(57)【要約】【課題】  回路規模を小さく抑えたまま、動作確認テストを確実に行なうことができるシリアルインターフェース回路を提供する。【解決手段】  テストコントローラ１３から擬似ランダムデータを送信用ＰＬＬ回路１２に出力して、送信用ＰＬＬ回路１２でランダムなジッタを含んだクロックを生成し、シリアライザ１１でこのクロックを用いてパラレルの送信データＴｒａｎｓｍｉｔＤａｔａをシリアル送信データＳＯに変換し、シリアルループバック回路３０およびマルチプレクサ２４を経由してクロック・データリカバリ回路２２に入力する。クロック・データリカバリ回路２２では、そのシリアル送信データＳＯを、受信用ＰＬＬ回路２１からのいずれかのクロックで取り込み、デシリアライザ２３でパラレルデータＲｅｃｏｖｅｒｅｄＤａｔａを生成する。【選択図】    図１
2008219754.tif 000002
【特許請求の範囲】
【請求項１】
パラレル送信データをシリアル送信データに変換するシリアライザを備え、該シリアライザで得られたシリアル送信データを外部に向けて出力するトランスミッタ、および
クロックを生成する第１のクロック生成回路と、前記第１のクロック生成回路で生成されたクロックの位相を、外部から入力されてきたシリアル受信データ取込用に位相調整し位相調整されたクロックを用いて該シリアル受信データを取り込むクロック・データリカバリ回路と、該クロック・データリカバリ回路で取り込まれたシリアル受信データをパラレル受信データに変換するデシリアライザとを備えたレシーバを具備し、
前記トランスミッタが、クロックを生成する第２のクロック生成回路と、該第２のクロック生成回路にジッタを含んだクロックを生成させるテストコントロール回路とを備え、
前記シリアライザが、前記第２のクロック生成回路で生成されたクロックに同期したシリアル送信データを生成するものであることを特徴とするシリアルインターフェース回路。
【請求項２】
さらに、前記シリアライザの出力データを、外部から入力されるシリアル受信データに替えて、前記クロック・データリカバリ回路に入力するセレクト回路を備えたことを特徴とする請求項１記載のシリアルインターフェース回路。
【請求項３】
前記テストコントロール回路が、擬似ランダムデータを出力する擬似ランダムデータ発生回路であることを特徴とする請求項１記載のシリアルインターフェース回路。
【請求項４】
前記第２のクロック生成回路が、ＰＬＬ回路であって、前記擬似ランダムデータ発生回路が、該ＰＬＬ回路を構成するチャージポンプ回路に外乱を与えるものであることを特徴とする請求項３記載のシリアルインターフェース回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアル送信データを外部に向けて出力するトランスミッタと、外部から入力されてきたシリアル受信データを取り込むレシーバを具備したシリアルインターフェース回路に関する。
【背景技術】
【０００２】
従来より、トランスミッタおよびレシーバそれぞれにＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を備え、トランスミッタに備えられたＰＬＬ回路で生成されたクロックを用いてシリアル送信データを外部に向けて出力するとともに、レシーバに備えられたＰＬＬ回路で生成されたクロックを用いて外部から入力されてきたシリアル受信データを取り込むシリアルインターフェース回路が知られている。このようなシリアルインターフェース回路のレシーバには、外部から入力されてきたシリアル受信データを、そのレシーバに備えられたＰＬＬ回路で生成されたクロックの位相をシリアル受信データ取込用に位相調整し位相調整されたクロックを用いてシリアル受信データを取り込むクロック・データリカバリ回路が備えられている。このシリアルインターフェース回路の高速動作テストをＬＳＩテスタで実現させるために、トランスミッタからのシリアル送信データをシリアルループバック回路を経由してレシーバで取り込むことによりテストを行なう、いわゆるループバックテストという手法が採用されている。
【０００３】
ここで、トランスミッタとレシーバは、それぞれ独立した異なるＰＬＬ回路で生成されたクロックを用いるものの、通常はこれら２つのＰＬＬ回路に入力されるリファレンスクロックは共通であるため、２つのＰＬＬ回路で生成されるクロックの周波数は同一となる。従って、トランスミッタからシリアルループバック回路を経由してレシーバに到達するシリアル受信データの位相は一度決定されると変化しない。そのために、クロック・データリカバリ回路の、あらゆる位相にロックするために備えられた複数の回路部（複数の信号パス）の中で、活性化されている信号パスは１つである。従って、ループバックテストにおける故障検出率が低いという問題がある。
【０００４】
ここで、故障検出率を高めるために、クロック・データリカバリ回路の、あらゆる位相にロックするために備えられた複数の信号パス全てを活性化させる技術が知られている。例えば、半導体チップ上に、シリアルインターフェース回路とともに、高速なシリアルのテストデータを発生するテストデータ発生回路を備え、それらシリアルインターフェース回路とテストデータ発生回路との間にシリアルループバック経路を形成し、テストデータ発生回路内のＰＬＬ回路が出力する位相の異なる複数クロックの中から任意に選択したクロックを使ってテストデータを出力させることにより、被テスト対象としてのシリアルインターフェース回路に備えられたクロック・データリカバリ回路の入力データ位相を変化させる技術が知られている。
【０００５】
また、ループバックテスト時に２つの独立したＰＬＬ回路のリファレンスクロックの周波数にオフセットを持たせることで、トランスミッタが出力するデータの周波数とレシーバ内のクロック・データリカバリ回路が参照するクロックの周波数に僅かな周波数差を生じさせて、クロック・データリカバリ回路の入力データ位相とリカバリクロック位相を時間とともに変化させる技術が知られている。
【０００６】
さらに、クロック発生回路の後段にクロック変調器を設け、複数の特定周波数で周波数変調をかけることにより、ジッタに対するテストを行なう技術が提案されている（特許文献１参照）。
【特許文献１】特開２００４−３３６８００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述した、シリアルインターフェース回路とテストデータ発生回路との間にシリアルループバック経路を形成してクロック・データリカバリ回路の入力データ位相を変化させる技術におけるテストデータ発生回路には、テストクロック生成用のＰＬＬ回路や、パラレルのテストデータをシリアルデータに変換するパラレル・シリアル回路等の回路が必要とされる。このため、半導体チップの回路面積が増大するという問題がある。
【０００８】
また、２つの独立したＰＬＬ回路のリファレンスクロックの周波数にオフセットを持たせる技術では、リファレンスクロックとして２種類の周波数を用意する必要がある。また、僅かな周波数オフセットを持たせるためには、高精度なクロック信号発生回路が必要である。従って、回路構成は複雑となり、やはり半導体チップの回路面積が増大するという問題がある。
【０００９】
さらに、特許文献１に提案された、クロック発生回路の後段に設けられたクロック変調器で周波数変調をかける技術では、特定の周波数のジッタに対するテストしかできず、従って動作確認テストに欠けるという問題がある。
【００１０】
本発明は、上記事情に鑑み、回路規模を小さく抑えたまま、動作確認テストを確実に行なうことができるシリアルインターフェース回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成する本発明のシリアルインターフェース回路は、
パラレル送信データをシリアル送信データに変換するシリアライザを備え、そのシリアライザで得られたシリアル送信データを外部に向けて出力するトランスミッタ、および
クロックを生成する第１のクロック生成回路と、上記第１のクロック生成回路で生成されたクロックの位相を、外部から入力されてきたシリアル受信データ取込用に位相調整し位相調整されたクロックを用いてそのシリアル受信データを取り込むクロック・データリカバリ回路と、そのクロック・データリカバリ回路で取り込まれたシリアル受信データをパラレル受信データに変換するデシリアライザとを備えたレシーバを具備し、
上記トランスミッタが、クロックを生成する第２のクロック生成回路と、その第２のクロック生成回路にジッタを含んだクロックを生成させるテストコントロール回路とを備え、
上記シリアライザが、上記第２のクロック生成回路で生成されたクロックに同期したシリアル送信データを生成するものであることを特徴とする。
【００１２】
本発明のシリアルインターフェース回路は、トランスミッタを構成するシリアライザでクロックに同期したシリアル送信データを生成するにあたり、そのクロックを生成する第２のクロック生成回路にジッタを含んだクロックをテストコントロール回路で生成させるものである。このため、シリアライザで生成されたシリアル送信データにジッタを付与してループバックテストを行なうことができる。従って、従来の、テストクロック生成用のＰＬＬ回路やパラレルのテストデータをシリアルデータに変換するパラレル・シリアル回路等の回路が必要とされるテストデータ発生回路を設ける技術や、２つの独立したＰＬＬ回路のリファレンスクロックの周波数にオフセットを持たせる技術と比較し、半導体チップの回路面積を小さく抑えることができる。また、特許文献１に提案された、クロック発生回路の後段に設けられたクロック変調器で周波数変調をかける技術と比較し、さまざまなジッタを含んだクロックによるテストを行なうことができ、従って動作確認テストを確実に行なうことができる。
【００１３】
ここで、さらに、上記シリアライザの出力データを、外部から入力されるシリアル受信データに替えて、上記クロック・データリカバリ回路に入力するセレクト回路を備えたことが好ましい。
【００１４】
このようなセレクト回路を備えると、ループバックテストモードにおいてクロック・データリカバリ回路に入力されるシリアライザの出力データと、通常動作モードにおいてクロック・データリカバリ回路に入力されるシリアル受信データとを、簡単に切り替えることができる。
【００１５】
また、上記テストコントロール回路が、擬似ランダムデータを出力する擬似ランダムデータ発生回路であることも好ましい態様である。
【００１６】
このようにすると、後述する実施形態に示すように、第２のクロック生成回路にジッタを含んだクロックを生成させるためのテストコントロール回路を簡単に構成することができる。
【００１７】
さらに、上記第２のクロック生成回路が、ＰＬＬ回路であって、上記擬似ランダムデータ発生回路が、そのＰＬＬ回路を構成するチャージポンプ回路に外乱を与えるものであることも好ましい。
【００１８】
このようにすると、やはり後述する実施形態に示すように、擬似ランダム回路で第２のクロック生成回路にランダムなジッタを含んだクロックを簡単に生成させることができる。
【発明の効果】
【００１９】
本発明のシリアルインターフェース回路によれば、回路規模を小さく抑えたまま、動作確認テストを確実に行なうことができる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照して本発明の実施の形態を説明する。
【００２１】
図１は、本発明の一実施形態のシリアルインターフェース回路を示す図である。
【００２２】
図１に示すシリアルインターフェース回路１には、トランスミッタ１０と、レシーバ２０と、シリアルループバック回路３０とが備えられている。このシリアルインターフェース回路１では、このシリアルインターフェース回路１の高速動作テストを外部のＬＳＩテスタで実現させるために、トランスミッタ１０からのシリアル送信データをシリアルループバック回路３０を経由してレシーバ２０で取り込むことによる、いわゆるループバックテストが行なわれる。
【００２３】
トランスミッタ１０には、シリアライザ１１と、送信用ＰＬＬ回路１２と、テストコントローラ１３と、バッファ１４とが備えられている。シリアライザ１１には、外部からパラレルの送信データＴｒａｎｓｍｉｔＤａｔａが入力される。また、送信用ＰＬＬ回路１２およびテストコントローラ１３には、外部から参照クロックＲｅｆｅｒｅｎｃｅＣｌｏｃｋが入力される。
【００２４】
シリアライザ１１は、外部からのパラレル送信データＴｒａｎｓｍｉｔＤａｔａをシリアル送信データに変換する。変換されたシリアル送信データＳＯは、シリアルループバック回路３０に入力されるとともに、バッファ１４を経由して外部に出力される。
【００２５】
送信用ＰＬＬ回路１２は、本発明にいう第２のクロック生成回路の一例に相当し、シリアライザ１１において、パラレルの送信データＴｒａｎｓｍｉｔＤａｔａをシリアル送信データに変換するためのクロックを生成する。
【００２６】
テストコントローラ１３は、送信用ＰＬＬ回路１２にジッタを含んだクロックを生成させるテストコントロール回路であり、詳細には、擬似ランダムデータを発生する擬似ランダムデータ発生回路である。また、このテストコントローラ１３は、詳細は後述するが、送信用ＰＬＬ回路１２を構成するチャージポンプ回路に外乱を与えるものである。これにより、上述したシリアライザ１１は、送信用ＰＬＬ回路１２で生成されランダムなジッタを含んだクロックに同期したシリアル送信データを生成する。
【００２７】
一方、レシーバ２０には、受信用ＰＬＬ回路２１と、クロック・データリカバリ回路２２と、デシリアライザ２３と、マルチプレクサ２４と、バッファ２５とが備えられている。受信用ＰＬＬ回路２１には、外部から参照クロックＲｅｆｅｒｅｎｃｅＣｌｏｃｋが入力される。
【００２８】
受信用ＰＬＬ回路２１は、本発明にいう第１のクロック生成回路の一例に相当し、クロック・データリカバリ回路２２に入力され互いに位相の異なる複数のクロックを生成する。
【００２９】
クロック・データリカバリ回路２２は、外部から入力されてきたシリアル受信データＳＩを、受信用ＰＬＬ回路２１で生成されたクロックの位相をシリアル受信データＳＩの取込用に位相調整し、位相調整されたクロックを用いてシリアル受信データＳＩを取り込む回路である。
【００３０】
デシリアライザ２３は、クロック・データリカバリ回路２２で取り込まれたシリアル受信データＳＩをパラレルデータＲｅｃｏｖｅｒｅｄＤａｔａに変換する。
【００３１】
マルチプレクサ２４は、本発明にいうセレクト回路の一例に相当し、ループバックテストモード時には、シリアライザ１１から出力されてシリアルループバック回路３０を経由してきた出力データを、クロック・データリカバリ回路２２に入力するように切り替える。一方、通常の動作モード時には、外部からバッファ２５を経由して入力されてきたシリアル受信データＳＩを、クロック・データリカバリ回路２２に入力するように切り替える。
【００３２】
このように構成されたシリアルインターフェース回路１では、通常の動作モードにおいて、トランスミッタ１０でシリアル送信データＳＯを生成して外部に向けて送信する場合は、テストコントローラ１３から擬似ランダムデータが送信用ＰＬＬ回路１２に出力されることはなく、シリアライザ１１に入力されたパラレル送信データＴｒａｎｓｍｉｔＤａｔａを送信用ＰＬＬ回路１２からのクロックを用いてシリアル送信データＳＯを生成し、バッファ１４を経由して外部に向けて出力する。また、外部から送信されてきたシリアル受信データＳＩをレシーバ２０で受信する場合は、そのシリアル受信データＳＩをバッファ２５，マルチプレクサ２４を経由してクロック・データリカバリ回路２２に入力し、そのクロック・データリカバリ回路２２で受信用ＰＬＬ回路２１からのいずれかのクロックで取り込み、さらにデシリアライザ２３でクロック・データリカバリ回路２２のクロックを用いてパラレルデータＲｅｃｏｖｅｒｅｄＤａｔａを生成する。
【００３３】
一方、本実施形態のシリアルインターフェース回路１の動作を高速にテストするループバックテストモードにおいては、テストコントローラ１３から擬似ランダムデータを送信用ＰＬＬ回路１２に出力する。これにより、送信用ＰＬＬ回路１２でランダムなジッタを含んだクロックを生成する。シリアライザ１１では、このクロックを用いてパラレル送信データＴｒａｎｓｍｉｔＤａｔａをシリアル送信データＳＯに変換する。さらに、シリアルループバック回路３０とマルチプレクサ２４を経由してクロック・データリカバリ回路２２に入力する。クロック・データリカバリ回路２２では、そのシリアル送信データＳＯを、受信用ＰＬＬ回路２１からのいずれかのクロックで取り込み、デシリアライザ２３でパラレルデータＲｅｃｏｖｅｒｅｄＤａｔａを生成する。生成されたパラレルデータＲｅｃｏｖｅｒｅｄＤａｔａは、外部に設けられたＬＳＩテスタで、実際のアプリケーションでの動作を確実に保証することができるか否かが判定される。
【００３４】
本実施形態のシリアルインターフェース回路１は、トランスミッタ１０を構成するシリアライザ１１でクロックに同期したシリアル送信データＳＯを生成するにあたり、そのクロックを生成する送信用ＰＬＬ回路１２にランダムなジッタを含んだクロックをテストコントローラ１３で生成させる。このため、シリアライザ１１で生成されたシリアル送信データＳＯにランダムなジッタを付与してループバックテストを行なうことができる。従って、従来の、テストクロック生成用のＰＬＬ回路やパラレルのテストデータをシリアルデータに変換するパラレル・シリアル回路等の回路が必要とされるテストデータ発生回路を設ける技術や、２つの独立したＰＬＬ回路のリファレンスクロックの周波数にオフセットを持たせる技術と比較し、半導体チップの回路面積を小さく抑えることができる。また、特許文献１に提案された、クロック発生回路の後段に設けられたクロック変調器で周波数変調をかける技術と比較し、さまざまなジッタを含んだクロックによるテストを行なうことができ、従って動作確認テストを確実に行なうことができる。
【００３５】
図２は、図１に示す送信用ＰＬＬ回路の構成を示す図である。
【００３６】
図２に示す送信用ＰＬＬ回路１２には、テストコントローラ１３で発生した擬似ランダムデータＣＰｃｎｔｌが入力されるチャージポンプ回路１２＿１が備えられている。また、この送信用ＰＬＬ回路１２には、外部から入力される参照クロックＲｅｆｅｒｅｎｃｅＣｌｏｃｋと、内部で生成される比較クロックＣＣｌｏｃｋとの周波数および位相を比較して、それら周波数および位相の誤差信号Ｕｐ／Ｄｏｗｎを出力する位相／周波数検出器１２＿２が備えられている。この誤差信号Ｕｐ／Ｄｏｗｎは、チャージポンプ回路１２＿１に入力される。チャージポンプ回路１２＿１は、詳細は後述するが、テストコントローラ１３からの擬似ランダムデータＣＰｃｎｔｌにより出力電流をランダムに変動させ、ランダムに変動した出力電流および誤差信号Ｕｐ／Ｄｏｗｎに応じた電圧レベルの信号を出力する。この信号は、ループフィルタ１２＿３に入力される。ループフィルタ１２＿３は、入力された信号を直流レベルの制御電圧信号に変換する。この制御電圧信号は、電圧制御発振回路（ＶＣＯ）１２＿４に入力される。電圧制御発振回路１２＿４は、入力された制御電圧信号に応じた周波数のクロックＯｕｔｐｕｔＣｌｏｃｋを生成する。このクロックＯｕｔｐｕｔＣｌｏｃｋは、この送信用ＰＬＬ回路１２の外部に出力されるとともに、内部のループディバイダ１２＿５にも入力される。ループディバイダ１２＿５は、入力されたクロックＯｕｔｐｕｔＣｌｏｃｋを参照クロックＲｅｆｅｒｅｎｃｅＣｌｏｃｋの周波数と同じ周波数まで分周し、これにより、前述した比較クロックＣＣｌｏｃｋを生成して、この比較クロックＣＣｌｏｃｋを、位相／周波数検出器１２＿２に入力する。このように、図２に示す送信用ＰＬＬ回路１２では、参照クロックＲｅｆｅｒｅｎｃｅＣｌｏｃｋと比較クロックＣＣｌｏｃｋとの周波数および位相の誤差信号Ｕｐ／Ｄｏｗｎを、電圧制御発振回路１２＿４に入力される制御電圧信号に反映させることにより、参照クロックＲｅｆｅｒｅｎｃｅＣｌｏｃｋと比較クロックＣＣｌｏｃｋとの周波数および位相を合わせるようにループ動作する。ここで、チャージポンプ回路１２＿１には、テストコントローラ１３で発生した擬似ランダムデータＣＰｃｎｔｌが入力されるため、このチャージポンプ回路１２＿１に外乱が与えられることとなり、従って送信用ＰＬＬ回路１２にランダムなジッタを含んだクロックＯｕｔｐｕｔＣｌｏｃｋを生成させることができる。
【００３７】
図３は、図１に示すテストコントローラの構成を示す図である。
【００３８】
図３に示すテストコントローラ１３には、ループバックテストモードにおいて有効となるテストモード信号ＴｅｓｔＭｏｄｅが入力されるとともに参照クロックＲｅｆｅｒｅｎｃｅＣｌｏｃｋが入力される、シフトレジスタを構成するフリップフロップ１３＿０，１３＿１，１３＿２，１３＿３，１３＿４，１３＿５，１３＿６が備えられている。各フリップフロップ１３＿０，１３＿１，１３＿２，１３＿３，１３＿４，１３＿５，１３＿６からは、前述したチャージポンプ回路１２＿１に入力される擬似ランダムデータＣＰｃｎｔｌを構成する各ランダムデータＣＰｃｎｔｌ[０]，ＣＰｃｎｔｌ[１]，ＣＰｃｎｔｌ[２]，ＣＰｃｎｔｌ[３]，ＣＰｃｎｔｌ[４]，ＣＰｃｎｔｌ[５]，ＣＰｃｎｔｌ[６]が出力される。また、テストコントローラ１３には、ランダムデータＣＰｃｎｔｌ[５]，ＣＰｃｎｔｌ[６]が入力されるエクスクルーシブオアゲート１３＿７が備えられている。
【００３９】
このように構成されたテストコントローラ１３では、１２７サイクルで１周期となる擬似ランダムパターンが生成される。前述したチャージポンプ回路１２＿１には、このような擬似ランダムパターンからなる擬似ランダムデータＣＰｃｎｔｌが入力されるため、このチャージポンプ回路１２＿１を備えた送信用ＰＬＬ回路１２からは、ランダムなジッタを含んだクロックＯｕｔｐｕｔＣｌｏｃｋが出力される。
【００４０】
図４は、図２に示すチャージポンプ回路の構成を示す図である。
【００４１】
図４に示すチャージポンプ回路１２＿１には、所定の定電流Ｉ１が流れる定電流源１２＿１１０が備えられている。
【００４２】
また、このチャージポンプ回路１２＿１には、定電流源１２＿１１０とグラウンドＧＮＤとの間に直列に接続された、ＮＭＯＳトランジスタ１２＿１１１およびＮＭＯＳトランジスタ１２＿１１２が備えられている。ＮＭＯＳトランジスタ１２＿１１１のゲートは電源Ｖｄｄに接続されている。
【００４３】
また、このチャージポンプ回路１２＿１には、定電流源１２＿１１０とグラウンドＧＮＤとの間に直列に接続された、ＮＭＯＳトランジスタ１２＿１１３およびＮＭＯＳトランジスタ１２＿１１４が備えられている。ＮＭＯＳトランジスタ１２＿１１３のゲートには、ランダムデータＣＰｃｎｔｌ[５]が入力される。
【００４４】
さらに、このチャージポンプ回路１２＿１には、定電流源１２＿１１０とグラウンドＧＮＤとの間に直列に接続された、ＮＭＯＳトランジスタ１２＿１１５およびＮＭＯＳトランジスタ１２＿１１６が備えられている。ＮＭＯＳトランジスタ１２＿１１５のゲートには、ランダムデータＣＰｃｎｔｌ[６]が入力される。ここで、ＮＭＯＳトランジスタ１２＿１１２のサイズｗｉは、ＮＭＯＳトランジスタ１２＿１１４，１２＿１１６のサイズｗａ，ｗｂと比較し、比較的大きい（ｗｉ≫ｗａ，ｗｂ）。
【００４５】
また、このチャージポンプ回路１２＿１には、電源ＶｄｄとグラウンドＧＮＤとの間に直列に接続された、ＰＭＯＳトランジスタ１２＿１１７とＮＭＯＳトランジスタ１２＿１１８とＮＭＯＳトランジスタ１２＿１１９とが備えられている。さらに、このチャージポンプ回路１２＿１には、電源ＶｄｄとグラウンドＧＮＤとの間に直列に接続された、ＰＭＯＳトランジスタ１２＿１２０とＰＭＯＳトランジスタ１２＿１２１とＮＭＯＳトランジスタ１２＿１２２とＮＭＯＳトランジスタ１２＿１２３とが備えられている。ここで、ＰＭＯＳトランジスタ１２＿１１７のゲートおよびドレインと、ＰＭＯＳトランジスタ１２＿１２０のゲートが接続されるとともに、ＮＭＯＳトランジスタ１２＿１１８のゲートが電源Ｖｄｄに接続されている。また、ＰＭＯＳトランジスタ１２＿１２１のゲート，ＮＭＯＳトランジスタ１２＿１２２のゲートには、前述した誤差信号Ｕｐ／Ｄｏｗｎを構成するアップ信号Ｕｐ，ダウン信号Ｄｏｗｎが入力される。また、ＮＭＯＳトランジスタ１２＿１１１，１２＿１１３，１２＿１１５の各ドレインと、ＮＭＯＳトランジスタ１２＿１１２，１２＿１１４，１２＿１１６，１２＿１１９，１２＿１２３の各ゲートは共通に接続されカレントミラー回路を構成する。
【００４６】
ここで、ＮＭＯＳトランジスタ１２＿１１９のサイズをｗｏ、そのＮＭＯＳトランジスタ１２＿１１９に流れる電流をＩ２とすると、
ランダムデータＣＰｃｎｔｌ[６；５]＝論理[０，０]の時には、Ｉ２＝Ｉ１×ｗｏ／ｗｉとなる。
【００４７】
また、ランダムデータＣＰｃｎｔｌ[６；５]＝論理[０，１]の時には、Ｉ２＝Ｉ１×ｗｏ／（ｗｉ＋ｗａ）となる。
【００４８】
さらに、ランダムデータＣＰｃｎｔｌ[６；５]＝論理[１，０]の時には、Ｉ２＝Ｉ１×ｗｏ／（ｗｉ＋ｗｂ）となる。
【００４９】
また、ランダムデータＣＰｃｎｔｌ[６；５]＝論理[１，１]の時には、Ｉ２＝Ｉ１×ｗｏ／（ｗｉ＋ｗａ＋ｗｂ）となる。
【００５０】
このように、チャージポンプ回路１２＿１では、テストコントローラ１３からのランダムデータＣＰｃｎｔｌ[６]，ＣＰｃｎｔｌ[５]を受けて、チャージポンプ回路１２＿１の出力電流がランダムに変動し、ランダムに変動した出力電流および誤差信号Ｕｐ／Ｄｏｗｎに応じた電圧レベルの信号ＣＰＯが出力される。このため、送信用ＰＬＬ回路１２のループゲインがランダムに変更されることとなり、従って送信用ＰＬＬ回路１２からランダムなジッタを含んだクロックが生成される。
【００５１】
尚、本実施形態では、本発明にいう第２のクロック生成回路として、ランダムなジッタを含んだクロックが生成される送信用ＰＬＬ回路１２の例で説明したが、本発明にいう第２のクロック生成回路は、ジッタを含んだクロックが生成されるクロック生成回路であればよい。
【００５２】
また、本実施形態では、本発明にいうテストコントロール回路として、擬似ランダムデータ発生回路の例で説明したが、本発明にいうテストコントロール回路は、第２のクロック生成回路にジッタを含んだクロックを生成させるものであればよい。
【図面の簡単な説明】
【００５３】
【図１】本発明の一実施形態のシリアルインターフェース回路を示す図である。
【図２】図１に示す送信用ＰＬＬ回路の構成を示す図である。
【図３】図１に示すテストコントローラの構成を示す図である。
【図４】図２に示すチャージポンプ回路の構成を示す図である。
【符号の説明】
【００５４】
１  シリアルインターフェース回路
１０  トランスミッタ
１１  シリアライザ
１２  送信用ＰＬＬ回路
１２＿１  チャージポンプ回路
１２＿１１０  定電流源
１２＿１１１，１２＿１１２，１２＿１１３，１２＿１１４，１２＿１１５，１２＿１１６，１２＿１１８，１２＿１１９，１２＿１２２，１２＿１２３  ＮＭＯＳトランジスタ
１２＿１１７，１２＿１２０，１２＿１２１  ＰＭＯＳトランジスタ
１２＿２  位相／周波数検出器
１２＿３  ループフィルタ
１２＿４  電圧制御発振回路（ＶＣＯ）
１２＿５  ループディバイダ
１３  テストコントローラ
１３＿０，１３＿１，１３＿２，１３＿３，１３＿４，１３＿５，１３＿６  フリップフロップ
１３＿７  エクスクルーシブオアゲート
１４，２５  バッファ
２０  レシーバ
２１  受信用ＰＬＬ回路
２２  クロック・データリカバリ回路
２３  デシリアライザ
２４  マルチプレクサ
３０  シリアルループバック回路
【図１】
2008219754.tif 000003
【図２】
2008219754.tif 000004
【図３】
2008219754.tif 000005
【図４】
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