(57)【要約】【課題】  強誘電体キャパシタ及びメモリセルトランジスタを半導体基板上に積層形成する。【解決手段】  強誘電体メモリ４０には、強誘電体キャパシタ及びメモリセルトランジスタが上下方向に並列接続された円筒形のメモリセル部が複数、半導体基板１上に積層形成される。強誘電体膜の上下には、電極膜が設けられる。強誘電体膜の両端にはメモリセルトランジスタが設けられ、メモリセルトランジスタのソース或いはドレインは、この電極膜と接し、電極膜から拡散される不純物により形成される。メモリセルトランジスタのゲート電極膜は、ゲート絶縁膜を介して、ソースのバックゲートに接する部分、ドレインのバックゲートに接する部分、及びバックゲートの側面に配置形成される。【選択図】  図１
2008066603.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の一方側に電極膜が積層され、前記電極膜間に強誘電体膜が設けられた強誘電体キャパシタと、前記電極膜間に前記強誘電体膜と一体に設けられ、ソース及びドレインの一方が前記電極膜の一方に接続され、前記ソース及び前記ドレインの他方が前記電極膜の他方に接続されたメモリセルトランジスタとを有するメモリセル部を具備することを特徴とする半導体記憶装置。
【請求項２】
半導体基板と、
前記半導体基板上に設けられ、ｎ番目（ただし、ｎは１以上の整数）の電極膜、ｎ番目の強誘電体膜、ｎ＋１番目の電極膜、ｎ＋１番目の強誘電体膜、及びｎ＋２番目の電極膜から成る積層構造を有する強誘電体キャパシタと、前記ｎ番目の強誘電体膜と一体に設けられ、ソース及びドレインの一方が前記ｎ番目の電極膜に接続され、前記ソース及び前記ドレインの他方が前記ｎ＋１番目の電極膜に接続されたｎ番目のメモリセルトランジスタと、前記ｎ＋１番目の強誘電体膜と一体に設けられ、ソース及びドレインの一方が前記ｎ＋１番目の電極膜に接続され、前記ソース及び前記ドレインの他方が前記ｎ＋２番目の電極膜に接続されたｎ＋１番目のメモリセルトランジスタとを含むメモリセル部と、
を具備することを特徴とする半導体記憶装置。
【請求項３】
前記メモリセル部の形状は、円筒形、四角柱、或いは三角柱であることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記メモリセルトランジスタは、前記強誘電体膜の側面全体を取り囲んでいることを特徴とする請求項１又は２に記載の半導体記憶装置。
【請求項５】
半導体基板の一方側に電極膜が積層され、前記電極膜間に強誘電体膜が設けられた強誘電体キャパシタと、前記電極膜間に前記強誘電体膜と一体に設けられ、ソース及びドレインの一方が前記電極膜の一方に接続され、前記ソース及び前記ドレインの他方が前記電極膜の他方に接続されたメモリセルトランジスタとを有するメモリセル部を備える半導体記憶装置の製造方法であって、
前記強誘電体膜の端部をエッチング除去して、前記電極膜の端部間に空隙部を設ける工程と、
前記空隙部にアモルファスシリコン膜を選択的に、且つ前記強誘電体膜と一体に形成する工程と、
アニール処理により、前記電極膜の一方中の不純物を前記アモルファスシリコン膜中に拡散して前記メモリセルトランジスタのソース及びドレインの一方を形成し、前記電極膜の他方中の不純物を前記アモルファスシリコン膜中に拡散して前記ソース及び前記ドレインの他方を形成し、前記ソース及び前記ドレイン間の前記アモルファスシリコン膜上にゲート絶縁膜を介してゲート電極を形成する工程と、
を具備することを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリデバイスに関する。
【背景技術】
【０００２】
従来のＥＥＰＲＯＭやフラッシュメモリと比較して高速の書き換えが可能で、且つ書き換え回数も５桁以上大きいという特徴を有し、ＤＲＡＭに匹敵する容量、速度、コストの実現化を目指した次世代の不揮発性メモリの開発が行われている。次世代の不揮発性メモリには、ＦｅＲＡＭ（Ferroelectric  Random  Access  Memory）、ＭＲＡＭ（Magnetic  Random  Access  Memory）、ＰＲＡＭ（Phase  Change  Random  Access  Memory）、或いはＲＲＡＭ（Resistive  Random  Access  Memory）などがある。強誘電体メモリであるＦｅＲＡＭは、強誘電体キャパシタとトランジスタからメモリセルが構成される（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されているＦｅＲＡＭのメモリセルを高集積化するには、強誘電体キャパシタ及びトランジスタの平面方向の微細化が必要となる。ところが、平面方向の微細化にはリソグラフィーの限界により、物理的限界が生じるという問題点がある。また、メモリセルを微細化すると強誘電体キャパシタ及びトランジスタの特性が劣化して、所望の特性を維持できないという問題点がある。
【特許文献１】特開２００２−２１７３８１号公報（頁１５、図２及び図５）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、強誘電体キャパシタ及びメモリセルトランジスタが半導体基板上に積層形成される半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様の半導体記憶装置は、半導体基板の一方側に電極膜が積層され、前記電極膜間に強誘電体膜が設けられた強誘電体キャパシタと、前記電極膜間に前記強誘電体膜と一体に設けられ、ソース及びドレインの一方が前記電極膜の一方に接続され、前記ソース及び前記ドレインの他方が前記電極膜の他方に接続されたメモリセルトランジスタとを有するメモリセル部を具備することを特徴とする。
【０００６】
更に、本発明の一態様の半導体記憶装置の製造方法は、半導体基板の一方側に電極膜が積層され、前記電極膜間に強誘電体膜が設けられた強誘電体キャパシタと、前記電極膜間に前記強誘電体膜と一体に設けられ、ソース及びドレインの一方が前記電極膜の一方に接続され、前記ソース及び前記ドレインの他方が前記電極膜の他方に接続されたメモリセルトランジスタとを有するメモリセル部を備える半導体記憶装置の製造方法であって、前記強誘電体膜の端部をエッチング除去して、前記電極膜の端部間に空隙部を設ける工程と、前記空隙部にアモルファスシリコン膜を選択的に、且つ前記強誘電体膜と一体に形成する工程と、アニール処理により、前記電極膜の一方中の不純物を前記アモルファスシリコン膜中に拡散して前記メモリセルトランジスタのソース及びドレインの一方を形成し、前記電極膜の他方中の不純物を前記アモルファスシリコン膜中に拡散して前記ソース及び前記ドレインの他方を形成し、前記ソース及び前記ドレイン間の前記アモルファスシリコン膜上にゲート絶縁膜を介してゲート電極を形成する工程とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、強誘電体キャパシタ及びメモリセルトランジスタが半導体基板上に積層形成される半導体記憶装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る半導体記憶装置及びその製造方法について、図面を参照して説明する。図１は半導体記憶装置としての強誘電体メモリのメモリセル部を示す断面図、図２は図１のＡ−Ａ線に沿う強誘電体メモリのメモリセル部を示す平面図、図３は強誘電体メモリのメモリセル部の等価回路を示す図である。本実施例では、強誘電体キャパシタ及びメモリセルトランジスタを半導体基板上に積層形成している。
【００１０】
図１に示すように、強誘電体メモリ４０は、強誘電体メモリとしてのＣｈａｉｎ  ＦｅＲＡＭ（Ferroelectric  Random  Access  Memory）である。強誘電体メモリ４０には、強誘電体キャパシタ及びメモリセルトランジスタが上下方向に並列接続され、それぞれ積層形成された円筒形のメモリセル部が複数、半導体基板１上に形成される。強誘電体キャパシタは、下部電極膜、強誘電体膜、及び上部電極膜からなる積層構造を有する。メモリセルトランジスタは、下部電極膜と上部電極膜との間に強誘電体膜と一体に設けられる。メモリセル部は配線層３を介して半導体基板１と接続される。ここで、半導体基板１にはシリコン基板を用いているがＳＯＩ（Silicon  on  Insulator）基板などを用いてもよい。
【００１１】
配線層３は、半導体基板１上の層間絶縁膜としての絶縁膜２を開口した部分に埋め込まれ、半導体基板１に接続される。電極膜４−１は、配線層３に接続され、絶縁膜２及び配線層３上に設けられ、両端部がゲート絶縁膜８と接する。配線層３は半導体基板１とメモリセル部の下部電極としての電極膜４−１を電気的に接続する。強誘電体膜５−１は、電極膜４−１と電極膜４−２の間に設けられる。電極膜４−１上のＮ層７は、電極膜４−１に接続され、一端が強誘電体膜５−１と接し、他端がゲート絶縁膜８と接する。電極膜４−２直下のＮ層７は、電極膜４−２に接続され、一端が強誘電体膜５−１と接し、他端がゲート絶縁膜８と接する。電極膜４−１上のＮ層７に接するＰ層６は、電極膜４−２直下のＮ層７と電極膜４−１上のＮ層７の間に設けられ、電極膜４−２直下のＮ層７及び電極膜４−１上のＮ層７に接続され、一端が強誘電体膜５−１と接し、他端がゲート絶縁膜８と接する。
【００１２】
電極膜４−２は、強誘電体膜５−１及びＮ層７上に設けられ、両端部がゲート絶縁膜８と接し、強誘電体膜５−１の上部電極膜及び強誘電体膜５−２の下部電極膜として共用される。強誘電体膜５−２は、電極膜４−２と電極膜４−３の間に設けられる。電極膜４−２上のＮ層７は、電極膜４−２に接続され、一端が強誘電体膜５−２と接し、他端がゲート絶縁膜８と接する。電極膜４−３直下のＮ層７は、電極膜４−３に接続され、一端が強誘電体膜５−２と接し、他端がゲート絶縁膜８と接する。電極膜４−２上のＮ層７に接するＰ層６は、電極膜４−３直下のＮ層７と電極膜４−２上のＮ層７の間に設けられ、電極膜４−３直下のＮ層７及び電極膜４−２上のＮ層７に接続され、一端が強誘電体膜５−２と接し、他端がゲート絶縁膜８と接する。
【００１３】
電極膜４−３は、強誘電体膜５−２及びＮ層７上に設けられ、両端部がゲート絶縁膜８と接し、強誘電体膜５−２の上部電極膜及び強誘電体膜５−３の下部電極膜として共用される。強誘電体膜５−３は、電極膜４−３と電極膜４−４の間に設けられる。電極膜４−３上のＮ層７は、電極膜４−３に接続され、一端が強誘電体膜５−３と接し、他端がゲート絶縁膜８と接する。電極膜４−４直下のＮ層７は、電極膜４−４に接続され、一端が強誘電体膜５−３と接し、他端がゲート絶縁膜８と接する。電極膜４−３上のＮ層７に接するＰ層６は、電極膜４−４直下のＮ層７と電極膜４−３上のＮ層７の間に設けられ、電極膜４−４直下のＮ層７及び電極膜４−３上のＮ層７に接続され、一端が強誘電体膜５−３と接し、他端がゲート絶縁膜８と接する。
【００１４】
電極膜４−４は、強誘電体膜５−３及びＮ層７上に設けられ、両端部がゲート絶縁膜８と接し、強誘電体膜５−３の上部電極膜及び強誘電体膜５−４の下部電極膜として共用される。強誘電体膜５−４は、電極膜４−４と電極膜４−５の間に設けられる。電極膜４−４上のＮ層７は、電極膜４−４に接続され、一端が強誘電体膜５−４と接し、他端がゲート絶縁膜８と接する。電極膜４−５直下のＮ層７は、電極膜４−５に接続され、一端が強誘電体膜５−４と接し、他端がゲート絶縁膜８と接する。電極膜４−４上のＮ層７に接するＰ層６は、電極膜４−５直下のＮ層７と電極膜４−４上のＮ層７の間に設けられ、電極膜４−５直下のＮ層７及び電極膜４−４上のＮ層７に接続され、一端が強誘電体膜５−４と接し、他端がゲート絶縁膜８と接する。
【００１５】
ゲート絶縁膜８は、メモリセル部のメモリセルトランジスタのゲート絶縁膜であり、電極膜４−１乃至４−４の両端部、Ｐ層６の端部、Ｎ層７の端部、電極膜４−５の両端部及び上部に設けられる。ゲート電極膜１０−１は、電極膜４−１上のＮ層７の端部の一部、電極膜４−２直下のＮ層７の端部の一部、及び電極膜４−１上のＮ層７と電極膜４−２直下のＮ層７の間のＰ層６にゲート絶縁膜８を介して接して設けられる。ゲート電極膜１０−２は、電極膜４−２上のＮ層７の端部の一部、電極膜４−３直下のＮ層７の端部の一部、及び電極膜４−２上のＮ層７と電極膜４−３直下のＮ層７の間のＰ層６にゲート絶縁膜８を介して接して設けられる。ゲート電極膜１０−３は、電極膜４−３上のＮ層７の端部の一部、電極膜４−４直下のＮ層７の端部の一部、及び電極膜４−３上のＮ層７と電極膜４−４直下のＮ層７の間のＰ層６にゲート絶縁膜８を介して接して設けられる。ゲート電極膜１０−４は、電極膜４−４上のＮ層７の端部の一部、電極膜４−５直下のＮ層７の端部の一部、及び電極膜４−４上のＮ層７と電極膜４−５直下のＮ層７の間のＰ層６にゲート絶縁膜８を介して接して設けられる。
【００１６】
Ｐ層６は、メモリセル部のメモリセルトランジスタ（Ｎｃｈ  ＭＩＳＦＥＴ）のチャネル領域及びバックゲート（基板）として機能し、Ｎ層７はメモリセル部のメモリセルトランジスタのソース或いはドレインとして機能する。電極膜４−１乃至４−５は、それぞれ強誘電体キャパシタの電極、及びメモリセル部のメモリセルトランジスタのソース電極或いはドレイン電極として機能する。
【００１７】
層間絶縁膜としての絶縁膜９は、ゲート絶縁膜８、及びゲート電極膜１０−１乃至１０−４を覆うように絶縁膜２を介して半導体基板上に設けられる。ビア１１は、ゲート絶縁膜８及び絶縁膜９を開口した部分に埋め込まれ、電極膜４−５に接続される。配線層１２は、ビア１１に接続され、ビア１１及び絶縁膜９上に設けられる。
【００１８】
ここで、配線層３には、例えばＷ（タングステン）を用いている。なお、Ｗ（タングステン）の代わりに高濃度に不純物がドープされた多結晶シリコンを用いてもよい。電極膜４−１乃至４−５には、例えばＮ型の不純物がドープされたＰｔ（白金）を用いている。なお、Ｐｔ（白金）の代わりにＩｒ（イリジウム）などの白金族の金属及びその酸化物、導電性を有するペロブスカイト系酸化物、或いは導電性有機物などを用いてもよい。強誘電体膜５−１乃至５−４には、ペロブスカイト系酸化物であるＰＺＴ（チタン酸ジルコン酸鉛  ＰｂＺｒＴｉＯ３）を用いているが、ＳＢＴ（ストロンチウム・ビスマス・タンタレート  ＳｒＢｉ２Ｔａ２Ｏ９）やＢＬＴ（ランタン添加チタン酸ビスマス  （Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２）などのペロブスカイト系酸化物、或いは有機ポリマーなどを用いてもよい。ビア１１には、例えばＷ（タングステン）を用いている。
【００１９】
図２に示すように、メモリセル部の図１のＡ−Ａ線に沿う平面では、円筒形を有するメモリセル部の中心部が強誘電体膜５−１からなるキャパシタ領域Ｅｃａｐとなる。キャパシタ領域Ｅｃａｐの外周部がトランジスタ領域Ｅｔｒとなる。トランジスタ領域Ｅｔｒは、キャパシタ領域Ｅｃａｐの端部と接するＰ層６、Ｐ層６の端部と接するゲート絶縁膜８、及びゲート絶縁膜８の端部と接するゲート電極膜１０−１から構成される。
【００２０】
図３に示すように、強誘電体メモリ４０のメモリセル部の等価回路は、対となる強誘電体キャパシタとメモリセルトランジスタが４段縦続接続されたものと表現できる。
【００２１】
強誘電体キャパシタ２１−１の一端と、強誘電体キャパシタ２１−１と対をなすトランジスタ２２−１のソース或いはドレインとが接続される。強誘電体キャパシタ２１−１の他端と、強誘電体キャパシタ２１−１と対をなすトランジスタ２２−１のドレイン或いはソースとが接続される。トランジスタ２２−１のゲートに制御信号ＳＧ１が入力され、制御信号ＳＧ１にもとづいてトランジスタ２２−１が“ＯＮ”、“ＯＦＦ”動作する。強誘電体キャパシタ２１−１の他端が強誘電体キャパシタ２１−２の一端に接続され、トランジスタ２２−１のドレイン或いはソースがトランジスタ２２−２のソース或いはドレインが接続される。
【００２２】
強誘電体キャパシタ２１−２の一端と、強誘電体キャパシタ２１−２と対をなすトランジスタ２２−２のソース或いはドレインとが接続される。強誘電体キャパシタ２１−２の他端と、強誘電体キャパシタ２１−２と対をなすトランジスタ２２−２のドレイン或いはソースとが接続される。トランジスタ２２−２のゲートに制御信号ＳＧ２が入力され、制御信号ＳＧ２にもとづいてトランジスタ２２−２が“ＯＮ”、“ＯＦＦ”動作する。強誘電体キャパシタ２１−２の他端が強誘電体キャパシタ２１−３の一端に接続され、トランジスタ２２−２のドレイン或いはソースがトランジスタ２２−３のソース或いはドレインが接続される。
【００２３】
強誘電体キャパシタ２１−３の一端と、強誘電体キャパシタ２１−３と対をなすトランジスタ２２−３のソース或いはドレインとが接続される。強誘電体キャパシタ２１−３の他端と、強誘電体キャパシタ２１−３と対をなすトランジスタ２２−３のドレイン或いはソースとが接続される。トランジスタ２２−３のゲートに制御信号ＳＧ３が入力され、制御信号ＳＧ３にもとづいてトランジスタ２２−３が“ＯＮ”、“ＯＦＦ”動作する。強誘電体キャパシタ２１−３の他端が強誘電体キャパシタ２１−４の一端に接続され、トランジスタ２２−３のドレイン或いはソースがトランジスタ２２−４のソース或いはドレインが接続される。
【００２４】
強誘電体キャパシタ２１−４の一端と、強誘電体キャパシタ２１−４と対をなすトランジスタ２２−４のソース或いはドレインとが接続される。強誘電体キャパシタ２１−４の他端と、強誘電体キャパシタ２１−４と対をなすトランジスタ２２−４のドレイン或いはソースとが接続される。トランジスタ２２−４のゲートに制御信号ＳＧ４が入力され、制御信号ＳＧ４にもとづいてトランジスタ２２−４が“ＯＮ”、“ＯＦＦ”動作する。
【００２５】
ここで、強誘電体キャパシタ２１−４の他端と対をなすトランジスタ２２−４のドレイン或いはソースがシェアプレートライン（shared  plate  line）に接続される。強誘電体キャパシタ２１−１の一端と、強誘電体キャパシタ２１−１と対をなすトランジスタ２２−４のソース或いはドレインとがビットライン（ＢＬ）に接続される。制御信号ＳＧ１乃至ＳＧ４は、それぞれワードライン（ＷＬ）の信号である。ここでは、４段縦続接続されたメモリセル部について説明しているが、必ずしもこれに限定されるものではなく、適宜段数を変更してもよい。
【００２６】
４段縦続接続されたメモリセル部に接続されるビットライン（ＢＬ）には、選択トランジスタ２３が設けられる。選択トランジスタ２３は、ゲートに制御信号ＳＳ１を入力し、制御信号ＳＳ１にもとづいて“ＯＮ”、“ＯＦＦ”動作する。選択トランジスタ２３が“ＯＮ”するときに、メモリセル部の情報の読み出し動作が行われる。センスアンプ２４は、選択トランジスタ２３を介してメモリセル部に記憶されるデータを入力し、その情報を増幅出力する。
【００２７】
次に、強誘電体メモリの製造方法について、図４乃至図９を参照して説明する。図４乃至図９は強誘電体メモリの製造工程を示す断面図である。
【００２８】
図４に示すように、まず、半導体基板１に、絶縁膜２を形成し、絶縁膜２の一部をエッチング開口し、開口部にＷ（タングステン）からなる配線層３を選択的に埋め込む。この半導体基板１は予めトランジスタや配線等を作り込み、半導体回路を具備したものである（図示せず）。次に、絶縁膜２及び配線層３上に、Ｎ型不純物、例えばＰ（リン）がドープされたＰｔ（白金）からなる電極膜４−１、ＰＺＴからなる強誘電体膜５−１、Ｐ（リン）がドープされたＰｔ（白金）からなる電極膜４−２、ＰＺＴからなる強誘電体膜５−２、Ｐ（リン）がドープされたＰｔ（白金）からなる電極膜４−３、ＰＺＴからなる強誘電体膜５−３、Ｐ（リン）がドープされたＰｔ（白金）からなる電極膜４−４、ＰＺＴからなる強誘電体膜５−４、及びＰ（リン）がドープされたＰｔ（白金）からなる電極膜４−５を順次堆積する。
【００２９】
続いて、図５に示すように、周知のリソグラフィー技術を用いてメモリセル部の形成予定部上にレジスト膜を形成し、レジスト膜をマスクにして、例えばＲＩＥ（Reactive  Ion  Etching）法を用いて電極膜４−５、強誘電体膜５−４、電極膜４−４、強誘電体膜５−３、電極膜４−３、強誘電体膜５−２、電極膜４−２、強誘電体膜５−１、及び電極膜４−１を順次異方性エッチングする。レジスト膜を剥離する。
【００３０】
そして、図６に示すように、等方性エッチング、例えばウエットエッチングにより強誘電体膜５−１乃至４の両端部をエッチング除去する。このウエットエッチングでは、強誘電体膜５−１乃至４と比較して電極膜４−１乃至５のエッチング速度が非常に遅い（選択比大）ので、電極膜４−１乃至５はほとんどエッチングされない。
【００３１】
次に、図７に示すように、ＣＶＤ（Chemical  Vapor  Deposition）法を用いてＰ型不純物、例えばＢ（ボロン）がドープされたアモルファスシリコン膜１３を堆積する。アモルファスシリコン膜１３は、エッチング除去された強誘電体膜５−１乃至４の部分に隙間なく充填され、強誘電体膜５−１乃至４と接するように形成される。ここで、アモルファスシリコン膜１３は、例えば５００℃以下の低温で形成可能な低温減圧プラズマＣＶＤ法或いは低温大気圧プラズマＣＶＤ法などを用いるのが好ましい。アモルファスシリコン膜１３の代わりに低比率のＧｅ（ゲルマニウム）が添加されたＳｉＧｅ膜などを用いてもよい。また、アンドープアモルファスシリコン膜を形成後にイオン注入などを用いてP型不純物をドープしてもよい。
【００３２】
続いて、図８に示すように、例えばＲＩＥ法を用いて、メモリセル部上、メモリセル部周辺のアモルファスシリコン膜１３をエッチング除去する。ここで、アモルファスシリコン膜１３のエッチング速度に比較し、電極膜４−５のエッチング速度が非常に遅い（選択比大）条件を用いているので、電極膜４−５はほとんどエッチングされずに強誘電体膜５−１乃至４と接するアモルファスシリコン膜１３のみ残置される。
【００３３】
そして、図９に示すように、例えば、５００℃程度のアニール処理でアモルファスシリコン膜１３を結晶化させる。ここでは、窒素雰囲気でのアニールによりアモルファスシリコン膜１３を結晶化させている。
【００３４】
窒素雰囲気でのアニール処理のときに、電極膜４−１乃至５中のＮ型不純物がアモルファスシリコン膜１３中に拡散され、自己整合的にアモルファスシリコン膜１３中にＮ層７が形成される。電極膜４−１乃至５はＰｔ（白金）から構成されているので、電極膜４−１乃至５と接するアモルファスシリコン膜１３は図示しない白金シリサイドとなり、電極膜４−１乃至５とメモリセルトランジスタのソース或いはドレインになるＮ層７との間は低接触抵抗化することができる。
【００３５】
Ｎ型不純物が拡散されないアモルファスシリコン膜１３部分は活性化され、バックゲート及びチャネル領域であるＰ層６となる。また、強誘電体膜５−１乃至４と直接接する領域のアモルファスシリコン膜１３は、アニール処理で強誘電体膜５−１乃至４から不純物が拡散し、シリコンと反応した図示しない絶縁膜が形成される。ここでは、強誘電体膜５−１乃至４はＰＺＴであり、鉛を多く含んだ酸化シリコン膜が形成され、この膜によりＰ層６及びＮ層７と強誘電体膜５−１乃至４とが絶縁分離される。
【００３６】
次に、円筒形のメモリセル部の上面及び側面に薄いゲート絶縁膜８を堆積する。ゲート絶縁膜８は、メモリセルトランジスタ（Ｎｃｈ  ＭＩＳＦＥＴ）のゲート絶縁膜となり、誘電率の高い酸化膜の酸化ハフニウム膜から構成される。なお、酸化ハフニウム膜の代わりに、誘電率の高い酸化アルミニウム膜や酸化シリコン膜などを用いてもよい。なお、酸化シリコン膜を使用する場合には、電極膜にＰｔ（白金）を用いているので、Ｐｔ（白金）が異常酸化したり、Ｐｔ（白金）とシリコンが異常反応しないように比較的低温で形成するのが好ましい。ここでは、円筒形のメモリセル部の上面及び側面に薄いゲート絶縁膜８を形成しているが、絶縁膜２上にもゲート絶縁膜８を形成してもよい。
【００３７】
続いて、層間絶縁膜としての絶縁膜９を所定の厚さ（ゲート電極膜４−１が形成される高さまで）堆積し、リフローにて平坦化する。この絶縁膜９は低温でリフローされるリフロー性のすぐれたものが好ましい。この実施例においては、リフローの例を挙げるが、他にもＣＭＰ（Chemical  Mechanical  Polishing  化学的機械的研磨）による平坦化も本発明における代替できる平坦化手法である。ゲート電極膜４−１を所定の厚さ（ソース或いはドレインとなるＮ層７、Ｐ層、及びドレイン或いはソースとなるＮ層７を含む厚さ）堆積し、ゲート絶縁膜８に接する部分以外のゲート電極膜４−１を選択的にエッチング除去する。
【００３８】
そして、絶縁膜９を所定の厚さ（ゲート電極膜４−２が形成される高さまで）堆積し、リフローにて平坦化する。ゲート電極膜４−２を所定の厚さ（ソース或いはドレインとなるＮ層７、Ｐ層、及びドレイン或いはソースとなるＮ層７を含む厚さ）堆積し、ゲート絶縁膜８に接する部分以外のゲート電極膜４−２を選択的にエッチング除去する。
【００３９】
次に、絶縁膜９を所定の厚さ（ゲート電極膜４−３が形成される高さまで）堆積し、リフローにて平坦化する。ゲート電極膜４−３を所定の厚さ（ソース或いはドレインとなるＮ層７、Ｐ層、及びドレイン或いはソースとなるＮ層７を含む厚さ）堆積し、ゲート絶縁膜８に接する部分以外のゲート電極膜４−３を選択的にエッチング除去する。
【００４０】
続いて、絶縁膜９を所定の厚さ（ゲート電極膜４−４が形成される高さまで）堆積し、リフローにて平坦化する。ゲート電極膜４−４を所定の厚さ（ソース或いはドレインとなるＮ層７、Ｐ層、及びドレイン或いはソースとなるＮ層７を含む厚さ）堆積し、ゲート絶縁膜８に接する部分以外のゲート電極膜４−４を選択的にエッチング除去する。
【００４１】
そして、絶縁膜９を所定の厚さ堆積し、リフローにて平坦化する。円筒形のメモリセル上の絶縁膜９及びゲート絶縁膜８の一部をエッチング開口し、開口部にＷ（タングステン）からなるビア１１を選択的に埋め込む。ビア１１上に配線層１２を形成する。ビア１１は配線層１２と電極膜４−５を接続する。
【００４２】
配線層１２を形成後、周知の技術を用いて更に層間絶縁膜や配線層形成などを行い、Ｃｈａｉｎ  ＦｅＲＡＭとしての強誘電体メモリ４０が完成する。
【００４３】
上述したように、本実施例の半導体記憶装置及びその製造方法では、強誘電体キャパシタ及びメモリセルトランジスタが上下方向に並列接続された円筒形のメモリセル部が複数、半導体基板１上に積層形成される。強誘電体膜の上下には、電極膜が設けられる。強誘電体膜の両端にはメモリセルトランジスタが設けられ、メモリセルトランジスタのソース或いはドレインは、この電極膜と接し、電極膜から拡散される不純物により形成される。メモリセルトランジスタのゲート電極膜は、ゲート絶縁膜を介して、ソースのバックゲートに接する部分、ドレインのバックゲートに接する部分、及びバックゲートの側面に配置形成される。メモリセルトランジスタのソース、ドレイン、及びバックゲート部分は、ＣＶＤ法により堆積されたアモルファスシリコン膜１３を用い、アニール処理にて形成される。
【００４４】
このため、強誘電体キャパシタ及びトランジスタが平面方向に配置形成される従来に比較し、上下方向に強誘電体キャパシタ及びトランジスタを多段縦続接続されるので、平面方向の微細化をせずに高集積することができる。また、メモリセルの微細化を従来よりも抑制できるので、強誘電体キャパシタ及びトランジスタの特性劣化を抑制することができる。
【００４５】
なお、本実施例では、窒素雰囲気でのアニールによりアモルファスシリコン膜１３を結晶化させているが、例えば固体レーザによるレーザアニールを用いてもよい。また、アモルファスシリコン膜１３表面に、金属微粒子を有機物でコートしたナノパーティクルを形成し、アニール処理でナノパーティクルによりアモルファスシリコン膜１３を結晶化させてもよい。この場合、窒素雰囲気でのアニール処理よりも、低温でアモルファスシリコン膜１３を結晶化することが可能となる。また、積層形成された円筒形のメモリセル部の外周部全体にメモリセルトランジスタを設けているが、外周部の一部分にメモリセルトランジスタを設けてもよい。
【実施例２】
【００４６】
次に、本発明の実施例２に係る半導体記憶装置及びその製造方法について、図面を参照して説明する。図１０は強誘電体メモリのメモリセル部を示す断面図である。本実施例では、強誘電体メモリとしてのＣｈａｉｎ  ＦｅＲＡＭで、メモリセルトランジスタの基板形成方法を変更している。
【００４７】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４８】
図１０に示すように、強誘電体メモリ４０ａは、強誘電体メモリとしてのＣｈａｉｎ  ＦｅＲＡＭである。強誘電体メモリ４０ａには、強誘電体キャパシタ及びメモリセルトランジスタが上下方向に並列接続され、それぞれ積層形成された円筒形のメモリセル部が複数、半導体基板１上に形成される。
【００４９】
電極膜４−１上のＮ層７ａは、電極膜４−１に接続され、一端が強誘電体膜５−１と接し、他端がゲート絶縁膜８と接する。電極膜４−２直下のＮ層７ａは、電極膜４−２に接続され、一端が強誘電体膜５−１と接し、他端がゲート絶縁膜８と接する。電極膜４−１上のＮ層７ａに接するＰ層６ａは、電極膜４−２直下のＮ層７ａと電極膜４−１上のＮ層７ａの間に設けられ、電極膜４−２直下のＮ層７ａ及び電極膜４−１上のＮ層７ａに接続され、一端が強誘電体膜５−１と接し、他端がゲート絶縁膜８と接する。
【００５０】
電極膜４−２上のＮ層７ａは、電極膜４−２に接続され、一端が強誘電体膜５−２と接し、他端がゲート絶縁膜８と接する。電極膜４−３直下のＮ層７ａは、電極膜４−３に接続され、一端が強誘電体膜５−２と接し、他端がゲート絶縁膜８と接する。電極膜４−２上のＮ層７ａに接するＰ層６ａは、電極膜４−３直下のＮ層７ａと電極膜４−２上のＮ層７ａの間に設けられ、電極膜４−３直下のＮ層７ａ及び電極膜４−２上のＮ層７ａに接続され、一端が強誘電体膜５−２と接し、他端がゲート絶縁膜８と接する。
【００５１】
電極膜４−３上のＮ層７ａは、電極膜４−３に接続され、一端が強誘電体膜５−３と接し、他端がゲート絶縁膜８と接する。電極膜４−４直下のＮ層７ａは、電極膜４−４に接続され、一端が強誘電体膜５−３と接し、他端がゲート絶縁膜８と接する。電極膜４−３上のＮ層７ａに接するＰ層６ａは、電極膜４−４直下のＮ層７ａと電極膜４−３上のＮ層７ａの間に設けられ、電極膜４−４直下のＮ層７ａ及び電極膜４−３上のＮ層７ａに接続され、一端が強誘電体膜５−３と接し、他端がゲート絶縁膜８と接する。
【００５２】
電極膜４−４上のＮ層７ａは、電極膜４−４に接続され、一端が強誘電体膜５−４と接し、他端がゲート絶縁膜８と接する。電極膜４−５直下のＮ層７ａは、電極膜４−５に接続され、一端が強誘電体膜５−４と接し、他端がゲート絶縁膜８と接する。電極膜４−４上のＮ層７ａに接するＰ層６ａは、電極膜４−５直下のＮ層７ａと電極膜４−４上のＮ層７ａの間に設けられ、電極膜４−５直下のＮ層７ａ及び電極膜４−４上のＮ層７ａに接続され、一端が強誘電体膜５−４と接し、他端がゲート絶縁膜８と接する。
【００５３】
ゲート絶縁膜８は、メモリセル部のメモリセルトランジスタのゲート絶縁膜であり、半導体基板１上、絶縁膜２の両端部、電極膜４−１乃至４−４の両端部、Ｐ層６の端部、Ｎ層７の端部、電極膜４−５の両端部及び上部に設けられる。
【００５４】
Ｐ層６ａは、メモリセル部のメモリセルトランジスタ（Ｎｃｈ  ＭＩＳＦＥＴ）のチャネル領域及びバックゲート（基板）として機能し、Ｎ層７ａはメモリセル部のメモリセルトランジスタのソース或いはドレインとして機能する。
【００５５】
次に、強誘電体メモリの製造方法について、図１１乃至図１３を参照して説明する。図１１乃至図１３は強誘電体メモリの製造工程を示す断面図である。なお、電極膜４−５、強誘電体膜５−４、電極膜４−４、強誘電体膜５−３、電極膜４−３、強誘電体膜５−２、電極膜４−２、強誘電体膜５−１、及び電極膜４−１を順次異方性エッチングするまでは実施例１と同様なので説明を省略する。
【００５６】
図１１に示すように、電極膜４−１を異方性エッチング後、レジスト膜をマスクにして絶縁膜２を異方性エッチングし、半導体基板１を露呈させる。レジスト膜を剥離する。
【００５７】
次に、ＣＶＤ（Chemical  Vapor  Deposition）法を用いて、例えばＢ（ボロン）ドープのシリコンエピタキシャル層１４を形成する。シリコンエピタキシャル層１４は、エッチング除去された強誘電体膜５−１乃至４の部分に隙間なく充填され、強誘電体膜５−１乃至４と接するように形成される。ここで、シリコンエピタキシャル層１４は、例えば４５０℃〜５００℃の範囲の低温で形成可能な低温減圧プラズマＣＶＤ法或いは低温大気圧プラズマＣＶＤ法などを用いるのが好ましい。シリコンエピタキシャル層１４の代わりに低比率のＧｅ（ゲルマニウム）が添加されたＳｉＧｅエピタキシャル層などを用いてもよい。
【００５８】
続いて、図１２に示すように、例えばＲＩＥ法を用いて、メモリセル部上、メモリセル部周辺のシリコンエピタキシャル層１４をエッチング除去する。ここで、シリコンエピタキシャル層１４のエッチング速度に比較し、電極膜４−５のエッチング速度が非常に遅い（選択比大）条件を用いているので、電極膜４−５はほとんどエッチングされずに強誘電体膜５−１乃至４と接するシリコンエピタキシャル層１４のみ残置される。
【００５９】
ここで、半導体基板１の表面部分はＲＩＥ法でエッチングされ、半導体基板１にＲＩＥダメージ（プラズマから放射される電子やイオン、或いは放射光によって発生するダメージ）が発生しやすいので、負の荷電粒子或いは正の荷電粒子を中性化し、この中性粒子をＲＩＥのエッチング源に用いてもよい。
【００６０】
なお、Ｂ（ボロン）ドープシリコンエピタキシャル層１４の代わりに、アンドープシリコンエピタキシャル層を形成してから、例えばＢ（ボロン）を斜め入射のイオン注入などを用いてP型不純物をシリコンエピタキシャル層にドープし、アニール処理を行い、Ｐ型不純物を活性化させてＰ層を形成してもよい。
【００６１】
続いて、そして、図１２に示すように、例えば、５００℃程度の窒素雰囲気でのアニール処理を行う。窒素雰囲気でのアニール処理のときに、電極膜４−１乃至５中のＮ型不純物がシリコンエピタキシャル層１４中に拡散され、自己整合的にシリコンエピタキシャル層１４中にＮ層７ａが形成される。Ｎ層化されない領域のシリコンエピタキシャル層１４がＰ層６ａとなる。電極膜４−１乃至５はＰｔ（白金）から構成されているので、電極膜４−１乃至５と接するシリコンエピタキシャル層１４は図示しない白金シリサイドとなり、電極膜４−１乃至５とメモリセルトランジスタのソース或いはドレインになるＮ層７ａとは低接触抵抗化することができる。また、強誘電体膜５−１乃至４と直接接する領域のシリコンエピタキシャル層１４は、アニール処理で強誘電体膜５−１乃至４から不純物が拡散し、シリコンと反応した図示しない絶縁膜が形成される。
【００６２】
次に、円筒形のメモリセル部の上面及び側面と半導体基板１上に薄いゲート絶縁膜８を堆積する。ゲート絶縁膜８は、メモリセルトランジスタ（Ｎｃｈ  ＭＩＳＦＥＴ）のゲート絶縁膜となり、酸化ハフニウム膜から構成される。なお、この工程以降は実施例１と同様なので説明を省略する。
【００６３】
上述したように、本実施例の半導体記憶装置及びその製造方法では、強誘電体キャパシタ及びメモリセルトランジスタが上下方向に並列接続された円筒形のメモリセル部が複数、半導体基板１上に積層形成される。強誘電体膜の上下には、電極膜が設けられる。強誘電体膜の両端にはメモリセルトランジスタが設けられ、メモリセルトランジスタのソース或いはドレインは、この電極膜と接し、電極膜から拡散される不純物により形成される。メモリセルトランジスタのゲート電極膜は、ゲート絶縁膜を介して、ソースのバックゲートに接する部分、ドレインのバックゲートに接する部分、及びバックゲートの側面に配置形成される。メモリセルトランジスタのソース及びドレイン、及びバックゲート部分は、ＣＶＤ法により堆積されたシリコンエピタキシャル層１４を用い、アニール処理にてソース及びドレインが形成される。
【００６４】
このため、強誘電体キャパシタ及びトランジスタが平面方向に配置形成される従来に比較し、上下方向に強誘電体キャパシタ及びトランジスタを多段縦続接続されるので、平面方向の微細化をせずに高集積することができる。また、メモリセルの微細化を従来よりも抑制できるので、強誘電体キャパシタ及びトランジスタの特性劣化を抑制することができる。
【００６５】
なお、本実施例では、ゲート絶縁膜８に酸化ハフニウム膜を形成しているが、シリコン窒化膜（Ｓｉ３Ｎ４）／酸化シリコン膜の積層膜、或いは酸化ハフニウム膜以外の高誘電体膜（Ｈｉｇｈ−Ｋゲート絶縁膜）等をゲート絶縁膜に用いてもよい。なお、ゲート絶縁膜８の一部にシリコン窒化膜（Ｓｉ３Ｎ４）を用いた場合、水素処理等で発生する強誘電体膜の還元劣化を抑制することができる。
【実施例３】
【００６６】
次に、本発明の実施例３に係る半導体記憶装置について、図面を参照して説明する。図１４は強誘電体メモリのメモリセル部を示す平面図である。本実施例では、強誘電体メモリとしてのＣｈａｉｎ  ＦｅＲＡＭのメモリセル部の形状を変更している。
【００６７】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００６８】
図１４に示すように、強誘電体メモリ４０ｂのメモリセル部は、正四角柱型を有する。四角柱型を有するメモリセル部の中心部が強誘電体膜５からなるキャパシタ領域Ｅｃａｐとなる。キャパシタ領域Ｅｃａｐの外周部がトランジスタ領域Ｅｔｒとなる。トランジスタ領域Ｅｔｒは、キャパシタ領域Ｅｃａｐの端部と接するＰ層６、Ｐ層６の端部と接するゲート絶縁膜８、及びゲート絶縁膜８の端部と接するゲート電極膜１０から構成される。メモリセル部を正四角柱型にした場合、実施例１の円筒型に比較して、メモリセル部間のスペースを最小にすることができ、強誘電体メモリの集積度を実施例１よりも向上できる。
【００６９】
上述したように、本実施例の半導体記憶装置では、強誘電体キャパシタ及びメモリセルトランジスタが上下方向に並列接続された正四角柱型のメモリセル部が複数、半導体基板１上に積層形成される。強誘電体膜の上下には、電極膜が設けられる。強誘電体膜の両端にはメモリセルトランジスタが設けられ、メモリセルトランジスタのソース或いはドレインは、この電極膜と接し、電極膜から拡散される不純物により形成される。メモリセルトランジスタのゲート電極膜は、ゲート絶縁膜を介して、ソースのバックゲートに接する部分、ドレインのバックゲートに接する部分、及びバックゲートの側面に配置形成される。
【００７０】
このため、強誘電体キャパシタ及びトランジスタが平面方向に配置形成される従来に比較し、上下方向に強誘電体キャパシタ及びトランジスタを多段縦続接続されるので、平面方向の微細化をせずに高集積することができる。そして、メモリセルの微細化を従来よりも抑制できるので、強誘電体キャパシタ及びトランジスタの特性劣化を抑制することができる。また、メモリセル部の形状を正四角柱型にしているので、実施例１よりも高集積化できる。
【００７１】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００７２】
例えば、実施例１及び２では、メモリセル部を円筒型にし、実施例３では正四角柱型にしているが、これに限定されるものではなく、メモリセル部をこれ以外、例えば三角柱型にしてもよい。
【００７３】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  半導体基板の一方側に電極膜が積層され、前記電極膜間に強誘電体膜が設けられた強誘電体キャパシタと、前記電極膜間に前記強誘電体膜と一体に設けられ、ソース及びドレインの一方が前記電極膜の一方に接続され、前記ソース及び前記ドレインの他方が前記電極膜の他方に接続されたメモリセルトランジスタとを有するメモリセル部を備える半導体記憶装置の製造方法であって、前記強誘電体膜の端部をエッチング除去して、前記電極膜の端部間に空隙部を設ける工程と、前記空隙部にシリコンエピタキシャル層を選択的に、且つ前記強誘電体膜と一体に形成する工程と、アニール処理により、前記電極膜の一方の不純物を前記シリコンエピタキシャル層中に拡散して前記メモリセルトランジスタの前記ソース及び前記ドレインの一方を形成し、前記電極膜の他方中の不純物を前記シリコンエピタキシャル層中に拡散して前記メモリセルトランジスタの前記ソース及び前記ドレインの他方を形成し、前記ソース及び前記ドレイン間の前記シリコンエピタキシャル層上にゲート絶縁膜を介してゲート電極を形成する工程とを具備する半導体記憶装置の製造方法。
【００７４】
（付記２）  半導体基板上に直接或いは絶縁膜を介して設けられ、上部電極膜と、下部電極膜と、前記上部電極膜と前記下部電極膜の間に設けられる強誘電体膜とを有する強誘電体キャパシタと、前記上部電極膜と前記下部電極膜との間に前記強誘電体膜と一体に設けられ、ソース及びドレインの一方が前記上部電極膜に接続され、前記ソース及び前記ドレインの他方が前記下部電極膜に接続され、前記ソース及び前記ドレイン間にゲート電極が設けられるメモリセルトランジスタとを有するメモリセル部が複数段積層され、前記メモリセル部の下部電極膜とその上のメモリセル部の上部電極膜が共用される半導体記憶装置の製造方法であって、前記強誘電体膜の端部をエッチング除去して、前記上部電極膜の端部と前記下部電極膜の端部間に空隙部を設ける工程と、前記空隙部にアモルファスシリコン膜を選択的に、且つ前記強誘電体膜と一体に形成する工程と、アニール処理により、前記上部電極膜中の不純物を前記アモルファスシリコン膜中に拡散して前記メモリセルトランジスタの前記ソース及び前記ドレインの一方を形成し、前記下部電極膜中の不純物を前記アモルファスシリコン膜中に拡散して前記メモリセルトランジスタの前記ソース及び前記ドレインの他方を形成し、前記アモルファスシリコン膜を結晶化させ、前記ソース及び前記ドレイン間の前記シリコンエピタキシャル層上にゲート絶縁膜を介してゲート電極を形成する工程とを具備する半導体記憶装置の製造方法。
【００７５】
（付記３）  半導体基板上に直接或いは絶縁膜を介して設けられ、上部電極膜と、下部電極膜と、前記上部電極膜と前記下部電極膜の間に設けられる強誘電体膜とを有する強誘電体キャパシタと、前記上部電極膜と前記下部電極膜との間に前記強誘電体膜と一体に設けられ、ソース及びドレインの一方が前記上部電極膜に接続され、前記ソース及び前記ドレインの他方が前記下部電極膜に接続され、前記ソース及び前記ドレイン間にゲート電極が設けられるメモリセルトランジスタとを有するメモリセル部が複数段積層され、前記メモリセル部の下部電極膜とその上のメモリセル部の上部電極膜が共用される半導体記憶装置の製造方法であって、前記強誘電体膜の端部をエッチング除去して、前記上部電極膜の端部と前記下部電極膜の端部間に空隙部を設ける工程と、前記空隙部にシリコンエピタキシャル層を選択的に、且つ前記強誘電体膜と一体に形成する工程と、アニール処理により、前記上部電極膜中の不純物を前記シリコンエピタキシャル層中に拡散して前記メモリセルトランジスタの前記ソース及び前記ドレインの一方を形成し、前記下部電極膜中の不純物を前記シリコンエピタキシャル層中に拡散して前記メモリセルトランジスタの前記ソース及び前記ドレインの他方を形成し、前記ソース及び前記ドレイン間の前記シリコンエピタキシャル層上にゲート絶縁膜を介してゲート電極を形成する工程とを具備する半導体記憶装置の製造方法。
【００７６】
（付記４）  前記アニール処理は、窒素雰囲気で行われる付記１乃至３のいずれか記載の半導体記憶装置の製造方法。
【００７７】
（付記５）  前記アニール処理は、レーザアニールを用いる付記１乃至３のいずれか記載の半導体記憶装置の製造方法。
【００７８】
（付記６）  前記アニール処理では、前記アモルファスシリコン膜表面に、金属微粒子を有機物でコートしたナノパーティクルを形成した後に実施する付記２の記載の半導体記憶装置の製造方法。
【図面の簡単な説明】
【００７９】
【図１】本発明の実施例１に係る強誘電体メモリのメモリセル部を示す断面図。
【図２】図１のＡ−Ａ線に沿う強誘電体メモリのメモリセル部を示す平面図。
【図３】本発明の実施例１に係る強誘電体メモリのメモリセル部の等価回路を示す図。
【図４】本発明の実施例１に係る強誘電体メモリの製造工程を示す断面図。
【図５】本発明の実施例１に係る強誘電体メモリの製造工程を示す断面図。
【図６】本発明の実施例１に係る強誘電体メモリの製造工程を示す断面図。
【図７】本発明の実施例１に係る強誘電体メモリの製造工程を示す断面図。
【図８】本発明の実施例１に係る強誘電体メモリの製造工程を示す断面図。
【図９】本発明の実施例１に係る強誘電体メモリの製造工程を示す断面図。
【図１０】本発明の実施例２に係る強誘電体メモリのメモリセル部を示す断面図。
【図１１】本発明の実施例２に係る強誘電体メモリの製造工程を示す断面図。
【図１２】本発明の実施例２に係る強誘電体メモリの製造工程を示す断面図。
【図１３】本発明の実施例２に係る強誘電体メモリの製造工程を示す断面図。
【図１４】本発明の実施例３に係る強誘電体メモリのメモリセル部を示す平面図。
【符号の説明】
【００８０】
１  半導体基板
２、９  絶縁膜
３、１２  配線層
４−１〜５  電極膜
５、５−１〜４  強誘電体膜
６、６ａ  P層
７、７ａ  N層
８  ゲート絶縁膜
１０、１０−１〜４  ゲート電極膜
１１  ビア
１３  アモルファスシリコン膜
１４  シリコンエピタキシャル層
２１−１〜４  強誘電体キャパシタ
２２−１〜４  トランジスタ
２４  センスアンプ
４０、４０ａ、４０ｂ  強誘電体メモリ
Ｅｃａｐ  キャパシタ領域
Ｅｔｒ  トランジスタ領域
ＳＧ１〜４、ＳＳ１  制御信号
【図１】
2008066603.tif 000003
【図２】
2008066603.tif 000004
【図３】
2008066603.tif 000005
【図４】
2008066603.tif 000006
【図５】
2008066603.tif 000007
【図６】
2008066603.tif 000008
【図７】
2008066603.tif 000009
【図８】
2008066603.tif 000010
【図９】
2008066603.tif 000011
【図１０】
2008066603.tif 000012
【図１１】
2008066603.tif 000013
【図１２】
2008066603.tif 000014
【図１３】
2008066603.tif 000015
【図１４】
2008066603.tif 000016