(57)【要約】【課題】低オン抵抗とスイッチング速度を両立して特性向上を図ることができ、安価に製造することのできる半導体装置およびその製造方法を提供する。【解決手段】シリコン基板１ａ上に、Ｎ導電型コラム２ｎとＰ導電型コラム２ｐが交互に配置されてなるＰＮコラム層３０ａが形成され、ＰＮコラム層３０ａ上に、Ｐ導電型層３が形成され、Ｐ導電型層３の表層部に、Ｎ導電型領域４が形成され、トレンチ絶縁ゲート電極４０ａが、Ｐ導電型層３を貫通するようにして、Ｎ導電型領域４に隣接して形成されてなる半導体装置２０１であって、シリコン基板１ａが、（１１０）面方位であり、ＰＮコラム層３０ａにおけるＮ導電型コラム２ｎとＰ導電型コラム２ｐの当接面が、（１１１）面方位であり、トレンチ絶縁ゲート電極４０ａの側壁面が、基板面内において、該当接面に対して交わるように配置されてなる半導体装置２０１とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
ドレイン領域である第１導電型のシリコン基板上に、
シリコンからなるエピタキシャル層であって、直方体形状で同じ高さの第１導電型コラムと第２導電型コラムが当接して交互に配置されてなるＰＮコラム層が形成され、
前記ＰＮコラム層上に、シリコンからなるエピタキシャル層であって、チャネル形成層である第２導電型層が形成され、
前記第２導電型層の表層部に、ソース領域である第１導電型領域が形成され、
直方体形状のトレンチ絶縁ゲート電極が、前記第２導電型層を貫通するようにして、前記第１導電型領域に隣接して形成されてなる半導体装置であって、
前記シリコン基板が、（１１０）面方位であり、
前記ＰＮコラム層における前記第１導電型コラムと第２導電型コラムの当接面が、（１１１）面方位であり、
前記トレンチ絶縁ゲート電極の側壁面が、基板面内において、前記第１導電型コラムと第２導電型コラムの当接面に対して交わるように配置されてなることを特徴とする半導体装置。
【請求項２】
前記トレンチ絶縁ゲート電極の側壁面が、前記第２導電型層の（１１２）面と当接することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記トレンチ絶縁ゲート電極の側壁面が、前記第２導電型層の（１００）面と当接することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記トレンチ絶縁ゲート電極が、基板面内において、等間隔に並んで配置され、
前記トレンチ絶縁ゲート電極の配置間隔が、４０μｍ以下であることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記トレンチ絶縁ゲート電極の配置間隔が、２０μｍ以下であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記トレンチ絶縁ゲート電極の配置間隔が、５μｍ以上であることを特徴とする請求項４または５に記載の半導体装置。
【請求項７】
前記トレンチ絶縁ゲート電極の配置間隔が、１０μｍ以上であることを特徴とする請求項６に記載の半導体装置。
【請求項８】
ドレイン領域である第１導電型のシリコン基板上に、
シリコンからなるエピタキシャル層であって、直方体形状で同じ高さの第１導電型コラムと第２導電型コラムが当接して交互に配置されてなるＰＮコラム層が形成され、
前記ＰＮコラム層上に、シリコンからなるエピタキシャル層であって、チャネル形成層である第２導電型層が形成され、
前記第２導電型層の表層部に、ソース領域である第１導電型領域が形成され、
直方体形状のトレンチ絶縁ゲート電極が、前記第２導電型層を貫通するようにして、前記第１導電型領域に隣接して形成されてなり、
前記シリコン基板が、（１１０）面方位であり、
前記ＰＮコラム層における前記第１導電型コラムと第２導電型コラムの当接面が、（１１１）面方位であり、
前記トレンチ絶縁ゲート電極の側壁面が、基板面内において、前記第１導電型コラムと第２導電型コラムの当接面に対して交わるように配置されてなる半導体装置の製造方法であって、
前記（１１０）面方位のシリコン基板上に、シリコンからなる第１導電型エピタキシャル層を形成し、
前記第１導電型エピタキシャル層に、側壁面が（１１１）面方位である直方体形状のトレンチを、基板面内において並んで配置されるよう形成し、
前記トレンチを埋め戻して、シリコンからなる第２導電型埋込エピタキシャル層を形成し、
前記第１導電型エピタキシャル層を、前記第１導電型コラムとし、前記第２導電型埋込エピタキシャル層を、前記第２導電型コラムとすることを特徴とする半導体装置の製造方法。
【請求項９】
前記トレンチ絶縁ゲート電極の側壁面が、前記第２導電型層の（１１２）面と当接するように、該トレンチ絶縁ゲート電極を形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記トレンチ絶縁ゲート電極の側壁面が、前記第２導電型層の（１００）面と当接するように、該トレンチ絶縁ゲート電極を形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記トレンチを、ウエットエッチングにより形成することを特徴とする請求項８乃至１０のいずれか一項に記載の半導体装置の製造方法。
【請求項１２】
前記第２導電型埋込エピタキシャル層を、減圧ＣＶＤにより形成することを特徴とする請求項８乃至１１のいずれか一項に記載の半導体装置の製造方法。
【請求項１３】
前記減圧ＣＶＤに際して、シリコンソースガスとハロゲン化物ガスを同時に流して、前記トレンチを埋め戻すことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記トレンチの幅を、３μｍ以下とすることを特徴とする請求項１２または１３に記載の半導体装置の製造方法。
【請求項１５】
前記トレンチの幅を、０．１μｍ以上とすることを特徴とする請求項８乃至１４のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スーパージャンクションとして機能するＰＮコラム層が形成されてなる半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
縦型ＭＯＳトランジスタは、横型ＭＯＳトランジスタに較べて高集積化することができ、電力制御等の電力用途に適している。一方、従来の縦型ＭＯＳトランジスタにおいては、トレードオフ関係にある高耐圧化と低オン抵抗（低導通損失）化が、大きな課題であった。
【０００３】
近年、電力用途に用いられる半導体装置の分野では、高耐圧化と低オン抵抗化の両立が可能な半導体装置であって、スーパージャンクション（ＳＪ）として機能するＰＮコラム層をドリフト層として持つ縦型の半導体装置（以下、ＳＪ−ＭＯＳと略記）が知られるようになった。該ＳＪ−ＭＯＳが、例えば、特開２００２−７６３３９号公報（特許文献１）、特開２００４−２００４４１号公報（特許文献２）および特開２００５−１９５２８号公報（特許文献３）等に開示されている。
【０００４】
図９（ａ），（ｂ）は、上記ＳＪ−ＭＯＳの代表例を示す図で、それぞれ、ＳＪ−ＭＯＳ１００，２００を模式的に示した斜視図である。
【０００５】
図９（ａ），（ｂ）に示すＳＪ−ＭＯＳ１００，２００は、互いに類似した構造を有している。すなわち、図９（ａ），（ｂ）のＳＪ−ＭＯＳ１００，２００は、どちらもＮチャネルのＳＪ−ＭＯＳで、Ｎ導電型（ｎ＋）のシリコン基板１をドレイン領域としている。シリコン基板１上には、シリコンからなるエピタキシャル層であって、直方体形状で同じ高さのＮ導電型（ｎ）コラム２ｎとＰ導電型（ｐ）コラム２ｐが当接して交互に配置されてなるＰＮコラム層１０，３０が形成されている。ＰＮコラム層１０，３０上には、シリコンからなるエピタキシャル層であって、チャネル形成層であるＰ導電型（ｐ）層３が形成され、Ｐ導電型層３の表層部に、ソース領域であるＮ導電型（ｎ＋）領域４が形成されている。また、側壁絶縁膜５と埋込多結晶シリコン６からなる直方体形状のトレンチ絶縁ゲート電極２０，４０が、Ｐ導電型層３を貫通するようにして、Ｎ導電型領域４に隣接して形成されている。尚、図９（ａ），（ｂ）に示すＳＪ−ＭＯＳ１００，２００の各構成要素の導電型を全て逆転すれば、ＰチャネルのＳＪ−ＭＯＳが得られる。
【０００６】
一方、図９（ａ），（ｂ）に示すＳＪ−ＭＯＳ１００，２００は、それぞれ、ＰＮコラム層１０，３０とトレンチ絶縁ゲート電極２０，４０の配置関係が異なっている。すなわち、図９（ａ）に示すＳＪ−ＭＯＳ１００では、ＰＮコラム層１０とトレンチ絶縁ゲート電極２０（およびソース領域４）が、基板面内において平行な配置関係にある。これに対して、図９（ｂ）に示すＳＪ−ＭＯＳ２００では、ＰＮコラム層３０とトレンチ絶縁ゲート電極４０（およびソース領域４）が、基板面内において直交する配置関係にある。尚、ＳＪ−ＭＯＳのＰＮコラム層とトレンチ絶縁ゲート電極の配置関係は、図９（ａ），（ｂ）に示した平行および直交する配置関係に限らず、基板面内において斜めに交わる配置関係とすることも可能である。
【特許文献１】特開２００２−７６３３９号公報
【特許文献２】特開２００４−２００４４１号公報
【特許文献３】特開２００５−１９５２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図９（ａ）に示すＳＪ−ＭＯＳ１００を製造するにあたっては、オン抵抗を低減するために、通常、トレンチ絶縁ゲート電極２０をＮ導電型コラム２ｎの幅Ｗｎ内に入れるためのアライメントが行われる。これに対して、図９（ｂ）に示すＳＪ−ＭＯＳ２００のようにＰＮコラム層とトレンチ絶縁ゲート電極が基板面内において直交あるいは斜めに交わる配置関係にあるＳＪ−ＭＯＳでは、アライメント工程を省略することができ、製造コストを低減することができる。
【０００８】
また、ＳＪ−ＭＯＳにおいては、オン抵抗の低減と共に、それとトレードオフの関係にあるスイッチング速度の向上（スイッチング損失の低減）も要求されている。すなわち、オン抵抗を低減するためには、トレンチ絶縁ゲート電極２０，４０の配置密度およびＰＮコラム層１０，３０におけるＮ導電型コラム２ｎとＰ導電型コラム２ｐの配置密度を高くする必要がある。これに対して、スイッチング速度を向上するためには、トレンチ絶縁ゲート電極２０，４０の配置密度を低くして、側壁絶縁膜５の面積に依存する寄生のゲート・ドレイン間容量を小さくする必要がある。このトレードオフの関係にある低オン抵抗化とスイッチング速度の向上の要求に対して、図９（ｂ）に示すＳＪ−ＭＯＳ２００のようにＰＮコラム層とトレンチ絶縁ゲート電極が基板面内において直交する配置関係にあるＳＪ−ＭＯＳは、図９（ａ）に示すＳＪ−ＭＯＳ１００に較べて、トレンチ絶縁ゲート電極とＰＮコラム層の配置関係に関する制約がないため、設計自由度が大きい。
【０００９】
そこで本発明は、ＰＮコラム層とトレンチ絶縁ゲート電極が基板面内において直交または斜めに交わる配置関係にある半導体装置およびその製造方法であって、低オン抵抗化とスイッチング速度向上を両立して特性向上を図ることができ、かつ安価に製造することのできる半導体装置およびその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１０】
請求項１に記載の半導体装置は、ドレイン領域である第１導電型のシリコン基板上に、シリコンからなるエピタキシャル層であって、直方体形状で同じ高さの第１導電型コラムと第２導電型コラムが当接して交互に配置されてなるＰＮコラム層が形成され、前記ＰＮコラム層上に、シリコンからなるエピタキシャル層であって、チャネル形成層である第２導電型層が形成され、前記第２導電型層の表層部に、ソース領域である第１導電型領域が形成され、直方体形状のトレンチ絶縁ゲート電極が、前記第２導電型層を貫通するようにして、前記第１導電型領域に隣接して形成されてなる半導体装置であって、前記シリコン基板が、（１１０）面方位であり、前記ＰＮコラム層における前記第１導電型コラムと第２導電型コラムの当接面が、（１１１）面方位であり、前記トレンチ絶縁ゲート電極の側壁面が、基板面内において、前記第１導電型コラムと第２導電型コラムの当接面に対して交わるように配置されてなることを特徴としている。
【００１１】
上記半導体装置は、ドレイン領域である（１１０）面方位のシリコン基板に対して、第１導電型コラムと第２導電型コラムの当接面が（１１１）面方位のＰＮコラム層となっている。上記半導体装置は、例えば（１００）面方位のシリコン基板と（１００）面方位のＰＮコラム層の組み合わせからなる半導体装置に較べて、後述する製造方法により、トレンチ内にボイドのない埋め込みエピタキシャル成長が可能である。このため、製造された上記半導体装置においては、（１００）面方位のシリコン基板と（１００）面方位のＰＮコラム層の組み合わせからなる半導体装置に較べて、耐圧低下を防止できると共に、ＰＮコラム層におけるリーク電流を大幅に低減することができる。
【００１２】
また、上記半導体装においては、トレンチ絶縁ゲート電極の側壁面が、（１１１）面方位にあるＰＮコラム層の第１導電型コラムと第２導電型コラムの当接面に対して交わるように配置されている。上記半導体装置においては、ＰＮコラム層とトレンチ絶縁ゲート電極が基板面内において平行な配置関係にある半導体装置に較べて、トレンチ絶縁ゲート電極とＰＮコラム層の配置関係に関する制約が少ないないため、低オン抵抗化とスイッチング速度の向上の要求に対する設計自由度が大きい。また、アライメント工程を省略することができ、製造コストを低減することができる。
【００１３】
以上のようにして、上記半導体装置は、ＰＮコラム層とトレンチ絶縁ゲート電極が基板面内において交わる配置関係にある半導体装置であって、低オン抵抗化とスイッチング速度向上を両立して特性向上を図ることができ、かつ安価に製造することのできる半導体装置とすることができる。
【００１４】
上記半導体装置においては、例えば請求項２に記載のように、前記トレンチ絶縁ゲート電極の側壁面が、前記第２導電型層の（１１２）面と当接することが好ましい。
【００１５】
当該半導体装置においては、ＰＮコラム層とトレンチ絶縁ゲート電極が、基板面内において直交する半導体装置となる。当該半導体装置は、ＰＮコラム層とトレンチ絶縁ゲート電極が基板面内において斜めに交わる半導体装置と較べて、製造工程における種々のツールの基板に対する位置合わせが容易であり、製造コストを低減することができる。
【００１６】
また、上記半導体装置においては、請求項３に記載のように、前記トレンチ絶縁ゲート電極の側壁面が、前記第２導電型層の（１００）面と当接する構成としてもよい。
【００１７】
当該半導体装置においては、ＰＮコラム層とトレンチ絶縁ゲート電極が、基板面内において、５４．７°の角度で斜めに交わる半導体装置となる。当該半導体装置においては、トレンチ絶縁ゲート電極の側壁面が他の面方位に較べて界面準位の形成され難い（１００）面でチャネルとなる第２導電型層と当接しているため、他の面方位で当接する場合に較べて、当該半導体装置のオン抵抗等の各特性を向上することができる。
【００１８】
上記半導体装置において、請求項４に記載のように、前記トレンチ絶縁ゲート電極を、基板面内において、等間隔に並んで配置する場合には、前記トレンチ絶縁ゲート電極の配置間隔が、４０μｍ以下であることが好ましい。この場合には、トレンチ絶縁ゲート電極の配置間隔を、４０μｍ以下の値で適宜設定することで、所望の許容電流を持つ半導体装置とすることができる。特に、請求項５に記載のように、前記トレンチ絶縁ゲート電極の配置間隔が、２０μｍ以下である場合には、飽和電流の大きな半導体装置とすることができる。
【００１９】
また、請求項６に記載のように、前記トレンチ絶縁ゲート電極の配置間隔が、５μｍ以上である場合には、オン抵抗値Ｒｏｎとスイッチング速度に影響するゲート・ドレイン間容量値Ｑｇｄの積Ｒｏｎ×Ｑｇｄを小さくすることができ、低オン抵抗化とスイッチング速度向上をより促進して特性向上を図ることができ、特に、請求項７に記載のように、前記トレンチ絶縁ゲート電極の配置間隔を、１０μｍ以上とした場合には、オン抵抗値Ｒｏｎは増大するもののゲート・ドレイン間容量値Ｑｇｄが小さく安定化した値となり、特にスイッチング速度を向上することができる。尚、例えばＰＮコラム層の不純物濃度を適宜設定することで、オン抵抗値Ｒｏｎを別途小さくすることができる。
【００２０】
請求項８〜１５に記載の発明は、上記半導体装置の製造方法に関する発明である。
【００２１】
請求項８に記載の発明は、ドレイン領域である第１導電型のシリコン基板上に、シリコンからなるエピタキシャル層であって、直方体形状で同じ高さの第１導電型コラムと第２導電型コラムが当接して交互に配置されてなるＰＮコラム層が形成され、前記ＰＮコラム層上に、シリコンからなるエピタキシャル層であって、チャネル形成層である第２導電型層が形成され、前記第２導電型層の表層部に、ソース領域である第１導電型領域が形成され、直方体形状のトレンチ絶縁ゲート電極が、前記第２導電型層を貫通するようにして、前記第１導電型領域に隣接して形成されてなり、前記シリコン基板が、（１１０）面方位であり、前記ＰＮコラム層における前記第１導電型コラムと第２導電型コラムの当接面が、（１１１）面方位であり、前記トレンチ絶縁ゲート電極の側壁面が、基板面内において、前記第１導電型コラムと第２導電型コラムの当接面に対して交わるように配置されてなる半導体装置の製造方法であって、前記（１１０）面方位のシリコン基板上に、シリコンからなる第１導電型エピタキシャル層を形成し、前記第１導電型エピタキシャル層に、側壁面が（１１１）面方位である直方体形状のトレンチを、基板面内において並んで配置されるよう形成し、前記トレンチを埋め戻して、シリコンからなる第２導電型埋込エピタキシャル層を形成し、前記第１導電型エピタキシャル層を、前記第１導電型コラムとし、前記第２導電型埋込エピタキシャル層を、前記第２導電型コラムとすることを特徴としている。
【００２２】
これにより、上記請求項１に記載の半導体装置を製造方法することができる。
【００２３】
上記製造方法は、ＰＮコラム層を形成するにあたって、シリコン基板上に形成した第１導電型エピタキシャル層にトレンチを形成し、該トレンチを埋め戻して第２導電型埋込エピタキシャル層を形成し、それぞれ、第１導電型コラムと第２導電型コラムとする形成方法である。この方法によれば、例えば上記第１導電型エピタキシャル層に対して選択的にイオン注入した後、注入イオンを熱拡散させて、それぞれ、第１導電型コラムと第２導電型コラムとする形成方法に較べて、寸法精度の高いかつアスペクト比（コラム深さ／コラム幅）の大きいＰＮコラム層の形成が可能である。
【００２４】
特に、上記半導体装置では、ドレイン領域である（１１０）面方位のシリコン基板に対して、第１導電型コラムと第２導電型コラムの当接面が（１１１）面方位のＰＮコラム層を形成しているため、前述したように、（１００）面方位のシリコン基板に対して（１００）面方位のＰＮコラム層を形成する場合に較べて、ボイドのない埋め込みエピタキシャル成長が可能である。これによって、上記方法により製造される半導体装置では、耐圧低下を防止できると共に、ＰＮコラム層におけるリーク電流を大幅に低減することができる。
【００２５】
請求項９に記載の発明は、前記トレンチ絶縁ゲート電極の側壁面が、前記第２導電型層の（１１２）面と当接するように、該トレンチ絶縁ゲート電極を形成することを特徴としている。これにより、上記請求項２に記載の半導体装置を製造方法することができる。
【００２６】
請求項１０に記載の発明は、前記トレンチ絶縁ゲート電極の側壁面が、前記第２導電型層の（１００）面と当接するように、該トレンチ絶縁ゲート電極を形成することを特徴としている。これにより、上記請求項３に記載の半導体装置を製造方法することができる。
【００２７】
上記製造方法においては、請求項１１に記載のように、前記トレンチを、ウエットエッチングにより形成することが好ましい。これによれば、前記トレンチをドライエッチングで形成する場合に較べて、ダメージが少なく、より安価に形成することができる。
【００２８】
上記製造方法においては、請求項１２に記載のように、前記第２導電型埋込エピタキシャル層を、減圧ＣＶＤにより形成することが好ましい。これによれば、物理蒸着法等の他のエピタキシャル層形成方法でトレンチを埋め戻す場合に較べて、第２導電型埋込エピタキシャル層の成長速度を大幅に高めることができる。
【００２９】
前記減圧ＣＶＤに際しては、特に請求項１３に記載のように、シリコンソースガス（例えばＳｉＨ２Ｃｌ２）とハロゲン化物ガス（例えばＨＣｌ）を同時に流して、前記トレンチを埋め戻すことが好ましい。これによれば、トレンチ開口部よりもトレンチ底部の成長速度を高くすることができ、トレンチの底面から第２導電型埋込エピタキシャル層を成長させることができるため、ボイドや結晶欠陥の少ない第２導電型埋込エピタキシャル層を形成することができる。
【００３０】
また、前記減圧ＣＶＤに際しては、請求項１４に記載のように、前記トレンチの幅を、３μｍ以下とすることが好ましい。これによれば、高アスペクト比のトレンチとなるため第２導電型埋込エピタキシャル層を高い成長速度で形成することができ、第１導電型コラムと第２導電型コラムの配置密度の高いＰＮコラム層を高いスループットで形成することができる。
【００３１】
尚、請求項１５に記載のように、前記トレンチの幅は、０．１μｍ以上とすることが好ましい。この場合には、寸法精度の高いトレンチを容易に形成することができる。
【発明を実施するための最良の形態】
【００３２】
本発明は、スーパージャンクション（ＳＪ）として機能するＰＮコラム層をドリフト層として持つ縦型の半導体装置（以下、ＳＪ−ＭＯＳと略記）およびその製造方法に関するものである。以下、本発明を実施するための最良の形態を、図に基づいて説明する。
【００３３】
図１は、本発明のＳＪ−ＭＯＳの一例で、図１（ａ）は、ＳＪ−ＭＯＳ２０１を模式的に示した斜視図であり、図１（ｂ）は、ＳＪ−ＭＯＳ２０１におけるシリコン基板１ａ、ＰＮコラム層３０ａおよびトレンチ絶縁ゲート電極４０ａの配置関係を模式的に示した上面図である。尚、図１に示すＳＪ−ＭＯＳ２０１において、図９（ｂ）に示したＳＪ−ＭＯＳ２００と同様の部分については、同じ符号を付した。また、図１に示すＳＪ−ＭＯＳ２０１の斜視図は、図９（ｂ）に示したＳＪ−ＭＯＳ２００の斜視図に対して、９０°回転した方向から見た斜視図となっている。
【００３４】
図１に示すＳＪ−ＭＯＳ２０１は、図９（ｂ）に示したＳＪ−ＭＯＳ２００と同様の構造を有している。すなわち、図１に示すＳＪ−ＭＯＳ２０１は、図９（ｂ）に示したＳＪ−ＭＯＳ２００と同様に、ＮチャネルのＳＪ−ＭＯＳで、Ｎ導電型（ｎ＋）のシリコン基板１ａをドレイン領域としている。シリコン基板１ａ上には、シリコンからなるエピタキシャル層であって、直方体形状で同じ高さのＮ導電型（ｎ）コラム２ｎとＰ導電型（ｐ）コラム２ｐが当接して交互に配置されてなるＰＮコラム層３０ａが形成されている。ＰＮコラム層３０ａ上には、シリコンからなるエピタキシャル層であって、チャネル形成層であるＰ導電型（ｐ）層３が形成され、Ｐ導電型層３の表層部に、ソース領域であるＮ導電型（ｎ＋）領域４が形成されている。また、側壁絶縁膜５と埋込多結晶シリコン６からなる直方体形状のトレンチ絶縁ゲート電極４０ａが、Ｐ導電型層３を貫通するようにして、Ｎ導電型領域４に隣接して形成されている。尚、ソース領域であるＮ導電型領域４に隣接して共通接続されているＰ導電型（ｐ＋）領域３ａは、Ｐ導電型層３の電位を固定するために形成されたオーミック接続領域である。
【００３５】
図１に示すＳＪ−ＭＯＳ２０１は、図９（ｂ）に示したＳＪ−ＭＯＳ２００と同様に、ＰＮコラム層３０ａとトレンチ絶縁ゲート電極４０ａ（およびソース領域４とＰ導電型領域３ａ）が、基板面内において直交する配置関係にある。尚、図１に示すＳＪ−ＭＯＳ２０１の各構成要素の導電型を全て逆転すれば、ＰチャネルのＳＪ−ＭＯＳが得られる。
【００３６】
一方、図１に示すＳＪ−ＭＯＳ２０１は、図９（ｂ）に示したＳＪ−ＭＯＳ２００と異なり、特性向上のため、シリコン基板１ａの面方位、ＰＮコラム層３０ａの形成方位およびトレンチ絶縁ゲート電極４０ａの形成方位が、さらに細かく規定されている。すなわち、図１に示すＳＪ−ＭＯＳ２０１は、シリコン基板１ａが、（１１０）面方位であり、ＰＮコラム層３０ａにおけるＮ導電型コラム２ｎとＰ導電型コラム２ｐの当接面が、（１１１）面方位となっている。また、トレンチ絶縁ゲート電極４０ａの側壁面は、基板面内において、Ｎ導電型コラム２ｎとＰ導電型コラム２ｐの当接面に対して直交（９０°）するように配置されており、Ｐ導電型層３の（１１２）面と当接する配置関係にある。
【００３７】
図２は、図１に示すＳＪ−ＭＯＳ２０１の電気特性の一例で、ドレイン電圧とドレイン電流の関係を示す図である。図２では、図１のＳＪ−ＭＯＳ２０１に関する特性だけでなく、比較のために、（１００）面方位のシリコン基板と（１００）面方位のＰＮコラム層の組み合わせからなるＳＪ−ＭＯＳ９１の特性を同時に示した。
【００３８】
図１に示すＳＪ−ＭＯＳ２０１は、上述したように、ドレイン領域である（１１０）面方位のシリコン基板１ａに対して、Ｎ導電型コラム２ｎとＰ導電型コラム２ｐの当接面が（１１１）面方位のＰＮコラム層３０ａとなっている。このＳＪ−ＭＯＳ２０１は、例えば（１００）面方位のシリコン基板と（１００）面方位のＰＮコラム層の組み合わせからなるＳＪ−ＭＯＳ９１に較べて、後述する製造方法により、ボイドのない埋め込みエピタキシャル成長が可能である。このため、製造されたＳＪ−ＭＯＳ２０１においては、（１００）面方位のシリコン基板と（１００）面方位のＰＮコラム層の組み合わせからなるＳＪ−ＭＯＳ９１に較べて、耐圧低下を防止できると共に、図２に示すように、ＰＮコラム層３０ａにおけるリーク電流（Ｉｄ）を大幅に低減することができる。
【００３９】
また、図１に示すＳＪ−ＭＯＳ２０１においては、図９（ｂ）に示したＳＪ−ＭＯＳ２００と同様に、トレンチ絶縁ゲート電極４０ａの側壁面が、（１１１）面方位にあるＰＮコラム層３０ａのＮ導電型コラム２ｎとＰ導電型コラム２ｐの当接面に対して、直交するように配置されている。従って、図１に示すＳＪ−ＭＯＳ２０１においても、図９（ａ）に示したＰＮコラム層１０とトレンチ絶縁ゲート電極２０が基板面内において平行な配置関係にあるＳＪ−ＭＯＳ１００に較べて、トレンチ絶縁ゲート電極４０ａとＰＮコラム層３０ａの配置関係に関する制約が少ないため、低オン抵抗化とスイッチング速度の向上の要求に対する設計自由度が大きい。また、アライメント工程を省略することができ、製造コストを低減することができる。
【００４０】
以上のようにして、図１に示すＳＪ−ＭＯＳ２０１は、ＰＮコラム層３０ａとトレンチ絶縁ゲート電極４０ａが基板面内において交わる配置関係にある半導体装置であって、低オン抵抗化とスイッチング速度向上を両立して特性向上を図ることができ、かつ安価に製造することのできる半導体装置とすることができる。
【００４１】
図３は、別のＳＪ−ＭＯＳの例で、ＳＪ−ＭＯＳ２０２におけるシリコン基板１ａ、ＰＮコラム層３０ａおよびトレンチ絶縁ゲート電極４０ｂの配置関係を模式的に示した上面図である。尚、図３に示すＳＪ−ＭＯＳ２０２において、図１に示したＳＪ−ＭＯＳ２０１と同様の部分については、同じ符号を付した。
【００４２】
図３に示すＳＪ−ＭＯＳ２０２は、図１に示したＳＪ−ＭＯＳ２０１と同じ配置関係にある（１１０）面方位のシリコン基板１ａと（１１１）面方位に形成されたＰＮコラム層３０ａを有している。従って、図３に示すＳＪ−ＭＯＳ２０２についても、前述した図１に示すＪ−ＭＯＳ２０１と同様に、（１００）面方位のシリコン基板と（１００）面方位のＰＮコラム層の組み合わせからなるＳＪ−ＭＯＳ９１に較べて、耐圧低下を防止できると共に、図２に示すように、ＰＮコラム層３０ａにおけるリーク電流（Ｉｄ）を大幅に低減することができる。
【００４３】
一方、図１に示したＳＪ−ＭＯＳ２０１では、トレンチ絶縁ゲート電極４０ａの側壁面が、基板面内において、Ｎ導電型コラム２ｎとＰ導電型コラム２ｐの当接面に対して直交（９０°）するように配置されており、Ｐ導電型層３の（１１２）面と当接する配置関係にあった。これに対して、図３に示したＳＪ−ＭＯＳ２０１では、トレンチ絶縁ゲート電極４０ｂの側壁面が、基板面内において、図３では図示を省略した図１（ａ）に示すＰ導電型層３の（１００）面と当接するように配置されており、Ｎ導電型コラム２ｎとＰ導電型コラム２ｐの当接面に対して斜め（５４．７°）に交わる配置関係にある。
【００４４】
図３に示すＳＪ−ＭＯＳ２０２においても、図１に示したＳＪ−ＭＯＳ２０１と同様に、図９（ａ）に示したＰＮコラム層１０とトレンチ絶縁ゲート電極２０が基板面内において平行な配置関係にあるＳＪ−ＭＯＳ１００に較べて、トレンチ絶縁ゲート電極４０ｂとＰＮコラム層３０ａの配置関係に関する制約が少ないため、低オン抵抗化とスイッチング速度の向上の要求に対する設計自由度が大きい。また、アライメント工程を省略することができ、製造コストを低減することができる。
【００４５】
一方、図１に示すＳＪ−ＭＯＳ２０１においては、ＰＮコラム層３０ａとトレンチ絶縁ゲート電極４０ａが基板面内において直交しているため、図３に示すＰＮコラム層３０ａとトレンチ絶縁ゲート電極４０ｂが基板面内において斜めに交わるＳＪ−ＭＯＳ２０２と較べて、製造工程における種々のツールの基板に対する位置合わせが容易であり、製造コストを低減することができる。これに対して、図３に示すＳＪ−ＭＯＳ２０２においては、トレンチ絶縁ゲート電極４０ｂの側壁面が、他の面方位に較べて界面準位の形成され難い（１００）面でチャネルとなるＰ導電型層３と当接しているため、他の面方位で当接する場合に較べて、当該ＳＪ−ＭＯＳ２０２のオン抵抗等の各電気特性を向上することができる。
【００４６】
図４は、図１に示すＳＪ−ＭＯＳ２０１において、トレンチ絶縁ゲート電極４０ａを基板面内において等間隔に並んで配置する場合の図１（ｂ）に示す配置間隔（ゲートピッチ）Ｐｇａと飽和電流Ｉｍａｘの関係を示す図である。また、図５は、トレンチ絶縁ゲート電極４０ａの配置間隔（ゲートピッチ）Ｐｇａとオン抵抗値Ｒｏｎおよびゲート・ドレイン間電荷量Ｑｇｄの関係を示す図である。図５（ａ）は、ゲートピッチＰｇａとオン抵抗値Ｒｏｎの関係を示す図であり、図５（ｂ）は、ゲートピッチＰｇａとゲート・ドレイン間電荷量Ｑｇｄの関係を示す図であり、図５（ｃ）は、ゲートピッチＰｇａと積Ｒｏｎ×Ｑｇｄの関係を示す図である。尚、図５においては、比較のために、トレンチ絶縁ゲート電極をＰＮコラム層３０ａに対して平行に配置したＳＪ−ＭＯＳの値を、黒く塗りつぶした丸で示した。
【００４７】
図４に示すように、トレンチ絶縁ゲート電極４０ａの配置間隔Ｐｇａが４０μｍより大きな場合には、飽和電流Ｉｍａｘが小さな値で一定となってしまうため、所望の電流を流すためには、素子面積を大きくする必要がある。従って、トレンチ絶縁ゲート電極４０ａの配置間隔Ｐｇａは、４０μｍ以下であることが好ましい。この場合には、トレンチ絶縁ゲート電極４０ａの配置間隔を、４０μｍ以下の値で適宜設定することで、所望の許容電流を持つＳＪ−ＭＯＳとすることができる。特に、図４に示すように、トレンチ絶縁ゲート電極４０ａの配置間隔Ｐｇａが２０μｍ以下である場合には、許容電流の大きなＳＪ−ＭＯＳとすることができる。
【００４８】
一方、図５（ｃ）に示すように、トレンチ絶縁ゲート電極４０ａの配置間隔Ｐｇａが５μｍ以上である場合には、オン抵抗値Ｒｏｎとスイッチング速度に影響するゲート・ドレイン間電荷量Ｑｇｄの積Ｒｏｎ×Ｑｇｄを小さくすることができ、低オン抵抗化とスイッチング速度向上をより促進して特性向上を図ることができる。特に、トレンチ絶縁ゲート電極４０ａの配置間隔を１０μｍ以上とした場合には、図５（ａ）に示すようにオン抵抗値Ｒｏｎは増大するものの、図５（ｂ）に示すようにゲート・ドレイン間電荷量Ｑｇｄが小さく安定化した値となり、特にスイッチング速度を向上することができる。尚、ＰＮコラム層３０ａの不純物濃度を適宜設定することで、オン抵抗値Ｒｏｎを別途小さくすることができる。
【００４９】
尚、図４と図５では、図１に示すＳＪ−ＭＯＳ２０１のトレンチ絶縁ゲート電極４０ａの配置間隔Ｐｇａを用いて、飽和電流Ｉｍａｘ、オン抵抗値Ｒｏｎおよびゲート・ドレイン間電荷量Ｑｇｄとの関係を説明したが、同様の関係を、図３に示すＳＪ−ＭＯＳ２０２のトレンチ絶縁ゲート電極４０ｂの配置間隔Ｐｇｂについても得ることができる。
【００５０】
次に、図１に示すＳＪ−ＭＯＳ２０１の製造方法について説明する。
【００５１】
図６（ａ）〜（ｃ）と図７は、ＳＪ−ＭＯＳ２０１の製造方法を示す工程別の斜視図である。
【００５２】
最初に、図６（ａ）に示すように、（１１０）面方位のＮ導電型（ｎ＋）シリコン基板１ａ上に、シリコンからなるＮ導電型（ｎ）エピタキシャル層２ｎａを形成する。Ｎ導電型エピタキシャル層２ｎａの不純物濃度は、例えば、１×１０１５〜５×１０１６ｃｍ−３の範囲とする。
【００５３】
次に、図６（ｂ）に示すように、Ｎ導電型エピタキシャル層２ｎａに、側壁面が（１１１）面方位である直方体形状のトレンチＴを、基板面内において並んで配置されるよう形成する。トレンチＴは、例えば、幅Ｗｔを０．８μｍとし、深さを１３μｍとする。このトレンチＴは、ウエットエッチングにより形成することが好ましく、（１１０）面方位の基板を用いることで、側面が（１１１）面方位のトレンチが可能となる。これによれば、トレンチＴをドライエッチングで形成する場合に較べて、ダメージが少なく、より安価に形成することができる。
【００５４】
次に、図６（ｃ）に示すように、シリコンからなるＰ導電型（ｐ）埋込エピタキシャル層２ｐａをトレンチＴに形成して、トレンチＴを埋め戻す。このＰ導電型埋込エピタキシャル層２ｐａは、減圧ＣＶＤにより形成することが好ましい。これによれば、物理蒸着法等の他のエピタキシャル層形成方法でトレンチＴを埋め戻す場合に較べて、Ｐ導電型埋込エピタキシャル層２ｐａの成長速度を大幅に高めることができる。また、減圧ＣＶＤに際しては、特にシリコンソースガス（例えば、ＳｉＨ２Ｃl２）とハロゲン化物ガス（例えば、ＨＣｌ）を同時に流して、該混合ガス中で減圧エピタキシャル成長させてトレンチＴを埋め戻すことが好ましい。これによれば、トレンチＴの開口部よりもトレンチＴの底部の成長速度を高くすることができ、トレンチＴの底面からＰ導電型埋込エピタキシャル層２ｐａを成長させることができるため、ボイドや結晶欠陥の少ないＰ導電型埋込エピタキシャル層２ｐａを形成することができる。成長条件は、例えば、成長温度を８００℃〜１１５０℃、真空度４０Ｔｏｒｒ、ＳｉＨ２Ｃl２流量０．１ｓｌｍ、Ｈ２流量３０ｓｌｍ、ＨＣｌ流量０．５ｓｌｍとして、残されたＮ導電型エピタキシャル層２ｎａをＮ導電型コラム２ｎとし、トレンチＴに埋め込まれたＰ導電型埋込エピタキシャル層２ｐａをＰ導電型コラム２ｐとして、ＰＮコラム層３０ａを形成する。
【００５５】
図８は、トレンチＴの幅Ｗｔを変えた場合について、Ｐ導電型埋込エピタキシャル層２ｐａの成長時間と成長膜厚の関係の一例を示した図である。
【００５６】
図８に示すように、減圧ＣＶＤでＰ導電型埋込エピタキシャル層２ｐａを形成に際しては、トレンチＴの幅Ｗｔを、３μｍ以下とすることが好ましい。これによれば、高アスペクト比のトレンチＴとなるため、Ｐ導電型埋込エピタキシャル層２ｐａを形成するための成長時間を短くできることによって、Ｎ導電型コラム２ｎとＰ導電型コラム２ｐの配置密度の高いＰＮコラム層３０ａを、高いスループットで形成することができる。尚、トレンチＴの幅Ｗｔは、０．１μｍ以上とすることが好ましい。この場合には、寸法精度の高いトレンチＴを容易に形成することができる。
【００５７】
再び工程図に戻って、次に、図７に示すように、ＰＮコラム層３０ａ上に、シリコンからなるエピタキシャル層であって、チャネル形成層となるＰ導電型（ｐ）層３を形成する。次に、Ｐ導電型層３の表層部に、ソース領域であるＮ導電型（ｎ＋）領域４とＰ導電型層３の電位を固定するためのＰ導電型（ｐ＋）領域３ａを形成する。最後に、Ｐ導電型層３を貫通するようにして、Ｎ導電型領域４に隣接して、側壁がＰ導電型層３の（１１２）面方位となるように直方体形状のトレンチを形成し、側壁絶縁膜５を形成した後、多結晶シリコン６で埋め戻して、トレンチ絶縁ゲート電極４０ａを形成する。
【００５８】
以上で、図１に示すＳＪ−ＭＯＳ２０１を製造することができる。尚、図３に示すＳＪ−ＭＯＳ２０２については、図６（ａ）〜（ｃ）の工程は同じにして、図７に示す工程において、トレンチ絶縁ゲート電極４０ａ（およびソース領域４とＰ導電型領域３ａ）形成方位をＰ導電型層３の（１００）面方位とすることで、同様に製造することができる。
【００５９】
図６と図７に示した製造方法によれば、例えば図６（ｂ），（ｃ）の工程の代わりに、図６（ａ）のＮ導電型エピタキシャル層２ｎａに対して選択的にイオン注入した後、注入イオンを熱拡散させてそれぞれＮ導電型コラムとＰ導電型コラムとする形成方法に較べて、寸法精度の高いＰＮコラム層３０ａの形成が可能である。
【００６０】
特に、ＳＪ−ＭＯＳ２０１，２０２では、ドレイン領域である（１１０）面方位のシリコン基板１ａに対して、Ｎ導電型コラム２ｎとＰ導電型コラム２ｐの当接面が（１１１）面方位のＰＮコラム層３０ａを形成しているため、（１００）面方位のシリコン基板に対して（１００）面方位のＰＮコラム層を形成する場合に較べて、ボイドのない埋め込みエピタキシャル成長が可能である。これによって、図６と図７に示す製造方法により製造されるＳＪ−ＭＯＳ２０１，２０２では、耐圧低下を防止できると共に、図２に示したように、ＰＮコラム層におけるリーク電流を大幅に低減することができる。
【００６１】
以上のようにして、上記した半導体装置（ＳＪ−ＭＯＳ）およびその製造方法は、ＰＮコラム層とトレンチ絶縁ゲート電極が基板面内において直交または斜めに交わる配置関係にある半導体装置およびその製造方法であって、低オン抵抗化とスイッチング速度向上を両立して特性向上を図ることができ、かつ安価に製造することのできる半導体装置およびその製造方法となっている。
【図面の簡単な説明】
【００６２】
【図１】本発明の半導体装置（ＳＪ−ＭＯＳ）の一例で、（ａ）は、ＳＪ−ＭＯＳ２０１を模式的に示した斜視図であり、（ｂ）は、ＳＪ−ＭＯＳ２０１におけるシリコン基板１ａ、ＰＮコラム層３０ａおよびトレンチ絶縁ゲート電極４０ａの配置関係を模式的に示した上面図である。
【図２】図１に示すＳＪ−ＭＯＳ２０１の電気特性の一例で、ドレイン電圧とドレイン電流の関係を示す図である。
【図３】別のＳＪ−ＭＯＳの例で、ＳＪ−ＭＯＳ２０２におけるシリコン基板１ａ、ＰＮコラム層３０ａおよびトレンチ絶縁ゲート電極４０ｂの配置関係を模式的に示した上面図である。
【図４】図１に示すＳＪ−ＭＯＳ２０１において、トレンチ絶縁ゲート電極４０ａを基板面内において等間隔に並んで配置する場合の図１（ｂ）に示す配置間隔（ゲートピッチ）Ｐｇａと飽和電流Ｉｍａｘの関係を示す図である。
【図５】（ａ）は、ゲートピッチＰｇａとオン抵抗値Ｒｏｎの関係を示す図であり、（ｂ）は、ゲートピッチＰｇａとゲート・ドレイン間電荷量Ｑｇｄの関係を示す図であり、（ｃ）は、ゲートピッチＰｇａと積Ｒｏｎ×Ｑｇｄの関係を示す図である。
【図６】（ａ）〜（ｃ）は、ＳＪ−ＭＯＳ２０１の製造方法を示す工程別の斜視図である。
【図７】ＳＪ−ＭＯＳ２０１の製造方法を示す工程別の斜視図である。
【図８】トレンチＴの幅Ｗｔを変えた場合について、Ｐ導電型埋込エピタキシャル層２ｐａの成長時間と成長膜厚の一例を示した図である。
【図９】（ａ），（ｂ）は、ＳＪ−ＭＯＳの代表例を示す図で、それぞれ、ＳＪ−ＭＯＳ１００，２００を模式的に示した斜視図である。
【符号の説明】
【００６３】
９１，１００，２００〜２０２  半導体装置（ＳＪ−ＭＯＳ）
１，１ａ  シリコン基板（ドレイン領域）
１０，３０，３０ａ  ＰＮコラム層
２ｎ  Ｎ導電型（ｎ）コラム
２ｎａ  Ｎ導電型エピタキシャル層
Ｔ  トレンチ
２ｐａ  Ｐ導電型埋込エピタキシャル層
２ｐ  Ｐ導電型（ｐ）コラム
３  Ｐ導電型（ｐ）層
４  Ｎ導電型（ｎ＋）領域（ソース領域）
２０，４０，４０ａ，４０ｂ  トレンチ絶縁ゲート電極
５  側壁絶縁膜
６  埋込多結晶シリコン
【図１】
2008283151.tif 000003
【図２】
2008283151.tif 000004
【図３】
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【図４】
2008283151.tif 000006
【図５】
2008283151.tif 000007
【図６】
2008283151.tif 000008
【図７】
2008283151.tif 000009
【図８】
2008283151.tif 000010
【図９】
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