(57)【要約】【課題】直流安定化電源の起動時などにおいて、負荷の動作に影響を与えることのない安定した電源電圧の負荷への印加を可能とする。【解決手段】直流安定化電源１０２と負荷との間に、ＰチャンネルＭＯＳ  ＦＥＴ１が直列接続され、このＦＥＴ１は、そのゲートに接続された第１のＮチャンネルＭＯＳ  ＦＥＴ２と共に第１の制御信号ＳＷ１に応じてオン・オフ動作する一方、ＭＯＳ  ＦＥＴ１のソースとグランドとの間には、副定電流源５と、外部からの第２の制御信号ＳＷ２に応じて動作する第２のＮチャンネルＭＯＳ  ＦＥＴ２が直列接続されており、直流安定化電源１０２の出力電圧の負荷への印加に先立ち、第２の制御信号ＳＷ２によって副定電流源５を直流安定化電源１０２に接続し、出力電圧安定化後に第１の制御信号ＳＷ１によってＭＯＳ  ＦＥＴ１をオンとして負荷への電圧印加を行うよう構成されたものである。【選択図】図１
2008154052.tif 000002
【特許請求の範囲】
【請求項１】
外部からの第１の制御信号に応じて動作が制御される負荷駆動用スイッチ素子を直流安定化電源とグランドとの間に負荷と直列接続して前記直流安定化電源の出力電圧の負荷への印加を制御可能にするように構成されてなる負荷駆動回路であって、
前記直流安定化電源が接続される接続点とグランドとの間に、外部からの第２の制御信号によりオン・オフ制御可能な副スイッチ素子と、副負荷手段とを直列接続して設け、
前記直流安定化電源に接続される負荷の所望する駆動状態に対応して外部において生成される負荷駆動信号の論理値Ｈｉｇｈに相当するレベルへの立ち上がりから、前記直流安定化電源の負荷変動に対する制御遅れ以上の長さに設定された所定の遅延時間経過後に論理値Ｈｉｇｈに相当するレベルに立ち上がり、所定のパルス幅を有してなる前記第１の制御信号と、
前記負荷駆動信号の論理値Ｈｉｇｈに相当するレベルへの立ち上がりに同期して論理値Ｈｉｇｈに相当するレベルに立ち上がり、前記遅延時間に等しいパルス幅を有してなる前記第２の制御信号とを印加し、前記直流安定化電源の出力電圧の安定化後に当該出力電圧の前記負荷への印加を可能としてなることを特徴とする負荷駆動回路。
【請求項２】
外部からの第１の制御信号に応じて動作が制御される負荷駆動用スイッチ素子を直流安定化電源とグランドとの間に負荷と直列接続して前記直流安定化電源の出力電圧の負荷への印加を制御可能にするように構成されてなる負荷駆動回路であって、
前記直流安定化電源が接続される接続点とグランドとの間に、外部からの第２の制御信号によりオン・オフ制御可能な副スイッチ素子と、副負荷手段とを直列接続して設け、
前記直流安定化電源への入力電圧の立ち上がりから、前記直流安定化電源の起動時に出力電圧が安定するまでの時間以上の長さに設定された所定の遅延時間経過後に論理値Ｈｉｇｈに相当するレベルに立ち上がり、所定のパルス幅を有してなる前記第１の制御信号と、
少なくとも前記直流安定化電源への入力電圧の立ち上がりに論理値Ｈｉｇｈに相当するレベルにあり、前記所定の遅延時間経過後に論理値Ｌｏｗに相当するレベルとなる前記第２の制御信号を印加し、前記直流安定化電源の出力電圧の安定化後に当該出力電圧の前記負荷への印加を可能としてなることを特徴とする負荷駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流安定化電源と負荷との間に設けられ、負荷へ対する電源電圧の印加の制御を行う負荷駆動回路に係り、特に、出力電圧特性の向上等を図ったものに関する。
【背景技術】
【０００２】
従来、この種の回路としては、例えば、図４に示されたような構成のものが良く知られている。
以下、同図を参照しつつ、この従来回路について説明する。
この従来回路は、直流安定化電源（図４においては「ＤＣ−ＲＥＧ」と表記）１０２Ａの出力電圧を、負荷駆動回路１０１Ａを介して、負荷としてのＬＥＤへ印加できるようにしたものである。
直流安定化電源１０２Ａは、スイッチングレギュレータやＬＤＯ等による公知・周知の構成を有してなる直流安定化電源である。
【０００３】
負荷駆動回路１０１Ａは、直流安定化電源１０２Ａと負荷との間に直列に設けられたＰチャンネルＭＯＳ  ＦＥＴ（以下、「ＰＭＯＳトランジスタ」と称する）ＭＰと、このＰＭＯＳトランジスタＭＰのゲートとグランドとの間に直列接続されて設けられたＮチャンネルＭＯＳ  ＦＥＴ（以下、「ＮＭＯＳトランジスタ」と称する）ＭＮ１とを主たる構成要素として構成されてなるものである。
そして、負荷駆動回路１０１Ａには、複数のＬＥＤと、このＬＥＤに直列接続された定電流源Ｉrefとが負荷として接続されたものとなっている。
【０００４】
かかる構成において、ＮＭＯＳトランジスタＭＮ１のゲートに、負荷駆動信号として論理値Ｈｉｇｈに相当するゲート電圧が印加されることにより、ＮＭＯＳトランジスタＭＮ１及びＰＭＯＳトランジスタＭＰが共にオン状態となり、直流安定化電源１０２Ａの出力電圧ＶoutがＰＭＯＳトランジスタＭＰを介して負荷へ印加されることとなる。
一方、ＮＭＯＳトランジスタＭＮ１のゲートに、負荷駆動信号として論理値Ｌｏｗに相当するゲート電圧が印加されることにより、上述の場合とは逆に、負荷への電源電圧の印加は遮断されることとなる。
なお、このような直流安定化電源の出力電圧の負荷への安定した印加を目的としたものとしては、この他に、例えば、特許文献１等に開示されたようなものもある。
【特許文献１】特開平１１−１７８３４３号公報（第３−４頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、スイッチングレギュレータやＬＤＯ等の直流安定化電源は、負荷が無負荷状態から重負荷状態に切り替わった際、出力電圧変動が最小となるよう動作する構成となっている。
しかし、かかる直流安定化電源は、一般には、負荷変動時の出力電圧変動分を、誤差増幅器へ帰還し、出力電圧を制御する構成となっているため、出力電圧の変動が生じてから規定電圧へ復帰するまでに遅延を生ずる。この誤差増幅器による制御遅れにより、負荷変動時の出力電圧は、一定ではなく、制御遅れの期間中には電圧変動が生ずることとなる。
【０００６】
図５には、かかる従来回路における負荷駆動信号に対する出力電圧の変動の様子を説明する概略波形図が示されており、以下、同図を参照しつつ、上述の制御遅れに起因する出力電圧変動について説明する。
図４に示された回路において、負荷駆動信号としてＰＷＭ信号が入力されて、そのＰＷＭ信号が論理値Ｌｏｗに相当する所定の電圧から論理値Ｈｉｇｈに相当する電圧となると（図５（Ａ）参照）、直流安定化電源１０２Ａの出力電圧がＬＥＤに印加され、ＬＥＤは点灯状態となるが、上述したように、この出力電圧の立ち上がりの際に、制御遅れに起因して負荷電圧ＶLOADが低下する期間が生ずる（図５（Ｂ）及び図５（Ｃ）の符号Ｂの部分参照）。
【０００７】
この負荷電圧の降下により、ＬＥＤが点灯しない期間が生じ、ＰＷＭ信号のデューティ比に応じた輝度が得られないという問題を生ずる。
かかる問題の解決策として、例えば、直流安定化電源１０２Ａの出力とグランドとの間に、出力キャパシタを接続し、電圧降下を抑圧する方法が考えられるが、出力電圧の降下を完全に零とすることはできず、負荷に大きな負荷電流が必要とされる場合には、それに応じて大容量のキャパシタが必要となり、コストの増大を招くだけでなく、回路が大型化する等の欠点を生ずる。
【０００８】
一方、スイッチングレギュレータやＬＤＯなどの直流安定化電源は、その回路構成上、基本的に、その起動時には出力電圧は徐々に立ち上がり、急峻な立ち上がりの出力電圧を発生することはできないものとなっている。
仮に、負荷駆動回路１０１Ａの動作を制御して負荷に出力電圧を供給しない状態で、直流安定化電源１０２Ａを起動し、その出力電圧が安定した状態となった後に、負荷駆動回路１０１Ａを介して負荷へ出力電圧を印加するようにしても、直流安定化電源１０２Ａの負荷変動に対する制御遅れによって、やはり負荷電圧ＶLOADは急峻な立ち上がりとはならない。
【０００９】
本発明は、上記実状に鑑みてなされたもので、直流安定化電源の起動時、負荷の接続や切断時などにおいて、負荷の動作に影響を与えることのない安定した負荷電圧を出力することのできる負荷駆動回路を提供するものである。
【課題を解決するための手段】
【００１０】
上記本発明の目的を達成するため、本発明に係る負荷駆動回路は、
外部からの第１の制御信号に応じて動作が制御される負荷駆動用スイッチ素子を直流安定化電源とグランドとの間に負荷と直列接続して前記直流安定化電源の出力電圧の負荷への印加を制御可能にするように構成されてなる負荷駆動回路であって、
前記直流安定化電源が接続される接続点とグランドとの間に、外部からの第２の制御信号によりオン・オフ制御可能な副スイッチ素子と、副負荷手段とを直列接続して設け、
前記直流安定化電源に接続される負荷の所望する駆動状態に対応して外部において生成される負荷駆動信号の論理値Ｈｉｇｈに相当するレベルへの立ち上がりから、前記直流安定化電源の負荷変動に対する制御遅れ以上の長さに設定された所定の遅延時間経過後に論理値Ｈｉｇｈに相当するレベルに立ち上がり、所定のパルス幅を有してなる前記第１の制御信号と、
前記負荷駆動信号の論理値Ｈｉｇｈに相当するレベルへの立ち上がりに同期して論理値Ｈｉｇｈに相当するレベルに立ち上がり、前記遅延時間に等しいパルス幅を有してなる前記第２の制御信号とを印加し、前記直流安定化電源の出力電圧の安定化後に当該出力電圧の前記負荷への印加を可能としてなるものである。
また、本発明の目的を達成するため、外部からの第１の制御信号に応じて動作が制御される負荷駆動用スイッチ素子を直流安定化電源とグランドとの間に負荷と直列接続して前記直流安定化電源の出力電圧の負荷への印加を制御可能にするように構成されてなる負荷駆動回路であって、
前記直流安定化電源が接続される接続点とグランドとの間に、外部からの第２の制御信号によりオン・オフ制御可能な副スイッチ素子と、副負荷手段とを直列接続して設け、
前記直流安定化電源への入力電圧の立ち上がりから、前記直流安定化電源の起動時に出力電圧が安定するまでの時間以上の長さに設定された所定の遅延時間経過後に論理値Ｈｉｇｈに相当するレベルに立ち上がり、所定のパルス幅を有してなる前記第１の制御信号と、
少なくとも前記直流安定化電源への入力電圧の立ち上がりに論理値Ｈｉｇｈに相当するレベルにあり、前記所定の遅延時間経過後に論理値Ｌｏｗに相当するレベルとなる前記第２の制御信号を印加し、前記直流安定化電源の出力電圧の安定化後に当該出力電圧の前記負荷への印加を可能としてなるものも好適である。
【発明の効果】
【００１１】
本発明によれば、直流安定化電源における制御遅れに起因する出力電圧変動の影響を負荷に与えることがなく、安定した電源電圧の印加が可能となるという効果を奏するものである。
また、負荷駆動回路の動作を考慮して、直流安定化電源が無負荷となる場合には、直流安定化電源を待機モードとすることができ、それによって、装置全体の消費電力の削減を行うことができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について、図１乃至図３を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における負荷駆動回路の回路構成例について、図１を参照しつつ説明する。
本発明の実施の形態における負荷駆動回路１０１は、直流電圧出力端子１５と負荷駆動端子１６との間に、負荷駆動用スイッチ素子としてのＰチャンネルＭＯＳ  ＦＥＴ（図１においては「ＭＰ」と表記）１が直列接続されて設けられている。すなわち、ＰチャンネルＭＯＳ  ＦＥＴ（以下「ＰＭＯＳ」と称する）１のソースは、直流電圧出力端子１５に、ドレインは負荷駆動端子１６に、それぞれ接続される一方、ゲートには、第１のＮチャンネルＭＯＳ  ＦＥＴ（図１においては「ＭＮ１」と表記）２のドレインが接続されたものとなっている。
また、ＰＭＯＳ１のゲートとソースの間には、ゲート・ソース間抵抗器４が接続されている。
【００１３】
第１のＮチャンネルＭＯＳ  ＦＥＴ（以下「第１のＮＭＯＳ」と称する）２のソースは、グランドに接続される一方、ゲートには、後述するように外部から第１の制御信号ＳＷ１が印加されるようになっている。
また、ＰＭＯＳ１のソースとグランドとの間には、ソース側から順に、副負荷手段（以下「副負荷」と称する）としての副定電流源５と、副スイッチ素子としての第２のＮチャンネルＭＯＳ  ＦＥＴ（図１においては「ＭＮ２」と表記）３とが直列接続されている。
すなわち、第２のＮチャンネルＭＯＳ  ＦＥＴ（以下「第２のＮＭＯＳ」と称する）３のドレインは、副定電流源５に接続される一方、ソースは、グランドに接続されている。また、第２のＮＭＯＳ３のゲートには、後述するよう外部から第２の制御信号ＳＷ２が印加されるようになっている。
【００１４】
この負荷駆動回路１０１に接続される直流安定化電源（図１においては「ＤＣ−ＲＥＧ」と表記）１０２は、スイッチングレギュレータやＬＤＯ等の公知・周知の構成を有してなるもので、外部からの印加電圧ＶINを安定化し、直流電圧として出力可能に構成されたものである。
この直流安定化電源１０２の出力電圧は、直流電圧出力端子１５を介して負荷駆動回路１０１へ入力されるようになっている。
また、直流安定化電源１０２の出力電圧は、直流電圧出力端子１５とグランドとの間に直列接続されて設けられた分圧用第１及び第２の抵抗器７，８により分圧され、この抵抗器７，８の接続点における分圧電圧が直流安定化電源１０２へフィードバックされるよう構成されている。すなわち、直流安定化電源１０２において、上述のフィードバック電圧は、通常、直流安定化電源１０２内に設けられている誤差増幅器（図示せず）へ入力されて、出力電圧が一定電圧に保持されるよう制御されるものとなっている。
【００１５】
一方、負荷駆動端子１６には、負荷が接続されるが、本発明の実施の形態においては、負荷駆動端子１６とグランドとの間に、負荷として、複数のＬＥＤ１１−１〜１１−ｎと、主定電流源１２が直列接続されて設けられている。
なお、複数のＬＥＤ１１−１〜１１−ｎは、各々のアノードが負荷駆動端子１６側に、各々のカソードがグランド側に、それぞれ位置するように直列接続されたものとなっている。
【００１６】
次に、かかる構成における基本的な動作について説明すれば、まず、ＰＭＯＳ１は、第１のＮＭＯＳ２のゲートに外部から印加される第１の制御信号ＳＷ１が論理値Ｈｉｇｈに相当するレベルとなると、第１のＮＭＯＳ２と共にオン状態となり、直流安定化電源１０２の出力電圧が負荷に印加されることとなる。
一方、第１の制御信号ＳＷ１が論理値Ｌｏｗに相当するレベルとされると、第１のＮＭＯＳ２がオフ状態になると共にＰＭＯＳ１もオフ状態となり、直流安定化電源１０１の出力電圧の負荷への印加が遮断されることとなる。
【００１７】
次に、第２のＮＭＯＳ３のゲートに外部から印加される第２の制御信号ＳＷ２が論理値Ｈｉｇｈに相当するレベルとなると、第２のＮＭＯＳ３がオン状態となり、副負荷としての副定電流源５が直流安定化電源１０２の負荷となる。
ここで、副負荷としての副定電流源５の電流値ＩＤは、主負荷である複数のＬＥＤ１１−１〜１１−ｎに流れる電流を決定する主定電流源１２の電流値ＩREFと同一に設定されたものとなっている。
なお、副負荷である副定電流源５は、主負荷、すなわち、複数のＬＥＤ１１−１〜１１−ｎに流れる電流と同一電流が流れる抵抗器などに置換しても好適である。
【００１８】
次に、より具体的な動作形態の第１の実施例について、図２を参照しつつ説明する。
まず、第１の制御信号ＳＷ１と第２の制御信号ＳＷ２は、外部の回路で発生される所定のデューティ比を有した繰り返しパルス信号である負荷駆動信号（図２（Ａ））に対して、それぞれ次述するようなタイミングで生成されるものとされている。
ここで、負荷駆動信号は、主負荷であるＬＥＤ１１−１〜１１−ｎの所望する駆動状態に対応して外部において生成されるパルス信号である。
【００１９】
すなわち、第１の制御信号ＳＷ１は、負荷駆動信号の立ち上がりに対して所定遅延時間ｔD遅れて論理値Ｈｉｇｈに相当するレベルに立ち上がる信号となっており、そのパルス幅は、負荷駆動信号に一致したものとなっている（図２（Ｃ）参照）。
ここで、遅延時間ｔＤは、従来技術で説明したように直流安定化電源１０２における誤差増幅器の制御遅れ時間以上の長さに設定されたものである。
【００２０】
一方、第２の制御信号ＳＷ２は、負荷駆動信号の論理値Ｈｉｇｈへの立ち上がりに同期して、同じく論理値Ｈｉｇｈに相当するレベルに立ち上がるものとなっており、そのパルス幅は、上述の遅延時間ｔDに相当するものとなっている（図２（Ｂ）参照）。
【００２１】
しかし、負荷駆動信号が論理値Ｌｏｗから論理値Ｈｉｇｈへ切り換わると、最初に第２の制御信号ＳＷ２が負荷駆動信号と同様に論理値Ｌｏｗから論理値Ｈｉｇｈへ切り換わり、それによって、第２のＮＭＯＳ３がオン状態となり、直流安定化電源１０２に対して、副負荷としての副定電流源５が接続されることとなる。この時点において、第１のＮＭＯＳ２のゲート信号となる第１の制御信号ＳＷ１は、論理値Ｌｏｗに相当するレベルであるので（図２（Ａ）〜図２（Ｃ）参照）、第１のＮＭＯＳ２はオフ状態となっている。
【００２２】
直流安定化電源１０２は、副定電流源５が接続される以前の無負荷状態から、副定電流源５が接続された負荷状態に切り換わったことにより、出力電圧変動を最小とするよう動作するが、その内部に設けられている誤差増幅器（図示せず）の制御遅れにより出力電圧の低下が生ずる（図２（Ｄ）の符号Ａの部分参照）。
そして、直流安定化電源１０２の誤差増幅器の制御遅れ期間を過ぎると、出力電圧は規定電圧に復帰し（図２（Ｄ）参照）、第２の制御信号ＳＷ２は、論理値Ｈｉｇｈから論理値Ｌｏｗに相当するレベルとなる（図２（Ｂ）参照）。これによって、第２のＮＭＯＳ３は、オフ状態となり副負荷としての副定電流源５の直流安定化電源１０２の接続が断たれることとなる。
【００２３】
一方、第１の制御信号ＳＷ１は、直流安定化電源１０２の出力電圧が規定電圧になった後に、第２の制御信号ＳＷ２が論理値Ｈｉｇｈから論理値Ｌｏｗへ切り換わると同時に、それとは逆に論理値Ｌｏｗから論理値Ｈｉｇｈに相当するレベルとなり（図２（Ｂ）及び図２（Ｃ）参照）、ＰＭＯＳ１が第１のＮＭＯＳ２と共にオン状態となる。その結果、直流安定化電源１０２の出力電圧が規定電圧の状態で、主負荷である複数のＬＥＤ１１−１〜１１−ｎ及び主定電流源１２に印加されることとなる（図２（Ｂ）、図２（Ｃ）及び図２(Ｅ）参照。）
【００２４】
このように、第１の実施例においては、ＰＭＯＳ１をオン状態とする前に、第２のＮＭＯＳ３をオン状態とすることにより、直流安定化電源１０２の誤差増幅器の制御遅れによる出力電圧降下の影響を主負荷としての複数のＬＥＤ１１−１〜１１−ｎへ与えずに、負荷へ印加される出力電圧の波形が改善される。
例えば、ＬＥＤ１１−１〜１１−ｎをＰＷＭ信号によって輝度制御する場合などには、第１の制御信号ＳＷ１を、負荷駆動信号の立ち上がり及び立ち下がりの双方に対して、それぞれ先の遅延時間ｔDを有する信号として第１のＮＭＯＳ２のゲートに印加することで、ＬＥＤ１１−１〜１１−ｎに加わるる負荷電圧（負荷駆動端子１６における電圧）のデューティ比は、負荷駆動信号と同一とすることができる。これにより、負荷駆動信号であるＰＷＭ信号のデューティ比とＬＥＤ１１−１〜１１−ｎの輝度のリニアリティーを保つことができ、高精度の起動制御が可能となる。
【００２５】
次に、第２の実施例について、図３を参照しつつ説明する。
この第２の実施例は、直流安定化電源１０２の起動時における動作制御例である。
まず、直流安定化電源１０２への入力電圧ＶIN が図３（Ａ）に示されたように、ある時点で零から所定電圧へ立ち上がったとする。
これに対して、直流安定化電源１０２の出力電圧は、既に述べたように内部の誤差増幅器の制御遅れに起因して入力電圧印加後から徐々に上昇してゆき、所定の遅延時間ｔD経過後に規定電圧に達する（図３（Ｄ）参照）。
【００２６】
そこで、直流安定化電源１０２の起動時、すなわち、入力電圧ＶINの印加時において、第１の制御信号ＳＷ１として論理値Ｌｏｗに相当するレベルの信号を第１のＮＭＯＳ２のゲートに、第２の制御信号ＳＷ２として論理値Ｈｉｇｈに相当するレベルの信号を第２のＮＭＯＳ３のゲートに、それぞれ印加する（図３（Ａ）〜図３（Ｃ）参照）。
なお、直流安定化電源１０２の起動時以前から第１の制御信号ＳＷ１を論理値Ｌｏｗに相当するレベルとし、第２の制御信号ＳＷ２を論理値Ｈｉｇｈに相当するレベルに設定しておくことが動作の安定性等の観点から好ましい。
【００２７】
これによって、直流安定化電源１０２の起動時には、副負荷としての副定電流源５のみが接続された状態となる。
そして、直流安定化電源１０２の起動時から遅延時間ｔD経過した時点、すなわち、直流安定化電源１０２の出力電圧が安定した時点において、第１の制御信号ＳＷ１を論理値Ｌｏｗから論理値Ｈｉｇｈに相当するレベルとする一方、第２の制御信号ＳＷ２を論理値Ｈｉｇｈから論理値Ｌｏｗに相当するレベルとする（図３（Ａ）〜図３（Ｄ）参照）。
【００２８】
その結果、第２のＮＭＯＳ３がオフ状態となり、副定電流源５と直流安定化電源１０２の接続状態が遮断される一方、主負荷であるＬＥＤ１１−１〜１１−ｎ及び主定電流源１２が直列安定化電源１０２に接続されて、安定した負荷電圧が印加されることとなる（図３（Ｂ）、図３（Ｃ）及び図３（Ｅ）参照）。
この場合、直流安定化電源１０２の負荷電流は、副定電流源５から主定電流源１２へ切り換えられて流れるため、変化を生ずることがなく、安定した出力電圧となる。
なお、遅延時間ｔDは、直流安定化電源起動時から出力電圧が安定するまでの時間より大きな値に設定されたものである。
【００２９】
このように、第２の実施例においては、負荷駆動スイッチ素子としてのＰＭＯＳ１をオン状態とする前に、副スイッチ素子としての第２のＮＭＯＳ３をオン状態とすることにより、直流安定化電源１０２の起動時における不安定な出力電圧を負荷へ与えることなく、負荷電圧の波形改善が可能となっている。
【００３０】
次に、第３の実施例について説明する。
この第３の実施例は、直流安定化電源１０２の起動の仕方の例である。
まず、第１及び第２の制御信号ＳＷ１，ＳＷ２は、図２に示されたものとする。そして、直流安定化電源１０２に、副定電流源５又は主定電流源１２のいずれかが接続されている（換言すれば、第１又は第２の制御信号ＳＷ１、ＳＷ２のいずれかが論理値Ｈｉｇｈに相当するレベルにある）ときにのみ、直流安定化電源１０２を動作させる一方、第１及び第２の制御信号ＳＷ１，ＳＷ２が共に論理値Ｌｏｗに相当するレベルにある場合には、直流安定化電源１０２をスタンバイ（待機）等の消費電流を減ずることのできる動作モード、換言すれば、出力電圧が出力されていない状態とする。
【００３１】
このような直流安定化電源１０２の動作制御を行うことによって、上述した実施例同様、負荷電圧波形の改善がなされると共に、直流安定化電源１０２が無負荷状態にある間は、直流安定化電源１０２の動作が低消費電流となる動作モードへ切り換えることにより、装置全体の消費電力が削減されることとなる。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施の形態における負荷駆動回路の回路構成例を示す回路図である。
【図２】図１に示された負荷駆動回路の動作制御の第１の実施例における回路主要部の波形図であって、図２（Ａ）は負荷駆動信号の変化を示す波形図、図２（Ｂ）は第２の制御信号ＳＷ２の変化を示す波形図、図２（Ｃ）は第１の制御信号ＳＷ１の変化を示す波形図、図２（Ｄ）は、直流安定化電源の出力電圧の変化を示す波形図、図２（Ｅ）は負荷駆動回路を介して負荷に印加される負荷電圧の変化を示す波形図である。
【図３】図１に示された負荷駆動回路の動作制御の第２の実施例における回路主要部の波形図であって、図３（Ａ）は直流安定化電源への入力電圧の変化を示す波形図、図３（Ｂ）は第２の制御信号ＳＷ２の変化を示す波形図、図３（Ｃ）は第１の制御信号ＳＷ１の変化を示す波形図、図３（Ｄ）は、直流安定化電源の出力電圧の変化を示す波形図、図３（Ｅ）は負荷駆動回路を介して負荷に印加される負荷電圧の変化を示す波形図である。
【図４】従来回路の回路構成例を示す回路図である。
【図５】図４に示された従来回路の主要部の波形図であって、図５（Ａ）は負荷駆動信号の変化を示す波形図、図５（Ｂ）は直流安定化電源の出力電圧の変化を示す波形図、図５（Ｃ）は負荷駆動回路を介して負荷に印加される負荷電圧の変化を示す波形図である。
【符号の説明】
【００３３】
１…ＰチャンネルＭＯＳ  ＦＥＴ
２…第１のＮチャンネルＭＯＳ  ＦＥＴ
３…第２のＮチャンネルＭＯＳ  ＦＥＴ
５…副定電流源
１２…主定電流源
１０１…負荷駆動回路
１０２…直流安定化電源
【図１】
2008154052.tif 000003
【図２】
2008154052.tif 000004
【図３】
2008154052.tif 000005
【図４】
2008154052.tif 000006
【図５】
2008154052.tif 000007