(57)【要約】      （修正有）【課題】フラッシュメモリの消去放電時の素子破壊を防止するのに適した消去放電制御方法を提供する。【解決手段】ＮＯＲ型電界効果トランジスタのセルをマトリックス状に配列したメモリアレイを備えた不揮発性半導体記憶装置の消去放電制御方法において、ワード線に第１の電圧を、Ｎウエル及びＰウエルに第２の電圧を印加し、ビット線と接地線とを開放状態にして、浮遊ゲート型電界効果トランジスタの浮遊ゲートに蓄積された電荷を半導体基板に引き抜いて消去を行う第１のステップと、次いで、ワード線とビット線の電位を接地電位に遷移させ、ワード線に蓄積された電荷を放電させ、ビット線につながった放電トランジスタをオンさせる第２のステップと、その後、ＮウエルとＰウエルの電位を接地電位に遷移させ、ＮウエルとＰウエルに蓄積された電荷を放電させる第３のステップとを具備する。【選択図】  図２
2008004236.tif 000002
【特許請求の範囲】
【請求項１】
制御ゲートがワード線（ＷＬ）に、ドレインがビット線（ＢＬ）に、ソースが接地線（ＳＬ）にそれぞれ接続され、前記ソース及びドレインが半導体基板のＮウエル内に設けられたＰウエルに形成された浮遊ゲート型電界効果トランジスタのセルをマトリックス状に配列したメモリアレイを備えた不揮発性半導体記憶装置の消去放電制御方法において、
前記ワード線に第１の電圧を、前記Ｎウエル及びＰウエルに第２の電圧を印加し、前記ビット線と前記接地線とを開放状態にして、前記浮遊ゲート型電界効果トランジスタの浮遊ゲートに蓄積された電荷を前記半導体基板に引き抜いて消去を行う第１のステップと、
次いで、前記ワード線の電位を接地電位に遷移させ、かつ前記ビット線につながった放電トランジスタをオンさせる第２のステップと、
その後、前記Ｎウエルと、前記Ｐウエルの電位を接地電位に遷移させ、前記Ｎウエルと前記Ｐウエルに蓄積された電荷を放電させる第３のステップとを具備したことを特徴とする不揮発性半導体記憶装置の消去放電制御方法。
【請求項２】
制御ゲートがワード線（ＷＬ）に、ドレインがビット線（ＢＬ）に、ソースが接地線（ＳＬ）にそれぞれ接続され、前記ソース及びドレインが半導体基板のＮウエル内に設けられたＰウエルに形成された浮遊ゲート型電界効果トランジスタのセルをマトリックス状に配列したメモリアレイを備えた不揮発性半導体記憶装置の消去放電制御方法において、
前記ワード線に第１の電圧を、前記Ｎウエル及びＰウエルに第２の電圧を印加、前記ビット線と前記接地線とを開放状態にして、前記浮遊ゲート型電界効果トランジスタの浮遊ゲートに蓄積された電荷を前記半導体基板に引き抜いて消去を行う第１のステップと、
次いで、前記Ｎウエル及びＰウエルに印加された第２の電圧を消去時よりも低下させ、前記ワード線の電位を接地電位に遷移させ、前記ワード線に蓄積された電荷を放電させる第２のステップと、
その後、前記Ｎウエルと前記Ｐウエルの電位を接地電位に遷移させ、前記Ｎウエルと前記Ｐウエルに蓄積された電荷を放電させる第３のステップとを具備したことを特徴とする不揮発性半導体記憶装置の消去放電制御方法。
【請求項３】
制御ゲートがワード線（ＷＬ）に、ドレインがビット線（ＢＬ）に、ソースが接地線（ＳＬ）にそれぞれ接続され、前記ソース及びドレインが半導体基板のＮウエル内に設けられたＰウエルに形成された浮遊ゲート型電界効果トランジスタのセルをマトリックス状に配列したメモリアレイを備えた不揮発性半導体記憶装置の消去放電制御方法において、
前記ワード線に第１の電圧を、前記Ｎウエル及びＰウエルに第２の電圧を印加し、前記ビット線と前記接地線とを開放状態にして、前記浮遊ゲート型電界効果トランジスタの浮遊ゲートに蓄積された電荷を前記半導体基板に引き抜いて消去を行う第１のステップと、
次いで、前記Ｎウエル及びＰウエルに印加された第２の電圧を消去時よりも低下させ、前記ワード線の電位を接地電位に遷移させ、かつ前記ビット線につながった放電トランジスタをオンさせる第２のステップと、
その後、前記Ｎウエルと前記Ｐウエルの電位を接地電位に遷移させ、前記Ｎウエルと前記Ｐウエルに蓄積された電荷を放電させる第３のステップとを具備したことを特徴とする不揮発性半導体記憶装置の消去放電制御方法。
【請求項４】
請求項２又は３に記載の不揮発性半導体記憶装置の消去放電制御方法において、
前記第２のステップにおける第２の電圧の低下を、前記ワード線の放電に先立って行うことを特徴とする不揮発性半導体記憶装置の消去放電制御方法。
【請求項５】
請求項２又は３に記載の不揮発性半導体記憶装置の消去放電制御方法において、
前記第２のステップにおける第２の電圧の低下を前記ワード線の放電と同時に行うことを特徴とする不揮発性半導体記憶装置の消去放電制御方法。
【請求項６】
請求項１乃至５のいずれか１項に記載の不揮発性半導体記憶装置の消去放電制御方法において、
前記第２のステップにおける前記ビット線の電位を接地電位への遷移を、前記ワード線の接地電位への遷移に先立って行うことを特徴とする不揮発性半導体記憶装置の消去放電制御方法。
【請求項７】
請求項１乃至６のいずれか１項に記載の不揮発性半導体記憶装置の消去放電制御方法において、
第１の電圧が負電圧であり、第２の電圧が正電圧であることを特徴とする不揮発性半導体記憶装置の消去放電制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体記憶装置（以下フラッシュメモリという）の消去放電制御方法に係り、詳しくはメモリセルに残留する電荷を短時間で確実に放電させ誤動作のない高速化に適したフラッシュメモリの消去放電制御方法に関する。
【背景技術】
【０００２】
図４は現在一般的に用いられているＮＯＲ型フラッシュメモリ装置の模式回路図を示したものである。
メモリセルアレイＭＡはワード線（ＷＬ）とビット線（ＢＬ）とが複数本ずつ互いに交差して配置され、各交差点にメモリセルを構成する浮遊ゲート型電界効果トランジスタＴｒを配置して構成される。トランジスタＴｒの制御ゲートはワード線（ＷＬ）に、ドレインはビット線（ＢＬ）に、ソースは接地線（ＳＬ）にそれぞれ接続されている。
【０００３】
これらのトランジスタＴｒのソース１０６とドレイン１０８とは、図５に示すように半導体基板１００のＮウエル１０２内に設けられたＰウエル１０４に作成される。
ＮＯＲ型フラッシュメモリは、スタックトゲート構造を持つＭＯＳ型トランジスタのメモリセルをＮＯＲ型に接続して構成される。
メモリセルアレイＭＡのワード線ＷＬ０，ＷＬ１，…ＷＬ１０２３選択のために行デコーダＲＤが設けられ、ビット線ＢＬ０，ＬＢ１，…ＢＬ５１１選択のために列デコーダＣＤが設けられている。
【０００４】
アドレスは図示しないアドレス制御回路を介して内部アドレス信号及び内部カラムアドレス信号としてそれぞれ行デコーダＲＤ及び列デコーダＣＤに転送される。
図示しないコントローラからのデコードされたコマンドに基づいて、データの書き込み消去等のシーケンス制御が行われる。
行デコーダＲＤには負電圧スイッチ１０を介して負電圧昇圧回路２０が接続されている。
【０００５】
負電圧昇圧回路２０はデータの書き込みや消去の際に用いる昇圧電圧を得るための回路で、通常、電源電圧Ｖｃｃを昇圧することにより得られる。また、データの書き込みや消去には昇圧された正電圧も必要となるため正電圧昇圧回路７０が設けられており、ソース・ウエル電圧制御回路６０を介して接地線（ＳＬ）やＰウエル１０４及びＮウエル１０２に供給される。
【０００６】
なお、ソース・ウエル電圧制御回路６０と接地線（ＳＬ）との接続制御はソーススイッチ３０により行われる。
また、Ｐウエル及びＮウエルとソース・ウエル電圧制御回路６０との接続制御はＰウエルスイッチ４０及びＮウエルスイッチ５０などのウエルスイッチ８０を介して行われる。
【０００７】
図６は、ＮＯＲ型フラッシュメモリのセルアレイの構造を示す平面図であり、図７は、図６のＸ−Ｘ′線で切断した場合の断面構造を示した図である。
近年、セルを構成するトランジスタＴｒの微細化が進展し、セルの各ノード間の容量構成が変化してきている。特に、制御ゲートに接続されたワード線とドレインに接続されたビット線との間の容量はビット線コンタクトとワード線との間隔が急速に縮小されているため、他のノードの容量に比べ大きな比率を占めつつある。
【０００８】
図８は、図４に示すようなＮＯＲ型フラッシュメモリのセルの消去時の電圧変化のタイミングダイヤグラムである。一般に消去動作は以下のように行われる。
ニュートラル（Neutral）状態にあるセルではワード線には電源電圧Ｖｃｃが印加されている。
また、ビット線（ＢＬ）、接地線（ＳＬ）、Ｐウエル、Ｎウエルはいずれも接地（Ｇｎｄ）されている。
ここでワード線の電位を接地電位とし消去すべきセルを含むセクタを非選択となるようにセットする（ERS Set）。
【０００９】
次いで、ウエルをチャージ（Well Charge）するために、図５に示すような正電圧昇圧回路２０により５〜９．５Ｖ程度に昇圧された電圧をＰウエル１０４及びＮウエル１０２に印加する。
なお、昇圧動作が開始して所定の電圧５〜９．５Ｖに達するまで所定の時間が必要となるため、図８に示すように接地電圧レベル（Ｇｎｄ）から徐々に立ち上がって５〜９．５Ｖの電圧に達するよう動作する。
【００１０】
このときメモリセルのソースとドレインとに接続されている接地線（ＳＬ）とビット線（ＢＬ）とは開放（オープン）状態であるが、メモリセルの基板とソース及びドレインのＰＮ接合が順方向バイアスされることで、基板からソース及びドレインに電流が流れ、ＰＮ接合の順方向電圧であるＶｆだけ低い電圧がビット線及び接地線に印加される。
【００１１】
次いで、負電圧昇圧回路７０を動作させ行デコーダＲＤを介してワード線に−９Ｖ程度の負電圧を印加する。
これにより、セルトランジスタＴｒの浮遊ゲート（ＦＧ）に蓄積された電荷は半導体基板に引き抜かれて消去が行われる（Erase）。
消去終了後、消去時に印加された負電圧及び正電圧を接地電位に放電するためのワード線及びウエル放電が行われる（WL Discharge, Well Discharge）。
【００１２】
ワード線放電ではワード線の電位を接地電位に遷移させ、ワード線に蓄積された電荷を接地に放電させる。
ワード線の放電が終了した後ウエルの放電を行うためにビット線、接地線、Ｐ−ウエル及びＮ−ウエルの電位を接地電位に遷移させる。
これにより、ビット線、接地線、Ｐウエル及びＮウエルの電荷が接地に放電される。
その後ワード線の非選択状態を解除し、ワード線の電位をニュートラル（Neutral）すなわち電源電圧Ｖｃｃに戻すことにより消去動作を完了する。
【００１３】
このような消去動作時に、図６及び図７で説明したようにワード線とビット線間の容量結合によるカップリング（Coupling）が大きいため、ワード線の電位を放電するときにビット線の電位がオーバーシュート（Overshoot）してビット線電位が高くなり、このビット線に接続されている素子の耐圧を超え、素子を破壊してしまうという問題が発生してしまう。
【００１４】
このような問題に関する従来技術として特許文献１及び特許文献２に記載された技術が知られている。
【特許文献１】特開２００２−２６１１７２
【特許文献２】特開２００１−３５１３９０  特許文献１は、ラッチアップの発生を阻止するための技術に関するものである。  また特許文献２は、消去終了時に正の高電圧となっている接点と負の高電圧となっている接点とを共通放電接点に接続することで、正の高電圧の接点の正電荷を負の高電圧となっている接点に放電することで接地電位への電荷の放電を軽減しようとするものである。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
したがって本発明の目的は上述した従来技術の欠点を改良し、メモリセルに残留する電荷を短時間で確実に放電させることにより誤動作のない高速化に適したフラッシュメモリにおける消去放電制御方法を提供することにある。
【課題を解決するための手段】
【００１６】
本発明は、制御ゲートがワード線（ＷＬ）に、ドレインがビット線（ＢＬ）に、ソースが接地線（ＳＬ）にそれぞれ接続され、前記ソース及びドレインが半導体基板のＮウエル内に設けられたＰウエルに形成された浮遊ゲート型電界効果トランジスタのセルをマトリックス状に配列したメモリアレイを備えた不揮発性半導体記憶装置の消去放電制御方法において、前記ワード線に第１の電圧を、前記Ｎウエル及びＰウエルに第２の電圧を印加し、前記ビット線と前記接地線とを開放状態にして、前記浮遊ゲート型電界効果トランジスタの浮遊ゲートに蓄積された電荷を前記半導体基板に引き抜いて消去を行う第１のステップと、次いで、前記ワード線の電位を接地電位に遷移させ、かつ前記ビット線につながった放電トランジスタをオンさせる第２のステップと、その後、前記Ｎウエルと、前記Ｐウエルの電位を接地電位に遷移させ、前記Ｎウエルと前記Ｐウエルに蓄積された電荷を放電させる第３のステップとを具備したことを特徴とする。
【００１７】
また、本発明は、制御ゲートがワード線（ＷＬ）に、ドレインがビット線（ＢＬ）に、ソースが接地線（ＳＬ）にそれぞれ接続され、前記ソース及びドレインが半導体基板のＮウエル内に設けられたＰウエルに形成された浮遊ゲート型電界効果トランジスタのセルをマトリックス状に配列したメモリアレイを備えた不揮発性半導体記憶装置の消去放電制御方法において、前記ワード線に第１の電圧を、前記Ｎウエル及びＰウエルに第２の電圧を印加、前記ビット線と前記接地線とを開放状態にして、前記浮遊ゲート型電界効果トランジスタの浮遊ゲートに蓄積された電荷を前記半導体基板に引き抜いて消去を行う第１のステップと、次いで、前記Ｎウエル及びＰウエルに印加された第２の電圧を消去時よりも低下させ、前記ワード線の電位を接地電位に遷移させ、前記ワード線に蓄積された電荷を放電させる第２のステップと、その後、前記Ｎウエルと前記Ｐウエルの電位を接地電位に遷移させ、前記Ｎウエルと前記Ｐウエルに蓄積された電荷を放電させる第３のステップとを具備したことを特徴とする。
【００１８】
さらに、本発明は、制御ゲートがワード線（ＷＬ）に、ドレインがビット線（ＢＬ）に、ソースが接地線（ＳＬ）にそれぞれ接続され、前記ソース及びドレインが半導体基板のＮウエル内に設けられたＰウエルに形成された浮遊ゲート型電界効果トランジスタのセルをマトリックス状に配列したメモリアレイを備えた不揮発性半導体記憶装置の消去放電制御方法において、前記ワード線に第１の電圧を、前記Ｎウエル及びＰウエルに第２の電圧を印加し、前記ビット線と前記接地線とを開放状態にして、前記浮遊ゲート型電界効果トランジスタの浮遊ゲートに蓄積された電荷を前記半導体基板に引き抜いて消去を行う第１のステップと、次いで、前記Ｎウエル及びＰウエルに印加された第２の電圧を消去時よりも低下させ、前記ワード線の電位を接地電位に遷移させ、かつ前記ビット線につながった放電トランジスタをオンさせる第２のステップと、その後、前記Ｎウエルと前記Ｐウエルの電位を接地電位に遷移させ、前記Ｎウエルと前記Ｐウエルに蓄積された電荷を放電させる第３のステップとを具備したことを特徴とする。
【００１９】
前記不揮発性半導体記憶装置の消去放電制御方法において、前記第２のステップにおける第２の電圧の低下を、前記ワード線の放電に先立って行うことが出来る。
また、前記不揮発性半導体記憶装置の消去放電制御方法において、前記第２のステップにおける第２の電圧の低下を前記ワード線の放電と同時に行うことも出来る。
さらに、前記不揮発性半導体記憶装置の消去放電制御方法において、前記第２のステップにおける前記ビット線の電位を接地電位への遷移を、前記ワード線の接地電位への遷移に先立って行うことが出来る。
また、前記不揮発性半導体記憶装置の消去放電制御方法において、第１の電圧が負電圧であり、第２の電圧が正電圧とすることが出来る。
【発明の効果】
【００２０】
本発明ではワード線の電位放電時にビット線からも電荷を引き抜くようにしているためビット線とワード線との容量を介してのカップリングによるビット線電位への影響が弱くなり、ワード線の放電に伴ってカップリングによりビット線がオーバーシュートすることがなくなる。
また、ワード線の放電時にＰウエル及びＮウエルの電位を消去時よりも低下させているため、ビット線とワード線とがカップリングしたとしてもビット線に印加される電圧は小さくなり、ビット線に接続されている素子の耐圧を超えることはなく、素子の破壊を防止することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明に係る消去放電制御方法の実施例を図面を参照して詳細に説明する。
図１は本発明の消去放電制御方法を実施するための回路構成の一部を示した図である。
【００２２】
本発明ではワード線の電位放電時にビット線からも放電することを特徴としている。そこでビット線からの電荷を引き抜くためにビット線に放電用トランジスタ１を接続しておく。放電用トランジスタ１のドレインをビット線に接続し、ソースをグランド（Ｇｎｄ）に接続する。またゲートには制御用の電圧ＢＬ＿ＤＩＳＣＨが印加されるようにしておく。そしてワード線の放電時にはワード線の放電開始と同時に放電用トランジスタ１のゲートに制御電圧ＢＬ＿ＤＩＳＣＨを印加してこの放電用トランジスタ１を導通させビット線の電位を接地電位に遷移させる。
【００２３】
なお放電用トランジスタ１の導通期間はワード線の放電期間が終了するまでとする。これによりワード線の放電と同時にビット線からも放電するため、ワード線とビット線との間の容量を介してのカップリングによるビット線電位への影響が弱くなりビット線によるオーバーシュートが防止される。
【００２４】
なおワード線の放電時にビット線からも放電するためにはビット線の選択用トランジスタ２のゲートにワード線の放電開始と同時に制御電圧（Ｙｓｅｌ）を印加してビット線を放電用トランジスタ１のドレインに接続させこれと同時に放電用トランジスタ１のゲートに制御電圧ＢＬ＿ＶＩＳＣＨを印加すればよい。
【００２５】
なお、図１に示す回路では、ビット線単位で放電用トランジスタ１を設けた場合を示しているがメモリアレイのローカルビット線ごとにビット線放電トランジスタ１を有する場合にはビット線選択トランジスタ２の選択は不要である。
【００２６】
なお、図２に示すタイミングチャートでは、ビット線につながった放電トランジスタをオンさせるタイミングをワード線の接地電位への遷移と同時に行っているがビット線につながった放電トランジスタをオンさせるタイミングをワード線の接地電位への遷移に先立って行うようにすることも可能である。
【００２７】
なお、図２中に示すＰＮＷＥＬＬＯＮは、Ｐウエル及びＮウエルに正電圧を印加するタイミングを示したものである。また、ＰＮＷＥＬＬＰＮはＰウエル及びＮウエルをイネーブルするタイミングを示している。また、ＤＩＳＣＨはＰウエル及びＮウエルを放電するタイミングを示している。さらに、ＳＬＥＮは接地線に接続されたトランジスタ３を駆動させるタイミングを示したものである。
すなわち、消去動作時にはＳＬＥＮは接地電位となっているためトランジスタ３は開放状態となり接地線はオープン状態となっている。
【００２８】
図３は本発明の第２の実施例を説明するための電圧印加状態を示す図である。
本実施例の場合には、ワード線の放電時にＰウエル及びＮウエルに印加された正電圧を消去時よりも低下させた状態でワード線の電位を接地電位に遷移させるものである。
【００２９】
これにより、ワード線とビット線との間の容量カップリングによりビット線の電位が上昇しても、Ｐウエル及びＮウエルに印加されている正電圧の電位が下がっているためビット線電位は下がる。したがって、ビット線に接続されている素子の耐圧を超えないようにすることができる。
なお、Ｐウエル及びＮウエルの電位の低下をワード線の放電に先立って行うことも可能である。すなわち、Ｐウエル及びＮウエルに印加されている正電圧を下げるタイミングはワード線の放電の前もしくはワード線の放電と同時とすることができる。
【００３０】
なお、第１の実施例と第２の実施例とを組み合わせて行うことも可能である。すなわち、ワード線の電位放電時にビット線からも電荷を引き抜きつつ、かつＰウエル及びＮウエルに印加されている正電圧の電位を消去時よりも下げることができる。
このような組み合わせにより消去放電制御を行うことによりより一層ビット線とワード線との間のカップリングを弱め、ビット線につながる素子の破壊を防止することが可能となる。
【産業上の利用可能性】
【００３１】
本発明の消去放電制御方法は微細化の進んだＮＯＲ型フラッシュメモリにおいて適用することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の消去放電制御方法を実施するためのフラッシュメモリの構成の一部を示す図。
【図２】本発明の第１の実施例の動作を説明するための印加電圧タイミングチャート。
【図３】本発明の第２の実施例を説明するための印加電圧タイミングチャート。
【図４】フラッシュメモリ装置の概略構成を示す模式回路図。
【図５】フラッシュメモリ装置の概略構成を示す断面構造図。
【図６】フラッシュメモリ装置のセルアレイの構成を示す構造図。
【図７】図６のＸ−Ｘ′線での断面構成図。
【図８】従来の消去電圧制御方法の問題点を説明するための印加電圧タイミングチャート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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