(57)【要約】【課題】安定性、高速応答性、及び確実に高い精度での電源電圧の発生を実現可能なレギュレータ回路、更にはそれらをより簡単な構成で実現させたレギュレータ回路を提供する。【解決手段】レギュレータ回路は、負荷駆動アンプＡＭＰＬＤ２、レプリカアンプＡＭＰＬＤ２Ｒ、オペアンプ回路ＡＭＰＦ１、抵抗ＲＦ１Ｒ、ＲＦ２Ｒで構成される分圧回路、抵抗ＲＦ１、ＲＦ２で構成される分圧回路、及びその抵抗ＲＦに一端が接続されたコンデンサＣＯＵＴを備えている。それらのアンプＡＭＰＬＤ２、ＡＭＰＬＤ２Ｒは基本的に同じ構成であり、３つのＰＭＯＳトランジスタ、２つのＮＭＯＳトランジスタを備えている。２つのＮＭＯＳトランジスタは差動対を構成し、その一方のゲートにはオペアンプ回路ＡＭＰＦ１からの信号ＬＤＡＲＥＦが入力され、他方のゲートには、分圧回路からの信号ＤＩＶＯ１、或いはＤＩＶＯ１Ｒが入力される。【選択図】図７
2008003727.tif 000002
【特許請求の範囲】
【請求項１】
複数の増幅回路を備えたレギュレータ回路において、
前記複数の増幅回路として、予め定めた一定の電源電圧を発生させて負荷電流を供給するための負荷駆動アンプ、該負荷駆動アンプと基本的に同じ構成のレプリカアンプ、及び該レプリカアンプとフィードバック回路を構成するオペアンプを備え、
前記負荷駆動アンプ、及びレプリカアンプは、前記オペアンプが出力する第１の信号を入力する第１のトランジスタ、及び前記電源電圧の第２の信号を抵抗分圧回路により分圧して生成される第３の信号を入力する第２のトランジスタで構成される差動対を備え、
前記オペアンプは、基準となる第４の信号と前記レプリカアンプから出力される第３の信号の電位差に応じて前記第１の信号を生成して出力する、
ことを特徴とするレギュレータ回路。
【請求項２】
前記負荷駆動アンプ、及びレプリカアンプは、前記差動対から供給される電流の和を一定にする電流源を備えた構成である、
ことを特徴とする請求項１記載のレギュレータ回路。
【請求項３】
少なくとも１つの増幅回路を備えたレギュレータ回路において、
基準となる第１の信号を入力する第１のトランジスタ、及び予め定めた一定の電源電圧の第２の信号を出力することで生成される第３の信号を入力する第２のトランジスタで構成される差動対を備えた負荷電流を供給するための負荷駆動アンプと、
前記第２の信号から前記第３の信号を生成する抵抗分圧回路と、
を具備することを特徴とするレギュレータ回路。
【請求項４】
前記負荷駆動アンプに前記第２の信号を安定化するために接続された静電容量手段を充電するための充電用アンプ、
を更に具備することを特徴とする請求項１、２、または３記載のレギュレータ回路。
【請求項５】
前記充電用アンプによる前記静電容量手段の充電が行われる期間、前記負荷駆動アンプによる前記第２の信号の出力を停止させる出力停止手段、
を更に具備することを特徴とする請求項４記載のレギュレータ回路。
【請求項６】
前記充電用アンプは、前記負荷駆動アンプと基本的に同じ構成に、前記第２のトランジスタに流れる電流を制御するための電流制御手段を付加した構成である、
ことを特徴とする請求項４記載のレギュレータ回路。
【請求項７】
前記電流制御手段は、前記第２のトランジスタに流れる電流が該第２のトランジスタに印加される電圧に応じて増大するのを抑制する、
ことを特徴とする請求項６記載のレギュレータ回路。
【請求項８】
前記充電用アンプによる充電が終了した後、前記静電容量手段に充電された電荷を放電させることにより、該静電容量手段への過充電に対応する放電手段、
を更に具備することを特徴とする請求項４記載のレギュレータ回路。
【請求項９】
前記第１の信号は、バンドギャップ電圧の信号である、
ことを特徴とする請求項１、または３記載のレギュレータ回路。
【請求項１０】
前記負荷駆動アンプは、前記差動対から供給される電流の和を一定にする電流源を備えた構成である、
ことを特徴とする請求項３記載のレギュレータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷電流の変動に応答可能なレギュレータ回路に関する。
【背景技術】
【０００２】
半導体チップ上に搭載される、マイクロ・コントローラ・ユニット（ＭＣＵ）などの集積回路では、その半導体チップ上にレギュレータ回路を併せて搭載し、そのレギュレータ回路により、外部から印加する外部電源電圧より小さい電圧を供給する構成が採用される場合がある。これは、デジタル回路では、微細化と共に回路を構成する素子の耐圧が低下したことから、高い電圧を印加できない（内部電源電圧をより小さくしなければならない）、動作時、及び待機時の消費電力をより抑える、などが理由として挙げられる。代表例としては、３．３Ｖの外部電源電圧を１．８Ｖの内部電源電圧に降下させるものが挙げられる。
【０００３】
図１は、第１の従来例によるレギュレータ回路の構成を説明する図である。その回路は、非特許文献１のＦｉｇ．１に示されたものである。図１において、ＲＦ１、及びＲＦ２は抵抗、ＡＭＰ１はオペアンプ回路、ＧＮＤはグランド（グランド端子）、ＶＣＣは外部電源電圧（例えば３．３Ｖ）、ＡＭＰＯ１はオペアンプ回路ＡＭＰ１の出力信号、ＩＢ１はバイアス電流を発生させる電流源、ＭＰＢ及びＭＰＰ１はＰチャネルＭＯＳ  ＦＥＴ（以降「ＰＭＯＳトランジスタ」と記す）、ＶＤＤは内部電源電圧、ＣＯＵＴは内部電源電圧の安定化のためのコンデンサ、ＤＩＶＯ１は抵抗ＲＦ１、及びＲＦ２で構成される分圧回路の出力信号、ＰＰＧ１はＰＭＯＳトランジスタＭＰＰ１のゲートに入力される信号、Ｖｂｇｒはオペアンプ回路ＡＭＰ１の反転入力端子に印加される基準電圧、をそれぞれ示している。ＲＦ１、ＲＦ２などの符号は素子の特性値（抵抗値、静電容量値、或いは電圧値など）を表すシンボルとしても用いることとする。これは以降も同様である。
【０００４】
出力信号ＤＩＶＯ１はオペアンプ回路ＡＭＰ１の非反転入力端子に入力される。それによりオペアンプ回路ＡＭＰ１は、出力信号ＤＩＶＯ１の電圧値と基準電圧Ｖｂｇｒの電圧値の差に応じた電圧の出力信号ＡＭＰＯ１をＰＭＯＳトランジスタＭＰＢのゲートに出力する。ＰＭＯＳトランジスタＭＰＢと電流源ＩＢ１はソースホロワ回路として機能し、出力信号ＡＭＰＯ１の電位を、ＰＭＯＳトランジスタＭＰＢのしきい電圧（Ｖｔｈ）相当の電位分、レベルシフトした出力信号ＰＰＧ１を出力する。そのソースホロワ回路は、ＰＭＯＳトランジスタＭＰＰ１の負荷容量を駆動するバッファ回路としても機能する。
【０００５】
ＰＭＯＳトランジスタＭＰＰ１のソースには外部電源電圧ＶＣＣが印加され、そのドレインは抵抗ＲＦ１、及びコンデンサＣＯＵＴと接続されている。そのコンデンサＣＯＵＴの他端はグランドＧＮＤと接続されており、そのコンデンサＣＯＵＴの端子間電圧が内部電源電圧ＶＤＤとなっている。抵抗ＲＦ１の他端は抵抗ＲＦ２、及びオペアンプ回路ＡＭＰ１の非反転入力端子とそれぞれ接続され、その抵抗ＲＦ２の他端はグランドＧＮＤと接続されている。それにより分圧回路は出力信号ＤＩＶＯ１として、抵抗ＲＦ１、及びＲＦ２の各抵抗値によって内部電源電圧ＶＤＤを分圧して得られる信号、つまり電圧値がＶＤＤ・ＲＦ２／（ＲＦ１＋ＲＦ２）の信号を出力する。
【０００６】
次に、上記第１の従来例による内部電源電圧ＶＤＤの変動に伴う動作について具体的に説明する。
内部電源電圧ＶＤＤの変動に伴い、出力信号ＤＩＶＯ１の電圧値が変動する。内部電源電圧ＶＤＤの変動によって出力信号ＤＩＶＯ１の電圧値が基準電圧Ｖｂｇｒの電圧値より大きくなると、オペアンプ回路ＡＭＰ１の出力信号ＡＭＰＯ１の電圧値は大きくなる。その結果、ＰＭＯＳトランジスタＭＰＢのソース電位、つまりＰＭＯＳトランジスタＭＰＰ１のゲートに入力される信号ＰＰＧ１の電圧値は大きくなって、ソース−ドレイン間を流れる電流は減少し、内部電源電圧ＶＤＤの電位は低下する。その低下によって、出力信号ＤＩＶＯ１の電位も低下する。
【０００７】
逆に、内部電源電圧ＶＤＤの変動によって出力信号ＤＩＶＯ１の電圧値が基準電圧Ｖｂｇｒの電圧値より小さくなると、オペアンプ回路ＡＭＰ１の出力信号ＡＭＰＯ１の電圧値は小さくなる。その結果、ＰＭＯＳトランジスタＭＰＰ１のゲートに入力される信号ＰＰＧ１の電圧値は小さくなって、ソース−ドレイン間を流れる電流は増大し、内部電源電圧ＶＤＤの電位は上昇する。その上昇によって、出力信号ＤＩＶＯ１の電位も上昇する。
【０００８】
このように第１の従来例は、出力信号ＤＩＶＯ１の電圧値が基準電圧Ｖｂｇｒの電圧値と一致するように内部電源電圧ＶＤＤの電圧値を制御するためのフィードバック回路を備えた構成となっている。このため、例えば基準電圧Ｖｂｇｒの電圧値を１．２Ｖ、出力信号ＤＩＶＯ１の電圧値が内部電源電圧ＶＤＤの電圧値の２／３となるような抵抗値の抵抗ＲＦ１、ＲＦ２を採用した場合には、その電源電圧ＶＤＤの電圧値を１．８Ｖに維持させることができる。
【０００９】
上記フィードバック回路は、第１の従来例の回路全体で構成されており、そのフィードバック・ループにコンデンサＣＯＵＴが含まれている。このため、ループの安定性と、内部電源電圧ＶＤＤの電位の変動に対応して信号ＡＭＰＯ１、ＰＰＧ１の電位を高速に追従させる応答性の両立が困難となっていた。
【００１０】
図２は、第２の従来例によるレギュレータ回路の構成を説明する図である。その回路は、非特許文献１のＦｉｇ．３に示された、安定性と高速応答性を両立させたものである。図２において、ＲＦ１、及びＲＦ２は抵抗、ＡＭＰ１はオペアンプ回路、ＡＭＰ２、及びＤＦＣは入力信号を同相増幅する増幅回路、ＤＦＣＯは増幅回路ＤＦＣの出力信号、ＧＮＤはグランド（グランド端子）、ＶＣＣは外部電源電圧、ＡＭＰＯ１はオペアンプ回路ＡＭＰ１の出力信号、ＭＰＰ１はＰＭＯＳトランジスタ、ＶＤＤは内部電源電圧、ＣＯＵＴは内部電源電圧の安定化のためのコンデンサ、ＤＩＶＯ１は抵抗ＲＦ１、及びＲＦ２で構成される分圧回路の出力信号、ＣＦはその分圧回路に静電容量を付加するためのコンデンサ、ＣＭ１、及びＣＭ２は位相補償のためのコンデンサ、ＰＰＧ１はＰＭＯＳトランジスタＭＰＰ１のゲートに入力される信号、Ｖｂｇｒはオペアンプ回路ＡＭＰ１の反転入力端子に印加される基準電圧、をそれぞれ示している。
【００１１】
次に、上記第２の従来例による内部電源電圧ＶＤＤの変動に伴う動作について具体的に説明する。
その第２の従来例では、出力信号ＡＭＰＯ１を増幅回路ＡＭＰ２により同相で増幅し、その増幅後の信号を信号ＰＰＧ１としてＰＭＯＳトランジスタＭＰＰ１のゲートに入力するようになっている。このため、各信号ＡＭＰＯ１、ＰＰＧ１、ＶＤＤ、及びＤＩＶＯ１は信号ＶｂｇｒとＤＩＶＯ１間の電位の関係に応じて、図１に示す第１の従来例とほほ同じ形で変化する。それにより、第２の従来例が有するフィードバック回路の働きは第１の従来例と同じく、出力信号ＤＩＶＯ１の電圧値が基準電圧Ｖｂｇｒの電圧値と一致するように内部電源電圧ＶＤＤの電圧値を制御するためのものとなっている。
【００１２】
第２の従来例におけるオープンループ利得の伝達特性を表す式は、オペアンプ回路ＡＭＰ１、増幅回路ＡＭＰ２、及びＰＭＯＳトランジスタＭＰＰ１の３つの増幅段が直列に接続されているため、３つの極を含むものとなる。一方、フィードバック回路は抵抗ＲＦ１、ＲＦ２、及びコンデンサＣＦを含む構成である。それにより、ループ（オペアンプ回路ＡＭＰ１の入力から信号ＤＩＶＯ１が出力されるまでのもの）の伝達特性を考えると、コンデンサＣＦによって作られる零点が１つ含まれることが分かる。また、外部電源電圧ＶＣＣの安定化のためのコンデンサＣＯＵＴは、現実には等価的な直列抵抗分が存在するので、そのコンデンサＣＯＵＴによっても零点ができる。
【００１３】
これらのことから、伝達関数は全体で３つの極と、２つの零点を含むものとなっている。それにより、２つの零点と２つの極を適切に相殺すれば、全体の伝達関数は、１つの極を含む場合の特性に近いものとすることができる。２つの零点と２つの極を適切に相殺させるためには、その２つの極の関係を、周波数軸上で振幅特性に大きなピークが発生しないように制御する必要がある。増幅回路ＤＦＣ、及びコンデンサＣＭ２は、そのために設けている。コンデンサＣＭ１はミラー容量として働き、オペアンプ回路ＡＭＰ１の出力信号ＡＭＰＯ１の極を支配的な極とする位相補償を実現させる。
【００１４】
位相補償のために、出力信号ＡＭＰＯ１の極を支配的な極とする静電容量値ＣＭ１は必要最小限の値とし、高次の２つの極は、互いの関係をコンデンサＣＭ２と増幅回路ＤＦＣにより、振幅特性に大きなピークが発生しないように制御させる。それにより、その２つの極は周波数軸上で大きくは離れないので、高速応答性を改善することができる。その結果、ループの安定性とループの高速応答性を両立させられることとなる。
【００１５】
第２の従来例は、位相補償の方法を工夫することにより、負荷電流が変動した場合の高速応答性（追従性）とフィードバック・ループの安定化を両立させることを意図したものである。しかし、第２の従来例でも内部電源電圧ＶＤＤの安定化のためのコンデンサＣＯＵＴがフィードバック／ループに含まれているため、高速応答性と安定性の両立には限界がある。このことから、回路構成を根本的に見直して、それらを両立させる試みも行われている。
【００１６】
図３は、第３の従来例によるレギュレータ回路の構成を説明する図である。その回路は、非特許文献２のＦｉｇ．３に示された、回路構成を根本的に見直して安定性と高速応答性を両立させたものである。図３において、ＡＭＰＦ１はフィードバック制御用のオペアンプ回路、Ｖｓｅｔはそのオペアンプ回路ＡＭＰＦ１の出力信号、Ｖｒｅｆはオペアンプ回路ＡＭＰＦ１の非反転入力端子に印加される基準電圧、ＡＭＰＬＤ１は内部電源電圧ＶＤＤ発生用の負荷駆動アンプ、ＡＭＰＬＤ１Ｒはその負荷駆動アンプと同じ構成のレプリカ回路（レプリカアンプ）である。
【００１７】
負荷駆動アンプＡＭＰＬ１は、３つのＰＭＯＳトランジスタＭＰ１、ＭＰＰ１、及びＭＰＳと、及び２つのＮチャネルＭＯＳ  ＦＥＴ（以降「ＮＭＯＳトランジスタ」）ＭＮ１、及びＭＮＢ１と、を備えた構成となっている。ＰＭＯＳトランジスタＭＰ１、ＭＰＰ１の各ソースには外部電源電圧ＶＣＣが印加され、ＰＭＯＳトランジスタＭＰ１のドレインはＮＭＯＳトランジスタＭＮ１のドレイン、及びＰＭＯＳトランジスタＭＰＰ１のゲートと接続されている。ＰＰＧ１は、そのゲートに入力される信号である。ＮＭＯＳトランジスタＭＮ１のソースはＮＭＯＳトランジスタＭＮＢ１のドレインと接続され、そのＮＭＯＳトランジスタＭＮ１のゲートには外部電源電圧ＶＣＣが印加される。ＮＭＯＳトランジスタＭＮＢ１のドレインには他に、ＰＭＯＳトランジスタＭＰＳのドレインが接続されており、そのＮＭＯＳトランジスタＭＮＢ１のソースはグランドＧＮＤと接続されている。ＮＢ１は、ＮＭＯＳトランジスタＭＮＢ１のゲートに入力される信号である。ＰＭＯＳトランジスタＭＰＳのソースはＰＭＯＳトランジスタＭＰＰ１のドレイン、及びコンデンサＣＯＵＴと接続されている。内部電源電圧ＶＤＤは、コンデンサＣＯＵＴの両端の電圧に相当する。
【００１８】
負荷駆動アンプＡＭＰＬＤ１と同じ構成のレプリカアンプＡＭＰＬＤ１Ｒでは、それを構成する素子、及び素子から出力される信号には符号として、負荷駆動アンプＡＭＰＬＤ１で対応するものの符号の最後に「Ｒ」を付加したものを付している。例えばＰＭＯＳトランジスタＭＰ１に対応するＰＭＯＳトランジスタにはＭＰ１Ｒを符号として付している。それにより、対応関係を明確にしているため、詳細な説明は省略する。オペアンプ回路ＡＭＰＦ１の反転入力端子には、内部電源電圧ＶＤＤが対応する、ＰＭＯＳトランジスタＭＰＰ１Ｒのドレイン電圧ＶＤＤＲ（レプリカ内部電源電圧ＶＤＤ）が印加される。そのオペアンプ回路ＡＭＰＦ１の出力信号ＶｓｅｔはＰＭＯＳトランジスタＭＰＳ、ＭＰＳＲの各ゲートに入力される。
【００１９】
次に、上記第３の従来例の動作について具体的に説明する。
この第３の従来例では、フィードバック回路はオペアンプ回路ＡＭＰＦ１とレプリカアンプＡＭＰＬＤ１Ｒとで構成される。そのフィードバック回路は、基準電圧Ｖｒｅｆの電圧値がドレイン電圧ＶＤＤＲの電圧値と一致するように働く。例えば基準電圧Ｖｒｅｆの電圧値が１．８Ｖであれば、ドレイン電圧ＶＤＤＲの電圧値が１．８Ｖとなるように働く。
【００２０】
ドレイン電圧ＶＤＤＲの電圧値が基準電圧Ｖｒｅｆの電圧値より大きくなると、オペアンプ回路ＡＭＰＦ１の出力信号Ｖｓｅｔの電圧値は小さくなる。その電圧値が小さくなることにより、ＰＭＯＳトランジスタＭＰＳＲのソース−ドレイン間に流れる電流は増大する。しかし、ＮＭＯＳトランジスタＭＮＢ１Ｒのドレイン−ソース間を流れる電流は信号ＮＢ１によって決まる一定量なので、ＮＭＯＳトランジスタＭＮ１Ｒのドレイン−ソース間に流れる電流は減少する。その減少により、信号ＰＰＧ１Ｒの電位が上昇するため、ＰＭＯＳトランジスタＭＰＰ１Ｒのソース−ドレイン間を流れる電流は減少し、ドレイン電圧ＶＤＤＲは低くなる。
【００２１】
逆に、ドレイン電圧ＶＤＤＲの電圧値が基準電圧Ｖｒｅｆの電圧値より小さくなると、オペアンプ回路ＡＭＰＦ１の出力信号Ｖｓｅｔの電圧値は大きくなる。その電圧値が大きくなることにより、ＰＭＯＳトランジスタＭＰＳＲのソース−ドレイン間に流れる電流は減少する。しかし、ＮＭＯＳトランジスタＭＮＢ１Ｒのドレイン−ソース間を流れる電流は一定量なので、ＮＭＯＳトランジスタＭＮ１Ｒのドレイン−ソース間に流れる電流は増大する。その増大により、信号ＰＰＧ１Ｒの電位が低下するため、ＰＭＯＳトランジスタＭＰＰ１Ｒのソース−ドレイン間を流れる電流は増大し、ドレイン電圧ＶＤＤＲは高くなる。
【００２２】
上述したような動作がドレイン電圧ＶＤＤＲと基準電圧Ｖｒｅｆの電位の大小関係に応じて実現されることから、それらの電位が等しくなるように制御される。レプリカアンプＡＭＰＬＤ１Ｒは負荷駆動アンプＡＭＰＬＤ１と同じ構成である。このため、その制御により、内部電源電圧ＶＤＤは一定に維持されることとなる。
【００２３】
なお、レプリカアンプＡＭＰＬＤ１Ｒを構成する素子の特性値は負荷駆動アンプＡＭＰＬＤ１を構成する素子のそれと同じにしなくとも良い。例えばレプリカアンプＡＭＰＬＤ１Ｒの電流値を付加駆動アンプＡＭＰＬＤ１のそれよりも小さく設計して、負荷駆動アンプＡＭＰＬＤ１を流れる電流を制御するようにしても良い。
【００２４】
ところで、負荷電流が流れない場合は、内部電源電圧ＶＤＤはドレイン電圧ＶＤＤＲと完全に一致させることができるが、集積回路（デジタル回路）の動作に応じた負荷電流を供給しなければならない。このことから、次に負荷電流が流れる場合の動作について説明する。
【００２５】
負荷駆動アンプＡＭＰＬＤ１は、負荷電流が増大すると、ＰＭＯＳトランジスタＭＰＰ１のソース−ドレイン間を流れる電流を増大させ、逆にその負荷電流が減少すると、そのソース−ドレイン間を流れる電流を減少させる。このため、アンプＡＭＰＬＤ１はフィードバック回路として働くようになっている。つまり、アンプＡＭＰＬＤ１は負荷電流に対するフィードバック回路を備えている。
【００２６】
負荷電流が増加すると、内部電源電圧ＶＤＤは低下する。基準電圧Ｖｒｅｆは一定なので、その低下によってＰＭＯＳトランジスタＭＰＳのゲート−ソース間電圧が低下し、ドレイン−ソース間を流れる電流は減少する。ＮＭＯＳトランジスタＭＮＢ１のドレイン−ソース間を流れる電流は一定なので、そのドレイン−ソース間を流れる電流の減少により、ＮＭＯＳトランジスタＭＮ１のドレイン−ソース間を流れる電流は増大する。その増大によって信号ＰＰＧ１の電位が低下するため、ＰＭＯＳトランジスタＭＰＰ１のソース−ドレイン間を流れる電流は増大することになる。
【００２７】
逆に、負荷電流が減少すると、内部電源電圧ＶＤＤは上昇する。基準電圧Ｖｒｅｆは一定なので、その上昇によってＰＭＯＳトランジスタＭＰＳのゲート−ソース間電圧が上昇し、ドレイン−ソース間を流れる電流は増大する。ＮＭＯＳトランジスタＭＮＢ１のドレイン−ソース間を流れる電流は一定なので、そのドレイン−ソース間を流れる電流の増大により、ＮＭＯＳトランジスタＭＮ１のドレイン−ソース間を流れる電流は減少する。その減少によって信号ＰＰＧ１の電位が上昇するため、ＰＭＯＳトランジスタＭＰＰ１のソース−ドレイン間を流れる電流は減少することになる。
【００２８】
このように負荷駆動アンプＡＭＰＬＤ１は、負荷電流の増減に応じて、ＰＭＯＳトランジスタＭＰＰ１のソース−ドレイン間を流れる電流を増減させるフィードバック機能を備えている。それにより、負荷電流が流れない場合にドレイン電圧ＶＤＤＲと内部電源電圧ＶＤＤが一致させるように設計しても、負荷電流が流れる場合にはそれらの間に電位差が生じる。その電位差は、負荷電流の大きさと、負荷駆動アンプＡＭＰＬＤ１の増幅率とによって決まる。
【００２９】
上記第２の従来例では、オペアンプ回路ＡＭＰ１、増幅回路ＡＭＰ２、及びＰＭＯＳトランジスタＭＰＰ１の各増幅率の積でフィードバック・ループの利得が決まる。温度、外部電源電圧ＶＣＣ、製造プロセス、或いは負荷電流などの変動によって内部電源電圧ＶＤＤの電圧値が大きく変化しないように、大きな利得で設計する必要がある。
【００３０】
これに対し、第３の従来例では、内部電源電圧ＶＤＤの電圧値の変化を抑制するためのフィードバック回路はオペアンプ回路ＡＭＰＦ１とレプリカアンプＡＭＰＬＤ１Ｒで構成されている。このため、それらの増幅率の積で求まる利得が十分なものであれば良い。これにより、出力信号Ｖｓｅｔの電圧値を設定することで、ドレイン電圧ＶＤＤＲ、内部電源電圧ＶＤＤの各電圧値が一定となるように制御することができる。
【００３１】
負荷電流が変動した場合に内部電源電圧ＶＤＤの電圧値を一定に保つように制御する機能は負荷駆動アンプＡＭＰＬＤ１のみに備えさせている。このため、そのアンプＡＭＰＬＤ１で要求される利得は、負荷電流の変動に対して、内部電源電圧ＶＤＤの変動を所望の範囲内に納められるものであれば良い。それにより、第２の従来例で要求される利得より小さい利得が実現できていれば良い。実現すべき利得は、負荷電流の変動に対して内部電源電圧ＶＤＤの電圧値の変動を或る程度、抑制できる程度の比較的に小さなもので良い。コンデンサＣＯＵＴはそのような負荷駆動アンプＡＭＰＬＤ１に接続されている。これらの結果、例えば利得が０ｄＢとなる周波数が一定と考えると、利得が小さい分、負荷駆動アンプＡＭＰＬＤ１はより広い帯域、より高い高速応答性を容易に実現させることができる。
【００３２】
上述したようなことから第３の従来例は、温度、外部電源電圧ＶＣＣ、及び製造プロセスの変動に対応するフィードバック回路、負荷電流の変動に対応するフィードバック回路を分離させた構成となっている。それにより、高速応答性をより容易に実現できるようにして、安定性と高速応答性を両立させていた。
【特許文献１】ＵＳＰ  ６，２８５，２４６
【特許文献２】ＵＳＰ  ６，３００，７４９
【特許文献３】ＵＳＰ  ６，３８８，４３３
【特許文献４】ＵＳＰ  ６，８４７，２６０
【特許文献５】ＵＳＰ  ６，１７５，２２３
【特許文献６】特開平８−２７２４６１号公報
【特許文献７】特開２００５−２０２７８１号公報
【特許文献８】特開２００４−１５２８９１号公報
【特許文献９】特開２００２−１５７０３１号公報
【特許文献１０】特表２００４−５０４６６０号公報
【特許文献１１】特開２００５−２７６１９０号公報
【非特許文献１】K. N. Leung et al.、“A Capacitor-Free Cmos Low-Dropout RegulatorWith Damping-Factor-Control FrequencyCompensation”、IEEE Journal of Solid-State Circuits、vol. 38、No. 10、pp 1691-1702、October 2003.
【非特許文献２】P. Hazucha et al.、“Area-Efficient Linear Regulator With Ultra-Fast Load Regulation”、IEEE Journal of Solid-State Circuits、vol. 40、No. 4、pp 933-940、April 2005.
【非特許文献３】H. Banba et al.、“A CMOS Bandgap ReferenceCircuit with Sub-1-V Operation”、IEEE Journal of Solid-State Circuits、vol. 34、No. 5、pp 670-674、May 1999.
【発明の開示】
【発明が解決しようとする課題】
【００３３】
図３に示す第３の従来例は、内部電源電圧ＶＤＤと基準電圧Ｖｒｅｆの電位を一致させるように構成されている。このため、例えば内部電源電圧ＶＤＤを１．８Ｖに制御する場合、基準電圧Ｖｒｅｆも１．８Ｖとしなければならない。
【００３４】
一般的に、基準電圧の発生にはバンドギャップ回路が用いられる。図４、及び図５はそれぞれ、代表的なバンドギャップ回路を説明する図である。それらは非特許文献３に記載されたものである。ここで図４、及び図５を参照して、代表的なバンドギャップ回路について具体的に説明する。
【００３５】
バンドギャップ回路では、順バイアスされたｐｎ接合の電位と、絶対温度Ｔに比例（ＰＴＡＴ：Proportional To Absolute Temperature）する電圧（ＰＴＡＴ電圧）を加算することで、温度に依存しない基準電圧を得るようになっている。ｐｎ接合の電位は、その電位を１次式で近似すれば、或いは１次式で近似できる範囲内では、ＣＴＡＴ（Complementary To Absolute Temperature。絶対温度Ｔに対して負の線形依存性）であることが知られている。このことから、ｐｎ接合の電位に適切なＰＴＡＴ電圧を加算することにより、ほぼ温度に依存しない基準電圧を得ることができる。
【００３６】
図４は、第１のバンドギャップ回路の構成を説明する図である。図４において、Ｑ１、及びＱ２はｐｎｐ形バイポーラトランジスタ（以降「ｐｎｐトランジスタ」）、Ｒ１−Ｒ５は抵抗、ＡＭＰ１、及びＡＭＰ２はオペアンプ回路、ＧＮＤはグランド、Ｖｂｇｒはバンドギャップ電圧、Ｖｒｅｆは基準電圧、ＩＡＭ、ＩＡＰは内部のノード、ＤＩＶＯ２は抵抗Ｒ４、及びＲ５で構成される分圧回路の出力信号、をそれぞれ示している。ｐｎｐトランジスタＱ１、Ｑ２にそれぞれ付された「×１」「×１０」は、それらの間の相対的な面積の比、つまりトランジスタＱ１の面積はトランジスタＱ２の面積の１／１０であることを示している。
【００３７】
次に動作を説明する。
バイポーラトランジスタのベース−エミッタ間電圧、或いはｐｎ接合の順方向電圧のＶｂｅで表すと、その順方向電圧と絶対温度Ｔの関係は以下のようになることが知られている。
【００３８】
Ｖｂｅ＝Ｖｅｇ−ａ・Ｔ    （１）
ここで、Ｖｅｇ：シリコンのバンドギャップ電圧（約１．２Ｖ）、ａ：バンドギャップ電圧Ｖｅｇの温度依存性を表す係数である。その温度依存性は、バイアス電流によって異なるが、実用領域で概略２ｍＶ／℃程度となることが知られている。
【００３９】
また、バイポーラトランジスタのエミッタ電流ＩＥと順方向電圧Ｖｂｅの概略的な関係は以下のようになることが知られている。
ＩＥ＝ＩＯｅｘｐ（ｑ・Ｖｂｅ／ｋ・Ｔ）    （２）
ここで、ＩＯ：面積に比例する定数、ｑ：電子の電荷、ｋ：ボルツマン定数である。
【００４０】
オペアンプ回路ＡＭＰ３によるフィードバックにより、その利得が十分、大きい場合には、ノードＩＡＭ、ＩＡＰを介してそれぞれ入力する信号の電位が（ほぼ）等しくなって回路は安定する。このとき、抵抗Ｒ１、Ｒ２の抵抗値の比を、例えば１：１０に設計しておくと、ｐｎｐトランジスタＱ１、Ｑ２に流れる電流の大きさの比は１０：１となる。このことから便宜的にここでは、トランジスタＱ１、Ｑ２をそれぞれ流れる電流の大きさを１０×Ｉ、Ｉで表す。図４において、ｐｎｐトランジスタＱ１、Ｑ２にそれぞれ「×１」「×１０」を付したのはこのためである。
【００４１】
ｐｎｐトランジスタＱ１、Ｑ２の各ベース−エミッタ間電圧をＶｂｅ１、Ｖｂｅ２で表すと、式（２）より次の関係が導かれる。
１０×Ｉ＝ＩＯｅｘｐ（ｑ・Ｖｂｅ１／ｋ・Ｔ）    （３）
Ｉ＝１０・ＩＯｅｘｐ（ｑ・Ｖｂｅ２／ｋ・Ｔ）    （４）
両辺でそれぞれ割り算して整理すると、式（５）が得られ、Ｖｂｅ１−Ｖｂｅ２＝ΔＶｂｅと表して整理すると、式（６）が得られる。
【００４２】
１００＝ｅｘｐ（ｑ・Ｖｂｅ１／ｋ・Ｔ−ｑ・Ｖｂｅ２／ｋ・Ｔ）    （５）
ΔＶｂｅ＝（ｋ・Ｔ／ｑ）ｌｎ（１００）    （６）
式（６）から明らかなように、ｐｎｐトランジスタＱ１、Ｑ２の各ベース−エミッタ間電圧の差であるΔＶｂｅは、それらトランジスタＱ１、Ｑ２の電流密度比（＝１００）の対数（＝ｌｎ（１００））と熱電圧（ｋ・Ｔ／ｑ）で表される。この電圧差ΔＶｂｅが抵抗Ｒ３の両端の電位差に等しいので、抵抗Ｒ２、Ｒ３にはΔＶｂｅ／Ｒ３の電流が流れる。このため、抵抗Ｒ２の両端の電位差ＶＲ２は、次のように表される。
【００４３】
ＶＲ２＝  ΔＶｂｅ・Ｒ２／Ｒ３    （７）
ノードＩＡＰ、ＩＡＭの各電位は電圧Ｖｂｅ１と等しいので、バンドギャップ電圧Ｖｂｇｒは次式で表される。
【００４４】
Ｖｂｇｒ＝Ｖｂｅ１＋ΔＶｂｅ・Ｒ２／Ｒ３    （８）
順方向電圧Ｖｂｅ１は、温度の上昇に伴って減少する負の温度依存性を持ち（式（１））、電圧差ΔＶｂｅは式（６）に示すように、温度に比例して大きくなる。このことから、適切に定数を選ぶことにより、バンドギャップ電圧Ｖｂｇｒの電圧値が温度に依存しないように設計することができる。その電圧値は、シリコンのバンドギャップ電圧に相当する約１．２Ｖとなる。
【００４５】
１．８Ｖの基準電圧Ｖｒｅｆは、このバンドギャップ電圧Ｖｂｇｒを１．５倍にすることで発生できる。分圧回路を構成する抵抗Ｒ４、Ｒ５の抵抗比を１：２とすると、出力信号ＤＩＶＯ２とバンドギャップ電圧Ｖｂｇｒの電位が等しくなるように基準電圧Ｖｒｅｆの電位が定まるので、１．８Ｖの基準電圧Ｖｒｅｆを発生させることができる。図３に示す第３の従来例では、そのような基準電圧Ｖｒｅｆをオペアンプ回路ＡＭＰＦ１の非反転入力端子に印加させることにより、１．８Ｖの内部電源電圧ＶＤＤを発生させる。
【００４６】
バンドギャップ電圧Ｖｂｇｒの電圧値を１．５倍する演算をオペアンプ回路ＡＭＰ４に行わせる場合、現実には、バンドギャップ電圧Ｖｂｇｒの発生精度に加えて、オペアンプ回路ＡＭＰ４のオフセットに起因する電圧誤差が基準電圧Ｖｒｅｆの電圧精度に影響を及ぼす。つまり、基準電圧Ｖｒｅｆには、バンドギャップ電圧Ｖｂｇｒからその基準電圧Ｖｒｅｆを発生させる部分の回路による誤差が含まれており、その誤差が内部電源電圧ＶＤＤの電圧精度を低下させている。つまり、図３の従来回路と、図４のようなバンドギャップ回路を組み合わせたときには、図４のオペアンプ回路ＡＭＰ４に起因する誤差が基準電圧に加わるという問題がある。
【００４７】
図５は、第２のバンドギャップ回路の構成を説明する図である。そのバンドギャップ回路は、電流モードのバンドギャップ回路と呼ばれる回路で、図４に示すものとは異なり、任意の基準電圧Ｖｒｅｆを発生させることができる。図５において、ＡＭＰ５はオペアンプ回路、ＡＭＰＯ５はそのオペアンプ回路ＡＭＰ５の出力信号、Ｒ６−Ｒ８は抵抗、ＭＰ２−ＭＰ４はＰＭＯＳトランジスタ、ＩＡＭ、ＩＡＰは内部のモードをそれぞれ示している。他の符号については図４と同じである。
【００４８】
次に動作を説明する。
図５に示すバンドギャップ回路は、図４に示すものと同様に、オペアンプ回路ＡＭＰ５によるフィードバックにより、ノードＩＡＭ、ＩＡＰの電位が（ほぼ）等しくなって安定する。ここでは説明を簡単にするために、ＰＭＯＳトランジスタＭＰ２、ＭＰ３のサイズは等しい、つまりそれらには同じ大きさの電流が流れると想定する。また図４と同じく、ｐｎｐトランジスタＱ２のエミッタ面積はｐｎｐトランジスタＱ１のそれの１０倍とする。ここでもｐｎｐトランジスタＱ１、Ｑ２の各ベース−エミッタ間電圧はそれぞれＶｂｅ１、Ｖｂｅ２で表す。
【００４９】
式（２）より、このバンドギャップ回路では以下の関係があることが分かる。
Ｉ＝ＩＯｅｘｐ（ｑ・Ｖｂｅ１／ｋ・Ｔ）    （９）
Ｉ＝１０・ＩＯｅｘｐ（ｑ・Ｖｂｅ２／ｋ・Ｔ）    （１０）
両辺でそれぞれ割り算して整理すると、式（１１）が得られ、Ｖｂｅ１−Ｖｂｅ２＝ΔＶｂｅと表して整理すると、式（１１）が得られる。
【００５０】
１０＝ｅｘｐ（ｑ・Ｖｂｅ１／ｋ・Ｔ−ｑ・Ｖｂｅ２／ｋ・Ｔ）    （１１）
ΔＶｂｅ＝（ｋ・Ｔ／ｑ）ｌｎ（１０）    （１２）
式（１２）から明らかなように、ｐｎｐトランジスタＱ１、Ｑ２の各ベース−エミッタ間の電圧差ΔＶｂｅは、それらトランジスタＱ１、Ｑ２の電流密度比（＝１０）の対数（＝ｌｎ（１０））と熱電圧（ｋ・Ｔ／ｑ）で表される。この電圧差ΔＶｂｅが抵抗Ｒ３の両端の電位差に等しいので、抵抗Ｒ３にはΔＶｂｅ／Ｒ３の電流が流れる。このため、抵抗Ｒ３に流れる電流ＩＲ３は次のように表される。
【００５１】
ＩＲ３＝  ΔＶｂｅ／Ｒ３    （１３）
ノードＩＡＰ、ＩＡＭの各電位は電圧Ｖｂｅ１と等しいので、抵抗Ｒ６、Ｒ７には同じ抵抗値のものが選ばれる。その抵抗値をＲ６７、各抵抗Ｒ６、Ｒ７に流れる電流をＩＲ６７とすると、その電流ＩＲ６７は以下のようになる。
【００５２】
ＩＲ６７＝Ｖｂｅ１／Ｒ６７    （１４）
説明を簡単にするためにＰＭＯＳトランジスタＭＰ２、ＭＰ３のサイズは等しいと想定しているため、各トランジスタＭＰ２、ＭＰ３に流れる電流は、式（１３）、（１４）でそれぞれ求まる電流の和となる。従って、この電流をＩＭＰ２３とすると次式で表すことができる。
【００５３】
ＩＭＰ２３＝ΔＶｂｅ／Ｒ３＋Ｖｂｅ１／Ｒ６７    （１５）
順方向電圧Ｖｂｅ１は、温度の上昇に伴って減少する負の温度依存性を持ち（式（１））、電圧差ΔＶｂｅは式（１２）に示すように、温度に比例して大きくなる。このことから、適切に定数を選ぶことにより、ＰＭＯＳトランジスタＭＰ２、ＭＰ３に流れる電流ＩＭＰ２３の電流値が温度に依存しないように設計することができる。その電流ＩＭＰ２３と等しい電流を抵抗Ｒ８に流すことにより、温度に依存しない基準電圧Ｖｒｅｆを発生させることができる。仮にＰＭＯＳトランジスタＭＰ２−ＭＰ４のサイズが全て等しく、同じ大きさの電流がそれらに流れるとすると、基準電圧Ｖｒｅｆは次式で表される。
【００５４】
Ｖｒｅｆ＝（ΔＶｂｅ／Ｒ３＋Ｖｂｅ１／Ｒ６７）×Ｒ８    （１６）
式（１６）から明らかなように、抵抗Ｒ８の抵抗値により、基準電圧Ｖｒｅｆの電圧値を任意に選択することができる。このため、オペアンプ回路を用いることなく、任意の電圧値の基準電圧Ｖｒｅｆを直接、発生させることができる。
【００５５】
図４に示すバンドギャップ回路では、ｐｎｐトランジスタＱ１、Ｑ２に流れる電流の比は抵抗Ｒ１、Ｒ２の抵抗比で設計する。これに対し図５に示すバンドギャップ回路では、ＰＭＯＳトランジスタＭＰ２、ＭＰ３のエリア比で設計し、抵抗Ｒ８に流れる電流の値も、ＰＭＯＳトランジスタＭＰ２（或いはＭＰ３）に対するＰＭＯＳトランジスタＭＰ４のエリア比で設計する。このため、ＰＭＯＳトランジスタＭＰ２−ＭＰ４のミスマッチにより、基準電圧Ｖｒｅｆの電圧誤差が大きくなる。つまり、図３の従来回路と、図５のようなバンドギャップ回路を組み合わせた場合にも、ＰＭＯＳトランジスタＭＰ２−ＭＰ４のミスマッチに起因する誤差が基準電圧に加わるという問題がある。
【００５６】
抵抗のマッチングの精度と、ＭＯＳトランジスタのマッチングの精度を比べると、一般に前者のほうが良いと期待できる。これは、抵抗では、その形状や濃度によって抵抗値が決まるのに対して、ＭＯＳトランジスタでは、形状やチャネルの不純物濃度に加えて、酸化膜厚など、他に制御すべきパラメータが存在するためである。このことから、基準電圧Ｖｒｅｆの電圧精度は、図４に示すバンドギャップ回路のほうが高いのが普通である。
【００５７】
上述したように、バンドギャップ回路が発生させる基準電圧Ｖｒｅｆには誤差が含まれている。その誤差は、内部電源電圧ＶＤＤの電圧精度を低下させる。このことから、バンドギャップ電圧Ｖｂｇｒを直接、用いるようにして、その誤差の影響を回避させることが考えられる。
【００５８】
図６は、第３の従来例の変形例によるレギュレータ回路の構成を説明する図である。その変形例は、基準電圧として、バンドギャップ電圧Ｖｂｇｒをオペアンプ回路ＡＭＰＦ１の非反転入力端子に供給するようにしたものである。ＰＭＯＳトランジスタＭＰＰ１ＲのドレインとグランドＧＮＤ間には、抵抗ＲＦ１Ｒ、ＲＦ２Ｆが接続されている。オペアンプ回路ＡＭＰＦ１の反転入力端子は、抵抗ＲＦ１Ｒの他端と接続されている。それにより、その反転入力端子には、抵抗ＲＦ１Ｒ、ＲＦ２Ｆによって構成される分圧回路の出力信号ＤＩＶＯ１Ｒが入力される。
【００５９】
図３に示す第３の従来例は、１．８Ｖの内部電源電圧ＶＤＤを発生させるものである。このため、ドレイン電圧ＶＤＤＲは通常１．８Ｖである。バンドギャップ電圧は１．２Ｖである。このことから、上記分圧回路を構成する抵抗ＲＦ１Ｒ、ＲＦ２Ｒの抵抗比はＲＦ１Ｒ：ＲＦ２Ｒ＝１：２としている。それにより、その分圧回路は、ドレイン電圧ＶＤＤＲを分圧し、１．２Ｖの出力信号ＤＩＶＯ１Ｒを出力する。オペアンプ回路ＡＭＰＦ１の反転入力端子にそのような出力信号ＤＩＶＯ１Ｒを供給するため、１．２Ｖのバンドギャップ電圧Ｖｂｇｒをそのまま用いることができる。
【００６０】
図３に示す第３の従来例、及び図６に示すその変形例では、負荷駆動アンプＡＭＰＬＤ１は一つのみ備えている。しかし、そのようなアンプＡＭＰＬＤ１は複数、用意するのが望ましい場合がある。これは、半導体チップ上の集積回路は、例えばレジスタやメモリ等の常に電源電圧を供給すべき回路部分と、動作時以外は電源電圧を遮断する回路部分と、に分割する場合があるためである。その場合、分割する回路部分の数に等しい負荷駆動アンプを用意するのが普通である。
【００６１】
負荷駆動アンプＡＭＰＬＤ１のような電源回路を複数、用意する場合、内部電源配線長を最小にする観点からは、電源回路は負荷となる回路（デジタル回路）の近傍に配置することが望ましい。この結果、図３に示す第３の従来例（及び図６に示すその変形例）では、負荷駆動アンプＡＭＰＬＤ１とレプリカアンプＡＭＰＬＤ１Ｒが離れた位置に配置させるケースが多くなる。
【００６２】
第３の従来例では、高い精度で内部電源電圧ＶＤＤを発生させるためには、ＰＭＯＳトランジスタＭＰＳ、ＭＰＳＲの特性を高精度で一致させる必要がある。周知のように、製造プロセスによって半導体チップ上に製作される素子の特性は、その半導体チップ上の位置、周辺のレイアウトが影響を及ぼす。それにより、素子の特性を高精度に一致させるためには、物理的な距離が近いことが重要となっている。このため、負荷駆動アンプＡＭＰＬＤ１とレプリカアンプＡＭＰＬＤ１Ｒが離れた位置に配置させると、ＰＭＯＳトランジスタＭＰＳ、ＭＰＳＲの特性を高精度で一致させることが困難となる。
【００６３】
このようなことから、図６に示す変形例のように基準電圧としてバンドギャップ電圧Ｖｂｇｒを用いるようにしても、必ずしも高い精度で内部電源電圧ＶＤＤを発生させることができない。それにより、確実に高い精度で内部電源電圧ＶＤＤを発生できるようにすることが要求されていた。また、そのような内部電源電圧をより簡単な構成で発生できるようにすることも強く望まれていた。つまり、図６のような回路を採用した場合にも、ＰＭＯＳトランジスタＭＰＳ、ＭＰＳＲの物理的な距離が大きくなると、これらＰＭＯＳトランジスタＭＰＳ、ＭＰＳＲのミスマッチに起因する誤差が発生する電源電圧に加わるという問題がある。
【００６４】
本発明は、以上説明した問題を解決し、安定性、高速応答性、及び確実に高い精度での内部電源電圧の発生を実現可能なレギュレータ回路を提供することを第１の目的とする。
また、本発明は、安定性、高速応答性、及び確実に高い精度での内部電源電圧の発生をより簡単な構成で実現させたレギュレータ回路を提供することを第２の目的とする。
【課題を解決するための手段】
【００６５】
本発明の第１の態様のレギュレータ回路は、複数の増幅回路を備えていることを前提とし、複数の増幅回路として、予め定めた一定の電源電圧を発生させて負荷電流を供給するための負荷駆動アンプ、該負荷駆動アンプと基本的に同じ構成のレプリカアンプ、及び該レプリカアンプとフィードバック回路を構成するオペアンプを備え、負荷駆動アンプ、及びレプリカアンプは、オペアンプが出力する第１の信号を入力する第１のトランジスタ、及び電源電圧の第２の信号を抵抗分圧回路により分圧して生成される第３の信号を入力する第２のトランジスタで構成される差動対を備え、オペアンプは、基準となる第４の信号とレプリカアンプから出力される第３の信号の電位差に応じて第１の信号を生成して出力する。
【００６６】
なお、上記負荷駆動アンプ、及びレプリカアンプは、差動対から供給される電流の和を一定にする電流源を備えた構成である、ことが望ましい。
本発明の第２の態様のレギュレータ回路は、少なくとも１つの増幅回路を備えていることを前提とし、基準となる第１の信号を入力する第１のトランジスタ、及び予め定めた一定の電源電圧の第２の信号を出力することで生成される第３の信号を入力する第２のトランジスタで構成される差動対を備えた負荷電流を供給するための負荷駆動アンプと、第２の信号から第３の信号を生成する抵抗分圧回路と、を具備する。
【００６７】
なお、上記負荷駆動アンプは、差動対から供給される電流の和を一定にする電流源を備えた構成である、ことが望ましい。
第３の態様のレギュレータ回路は、上記第１、或いは第２の態様における構成に加え、負荷駆動アンプに第２の信号を安定化するために接続された静電容量手段を充電するための充電用アンプ、を更に具備する。
【００６８】
第４の態様のレギュレータ回路は、上記第１〜第３の何れかの態様における構成に加え、充電用アンプによる静電容量手段の充電が行われる期間、負荷駆動アンプによる第２の信号の出力を停止させる出力停止手段、を更に具備する。その充電用アンプは、負荷駆動アンプと基本的に同じ構成に、第２のトランジスタに流れる電流を制御するための電流制御手段を付加した構成である、ことが望ましい。その電流制御手段は、第２のトランジスタに流れる電流が該第２のトランジスタに印加される電圧に応じて増大するのを抑制する、ことが望ましい。
【００６９】
第５の態様のレギュレータ回路は、上記第１〜第４の何れかの態様における構成に加え、充電用アンプによる充電が終了した後、静電容量手段に充電された電荷を放電させることにより、該静電容量手段への過充電に対応する放電手段、を更に具備する。
【００７０】
上記第１の信号は、バンドギャップ電圧の信号であることが望ましい。
【発明の効果】
【００７１】
本発明では、増幅回路として、第１の信号を入力する第１のトランジスタ、及び電圧レベルが電源電圧となっている第２の信号を出力することで生成される第３の信号を入力する第２のトランジスタで構成される差動対を備えた差動対形増幅回路を採用する。
【００７２】
増幅回路は電流を供給すべき回路ブロックの近傍に配置するのが普通である。このため、複数の増幅回路を有するレギュレータ回路では、増幅回路を狭い範囲内に配置できないことも多いのが実状である。しかし、上記差動対形増幅回路では、マッチングが必要な素子は同じ増幅回路で差動対を構成するトランジスタとなる。このため、増幅回路間の配置に係わらず、マッチングが必要な素子は近傍に配置することができる。この結果、特性値は常に高精度に一致させることができるようになる。従って、確実に高い電圧精度の電源電圧を発生できることとなる。
【００７３】
バンドギャップ電圧は高い精度で発生させることができる。このため、その電圧を電圧レベルとする第１の信号を採用した場合、第１の信号による誤差を最小限に抑えることができる。
【００７４】
供給用増幅回路に第２の信号を安定化するために接続された静電容量手段を充電するための充電用増幅回路、を更に用意した場合には、その静電容量手段の充電をより適切に行えるようになる。それにより、より安定した電源電圧を発生させることができる。その充電用増幅回路として、供給用増幅回路と基本的に同じ構成に、第２のトランジスタに流れる電流を制御するための電流制御手段を付加した構成を採用した場合には、外部電源電圧の電位の変動にもより適切に対応できるようになる。
【００７５】
充電用増幅回路による充電は常に適切に行えるとは限らない。過充電となることがありうる。しかし、充電用増幅回路による充電が終了した後、静電容量手段に充電された電荷を放電させる放電手段を用意することにより、過充電にもより適切、且つ迅速に対応できるようになる。
【００７６】
抵抗はＭＯＳ  ＦＥＴ等と比較して、より高精度に製作することができる。このことから、抵抗により構成した分圧回路により第２の信号から第３の信号の生成を行うようにした場合には、高い精度で第２の信号の電位を分圧させることができる。
【００７７】
上述したことは何れも、信号を発生させる精度をより向上させる。このことから、安定性、及び高速応答性に加えて、確実に高い精度での（内部）電源電圧の発生も実現できるようになる。
【００７８】
上記増幅回路が持つ増幅用のトランジスタを飽和領域で動作させる場合、実用上、十分な利得を得られる。このため、その場合には、安定性、高速応答性、及び確実に高い精度での電源電圧の発生を満足させつつ、供給用増幅回路、レプリカ増幅回路、及びフィードバック用増幅回路のなかから、供給用増幅回路を除くものは省くことが可能となる。それらのなから一つ以上を省くことにより、回路構成はより簡単化でき、製造コストはより抑えることができるようになる。
【発明を実施するための最良の形態】
【００７９】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。
図７は、第１の実施の形態によるレギュレータ回路の構成を説明する図である。図７において、ＡＭＰＦ１はフィードバック制御用のオペアンプ回路、ＬＤＡＲＥＦはそのオペアンプ回路ＡＭＰＦ１の出力信号、Ｖｂｇｒはオペアンプ回路ＡＭＰＦ１の非反転入力端子に印加されるバンドギャップ電圧、Ｃ１、ＣＯＵＴ、ＣＣ１はコンデンサ、ＲＦ１，ＲＦ２、ＲＦ１Ｒ、ＲＦ２Ｒは抵抗、ＤＩＶＯ１Ｒは抵抗ＲＦ１Ｒ、ＲＦ２Ｒで構成される分圧回路からの出力信号、ＡＭＰＬＤ２は内部電源電圧ＶＤＤ発生用の負荷駆動アンプ、ＡＭＰＬＤ２Ｒはその負荷駆動アンプと同じ構成のレプリカ回路（レプリカアンプ）である。
【００８０】
負荷駆動アンプＡＭＰＬＤ２は、２つのＰＭＯＳトランジスタＭＰＬ１、及びＭＰＰ１と、及び３つのＮＮＭＯＳトランジスタＭＮＤ１、ＭＮＤ２、及びＭＮＢ２と、を備えた構成となっている。ＰＭＯＳトランジスタＭＰＬ１、ＭＰＰ１の各ソースには外部電源電圧ＶＣＣが印加され、ＰＭＯＳトランジスタＭＰＬ１のドレインはＮＭＯＳトランジスタＭＮＤ１のドレイン、及びＰＭＯＳトランジスタＭＰＰ１のゲートと接続されている。ＰＰＧ１は、そのゲートに入力される信号である。
【００８１】
ＮＭＯＳトランジスタＭＮＤ１のソースはＮＭＯＳトランジスタＭＮＢ２のドレインと接続され、そのＮＭＯＳトランジスタＭＮＢ２のゲートには出力信号ＬＤＡＲＥＦが入力される。ＮＭＯＳトランジスタＭＮＢ２のソースはグランドＧＮＤと接続されている。
【００８２】
ＮＭＯＳトランジスタＭＮＤ１のソースはＮＭＯＳトランジスタＭＮＤ２のソースと接続され、ＮＭＯＳトランジスタＭＮＤ１とＭＮＤ２は差動回路を構成し、ＮＭＯＳトランジスタＭＮＢ２は差動回路のテイル電流源として働く。つまり、ＮＭＯＳトランジスタＭＮＤ１とＭＮＤ２に流れる電流の合計電流は、ＮＭＯＳトランジスタＭＮＢ２に流れる電流に等しく一定に保たれる。ＮＭＯＳＭＮＤ１のゲートには出力信号ＬＤＡＲＥＦが入力される。ＮＭＯＳトランジスタＭＮＢ２のソースはグランドＧＮＤと接続されている。
【００８３】
ＮＭＯＳトランジスタＭＮＤ２のドレインは、ＰＭＯＳトランジスタＭＰＰ１のドレイン、抵抗ＲＦ１、及びコンデンサＣＯＵＴと接続されている。そのドレイン電圧が内部電源電圧ＶＤＤである。ＮＭＯＳトランジスタＭＮＤ２のソース及びゲートは、それぞれ、ＮＭＯＳトランジスタＭＮＢ２のドレイン、抵抗ＲＦ１の他端と接続されている。抵抗ＲＦ１、ＲＦ２で構成される分圧回路、及びコンデンサＣＯＵＴは、ＰＭＯＳトランジスタＭＰＰ１のドレインとグランドＧＮＤ間を接続している。それにより、その分圧回路からＮＭＯＳトランジスタＭＮＤ２のゲートに入力される出力信号ＤＩＶＯ１の電圧値は、抵抗ＲＦ１、ＲＦ２の抵抗比によって内部電源電圧ＶＤＤを分圧したものとなる。従って、バンドギャップ電圧Ｖｂｇｒが１．２Ｖ、内部電源電圧ＶＤＤが１．８Ｖとすると、その抵抗比はＲＦ１：ＲＦ２＝１：２となる。ＮＣＳ１は内部のノードを表している。
【００８４】
レプリカアンプＡＭＰＬＤ２Ｒは、負荷駆動アンプＡＭＰＬＤ２と基本的に同じ構成となっている。それを構成する素子、及び素子から出力される信号には符号として、負荷駆動アンプＡＭＰＬＤ２で対応するものの符号の最後に「Ｒ」を付加したものを付している。例えばＰＭＯＳトランジスタＭＰＬ１に対応するＰＭＯＳトランジスタにはＭＰＬ１Ｒを符号として付している。そのようにして対応関係を明確にしているため、詳細な説明は省略する。
【００８５】
レプリカアンプＡＭＰＬＤ２Ｒでは、ＮＭＯＳトランジスタＭＮＤ１Ｒのゲート−ドレイン間をコンデンサＣＣ１で接続している。そのコンデンサＣＣ１は、位相補償容量として働く。オペアンプ回路ＡＭＰＦ１の出力端子とグランドＧＮＤ間を接続するコンデンサＣ１は、出力信号ＬＤＡＲＥＦの安定化容量として働く。
【００８６】
ＰＭＯＳトランジスタＭＰＰ１ＲのドレインとグランドＧＮＤ間は、負荷駆動アンプＡＭＰＬＤ２と同様に、抵抗ＲＦ１Ｒ、ＲＥ２Ｒを直列に接続した分圧回路で接続されている。それにより、ＮＭＯＳトランジスタＭＮＤ２Ｒのゲート、及びオペアンプ回路ＡＭＰＦ１の反転入力端子には、そのドレイン電圧ＶＤＤＲを抵抗ＲＦ１Ｒ、ＲＦ２Ｒの抵抗比で分圧して得られる出力信号ＤＩＶＯ１Ｒが入力される。
【００８７】
次に動作を説明する。ここでは、バンドギャップ電圧Ｖｂｇｒの電圧値は１．２Ｖ、内部電源電圧ＶＤＤ（ドレイン電圧ＶＤＤＲ）は１．８Ｖと想定する。その想定では、抵抗ＲＦ１Ｒ、ＲＦ２Ｒの抵抗比は、１．８Ｖのドレイン電圧ＶＤＤＲを分圧して、１．２Ｖの出力信号ＤＩＶＯ１Ｒを出力させるものとなる。
【００８８】
始めに、レプリカアンプＡＭＰＬＤ２Ｒとオペアンプ回路ＡＭＰＦ１で構成されるフィードバック回路の動作について具体的に説明する。
出力信号ＤＩＶＯ１Ｒの電圧値がバンドギャップ電圧Ｖｂｇｒの電圧値より大きくなると、オペアンプ回路ＡＭＰＦ１の出力信号ＬＤＡＲＥＦの電圧値は小さくなる。その電圧値が小さくなることにより、ＮＭＯＳトランジスタＭＮＤ１Ｒに流れる電流は減少する。そのＮＭＯＳとＭＮＤ１Ｒ、ＭＮＤ２Ｒは差動回路を構成し、ＮＭＯＳトランジスタＭＮＢ２Ｒは差動回路のテイル電流源として働く。そのＮＭＯＳトランジスタＭＮＢ２Ｒに流れる電流は信号ＮＢ１によって決まる一定量である。ＮＭＯＳトランジスタＭＮＤ１Ｒに流れる電流が減少することにより、信号ＰＰＧ１Ｒの電位が上昇する。このため、ＰＭＯＳトランジスタＭＰＰ１Ｒを流れる電流は減少し、ドレイン電圧ＶＤＤＲの電位は低くなる。ドレイン電圧ＶＤＤＲの電位が低くなることにより、出力信号ＤＩＶＯ１Ｒの電位が低下、つまりバンドギャップ電圧Ｖｂｇｒの電位と等しくなる方向に変化する。
【００８９】
逆に、出力信号ＤＩＶＯ１Ｒの電圧値がバンドギャップ電圧Ｖｂｇｒの電圧値より小さくなると、オペアンプ回路ＡＭＰＦ１の出力信号ＬＤＡＲＥＦの電圧値は大きくなる。その電圧値が大きくなることにより、ＮＭＯＳトランジスタＭＮＤ１Ｒに流れる電流は増大する。その増大により、信号ＰＰＧ１Ｒの電位が低下し、ＰＭＯＳトランジスタＭＰＰ１Ｒを流れる電流は増大する。そのため、ドレイン電圧ＶＤＤＲの電位は高くなって出力信号ＤＩＶＯ１Ｒの電位が上昇、つまりバンドギャップ電圧Ｖｂｇｒの電位と等しくなる方向に変化する。
【００９０】
上述したようなことから、ＰＭＯＳトランジスタＭＰＬ１Ｒのサイズ、及びそのゲートに入力する信号ＰＢ１の電位は、ＮＭＯＳトランジスタＭＮＤ１Ｒに流れる電流によって出力信号ＰＰＧ１Ｒの電位が変化するように設計する。仮にＰＭＯＳトランジスタＭＰＬ１Ｒに流れる電流が、ＮＭＯＳトランジスタＭＮＢ２Ｒに流れる電流より大きくなるように設計すると、ＰＭＯＳトランジスタＭＰＬ１Ｒに流れる電流が増加しても信号ＰＰＧ１Ｒの電位が低下しなくなる。そのような望ましくない動作が生じないように設計することが必要である。そのような動作は、例えば、ＰＭＯＳトランジスタＭＰＬ１Ｒに流れる電流をＮＭＯＳトランジスタＭＮＢ２Ｒに流れる電流の１／２程度に設計することで回避させることができる。
【００９１】
このような動作により、結局、バンドギャップ電圧Ｖｂｇｒと、ドレイン電圧ＶＤＤＲを分圧した電圧ＤＩＶＯ１Ｒの電位は等しくなる。また出力信号ＬＤＡＲＥＦの電位は、バンドギャップ電圧Ｖｂｇｒと、ドレイン電圧ＶＤＤＲを分圧した電圧ＤＩＶＯ１Ｒの電位が等しくなるように定まる。電源電圧ＶＣＣ、温度、プロセス条件等が変化しても、上で説明したような帰還回路によりバンドギャップ電圧Ｖｂｇｒとドレイン電圧ＶＤＤＲを分圧した電圧ＤＩＶＯ１Ｒに等しくなること、出力信号ＬＤＡＲＥＦの電位は、バンドギャップ電圧Ｖｂｇｒとドレイン電圧ＶＤＤＲを分圧した電圧ＤＩＶＯ１Ｒの電位が等しくなるように定まることは同じである。バンドギャップ電圧Ｖｂｇｒとドレイン電圧ＶＤＤＲを分圧した電圧ＤＩＶＯ１Ｒの電位が等しくなるので、抵抗ＲＦ１、ＲＦ２の抵抗比、抵抗ＲＦ１Ｒ、ＲＦ２Ｒの抵抗比を適切に設計することで、ドレイン電圧ＶＤＤＲの電位を所望の電位に設計できる。例えば、ドレイン電圧ＶＤＤＲの電位が電圧ＤＩＶＯ１Ｒの電位の１．５倍となるように設計することで、１．２Ｖの電位Ｖｂｇｒから、ドレイン電圧ＶＤＤＲを１．８Ｖとできる。
【００９２】
次に、負荷駆動アンプＡＭＰＬＤ２の動作を具体的に説明する。ここでは説明を簡単にするために、各アンプＡＭＰＬＤ２、ＡＭＰＬＤ２Ｒは同じ特性の素子を持っていると想定する。それにより、抵抗ＲＦ１、ＲＦ２の抵抗比は抵抗ＲＦ１Ｒ、ＲＦ２Ｒのそれと同じと想定する。また、素子のミスマッチは考慮しないこととする。なお、レプリカアンプＡＭＰＬＤ２Ｒを構成する素子の特性値は負荷駆動アンプＡＭＰＬＤ２を構成する素子のそれより小さくして、レプリカアンプＡＭＰＬＤ２Ｒを流れる電流をより小さくさせても良い。
【００９３】
各アンプＡＭＰＬＤ２とＡＭＰＬＤ２Ｒを構成する素子のサイズが同じ場合には、負荷駆動アンプＡＭＰＬＤ２に流れる電流と、レプリカアンプＡＭＰＬＤ２Ｒに流れる電流は同じとなるが、レプリカアンプＡＭＰＬＤ２Ｒの素子サイズを、例えば負荷駆動アンプＡＭＰＬＤ２の素子サイズの１／１０に設計しておけば、レプリカアンプＡＭＰＬＤ２Ｒの電流を負荷駆動アンプＡＭＰＬＤ１の電流の１／１０に設計できることは明らかであろう。このようにレプリカアンプＡＭＰＬＤ２Ｒに流れる電流を小さく設計すれば、低消費電力化の効果が得られる。
【００９４】
上記想定では、ドレイン電圧ＶＤＤＲと内部電源電圧ＶＤＤの電位は等しくなる。ＰＭＯＳトランジスタＭＰＰ１、ＭＰＰ１Ｒに流れる電流が等しい場合、ドレイン電圧ＶＤＤＲと内部電源電圧ＶＤＤの電位は完全に一致する。
【００９５】
負荷電流が流れない場合は、内部電源電圧ＶＤＤとドレイン電圧ＶＤＤＲの電位は完全に一致するが、負荷駆動アンプＡＭＰＬＤ２は対象回路の動作に応じて負荷電流を供給しなければならない。このことから、負荷電流が流れる場合の動作について具体的に説明する。
【００９６】
内部電源電圧ＶＤＤによって供給される負荷電流が増大すると、その電圧ＶＤＤは低下する。その低下によって出力信号ＤＩＶＯ１の電位が低下するため、ＮＭＯＳトランジスタＭＮＤ２を流れる電流は減少する。ＮＭＯＳトランジスタＭＮＢ２（のドレイン−ソース間）を流れる電流は信号ＮＢ１によって一定なので、その減少により、ＮＭＯＳトランジスタＭＮＤ１（のドレイン−ソース間）を流れる電流は増大する。その増大によって信号ＰＰＧ１の電位が低下するため、ＰＭＯＳトランジスタＭＰＰ１（のソース−ドレイン間）を流れる電流は増大することになる。
【００９７】
逆に、負荷電流が減少すると、内部電源電圧ＶＤＤは上昇する。その上昇によって出力信号ＤＩＶＯ１の電位も上昇し、ＮＭＯＳトランジスタＭＮＤ２（のドレイン−ソース間）を流れる電流は増大する。ＮＭＯＳトランジスタＭＮＢ２（のドレイン−ソース間）を流れる電流は一定なので、その電流の増大により、ＮＭＯＳトランジスタＭＮＤ１（のドレイン−ソース間）を流れる電流は減少する。その減少によって信号ＰＰＧ１の電位が上昇するため、ＰＭＯＳトランジスタＭＰＰ１（のソース−ドレイン間）を流れる電流は減少することになる。
【００９８】
このように負荷駆動アンプＡＭＰＬＤ２は、負荷電流の増減に応じて、ＰＭＯＳトランジスタＭＰＰ１を流れる電流を増減させるフィードバック機能を備えている。それにより、負荷電流が流れない場合にドレイン電圧ＶＤＤＲと内部電源電圧ＶＤＤが一致させるように設計しても、負荷電流が流れる場合にはそれらの間に電位差が生じる。その電位差は、負荷電流の大きさと、負荷駆動アンプＡＭＰＬＤ２の増幅率とによって決まる。
【００９９】
図２の従来回路では、オペアンプ回路ＡＭＰ１、増幅回路ＡＭＰ２、ＰＭＯＳトランジスタＭＰＰ１の増幅率の積で、ループの利得が決まり、これにより、温度、電源電圧ＶＣＣ、プロセス、負荷電流などが変動しても、内部電源電圧ＶＤＤの電圧値が大きく変化しないように、ループの利得が大きく設計されていた。一方、図７の発明の回路（第１の実施の形態）では、電源電圧ＶＣＣ、温度、プロセス変動による内部電源電圧ＶＤＤ（つまりドレイン電圧ＶＤＤＲ）の電位の変動を抑制する制御ループはオペアンプ回路ＡＭＰＦ１とレプリカアンプＡＭＰＬＤ２Ｒで構成されるループとなっており、オペアンプ回路ＡＭＰＦ１とレプリカアンプＡＭＰＬＤ２Ｒの利得が十分あればよい。これにより、出力信号ＬＤＡＲＥＦの電位を設定することで、各電圧ＶＤＤＲ、ＶＤＤの値が一定となるように制御できる。図７の回路では、負荷電流が変動した場合に、内部電源電圧ＶＤＤの値を一定に保つよう各部の電位を制御する役割を担っているのは、負荷駆動アンプＡＭＰＬＤ２だけであり、負荷駆動アンプＡＭＰＬＤ２は負荷電流変動に対して、内部電源電圧ＶＤＤの変動が所望の範囲に収まるような利得が実現できていればよい。つまり、図２の従来回路のループ利得ほどの大きな利得は負荷駆動アンプＡＭＰＬＤ２自体では必要ない。負荷駆動アンプＡＭＰＬＤ２の電圧利得は、負荷電流変動に対して内部電源電圧ＶＤＤの電位の変動をある程度抑制できる程度の小さな値でよいので、例えば、利得０ｄＢとなる周波数が一定と考えると、利得が小さい分負荷駆動アンプＡＭＰＬＤ２は、帯域が広く、高速な応答が可能となる。
【０１００】
図２の従来回路では、オペアンプ回路ＡＭＰ１、増幅回路ＡＭＰ２、ＰＭＯＳトランジスタＭＰＰ１で構成される単一のループで、温度、電源電圧ＶＣＣ、プロセス、負荷電流などの変動に対応し、このため、ループの利得を大きくする必要があった。一方図７の回路（第１の実施の形態）では、オペアンプ回路ＡＭＰＦ１とレプリカアンプＡＭＰＬＤ２Ｒで構成されるループは、温度、電源電圧ＶＣＣ、プロセスの変動に対応し、この部分のループ利得は大きい必要があるが、負荷駆動アンプＡＭＰＬＤ２内部の帰還ループは負荷電流変動だけに対応し、負荷電流変動だけに対応できればよいので、負荷駆動アンプＡＭＰＬＤ２のループ利得自体は極端に大きくする必要がない。このため、負荷駆動アンプＡＭＰＬＤ２のループ利得を小さくすることで、負荷駆動アンプＡＭＰＬＤ２の帯域を大きくでき、負荷電流が変動したときの応答の高速化が達成されていた。また、図２の従来回路では、大きなループ利得を実現する増幅段ＡＭＰ１、ＡＭＰ２、ＭＰＰ１の信号経路に内部電源電圧ＶＤＤの安定化のための容量ＣＯＵＴが含まれているので、大きなループ利得を実現しながら、容量ＣＯＵＴを高速に駆動するというトレードオフをどう設計するかが本質的に難しくなる問題があったが、図７の回路では、温度、電源電圧ＶＣＣ、プロセスの変動に対応するために大きなループ利得を持たなければならないオペアンプ回路ＡＭＰＦ１とレプリカアンプＡＭＰＬＤ２Ｒで構成されるループの経路には容量ＣＯＵＴは含まれない。容量ＣＯＵＴは負荷電流変動に応答する、比較的利得の小さいループの負荷駆動アンプＡＭＰＬＤ２の信号経路内にあるので、オペアンプ回路ＡＭＰＦ１とレプリカアンプＡＭＰＬＤ２Ｒで構成されるループは、図２の従来回路に比べて高速化することが容易である（容量ＣＯＵＴが含まれない）。
【０１０１】
容量ＣＯＵＴが含まれる負荷駆動アンプＡＭＰＬＤ２のループ利得は、図２の回路のループ利得に比べて小さくてよいので、負荷駆動アンプＡＭＰＬＤ２のループ自体も、図２の回路に比べて高速化が容易である。
【０１０２】
結局、図７の回路（第１の実施の形態）は、温度、電源電圧ＶＣＣ、プロセスの変動に対応するループと、負荷電流変動だけに対応するループを分離することで、図２の従来回路に対して、高速な応答が実現される。
【０１０３】
このように図７の発明の回路は図３の従来回路と同様の制御ループの構成とすることで、負荷電流変動に対する高速応答とループの安定性の両立を達成できる。
図７の容量Ｃ１は負荷駆動アンプの基準電圧ＬＤＡＲＥＦの安定化容量として働く。容量ＣＣ１は位相補償容量として働く。
【０１０４】
図７の発明の回路は、図３の回路と同様な高速化の効果に加えて、以下に説明する特有の利点を実現している。
図７では、図を単純にするために、負荷駆動アンプが１つの場合を図示している。しかし、実際の応用では、異なる制御単位ごとに複数の電源、電源回路を用意することが望ましい場合がある。例えば、チップ内部回路を２つに分割して、常に電源を供給して、レジスタ、メモリ等の内容を保持する回路部分と、動作時以外は電源を遮断して、リーク電流を削減するような回路部分を設ける場合が考えられる。
【０１０５】
このように、チップ内部に複数の電源領域があり、図７のようなレギュレータ回路で、内部電源電圧ＶＤＤを発生する場合は、電源領域の数に等しい電源回路、つまり負荷駆動アンプＡＭＰＬＤ２相当の回路を用意することが自然である。
【０１０６】
このような実際的な状況を考えた場合、図３の従来回路ではマッチングの必要な素子とその配置が問題となる。図３の従来回路では、内部電源電圧ＶＤＤとドレイン電圧ＶＤＤＲの電位を精度よく一致させるためには、ＰＭＯＳトランジスタＭＰＳとＭＰＳＲの素子特性が一致している必要がある。
【０１０７】
複数の電源回路、つまり負荷駆動アンプを用意する場合、内部電源長を最小にする観点からは、負荷となるデジタル回路のそばに、それぞれの負荷駆動アンプ回路を配置することが望ましい。このとき、図３の従来回路では、レプリカアンプＡＭＰＬＤ１Ｒと負荷駆動アンプＡＭＰＬＤ１がチップの異なる場所に配置されることになる。
【０１０８】
複数の負荷駆動アンプＡＭＰＬＤ１相当の回路を、負荷となるデジタル回路の近くに配置すると、ＰＭＯＳトランジスタＭＰＳＲとＭＰＳのチップ上での距離は大きくなる。素子特性を一致させるためには、素子のレイアウト形状を一致させることはもちろん重要であるが、よりよい特性の一致を得るためには、物理的な距離が近いことも重要となる。ＰＭＯＳＭＰＳＲとＭＰＳのチップ上での距離が大きくなると、特性の一致の程度は低下する。このように、図３の従来回路では、複数の負荷駆動アンプＡＭＰＬＤ１相当の回路を使用する場合、特性を一致させることが必要な、ＰＭＯＳトランジスタＭＰＳＲとＭＰＳのチップ上での距離が大きくなり、電圧精度が低下する問題があった。
【０１０９】
一方、図７の発明の回路では、内部電源電圧ＶＤＤとドレイン電圧ＶＤＤＲの電位を精度よく一致させるためには、ＮＭＯＳトランジスタＭＮＤ１とＭＮＤ２の素子特性が一致している必要がある。図７の回路では、複数の負荷駆動アンプＡＭＰＬＤ２相当の回路を、負荷となるデジタル回路の近くに配置しても、マッチング（特性の一致）の必要な、ＮＭＯＳトランジスタＭＮＤ１とＭＮＤ２の距離は大きくならない。マッチング（特性の一致）の必要な素子は、負荷駆動アンプＡＭＰＬＤ２内のトランジスタなので、負荷駆動アンプをどこに配置しても、図３の従来回路のように、マッチングの必要な素子の距離が大きくなることはない。
【０１１０】
つまり、発明の図７の回路では、負荷駆動アンプＡＭＰＬＤ２を、差動対ＮＭＯＳトランジスタＭＮＤ１、ＭＮＤ２、出力トランジスタＭＰＰ１、負荷ＰＭＯＳトランジスタＭＰＬ１で構成し、抵抗分圧回路ＲＦ１、ＲＦ２の出力信号ＤＩＶＯ１を負荷駆動アンプＡＭＰＬＤ２の入力とすることで、マッチング（特性の一致）の必要な素子を、負荷駆動アンプＡＭＰＬＤ２内の差動回路を構成するＮＭＯＳトランジスタＭＮＤ１とＭＮＤ２としている。これにより、複数の負荷駆動アンプを使用する場合でも、マッチング（特性の一致）の必要な素子の距離が大きくなることを防ぎ、電圧精度が低下することを避けられる効果が得られる。
【０１１１】
図７の発明の回路では、図３の従来回路に対して、抵抗ＲＦ１、ＲＦ２、ＲＦ１Ｒ、ＲＦ２Ｒがあらたに追加された素子となっており、この部分の精度も、出力電圧ＶＤＤの精度に影響する。しかし、すでに触れたように、一般に抵抗の比精度はＭＯＳトランジスタの比精度にくらべて高いことが期待できるので、この部分での電圧精度の低下は小さい。また、ＮＭＯＳトランジスタＭＮＤ１、ＭＮＤ２と同様、相対精度が必要な素子は、近くに配置される抵抗ＲＦ１とＲＦ２なので、この部分の抵抗精度に関しても、マッチングの必要な素子は、それぞれの負荷駆動アンプ内部あるいは近傍の素子に限られている。これにより、抵抗分圧回路に関しても、複数の負荷駆動アンプを使用するのに適した回路特性が実現できる利点が得られる。
【０１１２】
また、図７の基準電圧は、抵抗ＲＦ１、ＲＦ２、ＲＦ１Ｒ、ＲＦ２Ｒを用いることで、バンドギャップ電圧Ｖｂｇｒ（１．２Ｖ）としている。これにより、図３の従来回路と異なり、バンドギャップ電圧Ｖｂｇｒを１．５倍に加工したり、電流モードのバンドギャップ回路（図５）を使用する必要がなくなるので、基準電圧の電圧誤差が増加することを避けることができる効果が得られる。
【０１１３】
次に、本実施の形態の変形例について、図８〜図１０を参照して具体的に説明する。
図８は、本実施の形態の第１の変形例の回路構成を説明する図である。
その第１の変形例は、負荷駆動アンプＡＭＰＬＤ２、ＡＭＰＬＤ３の２つを備えたものである。それらは基本的に同じ構成であり、図７と同様に、負荷駆動アンプＡＭＰＬＤ３を構成する素子、及び素子から出力される信号等には符号として、負荷駆動アンプＡＭＰＬＤ２で対応するものの符号の最後に位置する数字を変更したものを付している。ここでは、その数字はそれまでの値に１、或いは２を加えた値の数字としている。例えばＰＭＯＳトランジスタＭＰＬ１に対応するＰＭＯＳトランジスタにはＭＰＬ２を符号として付し、ＮＭＯＳトランジスタＭＮＤ２に対応するＮＭＯＳトランジスタにはＭＮＤ４を付している。そのようにして対応関係を明確にしているため、詳細な説明は省略する。
【０１１４】
その負荷駆動アンプＡＭＰＬＤ３では、ＰＭＯＳトランジスタＭＰＰ２のドレインとグランドＧＮＤ間は抵抗ＲＦ３、ＲＦ４を直列に接続した分圧回路で接続されている。それにより、ＮＭＯＳトランジスタＭＮＤ３のゲートには、内部電源電圧（ドレイン電圧）ＶＤＤＲを抵抗ＲＦ３、ＲＦ４の抵抗比で分圧して得られる出力信号ＤＩＶＯ３が入力される。ＰＭＯＳトランジスタＭＰＰ２のドレインは他に、コンデンサＣＯＵＴと接続されている。
【０１１５】
図８に示す第２の変形例では、２つの負荷駆動アンプＡＭＰＬＤ２、ＡＭＰＬＤ３それぞれが出力する内部電源電圧ＶＤＤは共通の配線を想定している。負荷駆動アンプが１つだけの場合と比較して、負荷電流を供給すべき回路ブロックとの距離はより小さくできるため、配線抵抗もより小さくすることができ、その配線抵抗による電圧降下はより抑えることができる。また、負荷駆動アンプを２つとしても、マッチングが必要なＮＭＯＳトランジスタ間の距離は小さくできるため、その距離が大きくなることによる内部電源電圧ＶＤＤの電圧精度の低下は確実に回避することができる。なお、負荷駆動アンプの数は３つ以上であっても良い。
【０１１６】
図９は、本実施の形態の第２の変形例の回路構成を説明する図である。
その第２の変形例は、負荷駆動アンプＡＭＰＬＤ２、ＡＭＰＬＤ３のそれぞれに内部電源電圧ＶＤＤＢ、ＶＤＤＡの安定化用のコンデンサＣＯＵＴＢ、ＣＯＵＴＡを用意したものである。それにより第２の変形例では、各負荷駆動アンプＡＭＰＬＤ２、ＡＭＰＬＤ３から異なる回路ブロックに負荷電流を供給することを想定している。なお、負荷駆動アンプの数は３つ以上であっても良い。また、複数の負荷駆動アンプから同一の回路ブロックに負荷電流を供給する構成を採用しても良い。
【０１１７】
図８の回路では、２つのアンプ、つまり負荷駆動アンプＡＭＰＬＤ２と負荷駆動アンプＡＭＰＬＤ３を使用し、その出力は内部電源電圧ＶＤＤで共通とした回路例を示したが、図９の回路のように電圧ＶＤＤＡとＶＤＤＢを独立な内部電源電圧とする構成も可能である。図９では、図を簡単にするために、ＮＭＯＳトランジスタＭＮＢ２とＭＮＢ３のゲートは共通なバイアス信号ＮＢ１として示したが、ＮＭＯＳトランジスタＭＮＢ２とＭＮＢ３のゲート電位を独立に制御すれば、内部電源電圧ＶＤＤＡだけあるいは内部電源電圧ＶＤＤＢだけを活性化し、他の負荷駆動アンプはＯＦＦするような制御が可能となる。また、図８、図９ともに負荷駆動アンプの数は２つに限らず任意の数の構成に容易に拡張できること、その制御も各種の拡張が可能なことは明らかであろう。
【０１１８】
内部電源電圧ＶＤＤＡとＶＤＤＢを独立な構成とすると、どちらか一方だけパワーダウンし、リーク電流を削減するような動作を実現することが可能となる。
電圧ＶＤＤＡとＶＤＤＢが別の内部電源点となっている点を除いて、基本的な動作は図７、図８の回路と同じなので、他の部分の詳細な動作説明は省略する。
【０１１９】
図１０は、本実施の形態の第３の変形例の回路構成を説明する図である。
その第３の変形例は、各アンプを独立的に動作できるように第２の変形例を更に変形したものである。それにより、第２の実施例と同じ、或いは基本的に同じものには同一の符号を付している。図１０において、ＰＤＡＸ、ＰＤＢＸ、及びＰＤＲＸは、そのための制御信号（パワーダウン制御信号）である。第２の変形例から異なるのは、それら制御信号に係わる部分なので、その部分についてのみ具体的に説明する。
【０１２０】
制御信号ＰＤＡＸは、負荷駆動アンプＡＭＰＬＤ４用のものである。それは、ソースに外部電源電圧ＶＣＣが印加され、ドレインがＰＭＯＳトランジスタＭＰＰ２のゲートと接続されたＰＭＯＳトランジスタＭＰ２のゲートに入力される。また、ドレインがＮＭＯＳトランジスタＭＮ３のソース、ソースがグランドＧＮＤと接続されたＮＭＯＳトランジスタＭＮ４、ドレインが抵抗ＲＦ４、ソースがグランドＧＮＤに接続されたＮＭＯＳトランジスタＭＮ５の各ゲートにも入力される。ＮＭＯＳトランジスタＭＮ３は図９におけるＮＭＯＳトランジスタＭＮＢ３に対応し、そのドレインはＮＭＯＳトランジスタＭＮＤ３、ＭＮＤ４の各ソースと接続され、そのゲートには信号ＮＢ１に対応する信号ＮＢ２が入力される。負荷駆動アンプＡＭＰＬＤ５、ＡＭＰＬＤ４ＲのＮＭＯＳトランジスタＭＮ６、ＭＮ９はそれぞれ、図９におけるＮＭＯＳトランジスタＭＮＢ２、ＭＮＢ２Ｒに対応する。ＮＭＯＳトランジスタＭＮ３のゲートに入力される信号の符号をＮＢ２にしているのは、ＮＭＯＳトランジスタＭＮ４のオン抵抗を考慮して、それに流れる電流を適切に設定する必要があるためである。
【０１２１】
上述のような構成から、負荷駆動アンプＡＭＰＬＤ４は、制御信号ＰＤＡＸがＬ（低レベル。例えば０Ｖ）となると、信号ＰＰＧ２の電位がＨレベル（＝外部電源電圧ＶＣＣレベル）となり、ＰＭＯＳトランジスタＭＰＰ２に電流が流れなくなる。ＮＭＯＳトランジスタＭＮ４、ＭＮ５でも同様に電流が流れなくなる。逆に制御信号がＨとなると、各ＭＯＳトランジスタＭＰＰ２、ＭＮ４、ＭＮ５は電流が流れることが可能な状態となる。このようなことから、制御信号ＰＤＡＸにより、負荷駆動アンプＡＭＰＬＤ４を独立的に動作させることができる。
【０１２２】
上記ＮＭＯＳトランジスタＭＮ４は、他のアンプＡＭＰＬＤ５、ＡＭＰＬＤ４ＲにおけるＮＭＯＳトランジスタＭＮ７、ＭＮ１０に対応する。ＮＭＯＳトランジスタＭＮ５は同様に、ＮＭＯＳトランジスタＭＮ８、ＭＮ１１に対応する。このようなことから、他のアンプＡＭＰＬＤ５、ＡＭＰＬＤ４Ｒも制御信号ＰＤＢＸ、ＰＤＲＸにより独立的に動作させることができる。なお、一定の信号ＮＢ２がゲートに入力されるＮＭＯＳトランジスタはそのソースがグランドＧＮＤと接続させる位置に配置しても良い。
【０１２３】
以降は、第１の実施の形態、或いはその変形例を動作させるために組み合わせるべき外部回路について、図１１〜図１４を参照して具体的に説明する。
図１１は、バンドギャップ回路の構成を説明する図である。その回路は、バンドギャップ電圧Ｖｂｇｒを供給するためのものである。図１１において、Ｑ１、Ｑ２はｐｎｐ形バイポーラトランジスタ（以降「ｐｎｐトランジスタ」）、Ｒ１−Ｒ３は抵抗、ＡＭＰ３はオペアンプ回路、ＩＡＭ、ＩＡＰは内部のノード、ＭＰ５〜ＭＰ７はＰＭＯＳトランジスタ、ＭＮ１８〜ＭＮ２０はＮＭＯＳトランジスタ、ＳＴＵＰ１はスタートアップ回路、をそれぞれ示している。ｐｎｐトランジスタＱ１、Ｑ２にそれぞれ付された「×１」「×１０」は、それらの間の相対的な面積の比、つまりトランジスタＱ１の面積はトランジスタＱ２の面積の１／１０であることを示している。また、同様に、第１の実施の形態、或いはその変形例に用いられる信号には同一の符号を付している。これは以降でも同様である。
【０１２４】
図１１における抵抗Ｒ１−Ｒ３、ｐｎｐトランジスタＱ１、Ｑ２、及びオペアンプ回路ＡＭＰ３の動作は、図４に示すバンドギャップ回路と基本的に同じである。このことから、他の部分、つまりスタートアップ回路ＳＴＵＰ１に着目して説明する。
【０１２５】
オペアンプ回路ＡＭＰ３は、ノードＩＡＭ、ＩＡＰの電位が等しくなるように制御して、バンドギャップ電圧Ｖｂｇｒを発生させる。しかし、ｐｎｐトランジスタＱ１、Ｑ２に共に電流が流れない場合にも、ノードＩＡＭ、ＩＡＰの電位は等しく、つまりグランドＧＮＤ電位となり、安定点に到達してしまうことになる。この望ましくない安定点を回避するために、スタートアップ回路ＳＴＵＰ１を用いている。
【０１２６】
スタートアップ回路ＳＴＵＰ１では、オペアンプ回路ＡＭＰ３が出力する信号がＮＭＯＳトランジスタＭＮ１８のゲートに入力される。そのドレインには、ゲートに信号ＰＢ１が入力されるＰＭＯＳトランジスタＭＰ５のドレイン、ＮＭＯＳトランジスタＭＮ１９のドレイン、及びＮＭＯＳトランジスタＭＮ２０のゲートと接続されている。
【０１２７】
その信号ＰＢ１は、一定電位の信号である。このため、ＮＭＯＳトランジスタＭＮ１８のゲートに入力される信号の電位が０Ｖとなると、ＰＭＯＳトランジスタＭＰ５からの電流はＮＭＯＳトランジスタＭＮ１８には流れず、ＮＭＯＳトランジスタＭＮ１９、ＭＮ２０に流れる。ＮＭＯＳトランジスタＭＮ２０のゲートに電流が流れることで、ＰＭＯＳトランジスタＭＰ６、及びそれとカレントミラー回路を構成するＰＭＯＳトランジスタＭＰ７にも電流が流れる。それにより、ｐｎｐトランジスタＱ１に電流が流れるため、ノードＩＡＰの電位が上昇して、ノードＩＡＰ、ＩＡＭの間に電位差が生じる。この結果、オペアンプ回路ＡＭＰ３はそれらの電位が等しくなるように制御を行う状態に移行する。
【０１２８】
その状態に移行することにより、オペアンプ回路ＡＭＰ３の出力信号の電圧であるバンドギャップ電圧Ｖｂｇｒは０Ｖではない電位となる。そのような信号がＮＭＯＳトランジスタＭＮ１８のゲートに入力すると、ＰＭＯＳトランジスタＭＰ５から供給される電流はＮＭＯＳトランジスタＭＮ１８に流れるようになり、他のＮＭＯＳトランジスタＭＮ１９、ＭＮ２０には殆ど流れなくなる。それにより以降、スタートアップ回路ＳＴＵＰ１はノードＩＡＰの電位にほとんど影響を及ぼさなくなる。そのスタートアップ回路ＳＴＵＰ１の回路構成は、図１１に示すようなものに限定されるわけではない。望ましくない安定状態から移行させる目的を実現できる回路であれは幅広く採用することができる。
【０１２９】
図１２は、上記オペアンプ回路ＡＭＰ３の構成例を説明する図である。図１２において、ＭＰ８〜ＭＰ１１はＰＭＯＳトランジスタ、ＭＮ２１〜ＭＮ２３はＮＭＯＳトランジスタ、ＣＣ２はコンデンサ、をそれぞれ示している。
【０１３０】
図１２に示すオペアンプ回路ＡＭＰ３では、一定電位の信号ＰＢ１をゲートに入力するＰＭＯＳトランジスタＭＰ８、ＭＰ９は電流源として働く。ＭＯＳトランジスタＭＰ８、ＭＰ１０、ＭＰ１１、ＭＮ２１、及びＭＮ２２は１段目のアンプとして、ＭＯＳトランジスタＭＰ９、及びＭＮ２３は２段目のアンプとして働く。それにより、全体で一般的な２段アンプを構成している。このような構成のオペアンプ回路ＡＭＰ３は、素子数が少ないので、オフセット電圧を小さく抑えることができる。
【０１３１】
図１３は、信号ＰＢ１、ＮＢ１の発生に使用可能なバイアス回路の構成例を説明する図である。図１３において、Ｒ９、Ｒ１０は抵抗、ＭＰ１２〜ＭＰ１７はＰＭＯＳトランジスタ、ＭＮ２４〜ＭＮ２７はＮＭＯＳトランジスタ、ＳＴＵＰ２はスタートアップ回路、をそれぞれ示している。
【０１３２】
この回路では、ＭＯＳトランジスタＭＰ１６、ＭＰ１７、ＭＮ２５、ＭＮ２７、及び抵抗Ｒ１０が動作点を決めるループとして働く。スタートアップ回路ＳＴＵＰ２は、図１１に示すスタートアップ回路ＳＴＵＰ１と同様の目的で動作させるものである。信号ＮＢ１の電位（バイアス電圧）は、ＮＭＯＳトランジスタＭＮ２５のゲート−ソース間電圧、信号ＰＢ１の電位（バイアス電圧）は、ＮＭＯＳトランジスタＭＮ２７のゲート−ソース間電圧に抵抗Ｒ１０の端子間電圧を加えたものとなる。
【０１３３】
この回路には、制御信号としてＰＤＸ、ＰＤが用いられている。制御信号ＰＤＸは、ＭＯＳトランジスタＭＰ１２、ＭＰ１３、及びＭＮ２４の各ゲートに入力され、制御信号ＰＤはＮＭＯＳトランジスタＭＮ２６のゲートに入力される。通常の動作時は、制御信号ＰＤＸ、ＰＤはそれぞれＨ、Ｌとされ、停止時は、制御信号ＰＤＸ、ＰＤはそれぞれＬ、Ｈとされる。
【０１３４】
バイアス回路の構成は、図１３に示すようなものに限定されない。一定電位の信号を安定して高精度に発生できるものであれば幅広く採用することができる。
図１４は、上記オペアンプ回路ＡＭＰＦ１の構成例を説明する図である。図１４において、ＭＰ１８〜ＭＰ２１はＰＭＯＳトランジスタ、ＭＮ２８〜ＭＮ３２はＮＭＯＳトランジスタ、をそれぞれ示している。
【０１３５】
この回路では、ＮＭＯＳトランジスタＭＮ２８〜ＭＮ３０が差動回路を構成し、差動回路の負荷となるＮＭＯＳトランジスタＭＰ１８、ＭＰ１９はそれぞれ、ＰＭＯＳトランジスタＭＰ２０、ＭＰ２１とカレントミラー回路を構成している。出力信号ＤＩＶＯ１ＲはＮＭＯＳトランジスタＭＮ２８のゲートに入力され、バンドギャップ電圧ＶｂｇｒはＮＭＯＳトランジスタＭＮ２９のゲートに印加される。ＰＭＯＳトランジスタＭＰ２０からの電流は、ＮＭＯＳトランジスタＭＮ３１に流れ、そのトランジスタＭＮ３１とカレントミラー回路を構成するＮＭＯＳトランジスタＭＮ３２に流れる。それにより、差動回路のＮＭＯＳトランジスタＭＮ２８、ＭＮ２９にそれぞれ流れる電流は、ＭＯＳトランジスタＭＮ３２、ＭＰ２１に流れる（コピーされる）。出力信号ＬＤＡＲＥＦは、ＰＭＯＳトランジスタＭＰ２１のドレインから出力される信号である。この結果、出力信号ＤＩＶＯ１Ｒとバンドギャップ電圧Ｖｂｇｒの電位差に応じた電位の出力信号ＬＤＡＲＥＦを出力する。
【０１３６】
図１４に示すような回路構成は比較的に単純であり、出力信号ＬＤＡＲＥＦの電圧範囲も比較的に広くすることができる。図１４に示すようなものとは異なる回路構成を採用しても良い。
＜第２の実施の形態＞
図７の回路では、レプリカアンプ（ＡＭＰＬＤ２Ｒ）と負荷駆動アンプ（ＡＭＰＬＤ２）がそれぞれ１つの場合の回路例を示した。原理的な動作の説明のために、もっとも単純な回路構成を示したが、図７の回路では、電源投入時に、内部電源ＶＤＤの電位が上昇しすぎる場合がある。このような場合には、図１５のような回路として、電源投入時にも内部電源ＶＤＤの電位が高くなりすぎないようにすることができる。この電源投入時の動作について図１５の回路と図７の回路の違いを説明する。
【０１３７】
図１５は、第２の実施の形態によるレギュレータ回路の構成を説明する図である。その図１５では、図７に示すものと同じ、或いは基本的に同じものには同一の符号を付している。このことから、図７に無い符号に着目して説明する。
【０１３８】
第２の実施の形態では、負荷駆動アンプＡＭＰＬＤ２に加えて、電源投入時に容量ＣＯＵＴを充電するためのアンプＡＭＰＬＤＳ２が加えられている。その電源投入時用アンプＡＭＰＬＤＳ２は、ＮＭＯＳトランジスタＭＮＣＳ１のドレイン、ＰＭＯＳトランジスタＭＰＬＳ１、ＭＰＰＳ１のソースには外部電源電圧ＶＣＣが印加され、ＮＭＯＳトランジスタＭＮＣＳ１のソース、及びＰＭＯＳトランジスタＭＰＬＳ１のドレインはＮＭＯＳトランジスタＭＮＤＳ１のドレイン、及びＰＭＯＳトランジスタＭＰＰＳ１のゲートに接続されている。ＮＭＯＳトランジスタＭＮＤＳ１のゲートには出力信号ＬＤＡＲＥＦが入力され、そのソースはＮＭＯＳトランジスタＭＮＢＳ１のドレインと接続されている。ＮＭＯＳトランジスタＭＮＢＳ１のゲートには信号ＮＢ１が入力され、そのソースはグランドＧＮＤと接続されている。
【０１３９】
一方、ＰＭＯＳトランジスタＭＰＰＳ１のドレインは、ＮＭＯＳトランジスタＭＮＤＳ２のドレイン、及びコンデンサＣＯＵＴと接続されている。ＮＭＯＳトランジスタＭＮＤＳ２のゲートには出力信号ＤＩＶＯ１が入力され、そのソースはＮＭＯＳトランジスタＭＮＢＳ２、ＭＮＤＳ１のドレイン、ソースと接続されている。
【０１４０】
負荷駆動アンプＡＭＰＬＤ２のＰＭＯＳトランジスタＭＰＰ１のゲートには、ソースに外部電源電圧ＶＣＣが印加されるＰＭＯＳトランジスタＭＰ２２のドレインと接続されている。そのＰＭＯＳトランジスタＭＰ２２のゲートには、インバータ回路ＩＮＶ１の出力信号ＲＳＴＬＸが出力されるようになっている。そのインバータ回路ＩＮＶ１は、図１６に示す低電圧検出回路から出力される信号ＲＳＴＬを入力し、それを反転したものを出力
信号ＲＳＴＬＸとして出力する。
【０１４１】
ここで、上記電源投入時用アンプＡＭＰＬＤＳ２、信号ＲＳＴＬ、インバータ回路ＩＮＶ１、及びＰＭＯＳトランジスタＭＰ２２の目的と働きについて説明する。
ＰＭＯＳトランジスタＭＰＰ１は、デジタル回路の動作時の最大電流を供給できなければならないので、そのサイズは大きい。このトランジスタＭＰＰ１でコンデンサＣＯＵＴを充電すると、内部電源電圧ＶＤＤが規定の１．８Ｖを大きく越えてオーバーシュートしてしまうことがある。そこで、よりサイズの小さいＰＭＯＳトランジスタを用いて電源投入時におけるコンデンサＣＯＵＴの充電を行い、その投入時にはＰＭＯＳトランジスタＭＰＰ１を強制的にオフさせることにより、オーバーシュートを防止している。電源投入時用アンプＡＭＰＬＤＳ２は、電源投入時専用のものとして用意している。
【０１４２】
信号ＲＳＴＬは電源投入直後から一定期間Ｈとなる。そのため、信号ＲＳＴＬＸは、その一定期間が経過するまでの間Ｌとなる。その信号ＲＳＴＬＸがＬの状態では、ＰＭＯＳトランジスタＭＰ２２はオン状態となり、信号ＰＧＧ１の電位は外部電源電圧ＶＣＣと等しくなる。この結果、電源投入直後から一定期間、ＰＭＯＳトランジスタＭＰＰ１は強制的にオフとなる。その一定期間が経過した後、オン状態となる。
【０１４３】
その一定期間内での充電に用いられるＰＭＯＳトランジスタＭＰＰＳ１は、そのサイズはＰＭＯＳトランジスタＭＰＰ１のそれよりも小さく、且つコンデンサＣＯＵＴを一定時間で充電するのに必要最小限の大きさとする。このことから、ＰＭＯＳトランジスタＭＰＰＳ１は、ＰＭＯＳトランジスタＭＰＰ１とは独立に最適なものを設計する。その大きさを必要最小限のものとするのは、オーバーシュート分（ここでは１．８Ｖを越えた分）を最小にできるためである。
【０１４４】
負荷駆動アンプＡＭＰＬＤＳ２は、ＮＭＯＳトランジスタＭＮＣＳ１が追加されているが、それ以外は基本的には他のアンプＡＭＰＬＤ２、ＡＭＰＬＤ２Ｒと同じ構成である。
ＰＭＯＳトランジスタＭＰＰＳ１のサイズは、その抵抗値が最大となる条件でも、信号ＲＳＴＬがＨとなっている一定期間内にコンデンサＣＯＵＴを充電できるものであることが望ましい。その抵抗値が最大となる条件は、外部電源電圧ＶＣＣが最小、しきい電圧Ｖｔｈが最大、温度が最大といった条件となる。このような条件でサイズを決定すると、例えば外部電源電圧ＶＤＤが最大の場合には、ＰＭＯＳトランジスタＭＰＰＳ１の抵抗値はその電圧ＶＤＤが最小の場合と比較して小さくなる。
【０１４５】
コンデンサＣＯＵＴの充電にＰＭＯＳトランジスタＭＰＰＳ１を用いるのは、過充電を防止するのが目的である。このため、その抵抗値が大きく変化するのは望ましくない。しかし、レギュレータ回路が対応可能な外部電源電圧ＶＣＣの範囲は広いことが望ましいので、ＰＭＯＳトランジスタＭＰＰＳ１の等価抵抗値は電源電圧ＶＣＣに大きく依存し、その抵抗値は大きく変化する。このことから、ＮＭＯＳトランジスタＭＮＣＳ１はその抵抗値が大きく変化するのを防止するために設けている。
【０１４６】
外部電源電圧ＶＣＣが例えば２Ｖの場合、ＰＭＯＳトランジスタＭＰＰＳ１に入力する信号ＰＰＧＳ１の電位は、グランドＧＮＤレベルとなる。ＮＭＯＳトランジスタＭＮＣＳ１が無い場合、その信号ＰＰＧＳ１の電位は、電源電圧ＶＣＣが４ＶのときでもグランドＧＮＤレベルとなる。このため、ＰＭＯＳトランジスタＭＰＰＳ１のゲート、ソースの電圧は電源電圧ＶＣＣとほぼ同じとなり、電源電圧ＶＣＣによってオン抵抗は大きく変化する。
【０１４７】
一方、ＮＭＯＳトランジスタＭＮＣＳ１が有る場合には、外部電源電圧ＶＣＣが例えば２Ｖであれば信号ＰＰＧＳ１の電位はグランドＧＮＤレベルとなるが、電源電圧ＶＣＣが４Ｖとなっても、ＮＭＯＳトランジスタＭＮＣＳ１のゲート電圧からしきい電圧Ｖｔｈ程度、低い電位よりは低くならない。つまり信号ＰＰＧＳ１の電位は、信号ＰＢ１の電位からしきい電圧Ｖｔｈ程度、低い電位よりは低くならない。このため、ＰＭＯＳトランジスタＭＰＰＳ１のゲート、ソースの電圧は電源電圧ＶＣＣに大きく依存しないようになる。これにより、電源電圧ＶＣＣによってＰＭＯＳトランジスタＭＰＰＳ１のオン抵抗が大きく変化するのを防止している。その抵抗が大きく変化しないため、コンデンサＣＯＵＴを過度に充電することを防止することができる。
【０１４８】
また、電源投入時用アンプＡＭＰＬＤＳ２では、電源電圧ＶＣＣが大きい場合に、ＰＭＯＳトランジスタＭＰＰＳ１のゲート電位が低くなりすぎないように、ＮＭＯＳトランジスタＭＮＣＳ１で信号ＰＰＧＳ１の電位をクリップし、ＰＭＯＳトランジスタＭＰＰＳ１の抵抗の電源電圧依存性を緩和している。これにより、その抵抗値が電源電圧ＶＣＣによって大きく変化することは確実に防止でき、それによってコンデンサＣＯＵＴの充電は常に適切に行えるようになる。
【０１４９】
なお、ＮＭＯＳトランジスタＭＮＣＳ１のゲートには信号ＰＢ１を入力するようになっているが、ゲート電位が下がりすぎないようにする信号であれば良い。
次に、ＰＭＯＳトランジスタＭＰ２３、ＭＰ２４、ＮＭＯＳトランジスタＭＮ３３、及び抵抗ＲＳＦ１の働きについて説明する。それらの素子は、コンデンサＣＯＵＴの電位が内部電源電圧ＶＤＤの定められた電圧値を越えるのを抑えるためのものである。
【０１５０】
ＰＭＯＳトランジスタＭＰ２３のソース電位はドレイン電圧ＶＤＤＲである。信号ＮＢ１をゲートに入力させるＮＭＯＳトランジスタＭＮ３３で一定電流を流すことで、そのトランジスタＭＮ３３のドレイン電位は、ドレイン電圧ＶＤＤＲからＰＭＯＳトランジスタＭＰ２３のしきい電圧Ｖｔｈ程度、低いものとなる。ＰＭＯＳトランジスタＭＰ２４のゲート電位、つまり信号ＮＰＧＳ１の電位は、そのドレイン電位から、抵抗値ＲＳＦ１×ＰＭＯＳトランジスタＭＮ３３の電流値の分だけ高くなる。それにより、内部電源電圧ＶＤＤの電位が、ドレイン電圧ＶＤＤＲより、抵抗値ＲＳＦ１×ＰＭＯＳトランジスタＭＮ３３の電流値の分だけ高くなると、ＰＭＯＳトランジスタＭＰ２４のゲート−ソース間電圧はしきい電圧Ｖｔｈを越え、そのトランジスタＭＰ２４に電流が流れるようになっている。それにより、内部電源電圧ＶＤＤの所望の値（ここでは１．８Ｖ）を越える上昇、つまりコンデンサＣＯＵＴの過充電が抑えられることになる。
【０１５１】
ＮＭＯＳトランジスタＭＮ３４は、電源投入後の一定期間だけ電流を流すために働く。そのために、ゲートに入力される信号ＮＩＳＴは、信号ＲＳＴＬがＨからＬに変化した時点から一定期間だけＨとなる。これは、ＰＭＯＳトランジスタＭＰＰＳ１により充電を行った結果、コンデンサＣＯＵＴを過充電してしまう可能性があるためである。このため、その充電が終了した後、ＮＭＯＳトランジスタＭＮ３４により過充電分をグランドＧＮＤに流すようにして、内部電源電圧ＶＤＤの電位が高くなりすぎるのを防止させている。
【０１５２】
このように、図１５の回路では、負荷駆動アンプＡＭＰＬＤ２に加えて、電源投入時用のアンプＡＭＰＬＤＳ２を用意し、電源投入時には、アンプＡＭＰＬＤＳ２で、容量ＣＯＵＴを充電することで、容量ＣＯＵＴを過度に充電し、名部電源電圧ＶＤＤの電位が所望の値から大幅に高い電位となることを防いでいる。
【０１５３】
また、電源投入時用のアンプＡＭＰＬＤＳ２では、電源投入時に容量ＣＯＵＴを充電する出力トランジスタＭＰＰＳ１のゲート電位が、電源電圧ＶＣＣが大きい場合に、低い電位となりすぎないよう、ＮＭＯＳトランジスタＭＮＣＳ１で、信号ＰＰＧＳ１の電位をクリップすることで、出力トランジスタＭＰＰＳ１の抵抗の電源電圧依存性を緩和している。これにより、出力トランジスタＭＰＰＳ１の抵抗値が電源電圧ＶＣＣで大きく変化することを防止でき、これも、内部電源電圧ＶＤＤの電位の過度の上昇を防ぐことに寄与する。
【０１５４】
図１５ではＮＭＯＳトランジスタＭＮＣＳ１のゲート電位を電位ＰＢ１とする回路を示したが、ＮＭＯＳトランジスタＭＮＣＳ１のゲート電位は、電位ＰＢ１に限らず、信号ＰＰＧＳ１の電位が下がり過ぎないようにする目的に沿う電位、信号であればよい。この目的に沿った各種の変形が可能である。
【０１５５】
また、ＰＭＯＳトランジスタＭＰ２４とそのゲート電圧ＮＰＧＳ１の発生部分も、内部電源電圧ＶＤＤの電位の過度の上昇を防ぐことに寄与する。
さらに、ＮＭＯＳトランジスタＭＮ３４を制御し、内部電源電圧ＶＤＤの電荷を放電することでも、電源投入時に、内部電源電圧ＶＤＤの電位が高くなりすぎることを防ぐ効果が得られる。
【０１５６】
図１６は、上記低電圧検出回路の構成例を説明する図である。次に図１６を参照して、その回路について具体的に説明する。図１６において、Ｒ１１〜Ｒ１３は抵抗、ＣＯＭＰ１はコンパレータ回路、ＭＰ２５はＰＭＯＳトランジスタ、ＭＮ３５はＮＭＯＳトランジスタ、ＶＴＬは抵抗Ｒ１１〜Ｒ１３で構成された分圧回路からコンパレータ回路ＣＯＭＰ１の反転入力端子に出力される出力信号、をそれぞれ示している。
【０１５７】
ＰＭＯＳトランジスタＭＰ２５のゲートに入力される信号ＰＤは、上述したように、通常動作時にのみＬとされる信号である。このため、通常動作時は、コンパレータ回路ＣＯＭＰ１は、非反転入力端子に入力されるバンドギャップ電圧Ｖｂｇｒと、ＰＭＯＳトランジスタＭＰ２５を介して供給される外部電源電圧ＶＣＣが抵抗Ｒ１１分、低下した電位の出力信号ＶＴＬとを比較する。その比較結果が出力信号ＲＳＴＬとして出力される。その出力信号ＲＳＴＬは、電源投入直後から一定期間Ｈとなる。
【０１５８】
その出力信号ＲＳＴＬは、ドレイン、ソースが抵抗Ｒ１３の両端と接続されたＮＭＯＳトランジスタＭＮ３５のゲートに入力される。このため、ＮＭＯＳトランジスタＭＮ３５には、オン状態では抵抗Ｒ１２から供給される電流の殆どが流れる。オフ状態ではその電流は抵抗Ｒ１３を流れる。それにより、抵抗Ｒ１１〜Ｒ１３で構成される分圧回路による分圧比はＮＭＯＳトランジスタＭＮ３５がオン状態か否かによって変化する。これを利用して、抵抗Ｒ１３とＮＭＯＳトランジスタＭＮ３５はヒステリシス特性を実現させるように働く。
【０１５９】
図１７は、上記コンパレータ回路ＣＯＭＰ１の構成例を説明する図である。図１７において、ＭＰ２６〜ＭＰ３５はＰＭＯＳトランジスタ、ＭＮ３６〜ＭＮ４５はＮＭＯＳトランジスタ、Ｒ１４〜Ｒ１７は抵抗、Ｃ２、Ｃ３はコンデンサ、ＲＳＴ１、ＲＳＴ１Ｘ、ＲＳＴＬ２、及びＲＳＴＬＸは内部のノード、ＩＮＶ２〜ＩＮＶ５はインバータ回路、ＳＣＨＭ１、ＳＣＨＭ２はシュミット回路、ＮＡＮＤ１、ＮＡＮＤ２はＮＡＮＤ回路、をそれぞれ示している。信号ＰＤは、通常動作時にＬ、停止時にＨとなる信号である。信号ＰＤＸは逆に、通常動作時にＨ、停止時にＬとなる信号である。
【０１６０】
分圧回路による出力信号ＶＴＬは、バンドギャップ電圧Ｖｂｇｒより低い電位となるように設定される。その信号ＶＴＬがバンドギャップ電圧Ｖｂｇｒより高い電位となると、ＮＭＯＳトランジスタＭＮ３７に流れる電流はＮＭＯＳトランジスタＭＮ３６を流れる電流より大きくなる。トランジスタＭＮ３７の電流はカレントミラー回路を構成するＰＭＯＳトランジスタＭＰ２９に流れ、トランジスタＭＮ３６の電流は同様にしてＰＭＯＳトランジスタＭＰ２８に流れる。それにより、その電流は更にＮＭＯＳトランジスタＭＮ４０に流れる。ＰＭＯＳトランジスタＭＰ２９の電流はＮＭＯＳトランジスタＭＮ４０の電流より大きいので、ノードＲＳＴ１の電位はＨとなる。抵抗Ｒ１４は、トランジスタＭＮ３６、ＭＮ３７が動作しないような低い電源電圧ＶＣＣのときに、ノードＲＳＴ１の電位をＨに維持させるために働く。
【０１６１】
ノードＲＳＴ１の電位がＨとなると、ＮＭＯＳトランジスタＭＮ４２がオンとなる。そのため、ノードＲＳＴ１Ｘの電位はＬとなり、その結果、ノード（信号）ＲＳＴＬの電位はＨとなる。抵抗Ｒ１６は、抵抗Ｒ１４と同様に、ＮＭＯＳトランジスタＭＮ３６、ＭＮ３７による比較が適切に行えないような低い電源電圧ＶＣＣの場合に、ノードＲＳＴＬの電位をＨに維持させるために働く。信号ＶＴＬがバンドギャップ電圧Ｖｂｇｒより低い電位となると、各ノードＲＳＴ１、ＲＳＴＬの電位は逆になる。各ノードＲＳＴ１、ＲＳＴＬの電位はそれぞれＬ、Ｈとなる。
【０１６２】
ＮＭＯＳトランジスタＭＮ３６、ＭＮ３７で構成される差動回路が動作する場合には、信号ＶＴＬとバンドギャップ電圧Ｖｂｇｒの電位を比較して、ノード（信号）ＲＳＴＬの電位が決まる。電源電圧ＶＣＣの立ち上がり時には、それらの比較とは別に、コンデンサＣ２によってその電位を決定するように回路は動作する。
【０１６３】
信号ＶＴＬがバンドギャップ電圧Ｖｂｇｒより低い電位から上昇し、そのバンドギャップ電圧Ｖｂｇｒを越えると、ノードＲＳＴ１の電位はＬとなって、ＮＭＯＳトランジスタＭＮ４２がオフし、ノードＲＳＴ１Ｘの電位は上昇を開始する。その上昇にかかる時間は、コンデンサＣ２と抵抗Ｒ１５で決まる時定数で設計できる。
【０１６４】
電源投入直後は、バンドギャップ回路が安定するまでの時間が必要になる。安定する以前に信号ＶＴＬとバンドギャップ電圧Ｖｂｇｒの電位を比較しても、正しい比較結果を得られるとは限らない。このようなことから、コンデンサＣ２により、安定するまでの間、ノードＲＳＴ１Ｘの電位をＬ、ノードＲＳＴＬの電位をＨに保つようにしている。
【０１６５】
例えば電源電圧ＶＣＣがステップ状に立ち上がる場合を考える。この場合、信号ＶＴＬの電位もステップ状に立ち上がるので、その電位は電源投入直後からバンドギャップ電圧Ｖｂｇｒより高くなる。しかし、このような場合でも、コンデンサＣ２と抵抗Ｒ１５の時定数で決まる期間、ノードＲＳＴ１ＸはＬに保たれ、その後にＨとなる。このことから、ノード（信号）ＲＳＴＬは低電圧検出回路の出力として用いることができるだけでなく、パワーオンリセット回路の出力としても用いることができる。
【０１６６】
一方、電源電圧ＶＣＣがランプ状に立ち上がる場合には、信号ＶＴＬがバンドギャップ電圧Ｖｂｇｒの電位を越えるまで、ＮＭＯＳトランジスタＭＮ４２がオンしているため、ノードＲＳＴ１Ｘ、ＲＳＴＬの各電位はそれぞれＬ、Ｈとなっている。その電位を越えると、ノードＲＳＴ１の電位はＬとなる。それにより、コンデンサＣ２の充電が始まり、時定数で決まる時間が経過した後、ノートＲＳＴ１Ｘ、ＲＳＴＬの各電位はそれぞれＨ、Ｌに変化する。
【０１６７】
このようなことから、バンドギャップ回路が出力する信号ＲＳＴＬは、電源投入直後から一定期間のみＨとなる。そのような信号ＲＳＴＬをインバータ回路ＩＮＶ１に入力させることにより、図１５を参照して説明した動作が実現される。
【０１６８】
ＮＡＮＤ回路ＮＡＮＤ１は、制御信号ＰＤＸを用いた論理積を出力することから、停止時には信号ＲＳＴＬをＬに固定する回路として働く。それにより、停止時に信号ＲＳＴＬがＨとなっていることで不具合が生じるのを回避させている。
【０１６９】
次に、信号ＮＩＳＴを発生させる回路部分について説明する。
ノードＲＳＴ１の電位がＬとなると、ＮＭＯＳトランジスタＭＮ４４がオフし、抵抗Ｒ１７によりコンデンサＣ３の充電が始まる。ノードＲＳＴＬ２の電位は、コンデンサＣ３と抵抗Ｒ１７の時定数で決まる期間Ｌに保たれる。その後、電位はＨに変化する。ノードＳＴＬ２、ＲＳＴＬの各電位を、インバータ回路ＩＮＶ４、ＩＮＶ５、及びＮＡＮＤ回路ＮＡＮＤ３で構成される回路で加工することにより、信号ＮＩＳＴは生成される。インバータ回路ＩＮＶ４からＮＡＮＤ回路ＮＡＮＤ３への信号はノードＲＳＴＬＸを介して出力される。
【０１７０】
コンデンサＣ３と抵抗Ｒ１７で求まる時定数（積）を、コンデンサＣ２と抵抗Ｒ１５で求まる時定数（積）より大きくする設計すると、ノードＲＳＴ１Ｘの電位がＨに変化した後に、ノードＲＳＴ２Ｘの電位がＬからＨに変化するようになる。それにより、ノードＲＳＴＬ、ＲＳＴＬ２の各電位は、電源投入後、先ずノードＲＳＴＬがＨからＬに変化し、その次にノードＲＳＴＬ２がＨからＬに変化するようになる。このため、ノードＲＳＴＬがＨからＬに変化した後の一定期間だけ信号ＮＩＳＴをＨとさせることができる。
【０１７１】
図１８〜図２０は、図１５〜図１７に示す回路に流れる信号、或いはノードの動作波形例を説明するグラフである。それらのグラフの横軸は時間、縦軸は電圧、或いは電流を表している。
【０１７２】
図１８（ａ）は、外部電源電圧ＶＣＣの動作波形例を示すグラフである。その電圧ＶＣＣはステップ状に立ち上がっている。
図１８（ｂ）は、内部電源電圧ＶＤＤ、及びバンドギャップ電圧Ｖｂｇｒの動作波形例を示すグラフ、図１８（ｃ）は負荷電流の動作波形例を示すグラフである。電源電圧ＶＣＣがステップ状に立ち上がってから時間１ｍｓが経過した後、約５０ｍＡの負荷電流が流れ、時間２ｍｓが経過した後、その負荷電流の供給が終了している。バンドギャップ電圧Ｖｂｇｒは、電源投入直後、１．５Ｖを越えるほど上昇し、その後１．２Ｖで安定している。
【０１７３】
図１８（ｄ）は、ノードＲＳＴＬＸの動作波形例を示すグラフである。その波形は、ノードＲＳＴＬの反転信号である。それにより、ノードＲＳＴＬの電位は、電源投入直後の一定期間のみＨとなることを示している。
【０１７４】
図１９（ａ）は、信号ＶＴＬの動作波形例を示すグラフである。電源投入後、その電位は２Ｖ程度まで上昇している。
図１９（ｂ）は、信号ＤＩＶＯ１Ｒの動作波形例を示すグラフ、図１９（ｃ）は、信号ＬＤＡＲＥＦの動作波形例を示すグラフ、図１９（ｄ）は、ドレイン電圧ＶＤＤＲの動作波形例を示すグラフ、図１９（ｆ）は、信号ＤＩＶＯ１の動作波形例を示すグラフである。それらの信号、及び電圧ＶＤＤＲは何れも、電源投入後、直ちに安定している。ドレイン電圧ＶＤＤＲは１．８Ｖで安定し、信号ＤＩＶＯ１Ｒは１．２Ｖで安定している。
【０１７５】
図１９（e）は、信号ＰＰＧ１（ＰＭＯＳトランジスタＭＰＰ１のゲート電圧）の動作波形例を示すグラフ、図２０（ａ）はノードＲＳＴＬ２の動作波形例を示すグラフ、図２０（ｂ）は、信号ＮＩＳＴの動作波形例を示すグラフ、図２０（ｃ）は、ＰＰＧＳ１（ＰＭＯＳトランジスタＭＰＰＳ１のゲート電圧）の動作波形例を示すグラフである。
【０１７６】
ノード（信号）ＲＳＴＬは、図１８（ｄ）に示すノードＲＳＴＬＸがＨとなるまでの間、Ｈとなる。ノードＲＳＴＬ２は、ノードＲＳＴＬＸがＨからＬとなった後も一定期間Ｈを保つ。信号ＮＩＳＴはその一定期間Ｈを保つ間のみＨとなっている。信号ＰＰＧＳ１は、信号ＲＳＴＬがＨとなっている期間、信号ＮＩＳＴはＨとなっている期間、及び負荷電流が流れている期間、それら以外の期間より低い電位となっている。信号ＰＰＧ１は、信号ＲＳＴＬがＨとなっている期間を除く、電位が低い期間だけ、その電位が低くなっている。このことから、信号ＲＳＴＬがＨとなっている期間は電源投入時用アンプＡＭＰＬＤＳ２のみによりコンデンサＣＯＵＴの充電が行われ、それ以外の期間は２つのアンプＡＭＰＬＤ２、ＡＭＰＬＤＳ２により内部電源電圧ＶＤＤの供給が行われたことが分かる。
【０１７７】
なお、第２の実施の形態では、コンデンサ充電用の電源投入時用アンプＡＭＰＬＤＳ２を通常動作用の負荷駆動アンプＡＭＰＬＤ２毎に用意した形となっているが、負荷駆動アンプＡＭＰＬＤ２のような電源回路を複数、備えている場合には、全ての電源回路毎に用意しなくとも良い。また、コンデンサＣＯＵＴの過充電を考慮する必要性が低いような場合には、充電後の放電用回路（ＰＭＯＳトランジスタＭＰ２３、ＭＰ２４、ＮＭＯＳトランジスタＭＮ３３、及び抵抗ＲＳＦ１で構成されるような回路）は用意しなくとも良い。
＜第３の実施の形態＞
上記第１、及び第２の実施の形態では、オペアンプ回路ＡＭＰＦ１を用いてフィードバック回路を構成させている。そのような回路構成とすると、ＰＭＯＳトランジスタＭＰＰ１を線形領域（そのゲート−ソース間電圧が、ドレイン−ソース間電圧より十分大きい場合）で動作しているときでも、オペアンプ回路ＡＭＰＦ１とレプリカアンプとで構成されるフィードバック回路の利得を十分、大きくできる利点がある。これは、トランジスタＭＰＰ１の利得は線形領域では急激に小さくなるが、フィードバック回路全体の利得は、その利得とレプリカアンプの利得の積になるからである。それにより、電源電圧ＶＣＣ、ＶＤＤの電位差が小さい場合でも、電源電圧ＶＤＤを高精度に発生させることができる。
【０１７８】
一方、トランジスタＭＰＰ１を線形領域で動作させないような場合には、その利得が小さくとも十分となる。第３の実施の形態は、このことに着目し、回路構成をより簡単にしたものである。
【０１７９】
図２１は、第３の実施の形態によるレギュレータ回路の構成を説明する図である。その第３の実施の形態は、図１５に示す第２の実施の形態を変形する形で実現させたものである。このため、図２１では、図１５と同じ、或いは基本的に同じものには同一の符号を付している。
【０１８０】
図２１に示すように第３の実施の形態は、図１５に示す第２の実施の形態から、レプリカアンプＡＭＰＬＤ２Ｒ、それと接続された分圧回路（抵抗ＲＦ１Ｒ、ＲＦ２Ｒ）、オペアンプ回路ＡＭＰＦ１、及び放電用回路（ＰＭＯＳトランジスタＭＰ２３、ＭＰ２４、ＮＭＯＳトランジスタＭＮ３３、及び抵抗ＲＳＦ１で構成されるような回路）を省いた構成となっている。２つのアンプＡＭＰＬＤ２、ＡＭＰＬＤＳ２の各ＮＭＯＳトランジスタＭＮＤ１、ＭＮＤＳ１のゲートにはバンドギャップ電圧Ｖｂｇｒを直接、供給するようになっている。そのような構成としても、トランジスタＭＰＰ１を線形領域で動作させないような場合には、実用上、適切に動作する。それにより、不具合を発生させることなくレギュレータ回路の規模をより小さくでき、その製造コストはより抑えることができる。
【０１８１】
なお、第３の実施の形態では、放電用回路（ＰＭＯＳトランジスタＭＰ２３、ＭＰ２４、ＮＭＯＳトランジスタＭＮ３３、及び抵抗ＲＳＦ１で構成されるような回路）を省いているが、残す構成を採用しても良い。その場合、構成に合った放電用回路を用意すれば良い。電源投入時用アンプＡＭＰＬＤＳ２、或いは電源投入時のＰＭＯＳトランジスタＭＰＰ１の動作制御用の回路（インバータ回路ＩＮＶ１、及びＰＭＯＳトランジスタＭＰ２２で構成される回路）のうちの一方を省いても良い。また、図７、或いは図８の回路構成からレプリカアンプＡＭＰＬＤ２Ｒ、オペアンプ回路ＡＭＰＦ１を省いた構成を採用しても良い。これらのことから明らかなように、各種の変形が可能である。
【０１８２】
（付記１）
複数の増幅回路を備えたレギュレータ回路において、
前記複数の増幅回路として、予め定めた一定の電源電圧を発生させて負荷電流を供給するための負荷駆動アンプ、該負荷駆動アンプと基本的に同じ構成のレプリカアンプ、及び該レプリカアンプとフィードバック回路を構成するオペアンプを備え、
前記負荷駆動アンプ、及びレプリカアンプは、前記オペアンプが出力する第１の信号を入力する第１のトランジスタ、及び前記電源電圧の第２の信号を抵抗分圧回路により分圧して生成される第３の信号を入力する第２のトランジスタで構成される差動対を備え、
前記オペアンプは、基準となる第４の信号と前記レプリカアンプから出力される第３の信号の電位差に応じて前記第１の信号を生成して出力する、
ことを特徴とするレギュレータ回路。
【０１８３】
（付記２）
前記負荷駆動アンプ、及びレプリカアンプは、前記差動対から供給される電流の和を一定にする電流源を備えた構成である、
ことを特徴とする付記１記載のレギュレータ回路。
【０１８４】
（付記３）
少なくとも１つの増幅回路を備えたレギュレータ回路において、
基準となる第１の信号を入力する第１のトランジスタ、及び予め定めた一定の電源電圧の第２の信号を出力することで生成される第３の信号を入力する第２のトランジスタで構成される差動対を備えた負荷電流を供給するための負荷駆動アンプと、
前記第２の信号から前記第３の信号を生成する抵抗分圧回路と、
を具備することを特徴とするレギュレータ回路。
【０１８５】
（付記４）
前記負荷駆動アンプに前記第２の信号を安定化するために接続された静電容量手段を充電するための充電用アンプ、
を更に具備することを特徴とする付記１、２、または３記載のレギュレータ回路。
【０１８６】
（付記５）
前記充電用アンプによる前記静電容量手段の充電が行われる期間、前記負荷駆動アンプによる前記第２の信号の出力を停止させる出力停止手段、
を更に具備することを特徴とする付記４記載のレギュレータ回路。
【０１８７】
（付記６）
前記期間は、電源投入直後の期間である、
ことを特徴とする付記５記載のレギュレータ回路。
【０１８８】
（付記７）
前記充電用アンプは、前記負荷駆動アンプと基本的に同じ構成に、前記第２のトランジスタに流れる電流を制御するための電流制御手段を付加した構成である、
ことを特徴とする付記４記載のレギュレータ回路。
【０１８９】
（付記８）
前記電流制御手段は、前記第２のトランジスタに流れる電流が該第２のトランジスタに印加される電圧に応じて増大するのを抑制する、
ことを特徴とする付記７記載のレギュレータ回路。
【０１９０】
（付記９）
前記充電用アンプによる充電が終了した後、前記静電容量手段に充電された電荷を放電させることにより、該静電容量手段への過充電に対応する放電手段、
を更に具備することを特徴とする付記４記載のレギュレータ回路。
【０１９１】
（付記１０）
前記第１の信号は、バンドギャップ電圧の信号である、
ことを特徴とする付記１、または３記載のレギュレータ回路。
【０１９２】
（付記１１）
前記負荷駆動アンプは、前記差動対から供給される電流の和を一定にする電流源を備えた構成である、
ことを特徴とする付記３記載のレギュレータ回路。
【図面の簡単な説明】
【０１９３】
【図１】第１の従来例によるレギュレータ回路の構成を説明する図である。
【図２】第２の従来例によるレギュレータ回路の構成を説明する図である。
【図３】第３の従来例によるレギュレータ回路の構成を説明する図である。
【図４】第１のバンドギャップ回路の構成を説明する図である。
【図５】第２のバンドギャップ回路の構成を説明する図である。
【図６】第３の従来例の変形例によるレギュレータ回路の構成を説明する図である。
【図７】第１の実施の形態によるレギュレータ回路の構成を説明する図である。
【図８】第１の実施の形態における第１の変形例の回路構成を説明する図である。
【図９】第１の実施の形態における第２の変形例の回路構成を説明する図である。
【図１０】第１の実施の形態における第３の変形例の回路構成を説明する図である。
【図１１】採用すべきバンドギャップ回路の構成を説明する図である。
【図１２】オペアンプ回路ＡＭＰ３の構成例を説明する図である。
【図１３】信号ＰＢ１、ＮＢ１の発生に使用可能なバイアス回路の構成例を説明する図である。
【図１４】オペアンプ回路ＡＭＰＦ１の構成例を説明する図である。
【図１５】第２の実施の形態によるレギュレータ回路の構成を説明する図である。
【図１６】低電圧検出回路の構成例を説明する図である。
【図１７】低電圧検出回路に採用可能なコンパレータ回路の構成例を説明する図である。
【図１８】図１５〜図１７に示す回路に流れる信号、或いはノードの動作波形例を説明するグラフである（その１）。
【図１９】図１５〜図１７に示す回路に流れる信号、或いはノードの動作波形例を説明するグラフである（その２）
【図２０】図１５〜図１７に示す回路に流れる信号、或いはノードの動作波形例を説明するグラフである（その３）
【図２１】第３の実施の形態によるレギュレータ回路の構成を説明する図である。
【符号の説明】
【０１９４】
ＡＭＰＬＤ２Ｒ    レプリカアンプ
ＡＭＰＬＤ２〜５    負荷駆動アンプ
ＡＭＰＬＤＳ２    電源投入時用アンプ
ＡＭＰＦ１、ＡＭＰ３    オペアンプ回路
ＳＴＵＰ１、ＳＴＵＰ２    スタートアップ回路
ＶＣＣ    外部電源電圧
ＶＤＤ    内部電源電圧
ＶＤＤＲ  ドレイン電圧（レプリカ内部電源電圧）
Ｖｂｇｒ    バンドギャップ電圧
ＣＯＵＴ、ＣＯＵＴＡ、ＣＯＵＴＢ、Ｃ１、ＣＣ１〜３    コンデンサ
ＭＰＰ１〜２、ＭＰＰ１Ｒ、ＭＰＬ１Ｒ、ＭＰｌ１、ＭＰ５〜３５    ＰＭＯＳトランジスタ
ＭＮＤ１Ｒ、ＭＮＢ２Ｒ、ＭＮＤ２Ｒ、ＭＮＤ１〜２、ＭＮ１８〜４５    ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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