(57)【要約】【課題】  割り込み動作時にＣＰＵがメインメモリへアクセスせずに割り込み処理を実行できるマイクロコンピュータを実現する。【解決手段】  本発明のマイクロコンピュータは、独立した経路でＣＰＵ１１によりアクセスされるサブメモリ１３と、ＣＰＵ１１の割り込みベクターテーブルの先頭アドレスをベクターテーブルアドレス１４として生成するアドレス生成回路１５と、ベクターテーブルアドレス１４がサブメモリ１３のアドレス空間に含まれるか否かを示す制御情報を保持し、ＣＰＵ１１からの切り替え信号１６に基づいて制御情報が更新される切り替えレジスタ１８と、制御情報に基づいて切り替えレジスタ１８から出力された制御信号１７に応じてアドレス生成手段１５が生成するベクターテーブルアドレス１４を決定し、ＣＰＵ１１に対して割り込みを発生する割り込み制御回路１９を有する。【選択図】  図１
2008004039.tif 000002
【特許請求の範囲】
【請求項１】
メインメモリへのアクセス経路とは独立した経路でＣＰＵによりアクセスされるサブメモリと、
前記ＣＰＵの割り込み動作時に使用される割り込みベクターテーブルの先頭アドレスをベクターテーブルアドレスとして生成するアドレス生成手段と、
前記ベクターテーブルアドレスが前記サブメモリのアドレス空間に含まれるか否かを示す制御情報を保持し、前記ＣＰＵからの切り替え信号に基づいて前記制御情報が更新される切り替えレジスタと、
前記制御情報に基づいて前記切り替えレジスタから出力された制御信号に応じて前記アドレス生成手段が生成する前記ベクターテーブルアドレスを決定し、当該ベクターテーブルアドレスで前記ＣＰＵに対して割り込みを発生する割り込み制御手段を有することを特徴とするマイクロコンピュータ。
【請求項２】
前記切り替えレジスタの更新を許可する許可信号と前記ＣＰＵからの前記切り替え信号とに基づいて前記制御情報を更新する信号を生成し、前記切り替えレジスタへ出力する論理演算手段をさらに有することを特徴とする請求項１に記載のマイクロコンピュータ。
【請求項３】
互いに独立したアクセス経路を有する複数の前記サブメモリをさらに有し、
前記切り替えレジスタは、前記複数のサブメモリに対応した複数の前記制御情報を保持し、
前記割り込み制御手段は、前記複数の制御情報に基づいて前記切り替えレジスタから出力された複数の前記制御信号のうち１つを選択して当該制御信号に応じて前記アドレス生成手段が生成する前記ベクターテーブルアドレスを決定することを特徴とする請求項１または請求項２に記載のマイクロコンピュータ。
【請求項４】
前記複数の制御情報は、前記複数のサブメモリに対応して互いに独立に前記ＣＰＵから出力される複数の前記切り替え信号に基づいて更新されることを特徴とする請求項３に記載のマイクロコンピュータ。
【請求項５】
前記サブメモリは、前記割り込み制御手段によって起動される割り込み動作時に前記ＣＰＵが実行する前記ベクターテーブルアドレスに対応した割り込み処理プログラムをさらに有していることを特徴とする請求項１に記載のマイクロコンピュータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ベクターテーブルアドレスで割り込み動作が起動されるマイクロコンピュータに関する。
【背景技術】
【０００２】
メインメモリとして、例えば、不揮発性メモリやＲＯＭ（Read Only Memory）などの比較的低速なメモリを内蔵した従来のマイクロコンピュータでは、より高速なＲＡＭ（Random Access Memory）上でプログラムを実行動作させ、アクセス等の効率を上げてスピードアップを図る場合でも、メインメモリ上に割り込みベクターテーブルや割り込み処理プログラムが配置されているため、割り込み動作時にはメインメモリをアクセスする必要がある。このため、従来のマイクロコンピュータは、メインメモリを除くＲＡＭおよびその他のメモリ部分がメインメモリと比較して動作条件として優位な場合でも、割り込みを使用するプログラムを実行する場合にはメインメモリの動作条件に拘束されてしまうという問題があった。
【０００３】
このような問題に対処するため、割り込み処理専用のキャッシュメモリを用意し、割り込み動作時には、割り込み処理プログラムをこの専用キャッシュメモリに読み込む方法（例えば、特許文献１を参照。）が考えられる。
【０００４】
しかしながら、従来のマイクロコンピュータでは、たとえ割り込み専用のキャッシュメモリを用意したとしても、メインメモリへのアクセスは必要であり、上述したような低速なメインメモリを使用するシステムでは必ずしもアクセス効率を向上させることはできなかった。すなわち、キャッシュシステムは階層構造のメモリ構成であるため、割り込み動作中のメインメモリへのアクセスを完全になくすことはできないという本質的な問題があった。
【特許文献１】特開平５−１０８４７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、割り込み動作時にメインメモリへのアクセスを必要としないマイクロコンピュータを提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、メインメモリへのアクセス経路とは独立した経路でＣＰＵによりアクセスされるサブメモリと、前記ＣＰＵの割り込み動作時に使用される割り込みベクターテーブルの先頭アドレスをベクターテーブルアドレスとして生成するアドレス生成手段と、前記ベクターテーブルアドレスが前記サブメモリのアドレス空間に含まれるか否かを示す制御情報を保持し、前記ＣＰＵからの切り替え信号に基づいて前記制御情報が更新される切り替えレジスタと、前記制御情報に基づいて前記切り替えレジスタから出力された制御信号に応じて前記アドレス生成手段が生成する前記ベクターテーブルアドレスを決定し、当該ベクターテーブルアドレスで前記ＣＰＵに対して割り込みを発生する割り込み制御手段を有することを特徴とするマイクロコンピュータが提供される。
【発明の効果】
【０００７】
本発明によれば、ＣＰＵへの割り込み発生時にベクターテーブルアドレスを必要に応じて切り替えることができるので、メインメモリへのアクセスを必要とせずにＣＰＵが割り込み処理を実行できる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照しながら、本発明の実施例を説明する。
【実施例１】
【０００９】
図１は、本発明の実施例１に係わるマイクロコンピュータを示す回路ブロック図である。ここでは、主に、ＣＰＵ１１（Central Processing Unit:中央演算処理部）の割り込み動作にかかわる部分を示した。
【００１０】
本発明の実施例１に係わるマイクロコンピュータは、プログラムを実行するＣＰＵ１１、プログラムを格納しておくメインメモリ１２、ＣＰＵ１１がメインメモリ１２をアクセスする経路とは独立したアクセス経路を持つサブメモリ１３、ベクターテーブルアドレス１４を生成するベクターテーブルアドレス生成回路１５、ＣＰＵ１１からの切り替え信号１６に基づいて制御信号１７を出力する切り替えレジスタ１８、および制御信号１７に応じてＣＰＵ１１に対して割り込みを発生する割り込み制御回路１９を備えている。
【００１１】
ＣＰＵ１１にはメインメモリ１２とサブメモリ１３がそれぞれ独立したアクセス経路で接続されており、ＣＰＵ１１の出力は切り替え信号１６として切り替えレジスタ１８へ出力されている。切り替えレジスタ１８の出力は制御信号１７として割り込み制御回路１９へ出力され、割り込み制御回路１９の出力はベクターテーブルアドレス１４としてＣＰＵ１１へ出力されている。割り込み制御回路１９にはベクターテーブルアドレス１４を生成するベクターテーブルアドレス生成回路１５が備えられている。
【００１２】
メインメモリ１２は、比較的低速ではあるが、大容量の例えば、ＤＲＡＭ（Dynamic Random Access Memory）やフラッシュＥＥＰＲＯＭ（Electrical Erasable PROM）のようなメモリで構成されている。メインメモリ１２には、割り込み発生時に実行される割り込み処理プログラムを含めてＣＰＵ１１が実行するプログラムが格納されている。
【００１３】
サブメモリ１３は、メインメモリ１２に比べてより高速で低電圧動作が可能な、例えば、ＳＲＡＭ（Static Random Access Memory）のようなメモリで構成されている。サブメモリ１３は、メインメモリ１２とは独立してＣＰＵ１１がアクセスできるよう、メインメモリ１２のアクセス経路とは異なる経路でメインメモリ１２に接続されている。
【００１４】
サブメモリ１３には、割り込み発生時に使用される割り込みアドレステーブルおよびその割り込み処理プログラムが、マイクロコンピュータの初期化時に転送され格納されている。
【００１５】
ベクターテーブルアドレス生成回路１５は、ＣＰＵ１１への割り込み発生時に割り込みベクターテーブルの先頭アドレスをベクターテーブルアドレス１４として生成する。
【００１６】
切り替えレジスタ１８は、ベクターテーブルアドレス生成回路１５が生成するベクターアドレスが、サブメモリ１３のアドレスであるかメインメモリ１２のアドレスであるかを示す１ビットの制御情報を保持するレジスタであり、この制御情報は、ＣＰＵ１１からの切り替え信号１６によって更新される。
【００１７】
制御情報は、例えば、サブメモリ１３のハードウェア上の異常あるいはサブメモリ１３に転送された割り込み処理プログラムの異常などが検出された場合に、ベクターテーブルアドレス１４がメインメモリ１２内の割り込みベクターテーブルを指すようにＣＰＵ１１によって更新される。
【００１８】
割り込み制御回路１９は、割り込み発生時にＣＰＵ１１へ割り込みを通知すると共に、切り替えレジスタ１８から出力される制御信号１７に応じてベクターテーブルアドレス生成回路１５が生成するベクターテーブルアドレス１４を決定し、これをＣＰＵ１１へ出力する。
【００１９】
次に、上述した構成を持つマイクロコンピュータの動作について説明する。  
まず、リセット解除後のマイクロコンピュータの初期化時に、割り込みベクターテーブルおよび割り込み処理プログラムをメインメモリ１２からサブメモリ１３へ転送しておく。
【００２０】
初期状態でＣＰＵ１１がメインメモリの通常プログラムを実行している状態では、切り替えレジスタ１８が生成する制御信号１７は、割り込み制御回路１９がメインメモリ１２上の割り込みベクターテーブルを選択するように設定されている。
【００２１】
このため、割り込み発生時には、割り込み制御回路１９は、メインメモリ１２のアドレス空間に含まれるベクターテーブルアドレス１４をＣＰＵ１１へ出力する。つまり、ＣＰＵ１１の実行はメインメモリ１２にある割り込み処理プログラムへジャンプし、メインメモリ１２上で割り込み処理プログラムが実行される。
【００２２】
これに対し、サブメモリ１３で割り込み処理を含む実行を行わせる場合には、割り込み発生時にサブメモリ１３へプログラムの実行動作を移すために、ＣＰＵ１１は、切り替え信号１６により切り替えレジスタ１８が保持する制御情報を更新する。これにより、割り込み発生時に割り込み制御回路１９が制御信号１７に応じてサブメモリ１３のアドレス空間に含まれるベクターテーブルアドレス１４をＣＰＵ１１へ出力する。
【００２３】
ＣＰＵ１１は、このベクターテーブルアドレス１４に基づいてサブメモリ１３に転送された割り込み処理プログラムへジャンプし、サブメモリ１３上で割り込み処理プログラムが実行される。この状態では、ＣＰＵ１１はメインメモリをアクセスする必要がなく、アクセス経路がメインメモリ１２およびサブメモリ１３でそれぞれ独立しているため、例えば、メインメモリ１２をスタンバイ状態にすることができる。結果として、アクセススピードや電源電圧でメインメモリ１２の動作条件よりも優位なサブメモリ１３の動作条件でマイクロコンピュータを動作させることが可能となる。
【００２４】
本発明の実施例１に係わるマイクロコンピュータの具体的な適用例としては、例えば、電池駆動が可能なアプリケーションなどが挙げられる。  
すなわち、電池駆動と家庭用電源の２種類の電源が使用可能なアプリケーションでは、システムを移動しながら使用する場合には、時計機能等を保持するために電池などでバックアップする必要がある。この場合、極力低消費電力が望ましいため、マイクロコンピュータの消費電力を減らす必要がある。
【００２５】
従来は、メインメモリ１２は常にアクティブまたは実行動作の待ち状態であり、メインメモリ１２の電源電圧の動作条件よりも電源電圧を低くしたり、メインメモリ１２を完全にスタンバイ状態にしたりすることはできない。このため、消費電力を減らすことができず、電池寿命が短くなってしまっていた。
【００２６】
これに対し、上述した本発明の実施例１に係わるマイクロコンピュータでは、サブメモリ１３がメインメモリ１２よりも低電圧で動作可能であるため、サブメモリ１３でプログラム実行動作を行うことにより、あるいは、メインメモリ１２をスタンバイ状態にすることにより、消費電力を大幅に減らすことが可能になり、電池寿命を延ばすことができる。
【００２７】
また、家庭用電源で使用する状態では、メインメモリ１２と比較してサブメモリ１３はアクセススピードが速いので、ＣＰＵ１１の実行動作をサブメモリ１３に移行し、メインメモリ１２へのアクセスを不要とすることにより、割り込み処理を含む実行動作を速くすることが可能となる。
【００２８】
上記実施例１によれば、ＣＰＵ１１への割り込み発生時にベクターテーブルアドレス１４を必要に応じて切り替えることができ、より高速なサブメモリ１３だけで処理を実行することができるので、比較的低速なメインメモリ１２へのアクセスを必要とせずにＣＰＵ１１が割り込み処理を実行できる。
【００２９】
また、上記実施例１によれば、サブメモリ１３へのアクセス経路がメインメモリ１２へのアクセス経路とは独立しているので、サブメモリ１３での実行時に、より低い電源電圧で処理を行うことが可能となり、メインメモリ１２をスタンバイ状態にすることができ、システムの消費電力を減少させることができる。
【００３０】
さらに、上記実施例１によれば、ＣＰＵ１１への割り込み発生時にベクターテーブルアドレス１４を必要に応じて切り替えることができるので、ＣＰＵ１１への割り込み発生時に、サブメモリ１３のハードウェア上の異常あるいはサブメモリ１３に格納されている割り込み処理プログラムの異常などに柔軟に対応することができる。
【実施例２】
【００３１】
図２は、本発明の実施例２に係わるマイクロコンピュータを示す回路ブロック図である。ここでは、主に、ＣＰＵ２１の割り込み動作にかかわる部分を示した。
【００３２】
本発明の実施例２に係わるマイクロコンピュータは、プログラムを実行するＣＰＵ２１、プログラムを格納しておくメインメモリ２２、ＣＰＵ２１がメインメモリ２２をアクセスする経路とは独立したアクセス経路を持つ複数のサブメモリ２３、ベクターテーブルアドレス２４を生成するベクターテーブルアドレス生成回路２５、ＣＰＵ２１からの切り替え信号２６に基づいて複数の制御信号２７を出力する切り替えレジスタ２８、および制御信号２７に応じてＣＰＵ２１に対して割り込みを発生する割り込み制御回路２９を備えている。
【００３３】
ＣＰＵ２１にはメインメモリ２２とｎ個のサブメモリ２３がそれぞれ独立したアクセス経路で接続されており、ＣＰＵ２１の出力は切り替え信号２６として切り替えレジスタ２８へ出力されている。切り替えレジスタ２８の出力はｎビットの制御信号２７として割り込み制御回路２９へ出力され、割り込み制御回路２９の出力はベクターテーブルアドレス２４としてＣＰＵ２１へ出力されている。割り込み制御回路２９にはベクターテーブルアドレス２４を生成するベクターテーブルアドレス生成回路２５が備えられている。
【００３４】
サブメモリ２３および切り替えレジスタ２８を除く、上述の回路構成部分は、実施例１と同様であるので、詳しい説明は省略する。実施例１との違いは、メインメモリ２２とは独立したアクセス経路を持つサブメモリ２３が複数あることと、切り替えレジスタ２８が各サブメモリ２３に対応した複数の制御情報を保持するよう複数ビットで構成されていることである。
【００３５】
サブメモリ２３は、図２に示したように、独立したアクセス経路を持つｎ個のメモリ領域で構成され、それぞれの領域に対応したｎビットの制御情報が切り替えレジスタ２８に格納されている。そして、サブメモリ２３のそれぞれの領域は、例えば、アクセススピードや電源電圧の仕様が異なるメモリで構成されている。
【００３６】
切り替えレジスタ２８は、保持しているｎビットの制御情報に対応したｎビットの制御信号２７を割り込み制御回路２９へ出力し、割り込み制御回路２９は、この制御信号２７のうちの１つに応じてベクターテーブルアドレス生成回路２５が生成するベクターテーブルアドレス２４をＣＰＵ２１へ出力する。
【００３７】
上述した構成を持つマイクロコンピュータの動作は、複数のサブメモリ２３にそれぞれ適宜最適なプログラムを転送して割り込み処理を実行することを除いて、実施例１と同様であるので、説明は省略する。
【００３８】
上記実施例２によれば、実施例１と同様の効果を得られるばかりでなく、種類の異なる複数のサブメモリ２３にそれぞれ適したプログラムを転送しておくことができるので、より最適化された割り込み処理を実行することができる。
【００３９】
上述の実施例２の説明では、切り替え信号２６は実施例１と同様であるとしたが、本発明はこれに限られるものではなく、例えば、図３に示したように、切り替えレジスタ２８のｎビットの制御情報をそれぞれ更新するために、ｎビット構成とすることもできる。
【００４０】
実施例１では割り込み発生時に全てのベクターテーブルアドレス２４がサブメモリ２３へ切り替わるため、全ベクターテーブルアドレスの割り込み処理プログラムをサブメモリ２３に転送しておく必要があったが、上記のようにｎビットの切り替え信号２６で制御情報ごとに更新することで、サブメモリ２３で実行する割り込み処理を選択でき、必要のないベクターテーブルおよび割り込み処理プログラムをメインメモリ２２からサブメモリ２３へ転送しておく必要がなくなるので、プログラムステップ数を大幅に減らすことが可能となる。
【実施例３】
【００４１】
図４は、本発明の実施例３に係わるマイクロコンピュータを示す回路ブロック図である。ここでは、主に、ＣＰＵ３１の割り込み動作にかかわる部分を示した。
【００４２】
本発明の実施例３に係わるマイクロコンピュータは、プログラムを実行するＣＰＵ３１、プログラムを格納しておくメインメモリ３２、ＣＰＵ３１がメインメモリ３２をアクセスする経路とは独立したアクセス経路を持つサブメモリ３３、ベクターテーブルアドレス３４を生成するベクターテーブルアドレス生成回路３５、ＣＰＵ３１からの切り替え信号３６に基づいて制御信号３７を出力する切り替えレジスタ３８、制御信号３７に応じてＣＰＵ３１に対して割り込みを発生する割り込み制御回路３９、および許可信号４０により切り替え信号３６を制御する論理演算回路４１（以下、「ＡＮＤ４１」という。）を備えている。
【００４３】
ＣＰＵ３１にはメインメモリ３２とサブメモリ３３がそれぞれ独立したアクセス経路で接続されており、ＣＰＵ３１の出力は切り替え信号３６としてＡＮＤ４１の第１の入力へ出力されている。ＡＮＤ４１の第２の入力には許可信号４０が入力され、ＡＮＤ４１の出力は切り替えレジスタ３８へ出力されている。切り替えレジスタ３８の出力は制御信号３７として割り込み制御回路３９へ出力され、割り込み制御回路３９の出力はベクターテーブルアドレス３４としてＣＰＵ３１へ出力されている。割り込み制御回路３９にはベクターテーブルアドレス３４を生成するベクターテーブルアドレス生成回路３５が備えられている。
【００４４】
ＡＮＤ４１を除く、上述の回路構成部分は、実施例１と同様であるので、詳しい説明は省略する。実施例１との違いは、ＡＮＤ４１においてＣＰＵ３１からの切り替え信号３６を許可信号４０で制御していることである。
【００４５】
許可信号４０は、サブメモリ３３でデータ破壊などが起こった場合に、ハードウェアでサブメモリ３３での割り込み処理を禁止するためのフェイルセーフ機能を実現する。すなわち、書き換え可能なサブメモリ３３にはデータが破壊した場合のフェイルセーフ機能が存在していないが、例えば、プログラムで書き換え可能なサブメモリ３３のデータを一定周期ごとに確認し、データが変化してしまった場合には強制的に書き換え可能なサブメモリ３３のプログラムを実行できなくするとともに、許可信号４０によって切り替えレジスタ３８の更新ができないようにする。
【００４６】
上述した構成を持つマイクロコンピュータの動作は、許可信号４０によってＣＰＵ３１からの切り替え信号３６を制御することを除いて、実施例１と同様であるので、説明は省略する。
【００４７】
上記実施例３によれば、実施例１と同様の効果を得られるばかりでなく、サブメモリ３３上での割り込み処理プログラムの実行をハードウェアで禁止することができるので、割り込み処理における誤動作防止の機能をマイクロコンピュータに付加することができる。
【実施例４】
【００４８】
図５は、本発明の実施例４に係わるマイクロコンピュータを示す回路ブロック図である。ここでは、主に、ＣＰＵ５１の割り込み動作にかかわる部分を示した。
【００４９】
本発明の実施例４に係わるマイクロコンピュータは、プログラムを実行するＣＰＵ５１、プログラムを格納しておくメインメモリ５２、ＣＰＵ５１がメインメモリ５２をアクセスする経路とは独立したアクセス経路を持つ複数のサブメモリ５３、ベクターテーブルアドレス５４を生成するベクターテーブルアドレス生成回路５５、ＣＰＵ５１からの切り替え信号５６に基づいて複数の制御信号５７を出力する切り替えレジスタ５８、制御信号５７に応じてＣＰＵ５１に対して割り込みを発生する割り込み制御回路５９、および許可信号６０により切り替え信号５６を制御する論理演算回路６１（以下、「ＡＮＤ６１」という。）を備えている。
【００５０】
ＣＰＵ５１にはメインメモリ５２とｎ個のサブメモリ５３がそれぞれ独立したアクセス経路で接続されており、ＣＰＵ５１の出力は切り替え信号５６としてＡＮＤ６１の第１の入力へ出力されている。ＡＮＤ６１の第２の入力には許可信号６０が入力され、ＡＮＤ６１の出力は切り替えレジスタ５８へ出力されている。切り替えレジスタ５８の出力はｎビットの制御信号５７として割り込み制御回路５９へ出力され、割り込み制御回路５９の出力はベクターテーブルアドレス５４としてＣＰＵ５１へ出力されている。割り込み制御回路５９にはベクターテーブルアドレス５４を生成するベクターテーブルアドレス生成回路５５が備えられている。
【００５１】
サブメモリ５３および切り替えレジスタ５８を除く、上述の回路構成部分は、実施例３と同様であるので、詳しい説明は省略する。実施例３との違いは、メインメモリ５２とは独立したアクセス経路を持つサブメモリ５３が複数あることと、切り替えレジスタ５８が各サブメモリ５３に対応した複数の制御情報を保持するよう複数ビットで構成されていることである。
【００５２】
サブメモリ５３および切り替えレジスタ５８の構成および機能は、実施例２と同様であるので、詳しい説明は省略する。
【００５３】
また、上述した構成を持つマイクロコンピュータの動作は、複数のサブメモリ５３にそれぞれ適宜最適なプログラムを転送して割り込み処理を実行することを除いて、実施例３と同様であるので、説明は省略する。
【００５４】
上記実施例４によれば、実施例３と同様の効果を得られるばかりでなく、実施例２と同様に複数のサブメモリ５３でそれぞれに最適化された割り込み処理を実行することができる。
【００５５】
上述の実施例４の説明では、切り替え信号５６は実施例１と同様であるとしたが、本発明はこれに限られるものではなく、例えば、図６に示したように、切り替えレジスタ５８のｎビットの制御情報をそれぞれ更新するために、ｎビット構成とすることもできる。この場合、ＡＮＤ６１は、一方の入力に許可信号６０が入力されたｎ個のＡＮＤ回路で構成すればよい。
【００５６】
このような構成にすることで、実施例２の図３での説明と同様に、プログラムステップ数を大幅に減らすことが可能となる。
【００５７】
さらに、上述の実施例１〜３の説明では、サブメモリはＳＲＡＭであるとしたが、本発明はこれに限られるものではなく、動作速度、電源電圧などの動作条件でメインメモリに対して優位なメモリであれば原理的には適用可能である。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施例１に係わるマイクロコンピュータを示す回路ブロック図。
【図２】本発明の実施例２に係わるマイクロコンピュータを示す回路ブロック図。
【図３】本発明の実施例２に係わるマイクロコンピュータを示す別の回路ブロック図。
【図４】本発明の実施例３に係わるマイクロコンピュータを示す回路ブロック図。
【図５】本発明の実施例４に係わるマイクロコンピュータを示す回路ブロック図。
【図６】本発明の実施例４に係わるマイクロコンピュータを示す別の回路ブロック図。
【符号の説明】
【００５９】
１１、２１、３１、５１  ＣＰＵ
１２、２２、３２、５２  メインメモリ
１３、２３、３３、５３  サブメモリ
１４、２４、３４、５４  ベクターテーブルアドレス
１５、２５、３５、５５  ベクターテーブルアドレス生成回路
１６、２６、３６、５６  切り替え信号
１７、２７、３７、５７  制御信号
１８、２８、３８、５８  切り替えレジスタ
１９、２９、３９、５９  割り込み制御回路
４０、６０  許可信号
４１、６１  論理演算回路（ＡＮＤ）
【図１】
2008004039.tif 000003
【図２】
2008004039.tif 000004
【図３】
2008004039.tif 000005
【図４】
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【図５】
2008004039.tif 000007
【図６】
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