(57)【要約】【課題】  半導体装置及びその製造方法に関し、深いエッチングや長時間の拡散を要することなく素子分離構造或いは引出電極構造を構成することによって素子間隔や素子自体を縮小する。【解決手段】  一導電型半導体基板１上に逆導電型エピタキシャル層２を設けるとともに、逆導電型エピタキシャル層２に素子分離絶縁膜を含む局所的選択酸化膜３を設けた半導体装置における局所的選択酸化膜３を貫通するとともに一導電型半導体基板１に達しない貫通孔４を設けるともに、一導電型半導体基板１に達する高不純物濃度領域５を貫通孔４の底部に接するように設ける。【選択図】          図１
2008187124.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体基板上に逆導電型エピタキシャル層を設けるとともに、前記逆導電型エピタキシャル層に素子分離絶縁膜を含む局所的選択酸化膜を設けた半導体装置であって、前記局所的選択酸化膜を貫通するとともに前記一導電型半導体基板に達しない貫通孔を有するとともに、前記貫通孔の底部が前記一導電型半導体基板に達する高不純物濃度領域と接していることを特徴とする半導体装置。
【請求項２】
上記貫通孔の底部及び側部に絶縁膜が設けられ、且つ、前記、貫通孔の内部が多結晶シリコンで埋め込まれるとともに、上記高不純物濃度領域が一導電型であることを特徴とする請求項１記載の半導体装置。
【請求項３】
上記貫通孔の内部が逆導電型多結晶シリコンで埋め込まれるとともに、上記高不純物濃度領域が逆導電型であることを特徴とする請求項１記載の半導体装置。
【請求項４】
上記貫通孔の内部が導電性多結晶シリコンで埋め込まれるとともに、上記高不純物濃度領域が逆導電型であり、前記導電性多結晶シリコンと前記高不純物濃度領域とにより容量素子を構成することを特徴とする請求項１記載の半導体装置。            
【請求項５】
一導電型半導体基板上に逆導電型エピタキシャル層を成長させたのち、前記逆導電型エピタキシャル層に素子分離絶縁膜を含む局所的選択酸化膜を形成する工程、前記局所的選択酸化膜を選択的にエッチングすることによって前記一導電型半導体基板に達しない貫通孔を形成する工程、及び、前記貫通孔の底部に達する高不純物濃度領域を形成する工程を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関するものであり、特に、局所的選択酸化を利用した素子分離構造或いは引出電極構造等に特徴のある半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来より半導体集積回路装置における素子分離構造としては、Ｕ溝を利用したトレンチ分離が用いられており、特に、バイポーラトランジスタを組み込んだ半導体集積回路装置において、エピタキシャル層が薄い膜厚の場合に、素子分離絶縁膜に貫通孔としてＵ溝を形成している（例えば、特許文献１参照）。
【０００３】
また、他の素子分離構造としては、ｐ型シリコン基板に達するｐ+ 型拡散層を形成することによって素子分離構造を形成するｐｎ接合分離も用いられている。
【０００４】
ここで、図１１を参照して、従来の素子分離構造の一例を説明する。
図１１参照  
図１１は、従来のＵ溝を利用した素子分離構造の概略的断面図であり、ｐ型シリコン基板６１上に成長させた２μｍ以下の薄いｎ型エピタキシャル層６２に局所的選択酸化により素子分離絶縁膜６３を形成し、この素子分離絶縁膜６３を貫通してｐ型シリコン基板６１に達するＵ溝６４を形成する。
【０００５】
次いで、Ｕ溝６４内に絶縁膜６５を介して多結晶シリコン６６を埋め込んだのち、その表面を酸化して熱酸化膜６７を形成し、多結晶シリコン６６をＵ溝６４内に絶縁した状態で完全に埋込ことによって素子分離構造が形成される。
【０００６】
以降は、分離された素子形成領域にウエル領域やバイポーラトランジスタのベース領域となるｐ+ 型拡散領域６８等を形成することによって、半導体集積回路装置が構成されることになる。
【０００７】
次に、図１２を参照して、従来のｐｎ接合分離の一例を説明する。
図１２参照  
図１２は、従来のｐｎ接合分離を利用した素子分離構造の概略的断面図であり、ｐ型シリコン基板６１上に成長させた薄いｎ型エピタキシャル層６２に局所的選択酸化により素子分離絶縁膜６３を形成し、この素子分離絶縁膜６３に開口部を形成したのち開口部を介してｐ型不純物をイオン注入したのち、熱処理により深く拡散することによってｐ型シリコン基板６１に達するｐ+ 型拡散領域６９を形成して、このｐ+ 型拡散領域６９とｎ型エピタキシャル層６２との間に形成されるｐｎ接合で素子分離を行うものである。
【０００８】
次に、図１３を参照して、従来のバイポーラトランジスタの一例を説明する。
図１３参照  
図１３は、従来のバイポーラトランジスタの概略的断面図であり、ｐ型シリコン基板８１上に成長させたｎ型エピタキシャル層８２にｎ+ 型埋込層８３を形成するとともに局所的選択酸化により素子分離絶縁膜８４を形成し、この素子分離絶縁膜８４に開口部を形成したのち開口部を介してｎ型不純物をイオン注入したのち、熱処理により深く拡散することによってｎ+ 型埋込層８３に達するｎ+ 型拡散領域８５を形成して、コレクタ引出電極とする。
【０００９】
また、イオン注入及びその後に熱処理を行うことによって、ｐ+ 型ベース領域８６及びｎ+ 型エミッタ領域８７を形成したのち、全面にＳｉＯ2 膜からなる層間絶縁膜８８を設け、次いで、ｎ+ 型拡散領域８５に達するビアホールを形成し、次いで、全面に導電部材を堆積させたのち、エッチングすることによってコンタクト電極８９を形成する。
この場合、ｎ型エピタキシャル層８２がコレクタ領域となる。
【特許文献１】特開平０７−０４５６９６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、バイポーラトランジスタ等のデバイスの高耐圧化が求められる場合、エピタキシャル層を厚くする必要があるが、エピタキシャル層の膜厚が厚くなるとストレス起因による欠陥多発や、素子分離領域の占有面積の増大が問題になるので、その事情を図１４を参照して説明する。
【００１１】
図１４参照  
図１４は、エピタキシャル層が厚い場合のＵ溝を利用した素子分離構造の概略的断面図であり、左図はｎ型エピタキシャル層６２が厚いことによりその比抵抗が高くなり、その結果、深さ方向のエッチング速度が鈍るために、Ｕ溝７０の幅が広がって樽型になった場合を示している。
【００１２】
この場合、Ｕ溝７０に絶縁膜７１を介して多結晶シリコン膜７２や他の絶縁膜を埋め込む際に、カバレッジが悪い場合にはＵ溝７０内にボイド（鬆）７４が形成されて、素子分離が不完全になるという問題がある。
【００１３】
また、ｎ型エピタキシャル層６２が厚いことによりｐ型シリコン基板６１に対する負荷が大きくなり、その結果、高い温度を用いた熱処理時に熱ストレスの影響を大きく受けてｐ型シリコン基板６１及びｎ型エピタキシャル層６２に応力が集中して欠陥７５を誘発するという問題がある。
【００１４】
一方、右図はＵ溝窓を開孔する時のアライメントによる位置ズレの影響によって素子分離絶縁膜６３の端部にＵ溝７６が形成された場合を示しており、素子分離絶縁膜６３の薄い側でアンダーエッチ方向となりアンバランスな角型のＵ溝７６によるトレンチ分離となる。
【００１５】
また、この角型のＵ溝７６の先端には、左図の樽型のＵ溝７０のトレンチ分離と同様に、高い温度を用いた熱処理時に熱ストレスの影響を大きく受けてｐ型シリコン基板６１及びｎ型エピタキシャル層６２に応力が集中して欠陥８０を誘発するという問題がある。
【００１６】
また、従来のｐｎ接合分離やバイポーラトランジスタの引出電極の場合には、ｎ型エピタキシャル層が厚い場合には、ｐ+ 型拡散領域やｎ+ 型拡散領域を形成するための各熱処理時間が長くなり、それによって、横方向拡散の影響が大きくなるため、素子間隔のシュリンク効果が小さくなるという問題がある。
【００１７】
したがって、本発明は、深いエッチングや長時間の拡散を要することなく素子分離構造或いは引出電極構造を構成することによって素子間隔や素子自体を縮小することを目的とする。
【課題を解決するための手段】
【００１８】
図１は本発明の原理的構成図であり、ここで図１を参照して、本発明における課題を解決するための手段を説明する。
図１参照
上記の課題を解決するために、本発明は、一導電型半導体基板１上に逆導電型エピタキシャル層２を設けるとともに、逆導電型エピタキシャル層２に素子分離絶縁膜を含む局所的選択酸化膜３を設けた半導体装置であって、局所的選択酸化膜３を貫通するとともに一導電型半導体基板１に達しない貫通孔４を有するとともに、貫通孔４の底部が一導電型半導体基板１に達する高不純物濃度領域５と接していることを特徴とする。
【００１９】
この様に、一導電型半導体基板１に達しない浅い貫通孔４と一導電型半導体基板１に達する高不純物濃度領域５とを組み合わせて素子分離構造或いは引出電極構造を形成することによって、素子分離構造或いは引出電極構造の占有面積を小さくすることができる。
【００２０】
この場合、貫通孔４の底部及び側部に絶縁膜が設けられ、且つ、、貫通孔４の内部が多結晶シリコン６で埋め込まれるとともに、高不純物濃度領域５を一導電型とすることによって、低占有面積の素子分離構造を形成することができる。
【００２１】
また、貫通孔４の内部が逆導電型多結晶シリコン６で埋め込まれるとともに、高不純物濃度領域５を逆導電型とすることによって、低占有面積の引出電極構造、特に、バイポーラトランジスタのコレクタ引出電極を構成することができる。
【００２２】
また、貫通孔４の内部が導電性の多結晶シリコン６で埋め込まれるとともに、高不純物濃度領域５が逆導電型とすることによって、導電性の多結晶シリコン６と高不純物濃度領域５とにより容量素子を構成することができる。
この場合、貫通孔４の底部に絶縁膜を設けると通常の容量素子になり、貫通孔４の底部に絶縁膜を設けずに導電性の多結晶シリコン６を一導電型にすることによって、ｐｎ接合容量素子とすることができる。
【００２３】
また、上述の半導体装置を製造する場合、一導電型半導体基板１上に逆導電型エピタキシャル層２を成長させたのち、逆導電型エピタキシャル層２に素子分離絶縁膜を含む局所的選択酸化膜３を形成する工程、局所的選択酸化膜３を選択的にエッチングすることによって一導電型半導体基板１に達しない貫通孔４を形成する工程、及び、貫通孔４の底部に達する高不純物濃度領域５を形成する工程を有するように構成すれば良い。
【００２４】
この場合、貫通孔４の形成工程に先立って局所的選択酸化膜３を覆う平坦化絶縁膜を設ける工程と、貫通孔４の形成工程の後に、貫通孔４の底部に設けた絶縁膜を介して一導電型不純物をイオン注入する工程と、イオン注入工程の後に平坦化絶縁膜を除去する工程と、平坦化絶縁膜を除去する工程の後に貫通孔４の内部を多結晶シリコン６で埋め込む工程とを有するように構成することが望ましい。
【００２５】
このように、平坦化絶縁膜、典型的にはリンガラス膜を設けることにより、貫通孔４を形成する際の位置合わせ及びエッチングを考慮しつつ、また、貫通孔４を介したイオン注入を利用することにより貫通孔４に自己整合した高不純物濃度領域５を形成することができる。
【００２６】
また、貫通孔４の形成工程に先立って局所的選択酸化膜３を覆う平坦化絶縁膜を設ける工程と、貫通孔４の形成工程の後に、貫通孔４を介して逆導電型不純物をイオン注入する工程と、イオン注入工程の後に平坦化絶縁膜を除去する工程と、平坦化絶縁膜を除去する工程の後に貫通孔４の内部をイオン注入領域と接する多結晶シリコン６で埋め込む工程とを有するように構成しても良いものである。
【００２７】
このように構成することによって、貫通孔４に自己整合した高不純物濃度領域５とそれに接する多結晶シリコン６により引出電極構造を形成することができる。
【００２８】
また、貫通孔４の内部を多結晶シリコン６で埋め込む工程の後に熱処理を施すことによって、注入した不純物を活性化して高不純物濃度領域５を形成する工程を有するように構成することが望ましい。
【００２９】
なお、逆導電型エピタキシャル層２を成長させる工程の前に、一導電型半導体基板１に一導電型不純物をイオン注入する工程を設けても良い。
但し、この場合には、イオン注入領域と貫通孔４を設ける位置の位置合わせを考慮する必要がある。
【発明の効果】
【００３０】
本発明によれば、一導電型半導体基板に達しない浅い貫通孔と一導電型半導体基板に達する高不純物濃度領域とを組み合わせて素子分離構造或いは引出電極構造を形成しているので、エッチング時間及び拡散時間を短くすることでき、それによって、貫通孔の形状不良や過大な横方向拡散が抑制されるので、素子分離構造或いは引出電極構造の占有面積を小さくすることができる。
【発明を実施するための最良の形態】
【００３１】
本発明は、一導電型半導体基板上に逆導電型エピタキシャル層を成長させたのち、逆導電型エピタキシャル層に素子分離絶縁膜を含む局所的選択酸化膜を形成し、次いで、局所的選択酸化膜を選択的にエッチングすることによって一導電型半導体基板に達しない貫通孔を形成したのち、貫通孔の底部に達する高不純物濃度領域を形成する、特に、貫通孔を介したイオン注入により貫通孔の底部に達する高不純物濃度領域を形成することによって貫通孔と自己整合した素子分離構造或いは引出電極構造を形成するものである。
【実施例１】
【００３２】
ここで、図２乃至図５を参照して、本発明の実施例１の半導体装置の形成工程を説明する。
図２参照  
まず、ｐ型シリコン基板１１上に厚さが、例えば、５μｍのｎ型シリコン層１２をエピタキシャル成長させたのち、選択酸化法を用いて幅が、例えば、３〜５μｍで、厚さが、例えば６００ｎｍの素子分離絶縁膜１３を形成し、次いで、ＣＶＤ法を用いて厚さが、例えば、３０ｎｍのＳｉＯ2 膜１４及び厚さが、例えば、２００ｎｍのＳｉＮ膜１５を順次堆積させる。
【００３３】
次いで、全面に厚さが、例えば、８００ｎｍのリンガラス膜１６を堆積させて表面を平坦化する。
次いで、フォトレジスト１７を塗布したのち、露光・現像することによって、幅が１〜１．５μｍの開口部１８を形成する。
【００３４】
図３参照  
次いで、フッ素を原料ガスとしたドライエッチングによって、素子分離絶縁膜１３を貫通するとともに、ｎ型シリコン層１２の主表面から例えば、２．５μｍの深さに達するＵ溝１９を形成したのち、フォトレジスト１７を除去する。
【００３５】
次いで、熱酸化を行うことによって、Ｕ溝１９の内部に露出するｎ型シリコン層１２の表面に厚さが、例えば、５０ｎｍの熱酸化膜２０を形成する。
【００３６】
次いで、Ｂイオン２１を例えば、３０ｋｅＶの加速エネルギーで、例えば、５×１０15ｃｍ-2のドーズ量でイオン注入することによってＵ溝１９の底部に接するｎ型シリコン層１２中にイオン注入領域２２を形成する。
【００３７】
図４参照  
次いで、ＳｉＮ膜１５をエッチングストッパーとしてリンガラス膜１６をエッチング除去したのち、ＣＶＤ法を用いて厚さが、例えば、３００ｎｍのＳｉＯ2 膜２３を堆積させる。
【００３８】
次いで、Ｕ溝１９の内部を完全に埋め込むように、厚さが、例えば、１．７μｍのノン・ドープの多結晶シリコン膜２４を堆積させる。
次いで、Ｎ2 雰囲気中で、例えば、９００〜９５０℃の温度で熱処理を行うことによって、注入したＢイオンを活性化させるとともに拡散させることによって、ｐ型シリコン基板に達するｐ+ 型拡散領域２５を形成する。
【００３９】
図５参照  
次いで、ＣＭＰ（化学機械研磨）法を行い、その後、多結晶シリコン膜２４を研磨除去したのち、ウェット・エッチングを行うことにより、平坦部のＳｉＯ2 膜２３の表面に残存する多結晶シリコン膜２４も完全に除去する。
【００４０】
次いで、ＳｉＯ2 膜２３を除去したのち、熱酸化を行うことによって、多結晶シリコン膜２４の露出表面に熱酸化膜２６を形成することによって、多結晶シリコン膜２４をＵ溝１９の中に絶縁した状態で完全に埋め込む。
【００４１】
次いで、ＳｉＮ膜１５を除去することによって、本発明の実施例１の素子分離構造が完成する。
以降は、必要に応じて、バイポーラトランジスタやＭＯＳＦＥＴの形成工程及び多層配線形成工程を行うことによって所望の特性を有する半導体集積回路装置が完成する。
【００４２】
この様に、本発明の実施例１においては、基板に達しないＵ溝と高不純物濃度拡散領域とを組み合わせて素子分離構造を形成しているので、厚いエピタキシャル層を設けた場合にも深いエッチング工程が不要になるのでＵ溝の不所望な幅太化や非対称化を抑制することができる。
【００４３】
また、高不純物濃度拡散領域も深く設ける必要がないので横方向拡散に起因する素子分離領域の拡大を抑制することがで、これらの総合効果によって、素子分離領域の占有面積を小さくすることができるとともに、欠陥等の発生を抑制することができる。
【実施例２】
【００４４】
次に、図６を参照して、本発明の実施例２の半導体装置の形成工程を説明する。
図６参照  
まず、ｐ型シリコン基板１１上にＢをイオン注入してイオン注入層２７を形成したのち、上記の実施例１と全く同様の工程で素子分離絶縁膜１３にＵ溝１９を形成する。
【００４５】
次いで、Ｕ溝１９を介したイオン注入を行うことなく、ＳｉＮ膜１５をエッチングストッパーとしてリンガラス膜１６をエッチング除去したのち、ＣＶＤ法を用いて厚さが、例えば、３００ｎｍのＳｉＯ2 膜２３を堆積させる。
【００４６】
次いで、Ｕ溝１９の内部を完全に埋め込むように、厚さが、例えば、１．７μｍのノン・ドープの多結晶シリコン膜２４を堆積させたのち、Ｎ2 雰囲気中で、例えば、９００〜９５０℃の温度で熱処理を行うことによって、注入したＢイオンを活性化させるとともに拡散させることによって、Ｕ溝１９の底部に達するｐ+ 型拡散領域２８を形成する。
【００４７】
以降は、ＣＭＰ法を行い、その後、ウェット・エッチングを行う。
【００４８】
次いで、ＳｉＯ2 膜２３を除去したのち、熱酸化を行うことによって、多結晶シリコン膜２４の露出表面に熱酸化膜２６を形成することによって、多結晶シリコン膜２４をＵ溝１９の中に絶縁した状態で完全に埋め込み、次いで、ＳｉＮ膜１５を除去することによって、本発明の実施例２の素子分離構造が完成する。
【００４９】
このように、本発明の実施例２においては、エピタキシャル成長前に素子分離用のイオンを注入しているので、イオンの注入量や注入深さを精度良く制御することができる。
なお、この場合、Ｕ溝１９を形成する際に、イオン注入領域２７との位置合わせを考慮する必要がある。
【実施例３】
【００５０】
次に、図７を参照して、本発明の実施例３の半導体装置の形成工程を説明する。
図７参照  
まず、実施例１と全く同様の工程を経て素子分離絶縁膜１３にＵ溝１９を形成したのち、熱酸化を行うことによって、Ｕ溝１９の内部に露出するｎ型シリコン層１２の表面に厚さが、例えば、５０ｎｍの熱酸化膜２０を形成する。
【００５１】
次いで、Ｂイオンを例えば、３０ｋｅＶの加速エネルギーで、例えば、５×１０15ｃｍ-2のドーズ量でイオン注入することによってＵ溝１９の底部に接するｎ型シリコン層１２中にイオン注入領域２２を形成する。
【００５２】
次いで、ＳｉＮ膜１５をエッチングストッパーとしてリンガラス膜１６をエッチング除去したのち、ＣＶＤ法を用いて厚さが、Ｕ溝１９の内部を完全に埋め込むように、厚さが、例えば、１．７μｍのＳｉＯ2 膜２９を堆積させる。
【００５３】
次いで、Ｎ2 雰囲気中で、例えば、９００〜９５０℃の温度で熱処理を行うことによって、注入したＢイオンを活性化させるとともに拡散させることによって、ｐ型シリコン基板１１に達するｐ+ 型拡散領域２５を形成する。
【００５４】
以降は、ＣＭＰ法を行い、その後、ウェット・エッチングを行い、ＳｉＯ2 膜２９を除去し、次いで、ＳｉＮ膜１５を除去することによって、本発明の実施例３の素子分離構造が完成する。
【００５５】
このように、本発明の実施例３においては、Ｕ溝１９を絶縁性部材であるＳｉＯ2 膜で埋め込んでいるので、素子分離をより良好に行うことができるとともに、熱酸化工程等が不要になるので工程数を削減することができる。
但し、多結晶シリコンの堆積工程に比べてカバレッジが劣るので、Ｕ溝内にボイドが発生しないように条件を選んで成膜する必要がある。
【実施例４】
【００５６】
次に、図８を参照して、本発明の実施例４の容量素子の形成工程を説明する。
図８参照  
まず、上記の実施例１と全く同様の工程を経て、素子分離絶縁膜１３にＵ溝１９を形成したのち、熱酸化を行うことによって、Ｕ溝１９の内部に露出するｎ型シリコン層１２の表面に厚さが、例えば、５０ｎｍの熱酸化膜２０を形成する。
【００５７】
次いで、Ｂイオンを例えば、３０ｋｅＶの加速エネルギーで、例えば、５×１０15ｃｍ-2のドーズ量でイオン注入することによってＵ溝１９の底部に接するｎ型シリコン層１２中にイオン注入領域２２を形成する。
【００５８】
次いで、ＳｉＮ膜１５をエッチングストッパーとしてリンガラス膜１６をエッチング除去したのち、Ｕ溝１９の内部を完全に埋め込むように、厚さが、例えば、１．７μｍのノン・ドープの多結晶シリコン膜を堆積させる。
【００５９】
次いで、Ｐイオンを多結晶シリコン膜に注入したのち、Ｎ2 雰囲気中で、例えば、９００〜９５０℃の温度で熱処理を行うことによって、注入したＢイオン及びＰイオンを活性化させるとともに拡散させることによって、Ｕ溝１９の底部に達するｐ+ 型拡散領域２８を形成するとともに、Ｐイオンを活性化させることによって、ｎ型多結晶シリコン膜３０を形成する。
【００６０】
以降は、ＣＭＰ法を行ったのちウェット・エッチングを行い、次いで、ＳｉＮ膜１５を除去する。
【００６１】
次いで、全面にＳｉＯ2 膜からなる層間絶縁膜３１を設けたのち、ｎ型多結晶シリコン膜３０に達するビアホールを形成し、次いで、全面に導電部材を堆積させたのち、エッチングすることによってコンタクト電極３２を形成することによって、本発明の実施例４の容量素子が完成する。
【００６２】
このように、本発明の実施例４においては、素子分離構造の形成工程を利用して容量素子を形成しているので、全体の工程数を削減することができるとともに、容量素子のための占有面積を省略することができる。
【実施例５】
【００６３】
次に、図９及び図１０を参照して、本発明の実施例５のバイポーラトランジスタの形成工程を説明する。
図９参照  
まず、ｐ型シリコン基板４１にＳｂ若しくはＡｓイオンをイオン注入したのち、厚さが、例えば、５μｍのｎ型シリコン層４２をエピタキシャル成長させる。
このエピタキシャル成長工程において注入されたＳｂ若しくはＡｓイオンが活性化されるとともに拡散することによってｎ+ 型埋込層４３が形成される。
【００６４】
次いで、選択酸化法を用いて厚さが、例えば６００ｎｍの局所的選択酸化膜４４を形成し、次いで、ＣＶＤ法を用いて厚さが、例えば、３０ｎｍのＳｉＯ2 膜４５及び厚さが、例えば、２００ｎｍのＳｉＮ膜４６を順次堆積させる。
【００６５】
次いで、全面に厚さが、例えば、８００ｎｍのリンガラス膜４７を堆積させて表面を平坦化する。
次いで、フォトレジスト４８を塗布したのち、露光・現像することによって、幅が１．０〜２．０μｍの開口部４９を形成する。
【００６６】
次いで、ドライエッチングによって、局所的選択酸化膜４４を貫通するとともに、ｎ型シリコン層４２の主表面から例えば、２．５μｍの深さに達するＵ溝５０を形成したのち、フォトレジスト４８を除去する。
【００６７】
次いで、熱酸化を行うことによって、Ｕ溝５０の内部に露出するｎ型シリコン層４２の表面に厚さが、例えば、５０ｎｍの熱酸化膜５１を形成する。
次いで、Ｐイオンをイオン注入することによってＵ溝５０の底部に接するｎ型シリコン層４２中にイオン注入領域５２を形成する。
【００６８】
次いで、ＳｉＮ膜４６をエッチングストッパーとしてリンガラス膜４７をエッチング除去したのち、ＣＶＤ法を用いて厚さが、例えば、３００ｎｍのＳｉＯ2 膜５３を堆積させ、次いで、異方性エッチングを施すことによってＵ溝５０の底部に形成された熱酸化膜５１及びＳｉＯ2 膜５３のみを除去する。
【００６９】
図１０参照  
次いで、Ｕ溝５０の内部を完全に埋め込むように、厚さが、例えば、１．７μｍのノン・ドープの多結晶シリコン膜を堆積させたのち、Ｐイオンを多結晶シリコン膜５５に注入し、次いで、Ｎ2 雰囲気中で、例えば、９００〜９５０℃の温度で熱処理を行うことによって、注入したＰイオンを活性化させるとともに拡散させることによって、ｎ+ 型埋込層４３に達するｎ+ 型拡散領域５４を形成するとともに、多結晶シリコン膜をｎ+ 型多結晶シリコン膜５５に変換する。
【００７０】
以降は、ＣＭＰ法を行ったのちウェット・エッチングを行い、次いで、ＳｉＮ膜４６を除去する。
【００７１】
次いで、イオン注入法及びその後の熱処理によって、ｎ型シリコン層４２にｐ+ 型ベース領域５６及びｎ+ 型エミッタ領域５７を形成したのち、全面にＳｉＯ2 膜からなる層間絶縁膜５８を設け、次いで、ｎ+ 型多結晶シリコン膜５５に達するビアホールを形成し、次いで、全面に導電部材を堆積させたのち、エッチングすることによってコンタクト電極５９を形成することによって、本発明の実施例５のバイポーラトランジスタの基本構造が完成する。
【００７２】
この場合、ｎ型シリコン層４２がコレクタ領域となり、ｎ+ 型拡散領域５４とＵ溝５０内に埋め込まれたｎ+ 型多結晶シリコン膜５５とでコレクタ引出電極を構成することになる。
【００７３】
このように、本発明の実施例５においては、素子分離構造の形成工程を利用してコレクタ引出電極を形成しているので、製造工程数を削減することが可能になるとともに、コレクタ引出電極を形成する際に、深いエッチングや長時間の拡散工程が不要になるので、コレクタ引出電極の占有面積を小さくすることができる。
【００７４】
以上、本発明の各実施例を説明したが、本発明は各実施例に示した構成、条件、数値に限られるものではなく、各種の変更が可能であり、例えば、上記の各実施例においては、ｐ型シリコン基板にｎ型エピタキシャル層を設けた例として説明しているが、ｎ型シリコン基板にｐ型エピタキシャル層を設けた場合にも同様に適用されるものであり、その場合には、注入するイオンの導電型を反転させれば良い。
【００７５】
また、上記の各実施例においては、エッチングストッパー用のＳｉＮ膜や平坦化のためのリンガラス膜等の成膜を行っているが、これらは必須のものではなく、本発明においては、素子分離絶縁膜に設けたＵ溝と、Ｕ溝の底面と半導体基板との間に設ける高不純物濃度領域が必須の構成である。
【００７６】
また、上記の実施例４においては、Ｕ溝の底面に設けた熱酸化膜を誘電体膜として容量素子を形成しているが、Ｕ溝の底面に設けた熱酸化膜を異方性エッチングによって選択的に除去して、ｐ+ 型拡散領域とｎ+ 型多結晶シリコン膜とのｐｎ接合によってｐｎ接合容量素子を構成しても良いものである。
【００７７】
また、上記の実施例３においては、Ｕ溝をＣＶＤ−ＳｉＯ2 膜で埋め込んでいるが、埋め込むための絶縁膜はＣＶＤ−ＳｉＯ2 膜に限られるものではなく、ＳｉＮ膜やＳｉＯＮ膜を用いても良く、さらには、ＳＯＧ膜やＴＥＯＳ膜を用いても良いものである。
【００７８】
ここで、再び図１を参照して、改めて、本発明の詳細な特徴を説明する。
再び、図１参照  
（付記１）  一導電型半導体基板１上に逆導電型エピタキシャル層２を設けるとともに、前記逆導電型エピタキシャル層２に素子分離絶縁膜を含む局所的選択酸化膜３を設けた半導体装置であって、前記局所的選択酸化膜３を貫通するとともに前記一導電型半導体基板１に達しない貫通孔４を有するとともに、前記貫通孔４の底部が前記一導電型半導体基板１に達する高不純物濃度領域５と接していることを特徴とする半導体装置。
（付記２）  上記貫通孔４の底部及び側部に絶縁膜が設けられ、且つ、前記、貫通孔４の内部が多結晶シリコン６で埋め込まれるとともに、上記高不純物濃度領域５が一導電型であることを特徴とする付記１記載の半導体装置。
（付記３）  上記貫通孔４の内部が逆導電型の多結晶シリコン６で埋め込まれるとともに、上記高不純物濃度領域５が逆導電型であることを特徴とする付記１記載の半導体装置。
（付記４）  上記逆導電型の多結晶シリコン６及び上記逆導電型の高不純物濃度領域５が、バイポーラトランジスタのコレクタ引出電極を構成することを特徴とする付記３記載の半導体装置。
（付記５）  上記貫通孔４の内部が導電性の多結晶シリコン６で埋め込まれるとともに、上記高不純物濃度領域５が逆導電型であり、前記導電性の多結晶シリコン６と前記高不純物濃度領域５とにより容量素子を構成することを特徴とする付記１記載の半導体装置。
（付記６）  一導電型半導体基板１上に逆導電型エピタキシャル層２を成長させたのち、前記逆導電型エピタキシャル層２に素子分離絶縁膜を含む局所的選択酸化膜３を形成する工程、前記局所的選択酸化膜３を選択的にエッチングすることによって前記一導電型半導体基板１に達しない貫通孔４を形成する工程、及び、前記貫通孔４の底部に達する高不純物濃度領域５を形成する工程を有することを特徴とする半導体装置の製造方法。
（付記７）  上記貫通孔４の形成工程に先立って上記局所的選択酸化膜３を覆う平坦化絶縁膜を設ける工程と、前記貫通孔４の形成工程の後に、貫通孔４の底部に設けた絶縁膜を介して一導電型不純物をイオン注入する工程と、前記イオン注入工程の後に前記平坦化絶縁膜を除去する工程と、前記平坦化絶縁膜を除去する工程の後に前記貫通孔４の内部を多結晶シリコン６で埋め込む工程とを有することを特徴とする付記６記載の半導体装置の製造方法。
（付記８）  上記貫通孔４の形成工程に先立って上記局所的選択酸化膜３を覆う平坦化絶縁膜を設ける工程と、前記貫通孔４の形成工程の後に、貫通孔４を介して逆導電型不純物をイオン注入する工程と、前記イオン注入工程の後に前記平坦化絶縁膜を除去する工程と、前記平坦化絶縁膜を除去する工程の後に前記貫通孔４の内部を前記イオン注入領域と接する多結晶シリコン６で埋め込む工程とを有することを特徴とする付記６記載の半導体装置の製造方法。
（付記９）  上記貫通孔４の内部を多結晶シリコン６で埋め込む工程の後に熱処理を施すことによって、上記注入した不純物を活性化して上記高不純物濃度領域５を形成する工程を有することを特徴とする付記７または８に記載の半導体装置の製造方法。
（付記１０）  上記逆導電型エピタキシャル層２を成長させる工程の前に、上記一導電型半導体基板１に一導電型不純物をイオン注入する工程を有するとともに、上記貫通孔４の内部を多結晶シリコン６で埋め込んだのち、熱処理を施すことによって前記注入した一導電型不純物を拡散させて前記貫通孔４の底部に達する一導電型の高不純物濃度領域５を形成する工程を有することを特徴とする付記６記載の半導体装置の製造方法。
【産業上の利用可能性】
【００７９】
本発明の活用例としては、バイポーラトランジスタを含んだ半導体集積回路装置の素子分離構造或いは引出電極構造が典型的なものであるが、バイポーラトランジスタを含んだ半導体集積回路装置に限られるものではなく、ＭＯＳ型半導体集積回路装置にも適用されるものであり、また、シリコンデバイスに限られるものではなく、ＳｉＧｅデバイス等の他の組成の各種半導体装置にも適用されるものである。
【図面の簡単な説明】
【００８０】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の実施例１の半導体装置の途中までの形成工程の説明図である。
【図３】本発明の実施例１の半導体装置の図２以降の途中までの形成工程の説明図である。
【図４】本発明の実施例１の半導体装置の図３以降の途中までの形成工程の説明図である。
【図５】本発明の実施例１の半導体装置の図４以降の形成工程の説明図である。
【図６】本発明の実施例２の半導体装置の形成工程の説明図である。
【図７】本発明の実施例３の半導体装置の形成工程の説明図である。
【図８】本発明の実施例４の容量素子の形成工程の説明図である。
【図９】本発明の実施例５のバイポーラトランジスタの途中までの形成工程の説明図である。
【図１０】本発明の実施例５のバイポーラトランジスタの図９以降の形成工程の説明図である。
【図１１】従来のＵ溝を利用した素子分離構造の概略的断面図である。
【図１２】従来のｐｎ接合分離を利用した素子分離構造の概略的断面図である。
【図１３】従来のバイポーラトランジスタの概略的断面図である。
【図１４】エピタキシャル層が厚い場合のＵ溝を利用した素子分離構造の概略的断面図である。
【符号の説明】
【００８１】
１  一導電型半導体基板
２  逆導電型エピタキシャル層
３  局所的選択酸化膜
４  貫通孔
５  高不純物濃度領域
６  多結晶シリコン
１１  ｐ型シリコン基板
１２  ｎ型シリコン層
１３  素子分離絶縁膜
１４  ＳｉＯ2 膜
１５  ＳｉＮ膜
１６  リンガラス膜
１７  フォトレジスト
１８  開口部
１９  Ｕ溝
２０  熱酸化膜
２１  Ｂイオン
２２  イオン注入領域
２３  ＳｉＯ2 膜
２４  多結晶シリコン膜
２５  ｐ+ 型拡散領域
２６  熱酸化膜
２７  イオン注入層
２８  ｐ+ 型拡散領域
２９  ＳｉＯ2 膜
３０  ｎ型多結晶シリコン膜
３１  層間絶縁膜
３２  コンタクト電極
４１  ｐ型シリコン基板
４２  ｎ型シリコン層
４３  ｎ+ 型埋込層
４４  局所的選択酸化膜
４５  ＳｉＯ2 膜
４６  ＳｉＮ膜
４７  リンガラス膜
４８  フォトレジスト
４９  開口部
５０  Ｕ溝
５１  熱酸化膜
５２  イオン注入領域
５３  ＳｉＯ2 膜
５４  ｎ+ 型拡散領域
５５  ｎ+ 型多結晶シリコン膜
５６  ｐ+ 型ベース領域
５７  ｎ+ 型エミッタ領域
５８  層間絶縁膜
５９  コンタクト電極
６１  ｐ型シリコン基板
６２  ｎ型エピタキシャル層
６３  素子分離絶縁膜
６４  Ｕ溝
６５  絶縁膜
６６  多結晶シリコン
６７  熱酸化膜
６８  ｐ+ 型拡散領域
６９  ｐ+ 型拡散領域
７０  Ｕ溝
７１  絶縁膜
７２  多結晶シリコン
７３  熱酸化膜
７４  ボイド
７５  欠陥
７６  Ｕ溝
７７  絶縁膜
７８  多結晶シリコン
７９  熱酸化膜
８０  欠陥
８１  ｐ型シリコン基板
８２  ｎ型エピタキシャル層
８３  ｎ+ 型埋込層
８４  素子分離絶縁膜
８５  ｎ+ 型拡散領域
８６  ｐ+ 型ベース領域
８７  ｎ+ 型エミッタ領域
８８  層間絶縁膜
８９  コンタクト電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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