(57)【要約】【課題】  中継カード内におけるデータの高速伝送および占有面積の削減を図る。【解決手段】  本発明のデバイステスタ１００は、格納期間に、パターンプログラム２５０およびパターンテーブル２５２を伝送するデータ伝送部２１０と、格納期間に、パターンプログラムをプログラムメモリ２１４に記憶し、試験期間に、パターンアドレスを生成するアドレス生成部２１２と、パターンテーブルとパターンアドレスとが入力され、格納期間にパターンテーブルを、試験期間にパターンアドレスを選択出力する選択部２１６と、格納期間に、パターンテーブルをパターンメモリ２２０に記憶し、試験期間に、パターンメモリに記憶されたパターンテーブルを参照してパターンアドレスをパターンデータに置換するデータ置換部２１８と、を備えることを特徴としている。【選択図】    図２
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【特許請求の範囲】
【請求項１】
プログラムメモリに記憶されたパターンプログラムの実行に応じて順次生成されるパターンアドレスを、パターンメモリに記憶されたパターンテーブルを参照してパターンデータに置換し、該パターンデータを用いて被試験デバイスの電気的試験を行うデバイステスタであって、
格納期間に、前記パターンプログラムおよび前記パターンテーブルを伝送するデータ伝送部と、
前記格納期間に、前記データ伝送部からのパターンプログラムを前記プログラムメモリに記憶し、その後の試験期間に、該プログラムメモリに記憶されたパターンプログラムを実行してパターンアドレスを生成するアドレス生成部と、
前記データ伝送部からのパターンテーブルと前記アドレス生成部からのパターンアドレスとが入力され、前記格納期間に前記パターンテーブルを、前記試験期間に前記パターンアドレスを選択出力する選択部と、
前記格納期間に、前記選択部からのパターンテーブルを前記パターンメモリに記憶し、前記試験期間に、該パターンメモリに記憶されたパターンテーブルを参照して前記選択部からのパターンアドレスをパターンデータに置換するデータ置換部と、
を備えることを特徴とする、デバイステスタ。
【請求項２】
前記パターンプログラム、パターンテーブル、パターンアドレスは、シリアル形式で伝送されることを特徴とする、請求項１に記載のデバイステスタ。
【請求項３】
前記選択部は、複数の前記データ置換部にディジーチェインで接続されていることを特徴とする、請求項１または２に記載のデバイステスタ。
【請求項４】
前記選択部は、複数の前記データ置換部それぞれに信号を複製するバッファを通じて接続されていることを特徴とする、請求項１または２に記載のデバイステスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被試験デバイスの電気的試験を行うデバイステスタに関する。
【背景技術】
【０００２】
近年、集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）の大容量化、高速化、小型化（高密度化）が進んでいる。かかる集積回路を有するデバイスでは、集積回路の高密度化に伴って、電気的機能試験も高速かつ複雑な工程が要求されている。
【０００３】
このような電気的機能試験を遂行するデバイステスタでは、被試験デバイス（Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ：以下「ＤＵＴ」という。）、例えば、各種メモリデバイスに対して、電源電圧マージン、アクセスタイムマージン等を試験する動作マージン試験が行われている。このデバイス試験において、各デバイスのフェイル数、例えば不良ビット数が計数され、その計数結果でメモリデバイスの良否が判定される。その後、かかるメモリデバイスのフェイル数が所定数より多ければ、そのメモリデバイスは不良品と判断されて試験は終了し、所定値より少なければ救済のリペア処理が行われる。
【０００４】
このような機能試験では、試験順を記したパターンプログラムに従って生成された試験信号がＤＵＴに印加され、ＤＵＴの出力信号が取得される。この試験信号の生成に至る詳細な処理は以下の通りである。
【０００５】
図６は、従来の試験信号の生成処理を示した機能ブロック図である。データの格納期間において、デバイステスタ１０の中央制御部１２は、試験パラメータと試験順を記したパターンプログラム１６を、アドレス生成部１８を介してプログラムメモリ（インストラクションメモリともいう。）２０に格納する。また、中央制御部１２は、そのパターンプログラム１６によって生成されるパターンアドレス（ＰＡ）を試験パターンや期待値パターン等からなる３ｂｉｔのパターンデータ（ＰＤ）に変換するためのパターンテーブル（ＰＴ）２２を、メモリ制御部２４および専用のデータバス２６を介してデータ置換部２８に送信し、データ置換部２８はそのパターンテーブル２２をパターンメモリ３０に格納する。
【０００６】
かかるメモリ制御部２４、データバス２６、データ置換部２８、およびパターンメモリ３０は、ＤＵＴ３２に接続される中継カード３４毎に設けられ、さらにパターンメモリ３０は、ＤＵＴ３２のデバイス端子８ピンまたは１６ピン毎に設けられている。また、プログラムメモリ２０は、複数の中継カード３４のパターンプログラムを保持している。
【０００７】
このように、パターンプログラム１６およびパターンテーブル２２が格納されると、機能試験が開始され、試験期間中、アドレス生成部（ＳＱＰＧ：ＳｅＱｕｅｎｔｉａｌ  Ｐａｔｔｅｒｎ  Ｇｅｎｅｒａｔｏｒともいう。）１８がプログラムメモリに記憶されたパターンプログラム１６を実行してパターンアドレスを生成し、このパターンアドレスをデータ置換部２８にシリアル伝送する。データ置換部２８は、パターンアドレスをディジーチェイン接続された他のデータ置換部２８にリレー伝送すると共に、パターンメモリ３０に記憶されたパターンテーブル２２を参照してパターンアドレスをパターンデータに置換する。パターンデータは、フォーマッタ４４によって試験信号に変換され、入出力部４６を通じてＤＵＴ３２のデバイス端子に印加される。このようなパターンデータの切り換えをパターン発生中に任意のピンを選択して行う技術も公開されている（例えば、特許文献１）。
【特許文献１】特開２００３−１０７１３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述した従来のデバイステスタでは、格納期間におけるパターンプログラムおよびパターンテーブルの各メモリへの格納と、試験期間におけるパターンアドレスのデータ置換部への伝送とが、独立した経路（配線）で行われ、その伝送速度も相異していた。図６の例では、専用のデータバス２６における伝送速度が１０〜３０ＭＨｚであるのに対して、アドレス生成部１８からのシリアル伝送は１００〜２００ＭＨｚといった高速伝送を達成している。
【０００９】
近年におけるＤＵＴの大容量化、高速化に伴って、必要なパターンデータの容量、ひいてはパターンプログラムおよびパターンテーブルの容量も増大する傾向にあり、データの各メモリへの格納時間の長時間化が試験時間の遅延を招き、全体的な試験効率を低下させている。上述した従来の構成では、データの格納に、制御の容易さや配線の制約から伝送速度の遅いデータバスを利用せざるを得ず、その伝送速度（１０〜３０ＭＨｚ）の制限を鑑みると試験時間を短縮するのは困難であった。
【００１０】
一方、新しい技術として、アドレス生成部を中継カード内に設け、パターンプログラムの細分化を図る技術が検討されている。かかる技術によると、パターンプログラムとパターンテーブルのどちらのデータも中継カード単位で取り扱うことができるため、中央制御部におけるデータ管理が容易になる。しかし、一つの中継カード内において、パターンプログラムおよびパターンテーブルのメモリへの格納と、パターンアドレスのデータ置換部への伝送との２つの独立した経路が存在することに変わりなく、依然として試験時間の遅延や回路規模の増大化といった問題は解消されていない。
【００１１】
本願発明者らは、上記問題について鋭意検討した結果、かかる２つの独立した経路の利用期間が相異することに着目し、２つの経路を統合することで、回路を単純化し、また、伝送速度を高速にできることを見出し、本発明を完成するに至った。
【００１２】
本発明は、従来のデバイステスタが有する上記問題点に鑑みてなされたものであり、本発明の目的は、メモリへの格納と試験時のパターンアドレスの伝送とを統合することで、高速な伝送および占有面積の削減を図り、試験効率の向上および試験コストの削減が可能な、新規かつ改良されたデバイステスタを提供することである。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、本発明のある観点によれば、プログラムメモリに記憶されたパターンプログラムの実行に応じて順次生成されるパターンアドレスを、パターンメモリに記憶されたパターンテーブルを参照してパターンデータに置換し、パターンデータを用いて被試験デバイスの電気的試験を行うデバイステスタであって、格納期間に、パターンプログラムおよびパターンテーブルを伝送するデータ伝送部と、格納期間に、データ伝送部からのパターンプログラムをプログラムメモリに記憶し、その後の試験期間に、プログラムメモリに記憶されたパターンプログラムを実行してパターンアドレスを生成するアドレス生成部と、データ伝送部からのパターンテーブルとアドレス生成部からのパターンアドレスとが入力され、格納期間にパターンテーブルを、試験期間にパターンアドレスを選択出力する選択部と、格納期間に、選択部からのパターンテーブルをパターンメモリに記憶し、試験期間に、パターンメモリに記憶されたパターンテーブルを参照して選択部からのパターンアドレスをパターンデータに置換するデータ置換部と、を備えることを特徴とする、デバイステスタが提供される。
【００１４】
本発明では、従来のパターンプログラムおよびパターンテーブルの各メモリへの格納経路が、パターンアドレスのデータ置換部への伝送経路に統合され、試験経過時間（格納期間、試験期間）に応じて統合した経路をいずれの経路に開放するかがその都度選択される。かかるパターンアドレスのデータ置換部への伝送には、高品質かつ高速な伝送路が利用されているので、この伝送路をメモリへの格納にも利用することで全体的な高速伝送化を図ることができる。従って、機能試験の時間効率を向上することが可能となる。
【００１５】
また、パターンプログラムおよびパターンテーブルのメモリへの格納と、パターンアドレスのデータ置換部への伝送とが共通の経路（回路）を通じて実現されるので、従来と比較して回路規模および占有面積を小さくすることが可能となり、試験コストの低減を図ることができる。
【００１６】
さらに、経路を一つに統合することで信頼性も向上し、また、エラーが発生したときのエラー箇所の特定も容易となり、メンテナンスの面でもコスト削減を図ることができる。
【００１７】
パターンプログラム、パターンテーブル、パターンアドレスは、シリアル形式で伝送されるとしてもよい。
【００１８】
かかる構成により、パラレル形式と比較しても確実かつ高速な伝送を実現でき、また、各構成要素の端子数を少なくすることが可能となるので、回路規模および占有面積的にも有利になる。
【００１９】
選択部は、複数のデータ置換部にディジーチェインで接続されていてもよい。
【００２０】
従来の試験時におけるパターンアドレスのデータ置換部への伝送に加えて、パターンテーブルのメモリへの格納もディジーチェイン伝送することで、より一層、回路の単純化および占有面積の低減を図ることができる。
【００２１】
選択部は、複数のデータ置換部それぞれに信号を複製するバッファを通じて接続されていてもよい。
【００２２】
かかるバッファの構成により、選択部から各データ置換部への信号品質を保つことができるので、上述したディジーチェインに代えてかかる構成を採用することができる。このような構成により、特定のデータ置換部がエラーを起こしたとしてもエラーの影響範囲をそのデータ置換部のみに留めることができる。
【発明の効果】
【００２３】
以上説明したように本発明のデバイステスタは、各メモリへの格納とパターンアドレスの伝送とを統合することで、高速な伝送および占有面積の削減を図り、試験効率を向上し、試験コストを低減することが可能である。
【発明を実施するための最良の形態】
【００２４】
以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。
【００２５】
本発明の実施形態にかかるデバイステスタは、ＤＵＴをセットした後、試験順を記したパターンプログラムに従って生成された試験信号がＤＵＴに印加され、ＤＵＴの出力信号が取得される。このような試験信号の生成に関する理解を容易にするため、まず、デバイステスタの全体的な構造を説明する。
【００２６】
（第１の実施形態：デバイステスタ１００）
図１は、デバイステスタの概略的な構成を示すブロック図である。デバイステスタ１００は、本体１１０と、テストヘッド１２０とを含んで構成される。当該テストヘッド１２０には、パフォーマンスボード１３０が載設され、パフォーマンスボード１３０上にＤＵＴ１４０が載設される。
【００２７】
上記本体１１０は、ユーザインターフェース１１２を介して設定された試験工程を遂行する中央制御部１１４が設けられている。上記テストヘッド１２０には、ＤＵＴ１４０の各デバイス端子に接続されるテスト端子と、テスト端子に接続され試験機能を遂行するピンモジュールを例えば３２個単位で備える中継カード（ＰＥ（Ｐｉｎ  Ｅｌｅｃｔｒｏｎｉｃｓ）カードともいう。）１２２とが設けられる。かかる中継カード１２２は、本体１１０からの機能試験に関する指令をテスト端子に反映する。
【００２８】
上記パフォーマンスボード１３０は、テストヘッド１２０に嵌合可能、かつ、ＤＵＴ１４０を載設可能な構造となっており、複数のテスト端子をＤＵＴ１４０のデバイス端子に電気的に接続する。
【００２９】
本実施形態では、中央制御部１１４が、上述した中継カード１２２にパターンプログラムおよびパターンテーブルを送信し、これらを用いて生成されたパターンデータを最終的な試験信号に変換してＤＵＴ１４０の試験を遂行する。以下、デバイステスタ１００の試験信号の生成に至る詳細な処理を説明する。
【００３０】
図２は、本実施形態のデバイステスタ１００の概略的な機能を示した機能ブロック図である。デバイステスタ１００は、中央制御部１１４と、データ伝送部２１０と、アドレス生成部２１２と、プログラムメモリ２１４と、選択部２１６と、データ置換部２１８と、パターンメモリ２２０と、フォーマッタ２２２と、入出力部２２４とを含んで構成される。
【００３１】
このうち、データ伝送部２１０と、アドレス生成部２１２と、プログラムメモリ２１４と、選択部２１６と、データ置換部２１８と、パターンメモリ２２０と、フォーマッタ２２２と、入出力部２２４とは中継カード１２２毎に設けられる。また、データ置換部２１８は、それぞれＤＵＴ１４０のデバイス端子例えば１６ピンに対応した数のテスト端子を制御可能であり、データ置換部２１８を４つ有する本実施形態の中継カード１２２では、６４ピンのデバイス端子を制御することができる。ここでは、このような中継カード１２２が３２枚設けられている。
【００３２】
上記中央制御部１１４は、ＣＰＵ等の集積回路からなり、デバイステスタ１００全体を管理および制御する。また、試験遂行のためのパターンプログラム２５０およびパターンテーブル２５２を生成し、中継カード１２２のデータ伝送部２１０にデータバス２５４を介して送信する。
【００３３】
上記データ伝送部２１０は、中央制御部１１４から受信したパターンプログラム２５０およびパターンテーブル２５２を、格納期間中に、アドレス生成部２１２と、選択部２１６を通じてデータ置換部２１８とに伝送する。ここで格納期間とは、実際の機能試験を遂行する前の準備期間であり、その後の試験期間と区別された期間である。かかる期間は、上述したパターンプログラム２５０およびパターンテーブル２５２の各メモリへの格納を主な目的としている。
【００３４】
また、データ伝送部２１０より後段の伝送は、シリアル形式で行われるとしてもよい。このように伝送経路をシリアル形式で形成することで、１００〜２００ＭＨｚ以上といった高速伝送を実現できる。シリアル伝送においては、送信されるデータのヘッダやフッタには識別子が記され、そのデータがアドレス生成部２１２への書込なのか、データ置換部２１８への書込なのか、また、格納するアドレスを示しているのか、格納するデータそのものを示しているのか把握可能に形成される。
【００３５】
上記アドレス生成部２１２は、格納期間に、データ伝送部２１０から受信したパターンプログラム２５０をプログラムメモリ２１４に記憶する。また、アドレス生成部２１２は、試験期間に、プログラムメモリ２１４に記憶されたパターンプログラム２５０を実行してパターンアドレスを生成する。以下にパターンプログラム２５０のデータ構造を示すと共に、どのようにしてパターンアドレスを生成するのかを説明する。
【００３６】
図３は、パターンプログラム２５０のデータ構造を示した説明図である。図３（ａ）に示したパターンプログラム２５０は、パターンインストラクションとも呼ばれ、パターンアドレス領域３１０と、インストラクション領域３２０とから構成される。パターンプログラム２５０は、通常のインタプリタによるプログラム同様、パターンアドレス領域３１０の数値（パターンアドレス）の小さい順からインストラクション領域３２０のコマンドに従って順次処理が進められる。
【００３７】
図３（ａ）の例では、パターンアドレス０、１に対応するインストラクションとして処理なしの「ＮＯＰ」コマンドが記されているので、アドレス生成部２１２は、パターンアドレスを０→１→２と単純にインクリメントする。続いて、パターンアドレス２には１０回繰り返しを意味する「ＲＰＴ１０」のコマンドが記されているので、アドレス生成部２１２は、パターンアドレス２を１０回繰り返す。次に、パターンアドレス３の「ＪＵＭＰ  Ｃ」のコマンドによりパターンアドレス５にジャンプする。パターンアドレス５では、ループコマンドの開始「ＬＳＴ」が記されているので、パターンアドレス７のループコマンドの終了「ＬＥＮ」まで複数回パターンアドレスがループする。
【００３８】
従って、当該パターンプログラム２５０の処理の流れをパターンアドレスの流れで示すと、図３（ｂ）に示すように「０→１→２→…→２→３→５→６→７→５→６→７→…」となる。このパターンアドレスの数値はアドレスカウンタとして次に処理するパターンアドレスを示すと共に、機能試験のためのパターンデータの順番を示すこととなる。即ち、図３（ｂ）に示した「０→１→２→…→２→３→５→６→７→５→６→７→…」がそのまま試験順を示し、アドレス生成部２１２は、かかるパターンアドレスを選択部２１６に送信することとなる。
【００３９】
上記選択部２１６は、２入力１出力のセレクタからなり、データ伝送部２１０からのパターンテーブル２５２と、アドレス生成部２１２で生成されたパターンアドレスとが入力され、試験経過時間（格納期間、試験期間）に応じていずれか一方を選択出力する。ここでは、格納期間にパターンテーブル２５２を選択し、試験期間にパターンアドレスを選択する。
【００４０】
本実施形態においては、パターンプログラム２５０およびパターンテーブル２５２のメモリへの格納が完了した後、パターンアドレスのデータ置換部２１８への伝送が行われる。従って、上記メモリへの格納とパターンアドレスの伝送は、時間を異にして実行することができるので、選択部２１６からデータ置換部２１８への高速伝送路を共有でき、伝送路の有効活用が可能となる。かかる選択部２１６の出力は、中央制御部１１４からの、現時点が格納期間か試験期間かを示す制御信号（図示せず）により切り換えられるが、かかる場合に限られず、例えば、パターンプログラム２５０、パターンテーブル２５２、パターンアドレスのヘッダ等によりそのデータを自動認識し、データ置換部２１８に選択出力するといった様々な態様を適用することができる。
【００４１】
上記データ置換部２１８は、格納期間において、選択部２１６が出力したパターンテーブル２５２をパターンメモリ２２０に記憶する。また、試験期間において、パターンメモリ２２０に記憶されたパターンテーブル２５２を参照して、選択部２１６が出力した、即ち、アドレス生成部２１２が生成したパターンアドレスをパターンデータに置換する。以下にパターンテーブル２５２のデータ構造を示す。
【００４２】
図４は、パターンプテーブル２５２のデータ構造を示した説明図である。かかるパターンテーブル２５２は、パターンアドレス領域４１０と、パターンデータ領域４２０とから構成される。かかるパターンアドレス領域４１０と、パターンデータ領域４２０とにおけるパターンアドレスとパターンデータとは、予め中央制御部１１４によって対応付けられている。
【００４３】
データ置換部２１８は、選択部２１６からパターンアドレス、例えば、「３」を受信すると、そのパターンアドレス「３」に対応するパターンデータ「０００」をパターンテーブル２５２から読み出し、そのパターンデータをその時点の試験パターンとしてフォーマッタ２２２に送信する。ここで、パターンデータは、試験信号に対応付けられた３ｂｉｔの識別子であり、ＤＵＴ１４０に対する入出力および波形パターンや期待値等に一対一で対応する。また、図４に示したパターンデータはあくまで例示であり、他の組み合わせが可能なことは言うまでもない。また、ここでは、パターンデータを３ｂｉｔとしているが、試験パターンの多種化に応じて、４、５ｂｉｔとすることも可能である。
【００４４】
また、本実施形態では、中継カード１２２中の４つのデータ置換部２１８がそれぞれディジーチェインで結ばれているので、データ置換部２１８は、パターンアドレスを他のデータ置換部２１８にもリレー伝送する。
【００４５】
上記フォーマッタ２２２は、データ置換部２１８によって置換されたパターンデータに基づいてデジタルまたはアナログの試験信号を生成したり、入力判定のためのコンパレータの比較値をセットしたりする。
【００４６】
上記入出力部２２４は、フォーマッタ２２２とＤＵＴ１４０との電気信号のバッファリングを行い、歪んだ電気信号の波形を整形する。
【００４７】
（第２の実施形態：デバイステスタ５００）
図５は、デバイステスタの他の実施形態を示した機能ブロック図である。デバイステスタ５００は、中央制御部１１４と、データ伝送部２１０と、アドレス生成部２１２と、プログラムメモリ２１４と、選択部２１６と、バッファ５１０と、データ置換部２１８と、パターンメモリ２２０と、フォーマッタ２２２と、入出力部２２４とを含んで構成される。
【００４８】
第１の実施形態における構成要素として既に述べた中央制御部１１４と、データ伝送部２１０と、アドレス生成部２１２と、プログラムメモリ２１４と、選択部２１６と、データ置換部２１８と、パターンメモリ２２０と、フォーマッタ２２２と、入出力部２２４とは、実質的に機能が同一なので重複説明を省略し、ここでは、構成が相違するバッファ５１０を主に説明する。
【００４９】
上記バッファ５１０は、選択部２１６からの信号を複製し、中継カード１２２内の複数のデータ置換部２１８それぞれに出力する。従って、各データ置換部２１８には選択部２１６から出力された信号と同一の信号が、それぞれ同時に入力されることとなる。
【００５０】
かかるバッファ５１０の構成により、選択部２１６から各データ置換部２１８への信号品質を保つことができるので、第１の実施形態で説明したディジーチェインに代えてかかる構成を採用することができる。第２の実施形態によるそれぞれのデータ置換部２１８に信号を分配する構成では、特定のデータ置換部２１８がエラーを起こしたとしてもエラーの影響範囲をそのデータ置換部のみに留めることができる。
【００５１】
上述した第１および第２の実施形態によるデバイステスタ１００、５００では、パターンプログラム２５０およびパターンテーブル２５２の各メモリへの格納経路が、パターンアドレスのデータ置換部２１８への伝送経路に統合され、試験経過時間（格納期間、試験期間）に応じて統合した経路をいずれの経路に開放するかがその都度選択される。かかるパターンアドレスのデータ置換部２１８への伝送には、高品質かつ高速な伝送路が利用されているので、この伝送路をメモリへの格納にも利用することで全体的な高速伝送化を図ることができる。従って、機能試験の時間効率を向上することが可能となる。
【００５２】
また、パターンプログラム２５０およびパターンテーブル２５２のメモリへの格納と、パターンアドレスのデータ置換部２１８への伝送とが共通の経路（回路）を通じて実現されるので、従来と比較して回路規模および占有面積を小さくすることが可能となり、試験コストの低減を図ることができる。さらに、経路を一つに統合することで信頼性も向上し、また、エラーが発生したときのエラー箇所の特定も容易となり、メンテナンスの面でもコスト削減を図ることができる。
【００５３】
以上、添付図面を参照しながら本発明の好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【図面の簡単な説明】
【００５４】
【図１】デバイステスタの概略的な構成を示すブロック図である。
【図２】本実施形態のデバイステスタの概略的な機能を示した機能ブロック図である。
【図３】パターンプログラムのデータ構造を示した説明図である。
【図４】パターンプテーブルのデータ構造を示した説明図である。
【図５】デバイステスタの他の実施形態を示した機能ブロック図である。
【図６】従来の試験信号の生成処理を示した機能ブロック図である。
【符号の説明】
【００５５】
１００、５００  デバイステスタ
１２２  中継カード
１４０  ＤＵＴ
２１０  データ伝送部
２１２  アドレス生成部
２１４  プログラムメモリ
２１６  選択部
２１８  データ置換部
２２０  パターンメモリ
２５０  パターンプログラム
２５２  パターンテーブル
【図１】
2008107255.tif 000003
【図２】
2008107255.tif 000004
【図３】
2008107255.tif 000005
【図４】
2008107255.tif 000006
【図５】
2008107255.tif 000007
【図６】
2008107255.tif 000008