(57)【要約】【課題】信号経路に応じて信号伝搬遅延時間を選択できる再構成可能集積回路に用いて好適なマルチプレサ回路を提供する。【解決手段】マルチプレクサ回路は、第一のマルチプレクサ回路と、第二のマルチプレクサ回路と、第一のマルチプレクサ回路と第二のマルチプレクサ回路のどちらかの出力信号を選択して出力する選択回路を有し、第一のマルチプレクサ回路と第二のマルチプレクサ回路のそれぞれの複数の制御信号のうち、少なくとも一つの制御信号を共有する。再構成可能集積回路のロジックブロックにより回路構成する場合にロジックエレメント回路間において、通常速度の信号と高速な信号の選択的出力を可能にし、面積の小さな再構成可能集積回路とするためのマルチプレクサ回路を提供する。第二のマルチプレクサ回路は、前記第一のマルチプレクサ回路とは信号伝搬遅延時間が異なる。【選択図】図１
2008283526.tif 000002
【特許請求の範囲】
【請求項１】
制御信号によって信号経路を決定し、複数の入力信号から一つの信号を選択して出力するマルチプレクサ回路であって、
複数の制御信号入力を有する第一のマルチプレクサ回路と、
複数の制御信号入力を有し前記第一のマルチプレクサ回路とは信号伝搬遅延時間が異なる第二のマルチプレクサ回路と、
一つないし複数の制御信号入力を有し、第一のマルチプレクサ回路と第二のマルチプレクサ回路の出力を選択して出力する機能を有する選択回路とから構成され、
第一のマルチプレクサ回路への複数の制御信号と第二のマルチプレクサ回路への複数の制御信号の少なくとも一つの制御信号を共有する、
ことを特徴とするマルチプレクサ回路。
【請求項２】
請求項１に記載のマルチプレクサ回路において、
一つのマルチプレクサ回路が、独立した複数のスイッチング素子を並列に接続したマルチプレクサ回路である
ことを特徴とするマルチプレクサ回路。
【請求項３】
請求項１に記載のマルチプレクサ回路において、
一つのマルチプレクサ回路が、二つのスイッチング素子を並列に接続して構成された２入力１出力マルチプレクサ回路を階段状に連続して複数接続したマルチプレクサ回路である
ことを特徴とするマルチプレクサ回路。
【請求項４】
請求項１に記載のマルチプレクサ回路において、
一つのマルチプレクサ回路が、独立した複数のスイッチング素子を並列に接続したマルチプレクサ回路と、二つのスイッチング素子を並列に接続して構成された２入力１出力マルチプレクサ回路を階段状に連続して複数接続したマルチプレクサ回路を混載したマルチプレクサ回路である
ことを特徴とするマルチプレクサ回路。
【請求項５】
請求項１に記載のマルチプレクサ回路において、
選択回路が、二つのスイッチング素子を並列に接続することで構成された２入力１出力マルチプレクサ回路を含む選択回路である
ことを特徴とするマルチプレクサ回路。
【請求項６】
請求項１に記載のマルチプレクサ回路において、
選択回路が、二つの入力のどちらかを選択して出力する機能を有するバッファ回路である
ことを特徴とするマルチプレクサ回路。
【請求項７】
請求項１に記載のマルチプレクサ回路において、
少なくとも一つの制御信号が、論理回路からの出力信号である
ことを特徴とするマルチプレクサ回路。
【請求項８】
請求項１に記載のマルチプレクサ回路において、
少なくとも一つの制御信号が、メモリ回路からの出力信号である
ことを特徴とするマルチプレクサ回路。
【請求項９】
請求項２、３、４、５のいずれかに記載のマルチプレクサ回路において、
少なくとも一つのスイッチング素子が、ｎ型ＭＯＳＦＥＴで構成される
ことを特徴とするマルチプレクサ回路。
【請求項１０】
請求項２、３、４、５のいずれかに記載のマルチプレクサ回路において、
少なくとも一つのスイッチング素子が、ｐ型ＭＯＳＦＥＴで構成される
ことを特徴とするマルチプレクサ回路。
【請求項１１】
請求項２、３、４、５のいずれかに記載のマルチプレクサ回路において、
少なくとも一つのスイッチング素子が、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴが並列接続されたトランスミッションゲートで構成される
ことを特徴とするマルチプレクサ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多数の機能回路を集積した半導体集積回路に用いるためのマルチプレクサ回路に関するものであり、更に詳細には、信号経路に応じて異なる信号伝搬遅延時間を選択して用いることができ、再構成可能集積回路において回路構成する場合に用いて好適なマルチプレサ回路に関するものである。
【背景技術】
【０００２】
ＦＰＧＡ（Ｆｉｌｅｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）に代表される再構成可能集積回路は、デバイスに内蔵したメモリに情報を蓄積することによって、プログラマブル配線における配線の結線状態やロジックブロックにおける論理機能、プログラマブル配線とロジックブロックの相互接続状態を自由かつ柔軟に変更することが可能なデバイスである。ユーザは、デバイス内部のメモリに外部から情報を書き込むことによって、所望の規模、所望の機能を有する論理回路を構成することができる。
【０００３】
前述のような再構成可能集積回路における柔軟な再構成機能のために、再構成可能集積回路は、プログラマブル配線やロジックブロックに回路の選択のための信号線を切り替える多数のマルチプレクサ回路を有する。マルチプレクサ回路は、回路外部からの制御信号によって複数の入力から一つの出力を選択し、入力から出力へ信号を伝播する選択回路である。
【０００４】
再構成可能集積回路におけるマルチプレクサ回路は、通常、複数のＮＭＯＳ（Ｎ型Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタをパストランジスタとして使用する。ＮＭＯＳトランジスタの一方の拡散層に信号を入力し、もう一方の拡散層から信号を出力する。制御信号をＮＭＯＳトランジスタのゲートへ入力することにより、ＮＭＯＳトランジスタの導通、非導通状態を制御し、入力された信号を出力するか否かを制御する。このようなパストランジスタの特性を利用することにより、制御信号によって信号経路を決定し、複数の入力信号から一つの信号を出力として選択するマルチプレクサ回路が構成される。
【０００５】
再構成可能集積回路におけるマルチプレクサ回路は、大きく分けて二つの種類が存在する。一つはエンコード型マルチプレクサ回路、もう一つはデコード型マルチプレクサ回路である。
【０００６】
エンコード型マルチプレクサ回路は、二つのトランジスタを並列に接続することにより構成された２入力１出力マルチプレクサ回路を、階段状に連続して複数接続した構成のマルチプレクサ回路である。２入力１出力マルチプレクサ回路を構成する一方のトランジスタのゲートに制御信号の非反転信号を入力し、もう一方のトランジスタのゲートに制御信号の反転信号を入力することにより、二つの入力のどちらかを選択し出力する。２入力１出力マルチプレクサ回路が階段状に接続されているので、各段において二つの信号の選択が行われ、最終的には複数の入力信号のなかの一つだけが選択され出力される。同一段に存在する２入力１出力マルチプレクサにおいて、制御信号は共有することができる。したがって、エンコード型マルチプレクサ回路は、マルチプレクサ回路を構成する２入力１出力マルチプレクサの接続段数と同数の制御信号を必要とする。
【０００７】
デコード型マルチプレクサ回路は、複数の独立したトランジスタを並列に接続した構成の回路である。複数の独立したトランジスタごとに制御信号を用意し、制御信号の非反転信号、もしくは反転信号を各トランジスタのゲートに入力することにより、複数のトランジスタのたった一つだけを導通させ、複数の入力信号のうちのたった一つだけを出力する回路である。複数の入力ごとにトランジスタが必要であり、各トランジスタを制御するために、トランジスタ数と同数の制御信号を必要とする。
【０００８】
この種のマルチプレクサ回路に関係する公知文献としては、プログラマブルロジックデバイスの発明が開示された特許文献１が参照できる。ここに記載のプログラマブルロジックデバイスの発明においては、複数の配線を二つのグループに分け、第一の配線グループにおいて、配線の相互接続状態を決定するために、エンコード型マルチプレクサ回路をスイッチとして使用し、第二の配線グループにおいて、デコード型マルチプレクサ回路をスイッチとして使用する。通常速度の信号は、エンコード型マルチプレクサ回路をスイッチとして用いた配線を伝播させ、高速の信号は、デコード型マルチプレクサ回路をスイッチとして用いた配線を伝播させる。
【特許文献１】特表２００３−５１１９４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
エンコード型マルチプレクサ回路は、制御信号を供給するため、２入力１出力マルチプレクサ回路の接続段数と同数のメモリ回路を必要とする。このため、入力数が増加に対してメモリ回路数の増加は小さく、その結果、集積回路により構成する場合の面積増加は小さいという利点を有する。しかしながら、前述のマルチプレクサ回路において、信号は２入力１出力マルチプレクサ回路の接続段数と同数のトランジスタを通過するために、マルチプレクサ回路を通過する信号の伝達が遅くなるという欠点を有する。
【００１０】
デコード型マルチプレクサ回路において、マルチプレクサ回路を通過する信号は一つのトランジスタのみを通過するために、高速に伝達されるという利点を有する。しかしながら、前述のマルチプレクサ回路は、制御信号を供給するため、入力信号線の数と同数の独立したトランジスタと、入力信号線の数と同数の独立したトランジスタを制御するため、その入力信号線の数と同数のメモリ回路が必要である。このため、入力信号線の数の多いマルチプレクサ回路をデコード型で構成する場合、必要なメモリ回路の数が多くなり、面積が大きくなるという欠点を有する。
【００１１】
ところで、最近の商用の再構成可能集積回路は、クラスタと呼ばれる構成を有する。クラスタ型再構成可能集積回路は、ＬＵＴ（Ｌｏｏｋ−Ｕｐ  Ｔａｂｌｅ）を含むロジックエレメント回路を複数内在する構造となっている。クラスタ型再構成可能集積回路の利点として、以下が挙げられる。
【００１２】
一つは、ロジックブロック数が減少し、その結果、配置・配線性が向上し、デザイン時間の短縮につながる。また、複数の論理機能を一つのロジックブロック内部のロジックエレメント回路に実装することができ、通常のプログラマブル配線における配線よりも高速なロジックブロック内部のプログラマブルローカル配線の使用率が高くなる。このため、再構成可能集積回路としての動作スピードが改善される。更に、複数の論理機能を一つのロジックブロック内部のロジックエレメント回路に実装することができるので、ロジックブロック間の相互接続が減少し、その結果、プログラマブル配線の面積が減少する。
【００１３】
このようなクラスタ型再構成可能集積回路において、前述のマルチプレクサ回路は、具体的には、プログラマブル配線における配線の相互接続状態を決定するためのスイッチ、プログラマブル配線とロジックブロックとの相互接続状態を決定するためのスイッチ、そして、ロジックブロックにおけるプログラマブルローカル配線とロジックブロック内部に複数存在するロジックエレメント回路との相互接続状態を決定するためのスイッチとして使用される。
【００１４】
プログラマブル配線における配線の相互接続状態を決定するためのスイッチとして、エンコード型マルチプレクサ回路を用いた場合、マルチプレクサ回路を通過する信号は、エンコード型マルチプレクサ回路を構成する複数のトランジスタを通過しなければならないため、信号伝播の遅延が大きい。
【００１５】
前述したように、特許文献１においては、複数の配線を二つのグループに分け、第一の配線グループにおいて配線の相互接続状態を決定するため、エンコード型マルチプレクサ回路がスイッチとして使用し、第二の配線グループにおいてデコード型マルチプレクサ回路がスイッチとして使用し、通常の速度の信号は、エンコード型マルチプレクサ回路をスイッチとして用いた配線を伝播させ、高速の信号は、デコード型マルチプレクサ回路をスイッチとして用いた配線を伝播させるようにしている。このため、デコード型マルチプレクサ回路を使用することによって、信号の遅延を低減することができる利点がある一方、エンコード型マルチプレクサ回路のためのメモリとデコード型マルチプレクサ回路のためのメモリをそれぞれ用意しなければならず、メモリ数が増加し、その結果、面積が増加するという欠点を有する。
【００１６】
プログラマブル配線とロジックブロックとの相互接続のためのスイッチとして、例えば前述した特許文献１のスイッチを用いることが可能であるが、同様に、デコード型マルチプレクサ回路を使用することによって、信号の遅延を低減することができる利点がある一方、エンコード型マルチプレクサ回路のためのメモリ回路とデコード型マルチプレクサ回路のためのメモリ回路をそれぞれ用意しなければならず、メモリ回路の数が増加し、その結果、面積が増加するという欠点を有する。
【００１７】
また、ロジックブロック内部のプログラマブルローカル配線と、ロジックブロック内部に複数存在するロジックエレメント回路との相互接続状態を決定するスイッチとして、エンコード型マルチプレクサ回路が使用される。この場合、プログラマブル配線から、ロジックブロックに内在する、あるロジックエレメント回路への信号だけでなく、ロジックブロックに内在する、あるロジックエレメント回路から、同一のロジックブロックに内在する別のロジックエレメント回路への信号も、エンコード型マルチプレクサ回路を構成するために階段状に連続して接続された複数のトランジスタを通過することとなり、大きな信号遅延を生じる。特に、この問題は、再構成可能集積回路の同一ロジックブロックに内在するロジックエレメント回路間における、クラスタ化による信号伝播の高速化性能の低減を招く。
【００１８】
本発明は、上記のような問題を解決するためになされたものであり、本発明の目的は、多数の機能回路を集積した半導体集積回路に用いるためのマルチプレクサ回路を提供することにあり、詳細には、信号経路に応じて信号伝搬遅延時間を選択できる再構成可能集積回路に用いて好適なマルチプレサ回路を提供することにある。
【課題を解決するための手段】
【００１９】
上記のような目的を達成するため、本発明によるマルチプレクサ回路は、基本的な構成として、第一のマルチプレクサ回路と、第二のマルチプレクサ回路と、第一のマルチプレクサ回路と第二のマルチプレクサ回路のどちらかの出力信号を選択して出力する選択回路を有し、第一のマルチプレクサ回路と第二のマルチプレクサ回路のそれぞれの複数の制御信号のうち、少なくとも一つの制御信号を共有する。これにより、再構成可能集積回路のロジックブロックにより回路構成する場合にロジックエレメント回路間において、通常速度の信号と高速な信号の選択的出力を可能にし、面積の小さな再構成可能集積回路とするためのマルチプレクサ回路を提供する。この場合、第二のマルチプレクサ回路は、前記第一のマルチプレクサ回路とは信号伝搬遅延時間が異なる。
【００２０】
本発明によるマルチプレクサ回路は、二つのマルチプレクサ回路のうち、その一方を通常の信号伝播遅延特性を有するマルチプレクサ回路とし、他方を信号伝播遅延の小さい特性を有するマルチプレクサ回路とすることにより、通常の速度の信号と高速な信号のどちらにも対応が可能なような構成とされる。
【００２１】
また、本発明によるマルチプレクサ回路は、通常の信号伝播遅延特性を有するマルチプレクサ回路と信号伝播遅延の小さい特性を有するマルチプレクサ回路のそれぞれの出力を選択できる選択回路を、それぞれのマルチプレクサ回路の出力に設けることで、通常の信号と高速な信号とを選択できるように構成されてもよい。
【００２２】
具体的には、本発明の一つの態様として、本発明によるマルチプレクサ回路は、制御信号によって信号経路を決定し、複数の入力信号から一つの信号を選択して出力するマルチプレクサ回路であって、複数の制御信号入力を有する第一のマルチプレクサ回路と、複数の制御信号入力を有し前記第一のマルチプレクサ回路とは信号伝搬遅延時間が異なる第二のマルチプレクサ回路と、一つないし複数の制御信号入力を有し、第一のマルチプレクサ回路と第二のマルチプレクサ回路の出力を選択して出力する機能を有する選択回路とから構成され、第一のマルチプレクサ回路への複数の制御信号と第二のマルチプレクサ回路への複数の制御信号の少なくとも一つの制御信号を共有することを特徴とするものである。
【００２３】
この場合に、本発明のマルチプレクサ回路において、一つのマルチプレクサ回路が、独立した複数のスイッチング素子を並列に接続したマルチプレクサ回路であり、または、一つのマルチプレクサ回路が、二つのスイッチング素子を並列に接続して構成された２入力１出力マルチプレクサ回路を階段状に連続して複数接続したマルチプレクサ回路であることを特徴とするものとなっている。
【００２４】
また、一つのマルチプレクサ回路が、独立した複数のスイッチング素子を並列に接続したマルチプレクサ回路と、二つのスイッチング素子を並列に接続して構成された２入力１出力マルチプレクサ回路を階段状に連続して複数接続したマルチプレクサ回路を混載したマルチプレクサ回路であるように構成されてもよい。
【００２５】
本発明のマルチプレクサ回路においては、１つの形態として、選択回路が、二つのスイッチング素子を並列に接続することで構成された２入力１出力マルチプレクサ回路を含む選択回路であり、他の形態では、選択回路が、二つの入力のどちらかを選択して出力する機能を有するバッファ回路である。
【００２６】
また、本発明のマルチプレクサ回路において、１つの形態として、少なくとも一つの制御信号が、論理回路からの出力信号であり、または、メモリ回路からの出力信号であり、これらの場合に、少なくとも一つのスイッチング素子が、ｎ型ＭＯＳＦＥＴで構成されており、または、ｐ型ＭＯＳＦＥＴで構成される。また、少なくとも一つのスイッチング素子が、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴが並列接続されたトランスミッションゲートで構成されるようにされても良い。
【発明の効果】
【００２７】
本発明のマルチプレクサ回路によれば、マルチプレクサ回路の出力を選択できるように構成することによって、第一のマルチプレクサ回路への複数の制御信号と、第二のマルチプレクサ回路への複数の制御信号との少なくとも一つの制御信号を共有することができ、これにより、本発明のマルチプレクサ回路は、再構成可能集積回路のマルチプレクサ回路における相互接続情報を記憶するためのメモリの共有を可能とし、その結果、マルチプレクサ回路を構成する集積回路の面積を縮小することができる。
【００２８】
このように、本発明のマルチプレクサ回路を用いることで、再構成可能集積回路においては、第一のマルチプレクサ回路と第二のマルチプレクサ回路の制御信号線を共有することができ、その結果、マルチプレクサ回路を制御するための回路資源を節約でき、集積回路の面積を縮小することができる。更に、制御信号線を共有した第一のマルチプレクサ回路としてデコード型マルチプレクサ回路を、第二のマルチプレクサ回路としてエンコード型マルチプレクサ回路を用いることにより、マルチプレクサ回路自体のトランジスタ数の減少による面積の縮小効果と選択的な信号伝播特性を同時に実現することが可能となる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明を実施する一形態について図面を参照して説明する。図１は本発明によるマルチプレクサ回路の基本的な構成を説明する図である。このマルチプレクサ回路は、再構成可能集積回路により論理回路を構成する場合の信号伝搬遅延回路として用いられる。マルチプレクサ回路に対する制御信号は、回路構成用の論理回路またはメモリ回路から供給される。
【００３０】
図１において、マルチプレクサ回路１１２は、主な構成として、第一のマルチプレクサ回路１００、第二のマルチプレクサ回路１０４、選択回路１０９、および複数の制御信号線から構成されている。これらの回路における信号線について説明すると、１０１は第一のマルチプレクサ回路１００へのデータ入力信号線、１０２は第一のマルチプレクサ回路１００への制御信号線、１０３は第一のマルチプレクサ回路１００から選択回路１０９へのデータ信号線、１０５は第二のマルチプレクサ回路１０４へのデータ入力信号線、１０６は第二のマルチプレクサ回路１０４への制御信号線、１０７は第二のマルチプレクサ回路１０４から選択回路１０９へのデータ信号線、１１０は選択回路１０９への制御信号線、１１１は選択回路１０９からのデータ出力信号線である。１０８は、制御信号線１０２および制御信号線１０６のなかの共有される共有信号線である。ここで第一のマルチプレクサ回路１００と第二のマルチプレクサ回路１０４とは信号伝搬遅延時間が異なる。このため、信号経路として、第一のマルチプレクサ回路１００または第二のマルチプレクサ回路１０４の信号経路が選択されることにより、信号伝搬遅延時間が選択できる。
【００３１】
図２は、第一のマルチプレクサ回路１００として用いられるデコード型マルチプレクサ回路の一実施例を説明する図であり、図３は、第二のマルチプレクサ回路１０４として用いられるデコード型マルチプレクサ回路の一実施例を説明する図である。デコード型マルチプレクサ回路は、独立した複数のスイッチング素子２００が並列に接続された構成の回路である。
【００３２】
図２に示すデコード型マルチプレクサ回路の第一のマルチプレクサ回路１００は、複数の制御信号線１０２がスイッチング素子２００のゲートに対して接続されており、制御信号線１０２の一つに適切な信号を入力することで、独立した複数の並列に接続されたスイッチング素子２００のただ一つだけが導通状態となり、データ入力信号線１０１のただ一つの信号がデータ信号線１０３へ信号が転送される。スイッチング素子２００には、例えば、ｎ型ＭＯＳＦＥＴの他、ｐ型ＭＯＳＦＥＴ、またはｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴを並列に接続した構成の回路であるＣＭＯＳトランスミッションゲート、その他のスイッチング素子が用いられる。
【００３３】
図３に示すデコード型マルチプレクサ回路の第二のマルチプレクサ回路１０４は、同様に、複数の制御信号線１０６がスイッチング素子２００のゲートに対して接続され、制御信号線１０６の一つに適切な信号が入力されることにより、独立した複数の並列に接続されたスイッチング素子２００のただ一つだけが導通状態となり、データ入力信号線１０５のただ一つの信号がデータ信号線１０７へ信号が転送される。このスイッチング素子２００には、例えば、ｎ型ＭＯＳＦＥＴの他、ｐ型ＭＯＳＦＥＴ、または、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴを並列に接続した構成の回路であるＣＭＯＳトランスミッションゲート、その他のスイッチング素子が用いられる。
【００３４】
図４は第一のマルチプレクサ回路１００として用いられるエンコード型マルチプレクサ回路の一実施例を説明する図であり、図５は第二のマルチプレクサ回路１０４として用いられるエンコード型マルチプレクサ回路の一実施例を説明する図である。エンコード型マルチプレクサ回路は、二つのスイッチング素子２００を並列に接続することで構成された２入力１出力マルチプレクサ回路を階段状に連続して複数接続した構成の回路である。
【００３５】
図４に示すエンコード型マルチプレクサ回路の第一のマルチプレクサ回路１００は、複数の制御信号１０２に適切な信号が入力されることにより、各段における２入力１出力マルチプレクサ回路の入力信号が次段の２入力１出力マルチプレクサ回路へ転送され、その結果、データ入力信号線１０１のただ一つの信号が、データ信号線１０３へ転送される。二つのスイッチング素子２００としては、例えば、ｎ型ＭＯＳＦＥＴの他、ｐ型ＭＯＳＦＥＴ、または、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴを並列に接続した構成の回路であるＣＭＯＳトランスミッションゲート、その他のスイッチング素子が用いられる。
【００３６】
図５に示すエンコード型マルチプレクサ回路の第二のマルチプレクサ回路１０４においても、同様に、複数の制御信号１０６に適切な信号が入力されることにより、各段における２入力１出力マルチプレクサ回路の入力信号が次段の２入力１出力マルチプレクサ回路へ転送され、その結果、データ入力信号線１０５のただ一つの信号が、データ信号線１０７へ転送される。スイッチング素子２００としては、例えば、ｎ型ＭＯＳＦＥＴの他、ｐ型ＭＯＳＦＥＴ、または、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴを並列に接続した構成の回路であるＣＭＯＳトランスミッションゲートやその他のスイッチング素子が用いられる。
【００３７】
図６は第一のマルチプレクサ回路１００として用いられるデコード型マルチプレクサ回路とエンコード型マルチプレクサ回路とを組み合わせた複合型マルチプレクサ回路の一実施例を説明する図であり、また、図７は、第二のマルチプレクサ回路１０４として用いられるデコード型マルチプレクサ回路とエンコード型マルチプレクサ回路とを組み合わせた複合型マルチプレクサ回路の一実施例を説明する図である。
【００３８】
図６に示すように、複合型マルチプレクサ回路の第一のマルチプレクサ回路１００は、デコード型マルチプレクサ回路２０１とエンコード型マルチプレクサ回路２０２が並列に配置され、それらの出力を選択し出力するための２入力１出力マルチプレクサ回路２０３が配置された構成のマルチプレクサ回路である。複数の制御信号線１０２は、デコード型マルチプレクサ回路２０１とエンコード型マルチプレクサ回路２０２の制御信号線として共有されて接続されると共に２入力１出力マルチプレクサ回路２０３に接続される。その結果、データ入力信号線１０１のただ一つの信号が、データ信号線１０３へ転送される。ここでのスイッチング素子は、同様に、例えば、ｎ型ＭＯＳＦＥＴの他、ｐ型ＭＯＳＦＥＴ、または、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴを並列に接続した構成の回路であるＣＭＯＳトランスミッションゲート、その他のスイッチング素子を用いて構成される。
【００３９】
図７に示すように、複合型マルチプレクサ回路の第二のマルチプレクサ回路１０４は、デコード型マルチプレクサ回路２０１とエンコード型マルチプレクサ回路２０２が並列に配置され、それらの出力を選択し出力するための２入力１出力マルチプレクサ回路２０３が配置された構成の回路である。複数の制御信号線１０２は、デコード型マルチプレクサ回路２０１とエンコード型マルチプレクサ回路２０２の制御信号線として共有されて接続されると共に２入力１出力マルチプレクサ回路２０３に接続されている。その結果、データ入力信号線１０５のただ一つの信号が、データ信号線１０７へ転送される。ここでのスイッチング素子は、同様に、例えば、ｎ型ＭＯＳＦＥＴの他、ｐ型ＭＯＳＦＥＴ、または、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴを並列に接続した構成の回路であるＣＭＯＳトランスミッションゲート、その他のスイッチング素子を用いて構成される。
【００４０】
図８は、選択回路１０９の一実施例を説明する図である。スイッチング素子２００としてｎ型ＭＯＳＦＥＴが並列に接続されており、その出力に２段のＣＭＯＳインバータ３０１が接続されている。スイッチング素子（ｎ型ＭＯＳＦＥＴ）２００にハイレベルの信号を通過させた場合、ハイレベルの信号は減衰し、論理振幅は小さくなる。このように小さくなった論理振幅を回復することを目的として、ここでは、二つのＣＭＯＳインバータ３０１とプルアップ回路（ｐ型ＭＯＳＦＥＴ回路）３００を設けている。前段の二つのマルチプレクサ回路からの出力であるデータ信号線１０３およびデータ信号線１０７からの信号をスイッチング素子２００の入力とする。ＣＭＯＳインバータ３０１からの出力がデータ出力信号線１１１から出力される。スイッチング素子２００としては、例えば、ｎ型ＭＯＳＦＥＴの他、ｐ型ＭＯＳＦＥＴ、または、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴを並列に接続した構成の回路であるＣＭＯＳトランスミッションゲート、その他のスイッチング素子が用いられる。
【００４１】
図９は、選択回路１０９の他の一実施例を説明する図である。ＣＭＯＳインバータ３０１と電源との接続を遮断するためのｐ型ＭＯＳＦＥＴ３０２と、グランドとの接続を遮断するためのｎ型ＭＯＳＦＥＴ３０３を配置したパワーゲーティング機能付きＣＭＯＳインバータ３０４を並列に配置し、前段の二つのマルチプレクサ回路からの出力であるデータ信号線１０３およびデータ信号線１０７を入力とする構成の回路である。ＣＭＯＳインバータ３０１からの出力がデータ出力信号線１１１から出力される。前段のマルチプレクサ回路をｎ型ＭＯＳＦＥＴのみで構成した場合、ハイレベルの出力信号は減衰し、その結果論理振幅が小さくなる。このように小さくなった論理振幅を回復することを目的としてプルアップ回路（ｐ型ＭＯＳＦＥＴ）３００が設けられている。図９に示す選択回路１０９では、制御信号線１１０に適切な入力を与えることによって、二つのパワーゲーティング機能付きＣＭＯＳインバータ３０４のうちのどちらか一方を動作可能状態に、残りの一方を動作不可能状態とする。これに連動して、プルアップ回路（ｐ型ＭＯＳＦＥＴ）３００からデータ信号線１０３もしくはデータ信号線１０７への電流をオンもしくはオフとするため、ＣＭＯＳトランスミッションゲート３０５がデータ信号線１０３およびデータ信号線１０７にそれぞれ接続されている。
【００４２】
図１０は、第一のマルチプレクサ回路１００に対する制御方法の一実施例を説明する図である。論理回路４００の制御信号により第一のマルチプレクサ回路１００を制御するため、論理回路４００からの制御信号線が、第一のマルチプレクサ回路１００の制御信号線１０２に接続される。
【００４３】
図１１は、第二のマルチプレクサ回路１０４に対する制御方法の一実施例を説明する図である。論理回路４００の制御信号により第二のマルチプレクサ回路１０４を制御するため、論理回路４００からの制御信号線が、第二のマルチプレクサ回路１０４の制御信号線１０６に接続される。
【００４４】
図１２は、第一のマルチプレクサ回路１００に対する制御方法の他の一実施例を説明する図である。メモリ回路４０１からの制御信号により第一のマルチプレクサ回路１００を制御するため、メモリ回路４０１からの制御信号線が、第一のマルチプレクサ回路１００の制御信号線１０２に接続されている。この場合、メモリ回路４０１からの信号線を二つに分割し、一方の信号線にＣＭＯＳインバータ回路３０１を接続し、メモリ回路４０１からの信号を反転し、反転信号と非反転信号を第一のマルチプレクサ回路１００への制御信号線１０２に入力する。
【００４５】
図１３は、第二のマルチプレクサ回路１０４に対する制御方法の他の一実施例を説明する図である。メモリ回路４０１からの制御信号により第二のマルチプレクサ回路１０４を制御するため、メモリ回路４０１からの制御信号線が、メモリ回路４０１が第二のマルチプレクサ回路１０４の制御信号線１０６に接続されている。この場合、メモリ回路４０１からの信号線を二つに分割し、一方の信号線にＣＭＯＳインバータ回路３０１を接続し、メモリ回路４０１からの信号を反転し、反転信号と非反転信号を第二のマルチプレクサ回路１０４へ入力する。
【００４６】
図１４（ａ）は選択回路１０９に対する制御方法の一実施例を説明する図である。論理回路４００の制御信号により選択回路１０９を制御するため、論理回路４００からの制御信号線が、選択回路１０９の制御信号線１１０に接続される。
【００４７】
図１４（ｂ）は選択回路１０９に対する制御方法の他の一実施例を説明する図である。メモリ回路４０１からの制御信号により選択回路１０９を制御するため、メモリ回路４０１が選択回路１０９の制御信号線１１０に接続される。この場合、メモリ回路４０１からの信号線を二つに分割し、一方の信号線にＣＭＯＳインバータ回路３０１を接続し、メモリからの信号を反転することで、反転信号と非反転信号を選択回路１１０へ入力する。
【００４８】
図１５は、本発明のマルチプレクサ回路の構成の別の実施例を説明する図である。図１５に示すマルチプレクサ回路は、２０入力１出力のマルチプレクサ回路である。複数のマルチプレクサ回路が組み合わされて構成されている。４入力１出力のデコード型マルチプレクサ回路１００と、１６入力１出力のエンコード型マルチプレクサ回路１０４とが並列に配置され、これに選択回路１０９と接続されている。第一のマルチプレクサ回路１００としてデコード型マルチプレクサ回路が用いられ、第二のマルチプレクサ回路１０４としてエンコード型マルチプレクサ回路が用いられている、これに選択回路１０９が接続される。複数の制御信号線はメモリ回路４０１に接続される。デコード型マルチプレクサ回路の第一のマルチプレクサ回路１００とエンコード型マルチプレクサ回路の第二のマルチプレクサ回路１０４の両者の制御信号線のすべてを共有の制御信号線１０８として用い、共有される構成としている。制御信号線の共有は、両者の制御信号線の一部でもよい。
【００４９】
例えば、８入力１出力のエンコード型マルチプレクサ回路の第二のマルチプレクサ回路１０４を介してデータ信号を入力した場合、データ信号は８つのｎ型ＭＯＳＦＥＴを通過して、選択回路１０９の出力へと転送されるのに対して、デコード型マルチプレクサ回路の第一のマルチプレクサ回路１００を介してデータ信号を入力した場合、たった２つのｎ型ＭＯＳＦＥＴを通過して選択回路１０９の出力へと転送されるので、データ信号の伝播遅延が小さくなる。その結果として、データ信号のより高速な転送が可能となる。また、２０入力１出力のマルチプレクサ回路をデコード型マルチプレクサ回路のみで構成する場合、合計１６５個のトランジスタが必要となるが、エンコード型マルチプレクサ回路のみで構成する場合には、合計１１２個のトランジスタが必要となる。一方、本発明によるマルチプレクサ回路の場合、合計８２個のトランジスタのみで構成できるため、面積の縮小が可能である。
【００５０】
図１６は、本発明のマルチプレクサ回路の構成の更に別の実施例を説明する図である。デコード型マルチプレクサ回路とエンコード型マルチプレクサ回路の複合型マルチプレクサ回路を、第二のマルチプレクサ回路１０４として用いる構成のマルチプレクサ回路である。この第二のマルチプレクサ回路１０４では、デコード型マルチプレクサ回路２０１とエンコード型マルチプレクサ回路２０２を並列に配置し、それぞれの出力を選択するための２入力１出力マルチプレクサ回路２０３を配置した回路である。制御信号線の構成は、デコード型マルチプレクサ回路２０１とエンコード型マルチプレクサ回路２０２の制御信号線を共有した構成の回路である。
【００５１】
図１６に示す実施例のマルチプレクサ回路は、複合型マルチプレクサ回路の第二のマルチプレクサ回路１０４とデコード型マルチプレクサ回路の第一のマルチプレクサ回路１００を並列に配置し、選択回路１０９を配置し、これらの複合型マルチプレクサ回路（第二のマルチプレクサ回路１０４）とデコード型マルチプレクサ回路（第一のマルチプレクサ回路１００）の制御信号線を共有する構成の回路である。この実施例のようなマルチプレクサ回路において、データ信号は、トランジスタを２つ通過する経路と、３つ通過する経路と、５つ通過する経路の合計３つの経路を選択することが可能となり、データ信号の信号伝搬時間を選択できる。
【００５２】
図１７は本発明のマルチプレクサ回路が用いられる典型的なＦＰＧＡの構成の概略を説明する図である。ＦＰＧＡは縦方向配線７０４と、横方向配線７０３と、スイッチブロック７００と、コネクションブロック７０１と、ロジックブロック７０２と、横方向配線７０３とスイッチブロック７００を接続するための配線７０６と、縦方向配線７０４とスイッチブロック７００を接続するための配線７０５と、縦方向配線７０４とコネクションブロック７０１を接続するための配線７０７と、コネクションブロック７０１とロジックブロック７０２を接続するための配線７０８を有する構成となっている。この中の信号経路の間に、本発明のマルチプレクサ回路が用いられる。
【００５３】
図１８は、本発明のマルチプレクサ回路を一方向配線アーキテクチャを有するＦＰＧＡのスイッチブロック７００に適用した一実施例を説明する図である。スイッチブロック７００は４つのマルチプレクサ回路１１２を有する構成としているものである。
【００５４】
図１９は、本発明のマルチプレクサ回路をコネクションブロック７０１に適用した一実施例を説明する図である。コネクションブロック７０１は、その内部にロジックブロック７０２の入力数と同数のマルチプレクサ回路１１２を有し、コネクションブロック７０１とロジックブロック７０２を接続するための配線７０８を介してロジックブロック７０２の入力へ接続される。
【００５５】
図２０は本発明のマルチプレクサ回路を、４つの４入力１出力ロジックエレメント８００を有するクラスタ型ロジックブロック７０２へ適用した一実施例を説明する図である。この実施例では、一つのロジックエレメント８００の入力に対して４つのマルチプレクサ回路１１２が配線８０１を介して接続される。従来のエンコード型マルチプレクサ回路を用いた場合、配線７０８からの信号も、クラスタ化されたロジックエレメントの出力のフィードバック信号も多段のトランジスタを通過することとなる。これは、ロジックエレメントのクラスタ化によるロジックエレメント間の信号速度の高速化の効果を減少させる結果を招く。しかしながら、コネクションブロックとロジックブロックを接続するための配線７０８と接続されるロジックブロックローカル配線８０２をマルチプレクサ回路１１２のエンコード型マルチプレクサ回路と接続すると同時に、ロジックエレメントの出力からフィードバックさせたロジックブロックローカル配線８０３をマルチプレクサ回路１１２のデコード型マルチプレクサ回路に接続することにより、ロジックブロック外部からの信号の伝播速度は従来の信号の伝播速度と同じままで、クラスタ化されたロジックエレメント間の信号伝播速度を高速化することが可能となる。
【図面の簡単な説明】
【００５６】
【図１】本発明によるマルチプレクサ回路の基本的な構成を説明する図である。
【図２】第一のマルチプレクサ回路として用いられるデコード型マルチプレクサ回路の一実施例を説明する図である。
【図３】第二のマルチプレクサ回路として用いられるデコード型マルチプレクサ回路の一実施例を説明する図である。
【図４】第一のマルチプレクサ回路として用いられるエンコード型マルチプレクサ回路の一実施例を説明する図である。
【図５】第二のマルチプレクサ回路として用いられるエンコード型マルチプレクサ回路の一実施例を説明する図である。
【図６】第一のマルチプレクサ回路として用いられる複合型マルチプレクサ回路の一実施例を説明する図である。
【図７】第二のマルチプレクサ回路として用いられる複合型マルチプレクサ回路の一実施例を説明する図である。
【図８】選択回路の一実施例を説明する図である。
【図９】選択回路の他の一実施例を説明する図である。
【図１０】第一のマルチプレクサ回路に対する制御方法の一実施例を説明する図である。
【図１１】第二のマルチプレクサ回路に対する制御方法の一実施例を説明する図である。
【図１２】第一のマルチプレクサ回路に対する制御方法の他の一実施例を説明する図である。
【図１３】第二のマルチプレクサ回路に対する制御方法の他の一実施例を説明する図である。
【図１４】選択回路に対する制御方法の一実施例を説明する図である。
【図１５】本発明のマルチプレクサ回路の構成の別の実施例を説明する図である。
【図１６】本発明のマルチプレクサ回路の構成の更に別の実施例を説明する図である。
【図１７】本発明のマルチプレクサ回路が用いられる典型的なＦＰＧＡの構成の概略を説明する図である。
【図１８】本発明のマルチプレクサ回路を一方向配線アーキテクチャを有するＦＰＧＡのスイッチブロックに適用した一実施例を説明する図である。
【図１９】本発明のマルチプレクサ回路をコネクションブロックに適用した一実施例を説明する図である。
【図２０】本発明のマルチプレクサ回路を４つの４入力１出力ロジックエレメントを有するクラスタ型ロジックブロックへ適用した一実施例を説明する図である。
【符号の説明】
【００５７】
１００  第一のマルチプレクサ回路
１０１  データ入力信号線
１０２  制御信号線
１０３  データ信号線
１０４  第二のマルチプレクサ回路
１０５  データ入力信号線
１０６  制御信号線
１０７  データ信号線
１０８  共通の制御信号線
１０９  選択回路
１１０  制御信号線
１１１  データ出力信号線
１１２  マルチプレクサ回路
２００  スイッチング素子
２０１  デコード型マルチプレクサ回路
２０２  エンコード型マルチプレクサ回路
２０３  選択回路
３００  プルアップ回路
３０１  ＣＭＯＳインバータ回路
３０２  電源カットオフ用ｐ型ＭＯＳＦＥＴ
３０３  電源カットオフ用ｎ型ＭＯＳＦＥＴ
３０４  ＣＭＯＳインバータ回路
３０５  ＣＭＯＳトランスミッションゲート
４００  論理回路
４０１  メモリ回路
７００  スイッチブロック
７０１  コネクションブロック
７０２  ロジックブロック
７０３  横方向配線トラック
７０４  縦方向配線トラック
７０５  接続用配線
７０６  接続用配線
７０７  接続用配線
７０８  接続用配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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