(57)【要約】【課題】ＳＲＡＭのメモリセルにおいて、トランジスタのデバイス特性における非対称性不良を抑制する。【解決手段】半導体装置は、入出力がクロスカップルするように接続され、ドライバトランジスタ及びロードトランジスタよりなるインバータの対と、インバータの対の各出力に接続されたアクセストランジスタの対とを含むＳＲＡＭセルを備える。インバータの対を構成するドライブトランジスタの対及びロードトランジスタの対、並びにアクセストランジスタの対のうちの少なくと１つのトランジスタの対は、ソースからドレインへの向きが互いに同じ向きになるように配置されている。【選択図】図１
2008004664.tif 000002
【特許請求の範囲】
【請求項１】
入出力がクロスカップルするように接続され、ドライバトランジスタ及びロードトランジスタよりなるインバータの対と、前記インバータの対の各出力に接続されたアクセストランジスタの対とを含むＳＲＡＭセルを備えた半導体装置であって、
前記インバータの対を構成する前記ドライブトランジスタの対及び前記ロードトランジスタの対、並びに前記アクセストランジスタの対のうちの少なくと１つのトランジスタの対は、ソースからドレインへの向きが互いに同じ向きになるように配置されていることを特徴とする半導体装置。
【請求項２】
前記ドライブトランジスタの対、前記ロードトランジスタの対、及び前記アクセストランジスタの対の各々を構成するトランジスタの対の全ては、ソースからドレインへの向きが互いに同じ向きになるように配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
入出力がクロスカップルするように接続され、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタよりなる第１のインバータ及び第２のインバータを含む差動アンプを備えた半導体装置であって、
前記第１のインバータ及び前記第２のインバータにおける各ｐＭＯＳトランジスタよりなる第１のトランジスタの対及び各ｎＭＯＳトランジスタよりなる第２のトランジスタの対のうちの少なくとも一方のトランジスタの対は、ソースからドレインへの向きが互いに同じ向きになるように配置されていることを特徴とする半導体装置。
【請求項４】
前記ｐＭＯＳトランジスタの対、及び前記ｎＭＯＳトランジスタの対の各々を構成するトランジスタの対の全ては、ソースからドレインへの向きが互いに同じ向きになるように配置されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
入出力がクロスカップルするように接続され、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタよりなる第１のインバータ及び第２のインバータを含む差動アンプを備えた半導体装置であって、
前記第１のインバータを構成するｐＭＯＳトランジスタは、互いに並列接続された第１及び第２のｐＭＯＳトランジスタからなり、
前記第１のインバータを構成するｎＭＯＳトランジスタは、互いに並列接続された第１及び第２のｎＭＯＳトランジスタからなり、
前記第２のインバータを構成するｐＭＯＳトランジスタは、互いに並列接続された第３及び第４のｐＭＯＳトランジスタからなり、
前記第２のインバータを構成するｎＭＯＳトランジスタは、互いに並列接続された第３及び第４のｎＭＯＳトランジスタからなり、
前記第１及び第２のｐＭＯＳトランジスタよりなるトランジスタの対、前記第１及び第２のｎＭＯＳトランジスタよりなるトランジスタの対、前記第３及び第４のｐＭＯＳトランジスタよりなるトランジスタの対、並びに前記第３及び第４のｎＭＯＳトランジスタよりなるトランジスタの対の各々は、ソースからドレインへの向きが互いに逆向きになるように配置されており、
前記第１及び第３のｐＭＯＳトランジスタよりなるトランジスタの対、前記第１及び第３のｎＭＯＳトランジスタよりなるトランジスタの対、前記第２及び第４のｐＭＯＳトランジスタよりなるトランジスタの対、前記第２及び第４のｎＭＯＳトランジスタよりなるトランジスタの対の各々は、ソースからドレインへの向きが同じ向きになるように配置されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に、半導体記憶装置のうちのＳＲＡＭ(Static Random Access Memory)のメモリセル及び差動アンプのレイアウトに関する。
【背景技術】
【０００２】
近年、ＳＲＡＭのメモリセルの微細化が進んでいるが、メモリセル内にあるＭＯＳ（Metal Oxide Semiconductor）トランジスタのデバイス特性における回路マージンを稼いで、高性能且つ高頼性のＳＲＡＭセルをレイアウトすることが難しくなってきている。
【０００３】
以下、従来技術として、６個のトランジスタで構成されるＳＲＡＭのメモリセルのレイアウトについて、図６及び図７を参照しながら説明する（例えば、特許文献１参照）。
【０００４】
図６は、６個のトランジスタで構成するＳＲＡＭのメモリセルの基本的な回路図を示しており、図７は、６個のトランジスタで構成されるＳＲＡＭのメモリセルの従来のレイアウトを示している。
【０００５】
図６及び図７に示すように、従来のＳＲＡＭのメモリセルは、ドライブｎＭＯＳトランジスタＴＮ１及びＴＮ２と、アクセスｎＭＯＳトランジスタＴＮ３及びＴＮ４と、ロードｐＭＯＳトランジスタＴＰ１及びＴＰ２と、ポリシリコン配線ＰＬ１、ＰＬ２、ＰＬ３及びＰＬ４と、配線層ＡＬ１及びＡＬ２と、コンタクトＣＮ１、ＣＮ２、ＣＮ３及びＣＮ４と、ドライブｎＭＯＳトランジスタＴＮ１及びロードｐＭＯＳトランジスタＴＰ１で構成される第１のインバータＩＮＶ１と、ドライブｎＭＯＳトランジスタＴＮ２及びロードｐＭＯＳトランジスタＴＰ２で構成される第２のインバータＩＮＶ２と、第１のインバータＩＮＶ１の出力ノード及び第２のインバータＩＮＶ２の入力ノードであるノードＳＮ１と、第２のインバータＩＮＶ２の出力ノード及び第１のインバータＩＮＶ１の入力ノードであるノードＳＮ２と、ワード線ＷＬ１と、縦方向に走るビット線ＢＬ１及びＢＬ２と、ビット線プリチャージ信号ＰＲと、プリチャージトランジスタＴＰＲ１及びＴＰＲ２と、差動アンプＳＡとを有する。
【０００６】
ドライブｎＭＯＳトランジスタＴＮ１及びＴＮ２、並びにアクセスｎＭＯＳトランジスタＴＮ３及びＴＮ４は、ｐ型拡散領域上に形成されており、ロードｐＭＯＳトランジスタＴＰ１及びＴＰ２は、ｎ型拡散領域上に形成されている。
【０００７】
また、ドライブｎＭＯＳトランジスタＴＮ１とロードｐＭＯＳトランジスタＴＰ１のゲートは、ポリシリコン配線ＰＬ１で接続されており、両ドレインはコンタクトを介して配線層ＡＬ１で接続されており、第１のインバータＩＮＶ１を構成している。ドライブｎＭＯＳトランジスタＴＮ２とロードｐＭＯＳトランジスタＴＰ２のゲートは、ポリシリコン配線ＰＬ２で接続されており、両ドレインはコンタクトを介して配線層ＡＬ２で接続されており、第２のインバータＩＮＶ２を構成している。
【０００８】
また、第１のインバータＩＮＶ１の出力ノードとなる配線層ＡＬ１は第２のインバータＩＮＶ２の入力ノードとして機能する配線ＰＬ２に接続されており、第２のインバータＩＮＶ２の出力ノードとなる配線層ＡＬ２は第１のインバータＩＮＶ１の入力ノードとして機能する配線ＰＬ１に接続されている。これにより、データを保持するための回路が形成されている。
【０００９】
また、アクセスｎＭＯＳトランジスタＴＮ３のドレインは、第１のインバータＩＮＶ１の出力ノードとなる配線層ＡＬ１に接続されており、ソースは、コンタクトＣＮ１を介して縦方向に走るビット線ＢＬ１に接続されている。アクセスｎＭＯＳトランジスタＴＮ４のドレインは、第２のインバータＩＮＶ２の出力ノードとなる配線層ＡＬ２に接続されており、ソースは、コンタクトＣＮ２を介して縦方向に走るビット線ＢＬ２に接続されている。アクセスｎＭＯＳトランジスタＴＮ３とＴＮ４は、コンタクトＣＮ３とＣＮ４を介して横方向に走るワード線ＷＬ１に接続されている。
【００１０】
ここで、図７に示すように、ドライブｎＭＯＳトランジスタＴＮ１とＴＮ２、アクセスｎＭＯＳトランジスタＴＮ３とＴＮ４、ロードｐＭＯＳトランジスタＴＰ１とＴＰ２の各ペアトランジスタは、メモリセル領域の中心の回りに点対称に配置されており、各ペアトランジスタのソース−ドレインの向きは互いに逆になるように配置されている。
【００１１】
次に、上記した従来のレイアウトを有するＳＲＡＭメモリセルの動作について、ノードＳＮ１に“Ｈ”レベル状態、ノードＳＮ２に“Ｌ”レベル状態が予め書き込まれた場合における読み出し動作について、図８を参照しながら説明する。
【００１２】
まず最初に、プリチャージ信号ＰＲが“Ｌ”レベル状態であり、ビット線ＢＬ１とＢＬ２は予め“Ｈ”レベル状態にプリチャージされている。その後、ビット線プリチャージ信号ＰＲが“Ｈ”レベル状態になってプリチャージが終了すると、ワード線ＷＬ１が“Ｈ”レベル状態となり、アクセスｎＭＯＳトランジスタＴＮ３とＴＮ４とがオン状態となる。これにより、ビット線ＢＬ１とノードＳＮ１、ビット線ＢＬ２とノードＳＮ２が導通状態になる。
【００１３】
このとき、ビット線ＢＬ１とノードＳＮ１は同電位であることから、アクセスｎＭＯＳトランジスタＴＮ３には電流が流れないので、ビット線ＢＬ１の電位は変化しない（図中８ａ参照）。一方、ビット線ＢＬ２とノードＳＮ２にはＶＤＤレベルに相当する電位差があるために、ビット線ＢＬ２からノードＳＮ２へ電流が流れ、ビット線ＢＬ２の電位は徐々に下がっていく（図中８ｂ参照）。このとき、ノードＳＮ２は、ビット線ＢＬ２、ノードＳＮ２、及びＶＳＳの順に流れる電流(I)の影響により、ドライブｎＭＯＳトランジスタＴＮ２のオン抵抗ＲＴＮ２とアクセスｎＭＯＳトランジスタＴＮ４のオン抵抗ＲＴＮ４より、ノードＳＮ２の電位は、ＲＴＮ２／（ＲＴＮ２＋ＲＴＮ４）×ＶＤＤ分上昇することになる（図中８ｃ参照）。これにより、ドライブｎＭＯＳトランジスタＴＮ１のゲートの電位が、同様に、ＲＴＮ２／（ＲＴＮ２＋ＲＴＮ４）×ＶＤＤ分上昇し、ドライブｎＭＯＳトランジスタＴＮ１のゲートが開き気味となり若干の電流が流れるために、ノードＳＮ１の電位が若干下がる（図中８ｄ参照）。そして、差動アンプＳＡの活性化により、下がり出したビット線ＢＬ２の電位はＶＳＳレベルまで引き下げられる（図中８ｅ参照）。一方、ビット線ＢＬ１の電位はＶＤＤレベルを維持する。
【００１４】
このとき、ノードＳＮ１とノードＳＮ２の信号を正確に読み出す上で、ＳＲＡＭのメモリセルにあるドライブｎＭＯＳトランジスタＴＮ１とＴＮ２、アクセスｎＭＯＳトランジスタＴＮ３とＴＮ４、ロードｐＭＯＳトランジスタＴＰ１とＴＰ２の各ペアトランジスタのデバイス特性のバランスが大きく影響する。以下に、このデバイス特性のバランスが、ノードＳＮ１とノードＳＮ２の信号を正確に読み出す上で重要である理由について説明する。
【００１５】
各ペアトランジスタのデバイス特性に非対称性不良が発生すると、正確な信号を差動アンプに出力することができなくなる。例えば、ドライブｎＭＯＳトランジスタＴＮ１とＴＮ２のペアトランジスタにおいて、（ドライブｎＭＯＳトランジスタＴＮ２の閾値電圧ＶＴ２）＞（ドライブｎＭＯＳトランジスタＴＮ１の閾値電圧ＶＴ１）の関係となるように、デバイス特性に非対称性が発生した場合における読み出し動作を例に説明する。
【００１６】
プリチャージ状態は、上述した図８に示す時刻Ｔ０から時刻Ｔ１までの状態と同じ状態である。しかし、ドライブｎＭＯＳトランジスタＴＮ２の閾値電圧ＶＴ２が高いため、ノードＳＮ２は、ビット線ＢＬ２、ノードＳＮ２、及びＶＳＳの順に電流が流れるまでにノードＳＮ２の電位上昇が大きくなり、逆に、ドライブｎＭＯＳトランジスタＴＮ１の閾値電圧ＶＴ１は低いため、ノードＳＮ２が少しの電位上昇でドライブｎＭＯＳトランジスタＴＮ１の閾値電圧ＶＴ１を上回りオン状態になり、ノードＳＮ１の電位が徐々に下がり出す。そのため、予めノードＳＮ１に“Ｈ”レベル状態、ノードＳＮ２に“Ｌ”レベル状態が書き込まれたＳＲＡＭのメモリセルのノードＳＮ１が“Ｈ”レベル状態から“Ｌ”レベル状態に近づき、ノードＳＮ２が“Ｌ”レベル状態から“Ｈ”レベル状態に近づき、この状態で差動アンプＳＡが活性化することで、下がり出したビット線ＢＬ１の電位がＶＳＳレベルに引き下げられ、ビット線ＢＬ２の電位がＶＤＤレベルに引き上げられる誤動作が生じる。
【００１７】
このようにして生じる誤動作の問題を防ぐためには、ＳＲＡＭのメモリセルにあるドライブｎＭＯＳトランジスタＴＮ１とＴＮ２、アクセスｎＭＯＳトランジスタＴＮ３とＴＮ４、ロードｐＭＯＳトランジスタＴＰ１とＴＰ２の各ペアトランジスタのデバイス特性のバランスを確保することが重要になるのである。
【００１８】
以上では、従来のレイアウトを有するＳＲＡＭのメモリセルについて説明したが、同様の問題が発生する、従来のレイアウトを有する微小電位を増幅する差動アンプＳＡについて、図９及び図１０を参照しながら以下に説明する。
【００１９】
図９は、差動アンプＳＡの基本的な回路構成を示しており、図１０は、差動アンプＳＡの従来のレイアウトを示している。
【００２０】
図９及び図１０に示すように、従来の差動アンプＳＡは、ｎＭＯＳトランジスタＴＮ５及びＴＮ６と、ｐＭＯＳトランジスタＴＰ５及びＴＰ６と、ｎＭＯＳトランジスタＴＮＳ及びｐＭＯＳトランジスタＴＰＳと、配線層ＡＬ３及びＡＬ４と、制御信号ＳＡ１と、インバータ回路ＩＮＶ３とを有している。
【００２１】
ｎＭＯＳトランジスタＴＮ５及びＴＮ６と、ｎＭＯＳトランジスタＴＮＳとは、ｐ型拡散領域上に形成されており、ｐＭＯＳトランジスタＴＰ５及びＴＰ６と、ｐＭＯＳトランジスタＴＰＳとは、ｎ型拡散領域上に形成されている。
【００２２】
また、ｎＭＯＳトランジスタＴＮ５とｐＭＯＳトランジスタＴＰ５のゲートは、コンタクトを介して配線層ＡＬ４で接続されており、ｎＭＯＳトランジスタＴＮ５とｐＭＯＳトランジスタＴＰ５のドレインは、コンタクトを介して配線層ＡＬ３で接続されている。ｎＭＯＳトランジスタＴＮ６とｐＭＯＳトランジスタＴＰ６のゲートは、コンタクトを介して配線層ＡＬ３で接続されており、ｎＭＯＳトランジスタＴＮ６とｐＭＯＳトランジスタＴＰ６のドレインは、コンタクトを介して配線層ＡＬ３で接続されている。
【００２３】
また、ｎＭＯＳトランジスタＴＮ５とｐＭＯＳトランジスタＴＰ５のドレインとｎＭＯＳトランジスタＴＮ６とｐＭＯＳトランジスタＴＰ６のゲートは、コンタクトを介して配線層ＡＬ３で接続されており、ビット線ＢＬ１に接続されている。ｎＭＯＳトランジスタＴＮ６とｐＭＯＳトランジスタＴＰ６のドレインとｎＭＯＳトランジスタＴＮ５とｐＭＯＳトランジスタＴＰ５のゲートは、コンタクトを介して配線層ＡＬ４で接続されており、ビット線ＢＬ２に接続されている。
【００２４】
また、ｎＭＯＳトランジスタＴＮ５とｎＭＯＳトランジスタＴＮ６のソースは、コンタクトを介して接続されていると共に、ｎＭＯＳトランジスタＴＮＳのドレインに接続される。ｐＭＯＳトランジスタＴＰ５とｐＭＯＳトランジスタＴＰ６のソースは、コンタクトを介して接続されると共に、ｐＭＯＳトランジスタＴＰＳのドレインに接続されている。ｎＭＯＳトランジスタＴＳＮのゲートとｐＭＯＳトランジスタＴＰＳのゲートは、インバータ回路ＩＮＶ３を介して接続されている。ｎＭＯＳトランジスタＴＳＮとｐＭＯＳトランジスタＴＰＳは、制御信号ＳＡ１で制御されているトランジスタである。
【００２５】
ここで、図１０に示すように、ｎＭＯＳトランジスタＴＮ５とｎＭＯＳトランジスタＴＮ６は点対称に配置されており、ペアトランジスタのソース−ドレインの向きは互いに逆方向になるように配置されている。また、ｐＭＯＳトランジスタＴＰ５とｐＭＯＳトランジスタＴＰ６は点対称に配置されており、ペアトランジスタのソース−ドレインの向きは互いに逆になるように配置されている。
【００２６】
次に、上記した従来のレイアウトを有する差動アンプＳＡの動作について図１１を参照しながら説明する。
【００２７】
まず最初に、ビット線ＢＬ１とＢＬ２が“Ｈ”レベル状態、制御信号ＳＡ１が“Ｌ”状態で差動アンプＳＡは待機中である。その後、メモリセルの動作によってビット線ＢＬ２の電位がＶＤＤレベルよりも若干引き下げられた状態で、制御信号ＳＡ１が“Ｌ”状態から“Ｈ”状態になり、ｎＭＯＳトランジスタＴＳＮとｐＭＯＳトランジスタＴＰＳのゲートが開いてオン状態になって電流が流れ出すと、ｎＭＯＳトランジスタＴＳＮのドレインの電位が徐々に下がり出す。
【００２８】
このとき、（ビット線ＢＬ１の電位ＶＢＬ１）＞（ビット線ＢＬ２の電位ＶＢＬ２）の関係があるので、（ｎＭＯＳトランジスタＴＮ５のゲート電位ＶＧＳ）＜（ｎＭＯＳトランジスタＴＮ６のゲート電位ＶＧＳ）の関係が成立し、ｎＭＯＳトランジスタＴＮ６が先にＯＮ状態になり、ビット線ＢＬ２の電位を引き下げる（図中１１ａ参照）。一方、ビット線ＢＬ１に関しては、（ビット線ＢＬ１の電位ＶＢＬ１）＞（ビット線ＢＬ２の電位ＶＢＬ２）の関係があるので、ｐＭＯＳトランジスタＴＰ５はｐＭＯＳトランジスタＴＰ６よりもオン状態になりやすく、結果的に、ｐＭＯＳトランジスタＴＰ５がオン状態、ｐＭＯＳトランジスタＴＰ６はオフ状態となるため、電位はＶＤＤ状態が保持される（図中１１ｂ参照）。
【００２９】
このとき、ビット線ＢＬ１とビット線ＢＬ２の信号を正確に読み出す上で、各ペアトランジスタのデバイス特性のバランスが大きく影響する。以下に、このデバイス特性のバランスが、ノードＳＮ１とノードＳＮ２の信号を正確に読み出す上で重要である理由について説明する。
【００３０】
差動アンプＳＡの待機中は、上述の図１１に示す時刻Ｔ０から時刻Ｔ１までの状態と同じ状態である。その後、メモリセルの動作によってビット線ＢＬ２の電位がＶＤＤレベルよりも若干引き下げられた状態で、制御信号ＳＡ１が“Ｌ”状態から“Ｈ”状態になり、ｎＭＯＳトランジスタＴＳＮとｐＭＯＳトランジスタＴＰＳのゲートが開いてオン状態になって電流が流れ出すと、ｎＭＯＳトランジスタＴＳＮのドレインの電位が徐々に下がり出す。
【００３１】
このとき、（ビット線ＢＬ１の電位ＶＢＬ１）＞（ビット線ＢＬ２の電位ＶＢＬ２）の関係であるため、（ｎＭＯＳトランジスタＴＮ５のＶＧＳ）＜（ｎＭＯＳトランジスタＴＮ６のＶＧＳ）の関係となり、ｎＭＯＳトランジスタＴＮ６が先にオン状態になってビット線ＢＬ２の電位を引き下げるが、注入によるデバイス特性に非対称性が発生し、
｜（ｎＭＯＳトランジスタＴＮ６の閾値電圧ＶＴ６）−（ｎＭＯＳトランジスタＴＮ５の閾値電圧ＶＴ５）｜
＞｜ビット線ＢＬ１の電位ＶＢＬ１−ビット線ＢＬ２の電位ＶＢＬ２｜
の関係となると、（ｎＭＯＳトランジスタＴＮ５のＶＧＳ）＜（ｎＭＯＳトランジスタＴＮ６のＶＧＳ）の関係があっても、ｎＭＯＳトランジスタＴＮ５がオン状態になりやすく、結果的には、ｎＭＯＳトランジスタＴＮ５が先にオン状態になり、ビット線ＢＬ１の電位を引き下げる。
【００３２】
一方、ビット線ＢＬ２に関しては、（ビット線ＢＬ１の電位ＶＢＬ１）＜（ビット線ＢＬ２の電位ＶＢＬ２）の関係となるので、ｐＭＯＳトランジスタＴＰ６はｐＭＯＳトランジスタＴＰ５よりもオン状態になりやすく、結果的には、ｐＭＯＳトランジスタＴＰ６がオン状態、ｐＭＯＳトランジスタＴＰ５はオフ状態となるため、電位はＶＤＤレベルまでに引き上げられる。
【００３３】
このようにして生じる誤動作の問題を防ぐためには、差動アンプにあるｎＭＯＳトランジスタＴＮ５とＴＮ６、ｐＭＯＳトランジスタＴＰ５とＴＰ６の各ペアトランジスタのデバイス特性のバランスが重要になるのである。
【００３４】
以上説明したように、従来のレイアウトを有するＳＲＡＭのメモリセル及び従来のレイアウトを有する差動アンプにおける誤動作の発生に対しては、ＭＯＳトランジスタのデバイス特性のバランスが大きく影響を及ぼしていた。
【００３５】
ところで、ＭＯＳトランジスタのデバイス特性のバランスに大きく影響を及ぼすものとして、エクステンション注入(なお、ＬＤＤ（lightly doped drain）注入と呼ばれる場合もある）とハロー注入(又はポケット注入)とが知られている。
【００３６】
まず、ＭＯＳトランジスタのソース領域及びドレイン領域を形成するエクステンション注入について図１２を参照しながら説明する。
【００３７】
図１２は、注入機におけるイオンビームの広がりを示す模式図であり、高いエネルギービームでのイオンビームＥ１と、低いエネルギービームでのイオンビームＥ２とを示している。
【００３８】
図１２に示すように、イオンビームの広がりはイオン同士の反発によって広がるため、ラッパ状に広がる特徴を有している。このため、イオンビームは、進行距離に応じて角度の分布が違ってくるという特徴を有している。高いエネルギービームでのイオンビームＥ１のラッパ状の広がりと低いエネルギービームでのイオンビームＥ２のラッパ状の広がりとを比較すると、低いエネルギーになるほどラッパ状の広がりが大きくなり、同じ面内であっても、面内の位置に応じて注入されるエネルギーの差異が容易に発生するようになる。特に最近、ＭＯＳトランジスタにおけるエクステンション注入は１ＫｅＶ以下で注入を行うため、そのイオンビームのラッパ状広がりは非常に大きくなってきている。
【００３９】
エクステンション注入で使用する回転円板にウエハを複数枚装着して注入するバッチ式イオン注入装置では、遠心力でウエハを貼り付けるためパッドアングルというものが設けられている。このため、チルト０度におけるイオン注入では、ウエハの左右で1度以上の角度の偏差が現れるので、ＭＯＳトランジスタのデバイス特性に非対称性が現れるという結果が、２００２年ＩＷＪＴ（International workshop Junction Technology）にて報告されている。したがって、チャンネル方向が同じであってもＭＯＳトランジスタのソースの位置とドレインの位置が入れ替わると、ＭＯＳトランジスタの閾値電圧(ＶＴ)に非対称性を生じてしまうことが分かる。
【００４０】
このデバイス特性の非対称性における課題の多くは、４ステップ注入と呼ばれる９０度の回転で４方向から注入することでイオンビームの歪み又はイオンビーム内の非対称性を打ち消すことが可能である。
【特許文献１】特開２００４−７１１１８号公報
【特許文献２】特許第３５３９７０５号
【発明の開示】
【発明が解決しようとする課題】
【００４１】
ところが、中電流イオン注入装置におけるショートチャンネル特性を抑えるためのハロー注入(又はポケット注入)については、エクステンション注入と同様に、上記の４ステップ注入を用いることが必須であるが、２０°から４５°の傾斜注入であるため、４ステップ注入を用いてもイオンビームの歪み又はイオンビーム内の非対称性を打ち消されないという問題がある。
【００４２】
この現象はイオン注入装置の構造に起因している。通常、中電流イオン注入装置では、水平方向においては、イオンビームを静電又は磁気によって走査することにより、縦方向においては、機械的走査による二次元走査により、面内均一に注入を行う構成となっている。縦方向における機械的走査については２種類の方法があるが、そのうちの一つは、高傾斜角度注入を行うものであるので、ウエハ内の注入位置によって、イオンビームの照射点が動くため、イオンビームの広がりが違った注入がなされてしまうことになる。
【００４３】
図１３には、ウエハＷ１と、イオンビームＥ４、Ｅ５、Ｅ６、Ｅ７と、ＭＯＳトランジスタＴ１、Ｔ２、Ｔ３、Ｔ４とを示している。
【００４４】
図１３に示すように、４ステップ注入の上と下の二つの場所（例えばトランジスタＴ１が存在する場所とトランジスタＴ４が存在する場所）におけるハロー注入(又はポケット注入)では、イオンビームＥ４とＥ７の注入点が異なるので、イオンビームＥ４とＥ７とではイオンビームの広がりが違う注入がなされることになる。このため、図１４に示すように、４ステップ注入の上と下の二つの場所におけるハロー注入（又はポケット注入）によると、ＭＯＳトランジスタのゲート電極Ｇ１の左右（又は上下）には、不純物分布１４ａ及び１４ｂが互いに非対象なソース領域とドレイン領域が形成される。また、４ステップ注入の左右の二つの場所（水平方向における二つの場所）におけるハロー注入（又はポケット注入）でも、左右の注入点までの距離が異なる場合には、同様に、イオンビームＥ５とＥ６の広がりが違う注入がなされることになり、ウエハＷ１内でイオンビームの広がりが絞れた注入と広がった注入とができ、ＭＯＳトランジスタＴ２とＴ３のソースとドレインにおける不純物分布が非対称性を示してしまう。
【００４５】
つまり、ＭＯＳトランジスタのチャンネル方向が同じであったとしても、ＭＯＳトランジスタのソースとドレインの位置が互いに逆になるように形成されている場合には、ＭＯＳトランジスタ相互間の距離がたとえ近接していても不純物分布の非対称性が生じる。
【００４６】
このため、図１５に示すように、ＭＯＳトランジスタのチャンネル方向によっては、閾値電圧（ＶＴ）特性が違ったトランジスタが形成され、チャンネル方向が同じであってもソースとドレインの向きが互いに逆に配置されている場合に、ＭＯＳトランジスタのデバイス特性の非対称性が生じることになる。
【００４７】
したがって、デバイス特性の非対象性による不良を防止する目的で、上述したように、従来のＳＲＡＭのメモリセルでは、各ペアトランジスタが点対称になるように配置され、各ペアトランジスタのソース−ドレインの向きが互いに逆になるように配置されており、また、従来の差動アンプでも、各ペアトランジスタが点対称になるように配置され、各ペアトランジスタのソース−ドレインの向きが互いに逆になるように配置されているが、それでもなお、ＭＯＳトランジスタのデバイス特性の非対称性が生じるという問題がある。
【００４８】
また、ＳＲＡＭのメモリセルにおいては、高集積化を図るために、メモリセル内のＭＯＳトランジスタのサイズの更なる微小化が要求されている。しかしながら、高歩留及び信頼性の高いＳＲＡＭのメモリセルを提供するためには、ＭＯＳトランジスタのデバイス特性のバラツキによる回路マージンを稼がなければならないので、その結果、ＭＯＳトランジスタのサイズを簡単に小さくすることは困難であるという問題がある。この問題は、微小電位を増幅する差動アンプにおいても同様の問題となる。
【００４９】
前記に鑑み、本発明の目的は、ＳＲＡＭのメモリセル又は差動アンプにおいて、ＭＯＳトランジスタのデバイス特性における非対称性不良を抑制することができ、また、回路マージンを稼ぐことができる、高歩留及び高信頼性を実現する半導体装置を提供することである。
【課題を解決するための手段】
【００５０】
前記の目的を達成するために、本発明の第１の側面に係る半導体装置は、入出力がクロスカップルするように接続され、ドライバトランジスタ及びロードトランジスタよりなるインバータの対と、インバータの対の各出力に接続されたアクセストランジスタの対とを含むＳＲＡＭセルを備えた半導体装置であって、インバータの対を構成するドライブトランジスタの対及びロードトランジスタの対、並びにアクセストランジスタの対のうちの少なくと１つのトランジスタの対は、ソースからドレインへの向きが互いに同じ向きになるように配置されている。
【００５１】
本発明の第１の側面に係る半導体装置において、ドライブトランジスタの対、ロードトランジスタの対、及びアクセストランジスタの対の各々を構成するトランジスタの対の全ては、ソース−ドレイン方向が互いに同一方向になるように配置されていることが好ましい。
【００５２】
本発明の第２の側面に係る半導体装置は、入出力がクロスカップルするように接続され、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタよりなる第１のインバータ及び第２のインバータを含む差動アンプを備えた半導体装置であって、第１のインバータ及び第２のインバータにおける各ｐＭＯＳトランジスタよりなる第１のトランジスタの対及び各ｎＭＯＳトランジスタよりなる第２のトランジスタの対のうちの少なくとも一方のトランジスタの対は、ソースからドレインへの向き（なお、ドレインからソースへの向きと言い換えてもよいことは当然である。以下同様である。）が互いに同じ向きになるように配置されている。
【００５３】
本発明の第２の側面に係る半導体装置において、ｐＭＯＳトランジスタの対、及びｎＭＯＳトランジスタの対の各々を構成するトランジスタの対の全ては、ソースからドレインへの向きが互いに同じ向きになるように配置されていることが好ましい。
【００５４】
本発明の第３の側面に係る半導体装置は、入出力がクロスカップルするように接続され、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタよりなる第１のインバータ及び第２のインバータを含む差動アンプを備えた半導体装置であって、第１のインバータを構成するｐＭＯＳトランジスタは、互いに並列接続された第１及び第２のｐＭＯＳトランジスタからなり、
第１のインバータを構成するｎＭＯＳトランジスタは、互いに並列接続された第１及び第２のｎＭＯＳトランジスタからなり、第２のインバータを構成するｐＭＯＳトランジスタは、互いに並列接続された第３及び第４のｐＭＯＳトランジスタからなり、第２のインバータを構成するｎＭＯＳトランジスタは、互いに並列接続された第３及び第４のｎＭＯＳトランジスタからなり、第１及び第２のｐＭＯＳトランジスタよりなるトランジスタの対、第１及び第２のｎＭＯＳトランジスタよりなるトランジスタの対、第３及び第４のｐＭＯＳトランジスタよりなるトランジスタの対、並びに第３及び第４のｎＭＯＳトランジスタよりなるトランジスタの対の各々は、ソースからドレインへの向きが互いに逆向きになるように配置されており、第１及び第３のｐＭＯＳトランジスタよりなるトランジスタの対、第１及び第３のｎＭＯＳトランジスタよりなるトランジスタの対、第２及び第４のｐＭＯＳトランジスタよりなるトランジスタの対、第２及び第４のｎＭＯＳトランジスタよりなるトランジスタの対の各々は、ソースからドレインへの向きが同じ向きになるように配置されている。
【発明の効果】
【００５５】
本発明に係る半導体装置によると、注入におけるソースとドレインの不純物分布の非対称性から起こるＭＯＳトランジスタのデバイス特性における非対称性不良を抑制することができ、また、回路マージンを稼ぐことができる、高歩留及び高信頼性を実現することができる。
【発明を実施するための最良の形態】
【００５６】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置（半導体記憶装置）について、図面を参照しながら説明する。
【００５７】
図１は、本発明の第１の実施形態における６個のトランジスタで構成されたＳＲＡＭのメモリセルのレイアウトを示している。なお、当該ＳＲＡＭのメモリセルの回路図は、前述した図６の回路図と同一であるので、ここではその説明は繰り返さない。
【００５８】
図１に示すように、本実施形態におけるＳＲＡＭのメモリセルは、ドライブｎＭＯＳトランジスタＴＮ１及びＴＮ２と、アクセスｎＭＯＳトランジスタＴＮ３及びＴＮ４と、ロードｐＭＯＳトランジスタＴＰ１及びＴＰ２と、ポリシリコン配線ＰＬ１、ＰＬ２、ＰＬ３及びＰＬ４と、配線層ＡＬ１及びＡＬ２と、コンタクトＣＮ１、ＣＮ２、ＣＮ３及びＣＮ４と有している。
【００５９】
ドライブｎＭＯＳトランジスタＴＮ１及びＴＮ２、並びにアクセスｎＭＯＳトランジスタＴＮ３及びＴＮ４は、ｐ型拡散領域上に形成されており、ロードｐＭＯＳトランジスタＴＰ１及びＴＰ２は、ｎ型拡散領域上に形成されている。
【００６０】
また、ドライブｎＭＯＳトランジスタＴＮ１とロードｐＭＯＳトランジスタＴＰ１のゲートは、ポリシリコン配線ＰＬ１で接続されており、両ドレインはコンタクトを介して配線層ＡＬ１で接続されており、第１のインバータＩＮＶを構成している。ドライブｎＭＯＳトランジスタＴＮ２とロードｐＭＯＳトランジスタＴＰ２のゲートは、ポリシリコン配線ＰＬ２で接続されており、両ドレインはコンタクトを介して配線層ＡＬ２で接続されており、第２のインバータＩＮＶ２を構成している。
【００６１】
第１のインバータＩＮＶ１の出力ノードになる配線層ＡＬ１は第２のインバータＩＮＶ２の入力ノードとなる配線ＰＬ２に接続されており、第２のインバータＩＮＶ２の出力ノードになる配線層ＡＬ２は第１のインバータＩＮＶ１の入力ノードとなる配線ＰＬ１に接続されている。これにより、データを保持するための回路が形成されている。
【００６２】
また、アクセスｎＭＯＳトランジスタＴＮ３のドレインは、第１のインバータＩＮＶ１の出力ノードとなる配線層ＡＬ１に接続されており、ソースは、コンタクトＣＮ１を介して縦方向に走るビット線ＢＬ１に接続されている。アクセスｎＭＯＳトランジスタＴＮ４のドレインは、第２のインバータＩＮＶ２の出力ノードとなる配線層ＡＬ２に接続されており、ソースは、コンタクトＣＮ２を介して縦方向に走るビット線ＢＬ２に接続されている。アクセスｎＭＯＳトランジスタＴＮ３とＴＮ４は、コンタクトＣＮ３とＣＮ４を介して横方向に走るワード線ＷＬ１に接続されている。
【００６３】
ここで、図１に示すように、ドライブｎＭＯＳトランジスタＴＮ１とＴＮ２、アクセスｎＭＯＳトランジスタＴＮ３とＴＮ４の各ペアトランジスタは、メモリセル領域の中心を通る上下方向の線分に対して線対称に配置されており、各ペアトランジスタのソースからドレインへの向きは、それぞれ同じ向きになるように配置されている。また、ロードｐＭＯＳトランジスタＴＰ１とＴＰ２においては、メモリセル領域の中心の回りに点対称に配置されており、ペアトランジスタのソースからドレインへの向きは、互いに逆向きになるように配置されている。
【００６４】
これにより、ドライブｎＭＯＳトランジスタとアクセスｎＭＯＳトランジスタの各ペアトランジスタのソースからドレインへの向きが同じ向きになり、注入におけるソースとドレインの不純物分布の非対称性から起こるＭＯＳトランジスタのデバイス特性における非対称性不良を抑制することができるため、ロードｐＭＯＳトランジスタに要求されるトランジスタ特性の精度が緩和され、その結果、注入マスクと注入機におけるコスト低下が可能となる。
【００６５】
本実施形態に係る半導体装置によると、ＳＲＡＭ専用注入マスクが存在する場合、ＳＲＡＭのメモリセル内のドライブトランジスタのペアトランジスタと、アクセストランジスタのペアトランジスタの各ペアトランジスタのソースからドレインへの向きが同じ向きになるように配置されているので、注入におけるソースとドレインの不純物分布の非対称性から起こるＭＯＳトランジスタのデバイス特性における非対称性不良を抑制することが可能となり、ロードトランジスタのデバイス特性精度が緩和される。その結果、ロードトランジスタを形成するための注入に使用する注入機に求められる精度が緩和されるので、注入機のコスト削減が可能となり、ウエハコストの削減が可能となる。
【００６６】
なお、本実施形態では、ドライブトランジスタ対及びアクセストランジスタ対のソースからドレインへの向きが同じ向きになるように配置した場合について説明したが、これに限定されるものではなく、少なくともドライブトランジスタ対、ロードトランジスタ対及びアクセストランジスタ対のうちのいずれかのトランジスタ対において、ソースからドレインへの向きが同じになるように配置することにより、注入におけるソースとドレインの不純物分布の非対称性から起こるＭＯＳトランジスタのデバイス特性における非対称性不良を抑制する効果を得ることができる。
【００６７】
−変形例−
図２は、本発明の第１の実施形態の変形例に係る６個のトランジスタで構成するＳＲＡＭのメモリセルのレイアウトを示している。なお、図２において、上述した図１を構成する要素と同様の機能を担う要素については同一の符号を付け、その説明は繰り返さない。なお、本変形例のＳＲＡＭのメモリセルの回路図も、前述した図６と同様である。
【００６８】
本発明の第１の実施形態の変形例では、図２に示すように、ドライブｎＭＯＳトランジスタＴＮ１とＴＮ２、アクセスｎＭＯＳトランジスタＴＮ３とＴＮ４、ロードｐＭＯＳトランジスタＴＰ１とＴＰ２の各ペアトランジスタは全て、メモリセル領域の中心を通る上下方向の線分に対して線対称に配置されており、各ペアトランジスタのソースからドレインへの向きは同じ方向になるように配置されている。
【００６９】
このように、ペアトランジスタのソースからドレインへの向きが同じ向きになるので、注入におけるソースとドレインの不純物分布の非対称性から起こるＭＯＳトランジスタのデバイス特性における非対称性不良を抑制し、回路マージンを稼ぐことが可能となる。
【００７０】
さらに、ＳＲＡＭのメモリセル内のドライブトランジスタのペアトランジスタと、ロードトランジスタのペアトランジスタと、アクセストランジスタのペアトランジスタの全てのペアトランジスタにおいて、ソースからドレインへの向きを同じ向きになるように配置されているので、注入におけるソースとドレインの不純物分布の非対称性から起こるＭＯＳトランジスタのデバイス特性における非対称性不良をより抑制し、その結果、回路マージンをより稼ぐことが可能となり、より高精度なＳＲＡＭのメモリセルが実現される。
【００７１】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置（差動アンプ）について、図面を参照しながら説明する。
【００７２】
図３は、本発明の第２の実施形態に係る差動アンプのレイアウトを示している。なお、当該差動アンプの回路図は、前述した図９の回路図と同一であるため、ここではその説明は繰り返さない。
【００７３】
図３に示すように、本実施形態における差動アンプは、ｎＭＯＳトランジスタＴＮ５及びＴＮ６と、ｐＭＯＳトランジスタＴＰ５及びＴＰ６と、ｎＭＯＳトランジスタＴＮＳ及びｐＭＯＳトランジスタＴＰＳと、配線層ＡＬ３、ＡＬ４、ＡＬ５及びＡＬ６と、ビット線ＢＬ１及びＢＬ２とを有している。
【００７４】
ｎＭＯＳトランジスタＴＮ５及びＴＮ６と、ｎＭＯＳトランジスタＴＮＳとは、ｐ型拡散領域上に形成されており、ｐＭＯＳトランジスタＴＰ５及びＴＰ６と、ｐＭＯＳトランジスタＴＰＳとは、ｎ型拡散領域上に形成されている。ｎＭＯＳトランジスタＴＮ５とｐＭＯＳトランジスタＴＰ５のゲートは、コンタクトを介して配線層ＡＬ４で接続されており、ｎＭＯＳトランジスタＴＮ５とｐＭＯＳトランジスタＴＰ５のドレインは、コンタクトを介して配線層ＡＬ３で接続されている。ｎＭＯＳトランジスタＴＮ６とｐＭＯＳトランジスタＴＰ６のゲートは、コンタクトを介して配線層ＡＬ３で接続されており、ｎＭＯＳトランジスタＴＮ６とｐＭＯＳトランジスタＴＰ６のドレインは、コンタクトを介して配線層ＡＬ４で接続されている。
【００７５】
また、ｎＭＯＳトランジスタＴＮ５とｐＭＯＳトランジスタＴＰ５のドレインとｎＭＯＳトランジスタＴＮ６とｐＭＯＳトランジスタＴＰ６のゲートは、コンタクトを介して配線層ＡＬ３で接続されており、ビット線ＢＬ１に接続されている。ｎＭＯＳトランジスタＴＮ６とｐＭＯＳトランジスタＴＰ６のドレインとｎＭＯＳトランジスタＴＮ５とｐＭＯＳトランジスタＴＰ５のゲートは、コンタクトを介して配線層ＡＬ４で接続されており、ビット線ＢＬ２に接続されている。ｎＭＯＳトランジスタＴＮ５とｎＭＯＳトランジスタＴＮ６のソースとｎＭＯＳトランジスタＴＮＳのドレインは、配線層ＡＬ５で接続されている。ｐＭＯＳトランジスタＴＰ５とｐＭＯＳトランジスタＴＰ６のソースとｐＭＯＳトランジスタＴＰＳのドレインは、配線層ＡＬ６で接続されている。ｎＭＯＳトランジスタＴＳＮのゲートとｐＭＯＳトランジスタＴＰＳのゲートは、インバータ回路を介して接続されている。ｎＭＯＳトランジスタＴＳＮとｐＭＯＳトランジスタＴＰＳは、制御信号で制御されているトランジスタである。
【００７６】
ここで、ｎＭＯＳトランジスタＴＮ５とｎＭＯＳトランジスタＴＮ６のペアトランジスタのソースからドレインへの向きが同じ向きになるように配置されている。また、ｐＭＯＳトランジスタＴＰ５及びＴＰ６も同様に、ペアトランジスタのソースからドレインへの向きが同じ向きになるように配置されている。このように、ソースからドレインへの向きが同じ向きになり、注入におけるソースとドレインの不純物分布の非対称性から起こるＭＯＳトランジスタのデバイス特性における非対称性不良を抑制し、回路マージンを稼ぐことが可能となる。
【００７７】
同様に、本発明の第２の実施形態に係る差動アンプによると、ｎＭＯＳトランジスタのペアトランジスタと、ｐＭＯＳトランジスタのペアトランジスタの全てのペアトランジスタのソースからドレインへの向きが同じ向きになるように配置されているので、注入におけるソースとドレインの不純物分布の非対称性から起こるＭＯＳトランジスタのデバイス特性の非対称性不良をより抑制し、その結果、回路マージンをより稼ぐことが可能となり、より高精度な差動アンプを実現できる。
【００７８】
なお、本実施形態では、ｎＭＯＳトランジスタのペアトランジスタと、ｐＭＯＳトランジスタのペアトランジスタの全てのペアトランジスタのソースからドレインへの向きが同じになるように配置した場合について説明したが、これに限定されるものではなく、少なくともｎＭＯＳトランジスタのペアトランジスタ、及びｐＭＯＳトランジスタのペアトランジスタのうちのいずれか一方のペアトランジスタにおいて、ソースからドレインへの向きが同じ向きになるように配置することにより、注入におけるソースとドレインの不純物分布の非対称性から起こるＭＯＳトランジスタのデバイス特性における非対称性不良を抑制する効果を得ることができる。
【００７９】
−変形例−
以下、本発明の第２の実施形態の変形例に係る半導体装置（差動アンプ）について、図面を参照しながら説明する。
【００８０】
図４は、本発明の第２の実施形態の変形例に係る差動アンプの回路図を示している。また、図５は、図４に示す差動アンプのレイアウトを示している。なお、図４及び図５において、前述した図３を構成する要素と同様の機能を担う要素については同一の符号を付しており、ここではその説明は繰り返さない。
【００８１】
図４及び図５に示すように、本発明の第２の実施形態の変形例に係る差動アンプは、ｎＭＯＳトランジスタＴＮ７Ａ、ＴＮ７Ｂ、ＴＮ８Ａ及びＴＮ８Ｂと、ｐＭＯＳトランジスタＴＰ７Ａ、ＴＰ７Ｂ、ＴＰ８Ａ及びＴＰ８Ｂと、ｎＭＯＳトランジスタＴＮＳと、ｐＭＯＳトランジスタＴＰＳと、配線層ＡＬ７、ＡＬ８、ＡＬ９及びＡＬ１０と、制御信号ＳＡ１と、インバータ回路ＩＮＶ３と、ビット線ＢＬ１及びＢＬ２とを有している。
【００８２】
ｎＭＯＳトランジスタＴＮ７Ａ、ＴＮ７Ｂ、ＴＮ８Ａ及びＴＮ８Ｂは、ｐ型拡散領域上に形成されており、ｐＭＯＳトランジスタＴＰ７Ａ、ＴＰ７Ｂ、ＴＰ８Ａ及びＴＰ８Ｂは、ｎ型拡散領域上に形成されている。
【００８３】
本発明の第２の実施形態の変形例では、図９に示した差動アンプの基本的な回路図を構成する２つのｎＭＯＳトランジスタＴＮ５及びＴＮ６において、ｎＭＯＳトランジスタＴＮ５を２つのｎＭＯＳトランジスタＴＮ７Ａ及びＴＮ７Ｂで構成すると共に、ｎＭＯＳトランジスタＴＮ６を２つのｎＭＯＳトランジスタＴＮ８Ａ及びＴＮ８Ｂで構成している。そして、ｎＭＯＳトランジスタＴＮ７Ａ及びＴＮ７Ｂと、ｎＭＯＳトランジスタＴＮ８Ａ及びＴＮ８Ｂとのそれぞれにおけるソースからドレインへの向きが互いに逆向きになるように配置している。一方、ｎＭＯＳトランジスタＴＮ７Ａ及びＴＮ８Ａと、ｎＭＯＳトランジスタＴＮ７Ｂ及びＴＮ８Ｂとのそれぞれにおけるソースからドレインへの向きが同じ向きになるように配置している。
【００８４】
さらに、図９における２つのｐＭＯＳトランジスタＴＰ５及びＴＰ６についても、ｐＭＯＳトランジスタＴＰ５を２つのｐＭＯＳトランジスタＴＰ７Ａ及びＴＰ７Ｂで構成すると共に、ｐＭＯＳトランジスタＴＰ６をｐＭＯＳトランジスタＴＰ８Ａ及びＴＰ８Ｂで構成している。そして、ｐＭＯＳトランジスタＴＰ７Ａ及びＴＰ７Ｂと、ｐＭＯＳトランジスタＴＰ８Ａ及びＴＰ８Ｂとのそれぞれにおけるソースからドレインへの向きが互いに逆向きになるように配置している。一方、ｐＭＯＳトランジスタＴＰ７Ａ及びＴＰ８Ａと、ｐＭＯＳトランジスタＴＰ７Ｂ及びＴＰ８Ｂとのそれぞれにおけるソースからドレインへの向きが同じ向きになるように配置している。
【００８５】
ｎＭＯＳトランジスタＴＮ７ＡとｎＭＯＳトランジスタＴＮ７ＢとｐＭＯＳトランジスタＴＰ７ＡとｐＭＯＳトランジスタＴＰ７Ｂのゲートは、コンタクトを介して配線層ＡＬ７で接続されており、ｎＭＯＳトランジスタＴＮ８ＡとｎＭＯＳトランジスタＴＮ８ＢとｐＭＯＳトランジスタＴＰ８ＡとｐＭＯＳトランジスタＴＰ８Ｂのドレインは、コンタクトを介して配線層ＡＬ７で接続されており、ビット線ＢＬ２に接続されている。
【００８６】
ｎＭＯＳトランジスタＴＮ８ＡとｎＭＯＳトランジスタＴＮ８ＢとｐＭＯＳトランジスタＴＰ８ＡとｐＭＯＳトランジスタＴＰ８Ｂのゲートは、コンタクトを介して配線層ＡＬ８で接続されており、ｎＭＯＳトランジスタＴＮ７ＡとｎＭＯＳトランジスタＴＮ７ＢとｐＭＯＳトランジスタＴＰ７ＡとｐＭＯＳトランジスタＴＰ７Ｂのドレインは、コンタクトを介して配線層ＡＬ８で接続されており、ビット線ＢＬ１に接続されている。
【００８７】
ｎＭＯＳトランジスタＴＮ７Ａ、ＴＮ７Ｂ、ＴＮ８Ａ及びＴＮ８ＢのソースとｎＭＯＳトランジスタＴＮＳのドレインは、コンタクトを介して配線層ＡＬ９で接続されている。ｐＭＯＳトランジスタＴＰ７Ａ、ＴＰ７Ｂ、ＴＰ８Ａ及びＴＰ８ＢのソースとｐＭＯＳトランジスタＴＰＳのドレインは、コンタクトを介して配線層ＡＬ１０で接続されている。ｎＭＯＳトランジスタＴＳＮのゲートとｐＭＯＳトランジスタＴＰＳのゲートは、インバータ回路ＩＮＶ３を介して接続されている。ｎＭＯＳトランジスタＴＳＮとｐＭＯＳトランジスタＴＰＳは、制御信号ＳＡ１で制御されているトランジスタである。
【００８８】
このように、従来の差動アンプを構成する各１つのｎＭＯＳトランジスタを２つのｎＭＯＳトランジスタで構成し、その２つのｎＭＯＳトランジスタのソースからドレインへの向きが互いに逆向きになるように配置していることにより、注入におけるウエハ面内でのイオンビームの広がりが違うことによって起こるソースとドレインの不純物分布の非対称性から起こるＭＯＳトランジスタのデバイス特性における非対称性を、２つのｎＭＯＳトランジスタで打ち消し合って、差動アンプのウエハ面内バラツキを抑制し、回路マージンを稼ぐことが可能となる。
【００８９】
また、従来の差動アンプを構成する２つのｎＭＯＳトランジスタにおいて、各１つのｎＭＯＳトランジスタを２つのｎＭＯＳトランジスタで構成し、その２つのｎＭＯＳトランジスタのソースからドレインへの向きが互いに逆向きになるように配置しており、また同様に、差動アンプを構成する２つのｐＭＯＳトランジスタにおいても、各１つのｐＭＯＳトランジスタを２つのｐＭＯＳトランジスタで構成し、その２つのｐＭＯＳトランジスタのソースからドレインへの向きが互いに逆向きになるように配置していることにより、注入におけるウエハ面内でのイオンビームの広がりが違うことにより起こる不純物分布の非対称性による差動アンプのウエハ面内バラツキを抑制し、回路マージンを稼ぐことが可能となり、高精度な差動アンプを実現することができる。
【産業上の利用可能性】
【００９０】
以上説明したように、本発明の半導体装置は、ＳＲＡＭのメモリセル又は差動アンプにおいて、各ペアトランジスタの注入におけるソースとドレインの不純物分布の非対称性から生じるＭＯＳトランジスタのデバイス特性における非対称性不良を抑制し、回路マージンを稼ぐことを可能とするものであり、特に、ＳＲＡＭのメモリセル又は差動アンプのレイアウト設計にとって有用である。
【図面の簡単な説明】
【００９１】
【図１】本発明の第１の実施形態に係るＳＲＡＭメモリセルのレイアウト図である。
【図２】本発明の第１の実施形態の変形例に係るＳＲＡＭメモリセルのレイアウト図である。
【図３】本発明の第２の実施形態に係る差動アンプのレイアウト図である。
【図４】本発明の第２の実施形態の変形例に係る差動アンプの回路図である。
【図５】本発明の第２の実施形態の変形例に係る差動アンプのレイアウト図である。
【図６】ＳＲＡＭメモリセルの基本的な回路図である。
【図７】ＳＲＡＭメモリセルの従来のレイアウト図である。
【図８】ＳＲＡＭメモリセルの従来のレイアウトにおける読み出し動作のタイミングチャートである。
【図９】差動アンプの基本的な回路図である。
【図１０】差動アンプの従来のレイアウト図である。
【図１１】差動アンプの従来のレイアウトにおける読み出し動作のタイミングチャートである。
【図１２】注入機におけるイオンビームの広がりを示す模式図である。
【図１３】ウエハ面内におけるイオンビームの広がりの差異を示す模式図である。
【図１４】高傾斜角注入におけるイオンビームの非対称性を示す模式図である。
【図１５】トランジスタの方向による閾値電圧の非対称性を示す図である。
【符号の説明】
【００９２】
ＴＮ１、ＴＮ２  ＳＲＡＭメモリセル内のドライブｎＭＯＳトランジスタ
ＴＮ３、ＴＮ４  ＳＲＡＭメモリセル内のアクセスｎＭＯＳトランジスタ
ＴＰ１、ＴＰ２  ＳＲＡＭメモリセル内のロードｐＭＯＳトランジスタ
ＰＬ１、ＰＬ２、ＰＬ３、ＰＬ４  ポリシリコン配線
ＡＬ１、ＡＬ２  ＳＲＡＭメモリセル内の配線層
ＣＮ１、ＣＮ２、ＣＮ３、ＣＮ４  コンタクト
ＩＮＶ１、ＩＮＶ２  ＳＲＡＭメモリセル内のインバータ
ＳＮ１  第１のインバータＩＮＶ１の出力ノード及び第２のインバータＩＮＶ２の入力ノード
ＳＮ２  第２のインバータＩＮＶ２の出力ノード及び第１のインバータＩＮＶ１の入力ノード
ＷＬ１  ワード線
ＢＬ１、ＢＬ２  ビット線  
ＰＲ  ビット線プリチャージ信号
ＴＰＲ１、ＴＰＲ２  プリチャージトランジスタ
ＳＡ    差動アンプ
ＳＡ１  制御信号
ＴＮ５、ＴＮ６、ＴＮ７Ａ、ＴＮ７Ｂ、ＴＮ８Ａ、ＴＮ８Ｂ  差動アンプ内のｎＭＯＳトランジスタ
ＴＰ５、ＴＰ６、ＴＰ７Ａ、ＴＰ７Ｂ、ＴＰ８Ａ、ＴＰ８Ｂ  差動アンプ内のｐＭＯＳトランジスタ
ＩＮＶ３  差動アンプに接続のインバータ
ＴＮＳ  制御信号によって制御されるｎＭＯＳトランジスタ
ＴＰＳ  制御信号によって制御されるｐＭＯＳトランジスタ
ＡＬ３、ＡＬ４、ＡＬ５、ＡＬ６、ＡＬ７、ＡＬ８、ＡＬ９、ＡＬ１０  差動アンプ内の配線層
Ｅ１  注入機における高いエネルギービームでのイオンビーム
Ｅ２  注入機における低いエネルギービームでのイオンビーム
Ｗ１  ウエハ
Ｅ４、Ｅ５、Ｅ６、Ｅ７  注入機におけるイオンビーム
Ｔ１、Ｔ２、Ｔ３、Ｔ４  ＭＯＳトランジスタ
Ｇ１  ゲート電極
【図１】
2008004664.tif 000003
【図２】
2008004664.tif 000004
【図３】
2008004664.tif 000005
【図４】
2008004664.tif 000006
【図５】
2008004664.tif 000007
【図６】
2008004664.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2008004664.tif 000013
【図１２】
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【図１３】
2008004664.tif 000015
【図１４】
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【図１５】
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