(57)【要約】 【課題】  新たな設備を必要とすることなく、半導体ウエハの検査を行なうときに用いるテスト針が劣化したり、テスト針に保護膜が付着したりしたりして、検査の精度が低下することを防ぐことができる半導体ウエハ、および半導体ウエハの製造方法、ならびにこの半導体ウエハを分割して得られる半導体チップを提供する。【解決手段】  半導体ウエハ１の厚み方向Ｚの一表面部には、半導体基板１０の厚み方向Ｚの一方から半導体基板１０を覆う保護膜１３が形成される。この保護膜１３には、半導体基板１０の厚み方向Ｚの一方から電極パッド１１まで延びる孔１８と、ＴＥＧ用格子領域８において、このＴＥＧ用格子領域８に、チップ用格子領域７を仮想的に半導体基板１０の厚み方向Ｚに垂直な平面で平行移動して重ねたときに、半導体基板１０の厚み方向Ｚの一方から仮想的に電極パッド１１が配置される位置まで少なくとも延びる孔１５とが形成される。【選択図】      図１
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【特許請求の範囲】
【請求項１】
基板の表面部において、基板の厚み方向に垂直な平面で格子状に区切られた各格子領域にそれぞれ集積回路または試験に用いられる試験素子が形成される半導体ウエハであって、
互いに隣接する複数の前記格子領域に形成される複数の試験素子から成る試験素子群と、
複数の前記各格子領域のうち、試験素子群が形成される格子領域を除く複数の格子領域に、各格子領域で互いに同じ形状および大きさに形成され、表面部に電極パッドが設けられる集積回路と、
前記基板の厚み方向の一方から基板を覆う保護膜とを含み、
前記保護膜には、基板の厚み方向の一方から前記電極パッドまで延びる孔と、試験素子群が形成される各格子領域において、この格子領域に、集積回路が形成される格子領域を仮想的に前記平面で平行移動して重ねたときに、基板の厚み方向の一方から仮想的に電極パッドが配置される位置まで少なくとも延びる孔とが形成されることを特徴とする半導体ウエハ。
【請求項２】
前記保護膜は、基板の厚み方向の一方から見て、試験素子群および集積回路が形成される格子領域の格子上に形成されるスクライブラインを除く領域に形成されることを特徴とする請求項１記載の半導体ウエハ。
【請求項３】
前記試験素子群および集積回路は、基板の周縁部または周縁部の一部の回路非形成領域を除く回路形成領域に形成され、
前記保護膜には、回路非形成領域の各格子領域において、この格子領域に、集積回路が形成される格子領域を仮想的に前記平面で平行移動して重ねたときに、基板の厚み方向の一方から仮想的に電極パッドが配置される位置まで少なくとも延びる孔が形成されることを特徴とする請求項１または２記載の半導体ウエハ。
【請求項４】
前記保護膜は、基板の厚み方向の一方から見て、試験素子群および集積回路が形成される回路形成領域を除く回路非形成領域において、格子上に形成されるスクライブラインを除く領域に形成されることを特徴とする請求項１〜３のいずれか１つに記載の半導体ウエハ。
【請求項５】
前記試験素子群は、基板の厚み方向に垂直な平面において、基板の中央部に形成されることを特徴とする請求項１〜４のいずれか１つに記載の半導体ウエハ。
【請求項６】
前記試験素子群は、基板の厚み方向に垂直な平面において、集積回路が形成される格子領域に隣接し、試験素子群および集積回路が形成される回路形成領域の周縁領域に形成されることを特徴とする請求項１〜５のいずれか１つに記載の半導体ウエハ。
【請求項７】
複数の試験素子群が形成されることを特徴とする請求項１〜６のいずれか１つに記載の半導体ウエハ。
【請求項８】
請求項１〜７のいずれか１つに記載の半導体ウエハの製造方法であって、
厚み方向に垂直な平面で格子状に区切られた各格子領域に試験素子群および集積回路のいずれかがそれぞれ形成される基板の、厚み方向の一方から試験回路および集積回路を覆って保護膜を形成する保護膜形成工程と、
集積回路の表面上に形成された保護膜の予め定める部位をフォトリソグラフィによって除去する第１保護膜除去工程と、
試験回路の表面上に形成された保護膜の予め定める部位をフォトリソグラフィによって除去する第２保護膜除去工程とを含み、
第２保護膜除去工程では、第１保護膜除去工程で用いられるレクチルを用いて保護膜を除去することを特徴とする半導体ウエハの製造方法。
【請求項９】
請求項１〜７のいずれか１つに記載の半導体ウエハを格子に沿って分割して得られる各チップのうちの、集積回路が形成された半導体チップ。
【請求項１０】
前記集積回路は、
受光する光を電気信号に変換する光電変換回路と、
光電変換回路によって変換された電気信号を予め定める規則で処理する処理回路とを含むことを特徴とする請求項９記載の半導体チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路が形成された半導体ウエハ、この半導体ウエハの製造方法およびこの半導体ウエハを分割して得られる半導体チップに関する。
【背景技術】
【０００２】
半導体ウエハには、半導体チップの回路の機能として必要なパターンおよびマークなどに加えて、製造工程をモニタリングするための複数のプロセスモニタ素子から構成されるテスト・エレメント・グループ（Test Element Group：略称ＴＥＧ）が形成される場合が多い。
【０００３】
ＴＥＧの多くは、半導体ウエハを分割したときに半導体チップとして利用されない領域に形成される。たとえばＴＥＧは、集積回路が形成される領域を除く回路非形成領域に形成されたり、スクライブ工程において溝が形成されるスクライブライン形成領域に形成されたりする。
【０００４】
また半導体プロセスによっては、設けられるプロセスモニタ素子が大きく、また必要とするプロセスモニタ素子の数が多く、ＴＥＧが大形化する場合がある。このような大形のＴＥＧは、半導体ウエハにおいて、たとえばスクライブライン形成領域に形成することができずに、複数の半導体チップが形成される領域にまたがって形成される場合がある。
【０００５】
スクライブラインに沿って半導体ウエハを分割するときに、スクライブライン形成領域に形成されたＴＥＧの金属製のパッドなどの切削屑が半導体チップに付着して、不所望な部位で短絡が生じる場合がある。従来の技術では、スクライブラインが延びる方向に垂直な方向に延びる導電層から成るパッドを形成し、ダイシング工程で生じる切削屑の長さを短くしている。このように切削屑の長さを短くすることによって、切削屑に起因する短絡を防いでいる（たとえば特許文献１参照）。
【０００６】
半導体ウエハの厚み方向に垂直な平面における周縁部には、集積回路が形成されずに、半導体チップとして利用されない回路非形成領域がある。回路非形成領域には、集積回路が形成される回路形成領域と同様にメタル膜と表面保護膜とが形成される。このメタル膜と表面保護膜とは密着性が悪く、回路非形成領域をスクライブラインに沿って分割するときに、メタル層と表面保護膜との間に捲くれが生じて、パーティクルが発生する場合がある。このパーティクルに起因して、所望する品質の半導体チップを得ることができなかったり、歩留りが低下したりする。従来の技術では、捲くれが生じる回路非形成領域の表面保護膜を製造工程において予め除去しておき、分割時にパーティクルが生じることを防いでいる（たとえば特許文献２または３参照）。
【０００７】
また回路非形成領域では、回路形成領域で集積回路を形成するときに積層される全ての層が積層される。したがって回路形成領域では製造工程において除去される層も積層されることになり、回路非形成領域の層の厚さが回路形成領域の層の厚さよりも厚くなる。回路形成領域に比べて回路非形成領域の層厚が厚くなるので、回路非形成領域にマスクが接触するいわゆるステッキング現象が生じる。従来の技術ではステッキング現象を回避するために、回路非形成領域の特定の層を予め除去している（たとえば特許文献４参照）。
【０００８】
【特許文献１】特開平７−３０２７７３号公報
【特許文献２】特開平５−４１４４９号公報
【特許文献３】特開２００５−１６６８９０号公報
【特許文献４】特開平９−２３７８１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
半導体ウエハを半導体チップに分割する前の工程において、半導体ウエハの品質の検査が行われる。この検査は、半導体ウエハに形成された集積回路の予め定める部位にテスト針を順次当接させて行なわれる。半導体ウエハの口径が大きく、切出される半導体チップの数が多くなると、テスト針を当接させるべき部位の数もおのずと多くなり、検査に要する時間が長くなる。たとえば半導体ウエハの大きさに対して半導体チップの大きさが小さい場合には、一枚の半導体ウエハに数千〜数万個の半導体チップの集積回路が形成される。これらの多数の集積回路の検査を短時間で行なうために、複数の集積回路の測定部位に同時にテスト針を当接させるプローブカードが用いられている。このプローブカードを順次移動させる毎にテスト針を測定部位に当接させて検査することによって、全ての集積回路の検査を短時間で行なうことができる。
【００１０】
ＴＥＧが大形化し、スクライブライン形成領域にＴＥＧを配置することができない場合、前述したように本来ならば半導体チップの集積回路が形成される領域にＴＥＧが形成される。プローブカードを順次移動させる毎にテスト針を測定部位に当接させていくと、必然的にＴＥＧにもテスト針が当接される。ＴＥＧの表面部の形状は、集積回路の表面部の形状とは異なるので、ＴＥＧの表面に形成された保護膜とテスト針とが接触し、テスト針が劣化したり、テスト針にＴＥＧの保護膜が付着したりする。このように劣化したり保護膜が付着したテスト針では、正確に半導体ウエハの品質を測定することができず、測定結果にばらつきが生じたり、測定精度の低下が生じたりする。前述した従来の各技術では、ＴＥＧの保護膜にテスト針が当接することを防ぐことができず、測定結果にばらつきが生じたり、測定精度の低下が生じたりするという問題がある。
【００１１】
したがって本発明の目的は、新たな設備を必要とすることなく、半導体ウエハの検査を行うときに用いるテスト針が劣化したり、テスト針に保護膜が付着したりして、検査の精度が低下することを防ぐことができる半導体ウエハ、および半導体ウエハの製造方法、ならびにこの半導体ウエハを分割して得られる半導体チップを提供することである。
【課題を解決するための手段】
【００１２】
本発明は、基板の表面部において、基板の厚み方向に垂直な平面で格子状に区切られた各格子領域にそれぞれ集積回路または試験に用いられる試験素子が形成される半導体ウエハであって、
互いに隣接する複数の前記格子領域に形成される複数の試験素子から成る試験素子群と、
複数の前記各格子領域のうち、試験素子群が形成される格子領域を除く複数の格子領域に、各格子領域で互いに同じ形状および大きさに形成され、表面部に電極パッドが設けられる集積回路と、
前記基板の厚み方向の一方から基板を覆う保護膜とを含み、
前記保護膜には、基板の厚み方向の一方から前記電極パッドまで延びる孔と、試験素子群が形成される各格子領域において、この格子領域に、集積回路が形成される格子領域を仮想的に前記平面で平行移動して重ねたときに、基板の厚み方向の一方から仮想的に電極パッドが配置される位置まで少なくとも延びる孔とが形成されることを特徴とする半導体ウエハである。
【００１３】
また本発明は、基板の厚み方向の一方から見て、試験素子群および集積回路が形成される格子領域の格子上に形成されるスクライブラインを除く領域に形成されることを特徴とする。
【００１４】
さらに本発明は、前記試験素子群および集積回路は、基板の周縁部または周縁部の一部の回路非形成領域を除く回路形成領域に形成され、
前記保護膜には、回路非形成領域の各格子領域において、この格子領域に、集積回路が形成される格子領域を仮想的に前記平面で平行移動して重ねたときに、基板の厚み方向の一方から仮想的に電極パッドが配置される位置まで少なくとも延びる孔が形成されることを特徴とする。
【００１５】
さらに本発明は、前記保護膜は、基板の厚み方向の一方から見て、試験素子群および集積回路が形成される回路形成領域を除く回路非形成領域において、格子上に形成されるスクライブラインを除く領域に形成されることを特徴とする。
【００１６】
さらに本発明は、前記試験素子群は、基板の厚み方向に垂直な平面において、基板の中央部に形成されることを特徴とする。
【００１７】
さらに本発明は、前記試験素子群は、基板の厚み方向に垂直な平面において、集積回路が形成される格子領域に隣接し、試験素子群および集積回路が形成される回路形成領域の周縁領域に形成されることを特徴とする。
【００１８】
さらに本発明は、複数の試験素子群が形成されることを特徴とする。
さらに本発明は、前記半導体ウエハの製造方法であって、
厚み方向に垂直な平面で格子状に区切られた各格子領域に試験素子群および集積回路のいずれかがそれぞれ形成される基板の、厚み方向の一方から試験回路および集積回路を覆って保護膜を形成する保護膜形成工程と、
集積回路の表面上に形成された保護膜の予め定める部位をフォトリソグラフィによって除去する第１保護膜除去工程と、
試験回路の表面上に形成された保護膜の予め定める部位をフォトリソグラフィによって除去する第２保護膜除去工程とを含み、
第２保護膜除去工程では、第１保護膜除去工程で用いられるレクチルを用いて保護膜を除去することを特徴とする半導体ウエハの製造方法である。
【００１９】
さらに本発明は、前記半導体ウエハを格子に沿って分割して得られる各チップのうちの、集積回路が形成された半導体チップである。
【００２０】
さらに本発明は、前記集積回路は、
受光する光を電気信号に変換する光電変換回路と、
光電変換回路によって変換された電気信号を予め定める規則で処理する処理回路とを含むことを特徴とする。
【発明の効果】
【００２１】
本発明によれば、保護膜には、基板の厚み方向の一方から電極パッドまで延びる孔が形成される。さらに保護膜には、試験素子群が形成される各格子領域において、この格子領域に、集積回路が形成される格子領域を仮想的に前記平面で平行移動して重ねたときに、基板の厚み方向の一方から仮想的に電極パッドが配置される位置まで少なくとも延びる孔が形成される。
【００２２】
集積回路のテストでは、複数のテスト針を有するプローブカードを基板の厚み方向の一方から半導体ウエハに当接させる。この複数のテスト針は、格子領域の配列方向に集積回路が連続して配置されている箇所にプローブカードを当接したときに、各集積回路の電極パッドに当接されるように配置される。保護膜には、基板の厚み方向の一方から電極パッドまで延びる孔が形成されているので、テスト針は、保護膜に形成された孔を通って電極パッドに当接する。半導体ウエハには、集積回路に加えて試験素子群が形成されるので、半導体ウエハにプローブカードを当接させたときに、テスト針の一部が試験素子群にも当接する場合がある。このように試験素子群にテスト針の一部が当接したとしても、前述したように試験素子群が形成される格子領域にも集積回路が形成される格子領域と同様に保護膜に孔が形成されるので、テスト針が保護膜に突き刺さることを防ぐことができる。これによって、集積回路に加えて試験素子群が形成される半導体ウエハの検査で、従来から用いていたプローブカードのような検査用の装置を利用したとしても、テスト針が試験素子群上に形成された保護膜に接触することを防ぐことができるので、テスト針が劣化したり、テスト針に保護膜が付着したりすることを防ぐことができ、高精度に半導体ウエハの品質の検査を行なうことができ、かつ検査結果のばらつきが少ない検査を行なうことができる。
【００２３】
また、半導体ウエハの検査で、試験素子群上に形成される保護膜にテスト針が当接すると、この保護膜は電極パッドに比べて基板の厚み方向の厚さが大きいので、プローブカードから半導体ウエハに加わる力が試験素子群が形成される格子領域に集中し、半導体ウエハが割れてしまう場合がある。本発明では、試験素子群上に形成される保護膜にテスト針が当接することを防ぐことができるので、試験素子群が形成される格子領域に、集積回路が形成される格子領域と同様な力が加えられる。このようにプローブカードから加えられる力が均等に分散されるので、特定の格子領域に大きい力が加えられて半導体ウエハが割れてしまうことを防ぐことができる。
【００２４】
また本発明によれば、試験素子群および集積回路が形成される回路形成領域の格子上に形成されるスクライブライン上には、保護膜が形成されない。したがって半導体ウエハをスクライブラインに沿って分割する工程において、保護膜が捲くれることがない。たとえばメタル層などの保護膜との密着性の低い層上に保護膜が形成されていると、半導体ウエハを分割する工程で保護膜が捲くれてパーティクルが発生することがあるが、このような保護膜の捲くれに起因するパーティクルの発生を防ぐことができるので、高品質の半導体チップを得ることができ、歩留りが向上する。
【００２５】
さらに本発明によれば、基板の周縁部または周縁部の一部の試験素子群および集積回路が形成されない回路非形成領域の各格子領域において、保護膜には、この格子領域に、集積回路が形成される格子領域を仮想的に前記平面で平行移動して重ねたときに、基板の厚み方向の一方から仮想的に電極パッドが配置される位置まで少なくとも延びる孔が形成される。すなわち回路非形成領域の各格子領域において、集積回路が形成される各格子領域での電極パッドの表面上に保護膜が形成されない部位には保護膜が形成されない。したがって前述したプローブカードを用いて半導体ウエハの検査を行なったときに、回路非形成領域でテスト針が保護膜に接触することを防ぐことができる。これによって前述したように高精度に半導体ウエハの品質の検査を行なうことができ、かつ検査結果のばらつきが少ない検査を行なうことができる。さらに、回路非形成領域の保護膜にテスト針が突き刺さらないので、前述と同様にプローブカードから半導体ウエハに加わる力が、回路非形成領域の各格子領域に集中することを防ぎ、半導体ウエハが割れてしまうことを防ぐことができる。
【００２６】
さらに本発明によれば、回路非形成領域では、スクライブライン上には保護膜が形成されない。したがって半導体ウエハをスクライブラインに沿って分割する工程において、保護膜が捲くれることがない。たとえばメタル層などの保護膜との密着性の低い層上に保護膜が形成されていると、半導体ウエハを分割する工程で保護膜が捲くれてパーティクルが発生することがあるが、このような保護膜の捲くれに起因するパーティクルの発生を防ぐことができるので、高品質の半導体チップを得ることができ、歩留りが向上する。
【００２７】
さらに本発明によれば、試験素子群は、基板の厚み方向に垂直な平面において基板の中央部に形成される。半導体プロセスでは、半導体ウエハの中央部と周縁部とを一様に処理することができない。特に拡散工程では、熱の伝わり方の違いから半導体ウエハの中央部と周縁部とを同じ温度にすることはできず、また成膜するときのガスの流れを一様にすることができず、作製される集積回路の特性に半導体ウエハ上における位置の特性が出る。この半導体ウエハの中央部は、半導体ウエハの特性を最も代表する位置であるといえ、この中央部に試験素子群を設けることによって、半導体プロセスの管理をするうえで有用な情報を得ることができる。
【００２８】
さらに本発明によれば、試験素子群は、基板の厚み方向に垂直な平面において、回路形成領域の周縁領域に形成される。さらに試験素子群は、集積回路が形成される格子領域に隣接して設けられる。前述したように半導体プロセスでは、半導体ウエハの中央部と周辺部とを一様に処理することができず、周縁部に形成される層などの特性は、中央部に比べて大きくばらつく。また回路非形成領域と回路形成領域とでは、層構成が異なり、半導体プロセスにおいて異なる処理が行われるので、回路非形成領域に隣接する位置は、隣接しない位置に比べて半導体プロセスでのばらつきが大きくなる。このような周縁部に試験素子群を設けることによって、半導体プロセスの管理をするうえで有用な情報を得ることができる。
【００２９】
さらに本発明によれば、複数の試験素子群が形成される。このように複数の試験素子群を設けることによって、半導体ウエハの複数の位置での試験を行なうことができ、より精度良く半導体プロセスの管理を行なうことができる。
【００３０】
さらに本発明によれば、試験素子群の表面上に形成された保護膜の予め定める部位をフォトリソグラフィによって除去する第２保護膜除去工程では、集積回路の表面上に形成された保護膜の予め定める部位をフォトリソグラフィによって除去する第１保護膜除去工程で用いられるレクチルを用いて保護膜を除去する。このように第１保護膜除去工程で用いられるレクチルを利用して第２保護膜除去工程の処理を行なうので、試験素子群上に形成される保護膜の除去に用いるレクチルを特別に用意することなく、既存の設備を利用して半導体ウエハを製造することができる。
【００３１】
さらに本発明によれば、高精度かつ検査結果のばらつきが少ない検査を行なった半導体ウエハを分割した半導体チップを得ることができ、信頼性の高い半導体チップを得ることができる。また検査において半導体ウエハの割れが少なく、歩留りが向上するので、安価な半導体チップを得ることができる。
【００３２】
さらに本発明によれば、光電変換回路と処理回路とを含む集積回路が形成された信頼性の高く、安価な半導体チップを得ることができる。
【発明を実施するための最良の形態】
【００３３】
図１は、本発明の実施の一形態の半導体ウエハ１を示す平面図である。半導体ウエハ１には、複数の集積回路２および試験素子群に相当するＴＥＧ（Test Element Group）３が形成される。半導体ウエハ１は、厚み方向に垂直な平面で格子状に区切られ、半導体ウエハ１を格子に沿って複数のチップに分割することによって、集積回路２が形成された半導体チップ４を得ることができる。本実施の形態の半導体ウエハ１は、円板形状の半導体基板１０の端部を、厚み方向の一方から見て直線上で切断した形状を有する。この切断面は、半導体ウエハ１の位置合わせなどに用いられる。本実施の形態の半導体チップ４は、照度センサに用いられ、集積回路２は、光を電気信号に変換する光電変換回路と、光電変換回路によって変換された電気信号を予め定める規則で処理する処理回路とを含む。光電変換回路は、フォトダイオードおよびフォトトランジスタなどによって実現され、処理回路は、たとえば電気信号を増幅する電流増幅回路および雰囲気温度に基づいて電気信号の増幅率を調整したり、光電変換回路に印加する電圧を調整したりする温度補償回路によって実現される。
【００３４】
集積回路２およびＴＥＧ３は、回路形成領域５に形成され、回路非形成領域６には形成されない。図１では、回路形成領域５を実線で示し、回路非形成領域６を破線で示している。回路非形成領域６は、半導体ウエハ１の周縁部または周縁部の一部に設けられる。本実施の形態における回路非形成領域６は、半導体ウエハ１の周縁部の一部に設けられる。以下、半導体ウエハ１を格子状に区切った各格子領域のうち、集積回路２が形成される格子領域をチップ用格子領域７といい、ＴＥＧ３が形成される格子領域をＴＥＧ用格子領域８といい、回路非形成領域６の格子領域を非形成格子領域９という場合がある。
【００３５】
ＴＥＧ３は、１つの格子領域または互いに隣接する複数の格子領域に形成される。本実施の形態におけるＴＥＧ３は、各格子領域が配列される互いに垂直な２つの方向（以下、それぞれ行方向Ｘと列方向Ｙという）のうちの行方向Ｘに連続する３つの格子領域にまたがって形成される。半導体ウエハ１には、１または複数のＴＥＧ３が形成される。本実施の形態では５つのＴＥＧ３が半導体ウエハ１に設けられる。図１では、ＴＥＧ３の配置されるＴＥＧ用格子領域８にハッチングを施している。５つのＴＥＧ３のうちの１つは、半導体ウエハ１の厚み方向Ｚに垂直な平面において、半導体ウエハ１の中央部に設けられる。またこの中央部に設けられるＴＥＧ３に対して、行方向Ｘの一方と他方とにそれぞれ等間隔をあけて２つのＴＥＧ３がそれぞれ配置される。また中央部に設けられるＴＥＧ３に対して、列方向Ｙの一方と他方とにそれぞれ等間隔をあけて２つのＴＥＧ３がそれぞれ配置される。本実施の形態ではＴＥＧ３の数は５つとしたが、プロセス管理においては数の多いほうが好ましく、また半導体ウエハ１上において均等に配置されることが好ましい。
【００３６】
図２は、集積回路２を示す拡大平面図である。各集積回路２は、各チップ用格子領域７で互いに同じ形状および大きさに形成される。集積回路２は、表面部に１または複数の電極パッド１１が設けられ、本実施の形態では４つの電極パッド１１が設けられる。半導体チップ４に分割される前の半導体ウエハ１の状態での各集積回路２の検査では、テスト針を各電極パッド１１に当接して、電気的な特性が測定される。本実施の形態における電極パッド１１は、白金、金、アルミニウム、チタン、タングステンおよび銅などの導電性を有する金属および導電性を有する合金などによって形成される。
【００３７】
図３は、ＴＥＧ３を示す拡大平面図である。ＴＥＧ３は、半導体ウエハ１の試験に用いられる複数の試験素子（テストエレメント）から成り、集積回路２の形成過程を把握して半導体プロセスを管理するために用いられる。
【００３８】
半導体ウエハ１の厚み方向Ｚの一表面部には、半導体基板１０の厚み方向Ｚの一方から半導体基板１０を覆う保護膜１３が形成される。この保護膜１３は、ポリイミド膜、酸化膜および窒化膜などによって実現される。この保護膜１３には、半導体基板１０の厚み方向Ｚの一方から電極パッド１１まで延びる孔１８と、ＴＥＧ用格子領域８において、このＴＥＧ用格子領域８に、チップ用格子領域７を仮想的に半導体基板１０の厚み方向Ｚに垂直な平面で平行移動して重ねたときに、半導体基板１０の厚み方向Ｚの一方から仮想的に電極パッド１１が配置される位置まで少なくとも延びる孔１５とが形成される。図２および図３では、理解の容易のために保護膜１３に形成される孔１８，１５にハッチングを施している。
【００３９】
図４は、図３の切断面線ＩＶ−ＩＶから見た半導体ウエハ１の断面図である。図５は、保護膜１３の一部を除去する前の図３の切断面線ＩＶ−ＩＶから見た半導体ウエハ１の断面図である。図４および図５では、理解の容易のためにチップ用格子領域７を仮想的に半導体基板１０の厚み方向Ｚに垂直な平面で平行移動して重ねたときの電極パッド１１の外縁を破線で示している。本実施の形態における保護膜１３は、半導体基板１０の厚み方向Ｚの一方から半導体基板１０の全体を覆って形成された後に、所定の部位を除去することによって形成される。具体的には、半導体基板１０の全体を覆って保護膜１３を形成した後に、チップ用格子領域７において半導体基板１０の厚み方向Ｚにおける電極パッド１１の一方の表面１１ａ上に形成された保護膜１３が除去され、ＴＥＧ用格子領域８において、ＴＥＧ用格子領域８にチップ用格子領域７を仮想的に重ねたときに電極パッド１１が仮想的に配置される位置に形成された保護膜１３が除去されて、前述した孔１８，１５が形成される。
【００４０】
図６は、非形成格子領域９を示す拡大平面図である。非形成格子領域９には、集積回路２およびＴＥＧ３などが形成されないが、回路形成領域５と同様に半導体ウエハ１の表面部に保護膜１３が形成される。非形成格子領域９に形成される保護膜１３には、ＴＥＧ用格子領域８に形成される保護膜１３と同様に、チップ用格子領域７を仮想的に半導体基板１０の厚み方向Ｚに垂直な平面で平行移動して非形成格子領域９に重ねたときに、半導体基板１０の厚み方向Ｚの一方から仮想的に電極パッド１１が配置される位置まで少なくとも延びる孔１６が形成される。図６では、理解の容易のために保護膜１３に形成される孔１６にハッチングを施している。本実施の形態における非形成格子領域９の保護膜１３に形成される孔１６は、半導体基板１０の厚み方向Ｚの一方から半導体基板１０の全体を覆って保護膜１３を形成した後に、所定の部位を除去することによって形成される。具体的には、非形成格子領域９において、非形成格子領域９にチップ用格子領域７を仮想的に重ねたときに電極パッド１１が仮想的に配置される位置に形成された保護膜１３が除去されて、前述した孔１６が形成される。
【００４１】
本実施の形態では、チップ用格子領域７とＴＥＧ用格子領域８と非形成格子領域９との保護膜１３は、同様にパターニングされて一部が除去され、孔１８，１５，１６が形成される。本実施の形態では、チップ用格子領域７とＴＥＧ用格子領域８と非形成格子領域９との保護膜１３に形成される孔１８，１５，１６は、それぞれ保護膜１３を厚み方向Ｚに貫通して形成される。この孔１８，１５，１６を通して、半導体基板１０の厚み方向Ｚの一方から見て電極パッド１１の一表面１１ａおよび半導体基板１０の表面が露出する。
【００４２】
図７は、図３の切断面線ＶＩＩ−ＶＩＩから見た半導体ウエハ１の断面図である。図８は、ダイシング工程を経た後の図３の切断面線ＶＩＩ−ＶＩＩから見た半導体ウエハ１の断面図である。半導体ウエハ１は、各格子領域ごとに分割するために厚み方向Ｚの一方から格子に沿ってダイヤモンドカッタなどで引っ掻き傷（以下、スクライブラインという）が形成される。保護膜１３は、スクライブラインが形成されるスクライブライン形成領域を除いて、半導体ウエハ１の厚み方向Ｚの一方を覆って形成される。具体的には、保護膜１３が半導体ウエハ１の厚み方向Ｚの一方を覆って形成された後に、スクライブライン形成領域上に形成された保護膜１３を除去する。好ましくは、半導体基板１０のスクライブライン形成領域の表面上には、白金、金、アルミニウムおよび銅などの金属から成るメタル層が形成されずに、保護膜１３が半導体基板１０に接して形成される。このようにスクライブライン形成領域で保護膜１３が半導体基板１０に接して形成されるので、スクライブライン形成領域に形成される保護膜１３を除去したときに、厚み方向Ｚの一方から見てスクライブライン形成領域の半導体基板１０が露出する。
【００４３】
本実施の形態における保護膜１３は、チップ用格子領域７のスクライブライン形成領域上を除いて、半導体ウエハ１の厚み方向Ｚの一方を覆って形成される。さらに本実施の形態における保護膜１３は、ＴＥＧ用格子領域８のスクライブライン形成領域上を除いて、半導体ウエハ１の厚み方向Ｚの一方を覆って形成される。またさらに本実施の形態における保護膜１３は、非形成格子領域９のスクライブライン形成領域上を除いて、半導体ウエハ１の厚み方向Ｚの一方を覆って形成される。すなわち保護膜１３は、半導体ウエハ１において、スクライブライン形成領域上を除いて半導体ウエハ１の厚み方向Ｚの一方を覆って形成される。
【００４４】
図９は、フォトリソグラフィに用いられるレクチル１７を示す平面図である。レクチル１７は、ＴＥＧ３のパターンが形成されたＴＥＧ形成用領域１７ａと、集積回路２のパターンが形成されたチップ形成用領域１７ｂとを含む。このチップ形成用領域１７ｂには、スクライブライン形成領域上に形成された保護膜１３および電極パッド１１の表面上に形成された保護膜１３を除去するために用いられるパターンが形成されている。チップ形成用領域１７ｂは、３行３列に互いに隣接して配置される。ＴＥＧ形成用領域１７ａは、１行に配列された３つのチップ形成用領域１７ｂに隣接して配置される。
【００４５】
図１０は、製造過程におけるＴＥＧ３の拡大平面図である。図１０（１）は、レクチル１７を用いて露光する前のＴＥＧ３を示し、図１０（２）は、レクチル１７のＴＥＧ形成用領域１７ａを用いてＴＥＧ３を露光した後のＴＥＧ３を示し、図１０（３）は、レクチル１７のチップ形成用領域１７ｂを用いてＴＥＧ３を露光した後のＴＥＧ３を示す。
【００４６】
まず前述したように集積回路２およびＴＥＧ３を形成した後に、保護膜形成工程において半導体基板１０の厚み方向Ｚの一方から半導体基板１０を覆って保護膜１３を形成する。次に集積回路２の表面上に形成された保護膜１３の予め定める部位をフォトリソグラフィによって除去する第１保護膜除去工程と、ＴＥＧ３の表面上に形成された保護膜１３の予め定める部位をフォトリソグラフィによって除去する第２保護膜除去工程とを行なう。この予め定める部位とは、本実施の形態では前述の孔１８，１５が形成される部位と、スクライブライン形成領域上に形成される部位である。
【００４７】
まず保護膜１３の厚み方向Ｚの一表面上に感光性樹脂などの光照射によって現像液に対する溶解性が変化する感光性の材料から成る感光性膜を形成する。次にＴＥＧ用格子領域８に、ＴＥＧ形成用領域１７ａを通した光を露光するとともに、チップ用格子領域７には、チップ形成用領域１７ｂを通した光を露光する。図９には、理解の容易のためにＴＥＧ形成用領域１７ａのＴＥＧ３に露光するパターンにハッチングを施すとともに、図１０（２），（３）には、ＴＥＧ形成用領域１７ａを通して露光したパターンにハッチングを施している。
【００４８】
次に半導体ウエハ１を支持するウエハステージを移動させる機構を用いて、ウエハステージを移動させ、１行に配列された３つのチップ形成用領域１７ｂを通る光がＴＥＧ３に照射されるように半導体基板１０を移動させる。次に遮光機構を用いて、ＴＥＧ３に露光される光が通る１行に配列されたチップ形成用領域１７ｂを除く２列のチップ形成用領域１７ｂと、ＴＥＧ形成用領域１７ａとを通る光を遮光した状態で、１行に配列された３つのチップ形成用領域１７ｂを通る光をＴＥＧ３に露光する。これによって図１０（３）に示すように、ＴＥＧ３上に形成された感光性膜に、ＴＥＧ形成用領域１７ａに形成されたパターンに加えて、チップ形成用領域１７ｂに形成されたパターンが形成される。さらに本実施の形態では非形成格子領域９もチップ形成用領域１７ｂを通した光を露光する。次に現像工程を施してレジストを形成し、エッチング工程を施して、保護膜１３の一部を除去し、レジストを取り除く。これによって保護膜１３の予め定める部位を除去する第１および第２保護膜除去工程が行なわれるとともに、非形成格子領域９に形成された保護膜１３の一部も除去され、前述した孔１８，１５，１６が保護膜１３に形成される。
【００４９】
第１および第２保護膜除去工程を行なって、保護膜１３の一部を除去すると、次に作製した集積回路２のテストを行なう。このテストは、複数のテスト針を有するプローブカードを半導体基板１０の厚み方向の一方から半導体ウエハ１に当接させて行なわれる。この複数のテスト針は、格子領域の配列方向に集積回路２が連続して配置されている箇所にプローブカードを当接したときに、各集積回路２の電極パッド１１に当接されるように配置される。
【００５０】
本実施の形態の半導体ウエハ１によれば、保護膜１３には、半導体基板１０の厚み方向Ｚの一方から電極パッド１１まで延びる孔１８が形成されているので、プローブを半導体ウエハ１に当接させたときに、テスト針は、保護膜１３に形成された孔１８を通って電極パッド１１に当接する。半導体半導体ウエハ１には、集積回路２に加えてＴＥＧ３が形成されるので、半導体ウエハ１にプローブカードを当接させたときに、テスト針の一部がＴＥＧ３にも当接する場合がある。このようにＴＥＧ３にテスト針の一部が当接したとしても、ＴＥＧ用格子領域８の保護膜１３にもチップ用格子領域７の保護膜１３と同様にパターニングされた孔１５が形成されるので、テスト針が保護膜１３に突き刺さることを防ぐことができる。これによって、集積回路２に加えてＴＥＧ３が形成される半導体ウエハ１の検査で、従来から用いていたプローブカードのような検査用の装置を利用したとしても、テスト針が試験素子群上に形成された保護膜に接触することを防ぐことができるので、テスト針が劣化したり、テスト針に保護膜１３が付着したりすることを防ぐことができ、高精度に半導体ウエハの品質の検査を行なうことができ、かつ検査結果のばらつきが少ない検査を行なうことができる。
【００５１】
また、半導体ウエハ１の検査で、ＴＥＧ３上に形成される保護膜１３にテスト針が当接すると、この保護膜１３は電極パッド１１に比べて半導体基板１０の厚み方向Ｚの厚さが大きいので、プローブカードから半導体ウエハ１に加わる力がＴＥＧ用格子領域８に集中し、半導体ウエハ１が割れてしまう場合がある。本実施の形態の半導体ウエハ１では、ＴＥＧ３上に形成される保護膜１３にテスト針が当接することを防ぐことができるので、ＴＥＧ用格子領域８に、チップ用格子領域７と同様な力が加えられる。このようにプローブカードから加えられる力が均等に分散されるので、特定の格子領域に大きい力が加えられて半導体ウエハ１が割れてしまうことを防ぐことができる。
【００５２】
携帯電話機などのように設置スペースが小さい機器に用いられる電子部品では、可能な限り薄い半導体チップ４が求められる。たとえば２００μｍ程度以下の膜厚で、一辺が１．００ｍｍ以下の半導体チップ４のテストをする必要がある。このような膜厚の薄い半導体ウエハ１であっても、プローブカードから加えられる力が均等に分散されるので、特定の格子領域に大きい力が加えられて半導体ウエハ１が割れてしまうことを防ぐことができる。
【００５３】
さらに本実施の形態の半導体ウエハ１によれば、各非形成格子領域９の保護膜１３にもチップ用格子領域７の保護膜１３と同様にパターニングされた孔１６が形成されるので、前記プローブカードを用いて半導体ウエハ１の検査を行なったときに、回路非形成領域６でテスト針が保護膜１３に接触することを防ぐことができる。これによって前述したように高精度に半導体ウエハ１の品質の検査を行なうことができ、かつ検査結果のばらつきが少ない検査を行なうことができる。
【００５４】
さらに本実施の形態の半導体ウエハ１によれば、ＴＥＧ３は、半導体基板１０の厚み方向Ｚに垂直な平面において半導体基板１０の中央部に形成される。半導体プロセスでは、半導体ウエハ１の中央部と周縁部とを一様に処理することができない。特に拡散工程では、熱の伝わり方の違いから、半導体ウエハ１の中央部と周縁部とを同じ温度にすることはできず、また成膜するときのガスの流れを一様にすることができず、作製される集積回路２の特性に半導体ウエハ１上における位置の特性が出る。この半導体ウエハ１の中央部は、半導体ウエハ１の特性を最も代表する位置であるといえ、この中央部にＴＥＧ３を設けることによって、半導体プロセスでの管理をするうえで有用な情報を得ることができる。
【００５５】
また中央部の回りには集積回路２が設けられるので、プローブカードを用いて半導体ウエハ１の試験を行なうときに、このＴＥＧ３を避けてテスト針を各電極パッド１１に当接させることが難しくなる。このような位置にＴＥＧ３を設けた場合でも、ＴＥＧ３上に設けられる保護膜１３に孔１５を形成することによってテスト針が保護膜１３に当接することを防ぐことができる。
【００５６】
さらに本実施の形態の半導体ウエハ１によれば、複数（５個）のＴＥＧ３が形成される。このように複数のＴＥＧ３を設けることによって、半導体ウエハ１の複数の位置での試験を行なうことができ、より精度良く半導体プロセスの管理を行なうことができる。また複数のＴＥＧ３を設けた場合には、テスト針がＴＥＧ３に当接する個所が多くなるが、このように複数のＴＥＧ３を設けたとしても、テスト針がＴＥＧ３上に形成された保護膜１３に当接することを防ぐことができ、前述したように高精度に半導体ウエハ１の品質の検査を行なうことができ、かつ検査結果のばらつきが少ない検査を行なうことができる。
【００５７】
さらに本実施の形態の半導体ウエハ１の製造方法によれば、ＴＥＧ３の表面上に形成された保護膜１３の予め定める部位をフォトリソグラフィによって除去する第２保護膜除去工程では、集積回路２の表面上に形成された保護膜１３の予め定める部位をフォトリソグラフィによって除去する第１保護膜除去工程で用いられるレクチル１７を用いて保護膜１３を除去する。このように第１保護膜除去工程で用いられるレクチル１７を利用して第２保護膜除去工程の処理を行なうので、ＴＥＧ３上に形成される保護膜１３の除去に用いるレクチル１７を特別に用意することなく、既存の設備を利用して半導体ウエハ１を製造することができる。
【００５８】
集積回路２のテストが終わると半導体ウエハ１の表面部にスクライブラインを形成して半導体ウエハ１を格子に沿って分割するダイシング工程を行なう。このように半導体ウエハ１を分割することによって、集積回路２が形成された半導体チップ４を得ることができる。
【００５９】
本実施の形態では、集積回路２に設けられるフォトダイオードおよびフォトトランジスタなどの光電変換回路は、スクライブライン形成領域からは可能な限り距離をあけて設けられ、チップ用格子領域７の中央部に形成される。このように光電変換回路をチップ用格子領域７の中央部に設けることによって、半導体ウエハ１を分割するときに光電変換回路に加わる力を可能な限り低減し、半導体チップ４の歩留りを向上することができる。
【００６０】
本実施の形態の半導体ウエハ１によれば、回路形成領域５および回路非形成領域６では、スクライブライン上には保護膜１３が形成されない。したがって半導体ウエハ１をスクライブラインに沿って分割する工程において、保護膜１３が捲くれることがない。たとえばメタル層などの保護膜１３との密着性の低い層上に保護膜１３が形成されていると、半導体ウエハ１を分割する工程で保護膜１３が捲くれてパーティクルが発生することがあるが、このような保護膜１３の捲くれに起因するパーティクルの発生を防ぐことができるので、高品質の半導体チップ４を得ることができ、歩留りが向上する。また特に半導体ウエハ１が薄く、２００μｍ程度以下の場合には、スクライブライン形成領域上に保護膜１３が形成されていると、半導体ウエハ１に割れ、およびチップに欠けが生じ易いが、本実施の形態ではスクライブライン形成領域上に保護膜１３が形成されていないので、半導体ウエハ１の割れ、およびチップ欠けを防いで歩留りが向上する。また半導体チップ４の一辺の長さが短く、１．００μｍ程度以下の場合には、スクライブライン形成領域上に保護膜１３が形成されていると、ダイシング工程においてチップ欠けが生じ易いが、本実施の形態ではスクライブライン形成領域上に保護膜１３が形成されていないので、チップ欠けを防いで歩留りが向上する。
【００６１】
さらに本実施の形態の半導体チップ４によれば、高精度かつ検査結果のばらつきが少ない検査を行なった半導体ウエハ１を分割して得られるので、信頼性の高い半導体チップ４を得ることができる。さらに本実施の形態の半導体ウエハ１は、前述したように歩留りを向上することができるので、安価な半導体チップ４を得ることができる。
【００６２】
さらに本実施の形態の半導体チップ４によれば、光電変換回路と処理回路とを含む集積回路２が形成された信頼性の高く、かつ安価な半導体チップ４を得ることができる。
【００６３】
図１１は、本発明の他の実施の形態の半導体ウエハ２１を示す平面図である。本実施の形態の半導体ウエハ２１は、前述の実施の形態の半導体ウエハ１の構成とほぼ同じなので、対応する構成については同一の符号を付して重複する説明を省略する。本実施の形態の半導体ウエハ２１は、前述の実施の形態の半導体ウエハ１と、ＴＥＧ３の数およびＴＥＧ３の配置される位置が異なる。
【００６４】
本実施の形態の半導体ウエハ２１には、１つのＴＥＧ３が設けられる。ＴＥＧ３は、半導体基板１０の厚み方向Ｚに垂直な平面において、集積回路２が形成されるチップ用格子領域７に隣接し、回路形成領域５の周縁領域に形成される。すなわちＴＥＧ３は、回路形成領域５の端部に形成されて、回路非形成領域６に隣接して設けられる。具体的には、ＴＥＧ３は、回路形成領域５の列方向Ｙの一端部に設けられ、非形成格子領域９に隣接する位置に設けられる。ＴＥＧ３は、プロセス管理を行なうときに有用な情報を得ることができる位置に配置されることが好ましく、ＴＥＧ３と、半導体ウエハ１との間隔は、数ｍｍ以上離れていることが好ましい。
【００６５】
前述したように半導体プロセスでは、半導体ウエハ２１の中央部と周辺部とを一様に処理することができず、周縁部に形成される層などの特性は、中央部に比べて大きくばらつく。また回路形成領域５と、回路非形成領域６とでは、層構成が異なり、半導体プロセスにおいて異なる処理が行われるので、回路非形成領域６に隣接する位置は、隣接しない位置に比べて半導体プロセスでのばらつきが大きくなる。このような周縁部にＴＥＧ３を設けることによって、半導体プロセスの管理をするうえで有用な情報を得ることができる。
【００６６】
本実施の形態では半導体ウエハ２１に１つのＴＥＧ３が設けられるとしたけれども、回路形成領域５の周縁部に設けられるＴＥＧ３に加えて、さらに１または複数のＴＥＧ３を配置してもよい。たとえば回路形成領域５の周縁部に設けられるＴＥＧ３に加えて、半導体基板１０の厚み方向Ｚに垂直な平面において半導体基板１０の中央部にＴＥＧ３を設けてもよい。このように回路形成領域５の周縁部と半導体基板１０の中央部とにＴＥＧ３を設けることによって、２つのＴＥＧ３から得られる試験結果を比較することができ、プロセス管理を行なうときに有用な情報を得ることができる。
【００６７】
本発明の他の実施の形態の半導体半導体ウエハでは、ＴＥＧ用格子領域８にチップ用格子領域７を仮想的に半導体基板１０に垂直な平面で平行移動して重ねたときに、仮想的に電極パッド１１が配置される位置に、この電極パッド１１と同じ形状の突起部をＴＥＧ３の表面部に設けてもよく、また非形成格子領域９にチップ用格子領域７を仮想的に半導体基板１０に垂直な平面で平行移動して重ねたときに、仮想的に電極パッド１１が配置される位置に、この電極パッド１１と同じ形状の突起部を半導体基板の表面上に設けてもよい。プローブカードを半導体ウエハに当接させると、ＴＥＧ用格子領域８および非形成格子領域９では、突起部にテスト針が当接する。突起部の表面の厚み方向Ｚの高さは、電極パッド１１の表面の高さとほぼ同じになるので、チップ用格子領域７、ＴＥＧ用格子領域８、および非形成格子領域９には、それぞれ同じように電極パッド１１または突起部にテスト針が当接し、プローブカードからの力が均等に各格子領域に加わり、半導体ウエハの割れを防ぐことができる。この突起部は、たとえば電極パッド１１を形成する工程と同じ工程で形成される。このように突起部を形成することによって、突起部を形成するための新たな設備を必要とすることなく、電極パッド１１と同じ形状の突起部を容易に形成することができる。
【図面の簡単な説明】
【００６８】
【図１】本発明の実施の一形態の半導体ウエハ１を示す平面図である。
【図２】集積回路２を示す拡大平面図である。
【図３】ＴＥＧ３を示す拡大平面図である。
【図４】図３の切断面線ＩＶ−ＩＶから見た半導体ウエハ１の断面図である。
【図５】保護膜１３の一部を除去する前の図３の切断面線ＩＶ−ＩＶから見た半導体ウエハ１の断面図である。
【図６】非形成格子領域９を示す拡大平面図である。
【図７】図３の切断面線ＶＩＩ−ＶＩＩから見た半導体ウエハ１の断面図である。
【図８】ダイシング工程を経た後の図３の切断面線ＶＩＩ−ＶＩＩから見た半導体ウエハ１の断面図である。
【図９】フォトリソグラフィに用いられるレクチル１７を示す平面図である。
【図１０】製造過程におけるＴＥＧ３の拡大平面図である。
【図１１】本発明の他の実施の形態の半導体ウエハ２１を示す平面図である。
【符号の説明】
【００６９】
１，２１  半導体ウエハ
２  集積回路
３  ＴＥＧ
４  半導体チップ
５  回路形成領域
６  回路非形成領域
７  チップ用格子領域
８  ＴＥＧ用格子領域
９  非形成格子領域
１０  半導体基板
１１  電極パッド
１３  保護膜
１７  レクチル
【図１】
2008187032.tif 000003
【図２】
2008187032.tif 000004
【図３】
2008187032.tif 000005
【図４】
2008187032.tif 000006
【図５】
2008187032.tif 000007
【図６】
2008187032.tif 000008
【図７】
2008187032.tif 000009
【図８】
2008187032.tif 000010
【図９】
2008187032.tif 000011
【図１０】
2008187032.tif 000012
【図１１】
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