(57)【要約】【課題】発振回路における位相雑音成分を低減する。【解決手段】発振信号を生成する発振回路であって、与えられる制御電圧に応じた周波数の発振信号を出力する電圧制御発振器と、電圧制御発振器が出力する発振信号の位相の変動成分を抽出し、位相の変動成分に応じて制御電圧を調整するジッタ復調器とを備える発振回路を提供する。発振回路は、電圧制御発振器に入力される制御電圧の、予め定められたカットオフ周波数より大きい周波数成分を除去して、電圧制御発振器に供給するローパスフィルタを更に備えてよい。【選択図】図１
2008154231.tif 000002
【特許請求の範囲】
【請求項１】
発振信号を生成する発振回路であって、
与えられる制御電圧に応じた周波数の前記発振信号を出力する電圧制御発振器と、
前記電圧制御発振器が出力する前記発振信号の位相の変動成分を抽出し、前記位相の変動成分に応じて前記制御電圧を調整するジッタ復調器と
を備える発振回路。
【請求項２】
前記電圧制御発振器に入力される前記制御電圧の、予め定められたカットオフ周波数より大きい周波数成分を除去して、前記電圧制御発振器に供給するローパスフィルタを更に備える
請求項１に記載の発振回路。
【請求項３】
前記電圧制御発振器に入力される前記制御電圧を、前記電圧制御発振器が出力する前記発振信号が有するべきキャリア周波数に応じてレベルシフトするバイアスシフト回路を更に備える
請求項１に記載の発振回路。
【請求項４】
前記電圧制御発振器が出力する前記発振信号を、予め定められた分周比で分周して、前記ジッタ復調器に入力する分周器を更に備える
請求項１に記載の発振回路。
【請求項５】
前記ジッタ復調器は、前記発振信号の周期ジッタを前記位相の変動成分として抽出する
請求項１に記載の発振回路。
【請求項６】
前記ジッタ復調器は、
前記電圧制御発振器が出力する前記発振信号を、前記発振信号の平均周期の整数倍遅延させる遅延器と、
前記電圧制御発振器が出力する前記発振信号と、前記遅延器が出力する遅延信号との間の位相差に基づいて前記発振信号の周期ジッタを抽出する位相周波数検出器と
を有する請求項５に記載の発振回路。
【請求項７】
前記ジッタ復調器は、前記電圧制御発振器が出力する前記発振信号のエッジに応じて、予め定められたパルス幅のパルスを出力して、前記発振信号の周期ジッタを抽出するパルス発生器を有する
請求項５に記載の発振回路。
【請求項８】
前記ジッタ復調器は、前記発振信号のタイミングジッタを前記位相の変動成分として抽出する
請求項１に記載の発振回路。
【請求項９】
前記ジッタ復調器は、
前記電圧制御発振器が出力する前記発振信号を、前記発振信号の平均周期の整数倍遅延させる遅延器と、
前記電圧制御発振器が出力する前記発振信号と、前記遅延器が出力する遅延信号との間の位相差に基づいて前記発振信号の周期ジッタを抽出する位相周波数検出器と
前記位相周波数検出器が抽出した周期ジッタを積分して、前記発振信号のタイミングジッタを抽出する積分器と
を有する請求項８に記載の発振回路。
【請求項１０】
前記ジッタ復調器は、
前記電圧制御発振器が出力する前記発振信号のエッジに応じて、予め定められたパルス幅のパルスを出力して、前記発振信号の周期ジッタを抽出するパルス発生器と、
前記パルス発生器が抽出した周期ジッタを積分して、前記発振信号のタイミングジッタを抽出する積分器と
を有する請求項８に記載の発振回路。
【請求項１１】
発振信号を生成するＰＬＬ回路であって、
前記発振信号を生成する発振回路と、
前記発振回路が出力する前記発振信号と、与えられる基準信号との間の位相差を検出する位相検出器と、
前記位相検出器が検出した位相差に応じた制御電圧を、前記発振回路に供給する制御部と
を備え、
前記発振回路は、
前記制御部から供給される前記制御電圧に応じた周波数の前記発振信号を出力する電圧制御発振器と、
前記電圧制御発振器が出力する前記発振信号の位相の変動成分を抽出し、前記位相の変動成分に応じて前記制御電圧を調整するジッタ復調器と
を有するＰＬＬ回路。
【請求項１２】
発振信号を生成する半導体チップであって、
前記発振信号を生成する発振回路と、
前記発振回路が設けられる回路基板と
を備え、
前記発振回路は、
与えられる制御電圧に応じた周波数の前記発振信号を出力する電圧制御発振器と、
前記電圧制御発振器が出力する前記発振信号の位相の変動成分を抽出し、前記位相の変動成分に応じて前記制御電圧を調整するジッタ復調器と
を有する半導体チップ。
【請求項１３】
被試験デバイスを試験する試験装置であって、
発振信号を生成する発振回路と、
前記被試験デバイスが出力する信号を、前記発振信号に応じてサンプリングするサンプリング部と、
前記サンプリング部におけるサンプリング結果に基づいて、前記被試験デバイスの良否を判定する判定部と
を備え、
前記発振回路は、
与えられる制御電圧に応じた周波数の前記発振信号を出力する電圧制御発振器と、
前記電圧制御発振器が出力する前記発振信号の位相の変動成分を抽出し、前記位相の変動成分に応じて前記制御電圧を調整するジッタ復調器と
を有する試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振回路、ＰＬＬ回路、半導体チップ、及び試験装置に関する。特に本発明は、位相雑音を低減した発振信号を生成する発振回路、並びに当該発振回路を用いたＰＬＬ回路、半導体チップ、及び試験装置に関する。
【背景技術】
【０００２】
発振信号を生成する回路として、電圧制御発振器（ＶＣＯ）が知られている。電圧制御発振器は入力制御電圧に応じて、発振信号の周波数が制御される発振器である。例えば電圧制御発振器は、入力制御電圧に応じて遅延時間が変化する複数のインバータをリング状に接続することにより、入力電圧に応じた周波数の発振信号を生成する。なお、関連する先行技術文献として、下記の特許文献がある。
【特許文献１】特開２００６−３３６３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、電圧制御発振器は、上述したようなループを有するので、発振信号の前サイクルで生じた位相雑音成分が、次のサイクルに蓄積されてしまう。そのため、電圧制御発振器が生成する発振信号は、位相雑音成分が大きいという問題がある。
【０００４】
また、電圧制御発振器を用いた半導体チップ及び試験装置等においては、電圧制御発振器が生成する発振信号の位相雑音成分が大きいので、精度よく動作することが困難である。一般に、ＰＬＬ回路に電圧制御発振器を用いると、電圧制御発振器で生じる位相雑音は低減するとみなされている。
【０００５】
しかし、ＰＬＬ回路は、与えられる基準信号のエッジに応じて、発振信号を基準信号に同期させる。このため、基準信号のエッジが与えられる毎に、蓄積された位相雑音成分はカットされる。しかし、基準信号のエッジ間においてＰＬＬ回路が自走発振している間の位相雑音成分を除去することはできない。また、ＰＬＬ回路に与えられる基準信号のジッタ成分は、発振信号にジッタを生じさせる。
【０００６】
そこで本発明の一つの側面においては、上記の課題を解決することのできる発振回路、ＰＬＬ回路、半導体チップ、及び試験装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の第１の形態においては、発振信号を生成する発振回路であって、与えられる制御電圧に応じた周波数の前記発振信号を出力する電圧制御発振器と、電圧制御発振器が出力する発振信号の位相の変動成分を抽出し、位相の変動成分に応じて制御電圧を調整するジッタ復調器とを備える発振回路を提供する。
【０００８】
本発明の第２の形態においては、発振信号を生成するＰＬＬ回路であって、発振信号を生成する発振回路と、発振回路が出力する発振信号と、与えられる基準信号との間の位相差を検出する位相検出器と、位相検出器が検出した位相差に応じた制御電圧を、発振回路に供給する制御部とを備え、発振回路は、制御部から供給される制御電圧に応じた周波数の発振信号を出力する電圧制御発振器と、電圧制御発振器が出力する発振信号の位相の変動成分を抽出し、位相の変動成分に応じて制御電圧を調整するジッタ復調器とを有するＰＬＬ回路を提供する。
【０００９】
本発明の第３の形態においては、発振信号を生成する半導体チップであって、発振信号を生成する発振回路と、発振回路が設けられる回路基板とを備え、発振回路は、与えられる制御電圧に応じた周波数の発振信号を出力する電圧制御発振器と、電圧制御発振器が出力する発振信号の位相の変動成分を抽出し、位相の変動成分に応じて制御電圧を調整するジッタ復調器とを有する半導体チップを提供する。
【００１０】
本発明の第４の形態においては、被試験デバイスを試験する試験装置であって、発振信号を生成する発振回路と、被試験デバイスが出力する信号を、発振信号に応じてサンプリングするサンプリング部と、サンプリング部におけるサンプリング結果に基づいて、被試験デバイスの良否を判定する判定部とを備え、発振回路は、与えられる制御電圧に応じた周波数の発振信号を出力する電圧制御発振器と、電圧制御発振器が出力する発振信号の位相の変動成分を抽出し、位相の変動成分に応じて制御電圧を調整するジッタ復調器とを有する試験装置を提供する。
【００１１】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明を実施するための最良の形態】
【００１２】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１３】
図１は、本発明の一つの実施形態に係る発振回路１００の構成の一例を示す図である。発振回路１００は、所定の周期を有する発振信号を生成する回路であって、ジッタ復調器１０、ローパスフィルタ８０、及び電圧制御発振器９０を備える。
【００１４】
電圧制御発振器９０は、与えられる制御電圧に応じた周波数の発振信号を生成して出力する。電圧制御発振器９０は、例えば制御電圧に応じて遅延時間が変化するインバータをループ状に接続した回路であってよい。当該インバータには、当該制御電圧が電源電圧として供給されてよい。
【００１５】
ジッタ復調器１０は、電圧制御発振器９０が出力する発振信号の位相の変動成分を抽出する。例えばジッタ復調器１０は、発振信号のタイミングジッタ成分、周期ジッタ成分、又は周波数の変動成分等を抽出してよい。また、ジッタ復調器１０は、当該位相の変動成分に応じて、電圧制御発振器９０に与えられる制御電圧を調整する。
【００１６】
ジッタ復調器１０は、当該位相の変動成分に応じて、制御電圧を生成してよく、また他の回路が生成する制御電圧を調整してもよい。本例では、発振信号が有するべき周期に応じた直流電圧が制御電圧として電圧制御発振器９０に与えられており、ジッタ復調器１０は、当該制御電圧に、検出した位相変動成分に応じた電圧を重畳することにより、当該制御電圧を調整する。
【００１７】
このような構成により、電圧制御発振器９０において生じる位相雑音成分を低減することができる。また、上述したように従来のＰＬＬ回路では、基準信号の位相雑音成分により、発振信号に位相雑音成分が生じるが、本例における発振回路１００においては、外部からの基準信号を用いないので、基準信号の位相雑音成分による発振信号の位相雑音成分の増加を防ぐことができる。
【００１８】
ローパスフィルタ８０は、ジッタ復調器１０が出力する電圧の低周波成分を通過させる。例えばローパスフィルタ８０は、電圧制御発振器９０、ジッタ復調器、及びローパスフィルタ８０のループが発振しないことを条件として定められたカットオフ周波数より大きい周波数成分を除去してよい。当該カットオフ周波数は、生成すべき発振信号の周波数より小さくてよい。このような構成により、位相雑音成分を低減するループの発振を防ぐことができる。
【００１９】
図２は、ジッタ復調器１０の構成の一例を示す図である。本例におけるジッタ復調器１０は、発振信号の周期ジッタ、又はタイミングジッタを抽出する。ここで、タイミングジッタとは、例えば発振信号のゼロクロス点における、発振信号の位相と、理想的な発振信号の位相との差分であってよい。また、タイミングジッタとは、例えば発振信号のエッジの位相と、理想的な発振信号のエッジの位相との差分であってもよい。
【００２０】
また、周期ジッタとは、例えば発振信号において、隣り合う立ち上がり（又は立ち下がり）エッジのゼロクロス点におけるタイミングジッタの差であってよい。つまり、周期ジッタとは、タイミングジッタの差分値であってよい。
【００２１】
本例におけるジッタ復調器１０は、遅延器１２、位相周波数検出器２０、及び積分器３０を有する。位相周波数検出器２０は、電圧制御発振器９０が出力する発振信号と、遅延器１２が出力する遅延信号との間の位相差に基づいて発振信号の周期ジッタを抽出する。
【００２２】
遅延器１２は、位相周波数検出器２０に入力される発振信号を分岐して受け取り、発振信号の平均周期の整数倍遅延させた遅延信号を出力する。発振信号の平均周期は、例えば位相雑音成分が無い場合に、発振信号が有するべき周期であってよい。
【００２３】
遅延器１２における遅延量は、発振信号が有するべき周期に応じて使用者により予め設定されてよい。また、ジッタ復調器１０は、電圧制御発振器９０が出力する発振信号の平均周期を検出して、遅延器１２における遅延量を設定する周期検出器を更に有してもよい。本例において遅延器１２は、発振信号の１周期に相当する遅延を生成する。
【００２４】
このような構成により、遅延器１２が発振信号の１周期に相当する遅延を生成する。つぎに、位相周波数検出器２０は、発振信号の隣り合う立ち上がり（又は立ち下がり）エッジのゼロクロス点におけるタイミングジッタの差を検出する。つまり、位相周波数検出器２０は、発振信号の周期ジッタを抽出することができる。また、積分器３０は、位相周波数検出器２０が抽出した周期ジッタを積分する。周期ジッタを累積することにより、発振信号のタイミングジッタを得ることができる。
【００２５】
ジッタ復調器１０は、発振信号の周期ジッタに基づいて、電圧制御発振器９０の制御電圧を制御してよい。この場合、ジッタ復調器１０は、積分器３０を有さず、位相周波数検出器２０の出力を、ローパスフィルタ８０に供給してよい。また、ジッタ復調器１０は、発振信号のタイミングジッタに基づいて、電圧制御発振器９０の制御電圧を制御してもよい。この場合、ジッタ復調器１０は、積分器３０の出力を、ローパスフィルタ８０に供給してよい。
【００２６】
図３は、位相周波数検出器２０及び積分器３０の構成の一例を示す図である。位相周波数検出器２０は、第１フリップフロップ２２、第２フリップフロップ２４、及び論理積回路２６を有する。第１フリップフロップ２２及び第２フリップフロップ２４は、例えばＤフリップフロップであってよい。
【００２７】
第１フリップフロップ２２は、発振信号をクロック入力に受け取り、Ｈ論理に固定された信号をデータ入力に受け取る。つまり、第１フリップフロップ２２は、発振信号の立ち上がりエッジに応じてＨ論理を取り込み、出力する。
【００２８】
第２フリップフロップ２４は、遅延信号をクロック入力に受け取り、Ｈ論理に固定された信号をデータ入力に受け取る。つまり、第２フリップフロップ２４は、遅延信号の立ち上がりエッジに応じてＨ論理を取り込み、出力する。
【００２９】
論理積回路２６は、第１フリップフロップ２２の出力と、第２フリップフロップ２４の出力との論理積を、第１フリップフロップ２２及び第２フリップフロップのリセット端子に供給する。つまり、第１フリップフロップ２２及び第２フリップフロップ２４の出力が共にＨ論理となった場合に、第１フリップフロップ２２及び第２フリップフロップ２４の出力が共にＬ論理にリセットされる。
【００３０】
このような構成により、発振信号の立ち上がりエッジの位相が、遅延信号の立ち上がりエッジの位相より進んでいるとき、当該位相差に応じたパルス幅のパルスが、第１フリップフロップ２２から出力される。また、発振信号の立ち上がりエッジの位相が、遅延信号の立ち上がりエッジの位相より遅れているとき、当該位相差に応じたパルス幅のパルスが、第２フリップフロップ２４から出力される。
【００３１】
周期ジッタに応じて制御電圧を調整する場合、第１フリップフロップ２２が出力するパルスのパルス幅に応じて、制御電圧を減少／増加させてよい。また第２フリップフロップ２４が出力するパルスのパルス幅に応じて、制御電圧を増大／減少させてよい。
【００３２】
積分器３０は、ソース側トランジスタ３２、シンク側トランジスタ３４、ソース側電流源３６、シンク側電流源３８、及びコンデンサ４０を有する。ソース側電流源３６及びシンク側電流源３８は、所定の電流を生成する。ソース側トランジスタ３２は、第１フリップフロップ２２がＨ論理を出力する間、ソース側電流源３６が生成する電流で、コンデンサ４０を充電させる。
【００３３】
また、シンク側トランジスタ３４は、第２フリップフロップ２４がＨ論理を出力する間、シンク側電流源３８が出力する電流で、コンデンサ４０を放電させる。コンデンサ４０の電圧が、ローパスフィルタ８０に供給される。このような構成により、位相周波数検出器２０が検出した周期ジッタを積分して、発振信号のタイミングジッタを抽出することができる。
【００３４】
図４は、図２及び図３において説明したジッタ復調器１０の動作の一例を図示する。本例において、発振信号の平均周期をＴとする。遅延器１２は、発振信号を平均周期Ｔで遅延させた遅延信号を出力する。
【００３５】
第１フリップフロップ２２は、発振信号の位相が、遅延信号の位相より進んでいるとき、当該位相差に応じたパルス幅の信号（ＵＰ）を出力する。また、第２フリップフロップ２４は、発振信号の位相が、遅延信号の位相より遅れいているとき、当該位相差に応じたパルス幅の信号（ＤＯＷＮ）を出力する。
【００３６】
積分器３０は、信号（ＵＰ）及び信号（ＤＯＷＮ）を積分して、発振信号のタイミングジッタを抽出する。この場合、ソース側電流源３６及びシンク側電流源３８が生成する電流は、略同一の大きさであってよい。ローパスフィルタ８０は、積分器３０が出力する積分信号のうち、所定の低周波成分を通過させて、制御電圧に重畳してよい。
【００３７】
図５は、ジッタ復調器１０の構成の他の例を示す図である。本例におけるジッタ復調器１０は、パルス発生器５０及び積分器３０を有する。積分器３０は、図３において説明した積分器３０と同一であってよい。但し、本例においては、ソース側トランジスタ３２のゲート端子には、パルス発生器５０の出力が入力され、シンク側トランジスタ３４のゲート端子には、パルス発生器５０の出力を反転させた信号が入力される。
【００３８】
パルス発生器５０は、電圧制御発振器９０が出力する発振信号のエッジに応じて、予め定められたパルス幅Ｗのパルスを出力する。例えばパルス発生器５０は、発振信号の立ち上がりエッジ毎、又は立ち下がりエッジ毎に、当該パルスを出力してよい。
【００３９】
パルス発生器５０は、遅延器５２及び論理積回路５４を有する。遅延器５２は、発振信号を分岐して受け取り、パルス幅Ｗに応じた遅延時間Ｗで遅延して出力する。論理積回路５４は、発振信号と、遅延器５２の出力の反転信号との論理積を出力する。このような構成により、発振信号の立ち上がりエッジ毎に、パルス幅Ｗのパルスを出力することができる。当該パルス信号が、発振信号の周期ジッタに対応する。ジッタ復調器１０は、当該パルス信号に基づいて、電圧制御発振器９０の制御電圧を調整してよい。
【００４０】
積分器３０は、パルス発生器５０が出力するパルス信号を積分する。パルス信号を積分することにより、発振信号のタイミングジッタを抽出することができる。積分器３０の出力を、ローパスフィルタ８０を介して制御電圧に重畳してよい。
【００４１】
図６は、図５において説明したジッタ復調器１０の動作の一例を示す図である。パルス発生器５０は、発振信号の立ち上がりエッジ毎に、予め定められたパルス幅のパルス信号を出力する。
【００４２】
積分器３０は、パルス信号がＨ論理を示す間、ソース側電流源３６が生成する電流でコンデンサ４０を充電する。また、パルス信号がＬ論理を示す間、シンク側電流源３８が生成する電流でコンデンサ４０を放電する。このような動作により、図６に示すような波形を得ることができる。
【００４３】
当該波形の極値と、基準値との差分ΔＶ１、ΔＶ２が、発振信号のタイミングジッタΔＴ１、ΔＴ２に対応する。ここで、ソース側電流源３６が生成する電流、及びシンク側電流源３８が生成する電流は、ジッタの無い発振信号が入力された場合に、当該極値と基準値との差分が略零となるように、予め調整されることが好ましい。
【００４４】
図７は、発振回路１００の他の構成例を示す図である。本例における発振回路１００は、図１に関連して説明した発振回路１００の構成に加え、バイアスシフト回路６０、及び分周器７０を更に備える。但し、発振回路１００は、バイアスシフト回路６０及び分周器７０のいずれか一方を備える構成であってもよい。
【００４５】
バイアスシフト回路６０は、電圧制御発振器に入力される制御電圧を、発振信号が有するべきキャリア周波数に応じてレベルシフトする。例えばバイアスシフト回路６０は、発振信号のキャリア周波数に応じて予め定められるバイアス電圧に、ローパスフィルタ８０が出力する信号を、発振信号の位相雑音成分を低減するように加算又は減算した制御電圧を生成する。バイアスシフト回路６０は、生成した制御電圧を電圧制御発振器９０に供給する。当該バイアス電圧により、発振信号の平均周波数をキャリア周波数に設定することができ、且つローパスフィルタ８０からの信号により、発振信号の位相雑音成分を低減することができる。
【００４６】
また、分周器７０は、発振信号を所定の分周比で分周してジッタ復調器１０に入力する。発振信号を分周した場合であっても、発振信号の位相雑音は保存されるので、位相雑音成分を低減することができる。
【００４７】
図８は、発振信号に含まれる位相雑音の一例を示す図である。図８の横軸は、発振信号のキャリア周波数に対する、位相雑音成分のオフセット周波数を示す。また、図８の縦軸は、それぞれの周波数における位相雑音の強度を示す。また、図８において、発振回路１００が生成する発振信号に含まれる位相雑音Ｅｏｕｔ（ｓ）を破線で、且つ従来の発振回路が生成する発振信号に含まれる位相雑音Ｅｎ（ｓ）を実線で示す。本例では、発振回路１００のジッタ復調器１０が、発振信号のタイミングジッタを抽出する例を示す。
【００４８】
図１において説明した発振回路１００において、ジッタ復調器１０の伝達関数（ジッタゲイン）をＫＴＶＣ、ローパスフィルタ８０の伝達関数をＨＬＦ（ｓ）、電圧制御発振器９０の伝達関数をＫＶＣＯ／ｓとする。ここで、ｓはラプラス変換子である。また、発振回路１００が出力する発振信号に生じる位相雑音成分をＥｏｕｔ（ｓ）、電圧制御発振器９０で生じる位相雑音成分をＥｎ（ｓ）とする。
【００４９】
電圧制御発振器９０で生じる位相雑音成分Ｅｎ（ｓ）に対する、発振信号の位相雑音成分Ｅｏｕｔ（ｓ）の伝達関数Ｈ（ｓ）＝Ｅｏｕｔ（ｓ）／Ｅｎ（ｓ）は、下式で与えられる。
【数１】
2008154231.tif 000003
ここで、ローパスフィルタ８０を１次の低域通過フィルタとして、ローパスフィルタ８０の伝達関数を、ＨＬＦ（ｓ）＝ω０／（ｓ＋ω０）とする。また、α＝ＫＴＶＣ×ＫＶＣＯとすると、発振回路１００の伝達関数Ｈ（ｓ）は下式で与えられる。
【数２】
2008154231.tif 000004
ここで、ω０＝２πｆ０とすると、伝達関数Ｈ（ｓ）のゲインＧ（ｆ）は、下式で与えられる。但し、ｆ０は、発振信号のキャリア周波数を示す。
【数３】
2008154231.tif 000005
【００５０】
ここで、電圧制御発振器９０の位相雑音Ｅｎ（ｆ）を、１／ｆ＋１０＾−６と仮定すると、発振信号の位相雑音Ｅｏｕｔ（ｆ）は、図８の点線で示したスペクトラムとなる。ここで、１／ｆ［ｒａｄ／Ｈｚ＾０．５］は、電圧制御発振器９０の発振周波数に反比例する雑音成分、１０＾−６［ｒａｄ／Ｈｚ＾０．５］は、電圧制御発振器９０の発振周波数に依存しない白色雑音成分の一例の値を示す。ローパスフィルタ８０は、１／ｆ雑音の成分を通過させる周波数特性を有してよい。
【００５１】
ジッタ復調器１０の出力は、ローパスフィルタ８０を介して電圧制御発振器９０に供給されるので、図８に示すように、低周波領域の位相雑音を低減することができる。また、発振回路１００は、ローパスフィルタ８０を有さなくともよい。
【００５２】
図９は、ローパスフィルタ８０を有さない発振回路１００が生成する発振信号に含まれる位相雑音の一例を示す。ローパスフィルタ８０を有さない場合、発振回路１００の伝達関数Ｈ（ｓ）は、図８において説明した数式において、ＨＬＦ（ｓ）＝１とすることにより求めることができる。このため、伝達関数Ｈ（ｓ）のゲインＧ（ｆ）は、下式で与えられる。
【数４】
2008154231.tif 000006
【００５３】
上述したように、電圧制御発振器９０の位相雑音Ｅｎ（ｆ）を、１／ｆ＋１０＾−６とすると、発振信号の位相雑音Ｅｏｕｔ（ｆ）は、図９の点線で示したスペクトラムとなる。ローパスフィルタ８０を有さないので、図８に示したスペクトラムに対して、より高い周波数のジッタ成分も、ジッタ復調器１０のフィードバックにより低減される。
【００５４】
このため、図９に示すように、１０ｋＨｚ近傍の位相雑音が、より低減されている。つまり、位相雑音の低減を考えれば、ローパスフィルタ８０を有さないほうが、位相雑音をより低減することができる。この場合、上述したように、電圧制御発振器９０及びジッタ復調器１０を有するループが発振しないように、電圧制御発振器９０及びジッタ復調器１０を設計することが好ましい。また、ジッタ復調器１０が周期ジッタを抽出する場合における、発振信号に含まれる位相雑音のスペクトルも、同様に求めることができる。
【００５５】
図１０は、ジッタ復調器１０が周期ジッタを抽出する場合における、発振信号に含まれる位相雑音の一例を示す図である。周期ジッタはタイミングジッタの差分に比例するので、ジッタ復調器１０の伝達関数は、ｓＫＪＶＣであらわされる。他の回路の伝達関数は、図８において説明した伝達関数と同一である。
発振回路１００の伝達関数Ｈ（ｓ）は、下式で与えられる。
【数５】
2008154231.tif 000007
【００５６】
ローパスフィルタ８０を1次の低域通過フィルタとして、ローパスフィルタ８０の伝達関数を、ＨＬＦ（ｓ）＝ω０／（ｓ＋ω０）とする。また、α＝ＫＶＴＣ×ＫＶＣＯとすると、発振回路１００の伝達関数Ｈ（ｓ）は下式で与えられる。
【数６】
2008154231.tif 000008
【００５７】
ここで、ω０＝２πｆ０とすると、伝達関数Ｈ（ｓ）のゲインＧ（ｆ）は、下式で与えられる。但し、ｆ０は、発振信号のキャリア周波数を示す。
【数７】
2008154231.tif 000009
【００５８】
ここで、電圧制御発振器９０の位相雑音Ｅｎ（ｆ）を、１／ｆ＋１０＾−６と仮定すると、発振信号の位相雑音Ｅｏｕｔ（ｆ）は、図１０の点線で示したスペクトラムとなる。図１０に示すように、ジッタ復調器１０が周期ジッタを復調する場合においても、低周波領域で発振信号の位相雑音を低減することができる。
【００５９】
図１１は、本発明の一つの実施形態に係るＰＬＬ回路２００の構成の一例を示す図である。ＰＬＬ回路２００は、発振信号を生成する回路であって、発振回路１００、位相検出器１１０、制御部１２０、及び分周器１３０を備える。
【００６０】
発振回路１００は、図１から図１０において説明した発振回路１００と同一であり、発振信号を生成する。分周器１３０は、発振回路１００が出力する発振信号を分岐して受け取り、所定の分周比で分周する。
【００６１】
位相検出器１１０は、発振回路１００が出力する発振信号を、分周器１３０を介して受け取り、当該発振信号と、与えられる基準信号との間の位相差を検出する。当該基準信号は、例えば水晶発振器等で生成した、低ノイズの信号であることが好ましい。
【００６２】
制御部１２０は、位相検出器１１０が検出した位相差に応じた制御電圧を、発振回路１００に供給する。当該制御電圧は、発振回路１００の電圧制御発振器９０に与えられる。発振回路１００のジッタ復調器１０は、抽出した位相雑音成分に基づいて、当該制御電圧を調整してよい。
【００６３】
このような構成により、位相雑音をより低減したＰＬＬ回路２００を提供することができる。本例におけるＰＬＬ回路２００は、例えば基準信号のパルス間のように、発振回路１００が自走発振している区間においても、発振信号の位相雑音を低減することができる。
【００６４】
図１２は、本発明の一つの実施形態に係る半導体チップ３００の構成の一例を示す図である。半導体チップ３００は、発振信号を生成するチップであって、発振回路１００及び回路基板１４０を備える。回路基板１４０は、半導体基板であってよい。また、発振回路１００は、図１から図１０において説明した発振回路１００と同一の構成を有しており、回路基板１４０に形成される半導体回路であってよい。また、回路基板１４０は、例えばセラミック、樹脂等のパッケージにより封止されてよい。
【００６５】
発振回路１００は、半導体チップ３００の外部に発振信号を出力してよい。また、発振回路１００は、半導体チップ３００の内部に設けられる他の回路に、当該発振信号を供給してもよい。このような構成により、高精度の発振信号を生成する半導体チップ３００を提供することができる。また、当該発振信号を半導体チップ３００の内部の他の回路で用いる場合、高精度に動作する半導体チップ３００を提供することができる。
【００６６】
図１３は、本発明の一つの実施形態に係る試験装置４００の構成の一例を示す図である。試験装置４００は、半導体チップ等の被試験デバイス５００を試験する装置であって、発振回路１００、サンプリング部２１０、及び判定部２２０を備える。本例において、試験装置４００は、発振回路１００含むＰＬＬ回路２００を備える。
【００６７】
ＰＬＬ回路２００は、発振信号を生成する。本例においてＰＬＬ回路２００は、基準信号として、ジッタの比較的少ない信号を受け取り、低ジッタのクロック信号を当該発振信号として発生してよい。
【００６８】
サンプリング部２１０は、被試験デバイス５００の出力信号を、ＰＬＬ回路２００から与えられる発振信号に応じてサンプリングする。例えばサンプリング部２１０は、被試験デバイス５００の出力信号のレベル、論理値等を、発振信号に応じたサンプリングしてよい。例えばサンプリング部２１０は、ＡＤ変換器、フリップフロップ、論理積回路等であってよい。
【００６９】
判定部２２０は、サンプリング部２１０におけるサンプリング結果に基づいて、被試験デバイス５００の良否を判定する。例えば判定部２２０は、サンプリング部２１０が検出した出力信号の論理パターンと、期待値パターンとが一致するか否かにより、被試験デバイス５００の良否を判定してよい。また、判定部２２０は、サンプリング部２１０におけるサンプリング結果に基づいて、出力信号のジッタ値を算出してもよい。
【００７０】
このような構成により低ジッタのクロックを用いることが可能となる。この結果、低ジッタの当該クロックをタイミング基準として、被試験デバイス５００の出力信号を高いタイミング精度でサンプリングすることにより、被試験デバイス５００を精度よく試験できる試験装置４００を提供することができる。試験装置４００は、被試験デバイス５００に試験信号を供給する信号供給部を更に備えてもよい。信号供給部は、所定の論理パターンの試験信号を、被試験デバイス５００に供給してよい。
【００７１】
またＰＬＬ回路２００は、被試験デバイス５００の出力信号に同期した再生クロックを当該発振信号として発生してよい。つまり、ＰＬＬ回路２００は、基準信号として被試験デバイス５００の出力信号を受け取ってもよい。このような構成により、被試験デバイス５００の出力信号からもとのビット値を正しく再生することができ、被試験デバイス５００を精度よく試験できる試験装置４００を提供することができる。
【００７２】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００７３】
【図１】本発明の一つの実施形態に係る発振回路１００の構成の一例を示す図である。
【図２】ジッタ復調器１０の構成の一例を示す図である。
【図３】位相周波数検出器２０及び積分器３０の構成の一例を示す図である。
【図４】図２及び図３において説明したジッタ復調器１０の動作の一例を示す図である。
【図５】ジッタ復調器１０の構成の他の例を示す図である。
【図６】図５において説明したジッタ復調器１０の動作の一例を示す図である。
【図７】発振回路１００の他の構成例を示す図である。
【図８】発振信号に含まれる位相雑音の一例を示す図である。
【図９】ローパスフィルタ８０を有さない発振回路１００が生成する発振信号に含まれる位相雑音の一例を示す。
【図１０】ジッタ復調器１０が周期ジッタを抽出する場合における、発振信号に含まれる位相雑音の一例を示す図である。
【図１１】本発明の一つの実施形態に係るＰＬＬ回路２００の構成の一例を示す図である。
【図１２】本発明の一つの実施形態に係る半導体チップ３００の構成の一例を示す図である。
【図１３】本発明の一つの実施形態に係る試験装置４００の構成の一例を示す図である。
【符号の説明】
【００７４】
１０・・・ジッタ復調器、１２・・・遅延器、２０・・・位相周波数検出器、２２・・・第１フリップフロップ、２４・・・第２フリップフロップ、２６・・・論理積回路、３０・・・積分器、３２・・・ソース側トランジスタ、３４・・・シンク側トランジスタ、３６・・・ソース側電流源、３８・・・シンク側電流源、４０・・・コンデンサ、５０・・・パルス発生器、５２・・・遅延器、５４・・・論理積回路、６０・・・バイアスシフト回路、７０・・・分周器、８０・・・ローパスフィルタ、９０・・・電圧制御発振器、１００・・・発振回路、１１０・・・位相検出器、１２０・・・制御部、１３０・・・分周器、１４０・・・回路基板、２００・・・ＰＬＬ回路、２１０・・・サンプリング部、２２０・・・判定部、３００・・・半導体チップ、４００・・・試験装置、５００・・・被試験デバイス
【図１】
2008154231.tif 000010
【図２】
2008154231.tif 000011
【図３】
2008154231.tif 000012
【図４】
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【図５】
2008154231.tif 000014
【図６】
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【図７】
2008154231.tif 000016
【図８】
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【図９】
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【図１０】
2008154231.tif 000019
【図１１】
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【図１２】
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【図１３】
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