(57)【要約】【課題】従来の半導体装置では、ＤＣ−ＤＣコンバータ回路の電源変換エネルギー効率がＭＯＳＦＥＴ特性に影響されるという問題があった。【解決手段】本発明の半導体装置１では、ダイパッド５上に３つのＭＯＳＦＥＴ素子２〜４が固着されている。ＭＯＳＦＥＴ素子２〜４のソース電極９〜１１は、導電プレート２４により共通接続されている。ＭＯＳＦＥＴ素子２〜４のドレイン電極２６、２８、２９は、共通接続されている。一方、ＭＯＳＦＥＴ素子２〜４のゲート電極６〜８は個別に接続されている。この構造により、ＭＯＳＦＥＴ素子２〜４は、目的に応じて個別に駆動することが可能となる。【選択図】図１
2008004873.tif 000002
【特許請求の範囲】
【請求項１】
一主面上におもに主電流を流す主電極と制御信号を授受する制御電極とを有する半導体素子と、複数の前記半導体素子が一体に接続された状態で１パッケージ内に封止される半導体装置において、
前記複数の半導体素子の主電極に対し、一体に接続する導電プレートと、
前記複数の半導体素子の制御電極に対し、個々に接続する導電部材とを有することを特徴とする半導体装置。
【請求項２】
一主面上におもに主電流を流す主電極と制御信号を授受する制御電極とを有する半導体チップと、複数の前記半導体チップを１パッケージ内に封止する半導体装置において、
前記複数の半導体チップの主電極に対し、一体に接続する導電プレートと、
前記複数の半導体チップの制御電極に対し、個々に接続する導電部材とを有することを特徴とする半導体装置。
【請求項３】
前記導電プレートは平板形状であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記導電プレートは、前記半導体素子の主電極との接続領域のみ半田濡れ性を有することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記導電プレートには複数の凹凸形状が形成されており、前記半導体チップの主電極は、前記導電プレートの凹部形状領域にて接続していることを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記導電プレートは、銅板であることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項７】
前記導電部材は、金属細線であることを特徴とする請求項１または請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体素子を１パッケージ内に封止し、半導体素子特性を向上させる半導体装置に関する。
【背景技術】
【０００２】
従来の半導体装置の一実施例として、下記の電力用半導体装置パッケージが知られている。第１の電力用ＭＯＳＦＥＴチップと第２の電力用ＭＯＳＦＥＴチップとが積層構造
とされると共に並列接続され、一体的に樹脂封止されている。第１及び第２の電力用ＭＯＳＦＥＴチップは電気的に同一構造を有し、チップの表面側にソース電極及びゲート電極が形成され、チップの裏面側にドレイン電極が形成されている。そして、リードフレーム上に半田により第１の電力用ＭＯＳＦＥＴチップが固着されている。第１の電力用のＭＯＳＦＥＴチップ上には、第２の電力用ＭＯＳＦＥＴチップの表面側が配置されている。両チップ間には電極配線金属板が配置され、電極配線金属板を介して、ソース電極同士及びゲート電極同士がそれぞれ固着されている。尚、第２の電力用ＭＯＳＦＥＴチップのドレイン電極は、金属フレームを介して、第１の電力用ＭＯＳＦＥＴチップのドレイン電極が固着されたリードフレームと電気的に接続している（例えば、特許文献１参照。）。
【特許文献１】特開２００５−３０２９５１号公報（第３−４頁、第１−２図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来の半導体装置では、上述したように、電気的に同一構造を有する第１及び第２の電力用ＭＯＳＦＥＴチップは並列接続され、ゲート電極への同一の制御信号に基づき、同一駆動する。この構造により、パッケージサイズの増大を回避しつつ、オン抵抗値が低く、定格電流が大きい電力用半導体装置パッケージを実現することができる。しかしながら、例えば、ＤＣ−ＤＣコンバータ回路に用いた場合、第１及び第２のＭＯＳＦＥＴチップが同一駆動するため、低電流領域では容量が大きく、電源変換エネルギー効率が低くなるという問題がある。
【課題を解決するための手段】
【０００４】
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、一主面上におもに主電流を流す主電極と制御信号を授受する制御電極とを有する半導体素子と、複数の前記半導体素子が一体に接続された状態で１パッケージ内に封止される半導体装置において、前記複数の半導体素子の主電極に対し、一体に接続する導電プレートと、前記複数の半導体素子の制御電極に対し、個々に接続する導電部材とを有することを特徴とする。従って、本発明では、一体に接続された状態の複数の半導体素子の主電極に共通の導電プレートが固着されている。そして、半導体素子の制御電極に個々に導電部材が接続している。この構造により、複数の半導体素子を個々に駆動させることができ、目的に応じて電流量を変え、効率改善を行うことができる。
【０００５】
また、本発明の半導体装置では、一主面上におもに主電流を流す主電極と制御信号を授受する制御電極とを有する半導体チップと、複数の前記半導体チップを１パッケージ内に封止する半導体装置において、前記複数の半導体チップの主電極に対し、一体に接続する導電プレートと、前記複数の半導体チップの制御電極に対し、個々に接続する導電部材とを有することを特徴とする。従って、本発明では、複数の半導体チップの主電極に共通の導電プレートを固着する。そして、複数の半導体チップの制御電極に個々に導電部材が接続している。この構造により、複数の半導体チップを個々に駆動させることで、目的に応じて電流量を変え、効率改善を行うことができる。
【０００６】
また、本発明の半導体装置では、前記導電プレートは平板形状であることを特徴とする。従って、本発明では、導電プレートが平板形状となることで、パッケージの厚みを薄くすることができる。
【０００７】
また、本発明の半導体装置では、前記導電プレートは、前記半導体素子の主電極との接続領域のみ半田濡れ性を有することを特徴とする。従って、本発明では、半田濡れ性を利用した自己整合技術により、導電プレートと半導体素子の主電極とを固着させることができる。
【０００８】
また、本発明の半導体装置では、前記導電プレートには複数の凹凸形状が形成されており、前記半導体チップの主電極は、前記導電プレートの凹部形状領域にて接続していることを特徴とする。従って、本発明では、導電プレートには、半導体チップの主電極に対応した複数の凹部が形成されることで、導電プレートが半導体チップ端部で接触することを防止できる。
【０００９】
また、本発明の半導体装置では、前記導電部材は、金属細線であることを特徴とする。従って、本発明では、複数の半導体素子は、目的に応じて個々に駆動することが可能となる。
【発明の効果】
【００１０】
本発明では、複数の半導体素子の主電極に共通の導電プレートが固着している。複数の半導体素子の制御電極には、個別の導電部材により個別に電位を印加することができる。この構造により、複数の半導体素子を個々に駆動させることができる。例えば、当該半導体装置が、ＤＣ−ＤＣコンバータ回路に用いられることで、電源変換エネルギー効率は、高効率状態で推移する。
【００１１】
また、本発明では、導電プレートは平板形状となる。そして、導電プレートには、半田濡れ性に優れた領域が形成されている。この構造により、半田の濡れ性を利用した自己整合技術が利用でき、更に、パッケージ厚みを薄くすることができる。
【００１２】
また、本発明では、導電プレートには、半導体チップの主電極に対応した複数の凹部が形成されている。この構造により、導電プレートが半導体チップ側面に露出するドレイン領域と短絡することなく、半導体チップがショートすることを防止できる。
【００１３】
また、本発明では、複数の半導体素子が１パッケージ内に封止されている。複数の半導体素子は一体に接続され、１チップである。この構造により、複数の半導体素子を１回のダイボンディング工程により固着することができる。
【００１４】
また、本発明では、複数の半導体素子の制御電極には、個別に金属細線が接続されている。この構造により、複数の半導体素子は、個別に駆動することが可能となる。
【発明を実施するための最良の形態】
【００１５】
以下に、本発明の一実施の形態である半導体装置について、図１〜図３を参照し、詳細に説明する。図１は、本実施の形態である半導体装置を説明するための平面図である。図２（Ａ）は、図１に示す半導体装置のＡ−Ａ線に沿った断面図である。図２（Ｂ）は、図１に示す半導体装置のＢ−Ｂ線に沿った断面図である。図３（Ａ）及び（Ｂ）は、本実施の形態である半導体装置を用いたＤＣ−ＤＣコンバータ回路の電源変換エネルギー効率を説明するための図である。尚、図１では、図２（Ａ）及び（Ｂ）に示すパッシベーション膜は図示していない。
【００１６】
図１に示す如く、本実施の形態の半導体装置１では、例えば、３つのＭＯＳＦＥＴ素子２〜４が、導電性接着剤、例えば、半田ペースト、銀ペースト等の導電ペースト２５（図２（Ａ）参照）を介してダイパッド５上に固着されている。ＭＯＳＦＥＴ素子２〜４は、同一セル構造であり、同一素子サイズである。そして、ＭＯＳＦＥＴ素子２〜４は一体に接続され、１チップである。チップ表面側にはゲート電極６〜８及びソース電極９〜１１が形成されている。また、チップ裏面側にはドレイン電極２６、２８、２９（図２（Ｂ）参照）が形成されている。そして、点線はパッケージの外形を示すが、パッケージ１２からはリード１３〜２０が導出し、外部端子として用いられる。つまり、半導体装置１では、複数個の半導体素子、例えば、３個のＭＯＳＦＥＴ素子２〜４が、１つのパッケージ１２内に封止されている。
【００１７】
ダイパッド５及びリード１３〜２０は、銅（Ｃｕ）のリードフレーム（以下、Ｃｕフレームと呼ぶ。）を成形し、形成されている。リード１３〜１６はダイパッド５と連続して形成されている。ダイパッド５はＭＯＳＦＥＴ素子２〜４のドレイン電極２６、２８、２９と固着し、リード１３〜１６はドレイン端子として用いられる。尚、個々のＭＯＳＦＥＴ素子２〜４には、それぞれドレイン電極２６、２８、２９が形成されているが、ＭＯＳＦＥＴ素子２〜４は一体の状態であり、ドレイン電極２６、２８、２９も一体の状態である。そして、ドレイン電極２６、２８、２９にはダイパッド５を介して共通の電位が印加される。
【００１８】
ＭＯＳＦＥＴ素子２のゲート電極６は金属細線２１を介してリード１８と電気的に接続し、リード１８はゲート端子として用いられる。同様に、ＭＯＳＦＥＴ素子３、４のゲート電極７、８は、それぞれ金属細線２２、２３を介してリード１９、２０と電気的に接続し、リード１９、２０はゲート端子として用いられる。
【００１９】
ＭＯＳＦＥＴ素子２〜４のソース電極９〜１１は、導電性接着剤、例えば、半田ペースト２７、３０、３１（図２（Ｂ）参照）を介して、Ｃｕフレーム等の導電性材料よりなる導電プレート２４と固着されている。ＭＯＳＦＥＴ素子２〜４は個々に独立したソース電極９〜１１を有するが、ソース電極９〜１１には導電プレート２４を介して共通の電位が印加される。そして、導電プレート２４から導出するリード１７はソース端子として用いられる。
【００２０】
この構造により、パッケージ１２内に封止されるＭＯＳＦＥＴ素子２〜４に対し、共通のドレイン電位及びソース電位を印加することができる。その一方で、ＭＯＳＦＥＴ素子２〜４に対し、個別にゲート電位を印加することができる。その結果、パッケージ１２内のＭＯＳＦＥＴ素子２〜４を個別に駆動させることが可能となり、１つのパッケージ１２から出力される電流量を調整し、効率改善（後述する図３（Ａ）及び（Ｂ）の説明参照）を行うことができる。
【００２１】
図２（Ａ）に示す如く、ダイパッド５上面には、導電ペースト２５を介してＭＯＳＦＥＴ素子２のドレイン電極２６が固着されている。また、ＭＯＳＦＥＴ素子２上面には、例えば、シリコン窒化膜（ＳｉＮ）から成るパッシベーション膜３５が形成されている。ＭＯＳＦＥＴ素子２のソース電極９は、パッシベーション膜３５に設けられた開口部から露出している。ＭＯＳＦＥＴ素子２のソース電極９上面には、半田ペースト２７を介して導電プレート２４が固着されている。導電プレート２４の接着面側には、メッキ法などによって半田濡れ性の高い金属薄膜３２が、少なくともＭＯＳＦＥＴ素子２のソース電極９と固着する領域に形成されている。尚、蒸着法によって金属薄膜３２を形成する場合でもよい。そして、半田ペースト２７の半田濡れ性を利用することで、位置精度よく、ＭＯＳＦＥＴ素子２のソース電極９と導電プレート２４とを固着することができる。そして、導電プレート２４から導出するリード１７は、ＭＯＳＦＥＴ素子２近傍で下方に屈折し、実質、ダイパッド５と同一平面に位置している。そして、リード１３、１７は、パッケージ１２の側面から導出している。
【００２２】
図２（Ｂ）に示す如く、ダイパッド５上面には、導電ペースト２５を介してＭＯＳＦＥＴ素子２〜４のドレイン電極２６、２８、２９が固着されている。図示したように、半導体ウエハ（図示せず）をダイシングし、半導体チップを分割する際に、ＭＯＳＦＥＴ素子２とＭＯＳＦＥＴ素子３との間及びＭＯＳＦＥＴ素子３とＭＯＳＦＥＴ素子４との間はダイシングしない。その結果、ＭＯＳＦＥＴ素子２〜４は、一体の状態となり、１チップとして取り扱われる。そのため、ＭＯＳＦＥＴ素子２〜４をダイパッド５上面に固着する際には１回のダイボンディング工程により行うことができる。
【００２３】
ＭＯＳＦＥＴ素子２〜４のソース電極９〜１１上面には、半田ペースト２７、３０、３１を介して導電プレート２４が固着されている。上述したように、導電プレート２４の接着面側には、メッキ法などによって半田濡れ性の高い金属薄膜３２〜３４が、少なくともＭＯＳＦＥＴ素子２〜４のソース電極９〜１１と固着する領域に形成されている。そして、半田ペースト２７、３０、３１の半田濡れ性を利用することで、位置精度よく、ＭＯＳＦＥＴ素子２〜４のソース電極９〜１１と導電プレート２４とを固着することができる。この構造により、導電プレート２４は平板形状であり、パッケージ１２（点線で図示）の厚みを薄くすることができる。
【００２４】
図３（Ａ）及び（Ｂ）では、Ｘ軸にＭＯＳＦＥＴチップの電流量を示し、Ｙ軸にＭＯＳＦＥＴチップをＤＣ−ＤＣコンバータ回路に用いた場合の電源変換エネルギー効率を示している。尚、図３（Ａ）でいうチップとは、１つのＭＯＳＦＥＴ素子からできているチップの場合である。
【００２５】
図３（Ａ）では、点線は、チップサイズの小さい（容量が小さい）１つのＭＯＳＦＥＴチップをＤＣ−ＤＣコンバータ回路に用いた場合を示している。一点鎖線は、チップサイズの大きい（容量が大きい）１つのＭＯＳＦＥＴチップをＤＣ−ＤＣコンバータ回路に用いた場合を示している。尚、一点鎖線で示す大チップのチップサイズ（面積）は、点線で示す小チップのチップサイズに対し約３倍である。
【００２６】
点線で示すように、チップサイズの小さいＭＯＳＦＥＴチップを用いた場合、容量値が小さいため、低電流領域では電源変換エネルギー効率が高効率を示す。一方、大電流領域ではオン抵抗値が大きいため、電源変換エネルギー効率が低効率を示す。一点鎖線で示すように、チップサイズの大きいＭＯＳＦＥＴチップを用いた場合、容量値が大きいため、低電流領域では電源変換エネルギー効率が低効率を示す。一方、大電流領域ではオン抵抗値が小さいため、電源変換エネルギー効率が高効率を示す。
【００２７】
図３（Ｂ）では、実線は、本実施の形態であり、個別に駆動可能な複数のＭＯＳＦＥＴ素子をＤＣ−ＤＣコンバータ回路に用いた場合を示している。本実施の形態では、上述したように、３個のＭＯＳＦＥＴ素子２〜４（図１参照）を並列接続し、ＭＯＳＦＥＴ素子２〜４のゲート電極６〜８には、個別にゲート電圧を印加することができる。この構造により、ＤＣ−ＤＣコンバータ回路における低電流領域では、ＭＯＳＦＥＴ素子２のみを駆動させることで、電源変換エネルギー効率を高効率とすることができる。次に、ＭＯＳＦＥＴ素子２を駆動させた状態において、ＭＯＳＦＥＴ素子３を駆動させることで、ＤＣ−ＤＣコンバータ回路における中電流領域での電源変換エネルギー効率を高効率とすることができる。最後に、ＭＯＳＦＥＴ素子２、３を駆動させた状態において、ＭＯＳＦＥＴ素子４を駆動させることで、ＤＣ−ＤＣコンバータ回路における大電流領域での電源変換エネルギー効率を高効率とすることができる。
【００２８】
つまり、図３（Ａ）を用いて説明したように、ＤＣ−ＤＣコンバータ回路における電流領域に応じて、ＭＯＳＦＥＴ素子２〜４の駆動を調整する。この調整により、図３（Ｂ）に示すように、電源変換エネルギー効率を高効率状態で推移させることができる。
【００２９】
尚、本実施の形態では、ダイパッド５及び導電プレート２４がＣｕフレームから成形される場合について説明したが、この場合に限定するものではない。例えば、Ｃｕフレームに換えてＦｅ−Ｎｉを主材料としたフレームを用いる場合でも良く、他の金属材料でも良い。また、本実施の形態では、３つのＭＯＳＦＥＴ素子を１チップとし、１つのパッケージ内に封止する構造について説明したが、この場合に限定するものではない。例えば、４つ以上のＭＯＳＦＥＴ素子を１チップとし１つのパッケージ内に封止し、それぞれ個々に駆動できる場合でも良い。また、本実施の形態では、同一セル構造であり、同一素子サイズである３つのＭＯＳＦＥＴ素子を用いる場合について説明したが、この場合に限定するものではない。１つのパッケージ内に同一セル構造であるが、異なる素子サイズの半導体素子を封止する場合でもよい。また、本実施の形態では、導電プレート２４に金属薄膜３２〜３４を形成する場合について説明したが、この場合に限定するものではない。例えば、ソース電極９〜１１上に半田ペースト２７、３０、３１を塗布した状態で導電プレート２４を固着する場合には、金属薄膜３２〜３４が形成されていない場合でも同様な効果を得ることができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００３０】
次に、本発明の他の実施の形態である半導体装置について、図４〜図５を参照し、詳細に説明する。図４は、本実施の形態である半導体装置を説明するための平面図である。図５（Ａ）は、図４に示す半導体装置のＣ−Ｃ線に沿った断面図である。図５（Ｂ）は、図４に示す半導体装置のＤ−Ｄ線に沿った断面図である。尚、図４及び図５に示す本実施の形態の半導体装置の説明の際に、上述した図３（Ａ）及び（Ｂ）におけるＤＣ−ＤＣコンバータ回路の電源変換エネルギー効率の説明を参照することとする。尚、図４では、図５（Ａ）及び（Ｂ）に示すパッシベーション膜は図示していない。
【００３１】
図４に示す如く、本実施の形態の半導体装置４１では、例えば、３つのＭＯＳＦＥＴチップ４２〜４４が、導電性接着剤、例えば、半田ペースト、銀ペースト等の導電ペースト６５（図５（Ａ）参照）を介してダイパッド４５上に固着されている。ＭＯＳＦＥＴチップ４２〜４４は、同一セル構造であり、同一チップサイズであり、チップ表面側にはゲート電極４６〜４８及びソース電極４９〜５１が形成されている。また、チップ裏面側にはドレイン電極６６、７０、７１（図５（Ｂ）参照）が形成されている。そして、点線はパッケージの外形を示すが、パッケージ５２からはリード５３〜６０が導出し、外部端子として用いられる。つまり、半導体装置４１では、複数個の半導体素子、例えば、３個のＭＯＳＦＥＴチップ４２〜４４が、１つのパッケージ５２内に封止されている。
【００３２】
ダイパッド４５及びリード５３〜６０は、銅（Ｃｕ）のリードフレーム（以下、Ｃｕフレームと呼ぶ。）を成形し、形成されている。リード５３〜５６はダイパッド４５と連続して形成されている。ダイパッド４５はＭＯＳＦＥＴチップ４２〜４４のドレイン電極６６、７０、７１と固着し、リード５３〜５６はドレイン端子として用いられる。ＭＯＳＦＥＴチップ４２〜４４は個々に独立したドレイン電極６６、７０、７１を有するが、ドレイン電極６６、７０、７１にはダイパッド４５を介して共通の電位が印加される。
【００３３】
ＭＯＳＦＥＴチップ４２のゲート電極４６は金属細線６１を介してリード５８と電気的に接続し、リード５８はゲート端子として用いられる。同様に、ＭＯＳＦＥＴチップ４３、４４のゲート電極４７、４８は、それぞれ金属細線６２、６３を介してリード５９、６０と電気的に接続し、リード５９、６０はゲート端子として用いられる。
【００３４】
ＭＯＳＦＥＴチップ４２〜４４のソース電極４９〜５１は、導電性接着剤、例えば、半田ペースト、銀ペースト等の導電ペースト６７、７２、７３（図５（Ｂ）参照）を介して、Ｃｕフレーム等の導電性材料よりなる導電プレート６４と固着されている。ＭＯＳＦＥＴチップ４２〜４４は個々に独立したソース電極４９〜５１を有するが、ソース電極４９〜５１には導電プレート６４を介して共通の電位が印加される。そして、導電プレート６４から導出するリード５７はソース端子として用いられる。
【００３５】
この構造により、パッケージ５２内に封止されるＭＯＳＦＥＴチップ４２〜４４に対し、共通のドレイン電位及びソース電位を印加することができる。その一方で、ＭＯＳＦＥＴチップ４２〜４４に対し、個別にゲート電位を印加することができる。その結果、パッケージ５２内のＭＯＳＦＥＴチップ４２〜４４を個別に駆動させることが可能となり、１つのパッケージ５２から出力される電流量を調整し、効率改善を行う（上述した図３（Ａ）及び（Ｂ）の説明参照）ことができる。
【００３６】
図５（Ａ）に示す如く、ダイパッド４５上面には、導電ペースト６５を介してＭＯＳＦＥＴチップ４２のドレイン電極６６が固着されている。また、ＭＯＳＦＥＴ素子４２上面には、例えば、シリコン窒化膜（ＳｉＮ）から成るパッシベーション膜８１が形成されている。ＭＯＳＦＥＴ素子４２のソース電極４９は、パッシベーション膜８１に設けられた開口部から露出している。ＭＯＳＦＥＴチップ４２のソース電極４９上面には、導電ペースト６７を介して導電プレート６４が固着されている。そして、導電プレート６４から導出するリード５７は、ＭＯＳＦＥＴチップ４２近傍で下方に屈折し、実質、ダイパッド４５と同一平面に位置している。そして、リード５３、５７は、パッケージ５２の側面から導出している。
【００３７】
図５（Ｂ）に示す如く、ダイパッド４５上面には、導電ペースト６５、６８、６９を介してＭＯＳＦＥＴチップ４２〜４４のドレイン電極６６、７０、７１が固着されている。ＭＯＳＦＥＴチップ４２〜４４のソース電極４９〜５１上面には、導電ペースト６７、７２、７３を介して導電プレート６４が固着されている。図示したように、導電プレート６４は凹凸形状を有し、導電プレート６４は凹部形状７４〜７６の領域でソース電極４９〜５１と固着している。つまり、ＭＯＳＦＥＴチップ４２、４３が離間する領域７７及びＭＯＳＦＥＴチップ４３、４４が離間する領域７８上方には、導電プレート６４の凸部形状７９、８０が配置されている。その結果、導電プレート６４とＭＯＳＦＥＴチップ４２〜４４側面（丸印で示す領域）に露出するドレイン領域とが、導電ペースト６７、７２、７３を介して短絡することはない。つまり、ＭＯＳＦＥＴチップ４２〜４４のソース−ドレイン間がショートすることを防止できる。尚、導電プレート６４の凹部形状７４〜７６の領域は、ＭＯＳＦＥＴチップ４２〜４４のソース電極４９〜５１の形成領域に合わせて広く形成されることで、ＭＯＳＦＥＴチップ４２〜４４のオン抵抗値を低減させることができる。
【００３８】
そして、ＭＯＳＦＥＴチップ４２〜４４が、個々にダイパッド４５上面に固着される構造においても、図３（Ａ）及び（Ｂ）を用いて上述したように、ＤＣ−ＤＣコンバータ回路における電流領域に応じて、ＭＯＳＦＥＴチップ４２〜４４の駆動を調整することができる。この調整により、図３（Ｂ）に示すように、電源変換エネルギー効率を高効率状態で推移させることができる。尚、図３（Ｂ）の説明では、３つのＭＯＳＦＥＴ素子が１チップである場合について説明したが、図４に示すように３つの半導体チップ（個々の半導体チップには１つの半導体素子が形成される構造）の場合でも同様な効果を得ることができる。
【００３９】
尚、本実施の形態では、ダイパッド４５及び導電プレート６４がＣｕフレームから成形される場合について説明したが、この場合に限定するものではない。例えば、Ｃｕフレームに換えてＦｅ−Ｎｉを主材料としたフレームを用いる場合でも良く、他の金属材料でも良い。また、本実施の形態では、３つのＭＯＳＦＥＴチップを１つのパッケージ内に封止する構造について説明したが、この場合に限定するものではない。例えば、４つ以上のＭＯＳＦＥＴチップを１つのパッケージ内に封止し、それぞれ個々に駆動できる場合でも良い。また、本実施の形態では、同一セル構造であり、同一チップサイズである３つのＭＯＳＦＥＴチップを用いる場合について説明したが、この場合に限定するものではない。１つのパッケージ内に同一セル構造であるが、異なるチップサイズの半導体素子を封止する場合でもよい。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施の形態における半導体装置を説明するための平面図である。
【図２】本発明の実施の形態における半導体装置を説明するための断面図であり、（Ａ）図１に示すＡ−Ａ線に沿った断面図であり、（Ｂ）図１に示すＢ−Ｂ線に沿った断面図である。
【図３】（Ａ）本発明の実施の形態における半導体装置を用いたＤＣ−ＤＣコンバータ回路の電源変換エネルギー効率を説明するための図であり、（Ｂ）本発明の実施の形態における半導体装置を用いたＤＣ−ＤＣコンバータ回路の電源変換エネルギー効率を説明するための図である。
【図４】本発明の実施の形態における半導体装置を説明するための平面図である。
【図５】本発明の実施の形態における半導体装置を説明するための断面図であり、（Ａ）図４に示すＣ−Ｃ線に沿った断面図であり、（Ｂ）図４に示すＤ−Ｄ線に沿った断面図である。
【符号の説明】
【００４１】
１  半導体装置
２  ＭＯＳＦＥＴ素子
３  ＭＯＳＦＥＴ素子
４  ＭＯＳＦＥＴ素子
５  ダイパッド
１２  パッケージ
２４  導電プレート
４２  ＭＯＳＦＥＴチップ
４３  ＭＯＳＦＥＴチップ
４４  ＭＯＳＦＥＴチップ
６４  導電プレート
【図１】
2008004873.tif 000003
【図２】
2008004873.tif 000004
【図３】
2008004873.tif 000005
【図４】
2008004873.tif 000006
【図５】
2008004873.tif 000007