(57)【要約】【課題】アンチヒューズによる救済方式の問題点を解決すること。【解決手段】ＤＲＡＭ１０、ＳＰＤ（ＥＥＰＲＯＭ）２０が搭載されるとともに、ＳＰＤ２０にＤＲＡＭ１０の不良アドレス情報が格納されたメモリモジュール３０と、不良アドレス情報をＳＰＤ２０から読み出してＤＲＡＭ１０に不良アドレス情報を転送するメモリコントローラ４０と、を備える。ＤＲＡＭ１０は、メモリセルアレイ５０と、不良アドレス情報を格納するための救済アドレスレジスタ１２、１４と、メモリセルアレイ５０の欠陥があるメモリセルに対して代替される冗長メモリセル１１と、を有する。ＤＲＡＭ１０は、転送された不良アドレス情報を救済アドレスレジスタ１２、１４に格納した後、通常のアクセス動作時に、外部から入力された外部アドレス情報が、救済アドレスレジスタ１２、１４の不良アドレス情報と一致したときに冗長メモリセル１１にアクセスする。【選択図】図１
2008107897.tif 000002
【特許請求の範囲】
【請求項１】
基板にＤＲＡＭ及びＥＥＰＲＯＭが搭載されるとともに、前記ＥＥＰＲＯＭの所定アドレス空間に前記ＤＲＡＭの不良アドレス情報が格納されたメモリモジュールと、
前記不良アドレス情報を前記ＥＥＰＲＯＭから読み出して所定のシーケンスで前記ＤＲＡＭに前記不良アドレス情報を転送する機能を有するメモリコントローラと、
を備え、
前記ＤＲＡＭは、メモリセルアレイと、前記不良アドレス情報を格納するための前記レジスタと、前記メモリセルアレイにおいて欠陥があるメモリセルに対して代替される冗長メモリセルと、を有し、かつ、前記メモリコントローラから転送された前記不良アドレス情報を前記レジスタに格納した後、通常のアクセス動作時に外部から入力された外部アドレス情報が、前記レジスタに格納された前記不良アドレス情報と一致したときに前記冗長メモリセルにアクセスする機能を有することを特徴とする半導体記憶装置。
【請求項２】
前記ＤＲＡＭは、前記メモリコントローラから転送された前記不良アドレス情報を前記レジスタに格納した後、通常のアクセス動作時に外部から入力された外部アドレス情報が、前記レジスタに格納された前記不良アドレス情報と一致しないときに前記メモリセルアレイにアクセスする機能を有することを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、メモリモジュールの不良ビットを救済するための回路を備えた半導体記憶装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）には、従来からレーザトリマを使用した不良ビット（欠陥）を救済する方式が一般的に用いられている。しかしながら、レーザトリマによる救済方式は、ウェハ状態でしかできないため、パッケージ封入後に発生した欠陥を救済することができない。そこで、パッケージ封入後やモジュール搭載後に発生した１、２ビットの不良ビットを救済する方法として、近年、アンチヒューズ（電気的プログラマブルＲＯＭ；Read Only Memory）による救済方式が用いられるようになっている。アンチヒューズによる救済方式を用いたＤＲＡＭとして、従来は、ＤＲＡＭにアンチヒューズを内蔵し、不良アドレス情報をアンチヒューズにプログラムしておき、通常アクセス時のアドレスと一致したら冗長メモリセルに読み書きに行くものがある（例えば、特許文献１、２、３参照）。
【０００３】
【特許文献１】特開平８−２３５８９２号公報
【特許文献２】特開平１１−２５０６９１号公報
【特許文献３】特開２００２−２９９５６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
アンチヒューズによる救済方式を用いたＤＲＡＭは、パッケージ化した後でも救済できるというメリットはあるものの、（１）プログラムのための専用内部電源を搭載する必要があるなど回路規模が大きい点、（２）アンチヒューズ回路面積が大きいためＤＲＡＭチップサイズの縮小の妨げになる点、（３）ＭＯＳゲート酸化膜などの破壊によってプログラムするためアンチヒューズの信頼性に乏しい点、（４）一度プログラムしたら書換え不可能な点、（５）書き損じが多い点、（６）書き損じした場合の再書換えが不可能な点、といった問題がある。
【０００５】
本発明の主な課題は、アンチヒューズによる救済方式の問題点を解決することである。
【課題を解決するための手段】
【０００６】
本発明の一視点においては、半導体記憶装置において、基板にＤＲＡＭ及びＥＥＰＲＯＭが搭載されるとともに、前記ＥＥＰＲＯＭの所定アドレス空間に前記ＤＲＡＭの不良アドレス情報が格納されたメモリモジュールと、前記不良アドレス情報を前記ＥＥＰＲＯＭから読み出して所定のシーケンスで前記ＤＲＡＭに前記不良アドレス情報を転送する機能を有するメモリコントローラと、を備え、前記ＤＲＡＭは、メモリセルアレイと、前記不良アドレス情報を格納するための前記レジスタと、前記メモリセルアレイにおいて欠陥があるメモリセルに対して代替される冗長メモリセルと、を有し、かつ、前記メモリコントローラから転送された前記不良アドレス情報を前記レジスタに格納した後、通常のアクセス動作時に外部から入力された外部アドレス情報が、前記レジスタに格納された前記不良アドレス情報と一致したときに前記冗長メモリセルにアクセスする機能を有することを特徴とする。
【０００７】
本発明の前記半導体記憶装置において、前記ＤＲＡＭは、前記メモリコントローラから転送された前記不良アドレス情報を前記レジスタに格納した後、通常のアクセス動作時に外部から入力された外部アドレス情報が、前記レジスタに格納された前記不良アドレス情報と一致しないときに前記メモリセルアレイにアクセスする機能を有することが好ましい。
【発明の効果】
【０００８】
本発明によれば、ＤＲＡＭの不良アドレス情報を記憶しておく媒体として、ＤＲＡＭチップに搭載されたアンチヒューズ（電気的プログラマブルＲＯＭ；Read Only Memory）の代わりに、従来からメモリモジュールに標準搭載されているＥＥＰＲＯＭ（ＳＰＤ；Serial Presence Detect）の空きメモリ領域を有効活用することで、ＤＲＡＭにおいて書き込みのための専用内部電源を搭載する必要がなくなり回路規模を小さくすることができる。
【０００９】
また、アンチヒューズを用いないため、書き込みの信頼性が高くなる。また、一度書き込みを行っても書換え可能である。また、書き損じが減少する。さらに、書き損じした場合の再書換えが可能である。
【発明を実施するための最良の形態】
【００１０】
（実施形態１）
本発明の実施形態１に係る半導体記憶装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体記憶装置の構成を模式的に示したブロック図である。図２は、本発明の実施形態１に係る半導体記憶装置におけるＤＲＡＭの構成の一例を模式的に示したブロック図である。
【００１１】
実施形態１に係る半導体記憶装置１は、パーソナルコンピュータ、サーバ等のコンピュータに内蔵又は外部接続される主記憶装置である。半導体記憶装置１は、メモリモジュール３０と、メモリコントローラ４０と、を有する。
【００１２】
メモリモジュール３０は、複数の半導体メモリチップを基板に搭載して配線し、コンピュータに接続するための接続端子を設けたものである。メモリモジュール３０は、半導体メモリチップとして複数のＤＲＡＭ１０と、ＳＰＤ２０と、を有する。
【００１３】
ＤＲＡＭ１０は、読み書きが自由に行えるＲＡＭであり、メモリコントローラ４０からの不良アドレス情報を格納するレジスタ、アドレス比較器、及び冗長メモリ空間を備える。ＤＲＡＭ１０には、元々アンチヒューズから読み出した不良アドレス情報を格納するレジスタおよび比較回路、冗長メモリセルが搭載されているので、メモリコントローラ４０から送られてきた不良アドレス情報をレジスタに格納する機能さえ用意しておけばよく、専用電源回路も含めたアンチヒューズ回路が不要である。ＤＲＡＭ１０の動作は、メモリコントローラ４０からの各種コマンドにより制御される。ここで、不良アドレス情報とは、ＤＲＡＭ１０のメモリアレイにおける不良ビットのアドレス情報をいう。
【００１４】
ＤＲＡＭ１０は、例えば、図２のように、冗長メモリセル１１と、ロウ救済アドレスレジスタ１２と、ロウアドレス比較回路１３と、カラム救済アドレスレジスタ１４と、カラムアドレス比較回路１５と、ロウアドレスレジスタ１６と、カラムアドレスレジスタ１７と、Ｉ／Ｏコントロール回路１８と、メモリセルアレイ５０と、ロウデコーダ５１と、センスアンプ５２と、カラムデコーダ５３と、データアンプ５４と、ＡＮＤ回路Ａ１、Ａ２、Ａ３と、ＯＲ回路ＯＲと、を有する。
【００１５】
ＤＲＡＭ１０は、所定のシーケンスで転送されてきた不良アドレス情報をロウ救済アドレスレジスタ１２、及びカラム救済アドレスレジスタ１４に格納したのち、通常動作時に、随時、外部からの外部アドレス情報とロウ救済アドレスレジスタ１２、及びカラム救済アドレスレジスタ１４に格納された不良アドレス情報をロウアドレス比較回路１３、カラムアドレス比較回路１５で比較を行い、不一致の場合は正規のメモリセルアレイへアクセスし、一致の場合は冗長メモリセル１１にアクセスする構成になっている。
【００１６】
冗長メモリセル１１は、メモリセルアレイ５０における欠陥があるメモリセルに対して代替されるメモリセルである。冗長メモリセル１１は、ＡＮＤ回路Ａ３のＨＩ信号、及び、Ｉ／Ｏコントロール回路１８の信号に基づいて、書き込み時にＩ／Ｏコントロール回路１８からのデータＤＱを書き込み、読み出し時にデータＤＱを読み出してＩ／Ｏコントロール回路１８に向けて出力する。
【００１７】
ロウ救済アドレスレジスタ１２は、ＡＮＤ回路Ａ１のＨＩ信号、及びクロック信号に基づいて、ロウアドレスレジスタ１６からの不良アドレス情報に係るロウアドレスを格納し、格納したロウアドレスをロウアドレス比較回路１３に向けて出力する。
【００１８】
ロウアドレス比較回路１３は、ロウアドレスレジスタ１６からの外部アドレス情報に係るロウアドレスと、ロウ救済アドレスレジスタ１２に格納された不良アドレス情報に係るロウアドレスとを逐次比較し、不一致の場合はＡＮＤ回路Ａ３に向けてＬＯ信号を出力し、一致の場合はＡＮＤ回路Ａ３に向けてＨＩ信号を出力する。
【００１９】
カラム救済アドレスレジスタ１４は、ＡＮＤ回路Ａ２のＨＩ信号、及びクロック信号に基づいて、カラムアドレスレジスタ１７からの不良アドレス情報に係るカラムアドレスを格納し、格納したカラムアドレスをカラムアドレス比較回路１５に向けて出力する。
【００２０】
カラムアドレス比較回路１５は、カラムアドレスレジスタ１７からの外部アドレス情報に係るカラムアドレスと、カラム救済アドレスレジスタ１４に格納された不良アドレス情報に係るカラムアドレスとを逐次比較し、不一致の場合はＡＮＤ回路Ａ３に向けてＬＯ信号を出力し、一致の場合はＡＮＤ回路Ａ３に向けてＨＩ信号を出力する。
【００２１】
ロウアドレスレジスタ１６は、メモリコントローラ（図１の４０）からのアクティブコマンド（ＡＣＴＶ）、及びクロック信号に基づいて、メモリコントローラ（図１の４０）からのアドレス情報（ＡＤＤ；外部アドレス情報、不良アドレス情報を含む）に係るロウアドレスを格納し、格納されたロウアドレスを、ロウ救済アドレスレジスタ１２、ロウアドレス比較回路１３、及びロウデコーダ５１に向けて出力する。ここで、アクティブコマンド（ＡＣＴＶ）は、ロウアドレスレジスタ１６の活性化を行い、メモリセルアレイ５０のデータをセンスアンプ５２まで読み出しを行うためのコマンドである。
【００２２】
カラムアドレスレジスタ１７は、ＯＲ回路ＯＲのＨＩ信号、及びクロック信号に基づいて、メモリコントローラ（図１の４０）からのアドレス情報（ＡＤＤ；外部アドレス情報、不良アドレス情報を含む）に係るカラムアドレスを格納し、格納されたカラムアドレスを、カラム救済アドレスレジスタ１４、カラムアドレス比較回路１５、及びデータアンプ５４に向けて出力する。
【００２３】
Ｉ／Ｏコントロール回路１８は、メモリコントローラ（図１の４０）からの各種コマンドに基づいて、書き込み時にデータＤＱをデータアンプ５４又は冗長メモリセル１１に書き込むように制御し、読み出し時にデータＤＱをデータアンプ５４又は冗長メモリセル１１から読み出すように制御する。
【００２４】
メモリセルアレイ５０は、複数のメモリセルが行列をなしたアレイである。メモリセルアレイ５０には、ロウデコーダ５１の制御によって駆動される行方向の複数のワード線（図示せず）と、カラムデコーダ５３の制御によって駆動される列方向の複数のビット線（図示せず）とが配線されている。書き込みや読み出し等の通常の動作では、ロウデコーダ５１とカラムデコーダ５３とによりそれぞれ選択されたワード線（図示せず）とビット線（図示せず）との交点に位置する正規のメモリセルにアクセスされ、このメモリセルに対してデータの読み出しや書き込みが行われる。
【００２５】
ロウデコーダ５１は、ロウアドレスレジスタ１６からのロウアドレスに基づいて、メモリセルアレイ５０の行を選択するためのものであり、行に基づいてメモリセルアレイ５０のワード線（図示せず）を駆動するように構成される。
【００２６】
センスアンプ５２は、カラムデコーダ５３で選択されたビット線（図示せず）への入出力データを増幅する。
【００２７】
カラムデコーダ５３は、カラムアドレスレジスタ１７からデータアンプ５４を介して入力されたロウアドレスに基づいて、メモリセルアレイ５０の列を選択するためのものであり、列に基づいてビット線（図示せず）を選択するように構成される。
【００２８】
データアンプ５４は、カラムデコーダ５３とＩ／Ｏコントロール回路１８の間、又はカラムデコーダ５３とカラムアドレスレジスタ１７の間にて入出力データを増幅する。
【００２９】
ＡＮＤ回路Ａ１は、メモリコントローラ（図１の４０）からのアクティブコマンド（ＡＣＴＶ）及び内部信号Ａが両方ともＨＩのときに、ロウ救済アドレスレジスタ１２に向けてＨＩ信号を出力する。ここで、内部信号Ａとは、初期化シーケンス時に、ＳＰＤ（図１の２０）から取り込んだ不良アドレス情報をロウ救済アドレスレジスタ１２及びカラム救済アドレスレジスタ１４に格納するための拡張モードレジスタセットコマンド（ＥＭＲＳ）である。
【００３０】
ＡＮＤ回路Ａ２は、メモリコントローラ（図１の４０）からのライトコマンド（ＷＲＩＴ）及び内部信号Ａが両方ともＨＩのときに、カラム救済アドレスレジスタ１４に向けてＨＩ信号を出力する。ここで、ライトコマンド（ＷＲＩＴ）は、拡張モードレジスタセットコマンド（ＥＭＲＳ）で設定されているコマンドで、指定されたカラムアドレスのメモリセルへデータの書き込みを行うためのコマンドである。
【００３１】
ＡＮＤ回路Ａ３は、ロウアドレス比較回路１３およびカラムアドレス比較回路１５の出力信号がＨＩ信号のときに、冗長メモリセル１１に向けてＨＩ信号を出力する。
【００３２】
ＯＲ回路ＯＲは、メモリコントローラ（図１の４０）からのライトコマンド（ＷＲＩＴ）又はリードコマンド（ＲＥＡＤ）がＨＩ信号のときに、カラムアドレスレジスタ１７に向けてＨＩ信号を出力する。ここで、リードコマンド（ＲＥＡＤ）は、ＥＭＲＳで設定されている動作モード（レイテンシ、バースト長、バーストタイプ）で、指定されたカラムアドレスのメモリセルのデータの読み出しを行うためのコマンドである。
【００３３】
ＳＰＤ２０は、メモリモジュール３０に標準搭載されるとともに電気的に内容を書き換えることができるＥＥＰＲＯＭ（Electric Erasable Programmable Read Only Memory）であり、従来ＤＲＡＭチップ内に搭載されていた不良アドレス情報の記憶用のアンチヒューズの代わりになるものである。ＳＰＤ２０には、一般的に、２ＫｂｉｔＥＥＰＲＯＭが使用されているが、うち１Ｋｂｉｔ程度未使用領域があり、従来のＤＲＡＭ上のアンチヒューズの代用として使えるだけの空きメモリ領域（空き容量）を持っている。そこで、ＳＰＤ２０では、空きメモリ領域を利用して、ＤＲＡＭ１０の不良アドレス情報を格納するメモリ領域が定められている。
【００３４】
メモリコントローラ４０は、ＳＰＤ２０に書き込まれた不良アドレス情報を読み出してＤＲＡＭ１０に転送させる機能を有する。これは、ＳＰＤ２０のように、不良アドレス情報に係る記憶媒体をＤＲＡＭ１０の外に持たせた場合、不良アドレス情報をＳＰＤ２０からＤＲＡＭ１０に転送する必要があるためである。
【００３５】
次に、本発明の実施形態１に係る半導体記憶装置の動作について図面を用いて説明する。図３〜６は、本発明の実施形態１に係る半導体記憶装置の動作を説明するための模式図である。
【００３６】
メモリモジュール３０の製造時に、ＤＲＡＭ１０の不良アドレス情報をＳＰＤ２０の所定のメモリ領域に書き込んでおく（図３のＸ１参照）。
【００３７】
主記憶システム起動時に、メモリコントローラ４０は、ＳＰＤ２０に書き込まれたＤＲＡＭ１０の不良アドレス情報を読み出す（図３のＸ２参照）。なお、読出し方法は、元来レイテンシ情報などを読み出していた方法に準じる。
【００３８】
ＤＲＡＭ１０の初期化シーケンス時に、メモリコントローラ４は、ＳＰＤ２０から取り込んだ不良アドレス情報を所定のシーケンスでＤＲＡＭ１０に転送する（図３のＸ３参照）。例えば、図４のＹ１を参照すると、ｃｏｄｅＡというコードのＥＭＲＳコマンドに続くＡＣＴＶコマンドとＷＲＩＴコマンドでそれぞれ入力されたアドレス情報を、欠陥ビットのロウアドレス、カラムアドレスとする。このとき、不良チップを識別するために、不良チップのＤＱ（データ）だけＨＩにしたり、／ＣＳ（チップセレクト入力信号）をＬＯにするなどの動作を行う。
【００３９】
次に、ＤＲＡＭ１０は、初期化シーケンス中に、各信号、各コマンドに基づいて図４のタイミングチャートのように動作を行い、図４のＹ２のタイミングで不良アドレス情報をＤＲＡＭ１０に内蔵された救済アドレスレジスタ（ロウ救済アドレスレジスタ１２、カラム救済アドレスレジスタ１４）に格納する（図５参照）。その後、ｃｏｄｅＢについても同様な動作を行う（図４のＹ３参照）。
【００４０】
通常のアクセス動作時に、ＤＲＡＭ１０は、外部からアドレスレジスタ（ロウアドレスレジスタ１６、カラムアドレスレジスタ１７）を介して入力される外部アドレス情報と救済アドレスレジスタ（ロウ救済アドレスレジスタ１２、カラム救済アドレスレジスタ１４）に格納された不良アドレス情報を比較回路（ロウアドレス比較回路１３、カラムアドレス比較回路１５）にて逐次比較し、不一致の場合は正規のメモリセルアレイ５０へアクセスし、一致の場合は冗長メモリセル１１へアクセスする（冗長メモリセル１１へのアクセスにつき図６参照）。その後、メモリセルアレイ５０又は冗長メモリセル１１から読み出されたデータＤＱがＩ／Ｏコントロール回路１８を介して外部に出力される。
【００４１】
実施形態１によれば、不良アドレス情報を記憶しておく媒体としてシステムに元からあるＳＰＤ２０を使用することにより、ＤＲＡＭ１０において専用電源回路も含めたアンチヒューズ回路が不要になるため、ＤＲＡＭ１０の単体の省面積化が可能でチップサイズの縮小というメリットが大きい。
【００４２】
また、ＳＰＤ２０は、ＥＥＰＲＯＭ（再書込み可能なプログラマブルＲＯＭ）であることから、アンチヒューズのようなプログラミングの信頼性面、プログラミング失敗による歩留低下の問題も発生せず、システム全体のコストはより安価にできる。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施形態１に係る半導体記憶装置の構成を模式的に示したブロック図である。
【図２】本発明の実施形態１に係る半導体記憶装置におけるＤＲＡＭの構成の一例を模式的に示したブロック図である。
【図３】本発明の実施形態１に係る半導体記憶装置の動作を説明するための第１の模式図である。
【図４】本発明の実施形態１に係る半導体記憶装置の動作を説明するための第２の模式図（タイミングチャート図）である。
【図５】本発明の実施形態１に係る半導体記憶装置の動作を説明するための第３の模式図である。
【図６】本発明の実施形態１に係る半導体記憶装置の動作を説明するための第４の模式図である。
【符号の説明】
【００４４】
１  半導体記憶装置
１０  ＤＲＡＭ
１１  冗長メモリセル
１２  ロウ救済アドレスレジスタ
１３  ロウアドレス比較回路
１４  カラム救済アドレスレジスタ
１５  カラムアドレス比較回路
１６  ロウアドレスレジスタ
１７  カラムアドレスレジスタ
１８  Ｉ／Ｏコントロール回路
２０  ＳＰＤ
３０  メモリモジュール
４０  メモリコントローラ
５０  メモリセルアレイ
５１  ロウデコーダ
５２  センスアンプ
５３  カラムデコーダ
５４  データアンプ
Ａ１、Ａ２、Ａ３  ＡＮＤ回路
ＯＲ  ＯＲ回路
【図１】
2008107897.tif 000003
【図２】
2008107897.tif 000004
【図３】
2008107897.tif 000005
【図４】
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【図５】
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【図６】
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