(57)【要約】【課題】  半導体素子の回路が形成されているSi層上に絶縁膜を形成し、該絶縁膜上に多結晶もしくは非晶質Si層を積層し、これをレーザー照射及び走査により（再）結晶化して、ここに別の半導体素子の回路を形成し、これらの回路を接続する３次元半導体デバイスの製造方法に関する。レーザー（再）結晶化Ｓｉ層の結晶性を改良することにより、現在のICに適した性能を与える。【解決手段】絶縁膜17,26をCMPにより平坦化する；多結晶又は非晶質Ｓｉ層22,32を積層し、エネルギーが照射面積当たり10J/cm2以上の固体連続波レーザーにより照射・走査行う；その直後にレーザーアニールを行う。【選択図】  図１１
2008004666.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子の回路が形成されているSi層上に絶縁膜を形成し、該絶縁膜上に多結晶Si層又は水素含有量が１原子％以下の非晶質Si層を積層し、前記多結晶Si層又は非晶質Si層にレーザーを照射しかつ走査することにより再結晶化又は結晶化したSi層中に別の半導体素子の回路を形成し、これらの回路を接続する３次元半導体デバイスの製造方法において、前記絶縁膜を,少なくともその上に回路素子が形成される部分について、CMPにより平坦化した後、前記多結晶Ｓｉ層又は非晶質Ｓｉ層を積層し、このSi層を再結晶化もしくは結晶化するレーザー照射及び走査を、エネルギーが照射面積当たり10J/cm2以上の固体連続波レーザーにより行い、前記固体連続波レーザー照射及び走査直後に前記再結晶化もしくは結晶化したSi層をレーザーアニールすることを特徴とする３次元半導体デバイスの製造方法。
【請求項２】
前記レーザーアニール処理されたSi層の表面をCMP処理した後エピタキシャルSi層を成長することを特徴とする請求項１記載の３次元半導体デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、３次元半導体デバイス、特に,DRAM,SRAM、フラッシュメモリなどの記憶装置及びマイクロプロセッサなどのIC用として３次元に多層化する半導体デバイスの製造方法に関するものである。
以下、次の順序で従来技術を説明する。
（イ）レーザー再結晶化を利用する３次元半導体デバイス
（ロ）レーザー再結晶化を利用しない３次元半導体デバイス
（ハ）主・副ビーム方式レーザー照射
（ニ）レーザーアニール
（ホ）レーザー再結晶化を利用するディスプレーデバイス
（ヘ）大パワーレーザー
（ト）絶縁膜
【背景技術】
【０００２】
（イ）レーザー再結晶化を利用する３次元半導体デバイス
非特許文献１（ECS,Vol1, No. 2, March-April, 1990, pp 137- 142, “Feasibility of 3D Integration”, Nobuo Sasaki）は下地Si基板に形成されたデバイスを破壊しないで、レーザー（種類は記載されていない）再結晶技術を使用してSiO2層上にて、種無し(seed less)成長条件でSiを再結晶させ、この再結晶層にトランジスタを形成することにより、Si基板に形成されたトランジスタと接合して３次元半導体デバイスを製作することを解説している。３次元半導体デバイスの例としては、三層SRAMの例が示されている。
【０００３】
非特許文献１においては、結晶粒界がないSi層を形成するためには、レーザー照射に起因する熱流の制御が肝要であり、具体的手段としてはヒートシンク構造、間接レーザーアニール、反射防止キャップなどがあると説明されている。実際に生成した再結晶組織は結晶粒界が楔型に多数配列した組織となっているが、MOSFETの特性は結晶粒界がないSOIのものと同じであると述べられている。しかしながら、得られたSi層は、一見して、現在のＩＣデバイスに要求される結晶性を満たしているとはいえない。
【０００４】
非特許文献１にあっては、3DCMOSを製造するマスクとして、（イ）第一層活性領域形成、（ロ）第１層多結晶Siゲートパターニング、（ハ）第２層活性領域形成、（ニ）第２層多結晶Siゲートパターンニング、（ホ）コンタクトの窓明け、（ヘ）電極用Alパターニングエッチング、（ニ）ボンドパッドの窓開けが挙げられている。上記マスク工程（イ）と（ロ）の間及び（ハ）と（ニ）の間ではそれぞれゲート絶縁膜の形成が行なわれている。
これらのマスクと関連して製造工程を説明すると、（イ）の第１層活性領域はSi基板について行われ、一方（ハ）の第２層活性領域の形成は、CVDSiO2により第１層構造を被覆した後多結晶Si層などを一旦形成し、これをレーザー再結晶化し、その後マスクを使用してパターニングすることにより３次元デバイスが作られている。
【０００５】
また、アルゴンレーザーにより種あり横方向成長を行い、３次元半導体デバイスを形成することは非特許文献2（Mat. Res. Symp. Proc. Vol. 33(1984) “3-DIMENSIONAL INTEGRATION FABRICATED BY USING SEEDED LATERAL EPITAXIAL FILM ON SiO2” N. SASAKI et al）で発表されている。下地の単結晶Siから、CWレーザー照射結晶化により再結晶したSiがSiO2膜上に20μm横方向に延びている。したがって、下地単結晶を種として利用して、種の方位を受け継いだ単結晶に近い結晶を成長させようとしているが、横方向への単結晶成長距離は高々20μｍである。
【０００６】
非特許文献３(Appl. Phys. Lett 44(10), 15 May, 1984m pp 994-996, Single crystalline Si islands on an amorphous insulating layer recrystallized by an indirect laser heating technique for three-dimensional integrated circuits. R. Mukai et al)によるとMOSFETが形成されたSi基板上のSi層をレーザー照射により再結晶化して２層目のMOSFETを形成している。この文献ではSiキャップ層を介してアルゴンイオンレーザー照射を行うことにより,Siキャップ層の下側のSi層を間接加熱して、再結晶化を図っている。
【０００７】
非特許文献４(Journal of Electronic Materials, Vol. 15, No. 6, 1986, Laser-Recrystallized Film with a Control of Grain Boundary Location Using Surrounding Antiflection Cap Method)によると、Si基板表面の絶縁膜構造をもつSOI上にMOSFETを形成し、また、このチャネル領域の結晶から結晶粒界をなくするためにAｒレーザー再結晶化法を利用している。具体的には、絶縁膜は１μmのSiO2,0.1μmのSi-N膜であり、この上に<１１０>方位をもつ0.4μmのポリSi層を形成し、Si層を一部表出するようにキャップ層を形成し、レーザー照射を行うと、キャップ層のない窓部において中心が低く、周囲が高い温度勾配が発生するために、核発生は窓中心から窓の周辺に進むために、窓の下に位置するSi層では結晶粒界がなくなり、<１００>方位のSi層が生成すると説明している。確かに、窓部の下のSi層は結晶粒界がない単結晶領域になっているが、その周辺では断面でも平面でも筋状の結晶粒界が多数観察されており、レーザーで再結晶化していない多結晶構造である。
【０００８】
非特許文献５（2000-IEDM, Selective Single-Crystalline-Silicon Growth at the Predefined Active Region of TFT’s on a Glass by Scanning CW Laser Irradiation. A. Hara et al）によると、10Wの固体連続波レーザーによる再結晶化法により、幅が1.5μm、長さが20μmの単結晶Siをガラス基板上に作ったことが報告されている。この方法ではトランジスタのチャネル領域上方にSiキャップ層を形成し、これにより結晶成長を単結晶化条件としている。
【０００９】
非特許文献６（2002-IEEE; High-Performance Single-Crystalline-Silicon TFT’s on a Non-Alkali Glass Substrate. Y. Sano et al）では Nd:YVO４固体連続波レーザーによる再結晶化法により、幅が8μm、長さが20μmの単結晶Siをガラス基板上に作ったことが報告されている。この方法ではトランジスタのチャネル領域上方にSiキャップ層を形成し、これにより結晶成長を単結晶化条件としている。キャップ層の断面図を示す非特許文献６の図1(a) を図１として、平面図を示す図３(b)を図２として、ソース・ドレーン領域を示す図５を、図３としてそれぞれ引用する。レーザー走査が開始する領域Aの端では多数の結晶核が存在し、この結晶核から結晶粒界がV字形に伸び、次に合体して平行な結晶粒界が形成されている。図2のNucleusと記されている領域は基板の微細凹凸が粒界発生源となっている。キャッピングSiの間隙を偶々結晶粒界が通過する場合は、これは領域Cまで延びる。またParallel grainsと記されている粒界は走査ラインの途中で消えており、それ故粒界は非常に不安定であるといえる。トランジスタは結晶粒界がない単結晶領域に形成されている。
【００１０】
（ロ）レーザー再結晶化を利用しない三次元半導体デバイス
上述のように、レーザー再結晶化が提案されているが、その後の３次元半導体デバイス開発の主流は、単結晶Si基板を転写又は剥離する方法に向かっている。この分野の従来技術の幾つかを以下に挙げる。
【００１１】
特許文献１：特開２００５−８６０８９号公報では、薄膜デバイス層のうち少なくとも一つを他の基板から剥離及び転写する工程を有している。
【００１２】
特許文献２：特開２００１−１８９４１９号公報では、レーザーSOIは結晶性の確保が難しいために、レーザー再結晶化法によらない方法を開発したと述べられている。この特許文献では、IC回路が形成された２枚の半導体基板を、IC回路同士が対向するようにかつ電気的に接続するように接着している。
【００１３】
非特許文献７：2005IEEE New Three-Dimensional Integration Technology Using Self-Assembly Technique, Fukushima et al では、例えば、DRAM,SRAM,フラッシュメモリ、論理LSI,パワーIC, アナロクLSI,MMIC,センサーチップなどを多層に積み上げることができるスーパースマットカット技術と称される技術が発表されている。この技術の骨子は、ウェーハ上に形成され、性能が良好であることが確認されたウェーハ例えば上記例ではDRAM,SRAM、フラッシュメモリなどのそれぞれが形成されたウェーハからチップを分離し、３次元的に積み上げるところにある。
【００１４】
（ハ）主・副ビーム方式レーザー照射
特許文献３：特許第２７４８３７７号公報（特開平１−１２８４２２号公報）は、ポリSiなどを主副２本のレーザーにより再結晶化する方法に関するものであり、特に、主ビーム照射により生じた融液が凝固する凝固端に副ビームを照射することにより融液の盛り上がりを押さえることを提案している。
【００１５】
特許文献４：特許第３２８９６８１号公報（特開２０００−２１７７６号公報）は、パルスレーザー照射により粒径が大きい多結晶Siを再結晶化する方法に関するものであり、第１のパルスレーザー光源から射出されたパルス光の照射により溶融した半導体が最高温度に達した後、固化が終了するまでの間に第２のパルスレーザーを射出することにより、加熱冷却過程の冷却速度を制御することを提案している。この提案の基礎になっている理論は良好な結晶を得るためには固化速度を低くすることが必要であるという考えである。また、生成した結晶はほぼ円形の結晶粒界を有する多結晶材料である。
【００１６】
特許文献５：特開２００１−１２６９８７号公報は、非晶質Siに、粒径が大きい結晶と微結晶が生成するエネルギーE１のエキシマレーザービームを照射し、次にE1よりエネルギーが低く微結晶を溶融して再結晶化できるエネルギーのエキシマレーザービームを照射することを提案している。
【００１７】
特許文献６：特開２００３−０６８６４４号公報は、パルスレーザー照射により粒径が大きい多結晶Siを再結晶化する方法に関するものであり、閉じられた結晶粒界をもつ材料が生成されている。また、この方法では、第１のパルスレーザー光によりSiを溶融させ、その後第２のパルスレーザー光によりSi結晶粒は完全には溶解させずに結晶粒を成長させている。
【００１８】
特許文献７：特開２００４−２０７６９１号公報は、微細幅のパルスレーザー光をシリコン薄膜に照射し、照射された部分のシリコン薄膜をレーザー光の照射領域の厚さ方向全域にわたって溶融凝固を繰返す方法をラテラル成長法の一つとして挙げ、ラテラル成長距離を長くする方法として、第１のレーザー光の照射領域を包含する領域に第２のレーザー光を照射する照射法を提案し、液体状態にある半導体を加熱し、結晶成長速度を低下させ、かくしてラテラル成長距離を長くし、個々の結晶が長い結晶からなる多結晶材料を生成することを提案している。
【００１９】
（ニ）レーザーアニール技術
非特許文献８：「レーザーアニールによるSi薄膜溶融、結晶化過程に基づく高性能poly-Si結晶化技術」、波多野他著、レーザー研究第３１巻(2003年)第１号、第57〜62頁は、エキシマレーザーにより極短時間での溶融凝固させるpoly Siの再結晶化につき次のような点を解明している：横方向結晶成長速度は7m/sである；結晶特性は粒径5μm以上、優先面方位110である；デバイス特性は、電界効果移動度460cm2/Vsである。
【００２０】
非特許文献９：”NMOS-Junction Integration Study with Ultra-High Temperature Non-Diffusive Laser Annealing for the 45nm Node and Below” Ext Abs 5 th International Workshop on Junction Technology, 2005, S 1-3, Pouydebaseque et alは、不純物の拡散距離に関しレーザーアニールはフラッシュアニールと同等であると述べている。
【００２１】
（ホ）レーザー再結晶化を利用するディスプレーデバイス
ところで、ディスプレーデバイスでは、一般に、耐熱温度が750℃以下の無アルカリガラスが使用されており、コーニング社からイーグル２０００との商品名で販売されている。基板上に塗布された絶縁膜上にポリシリコン薄膜トランジスタを形成したSOIウェーハが使用されている。このSOIウェーハでは、非晶質Siをエキシマレーザー照射により結晶化(ELC)することにより、非晶質Siトランジスタよりも100倍以上の電子移動度が達成している。
【００２２】
最近ディスプレーデバイス用SOIウェーハではさらに大きな進歩が達成されている（非特許文献１０：月刊ディスプレー，2003年2月号、別刷、「ＣＷラテラル結晶化（CLC）技術とガラス基板上高移動度低温ポリSi−TFT」佐々木伸夫、第43から50頁）。この文献では、ガラス基板を使用したSOIデバイスにおいて、TFTの移動度をバルク単結晶MOSFETに匹敵するように高めている。  非特許文献１０の記載を以下に引用する。
【００２３】
引用1：．．．従来の低温ポリSiの結晶化技術であるELC法と対比させて、CLC技術を説明する。ガラス基板上にバッファSiO2を堆積させ、その上にPCVDで堆積させたアモルファスSiをレーザー照射により結晶化する点は共通である。ELCではパルスレーザー照射を溶融領域を少しずつずらして繰返し行う。前の照射と次の照射の間の溶融領域の重ねは90―99%に及び、そのため各場所は10回から100回のパルス照射を受けることになる。この多数回のパルス照射によって結晶粒をそろえることができ、TFT特性のバラツキが抑制される。各回のパルスに対しては．．．下地SiO2との界面から上方に向かう結晶成長と側面からの結晶成長が起こるが、溶融幅0.4mmのうち、側面からの成長は高々数μmの長さをもつのみであり、大部分は下地界面から上方に成長した結晶粒領域である。パルス照射でも得られる側面からの狭い横方向成長領域のみからなる結晶をこの狭い領域幅である数μmのステップでレーザースポットをずらしつつ繰返し照射を行えばパルスレーザーでも造り出すことができる。
【００２４】
引用２：CLCでは、連続発振（CW）の固体レーザーを走査しつつ照射する。レーザースポットを当てたSi部分は溶融し、スポットが基板に対してラテラルに移動していくのに伴って結晶成長が起こる。即ち、ラテラル方向へのレーザースポットの連続走査により機械的にラテラルに成長させるのが特徴である。
【００２５】
引用３：CLCは常に溶融領域が存在し、その結果として1つの固液界面体が維持され、その固液界面のラテラルへの移動により結晶成長が行われるので、連続的かつ定常的な結晶成長プロセスである。
【００２６】
引用４：結晶粒界を顕在化するためにSeccoエッチした後の結晶表面のSEM写真である。CLCで得られた結晶は、ほぼ平行に結晶粒界のようなものが並んだ構造をもち、単結晶領域の大きさも現在広く用いられているエキシマレーザー結晶化（ELC）の0.3μm程度の結晶粒に比べ、圧倒的に大きく通常のTFTのチャネル領域の大きさを超えている。
【００２７】
引用５：ELCのポリSi-TFTでは結晶粒界にあるポテンシャルバリアをキャリアが超えなければならないため移動度低下が起こっていると考えられるが、CLCの平行な結晶粒界の走る向きにソース／ドレーン方向を形成すると、ランダムに発生する結晶粒界がTFTチャネル領域にたまたま存在したとしてもキャリアは粒界のポテンシャルバリアを超える必要がなくなり、チャネル領域に粒界が全くない場合と同等の大きなTFT移動度が得られる。
【００２８】
引用６：結晶化のスループットは、メルト幅と走査速度の積であるエリア走査速度で決まる。ELCではパルス周波数の制限から走査速度は非常に小さいがCLCでは大きな走査速度を得ることができる。但し、同一のレーザースポット形状で同一の照射パワーを保ったまま、単純に走査速度を大きくすると、．．．TFT移動度が低下してELCの値に近づく。このとき、結晶粒界は1方向にそろったフロー上の粒界からエキシマ−的な粒状（polygonal）の粒界へと変化しており、そのため粒界散乱が増加して移動度低下が起こったと理解できる。
【００２９】
引用７：走査速度による粒界形状の変化は、．．．固液界面の基板面に対する角度が垂直から斜めへと傾き、その結果、ラテラル成長からELCの垂直成長へと近づくためである。．．．CLCレーザー照射エネルギー密度を計算すると、スキャン速度20cm/sでは12.5J/cm2、200cm/sでは1.25J/cm2である。一方、ELCでは1回のパルス当たりのエネルギー密度は0.3J/cm2程度であるが、ELCでは90〜99%の重ね照射をするため、照射エネルギー密度は3〜30J/cm2となる。
【００３０】
引用８：トランジスタの移動度はレーザーの走査速度が遅い方が高くなっており、10J/cm2以上の照射エネルギーで500cm2/V-sec以上の移動度が得られている。
【００３１】
引用９：レーザーの波長は532nm, 出力変動は１％未満である。
【００３２】
引用１０
【００３３】
【表１】
2008004666.tif 000003
【００３４】
CLC法で得られたSi結晶層の方位はほぼ(100)である（非特許文献１１、IEDM01-747” High Performance Poly-Si TFT on a Glass by a Stable Scanning CW Laser Lateral Crystallization” (Akito Hara et al)。使用されたＣＷレーザーはダイオードポンプ固体連続波レーザー（10W, 532nm, Nd:YVO4）であり、スポット寸法は400×20μmである。厚さが250nmの非晶質Siをレーザー照射により結晶化している。
【００３５】
非特許文献１２（SID 02 DIGEST, 12.3: High Throughput CW-Laser Lateral Crystallization for Low-Temperature Poly-Si TFTS and Fabrication of 16 bit SRAMs and 270MHz Shift Registers, N. Sasaki et al, pp 154-156、は、非特許文献８とほぼ同じ内容であり、また、それぞれ150μmの幅及び６−７ワットの出力をもつ固体連続波レーザーを4本同時にかつ選択的に照射することにより、幅が150μmの単結晶領域を多数（図面では4列×５個＝２０個）形成している。各列の間は非晶質Siである。1列に各5個の単結晶Si間のSiは(100)に優先配向した多結晶であり、ここには移動度が遅くともよいピクセルデバイスが作られる。上記の20個の単結晶領域にSRAMなどのデバイスが製作される。
【００３６】
非特許文献１３（ECS, May 2005, Process Integration of Glass Substrate by CW-Laser Lateral Crystallization (CLC) Nobuo Sasaki）によると、CLC処理される非晶質Si層の厚さは40-250nmである。
【００３７】
非特許文献１４（Appl. Phys, Lett. 45(10), pp 1098-1100, 15 November 1984, “Melt-width  enhancement in the recrystallization of polycrystalline silicon-on-insulator by twin-laser-beam-induced substrate inter heating” Nobuo Sasaki et al）では、非晶質絶縁層上の多結晶SiをツインＣＷアルゴンレーザー照射・走査により再結晶化することにより、結晶粒界も亜粒界もない幅20μｍ、長さ1.8mmの再結晶化領域が形成されている。
【００３８】
通常、結晶粒界とは核から成長した結晶粒の境界である。一方、CLC法では引用２，３からは核発生がどこで起こっているか明らかではなく、引用４では「結晶粒界のようなもの」と記載されている。非特許文献１０では結晶粒界との用語が使用されている。これらの文献からは、レーザー走査方向で線状に見える欠陥が、果たして、通常の結晶粒界であるかどうか明確ではないが、本明細書ではCLC処理されたＳｉ層の構造に関しては引用文献１０に記載されている「結晶粒界」との用語をそのまま引用する。何れにせよ、結晶粒界が少なくなる方がトランジスタの特性は良好になることは明らかである。
【００３９】
(へ)大パワーレーザー
ところで、レーザー技術は日新月歩であり、最近の情報によると412W固体グリーンレーザーが開発された（非特許文献１５：2005年7月5日三菱電機株式会社の発表、インターネットで検索）。このレーザーは発振波長が532nmのパルス発振である。一般に連続(cw)発振にすると出力は1/10弱に低下すると考えられているが、この出力は上記した従来技術文献で使用されている連続発振レーザーの出力を大きく凌駕する。
【００４０】
（ト）絶縁膜
特許文献８：特表２００４−５３５０６２号公報は、MOS-FETのSiO2層はアモルファス的性質のためにSiの近傍の層は欠陥に充たされ、その結果スィッチング速度が低下していると述べている。この特許文献では、Si基板にSiを蒸着中にSi及びO（酸素）の単一原子層を形成するために、SiOx(0<x<2)となるように酸素を導入することにより絶縁膜の性質を改良している。
【特許文献１】特開２００５−８６０８９号公報
【特許文献２】特開２００1−１８９４１９号公報
【特許文献３】特許第２７４８３７７号公報
【特許文献４】特許第３２８９６８１号公報
【特許文献５】特開２００１−１２６９８７号公報
【特許文献６】特開２００３−０６８６４８号公報
【特許文献７】特開２００４−２０７７６９１号公報
【特許文献８】特表２００４−５３５０６２号公報
【非特許文献１】ECS,Vol1, No. 2, March-April, 1990, pp 137- 142, “Feasibility of 3D Integration”, Nobuo Sasaki
【非特許文献２】Mat. Res. Symp. Proc. Vol. 33(1984) “3-DIMENSIONAL INTEGRATION FABRICATED BY USING SEEDED LATERAL EPITAXIAL FILM ON SiO2” N. SASAKI et al.
【非特許文献３】Appl. Phys. Lett 44(10), 15 May, 1984m pp 994-996, Single crystalline Si islands on an amorphous insulating layer recrystallized by an indirect laser heating technique for three-dimensional integrated circuits. R. Mukai et al.
【非特許文献４】Journal of Electronic Materials, Vol. 15, No. 6, 1986, Laser-Recrystallized Film with a Control of Grain Boundary Location Using Surrounding Antiflection Cap Method
【非特許文献５】2000-IEDM, Selective Single-Crystalline-Silicon Growth at the Predefined Active Region of TFT’s on a Glass by Scanning CW Laser Irradiation. A. Hara et al.
【非特許文献６】2002-IEEE; High-Performance Single-Crystalline-Silicon TFT’s on a Non-Alkali Glass Substrate. Y. Sano et al.
【非特許文献７】2005IEEE New Three-Dimensional Integration Technology Using Self-Assembly Technique, Fukushima et al
【非特許文献８】「レーザーアニールによるSi薄膜溶融、結晶化過程に基づく高性能poly-Si結晶化技術」、波多野他著、レーザー研究第３１巻(2003年)第１号、第57〜62頁
【非特許文献９】”NMOS-Junction Integration Study with Ultra-High Temperature Non-Diffusive Laser Annealing for the 45nm Node and Below” Ext Abs 5 th International Workshop on Junction Technology, 2005, S 1-3, Pouydebaseque et al
【非特許文献１０】月刊ディスプレー，2003年2月号、別刷、「ＣＷラテラル結晶化（CLC）技術とガラス基板上高移動度低温ポリSi−TFT」佐々木伸夫、第43から50頁
【非特許文献１１】IEDM01-747” High Performance Poly-Si TFT on a Glass by a Stable Scanning CW Laser Lateral Crystallization” (Akito Hara et al).
【非特許文献１２】SID 02 DIGEST, 12.3: High Throughput CW-Laser Lateral Crystallization for Low-Temperature Poly-Si TFTS and Fabrication of 16 bit SRAMs and 270MHz Shift Regsiters, N. Sasaki et al, pp 154-156、
【非特許文献１３】ECS, May 2005, Process Integration of Glass Substrate by CW-Laser Lateral Crystallization (CLC) Nobuo Sasaki）
【非特許文献１４】Appl. Phys, Lett. 45(10), pp 1098-1100, 15 November 1984, “Melt-width  enhancement in the recrystallization of polycrystalline silicon-on-insulator by twin-laser-beam-induced substrate inter heating” Nobuo Sasaki et al）
【非特許文献１５】従来と同等の大きさで約2倍の高出力を実現、世界最高出力412Wの「固体グリーンレーザー」を開発、2005年7月5日三菱電機株式会社、インターネット検索文献
【非特許文献１６】「電子材料」2004年12月号別冊、超LSI製造・試験装置ガイドブック、CMP装置、第137〜14５頁
【発明の開示】
【発明が解決しようとする課題】
【００４１】
特許文献２で述べられているように,レーザー再結晶化による３次元デバイスは性能に問題があるとの見解が一般的であり、また非特許文献７で提案されているようにレーザーによらない３次元半導体デバイスの製造方法の開発が現在の主流である。確かに、非特許文献１で提案されているレーザー再結晶化技術により形成されたSi層の結晶性は劣っている。即ち、現在IC用半導体デバイスはますます微細化され、この結果として、高速化、小電力化、高信頼性が一層進展している。勿論、高密度化は非特許文献１の方法でも３次元構造により追求しているが、非特許文献1発表時の1990年代はパターンルールが500ｎｍ程度であり、現在は90nmである。近い将来は70nmになると予測されているという背景から、70〜90nmのパターンルールに適合するためにはＳｉ層の結晶性を良好にする必要がある。
【００４２】
本発明者らは非特許文献１０で提案された、基板がガラスであるディスプレー用SOIウェーハの製造方法、即ち固体連続波レーザー結晶化法を非特許文献１で発表されている３次元半導体デバイスの製造に適用することに着眼した。後者の半導体デバイスは演算装置、記憶装置などであり、クロックパルスが前者のディスプレーデバイスより高く、またパターンルールが前者より厳しいので、CLC結晶化のみでは結晶の特性が不充分である。特に、CLC結晶化で得られたSiはセコエッチで検出される粒界に見える転位、結晶欠陥などが多い。さらに、３次元半導体デバイスの一般的素材である単結晶Si基板にはIC回路素子が形成されているから、高温処理することはこれら素子の特性を劣化するおそれがある。
【００４３】
本発明者らは、先行する二つの段落で述べたような状況を考慮して、固体連続波レーザーを用いるCLC法により再結晶化されたSi（シリコン）層の結晶性を、現在ICに要求されている微細化及び高速化に対応できるように、改良するとともに、既存の半導体装置製造装置ラインを大幅に改造することなく3次元半導体デバイスを製造することを目的として、開発を行っている。
【００４４】
本出願人の一名は平成18年４月５日出願の特願２００６−１０４５０３号（以下「先願」という）において、半導体素子の回路が形成されているSi層上に絶縁膜を形成し、該絶縁膜上に多結晶Si層又は水素含有量が１原子％以下の非晶質Si層を積層し、前記多結晶Si層又は非晶質Si層にレーザーを照射しかつ走査することにより再結晶化又は結晶化したSi層中に別の半導体素子の回路を形成し、これらの回路を接続する３次元半導体デバイスの製造方法において、前記絶縁膜を,少なくともその上に回路素子が形成される部分について、CMPにより平坦化した後、前記多結晶Ｓｉ層又は非晶質Ｓｉ層を積層し、このSi層を再結晶化もしくは結晶化するレーザー照射及び走査を、エネルギーが照射面積当たり10J/cm2以上の固体連続波レーザーにより行い、レーザー照射され、再結晶化もしくは結晶化したＳｉ層に1014/cm2以上のドーズ量で水素イオンを添加し、その後前記再結晶化もしくは結晶化したSi層が溶融しない条件でレーザー加熱処理することを特徴とする３次元半導体デバイスの製造方法を提案した。さらに、水素イオン添加後のレーザー加熱の代わりに、900℃以下の温度でRTA(Rapid Thermal Processing)処理を行うことも提案した。
【００４５】
先願においては、CLC法について次のように考察した。即ち、CLC法によりELCよりも優れた移動度(cm2/Vs)が得られるレーザー走査速度は20〜100cm/sの範囲である（非特許文献１０、図７）。この速度は固液界面移動速度(VL)と等しく、また、Si単結晶の引き上げ法における引き上げ速度(Vc)は1〜2mm/min程度であり、やはり固液界面移動速度(Vc)は引き上げ速度と等しい。これらの比を計算するとVL= 100〜1000 Vc であり、10２〜103倍の相違がある。前掲図７ではレーザー走査が速くなると、移動度(cm/Vs)はELCのものと差がなくなっていることは、非常に速いレーザー走査速度に固液界面移動速度(VL)が追従できず、SiO2/Si界面などで核発生が起こる。
【００４６】
さらに、先願においては、固液界面移動速度VＬ が速い条件（即ちVL  ≫Vc）で薄膜SiがＣＬＣ法で再結晶化されると、固液界面を境にして固体側に位置するSi結晶は熱源、即ちレーザーによる溶融スポット、から急速に離れ、急速冷却になるため、結晶欠陥には至らないまでも結晶歪などが多くなると考えられると、考察した。
【００４７】
本発明者らはCLC法により発生する欠陥は次のような特長をもっていることに着目した。
（イ）欠陥はほぼレーザーの走査方向にＳｉ結晶内を伸びており、即ち、固液界面の移
動方向にほぼ沿う方向に伸びている。
（ロ）欠陥の発生状況、特に頻度は、下地のSiO2層の表面状態により影響される。即
ち、下地のSiO2膜との距離が近い位置でのSi層では、欠陥の発生状況は下地の粗
さなどにより影響される。
（ハ）ほとんどすべての欠陥がある程度伸びると消滅している。即ち、１本の線状欠陥
がレーザー走査方向の全長に伸びているのではない。このことは次のように解析
できる。欠陥は,相変化が起こる固液界面で発生しており、固液界面には欠陥の
種のようなものがある。固液界面がレーザー走査とともに移動すると、前記欠陥
の種から線状の欠陥が（再）結晶化したSi内を伸びる。欠陥が、ある程度伸びる
と、消滅し、完全なSi結晶が得られる。
（ニ）2本の欠陥が交差すると、1本に合体し、その後消滅する。
（ホ）上述の（イ）、（ロ）のように欠陥は伸び、ループは形成しない。
【００４８】
上記した欠陥の特長のうち、一旦発生した欠陥は必ず消滅しているから、欠陥のエネルギーは非常に小さいといえる。また線状欠陥を挟むSi原子はSi層がもっている熱により移動し易く、完全な結晶を形成しようとする。この際、欠陥のエネルギーは非常に小さいから完全結晶を形成しようとするSi原子は欠陥のエネルギーを超えて、欠陥を消滅させる、即ち取りも直さず完全結晶を形成する。この現象はSi自身がもっている熱によるアニールであるから、自己アニール（self annealing）ということができる。
【００４９】
上述のように、CLC法で生成する欠陥のエネルギーは非常に小さいが、かなりの欠陥が（再）結晶化したSi層内に残っており、このように欠陥を有する（再）結晶化Siの特性は、演算装置、記憶装置などのIC用デバイスに使用するには、不充分である。しかしながら、Si層自身は自己アニールするだけのエネルギーをもっているのであるから、CLC結晶化直後に補助的にレーザーエネルギーを付与すると、欠陥の消滅を促進することができる。
【課題を解決するための手段】
【００５０】
即ち、本発明は、半導体素子の回路が形成されているSi層上に絶縁膜を形成し、該絶縁膜上に多結晶Si層又は非晶質Si層を積層し、前記多結晶Si層又は水素含有量が１原子％以下の非晶質Si層にレーザーを照射しかつ走査することにより再結晶化又は結晶化したSi層中に別の半導体素子の回路を形成し、これらの回路を接続する３次元半導体デバイスの製造方法において、前記絶縁膜を、少なくともその上に回路素子が形成される部分について、CMPにより平坦化した後、前記多結晶Ｓｉ層又は非晶質Ｓｉ層を積層し、このSi層を再結晶化もしくは結晶化するレーザー照射及び走査を、エネルギーが照射面積当たり10J/cm2以上の固体連続波レーザーにより行い、前記固体連続波レーザー照射及び走査直後に前記再結晶化もしくは結晶化したSi層をレーザーアニールすることを特徴とする３次元半導体デバイスの製造方法に関するものである。続いて、本発明の特徴について説明する。
【００５１】
３次元半導体デバイス製造方法の出発材料は、半導体素子の回路が形成されているSi層であり、例えばトランジスタ、抵抗、コンデンサー、ダイオード、コンダクタンスなどの素子を電気的に接続した回路が形成されている単結晶(100)方位Si基板である。このSi基板は公知のSOI（Silicon on Insulator）基板であってもよい。また、単結晶Si基板に形成される回路は電気的特性が優れているが、高い電気的特性が要求されない、スイッチ回路、ロード（負荷）回路などの場合は、非晶質Si層もしくは多結晶Si層などを出発材料としてもよい。さらには、本出願人の一名が平成１８年１月２７日に出願した特願２００６−１８６５８号で提案された固体連続波レーザーにより（再）結晶化されたSi層を利用してもよい。この方法の要点は次の三つの段落００５２〜００５４で引用するとおりである。
【００５２】
第1方法：少なくも表面がSiO2からなる基板に、多結晶Si層又は水素濃度が１質量％以下の非晶質Si層（以下「Si層」とはこれらの両方を指す）を厚さ400nm以下に形成し、前記Si層に、レーザー光のスポットが照射される面積当たり10J/cm2以上のエネルギーで固体連続波レーザーを走査することにより、前記多結晶Si層を再結晶化しもしくは前記非晶質Si層を結晶化し、次に、前記固体連続波レーザーを走査したSi層の表面を、少なくとその上に回路素子が形成される部分について、ＣＭＰ(chemical mechanical polishing)処理した後,水素雰囲気で800〜1200℃の温度範囲で熱処理することを特徴とするSOIウェーハの製造方法。
【００５３】
第2方法：少なくとも表面がSiO2からなる基板に、水素濃度が１質量％以下でありかつ厚さが１〜10μmの非晶質Si層を形成し、前記非晶質Si層に、該層の表面積当たり10J/cm2以上のエネルギーで固体連続波レーザーを照射しかつ走査することにより、前記非晶質Si層の表面を結晶化し、その後、前記SiO2膜と結晶化していない前記非晶質層との界面における水素濃度が0.1質量％以上である状態で、800〜1200℃で熱処理をすることにより、結晶化したSiを前記非晶質Si層の内部に成長させることを特徴とするSOIウェーハの製造方法。
【００５４】
第1及び第2方法におけるSOIウェーハの出発材料は、トランジスタなどのデバイスが形成されていない単結晶Siウェーハに熱酸化などの周知の方法でSiO2膜を形成したものである。この単結晶Siウェーハの代わりに、Si引き上げ法でインゴットの上部又は下部で発生する方位が乱れたSi基板を用いてもよい。このような基板はダミーウェーハなどとして使用されており、製品となることはないが、本発明においては出発材料として使用することができる。また、多結晶Si基板なども使用することができる。SiO2膜の厚さは絶縁機能を十分に果たすことが必要である。一方、SiO2層が厚くなると、CLC処理中あるいは、デバイス製造工程での上下の層との熱膨張差が問題になるので4000nm以下が好ましい。
さらに，合成石英（SiO2）基板を使用することができる。石英基板は最近シリカサンドを原料として溶融法で製造する技術開発がなされており、ICの基板として使用できる高純度のものも市販されている。また、黒鉛、SiC、サファイアなども表面にSiO2膜をCVDで被着させて、使用することができる。
【００５５】
続いて、本発明にあっては、半導体素子の回路が形成されているSi層に、SiO2、SiN,Si3N4,SiONなどを公知の方法で形成する。以下の説明では、MOSFETのゲート絶縁膜として一般的に使用されているSiO2膜形成の例を具体的に説明する。SiO2膜形成方法は熱酸化法、CVD法及び高圧酸化法に大別される。熱酸化層はSi層のバルクを水分を含有する酸素ガスにより酸化させる方法である。現在ではパターンルールが90nmのデバイスを製造するためには800℃、30分の条件が採用されている。熱酸化法により形成されるSiO2膜は品質が優れている。CVD法はSiH4又はSi2H6を原料ガスとしてO2,CO2,N2O等により酸化させる方法であり、熱酸化法よりも低温で行われ、品質は劣る。高圧酸化法は500℃程度の低温でも厚さが10nm(100オングストローム)の酸化膜を形成することができる。
【００５６】
絶縁膜の機能は、素子により、（イ）下層と上層を電気的に絶縁する；（ロ）MOSトランジスタのゲート酸化膜、厚さは10nm(100オングストローム)程度である；（ハ）フラッシュメモリのゲート酸化膜；（ニ）MOSFETの耐圧を高めるLDD（Light Dosed Drain）のカバー膜などである。その他には（ホ）フラッシュメモリの絶縁膜である。フラッシュメモリは10年程度の長期使用が予定されており、その間ゲート酸化膜から繰返しホットエレクトロンが注入される。またゲート酸化膜の膜厚は現在10nm(100オングストローム)程度であるが、今後の微細化により７nm(70オングストローム)まで薄くなることが予測されている。
絶縁膜の機能改善法としては、特許文献８の方法が提案されているが、絶縁膜材質の変更を伴う。ところが、２次元デバイスでも３次元デバイスでも、SiO2、SiN,Si3N4,SiONなどの公知の材料の皮膜を公知の方法で厚さを10〜500nmに形成した後、ガスレーザー、エキシマレーザー、固体レーザーなどにより融点以下の温度で加熱することにより、稠密化を図り膜質及び耐圧を改善することができる。
【００５７】
次に、前記SiO2膜上に多結晶又は非晶質Siの何れかを形成する。これらのSi層成長方法自体は公知である。これらの例を説明する。
（イ）非晶質Si
SiH4 を原料ガスとしてプラズマCVD法により250〜350℃の温度で成長させることができる。プラズマCVD法により形成される非晶質Si層中では上記温度範囲に対応して15〜10原子％と多量の水素を含有している。水素は500〜600℃の結晶化温度以下の温度に加熱することにより、0.1〜１質量％以下に低下させることができる。さらに、非晶質Ｓｉはスパッタ又は蒸着により、水素含有量が極めて低い膜を成長することができる。また、ジシランを原料ガスとして400〜500℃で、あるいはモノシランを原料ガスとして550℃〜630℃で、減圧熱CVD法により非晶質Si層を成長させることができる。
（ロ）多結晶Si
SiH4, Si2H6を原料ガスとして、540〜620℃でLP-CVD法によりSiO2膜上に多結晶Siを形成することができる。また、前項（イ）で述べたプラズマCVD法により形成され、かつ水素濃度を0.1原子％未満とした非晶質Siを例えば600℃で1８〜20時間に加熱して多結晶Siとすることができる。
【００５８】
上述のように非特許文献１０の方法において、CLC処理されたSi層はいわゆる結晶粒界をもっているから、広義では多結晶材料に属する。本発明の方法において、SiO2膜上に積層される多結晶Siは、非特許文献１０における粒界がレーザー走査方向に伸び、面方向がそろった多結晶構造とは異なり、通常ＣＶＤ法などにより形成される粒状の結晶粒をもっている。
【００５９】
続いて、レーザー照射により非晶質Si層の結晶化もしくは多結晶Si層の再結晶化を行う。
（再）結晶化されたSi層に公知の方法により回路素子及びこれらを接続するコンダクターを形成し、また、前述した下層のSi単結晶基板中に形成された回路との接続を行う上下動通コンダクターを形成することにより３次元半導体デバイスが造られる。続いて、本発明の特徴である、CMP処理及び固体連続波レーザー照射を説明する。
【００６０】
段落番号００５５，００５６で説明したSiO2膜は微細凹凸を有している。本発明においては、レーザー照射を行う前にSiO2膜をCMPにより0.3〜1nm程度の粗さに平坦化することにより、Si層との界面の微視的凹凸を少なくする。この結果、レーザー照射の際の結晶粒界発生を抑える。なお、ＣＭＰ処理は第２層形成の段階では第2層の回路素子、例えばトランジスタが形成される部分の下地となる第1層のSiO2について行えばよいが、実際上はウェーハ全面に行われる。但し、スクライブラインなどが設定されているウェーハではスクライブラインを除いてＣMP処理を行うこともできる。CMPは非特許文献1６に記載された各種方法及び装置を使用することができる。
【００６１】
本発明において行う固体連続波レーザーの照射と横方向走査によるSiの再結晶は非特許文献１０に記載された引用1〜9の如きCLC法である。また、固体連続波レーザーとしては、出力10〜15W、波長532nmのものが現在提供されている。この出力では、固体連続波レーザーを照射する非晶質Si層の厚さが500nm（5000オングストローム）を超えると、層全体を固液界面移動により結晶化させることができなくなり、下地のSiO2膜界面での核発生が起こるので、これらの層の厚さは500nm以下とすることが必要である。なお、本明細書における説明において「結晶化」は、非晶質Siに該当し、多結晶Siの場合はレーザー照射により再結晶化が起こるが、これらを「結晶化」との用語で説明している。レーザー照射は窒素ガスまたはアルゴンガス雰囲気中で行うことが好ましい。
【００６２】
さらに、非晶質Si層の水素含有量が1質量%を超えると、レーザー照射時に剥離が発生するために、非晶質Si層の水素含有量は１質量％以下に抑える必要がある。次にレーザーのエネルギーを10J/cm2以上としたのはこのエネルギーを下回ると、Seccoエッチにより検出される結晶粒界が粒状となるからである。
【００６３】
結晶化したSi層の厚さに関係する事項を説明する。
（イ）SOI-ICの回路素子を形成するSi層の厚さは一般に20〜70nmである。現在は引き上
げ法で得られたSi結晶にデバイスを作っているから、上記の厚さのSi層を形成す
ることにはなんら問題がない。しかしながら、CLC法により調製されたSi結晶を
使用する場合は、上記の厚さの非晶質Si層を形成するか、あるいは一旦より厚い
非晶質Si又は多結晶Si層（以下、この段落及び次の段落では「非晶質Si層」と略
称する）を形成し、次に研摩により薄くするか、あるいは上部のみにデバイスを
作るかの選択を行うことになる。
（ロ）非晶質Si層の厚さが非常に薄いと、下地のSiO2膜にCMPを施さない条件で、例え
ば10nm以下であると、CLC結晶化された非晶質Si層は、下地のSiO2膜の影響を受
けて所望の(100)ではなく(111)などが多くなり、一方、厚さが200〜400nmの非晶
質Si層は、CLC結晶化後、下側約10nmを除いてほぼ（100）方位となる。したがっ
て、極く薄いSi層にデバイスを作る場合、あるいはある程度の厚さをもったSi層
に深い活性領域をもつデバイスを作る場合は、界面に存在する（100）以外の方
位の結晶を少なくすることが必要となる。
（ハ）デバイスの種類により高い移動度(mobility)が要求されるものと、例えば後述の
ＳRAMの負荷トランジスタのように、そうでないものがある。結晶性の要求は当
然前者については厳しくなり、後者は要求が比較的緩いので、薄い非晶質Si層を
形成し、その後水素添加などにより結晶性を改良する手法をとることができる。
【００６４】
以上の事項（イ）〜（ハ）を考慮して、本発明においては、次のような非晶質Si層の厚さ設定態様がある。
(a)100〜200nmの非晶質Si層を形成し、本発明の一連の処理を行い、その後CMPを行い、上記した２0〜７0nmの厚さを得る。これはSiO2膜界面のSi層は、自己アニール＋レーザーアニールにより結晶性は改善されるものの、界面の影響をできるだけ少なくしようとするものである。
(b)20〜70nmの非晶質Si層を形成し、自己アニール＋レーザーアニールを行う。この方法は高い移動度が要求されないデバイスを短い工程で造るという利点がある。
【００６５】
本発明は、先願で提案された水素添加処理後のレーザー加熱に対して、水素添加を行わず、レーザー結晶化直後にレーザーアニールを行うことを最大の特徴としている。なお、レーザーアニールとは、本発明においては自己アニールを促進する処理である。
レーザーアニールのレーザーは、連続波及びパルスの何れでもよく、その波長は特に限定されず、出力も特に限定されないが、表面当り0.2〜0.5J/cm2の範囲であることが好ましい。
【００６６】
結晶化のためのレーザーが固定式であって、Siウェーハが可動ステージに載置されている場合は、アニールのレーザーも固定し、一方結晶化のためのレーザー移動式の場合はレーザーアニールのためのレーザーも移動式とする。レーザー結晶化及びレーザーアニールを図４を参照して説明する。図中、５０は下地のSiO2膜、５２はSi層、５３は未だ結晶化していない非晶質Si層、５４は結晶化した単結晶Si,５５は固液界面である。
【００６７】
図４を参照して、CLC結晶化の際に発生する欠陥の発生と成長を説明する。結晶化のためのレーザービームは実際には幅をもっているが、Lとの線で示されている。レーザー走査方向は図面において左方向であるので、図４に図示された時点より前の時点(1)には固液界面は、図示の位置よりも右側に存在していた。この特定の時点で欠陥５６が発生し、図４に示された時点で欠陥５６aは固液界面５５とは連続していない。一方,前記時点(1)よりも後で、図４に示された時点より後の時点(2)では、固液界面で欠陥５６bが発生し、図４に示された現時点の固液界面５５と連続している。したがって、図４に示された時点では、固液界面５５には欠陥５６ｂを発生させる種が依然として存在しており、一方欠陥５６aに関しては固液界面５５には欠陥を発生させる種はなくなっている。一方では、欠陥５６aは、これ自身が種となって５４aの領域でも欠陥が成長しようとするが、同時に単結晶Siは自己アニールされているので、後者の作用が前者の作用に打ち勝って。欠陥５６aは領域５４aには伸びていない、すなわち成長が停止している。CLC結晶化により発生した欠陥が消滅しているように見えるのは、上記のように欠陥成長が停止していることに起因する。
【００６８】
以上のような欠陥の発生と成長を考慮して、本発明においては、レーザー照射により発生した固液界面５５の固体側、即ち単結晶Si５４内であって、固液界面５５にできるだけ近い位置に、アニールのためのレーザーを照射することにより欠陥５６の長さをできるだけ短くするものである。より詳しく述べると、固液界面５５では、特に下地SiO2膜の影響を受けて、欠陥の種が時々刻々異なった場所で発生しているので、固液界面での欠陥発生自体を阻止することはできないが、欠陥発生の瞬間から欠陥の成長と、完全な結晶を作るSi原子の運動が競合状態となるので、結晶化直後で温度が高い領域をレーザーアニールすることにより、欠陥５６がある程度成長することは避けられないが、欠陥の成長を阻止し、その長さを短くすることができる。なお、本発明の処理を行った後、先願の水素添加後のレーザー処理を行うと、欠陥が非常に少ないSi層を生成することができる。
【００６９】
ところで、CLC結晶化により発生した欠陥のうち、1nm以下の最表面に発生したものは、ケミカル洗浄により除去することができる。一方、Si層のうち下地SiO2膜から１〜2nm(10 〜20オングストローム)の深奥部に発生した欠陥はデバイスの特性にはほとんど影響しない。したがって、特に、レーザーアニールにより処理する対象となる欠陥は上記の際表面部と深奥部の中間にあるものである。
【００７０】
本発明法を実施するためのレーザー結晶化・アニール装置構成例を示す図５〜９を参照して、レーザーアニールをより詳しく説明する。
3次元デバイスの素材となるSi膜付基板６２はステージ６１上に載置されている。結晶化を行うレーザービームの発生源となる固体CWレーザー発信器６３と、レーザーアニールを行うレーザービームの発生源となるレーザー発振器６４を、設けており、それぞれに、アッテネ−ター６５，６７及び光学系６６、６８を直列に接続している。レーザー発振器６３、６４から出射したレーザービームは、図６に示すエネルギー分布をもっており、同心円状である。これをホモジナイザーを含む光学系６６，６８によりビームに整形する。すなわち、ホモジナイザーはビームの断面を多数に分割し、分割したビームを拡大又は縮小投影する。これらの整形ビーム長軸は図７のように台形であり、短軸は図８のように台形又は斜め台形となる。
【００７１】
図９に示すように、結晶化のためのレーザービーム７０及びアニールのためのレーザービーム７１は、光学系６６，６８により整形されている。レーザー７１はCLC結晶化したSi層であって固液界面の極近傍に接近した位置にアニールのための照射されている。これら二つのレーザービーム７０，７１が接近すると、両方のビームの領域でSi層が溶融するために、レーザービーム７１が意図するアニールを行うことができなくなる。一方、二つのレーザービーム７０，７１が離れすぎると、一旦発生した欠陥はSi結晶の自己アニールの効果だけで消滅するので、レーザーアニールの効果がなくなる。これらの点を考慮すると、レーザービーム７０，７１の間隔は0.02〜0.1μmが好ましい。なお、２本以上のレーザービーム７１をレーザー走査方向に配列することができる。
【００７２】
上述した方法により処理されたSi層をCMP処理した後、CVD（Chemical Vapor Deposition）によるエピタキシャル成長を行うと、さらに結晶性が良好なSi層を得ることができる。エピタキシャル成長は、下地のSi層をフッ酸等で水素ターミネ−ション処理した後、公知の方法で行うことができるが、450〜800℃の温度でSiH4,Si2H6ガス及びキャリアガスを低温エピタキシャル成長で行うことが好ましい。エピタキシャル成長がこの温度範囲内で低く、かつ真空度が高いほどエピタキシャル層の結晶性が良好になり、下地のSeccoエッチで検出される粒界状の欠陥がほとんどない結晶を成長させることができる。このようにして形成されたエピタキシャル層にトランジスタなどを形成する。なお、Si単結晶層の厚さを調整するエピタキシャル層の厚さは10〜10000nmが好ましい。
【発明を実施するための最良の形態】
【００７３】
本発明はあらゆるＩＣ用回路の３次元半導体デバイスを製造することができるが、図７に示す（抵抗を使用しない）６トランジスタ完全CMOS-SRAMを３次元に構成した実施例を図８及び９に示す。
図１０において、Q1,Q2は駆動トランジスタ（NMOS）であり、Q3,Q4が負荷トランジスタ(PMOS)であり、これらQ1,Q2,Q3,Q4がフリップフロップを構成している。 Q5,Q6 は選択トランジスタ(NMOS)であり、これらのゲートが開いた状態でビット線（Ｄ）をＨにすると、ビット線（Ｄバー）はＬ、即ちAが１、Ｂが０の書き込みが行われる。Ｈ、Ｌを逆にするとAが０、 Bが１となる。読み出しはワード線(W)をＨとし、Ｑ５、Ｑ６のゲートを開いて行う。
【００７４】
通常の２次元デバイスでは６個のトランジスタがSi基板上に形成・配列されているが、
本願明では、3個トランジスタＱ１、Ｑ３、Ｑ５又はＱ２，Ｑ４、Ｑ６を3層配列とすることにより、SRAMの占有面積を従来よりも少なくすることができる。図８及び９に示す実施例においては、Ｑ１を第1層レベル、Ｑ３を第２レベル、ワード線と接続されたＱ５を第3層レベルとして構成している。なお、Q2,Q4,Q6の構成も同様である。
【００７５】
図１１及び１２において、第1〜３層をそれぞれＬ１、Ｌ２、Ｌ３として示す。１０はｐ型(100)Ｓｉ基板であり、ソース１２、ドレーン１１及びこれらの中間のチャネル、熱酸化法で形成されたゲート絶縁膜（SiO2）１３、Ｎ＋ポリシリコン電極１４から構成されるMOSトランジスタ（Ｑ１）はSiO2からなる絶縁領域１５により素子分離されている。絶縁領域１５はshallow touch isolation技術で形成されている。
上記したトランジスタＱ１と、その上方に形成されCMOSの一方のトランジスタＱ３を分離する絶縁膜はCVDによるSiO2層１７として厚く形成されている。
【００７６】
SiO2層１７の上面17aはCMＰにより平坦化されており、その上に非晶質もしくは多結晶Si層の成膜、固体連続波レーザーによるCLC結晶化、水素処理、及びエキシマなどのレーザーによる熱処理などの一連のプロセスを経たSi層20（以下「レーザー結晶化Si層」という）が形成されている。なお、レーザー結晶化Si層20は一旦全体に成膜され一連の処理後パターニングされている。２１はチャネル領域、２２はp型ソース、２３はｐ型ドレーンである。２４はゲート絶縁膜、２５はp+型多結晶Siのゲート電極、２６は上下層及び同一レベルの層の素子分離を行う2層目のCVD-SiO2であり、その上面26aが平坦化され、その上に3層目のレーザー結晶化Si層3２が形成された状態が図示されている。
【００７７】
第1層及び第2層形成後に、Ｑ１のソースとＱ３のドレーンを接続するアルミニウム配線２７、及びＱ１とＱ５（図１１には図示せず）を接続するアルミニウム配線２８を、SiO2層１７，２６の窓開け及びアルミニウム蒸着により形成する。なお、アルミニウム配線２７の先端には抵抗を下げるためにN+埋め込み層３０を設けている。２９はＱ３を電源線（VDD）に接続するアルミニウム配線である。
アルミニウム配線２７〜３２を形成し、３層目のSiO2に層３５をCVDより形成した状態が図7に示されている。配線27〜32はデバイスが微細化するとW, W-Si, Co, Co-Siなどが必要となる。
【００７８】
図１２は図１１のA -A’線の断面図であり、特に第3層Ｌ３に形成されるトランジスタＱ５の構造を示している。上述のようにＱ５はレーザー結晶化Si層３２内に造られており、ソース３５、ドレーン３６、チャネル３７、ゲート絶縁膜（SiO2）３８、ゲート電極３９を有している。４１はQ3のソース３５に接続されるアルミニウム電極及び配線であり、ビット線と接続される。４２はQ3のドレーン３８と接続されるアルミニウム電極であり、Q1及びQ3と接続される。図示のSRAMは３層構造であるために、最上層のＣＶＤ−SiO2層３５の上面は電極の凹凸を反映しており、平坦化されていない。４５は防湿膜、４３はパッド部である。半導体デバイスの高速化には配線を短かくし、浮遊容量を小さくすることが有効であるが、このためには図８、９の配線に示すように、上下層貫通方式が有効である。
【００７９】
以上、図１１〜１２を参照して説明したように、本発明によると、SRAMの面積を少なくすることができるばかりでなく、第1及び第2層では平坦な層を積層しているので、各層上に連続した薄い膜を多段に配置することができる。
【００８０】
工程の順序としては、第1層デバイスが形成されたウェーハについて（１）SiO2膜形成（CVD及び熱酸化）、（２）非晶質もしくは多結晶Si層の形成、（３）本発明の第1第2方法によるＣＭＰ、レーザー結晶化・水素添加・熱処理、（４）不純物ドーピングによる各領域形成、（５）電極形成を行い、これら一連の段階を第2層及び第3層に関して繰返し、最後の縦方向のメタル用穴あけを行う。
実施例では3層デバイスを説明したが同様に4層以上のデバイスを製造することができるのはいうまでもない。
【産業上の利用可能性】
【００８１】
以上説明したように、本発明法により形成・調製されたレーザー結晶化Ｓｉ層は、結晶性が良好であるために、現在のＩＣデバイス用として要求される電気的特性を有している。また、本発明の３次元半導体デバイス製造では、素材には従来のSOIウェーハを使用することはあるが、それ以外には一切切断、貼り合わせ工程がないために、既存の二次元デバイス製造ラインで製造することができる。
現在のパターンルールである90nmのマスクを使用し、三層構成とすると、52nmのパターンルールに相当する微細化を達成することができる。この52nmは2〜3年先であるといわれているので、本発明法は2〜3年後の微細化を現時点で達成することができる。
【図面の簡単な説明】
【００８２】
【図１】非特許文献６においてキャップ層の断面を示す図である。
【図２】非特許文献６においてレーザー照射を受けているSi層の平面図である。
【図３】非特許文献６のトランジスタのソース及びドレーンを示す図面である。
【図４】ClC結晶化により発生する欠陥の説明図である。
【図５】レーザー結晶化・アニール装置構成例を示す図である。
【図６】レーザー発振器から出射されたビームのエネルギー分布を示す図である。
【図７】光学系により整形されたビームの長軸方向のエネルギーを示す図である。
【図８】光学系により整形されたビームの短軸方向のエネルギーを示す図である。
【図９】結晶化及びアニールを行うレーザービームの説明図である。
【図１０】完全CMOS  SRAMの回路図である。
【図１１】図4のSRAMの３次元構造図である。
【図１２】図7のA-A‘線断面図である。
【符号の説明】
【００８３】
１０―単結晶Si基板
１７−第1層CVD-SiO2
２６−第1層CVD-SiO2
１３、２４、３２−結晶化Si層（非晶質もしくは多結晶Si層をレーザー結晶化し、その後水素処理及びRTA等の熱処理を施したSi層）
５５−固液界面
７０−結晶化を行うレーザービーム
７１  アニールを行うレーザービーム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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