(57)【要約】【課題】  簡易な回路構成でオーバーシュートやメインスイッチングトランジスタおよび同期整流トランジスタに流れる貫通電流を防止する降圧ＤＣ−ＤＣコンバータの制御回路、降圧ＤＣ−ＤＣコンバータおよびその制御方法の制御方法を提供すること【解決手段】  メインスイッチングトランジスタＭ０がＮＭＯＳトランジスタで構成されている降圧ＤＣ−ＤＣコンバータの制御回路は、メインスイッチングトランジスタＭ０のゲートと接地電位との間に接続されて、メインスイッチングトランジスタＭ０のオフ指令に応じて導通するＭＯＳトランジスタＭ２を備えることを特徴とする。【選択図】  図１
2008245366.tif 000002
【特許請求の範囲】
【請求項１】
メインスイッチングトランジスタがＮＭＯＳトランジスタで構成されている降圧ＤＣ−ＤＣコンバータの制御回路であって、
前記メインスイッチングトランジスタのゲートと接地電位との間に接続されて、前記メインスイッチングトランジスタのオフ指令に応じて導通するＭＯＳトランジスタ
を備えることを特徴とする降圧ＤＣ−ＤＣコンバータの制御回路。
【請求項２】
請求項１に記載の降圧ＤＣ−ＤＣコンバータの制御回路であって、
前記メインスイッチングトランジスタのゲートに入力されるハイレベル入力が前記メインスイッチングトランジスタのドレインに入力される入力電圧よりも高電圧である駆動電圧により、前記メインスイッチングトランジスタのゲートを駆動するドライバ
を備えることを特徴とする降圧ＤＣ−ＤＣコンバータの制御回路。
【請求項３】
請求項２に記載の降圧ＤＣ−ＤＣコンバータの制御回路であって、
前記ドライバの接地側端子は、前記メインスイッチングトランジスタのソースに接続される
ことを特徴とする降圧ＤＣ−ＤＣコンバータの制御回路。
【請求項４】
請求項１に記載の降圧ＤＣ−ＤＣコンバータの制御回路であって、
前記駆動電圧が所定レベル以下であることを検出する検出部と、
前記検出部の検出結果に応じて、前記メインスイッチングトランジスタの前記オフ指令で前記ＭＯＳトランジスタを導通する制御部と、
を備えることを特徴とする降圧ＤＣ−ＤＣコンバータの制御回路。
【請求項５】
請求項１に記載の降圧ＤＣ−ＤＣコンバータの制御回路であって、
同期整流トランジスタを備えることを特徴とする降圧ＤＣ−ＤＣコンバータの制御回路。
【請求項６】
請求項５に記載の降圧ＤＣ−ＤＣコンバータの制御回路であって、
前記同期整流トランジスタのオフ指令に応じて、前記メインスイッチングトランジスタの導通制御を遅延させる第１遅延部と、
前記メインスイッチングトランジスタの前記オフ指令に応じて、前記同期整流トランジスタの導通制御を遅延させる第２遅延部と、
を備えることを特徴とする降圧ＤＣ−ＤＣコンバータの制御回路。
【請求項７】
メインスイッチングトランジスタがＮＭＯＳトランジスタで構成されている降圧ＤＣ−ＤＣコンバータであって、
前記メインスイッチングトランジスタのゲートと接地電位との間に接続されて、前記メインスイッチングトランジスタのオフ指令に応じて導通するＭＯＳトランジスタ
を備えることを特徴とする降圧ＤＣ−ＤＣコンバータ。
【請求項８】
請求項７に記載の降圧ＤＣ−ＤＣコンバータであって、
前記駆動電圧が所定レベル以下であることを検出する検出部と、
前記検出部の結果に応じて、前記メインスイッチングトランジスタの前記オフ指令で前記ＭＯＳトランジスタを導通する制御部と、
を備えることを特徴とする降圧ＤＣ−ＤＣコンバータ。
【請求項９】
請求項７に記載の降圧ＤＣ−ＤＣコンバータであって、
同期整流トランジスタを備えることを特徴とする降圧ＤＣ−ＤＣコンバータ。
【請求項１０】
メインスイッチングトランジスタがＮＭＯＳトランジスタで構成されている降圧ＤＣ−ＤＣコンバータの制御方法であって、
前記メインスイッチングトランジスタのオフ指令を発令するステップと、
前記メインスイッチングトランジスタの前記オフ指令に応じて、前記メインスイッチングトランジスタのゲートと接地電位との間を導通するステップと、
を備えることを特徴とする降圧ＤＣ−ＤＣコンバータの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、降圧ＤＣ−ＤＣコンバータの制御回路、降圧ＤＣ−ＤＣコンバータおよびその制御方法に関するものであって、特にメインスイッチングトランジスタがＮＭＯＳトランジスタである降圧ＤＣ−ＤＣコンバータ、降圧ＤＣ−ＤＣコンバータの制御回路および降圧ＤＣ−ＤＣコンバータの制御方法に関するものである。
【背景技術】
【０００２】
特許文献１の技術は、抵抗１０３とダイオードＤ１０１とスピードアップコンデンサＣ１０２の直列回路を設けて、この直列回路を抵抗分圧回路の、出力端子側の分圧抵抗Ｒ１０１に対して並列に接続することにより、起動時から抵抗Ｒ1０１の端子電圧が前記のダイオードＤ１０１をＯＮにさせるのに必要な１Ｖｆ以上になる段階からはこのダイオードＤ１０１がＯＮとなってスピードアップコンデンサＣ１０２の充電を開始する。このときのスピードアップコンデンサＣ１０２の充電電圧は最大でも電圧安定化動作時の抵抗Ｒ１０1の端子電圧と１Ｖｆとの差となり、スピードアップコンデンサＣ１０２の容量が小さくてもゆるやかな充電が行われる。これにより抵抗分圧回路の分圧比の変化もゆるやかに移行させ、出力電圧のオーバーシュートを防止するものである。
【０００３】
なお、オーバーシュートおよびアンダーシュートを防止する技術として特許文献２が開示されている。
【特許文献１】特開２００２−０８４７４１号公報
【特許文献２】特開２００５−１７４３５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１の技術では、外部に１つの抵抗素子と２つのダイオードと１つの容量素子が必要となるため、回路規模が大きくなり問題である。また、メインスイッチングトランジスタをＮＭＯＳトランジスタで構成し、同期整流トランジスタを用いた場合、メインスイッチングトランジスタの非導通タイミングが遅れるため、メインスイッチングトランジスタと同期整流トランジスタとが同時に導通状態となり、貫通電流が流れる。これにより、メインスイッチングや同期整流トランジスタが破損に至るおそれがあり問題である。
【０００５】
本発明は前記背景技術に鑑みなされたものであり、簡易な回路構成でオーバーシュートやメインスイッチングトランジスタおよび同期整流トランジスタに流れる貫通電流を防止する降圧ＤＣ−ＤＣコンバータの制御回路、降圧ＤＣ−ＤＣコンバータおよびその制御方法の制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
その解決手段は、メインスイッチングトランジスタがＮＭＯＳトランジスタで構成されている降圧ＤＣ−ＤＣコンバータの制御回路であって、前記メインスイッチングトランジスタのゲートと接地電位との間に接続されて、前記メインスイッチングトランジスタのオフ指令に応じて導通するＭＯＳトランジスタを備えることを特徴とする降圧ＤＣ−ＤＣコンバータの制御回路である。
【０００７】
また、他の解決手段は、メインスイッチングトランジスタがＮＭＯＳトランジスタで構成されている降圧ＤＣ−ＤＣコンバータであって、前記メインスイッチングトランジスタのゲートと接地電位との間に接続されて、前記メインスイッチングトランジスタのオフ指令に応じて導通するＭＯＳトランジスタを備えることを特徴とする降圧ＤＣ−ＤＣコンバータである。
【０００８】
また、他の解決手段は、メインスイッチングトランジスタがＮＭＯＳトランジスタで構成されている降圧ＤＣ−ＤＣコンバータの制御方法であって、前記メインスイッチングトランジスタのオフ指令を発令するステップと、前記メインスイッチングトランジスタの前記オフ指令に応じて、前記メインスイッチングトランジスタのゲートと接地電位との間を導通するステップと、を備えることを特徴とする降圧ＤＣ−ＤＣコンバータの制御方法である。
【０００９】
本発明の降圧ＤＣ−ＤＣコンバータの制御回路、降圧ＤＣ−ＤＣコンバータおよびその制御方法では、メインスイッチングトランジスタのオフ指令に応じて、ＭＯＳトランジスタが導通し、メインスイッチングトランジスタのゲートと接地電位が導通されることとなる。従って、降圧ＤＣ−ＤＣコンバータの起動時においても、メインスイッチングトランジスタを直ちに非導通にすることができる。これにより、本発明では、簡易な回路構成で、降圧ＤＣ−ＤＣコンバータの起動時における、出力電圧のオーバーシュート、出力電圧のバッテリ電圧への張り付きやメインスイッチングトランジスタおよび同期整流トランジスタの貫通電流を防止することができる。
【発明の効果】
【００１０】
本発明によれば、簡易な回路構成でオーバーシュート、出力電圧のバッテリ電圧への張り付きやメインスイッチングトランジスタおよび同期整流トランジスタに流れる貫通電流を防止する降圧ＤＣ−ＤＣコンバータの制御回路、降圧ＤＣ−ＤＣコンバータおよびその制御方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の降圧ＤＣ−ＤＣコンバータの制御回路、降圧ＤＣ−ＤＣコンバータおよびその制御方法について具体化した実施形態を図１〜図５に基づき図面を参照しつつ詳細に説明する。
【００１２】
図１は、本発明の動作を示す基本原理図である。降圧ＤＣ−ＤＣコンバータ１は、コイルＬと、容量素子Ｃと、メインスイッチングトランジスタＭ０と、同期整流トランジスタＭ１と、メインスイッチングトランジスタＭ０を駆動するドライバＤＲＶ１と、制御入力信号ＰＷＭのハイレベルをドライバＤＲＶ１の駆動電圧に変換するレベルシフタＬＳと、同期整流トランジスタＭ１を駆動するドライバＤＲＶ２と、を備えている。
【００１３】
さらに、降圧ＤＣ−ＤＣコンバータ１は、ＭＯＳトランジスタＭ２のゲートにその出力が接続されるドライバＤＲＶ３からなる強制ドライブ回路２を備えている。ＭＯＳトランジスタＭ２は、メインスイッチングトランジスタＭ０のゲートにドレインが接地電位にソースが接続されている。レベルシフタＬＳ、ドライバＤＲＶ２およびドライバＤＲＶ３の入力はＰＷＭ信号に接続されている。ドライバＤＲＶ１の電源側端子は、バッテリＢＡＴのバッテリ電圧ＰＶＤＤよりも高電圧の駆動電圧ＤＶＤＤに接続され、接地側端子は、メインスイッチングトランジスタＭ０、同期整流トランジスタＭ１およびコイルＬの一端が接続された接続点ＬＸに接続されている。コイルＬの他端には容量素子Ｃが接続され、その接続点から出力電圧ＶＯが出力されている。
【００１４】
また、降圧ＤＣ−ＤＣコンバータ１は、ダイオードＤ２と、ダイオードＤ３と、容量素子Ｃ１と、容量素子Ｃ２とから構成される公知のチャージポンプ回路３を備えている。ダイオードＤ２は、アノードが電源電圧ＶＢに、カソードが容量素子Ｃ１の一端およびダイオードＤ３のアノードに接続されている。また、ダイオードＤ３のカソードは、容量素子Ｃ２の一端に接続され、その接続点から駆動電圧ＤＶＤＤを出力する。容量素子Ｃ１の他端は接続点ＬＸに接続され、容量素子Ｃ２の他端は接地電位に接続されている。これにより、バッテリ電圧ＰＶＤＤ＋電源電圧ＶＢの電圧が駆動電圧ＤＶＤＤから出力される。
【００１５】
なお、ダイオードＤ１は起動時において、ドライバＤＲＶ１にバッテリ電圧ＰＶＤＤを供給するものであり、アノードがバッテリＢＡＴのプラス端子が接続され、カソードが駆動電圧ＤＶＤＤに接続されている。よって、駆動電圧ＤＶＤＤが十分上昇した後は、駆動電圧ＤＶＤＤからバッテリ電圧ＰＶＤＤへの逆流を防止する。
【００１６】
ここで、ドライバＤＲＶ１は、図示しないが、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタをバッテリ電圧ＰＶＤＤから接地電位に向けて直列に構成したインバータを２段直列にして構成されている。
降圧ＤＣ−ＤＣコンバータ１の起動時において、制御入力信号ＰＷＭがハイレベルからローレベルに遷移し、ドライバＤＲＶ１の電源側電圧すなわちバッテリ電圧ＰＶＤＤが十分昇圧されていない場合、ドライバＤＲＶ１内の最終段のインバータ内のＮＭＯＳトランジスタのＶｇｓ間に十分な電圧が印加されないため、その出力はただちに接続点ＬＸのレベルにならない。
しかしながら、ＭＯＳトランジスタＭ２のゲートにハイレベルが印加されるため、ＭＯＳトランジスタＭ２が導通し、メインスイッチングトランジスタＭ０のゲート電位をローレベルにする。
これにより、本発明では、簡易な回路構成で、降圧ＤＣ−ＤＣコンバータの起動時における、出力電圧のオーバーシュート、出力電圧のバッテリ電圧への張り付きやメインスイッチングトランジスタおよび同期整流トランジスタの貫通電流を防止することができる。
【００１７】
（第１実施形態）
図２は、第１実施形態にかかる降圧ＤＣ−ＤＣコンバータ１Ａの構成を示す回路図である。降圧ＤＣ−ＤＣコンバータ１Ａは、メインスイッチングトランジスタＭ０の非導通時間および同期整流トランジスタＭ１の非導通時間が固定である、いわゆるＯＦＦ／ＯＦＦ時間固定型のドライブ回路を備えている。
【００１８】
第１実施形態にかかる降圧ＤＣ−ＤＣコンバータ１Ａは、基本原理図の降圧ＤＣ−ＤＣコンバータ１に比して、制御入力信号ＰＷＭがハイレベルに遷移するのを遅延する第１遅延部４と、制御入力信号ＰＷＭがローレベルに遷移するのを遅延する第２遅延部５と、駆動電圧ＤＶＤＤが所定レベル以下であることを検出する検出部６と、制御入力信号ＰＷＭおよび検出部６の出力のＮＯＲ演算を行なうノアゲートＮＯＲ１とを備える点が異なっている。従って、異なる点のみを説明し、降圧ＤＣ−ＤＣコンバータ１と同様な点の説明は簡略化または省略する。
【００１９】
第１遅延部４は、遅延素子ＤＬ１と、アンドゲートＡＮＤ１とを備えている。アンドゲートＡＮＤ１の入力の一端には制御入力信号ＰＷＭが接続され、入力の他端には遅延素子ＤＬ１の出力が接続されている。また、遅延素子ＤＬ１の入力には制御入力信号ＰＷＭが接続されている。これにより、制御入力信号ＰＷＭがハイレベルに遷移する場合、遅延素子ＤＬ１の遅延時間分だけ遅延されることとなる。
【００２０】
第２遅延部５は、インバータＩＮＶ１と、遅延素子ＤＬ２と、ナンドゲートＮＡＮＤ１とを備えている。インバータＩＮＶ１の入力には制御入力信号ＰＷＭが接続されている。また、ナンドゲートＮＡＮＤ１の入力の一端にはインバータＩＮＶ１の出力が接続され、入力の他端には遅延素子ＤＬ２の出力が接続されている。さらに、遅延素子ＤＬ２の入力にはインバータＩＮＶ１の出力が接続されている。これにより、制御入力信号ＰＷＭがローレベルに遷移する場合、遅延素子ＤＬ２の遅延時間分だけ遅延されることとなる。
【００２１】
検出部６は、抵抗素子Ｒ１と、抵抗素子Ｒ２と、比較器ＣＭＰと、基準電圧ＥＲＥＦとを備えている。抵抗素子Ｒ１の一端は駆動電圧ＤＶＤＤに接続され、他端は比較器ＣＭＰの非反転入力および抵抗素子Ｒ２の一端に接続されている。抵抗素子Ｒ２の他端は接地電位に接続されている。すなわち、抵抗素子Ｒ１と抵抗素子Ｒ２との按分比で駆動電圧ＤＶＤＤを抵抗分割して、それらの接続点の電圧である駆動参照電圧ＶＰを、比較器ＣＭＰの非反転入力に入力している。一方、比較器ＣＭＰの反転入力には、閾値電圧ＶＲＥＦを出力する基準電圧ＥＲＥＦが接続されている。従って、駆動参照電圧ＶＰが閾値電圧ＶＲＥＦを下回る場合には、比較器ＣＭＰの出力はローレベルであり、駆動参照電圧ＶＰが閾値電圧ＶＲＥＦを上回る場合には、比較器ＣＭＰの出力はローレベルからハイレベルに遷移する。
【００２２】
ノアゲートＮＯＲ１は、入力の一端が制御入力信号ＰＷＭに接続され、入力の他端が検出部６の出力（すなわち、比較器ＣＭＰの出力）に接続されている。これにより、駆動参照電圧ＶＰが閾値電圧ＶＲＥＦを下回り、比較器ＣＭＰからローレベルが出力されている場合には、制御入力信号ＰＷＭを反転した出力がノアゲートＮＯＲ１から出力される。この場合、制御入力信号ＰＷＭがローレベルである場合には、ＭＯＳトランジスタＭ２のゲート電圧ＶＭ２Ｇはハイレベルとなり、ＭＯＳトランジスタＭ２が導通する。これにより、メインスイッチングトランジスタＭ０のゲート電圧ＶＭ０Ｇはローレベルとなり、メインスイッチングトランジスタＭ０は非導通となる。
【００２３】
駆動電圧ＤＶＤＤが上昇して、駆動参照電圧ＶＰが閾値電圧ＶＲＥＦを上回ると、比較器ＣＭＰの出力がハイレベルに遷移し、ノアゲートＮＯＲ１の出力は常にローレベルとなり、駆動電圧ＤＶＤＤが十分上昇した後では、メインスイッチングトランジスタＭ０に影響を与えない。
【００２４】
次いで、降圧ＤＣ−ＤＣコンバータ１Ａの動作について説明する。図３は、第１実施形態にかかる降圧ＤＣ−ＤＣコンバータ１Ａの動作を示すタイミングチャートである。
【００２５】
（１）において、制御入力信号ＰＷＭがローレベルからハイレベルに遷移すると、同期整流トランジスタＭ１のゲート電圧ＶＭ１Ｇがハイレベルからローレベルに遷移し、同期整流トランジスタＭ１が非導通となる。
【００２６】
（２）において、制御入力信号ＰＷＭがローレベルからハイレベルに遷移すると、遅延素子ＤＬ１の遅延時間経過後、メインスイッチングトランジスタＭ０のゲート電圧ＶＭ０Ｇがローレベルからハイレベルに遷移し、メインスイッチングトランジスタＭ０が導通する。これにより、バッテリＢＡＴのバッテリ電圧ＰＶＤＤがコイルＬに印加される。
【００２７】
（３）において、駆動参照電圧ＶＰが閾値電圧ＶＲＥＦを下回るため、制御入力信号ＰＷＭがハイレベルからローレベルに遷移するのに応じて、ＭＯＳトランジスタＭ２のゲート電圧ＶＭ２Ｇがローレベルからハイレベルに遷移する。
【００２８】
（４）において、ゲート電圧ＶＭ２Ｇがローレベルからハイレベルに遷移するため、ＭＯＳトランジスタＭ２が導通し、メインスイッチングトランジスタＭ０のゲート電圧ＶＭ０Ｇがハイレベルからローレベルに遷移する。これにより、第１実施形態の降圧ＤＣ−ＤＣコンバータ１Ａでは、起動時における、出力電圧のオーバーシュート、出力電圧のバッテリ電圧への張り付きやメインスイッチングトランジスタおよび同期整流トランジスタの貫通電流を防止することができる。
【００２９】
（５）において、制御入力信号ＰＷＭがハイレベルからローレベルに遷移すると、遅延素子ＤＬ２の遅延時間経過後、同期整流トランジスタＭ１のゲート電圧ＶＭ１Ｇがローレベルからハイレベルに遷移し、同期整流トランジスタＭ１が導通する。これにより、コイルＬに流れる電流の傾きが負の方向に反転する。
【００３０】
（６）において、制御入力信号ＰＷＭがローレベルからハイレベルに遷移するとＭＯＳトランジスタＭ２のゲート電圧ＶＭ２Ｇがローレベルとなり、ＭＯＳトランジスタＭ２が非導通となる。
【００３１】
（７）において、駆動参照電圧ＶＰが閾値電圧ＶＲＥＦを上回る。これにより、制御入力信号ＰＷＭがハイレベルからローレベルに遷移したとしても、ゲート電圧ＶＭ２Ｇはローレベルのままとなる。
【００３２】
以上詳細に説明したとおり、第１実施形態にかかる降圧ＤＣ−ＤＣコンバータ１Ａによれば、簡易な回路構成で、降圧ＤＣ−ＤＣコンバータ１Ａの起動時における、出力電圧ＶＯのオーバーシュート、出力電圧ＶＯのバッテリ電圧ＰＶＤＤへの張り付きやメインスイッチングトランジスタおよび同期整流トランジスタの貫通電流を防止することができる。
【００３３】
（第２実施形態）
図４は、第２実施形態にかかる降圧ＤＣ−ＤＣコンバータ１Ｂの構成を示す回路図である。降圧ＤＣ−ＤＣコンバータ１Ｂは、メインスイッチングトランジスタＭ０は、同期整流トランジスタＭ１が非導通のときに導通され、同期整流トランジスタＭ１は、メインスイッチングトランジスタＭ０が非導通のときに導通される貫通電流防止型（ＡＳＴ：Ａｎｔｉ  Ｓｈｏｏｔ  Ｔｈｒｏｕｇｈ）のドライブ回路を備えている。降圧ＤＣ−ＤＣコンバータ１Ｂでは、第１実施形態の降圧ＤＣ−ＤＣコンバータ１Ａに比して、アンドゲートＡＮＤ１、遅延素子ＤＬ１、インバータＩＮＶ１、ナンドゲートＮＡＮＤ１、遅延素子ＤＬ２およびドライバＤＲＶ１が削除され、ナンドゲートＮＡＮＤ２、ナンドゲートＮＡＮＤ３、インバータＩＮＶ２〜４およびドライバＤＲＶ４が追加されている部分が異なる部分である。そこで、以下の説明では異なる部分を中心に説明し、同一の部分についてはその説明を簡略化または省略する。
【００３４】
ＡＳＴ型のドライブ回路では、ナンドゲートＮＡＮＤ２の入力端子の一端は制御入力信号ＰＷＭに接続され、入力端子の他端はインバータＩＮＶ３の出力に接続されている。ナンドゲートＮＡＮＤ２の出力はレベルシフタＬＳを介して、ドライバＤＲＶ４に接続されている。ドライバＤＲＶ４の出力は、メインスイッチングトランジスタＭ０のゲートに接続されると共にインバータＩＮＶ４の入力に接続されている。
【００３５】
さらに、ＡＳＴ型のドライブ回路では、インバータＩＮＶ２の入力に制御入力信号ＰＷＭが接続され、ナンドゲートＮＡＮＤ３の入力の一端にインバータＩＮＶ２の出力が接続されている。ナンドゲートＮＡＮＤ３の入力の他端にはインバータＩＮＶ４の出力が接続され、ナンドゲートＮＡＮＤ３の出力は、ドライバＤＲＶ２の入力に接続されている。ドライバＤＲＶ２の出力は同期整流トランジスタＭ１のゲートに接続されると共にインバータＩＮＶ３の入力に接続されている。
【００３６】
上述した回路構成になっているため、制御入力信号ＰＷＭがローレベルからハイレベルに遷移したとしても、同期整流トランジスタＭ１のゲート電圧ＶＭ１Ｇがローレベルにならない限り、ナンドゲートＮＡＮＤ２の入力の一端がローレベルとなるため、メインスイッチングトランジスタＭ０のゲート電圧ＶＭ０Ｇはハイレベルとならない。一方、制御入力信号ＰＷＭがハイレベルからローレベルに遷移したとしても、メインスイッチングトランジスタＭ０のゲート電圧ＶＭ０Ｇがローレベルにならない限り、ナンドゲートＮＡＮＤ３の入力の一端がローレベルとなるため、同期整流トランジスタＭ１のゲート電圧ＶＭ１Ｇはハイレベルとならない。よって、メインスイッチングトランジスタＭ０および同期整流トランジスタＭ１が同時に導通になることによる貫通電流を防止することができる。
【００３７】
次いで、降圧ＤＣ−ＤＣコンバータ１Ｂの動作について説明する。図５は、第２実施形態にかかる降圧ＤＣ−ＤＣコンバータ１Ｂの動作を示すタイミングチャートである。
【００３８】
（１１）において、制御入力信号ＰＷＭがローレベルからハイレベルに遷移すると、同期整流トランジスタＭ１のゲート電圧ＶＭ１Ｇがハイレベルからローレベルに遷移し、同期整流トランジスタＭ１が非導通となる。
【００３９】
（１２）において、制御入力信号ＰＷＭがローレベルからハイレベルに遷移し、かつ、同期整流トランジスタＭ１のゲート電圧ＶＭ１Ｇがローレベルであるため、メインスイッチングトランジスタＭ０のゲート電圧ＶＭ０Ｇがローレベルからハイレベルに遷移し、メインスイッチングトランジスタＭ０が導通する。これにより、バッテリＢＡＴのバッテリ電圧ＰＶＤＤがコイルＬに印加される。
【００４０】
（１３）において、駆動参照電圧ＶＰが閾値電圧ＶＲＥＦを下回るため、制御入力信号ＰＷＭがハイレベルからローレベルに遷移するのに応じて、ＭＯＳトランジスタＭ２のゲート電圧ＶＭ２Ｇがローレベルからハイレベルに遷移する。
【００４１】
（１４）において、ゲート電圧ＶＭ２Ｇがローレベルからハイレベルに遷移するため、ＭＯＳトランジスタＭ２が導通し、メインスイッチングトランジスタＭ０のゲート電圧ＶＭ０Ｇがハイレベルからローレベルに遷移する。これにより、第１実施形態の降圧ＤＣ−ＤＣコンバータ１Ｂでは、起動時における、出力電圧のオーバーシュートを防止することができる。
【００４２】
（１５）において、制御入力信号ＰＷＭがハイレベルからローレベルに遷移し、かつ、メインスイッチングトランジスタＭ０のゲート電圧ＶＭ０Ｇがローレベルであるため、同期整流トランジスタＭ１のゲート電圧ＶＭ１Ｇがローレベルからハイレベルに遷移し、同期整流トランジスタＭ１が導通する。これにより、コイルＬに流れる電流の傾きが反転する。
【００４３】
（１６）において、制御入力信号ＰＷＭがローレベルからハイレベルに遷移するとＭＯＳトランジスタＭ２のゲート電圧ＶＭ２Ｇがローレベルとなり、ＭＯＳトランジスタＭ２が非導通となる。
【００４４】
（１７）において、駆動参照電圧ＶＰが閾値電圧ＶＲＥＦを上回る。これにより、制御入力信号ＰＷＭがハイレベルからローレベルに遷移したとしても、ゲート電圧ＶＭ２Ｇはローレベルのままとなる。
【００４５】
以上詳細に説明したとおり、第２実施形態にかかる降圧ＤＣ−ＤＣコンバータ１Ｂによれば、簡易な回路構成で、降圧ＤＣ−ＤＣコンバータ１Ｂの起動時における、出力電圧ＶＯのオーバーシュートや出力電圧ＶＯがバッテリ電圧ＰＶＤＤに張り付くことを防止することができる。
【００４６】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、第２実施形態においては、インバータＩＮＶ３およびインバータＩＮＶ４で構成されるＡＳＴ型の降圧ＤＣ−ＤＣコンバータ１Ｂについて説明したが、本発明はこれに限定されるものではなく、インバータＩＮＶ３およびインバータＩＮＶ４に遅延素子を接続した構成にも同様に適用することができることは言うまでもない。
【００４７】
インバータＩＮＶ３は第１遅延部の一例、インバータＩＮＶ４は第２遅延部の一例、チャージポンプ回路３は駆動電圧生成部の一例、ノアゲートＮＯＲ１は制御部の一例である。
【００４８】
ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
（付記１）  メインスイッチングトランジスタがＮＭＯＳトランジスタで構成されている降圧ＤＣ−ＤＣコンバータの制御回路であって、
前記メインスイッチングトランジスタのゲートと接地電位との間に接続されて、前記メインスイッチングトランジスタのオフ指令に応じて導通するＭＯＳトランジスタ
を備えることを特徴とする降圧ＤＣ−ＤＣコンバータの制御回路。
（付記２）  付記１に記載の降圧ＤＣ−ＤＣコンバータの制御回路であって、
前記メインスイッチングトランジスタのゲートに入力されるハイレベル入力が前記メインスイッチングトランジスタのドレインに入力される入力電圧よりも高電圧である駆動電圧により、前記メインスイッチングトランジスタのゲートを駆動するドライバ
を備えることを特徴とする降圧ＤＣ−ＤＣコンバータの制御回路。
（付記３）  付記２に記載の降圧ＤＣ−ＤＣコンバータの制御回路であって、
前記ドライバの接地側端子は、前記メインスイッチングトランジスタのソースに接続される
ことを特徴とする降圧ＤＣ−ＤＣコンバータの制御回路。
（付記４）  付記１に記載の降圧ＤＣ−ＤＣコンバータの制御回路であって、
前記駆動電圧が所定レベル以下であることを検出する検出部と、
前記検出部の検出結果に応じて、前記メインスイッチングトランジスタの前記オフ指令で前記ＭＯＳトランジスタを導通する制御部と、
を備えることを特徴とする降圧ＤＣ−ＤＣコンバータの制御回路。
（付記５）  付記１に記載の降圧ＤＣ−ＤＣコンバータの制御回路であって、
同期整流トランジスタを備えることを特徴とする降圧ＤＣ−ＤＣコンバータの制御回路。
（付記６）  付記５に記載の降圧ＤＣ−ＤＣコンバータの制御回路であって、
前記同期整流トランジスタのオフ指令に応じて、前記メインスイッチングトランジスタの導通制御を遅延させる第１遅延部と、
前記メインスイッチングトランジスタの前記オフ指令に応じて、前記同期整流トランジスタの導通制御を遅延させる第２遅延部と、
を備えることを特徴とする降圧ＤＣ−ＤＣコンバータの制御回路。
（付記７）  メインスイッチングトランジスタがＮＭＯＳトランジスタで構成されている降圧ＤＣ−ＤＣコンバータであって、
前記メインスイッチングトランジスタのゲートと接地電位との間に接続されて、前記メインスイッチングトランジスタのオフ指令に応じて導通するＭＯＳトランジスタ
を備えることを特徴とする降圧ＤＣ−ＤＣコンバータ。
（付記８）  付記７に記載の降圧ＤＣ−ＤＣコンバータであって、
前記メインスイッチングトランジスタのゲートに入力されるハイレベル入力が前記メインスイッチングトランジスタのドレインに入力される入力電圧よりも高電圧である駆動電圧により、前記メインスイッチングトランジスタのゲートを駆動するドライバ
を備えることを特徴とする降圧ＤＣ−ＤＣコンバータ。
（付記９）  付記８に記載の降圧ＤＣ−ＤＣコンバータであって、
前記駆動電圧を生成する駆動電圧生成部
を備えることを特徴とする降圧ＤＣ−ＤＣコンバータ。
（付記１０）  付記８に記載の降圧ＤＣ−ＤＣコンバータであって、
前記ドライバの接地側端子は、前記メインスイッチングトランジスタのソースに接続される
ことを特徴とする降圧ＤＣ−ＤＣコンバータ。
（付記１１）  付記７に記載の降圧ＤＣ−ＤＣコンバータであって、
前記駆動電圧が所定レベル以下であることを検出する検出部と、
前記検出部の結果に応じて、前記メインスイッチングトランジスタの前記オフ指令で前記ＭＯＳトランジスタを導通する制御部と、
を備えることを特徴とする降圧ＤＣ−ＤＣコンバータ。
（付記１２）  付記７に記載の降圧ＤＣ−ＤＣコンバータであって、
同期整流トランジスタを備えることを特徴とする降圧ＤＣ−ＤＣコンバータ。
（付記１３）  付記１２に記載の降圧ＤＣ−ＤＣコンバータであって、
前記同期整流トランジスタのオフ指令に応じて、前記メインスイッチングトランジスタの導通制御を遅延させる第１遅延部と、
前記メインスイッチング素子の前記オフ指令に応じて、前記同期整流トランジスタの導通制御を遅延させる第２遅延部と、
を備えることを特徴とする降圧ＤＣ−ＤＣコンバータ。
（付記１４）  メインスイッチングトランジスタがＮＭＯＳトランジスタで構成されている降圧ＤＣ−ＤＣコンバータの制御方法であって、
前記メインスイッチングトランジスタのオフ指令を発令するステップと、
前記メインスイッチングトランジスタの前記オフ指令に応じて、前記メインスイッチングトランジスタのゲートと接地電位との間を導通するステップと、
を備えることを特徴とする降圧ＤＣ−ＤＣコンバータの制御方法。
（付記１５）  付記１４に記載の降圧ＤＣ−ＤＣコンバータの制御方法であって、
前記メインスイッチングトランジスタのゲートに入力されるハイレベル入力が、前記メインスイッチングトランジスタのドレインに入力される入力電圧よりも高電圧にされる前記メインスイッチングトランジスタのゲートを駆動するステップ
を備えることを特徴とする降圧ＤＣ−ＤＣコンバータの制御方法。
（付記１６）  付記１４に記載の降圧ＤＣ−ＤＣコンバータの制御方法であって、
前記駆動電圧が所定レベル以下であることを検出するステップと、
前記検出するステップの結果に応じて、前記オフ指令で前記ＭＯＳトランジスタを導通するステップと、
を備えることを特徴とする降圧ＤＣ−ＤＣコンバータの制御方法。
【図面の簡単な説明】
【００４９】
【図１】本発明の動作を示す基本原理図である。
【図２】第１実施形態にかかる降圧ＤＣ−ＤＣコンバータの構成を示す回路図である。
【図３】第１実施形態にかかる降圧ＤＣ−ＤＣコンバータの動作を示すタイミングチャートである。
【図４】第２実施形態にかかる降圧ＤＣ−ＤＣコンバータの構成を示す回路図である。
【図５】第２実施形態にかかる降圧ＤＣ−ＤＣコンバータの動作を示すタイミングチャートである。
【図６】従来技術の降圧ＤＣ−ＤＣコンバータの構成を示す回路図である。
【符号の説明】
【００５０】
１、１Ａ、１Ｂ  降圧ＤＣ−ＤＣコンバータ
２  強制ドライブ回路
３  チャージポンプ回路
４  第１遅延部
５  第２遅延部
６  検出部
ＮＯＲ１  ノアゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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