(57)【要約】【課題】チャタリングのない安定的な信号を出力可能なコンパレータ回路を実現する。【解決手段】コンパレータ回路は、比較器（１１）、パルス生成部（１５）及びスイッチング素子（１６）を備えている。比較器（１１）は、第１及び第２の入力端子に入力信号及びスライスレベル信号をそれぞれ受け、これらの電圧の大小比較をして当該比較結果を出力する。パルス生成部（１５）は、比較器（１１）の出力を受け、当該出力の論理レベルの変化に応じてパルスを生成する。スイッチング素子（１６）は、比較器（１１）の出力端子と第２の入力端子との間に設けられ、パルスを受けたときオン状態となる。【選択図】図１
2008066939.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２の入力端子に入力信号及びスライスレベル信号をそれぞれ受け、これらの電圧の大小比較をして当該比較結果を出力する比較器と、
前記比較器の出力を受け、当該出力の論理レベルの変化に応じてパルスを生成するパルス生成部と、
前記比較器の出力端子と第２の入力端子との間に設けられ、前記パルスを受けたときオン状態となるスイッチング素子とを備えた
ことを特徴とするコンパレータ回路。
【請求項２】
請求項１に記載のコンパレータ回路において、
前記パルス生成部は、前記入力信号の周波数に応じて前記パルスの幅を設定する
ことを特徴とするコンパレータ回路。
【請求項３】
請求項１に記載のコンパレータ回路において、
前記スイッチング素子は、トライステートバッファである
ことを特徴とするコンパレータ回路。
【請求項４】
請求項１に記載のコンパレータ回路において、
基準電圧ノードと前記比較器の第２の入力端子との間に設けられた第１の抵抗素子と、
前記スイッチング素子と並列に、かつ、前記比較器の出力端子と第２の入力端子との間に設けられた第２の抵抗素子とを備えた
ことを特徴とするコンパレータ回路。
【請求項５】
請求項４に記載のコンパレータ回路において
前記第１及び第２の抵抗素子の少なくとも一方は、可変抵抗素子である
ことを特徴とするコンパレータ回路。
【請求項６】
請求項１に記載のコンパレータ回路において、
基準電圧ノードと前記比較器の第２の入力端子との間に設けられた抵抗素子と、
前記スイッチング素子と直列に、かつ、前記比較器の出力端子と第２の入力端子との間に設けられた容量素子とを備えた
ことを特徴とするコンパレータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンパレータ回路に関し、特に、出力信号のチャタリングを抑制するコンパレータ回路に関する。
【背景技術】
【０００２】
入力アナログ信号を２値の論理信号に変換するのにコンパレータ回路がよく用いられる。コンパレータ回路に入力される信号にノイズが重畳されていると、コンパレータ回路の出力信号にチャタリングが生じてしまう。従来、コンパレータ回路におけるチャタリングを抑制するために、コンパレータ回路の出力を抵抗分圧して正帰還させることにより、スライスレベルにヒステリシス幅を持たせているものがある（例えば、特許文献１参照）。
【特許文献１】特開昭５９−２１４３１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記の技術では、回路の帰還部分に設けられた抵抗素子が、コンパレータ回路の出力端子及び出力側の配線における寄生容量とともに、出力信号に対してローパスフィルタとして作用するため、スライスレベルの電圧波形になまりが生じ、スライスレベルのヒステリシス動作が遅れてしまう。したがって、コンパレータ回路の出力の論理レベルが変化した直後には、スライスレベルが即座に所望の電圧に切り替わらないため、入力信号に重畳されたノイズに起因して出力信号にチャタリングが発生することがある。
【０００４】
上記の問題に鑑み、本発明は、コンパレータ回路の出力信号におけるチャタリングを抑制することを課題とする。
【課題を解決するための手段】
【０００５】
上記の課題を解決するために本発明が講じた手段は、コンパレータ回路として、第１及び第２の入力端子に入力信号及びスライスレベル信号をそれぞれ受け、これらの電圧の大小比較をして当該比較結果を出力する比較器と、比較器の出力を受け、当該出力の論理レベルの変化に応じてパルスを生成するパルス生成部と、比較器の出力端子と第２の入力端子との間に設けられ、パルスを受けたときオン状態となるスイッチング素子とを備えたものとする。
【０００６】
これによると、比較器からの出力の論理レベルの変化に応じて生成されたパルスの出力期間だけ、比較器の出力が当該コンパレータ回路のスライスレベル信号として第２の入力端子に帰還される。回路の帰還部分には抵抗素子が設けられていないため、ローパスフィルタが形成されることはなく、比較器からの出力の論理レベルが変化した後、直ちに比較器の出力がスライスレベル信号として与えられる。したがって、入力信号に重畳されたノイズの影響を受けにくくなり、コンパレータ回路の出力信号におけるチャタリングを抑制することができる。
【０００７】
好ましくは、パルス生成部は、入力信号の周波数に応じてパルスの幅を設定するものとする。これによると、入力信号の周波数が大きいときには短いパルスを出力する一方、入力信号の周波数が小さいときには長めのパルスを出力して比較器の出力の帰還を制御し、コンパレータ回路としての機能を損なうことなく、適切に出力信号のチャタリングを抑制することができる。
【０００８】
具体的には、スイッチング素子は、トライステートバッファである。
【０００９】
好ましくは、上記のコンパレータ回路は、基準電圧ノードと比較器の第２の入力端子との間に設けられた第１の抵抗素子と、スイッチング素子と並列に、かつ、比較器の出力端子と第２の入力端子との間に設けられた第２の抵抗素子とを備えたものとする。これによると、スライスレベル信号にヒステリシス特性を持たせることができるため、出力信号のチャタリングをより効果的に抑制することができる。
【００１０】
より好ましくは、第１及び第２の抵抗素子の少なくとも一方は、可変抵抗素子とする。これによると、上記のヒステリシス幅を容易に調整することが可能となる。
【００１１】
また、好ましくは、上記のコンパレータ回路は、基準電圧ノードと比較器の第２の入力端子との間に設けられた抵抗素子と、スイッチング素子と直列に、かつ、比較器の出力端子と第２の入力端子との間に設けられた容量素子とを備えたものとする。
【００１２】
これによると、パルス出力期間は容量素子と抵抗素子とがスイッチング素子を介して電気的に接続状態となり、比較器の出力信号に対してハイパスフィルタとして作用する。このため、出力信号のエッジ部分のみが抽出されたものがスライスレベル信号として与えられる。したがって、比較器の出力の論理レベルが変化した直後における出力信号のチャタリングを抑制することが可能となる。また、容量値及び抵抗値を適宜設定することで、これらの値によって定められる時定数で比較器の出力値から所定値にスライスレベル信号を収束させることができるため、パルス幅の制御を行わなくても容易にスライスレベル信号の電圧調整を行うことができる。
【発明の効果】
【００１３】
以上、本発明によると、チャタリングのない安定的な信号を出力可能なコンパレータ回路が実現される。
【発明を実施するための最良の形態】
【００１４】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【００１５】
（第１の実施形態）
図１は、第１の実施形態に係るコンパレータ回路の構成を示す。コンパレータ回路１Ａは、比較器１１、基準電圧源１２、抵抗素子１３及び１４、パルス生成部１５及びスイッチング素子１６を備えている。
【００１６】
比較器１１は、−側入力端子に入力信号Ｖinを、＋側入力端子にスライスレベル信号Ｖslを受け、これらの電圧の大小比較をして、その比較結果を出力信号Ｖoutとして出力する。具体的には、比較器１１は、入力信号Ｖinの電圧がスライスレベル信号Ｖslの電圧よりも大きいとき出力信号Ｖoutの論理レベルを“Ｌ”に設定する一方、信号Ｖinの電圧が信号Ｖslの電圧よりも小さいとき信号Ｖoutの論理レベルを“Ｈ”に設定する。
【００１７】
基準電圧源１２は基準電圧Ｖrefを生成するものであり、その一方の端子はＧＮＤに接続され、他方の端子は抵抗素子１３に接続されている。また、抵抗素子１３は、基準電圧源１２と比較器１１の＋側入力端子との間に接続されており、抵抗素子１４は、比較器１１の出力端子と＋側入力端子との間に接続されている。つまり、スライスレベル信号Ｖslは、出力信号Ｖoutと基準電圧Ｖrefとの差分電圧が抵抗素子１３及び１４で分圧されたものとして与えられる。このとき、スライスレベル信号Ｖslの電圧は、基準電圧Ｖrefを中心として、上下にＲ１／（Ｒ１＋Ｒ２）＊｜Ｖout−Ｖref｜のヒステリシス幅を持っていることになる。ここで、Ｒ１及びＲ２は、それぞれ抵抗素子１３及び１４の抵抗値である。説明の便宜のため、上記のヒステリシス幅を有するスライスレベル信号Ｖslのうち大きい方を電圧Ｖsl(H)、小さい方を電圧Ｖsl(L)とする。なお、抵抗素子１３及び１４の少なくとも一方を可変抵抗素子とすることにより、上記のヒステリシス幅の調整を容易に行うことができる。
【００１８】
パルス生成部１５は、出力信号Ｖoutの論理レベルが“Ｈ”から“Ｌ”又は“Ｌ”から“Ｈ”へ変化したとき、入力信号Ｖinの周波数に応じた幅のパルスｐｕを出力する。具体的には、パルス生成部１５は、一定の周期で入力信号Ｖinのパルス数をカウントすることで信号Ｖinの周波数を検出し、当該検出した周波数におよそ反比例したパルス幅を設定する。すなわち、パルス生成部１５は、信号Ｖinの周波数が高いほどパルス幅を短く設定し、信号Ｖinの周波数が低いほどパルス幅を長く設定する。
【００１９】
スイッチング素子１６は、比較器１１の出力端子と＋側入力端子との間に接続され、パルスｐｕを受けている間だけオン状態に制御される。これにより、比較器１１の＋側入力端子には、出力信号Ｖoutを帰還させたものがスライスレベル信号Ｖslとして与えられる。スイッチング素子１６は、トライステートバッファであってもよい。トライステートバッファでは、出力をハイインピーダンスにすることができるため、その出力端における充放電を抑制でき、消費電力の低減が可能となる。
【００２０】
図２は、コンパレータ回路１Ａの動作波形図を示す。図２の上段は入力信号Ｖinを、中段はスライスレベル信号Ｖslを、下段は出力信号Ｖoutをそれぞれ示している。今、スライスレベルＶslは電圧Ｖsl(H)であるとする。入力信号Ｖinが電圧Ｖsl(H)を超えると、出力信号Ｖoutの論理レベルは“Ｈ”から“Ｌ”へ変化し、パルスｐｕが出力される。パルス出力期間中、スライスレベル信号Ｖslは電圧Ｖout(L)となる。そして、パルス出力が終了すると、スライスレベル信号Ｖslは電圧Ｖsl(L)となる。続いて、入力信号Ｖinが電圧Ｖsl(L)を下回ると、出力信号Ｖoutの論理レベルは“Ｌ”から“Ｈ”へ変化し、パルスｐｕが出力される。パルス出力期間中、スライスレベル信号Ｖslは電圧Ｖout(H)となる。そして、パルス出力が終了すると、スライスレベル信号Ｖslは電圧Ｖsl(H)となる。
【００２１】
以上、本実施形態によると、比較器の出力信号の論理レベルが変化すると、すぐさまスライスレベル信号が切り替わるため、コンパレータ回路の出力信号におけるチャタリングを抑制することができる。さらに、パルス未出力期間には、スライスレベル信号のヒステリシス特性によってコンパレータ回路の出力信号におけるチャタリングを抑制することができるため、出力信号の電気的特性を安定させることが可能となる。
【００２２】
なお、スライスレベル信号Ｖslのヒステリシス特性が不要であれば、抵抗素子１４を省略してもよい。図３は、抵抗素子１４を省略したコンパレータ回路の動作波形図を示す。図３の上段は入力信号Ｖinを、中段はスライスレベル信号Ｖslを、下段は出力信号Ｖoutをそれぞれ示している。スライスレベル信号Ｖslは、通常状態において基準電圧Ｖrefとなっており、出力信号Ｖoutの論理レベルが変化した直後のパルス出力期間だけ電圧Ｖout(H)又はＶout(L)となる。
【００２３】
（第２の実施形態）
図４は、第２の実施形態に係るコンパレータ回路の構成を示す。コンパレータ回路１Ｂは、図１に示した構成に加え、比較器１１の出力端子とスイッチング素子１６との間に接続された容量素子１７を備えている。
【００２４】
容量素子１７は、スイッチング素子１６がオン状態となることで抵抗素子１３と電気的に接続される。これにより、抵抗素子１３及び容量素子１７は出力信号Ｖoutに対してハイパスフィルタとして作用する。
【００２５】
図５は、コンパレータ回路１Ｂの動作波形図を示す。図５の上段は入力信号Ｖinを、中段はスライスレベル信号Ｖslを、下段は出力信号Ｖoutをそれぞれ示している。今、スライスレベルＶslは電圧Ｖsl(H)であるとする。入力信号Ｖinが電圧Ｖsl(H)を超えると、出力信号Ｖoutの論理レベルは“Ｈ”から“Ｌ”へ変化し、パルスｐｕが出力される。パルス出力直後、スライスレベル信号Ｖslは瞬間的に電圧Ｖ(L)となり、その後、Ｒ１＊Ｃで表される時定数τで収束する。ここで、Ｒ１は抵抗素子１３の抵抗値を、Ｃは容量素子１７の容量値をそれぞれ示す。そして、パルス出力が終了すると、スライスレベル信号Ｖslは電圧Ｖsl(L)となる。続いて、入力信号Ｖinが電圧Ｖsl(L)を下回ると、出力信号Ｖoutの論理レベルが“Ｌ”から“Ｈ”へ変化し、パルスｐｕが出力される。パルス出力直後、スライスレベル信号Ｖslは瞬間的に電圧Ｖ(H)となり、その後、時定数τで収束する。そして、パルス出力が終了すると、スライスレベル信号Ｖslは電圧Ｖsl(H)となる。
【００２６】
以上、本実施形態によると、比較器の出力信号の論理レベルが変化すると、スライスレベル信号にオーバーシュートが発生してすぐさま電圧が切り替わるため、コンパレータ回路の出力信号におけるチャタリングを抑制することができる。さらに、パルス未出力期間には、スライスレベル信号のヒステリシス特性によってコンパレータ回路の出力信号におけるチャタリングを抑制することができるため、出力信号の電気的特性を安定させることが可能となる。
【００２７】
なお、スライスレベル信号Ｖslのヒステリシス特性が不要であれば、抵抗素子１４を省略してもよい。図６は、抵抗素子１４を省略したコンパレータ回路の動作波形図を示す。図６の上段は入力信号Ｖinを、中段はスライスレベル信号Ｖslを、下段は出力信号Ｖoutをそれぞれ示している。スライスレベル信号Ｖslは、通常状態において基準電圧Ｖrefとなっており、出力信号Ｖoutの論理レベルの変化に伴うパルス出力直後に瞬間的に電圧Ｖ(H)又はＶ(L)となる。その後、スライスレベル信号Ｖslは、時定数τで基準電圧Ｖrefに向かって収束し、パルス出力が終了すると再び基準電圧Ｖrefとなる。
【産業上の利用可能性】
【００２８】
本発明に係るコンパレータ回路は、出力信号のチャタリングを抑制することができるため、特に、安定動作が要求される電子機器及び半導体集積回路に有用である。
【図面の簡単な説明】
【００２９】
【図１】第１の実施形態に係るコンパレータ回路の構成を示す図である。
【図２】図１に示したコンパレータ回路の動作波形図である。
【図３】図１に示したコンパレータ回路の変形例の動作波形図である。
【図４】第２の実施形態に係るコンパレータ回路の構成を示す図である。
【図５】図４に示したコンパレータ回路の動作波形図である。
【図６】図４に示したコンパレータ回路の変形例の動作波形図である。
【符号の説明】
【００３０】
１Ａ、１Ｂ  コンパレータ回路
１１  比較器
１２  基準電圧源
１３、１４  抵抗素子
１５  パルス生成部
１６  スイッチング素子
１７  容量素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2008066939.tif 000007
【図６】
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