(57)【要約】【課題】メモリの大容量化と図りつつ、消費電力を軽減でき、且つ、消費電力を一定にする。【解決手段】メモリを、複数のメモリブロックを対称に配置して構成する。また、メモリに供給されるアドレス信号のうち、特定の信号の組み合わせにより、データ読み出しまたは書き込みの対象となるメモリセルを含むメモリブロックを一意に特定する。さらに、当該メモリブロック以外のメモリブロックに供給される信号を一定値に保つ。このようにすることで、メモリアレイにおけるビット線の配線長を短縮し、負荷容量を軽減すると同時に、メモリ内のあらゆるアドレスのメモリセルに対するデータ読み出しもしくは書き込みにおいて、消費電流を一定にできる。【選択図】図１
2008004256.tif 000002
【特許請求の範囲】
【請求項１】
複数の第１階層メモリブロック及び第２階層メモリブロックを有し、
前記複数の第１階層メモリブロックは、それぞれ、
電位を保持する機能と、保持している電位を出力する機能とを有する複数のメモリセルと、
第１階層メモリブロックアドレス信号線と、
第１階層メモリブロック読み出しデータ信号線と、
第１階層メモリブロック書き込みデータ信号線と、
第１階層メモリブロック読み出し制御信号線と、
第１階層メモリブロック書き込み制御信号線と、
を有し、
前記第２階層メモリブロックは、
第２階層メモリブロック動作制御回路と、
第２階層メモリブロック入力信号制御回路と、
第２階層メモリブロック出力信号制御回路と、
第２階層メモリブロックアドレス信号線と、
第２階層メモリブロック読み出し制御信号線と、
第２階層メモリブロック書き込み制御信号線と、
を有し、
前記複数の第１階層メモリブロックは、それぞれ、
前記第１階層メモリブロックアドレス信号線から供給される電位の状態により一意に決まる前記メモリセルに格納された電位を、第１階層メモリブロック読み出し制御信号線から供給される電位に応じて、第１階層メモリブロック読み出しデータ信号線に出力する機能と、
前記第１階層メモリブロックアドレス信号線から供給される電位の状態により一意に決まる前記メモリセルに、第１階層メモリブロック書き込み制御信号線から供給される電位に応じて、第１階層メモリブロック書き込みデータ信号線の電位を格納する機能と、
を有し、
前記第２階層メモリブロック動作制御回路は、
前記第２階層メモリブロックアドレス信号線から供給される電位の状態により、第２階層メモリブロック動作制御信号線に供給する電位を生成する機能を、
有し、
前記第２階層メモリブロック入力信号制御回路は、
前記第２階層メモリブロック動作制御信号線の電位の状態により、前記第２階層メモリブロックアドレス信号線から供給される電位から、前記第１階層メモリブロックアドレス信号線の電位を生成する機能と、
前記第２階層メモリブロック書き込みデータ信号線から供給される電位から、前記第１階層メモリブロック書き込みデータ信号線に供給する電位を生成する機能と、
前記第２階層メモリブロック読み出し制御信号線から供給される電位から、前記第１階層メモリブロック読み出し制御信号線に供給する電位を生成する機能と、
前記第２階層メモリブロック書き込み制御信号線から供給される電位から、前記第１階層メモリブロック書き込み制御信号線に供給する電位を生成する機能と、を有し、
前記第２階層メモリブロック出力信号制御回路は、前記第２階層メモリブロック動作制御信号線の電位の状態により、前記第１階層メモリブロック読み出しデータ信号線に供給される電位から、前記第２階層メモリブロック読み出しデータ信号線に供給する電位を生成する機能と、
を有することを特徴とする半導体装置。
【請求項２】
複数の第１階層メモリブロックと、
複数の第２階層メモリブロックと、
第３階層メモリブロックと、
を有する半導体装置であって、
前記複数の第１階層メモリブロックは、それぞれ、
電位を保持する機能と、保持している電位を出力する機能と、を有する複数のメモリセルと、
第１階層メモリブロックアドレス信号線と、
第１階層メモリブロック読み出しデータ信号線と、
第１階層メモリブロック書き込みデータ信号線と、
第１階層メモリブロック読み出し制御信号線と、
第１階層メモリブロック書き込み制御信号線と、
を有し、
前記複数の第２階層メモリブロックは、それぞれ、
第２階層メモリブロック動作制御回路と、
第２階層メモリブロック入力信号制御回路と、
第２階層メモリブロック出力信号制御回路と、
第２階層メモリブロックアドレス信号線と、
第２階層メモリブロック読み出しデータ信号線と、
第２階層メモリブロック書き込みデータ信号線と、
第２階層メモリブロック読み出し制御信号線と、
第２階層メモリブロック書き込み制御信号線と、を有し、
前記第３階層メモリブロックは、
第３階層メモリブロック動作制御回路と、
第３階層メモリブロック入力信号制御回路と、
第３階層メモリブロック出力信号制御回路と、
第３階層メモリブロックアドレス信号線と、
第３階層メモリブロック読み出しデータ信号線と、
第３階層メモリブロック書き込みデータ信号線と、
第３階層メモリブロック読み出し制御信号線と、
第３階層メモリブロック書き込み制御信号線と、
を有し、
前記複数の第１階層メモリブロックは、それぞれ、
前記第１階層メモリブロックアドレス信号線から供給される電位の状態により一意に決まる前記メモリセルに格納された電位を、第１階層メモリブロック読み出し制御信号線から供給される電位に応じて、第１階層メモリブロック読み出しデータ信号線に出力する機能と、
前記第１階層メモリブロックアドレス信号線から供給される電位の状態により一意に決まる前記メモリセルに、第１階層メモリブロック書き込み制御信号線から供給される電位に応じて、第１階層メモリブロック書き込みデータ信号線の電位を格納する機能と、を有し、
前記第２階層メモリブロック動作制御回路は、
前記第２階層メモリブロックアドレス信号線から供給される電位の状態により、第２階層メモリブロック動作制御信号線に供給する電位を生成する機能を、
有し、
前記第２階層メモリブロック入力信号制御回路は、
前記第２階層メモリブロック動作制御信号線の電位の状態により、前記第２階層メモリブロックアドレス信号線から供給される電位から、前記第１階層メモリブロックアドレス信号線の電位を生成する機能と、
前記第２階層メモリブロック書き込みデータ信号線から供給される電位から、前記第１階層メモリブロック書き込みデータ信号線に供給する電位を生成する機能と、
前記第２階層メモリブロック読み出し制御信号線から供給される電位から、前記第１階層メモリブロック読み出し制御信号線に供給する電位を生成する機能と、
前記第２階層メモリブロック書き込み制御信号線から供給される電位から、前記第１階層メモリブロック書き込み制御信号線に供給する電位を生成する機能と、
を有し、
前記第２階層メモリブロック出力信号制御回路は、
前記第２階層メモリブロック動作制御信号線の電位の状態により、前記第１階層メモリブロック読み出しデータ信号線に供給される電位から、前記第２階層メモリブロック読み出しデータ信号線に供給する電位を生成する機能を、
有し、
前記第３階層メモリブロック動作制御回路は、
前記第３階層メモリブロックアドレス信号線から供給される電位の状態により、第３階層メモリブロック動作制御信号線に供給する電位を生成する機能を、
有し、
前記第３階層メモリブロック入力信号制御回路は、
前記第３階層メモリブロック動作制御信号線の電位の状態により、前記第３階層メモリブロックアドレス信号線から供給される電位から、前記第２階層メモリブロックアドレス信号線の電位を生成する機能と、
前記第３階層メモリブロック書き込みデータ信号線から供給される電位から、前記第２階層メモリブロック書き込みデータ信号線に供給する電位を生成する機能と、
前記第３階層メモリブロック読み出し制御信号線から供給される電位から、前記第２階層メモリブロック読み出し制御信号線に供給する電位を生成する機能と、
前記第３階層メモリブロック書き込み制御信号線から供給される電位から、前記第２階層メモリブロック書き込み制御信号線に供給する電位を生成する機能と、
を有し、
前記第３階層メモリブロック出力信号制御回路は、
前記第３階層メモリブロック動作制御信号線の電位の状態により、前記第２階層メモリブロック読み出しデータ信号線に供給される電位から、前記第３階層メモリブロック読み出しデータ信号線に供給する電位を生成する機能を、
有することを特徴とする半導体装置。
【請求項３】
請求項２において、
前記第２階層メモリブロックを物理的に対称に配置することで、前記第３階層メモリブロックを構成することを特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記第１階層メモリブロックを物理的に対称に配置することで、前記第２階層メモリブロックを構成することを特徴とする半導体装置。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記半導体装置は、トランジスタを有し、前記トランジスタは絶縁表面を有する基板上に形成された半導体薄膜を活性層とする薄膜トランジスタであることを特徴とする半導体装置。
【請求項６】
請求項５において、
前記絶縁表面を有する基板とは、ガラス基板、石英基板、プラスチック基板のいずれかであることを特徴とする半導体装置。
【請求項７】
請求項１乃至請求項４のいずれか一において、
前記半導体装置は、ＳＯＩ基板を用いて形成されていることを特徴する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。特に、メモリを搭載した半導体装置に関する。
【背景技術】
【０００２】
メモリを搭載する半導体装置において、メモリの性能は、半導体装置の性能を決定する上で、非常に重要である。例えば、ＣＰＵとメモリとを搭載する半導体装置において、ＣＰＵが処理する命令及び処理に必要なデータは、メモリに格納しておく必要がある。また、ＣＰＵの処理は、メモリのデータを順次読み出すことで進行する。つまり、ＣＰＵとメモリとを搭載する半導体装置において、高性能化のためには、ＣＰＵはより複雑な処理をこなす必要があり、大容量のメモリが要求されることになる。また、メモリを搭載する半導体装置において、メモリの消費電力は、半導体装置の消費電力の大部分を占めることが多い。
【０００３】
本発明者が著者の一人である非特許文献１には、ＣＰＵとメモリとを搭載したＲＦＩＤが開示されている。このようなＲＦＩＤには、高性能化のためメモリの容量の増加と低消費電力化という同時に実現することが困難な性能が要求されている。
【非特許文献１】Ｈｉｒｏｋｉ  Ｄｅｍｂｏ  ｅｔ  ａｌ．「ＲＦＣＰＵｓ  ｏｎ  Ｇｌａｓｓ  ａｎｄ  Ｐｌａｓｔｉｃ  Ｓｕｂｓｔｒａｔｅｓ  ｆａｂｒｉｃａｔｅｄ  ｂｙ  ＴＦＴ  Ｔｒａｎｓｆｅｒ  Ｔｅｃｈｎｏｌｏｇｙ」ＩＥＥＥ、ＴＥＣＨＮＩＣＡＬ  ＤＩＧＥＳＴ  ＯＦ  ＩＮＴＥＲＮＡＴＩＯＮＡＬ  ＥＬＥＣＴＲＯＮＩＣ  ＤＥＶＩＣＥＳ  ＭＥＥＴＩＮＧ、ｐ．１０６７−１０６９
【発明の開示】
【発明が解決しようとする課題】
【０００４】
高性能で低消費電力の半導体装置を提供するためには、大容量のメモリを低消費電力で実現する必要がある。しかしながら、一般に、大容量のメモリは消費電力も大きい。つまり、メモリを搭載する半導体装置の性能と消費電力とは、トレードオフの関係にある。また、大容量のメモリでは、読み出しまたは書き込みの対象となるメモリセルの物理アドレスに依存して、消費電力が異なる。そのため、メモリを搭載する半導体装置の設計では、メモリの最高消費電力を想定して電源分配、放熱対策などを施す必要がある。以上のことから、高性能且つ低消費電力の半導体装置を提供するためには、消費電力を軽減でき、且つ、消費電力を一定にできる大容量のメモリを搭載する必要がある。
【課題を解決するための手段】
【０００５】
本発明は、上記の問題を鑑みなされたものであり、半導体装置に搭載されたメモリを、メモリセルをマトリクス状に配置して構成したメモリブロックを複数配置して構成する。なお、メモリを構成する複数のメモリブロックは対称に配置する。このように配置することで、メモリアレイにおけるビット線の配線長を短縮し、負荷容量を軽減すると同時に、メモリ内のあらゆるアドレスのメモリセルに対するデータ読み出しもしくは書き込みにおいて、消費電流を均一にできる。
【０００６】
また、データ読み出しまたは書き込みの対象となるメモリセルを含むメモリブロックは、メモリに供給される複数のアドレス信号のうちの何個かの電位の組み合わせにより、一意に特定できるものとする。このようなメモリにおいて、当該メモリブロックを特定できるアドレス信号の電位の組み合わせにより、当該メモリブロック以外のメモリブロックに供給されるアドレス信号、読み出し制御信号、書き込み制御信号、書き込みデータ信号の少なくとも一つは、メモリに供給されるアドレス信号、読み出し制御信号、書き込み制御信号、書き込みデータ信号の値に依らずに一定値とする。このようにすることで、データ読み出しまたは書き込みに関係のないメモリブロックにおける消費電力を低減することができる。
【０００７】
なお、メモリブロックは階層構造とすることも可能である。すなわち、第１〜第ｎ（ｎ＞１）の階層からなるメモリにおいて、第ｍ（１≦ｍ≦ｎ−１）の階層においてメモリブロックを複数配置して第（ｍ＋１）の階層におけるメモリブロックを構成し、第ｎの階層におけるメモリブロックを複数配置してメモリを構成する。なお、第ｍの階層におけるメモリブロックは対称に配置して、第（ｍ＋１）の階層におけるメモリブロックを構成する。また、第ｎの階層におけるメモリブロックは対称に配置して、メモリを構成する。このようにすることで、メモリ内のあらゆるアドレスのメモリセルに対するデータ読み出し、または書き込みにおいて、消費電流を均一にできる。
【０００８】
また、データ読み出しまたは書き込みの対象となるメモリセルを含むメモリブロックは、第１〜第ｎの階層において、メモリに供給される複数のアドレス信号のうちの何個かの電位の組み合わせにより、各々一意に特定できるものとする。このようなメモリにおいて、第１〜第ｎの階層における当該メモリブロックを各々特定できるアドレス信号の電位の組み合わせにより、第１〜第ｎの階層において当該メモリブロック以外のメモリブロックに供給されるアドレス信号、読み出し制御信号、書き込み制御信号、書き込みデータ信号の少なくとも一つは、メモリに供給されるアドレス信号、読み出し制御信号、書き込み制御信号、書き込みデータ信号に依らずに一定値とする。このようにすることで、データ読み出しまたは書き込みに関係のないメモリブロックにおける消費電力を低減することができる。
【０００９】
以上のような構成とすることで、大容量ながら低消費電力且つ消費電力が一定のメモリで構成された、高性能且つ低消費電力の半導体装置を提供する。
【００１０】
なお、本明細書において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を示すものとする。
【００１１】
また、電気的に接続されているとは、所定の接続関係に加えて、電気的な接続を可能とする他の素子、例えば、スイッチやトランジスタや容量素子やインダクタや抵抗素子やダイオードなど、が配置されていても良い。
【００１２】
本明細書で開示する本発明の構成は、複数の第１階層メモリブロックと、第２階層メモリブロック動作制御回路と、第２階層メモリブロック入力信号制御回路と、第２階層メモリブロック出力信号制御回路と、第２階層メモリブロックアドレス信号線と、第２階層メモリブロック読み出しデータ信号線と、第２階層メモリブロック書き込みデータ信号線と、第２階層メモリブロック読み出し制御信号線と、第２階層メモリブロック書き込み制御信号線と、を有する第２階層メモリブロックを搭載する半導体装置である。
【００１３】
本発明において、第１階層メモリブロックは、電位を保持する機能と、保持している電位を出力する機能と、を有する複数のメモリセルと、第１階層メモリブロックアドレス信号線と、第１階層メモリブロック読み出しデータ信号線と、第１階層メモリブロック書き込みデータ信号線と、第１階層メモリブロック読み出し制御信号線と、第１階層メモリブロック書き込み制御信号線と、を有し、第１階層メモリブロックアドレス信号線から供給される電位の状態により一意に決まるメモリセルに格納された電位を、第１階層メモリブロック読み出し制御信号線から供給される電位に応じて、第１階層メモリブロック読み出しデータ信号線に電位を出力する機能と、第１階層メモリブロックアドレス信号線から供給される電位の状態により一意に決まるメモリセルに、第１階層メモリブロック書き込み制御信号線から供給される電位に応じて、第１階層メモリブロック書き込みデータ信号線の電位を格納する機能と、を有している。
【００１４】
また、本発明において、第２階層メモリブロック動作制御回路は、第２階層メモリブロックアドレス信号線から供給される電位の状態により、第２階層メモリブロック動作制御信号線に供給する電位を生成する機能を有し、第２階層メモリブロック入力信号制御回路は、第２階層メモリブロック動作制御信号線の電位の状態により、第２階層メモリブロックアドレス信号線から供給される電位から、第１階層メモリブロックアドレス信号線の電位を生成する機能と、第２階層メモリブロック書き込みデータ信号線から供給される電位から、第１階層メモリブロック書き込みデータ信号線に供給する電位を生成する機能と、第２階層メモリブロック読み出し制御信号線から供給される電位から、第１階層メモリブロック読み出し制御信号線に供給する電位を生成する機能と、第２階層メモリブロック書き込み制御信号線から供給される電位から、第１階層メモリブロック書き込み制御信号線に供給する電位を生成する機能と、を有している。
【００１５】
また第２階層メモリブロック出力信号制御回路は、第２階層メモリブロック動作制御信号線の電位の状態により、第１階層メモリブロック読み出しデータ信号線に供給される電位から、第２階層メモリブロック読み出しデータ信号線に供給する電位を生成する機能を有する。
【００１６】
また、本明細書で開示する本発明の別の構成は、複数の第１階層メモリブロックと、第２階層メモリブロック動作制御回路と、第２階層メモリブロック入力信号制御回路と、第２階層メモリブロック出力信号制御回路と、第２階層メモリブロックアドレス信号線と、第２階層メモリブロック読み出しデータ信号線と、第２階層メモリブロック書き込みデータ信号線と、第２階層メモリブロック読み出し制御信号線と、第２階層メモリブロック書き込み制御信号線と、を有する第２階層メモリブロックと、を有する複数の第２階層メモリブロックと、第３階層メモリブロック動作制御回路と、第３階層メモリブロック入力信号制御回路と、第３階層メモリブロック出力信号制御回路と、第３階層メモリブロックアドレス信号線と、第３階層メモリブロック読み出しデータ信号線と、第３階層メモリブロック書き込みデータ信号線と、第３階層メモリブロック読み出し制御信号線と、第３階層メモリブロック書き込み制御信号線と、を有する第３階層メモリブロックを搭載する半導体装置である。
【００１７】
上記構成において、第１階層メモリブロックは、電位を保持する機能と、保持している電位を出力する機能と、を有する複数のメモリセルと、第１階層メモリブロックアドレス信号線と、第１階層メモリブロック読み出しデータ信号線と、第１階層メモリブロック書き込みデータ信号線と、第１階層メモリブロック読み出し制御信号線と、第１階層メモリブロック書き込み制御信号線と、を有し、第１階層メモリブロックアドレス信号線から供給される電位の状態により一意に決まるメモリセルに格納された電位を、第１階層メモリブロック読み出し制御信号線から供給される電位に応じて、第１階層メモリブロック読み出しデータ信号線に電位を出力する機能と、第１階層メモリブロックアドレス信号線から供給される電位の状態により一意に決まるメモリセルに、第１階層メモリブロック書き込み制御信号線から供給される電位に応じて、第１階層メモリブロック書き込みデータ信号線の電位を格納する機能と、を有している。
【００１８】
第２階層メモリブロック動作制御回路は、第２階層メモリブロックアドレス信号線から供給される電位の状態により、第２階層メモリブロック動作制御信号線に供給する電位を生成する機能を有し、第２階層メモリブロック入力信号制御回路は、第２階層メモリブロック動作制御信号線の電位の状態により、第２階層メモリブロックアドレス信号線から供給される電位から、第１階層メモリブロックアドレス信号線の電位を生成する機能と、第２階層メモリブロック書き込みデータ信号線から供給される電位から、第１階層メモリブロック書き込みデータ信号線に供給する電位を生成する機能と、第２階層メモリブロック読み出し制御信号線から供給される電位から、第１階層メモリブロック読み出し制御信号線に供給する電位を生成する機能と、第２階層メモリブロック書き込み制御信号線から供給される電位から、第１階層メモリブロック書き込み制御信号線に供給する電位を生成する機能と、を有している。
【００１９】
また、第２階層メモリブロック出力信号制御回路は、第２階層メモリブロック動作制御信号線の電位の状態により、第１階層メモリブロック読み出しデータ信号線に供給される電位から、第２階層メモリブロック読み出しデータ信号線に供給する電位を生成する機能を有している。
【００２０】
また、第３階層メモリブロック動作制御回路は、第３階層メモリブロックアドレス信号線から供給される電位の状態により、第３階層メモリブロック動作制御信号線に供給する電位を生成する機能を有している。
【００２１】
また、第３階層メモリブロック入力信号制御回路は、第３階層メモリブロック動作制御信号線の電位の状態により、第３階層メモリブロックアドレス信号線から供給される電位から、第２階層メモリブロックアドレス信号線の電位を生成する機能と、第３階層メモリブロック書き込みデータ信号線から供給される電位から、第２階層メモリブロック書き込みデータ信号線に供給する電位を生成する機能と、第３階層メモリブロック読み出し制御信号線から供給される電位から、第２階層メモリブロック読み出し制御信号線に供給する電位を生成する機能と、第３階層メモリブロック書き込み制御信号線から供給される電位から、第２階層メモリブロック書き込み制御信号線に供給する電位を生成する機能と、を有している。
【００２２】
また、第３階層メモリブロック出力信号制御回路は、第３階層メモリブロック動作制御信号線の電位の状態により、第２階層メモリブロック読み出しデータ信号線に供給される電位から、第３階層メモリブロック読み出しデータ信号線に供給する電位を生成する機能を有している。
【００２３】
また、上記構成において、第２階層メモリブロックを物理的に対称に配置することで、第３階層メモリブロックを構成することを特徴としてもよい。
【００２４】
また、上記構成において、第１階層メモリブロックを物理的に対称に配置することで、第２階層メモリブロックを構成することを特徴としてもよい。
【００２５】
また、本発明に係る半導体装置は、絶縁表面を有する基板上に形成された半導体薄膜を活性層とする薄膜トランジスタを用いて形成することができる。なお、絶縁表面を有する基板とは、ガラス基板、石英基板、プラスチック基板のいずれかであってもよい。
【００２６】
また、本発明に係る半導体装置は、ＳＯＩ基板を用いて形成されていても良い。
【発明の効果】
【００２７】
本発明により、メモリを複数のメモリブロックに分割して、データ読み出しまたはデータ書き込みの対象となるメモリセルを含むメモリブロック以外のメモリブロックを待機状態とすることができるため、メモリを大容量化しても消費電力を抑えることができる。さらに、メモリを複数のメモリブロックに分割し、該メモリブロックを互いに対称に配置することで、メモリアレイにおけるビット線の負荷容量を軽減し、メモリ内のあらゆるアドレスに対するデータの読み出しまたは書き込みにおいて、消費電力を一定に出来る。すなわち、大容量ながら低消費電力且つ消費電力が一定のメモリで構成された、高性能且つ低消費電力の半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２８】
以下に、本発明の実施の形態及び実施例を図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００２９】
（実施の形態１）
本発明における半導体装置に搭載するメモリの第１の実施の形態として、図１〜図４を用いて説明する。図１は、本実施の形態におけるメモリのブロック図である。図２は、本実施の形態におけるメモリを構成するメモリブロックのブロック図である。図３は、本実施の形態におけるメモリを構成するメモリブロックのタイミングチャートである。図４は、本実施の形態におけるメモリのタイミングチャートである。
【００３０】
図１に示すように、本実施の形態におけるメモリ１００は、第１〜第４のメモリブロック１０１〜１０４と、動作制御回路１０５と、入力信号制御回路１０６と、出力信号制御回路１０７と、から構成される。ここで、第１〜第４のメモリブロック１０１〜１０４は、図２におけるメモリブロック２００である。
【００３１】
なお、本実施の形態では、メモリアドレス信号が４ビット、すなわち１６ワードで、メモリ読み出し／書き込みデータ信号が４ビットのメモリについて、メモリブロックを４個でメモリを構成する場合について説明する。一般にメモリアドレス信号がａビット（ａ≧１）、メモリ読み出しデータ信号がｂビット（ｂ≧１）、メモリ書き込みデータ信号がｃビット（ｃ≧１）のメモリについて、メモリブロックをｄ個（ｄ≧１）でメモリを構成することができる。
【００３２】
図２において、メモリブロック２００は、メモリアレイ２０１、行デコーダ２０２、ＲＷ回路２０３から構成される。
【００３３】
メモリアレイ２０１は、第１〜第１６のメモリセル２０４〜２１９を、４行×４列のマトリクス状に配置して構成される。
【００３４】
メモリアレイ２０１において、第１の読み出しワード信号線２２４と、第１の書き込みワード信号線２２８は、各々第１〜第４のメモリセル２０４〜２０７と電気的に接続されている。第２の読み出しワード信号線２２５と、第２の書き込みワード信号線２２９は、各々第５〜第８のメモリセル２０８〜２１１と電気的に接続されている。第３の読み出しワード信号線２２６と、第３の書き込みワード信号線２３０は、各々第９〜第１２のメモリセル２１２〜２１５と電気的に接続されている。第４の読み出しワード信号線２２７と、第４の書き込みワード信号線２３１は、各々第１３〜第１６のメモリセル２１６〜２１９と電気的に接続されている。
【００３５】
また、メモリアレイ２０１において、第１の読み出しビット信号線２３２と、第１の書き込みビット信号線２３６は、各々第１、第５、第９、第１３のメモリセル２０４、２０８、２１２、２１６と、電気的に接続されている。第２の読み出しビット信号線２３３と、第２の書き込みビット信号線２３７は、各々第２、第６、第１０、第１４のメモリセル２０５、２０９、２１３、２１７と、電気的に接続されている。第３の読み出しビット信号線２３４と、第３の書き込みビット信号線２３８は、各々第３、第７、第１１、第１５のメモリセル２０６、２１０、２１４、２１８と、電気的に接続されている。また、第４の読み出しビット信号線２３５と、第４の書き込みビット信号線２３９は、各々第４、第８、第１２、第１６のメモリセル２０７、２１１、２１５、２１９と、電気的に接続されている。
【００３６】
ここで、例えば、第１の読み出しワード信号線２２４の電位が”Ｈ”の時、第１〜第４のメモリセル２０４〜２０７に格納されたデータに応じて、第１〜第４の読み出しビット信号線２３２〜２３５は高電位または低電位となる。また、第１の書き込みワード信号線２２８の電位が”Ｈ”の時、第１〜第４の書き込みビット信号線２３６〜２３９の電位に応じて、第１〜第４のメモリセル２０４〜２０７に、データが格納される。
【００３７】
行デコーダ２０２は、第１、第２のメモリブロックアドレス信号線２２０、２２１と、メモリブロック読み出し制御信号線２２２と、メモリブロック書き込み制御信号線２２３と、から各々供給される第１、第２のメモリブロックアドレス信号と、メモリブロック読み出し制御信号と、メモリブロック書き込み制御信号と、に応じて、第１〜第４の読み出しワード信号線２２４〜２２７に供給する第１〜第４の読み出しワード信号と、第１〜第４の書き込みワード信号線２２８〜２３１に供給する第１〜第４の書き込みワード信号と、を生成する機能を有する。
【００３８】
行デコーダ２０２は、例えば、メモリブロック読み出し制御信号が”Ｈ”で、第１のメモリブロックアドレス信号と第２のメモリブロックアドレス信号の電位の組み合わせが”ＬＬ”、”ＬＨ”、”ＨＬ”、”ＨＨ”の場合に、それぞれ、第１、第２、第３、第４の読み出しワード信号を”Ｈ”とする機能を有する。例えば、メモリブロック読み出し制御信号が”Ｈ”で、第１のメモリブロックアドレス信号の電位が”Ｌ”で第２のメモリブロックアドレス信号の電位が”Ｈ”の場合は、第２の読み出しワード信号を”Ｈ”とする。
【００３９】
また、行デコーダ２０２は、例えば、メモリブロック書き込み制御信号が”Ｈ”で、第１のメモリブロックアドレス信号と第２のメモリブロックアドレス信号の電位の組み合わせが”ＬＬ”、”ＬＨ”、”ＨＬ”、”ＨＨ”の場合に、それぞれ、第１、第２、第３、第４の書き込みワード信号を”Ｈ”とする機能を有する。例えば、メモリブロック書き込み制御信号が”Ｈ”で、第１のメモリブロックアドレス信号の電位が”Ｌ”で第２のメモリブロックアドレス信号の電位が”Ｈ”の場合は、第２の書き込みワード信号を”Ｈ”とする。
【００４０】
なお、本明細書では、高電位を”Ｈ”、低電位を”Ｌ”としている。
【００４１】
ＲＷ回路２０３は、メモリセルに格納されたデータに応じて第１〜第４の読み出しビット信号線２３２〜２３５へ供給される第１〜４の読み出しビット信号から、第１〜第４のメモリブロック読み出しデータ信号線２４０〜２４３に供給する第１〜第４のメモリブロック読み出しデータ信号を生成する機能を有する。また、ＲＷ回路２０３は、第１〜第４のメモリブロック書き込みデータ信号線２４４〜２４７から供給される第１〜第４のメモリブロック書き込みデータ信号から、第１〜第４の書き込みビット信号線２３６〜２３９に供給する第１〜第４の書き込みビット信号を生成する機能を有する。
【００４２】
例えば、第１〜第４の読み出しビット信号線２３２〜２３５が高電位か低電位かをセンスアンプにより高速に検出し、ラッチ及びバッファを介して、第１〜第４のメモリブロック読み出しデータ信号線２４０〜２４３に供給する第１〜第４のメモリブロック読み出しデータ信号を生成する。また、第１〜第４のメモリブロック書き込みデータ信号線２４４〜２４７の電位に応じて、第１〜第４の書き込みビット信号線２３６〜２３９に供給する第１〜第４の書き込みビット信号を生成する。
【００４３】
図３は、メモリブロック２００の入出力信号に関するタイミングチャートである。図２における第１のメモリブロックアドレス信号線２２０から供給される第１のメモリブロックアドレス信号のタイミングチャートを、図３における第１の信号１５１に示す。同様に、図２における第２のメモリブロックアドレス信号線２２１から供給される、第２のメモリブロックアドレス信号のタイミングチャートを図３における第２の信号１５２に示す。また、図２におけるメモリブロック読み出し制御信号線２２２と、メモリブロック書き込み制御信号線２２３と、から各々供給されるメモリブロック読み出し制御信号と、メモリブロック書き込み制御信号のタイミングチャートを図３における第３の信号１５３と、第４の信号１５４にそれぞれ示す。また、図２における第１〜第４のメモリブロック書き込みデータ信号線２４４〜２４７から供給される第１〜第４のメモリブロック書き込みデータ信号のタイミングチャートを、図３における第５〜８の信号１５５〜１５８にそれぞれ示す。
【００４４】
なお、ＲＷ回路２０３は、第１〜第４のメモリブロック書き込みデータ信号から、バッファを介して第１〜第４の書き込みビット信号を生成する機能を有するものとする。この場合、第１〜第４の書き込みビット信号線２３６〜２３９に供給される第１〜第４の書き込みビット信号のタイミングチャートも、図３における第５〜８の信号１５５〜１５８のタイミングチャートと同様になる。
【００４５】
ここで、メモリブロック書き込み制御信号が”Ｈ”である期間、すなわち図３の第１の期間１７１を、メモリブロック書き込み期間とする。また、メモリブロック読み出し制御信号が”Ｈ”である期間、すなわち図３の第３の期間１７３を、メモリブロック読み出し期間とする。さらに、メモリブロック読み出し制御信号とメモリブロック書き込み制御信号とが共に”Ｌ”である期間、すなわち図３の第２の期間１７２を、メモリブロック待機期間とする。
【００４６】
メモリブロック書き込み期間１７１では、図２における、メモリブロック書き込み制御信号線２２３から供給されるメモリブロック書き込み制御信号が”Ｈ”で、第１のメモリブロックアドレス信号線２２０と第２のメモリブロックアドレス信号線２２１とから各々供給される第１のメモリブロックアドレス信号と第２のメモリブロックアドレス信号の電位の組み合わせが”ＬＬ”、”ＬＨ”、”ＨＬ”、”ＨＨ”の場合、それぞれ、第１、第２、第３、第４の書き込みワード信号が”Ｈ”となる。なお、第１、第２、第３、第４の書き込みワード信号とは、第１、第２、第３、第４の書き込みワード信号線２２８、２２９、２３０、２３１から各々供給される信号をいう。したがって、第１〜４の書き込みワード信号のタイミングチャートは、図３における第９〜第１２の信号１５９〜１６２のようになる。
【００４７】
また、第１の書き込みワード信号が”Ｈ”の期間に、第１〜第４の書き込みビット信号線２３６〜２３９の電位、つまり、第１〜第４のメモリブロック書き込みデータ信号の電位が、第１〜第４のメモリセル２０４〜２０７に格納される。すなわち、図２における第１〜第４のメモリセル２０４〜２０７に”Ｈ”、”Ｈ”，”Ｌ”、”Ｌ”が各々格納される。同様に、第２の書き込みワード信号が”Ｈ”の期間に、第５〜８のメモリセル２０８〜２１１に”Ｌ”、”Ｌ”、”Ｈ”、”Ｈ”が、第３の書き込みワード信号が”Ｈ”の期間に、第９〜１２のメモリセル２１２〜２１５に”Ｈ”、”Ｌ”、”Ｌ”、”Ｈ”が、第４の書き込みワード信号が”Ｈ”の期間に、第１３〜１６のメモリセル２１６〜２１９に、”Ｌ”、”Ｈ”、”Ｈ”、”Ｌ”が、各々格納される。
【００４８】
メモリブロック読み出し期間１７３では、図２における、メモリブロック読み出し制御信号線２２２から供給されるメモリブロック読み出し制御信号が”Ｈ”で、第１のメモリブロックアドレス信号線２２０と第２のメモリブロックアドレス信号線２２１とから各々供給される第１のメモリブロックアドレス信号と第２のメモリブロックアドレス信号が”ＬＬ”、”ＬＨ”、”ＨＬ”、”ＨＨ”の場合、それぞれ、第１、第２、第３、第４の読み出しワード信号が”Ｈ”となる。なお、第１、第２、第３、第４の読み出しワード信号とは、第１、第２、第３、第４の読み出しワード信号線２２４、２２５、２２６、２２７から供給される信号をいう。したがって、第１〜４の読み出しワード信号のタイミングチャートは、図３における第１３〜第１６の信号１６３〜１６６のようになる。
【００４９】
第１の読み出しワード信号が”Ｈ”の期間において、図２における第１〜第４のメモリセル２０４〜２０７に格納された電位に応じて、第１〜第４の読み出しビット信号線２３２〜２３５に第１〜第４の読み出しビット信号が供給される。ここでは、メモリブロック書き込み期間１７１に格納された電位により、第１〜第４の読み出しビット信号は、”Ｈ”、”Ｈ”、”Ｌ”、”Ｌ”となる。
【００５０】
同様に、第２の読み出しワード信号が”Ｈ”の期間において、図２における第５〜８のメモリセル２０８〜２１１に格納された電位に応じて、第１〜第４の読み出しビット信号線２３２〜２３５に第１〜第４の読み出しビット信号が供給される。ここでは、メモリブロック書き込み期間１７１に格納された電位により、第１〜第４の読み出しビット信号は、”Ｌ”、”Ｌ”、”Ｈ”、”Ｈ”、となる。
【００５１】
また、第３の読み出しワード信号が”Ｈ”の期間において、図２における第９〜１２のメモリセル２１２〜２１５に格納された電位に応じて、第１〜第４の読み出しビット信号線２３２〜２３５に第１〜第４の読み出しビット信号が供給される。ここでは、メモリブロック書き込み期間１７１に格納された電位により、第１〜第４の読み出しビット信号は、”Ｈ”、”Ｌ”、”Ｌ”、”Ｈ”、となる。
【００５２】
さらに、第４の読み出しワード信号が”Ｈ”の期間において、図２における第１３〜１６のメモリセル２１３〜２１９に格納された電位に応じて、第１〜第４の読み出しビット信号線２３２〜２３５に第１〜第４の読み出しビット信号が供給される。ここでは、メモリブロック書き込み期間１７１に格納された電位により、第１〜第４の読み出しビット信号は、”Ｌ”、”Ｈ”、”Ｈ”、”Ｌ”、となる。
【００５３】
つまり、第１〜第４の読み出しビット信号のタイミングチャートは、図３における第１７〜第２０の信号１６７〜１７０となる。
【００５４】
なお、ＲＷ回路２０３は、第１〜第４の読み出しビット信号から、バッファを介して、第１〜第４のメモリブロック読み出しデータ信号を生成する機能を有するものとする。この場合、第１〜第４のメモリブロック読み出しデータ信号線２４０〜２４３に供給される第１〜第４のメモリブロック読み出しデータ信号のタイミングチャートも、図３における第１７〜第２０の信号１６７〜１７０のタイミングチャートと同様となる。
【００５５】
図３に示すように、メモリブロック待機期間１７２では、メモリブロックに入力する信号、すなわち第１、第２のメモリブロックアドレス信号と、メモリブロック読み出し制御信号と、メモリブロック書き込み制御信号と、メモリブロック書き込みデータ信号と、が一定値となっている。この場合、メモリブロックの動作が停止しているため、消費電力を非常に低減することができる。
【００５６】
ここで、図１の第１〜第４のメモリブロック１０１〜１０４は、図２におけるメモリブロック２００である。なお、第１のメモリブロック１０１に対する入力信号線、すなわち、図２における第１、第２のメモリブロックアドレス信号線２２０、２２１と、メモリブロック読み出し制御信号線２２２と、メモリブロック書き込み制御信号線２２３と、第１〜第４のメモリブロック書き込みデータ信号線２４４〜２４７と、をまとめて、図１における第１のメモリブロック入力信号線１１３とする。また、第１のメモリブロック１０１からの出力信号線、すなわち、図２における第１〜第４のメモリブロック読み出しデータ信号線２４０〜２４３を、図１における第１のメモリブロック出力信号線１１７とする。
【００５７】
同様に、第２〜第４のメモリブロック１０２〜１０４に対する入力信号線、すなわち、図２における第１、第２のメモリブロックアドレス信号線２２０、２２１と、メモリブロック読み出し制御信号線２２２と、メモリブロック書き込み制御信号線２２３と、第１〜第４のメモリブロック書き込みデータ信号線２４４〜２４７と、をまとめて、図１における第２〜第４のメモリブロック入力信号線１１４〜１１６とする。また、第２〜第４のメモリブロック１０２〜１０４からの出力信号線、すなわち、図２における第１〜第４のメモリブロック読み出しデータ信号線２４０〜２４３を、図１における第２〜第４のメモリブロック出力信号線１１８〜１２０とする。
【００５８】
動作制御回路１０５は、第１〜第４のメモリアドレス信号線からなるメモリアドレスバス信号線１１１より供給される第１〜第４のメモリアドレス信号のうち、第３、第４のメモリアドレス信号から、第１〜第４のメモリブロック動作制御信号を生成する機能を有する。上記第１〜第４のメモリブロック動作制御信号の各々の電位により、第１〜第４のメモリブロック１０１〜１０４の動作がそれぞれ制御される。なお、第１〜第４のメモリブロック動作制御信号は、第１〜第４のメモリブロック動作制御信号線からなるメモリブロック動作制御バス信号線１１２に供給される。
【００５９】
例えば、第３のメモリアドレス信号と第４のメモリアドレス信号とが、”ＬＬ”の場合、読み出しまたは書き込みの対象となるメモリセルは、第１のメモリブロック１０１に含まれる構成とする。また、同様に、第３のメモリアドレス信号と第４のメモリアドレス信号とが、各々”ＬＨ”、”ＨＬ”、”ＨＨ”の場合、読み出しまたは書き込みの対象となるメモリセルは、各々、第２のメモリブロック１０２、第３のメモリブロック１０３、第４のメモリブロック１０４に含まれる構成とする。つまり、第３のメモリアドレス信号が”Ｌ”で第４のメモリアドレス信号が”Ｈ”の場合は、第２のメモリブロック１０２に読み出しまたは書き込みの対象となるメモリセルがある。
【００６０】
ここで、第３のメモリアドレス信号と第４のメモリアドレス信号の組み合わせが、”ＬＬ”の場合、第１のメモリブロック動作制御信号を”Ｈ”とし、第２、第３、第４のメモリブロック動作制御信号を”Ｌ”とする。また、同様に、第３のメモリアドレス信号と第４のメモリアドレス信号の組合せが各々”ＬＨ”、”ＨＬ”、”ＨＨ”の場合、第２、第３、第４のメモリブロック動作制御信号を各々”Ｈ”とし、他のメモリブロック動作制御信号を”Ｌ”とする。例えば、第３のメモリアドレス信号が”Ｌ”で第４のメモリアドレス信号”Ｌ”の場合は、第１のメモリブロック動作制御信号が”Ｈ”となり、残りの第２〜第４のメモリブロック動作制御信号が”Ｌ”となる。
【００６１】
入力信号制御回路１０６は、メモリ読み出し制御信号線１０８と、メモリ書き込み制御信号線１０９と、第１〜第４のメモリ書き込みデータ信号線からなるメモリ書き込みデータバス信号線１１０と、メモリアドレスバス信号線１１１と、メモリブロック動作制御バス信号線１１２と、から各々供給されるメモリ読み出し制御信号と、メモリ書き込み制御信号と、第１〜第４のメモリ書き込みデータ信号と、第１、第２のメモリアドレス信号と、第１〜第４のメモリブロック動作制御信号と、から、第１〜第４のメモリブロック入力信号を生成する機能を有する。第１〜第４のメモリブロック入力信号は、第１〜第４のメモリブロック入力信号線１１３〜１１６に各々供給される。
【００６２】
例えば、第１のメモリブロック動作制御信号が、”Ｈ”の場合、つまり、第１のメモリブロック１０１に読み出しまたは書き込みの対象となるメモリセルが含まれる場合、メモリ読み出し制御信号と、メモリ書き込み制御信号と、第１〜第４のメモリ書き込みデータ信号と、第１、第２のメモリアドレス信号と、に応じた電位が、第１のメモリブロック入力信号となる。一方第２、第３、第４のメモリブロック入力信号は、メモリ読み出し制御信号と、メモリ書き込み制御信号と、メモリ書き込みデータ信号と、メモリアドレス信号と、の値によらず一定値とする。また、同様に例えば、第２、第３、第４のメモリブロック動作制御信号が各々”Ｈ”の場合、メモリ読み出し制御信号と、メモリ書き込み制御信号と、第１〜第４のメモリ書き込みデータ信号と、第１、第２のメモリアドレス信号と、に応じた電位が、各々第２、第３、第４のメモリブロック入力信号とする。一方、他のメモリブロック入力信号は、メモリ読み出し制御信号と、メモリ書き込み制御信号と、メモリ書き込みデータ信号と、メモリアドレス信号と、の値に依らずに一定値とする。
【００６３】
出力信号制御回路１０７は、第１〜第４のメモリブロック出力信号線１１７〜１２０から供給される第１〜第４のメモリブロック出力信号と、メモリブロック動作制御バス信号線１１２から供給される第１〜第４のメモリブロック動作制御信号と、から、第１〜第４のメモリ読み出しデータ信号線からなるメモリ読み出しデータバス信号線１２１に供給する第１〜第４のメモリ読み出しデータ信号を生成する機能を有する。
【００６４】
例えば、第１〜第４のメモリブロック出力信号のいずれかを、第１〜第４のメモリブロック動作制御信号に応じて選択し、バッファを介して、当該メモリブロック出力信号を、メモリ読み出しデータ信号として、メモリ読み出しデータバス信号線１２１に供給する。
【００６５】
図４は、本発明の実施の形態におけるメモリの入出力信号に関するタイミングチャートである。図１におけるメモリアドレスバス信号線１１１と、メモリ読み出し制御信号線１０８と、メモリ書き込み制御信号線１０９と、メモリ書き込みデータバス信号線１１０と、から各々供給される第１〜第４のメモリアドレス信号と、メモリ読み出し制御信号と、メモリ書き込み制御信号と、第１〜第４のメモリ書き込みデータ信号と、のタイミングチャートを、図４における第１〜第４の信号４０１〜４０４とする。なお、第１〜第４のメモリアドレス信号の電位を順に記して、第１の信号４０１を表している。同様に、第１〜第４のメモリ書き込みデータ信号の電位を順に記して、第４の信号４０４を表している。
【００６６】
ここで、メモリ書き込み制御信号が”Ｈ”である期間、すなわち図４の第１の期間４１８を、メモリ書き込み期間とする。また、メモリ読み出し制御信号が”Ｈ”である期間、すなわち図４の第３の期間４２０を、メモリ読み出し期間とする。さらに、メモリ読み出し制御信号とメモリ書き込み制御信号とが共に”Ｌ”である期間、すなわち図４の第２の期間４１９を、メモリ待機期間とする。
【００６７】
第３のメモリアドレス信号と第４のメモリアドレス信号との電位の組み合わせが”ＬＬ”の場合、第１のメモリブロック動作制御信号が”Ｈ”となり、第２、第３、第４のメモリブロック動作制御信号は”Ｌ”となる。同様に、第３のメモリアドレス信号と第４のメモリアドレス信号との電位の組み合わせが各々”ＬＨ”、”ＨＬ”、”ＨＨ”の場合、それぞれ、第２、第３、第４のメモリブロック動作制御信号が各々”Ｈ”となり、他のメモリブロック動作制御信号は”Ｌ”となる。したがって、第１、第２のメモリブロック動作制御信号のタイミングチャートは、図４における第５、第６の信号４０５、４０６のようになる。なお、第３、第４のメモリブロック動作制御信号のタイミングチャートは、図４には示していないが、常に”Ｌ”である。
【００６８】
ここで、図１における入力信号制御回路１０６は、メモリ読み出し制御信号と、メモリ書き込み制御信号と、第１〜第４のメモリ書き込みデータ信号と、第１、第２のメモリアドレス信号と、に対して、各々第１、第２、第３、第４のメモリブロック動作制御信号との論理積を演算することで、第１〜第４のメモリブロック入力信号を生成するものとする。つまり、第１のメモリブロック動作制御信号が”Ｈ”の期間は、メモリ読み出し制御信号と、メモリ書き込み制御信号と、第１〜第４のメモリ書き込みデータ信号と、第１、第２のメモリアドレス信号と、が第１のメモリブロック入力信号となり、第２〜第４のメモリブロック入力信号は、全て”Ｌ”となる。
【００６９】
したがって、第１のメモリブロック１０１における、第１、第２のメモリブロックアドレス信号のタイミングチャートは、図４における第７の信号４０７、メモリブロック読み出し制御信号のタイミングチャートは、図４における第８の信号４０８、メモリブロック書き込み制御信号のタイミングチャートは、図４における第９の信号４０９、第１〜第４のメモリブロック書き込みデータ信号のタイミングチャートは、図４における第１０の信号４１０となる。
【００７０】
なお、第１、第２のメモリブロックアドレス信号の電位を順に記して、第７の信号４０７を表している。同様に、第１〜第４のブロック書き込みデータ信号の電位を順に記して、第１０の信号４１０を表している。メモリ書き込み期間中に第１のメモリブロック１０１に格納されたデータが、メモリ読み出し期間に読み出される。したがって、第１のメモリブロック読み出しデータ信号のタイミングチャートは、図４における第１１の信号４１１となる。
【００７１】
同様に、第２のメモリブロック１０２における、第１、第２のメモリブロックアドレス信号のタイミングチャートは、図４における第１２の信号４１２、メモリブロック読み出し制御信号のタイミングチャートは、図４における第１３の信号４１３、メモリブロック書き込み制御信号のタイミングチャートは、図４における第１４の信号４１４、第１〜第４のメモリブロック書き込みデータ信号のタイミングチャートは、図４における第１５の信号４１５となる。
【００７２】
なお、第１、第２のメモリブロックアドレス信号の電位を順に記して、第１２の信号４１２を表している。同様に、第１〜第４のメモリブロック書き込みデータ信号の電位を順に記して、第１５の信号４１５を表している。なお、メモリ書き込み期間中に第２のメモリブロック１０２に格納されたデータが、メモリ読み出し期間に読み出される。したがって、第２のメモリブロック読み出しデータ信号のタイミングチャートは、図４における第１６の信号４１６となる。
【００７３】
ここで、図１における出力信号制御回路１０７は、第１のメモリブロック動作制御信号が”Ｈ”の場合は第１のメモリブロック出力信号を、第２のメモリブロック動作制御信号が”Ｈ”の場合は第２のメモリブロック出力信号を、第３のメモリブロック動作制御信号が”Ｈ”の場合は第３のメモリブロック出力信号を、第４のメモリブロック動作制御信号が”Ｈ”の場合は第４のメモリブロック出力信号を、選択し、第１〜第４のメモリ読み出しデータ信号とするものとする。この場合、第１〜第４のメモリ読み出しデータ信号のタイミングチャートは、図４における第１７の信号４１７となる。
【００７４】
ところで、第１のメモリブロック動作制御信号が”Ｈ”の期間は、第２〜第４のメモリブロック入力信号は、全て”Ｌ”としている。このため、第２〜第４のメモリブロック１０２〜１０４におけるメモリブロック入力信号の電位は、図３におけるメモリブロック待機期間１７２の電位と等価である。すなわち、第２〜第４のメモリブロック１０２〜１０４における消費電力は、待機時の消費電力に等しい。同様に、第２のメモリブロック動作制御信号が”Ｈ”の期間は、第１、第３、第４のメモリブロック入力信号は、全て”Ｌ”となっている。このため、第１、第３、第４のメモリブロック１０１、１０３、１０４における入力信号の電位は、図３におけるメモリブロック待機期間１７２の電位と等価である。すなわち、第１、第３、第４のメモリブロック１０１、１０３、１０４における消費電力は、待機時の消費電力に等しい。したがって、少なくともメモリ全体の４分の３は、常に待機状態であり、メモリ全体の消費電力を大幅に軽減することが可能である。
【００７５】
以上のような構成とすることで、データの読み出しまたは書き込みの対象となるメモリセルを含むメモリブロックの入力信号のみを変化させ、他のメモリブロックの入力信号は変化しない。すなわち、当該メモリセルを含むメモリブロック以外のメモリブロックにおける消費電力は、待機時の消費電力となる。具体的には、本実施の形態における例の場合は、少なくともメモリ全体の４分の３を待機時と同様の状態にすることができる。したがって、メモリ全体の消費電力を大幅に低減することができる。なお、メモリブロックは対称に配置して、メモリを構成する。このようにすることで、メモリアレイにおける読み出しビット線または書き込みビット線の配線長を短縮し、負荷容量を軽減すると同時に、メモリブロック内のあらゆるアドレスのメモリセルに対するデータ読み出しまたは書き込みにおいて、消費電流を均一にできる。
【００７６】
以上のような構成とすることで、大容量ながら低消費電力且つ消費電力が一定のメモリで構成された、高性能且つ低消費電力の半導体装置を提供する。
【００７７】
（実施の形態２）
本発明における半導体装置に搭載するメモリの第２の実施の形態として、階層構造を有するメモリについて、図２、図３、図５〜図８を用いて説明する。図２は、実施の形態１の説明にも用いたメモリブロックのブロック図であり、本実施の形態における第１階層メモリブロックのブロック図である。図３は、実施の形態１の説明にも用いたメモリブロックのタイミングチャートであり、本実施の形態における第１階層メモリブロックのタイミングチャートである。図５は、本実施の形態におけるメモリを構成するメモリブロックのブロック図であり、第２階層メモリブロックのブロック図である。図６は、本実施の形態におけるメモリのブロック図である。図７は、本実施の形態における第２の階層のメモリブロックのタイミングチャートである。図８は、本実施の形態におけるメモリのタイミングチャートである。
【００７８】
なお、本実施の形態では、メモリアドレス信号が６ビット、すなわち６４ワードで、メモリ読み出し／書き込みデータ信号が４ビットのメモリについて、第１階層メモリブロックを４個で第２階層メモリブロックを構成し、第２階層メモリブロックを４個でメモリを構成する場合について説明する。一般にメモリアドレス信号がａビット（ａ≧１）、メモリ読み出しデータ信号がｂビット（ｂ≧１）、メモリ書き込みデータ信号がｃビット（ｃ≧１）のメモリについて、ｎ階層（ｎ≧１）のメモリブロックでメモリを構成することができる。
【００７９】
なお、本実施の形態における第１階層メモリブロックである図２のメモリブロック２００と、図３に示したメモリブロック２００のタイミングチャートと、については、実施の形態１で説明した内容がそのまま適用できるため、説明を割愛する。
【００８０】
図５において、本実施の形態における第２階層メモリブロック５００は、第１〜第４の第１階層メモリブロック５０１〜５０４と、第２階層動作制御回路５０５と、第２階層入力信号制御回路５０６と、第２階層出力信号制御回路５０７と、から構成される。
【００８１】
ここで、第１〜第４の第１階層メモリブロック５０１〜５０４は、図２におけるメモリブロック２００である。なお、第１の第１階層メモリブロック５０１に対する入力信号線、すなわち、第１、第２のメモリブロックアドレス信号線２２０、２２１と、メモリブロック読み出し制御信号線２２２と、メモリブロック書き込み制御信号線２２３と、第１〜第４のメモリブロック書き込みデータ信号線２４４〜２４７と、をまとめて、図５における第１の第１階層メモリブロック入力信号線５１３とする。また、第１の第１階層メモリブロック５０１からの出力信号線、すなわち、第１〜第４のメモリブロック読み出しデータ信号線２４０〜２４３を、図５における第１の第１階層メモリブロック出力信号線５１７とする。
【００８２】
同様に、第２〜第４の第１階層メモリブロック５０２〜５０４に対する入力信号線、すなわち、第１、第２のメモリブロックアドレス信号線２２０、２２１と、メモリブロック読み出し制御信号線２２２と、メモリブロック書き込み制御信号線２２３と、第１〜第４のメモリブロック書き込みデータ信号線２４４〜２４７と、を各々まとめて、図５における第２〜第４の第１階層メモリブロック入力信号線５１４〜５１６とする。また、第２〜第４の第１階層メモリブロック５０２〜５０４からの出力信号線、すなわち、第１〜第４のメモリブロック読み出しデータ信号線２４０〜２４３を、図５における第２〜第４の第１階層メモリブロック出力信号線５１８〜５２０とする。
【００８３】
第２階層動作制御回路５０５は、第１〜第４の第２階層メモリブロックアドレス信号線からなる第２階層メモリブロックアドレスバス信号線５１１より供給される第１〜第４の第２階層メモリブロックアドレス信号のうち、第３、第４の第２階層メモリブロックアドレス信号から、第１〜第４の第２階層メモリブロック動作制御信号線からなる第２階層メモリブロック動作制御バス信号線５１２に供給する第１〜第４の第２階層メモリブロック動作制御信号を生成する機能を有する。
【００８４】
例えば、第３の第２階層メモリブロックアドレス信号と第４の第２階層メモリブロックアドレス信号の電位の組み合わせが”ＬＬ”の場合、読み出しまたは書き込みの対象となるメモリセルは、第１の第１階層メモリブロック５０１に含まれる構成とする。また、同様に、第３の第２階層メモリブロックアドレス信号と第４の第２階層メモリブロックアドレス信号の電位の組み合わせが”ＬＨ”、”ＨＬ”、”ＨＨ”の場合、それぞれ、読み出しまたは書き込みの対象となるメモリセルは、第２の第１階層メモリブロック５０２、第３の第１階層メモリブロック５０３、第４の第１階層メモリブロック５０４に含まれる構成とする。例えば、第３の第２階層メモリブロックアドレス信号が”Ｌ”でと第４の第２階層メモリブロックアドレス信号が”Ｈ”の時は、第２の第１階層メモリブロック５０２が読み出しまたは書き込みの対象となるメモリセルを含んでいる。
【００８５】
また、第３の第２階層メモリブロックアドレス信号と第４の第２階層メモリブロックアドレス信号とが、”ＬＬ”の場合第１の第２階層メモリブロック動作制御信号を”Ｈ”とし、第２、第３、第４の第２階層メモリブロック動作制御信号を”Ｌ”とする。同様に、第３の第２階層メモリブロックアドレス信号と第４の第２階層メモリブロックアドレス信号とが、”ＬＨ”、”ＨＬ”、”ＨＨ”の場合、それぞれ、第２、第３、第４の第２階層メモリブロック動作制御信号を各々”Ｈ”とし、他の第２階層メモリブロック動作制御信号を”Ｌ”とする。
【００８６】
第２階層入力信号制御回路５０６は、第２階層メモリブロック読み出し制御信号線５０８と、第２階層メモリブロック書き込み制御信号線５０９と、第１〜第４の第２階層メモリブロック書き込みデータ信号線からなる第２階層メモリブロック書き込みデータバス信号線５１０と、第２階層メモリブロックアドレスバス信号線５１１と、第２階層メモリブロック動作制御バス信号線５１２と、から各々供給される第２階層メモリブロック読み出し制御信号と、第２階層メモリブロック書き込み制御信号と、第１〜第４の第２階層メモリブロック書き込みデータ信号と、第１、第２の第２階層メモリブロックアドレス信号と、第１〜第４の第２階層メモリブロック動作制御信号と、から、第１〜第４の第１階層メモリブロック入力信号線５１３〜５１６に供給する第１〜第４の第１階層メモリブロック入力信号を生成する機能を有する。
【００８７】
例えば、第１の第２階層メモリブロック動作制御信号が”Ｈ”の場合、第２階層メモリブロック読み出し制御信号と、第２階層メモリブロック書き込み制御信号と、第１〜第４の第２階層メモリブロック書き込みデータ信号と、第１、第２の第２階層メモリブロックアドレス信号と、に応じた電位を、第１の第１階層メモリブロック入力信号とする。一方、第２、第３、第４の第１階層メモリブロック入力信号は、第２階層メモリブロック読み出し制御信号と、第２階層メモリブロック書き込み制御信号と、第２階層メモリブロック書き込みデータ信号と、第２階層メモリブロックアドレス信号と、の値に依らずに一定値とする。また、同様に、第２、第３、第４の第２階層メモリブロック動作制御信号が各々”Ｈ”の場合、第２階層メモリブロック読み出し制御信号と、第２階層メモリブロック書き込み制御信号と、第１〜第４の第２階層メモリブロック書き込みデータ信号と、第１、第２の第２階層メモリブロックアドレス信号と、に応じた電位を、各々第２、第３、第４の第１階層メモリブロック入力信号とする。一方、他の第１階層メモリブロック入力信号は、第２階層メモリブロック読み出し制御信号と、第２階層メモリブロック書き込み制御信号と、第２階層メモリブロック書き込みデータ信号と、第２階層メモリブロックアドレス信号と、の値に依らずに一定値とする。
【００８８】
第２階層出力信号制御回路５０７は、第１〜第４の第１階層メモリブロック出力信号線５１７〜５２０から供給される第１〜第４の第１階層メモリブロック出力信号と、第２階層メモリブロック動作制御バス信号線５１２から供給される第１〜第４の第２階層メモリブロック動作制御信号と、から、第１〜第４の第２階層メモリブロック読み出しデータ信号線からなる第２階層メモリブロック読み出しデータバス信号線５２１に供給する第１〜第４の第２階層メモリブロック読み出しデータ信号を生成する機能を有する。
【００８９】
例えば、第１〜第４の第１階層メモリブロック出力信号のいずれかを、第１〜第４の第２階層メモリブロック動作制御信号に応じて選択し、バッファを介して、当該メモリブロック出力信号を、第２階層メモリブロック読み出しデータ信号として、第２階層メモリブロック読み出しデータバス信号線５２１に供給する。
【００９０】
図７は、第２階層メモリブロックの入出力信号に関するタイミングチャートである。図５における第２階層メモリブロックアドレスバス信号線５１１と、第２階層メモリブロック読み出し制御信号線５０８と、第２階層メモリブロック書き込み制御信号線５０９と、第２階層メモリブロック書き込みデータバス信号線５１０と、から各々供給される第１〜第４の第２階層メモリブロックアドレス信号と、第２階層メモリブロック読み出し制御信号と、第２階層メモリブロック書き込み制御信号と、第１〜第４の第２階層メモリブロック書き込みデータ信号と、のタイミングチャートを、図７における第１〜第４の信号７０１〜７０４とする。なお、第１〜第４の第２階層メモリブロックアドレス信号の電位を順に記して、第１の信号７０１を表している。同様に、第１〜第４の第２階層メモリブロック書き込みデータ信号の電位を順に記して、第４の信号７０４を表している。
【００９１】
ここで、第２階層メモリブロック書き込み制御信号が”Ｈ”である期間、すなわち図７の第１の期間７１８を、第２階層メモリブロック書き込み期間とする。また、第２階層メモリブロック読み出し制御信号が”Ｈ”である期間、すなわち図７の第３の期間７２０を、第２階層メモリブロック読み出し期間とする。さらに、第２階層メモリブロック読み出し制御信号と第２階層メモリブロック書き込み制御信号とが共に”Ｌ”である期間、すなわち図７の第２の期間７１９を、第２階層メモリブロック待機期間とする。
【００９２】
第３の第２階層メモリブロックアドレス信号と第４の第２階層メモリブロックアドレス信号とが”ＬＬ”の場合、第１の第２階層メモリブロック動作制御信号は”Ｈ”となり、第２、第３、第４の第２階層メモリブロック動作制御信号は”Ｌ”となる。同様に、第３の第２階層メモリブロックアドレス信号と第４の第２階層メモリブロックアドレス信号とが各々”ＬＨ”、”ＨＬ”、”ＨＨ”の場合、第２、第３、第４の第２階層メモリブロック動作制御信号は各々”Ｈ”となり、他の第２階層メモリブロック動作制御信号は”Ｌ”となる。したがって、第１、第２の第２階層メモリブロック動作制御信号のタイミングチャートは、図７における第５、第６の信号７０５、７０６のようになる。なお、第３、第４の第２階層メモリブロック動作制御信号のタイミングチャートは、図７には示していないが、常に”Ｌ”である。
【００９３】
ここで、図５における第２階層入力信号制御回路５０６は、第２階層メモリブロック読み出し制御信号と、第２階層メモリブロック書き込み制御信号と、第１〜第４の第２階層メモリブロック書き込みデータ信号と、第１、第２の第２階層メモリブロックアドレス信号と、に対して、各々第１、第２、第３、第４の第２階層メモリブロック動作制御信号との論理積を演算することで、第１〜第４の第１階層メモリブロック入力信号を生成するものとする。つまり、第１の第１階層メモリブロック動作制御信号が”Ｈ”の期間は、第２階層メモリブロック読み出し制御信号と、第２階層メモリブロック書き込み制御信号と、第１〜第４の第２階層メモリブロック書き込みデータ信号と、第１、第２の第２階層メモリブロックアドレス信号と、が第１の第１階層メモリブロック入力信号となり、第２〜第４の第１階層メモリブロック入力信号は、全て”Ｌ”となる。
【００９４】
したがって、第１の第１階層メモリブロック５０１における、第１、第２の第２階層メモリブロックアドレス信号のタイミングチャートは、図７における第７の信号７０７、第２階層メモリブロック読み出し制御信号のタイミングチャートは、図７における第８の信号７０８、第２階層メモリブロック書き込み制御信号のタイミングチャートは、図７における第９の信号７０９、第１〜第４の第２階層メモリブロック書き込みデータ信号のタイミングチャートは、図７における第１０の信号７１０となる。
【００９５】
なお、第１、第２の第２階層メモリブロックアドレス信号の電位を順に記して、第７の信号７０７を表している。同様に、第１〜第４の第２階層メモリブロック書き込みデータ信号の電位を順に記して、第１０の信号７１０を表している。第２階層メモリブロック書き込み期間中に第１の第１階層メモリブロック５０１に格納されたデータが、第２階層メモリブロック読み出し期間に読み出される。したがって、第１の第２階層メモリブロック読み出しデータ信号のタイミングチャートは、図７における第１１の信号７１１となる。
【００９６】
同様に、第２の第１階層メモリブロック５０２における、第１、第２の第２階層メモリブロックアドレス信号のタイミングチャートは、図７における第１２の信号７１２、の第２階層メモリブロック読み出し制御信号のタイミングチャートは、図７における第１３の信号７１３、の第２階層メモリブロック書き込み制御信号のタイミングチャートは、図７における第１４の信号７１４、第１〜第４の第２階層メモリブロック書き込みデータ信号のタイミングチャートは、図７における第１５の信号７１５となる。
【００９７】
なお、第１、第２の第２階層メモリブロックアドレス信号の電位を順に記して、第１２の信号７１２を表している。同様に、第１〜第４の第２階層メモリブロック書き込みデータ信号の電位を順に記して、第１５の信号７１５を表している。なお、第２階層メモリブロック書き込み期間中に第２の第１階層メモリブロック５０２に格納されたデータが、第２階層メモリブロック読み出し期間に読み出される。したがって、第２の第２階層メモリブロック読み出しデータ信号のタイミングチャートは、図７における第１６の信号７１６となる。
【００９８】
ここで、図５における第２階層出力信号制御回路５０７は、第１の第１階層メモリブロック動作制御信号が”Ｈ”の場合は第１の第１階層メモリブロック出力信号を、第２の第２階層メモリブロック動作制御信号が”Ｈ”の場合は第２の第１階層メモリブロック出力信号を、第３の第２階層メモリブロック動作制御信号が”Ｈ”の場合は第３の第１階層メモリブロック出力信号を、第４の第２階層メモリブロック動作制御信号が”Ｈ”の場合は第４の第１階層メモリブロック出力信号を、各々選択し、第１〜第４の第２階層メモリブロック読み出しデータ信号とするものとする。この場合、第１〜第４の第２階層メモリブロック読み出しデータ信号のタイミングチャートは、図７における第１７の信号７１７となる。
【００９９】
ところで、第１の第２階層メモリブロック動作制御信号が”Ｈ”の期間は、第２〜第４の第１階層メモリブロック入力信号は、全て”Ｌ”としている。これは、第２〜第４の第１階層メモリブロック５０２〜５０４におけるブロック入力信号の電位は、図３におけるメモリブロック待機期間１７２の電位と等価である。すなわち、第２〜第４の第１階層メモリブロック５０２〜５０４における消費電力は、待機時の消費電力に等しい。同様に、第２の第１階層メモリブロック動作制御信号が”Ｈ”の期間は、第１、第３、第４の第１階層メモリブロック入力信号は、全て”Ｌ”となっている。これは、第１、第３、第４の第１階層メモリブロック５０１、５０３、５０４における入力信号の電位は、図３におけるメモリブロック待機期間１７２の電位と等価である。すなわち、第１、第３、第４の第１階層メモリブロック５０１、５０３、５０４における消費電力は、待機時の消費電力に等しい。したがって、第２階層メモリブロック５００において、少なくともメモリブロック全体の４分の３は、常に待機状態であり、メモリ全体の消費電力を大幅に軽減することが可能である。
【０１００】
図６において、本実施の形態におけるメモリ６００は、第１〜第４の第２階層メモリブロック６０１〜６０４と、動作制御回路６０５と、入力信号制御回路６０６と、出力信号制御回路６０７と、から構成される。ここで、第１〜第４の第２階層メモリブロック６０１〜６０４は、図５における第２階層メモリブロック５００である。つまり、本実施の形態のメモリ６００は、メモリ６００自身とブロック図が同じ構成の第２階層メモリブロック５００を複数有している。
【０１０１】
なお、第１の第２階層メモリブロック６０１に対する入力信号線、すなわち、図５における第２階層メモリブロックアドレスバス信号線５１１と、第２階層メモリブロック読み出し制御信号線５０８と、第２階層メモリブロック書き込み制御信号線５０９と、第２階層メモリブロック書き込みデータバス信号線５１０と、をまとめて、図６における第１の第２階層メモリブロック入力信号線６１３とする。また、第１の第２階層メモリブロック６０１からの出力信号線、すなわち、図５における第２階層メモリブロック読み出しデータバス信号線５２１を、図６における第１の第２階層メモリブロック出力信号線６１７とする。
【０１０２】
同様に、第２〜第４の第２階層メモリブロック６０２〜６０４に対する入力信号線、すなわち、図５における第２階層メモリブロックアドレスバス信号線５１１と、第２階層メモリブロック読み出し制御信号線５０８と、第２階層メモリブロック書き込み制御信号線５０９と、第２階層メモリブロック書き込みデータバス信号線５１０と、を各々まとめて、図６における第２〜第４の第２階層メモリブロック入力信号線６１４〜６１６とする。また、第２〜第４の第２階層メモリブロック６０２〜６０４からの出力信号線、すなわち、図５における第２階層メモリブロック読み出しデータバス信号線５２１を、図６における第２〜第４の第２階層メモリブロック出力信号線６１８〜６２０とする。
【０１０３】
動作制御回路６０５は、第１〜第４のメモリアドレス信号線からなるメモリアドレスバス信号線６１１より供給される第１〜第６のメモリアドレス信号のうち、第５、第６のメモリアドレス信号から、第１〜第４のメモリブロック動作制御信号線からなるメモリブロック動作制御バス信号線６１２に供給する第１〜第４のメモリブロック動作制御信号を生成する機能を有する。
【０１０４】
例えば、第５のメモリアドレス信号と第６のメモリアドレス信号とが、”ＬＬ”の場合、読み出しまたは書き込みの対象となるメモリセルは、第１の第２階層メモリブロック６０１に含まれる構成とする。また、同様に、第５のメモリアドレス信号と第６のメモリアドレス信号とが各々”ＬＨ”、”ＨＬ”、”ＨＨ”の場合、読み出しまたは書き込みの対象となるメモリセルは、各々第２の第２階層メモリブロック６０２、第３の第２階層メモリブロック６０３、第４の第２階層メモリブロック６０４に含まれる構成とする。
【０１０５】
ここで、第５のメモリアドレス信号と第６のメモリアドレス信号と電位の組み合わせが、”ＬＬ”、”ＬＨ”、”ＨＬ”、”ＨＨ”の場合、それぞれ、第１、第２、第３、第４のメモリブロック動作制御信号を”Ｈ”とし、他のメモリブロック動作制御信号を”Ｌ”とする。例えば、第５のメモリアドレス信号、第６のメモリアドレス信号の電位が共に”Ｌ”の場合は、第１のメモリブロック動作制御信号を”Ｈ”とし、残りの第２〜第４のメモリブロック動作制御信号を”Ｌ”とする。
【０１０６】
入力信号制御回路６０６は、メモリ読み出し制御信号線６０８と、メモリ書き込み制御信号線６０９と、第１〜第４のメモリ書き込みデータ信号線からなるメモリ書き込みデータバス信号線６１０と、メモリアドレスバス信号線６１１と、メモリブロック動作制御バス信号線６１２と、から各々供給されるメモリ読み出し制御信号と、メモリ書き込み制御信号と、第１〜第４のメモリ書き込みデータ信号と、第１、第２のメモリアドレス信号と、第１〜第４の第２階層メモリブロック動作制御信号と、から、第１〜第４の第２階層メモリブロック入力信号線６１３〜６１６に供給する第１〜第４の第２階層メモリブロック入力信号を生成する機能を有する。
【０１０７】
例えば、第１のメモリブロック動作制御信号線が”Ｈ”の場合、メモリ読み出し制御信号と、メモリ書き込み制御信号と、第１〜第４のメモリ書き込みデータ信号と、第１、第２のメモリアドレス信号と、に応じた電位を、第１の第２階層メモリブロック入力信号とする。一方、第２、第３、第４の第２階層メモリブロック入力信号は、メモリ読み出し制御信号と、メモリ書き込み制御信号と、メモリ書き込みデータ信号と、メモリアドレス信号と、の値に依らずに一定値とする。また、同様に、例えば、第２、第３、第４のメモリブロック動作制御信号線が各々”Ｈ”の場合、メモリ読み出し制御信号と、メモリ書き込み制御信号と、第１〜第４のメモリ書き込みデータ信号と、第１、第２のメモリアドレス信号と、に応じた電位を、各々第２、第３、第４の第２階層メモリブロック入力信号とする。一方、他の第２階層メモリブロック入力信号は、メモリ読み出し制御信号と、メモリ書き込み制御信号と、メモリ書き込みデータ信号と、メモリアドレス信号と、の値に依らずに一定値とする。
【０１０８】
出力信号制御回路６０７は、第１〜第４の第２階層メモリブロック出力信号線６１７〜６２０から供給される第１〜第４の第２階層メモリブロック出力信号と、メモリブロック動作制御バス信号線６１２から供給される第１〜第４のメモリブロック動作制御信号と、から、第１〜第４のメモリ読み出しデータ信号線からなるメモリ読み出しデータバス信号線６２１に供給する第１〜第４のメモリ読み出しデータ信号を生成する機能を有する。
【０１０９】
例えば、第１〜第４の第２階層メモリブロック出力信号のいずれかを、第１〜第４のメモリブロック動作制御信号に応じて選択し、バッファを介して、当該ブロック出力信号を、メモリ読み出しデータ信号として、メモリ読み出しデータバス信号線６２１に供給する。
【０１１０】
図８は、本発明の実施の形態におけるメモリの入出力信号に関するタイミングチャートである。図６におけるメモリアドレスバス信号線６１１と、メモリ読み出し制御信号線６０８と、メモリ書き込み制御信号線６０９と、メモリ書き込みデータバス信号線６１０と、から各々供給される第１〜第６のメモリアドレス信号と、メモリ読み出し制御信号と、メモリ書き込み制御信号と、第１〜第４のメモリ書き込みデータ信号と、のタイミングチャートを、図８における第１〜第４の信号８０１〜８０４とする。なお、第１〜第６のメモリアドレス信号の電位を順に記して、第１の信号８０１を表している。同様に、第１〜第４のメモリ書き込みデータ信号の電位を順に記して、第４の信号８０４を表している。
【０１１１】
ここで、メモリ書き込み制御信号が”Ｈ”である期間、すなわち図８の第１の期間８１８を、メモリ書き込み期間とする。また、メモリ読み出し制御信号が”Ｈ”である期間、すなわち図８の第３の期間８２０を、メモリ読み出し期間とする。さらに、メモリ読み出し制御信号とメモリ書き込み制御信号とが共に”Ｌ”である期間、すなわち図８の第２の期間８１９を、メモリ待機期間とする。
【０１１２】
第５のメモリアドレス信号と第６のメモリアドレス信号とが”ＬＬ”の場合、第１のメモリブロック動作制御信号は”Ｈ”となり、第２、第３、第４のメモリブロック動作制御信号は”Ｌ”となる。同様に、第５のメモリアドレス信号と第６のメモリアドレス信号とが各々”ＬＨ”、”ＨＬ”、”ＨＨ”の場合、第２、第３、第４のメモリブロック動作制御信号は各々”Ｈ”となり、他のメモリブロック動作制御信号は”Ｌ”となる。したがって、第１、第２のメモリブロック動作制御信号のタイミングチャートは、図８における第５、第６の信号８０５、８０６のようになる。なお、第３、第４のメモリブロック動作制御信号のタイミングチャートは、図８には示していないが、常に”Ｌ”である。
【０１１３】
ここで、図６における入力信号制御回路６０６は、メモリ読み出し制御信号と、メモリ書き込み制御信号と、第１〜第４のメモリ書き込みデータ信号と、第１〜第４のメモリアドレス信号と、に対して、各々第１、第２、第３、第４のメモリブロック動作制御信号との論理積を演算することで、第１〜第４の第２階層メモリブロック入力信号を生成するものとする。つまり、第１のメモリブロック動作制御信号が”Ｈ”の期間は、メモリ読み出し制御信号と、メモリ書き込み制御信号と、第１〜第４のメモリ書き込みデータ信号と、第１〜第４のメモリアドレス信号と、が第１の第２階層メモリブロック入力信号となり、第２〜第４の第２階層メモリブロック入力信号は、全て”Ｌ”となる。
【０１１４】
したがって、第１の第２階層メモリブロック６０１における、第１〜第４の第２階層メモリブロックアドレス信号のタイミングチャートは、図８における第７の信号８０７、第２階層メモリブロック読み出し制御信号のタイミングチャートは、図８における第８の信号８０８、第２階層メモリブロック書き込み制御信号のタイミングチャートは、図８における第９の信号８０９、第１〜第４の第２階層メモリブロック書き込みデータ信号のタイミングチャートは、図８における第１０の信号８１０となる。
【０１１５】
なお、第１〜第４の第２階層メモリブロックアドレス信号の電位を順に記して、第７の信号８０７を表している。同様に、第１〜第４の第２階層メモリブロック書き込みデータ信号の電位を順に記して、第１０の信号８１０を表している。メモリ書き込み期間中に第１の第２階層メモリブロック６０１に格納されたデータが、メモリ読み出し期間に読み出される。したがって、第１の第２階層メモリブロック読み出しデータ信号のタイミングチャートは、図８における第１１の信号８１１となる。
【０１１６】
同様に、第２の第２階層メモリブロック６０２における、第１〜第４の第２階層メモリブロックアドレス信号のタイミングチャートは、図８における第１２の信号８１２、第２階層メモリブロック読み出し制御信号のタイミングチャートは、図８における第１３の信号８１３、第２階層メモリブロック書き込み制御信号のタイミングチャートは、図８における第１４の信号８１４、第１〜第４の第２階層メモリブロック書き込みデータ信号のタイミングチャートは、図８における第１５の信号８１５となる。
【０１１７】
なお、第１〜第４の第２階層メモリブロックアドレス信号の電位を順に記して、第１２の信号８１２を表している。同様に、第１〜第４の第２階層メモリブロック書き込みデータ信号の電位を順に記して、第１５の信号８１５を表している。なお、メモリ書き込み期間中に第２の第２階層メモリブロック６０２に格納されたデータが、メモリ読み出し期間に読み出される。したがって、第２の第２階層メモリブロック読み出しデータ信号のタイミングチャートは、図８における第１６の信号８１６となる。
【０１１８】
ここで、図６における出力信号制御回路６０７は、第１のメモリブロック動作制御信号が”Ｈ”の場合は第１の第２階層メモリブロック出力信号を、第２のメモリブロック動作制御信号が”Ｈ”の場合は第２の第２階層メモリブロック出力信号を、第３のメモリブロック動作制御信号が”Ｈ”の場合は第３の第２階層メモリブロック出力信号を、第４のメモリブロック動作制御信号が”Ｈ”の場合は第４の第２階層メモリブロック出力信号を、各々選択し、第１〜第４のメモリ読み出しデータ信号とするものとする。この場合、第１〜第４のメモリ読み出しデータ信号のタイミングチャートは、図８における第１７の信号８１７となる。
【０１１９】
ところで、第１の第２階層メモリブロック動作制御信号が”Ｈ”の期間は、第２〜第４の第２階層メモリブロック入力信号は、全て”Ｌ”としている。これは、第２〜第４の第２階層メモリブロック６０２〜６０４における第２階層メモリブロック入力信号の電位は、図７における第２階層メモリブロック待機期間７１９の電位と等価である。すなわち、第２〜第４の第２階層メモリブロック６０２〜６０４における消費電力は、待機時の消費電力に等しい。同様に、第２の第２階層メモリブロック動作制御信号が”Ｈ”の期間は、第１、第３、第４の第２階層メモリブロック入力信号は、全て”Ｌ”となっている。これは、第１、第３、第４の第２階層メモリブロック６０１、６０３、６０４における入力信号の電位は、図７における第２階層メモリブロック待機期間７１９の電位と等価である。すなわち、第１、第３、第４の第２階層メモリブロック６０１、６０３、６０４における消費電力は、待機時の消費電力に等しい。したがって、メモリ６００において、少なくとも全体の４分の３は、常に待機状態であり、メモリ全体の消費電力を大幅に軽減することが可能であることがわかる。
【０１２０】
さらに、先述の通り、各々の第２階層メモリブロックにおいて、メモリブロック全体の少なくとも４分の３は、常に待機状態である。したがって、メモリ６００において、少なくとも全体の１６分の１５は、常に待機状態であり、メモリ全体の消費電力を大幅に軽減することが可能であることがわかる。
【０１２１】
以上のような構成とすることで、データの読み出しまたは書き込みの対象となるメモリセルを含むメモリブロックの入力信号のみを変化させ、他のメモリブロックの入力信号を変化しない。すなわち、当該メモリセルを含むメモリブロック以外のメモリブロックにおける消費電力は、待機時の消費電力となる。具体的には、本実施の形態における例の場合は、少なくともメモリ全体の１６分の１５を待機時と同様の状態にすることができる。したがって、全体の消費電力を大幅に低減することができる。なお、メモリブロックは対称に配置して、メモリを構成する。このようにすることで、メモリアレイにおける読み出しビット線または書き込みビット線の配線長を短縮し、負荷容量を軽減すると同時に、メモリブロック内のあらゆるアドレスのメモリセルに対するデータ読み出しまたは書き込みにおいて、消費電流を均一にできる。
【０１２２】
以上のような構成とすることで、大容量ながら低消費電力且つ消費電力が一定のメモリで構成された、高性能且つ低消費電力の半導体装置を提供することができる。
【実施例１】
【０１２３】
本実施例では、本発明における半導体装置に搭載するメモリの例を、図９を用いて説明する。図９（Ａ）、図９（Ｂ）は、本発明における半導体装置に搭載するメモリを、ＳＲＡＭ（Ｓｔａｔｉｃ  ＲＡＭ）とした場合の、メモリセル（図９（Ａ））と、列ＲＷ回路（図９（Ｂ））と、の例である。また、図９（Ｃ）、図９（Ｄ）は、本発明における半導体装置に搭載するメモリを、マスクＲＯＭとした場合の、メモリセル（図９（Ｃ））と、列ＲＷ回路（図９（Ｄ））と、の例である。
【０１２４】
まず、本発明におけるメモリを、図９（Ａ）のメモリセルと、図９（Ｂ）の列ＲＷ回路を用いて構成した場合について説明する。
【０１２５】
図９（Ａ）において、メモリセルは、ワード信号線９０１と、第１、第２のビット信号線９０２、９０３と、第１、第２のスイッチトランジスタ９０４、９０５と、第１、第２のインバータ９０６、９０７と、から構成される。第１、第２のスイッチトランジスタ９０４、９０５のゲート電極は、ワード信号線９０１に電気的に接続されている。また、第１、第２のスイッチトランジスタ９０４、９０５のドレイン電極は、各々第１、第２のビット信号線９０２、９０３と電気的に接続されている。第１のインバータ９０６の入力端子と、第２のインバータ９０７の出力端子と、第１のスイッチトランジスタ９０４のソース電極と、は電気的に接続されている。第２のインバータ９０７の入力端子と、第１のインバータ９０６の出力端子と、第２のスイッチトランジスタ９０５のソース電極と、は電気的に接続されている。第１、第２のインバータ９０６、９０７でラッチ９０８が構成される。
【０１２６】
なお、図９（Ａ）に示したメモリセルは、図２における、第１〜第１６のメモリセル２０４〜２１９に相当する。但し、書き込みワード信号線と、読み出しワード信号線と、を共通にして、ワード信号線９０１としている。また、読み出しビット信号線と、書き込みビット信号線と、を共通にして、且つ、正信号と負信号とを供給する１対の信号線、すなわち第１、第２のビット信号線９０２、９０３としている。
【０１２７】
図９（Ｂ）において、列ＲＷ回路は、第１、第２のビット信号線９０２、９０３と、センスアンプ９１１と、第１、第２のトランジスタ９１２、９１３と、インバータ９１４と、読み出し制御信号線９１５と、読み出しデータ信号線９１６と、書き込み制御信号線９１７と、書き込みデータ信号線９１８と、反転書き込みデータ信号線９１９と、から構成されている。
【０１２８】
センスアンプ９１１は、第１、第２のビット信号線９０２、９０３と、読み出し制御信号線９１５と、読み出しデータ信号線９１６と、電気的に接続されている。第１、第２のトランジスタ９１２、９１３のゲート電極は、書き込み制御信号線９１７と電気的に接続されており、ドレイン電極は、各々第１、第２のビット信号線９０２、９０３と電気的に接続されており、ソース電極は、各々書き込みデータ信号線９１８、反転書き込みデータ信号線９１９と電気的に接続されている。インバータ９１４の入力端子、出力端子は、各々書き込みデータ信号線９１８、反転書き込みデータ信号線９１９と電気的に接続されている。
【０１２９】
なお、図９（Ｂ）に示した列ＲＷ回路は、図２のＲＷ回路２０３において、一列分に相当する。但し、読み出しビット信号線と、書き込みビット信号線と、を共通にして、且つ、正信号と負信号とを供給する１対の信号線、すなわち第１、第２のビット信号線９０２、９０３としている。
【０１３０】
センスアンプ９１１は、読み出し制御信号線９１５の電位が”Ｈ”の場合に動作し、第１のビット信号線９０２と、第２のビット信号線９０３と、から各々供給される第１のビット信号と、第２のビット信号と、の微小な電位差から、第１、第２のビット信号の電位を高速に検出し、読み出しデータ信号線９１６に、読み出しデータ信号を供給する機能を有する。また、書き込みデータ信号線９１８から供給される書き込みデータ信号は、インバータ９１４により、反転書き込みデータ信号として反転書き込みデータ信号線９１９に供給される。
【０１３１】
次に、メモリの動作について、説明する。
【０１３２】
メモリ書き込み動作について説明する。まず、図９（Ｂ）において書き込み制御信号線９１７に供給する書き込み制御信号を”Ｈ”とする。続いて、書き込みデータ信号線９１８より、書き込みデータ信号を供給する。ここでは、例えば”Ｈ”とする。この時、反転書き込みデータ信号線９１９より供給される反転書き込みデータ信号は”Ｌ”となる。書き込みデータ信号と、反転書き込みデータ信号と、は、各々第１、第２のトランジスタ９１２、９１３と、を介して、第１、第２のビット信号線９０２、９０３に、第１、第２のビット信号として供給され、各々”Ｈ”、”Ｌ”、となる。
【０１３３】
続いて、図９（Ａ）においてワード信号線９０１に供給されるワード信号を”Ｈ”とする。この時、ラッチ９０８において、第１のインバータ９０６の入力と第２のインバータ９０７の出力と、が”Ｈ”、第１のインバータ９０６の出力と第２のインバータ９０７の入力と、が”Ｌ”となり、メモリセルへのデータの書き込みが完了する。
【０１３４】
次いで、メモリ読み出し動作について説明する。まず、図９（Ｂ）に示した、書き込み制御信号線９１７に供給する書き込み制御信号を”Ｌ”とし、第１、第２のビット信号線９０２，９０３の電位を、フロート状態とする。続いて、ワード信号線９０１に供給されるワード信号を”Ｈ”とする。この時、ラッチ９０８で保持している電位が、第１、第２のビット信号として、第１、第２のビット信号線９０２、９０３に供給される。例えば、ラッチ９０８において、第１のインバータ９０６の入力と第２のインバータ９０７の出力と、に”Ｈ”、第１のインバータ９０６の出力と第２のインバータ９０７の入力と、に”Ｌ”となるデータが格納されている場合、第１、第２のビット信号は、それぞれ”Ｈ”、”Ｌ”となる。ここで、読み出し制御信号線９１５に供給する読み出し制御信号を”Ｈ”とする。この時、センスアンプ９１１により、読み出しデータ信号線９１６に、読み出しデータ信号として、”Ｈ”が供給される。すなわち、データが読み出されたことになる。
【０１３５】
次に、本発明におけるメモリを、図９（Ｃ）のメモリセルと、図９（Ｄ）の列ＲＷ回路を用いて構成した場合について説明する。
【０１３６】
図９（Ｃ）において、メモリセルは、ワード信号線９２１と、ビット信号線９２２と、メモリトランジスタ９２３と、から構成される。メモリトランジスタ９２３のゲート電極は、ワード信号線９２１に電気的に接続されている。メモリトランジスタ９２３のドレイン電極は、ビット信号線９２２と電気的に接続されている。メモリトランジスタ９２３のソース電極は、接地配線と電気的に接続されている。なお、図９（Ｃ）では、メモリセルが、データ”Ｌ”を格納している例を示している。データ”Ｈ”を格納している例の場合には、メモリトランジスタ９２３のソース電極を、浮遊状態としておけばよい。すなわち、メモリトランジスタ９２３のソース電極を、接地配線と電気的に接続するか否かにより、データ”Ｌ”かデータ”Ｈ”を格納することが出来る。
【０１３７】
なお、図９（Ｃ）に示したメモリセルは、図２における、第１〜第１６のメモリセル２０４〜２１９に相当する。但し、書き込み機能は有していないため、書き込みワード信号線と、書き込みビット信号線は存在しない。
【０１３８】
図９（Ｄ）において、列ＲＷ回路は、ビット信号線９２２と、ラッチ回路９３１と、トランジスタ９３２と、読み出しデータ信号線９３３と、読み出し制御信号線９３４と、から構成されている。
【０１３９】
ラッチ回路９３１は、ビット信号線９２２と、読み出しデータ信号線９３３と、電気的に接続されている。トランジスタ９３２のゲート電極と、ソース電極と、ドレイン電極とは、各々読み出し制御信号線９３４と、電源線と、ビット信号線９２２と、電気的に接続されている。
【０１４０】
なお、図９（Ｄ）に示した列ＲＷ回路は、図２のＲＷ回路２０３において、一列分に相当する。但し、書き込み機能は有していないため、書き込みデータ信号線と、書き込み制御信号線は存在しない。
【０１４１】
次に、メモリの動作について、説明する。
【０１４２】
まず、図９（Ｄ）に示した読み出し制御信号線９３４に供給する読み出し制御信号を”Ｌ”とする。この時、トランジスタ９３２より、”Ｈ”電位がビット信号線９２２に供給され、ビット信号線９２２の電位は”Ｈ”となる。また、ラッチ回路９３１には、”Ｈ”が格納される。また、読み出しデータ信号線９３３に、読み出しデータ信号として、”Ｈ”が供給される。続いて、読み出し制御信号を”Ｈ”とする。この時、ラッチ回路９３１により、ビット信号線９２２の電位は”Ｈ”のままである。また、読み出しデータ信号も”Ｈ”のままである。
【０１４３】
引き続き、図９（Ｃ）に示したワード信号線９２１に供給されるワード信号を”Ｈ”とする。この時、メモリトランジスタ９２３より、ビット信号線９２２に、ビット信号として、”Ｌ”が供給される。すると、ラッチ回路９３１には、”Ｌ”が格納され、読み出しデータ信号も”Ｌ”となる。
【０１４４】
なお、ここでは、メモリセルが、データ”Ｌ”を格納している例を示している。一方、メモリセルが、データ”Ｈ”を格納している場合には、ワード信号線９２１に供給されるワード信号を”Ｈ”とした時、メモリトランジスタ９２３は、ビット信号を駆動する能力は無い。すなわち、ラッチ回路９３１には、”Ｈ”が格納されたままで、読み出しデータも”Ｈ”のままである。すなわち、データが読み出されたことになる。
【０１４５】
以上のような構成とすることで、大容量ながら低消費電力且つ消費電力が一定のメモリで構成された、高性能且つ低消費電力の半導体装置を提供する。
【実施例２】
【０１４６】
本実施例では、本発明における半導体装置に搭載するメモリの配置例として、図１０を用いて説明する。図１０は、本発明における半導体装置に搭載するメモリが４つのメモリブロックを有する場合の配置例である。
【０１４７】
図１０において、メモリ１０００は、第１〜第４のメモリブロック１００１〜１００４と、制御回路１００５と、メモリ入出力バス信号線１００６と、第１〜第４のメモリブロック入出力バス信号線１００７〜１０１０と、から構成される。ここで、メモリ入出力バス信号線１００６は、メモリ１０００の入力信号線と、出力信号線と、をまとめて表した信号線である。例えば、図１のメモリ１００における、メモリ読み出し制御信号線１０８と、メモリ書き込み制御信号線１０９と、メモリ書き込みデータバス信号線１１０と、メモリアドレスバス信号線１１１と、メモリ読み出しデータバス信号線１２１と、をまとめて表した信号線である。また、第１〜第４のメモリブロック入出力バス信号線１００７〜１０１０は、第１〜第４のメモリブロック１００１〜１００４における入力信号線と、出力信号線と、を各々まとめて表した信号線である。例えば、図１のメモリ１００における、第１〜第４のメモリブロック入力信号線１１３〜１１６と、第１〜第４のメモリブロック出力信号線１１７〜１２０と、を各々まとめて表した信号線である。
【０１４８】
制御回路１００５は、メモリブロック以外の回路をまとめて表した回路である。例えば、図１のメモリ１００において、動作制御回路１０５と、入力信号制御回路１０６と、出力信号制御回路１０７と、をまとめて表した回路である。
【０１４９】
図１０において、第２のメモリブロック１００２は、第１のメモリブロック１００１と、垂直軸に対して線対称に配置されている。また、第３のメモリブロック１００３は、第１のメモリブロック１００１と、水平軸に対して線対称に配置されている。さらに、第４のメモリブロック１００４は、第１のメモリブロック１００１と、点対称に配置されている。
【０１５０】
このように、第１〜第４のメモリブロック１００１〜１００４を配置することで、第１〜第４のメモリブロック入出力バス信号線１００７〜１０１０は、概ね長さを等しくすることができる。つまり、メモリブロック入出力バス信号線に負荷される容量は、概ね等しくすることができる。したがって、各々のメモリブロックに対するデータ読み出し、及びデータ書き込み時に、メモリブロック入出力バス信号線の充電・放電における消費電力は概ね等しくすることができる。
【０１５１】
さて、メモリを搭載する半導体装置の設計では、メモリの最高消費電力を想定して電源分配、放熱対策などを施す必要がある。つまり、読み出しまたは書き込みの対象となるメモリセルの物理アドレスに依存して、消費電力が異なる場合は、設計コストが増大することになる。一方、本実施例におけるメモリを搭載する半導体装置では、メモリセルの物理アドレスに依存せずに、消費電力を低減することができる。
【０１５２】
なお、本実施例におけるメモリは、階層構造とすることができる。すなわち、図１０における第１〜第４のメモリブロック１００１〜１００４を、第２階層メモリブロックとし、各々複数の第１階層メモリブロックから構成することができる。この場合、図１０のメモリ１０００における第１〜第４のメモリブロック１００１〜１００４と同様に、第１〜第４の第１階層メモリブロックを配置すれば良い。
【０１５３】
また、一般に、メモリをｎ（ｎ≧２）階層とすることができる。すなわち、メモリを、第ｎ階層メモリブロックから構成し、第ｍ（２≦ｍ≦ｎ）階層メモリブロックを、第（ｍ−１）階層メモリブロックから構成することができる。この場合、第ｍ階層メモリブロックは、図１０のメモリ１０００における第１〜第４のメモリブロック１００１〜１００４と同様に、第１〜第４の第（ｍ−１）階層メモリブロックを配置すれば良い。
【０１５４】
なお、階層数を増やしても、メモリブロックを対称的に配置することで、読み出しまたは書き込みの対象となるメモリセルの物理アドレスに依存せずに、消費電力を一定に近づけることができる。
【０１５５】
以上のような構成とすることで、大容量ながら低消費電力且つ消費電力が一定のメモリで構成された、高性能且つ低消費電力の半導体装置を提供することができる。
【実施例３】
【０１５６】
本発明のメモリは、メモリを具備したあらゆる分野の電子機器に用いることが可能である。つまり、本発明はメモリを具備した電子機器を含むものである。例えば、本発明のメモリを適用した電子機器として、ビデオカメラやデジタルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ  ｖｅｒｓａｔｉｌｅ  ｄｉｓｃ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それら電子機器の具体例を図１１に示す。
【０１５７】
図１１（Ａ）、図１１（Ｂ）は、デジタルカメラを示している。図１１（Ｂ）は、図１１（Ａ）の裏側を示す図である。このデジタルカメラは、筐体２１１１、表示部２１１２、レンズ２１１３、操作キー２１１４、シャッターボタン２１１５などを有する。また、取り出し可能な不揮発性のメモリ２１１６を備えており、当該デジタルカメラで撮影したデータをメモリ２１１６に記憶させておく構成となっている。本発明のメモリを不揮発性のメモリ２１１６に適用することができる。
【０１５８】
また、図１１（Ｃ）は、携帯電話を示しており、携帯情報端末の１つの代表例である。この携帯電話は筐体２１２１、表示部２１２２、操作キー２１２３などを含む。また、携帯電話は、取り出し可能な不揮発性のメモリ２１２５を備えており、当該携帯電話の電話番号等のデータ、映像、音楽データ等をメモリ２１２５に記憶させ再生することができる。本発明のメモリは当該メモリ２１２５に適用することができる。
【０１５９】
また、図１１（Ｄ）は、デジタルプレーヤーを示しており、音響再生装置の１つの代表例である。図１１（Ｄ）に示すデジタルプレーヤーは、本体２１３０、表示部２１３１、メモリ部２１３２、操作部２１３３、イヤホン２１３４等を含んでいる。なお、イヤホン２１３４の代わりにヘッドホンや無線式イヤホンを用いることができる。メモリ部２１３２は、本発明のメモリを用いることができる。例えば、記録容量が２０〜２００ギガバイト（ＧＢ）の大容量メモリを用い、操作部２１３３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、表示部２１３１は黒色の背景に白色の文字を表示することで消費電力を抑えられる。これは携帯型のオーディオ装置において特に有効である。なお、メモリ部２１３２は取り出し可能な構成としてもよい。
【０１６０】
また、図１１（Ｅ）は、電子ブック（電子ペーパーともいう）を示している。この電子ブックは、本体２１４１、表示部２１４２、操作キー２１４３、メモリ部２１４４を含んでいる。またモデムが本体２１４１に内蔵されていてもよいし、無線で情報を送受信できる構成としてもよい。メモリ部２１４４は、本発明を用いて形成された不揮発性の半導体記憶装置を用いることができる。例えば、記録容量が２０ギガバイト〜２００ギガバイト（ＧＢ）のＮＡＮＤ型不揮発性メモリを用い、操作キー２１４３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、メモリ部２１４４は、取り出し可能な構成としてもよい。
【０１６１】
以上の様に、本発明の適用範囲は極めて広く、メモリを有するものであればあらゆる分野の電子機器に用いることが可能である。本発明のメモリは大容量でかつ低消費電力であるため、図１１に示すようなバッテリー駆動の電子機器において、バッテリー駆動時間に影響を与えず、大容量のデータを持ち運びできることを可能にする。
【実施例４】
【０１６２】
本実施例では、本発明における半導体装置を構成する要素の一つとして、スタティックＲＡＭ（ＳＲＡＭ）を構成する一例について、図１２〜図１４を参照して説明する。
【０１６３】
図１２（Ａ）で示す半導体層１５１０、１５１１はシリコン若しくはシリコンを成分とする結晶性の半導体で形成することが好ましい。例えば、シリコン膜をレーザアニールなどによって結晶化された多結晶シリコン、単結晶シリコンなどが適用される。その他にも半導体特性を示す、金属酸化物半導体、アモルファスシリコン、有機半導体を適用することも可能である。
【０１６４】
いずれにしても、最初に形成する半導体層は絶縁表面を有する基板の全面若しくは一部（トランジスタの半導体領域として確定されるよりも広い面積を有する領域）に形成する。そして、フォトリソグラフィー技術によって、半導体層上にマスクパターンを形成する。そのマスクパターンを利用して半導体層をエッチング処理することにより、ＴＦＴのソース領域及びドレイン領域及びチャネル形成領域を含む特定形状の島状の半導体層１５１０、１５１１を形成する。その半導体層１５１０、１５１１の形状はレイアウトの適切さを考慮して決められる。
【０１６５】
図１２（Ａ）で示す半導体層１５１０、１５１１を形成するためのフォトマスクは、図１２（Ｂ）に示すマスクパターン１５２０を備えている。このマスクパターン１５２０は、フォトリソグラフィー工程で用いるレジストがポジ型かネガ型かで異なる。ポジ型レジストを用いる場合には、図１２（Ｂ）で示すマスクパターン１５２０は、遮光部として作製される。マスクパターン１５２０は、多角形の頂部Ａを削除した形状となっている。また、屈曲部Ｂにおいては、その角部が直角とならないように屈曲する形状となっている。このフォトマスクのパターンは、例えば、パターンの角部において、一辺が１０μｍ以下の大きさの直角三角形を削除している。
【０１６６】
図１２（Ｂ）で示すマスクパターン１５２０は、その形状が、図１２（Ａ）で示す半導体層１５１０、１５１１に反映される。その場合、マスクパターン１５２０と相似の形状が転写されても良いが、マスクパターン１５２０の角部がさらに丸みを帯びるように転写されていても良い。すなわち、マスクパターン１５２０よりもさらにパターン形状をなめらかにした、丸め部を設けても良い。
【０１６７】
半導体層１５１０、１５１１の上には、酸化シリコン若しくは窒化シリコンを少なくとも一部に含む絶縁層が形成される。この絶縁層を形成する目的の一つはゲート絶縁層である。そして、図１３（Ａ）で示すように、半導体層と一部が重なるようにゲート配線１６１２、１６１３、１６１４を形成する。ゲート配線１６１２は半導体層１５１０に対応して形成される。ゲート配線１６１３は半導体層１５１０、１５１１に対応して形成される。また、ゲート配線１６１４は半導体層１５１０、１５１１に対応して形成される。ゲート配線は、金属層又は導電性の高い半導体層を成膜し、フォトリソグラフィー技術によってその形状を絶縁層上に作り込む。
【０１６８】
このゲート配線を形成するためのフォトマスクは、図１３（Ｂ）に示すマスクパターン１６２１を備えている。このマスクパターン１６２１は、角部において、一辺が１０μｍ以下の直角三角形、または、一辺が配線の線幅の１／２以下で、線幅の１／５以上の長さの直角三角形を削除している。図１３（Ｂ）で示すマスクパターン１６２１は、その形状が、図１３（Ａ）で示すゲート配線１６１２、１６１３、１６１４に反映される。その場合、マスクパターン１６２１と相似の形状が転写されても良いが、マスクパターン１６２１の角部がさらに丸みを帯びるように転写されていても良い。すなわち、マスクパターン１６２１よりもさらにパターン形状をなめらかにした、丸め部を設けても良い。すなわち、ゲート配線１６１２、１６１３、１６１４の角部は、線幅の１／２以下であって１／５以上に角部に丸みをおびさせる。凸部はプラズマによるドライエッチの際、異常放電による微粉の発生を抑え、凹部では、洗浄のときに、たとえできた微粉であっても、それが角に集まりやすいのを洗い流す結果として歩留まり向上が甚だしく実現できるという効果を有する。
【０１６９】
層間絶縁層はゲート配線１６１２、１６１３、１６１４の次に形成される層である。層間絶縁層は酸化シリコンなどの無機絶縁材料若しくポリイミドやアクリル樹脂などを使った有機絶縁材料を使って形成する。この層間絶縁層とゲート配線１６１２、１６１３、１６１４の間には窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を介在させても良い。また、層間絶縁層上にも窒化シリコン若しくは窒化酸化シリコンなどの絶縁層を設けても良い。この絶縁層は、外因性の金属イオンや水分などＴＦＴにとっては良くない不純物により半導体層やゲート絶縁層を汚染するのを防ぐことができる。
【０１７０】
層間絶縁層には所定の位置に開口部が形成されている。例えば、下層にあるゲート配線や半導体層に対応して設けられる。金属若しくは金属化合物の一層若しくは複数層で形成される配線層は、フォトリソグラフィー技術によってマスクパターンが形成され、エッチング加工により所定のパターンに形成される。そして、図１４（Ａ）で示すように、半導体層と一部が重なるように配線１７１５〜１７２０を形成する。配線はある特定の素子間を連結する。配線は特定の素子と素子の間を直線で結ぶのではなく、レイアウトの制約上屈曲部が含まれる。また、コンタクト部やその他の領域において配線幅が変化する。コンタクト部では、コンタクトホールが配線幅と同等若しくは大きい場合には、その部分で配線幅が広がるように変化する。
【０１７１】
この配線１７１５〜１７２０を形成するためのフォトマスクは、図１４（Ｂ）に示すマスクパターン１７２２を備えている。この場合においても、配線は、その角部において一辺が１０μｍ以下の直角三角形、または、一辺が配線の線幅の１／２以下で、線幅の１／５以上の長さの直角三角形を削除し、角部が丸みをおびるパターンを有せしめる。角部は、線幅の１／２以下で、１／５以上に角部に丸みをおびさせる。このような配線は、凸部はプラズマによるドライエッチの際、異常放電による微粉の発生を抑え、凹部では、洗浄のときに、たとえできた微粉であっても、それが角に集まりやすいのを洗い流す結果として歩留まり向上が甚だしく実現できるという効果を有する。配線の角部がラウンドをとることにより、電気的にも伝導させ易くなる。また、複数の平行配線では、ゴミを洗い流すのにはきわめて好都合である。
【０１７２】
図１４（Ａ）には、ｎチャネル型薄膜トランジスタ１７２１〜１７２４、ｐチャネル型薄膜トランジスタ１７２５、１７２６が形成されている。ｎチャネル型薄膜トランジスタ１７２３とｐチャネル型薄膜トランジスタ１７２５及びｎチャネル型薄膜トランジスタ１７２４とｐチャネル型薄膜トランジスタ１７２６はインバータを構成している。この６つの薄膜トランジスタを含む回路はＳＲＡＭを形成している。これらの薄膜トランジスタの上層には、窒化シリコンや酸化シリコンなどの絶縁層が形成されていても良い。
【０１７３】
以上のような構成とすることで、高性能且つ低消費電力の半導体素子を、より軽量で安価に提供することができる。
【実施例５】
【０１７４】
本実施例では、本発明における半導体装置を構成するトランジスタについて、図１５及び図１６を参照して説明する。
【０１７５】
本発明における半導体装置を構成するトランジスタは、単結晶基板に形成されるＭＯＳトランジスタの他、薄膜トランジスタ（ＴＦＴ）で構成することもできる。図１５はこれらの回路を構成する薄膜トランジスタの断面構造を示す図である。図１５には、ｎチャネル型薄膜トランジスタ１８２１、ｎチャネル型薄膜トランジスタ１８２２、容量素子１８２４、抵抗素子１８２５、ｐチャネル型薄膜トランジスタ１８２３が示されている。各薄膜トランジスタは半導体層１８０５、絶縁層１８０８、ゲート電極１８０９を備えている。ゲート電極１８０９は、第１導電層１８０３と第２導電層１８０２の積層構造で形成されている。また、図１６（Ａ）〜（Ｅ）は、図１５で示すｎチャネル型薄膜トランジスタ１８２１、ｎチャネル型薄膜トランジスタ１８２２、容量素子１８２４、抵抗素子１８２５、ｐチャネル型薄膜トランジスタ１８２３にそれぞれ対応する上面図であり、併せて参照することができる。
【０１７６】
図１５において、ｎチャネル型薄膜トランジスタ１８２１は、チャネル長方向（キャリアの流れる方向）において、ゲート電極の両側に低濃度ドレイン（ＬＤＤ）とも呼ばれ、配線１８０４とコンタクトを形成するソース領域及びドレイン領域を形成する不純物領域１８０６の不純物濃度よりも低濃度にドープされた不純物領域１８０７が半導体層１８０５に形成されている。不純物領域１８０６と不純物領域１８０７には、ｎチャネル型薄膜トランジスタ１８２１を構成する場合、ｎ型を付与する不純物としてリンなどが添加されている。ＬＤＤはホットエレクトロン劣化や短チャネル効果を抑制する手段として形成される。
【０１７７】
図１６（Ａ）で示すように、ｎチャネル型薄膜トランジスタ１８２１のゲート電極１８０９において、第１導電層１８０３は、第２導電層１８０２の両側に広がって形成されている。この場合において、第１導電層１８０３の膜厚は、第２導電層の膜厚よりも薄く形成されている。第１導電層１８０３の厚さは、１０〜１００ｋＶの電界で加速されたイオン種を通過させることが可能な厚さに形成されている。不純物領域１８０７はゲート電極１８０９の第１導電層１８０３と重なるように形成されている。すなわち、ゲート電極１８０９とオーバーラップするＬＤＤ領域を形成している。この構造は、ゲート電極１８０９において、第２導電層１８０２をマスクとして、第１導電層１８０３を通して一導電型の不純物を添加することにより、自己整合的に不純物領域１８０７を形成している。すなわち、ゲート電極とオーバーラップするＬＤＤを自己整合的に形成している。
【０１７８】
両側にＬＤＤを有する薄膜トランジスタは、電源回路の整流用のＴＦＴや、論理回路に用いられるトランスミッションゲート（アナログスイッチとも呼ぶ）を構成する薄膜トランジスタに適用される。これらのＴＦＴは、ソース電極やドレイン電極に正負両方の電圧が印加されるため、ゲート電極の両側にＬＤＤを設けることが好ましい。
【０１７９】
また第１導電層１８０３は、第２導電層１８０２を用いてゲート配線を形成する場合、それらの両端を揃えるようにパターニングしてもよい。その結果、微細なゲート配線を形成することができる。またゲート電極とオーバーラップするＬＤＤを自己整合的に形成する必要もないからである。
【０１８０】
図１５において、ｎチャネル型薄膜トランジスタ１８２２は、ゲート電極の片側に不純物領域１８０６の不純物濃度よりも低濃度にドープされた不純物領域１８０７が半導体層１８０５に形成されている。図１６（Ｂ）で示すように、ｎチャネル型薄膜トランジスタ１８２２のゲート電極１８０９において、第１導電層１８０３は、第２導電層１８０２の片側に広がって形成されている。この場合も同様に、第２導電層１８０２をマスクとして、第１導電層１８０３を通して一導電型の不純物を添加することにより、自己整合的にＬＤＤを形成することができる。
【０１８１】
片側にＬＤＤを有する薄膜トランジスタは、ソース電極及びドレイン電極間に正電圧のみ、もしくは負電圧のみが印加される薄膜トランジスタに適用すればよい。具体的には、インバータ回路、ＮＡＮＤ回路、ＮＯＲ回路、ラッチ回路といった論理ゲートを構成する薄膜トランジスタや、センスアンプ、定電圧発生回路、ＶＣＯといったアナログ回路を構成する薄膜トランジスタに適用すればよい。
【０１８２】
図１５において、容量素子１８２４は、第１導電層１８０３と半導体層１８０５とで絶縁層１８０８を挟んで形成されている。容量素子１８２４を形成する半導体層１８０５には、不純物領域１８１０と不純物領域１８１１を備えている。不純物領域１８１１は、半導体層１８０５において第１導電層１８０３と重なる位置に形成される。また、不純物領域１８１０は配線１８０４とコンタクトを形成する。不純物領域１８１１は、第１導電層１８０３を通して一導電型の不純物を添加することができるので、不純物領域１８１０と不純物領域１８１１に含まれる不純物濃度は同じにすることもできるし、異ならせることも可能である。いずれにしても、容量素子１８２４において、半導体層１８０５は電極として機能させるので、一導電型の不純物を添加して低抵抗化しておくことが好ましい。また、第１導電層１８０３は、図１６（Ｃ）に示すように、第２導電層１８０２を補助的な電極として利用することにより、電極として十分に機能させることができる。このように、第１導電層１８０３と第２導電層１８０２を組み合わせた複合的な電極構造とすることにより、容量素子１８２４を自己整合的に形成することができる。
【０１８３】
容量素子は、実施例６で後述する無線チップの電源回路が有する保持容量、あるいは共振回路が有する共振容量として用いられる。特に、共振容量は、容量素子の２端子間に正負両方の電圧が印加されるため、２端子間の電圧の正負によらず容量として機能することが必要である。
【０１８４】
図１６（Ｄ）において、抵抗素子１８２５は、第１導電層１８０３によって形成されている。第１導電層１８０３は３０〜１５０ｎｍ程度の厚さに形成されるので、その幅や長さを適宜設定して抵抗素子を構成することができる。
【０１８５】
抵抗素子は、実施例６で後述する無線チップの変調復調回路が有する抵抗負荷として用いられる。また、ＶＣＯなどで電流を制御する場合の負荷としても用いられる場合がある。抵抗素子は、高濃度に不純物元素を含む半導体層や、膜厚の薄い金属層によって構成すればよい。抵抗値が膜厚、膜質、不純物濃度、活性化率などに依存する半導体層に対して、金属層は、膜厚、膜質という少ないパラメータにより抵抗値が決定するため、抵抗素子のばらつきを小さくすることができ好ましい。
【０１８６】
図１６（Ｅ）において、ｐチャネル型薄膜トランジスタ１８２３は、半導体層１８０５に不純物領域１８１２を備えている。この不純物領域１８１２は、配線１８０４とコンタクトを形成するソース領域及びドレイン領域を形成する。ゲート電極１８０９の構成は第１導電層１８０３と第２導電層１８０２が重畳した構成となっている。ｐチャネル型薄膜トランジスタ１８２３はＬＤＤを設けないシングルドレイン構造である。ｐチャネル型薄膜トランジスタ１８２３を形成する場合、不純物領域１８１２にはｐ型を付与する不純物として硼素などが添加される。一方、不純物領域１８１２にリンを添加すればシングルドレイン構造のｎチャネル型薄膜トランジスタとすることもできる。
【０１８７】
半導体層１８０５及びゲート絶縁層として機能する絶縁層１８０８の一方若しくは双方に対してマイクロ波で励起され、電子温度が２ｅＶ以下、イオンエネルギーが５ｅＶ以下、電子密度が１０１１〜１０１３／ｃｍ３程度である高密度プラズマ処理によって酸化又は窒化処理してもよい。このとき、基板温度を３００〜４５０℃とし、酸化雰囲気（Ｏ２、Ｎ２Ｏなど）又は窒化雰囲気（Ｎ２、ＮＨ３など）で処理することにより、半導体層１８０５とゲート絶縁層として機能する絶縁層１８０８の界面の欠陥準位を低減することができる。ゲート絶縁層として機能する絶縁層１８０８対してこの処理を行うことにより、この絶縁層の緻密化を図ることができる。すなわち、荷電欠陥の生成を抑え、トランジスタのしきい値電圧の変動を抑えることができる。また、トランジスタを３Ｖ以下の電圧で駆動させる場合には、このプラズマ処理により酸化若しくは窒化された絶縁層をゲート絶縁層として機能する絶縁層１８０８として適用することができる。また、トランジスタの駆動電圧が３Ｖ以上の場合には、このプラズマ処理で半導体層１８０５の表面に形成した絶縁層とＣＶＤ法（プラズマＣＶＤ法若しくは熱ＣＶＤ法）で堆積した絶縁層とを組み合わせてゲート絶縁層として機能する絶縁層１８０８を形成することができる。また、同様にこの絶縁層は、容量素子１８２４の誘電体層としても利用することができる。この場合、このプラズマ処理で形成された絶縁層は、１〜１０ｎｍの厚さで形成され、緻密な膜であるので、大きな電荷容量を持つ容量素子を形成することができる。
【０１８８】
図１５及び図１６を参照して説明したように、膜厚の異なる導電層を組み合わせることにより、さまざまな構成の素子を形成することができる。第１導電層のみが形成される領域と、第１導電層と第２導電層が積層されている領域は、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて形成することができる。すなわち、フォトリソグラフィー工程において、フォトレジストを露光する際に、フォトマスクの透過光量を調節して、現像されるレジストマスクの厚さを異ならせる。この場合、フォトマスクまたはレチクルに解像度限界以下のスリットを設けて上記複雑な形状を有するレジストを形成してもよい。また、現像後に約２００℃のベークを行ってフォトレジスト材料で形成されるマスクパターンを変形させてもよい。
【０１８９】
また、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いることにより、第１導電層のみが形成される領域と、第１導電層と第２導電層が積層されている領域を連続して形成することができる。図１６（Ａ）に示すように、第１導電層のみが形成される領域を半導体層上に選択的に形成することができる。このような領域は、半導体層上において有効であるが、それ以外の領域（ゲート電極と連続する配線領域）では必要がない。このフォトマスク又はレチクルを用いることにより、配線部分は、第１導電層のみの領域を作らないで済むので、配線密度を高めることができる。
【０１９０】
図１５及び図１６の場合には、第１導電層はタングステン、クロム、タンタル、窒化タンタルまたはモリブデンなどの高融点金属、又は高融点金属を主成分とする合金もしくは化合物を３０〜５０ｎｍの厚さで形成する。また、第２導電層はタングステン、クロム、タンタル、窒化タンタルまたはモリブデンなどの高融点金属、又は高融点金属を主成分とする合金もしくは化合物で３００〜６００ｎｍの厚さに形成する。例えば、第１導電層と第２導電層をそれぞれ異なる導電材料を用い、後に行うエッチング工程でエッチングレートの差が生じるようにする。一例として、第１導電層に窒化タンタルを用い、第２導電層としてタングステン膜を用いることができる。
【０１９１】
本実施例では、回折格子パターン或いは半透膜からなる光強度低減機能を有する補助パターンを設置したフォトマスクまたはレチクルを用いて、電極構造の異なるトランジスタ、容量素子、抵抗素子を、同じパターニング工程によって作り分けることができることを示している。これにより、回路の特性に応じて、形態の異なる素子を、工程を増やすことなく作り込み、集積化することができる。
【０１９２】
以上のような薄膜トランジスタにより、半導体装置を構成することで、高性能且つ低消費電力の無線チップを、より軽量で安価に提供することができる。
【実施例６】
【０１９３】
近年、超小型ＩＣチップと、無線通信用のアンテナを組み合わせた小型の半導体装置（以下、無線チップという）が脚光を浴びている。無線チップは、無線通信装置（以下、リーダ／ライタという）を使った通信信号（動作磁界）の授受により、データを書き込む、または、データを読み出すことができる。
【０１９４】
無線チップの応用分野として、例えば、流通業界における商品管理が挙げられる。バーコードなどを利用した商品管理は広く一般的に用いられているが、バーコードはデータを光学的に読み取るため、遮蔽物があるとデータを読み取れない。一方、無線チップでは、無線でデータを読み取るため、遮蔽物があっても読み取れる。従って、商品管理を効率化、低コスト化することができる。その他、乗車券、航空旅客券、料金の自動精算など、広範に応用することができる。
【０１９５】
無線チップの応用分野が広がりつつある中で、より高機能な無線チップに対する要求も高まっている。例えば、送受信データを暗号化することで、第三者へのデータ漏洩を防止することができる。これには、復号化／暗号化の処理をハードウェア的に処理する方式と、ソフトウェア的に処理する方式と、ハードウェア及びソフトウェアを併用する方式と、が考えられる。ハードウェア的に処理する方式では、復号化／暗号化を行う専用回路で演算回路を構成する。ソフトウェア的に処理する方式では、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ：中央処理装置）と大規模メモリとで演算回路を構成し、復号化／暗号化プログラムをＣＰＵで実行する。ハードウェア及びソフトウェアを併用する方式では、専用回路と、ＣＰＵと、メモリと、で演算回路を構成し、専用回路で復号化／暗号化の演算処理の一部分を行い、残りの演算処理のプログラムをＣＰＵで実行する。いずれも無線チップに大容量のメモリを搭載することが要求される。本発明を適用することにより、メモリの大容量化しても、消費電力があがることを回避することができる。
【０１９６】
本実施例では、本発明における半導体装置の例として、暗号処理機能を有する無線チップについて図１７〜図１９を用いて説明する。図１７は、無線チップのブロック図であり、図１８は無線チップのレイアウト図であり、図１９は無線チップの断面図である。
【０１９７】
まず、図１７を用いて無線チップのブロック構成を説明する。図１７において、無線チップ２６０１は、ＣＰＵ２６０２と、ＲＯＭ２６０３と、ＲＡＭ２６０４と、コントローラ２６０５と、からなる演算回路２６０６と、アンテナ２６０７と、共振回路２６０８と、電源回路２６０９と、リセット回路２６１０と、クロック生成回路２６１１と、復調回路２６１２と、変調回路２６１３と、電源管理回路２６１４と、からなるアナログ部２６１５と、から構成される。コントローラ２６０５は、ＣＰＵインターフェース（ＣＰＵＩＦ）２６１６と、制御レジスタ２６１７と、コード抽出回路２６１８と、符号化回路２６１９と、から構成される。なお、図１７では、説明の簡単化のため、通信信号を受信信号２６２０と、送信信号２６２１とに分けて示したが、実際には、両者は一体とされた信号であり、無線チップ２６０１及びリーダ／ライタの間で同時に送受信される。受信信号２６２０は、アンテナ２６０７と共振回路２６０８とで受信された後、復調回路２６１２により復調される。また、送信信号２６２１は、変調回路２６１３により変調された後、アンテナ２６０７より送信される。
【０１９８】
図１７において、通信信号により形成される磁界中に無線チップ２６０１を置くと、アンテナ２６０７と共振回路２６０８により、誘導起電力を生じる。誘導起電力は、電源回路２６０９における電気容量により保持され、また電気容量によって電位が安定化され、無線チップ２６０１の各回路に電源電圧として供給される。リセット回路２６１０は、無線チップ２６０１全体の初期リセット信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。クロック生成回路２６１１は、電源管理回路２６１４より生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。復調回路２６１２は、ＡＳＫ方式の受信信号２６２０の振幅の変動を”０”または”１”の受信データ２６２２として検出する。復調回路２６１２は、例えばローパスフィルターとする。さらに、変調回路２６１３は、送信データをＡＳＫ方式の送信信号２６２１の振幅を変動させて送信する。例えば、送信データ２６２３が”０”の場合、共振回路２６０８の共振点を変化させ、通信信号の振幅を変化させる。電源管理回路２６１４は、電源回路２６０９より演算回路２６０６に供給される電源電圧または演算回路２６０６における消費電流を監視し、クロック生成回路２６１１において、クロック信号の周波数とデューティー比を変更するための制御信号を生成する。
【０１９９】
本実施例における無線チップの動作を説明する。まず、リーダ／ライタより送信された受信信号２６２０により、無線チップ２６０１が暗号文２６２２データを含む信号を受信する。受信信号２６２０は、復調回路２６１２で復調された後、コード抽出回路２６１８で制御コマンドや暗号文のデータなどに分解され、制御レジスタ２６１７に格納される。ここで、制御コマンドは、無線チップ２６０１の応答を指定するデータである。例えば、固有ＩＤ番号の送信、動作停止、暗号解読などを指定する。ここでは、暗号解読の制御コマンドを受信したとする。
【０２００】
続いて、演算回路２６０６において、ＣＰＵ２６０２が、ＲＯＭ２６０３に格納された暗号解読プログラムにしたがって、ＲＯＭ２６０３にあらかじめ格納された秘密鍵２６２４を用いて暗号文を解読（復号）する。復号された暗号文（復号文２６２３）は、制御レジスタ２６１７に格納される。この際、ＲＡＭ２６０４をデータ格納領域として用いる。なお、ＣＰＵ２６０２は、ＣＰＵＩＦ２６１６を介してＲＯＭ２６０３、ＲＡＭ２６０４、制御レジスタ２６１７にアクセスする。ＣＰＵＩＦ２６１６は、ＣＰＵ２６０２が要求するアドレスより、ＲＯＭ２６０３、ＲＡＭ２６０４、制御レジスタ２６１７のいずれかに対するアクセス信号を生成する機能を有している。
【０２０１】
最後に、符号化回路２６１９において、復号文から送信データ２６２３を生成し、変調回路２６１３で変調し、アンテナ２６０７より送信信号２６２１をリーダ／ライタに送信する。
【０２０２】
なお、本実施例では、演算方式として、ソフトウェア的に処理する方式、すなわち、ＣＰＵと大規模メモリとで演算回路を構成し、プログラムをＣＰＵで実行する方式について説明したが、目的に応じて最適な演算方式を選び、当該方式に基づいて構成することも可能である。例えば、演算方式として、他にも、演算をハードウェア的に処理する方式と、ハードウェア及びソフトウェアを併用する方式と、が考えられる。ハードウェア的に処理する方式では、専用回路で演算回路を構成すれば良い。ハードウェア及びソフトウェアを併用する方式では、専用回路と、ＣＰＵと、メモリと、で演算回路を構成し、専用回路で演算処理の一部分を行い、残りの演算処理のプログラムをＣＰＵで実行すれば良い。
【０２０３】
次に、図１８を用いて、無線チップのレイアウト構成について説明する。なお、図１８において、図１７に相当する部分には、同一の番号を付し、説明を省略する。
【０２０４】
図１８において、ＦＰＣパッド２７０７は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ  Ｐｒｉｎｔ  Ｃｉｒｃｕｉｔ）を無線チップ２６０１に貼る時に用いる電極パッド群であり、アンテナバンプ２７０８は、アンテナ（図示せず）を貼り付ける電極パッドである。なお、アンテナを貼り付ける際には、アンテナバンプ２７０８に過度の圧力が印加される可能性がある。したがって、アンテナバンプ２７０８の下には、トランジスタなど、回路を構成する部品を配置しないことが望ましい。
【０２０５】
ＦＰＣパッド２７０７は、主に不良解析時に用いると有効である。無線チップでは、電源電圧を通信信号から得るため、例えば、アンテナや電源回路で不良が発生している場合、演算回路が全く動作しない。このため、不良解析が著しく困難となる。しかし、ＦＰＣパッド２７０７を介して、ＦＰＣから無線チップ２６０１に電源電圧を供給し、また、アンテナより供給される電気信号の代わりに、任意の電気信号を入力することで、演算回路を動作させることが可能になる。したがって、不良解析が効率的に行える。
【０２０６】
さらに、ＦＰＣパッド２７０７を、プローバーを使った測定が可能な配置にすると更に有効である。すなわち、ＦＰＣパッド２７０７において、電極パッドを、プローバーの針のピッチに合わせて配置することで、プローバーによる測定が可能となる。プローバーを用いることで、不良解析時に、ＦＰＣを貼り付ける工数を減らすことができる。また、基板上に複数の無線チップを形成した状態でも測定できるので、個々の無線チップに分断する工数も減らすことができる。また、量産時に、アンテナを貼り付ける工程の直前に、無線チップの良品検査を行うことが可能である。したがって、工程の早い段階で不良品を選別できるので、生産コストを削減することができる。
【０２０７】
以上のような構成とすることで、半導体装置において電源電圧が変動し、クロック信号の伝搬に時間差が生じる場合でも、安定して演算回路を動作させることができる。したがって、高性能な演算回路を有する、信頼性の高い半導体装置を提供することができる。また、通信信号からの誘導起電力により電源電圧を供給し、ＡＳＫ方式により通信データを送受信する無線チップにおいて、通信信号が不安定な場合や電源電圧が不安定となる場合にも、同期回路を安定して動作させることができる。したがって、大規模な演算回路を搭載した無線チップに好適な構成で、高性能且つ信頼性の高い無線チップを提供することができる。
【０２０８】
特に、本発明における半導体装置を、ガラス基板、石英基板、プラスチック基板などの絶縁表面を有する大型基板上に形成した半導体薄膜を活性層とする薄膜トランジスタにより作製すると、製造コストを大幅に下げられる。さらに、特にプラスチック基板の場合には、製造コストの削減に加えて、機械的柔軟性を有するため、本発明における半導体装置の完成後の取り扱いに多様性を持たせることができる。また、本発明の半導体装置は、ＳＯＩ基板を用いて形成されていてもよい。
【０２０９】
このような無線チップの断面図を図１９に示す。まず実施例５（図１５参照）で述べたように、配線１８０４まで形成する。配線１８０４を覆うように、絶縁層１８５３を形成する。絶縁層１８５３は、無機材料又は有機材料を用いることができる。無機材料は、酸化珪素、窒化珪素を用いることができる。有機材料はポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン、シロキサン、ポリシラザンを用いることができる。なお、シロキサンとは、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。ポリシラザンは、珪素（Ｓｉ）と窒素（Ｎ）の結合を有するポリマー材料を出発原料として形成される。
【０２１０】
接続領域１８５０において、配線１８０４と同時に形成される配線１８５１が露出するように、絶縁層１８５３に開口部を形成する。開口部において、上端の角部は丸みを帯び、側面にはテーパをつけるとよい。その後に形成するパターンの段切れを防止することができるからである。
【０２１１】
開口部には、接続配線１８５２を形成する。接続配線１８５２はアルミニウム（Ａｌ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）もしくはシリコン（Ｓｉ）の元素からなる膜又はこれらの元素を用いた合金膜等から形成することができる。またインジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物、２から２０％の酸化亜鉛を含む酸化インジウム等の透光性材料を用いることができる。このとき、接続配線１８５２はｎチャネル型薄膜トランジスタ１８２１、ｎチャネル型薄膜トランジスタ１８２２、容量素子１８２４、抵抗素子１８２５、ｐチャネル型薄膜トランジスタ１８２３といった領域には重ならないようにする。不要な寄生容量の発生を防止するためである。
【０２１２】
絶縁層１８５３、及び接続配線１８５２を覆うように絶縁層１８５４を形成する。絶縁層１８５４は、絶縁層１８５３と同様に作製することができる。
【０２１３】
絶縁層１８５３上に設けられた接続配線１８５２が露出するように、絶縁層１８５４に開口部を形成する。開口部内に、導電性微粒子１８５５を有する異方性導電体１８５６を設け、導電層１８５７を有するＦＰＣ（フレキシブルプリントサーキット）１８５８を接続する。このようにして、本発明に係る無線チップを作製することができる。
【０２１４】
なお、アンテナは、電波法に定められた範囲内で目的見合った大きさ、形状であればよい。送受信される信号は、１２５ｋＨｚ、１３．５６ＭＨｚ、９１５ＭＨｚ、２．４５ＧＨｚなどがあり、それぞれＩＳＯ規格などが設定される。具体的なアンテナとしては、ダイポールアンテナ、パッチアンテナ、ループアンテナ、八木アンテナなどが用いればよい。以下、無線チップに接続されるアンテナ形状について説明する。
【０２１５】
図２０（Ａ）には、外付けアンテナ１６０２が接続された無線チップ１６０１を示す。図２０（Ａ）において、無線チップ１６０１が中心部に設けられ、アンテナ１６０２は無線チップ１６０１の接続端子に接続されている。アンテナの長さを確保するため、アンテナ１６０２は矩形状に折れ曲がっている。
【０２１６】
図２０（Ｂ）には、外付けアンテナ１６０３が無線チップ１６０１の一端側の接続端子に設けられた形態を示す。アンテナの長さを確保するため、アンテナ１６０３は矩形状に折れ曲がっている。
【０２１７】
図２０（Ｃ）には、矩形状に折れ曲がった外付けアンテナ１６０４が無線チップ１６０１の両端に設けられた形態を示す。
【０２１８】
図２０（Ｄ）には、無線チップ１６０１の両端に直線状の外付けアンテナ１６０５が設けられている形態を示す。
【０２１９】
このようにアンテナの形状は無線チップの構造若しくは偏波、又は用途に見合ったものを選択すればよい。そのため、ダイポールアンテナであれば折り返しダイポールアンテナであってもよい。ループアンテナであれば、円形ループアンテナ、方形ループアンテナであってもよい。パッチアンテナであれば円形パッチアンテナ、方形アンテナであってもよい。
【０２２０】
なお、パッチアンテナの場合、セラミック等の誘電材料を用いたアンテナを用いればよい。パッチアンテナの基板として用いる誘電材料の誘電率を高くすることによってアンテナを小型化することができる。また、パッチアンテナの場合、機械強度が高いため、繰り返し使用することが可能である。
【０２２１】
なお、パッチアンテナの誘電材料は、セラミック、有機樹脂、又はセラミックと有機樹脂の混合物等で形成することができる。セラミックの代表例としては、アルミナ、ガラス、フォルステライト等が挙げられる。さらには、複数のセラミックを混合して用いてもよい。また、高い誘電率を得るためには、誘電体層を、強誘電体材料で形成することが好ましい。強誘電体材料の代表例としては、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、ジルコン酸鉛（ＰｂＺｒＯ３）、二オブ酸リチウム（ＬｉＮｂＯ３）、チタン酸ジルコン鉛（ＰＺＴ）等が挙げられる。さらには、複数の強誘電体材料を混合して用いてもよい。
【実施例７】
【０２２２】
本実施例では、無線チップの作製方法を説明する。本発明に係る無線チップを構成する各回路を薄膜トランジスタで作製することができる。本実施形態では、無線チップを構成する回路を薄膜トランジスタで形成し、薄膜トランジスタの製造に使用した基板から、可撓性（フレキシブル）基板に回路を転載し、フレキシブルな無線チップを製造する方法を示す。
【０２２３】
本実施例では、無線チップを構成する回路として、インバータなどを構成するｐチャネル型ＴＦＴ（「ｐｃｈ−ＴＦＴ」とも表記する。）及びｎチャネル型ＴＦＴ（「ｎｃｈ−ＴＦＴ」とも表記する。）、コンデンサ、及び電源回路などに設けられる高耐圧型のｎチャネル型ＴＦＴを代表的に示す。以下、図２１〜図２６に図示する断面図を用いて、無線チップの作製方法を説明する。
【０２２４】
基板２６０にガラス基板を用いる。図２１（Ｐ１）に示すように、基板２６０上に３層２６１ａ〜２６１ｃでなる剥離層２６１を形成する。第１層２６１ａは、平行平板型プラズマＣＶＤ装置により、原料ガスにＳｉＨ４、Ｎ２Ｏを用いて酸化窒化シリコン膜（ＳｉＯｘＮｙ、ｘ＞ｙ）を厚さ１００ｎｍ形成する。第２層２６１ｂとして、厚さ３０ｎｍのタングステン膜をスパッタリング装置で成膜する。第３層２６１ｃとして、厚さ２００ｎｍの酸化シリコン膜をスパッタリング装置で成膜する。
【０２２５】
第３層２６１ｃ（酸化シリコン）を成膜することで、第２層２６１ｂ（タングステン）の表面が酸化され、界面にタングステン酸化物が形成される。タングステン酸化物が形成されることで、のちに素子形成層を他の基板に転載するときに、基板２６０を分離しやすくなる。第１層２６１ａは、素子形成層を作製している間、第２層２６１ｂの密着性を維持するための層である。
【０２２６】
第２層２６１ｂには、タングステン（Ｗ）他、モリブデン（ＭＯ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（ＣＯ）、ジルコニウム（Ｚｒ）、亜鉛（ＺＮ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）の金属膜や、これらの金属の化合物からなる膜が好ましい。また、第２層２６１ｂの厚さは２０ｎｍ以上４０ｎｍ以下とすることができる。
【０２２７】
図２１（Ｐ２）に示すように、剥離層２６１上に、２層構造の下地絶縁層２４９を形成する。第１層２４９ａとして、プラズマＣＶＤ装置により原料ガスにＳｉＨ４、Ｎ２Ｏ、ＮＨ３、Ｈ２を用いて酸化窒化シリコン（ＳｉＯｘＮｙ、ｘ＜ｙ）を厚さ５０ｎｍ形成する。第１層２４９ａの窒素の組成比が４０％以上となるようにしてバリア性を高めた。第２層２４９ｂは、プラズマＣＶＤ装置によりＳｉＨ４、Ｎ２Ｏを原料ガスに用いて、酸化窒化シリコン（ＳｉＯｘＮｙ、ｘ＞ｙ）を厚さ１００ｎｍ成膜する。第２層２４９ｂの窒素の組成比は０．５％以下とする。
【０２２８】
次いで、図２１（Ｐ３）に示すように、下地絶縁層２４９上に、結晶性シリコン膜２７１を形成する。結晶性シリコン膜２７１は次の方法で作製する。プラズマＣＶＤ装置により、原料ガスにＳｉＨ４およびＨ２を用い、厚さ６６ｎｍの非晶質シリコン膜を形成する。非晶質シリコン膜にレーザを照射して結晶化させることで、結晶性シリコン膜２７１とする。レーザ照射方法の一例を示す。ＬＤ励起のＹＶＯ４レーザの第２高調波（波長５３２ｎｍ）を照射する。特に第２高調波に限定する必要はないが、第２高調波はエネルギー効率の点で３次以上の高次の高調波より優れている。照射面において、ビームの形状が長さ５００μｍ、幅２０μｍ程度の線状となるように、またその強度が１０〜２０Ｗとなるように光学系を調整する。またビームを基板に対して相対的に１０〜５０ｃｍ／ｓｅｃの速度で移動する。
【０２２９】
結晶性シリコン膜２７１を形成した後、結晶性シリコン膜２７１にｐ型不純物を添加する。ここでは、イオンドーピング装置において、ドーピングガスに水素で希釈したジボラン（Ｂ２Ｈ６）を用い、ボロンを結晶性シリコン膜２７１の全体に添加する。非晶質シリコンを結晶化した結晶性シリコンは不対結合を有するため、理想的な真性シリコンではなく、弱いｎ型の導電性を示す。そのため、ｐ型不純物を微量添加することにより、結晶性シリコン膜２７１が真性シリコンとなるようにする効果がある。この工程は必要に応じて行えばよい。
【０２３０】
図２１（Ｐ４）に示すように、結晶性シリコン膜２７１を素子ごとに分割し、半導体層２７３〜２７６を形成する。半導体層２７３〜２７５は、それぞれ、ＴＦＴのチャネル形成領域、ソース領域およびドレイン領域が形成される。半導体層２７６はＭＩＳ型コンデンサの電極を構成する。結晶性シリコン膜２７１を加工する方法の一例を示す。フォトリソグラフィ工程によりレジストを結晶性シリコン膜２７１上に形成し、レジストをマスクにして、ドライエッチング装置により、エッチング剤にＳＦ６、Ｏ２を用いて結晶性シリコン膜２７１をエッチングすることで、所定の形状の半導体層２７３〜２７６を形成する。
【０２３１】
図２２（Ｐ５）に示すように、フォトリソグラフィ工程によりレジストＲ３１を形成し、ｎチャネル型ＴＦＴの半導体層２７４および２７５にｐ型不純物を微量添加する（図２２参照）。ここでは、ドーピングガスに水素で希釈したジボラン（Ｂ２Ｈ６）を用い、イオンドーピング装置により半導体層２７４、２７５にボロンをドーピングする。ドーピングが終了したらレジストＲ３１を除去する。
【０２３２】
図２２（Ｐ５）の工程は、ｎチャネル型ＴＦＴのしきい値電圧が負の電圧にならないようすることを目的とする。ｎチャネル型ＴＦＴの半導体層２７４、２７５に５×１０１５ａｔｏｍｓ／ｃｍ３以上１×１０１７ａｔｏｍｓ／ｃｍ３以下の濃度でボロンを添加すればよい。図２２（Ｐ５）の工程は必要に応じて行えばよい。
【０２３３】
次いで、図２２（Ｐ６）に示すように、基板２６０全体に絶縁膜２７７を形成する。絶縁膜２７７はＴＦＴのゲート絶縁膜、コンデンサの誘電体となる。ここでは、プラズマＣＶＤ装置により、プラズマＣＶＤ装置により原料ガスＳｉＨ４、Ｎ２Ｏを用いて酸化窒化シリコン膜（ＳｉＯｘＮｙ、ｘ＞ｙ）を厚さ２０〜４０ｎｍ形成する。
【０２３４】
図２２（Ｐ７）に示すように、フォトリソグラフィ工程によりレジストＲ３２を形成し、コンデンサの半導体層２７６にｎ型不純物を添加する。ドーピングガスに水素で希釈したホスフィン（ＰＨ３）を用いて、イオンドーピング装置により半導体層２７６にリンをドーピングし、半導体層２７６全体にｎ型不純物領域２７９を形成する。ドーピング工程が終了したら、レジストＲ３２を除去する。
【０２３５】
図２２（Ｐ８）に示すように、絶縁膜２７７上に導電膜２８１を形成する。導電膜２８１は、ＴＦＴのゲート電極などを構成する。ここでは、導電膜２８１を２層の多層構造とする。１層目は厚さ３０ｎｍの窒化タンタル、２層目は厚さ３７０ｎｍのタングステンとする。窒化タンタル、タングステンはそれぞれスパッタリング装置で成膜する。
【０２３６】
次いで、導電膜２８１上にフォトリソグラフィ工程によりレジストを形成し、エッチング装置により導電膜２８１をエッチングして、図２３（Ｐ９）に示すように、第１導電膜２８４〜２８６を半導体層２７３〜２７６上に形成する。第１導電膜２８３〜２８５はＴＦＴのゲート電極またはゲート配線となる。高耐圧型のｎチャネル型ＴＦＴでは、他のＴＦＴよりもゲート幅（チャネル長）が広くなるように、導電膜２８５を形成している。第１導電膜２８６はコンデンサの一方の電極を構成する。
【０２３７】
導電膜２８１はドライエッチング法によりエッチングする。エッチング装置にＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング装置を用いる。エッチング剤としては、はじめにタングステンをエッチングするためＣｌ２、ＳＦ６、Ｏ２の混合ガスを用い、つぎに、処理室に導入するエッチング剤をＣｌ２ガスのみに変更し、タンタル窒化物をエッチングする。
【０２３８】
図２３（Ｐ１０）に示すように、フォトリソグラフィ工程によりレジストＲ３３を形成する。ｎチャネル型ＴＦＴの半導体層２７４と２７５にｎ型不純物を添加する。第１導電膜２８４がマスクとなり半導体層２７４にｎ型低濃度不純物領域２８８、２８９が自己整合的に形成され、第１導電膜２８５がマスクとなり半導体層２７５にｎ型低濃度不純物領域２９０、２９１が自己整合的に形成される。水素で希釈したホスフィン（ＰＨ３）をドーピングガスに用い、イオンドーピング装置により半導体層２７４、２７５にリンを添加する。図２３（Ｐ１０）の工程は、ｎチャネル型ＴＦＴにＬＤＤ領域を形成するための工程である。ｎ型低濃度不純物領域２８８、２８９のｎ型不純物が、１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下の範囲で含まれるようにする。
【０２３９】
図２３（Ｐ１１）に示すように、フォトリソグラフィ工程によりレジストＲ３４を形成し、ｐチャネル型ＴＦＴの半導体層２７３にｐ型不純物を添加する。半導体層は、ｎ型不純物領域として残す部分がレジストＲ３４に覆われているため、露出している半導体層２７３がｐ型不純物領域となる。第１導電膜２８３がマスクとなり半導体層２７３にｐ型高濃度不純物領域２７３ａ、２７３ｂが自己整合的に形成される。また第１導電膜２８３で覆われている領域２７３ｃがチャネル形成領域として自己整合的に形成される。ｐ型不純物領域の添加は、ドーピングガスに水素で希釈したジボラン（Ｂ２Ｈ６）を用いる。ドーピングが終了したらレジストＲ３４を除去する。
【０２４０】
図２３（Ｐ１２）に示すように、第１導電膜２８３〜２８６の周囲に絶縁層２９３〜２９６を形成する。絶縁層２９３〜２９６はサイドウォール、側壁と呼ばれるものである。まず、原料ガスにＳｉＨ４、Ｎ２Ｏを用いて、プラズマＣＶＤ装置により酸化窒化シリコン膜（ＳｉＯｘＮｙ、ｘ＞ｙ）を１００ｎｍの厚さに形成する。次に、原料ガスにＳｉＨ４、Ｎ２Ｏを用いて、ＬＰＣＶＤ装置により酸化シリコン膜を２００ｎｍの厚さに形成する。フォトリソグラフィ工程によりレジストを形成する。このレジストを用いて、まず、上層の酸化シリコン膜をバッファードフッ酸でウェットエッチング処理する。次に、レジストを除去し、下層の窒化酸化シリコン膜ドライエッチング処理をすることで、絶縁層２９３〜２９６が形成される。この一連の工程で、酸化窒化シリコンでなる絶縁膜２７７もエッチングされ、絶縁膜２７７は第１導電膜２８３〜２８６と絶縁層２９３〜２９６の下部のみ残る。
【０２４１】
図２４（Ｐ１３）に示すように、フォトリソグラフィ工程によりレジストＲ３５を形成する。ｎチャネル型ＴＦＴの半導体層２７４、２７５とコンデンサの半導体層にｎ型不純物を添加し、ｎ型高濃度不純物領域を形成する。半導体層２７４は、第１導電膜２８４、絶縁層２９４がマスクとなり、ｎ型低濃度不純物領域２８８、２８９にさらにｎ型不純物が添加され、ｎ型高濃度不純物領域２７４ａ、２７４ｂが自己整合的に形成される。第１導電膜２８４と重なる領域２７４ｃがチャネル形成領域として自己整合的に確定する。また、ｎ型低濃度不純物領域２８８、２８９において絶縁層２９４と重なる領域２７４ｅ、２７４ｄは、そのままｎ型低濃度不純物領域として確定する。半導体層２７５も半導体層２７４と同様、ｎ型高濃度不純物領域２７５ａ、２７５ｂ、チャネル形成領域２７５ｃ、ｎ型低濃度不純物領域２７５ｅ、２７５ｄが形成される。また、第１導電膜２８６および絶縁層２９６がマスクとなり、ｎ型不純物領域２７９にさらにｎ型不純物が添加され、ｎ型高濃度不純物領域２７６ａ、２７６ｂが自己整合的に形成される。半導体層２７６の第１導電膜２８６および絶縁層２９６と重なる領域がｎ型不純物領域２７６ｃとして確定する。
【０２４２】
ｎ型不純物の添加工程は、上述したとおり、イオンドーピング装置を使用し、ドーピングガスに水素で希釈したホスフィン（ＰＨ３）を用いればよい。ｎチャネル型ＴＦＴのｎ型高濃度不純物領域２７４ａ、２７４ｂ、２７５ａ、２７５ｂには、リンの濃度が１×１０２０ａｔｏｍｓ／ｃｍ３以上２×１０２１ａｔｏｍｓ／ｃｍ３以下の範囲になるように、リンがドーピングされる。
【０２４３】
レジストＲ３５を除去し、図２４（Ｐ１４）に示すように、キャップ絶縁膜２９８を形成する。キャップ絶縁膜２９８として、プラズマＣＶＤ装置により、プラズマＣＶＤ装置により酸化窒化シリコン膜（ＳｉＯｘＮｙ、ｘ＞ｙ）を５０ｎｍの厚さに形成する。酸化窒化シリコン膜の原料ガスには、ＳｉＨ４、Ｎ２Ｏを用いる。キャップ絶縁膜２９８を成膜した後、窒素雰囲気中で５５０℃の加熱処理を行い、半導体層２７３〜２７６に添加したｎ型不純物およびｐ型不純物を活性化する。
【０２４４】
図２４（Ｐ１５）に示すように、第１層間絶縁膜３００を形成する。本実施例では、第１層間絶縁膜３００を２層構造とする。１層目の絶縁膜として、プラズマＣＶＤ装置により原料ガスにＳｉＨ４、Ｎ２Ｏを用いて、酸化窒化シリコン（ＳｉＯｘＮｙ、ｘ＜ｙ）を１００ｎｍの厚さに形成する。２層目の絶縁膜には、プラズマＣＶＤ装置により原料ガスにＳｉＨ４、Ｎ２Ｏ、ＮＨ３、Ｈ２を用いて、酸化窒化シリコン（ＳｉＯｘＮｙ、ｘ＞ｙ）を６００ｎｍの厚さに形成する。
【０２４５】
フォトリソグラフィ工程とドライエッチング工程により、第１層間絶縁膜３００およびキャップ絶縁膜２９８を除去し、コンタクトホールを形成する。第１層間絶縁膜３００上に導電膜を形成する。ここでは、導電膜を４層構造とする。下から、厚さ６０ｎｍのチタン、４０ｎｍの窒化チタン、５００ｎｍの純アルミニウム、１００ｎｍの窒化チタンの順に積層する。それぞれの層はスパッタリング装置で成膜する。フォトリソグラフィ工程とドライエッチング工程により導電膜を所定の形状に加工し、第２導電膜３０３〜３１４を形成する。
【０２４６】
なお、第２導電膜と第１導電膜が接続されることを説明するため、図面では、第２導電膜と第１導電膜が半導体層上で接続するように示しているが、実際には、第２導電膜と第１導電膜とのコンタクト部分は半導体層上をさけて形成されている。
【０２４７】
第２導電膜３１２によりｎ型高濃度不純物領域２７６ａと２７６ｂが接続されている。よって、ｎ型不純物領域２７６ｃ、絶縁膜２７７、第１導電膜２８５でなる積層構造のＭＩＳ型コンデンサが形成される。第２導電膜３１４はアンテナ回路の端子であり、後の工程で、アンテナ３２２が接続される。
【０２４８】
図２５（Ｐ１６）に示すように、第２層間絶縁膜３１６を形成する。第２層間絶縁膜３１６には、第２導電膜３０２、３１６に達するコンタクトホールを形成する。第２層間絶縁膜３１６を感光性ポリイミドで形成する例を示す。スピナーを用いて１．５μｍの厚さでポリイミドを塗布する。フォトリソグラフィ工程を用いて、ポリイミドを露光し、現像することでコンタクトホールが形成されたポリイミドが形成される。現像後、ポリイミドを焼成する。
【０２４９】
さらに、第２層間絶縁膜３１６上に導電膜を形成する。フォトリソグラフィ工程とエッチング工程により、この導電膜を所定の形状に加工し、第３導電膜３２０を形成する。第３導電膜３２０を構成する導電膜として、厚さ１００ｎｍのＴｉをスパッタリング装置で成膜する。第３導電膜３２０はアンテナ３２２をアンテナ回路の端子（第２導電膜３１４）と接続するためのアンテナのバンプである。
【０２５０】
図２５（Ｐ１７）に示すように、開口部が形成された第３層間絶縁膜３２１を形成する。ここでは、第２層間絶縁膜３１６と同様の方法で、感光性ポリイミドで形成する。開口部はアンテナ３２２を形成する領域に形成される。
【０２５１】
図２５（Ｐ１７）に示すように、アンテナ３２２を形成する。蒸着装置により、メタルマスクを用いてアルミニウムを蒸着し、所定の形状のアンテナ３２２を開口部に形成する。
【０２５２】
図（Ｐ１）〜（Ｐ１７）に示す工程を経て、基板２６０上に無線チップを構成する回路が形成される。次に、図２６に示すように、無線チップを可撓性基板との中に封止する工程を説明する。
【０２５３】
アンテナ３２２を保護するための保護絶縁層３２３を形成する。そして、フォトリソグラフィ工程とエッチング工程を行うことにより、またはレーザ光を照射することにより、保護絶縁層３２３と共に基板２６０上に積層された絶縁膜を除去し、剥離層２６１に達する開口部を形成する。基板２６０上には、同じ複数の無線チップを構成する回路が複数形成されている。無線チップごとに、回路を分割するように形成される。
【０２５４】
次に、保護絶縁層３２３上面に転載用の基板を一時的に固定した後、基板２６０を剥離する。剥離層２６１の第２層２６１ｂと第３層２６１ｃの界面で接合が弱くなっているため、物理的に力を加えることで開口部の端部から剥離が進行し、素子形成層２５０から基板２６０を剥がすことできる。基板２６０が剥がれた下地絶縁層２４９に可撓性基板３２４を接着剤により固定する。そして、転載用の基板を取り外す。保護絶縁層３２３に他方の可撓性基板３２５を接着剤により固定する。そして、可撓性基板３２４と可撓性基板３２５の外側から圧力を加えながら、加熱処理をすることにより、可撓性基板３２４と可撓性基板３２５で無線チップを構成する回路を封止する。
【０２５５】
本実施例では、薄膜トランジスタと共にアンテナ３２２を形成する例について説明したが、実施例５のように、外付けアンテナを用いることもできる。
【０２５６】
また、本実施形態では作製時に使用した基板２６０を剥離する例を示したが、作製時に使用した基板を残すこともできる。この場合、基板が撓むように、基板を研磨、または研削して薄くすればよい。
【０２５７】
本実施例により撓めることが可能であり、薄型化で軽量な無線チップを作製することが可能である。なお、本実施例で示した基板の剥離方法は、無線チップの作製方法に限定されるものではなく、他の半導体装置に適用することで、撓めることが可能な半導体装置を作成することができる。
【実施例８】
【０２５８】
図２７を用いて、上記実施例で説明した無線チップとして機能する半導体装置３０００の使用方法を説明する。
【０２５９】
無線チップの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図２７（Ａ）参照）、包装用容器類（包装紙やボトル等、図２７（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図２７（Ｂ）参照）、乗り物類（自転車等、図２７（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、電子機器等の商品や荷物の荷札（図２７（Ｅ）、図２７（Ｆ）参照）等の物品に設けて使用することができる。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ）及び携帯電話等を指す。
【０２６０】
本発明の半導体装置３０００は、本発明の記憶素子を有し、プリント基板に実装する、あるいは、表面に貼り付ける、または埋め込むことにより、物品に固定される。例えば、本なら紙に埋め込むことで、有機樹脂からなるパッケージなら当該有機樹脂に埋め込むことで各物品に固定される。本発明の半導体装置３０００は、小型、薄型、軽量を実現するため、物品に固定した後も、その物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、証書類等に本発明の半導体装置３０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に本発明の半導体装置を取り付けることにより、検品システム等のシステムの効率化を図ることができる。
【図面の簡単な説明】
【０２６１】
【図１】本発明における半導体装置に搭載されるメモリのブロック図。
【図２】本発明における半導体装置に搭載されるメモリを構成するメモリブロックのブロック図。
【図３】本発明における半導体装置に搭載されるメモリを構成するメモリブロックのタイミングチャート。
【図４】本発明における半導体装置に搭載されるメモリのタイミングチャート。
【図５】本発明における半導体装置に搭載されるメモリを構成するメモリブロックのブロック図。
【図６】本発明における半導体装置に搭載されるメモリのブロック図。
【図７】本発明における半導体装置に搭載されるメモリを構成するメモリブロックのタイミングチャート。
【図８】本発明における半導体装置に搭載されるメモリのタイミングチャート。
【図９】本発明における半導体装置に搭載されるメモリを構成するメモリセル及びＲＷ回路の例。
【図１０】本発明における半導体装置に搭載されるメモリのレイアウト例。
【図１１】本発明の不揮発性半導体記憶装置の使用形態の一例を示す図。
【図１２】本発明の半導体装置の作製方法を示すレイアウト図。
【図１３】本発明の半導体装置の作製方法を示すレイアウト図。
【図１４】本発明の半導体装置の作製方法を示すレイアウト図。
【図１５】本発明の半導体装置を構成する薄膜トランジスタの断面図。
【図１６】本発明の半導体装置を構成する半導体素子のレイアウト図。
【図１７】本発明の無線チップのブロック図。
【図１８】本発明の無線チップのレイアウト図。
【図１９】本発明の無線チップの断面図。
【図２０】本発明の無線チップのアンテナ形状を示す図。
【図２１】本発明の無線チップの作製工程を説明するための断面図。
【図２２】本発明の無線チップの作製工程を説明するための断面図。
【図２３】本発明の無線チップの作製工程を説明するための断面図。
【図２４】本発明の無線チップの作製工程を説明するための断面図。
【図２５】本発明の無線チップの作製工程を説明するための断面図。
【図２６】本発明の無線チップの作製工程を説明するための断面図。
【図２７】本発明の無線チップの使用方法を説明するための図。
【符号の説明】
【０２６２】
１００    メモリ
１０１    メモリブロック
１０２    メモリブロック
１０３    メモリブロック
１０４    メモリブロック
１０５    動作制御回路
１０６    入力信号制御回路
１０７    出力信号制御回路
１０８    制御信号線
１０９    制御信号線
１１０    データバス信号線
１１１    メモリアドレスバス信号線
１１２    メモリブロック動作制御バス信号線
１１３    メモリブロック入力信号線
１１４    メモリブロック入力信号線
１１７    メモリブロック出力信号線
１１８    メモリブロック出力信号線
１１９    メモリブロック出力信号線
１２０    メモリブロック出力信号線
１２１    データバス信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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