(57)【要約】【課題】ＶＣＣＩＯの電圧と、ＶＣＣの電圧とを、任意のタイミングで自由に入力可能とする。【解決手段】表示パネルと、前記表示パネルの各画素を駆動する駆動回路とを備え、前記駆動回路には、ＶＣＣＩＯの電圧と、前記ＶＣＣＩＯの電圧以上のＶＣＣ（ＶＣＣＩＯ≦ＶＣＣ）の電圧が入力される表示装置であって、前記駆動回路は、信号の電圧レベルを、ＶＣＣＩＯの電圧レベルからＶＣＣの電圧レベルに変換する第１のレベル変換回路と、前記ＶＣＣＩＯの電圧が入力されていない状態を検出するレベルセンス回路とを有し、前記レベルセンス回路において、前記ＶＣＣＩＯの電圧が入力されていない状態を検出した時に、前記第１のレベル変換回路の動作を停止させる。前記駆動回路は、前記Ｖｄｄ電圧生成回路の動作を制御するＶｄｄ制御信号を有し、前記レベルセンス回路は、ＶＣＣの電圧を電源電圧とし、前記ＶＣＣＩＯの電圧と、前記Ｖｄｄ制御信号を入力とするナンド回路である。【選択図】図５
2008096473.tif 000002
【特許請求の範囲】
【請求項１】
表示パネルと、
前記表示パネルの各画素を駆動する駆動回路とを備え、
前記駆動回路には、ＶＣＣＩＯの電圧と、前記ＶＣＣＩＯの電圧以上のＶＣＣ（ＶＣＣＩＯ≦ＶＣＣ）の電圧が入力される表示装置であって、
前記駆動回路は、信号の電圧レベルを、ＶＣＣＩＯの電圧レベルからＶＣＣの電圧レベルに変換する第１のレベル変換回路と、
前記ＶＣＣＩＯの電圧が入力されていない状態を検出するレベルセンス回路とを有し、
前記レベルセンス回路において、前記ＶＣＣＩＯの電圧が入力されていない状態を検出した時に、前記第１のレベル変換回路の動作を停止させることを特徴とする表示装置。
【請求項２】
前記駆動回路は、前記ＶＣＣの電圧から、前記ＶＣＣの電圧よりも低電位のＶｄｄ（Ｖｄｄ＜ＶＣＣ）の電圧を生成するＶｄｄ電圧生成回路と、
信号の電圧レベルを、Ｖｄｄの電圧レベルからＶＣＣの電圧レベルに変換する第２のレベル変換回路とを有し、
前記レベルセンス回路において、前記ＶＣＣＩＯの電圧が入力されていない状態を検出した時に、前記第２のレベル変換回路の動作を停止させることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記駆動回路は、前記Ｖｄｄ電圧生成回路の動作を制御するＶｄｄ制御信号を有し、
前記レベルセンス回路は、ＶＣＣの電圧を電源電圧とし、前記ＶＣＣＩＯの電圧と、前記Ｖｄｄ制御信号を入力とするナンド回路であることを特徴とする請求項２に記載の表示装置。
【請求項４】
表示パネルと、
前記表示パネルの各画素を駆動する駆動回路とを備え、
前記駆動回路には、ＶＣＣＩＯの電圧と、前記ＶＣＣＩＯの電圧以上のＶＣＣ（ＶＣＣＩＯ≦ＶＣＣ）の電圧が入力される表示装置であって、
前記駆動回路は、前記ＶＣＣの電圧から、前記ＶＣＣＩＯの電圧よりも低電位のＶｄｄ（Ｖｄｄ＜ＶＣＣ）の電圧を生成するＶｄｄ電圧生成回路と、
信号の電圧レベルを、Ｖｄｄの電圧レベルからＶＣＣＩＯの電圧レベルに変換する第３のレベル変換回路と、
前記ＶＣＣの電圧が入力されていない状態を検出するレベルセンス回路を有し、
前記レベルセンス回路において、前記ＶＣＣの電圧が入力されていない状態を検出した時に、前記第３のレベル変換回路の動作を停止させることを特徴とする表示装置。
【請求項５】
前記駆動回路は、前記Ｖｄｄ電圧生成回路の動作を制御するＶｄｄ制御信号を有し、
前記レベルセンス回路は、ＶＣＣＩＯの電圧を電源電圧とし、前記ＶＣＣの電圧と、前記Ｖｄｄ制御信号を入力とするナンド回路であることを特徴とする請求項４に記載の表示装置。
【請求項６】
前記レベルセンス回路内のＭＯＳトランジスタのゲート幅とゲート長の比を、（Ｗ／Ｌ）とするとき、ｐ型ＭＯＳトランジスタの（Ｗ／Ｌ）は、１／１００であり、ｎ型ＭＯＳトランジスタの（Ｗ／Ｌ）は、５／１０であることを特徴とする請求項３または請求項５に記載の表示装置。
【請求項７】
前記表示装置は、液晶表示装置であり、
前記表示パネルは、液晶表示パネルであることを特徴とする請求項１ないし請求項６のいずれか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に係り、特に、表示装置の電源をオンとするときに有効な技術に関する。
【背景技術】
【０００２】
小型の液晶表示パネルを有するＴＦＴ（Thin Film Transistor）方式の液晶表示モジュールは、携帯電話機、デジタルカメラ等の表示部として広く使用されている。
この小型の液晶表示モジュールでは、外部から入力される外部入力電圧として、インターフェース電圧（ＶＣＣＩＯ）と、内部ロジック／アナログ用電圧（ＶＣＣ）の２つがある。また、液晶表示モジュールの内部の電源回路において、ロジック回路用の電源電圧として、Ｖｄｄの電圧をＶＣＣの電圧から生成している。
一方、信号の電圧レベルを、ＶＣＣＩＯの電圧レベルからＶＣＣの電圧レベルに変換する場合には、例えば、図１０に示すようなレベル変換回路が使用される。
図１０に示すレベル変換回路は、ＶＣＣの電源電圧とＧＮＤの接地電圧との間に、ｐ型ＭＯＳトランジスタ（以下、単に、ＰＭＯＳという）（ＰＭ３）と、ＰＭＯＳ（ＰＭ１）と、ｎ型ＭＯＳトランジスタ（以下、単に、ＮＭＯＳという）（ＮＭ１）とがシリーズに接続されるとともに、ＰＭＯＳ（ＰＭ４）と、ＰＭＯＳ（ＰＭ２）と、ＮＭＯＳ（ＮＭ２）とがシリーズに接続される。
そして、ＰＭＯＳ（ＰＭ１）のゲートと、ＮＭＯＳ（ＮＭ１）のゲートに、ＶＣＣＩＯの電圧レベルの信号が、また、ＰＭＯＳ（ＰＭ２）のゲートと、ＮＭＯＳ（ＮＭ２）のゲートに、ＶＣＣＩＯの電圧レベルの信号の反転信号（バーＶＣＣＩＯの電圧レベルの信号）が入力される。
また、ＰＭＯＳ（ＰＭ４）のゲートと、ＮＭＯＳ（ＮＭ１）のドレインが接続されるとともに、ＰＭＯＳ（ＰＭ３）のゲートと、ＮＭＯＳ（ＮＭ２）のドレインが接続され、ＮＭＯＳ（ＮＭ２）のドレインが出力端子（ＯＵＴ）となる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
前述した液晶表示モジュールにおいて、電源をオンとするときには、ＶＣＣＩＯの電圧を入力した後、ＶＣＣの電圧を入力する必要があった。これは、以下の理由による。
（１）ＶＣＣの電圧が、ＶＣＣＩＯの電圧よりも先に入力されると論理が確定せず、図１０に示すレベル変換回路に貫通電流が流れる、あるいは、内部状態が不定であるため、多大な電流が流れる可能性あった。
（２）また、ＶＣＣＩＯの電圧のみを入力した場合においても、Ｖｄｄの電圧は、ＶＣＣの電圧より内部で生成するため、Ｖｄｄ＝０Ｖとなり、誤動作する可能性がある。
このように、前述した液晶表示モジュールでは、ＶＣＣＩＯの電圧を入力した後にＶＣＣの電圧を入力しなければならないという制約があったが、近年、この制約に縛られずに、ＶＣＣＩＯの電圧と、ＶＣＣの電圧とを、任意のタイミングで自由に入力可能とすることが要望されている。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、表示装置において、ＶＣＣＩＯの電圧と、ＶＣＣの電圧とを、任意のタイミングで自由に入力することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【課題を解決するための手段】
【０００４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）表示パネルと、前記表示パネルの各画素を駆動する駆動回路とを備え、前記駆動回路には、ＶＣＣＩＯの電圧と、前記ＶＣＣＩＯの電圧以上のＶＣＣ（ＶＣＣＩＯ≦ＶＣＣ）の電圧が入力される表示装置であって、前記駆動回路は、信号の電圧レベルを、ＶＣＣＩＯの電圧レベルからＶＣＣの電圧レベルに変換する第１のレベル変換回路と、前記ＶＣＣＩＯの電圧が入力されていない状態を検出するレベルセンス回路とを有し、前記レベルセンス回路において、前記ＶＣＣＩＯの電圧が入力されていない状態を検出した時に、前記第１のレベル変換回路の動作を停止させる。
（２）（１）において、前記駆動回路は、前記ＶＣＣの電圧から、前記ＶＣＣＩＯの電圧よりも低電位のＶｄｄ（Ｖｄｄ＜ＶＣＣ）の電圧を生成するＶｄｄ電圧生成回路と、信号の電圧レベルを、Ｖｄｄの電圧レベルからＶＣＣの電圧レベルに変換する第２のレベル変換回路とを有し、前記レベルセンス回路において、前記ＶＣＣＩＯの電圧が入力されていない状態を検出した時に、前記第２のレベル変換回路の動作を停止させる。
（３）（２）において、前記駆動回路は、前記Ｖｄｄ電圧生成回路の動作を制御するＶｄｄ制御信号を有し、前記レベルセンス回路は、ＶＣＣの電圧を電源電圧とし、前記ＶＣＣＩＯの電圧と、前記Ｖｄｄ制御信号を入力とするナンド回路である。
【０００５】
（４）表示パネルと、前記表示パネルの各画素を駆動する駆動回路とを備え、前記駆動回路には、ＶＣＣＩＯの電圧と、前記ＶＣＣＩＯの電圧以上のＶＣＣ（ＶＣＣＩＯ≦ＶＣＣ）の電圧が入力される表示装置であって、前記駆動回路は、前記ＶＣＣの電圧から、前記ＶＣＣＩＯの電圧よりも低電位のＶｄｄ（Ｖｄｄ＜ＶＣＣ）の電圧を生成するＶｄｄ電圧生成回路と、信号の電圧レベルを、Ｖｄｄの電圧レベルからＶＣＣＩＯの電圧レベルに変換する第３のレベル変換回路と、前記ＶＣＣの電圧が入力されていない状態を検出するレベルセンス回路を有し、前記レベルセンス回路において、前記ＶＣＣの電圧が入力されていない状態を検出した時に、前記第３のレベル変換回路の動作を停止させる。
（５）（４）において、前記駆動回路は、前記Ｖｄｄ電圧生成回路の動作を制御するＶｄｄ制御信号を有し、前記レベルセンス回路は、ＶＣＣＩＯの電圧を電源電圧とし、前記ＶＣＣの電圧と、前記Ｖｄｄ制御信号を入力とするナンド回路である。
（６）（３）または（５）において、前記レベルセンス回路内のＭＯＳトランジスタのゲート幅とゲート長の比を、（Ｗ／Ｌ）とするとき、ｐ型ＭＯＳトランジスタの（Ｗ／Ｌ）は、１／１００であり、ｎ型ＭＯＳトランジスタの（Ｗ／Ｌ）は、５／１０である。
（７）（１）ないし（６）の何れかにおいて、前記表示装置は、液晶表示装置であり、前記表示パネルは、液晶表示パネルである。
【発明の効果】
【０００６】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明によれば、表示装置において、ＶＣＣＩＯの電圧と、ＶＣＣの電圧とを、任意のタイミングで自由に入力することが可能となる。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の実施例の液晶表示モジュールの概略構成を示すブロック図であり、同図において、１００はコントローラ回路、１２０は電源回路、１２１はＶｄｄ生成回路、１３０はソースドライバ、１４０はゲートドライバ、１５０はメモリ回路、ＰＮＬは液晶表示パネル、ＤＬは映像線（ソース線またはドレイン線）、ＧＬは走査線（またはゲート線）、ＴＦＴは薄膜トランジスタ、ＰＸは画素電極、ＣＴは対向電極（共通電極、または、コモン電極ともいう）、ＬＣは液晶容量、Ｃａｄｄは保持容量、ＳＵＢ１は第１のガラス基板、ＤＲＶは駆動回路、ＦＰＣはフレキシブル配線基板である。
液晶表示パネル（ＰＮＬ）には、複数の走査線（ＧＬ）と、映像線（ＤＬ）とが各々並列して設けられる。走査線（ＧＬ）と映像線（ＤＬ）との交差する部分に対応して、サブピクセルが設けられる。
複数のサブピクセルはマトリックス状に配置され、各サブピクセルには、画素電極（ＰＸ）と薄膜トランジスタ（ＴＦＴ）が設けられる。図１では、液晶表示パネル（ＰＮＬ）のサブピクセル数は、２４０×３２０×３である。
各画素電極（ＰＸ）に対向するように、対向電極（ＣＴ）が設けられる。そのため、各画素電極（ＰＸ）と対向電極（ＣＴ）との間には液晶容量（ＬＣ）と、保持容量（Ｃａｄｄ）が形成される。
【０００８】
液晶表示パネル（ＰＮＬ）は、画素電極（ＰＸ）、薄膜トランジスタ（ＴＦＴ）等が設けられた第１のガラス基板（ＳＵＢ１）と、カラーフィルタ等が形成される第２のガラス基板（図示せず）とを、所定の間隙を隔てて重ね合わせ、該両ガラス基板間の周縁部近傍に枠状に設けたシール材により、両ガラス基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両ガラス基板の外側に偏光板を貼り付けて構成される。
なお、本発明は、液晶表示パネルの内部構造とは関係がないので、液晶表示パネルの内部構造の詳細な説明は省略する。さらに、本発明は、どのような構造の液晶表示パネルであっても適用可能である。例えば、縦電界方式の場合、対向電極（ＣＴ）は第２のガラス基板に形成される。横電界方式の場合、対向電極（ＣＴ）は、第１のガラス基板（ＳＵＢ１）に形成される。
【０００９】
図１に示す液晶表示モジュールにおいて、第１のガラス基板（ＳＵＢ１）上には、駆動回路（ＤＲＶ）が搭載される。
駆動回路（ＤＲＶ）は、コントローラ回路１００と、液晶表示パネル（ＰＮＬ）の映像線（ＤＬ）を駆動するソースドライバ１３０と、液晶表示パネル（ＰＮＬ）の走査線（ＧＬ）を駆動するゲートドライバ１４０と、液晶表示パネル（ＰＮＬ）に画像を表示するために必要な電源電圧などを生成する電源回路１２０と、メモリ回路１５０とを有する。
本実施例では、ＶＣＣＩＯのインターフェース電圧と、ＶＣＣの内部ロジック／アナログ用電圧の２つの電圧が、外部から入力され、また電源回路１２０のＶｄｄ生成回路１２１が、Ｖｄｄのロジック回路用の電源電圧を、ＶＣＣの電圧から生成している。
なお、図１では、駆動回路（ＤＲＶ）は、１個の半導体チップで構成される場合を図示しているが、駆動回路（ＤＲＶ）を、例えば、半導体層に低温ポリシリコンを使用する薄膜トランジスタを用いて、第１のガラス基板（ＳＵＢ１）上に直接形成するようにしてもよい。
同様に、駆動回路（ＤＲＶ）の一部の回路を分割し、駆動回路（ＤＲＶ）を複数個の半導体チップで構成してもよく、駆動回路（ＤＲＶ）の一部の回路を、例えば、半導体層に低温ポリシリコンを使用する薄膜トランジスタを用いて、第１のガラス基板（ＳＵＢ１）上に直接形成するようにしてもよい。
さらに、駆動回路（ＤＲＶ）あるいは駆動回路（ＤＲＶ）の一部の回路を、第１のガラス基板（ＳＵＢ１）上に搭載する代わりに、フレキシブル配線基板上に形成するようにしてもよい。
【００１０】
コントローラ回路１００には、本体側のマイコン（Micro controller Unit；以下、ＭＣＵという）から、または、グラフィックコントローラなどから、表示データと表示コントロール信号が入力される。
図１において、ＳＩは、システムインターフェースのことであり、ＭＣＵ等から各種コントロール信号および画像データが入力される系である。
ＤＩは、表示データインターフェース（ＲＧＢインターフェース）のことであり、外部のグラフィックコントローラで形成された画像データと、データ取り込み用のクロックが連続的に入力される系（外部データ）である。
この表示データインターフェース（ＤＩ）では、従来のパーソナルコンピュータに使用されるドレインドライバと同様に取り込み用クロックに合わせて画像データを順次取り込む。
コントローラ回路１００は、システムインターフェース（ＳＩ）、および表示データインターフェース（ＤＩ）から受け取った画像データを、ソースドライバ１３０、ＲＡＭ１５０に送り表示を制御する。
【００１１】
本実施例は、ＶＣＣＩＯの電圧およびＶＣＣの電圧の一方のみが入力された場合に、所定のレベル変換回路の動作を停止することにより、ＶＣＣＩＯの電圧と、ＶＣＣの電圧とを、任意のタイミングで自由に入力可能とした点が大きな特徴である。以下、この点について説明する。
初めに、ＶＣＣの電圧のみが、外部から入力された場合（状態１）について説明する。この場合には、ＶＣＣＩＯの電圧が、外部から入力されていない状態を検出する必要がある。
図２は、本実施例における、ＶＣＣＩＯの電圧が、外部から入力されていない状態を検出するためのレベルセンス回路の一例を示す回路図である。
図２に示すレベルセンス回路は、ＶＣＣの電源電圧と出力端子との間に、ＰＭＯＳ（２１）とＰＭＯＳ（２２）とを並列に接続し、出力端子と接地電圧（ＧＮＤ）との間に、ＮＭＯＳ（２１）とＮＭＯＳ（２２）とを直列に接続し、ＰＭＯＳ（２１）のゲートとＮＭＯＳ（２２）のゲートにＶＣＣＩＯの電圧を入力し、ＰＭＯＳ（２２）のゲートとＮＭＯＳ（２１）のゲートにＶｄｄ制御信号（ＳＶｄｄ）を入力する。
即ち、図２に示すレベルセンス回路は、ＶＣＣを電源電圧とし、ＶＣＣＩＯの電圧と、Ｖｄｄ制御信号（ＳＶｄｄ）とを入力とするナンド回路である。
なお、Ｖｄｄ制御信号（ＳＶｄｄ）は、Ｖｄｄ生成回路１２１の動作を制御する信号であり、「１」（Ｈｉｇｈレベル）でＶｄｄ生成回路１２１が通常動作状態、「０」（Ｌｏｗレベル）でＶｄｄ生成回路１２１が停止状態となる。
図２に示すレベルセンス回路の真理値表を図３に示す。図３の真理値表から分かるように、ＶＣＣＩＯ＝０Ｖ、あるいは、Ｖｄｄ＝０Ｖの時に、出力（ＲＥＳＥＴ１）は「１」（ＶＣＣの電圧）、それ以外の時に、出力（ＲＥＳＥＴ１）は「０」となる。
【００１２】
図４は、本実施例における、ＶＣＣの電圧と、ＶＣＣＩＯの電圧と、Ｖｄｄの電圧との間のレベルシフトの関係を示す図である。
状態１の時に、図４のレベルシフト関係図における（５）の場合には、ＶＣＣＩＯ＝０Ｖであるので、レベル変換回路に貫通電流が流れることはないので、レベル変換回路の動作を停止する必要がない。
状態１の時に、図４のレベルシフト関係図における（１）、（４）の場合には、ＶＣＣＩＯ＝０Ｖであるので、図２に示すレベルセンス回路の出力は「１」（Ｈｉｇｈレベル）となる。そして、この信号で、Ｖｄｄ生成回路１２１の動作を停止させることにより、Ｖｄｄ＝０Ｖとなるので、レベル変換回路の動作を停止する必要がない。
状態１の時に、図４のレベルシフト関係図における（２）、（３）の場合には、例えば、図５、図６に示すように、レベル変換回路の動作を停止させる必要がある。
図５は、本実施例のレベル変換回路の一例を示す回路図であり、信号の電圧レベルを、ＶＣＣＩＯの電圧レベルからＶＣＣの電圧レベルに変換するレベル変換回路を示す図である。図５に示すレベル変換回路は、ＰＭＯＳ（ＰＭ３）と、ＶＣＣの電源電圧との間に、ＰＭＯＳ（ＰＭ１１）が、また、ＰＭＯＳ（ＰＭ４）と、ＶＣＣの電源電圧との間に、ＰＭＯＳ（ＰＭ１２）が、さらに、出力端子（ＯＵＴ）と接地電圧（ＧＮＤ）との間に、ＮＭＯＳ（ＮＭ１１）が接続されている点で、図１０に示すレベル変換回路と相異する。
【００１３】
そして、ＰＭＯＳ（ＰＭ１１）、ＰＭＯＳ（ＰＭ１２）、およびＮＭＯＳ（ＮＭ１１）のゲートに、図２に示すレベルセンス回路の出力（ＲＥＳＥＴ１）が入力される。
図２に示すレベルセンス回路は、ＶＣＣＩＯ＝０Ｖ、あるいは、Ｖｄｄ＝０Ｖの時に、出力（ＲＥＳＥＴ１）は「１」となる。
したがって、ＶＣＣＩＯ＝０Ｖ、あるいは、Ｖｄｄ＝０Ｖの時に、図５のＰＭＯＳ（ＰＭ１１）と、ＰＭＯＳ（ＰＭ１２）とはオフ、ＮＭＯＳ（ＮＭ１１）はオンとなり、レベル変換回路の動作を停止させ、レベル変換回路の出力を、接地電圧（ＧＮＤ）に固定することができる。
図６は、本実施例のレベル変換回路の他の例を示す回路図であり、信号の電圧レベルを、Ｖｄｄの電圧レベルからＶＣＣの電圧レベルに変換するレベル変換回路を示す図である。
図６に示すレベル変換回路でも、ＶＣＣＩＯ＝０Ｖ、あるいは、Ｖｄｄ＝０Ｖの時に、図６のＰＭＯＳ（ＰＭ１１）と、ＰＭＯＳ（ＰＭ１２）とはオフ、ＮＭＯＳ（ＮＭ１１）はオンとなり、レベル変換回路の動作を停止させ、レベル変換回路の出力を、接地電圧（ＧＮＤ）に固定することができる。
なお、図６に示すレベル変換回路は、ＶＣＣＩＯの電圧と、Ｖｄｄの電圧を入れ替えたものであり、図６に示すレベル変換回路の回路構成は、図５と同じであるので、図６に示すレベル変換回路の回路構成の説明は省略する。
【００１４】
次に、ＶＣＣＩＯの電圧のみが、外部から入力された場合（状態２）について説明する。この場合には、ＶＣＣの電圧が、外部から入力されていない状態を検出する必要がある。
図７は、本実施例における、ＶＣＣの電圧が、外部から入力されていない状態を検出するためのレベルセンス回路の一例を示す回路図である。図７に示すレベルセンス回路は、図２に示すレベルセンス回路において、ＶＣＣＩＯの電圧と、ＶＣＣの電圧を入れ替えたものであり、ＶＣＣＩＯを電源電圧とし、Ｖｄｄ制御信号（ＳＶｄｄ）と、ＶＣＣの電圧とを入力とするナンド回路である。
なお、Ｖｄｄ制御信号（ＳＶｄｄ）は、Ｖｄｄ生成回路１２１の動作を制御する信号であり、「１」（Ｈｉｇｈレベル）でＶｄｄ生成回路１２１が通常動作状態、「０」（Ｌｏｗレベル）でＶｄｄ生成回路１２１が停止状態となる。
図７に示すレベルセンス回路の真理値表を図８に示す。図８の真理値表から分かるように、ＶＣＣ＝０Ｖ、あるいは、Ｖｄｄ＝０Ｖの時に、出力（ＲＥＳＥＴ２）は「１」（ＶＣＣＩＯの電圧）、それ以外の時に、出力（ＲＥＳＥＴ２）は「０」となる。
【００１５】
状態２の時に、図４のレベルシフト関係図における（２）、（３）の場合、ＶＣＣ＝０Ｖのため、レベル変換回路に貫通電流が流れることはないので、レベル変換回路の動作を停止する必要がない。
状態２の時に、図４のレベルシフト関係図における（１）、（４）の場合、ＶＣＣ＝０Ｖのため、Ｖｄｄ＝０Ｖとなり、レベル変換回路に貫通電流が流れることはないので、レベル変換回路の動作を停止する必要がない。
状態２の時に、図４のレベルシフト関係図における（５）の場合、例えば、図９に示すように、レベル変換回路の動作を停止させる必要がある。
図９は、本実施例のレベル変換回路の他の例を示す回路図であり、信号の電圧レベルを、Ｖｄｄの電圧レベルからＶＣＣＩＯの電圧レベルに変換するレベル変換回路を示す図である。
図９に示すレベル変換回路でも、ＶＣＣ＝０Ｖ、あるいは、Ｖｄｄ＝０Ｖの時に、図９のＰＭＯＳ（ＰＭ１１）と、ＰＭＯＳ（ＰＭ１２）とはオフ、ＮＭＯＳ（ＮＭ１１）はオンとなり、レベル変換回路の動作を停止させ、レベル変換回路の出力を、接地電圧（ＧＮＤ）に固定することができる。
なお、図９に示すレベル変換回路は、ＶＣＣの電圧と、ＶＣＣＩＯの電圧、並びに、ＶＣＣＩＯの電圧と、Ｖｄｄの電圧を入れ替えたものであり、図９に示すレベル変換回路の回路構成は、図５と同じであるので、図９に示すレベル変換回路の回路構成の説明は省略する。
【００１６】
本実施例では、消費電力を抑圧するために、Ｖｄｄ＝０Ｖとして使用する場合があるが、図２に示すレベルセンス回路において、Ｖｄｄ制御信号（ＳＶｄｄ）を使用しない場合には、Ｖｄｄ＝０Ｖのときに、レベルセンス回路に貫通電流が流れ、消費電力が大きくなる。
しかしながら、図２に示すレベルセンス回路では、Ｖｄｄ制御信号（ＳＶｄｄ）が「０」（即ち、Ｖｄｄ＝０Ｖ）時は、レベルセンス回路に貫通電流が流れないので、Ｖｄｄ＝０Ｖとして使用する場合の消費電力を低減することが可能となる。
また、図３の真理値表から分かるように、ＶＣＣＩＯが「１」、ＳＶｄｄが「１」の通常状態において、図２に示すレベルセンス回路に貫通電流が流れるが、本実施例では、通常状態における貫通電流を抑えるため、ＭＯＳトランジスタのサイズを調整、具体的には、図２に示すレベルセンス回路のＭＯＳトランジスタのゲート幅とゲート長の比を、（Ｗ／Ｌ）とするとき、ＰＭＯＳの（Ｗ／Ｌ）を１／１００、ＮＭＯＳの（Ｗ／Ｌ）を、５／１０としている。
同様に、図７に示すレベルセンス回路においても、通常状態における貫通電流を抑えるため、図７に示すレベルセンス回路のＭＯＳトランジスタのゲート幅とゲート長の比を、（Ｗ／Ｌ）とするとき、ＰＭＯＳの（Ｗ／Ｌ）を１／１００、ＮＭＯＳの（Ｗ／Ｌ）を、５／１０としている。
なお、前述までの説明では、本発明を液晶表示モジュールに適用した実施例について説明したが、本発明はこれに限定されるものではなく、本発明は、電源回路を内蔵するその他の表示装置にも適用可能であることは言うまでもない。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施例の液晶表示モジュールの概略構成を示すブロック図である。
【図２】本発明の実施例における、ＶＣＣＩＯの電圧が、外部から入力されていない状態を検出するためのレベルセンス回路の一例を示す回路図である。
【図３】図２に示すレベルセンス回路の真理値表を示す図である。
【図４】本発明の実施例における、ＶＣＣの電圧と、ＶＣＣＩＯの電圧と、Ｖｄｄの電圧との間のレベルシフトの関係を示す図である。
【図５】本発明の実施例のレベル変換回路の一例を示す回路図である。
【図６】本発明の実施例のレベル変換回路の他の例を示す回路図である。
【図７】本発明の実施例における、ＶＣＣの電圧が、外部から入力されていない状態を検出するためのレベルセンス回路の一例を示す回路図である。
【図８】図７に示すレベルセンス回路の真理値表を示す図である。
【図９】本発明の実施例のレベル変換回路の他の例を示す回路図である。
【図１０】従来のレベル変換回路を示す回路図である。
【符号の説明】
【００１８】
１００  コントローラ回路
１２０  電源回路
１２１  Ｖｄｄ生成回路
１３０  ソースドライバ
１４０  ゲートドライバ
１５０  メモリ回路
ＰＮＬ  液晶表示パネル
ＤＬ  映像線（ソース線またはドレイン線）
ＧＬ  走査線（またはゲート線）
ＴＦＴ  薄膜トランジスタ
ＰＸ  画素電極
ＣＴ  対向電極
ＬＣ  液晶容量
Ｃａｄｄ  保持容量
ＳＵＢ１  第１のガラス基板
ＤＲＶ  駆動回路
ＦＰＣ  フレキシブル配線基板
ＰＭ１〜ＰＭ４，ＰＭ１１，ＰＭ１２，ＮＭ２１，ＮＭ１２  ｐ型ＭＯＳトランジスタ
ＮＭ１，ＮＭ２、ＮＭ１１，ＮＭ２１，ＮＭ２２  ｎ型ＭＯＳトランジスタ
【図１】
2008096473.tif 000003
【図２】
2008096473.tif 000004
【図３】
2008096473.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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