(57)【要約】      （修正有）【課題】シリコン基板を用いて形成されるパッケージと、該パッケージに半導体素子が搭載されてなる半導体装置の実装の信頼性を良好とする製造方法を提供する。【解決手段】シリコン基板１０１をエッチングして、シリコン基板１０１を貫通するビアホールを形成するエッチング工程と、前記ビアホールに導電材料を埋設してビアプラグ１０６を形成する工程と、を有するパッケージの製造方法であって、前記エッチング工程は、直線状に前記ビアホールが形成される第１のエッチング工程と、テーパー状に前記ビアホールが形成される第２のエッチング工程とを含む。【選択図】図１Ｇ
2008066481.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板をエッチングして、該シリコン基板を貫通するビアホールを形成するエッチング工程と、
前記ビアホールに導電材料を埋設してビアプラグを形成する工程と、を有するパッケージの製造方法であって、
前記エッチング工程は、直線状に前記ビアホールが形成される第１のエッチング工程と、テーパー状に前記ビアホールが形成される第２のエッチング工程とを含むことを特徴とするパッケージの製造方法。
【請求項２】
前記エッチング工程では、前記ビアホールの開口側がテーパー状となるようにエッチングが行われることを特徴とする請求項１記載のパッケージの製造方法。
【請求項３】
前記第１のエッチング工程では異方性ドライエッチングにより、前記第２のエッチング工程では等方性ドライエッチングにより、前記ビアホールが形成されることを特徴とする請求項１または２記載のパッケージの製造方法。
【請求項４】
前記第１のエッチング工程ではドライエッチングにより、前記第２のエッチング工程ではウェットエッチングにより、前記ビアホールが形成されることを特徴とする請求項１または２記載のパッケージの製造方法。
【請求項５】
前記シリコン基板に凹部を形成する工程をさらに有することを特徴とする請求項１乃至４のいずれか１項記載のパッケージの製造方法。
【請求項６】
請求項５記載のパッケージの製造方法に、半導体素子を前記凹部に搭載する工程をさらに設けたことを特徴とする半導体装置の製造方法。
【請求項７】
シリコン基板と、該シリコン基板を貫通するビアプラグとを有するパッケージであって、
前記ビアプラグは、直線状に形成される直線部と、テーパー状に形成されるテーパー部とを有することを特徴とするパッケージ。
【請求項８】
前記テーパー部は、前記ビアプラグが前記シリコン基板から露出する側に形成されていることを特徴とする請求項７記載のパッケージ。
【請求項９】
前記シリコン基板に半導体素子搭載用の凹部が設けられていることを特徴とする請求項７または８記載のパッケージ。
【請求項１０】
半導体素子が、請求項９記載のパッケージの前記凹部に搭載されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン基板に半導体素子が実装されてなる半導体装置、および当該半導体装置を製造する製造方法に関する。
【背景技術】
【０００２】
半導体素子が基板に実装されてなる半導体装置の構造については、様々なタイプのものが提案されていた（特許文献１、特許文献２参照）。
【０００３】
例えば、半導体素子を実装する場合にシリコン基板を用いると、基板に対する微細な加工が可能になるために、半導体装置の微細化が可能となる。また、シリコンはセラミックなどの焼結材料と比べた場合に熱伝導率が高いため、特に発光素子などの発熱量の多い素子を実装する場合には実装される素子の放熱性が良好となる利点があった。例えばシリコン基板に半導体素子を実装する場合の構造の一例としては、基板を貫通するビアプラグに半導体素子を接続して実装する構造があげられる。
【０００４】
上記のビアプラグ形成する場合には、まずシリコン基板を貫通するビアホール（貫通穴）を形成し、該ビアホールに導電材料を埋設して形成する。上記のビアホールは、例えばプラズマ（ドライ）エッチングの手法を用いて、円筒状にシリコン基板を貫通するように形成される。
【特許文献１】特開２００５−１９６０９号公報
【特許文献２】特開２００５−３２７８２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、シリコン基板を貫通するビアホールを形成する場合に、ビアホールの形状不良（形状のばらつき）が発生する場合があった。
【０００６】
上記の形状不良は、ビアホールの開口部分に多く発生する場合がある。例えば、マスクパターンを用いたドライエッチングでは、マスクパターンの開口部付近の、シリコン基板とマスクパターンの界面で微細な剥離や形状不良などが発生しやすい問題があった。
【０００７】
このため、上記のような開口部近傍のマスクパターンの問題に起因する様々なエッチングの形状不良が発生し、ビアホールの断面形状が開口部近傍では円形にならない場合があった。また、ビアホールの開口部分には応力が集中しやすくなるため、シリコン基板の損傷（欠け、クラックなど）が発生する懸念も生じていた。
【０００８】
また、上記のビアホールの形状不良が発生することによって、ビアプラグの信頼性が低下してしまう問題があった。
【０００９】
そこで、本発明は、上記の問題を解決した、新規で有用なパッケージ、半導体装置、パッケージの製造方法及び半導体装置の製造方法を提供することを統括的課題としている。
【００１０】
本発明の具体的な課題は、シリコン基板を用いて形成されるパッケージと、該パッケージに半導体素子が搭載されてなる半導体装置の実装の信頼性を良好とすることである。
【課題を解決するための手段】
【００１１】
本発明の第１の観点では、上記の課題を、シリコン基板をエッチングして、該シリコン基板を貫通するビアホールを形成するエッチング工程と、前記ビアホールに導電材料を埋設してビアプラグを形成する工程と、を有するパッケージの製造方法であって、前記エッチング工程は、直線状に前記ビアホールが形成される第１のエッチング工程と、テーパー状に前記ビアホールが形成される第２のエッチング工程とを含むことを特徴とするパッケージの製造方法により、解決する
本発明によれば、パッケージの信頼性を良好とすることが可能となる。
【００１２】
また、前記エッチング工程では、前記ビアホールの開口側がテーパー状となるようにエッチングが行われると、前記ビアプラグの信頼性が良好となり、好適である。
【００１３】
また、前記第１のエッチング工程では異方性ドライエッチングにより、前記第２のエッチング工程では等方性ドライエッチングにより、前記ビアホールが形成されると、容易に前記ビアホールを形成することが可能となる。
【００１４】
また、前記第１のエッチング工程ではドライエッチングにより、前記第２のエッチング工程ではウェットエッチングにより、前記ビアホールが形成されると、容易に前記ビアホールを形成することが可能となる。
【００１５】
また、前記シリコン基板に凹部を形成する工程をさらに有すると、半導体素子の搭載が容易となる。
【００１６】
また、本発明の第２の観点では、上記の課題を、上記のパッケージの製造方法に、半導体素子を前記凹部に搭載する工程をさらに設けた半導体装置の製造方法により、解決する。
【００１７】
また、本発明の第３の観点では、上記の課題を、シリコン基板と、該シリコン基板を貫通するビアプラグとを有するパッケージであって、前記ビアプラグは、直線状に形成される直線部と、テーパー状に形成されるテーパー部とを有することを特徴とするパッケージにより、解決する。
【００１８】
本発明によれば、パッケージの信頼性を良好とすることが可能となる。
【００１９】
また、前記テーパー部は、前記ビアプラグが前記シリコン基板から露出する側に形成されていると、前記ビアプラグの信頼性が良好となり、好適である。
【００２０】
また、前記シリコン基板に半導体素子搭載用の凹部が設けられていると、半導体素子の搭載が容易となる。
【００２１】
また、本発明の第４の観点では、上記の課題を、上記のパッケージにおいて、半導体素子を前記凹部に搭載した半導体装置により、解決する。
【発明の効果】
【００２２】
本発明によれば、シリコン基板に半導体素子が実装されてなる半導体装置の実装の信頼性を良好とすることが可能となる。
【発明を実施するための最良の形態】
【００２３】
本発明によるパッケージの製造方法は、シリコン基板をエッチングして、該シリコン基板を貫通するビアホールを形成するエッチング工程と、前記ビアホールに導電材料を埋設してビアプラグを形成する工程と、を有するパッケージの製造方法であって、前記エッチング工程は、直線状に前記ビアホールが形成される第１のエッチング工程と、テーパー状に前記ビアホールが形成される第２のエッチング工程とを含むことを特徴とを特徴としている。
【００２４】
上記の製造方法により形成されるパッケージでは、前記ビアプラグは、直線状に形成される直線部と、テーパー形状に形成されるテーパー部とを有することになる。
【００２５】
上記のパッケージの製造方法によれば、シリコン基板にビアホールを形成する場合のエッチング形状のばらつきを抑制し、形成されるビアプラグの信頼性を良好とすることが可能となる。例えば、前記エッチング工程では、前記ビアホールの開口側がテーパー状となるようにエッチングを行うことで、当該開口側でのエッチング形状のばらつきの発生を抑制し、形成されるビアプラグの電気的な接続の信頼性を良好とすることができる。
【００２６】
また、形成される前記ビアプラグは、前記テーパー部を有しているために所定の部分に応力が集中する影響が抑制され、破損や接続不良の発生が抑制されて信頼性が良好となる効果を奏する。例えば、前記テーパー部は、応力集中が生じやすい前記ビアプラグが前記シリコン基板から露出する側に形成されていることが好ましい。
【００２７】
次に、上記のパッケージの製造方法と、製造されるパッケージの具体的な例について、図面に基づき説明する。
【実施例１】
【００２８】
図１Ａ〜図１Ｇは、本発明の実施例１によるパッケージ及び半導体装置の製造方法を手順を追って示す図である。また、図１Ｆは製造されるパッケージ、さらに図１Ｇは、当該パッケージを用いて製造される半導体装置の構造も示している。ただし、以下の図中では、先に説明した部分には同一の符号を付し、説明を省略する場合がある。
【００２９】
まず、図１Ａに示す工程において、シリコンよりなる基板（例えばシリコンウェハ）１０１を用意する。例えば基板１０１がシリコンウェハよりなる場合、基板１０１の厚さは６００乃至８００μｍ程度である。また、基板１０１が所定の厚さになるように、基板１０１を研削して用いてもよい。
【００３０】
次に、図１Ｂに示す工程において、基板１０１上に、開口部１０２Ａを有するマスクパターン１０２を形成する。マスクパターン１０２を形成する場合には、フィルムの貼り付け、または、塗布によりレジスト層を形成し、該レジスト層を露光・現像することにより形成する。上記の開口部１０２Ａは、後の工程で形成されるビアホール（ビアプラグ）が形成される位置に対応して形成される。
【００３１】
次に、図１Ｃに示す工程において、マスクパターン１０２をマスクにして、例えばＲＩＥ（リアクティブ・イオン・エッチング）などのドライエッチング（プラズマエッチング）により、基板１０１を貫通するビアホール（貫通穴）１０３を形成する。
【００３２】
上記のビアホール１０３を形成する場合には、例えばドライエッチングのレシピと呼ばれるエッチングの条件（プラズマ発生のための電力、処理空間の圧力、ガスの流量、ガスの組み合わせなど）を変更することで、ドライエッチングを等方性エッチングとするか異方性エッチングとするかを制御することができる。
【００３３】
例えば、エッチングの開始直後は等方性エッチングが生じるようにしてビアホールをテーパー状に形成してテーパー部１０３Ｂを形成し、次に異方性エッチングが生じるようにしてビアホールを直線状に形成して直線部１０３Ａを形成し、最後に再び等方性エッチングが生じるようにしてテーパー部１０３Ｂを形成するようにすればよい。
【００３４】
すなわち、エッチング工程のうち、最初の工程Ａを等方性エッチングとしてテーパー部１０３Ｂを形成し、当該工程Ａの次の工程Ｂを異方性エッチングとして直線部１０３Ａを形成し、さらに当該工程Ｂの次の工程Ｃを再び等方性エッチングとしてテーパー部１０３Ｂを形成すればよい。また、上記の「等方性エッチング」は、エッチングが等方性に行われるエッチングと、エッチングが異方性に行われるエッチングのうち、エッチングが等方性に行われるエッチングが支配的となっていることを意味している。同様に、上記の「異方性エッチング」は、エッチングが等方性に行われるエッチングと、エッチングが異方性に行われるエッチングのうち、エッチングが異方性に行われるエッチングが支配的となっていることを意味している。
【００３５】
上記の工程Ａ乃至工程Ｃによって、ビアホール１０３の両面の開口側がテーパー状（テーパー部１０３Ｂ）となり、２つのテーパー部１０３Ｂに挟まれる部分が直線状（直線部１０３Ａ）に形成される。
【００３６】
次に、図１Ｄに示す工程において、マスクパターン１０２を剥離した後、基板１０１上に新たに、開口部１０４Ａを有するマスクパターン１０４を形成する。マスクパターン１０４は、マスクパターン１０２の場合と同様に形成すればよい。すなわち、フィルムの貼り付け、または、塗布によりレジスト層を形成し、該レジスト層を露光・現像することにより形成する。上記の開口部１０４Ａは、後の工程で実装される半導体素子を収納する凹部に対応して形成される。
【００３７】
次に、図１Ｅに示す工程において、マスクパターン１０４をマスクにしたエッチング（ドライエッチングまたはウェットエッチング）により、基板１０１の開口部１０４Ａに対応する部分に、凹部１０５を形成する。この場合、図１Ｃの工程で形成されたビアホール１０３の長さは短くなり、ビアホール１０３Ｃとなる。また、ビアホール１０３Ｃにおいても、ビアホール１０３と同様に、開口部側がテーパー状となる形状が維持される。すなわち、ビアホール１０３Ｃの両面の開口側がテーパー状（テーパー部１０３ｂ）となり、ビアホール１０３Ｃの２つのテーパー部１０３ｂに挟まれる部分が直線状（直線部１０３ａ）となっている。
【００３８】
次に、図１Ｆの工程において、マスクパターン１０４を剥離した後、基板１０１の表面に、絶縁膜１０１Ａを形成する。上記の絶縁膜１０１Ａは、例えばシリコンを熱酸化することにより形成されるシリコン酸化膜よりなる。また、絶縁膜１０１Ａは、ビアホール１０３Ｃの内壁面にも形成され、後に形成される導電性のビアプラグと基板１０１との絶縁が確保される。また、後の工程で蓋部が接合される凹部１０５の周囲の接合面１０１Ｃの絶縁膜１０１Ａは剥離しておくことが好ましい。
【００３９】
次に、例えばメッキ法により、ビアホール１０３Ｃを、例えばＣｕなどの導電材料で埋設し、ビアプラグ１０６を形成する。この場合、まず無電解メッキによってシード層（給電層）を形成した後でマスクパターンを形成し、当該シード層を給電層とする電解メッキによってビアプラグ１０６を形成する。また、電解メッキ終了後には、当該マスクパターンとシード層を剥離する。また、上記のメッキにおいては、ビアホール１０６の開口部側がテーパー状に形成されているため、メッキ液が浸透しやすく、ボイドやメッキの不良などの発生が抑制され、信頼性が良好なビアプラグを形成することができる。
【００４０】
ビアプラグ１０６は、ビアホール１０３Cに対応した形状となり、直線状の直線部１０６Ａと、テーパー状のテーパー部１０６Ｂを有する構造となる。すなわち、ビアプラグ１０６の、ビアホール１０３Ｃから露出する両端にはテーパー状のテーパー部１０６Ｂが形成され、２つのテーパー部１０６Ｂに挟まれる部分には直線状の直線部１０６Ａが形成される。
【００４１】
このようにして、本実施例によるパッケージを形成することができる。また、以下に説明するように、さらに上記のパッケージに半導体素子を搭載して、半導体装置を製造することも可能である。
【００４２】
例えば、図１Ｇに示す工程において、凹部１０５に収納するように半導体素子１１０を実装する。この場合、半導体素子１１０とビアプラグ１０６とをバンプ１１１により電気的に接続し、半導体素子１１０を実装する。
【００４３】
さらに、例えばガラスよりなる平板状の蓋部１１２を、基板１０１の接合面１０１Ｃに接合し、凹部１０５に半導体素子１１０を封止する。このように半導体素子１１０を所定の密閉空間（凹部１０５）に封止することにより、半導体素子１１０の劣化を抑制し、半導体素子１１０を安定に、かつ、長期間駆動させることが可能になる。特に、半導体素子１１０がＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）素子よりなる場合、素子の封止によって素子の保護と安定駆動が図られることが好ましい。また、蓋部１１２と基板１０１の接合は、例えば陽極接合により行われる。上記の接合が陽極接合により行われると、接合が容易となるとともに凹部１０５への不純物の混入が抑制され、好ましい。
【００４４】
このようにして、基板１０１の凹部に半導体素子１１０が実装（封止）されてなる半導体装置１００を製造することができる。
【００４５】
上記の製造方法によれば、シリコン基板１０１にビアホール１０３Ｃ（１０３）を形成する場合のエッチング形状のばらつきを抑制し、形成されるビアプラグ１０６の信頼性を良好とすることが可能となる。
【００４６】
例えば、図１Ｃに示したエッチング工程では、ビアホール１０３（１０３Ｃ）の開口側がテーパー状となるようにエッチングを行うことで、当該開口側でのエッチング形状のばらつきの発生を抑制し、形成されるビアプラグの電気的な接続の信頼性を良好とすることができる。
【００４７】
従来のエッチングでは、マスクパターンの開口部近傍と基板の間の界面での微細な剥離や形状不良が起因となって、エッチングの形状不良（ばらつき）が発生する場合があった。本実施例による製造方法では、このようなマスクパターンの開口部近傍のエッチング形状不良の発生を抑制し、形成されるビアプラグの信頼性が良好となっている。
【００４８】
また、ビアプラグ１０６は、直線状に形成される直線部１０６Ａと、テーパー状に形成されるテーパー部１０６Ｂとを有している。このため、ビアプラグ１０６は、従来のテーパー形状を有さないビアプラグと比較すると、所定の部分（ビアホールの開口部近傍）への応力集中の影響が緩和されており、破損や接続不良の発生が抑制されて信頼性が良好となっている。また、上記のテーパー部１０６Ｂは、応力が集中しやすい、ビアプラグ１０６がシリコン基板１０１から露出する側に形成されていることが好ましい。
【００４９】
また、上記の実施例１では、ビアホールを形成する場合に、等方性ドライエッチングと異方性ドライエッチングを順次用いて形成する場合を例にとって説明したが、本発明はこれに限定されず、例えば以下に示すように、ドライエッチングとウェットエッチングを組み合わせた方法で形成してもよい。
【実施例２】
【００５０】
図２Ａ〜図２Ｋは、本発明の実施例２によるパッケージ及び半導体装置の製造方法を手順を追って示す図である。また、図２Ｊは製造されるパッケージ、さらに図２Ｋは、当該パッケージを用いて製造される半導体装置の構造も示している。ただし、以下の図中では、先に説明した部分には同一の符号を付し、説明を省略する場合がある。
【００５１】
まず、図２Ａに示す工程は実施例１の図１Ａに示した工程に相当し、基板１０１に相当する、シリコンよりなる基板２０１を用意する。
【００５２】
次に、図２Ｂに示す工程において、図１Ｂに示した工程と同様にして、基板２０１上に開口部２０２Ａを有するマスクパターン２０２を形成する。上記の開口部２０２Ａは、後の工程で形成されるビアホール（ビアプラグ）が形成される位置に対応して形成される。
【００５３】
次に、図２Ｃに示す工程において、マスクパターン２０２をマスクにして、例えばＲＩＥなどのドライエッチングにより、基板２０１を貫通するビアホール（貫通穴）２０３を形成する。上記のビアホール２０３を形成する場合には、例えばドライエッチングのレシピによってドライエッチングが異方性エッチングとなるように制御し、ビアホール２０３が直線状に形成されるようにする。本実施例においては、ビアホールのテーパー状となる部分は後の工程でウェットエッチングによって別途形成する。
【００５４】
次に、図２Ｄに示す工程において、マスクパターン２０２を剥離した後、図１Ｄに示した工程と同様にして、基板２０１上に開口部２０４Ａを有するマスクパターン２０４を形成する。上記の開口部２０４Ａは、後の工程で実装される半導体素子を収納する凹部に対応して形成される。
【００５５】
次に、図２Ｅに示す工程において、マスクパターン２０４をマスクにしたエッチング（ドライエッチングまたはウェットエッチング）により、基板２０１の開口部２０４Ａに対応する部分に、凹部２０５を形成する。この場合、図２Ｃの工程で形成されたビアホール２０３の長さは短くなり、ビアホール２０３Ａとなる。
【００５６】
次に、図２Ｆに示す工程において、マスクパターン２０４を剥離した後、基板２０１の表面に、絶縁膜２０１Ａを形成する。上記の絶縁膜２０１Ａは、例えばシリコンを熱酸化することにより形成されるシリコン酸化膜よりなる。また、絶縁膜２０１Ａは、ビアホール２０３Ａの内壁面にも形成され、後に形成される導電性のビアプラグと基板２０１との絶縁が確保される。また、後の工程で蓋部が接合される凹部２０５の周囲の接合面２０１Ｃの絶縁膜２０１Ａは剥離しておくことが好ましい。
【００５７】
次に、図２Ｇに示す工程において、基板２０１（絶縁膜２０１Ａ）の表面を覆うマスクパターン２０６を形成する。この場合、マスクパターン２０６は、ビアホール２０３Ａの開口部周辺の絶縁膜２０１Ａが露出する開口部２０６Ａを有するようにパターニングされて形成される。また、開口部２０６Ａは、基板２０１の凹部２０５が形成される側と、その反対側の双方に形成されるようにすることが好ましい。
【００５８】
次に、図２Ｈに示す工程において、開口部２０６Ａから露出した絶縁膜２０１Ａをドライエッチングなどで除去した後、露出した基板２０１（シリコン）を、ウェットエッチングする。このウェットエッチングにより、ビアホールの開口部側がエッチングされてテーパー状となり、本図に示すビアホール２０３Ｃが形成される。
【００５９】
すなわち、ビアホール２０３Ｃの両面の開口側がテーパー状（テーパー部２０３ｂ）となり、２つのテーパー部２０３ｂに挟まれる部分が直線状（直線部２０３ａ）となっている。
【００６０】
次に、図２Ｉに示す工程において、マスクパターン２０６を剥離した後、再び基板２０１の表面に絶縁膜２０１Ｂを形成する。これは、前の工程で絶縁膜２０１Ａが除去された部分に、再び絶縁膜を形成するための処理である。また、先に説明したように、後の工程で蓋部が接合される凹部２０５の周囲の接合面２０１Ｃの絶縁膜２０１Ｂは剥離しておくことが好ましい。なお、基板２０１へ絶縁膜の形成は、図２Ｆの工程で実施せずに、本図に示す工程でのみ行うようにしてもよい。この場合、絶縁膜の局所的な剥離の工程（図２Ｇ）が不要となる。
【００６１】
次に、図２Ｊに示す工程において、例えばメッキ法により、ビアホール２０３Ｃを、例えばＣｕなどの導電材料で埋設し、ビアプラグ２０６を形成する。この場合、まず無電解メッキによってシード層（給電層）を形成した後でマスクパターンを形成し、当該シード層を給電層とする電解メッキによってビアプラグ２０６を形成する。また、電解メッキ終了後には、当該マスクパターンとシード層を剥離する。また、上記のメッキにおいては、ビアホール２０６の開口部側がテーパー状に形成されているため、メッキ液が浸透しやすく、ボイドやメッキの不良などの発生が抑制され、信頼性が良好なビアプラグを形成することができる。
【００６２】
ビアプラグ２０６は、ビアホール２０３Ｃに対応した形状となり、直線状の直線部２０６Ａと、テーパー状のテーパー部２０６Ｂを有する構造となる。すなわち、ビアプラグ２０６の、ビアホール２０３Ｃから露出する両端にはテーパー状のテーパー部２０６Ｂが形成され、２つのテーパー部２０６Ｂに挟まれる部分には直線状の直線部２０６Ａが形成される。
【００６３】
このようにして、本実施例によるパッケージを形成することができる。また、以下に説明するように、さらに上記のパッケージに半導体素子を搭載して、半導体装置を製造することも可能である。
【００６４】
例えば、図２Ｋに示す工程において、凹部２０５に収納するように半導体素子２１０を実装する。この場合、半導体素子２１０とビアプラグ２０６とをバンプ２１１により電気的に接続し、半導体素子２１０を実装する。
【００６５】
さらに、例えばガラスよりなる平板状の蓋部２１２を、基板２０１の接合面２０１Ｃに接合し、凹部２０５に半導体素子２１０を封止する。このように半導体素子２１０を所定の密閉空間（凹部２０５）に封止することにより、半導体素子２１０の劣化を抑制し、半導体素子２１０を安定に、かつ、長期間駆動させることが可能になる。特に、半導体素子２１０がＭＥＭＳ素子よりなる場合、素子を封止することによって素子の保護と安定駆動が図られることが好ましい。また、蓋部２１２と基板２０１の接合は、例えば陽極接合により行われる。上記の接合が陽極接合により行われると、接合が容易となるとともに凹部２０５への不純物の混入が抑制され、好ましい。
【００６６】
このようにして、基板２０１の凹部に半導体素子２１０が実装（封止）されてなる半導体装置２００を製造することができる。
【００６７】
上記の製造方法は実施例１の場合と同様の効果を奏する。すなわち、シリコン基板２０１にビアホール２０３Ｃ（２０３）を形成する場合のエッチング形状のばらつきを抑制し、形成されるビアプラグ２０６の信頼性を良好とすることが可能となる。
【００６８】
また、ビアプラグ２０６は、実施例１の場合と同様に、所定の部分（ビアホールの開口部近傍）への応力集中の影響が緩和されており、破損や接続不良の発生が抑制されて信頼性が良好となっている。
【００６９】
なお、上記の実施例１，実施例２では、１個のパッケージを図示して説明しているが、実際のパッケージの製造においては、１枚の基板（ウェハ）上に複数のパッケージを形成し、後の工程において基板を切断して個片化してパッケージを製造する。
【００７０】
例えば、１枚の基板上に複数の凹部やビアプラグを形成後、基板を切断し、個々のパッケージを形成する。その後、切断されて個片化された個々のパッケージに対して半導体素子を搭載し、半導体装置を製造する。
【００７１】
以上、本発明を好ましい実施例について説明したが、本発明は上記の特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【００７２】
例えば、ビアホール１０３Ｃ（２０３Ｃ）を埋設する方法はメッキ法に限定されず、ＣＶＤ法、スパッタリング法などを用いてもよい。また、ビアプラグ１０６（２０６）を構成する導電性材料は、Ｃｕに限定されず、Ａｌ、Ｗ、または合金材料などを用いてもよい。
【００７３】
また、実装される半導体素子は、ＭＥＭＳ素子に限定されず、他の様々な素子を実装することも可能である。
【産業上の利用可能性】
【００７４】
本発明によれば、シリコン基板に半導体素子が実装されてなる半導体装置の実装の信頼性を良好とすることが可能となる。
【図面の簡単な説明】
【００７５】
【図１Ａ】実施例１によるパッケージ（半導体装置）の製造方法を示す図（その１）である。
【図１Ｂ】実施例１によるパッケージ（半導体装置）の製造方法を示す図（その２）である。
【図１Ｃ】実施例１によるパッケージ（半導体装置）の製造方法を示す図（その３）である。
【図１Ｄ】実施例１によるパッケージ（半導体装置）の製造方法を示す図（その４）である。
【図１Ｅ】実施例１によるパッケージ（半導体装置）の製造方法を示す図（その５）である。
【図１Ｆ】実施例１によるパッケージ（半導体装置）の製造方法を示す図（その６）である。
【図１Ｇ】実施例１によるパッケージ（半導体装置）の製造方法を示す図（その７）である。
【図２Ａ】実施例２によるパッケージ（半導体装置）の製造方法を示す図（その１）である。
【図２Ｂ】実施例２によるパッケージ（半導体装置）の製造方法を示す図（その２）である。
【図２Ｃ】実施例２によるパッケージ（半導体装置）の製造方法を示す図（その３）である。
【図２Ｄ】実施例２によるパッケージ（半導体装置）の製造方法を示す図（その４）である。
【図２Ｅ】実施例２によるパッケージ（半導体装置）の製造方法を示す図（その５）である。
【図２Ｆ】実施例２によるパッケージ（半導体装置）の製造方法を示す図（その６）である。
【図２Ｇ】実施例２によるパッケージ（半導体装置）の製造方法を示す図（その７）である。
【図２Ｈ】実施例２によるパッケージ（半導体装置）の製造方法を示す図（その８）である。
【図２Ｉ】実施例２によるパッケージ（半導体装置）の製造方法を示す図（その９）である。
【図２Ｊ】実施例２によるパッケージ（半導体装置）の製造方法を示す図（その１０）である。
【図２Ｋ】実施例２によるパッケージ（半導体装置）の製造方法を示す図（その１１）である。
【符号の説明】
【００７６】
１００，２００  半導体装置
１０１，２０１  基板
１０１Ａ，２０１Ａ，２０１Ｂ  絶縁膜
１０１Ｃ，２０１Ｃ  接合面
１０２，１０４，２０２，２０４  マスクパターン
１０２Ａ，１０４Ａ，２０２Ａ，２０４Ａ  開口部
１０３，１０３Ｃ，２０３，２０３Ｃ  ビアホール
１０３Ａ，１０３ａ，２０３Ａ，２０３ａ  直線部
１０３Ｂ，１０３ｂ，２０３Ｂ，２０３ｂ  テーパー部
１０５，２０５  凹部
１０６，２０６  ビアプラグ
１０６Ａ，２０６Ａ  直線部
１０６Ｂ，２０６Ｂ  テーパー部
１１０，２１０  半導体素子
１１１，２１１  バンプ
１１２，２１２  蓋部
【図１Ａ】
2008066481.tif 000003
【図１Ｂ】
2008066481.tif 000004
【図１Ｃ】
2008066481.tif 000005
【図１Ｄ】
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【図１Ｅ】
2008066481.tif 000007
【図１Ｆ】
2008066481.tif 000008
【図１Ｇ】
2008066481.tif 000009
【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図２Ｉ】
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【図２Ｊ】
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【図２Ｋ】
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