(57)【要約】【課題】少量のデータを電源瞬停に備えて記憶する簡単な回路構成の電源瞬停保護回路を提供する。【解決手段】電源ＶＤＤの遮断で、キャパシタ２の電荷はＦＦ５とバッファ６に供給されると共に抵抗１を介して放電され、ノードＮ１の電位Ｖ１は徐々に低下する。また、キャパシタ４の電荷は抵抗３を介して放電されるが、抵抗３とキャパシタ４の時定数は、抵抗１とキャパシタ２の時定数よりも小さく設定されているので、ノードＮ２の電位低下はノードＮ１の電位低下よりも速い。電位Ｖ１がＦＦ５とバッファ６の動作可能な電圧で、かつ電位Ｖ２がバッファ６の閾値電圧を下回らない間に電源電位ＶＤＤが復旧すると、ＦＦ５に保持されているデータ信号ＤＩはそのままデータ信号ＤＯとして出力される。電源瞬停時間が長くなると、電位Ｖ２がバッファ６の閾値以下に低下してＦＦ５がリセットされ、データ信号ＤＯは“Ｌ”となる。【選択図】図１
2008310718.tif 000002
【特許請求の範囲】
【請求項１】
電源電位と第１の内部ノードの間に接続された第１の抵抗と、
前記第１の内部ノードと接地電位の間に接続された第１のキャパシタと、
前記電源電位と第２の内部ノードの間に接続された第２の抵抗と、
前記第２の内部ノードと前記接地電位の間に接続された第２のキャパシタと、
前記第１の内部ノードから電源が供給され、保護対象のデータ信号をクロック信号に同期して保持すると共に、リセット信号が与えられたときには保持したデータをリセットするデータ保持手段と、
前記第１の内部ノードから電源が供給され、前記第２の内部ノードが所定の電位以下に低下したときに前記リセット信号を出力するリセット手段とを備え、
前記第１の抵抗及びキャパシタによる時定数を、前記第２の抵抗及びキャパシタによる時定数よりも大きく設定したことを特徴とする電源瞬停保護回路。
【請求項２】
前記第１の抵抗に第１のダイオードを順方向に並列接続し、前記第２の抵抗に第２のダイオードを順方向に並列接続したことを特徴とする請求項１記載の電源瞬停保護回路。
【請求項３】
電源電位と第１の内部ノードの間に接続された第１のダイオードと、
前記第１の内部ノードと接地電位の間に接続された第１のキャパシタと、
前記電源電位と第２の内部ノードの間に順方向に接続された第２のダイオードと、
前記第２の内部ノードと前記接地電位の間に接続され、前記第１のキャパシタよりも容量の小さい第２のキャパシタと、
前記第１の内部ノードから電源が供給され、保護対象のデータ信号をクロック信号に同期して保持すると共に、リセット信号が与えられたときには保持したデータをリセットするデータ保持手段と、
前記第１の内部ノードから電源が供給され、前記第２の内部ノードが所定の電位以下に低下したときに前記リセット信号を出力するリセット手段と、
前記データ保持手段と同じ回路で構成され、前記第２の内部ノードから電源が供給されると共に入力端子がすべて電源電位または接地電位に固定されたダミー負荷手段とを、
備えたことを特徴とする電源瞬停保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路において電源電圧が瞬間的に遮断された場合に備えてデータを保持する電源瞬停保護回路に関するものである。
【背景技術】
【０００２】
従来、マイクロコンピュータ等の半導体集積回路において、電源電圧が瞬間的に遮断された場合に備えてデータを保護する場合には、保護したいデータを磁気ディスク装置やＥＥＰＲＯＭ（電気的に書き換え可能な読み出し専用メモリ）等の不揮発性メモリに格納するようにしている。
【０００３】
【特許文献１】特開平８−２３７８５６号公報
【０００４】
なお、上記特許文献１には、電源電圧を監視して瞬停を検出し、その瞬停時間が予め設定した時間よりも短いときにはモータを停止させないようにした、デジタル型モータ用保護制御装置が記載されている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の不揮発性メモリに保護したいデータを格納する場合、回路規模が大きくなるので大量のデータを保護する場合には適しているが、保護する必要のあるデータが少量の場合は、コストが大きくなるという課題があった。
【０００６】
本発明は、少量のデータを電源瞬停に備えて記憶する簡単な回路構成の電源瞬停保護回路を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本発明の電源瞬停保護回路は、電源電位と第１の内部ノードの間に接続された第１の抵抗と、前記第１の内部ノードと接地電位の間に接続された第１のキャパシタと、前記電源電位と第２の内部ノードの間に接続された第２の抵抗と、前記第２の内部ノードと前記接地電位の間に接続された第２のキャパシタと、前記第１の内部ノードから電源が供給され、保護対象のデータ信号をクロック信号に同期して保持すると共に、リセット信号が与えられたときには保持したデータをリセットするデータ保持手段と、前記第１の内部ノードから電源が供給され、前記第２の内部ノードが所定の電位以下に低下したときに前記リセット信号を出力するリセット手段とを備え、前記第１の抵抗及びキャパシタによる時定数を、前記第２の抵抗及びキャパシタによる時定数よりも大きく設定したことを特徴としている。
【発明の効果】
【０００８】
本発明では、第１の抵抗と第１のキャパシタで構成される積分回路で生成される第１の内部ノードの電圧を電源とするデータ保持手段によって、保護対象のデータ信号を保持するようにしている。これにより、簡単な回路構成で、少量のデータを電源瞬停に備えて記憶することができるという効果がある。
【発明を実施するための最良の形態】
【０００９】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１０】
図１は、本発明の実施例１を示す電源瞬停保護回路の構成図である。
この電源瞬停保護回路は、電源電位ＶＤＤと接地電位ＧＮＤの間に直列に接続された２組の抵抗１とキャパシタ２、及び抵抗３とキャパシタ４を有している。ここで、抵抗１とキャパシタ２による積分回路の時定数は、抵抗３とキャパシタ４による積分回路の時定数よりも大きく設定されている。
【００１１】
抵抗１とキャパシタ２の接続点であるノードＮ１から、Ｄ型フリップフロップ（以下、「ＦＦ」という）５とバッファ６に電源が供給されるようになっている。このＦＦ５の入力端子Ｄには、電源瞬停時に保護する必要のあるデータ信号ＤＩが与えられ、クロック端子Ｃにはクロック信号ＣＫが与えられるようになっている。また、ＦＦ５のリセット端子Ｒには、バッファ６の出力信号が与えられている。なお、バッファ６は、ＣＭＯＳインバータを２段縦続接続したもので、その入力側は、抵抗３とキャパシタ４の接続点であるノードＮ２に接続されている。
【００１２】
更に、ＦＦ５の出力端子Ｑにはバッファ７が接続され、このバッファ７の出力側から保護されたデータ信号ＤＯが出力されるようになっている。なお、バッファ７の電源は、電源電位ＶＤＤから直接供給されている。
【００１３】
図２は、図１の動作を示す信号波形図である。以下、この図２を参照しつつ、図１の動作を説明する。
【００１４】
電源電位ＶＤＤが安定して所定の電圧（例えば、５Ｖ）に維持されているとき、ノードＮ１の電位Ｖ１は、電源電位から抵抗１に流れるＦＦ５とバッファ６の動作電流による電圧降下を差し引いたものとなる。抵抗１の抵抗値が比較的小さく設定してあれば、ＦＦ５とバッファ６に流れる動作電流は僅かであるので、電位Ｖ１は電源電位ＶＤＤにほぼ等しくなる。また、ノードＮ２の電位Ｖ２は、電源電位ＶＤＤとなる。
【００１５】
この状態では、ＦＦ５とバッファ６の電源端子にほぼ電源電位ＶＤＤに等しい電位Ｖ１が供給されるので、これらのＦＦ５とバッファ６は、正常な動作を行う。これにより、バッファ６からＦＦ５のリセット端子Ｒに与えられる信号はレベル“Ｈ”となり、このＦＦ５は、クロック信号ＣＫの立ち上がりのタイミング毎にデータ信号ＤＩを取り込み、出力端子Ｑから出力する。ＦＦ５から出力された信号は、バッファ７を介してデータ信号ＤＯが出力される。従って、データ信号ＤＩは、クロック信号ＣＫでタイミング調整され、データ信号ＤＯとして出力される。
【００１６】
次に、図２に示すように、時刻ｔ＝２０μｓの時点で電源が遮断されると、バッファ７への電源供給は停止されるので、このバッファ７から出力されるデータ信号ＤＯは、ＦＦ５の出力信号に拘らず、直ちにレベル“Ｌ”となる。
【００１７】
一方、キャパシタ２に充電されていた電荷は、ＦＦ５とバッファ６の電源として供給されると共に、抵抗１を介して電源側に放電される。これにより、ノードＮ１の電位Ｖ１は、ほぼ電源電位ＶＤＤから徐々に低下する。また、キャパシタ４に充電されていた電荷は、抵抗３を介して電源側に放電される。
【００１８】
抵抗１（及びＦＦ５とバッファ６）とキャパシタ２による積分回路の時定数は、抵抗３とキャパシタ４による積分回路の時定数よりも大きく設定されているので、ノードＮ１の電位Ｖ１は、ノードＮ２の電位Ｖ２よりもゆっくりと低下する。
【００１９】
ここで、図２（ａ）における時刻ｔ＝１３０μｓに示すように、電位Ｖ１がＦＦ５とバッファ６を動作させるに十分な電圧で、かつ、電位Ｖ２がバッファ６の閾値電圧を下回らない間に電源電位ＶＤＤが復旧すると、このＦＦ５にはデータ信号ＤＩが保持されているので、バッファ７から電源の瞬停前と同じデータ信号ＤＯが出力される。
【００２０】
これに対し、電源瞬停時間が長くなると、図２（ｂ）における時刻ｔ＝２００μｓに示すように、電位Ｖ２がバッファ６の閾値電圧以下に低下する。この結果、バッファ６の出力信号は“Ｌ”となり、ＦＦ５がリセットされる。従って、時刻ｔ＝２００μｓで電源電位ＶＤＤが復旧すると、ＦＦ５はリセットされているので、バッファ７から出力されるデータ信号ＤＯは、電源瞬停前のデータ信号ＤＩに拘らず、リセットされて“Ｌ”となる。
【００２１】
以上のように、この実施例１の電源瞬停保護回路は、電源電位ＶＤＤが遮断されたときにデータ保持用のＦＦ５に一定時間電源を供給するための、抵抗１とキャパシタ２から構成されるバックアップ電源を設けている。これにより、簡単な回路構成で少量のデータを電源瞬停に備えて記憶することができるという利点がある。
【００２２】
また、バックアップ電源の時定数よりも小さな時定数の抵抗３とキャパシタ４で構成されるリセット回路を設けている。これにより、電源瞬停時間が長くなったときには、データ保持用のＦＦ５がリセットされ、電源復旧時に異常データが出力されることを防止できるという利点がある。
【実施例２】
【００２３】
図３は、本発明の実施例２を示す電源瞬停保護回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００２４】
この電源瞬停保護回路は、図１中の抵抗１，３と並列に、ダイオード８，９をそれぞれ順方向に接続したものである。
【００２５】
この電源瞬停保護回路では、電源電位ＶＤＤが安定して所定の電圧に維持されているとき、ダイオード８，９は順方向となるので、ノードＮ１の電位Ｖ１の低下は極めて小さくなり、ほぼ電源電位ＶＤＤとなる。
【００２６】
電源遮断時には、ダイオード８，９は逆バイアス状態となるので、これらのダイオード８，９には電流が流れず、図１と全く同じ動作が行われる。
【００２７】
一方、電源電位ＶＤＤが瞬停状態から復旧すると、順方向に接続されたダイオード８，９を介して、キャパシタ２，４が急速に充電される。これにより、キャパシタ２，４は図１の回路に比べて速く復旧する。
【００２８】
以上のように、この実施例２の電源瞬停保護回路は、抵抗１，３と並列にダイオード８，９をそれぞれ順方向に接続しているので、電源回復時の復旧が速くなる。これにより、実施例１と同様の利点に加えて、電源瞬停が繰り返された場合でも、誤動作を生じるおそれが少ないという利点がある。
【実施例３】
【００２９】
図４は、本発明の実施例３を示す電源瞬停保護回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００３０】
この電源瞬停保護回路は、図１中の抵抗１，３に代えて、それぞれ順方向に接続したダイオード８，９を設けると共に、ＦＦ５と同じ構成のＦＦ１０を設けたものである。なお、キャパシタ２の容量は、キャパシタ４の容量よりも大きく設定されている。また、ＦＦ１０の電源はノードＮ２から供給され、このＦＦ１０の入力端子Ｄ、クロック端子Ｃ及びリセット端子Ｒは、すべて接地電位ＧＮＤに接続され、このノードＮ２に対するダミーの負荷回路として使用されるようになっている。
【００３１】
この電源瞬停保護回路では、電源電位ＶＤＤが安定して所定の電圧に維持されているとき、ダイオード８，９は順方向となるので、ノードＮ１の電位Ｖ１の低下は極めて小さくなり、ほぼ電源電位ＶＤＤとなる。
【００３２】
電源遮断時には、ダイオード８，９は逆バイアス状態となるので、キャパシタ２からの放電電流は、ＦＦ５の動作電流とダイオード８の逆方向のリーク電流であり、キャパシタ４からの放電電流は、ＦＦ１０の動作電流とダイオード９の逆方向のリーク電流のみである。これにより、ノードＮ１の電位Ｖ１とノードＮ２の電位Ｖ２の低下速度は、実施例１，２に比べて遅くなる。
【００３３】
一方、電源電位ＶＤＤが瞬停状態から復旧すると、順方向に接続されたダイオード８，９を介して、キャパシタ２，４が急速に充電される。これにより、キャパシタ２，４は実施例２と同様に速く復旧する。
【００３４】
以上のように、この実施例３の電源瞬停保護回路は、ダイオード８，９を介してノードＮ１，Ｎ２のキャパシタ２，４を充電するようにしているので、電源瞬断時の電位Ｖ１，Ｖ２の低下速度を遅くすることができる。これにより、これにより、実施例１及び実施例２と同様の利点が加えて、比較的長い電源瞬停時間でも、データの保持が可能になるという利点がある。
【００３５】
更に、ノードＮ２にはダミーの負荷回路として、ノードＮ１に接続されているＦＦ５と同様の回路を有するＦＦ１０を接続している。これにより、電源遮断時にキャパシタ２，４からダイオード８，９、及びＦＦ５，１０に流れるリーク電流をほぼ等しくすることができる。特に、半導体回路におけるリーク電流は、周囲温度に対する依存性が高いので、同様の回路で構成することにより、温度依存性の少ない安定した特性を得ることができるという利点がある。
【００３６】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）  １ビットのデータ信号ＤＩを保持する回路を例示したが、複数ビットのデータ信号ＤＩを同時に保持するＦＦを設けることもできる。
（ｂ）  データ保持回路としてＦＦを使用したが、データを保持することができる回路であれば、どのような回路でも良い。
（ｃ）  ノードＮ２の電位Ｖ２をバッファ６を介してＦＦ５のリセット端子Ｒに与えているが、キャパシタ２，４等による時定数を適切に設定すれば、このノードＮ２にＦＦ５のリセット端子Ｒを直接接続することも可能である。
（ｄ）  ＦＦ１０の入力端子Ｄ、クロック端子Ｃ及びリセット端子Ｒは、電源電位ＶＤＤに固定接続しても良い。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施例１を示す電源瞬停保護回路の構成図である。
【図２】図１の動作を示す信号波形図である。
【図３】本発明の実施例２を示す電源瞬停保護回路の構成図である。
【図４】本発明の実施例３を示す電源瞬停保護回路の構成図である。
【符号の説明】
【００３８】
１，３    抵抗
２，４    キャパシタ
５，１０    ＦＦ
６，７    バッファ
８，９    ダイオード
【図１】
2008310718.tif 000003
【図２】
2008310718.tif 000004
【図３】
2008310718.tif 000005
【図４】
2008310718.tif 000006