(57)【要約】【課題】適応的バイアシング入力ステージとそれを含む増幅器を提供する。【解決手段】本発明による適応的入力ステージは、ゲートに差動入力が供給される一対の差動結合増幅ＦＥＴ及び一対の差動検出ＦＥＴを含む。また、静的電流源は、既定のノードで増幅及び検出ＦＥＴのソースに結合される。さらに、電流ミラーは、ループメカニズム（Ｌｏｏｐ  Ｍｅｃｈｎｉｓｍｓ）を形成するために、検出ＦＥＴに結合されて差動入力の差がゼロ（ｚｅｒｏ）ではない時、既定のモードを通じる電流を増加させる。【選択図】図３
2008278493.tif 000002
【特許請求の範囲】
【請求項１】
そのゲートに差動入力が供給される一対の差動結合増幅ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）と、
そのゲートに差動入力が供給される一対の差動結合検出ＦＥＴと、
第１電源供給ノードと既定のノードにある前記増幅及び検出ＦＥＴのソースとの間に結合された静的電流源と、
前記検出ＦＥＴの一つと第２電力供給ノードとの間に結合される第１電流ミラーと、
前記第１電流ミラー、前記既定のノード及び前記第１電力供給ノードの間に結合された第２電流ミラーと、を含むことを特徴とする適応的バイアシング入力ステージ。
【請求項２】
前記検出ＦＥＴと前記第１及び第２電流ミラーは、
前記検出ＦＥＴのうちのいずれか一つに供給された第１差動入力が、前記検出ＦＥＴのうちの他の一つに供給された第２差動入力より大きい場合、前記既定のノードから流れる電流を増加させることを特徴とする請求項１に記載の適応的バイアシング入力ステージ。
【請求項３】
前記第２電流ミラーは、
第１面積を有し、前記第１電流ミラーに結合された第１ミラートランジスタと、
前記第１面積のＡ倍である第２面積を有し、前記既定のノードに結合される第２ミラートランジスタと、を含むことを特徴とする請求項１に記載の適応的バイアシング入力ステージ。
【請求項４】
前記Ａは、約１から約２の範囲の間であり、前記適応的バイアシング入力ステージの電流効率を最大化するように選択されることを特徴とする請求項３に記載の適応的バイアシング入力ステージ。
【請求項５】
前記適応的バイアシング入力ステージは、
前記検出ＦＥＴの他の一つと前記第２電力供給ノードとの間に結合された第３電流ミラーと、
前記第３電流ミラー、前記既定のノード、及び前記第１電力供給ノードの間に結合される第４電流ミラーと、をさらに含み、
前記検出ＦＥＴと前記第３及び４電流ミラーは、前記検出ＦＥＴの前記一つに供給された第２差動入力より前記検出ＦＥＴの他の一つに供給された第１差動入力が大きい場合、前記既定のノードから流れる電流を増加させて、
前記第４電流ミラーは、
第３面積を有し、前記第３電流ミラーに結合される第３ミラートランジスタと、
前記第３面積のＡ倍である第４面積を有し、前記既定のノードに結合される第４ミラートランジスタと、を含むことを特徴とする請求項３に記載の適応的バイアシング入力ステージ。
【請求項６】
前記Ａは、約１から約２の範囲の間であり、前記適応的バイアシング入力ステージの電流効率を最大化するように選択されることを特徴とする請求項５に記載の適応的バイアシング入力ステージ。
【請求項７】
前記適応的入力ステージの各ＦＥＴを介して流れる静的電流は、前記Ａに伴って増加し、前記各増幅及び検出ＦＥＴを介して流れる動的電流は、それぞれ前記差動入力の差の２次関数であることを特徴とする請求項５に記載の適応的バイアシング入力ステージ。
【請求項８】
前記適応的バイアシング入力ステージは、
前記増幅ＦＥＴと第２電力供給ノードとの間に結合され、前記第１及び第３電流ミラーによってバイアスされるロードＦＥＴをさらに含むことを特徴とする請求項６に記載の適応的バイアシング入力ステージ。
【請求項９】
そのゲートに差動入力が供給される一対の差動結合増幅ＦＥＴと、
そのゲートに差動入力が供給される一対の差動結合検出ＦＥＴと、
第１電力供給ノードと既定のノードにある前記増幅及び検出ＦＥＴのソースとの間に結合された静的電流源と、
前記検出ＦＥＴのうちの一つと第２電力供給ノードとの間に結合される第１電流ミラーと、
前記第１電流ミラー、前記既定のノード、前記第１電力供給ノードの間に結合された第２電流ミラーと、
前記検出ＦＥＴの他の一つと前記第２電力供給ノードとの間に結合された第３電流ミラーと、
前記第３電流ミラー、前記既定のノード、前記第１電力供給ノードの間に結合される第４電流ミラーと、を含む適応的バイアシング入力ステージと、
前記適応的バイアシング入力ステージと出力信号を発生させるための出力ノードとの間に結合された出力ステージと、を含むことを特徴とする増幅器。
【請求項１０】
前記出力ステージは、
前記第２電力供給ノードと前記出力ノードとの間に結合され、前記検出ＦＥＴの一つに結合された前記第１及び第３電流ミラーのうちの一つでバイアスされる第１出力ＦＥＴと、
前記第１電力供給ノードと前記出力ノードとの間に結合され、前記検出ＦＥＴの前記一つに結合された前記第２及び第４電流ミラーのうちの一つでバイアスされる第２出力ＦＥＴと、を含むことを特徴とする請求項９に記載の増幅器。
【請求項１１】
前記出力ステージは、
前記第２電力供給ノードと前記出力ノードとの間に結合され、そのゲートが前記増幅ＦＥＴの一つのドレインに結合され、前記増幅ＦＥＴの一つのドレインに結合されたアクティブロードを有する第１出力ＦＥＴと、
前記第１出力ＦＥＴのゲートと前記出力ノードとの間に直列に連結された補償抵抗及び補償キャパシタと、
前記第１電力供給ノードと前記出力ノードとの間に結合され、前記増幅ＦＥＴの一つによって前記差動入力のうちの一つを供給される前記検出ＦＥＴの一つに結合された前記第２及び第４電流ミラーのうちの一つによってバイアスされる第２出力ＦＥＴと、を含み、
前記検出ＦＥＴの一つに供給された第１差動入力が、前記検出ＦＥＴの他の一つに供給された第２差動入力より大きければ、前記検出ＦＥＴと第１及び第２電流ミラーは、前記既定のノードから流れる電流を増加させて、
前記検出ＦＥＴの一つに供給された第２差動入力が、前記検出ＦＥＴの他の一つに供給された第２差動入力より大きければ、前記検出ＦＥＴと第３及び第４電流ミラーは、前記既定のノードから流れる電流を増加させることを特徴とする請求項９に記載の増幅器。
【請求項１２】
前記第２電流ミラーは、
第１面積を有し、前記第１電流ミラーに結合される第１ミラートランジスタと、
前記第１面積のＡ倍である第２面積を有し、前記第２電流ミラーに結合される第２ミラートランジスタと、を含み、
前記第４電流ミラーは、
第３面積を有し、前記第３電流ミラーに結合される第３ミラートランジスタと、
前記第３面積よりＡ倍である第４面積を有し、前記既定のノードに結合される第４ミラートランジスタと、を含むことを特徴とする請求項９に記載の増幅器。
【請求項１３】
前記Ａは、約１から約２の範囲の間であり、前記適応的バイアシング入力ステージの電流効率を最大化するように選択されることを特徴とする請求項１２に記載の増幅器。
【請求項１４】
前記適応的入力ステージの各ＦＥＴを介して流れる静的電流は、前記Ａに伴って増加し、前記各増幅及び検出ＦＥＴを介して流れる動的電流は、それぞれ前記差動入力の差の２次関数であることを特徴とする請求項１２に記載の増幅器。
【請求項１５】
前記増幅器は、
前記増幅ＦＥＴと第２電力供給ノードとの間に結合され、前記第１及び第３電流ミラーによってバイアスされるロードＦＥＴをさらに含むことを特徴とする請求項９に記載の増幅器。
【請求項１６】
出力ステージと、
差動入力を受信して前記出力ステージに第１中間信号を発生させる第１適応的バイアシング入力ステージと、
前記差動入力を受信して前記出力ステージに第２中間信号を発生させる第２適応的バイアシング入力ステージと、を備え、
前記第１及び第２適応的入力ステージのそれぞれは、
ゲートに前記差動入力が供給される一対の差動結合増幅ＦＥＴと、
ゲートに前記差動入力が供給される一対の差動結合検出ＦＥＴと、
第１電源供給ノードと既定のノードにある前記増幅及び検出ＦＥＴのソースとの間に結合された静的電流源と、
前記検出ＦＥＴの一つと第２電力供給ノードとの間に結合される第１電流ミラーと、
前記第１電流ミラー、前記既定のノード、前記第１電力供給ノードの間に結合された第２電流ミラーと、を含み、
前記第１及び第２適応的バイアシング入力ステージのそれぞれのＦＥＴは、Ｎ型ＦＥＴ対Ｐ型ＦＥＴであって、相互間にミラー補償であることを特徴とするレール・ツー・レール増幅器。
【請求項１７】
前記第１及び第２適応的バイアシング入力ステージのそれぞれは、
前記検出ＦＥＴの他の一つと前記第２電力供給ノードとの間に結合された第３電流ミラーと、
前記第３電流ミラー、前記既定のノード、前記第１電力供給ノードの間に結合される第４電流ミラーと、をさらに含み、
前記増幅ＦＥＴの一つのドレインは、アクティブロードに結合されて前記第１及び第２中間信号のうちの一つを発生させ、
前記検出ＦＥＴの一つに供給された第１差動入力が、前記検出ＦＥＴの他の一つに供給された第２差動入力より大きければ、前記検出ＦＥＴと第１及び第２電流ミラーは、前記既定のノードから流れる電流を増加させて、
前記検出ＦＥＴの一つに供給された第２差動入力が、前記検出ＦＥＴの他の一つに供給された第２差動入力より大きければ、前記検出ＦＥＴと第３及び第４電流ミラーは、前記既定のノードから流れる電流を増加させることを特徴とする請求項１６に記載のレール・ツー・レール増幅器。
【請求項１８】
前記第２電流ミラーは、
第１面積を有し、前記第１電流ミラーに結合される第１ミラートランジスタと、
前記第１面積よりＡ倍である第２面積を有し、前記第２電流ミラーに結合される第２ミラートランジスタと、を含み、
前記第４電流ミラーは、
第３面積を有し、前記第３電流ミラーに結合される第３ミラートランジスタと、
前記第３面積よりＡ倍である第４面積を有し、前記既定のノードに結合される第４ミラートランジスタと、を含むことを特徴とする請求項１６に記載のレール・ツー・レール増幅器。
【請求項１９】
前記Ａは、約１から約２の範囲の間であり、前記適応的バイアシング入力ステージの電流効率を最大化するように選択されることを特徴とする請求項１８に記載のレール・ツー・レール増幅器。
【請求項２０】
前記適応的入力ステージの各ＦＥＴを介して流れる静的電流は、前記Ａに伴って増加し、
前記各増幅及び検出ＦＥＴを介して流れる動的電流は、それぞれ前記差動入力の差の２次関数であることを特徴とする請求項１８に記載のレール・ツー・レール増幅器。
【請求項２１】
前記増幅ＦＥＴの一つのドレインは、アクティブロードに結合されて前記第１及び第２中間信号のうちの一つを発生させ、そのゲートは、第１電流ミラーに結合された前記検出ＦＥＴの一つによって前記差動入力のうちの一つを供給されることを特徴とする請求項１６に記載のレール・ツー・レール増幅器。
【請求項２２】
前記第１及び第２適応的入力ステージのそれぞれは、
前記第２電力供給ノード、前記検出ＦＥＴの他の一つ、及び前記第２電流ミラーの間に結合される第３電流ミラーと、
前記第３電流ミラーにバイアスされるゲートを有し、前記第１及び第２電流ミラーの間に結合されたドレインを有するミラーリングＦＥＴと、を含み、
前記差動入力が異なれば、前記検出ＦＥＴ、前記ミラーリングＦＥＴ、前記第１、第２、第３電流ミラーは、前記既定のノードから流れる電流を増加させることを特徴とする請求項２１に記載のレール・ツー・レール増幅器。
【請求項２３】
第２電流ミラーは、
第１面積を有し、前記第１電流ミラーに結合された第１ミラートランジスタと、
前記第１面積のＡ倍であり、前記既定のノードに結合された第２ミラートランジスタと、を含むことを特徴とする請求項１６に記載のレール・ツー・レール増幅器。
【請求項２４】
前記Ａは、約１から約２の範囲の間であり、前記適応的バイアシング入力ステージの電流効率を最大化するように選択されることを特徴とする請求項２３に記載のレール・ツー・レール増幅器。
【請求項２５】
前記適応的入力ステージの各ＦＥＴを介して流れる静的電流は、前記Ａに伴って増加し、前記各増幅及び検出ＦＥＴを介して流れる動的電流は、それぞれ前記差動入力の差の２次関数であることを特徴とする請求項２４に記載のレール・ツー・レール増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）増幅器に係り、より詳細には、小さな面積と高い電流効率性を有する適応的バイアシング入力ステージとそれを含む増幅器に関する。
【背景技術】
【０００２】
アナログＩＣ増幅器を含むアナログ回路は、多くの電子装置で平凡な構成要素である。電子装置は、運搬可能で小型化が要求されることによって、アナログＩＣ増幅器は、小さな面積に形成されて低い電力消耗でも動作されるように要求される。
【０００３】
電流損失を最小化するために、適応的バイアシング増幅器は、入力によってバイアシング電流を増加させる。
【０００４】
図１は、引用文献（Ｄｅｇｒａｕｗｅ  ｅｔ  ａｌ．“Ａｄａｐｔｉｖｅ  Ｂｉａｓｉｎｇ  ＣＭＯＳ  Ａｍｐｌｉｆｉｅｒ”，ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．ＳＣ−１７，Ｎｏ．３，ｐａｇｅｓ  ５２２−５２８，Ｊｕｎｅ  １９８２）に開示されている従来技術による適応的バイアシング増幅器１００の回路図である。
【０００５】
図１を参照すれば、適応的バイアシング増幅器１００は、ＮＭＯＳトランジスタ（Ｎ−ｃｈａｎｎｅｌ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒｓ）ＭＮ１、ＭＮ２を含み、ＭＮ１、ＭＮ２のそれぞれのゲートには、入力Ｖｉｎ−、Ｖｉｎ＋を受信する。また、ダイオード結合された（ｄｉｏｄｅ−ｃｏｎｎｅｃｔｅｄ）ＰＭＯＳ  ＦＥＴ（Ｐ−ｃｈａｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）ＭＰ１、ＭＰ２は、ＮＭＯＳ  ＦＥＴ（Ｎ−ｃｈｎｎｅｌ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）のドレインＭＮ１、ＭＮ２にそれぞれ連結される。ＮＭＯＳトランジスタＭＮ１、ＭＮ２のソースは、静的電流源ＩＳＳに連結される。
【０００６】
また、適応的バイアシング増幅器１００は、第１電流ミラーを形成する第１ＮＭＯＳ  ＦＥＴの対（ＭＮ３、ＭＮ４）、第２電流ミラーを形成する第２ＮＭＯＳ  ＦＥＴの対（ＭＮ５、ＭＮ６）、第３電流ミラーを形成する第３ＮＭＯＳ  ＦＥＴの対（ＭＮ７、ＭＮ８）、第４電流ミラーを形成する第４ＮＭＯＳ  ＦＥＴの対（ＭＮ９、ＭＮ１０）を含む。ＮＭＯＳ  ＦＥＴ（ＭＮ５、ＭＮ６）は、それぞれ１：Ａの比率の面積を有し、ＮＭＯＳ  ＦＥＴ（ＭＮ７、ＭＮ８）は、それぞれＡ：１の比率の面積を有する。
【０００７】
ＰＭＯＳ  ＦＥＴ（ＭＰ３、ＭＰ４）のゲートは、ＰＭＯＳ  ＦＥＴ（ＭＰ１）のゲートと連結され、ＰＭＯＳ  ＦＥＴ（ＭＰ５、ＭＰ６）のゲートは、ＰＭＯＳ  ＦＥＴ（ＭＰ２）のゲートと連結される。ＰＭＯＳ  ＦＥＴ（ＭＰ３、ＭＰ４、ＭＰ５、ＭＰ６）は、ＮＭＯＳ  ＦＥＴ（ＭＮ３、ＭＮ４、ＭＮ５、ＭＮ６、ＭＮ７、ＭＮ８、ＭＮ９、ＭＮ１０）に形成された電流ミラーに連結される。
【０００８】
また、ＰＭＯＳ  ＦＥＴ（ＭＰ３、ＭＰ４、ＭＰ５、ＭＰ６）のソースは、高い供給電圧ＶＤＤに連結され、ＮＭＯＳ  ＦＥＴ（ＭＮ３、ＭＮ４、ＭＮ５、ＭＮ６、ＭＮ７、ＭＮ８、ＭＮ９、ＭＮ１０）のソースは、接地電圧になり得る低い供給電圧ＶＳＳに連結される。入力Ｖｉｎ−とＶｉｎ＋との差が増加するにつれて、ＮＭＯＳ  ＦＥＴ（ＭＮ３、ＭＮ４、ＭＮ５、ＭＮ６、ＭＮ７、ＭＮ８、ＭＮ９、ＭＮ１０）とＰＭＯＳ  ＦＥＴ（ＭＰ３、ＭＰ４、ＭＰ５、ＭＰ６）は、前記ＭＯＳトランジスタ（ＭＮ１、ＭＮ２、ＭＰ１、ＭＰ２）を介して流れるそれぞれのバイアシング電流を増加させる。
【０００９】
適応的バイアシング増幅器１００は、ＮＭＯＳ  ＦＥＴ（ＭＮ３、ＭＮ４、ＭＮ５、ＭＮ６、ＭＮ７、ＭＮ８、ＭＮ９、ＭＮ１０）によって形成された多数の電流ミラーとＰＭＯＳ  ＦＥＴ（ＭＰ３、ＭＰ４、ＭＰ５、ＭＰ６）によって形成された多数の静的電流経路（Ｐａｔｈ）とを有する。このような構成は、低い電流効率で相対的に高い静的電流を放散する（ｄｉｓｓｉｐａｔｅ）。さらに、入力ＮＭＯＳ  ＦＥＴ（ＭＮ１、ＭＮ２）は、低い利得帯域幅積（ＧＢＷ：Ｇａｉｎ  ＢａｎｄＷｉｄｔｈ  ｐｒｏｄｕｃｔ）を有するダイオードが結合されたロード（ＭＰ１、ＭＰ２）を有する。
【００１０】
図２は、引用文献（Ｃａｌｌｅｗａｅｒｔ  ｅｔ  ａｌ．“Ｃｌａｓｓ  ＡＢ  ＣＭＯＳ  Ａｍｐｌｉｆｉｅｒ  ｗｉｔｈ  Ｈｉｇｈ  Ｅｆｆｉｃｅｎｃｙ”，ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．２５，Ｎｏ．６，ｐａｇｅｓ  ６８４−６９１，Ｊｕｎｅ  １９９０）に開示されている他の従来技術による適応的バイアシング増幅器１１０の回路図である。
【００１１】
適応的バイアシング増幅器１１０は、入力ＮＭＯＳ  ＦＥＴ（ＭＮ１１、ＭＮ１２）と検出ＮＭＯＳ  ＦＥＴ（ＭＮ１３、ＭＮ１４）とを含む。図２に図示されたように、ＮＭＯＳ  ＦＥＴ（ＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１４）のゲートには、入力Ｖｉｎ−、Ｖｉｎ＋が供給される。
【００１２】
また、図２で、第１静的電流源ＩＳＳ１は、ＮＭＯＳ  ＦＥＴ（ＭＮ１４）のソースに連結され、第２静的電流源ＩＳＳ２は、ＮＭＯＳ  ＦＥＴ（ＭＮ１３）のソースに連結される。また、前記適応的バイアシング増幅器１１０は、第１電流ミラーを形成する第１ＮＭＯＳ  ＦＥＴの対（ＭＮ１５、ＭＮ１６）、及び第２電流ミラーを形成する第２ＮＭＯＳ  ＦＥＴの対（ＭＮ１７、ＭＮ１８）を含む。ＮＭＯＳ  ＦＥＴ（ＭＮ１５、ＭＮ１６）は、それぞれ１：Ａの比率の面積を有し、ＮＭＯＳ  ＦＥＴ（ＭＮ１７、ＭＮ１８）は、それぞれＡ：１の比率の面積を有する。
【００１３】
ＰＭＯＳ  ＦＥＴの対（ＭＰ１１とＭＰ１２）は、高い供給電圧ＶＤＤとＮＭＯＳ  ＦＥＴ（ＭＮ１１、ＭＮ１４）との間に連結されて第３電流ミラーを形成する。ＰＭＯＳ  ＦＥＴの対（ＭＰ１３とＭＰ１４）は、高い供給電圧ＶＤＤとＮＭＯＳ  ＦＥＴ（ＭＮ１３、ＭＮ１２）との間に連結されて第４電流ミラーを形成する。第１バイアス電流源Ｉｂ１は、高い供給電圧ＶＤＤ、ＮＭＯＳ  ＦＥＴ（ＭＮ１１）のドレインとバイアスされたＰＭＯＳ  ＦＥＴ（ＭＰ１５）のソースとの間に結合される。図２をさらに参照すれば、ＮＭＯＳ  ＦＥＴ（ＭＰ１５）のゲートをバイアスするためにダイオード結合されたＰＭＯＳ  ＦＥＴ（ＭＰ１７’、ＭＰ１８’）とＮＭＯＳ  ＦＥＴ（ＭＮ１９’）とが形成される。ＰＭＯＳトランジスタ（ＭＰ１５）のドレインは、ＮＭＯＳトランジスタ（ＭＮ１５）のドレインと連結される。
【００１４】
第２バイアス電流源Ｉｂ２は、高い供給電圧ＶＤＤ（ｈｉｇｈ  ｓｕｐｐｌｙ  ｖｏｌｔａｇｅ）、ＮＭＯＳ  ＦＥＴ（ＭＮ１２）のドレインとバイアスされた他のＰＭＯＳ  ＦＥＴ（ＭＰ１６）のソースと連結される。ＰＭＯＳ  ＦＥＴ（ＭＰ１６）のドレインは、ＮＭＯＳ  ＦＥＴ（ＭＮ１８）のドレインに連結される。
【００１５】
二つのダイオード結合された（ｔｗｏ  ｄｉｏｄｅ−ｃｏｎｎｅｃｔｅｄ）ＰＭＯＳ  ＦＥＴ（ＭＰ１７、ＭＰ１８）は、高い供給電圧ＶＤＤとＮＭＯＳ  ＦＥＴ（ＭＮ１９）との間に連結される。ＰＭＯＳトランジスタ（ＭＰ１６）のゲートは、ＰＭＯＳ  ＦＥＴの（ＭＰ１８）のゲートに連結される。ＮＭＯＳ  ＦＥＴ（ＭＮ１９）のゲートは、ＮＭＯＳ  ＦＥＴ（ＭＮ１８）のゲートに連結される。ＮＭＯＳ  ＦＥＴ（ＭＮ１５、ＭＮ１６、ＭＮ１７、ＭＮ１８、ＭＮ１９）は、接地電圧になり得る低い供給電圧ＶＳＳに連結される。入力Ｖｉｎ−、Ｖｉｎ＋の間の差が増加するにつれて、図２の適応的バイアシング増幅器１１０にある構成要素（Ｃｏｍｐｏｎｅｎｔｓ）は、ＭＯＳ  ＦＥＴ（ＭＮ１１、ＭＮ１２、ＭＰ１１、ＭＰ１４）を介して流れるそれぞれのバイアシング電流を増加させる。それだけではなく、図２の適応的バイアシング増幅器１１０の利得帯域幅積（ＧＢＷ）は、図１の前記適応的バイアシング増幅器１００より向上する。
【００１６】
しかし、第１系列（ｓｅｒｉｅｓ）のダイオード結合されたＰＭＯＳ  ＦＥＴ（ＭＰ１７、ＭＰ１８）と第２系列のダイオード結合されたＰＭＯＳ  ＦＥＴ（ＭＰ１７’、ＭＰ１８’）は、結果的に制限された最小動作電圧を有する適応的バイアシング増幅器１１０で増加した動作電圧をもたらす。電力消費を最小化するため、及び軽量のバッテリー（ｌｉｇｈｔｅｒ  ｂａｔｔｅｒｙ）を有する携帯性のためには、低い動作電圧が要求される。さらに、図２の適応的バイアシング増幅器１１０は、広い集積回路面積を占める四つの電流源ＩＳＳ１、ＩＳＳ２、Ｉｂ１、Ｉｂ２を含む。
【００１７】
したがって、高い利得帯域幅積（ＧＢＷ）、小さな面積、高い電流効率性及び低い動作電圧を有する適応的バイアシング増幅器が要求される。
【非特許文献１】Ｄｅｇｒａｕｗｅ  ｅｔ  ａｌ．“Ａｄａｐｔｉｖｅ  Ｂｉａｓｉｎｇ  ＣＭＯＳ  Ａｍｐｌｉｆｉｅｒ”，ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．ＳＣ−１７，Ｎｏ．３，ｐａｇｅｓ  ５２２−５２８，Ｊｕｎｅ  １９８２
【非特許文献２】Ｃａｌｌｅｗａｅｒｔ  ｅｔ  ａｌ．“Ｃｌａｓｓ  ＡＢ  ＣＭＯＳ  Ａｍｐｌｉｆｉｅｒ  ｗｉｔｈ  Ｈｉｇｈ  Ｅｆｆｉｃｅｎｃｙ”，ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．２５，Ｎｏ．６，ｐａｇｅｓ  ６８４−６９１，Ｊｕｎｅ  １９９０
【発明の開示】
【発明が解決しようとする課題】
【００１８】
本発明が果たそうとする技術的な課題は、適応的入力ステージが一つの静的電流源として形成され、一連の複数のダイオード結合されたＭＯＳ  ＦＥＴなしに形成されうる適応的入力ステージとそれを含む増幅器を提供することである。
【課題を解決するための手段】
【００１９】
前記技術的課題を果たすための本発明によるバイアシング入力ステージは、そのゲートに差動入力が供給される一対の差動結合増幅ＦＥＴとそのゲートに差動入力が供給される一対の差動検出ＦＥＴとを含む。
【００２０】
前記バイアシング入力ステージは、第１電力供給ノードと既定のノードにある前記増幅及び検出ＦＥＴとの間に結合された静的電流源をさらに含む。
【００２１】
また、前記適応的バイアシング入力ステージは、前記検出ＦＥＴの一つと第２電力供給ノードとの間に結合された第１電流ミラーを含み、前記第１電流ミラー、既定のノード、及び前記第１電力供給ノードの間に結合された第２電流ミラーを含む。
【００２２】
本発明の実施形態として、前記検出ＦＥＴと前記第１及び第２電流ミラーは、前記検出ＦＥＴのうちの一つに供給された第１差動入力が、前記検出ＦＥＴのうちの他の一つに供給された第２差動入力より大きい場合、前記既定のノードから流れる電流を増加させる。
【００２３】
本発明の他の実施形態として、前記第２電流ミラーは、第１面積を有し、前記第１電流ミラーに結合された第１ミラートランジスタと、前記第１面積のＡ倍である第２面積を有し、前記既定のノードに結合される第２ミラートランジスタと、を含む。本発明の実施形態によって、前記Ａは、約１から約２までの範囲であり、前記適応的バイアシング入力ステージの電流効率を最大化できるように選択される。
【００２４】
本発明の他の実施形態として、前記適応的バイアシング入力ステージは、前記検出ＦＥＴの他の一つと前記第２電力供給ノードとの間に結合された第３電流ミラーを含み、前記第３電流ミラー、前記既定のノード、及び前記第１電力供給ノードの間に結合される第４電流ミラーを含む。この場合、前記検出ＦＥＴと前記第３及び第４電流ミラーは、前記検出ＦＥＴの一方に供給された第２差動入力より前記検出ＦＥＴの他方に供給された第１差動入力が大きい場合、前記既定のノードから流れる電流を増加させる。
【００２５】
本発明のまた他の実施形態として、前記第４電流ミラーは、第３面積を有し、前記第３電流ミラーに結合される第３ミラートランジスタと、前記第３面積よりＡ倍である第４面積を有し、前記既定のノードに結合される第４ミラートランジスタと、を含む。例えば、Ａは、約１から約２までの範囲であり、前記適応的バイアシング入力ステージの電流効率を最大化できるように選択される。
【００２６】
本発明の他の実施形態として、前記適応的入力ステージの各ＦＥＴを介して流れる静的電流は、Ａに伴って増加し、前記各増幅及び検出ＦＥＴを介して流れる動的電流は、それぞれ前記差動入力の差の２次関数である。
【００２７】
本発明のさらに他の実施形態として、前記適応的バイアシング入力ステージは、前記増幅ＦＥＴと第２電力供給ノードとの間に結合され、前記第１及び第３電流ミラーによってバイアスされるロードＦＥＴをさらに含む。
【００２８】
本発明の実施形態による前記適応的バイアシング入力ステージは、増幅器を形成するために特別に有利に使われる。この場合、このような増幅器は、前記適応的バイアシング入力ステージと、前記適応的バイアシング入力ステージと出力信号を発生させるための出力ノードとの間に結合される出力ステージと、を含む。
【００２９】
本発明の実施形態によって、前記出力ステージは、第１及び第２出力ＦＥＴを含む。前記第１出力ＦＥＴは、前記第２電力供給ノードと前記出力ノードとの間に結合され、前記検出ＦＥＴのうちの一つに結合された前記第１及び第３電流ミラーのうちの一つでバイアスされる。
【００３０】
前記第２出力ＦＥＴは、前記第１電力供給ノードと前記出力ノードとの間に結合され、前記検出ＦＥＴのうちの一つに結合された前記第２及び第４電流ミラーのうちの一つでバイアスされる。
【００３１】
本発明の他の実施形態によって、前記出力ステージは、第１及び第２出力ＦＥＴ、補償抵抗、及び補償キャパシタを有する。第１出力ＦＥＴは、前記第２電力供給ノードと前記出力ノードとの間に結合され、ゲートが前記増幅ＦＥＴの一つのドレインに結合され、前記増幅ＦＥＴの前記一つのドレインに結合されたアクティブロードを有する。前記補償抵抗及び補償キャパシタは、前記第１出力ＦＥＴのゲートと前記出力ノードとの間に直列に連結される。
【００３２】
第２出力ＦＥＴは、前記第１電力供給ノードと前記出力ノードとの間に結合され、前記増幅ＦＥＴの一つによって前記差動入力のうちの一つを供給される前記検出ＦＥＴの一つに結合された前記第２及び第４電流ミラーのうちの一つによってバイアスされる。
【００３３】
本発明の実施形態による前記適応的バイアシング入力ステージは、増幅器を構成するために特別に有利に使われる。この場合、このような増幅器は、前記適応的バイアシング入力ステージと、前記適応的バイアシング入力ステージと出力信号を発生させるための出力ノードとの間に結合される出力ステージと、を含む。
【００３４】
また、本発明による前記適応的バイアシング入力ステージは、レール・ツー・レール増幅器を構成するために特別に有利に使われる。この場合、このようなレール・ツー・レール増幅器は、第１及び第２適応的バイアシング入力ステージ、及び出力ステージを含む。第１及び第２適応的バイアシング入力ステージのそれぞれは、前述した本発明の実施形態によって具現可能である。第１適応的バイアシング入力ステージは、差動入力を受信して前記出力ステージに第１中間信号を生成させる。そして、第２適応的バイアシング入力ステージは、前記差動入力を受信して前記出力ステージに第２中間信号を生成させる。また、第１及び第２適応的バイアシング入力ステージのそれぞれのＦＥＴは、Ｎ型ＦＥＴ対Ｐ型ＦＥＴであって、相互間にミラー補償（ｍｉｒｒｏｒ  ｃｏｍｐｌｅｎｍｅｎｔｓ）で構成される。
【発明の効果】
【００３５】
本発明の適応的入力ステージ回路は、一連の複数のダイオード結合されたＦＥＴを備えずに、相対的に少ない電流ミラーと一つの静的電流源とによって形成される。したがって、前記適応的バイアシング入力ステージは、小さな面積を占め、高い電流効率性と高い動作電圧範囲を有する効果がある。
【発明を実施するための最良の形態】
【００３６】
ここに言及された図面は、説明を明確にさせるためであり、本発明の範囲が図面に限定されない。図１ないし図９で同一参照符号を有する要素は、構造または機能において類似した機能を有する要素を言及する。
【００３７】
本発明と本発明の動作上の利点及び本発明の実施形態によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載の内容を参照しなければならない。
【００３８】
以下、添付図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳しく説明する。各図面に付された同一参照符号は、同一部材を表わす。一つの構成要素が他の構成要素と接触されるか、連結されると記載される時、これは該当の構成要素が直接的にあるいは間接的に他の構成要素と接続されるか、あるいは連結されうるということを意味する。すなわち、二つの構成要素の間に第３構成要素が介入されうる。一方、一つの構成要素が他の構成要素と直接的に接続されるか、あるいは連結されると記載される時、これは該当の構成要素が第３構成要素の介入なしに直接的に他の構成要素と接続されるか、あるいは連結されるということを意味する。
【００３９】
図３は、本発明による適応的入力ステージ２００の回路図である。図３を参照すれば、適応的入力ステージ２００は、一対の差動結合増幅ＮＭＯＳ  ＦＥＴ（ＭＮ２１、ＭＮ２２）を含む。
【００４０】
また、適応的入力ステージ２００は、一対の差動結合検出ＮＭＯＳ  ＦＥＴ（ＭＮ２３、ＭＮ２４）を含む。静的電流源２０３は、既定の（ＰＲＥＤＥＴＥＲＭＩＮＥＤ）ノード２０２で増幅及び検出ＮＭＯＳ  ＦＥＴ（ＭＮ２１、ＭＮ２２、ＭＮ２３、ＭＮ２４）のソースに結合される。それだけではなく、静的電流源２０３は、接地電圧になり得る低い供給電圧ＶＳＳを提供する第１電力供給ノードに結合される。増幅ＮＭＯＳ  ＦＥＴ（ＭＮ２１）と検出ＮＭＯＳ  ＦＥＴ（ＭＮ２３）のゲートには、第１入力Ｖｉｎ−が供給される。増幅ＮＭＯＳ  ＦＥＴ（ＭＮ２２）と検出ＮＭＯＳ  ＦＥＴ（ＭＮ２４）は、第２入力Ｖｉｎ＋が供給される。本発明の一実施形態で、前記第１及び第２入力Ｖｉｎ−、Ｖｉｎ＋は、差動入力である。
【００４１】
第１電流ミラーは、一対のＰＭＯＳ  ＦＥＴ（ＭＰ２１、ＭＰ２２）によって形成される。ＰＭＯＳ  ＦＥＴ（ＭＰ２１）は、高い供給電圧ＶＤＤを供給する第２電源供給ノードと検出ＮＭＯＳ  ＦＥＴ（ＭＮ２３）のドレインとの間にダイオード結合される。ＰＭＯＳ  ＦＥＴ（ＭＰ２２）のソースは、第２電源供給ノードＶＤＤに結合され、ゲートは、ＰＭＯＳ  ＦＥＴ（ＭＰ２１）のゲートに結合される。第１ロードＰＭＯＳ  ＦＥＴ（ＭＰ２３）のゲートは、ＰＭＯＳトランジスタ（ＭＰ２１）のゲートに連結され、ソースは、第２電力供給ノードＶＤＤと結合され、ドレインは、増幅ＮＭＯＳ  ＦＥＴ（ＭＮ２２）のドレインに結合される。
【００４２】
第２電流ミラーは、第１電流ミラーのＰＭＯＳ  ＦＥＴ（ＭＰ２２）、既定のノード２０２と第１電力供給ノードＶＳＳとの間に結合された一対のＮＭＯＳ  ＦＥＴ（ＭＮ２５、ＭＮ２６）に形成される。ＮＭＯＳ  ＦＥＴ（ＭＮ２６）は、第１電力供給ノードＶＳＳとＰＭＯＳ  ＦＥＴ（ＭＰ２２）のドレインとの間にダイオード結合される。ＮＭＯＳ  ＦＥＴ（ＭＮ２５）は、そのソースが第１電力供給ノードＶＳＳに結合され、そのゲートは、ＮＭＯＳトランジスタ（ＭＮ２６）のゲートに結合され、そのドレインは、既定のノード２０２に結合される。
【００４３】
第３電流ミラーは、一対のＰＭＯＳ  ＦＥＴ（ＭＰ２４、ＭＰ２５）によって形成される。ＰＭＯＳ  ＦＥＴ（ＭＰ２４）は、第２電力供給ノードＶＤＤと検出ＮＭＯＳ  ＦＥＴ（ＭＮ２４）のドレインとの間にダイオード結合される。ＰＭＯＳ  ＦＥＴ（ＭＰ２５）のソースは、第２電力供給ノードＶＤＤと連結され、ゲートは、ＰＭＯＳ  ＦＥＴ（ＭＰ２４）のゲートに連結される。ロードＰＭＯＳ  ＦＥＴ（ＭＰ２６）は、そのゲートがＰＭＯＳ  ＦＥＴ（ＭＰ２４）のゲートに結合され、そのソースは、前記第２電力供給ノードＶＤＤに結合され、そのドレインは、前記増幅ＮＭＯＳ  ＦＥＴ（ＭＮ２１）のドレインに結合される。
【００４４】
第４電流ミラーは、第３電流ミラーのＰＭＯＳ  ＦＥＴ（ＭＰ２５）、既定のノード２０２と第１電力供給ノードＶＳＳとの間に結合された一対のＮＭＯＳ  ＦＥＴ（ＭＮ２７、ＭＮ２８）に形成される。ＮＭＯＳ  ＦＥＴ（ＭＮ２８）は、第１電力供給ノードＶＳＳとＰＭＯＳ  ＦＥＴ（ＭＰ２５）のドレインとの間にダイオード結合される。ＮＭＯＳ  ＦＥＴ（ＭＮ２７）は、そのソースが第１電力供給ノードＶＳＳに結合され、そのゲートは、ＮＭＯＳ  ＦＥＴ（ＭＮ２８）のゲートに結合され、そのドレインは、既定のノード２０２に結合される。
【００４５】
ＮＭＯＳ  ＦＥＴ（ＭＮ２６）は、第１面積を有する第１ミラートランジスタであり、ＮＭＯＳ  ＦＥＴ（ＭＮ２５）は、ＮＭＯＳ  ＦＥＴ（ＭＮ２６）の第１面積のＡ倍である第２面積を有するトランジスタである。ＮＭＯＳ  ＦＥＴ（ＭＮ２８）は、第３面積を有する第３ミラートランジスタであり、ＮＭＯＳ  ＦＥＴ（ＭＮ２７）は、ＮＭＯＳ  ＦＥＴ（ＮＭ２９）の第３面積のＡ倍である第４面積を有する第４ミラートランジスタである。
【００４６】
本発明の一実施形態において、ＰＭＯＳ  ＦＥＴ（ＭＰ２１、ＭＰ２２、ＭＰ２３、ＭＰ２４、ＭＰ２５、ＭＰ２６）は、同じサイズを有する。また、ＮＭＯＳ  ＦＥＴ（ＭＮ２１、ＭＮ２２、ＭＮ２３、ＭＮ２４）は、本発明の一実施形態によってマッチされるように作られる。
【００４７】
図３の適応的入力ステージ２００の動作は、今から図４に図示された動的電流特性を参照して説明する。その説明に先立って、静的状態の間の適応的入力ステージ２００の動作を説明する。静的状態の間、Ｖｉｎ＋＝Ｖｉｎ−＝Ｖｉｎ，ｃｍであれば、Ｖｉｎ＝０である。ここで、Ｖｉｎ，ｃｍは、入力Ｖｉｎ＋とＶｉｎ−の共通モード電圧である。
【００４８】
この場合、図３の適応的入力ステージ２００のための静的動作の間、静的電流Ｉ１，ｓｔａｔｉｃ＝Ｉ２，ｓｔａｔｉｃ＝Ｉ１’，ｓｔａｔｉｃ＝Ｉ２’，ｓｔａｔｉｃが成立する。このとき、Ｉ１，ｓｔａｔｉｃはＩ１の静的電流、Ｉ２，ｓｔａｔｉｃはＩ２の静的電流、Ｉ１’，ｓｔａｔｉｃはＩ１’の静的電流、Ｉ２’，ｓｔａｔｉｃはＩ２’の静的電流である。
【００４９】
この場合、Ｉｓｔａｔｉｃは、次の数式（１）のように表現される。
【００５０】
【数１】
2008278493.tif 000003
【００５１】
ＩＳＳは、静的電流源２０３によって提供された静的電流のレベル（ｔｈｅ  ｌｅｖｅｌ  ｏｆ  ｔｈｅ  ｓｔａｔｉｃ  ｃｕｒｒｅｎｔ）であり、Ａは、ＮＭＯＳ  ＦＥＴ（ＭＮ２５）とＮＭＯＳ  ＦＥＴ（ＭＮ２６）との面積比またはＮＭＯＳ  ＦＥＴ（ＭＮ２７）とＮＭＯＳ  ＦＥＴ（ＭＮ２８）との面積比を表わす。Ａ≧２である場合、静的電流Ｉｓｔａｔｉｃは、無限大ではなく飽和に到逹する。
【００５２】
次いで、動的状態の間に適応的入力ステージ２００の動作を記述する。動的状態の間、Ｖｉｎ＝Ｖｉｎ＋−Ｖｉｎ−である場合、Ｖｉｎ≠０である。図３のＭＯＳ  ＦＥＴが強反転（ｓｔｒｏｎｇ  ｉｎｖｅｒｓｉｏｎ）で動作すると仮定すれば、電流Ｉ１、Ｉ１’、Ｉ２、Ｉ２’の静的電流は、次の数式（２）のように表現される。
【００５３】
【数２】
2008278493.tif 000004
【００５４】
一方、Ｋ＝μｎ＊Ｃｏｘ＊（Ｗ／Ｌ）、μｎは、電子移動性であり、Ｃｏｘは、単位面積当たりキャパシタンスであり、Ｗ／Ｌは、ＮＭＯＳ  ＦＥＴ（ＭＮ２１、ＭＮ２２、ＭＮ２３、ＭＮ２４）のそれぞれの幅対長さの比である。Ｖｘ，ｓｔａｔｉｃは、静的状態で既定のノード２０２での電圧である。Ｖｔｈｎは、ＮＭＯＳ  ＦＥＴ（ＭＮ２１、ＭＮ２２、ＭＮ２３、ＭＮ２４）のそれぞれの閾値電圧（Ｔｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ）である。また、数式（２）は、次の数式（３）のように表現することも可能である。
【００５５】
【数３】
2008278493.tif 000005
【００５６】
さらに、既定のノード２０２での電圧（Ｖｘ）は、次の数式（４）のように近似的に表現することができる。
【００５７】
【数４】
2008278493.tif 000006
【００５８】
もし、前記動的状態でＶｉｎ＋＞Ｖｉｎ−である場合、Ｖｉｎ＞０であると仮定すれば、Ｉ１，ｄｙｎａｍｉｃは、次の数式（５）のように表現される。
【００５９】
【数５】
2008278493.tif 000007
【００６０】
このようなＩ１，ｄｙｎａｍｉｃは、図４におけるＶｉｎに対する２次関数Ａによって図示される。Ｖｉｎ＞０であれば、大部分の静的電流Ｉ１，ｄｙｎａｍｉｃは、ＭＯＳ  ＦＥＴ（ＭＮ２４、ＭＰ２４、ＭＰ２５、ＭＮ２８、ＭＮ２７）によって形成された電流ループで流れる。
【００６１】
したがって、ＭＯＳ  ＦＥＴ（ＭＮ２８、ＭＮ２７、ＭＰ２４、ＭＰ２５）によって形成された電流ミラーは、Ｖｉｎ＞０である場合、前記既定のノード２０２を介して流れる電流を増加させる。
【００６２】
その上に、このような場合に、Ｉ２，ｄｙｎａｍｉｃ、Ｉ１’，ｄｙｎａｍｉｃ、そして、Ｉ２’，ｄｙｎａｍｉｃは、次の数式（６）のように表現される。
【００６３】
【数６】
2008278493.tif 000008
【００６４】
このようなＩ２，ｄｙｎａｍｉｃ、Ｉ１’，ｄｙｎａｍｉｃ、Ｉ２’，ｄｙｎａｍｉｃは、図４におけるＶｉｎに対する電流特性（Ｃｕｒｒｅｎｔ  Ｃｈａｒａｃｔｅｒｉｓｔｉｃ）Ｂによって図示される。
【００６５】
前記動的状態の間、Ｖｉｎ＋＜Ｖｉｎ−である場合、Ｖｉｎ＜０であると仮定すれば、Ｉ２’ｄｙｎａｍｉｃは、次の数式（７）のように表現される。
【００６６】
【数７】
2008278493.tif 000009
【００６７】
このようなＩ１，ｄｙｎａｍｉｃ、Ｉ１’，ｄｙｎａｍｉｃ、Ｉ２’ｄｙｎａｍｉｃは、図４におけるＶｉｎに対する電流特性Ｄによって図示される。
【００６８】
また、この場合、Ｉ２，ｄｙｎａｍｉｃは、次の数式（８）のように表現される。
【００６９】
【数８】
2008278493.tif 000010
【００７０】
このようなＩ２，ｄｙｎａｍｉｃは、図４におけるＶｉｎに対する２次関数Ｃによって図示される。Ｖｉｎ＜０であれば、大部分の動的電流Ｉ２，ｄｙｎａｍｉｃは、ＭＯＳ  ＦＥＴ（ＭＮ２３、ＭＰ２１、ＭＰ２２、ＭＮ２６、ＭＮ２５）に形成された電流ループで流れる。したがって、ＭＯＳ  ＦＥＴ（ＭＮ２３、ＭＰ２１、ＭＰ２２、ＭＮ２６、Ｍｎ２５）によって形成された電流ミラーは、Ｖｉｎ＜０である場合、前記既定のノード２０２を介して流れる電流を増加させる。
【００７１】
追加的に、図４は、Ｖｉｎ＝Ｖ１、Ｉ１，ｄｙｎａｍｉｃ＝Ｉａ、Ｉ２，ｄｙｎａｍｉｃ＝Ｉｂである場合の例を表わす。この場合に、Ｉｂは、Ｉａより遥かに少ないために（Ａ−１）Ｉａ＋（Ａ−３）Ｉｂ＋ＩＳＳ＞０を満足し、この式は、（Ａ−１）Ｉａ≧０に近似化されうる。したがって、動的特性を満足するＡ（ＮＭＯＳ  ＦＥＴ（ＭＮ２５とＭＮ２６）の面積比またはＮＭＯＳ  ＦＥＴ（ＭＮ２７とＭＮ２８）の面積比）の値は、１以上である。動的状態でＶｉｎ≠０であれば、Ａ≧１での動的特性は、大きい動的電流Ｉ１，ｄｙｎａｍｉｃまたはＩ２，ｄｙｎａｍｉｃを提供する。また、数式（１）で、小さな静的電流を維持する静的状態と速いスルーレート（Ｓｌｅｗ  Ｒａｔｅ）を同時に満足させるために、Ａは、１≦Ａ≦２の範囲内であることが要求される。
【００７２】
図５は、本発明の実施形態による図３の前記適応的入力ステージ２００に形成された増幅器３００を表わす。図３及び図５で、類似した構造または機能を有する要素に対しては、同じ参照番号を使う。増幅器３００は、適応的入力ステージ２００と、前記入力ステージ２００と出力ノード３０４との間に結合された出力ステージ３０２とを含む。
【００７３】
出力ステージ３０２は、出力ＰＭＯＳ  ＦＥＴ（ＭＰ３１）を含む。出力ＰＭＯＳ  ＦＥＴ（ＭＰ３１）のソースは、第２電力供給ノードＶＤＤに結合され、出力ＰＭＯＳ  ＦＥＴ（ＭＰ３１）のゲートは、ＰＭＯＳ  ＦＥＴ（ＭＰ２４）のゲートに結合され、出力ＰＭＯＳ  ＦＥＴ（ＭＰ３１）のドレインは、出力ノード３０４に結合される。また、出力ステージ３０２は、出力ＮＭＯＳ  ＦＥＴ（ＭＮ３１）を含む。出力ＮＭＯＳ  ＦＥＴ（ＭＮ３１）のソースは、第１電力供給ノードＶＳＳに結合され、出力ＮＭＯＳ  ＦＥＴ（ＭＮ３１）のゲートは、ＮＭＯＳ  ＦＥＴ（ＭＮ２６）のゲートに結合され、出力ＮＭＯＳ  ＦＥＴ（ＭＮ３１）のドレインは、出力ノード３０４に結合される。ロードキャパシタＣＬは、出力ノード３０４と第１電力供給ノードＶＳＳとの間に結合される。
【００７４】
さらに、面積比（Ａ、ａｒｅａ  ｒａｔｉｏ）は、図５の適応的増幅器３００の電流効率（ＣＥ：ｃｕｒｒｅｎｔ  ｅｆｆｉｃｉｅｎｃｙ）を最大化するように最適化されることができる。ＣＥは、次の数式（９）で表現される。
【００７５】
【数９】
2008278493.tif 000011
【００７６】
Ｉｔｏｔａｌは、適応的バイアシング増幅器３００での全体静的電流（ｑｕｉｅｓｃｅｎｔ  ｃｕｒｒｅｎｔ）であり、ＳＲは、ロードキャパシタＣＬをチャージ（ｃｈａｒｇｅ）するかディスチャージのためのスルーレートである。ロードキャパシタＣＬに動的電流であるＩＬＯＡＤ，ｄｙｎａｍｉｃは、次の数式（１０）で表現される。
【００７７】
【数１０】
2008278493.tif 000012
【００７８】
数式（１０）で、前記ＩＬＯＡＤ，ｄｙｎａｍｉｃを表わす＋符号は、Ｖｉｎ＞０である場合、ロードキャパシタＣＬに電流をチャージングするということを表わし、−符号は、Ｖｉｎ＜０である場合、ロードキャパシタＣＬに電流をディスチャージングするということを表わす。スルーレート（ＳＲ）は、次の数式（１１）で表現される。
【００７９】
【数１１】
2008278493.tif 000013
【００８０】
Ａに対する電流効率（ＣＥ）は、図６に図示されたようであり、Ａに対する電流効率（ＣＥ）の分析を通じて電流効率（ＣＥ）が最大である時、図６の地点（２１５）での最適の面積比Ａは、１．５であることが分かる。
【００８１】
図５の適応的バイアシング増幅器３００は、前記ロードキャパシタＣＬの電荷容量が大きいかロードキャパシタＣＬの電荷容量が可変的である場合に有利である。図５の適応的バイアシング増幅器３００を介して十分な位相マージンが得られる。しかし、図５の適応的バイアシング増幅器３００は、比較的低い利得を有しうる。
【００８２】
図７は、本発明の他の実施形態による図３の適応的入力ステージ２００に形成されて相対的に高い利得を有する適応的バイアシング増幅器３５０の回路図である。図３及び図７で類似した構造または機能を有する要素に対しては、同じ参照番号を使う。前記増幅器３５０は、適応的入力ステージ２００と、前記入力ステージ２００と出力ノード３５４との間に結合された出力ステージ３５２とを含む。
【００８３】
出力ステージ３５２は、出力ＰＭＯＳ  ＦＥＴ（ＭＰ３２）を含む。出力ＰＭＯＳ  ＦＥＴ（ＭＰ３２）のソースは、前記第２電力供給ノードＶＤＤに結合され、出力ＰＭＯＳ  ＦＥＴ（ＭＰ３２）のゲートは、ＮＭＯＳ  ＦＥＴ（ＭＮ２２）のドレインに結合され、出力ＰＭＯＳ  ＦＥＴ（ＭＰ３２）のドレインは、出力ノード３５４に結合される。また、出力ステージ３５２は、出力ＮＭＯＳ  ＦＥＴ（ＭＮ３２）を含む。出力ＮＭＯＳ  ＦＥＴ（ＭＮ３２）のソースは、第１電力供給ノードＶＳＳに結合され、出力ＮＭＯＳ  ＦＥＴ（ＭＮ３２）のゲートは、ＮＭＯＳ  ＦＥＴ（ＭＮ２６）のゲートに結合され、出力ＮＭＯＳ  ＦＥＴ（ＭＮ３２）のドレインは、出力ノード３５４に結合される。ロードキャパシタＣＬは、出力ノード３５４と前記第１電力供給ノードＶＳＳとの間に結合される。
【００８４】
さらに、出力ステージ３５２は、ＰＭＯＳ  ＦＥＴ（ＭＰ３２）と出力ノード３５４との間に直列に結合された補償抵抗Ｒｚと補償キャパシタＣｃとを含む。図７の適応的バイアシング増幅器３５０は、相対的に高い利得と高い利得帯域幅積（ＧＢＷ）を提供し、ロードキャパシタＣＬが相対的に低い電荷容量を有する時に有利である。
【００８５】
図８は、本発明の他の実施形態による適応的バイアシングレール・ツー・レール増幅器４００を表わす回路図である。レール・ツー・レール増幅器４００は、第１適応的バイアシング入力ステージ４０２、第２適応的バイアシング入力ステージ４０４及び出力ステージ４０６を含む。
【００８６】
第１適応的バイアシング入力ステージ４０２は、差動入力Ｖｉｎ＋とＶｉｎ−とを受信して第１中間ノード４０８で最初の中間信号を発生させる。第２適応的バイアシング入力ステージ４０４は、差動入力Ｖｉｎ＋とＶｉｎ−とを受信して第２中間ノード４１０で二番目の中間信号を発生させる。出力ステージ４０６は、第１及び第２中間ノード４０８、４１０で第１及び第２中間信号を受信し、出力ノード４１２で出力信号Ｖｏｕｔを発生させる。
【００８７】
第１適応的バイアシング入力ステージ４０２は、図３の前記適応的バイアシング入力ステージ２００と類似して具現可能であり、図３及び図８で類似した構造または機能を遂行する要素に対しては、同一の参照番号を使う。また、第２適応的バイアシング入力ステージ４０４は、第１適応的バイアシング入力ステージ４０２のＭＯＳＦＥＴのミラー補償に該当するＭＯＳ  ＦＥＴを含む。
【００８８】
したがって、第２適応的バイアシング入力ステージ４０４は、それぞれが第１適応的バイアシング入力ステージ４０２のＰＭＯＳ  ＦＥＴ（ＭＰ２５、ＭＰ２６、ＭＰ２４、ＭＰ２１、ＭＰ２３、ＭＰ２２）のミラー補償で構成されるＮＭＯＳ  ＦＥＴ（ＭＮ４５、ＭＮ４６、ＭＮ４４、ＭＮ４１、ＭＮ４３、ＭＮ４２）を含む。また、第２適応的バイアシング入力ステージ４０４は、それぞれが第１適応的バイアシング入力ステージ４０２のＮＭＯＳ  ＦＥＴ（ＭＮ２８、ＭＮ２７、ＭＮ２５、ＭＮ２６、ＭＮ２１、ＭＮ２３、ＭＮ２４、ＭＮ２２）のミラー補償で構成されるＰＭＯＳ  ＦＥＴ（ＭＰ４８、ＭＰ４７、ＭＰ４５、ＭＰ４６、ＭＰ４１、ＭＰ４３、ＭＰ４４、ＭＰ４２）を含む。第２適応的バイアシング入力ステージ４０４は、第１適応的バイアシング入力ステージ４０２で各（ｒｅｓｐｅｃｔｉｖｅ）静的電流源２０３のミラー補償で構成される各静的電流源４１４を含む。
【００８９】
出力ステージ４０６は、第２電力供給ノードＶＤＤと第１中間ノード４０８との間に結合された第１バイアス電流源ＩＢＩＡＳ１を含み、前記第１中間ノード４０８は、ＮＭＯＳ  ＦＥＴ（ＭＮ２２）のドレインに結合される。また、出力ステージ４０６は、第１電力供給ノードＶＳＳと第２中間ノード４１０との間に結合された第２バイアス電流源ＩＢＩＡＳ２を含み、前記第２中間ノード４１０は、ＰＭＯＳ  ＦＥＴ（ＭＰ４２）のドレインに結合される。本発明の一実施形態で、バイアス電流源ＩＢＩＡＳ１、ＩＢＩＡＳ２は、同一の電流を供給する。
【００９０】
さらに、出力ステージ４０６は、第１出力ＰＭＯＳ  ＦＥＴ（ＭＰ５１）を含み、第１  出力ＰＭＯＳ  ＦＥＴ（ＭＰ５１）のソースは、第２電力供給ノードＶＤＤに結合され、第１出力ＰＭＯＳ  ＦＥＴ（ＭＰ５１）のゲートは、第１中間ノード４０８に結合され、第１出力ＰＭＯＳ  ＦＥＴのドレインは、出力ノード４１２に結合される。第１補償キャパシタＣｃ１は、ＰＭＯＳ  ＦＥＴ（ＭＰ５１）のゲートとドレインとの間に結合される。また、出力ステージ４０６は、第１出力ＮＭＯＳ  ＦＥＴ（ＭＮ５１）を含む。第１出力ＮＭＯＳ  ＦＥＴ（ＭＮ５１）のソースは、第１電力供給ノードＶＳＳに結合され、第１出力ＮＭＯＳ  ＦＥＴ（ＭＮ５１）のゲートは、第２中間ノード４１０に結合され、第１出力ＮＭＯＳ  ＦＥＴ（ＭＮ５１）のドレインは、出力ノード４１２に結合される。第２補償キャパシタＣｃ２は、前記ＮＭＯＳ  ＦＥＴ（ＭＮ５１）のゲートとドレインとの間に結合される。補償キャパシタＣｃ１、Ｃｃ２は、本発明の一実施形態によれば、同一のキャパシタンスを有しうる。
【００９１】
出力ステージ４０６は、第２出力ＰＭＯＳ  ＦＥＴ（ＭＰ５２）をさらに含みうる。第２出力ＰＭＯＳ  ＦＥＴ（ＭＰ５２）のソースは、第１中間ノード４０８に結合され、第２出力ＰＭＯＳ  ＦＥＴ（ＭＰ５２）のゲートには、第１バイアス電圧ＶＢＰが印加され、第２出力ＰＭＳＯ  ＦＥＴ（ＭＰ５２）のドレインは、第２中間ノード４１０に結合される。また、出力ステージ４０６は、第２出力ＮＭＯＳ  ＦＥＴ（ＭＮ５２）を含む。第２出力ＮＭＯＳ  ＦＥＴ（ＭＮ５２）のドレインは、第１中間ノード４０８に結合され、第２出力ＮＭＯＳ  ＦＥＴ（ＭＮ５２）のゲートには、第２バイアス電圧ＶＢＮが印加され、第２出力ＮＭＯＳ  ＦＥＴ（ＭＮ５２）のソースは、第２中間ノード４１０に結合される。
【００９２】
第１及び第２適応的バイアシング入力ステージ４０２、４０４は、図３の前記適応的バイアシング入力ステージ２００と類似して動作する。ミラー補償で構成された第１及び第２適応的バイアシング入力ステージ４０２、４０４を有することによって、レール・ツー・レール増幅器４００は、それぞれの入力Ｖｉｎ＋とＶｉｎ−とに対してＶＤＤからＶＳＳまでのレール・ツー・レール範囲で動作する。
【００９３】
図９は、本発明の他の実施形態による構成要素の数を最小化するための適応的バイアシングレール・ツー・レール増幅器５００の回路図である。レール・ツー・レール増幅器５００は、第１適応的バイアシング入力ステージ５０２、第２適応的バイアシング入力ステージ５０４、そして、出力ステージ５０６を含む。図９の出力ステージ５０６は、図８の出力ステージ４０６と類似して具現される。
【００９４】
さらに、図９の第１適応的バイアシング入力ステージ５０２は、図８の第１適応的バイアシング入力ステージ４０２と類似して具現される。しかし、図８の適応的バイアシング入力ステージ４０２でＰＭＯＳ  ＦＥＴ（ＭＰ２２）と第１ＮＭＯＳ  ＦＥＴ（ＭＮ２５、ＭＮ２６）とによって形成された電流ミラーは、図９の第１適応的バイアシング入力ステージ５０２では除去される。代わりに、図９の第１適応的バイアシング入力ステージ５０２は、ミラーリングＰＭＯＳ  ＦＥＴ（ＭＰ５３）を含む。ＰＭＯＳ  ＦＥＴ（ＭＰ５３）のソースは、第２電力供給ノードＶＤＤに結合され、ＰＭＯＳ  ＦＥＴ（ＭＰ５３）のゲートは、ＰＭＯＳ  ＦＥＴ（ＭＰ２１）のゲートに結合され、ＰＭＯＳ  ＦＥＴ（ＭＰ５３）のドレインは、ＰＭＯＳ  ＦＥＴ（ＭＰ２５）のドレインに結合される。
【００９５】
同様に、図９の第２適応的バイアシング入力ステージ５０４は、図８の前記第２適応的バイアシング入力ステージ４０４と類似して具現される。しかし、図８の第２適応的バイアシング入力ステージ４０４でＮＭＯＳ  ＦＥＴ（ＭＰ４２）とＰＭＯＳ  ＦＥＴ（ＭＰ４５、ＭＰ４６）とによって形成された電流ミラーは、図９の第２適応的バイアシング入力ステージ５０４では除去される。代わりに、図９の第２適応的バイアシング入力ステージ５０４は、ミラーリング（Ｍｉｒｒｏｒｉｎｇ）ＮＭＯＳ  ＦＥＴ（ＭＮ５３）を含む。ＮＭＯＳ  ＦＥＴ（ＭＮ５３）のソースは、第１電力供給ノードＶＳＳに結合され、ＮＭＯＳ  ＦＥＴ（ＭＮ５３）のゲートは、ＮＭＯＳ  ＦＥＴ（ＭＮ４１）のゲートに結合され、ＮＭＯＳ  ＦＥＴ（ＭＮ５３）のドレインは、ＮＭＯＳ  ＦＥＴ（ＭＮ４５）のドレインに結合される。
【００９６】
図９で、ミラー補償で構成される第１及び第２適応的バイアシング入力ステージ５０２、５０４を備えることによって、レール・ツー・レール増幅器５００は、各入力信号Ｖｉｎ＋、Ｖｉｎ−に対してＶＤＤでＶＳＳのレール・ツー・レールの範囲で動作する。また、図９の前記レール・ツー・レール増幅器５００は、第１及び第２適応的バイアシング入力ステージ５０２、５０４において、図８の前記レール・ツー・レール増幅器４００より少ないＭＯＳ  ＦＥＴで具現可能である。したがって、図９のレール・ツー・レール増幅器は、最小化されたＩＣ領域に有利である。
【００９７】
このような方法で、図３の適応的バイアシング入力ステージ２００と、適応的バイアシング入力ステージを含む図５、図７、図８、図９の増幅器３００、３５０、４００、５００は、最小化された数の電流源と電流ミラーで高い電流効率を有しうる。したがって、このようなＩＣは、最小化された電力消費とＩＣ領域で動作する。
【００９８】
前述したことは、単に例示的なものであり、本発明を制限するためのものではない。したがって、ここで図示されて記述された要素は、単に例示的なものである。また、図３の前記適応的バイアシング入力ステージ２００は、図５、図７、図８、図９の例とは他種の増幅器を具現するのに使われる。したがって、本発明の保護範囲は、添付した特許請求の範囲と等価の範囲で決定されるべきである。
【産業上の利用可能性】
【００９９】
本発明は、バイアシング入力ステージ及びそれを含む増幅器関連の技術分野に適用可能である。
【図面の簡単な説明】
【０１００】
【図１】従来の技術による適応的バイアシング増幅器の回路図である。
【図２】従来の技術による適応的バイアシング増幅器の回路図である。
【図３】本発明の実施形態による適応的バイアシング入力ステージを表わす回路図である。
【図４】図３に図示された本発明の実施形態による適応的バイアシング入力ステージの動的電流特性を表わすグラフである。
【図５】本発明の実施形態による図３に図示された適応的バイアシング入力ステージを含み、高い負荷容量（Ｌｏａｄ  Ｃａｐａｃｉｔａｎｃｅ）に有利な適応的バイアシング増幅器の回路図である。
【図６】本発明の実施形態による図５の適応的バイアシング入力増幅器でミラーＦＥＴの単位面積当たりの比率に対する電流効率を表わす図面である。
【図７】本発明の他の実施形態による高い利得帯域幅積（ｇａｉｎ  ｂａｎｄｗｉｄｔｈ）に有利であり、図３の適応的入力ステージを含む適応的バイアス増幅器に対する回路図である。
【図８】本発明の実施形態による適応的バイアシング入力ステージを有するレール・ツー・レール適応的バイアシング増幅器の回路図である。
【図９】本発明の実施形態による適応的バイアシング入力ステージを有するレール・ツー・レール適応的バイアシング増幅器の回路図である。
【符号の説明】
【０１０１】
２００：入力ステージ
２０２：既定のノード
２０３：静的電流源
３００：増幅器
３０２：出力ステージ
３０４：出力ノード
３５０：増幅器
３５２：出力ステージ
３５４：出力ノード
４００：レール・ツー・レール増幅器
４０２：第１適応的バイアシング入力ステージ
４０４：第２適応的バイアシング入力ステージ
４０６：出力ステージ
４０８：第１中間ノード
４１０：第２中間ノード
４１２：出力ノード
４１４：静的電流源
５００：レール・ツー・レール増幅器
５０２：第１適応的バイアシング入力ステージ
５０４：第２適応的バイアシング入力ステージ
５０６：出力ステージ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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