(57)【要約】【課題】エッチングにおけるプロセス変動を抑制することのできる半導体装置の製造方法を提供する。【解決手段】基板ＳＢ上に薄膜ＧＴが形成される。この薄膜ＧＴ上にレジスト層ＲＳが形成される。このレジスト層ＲＳ上に中間層ＩＬが形成される。この中間層ＩＬ上にフォトレジストパターンＰＲが形成される。このフォトレジストパターンＰＲがマスクとされて、中間層ＩＬがパターニングされる。パターニングされた中間層ＩＬがマスクとされて、レジスト層ＲＳがパターニングされる。パターニングされた中間層ＩＬおよびパターニングされたレジスト層ＲＳのいずれかがマスクに用いられて上記薄膜ＧＴがエッチングされる。この薄膜ＧＴのエッチングの開始から終了まで薄膜ＧＴのエッチングに用いられるマスクの材料が変わらない。【選択図】図４
2008283068.tif 000002
【特許請求の範囲】
【請求項１】
基板上に薄膜を形成する工程と、
前記薄膜上にレジスト層を形成する工程と、
前記レジスト層上に中間層を形成する工程と、
前記中間層上にフォトレジストパターンを形成する工程と、
前記フォトレジストパターンをマスクとして、前記中間層をパターニングする工程と、
前記パターニングされた前記中間層をマスクとして、前記レジスト層をパターニングする工程と、
前記パターニングされた前記中間層および前記パターニングされた前記レジスト層のいずれかをマスクに用いて前記薄膜をエッチングする工程とを備え、
前記薄膜のエッチングの開始から終了まで前記薄膜のエッチングに用いるマスクの材料が変わらない、半導体装置の製造方法。
【請求項２】
前記薄膜をエッチングする工程の前に、エッチングにより前記パターニングされた前記中間層を除去する工程をさらに備えた、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記中間層を除去する工程のエッチング条件が、前記中間層のエッチング速度が前記中間層の厚みを前記薄膜の厚みで除した値と前記薄膜のエッチング速度との積の５倍よりも大きい条件で行なわれる、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記薄膜をエッチングする工程が、前記パターニングされた前記中間層をマスクとして行なわれる、請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にフォトレジストパターンの形成工程およびエッチング工程を有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の製造における微細加工にはフォトリソグラフィ技術が広く用いられている。この技術においてはまず基板上にフォトレジストが塗布される。次にフォトマスクのパターンがフォトレジストに転写されてフォトレジストパターンが形成される。そしてこのフォトレジストパターンがマスクとされてエッチングが行なわれる。
【０００３】
フォトレジストパターンにはある程度以上の厚みが必要となることがある。たとえば基板表面が大きな段差を有している場合、段差被覆性（カバレッジ）を確保するためにはフォトレジストは厚く塗布される必要がある。しかし厚いフォトレジストを高い分解能で露光・現像することは困難である。
【０００４】
そこで多層のレジストが用いられた加工工程が行なわれることがある。たとえば非特許文献１によれば、基板上に、まず厚さ２〜３μｍの厚いレジスト層が塗布される。この厚いレジスト層の上に厚さ０．１μｍの酸化シリコンからなる中間層が成膜される。この中間層の上に、厚さ０．４μｍのフォトレジストパターンが形成される。このフォトレジストパターンがマスクとされて、反応性イオンエッチングにより中間層がパターニングされる。これにより、基板上に厚いレジスト層と中間層とからなる多層パターンが形成される。この多層パターンがマスクとされて基板のエッチングが行なわれる。
【非特許文献１】J. M. Moran, and D. Maydan, "High resolution, steep profile resist patterns", Journal of Vacuum Science and Technology, Vol.16, No.6, November 1979, pp.1620-1624
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記非特許文献１の技術によれば、エッチング途中において中間層が消失する際に、マスク表面が中間層からレジスト層に変化する。すなわちエッチング途中においてマスク材料が変化する。よってこの変化のためにエッチングにプロセス変動が発生するという問題がある。
【０００６】
本発明は、上記課題に鑑みてなされたものであり、エッチングにおけるプロセス変動を抑制することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一実施の形態によれば、半導体装置の製造方法であって、以下の工程を備えているものが提供される。
【０００８】
まず基板上に薄膜が形成される。この薄膜上にレジスト層が形成される。このレジスト層上に中間層が形成される。この中間層上にフォトレジストパターンが形成される。このフォトレジストパターンがマスクとされて、中間層がパターニングされる。パターニングされた中間層がマスクとされて、レジスト層がパターニングされる。パターニングされた中間層およびパターニングされたレジスト層のいずれかがマスクに用いられて上記薄膜がエッチングされる。この薄膜のエッチングの開始から終了まで薄膜のエッチングに用いられるマスクの材料が変わらない。
【発明の効果】
【０００９】
本発明の一実施の形態によれば、薄膜のエッチング中にマスクの材料が変わらないため、マスクの材料の変化に起因するプロセス変動を防止することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について、図に基づいて説明する。
（実施の形態１）
はじめに、本実施の形態の半導体装置の概略的な構成について説明する。図１は、実施の形態１における半導体装置を概略的に示す断面図である。
【００１１】
図１を参照して、本実施の形態の半導体装置はゲートを有するトランジスタを含んでおり、半導体基板１と、ウェル領域５９と、一対のソース／ドレイン領域５１と、ゲート絶縁膜４９と、ゲートである薄膜ＧＴと、素子分離絶縁膜４１とを有している。一対のソース／ドレイン領域５１は、互いに間隔を空けて、ウェル領域５９の上側に形成されている。ゲートである薄膜ＧＴは、一対のソース／ドレイン領域５１の間の上に、ゲート絶縁膜４９を介して配置されている。薄膜ＧＴは、たとえば厚さ１２０ｎｍのポリシリコン膜である。
【００１２】
次に、本実施の形態の半導体装置の製造方法について説明する。図２〜図８は、本発明の実施の形態１における半導体装置の製造方法の第１〜第７工程を順に示す概略断面図である。
【００１３】
図２を参照して、半導体基板１上に、トランジスタが形成される領域を挟むように素子分離絶縁膜４１が形成される。そしてこの領域にウェル領域５９が形成される。このウェル領域５９を覆うように、ゲート絶縁膜４９が堆積される。これにより、半導体基板１と、ウェル領域５９と、素子分離絶縁膜４１と、ゲート絶縁膜４９とを有する基板ＳＢが形成される。
【００１４】
図３を参照して、まず基板ＳＢ上に、たとえばポリシリコンからなる薄膜ＧＴが形成される。この薄膜ＧＴ上にレジスト層ＲＳが形成される。このレジスト層ＲＳ上に中間層ＩＬが形成される。この中間層ＩＬ上にフォトレジストパターンＰＲが形成される。
【００１５】
レジスト層ＲＳは、アッシング工程により容易に除去可能な材質からなり、たとえば厚さ２００ｎｍの層である。レジスト層ＲＳは、たとえばコーターを用いて形成することができる。レジスト層ＲＳは感光性を有する必要はないが、フォトレジストを用いて形成されてもよい。
【００１６】
中間層ＩＬは、レジスト層ＲＳとのエッチング選択比が確保されやすい材料からなり、たとえば厚さ７２ｎｍの炭素を含有するＳＯＧ(Spin On Glass)層である。
【００１７】
フォトレジストパターンＰＲは、まずフォトレジストが中間層ＩＬ上に塗布され、この塗布されたフォトレジストが通常のフォトリソグラフィ法によりパターニングされることにより形成される。フォトレジストパターンＰＲの膜厚は、中間層ＩＬのパターニング工程において必要な膜厚とされる。なお中間層ＩＬの膜厚が適切に設定されていれば、フォトリソグラフィの際に中間層ＩＬが反射防止膜として機能することができる。
【００１８】
図４を参照して、たとえばドライエッチング法により、フォトレジストパターンＰＲがマスクとされて、中間層ＩＬがパターニングされる。エッチングガスとしては、たとえばＣＦ4ガス、ＣＨＦ3ガスまたはそれらの混合ガスを用いることができる。
【００１９】
図５を参照して、ドライエッチング法により、パターニングされた中間層ＩＬがマスクとされて、レジスト層ＲＳがパターニングされる。エッチングガスは、酸素ガスや、酸素ガスと一酸化酸素ガスとの混合ガスを用いることができる。
【００２０】
図５および図６を参照して、ドライエッチングまたはウェットエッチングにより、残存した中間層ＩＬの除去が行なわれる。このエッチングは、薄膜ＧＴのエッチング速度に対する中間層ＩＬのエッチング速度（選択比）が十分に大きくなるような条件で行なわれる。
【００２１】
好ましくは、中間層ＩＬのエッチング速度は、中間層ＩＬの厚みを薄膜ＧＴの厚みで除した値と薄膜ＧＴのエッチング速度との積の５倍よりも大きい条件とされる。すなわち、上記の選択比が中間層ＩＬの厚みを薄膜ＧＴの厚みで除した値の５倍以上とされる。
【００２２】
ドライエッチングが用いられる場合、選択比を確保するために、レジスト層ＲＳのパターニングのためのエッチングガスとは異なるエッチングガスが用いられる。たとえば薄膜ＧＴがポリシリコンであれば、エッチングガスとしてＣＦ4やＣＨＦ3を用いることにより選択比を高めることができる。またエッチングガスとしてＣ4Ｆ8と酸素とアルゴンとの混合ガスが用いられることで、さらに選択比を高めることができる。
【００２３】
ウェットエッチングが用いられる場合、エッチング液には薄膜ＧＴを溶かさず、かつ中間層ＩＬを溶かすことができる液が用いられる。
【００２４】
図６および図７を参照して、パターニングされたレジスト層ＲＳがマスクとされて、薄膜ＧＴがドライエッチングされる。図６から図７にかけて、すなわち薄膜ＧＴのエッチングの開始から終了まで、マスクの材料はレジスト層ＲＳの材料である。エッチングガスとしては、たとえば薄膜ＧＴがポリシリコンの場合、塩素系ガスや臭化水素ガスを用いることができる。
【００２５】
主に図７および図８を参照して、アッシング法により、残存したレジスト層ＲＳが除去される。この後に、図１に示すように、ゲート絶縁膜４９のパターニングと一対のソース／ドレイン領域５１の形成とが行なわる。以上の工程を経て半導体装置が製造される。
【００２６】
次に本実施の形態の半導体装置の製造方法に対する比較例について、図９および図１０を用いて説明する。図９および図１０は、比較例における半導体装置の製造方法の第１および第２工程を順に示す概略断面図である。
【００２７】
図９を参照して、図中破線で示す状態の薄膜ＧＴ上に、レジスト層ＲＳと中間層ＩＬとがこの順に積層された二層パターンが形成される。そしてこの二層パターンがマスクとされて薄膜ＧＴがエッチングされる。エッチングが進行して中間層ＩＬが消失するまでに、図中実線で示すように薄膜ＧＴが厚み方向に途中までエッチングされる。エッチング条件が適切に選択されることにより、エッチングにより薄膜ＧＴに形成された側壁Ｓ１は平面状となる。すなわち側壁Ｓ１の断面の外縁が直線的となる。
【００２８】
図１０を参照して、中間層ＩＬの消失後もエッチングが継続される。この継続されたエッチングにより薄膜ＧＴに側壁Ｓ２が形成される。側壁Ｓ１は中間層ＩＬをマスクとして形成され、側壁Ｓ２はレジスト層ＲＳをマスクとして形成される。すなわち側壁Ｓ１と側壁Ｓ２とは異なる材料のマスクにより形成される。この結果、側壁Ｓ１と側壁Ｓ２との境界部分に、側壁の角度が変化する変化点ＣＰが形成される。
【００２９】
本実施の形態によれば、図６および図７に示すように、レジスト層ＲＳがマスクとされるエッチングにより薄膜ＧＴのパターニングが行なわれる。すなわち薄膜ＧＴのパターニング中にマスクの材料が変化しない。よって、比較例に示すような変化点ＣＰ（図１０）が生じることを防ぎ、薄膜ＧＴに平面的な側壁を形成することができる。
【００３０】
また、図５および図６に示すように、薄膜ＧＴのパターニングの前に中間層ＩＬが除去されるため、薄膜ＧＴのパターニング後に中間層ＩＬを除去する工程を設ける必要がない。
【００３１】
なお本実施の形態と異なり中間層ＩＬが除去されずに薄膜ＧＴのパターニングが開始される場合は、薄膜ＧＴのパターニングの完了時点で中間層ＩＬが残存していることがある。この結果、薄膜ＧＴのパターニング完了後に、残存した中間層ＩＬを除去する工程を設ける必要が生じる。
【００３２】
中間層ＩＬがより薄く形成されれば上記の中間層ＩＬの残存の問題は解消されるが、中間層ＩＬの厚みが薄すぎるために中間層ＩＬの反射防止膜としての機能が十分ではなくなることがある。また薄膜ＧＴのパターニングにおいて薄膜ＧＴに対する中間層ＧＴの選択比がより高くなるエッチング条件が用いられることにより上記の中間層ＩＬの残存の問題が解消されることがあるが、そのようなエッチング条件の制約は薄膜ＧＴのパターニング形状の制御を困難とする。
【００３３】
本実施の形態において好ましくは、中間層ＩＬのエッチング速度は、中間層ＩＬの厚みＢを薄膜ＧＴの厚みＡで除した値と薄膜ＧＴのエッチング速度との積の５倍よりも大きい条件とされる。すなわち薄膜ＧＴを基準とする中間層ＩＬの選択比ＳがＳ＞（Ｂ／Ａ）×５とされる。この場合、厚みＢの中間層ＩＬの除去が行なわれる際に、薄膜ＧＴの露出部分がエッチングされてしまう深さはＢ／Ｓである。この深さは、薄膜ＧＴの厚みＡを１００％とすると、（Ｂ／Ｓ）／Ａ×１００％＝（Ｂ／Ａ）／Ｓ×１００％＜２０％である。よって中間層ＩＬの除去により生じる薄膜ＧＴの厚み分布を２０％未満に抑制することができる。
【００３４】
薄膜ＧＴのパターニングのためのエッチング工程においては通常２０％程度のオーバーエッチングが行なわれる。このため、上記の様にパターニング前の薄膜ＧＴの厚み分布が２０％未満に抑制されることにより、通常と同程度のオーバーエッチングでパターニングを行なうことができる。
【００３５】
なおオーバーエッチングとは、エッチングが理想的に行なわれた際に必要とされる時間を超えて行なわれるエッチングであり、実際にエッチングを完全に行なうために実施されるプロセスである。
【００３６】
（実施の形態２）
図５を参照して、本実施の形態においては、半導体装置の製造方法の第４工程までが実施の形態１と同様に行われる。
【００３７】
図１１は、本発明の実施の形態２における半導体装置の製造方法の第５工程を示す概略断面図である。図５および図１１を参照して、パターニングされた中間層ＩＬがマスクとして用いられて、薄膜ＧＴがドラエッチングされる。次に、たとえば硫酸を用いたウェットエッチングにより、中間層ＩＬおよびレジスト層ＲＳが除去される。次に、図１に示すように、ゲート絶縁膜４９のパターニングと一対のソース／ドレイン領域５１の形成とが行なわれる。以上の工程を経て半導体装置が製造される。
【００３８】
なお、これ以外の構成は、上述した実施の形態１の半導体装置の製造方法とほぼ同様であるため、同一または対応の要素については同一の符号を付し、その説明を省略する。
【００３９】
本実施の形態によれば、図５および図１１に示すように、中間層ＩＬをマスクとするエッチングにより薄膜ＧＴのパターニングが行なわれる。すなわち薄膜ＧＴのパターニング中にマスク材料が変化しない。よって、比較例に示すような変化点ＣＰ（図１０）が生じることを防ぎ、薄膜ＧＴに平面的な側壁を形成することができる。
【００４０】
また中間層ＩＬおよびレジスト層ＲＳの除去が一括して行なわれるため、工程を簡略化することができる。
【００４１】
なお上記各実施の形態においてはゲートのパターニングについて説明したが、本発明はゲートをパターニングする用途に限定されるものではなくて半導体装置の製造方法におけるパターニングに広く用いることができる。
【００４２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００４３】
本発明は、フォトレジストパターンの形成工程およびエッチング工程を有する半導体装置の製造方法に特に有利に適用できる。
【図面の簡単な説明】
【００４４】
【図１】実施の形態１における半導体装置を概略的に示す断面図である。
【図２】本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。
【図３】本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。
【図４】本発明の実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。
【図５】本発明の実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図である。
【図６】本発明の実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図である。
【図７】本発明の実施の形態１における半導体装置の製造方法の第６工程を示す概略断面図である。
【図８】本発明の実施の形態１における半導体装置の製造方法の第７工程を示す概略断面図である。
【図９】比較例における半導体装置の製造方法の第１工程を示す概略断面図である。
【図１０】比較例における半導体装置の製造方法の第２工程を示す概略断面図である。
【図１１】本発明の実施の形態２における半導体装置の製造方法の第５工程を示す概略断面図である。
【符号の説明】
【００４５】
ＧＴ  薄膜、ＩＬ  中間層、ＰＲ  フォトレジストパターン、ＲＳ  レジスト層、ＳＢ  基板。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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