(57)【要約】【課題】容量素子を備えた半導体装置において、設計寸法を微細化した場合においても、上部電極とビット線コンタクトプラグとの電気的短絡が生じることがない半導体装置を実現できるようにする。【解決手段】半導体装置は、複数の容量素子４１と、各容量素子４１の上に形成された互いに異なる材料からなる上部絶縁膜３４及び第２の層間絶縁膜２８と、容量素子４１同士の間の領域に形成され、ビット線３３と接続されたビット線コンタクトプラグ３１とを備えている。上部電極２７は、ビット線コンタクトプラグ３１が形成された領域に上部電極開口部を有し、上部電極開口部の径は、ビット線コンタクトプラグ３１における上部絶縁膜３４を貫通する部分のより大きい。【選択図】図１
2008066530.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上に形成された第１の層間絶縁膜と、
前記第１の層間絶縁膜に形成され、前記基板側から順次形成された下部電極、容量絶縁膜及び上部絶縁膜を有する複数の容量素子と、
前記各容量素子の上に形成された上部絶縁膜と、
前記上部絶縁膜の上に形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜の上に形成されたビット線と、
前記容量素子同士の間の領域に形成され、前記ビット線と接続されると共に、前記第１の層間絶縁膜、上部絶縁膜及び第２の層間絶縁膜を貫通するビット線コンタクトプラグとを備え、
前記上部絶縁膜と前記第１の層間絶縁膜及び第２の層間絶縁膜とは互いに異なった材料により形成されており、
前記複数の容量素子における前記上部電極は、前記第２の層間絶縁膜の上面を覆うように一体に形成され、且つ前記上部電極は前記ビット線コンタクトプラグが形成された領域に上部電極開口部を有し、
前記上部電極開口部の径は、前記ビット線コンタクトプラグにおける前記上部絶縁膜を貫通する部分の径よりも大きいことを特徴とする半導体装置。
【請求項２】
前記第１の層間絶縁膜及び第２の層間絶縁膜は酸化シリコンからなり、
前記上部絶縁膜は窒化シリコンからなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ビット線コンタクトプラグにおける前記上部絶縁膜を貫通する部分の径は、前記ビット線コンタクトプラグにおける前記第１の層間絶縁膜を貫通する部分の径と等しく、且つ前記ビット線コンタクトプラグにおける前記第２の層間絶縁膜を貫通する部分の径以下であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記上部電極開口部の径は、前記第１の層間絶縁膜における前記ビット線コンタクトと前記上部電極との間を埋める部分の絶縁耐圧に基づいて決定されていることを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板の上に複数のキャパシタホールを有する第１の層間絶縁膜を形成した後、前記各キャパシタホールの側面及び底面を覆うように下部電極をそれぞれ形成し、前記第１の層間絶縁膜の上面及び前記下部電極の上面を覆うように、容量絶縁膜及び上部電極を順次堆積することにより、複数の容量素子を形成する工程（ａ）と、
前記上部電極及び容量絶縁膜における前記第１の層間絶縁膜の上に形成された部分を選択的にエッチングすることにより、前記容量素子同士の間の領域に前記第１の層間絶縁膜の上面を露出する上部電極開口部を形成する工程（ｂ）と、
前記上部電極開口部を埋めるように前記第１の層間絶縁膜と同一の材料からなる絶縁膜を堆積した後、前記上部電極の上に前記第１の層間絶縁膜と異なる材料からなる上部絶縁膜を形成する工程（ｃ）と、
前記上部絶縁膜における前記上部電極開口部と対応する領域に、前記上部電極開口部よりも径が小さい上部絶縁膜開口部を形成する工程（ｄ）と、
前記工程（ｄ）よりも後に、前記上部絶縁膜の上に、前記上部絶縁膜と異なる材料からなる第２の層間絶縁膜を形成し、形成した第２の層間絶縁膜における前記上部絶縁膜開口部と対応する領域をエッチングすることにより、前記上部電極における前記上部絶縁膜開口部が形成された部分を露出する上部ビット線コンタクトホールを形成した後、露出した上部絶縁膜をマスクとして前記第１の層間絶縁膜をエッチングすることにより前記第１の層間絶縁膜を貫通する下部ビット線コンタクトホールを形成する工程（ｅ）と、
前記上部ビット線コンタクトホール及び下部ビット線コンタクトホールに導電性材料を埋め込むことにより、ビット線コンタクトプラグを形成する工程（ｆ）と、
前記第２の層間絶縁膜の上に、前記ビット線コンタクトプラグと接続されたビット線を形成する工程（ｇ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板の上に複数のキャパシタホールを有する第１の層間絶縁膜を形成した後、前記各キャパシタホールの側面及び底面を覆うように下部電極をそれぞれ形成し、前記第１の層間絶縁膜の上面及び前記下部電極の上面を覆うように、容量絶縁膜及び上部電極を順次堆積することにより、複数の容量素子を形成する工程（ａ）と、
前記容量素子の上に、前記第１の層間絶縁膜と異なる材料からなる上部絶縁膜を形成する工程（ｂ）と、
前記上部絶縁膜を選択的にエッチングすることにより、前記上部絶縁膜における前記容量素子同士の間の領域に、前記上部電極を露出する上部絶縁膜開口部を形成する工程（ｃ）と、
前記上部絶縁膜をマスクとして前記上部電極及び前記容量絶縁膜をエッチングすることにより、前記第１の層間絶縁膜を露出し且つ前記上部絶縁膜開口部よりも径が大きい上部電極開口部を形成する工程（ｄ）と、
前記上部電極開口部及び前記上部絶縁膜開口部を埋めるように、前記上部絶縁膜の上に前記上部絶縁膜と異なる材料からなる第２の層間絶縁膜を形成し、形成した第２の層間絶縁膜における前記上部絶縁膜開口部と対応する領域をエッチングすることにより、前記上部電極における前記上部絶縁膜開口部が形成された部分を露出する上部ビット線コンタクトホール開口部を形成した後、露出した上部絶縁膜をマスクとして前記第２の層間絶縁膜における前記上部絶縁膜よりも下側の部分及び前記第１の層間絶縁膜をエッチングすることにより、前記第１の層間絶縁膜を貫通する下部ビット線コンタクトホールを形成する工程（ｅ）と、
前記上部ビット線コンタクトホール及び下部ビット線コンタクトホールに導電性材料を埋め込むことにより、ビット線コンタクトプラグを形成する工程（ｆ）と、
前記第２の層間絶縁膜の上に、前記ビット線コンタクトプラグと接続されたビット線を形成する工程（ｇ）とを備えていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、メモリセルを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来のメモリセルを備えた半導体装置の製造方法について、図８を用いて説明する（例えば、特許文献１を参照。）。まず、図８（ａ）に示すように半導体基板１１１の素子分離絶縁膜１１２により分離された領域の上に、ゲート絶縁膜１１３を介在させてゲート電極１１４を形成した後、キャパシタと接続する第１の拡散層１１５及びビット線と接続する第２の拡散層１１６を形成する。ゲート電極１１４の側面上には、サイドウォール１１７を形成する。
【０００３】
次に、半導体基板１１１の上にゲート電極１１４を覆うようにシリコン酸化膜からなる下部層間絶縁膜１１８及びシリコン窒化膜からなるエッチングストッパ層１１９を形成する。続いて、下部層間絶縁膜１１８及びエッチングストッパ層１１９を貫通し、第１の拡散層１１５と接続された第１の下部コンタクトプラグ１２０及び第２の拡散層１１６と接続された第２の下部コンタクトプラグ１２１を形成する。
【０００４】
次に、エッチングストッパ層１１９の上にＣＶＤ法により、第１の層間絶縁膜１２４を形成する。形成した第１の層間絶縁膜１２４におけるキャパシタ形成領域以外の領域をレジストでマスキングして、エッチングを行うことにより、第１の下部コンタクトプラグ１２０を露出するキャパシタホール１２４ａを形成する。続いて、キャパシタホール１２４ａの側面及び底面を覆う窒化チタンからなる下部電極１２５を形成する。
【０００５】
次に、第１の層間絶縁膜１２４の上面及び下部電極１２５の上面を覆うように、例えばＡｌＯ2−ＨｆＯからなる厚さが数ｎｍの容量絶縁膜１２６及び窒化チタンからなる上部電極１２７を堆積することにより容量素子１４１を形成する。続いて、上部電極１２７の上に厚さが数百ｎｍのシリコン酸化膜からなる第２の層間絶縁膜１２８を形成する。続いて、第２の層間絶縁膜１２８、上部電極１２７及び容量絶縁膜１２６における第２の下部コンタクトプラグ１２１の上方の部分をエッチングにより除去し、第１の開口部１２８ａを形成する。
【０００６】
次に、図８（ｂ）に示すようにＣＶＤ法によって、第２の層間絶縁膜１２８の上に第１の開口部１２８ａを埋めるようにシリコン窒化膜を堆積し、全面をエッチングして第１の開口部１２８ａの側面にサイドウォール１３０を形成する。サイドウォール１３０をマスクとして、第１の層間絶縁膜１２４をエッチングすることにより、第２の下部コンタクトプラグ１２１を露出する第２の開口部を自己整合的に形成する。次に、第１の開口部及び第２の開口部を埋めるタングステンからなり、バリアメタル膜１３２を有するビット線コンタクトプラグ１３１を形成する。次に、例えばアルミニウム又は銅からなるビット線１３３を形成する。
【特許文献１】特開２０００−１２４４１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、前記従来の製造方法により形成した半導体装置は、メモリセルの設計寸法が微細化された場合に、以下のような問題を有していることが明らかになった。
【０００８】
前記従来例においては、図５（ｃ）に示したように、第１の開口部１２８ａを形成する際に、１つのレジストマスクを用いて第２の層間絶縁膜１２８と上部電極１２７及び容量絶縁膜１２６とをドライエッチングしている。微細化に伴いビット線コンタクトプラグ１３１の径を小さくすると、第１の開口部１２８ａのアスペクト比が増大する。このため、エッチレートが低下し、上部電極１２７のエッチングが不十分となる。特に、第１の開口部１２８ａの底部に上部電極であるチタンが残存すると、サイドウォール１３０を形成して上部電極１２７とビット線コンタクトプラグ１３１とを絶縁したとしても、サイドウォール１３０の直下に残留したチタンにより上部電極１２７とビット線コンタクトプラグ１３１とが短絡してしまう。
【０００９】
本発明は、前記従来の問題を解決し、容量素子を備えた半導体装置において、設計寸法を微細化した場合においても、上部電極とビット線コンタクトプラグとの電気的短絡が生じることがない半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１０】
前記の目的を達成するため、本発明は半導体装置を、上部電極の上に形成され、上部電極に形成された開口部よりも径が小さい開口部を有し、ビット線コンタクトホールを形成する際のハードマスクとなる絶縁膜を備えた構成とする。
【００１１】
具体的に、本発明に係る半導体装置は、半導体基板の上に形成された第１の層間絶縁膜と、第１の層間絶縁膜に形成され、基板側から順次形成された下部電極、容量絶縁膜及び上部絶縁膜を有する複数の容量素子と、各容量素子の上に形成された上部絶縁膜と、上部絶縁膜の上に形成された第２の層間絶縁膜と、第２の層間絶縁膜の上に形成されたビット線と、容量素子同士の間の領域に形成され、ビット線と接続されると共に、第１の層間絶縁膜、上部絶縁膜及び第２の層間絶縁膜を貫通するビット線コンタクトプラグとを備え、上部絶縁膜と第１の層間絶縁膜及び第２の層間絶縁膜とは互いに異なった材料により形成されており、複数の容量素子における上部電極は、第２の層間絶縁膜の上面を覆うように一体に形成され、且つ上部電極はビット線コンタクトプラグが形成された領域に上部電極開口部を有し、上部電極開口部の径は、ビット線コンタクトプラグにおける上部絶縁膜を貫通する部分の径よりも大きいことを特徴とする。
【００１２】
本発明の半導体装置によれば、上部絶縁膜と第１の層間絶縁膜及び第２の層間絶縁膜とは異なった材料により形成されてため、ビット線コンタクトプラグを形成するビット線コンタクトホールを形成する際に、上部絶縁膜をハードマスクとして用いて第２の層間絶縁膜を形成することができる。このため、第２の層間絶縁膜にアスペクト比が大きいビット線コンタクトホールを容易に形成することができる。また、上部電極開口部をビット線コンタクトホールを形成する前にあらかじめ形成することが可能となるため、上部電極のエッチングのこりが発生するおそれがほとんどない。従って、ビット線コンタクトプラグが上部電極と短絡することがない半導体装置を実現することが可能となる。
【００１３】
本発明の半導体装置において、第１の層間絶縁膜及び第２の層間絶縁膜は酸化シリコンからなり、上部絶縁膜は窒化シリコンからなることが好ましい。このような構成とすることにより、上部絶縁膜をハードマスクとしてビット線コンタクトホールを確実に形成することができる。
【００１４】
本発明の半導体装置において、ビット線コンタクトプラグにおける上部絶縁膜を貫通する部分の径は、ビット線コンタクトプラグにおける第１の層間絶縁膜を貫通する部分の径と等しく、且つビット線コンタクトプラグにおける第２の層間絶縁膜を貫通する部分の径以下であることが好ましい。
【００１５】
本発明の半導体装置において、上部電極開口部の径は、第１の層間絶縁膜におけるビット線コンタクトと上部電極との間を埋める部分の絶縁耐圧に基づいて決定されていることが好ましい。
【００１６】
本発明に係る第１の半導体装置の製造方法は、半導体基板の上に複数のキャパシタホールを有する第１の層間絶縁膜を形成した後、各キャパシタホールの側面及び底面を覆うように下部電極をそれぞれ形成し、第１の層間絶縁膜の上面及び下部電極の上面を覆うように、容量絶縁膜及び上部電極を順次堆積することにより、複数の容量素子を形成する工程（ａ）と、上部電極及び容量絶縁膜における第１の層間絶縁膜の上に形成された部分を選択的にエッチングすることにより、容量素子同士の間の領域に第１の層間絶縁膜の上面を露出する上部電極開口部を形成する工程（ｂ）と、上部電極開口部を埋めるように第１の層間絶縁膜と同一の材料からなる絶縁膜を堆積した後、上部電極の上に第１の層間絶縁膜と異なる材料からなる上部絶縁膜を形成する工程（ｃ）と、上部絶縁膜における上部電極開口部と対応する領域に、上部電極開口部よりも径が小さい上部絶縁膜開口部を形成する工程（ｄ）と、工程（ｄ）よりも後に、上部絶縁膜の上に、上部絶縁膜と異なる材料からなる第２の層間絶縁膜を形成した後、形成した第２の層間絶縁膜における上部絶縁膜開口部と対応する領域をエッチングすることにより、上部電極における上部絶縁膜開口部が形成された部分を露出する上部ビット線コンタクトホールを形成すると共に、露出した上部絶縁膜をマスクとして第１の層間絶縁膜をエッチングすることにより第１の層間絶縁膜を貫通する下部ビット線コンタクトホールを形成する工程（ｅ）と、上部ビット線コンタクトホール及び下部ビット線コンタクトホールに導電性材料を埋め込むことにより、ビット線コンタクトプラグを形成する工程（ｆ）と、第２の層間絶縁膜の上に、ビット線コンタクトプラグと接続されたビット線を形成する工程（ｇ）とを備えていることを特徴とする。
【００１７】
第１の半導体装置の製造方法によれば、第３の層間絶縁膜を形成する前に上部電極をエッチングして上部電極開口部を形成するため、上部電極にエッチングのこりが発生するおそれが非常に小さい。また、下部ビット線コンタクトホールを上部絶縁膜をマスクとして形成するため、下部ビット線コンタクトホールの径を上部ビット線コンタクトホールの径とは独立に決定できる。このため、上部ビット線コンタクトホールを形成するためのマスクに位置ずれが生じても下部ビット線コンタクトホールに位置ずれが生じることがなく、ビット線コンタクトプラグと上部電極との短絡を防止できる。さらに、下部ビット線コンタクトホールは、上部絶縁膜をハードマスクとして形成するため、アスペクト比を大きくすることが可能であり、容量素子を形成する第２の層間絶縁膜の膜厚を厚くすることができる。その結果、容量素子の容量を大きくすることが可能となる。
【００１８】
本発明に係る第２の半導体装置の製造方法は、半導体基板の上に複数のキャパシタホールを有する第１の層間絶縁膜を形成した後、各キャパシタホールの側面及び底面を覆うように下部電極をそれぞれ形成した後、第１の層間絶縁膜の上面及び下部電極の上面を覆うように、容量絶縁膜及び上部電極を順次堆積することにより、複数の容量素子を形成する工程（ａ）と、容量素子の上に、第１の層間絶縁膜と異なる材料からなる上部絶縁膜を形成する工程（ｂ）と、上部絶縁膜を選択的にエッチングすることにより、上部絶縁膜における容量素子同士の間の領域に、上部電極を露出する上部絶縁膜開口部を形成する工程（ｃ）と、上部絶縁膜をマスクとして上部電極及び容量絶縁膜をエッチングすることにより、第１の層間絶縁膜を露出し且つ上部絶縁膜開口部よりも径が大きい上部電極開口部を形成する工程（ｄ）と、上部電極開口部及び上部絶縁膜開口部を埋めるように、上部絶縁膜の上に上部絶縁膜と異なる材料からなる第２の層間絶縁膜を形成した後、形成した第２の層間絶縁膜における上部絶縁膜開口部と対応する領域をエッチングすることにより、上部電極における上部絶縁膜開口部が形成された部分を露出する上部ビット線コンタクトホール開口部を形成すると共に、露出した上部絶縁膜をマスクとして第２の層間絶縁膜における上部絶縁膜よりも下側の部分及び第１の層間絶縁膜をエッチングすることにより、第１の層間絶縁膜を貫通する下部ビット線コンタクトホールを形成する工程（ｅ）と、上部ビット線コンタクトホール及び下部ビット線コンタクトホールに導電性材料を埋め込むことにより、ビット線コンタクトプラグを形成する工程（ｆ）と、第２の層間絶縁膜の上に、ビット線コンタクトプラグと接続されたビット線を形成する工程（ｇ）とを備えていることを特徴とする。
【００１９】
第２の半導体素子の製造方法によれば、上部絶縁膜をマスクとして、上部電極をエッチングすることにより上部電極開口部を形成している。このためリソグラフィの回数を低減することができる。従って、上部電極とビット線コンタクトプラグとが短絡するおそれが小さい半導体素子を容易に形成することが可能となる。
【発明の効果】
【００２０】
本発明に係る半導体装置及びその製造方法によれば、容量素子を備えた半導体装置において、設計寸法を微細化した場合においても、上部電極とビット線コンタクトプラグとの電気的短絡が生じることがない半導体装置を実現できる。
【発明を実施するための最良の形態】
【００２１】
（第１の実施の形態）
本発明の第１の実施形態について図面を参照して説明する。図１は第１の実施形態に係る半導体装置の断面構成を示している。図１に示すように本実施形態の半導体装置は、１トランジスタ１キャパシタ型のメモリセル構造を備えている。
【００２２】
シリコンからなる半導体基板１１の素子分離膜１２によって分離された活性領域には、複数のトランジスタが形成されている。各トランジスタは、半導体基板１１の上にゲート絶縁膜１３を介在させて形成されたゲート電極と、ゲート電極１４の両側面上に形成されたサイドウォール１７と、半導体基板１１の各ゲート電極１４の両側方の領域に形成された拡散層とを有している。拡散層は、容量素子と接続される第１の拡散層１５とビット線と接続される第２の拡散層１６とを含んでいる。
【００２３】
半導体基板１１の上には、各トランジスタを覆うように酸化シリコン（ＳｉＯ2）からなる下部層間絶縁膜１８が形成されている。下部層間絶縁膜１８の上には、窒化シリコン（ＳｉＮ）からなるエッチングストッパ層１９が形成されている。下部層間絶縁膜１８及びエッチングストッパ層１９には、下部層間絶縁膜１８及びエッチングストッパ層１９を貫通し、第１の拡散層１５と接続された第１の下部コンタクトプラグ２０と、第２の拡散層１６と接続された第２の下部コンタクトプラグ２１とが形成されている。第１の下部コンタクトプラグ２０及び第２の下部コンタクトプラグ２１は、窒化チタンからなるバリアメタル膜２２を有している。
【００２４】
エッチングストッパ層１９の上にはＳｉＯ2からなる第１の層間絶縁膜２４が形成されている。第１の層間絶縁膜２４は、第１の下部コンタクトプラグ２０を露出するキャパシタホールを有している。各キャパシタホールには、第１の下部コンタクトプラグ２０と接続されたコンケーブ型の容量素子４１が形成されている。各容量素子４１は、キャパシタホールの底面及び側面を覆うように形成された下部電極２５と下部電極２５を覆うように下から順次形成された容量絶縁膜２６及び上部電極２７とからなる。容量絶縁膜２６及び上部電極２７は、キャパシタホールの内側だけでなく第１の層間絶縁膜２４の上面を覆うように形成されており、複数の容量素子４１において容量絶縁膜２６及び上部電極２７は一体に形成されている。しかし、容量絶縁膜２６及び上部電極２７における、第２の下部コンタクトプラグ２１の上側の部分には、容量絶縁膜２６及び上部電極２７が除去された上部電極開口部が形成されている。
【００２５】
各容量素子４１の上には、ＳｉＮからなる上部絶縁膜３４が形成されている。本実施形態においては、ＳｉＯ2からなる酸化膜３７により、キャパシタホール及び上部電極開口部が平坦化された上に上部絶縁膜３４が形成されている。なお、上部電極開口部に堆積された酸化膜３７は第１の層間絶縁膜２４と一体化している。
【００２６】
上部絶縁膜３４の上にはＳｉＯ2からなる第２の層間絶縁膜２８が形成されている。第２の層間絶縁膜２８の第２の下部コンタクトプラグ２１の上側の部分にはビット線３３が形成されている。ビット線３３は、第２の下部コンタクトプラグ２１とビット線コンタクトプラグ３１により接続されている。
【００２７】
ビット線コンタクトプラグ３１は、第２の層間絶縁膜２８、上部絶縁膜３４及び第１の層間絶縁膜２４を貫通し、第２の下部コンタクトプラグ２１を露出するビット線コンタクトホールに埋め込まれたタングステン等の導電性材料からなり、バリアメタル膜３２を有している。ビット線コンタクトプラグにおける第２の層間絶縁膜２８を貫通する部分の径は、上部絶縁膜３４及び第１の層間絶縁膜２４を貫通する部分の径以上であり且つ上部電極開口部２７ａの径よりも小さい。
【００２８】
以下に、第１の実施形態の半導体装置の製造方法について図面を参照して説明する。図２及び図３は本実施形態の半導体装置の製造方法を工程順に示している。
【００２９】
まず、図２（ａ）に示すように半導体基板１１の表面に選択的に素子分離膜１２を形成する。続いて、半導体基板１１の上にゲート絶縁膜１３を介在させてゲート電極１４を形成した後、容量素子４１と接続する第１の拡散層１５とビット線３３と接続する第２の拡散層１６とを形成する。各ゲート電極１４の側面上には、サイドウォール１７を形成する。次に、半導体基板１１の上にゲート電極１４を覆うようにＳｉＯ2膜を堆積し、下部層間絶縁膜１８を形成する。ＣＭＰ（Chemical Mechanical Polish）法により、下部層間絶縁膜１８を平坦化した後、下部層間絶縁膜１８の上に、シリコン窒化膜を堆積して、エッチングストッパ層１９を形成する。続いて、リソグラフィを用いて下部層間絶縁膜１８及びエッチングストッパ層１９に第１の拡散層１５及び第２の拡散層１６を露出する複数の開口部を選択的に形成する。各開口部の内部にチタン膜及び窒化チタン膜からなるバリアメタル膜２２を堆積した後、タングステンからなる導電性材料を堆積することにより開口部を埋め、第１の拡散層１５と接続された第１の下部コンタクトプラグ２０及び第２の拡散層１６と接続された第２の下部コンタクトプラグ２１を形成する。
【００３０】
次に、エッチングストッパ層１９の上にＣＶＤ法によりＳｉＯ2膜を堆積して、第１の層間絶縁膜２４を形成する。リソグラフィを用いて、キャパシタ形成領域以外の領域をレジストでマスキングして、エッチングを行うことにより第１の下部コンタクトプラグ２０を露出する複数のキャパシタホール２４ａを形成する。続いて、窒化チタン膜を堆積した後、キャパシタホール２４ａを除く部分に堆積した窒化チタン膜を除去することにより、キャパシタホール２４ａの側面及び底面を覆う下部電極２５を形成する。
【００３１】
次に、図２（ｂ）に示すように、第１の層間絶縁膜２４の上面及び下部電極２５の上面を覆うように例えばＡｌＯ2−ＨｆＯからなる厚さが数ｎｍの容量絶縁膜２６及び窒化チタンからなる上部電極２７を堆積する。続いて、上部電極２７における第２の下部コンタクトプラグ２１の上側の部分を露出するレジストパターン４５を形成する。レジストパターン４５をマスクとしてドライエッチングを行うことにより、上部電極２７及び容量絶縁膜２６における第２の下部コンタクトプラグ２１の上側の部分を除去して上部電極開口部２７ａを形成する。ドライエッチングは、例えばＢＣｌ3とＣｌ2との混合ガスを用いて行えばよい。
【００３２】
次に、図２（ｃ）に示すように、上部電極開口部２７ａ及びキャパシタホール２４ａを埋めるようにＳｉＯ2からなる酸化膜３７を堆積した後、ＣＭＰ法により上部電極２７が露出するまで研磨と平坦化とを行う。上部電極開口部２７ａを埋める酸化膜３７は、第１の層間絶縁膜２４と一体となる。続いて、上部電極２７の上に厚さが５０ｎｍのＳｉＮからなる上部絶縁膜３４を形成する。続いて、第２の下部コンタクトプラグ２１の上側以外の以外の領域をレジストパターン４６によりマスキングした後、上部絶縁膜３４を異方性ドライエッチングして、上部絶縁膜開口部３４ａを形成する。上部絶縁膜開口部３４ａの径は、上部電極開口部２７ａの径よりも小さくする。
【００３３】
次に、図３（ａ）に示すように、プラズマＣＶＤ法により上部絶縁膜３４の上にＳｉＯ2膜を堆積して、第２の層間絶縁膜２８を形成する。第２の層間絶縁膜２８の表面は例えばＣＭＰによって平坦化する。続いて、第２の層間絶縁膜２８の表面にレジストを塗布し、リソグラフィにより上部絶縁膜開口部３４ａと対応する領域が露出するようにパターニングを行いレジストパターン４７を形成する。形成したレジストパターン４７をマスクとして第２の層間絶縁膜２８を異方性ドライエッチングすることにより上部ビット線コンタクトホール３６ａを形成する。同時に、第１の層間絶縁膜２４が上部絶縁膜３４をマスクとして自己整合的にエッチングされ下部ビット線コンタクトホール３６ｂが形成される。これにより、第２の層間絶縁膜２８、上部絶縁膜３４及び第１の層間絶縁膜２４を貫通し、第２の下部コンタクトプラグを露出するビット線コンタクトホール３６が形成される。
【００３４】
上部ビット線コンタクトホール３６ａの径はレジストパターン４７によって決定されるが、下部ビット線コンタクトホール３６ｂの径は、上部絶縁膜３４に形成された上部絶縁膜開口部３４ａの径によって決定される。
【００３５】
次に、基板の全面にバリアメタル膜となるチタン膜及び窒化チタン膜を堆積した後、タングステン膜を堆積する。ビット線コンタクトホール３６以外の部分に堆積したチタン膜、窒化チタン膜及びタングステン膜をエッチング又はＣＭＰを行うことにより除去して、バリアメタル膜３２を有するビット線コンタクトプラグ３１を形成する。続いて、第３の層間絶縁膜の上に、例えばＡｌ又はＣｕをスパッタした後、パターニングすることにより、ビット線コンタクトプラグ３１と接続されたビット線３３を形成する。
【００３６】
第１の実施形態の半導体装置の製造方法によれば、第２の層間絶縁膜２８を形成する前に、上部電極２７をエッチングして上部電極開口部２７ａを形成する。従って、第２の層間絶縁膜２８と同一のマスクを用いて上部電極２７をエッチングする従来の方法と異なり、上部電極２７のエッチングレートが低下することがなく、上部電極２７のエッチングのこりが発生するおそれはほとんどない。
【００３７】
また、上部電極開口部２７ａを絶縁膜により埋めた後、上部電極２７の上に、ＳｉＮからなり、上部電極開口部２７ａと対応する位置に上部電極開口部２７ａよりも径が小さい上部絶縁膜開口部３４ａを有する上部絶縁膜３４を形成し、その上に第２の層間絶縁膜２８を形成している。このため、第２の下部コンタクトプラグ２１を露出するビット線コンタクトホール３１を形成する際に、上部絶縁膜３４をハードマスクとして、第１の層間絶縁膜２４をエッチングして、下部ビット線コンタクトホール３６ｂを自己整合的に形成することができる。従って、下部ビット線コンタクトホール３６ｂの径は、上部ビット線コンタクトホール３６ａの径と無関係に決まる。また、第３の層間絶縁膜の上に形成するマスクの位置ずれが発生したとしても、下部ビット線コンタクトホール３６ｂには位置ずれが生じることがなく、上部ビット線コンタクトホール３６ａの径を大きくすることが可能となる。
【００３８】
また、ビット線コンタクトホール３６の側面に上部電極２７が露出するおそれがなく、ビット線コンタクトホール３６にサイドウォールを形成する必要もない。
【００３９】
さらに、ビット線コンタクトのエッチング耐性が向上するため、高アスペクト比のビット線コンタクトを形成できる。これにより、容量素子４１を形成する第１の層間絶縁膜２４の膜厚を厚くすることが可能となり、容量素子４１の容量を大きくすることも可能となる。
【００４０】
（第２の実施の形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図４は第２の実施形態に係る半導体装置の断面構成を示している。図４において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。図４に示すように第２の実施形態の半導体装置は、上部絶縁膜３４がコンケーブ型の容量素子４１の上部電極２７に沿って形成されている。
【００４１】
図５〜７は第２の実施形態に係る半導体装置の製造方法を工程順に示している。コンケーブ型の容量素子４１の上部電極２７を形成するまでの工程は、第１の実施形態と同一であるため、説明を省略する。
【００４２】
図５（ａ）に示すように、上部電極２７の上に厚さが５０ｎｍのＳｉＮからなる上部絶縁膜３４を形成する。
【００４３】
次に、図５（ｂ）に示すように上部絶縁膜３４におけるビット線コンタクトプラグを形成する領域である第２の下部コンタクトプラグ２１の上側の領域を露出するレジストパターン４８を形成する。続いて、レジストパターン４８をマスクとして上部絶縁膜３４を異方性ドライエッチングによりエッチングして、上部絶縁膜開口部３４ａを形成する。
【００４４】
次に、図６（ａ）に示すように上部絶縁膜３４をマスクとして上部電極２７及び容量絶縁膜２６をＢＣｌ3とＣｌ2との混合ガスを用いた異方性ドライエッチングによりエッチングする。さらに、Ｃｌ2ガスを用いた等方性ドライエッチングにより、上部電極２７及び容量絶縁膜２６の側面をエッチングする。これにより、上部電極２７及び容量絶縁膜２６における上部絶縁膜開口部３４ａと対応する部分に、上部絶縁膜開口部３４ａよりも径が大きい上部電極開口部２７ａを形成する。上部電極２７を等方性ドライエッチで除去するエッチング量すなわち上部電極開口部２７ａの径は、上部電極とビット線コンタクトプラグとを絶縁する上部電極とビット線コンタクトプラグとの間に形成される酸化膜の絶縁耐圧によって決定されることが望ましい。
【００４５】
次に、図６（ｂ）に示すように、上部絶縁膜３４の上にＳｉＯ2膜を堆積し、第２の層間絶縁膜２８を形成する。この際に、上部電極開口部２７ａは第２の層間絶縁膜２８により埋め込まれる。続いて、第２の層間絶縁膜２８の表面を、ＣＭＰ法等により平坦化した後、第２の層間絶縁膜２８の上面にレジストを塗布し、リソグラフィによりパターニングを行いレジストパターン４９を形成する。次に、レジストパターン４９をマスクとして第２の層間絶縁膜２８を異方性ドライエッチングすることにより、上部ビット線コンタクトホール３６ａを形成する。同時に、第１の層間絶縁膜２４が上部絶縁膜３４をマスクとして自己整合的にエッチングされ、下部ビット線コンタクトホール３６ｂが形成される。これにより、第２の層間絶縁膜２８、上部絶縁膜３４及び第１の層間絶縁膜２４を貫通し、第２の下部コンタクトプラグを露出するビット線コンタクトホール３６が形成される。
【００４６】
次に、図７に示すように、第２の層間絶縁膜２８の上及びビット線コンタクトホール３６の内部にチタン膜及び窒化チタン膜を堆積した後、タングステン膜を堆積する。続いて、第２の層間絶縁膜２８の上に堆積されたタングステン膜、チタン膜及び窒化チタン膜を除去することにより、バリアメタル膜３２を有するビット線コンタクトプラグ３１を形成する。次に、第２の層間絶縁膜２８の上にＡｌ又はＣｕ等をスパッタした後パターニングすることにより、ビット線コンタクトプラグ３１と接続されたビット線３３を形成する。
【００４７】
第２の実施形態の半導体装置の製造方法は、第１の半導体装置の製造方法に加えて、リソグラフィの回数を低減し、工程を削減することができる。
【産業上の利用可能性】
【００４８】
本発明に係る半導体装置及びその製造方法は、容量素子を備えた半導体装置において、設計寸法を微細化した場合においても、上部電極とビット線コンタクトプラグとの電気的短絡が生じることがない半導体装置を実現でき、特に、メモリセルを備えた半導体装置及びその製造方法等として有用である。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の第２の実施形態に係る半導体装置を示す断面図である。
【図５】本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図６】本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図７】本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】従来例に係る半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
【００５０】
１１      半導体基板
１２      素子分離膜
１３      ゲート絶縁膜
１４      ゲート電極
１５      第１の拡散層
１６      第２の拡散層
１７      サイドウォール
１８      第１の層間絶縁膜
１９      エッチングストッパ層
２０      第１の下部コンタクトプラグ
２１      第２の下部コンタクトプラグ
２２      バリアメタル膜
２４      第２の層間絶縁膜
２４ａ    キャパシタホール
２５      下部電極
２６      容量絶縁膜
２７      上部電極
２７ａ    上部電極開口部
２８      第３の層間絶縁膜
３１      ビット線コンタクトプラグ
３２      バリアメタル膜
３３      ビット線
３４      上部絶縁膜
３４ａ    上部絶縁膜開口部
３６      ビット線コンタクトホール
３６ａ    上部ビット線コンタクトホール
３６ｂ    下部ビット線コンタクトホール
３７      酸化膜
４１      容量素子
４５      レジストパターン
４６      レジストパターン
４７      レジストパターン
４８      レジストパターン
４９      レジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2008066530.tif 000008
【図７】
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【図８】
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