(57)【要約】【課題】ホットキャリアによるＭＯＳトランジスタの特性劣化を抑える。【解決手段】ゲート電極１３の側壁に形成されたサイドウォール１４の下に、低濃度ＬＤＤ領域１５ａと、極浅でかつゲート電極１３直下の領域から離して高濃度ＬＤＤ領域１５ｂを形成し、これらの外側にソース・ドレイン領域１６を形成する。サイドウォール１４の下に極浅の高濃度ＬＤＤ領域１５ｂを設けることにより、たとえサイドウォール１４にホットキャリアが蓄積されても、それによる空乏化を抑えることが可能になる。さらに、高濃度ＬＤＤ領域１５ｂをゲート電極１３直下の領域から離して形成するため、チャネルの横方向電界が充分緩和され、しきい値変動による特性劣化を抑えることが可能になる。【選択図】図１
2008066420.tif 000002
【特許請求の範囲】
【請求項１】
電界効果トランジスタを備えた半導体装置において、
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の側壁に形成されたサイドウォールと、
前記サイドウォールの下の前記半導体基板に形成された第１の不純物領域と、
前記サイドウォールの下の前記半導体基板に、前記第１の不純物領域より浅く、かつ、前記ゲート電極直下の領域から離れて形成された第２の不純物領域と、
前記第１，第２の不純物領域の外側に形成されたソース・ドレイン領域と、
を備えた電界効果トランジスタを有することを特徴とする半導体装置。
【請求項２】
前記第２の不純物領域は、前記第１の不純物領域より高不純物濃度であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１，第２の不純物領域および前記ソース・ドレイン領域は、前記第２の不純物領域のみ異なる導電型であることを特徴とする請求項１記載の半導体装置。
【請求項４】
電界効果トランジスタを備えた半導体装置において、
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の側壁と前記半導体基板上とに高温で形成された絶縁膜を用いて形成された第１のサイドウォールと、
前記第１のサイドウォール上に低温で形成された絶縁膜を用いて形成された第２のサイドウォールと、
前記第１のサイドウォールの下の前記半導体基板に形成された不純物領域と、
前記不純物領域の外側に形成されたソース・ドレイン領域と、
を備えた電界効果トランジスタを有することを特徴とする半導体装置。
【請求項５】
動作電圧の異なる電界効果トランジスタを備えた半導体装置の製造方法において、
半導体基板の、高電圧で動作する高電圧トランジスタの形成領域と、より低電圧で動作する低電圧トランジスタの形成領域とに、それぞれゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極が形成された前記高電圧トランジスタの形成領域に不純物をイオン注入して第１の不純物領域を形成する工程と、
前記第１の不純物領域が形成された前記高電圧トランジスタの形成領域に第１のサイドウォールを形成する工程と、
前記第１のサイドウォールが形成された前記高電圧トランジスタの形成領域および前記低電圧トランジスタの形成領域に同時に不純物をイオン注入して前記第１の不純物領域より浅い第２の不純物領域を形成する工程と、
前記第２の不純物領域が形成された前記高電圧トランジスタの形成領域および前記低電圧トランジスタの形成領域に第２のサイドウォールを形成する工程と、
前記第２のサイドウォールが形成された前記高電圧トランジスタの形成領域および前記低電圧トランジスタの形成領域に不純物をイオン注入してソース・ドレイン領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に高電圧で動作する電界効果トランジスタを備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳ（Metal Oxide Semiconductor）型電界効果トランジスタ（「ＭＯＳトランジスタ」という。）では、しばしばインパクトイオン化によって生じたホットキャリアによる特性劣化が問題になる。例えば、ホットキャリアが酸化シリコン（ＳｉＯ2）等のゲート酸化膜中に蓄積されると、そこにキャリアのトラップや界面準位が形成され、しきい値等が変動してしまう。また、ゲート電極の側壁に設けられるＳｉＯ2等のサイドウォールにホットキャリアが蓄積されて、サイドウォール直下にあるソース・ドレイン領域の表層部が空乏化し、その抵抗が増大してしまうといった現象も起こり得る。
【０００３】
このような特性劣化を回避するため、ＭＯＳトランジスタを構成するに当たり、そのゲート酸化膜の膜質を考慮したり、ＬＤＤ（Lightly Doped Drain）領域を形成してドレイン近傍の電界を緩和したりする方法が広く利用されている。また、そのようなＬＤＤ領域の表層部が、その直上にあるサイドウォールへのホットキャリアの蓄積により空乏化してしまうのを回避するために、その不純物濃度を高める方法が採られる場合もある。さらに、空乏化回避のために高不純物濃度にしたＬＤＤ領域近傍の電界を緩和することを目的として、高濃度のＬＤＤ領域を低濃度のＬＤＤ領域で囲んだ、いわゆる二重ＬＤＤ構造を採用する方法も提案されている（例えば、特許文献１参照。）。
【特許文献１】特開２０００−３０７１１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、先端ＳｏＣ（System on Chip）では、Ｉ／Ｏ用に３．３Ｖ，２．５Ｖ，１．８Ｖといった高い電圧で動作するＭＯＳトランジスタ（「高電圧トランジスタ」という。）と、高性能ロジック用に１．２Ｖ，１．０Ｖといった低い電圧で動作するＭＯＳトランジスタ（「低電圧トランジスタ」という。）が、同一基板上に混載される。
【０００５】
ロジック用の低電圧トランジスタの形成は、半導体基板へ導入した不純物の活性化アニール以外のプロセスをすべて低温で行う必要があり、例えば、ＳｉＯ2でサイドウォールを形成する場合には、５００℃程度の低温で形成したＳｉＯ2が用いられる。ところが、このような低温形成のＳｉＯ2からなるサイドウォールを、低電圧トランジスタ側と同時に高電圧トランジスタ側にも形成すると、上記のようなホットキャリアによる高電圧トランジスタの特性劣化が起こりやすくなってしまう。
【０００６】
図２０は高電圧トランジスタの特性劣化現象の説明図である。
図２０に示す高電圧トランジスタ２００は、半導体基板２０１上にゲート酸化膜２０２を介してゲート電極２０３が形成され、ゲート電極２０３の側壁には、サイドウォール２０４が形成されている。サイドウォール２０４直下の半導体基板２０１内には、ゲート電極２０３側の端部がゲート電極２０３直下の領域に達するＬＤＤ領域２０５が形成され、その外側には、ソース・ドレイン領域２０６が形成されている。
【０００７】
このような高電圧トランジスタ２００のサイドウォール２０４を低温形成のＳｉＯ2で形成した場合、サイドウォール２０４にインパクトイオン化によって生じたホットキャリアが蓄積されやすくなる。その結果、ＬＤＤ領域２０５の表層部が空乏化し、その抵抗が増加してしまうようになる（図２０中、空乏層を点線で図示し、キャリアの経路を矢印で図示。）。このような現象は、高電圧トランジスタ２００がｎチャネル型である場合に、より起こりやすい。
【０００８】
このような高電圧トランジスタ２００のＬＤＤ領域２０５表層部の空乏化を回避するためには、上記のように、その不純物濃度を高くしたり、二重ＬＤＤ構造にしたりすることが考えられる。
【０００９】
しかし、ＬＤＤ領域２０５の不純物濃度をそのまま高濃度化してしまうと、チャネル横方向の電界が緩和されにくくなり、ホットキャリアがゲート酸化膜２０２に蓄積されることによるしきい値変動が起こりやすくなってしまう。
【００１０】
このようにサイドウォール２０４直下のＬＤＤ領域２０５を高濃度化した上で、さらにその外側に、より低不純物濃度のＬＤＤ領域を設けて二重ＬＤＤ構造にすれば、そのような電界を緩和してしきい値変動を抑制することが可能になる。しかし、その場合、低濃度ＬＤＤ領域がゲート電極２０３直下の領域まで大きく広がることとなるため、その低濃度ＬＤＤ領域により、ＭＯＳトランジスタのショートチャネル耐性は劣化してしまうようになる。また、二重ＬＤＤ構造を採用する場合には、低濃度ＬＤＤ領域形成と高濃度ＬＤＤ領域形成の２度のイオン注入が必要になるため、工程数が増加し、製造コストが高くなってしまうという問題点もあった。
【００１１】
本発明はこのような点に鑑みてなされたものであり、ホットキャリアに起因する特性劣化を抑えることのできる半導体装置を提供することを目的とする。
また、本発明は、ホットキャリアに起因する特性劣化が抑えられた半導体装置を効率的に低コストで製造することのできる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明では上記課題を解決するために、電界効果トランジスタを備えた半導体装置において、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側壁に形成されたサイドウォールと、前記サイドウォールの下の前記半導体基板に形成された第１の不純物領域と、前記サイドウォールの下の前記半導体基板に、前記第１の不純物領域より浅く、かつ、前記ゲート電極直下の領域から離れて形成された第２の不純物領域と、前記第１，第２の不純物領域の外側に形成されたソース・ドレイン領域と、を備えた電界効果トランジスタを有することを特徴とする半導体装置が提供される。
【００１３】
このような半導体装置によれば、半導体基板内においては、第１の不純物領域が、ゲート電極の側壁に形成されたサイドウォールの下に形成され、第２の不純物領域が、その第１の不純物領域より浅く、かつ、ゲート電極直下の領域から離れて形成される。そして、これら第１，第２の不純物領域の外側にソース・ドレイン領域が形成される。サイドウォールの下に第１の不純物領域より浅く第２の不純物領域を形成することにより、第２の不純物領域において、サイドウォールに蓄積されたホットキャリアによる空乏化が抑制される。
【００１４】
また、本発明では、電界効果トランジスタを備えた半導体装置において、半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側壁と前記半導体基板上とに高温で形成された絶縁膜を用いて形成された第１のサイドウォールと、前記第１のサイドウォール上に低温で形成された絶縁膜を用いて形成された第２のサイドウォールと、前記第１のサイドウォールの下の前記半導体基板に形成された不純物領域と、前記不純物領域の外側に形成されたソース・ドレイン領域と、を備えた電界効果トランジスタを有することを特徴とする半導体装置が提供される。
【００１５】
このような半導体装置によれば、高温で形成された絶縁膜を用いて形成された第１のサイドウォールが、ゲート電極の側壁と半導体基板上に形成され、低温で形成された絶縁膜を用いて形成された第２のサイドウォールが、その第１のサイドウォール上に形成される。そして、その第１のサイドウォールの下に不純物領域が形成され、その外側にソース・ドレイン領域が形成される。高温で形成された絶縁膜は、ホットキャリアが蓄積されにくく、低温で形成された絶縁膜を用いた第２のサイドウォールと不純物領域との間に、そのような高温で形成された絶縁膜を用いた第１のサイドウォールが形成されることにより、第１のサイドウォールへのホットキャリアの蓄積が抑えられ、その下の不純物領域表層部の空乏化が抑制される。
【００１６】
また、本発明では、動作電圧の異なる電界効果トランジスタを備えた半導体装置の製造方法において、半導体基板の、高電圧で動作する高電圧トランジスタの形成領域と、より低電圧で動作する低電圧トランジスタの形成領域とに、それぞれゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極が形成された前記高電圧トランジスタの形成領域に不純物をイオン注入して第１の不純物領域を形成する工程と、前記第１の不純物領域が形成された前記高電圧トランジスタの形成領域に第１のサイドウォールを形成する工程と、前記第１のサイドウォールが形成された前記高電圧トランジスタの形成領域および前記低電圧トランジスタの形成領域に同時に不純物をイオン注入して前記第１の不純物領域より浅い第２の不純物領域を形成する工程と、前記第２の不純物領域が形成された前記高電圧トランジスタの形成領域および前記低電圧トランジスタの形成領域に第２のサイドウォールを形成する工程と、前記第２のサイドウォールが形成された前記高電圧トランジスタの形成領域および前記低電圧トランジスタの形成領域に不純物をイオン注入してソース・ドレイン領域を形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。
【００１７】
このような半導体装置の製造方法によれば、高電圧トランジスタの形成領域にイオン注入によって第１の不純物領域を形成した後、それより浅い第２の不純物領域をイオン注入によって形成する際、そのイオン注入を、同時に低電圧トランジスタの形成領域に対しても行う。高電圧トランジスタにおける第２の不純物領域は、サイドウォールにホットキャリアが蓄積されたときに、それによる不純物領域表層部の空乏化の抑制に寄与する。したがって、そのような特性劣化が抑えられた高電圧トランジスタを低電圧トランジスタと共に備える半導体装置が、効率的に、低コストで製造される。
【発明の効果】
【００１８】
本発明では、サイドウォールの下に、第１の不純物領域と、それより浅く、かつ、ゲート電極直下の領域から離して第２の不純物領域を形成するようにした。これにより、サイドウォールに蓄積されたホットキャリアによる不純物領域表層部の空乏化を抑制することができ、特性劣化が抑えられた半導体装置が実現可能になる。
【００１９】
特に、第１，第２の不純物領域が同じ導電型である場合には、第２の不純物領域がゲート電極直下の領域から離れていることにより、チャネル横方向の電界を充分に緩和することが可能になる。また、第１，第２の不純物領域が異なる導電型である場合には、第２の不純物領域によってあらかじめ空乏化された状態になるため、結果としてホットキャリアによる空乏化が抑制され、特性劣化を抑えることが可能になる。
【００２０】
また、本発明では、同一半導体基板上に高電圧トランジスタと低電圧トランジスタを形成する場合であって、高電圧トランジスタ側に上記のような第２の不純物領域をイオン注入によって形成する際に、そのイオン注入を、低電圧トランジスタ側の不純物領域のイオン注入と兼ねるようにした。これにより、高電圧トランジスタと低電圧トランジスタを備える半導体装置を効率的に低コストで製造することが可能になる。
【００２１】
また、本発明では、ゲート電極の側壁と半導体基板内の不純物領域上に、高温で形成された絶縁膜を用いた第１のサイドウォールを形成し、その第１のサイドウォール上に、低温で形成された絶縁膜を用いた第２のサイドウォールを形成するようにした。これにより、第１のサイドウォールへのホットキャリアの蓄積を抑え、その下の不純物領域表層部の空乏化を効果的に抑制することができ、特性劣化が抑えられた半導体装置が実現可能になる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
まず、第１の実施の形態について説明する。
図１は第１の実施の形態の原理説明図である。
【００２３】
図１に示すＭＯＳトランジスタ１０は、例えば所定導電型の半導体基板１１上に、ゲート酸化膜１２を介してゲート電極１３が形成され、ゲート電極１３の側壁には、サイドウォール１４が形成されている。サイドウォール１４直下の半導体基板１１内には、半導体基板１１と異なる導電型を有する低濃度ＬＤＤ領域１５ａと高濃度ＬＤＤ領域１５ｂが形成されている。この高濃度ＬＤＤ領域１５ｂは、極浅であり、かつ、ゲート電極１３側の端部が、ゲート電極１３直下の領域から離れた位置になるように形成されている。また、低濃度ＬＤＤ領域１５ａと高濃度ＬＤＤ領域１５ｂの外側には、それらと同じ導電型を有するソース・ドレイン領域１６が形成されている。
【００２４】
サイドウォール１４の下に、このような極浅の高濃度ＬＤＤ領域１５ｂを設けることにより、たとえホットキャリアが生成してサイドウォール１４に蓄積されたとしても（図１中、×印で図示。）、高濃度ＬＤＤ領域１５ｂでの空乏化、すなわちＬＤＤ領域表層部での空乏化は抑えられるようになる（図１中、空乏層を点線で図示し、キャリアの経路を矢印で図示。）。さらに、高濃度ＬＤＤ領域１５ｂは、ゲート電極１３直下の領域から離れた位置になるように形成されているため、チャネル横方向の電界は充分緩和され、しきい値変動による特性劣化を効果的に抑制することができるようになる。また、それにより、ソース側とドレイン側の低濃度ＬＤＤ領域１５ａを、それらの対向する端部間に一定の距離を設けて形成することが可能であるため、ショートチャネル耐性を確保することができるようになる。
【００２５】
このような構成を、例えば、同一チップ内に高電圧トランジスタと低電圧トランジスタを形成する場合における、高電圧トランジスタ側の構成に適用する。その場合、高電圧、低電圧双方のトランジスタのサイドウォールを、低温で同時に形成したＳｉＯ2膜を用いて形成した場合でも、高電圧トランジスタのＬＤＤ領域表層部の空乏化を効果的に抑制することが可能になる。
【００２６】
さらに、高電圧トランジスタ側に上記のような極浅の高濃度ＬＤＤ領域を所定の不純物をイオン注入して形成する場合は、そのイオン注入を、低電圧トランジスタ側にソース・ドレイン・エクステンション領域（単に、「エクステンション領域」という。）等を形成する際のイオン注入と兼ねるようにすれば、高電圧、低電圧トランジスタの形成を、効率的にかつ低コストで行うことが可能になる。
【００２７】
ここで、同一チップ内に高電圧トランジスタと低電圧トランジスタを形成する場合について、その形成方法を具体的に説明する。
ここでは、３．３Ｖで動作する高電圧トランジスタと、１．２Ｖで動作する低電圧トランジスタの、２種類の電圧に対応したトランジスタを同一チップ内に形成する場合を例に、それぞれのｎチャネル型の部分に着目して説明する。
【００２８】
図２は第１の実施の形態の第１のイオン注入工程の説明図、図３は第１の実施の形態の第２のイオン注入工程の説明図、図４は第１の実施の形態の第３のイオン注入工程の説明図である。
【００２９】
まず、シリコン（Ｓｉ）基板２０にＳＴＩ（Shallow Trench Isolation）法等を用いて素子分離領域（図示せず。）を形成した後、熱酸化法等を用いてその表面の所定領域に所定膜厚のＳｉＯ2膜を形成し、その上にポリシリコン等を堆積して、所定形状となるようにポリシリコンおよびＳｉＯ2膜を加工する。これにより、図２に示したように、同一Ｓｉ基板２０の、３．３Ｖ電源に対応したｎチャネル型ＭＯＳトランジスタ（「３．３Ｖ用ｎＭＯＳトランジスタ」という。）を形成する領域と、１．２Ｖ電源に対応したｎチャネル型ＭＯＳトランジスタ（「１．２Ｖ用ｎＭＯＳトランジスタ」という。）を形成する領域に、それぞれ、ゲート酸化膜３１，４１およびゲート電極３２，４２を形成する。
【００３０】
その後、１．２Ｖ用ｎＭＯＳトランジスタの形成領域にレジストを形成し（図示せず。）、３．３Ｖ用ｎＭＯＳトランジスタの形成領域に、そのゲート電極３２をマスクにしてｎ型の不純物であるリン（Ｐ）をイオン注入し、９００℃〜１０５０℃程度のアニールを行う。これにより、不純物領域としてｎ型の低濃度ＬＤＤ領域３３を形成する。
【００３１】
この低濃度ＬＤＤ領域３３を形成するためのＰのイオン注入は、例えば、加速電圧１５ｋｅＶ以上４０ｋｅＶ以下、ドーズ量１×１０13ｃｍ-2以上５×１０13ｃｍ-2以下、チルト角度０度の条件で行う。あるいは、Ｐを、加速電圧１５ｋｅＶ以上４０ｋｅＶ以下、ドーズ量２．５×１０12ｃｍ-2以上１２×１０12ｃｍ-2以下、チルト角度２８度の条件で４回イオン注入する。
【００３２】
このようなＰのイオン注入後、１．２Ｖ用ｎＭＯＳトランジスタの形成領域のレジストを除去し、上記所定温度のアニールを行う。
次いで、３．３Ｖ用ｎＭＯＳトランジスタの形成領域にレジストを形成し（図示せず。）、１．２Ｖ用ｎＭＯＳトランジスタの形成領域に、不純物領域として、そのゲート電極４２をマスクにｐ型の不純物であるホウ素（Ｂ）をイオン注入してｐ型のポケット領域４３を形成し、さらにｎ型の不純物であるヒ素（Ａｓ）をイオン注入してｎ型のエクステンション領域４４を形成する。
【００３３】
ポケット領域４３を形成するためのＢのイオン注入は、例えば、加速電圧５ｋｅＶ以上１０ｋｅＶ以下、ドーズ量１×１０12ｃｍ-2以上１５×１０12ｃｍ-2以下、チルト角度２８度の条件で４回行う。
【００３４】
エクステンション領域４４を形成するためのＡｓのイオン注入は、例えば、加速電圧３ｋｅＶ以下、ドーズ量１×１０14ｃｍ-2以上２０×１０14ｃｍ-2以下、チルト角度０度の条件で行う。
【００３５】
このようなＢ，Ａｓのイオン注入後、３．３Ｖ用ｎＭＯＳトランジスタの形成領域のレジストは除去する。
なお、上記の低濃度ＬＤＤ領域３３の形成時に行ったアニールは、その時点では行わずに、このポケット領域４３とエクステンション領域４４のイオン注入後（レジスト除去後）に行うようにしてもよい。
【００３６】
次いで、５００℃〜６００℃程度の低温ＣＶＤ（Chemical Vapor Deposition）法によって全面にＳｉＯ2膜を堆積し、それをドライエッチングすることにより、図３に示したように、ゲート電極３２，４２の側壁にそれぞれ、例えば５ｎｍ〜２０ｎｍ程度の薄いサイドウォール３４，４５を形成する。
【００３７】
その後、ゲート電極３２，４２およびその側壁に形成されたサイドウォール３４，４５をマスクにしてＡｓをイオン注入する。イオン注入条件は、例えば、加速電圧１ｋｅＶ以上７ｋｅＶ以下、ドーズ量５×１０14ｃｍ-2以上２０×１０14ｃｍ-2以下、チルト角度０度とする。このＡｓのイオン注入により、不純物領域として、３．３Ｖ用ｎＭＯＳトランジスタの形成領域には極浅でｎ型の高濃度ＬＤＤ領域３５が形成され、１．２Ｖ用ｎＭＯＳトランジスタの形成領域には先に形成したエクステンション領域４４の外側にさらにｎ型のエクステンション領域４６が形成される。
【００３８】
このように、第１の実施の形態では、３．３Ｖ用ｎＭＯＳトランジスタの形成領域の高濃度ＬＤＤ領域３５のイオン注入と同じプロセスで、同時に１．２Ｖ用ｎＭＯＳトランジスタの形成領域のエクステンション領域４６のイオン注入が行われる。
【００３９】
次いで、５００℃〜６００℃程度の低温ＣＶＤ法によって全面にＳｉＯ2膜を堆積し、それをドライエッチングすることにより、図４に示したように、先に形成したサイドウォール３４，４５の外側にそれぞれ、例えば５０ｎｍ〜９０ｎｍ程度の厚いサイドウォール３６，４７を形成する。
【００４０】
その後、ゲート電極３２およびサイドウォール３４，３６、並びにゲート電極４２およびサイドウォール４５，４７をマスクにしてｎ型の不純物をイオン注入し、ｎ型のソース・ドレイン領域３７，４８を形成する。
【００４１】
その後は、１０００℃〜１２００℃程度の活性化アニールを行い、サリサイドプロセスによってゲート電極３２，４２およびソース・ドレイン領域３７，４８表面にシリサイド層（図示せず。）を形成する。これにより、３．３Ｖ，１．２Ｖ用ｎＭＯＳトランジスタの基本構造を完成させる。以後は、層間絶縁膜形成、コンタクト電極形成、配線層形成等を経て、３．３Ｖ，１．２Ｖ用ｎＭＯＳトランジスタが混載されたチップを完成させればよい。
【００４２】
図５は３．３Ｖ用ｎＭＯＳトランジスタの高濃度ＬＤＤ領域のドーズ量と電流劣化率の関係を示す図である。図５において、横軸は高濃度ＬＤＤ領域３５の形成のために行ったＡｓのイオン注入時のドーズ量（×１０14ｃｍ-2）を表し、縦軸はドレイン−ソース間（ソース・ドレイン領域３７間）に流れる電流Ｉｄｓの劣化率（％）を表している。なお、図５には、高濃度ＬＤＤ領域３５の形成のために行ったＡｓのイオン注入時の加速電圧を１ｋｅＶ，５ｋｅＶとしたときのそれぞれの測定結果をプロットしている。
【００４３】
図５より、まず３．３Ｖ用ｎＭＯＳトランジスタに極浅の高濃度ＬＤＤ領域３５を形成しなかった場合（ドーズ量０ｃｍ-2）には、その使用により、電流Ｉｄｓが４％程度劣化した。
【００４４】
これに対し、３．３Ｖ用ｎＭＯＳトランジスタに高濃度ＬＤＤ領域３５を形成すると、Ａｓのイオン注入時の加速電圧が１ｋｅＶ，５ｋｅＶのいずれの場合にも、電流Ｉｄｓの劣化率が減少した。そして、電流Ｉｄｓの劣化率の減少効果は、この測定範囲内では、Ａｓのドーズ量が増加するのに伴って大きくなる傾向が見られ、例えば、加速電圧５ｋｅＶ、ドーズ量１×１０15ｃｍ-2の条件では、電流Ｉｄｓの劣化率を０．１５％程度に抑えることが可能であった。
【００４５】
このように、３．３Ｖ用ｎＭＯＳトランジスタに極浅の高濃度ＬＤＤ領域３５を設けることにより、たとえホットキャリアが生成してそのサイドウォール３６に蓄積されたとしても、それによるＬＤＤ領域表層部の空乏化は抑えられ、電流Ｉｄｓの劣化を効果的に抑制することが可能になる。
【００４６】
この極浅の高濃度ＬＤＤ領域３５を形成するためのＡｓのイオン注入は、ゲート電極３２とその側壁に形成された薄いサイドウォール３４をマスクにして行われるため、Ａｓが、このサイドウォール３４の厚さ分、ゲート電極３２直下の領域からは離れて注入される。そのため、高濃度ＬＤＤ領域３５をゲート電極３２直下の領域から離して形成することが可能になり、それにより、チャネル横方向の電界が充分緩和され、ホットキャリアの生成およびそれに起因したしきい値変動が効果的に抑制される。
【００４７】
また、この極浅の高濃度ＬＤＤ領域３５を形成するためのＡｓのイオン注入は、１．２Ｖ用ｎＭＯＳトランジスタのエクステンション領域４６を形成するためのイオン注入と同じプロセスで行うことができるため、これらのＭＯＳトランジスタを混載するチップを、効率的にかつ低コストで形成することができる。なお、この場合、３．３Ｖ用ｎＭＯＳトランジスタの高濃度ＬＤＤ領域３５の不純物プロファイルと、１．２Ｖ用ｎＭＯＳトランジスタのエクステンション領域４６の不純物プロファイルとは、同等のものとなる。
【００４８】
３．３Ｖ用ｎＭＯＳトランジスタに高濃度ＬＤＤ領域３５を形成するためのＡｓのイオン注入条件は、それと同時に行われる、１．２Ｖ用ｎＭＯＳトランジスタのエクステンション領域４６を形成するためのイオン注入条件や、上記図５に示したような結果、これらのＭＯＳトランジスタが混載されるチップの要求特性等を考慮して設定すればよい。
【００４９】
なお、この第１の実施の形態の説明では、ｎチャネル型の部分について述べたが、ｐチャネル型の部分については、常法に従い、ｎチャネル型の部分の形成と並行して形成すればよい。
【００５０】
次に、第２の実施の形態について説明する。
この第２の実施の形態では、上記第１の実施の形態の原理を、３種類の電圧にそれぞれ対応したＭＯＳトランジスタを備えるチップに適用した場合について説明する。
【００５１】
ここでは、３．３Ｖで動作する高電圧トランジスタ、１．８Ｖで動作する高電圧トランジスタ、および１．２Ｖで動作する低電圧トランジスタの、３種類の電圧に対応するＭＯＳトランジスタを同一チップ内に形成する場合を例に、それぞれのｎチャネル型の部分に着目して説明する。
【００５２】
図６は第２の実施の形態の第１のイオン注入工程の説明図、図７は第２の実施の形態の第２のイオン注入工程の説明図、図８は第２の実施の形態の第３のイオン注入工程の説明図である。なお、図６から図８において、図２から図４に示した要素と同一の要素については同一の符号を付し、その説明の詳細は省略する。
【００５３】
まず、Ｓｉ基板２０に素子分離領域（図示せず。）を形成した後、熱酸化法等を用いてその表面の所定領域に所定膜厚のＳｉＯ2膜を形成し、その上にポリシリコン等を堆積して、ポリシリコンおよびＳｉＯ2膜を所定形状に加工する。これにより、図６に示したように、同一Ｓｉ基板２０の、３．３Ｖ電源に対応した３．３Ｖ用ｎＭＯＳトランジスタを形成する領域、１．８Ｖ電源に対応したｎチャネル型ＭＯＳトランジスタ（「１．８Ｖ用ｎＭＯＳトランジスタ」という。）を形成する領域、および１．２Ｖ電源に対応した１．２Ｖ用ｎＭＯＳトランジスタを形成する領域に、それぞれ、ゲート酸化膜３１，５１，４１およびゲート電極３２，５２，４２を形成する。
【００５４】
その後、１．８Ｖ，１．２Ｖ用ｎＭＯＳトランジスタの形成領域にレジストを形成し（図示せず。）、３．３Ｖ用ｎＭＯＳトランジスタの形成領域に、そのゲート電極３２をマスクにして、Ｐを上記第１の実施の形態で述べたような所定の条件でイオン注入し、所定温度のアニールを行う。これにより、不純物領域としてｎ型の低濃度ＬＤＤ領域３３を形成する。このＰのイオン注入後、１．８Ｖ，１．２Ｖ用ｎＭＯＳトランジスタの形成領域のレジストは除去する。
【００５５】
次いで、３．３Ｖ，１．８Ｖ用ｎＭＯＳトランジスタの形成領域にレジストを形成し（図示せず。）、１．２Ｖ用ｎＭＯＳトランジスタの形成領域に、不純物領域として、そのゲート電極４２をマスクにＢをイオン注入してｐ型のポケット領域４３を形成し、さらにＡｓをイオン注入してｎ型のエクステンション領域４４を形成する。Ｂ，Ａｓの各イオン注入は、上記第１の実施の形態で述べたような所定の条件でそれぞれ行う。
【００５６】
このＢ，Ａｓのイオン注入後、３．３Ｖ，１．８Ｖ用ｎＭＯＳトランジスタの形成領域のレジストは除去する。
なお、上記の低濃度ＬＤＤ領域３３の形成時に行ったアニールは、その時点では行わずに、このポケット領域４３とエクステンション領域４４のイオン注入後（レジスト除去後）に行うようにしてもよい。
【００５７】
次いで、５００℃〜６００℃程度の低温ＣＶＤ法によって全面にＳｉＯ2膜を堆積し、それをドライエッチングすることにより、図７に示したように、ゲート電極３２，５２，４２の側壁にそれぞれ、厚さが例えば５ｎｍ〜２０ｎｍ程度のサイドウォール３４，５３，４５を形成する。
【００５８】
その後、ゲート電極３２，５２，４２およびサイドウォール３４，５３，４５をマスクにして、上記第１の実施の形態で述べたような所定の条件でＡｓをイオン注入する。これにより、不純物領域として、３．３Ｖ用ｎＭＯＳトランジスタの形成領域に極浅でｎ型の高濃度ＬＤＤ領域３５を形成し、１．８Ｖ用ｎＭＯＳトランジスタの形成領域にｎ型のＬＤＤ領域５４を形成し、１．２Ｖ用ｎＭＯＳトランジスタの形成領域にｎ型のエクステンション領域４６を形成する。
【００５９】
次いで、５００℃〜６００℃程度の低温ＣＶＤ法によって全面にＳｉＯ2膜を堆積し、それをドライエッチングすることにより、図８に示したように、サイドウォール３４，５３，４５の外側にそれぞれ、厚さが例えば５０ｎｍ〜９０ｎｍ程度のサイドウォール３６，５５，４７を形成する。
【００６０】
その後、ゲート電極３２およびサイドウォール３４，３６、ゲート電極５２およびサイドウォール５３，５５、並びにゲート電極４２およびサイドウォール４５，４７をマスクにしてｎ型の不純物をイオン注入し、ｎ型のソース・ドレイン領域３７，５６，４８を形成する。
【００６１】
その後は、１０００℃〜１２００℃程度の活性化アニールを行い、ゲート電極３２，５２，４２およびソース・ドレイン領域３７，５６，４８表面にシリサイド層（図示せず。）を形成する。これにより、３．３Ｖ，１．８Ｖ，１．２Ｖ用ｎＭＯＳトランジスタの基本構造を完成させる。以後は、層間絶縁膜形成、コンタクト電極形成、配線層形成等を経て、３．３Ｖ，１．８Ｖ，１．２Ｖ用ｎＭＯＳトランジスタが混載されたチップを完成させればよい。
【００６２】
このように、第２の実施の形態では、図７に示したように、３．３Ｖ用ｎＭＯＳトランジスタの形成領域の高濃度ＬＤＤ領域３５のイオン注入と、１．８Ｖ用ｎＭＯＳトランジスタの形成領域のＬＤＤ領域５４のイオン注入と、１．２Ｖ用ｎＭＯＳトランジスタの形成領域のエクステンション領域４６のイオン注入が、同じプロセスで同時に行われる。それにより、これら３種類の電圧に対応したＭＯＳトランジスタを混載するチップを、効率的にかつ低コストで形成することができる。
【００６３】
なお、この第２の実施の形態の説明では、ｎチャネル型の部分について述べたが、ｐチャネル型の部分については、常法に従い、ｎチャネル型の部分の形成と並行して形成すればよい。
【００６４】
次に、第３の実施の形態について説明する。
図９は第３の実施の形態の原理説明図である。
図９に示すＭＯＳトランジスタ６０は、例えば所定導電型の半導体基板６１上に、ゲート酸化膜６２を介してゲート電極６３が形成され、ゲート電極６３の側壁には、サイドウォール６４が形成されている。サイドウォール６４直下の半導体基板６１内には、半導体基板６１と異なる導電型を有するＬＤＤ領域６５と、このＬＤＤ領域６５と異なる（半導体基板６１と同じ）導電型を有する極浅のカウンター領域６６が形成されている。また、ＬＤＤ領域６５とカウンター領域６６の外側には、ＬＤＤ領域６５と同じ導電型を有するソース・ドレイン領域６７が形成されている。
【００６５】
サイドウォール６４の下にあるＬＤＤ領域６５の表層部に、このような極浅のカウンター領域６６を設けることにより、ＬＤＤ領域６５の表層部は、あらかじめ空乏化された状態になる。したがって、たとえホットキャリアが生成してサイドウォール６４に蓄積されたとしても、それによってはＬＤＤ領域６５の表層部が空乏化することがなく（あるいはほとんどなく）、結果的に、ホットキャリアに起因したＭＯＳトランジスタ６０の特性劣化を抑制することができる。ＬＤＤ領域６５の全体が空乏化するとＭＯＳトランジスタ６０の特性が劇的に劣化するため、ＬＤＤ領域６５の極浅い表層部のみにカウンター領域６６を形成する。
【００６６】
ただし、この場合、ドレイン側でのキャリアの経路は、最初から半導体基板６１とサイドウォール６４との界面から離れた位置に形成され（図９中、矢印で図示。）、ＬＤＤ領域６５での抵抗は増加するようになる点に留意する。さらに、カウンター領域６６の不純物濃度が高くなるほど、また、カウンター領域６６が深くなるほど、そのような抵抗増加を招きやすい点にも留意する。
【００６７】
なお、近年の高電圧トランジスタは、低温プロセスや酸化膜の薄膜化等の技術により、以前のものに比べ、大電流を得ることが可能になっている。そのような技術を用いて高電圧トランジスタを形成する際には、その用途によっては、従前のトランジスタと性能を合わせるために、ＬＤＤ領域濃度を低くし故意にその抵抗を高くして電流を抑えるといったこともしばしば行われている。
【００６８】
したがって、例えば、そのような技術を用いたときに得られる電流増加分を相殺する程度までであれば、抵抗増加を伴うカウンター領域６６を形成することにより、一定の特性を有していて、かつ、ホットキャリアに起因した特性劣化が抑えられたＭＯＳトランジスタ６０を得ることが可能になる。
【００６９】
この図９に示したような構成を、例えば、同一チップ内に高電圧トランジスタと低電圧トランジスタを形成する場合における、高電圧トランジスタ側の構成に適用する。その場合、高電圧、低電圧双方のトランジスタのサイドウォールを、低温で同時に形成したＳｉＯ2膜を用いて形成した場合でも、高電圧トランジスタのＬＤＤ領域の空乏化を効果的に抑制することが可能になる。
【００７０】
さらに、高電圧トランジスタ側に上記のような極浅のカウンター領域を所定の不純物をイオン注入して形成する場合は、そのイオン注入を、低電圧トランジスタ側にエクステンション領域等を形成する際のイオン注入と兼ねるようにすれば、高電圧、低電圧トランジスタの形成を、効率的にかつ低コストで行うことが可能になる。
【００７１】
ここで、上記原理を、高電圧トランジスタと低電圧トランジスタを備えるチップに適用した場合を例に、具体的に説明する。
ここでは、３．３Ｖで動作する高電圧トランジスタと、１．２Ｖで動作する低電圧トランジスタの、２種類の電圧に対応したトランジスタを同一チップ内に形成する場合を例にして説明する。
【００７２】
図１０は第３の実施の形態の第１のイオン注入工程の説明図、図１１は第３の実施の形態の第２のイオン注入工程の説明図、図１２は第３の実施の形態の第３のイオン注入工程の説明図である。
【００７３】
まず、Ｓｉ基板７０にＳＴＩ法等を用いて素子分離領域（図示せず。）を形成した後、熱酸化法等を用いてその表面の所定領域に所定膜厚のＳｉＯ2膜を形成し、その上にポリシリコン等を堆積して、ポリシリコンおよびＳｉＯ2膜を所定形状に加工する。これにより、図１０に示したように、同一Ｓｉ基板７０の、３．３Ｖ電源に対応した３．３Ｖ用ｎＭＯＳトランジスタを形成する領域と、１．２Ｖ電源に対応したｐチャネル型ＭＯＳトランジスタ（１．２Ｖ用ｐＭＯＳトランジスタ）を形成する領域に、それぞれ、ゲート酸化膜８１，９１およびゲート電極８２，９２を形成する。
【００７４】
その後、１．２Ｖ用ｐＭＯＳトランジスタの形成領域にレジストを形成し（図示せず。）、３．３Ｖ用ｎＭＯＳトランジスタの形成領域に、そのゲート電極８２をマスクにして、Ｐをイオン注入し、アニールを行う。これにより、不純物領域としてｎ型のＬＤＤ領域８３を形成する。
【００７５】
このときのＰのイオン注入は、例えば、加速電圧１５ｋｅＶ以上４０ｋｅＶ以下、ドーズ量１×１０13ｃｍ-2以上５×１０13ｃｍ-2以下、チルト角度０度の条件で行うか、あるいは、加速電圧１５ｋｅＶ以上４０ｋｅＶ以下、ドーズ量２．５×１０12ｃｍ-2以上１２×１０12ｃｍ-2以下、チルト角度２８度の条件で４回イオン注入する。このＰのイオン注入後、１．２Ｖ用ｐＭＯＳトランジスタの形成領域のレジストは除去する。また、アニールは、９００℃〜１０５０℃程度で行う。
【００７６】
次いで、３．３Ｖ用ｎＭＯＳトランジスタの形成領域にレジストを形成し（図示せず。）、１．２Ｖ用ｐＭＯＳトランジスタの形成領域に、不純物領域として、そのゲート電極９２をマスクにＰまたはＡｓをイオン注入してｎ型のポケット領域９３を形成し、さらにＢをイオン注入してｐ型のエクステンション領域９４を形成する。
【００７７】
ポケット領域９３を形成するためにＰをイオン注入する場合には、例えば、加速電圧２０ｋｅＶ以上４０ｋｅＶ以下、ドーズ量２×１０12ｃｍ-2以上１０×１０12ｃｍ-2以下、チルト角度２８度の条件で４回行う。また、ポケット領域９３を形成するためにＡｓをイオン注入する場合には、例えば、加速電圧３０ｋｅＶ以上６０ｋｅＶ以下、ドーズ量２×１０12ｃｍ-2以上１０×１０12ｃｍ-2以下、チルト角度２８度の条件で４回行う。
【００７８】
また、エクステンション領域９４を形成するためのＢのイオン注入は、例えば、加速電圧０．６ｋｅＶ以下、ドーズ量１×１０15ｃｍ-2以下、チルト角度０度の条件で行う。
このようなイオン注入後、３．３Ｖ用ｎＭＯＳトランジスタの形成領域のレジストは除去する。
【００７９】
なお、上記の低濃度ＬＤＤ領域８３の形成時に行ったアニールは、その時点では行わずに、このポケット領域９３とエクステンション領域９４のイオン注入後（レジスト除去後）に行うようにしてもよい。
【００８０】
次いで、５００℃〜６００℃程度の低温ＣＶＤ法によって全面にＳｉＯ2膜を堆積し、それをドライエッチングすることにより、図１１に示したように、ゲート電極８２，９２の側壁にそれぞれ、厚さが例えば５ｎｍ〜２０ｎｍ程度のサイドウォール８４，９５を形成する。
【００８１】
その後、ゲート電極８２，９２およびサイドウォール８４，９５をマスクにしてＢをイオン注入する。イオン注入条件は、例えば、加速電圧０．３ｋｅＶ以上１ｋｅＶ以下、ドーズ量５×１０14ｃｍ-2以上２０×１０14ｃｍ-2以下、チルト角度０度とする。このＢのイオン注入により、３．３Ｖ用ｎＭＯＳトランジスタの形成領域には、不純物領域として極浅でｐ型のカウンター領域８５が形成され、１．２Ｖ用ｐＭＯＳトランジスタの形成領域には、不純物領域としてｐ型のエクステンション領域９６が形成される。
【００８２】
次いで、５００℃〜６００℃程度の低温ＣＶＤ法によって全面にＳｉＯ2膜を堆積し、それをドライエッチングすることにより、図１２に示したように、サイドウォール８４，９５の外側にそれぞれ、厚さが例えば５０ｎｍ〜９０ｎｍ程度のサイドウォール８６，９７を形成する。
【００８３】
その後、ゲート電極８２およびサイドウォール８４，８６をマスクにしたｎ型の不純物のイオン注入と、ゲート電極９２およびサイドウォール９５，９７をマスクにしたｐ型の不純物のイオン注入とをそれぞれ行い、ｎ型，ｐ型の各ソース・ドレイン領域８７，９８をそれぞれ形成する。
【００８４】
その後は、１０００℃〜１２００℃程度の活性化アニールを行い、ゲート電極８２，９２およびソース・ドレイン領域８７，９８表面にシリサイド層（図示せず。）を形成して、３．３Ｖ用ｎＭＯＳトランジスタおよび１．２Ｖ用ｐＭＯＳトランジスタの基本構造を完成させる。以後は、層間絶縁膜形成、コンタクト電極形成、配線層形成等を経て、３．３Ｖ用ｎＭＯＳトランジスタおよび１．２Ｖ用ｐＭＯＳトランジスタが混載されたチップを完成させればよい。
【００８５】
このように、第３の実施の形態では、３．３Ｖ用ｎＭＯＳトランジスタのサイドウォール８６の下にカウンター領域８５を設けることにより、高電圧で動作するｎチャネル型のＭＯＳトランジスタで特に起こりやすい、ホットキャリアに起因した特性劣化を、効果的に抑制することが可能になる。
【００８６】
また、第３の実施の形態では、図１１に示したように、３．３Ｖ用ｎＭＯＳトランジスタの形成領域のカウンター領域８５のイオン注入と同じプロセスで、１．２Ｖ用ｐＭＯＳトランジスタの形成領域のエクステンション領域９６のイオン注入が行われる。それにより、これら２種類の電圧に対応したＭＯＳトランジスタを混載するチップを、効率的にかつ低コストで形成することができる。
【００８７】
なお、この第３の実施の形態の説明では、３．３Ｖ用ｎＭＯＳトランジスタと１．２Ｖ用ｐＭＯＳトランジスタの部分について述べたが、それぞれのｐチャネル型の部分とｎチャネル型の部分については、常法に従い、並行して形成すればよい。
【００８８】
次に、第４の実施の形態について説明する。
図１３は第４の実施の形態の原理説明図である。
図１３に示すＭＯＳトランジスタ１００は、半導体基板１０１上にゲート酸化膜１０２を介してゲート電極１０３が形成され、ゲート電極１０３の側方には、膜質の異なる２層のサイドウォール１０４，１０５が形成されている。内側のサイドウォール１０４は、ゲート電極１０３の側壁と半導体基板１０１に接して形成され、このサイドウォール１０４上に外側のサイドウォール１０５が形成されている。内側のサイドウォール１０４直下の半導体基板１０１内には、ＬＤＤ領域１０６が形成され、その外側には、ソース・ドレイン領域１０７が形成されている。
【００８９】
このようなＭＯＳトランジスタ１００において、ゲート電極１０３と半導体基板１０１に接する内側のサイドウォール１０４は、熱酸化法または高温ＣＶＤ法を用いて形成されたＳｉＯ2膜で構成されている。また、その上に形成されるサイドウォール１０５は、低温ＣＶＤ法を用いて形成されたＳｉＯ2膜で構成されている。
【００９０】
熱酸化法または高温ＣＶＤ法を用いると、緻密なＳｉＯ2膜を形成することができ、そのようなＳｉＯ2膜をサイドウォール等に用いた場合には、そこにキャリアが蓄積されにくくなる。ＬＤＤ領域１０６と低温形成のサイドウォール１０５との間に、熱酸化法または高温ＣＶＤ法を用いて形成されたサイドウォール１０４を形成することにより、たとえホットキャリアが生成しても、そのサイドウォール１０４へのホットキャリアの蓄積が抑えられ、したがって、ＬＤＤ領域１０６表層部の空乏化が抑制されるようになる。
【００９１】
ここで、上記原理を、高電圧トランジスタと低電圧トランジスタを備えるチップに適用した場合を例に、具体的に説明する。
ここでは、３．３Ｖで動作する高電圧トランジスタと、１．２Ｖで動作する低電圧トランジスタの、２種類の電圧に対応したトランジスタを同一チップ内に形成する場合を例にして説明する。
【００９２】
図１４は第１のＳｉＯ2膜形成工程の説明図、図１５は第１のエッチング工程の説明図、図１６は第１のイオン注入工程の説明図、図１７は第２のＳｉＯ2膜形成工程の説明図、図１８は第２のイオン注入工程の説明図、図１９は第２のエッチング工程の説明図である。
【００９３】
まず、Ｓｉ基板１１０にＳＴＩ法等を用いて素子分離領域（図示せず。）を形成した後、熱酸化法等を用いてその表面の所定領域に所定膜厚のＳｉＯ2膜を形成し、その上にポリシリコン等を堆積して、ポリシリコンおよびＳｉＯ2膜を所定形状に加工する。これにより、図１４に示したように、同一Ｓｉ基板１１０の、３．３Ｖ電源に対応した３．３Ｖ用ｎＭＯＳトランジスタを形成する領域と、１．２Ｖ電源に対応した１．２Ｖ用ｎＭＯＳトランジスタを形成する領域に、それぞれ、ゲート酸化膜１２１，１３１およびゲート電極１２２，１３２を形成する。
【００９４】
その後、熱酸化法または高温ＣＶＤ法（６００℃以上）を用いて、全面に膜厚３ｎｍ程度のＳｉＯ2膜１１１を形成する。
次いで、図１５に示すように、３．３Ｖ用ｎＭＯＳトランジスタの形成領域にレジスト１１２を形成し、１．２Ｖ用ｎＭＯＳトランジスタの形成領域のＳｉＯ2膜１１１を、ドライエッチングおよびウェットエッチングにより除去する。なお、このとき、ゲート電極１３２の側壁には、サイドウォールとしてＳｉＯ2膜１１１が残っていても構わない（図示せず。）。ただし、１．２Ｖ用ｎＭＯＳトランジスタでは、極浅の接合を形成するために低加速電圧でのイオン注入を行う必要があることから、Ｓｉ基板１１０上のＳｉＯ2膜１１１は、エッチングにより除去しておく。
【００９５】
レジスト１１２を除去した後、図１６に示すように、３．３Ｖ用ｎＭＯＳトランジスタの形成領域については、ｎ型の不純物をイオン注入してアニールを行い、不純物領域としてｎ型のＬＤＤ領域１２３を形成する。また、１．２Ｖ用ｎＭＯＳトランジスタの形成領域については、不純物領域として、図１６に示したように、ｐ型の不純物をイオン注入してｐ型のポケット領域１３３を形成し、ｎ型の不純物をイオン注入してｎ型のエクステンション領域１３４を形成する。なお、上記のアニールは、このポケット領域１３３とエクステンション領域１３４のイオン注入後に行うようにしてもよい。
【００９６】
次いで、図１７に示すように、低温ＣＶＤ法（５００℃程度）を用いて、全面にＳｉＯ2膜１１３を形成する。
次いで、図１８に示すように、３．３Ｖ用ｎＭＯＳトランジスタの形成領域にレジスト（図示せず。）を形成し、１．２Ｖ用ｎＭＯＳトランジスタの形成領域のドライエッチングを行って、ＳｉＯ2膜１１３からなるサイドウォールを形成する。続いて、１．２Ｖ用ｎＭＯＳトランジスタの形成領域では、ゲート電極１３２とその側壁のＳｉＯ2膜１１３をマスクにしてｎ型の不純物をイオン注入し、不純物領域としてｎ型のエクステンション領域１３５を形成する。その後、３．３Ｖ用ｎＭＯＳトランジスタの形成領域に設けたレジストを除去する。
【００９７】
なお、この工程で３．３Ｖ用ｎＭＯＳトランジスタの形成領域をレジストで被覆しておくのは、３．３Ｖ用ｎＭＯＳトランジスタの形成領域のエッチングを行ってＳｉ基板１１０が露出してしまうと、後に再度行われるサイドウォール形成工程で低温形成のサイドウォールがＳｉ基板１１０に接してしまうようになるためである。
【００９８】
次いで、図１９に示すように、低温ＣＶＤ法（５００℃程度）を用いて全面にＳｉＯ2膜１１４を形成して、そのドライエッチングを行う。これにより、３．３Ｖ用ｎＭＯＳトランジスタの形成領域においては、そのゲート電極１２２の側壁とＳｉ基板１１０上に熱酸化法または高温ＣＶＤ法を用いて形成されたＳｉＯ2膜１１１と、その外側に低温ＣＶＤ法を用いて形成されたＳｉＯ2膜１１３，１１４からなるサイドウォールが形成される。また、１．２Ｖ用ｎＭＯＳトランジスタの形成領域においては、そのゲート電極１３２の側壁に、低温ＣＶＤ法を用いて形成されたＳｉＯ2膜１１３，１１４からなるサイドウォールが形成される。
【００９９】
その後は、それらのサイドウォールとゲート電極１２２，１３２をマスクにしてｎ型の不純物をイオン注入し、ｎ型のソース・ドレイン領域１２４，１３６を形成する。そして、１０００℃〜１２００℃程度の活性化アニールを行い、シリサイド層（図示せず。）を形成して、３．３Ｖ，１．２Ｖ用ｎＭＯＳトランジスタの基本構造を完成させる。以後は、層間絶縁膜形成、コンタクト電極形成、配線層形成等を経て、３．３Ｖ，１．２Ｖ用ｎＭＯＳトランジスタが混載されたチップを完成させればよい。
【０１００】
このように、第４の実施の形態では、３．３Ｖ用ｎＭＯＳトランジスタのＬＤＤ領域１２３と低温形成のＳｉＯ2膜１１３との間に、熱酸化法または高温ＣＶＤ法を用いて形成されたＳｉＯ2膜１１１を形成してサイドウォールを構成することにより、たとえホットキャリアが生成しても、ＳｉＯ2膜１１１へのホットキャリアの蓄積が抑えられるため、ＬＤＤ領域１２３の空乏化を効果的に抑制することが可能になる。
【０１０１】
なお、この第４の実施の形態の説明では、ｎチャネル型の部分について述べたが、ｐチャネル型の部分については、常法に従い、ｎチャネル型の部分の形成と並行して形成すればよい。
【０１０２】
以上、第１から第４の実施の形態について説明したが、動作電圧の異なるＭＯＳトランジスタの組み合わせは上記のものには限定されない。すなわち、３．３Ｖ，１．２Ｖ用の組み合わせや３．３Ｖ，１．８Ｖ，１．２Ｖ用の組み合わせのほか、例えば、１．８Ｖ，１．２Ｖ用の組み合わせや３．３Ｖ，１．８Ｖ用の組み合わせのときにも、同様に適用することができる。また、ここに挙げた動作電圧は単なる例であって、上記の原理構成および形成方法は、高電圧用と低電圧用の組み合わせ、あるいは高電圧用と中電圧用と低電圧用の組み合わせに対し、同様に適用することができる。
【０１０３】
（付記１）  電界効果トランジスタを備えた半導体装置において、
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の側壁に形成されたサイドウォールと、
前記サイドウォールの下の前記半導体基板に形成された第１の不純物領域と、
前記サイドウォールの下の前記半導体基板に、前記第１の不純物領域より浅く、かつ、前記ゲート電極直下の領域から離れて形成された第２の不純物領域と、
前記第１，第２の不純物領域の外側に形成されたソース・ドレイン領域と、
を備えた電界効果トランジスタを有することを特徴とする半導体装置。
【０１０４】
（付記２）  前記第２の不純物領域は、前記第１の不純物領域より高不純物濃度であることを特徴とする付記１記載の半導体装置。
（付記３）  前記第１，第２の不純物領域および前記ソース・ドレイン領域は、同じ導電型であることを特徴とする付記１または２記載の半導体装置。
【０１０５】
（付記４）  前記第１，第２の不純物領域および前記ソース・ドレイン領域は、前記第２の不純物領域のみ異なる導電型であることを特徴とする付記１記載の半導体装置。
（付記５）  前記サイドウォールは、低温で形成された絶縁膜を用いて形成されていることを特徴とする付記１から４のいずれかに記載の半導体装置。
【０１０６】
（付記６）  前記半導体基板上に前記電界効果トランジスタと共に形成され、前記電界効果トランジスタより低電圧で動作する他の電界効果トランジスタを有し、
前記他の電界効果トランジスタは、前記電界効果トランジスタの前記第２の不純物領域の不純物プロファイルと同等の不純物プロファイルの不純物領域を有していることを特徴とする付記１から５のいずれかに記載の半導体装置。
【０１０７】
（付記７）  電界効果トランジスタを備えた半導体装置において、
半導体基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の側壁と前記半導体基板上とに高温で形成された絶縁膜を用いて形成された第１のサイドウォールと、
前記第１のサイドウォール上に低温で形成された絶縁膜を用いて形成された第２のサイドウォールと、
前記第１のサイドウォールの下の前記半導体基板に形成された不純物領域と、
前記不純物領域の外側に形成されたソース・ドレイン領域と、
を備えた電界効果トランジスタを有することを特徴とする半導体装置。
【０１０８】
（付記８）  前記半導体基板上に前記電界効果トランジスタと共に形成され、前記電界効果トランジスタより低電圧で動作する他の電界効果トランジスタを有し、
前記他の電界効果トランジスタは、少なくとも前記半導体基板と接する部分が、低温で形成された絶縁膜のみで構成されたサイドウォールを有していることを特徴とする付記７記載の半導体装置。
【０１０９】
（付記９）  動作電圧の異なる電界効果トランジスタを備えた半導体装置の製造方法において、
半導体基板の、高電圧で動作する高電圧トランジスタの形成領域と、より低電圧で動作する低電圧トランジスタの形成領域とに、それぞれゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極が形成された前記高電圧トランジスタの形成領域に不純物をイオン注入して第１の不純物領域を形成する工程と、
前記第１の不純物領域が形成された前記高電圧トランジスタの形成領域に第１のサイドウォールを形成する工程と、
前記第１のサイドウォールが形成された前記高電圧トランジスタの形成領域および前記低電圧トランジスタの形成領域に同時に不純物をイオン注入して前記第１の不純物領域より浅い第２の不純物領域を形成する工程と、
前記第２の不純物領域が形成された前記高電圧トランジスタの形成領域および前記低電圧トランジスタの形成領域に第２のサイドウォールを形成する工程と、
前記第２のサイドウォールが形成された前記高電圧トランジスタの形成領域および前記低電圧トランジスタの形成領域に不純物をイオン注入してソース・ドレイン領域を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【０１１０】
（付記１０）  前記第２の不純物領域を形成する工程においては、
前記第２の不純物領域を、前記第１の不純物領域より高不純物濃度で形成することを特徴とする付記９記載の半導体装置の製造方法。
【０１１１】
（付記１１）  前記第１の不純物領域を形成する工程と、前記第２の不純物領域を形成する工程と、前記ソース・ドレイン領域を形成する工程とにおいてイオン注入される不純物は、同じ導電型の不純物であることを特徴とする付記９または１０記載の半導体装置の製造方法。
【０１１２】
（付記１２）  前記第１の不純物領域を形成する工程と、前記第２の不純物領域を形成する工程と、前記ソース・ドレイン領域を形成する工程とにおいてイオン注入される不純物は、前記第２の不純物領域を形成する工程においてイオン注入される不純物のみが異なる導電型の不純物であることを特徴とする付記９記載の半導体装置の製造方法。
【０１１３】
（付記１３）  前記第１のサイドウォールを形成する工程においては、
前記第１のサイドウォールを、低温で形成された絶縁膜を用いて形成することを特徴とする付記９から１２のいずれかに記載の半導体装置の製造方法。
【０１１４】
（付記１４）  前記第２のサイドウォールを形成する工程においては、
前記第２のサイドウォールを、低温で形成された絶縁膜を用いて形成することを特徴とする付記９から１３のいずれかに記載の半導体装置の製造方法。
【０１１５】
（付記１５）  前記第１の不純物領域を形成する工程の前または後に、
前記ゲート電極が形成された前記低電圧トランジスタの形成領域に不純物をイオン注入する工程を有することを特徴とする付記９から１４のいずれかに記載の半導体装置の製造方法。
【図面の簡単な説明】
【０１１６】
【図１】第１の実施の形態の原理説明図である。
【図２】第１の実施の形態の第１のイオン注入工程の説明図である。
【図３】第１の実施の形態の第２のイオン注入工程の説明図である。
【図４】第１の実施の形態の第３のイオン注入工程の説明図である。
【図５】３．３Ｖ用ｎＭＯＳトランジスタの高濃度ＬＤＤ領域のドーズ量と電流劣化率の関係を示す図である。
【図６】第２の実施の形態の第１のイオン注入工程の説明図である。
【図７】第２の実施の形態の第２のイオン注入工程の説明図である。
【図８】第２の実施の形態の第３のイオン注入工程の説明図である。
【図９】第３の実施の形態の原理説明図である。
【図１０】第３の実施の形態の第１のイオン注入工程の説明図である。
【図１１】第３の実施の形態の第２のイオン注入工程の説明図である。
【図１２】第３の実施の形態の第３のイオン注入工程の説明図である。
【図１３】第４の実施の形態の原理説明図である。
【図１４】第１のＳｉＯ2膜形成工程の説明図である。
【図１５】第１のエッチング工程の説明図である。
【図１６】第１のイオン注入工程の説明図である。
【図１７】第２のＳｉＯ2膜形成工程の説明図である。
【図１８】第２のイオン注入工程の説明図である。
【図１９】第２のエッチング工程の説明図である。
【図２０】高電圧トランジスタの特性劣化現象の説明図である。
【符号の説明】
【０１１７】
１０，６０，１００  ＭＯＳトランジスタ
１１，６１，１０１  半導体基板
１２，３１，４１，５１，６２，８１，９１，１０２，１２１，１３１  ゲート酸化膜
１３，３２，４２，５２，６３，８２，９２，１０３，１２２，１３２  ゲート電極
１４，３４，３６，４５，４７，５３，５５，６４，８４，８６，９５，９７，１０４，１０５  サイドウォール
１５ａ，３３  低濃度ＬＤＤ領域
１５ｂ，３５  高濃度ＬＤＤ領域
１６，３７，４８，５６，６７，８７，９８，１０７，１２４，１３６  ソース・ドレイン領域
２０，７０，１１０  Ｓｉ基板
４３，９３，１３３  ポケット領域
４４，４６，９４，９６，１３４，１３５  エクステンション領域
５４，６５，８３，１０６，１２３  ＬＤＤ領域
６６，８５  カウンター領域
１１１，１１３，１１４  ＳｉＯ2膜
１１２  レジスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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