(57)【要約】【課題】広帯域にわたって平坦な利得を得たい。【解決手段】ミキサ回路４０は、ローカル信号および入力信号を受け、それらの信号をもとに生成された高周波信号を出力する。出力バッファ３０は、高周波信号を受ける。ミキサ回路４０の出力端子からみた出力等価回路に含まれる受動素子の定数、および出力バッファ３０の入力端子からみた入力等価回路に含まれる受動素子の定数が利用されて、所定の特性を備えるバンドパスフィルタが構成される。【選択図】図６
2008278470.tif 000002
【特許請求の範囲】
【請求項１】
ローカル信号および入力信号を受け、それらの信号をもとに生成された高周波信号を出力するミキサ回路と、
前記高周波信号を受ける出力バッファ回路と、を備え、
前記ミキサ回路の出力端子からみた出力等価回路に含まれる受動素子の定数、および前記出力バッファ回路の入力端子からみた入力等価回路に含まれる受動素子の定数が利用されて、所定の特性を備えるバンドパスフィルタが構成されることを特徴とする高周波回路。
【請求項２】
前記出力端子と前記入力端子との間に接続された段間インダクタをさらに備え、
前記ミキサ回路は、
前記入力信号をゲート端子で受ける第１ソース接地トランジスタと、
前記第１ソース接地トランジスタのドレイン端子と接続され、前記ローカル信号をゲート端子で受ける第２ソース接地トランジスタと、
前記第２ソース接地トランジスタのドレイン端子に接続され、ミキサ負荷インダクタおよびミキサ負荷容量が並列に接続された並列回路を含む共振器負荷と、を有し、
前記ミキサ回路は、前記出力端子とすべき、前記第２ソース接地トランジスタのドレイン端子から前記高周波信号を出力し、
前記出力バッファ回路は、
前記入力端子とすべきゲート端子で前記高周波信号を受け、前記高周波信号に対応する信号をソース端子から出力するドレイン接地トランジスタと、
前記ドレイン接地トランジスタのゲート端子とドレイン端子との間に挿入され、調整抵抗および調整容量が直列に接続された直列回路を含む調整回路と、
を有することを特徴とする請求項１に記載の高周波回路。
【請求項３】
前記出力端子と前記入力端子との間に接続された段間インダクタをさらに備え、
前記ミキサ回路は、
前記入力信号をゲート端子で受ける第１ソース接地トランジスタと、
前記第１ソース接地トランジスタのドレイン端子と接続され、前記ローカル信号をゲート端子で受ける第２ソース接地トランジスタと、
前記第２ソース接地トランジスタのドレイン端子に接続され、ミキサ負荷インダクタおよびミキサ負荷容量が並列に接続された並列回路を含む共振器負荷と、を有し、
前記ミキサ回路は、前記出力端子とすべき、前記第２ソース接地トランジスタのドレイン端子から前記高周波信号を出力し、
前記出力バッファ回路は、
前記入力端子とすべきゲート端子で前記高周波信号を受け、前記高周波信号に対応する信号をソース端子から出力するドレイン接地トランジスタと、
前記ドレイン接地トランジスタのゲート端子と、交流的に接地された端子との間に挿入され、調整抵抗および調整容量が直列に接続された直列回路を含む調整回路と、
を有することを特徴とする請求項１に記載の高周波回路。
【請求項４】
前記ドレイン接地トランジスタの入力インピーダンスを表す前記入力等価回路は、入力抵抗および入力容量が直列に接続された直列回路で近似され、
前記ドレイン接地トランジスタの第１内部等価抵抗、および前記第２ソース接地トランジスタのドレイン端子からみた第２内部等価抵抗は、前記バンドパスフィルタの両端の基準抵抗にそれぞれ対応づけられ、
前記バンドパスフィルタは、
前記第２ソース接地トランジスタの第１内部等価容量と、
前記ドレイン接地トランジスタの第２内部等価容量と、
前記ミキサ負荷インダクタと、
前記段間インダクタと、
前記ミキサ負荷容量と、を利用して構成されることを特徴とする請求項２または３に記載の高周波回路。
【請求項５】
前記出力端子と前記入力端子との間に接続された段間インダクタをさらに備え、
前記ミキサ回路は、
前記入力信号をゲート端子で受ける第１ソース接地トランジスタと、
前記第１ソース接地トランジスタのドレイン端子と接続され、前記ローカル信号をゲート端子で受ける第２ソース接地トランジスタと、
前記第２ソース接地トランジスタのドレイン端子に接続され、ミキサ負荷インダクタおよびミキサ負荷容量が並列に接続された並列回路を含む共振器負荷と、を有し、
前記ミキサ回路は、前記出力端子とすべき、前記第２ソース接地トランジスタのドレイン端子から前記高周波信号を出力し、
前記出力バッファ回路は、
前記入力端子とすべきゲート端子で前記高周波信号を受ける第３ソース接地トランジスタと、
前記第３ソース接地トランジスタのドレイン端子に接続されたゲート接地トランジスタと、
前記ゲート接地トランジスタのドレイン端子に接続され、出力段負荷インダクタおよび出力段負荷抵抗が直列に接続された直列回路を含む誘導性負荷と、
前記第３ソース接地トランジスタのソース端子と所定の固定電位との間に挿入されたソース側インダクタと、
前記第３ソース接地トランジスタのゲート端子とソース端子との間に挿入されたゲート−ソース間容量と、
を含むことを特徴とする請求項１に記載の高周波回路。
【請求項６】
前記出力端子と前記入力端子との間に接続された段間インダクタをさらに備え、
前記ミキサ回路は、
前記入力信号をベース端子で受ける第１エミッタ接地トランジスタと、
前記第１エミッタ接地トランジスタのコレクタ端子と接続され、前記ローカル信号をベース端子で受ける第２エミッタ接地トランジスタと、
前記第２エミッタ接地トランジスタのコレクタ端子に接続され、ミキサ負荷インダクタおよびミキサ負荷容量が並列に接続された並列回路を含む共振器負荷と、を有し、
前記ミキサ回路は、前記出力端子とすべき、前記第２エミッタ接地トランジスタのコレクタ端子から前記高周波信号を出力し、
前記出力バッファ回路は、
前記入力端子とすべきベース端子で前記高周波信号を受け、前記高周波信号に対応する信号をエミッタ端子から出力するコレクタ接地トランジスタと、
前記コレクタ接地トランジスタのベース端子とコレクタ端子との間に挿入され、調整抵抗および調整容量が直列に接続された直列回路を含む調整回路と、
を有することを特徴とする請求項１に記載の高周波回路。
【請求項７】
前記出力端子と前記入力端子との間に接続された段間インダクタをさらに備え、
前記ミキサ回路は、
前記入力信号をベース端子で受ける第１エミッタ接地トランジスタと、
前記第１エミッタ接地トランジスタのコレクタ端子と接続され、前記ローカル信号をベース端子で受ける第２エミッタ接地トランジスタと、
前記第２エミッタ接地トランジスタのコレクタ端子に接続され、ミキサ負荷インダクタおよびミキサ負荷容量が並列に接続された並列回路を含む共振器負荷と、を有し、
前記ミキサ回路は、前記出力端子とすべき、前記第２エミッタ接地トランジスタのコレクタ端子から前記高周波信号を出力し、
前記出力バッファ回路は、
前記入力端子とすべきベース端子で前記高周波信号を受け、前記高周波信号に対応する信号をエミッタ端子から出力するコレクタ接地トランジスタと、
前記コレクタ接地トランジスタのベース端子と、交流的に接地された端子との間に挿入され、調整抵抗および調整容量が直列に接続された直列回路を含む調整回路と、
を有することを特徴とする請求項１に記載の高周波回路。
【請求項８】
前記共振器負荷は、前記ミキサ負荷インダクタ、前記ミキサ負荷容量およびミキサ負荷抵抗が並列に接続された並列回路を含むことを特徴とする請求項２から７のいずれかに記載の高周波回路。
【請求項９】
所定の信号を増幅して前記ローカル信号を生成し、前記ミキサ回路に出力するローカル増幅回路をさらに備え、
前記ローカル増幅回路は、増幅段負荷インダクタおよび増幅段負荷抵抗が直列に接続された直列回路を含む誘導性負荷を有することを特徴とする請求項１から８のいずれかに記載の高周波回路。
【請求項１０】
所定の高周波信号をゲート端子で受け、前記高周波信号に対応する信号をソース端子から出力するドレイン接地トランジスタと、
前記ドレイン接地トランジスタのゲート端子とドレイン端子との間に挿入され、調整抵抗および調整容量が直列に接続された直列回路を含む調整回路と、を備え、
前記ドレイン接地トランジスタの入力インピーダンスは、前記調整抵抗の定数および前記調整容量の定数の少なくとも一方により調整されることを特徴とする高周波回路。
【請求項１１】
所定の高周波信号をゲート端子で受け、前記高周波信号に対応する信号をソース端子から出力するドレイン接地トランジスタと、
前記ドレイン接地トランジスタのゲート端子と、交流的に接地された端子との間に挿入され、調整抵抗および調整容量が直列に接続された直列回路を含む調整回路と、を備え、
前記ドレイン接地トランジスタの入力インピーダンスは、前記調整抵抗の定数および前記調整容量の定数の少なくとも一方により調整されることを特徴とする高周波回路。
【請求項１２】
前記調整抵抗の定数および前記調整容量の定数は、前記ドレイン接地トランジスタの入力インピーダンスにもとづいて定まる内部抵抗および内部容量が、所定のバンドパスフィルタの回路定数に対応するように設定されることを特徴とする請求項１０または１１に記載の高周波回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、GHz帯周波数で動作する送信回路などに適用される高周波回路に関する。
【背景技術】
【０００２】
GHz帯周波数で動作する送信回路、とくに、送信ミキサでは所望の周波数または周波数帯域で所定の変換利得を持たせるが、それ以外の周波数では利得が小さいほうが望ましい。送信回路内で発生する種々の不要波を抑制できるからである。このため、送信ミキサの負荷には、所望周波数付近で利得を増大させるような共振回路などを付与し帯域制限を行うことが一般的である。
【０００３】
しかしながら、UWB（Ultra Wide Band）などの超広帯域な通信方式では、広帯域にわたって平坦、かつ、帯域外では利得を低下させるには外部にフィルタ素子を設ける方法がある。
【０００４】
特許文献１は、広い周波数範囲において平坦な増幅特性を備える広帯域増幅器の一例を開示する。
【特許文献１】特開２００５−１７５８１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明はこうした状況に鑑みなされたものであり、その目的は、回路規模を増大させずに、広帯域にわたって平坦な利得を得ることができる高周波回路を提供することにある。
【課題を解決するための手段】
【０００６】
本発明のある態様の高周波回路は、ローカル信号および入力信号を受け、それらの信号をもとに生成された高周波信号を出力するミキサ回路と、高周波信号を受ける出力バッファ回路と、を備える。ミキサ回路の出力端子からみた出力等価回路に含まれる受動素子の定数、および出力バッファ回路の入力端子からみた入力等価回路に含まれる受動素子の定数が利用されて、所定の特性を備えるバンドパスフィルタが構成される。
【０００７】
この態様によると、別途にフィルタ素子を設けなくても、バンドパスフィルタの特性を持つ、ミキサ回路と出力バッファ回路を備えるため、回路規模を増大させずに、広帯域にわたって平坦な利得を得ることができる。
【０００８】
出力端子と入力端子との間に接続された段間インダクタをさらに備えてもよい。ミキサ回路は、入力信号をゲート端子で受ける第１ソース接地トランジスタと、第１ソース接地トランジスタのドレイン端子と接続され、ローカル信号をゲート端子で受ける第２ソース接地トランジスタと、第２ソース接地トランジスタのドレイン端子に接続され、ミキサ負荷インダクタおよびミキサ負荷容量が並列に接続された並列回路を含む共振器負荷と、を有してもよい。ミキサ回路は、出力端子とすべき、第２ソース接地トランジスタのドレイン端子から高周波信号を出力してもよい。出力バッファ回路は、入力端子とすべきゲート端子で高周波信号を受け、高周波信号に対応する信号をソース端子から出力するドレイン接地トランジスタと、ドレイン接地トランジスタのゲート端子とドレイン端子との間に挿入され、調整抵抗および調整容量が直列に接続された直列回路を含む調整回路と、を有してもよい。「調整回路」は、ドレイン接地トランジスタのゲート端子と、交流的に接地された端子との間に挿入されてもよい。「ソース端子」を「エミッタ端子」、「ゲート端子」を「ベース端子」、および「ドレイン端子」を「コレクタ端子」に読み替えてもよい。「入力信号」、「ローカル信号」、および「高周波信号」が「ベース端子」に入力される場合、電流値で入力されてもよい。この態様によると、２次Butterworth型バンドパスフィルタを構成することができる。
【０００９】
ドレイン接地トランジスタの入力インピーダンスを表す入力等価回路は、入力抵抗および入力容量が直列に接続された直列回路で近似され、ドレイン接地トランジスタの第１内部等価抵抗、および第２ソース接地トランジスタのドレイン端子からみた第２内部等価抵抗は、バンドパスフィルタの両端の基準抵抗にそれぞれ対応づけられ、バンドパスフィルタは、第２ソース接地トランジスタの第１内部等価容量と、ドレイン接地トランジスタの第２内部等価容量と、ミキサ負荷インダクタと、段間インダクタと、ミキサ負荷容量と、を利用して構成されてもよい。
【００１０】
所定の信号を増幅してローカル信号を生成し、ミキサ回路に出力するローカル増幅回路をさらに備えてもよい。ローカル増幅回路は、増幅段負荷インダクタおよび増幅段負荷抵抗が直列に接続された直列回路を含む誘導性負荷を有してもよい。この態様によると、変換利得の周波数特性を調整することができる。
【００１１】
出力端子と入力端子との間に接続された段間インダクタをさらに備えてもよい。ミキサ回路は、入力信号をゲート端子で受ける第１ソース接地トランジスタと、第１ソース接地トランジスタのドレイン端子と接続され、ローカル信号をゲート端子で受ける第２ソース接地トランジスタと、第２ソース接地トランジスタのドレイン端子に接続され、ミキサ負荷インダクタおよびミキサ負荷容量が並列に接続された並列回路を含む共振器負荷と、を有してもよい。ミキサ回路は、出力端子とすべき、第２ソース接地トランジスタのドレイン端子から高周波信号を出力してもよい。出力バッファ回路は、入力端子とすべきゲート端子で高周波信号を受ける第３ソース接地トランジスタと、第３ソース接地トランジスタのドレイン端子に接続されたゲート接地トランジスタと、ゲート接地トランジスタのドレイン端子に接続され、出力段負荷インダクタおよび出力段負荷抵抗が直列に接続された直列回路を含む誘導性負荷と、第３ソース接地トランジスタのソース端子と所定の固定電位との間に挿入されたソース側インダクタと、第３ソース接地トランジスタのゲート端子とソース端子との間に挿入されたゲート−ソース間容量と、を含んでもよい。この態様によると、所定の帯域において高い変換利得を得ることができる。
【００１２】
共振器負荷は、ミキサ負荷インダクタ、ミキサ負荷抵抗およびミキサ負荷容量が並列に接続された並列回路を含んでもよい。この態様によると、変換利得の周波数特性を調整することができる。
【００１３】
本発明の別の態様もまた、高周波回路である。この高周波回路は、所定の高周波信号をゲート端子で受け、高周波信号に対応する信号をソース端子から出力するドレイン接地トランジスタと、ドレイン接地トランジスタのゲート端子とドレイン端子との間に挿入され、調整抵抗および調整容量が直列に接続された直列回路を含む調整回路と、を備える。ドレイン接地トランジスタの入力インピーダンスは、調整抵抗の定数および調整容量の定数の少なくとも一方により調整される。「調整回路」は、ドレイン接地トランジスタのゲート端子と、交流的に接地された端子との間に挿入されてもよい。
【００１４】
この態様によると、入力される高周波信号に対して、回路規模を増大させずに、広帯域にわたって平坦な出力信号を生成することができる。
【００１５】
調整抵抗の定数および調整容量の定数は、ドレイン接地トランジスタの入力インピーダンスにもとづいて定まる内部抵抗および内部容量が、所定のバンドパスフィルタの回路定数に対応するように設定されてもよい。
【００１６】
なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１７】
本発明によれば、回路規模を増大させずに、広帯域にわたって平坦な利得を得ることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００１９】
以下、本発明の実施の形態に係る広帯域な送信ミキサ回路の概要について説明する。この広帯域な送信ミキサ回路は、シリコンＲＦＩＣ（Radio Frequency Integrated Circuit）に適しており、ギルバート型ミキサ、ミキサ出力バッファとしてドレイン接地ＦＥＴ（以下、適宜、ＣＤＦと表記する）、およびローカルバッファアンプを備える。より具体的には、ミキサ負荷とミキサ出力バッファ間で所望の帯域を有するＢＰＦ（Band-Pass Filter）を設けて、広帯域な送信回路を実現する。
【００２０】
このような構成にて、第１に、ドレイン接地ＦＥＴ（Field Effect Transistor）のドレイン−ゲート間に調整抵抗および調整容量で構成される直列調整回路を設ける。これにより、当該ドレイン接地ＦＥＴの入力等価回路を所望の抵抗および容量で構成される直列回路と見なすことができる。なお、後述するように調整回路は必ずしも帰還を形成する回路構成に限らないが、以下、帰還を形成する回路構成を中心に説明するため、帰還を形成しない回路構成についても便宜的に帰還回路（調整抵抗、調整容量についても同様）と表記する。
【００２１】
第２に、ギルバート型ミキサのＲＦ信号出力端子は、ミキサを構成するＦＥＴのドレイン端子であり、抵抗と容量の並列回路と近似できることを利用して、これらの内部等価回路も含めて所望の帯域を持つＢＰＦ特性が得られるようにする。すなわち、ミキサのＲＦ信号出力端子と電源との間に、抵抗、容量およびインダクタで構成される並列回路を設ける。それと共に、ＲＦ信号出力端子とミキサ出力バッファとの間にインダクタを設けてＢＰＦ特性を実現する。第３に、ローカルバッファアンプの負荷回路を調整することで帯域内の平坦性を得る。
【００２２】
以下、実施の形態に係る広帯域な送信ミキサ回路の原理を示す。
まず、ＢＰＦの構成方法について説明する（I）。
集中定数素子Ｌ、Ｃで構成するＢＰＦは中心周波数、帯域および次数が重要な設計項目であり、より詳細には通過特性によりButterworth型やChebyshev型などに分類され、型式によってインダクタＬの値、容量Ｃの値を決定できる。
【００２３】
図１は、実施の形態で使用する２次Butterworth型ＢＰＦ１０の回路構成を示す。２次Butterworth型ＢＰＦ１０は、入力抵抗Ｒｉと出力抵抗Ｒｏとの間に、第２インダクタＬ２および第２容量Ｃ２で構成される直列回路が挿入される。入力抵抗Ｒｉと第２インダクタＬ２との接続点とグラウンドとの間に第１容量Ｃ１と第１インダクタＬ１が並列に挿入される。
【００２４】
入力抵抗Ｒｉおよび出力抵抗Ｒｏは基準インピーダンスであり、両者共に５０Ωに設定されることが一般的である。また、第１インダクタＬ１、第１容量Ｃ１、第２インダクタＬ２および第２容量Ｃ２の値は、下記式（１）のように定義される。なお、下記式（１）において、ωＬは低域側遮断周波数、ωＨは高域側遮断周波数、ωＢＷは帯域幅、およびωＣは中心周波数をそれぞれ表す角周波数である。
【数１】
2008278470.tif 000003
【００２５】
図２は、２次Butterworth型ＢＰＦ１０の周波数特性を示す。図２（ａ）は２次Butterworth型ＢＰＦ１０の反射特性を示し、図２（ｂ）は２次Butterworth型ＢＰＦ１０の通過特性を示す。低域側遮断周波数を表す各周波数ωＬを２．５ＧＨｚ、高域側遮断周波数を表す各周波数ωＨを６ＧＨｚに設定する例を示す。このとき、第１インダクタＬ１＝１．３１３ｎＨ、第１容量Ｃ１＝１．２８６ｐＦ、第２インダクタＬ２＝３．２１５ｎＨ、および第２容量Ｃ２＝０．５２５ｐＦである。なお、図２では、片側の基準インピーダンスを５０Ωに固定し、もう一方の基準インピーダンスを５０、１００、１５０、または２００Ωと変化させている。基準インピーダンスの片方を変化させると、中心周波数で最小値を持つ伝送特性が得られる。
【００２６】
以上説明したように、ギルバート型ミキサとミキサ出力バッファとの間で図１に示すようなＢＰＦ回路が構成できれば、所望の帯域で動作する送信ミキサ回路が実現できる。なお、出力抵抗Ｒｏは５０Ωでなくともよく、両端の基準インピーダンスは相違していてもよい。
【００２７】
つぎに、ミキサ出力バッファの入力等価回路について説明する（II）。
一般的な構成として、ミキサ後段に、ドレイン端子が交流的に接地されたドレイン接地ＦＥＴによるバッファ回路が挿入される。ここでは、ＣＤＦのゲート−ドレイン間に帰還抵抗Ｒｆおよび帰還容量Ｃｆが直列に接続された直列回路で構成される帰還回路を設け、これらの値を調整することにより、ＣＤＦの入力等価回路が抵抗および容量が直列に接続された直列回路で表現できることを示す。
【００２８】
図３は、帰還回路を設けたドレイン接地ＦＥＴの入力インピーダンスを求めるための原理図である。図３（ａ）は、実施の形態に係る出力バッファ３０の回路構成を示す。出力バッファ３０は、ドレイン接地ＦＥＴ３２、定電流源３４および帰還回路を備える。ドレイン接地ＦＥＴ３２は、ｎチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成される。以下、本明細書ではとくに注記しない限り、ＦＥＴはｎＭＯＳＦＥＴで構成されるものとする。
【００２９】
ドレイン接地ＦＥＴ３２のドレイン端子は電源に接続され、ソース端子は、一端がグラウンドに接続された定電流源３４に接続される。ドレイン接地ＦＥＴ３２は、ゲート端子から入力信号を受けて、ソース端子から信号を出力する。ゲート−ドレイン間には、帰還抵抗Ｒｆおよび帰還容量Ｃｆが直列に接続された直列回路で構成される帰還回路が接続される。
【００３０】
図３（ｂ）は、実施の形態に係る出力バッファ３０の等価回路を示す。以下、当該帰還回路を装荷した出力バッファ３０の入力インピーダンスを求める。まず、ドレイン接地ＦＥＴ３２単体について、高周波帯域で影響の大きいゲート−ソース間寄生容量Ｃｇｓおよびドレイン−ソース間寄生容量Ｃｄｓを考慮した場合の入力インピーダンスＺｉｎを求める。その後、当該入力インピーダンスＺｉｎと上記帰還回路のインピーダンスＺｆとの合成インピーダンスＺｔｏｔａｌを求める。
【００３１】
ドレイン接地ＦＥＴ３２単体の入力インピーダンスＺｉｎを求めるための回路方程式を下記式（２）に示す。
【数２】
2008278470.tif 000004
【００３２】
上記式（２）を解くことにより、ドレイン接地ＦＥＴ３２単体の入力インピーダンスＺｉｎを下記式（３）で求めることができる。
【数３】
2008278470.tif 000005
【００３３】
ところで、ドレイン−ソース間寄生容量Ｃｄｓは数１００ｆＦの大きさ、負荷抵抗ＲＬは数１０Ωの大きさであり、ＧＨｚ帯周波数を想定すると、下記式（４）に示す近似式が成り立ち、入力インピーダンスＺｉｎを簡略化することができる。
【数４】
2008278470.tif 000006
【００３４】
最後に、ドレイン接地ＦＥＴ３２単体の入力インピーダンスＺｉｎと帰還回路のインピーダンスＺｆの合成インピーダンスＺｔｏｔａｌは下記式（５）で表される。
【数５】
2008278470.tif 000007
【００３５】
以上説明したように、合成インピーダンスＺｔｏｔａｌの計算式は複雑であり、直感的に理解することが難しい。そこで、数値計算とその特性図を用いて、帰還回路を設けたドレイン接地ＦＥＴ３２の入力インピーダンスの挙動を説明する。なお、入力等価回路を入力抵抗Ｒｉｎおよび入力容量Ｃｉｎが直列に接続された直列回路で近似し、入力容量Ｃｉｎおよび入力抵抗Ｒｉｎを下記式（６）で抽出する。
【数６】
2008278470.tif 000008
【００３６】
図４は、帰還回路を設けたドレイン接地ＦＥＴの入力等価回路の抽出例を示す。図４（ａ）は帰還容量Ｃｆ＝０ｐＦで帰還回路がない場合を示し、図４（ｂ）は帰還容量Ｃｆ＝０．５ｐＦ、帰還抵抗Ｒｆ＝５０Ωの場合を示し、図４（ｃ）は帰還容量Ｃｆ＝０．５ｐＦ、帰還抵抗Ｒｆ＝１００Ωの場合を示す。ここで、負荷抵抗ＲＬ＝５０Ω、ゲート−ソース間寄生容量Ｃｇｓ＝ドレイン−ソース間寄生容量Ｃｄｓ＝０．２ｐＦ、相互コンダクタンスｇｍ＝２５ｍＳであるとする。
【００３７】
図４（ａ）に示すように、帰還回路がない場合は、入力容量Ｃｉｎの値は約９０ｆＦと小さく、入力抵抗Ｒｉｎの値にいたっては負値を示す。これは、主に負荷抵抗ＲＬおよび相互コンダクタンスｇｍの値による影響である。図４（ｂ）では、３〜５ＧＨｚの帯域で、入力抵抗Ｒｉｎの値が数１０Ω、入力容量Ｃｉｎの値が数１００ｆＦでほぼ一定となっている。図４（ｃ）では、３〜５ＧＨｚの帯域で、入力抵抗Ｒｉｎはさらに高い値でほぼ一定となる。
【００３８】
このように、帰還回路を設けることにより、ドレイン接地ＦＥＴ３２の入力等価回路が、入力抵抗Ｒｉｎと入力容量Ｃｉｎが直列に接続された直列等価回路で表すことができることが示せた。実際には、様々な寄生成分を付与したＦＥＴ高周波モデルを使用して回路を設計するため、ここで示した数値計算を基にするより、高周波回路シミュレータを用いた最適化により、入力容量Ｃｉｎおよび入力抵抗Ｒｉｎの値を求めることが実用的である。
【００３９】
たとえば、図４（ｃ）の条件では、３〜５ＧＨｚの帯域で、入力抵抗Ｒｉｎの値は約７０Ωでほぼ一定となるが、入力容量Ｃｉｎの値は５２６ｆＦ〜４４７ｆＦの数値範囲を有している。したがって、入力抵抗Ｒｆの値が高いと、入力容量Ｃｉｎの値の周波数依存性が強くなるため、入力抵抗Ｒｆの値があまり高くならないことが望ましい。このように、抵抗値や容量値がほぼ一定とならない場合、所望の帯域内での平均値や中央値で代表させることが実用的である。本原理説明では、簡略化したモデルを用いており、実際の高周波モデルを用いた場合と数値例に隔たりがあることを注記しておく。
【００４０】
つぎに、ミキサのＲＦ信号出力端の出力等価回路について説明する（III）。
図５は、ミキサ出力端子から見た等価回路を示す。図５に示すように、ミキサのＲＦ信号出力端のＦＥＴの等価回路は、ドレイン−ソース間寄生抵抗Ｒｄｓおよびドレイン−ソース間寄生容量Ｃｄｓの並列回路で近似することができる。つぎに、ミキサの負荷として、ＲＦ信号出力端子と電源との間に、ミキサ負荷抵抗Ｒｍ、ミキサ負荷容量Ｃｍおよびミキサ負荷インダクタＬｍで構成される並列回路を設けると、ミキサ出力側から見た回路定数は下記式（７）で表される。なお、図５はゲート−ソース間寄生容量Ｃｇｓも示している。
【数７】
2008278470.tif 000009
【００４１】
上記式（７）が成り立つのは、電源電圧を供給する端子が交流的に接地されており、ＦＥＴの内部容量および内部抵抗と、負荷回路の容量および抵抗が並列に接続されていると見なすことができるためである。
【００４２】
以上、（II）〜（III）の説明により、帰還回路を設けたＣＤＦの入力等価回路は、入力抵抗Ｒｉｎおよび入力容量Ｃｉｎが直列に接続された直列回路、ならびにミキサ出力端が出力容量Ｃｏｕｔ、出力抵抗Ｒｏｕｔおよび出力インダクタＬｏｕｔが並列に接続された並列回路で表現されることが可能である。ミキサ出力端子とＣＤＦの入力端子との間に第２インダクタＬ２を挿入することにより、（I）で述べた２次ＢＰＦの構成と同じになる。たとえば、上記式（１）に基づいて、下記式（８）のように設定すれば、２次Butterworth型ＢＰＦが構成されることになる。これらの回路定数を設定することは、後述する実施例に示すように比較的自由である。
【数８】
2008278470.tif 000010
【００４３】
つぎに、変換利得の周波数特性について説明する（IV）。
図６は、実施の形態に係る送信ミキサ回路６０の全体構成を示す。送信ミキサ回路６０は、ローカルバッファアンプ５０、ミキサ回路４０および出力バッファ３０を備える。ローカルバッファアンプ５０は、それぞれ誘導性負荷を備えた差動構成のカスコードＦＥＴを有する。
【００４４】
当該カスコードＦＥＴは、差動対をなすソース接地ＦＥＴおよび差動対をなすゲート接地ＦＥＴを含み、実効的な出力抵抗を大きくして、利得を増大させることができる。当該ソース接地ＦＥＴは、第１ＦＥＴ５１および第２ＦＥＴ５２を含む。第１ＦＥＴ５１および第２ＦＥＴ５２のソース端子はグラウンドに接続し、第１ＦＥＴ５１のゲート端子に第１ローカル入力信号ＬＯｉｎ１が入力され、第２ＦＥＴ５２のゲート端子に第２ローカル入力信号ＬＯｉｎ２が入力される。
【００４５】
当該ゲート接地ＦＥＴは、差動対をなす第３ＦＥＴ５３および第４ＦＥＴ５４をさらに含む。第３ＦＥＴ５３および第４ＦＥＴ５４のソース端子は第１ＦＥＴ５１および第２ＦＥＴ５２のドレイン端子にそれぞれ接続される。第３ＦＥＴ５３および第４ＦＥＴ５４のゲート端子には所定の固定電位が印加される。第３ＦＥＴ５３および第４ＦＥＴ５４のゲート端子とグラウンドとの間にそれぞれバイパス容量ＣＢが接続される。第３ＦＥＴ５３および第４ＦＥＴ５４のドレイン端子は、上記誘導性負荷に接続される。
【００４６】
当該誘導性負荷は、第３ＦＥＴ５３および第４ＦＥＴ５４のドレイン端子と電源Ｖｄｄとの間に接続され、負荷抵抗ＲＬおよび負荷インダクタＬＬが直列に接続された直列回路で構成される。ローカルバッファアンプ５０の差動出力信号は、それぞれカップリング容量ＣＣを介してミキサ回路４０に入力される。
【００４７】
ミキサ回路４０は、ギルバートセル型のミキサである。ミキサ回路４０は、差動対をなすソース接地ＦＥＴを備える。当該ソース接地ＦＥＴは、第５ＦＥＴ４３および第６ＦＥＴ４４を含む。第５ＦＥＴ４３および第６ＦＥＴ４４のソース端子は、それぞれソース−接地間抵抗Ｒｓｈを介して、一端がグラウンドに接続されたテール定電流源４１に接続される。第５ＦＥＴ４３および第６ＦＥＴ４４のゲート端子には、それぞれ第１中間信号ＩＦｉｎ１および第２中間信号ＩＦｉｎ２が入力される。
【００４８】
ミキサ回路４０は、差動対をなす第７ＦＥＴ４５および第８ＦＥＴ４６、ならびに差動対をなす第９ＦＥＴ４７および第１０ＦＥＴ４８をさらに備える。第７ＦＥＴ４５および第８ＦＥＴ４６のソース端子は第５ＦＥＴ４３のドレイン端子に共通に接続される。同様に、第９ＦＥＴ４７および第１０ＦＥＴ４８のソース端子は第６ＦＥＴ４４のドレイン端子に共通に接続される。
【００４９】
第７ＦＥＴ４５および第１０ＦＥＴ４８のゲート端子にはローカルバッファアンプ５０からの差動出力信号の一方が入力される。第８ＦＥＴ４６および第９ＦＥＴ４７のゲート端子にはローカルバッファアンプ５０からの差動出力信号の他方が入力される。第７ＦＥＴ４５のドレイン端子と第９ＦＥＴ４７のドレイン端子とが接続され、その共通の出力端子は共振器負荷に接続される。同様に、第８ＦＥＴ４６のドレイン端子と第１０ＦＥＴ４８のドレイン端子とが接続され、その共通の出力端子は共振器負荷に接続される。
【００５０】
それぞれの共振器負荷は、ミキサ負荷抵抗Ｒｍ、ミキサ負荷容量Ｃｍおよびミキサ負荷インダクタＬｍが並列に接続された並列回路で構成され、当該出力端子と電源Ｖｄｄとの間に接続される。ミキサ回路４０の差動出力信号は、それぞれ第２インダクタＬ２を介して出力バッファ３０に入力される。
【００５１】
出力バッファ３０は、上記図３で説明した回路を差動構成にした回路である。出力バッファ３０は、差動対をなす第１ドレイン接地ＦＥＴ３２および第２ドレイン接地ＦＥＴ３３を備える。第１ドレイン接地ＦＥＴ３２および第２ドレイン接地ＦＥＴ３３のドレイン端子は電源Ｖｄｄに接続される。
【００５２】
第１ドレイン接地ＦＥＴ３２のゲート端子にはミキサ回路４０からの差動出力信号の一方が入力される。第２ドレイン接地ＦＥＴ３３のゲート端子にはミキサ回路４０からの差動出力信号の他方が入力される。第１ドレイン接地ＦＥＴ３２および第２ドレイン接地ＦＥＴ３３のゲート−ドレイン間には、帰還抵抗Ｒｆおよび帰還容量Ｃｆが直列に接続された直列回路で構成される帰還回路がそれぞれ接続される。第１ドレイン接地ＦＥＴ３２および第２ドレイン接地ＦＥＴ３３のソース端子は、一端がグラウンドに接続された定電流源３４、３５にそれぞれ接続される。出力バッファ３０の出力信号である、第１送信信号ＲＦｏｕｔ１および第２送信信号ＲＦｏｕｔ２は、電力増幅器およびアンテナなどを介して送信される。
【００５３】
以下、送信ミキサ回路６０の伝達関数を導出するため、図６に示した回路を図７のようにモデル化する。
図７は、実施の形態に係る送信ミキサ回路６０における変換利得の周波数特性を説明するための原理図である。なお、ミキサ回路４０と出力バッファ３０との間に２次Butterworth型ＢＰＦが形成されるように、あらかじめ各回路定数が設定されているものとする。また、基準インピーダンスが異なる場合も想定して、ＢＰＦ両端の出力抵抗Ｒｏ、入力側抵抗ＲＭは別変数とした。図７に示した等価回路の回路方程式は、下記式（９）のようになる。
【数９】
2008278470.tif 000011
【００５４】
したがって、伝達関数は下記式（１０）で書ける。
【数１０】
2008278470.tif 000012
【００５５】
上記式（１０）を解く際、上記式（１）の関係も利用すると、伝達関数を求めることができる。
【数１１】
2008278470.tif 000013
【００５６】
上記式（１１）に示すように、送信ミキサ回路６０全体の伝達関数は複雑であり、数値計算およびその特性図を用いて挙動を説明する。
図８は、変換利得の周波数特性を示す。図８（ａ）は入力側抵抗ＲＭ＝５０Ω、図８（ｂ）は入力側抵抗ＲＭ＝２００Ωの場合である。共通する定数は、ローカルバッファアンプ５０に含まれるＦＥＴの相互コンダクタンスｇｍ１＝２５．９３ｍＳ、ミキサ回路４０に含まれるＦＥＴの相互コンダクタンスｇｍ２＝２．０８３ｍＳ、入力容量Ｃｉｎ＝０．４６８ｐＦ、負荷抵抗ＲＬ＝７０Ω、出力抵抗Ｒｏ＝５０Ω、帯域ｆｂｗ＝３．５ＧＨｚ、および中心周波数ｆｃ＝３．８７３ＧＨｚである。図中、真ん中の曲線は伝達関数の第１項、下の曲線は第２項、および上の曲線は全体特性を示している。
【００５７】
図８（ａ）に示すように、出力抵抗Ｒｏ＝入力側抵抗ＲＭ＝５０Ωの場合、伝達関数の第１項は平坦であるが、合計特性は特定の周波数付近で利得が大きくなる。図８（ｂ）に示すように、入力側抵抗Ｒｍを１００Ωと高くし、伝達関数の第１項にリップルを設けることにより、合計特性を平坦にすることができる。入力側抵抗ＲＭの値の調整はミキサ負荷抵抗Ｒｍの値を調整すればよく、その最大値はミキサ負荷抵抗Ｒｍを取り除くことで得られ、ＦＥＴの出力抵抗となるドレイン−ソース間抵抗Ｒｄｓと等しくなる。
【００５８】
以上説明したように、ローカルバッファアンプ５０の負荷回路、ミキサ回路４０および出力バッファ３０間に構成されるＢＰＦによって、所望の帯域で平坦な利得特性を実現することができる。
【００５９】
なお、上述したミキサ出力バッファの入力インピーダンスの導出過程では、帰還抵抗Ｒｆおよび帰還容量Ｃｆが直列に接続された直列回路の一端をドレイン接地ＦＥＴのゲート端子に接続し、その他端を接地電位と仮定している（図３参照）。即ち、当該直列回路の他端は接地端子、または交流的に接地電位となっている電源端子に接続されても、当該ミキサ出力バッファの入力インピーダンスを調整できる効果は同等である。従って、当該直列回路はドレイン接地ＦＥＴのゲート端子と、接地端子間に挿入されてもよいし、ドレイン接地ＦＥＴのゲート端子と電源端子間に挿入されてもよい。
【００６０】
以下、上述した実施の形態で説明した原理を利用した実施例について説明する。
まず、実施例１について説明する。
図９は、実施例１に係る送信ミキサ回路９０の全体構成を示す。図９に示す送信ミキサ回路９０は、図６に示した送信ミキサ回路６０をさらに具体化したものである。以下、具体化した部分について説明する。以下の説明では、所望帯域は３〜５ＧＨｚに設定されているものとする。
【００６１】
ローカルバッファアンプ５０にて、第１ＦＥＴ５１および第２ＦＥＴ５２のゲート端子には、それぞれバイアス印加用抵抗Ｒｂを介して第１固定電圧Ｖｇ１がバイアス電圧として印加される。第３ＦＥＴ５３および第４ＦＥＴ５４のゲート端子には、それぞれバイアス印加用抵抗Ｒｂを介して第２固定電圧Ｖｇ２がバイアス電圧として印加される。
【００６２】
ここで、第１ＦＥＴ５１、第２ＦＥＴ５２、第３ＦＥＴ５３および第４ＦＥＴ５４のゲート長を０．１８ｕｍ、ゲート幅を１００ｕｍに設定する。また、電源電圧Ｖｄｄを１．８Ｖ、第１ＦＥＴ５１および第２ＦＥＴ５２のゲート電圧を０．６２Ｖ、第３ＦＥＴ５３および第４ＦＥＴ５４のゲート電圧を１．５Ｖ、ならびに全動作電流を６．１ｍＡに設定する。
【００６３】
ミキサ回路４０にて、テール定電流源４１は、バイアス印加用抵抗Ｒｂを介して第３固定電圧Ｖｇ３がバイアス電圧としてゲート端子に印加されるテールＦＥＴ４２で構成される。第５ＦＥＴ４３および第６ＦＥＴ４４のゲート端子には、それぞれバイアス印加用抵抗Ｒｂを介して第４固定電圧Ｖｇ４がバイアス電圧として印加される。第７ＦＥＴ４５、第８ＦＥＴ４６、第９ＦＥＴ４７および第１０ＦＥＴ４８のゲート端子には、それぞれバイアス印加用抵抗Ｒｂを介して第５固定電圧Ｖｇ５がバイアス電圧として印加される。
【００６４】
ここで、テールＦＥＴ４２、第５ＦＥＴ４３、第６ＦＥＴ４４、第７ＦＥＴ４５、第８ＦＥＴ４６、第９ＦＥＴ４７および第１０ＦＥＴ４８のゲート長を０．１８ｕｍに設定する。テールＦＥＴ４２のゲート幅を３００ｕｍ、第５ＦＥＴ４３および第６ＦＥＴ４４のゲート幅を３００ｕｍ、ならびに第７ＦＥＴ４５、第８ＦＥＴ４６、第９ＦＥＴ４７および第１０ＦＥＴ４８のゲート幅を２００ｕｍに設定する。また、電源電圧を１．８Ｖ、テールＦＥＴ４２のゲート電圧を０．６２Ｖ、第５ＦＥＴ４３および第６ＦＥＴ４４のゲート電圧を１．１２Ｖ、第７ＦＥＴ４５、第８ＦＥＴ４６、第９ＦＥＴ４７および第１０ＦＥＴ４８のゲート電圧を１．５５Ｖ、ならびに全動作電流を７．２１ｍＡに設定する。
【００６５】
出力バッファ３０にて、定電流源３４、３５はそれぞれソース側抵抗Ｒｓで構成される。第１ドレイン接地ＦＥＴ３２および第２ドレイン接地ＦＥＴ３３のゲート長を０．１８ｕｍ、ゲート幅を２００ｕｍに設定する。また、電源電圧を１．８Ｖ、ゲート電圧を１．８Ｖ、ならびに全動作電流を３．３４ｍＡに設定する。さらに、ソース側抵抗Ｒｓの値を７００Ωに設定する。
【００６６】
上述したように、実際には高周波ＭＯＳＦＥＴの動作を精度よく表現するために、多くの寄生成分を含んだモデルが使用される。このため、帰還回路を設けたＣＤＦの入力等価回路の導出には高周波シミュレータを用いた最適化による決定方法が実用的である。
【００６７】
図１０は、帰還回路を設けたドレイン接地ＦＥＴの入力等価回路定数を示す。図１０（ａ）は入力抵抗Ｒｉｎの帰還容量Ｃｆおよび帰還抵抗Ｒｆに対する依存性を示し、図１０（ｂ）は入力容量Ｃｉｎの帰還容量Ｃｆおよび帰還抵抗Ｒｆに対する依存性を示す。ここで、帰還抵抗Ｒｆの値が大きいほど、入力抵抗Ｒｉｎの値の周波数依存性が無視できなくなる。したがって、単純な入力抵抗Ｒｉｎおよび入力容量Ｃｉｎが直列に接続された直列回路で近似することができなくなってくる。たとえば、帰還抵抗Ｒｆの値が１００Ω以上の値は実用的ではない。
【００６８】
つぎに、ＢＰＦ回路定数の決定する。３〜５ＧＨｚ帯が所望動作帯域であるので、２．５〜６ＧＨｚをＢＰＦ帯域に設定する。この場合、中心周波数は３．８７３ＧＨｚと変化せず、帯域幅が３．５ＧＨｚとなる。このときの２次Ｂutterworth型ＢＰＦの回路定数は下記表１のようになる。
【表１】
2008278470.tif 000014
【００６９】
上記表１で与えられる第１インダクタＬ１、第１容量Ｃ１、第２インダクタＬ２および第２容量Ｃ２を実現できるように、出力バッファ３０の帰還抵抗Ｒｆおよび帰還容量Ｃｆをそれぞれ８０Ω、０．５ｐＦに設定し、出力バッファ３０の入力等価回路として、入力抵抗Ｒｉｎを約５０Ω、入力容量Ｃｉｎを約０．５２ｐＦとなるように設定する。
【００７０】
つぎに、ミキサ回路４０のＲＦ信号出力端子、すなわち第７ＦＥＴ４５、第８ＦＥＴ４６、第９ＦＥＴ４７および第１０ＦＥＴ４８のドレイン端子から見た出力等価回路は、本実施例の場合、ドレイン−ソース間容量Ｃｄｓ＝０．３１５５ｐＦ、ドレイン−ソース間抵抗Ｒｄｓ＝３４０．１Ωの並列回路で近似できる。したがって、負荷回路を構成する、ミキサ負荷抵抗Ｒｍを５８．６Ω、ミキサ負荷容量Ｃｍを０．９７１ｐＦに設定し、上記式（７）に基づく合成値が第１容量Ｃ１、出力抵抗Ｒｏとほぼ一致するように設定する。なお、ミキサ負荷インダクタＬｍにはＬ１＝３．２１５ｎＨを与え、ミキサ回路４０の出力端子および出力バッファ３０の入力端子間の第２インダクタＬ２にはＬ２＝１．３１３ｎＨを与えた。
【００７１】
最後に、変換利得の周波数依存性に鑑みて、ローカルバッファアンプ５０の負荷回路として、負荷抵抗ＲＬを３０Ω、負荷インダクタＬＬを２．５ｎＨに設定する。
【００７２】
図１１は、実施例１に係る送信ミキサ回路９０の周波数特性を示す。３〜５ＧＨｚで−４ｄＢ以上の変換利得が得られ、３ｄＢ帯域幅が２．７ＧＨｚであることがわかる。また、４ＧＨｚ付近で変換利得は最大値−２．９ｄＢをとる。変換利得を高くしていないのは、利得より線形性を重視している点、ミキサ回路４０の第５ＦＥＴ４３および第６ＦＥＴ４４のソース端子とグラウンド間にソース−接地間抵抗Ｒｓｈ（図９では、３０Ω）を装荷している点を考慮したためである。
【００７３】
以上説明したように、本実施例によれば、ミキサ回路４０と出力バッファ３０との間にＢＰＦ特性を持たせたことにより、所望の帯域で平坦な利得特性を実現することができる。また、フィルタ素子を別途に設ける必要がないため、回路規模の増大を抑制しつつ、実現することができる。
【００７４】
つぎに、実施例２について説明する。
実施例２では、ＢＰＦの基準インピーダンスの一端を変化させた場合について示す。実施例１との相違点は、ミキサ回路４０の負荷回路のうち、ミキサ負荷抵抗Ｒｍを取り外している点である。このため、ＢＰＦの一端の基準インピーダンスの値が、ＦＥＴのドレイン−ソース間抵抗Ｒｄｓの値と等しくなり、上述したように利得の平坦化が図れることがわかる。また、ローカルバッファアンプ５０の負荷回路である負荷抵抗ＲＬをあわせて４０Ωに変更する。なお、負荷インダクダＬＬは変更せずに２．５ｎＨのままである。
【００７５】
図１２は、実施例２に係る送信ミキサ回路の周波数特性を示す。３〜５ＧＨｚ帯で変換利得が１．２〜１．７ｄＢであり、約０．５ｄＢの利得偏差を実現している。なお、本実施例ではミキサ負荷抵抗Ｒｍを取り外したが、利得平坦性を調整するために、ミキサ負荷抵抗Ｒｍを取り外さずに適切な値に調整してもよい。たとえば、５０Ω以上の比較的高い値が望ましい。実施例２によれば、ミキサ負荷抵抗Ｒｍを調整することにより、所定の帯域における利得偏差を調整することができる。
【００７６】
つぎに、実施例３について説明する。
実施例３は、上述した帰還回路を設けたドレイン接地ＦＥＴで構成された出力バッファ３０の代替として、カスコード接続ＦＥＴで構成された出力バッファを用いる。
【００７７】
図１３は、実施例３に係る出力バッファ７０の回路構成を示す。実施例３に係る出力バッファ７０は、カスコード接続ＦＥＴおよび誘導性負荷を備える。カスコード接続ＦＥＴは、ソース接地ＦＥＴ７２およびゲート接地ＦＥＴ７４を含む。
【００７８】
ソース接地ＦＥＴ７２のソース端子は、一端がグラウンドに接続されたソース側インダクタＬｓに接続される。ソース接地ＦＥＴ７２のゲート端子にはミキサ回路からの出力信号がカップリング容量ＣＣを介して入力される。また、ソース接地ＦＥＴ７２のゲート端子にはバイアス印加用抵抗Ｒｂを介して第６固定電圧Ｖｇ６がバイアス電圧として印加される。ソース接地ＦＥＴ７２のゲート−ソース間にゲート−ソース間容量Ｃｇが接続される。
【００７９】
ゲート接地ＦＥＴ７４のソース端子はソース接地ＦＥＴ７２のドレイン端子と接続される。ゲート接地ＦＥＴ７４のゲート端子にはバイアス印加用抵抗Ｒｂを介して第７固定電圧Ｖｇ７がバイアス電圧として印加される。ゲート接地ＦＥＴ７４のゲート端子とグラウンドとの間にバイパス容量ＣＢが接続される。ゲート接地ＦＥＴ７４のドレイン端子は上記誘導性負荷に接続される。
【００８０】
当該誘導性負荷は、第２負荷抵抗ＲＬ２および第２負荷インダクタＬＬ２が直列に接続された直列回路で構成され、ゲート接地ＦＥＴ７４のドレイン端子と電源Ｖｄｄとの間に接続される。出力バッファ７０の出力信号はカップリング容量ＣＣを介して図示しない電力増幅器などに出力される。
【００８１】
本実施例に係る出力バッファ７０では、入力等価回路となる入力抵抗Ｒｉｎおよび入力容量Ｃｉｎが直列に接続された直列回路を所望の値に設定するため、ソース接地ＦＥＴ７２のゲート−ソース間にゲート−ソース間容量Ｃｇを装荷し、ソース接地ＦＥＴ７２のソース端子とグラウンド間にソース側インダクタＬｓを装荷している。
【００８２】
ソース接地ＦＥＴ７２およびゲート接地ＦＥＴ７４のゲート長を０．１８ｕｍ、ゲート幅を１００ｕｍに設定する。また、電源電圧を１．８Ｖ、ソース接地ＦＥＴ７２のゲート電圧を０．７Ｖ、ゲート接地ＦＥＴ７４のゲート電圧を１．５Ｖ、および全動作電流を１０．７２ｍＡに設定する。
【００８３】
本実施例に係る出力バッファ７０にて、ゲート−ソース間容量Ｃｇ＝０．３４ｐＦ、ソース側インダクタＬｓ＝０．７ｎＨと設定すれば、ソース接地ＦＥＴ７２の入力等価回路が入力容量Ｃｉｎ＝０．５２４ｐＦ、入力抵抗Ｒｉｎ＝４９．３Ωと近似でき、実施例１で示したＢＰＦ定数の第２容量Ｃ２および出力抵抗Ｒｏに近い数値を示す。なお、カスコード接続ＦＥＴの負荷回路として、誘導性負荷となる第２負荷抵抗ＲＬ２と第２負荷インダクタＬＬ２が直列に接続された直列回路を用いる。ここで、変換利得の周波数依存性に鑑みて、第２負荷抵抗ＲＬ２＝８０Ω、第２負荷インダクタＬＬ２＝２．０ｎＨに設定する。
【００８４】
図１４は、実施例３に係る送信ミキサ回路９０の周波数特性を示す。変換利得として、３〜５ＧＨｚの帯域で７．０ｄＢ以上を有している。以上説明したように、本実施例によれば、出力バッファ７０が増幅回路として動作するため、実施例１に比べて、１０ｄＢ以上高い変換利得が得られる。したがって、送信ミキサ回路９０の後段に接続される電力増幅回路の前置増幅器としても利用でき、送信回路全体の構成を簡略化することができる。
【００８５】
最後に、実施例４について説明する。
実施例４は、実施例３で示した出力バッファ７０を用い、ＢＰＦの入力側抵抗ＲＭの値を調整することにより、高変換利得かつ帯域内での周波数特性を平坦化するものである。出力バッファ７０を構成するカスコード接続ＦＥＴを用いた増幅段の負荷回路として、第２負荷抵抗ＲＬ２＝７０Ω、第２負荷インダクタＬＬ２＝２．０ｎＨと設定する。
【００８６】
つぎに、ミキサ回路４０のＲＦ信号出力端子、すなわち第７ＦＥＴ４５、第８ＦＥＴ４６、第９ＦＥＴ４７および第１０ＦＥＴ４８のドレイン端子から見た出力等価回路は、本実施例の場合も、ドレイン−ソース間容量Ｃｄｓ＝０．３１５５ｐＦ、ドレイン−ソース間抵抗Ｒｄｓ＝３４０．１Ωの並列回路で近似できる。負荷回路として、ミキサ負荷抵抗Ｒｍを２００Ω、ミキサ負荷容量Ｃｍを０．９７１ｐＦに設定する。上記式（７）に基づく合成値にて、出力抵抗Ｒｏを必ずしも５０Ωに設定する必要はない。
【００８７】
その他の回路定数は実施例１と同様に、負荷インダクタＬｍ＝第１インダクタＬ１＝３．２１５ｎＨに設定し、ミキサ回路４０の出力端子および出力バッファ７０間の第２インダクタＬ２＝１．３１３ｎＨに設定する。
【００８８】
図１５は、実施例４に係る送信ミキサ回路９０の周波数特性を示す。変換利得として、３〜５ＧＨｚの帯域で約１０ｄＢを有している。以上説明したように、本実施例によれば、高変換利得かつ帯域内での周波数特性を平坦化することができる。
【００８９】
なお、実施例１〜４を通して、バイパス容量ＣＢおよびカップリング容量ＣＣには、大きな容量値、たとえばＧＨｚ帯では１０ｐＦ程度を使用すればよい。また、バイアス印加用抵抗Ｒｂには、２ｋΩなどの高抵抗を利用すればよい。
【００９０】
実施例では、理想的なインダクタＬ、容量Ｃで構成した場合について述べたが、実際には、素子製作プロセスによる制約や寄生成分などによって影響を受ける。ただし、これらは設計的事項であり、本発明による原理が適用できることは変わらない。
【００９１】
以上、本発明をいくつかの実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００９２】
図１６は、実施例１の変形例に係る送信ミキサ回路９１の全体構成を示す図である。この送信ミキサ回路９１は、帰還抵抗Ｒｆおよび帰還容量Ｃｆが直列に接続される直列回路が、図９に示した送信ミキサ回路９０のように、第１ドレイン接地ＦＥＴ３２および第２ドレイン接地ＦＥＴ３３のゲート端子とドレイン端子間に挿入されるのではなく、それらのゲート端子と接地端子間に挿入される。その他の構成は、図９に示した送信ミキサ回路９０の構成と同様のため、説明を省略する。本変形例によっても、図９に示した送信ミキサ回路９０と同様の効果を奏する。
【００９３】
上述した本実施例では、２次Butterworth型ＢＰＦがミキサ回路および出力バッファの段間整合回路となる場合について説明したが、その他の次数や通過特性を有するＢＰＦとなるように構成することも可能である。また、ミキサ回路として、ダブルバランス型ミキサとして動作するギルバート型ミキサを用いたが、シングルバランス型などのＦＥＴミキサを用いてもよい。また、実施例では差動構成の送信回路について述べたが、シングルエンド構成でも同等である。さらに、能動素子としてＭＯＳＦＥＴを用いたが、バイポーラトランジスタや、化合物半導体を用いたＦＥＴやトランジスタを用いてもよい。いずれの変更例も、上述した実施例と同様の効果を奏する。
【００９４】
最後に、帰還回路を設けたドレイン接地ＦＥＴの入力等価回路を導出するための回路方程式について補足する。上記式（３）に示したドレイン接地ＦＥＴ３２単体の入力インピーダンスＺｉｎを、より詳細に規定すると下記式（１２）のようになる。
【数１２】
2008278470.tif 000015
【００９５】
また、上記式（５）に示した、ドレイン接地ＦＥＴ３２単体の入力インピーダンスＺｉｎと帰還回路のインピーダンスＺｆの合成インピーダンスＺｔｏｔａｌの算出過程を、より詳細に示すと、下記（式１３）のようになる。
【数１３】
2008278470.tif 000016
【図面の簡単な説明】
【００９６】
【図１】実施の形態で使用する２次Butterworth型ＢＰＦの回路構成を示す図である。
【図２】図２（ａ）は２次Butterworth型ＢＰＦの反射特性を示す。図２（ｂ）は２次Butterworth型ＢＰＦ１０の通過特性を示す。
【図３】図３（ａ）は実施の形態に係る出力バッファの回路構成を示す。図３（ｂ）は実施の形態に係る出力バッファの等価回路を示す。
【図４】帰還回路を設けたドレイン接地ＦＥＴの入力等価回路の抽出例を示す図である。図４（ａ）は帰還容量Ｃｆ＝０ｐＦで帰還回路がない場合を示す。図４（ｂ）は帰還容量Ｃｆ＝０．５ｐＦ、帰還抵抗Ｒｆ＝５０Ωの場合を示す。図４（ｃ）は帰還容量Ｃｆ＝０．５ｐＦ、帰還抵抗Ｒｆ＝１００Ωの場合を示す。
【図５】ミキサ出力端子から見た等価回路を示す図である。
【図６】実施の形態に係る送信ミキサ回路の全体構成を示す図である。
【図７】実施の形態に係る送信ミキサ回路における変換利得の周波数特性を説明するための原理図である。
【図８】変換利得の周波数特性を示す図である。図８（ａ）は入力側抵抗ＲＭ＝５０Ωの場合を示す。図８（ｂ）は入力側抵抗ＲＭ＝２００Ωの場合を示す。
【図９】実施例１に係る送信ミキサ回路の全体構成を示す図である。
【図１０】帰還回路を設けたドレイン接地ＦＥＴの入力等価回路定数を示す図である。図１０（ａ）は入力抵抗Ｒｉｎの帰還容量Ｃｆおよび帰還抵抗Ｒｆに対する依存性を示す。図１０（ｂ）は入力容量Ｃｉｎの帰還容量Ｃｆおよび帰還抵抗Ｒｆに対する依存性を示す。
【図１１】実施例１に係る送信ミキサ回路の周波数特性を示す図である。
【図１２】実施例２に係る送信ミキサ回路の周波数特性を示す図である。
【図１３】実施例３に係る出力バッファの回路構成を示す図である。
【図１４】実施例３に係る送信ミキサ回路の周波数特性を示す図である。
【図１５】実施例４に係る送信ミキサ回路の周波数特性を示す図である。
【図１６】実施例１の変形例に係る送信ミキサ回路の全体構成を示す図である。
【符号の説明】
【００９７】
１０  ２次Butterworth型ＢＰＦ、  ３０  出力バッファ、  ４０  ミキサ回路、  ５０  ローカルバッファアンプ、  ６０  送信ミキサ回路、  Ｃｆ  帰還容量  Ｒｆ  帰還抵抗、  Ｌ１  第１インダクタ、  Ｃ１  第１容量Ｃ１、  Ｌ２  第２インダクタＬ２、  Ｃ２  第２容量。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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