(57)【要約】【課題】スリープモードまたは停止中に、状態を保持しながら漏洩電力を最少とするシーケンス回路を提供する。【解決手段】データ入力、データ出力、クロック信号入力およびクランプ信号入力を含むシーケンス回路とし、データ入力で受け取るデータ信号をシーケンス回路の中に、クロック信号入力で受け取られるクロック信号に応答してクロックを掛け、クロック信号に応答して、シーケンス回路からデータ出力にデータ信号を出力し、クランプ信号入力の予め定められた値に応答して、低電力モードに切り換え、回路内のシーケンス状態を保持しながらデータ出力を強制値に設定し、強制値は出力データ信号を受け取るように構成された組み合わせ回路からの漏洩電力を低減するように選択する。【選択図】図３
2008245288.tif 000002
【特許請求の範囲】
【請求項１】
データ入力、データ出力、クロック信号入力およびクランプ信号入力を含むシーケンス回路であって；
該シーケンス回路は前記データ入力で受け取るデータ信号を、前記クロック信号入力で受け取られるクロック信号に応答して前記シーケンス回路にクロック入力し、前記クロック信号に応答して、前記シーケンス回路から前記データ出力にデータ信号を出力するように構成され；
前記シーケンス回路は前記クランプ信号入力の予め定められた値に応答して、低電力モードに切り換え、前記回路内の前記シーケンス状態を保持しながら前記データ出力を強制値に設定し、前記強制値は前記出力データ信号を受け取るように構成された組み合わせ回路からの漏洩電力を低減するように選択されている、前記シーケンス回路。
【請求項２】
請求項１記載のシーケンス回路において、前記シーケンス回路が前記低電力モード中は、前記クロック信号入力にクロック信号を受け取らないように構成されている、前記シーケンス回路。
【請求項３】
請求項１記載のシーケンス回路において、前記シーケンス回路がラッチおよびレジスタの少なくとも１つを含む、前記シーケンス回路。
【請求項４】
請求項１記載のシーケンス回路において、前記シーケンス回路がメモリまたはレジスタ・ファイルを含む、前記シーケンス回路。
【請求項５】
請求項１記載のシーケンス回路において、前記シーケンス回路が複数のデータ入力と複数のデータ出力を含み、前記シーケンス回路が前記クランプ信号入力への前記予め定められた値に応答して、前記複数のデータ出力を複数の値にクランプし、前記複数の値は前記複数の出力値を受け取るように構成された組み合わせ回路からの漏洩電力を低減するように選択されている、前記シーケンス回路。
【請求項６】
請求項５記載のシーケンス回路において、前記複数のデータ出力が各々低値にクランプされる、前記シーケンス回路。
【請求項７】
請求項５記載のシーケンス回路において、前記複数のデータ出力が各々高値にクランプされる、前記シーケンス回路。
【請求項８】
請求項５記載のシーケンス回路において、前記シーケンス回路が該シーケンス回路内のデータ記憶装置と前記データ出力との間に構成された、少なくとも１つのゲートを含み、前記少なくとも１つのゲートは前記データ記憶装置内に格納されている値を１つの入力に受け、前記クランプ信号入力をもう一方の入力に受け取るように動作可能であり、前記クランプ信号入力が、予め定められた値で無いときにはそれに応答して前記格納されている値を出力し、前記クランプ信号入力が、予め定められた値の時にはそれに応答して前記強制値を出力するように動作可能な、前記シーケンス回路。
【請求項９】
データ・ベクトルを格納するように動作可能なデータ記憶装置を含む請求項５記載のシーケンス回路において、前記シーケンス回路は前記予め定められた値が前記クランプ信号入力に与えられるとそれに応答して、前記複数のデータ出力に前記データ・ベクトルを出力するように動作可能な、前記シーケンス回路。
【請求項１０】
請求項１記載のシーケンス回路において、前記シーケンス回路が保持レジスタまたは、保持回路と機能パスラッチ回路とを有するラッチ回路を含み、前記保持回路は保持信号の変化エッジに応答して、データ信号を前記機能パスラッチ回路から受け取って保持し、また前記保持信号の異なる変化エッジに応答して、前記データ信号を前記機能パスラッチに出力するようにするように構成され、前記保持信号は前記クランプ信号入力で受け取られる、前記シーケンス回路。
【請求項１１】
請求項１記載のシーケンス回路において、前記シーケンス回路が相補データ出力を含み、前記シーケンス回路は、前記予め定められた値が前記クランプ信号入力に入力されるとそれに応答して、前記相補データ出力を同一出力値にクランプするように動作可能である、前記シーケンス回路。
【請求項１２】
請求項１記載のシーケンス回路において、前記シーケンス回路が少なくとも１つのスリープ信号入力を含み、前記シーケンス回路は第１スリープ信号を受け取ると、それに応答して前記クロック信号をオフに切り換え、前記データ出力を前記強制値にクランプするように構成されている、前記シーケンス回路。
【請求項１３】
少なくとも２つのセルを含むセル・ライブラリであって、第１セルは請求項１に基づくシーケンス回路を含み、此処で前記データ出力強制値は高値であり、第２セルは請求項１に基づくシーケンス回路を含み、此処で前記データ出力強制値は低値であり、前記第１および第２セルは同一専有面積を有する、前記セル・ライブラリ。
【請求項１４】
４つのセルを含むセル・ライブラリであって、各々のセルは請求項１に基づくシーケンス回路を含み、前記４つのセルは各々、２つの相補データ出力を有し、第１セルは前記出力および相補出力に対して高の強制値を有し、第２セルは前記出力および相補出力に対して低の強制値を有し、第３セルは前記出力に対して低の、そして相補出力に対して高の強制値を有し、また第４セルは前記出力に対して高、そして相補出力に対して低の強制値を有し、此処で前記４つのセルは同一占有面積を有する前記セル・ライブラリ。
【請求項１５】
複数のマクロ・セルを含むセル・ライブラリであって、各々のマクロ・セルは請求項５に基づく回路を含み、前記マクロ・セルの各々はそれらの複数の出力に異なる複数の強制値を含み、前記マクロ・セルの各々は同一占有面積を有する、前記セル・ライブラリ。
【請求項１６】
複数の回路セルを含む集積回路であって、前記回路セルの少なくともいくつかは請求項１に基づくシーケンス回路を含む、前記集積回路。
【請求項１７】
各々がデータ信号を受け取り、組み合わせ回路にクロック信号に応答してデータ信号を出力する複数のシーケンス回路が停止状態中に、漏れ電力を低減する方法であって：
前記組み合わせ回路に低漏洩電力を与える好適なデータ出力を決定するために、前記シーケンス回路セルと組み合わせ回路を分析し；
前記シーケンス回路セルにクランプ信号入力を供給し；
それぞれのクランプ信号入力への予め定められた値に応答して、前記好適なデータ出力信号を出力する前記シーケンス回路セルの組み合わせを選択し；
前記シーケンス回路セルの停止状態中に、前記シーケンス回路セルの前記組み合わせの前記クランプ信号入力に、前記予め定められた値を供給し；
前記予め定められた値を前記クランプ信号入力に受け取った事に応答して、前記好適なデータ出力信号を前記シーケンス回路セルから出力する、ことを含む、前記方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデータ処理システムの分野に関する。更に詳細には、本発明は低漏洩電力モード運転を有するデータ処理システムに関する。
【背景技術】
【０００２】
特にバッテリーの様な遠隔電源装置で動作する多くの回路において、それらの回路の電力消費を低く保つことは重要である。作動回路効率の課題を解決することと同様に、静的電力、すなわち漏洩電流による電力損失を低減することに注意が向けられている。電力の節約は回路に低電力モードまたはスリープモード（ｓｌｅｅｐ  ｍｏｄｅ）を具備することで実現できる。これらのモードのいくつかにおいて、回路への電力は遮断されるので電力は消費されない。これは非常に電力効果的ではあるが、状態が失われ、回路に電源が投入された際にこの状態を復旧するという課題が存在する。また低電力モードがあり、此処ではシステムは単に停止され、クロックが停止される。この様な環境ではデータは失われない。多くの場合、システムは最初に停止モード（ｈａｌｔｅｄ  ｍｏｄｅ）になり、此処でクロックのスイッチが切られ、従って各回路要素の状態がその値に保持される。次に必要な状態を種々の保持ラッチの中に格納するステップが行われて、それから完全電力停止状態に移行する。
【０００３】
停止モードにおける漏洩電力は、大きく状態に依存することが分かっている。しかしながら、そこでＣＰＵ（またはその事態に対する全てのＩＰブロック）が停止されているアーキテクチャまたはマイクロ・アーキテクチャ状態は、その様には制御できないが、それはその時点でＣＰＵが割り込みまたは外部ハードウェア制御信号が入力されるのを待っている状態である。
【０００４】
例えば、レジスタの組みが存在しており、これらはレジスタ段の間の標準セル・ロジックを具備した標準セルとして実現されているものである。この標準セル・ロジックは組み合わせロジックであり、電力を漏洩しがちであるが、この漏洩電力はそれらのレジスタ・セルから出力される値に依存する（シーケンス・ロジック）。従って、論理的にはシーケンス・ロジック段の間に配置されている組み合わせロジックの漏洩電流を最小化する状態ビットの組が存在する。しかしながら、その様な状態を作り出すために、この特定ベクトルの組を搭載したり、または状態ビットをスキャンすることはエネルギーおよび時間の観点から高価なものとなる。
【０００５】
「ＣＭＯＳ組み合わせロジック内の最少漏洩状態を識別するための能率的アルゴリズム」チョプラその他著、ＶＬＳＩ設計第１７回国際会議会報は、不活動期間中のＣＭＯＳ回路内の電力浪費、および個別ゲート部の入力値によってこれがどの様に変えられるかを考察している。これは、漏洩を最少とするための入力を形成するベクトルの組を計算するために使用できるアルゴリズムを開示している。
【０００６】
「入力ベクトル制御によるＣＭＯＳ  ＶＬＳＩ回路内の漏洩電流低減」アブドラヒその他著、超大規模集積システムに関するＩＥＥＥ報告書、巻１２ｍ第２号、２００４年２月、ページ１４０−１５４、はスリープ（ｓｌｅｅｐ）信号に応答してスリープ中の電力損失を最小化するために、外部入力と予め選択された内部信号の新たな組への転換を開示している。これらの信号は組み合わせロジックに入力され、続いてこのロジック内部のデータパスに影響を与える。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
クロック経路または回路のその他の重要経路に干渉することなく、また所望の状態を産出するために過剰な労力および時間を費やすことなく、漏洩電力を低減できることが望ましい。
【０００８】
本発明の第１の特徴は、１つのデータ入力、１つのデータ出力、１つのクロック信号入力および１つのクランプ信号入力を含むシーケンス回路を提供し；該シーケンス回路は前記データ入力部で受け取るデータ信号を前記回路の中に、前記クロック信号入力部で受け取られるクロック信号に応答してクロック入力し、前記クロック信号に応答して、前記シーケンス回路から前記データ出力部にデータ信号を出力するように構成され；前記シーケンス回路は前記クランプ信号入力の予め定められた値に応答して、低電力モードに切り換え、前記回路内の前記シーケンス状態を保持しながら前記データ出力を強制値に設定し、前記強制値は前記出力データ信号を受け取るように構成された組み合わせ回路からの漏洩電力を低減するように選択されている。
【０００９】
入力信号をシーケンス回路に供給することによりデータ出力を強制値にクランプすることが可能であり、予め定められた信号がクランプ信号入力に供給されている際に、シーケンス回路の出力値を低電力モードの所望値にクランプすることが可能である。従って、シーケンス回路内に格納されている値を変更することなく、組み合わせ回路に供給され回路内の漏洩電力を低減する好適な値を出力することが可能である。これは実施例によっては性能を犠牲としまた追加回路を必要とする。その様な負担は性能を重視する状況では好ましく無いが、しかしながら低電力回路に対しては価値のある強化である。
【００１０】
更に、これは漏洩電力低減の有効な方法であり、またクロック回路に干渉せずまた全ての重要経路に影響を与えないものである。更に、回路に余分の入力を追加することは簡単なことであり、従って既存の回路はこのモードの機能に適用できる。
【００１１】
回路への変更はまたシーケンス回路内で行われるので、それに付属されている組み合わせ回路内のデータパスは影響を受けない。これらのデータパスは重要データパスであり、従ってそれらに干渉しないという点で好都合である。
【００１２】
更に、追加入力を使用することは、データおよびクロック線が影響されないことを意味する。
【００１３】
シーケンス回路はデータを保持する回路であって、このデータは回路の中にクロック入力され、そこに保持されクロックで出力されるものであることに注意されたい。組み合わせ回路はクロックされない回路である。
【００１４】
いくつかの実施例において、前記シーケンス回路は前記低電力モード中に、クロック信号を前記クロック信号入力に受け取らないように構成されている。
【００１５】
シーケンス回路はクロック信号が停止されている場合、停止モード（ｈａｌｔｅｄ  ｍｏｄｅ）で動作可能である。このモードにおいて状態は失われず、従ってこのモードからの復旧は容易であり、電力はクロックが停止されていて状態格納ラッチがトグルされないから節約される。このモード中に出力データ信号を或る値に強制することで、これらの値を受け取る組み合わせ回路はその漏れ電力を削減することが可能である。組み合わせロジック内の装置の漏れ電力は、入力値に大きく依存するので、これらの値を変更することは非常に電力損失に影響を与えうる。更に、クロックが停止されている間、回路が停止されているので出力データ信号は必要とされず、従って強制された出力値がこの時点で受け入れ可能である。
【００１６】
いくつかの実施例において、前記シーケンス回路はメモリまたはレジスタ・ファイルを含む。
【００１７】
シーケンス回路は多くの物で構成することが可能であるが、これは特に、１つの値をこれらの装置の中に保持し、また出力をそれに付属されている組み合わせ回路における節電を助ける値に強制するようなラッチまたはレジスタに適用可能である。
【００１８】
本発明の実施例はまた、メモリまたはレジスタ・ファイルの様な更に複雑な回路にも適用可能である。
【００１９】
いくつかの実施例において、前記シーケンス回路は複数のデータ入力および複数のデータ出力を含み、前記シーケンス回路は前記クランプ信号入力の前記予め定められた値に応答して、前記複数のデータ出力を複数の値にクランプするように構成されており、前記複数の値は前記低電力モード中に前記出力データ信号を受け取るように構成されている組み合わせ回路から、漏れ電力を低減するように選択されている。
【００２０】
本発明の実施例は単一データ入出力を有するシーケンス回路に適用可能であるが、これは特に複数のデータ入出力を有するものに適用可能である。その様な環境において、複数の値がデータ出力上に強制される。これらはシーケンス回路が接続されている組み合わせ回路に依存して、低漏洩電力を供給するように選択可能である。
【００２１】
いくつかの実施例において、前記複数のデータ出力は各々、強制的に低値とされ、一方別の実施例ではそれらは各々強制的に高値とされている。
【００２２】
特定の選択をされたデータ出力が、最適漏れ電力を与えるはずである。しかしながら、漏れ電力は単に全ての出力を高または低のいずれかとすることで改善されるはずである。これは、システムが停止されているのみならず電力もまた切断されている、従って「スリープモード」に入っている場合も同様である。スリープモードに入ると、両電力母線（ｐｏｗｅｒ  ｒａｉｌｓ）は１またはゼロいずれかの同じ値となる。その様な場合、設定される最適漏れ電力はデータ出力が全て１かまたは全てゼロである。
【００２３】
いくつかの実施例において、前記シーケンス回路は前記シーケンス回路内の１つのデータ記憶装置と前記データ出力との間に配置された少なくとも１つのゲートを含み、前記少なくとも１つのゲートは前記データ記憶装置内に記憶されている１つの値を１つの入力に受け取り、前記クランプされた信号入力を別の入力に受けるように動作可能であり、また予め定められていない値を有する前記クランプ信号入力に応答して、前記記憶されている値を出力し、予め定められた値を有する前記クランプ信号入力に応答して、前記強制値を出力するように動作可能である。
【００２４】
この回路でその様にゲートを使用して、所望の出力をシーケンス回路から産出する。これは性能および回路の領域に追加の負担となるが、得られる節電の効果を考えると容認できるコストである。
【００２５】
別の実施例において、シーケンス回路はデータ・ベクトルを格納するように動作可能なデータ記憶装置を含み、このシーケンス回路は予め定められた値がクランプ信号入力に加えられると、それに応答してデータ・ベクトルを複数のデータ出力に出力するように動作可能である。
【００２６】
クランプ信号に応答して所望の出力を得るための別の方法は、データ記憶装置内に格納されているか、または回路にハード結線されているデータ・ベクトルを供給することである。このデータ・ベクトルは予め定められた値がクランプ入力に入力されるとそれに応答して、データ出力部に出力される。これは例えばマルチプレクサを経由する様な、多くの方法で実施可能である。
【００２７】
いくつかの実施例において、前記シーケンス回路は保持レジスタまたは保持回路を有するラッチ回路および機能パスラッチ回路を含み、前記保持回路は保持信号の変化エッジに応答して、データ信号を前記機能パスラッチ回路から受け取って保持し、また前記保持信号の異なる変化エッジに応答して、前記データ信号を前記機能パスラッチに出力するようにするように構成され、前記保持信号は前記クランプ信号入力で受け取られる。
【００２８】
本発明の実施例は追加入力を既存回路に適用して、クランプ信号入力が回路に入力されるようにしているが、いくつかの実施例の中にはこの目的に使用できる入力が既存の回路に既に具備されているものもある。特に、保持レジスタまたはラッチ回路は保持信号を有し、これは機能パス内のデータにトリガを掛けて、クロック信号の１つのエッジに応答して、そのデータを保持ラッチの中に格納させる。その様な環境において、データは出力が強制値にクランプされることを所望される時であるスリープモードに入る際に保持ラッチに送られる。従って、この入力はクランプ信号入力として使用することが可能であり、強制データ出力および低漏洩電力はその様な回路では、実際のデータ保持ラッチまたはレジスタに領域を一切追加することなく実現できる。
【００２９】
いくつかの実施例において、前記シーケンス回路は相補データ出力を含み、前記シーケンス回路は、前記予め定められた値が前記クランプ信号入力に入力されるとそれに応答して、前記相補データ出力を同一出力値にクランプするように動作可能である。
【００３０】
いくつかのシーケンス回路は２つの相補データ出力を含み、例えばこれはラッチにおいては一般的である。これらの回路は、機能として使用されている際には、これらの相補データ出力に常に反対値を出力する。しかしながら、回路が機能モードではなく停止または電力低下モードに或る場合は、その必要は無い。従って、回路に付属されている組み合わせロジック内で低漏れ電力となるような、適切な場合にはこれらのデータ出力は同一データ値を出力することが可能である。
【００３１】
いくつかの実施例において、前記シーケンス回路は少なくとも１つのスリープ信号入力を含み、前記シーケンス回路は最初のスリープ信号を受け取ると、それに応答して前記クロック信号をオフに切り換え、前記データ出力を前記強制値にクランプするように構成されている。
【００３２】
説明してきたようにデータ出力を強制的に要求される値にすることは、停止モードまたは電力低下（ｐｏｗｅｒ  ｄｏｗｎ）モードでは特に有用である。従って、その様なモードがスリープ信号で始動される場合には、これらのスリープ信号は強制値をデータ出力上にトリガするために使用できる。保持事例の場合と同様、スリープ信号に用いられたものと同一入力がクランプ信号入力として使用される。
【００３３】
本発明の更に別の特徴は、少なくとも２つのセルを含むセル・ライブラリを提供しており、第１セルは本発明の第１の特徴に基づくシーケンス回路を含み、此処で前記データ出力強制値は高値であり、第２セルは本発明の第１の特徴に基づくシーケンス回路を含み、此処で前記データ出力強制値は低値であり、前記第１および第２セルは同一の専有面積（ｆｏｏｔｐｒｉｎｔ）を有する。
【００３４】
本発明の実施例は特に、セル・ライブラリに有用である。その様な場合、回路はセルの中に具備されていて、これは特定デザイン用に選択できる。漏洩電力を低減することが望まれる回路を構築する際に、所望の回路は異なるセルで形成され、実際のセルは所望のデータ出力を提供するために選らばれる。これらの所望の値はそれらが付属されている組み合わせロジックの分析から計算される。これが決定されると、次に適切な回路がセル・ライブラリから選択できる。従って、この例では２つの実現可能なセルがセル・ライブラリ内に考えられ、１つは強制データ出力として高値を与え、１つは低値を与える。これらを組み合わせて適切な回路を提供することができる。これらは同じ専有面積を有するので互いに互換であり、これは設計を非常に簡素化する。更に、これらは従来の、同一機能を有するが強制データ値出力機能を持たないセルと同一の専有面積を有するように設計可能である。従って、既存の設計はこれらのセルを使用することによりその漏れ電力を改善することが可能である。
【００３５】
本発明の更に別の機能は４つのセルを含むセル・ライブラリを提供しており、各々のセルは本発明の第１の特徴に基づくシーケンス回路を含み、前記４つのセルは各々、２つの相補データ出力を有し、第１セルは前記出力および相補出力に対して高の強制値を有し、第２セルは前記出力および相補出力に対して低の強制値を有し、第３セルは前記出力に対して低の、そして相補出力に対して高の強制値を有し、また第４セルは前記出力に対して高、そして相補出力に対して低の強制値を有し、此処で前記４つのセルは同一占有面積を有する。
【００３６】
この場合、各々のセルに対して２つの相補出力が存在し、従って明らかに４つの異なる強制値が可能であり、従って要求される低漏洩条件を提供する所望の強制データ値出力を具備した所望の回路を構築する際に、セル・ライブラリは４つの考えられるセルの各々から選択することが可能である。代替の実施例において、各々が相補出力に相補強制出力を供給する、丁度２つのセルを提供することが好適である。後者の代替事例は領域やタイミングに大きな影響を与えないが、先の事例ほどの漏れ電力節約は与えないであろう。
【００３７】
本発明の更に別の特徴は、複数のマクロ・セルを含むセル・ライブラリを提供しており、各々のマクロ・セルは本発明の第１の特徴に基づく回路を含み、マクロ・セルの各々はそれらの複数の出力部に異なる複数の強制値を含み、マクロ・セルの各々は同一占有面積を有する。
【００３８】
レジスタまたはラッチの様なものを提供する比較的単純なセル回路に加えて、複数のデータ出力を有するマクロ・セルが使用できる。これらは、例えばメモリまたはレジスタ・ファイルである。それらは、異なる強制値をそれらの出力に供給するように構成することが可能であり、所望の１つを選択可能である。この様に構成することは、多くの方法で実施できる。１つの方法は適切な出力を具備したデータ・ベクトルをマクロ・セルに入力することであろう。これはハード結線で行うことも可能であり、またはデータ記憶装置内に格納することも可能である。
【００３９】
本発明の別の特徴は複数の回路セルを含む集積回路を提供しており、前記回路セルの少なくともいくつかは本発明の第１の特徴に基づくシーケンス回路を含む。
【００４０】
本発明の更に別の特徴は、各々がデータ信号を受け取り、組み合わせ回路にクロック信号に応答してデータ信号を出力する複数のシーケンス回路が停止状態中に、漏れ電力を低減する方法を提供しており、この方法は：前記組み合わせ回路に低漏洩電力を与える好適なデータ出力を決定するために、前記シーケンス回路セルと組み合わせ回路を分析し；前記シーケンス回路セルにクランプ信号入力を供給し；それぞれのクランプ信号入力への予め定められた値に応答して、前記好適なデータ出力信号を出力する前記シーケンス回路セルの組み合わせを選択し；前記シーケンス回路セルの停止状態中に、前記シーケンス回路セルの前記組み合わせの前記クランプ信号入力に、前記予め定められた値を供給し；前記予め定められた値を前記強制信号入力に受け取った事に応答して、前記好適なデータ出力信号を前記シーケンス回路セルから出力する、ことを含む。
【００４１】
本発明の上記の、またその他の目的、機能および特長は、添付図と共に読まれる、以下の図示目的の実施例の詳細な説明から明らかとなろう。
【課題を解決するための手段】
【００４２】
図１は従来型シーケンス回路を示し、この場合はレジスタであって、更に別のレジスタに組み合わせロジックを介して接続されている。入力データはレジスタ段１２で受け取られ、クロックによってレジスタを通過して組み合わせロジック２０に出力される。組み合わせロジックはゲートの選択を使用してデータ入力を組み合わせ、データ値を更に別のレジスタ段３０に出力する。停止モード中、レジスタ段はクロックされずそれらの持つ状態を保持し、組み合わせロジックは電力を漏洩する。この漏洩電力はロジック２０内のゲート部での入力信号に依存し、従ってレジスタ段１２の状態出力に依存する。しかしながら、その様なシステムは従来、例えば外部ハードウェアまたは割り込み待機信号（ｗａｉｔ−ｆｏｒ−ｉｎｔｅｒｒｕｐｔ  ｓｉｇｎａｌ）に応答した、これらのレジスタ内の任意の状態で停止している。
【００４３】
図２は図１の回路を示し、この中でレジスタ１２のデータ出力部のどの好適な出力が、組み合わせロジック２０からの最少漏洩電力を産出するかを決定するために分析が行われている。この例の中で出力の１，０，１が好適な出力であることが分かる。簡単および明瞭とするために唯３つのレジスタのみが明示されているが、その様な分析は更に多数のレジスタ・バンクに対して実施される。
【００４４】
図３は本発明の１つの実施例に基づく同様の回路を示す。このシステムにおいて、レジスタ段１２の中の個別レジスタは強制低漏洩である追加入力を有するように適合されている。これらのレジスタは、予め定められた値が強制低漏洩入力に存在すると、レジスタ１２の出力が特定の値に強制される様に形成されている。この場合、第１レジスタは強制的に１とされ、第２はゼロにそして第３は１とされる。
【００４５】
回路の分析は実施されていて、組み合わせロジック２０の状態依存漏洩は、レジスタ１２の出力が１０１の時に最低であると決定された。
【００４６】
これらのレジスタはセル・ライブラリからの回路セルで形成されている。セル・ライブラリ内のこれらのセルには２つのバージョンが存在し、これらは互いに専有面積に関して互換であり、従って同じ領域を占めるので互換的に使用できる。これらのセルの１つ１２ａは強制低漏洩信号に応答してその出力に高値を与えるように構成されており、別の１２ｂは強制低漏洩信号に応答してその出力に低値を与えるように構成されている。従って、システムを分析することによって、適切なセルがセル・ライブラリから選択可能であり、低漏洩電力を具備した適切なシステムが構築できる。更に、これらのセルは従来型レジスタによって専有面積互換として作ることが可能であり、従来型レジスタを使用して低漏洩電力を具備した改善されたシステムを製造する様に設計されたシステムの中で、それらを使用することができる。
【００４７】
図４ａは本発明の１つの実施例に基づくスキャンパスを具備したマスタ・スレーブ・ラッチを示す。このラッチはデータ入力とスキャン入力を有し、マルチプレクサ４０を経由して、このマルチプレクサのスキャン可能化またはＳＥ入力に応答して選択された適切な入力を入力される。この入力は次にマスタ・ラッチ５０に、続いてスレーブ・ラッチ６０に送られる。従来型スレーブ・ラッチにおいて、出力直前のデータパス内に反転器が存在する。本発明の１つの実施例に基づくスレーブ・ラッチ６０において、この反転器はＮＯＲゲート６１に変更されている。此処には追加に有力が存在し、その中に強制またはクランプ信号入力Ｆが与えられている。この信号Ｆがアサートされると、それは出力をゼロにクランプし、これがアサートされていない時には、これは従来型ラッチで行われたようにデータに有力の反転された値を出力部に出力する。
【００４８】
出力を高では無く低にクランプすることを所望される場合には、図４ｂのゲート構成を使用することが可能であり、この中でＮＡＮＤゲート６２が出力部に用意されており、出力を強制的に高とする強制信号Ｆは０であり、従来型ラッチと同様データ入力の反転値を出力するのは１である。
【００４９】
ゲートの代わりは、強制機能を生成する正ロジックを使用することであろう。
【００５０】
図５は本発明の代替実施例を示し、この中でメモリ７０は複数の値を組み合わせロジック３０に出力する。この実施例において、クランプ信号または強制信号Ｆはマルチプレクサ７２に与えられている。このマルチプレクサはメモリの出力に加えてその入力としてデータ・ベクトル７５を有する。これは回路へのハード結線も可能であるし、またはデータ記憶装置内に記憶することも可能である。このベクトルは事前に決定されている好適な出力を含み、組み合わせロジック３０に対してより低い漏洩電力状態を産出する。従って、クロックが停止される停止モードの様なスリープモードに入ると、クランプ入力信号Ｆがアサートされ、従ってマルチプレクサはメモリ７０の出力に代えてデータ・ベクトル７５を選択する。通常機能モードにおいて、組み合わせロジック３０に入力されるのはメモリ７０の出力である。
【００５１】
図６は本発明の１つの実施例に基づく保持レジスタを示す。保持レジスタ８０は保持入力ＮＲＥＴを含む。このＮＲＥＴ入力はレジスタに対して、電力が落とされる前にその保持部分の中に状態を保持するようにトリガを掛ける。この状態の保存はエッジでトリガを掛けられる。従って、この特定例において、ＮＲＥＴが低に変化すると、これはレジスタに対して状態を例えばバルーン・ラッチ（ｂａｌｌｏｏｎ  ｌａｔｃｈ）に保存するようにトリガを掛ける。従って、ＮＲＥＴが低に維持される間、状態はこのラッチの中に保持され、レジスタの電源は切られる。ＮＲＥＴの低値はまた、強制またはクランプ信号として動作し、従ってＮＲＥＴが低となるのに応答して、出力Ｑは予め定められた値を出力するようにクランプされる。
【００５２】
このＮＲＥＴ信号が高に変化すると、これはラッチの状態を復元するトリガとなり、この時点で出力はもはや低電力値にクランプされるのではなく、再び必要なデータを出力する。
【００５３】
この動作が図６の表に図式的に示されている。
【００５４】
図７は本発明の別の実施例を示し、此処でレジスタ９０のバンクは組み合わせロジック３０に供給される相補出力を有する。この実施例において、マルチプレクサ９５は、クランプ信号Ｆに応答して組み合わせロジックに出力するための所望のデータ出力を選択するために使用される。このデータ出力ベクトルはロジック３０に依存し、この組み合わせロジック３０内に低漏洩電力を産出する状態を与えるように計算される。これに代わる実施例において、マルチプレクサおよびデータ・ベクトルを提供する代わりに、相補出力を具備した好適なラッチをセル・ライブラリから選択することが可能であり、これは４つの異なるクランプ出力値を備えた４つの異なる型式を有する。従って、要求されるデータ・ベクトルが既知の場合、適切なセルをセル・ライブラリから選択することで製造できる。
【００５５】
図８は本発明の１つの実施例に基づく、その様なセルの選択を図示する流れ図である。最初、所望のシステムで必要とされる回路セルと組み合わせロジックが選択される。
【００５６】
このシステムは次に分析され、組み合わせロジックの中で漏洩電力を削減するための回路セルの好適な出力は何であるかが決定される。
【００５７】
これが一旦決定されると、クランプ信号に応答して、これらの所望の出力を与える、適切な回路セルが回路セル・ライブラリから選択される。
【００５８】
従ってシステムを構築することができ、予め定められた値をクランプ信号入力に受け取ったことに応答して、出力を所望の値にクランプすることが可能である。
【００５９】
本発明の図示的実施例を此処に詳細に、添付図を参照して説明してきたが、本発明はこれらの厳密な実施例に限定されるのではなく、種々の変更および修正を当業者は添付の特許請求項に定められた本発明の範囲並びに精神から逸脱することなく実施できることは理解されよう。
【図面の簡単な説明】
【００６０】
【図１】図１は従来技術に基づく、シーケンスおよび組み合わせ回路を図式的に示す。
【図２】図２は図１のシーケンスおよび組み合わせ回路と、漏洩電力を低減するための第１シーケンス回路段の、計算された優先出力状態を図式的に示す。
【図３】図３は本発明の１つの実施例に基づくシーケンスおよび組み合わせ回路を図式的に示す。
【図４】図４は本発明の１つの実施例に基づくマスタ／スレーブ・ラッチであって、図４ａは強制信号が低値の場合を示し、図４ｂは強制信号が高値の場合を示す。
【図５】図５は本発明の１つの実施例に基づくメモリを示す。
【図６】図６は本発明の１つの実施例に基づく保持レジスタを示す。
【図７】図７は本発明の１つの実施例に基づく組み合わせロジックに接続された相補出力を具備する複数のレジスタを示す。
【図８】図８は本発明の１つの実施例に基づく方法のステップを図示する流れ図を示す。
【符号の説明】
【００６１】
１２  レジスタ段
２０  組み合わせロジック
３０  組み合わせロジック
４０  マルチプレクサ
５０  マスタ・ラッチ
６０  スレーブ・ラッチ
６１  ＮＯＲゲート
６２  ＮＡＮＤゲート
７０  メモリ
７２  マルチプレクサ
８０  保持レジスタ
９０  レジスタ
９５  マルチプレクサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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