(57)【要約】【課題】選択ゲートトランジスタによるカットオフ特性を確保し、メモリセルを半導体基板上に積層化配置し、大容量化を図る。【解決手段】ソース線ＳＬに接続された選択ゲートトランジスタＴＧＳと、ビット線２０に接続された選択ゲートトランジスタＴＧＤと、選択ゲートトランジスタＴＧＳと選択ゲートトランジスタＴＧＤの間に接続され，メモリセルトランジスタＭ１０〜Ｍ１３がソース／ドレイン領域２６を介して直列接続された第１メモリセルストリングと、第１メモリセルストリングに並列接続され，メモリセルトランジスタＭ２０〜Ｍ２３がソース／ドレイン領域２６を介して直列接続された第２メモリセルストリングとを備え、第１，及び第２メモリストリングは半導体基板１０上に層間絶縁膜３４を介して積層化配置され、選択ゲートトランジスタＴＧＳ，及びＴＧＤは半導体基板１０上に配置されるＮＡＮＤ型不揮発性半導体記憶装置。【選択図】図１
2008004765.tif 000002
【特許請求の範囲】
【請求項１】
ソース領域をソース線に接続され，ゲート電極を第１選択ゲート線に接続されたソース線側選択ゲートトランジスタと、
ドレイン領域をビット線に接続され，ゲート電極を第２選択ゲート線に接続されたビット線側選択ゲートトランジスタと、
前記ソース線側選択ゲートトランジスタのドレイン領域と前記ビット線側選択ゲートトランジスタのソース領域との間に接続され，メモリセルトランジスタが複数個，直列接続された第１メモリセルストリングと、
前記第１メモリセルストリングに並列接続され，メモリセルトランジスタが複数個，直列接続された第２メモリセルストリング
とを備え、前記第１メモリセルストリング，及び前記第２メモリストリングは半導体基板上に層間絶縁膜を介して積層化配置され、前記ソース線側選択ゲートトランジスタ，及び前記ビット線側選択ゲートトランジスタは前記半導体基板上に配置されることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリセルトランジスタは、前記半導体基板上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたフローティングゲート電極層と、前記フローティングゲート電極層上に配置されたゲート間絶縁膜と、及び前記ゲート間絶縁膜上に配置されたコントロールゲート電極層とを備え、前記層間絶縁膜を介して積層化配置されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリセルトランジスタは、前記半導体基板上に配置されたＯＮＯ膜と、及び前記ＯＮＯ膜上に配置されたコントロールゲート電極層とを備え、前記層間絶縁膜を介して積層化配置されることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記ソース線側選択ゲートトランジスタ，及び前記ビット線側選択ゲートトランジスタの内、何れか一方若しくは両方が、積層化配置された前記メモリセルトランジスタの下層に配置されることを特徴とする請求項１乃至請求項３の内、何れか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリセルトランジスタは、前記ビット線と直交する行方向に延伸するバックゲート配線に接続されるバックゲート電極を備えることを特徴とする請求項１乃至請求項４の内、何れか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体記憶装置に関し、特に、メモリセルトランジスタを積層化して大容量化する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型不揮発性半導体記憶装置は、ゲート絶縁膜中に電荷蓄積層を含むトランジスタ、例えば、フローティングゲート電極層を有する積層ゲート構造のメモリセルトランジスタ、或いは、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層構造からなら絶縁膜(ＯＮＯ構造)をゲート絶縁膜としたメモリセルトランジスタ（ＭＯＮＯＳ構造或いはＳＯＮＯＳ構造）をメモリセルとして複数個、直列接続し、その両端を通常のＭＯＳトランジスタからなる選択ゲートトランジスタで挟んだ構成を有する。
【０００３】
選択ゲートトランジスタがメモリセルトランジスタと同構造の積層構造からなるトランジスタである場合には、特に選択ゲートトランジスタをターゲットに書き込み、消去を行なう意図はなくても、読み出し状態の電圧ストレスなどで選択ゲートトランジスタの電荷蓄積層に電子、正孔が蓄積される可能性は皆無ではない。その場合、選択ゲートトランジスタがｎチャネルＭＯＳトランジスタの場合、それぞれ、しきい値が高くなってオン（ＯＮ）しなくなったり、しきい値が下がってオフ（ＯＦＦ）しなくなって、選択性を阻害するという問題が発生する。そのため、選択ゲートトランジスタは、メモリセルトランジスタとは別の製造工程を必要とする。
【０００４】
メモリセルトランジスタがＯＮＯ構造を有する場合は、シリコン半導体基板上にシリコン酸化膜、シリコン窒化膜、シリコン酸化膜を形成した後、或いは、シリコン酸化膜、シリコン窒化膜を形成した後、選択ゲートトランジスタ領域となる部分は、一旦、形成した絶縁膜を剥離し、その後、酸化によって、シリコン酸化膜を形成し、選択ゲートトランジスタを通常のＭＯＳ構造のトランジスタとする。
【０００５】
フローティングゲート構造を有するメモリセルトランジスタの場合は、リソグラフィを含めてゲートの加工においては、選択ゲートトランジスタとメモリセルトランジスタとが同一構造であることが望ましい。したがって、下層のゲート電極は各選択ゲートトランジスタ毎には分離しないものの選択ゲートトランジスタも２層構造となるが、そのままでは、フローティングゲート構造となるため、セルアレイ端、乃至はセルアレイ内に、フローティングゲート電極層とコントロールゲート電極層からなる２層ゲートを、コンタクトする部分を設ける必要がある。
【０００６】
以上のように、選択ゲートトランジスタの存在が製造工程を煩雑にし、かつ、選択ゲートトランジスタとメモリセルトランジスタとの間には、ゲート絶縁膜の作りわけに伴うスペースを必要としたり、２層のゲート電極を短絡させるための場所が必要となり、メモリセルサイズ、或いはメモリセルアレイ領域の増大を招く。
【０００７】
直列接続されたＮＡＮＤストリングに配置されたＯＮＯ構造の電荷蓄積誘電体層を有する薄膜トランジスタ（ＴＦＴ）からなるメモリセルトランジスタを３次元フラッシュメモリに適用する例ついては、既に開示されている（例えば、特許文献１、及び非特許文献１参照。）。同様に、３次元マスクプログラマブルＲＯＭ及びその周辺回路構成についても、既に開示されている（例えば、特許文献２参照。）。
【０００８】
ダイオード／アンチフューズメモリセルであって、８層に縦方向に配置されたスタック構造を有する３次元ＰＲＯＭについては、既に開示されている（例えば、非特許文献２参照。）。更に又、プログラム抑制電圧をセルフブーストすることによってページプログラム電流を低下でき、かつインターリーブされたデータパスによって高速の読み出しスループットを達成する、順次増分ステップパルス（ISPP: Incremental step pulse programming）方式によるＮＡＮＤフラッシュメモリについても、既に開示されている（例えば、非特許文献３参照。）。
【特許文献１】米国特許出願公開第２００４／０１２４４６６号明細書
【特許文献２】米国特許出願公開第２００４／０１５５３０２号明細書
【非特許文献１】エイ・ジェイ・ウォーカーら、“超高密度ファイル記憶応用のための３次元薄膜トランジスタ（ＴＦＴ）−ＳＯＮＯＳメモリセル”、２００３年、ＶＬＳＩシンポジウム、テクノロジーダイジェスト、２００３年、６月（A.J.Walker,et.al,“ 3D TFT−SONOS  Memory Cell for Ultra−High Density File Storage Applications, ”  2003 Symposium on VLSI Technology Digest of Technical.Papers ,June 2003）
【非特許文献２】エム・ジョンソンら、“ダイオード／アンチフューズメモリセルを有する５１２ＭビットＰＲＯＭ”、米国電気電子協会、ジャーナル・オブ・ソリッド・ステート・サーキット、第３８巻、１１号、２００３年、１１月、ｐｐ．１９２０−１９２８（M.Johnson,et.al,“512−Mb PROM With a Three-Dimensional  Array of Diode/Antifuse  Memory Cells,” IEEE J.Solid-State Circuits, Vol.38, No.11, pp.1920−1928,Nov. 2003）
【非特許文献３】ケイーディースンら、“順次増分ステップパルス方式による３．３Ｖ，３２Ｍビット，ＮＡＮＤフラッシュメモリ”、１９９５年米国電気電子協会（ＩＥＥＥ）、国際固体回路会議、１９９５年２月、ｐｐ．１２８−１２９（K-D.Sung,et.al,”A 3.3V 32Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme,” 1995 IEEE International Solid-State Circuits Conference Digest of Technical Papers, pp.128−129,15-17 Feb. 1995）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、ＮＡＮＤ型不揮発性半導体記憶装置において、選択ゲートトランジスタを半導体基板上に配置し、選択ゲートトランジスタによるＮＡＮＤ型メモリセルトランジスタの選択性を維持しつつ、スタックゲート構造，或いはＳＯＮＯＳ構造のメモリセルトランジスタを積層化して、大容量化を図る。
【課題を解決するための手段】
【００１０】
本発明の一態様によれば、（イ）ソース領域をソース線に接続され，ゲート電極を第１選択ゲート線に接続されたソース線側選択ゲートトランジスタと、（ロ）ドレイン領域をビット線に接続され，ゲート電極を第２選択ゲート線に接続されたビット線側選択ゲートトランジスタと、（ハ）ソース線側選択ゲートトランジスタのドレイン領域とビット線側選択ゲートトランジスタのソース領域との間に接続され，メモリセルトランジスタが複数個，直列接続された第１メモリセルストリングと、（ニ）第１メモリセルストリングに並列接続され，メモリセルトランジスタが複数個，直列接続された第２メモリセルストリングとを備え、（ホ）第１メモリセルストリング，及び第２メモリストリングは半導体基板上に層間絶縁膜を介して積層化配置され、ソース線側選択ゲートトランジスタ，及びビット線側選択ゲートトランジスタはいずれも半導体基板上に配置される不揮発性半導体記憶装置が提供される。
【発明の効果】
【００１１】
本発明は、ＮＡＮＤ型不揮発性半導体記憶装置において、選択ゲートトランジスタを半導体基板上に配置し、選択ゲートトランジスタによるＮＡＮＤ型メモリセルトランジスタの選択性を維持しつつ、スタックゲート構造，或いはＳＯＮＯＳ構造のメモリセルトランジスタを積層化して、大容量化を図ることができる。
【発明を実施するための最良の形態】
【００１２】
次に、図面を参照して、本発明の第１乃至第６の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１３】
また、以下に示す第１乃至第６の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１４】
[第１の実施の形態]
（スタックゲート積層構造）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置において適用されるメモリセルトランジスタの一例は、ソース／ドレイン領域と、ソース／ドレイン領域間のチャネル領域と、チャネル領域上に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置されたフローティングゲート電極層と、フローティングゲート電極層上に配置されたゲート間絶縁膜と、及びゲート間絶縁膜上に配置されたコントロールゲート電極層とからなるスタックゲート積層構造を備える。
【００１５】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタがスタックゲート積層構造を備えるＮＡＮＤセルユニット１５０の模式的回路構成は、図１に示すように、ソース領域をソース線ＳＬに接続され，ゲート電極を選択ゲート線ＳＧＳに接続されたソース線側選択ゲートトランジスタＴＧＳと、ドレイン領域をビット線ＢＬに接続され，ゲート電極を選択ゲート線ＳＧＤに接続されたビット線側選択ゲートトランジスタＴＧＤと、ソース線側選択ゲートトランジスタＴＧＳのドレイン領域とビット線側選択ゲートトランジスタＴＧＤのソース領域との間に接続され，スタックゲート積層構造のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３が複数個，メモリセルトランジスタのソース／ドレイン領域を介して直列に接続された第１メモリセルストリングと、ソース線側選択ゲートトランジスタＴＧＳのドレイン領域とビット線側選択ゲートトランジスタＴＧＤのソース領域との間に接続され，第１メモリセルストリングに並列接続され，スタックゲート積層構造のメモリセルトランジスタＭ２０，Ｍ２１，Ｍ２２，Ｍ２３が複数個，メモリセルトランジスタのソース／ドレイン領域を介して直列に接続された第２メモリセルストリングと、ソース線側選択ゲートトランジスタＴＧＳのドレイン領域とビット線側選択ゲートトランジスタＴＧＤのソース領域との間に接続され，第１及び第２メモリセルストリングに並列接続され，スタックゲート積層構造のメモリセルトランジスタＭ３０，Ｍ３１，Ｍ３２，Ｍ３３が複数個メモリセルトランジスタのソース／ドレイン領域を介して直列に接続された第３メモリセルストリングと、ソース線側選択ゲートトランジスタＴＧＳのドレイン領域とビット線側選択ゲートトランジスタＴＧＤのソース領域との間に接続され，第１乃至第３メモリセルストリングに並列接続され，スタックゲート積層構造のメモリセルトランジスタＭ４０，Ｍ４１，Ｍ４２，Ｍ４３が複数個，メモリセルトランジスタのソース／ドレイン領域を介して直列に接続された第４メモリセルストリングとを備える。
【００１６】
（ＳＯＮＯＳ構造）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置において適用されるメモリセルトランジスタの別の例は、ソース／ドレイン領域と、ソース／ドレイン領域間のチャネル領域と、チャネル領域上に配置されたＯＮＯ絶縁膜と、及びＯＮＯ絶縁膜上に配置されたコントロールゲート電極層とからなるＳＯＮＯＳ構造を備える。
【００１７】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタがＳＯＮＯＳ構造を備えるＮＡＮＤセルユニット１５０の模式的回路構成は、図２に示すように、ソース領域をソース線ＳＬに接続され，ゲート電極を選択ゲート線ＳＧＳに接続されたソース線側選択ゲートトランジスタＴＧＳと、ドレイン領域をビット線ＢＬに接続され，ゲート電極を選択ゲート線ＳＧＤに接続されたビット線側選択ゲートトランジスタＴＧＤと、ソース線側選択ゲートトランジスタＴＧＳのドレイン領域とビット線側選択ゲートトランジスタＴＧＤのソース領域との間に接続され，ＳＯＮＯＳ構造のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３が複数個，メモリセルトランジスタのソース／ドレイン領域を介して直列接続された第１メモリセルストリングと、ソース線側選択ゲートトランジスタＴＧＳのドレイン領域とビット線側選択ゲートトランジスタＴＧＤのソース領域との間に接続され，第１メモリセルストリングに並列接続され，ＳＯＮＯＳ構造のメモリセルトランジスタＭ２０，Ｍ２１，Ｍ２２，Ｍ２３が複数個，メモリセルトランジスタのソース／ドレイン領域を介して直列に接続された第２メモリセルストリングと、ソース線側選択ゲートトランジスタＴＧＳのドレイン領域とビット線側選択ゲートトランジスタＴＧＤのソース領域との間に接続され，第１及び第２メモリセルストリングに並列接続され，ＳＯＮＯＳ構造のメモリセルトランジスタＭ３０，Ｍ３１，Ｍ３２，Ｍ３３が複数個，メモリセルトランジスタのソース／ドレイン領域を介して直列に接続された第３メモリセルストリングと、ソース線側選択ゲートトランジスタＴＧＳのドレイン領域とビット線側選択ゲートトランジスタＴＧＤのソース領域との間に接続され，第１乃至第３メモリセルストリングに並列接続され，ＳＯＮＯＳ構造のメモリセルトランジスタＭ４０，Ｍ４１，Ｍ４２，Ｍ４３が複数個，メモリセルトランジスタのソース／ドレイン領域を介して直列に接続された第４メモリセルストリングとを備える。
【００１８】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の第１乃至第４メモリセルストリングにおいて、各々のメモリセルトランジスタのコントロールゲート電極は、それぞれ異なるワード線ＣＧ１０，ＣＧ１１，ＣＧ１２，ＣＧ１３，ＣＧ２０，ＣＧ２１，ＣＧ２２，ＣＧ２３，…，ＣＧ４０，ＣＧ４１，ＣＧ４２，ＣＧ４３に接続される。
【００１９】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、第１乃至第４メモリセルストリングは、互いに層間絶縁膜で絶縁された４層の積層構造で配置される。したがって、１６個直列接続されるＮＡＮＤ型メモリセルトランジスタの占有面積を、４個直列接続されるＮＡＮＤ型メモリセルトランジスタの占有面積で実現することができる。
【００２０】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、１個のメモリセルストリングにおいて直列接続されるメモリセルトランジスタの数は４個に限定されるものではない。又、積層数も４層に限定されるものではない。例えば、高速読み出しを実現するために、メモリセルストリングを唯一つのメモリセルトランジスタで構成することもできる。
【００２１】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置においては、ソース線側選択ゲートトランジスタＴＧＳ及びビット線側選択ゲートトランジスタＴＧＤは、いずれも半導体基板上に配置される。
【００２２】
（全体ブロック構成）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の模式的全体ブロック構成は、図３に示すように、半導体チップ１上に配置され、メモリセルアレイ２と、メモリセルアレイ２の周辺部に配置されたローアドレスデコーダ３，及びカラムアドレスデコーダ４と、ステータスレジスタ５と、入出力回路６と、ＳＧＤ／ＳＧＳ／ＧＣスイッチ１１６と、センスアンプ１２０，及びデータレジスタ１１８と、制御回路１１０，及び高電圧発生回路１１４と、レディー／ビジー出力回路１１２，アドレスレジスタ１０４，コマンドレジスタ１０６，及び動作ロジックコントロール回路１０８が配置される。
【００２３】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の詳細な全体ブロック構成は、図４に示すように、メモリセルアレイ２と、メモリセルアレイ２のカラム方向の周辺部に配置される，センスアンプ１２０，データレジスタ１１８，及びカラムアドレスデコーダ４と、メモリセルアレイ２のロー方向の周辺部に配置される，ＳＧＤ／ＳＧＳ／ＣＧスイッチ１１６，及びローアドレスデコーダ３と、ＳＧＤ／ＳＧＳ／ＣＧスイッチ１１６，メモリセルアレイ２，及びセンスアンプ１２０に高電圧信号パルスを供給する高電圧発生回路１１４と、高電圧発生回路１１４，及びメモリセルアレイ２の周辺回路部に制御信号を供給する制御回路１１０と、制御回路１１０にコマンド信号を供給するコマンドレジスタ１０６と、カラムアドレスデコーダ４，及びローアドレスデコーダ３にアドレス信号を供給するアドレスレジスタ１０４と、制御回路１１０から制御信号を受信するステータスレジスタ５，及びレディー／ビジー出力回路１１２と、制御回路１１０に制御信号を供給する動作ロジックコントロール回路１０８と、動作ロジックコントロール回路１０８から制御信号を受信し，ステータスレジスタ５からステータス情報を受信し，コマンドレジスタ１０６にコマンド信号を供給し，アドレスレジスタ１０４，及びデータレジスタ１１８との間でデータを送受信する入出力回路６とを備える。
【００２４】
図４に示すように、入出力回路６には、アドレス・データ・コマンド入出力ポートＩ／Ｏ１〜Ｉ／Ｏ８が接続されている。又、図４に示すように、動作ロジックコントロール回路１０８には、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、ライトプロテクト信号／ＷＰが供給される。又、図４に示すように、レディー／ビジー出力回路１１２からはＭＯＳトランジスタを介してレディー／ビジー出力信号ＲＹ／／ＢＹが出力される。ＶＣＣは電源電位であり、ＶＳＳは接地電位を示す。
【００２５】
（レイアウトブロック構成例１）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、第１のレイアウトブロック構成例は、図５に示すように、奇数ブロック１２６と偶数ブロック１２８に分割されたメモリセルアレイ２と、偶数ブロック１２８に接続された偶数ブロック選択用ローアドレスデコーダ１２２と、奇数ブロック１２６に接続された奇数ブロック選択用ローアドレスデコーダ１２４と、メモリセルアレイ２のビット線ＢＬに接続されたマルチプレクサ１３６，マルチプレクサ１３６に接続されたセンスアンプ／ラッチ回路１３８，及びラッチ回路１４０，及びデータレジスタ１１８，カラムアドレスデコーダ４，その他の回路を含むベリファイ用回路１３４と、偶数ブロック選択用ローアドレスデコーダ１２２，及び奇数ブロック選択用ローアドレスデコーダ１２４とバス１３２を介して接続されたＳＧ／ＣＧドライバ１３０とを備える。センスアンプ１２０と接続しないビット線ＢＬは、シールド線として作用する。
【００２６】
（レイアウト回路構成例１）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の第１のレイアウトブロック構成例に対応する回路構成は、図６に示すように、ＮＡＮＤセルユニット１５０を複数個行方向に並列に配置した偶数ブロック１２８と、同じくＮＡＮＤセルユニット１５０を複数個行方向に並列に配置した奇数ブロック１２６と、偶数ブロック１２８に接続されるビット線側選択ゲート線ＳＧＤ（ｉ），ソース線側選択ゲート線ＳＧＳ（ｉ），及びワード線ＣＧ１０（ｉ），ＣＧ１１（ｉ），…，ＣＧ４２（ｉ），ＣＧ４３（ｉ）のそれぞれを選択するブロック選択トランジスタＴＧＢ（ｉ）と、奇数ブロック１２６に接続されるビット線側選択ゲート線ＳＧＤ（ｉ＋１），ソース線側選択ゲート線ＳＧＳ（ｉ＋１），及びワード線ＣＧ１０（ｉ＋１），ＣＧ１１（ｉ＋１），…，ＣＧ４２（ｉ＋１），ＣＧ４３（ｉ＋１）のそれぞれを選択するブロック選択トランジスタＴＧＢ（ｉ＋１）と、ブロック選択トランジスタＴＧＢ（ｉ）のゲートに共通接続される選択ゲート線ＳＷＧ（ｉ）にローアドレスデコード信号を供給する偶数ブロック選択用ローアドレスデコーダ１２２と、ブロック選択トランジスタＴＧＢ（ｉ＋１）のゲートに共通接続される選択ゲート線ＳＷＧ（ｉ＋１）にローアドレスデコード信号を供給する奇数ブロック選択用ローアドレスデコーダ１２４とを備える。
【００２７】
偶数ブロック選択用ローアドレスデコーダ１２２は、図６に示すように、ローアドレス信号を入力するＮＡＮＤゲート１５２と、ＮＡＮＤゲート１５２の出力に接続されたインバータ１５４と、インバータ１５４の出力に接続され，ゲートが電源電圧ＶＤＤ（仕様によって、チップ内部で供給電源電圧ＶＣＣから生成された電源電圧の場合と、供給電源電圧ＶＣＣそのものの場合がある）に接続され，ソースが選択ゲート線ＳＷＧ（ｉ）に接続されたトランスファー用のＭＯＳトランジスタ１５７と、ドレインがチップ内部で供給電源電圧ＶＣＣあるいはＶＤＤから生成された電源電圧Ｖｈｈに接続され，ゲートが選択ゲート線ＳＷＧ（ｉ）に接続されたトランスファー用のＭＯＳトランジスタ１５５と、ドレインがＭＯＳトランジスタ１５５のソースに接続され，ゲートがＮＡＮＤゲート１５２の出力に接続され，ソースが選択ゲート線ＳＷＧ（ｉ）に接続されたＭＯＳトランジスタ１５６とを備える。
【００２８】
同様に、奇数ブロック選択用ローアドレスデコーダ１２４は、図６に示すように、ローアドレス信号を入力するＮＡＮＤゲート１５２と、ＮＡＮＤゲート１５２の出力に接続されたインバータ１５４と、インバータ１５４の出力に接続され，ゲートが電源電圧ＶＤＤに接続され，ソースが選択ゲート線ＳＷＧ（ｉ＋１）に接続されたトランスファー用のＭＯＳトランジスタ１５７と、ドレインが電源電圧Ｖｈｈに接続され，ゲートが選択ゲート線ＳＷＧ（ｉ＋１）に接続されたトランスファー用のＭＯＳトランジスタ１５５と、ドレインがＭＯＳトランジスタ１５５のソースに接続され，ゲートがＮＡＮＤゲート１５２の出力に接続され，ソースが選択ゲート線ＳＷＧ（ｉ＋１）に接続されたＭＯＳトランジスタ１５６とを備える。
【００２９】
（レイアウトブロック構成例２）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、第２のレイアウトブロック構成例は、図７に示すように、奇数ブロック１２６と偶数ブロック１２８に分割されたメモリセルアレイ２と、メモリセルアレイ２に接続されたローアドレスデコーダ１２３ａ，及び１２３ｂと、メモリセルアレイ２のビット線ＢＬに接続されたマルチプレクサ１３６，マルチプレクサ１３６に接続されたセンスアンプ／ラッチ回路１３８，及びラッチ回路１４０，及びデータレジスタ１１８、カラムアドレスデコーダ４，その他の回路を含むベリファイ用回路１３４と、ローアドレスデコーダ１２３ａにバス１３２を介して接続されたＳＧ／ＣＧドライバ１３０ａ，及びローアドレスデコーダ１２３ｂにバス１３２を介して接続されたＳＧ／ＣＧドライバ１３０ｂとを備える。センスアンプ１２０と接続しないビット線ＢＬは、シールド線として作用する。
【００３０】
（レイアウト回路構成例２）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の第２のレイアウトブロック構成例に対応する回路構成は、図８に示すように、ＮＡＮＤセルユニット１５０を複数個行方向に並列に配置した偶数ブロック１２８と、同じくＮＡＮＤセルユニット１５０を複数個行方向に並列に配置した奇数ブロック１２６と、偶数ブロック１２８に接続されるビット線側選択ゲート線ＳＧＤ（ｉ），ソース線側選択ゲート線ＳＧＳ（ｉ），及びワード線ＣＧ１０（ｉ），ＣＧ１１（ｉ），…，ＣＧ４２（ｉ），ＣＧ４３（ｉ）のそれぞれを選択するブロック選択トランジスタＴＧＢ（ｉ）と、奇数ブロック１２６に接続されるビット線側選択ゲート線ＳＧＤ（ｉ＋１），ソース線側選択ゲート線ＳＧＳ（ｉ＋１），及びワード線ＣＧ１０（ｉ＋１），ＣＧ１１（ｉ＋１），…，ＣＧ４２（ｉ＋１），ＣＧ４３（ｉ＋１）のそれぞれを選択するブロック選択トランジスタＴＧＢ（ｉ＋１）と、ブロック選択トランジスタＴＧＢ（ｉ）のゲートに共通接続される選択ゲート線ＳＷＧ（ｉ）にローアドレスデコード信号を供給するローアドレスデコーダ１２３ａと、ブロック選択トランジスタＴＧＢ（ｉ＋１）のゲートに共通接続される選択ゲート線ＳＷＧ（ｉ＋１）にローアドレスデコード信号を供給するローアドレスデコーダ１２３ｂとを備える。
【００３１】
ローアドレスデコーダ１２３ａは、図８に示すように、ローアドレス信号を入力するＮＡＮＤゲート１５２と、ＮＡＮＤゲート１５２の出力に接続されたインバータ１５４と、インバータ１５４の出力に接続され，ゲートが電源電圧ＶＤＤ（仕様によって、チップ内部で供給電源電圧ＶＣＣから生成された電源電圧の場合と、供給電源電圧ＶＣＣそのものの場合がある）に接続され，ソースが選択ゲート線ＳＷＧ（ｉ）に接続されたトランスファー用のＭＯＳトランジスタ１５７と、ドレインがチップ内部で供給電源電圧ＶＣＣあるいはＶＤＤから生成された電源電圧Ｖｈｈに接続され，ゲートが選択ゲート線ＳＷＧ（ｉ）に接続されたトランスファー用のＭＯＳトランジスタ１５５と、ドレインがＭＯＳトランジスタ１５５のソースに接続され，ゲートがＮＡＮＤゲート１５２の出力に接続され，ソースが選択ゲート線ＳＷＧ（ｉ）に接続されたＭＯＳトランジスタ１５６とを備える。
【００３２】
同様に、ローアドレスデコーダ１２３ｂは、図８に示すように、ローアドレス信号を入力するＮＡＮＤゲート１５２と、ＮＡＮＤゲート１５２の出力に接続されたインバータ１５４と、インバータ１５４の出力に接続され，ゲートが電源電圧ＶＤＤに接続され，ソースが選択ゲート線ＳＷＧ（ｉ＋１）に接続されたトランスファー用のＭＯＳトランジスタ１５７と、ドレインが電源電圧Ｖｈｈに接続され，ゲートが選択ゲート線ＳＷＧ（ｉ＋１）に接続されたトランスファー用のＭＯＳトランジスタ１５５と、ドレインがＭＯＳトランジスタ１５５のソースに接続され，ゲートがＮＡＮＤゲート１５２の出力に接続され，ソースが選択ゲート線ＳＷＧ（ｉ＋１）に接続されたＭＯＳトランジスタ１５６とを備える。
【００３３】
（レイアウトブロック構成例３）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、第３のレイアウトブロック構成例は、図９に示すように、奇数ブロック１２６と偶数ブロック１２８に分割されたメモリセルアレイ２と、メモリセルアレイ２に接続されたローアドレスデコーダ１２３ａ，及び１２３ｂと、メモリセルアレイ２のビット線ＢＬに接続されたマルチプレクサ１３６，マルチプレクサ１３６に接続されたセンスアンプ／ラッチ回路１３８，及びラッチ回路１４０，及びデータレジスタ１１８，カラムアドレスデコーダ４，その他の回路を含むベリファイ用回路１３４と、ローアドレスデコーダ１２３ａにバス１３２を介して接続されたＳＧ／偶数番ＣＧドライバ１３１ａと、及びローアドレスデコーダ１２３ｂにバス１３２を介して接続されたＳＧ／奇数番ＣＧドライバ１３１ｂとを備える。センスアンプ１２０と接続しないビット線ＢＬは、シールド線として作用する。
【００３４】
（レイアウト回路構成例３）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の第３のレイアウトブロック構成例に対応する回路構成は、図１０に示すように、ＮＡＮＤセルユニット１５０を複数個行方向に並列に配置した偶数ブロック１２８と、同じくＮＡＮＤセルユニット１５０を複数個行方向に並列に配置した奇数ブロック１２６と、偶数ブロック１２８に接続されるビット線側選択ゲート線ＳＧＤ（ｉ），ソース線側選択ゲート線ＳＧＳ（ｉ），偶数番のワード線ＣＧ１０（ｉ），ＣＧ１２（ｉ），…，ＣＧ４０（ｉ），ＣＧ４２（ｉ），及び奇数ブロック１２６に接続される奇数番のワード線ＣＧ１０（ｉ＋１），ＣＧ１２（ｉ＋１），…，ＣＧ４０（ｉ＋１），ＣＧ４２（ｉ＋１）のそれぞれを選択するブロック選択トランジスタＴＧＢ（ｉ）と、奇数ブロック１２６に接続されるビット線側選択ゲート線ＳＧＤ（ｉ＋１），ソース線側選択ゲート線ＳＧＳ（ｉ＋１），奇数番のワード線ＣＧ１１（ｉ＋１），ＣＧ１３（ｉ＋１），…，ＣＧ４１（ｉ＋１），ＣＧ４３（ｉ＋１），及び偶数ブロック１２８に接続される偶数番のワード線ＣＧ１１（ｉ），ＣＧ１３（ｉ），…，ＣＧ４１（ｉ），ＣＧ４３（ｉ）のそれぞれを選択するブロック選択トランジスタＴＧＢ（ｉ＋１）と、ブロック選択トランジスタＴＧＢ（ｉ）のゲートに共通接続される選択ゲート線ＳＷＧ（ｉ）にローアドレスデコード信号を供給するローアドレスデコーダ１２３ａと、ブロック選択トランジスタＴＧＢ（ｉ＋１）のゲートに共通接続される選択ゲート線ＳＷＧ（ｉ＋１）にローアドレスデコード信号を供給するローアドレスデコーダ１２３ｂとを備える。
【００３５】
ローアドレスデコーダ１２３ａは、図１０に示すように、ローアドレス信号を入力するＮＡＮＤゲート１５２と、ＮＡＮＤゲート１５２の出力に接続されたインバータ１５４と、インバータ１５４の出力に接続され，ゲートが電源電圧ＶＤＤ（仕様によって、チップ内部で供給電源電圧ＶＣＣから生成された電源電圧の場合と、供給電源電圧ＶＣＣそのものの場合がある）に接続され，ソースが選択ゲート線ＳＷＧ（ｉ）に接続されたトランスファー用のＭＯＳトランジスタ１５７と、ドレインがチップ内部で供給電源電圧ＶＣＣあるいはＶＤＤから生成された電源電圧Ｖｈｈに接続され，ゲートが選択ゲート線ＳＷＧ（ｉ）に接続されたトランスファー用のＭＯＳトランジスタ１５５と、ドレインがＭＯＳトランジスタ１５５のソースに接続され，ゲートがＮＡＮＤゲート１５２の出力に接続され，ソースが選択ゲート線ＳＷＧ（ｉ）に接続されたＭＯＳトランジスタ１５６とを備える。
【００３６】
同様に、ローアドレスデコーダ１２３ｂは、図１０に示すように、ローアドレス信号を入力するＮＡＮＤゲート１５２と、ＮＡＮＤゲート１５２の出力に接続されたインバータ１５４と、インバータ１５４の出力に接続され，ゲートが電源電圧ＶＤＤに接続され，ソースが選択ゲート線ＳＷＧ（ｉ＋１）に接続されたトランスファー用のＭＯＳトランジスタ１５７と、ドレインが電源電圧Ｖｈｈに接続され，ゲートが選択ゲート線ＳＷＧ（ｉ＋１）に接続されたトランスファー用のＭＯＳトランジスタ１５５と、ドレインがＭＯＳトランジスタ１５５のソースに接続され，ゲートがＮＡＮＤゲート１５２の出力に接続され，ソースが選択ゲート線ＳＷＧ（ｉ＋１）に接続されたＭＯＳトランジスタ１５６とを備える。
【００３７】
（レイアウトブロック構成例４）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、第４のレイアウトブロック構成例は、図１１に示すように、奇数ブロック１２６と偶数ブロック１２８に分割されたメモリセルアレイ２と、メモリセルアレイ２に接続されたローアドレスデコーダ１２３ａ，及び１２３ｂと、メモリセルアレイ２のビット線ＢＬに接続されたマルチプレクサ１３６，マルチプレクサ１３６に接続されたセンスアンプ／ラッチ回路１３８，及びラッチ回路１４０，及びデータレジスタ１１８，カラムアドレスデコーダ４，その他の回路を含むベリファイ用回路１３４と、ローアドレスデコーダ１２３ａにバス１３２を介して接続されたＳＧＤ／偶数番ＣＧドライバ１４２ａ，及びローアドレスデコーダ１２３ｂにバス１３２を介して接続されたＳＧＳ／奇数番ＣＧドライバ１４２ｂとを備える。センスアンプ１２０と接続しないビット線ＢＬは、シールド線として作用する。
【００３８】
（レイアウト回路構成例４）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の第４のレイアウトブロック構成例に対応する回路構成は、図１２に示すように、ＮＡＮＤセルユニット１５０を複数個行方向に並列に配置した偶数ブロック１２８と、同じくＮＡＮＤセルユニット１５０を複数個行方向に並列に配置した奇数ブロック１２６と、偶数ブロック１２８に接続されるビット線側選択ゲート線ＳＧＤ（ｉ），偶数番のワード線ＣＧ１０（ｉ），ＣＧ１２（ｉ），…，ＣＧ４０（ｉ），ＣＧ４２（ｉ），奇数ブロック１２６に接続されるビット線側選択ゲート線ＳＧＤ（ｉ＋１），及び奇数番のワード線ＣＧ１０（ｉ＋１），ＣＧ１２（ｉ＋１），…，ＣＧ４０（ｉ＋１），ＣＧ４２（ｉ＋１）のそれぞれを選択するブロック選択トランジスタＴＧＢ（ｉ）と、偶数ブロック１２８に接続されるソース線側選択ゲート線ＳＧＳ（ｉ），偶数番のワード線ＣＧ１１（ｉ），ＣＧ１３（ｉ），…，ＣＧ４１（ｉ），ＣＧ４３（ｉ），奇数ブロック１２６に接続されるソース線側選択ゲート線ＳＧＳ（ｉ＋１），及び奇数番のワード線ＣＧ１１（ｉ＋１），ＣＧ１３（ｉ＋１），…，ＣＧ４１（ｉ＋１），ＣＧ４３（ｉ＋１）のそれぞれを選択するブロック選択トランジスタＴＧＢ（ｉ＋１）と、ブロック選択トランジスタＴＧＢ（ｉ）のゲートに共通接続される選択ゲート線ＳＷＧ（ｉ）にローアドレスデコード信号を供給するローアドレスデコーダ１２３ａと、ブロック選択トランジスタＴＧＢ（ｉ＋１）のゲートに共通接続される選択ゲート線ＳＷＧ（ｉ＋１）にローアドレスデコード信号を供給するローアドレスデコーダ１２３ｂとを備える。
【００３９】
ローアドレスデコーダ１２３ａは、図１２に示すように、ローアドレス信号を入力するＮＡＮＤゲート１５２と、ＮＡＮＤゲート１５２の出力に接続されたインバータ１５４と、インバータ１５４の出力に接続され，ゲートが電源電圧ＶＤＤ（仕様によって、チップ内部で供給電源電圧ＶＣＣから生成された電源電圧の場合と、供給電源電圧ＶＣＣそのものの場合がある）に接続され，ソースが選択ゲート線ＳＷＧ（ｉ）に接続されたトランスファー用のＭＯＳトランジスタ１５７と、ドレインがチップ内部で供給電源電圧ＶＣＣあるいはＶＤＤから生成された電源電圧Ｖｈｈに接続され，ゲートが選択ゲート線ＳＷＧ（ｉ）に接続されたトランスファー用のＭＯＳトランジスタ１５５と、ドレインがＭＯＳトランジスタ１５５のソースに接続され，ゲートがＮＡＮＤゲート１５２の出力に接続され，ソースが選択ゲート線ＳＷＧ（ｉ）に接続されたＭＯＳトランジスタ１５６とを備える。
【００４０】
同様に、ローアドレスデコーダ１２３ｂは、図１２に示すように、ローアドレス信号を入力するＮＡＮＤゲート１５２と、ＮＡＮＤゲート１５２の出力に接続されたインバータ１５４と、インバータ１５４の出力に接続され，ゲートが電源電圧ＶＤＤに接続され，ソースが選択ゲート線ＳＷＧ（ｉ＋１）に接続されたトランスファー用のＭＯＳトランジスタ１５７と、ドレインが電源電圧Ｖｈｈに接続され，ゲートが選択ゲート線ＳＷＧ（ｉ＋１）に接続されたトランスファー用のＭＯＳトランジスタ１５５と、ドレインがＭＯＳトランジスタ１５５のソースに接続され，ゲートがＮＡＮＤゲート１５２の出力に接続され，ソースが選択ゲート線ＳＷＧ（ｉ＋１）に接続されたＭＯＳトランジスタ１５６とを備える。
【００４１】
（素子構造）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置においては、メモリセルトランジスタＭ１０，Ｍ１１，…，Ｍ４２，Ｍ４３を積層化することで大容量化を図っている。ただし、セルフブーストによって、“１”書き込み(消去状態を保つ)を達成するためには、ソース線側選択ゲートトランジスタＴＧＳ，及びビット線側選択ゲートトランジスタＴＧＤのカットオフ特性が重要である。したがって、ソース線側選択ゲートトランジスタＴＧＳ，及びビット線側選択ゲートトランジスタＴＧＤは半導体基板１０の表面に作成することが良好なカットオフ特性を実現する上で望ましい。尚、半導体基板１０はバルク半導体であっても良く、或いは又、半導体基板上にウェル拡散領域を備えていても良い。
【００４２】
層間絶縁膜３４中に積層化されて形成されるメモリセルトランジスタＭ１０，Ｍ１１，…，Ｍ４２，Ｍ４３は、薄膜トランジスタ (ＴＦＴ：Thin  Film  Transistor)によって形成される。レーザーアニール技術等によって、堆積したアモルファスシリコン、或いはポリシリコンを再結晶化して、メモリセルトランジスタＭ１０，Ｍ１１，…，Ｍ４２，Ｍ４３のソース／ドレイン領域２６，及びチャネル領域２５を形成することができる。或いは又、堆積したアモルファスシリコン、或いはポリシリコンをそのままでも、メモリセルトランジスタＭ１０，Ｍ１１，…，Ｍ４２，Ｍ４３のソース／ドレイン領域２６，及びチャネル領域２５を形成することができる。メモリセルトランジスタＭ１０，Ｍ１１，…，Ｍ４２，Ｍ４３のゲート構造が、ＯＮＯ構造の場合はトラップ準位に、フローティングゲート構造の場合はフローティングゲート電極層に電子、或いは正孔が蓄積され、しきい値が変化すればよいからである。
【００４３】
以下の説明においては、メモリセルトランジスタとして、ＳＯＮＯＳ構造のＴＦＴを有する例を説明するが、スタックゲート積層構造のＴＦＴを有する場合も同様に積層化形成可能である。
【００４４】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置においては、図１３に示すように、メモリセルトランジスタを４層積層化した場合を例として示す。図示していないが、チャネル領域２５とコントロールゲート電極２３の位置関係を変えてもかまわない。図１３に示す例では、アモルファスシリコン,或いはポリシリコンをソース／ドレイン領域２６、チャネル領域２５に用いる例を示している。
【００４５】
メモリセルトランジスタのゲート構造はＳＯＮＯＳ構造であるが、アモルファスシリコン,或いはポリシリコンを使用する場合、ダングリングボンドを抑えるため、絶縁膜の表面層を窒化膜を配置する場合がある。したがって、ＳＮＯＮＯＮＳという構造をとることもある。また、コントロールゲート側のシリコン酸化膜のかわりに、比誘電率の大きいアルミナ膜（Ａｌ2Ｏ3）を使った構造、ＳＡＮＯＳという構造をとることもある。また、コントロールゲートに金属を使ったＭＯＮＯＳ構造，或いはＭＡＮＯＳ構造を採用してもよい。
【００４６】
メモリセルトランジスタとして適用されるＴＦＴはｎチャネル型であることを想定しているがｐチャネル型であっても良い。
【００４７】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置において適用されるメモリセルトランジスタは、図１３中に示すように、半導体基板１０上に積層された層間絶縁膜３４中に配置され、ソース／ドレイン領域２６と、ソース／ドレイン領域２６間のチャネル領域２５と、チャネル領域２５上に配置されたＯＮＯ絶縁膜２４と、及びＯＮＯ絶縁膜２４上に配置されたコントロールゲート電極２３とからなるＳＯＮＯＳ構造を備える。
【００４８】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにＳＯＮＯＳトランジスタを使用したＮＡＮＤセルユニットの模式的断面構造は、図１３に示すように、半導体基板１０と、半導体基板１０に配置された素子分離領域（ＳＴＩ）８と、素子分離領域８に挟まれた半導体基板１０に配置されたビット線側選択ゲートトランジスタＴＧＤのソース／ドレイン領域１３，１４と、素子分離領域８に挟まれた半導体基板１０に配置されたソース線側選択ゲートトランジスタＴＧＳのソース／ドレイン領域１１，１２と、ソース／ドレイン領域１３，１４間の半導体基板１０上に配置されたゲート絶縁膜１６と、そのゲート絶縁膜１６上に配置された選択ゲート線（ＳＧＤ）１７と、ソース／ドレイン領域１１，１２間の半導体基板１０上に配置されたゲート絶縁膜１６と、そのゲート絶縁膜１６上に配置された選択ゲート線（ＳＧＳ）１５と、ソース／ドレイン領域１１，１２，及び１３，１４上に配置されたコンタクトプラグ１８と、ソース／ドレイン領域１１，１２，及び１３，１４とコンタクトプラグ１８を介してそれぞれ接続された金属電極層２７，２８，及び２９，３０と、金属電極層２７，２８，及び２９，３０上に層間絶縁膜３４を介して積層され，金属電極層２８と金属電極層２９の間においてソース／ドレイン領域２６，及びコンタクトプラグ２２を介して直列接続されたＳＯＮＯＳ構造の複数個のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３からなる第１メモリセルストリングと、複数個のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３上に層間絶縁膜３４を介して積層され，第１メモリセルストリングに並列接続され，ソース／ドレイン領域２６，チャネル領域２５及びコンタクトプラグ２２を介して直列に接続されたＳＯＮＯＳ構造の複数個のメモリセルトランジスタＭ２０，Ｍ２１，Ｍ２２，Ｍ２３からなる第２メモリセルストリングと、複数個のメモリセルトランジスタＭ２０，Ｍ２１，Ｍ２２，Ｍ２３上に層間絶縁膜３４を介して積層され，第１及び第２メモリセルストリングに並列接続され，ソース／ドレイン領域２６，チャネル領域２５及びコンタクトプラグ２２を介して直列に接続されたＳＯＮＯＳ構造の複数個のメモリセルトランジスタＭ３０，Ｍ３１，Ｍ３２，Ｍ３３からなる第３メモリセルストリングと、複数個のメ
モリセルトランジスタＭ３０，Ｍ３１，Ｍ３２，Ｍ３３上に層間絶縁膜３４を介して積層され，第１乃至第３メモリセルストリングに並列接続され，ＳＯＮＯＳ構造の複数個のメモリセルトランジスタＭ４０，Ｍ４１，Ｍ４２，Ｍ４３がソース／ドレイン領域２６，及びコンタクトプラグ２２を介して直列に接続された第４メモリセルストリングと、金属電極層２７に接続されたソース線ＳＬと、金属電極層３０にコンタクトプラグ２１を介して接続されたビット線２０とを備える。
【００４９】
（平面パターン構成）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにＳＯＮＯＳトランジスタを使用したＮＡＮＤセルユニット１５０の模式的平面パターン構成は、図１４（ａ）に示すように、第４層目のＮＡＮＤセルパターン領域３２と、図１４（ｂ）に示すように、第３層目のＮＡＮＤセルパターン領域３２と、図１４（ｃ）に示すように、第２層目のＮＡＮＤセルパターン領域３２と、図１４（ｄ）に示すように、第１層目のＮＡＮＤセルパターン領域３２と、図１４（ｅ）に示すように、選択ゲートパターン領域３３とを備える。
【００５０】
第４層目のＮＡＮＤセルパターン領域３２は、図１４（ａ）に示すように、ＳＯＮＯＳトランジスタのソース／ドレイン領域２６と、コントロールゲート電極２３のパターンが連続して配置され、ＮＡＮＤセルパターン領域３２の端部においてビット線側選択ゲートトランジスタＴＧＤに接続され、コンタクトプラグ２１を介してビット線２０に接続される。
【００５１】
第３層目のＮＡＮＤセルパターン領域３２は、図１４（ｂ）に示すように、ＳＯＮＯＳトランジスタのソース／ドレイン領域２６と、コントロールゲート電極２３のパターンが連続して配置され、ＮＡＮＤセルパターン領域３２の端部においてビット線側選択ゲートトランジスタＴＧＤに接続され、コンタクトプラグ２１を介してビット線２０に接続される。
【００５２】
第２層目のＮＡＮＤセルパターン領域３２は、図１４（ｃ）に示すように、ＳＯＮＯＳトランジスタのソース／ドレイン領域２６と、コントロールゲート電極２３のパターンが連続して配置され、ＮＡＮＤセルパターン領域３２の端部においてビット線側選択ゲートトランジスタＴＧＤに接続され、コンタクトプラグ２１を介してビット線２０に接続される。
【００５３】
第１層目のＮＡＮＤセルパターン領域３２は、図１４（ｄ）に示すように、ＳＯＮＯＳトランジスタのソース／ドレイン領域２６と、コントロールゲート電極２３のパターンが連続して配置され、ＮＡＮＤセルパターン領域３２の端部においてビット線側選択ゲートトランジスタＴＧＤに接続され、コンタクトプラグ２１を介してビット線２０に接続される。
【００５４】
選択ゲートパターン領域３３は、図１４（ｅ）に示すように、ソース線側選択ゲートトランジスタＴＧＳのドレイン領域１２に接続される金属電極層２８、選択ゲート線（ＳＧＳ）１５、及びソース線側選択ゲートトランジスタＴＧＳのソース領域１１に接続される金属電極層２７からなるソース線ＳＬの各パターンと、ビット線側選択ゲートトランジスタＴＧＤのドレイン領域１４に接続される金属電極層３０、選択ゲート線（ＳＧＤ）１７、及びビット線側選択ゲートトランジスタＴＧＤのソース領域１３に接続される金属電極層２９の各パターンが配置される。
【００５５】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置においては、図１３，及び図１４に示すように、ソース線側選択ゲートトランジスタＴＧＳは、積層化されたＮＡＮＤセルユニット１５０の下部に折り畳むことができたため、平面サイズは、ソース線側選択ゲートトランジスタＴＧＳの配置スペース分だけ縮小化されている。
【００５６】
（動作電圧例）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにＳＯＮＯＳトランジスタを使用したＮＡＮＤセルユニットの動作電圧の一例は、図１５に示すように表される。
【００５７】
選択されたブロックについて、読み出しモード、‘０’書き込みモード、‘１’書き込みモード、消去モードの各動作モードにおけるソース線ＳＬ、ビット線ＢＬ、選択ゲート線ＳＧＳ，ＳＧＤ、選択ワード線ＣＧ、同層の非選択ワード線ＣＧ、及び別層の非選択ワード線ＣＧについてパルス電圧状態が示されており、同様に、非選択ブロックについても、読み出しモード、‘０’書き込みモード、‘１’書き込みモード、消去モードの各動作モードにおけるソース線ＳＬ、ビット線ＢＬ、選択ゲート線ＳＧＳ，ＳＧＤ、ワード線ＣＧについてパルス電圧状態が示されている。ここで、図１５において、ＶＤＤは電源電位、ＶＳＳは接地電位、ＶＲＲは読み出し電圧、ＶＮＮは非選択セル用読み出し電圧、ＶＰＰは書き込み電圧、ＶＥＥは消去電圧、ＶＭＭはブートストラップ電圧、及びＶＸＸは選択されたワード線ＣＧに印加されるパルス電圧を示す。ＶＲＲの電圧は、Ｖｔｈ（‘０’）（‘０’書き込み状態におけるしきい値電圧）よりも高く、ＶＮＮの電圧は、Ｖｔｈ（‘１’）（‘１’書き込み状態におけるしきい値電圧）よりも低く設定する。
【００５８】
図１５に従う消去動作における動作波形は、図１６に示すように表される。図１６において、ＶＢＩはＰ−Ｎ接合のビルトインポテンシャルを示し、Ｖｔｈ（‘１’）は、‘１’書き込み状態におけるしきい値電圧を示す。図１６には、ソース線ＳＬ，ワード線ＣＧ２１〜２４、ＣＧ３１〜３４、ＣＧ４１〜４４、ビット線ＢＬ、ワード線ＣＧ１１、ワード線ＣＧ１２、ワード線ＣＧ１３、及びワード線ＣＧ１４に印加されるパルス電圧状態が示されている。図１６に示すように、ビット線ＢＬの電位は、｜Ｖｔｈ（‘１’）｜−ＶＢＩで表され、もともとの各メモリセルトランジスタのしきい値によって、中間波形は異なったものとなる。
【００５９】
図１５に従う書き込み動作における動作波形は、図１７に示すように表される。図１７には、選択ゲート線ＳＧＳ，ＳＧＤ、‘１’書き込みセルのビット線ＢＬ、‘０’書き込みセルのビット線ＢＬ、非選択ワード線ＣＧ、及び選択されたワード線ＣＧに印加されるパルス電圧状態が示されている。
【００６０】
図１５に従う読み出し動作における動作波形は、図１８に示すように表される。図１８には、ソース線ＳＬ、‘１’書き込みセルのビット線ＢＬ、‘０’書き込みセルのビット線ＢＬ、非選択ワード線ＣＧ、及び選択されたワード線ＣＧに印加されるパルス電圧状態が示されている。
【００６１】
読み出し動作はソース線ＳＬからビット線ＢＬに充電する形式をとり、選択されたメモリセルトランジスタのしきい値に応じて、ビット線ＢＬの電位が接地電位ＶＳＳのままか、ハイレベル“Ｈ”になるため、その電位をセンスアンプＳ／Ａで判断する。
【００６２】
書き込みベリファイの場合は、例えば、選択されたワード線ＣＧの電位が０Ｖより高いこと、消去ベリファイの場合は、例えば、選択されたメモリストリング内のワード線ＣＧの電位がすべて０Ｖであることなどの電位関係が異なるだけで、基本的には読み出し動作と同様である。
【００６３】
書き込みに関しては、セルフブーストによって“１”書き込み(消去状態を保つ)を達成するために、ソース線ＳＬから一旦、ＮＡＮＤメモリセルトランジスタのチャネル下を充電する。その後、“０”書き込みの場合はビット線ＢＬを０Ｖにして放電、チャネル電位を０Ｖに、“１”書き込みの場合はビット線ＢＬを電源電位ＶＤＤとすることで、プリチャージ状態を保持し、選択されたワード線ＣＧをＶＰＰ(書き込み電圧)、選択されたＮＡＮＤストリング内の非選択のワード線ＣＧをブートストラップ電圧ＶＭＭに昇圧し、チャネル電位を書き込みが起こらない電位にブートストラップする。尚、ブートストラップ電圧ＶＭＭの電位は、チャネル電位が低電位の場合に、選択されたＮＡＮＤストリング内の非選択のメモリセルトランジスタに“０”書き込みが行われず、“１”書き込みされたメモリセルトランジスタのチャネル電位が十分上昇して、消去状態を保持できるような電位に設定される。消去動作は、バックゲートに電位を供給し辛いため、図１６にような動作波形を用いる。
【００６４】
まず、ソース線ＳＬよりＳＧＳを介して、ソース線ＳＬに最も近いメモリセルトランジスタのソース領域に高電位が印加され、消去動作が行われる。次に、ソース線ＳＬに最も近いメモリセルトランジスタのワード線ＣＧの電位をＶＸＸに昇圧し、ソース領域に高電位を転送する。つまり、次のメモリセルトランジスタのドレイン領域に高電位が印加されて、消去が行われる。次に、このメモリセルトランジスタのワード線ＣＧの電位をＶＸＸに昇圧し、ソース領域に高電位を転送する。つまり、次のメモリセルトランジスタのドレイン領域に高電位が印加されて、消去動作が行われる。以上の動作を繰り返し、選択されたメモリセルストリングのメモリセルトランジスタを消去する。
【００６５】
ソース線側選択ゲートトランジスタＴＧＳのしきい値電圧をＶｔｈとすると、ＶＸＸは高電位（ＶＥＥ−Ｖｔｈ）が転送できるような電圧である。ＶＥＥは、コントロールゲート電極とＯＮＯ絶縁膜中のチャージトラップレベルとのキャパシティブカップリンによって、半導体基板１０に対して、低い電位で十分な電界が印加できる値である。
【００６６】
（動作電圧の別の例）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにＳＯＮＯＳトランジスタを使用したＮＡＮＤセルユニットの動作電圧の別の一例は、図１９に示すように表される。
【００６７】
選択されたブロックについて、読み出しモード、‘０’書き込みモード、‘１’書き込みモード、消去モードの各動作モードにおけるソース線ＳＬ、ビット線ＢＬ、選択ゲート線ＳＧＳ，ＳＧＤ、選択ワード線ＣＧ、同層の非選択ワード線ＣＧ、及び別層の非選択ワード線ＣＧについてパルス電圧状態が示されており、同様に、非選択ブロックについても、読み出しモード、‘０’書き込みモード、‘１’書き込みモード、消去モードの各動作モードにおけるソース線ＳＬ、ビット線ＢＬ、選択ゲート線ＳＧＳ，ＳＧＤ、ワード線ＣＧについてパルス電圧状態が示されている。ここで、図１９において、ＶＤＤは電源電位、ＶＳＳは接地電位、ＶＲＲは読み出し電圧、ＶＮＮは非選択セル用読み出し電圧、ＶＰＰは書き込み電圧、ＶＥＥは消去電圧、ＶＭＭはブートストラップ電圧、及びＶＸＸは選択されたワード線ＣＧに印加されるパルス電圧を示す点は、図１５と同様である。ＶＲＲの電圧は、Ｖｔｈ（‘０’）（‘０’書き込み状態におけるしきい値電圧）より高く、ＶＮＮの電圧は、Ｖｔｈ（‘１’）（‘１’書き込み状態におけるしきい値電圧）より低くする。
【００６８】
読み出し動作はビット線ＢＬにプリチャージされた電圧を放電するか否かで判定する。書き込みベリファイは選択ゲートトランジスタの電位が異なる。消去ベリファイは図１５に示された読み出し電圧，及び読み出し方法で行っても良い。また、書き込み動作の場合、ソース線ＳＬは接地電位ＶＳＳとする。読み出し時、ソース線ＳＬの電位をＶＳＳとしており、このことから、ソース線ＳＬは接地電位ＶＳＳとする。
【００６９】
本発明の第１の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置によれば、選択ゲートトランジスタを半導体基板上に配置し、選択ゲートトランジスタによるＮＡＮＤ型メモリセルトランジスタの選択性を維持しつつ、スタックゲート構造，或いはＳＯＮＯＳ構造のメモリセルトランジスタを積層化して、大容量化を図ることができる。
【００７０】
[第２の実施の形態]
（素子構造）
本発明の第２の実施の形態に係る不揮発性半導体記憶装置の構成においては、ビット線２０を積層化されたメモリセルトランジスタＭ１０，Ｍ１１，…，Ｍ４２，Ｍ４３の下層に配置した点に特徴を有する。
【００７１】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置においては、図２０に示すように、ソース線側選択ゲートトランジスタＴＧＳ，及びビット線側選択ゲートトランジスタＴＧＤを共に、積層化されたＮＡＮＤセルユニット１５０の下部に折り畳むことができたため、平面サイズは、第１の実施の形態に比較し、ビット線側選択ゲートトランジスタＴＧＤの配置スペース分だけ更に縮小化され、実質的なセルサイズを縮小することができる。
【００７２】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置において適用されるメモリセルトランジスタは、図２０中に示すように、半導体基板１０上に積層された層間絶縁膜３４中に配置され、ソース／ドレイン領域２６と、ソース／ドレイン領域２６間のチャネル領域２５と、チャネル領域２５上に配置されたＯＮＯ絶縁膜２４と、及びＯＮＯ絶縁膜２４上に配置されたコントロールゲート電極２３とからなるＳＯＮＯＳ／ＴＦＴ構造を備える。
【００７３】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにＳＯＮＯＳトランジスタを使用したＮＡＮＤセルユニットの模式的断面構造は、図２０に示すように、半導体基板１０と、半導体基板１０に配置された素子分離領域（ＳＴＩ）８と、素子分離領域８に挟まれた半導体基板１０に配置されたビット線側選択ゲートトランジスタＴＧＤのソース／ドレイン領域１３，１４と、素子分離領域８に挟まれた半導体基板１０に配置されたソース線側選択ゲートトランジスタＴＧＳのソース／ドレイン領域１１，１２と、ソース／ドレイン領域１３，１４間の半導体基板１０上に配置されたゲート絶縁膜１６と、そのゲート絶縁膜１６上に配置された選択ゲート線（ＳＧＤ）１７と、ソース／ドレイン領域１１，１２間の半導体基板１０上に配置されたゲート絶縁膜１６と、そのゲート絶縁膜１６上に配置された選択ゲート線（ＳＧＳ）１５と、ソース／ドレイン領域１１，１２，及び１３，１４上に配置されたコンタクトプラグ１８と、ソース／ドレイン領域１１，１２，及び１３，１４とコンタクトプラグ１８を介してそれぞれ接続された金属電極層２７，２８，及び２９，３０と、金属電極層２７，２８，及び２９，３０上に層間絶縁膜３４を介して積層され，ビット線側選択ゲートトランジスタＴＧＤのドレイン領域１４に接続された金属電極層３０に，コンタクトプラグ１９を介して接続されたビット線２０と、ビット線２０上に層間絶縁膜３４を介して積層され，金属電極層２８と金属電極層２９の間においてソース／ドレイン領域２６，及びコンタクトプラグ２２を介して直列接続されたＳＯＮＯＳ構造の複数個のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３からなる第１メモリセルストリングと、複数個のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３上に層間絶縁膜３４を介して積層され，第１メモリセルストリングに並列接続され，ソース／ドレイン領域２６，チャネル領域２５及びコンタクトプラグ２２を介して直列に接続されたＳＯＮＯＳ構造の複数個のメモリセルトランジスタＭ２０，Ｍ２１，Ｍ２２，Ｍ２３からなる第２メモリセルストリングと、複数個のメモリセルトランジスタＭ２０，Ｍ２１，Ｍ２２，Ｍ２３上に層間絶縁膜３４を介して積層され，第１及び第２メモリセルストリングに並列接続され，ソース／ドレイン領域２６
，チャネル領域２５及びコンタクトプラグ２２を介して直列に接続されたＳＯＮＯＳ構造の複数個のメモリセルトランジスタＭ３０，Ｍ３１，Ｍ３２，Ｍ３３からなる第３メモリセルストリングと、複数個のメモリセルトランジスタＭ３０，Ｍ３１，Ｍ３２，Ｍ３３上に層間絶縁膜３４を介して積層され，第１乃至第３メモリセルストリングに並列接続され，ＳＯＮＯＳ構造の複数個のメモリセルトランジスタＭ４０，Ｍ４１，Ｍ４２，Ｍ４３がソース／ドレイン領域２６，及びコンタクトプラグ２２を介して直列に接続された第４メモリセルストリングと、金属電極層２７に接続されたソース線ＳＬとを備える。
【００７４】
（平面パターン構成）
本発明の第２の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにＳＯＮＯＳトランジスタを使用したＮＡＮＤセルユニット１５０の模式的平面パターン構成は、図２１（ａ）に示すように、第４層目のＮＡＮＤセルパターン領域３５と、図２１（ｂ）に示すように、第３層目のＮＡＮＤセルパターン領域３５と、図２１（ｃ）に示すように、第２層目のＮＡＮＤセルパターン領域３５と、図２１（ｄ）に示すように、第１層目のＮＡＮＤセルパターン領域３５と、図２１（ｅ）に示すように、選択ゲートパターン領域３６とを備える。
【００７５】
第４層目のＮＡＮＤセルパターン領域３５は、図２１（ａ）に示すように、ＳＯＮＯＳトランジスタのソース／ドレイン領域２６と、コントロールゲート電極２３のパターンが連続して配置され、ＮＡＮＤセルパターン領域３５の端部においてコンタクトプラグ２２を介して第３層目のＮＡＮＤセルパターン領域３５に接続される。
【００７６】
第３層目のＮＡＮＤセルパターン領域３５は、図２１（ｂ）に示すように、ＳＯＮＯＳトランジスタのソース／ドレイン領域２６と、コントロールゲート電極２３のパターンが連続して配置され、ＮＡＮＤセルパターン領域３５の端部においてコンタクトプラグ２２を介して第２層目のＮＡＮＤセルパターン領域３５に接続される。
【００７７】
第２層目のＮＡＮＤセルパターン領域３５は、図２１（ｃ）に示すように、ＳＯＮＯＳトランジスタのソース／ドレイン領域２６と、コントロールゲート電極２３のパターンが連続して配置され、ＮＡＮＤセルパターン領域３５の端部においてコンタクトプラグ２２を介して第１層目のＮＡＮＤセルパターン領域３５に接続される。
【００７８】
第１層目のＮＡＮＤセルパターン領域３５は、図２１（ｄ）に示すように、ＳＯＮＯＳトランジスタのソース／ドレイン領域２６と、コントロールゲート電極２３のパターンが連続して配置され、ＮＡＮＤセルパターン領域３５の端部においてコンタクトプラグ２２を介して選択ゲートパターン領域３６に接続される。
【００７９】
選択ゲートパターン領域３６は、図２１（ｅ）に示すように、ソース線側選択ゲートトランジスタＴＧＳのドレイン領域１２に接続される金属電極層２８、選択ゲート線（ＳＧＳ）１５、及びソース線側選択ゲートトランジスタＴＧＳのソース領域１１に接続される金属電極層２７からなるソース線ＳＬの各パターンと、ビット線側選択ゲートトランジスタＴＧＤのドレイン領域１４に接続される金属電極層３０、選択ゲート線（ＳＧＤ）１７、及びビット線側選択ゲートトランジスタＴＧＤのソース領域１３に接続される金属電極層２９の各パターンが配置される。コンタクトプラグ１８を介して、ビット線側選択ゲートトランジスタＴＧＤのドレイン領域１４に接続される金属電極層３０は、コンタクトプラグ１９を介してビット線２０に接続される。
【００８０】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置によれば、ビット線２０を積層化されたメモリセルトランジスタの下層に配置し、ソース線側選択ゲートトランジスタＴＧＳ，及びビット線側選択ゲートトランジスタＴＧＤを共に、積層化されたＮＡＮＤセルユニット１５０の下部に折り畳むことができるため、実質的なセルサイズを縮小することができる。
【００８１】
以上の説明においては、メモリセルトランジスタとして、ＳＯＮＯＳ構造のＴＦＴを有する例を説明したが、スタックゲート積層構造のＴＦＴを有する場合も同様に積層化形成可能である。
【００８２】
本発明の第２の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置によれば、選択ゲートトランジスタを半導体基板上に集積化して配置し、選択ゲートトランジスタによるＮＡＮＤ型メモリセルトランジスタの選択性を維持しつつ、スタックゲート／ＴＦＴ構造，或いはＳＯＮＯＳ／ＴＦＴ構造のメモリセルトランジスタを積層化して、大容量化を図ることができる。
【００８３】
[第３の実施の形態]
（素子構造）
本発明の第３の実施の形態に係る不揮発性半導体記憶装置において適用されるメモリセルトランジスタは、図２２に示すように、半導体基板１０上に積層された層間絶縁膜３４中に配置され、バックゲート電極４０と、バックゲート電極４０上に配置されたソース／ドレイン領域２６と、バックゲート電極４０上に配置され，ソース／ドレイン領域２６間のチャネル領域２５と、チャネル領域２５上に配置されたＯＮＯ絶縁膜２４と、及びＯＮＯ絶縁膜２４上に配置されたコントロールゲート電極２３とからなるＳＯＮＯＳ／ＴＦＴ構造を備える。
【００８４】
本発明の第４の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにバックゲート電極４０上に配置されたＳＯＮＯＳトランジスタを使用したＮＡＮＤセルユニットの模式的断面構造は、図２２に示すように、半導体基板１０と、半導体基板１０に配置された素子分離領域（ＳＴＩ）８と、素子分離領域８に挟まれた半導体基板１０に配置されたビット線側選択ゲートトランジスタＴＧＤのソース／ドレイン領域１３，１４と、素子分離領域８に挟まれた半導体基板１０に配置されたソース線側選択ゲートトランジスタＴＧＳのソース／ドレイン領域１１，１２と、ソース／ドレイン領域１３，１４間の半導体基板１０上に配置されたゲート絶縁膜１６と、そのゲート絶縁膜１６上に配置された選択ゲート線（ＳＧＤ）１７と、ソース／ドレイン領域１１，１２間の半導体基板１０上に配置されたゲート絶縁膜１６と、そのゲート絶縁膜１６上に配置された選択ゲート線（ＳＧＳ）１５と、ソース／ドレイン領域１１，１２，及び１３，１４上に配置されたコンタクトプラグ１８と、ソース／ドレイン領域１１，１２，及び１３，１４とコンタクトプラグ１８を介してそれぞれ接続された金属電極層２７，２８，及び２９，３０と、金属電極層２７，２８，及び２９，３０上に層間絶縁膜３４を介して積層され，金属電極層２８と金属電極層２９の間においてソース／ドレイン領域２６，及びコンタクトプラグ２２を介して直列接続され，バックゲート電極４０上に配置されたＳＯＮＯＳ構造の複数個のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３からなる第１メモリセルストリングと、複数個のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３上に層間絶縁膜３４を介して積層され，第１メモリセルストリングに並列接続され，ソース／ドレイン領域２６，チャネル領域２５及びコンタクトプラグ２２を介して直列に接続され，バックゲート電極４０上に配置されたＳＯＮＯＳ構造の複数個のメモリセルトランジスタＭ２０，Ｍ２１，Ｍ２２，Ｍ２３からなる第２メモリセルストリングと、複数個のメモリセルトランジスタＭ２０，Ｍ２１，Ｍ２２，Ｍ２３上に層間絶縁膜３４を介して積層され，第１及び第２メモリセルストリングに並列接続され，ソース／ドレイン領域２６，チャネル領域２５及びコンタクトプラグ２２を介して直列に接続され，バックゲート電極４０
上に配置されたＳＯＮＯＳ構造の複数個のメモリセルトランジスタＭ３０，Ｍ３１，Ｍ３２，Ｍ３３からなる第３メモリセルストリングと、複数個のメモリセルトランジスタＭ３０，Ｍ３１，Ｍ３２，Ｍ３３上に層間絶縁膜３４を介して積層され，第１乃至第３メモリセルストリングに並列接続され，ソース／ドレイン領域２６，チャネル領域２５及びコンタクトプラグ２２を介して直列に接続され，バックゲート電極４０上に配置されたＳＯＮＯＳ構造の複数個のメモリセルトランジスタＭ４０，Ｍ４１，Ｍ４２，Ｍ４３からなる第４メモリセルストリングと、金属電極層２７に接続されたソース線ＳＬと、金属電極層３０にコンタクトプラグ２１を介して接続されたビット線２０と、バックゲート電極４０に接続されたバックゲート線４１を備える。バックゲート線（ＢＧＬ）４１は、ビット線ＢＬと直交する方向，即ち、ワード線が延伸する行方向に延伸している。
【００８５】
本発明の第４の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにバックゲート電極４０上に配置されたＳＯＮＯＳトランジスタを使用したＮＡＮＤセルユニット１５０の模式的平面パターン構成は、図１４と同様である。
【００８６】
（動作電圧例）
本発明の第４の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにバックゲート電極４０を接続したＳＯＮＯＳトランジスタを使用したＮＡＮＤセルユニットの動作電圧の一例は図２３に示すように表される。
【００８７】
選択されたブロックについて、読み出しモード、‘０’書き込みモード、‘１’書き込みモード、消去モードの各動作モードにおけるバックゲート電極ＢＧ、ビット線ＢＬ、選択ゲート線ＳＧＳ，ＳＧＤ、選択ワード線ＣＧ、同層の非選択ワード線ＣＧ、及び別層の非選択ワード線ＣＧについてパルス電圧状態が示されており、同様に、非選択ブロックについても、読み出しモード、‘０’書き込みモード、‘１’書き込みモード、消去モードの各動作モードにおけるバックゲート電極ＢＧ、ビット線ＢＬ、選択ゲート線ＳＧＳ，ＳＧＤ、ワード線ＣＧについてパルス電圧状態が示されている。ここで、図２３において、ＶＤＤは電源電位、ＶＳＳは接地電位、ＶＲＲは読み出し電圧、ＶＮＮは非選択セル用読み出し電圧、ＶＰＰは書き込み電圧、ＶＥＥは消去電圧、ＶＭＭはブートストラップ電圧を示す。ＶＲＲの電圧は、Ｖｔｈ（‘０’）（‘０’書き込み状態におけるしきい値電圧）よりも高く、ＶＮＮの電圧は、Ｖｔｈ（‘１’）（‘１’書き込み状態におけるしきい値電圧）よりも低く設定する。
【００８８】
消去動作では選択ブロック内のメモリセルトランジスタが一括で消去状態となる。図１９と同様に、読み出し動作はビット線ＢＬにプリチャージされた電圧を放電するか否かで判定する。書き込みベリファイは選択ゲートトランジスタの電位が異なる。消去ベリファイは図１５に示された読み出し電圧，及び読み出し方法で行っても良い。また、書き込み動作の場合、バックゲート電極ＢＧは接地電位ＶＳＳとする。読み出し時、バックゲート電極ＢＧの電位をＶＳＳとしており、このことから、バックゲート電極ＢＧは接地電位ＶＳＳとする。
【００８９】
以上の説明においては、メモリセルトランジスタとして、ＳＯＮＯＳ構造のＴＦＴを有する例を説明したが、スタックゲート積層構造のＴＦＴを有する場合も同様に積層化形成可能である。
【００９０】
本発明の第３の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置によれば、選択ゲートトランジスタを半導体基板上に配置し、選択ゲートトランジスタによるＮＡＮＤ型メモリセルトランジスタの選択性を維持しつつ、バックゲート電極を有するスタックゲート／ＴＦＴ構造，或いはＳＯＮＯＳ／ＴＦＴ構造のメモリセルトランジスタを積層化して、大容量化を図ることができる。
【００９１】
本発明の第３の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置によれば、バックゲート電極によって、消去動作では選択ブロック内のメモリセルトランジスタを一括で消去状態とすることができる。
【００９２】
[第４の実施の形態]
（素子構造）
本発明の第４の実施の形態に係る不揮発性半導体記憶装置において適用されるメモリセルトランジスタは、図２４中に示すように、半導体基板１０上に積層された層間絶縁膜３４中に配置され、ソース／ドレイン領域２６と、ソース／ドレイン領域２６間のチャネル領域２５と、チャネル領域２５上に配置されたＯＮＯ絶縁膜２４と、及びＯＮＯ絶縁膜２４上に配置されたコントロールゲート電極２３とからなるＳＯＮＯＳ／ＴＦＴ構造を備える。
【００９３】
本発明の第４の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにＳＯＮＯＳトランジスタを使用したＮＡＮＤセルユニットの模式的断面構造は、図２４に示すように、半導体基板１０と、半導体基板１０に配置された素子分離領域（ＳＴＩ）８と、素子分離領域８に挟まれた半導体基板１０に配置されたビット線側選択ゲートトランジスタＴＧＤのソース／ドレイン領域１３，１４と、素子分離領域８に挟まれた半導体基板１０に配置されたソース線側選択ゲートトランジスタＴＧＳのソース／ドレイン領域１１，１２と、ソース／ドレイン領域１３，１４間の半導体基板１０上に配置されたゲート絶縁膜１６と、そのゲート絶縁膜１６上に配置された選択ゲート線（ＳＧＤ）１７と、ソース／ドレイン領域１１，１２間の半導体基板１０上に配置されたゲート絶縁膜１６と、そのゲート絶縁膜１６上に配置された選択ゲート線（ＳＧＳ）１５と、ソース／ドレイン領域１１，１２，及び１３，１４上に配置されたコンタクトプラグ１８と、ソース／ドレイン領域１１，１２，及び１３，１４とコンタクトプラグ１８を介してそれぞれ接続された金属電極層２７，２８，及び２９，３０と、金属電極層２７，２８，及び２９，３０上に層間絶縁膜３４を介して積層され，金属電極層２８と金属電極層２９の間においてソース／ドレイン領域２６，及びコンタクトプラグ２２を介して直列接続されたＳＯＮＯＳ構造の複数個のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３からなる第１メモリセルストリングと、複数個のメモリセルトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３上に層間絶縁膜３４を介して積層され，第１メモリセルストリングに並列接続され，ソース／ドレイン領域２６，チャネル領域２５及びコンタクトプラグ２２を介して直列に接続されたＳＯＮＯＳ構造の複数個のメモリセルトランジスタＭ２０，Ｍ２１，Ｍ２２，Ｍ２３からなる第２メモリセルストリングと、複数個のメモリセルトランジスタＭ２０，Ｍ２１，Ｍ２２，Ｍ２３上に層間絶縁膜３４を介して積層され，第１及び第２メモリセルストリングに並列接続され，ソース／ドレイン領域２６，チャネル領域２５及びコンタクトプラグ２２を介して直列に接続されたＳＯＮＯＳ構造の複数個のメモリセルトランジスタＭ３０，Ｍ３１，Ｍ３２，Ｍ３３からなる第３メモリセルストリングと、複数個のメ
モリセルトランジスタＭ３０，Ｍ３１，Ｍ３２，Ｍ３３上に層間絶縁膜３４を介して積層され，第１乃至第３メモリセルストリングに並列接続され，ＳＯＮＯＳ構造の複数個のメモリセルトランジスタＭ４０，Ｍ４１，Ｍ４２，Ｍ４３がソース／ドレイン領域２６，及びコンタクトプラグ２２を介して直列に接続された第４メモリセルストリングと、金属電極層２７に接続されたソース線ＳＬと、金属電極層３０にコンタクトプラグ２１を介して接続された金属電極層５０と、金属電極層５０にコンタクトプラグ２１を介して接続された金属電極層５２と、金属電極層５２にコンタクトプラグ２１を介して接続された金属電極層５４と、金属電極層５４にコンタクトプラグ２１を介して接続されたビット線２０とを備える。
【００９４】
本発明の第４の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにＳＯＮＯＳトランジスタを使用したＮＡＮＤセルユニット１５０の模式的平面パターン構成は、図１４と同様である。
【００９５】
本発明の第４の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにＳＯＮＯＳトランジスタを使用したＮＡＮＤセルユニットのＩＩ−ＩＩ線に沿うワード線延伸方向における断面構造は、図２５に示すように、模式的に表される。図２５は、行方向に延伸するワード線ＣＧ１３，ＣＧ２３，ＣＧ３３，ＣＧ４３に沿う模式的断面構造に相当する。例えば、図２１において、ＩＩ−ＩＩ線に沿う模式的断面構造と観ることもできる。或いは、図２４において、ビット線側選択ゲートトランジスタＴＧＤがメモリセルトランジスタＭ１３の下に配置された場合のＩＩ―ＩＩ線に沿う模式的断面構造と観ることもできる。
【００９６】
本発明の第４の実施の形態に係る不揮発性半導体記憶装置のＩＩ−ＩＩ線に沿うワード線延伸方向における断面構造は、図２５に示すように、半導体基板１０と、半導体基板１０に配置された素子分離領域（ＳＴＩ）８と、素子分離領域８に挟まれた半導体基板１０に配置されたブロック選択トランジスタＴＢＧのソース／ドレイン領域４２，４３と、ソース／ドレイン領域４２，４３間の半導体基板１０上に配置されたゲート絶縁膜４４と、ゲート絶縁膜４４上に配置された選択ゲート線（ＳＷＧ）４５と、ビット線側選択ゲートトランジスタＴＧＤのソース／ドレイン領域に挟まれ，かつ素子分離領域８に挟まれた半導体基板１０上に配置されたゲート絶縁膜１６と、そのゲート絶縁膜１６上に配置された選択ゲート線（ＳＧＤ）１７と、ソース／ドレイン領域４２，４３上に配置されたコンタクトプラグ４８と、選択ゲート線（ＳＧＤ）１７上に配置されたコンタクトプラグ４９と、ブロック選択トランジスタＴＢＧのソース領域４２とコンタクトプラグ４８を介してそれぞれ接続された金属電極層６０，６４，６８，７２，及び７６と、ブロック選択トランジスタＴＢＧのドレイン領域４３とコンタクトプラグ４８を介して接続され，かつビット線側選択ゲートトランジスタＴＧＤの選択ゲート線（ＳＧＤ）１７とコンタクトプラグ４９を介して接続された金属電極層５８と、ブロック選択トランジスタＴＢＧのドレイン領域４３とコンタクトプラグ４８を介してそれぞれ接続された金属電極層６２，６６，７０，及び７４と、層間絶縁膜３４を介して選択ゲート線（ＳＧＤ）１７の上部に配置された金属電極層２７と、層間絶縁膜３４を介して金属電極層２７，５８，６０上に配置されたワード線ＣＧ１３と、ワード線ＣＧ１３上に配置されたコンタクトプラグ５７と、金属電極層６２，６６，７０，及び７４上に配置されたコンタクトプラグ５６と、金属電極層６２とコンタクトプラグ５６を介して接続され，かつワード線ＣＧ１３とコンタクトプラグ５７を介して接続された金属電極層７８と、金属電極層６６，７０，及び７４とそれぞれコンタクトプラグ５６を介して接続された金属電極層８０，８２，及び８４と、層間絶縁膜３４を介してワード線ＣＧ１３上に配置されたワード線ＣＧ２３と、ワード線ＣＧ２３上に配置されたコンタクトプラグ５７と、金属電極層８０，８２，及び８４上に配置された
コンタクトプラグ５６と、金属電極層８０とコンタクトプラグ５６を介して接続され，かつワード線ＣＧ２３とコンタクトプラグ５７を介して接続された金属電極層８６と、金属電極層８２，及び８４とそれぞれコンタクトプラグ５６を介して接続された金属電極層８８，及び９０と、層間絶縁膜３４を介してワード線ＣＧ２３上に配置されたワード線ＣＧ３３と、ワード線ＣＧ３３上に配置されたコンタクトプラグ５７と、金属電極層８８，及び９０上に配置されたコンタクトプラグ５６と、金属電極層８８とコンタクトプラグ５６を介して接続され，かつワード線ＣＧ３３とコンタクトプラグ５７を介して接続された金属電極層９２と、金属電極層９０とコンタクトプラグ５６を介して接続された金属電極層９４と、層間絶縁膜３４を介してワード線ＣＧ３３上に配置されたワード線ＣＧ４３と、ワード線ＣＧ４３上に配置されたコンタクトプラグ５７と、金属電極層９４上に配置されたコンタクトプラグ５６と、金属電極層９４とコンタクトプラグ５６を介して接続され，かつワード線ＣＧ４３とコンタクトプラグ５７を介して接続された金属電極層９６と、層間絶縁膜３４を介してワード線ＣＧ４３上に配置されたビット線２０と、金属電極層２７に接続されたソース線ＳＬとを備える。
【００９７】
本発明の第４の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置によれば、図２４，及び図２５に示すように、金属電極層の配線層の層数は、９層である。
【００９８】
以上の説明においては、メモリセルトランジスタとして、ＳＯＮＯＳ構造のＴＦＴを有する例を説明したが、スタックゲート積層構造のＴＦＴを有する場合も同様に積層化形成可能である。
【００９９】
本発明の第４の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置によれば、選択ゲートトランジスタを半導体基板上に配置し、選択ゲートトランジスタによるＮＡＮＤ型メモリセルトランジスタの選択性を維持しつつ、スタックゲート／ＴＦＴ構造，或いはＳＯＮＯＳ／ＴＦＴ構造のメモリセルトランジスタを積層化して、大容量化を図ることができる。
【０１００】
[第５の実施の形態]
本発明の第５の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにＳＯＮＯＳトランジスタを使用したＮＡＮＤセルユニットのＩＩ−ＩＩ線に沿うワード線延伸方向における断面構造は、図２６に示すように、模式的に表される。図２６は、行方向に延伸するワード線ＣＧ１３，ＣＧ２３，ＣＧ３３，ＣＧ４３に沿う模式的断面構造に相当する。例えば、図２１において、ＩＩ−ＩＩ線に沿う模式的断面構造と観ることもできる。或いは、図２４において、ビット線側選択ゲートトランジスタＴＧＤがメモリセルトランジスタＭ１３の下に配置された場合のＩＩ―ＩＩ線に沿う模式的断面構造と観ることもできる。
【０１０１】
本発明の第５の実施の形態に係る不揮発性半導体記憶装置のＩＩ−ＩＩ線に沿うワード線延伸方向における断面構造は、図２６に示すように、半導体基板１０と、半導体基板１０に配置された素子分離領域（ＳＴＩ）８と、素子分離領域８に挟まれた半導体基板１０に配置されたブロック選択トランジスタＴＢＧのソース／ドレイン領域４２，４３と、ソース／ドレイン領域４２，４３間の半導体基板１０上に配置されたゲート絶縁膜４４と、ゲート絶縁膜４４上に配置された選択ゲート線（ＳＷＧ）４５と、ビット線側選択ゲートトランジスタＴＧＤのソース／ドレイン領域に挟まれ，かつ素子分離領域８に挟まれた半導体基板１０上に配置されたゲート絶縁膜１６と、そのゲート絶縁膜１６上に配置された選択ゲート線（ＳＧＤ）１７と、ソース／ドレイン領域４２，４３上に配置されたコンタクトプラグ４８と、選択ゲート線（ＳＧＤ）１７上に配置されたコンタクトプラグ４９と、ブロック選択トランジスタＴＢＧのソース領域４２とコンタクトプラグ４８を介してそれぞれ接続された金属電極層６０，６４，６８，７２，及び７６と、ブロック選択トランジスタＴＢＧのドレイン領域４３とコンタクトプラグ４８を介して接続され，かつビット線側選択ゲートトランジスタＴＧＤの選択ゲート線（ＳＧＤ）１７とコンタクトプラグ４９を介して接続された金属電極層５８と、ブロック選択トランジスタＴＢＧのドレイン領域４３とコンタクトプラグ４８を介してそれぞれ接続された金属電極層６２，６６，７０，及び７４と、層間絶縁膜３４を介して選択ゲート線（ＳＧＤ）１７の上部に配置された金属電極層２７と、層間絶縁膜３４を介して金属電極層２７，５８〜７２上に配置されたワード線ＣＧ１３と、ワード線ＣＧ１３上に配置されたコンタクトプラグ５７と、金属電極層６２，６６，７０，及び７４上に配置されたコンタクトプラグ５６と、金属電極層７４とコンタクトプラグ５６を介して接続され，かつワード線ＣＧ１３とコンタクトプラグ５７を介して接続された金属電極層１０２と、層間絶縁膜３４を介してワード線ＣＧ１３上に配置されたワード線ＣＧ２３と、ワード線ＣＧ２３上に配置されたコンタクトプラグ５７と、金属電極層７０とコンタクトプラグ５６を介して接続され，かつワード線ＣＧ２３とコンタクトプラグ５７を介して接続された金属電極層１００と、層間絶縁膜３４を介し
てワード線ＣＧ２３上に配置されたワード線ＣＧ３３と、ワード線ＣＧ３３上に配置されたコンタクトプラグ５７と、金属電極層６６とコンタクトプラグ５６を介して接続され，かつワード線ＣＧ３３とコンタクトプラグ５７を介して接続された金属電極層９８と、層間絶縁膜３４を介してワード線ＣＧ３３上に配置されたワード線ＣＧ４３と、ワード線ＣＧ４３上に配置されたコンタクトプラグ５７と、金属電極層６２とコンタクトプラグ５６を介して接続され，かつワード線ＣＧ４３とコンタクトプラグ５７を介して接続された金属電極層９６と、層間絶縁膜３４を介してワード線ＣＧ４３上に配置されたビット線２０と、金属電極層２７に接続されたソース線ＳＬとを備える。
【０１０２】
本発明の第５の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置によれば、図２６に示すように、金属電極層の配線層の層数は、６層である。
【０１０３】
（平面パターン構成）
本発明の第５の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにＳＯＮＯＳトランジスタを使用したＮＡＮＤセルユニットのワード線延伸方向における，交互引き出しによる模式的平面パターン構成は、図２７に示すように表される。即ち、図２７（ａ）は、第１層目のワード線ＣＧ１３の交互引き出し平面パターンを示す。図２７（ｂ）は、第２層目のワード線ＣＧ２３の交互引き出し平面パターンを示す。図２７（ｃ）は、第３層目のワード線ＣＧ３３の交互引き出し平面パターンを示す。又、図２７（ｄ）は、第４層目のワード線ＣＧ４３の交互引き出し平面パターンを示す。
【０１０４】
図２７（ａ）に示す平面パターン端部においては、ワード線ＣＧ１３上に配置されたコンタクトプラグ５７と、ブロック選択トランジスタＴＧＢのドレイン領域４３とコンタクトプラグ４８を介して接続された金属電極層７４上に配置されたコンタクトプラグ５６が、金属電極層１０２を介して接続されている。
【０１０５】
図２７（ｂ）に示す平面パターン端部においては、ワード線ＣＧ２３上に配置されたコンタクトプラグ５７と、ブロック選択トランジスタＴＧＢのドレイン領域４３とコンタクトプラグ４８を介して接続された金属電極層７０上に配置されたコンタクトプラグ５６が、金属電極層１００を介して接続されている。
【０１０６】
図２７（ｃ）に示す平面パターン端部においては、ワード線ＣＧ３３上に配置されたコンタクトプラグ５７と、ブロック選択トランジスタＴＧＢのドレイン領域４３とコンタクトプラグ４８を介して接続された金属電極層６６上に配置されたコンタクトプラグ５６が、金属電極層９８を介して接続されている。
【０１０７】
図２７（ｄ）に示す平面パターン端部においては、ワード線ＣＧ４３上に配置されたコンタクトプラグ５７と、ブロック選択トランジスタＴＧＢのドレイン領域４３とコンタクトプラグ４８を介して接続された金属電極層６２上に配置されたコンタクトプラグ５６が、金属電極層９６を介して接続されている。
【０１０８】
本発明の第５の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置によれば、ワード線ＣＧ延伸方向における，交互引き出しによる平面パターンを有することによって、ＮＡＮＤセルユニット１５０からブロック選択トランジスタＴＧＢに至る周辺配線部の平面パターンの占有面積を縮小化することができる。
【０１０９】
又、本発明の第５の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置によれば、ＮＡＮＤセルユニット１５０からブロック選択トランジスタＴＧＢに至る周辺配線部の平面パターンにおいて、金属電極層９６，９８，１００，及び１０２を同一金属層レベルで形成することによって、金属電極層の数を減少し、製造工程数を低減化することができる。
【０１１０】
以上の説明においては、メモリセルトランジスタとして、ＳＯＮＯＳ構造のＴＦＴを有する例を説明したが、スタックゲート積層構造のＴＦＴを有する場合も同様に積層化形成可能である。
【０１１１】
本発明の第５の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置によれば、選択ゲートトランジスタを半導体基板上に配置し、選択ゲートトランジスタによるＮＡＮＤ型メモリセルトランジスタの選択性を維持しつつ、スタックゲート／ＴＦＴ構造，或いはＳＯＮＯＳ／ＴＦＴ構造のメモリセルトランジスタを積層化して、大容量化を図ることができる。
【０１１２】
[第６の実施の形態]
本発明の第６の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにＳＯＮＯＳトランジスタを使用したＮＡＮＤセルユニットのＩＩ−ＩＩ線に沿うワード線延伸方向における断面構造は、図２８に示すように、模式的に表される。図２８は、行方向に延伸するワード線ＣＧ１３，ＣＧ２３，ＣＧ３３，ＣＧ４３に沿う模式的断面構造に相当する。例えば、図２１において、ＩＩ−ＩＩ線に沿う模式的断面構造と観ることもできる。或いは、図２４において、ビット線側選択ゲートトランジスタＴＧＤがメモリセルトランジスタＭ１３の下に配置された場合のＩＩ―ＩＩ線に沿う模式的断面構造と観ることもできる。
【０１１３】
本発明の第６の実施の形態に係る不揮発性半導体記憶装置のＣＧ延長方向における断面構造は、図２８に示すように、半導体基板１０と、半導体基板１０に配置された素子分離領域（ＳＴＩ）８と、素子分離領域８に挟まれた半導体基板１０に配置されたブロック選択トランジスタＴＢＧのソース／ドレイン領域４２，４３と、ソース／ドレイン領域４２，４３間の半導体基板１０上に配置されたゲート絶縁膜４４と、ゲート絶縁膜４４上に配置された選択ゲート線（ＳＷＧ）４５と、ビット線側選択ゲートトランジスタＴＧＤのソース／ドレイン領域に挟まれ，かつ素子分離領域８に挟まれた半導体基板１０上に配置されたゲート絶縁膜１６と、そのゲート絶縁膜１６上に配置された選択ゲート線（ＳＧＤ）１７と、ソース／ドレイン領域４２，４３上に配置されたコンタクトプラグ４８と、選択ゲート線（ＳＧＤ）１７上に配置されたコンタクトプラグ４９と、ブロック選択トランジスタＴＢＧのソース領域４２とコンタクトプラグ４８を介してそれぞれ接続された金属電極層６０，６４，６８，７２，及び７６と、ブロック選択トランジスタＴＢＧのドレイン領域４３とコンタクトプラグ４８を介して接続され，かつビット線側選択ゲートトランジスタＴＧＤの選択ゲート線（ＳＧＤ）１７とコンタクトプラグ４９を介して接続された金属電極層５８と、ブロック選択トランジスタＴＢＧのドレイン領域４３とコンタクトプラグ４８を介してそれぞれ接続された金属電極層６２，６６，７０，及び７４と、層間絶縁膜３４を介して選択ゲート線（ＳＧＤ）１７の上部に配置された金属電極層２７と、金属電極層６２上に配置されたコンタクトプラグ５６と、層間絶縁膜３４を介して金属電極層２７，５８，６０，６２上に配置され，かつ金属電極層６２上に配置されたコンタクトプラグ５６と接続されたワード線ＣＧ１３と、金属電極層６６上に配置されたコンタクトプラグ５６と、層間絶縁膜３４を介してワード線ＣＧ１３，及び金属電極層６４，６６上に配置され，かつ金属電極層６６上に配置された金属電極層５６と接続されたワード線ＣＧ２３と、金属電極層７０上に配置されたコンタクトプラグ５６と、層間絶縁膜３４を介してワード線ＣＧ２３，及び金属電極層６８，７０上に配置され，かつ金属電極層７０上に配置された金属電極層５６と接続されたワード線ＣＧ３３と、金属電極層７４上に配置され
たコンタクトプラグ５６と、層間絶縁膜３４を介してワード線ＣＧ３３，及び金属電極層７２，７４上に配置され，かつ金属電極層７４上に配置された金属電極層５６と接続されたワード線ＣＧ４３と、層間絶縁膜３４を介してワード線ＣＧ４３上に配置されたビット線２０と、金属電極層２７に接続されたソース線ＳＬとを備える。
【０１１４】
本発明の第６の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置によれば、図２８に示すように、金属電極層の配線層の層数は、６層である。
【０１１５】
本発明の第６の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置によれば、ＮＡＮＤセルユニット１５０からブロック選択トランジスタＴＧＢに至る周辺配線部の平面パターンにおいて、金属電極層の数を減少し、製造工程数を低減化することができる。
【０１１６】
以上の説明においては、メモリセルトランジスタとして、ＳＯＮＯＳ構造のＴＦＴを有する例を説明したが、スタックゲート積層構造のＴＦＴを有する場合も同様に積層化形成可能である。
【０１１７】
本発明の第６の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置によれば、選択ゲートトランジスタを半導体基板上に配置し、選択ゲートトランジスタによるＮＡＮＤ型メモリセルトランジスタの選択性を維持しつつ、スタックゲート／ＴＦＴ構造，或いはＳＯＮＯＳ／ＴＦＴ構造のメモリセルトランジスタを積層化して、大容量化を図ることができる。
【０１１８】
[その他の実施の形態]
上記のように、本発明は第１乃至第６の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１１９】
更に又、第１乃至第６の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタは、２値論理のメモリに限定されるものではない。例えば、３値以上の多値論理のメモリについても適用可能である。例えば、４値記憶の不揮発性半導体記憶装置であれば、２値記憶の不揮発性半導体記憶装置に比べ、２倍のメモリ容量を達成することができる。更に又、ｍ値（ｍ＞３）以上の多値記憶の不揮発性半導体記憶装置についても適用可能である。
【０１２０】
更に又、第１乃至第６の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタは、積層構造、ＳＯＮＯＳ構造、ＭＯＮＯＳ構造に限られるものではない。側壁コントロールゲート型構造、或いはＳＯＩ構造を適用しても良い。
【０１２１】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【０１２２】
【図１】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の回路構成であって、メモリセルトランジスタにスタックゲート積層構造を備えるＮＡＮＤセルユニットの模式的回路構成図。
【図２】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の回路構成であって、メモリセルトランジスタにＳＯＮＯＳ構造を備えるＮＡＮＤセルユニットの模式的回路構成図。
【図３】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の模式的全体ブロック構成図。
【図４】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の詳細な全体ブロック構成図。
【図５】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の第１のレイアウトブロック構成例を示す図。
【図６】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の第１のレイアウトブロック構成例に対応する回路構成図。
【図７】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の第２のレイアウトブロック構成例を示す図。
【図８】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の第２のレイアウトブロック構成例に対応する回路構成図。
【図９】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の第３のレイアウトブロック構成例を示す図。
【図１０】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の第３のレイアウトブロック構成例に対応する回路構成図。
【図１１】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の第４のレイアウトブロック構成例を示す図。
【図１２】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の第４のレイアウトブロック構成例に対応する回路構成図。
【図１３】本発明の第１の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにＳＯＮＯＳ／ＴＦＴ構造を使用したＮＡＮＤセルユニットのＩ−Ｉ線に沿うビット線延伸方向における模式的断面構造図。
【図１４】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の模式的平面パターン構成であって、（ａ）第４層目のＮＡＮＤセルパターン領域の模式的平面パターン図、（ｂ）第３層目のＮＡＮＤセルパターン領域の模式的平面パターン図、（ｃ）第２層目のＮＡＮＤセルパターン領域の模式的平面パターン図、（ｄ）第１層目のＮＡＮＤセルパターン領域の模式的平面パターン図、及び（ｅ）選択ゲートパターン領域の模式的平面パターン図。
【図１５】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の動作電圧の一例。
【図１６】本発明の第１の実施の形態に係る不揮発性半導体記憶装置であって、図１５に従う消去動作における動作波形図
【図１７】本発明の第１の実施の形態に係る不揮発性半導体記憶装置であって、図１５に従う書き込み動作における動作波形図。
【図１８】本発明の第１の実施の形態に係る不揮発性半導体記憶装置であって、図１５に従う読み出し動作における動作波形図。
【図１９】本発明の第１の実施の形態に係る不揮発性半導体記憶装置であって、動作電圧の別の一例。
【図２０】本発明の第２の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにＳＯＮＯＳ／ＴＦＴ構造を使用したＮＡＮＤセルユニットのＩ−Ｉ線に沿うビット線延伸方向における模式的断面構造図。
【図２１】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の模式的平面パターン構成であって、（ａ）第４層目のＮＡＮＤセルパターン領域の模式的平面パターン図、（ｂ）第３層目のＮＡＮＤセルパターン領域の模式的平面パターン図、（ｃ）第２層目のＮＡＮＤセルパターン領域の模式的平面パターン図、（ｄ）第１層目のＮＡＮＤセルパターン領域の模式的平面パターン図、及び（ｅ）選択ゲートパターン領域の模式的平面パターン図。
【図２２】本発明の第３の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにバックゲート電極を備えるＳＯＮＯＳ／ＴＦＴ構造を使用したＮＡＮＤセルユニットのＩ−Ｉ線に沿うビット線延伸方向における模式的断面構造図。
【図２３】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の動作電圧の一例。
【図２４】本発明の第４の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにＳＯＮＯＳ／ＴＦＴ構造を使用したＮＡＮＤセルユニットのＩ−Ｉ線に沿うビット線延伸方向における模式的断面構造図。
【図２５】本発明の第４の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにＳＯＮＯＳ／ＴＦＴ構造を使用したＮＡＮＤセルユニットのＩＩ−ＩＩ線に沿うワード線延伸方向における模式的断面構造図。
【図２６】本発明の第５の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにＳＯＮＯＳ／ＴＦＴ構造を使用したＮＡＮＤセルユニットのＩＩ−ＩＩ線に沿うワード線延伸方向における，交互引き出しによる模式的断面構造図。
【図２７】本発明の第５の実施の形態に係る不揮発性半導体記憶装置のワード線延伸方向における，交互引き出しによる模式的平面パターン構成であって、（ａ）第１層目のワード線ＣＧ１３の交互引き出し平面パターン図、（ｂ）第２層目のワード線ＣＧ２３の交互引き出し平面パターン図、（ｃ）第３層目のワード線ＣＧ３３の交互引き出し平面パターン図、及び（ｄ）第４層目のワード線ＣＧ４３の交互引き出し平面パターン図。
【図２８】本発明の第６の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにＳＯＮＯＳ／ＴＦＴ構造を使用したＮＡＮＤセルユニットのＩＩ−ＩＩ線に沿うワード線延伸方向における模式的断面構造図。
【符号の説明】
【０１２３】
２…メモリセルアレイ
８…素子分離領域（ＳＴＩ）
１０…半導体基板
１１，１２，１３，１４，２６…ソース／ドレイン領域
１５…選択ゲート線（ＳＧＳ）
１６，４４…ゲート絶縁膜
１７…選択ゲート線（ＳＧＤ）
１８，１９，２１，２２，４８，４９，５６，５７…コンタクトプラグ
２０…ビット線（ＢＬ）
２３…コントロールゲート電極
２４…ＯＮＯ絶縁膜
２５…チャネル領域
２７〜３０，５０〜５４，５８〜１０２…金属電極層
３２，３５…ＮＡＮＤセルパターン領域
３３，３６…選択ゲートパターン領域
３４…層間絶縁膜
４０…バックゲート電極
４５…選択ゲート線（ＳＷＧ）
１５０…ＮＡＮＤセルユニット
ＳＬ…ソース線
ＢＬ…ビット線
ＢＧＬ…バックゲート線
ＣＧ１０，ＣＧ１１，…，ＣＧ４２，ＣＧ４３…ワード線
Ｍ１０，Ｍ１１，…，Ｍ４２，Ｍ４３…メモリセルトランジスタ
ＴＧＳ…ソース線側選択ゲートトランジスタ
ＴＧＤ…ビット線側選択ゲートトランジスタ
ＴＧＢ…ブロック選択トランジスタ
【図１】
2008004765.tif 000003
【図２】
2008004765.tif 000004
【図３】
2008004765.tif 000005
【図４】
2008004765.tif 000006
【図５】
2008004765.tif 000007
【図６】
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【図７】
2008004765.tif 000009
【図８】
2008004765.tif 000010
【図９】
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【図１０】
2008004765.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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