(57)【要約】【課題】ＳＲＡＭセルの形成面積の縮小化を図りつつ、各トランジスタの電気的特性のばらつきを抑制する。【解決手段】ＳＯＩ基板に形成されたＳＲＡＭセルにおいて、ドライバトランジスタＱ２のドレイン領域（アクセストランジスタＱ１のソース／ドレイン領域でもある）とロードトランジスタＱ３のドレイン領域との電気的接続、およびドライバトランジスタＱ５のドレイン領域（アクセストランジスタＱ４のソース／ドレイン領域でもある）とロードトランジスタＱ６のドレイン領域との電気的接続を、それぞれ部分トレンチ分離である分離酸化膜４の下のＳＯＩ層３を用いて形成した配線構造体１５、１６により行う。【選択図】図５
2008187007.tif 000002
【特許請求の範囲】
【請求項１】
支持基板、絶縁膜および半導体層がこの順に積層したＳＯＩ（Silicon On Insulator）基板と、
前記半導体層においてトレンチ分離により規定された第１および第２活性領域と、
前記第１活性領域に形成されたＭＯＳ（Metal-Oxide Semiconductor）トランジスタであるアクセストランジスタおよびドライバトランジスタと、
前記第２活性領域に形成されたＭＯＳトランジスタであるロードトランジスタとを備えるＳＲＡＭ（Static Random Access Memory）セルを備え、
前記ドライバトランジスタのドレイン領域と前記ロードトランジスタのドレイン領域との電気的接続が、前記トレンチ分離の下に存する前記半導体層を用いて形成した配線構造体により成されている
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置であって、
前記配線構造体は、
前記ドライバトランジスタのドレイン領域と前記ロードトランジスタのドレイン領域との間に形成された少なくとも１つのＰＮ接合を有し、
当該配線構造体内には、
前記ＰＮ接合にリーク電流を生じさせる結晶欠陥が形成されている
ことを特徴とする半導体記憶装置。
【請求項３】
請求項１記載の半導体記憶装置であって、
前記配線構造体は、
前記ドライバトランジスタのドレイン領域と前記ロードトランジスタのドレイン領域との間に形成された少なくとも１つのＰＮ接合を有し、
当該配線構造体内には、
前記ＰＮ接合にリーク電流を生じさせる金属原子が導入されている
ことを特徴とする半導体記憶装置。
【請求項４】
請求項１記載の半導体記憶装置であって、
前記配線構造体は、
一端が前記ドライバトランジスタのドレイン領域に接続し、他端が前記ロードトランジスタのドレイン領域に接続するシリサイド層を有している
ことを特徴とする半導体記憶装置。
【請求項５】
請求項１記載の半導体記憶装置であって、
前記配線構造体は、
前記ドライバトランジスタのドレイン領域と前記ロードトランジスタのドレイン領域との中間部に形成されたシリサイド層および両端部に形成されたＰＮ接合を有している
ことを特徴とする半導体記憶装置。
【請求項６】
請求項５記載の半導体記憶装置であって、
前記ドライバトランジスタのドレイン領域と前記ロードトランジスタのドレイン領域との電気的接続は、
パンチスルー現象による前記ＰＮ接合のリーク電流によって成されている
ことを特徴とする半導体記憶装置。
【請求項７】
請求項５記載の半導体記憶装置であって、
前記配線構造体内には、
前記ＰＮ接合にリーク電流を生じさせる結晶欠陥が形成されている
ことを特徴とする半導体記憶装置。
【請求項８】
請求項１記載の半導体記憶装置であって、
前記ドライバトランジスタのドレイン領域および前記ロードトランジスタのドレイン領域は、前記配線構造体の内部にまで延在しており、
前記配線構造体は、
前記ドライバトランジスタのドレイン領域および前記ロードトランジスタのドレイン領域の両方に接するシリサイド層を有している
ことを特徴とする半導体記憶装置。
【請求項９】
請求項１記載の半導体記憶装置であって、
前記配線構造体の上面に接続するコンタクトプラグをさらに備える
ことを特徴とする半導体記憶装置。
【請求項１０】
請求項９記載の半導体記憶装置であって、
前記配線構造体は、
前記ドライバトランジスタのドレイン領域と前記ロードトランジスタのドレイン領域との間に形成された少なくとも１つのＰＮ接合を備え、
前記ドライバトランジスタのドレイン領域と前記ロードトランジスタのドレイン領域との電気的接続は、
パンチスルー現象による前記ＰＮ接合のリーク電流によって成されている
ことを特徴とする半導体記憶装置。
【請求項１１】
請求項９記載の半導体記憶装置であって、
前記配線構造体は、
前記ドライバトランジスタのドレイン領域と前記ロードトランジスタのドレイン領域との間に形成された少なくとも１つのＰＮ接合を備え、
当該配線構造体内には、
前記ＰＮ接合にリーク電流を生じさせる結晶欠陥が形成されている
ことを特徴とする半導体記憶装置。
【請求項１２】
請求項９から請求項１１のいずれか記載の半導体記憶装置であって、
前記コンタクトプラグは、
前記配線構造体と前記ロードトランジスタのドレイン領域とに跨って接続している
ことを特徴とする半導体記憶装置。
【請求項１３】
請求項９記載の半導体記憶装置であって、
前記コンタクトプラグは、
前記配線構造体、前記ドライバトランジスタのドレイン領域および前記ロードトランジスタのドレイン領域に跨って接続している
ことを特徴とする半導体記憶装置。
【請求項１４】
請求項１から請求項１３のいずれか記載の半導体記憶装置であって、
前記アクセストランジスタ、前記ドライバトランジスタおよび前記ロードトランジスタ各々のボディには、
前記トレンチ分離の下に存する前記半導体層を介してそれぞれ一定の電位が印加される
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関するものであり、特に、ＳＯＩ（Silicon On Insulator）基板を用いて形成されるＳＲＡＭ（Static Random Access Memory）の配線構造に関するものである。
【背景技術】
【０００２】
半導体装置の性能を向上させることが可能なデバイスとして、支持基板、埋込酸化膜（ＢＯＸ（Buried Oxide）層）、シリコン層（ＳＯＩ層）が積層して成るＳＯＩ基板を用いたＳＯＩデバイスが広く知られている。例えばＳＯＩ基板に形成されたＭＯＳ（Metal-Oxide Semiconductor）トランジスタは、そのソース／ドレイン領域の寄生容量が小さく、高速かつ低消費電力の動作が可能である。
【０００３】
ＳＯＩデバイスにおいて、トランジスタ等の素子間を分離するトレンチ分離としては、ＳＯＩ層を完全に切り離す完全トレンチ分離（ＦＴＩ：Full Trench Isolation）と、ＳＯＩ層の上部のみに形成される部分トレンチ分離（ＰＴＩ：Partial Trench Isolation）とがある。以下、完全トレンチ分離および部分トレンチ分離をそれぞれ「完全分離」および「部分分離」と称する。
【０００４】
トランジスタのチャネルが形成される領域であるボディの電位は、トランジスタの動作安定化のために一定の値に固定されるのが通常であるが、部分分離を有するデバイス構造では、部分分離の下のＳＯＩ層を通して、特定の電位をボディに与えることができる。よって、ボディ電位の制御端子をトランジスタと同一の活性領域内に設ける必要がなく、トランジスタの寄生容量の削減に寄与できる。さらに、複数の同一導電型のトランジスタのボディ同士を部分分離の下のＳＯＩ層を通して電気的に接続させることにより、１つの制御端子でそれら複数のトランジスタのボディ電位を一括して制御することができ、形成面積の縮小化にも寄与できる。
【０００５】
さらに、Ｐチャネル型ＭＯＳ（ＰＭＯＳ）トランジスタのドレイン領域とＮチャネル型ＭＯＳ（ＮＭＯＳ）トランジスタのドレイン領域とが、部分分離の下のＳＯＩ層により接続された半導体装置構造も提案されている（例えば特許文献１〜３）。
【０００６】
【特許文献１】特開２００１−３５２０４２号公報
【特許文献２】特開２００２−９２９９号公報
【特許文献３】特開２００１−２７４２６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ＳＯＩ基板に形成されるトランジスタを用いたデバイスの１つとして、ＳＲＡＭが挙げられる。一般的なＳＲＡＭのメモリセル（ＳＲＡＭセル）は、データ転送用のＮＭＯＳトランジスタ（アクセストランジスタ）と、当該データを保持するフリップフロップ回路とを有している。当該フリップフロップ回路は、２つのインバータが相互に接続して成り、各インバータは、駆動用のＮＭＯＳトランジスタ（ドライバトランジスタ）と負荷用のＰＭＯＳトランジスタ（ロードトランジスタ）とから成る。
【０００８】
上記のアクセストランジスタとドライバトランジスタは、同一導電型（この例ではＮチャネル型）であるので、両者を同じ活性領域内に形成することにより両者間の電気的接続を行うことができる。一方、インバータを構成するドライバトランジスタとロードトランジスタとは、互いに異なる導電型であるので、従来それらは別々の活性領域に形成され、両者間の電気的接続は、ＳＲＡＭセルを覆う層間絶縁膜上に形成された配線を介して成されていた。
【０００９】
また近年では、ドライバトランジスタのドレイン領域とロードトランジスタのドレイン領域とが互いに繋がるように活性領域をレイアウトし、両者のドレイン領域上に一体的なシリサイド層を形成して、両者の間の電気的接続を当該シリサイド層により行う手法も存在する。そのようにレイアウトした活性領域を有するＳＲＡＭセルでは、従来のものと比較して、セル面積を約１１％、ビット線容量を約２６％それぞれ低減することができることが分かっている。
【００１０】
しかしながら、この活性領域のレイアウトを用いたＳＲＡＭセルにおいては、各トランジスタの電気的特性のばらつきが問題となる。その理由は、実際に形成される活性領域はコーナー部に丸みを帯びるため、ドライバトランジスタのドレイン領域とロードトランジスタのドレイン領域とを繋げて形成するとその接続部分の近傍で活性領域の幅が広がり（図４参照）、ゲート電極の位置合わせにズレが生じたときに各トランジスタのゲート幅が大きく変化してしまうためである（詳細は後述する）。各トランジスタの電気的特性のばらつきが大きくなると、ＳＲＡＭの動作マージンが小さくなり、動作信頼性および製造歩留まりが低下するため問題となる。
【００１１】
本発明は以上のような課題を解決するためになされたものであり、ＳＲＡＭセルの形成面積の縮小化を図りつつ、各トランジスタの電気的特性のばらつきを抑制することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る半導体記憶装置は、支持基板、絶縁膜および半導体層がこの順に積層したＳＯＩ基板と、前記半導体層においてトレンチ分離により規定された第１および第２活性領域と、前記第１活性領域に形成されたＭＯＳトランジスタであるアクセストランジスタおよびドライバトランジスタと、前記第２活性領域に形成されたＭＯＳトランジスタであるロードトランジスタとを備えるＳＲＡＭセルを備え、前記ドライバトランジスタのドレイン領域と前記ロードトランジスタのドレイン領域との電気的接続が、前記トレンチ分離の下に存する前記半導体層を用いて形成した配線構造体により成されたものである。
【発明の効果】
【００１３】
本発明によれば、第１活性領域と第２活性領域とをＳＯＩ層の上部では繋ぐ必要がないので、活性領域を形成する際に生じるコーナー部の丸みにより、第１および第２活性領域の幅が広がることが防止される。従って、各トランジスタのゲート電極の位置合わせずれが生じても、当該各トランジスタのゲート幅の変化は殆ど無く、それらの電気的特性のばらつきを抑制できる。なお且つ、上層の配線を用いた場合に比べ、セル面積およびビット線容量を低減することができる。トレンチ分離下のＳＯＩ層は比較的高抵抗なので、それがフィードバック抵抗として機能し、ソフトエラーが低減するという効果も得られる。
【発明を実施するための最良の形態】
【００１４】
＜実施の形態１＞
まず本発明の説明に先立って、従来の一般的なＳＲＡＭセルの構成について説明する。
【００１５】
図１は、一般的なＳＲＡＭのメモリセル（ＳＲＡＭセル）の回路図である。同図に示すように当該ＳＲＡＭセルは、データ転送用のＮＭＯＳトランジスタであるアクセストランジスタＱ１，Ｑ４と、そのデータを保持するフリップフロップ回路とを有している。当該フリップフロップ回路は、駆動用のＮＭＯＳトランジスタであるドライバトランジスタＱ２および負荷用のＰＭＯＳトランジスタであるロードトランジスタＱ３から成るインバータと、同じくドライバトランジスタＱ５およびロードトランジスタＱ６から成るインバータとが相互に接続して成っている。そしてワード線ＷＬにはアクセストランジスタＱ１，Ｑ４のゲートが接続され、ビット線ＢＬ，／ＢＬにはそれぞれアクセストランジスタＱ１，Ｑ４のソース／ドレインが接続される。
【００１６】
図２は従来のＳＲＡＭセルのレイアウトを示す上面図である。同図においては図１に示したものに対応する要素には同一符号を付してある。当該ＳＲＡＭセルはＳＯＩ基板上に形成されている。また以下の説明では、図２に示すように、ＮＭＯＳトランジスタであるアクセストランジスタＱ１，Ｑ４およびドライバトランジスタＱ２，Ｑ５の形成領域を「ＮＭＯＳ領域」、ロードトランジスタＱ３，Ｑ６の形成領域を「ＰＭＯＳ領域」と称することとする。
【００１７】
図２のレイアウトでは、アクセストランジスタＱ１およびドライバトランジスタＱ２のＮＭＯＳ領域と、アクセストランジスタＱ４およびドライバトランジスタＱ５のＮＭＯＳ領域とが、ロードトランジスタＱ３，Ｑ６のＰＭＯＳ領域を挟むように配設される。ＮＭＯＳ領域およびＰＭＯＳ領域には、トレンチ分離である分離酸化膜４によって規定された活性領域１１〜１４が形成されており、各トランジスタＱ１〜Ｑ６はそれらの中に形成される。
【００１８】
より具体的には、ＰＭＯＳ領域の左側のＮＭＯＳ領域には第１活性領域１１が形成され、当該第１活性領域１１にはアクセストランジスタＱ１とドライバトランジスタＱ２とが形成される。またＰＭＯＳ領域の右側のＮＭＯＳ領域には第３活性領域１３が形成され、第３活性領域１３にはアクセストランジスタＱ４とドライバトランジスタＱ５とが形成される。ＰＭＯＳ領域には第２および第４活性領域１２，１４が形成され、第２活性領域１２にはロードトランジスタＱ３が、第４活性領域１４にはロードトランジスタＱ６がそれぞれ形成される。図２から分かるように、アクセストランジスタＱ１、ドライバトランジスタＱ２およびロードトランジスタＱ３のグループと、アクセストランジスタＱ４、ドライバトランジスタＱ５およびロードトランジスタＱ６のグループとは、互いに対称に配設されている。
【００１９】
また図２の例では、第１活性領域１１と第２活性領域１２とは、ドライバトランジスタＱ２のドレイン領域とロードトランジスタＱ３のドレイン領域とが繋がるように一体的に形成されている。同様に、第３活性領域１３と第４活性領域１４とは、ドライバトランジスタＱ５のドレイン領域とロードトランジスタＱ６のドレイン領域とが繋がるように一体的に形成されている。図２での図示は省略しているが、活性領域１１〜１４の上面には、シリサイド層が形成されており、ドライバトランジスタＱ２のドレイン領域とロードトランジスタＱ３のドレイン領域との間、並びにドライバトランジスタＱ５のドレイン領域とロードトランジスタＱ６のドレイン領域との間の電気的な接続は、そのシリサイド層を介して成される（図３参照）。
【００２０】
活性領域１１〜１４上には、それぞれ横方向（ワード線ＷＬの延在方向に相当する）に延びるゲート電極２１〜２４が形成される。即ち、ゲート電極２１は第１活性領域１１上を横切り、アクセストランジスタＱ１のゲートとして機能し、コンタクト３１を介して上層のワード線ＷＬ（不図示）に接続する。ゲート電極２２は第１活性領域１１、第２活性領域１２および第４活性領域１４上を横切り、ドライバトランジスタＱ２およびロードトランジスタＱ３両方のゲートとして機能すると共に、コンタクト３９（シェアドコンタクト）を介してロードトランジスタＱ６のドレイン領域に接続する。
【００２１】
またゲート電極２３は第３活性領域１３上を横切り、アクセストランジスタＱ４のゲートとして機能すると共に、コンタクト３６を介して上層のワード線ＷＬに接続する。ゲート電極２４は第２活性領域１２、第３活性領域１３および第４活性領域１４上を横切り、ドライバトランジスタＱ５とロードトランジスタＱ６のゲートとして機能すると共にコンタクト３４（シェアドコンタクト）を介してロードトランジスタＱ３のドレイン領域に接続する。
【００２２】
またコンタクト３０は、アクセストランジスタＱ１のソース／ドレインと上層のビット線ＢＬ（不図示）とを接続するものであり、コンタクト３５はアクセストランジスタＱ４のソース／ドレインと上層のビット線／ＢＬ（不図示）とを接続するものである。また、コンタクト３２，３７はそれぞれドライバトランジスタＱ２，Ｑ５のソースを上層のグラウンド（ＧＮＤ）配線（不図示）と接続するものであり、コンタクト３３，３８はそれぞれロードトランジスタＱ３，Ｑ６のソースを上層の電源（Ｖｄｄ）配線（不図示）と接続するものである。
【００２３】
図２に示したレイアウトによれば、各活性領域１１〜１４および各ゲート電極２２〜２４は単純な形状となるため、ＳＲＡＭセルの形成面積の縮小化に適している。
【００２４】
図３は、図２のＳＲＡＭセルにおけるアクセストランジスタＱ１、ドライバトランジスタＱ２およびロードトランジスタＱ３相互の接続構造を示す図であり、図２のＡ−Ａ線に沿った断面図である。つまり同図は、ドライバトランジスタＱ２のドレイン領域（アクセストランジスタＱ１のソース／ドレイン領域でもある）およびロードトランジスタＱ３のドレイン領域の断面を示している。なお、アクセストランジスタＱ４、ドライバトランジスタＱ５およびロードトランジスタＱ６は、それぞれアクセストランジスタＱ１、ドライバトランジスタＱ２およびロードトランジスタＱ３と同様の構成であるため、ここでは、アクセストランジスタＱ１、ドライバトランジスタＱ２およびロードトランジスタＱ３間の接続構造を代表的に説明する。
【００２５】
図３の如く、当該ＳＲＡＭセルは、支持基板１、ＢＯＸ層２およびＳＯＩ層３がこの順に積層したＳＯＩ基板上に形成されている。ＳＯＩ層３にはトレンチ分離としての分離酸化膜４が形成され、この分離酸化膜４によって第１活性領域１１および第２活性領域１２が規定されている。図３に示す断面にあっては、第１活性領域１１にはドライバトランジスタＱ２のドレイン領域であるＮ+領域１１１（以下「ドレイン領域１１１」）が形成されており、第２活性領域１２にはロードトランジスタＱ３のドレイン領域であるＰ+領域１２１（以下「ドレイン領域１２１」）が形成されている。ＳＲＡＭセル上は、シリコン窒化膜５および層間絶縁膜６で覆われ、その中にドレイン領域１２１に接続するシェアドコンタクト３４が形成されている。図２では省略したが、シェアドコンタクト３４はその表面にバリアメタル３４ｂを有している。
【００２６】
先に述べたように、図２のＳＲＡＭセルにあっては、ドライバトランジスタＱ２のドレイン領域１１１とロードトランジスタＱ３のドレイン領域１２１の上面には、シリサイド層１０ｓが一体的に形成されており、それによってドライバトランジスタＱ２のドレイン領域１１１とロードトランジスタＱ３のドレイン領域１２１との間の電気的接続が成されている。またこの構成によれば、ドライバトランジスタＱ２のドレイン領域１１１とロードトランジスタＱ３のドレイン領域１２１を上層の配線を用いて接続する場合に比べ、セル面積を約１１％、ビット線容量を約２６％それぞれ低減することができることが分かっている。
【００２７】
しかし、このレイアウトのＳＲＡＭセルにおいては、トランジスタＱ１〜Ｑ６の電気的特性のばらつきが問題となる。図４はその理由を説明するための図であり、図２に示す領域Ｂの拡大図である。実際に形成される活性領域はコーナー部に丸みを帯びるため、図４のように第１活性領域１１の一部が第２活性領域１２の方向へ引き出されると、その部分の近傍で第１活性領域１１の幅が広がる。そうなるとゲート電極２１，２２の位置合わせずれがそのゲート長方向（図４の双方向矢印の方向）に生じたときに、ドライバトランジスタＱ１およびドライバトランジスタＱ２のゲート幅が大きく変化し、電気的特性のばらつきを生じさせる。このことは図４に不図示のトランジスタＱ３〜Ｑ６でも同じである。この電気的特性のばらつきが大きくなると、ＳＲＡＭの動作マージンが小さくなり、動作信頼性および製造歩留まりが低下するため問題となる。
【００２８】
以下、この問題を解決することが可能な本発明に係るＳＲＡＭセルについて説明する。
【００２９】
図５は、本発明の実施の形態１に係るＳＲＡＭセルのレイアウトを示す上面図である。また図６は、そのＡ−Ａ線に沿った断面図であり、ドライバトランジスタＱ２とロードトランジスタＱ３との接続構造を示している。なお、図５，図６においては、図２，図３に示したものと同様の機能を有する要素には同一符号を付してあるので、それらについての説明は省略する。
【００３０】
また本実施の形態においても、アクセストランジスタＱ１、ドライバトランジスタＱ２およびロードトランジスタＱ３のグループと、アクセストランジスタＱ４、ドライバトランジスタＱ５およびロードトランジスタＱ６のグループとは、互いに対称に配設され、且つ、互いに同様の構成を有している。そこで、ここでもアクセストランジスタＱ１、ドライバトランジスタＱ２およびロードトランジスタＱ３間の接続構造を代表的に説明する。
【００３１】
実施の形態１に係るＳＲＡＭセルにおいては、図２，図３の場合と異なり、第１活性領域１１と第２活性領域１２とはＳＯＩ層３の上部では繋がっておらず、その間は分離酸化膜４により分離されている。但し図６に示すように、ドライバトランジスタＱ２のドレイン領域１１１（アクセストランジスタＱ１のソース／ドレイン領域でもある）とロードトランジスタＱ３のドレイン領域１２１との間の分離酸化膜４はＢＯＸ層２にまで達しておらず、分離酸化膜４の下にＳＯＩ層３の低層部が残存している。つまりその領域の分離酸化膜４は部分分離（ＰＴＩ）であり、ドライバトランジスタＱ２のドレイン領域１１１とロードトランジスタＱ３のドレイン領域１２１とは、分離酸化膜４の下のＳＯＩ層３を介して繋がっている。
【００３２】
本発明のＳＲＡＭセルでは、ドライバトランジスタＱ２のドレイン領域１１１とロードトランジスタＱ３のドレイン領域１２１とを電気的に接続する配線として、両者間の分離酸化膜４の下に存するＳＯＩ層３を使用する。以下、この配線として機能する分離酸化膜４の下のＳＯＩ層３を「配線構造体」と称する。図５に示すように、ドライバトランジスタＱ２のドレイン領域とロードトランジスタＱ３のドレイン領域との間には配線構造体１５が配設され、ドライバトランジスタＱ５のドレイン領域とロードトランジスタＱ６のドレイン領域との間にも配線構造体１６が配設される（ここでは代表的に配線構造体１５について説明する）。
【００３３】
図６に示すように本実施の形態においては、Ｎ+型のドレイン領域１１１とＰ+型のドレイン領域１２１との間の配線構造体１５内には、ドレイン領域１１１側にＰ-領域１５１が形成され、ドレイン領域１２１側にＮ-領域１５２が形成されている。従って配線構造体１５には、ドレイン領域１１１とＰ-領域１５１との境界と、Ｐ-領域１５１とＮ-領域１５２との境界と、Ｎ-領域１５２と第３活性領域１３との境界との３箇所にＰＮ接合が形成される。よってそのままでは配線構造体１５は電流を通さず、配線として機能させることはできない。
【００３４】
そこで本実施の形態では、配線構造体１５に例えばＳｉ、Ｎ、Ｆ、Ｇｅ、Ａｓ、Ｐ、ＢＦ2、Ｂ、Ｉｎ、Ａｒ等のイオン注入を行って結晶欠陥を生じさせ、それに起因するリーク電流をＰＮ接合に生じさせる。つまりこのリーク電流により、ドライバトランジスタＱ２のドレイン領域１１１とロードトランジスタＱ３のドレイン領域１２１との間を電気的に接続させる。リーク電流の大きさは１０-9Ａ〜１Ａ程度にすることができる。
【００３５】
あるいは、活性領域１１〜１４およびゲート電極２１〜２４の上部にＣｏＳｉやＮｉＳｉ等のシリサイド層を形成する工程の後に、Ｓｉ等のイオンを注入することで、そのシリサイド化に用いられたＣｏやＮｉの金属原子をノックオンして配線構造体１５内に導入し、それによってＰＮ接合にリーク電流を生じさせてもよい。
【００３６】
図７は、実施の形態１に係るＳＲＡＭセルのドライバトランジスタＱ２のドレイン領域近傍の拡大上面図であり、図５の領域Ｂの拡大図である。実施の形態１に係るＳＲＡＭセルのレイアウトによれば、第１活性領域１１と第２活性領域１２とはＳＯＩ層３の上部では繋がっておらず、その間は分離酸化膜４により分離されている。よって、図７に示すように活性領域を形成する際に生じるコーナー部の丸みにより、第１活性領域１１の幅が広がることは無い。図４に示した従来例と比較すると明らかである。
【００３７】
従って本実施の形態によれば、ゲート電極２１，２２の位置合わせずれがそのゲート長方向（図７の双方向矢印の方向）に生じたとしても、ドライバトランジスタＱ１およびドライバトランジスタＱ２のゲート幅の変化は殆ど無く、それらの電気的特性のばらつきを抑制できる（図７において不図示のトランジスタＱ３〜Ｑ６でも同じ効果が得られる）。なお且つ、図２および図３に示したＳＲＡＭセルと同様に、ドライバトランジスタＱ２のドレイン領域１１１とロードトランジスタＱ３のドレイン領域１２１を上層の配線を用いて接続する場合に比べ、セル面積およびビット線容量を低減することができる。また、ドライバトランジスタＱ２のドレイン領域１１１とロードトランジスタＱ３のドレイン領域１２１との間の接続が、比較的高抵抗な配線構造体１５により成されることにより、それがフィードバック抵抗として機能し、ソフトエラーが低減するという効果も得られる。
【００３８】
以下、実施の形態１に係るＳＲＡＭセルの製造工程を説明する。図８〜図１９は、本実施の形態に係るＳＲＡＭセルの製造工程を示す図である。これら各図は、図５のＣ−Ｃ線に沿った断面に相当する。
【００３９】
まず、支持基板１上に５０〜２００ｎｍ程度の膜厚のＢＯＸ層２および５０〜１５０ｎｍ程度の膜厚のＳＯＩ層３を積層したＳＯＩ基板を準備する（図８）。そしてその上に厚さ数十ｎｍのシリコン酸化膜２０１を形成し、さらに厚さ数百ｎｍ程度のシリコン窒化膜２０２を形成する（図９）。
【００４０】
続いて、活性領域１１〜１４を形成する領域上にレジスト２０３を形成する。そして当該レジスト２０３をマスクとするエッチングにより、シリコン窒化膜２０２、シリコン酸化膜２０１およびＳＯＩ層３をパターニングして分離酸化膜４のためのトレンチを形成する。このときのエッチングは、ＳＯＩ層３の底部を残して停止させる（図１０）。
【００４１】
レジスト２０３を除去した後、露出したトレンチの内壁に側壁酸化膜２０４を十ｎｍ程度に形成した後で（図１１）、配線構造体１５，１６の形成領域を含む部分分離とする領域を覆うようにレジスト２０５を形成する（図１２）。そして、シリコン窒化膜２０２およびレジスト２０５をマスクとするエッチングでさらにＳＯＩ層３を掘り下げ、ＢＯＸ層２にまで達する完全分離のトレンチ（不図示）を形成する。
【００４２】
次いでレジスト２０５を除去し、シリコン酸化膜２０６を堆積させてトレンチを埋める（図１３）。そしてＣＭＰによりシリコン窒化膜２０２上のシリコン酸化膜２０６を除去した後、シリコン窒化膜２０２を除去する。それにより活性領域１１〜１４が規定される。このとき図１３に示されるように、第１活性領域１１と第２活性領域１２との間のトレンチの下には配線構造体１５となるＳＯＩ層３が残存する（図示は省略するが、第３活性領域１３と第４活性領域１４との間には配線構造体１６となるＳＯＩ層３も残存する）。
【００４３】
各活性領域１１〜１４にトランジスタのチャネル領域を形成するためのイオン注入（チャネルドープ）を行う。ＮＭＯＳ領域の活性領域１１，１３に対しては、例えばボロン（Ｂ）を、数十ｋｅＶの注入エネルギー、数ｅ１３／ｃｍ2のドーズ量で注入し、さらにボロンを数ｋｅＶの注入エネルギー、数ｅ１２／ｃｍ2のドーズ量で注入する。一方、ＰＭＯＳ領域の活性領域１２，１４に対しては、例えばリン（Ｐ）を数百ｋｅＶ、数ｅ１３／ｃｍ2で注入し、さらに砒素（Ａｓ）を数十ｋｅＶ、数ｅ１２／ｃｍ2で注入する。その結果、活性領域１１，１３はＰ-型になり、第２活性領域１２，１４はＮ-型になる。またこのチャネルドープ工程に伴って、トレンチの下のＳＯＩ層である配線構造体１５，１６内に、Ｐ-領域およびＮ-領域が形成される（図１４）。図１４には、配線構造体１５内のＰ-領域１５１およびＮ-領域１５２が図示されている。そしてシリコン酸化膜２０１を除去し、トレンチ内に分離酸化膜４が形成される。
【００４４】
次いで、活性領域１１〜１４の上面に酸化膜を形成し、その上にポリシリコン膜を全面に形成し、それらをパターニングすることで下面にゲート絶縁膜を有するゲート電極２２〜２４を形成する。そしてＮＭＯＳ領域の活性領域１１，１３に対し、例えば砒素（Ａｓ）を、数ｋｅＶの注入エネルギー、数ｅ１４／ｃｍ2のドーズ量で注入することでアクセストランジスタＱ１，Ｑ４およびドライバトランジスタＱ２，Ｑ５のＬＤＤ領域を形成する。一方、ＰＭＯＳ領域の活性領域１２，１４に対し、例えばボロンを数ｋｅＶ、数ｅ１４／ｃｍ2で注入することで、ロードトランジスタＱ３，Ｑ６のＬＤＤ領域を形成する。図１５には、ドライバトランジスタＱ２のＬＤＤ領域１１２およびロードトランジスタＱ３のＬＤＤ領域１２２が図示されている。その後、シリコン酸化膜を全面に堆積してエッチバックすることにより、ゲート電極２１〜２４の側面にサイドウォールを形成する（図１５）。図１５には、ゲート電極２２並びにそのゲート絶縁膜２２ｉおよびサイドウォール２２ｗと、ゲート電極２４並びにそのゲート絶縁膜２４ｉおよびサイドウォール２４ｗとが図示されている。
【００４５】
そして、ＮＭＯＳ領域内の活性領域１１，１３に対し、例えば砒素（Ａｓ）を、数十ｋｅＶの注入エネルギー、数ｅ１５／ｃｍ2のドーズ量で注入し、さらにリン（Ｐ）を、数十ｋｅＶ、数ｅ１４／ｃｍ2で注入することでアクセストランジスタＱ１，Ｑ４およびドライバトランジスタＱ２，Ｑ５のソース／ドレイン領域を形成する。一方、ＰＭＯＳ領域の活性領域１２，１４に対し、例えばボロンを数ｋｅＶ、数ｅ１５／ｃｍ2で注入することで、ロードトランジスタＱ３，Ｑ６のソース／ドレイン領域を形成する。
【００４６】
そして全面に、例えばＣｏ、Ｎｉ、ＰｔあるいはＴｉ等の金属膜を形成し、１０００度程度のランプアニールを行う。それにより、活性領域１１〜１４およびゲート電極２１〜２４の上面に自己整合的にシリサイド層が形成される（図１６）。図１６には、ドライバトランジスタＱ２のドレイン領域１１１（アクセストランジスタＱ１のソース／ドレイン領域でもある）およびそのシリサイド層１１１ｓ、ロードトランジスタＱ３のドレイン領域１２１およびそのシリサイド層１２１ｓ、ゲート電極２２のシリサイド層２２ｓおよびゲート電極２４のシリサイド層２４ｓが図示されている。
【００４７】
ここまでの工程は、部分分離の形成の際に配線構造体１５，１６を形成すること除き、従来のＳＲＡＭセルの製造工程とほぼ同じである。
【００４８】
本実施の形態ではこの後、配線構造体１５，１６の上方を開口したレジスト２０７を形成し、それをマスクにして配線構造体１５，１６に、Ｓｉ、Ｎ、Ｆ、Ｇｅ、Ａｓ、Ｐ、ＢＦ2、Ｂ、Ｉｎ、Ａｒ等を注入することにより結晶欠陥を生じさせる（図１７）。それにより配線構造体１５，１６のＰＮ接合にリーク電流が生じるようになる。
【００４９】
そして全面にシリコン窒化膜５を数十ｎｍ堆積した後、シリコン酸化膜を数百ｎｍ程度堆積して層間絶縁膜６を形成し、層間絶縁膜６の上面をＣＭＰにより平坦化する。その後コンタクトの形成領域を開口したレジスト２０８を形成し、それをマスクにしたエッチングによりシリコン窒化膜５および層間絶縁膜６にコンタクトホールを形成する（図１８）。
【００５０】
そしてレジスト２０８を除去し、Ｔｉ等のバリアメタルおよびＷ等の配線材を堆積してコンタクトホールを埋め、層間絶縁膜６上の余剰なバリアメタルおよび配線材を除去することによりコンタクトプラグを形成し、さらに配線を行う。図１９には、ゲート電極２４とロードトランジスタＱ３のドレイン領域１２１の両方に接続するシェアドコンタクト３４およびその表面のバリアメタル３４ｂが図示されている。
【００５１】
以上により、図５および図６に示した本実施の形態に係るＳＲＡＭセルが形成される。
【００５２】
＜実施の形態２＞
図２０は実施の形態２に係るＳＲＡＭセルの構成を説明するための図であり、当該ＳＲＡＭセルにおけるアクセストランジスタＱ１、ドライバトランジスタＱ２およびロードトランジスタＱ３相互の接続構造を示す図である。実施の形態２に係るＳＲＡＭセルの上面図は、実施の形態１で示した図５と同様であり、図２０はそのＡ−Ａ線に沿った断面図に相当する。
【００５３】
なお、本実施の形態においても、アクセストランジスタＱ４、ドライバトランジスタＱ５およびロードトランジスタＱ６は、それぞれアクセストランジスタＱ１、ドライバトランジスタＱ２およびロードトランジスタＱ３と同様の構成であるため、ここではアクセストランジスタＱ１、ドライバトランジスタＱ２およびロードトランジスタＱ３間の接続構造を代表的に説明する。
【００５４】
図２０に示すように、本実施の形態ではドライバトランジスタＱ２のドレイン領域１１１とロードトランジスタＱ３のドレイン領域１２１とを接続する配線構造体１５に、ドレイン領域１１１上部のシリサイド層１１１ｓおよびドレイン領域１２１上部のシリサイド層１２１ｓと一体的なシリサイド層１５ｓが形成されている。即ち、配線構造体１５に形成されたシリサイド層１５ｓは、その一端がドレイン領域１１１に接続し、他端がドレイン領域１２１に接続している。従って、ドライバトランジスタＱ２のドレイン領域１１１とロードトランジスタＱ３のドレイン領域１２１との電気的接続は配線構造体１５に形成されたシリサイド層１５ｓにより成される。
【００５５】
なお、図２０には配線構造体１５の全体がシリサイド化された例を示したが、シリサイド層１５ｓは配線構造体１５の少なくとも上部に形成されていればよい。またシリサイド層１５ｓとしては、ＣｏＳｉ2、ＮｉＳｉ，ＰｔＳｉ，ＴｉＳｉ2等が挙げられる。また説明は省略したが、ドライバトランジスタＱ５のドレイン領域とロードトランジスタＱ６のドレイン領域とを接続する配線構造体１６も、配線構造体１５と同様の構成である。
【００５６】
本実施の形態においても、ドライバトランジスタＱ２のドレイン領域１１１とロードトランジスタＱ３のドレイン領域１２１とは、トレンチ分離下の配線構造体１５によって接続されており、第１活性領域１１と第２活性領域１２とはＳＯＩ層３の上部では繋がっていない。従って、実施の形態１で示した図７と同様に、活性領域を形成する際に生じるコーナー部の丸みにより、第１活性領域１１の幅が広がることは無い。活性領域１２〜１４においても同様である。
【００５７】
従って本実施の形態においても、ゲート電極２１〜２４の位置合わせずれがそのゲート長方向に生じたとしても、各トランジスタＱ１〜Ｑ６のゲート幅の変化は殆ど無く、それらの電気的特性のばらつきを抑制できる。なお且つ、図２および図３に示したＳＲＡＭセルと同様に、セル面積およびビット線容量を低減することができる。
【００５８】
以下、実施の形態２に係るＳＲＡＭセルの製造工程を説明する。図２１〜図２４は、本実施の形態に係るＳＲＡＭセルの製造工程を示す図である。これら各図は、図５のＣ−Ｃ線に沿った断面に相当する。
【００５９】
まず、実施の形態１において図８〜図１５を用いて説明したのと同様の工程で、ＳＯＩ基板上に分離酸化膜４、配線構造体１５，１６、ゲート電極２１〜１４、トランジスタＱ１〜Ｑ６のＬＤＤ領域およびソース／ドレイン領域を順次形成する（図２１）。
【００６０】
本実施の形態ではこの後、シリサイド層の形成に先立って、配線構造体１５，１６の上方を開口したレジスト２０９を形成し、それをマスクにするエッチングにより配線構造体１５，１６上の分離酸化膜４を除去する（図２２）。その後レジスト２０９は除去する。
【００６１】
そして全面に、例えばＣｏ、Ｎｉ、ＰｔあるいはＴｉ等の金属膜を形成し、１０００度程度のランプアニールを行う。それにより、活性領域１１〜１４、ゲート電極２１〜２４および配線構造体１５，１６に自己整合的にシリサイド層が形成される（図２３）。図２３には、ドライバトランジスタＱ２のドレイン領域１１１のシリサイド層１１１ｓ、ロードトランジスタＱ３のドレイン領域１２１のシリサイド層１２１ｓ、ゲート電極２２のシリサイド層２２ｓおよびゲート電極２４のシリサイド層２４ｓおよび配線構造体１５上のシリサイド層１５ｓが図示されている。図２３の如く、配線構造体１５上のシリサイド層１５ｓは、ドレイン領域１１１のシリサイド層１１１ｓとドレイン領域１２１のシリサイド層１２１ｓと一体的に形成される。
【００６２】
その後は、実施の形態１において図１８〜図１９を用いて説明したのと同様の工程で、全面にシリコン窒化膜５および層間絶縁膜６を形成し、その中にコンタクトプラグを形成する。図２４には、ゲート電極２４とロードトランジスタＱ３のドレイン領域１２１の両方に接続するシェアドコンタクト３４およびその表面のバリアメタル３４ｂが図示されている。以上により、実施の形態２に係るＳＲＡＭセルが形成される。
【００６３】
＜実施の形態３＞
図２５は実施の形態２に係るＳＲＡＭセルの構成を説明するための図であり、当該ＳＲＡＭセルにおけるアクセストランジスタＱ１、ドライバトランジスタＱ２およびロードトランジスタＱ３相互の接続構造を示す図である。実施の形態３に係るＳＲＡＭセルの上面図は、実施の形態１で示した図５と同様であり、図２５はそのＡ−Ａ線に沿った断面図に相当する。
【００６４】
なお、本実施の形態においても、アクセストランジスタＱ４、ドライバトランジスタＱ５およびロードトランジスタＱ６は、それぞれアクセストランジスタＱ１、ドライバトランジスタＱ２およびロードトランジスタＱ３と同様の構成であるため、ここではアクセストランジスタＱ１、ドライバトランジスタＱ２およびロードトランジスタＱ３間の接続構造を代表的に説明する。
【００６５】
図２５に示すように、本実施の形態ではドライバトランジスタＱ２のドレイン領域１１１とロードトランジスタＱ３のドレイン領域１２１とを接続する配線構造体１５にシリサイド層１５ｓが形成されている。但し、実施の形態２とは異なり、このシリサイド層１５ｓは、ドレイン領域１１１とドレイン領域１２１との中間部にのみ形成されており、その両端はドレイン領域１１１およびドレイン領域１２１には接続していない。即ち、シリサイド層１５ｓとドレイン領域１１１との間にはＰ-領域１５１が介在し、シリサイド層１５ｓとドレイン領域１２１との間にはＮ-領域１５２が介在する。
【００６６】
この配線構造体１５において、シリサイド層１５ｓはＰ-領域１５１とＮ-領域１５２とに跨って形成されるため、Ｐ-領域１５１とＮ-領域１５２との間はシリサイド層１５ｓを介して電気的に接続される。一方、シリサイド層１５ｓとドレイン領域１１１（Ｎ+領域）との間にはＰ-領域１５１が介在し、シリサイド層１５ｓとドレイン領域１２１（Ｐ+領域）との間にはＮ-領域１５２が介在するため、配線構造体１５は両端部にＰＮ接合を有することとなる。
【００６７】
しかし、シリサイド層１５ｓとドレイン領域１１１との距離（Ｐ-領域１５１の幅）並びに、シリサイド層１５ｓとドレイン領域１２１とドレイン領域１２１との距離（Ｎ-領域１５２の幅）は短いため、ＳＲＡＭセルの動作時には、Ｐ-領域１５１およびＮ-領域１５２は空乏化し、パンチスルー現象によるリーク電流が流れる。本実施の形態においては、ドレイン領域１１１とドレイン領域１２１との間の電気的接続を、このリーク電流によって成している。リーク電流の大きさは１０-9Ａ〜１Ａ程度にすることができる。あるいは実施の形態１と同様に、イオン注入により配線構造体１５に結晶欠陥を形成することによりＰＮ接合にリーク電流を生じさせてもよい。
【００６８】
なお、図２５には配線構造体１５の中央部の全体（上面から底面まで）がシリサイド化された例を示したが、シリサイド層１５ｓは配線構造体１５の少なくとも中央上部に形成されていればよい。また説明は省略したが、ドライバトランジスタＱ５のドレイン領域とロードトランジスタＱ６のドレイン領域とを接続する配線構造体１６も、配線構造体１５と同様の構成である。
【００６９】
本実施の形態においても、ドライバトランジスタＱ２のドレイン領域１１１とロードトランジスタＱ３のドレイン領域１２１とは、トレンチ分離下の配線構造体１５によって接続されており、第１活性領域１１と第２活性領域１２とはＳＯＩ層３の上部では繋がっていない。従って、実施の形態１で示した図７と同様に、活性領域を形成する際に生じるコーナー部の丸みにより、第１活性領域１１の幅が広がることは無い。活性領域１２〜１４においても同様である。
【００７０】
従って本実施の形態においても、ゲート電極２１〜２４の位置合わせずれがそのゲート長方向に生じたとしても、各トランジスタＱ１〜Ｑ６のゲート幅の変化は殆ど無く、それらの電気的特性のばらつきを抑制できる。なお且つ、図２および図３に示したＳＲＡＭセルと同様に、セル面積およびビット線容量を低減することができる。また、ドライバトランジスタＱ２とロードトランジスタＱ３との接続、およびドライバトランジスタＱ５とロードトランジスタＱ６との接続が、それぞれ比較的高抵抗な配線構造体１５，１６により成されることにより、それがフィードバック抵抗として機能し、ソフトエラーが低減するという効果も得られる。
【００７１】
以下、実施の形態３に係るＳＲＡＭセルの製造工程を説明する。図２６〜図２９は、本実施の形態に係るＳＲＡＭセルの製造工程を示す図である。これら各図は、図５のＣ−Ｃ線に沿った断面に相当する。
【００７２】
まず実施の形態１において図８〜図１５を用いて説明したのと同様の工程で、ＳＯＩ基板上に分離酸化膜４、配線構造体１５，１６、ゲート電極２１〜１４、トランジスタＱ１〜Ｑ６のＬＤＤ領域およびソース／ドレイン領域を順次形成する。
【００７３】
そして実施の形態２と同様に、シリサイド層の形成に先立って、配線構造体１５，１６の上方を開口したレジスト２０９を形成し、それをマスクにするエッチングにより配線構造体１５，１６上の分離酸化膜４を除去する（図２７）。本実施の形態では、このときレジスト２０９の開口内の分離酸化膜４を完全に除去せずに、図２７の如く活性領域１１〜１４の側壁に分離酸化膜４の一部を残存させる。またこのときレジスト２０９をマスクとするイオン注入を行って、配線構造体１５，１６に結晶欠陥を生じさせてもよい。その後レジスト２０９は除去する。
【００７４】
そして全面に、例えばＣｏ、Ｎｉ、ＰｔあるいはＴｉ等の金属膜を形成し、１０００度程度のランプアニールを行う。それにより、活性領域１１〜１４、ゲート電極２１〜２４および配線構造体１５，１６の中央部に自己整合的にシリサイド層が形成される（図２８）。図２８には、ドライバトランジスタＱ２のドレイン領域１１１のシリサイド層１１１ｓ、ロードトランジスタＱ３のドレイン領域１２１のシリサイド層１２１ｓ、ゲート電極２２のシリサイド層２２ｓおよびゲート電極２４のシリサイド層２４ｓおよび配線構造体１５上のシリサイド層１５ｓが図示されている。
【００７５】
その後は、実施の形態１において図１８〜図１９を用いて説明したのと同様の工程で、全面にシリコン窒化膜５および層間絶縁膜６を形成し、その中にコンタクトプラグを形成する。図２９には、ゲート電極２４とロードトランジスタＱ３のドレイン領域１２１の両方に接続するシェアドコンタクト３４およびその表面のバリアメタル３４ｂが図示されている。以上により、実施の形態３に係るＳＲＡＭセルが形成される。
【００７６】
＜実施の形態４＞
図３０は実施の形態４に係るＳＲＡＭセルの構成を説明するための図であり、当該ＳＲＡＭセルにおけるアクセストランジスタＱ１、ドライバトランジスタＱ２およびロードトランジスタＱ３相互の接続構造を示す図である。実施の形態４に係るＳＲＡＭセルの上面図は、実施の形態１で示した図５と同様であり、図３０はそのＡ−Ａ線に沿った断面図に相当する。
【００７７】
なお、本実施の形態においても、アクセストランジスタＱ４、ドライバトランジスタＱ５およびロードトランジスタＱ６は、それぞれアクセストランジスタＱ１、ドライバトランジスタＱ２およびロードトランジスタＱ３と同様の構成であるため、ここではアクセストランジスタＱ１、ドライバトランジスタＱ２およびロードトランジスタＱ３間の接続構造を代表的に説明する。
【００７８】
図３０に示すように、本実施の形態ではドライバトランジスタＱ２のドレイン領域１１１とロードトランジスタＱ３のドレイン領域１２１とを接続する配線構造体１５にシリサイド層１５ｓが形成されている。また実施の形態３と同様に、シリサイド層１５ｓはドレイン領域１１１とドレイン領域１２１との中間部にのみ形成されている。しかし本実施の形態では、ドレイン領域１１１（Ｎ+領域）およびドレイン領域１２１（Ｐ+領域）が配線構造体１５内にまで入り込み、シリサイド層１５ｓはその両方に接するように形成されている。即ち実施の形態２と同様に、シリサイド層１５ｓの一旦はドレイン領域１１１に接続し、他端はドレイン領域１２１に接続しており、両者間の電気的接続は配線構造体１５に形成されたシリサイド層１５ｓにより成される。
【００７９】
なお、図３０には配線構造体１５の中央部の全体（上面から底面まで）がシリサイド化された例を示したが、シリサイド層１５ｓは配線構造体１５の少なくとも中央上部に形成されていればよい。また説明は省略したが、ドライバトランジスタＱ５のドレイン領域とロードトランジスタＱ６のドレイン領域とを接続する配線構造体１６も、配線構造体１５と同様の構成である。
【００８０】
本実施の形態においても、ドライバトランジスタＱ２のドレイン領域１１１とロードトランジスタＱ３のドレイン領域１２１とは、トレンチ分離下の配線構造体１５によって接続されており、第１活性領域１１と第２活性領域１２とはＳＯＩ層３の上部では繋がっていない。従って、実施の形態１で示した図７と同様に、活性領域を形成する際に生じるコーナー部の丸みにより、第１活性領域１１の幅が広がることは無い。活性領域１２〜１４においても同様である。
【００８１】
従って本実施の形態においても、ゲート電極２１〜２４の位置合わせずれがそのゲート長方向に生じたとしても、各トランジスタＱ１〜Ｑ６のゲート幅の変化は殆ど無く、それらの電気的特性のばらつきを抑制できる。なお且つ、図２および図３に示したＳＲＡＭセルと同様に、セル面積およびビット線容量を低減することができる。また本実施の形態では、例えば実施の形態２とは異なり、配線構造体１５のシリサイド層１５ｓは、ドレイン領域１１１のシリサイド層１１１ｓおよびドレイン領域１２１のシリサイド層１２１ｓとは直接接続していないので、ドライバトランジスタＱ２のドレイン領域１１１とロードトランジスタＱ３のドレイン領域１２１との間の接続抵抗は比較的高抵抗になる。よってその接続抵抗がフィードバック抵抗として機能し、ソフトエラーが低減するという効果も得られる。
【００８２】
以下、実施の形態４に係るＳＲＡＭセルの製造工程を説明する。図３１〜図３４は、本実施の形態に係るＳＲＡＭセルの製造工程を示す図である。これら各図は、図５のＣ−Ｃ線に沿った断面に相当する。
【００８３】
まず実施の形態１において図８〜図１５を用いて説明したのと同様の工程で、ＳＯＩ基板上に分離酸化膜４、配線構造体１５，１６、ゲート電極２１〜１４、トランジスタＱ１〜Ｑ６のＬＤＤ領域を順次形成する。
【００８４】
本実施の形態においては、トランジスタＱ１〜Ｑ６のソース／ドレイン領域の形成に先立って、配線構造体１５，１６の上方を開口したレジスト２１０を形成し、それをマスクにするエッチングにより配線構造体１５，１６上の分離酸化膜４を除去する（図３１）。本実施の形態では図３１の如く活性領域１１〜１４の側壁に分離酸化膜４の一部を残存させるが、レジスト１１０の開口内の分離酸化膜４を完全に除去してもよい。その後レジスト２０９は除去する。
【００８５】
そして、ＮＭＯＳ領域内の活性領域１１，１３に対し、例えば砒素（Ａｓ）を、数十ｋｅＶの注入エネルギー、数ｅ１５／ｃｍ2のドーズ量で注入し、さらにリン（Ｐ）を、数十ｋｅＶ、数ｅ１４／ｃｍ2で注入することでアクセストランジスタＱ１，Ｑ４およびドライバトランジスタＱ２，Ｑ５のソース／ドレイン領域を形成する。一方、ＰＭＯＳ領域の活性領域１２，１４に対し、例えばボロンを数ｋｅＶ、数ｅ１５／ｃｍ2で注入することで、ロードトランジスタＱ３，Ｑ６のソース／ドレイン領域を形成する。
【００８６】
このとき配線構造体１５上の分離酸化膜４は除去されているため、注入したイオンは配線構造体１５，１６内にまで導入される。その結果、図３２に示すが如く、ドライバトランジスタＱ２のドレイン領域１１１およびロードトランジスタＱ３のドレイン領域１２１は、配線構造体１５内の中央部にまで延在するように形成される。また図示は省略するが、ドライバトランジスタＱ５のドレイン領域およびロードトランジスタＱ６のドレイン領域も、配線構造体１６内の中央部にまで延在するように形成される。
【００８７】
そして全面に、例えばＣｏ、Ｎｉ、ＰｔあるいはＴｉ等の金属膜を形成し、１０００度程度のランプアニールを行うことにより、活性領域１１〜１４、ゲート電極２１〜２４および配線構造体１５，１６の中央部に自己整合的にシリサイド層が形成される（図３３）。図３３には、ドライバトランジスタＱ２のドレイン領域１１１のシリサイド層１１１ｓ、ロードトランジスタＱ３のドレイン領域１２１のシリサイド層１２１ｓ、ゲート電極２２のシリサイド層２２ｓおよびゲート電極２４のシリサイド層２４ｓおよび配線構造体１５上のシリサイド層１５ｓが図示されている。
【００８８】
その後は、実施の形態１において図１８〜図１９を用いて説明したのと同様の工程で、全面にシリコン窒化膜５および層間絶縁膜６を形成し、その中にコンタクトプラグを形成する。図３４には、ゲート電極２４とロードトランジスタＱ３のドレイン領域１２１の両方に接続するシェアドコンタクト３４およびその表面のバリアメタル３４ｂが図示されている。以上により、実施の形態４に係るＳＲＡＭセルが形成される。
【００８９】
＜実施の形態５＞
図３５は、実施の形態５に係るＳＲＡＭセルのレイアウトを示す上面図である。同図において、実施の形態１で示した図５と同様の機能を有する要素には、同一符号付してある。
【００９０】
実施の形態５のＳＲＡＭセルにおいては、図３５のように、シェアドコンタクト３４が、ゲート電極２４およびロードトランジスタＱ３のドレイン領域だけでなく、配線構造体１５にも跨って形成される。同様にシェアドコンタクト３９は、ゲート電極２２およびロードトランジスタＱ６のドレイン領域だけでなく、配線構造体１６にも跨って形成される。
【００９１】
また図３６は、実施の形態５に係るＳＲＡＭセルの構成を説明するための図であり、当該ＳＲＡＭセルにおけるアクセストランジスタＱ１、ドライバトランジスタＱ２およびロードトランジスタＱ３相互の接続構造を示す図であり、図３５のＡ−Ａ線に沿った断面図に相当する。
【００９２】
なお、本実施の形態においても、アクセストランジスタＱ４、ドライバトランジスタＱ５およびロードトランジスタＱ６は、それぞれアクセストランジスタＱ１、ドライバトランジスタＱ２およびロードトランジスタＱ３と同様の構成であるため、ここではアクセストランジスタＱ１、ドライバトランジスタＱ２およびロードトランジスタＱ３間の接続構造を代表的に説明する。
【００９３】
図３５および図３６に示すように、シェアドコンタクト３４は、ドライバトランジスタＱ５およびロードトランジスタＱ６のゲート電極２４、ロードトランジスタＱ３のドレイン領域１２１および配線構造体１５に接続する。また図３６のように、シェアドコンタクト３４と配線構造体１５およびドレイン領域１２１との境界には、シェアドコンタクト３４の表面のバリアメタル３４ｂとＳＯＩ層３とが反応したシリサイド層３４ｓが形成されている。またシェアドコンタクト３４は、Ｐ-領域１５１、Ｎ-領域１５２、ドレイン領域１２１に跨って接続しているので、これら３つの領域は互いに電気的に接続している。但し、シェアドコンタクト３４とドレイン領域１１１との間には、当該ドレイン領域１１１とＰ-領域１５１との境界のＰＮ接合が介在している。
【００９４】
しかし、シェアドコンタクト３４とドレイン領域１１１との距離は短いため、ＳＲＡＭセルの動作時には、Ｐ-領域１５１は空乏化し、パンチスルー現象によるリーク電流が流れる。本実施の形態においては、ドレイン領域１１１とドレイン領域１２１との間の電気的接続を、このリーク電流によって成している。リーク電流の大きさは１０-9Ａ〜１Ａ程度にすることができる。あるいは実施の形態１と同様に、イオン注入により配線構造体１５に結晶欠陥を形成することによりＰＮ接合にリーク電流を生じさせてもよい。
【００９５】
なお、図３６においてはシリサイド層３４ｓが配線構造体１５の上面部のみに形成された例を示したが、シリサイド層３４ｓは配線構造体１５の上面から底面に至っていてもよい。また説明は省略したが、ドライバトランジスタＱ５のドレイン領域とロードトランジスタＱ６のドレイン領域とを接続する配線構造体１６も、配線構造体１５と同様の構成である。
【００９６】
本実施の形態においては、ドライバトランジスタＱ２のドレイン領域１１１とロードトランジスタＱ３のドレイン領域１２１が、トレンチ分離下の配線構造体１５およびシェアドコンタクト３４によって接続されており、第１活性領域１１と第２活性領域１２とはＳＯＩ層３の上部では繋がっていない。従って、実施の形態１で示した図７と同様に、活性領域を形成する際に生じるコーナー部の丸みにより、第１活性領域１１の幅が広がることは無い。活性領域１２〜１４においても同様である。
【００９７】
従って本実施の形態においても、ゲート電極２１〜２４の位置合わせずれがそのゲート長方向に生じたとしても、各トランジスタＱ１〜Ｑ６のゲート幅の変化は殆ど無く、それらの電気的特性のばらつきを抑制できる。なお且つ、図２および図３に示したＳＲＡＭセルと同様に、セル面積およびビット線容量を低減することができる。また本実施の形態では、シェアドコンタクト３４とドレイン領域１１１との間に、比較的高抵抗なＰ-領域１５１が介在するので、その接続抵抗がフィードバック抵抗として機能し、ソフトエラーが低減するという効果も得られる。
【００９８】
図３７および図３８は、本実施の形態に係るＳＲＡＭセルの製造方法を説明するための図である。これらの図は、コンタクト３０〜３９の形成工程におけるシェアドコンタクト３４の形成過程を示しており、図３５のＣ−Ｃ線に沿った断面に相当する。
【００９９】
実施の形態５に係るＳＲＡＭセルの製造工程は、ほぼ実施の形態１と同様である。即ち、実施の形態１のＳＲＡＭセルの製造工程におけるコンタクト３０〜３９の形成工程（図１８，図１９）において、レジスト２０８におけるシェアドコンタクト３４，３９の開口パターンを、図３５の如くそれぞれ配線構造体１５，１６に跨がるように変更するだけでよい。但し、シェアドコンタクト３４，３９のためのコンタクトホールは、それぞれ分離酸化膜４の下の配線構造体１５，１６にまで到達するように形成する必要がある（図３７）。そして各コンタクトホール内にバリアメタルを有するコンタクトプラグを形成する（図３８）。それ以外の工程は、実施の形態１と同様であるので説明を省略する。
【０１００】
＜実施の形態６＞
実施の形態６は、前述の実施の形態５の変形例である。図３９は、実施の形態６に係るＳＲＡＭセルのレイアウトを示す上面図である。同図に示すように本実施の形態においては、シェアドコンタクト３４を、ゲート電極２４、ロードトランジスタＱ３のドレイン領域、配線構造体１５に加え、ドライバトランジスタＱ２のドレイン領域にまで延在させる。同様にシェアドコンタクト３９は、ゲート電極２２、ロードトランジスタＱ６のドレイン領域に加え、アクセストランジスタＱ４のドレイン領域にまで延在させる。
【０１０１】
図４０は、実施の形態６に係るＳＲＡＭセルの構成を説明するための図であり、図３９のＡ−Ａ線に沿った断面図に相当する。本実施の形態においても、アクセストランジスタＱ４、ドライバトランジスタＱ５およびロードトランジスタＱ６は、それぞれアクセストランジスタＱ１、ドライバトランジスタＱ２およびロードトランジスタＱ３と同様の構成であるため、ここではアクセストランジスタＱ１、ドライバトランジスタＱ２およびロードトランジスタＱ３間の接続構造を代表的に説明する。
【０１０２】
図３９および図４０に示すように、シェアドコンタクト３４は、ドライバトランジスタＱ５およびロードトランジスタＱ６のゲート電極２４、ロードトランジスタＱ３のドレイン領域１２１、配線構造体１５およびドライバトランジスタＱ２のドレイン領域１１１に接続する。また図３９のように、シェアドコンタクト３４と配線構造体１５、ドレイン領域１１１およびドレイン領域１２１との境界には、シェアドコンタクト３４の表面のバリアメタル３４ｂとＳＯＩ層３とが反応したシリサイド層３４ｓが形成されている。またシェアドコンタクト３４は、ドレイン領域１１１とドレイン領域１２１との両方に接続しているため、両者を電気的に接続する配線として機能する。
【０１０３】
なお、図４０においてはシリサイド層３４ｓが配線構造体１５の上面部のみに形成された例を示したが、シリサイド層３４ｓは配線構造体１５の全体に形成されていてもよい。また説明は省略したが、ドライバトランジスタＱ５のドレイン領域とロードトランジスタＱ６のドレイン領域とを接続する配線構造体１６も、配線構造体１５と同様の構成である。
【０１０４】
本実施の形態においては、ドライバトランジスタＱ２のドレイン領域１１１とロードトランジスタＱ３のドレイン領域１２１が、トレンチ分離下の配線構造体１５およびシェアドコンタクト３４によって接続されており、第１活性領域１１と第２活性領域１２とはＳＯＩ層３の上部では繋がっていない。従って、実施の形態１で示した図７と同様に、活性領域を形成する際に生じるコーナー部の丸みにより、第１活性領域１１の幅が広がることは無い。活性領域１２〜１４においても同様である。
【０１０５】
従って本実施の形態においても、ゲート電極２１〜２４の位置合わせずれがそのゲート長方向に生じたとしても、各トランジスタＱ１〜Ｑ６のゲート幅の変化は殆ど無く、それらの電気的特性のばらつきを抑制できる。なお且つ、図２および図３に示したＳＲＡＭセルと同様に、セル面積およびビット線容量を低減することができる。
【０１０６】
図４１および図４２は、本実施の形態に係るＳＲＡＭセルの製造方法を説明するための図である。これらの図は、コンタクト３０〜３９の形成工程におけるシェアドコンタクト３４の形成過程を示しており、図３９のＣ−Ｃ線に沿った断面に相当する。
【０１０７】
実施の形態６に係るＳＲＡＭセルの製造工程も、ほぼ実施の形態１と同様である。即ち、実施の形態１のＳＲＡＭセルの製造工程におけるコンタクト３０〜３９の形成工程（図１８，図１９）において、レジスト２０８におけるシェアドコンタクト３４，３９の開口パターンを、図３９に示したようなパターンに変更するだけでよい。但し、シェアドコンタクト３４，３９のためのコンタクトホールは、それぞれ分離酸化膜４の下の配線構造体１５，１６にまで到達するように形成する必要がある（図４１）。そして各コンタクトホール内にバリアメタルを有するコンタクトプラグを形成する（図４２）。それ以外の工程は、実施の形態１と同様であるので説明を省略する。
【０１０８】
＜実施の形態７＞
以上の各実施の形態においては、活性領域１１〜１４を規定するトレンチ分離（分離酸化膜４）は、配線構造体１５，１６が形成される領域を除いて完全分離としていたが、部分分離としてもよい。
【０１０９】
図４３は実施の形態７に係るＳＲＡＭセルのレイアウトを示す上面図であり、図４４はそのＡ−Ａ線に沿った断面図である。図４３および図４４の例は、実施の形態１のＳＲＡＭセルに対し、配線構造体１５，１６の形成領域だけでなく、図４３に示す領域１７１〜１７３の分離酸化膜４を部分分離としたものである。即ち、領域１７１〜１７３（以下「ＰＴＩ領域」）および配線構造体１５，１６の形成領域では、図４４に示すように分離酸化膜４はＢＯＸ層２にまで達しない深さで形成され、その下にＳＯＩ層３が残存する。
【０１１０】
図４３および図４４において、第１活性領域１１に隣接するＰＴＩ領域１７１のＳＯＩ層３（Ｐ-領域）は、アクセストランジスタＱ１およびドライバトランジスタＱ２のボディ（Ｐ-領域）と電気的に接続する。第３活性領域１３に隣接するＰＴＩ領域１７３のＳＯＩ層３（Ｐ-領域）は、アクセストランジスタＱ４およびドライバトランジスタＱ５のボディ（Ｐ-領域）と電気的に接続する。第２活性領域１２と第４活性領域１４との間のＰＴＩ領域１７２（Ｎ-領域）は、ロードトランジスタＱ３，Ｑ６のボディ（Ｎ-領域）と電気的に接続する。
【０１１１】
図示は省略するが、本実施の形態では複数個のＳＲＡＭセルが行列状に配設されており、ＰＴＩ領域１７１〜１７３のＳＯＩ層３は隣接セル間で共有されている。またＰＴＩ領域１７１〜１７３のＳＯＩ層３はそれぞれＳＲＡＭセルとは異なる領域に形成されたボディ電位の制御端子にそれぞれ接続されており、当該制御端子を通して一定の電位に固定される。
【０１１２】
即ち、本実施の形態に係るＳＲＡＭセルにおいては、各トランジスタＱ１〜Ｑ６のボディ電位が、ＰＴＩ領域１７１〜１７３のＳＯＩ層３（分離酸化膜４の下のＳＯＩ層３）を介してそれぞれ一定の電位が印加される構成となっている。従って、各トランジスタＱ１〜Ｑ６の動作の安定化が成され、動作信頼性の向上および動作の高速化に寄与できる。
【０１１３】
なお、図４３および図４４においては、実施の形態１のＳＲＡＭセルに対してＰＴＩ領域１７１〜１７３を設けた例を示したが、本実施の形態は上記の実施の形態１〜６のいずれにも適用可能である。
【０１１４】
＜実施の形態８＞
以上の実施の形態においては、図５、図３５、図３９のように、配線構造体１５，１６が、活性領域１１〜１４に対して直角に延在するようにレイアウトされている。上述のように配線構造体１５，１６は、部分分離の下のＳＯＩ層３を用いて形成され、活性領域１１〜１４の幅に変動をもたらさないので、必要に応じて適宜レイアウトを変更してもよい。例えば図４５のように、配線構造体１５，１６が、活性領域１１〜１４に対して斜め方向に延在するようにしてもよい。
【図面の簡単な説明】
【０１１５】
【図１】一般的なＳＲＡＭセルの回路図である。
【図２】従来のＳＲＡＭセルのレイアウトを示す上面図である。
【図３】従来のＳＲＡＭセルにおけるアクセストランジスタ、ドライバトランジスタおよびロードトランジスタ相互の接続構造を示す図である。
【図４】従来のＳＲＡＭセルのドライバトランジスタのドレイン領域近傍の拡大上面図である。
【図５】実施の形態１に係るＳＲＡＭセルのレイアウトを示す上面図である。
【図６】実施の形態１に係るＳＲＡＭセルにおけるアクセストランジスタ、ドライバトランジスタおよびロードトランジスタ相互の接続構造を示す図である。
【図７】実施の形態１に係るＳＲＡＭセルのドライバトランジスタのドレイン領域近傍の拡大上面図である。
【図８】実施の形態１に係るＳＲＡＭセルの製造工程を示す図である。
【図９】実施の形態１に係るＳＲＡＭセルの製造工程を示す図である。
【図１０】実施の形態１に係るＳＲＡＭセルの製造工程を示す図である。
【図１１】実施の形態１に係るＳＲＡＭセルの製造工程を示す図である。
【図１２】実施の形態１に係るＳＲＡＭセルの製造工程を示す図である。
【図１３】実施の形態１に係るＳＲＡＭセルの製造工程を示す図である。
【図１４】実施の形態１に係るＳＲＡＭセルの製造工程を示す図である。
【図１５】実施の形態１に係るＳＲＡＭセルの製造工程を示す図である。
【図１６】実施の形態１に係るＳＲＡＭセルの製造工程を示す図である。
【図１７】実施の形態１に係るＳＲＡＭセルの製造工程を示す図である。
【図１８】実施の形態１に係るＳＲＡＭセルの製造工程を示す図である。
【図１９】実施の形態１に係るＳＲＡＭセルの製造工程を示す図である。
【図２０】実施の形態２に係るＳＲＡＭセルにおけるアクセストランジスタ、ドライバトランジスタおよびロードトランジスタ相互の接続構造を示す図である。
【図２１】実施の形態２に係るＳＲＡＭセルの製造工程を示す図である。
【図２２】実施の形態２に係るＳＲＡＭセルの製造工程を示す図である。
【図２３】実施の形態２に係るＳＲＡＭセルの製造工程を示す図である。
【図２４】実施の形態２に係るＳＲＡＭセルの製造工程を示す図である。
【図２５】実施の形態３に係るＳＲＡＭセルにおけるアクセストランジスタ、ドライバトランジスタおよびロードトランジスタ相互の接続構造を示す図である。
【図２６】実施の形態３に係るＳＲＡＭセルの製造工程を示す図である。
【図２７】実施の形態３に係るＳＲＡＭセルの製造工程を示す図である。
【図２８】実施の形態３に係るＳＲＡＭセルの製造工程を示す図である。
【図２９】実施の形態３に係るＳＲＡＭセルの製造工程を示す図である。
【図３０】実施の形態４に係るＳＲＡＭセルにおけるアクセストランジスタ、ドライバトランジスタおよびロードトランジスタ相互の接続構造を示す図である。
【図３１】実施の形態４に係るＳＲＡＭセルの製造工程を示す図である。
【図３２】実施の形態４に係るＳＲＡＭセルの製造工程を示す図である。
【図３３】実施の形態４に係るＳＲＡＭセルの製造工程を示す図である。
【図３４】実施の形態４に係るＳＲＡＭセルの製造工程を示す図である。
【図３５】実施の形態５に係るＳＲＡＭセルのレイアウトを示す上面図である。
【図３６】実施の形態５に係るＳＲＡＭセルにおけるアクセストランジスタ、ドライバトランジスタおよびロードトランジスタ相互の接続構造を示す図である。
【図３７】実施の形態５に係るＳＲＡＭセルの製造工程を示す図である。
【図３８】実施の形態５に係るＳＲＡＭセルの製造工程を示す図である。
【図３９】実施の形態６に係るＳＲＡＭセルのレイアウトを示す上面図である。
【図４０】実施の形態６に係るＳＲＡＭセルにおけるアクセストランジスタ、ドライバトランジスタおよびロードトランジスタ相互の接続構造を示す図である。
【図４１】実施の形態６に係るＳＲＡＭセルの製造工程を示す図である。
【図４２】実施の形態６に係るＳＲＡＭセルの製造工程を示す図である。
【図４３】実施の形態７に係るＳＲＡＭセルのレイアウトを示す上面図である。
【図４４】実施の形態７に係るＳＲＡＭセルにおけるアクセストランジスタ、ドライバトランジスタおよびロードトランジスタ相互の接続構造を示す図である。
【図４５】実施の形態８に係るＳＲＡＭセルのレイアウトを示す上面図である。
【符号の説明】
【０１１６】
Ｑ１，Ｑ４  アクセストランジスタ、Ｑ２，Ｑ５  ドライバトランジスタ、Ｑ３，Ｑ６  ロードトランジスタ、１  支持基板、２  ＢＯＸ層、３  ＳＯＩ層、４  分離酸化膜、１１〜１４  活性領域、１５，１６  配線構造体、１５ｓ  シリサイド層、２１〜２４  ゲート電極、３０〜３９  コンタクト、１７１〜１７３  ＰＴＩ領域。
【図１】
2008187007.tif 000003
【図２】
2008187007.tif 000004
【図３】
2008187007.tif 000005
【図４】
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【図５】
2008187007.tif 000007
【図６】
2008187007.tif 000008
【図７】
2008187007.tif 000009
【図８】
2008187007.tif 000010
【図９】
2008187007.tif 000011
【図１０】
2008187007.tif 000012
【図１１】
2008187007.tif 000013
【図１２】
2008187007.tif 000014
【図１３】
2008187007.tif 000015
【図１４】
2008187007.tif 000016
【図１５】
2008187007.tif 000017
【図１６】
2008187007.tif 000018
【図１７】
2008187007.tif 000019
【図１８】
2008187007.tif 000020
【図１９】
2008187007.tif 000021
【図２０】
2008187007.tif 000022
【図２１】
2008187007.tif 000023
【図２２】
2008187007.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
2008187007.tif 000028
【図２７】
2008187007.tif 000029
【図２８】
2008187007.tif 000030
【図２９】
2008187007.tif 000031
【図３０】
2008187007.tif 000032
【図３１】
2008187007.tif 000033
【図３２】
2008187007.tif 000034
【図３３】
2008187007.tif 000035
【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
2008187007.tif 000040
【図３９】
2008187007.tif 000041
【図４０】
2008187007.tif 000042
【図４１】
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【図４２】
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【図４３】
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【図４４】
2008187007.tif 000046
【図４５】
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