(57)【要約】【課題】出力回路部の主スイッチ素子を過電流が流れることによる破壊から確実に保護するようにした負荷駆動回路、および負荷駆動回路を有する半導体装置を提供する。【解決手段】一対の駆動電圧供給ラインの間でトーテムポール構造をなすローサイドおよびハイサイドの主スイッチ素子の接続点に負荷が接続される負荷駆動回路であって、ハイサイドのトランジスタＮ２に対する保護回路部１が設けられている。この保護回路部１は、過電圧防止用のスイッチング手段としてのＭＯＳＦＥＴＰ３に対して、その電圧制御手段として抵抗Ｒ１を設けるとともに、ＭＯＳＦＥＴＰ３のゲート・ドレイン間にコンデンサＣ１を接続している。【選択図】図１
2008245262.tif 000002
【特許請求の範囲】
【請求項１】
一対の駆動電圧供給ラインの間でトーテムポール構造をなすローサイドおよびハイサイドの主スイッチ素子の接続点が出力端子に接続され、該出力端子に負荷が接続される負荷駆動回路において、
前記ローサイドあるいはハイサイドの主スイッチ素子のいずれか一方に対して、その制御電極とその低電位側の被制御電極の間を接続するように配置された過電圧防止用のスイッチング手段と、
前記主スイッチ素子の低電位側の被制御電極に前記スイッチング手段の制御端子を接続し、前記主スイッチ素子の制御電極に前記スイッチング手段の制御端子を接続するようにそれぞれ配置され、前記出力端子における電位変動時の所定期間において前記スイッチング手段をオンする電圧制御手段と、
を備えたことを特徴とする負荷駆動回路。
【請求項２】
一対の駆動電圧供給ラインの間でプッシュプル構造をなすローサイドおよびハイサイドの主スイッチ素子の接続点が出力端子に接続され、該出力端子に負荷が接続される負荷駆動回路において、
前記ローサイドの主スイッチ素子に対して、その制御電極とその低電位側の被制御電極の間を接続するように配置された過電圧防止用のスイッチング手段と、
前記ローサイドの主スイッチ素子の低電位側の被制御電極に前記スイッチング手段の制御端子を接続し、前記主スイッチ素子の制御電極に前記スイッチング手段の制御端子を接続するようにそれぞれ配置され、前記出力端子における電位変動時の所定期間において前記スイッチング手段をオンする電圧制御手段と、
を備えたことを特徴とする負荷駆動回路。
【請求項３】
ハイサイドの主スイッチ素子の低電位側の被制御電極が出力端子に接続され、該出力端子が負荷に接続される負荷駆動回路において、
前記主スイッチ素子に対して、その制御電極とその低電位側の被制御電極の間を接続するように配置された過電圧防止用のスイッチング手段と、
前記主スイッチ素子の低電位側の被制御電極に前記スイッチング手段の制御端子を接続し、前記主スイッチ素子の制御電極に前記スイッチング手段の制御端子を接続するようにそれぞれ配置され、前記出力端子における電位変動時の所定期間だけ前記スイッチング手段をオンする電圧制御手段と、
を備えたことを特徴とする負荷駆動回路。
【請求項４】
ローサイドの主スイッチ素子の高電位側の被制御電極が出力端子に接続され、該出力端子が負荷に接続される負荷駆動回路において、
前記主スイッチ素子に対して、その制御電極とその低電位側の被制御電極の間を接続するように配置された過電圧防止用のスイッチング手段と、
前記主スイッチ素子の低電位側の被制御電極に前記スイッチング手段の制御端子を接続し、前記主スイッチ素子の制御電極に前記スイッチング手段の制御端子を接続するようにそれぞれ配置され、前記出力端子における電位変動時の所定期間だけ前記スイッチング手段をオンする電圧制御手段と、
を備えたことを特徴とする負荷駆動回路。
【請求項５】
前記ハイサイドの主スイッチ素子の制御電極と低電位側の被制御電極との間に、前記制御電極を過電圧から保護するためのツェナダイオードが接続されていることを特徴とする請求項１または３に記載の負荷駆動回路。
【請求項６】
前記過電圧防止用のスイッチング手段として、前記ハイサイドの主スイッチ素子に対してＰチャネル型ＭＯＳＦＥＴが配置された負荷駆動回路であって、
前記電圧制御手段は、
前記主スイッチ素子の制御電極に前記Ｐチャネル型ＭＯＳＦＥＴのゲート電極を接続する抵抗と、
前記主スイッチ素子の低電位側の被制御電極に前記Ｐチャネル型ＭＯＳＦＥＴのゲート電極を接続するコンデンサと、
を備えていることを特徴とする請求項１または３に記載の負荷駆動回路。
【請求項７】
前記過電圧防止用のスイッチング手段として、前記ハイサイドの主スイッチ素子に対してＮチャネル型ＭＯＳＦＥＴが配置された負荷駆動回路であって、
前記電圧制御手段は、
前記主スイッチ素子の制御電極に前記Ｎチャネル型ＭＯＳＦＥＴのゲート電極を接続するコンデンサと、
前記主スイッチ素子の低電位側の被制御電極に前記Ｎチャネル型ＭＯＳＦＥＴのゲート電極を接続する抵抗と、
を備えていることを特徴とする請求項１または３に記載の負荷駆動回路。
【請求項８】
前記過電圧防止用のスイッチング手段として、前記ハイサイドの主スイッチ素子に対してＰチャネル型あるいはＮチャネル型のいずれかの導電型のＭＯＳＦＥＴが配置された負荷駆動回路であって、
前記電圧制御手段は、
前記ＭＯＳＦＥＴのゲート電極をそれぞれ前記主スイッチ素子の制御電極および低電位側の被制御電極にそれぞれ接続する一対の抵抗と、
を備えていることを特徴とする請求項１または３に記載の負荷駆動回路。
【請求項９】
前記過電圧防止用のスイッチング手段として、さらに前記ハイサイドの主スイッチ素子に対して第２のＰチャネル型ＭＯＳＦＥＴが配置され、
前記電圧制御手段は、さらに、
前記主スイッチ素子の制御電極に前記第２のＰチャネル型ＭＯＳＦＥＴのゲート電極を接続する抵抗と、
前記主スイッチ素子の低電位側の被制御電極に前記第２のＰチャネル型ＭＯＳＦＥＴのゲート電極を接続するコンデンサと、
を備えていることを特徴とする請求項８記載の負荷駆動回路。
【請求項１０】
前記過電圧防止用のスイッチング手段として、さらに前記ハイサイドの主スイッチ素子に対して第２のＮチャネル型ＭＯＳＦＥＴが配置され、
前記電圧制御手段は、さらに、
前記主スイッチ素子の制御電極に前記第２のＮチャネル型ＭＯＳＦＥＴのゲート電極を接続するコンデンサと、
前記主スイッチ素子の低電位側の被制御電極に前記第２のＮチャネル型ＭＯＳＦＥＴのゲート電極を接続する抵抗と、
を備えていることを特徴とする請求項８記載の負荷駆動回路。
【請求項１１】
前記過電圧防止用のスイッチング手段として、前記ローサイドの主スイッチ素子に対してＰチャネル型ＭＯＳＦＥＴが配置された負荷駆動回路であって、
前記電圧制御手段は、
前記主スイッチ素子の制御電極に前記Ｐチャネル型ＭＯＳＦＥＴのゲート電極を接続する抵抗と、
前記主スイッチ素子の低電位側の被制御電極に前記Ｐチャネル型ＭＯＳＦＥＴのゲート電極を接続するコンデンサと、
を備えていることを特徴とする請求項１、２または４のいずれか一項に記載の負荷駆動回路。
【請求項１２】
前記過電圧防止用のスイッチング手段として、前記ローサイドの主スイッチ素子に対してＮチャネル型ＭＯＳＦＥＴが配置された負荷駆動回路であって、
前記電圧制御手段は、
前記主スイッチ素子の制御電極に前記Ｎチャネル型ＭＯＳＦＥＴのゲート電極を接続するコンデンサと、
前記主スイッチ素子の低電位側の被制御電極に前記Ｎチャネル型ＭＯＳＦＥＴのゲート電極を接続する抵抗と、
を備えていることを特徴とする請求項１、２または４のいずれか一項に記載の負荷駆動回路。
【請求項１３】
前記過電圧防止用のスイッチング手段として、前記ローサイドの主スイッチ素子に対していずれかの導電型のＭＯＳＦＥＴが配置された負荷駆動回路であって、
前記電圧制御手段は、
前記ＭＯＳＦＥＴのゲート電極をそれぞれ前記主スイッチ素子の制御電極および低電位側の被制御電極にそれぞれ接続する一対の抵抗を備え、
前記一対の抵抗は、前記接続点における電位の変動幅が前記駆動電圧供給ラインから供給される駆動電圧以下であっても、前記ＭＯＳＦＥＴがオン動作するように分圧比を決定したことを特徴とする請求項１、２または４のいずれか一項に記載の負荷駆動回路。
【請求項１４】
前記過電圧防止用のスイッチング手段として、さらに前記ローサイドの主スイッチ素子に対して第２のＰチャネル型ＭＯＳＦＥＴが配置され、
前記電圧制御手段は、さらに、
前記主スイッチ素子の制御電極に前記第２のＰチャネル型ＭＯＳＦＥＴのゲート電極を接続する抵抗と、
前記主スイッチ素子の低電位側の被制御電極に前記第２のＰチャネル型ＭＯＳＦＥＴのゲート電極を接続するコンデンサと、
を備えていることを特徴とする請求項１３記載の負荷駆動回路。
【請求項１５】
前記過電圧防止用のスイッチング手段として、さらに前記ローサイドの主スイッチ素子に対して第２のＮチャネル型ＭＯＳＦＥＴが配置され、
前記電圧制御手段は、さらに、
前記主スイッチ素子の制御電極に前記第２のＮチャネル型ＭＯＳＦＥＴのゲート電極を接続するコンデンサと、
前記主スイッチ素子の低電位側の被制御電極に前記第２のＮチャネル型ＭＯＳＦＥＴのゲート電極を接続する抵抗と、
を備えていることを特徴とする請求項１３記載の負荷駆動回路。
【請求項１６】
請求項１または２に記載の負荷駆動回路を有するドライバＩＣ。
【請求項１７】
請求項１６に記載のドライバＩＣを有するプラズマディスプレイパネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷駆動回路、負荷駆動回路を有するドライバＩＣおよびドライバＩＣを有するプラズマディスプレイパネルに関する。
【背景技術】
【０００２】
近年、テレビジョン放送受信機やパーソナルコンピュータなどに用いられる表示装置として大型化や薄型軽量化が実現可能なプラズマディスプレイパネル（以下、ＰＤＰと称する。）が脚光を浴びている。また、画面サイズが５０インチ以上の大型化や、フルハイビジョン化などの高精細化の動きが加速している。これに伴いパネルを駆動する回路は、駆動電流の増大や高速スイッチング動作が必要となってきた。具体的には、１４０Ｖを６０ｎsecの高速で動作させる場合がある。この時の瞬時電流を三角波形を想定して試算すると次の様になる。パネルの１走査線あたりの容量を２５０pＦとした場合、フルハイビションの場合１０８０本となるので瞬時電流は、２×（１４０Ｖ×２５０pＦ×１０８０本）／６０ｎｓ＝１２６０Ａとなる。実際の回路では、抵抗成分やインダクタンス成分を多く含むため、各回路ブロック毎に時間的なずれが生じる為に上記のような瞬時電流は測定されないが、ノイズの発生や誤動作を誘引する可能性が高くなっている。
図２０ は、Ｐ Ｄ Ｐ を駆動するためのＰ Ｄ Ｐ 駆動装置の概略の構成例を示す図である。
なお、ここでは簡単のため、２ 電極のＰ Ｄ Ｐ の例を示している。
Ｐ Ｄ Ｐ ７ ０ ０ の駆動装置は複数のスキャンドライバＩ Ｃ （ I n t e g r a t e d C i r c u i t） ８ ０ ０− １ 、８ ０ ０ − ２ 、８ ０ ０ − ３ 、… 、８ ０ ０ − ｋ と、データ（ アドレス） ドライバＩ Ｃ ９０ ０ − １ 、９ ０ ０ − ２ 、９ ０ ０ − ３ 、… 、９ ０ ０ − ｌ など（ ここでｋ ， ｌ は任意の数である） から構成される。
【０００３】
スキャンドライバＩ Ｃ ８ ０ ０ − １ 〜 ８ ０ ０ − ｋ は、それぞれ複数本の走査・維持電極９１ １ を駆動し、データ（ アドレス） ドライバＩ Ｃ ９ ０ ０ − １ 〜 ９ ０ ０ − ｌ は、それぞれ、Ｒ 、Ｇ 、Ｂ の各色に対応する複数本のデータ電極９ １ ２ を駆動する。この走査・維持電極９ １ １ と、データ電極９ １ ２ とは互いに垂直になるように格子状に配置され、その交点に放電セル（ 図示せず） が配置される。
スキャンドライバＩ Ｃ ８ ０ ０ − １ 〜 ８ ０ ０ − ｋ の数は、例えば、それぞれ６ ４ 本の走査・維持電極９ １ １ を駆動可能とすると、Ｘ Ｇ Ａ （ e X t e n d e d v i d e o G r a p h i c s A r r a y） の場合、Ｐ Ｄ Ｐ ７ ０ ０ の画素数は１ ０ ２ ４ × ７ ６ ８ であるので、ｋ ＝ １ ２ 個配置されることになる。
画像の表示の際には、これらのスキャンドライバＩ Ｃ ８ ０ ０ − １ 〜 ８ ０ ０ − ｋ 、データ（ アドレス） ドライバＩ Ｃ ９ ０ ０ − １ 〜 ９ ０ ０ − ｌ によって、データ電極９ １ ２ からのデータを、放電セルに走査・維持電極９ １ １ ごとにスキャンして書き込み（ アドレス放電期間） 、走査・維持電極９ １ １ に放電維持パルスを数回出力して放電を維持（ 放電維持期間） し、画像の表示を行う。
【０００４】
図１１は、図２０に示したようなＰＤＰ７００のスキャントドライバＩＣ８００を構成する負荷駆動回路を示す回路構成図である。この回路は、一対の駆動電圧供給ラインの間でトーテムポール構造をなす出力回路部１０１と、レベルシフタ部１０２と、制御回路１０３と、保護回路部１０４を有している。出力回路部１０１では、ローサイドおよびハイサイドの主スイッチ素子として単位面積で多くの電流を流せる素子である２つのＮチャネル型ＩＧＢＴ（Insulated Gate Bipolar Transistor、以下、トランジスタと称する。）Ｎ１とＮ２を用いたトーテムポール回路が、第１の駆動電圧ＶＤＨが供給される駆動電圧供給端子１０５と第２の駆動電圧（ＧＮＤ）が供給される接地端子１０６の間に接続され、出力端子１０７から負荷に直流出力Ｄｏを供給するように構成されている。このうち、ローサイドのトランジスタＮ１には、ドレイン・ソース間にローサイドダイオードＤ１が逆接続され、ハイサイドのトランジスタＮ２には、そのドレインと出力端子１０７間にハイサイドダイオードＤ２が逆接続され、そのソースが順方向のダイオードＤ３を介して出力端子１０７と接続されている。
レベルシフタ部１０２は、Ｎチャネル型のＭＯＳ電界効果トランジスタ（Metal Oxide Semiconductor Field Effect Transistor、以下、ＭＯＳＦＥＴと称する）Ｎ３，Ｎ４、およびＰチャネル型のＭＯＳＦＥＴＰ１，Ｐ２から構成されている。ここでは、ＭＯＳＦＥＴＰ１のソースとＭＯＳＦＥＴＰ２のソースが、ともに高電位側の駆動電圧供給端子１０５に接続され、ＭＯＳＦＥＴＰ１のゲートとＭＯＳＦＥＴＰ２のドレイン、およびＭＯＳＦＥＴＰ１のドレインとＭＯＳＦＥＴＰ２のゲートがそれぞれ接続され、ＭＯＳＦＥＴＰ１のドレインとＭＯＳＦＥＴＮ３のドレインが接続され、ＭＯＳＦＥＴＰ２のドレインとＭＯＳＦＥＴＮ４のドレインが接続され、ＭＯＳＦＥＴＮ３のソースとＭＯＳＦＥＴＮ４のソースがともに接地端子１０６に接続されている。このレベルシフタ部１０２からは、ＭＯＳＦＥＴＰ１のドレインとＭＯＳＦＥＴＮ３のドレインの接続点を出力点として、出力回路部１０１のトランジスタＮ２のゲート電圧を制御する制御信号がハイサイド信号として供給されている。
【０００５】
制御回路１０３は、出力回路部１０１のトランジスタＮ１のゲート電極に接続され、そこに制御信号がローサイド信号として供給されている。この制御回路１０３は、さらにレベルシフタ部１０２の２つのＭＯＳＦＥＴＮ３とＭＯＳＦＥＴＮ４のゲートに接続され、それぞれのゲート電圧を制御するための低電圧の制御信号を出力することによって、レベルシフタ部１０２から出力回路部１０１のトランジスタＮ２のゲート電極にハイサイド信号が供給されている。出力端子１０７に接続する負荷に対して第１の駆動電圧と第２の駆動電圧を交互に供給するために、出力回路部１０１には、トランジスタＮ１，Ｎ２が互いに相補的にオン・オフするような制御電圧として、ローサイド信号とハイサイド信号が供給される。なお、出力端子１０７を高インピーダンスとするために、トランジスタＮ１，Ｎ２を共にオフするような制御電圧として、ローサイド信号とハイサイド信号が供給される場合もある。
第１の駆動電圧と第２の駆動電圧を負荷に対して交互に供給する場合、直列回路を形成するトランジスタＮ１，Ｎ２が同時にオン状態となると、一対の駆動電圧供給ラインの間がトランジスタＮ１，Ｎ２によって短絡された状態、すなわちアーム短絡状態となる。こうしたアーム短絡が発生すると、出力回路部１０１での消費電力を増大させるだけでなく、出力回路部１０１を構成する各デバイスやそこに接続された負荷自体の破壊を招くことになる。
【０００６】
そこで、制御回路１０３は、一方の制御信号がハイレベルからローレベルへ変化した所定時間後に、他方の制御信号がローレベルからハイレベルに変化し、その逆の場合も同様に変化するように、２つの制御信号であるローサイド信号とハイサイド信号のオン・オフとの間に時間差（デットタイム）を設けるようにしている。なお、デットタイムはトランジスタＮ１，Ｎ２のスイッチング特性や負荷の駆動特性を考慮して設定される。
ところで、従来の負荷駆動回路において、ハイサイドのトランジスタＮ２がオン状態で出力端子１０７がハイレベル状態の直流出力Ｄｏであるとき、図１２に示すように、外部から加わるサージ電圧や容量性、あるいは誘導性の負荷の開閉によるノイズによって、出力端子１０７の電位が接地電位（ＧＮＤ）まで急峻に立ち下がることがある。
このとき保護回路１０４がない場合は、ハイサイドのトランジスタＮ２ではゲート・ソース間の電位（Ｖｂｓ）が通常動作時の電圧以上となって、トランジスタＮ２に流れる電流が増加し、それが継続してトランジスタＮ２がラッチアップを起こした場合に、トランジスタＮ２は過電流による発熱で破壊するおそれがあった。
このように保護回路１０４がない場合は、こうしたハイサイドのトランジスタＮ２を破壊し難くするために、トランジスタＮ２の面積を大きくしてトランジスタＮ２自体の破壊耐量を高めることで対応していたが、負荷駆動回路を有するドライバＩＣでは、その規模が大きいことはコストを低減するうえで好ましくない。そこで、出力回路部１０１のトランジスタＮ２を過電流による破壊から保護するために、以下に説明するような保護回路部１０４が設けられている。
【０００７】
この保護回路部１０４は、ゲート電圧を保護するツェナダイオードＤ４と、ゲート電圧を絞る抵抗Ｒ０と、Ｐチャネル型のＭＯＳＦＥＴＰ３と、そのゲート抵抗Ｒ１とから構成される。これらツェナダイオードＤ４、抵抗Ｒ０、およびＭＯＳＦＥＴＰ３の並列回路は、トランジスタＮ２のゲートとソースの間を接続するように配置される。ここでは、出力端子１０７の電位Ｄｏが変動したとき、ＭＯＳＦＥＴＰ３自身のゲート・ドレイン間の寄生容量によりＭＯＳＦＥＴＰ３が瞬間にオンすることで、トランジスタＮ２の制御電圧を下げるように動作して過電流を防止している。
このような保護回路部１０４に類似する技術として、たとえば特許文献１には、スイッチングパワーデバイスからなるインバータ用の半導体装置の過電流に対する保護回路の発明が記載されている。ここでは、ゲートに接続されたツェナダイオードの電圧を超えたときに、保護回路の補助トランジスタがオンして、パワーデバイスのゲート・ソース間の電圧を一定レベルまで下げるように動作する。
また、別の特許文献２では、ＩＧＢＴなどのパワーデバイスでゲート・ソース間の制御電圧がツェナ電圧を超えることによって、ゲートとソース間に配置されたＭＯＳＦＥＴあるいはトランジスタがオンして、ゲート・ソース間の電圧をツェナ電圧に保持するものが開示されている。特許文献２の図１に示されている負荷駆動回路では、負荷電流が大きくなってゲート・ソース間にツェナ電圧を超えた電圧が印加された場合、ツェナダイオードを電流が流れて、ゲート・ソース間に配置されたコンデンサを充電することになる。その充電開始とともにＭＯＳＦＥＴがオンしてゲート電流が流れ、制御電圧がほぼツェナ電圧に制限される。
【０００８】
さらに、別の特許文献３には、上述した図１１に示す保護回路部１０４を有する負荷駆動回路の発明が記載されている。ここでは、トーテムポール回路のアーム短絡を、部品点数、回路サイズの増大を招くことなくアーム短絡を確実に防止できるとの記載がある。
【特許文献１】特開平０３−２４７１１４号公報
【特許文献２】特開平０４−３２２１２３号公報
【特許文献３】特開２００３−２７３７１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
このように、図１１に示す構成の保護回路部１０４においては、外部からのサージやノイズが加わって出力端子１０７の電位が急峻に立ち下がると、抵抗Ｒ０およびツェナダイオードＤ４と並列に挿入された過電圧防止用のスイッチング手段（ＭＯＳＦＥＴＰ３）が、瞬間的にオンする構成となっていた。しかし、ゲート・ドレイン間の寄生容量は一般的に非常に小さいために、ハイサイドのトランジスタＮ２のゲート電圧が大きく跳ね上がった場合には、ＭＯＳＦＥＴＰ３が瞬間的にオンしただけでは、トランジスタＮ２のゲート電圧を定常動作レベルまで引き下げることができない。反対に、出力端子１０７の電位が急激に上昇した場合には、ローサイドの主スイッチング素子Ｎ１についても同様の現象が起こる。すなわち、ハイサイドおよびローサイドのトランジスタＮ１，Ｎ２にとって十分な時間だけ、保護回路におけるＭＯＳＦＥＴＰ３を継続してオン状態に保持できないという問題があった。
本発明はこのような点に鑑みてなされたものであり、出力回路部の主スイッチ素子を過電流が流れることによる破壊から確実に保護するようにした負荷駆動回路、および負荷駆動回路を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明では、上記問題を解決するために、以下の負荷駆動回路が提供される。
駆動電圧を供給する一対のラインの間にローサイドの主スイッチ素子とハイサイドの主スイッチ素子が直列に接続されトーテムポール構造を形成し、これら２つの主スイッチ素子の接続点が出力端子に接続され、この出力端子に負荷が接続される負荷駆動回路であり、この回路には、これら２つの主スイッチ素子のいずれか一方（主スイッチング素子Ａとする）の制御電極とその低電位側の被制御電極を接続するように配置された過電圧防止用のスイッチング手段がある。さらに、主スイッチ素子Ａの低電位側の被制御電極と上記スイッチング手段の制御端子を接続し、主スイッチ素子Ａの制御電極に上記スイッチング手段の制御端子を接続するように、それぞれ配置された電圧制御手段が含まれている。
この電圧制御手段は、上記出力端子の電位が変動している所定の期間だけ上記スイッチング手段をオンする。
ここで所定の期間とは、主スイッチ素子Ａがハイサイドの場合は、電位が変動している期間の電位が立ち下がる期間であり、主スイッチ素子Ａがローサイドスイッチの場合は、電位が変動している期間の電位が立ち上がる期間である。
また、本発明では、上記の問題を解決するために、以下の負荷駆動回路が提供される。
【００１１】
駆動電圧を供給する一対のラインの間に、ローサイドの主スイッチ素子とハイサイドの主スイッチ素子が直列に接続されプッシュプル構造を形成し、これら２つの主スイッチ素子の接続点が出力端子に接続され、この出力端子に負荷が接続される負荷駆動回路であり、この回路には、上記ローサイドの主スイッチ素子（主スイッチ素子Ｂ）の制御電極と低電位側の被制御電極を接続するように配置された過電圧を防止するスイッチング手段がある。
さらに、主スイッチ素子Ｂの低電位側の被制御電極と上記スイッチング手段の制御端子を接続し、主スイッチ素子Ｂの制御電極と上記スイッチング手段の制御端子を接続するように、それぞれ配置された電圧制御手段が含まれている。
この電圧制御手段は、上記出力端子の電位が変動している所定の期間だけ上記スイッチング手段をオンにする。
ここで所定の期間とは、電位が変動している期間の電位が立ち上がる期間である。
また、上記の負荷駆動回路を有するドライバＩＣが提供される。
また、上記ドライバＩＣを有するプラズマディスプレイパネルが提供される。
また、上記問題を解決するために、以下の負荷駆動回路が提供される。
【００１２】
ハイサイドの主スイッチ素子の低電位側の被制御電極が出力端子に接続され、この出力端子が負荷に接続される負荷駆動回路であり、上記主スイッチ素子の制御電極と低電位側の被制御電極を接続するように配置された過電圧を防止するスイッチング手段がある。
さらに、上記主スイッチ素子の低電位側の被制御電極と上記スイッチング手段の制御端子を接続し、上記主スイッチ素子の制御電極と上記スイッチング手段の制御端子を接続するように、それぞれ配置された電圧制御手段が含まれている。
この電圧制御手段は、上記出力端子の電位が変動している所定の期間だけ上記スイッチング手段をオンにする。
ここで所定期間とは、電位が変動している期間の電位が立ち下がる期間である。
また、上記問題を解決するために、以下の負荷駆動回路が提供される。
ローサイドの主スイッチ素子の低電位側の被制御電極が出力端子に接続され、この出力端子が負荷に接続される負荷駆動回路であり、上記主スイッチ素子の制御電極と低電位側の被制御電極を接続するように配置された過電圧を防止するスイッチング手段がある。
さらに、上記主スイッチ素子の低電位側の被制御電極と上記スイッチング手段の制御端子を接続し、上記主スイッチ素子の制御電極と上記スイッチング手段の制御端子を接続するように、それぞれ配置された電圧制御手段が含まれている。
【００１３】
この電圧制御手段は、上記出力端子の電位が変動している所定の期間だけ上記スイッチング手段をオンにする。
ここで所定期間とは、電位が変動している期間の電位が立ち上がる期間である。
この負荷駆動回路では、出力端子の電位が急峻に変化するとき、主スイッチ素子のゲート・ソース間の電圧が絞られるように、電圧制御手段によってスイッチング手段（絶縁ゲートデバイス）をオンする。これによって、主スイッチ素子に過電流が流れないようになる。
【発明の効果】
【００１４】
本発明によれば、サージやノイズで主スイッチング素子がラッチアップを起こし破壊しないような保護回路を備えることで、出力回路部を構成する主スイッチ素子のデバイス面積を小さくすることができる負荷駆動回路を提供できる。
また、負荷駆動回路を有するプラズマディスプレイパネルでは、ノイズの発生や誤動作を抑制することができるプラズマディスプレイパネルを提供できる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照してこの発明の実施の形態について説明する。
（実施の形態１）
図１は、実施の形態１に係る負荷駆動回路を示す回路構成図であって、図１１の従来回路と同一の構成部分については同一符号を付け、それらの詳細な説明を省略する。
図１の負荷駆動回路では、従来のゲート電圧を保護するツェナダイオードＤ４の他に、ハイサイドのトランジスタＮ２に対する保護回路部１として、Ｐチャネル型のＭＯＳＦＥＴＰ３、抵抗Ｒ１、およびコンデンサＣ１を備えている。
ＭＯＳＦＥＴＰ３は、そのソースがトランジスタＮ２のゲート（制御電極）に接続され、そのドレインがトランジスタＮ２のソース（低電位側の被制御電極）に接続されている。このＭＯＳＦＥＴＰ３のゲートは、抵抗Ｒ１を介してトランジスタＮ２のゲートと接続され、またコンデンサＣ１を介してトランジスタＮ２のソースと接続されている。
ここでは、過電圧防止用のスイッチング手段としてのＭＯＳＦＥＴＰ３に対して、その電圧制御手段として抵抗Ｒ１を設けるとともに、ＭＯＳＦＥＴＰ３のゲート・ドレイン間にコンデンサＣ１を接続した点に特徴がある。
つぎに、上記構成の保護回路部１の動作について説明する。
【００１６】
出力端子１０７の電圧が外部からの要因で急峻にハイレベルからローレベルに下がった場合、瞬間的にハイサイドのトランジスタＮ２のソース側電位が下がることにより、トランジスタＮ２のゲート・ソース間の電圧が増える。そのとき、レベルシフタ部のＭＯＳＦＥＴＰ１から抵抗Ｒ１を介してコンデンサＣ１に充電電流が流れるようになる。このとき、ＭＯＳＦＥＴＰ３のゲート電位が低下してオンすることで、トランジスタＮ２のゲート電位が下がる。その後、図１２（ａ）に示すような電圧変動期間のうち立ち上がり期間の間、コンデンサＣ１への充電電流が流れて、ＭＯＳＦＥＴＰ３はオン状態が継続される。また、コンデンサＣ１の充電が終わるとＭＯＳＦＥＴＰ３はオフし、トランジスタＮ２のゲート・ソース間電圧はツェナダイオードＤ４のツェナ電位にクランプされる。
この実施の形態１では、コンデンサＣ１の容量が大きいほどゲート電圧の跳ね上がりを抑える効果がある。ただし、実際の半導体装置として保護回路部１を構成する場合は、数ｐＦ程度の大きさであればよい。ただし、あまり大きすぎるとトランジスタＮ２のスイッチング速度に影響を与える。トランジスタＮ２のスイッチング速度はＩＣ全体の性能にも影響するため、大きすぎるのも問題である。１０ｐＦ程度の大きさならば問題無いが、それより大きくなると影響が出てくる。
【００１７】
また、図１１の従来回路では、ＭＯＳＦＥＴＰ３のゲート・ドレイン間の寄生容量は、フェムトのオーダーであり、ゲート電圧の抑制に対する効果が低い。例えば、コンデンサＣ１の容量が１ｐＦの場合であっても、抑えられるトランジスタＮ２のゲート・ソース間の跳ね上がり電圧は０．２Ｖ程度にしかならない。図１１の従来回路で抑えられる跳ね上がり電圧はそのさらに１／１０００程度であり、０．２Ｖの跳ね上がり電圧抑制のためにはＭＯＳＦＥＴＰ３の寄生容量を１０００倍以上にする必要がある。
また、抵抗Ｒ１は、コンデンサＣ１の容量との関係で決められるが数ｋΩから数十ｋΩ程度のものとして配置される。
このように、実施の形態１の構成では、図１１の従来回路のような、ＭＯＳＦＥＴＰ３のゲート・ソース間に抵抗Ｒ１だけを接続した構成のものと比較して、さらにゲート・ドレイン間にコンデンサＣ１が接続されている。したがって、出力端子１０７の電位が変動して、トランジスタＮ２のゲート電圧が大きく跳ね上がったとしても、瞬間的にＭＯＳＦＥＴＰ３をオンさせてゲート電圧を下げるだけでなく、トランジスタＮ２のゲート電圧を定常動作レベルまで引き下げる十分な時間だけ、ＭＯＳＦＥＴＰ３のオン状態を継続させることができる。
【００１８】
なお、図１１の従来回路における抵抗Ｒ０は、ツェナダイオードＤ４の保護用抵抗として配置されたものであって、本実施の形態のような抵抗Ｒ１、コンデンサＣ１によって構成された電圧制御手段が配置されていれば必要ない。しかし、このような保護用抵抗Ｒ０を設けたとしても、負荷駆動回路の動作に影響しない。
（実施の形態２）
図２は、実施の形態２に係る負荷駆動回路を示す回路構成図であって、実施の形態１の場合と同様に、従来回路と同一の構成部分については同一符号を付け、それらの詳細な説明を省略する。
この負荷駆動回路の保護回路部２は、トランジスタＮ２のゲート・ソース間に挿入される過電圧防止用のスイッチング手段をＰチャネル型のＭＯＳＦＥＴＰ３からＮチャネル型のＭＯＳＦＥＴＮ５に置き換えたものである。すなわち、ＭＯＳＦＥＴＮ５は、そのドレインがトランジスタＮ２のゲートと接続され、そのソースがトランジスタＮ２のソースと接続されている。このＭＯＳＦＥＴＮ５のゲートは、コンデンサＣ２を介してトランジスタＮ２のゲートと接続され、また抵抗Ｒ２を介してトランジスタＮ２のソースと接続されている。
【００１９】
ここでは、過電圧防止用のスイッチング手段としてのＭＯＳＦＥＴＮ５に対して、その電圧制御手段として抵抗Ｒ２を設けるとともに、ＭＯＳＦＥＴＮ５のゲート・ドレイン間にコンデンサＣ２を接続した点に特徴がある。
つぎに、上記構成の保護回路部２の動作について説明する。
出力端子１０７の電圧が外部からの要因で急峻にハイレベルから接地電位（ＧＮＤ）レベルに下がった場合、瞬間的にハイサイドのトランジスタＮ２のソース側電位が下がることにより、トランジスタＮ２のゲート・ソース間電圧が増える。そのとき、レベルシフタ部のＭＯＳＦＥＴＰ１からコンデンサＣ２に充電電流が流れるようになる。このとき、ＭＯＳＦＥＴＮ５のゲート電位が上昇してオンすることで、トランジスタＮ２のゲート電位が下がる。そして、図１２（ａ）に示すような電圧変動期間のうち立ち下がり期間の間、コンデンサＣ２への充電電流が流れて、ＭＯＳＦＥＴＮ５はオン状態を継続する。
その後、コンデンサＣ２が充電されていくことでＭＯＳＦＥＴＮ５のゲート電圧は低下していき、充電が終わるとＭＯＳＦＥＴＮ５はオフし、トランジスタＮ２のゲート・ソース間電圧はツェナダイオードＤ４のツェナ電位にクランプされる。
この実施の形態２の保護回路部２は、回路構成は異なるけれども、実施の形態１と同様に動作する。コンデンサＣ２の容量および抵抗Ｒ２の抵抗値は実施の形態１に記載した値と同様に設定できる。
【００２０】
（実施の形態３）
図３は、実施の形態３に係る負荷駆動回路を示す回路構成図である。
図３の負荷駆動回路では、従来のゲート電圧を保護するツェナダイオードＤ４の他に、ハイサイドのトランジスタＮ２に対する保護回路部３として、Ｎチャネル型のＭＯＳＦＥＴＮ６、抵抗Ｒ３、および抵抗Ｒ４を備えている。
ここでは、過電圧防止用のスイッチング手段としてのＭＯＳＦＥＴＮ６に対して、その電圧制御手段として抵抗Ｒ３，Ｒ４の直列回路を設け、ＭＯＳＦＥＴＮ６のゲート電極をそれぞれトランジスタＮ２のゲートおよびソースにそれぞれ接続することで、そのゲート電圧を抵抗Ｒ２とＲ３の抵抗分圧によって決定している点に特徴がある。
つぎに、上記構成の保護回路部３の動作について説明する。
出力端子１０７の電圧が外部からの要因で急峻にハイレベルから接地電位（ＧＮＤ）レベルに下がった場合、瞬間的にハイサイドのトランジスタＮ２のソース側電位が下がることにより、トランジスタＮ２のゲート・ソース間電圧が増える。トランジスタＮ２のゲート・ソース間電圧が増えると、ＭＯＳＦＥＴＮ６のゲート電圧も、抵抗Ｒ３とＲ４の分圧比に応じて上昇し、それがしきい値を越えて上昇したときＭＯＳＦＥＴＮ６がオンして、トランジスタＮ２のゲート・ソース間の電圧を下げる。
【００２１】
ここで、ＭＯＳＦＥＴＮ６がオン動作する際のトランジスタＮ２のゲート・ソース間電圧は、ツェナダイオードＤ４のツェナ電圧以下になるように設定している。
図１２（ａ）で示すような電圧変動期間のうち立ち下がり期間ではＭＯＳＦＥＴＮ６がオンし、立ち下がり期間を過ぎると、、抵抗Ｒ３とＲ４の分圧比で設定されたＭＯＳＦＥＴＮ６のしきい値以下になり、ＭＯＳＦＥＴＮ６が再びオフし、トランジスタＮ２のゲート・ソース間電位はツェナダイオードＤ４のツェナ電位にクランプされる。
つぎに、抵抗Ｒ３とＲ４の分圧比の決定方法について説明する。
一対の抵抗Ｒ３とＲ４は、トランジスタＮ２のゲート・ソース間における電位の変動幅が、ツェナダイオードＤ４によりクランプされる電圧以下であっても、ＭＯＳＦＥＴＮ６がオン動作するように、その分圧比が決定される。たとえば、ツェナダイオードＤ４によりクランプされるトランジスタＮ２のゲート・ソース間電圧が５Ｖであれば、ＭＯＳＦＥＴＮ６が４．５Ｖでオン動作するように分圧比を決定しておく。この電圧値を４．５Ｖよりさらに小さくすれば、トランジスタＮ２を過電流による破壊から保護するうえでは好ましいけれども、トランジスタＮ２のスイッチング速度を低下させてしまうので、ある程度の点灯速度を必要とするＰＤＰの負荷駆動回路には不適当である。したがって、抵抗Ｒ３とＲ４の抵抗値は、レベルシフタ部のＭＯＳＦＥＴＰ１からの過電流を抑えつつ、通常のオン・オフ動作速度に影響が生じない範囲で決定することになる。
【００２２】
また、抵抗Ｒ３および抵抗Ｒ４は、それらの抵抗値の比率でＭＯＳＦＥＴＮ６のゲート電圧を決定しているから、とくに決まった抵抗値とする必要はないが、定常時に抵抗Ｒ３，Ｒ４に流れる電流の大きさを考慮すると、数ｋΩ以上に設定することが好ましい。
このように、実施の形態３に係る負荷駆動回路では、その保護回路部３をＮチャネル型のＭＯＳＦＥＴＮ６と、抵抗Ｒ３および抵抗Ｒ４とによって構成し、ハイサイドの主スイッチ素子であるトランジスタＮ２のゲート・ソース間の電位差が、ＭＯＳＦＥＴＮ６に設定されたしきい値を超えている間だけ継続してオンするようにしたので、サージなどによってトランジスタＮ２に流れる過電流を防止して出力回路部を確実に保護できる。
なお、保護回路部３を構成するスイッチング手段として、図３の負荷駆動回路ではＮチャネル型のＭＯＳＦＥＴＮ６を用いたものを示したが、Ｐチャネル型のＭＯＳＦＥＴに置き換えてもよい。
（実施の形態４，５）
図４は、実施の形態４に係る負荷駆動回路を示す回路構成図、図５は、実施の形態５に係る負荷駆動回路を示す回路構成図である。
図４の負荷駆動回路では、従来のゲート電圧を保護するツェナダイオードＤ４の他に、ハイサイドのトランジスタＮ２に対する保護回路部４として、Ｐチャネル型のＭＯＳＦＥＴＰ３、抵抗Ｒ１、コンデンサＣ１、Ｎチャネル型のＭＯＳＦＥＴＮ６、抵抗Ｒ３、および抵抗Ｒ４を備えている。ここでは、実施の形態３に係る負荷駆動回路に配置された保護回路部３に対して、実施の形態１の保護回路部１が並列配置されている。
【００２３】
また、図５の負荷駆動回路では、ハイサイドのトランジスタＮ２に対する保護回路部５として、ゲート電圧を保護するツェナダイオードＤ４、Ｎチャネル型のＭＯＳＦＥＴＮ５、コンデンサＣ２、抵抗Ｒ２、Ｎチャネル型のＭＯＳＦＥＴＮ６、抵抗Ｒ３、および抵抗Ｒ４を備えている。ここでは、実施の形態３に係る負荷駆動回路に配置された保護回路部３に対して、実施の形態２の保護回路部２が並列配置されている。
したがって、図４、図５において対応する部分には、上述した実施の形態１〜３で使用した符号を用いている。
実施の形態３が実施の形態１，２と大きく異なるのは、前述した２つの実施の形態１，２ではゲート・ソース間の電位差がサージによって跳ね上がったときだけ、過電圧防止用のスイッチング手段（すなわち、ＭＯＳＦＥＴＰ３あるいはＭＯＳＦＥＴＮ５）がオンしているのに対して、実施の形態３では、ゲート・ソース間の電位差が設定されたしきい値以上であれば、その間は継続して保護回路部３のスイッチング手段（ＭＯＳＦＥＴＮ６）がオンしているという点である。このため、実施の形態１，２における保護回路部１，２は、トランジスタＮ２のゲート・ソース間電圧の瞬間的なオーバーシュートを抑える効果を有し、実施の形態３は、トランジスタＮ２のゲート・ソース間電圧における電圧レベルを抑える効果を有しているという違いがある。
【００２４】
このように保護回路部１，２は、実施の形態３の保護回路部３とその効果の点において異なることから、実施の形態４、および５に係る負荷駆動回路の保護回路部４，５は、保護回路部３にさらに保護回路部１あるいは２を組み合わせて構成されている。これらの実施の形態４，５では、保護回路部４，５自体の占有する面積は大きくなるが、出力回路部を構成するトランジスタＮ１，Ｎ２の面積に比較して、保護回路部４，５の面積は小さいため、半導体装置全体を小型化でき、しかも過電流による誤動作と素子の破壊を一層確実に防止できる。
ところで、一対の駆動電圧供給ラインの間でトーテムポール構造をなすローサイドの主スイッチ素子であるトランジスタＮ１には、ハイサイド側とは逆に出力端子１０７の電位が急激に上昇した場合、出力端子１０７に接続した負荷から過電流が流れ込んで、トランジスタＮ１が過電流による発熱で破壊するおそれがあった。この発明は、ローサイドの主スイッチ素子であるトランジスタＮ１についても、上述した実施の形態１〜５と同様の保護回路を設けることによって、そこに過電流が流れないようにできるものである。
（実施の形態６）
図６は、実施の形態６に係る負荷駆動回路を示す回路構成図であって、図１１の従来回路と同一の構成部分については同一符号を付け、それらの詳細な説明を省略する。
【００２５】
実施の形態６では、トランジスタＮ１のゲートと第２の駆動電圧（ＧＮＤ）が供給される接地端子１０６との間に、ローサイドのトランジスタＮ１に対する保護回路部６として、Ｐチャネル型のＭＯＳＦＥＴＰ３、抵抗Ｒ１、およびコンデンサＣ１を備え、かつトランジスタＮ２のゲート電圧を保護するツェナダイオードＤ４およびゲート電圧を絞る抵抗Ｒ０を備えている。
ＭＯＳＦＥＴＰ３は、そのソースがトランジスタＮ１のゲートに接続され、そのドレインがトランジスタＮ１のソースに接続されている。このＭＯＳＦＥＴＰ３のゲートは、抵抗Ｒ１を介してトランジスタＮ１のゲートと接続され、またコンデンサＣ１を介してトランジスタＮ１のソースと接続されている。
ここでは、過電圧防止用のスイッチング手段としてのＭＯＳＦＥＴＰ３に対して、その電圧制御手段として抵抗Ｒ１を設けるとともに、ＭＯＳＦＥＴＰ３のゲート・ドレイン間にコンデンサＣ１を接続した点に特徴がある。
図１１の回路においては、図１２（ｂ）に示すように、出力端子１０７の電圧が外部からの要因で急峻に接地電位（ＧＮＤ）レベルからハイレベルに上がった場合、トランジスタＮ１のゲート・ソース間電圧が上昇してしまう。このゲート・ソース間電圧が上昇することにより、トランジスタＮ１のドレイン・ソース間に流れる電流も増加する。そして、この増加した電流がトランジスタＮ１の能力以上だった場合には、トランジスタＮ１を破壊してしまう。
【００２６】
つぎに、図６の保護回路部６の動作について説明する。
出力端子１０７の電圧が外部からの要因で急峻にローレベルからハイレベルに上がった場合、瞬間的にローサイドのトランジスタＮ１のドレイン側電位が上がることにより、トランジスタＮ１のドレイン・ソース間の電圧が増える。そのとき、トランジスタＮ１からのドレイン電流が抵抗Ｒ１を介してコンデンサＣ１に充電電流として流れるようになるとともに、ＭＯＳＦＥＴＰ３のゲート電位が低下してオンすることで、トランジスタＮ１のゲート電位が下がる。その後、図１２（ｂ）に示すような電圧変動期間のうち立ち上がり期間の間、コンデンサＣ１への充電電流が流れて、ＭＯＳＦＥＴＰ３はオン状態が継続される。また、コンデンサＣ１の充電が終わるとＭＯＳＦＥＴＰ３はオフし、トランジスタＮ１のドレイン・ソース間電圧は正常電圧に復帰する。
この実施の形態６では、コンデンサＣ１の容量および抵抗Ｒ１の抵抗値は実施の形態１に記載した値と同様に設定できる。
このように、実施の形態６の構成では、図１１の従来回路のような、ＭＯＳＦＥＴＰ３のゲート・ソース間に抵抗Ｒ１だけを接続した構成のものと比較して、さらにゲート・ドレイン間にコンデンサＣ１が接続されている。したがって、出力端子１０７の電位が大きく跳ね上がったとしても、瞬間的にＭＯＳＦＥＴＰ３をオンさせてゲート電圧を下げるだけでなく、トランジスタＮ１のゲート電圧を定常動作レベルまで引き下げる十分な時間だけ、ＭＯＳＦＥＴＰ３のオン状態を継続させることができる。
【００２７】
（実施の形態７〜１０）
図７は、実施の形態７に係る負荷駆動回路を示す回路構成図、図８は、実施の形態８に係る負荷駆動回路を示す回路構成図、図９は、実施の形態９に係る負荷駆動回路を示す回路構成図、図１０は、実施の形態１０に係る負荷駆動回路を示す回路構成図である。
これらの負荷駆動回路は、いずれもローサイドの主スイッチ素子であるトランジスタＮ１について、上述した実施の形態２〜５と同様の保護回路を設けることによって、そこに過電流が流れないようにしたものであって、ここでは同一の構成部分について同一符号を付けることで、それらの詳細な説明を省略する。
（実施の形態１１〜１３）
図１３は、実施の形態１１に係る負荷駆動回路を示す回路構成図、図１４は、実施の形態１２に係る負荷駆動回路を示す回路構成図、図１５は、実施の形態１３に係る負荷駆動回路を示す回路構成図である。
図１３の負荷駆動回路は、上述した実施の形態１の保護回路および実施の形態６の保護回路６を設けることによって、ハイサイドの主スイッチング素子であるトランジスタＮ２およびローサイドの主スイッチ素子であるトランジスタＮ１の両方について、過電流が流れないようにしたものであって、ここでは、同一の構成部分について同一符号を付けることで、それらの詳細な説明を省略する。
【００２８】
図１４の負荷駆動回路は、上述した実施の形態２の保護回路２および実施の形態７の保護回路７を設けることによって、ハイサイドの主スイッチング素子であるトランジスタＮ２およびローサイドの主スイッチング素子であるトランジスタＮ１の両方について、過電流が流れないようにしたものであって、ここでは、同一の構成部分について同一符号を付けることで、それらの詳細な説明を省略する。
図１５の負荷駆動回路は、上述した実施の形態３の保護回路３および実施の形態９の保護回路９を設けることによって、ハイサイドの主スイッチング素子であるトランジスタＮ２およびローサイドの主スイッチング素子であるトランジスタＮ１の両方について、過電流が流れないようにしたものであって、ここでは、同一の構成部分について同一符号を付けることで、それらの詳細な説明を省略する。なお、トランジスタＮ６をＰＭＯＳに変更してももちろん構わない。
ここでは示さなかったが、上述した実施の形態１１〜１３の他にも、実施の形態１〜５の保護回路１〜５の内一つの保護回路と実施の形態６〜１０の保護回路６〜１０の内一つの保護回路をトランジスタＮ２およびトランジスタＮ１にそれぞれ設けることができる。
（実施の形態１４）
図１６は、実施の形態１４に係る負荷駆動回路を示す回路構成図である。
【００２９】
上述した実施の形態１〜１３では、主スイッチング素子としてＮチャネル型のＩＧＢＴからなるトランジスタＮ１とトランジスタＮ２を用いた場合について説明したが、この実施の形態では、トランジスタＮ１とトランジスタＮ２の代わりにＮチャネル型のＭＯＳＦＥＴからなるトランジスタＮ７とトランジスタＮ８を用いている。トランジスタＮ８とトランジスタＮ７は、第１の駆動電圧ＶＤＨが供給される駆動電圧供給端子２０５と第２の駆動電圧（ＧＮＤ）が供給される接地端子１０６の間に接続され、トランジスタＮ８のソースとトランジスタＮ７のドレインの接続点が出力端子２０７に接続されている。
主トランジスタＮ８、Ｎ７は、ＩＧＢＴからＭＯＳＦＥＴに代えただけであるため上述した実施の形態１〜１３と同様に制御される。よって、制御回路２０３およびレベルシフト部２０２のトランジスタＮ９、Ｎ１０およびトランジスタＰ４、Ｐ５は上述の実施の形態１〜１３の制御回路１０３およびレベルシフト部１０２のトランジスタＮ３、Ｎ４およびトランジスタＰ１、Ｐ２と実質同じである。制御回路２０３から供給されるローサイド信号と制御回路２０３からレベルシフト部２０２を介して供給するハイサイド信号とにより制御される。トランジスタＮ８とトランジスタＮ７は互いに相補的にオン・オフするように制御される。なお、出力端子２０７を高インピーダンスとするために、トランジスタＮ７、Ｎ８を共にオフするような制御電圧として、ローサイド信号とハイサイド信号が供給される場合もある。
【００３０】
この実施の形態では、上述した実施の形態１の保護回路１をトランジスタＮ８に対して設けることによって、トランジスタＮ８に過電流が流れないようにしている。ここでは同一の構成部分について同一符号を付けることで、それらの詳細な説明を省略する。
また、実施の形態１４では、上述した実施の形態１の保護回路１をトランジスタＮ８に対して設けたが、この他に、トランジスタＮ８に対して上述した実施の形態２〜５の保護回路２〜５を設けることや、トランジスタＮ７に対して上述の実施の形態６〜１０の保護回路６〜１０を設けることができる。
さらに、実施の形態１〜５の保護回路１〜５の内一つの保護回路と実施の形態６〜１０の保護回路６〜１０の内一つの保護回路をトランジスタＮ８およびトランジスタＮ７にそれぞれ設けることができる。
（実施の形態１５）
図１７は、実施の形態１５に係る負荷駆動回路を示す回路構成図である。
この実施の形態１５の負荷駆動回路は、プッシュプル構造をなすものであり、主スイッチ素子は、ハイサイドのＰチャネル型ＭＯＳＦＥＴからなるトランジスタＰ６とローサイドのＮチャネル型ＭＯＳＦＥＴからなるトランジスタＮ１１からなる。
【００３１】
トランジスタＰ６とトランジスタＮ１１は、第１の駆動電圧ＶＤＨが供給される駆動電圧供給端子３０５と第２の駆動電圧（ＧＮＤ）が供給される接地端子１０６の間に接続され、トランジスタＰ６のドレインとトランジスタＮ１１のドレインの接続点が出力端子３０７に接続されている。
この負荷駆動回路も実施の形態１〜１４の負荷駆動回路と同様に、トランジスタＰ６とトランジスタＮ１１が互いに相補的にオン・オフするような制御電圧として、制御回路３０３からトランジスタＮ１１へローサイド信号が、トランジスタＰ６にレベルシフト部３０２を介してハイサイド信号が供給される。
トランジスタＰ６をオフし、トランジスタＮ１１をオンとする場合は、制御回路３０３は、トランジスタＮ１３をオンし、トランジスタＮ１２をオフする信号を供給し、さらに、トランジスタＮ１１をオンする信号を供給する。このような信号が供給されるとトランジスタＰ７がオンし、トランジスタＰ８がオフする。トランジスタＰ６の制御電極の電位がＶＤＨとなるためトランジスタＰ６はオフする。また、トランジスタＮ１１はオンする。逆にトランジスタＰ６をオンし、トランジスタＮ１１をオフする場合は、制御回路３０３から上記と逆の信号を供給すればよい。
【００３２】
なお、出力端子３０７を高インピーダンスとするために、トランジスタＮ１１とトランジスタＰ６を共にオフするような制御電圧として、ローサイド信号とハイサイド信号が供給される場合もある。
この実施の形態１５においては、トランジスタＮ１１に対して上述した実施の形態６の保護回路６を設けることで、トランジスタ１１に過電流が流れないようにしたものである。
このような負荷駆動回路においては、保護回路６の代わりに、ローサイドの主トランジスタＮ１１に対して、上述した実施の形態７〜１０の保護回路７〜１０の保護回路７〜１０を設けることができる。
（実施の形態１６）
図１８は、実施の形態１６の負荷駆動回路を示す回路構成図である。
この負荷駆動回路は、ハイサイドスイッチである。
第１の駆動電圧ＶＤＨが供給される駆動電圧供給端子４０５と出力端子４０７の間にＩＧＢＴからなるトランジスタＮ１４が設けられている。トランジスタＮ１４にはダイオードＤ５が逆並列に接続されている。制御回路４０３はトランジスタＮ１４の制御電極の電圧を制御する。トランジスタＮ１４のゲート・ソース間には、ゲート電圧を保護するツェナダイオードＤ６が設けられている。
【００３３】
制御回路４０３から送られた制御信号は、レベルシフタ部４０２を介してトランジスタＮ１４のゲートに印加される。制御回路４０３によりトランジスタＮ１４をスイッチングすることにより負荷４０８を駆動する。
この負荷駆動回路においても、外部から加わるサージ電圧や容量性、あるいは誘導性の負荷４０８の開閉によるノイズによって、出力端子４０７の電位が接地電位（ＧＮＤ）まで急峻に立ち下がることがある。
この実施の形態１６では、上述した実施の形態１の保護回路１を設けている。よって、出力端子４０７の電位が急峻に立ち下がることがあっても、トランジスタＮ１４に過電流が流れない。
また、図１８では、保護回路１を設けたが、上述した実施の形態２〜５の保護回路２〜５を設けることができる。
（実施の形態１７）
図１９は、実施の形態１７の負荷駆動回路を示す回路構成図である。
この負荷駆動回路は、ローサイドスイッチである。
接地電位（ＧＮＤ）１０６と出力端子５０７の間にＩＧＢＴからなるトランジスタＮ１５が設けられている。トランジスタＮ１５にはダイオードＤ７が逆並列に接続されている。制御回路５０３はトランジスタＮ１５の制御電極の電圧を制御する。
【００３４】
制御回路５０３によりトランジスタＮ１５をスイッチングすることにより高電圧電源（ＶＤＨ）に接続される負荷５０８を駆動する。
この負荷駆動回路においても、外部から加わるサージ電圧や容量性、あるいは誘導性の負荷５０８の開閉によるノイズによって、出力端子４０７の電位が高電圧電源（ＶＤＨ）まで急峻に立ち上がることがある。
この実施の形態１７では、上述した実施の形態６の保護回路６を設けている。よって、出力端子５０７の電位が急峻に立ち上がることがあっても、トランジスタＮ１５に過電流が流れない。
また、図１９では、保護回路６を設けたが、上述した実施の形態７〜１０の保護回路７〜１０を設けることができる。
【図面の簡単な説明】
【００３５】
【図１】実施の形態１に係る負荷駆動回路を示す回路構成図である。
【図２】実施の形態２に係る負荷駆動回路を示す回路構成図である。
【図３】実施の形態３に係る負荷駆動回路を示す回路構成図である。
【図４】実施の形態４に係る負荷駆動回路を示す回路構成図である。
【図５】実施の形態５に係る負荷駆動回路を示す回路構成図である。
【図６】実施の形態６に係る負荷駆動回路を示す回路構成図である。
【図７】実施の形態７に係る負荷駆動回路を示す回路構成図である。
【図８】実施の形態８に係る負荷駆動回路を示す回路構成図である。
【図９】実施の形態９に係る負荷駆動回路を示す回路構成図である。
【図１０】実施の形態１０に係る負荷駆動回路を示す回路構成図である。
【図１１】従来のＰＤＰに用いる負荷駆動回路を示す回路構成図である。
【図１２】電圧変動期間を説明する図である。
【図１３】実施の形態１０に係る負荷駆動回路を示す回路構成図である。
【図１４】実施の形態１１に係る負荷駆動回路を示す回路構成図である。
【図１５】実施の形態１２に係る負荷駆動回路を示す回路構成図である。
【図１６】実施の形態１３に係る負荷駆動回路を示す回路構成図である。
【図１７】実施の形態１４に係る負荷駆動回路を示す回路構成図である。
【図１８】実施の形態１５に係る負荷駆動回路を示す回路構成図である。
【図１９】実施の形態１６に係る負荷駆動回路を示す回路構成図である。
【図２０】ＰＤＰを駆動するためのＰＤＰ駆動装置の概略の構成例を示す図である。
【符号の説明】
【００３６】
１〜１０  保護回路部
１０１  出力回路部
１０２，２０２，３０２，４０２  レベルシフタ部
１０３，２０３，３０３，４０３，５０３  制御回路
１０７，２０７，３０７，４０７，５０７  出力端子
Ｃ１，Ｃ２  コンデンサ
Ｄ４，Ｄ６  ツェナダイオード
Ｎ１，Ｎ２，Ｎ１４，Ｎ１５  Ｎチャネル型ＩＧＢＴ（トランジスタ）
Ｎ３〜Ｎ１３  Ｎチャネル型のＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）
Ｐ１〜Ｐ８  Ｐチャネル型のＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）
Ｒ１〜Ｒ４  抵抗
【図１】
2008245262.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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