(57)【要約】【課題】面積を大幅に削減しつつ、信頼性の高い書き換え動作や読み出し動作ができる半導体記憶装置を提供する。【解決手段】ｍ(＝１０)段のメモリセル３３m1、３３m2、３３m3、…、３３m1が直列に接続されたメモリセルアレイを備える。上記ｍ段のメモリセルは、連続する２段毎のメモリセル対に分ける。そして、奇数番目のメモリセル対３３m1,３３m2、３３m5,３３m6、３３m9,３３m10のゲート電極を、第１のワード線３１w21に電気的に接続する。一方、偶数番目のメモリセル３３m3,３３m4、３３m7,３３m8のゲート電極を、第２のワード線３１w22に電気的に接続する。【選択図】図３
2008004138.tif 000002
【特許請求の範囲】
【請求項１】
ｍ(ｍは４以上の整数)段のメモリセルが直列に接続されたメモリセルアレイを備え、
上記ｍ段のメモリセルの全て、もしくは、一部は、連続する２段毎のメモリセル対に分けられ、
奇数番目の上記メモリセル対の各制御端子は、第１のワード線と電気的に接続され、
偶数番目の上記メモリセル対の各制御端子は、第２のワード線と電気的に接続されることを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
上記メモリセルは、
半導体層上にゲート絶縁膜を介して形成された制御端子としてのゲート電極と、
このゲート電極下に上記ゲート絶縁膜を介して配置されたチャネル領域と、
上記チャネル領域の両側に配置されると共に、上記チャネル領域の導電型と逆導電型を有する第１の拡散領域と第２の拡散領域と
を有し、
上記ｍ段のメモリセルの互いに隣接するメモリセル間の接続は、奇数番目の上記メモリセルの上記第２の拡散領域と、偶数番目の上記メモリセルの上記第１の拡散領域とが電気的に接続され、
上記ｍ段のメモリセルの互いに隣接するメモリセル間の接続点に、２番目からｍ番目までのビット線が夫々電気的に接続され、１段目の上記メモリセルの上記第１の拡散領域に１番目のビット線が電気的に接続され、ｍ段目の上記メモリセルの上記第２の拡散領域にｍ＋１番目のビット線が電気的に接続され、
上記メモリセル対の一方のメモリセルの上記第１,第２の拡散領域夫々に接続された上記ビット線間に第１の制御トランジスタが夫々電気的に接続され、
上記メモリセル対の他方のメモリセルの上記第１,第２の拡散領域夫々に接続された上記ビット線間に第２の制御トランジスタが電気的に接続され、
上記第１の制御トランジスタのゲート電極が第１の制御線に電気的に接続され、
上記第２の制御トランジスタのゲート電極が第２の制御線に電気的に接続されていることを特徴とする半導体記憶装置。
【請求項３】
請求項１に記載の半導体記憶装置において、
上記第１のワード線と上記制御端子が電気的に接続された上記メモリセルの中の任意のメモリセル、もしくは、上記第２のワード線と上記制御端子が電気的に接続された上記メモリセルの中の任意のメモリセルを、並列してプログラムする制御部を備えたことを特徴とする半導体記憶装置。
【請求項４】
請求項１に記載の半導体記憶装置において、
上記第１のワード線と上記制御端子が電気的に接続された上記メモリセルの中の任意の複数のメモリセルに記憶された情報、もしくは、上記第２のワード線と上記制御端子が電気的に接続された上記メモリセルの中の任意の複数のメモリセルに記憶された情報を、並列して読み出す制御部を備えたことを特徴とする半導体記憶装置。
【請求項５】
請求項１に記載の半導体記憶装置において、
上記メモリセルは、
半導体層上にゲート絶縁膜を介して形成された制御端子としてのゲート電極と、
このゲート電極下に上記ゲート絶縁膜を介して配置されたチャネル領域と、
上記チャネル領域の両側に配置されると共に、上記チャネル領域の導電型と逆導電型を有する拡散領域と、
上記ゲート電極の両側に形成されて、電荷または分極を保持する機能を有するメモリ機能体と
を有することを特徴とする半導体記憶装置。
【請求項６】
請求項１に記載の半導体記憶装置において、
上記メモリセルは、
半導体層上にゲート絶縁膜を介して形成された制御端子としてのゲート電極と、
このゲート電極下に上記ゲート絶縁膜を介して配置されたチャネル領域と、
上記チャネル領域の両側に配置されると共に、上記チャネル領域の導電型と逆導電型を有する拡散領域と
を有し、
上記ｍ段のメモリセルの互いに隣接する奇数番目の上記メモリセルの上記拡散領域と、偶数番目の上記メモリセルの上記拡散領域とが電気的に接続され、
上記ｍ段のメモリセルの互いに隣接するメモリセル間の接続点に、２番目からｍ番目までのビット線が夫々電気的に接続され、１段目の上記メモリセルの上記２番目のビット線が接続されていない方の上記拡散領域に、１番目のビット線が電気的に接続され、ｍ段目の上記メモリセルの上記ｍ番目のビット線が接続されていない方の上記拡散領域に、ｍ＋１番目のビット線が電気的に接続され、
上記１番目からｍ＋１番目のビット線のうちの偶数番目の上記ビット線が、接地されていることを特徴とする半導体記憶装置。
【請求項７】
請求項６に記載の半導体記憶装置において、
上記メモリセルの上記拡散領域は、上記ゲート電極とオーバーラップしない第１の拡散領域および上記ゲート電極とオーバーラップする第２の拡散領域であり、
上記メモリセルは、上記ゲート電極の側面の少なくとも上記第１の拡散領域の上に形成され、電荷または分極を保持する機能を有するメモリ機能体を有し、
上記メモリセルの上記第１の拡散領域は、奇数番目の上記ビット線に電気的に接続され、
上記メモリセルの上記第２の拡散領域は、偶数番目の上記ビット線に電気的に接続されていることを特徴とする半導体記憶装置。
【請求項８】
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
このゲート電極下に上記ゲート絶縁膜を介して配置されたチャネル領域と、
上記チャネル領域の両側に配置されると共に、上記チャネル領域の導電型と逆導電型を有し、上記ゲート電極とオーバーラップしない第１の拡散領域および上記ゲート電極とオーバーラップする第２の拡散領域と、
上記ゲート電極の側面の少なくとも第１の拡散領域の上に形成され、電荷または分極を保持する機能を有するメモリ機能体と
を有するメモリセルを備え、
上記メモリセルの上記第２の拡散領域および上記チャネル領域を形成するウェルに第１の電圧を印加し、上記第１の拡散領域に第２の電圧を印加し、上記ゲート電極に第３の電圧を印加することによって線形領域で動作させて、上記メモリ機能体に記憶された情報を読み出すことを特徴とする半導体記憶装置。
【請求項９】
請求項８に記載の半導体記憶装置において、
ｍ(ｍは４以上の整数)段の上記メモリセルが直列に接続されたメモリセルアレイを備え、
上記ｍ段のメモリセルの互いに隣接する奇数番目の上記メモリセルの上記拡散領域と、偶数番目の上記メモリセルの上記拡散領域とが電気的に接続され、
上記ｍ段のメモリセルの互いに隣接するメモリセル間の接続点に、２番目からｍ番目までのビット線が夫々電気的に接続され、１段目の上記メモリセルの上記２番目のビット線が接続されていない方の上記拡散領域に、１番目のビット線が電気的に接続され、ｍ段の上記メモリセルの上記ｍ番目のビット線が接続されていない方の上記拡散領域に、ｍ＋１番目のビット線が電気的に接続され、
上記１番目からｍ＋１番目のビット線のうちの偶数番目の上記ビット線が、接地されていることを特徴とする半導体記憶装置。
【請求項１０】
請求項１乃至９のいずれか１つに記載の半導体記憶装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置およびそれを備えた電子機器に関し、より具体的には、電荷または分極を保持する機能を有する記憶部を備えた電界効果トランジスタが配列された半導体記憶装置およびその半導体記憶装置を備えた電子機器に関する。
【背景技術】
【０００２】
従来から用いられている不揮発性メモリを配置するための代表的なメモリセルアレイ構造の半導体記憶装置を図６および図７に示す。
【０００３】
図６において、メモリセル６３m1、６３m2、６３m3、…、６８m8の各ソース端子は、接地されたソース線６４s3に接続され、各ドレイン端子は、それぞれビット線６２b1、６２b2、６２b３、…、６２b8に接続されている(例えば、米国特許第５,２９５,１０５号明細書(特許文献１)参照)。
【０００４】
図６に示す構造の半導体記憶装置は、ワード線を共有するメモリセルに接続されたビット線がそれぞれ独立しており、書き換えや読出しなどの動作のときに隣接するセルの影響を受けることなく、信頼性の高い半導体記憶装置を提供することが可能である。
【０００５】
しかしながら、図６に示す構造の半導体記憶装置では、ワード線を共有するメモリセルに接続されたビット線がそれぞれ独立しているために、メモリセルアレイを構成するための回路面積が大きくなるという問題点がある。
【０００６】
これに対して、図７に示す構造の半導体記憶装置は、図６に示す構造の半導体記憶装置よりもより高密度にメモリセルを配置することが可能となる(例えば、特開平８−２３６６５０号公報(特許文献２)参照)。
【０００７】
図７に示す構造の半導体記憶装置は、仮想接地アレイ構造と呼ばれるメモリ配列構造であって、ワード線を共有するメモリセル７３m1、７３m2、７３m3、…、７３m8が、直列に接続されており、隣接するメモリセル間で、ビット線を共有している。
【０００８】
このため、図７に示す構造の半導体記憶装置は、図６に示すような、メモリセル列毎に電気的に独立したビット線を有する場合と比較して、大幅な面積削減を達成することが可能となる。
【０００９】
しかしながら、図７に示す構造の半導体記憶装置では、ワード線を共有する隣接メモリセルとビット線を共有しているため、メモリセルの書き換えを行うときの隣接メモリセルへのディスターブや、メモリセルに記憶された情報を読み出すときの隣接メモリセルへのまわりこみ電流の影響による読み出しマージンの低下などの問題がある。
【特許文献１】米国特許第５,２９５,１０５号明細書
【特許文献２】特開平８−２３６６５０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
そこで、この発明の課題は、面積を大幅に削減しつつ、信頼性の高い書き換え動作や読み出し動作ができる半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、この発明の半導体記憶装置は、
ｍ(ｍは４以上の整数)段のメモリセルが直列に接続されたメモリセルアレイを備え、
上記ｍ段のメモリセルの全て、もしくは、一部は、連続する２段毎のメモリセル対に分けられ、
奇数番目の上記メモリセル対の各制御端子は、第１のワード線と電気的に接続され、
偶数番目の上記メモリセル対の各制御端子は、第２のワード線と電気的に接続されることを特徴とする。
【００１２】
上記構成の半導体記憶装置によれば、ｍ(ｍは４以上の整数)段のメモリセルが直列に接続されたメモリセルアレイにおいて、ｍ段のメモリセルの全て(もしくは一部)を、連続する２段毎のメモリセル対に分けて、奇数番目のメモリセル対の各制御端子を第１のワード線に電気的に接続する一方、偶数番目のメモリセル対の各制御端子を第２のワード線に電気的に接続するすることによって、書き換え動作や読み出し動作を行うメモリセル対に接続された第１,第２のワード線を、隣接するメモリセル対で独立して制御することが可能となる。したがって、隣接するメモリセル間でビット線を共有して面積を大幅に削減しつつ、信頼性の高い書き換え動作や読み出し動作を行うことができる。
【００１３】
また、一実施形態の半導体記憶装置では、
上記メモリセルは、
半導体層上にゲート絶縁膜を介して形成された制御端子としてのゲート電極と、
このゲート電極下に上記ゲート絶縁膜を介して配置されたチャネル領域と、
上記チャネル領域の両側に配置されると共に、上記チャネル領域の導電型と逆導電型を有する第１の拡散領域と第２の拡散領域と
を有し、
上記ｍ段のメモリセルの互いに隣接するメモリセル間の接続は、奇数番目の上記メモリセルの上記第２の拡散領域と、偶数番目の上記メモリセルの上記第１の拡散領域とが電気的に接続され、
上記ｍ段のメモリセルの互いに隣接するメモリセル間の接続点に、２番目からｍ番目までのビット線が夫々電気的に接続され、１段目の上記メモリセルの上記第１の拡散領域に１番目のビット線が電気的に接続され、ｍ段目の上記メモリセルの上記第２の拡散領域にｍ＋１番目のビット線が電気的に接続され、
上記メモリセル対の一方のメモリセルの上記第１,第２の拡散領域夫々に接続された上記ビット線間に第１の制御トランジスタが夫々電気的に接続され、
上記メモリセル対の他方のメモリセルの上記第１,第２の拡散領域夫々に接続された上記ビット線間に第２の制御トランジスタが電気的に接続され、
上記第１の制御トランジスタのゲート電極が第１の制御線に電気的に接続され、
上記第２の制御トランジスタのゲート電極が第２の制御線に電気的に接続されている。
【００１４】
上記実施形態によれば、連続する２つのメモリセルを１つの対としたメモリセルアレイにおいて、書き換え動作や読み出し動作を行うとき、同電位とすべき２つのビット線を第１,第２の制御トランジスタを介して確実に同電位とすることが可能であるため、より信頼性の高い半導体記憶装置を提供することができる。
【００１５】
また、一実施形態の半導体記憶装置では、上記第１のワード線と上記制御端子が電気的に接続された上記メモリセルの中の任意のメモリセル、もしくは、上記第２のワード線と上記制御端子が電気的に接続された上記メモリセルの中の任意のメモリセルを、並列してプログラムする制御部を備えた。
【００１６】
上記実施形態によれば、直列に接続されたｍ段のメモリセルの全て(もしくは一部)を、連続する２段毎のメモリセル対に分けたメモリセルアレイにおいて、隣接するメモリセル対への影響を考慮することなく、任意に並列してプログラム動作を行うことが可能であることから、充放電を行うビット線の本数を大幅に抑制することが可能となり、プログラム動作時のビット線の充放電に伴う消費電力を低減することができる。
【００１７】
また、一実施形態の半導体記憶装置では、上記第１のワード線と上記制御端子が電気的に接続された上記メモリセルの中の任意の複数のメモリセルに記憶された情報、もしくは、上記第２のワード線と上記制御端子が電気的に接続された上記メモリセルの中の任意の複数のメモリセルに記憶された情報を、並列して読み出す制御部を備えた。
【００１８】
上記実施形態によれば、隣接するメモリセル対への影響を考慮することなく、第１のワード線と制御端子が電気的に接続されたメモリセルと第２のワード線と制御端子が電気的に接続されたメモリセルに対して任意に並列して読み出し動作を行うことができ、充放電を行うビット線の本数を大幅に抑制することが可能となり、読み出し動作時のビット線の充放電に伴う消費電力を低減することができる。
【００１９】
また、一実施形態の半導体記憶装置では、
上記メモリセルは、
半導体層上にゲート絶縁膜を介して形成された制御端子としてのゲート電極と、
このゲート電極下に上記ゲート絶縁膜を介して配置されたチャネル領域と、
上記チャネル領域の両側に配置されると共に、上記チャネル領域の導電型と逆導電型を有する拡散領域と、
上記ゲート電極の両側に形成されて、電荷または分極を保持する機能を有するメモリ機能体と
を有する。
【００２０】
上記実施形態によれば、上記メモリセルは、上記メモリセルに記憶された情報の書き換えや読み出しを行うための論理回路に用いられるトランジスタ素子と構造が類似しており、メモリ部と論理回路部との混載プロセスが簡易であることから、製造コストの安価な半導体記憶装置を提供することができる。
【００２１】
また、一実施形態の半導体記憶装置では、
上記メモリセルは、
半導体層上にゲート絶縁膜を介して形成された制御端子としてのゲート電極と、
このゲート電極下に上記ゲート絶縁膜を介して配置されたチャネル領域と、
上記チャネル領域の両側に配置されると共に、上記チャネル領域の導電型と逆導電型を有する拡散領域と
を有し、
上記ｍ段のメモリセルの互いに隣接する奇数番目の上記メモリセルの上記拡散領域と、偶数番目の上記メモリセルの上記拡散領域とが電気的に接続され、
上記ｍ段のメモリセルの互いに隣接するメモリセル間の接続点に、２番目からｍ番目までのビット線が夫々電気的に接続され、１段目の上記メモリセルの上記２番目のビット線が接続されていない方の上記拡散領域に、１番目のビット線が電気的に接続され、ｍ段目の上記メモリセルの上記ｍ番目のビット線が接続されていない方の上記拡散領域に、ｍ＋１番目のビット線が電気的に接続され、
上記１番目からｍ＋１番目のビット線のうちの偶数番目の上記ビット線が、接地されている。
【００２２】
上記実施形態によれば、偶数番目のビット線が接地されていることから、偶数番目のビット線を選択するためのトランジスタが不要となるため、従来よりも面積の小さくすることが可能となる。
【００２３】
また、一実施形態の半導体記憶装置では、
上記メモリセルの上記拡散領域は、上記ゲート電極とオーバーラップしない第１の拡散領域および上記ゲート電極とオーバーラップする第２の拡散領域であり、
上記メモリセルは、上記ゲート電極の側面の少なくとも上記第１の拡散領域の上に形成され、電荷または分極を保持する機能を有するメモリ機能体を有し、
上記メモリセルの上記第１の拡散領域は、奇数番目の上記ビット線に電気的に接続され、
上記メモリセルの上記第２の拡散領域は、偶数番目の上記ビット線に電気的に接続されている。
【００２４】
上記実施形態によれば、ゲート電極に対してメモリ機能体と反対側の領域にメモリ機能を有する機能体を有しないため、上記反対側の領域の状態によって、読み出し電流に大きな変化が生じることがなく、より信頼性の高い読み出し動作を行うことができる。
【００２５】
また、この発明の半導体記憶装置では、
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
このゲート電極下に上記ゲート絶縁膜を介して配置されたチャネル領域と、
上記チャネル領域の両側に配置されると共に、上記チャネル領域の導電型と逆導電型を有し、上記ゲート電極とオーバーラップしない第１の拡散領域および上記ゲート電極とオーバーラップする第２の拡散領域と、
上記ゲート電極の側面の少なくとも第１の拡散領域の上に形成され、電荷または分極を保持する機能を有するメモリ機能体と
を有するメモリセルを備え、
上記メモリセルの上記第２の拡散領域および上記チャネル領域を形成するウェルに第１の電圧を印加し、上記第１の拡散領域に第２の電圧を印加し、上記ゲート電極に第３の電圧を印加することによって線形領域で動作させて、上記メモリ機能体に記憶された情報を読み出す。
【００２６】
上記構成の半導体記憶装置によれば、上記メモリセルのゲート電極とオーバーラップする第２の拡散領域が常に接地されていることから、プログラム動作と読み出し動作で接地する領域を入れ替える場合と比較して、論理回路の段数を低減することが可能となり、従来より面積の小さな半導体記憶装置を提供することができる。
【００２７】
また、一実施形態の半導体記憶装置では、
ｍ(ｍは４以上の整数)段の上記メモリセルが直列に接続されたメモリセルアレイを備え、
上記ｍ段のメモリセルの互いに隣接する奇数番目の上記メモリセルの上記拡散領域と、偶数番目の上記メモリセルの上記拡散領域とが電気的に接続され、
上記ｍ段のメモリセルの互いに隣接するメモリセル間の接続点に、２番目からｍ番目までのビット線が夫々電気的に接続され、１段目の上記メモリセルの上記２番目のビット線が接続されていない方の上記拡散領域に、１番目のビット線が電気的に接続され、ｍ段の上記メモリセルの上記ｍ番目のビット線が接続されていない方の上記拡散領域に、ｍ＋１番目のビット線が電気的に接続され、
上記１番目からｍ＋１番目のビット線のうちの偶数番目の上記ビット線が、接地されている。
【００２８】
上記実施形態によれば、隣接する２つのメモリセルにおいて共有する拡散領域が偶数番目のビット線を介して接地されていることから、従来よりも論理回路の段数が少なく、小さな面積の半導体記憶装置を提供することができる。
【００２９】
また、この発明の電子機器では、上記のいずれか１つの半導体記憶装置を備えたことを特徴とする。
【００３０】
上記構成の電子機器によれば、面積を大幅に削減しつつ、信頼性の高い書き換え動作や読み出し動作を行うことができる半導体記憶装置を備えていることから、小型で信頼性の高い電子機器を提供することができる。
【発明の効果】
【００３１】
以上より明らかなように、この発明の半導体記憶装置によれば、書き換え動作や読み出し動作を行うメモリセル対に接続された第１,第２のワード線を、隣接するメモリセル対で独立して制御することが可能であることから、信頼性の高い書き換え動作や読み出し動作を行うことができる。
【００３２】
また、この発明の電子機器によれば、小型で信頼性の高い電子機器を実現することができる。
【発明を実施するための最良の形態】
【００３３】
以下、この発明の半導体記憶装置およびそれを備えた電子機器を図示の実施の形態により詳細に説明する。
【００３４】
図１Ａにこの発明の半導体記憶装置に用いられるメモリ素子の実施形態の断面図を示す。
【００３５】
図１Ａに示すメモリ素子は、半導体基板(図示せず)上表面に形成されたＰ型ウェル領域１４上に、ゲート絶縁膜１３を介してゲート電極１１が形成されている。上記ゲート電極１１の側面には書き換え動作により実際に電荷もしくは分極が保持されるメモリ機能体１２aおよび１２bを有している。上記ゲート電極１１の両側であってＰ型ウェル領域１４内に、それぞれソース領域またはドレイン領域として機能するＮ型の拡散領域１５aおよび１５bが形成されている。上記拡散領域１５aおよび１５bは、オフセット構造を有している。すなわち、上記拡散領域１５aおよび１５bはゲート電極１１下の領域には達しておらず、メモリ機能体１２a,１２b下のオフセット領域がチャネル領域の一部を構成している。
【００３６】
上記メモリ機能体１２a,１２bにおいて、電荷もしくは分極を保持する機能を有する膜として、シリコン窒化膜や強誘電膜などを用いることができる。なお、メモリ機能体１２a,１２bの構成としては、電荷もしくは分極をより長期間保持するため、図示しないが、保持膜の上下がシリコン酸化膜を代表とする絶縁膜で覆われていてもよい。例えば、電荷を保持する機能を有する保持膜としてシリコン窒化膜を用いた場合、メモリ機能体１２a,１２bは、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の三層構造としてもよい。
【００３７】
また、上記メモリ機能体１２a,１２bの別の構成例として、ナノメートルサイズの導電体または半導体からなる微粒子が絶縁膜中に散点状に分布する構造を有していてもよい。
【００３８】
なお、上記メモリ機能体１２a,１２bは、上記構成に拘るものではなく、電荷もしくは分極を保持する機能を有していれば、他の構成でも構わない。
【００３９】
以下に、図１Ａに示すメモリ素子のプログラム(書込み)動作について説明する。なお、ここではメモリ機能体１２a,１２b全体が電荷を保持する機能を有する場合について説明する。また、プログラム(書込み)とは、メモリ素子がＮチャネル型である場合にはメモリ機能体１２a,１２bに電子を注入することを指す。以後、メモリ素子はＮチャネル型であるとして説明する。
【００４０】
上記メモリ機能体１２bに電子を注入してプログラムするためには、Ｎ型の拡散領域１５aをソース電極とし、Ｎ型の拡散領域１５bをドレイン電極とする。例えば、拡散領域１５aおよびＰ型ウェル領域１４に０Ｖを印加し、拡散領域１５bに＋５Ｖを印加し、ゲート電極１１に＋５Ｖを印加する。
【００４１】
このような電圧条件によれば、反転層が、拡散領域１５a(ソース電極)から伸びるが、拡散領域１５b(ドレイン電極)に達することなく、ピンチオフ点が発生する。このピンチオフ点から拡散領域１５b(ドレイン電極)までの高電界により電子が加速されて、いわゆるホットエレクトロン(高エネルギーの伝導電子)となる。このホットエレクトロンがメモリ機能体１２bに注入されることにより書込みが行われる。なお、メモリ機能体１２a近傍では、ホットエレクトロンが発生しないため、書込みは行われない。
【００４２】
一方、上記メモリ機能体１２aに電子を注入してプログラムするためには、拡散領域１５bをソース電極とし、拡散領域１５aをドレイン電極とする。例えば、拡散領域１５bおよびＰ型ウェル領域１４に０Ｖを印加し、拡散領域１５aに＋５Ｖを印加し、ゲート電極１１に＋５Ｖを印加する。
【００４３】
このように、メモリ機能体１２bに電子を注入する場合とソース／ドレイン領域を入れ替えることにより、メモリ機能体１２aに電子を注入して、プログラムを行なうことができる。
【００４４】
次に、消去動作について説明する。
【００４５】
上記メモリ機能体１２aに記憶された情報を消去するためには、拡散領域１５aに正電圧(例えば、＋５Ｖ)を印加し、Ｐ型ウェル領域１４に０Ｖを印加して、拡散領域１５aとＰ型ウェル領域１４とのＰＮ接合に逆方向バイアスをかけ、さらにゲート電極１１に負電圧(例えば、−５Ｖ)を印加する。このとき、ＰＮ接合のうちゲート電極１１付近では、負電圧が印加されたゲート電極１１の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のＰ型ウェル領域１４側にホットホール(高エネルギーの正孔)が発生する。このホットホールが負の電位をもつゲート電極１１方向に引きこまれ、その結果、メモリ機能体１２aにホール注入が行われる。このようにして、メモリ機能体１２aの消去が行われる。このとき、拡散領域１５bには０Ｖを印加すればよい。
【００４６】
一方、上記メモリ機能体１２bに記憶された情報を消去する場合は、上記において拡散領域１５aと拡散領域５１bとの電位を入れ替えればよい。
【００４７】
上述のようにして記憶された情報を読み出す方法について、次に説明する。
【００４８】
上記メモリ機能体１２aに記憶された情報を読み出す場合は、拡散領域１５aをソース電極とし、拡散領域１５bをドレイン電極として、メモリ素子を動作させる。例えば、拡散領域１５aおよびＰ型ウェル領域１４に０Ｖを印加し、拡散領域１５bに＋１.８Ｖを印加し、ゲート電極１１に＋２Ｖを印加する。このとき、メモリ機能体１２aに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、メモリ機能体１２aに電子が蓄積している場合は、メモリ機能体１２a近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、メモリ機能体１２aの記憶情報を読み出すことができる。このとき、メモリ機能体１２bにおける電荷蓄積の有無は、ドレイン近傍がピンチオフしているため、ドレイン電流に大きな影響を与えない。
【００４９】
一方、上記メモリ機能体１２bに記憶された情報を読み出す場合、拡散領域１５bをソース電極とし、拡散領域１５aをドレイン電極として、メモリ素子を動作させる。例えば、拡散領域１５bおよびＰ型ウェル領域１４に０Ｖを印加し、拡散領域１５aに＋１.８Ｖを印加し、ゲート電極１１に＋２Ｖを印加すればよい。
【００５０】
このように、メモリ機能体１２aに記憶された情報を読み出す場合とソース／ドレイン領域を入れ替えることにより、メモリ機能体１２bに記憶された情報の読み出しを行なうことができる。
【００５１】
上述のように、ソース電極とドレイン電極を入れ替えることによって１つのメモリ素子当り２ビットの記憶および読み出しが可能である。
【００５２】
図１Ａに示すメモリ素子は、代表的な不揮発性メモリである従来のＥＰＲＯＭ(消去書込み可能な読み出し専用メモリ)やフラッシュメモリと比較して、一般的に論理回路に用いられるトランジスタ素子と構造が類似しており、メモリ部と論理回路部との混載プロセスが簡易であるという利点を有している。
【００５３】
また、上記ゲート絶縁膜の薄膜化が容易であり、微細化が容易であるという利点も有している。
【００５４】
なお、図１Ａに示すメモリ素子の回路記号として、図１Ｂに示す記号を用いる。
【００５５】
図２Ａにこの発明の半導体記憶装置に用いられるメモリ素子の別の一形態の断面図を示す。
【００５６】
図２Ａに示すメモリ素子は、半導体基板(図示せず)上表面に形成されたＰ型ウェル領域２４上に、ゲート絶縁膜２３を介してゲート電極２１が形成されている。上記ゲート電極２１の側面には書き換え動作により実際に電荷もしくは分極が保持されるメモリ機能体２２aと、情報を記憶しないメモリ機能体２２bとを有している。上記ゲート電極２１の両側であってＰ型ウェル領域２４内に、それぞれソース領域またはドレイン領域として機能するＮ型の拡散領域２５aおよび２５bが形成されている。上記拡散領域２５aおよび２５bは、オフセット構造を有している。すなわち、上記拡散領域２５aはゲート電極２１下の領域には達しておらず、メモリ機能体２２a下のオフセット領域がチャネル領域の一部を構成している。
【００５７】
図１Ａに示すメモリ素子は、拡散領域１５aおよび１５bが共にゲート電極１１に対してオーバーラップしておらず、オフセット領域を有しているのに対して、図２Ａに示すメモリ素子は、拡散領域２５aがゲート電極２１に対してオーバーラップしておらず、オフセット領域を有しているのに対して、拡散領域２５bは、同じ導電型であるが拡散領域２５bより低濃度の拡散領域２６を有しており、少なくとも拡散領域２６は、ゲート電極２１に対してオーバーラップしている。
【００５８】
このため、図２Ａに示すメモリ素子は、１つのメモリ機能体２２aにしか情報を記憶することができない。
【００５９】
したがって、１つのメモリ機能体２２aに記憶されるビット数が同じ場合、図２Ａに示すメモリ素子は、図１Ａに示すメモリ素子よりも記憶密度が低くなる。
【００６０】
しかし、図２Ａに示すメモリ素子は、読み出し動作時に流れる電流が、ゲート電極２１に対してメモリ機能体２２と反対側のメモリ機能体２２bの記憶状態に影響されるということは、原理的にない。
【００６１】
したがって、図２Ａに示すメモリ素子より構成される半導体記憶装置は、図１Ａに示すメモリ素子より構成される半導体記憶装置よりも、高い信頼性を得ることが可能となる。
【００６２】
以下に、図２Ａに示すメモリ素子のプログラム(書込み)動作について説明する。
【００６３】
上記メモリ機能体２２aに電子を注入してプログラムするためには、Ｎ型の拡散領域２５bをソース電極とし、Ｎ型の拡散領域２５aをドレイン電極とする。例えば、拡散領域２５bよびＰ型ウェル領域２４に０Ｖを印加し、拡散領域２５aに＋５Ｖを印加し、ゲート電極２１に＋５Ｖを印加する。
【００６４】
このような電圧条件によれば、ピンチオフ点から拡散領域２５a(ドレイン電極)までの高電界により電子が加速されて、いわゆるホットエレクトロン(高エネルギーの伝導電子)となる。このホットエレクトロンがメモリ機能体２２aに注入されることにより書込みが行われる。
【００６５】
一方、情報を記憶しないメモリ機能体２２bには、下方に電界を緩和する低濃度の拡散領域２６を有しているため、例えば、拡散領域２５aおよびＰ型ウェル領域２４に０Ｖを印加し、拡散領域２５bに＋５Ｖを印加し、ゲート電極２１に＋５Ｖを印加したとしても、ホットエレクトロンが十分に発生せず、メモリ機能体２２bにプログラムはほとんど行われることがない。
【００６６】
したがって、メモリ機能体２２bには、原理的に情報を記憶することができない。
【００６７】
次に、消去動作について説明する。
【００６８】
上記メモリ機能体２２aに記憶された情報を消去するためには、拡散領域２５aに正電圧(例えば、＋５Ｖ)を印加し、Ｐ型ウェル領域２４に０Ｖを印加して、拡散領域２５aとＰ型ウェル領域２４とのＰＮ接合に逆方向バイアスをかけ、さらにゲート電極２１に負電圧(例えば、−５Ｖ)を印加する。
【００６９】
上述のようにして記憶された情報を読み出す方法について、次に説明する。
【００７０】
上記メモリ機能体２２aに記憶された情報を読み出す場合は、拡散領域２５aをソース電極とし、拡散領域２５bをドレイン電極として、メモリ素子を動作させる。例えば、拡散領域２５aおよびＰ型ウェル領域２４に０Ｖを印加し、拡散領域２５bに＋１.８Ｖを印加し、ゲート電極１１に＋２Ｖを印加する。このとき、メモリ機能体２２aに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、メモリ機能体２２aに電子が蓄積している場合は、メモリ機能体２２a近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、メモリ機能体２２aの記憶情報を読み出すことができる。このとき、メモリ機能体２２bにおける電荷蓄積の有無は、ドレイン近傍がピンチオフしているため、ドレイン電流に大きな影響は与えない。
【００７１】
また、情報を読み出す別の方法を、以下に説明する。
【００７２】
上記メモリ機能体２２aに記憶された情報を読み出す別の方法として、拡散領域２５bをソース電極とし、拡散領域２５aをドレイン電極として、メモリ素子を動作させる。例えば、拡散領域２５bおよびＰ型ウェル領域２４に０Ｖを印加し、拡散領域２５aに＋０.５Ｖを印加し、ゲート電極２１に＋２Ｖを印加する。このように、読み出し動作において、トランジスタの線形領域となる電圧条件で読み出した場合、メモリ機能体２２aに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、メモリ機能体２２aに電子が蓄積している場合は、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、メモリ機能体２２aの記憶情報を読み出すことができる。
【００７３】
なお、図２Ａに示すメモリ素子の回路記号として、図２Ｂに示す記号を用いる。また、情報を記憶しないメモリ機能体２２bは、なくてもよい。
【００７４】
上述の図１Ａおよび図２Ａに示すメモリ素子のプログラム・消去・読み出しの各動作時に各端子に印加する電圧については、上述の値に拘るものではなく、これ以上でも構わないし、これ以下でも構わない。
【００７５】
〔第１実施形態〕
図３は、この発明の半導体記憶装置の第１実施形態の回路図を示す。この半導体記憶装置では、図１Ａ,図１Ｂに示すメモリ素子をメモリセルとして用いている。なお、図３では、メモリセルの左側のメモリ機能体を、メモリセルの番号の後に「ｌ」を付けて表し、メモリセルの右側のメモリ機能体を、メモリセルの番号の後に「ｒ」を付けて表している。
【００７６】
この第１実施形態の半導体記憶装置は、図３に示すように、ｍ(ｍは４以上の整数)段のメモリセル３３m1、３３m2、３３m3、…、３３m10が直列に接続されたメモリセルアレイを備えている(図３ではｍ＝１０とする)。このメモリセルアレイが複数並列に配置されている。上記メモリセル３３m1、３３m2、３３m3、…、３３m10の互いに隣接するメモリセル間の接続は、奇数番目のメモリセル３３m1、３３m3、…、３３m9の第２の拡散領域と、偶数番目のメモリセル３３m2、３３m4、…、３３m10の第１の拡散領域とが電気的に接続されている。
【００７７】
上記メモリセル３３m1、３３m2、３３m3、…、３３m10は、連続する２段毎のメモリセル対に分けられている。奇数番目のメモリセル対３３m1,３３m2、３３m5,３３m6、３３m9,３３m10の各制御端子としてのゲート電極に第１のワード線３１w21が電気的に接続され、偶数番目のメモリセル対３３m3,３３m4、３３m7,３３m8の各制御端子としてのゲート電極に第２のワード線３１w22が電気的に接続されている。
【００７８】
上記１０段のメモリセル３３m1、３３m2、３３m3、…、３３m10の互いに隣接するメモリセル間の接続点に、２番目から１０番目までのビット線３２b2、３２b3、…、３２b10が夫々電気的に接続されている。また、１段目のメモリセル３３m1の第１の拡散領域３３m1lに１番目のビット線３２b1が電気的に接続され、１０段目のメモリセル３３m10の第２の拡散領域３３m10rに１１番目のビット線３２b11が電気的に接続されている。
【００７９】
上記メモリセル対３３m1,３３m2の一方のメモリセル３３m1の第１,第２の拡散領域夫々に接続されたビット線３２b1,３２b2間に第１の制御トランジスタ３５p1が夫々電気的に接続され、メモリセル対３３m1,３３m2の他方のメモリセル３３m2の第１,第２の拡散領域夫々に接続されたビット線３２b2,３２b3間に第２の制御トランジスタ３５p2が電気的に接続されている。
【００８０】
上記メモリセル対３３m3,３３m4の一方のメモリセル３３m3の第１,第２の拡散領域夫々に接続されたビット線３２b3,３２b4間に第１の制御トランジスタ３５p3が夫々電気的に接続され、メモリセル対３３m3,３３m4の他方のメモリセル３３m4の第１,第２の拡散領域夫々に接続されたビット線３２b4,３２b5間に第２の制御トランジスタ３５p4が電気的に接続されている。
【００８１】
上記メモリセル対３３m5,３３m6の一方のメモリセル３３m5の第１,第２の拡散領域夫々に接続されたビット線３２b5,３２b6間に第１の制御トランジスタ３５p5が夫々電気的に接続され、メモリセル対３３m5,３３m6の他方のメモリセル３３m6の第１,第２の拡散領域夫々に接続されたビット線３２b6,３２b7間に第２の制御トランジスタ３５p6が電気的に接続されている。
【００８２】
上記メモリセル対３３m7,３３m8の一方のメモリセル３３m7の第１,第２の拡散領域夫々に接続されたビット線３２b7,３２b8間に第１の制御トランジスタ３５p7が夫々電気的に接続され、メモリセル対３３m7,３３m8の他方のメモリセル３３m8の第１,第２の拡散領域夫々に接続されたビット線３２b8,３２b9間に第２の制御トランジスタ３５p8が電気的に接続されている。
【００８３】
上記メモリセル対３３m9,３３m10の一方のメモリセル３３m9の第１,第２の拡散領域夫々に接続されたビット線３２b9,３２b10間に第１の制御トランジスタ３５p9が夫々電気的に接続され、メモリセル対３３m9,３３m10の他方のメモリセル３３m10の第１,第２の拡散領域夫々に接続されたビット線３２b10,３２b11間に第２の制御トランジスタ３５p10が電気的に接続されている。
【００８４】
上記第１の制御トランジスタ３５p1,３５p3,３５p5,３５p7,３５p9のゲート電極が第１の制御線３４s1に電気的に接続され、第２の制御トランジスタ３５p2,３５p4,３５p6,３５p8,３５p10のゲート電極が第２の制御線３４s2に電気的に接続されている。
【００８５】
上記第１のワード線３１w11、３１w21、３１w31、第２のワード線３１w12、３１w22、３１w32、ビット線３２b1〜３２b11、第１の制御線３４s1、第２の制御線３４s2は、制御部３０に夫々接続されている。
【００８６】
図３において、メモリセル３３m1、３３m2、３３m3、…、３３m10は、それぞれ隣接するメモリセルと２番目〜１０番目のビット線３２b2、３２b3、…、３２b10を共有している。
【００８７】
このうち、メモリセル３３m1、３３m2、３３m5、３３m6、３３m9、３３m10のゲート電極は、第１のワード線３１w21と、メモリセル３３m3、３３m4、３３m7、３３m8のゲート電極は、第２のワード線３１w22と、それぞれ電気的に接続されている。
【００８８】
例えば、制御部３０によってメモリ機能体３３m5ｒをプログラムする場合を考える。
【００８９】
このとき、第１のワード線３１w21には５Ｖが印加され、メモリセル３３m1、３３m2、３３m5、３３m6、３３m9、３３m10は、オン状態となる。一方、第２のワード線３１w22には０Ｖが印加され、メモリセル３３m3、３３m4、３３m7、３３m8は、オフ状態となる。
【００９０】
一方、ビット線３２b6および３２b7には５Ｖが印加され、ビット線３２b５には０Ｖが印加されることによって、メモリ機能体３３m5ｒにプログラムを行うことが可能となる。
【００９１】
これに対して、メモリ機能体３３m5ｒに記憶された情報を読み出す場合は、第１のワード線３１w21に２Ｖが印加され、ビット線３２b５に１.２Ｖが印加され、ビット線３２b6および３２b7に０Ｖが印加される。
【００９２】
このように、連続する２段毎のメモリセル対に分けられたメモリセルアレイにおいて、書き換え動作や読み出し動作を行うメモリセル対に接続された第１,第２のワード線を、隣接するメモリセル対で独立して制御することによって、隣接するメモリセル対をオフ状態としながら、メモリセルを動作させることが可能となるため、信頼性の高い書き換え動作や読み出し動作を行うことができる。
【００９３】
なお、このとき、ビット線３３b6とビット線３３b7との間の電位を確実に同電位とするためのトランジスタ３５p6を設け、第２の制御線３５s2をオン状態とすることが好ましい。
【００９４】
上記構成により、ビット線３３b6とビット線３３b7との間に電位差が生じて、メモリセル３３m6の有するメモリ機能体に誤プログラムされ、信頼性が低下することを防止することが可能となる。
【００９５】
また、これに合わせて、メモリ機能体３３m5ｌに記憶された情報を読み出すとき、メモリセル３３m6のメモリ機能体に記憶された情報によらず、安定した読み出し電流を得ることによって、読み出し動作の信頼性を高めることもできる。
【００９６】
この第１実施形態に示す半導体記憶装置では、さらに、２つのメモリセルを１つの対として、各メモリセル対は、隣接するメモリセル対と独立して書き換えや読み出し動作を行うことが可能であるため、ワード線を共有する複数のメモリセル対において、並列して書き換えや読み出し動作を行うことができる。
【００９７】
すなわち、メモリ機能体３３m5ｒにプログラムを行う場合、これと並列して、メモリセル３３m1とメモリセル３３m2の組の中のいずれか１つのメモリ機能体、および、メモリセル３３m9とメモリセル３３m10の対の中のいずれか１つのメモリ機能体をプログラムすることが可能である。
【００９８】
また、メモリ機能体３３m5ｒに記憶された情報を読み出す場合、これと並列して、メモリセル３３m1とメモリセル３３m2の組の中のいずれか１つのメモリ機能体、および、メモリセル３３m9とメモリセル３３m10の組の中のいずれか１つのメモリ機能体に記憶された情報を読み出すことも可能である。
【００９９】
このように、連続する２段毎のメモリセル対に分けられたメモリセルアレイにおいて、隣接するメモリセル対への影響を考慮することなく、任意に並列して書き換えや読み出し動作を行うことが可能であることから、充放電を行うビット線の本数を大幅に抑制することが可能となり、書き換えや読み出し動作時のビット線の充放電に伴う消費電力を低減することが可能となる。
【０１００】
また、上記第１実施形態でメモリセルとして用いられた図１Ａに示すメモリ素子は、論理回路に用いられるトランジスタ素子と構造が類似しており、メモリ部と論理回路部との混載プロセスが簡易であることから、製造コストの安価な半導体記憶装置を提供することが可能となる。
【０１０１】
なお、この第１実施形態では、直列に接続された１０段のメモリセルの全てを記憶素子として用いたが、必ずしもこれに拘る必要は無く、直列に接続されたメモリセルの一部のみを記憶素子としてもよい。
【０１０２】
一般的に、半導体微細加工技術において、規則正しく配列されたパターンを形成する場合、フォトリソグラフィーの技術的制約から、パターンの端部は、加工精度が低下する傾向にある。
【０１０３】
したがって、直列に接続されたメモリセルの中、端部をダミーパターンとして、記憶素子として用いない方が、より特性ばらつきの少ないメモリセルアレイを提供することが可能となり、上記メモリセルアレイを用いた半導体記憶装置の歩留りが向上する。
【０１０４】
〔第２実施形態〕
図４は、この発明の半導体記憶装置の別の第２実施形態の回路図を示す。この半導体記憶装置では、図２Ａ,図２Ｂに示すメモリ素子をメモリセルとして用いている。
【０１０５】
この第２実施形態の半導体記憶装置は、図４に示すように、ｍ(ｍは４以上の整数)段のメモリセル４３m1、４３m2、４３m3、…、４３m10が直列に接続されたメモリセルアレイを備えている(図４ではｍ＝１０とする)。このメモリセルアレイが複数並列に配置されている。
【０１０６】
上記メモリセル４３m1、４３m2、４３m3、…、４３m10の互いに隣接する奇数番目のメモリセル４３m1、４３m3、…、４３m9の拡散領域と、偶数番目のメモリセル４３m2、４３m3、…、４３m10の拡散領域とが電気的に接続されている。
【０１０７】
上記メモリセル４３m1、４３m2、４３m3、…、４３m10は、連続する２段毎のメモリセル対に分けられている。奇数番目のメモリセル対４３m1,４３m2、４３m5,４３m6、４３m9,４３m10の各制御端子としてのゲート電極に第１のワード線４１w21が電気的に接続され、偶数番目のメモリセル対４３m3,４３m4、４３m7,４３m8の各制御端子としてのゲート電極に第２のワード線４１w22が電気的に接続されている。
【０１０８】
上記メモリセル４３m1、４３m2、４３m3、…、４３m10の互いに隣接するメモリセル間の接続点に、２番目から１０番目までのビット線４２b2、４２b3、４２b4、…、４２b10が夫々電気的に接続されている。また、１段目のメモリセル４３m1の２番目のビット線４２b2が接続されていない方の拡散領域に、１番目のビット線４２b1が電気的に接続されている。さらに、１０段目のメモリセル４３m10のｍ番目のビット線４２b10が接続されていない方の拡散領域に、１１番目のビット線４２b11が電気的に接続されている。
【０１０９】
そして、上記１番目から１１番目のビット線４２b1、４２b2、４２b3、…、４２b11のうちの偶数番目のビット線４２b2、４２b4、…、４２b10が接地されている。
【０１１０】
上記第１のワード線４１w11、４１w21、４１w31、第２のワード線４１w12、４１w22、４１w32、ビット線４２b1〜４２b11は、制御部４０に夫々接続されている。
【０１１１】
上記構成の半導体記憶装置によれば、常に接地された偶数番目のビット線４２b2、４２b4、…、４２b10には、与える電圧を切り替えるための選択トランジスタを設ける必要が無い。したがって、従来よりも面積の小さい半導体記憶装置を提供することができる。
【０１１２】
また、図２Ａ,図２Ｂに示すメモリ素子は、ゲート電極２１に対してメモリ機能体２２aと反対側の領域のメモリ機能体２２bがメモリ機能を有しないため、上記反対側の領域のメモリ機能体２２bの記憶状態によって、読み出し電流に大きな変化が生じることがなく、より信頼性の高い読み出し動作を行うことが可能となる。
【０１１３】
例えば、メモリ機能体４３m6ｒをプログラムする場合を考える。
【０１１４】
このとき、第１のワード線４１w21には５Ｖが印加されて、メモリセル４３m1、４３m2、４３m5、４３m6、４３m9、４３m10は、オン状態となる。一方、第２のワード線４１w22には０Ｖが印加されて、メモリセル４３m3、４３m4、４３m7、４３m8は、オフ状態となる。
【０１１５】
一方、ビット線４２b7に５Ｖが印加されることによって、メモリ機能体４３m6ｒにプログラムを行うことが可能となる。
【０１１６】
これに対して、メモリ機能体４３m6ｒに記憶された情報を読み出す場合は、第１のワード線４１w21に２Ｖが印加され、ビット線４２b7に０.５Ｖが印加され、メモリセル４３m6を線形領域で動作させることによって、読み出し動作を行う。
【０１１７】
この第２実施形態の場合も同様に、連続する２段毎のメモリセル対に分けられたメモリセルアレイにおいて、書き換え動作や読み出し動作を行うメモリセルに接続された第１,第２のワード線を、隣接するメモリセル対で独立して制御することによって、隣接するメモリセル対をオフ状態としながら、メモリセルを動作させることが可能となるため、信頼性の高い書き換え動作や読み出し動作を行うことができる。
【０１１８】
また、上記第２実施形態に示す半導体記憶装置においても、連続する２段毎のメモリセル対に分けられたメモリセルアレイにおいて、各メモリセル対は、隣接するメモリセル対と独立して書き換えや読み出し動作を行うことが可能であるため、ワード線を共有する複数のメモリセル対において、並列して書き換え動作や読み出し動作を行うことが可能である。
【０１１９】
また、上記第２実施形態の半導体記憶装置では、プログラム動作と読み出し動作で接地する拡散領域を入れ替えする必要が無く、プログラム動作と読み出し動作で接地する領域を入れ替える場合と比較して、論理回路の段数を低減することが可能となり、従来よりも面積の小さな半導体記憶装置を提供することが可能となる。
【０１２０】
なお、常に接地されているビット線４２b2、４２b4、４２b6、４２b8、４２b10は、メモリセルを構成するメモリ素子の拡散領域からコンタクトを介して電気的に接続された金属配線により形成されていてもよいが、隣接するメモリ素子が拡散領域を共有しており、この拡散領域がビット線２b2、４２b4、４２b6、４２b8、４２b10を形成することが、より好ましい。
【０１２１】
上記構成の半導体記憶装置によれば、隣接する２つのメモリセルにおいて共有する拡散領域が接地されていることから、従来よりも小さな面積の半導体記憶装置を提供することが可能となる。
【０１２２】
また、常に接地されていることから、拡散領域でビット線を形成することによる抵抗・容量の増大が、半導体記憶装置の性能に影響することはない。
【０１２３】
〔第３実施形態〕
図５はこの発明の第３実施形態の半導体記憶装置を組み込んだ電子機器の一例としての携帯電話の概略構成図を示す。この第３実施形態では、上述の第１,第２実施形態の半導体記憶装置を用いている。
【０１２４】
この携帯電話は、図５に示すように、表示部５１、ＲＯＭ(リード・オンリー・メモリー；読み出し専用メモリ)５２、ＲＡＭ(ランダム・アクセス・メモリー；随時書き込み読み出しメモリ)５３、制御回路５４、アンテナ５５、無線回路５６、電源回路５７、オーディオ回路５８、カメラモジュール５９、メモリカード６０により構成されている。
【０１２５】
このうち、ＲＯＭ５２は、図５に示す携帯電話に内蔵されており、不揮発性を有し、かつ、書き換え可能であって、制御回路を動作させるためのプログラムデータ、カメラモジュール５９において撮影された画像データ、オーディオ回路５８で再生させるためのオーディオデータ等のデータが記憶されている。
【０１２６】
上記データは、メモリカード６０に記憶されてもよい。メモリカード６０は、ＲＯＭ５２と同様に、不揮発性を有し、かつ、書き換え可能である。メモリカード６０は、さらに、着脱可能であって、上記データのバックアップ、他の機器へのデータ転送、ＲＯＭ５２に収めることのできないデータの記憶などの役割を果たす。
【０１２７】
上記ＲＯＭ５２およびメモリカード６０は、制御回路５４より要求されると、記憶されたデータを制御回路６４にデータを送る。また、ＲＯＭ５２およびメモリカード６０より読み出されたデータは、必要に応じてＲＡＭ５３にも転写される。
【０１２８】
上記ＲＯＭ５２およびメモリカード６０には、プログラムデータなどの重要なデータも保存されており、高い信頼性が求められている。
【０１２９】
この発明の半導体記憶装置をＲＯＭ５２またはメモリカード７０の少なくとも一方に用いることによって、より信頼性の高い携帯電子機器を得ることが可能となる。
【図面の簡単な説明】
【０１３０】
【図１Ａ】図１Ａはこの発明の半導体記憶装置に用いられるメモリ素子の断面図である。
【図１Ｂ】図１Ｂは上記メモリ素子の回路記号である。
【図２Ａ】図２Ａはこの発明の半導体記憶装置に用いられるメモリ素子の断面図である。
【図２Ｂ】図２Ｂは上記メモリ素子の回路記号である。
【図３】図３はこの発明の第１実施形態の半導体記憶装置の回路図である。
【図４】図４はこの発明の第２実施形態の半導体記憶装置の回路図である。
【図５】図５はこの発明の第３実施形態の半導体記憶装置を組み込んだ携帯電子機器の概略構成図である。
【図６】図６は従来の半導体記憶装置の回路図である。
【図７】図７は従来の半導体記憶装置の回路図である。
【符号の説明】
【０１３１】
１１,２１…ゲート電極
１５a,１５b,２５a,２５b…拡散領域
１４,２４…Ｐ型ウェル領域
１３,２３…ゲート絶縁膜
１２a,１２b,２２a,２２b…メモリ機能体
３０…制御部
３１w11,３１w21,３１w31…第１のワード線
３１w12,３１w22,３１w32…第２のワード線
３３m1〜３３m10…メモリセル
３３m1l,３３m1r,〜３３m10l,３３m10r…メモリ機能体
３２b1〜３２b11…ビット線
４０…制御部
４１w11,４１w21,４１w31…第１のワード線
４１w12,４１w22,４１w32…第２のワード線
４２b1〜４２b11…ビット線
４３m1〜４３m10…メモリセル
４３m1l,４３m2r,４３m3l,〜４３m9l,４３m10r…メモリ機能体
【図１Ａ】
2008004138.tif 000003
【図１Ｂ】
2008004138.tif 000004
【図２Ａ】
2008004138.tif 000005
【図２Ｂ】
2008004138.tif 000006
【図３】
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【図４】
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【図５】
2008004138.tif 000009
【図６】
2008004138.tif 000010
【図７】
2008004138.tif 000011