(57)【要約】【課題】微細化と信頼性を両立させることを可能とした不揮発性半導体記憶装置を提供する。【解決手段】半導体基板と、その上に配列形成された不揮発性メモリセル及び選択ゲートトランジスタと、第１の方向に並ぶ不揮発性メモリセルの制御ゲートを共通接続するワード線と、第１の方向に並ぶ選択ゲートトランジスタのゲートを共通接続する選択ゲート線と、前記ワード線及び選択ゲート線と交差して配設され、前記選択ゲートトランジスタを介して選択的に前記不揮発性メモリセルに接続されるビット線とを備え、前記選択ゲートトランジスタは、そのチャネル領域が第１の方向と直交する第２の方向から傾斜した状態に形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に配列形成された不揮発性メモリセル及び選択ゲートトランジスタと、
前記半導体基板の第１の方向に並ぶ不揮発性メモリセルの制御ゲートを共通接続するワード線と、
前記半導体基板の第１の方向に並ぶ選択ゲートトランジスタのゲートを共通接続する選択ゲート線と、
前記ワード線及び選択ゲート線と交差して配設され、前記選択ゲートトランジスタを介して選択的に前記不揮発性メモリセルに接続されるビット線とを備え、
前記選択ゲートトランジスタは、そのチャネル領域が第１の方向と直交する第２の方向から傾斜した状態に形成されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
ソース／ドレイン拡散層を隣接するもの同士で共有して直列接続された複数のメモリセルと、これらを挟む第１及び第２の選択ゲートトランジスタによりＮＡＮＤセルユニットが構成され、
前記ＮＡＮＤセルユニット内の複数のメモリセルの活性領域は、第２の方向に細長いストライプパターンをもって形成され、第１及び第２の選択ゲートトランジスタのチャネル領域は第２の方向から傾斜したストライプパターンをもって形成されている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
ソース／ドレイン拡散層を隣接するもの同士で共有して直列接続された複数のメモリセルと、これらを挟む第１及び第２の選択ゲートトランジスタによりＮＡＮＤセルユニットが構成され、
前記ＮＡＮＤセルユニット内の第１の選択ゲートトランジスタのチャネル領域から複数のメモリセルの活性領域を通って第２の選択ゲートトランジスタのチャネル領域まで、折れ曲がりのない第２の方向から一定角度傾斜したストライプパターンをもって形成されている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記ビット線は、前記第２の方向に連続するストライプパターンをもって形成されている
ことを特徴とする請求項２または３記載の不揮発性半導体記憶装置。
【請求項５】
前記ビット線は、前記第１の選択ゲートトランジスタのチャネル領域、複数のメモリセルの活性領域及び前記第２の選択トランジスタのチャネル領域に沿って、少なくとも一部第２の方向から傾斜したストライプパターンを含んで形成されている
ことを特徴とする請求項２または３記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置に係り、特にＮＡＮＤ型フラッシュメモリに関する。
【背景技術】
【０００２】
電気的書き換え可能な不揮発性半導体メモリ（ＥＥＰＲＯＭ）の一つにＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、複数個（例えば３２個）直列接続されたメモリセルを備えてＮＡＮＤセルユニット（ＮＡＮＤストリング）が構成される。
【０００３】
ＮＡＮＤセルユニットの両端には、これをそれぞれ選択的にビット線、ソース線に接続するための選択ゲートトランジスタが配置される。ＮＡＮＤセルユニット内のメモリセルの制御ゲートは異なるワード線に接続される。選択ゲートトランジスタのゲートは、ワード線と並行する選択ゲート線に接続される。ビット線はワード線と直交するように配設される。
【０００４】
ＮＡＮＤセルユニット内のメモリセルは隣接するもの同士がソース／ドレイン拡散層を共有するため、ＮＡＮＤ型フラッシュメモリは、他のセルアレイ形式に比べて単位セル面積が小さく、大容量化が可能である。
【０００５】
ＮＡＮＤセルユニットの両端の選択ゲートトランジスタについては、カットオフ特性の優れていることが要求される。このため、例えばワード線を最小加工寸法Ｆのライン／スペースで形成する場合にも、選択ゲート線はそれより幅広にすることが一般に行われている。言い換えれば、セルトランジスタのゲート長（チャネル長）をＦとした場合に、選択ゲートトランジスタのそれを例えば２Ｆとすることが行われる（例えば特許文献１参照）。
【０００６】
しかし、この様な配慮にも拘わらず、セルアレイの微細化に伴う選択ゲートトランジスタの短チャネル効果と、その結果としてのカットオフ特性の劣化は問題になる。
【０００７】
例えば読み出し動作では、通常ビット線をプリチャージし、これがＮＡＮＤセルユニットにより放電されるか否か（或いはその放電電流の大小）を検出する。選択ゲートトランジスタが短チャネル効果によりリークが大きくなると、“Ｈ”レベルを保つべきビット線の電位が低下して、誤読み出しの原因となる。
【０００８】
また、書き込みでは、ソース線側選択ゲートトランジスタをオフ、ビット線側選択ゲートトランジスタをオンとして、ビット線を介してセルチャネルを、書き込みデータ“０”，“１”に応じて０Ｖ，Ｖｄｄ−Ｖｔｈに充電する。この状態で選択ワード線に書き込み電圧Ｖｐｇｍを、非選択ワード線にパス電圧Ｖｐａｓｓ（＜Ｖｐｇｍ）を与えることにより、“０”書き込みの場合に選択セルの浮遊ゲートに電子を注入させるという動作を行わせる。
【０００９】
この場合、ソース線側選択ゲートトランジスタのカットオフ特性が悪いと、セルチャネルの電位設定が正常に行われず、これが誤書き込みの原因となる。
【００１０】
ＤＲＡＭの分野では、セルトランジスタの活性領域をワード線に直交する方向から傾斜させてレイアウトする構造が提案されている（例えば特許文献２参照）。
【特許文献１】特開２００４−２４１５５８号公報
【特許文献２】特開２０００−２６９４６４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
この発明は、微細化と信頼性を両立させることが可能な不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
この発明の一態様による不揮発性半導体記憶装置は、
半導体基板と、
前記半導体基板に配列形成された不揮発性メモリセル及び選択ゲートトランジスタと、
前記半導体基板の第１の方向に並ぶ不揮発性メモリセルの制御ゲートを共通接続するワード線と、
前記半導体基板の第１の方向に並ぶ選択ゲートトランジスタのゲートを共通接続する選択ゲート線と、
前記ワード線及び選択ゲート線と交差して配設され、前記選択ゲートトランジスタを介して選択的に前記不揮発性メモリセルに接続されるビット線とを備え、
前記選択ゲートトランジスタは、そのチャネル領域が第１の方向と直交する第２の方向から傾斜した状態に形成されていることを特徴とする。
【発明の効果】
【００１３】
この発明によると、微細化と信頼性を両立させることが可能な不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して、この発明の実施の形態を説明する。
【００１５】
図１は、一実施の形態によるＮＡＮＤ型フラッシュメモリのメモリセルアレイ１のビット線形成前の平面図、図２は同じくビット線形成後の平面図であり、図３及び図４はそれぞれ図１のＩ−Ｉ’及びII−II’断面図（ビット線を含めて示す）である。
【００１６】
ｐ型シリコン基板１０のメモリセルアレイ形成領域には、ｎ型ウェル１１とｐ型ウェル１２の二重ウェル構造が形成されている。そのｐ型ウェル１２に、ＳＴＩによる素子分離絶縁膜１３が所定ピッチで埋め込まれて素子形成領域（活性領域）１４が形成されている。
【００１７】
素子形成領域１４は、通常は基板主面のｘ−ｙ二軸のｙ方向に、複数のセルブロックにまたがって連続するストライプパターンとして形成されるが、この実施の形態では、図１に示すように、折れ曲がりパターンをもって形成されている。その詳細は後述する。
【００１８】
素子形成領域上に、トンネル絶縁膜２１を介して第１層多結晶シリコン膜により各メモリセル毎に浮遊ゲート２２が形成され、浮遊ゲート２２を覆うゲート間絶縁膜上に第２層多結晶シリコン膜により、制御ゲート兼ワード線２４が形成される。
【００１９】
複数のメモリセル（図の例では３２個のメモリセル）Ｍ０−Ｍ３１は、隣接するもの同士がｎ型ソース／ドレイン拡散層２６を共有するように直列接続されて形成され、その両端部に選択ゲートトランジスタＳＧ１，ＳＧ２が形成されて、ＮＡＮＤセルユニットが構成される。メモリセルＭ０−Ｍ３１の制御ゲート２４はそれぞれ異なるワード線ＷＬ０−ＷＬ３１として、ｘ方向に連続的にパターン形成される。
【００２０】
選択ゲートトランジスタＳＧ１，ＳＧ２のゲート２４ｄ，２４ｓは、メモリセルＭ０−Ｍ３１と同じ２層多結晶シリコンを用いるが、それらの間を短絡することにより、ワード線ＷＬ０−ＷＬ３１と並行する選択ゲート線ＳＧＤ，ＳＧＳとして形成される。
【００２１】
ＮＡＮＤセルユニットが形成された面は、層間絶縁膜３１で覆われ、その上に選択ゲートトランジスタＳＧ２のソース拡散層２６ｓにコンタクトするソース線３３が形成される。更にその上は層間絶縁膜３２で覆われ、この上にビット線（ＢＬ）３４が形成される。ビット線３４は、選択ゲートトランジスタＳＧ１のドレイン拡散層２６ｄにコンタクトする。
【００２２】
図１に示すように、ワード線ＷＬ０−ＷＬ３１のライン／スペースは、例えば最小加工寸法をＦとして、Ｆ／Ｆに設定される。一方、選択ゲートトランジスタＳＧ１，ＳＧ２のゲートを共通接続する選択ゲート線ＳＧＤ，ＳＧＳの幅Ｗは、２Ｆ〜４Ｆの間で最適設定される。このように選択ゲート線幅をワード線幅より大きくするのは、最小加工寸法Ｆが数十ｎｍと小さくなった状態で、選択ゲートトランジスタのカットオフ特性を良好に保つためである。
【００２３】
また、図１に示すように、セルアレイのメモリセルＭ０−Ｍ３１の範囲のチャネル領域及びソース／ドレイン拡散層が形成される活性領域Ｂは、ワード線ＷＬ０−ＷＬ３１と直交する方向（ｙ方向）に細長いストライプパターンとして形成する。これに対して、選択ゲートトランジスタＳＧ１，ＳＧ２のチャネル領域Ａ１，Ａは、ｙ方向から所定角度θだけ傾斜したストライプパターンとして形成する。即ちＮＡＮＤセルユニット全体の活性領域としては折れ曲がりパターンとなっている。
【００２４】
選択ゲートトランジスタＳＧ１のチャネル領域Ａ１の傾斜角θは、０°＜θ＜９０°の範囲とし、例えばθ＝３０°とする。選択ゲートトランジスタＳＧ２のチャネル領域Ａ２の傾斜角θは、０°＞θ＞−９０°の範囲とし、例えばθ＝−３０°とする。
【００２５】
この様に選択ゲートトランジスタＳＧ１，ＳＧ２のチャネル領域Ａ１，Ａ２を、ｙ方向から傾斜させることにより、言い換えれば選択ゲート線ＳＧＤ，ＳＧＳの長手方向と直交する方向から傾斜させることにより、それらのチャネル長（ゲート長）を実質的に選択ゲート線幅Ｗより大きくすることができる。従って、選択ゲート線幅Ｗを小さく抑えながら、選択ゲートトランジスタＳＧ１，ＳＧ２の短チャネル効果を抑制することが可能になる。
【００２６】
具体的にいえば、選択ゲートトランジスタの短チャネル効果によるリーク等に起因する誤読み出しや誤書き込みが防止され、信頼性の高いフラッシュメモリが得られる。また選択ゲート線幅を小さく抑えることで、ＮＡＮＤストリング長を小さく抑えることができ、従ってメモリセルアレイ全体の占有面積増大を抑えることができる。
【００２７】
図２は、ビット線（ＢＬ）３４のパターンを示しているが、これはセルアレイの活性領域の折れ曲がりパターンに拘わらず、ビット線については従来と同様にワード線ＷＬ０−ＷＬ３１と直交する、ｙ方向に走るストライプパターンとして形成したものである。このビット線のライン／スペースもワード線と同様に、Ｆ／Ｆとすることができる。
【００２８】
但し、選択ゲートトランジスタＳＧ１，ＳＧ２の傾斜させた活性領域Ａ１，Ａ２のライン／スペースをＦ／Ｆとすれば、ビット線３４のライン／スペースはこれより大きくなり、ビット線３４の低抵抗化が可能になる。更にこれに伴って、ビット線３４を薄膜化すれば、ビット線容量を小さくすることができる。
【００２９】
なおビット線３４について、セルアレイの活性領域の折れ曲がりパターンに倣う折れ曲がりパターンとして形成することもできる。図５はその場合のビット線３４のパターンを示している。即ち選択ゲートトランジスタＳＧ１，ＳＧ２のチャネル領域Ａ１，Ａ２をｙ方向から傾斜させたことに伴い、ビット線３４もそれらのチャネル領域Ａ１，Ａ２に沿った傾斜ストライプパターンを含むように形成している。
【００３０】
図６は、別の実施の形態によるＮＡＮＤ型フラッシュメモリのメモリセルアレイ平面図を、図１と対応させて示している。図１と対応する部分には同一符号を付して詳細な説明は省く。
【００３１】
先の実施の形態では、ビット線側選択ゲートトランジスタＳＧ１のチャネル領域Ａ１と、ソース線側選択ゲートトランジスタＳＧ２のチャネル領域Ａ２を逆方向に傾斜するストライプパターンとしている。言い換えれば、一つのＮＡＮＤセルユニットのビット線コンタクトＢＬＣとソース線コンタクトＳＬＣとがｙ軸上に並んで配置されるようにしている。
【００３２】
これに対してこの実施の形態では、ビット線側の選択ゲートトランジスタＳＧ１のチャネル領域Ａ１から、メモリセルＭ０−Ｍ３１の活性領域Ｂ及びソース線側選択ゲートトランジスタＳＧ２のチャネル領域Ａ２までを、ｙ方向から一定角度θだけ傾斜した、折れ曲がりのないストライプパターンとして形成している。従って、一つのＮＡＮＤセルユニットのビット線コンタクトＢＬＣとソース線コンタクトＳＬＣは、ｘ方向に所定距離ずれた状態で配置される。
【００３３】
図６に示すように、ビット線方向に隣接する次のＮＡＮＤセルユニットではその活性領域の傾斜を逆にすれば、ビット線方向に隣接する二つのＮＡＮＤセルユニットのビット線コンタクトＢＬＣはｙ軸上に並び、同様にビット線方向に隣接する二つのＮＡＮＤセルユニットのソース線コンタクトＳＬＣもｙ軸上に並ぶことになる。
【００３４】
図７は、更に他の実施の形態によるＮＡＮＤ型フラッシュメモリの平面図を図１と対応させて示している。これは、選択ゲートトランジスタのチャネル領域Ａ１（及びＡ２）を傾斜させるために、ｘ方向に細長い長方形描画パターンａによる繰り返し描画を利用したものである。
【００３５】
即ち、斜線で示した長方形の単位描画パターンａを、ｙ方向にその幅に相当するΔｙずつ順次シフトさせると共に、ｘ方向にもΔｘずつ順次シフトさせて、それらの重ね合わせパターンを描画するという手法によって、傾斜パターンのチャネル領域Ａ１（及びＡ２）を実現する。
【００３６】
これにより、選択ゲート線ＳＧＤ，ＳＧＳの幅及び選択ゲートトランジスタの実効チャネル長を最適状態に設定することが可能になる。
【００３７】
この発明は上記実施の形態に限られない。
【００３８】
例えば、図１及び図６の実施の形態とも、ビット線方向に所定範囲毎に、活性領域の傾斜角を逆にしており、従ってメモリセルアレイ全体としては、略矩形パターンになる。これに対して、ビット線方向に並ぶ複数のＮＡＮＤセルユニットについて、その全活性領域をｙ方向から一定傾斜角度傾斜させたストライプパターンとして、メモリセルアレイ全体として菱形パターンとなるようにしてもよい。
【００３９】
また実施の形態では、複数個のメモリセルが直列接続されてＮＡＮＤセルユニットを構成する例を説明したが、他のセルアレイ方式、例えば二つの選択ゲートトランジスタの間に一つのメモリセルのみが配置される方式にも同様にこの発明を適用することができる。
【図面の簡単な説明】
【００４０】
【図１】この発明の一実施の形態によるＮＡＮＤ型フラッシュメモリのビット線を除く平面図である。
【図２】同フラッシュメモリのビット線を含む平面図である。
【図３】図１のＩ−Ｉ’断面図である。
【図４】図１のII−II’断面図である。
【図５】ビット線を折れ曲がりパターンとした例の平面図である。
【図６】他の実施の形態によるＮＡＮＤ型フラッシュメモリの平面図である。
【図７】更に他の実施の形態によるＮＡＮＤ型フラッシュメモリの平面図である。
【符号の説明】
【００４１】
１０…ｐ型シリコン基板、１１…ｎ型ウェル、１２…ｐ型ウェル、１３…素子分離絶縁膜、１４…素子形成領域（活性領域）、２２…浮遊ゲート、２４…制御ゲート（ワード線ＷＬ０−ＷＬ３１）、２４ｄ，２４ｓ…ゲート（選択ゲート線ＳＧＤ，ＳＧＳ）、３４…ビット線、ＳＧ１，ＳＧ２…選択ゲートトランジスタ、Ｍ０−Ｍ３１…メモリセル、Ａ１，Ａ２…選択ゲートトランジスタのチャネル領域、Ｂ…メモリセルの活性領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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