(57)【要約】【課題】駆動の信頼性を向上させるための表示基板及びそれを具備した表示装置及びバイパスキャパシタの製造方法を提供する。【解決手段】表示基板は出力パッド部、ファンアウト部、第１パワー配線部及び第１導電パターンを含み、出力パッド部は駆動チップの出力端子と接触し、ファンアウト部は出力パッド部とソース配線とを電気的に接続され、第１パワー配線部はソース配線と交差するゲート配線の延長方向に延長され、駆動チップに第１駆動電圧を印加するものであり、第１導電パターンは互いに隣接した出力パッド部の間の離間領域に形成された第１パワー配線部と重畳し、それにより、駆動チップに出力されるデータ信号のリップル成分を除去して駆動信号の信頼性を向上させる。【選択図】図１
2008003591.tif 000002
【特許請求の範囲】
【請求項１】
透明部を有し、集積信号キャリラインにライン駆動信号を出力するための１つ以上の集積回路ＩＣを取り付けるための構造を有する表示基板において、
１つ以上のＩＣに対応する複数の出力端子に電気的に接続されるように構成された出力パッド部と、
前記出力パッド部と前記基板の集積信号キャリラインのサブセットを電気的に接続するファンアウト部と、
対応する第１電圧供給導電体を経由して少なくとも１つ以上のＩＣにパワー電圧の第１セットを伝送するために前記基板に沿って延長された第１パワー配線部と、
前記第１パワー配線部と重畳して少なくとも２つ以上の前記第１電圧供給導電体間で迂回させる第１バイパスキャパシタンスを構成する第１導電パターンと、
を含むことを特徴とする表示基板。
【請求項２】
前記第１パワー配線部は、
外部のソースから第１電源電圧を受信し、前記少なくとも１つ以上のＩＣに前記第１パワー電圧を伝送するように構成された第１電圧供給導電体と、
前記第１電圧供給導電体と平行であり、外部のソースから第１アース電圧を受信し、前記少なくとも１つ以上のＩＣに前記第１パワー電圧を供給するように構成された第１アース供給導電体と、
を含むことを特徴とする請求項１記載の表示基板。
【請求項３】
前記第１パワー配線部の第１部分は、前記ファンアウト部と重畳し、前記第１導電パターンとは重畳しないことを特徴とする請求項２記載の表示基板。
【請求項４】
前記第１パワー配線部の第２部分は、前記第１導電パターンと重畳することを特徴とする請求項３記載の表示基板。
【請求項５】
前記第１導電パターンと前記第１電源配線が重畳する面積は、前記第１導電パターンと前記第１アース配線が重畳する面積より大きいことを特徴とする請求項４基板の表示基板。
【請求項６】
前記駆動チップの入力端子と電気的に接触する入力パッド部と、
互いに隣接した入力パッド部間を電気的に接続する連結配線部と、
をさらに含むことを特徴とする請求項１記載の表示基板。
【請求項７】
前記ゲート配線の延長方向に延長され、前記駆動チップに第２駆動電圧を印加する第２パワー配線部と、
前記離間領域に形成された前記第２パワー配線部と重畳する第２導電パターンと、をさらに含むことを特徴とする請求項６基板の表示基板。
【請求項８】
前記第２パワー配線部は、第２電源電圧が印加される第２電源配線と、前記第２電源配線と平行で第２アース電圧が印加される第２アース配線と、
を含むことを特徴とする請求項７基板の表示基板。  
【請求項９】
前記離間領域に形成された前記第２パワー配線部の第１部分は、前記連結配線部と重畳することを特徴とする請求項８記載の表示基板。
【請求項１０】
前記離間領域に形成された前記第２パワー配線部の第２部分は、前記第２導電パターンと重畳することを特徴とする請求項９記載の表示基板。
【請求項１１】
前記第２導電パターンと前記第２アース配線が重畳する面積は、前記第２導電パターンと前記第２電源配線が重畳する面積より大きいことを特徴とする請求項８記載の表示基板。  
【請求項１２】
前記第１及び第２パワー配線部は前記ゲート配線と同一の第１導電層で形成され、
前記ファンアウト部及び連結配線部は前記ソース配線と同一の第２導電層で形成され、
前記第１及び第２導電パターンは前記第１導電層と絶縁された画素電極と同一の第３導電層で形成されたことを特徴とする請求項１１記載の表示基板。
【請求項１３】
表示領域のゲート配線にゲート信号を出力するゲート駆動部と、
前記ゲート配線と交差するソース配線にデータ信号を出力するソース駆動チップと、
前記ソース駆動チップが実装される周辺領域に形成され、前記ソース駆動チップに第１駆動電圧を印加する第１パワー配線部と、
前記周辺領域に形成され、前記ソース駆動部に第２駆動電圧を印加する第２パワー配線部と、
互いに隣接した駆動チップの間の離隔領域に形成された前記第１パワー配線部上に重畳して形成され、前記データ信号を安定化させる第１導電パターンと、
を含むことを特徴とする表示装置。
【請求項１４】
前記第１パワー配線部は第１電源電圧が印加される第１電源配線と、第１アース電圧が印加される第１アース配線を含み、
前記第２パワー配線部は第２電源電圧が印加される第２電源配線と、第２アース電圧が印加される第２アース配線を含むことを特徴とする請求項１３記載の表示装置。
【請求項１５】
前記ソース駆動チップと前記ソース配線とを電気的に接続するファンアウト部と、
互いに隣接したソース駆動チップ間にデータ信号をカスケード方式で伝達する連結配線部と、
をさらに含むことを特徴とする請求項１４記載の表示装置。
【請求項１６】
前記離間領域に形成された前記第１パワー配線部は、前記ファンアウト部と第１部分で重畳し、前記第１導電パターンと第２部分で重畳することを特徴とする請求項１５記載の表示装置。
【請求項１７】
前記第１導電パターンと前記第１アース配線の重畳面積は、前記第１導電パターンと前記第１電源配線の重畳面積より大きいことを特徴とする請求項１６記載の表示装置。
【請求項１８】
前記離間領域に形成された前記第２パワー配線部上に重畳して形成され、前記データ信号を安定化させる第２導電パターンをさらに含むことを特徴とする請求項１５記載の表示装置。
【請求項１９】
前記離間領域に形成された前記第２パワー配線部は、前記連結配線部と第１部分で重畳し、前記第２導電パターンと第２部分で重畳することを特徴とする請求項１８記載の表示装置。
【請求項２０】
前記第２導電パターンと前記第２アース配線とが重畳する面積は、前記第２導電パターンと前記第２電源配線とが重畳する面積より大きいことを特徴とする請求項１９記載の表示装置。
【請求項２１】
表示基板に搭載される集積回路にパワー供給電圧を伝送するために配置された１つ以上のパワー配線部を有する表示基板上に集積される１つ以上のバイパスキャパシタの製造方法において、
前記１つ以上のパワー配線部に延長される１つ以上の第１電圧供給キャパシタ上に誘電層を配置する段階と、
前記誘電層上に導電性パターンを配置して、前記導電性パターンが電気絶縁状態で前記少なくとも第１の電圧伝送コンダクタ上にオーバーラップするとように形成する段階と、
を含み、前記導電性パターンは前記少なくとも第１及び第２の電圧伝送コンダクタ間に示されるＡＣ電圧信号用導電シャント経路を構成するために少なくとも第２の電圧伝送コンダクタ上にオーバーラップされることを特徴とするバイパス製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示基板、それを具備した表示装置及びバイパスキャパシタの製造方法に係り、より詳細には駆動信号の信頼性を向上させるためのバイパスキャパシタが集積された表示基板、それを具備した表示装置及びバイパスキャパシタの製造方法に関する。
【背景技術】
【０００２】
一般的に、液晶表示装置は液晶の光透過率によって画像を表示する表示パネルと、表示パネルと電気的に接続され、ゲート信号とデータ信号をそれぞれ出力するゲート駆動回路及びソース駆動回路を含む。このような表示パネルは複数の画素部を含み、各画素部にはスイッチング素子と、スイッチング素子に接続された液晶キャパシタとが形成される。ゲート駆動回路はスイッチング素子をターンオンさせるゲート信号を出力し、ソース駆動回路は液晶キャパシタを駆動させるデータ信号を出力する。
【０００３】
ソース駆動回路の出力端には、データ信号のリップル成分を軽減するバイパスキャパシタを含む出力バッファが配置される。出力バッファは、駆動回路内に含まれて設計され、バイパスキャパシタは一般的にソース駆動回路が実装される印刷回路基板上に別途に実装される。
【０００４】
最近では液晶表示装置の軽量小型化および薄型化が進み、これにつれてチップ形態のソース駆動回路を表示パネル上に直接実装するＣＯＧ（Chip  On  Glass）構造が開発されている。ＣＯＧ構造ではソース駆動回路の出力信号を安定化させるためのバイパスキャパシタの形成が容易でない短所を有する。それにより、ソース駆動回路の出力信号であるデータ信号が不安定となって、表示品質が低下するという問題点がある。  
【発明の開示】
【発明が解決しようとする課題】
【０００５】
これに本発明の技術的課題はこのような従来の問題点を解決するためのもので、本発明の目的は駆動信号を安定化させるための表示基板を提供することにある。
【０００６】
本発明の他の目的は表示品質を向上させるための表示装置を提供することにある。
【０００７】
本発明のさらなる目的は前述した表示基板に集積されたバイパスキャパシタの製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
前述した本発明の目的を実現するための実施例による表示基板は、出力パッド部、ファンアウト部、第１パワー配線部及び第１導電パターンを含む。出力パッド部は、駆動チップの出力端子と接触する。ファンアウト部は、出力パッド部とソース配線を電気的に接続する。第１パワー配線部は、ソース配線と交差するゲート配線の延長方向に延長され、駆動チップに第１駆動電圧を印加する。第１導電パターンは互いに隣接した出力パッドの間の離間領域に形成された第１パワー配線部と重畳する。
【０００９】
前述した本発明の他の目的を実現するための他の実施例による表示装置は、ゲート駆動部、ソース駆動チップ、第１パワー配線部、第２パワー配線部及び第１導電パターンを含む。ゲート駆動部は表示領域のゲート配線にゲート信号を出力する。ソース駆動チップは、ゲート配線と交差するソース配線にデータ信号を出力する。第１パワー配線部は、ソース駆動チップが実装される周辺領域に形成され、ソース駆動チップに第１駆動電圧を印加する。第２パワー配線部は周辺領域に形成され、ソース駆動部に第２駆動電圧を印加する。第１導電パターンは、互いに隣接した駆動チップの間の離間領域に形成された第１パワー配線部上に重畳して形成され、データ信号を安定化させる。
【００１０】
前述した本発明のさらなる目的を実現するために、バイパスキャパシタの製造方法を提案する。このバイパスキャパシタは、表示基板に搭載される集積回路にパワー供給電圧を伝送するために配置された１つ以上のパワー配線部を有する表示基板上に一つ以上集積されるものである。この１つ以上のパワー配線部から延長される１つ以上の第１電圧供給キャパシタ上に誘電層が配置される。続いて、誘電層上に導電性パターンを配置して導電性パターンを電気絶縁し、少なくとも第１電圧伝送コンダクタ上に絶縁的にオーバーラップする。ここで、導電性パターンは少なくとも第１及び第２電圧伝送コンタクタ間に示されるＡＣ電圧信号用導電シャント経路を画定するために少なくとも第２の電圧伝送コンダクタ上にさらにオーバーラップする。
【００１１】
このようなバイパスキャパシタが集積された表示基板、それを具備した表示装置及びバイパスキャパシタの製造方法によると、表示装置でデータ信号のリップル成分を容易に除去することで表示品質を向上させることができる。
【発明を実施するための最良の形態】
【００１２】
以下、添付図面を参照して、本発明の好ましい実施形態をより詳細に説明する。
【００１３】
図１は本発明の一実施例による表示装置の平面図である。
【００１４】
図１に示すように、表示装置は印刷回路基板１００、表示パネル４００及びフレキシブル回路基板５００を含む。
【００１５】
印刷回路基板１００にはメイン駆動回路１１０が実装される。メイン駆動回路１１０は、外部装置から受信した原制御信号及び原駆動信号を用いて表示パネル３００を駆動するための制御信号及び駆動信号を出力する。
【００１６】
表示パネル４００は表示基板２００、表示基板２００と結合して液晶層（図示せず）を収容する対向基板３００を含む。表示パネル４００は画像を表示する表示領域ＤＡと表示領域ＤＡを取り囲む第１、第２及び第３周辺領域ＰＡ１、ＰＡ２、ＰＡ３で構成される。
【００１７】
表示領域ＤＡには互いに交差するソース配線ＤＬ（集積信号キャリアライン）及びゲート配線ＧＬが形成され、ソース配線ＤＬ及びゲート配線ＧＬによって複数の画素部Ｐが構成される。各画素部Ｐにはスイッチング素子ＴＦＴ、液晶キャパシタＣＬＣ及び接着キャパシタＣＳＴが形成される。
【００１８】
第１周辺領域ＰＡ１には、ソース配線ＤＬにアナログ形態のデータ信号を出力するソース駆動チップが実装される。具体的に、第１周辺領域ＰＡ１のうち左側にはソース駆動チップＬＤ１、ＬＤ２、ＬＤ３、ＬＤ４が実装され、第１周辺領域ＰＡ１のうち右側にはソース駆動チップＲＤ１、ＲＤ２、ＲＤ３、ＲＤ４が実装される。
【００１９】
第１周辺領域ＰＡ１には、ソース駆動チップＬＤ１、．．．、ＲＤ４と電気的に接続された第１パワー配線部２１０、第２パワー配線部２２０、連結配線部２３０及び導電パターン２４０が形成される。例えば、第１パワー配線部２１０は、第１駆動電圧である第１電源電圧ＶＤＤ１及び第１アース電圧ＶＳＳ１をソース駆動チップＬＤ３に伝達し、第２パワー配線部２２０は、第２駆動電圧である第２電源電圧ＶＤＤ２及び第２アース電圧ＶＳＳ２をソース駆動チップＬＤ３に伝達する。連結配線部２３０はソース駆動チップＬＤ３にデータ信号及びガンマ信号を伝達する。連結配線部２３０を通じて互いに隣接したソース駆動チップＬＤ２、ＬＤ３間には、カスケード方式でデータ信号及びガンマ信号が伝達される。
【００２０】
導電パターン２４０は、パワー配線部２１０上に重畳するように形成され、パワー配線部２１０とともにバイパスキャパシタを形成する。バイパスキャパシタは、第１電極下電圧ＶＤＤ１を伝達する電源配線と第１アース電圧ＶＳＳ１を伝達するアース配線との間に、一定のキャパシタンスを形成することにより、第１電源電圧ＶＤＤ１及び第１アース電圧ＶＳＳ１を一定に保持させる。これによって、ソース駆動チップＬＤ３から出力されるデータ信号のノイズ成分を除去するか減少させる。
【００２１】
第２及び第３周辺領域ＰＡ２、ＰＲ３にはゲート配線ＧＬにゲート信号を出力するゲート駆動部６１０、６２０が集積されるか、チップ形態に実装される。各ゲート駆動部６１０はゲート配線と電気的に接続され、ゲート配線に順にゲート信号を出力する。ここではゲート駆動部６１０、６２０が第２及び第３周辺領域ＰＡ２、ＰＡ３に形成された場合、即ち、表示領域ＤＡ両側に形成されたものを例示しているが、第２周辺領域ＰＡ２のみに形成することもできる。
【００２２】
フレキシブル印刷回路基板５００には信号配線部が形成され、印刷回路基板１００と表示パネル４００とを電気的に接続する。信号配線部５１０、５２０、５３０、５４０、５５０、５６０は、メイン駆動回路１１０から提供された制御信号及び駆動信号を表示パネル４００に伝達する。
【００２３】
具体的に、第１信号配線部５１０は、第１パワー配線部２１０に第１駆動電圧ＶＤＤ１、ＶＳＳ１を伝達し、第２信号配線部５２０は第２パワー配線部２２０に第２駆動電圧ＶＤＤ２、ＶＳＳ２を伝達する。第１及び第２信号配線部５１０、５２０は左側の一番目のソース駆動チップＬＤ１と右側の一番目のソース駆動チップＲＤ１との間の第１及び第２パワー配線部２１０、２２０と電気的にそれぞれ接続される。
【００２４】
第３信号配線部５３０は、第１周辺領域ＰＡ１のうち左側に実装されたソース駆動チップＬＤ１、ＬＤ２、ＬＤ３、ＬＤ４に提供されるデータ信号及びガンマ信号を伝達する信号配線を含む。第３信号配線部５３０は左側の一番目ソース駆動チップＬＤ１と電気的に接続される。これによって、左側のソース駆動チップＬＤ１、ＬＤ２、ＬＤ３、ＬＤ４にカスケード方式でデータ信号及びガンマ信号を伝達する。
【００２５】
第４信号配線部５４０は、第１周辺領域ＰＡ１のうち右側に実装されたソース駆動チップＲＤ１、ＲＤ２、ＲＤ３、ＲＤ４に提供されるデータ信号及びガンマ信号を伝達する信号配線を含む。第４信号配線部５４０は、右側の一番目のソース駆動チップＲＤ１と電気的に接続される。これによって右側のソース駆動チップＲＤ１、ＲＤ２、ＲＤ３、ＲＤ４にカスケード方式でデータ信号及びガンマ信号を伝達する。
【００２６】
第５信号配線部５５０は、第２周辺領域ＰＡ２に形成された第１ゲート駆動部６１０にゲート駆動信号を伝達する信号配線を含み、第６信号配線部５６０は第３周辺領域ＰＡ３に形成された第２ゲート駆動部６２０にゲート駆動信号を伝達する信号配線を含む。
【００２７】
図２は図１に示された表示基板の部分拡大平面図である。
【００２８】
図１及び図２に示すように、第１周辺領域ＰＡ１は、第１ソース駆動チップＬＤ１が実装される第１チップ領域ＣＡ１、第２ソース駆動チップＬＤ２が実装される第２チップ領域ＣＡ２及び第１及び第２チップ領域ＣＡ１、ＣＡ２の間の離間領域ＩＡで区分される。
【００２９】
第１チップ領域ＣＡ１、離間領域ＩＡ及び第２チップ領域ＣＡ２には、第１パワー配線部２１０及び第２パワー配線部２２０が共通で形成され、離間領域ＩＡには連結配線部２３０が形成される。第１パワー配線部２１０は第１電源配線２１１及び第１アース配線２１２を含み、第２パワー配線部２２０は第２電源配線２２１及び第２アース配線２２２を含み、連結配線部２３０はデータ信号及びガンマ信号を伝達する配線を含む。
【００３０】
第１チップ領域ＣＡ１には、第１及び第２パワー配線部２１０、２２０と第１ソース駆動チップＬＤ１の入力端子に接触する第１入力パッド部ＩＰ１、及び第１ソース駆動チップＬＤ１の出力端子に接触する第１出力パッド部ＯＰ１が形成される。第１チップ領域ＣＡ１には、第１出力パッド部ＯＰ１と電気的に接続され、第１パワー配線部２１０と重畳する第１ファンアウト部ＦＯ１が形成される。
【００３１】
第２チップ領域ＣＡ２には、第１及び第２パワー配線部２１０、２２０と第２ソース駆動チップＬＤ２の入力端子に接触する第２入力パッド部ＩＰ２、及び第２ソース駆動チップＬＤ２の出力端子と接触する第２出力パッド部ＯＰ２が形成される。第２チップ領域ＣＡ２には第２出力パッド部ＯＰ２と電気的に接続され第１パワー配線部２１０と重畳された第２ファンアウト部ＦＯ２が形成される。
【００３２】
離間領域ＩＡには第１及び第２パワー配線部２１０、２２０、連結配線部２３０及び導電パターン２４０が形成される。連結配線部２３０は第２パワー配線部２２０の一部分と重畳するように形成される。導電パターン２４０は第１パワー配線部２１０の一部分と重畳するように形成される。
【００３３】
第１パワー配線部２１０は、第１及び第２ファンアウト部ＦＯ１、ＦＯ２と第１部分が重畳され、導電パターン２４０と第２部分が重畳される。即ち、導電パターン２４０は第１及び第２ファンアウト部ＦＯ１、ＦＯ２と重畳しないように形成される。
【００３４】
第１パワー配線部２１０は第１電源配線２１１と第１アース配線２１２を含み、導電パターン２４０は第１アース配線２１２と重畳される面積より第１電源配線２１１と重畳する面積がさらに大きく形成される。
【００３５】
第１電源配線２１１と第１アース配線２１２との間に、第１電源配線２１１と導電パターン２４０を両端電極とする第１キャパシタＣ１と、第１アース配線２１２と導電パターン２４０を両端電極とする第２キャパシタＣ２が定義され、第１キャパシタは第２キャパシタより静電容量が大きい。第１及び第２キャパシタによって第１パワー配線部２１０に伝達された第１電源電圧ＶＤＤ１及び第１アース電圧ＶＳＳ１が安定化する。
【００３６】
図３は図２のI-I’線に沿って切断した断面図である。
【００３７】
図１〜図３に示すように、表示パネル４００は表示基板２００、対向基板３００及び液晶層ＬＣを含む。
【００３８】
表示領域ＤＡには、スイッチング素子ＴＦＴと液晶キャパシタＣＬＣが形成される。具体的に、第１ベース基板１０１上には第１導電層でゲート電極Ｇが形成され、ゲート電極Ｇ上にはゲート絶縁層２０２が形成される。ゲート電極Ｇに対応するゲート絶縁層２０２上には半導体層ＣＨが形成される。半導体層ＣＨ上には第２導電層でゲート電極Ｇとオーバーラップするソース電極Ｓ及びドレイン電極Ｄが形成される。
【００３９】
ソース及びドレイン電極Ｓ、Ｄ上にパッシベーション層２０３が形成され、パッシベーション層２０３上に、ドレイン電極Ｄと接触する画素電極ＰＥが透明導電物質により形成される。画素電極ＰＥは、液晶キャパシタＣＬＣの第１電極になる。画素電極ＰＥと向き合う対向基板３００の第２ベース基板３０１には液晶キャパシタＣＬＣの第２電極である共通電極ＣＥが形成される。画素電極ＰＥと共通電極ＣＥとの間には液晶層ＬＣが介在される。
【００４０】
第１周辺領域ＰＡ１には、第１導電層で第１電源配線２１１、第１アース配線２１２、第２電源配線２２１及び第２アース配線２２２をゲート配線ＧＬと同一の方向に延長して形成される。望ましくは、第１電源配線２１１及び第１アース配線２１２は隣接した領域に互いに平行に形成され、第２電源配線２２１及び第２アース配線２２２は隣接した領域に互いに平行に形成される。配線２１１、２１２、２２１、２２２上にゲート絶縁層２０２が形成される。
【００４１】
ゲート絶縁層２０２上に、第２導電層で第２電源配線２１１と一部分が重畳するように連結配線部２３０が形成される。図示していないが、第１ファンアウト部ＦＯ１は第２導電層で形成される。第１ファンアウト部ＦＯ１は、第１チップ領域ＣＡ１で第１電源配線２１１及び第１アース配線２１２と重畳して形成される。
【００４２】
第２導電層上には、パッシベーション層２０３が形成される。パッシベーション層上に第３導電層で導電パターン２４０が形成される。導電パターン２４０は離間領域ＩＡに形成され、第１電源配線２１１及び第１アース配線２１２と重畳されるように形成される。
【００４３】
従って、第１電源配線２１１と導電パターン２４０によって第１キャパシタＣ１が構成され、第１アース配線２１２と導電パターン２４０によって第２キャパシタＣ２が構成される。結果的に、第１電源配線２１１と第１アース配線２１２との間には第１及び第２キャパシタＣ１、Ｃ２が直列で接続され、次の数式１のようなキャパシタンスＣｃａｐが形成される。
【００４４】
【数１】
2008003591.tif 000003
図４は図１に示されたソース駆動チップの等価回路図である。
【００４５】
図１及び図４に示すように、各ソース駆動チップＬＤ１はデジタル−アナログ変換部７１０と出力バッファ部７３０を含む。
【００４６】
デジタル−アナログ変換部７１０は、ソース駆動チップの出力端子に対応して複数のデジタル−アナログ変換器ＤＡＣ１、．．．、ＤＡＣｍを含む。各デジタル−アナログ変換器ＤＡＣ１は、第２駆動電圧である第２電源電圧ＶＤＤ２と第２アース電圧ＶＳＳが印加され、連結配線部２３０を通じてデータ信号Ｄ１及びガンマ電圧ＶＲ１、．．．、ＶＲｉが入力される。デジタル−アナログ変換器ＤＡＣ１はデジタル形態で入力されるデータ信号Ｄ１に基づいて、ガンマ電圧ＶＲ１、．．．、ＶＲｉが分割されたデータ電圧のうち該当するデータ電圧をスイッチングして出力する。
【００４７】
出力バッファ部７３０は、複数のデジタル−アナログ変換器ＤＡＣ１、．．．、ＤＡＣｍの出力端子と接続された複数の出力バッファＢ１、．．．、Ｂｍを含む。各出力バッファＢ１、Ｂ２、・・・、Ｂｍ−１及びＢｍは第１駆動電圧である第１電源電圧ＶＤＤ１と第１アース電圧ＶＳＳ１を受信し、たとえば、出力バッファＢ１の場合、デジタル−アナログ変換器ＤＡＣ１から出力されたデータ電圧Ｄ１‘をバッファリングした後出力する。この際、第１電源電圧ＶＤＤ１と第１アース電圧ＶＳＳ１との間には第１及び第２キャパシタＣ１、Ｃ２が直列に接続されバイパスキャパシタを形成する。バイパスキャパシタは出力バッファＢ１が要求するエネルギー成分を充填して提供することで、出力バッファＢ１の動作を安定するように出力信号にリップル成分を減少及び除去する。
【００４８】
結果的に、ソース配線ＤＬに出力されるデータ信号を安定化させ表示品質を向上させる。
【００４９】
以下、前述された構成要素と同一の構成要素については同一の図面符号を記載して説明し、反復される詳細な説明については省略する。
【００５０】
図５は本発明の他の実施例による表示装置の平面図である。
【００５１】
図５に示すように、表示装置は印刷回路基板１００、表示パネル４００及びフレキシブル印刷回路基板５００を含む。
【００５２】
表示パネル４００の第１周辺領域ＰＡ１には、ソース配線ＤＬにアナログ形態のデータ信号を出力するソース駆動チップＬＤ１、．．．、ＬＤ４、ＲＤ１、．．．、ＲＤ４が実装される。
【００５３】
ソース駆動チップの間には、第１パワー配線部２１０、第２パワー配線部２２０、連結配線部２３０、第１導電パターン２４０及び第２導電パターン２５０が形成される。例えば、第１パワー配線部２１０はソース駆動チップに第１電源電圧ＶＤＤ１及び第１アース電圧ＶＳＳ１を共通で伝達し、第２パワー配線部２２０はソース駆動チップに第２電源電圧ＶＤＤ２及び第２アース電圧ＶＳＳ２を共通で伝達する。連結配線部２３０は互いに隣接したソース駆動チップにデジタル形態のデータ信号及びガンマ信号を伝達する。
【００５４】
第１導電パターン２４０は、第１パワー配線部２１０上に重畳するように形成され第１バイパスキャパシタを形成する。第１バイパスキャパシタによって第１電源電圧ＶＤＤ１及び第１アース電圧ＶＳＳ１を安定化することができる。
【００５５】
第２導電パターン２５０は、第２パワー配線部２２０上に重畳するように形成され第２バイパスキャパシタを形成する。第２バイパスキャパシタによって、第２電源電圧ＶＤＤ２及び第２アース電圧ＶＳＳ２を安定化することができる。
【００５６】
これによって、各ソース駆動チップを駆動する第１駆動電圧ＶＤＤ１、ＶＳＳ１と第２駆動電圧ＶＤＤ２、ＶＳＳ２をそれぞれ安定化させることで、ソース駆動チップから出力される出力信号であるデータ信号を安定化することができる。
【００５７】
図６は図５に示された表示基板の部分拡大平面図である。
【００５８】
図５及び図６に示すように、表示基板の離間領域ＩＡには第１パワー配線部２１０、第２パワー配線部２２０、連結配線部２３０、第１導電パターン２４０及び第２導電パターン２５０が形成される。
【００５９】
第１パワー配線部２１０は、第１及び第２ファンアウト部ＦＯ１、ＦＯ２と第１部分が重畳し、第１導電パターン２４０と第２部分が重畳する。即ち、第１導電パターン２４０は第１及び第２ファンアウト部ＦＯ１、ＦＯ２と重畳しないように形成される。
【００６０】
第１パワー配線部２１０は第１電源配線２１２と第１アース配線２１２を含み、第１導電パターン２４０は第１アース配線２１２と重畳する面積より第１電源配線２１１と重畳する面積がさらに大きく形成される。
【００６１】
第２パワー配線部２２０は連結配線部２３０と第１部分が重畳し、第２導電パターン２５０と第２部分が重畳する。即ち、第２導電パターン２５０は、連結配線部２３０と重畳しないように形成される。
【００６２】
第２パワー配線部２２０は、第２電源配線２２１及び第２アース配線２２２を含み、第２導電パターン２５０は、連結配線部２３０によって第２アース配線２２２と重畳される面積より第２電源配線２２１と重畳する面積がさらに大きく形成される。
【００６３】
結果的に、第１電源配線２１１と第１アース配線２１２との間には第１キャパシタＣ１と第２キャパシタＣ２が形成され、第１パワー配線部２１０に伝達された第１電源電圧ＶＤＤ１及び第１アース電圧ＶＳＳ１を安定化することができる。また、第２導電パターン２５０によって第２電源配線２２１と第２アース配線２２２との間には、第３キャパシタＣ３と第４キャパシタＣ４が形成され、第２パワー配線部２２０に伝達された第２電源電圧ＶＤＤ２及び第２アース電圧ＶＳＳ２を安定化することができる。
【００６４】
図７は図６のII-II’線に沿って切断した断面図である。
【００６５】
図６及び図７に示すように、第１周辺領域ＰＡ１には第１導電層で第１電源配線２１１、第１アース配線２１２、第２電源配線２２１及び第２アース配線２２２が形成される。配線２１１、２１２、２２１、２２２上にゲート絶縁層２０２が形成される。
【００６６】
ゲート絶縁層２０２上に、連結配線部２３０、第１ファンアウト部ＦＯ１及び第２ファンアウト部ＦＯ２を第２導電層により形成する。第２導電層上には、パッシベーション層２０３が形成される。パッシベーション層２０３上に、第１導電パターン２４０及び第２導電パターン２５０を第３導電層により形成する。第１導電パターン２４０は、第１電源配線２１１及び第１アース配線２１２と重畳するように形成し、第２導電パターン２５０は第２電源配線２２１及び第２アース配線２２２と重畳するように形成する。
【００６７】
従って、第１電源配線２１１と第１アース配線２１２との間には、第１及び第２キャパシタＣ１、Ｃ２が構成される。また、第２電源配線２２１と第２アース配線２２との間には第３及び第４キャパシタＣ３、Ｃ４が構成される。第３及び第４キャパシタＣ３、Ｖ４は直列に接続され、数式１に定義されたようにキャパシタンスＣｃａｐが形成される。
【００６８】
図８は図５に示されたソース駆動チップの等価回路図である。
【００６９】
図５及び図８に示すように、各デジタル−アナログ変換器ＤＡＣ１は第２駆動電圧である第２電源電圧ＶＤＤ２と第２アース電圧ＶＳＳ２が印加され、連結配線部２３０を通じてデータ信号Ｄ１、．．．、Ｄｍ及びガンマ電圧ＶＲ１、．．．、ＶＲｉが入力される。各デジタル−アナログ変換器ＤＡＣ１は抵抗ストリングを含み、第２電源電圧ＶＤＤ２及び第２アース電圧ＶＳＳ２を抵抗ストリングの基準電圧として使用する。デジタル−アナログ変換器ＤＡＣ１は、入力されるガンマ電圧を抵抗ストリングを通じて全体階調数に対応するデータ電圧で分配し入力されるデータ信号に対応するデータ電圧を選択して出力する。
【００７０】
この際、デジタルアナログ変換器ＤＡＣ１の駆動電圧である第２電源電圧ＶＤＤ２と第２アース電圧ＶＳＳとの間には、第３及び第４キャパシタＣ３、Ｃ４が直列に接続され、第２電源電圧ＶＤＤ２と第２アース電圧ＶＳＳ２を一定に保持させる。従って、デジタルアナログ変換器ＤＡＣ１から出力される出力信号のリップル成分が減少及び除去することができる。
【００７１】
リップル成分が除去されたデジタルアナログ変換器ＤＡＣ１の出力信号は、出力バッファＢ１に入力される。出力バッファＢ１に印加される第１駆動電圧、即ち、第１電源電圧ＶＤＤ１と第１アース電圧ＶＳＳ１は、第１及び第２キャパシタＣ１、Ｃ２によって安定化される。結果的に、ソース駆動チップの出力信号である、データ信号Ｄ１‘、Ｄｍ‘のノイズ成分を除去することで表示品質を向上することができる。
【産業上の利用可能性】
【００７２】
以上説明したように、本発明によると、ソース配線にデータ信号を出力するソース駆動チップが表示パネル上に実装されるＣＯＧ構造において、ソース駆動チップの出力信号を安定化するためのバイパスキャパシタを、表示パネル上に形成することでデータ信号のノイズ成分を除去することができる。従って、表示装置の駆動信号を安定化させ表示品質を向上させることができる。
【００７３】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。
【図面の簡単な説明】
【００７４】
【図１】本発明の一実施例による表示装置の平面図である。
【図２】図１に示された表示基板の部分拡大平面図である。
【図３】図２のI-I’線に沿って切断した断面図である。
【図４】図１に示されたソース駆動回路の等価回路図である。
【図５】本発明の他の実施例による表示装置の平面図である。
【図６】図５に示された表示基板の部分拡大平面図である。
【図７】図６のII-II’線に沿って切断した断面図である。
【図８】図５に示されたソース駆動回路の等価回路図である。
【符号の説明】
【００７５】
１００      印刷回路基板
２００      表示基板
３００      対向基板
４００      表示パネル
５００      フレキシブル印刷回路基板
５１０〜５６０      信号配線部
２１０      第１パワー配線部
２２０      第２パワー配線部
２３０      連結配線部
２４０      第１導電パターン
２５０      第２導電パターン
６１０、６２０      ゲート駆動部
【図１】
2008003591.tif 000004
【図２】
2008003591.tif 000005
【図３】
2008003591.tif 000006
【図４】
2008003591.tif 000007
【図５】
2008003591.tif 000008
【図６】
2008003591.tif 000009
【図７】
2008003591.tif 000010
【図８】
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