(57)【要約】      （修正有）【課題】キャパシタアレイを構成する複数の筒型の下部電極の倒壊を防止し、大きなキャパシタ容量を確保できる板状支持体を備えたキャパシタを有する半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法は、コンタクトプラグ１０２が露出する絶縁膜１０１の上に第二窒化膜１０５等を形成した後、第二窒化膜１０５に孔部１７０ｂを形成する工程と、第二酸化膜１０７を形成し、さらに第三酸化膜１０８を形成する工程と、貫通孔１４０を形成する工程と、貫通孔１４０に有底筒状の下部電極１１２を形成するとともに、第二窒化膜１０５の端面に下部電極１１２を接合させる工程と、第三酸化膜１０８等を除去して下部電極１１２を露出させる工程と、下部電極１１２に誘電体膜１１４および上部電極１１５を順次積層する工程を含む。【選択図】図２
2008283026.tif 000002
【特許請求の範囲】
【請求項１】
ストレージノードコンタクトプラグが露出する酸化膜の上に第一窒化膜、第一酸化膜および第二窒化膜を順次積層した後、前記第二窒化膜にエッチング液を流通させるための孔部を形成する工程と、
前記第二窒化膜に第二酸化膜を形成して前記孔部を埋め、さらに前記第二窒化膜の上に第三酸化膜を形成する工程と、
前記第三酸化膜、前記第二酸化膜、前記第二窒化膜、前記第一酸化膜および前記第一窒化膜を貫通して前記ストレージノードコンタクトプラグを露出させる貫通孔を前記孔部と一部重なるように形成する工程と、
前記貫通孔に有底筒状の下部電極を形成するとともに、前記貫通孔の形成により露出された前記第二窒化膜の端面に前記下部電極を接合させる工程と、
エッチングにより前記第三酸化膜、前記第二酸化膜および前記第一酸化膜を除去して、前記下部電極を露出させる工程と、
露出させた前記下部電極に誘電体膜および上部電極を順次積層する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記下部電極を露出させる工程が、エッチングにより前記第三酸化膜を除去するとともに、前記孔部を埋めていた前記第二酸化膜を除去することによって前記孔部を開孔させ、前記孔部を通じてエッチング液を流通させることにより第一酸化膜を除去することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
ストレージノードコンタクトプラグが露出する酸化膜の上に第一窒化膜、第一酸化膜、第二窒化膜および第三酸化膜を順次積層する工程と、
前記第三酸化膜、前記第二窒化膜、前記第一酸化膜および前記第一窒化膜を貫通して前記ストレージノードコンタクトプラグを露出させる貫通孔を形成する工程と、
前記貫通孔に有底筒状の下部電極を形成するとともに、前記貫通孔の形成により露出された前記第二窒化膜の端面に前記下部電極を接合させる工程と、
前記第二窒化膜と前記下部電極との連結部の一部にエッチング液を流通させるための孔部を設ける工程と、
エッチングにより前記第三酸化膜および前記第一酸化膜を除去して、前記下部電極を露出させる工程と、
露出させた前記下部電極に誘電体膜および上部電極を順次積層する工程を含むことを特徴とする半導体装置の製造方法。
【請求項４】
前記下部電極を露出させる工程が、エッチングにより前記第三酸化膜を除去するとともに、前記孔部を通じて、エッチング液を流通させることにより、前記第一酸化膜を除去することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記下部電極に前記誘電体膜および前記上部電極を形成する際に、
前記孔部を通じて、ＣＶＤ用の原料ガスを前記下部電極のストレージノードコンタクトプラグ側に流通させることにより、前記誘電体膜および前記上部電極を形成することを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
下部電極、誘電体膜および上部電極からなる複数のキャパシタを具備してなる半導体装置において、
前記下部電極が有底筒形状とされ、
複数の前記下部電極の上部側面において、各下部電極同士を連結して支持する窒化膜からなる板状支持体が形成され、
前記板状支持体と前記下部電極との連結部において、前記板状支持体に孔部が設けられ、
前記板状支持体において前記孔部は互いに隣接する複数の前記下部電極によって囲まれた領域に設けられ、
前記下部電極および前記板状支持体を前記誘電体膜が覆い囲んで形成され、
前記誘電体膜を前記上部電極が覆い囲んで形成されることを特徴とする半導体装置。
【請求項７】
前記孔部が前記板状支持体に設けられることにより、前記下部電極の上部側面に前記窒化膜が連結されない不連結部が形成され、
前記下部電極において、前記不連結部の前記上部側面に沿う長さが前記連結部の前記上部側面に沿う長さよりも短くされていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記板状支持体の厚みが、２０ｎｍ〜６０ｎｍであることを特徴とする請求項６または請求項７のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタを有する半導体装置の製造方法および半導体装置に関するものであり、特に、シリンダー型キャパシタを有する半導体装置の製造方法および半導体装置に関するものである。
【背景技術】
【０００２】
一般に、ダイナミック・ランダム・アクセス・メモリ（以下、ＤＲＡＭ）の１つのセルは、一つのトランジスタと一つのキャパシタとで構成される。前記キャパシタは、下部電極、誘電体膜および上部電極とで構成される。前記ＤＲＡＭのサイズを縮小するに従い、前記セルの占有面積も小さくなる。この限られた占有面積の中で一定量のキャパシタ容量を得る為には、前記キャパシタの電極構造を３次元化し、電極の表面積を増やすることが必要となる。そこで、前記キャパシタの下部電極を、複数の円柱部を林立させて構成し、その円柱部を覆って、誘電体膜および上部電極を成膜することによって、キャパシタの表面積を増やし、キャパシタの電気容量を増加させる構成が用いられるようになってきた。
さらに、前記円柱部の内部に孔部を設けることによって、内部にも誘電体膜および上部電極を形成し、キャパシタの電気容量を増加させる構成をとるようになってきた。
【０００３】
図１１は、前記キャパシタの下部電極の一例を示す図であって、（ａ）は平面模式図であり、（ｂ）は（ａ）のＢ−Ｂ’線における断面模式図である。
図１１（ａ）から分かるように、前記下部電極５１２は、円柱部５１２ａと底面部５１２ｂから構成されている。また、前記下部電極５１２は複数存在して構成されている。また、図１１（ｂ）から分かるように、前記円柱部５１２ａは、内部に孔部５４０ａを有する筒状である。
前記下部電極５１２の直径に対する円柱高さから規定されるアスペクト比を大きくすると、すなわち、前記下部電極５１２の直径を小さくして、円柱高さを高くすると、限られたセルの占有面積の中に、複数の円柱を形成することができるので、キャパシタの表面積を上げることができ、キャパシタの電気容量を増加させることができる構成となっている。
さらに、下部電極５１２の構成材料の膜厚を薄くすればするほど、孔部５４０ａが広がるので、キャパシタの表面積を上げることができ、キャパシタの電気容量を増加させることができる構成となっている。
【０００４】
図１１（ｂ）に示すように、半導体基板（図面略）上に設けられたＳｉＯ２膜からなる絶縁膜５０１にストレージノードコンタクトプラグ５０２が埋設されている。これと底面部５１２ｂとが連結されて下部電極５１２が形成され、その連結された部分の周辺にＳｉＮ膜からなる絶縁膜５０３が形成されている。
【０００５】
図１２は、前記下部電極５１２の製造工程の一例を示す工程図である。
まず、図１２（ａ）に示すように、酸化膜５０１に、導体からなるストレージノードコンタクトプラグ５０２を形成し、窒化膜５０３を形成し、酸化膜５０４を形成し、下部電極５１２の型となる孔を開孔し、下部電極５１２を形成し、フォトレジスト５１３を塗布、露光、現像して下部電極５１２の必要な部分のみを保護する。
次に、図１２（ｂ）に示すように、ドライエッチングによって下部電極５１２をエッチバックし、隣接する他の下部電極５１２（不図示）と分離する。その後、フォトレジスト５１３をアッシング等で除去する。
さらに、図１２（ｃ）に示すように、下部電極５１２の型として用いた酸化膜５０４をフッ酸処理によって除去し、下部電極５１２を形成する。
【０００６】
図１３は、前記下部電極５１２を用いたキャパシタの断面模式図である。前記キャパシタは、前記筒状の下部電極５１２に誘電体膜５１３を成膜し、さらに上部電極５１４を成膜することによって、形成されている。
その結果、前記下部電極５１２は、下部に設けられたストレージノードコンタクトプラグ５０２のみと導通があり、上部電極５１４と下部電極５１２との間に挟まれた誘電体膜５１３に電荷を蓄えることができる構成となっている。
【０００７】
しかしながら、前記構成によりキャパシタを形成し、表面積を大きくした場合、前記アスペクト比を大きくする必要があるので、物理的安定性に欠ける場合があり、製造工程の途中で、前記柱状の下部電極５１２が倒れる場合があった。
さらに、前記下部電極５１２を筒状として、表面積を大きくする場合には、筒状とした円柱部５１２ａの膜厚を薄くする必要があるため、さらに安定性に欠ける場合があり、製造工程の途中で、前記柱状の下部電極５１２が倒れ、壊れる場合があった。
図１４は、一部の下部電極５１２が倒れ、隣接する下部電極５１２と接触する様子を示した図であって、（ａ）は平面模式図であり、（ｂ）は（ａ）のＣ−Ｃ’線における断面模式図である。図１１と部材の符号番号は同一にして、示してある。
このような状態で、キャパシタを形成すると、電気的なショートを引き起こす場合があり、半導体装置として大きな問題であった。
【０００８】
このような事情を鑑みて、いくつかの提案がされた。たとえば、特許文献１においては、絶縁体梁と呼ばれる支持体を前記下部電極間に形成することによって、前記下部電極を倒さない構成を開示している。また、特許文献２においても同様に、フレームと呼ばれる支持体を前記下部電極間に形成することによって、前記下部電極を倒さない構成を開示している。
【０００９】
たとえば、図１５は、梁６０５を形成したキャパシタの一例を示す図であって、（ａ）は平面模式図であり、（ｂ）は（ａ）のＤ−Ｄ’線における断面模式図である。
当該キャパシタにおいて、下部電極６１２の構成は、図１１および図１２において示した下部電極５１２の構成と一致し、相違点は、梁６０５が形成されてあるか否かのみである。
図１５（ａ）から分かるように、梁６０５は、ライン状に形成され、複数の下部電極６１２の側面を接合して、形成されている。
また、図１５（ｂ）から分かるように、前記梁６０５は、隣接する下部電極６１２の間において、その上部を接合して形成されているので、下部電極６１２が倒れるのを防ぐことができる構造となっている。なお、前記梁６０５は、ＳｉＮ膜により形成されている。
【００１０】
しかし、前記梁６０５を用いても、半導体装置の製造工程におけるウェット処理やそれに伴う乾燥工程で受ける表面張力により、下部電極６１２から梁６０５が剥がれたり、梁６０５自体が曲がったりし、さらには、下部電極６１２が倒れる場合があった。
図１６は、図１５で示したキャパシタの下部電極６１２が、洗浄工程により倒壊した図であって、（ａ）は平面模式図であり、（ｂ）は（ａ）のＥ−Ｅ’線における断面模式図である。図１５と部材の符号番号は同一にして、示してある。複数の下部電極６１２のうち３本が梁６０５から剥がれ、隣接する下部電極６１２に倒れ掛かっているのが分かる。
【００１１】
前記梁６０５の膜厚が厚ければ厚いほど、梁６０５と下部電極６１２との連結部を大きくできるので、倒壊に対する抵抗力が強化される構造となっている。そのため、膜厚を１００ｎｍ〜１５０ｎｍ程度に厚くして、梁６０５の形成を試みた。
図１７および図１８は、梁６０５の膜厚を厚くして、下部電極６１２を形成した製造工程の一例を示す工程図である。
【００１２】
図１７（ａ）は、梁６０５をエッチング形成する時点の製造工程における下部電極形成部分の断面図である。絶縁膜６０５のエッチング断面６０５ａが、その膜厚方向において、傾斜して形成されている。
前記梁６０５を用いて、図１７（ｂ）〜（ｄ）および図１８（ａ）、（ｂ）の工程を行い、下部電極６１２を形成した場合には、図１８（ｃ）に示すように、下部電極６１２の孔部６４０ａは、梁６０５の形成部分においてテーパーとなり、梁６０５より下の領域においては幅狭で形成された。
このように、孔部６４０ａが幅狭となることは、キャパシタの電気容量を低下させるので、キャパシタにとっては特性悪化要因となった。
【００１３】
前記梁６０５の膜厚をさらに厚くした場合には、下部電極６１２の下部において、孔径がより狭くなり、開孔できない場合もあった。
また、無理に垂直形状に、梁６０５をエッチングしようと露光出力を上げると、マスクに用いているフォトレジスト６０６が耐えられず、孔径が広がってしまい、隣接する下部電極６１２との距離が縮まり、ショートしやすい構造となる場合もあった。
【００１４】
さらにまた、窒化膜は比誘電率が７程度あるので、梁６０５の膜厚を厚くした場合には、キャパシタの下部電極６１２間の寄生容量を増加させてしまい、半導体装置の高速動作を阻害するなどの問題を引き起こした。特に、配線を７０ｎｍ以下とした高速動作デバイスの場合に大きな問題となった。
【００１５】
以上を鑑みて、下部電極６１２間の寄生容量を低下させ、半導体装置の高速動作を可能とするために、梁６０５の膜厚をできる限り薄くするとともに、前記梁６０５が容易く下部電極６１２から剥がれたりすることないような梁６０５の構造およびその製造方法を検討することが必要となった。
【特許文献１】特開２００３−１４２６０５号公報
【特許文献２】特開２００３−２９７９５２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明は、キャパシタアレイを構成する複数の筒型の下部電極の倒壊を防止し、大きなキャパシタ容量を確保できる板状支持体を備えたキャパシタを有する半導体装置の製造方法及びその半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明の半導体装置の製造方法は、ストレージノードコンタクトプラグが露出する酸化膜の上に第一窒化膜、第一酸化膜および第二窒化膜を順次積層した後、前記第二窒化膜にエッチング液を流通させるための孔部を形成する工程と、前記第二窒化膜に第二酸化膜を形成して前記孔部を埋め、さらに前記第二窒化膜の上に第三酸化膜を形成する工程と、前記第三酸化膜、前記第二酸化膜、前記第二窒化膜、前記第一酸化膜および前記第一窒化膜を貫通して前記ストレージノードコンタクトプラグを露出させる貫通孔を前記孔部と一部重なるように形成する工程と、前記貫通孔に有底筒状の下部電極を形成するとともに、前記貫通孔の形成により露出された前記第二窒化膜の端面に前記下部電極を接合させる工程と、エッチングにより前記第三酸化膜、前記第二酸化膜および前記第一酸化膜を除去して、前記下部電極を露出させる工程と、露出させた前記下部電極に誘電体膜および上部電極を順次積層する工程を含むことを特徴とする。
【００１８】
本発明の半導体装置の製造方法においては、前記下部電極を露出させる工程が、エッチングにより前記第三酸化膜を除去するとともに、前記孔部を埋めていた前記第二酸化膜を除去することによって前記孔部を開孔させ、前記孔部を通じてエッチング液を流通させることにより前記第一酸化膜を除去することが好ましい。
【００１９】
本発明の半導体装置の製造方法は、ストレージノードコンタクトプラグが露出する酸化膜の上に第一窒化膜、第一酸化膜、第二窒化膜および第三酸化膜を順次積層する工程と、前記第三酸化膜、前記第二窒化膜、前記第一酸化膜および前記第一窒化膜を貫通して前記ストレージノードコンタクトプラグを露出させた貫通孔を形成する工程と、前記貫通孔に有底筒状の下部電極を形成するとともに、前記貫通孔の形成により露出される前記第二窒化膜の端面に前記下部電極を接合させる工程と、前記第二窒化膜と前記下部電極との連結部の一部にエッチング液を流通させるための孔部を設ける工程と、エッチングにより前記第三酸化膜および前記第一酸化膜を除去して、前記下部電極を露出させる工程と、露出させた前記下部電極に誘電体膜および上部電極を順次積層する工程を含むことを特徴とする。
【００２０】
本発明の半導体装置の製造方法においては、前記下部電極を露出させる工程が、エッチングにより前記第三酸化膜を除去するとともに、前記孔部を通じて、エッチング液を流通させることにより、前記第一酸化膜を除去することが好ましい。
【００２１】
本発明の半導体装置の製造方法においては、前記下部電極に前記誘電体膜および前記上部電極を形成する際に、前記孔部を通じて、ＣＶＤ用の原料ガスを前記下部電極のストレージノードコンタクトプラグ側に流通させることにより、前記誘電体膜および前記上部電極を形成することが好ましい。
【００２２】
本発明の半導体装置は、下部電極、誘電体膜および上部電極からなる複数のキャパシタを具備してなる半導体装置において、前記下部電極が有底筒形状とされ、複数の前記下部電極の上部側面において、各下部電極同士を連結して支持する窒化膜からなる板状支持体が形成され、前記板状支持体と前記下部電極との連結部において、前記板状支持体に孔部が設けられ、前記板状支持体において前記孔部は互いに隣接する複数の前記下部電極によって囲まれた領域に設けられ前記下部電極および前記板状支持体を前記誘電体膜が覆い囲んで形成され、前記誘電体膜を前記上部電極が覆い囲んで形成されることを特徴とする。
【００２３】
本発明の半導体装置においては、前記孔部が前記板状支持体に設けられることにより、前記下部電極の上部側面に前記窒化膜が連結されない不連結部が形成され、前記下部電極において、前記不連結部の前記上部側面に沿う長さが前記連結部の前記上部側面に沿う長さよりも短くされていることが好ましい。
【００２４】
本発明の半導体装置においては、前記板状支持体の厚みが２０ｎｍ〜６０ｎｍであることが好ましい。
【発明の効果】
【００２５】
本発明によれば、キャパシタアレイを構成する複数の筒型の下部電極の倒壊を防止し、大きなキャパシタ容量を確保できる板状支持体を備えたキャパシタを有する半導体装置の製造方法及びその半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２６】
本発明を実施形態である半導体装置および半導体装置の製造方法の一例について、以下の実施形態に基づいて具体的に説明する。しかし、本発明はこれらの実施形態にのみ限定されるものではない。
【００２７】
（実施形態１）
本発明の実施形態である半導体装置の製造方法の一例について説明する。
図１、図２は、前記半導体装置の製造方法を示す工程断面図であって、前記半導体装置のキャパシタアレイを構成する複数の下部電極のうち、一つのキャパシタの製造工程の一例を示す工程断面図である。また、図３は、図１（ｂ）に示す製造工程終了時点の平面模式図である。
以下、前記製造工程を順に追って説明する。
【００２８】
（孔部形成工程）
まず、半導体基板（図示略）の上に、熱酸化法などを用いて、酸化膜１０１を形成する。次に、前記酸化膜１０１に、通常のリソグラフィー技術とドライエッチング技術、および成膜技術を用いて、導電性の高い金属および合金などの導体からなるストレージノードコンタクトプラグ１０２を埋設する。さらに、ケミカル・ベイパー・デポジッション（以下、ＣＶＤ）法（ＬＰ−ＣＶＤ法又は、ＰＥ−ＣＶＤ法などを含む。以下、同じ）など通常の成膜手法を用いて、第一窒化膜１０３、第一酸化膜１０４、第二窒化膜１０５をこの順序で成膜し、最後に、フォトレジスト１０６を塗布する。さらに、通常のリソグラフィー技術とドライエッチング技術を用いて、前記フォトレジスト１０６および第二窒化膜１０５に、エッチング液を流通させるための孔部１７０をパターニング形成する。
図１（ａ）は、この製造工程終了時点のキャパシタの工程断面図である。
【００２９】
次に、前記フォトレジスト１０６を除去することによって、前記第二窒化膜１０５からなる板状支持体１２０を表出する。図１（ｂ）は、この製造工程終了時点のキャパシタの工程断面図である。前記第二窒化膜１０５に孔部１７０が設けられ、板状支持体１２０が形成されている。前記板状支持体１２０の下層には、第一酸化膜１０４が充填されている。さらに、図３は、この製造工程終了時点のキャパシタを上面から見た図である。連続した一つの前記板状支持体１２０には、前記孔部１７０が複数点在して形成されている。前記孔部１７０を介して、下層に充填されている第一酸化膜１０４が見える。
【００３０】
（酸化膜形成工程）
次に、ＣＶＤ法など通常の成膜手法を用いて、前記孔部１７０を埋めるようにして第二酸化膜１０７を形成する。この際、前記第二酸化膜１０７は、前記第二窒化膜１０５の上面に形成されてもかまわない。その後、前記第二酸化膜１０７の表面をケミカル・メカニカル・ポリッシング（以下、ＣＭＰ）技術を用いて平坦化する。さらに、ＣＶＤ法など通常の成膜手法を用いて、平坦化された前記第二酸化膜１０７の上に、第三酸化膜１０８を形成する。なお、本発明の実施形態においては、前記第二窒化膜１０５の膜厚を薄く形成するので、前記孔部１７０の深さは浅く、前記第二窒化膜１０５による段差は小さくなる。そのため、後の製造工程に影響が少なければ、このＣＭＰによる前記第二酸化膜１０７の平坦化工程、および前記第三酸化膜１０８の形成工程を省略してもかまわない。
図１（ｃ）は、この製造工程終了時点のキャパシタの工程断面図である。
【００３１】
（貫通孔形成工程）
次に、ＣＶＤ法など通常の成膜手法を用いて、前記第三酸化膜１０８の上面にカーボン膜１０９を形成する。さらに、中間マスク層１１０を形成した後、フォトレジスト１１１を塗布した後、通常のリソグラフィー技術とドライエッチング技術を用いて、前記フォトレジスト１１１に、下部電極形成のための貫通孔１４０をパターニング形成する。
図１（ｄ）は、この製造工程終了時点のキャパシタの工程断面図である。
【００３２】
次に、通常のリソグラフィー技術とドライエッチング技術を用いて、パターニングしたフォトレジスト１１１をマスクとして用いて、中間マスク層１１０をエッチングする。さらに、エッチングされた前記中間マスク層１１０をマスクとして用いて、カーボン膜１０９をエッチングする。さらに、続いて、エッチングされた前記カーボン膜１０９をマスクとして用いて、前記第三酸化膜１０８、前記第二酸化膜１０７、前記第二窒化膜１０５、前記第一酸化膜１０４、前記第一窒化膜１０３を、この順序でエッチングして、前記ストレージノードコンタクトプラグ１０２に到る、下部電極を形成するための貫通孔１４０を形成する。
図２（ａ）は、この製造工程終了時点のキャパシタの工程断面図である。
【００３３】
本発明の実施形態においては、前記第二窒化膜１０５の膜厚を薄く形成しているので、容易にエッチング加工を行うことができ、ほぼ垂直な形状で前記第二窒化膜１０５をエッチングすることが可能である。
なお、前記第一酸化膜１０４は、わずかにテーパーがつき形成されている。本発明においては、問題とならない程度のテーパーであるが、必要があれば、前記第一酸化膜１０４に不純物を含有させることにより、前記第一酸化膜１０４の組成を深さ方向に変えるなどの手法をとることにより、エッチングレートを制御することができ、垂直な形状で前記第一酸化膜１０４をエッチングすることも可能である。
【００３４】
（下部電極形成工程）
次に、導電性の高い金属又は合金等からなる導体を用いて下部電極１１２を形成する。具体的には、スパッタ法、ＣＶＤ法、またはアトミック・レイヤー・デポジッション（以下、ＡＬＤ）法等を用いて、前記貫通孔１４０の表面および、前記第三酸化膜１０８の表面に、チタン（以下、Ｔｉ）を膜厚１０ｎｍで成膜した後、窒化チタン（以下、ＴｉＮ）を膜厚１０ｎｍで成膜し、合計膜厚２０ｎｍのＴｉ／ＴｉＮの２層構造からなる合金薄膜１９５を形成する。
前記合金薄膜１９５は、前記貫通孔１４０に露出した前記第二窒化膜１０５と連結部１８０において連結される。また、前記貫通孔１４０は、前記合金薄膜１９５の膜厚だけ孔径が小さくなる。以下、この孔を貫通孔１４０ａと呼称する。
【００３５】
次に、前記第三酸化膜１０８の上面および前記貫通孔１４０ａの内部に形成された前記合金薄膜１９５の上に、フォトレジスト１１３を塗布した後、前記貫通孔１４０ａの内部に充填された前記フォトレジスト１１３のみを残すように、露光・現像処理を行う。前記フォトレジスト１１３は、次のエッチング処理工程で表面部分の前記合金薄膜１９５を除去する際、前記貫通孔１４０ａ内の前記合金薄膜１９５を保護する役目を有する。
図２（ｂ）は、この製造工程終了時点のキャパシタの工程断面図である。
【００３６】
次に、ドライエッチングを行い、前記第三酸化膜１０８の上面に形成された前記合金薄膜１９５をエッチング除去する。その後、前記貫通孔１４０ａに充填されていた前記フォトレジスト１１３をアッシング除去することにより、前記貫通孔１４０の内壁面および底面に前記合金薄膜１９５からなる下部電極１１２が形成される。
図２（ｃ）は、この製造工程終了時点のキャパシタの工程断面図である。
【００３７】
（酸化膜除去工程）
次に、前記下部電極１１２を形成した表面に、フッ酸水溶液などのエッチング液を流通させ、前記第三酸化膜１０８、前記第二酸化膜１０７、前記第一酸化膜１０４を除去する。前記エッチング液は、まず、最表面の前記第三酸化膜１０８を溶解除去するとともに、前記下部電極１１２の貫通孔１４０ａの内壁面および底面の不純物を溶解する。さらに、前記孔部１７０に充填された前記第二酸化膜１０７を溶解除去することにより、前記下部電極１１２との不連結部１９０を形成した孔を表出させる。以下、この孔を孔部１７０ｂと呼称する。この前記孔部１７０ｂから前記エッチング液を流通させ、内部に充填された前記第一酸化膜１０４を溶解除去する。なお、前記エッチング液を流通させる部分は、前記第二窒化膜１０５、前記第一窒化膜１０３および前記下部電極１１２で取り囲まれた領域となり、半導体基板に設けられた酸化膜１０１を溶解除去することはない。
図２（ｄ）は、この製造工程終了時点のキャパシタの工程断面図である。
【００３８】
（誘電体膜および上部電極形成工程）
前記下部電極１１２、第一窒化膜１０２および第二窒化膜１０５の表面に、誘電体膜１１４が積層され、さらに前記誘電体膜１１４の表面に上部電極１１５が積層され、キャパシタが形成される。前記キャパシタは、前記上部電極１１５と前記下部電極１１２との間に挟まれた前記誘電体膜１１４に電荷を蓄えることができる構成となる。
図２（ｅ）は、この製造工程終了時点のキャパシタの工程断面図である。
【００３９】
（実施形態２）
次に、本発明の実施形態である半導体装置の製造方法の別の一例について説明する。
図４、図５は、本発明の実施形態である半導体装置の製造方法の別の一例を示す工程断面図であって、前記半導体装置のキャパシタアレイのうち、一つのキャパシタの製造工程の一例を示す断面図である。ここで、孔部形成工程を、初期工程から最終工程へ移動した他は、実施形態１と同様にして、キャパシタを形成する。
以下、前記製造工程を順に追って説明する。また、実施形態１と共通の部材については、同一の符号を用いて説明する。
【００４０】
（酸化膜形成工程）
まず、半導体基板（図示略）の上に、熱酸化などの手法により酸化膜１０１を形成する。次に、前記酸化膜１０１に、通常のリソグラフィー技術とドライエッチング技術、および成膜技術を用いて、導電性の高い金属および合金などの導体からなるストレージノードコンタクトプラグ１０２を埋設する。さらにＣＶＤ法など通常の成膜手法を用いて、第一窒化膜１０３、第一酸化膜１０４、第二窒化膜１０５をこの順序で成膜する。
【００４１】
さらに、ＣＶＤ法など通常の成膜手法を用いて、前記第二窒化膜１０５の上に、第三酸化膜１０８を形成する。次に、ＣＶＤ法など通常の成膜手法を用いて、前記第三酸化膜１０８の上面にカーボン膜１０９を形成する。さらに、中間マスク層１１０を形成した後、フォトレジスト１１１を塗布した後、通常のリソグラフィー技術とドライエッチング技術を用いて、前記フォトレジスト１１１に、下部電極形成のための貫通孔１４０をパターニング形成する。
図４（ａ）は、この製造工程終了時点のキャパシタの工程断面図である。
【００４２】
（貫通孔形成工程）
次に、通常のリソグラフィー技術とドライエッチング技術を用いて、パターニングした前記フォトレジスト１１１をマスクとして用いて、前記中間マスク層１１０をエッチングする。さらに、エッチングされた前記中間マスク層１１０をマスクとして用いて、前記カーボン膜１０９をエッチングする。
図４（ｂ）は、この製造工程終了時点のキャパシタの工程断面図である。
【００４３】
さらに、続いて、エッチングされた前記カーボン膜１０９をマスクとして用いて、前記第三酸化膜１０８、前記第二窒化膜１０５、前記第一酸化膜１０４、この順序でエッチングして、前記貫通孔１４０を深くして、前記第一窒化膜１０３に到る孔とする。
図４（ｃ）は、この製造工程終了時点のキャパシタの工程断面図である。
さらに、前記第一酸化膜１０４をマスクとして用いて、前記第一窒化膜１０３をエッチングして、前記貫通孔１０４を前記ストレージノードコンタクトプラグ１０２に到る孔とする。
【００４４】
（下部電極形成工程）
次に、導電性の高い金属又は合金等からなる導体を用いて下部電極１１２を形成する。具体的には、スパッタ法、ＣＶＤ法、またはＡＬＤ法等を用いて、前記貫通孔１４０の表面および、前記第三酸化膜１０８の表面に、Ｔｉを膜厚１０ｎｍで成膜した後、ＴｉＮを膜厚１０ｎｍで成膜し、合計膜厚２０ｎｍのＴｉ／ＴｉＮの２層構造からなる合金薄膜１９５を形成する。前記合金薄膜１９５は、前記貫通孔１４０に露出した前記第二窒化膜１０５と連結部１８０において連結される。また、前記貫通孔１４０は、前記合金薄膜１９５の膜厚だけ孔径が小さくなる。以下、この孔を貫通孔１４０ａと呼称する。
【００４５】
次に、前記第三酸化膜１０８の上面および前記貫通孔１４０ａの内部に形成された前記合金薄膜１９５の上に、フォトレジスト１１３を塗布した後、前記貫通孔１４０ａの内部に充填された前記フォトレジスト１１３のみを残すように、露光・現像処理を行う。前記フォトレジスト１１３は、次のエッチング処理工程で表面部分の前記合金薄膜１９５を除去する際、前記貫通孔１４０ａ内の前記合金薄膜１９５を保護する役目を有する。
図４（ｄ）は、この製造工程終了時点のキャパシタの工程断面図である。
【００４６】
次に、ドライエッチングを行い、前記第三酸化膜１０８の上面に形成された前記合金薄膜１９５をエッチング除去する。その後、前記貫通孔１４０ａに充填されていた前記フォトレジスト１１３をアッシング除去することにより、前記貫通孔１４０の内壁面および底面に前記合金薄膜１９５からなる下部電極１１２が形成される。
図５（ａ）は、この製造工程終了時点のキャパシタの工程断面図である。
【００４７】
（孔部形成工程）
まず、フォトレジスト１１３を基板表面に塗布する。次に、通常のリソグラフィー技術とドライエッチング技術を用いて、前記フォトレジスト１１３に、孔部１７０のマスクを用いてパターニング形成する。前記孔部１７０をエッチングすると、前記貫通孔１４０ａの内部のフォトレジストを深くエッチングするが、前記第三酸化膜１０８はエッチングできないので、深さが深い孔である孔部１７０ａと深さが浅い孔である孔部１７０ｂとが形成される。
図５（ｂ）は、この製造工程終了時点のキャパシタの工程断面図である。
【００４８】
さらに、前記フォトレジスト１１３をマスクとして、通常のリソグラフィー技術とドライエッチング技術を用いて、エッチングすると、前記孔部１７０ａは、もはやエッチングされないが、孔部１７０ｂにおいては、前記第三酸化膜１０８がエッチングされ、次に前記第二窒化膜１０５がエッチングされ、さらに前記第一酸化膜１０４の一部がエッチングされる。また、このとき、前記下部電極１１２の一部もわずかにエッチングされる。
図５（ｃ）は、この製造工程終了時点のキャパシタの工程断面図である。
【００４９】
（板状支持体形成工程）
次に、まず、前記フォトレジスト１１３を除去する。さらに、前記下部電極１１２を形成した表面に、フッ酸水溶液などのエッチング液を流通させ、前記第三酸化膜１０８、前記第一酸化膜１０４を除去する。前記エッチング液は、まず、最表面の前記第三酸化膜１０８を溶解除去するとともに、前記下部電極１１２の貫通孔１４０ａの内壁面および底面の不純物を溶解する。前記孔部１７０ｂから前記エッチング液を流通させ、内部に充填された前記第一酸化膜１０４を溶解除去する。なお、前記エッチング液を流通させる部分は、前記第二窒化膜１０５、前記第一窒化膜１０３および前記下部電極１１２で取り囲まれた領域となり、半導体基板に設けられた酸化膜１０１を溶解除去することはない。
図５（ｄ）は、この製造工程終了時点のキャパシタの工程断面図である。
【００５０】
（誘電体膜および上部電極形成工程）
前記下部電極１１２、第一窒化膜１０２および第二窒化膜１０５の表面に、誘電体膜１１４が積層され、さらに前記誘電体膜１１４の表面に上部電極１１５が積層され、キャパシタが形成される。前記キャパシタは、前記上部電極１１５と前記下部電極１１２との間に挟まれた前記誘電体膜１１４に電荷を蓄えることができる構成となる。
図５（ｅ）は、この製造工程終了時点のキャパシタの工程断面図である。
【００５１】
（実施形態３）
図６は、本発明の実施形態である半導体装置の一例を示す図であって、（ａ）は前記半導体装置におけるキャパシタアレイの下部電極の平面模式図であり、（ｂ）は（ａ）のＡ−Ａ’線における断面模式図である。また、実施形態１と共通の部材については、同一の符号を用いて説明する。
【００５２】
図６（ａ）に示すように、下部電極１１２は、一つのキャパシタアレイの中に複数存在している。前記下部電極１１２は、筒部１１２ａと底面部１１２ｂとから構成されている。前記筒部１１２ａには、貫通孔１４０ａが設けられている。また、前記複数の下部電極１１２の間には、第二窒化膜１０５からなる板状支持体１２０が形成されている。さらに、前記板状支持体１２０には、複数の孔部１７０ｂが形成されている。前記複数の下部電極１１２は、連結部１８０を介して前記板状支持体１２０に連結され、固定されている。そのため、前記下部電極１１２が前記板状支持体１２０から離れることはできない構成となっている。
【００５３】
前記孔部１７０ｂは、前記第二窒化膜１０５を前記下部電極１１２の直径とほぼ同じ大きさで開孔されている。また、前記孔部１７０ｂは、３つの下部電極１１２を１ユニットとして、その中心部に位置するように配置されている。前記孔部１７０ｂを介して、底面に形成された第一窒化膜１０３が見えている。
【００５４】
また、図６（ｂ）に示すように、前記下部電極１１２は、筒部１１２ａと底面部１１２ｂとから形成されている。前記筒部１１２ａには、貫通孔１４０ａが設けられている。前記底面部１１２ｂは、ストレージノードコンタクトプラグ１０２と連結され、導通が取れる構成となっている。前記ストレージノードコンタクトプラグ１０２は、半導体基板（図面略）上に設けられた第一窒化膜１０１に埋設されている。また、前記底面部１１２ｂの周囲には第一窒化膜１０３が形成されている。前記第一窒化膜１０３は、前記下部電極１１２の下部側面を一部覆うようにして形成され、前記下部電極１１２を下部において支えている。さらに、前記第二窒化膜１０５からなる板状支持体１２０が水平方向に形成され、下部電極１１２の上部側面に設けられた連結部１８０において複数の下部電極１１２同士を連結し、前記下部電極１１２を上部において支えている。
前記板状支持体１２０には、孔部１７０ｂが設けられている。前記孔部１７０ｂが設けられることにより、連結部１８０に連通する前記板状支持体１２０の一部が除去され、不連結部１９０が形成されている。
【００５５】
前記下部電極１１２において、前記不連結部１９０の長さが前記連結部１８０の長さよりも短くなるようにされていることが好ましい。前記不連結部１９０の長さが、前記連結部１８０の長さよりも長い場合には、何らかの要因により、力が加わったときに、前記下部電極１１２が前記板状支持体１２０から外れ、隣接する下部電極１１２に倒れ掛かるおそれがあるためである。前記何らかの要因としては、洗浄工程の表面張力などを挙げることができる。
【００５６】
前記板状支持体１２０の膜厚は、２０ｎｍ〜６０ｎｍとするのが好ましい。膜厚が薄く形成されているので、キャパシタの寄生容量を小さくすることができ、半導体装置の高速動作を可能とすることができるためである。さらに、開孔の作成の際にも、作業性を高くすることができる。また、この程度に薄い場合には、エッチング加工が容易となり、ほぼ垂直な形状にエッチング可能となるためである。
前記膜厚が２０ｎｍ未満では、膜厚が薄すぎるので、何らかの物理的負荷が加わったときに、たやすく崩壊する。また、逆に、前記膜厚６０ｎｍ超では、膜厚が厚すぎるので、孔部を形成するエッチングの制御が困難となり、開孔の作業性が悪くなる。
【００５７】
前記下部電極１１２の前記筒部１１２ａの直径と高さから規定されるアスペクト比を大きくすると、すなわち、前記筒部１１２ａの直径を小さくして、前記筒部１１２ａの高さを高くすると、一定の占有面積の中に、前記筒部１１２ａの高さが高く、前記筒部１１２ａの直径が小さい前記下部電極１１２を、一定面積のキャパシタアレイ形成領域に数多く林立させることが可能となり、前記キャパシタアレイ形成領域内での、キャパシタアレイの表面積を増やすことができ、キャパシタアレイの電気容量を増加させることができる。
さらに下部電極１１２の前記筒部１１２ａの膜厚を薄くすることにより、貫通孔１４０ａの直径を大きくすることができ、キャパシタアレイの表面積を増やすことができ、キャパシタアレイの電気容量を増加させることができる。
【００５８】
（実施形態４）
次に、本発明の実施形態である半導体装置の別の一例について説明する。
実施形態３で示した孔部１７０の代わりに、形状および大きさが異なる孔部１７１を形成する他は、実施形態３と同様にして、キャパシタを形成する。以下、実施形態３と共通の部材については、同一の符号を用いて説明する。
【００５９】
図７は、実施形態１と同様の製造方法を用いて前記孔部１７１を形成し、フォトレジスト１０６を除去し、第二窒化膜１０５からなる板状支持体１２０を表出させた時点の平面模式図である。前記板状支持体１２０に、楕円形の形状の前記孔部１７１が複数形成されている。前記孔部１７１を介して、下層に形成されている第一酸化膜１０４が見えている。
【００６０】
図８は、前記板状支持体１２０に複数の下部電極１１２を形成した時点の平面模式図である。前記下部電極１１２と連結部１８０を介して前記第二窒化膜１０５からなる前記板状支持体１２０が形成されている。なお、前記下部電極１１２は、それぞれ断面形状がドーナツ状の筒部１１２ａと底面部１１２ｂとから構成されている。前記孔部１７１ｂからは、下層に形成されている第一窒化膜１０３が見えている。
【００６１】
前記第二窒化膜１０５に形成された前記孔部１７１ｂは、４つの前記下部電極１１２を１ユニットとして、その中心部に配置されている。また、前記孔部１７１ｂの面積は下部電極の断面積のほぼ２倍の大きさで形成されている。前記孔部１７１ｂを介して、底面に形成された前記第一絶縁膜１０３が見えている。
前記孔部１７１ｂの面積を、前記孔部１７０ｂの面積より大きくしているので、エッチング液による前記第一酸化膜の溶解除去のスピードを上げることができ、その作業効率を向上させることができる。また、同時に、前記誘電体膜１１４、前記上部電極１１５の成膜スピードを上げることができ、その作業効率を向上させることができる。
さらに、前記板状支持体１２０と前記下部電極１１２との間の連結部１８０の長さが前記不連結部１９０の長さよりも長いので、何らかの物理的な力によって、前記連結部１８０の接合が容易に外れることはなく、下部電極１１２が隣接する下部電極１１２に倒れ掛かるということも容易には起こらない。
【００６２】
（実施形態５）
次に、本発明の実施形態である半導体装置のさらに別の一例について説明する。
実施形態３で示した前記孔部１７０の代わりに、さらに別の大きさおよび形を有する孔部１７２を形成する他は、実施形態３と同様にして、キャパシタを形成する。以下、実施形態１と共通の部材については、同一の符号を用いて説明する。
【００６３】
図９は、実施形態１と同様の製造方法を用いて前記孔部１７２を形成し、フォトレジスト１０６を除去し、第二窒化膜１０５からなる板状支持体１２０を表出させた時点の平面模式図である。前記板状支持体１２０に、楕円形の形状の前記孔部１７２が複数形成されている。前記孔部１７２を介して、下層に形成されている第一酸化膜１０４が見えている。
【００６４】
図１０は、前記板状支持体１２０に複数の前記下部電極１１２を形成した時点の平面模式図である。前記下部電極１１２と連結部１８０を介して前記第二窒化膜１０５からなる前記板状支持体１２０が形成されている。なお、前記下部電極１１２は、それぞれ断面形状がドーナツ状の前記筒部１１２ａと底面部１１２ｂとから構成されている。前記孔部１７２ｂからは、下層に形成されている前記第一窒化膜１０３が見えている。
【００６５】
前記第二窒化膜１０５に形成された前記孔部１７２ｂは、６つの下部電極１１２を１ユニットとして、その中心部に配置されている。また、前記孔部１７２ｂの面積は下部電極の断面積のほぼ３倍の大きさで形成されている。前記孔部１７２ｂを介して、底面に形成された前記第一絶縁膜１０３が見えている。
前記孔部１７２ｂの面積を、前記孔部１７０ｂの面積よりさらに大きくしているので、エッチング液による前記第一酸化膜の溶解除去のスピードをさらに上げることができ、その作業効率をより向上させることができる。また、同時に、前記誘電体膜１１４、前記上部電極１１５の成膜スピードをさらに上げることができ、その作業効率をより向上させることができる。
さらに、前記板状支持体１２０と前記下部電極１１２との間の連結部１８０の長さが前記不連結部１９０の長さよりも長いので、何らかの物理的な力によって、前記連結部１８０の接合が容易に外れることはなく、下部電極１１２が隣接する下部電極１１２に倒れ掛かるということも容易には起こらない。
【００６６】
なお、前記孔部１７０ｂ、１７１ｂおよび１７２ｂの大きさ、形状および位置は、先に記載した大きさ、形状および位置に限定されるものではない。前記エッチング液を流通させることができ、また、ＣＶＤ法などを用いて下部電極を安定して支えることができるものであれば良い。
【００６７】
また、前記下部電極１１２は、有底筒状の形状として形成したが、円柱状の形状として形成してもかまわない。
【００６８】
本発明の半導体装置の製造方法は、前記第二窒化膜にエッチング液を流通させるための孔部を形成する工程を含んでいるので、下部電極構造に充填された酸化膜を前記孔部から流通させ、容易に溶解除去することができる。
【００６９】
また、本発明の半導体装置の製造方法は、前記孔部からＣＶＤ法の原料ガスを効果的に流通させ、前記下部電極の表面に誘電体膜および上部電極を制御よく成膜することができる。
【００７０】
本発明の半導体装置の製造方法は、貫通孔に有底筒状の下部電極を形成するとともに、前記貫通孔の形成により露出された窒化膜の端面に前記下部電極を接合させる工程を含んでいるので、前記窒化膜からなる板状支持体と前記下部電極の上部側面とを連結させ、下部電極が容易に倒壊しない構造とすることができる。
【００７１】
本発明の半導体装置の製造方法は、貫通孔を形成する工程と、孔部を設ける工程とを有するので、前記貫通孔の位置と前記孔部の位置とを制御良く構成配置することができるので、エッチング液を流通させる孔部を有し、かつ下部電極を支持する役目を有する板状支持体として最適な孔部を形成配置させることができる。
【００７２】
本発明の半導体装置は、下部電極が有底筒形状であり、複数の前記下部電極が林立してキャパシタアレイを構成するので、下部電極の表面積を大きくし、電気容量を高めたキャパシタアレイとすることができる。
【００７３】
また、本発明の半導体装置は、キャパシタアレイに連続した一つの板状支持体を設けて、複数の前記下部電極の上部側面を支持する構成なので、前記板状支持体が壊れるおそれを少なくすることができる。
【００７４】
本発明の半導体装置は、孔部の形成にともない、下部電極の上部側面に不連結部が形成されるが、前記不連結部の長さが連結部の長さよりも短くなるようにされているので、製造工程における何らかの要因、たとえば、洗浄工程の表面張力が加わったとしても、前記板状支持体から前記下部電極が簡単に外れることはない。
【００７５】
本発明の半導体装置は、複数の下部電極の上部側面には、窒化膜が設けられ、前記窒化膜が前記下部電極同士を連結することにより前記下部電極を支える板状支持体を形成しているので、容易に前記下部電極を倒壊させることがない。
【００７６】
さらに、本発明の実施形態である半導体装置の製造方法においては、下部電極が倒壊することを防ぐことができるので、下部電極のショートや破壊を抑止することが可能となる。
【００７７】
本発明の実施形態である半導体装置は、前記板状支持体の膜厚が２０ｎｍ〜６０ｎｍと薄いので、下部電極間に寄生容量を蓄積することがなく、半導体装置を高速で駆動させることができる。特に、配線幅を７０ｎｍ以下で形成した半導体装置の場合には、特に効果的に用いることができる。
【産業上の利用可能性】
【００７８】
本発明は、ＤＲＡＭメモリセルもしくはパワーＭＯＳ等を用いる半導体産業および前記半導体装置を用いる電子情報産業等において産業上の利用可能性がある。
【図面の簡単な説明】
【００７９】
【図１】本発明の実施形態である半導体装置の製造工程の一例を示す工程図である。
【図２】本発明の実施形態である半導体装置の製造工程の一例を示す工程図である。
【図３】本発明の実施形態である板状支持体の一例を示す平面模式図である。
【図４】本発明の実施形態である半導体装置の製造工程の一例を示す工程図である。
【図５】本発明の実施形態である半導体装置の製造工程の一例を示す工程図である。
【図６】本発明の実施形態である半導体装置の一例を説明する図であって、（ａ）は平面模式図であり、（ｂ）は（ａ）のＡ−Ａ’線における拡大断面図である。
【図７】本発明の実施形態である板状支持体の別の一例を示す平面模式図である。
【図８】本発明の実施形態である半導体装置の一例を説明する平面模式図である。
【図９】本発明の実施形態である板状支持体のさらに別の一例を示す平面模式図である。
【図１０】本発明の実施形態である半導体装置の一例を説明する平面模式図である。
【図１１】従来の下部電極の一例を示す図であって、（ａ）は平面模式図、（ｂ）は（ａ）のＢ−Ｂ’線における断面模式図である。
【図１２】従来の下部電極の製造工程の一例を示す工程図である。
【図１３】従来のキャパシタの一例を示す断面模式図である。
【図１４】従来の下部電極の一例を示す図であって、（ａ）は平面模式図、（ｂ）は（ａ）のＣ−Ｃ’線における断面模式図である。
【図１５】従来の下部電極の一例を示す図であって、（ａ）は平面模式図であり、（ｂ）は（ａ）のＤ−Ｄ’線における断面模式図である。
【図１６】従来の下部電極の一例を示す図であって、（ａ）は平面模式図であり、（ｂ）は（ａ）のＥ−Ｅ’線における断面模式図である。
【図１７】従来の下部電極の製造工程の一例を示す工程図である。
【図１８】従来の下部電極の製造工程の一例を示す工程図である。
【符号の説明】
【００８０】
１０１…酸化膜、１０２…ストレージノードコンタクトプラグ、１０３…第一窒化膜、１０４…第一酸化膜、１０５…第二窒化膜、１０７…第二酸化膜、１０８…第三酸化膜、１０９…カーボン膜、１１０…中間マスク層、１１１…フォトレジスト、１１２…下部電極、１１２ａ…筒部、１１２ｂ…底面部、１１３…フォトレジスト、１１４…誘電体膜、１１５…上部電極、１２０…板状支持体、１４０、１４０ａ…貫通孔、１７０、１７１、１７２、１７０ａ、１７０ｂ、１７１ｂ、１７２ｂ…孔部、１８０…連結部、１９０…不連結部、１９５…合金薄膜、
５０１…絶縁膜、５０２…ストレージノードコンタクトプラグ、５０３…窒化膜、５０４…酸化膜、５１２…下部電極、５１２ａ…円柱部、５１２ｂ…底面部、５１３…フォトレジスト、５１４…誘電体膜、５１５…上部電極、５４０ａ…孔部、
６０１…絶縁膜、６０２…ストレージノードコンタクトプラグ、６０３…窒化膜、６０４…酸化膜、６０５…梁、６０６…フォトレジスト、６０７…酸化膜、６０８…酸化膜、６０９…カーボン膜、６１０…中間マスク層、６１１…フォトレジスト、６１２…下部電極、６１２ａ…円柱部、６１２ｂ…底面部、６１３…フォトレジスト、６１４…誘電体膜、６１５…上部電極、６４０ａ…孔部。
【図１】
2008283026.tif 000003
【図２】
2008283026.tif 000004
【図３】
2008283026.tif 000005
【図４】
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【図５】
2008283026.tif 000007
【図６】
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【図７】
2008283026.tif 000009
【図８】
2008283026.tif 000010
【図９】
2008283026.tif 000011
【図１０】
2008283026.tif 000012
【図１１】
2008283026.tif 000013
【図１２】
2008283026.tif 000014
【図１３】
2008283026.tif 000015
【図１４】
2008283026.tif 000016
【図１５】
2008283026.tif 000017
【図１６】
2008283026.tif 000018
【図１７】
2008283026.tif 000019
【図１８】
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