(57)【要約】【課題】小型化が可能なＡＤ変換回路および光検出装置を提供する。【解決手段】ＡＤ変換回路２０は、差動増幅部２１、第１可変容量部２２Ａ、第２可変容量部２２Ｂ、比較部２３、接続制御部２４、第１帰還部２５Ａおよび第２帰還部２５Ｂを備える。差動増幅部２１の第１出力端子および第２出力端子から差動信号として出力された電圧値は、逐次比較型ＡＤ変換回路（第１可変容量部２２Ａ，第２可変容量部２２Ｂ，比較部２３および接続制御部２４からなる。）により、６ビットのデジタル値に変換されて出力される。第１共通点Ｐ１と第２共通点Ｐ２との間の電位差は、第１帰還部２５Ａおよび第２帰還部２５Ｂにより差動増幅部２１に帰還されて、再び、逐次比較型ＡＤ変換回路により、６ビットのデジタル値に変換されて出力される。【選択図】図２
2008066986.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２の入力端子ならびに第１および第２の出力端子を有するアンプと，第１〜第４の容量素子と，第１〜第４のスイッチとを含み、前記第１スイッチの一端が前記第１容量素子を介して前記アンプの前記第１入力端子に接続され、前記第２スイッチの一端が前記第２容量素子を介して前記アンプの前記第２入力端子に接続され、前記第３スイッチおよび前記第３容量素子が前記アンプの前記第１入力端子と前記第１出力端子との間に並列的に設けられ、前記第４スイッチおよび前記第４容量素子が前記アンプの前記第２入力端子と前記第２出力端子との間に並列的に設けられた差動増幅部と、
互いに異なる容量値（Ｃ，…，２n-1Ｃ，…，２N-1Ｃ）を有するＮ個の容量素子を含み、前記Ｎ個の容量素子それぞれの一端が第１接続切替手段により前記アンプの前記第１出力端子，第１基準電位または第２基準電位に接続され、前記Ｎ個の容量素子それぞれの他端が第１共通点に接続された第１可変容量部と、
互いに異なる容量値（Ｃ，…，２n-1Ｃ，…，２N-1Ｃ）を有するＮ個の容量素子を含み、前記Ｎ個の容量素子それぞれの一端が第２接続切替手段により前記アンプの前記第２出力端子，前記第１基準電位または前記第２基準電位に接続され、前記Ｎ個の容量素子それぞれの他端が第２共通点に接続された第２可変容量部と、
前記第１および第２の共通点それぞれの電位を入力して大小比較し、当該比較結果を表す比較信号を出力する比較部と、
前記比較部から出力された比較信号を入力し、その比較信号に基づいて、前記第１および第２の共通点それぞれの電位の差が小さくなるように、前記第１および第２の接続切替手段それぞれによる接続切替を制御するとともに、前記第１および第２の接続切替手段それぞれにおける接続状態を表すＮビットのデジタル値を出力する接続制御部と、
第１帰還容量素子および第１帰還スイッチを含み、前記第１帰還容量素子の一端が前記第１帰還スイッチを介して前記第１共通点に接続され、前記第１帰還容量素子の他端が前記アンプの前記第１入力端子に接続された第１帰還部と、
第２帰還容量素子および第２帰還スイッチを含み、前記第２帰還容量素子の一端が前記第２帰還スイッチを介して前記第２共通点に接続され、前記第２帰還容量素子の他端が前記アンプの前記第２入力端子に接続された第２帰還部と、
を備えることを特徴とするＡＤ変換回路（ただし、Ｎは２以上の整数、ｎは１以上Ｎ以下の整数）。
【請求項２】
前記差動増幅部が、第５スイッチおよび電源を更に含み、前記電源が前記第５スイッチを介して前記第２スイッチと前記第２容量素子との接続点に接続されている、ことを特徴とする請求項１記載のＡＤ変換回路。
【請求項３】
入射光量に応じた量の電荷を発生するフォトダイオードと、
前記フォトダイオードで発生した電荷を入力し蓄積して当該蓄積電荷量に応じた電圧値を出力端から出力する積分回路と、
請求項１または請求項２に記載のＡＤ変換回路と、
を備え、
前記ＡＤ変換回路に含まれる前記差動増幅部の前記第１および第２のスイッチが前記積分回路の前記出力端に接続されている、
ことを特徴とする光検出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入射光量に応じたデジタル値を出力することができる光検出装置、および、このような光検出装置において好適に用いられるＡＤ変換回路に関するものである。
【背景技術】
【０００２】
光検出装置は、入射光量に応じた量の電荷を発生するフォトダイオードと、このフォトダイオードで発生した電荷を蓄積して当該蓄積電荷量に応じた電圧値を出力する積分回路と、を備える。また、光検出装置は、積分回路から出力された電圧値（アナログ値）をデジタル値に変換して該デジタル値を出力するＡＤ変換回路を備える場合がある。さらに、光検出装置は、複数のフォトダイオードが１次元または２次元に配列されている場合には、１次元像または２次元像を撮像することができる。
【０００３】
このような光検出装置において用いられるＡＤ変換回路として、非特許文献１に記載されているような構成を有するものが知られている。このＡＤ変換回路は、少なくとも２Ｎ個の容量素子を含み、ＡＤ変換対象であるアナログ値を差動信号として入力して、そのアナログ値に対応するＮビットのデジタル値を出力することができる。ここで、Ｎは２以上の整数である。
【０００４】
このようなＡＤ変換回路を含む光検出装置では、フォトダイオードへの入射光量に応じた量の電荷が蓄積されているときに積分回路から出力される電圧値（信号成分＋雑音成分）がＡＤ変換回路に入力されるとともに、電荷非蓄積時に積分回路から出力される電圧値（雑音成分）がＡＤ変換回路に入力されて、両者の電圧値の差（すなわち、信号成分のみ）がＡＤ変換回路によりデジタル値に変換される。したがって、ＡＤ変換回路から出力されるデジタル値は、フォトダイオードへの入射光量に応じた値であって、雑音成分が除去された高精度な値となる。
【非特許文献１】Analog Devices社の製品AD7641のテクニカルデータシート
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記のようなＡＤ変換回路は、出力するデジタル値のビット数Ｎに応じて、少なくとも２Ｎ個もの容量素子を含み、しかも、容量値が非常に大きい容量素子を含むことが必要である。このことから、このＡＤ変換回路および光検出装置は、大型のものとなり、集積化した場合にはチップ面積が大きくなる。
【０００６】
本発明は、上記問題点を解消する為になされたものであり、小型化が可能なＡＤ変換回路および光検出装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係るＡＤ変換回路は、(1) 第１および第２の入力端子ならびに第１および第２の出力端子を有するアンプと，第１〜第４の容量素子と，第１〜第４のスイッチとを含み、第１スイッチの一端が第１容量素子を介してアンプの第１入力端子に接続され、第２スイッチの一端が第２容量素子を介してアンプの第２入力端子に接続され、第３スイッチおよび第３容量素子がアンプの第１入力端子と第１出力端子との間に並列的に設けられ、第４スイッチおよび第４容量素子がアンプの第２入力端子と第２出力端子との間に並列的に設けられた差動増幅部と、(2) 互いに異なる容量値（Ｃ，…，２n-1Ｃ，…，２N-1Ｃ）を有するＮ個の容量素子を含み、Ｎ個の容量素子それぞれの一端が第１接続切替手段によりアンプの第１出力端子，第１基準電位または第２基準電位に接続され、Ｎ個の容量素子それぞれの他端が第１共通点に接続された第１可変容量部と、(3)互いに異なる容量値（Ｃ，…，２n-1Ｃ，…，２N-1Ｃ）を有するＮ個の容量素子を含み、Ｎ個の容量素子それぞれの一端が第２接続切替手段によりアンプの第２出力端子，第１基準電位または第２基準電位に接続され、Ｎ個の容量素子それぞれの他端が第２共通点に接続された第２可変容量部と、(4)第１および第２の共通点それぞれの電位を入力して大小比較し、当該比較結果を表す比較信号を出力する比較部と、(5) 比較部から出力された比較信号を入力し、その比較信号に基づいて、第１および第２の共通点それぞれの電位の差が小さくなるように、第１および第２の接続切替手段それぞれによる接続切替を制御するとともに、第１および第２の接続切替手段それぞれにおける接続状態を表すＮビットのデジタル値を出力する接続制御部と、(6)第１帰還容量素子および第１帰還スイッチを含み、第１帰還容量素子の一端が第１帰還スイッチを介して第１共通点に接続され、第１帰還容量素子の他端がアンプの第１入力端子に接続された第１帰還部と、(7)第２帰還容量素子および第２帰還スイッチを含み、第２帰還容量素子の一端が第２帰還スイッチを介して第２共通点に接続され、第２帰還容量素子の他端がアンプの第２入力端子に接続された第２帰還部と、を備えることを特徴とする。ただし、Ｎは２以上の整数であり、ｎは１以上Ｎ以下の整数である。
【０００８】
本発明に係るＡＤ変換回路では、差動増幅部の第１入力端子および第２入力端子に入力された電圧値は、差動増幅部により増幅されて、差動増幅部の第１出力端子および第２出力端子から差動信号として出力される。第１可変容量部、第２可変容量部、比較部および接続制御部は、逐次比較型ＡＤ変換回路を構成している。差動増幅部の第１出力端子および第２出力端子から出力された電圧値は、上記の逐次比較型ＡＤ変換回路によりＡＤ変換され、対応するデジタル値が接続制御部から出力される。比較部に入力される第１共通点および第２共通点それぞれの電位は、第１帰還部および第２帰還部により差動増幅部に帰還されて、再び、上記の逐次比較型ＡＤ変換回路によりデジタル値に変換されて出力される。
【０００９】
本発明に係るＡＤ変換回路では、差動増幅部は、第５スイッチおよび電源を更に含み、電源が第５スイッチを介して第２スイッチと第２容量素子との接続点に接続されているのが好適である。この場合には、差動増幅部の出力レンジが拡大され得る。
【００１０】
本発明に係る光検出装置は、入射光量に応じた量の電荷を発生するフォトダイオードと、フォトダイオードで発生した電荷を入力し蓄積して当該蓄積電荷量に応じた電圧値を出力端から出力する積分回路と、上記の本発明に係るＡＤ変換回路とを備え、ＡＤ変換回路に含まれる差動増幅部の第１および第２のスイッチが積分回路の出力端に接続されていることを特徴とする。この光検出装置では、フォトダイオードにおいて入射光量に応じた量の電荷が発生し、その電荷が積分回路に入力されて蓄積され、当該蓄積電荷量に応じた電圧値が積分回路の出力端から出力される。積分回路の出力端から出力される電圧値は、ＡＤ変換回路に含まれる差動増幅部に入力される。そして、ＡＤ変換回路により、積分回路の出力電圧値に含まれるオフセット誤差等が除去されて、Ｓ／Ｎ比が優れたデジタル値が得られる。
【発明の効果】
【００１１】
本発明によれば、小型化が可能なＡＤ変換回路および光検出装置を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、添付図面を参照して、本発明を実施するための最良の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００１３】
図１は、本実施形態に係る光検出装置１の構成図である。この図に示される光検出装置１は、フォトダイオードＰＤ、スイッチＳＷ、積分回路１０、ＡＤ変換回路２０および制御部９０を備える。なお、フォトダイオードＰＤおよびスイッチＳＷを一組として、複数の組が１次元または２次元に配列されていてもよく、また、この場合に、複数組のフォトダイオードＰＤおよびスイッチＳＷに対して１組の積分回路１０およびＡＤ変換回路２０が設けられていてもよい。
【００１４】
フォトダイオードＰＤは、入射光量に応じた量の電荷を発生するものであり、アノードが接地され、カソードがスイッチＳＷの一端に接続されている。スイッチＳＷは、フォトダイオードＰＤと積分回路１０の入力端との間に設けられており、閉じているときに、フォトダイオードＰＤで発生した電荷を積分回路１０へ入力させる。積分回路１０は、フォトダイオードＰＤで発生しスイッチＳＷを経て到達した電荷を入力して蓄積し、その蓄積した電荷の量に応じた電圧値を出力端からＡＤ変換回路２０へ出力する。ＡＤ変換回路２０は、積分回路１０から出力された電圧値（アナログ値）を入力してＡＤ変換し、その入力電圧値に対応したデジタル値を出力する。
【００１５】
積分回路１０は、アンプＡ１０，容量素子Ｃ１０およびスイッチＳＷ１０を備える。アンプＡ１０の非反転入力端子には基準電圧が入力される。アンプＡ１０の反転入力端子は、スイッチＳＷを介してフォトダイオードＰＤに接続されている。容量素子Ｃ１０およびスイッチＳＷ１０は、アンプＡ１０の反転入力端子と出力端子との間に並列的に設けられている。スイッチＳＷ１０が閉じているときには、容量素子Ｃ１０が放電され、積分回路１０から出力される電圧値が初期化される。スイッチＳＷ１０が開いているときには、フォトダイオードＰＤからスイッチＳＷを経て入力した電荷が容量素子Ｃ１０に蓄積され、その蓄積された電荷の量に応じた電圧値が積分回路１０からＡＤ変換回路２０へ出力される。
【００１６】
ＡＤ変換回路２０は、差動増幅部２１、第１可変容量部２２Ａ、第２可変容量部２２Ｂ、比較部２３、接続制御部２４、第１帰還部２５Ａおよび第２帰還部２５Ｂを備える。第１可変容量部２２Ａおよび第２可変容量部２２Ｂは、互いに共通の構成を有している。第１帰還部２５Ａおよび第２帰還部２５Ｂは、互いに共通の構成を有している。
【００１７】
制御部９０は、フォトダイオードＰＤとともに設けられているスイッチＳＷの開閉動作、積分回路１０に含まれるスイッチＳＷ１０の開閉動作、および、ＡＤ変換回路２０のＡＤ変換動作、を制御する。なお、図１では、制御部９０から出力されて他の各構成回路へ入力される制御信号の配線については、図示が省略されている
【００１８】
次に、本実施形態に係るＡＤ変換回路２０の回路構成について説明する。図２は、本実施形態に係るＡＤ変換回路２０の回路図である。なお、ここでは、Ｎ値を６として説明する。
【００１９】
差動増幅部２１は、アンプＡ２１，第１スイッチＳＷ２１１，第２スイッチＳＷ２１２，第３スイッチＳＷ２１３，第４スイッチＳＷ２１４，第５スイッチＳＷ２１５，第１容量素子Ｃ２１１，第２容量素子Ｃ２１２，第３容量素子Ｃ２１３，第４容量素子Ｃ２１４および電源Ｅ２１を備える。アンプＡ２１は、非反転入力端子および反転入力端子に差動信号として入力した電圧値を増幅率２６で増幅し、その増幅後の電圧値を負側の差動出力端子および正側の差動出力端子から差動信号として出力する。
【００２０】
スイッチＳＷ２１１の一端は、容量素子Ｃ２１１を介してアンプＡ２１の非反転入力端子に接続され、スイッチＳＷ２１１の他端は、積分回路１０の出力端に接続されている。スイッチＳＷ２１２の一端は、容量素子Ｃ２１２を介してアンプＡ２１の反転入力端子に接続され、スイッチＳＷ２１２の他端は、積分回路１０の出力端に接続されている。スイッチＳＷ２１３および容量素子Ｃ２１３は、アンプＡ２１の非反転入力端子と負側の差動出力端子との間に並列的に設けられている。スイッチＳＷ２１４および容量素子Ｃ２１４は、アンプＡ２１の反転入力端子と正側の差動出力端子との間に並列的に設けられている。また、電源Ｅ２１は、スイッチＳＷ２１５を介して、スイッチＳＷ２１２と容量素子Ｃ２１２との接続点に接続されている。
【００２１】
第１可変容量部２２Ａは、容量素子Ｃ２２１〜Ｃ２２７、および、スイッチＳＷ２２１〜ＳＷ２２８を備える。これらのうち、６個の容量素子Ｃ２２１〜Ｃ２２６は互いに異なる容量値を有しており、６個のスイッチＳＷ２２１〜ＳＷ２２６は第１接続切替手段を構成している。容量素子Ｃ２２６の容量値をＣとすると、容量素子Ｃ２２１の容量値は２５Ｃであり、容量素子Ｃ２２２の容量値は２４Ｃであり、容量素子Ｃ２２３の容量値は２３Ｃであり、容量素子Ｃ２２４の容量値は２２Ｃであり、容量素子Ｃ２２５の容量値は２Ｃである。また、容量素子Ｃ２２７の容量値はＣである。
【００２２】
容量素子Ｃ２２１の一端は、スイッチＳＷ２２１により、アンプＡ２１の負側の差動出力端子，第１基準電位Ｖｒｅｆ１または第２基準電位Ｖｒｅｆ２に接続される。容量素子Ｃ２２２の一端は、スイッチＳＷ２２２により、アンプＡ２１の負側の差動出力端子，第１基準電位Ｖｒｅｆ１または第２基準電位Ｖｒｅｆ２に接続される。容量素子Ｃ２２３の一端は、スイッチＳＷ２２３により、アンプＡ２１の負側の差動出力端子，第１基準電位Ｖｒｅｆ１または第２基準電位Ｖｒｅｆ２に接続される。容量素子Ｃ２２４の一端は、スイッチＳＷ２２４により、アンプＡ２１の負側の差動出力端子，第１基準電位Ｖｒｅｆ１または第２基準電位Ｖｒｅｆ２に接続される。容量素子Ｃ２２５の一端は、スイッチＳＷ２２５により、アンプＡ２１の負側の差動出力端子，第１基準電位Ｖｒｅｆ１または第２基準電位Ｖｒｅｆ２に接続される。容量素子Ｃ２２６の一端は、スイッチＳＷ２２６により、アンプＡ２１の負側の差動出力端子，第１基準電位Ｖｒｅｆ１または第２基準電位Ｖｒｅｆ２に接続される。容量素子Ｃ２２７の一端は、スイッチＳＷ２２７により、アンプＡ２１の負側の差動出力端子または第２基準電位Ｖｒｅｆ２に接続される。また、容量素子Ｃ２２１〜Ｃ２２７それぞれの他端は、第１共通点Ｐ１に接続され、さらに、スイッチＳＷ２２８を介して接地電位に接続されている。
【００２３】
第２可変容量部２２Ｂは、第１可変容量部２２Ａと同様の構成を有する。ただし、第２可変容量部２２Ｂでは、６個のスイッチＳＷ２２１〜ＳＷ２２６が第２接続切替手段を構成しており、この第２接続切替手段により、容量素子Ｃ２２１〜Ｃ２２６それぞれの一端は、アンプＡ２１の正側の差動出力端子，第１基準電位Ｖｒｅｆ１または第２基準電位Ｖｒｅｆ２に接続される。容量素子Ｃ２２７の一端は、スイッチＳＷ２２７により、アンプＡ２１の正側の差動出力端子または第２基準電位Ｖｒｅｆ２に接続される。また、容量素子Ｃ２２１〜Ｃ２２７それぞれの他端は、第２共通点Ｐ２に接続され、さらに、スイッチＳＷ２２８を介して接地電位に接続されている。
【００２４】
比較部２３は、第１共通点Ｐ１および第２共通点Ｐ２それぞれの電位を入力して大小比較し、当該比較結果を表す比較信号を接続制御部２４へ出力する。接続制御部２４は、比較部２３から出力された比較信号を入力し、その比較信号に基づいて、第１共通点Ｐ１および第２共通点Ｐ２それぞれの電位の差が小さくなるように、第１および第２の接続切替手段（可変容量部２２Ａ，２２Ｂに含まれるスイッチＳＷ２２１〜ＳＷ２２６）それぞれによる接続切替を制御するとともに、第１および第２の接続切替手段それぞれにおける接続状態を表す６ビットのデジタル値を出力する。
【００２５】
第１帰還部２５Ａは、バッファアンプＡ２５，容量素子Ｃ２５およびスイッチＳＷ２５を含む。この第１帰還部２５Ａでは、容量素子Ｃ２５の一端は、スイッチＳＷ２５を介してバッファアンプＡ２５の出力端に接続されている。バッファアンプＡ２５の入力端は、第１共通点Ｐ１に接続されている。容量素子Ｃ２５の他端は、アンプＡ２１の非反転入力端子に接続されている。
【００２６】
第２帰還部２５Ｂも、バッファアンプＡ２５，容量素子Ｃ２５およびスイッチＳＷ２５を含む。この第２帰還部２５Ｂでは、容量素子Ｃ２５の一端は、スイッチＳＷ２５を介してバッファアンプＡ２５の出力端に接続されている。バッファアンプＡ２５の入力端は、第２共通点Ｐ２に接続されている。容量素子Ｃ２５の他端は、アンプＡ２１の反転入力端子に接続されている。
【００２７】
制御部９０は、差動増幅部２１に含まれるスイッチＳＷ２１１〜ＳＷ２１５それぞれの開閉動作、比較部２３および接続制御部２４それぞれの動作、ならびに、第１帰還部２５Ａおよび第２帰還部２５Ｂそれぞれに含まれるスイッチＳＷ２５の開閉動作、を制御する。そして、制御部９０により制御された接続制御部２４は、第１可変容量部２２Ａに含まれるスイッチＳＷ２２１〜ＳＷ２２８それぞれの開閉動作、および、第２可変容量部２２Ｂに含まれるスイッチＳＷ２２１〜ＳＷ２２８それぞれの開閉動作、を制御する。
【００２８】
次に、本実施形態に係る光検出装置１の動作について説明する。以下に説明する動作は、制御部９０による制御の下に行われる。図３は、本実施形態に係る光検出装置１の動作を説明するタイミングチャートである。この図を用いて、フォトダイオードＰＤ、スイッチＳＷ、積分回路１０および差動増幅部２１それぞれの動作を説明する。
【００２９】
この図には、 (a) 積分回路１０に含まれるスイッチＳＷ１０の開閉、(b)フォトダイオードＰＤに対応して設けられているスイッチＳＷの開閉、(c) 差動増幅部２１に含まれるスイッチＳＷ２１１の開閉、(d) 差動増幅部２１に含まれるスイッチＳＷ２１２の開閉、(e) 差動増幅部２１に含まれるスイッチＳＷ２１３およびスイッチＳＷ２１４の開閉、(f) 差動増幅部２１に含まれるスイッチＳＷ２１５の開閉、(g) 積分回路１０からの出力電圧値、(h)差動増幅部２１に含まれるアンプＡ２１の正側の差動出力端子からの出力電圧値、および、(i)差動増幅部２１に含まれるアンプＡ２１の負側の差動出力端子からの出力電圧値、が示されている。なお、図中の各時刻の前後関係については、「ｔ１１＜ｔ１２＜ｔ１３＜ｔ１４＜ｔ１５＜ｔ１６＜ｔ１７」である。
【００３０】
時刻ｔ１１に、積分回路１０に含まれるスイッチＳＷ１０が閉じて、容量素子Ｃ１０が放電され、積分回路１０からの出力電圧値が初期化される。時刻ｔ１１に、差動増幅部２１に含まれるスイッチＳＷ２１３およびスイッチＳＷ２１４が閉じて、容量素子Ｃ２１３および容量素子Ｃ２１４が放電され、差動増幅部２１からの出力電圧値が初期化される。時刻ｔ１２に差動増幅部２１に含まれるスイッチＳＷ２１２が開き、時刻ｔ１３に積分回路１０に含まれるスイッチＳＷ１０が開き、時刻ｔ１４に差動増幅部２１に含まれるスイッチＳＷ２１１が開く。その後、時刻ｔ１５から一定期間、スイッチＳＷが閉じて、フォトダイオードＰＤで発生し該フォトダイオードＰＤの接合容量部に蓄積されていた電荷は、スイッチＳＷを経て積分回路１０へ入力される。時刻ｔ１６に、差動増幅部２１に含まれるスイッチＳＷ２１３およびスイッチＳＷ２１４が開く。時刻ｔ１７に、差動増幅部２１に含まれるスイッチＳＷ２１１およびスイッチＳＷ２１５が閉じる。なお、この期間に亘って、第１帰還部２５Ａおよび第２帰還部２５ＢそれぞれのスイッチＳＷ２５は開いている。
【００３１】
積分回路１０が電荷蓄積可能状態となる時刻は、スイッチＳＷ１０が開く時刻ｔ１３である。時刻ｔ１３から時刻ｔ１５までの期間、積分回路１０は、スイッチＳＷ１０が開いているので電荷蓄積可能状態となっているものの、スイッチＳＷが開いているので、フォトダイオードＰＤから電荷が入力されることはなく、容量素子Ｃ１０には電荷が蓄積されない。しかし、オフセット誤差等により、積分回路１０からの出力電圧値は、時刻ｔ１３後に単調に変化していき、やがて時刻ｔ１４前の或る時刻に略一定電圧値（すなわち、オフセット電圧値）に達する。
【００３２】
差動増幅部２１において、時刻ｔ１２にスイッチＳＷ２１２が閉状態から開状態に転じる。これにより、時刻ｔ１２に積分回路１０から出力された電圧値に応じた量の電荷が、容量素子Ｃ２１２に蓄積される。時刻ｔ１２において積分回路１０は初期化された状態であるから、容量素子Ｃ２１２に蓄積される電荷は、初期化された積分回路１０の出力電圧値（以下、「リセット電圧値」という）に応じた量である。このようにして、リセット電圧値が差動増幅部２１に取り込まれる。
【００３３】
差動増幅部２１において、時刻ｔ１４にスイッチＳＷ２１１が閉状態から開状態に転じると、その時刻ｔ１４に積分回路１０から出力されている電圧値に応じた量の電荷が、容量素子Ｃ２１１に蓄積される。時刻ｔ１４において積分回路１０はオフセット電圧値を出力しているから、容量素子Ｃ２１１に蓄積される電荷量は、オフセット電圧値に応じた量である。このようにして、オフセット電圧値が差動増幅部２１に取り込まれる。
【００３４】
時刻ｔ１５から一定期間、スイッチＳＷが閉じて、フォトダイオードＰＤで発生し該フォトダイオードＰＤの接合容量部に蓄積されていた電荷は、スイッチＳＷを経て積分回路１０へ入力される。積分回路１０に入力された電荷は容量素子Ｃ１０に蓄積され、その容量素子Ｃ１０に蓄積された電荷の量に応じた信号電圧値とオフセット電圧値とが重畳された電圧値が積分回路１０から出力される。
【００３５】
差動増幅部２１において、時刻ｔ１６にスイッチＳＷ２１３が開き、時刻ｔ１７にスイッチＳＷ２１１が閉じると、時刻ｔ１７に積分回路１０から出力されている電圧値が容量素子Ｃ２１１に入力される。すると、この電圧値に応じた電荷量と、既に容量素子Ｃ２１１に蓄積された電荷量との差分が、容量素子Ｃ２１３に蓄積される。そして、アンプＡ２１の非反転入力端子には、容量素子Ｃ２１３に蓄積された電荷量に応じた電圧値が入力される。この電圧値は、信号電圧値およびオフセット電圧値が重畳された電圧値と、オフセット電圧値との差、すなわち信号電圧値となる。このように、差動増幅部２１は、ＣＤＳ（Correlated Double Sampling、相関二重サンプリング）回路としても機能し得る。
【００３６】
差動増幅部２１において、時刻ｔ１６にスイッチＳＷ２１４が開き、時刻ｔ１７にスイッチＳＷ２１５が閉じると、電源Ｅ２１の電圧値が容量素子Ｃ２１２に入力される。すると、電源Ｅ２１の電圧値に応じた電荷量と、既に容量素子Ｃ２１２に蓄積された電荷量との差分が、容量素子Ｃ２１４に蓄積される。そして、アンプＡ２１の反転入力端子には、容量素子Ｃ２１４に蓄積された電荷量に応じた電圧値が入力される。この電圧値は、電源Ｅ２１の電圧値とリセット電圧値との差分に応じたものとなる。
【００３７】
差動増幅部２１において、時刻ｔ１７以降、アンプＡ２１の非反転入力端子の入力電圧値と反転入力端子の入力電圧値との差分に応じた電圧値の信号が、アンプＡ２１の負側の差動出力端子および正側の差動出力端子から出力される。アンプＡ２１には中心電圧値が設定されており、正側の差動出力端子および負側の差動出力端子から出力される電圧値は下記（１）式および（２）式で表すことができる。ここで、正側の差動出力端子からの出力電圧値をＶｏ＋とし、負側の差動出力端子からの出力電圧値をＶｏ−とし、非反転入力端子の入力電圧値をＶｉ＋とし、反転入力端子の入力電圧値をＶｉ−とし、アンプＡ２１の中心電圧値をＶｃｏｍとする。
【００３８】
Ｖｏ＋＝＋（Ｖｉ＋−Ｖｉ−）／２−（ＶＥ２１−Ｖｒ）／２＋Ｖｃｏｍ    …（１）
【００３９】
Ｖｏ−＝−（Ｖｉ＋−Ｖｉ−）／２−（ＶＥ２１−Ｖｒ）／２＋Ｖｃｏｍ    …（２）
【００４０】
非反転入力端子の入力電圧値Ｖｉ＋は、信号電圧値である。反転入力端子の入力電圧値Ｖｉ−は、電源Ｅ２１の電圧値とリセット電圧値との差分に応じたものである。ここで、ＶＥ２１は、電源Ｅ２１の電圧値であり、Ｖｒは、積分回路１０のリセット信号レベル電圧である。したがって、上記（１）式および（２）式で表される正側の差動出力端子からの出力電圧値Ｖｏ＋および負側の差動出力端子からの出力電圧値Ｖｏ−は、オフセット誤差等が除去されて、Ｓ／Ｎ比が優れたものとなる。時刻ｔ１７より後の或る時刻に差動増幅部２１の負側の差動出力端子から出力される電圧値は第１可変容量部２２Ａへ出力され、差動増幅部２１の正側の差動出力端子から出力される電圧値は第２可変容量部２２Ｂへ出力される。
【００４１】
続いて、第１可変容量部２２Ａ、第２可変容量部２２Ｂ、比較部２３および接続制御部２４それぞれの動作について説明する。これらは、上記時刻ｔ１７より後に、６ビットの逐次比較型ＡＤ変換回路として動作する。すなわち、第１可変容量部２２Ａおよび第２可変容量部２２Ｂそれぞれにおいて、上記時刻ｔ１７より後の或る時刻に、スイッチＳＷ２２８が閉じて共通点Ｐ１，Ｐ２は接地電位に接続され、また、スイッチＳＷ２２１〜ＳＷ２２７により容量素子Ｃ２２１〜Ｃ２２７は差動増幅部２１の出力端子に接続される。
【００４２】
その後、第１可変容量部２２Ａにおいて、スイッチＳＷ２２８が開くと、差動増幅部２１の負側の差動出力端子からの出力電圧値に応じた量の電荷が、容量素子Ｃ２２１〜Ｃ２２７の第１共通点Ｐ１側に蓄積される。また、第２可変容量部２２Ｂにおいて、スイッチＳＷ２２８が開くと、差動増幅部２１の正側の差動出力端子からの出力電圧値に応じた量の電荷が、容量素子Ｃ２２１〜Ｃ２２７の第２共通点Ｐ２側に蓄積される。
【００４３】
そして、第１可変容量部２２Ａおよび第２可変容量部２２Ｂそれぞれにおいて、スイッチＳＷ２２１〜ＳＷ２２７により容量素子Ｃ２２１〜Ｃ２２７は第２基準電位Ｖｒｅｆ２に接続される。この状態では、第１共通点Ｐ１と第２共通点Ｐ２との間の電位差（すなわち、比較部２３に入力される２つの電圧値の差）は、差動増幅部２１の負側の差動出力端子および正側の差動出力端子それぞれから出力される電圧値の差となっている。
【００４４】
その後、比較部２３により、第１共通点Ｐ１および第２共通点Ｐ２それぞれの電位が大小比較され、当該比較結果を表す比較信号が接続制御部２４へ出力される。比較信号が入力された接続制御部２４により、その比較信号に基づいて、第１共通点Ｐ１および第２共通点Ｐ２それぞれの電位の差が小さくなるように、第１可変容量部２２Ａおよび第２可変容量部２２Ｂそれぞれに含まれるスイッチＳＷ２２１〜ＳＷ２２６それぞれによる第１基準電位Ｖｒｅｆ１と第２基準電位Ｖｒｅｆ２との間の接続切替が制御される。これに際して、容量値が大きい容量素子から順に、すなわち、容量素子Ｃ２２１〜Ｃ２２６の順に、対応するスイッチの接続状態が決定されていく。
【００４５】
そして、第１共通点Ｐ１および第２共通点Ｐ２それぞれの電位の差が最小となるようにスイッチＳＷ２２１〜ＳＷ２２６それぞれの接続状態が決定された後、これら各スイッチの接続状態を表す６ビットのデジタル値が接続制御部２４から出力される。接続制御部２４から出力されるデジタル値は、パラレルデータであってもよいが、シリアルデータであってもよい。この６ビットのデジタル値のうち、最上位ビットのデータはスイッチＳＷ２２１の接続状態を表し、第２ビットのデータはスイッチＳＷ２２２の接続状態を表し、第３ビットのデータはスイッチＳＷ２２３の接続状態を表し、第４ビットのデータはスイッチＳＷ２２４の接続状態を表し、第５ビットのデータはスイッチＳＷ２２５の接続状態を表し、最下位ビットのデータはスイッチＳＷ２２６の接続状態を表す。
【００４６】
このようにして、差動増幅部２１の負側の差動出力端子および正側の差動出力端子それぞれから差動信号として出力された電圧値は、第１可変容量部２２Ａ，第２可変容量部２２Ｂ，比較部２３および接続制御部２４により、６ビットのデジタル値にＡＤ変換されて接続制御部２４から出力される。このとき、第１共通点Ｐ１と第２共通点Ｐ２との間の電位差は、変換後のデジタル値が表す電圧値と入力電圧値との差を表している。したがって、この電圧差を２６倍に増幅したものに対して上記と同様に逐次比較型のＡＤ変換を行えば、最初の６ビットに続く６ビットのデジタル値が得られる。
【００４７】
そこで、最初の６ビットが決定された後に、差動増幅部２１において、スイッチＳＷ２１３およびＳＷ２１４が一旦閉じて、容量素子Ｃ２１３およびＣ２１４が放電されて、負側の差動出力端子および正側の差動出力端子それぞれの出力電圧値が初期化され、その後、スイッチＳＷ２１３およびＳＷ２１４が開く。そして、第１帰還部２５Ａおよび第２帰還部２５Ｂそれぞれにおいて、スイッチＳＷ２５が一旦閉じた後に開く。これにより、差動増幅部２１の反転出力端子および非反転出力端子それぞれの出力電圧値の差は、第１共通点Ｐ１と第２共通点Ｐ２との間の電位差の２６倍となっている。この差動増幅部２１の出力電圧値は、上記と同様にして、逐次比較型ＡＤ変換回路（第１可変容量部２２Ａ、第２可変容量部２２Ｂ、比較部２３および接続制御部２４からなる。）により、６ビットのデジタル値に変換される。
【００４８】
以上のようにして、ＡＤ変換回路２０において、積分回路１０から出力された電圧値は１２ビットのデジタル値に変換される。また、一般に、第１帰還部２５Ａおよび第２帰還部２５Ｂによる(ｋ−１)回の帰還により逐次比較型のＡＤ変換がｋ回行われることにより、積分回路１０から出力された電圧値は６ｋビットのデジタル値に変換される。
【００４９】
なお、複数組のフォトダイオードＰＤおよびスイッチＳＷに対して１組の積分回路１０およびＡＤ変換回路２０が設けられている場合には、複数のフォトダイオードＰＤそれぞれについて順次に上記のような動作が行われる。また、複数組のフォトダイオードＰＤおよびスイッチＳＷが２次元配列されていて、その列毎に１組の積分回路１０およびＡＤ変換回路２０が設けられている場合には、或る期間では或る行に有る全てのフォトダイオードＰＤについて上記のような動作が行われ、続く期間では次の行に有る全てのフォトダイオードＰＤについて上記のような動作が行われる。そして、この場合の光検出装置１は、２次元撮像装置として動作して、オフセット誤差等が除去されてＳ／Ｎ比が優れた２次元画像を撮像することができる。
【００５０】
このように本実施形態では、出力すべきデジタル値のビット数に対して、第１可変容量部２２Ａおよび第２可変容量部２２Ｂそれぞれに含まれる容量素子の個数を少なくすることができるので、第１可変容量部２２Ａおよび第２可変容量部２２Ｂそれぞれを小型化することが可能であり、ひいては、ＡＤ変換回路２０および光検出装置１それぞれをも小型化することが可能であり、集積化する場合にはチップ面積を小さくすることができる。また、第１可変容量部２２Ａおよび第２可変容量部２２Ｂそれぞれに含まれる容量素子の個数が削減されることにより、各容量素子の容量値を高精度のものとすることができて、ＡＤ変換の精度を高くすることができる。さらに、本実施形態では、差動増幅部２１がアンプＡ２１の周りに抵抗器を有していないので、差動増幅部２１における熱雑音が抑制され、また、消費電力も抑制され得る。
【００５１】
また、本実施形態では、差動増幅部２１にスイッチＳＷ２１５および電源Ｅ２１が設けられていることにより、差動増幅部２１の出力レンジが拡大され得る。図４は、本実施形態に係るＡＤ変換回路２０に含まれる差動増幅部２１の動作を説明するタイミングチャートである。この図には、(a) スイッチＳＷ２１５および電源Ｅ２１を含む本実施形態の差動増幅部２１のアンプＡ２１の正側の差動出力端子からの出力電圧値が示されており、また、(b) スイッチＳＷ２１５および電源Ｅ２１を含まない比較例の差動増幅部のアンプＡ２１の正側の差動出力端子からの出力電圧値も示されている。
【００５２】
電源Ｅ２１の出力電圧値を３.５Ｖとし、アンプＡ２１の中心電圧値Ｖｃｏｍを２.５Ｖとし、アンプＡ２１の非反転入力端子の入力電圧値Ｖｉ＋を０.２Ｖ〜３.２Ｖ（ただし、リセットレベルに対する相対値）とした場合、図４(a)に示されるように、非反転出力端子からの出力電圧値Ｖｏ＋は１.６Ｖ〜３.１Ｖとなる。この値は、先に述べた（１）式から算出される。また、（１）式によれば、非反転入力端子の入力電圧値Ｖｉ＋が０Ｖのとき、正側の差動出力端子からの出力電圧値Ｖｏ＋は１.５Ｖである。つまり、アンプＡ２１の正側の差動出力端子では１.５Ｖ以上の出力が可能である。なお、アンプＡ２１の負側の差動出力端子の出力レンジも上記（２）式を用いて算出することができる。負側の差動出力端子では３.１Ｖ以下の出力が可能である。
【００５３】
一方、スイッチＳＷ２１５および電源Ｅ２１を含まない比較例の差動増幅部では、アンプＡ２１の反転入力端子にはリセット電圧値が入力されることとなる。リセット電圧値はほぼ０Ｖであるので、正側の差動出力端子および負側の差動出力端子からの出力電圧値は下記（３）式および（４）式で表すことができる。ここで、上記（１）式および（２）式と同様に、正側の差動出力端子からの出力電圧値をＶｏ＋とし、負側の差動出力端子からの出力電圧値をＶｏ−とし、非反転入力端子の入力電圧値をＶｉ＋とし、反転入力端子の入力電圧値をＶｉ−とし、アンプＡ２１の中心電圧値をＶｃｏｍとする。
【００５４】
Ｖｏ＋＝＋Ｖｉ＋／２＋Ｖｃｏｍ    …（３）
【００５５】
Ｖｏ−＝−Ｖｉ＋／２＋Ｖｃｏｍ    …（４）
【００５６】
上記（３）式において、アンプＡ２１の中心電圧値Ｖｃｏｍを２.５Ｖとし、アンプＡ２１の非反転入力端子の入力電圧値Ｖｉ＋を０.２Ｖ〜３.２Ｖ（ただし、リセットレベルに対する相対値）とした場合、図４(b)に示されるように、正側の差動出力端子からの出力電圧値Ｖｏ＋は２.６Ｖ〜４.１Ｖとなる。また、（３）式によれば、非反転入力端子の入力電圧値Ｖｉ＋が０Ｖのとき、正側の差動出力端子からの出力電圧値Ｖｏ＋は２.５Ｖである。つまり、アンプＡ２１の正側の差動出力端子では２.５Ｖ未満の出力は不可能である。なお、アンプＡ２１の負側の差動出力端子の出力レンジについては上記（４）式を用いて算出することができる。負側の差動出力端子では２.５Ｖを超える出力が不可能である。
【００５７】
スイッチＳＷ２１５および電源Ｅ２１を含まない比較例の差動増幅部の動作と対比することで判るように、差動増幅部２１がスイッチＳＷ２１５および電源Ｅ２１を含む本実施形態では、差動増幅部２１に含まれるアンプＡ２１の正側の差動出力端子および負側の差動出力端子の出力レンジが拡大されている。
【００５８】
なお、本実施形態に係る光検出装置１またはＡＤ変換回路２０では、差動増幅部２１をＣＤＳ回路として機能させないようにすることもできる。図５は、差動増幅部２１をＣＤＳ回路として機能させない場合における本実施形態に係る光検出装置１の動作を説明するタイミングチャートである。この図に示される時刻ｔ１１〜ｔ１３，ｔ１５〜ｔ１７は、図３に示される時刻ｔ１１〜ｔ１３，ｔ１５〜ｔ１７と同一である。図５(a)〜(f)は、図３(a)〜(f)とほぼ同一であるが、図５(c)に示されるスイッチＳＷ２１１が時刻ｔ１２で開く点において、図３と異なっている。
【００５９】
スイッチＳＷ２１１が時刻ｔ１２に開くと、容量素子Ｃ２１２にはリセット電圧値に応じた量の電荷が蓄積される。時刻ｔ１６にスイッチＳＷ２１３が開き、時刻ｔ１７にスイッチＳＷ２１１が閉じると、オフセット電圧値が重畳された信号電圧値とリセット電圧値との差分がアンプＡ２１の非反転入力端子に入力される。この場合、アンプＡ２１の負側の差動出力端子および正側の差動出力端子は、図５(h)及び(i)に示されるように、オフセット電圧値が重畳された信号電圧値に応じた差動信号を出力することとなる。このように、スイッチＳＷ２１１を閉じるタイミングを変えることによって、差動増幅部２１をＣＤＳ回路として機能させないようにすることができる。よって、本実施形態に係る光検出装置１およびＡＤ変換回路２０は、オフセット電圧値の除去を要しない場合にも対応することができる。
【図面の簡単な説明】
【００６０】
【図１】本実施形態に係る光検出装置１の構成図である。
【図２】本実施形態に係るＡＤ変換回路２０の回路図である。
【図３】本実施形態に係る光検出装置１の動作を説明するタイミングチャートである。
【図４】本実施形態に係るＡＤ変換回路２０に含まれる差動増幅部２１の動作を説明するタイミングチャートである。
【図５】本実施形態に係る光検出装置１の他の動作を説明するタイミングチャートである。
【符号の説明】
【００６１】
１…光検出装置、１０…積分回路、２０…ＡＤ変換回路、２１…差動増幅部、２２Ａ…第１可変容量部、２２Ｂ…第２可変容量部、２３…比較部、２４…接続制御部、２５Ａ…第１帰還部、２５Ｂ…第２帰還部、９０…制御部、Ａ…アンプ、Ｃ…容量素子、ＰＤ…フォトダイオード、ＳＷ…スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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