(57)【要約】【課題】加算処理によって高精細な画像を得ることができ、かつ、小型化された画素を有する撮像装置及び撮像システムを提供すること。【解決手段】撮像装置は、行方向及び列方向に配列された複数の画素を含むグループが複数配列された画素部と、前記グループ内に配列された前記複数の画素が出力する画素信号のうち、同一色の画素信号を加算する加算部と、を備える。前記加算部は、前記同一色の画素に共通に接続された共通画素アンプＭＳＦ’を前記グループ毎に備える。また、前記加算部では、前記グループ内で加算される画素の空間的な重心が前記行方向及び前記列方向の少なくとも一方において等ピッチとなるように共通画素アンプＭＳＦ’のゲート部で前記同一色の画素の画素信号を加算する。【選択図】図４
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【特許請求の範囲】
【請求項１】
行方向及び列方向に配列された複数の画素を含むグループが複数配列された画素部と、
前記グループ内に配列された前記複数の画素が出力する画素信号のうち、同一色の画素信号を加算する加算部と、
を備え、
前記加算部は、前記同一色の画素に共通に接続された共通画素アンプを前記グループ毎に備え、前記グループ内で加算される画素の空間的な重心が前記行方向及び前記列方向の少なくとも一方において等ピッチとなるように前記共通画素アンプのゲート部で前記同一色の画素の画素信号を加算することを特徴とする撮像装置。
【請求項２】
前記加算部は、前記複数の画素のうち、少なくとも１つの行に配列された複数の画素から出力される画素信号を加算しないことを特徴する請求項１に記載の撮像装置。
【請求項３】
前記加算部は、前記複数の画素のうち、少なくとも１つの列に配列された複数の画素から出力される画素信号を加算しないことを特徴する請求項１又は請求項２記載の撮像装置。
【請求項４】
前記加算部は、前記共通画素アンプのゲート部で加算された画素信号を複数の前記グループ間で更に加算することを特徴する請求項１乃至請求項３に記載の撮像装置。
【請求項５】
複数の前記グループの少なくとも１つの一部の画素は、他のグループの一部の画素と共通していることを特徴とする請求項１乃至請求項４のいずれか１項に記載の撮像装置。
【請求項６】
複数の前記グループの各々は、前記行方向及び前記列方向に２ｎ＋１個（ｎは１以上の整数）ずつ配列された複数の画素を含むことを特徴とする請求項１乃至請求項５のいずれか１項に記載の撮像装置。
【請求項７】
請求項１乃至請求項６のいずれか１項に記載の撮像装置と、
前記撮像装置へ光を結像する光学系と、
前記撮像装置から出力される信号を記録する記録系と、
システム全体を制御するシステムコントロール回路と、
を備えることを特徴とする撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被写体像を撮像する撮像装置及び撮像システムに関する。
【背景技術】
【０００２】
近年、静止画像撮影を主用途とするデジタルスチルカメラには、最大画素数１０００万画素を超える撮像素子が使用され、動画像撮影を主用途とするムービーカメラでも数百万画素の撮像素子が使用されるようになってきている。このような用途では、高解像度が必要な高精細撮影では高画素数で撮影し、低解像度で良い場合は低画素数で撮影するのが一般的である。高精細撮影では、撮像素子のほぼ全画素から信号が読み出される。低解像度撮影では、カメラの電池の消耗の防止、撮影枚数の増加、或いは動画用途での高速撮影を行うために、画素の間引き駆動や画素信号の加算を伴った読み出しが行なわれている（特許文献１及び特許文献２参照）。
【０００３】
特許文献１は、共通アンプ画素上で異色信号を加算する技術を開示している。
【０００４】
特許文献２は、４×４画素を１グループとして、加算前の各色の空間的色配置と、加算後の各色の空間的重心配置とが同じになるように同色信号を加算する技術を開示している。
【特許文献１】特開平９−４６５９６号公報（図１）
【特許文献２】特開２００１−３６９２０号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１では、同色加算ではないため、各色の信号を得ることができず、高精細な画像を得ることができないという問題がある。
【０００６】
特許文献２では、加算後の各画素の空間的な重心が等ピッチでないため、モアレが発生するという問題がある。
【０００７】
上述のように、従来の技術では、加算処理によって高精細な画像を得ることが非常に困難であった。
【０００８】
本発明は、上記の問題点に鑑みてなされたものであり、加算処理によって高精細な画像を得ることができ、かつ、小型化された画素を有する撮像装置及び撮像システムを提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の第１の側面は、撮像装置に係り、行方向及び列方向に配列された複数の画素を含むグループが複数配列された画素部と、前記グループ内に配列された前記複数の画素が出力する画素信号のうち、同一色の画素信号を加算する加算部と、を備え、前記加算部は、前記同一色の画素に共通に接続された共通画素アンプを前記グループ毎に備え、前記グループ内で加算される画素の空間的な重心が前記行方向及び前記列方向の少なくとも一方において等ピッチとなるように前記共通画素アンプのゲート部で前記同一色の画素の画素信号を加算することを特徴とする。
【００１０】
本発明の第２の側面は、撮像システムに係り、上記の撮像装置と、前記撮像装置へ光を結像する光学系と、前記撮像装置から出力される信号を記録する記録系と、システム全体を制御するシステムコントロール回路と、を備えることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、画素信号の加算処理と間引き処理によって高精細な画像を得ることができ、かつ、小型化された画素を有する撮像装置及び撮像システムを提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図面を用いて詳細に説明する。
【００１３】
図１は、本発明の好適な実施の形態に係る撮像装置のブロック図である。図１において、撮像領域には後述する図３及び図４に示す光電変換用のフォトダイオード及び画素アンプを含む画素部（画素ともいう）が行方向及び列方向に複数配列されている。この撮像領域の画素部は、垂直走査回路（Ｖ．ＳＲ）１０から出力される駆動パルスによって制御される。撮像領域の奇数番目の垂直信号線Ｌ２ｎ−１（ｎは１以上の整数）は、ＣＤＳ、増幅回路、メモリを含む読み出し回路２０−１に接続され、偶数番目の垂直信号線は、ＣＤＳ、増幅回路、メモリを含む読み出し回路２０−２に接続される。以下の説明では、図１において撮像領域よりも上側の回路には奇数列の信号Ｒと信号Ｇが順次転送され、撮像領域よりも下側の回路には偶数列の信号Ｇと信号Ｂが順次転送される。これらの回路は同様の構成であるため、ここでは撮像領域よりも下側の回路について説明し、撮像領域よりも上側の回路の説明を省略する。
【００１４】
撮像領域の画素部から出力された信号（画素信号）は、読み出し回路２０−１のＣＤＳや増幅回路でノイズが除去され、信号成分のみが増幅された後に、読み出し回路２０−１のメモリに一時蓄積される。本実施形態では、図示していないが、各増幅回路間のオフセットバラツキの補正回路を設けてもよい。本撮像装置が加算読み出しモードではなく、全画素読み出しモードの場合を以下に述べる。この場合には、読み出し回路２０−１のメモリに蓄積された信号は、水平走査回路（Ｈ．ＳＲ）からの走査パルスφｈｎ（φｈｎ（１）、φｈｎ（３）、φｈｎ（５）、φｈｎ（７））により、出力信号線に読み出される。加算読み出しモードの場合は、読み出し回路２０−１のメモリに蓄積された信号は、加算回路３０−１に導かれる。加算回路３０−１は、読み出し回路２０−１のメモリに蓄積された同一色の画素信号を加算する。加算回路３０−１で加算された画素信号は、水平走査回路（Ｈ．ＳＲ）からの走査パルスφｈｎ（φｈｎ（ａ１）、φｈｎ（ａ２））により、出力信号線に読み出される。
【００１５】
図２は、図１の撮像領域の各画素部の色の配置を示す図である。図２では、各画素部のフォトダイオード上にカラーフィルタＧ（緑）、Ｒ（赤）、Ｂ（青）が配置されている。この例では、Ｇが市松状に、ＲとＢが線順次状に、すなわちＲ、Ｇ、Ｇ、Ｂの２×２＝４画素が一単位の画素色配列として２次元に配置されている。
【００１６】
本発明の好適な実施形態では、図２と同じ色配置となるように、撮像領域に配置された画素部の一部が周期的にが間引き駆動され、撮像領域の同一色の画素部から出力された画素信号が加算される。そして、加算された画素信号がメモリに記憶された後に、撮像領域から読み出される。これらはまた、撮像領域の外で間引き駆動や画素信号の加算と併用する場合もある。
【００１７】
図３及び図４は、本発明の好適な実施の形態に係る撮像領域の画素部の構成例を示す図である。図３は、画素部が１個のフォトダイオードＰＤとその信号を増幅する１個の画素アンプＭＳＦとで構成された単位画素アンプの例を示す図である。図４は、３個のフォトダイオードＰＤ１、ＰＤ２、ＰＤ３と１個の共通画素アンプＭＳＦ’とで構成された共通画素アンプの例を示す図である。
【００１８】
図３の画素部は、フォトダイオードＰＤと、転送スイッチＭＴＸと、リセットスイッチＭＲＥＳと、セレクトスイッチＭＳＥＬとで構成されている。フォトダイオードＰＤは、光を信号電荷に変換する光電変換部として機能する。転送スイッチＭＴＸは、フォトダイオードＰＤに蓄積された信号電荷を画素アンプＭＳＦのゲート部（フローティングディフュジョン）へ転送する。リセットスイッチＭＲＥＳは、画素アンプＭＳＦのゲート部（入力端）の残留電荷をリセットする。セレクトスイッチＭＳＥＬは、リセット後のリセット信号又はフォトダイオードＰＤからの画素信号を、画素アンプＭＳＦから垂直信号線Ｖｈに転送する。画素アンプの電流源スイッチＭＲＶは、撮像領域の外部に設けられている。
【００１９】
図３の画素構成で間引き駆動を行う場合には、その画素行は画素信号の読み出しは行なわない。また、加算駆動は画素領域外で行う。
【００２０】
図４の画素部は、フォトダイオードＰＤ１、ＰＤ２、ＰＤ３と、それらの信号電荷を共通画素アンプＭＳＦ’のゲート部へ転送制御する各転送スイッチＭＴＸ１、ＭＴＸ２、ＭＴＸ３とが、共通画素アンプＭＳＦ’のゲート部に共通に接続されている。このように、１つの画素アンプに対し複数のフォトダイオードを配置させると１つのフォトダイオードに対する画素アンプの面積が小さくなり、結果的にフォトダイオードの開口率が向上する。なお、図４の共通画素アンプは、３個のフォトダイオードと１個の画素アンプとで構成されている。しかしながら、本発明はこれに限定されず、２ｎ＋１（１≦ｎ）個のフォトダイオード毎（グループ毎）に共通の画素アンプが構成されたものであってもよい。また、２ｎ（１≦ｎ）個のフォトダイオード毎（グループ毎）に共通の画素アンプが構成されたものであってもよい。
【００２１】
図４の画素構成で間引き駆動を行う場合は、間引きする画素の電荷読み出しは行わない。また、加算駆動は対応する画素の電荷をゲート部へ転送して加算を行う。具体的には、加算モードにより転送スイッチＭＴＸ１、ＭＴＸ２、ＭＴＸ３のいずれかをオン状態にして、フォトダイオードＰＤ１、ＰＤ２、ＰＤ３の信号電荷を共通画素アンプＭＳＦ’のゲート部に転送することにより加算を行う。なお、高解像度画像では、個別に信号電荷を読み出すため、リセットスイッチＭＲＥＳと転送スイッチＭＴＸ１、ＭＴＸ２、ＭＴＸ３を交互にオン状態にする。このようにして、転送スイッチＭＴＸ１、ＭＴＸ２、ＭＴＸ３のオンオフを切り替えることによって、共通画素アンプＭＳＦ’でフォトダイオードの信号電荷を加算するか否かを切り替えることができる。また、図４の実施形態の共通画素アンプでは、垂直方向の画素を共通化して構成されているが、図５に示すように水平方向の画素を共通化して構成されてもよい。
【００２２】
次いで、本発明の好適な実施の形態に係る間引き駆動と加算駆動の実施形態を図６〜図１２を参照して説明する。図６〜図１２では、空白マスは間引き画素を表し、各色記号（Ｒ、Ｇ、Ｂ）で表したマスが加算画素を表している。また、図６〜図１２において、加算処理は、図４や図５に示すように複数のフォトダイオードに共通に接続された共通画素アンプＭＳＦ’を用いて行われる。
【００２３】
図６では、３行の３画素を１つのグループとし、そのうちの１画素（行）を間引き駆動する。これによって、行駆動としては駆動時間を２／３に低減することができる。加算駆動では、グループ１で２つのＧ信号を共通画素アンプＭＳＦ’により加算し、グループ２で２つのＲ信号を共通画素アンプＭＳＦ’により加算する。このように、画素内で２画素の電荷を共通画素アンプＭＳＦ’により加算し、１画素（行）を間引くので、行駆動は約１／３に低減出来る。また、画素内で加算するので、共通画素アンプＭＳＦ’以降のノイズを低減出来る。また、加算した各色信号（画素信号）の空間的な重心（空間的な画素ピッチ）が行方向において等ピッチであるため、モアレの発生を抑えることができる。
【００２４】
図７では、図６に示す方法に加えて、複数画素のグループ単位での間引き駆動を行っている。具体的には、グループ２の間引き駆動を行い、グループ１及びグループ３のそれぞれで共通画素アンプＭＳＦ’により加算を行う。そして、グループ１及びグループ３を図１の加算回路３０−１により加算を行う。これによって、図６に示す方法に対し、駆動期間が１／２に低減され、感度を２倍に向上することができる。
【００２５】
図８では、グループ２及びグループ３を間引き駆動し、グループ１及びグループ４の各々に接続された共通画素アンプＭＳＦ’によりそれぞれ加算を行う。これによって、図６に示す方法に対し、駆動速度を更に１／３に低減することができる。
【００２６】
図９では、３行３列の９画素を１つのグループとし、そのグループ内で同一色の４画素を加算している。具体的には、グループ１内のＧ１,１、Ｇ１,３、Ｇ３,１、Ｇ３,３に接続された共通画素アンプＭＳＦ’によりこれらの画素の画素信号を加算する。その結果、４画素が加算される。同様にして、グループ２内のＲ４,１、Ｒ４,３、Ｒ６,１、Ｒ６,３に接続された共通画素アンプＭＳＦ’や加算回路３０−１などでこれらの４画素の画素信号を加算する。他のグループ３、４についても、同様にして４画素の画素信号を加算する。このように、画素の垂直及び水平方向で間引きを行い、４画素の加算を行うため、図６の加算方法に対して感度を２倍に向上することができる。
【００２７】
図１０では、３行５列を１つのグループとし、同一グループ内で中間行を間引き駆動し、水平方向の画素を空間的にオーバラップして加算している。具体的には、グループ１内のＧ１,１、Ｇ１,３、Ｇ１,５、Ｇ３,１、Ｇ３,３、Ｇ３,５に接続された共通画素アンプＭＳＦ’などによりこれらの画素の画素信号を加算する。その結果、６画素が加算される。同様にして、グループ２内のＢ１,４、Ｂ１,６、Ｂ１,８、Ｂ３,４、Ｂ３,６、Ｂ３,８に接続された共通画素アンプＭＳＦ’などによりこれらの６画素の画素信号を加算する。他のグループについても、同様にして６画素の画素信号を加算する。本実施形態では、水平方向の間引き駆動を行っていないため、感度を更に向上出来る。また、水平方向の読み出し画素数を加算により少なくしているので、駆動時間を更に低減することができる。
【００２８】
図１１では、５行５列の２５画素を１つのグループとし、同一グループ内で同一色の９画素の画素信号を共通画素アンプＭＳＦ’により加算している。具体的には、グループ１内のＲ１,１、Ｒ１,３、Ｒ１,５、Ｒ３,１、Ｒ３,３、Ｒ３,５、Ｒ５,１、Ｒ５,３、Ｒ５,５に接続された共通画素アンプＭＳＦ’によりこれらの画素の画素信号を加算する。その結果、９画素が加算される。同様にして、グループ２内のＧ６,１、Ｇ６,３、Ｇ６,５、Ｇ８,１、Ｇ８,３、Ｇ８,５、Ｇ１０,１、Ｇ１０,３、Ｇ１０,５に接続された共通画素アンプＭＳＦ’によりこれらの画素の画素信号を加算する。その結果、９画素が加算される。他のグループについても、同様にして９画素の画素信号を加算する。本実施形態では、画素行を５画素あたり２画素（行）間引き駆動し、９画素の画素信号を加算するため、５画素の共通画素アンプＭＳＦ’では、画素行の駆動時間を約１／５に短縮することができる。
【００２９】
図１２では、図１１に示すように５行５列の２５画素を１つのグループとし、同一グループ内で同一色の２画素（行）の画素信号だけを共通画素アンプＭＳＦ’により加算している。これにより、図１１に示す方法に対し、更に駆動期間を短縮することができる。
【００３０】
以上の実施形態における画素部は、共通画素アンプに奇数のフォトダイオードを設けていたが、次に偶数のフォトダイオードを設けた実施形態を説明する。図１３の画素部は、図４の実施形態が一つの共通画素アンプに３個のフォトダイオードを設けているのに対して、一つの共通画素アンプに４個のフォトダイオードＰＤ１〜ＰＤ４を設けている。４個目のフォトダイオードがＰＤ４であり、共通画素アンプＭＳＦ’のゲート部へ転送制御する転送スイッチがＭＴＸ４である。
【００３１】
画素部の基本的動作は図４の実施形態と同じであるので省略する。１つの共通画素アンプに対し４個のフォトダイオードを配置させると、図４に比べて１つのフォトダイオードに対する画素アンプの面積が小さくなり、結果的にフォトダイオードの開口率が向上する。フォトダイオードの個数は撮像装置のシステム要求（感度、画素数、信号読み出し速度など）により適宜設定する。
【００３２】
図１４では、４行５列を１つのグループとし、同一グループ内で共通画素アンプに接続された同色の２行の垂直方向の画素を駆動して画素加算を行い、次にそれらの加算信号を水平方向に空間的にオーバラップして加算している。図１４のグループ４で加算処理を説明すると、一つの共通画素アンプに接続された４個のフォトダイオードの中の２個の同色信号を共通画素アンプのゲート部上で加算し、その加算信号を同色３列間で加算回路３０でさらに加算している。その結果、垂直方向２画素、水平方向３列の画素、合計６画素の信号が加算されたことになる。他のグループについても、同様にして６画素の画素信号を加算する。本実施形態では、水平方向の間引き駆動を行っていないため、水平方向の無駄な画素はない。画素アンプから読み出す垂直方向の信号読み出し時間は共通画素アンプ内での画素加算により、約１/４に短縮され、水平方向の読み出し時間も信号加算により約１/３に駆動時間を短縮できる。
【００３３】
水平方向３列の画素加算では、加算の比率を変えても良い。例えば、３列の中で、中心画素と端画素の加算比率を２：１とすると、グループ間でオーバラップする画素の感度比率が低下し、結果的に解像度を向上させることが出来る。
【００３４】
次に加算方法が異なる他の実施形態を図１５、図１６、図１７に示す。この場合、図において水平方向の加算は省略している。
【００３５】
図１５では隣接する垂直方向のグループ間で加算駆動を行う。この結果、垂直方向の信号読み出し時間は全画素読み出しに対して、約１/４に短縮され、また、同色信号の加算が増えているので感度が向上する。
【００３６】
図１６では垂直方向でグループの間引き駆動を行った実施形態である。図１５の実施形態に対し垂直方向の信号読み出し時間を１/２に短縮できる。
【００３７】
図１７では一つの共通画素アンプで２色の信号に対して、同色の画素加算を行う実施形態である。この例ではまずＲ信号を共通画素アンプで加算して読み出し、その後にＧ信号を共通画素アンプで加算して読み出す。共通画素アンプでの加算により、垂直方向の信号読み出し時間を１/２に短縮出来る。
【００３８】
このように共通画素アンプに４個のフォトダイオードを設けると共通画素アンプで２色の加算信号を処理することが出来る。３個のフォトダイオードタイプでは、加算回路３０で行方向の加算処理を行う必要があるが、画素アンプ内での加算処理のためにノイズが増加しない効果がある。
【００３９】
ただ、上記実施形態の４個のフォトダイオードタイプでは、行方向の加算信号の空間的な重心が等ピッチでなくなる。本来、図１３の実施形態では、加算信号の空間的ピッチは４画素毎が望ましいが、奇数のフォトダイオードグループに対し偶数のフォトダイオードグループの加算信号は１画素分空間的な重心がずれる。この空間的なズレは後述の信号処理回路で、偶数グループの信号を行方向で重みつけを変えて信号処理することで補正し、モアレを軽減できる。
【００４０】
なお、本発明の主旨は、画素信号の読み出し駆動周波数や感度を向上させるために、共通画素アンプ内で複数の画素信号を加算あるいは間引きを行い、画素部のグループ内あるいはグループ間でさらに画素信号を加算することにある。また、少なくとも一方を２ｎ＋１のグループとして、グループ内又はグループ間で画素行及び画素列の少なくとも一方の間引き又は加算を行う。そして、各色画素の空間的ピッチ（空間的な重心）が行方向もしくは列方向の少なくとも一方向で等ピッチになればよい。従って、これを実現するものであれば、本発明は上記の方法に限定されず、他の方法であってもよい。また、本実施形態におけるグループの加算順序やグループの個数は例示的なものであり、本発明はこれのみに限定されない。
【００４１】
なお、本発明の主旨は、画素信号の読み出し駆動周波数や感度を向上させるために、画素行及び画素列の少なくとも一方を２ｎ＋１のグループとして、グループ内又はグループ間で画素行及び画素列の少なくとも一方の間引き又は加算を行う。そして、各色画素の空間的ピッチ（空間的な重心）が行方向の列方向の少なくともで等ピッチになればよい。従って、これを実現するものであれば、本発明は上記の方法に限定されず、他の方法であってもよい。また、本実施形態におけるグループの加算順序やグループの個数は例示的なものであり、本発明はこれのみに限定されない。
【００４２】
次に、図１８に図１の実施形態の単位画素アンプの撮像領域からの画素信号読み出し信号処理回路の一部の回路図を示す。これらの図を利用して画素部からの信号読み出しと信号加算を説明する。
【００４３】
図１８の読み出し信号処理回路では、３行３列の中での同一色の４画素の画素信号を加算する例について説明する。図１８において、垂直信号線Ｌ１、Ｌ３、Ｌ５に接続された容量Ｃ１、Ｃ３、Ｃ５とクランプスイッチＭＣ１基準電圧源ＶＲ、増幅器Ａｍｐで構成される回路が画素部のノイズを除去するＣＤＳ回路である（ＣＤＳ動作の説明は省略する）。画素からＣＤＳされた信号Ｒ１,１とＲ１,３は、メモリ容量Ｃｔ１とＣｔ３に蓄積される。これらの信号は加算回路のメモリ容量Ｃａ１で加算され、同様に画素からＣＤＳされた信号Ｒ３,１とＲ３,３がメモリ容量Ｃｔ１とメモリ容量Ｃｔ３に蓄積され、メモリ容量Ｃａ２で加算される。Ｃａ１とＣａ２にある加算信号は水平走査回路からの走査パルス（Φｈｎ（ａ１）、Φｈｎ（ａ２）、…）によって水平信号線Ｓｏｕｔに出力され、結果的に４画素（Ｒ１,１、Ｒ１,３、Ｒ３,１、Ｒ３,３）が加算される。同様に、各グループ間で画素の間引きと加算が順次行なわれる。
【００４４】
図１８の実施形態では、単位画素アンプの画素で説明したが、共通画素アンプＭＳＦ’の場合は、画素内で垂直２画素が加算されるのため、メモリ容量Ｃａ１とメモリ容量Ｃａ２は不要である。
【００４５】
図１９は、メカニカルシャッタを利用した場合を示す図である。この場合、撮像領域の全画素を全面一括リセットし、メカニカルシャッタで露光終了後、任意の加算単位で画素信号を加算した後、メモリ２から１水平走査期間に信号を外部に出力する。メカニカルシャッタを使うことによって全画素が同一露光時刻で露光された画像を得ることができる。
【００４６】
次に、図２０のタイミングを使って説明する。任意の露光期間が過ぎると、まず各画素回路部のゲートにある残留電荷が各パルスの制御でリセットされる。時刻ｔ１では、画素アンプＭＳＦのゲート部がパルスφＲＥＳにより、メモリＣｔがパルスφＣ１、φＴＳ１により、メモリ容量Ｃａ１、Ｃａ２がパルスφＡＤ１からφＡＤ３、φＣ２によりそれぞれリセットされる。時刻ｔ２では、パルスφＣ１のＯＦＦ時に画素アンプノイズがクランプ容量Ｃにクランプされ、パルスφＴＸによりフォトダイオードの電荷が画素アンプを経てクランプ容量Ｃ１〜Ｃ３に入力される。
【００４７】
その結果、画素ノイズはＣＤＳ除去され、増幅器Ａｍｐを経てメモリに一時蓄積される。
【００４８】
時刻ｔ３では、パルスφＳＥＬ、φＴＳ１のＯＦＦにより画素の光電変換信号の転送が終了する。時刻ｔ４では、パルスφＴＳ２、φＡＤ１によりメモリの信号がメモリＣａ１で加算される。
【００４９】
同様な走査と動作により、時刻ｔ５では、次の加算行の画素信号がメモリＣａ２に、時刻ｔ６では、メモリ容量Ｃａからの信号が出力信号線Ｓｏｕｔで加算され出力される。
【００５０】
上述の４画素の加算読み出しモードでは、ＳＮが２倍（対光ショットノイズ）改善されるため、システムとしては露光量制御を行い、入射光量を約１／４に設定する。これは各フォトダイオードでの光電変換信号が１／４になることを意味する。撮像素子がＣＣＤの場合には、入射光量が１／４でも４画素電荷加算により加算後の信号電荷量は１倍になる。従って、このままでは信号の飽和が問題になり、感度と飽和特性がトレードオフになるという欠点がある。
【００５１】
本実施形態のＣＭＯＳセンサーでは信号電圧の平均値を加算するため、容量分割による信号レベルの低下を無視すると、４画素信号の加算後も信号レベルは約１／４となる。これは信号の飽和が４倍強化されたことを意味する。しかしながら、信号レベルが小さいと言うことは水平出力線に接続される（図１では不図示）出力アンプのノイズが、クローズアップされることになる。そこで、本発明では、加算読み出しモード時、ＣＤＳ後の増幅回路Ａｍｐのアンプゲインを全画素読み出しモード時の約４倍に設定した。この結果、出力アンプのノイズを軽減することができ、画素信号の加算による感度アップと読み出し画素数を低減したことによる高速読み出し、高ダイナミックレンジの維持及び低電力化を達成した。
【００５２】
図２１に全画素信号の読み出しタイミング図を示す。まず、時刻ｔ１で画素アンプ、加算部、メモリをリセットし、時刻ｔ２で画素アンプのノイズ電位のクランプを行う。そして、時刻ｔ３で光電変換信号の転送を終了し、信号をメモリＣａに蓄積する。時刻ｔ４以降では、メモリＣａから直接に水平出力線Ｓｏｕｔに信号を出力する。
【００５３】
図２２は、上記撮像装置を用いた撮像システムの概略図を示す図である。本撮像システムは、センサー７２、信号処理回路７３及びタイミング制御回路７５で構成される撮像装置７００を備える。同図のように光学系７１を通って入射した被写体光はセンサー７２上に結像する。センサーに配置されている画素により光情報は電気信号に変換される。その電気信号は信号処理回路７３によって予め決められた方法によって信号変換処理される。信号処理された信号は記録系、通信系７４により情報記録装置により記録又は情報伝達される。記録又は転送された信号は再生系、表示系で再生や表示が行なわれる。センサー７２、信号処理回路７３はタイミング制御回路７５により制御され、タイミング制御回路７５、記録系、通信系７４、再生系、表示系７７は撮像システム全体を制御するシステムコントロール回路７６により制御される。タイミング制御回路７５により全画素読み出しモードか加算読み出しモードかを選択する。
【００５４】
前述した全画素読み出しモードと加算読み出しモードでは水平と垂直駆動パルスが異なる。従って、読み出しモード毎にセンサーの駆動タイミング、信号処理回路の解像度処理、記録系の記録画素数を変える必要がある。これらの制御はシステムコントロール回路で各読み出しモード応じて行なわれる。また、読み出しモードで加算により感度が異なる。これはシステムコントロール回路で絞り（不図示）制御を行い、また、タイミング制御回路からの制御パルス（不図示）本システムにより高精細撮影では全画素読み出しを行う。そして、低解像度撮影では画素のグループ内又はグループ間で、画素の間引き駆動と画素信号の加算により高速読み出し、高感度また低モアレの高画質が可能となる。
【図面の簡単な説明】
【００５５】
【図１】本発明の好適な実施の形態に係る撮像装置のブロック図である。
【図２】図１の撮像領域の各画素部の色の配置を示す図である。
【図３】本発明の好適な実施の形態に係る撮像領域の画素部の構成例を示す図である。
【図４】本発明の好適な実施の形態に係る撮像領域の画素部の構成例を示す図である。
【図５】本発明の好適な実施の形態に係る撮像領域の画素部の他の構成例を示す図である。
【図６】本発明の好適な実施の形態に係る加算方式を示す図である。
【図７】本発明の好適な実施の形態に係る加算方式を示す図である。
【図８】本発明の好適な実施の形態に係る加算方式を示す図である。
【図９】本発明の好適な実施の形態に係る加算方式を示す図である。
【図１０】本発明の好適な実施の形態に係る加算方式を示す図である。
【図１１】本発明の好適な実施の形態に係る加算方式を示す図である。
【図１２】本発明の好適な実施の形態に係る加算方式を示す図である。
【図１３】本発明の好適な実施の形態に係る撮像領域の画素部の構成例を示す図である。
【図１４】本発明の好適な実施の形態に係る加算方式を示す図である。
【図１５】本発明の好適な実施の形態に係る加算方式を示す図である。
【図１６】本発明の好適な実施の形態に係る加算方式を示す図である。
【図１７】本発明の好適な実施の形態に係る加算方式を示す図である。
【図１８】図１の実施形態の単位画素アンプの撮像領域からの画素信号読み出し信号処理回路の一部の回路図を示す図である。
【図１９】メカニカルシャッタを利用した場合の説明図である。
【図２０】画素信号の加算タイミング図である。
【図２１】全画素信号の読み出しタイミング図を示す。
【図２２】本発明の好適な実施の形態に係る撮像装置を用いた撮像システムの概略図を示す図である。
【符号の説明】
【００５６】
ＭＳＦ’  共通画素アンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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