(57)【要約】【課題】コストとコンパクトさとエネルギー消費と情報が交換される速度とを最適化する通信ゲートウェイを提供する。【解決手段】データパケットによって通信する少なくとも１つのパケット交換相互接続要素７を含む第１のエンティティ３と、基本データセットを用いて通信する１セットのポート９を含む第２のエンティティ５と、前記第１のエンティティと第２のエンティティとの間の通信を可能にするために、前記データパケットと前記基本データセットとの間で変換するように、前記第１のエンティティ３を前記第２のエンティティ５に接続する変換手段１１とを備える通信ゲートウェイ。【選択図】図１
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【特許請求の範囲】
【請求項１】
データパケットによって通信する少なくとも１つのパケット交換相互接続要素（７）を含む第１のエンティティ（３）と、
離散またはシリアル形式またはパラレル形式であるデータを含む基本データセットを用いて通信する１セットのポート（９）を含む第２のエンティティ（５）と、
前記第１のエンティティと第２のエンティティとの間の通信を可能にするように、前記データパケットと前記基本データセットとの間で変換するために、前記第１のエンティティ（３）を前記第２のエンティティ（５）に接続する変換手段（１１）とを備える通信ゲートウェイであって、
前記変換手段（１１）が、
前記第１のエンティティ（３）から到来する前記データパケットを一時的に記憶するための記憶手段（１３）と、
前記基本データ部分の各々を宛て先ポートに送る前に、前記１セットのポートの中からポートに専用の基本データ部分を回収するために、前記一時的に記憶されたデータパケットを復号するための制御手段（１５）とを備えることを特徴とする、通信ゲートウェイ。
【請求項２】
前記記憶手段（１３）が、前記第２のエンティティ（５）から到来する前記基本データセットを一時的に記憶するように構成されることと、前記制御手段（１５）が、前記一時的に記憶された基本データセットを、前記第１のエンティティ（３）に供給するデータパケットに変換するように構成されることとを特徴とする、請求項１に記載のゲートウェイ。
【請求項３】
前記制御手段（１５）が、同期パルスを生成するために、特定のデータパケットから第１のエンティティ（３）によって復号された情報を処理するように構成されることを特徴とする、請求項１に記載のゲートウェイ。
【請求項４】
前記ゲートウェイが、プログラム可能な構成要素に作られることを特徴とする、請求項１から３のいずれか一項に記載のゲートウェイ。
【請求項５】
前記ゲートウェイが、特定用途向け集積回路に作られることを特徴とする、請求項１から３のいずれか一項に記載のゲートウェイ。
【請求項６】
前記１セットのポート（９）は、前記基本データセットが離散データを含むように、離散入力／出力を備えることを特徴とする、請求項１から５のいずれか一項に記載のゲートウェイ。
【請求項７】
前記１セットのポート（９）は、前記基本データセットがシリアル形式のデータを含むように、少なくとも１つのシリアルポートを含むことを特徴とする、請求項１から６のいずれか一項に記載のゲートウェイ。
【請求項８】
前記少なくとも１つのシリアルポートが、ＳＰＩ同期化シリアルポートタイプであることを特徴とする、請求項１から７のいずれか一項に記載のゲートウェイ。
【請求項９】
前記パケット交換相互接続要素が、Ｓｅｒｉａｌ  ＲａｐｉｄＩＯ（商標）タイプであることを特徴とする、請求項１から８のいずれか一項に記載のゲートウェイ。
【請求項１０】
少なくとも１つの中央ユニット（４３）と取得手段（４５）とを備え、請求項１から９のいずれか一項に記載の少なくとも１つのゲートウェイ（１）を含む、航空機コンピュータであって、前記ゲートウェイが、前記少なくとも１つの中央ユニットと前記取得手段との間のインタフェースであることを特徴とする、航空機コンピュータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２つのエンティティ間の通信の分野に関し、特に航空機のためのコンピュータアーキテクチャにおける、単純なエンティティとより複雑であるもう１つのエンティティとの間の通信の分野に関する。
【背景技術】
【０００２】
現在、同じトポロジーを必ずしも共用しない２つのタイプのエンティティの間で通信するための接続装置が知られている。コンピュータシステムアーキテクチャの分野では、１つのタイプのバスと、もう１つのタイプのバスとの間の変換を可能にする、例えば１つのタイプの高いビットレートのバスと、もう１つのタイプの高いビットレートのバスとの間で情報を交換することを可能にする装置が存在する。
【０００３】
更に、Ｓｅｒｉａｌ  ＲａｐｉｄＩＯ（商標）タイプのパケット交換相互接続システムから、シリアル周辺インタフェース（ＳＰＩ）タイプの１つ以上のバス、すなわち同期化シリアルポートを有する１つ以上のバスに行くためには、これら２つのタイプのバス間のゲートウェイとして、汎用マイクロプロセッサを利用することが現在必要とされている。このタイプのゲートウェイまたはアーキテクチャは、極めて高価で、大型であり、エネルギー消費と計算時間とにおいて極めて貪欲である。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、これらの欠点を改善することであり、コストとコンパクトさとエネルギー消費と情報が交換される速度とを最適化することである。
【課題を解決するための手段】
【０００５】
これらの目的は、通信ゲートウェイによって達成され、該通信ゲートウェイは、
データパケットによって通信する少なくとも１つのパケット交換相互接続要素を含む第１のエンティティと、
離散またはシリアル形式またはパラレル形式であるデータを含む基本データセットを用いて通信する１セットのポートを含む第２のエンティティと、
前記第１のエンティティと第２のエンティティとの間の通信を可能にするように、前記データパケットと前記基本データセットとの間で変換するために、前記第１のエンティティを前記第２のエンティティに接続する変換手段とを備え、
前記変換手段が、
前記第１のエンティティから到来する前記データパケットを一時的に記憶するための記憶手段と、
前記基本データ部分の各々を宛て先ポートに送る前に、前記１セットのポートの中からポートに専用の基本データ部分を回収するために、前記一時的に記憶されたデータパケットを復号するための制御手段とを備える。
【０００６】
このようにして本システムは、単純なエンティティと、より複雑であってプロトコルを含み得るもう１つのエンティティとの間で、単純で迅速かつ低価格である方法で、情報が交換されることを可能にする。システムはまた、プロトコルを含むことができる複雑なエンティティから、より単純なエンティティに、最適な方法でデータを送信することを可能にする。それからゲートウェイは、例えば種々のバスの速度間の独立性を保証しながら、高いビットレートのバスと１つ以上の低いビットレートのバスとの間で、フォーマット化された情報を交換することを可能にする。またこれは、低いビットレートのバスへの加入者の存在または状態を監視し、また入力／出力信号を監視することも可能にする。
【０００７】
本発明の特徴によれば、前記の記憶手段が、前記第２のエンティティから到来する前記基本データセットを一時的に記憶するように構成され、また前記制御手段が、前記一時的に記憶された基本データセットを、前記第１のエンティティに供給するデータパケットに変換するように構成される。
【０００８】
このようにしてデータは、単純なデータだけを出力できる単純なエンティティから、複雑なエンティティに送信され得る。
【０００９】
好都合にも前記制御手段が、同期パルスを生成するために、特定のデータパケットから第１のエンティティによって復号された情報を処理するように構成される。
【００１０】
このようにして、ハードウエア復号された同期パルスは、例えばマルチキャストタイプの優先フレームを復号することによって、変換手段に容易に統合され得る。
【００１１】
第１の実施形態では、ゲートウェイは、プログラム可能な構成要素に作られる。この第１の実施形態は、極めて柔軟であって、エンティティ間の迅速な情報交換のために種々のタイプのエンティティに容易に適応させられる。変換手段のプログラミングまたは符号化は、システムの種々の構成要素に適応するように直ちに修正され得る。
【００１２】
第２の実施形態では、ゲートウェイは、特定用途向け集積回路として実現される。これは、エンティティ間の迅速な情報交換のために最適でコンパクトな方法で超高速集積回路を使用することを可能にする。
【００１３】
本発明の特徴によれば、前記１セットのポートは、前記基本データセットが離散データを含むように、離散入力／出力を備えることができる。
【００１４】
本発明のもう１つの特徴によれば、前記１セットのポートは、前記基本データセットがシリアル形式のデータを含むように、少なくとも１つのシリアルポートを含むことができる。前記少なくとも１つのシリアルポートは、ＳＰＩ同期化シリアルポートタイプであり得る。これは、マスター／スレーブモードにおいて外部構成要素との有効なインタフェースを与えることを可能にする。
【００１５】
本発明の更にもう１つの特徴によれば、前記パケット交換相互接続要素が、Ｓｅｒｉａｌ  ＲａｐｉｄＩＯ（商標）タイプである。このようにしてゲートウェイは、Ｓｅｒｉａｌ  ＲａｐｉｄＩＯ（商標）要素とＳＰＩタイプポートとの間の高速インタフェースを提供できる。
【００１６】
本発明はまた、少なくとも１つの中央ユニットと取得手段とを備え、また前記特徴のいずれかによる少なくとも１つのゲートウェイを含む、航空機コンピュータを提供し、前記ゲートウェイが、前記少なくとも１つの中央ユニットと前記取得手段との間のインタフェースである。
【００１７】
本発明の他の特徴と利点は、非限定的指示として、また付属図面を参照して行われる下記の説明を読めば明らかになる。
【発明を実施するための最良の形態】
【００１８】
図１は、２つのエンティティ３および５間の本発明の通信ゲートウェイ１の図である。
【００１９】
第１のエンティティ３は、データパケットを用いて通信する少なくとも１つのパケット交換相互接続要素７を含む。例としてパケット交換相互接続要素は、Ｓｅｒｉａｌ  ＲａｐｉｄＩＯ（商標）規格の論理層、トランスポート層、および物理層を与える、Ｓｅｒｉａｌ  ＲａｄｉｏＩＯ（商標）タイプである。
【００２０】
第２のエンティティ５は、１セットのベースまたは基本データを用いて通信する、単一ポートだけを本来的に備えることができる１セットのポート９を含む。用語「基本データ」は、離散的であり得るか、シリアル形式であり得る、単純なまたは標準的なデータを指定するために使用される。
【００２１】
１セットのポート９は、離散データを用いて通信する離散入力／出力、またはシリアルデータを用いて通信するシリアルポート、またはおそらくはパラレルポートを備えることができる。したがって基本データセットは、離散またはシリアル形式またはおそらくパラ
レル形式であるデータを含むことができる。
【００２２】
例として、この１セットのポート９は、１つ以上の汎用ＩＯ（ＧＰＩＯ）ポートと、１つ以上の同期化シリアル周辺インタフェース（ＳＰＩ）ポートとを備えることができる。
【００２３】
ゲートウェイは、また、第１のエンティティ３と第２のエンティティ５との間で通信が行われることを可能にするように、データパケットと基本データセットとの間で変換するために、第１のエンティティ３と第２のエンティティ５とを接続する変換手段１１を備える。
【００２４】
図２および図３は、通信ゲートウェイ１が、記憶手段１３と制御手段１５とを備えることができることを示す。
【００２５】
図２は、第２のエンティティ５から第１のエンティティ３に送信されるデータを示す。
【００２６】
記憶手段１３は、第２のエンティティ５から到来する基本データセットが、一時的に記憶されることを可能にする。更に制御手段１５は、第１のエンティティ３に供給する目的でデータパケットに変換するために、この一時的に記憶された基本データを回収する。
【００２７】
図３は、第１のエンティティ３から第２のエンティティ５に向かって送信されるデータを示す。
【００２８】
記憶手段１３は、第１のエンティティ３から到来するデータパケットを一時的に記憶するように機能する。制御手段１５はまた、基本データ部分の各々を適当な宛て先ポート９に送る前に、この１セットのポート９のうちの特定のポートに専用になっている基本データ部分を回収するために、この一時的に記憶されたデータパケットを復号するように機能する。
【００２９】
したがって例として、種々のバスの速度間の独立性を与えながら、高いビットレートのバスと、１つ以上の低いビットレートのバスとの間で、フォーマット化されたデータを交換することが可能である。情報またはデータを交換することに加えて、データ伝送信号と制御信号（例えばクロック信号）とが存在する。したがって低いビットレートのバスへの加入者の存在または状態と、入力／出力信号とを検証することが可能である。例えば加入者間のデータ交換は、ゲートウェイが応答を受信しなければ、このゲートウェイは、加入者が不在であると判断するように、周期的に行われ得る。
【００３０】
好都合にも、制御手段１５はまた、同期パルスを生成するために、特定のデータパケットから第１のエンティティ３によって復号された情報を処理できる。例えば変換手段１１は、前記の変換手段１１の出力を介して、クロック信号または同期パルスを送信するために、「マルチキャストイベント」タイプの超高優先度ショートフレームの到着について知らされることができる。超高優先度ショートフレームを復号することが、エンティティ３のパケット交換相互接続要素７によって実行されることは注目されるべきである。これは、離散信号を活性化することと、同期パルスを生成するように変換手段に知らせることとを可能にする。
【００３１】
図４および図５は、フィールドプログラマブルゲートアレー（ＦＰＧＡ）タイプのプログラム可能構成要素として、または特定用途向け集積回路（ＡＳＩＣ）タイプの構成要素としてのゲートウェイ１の実施形態を示す。
【００３２】
図４は、全ＩＰプログラム可能アーキテクチャのＦＰＧＡ構成要素における、ゲートウェイ１の単純で低価格の実施形態を示す。
【００３３】
本実施形態では、第１のエンティティ３は、Ｓｅｒｉａｌ  ＲａｐｉｄＩＯ（商標）タイプのパケット交換相互接続要素７を備える。第２のエンティティ５は、ＳＰＩポートを備える１セットのポート９を有する。
【００３４】
変換手段１１は、記憶手段１３と、通信ゲートウェイ１の種々の部分の間で対話が行われることを可能にする相互接続バス１７を介して、第１のエンティティ３を第２のエンティティ５に接続する制御手段１５とを備える。
【００３５】
この例では、記憶手段１３は、２つのアクセス（例えばランダムアクセスメモリ（ＲＡＭ）とダイレクトアクセスメモリ２１（ＤＭＡ））を有する第１のバッファメモリ１９ａを備える。制御手段１５は、コードメモリ２５に接続された制御ユニット２３ａ（例えば３２ビットコントローラ）を備え、コードメモリ２５は、プログラムコードと、制御ユニット２３ａの経路指定パラメータ、より一般的にはゲートウェイ１の経路指定パラメータとを記憶する。ゲートウェイが起動されるときに、コードメモリ２５の経路指定パラメータが、場合によっては初期化され得ることは注目されるべきである。
【００３６】
通信ゲートウェイ１の行動とアーキテクチャとを符号化または記述することは、ＶＨＤＬタイプのハードウエア記述言語（超高速またはＶＨＳＣＩハードウエア記述言語）を使用して、または構成可能システムを自動的に生成するためのツールを使用することによって、実行され得る。この符号化は、ゲートウェイ１の種々の要素に関するいかなる変更にも適応するために容易に修正され得る。例えば、単にゲートウェイ１のプログラミングを修正することによって、ポート９の数を変更することが可能である。したがって、この例におけるゲートウェイ１は、使用上極めて柔軟であり、また単純で低価格である実施形態を構成する。
【００３７】
第１のエンティティ３から受信されたデータパケットに関して、記憶手段１３、より一般的にバッファメモリ１９ａは、これらのデータパケットを回収して一時的に記憶する。その後、制御ユニット２３ａは、ポート９の各々に専用の基本データ部分を回収して、各基本データ部分を対応するポート９に割り当てるために、これらのデータパケットを復号する。
【００３８】
対照的に、第１のエンティティ３に送られるデータパケットに関して、記憶手段１３は、種々のポート９から到来する基本データを回収して、バッファメモリ１９ａに一時的に記憶する。その後、制御ユニット２３ａは、この基本データを第１のエンティティ３に送る前に、この基本データをデータパケットに変換する。
【００３９】
図５は、よりコンパクトであって量産により適している、ＡＳＩＣ構成要素を使用するゲートウェイ１の第２の実施形態を示す。
【００４０】
またこの例では、第１のエンティティ３は、Ｓｅｒｉａｌ  ＲａｐｉｄＩＯ（商標）タイプのパケット交換相互接続要素７を含み、また第２のエンティティは、ＳＰＩポートを含む１セットのポート９を備える。
【００４１】
同様に、記憶手段１３と制御手段１５とを備える変換手段１１は、ゲートウェイ１の種々の部分の間で対話が行われることを可能にする相互接続バス１７を介して、第１のエンティティ３を第２のエンティティ５に接続する。
【００４２】
この例では、記憶手段１３はまた、デュアルアクセスバッファメモリ１９ｂを備え、また制御手段１５は、記憶手段１３と第１のエンティティ３との間に置かれる制御ユニット２３ｂ（例えばシーケンサ）を備える。更に記憶手段１３は、１セットのポート９と制御手段１５との間に置かれる。
【００４３】
このようにして、第１のエンティティ３から受信されるデータパケットに関して、制御手段１５は、前記データパケットを回収し、これらのデータパケットを記憶手段１３に一時的に記憶する前に、パケットの宛て先ポートに応じてこれらのパケットを分解する。その後、各ポート９は、自分にアドレス指定された基本データを回収する。
【００４４】
対照的に、第１のエンティティ３に送られるデータパケットに関して、各ポート９は、その基本データをバッファメモリ１９ｂに記憶する。その後、制御手段１５は、第１のエンティティ３にアドレス指定されたフレームまたはデータパケットを生成するために、バッファメモリ１９ｂからの基本データを回収する。
【００４５】
図６は、ＲａｐｉｄＩＯ（商標）ブロック７と、変換ブロック（前述の図における変換手段１１）と、ＧＰＩＯタイプの入口／出口ブロック３９（ＩＰ）と共に１６個のＳＰＩポートＳＰＩ０からＳＰＩ１５を有するＳＰＩブロック２９とを含む、通信ゲートウェイ１の実施形態の一例を示す。変換ブロック１１は、第１にＲａｐｉｄＩＯ（商標）ブロック７との間の、第２にＳＰＩブロック２９とＩＯブロック３９との間の相互接続バス１７を介して、データと伝送信号と制御信号とを交換する。
【００４６】
ＲａｐｉｄＩＯ（商標）ブロック７は、論理層とトランスポート層と物理層とを備える。
【００４７】
論理層は、下記の機能、すなわち、読み取ることと書き込むこと、保守トランザクション、メッセージ、「ドアベル（呼び鈴）」、論理的認識、およびダイレクトメモリアクセス（ＤＭＡ）を含む。
【００４８】
トランスポート層は、下記の機能、すなわち、共通のホストを経由する必要をなくす、最大６４，０００個のピアツーピアＩＤ装置に発信元と宛て先とを有するデータパケットを配信する機能と、マルチキャスティングのオプションを提供する機能とを含む。
【００４９】
中でも物理層は、クロックと、同期装置と、ピアツーピアトポロジーと、ＲａｐｉｄＩＯ（商標）の他の標準特徴とを備える。
【００５０】
ＳＰＩブロック２９は、マスターまたはスレーブモードにおいて外部構成要素とのインタフェースを提供するように機能する。ＳＰＩポートの主要な機能は、データをシリアル化／非シリアル化することと、および選択信号を生成することであり得る。
【００５１】
一般的なＧＰＩＯインタフェースブロック３９は、特定の入力／出力機能、例えば、各ＩＯピンの入力または出力と、出力のためのデフォルト（省略時）値とを規定する機能を生成するように機能し、ある一定の時間の長さが経過した（タイムアウト）後に、ＲａｐｉｄＩＯ（商標）インタフェースが起動されないときはいつでも、これは、各ＳＰＩポートによって必要とされるソフトウエアまたはハードウエアの初期化出力「ＲＥＳＥＴ」を生成し、ポート２９の各々に接続された加入者の適当な動作を監視するために、各ＳＰＩポートに関連する「番犬」機能を実行する。ＲａｐｉｄＩＯ（商標）ブロック７にアクセス可能である状態語において、これは、加入者の存在と共にポート２９の状態を集中し、これは、送信および受信におけるバッファメモリのオーバーフローを制御し、またこれは、単一イベントアップセット（ＳＥＵ）誤りを検出する。これはまた、専用のマルチキャストフレームによって起動される電気同期信号を生成する。この信号は、加入者によって使用されることができ、またこれは、相互接続の品質を検証するために、高いビットレートのシリアルリンクにおけるジッターが測定されることを可能にする。
【００５２】
変換ブロック１１は、ＳＰＩポートによって非シリアル化された情報を回収するように機能し、ＲａｐｉｄＩＯ（商標）ブロック７に供給するデータバッファゾーンが作成されることを可能にする。同時に、この変換ブロック１１は、ＲａｐｉｄＩＯ（商標）ブロック７によって非シリアル化された情報が回収されることを可能にし、またこれは、各ＳＰＩポート２９に専用の基本データを復号して利用可能にするように機能する。このようにして、変換ブロック１１は、データの完全性を保証し、またＳＰＩブロック２９の速度とＲａｐｉｄＩＯ（商標）ブロック７の速度との間の独立性を保証する。
【００５３】
このようにして、ゲートウェイ１は、１６個のポートの同時処理によって、高いビットレートのＲａｐｉｄＩＯ（商標）バスと１６個のＳＰＩポートとの間でフォーマット化された情報が交換されることを可能にする。
【００５４】
特にゲートウェイ１は、ＳＰＩポートへの加入者の状態と存在とが検証されることを可能にする。このゲートウェイ１はまた、タイムアウトリバーサル（時間切れ反転）（ＴＯＲ）タイプの論理入力／出力が管理されることと、各ポートに専用にされているＲＥＳＥＴ初期化信号が生成されることと、論理信号が取得または再生されることと、所定のタイムアウト時間が経過した後にＴＯＲ出力がデフォルト論理状態にされることとを可能にする。このようにして、ゲートウェイ１は、復号されるべきマルチキャストイベントタイプのショートフレームを復号する際に、電気出力信号が生成されることを可能にし、状態レジスタにコピーすることによって、レジスタと内部メモリとに対してＳＥＵ保護が実行されることを可能にし、検出されたＳＥＵが状態レジスタにコピーされることを可能にし、そして異常の場合にドアベルタイプのショートフレームを発行する。
【００５５】
通信ゲートウェイ１は、航空機コンピュータアーキテクチャに使用され得る。図７は、少なくとも１つの中央ユニット４３と、取得手段４５と、中央ユニット４３と取得手段４５との間のインタフェースを与える少なくとも１つのゲートウェイ（前の図に示されたような）とを有する、航空機コンピュータ４１の一例を示す図である。
【図面の簡単な説明】
【００５６】
【図１】２つのエンティティ間の本発明の通信ゲートウェイの概略図である。
【図２】記憶手段と制御手段とを備える図１のゲートウェイの概略図である。
【図３】記憶手段と制御手段とを備える図１のゲートウェイの概略図である。
【図４】図１の実施形態の概略図である。
【図５】図１の実施形態の概略図である。
【図６】図１の特定の実施形態の概略図である。
【図７】図１のゲートウェイを使用する航空機コンピュータの概略図である。
【符号の説明】
【００５７】
１  通信ゲートウェイ
３  第１のエンティティ
５  第２のエンティティ
７  パケット交換相互接続要素
９  ポート
１１  変換手段
１３  記憶手段
１５  制御手段
１７  相互接続バス
１９ａ  第１のバッファメモリ
１９ｂ  デュアルアクセスバッファメモリ
２１  ダイレクトアクセスメモリ
２３ａ、２３ｂ  制御ユニット
２５  コードメモリ
２９  ＳＰＩブロック
３９  ＩＯブロック
４１  航空機コンピュータ
４３  中央ユニット
４５  取得ユニット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【外国語明細書】
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