(57)【要約】【課題】映像同期クロックへのマイコンのクロックの飛込みに起因するビートノイズを防ぐ。【解決手段】被写体光を光電変換して電気信号を生成する撮像素子１１Ｇ，１１Ｒ，１１Ｂと、撮像素子１１Ｇ，１１Ｒ，１１Ｂが出力した電気信号を基に映像信号を生成する出力部１３Ｇ，１３Ｒ，１３Ｂとを備えた。また、外部から入力された基準クロックを基に撮像素子及び出力部を駆動する映像信号処理用クロックを生成するタイミング発生部１９と、撮像素子１１Ｇ，１１Ｒ，１１Ｂ、出力部１３Ｇ，１３Ｒ，１３Ｂ及びタイミング発生部１９を制御する制御部１８と、タイミング発生部１９から出力された映像信号処理用クロックの位相を遅延させて制御部１８に供給する位相遅延部２１とを備えるようにした。【選択図】図１
2008187511.tif 000002
【特許請求の範囲】
【請求項１】
被写体光を光電変換して電気信号を生成する撮像素子と、
前記撮像素子が出力した電気信号を基に映像信号を生成する出力部と、
外部から入力された基準クロックを基に前記撮像素子及び前記出力部を駆動する映像信号処理用クロックを生成するタイミング発生部と、
前記撮像素子、前記出力部及び前記タイミング発生部を制御する制御部と、
前記タイミング発生部から出力された映像信号処理用クロックの位相を遅延して前記制御部に供給する位相遅延部とを備えたことを特徴とする
撮像装置。
【請求項２】
請求項１記載の撮像装置において、
前記位相遅延部の前段又は後段で、前記映像信号処理用クロックを分周する分周部を備えることを特徴とする
撮像装置。
【請求項３】
請求項１記載の撮像装置において、
前記位相遅延部による位相の遅延量は可変であることを特徴とする
撮像装置。
【請求項４】
請求項１記載の撮像装置において、
前記出力部は、前記映像信号をデジタル信号に変換するアナログ・デジタル変換部を備えることを特徴とする
撮像装置。
【請求項５】
被写体光を光電変換して電気信号を生成する撮像素子と、
前記撮像素子が出力した電気信号を基に映像信号を生成する出力部と、
外部から入力された基準クロックを基に前記撮像素子及び前記出力部を駆動する映像信号処理用クロックを生成するタイミング発生部と、
前記撮像素子及び前記出力部を制御する制御部と、
前記タイミング発生部から出力された映像信号処理用クロックの位相を調整して前記撮像素子及び前記出力部に供給する位相遅延部とを備えたことを特徴とする
撮像装置。
【請求項６】
被写体光を光電変換して電気信号を生成する撮像素子と、
前記撮像素子が出力した電気信号を基に映像信号を生成する出力部と、
当該撮像装置を構成する各部を駆動するための基準クロックを生成するクロック生成部と、
前記クロック生成部で生成された基準クロックを基に、前記撮像素子及び前記出力部を駆動する映像信号処理用クロックを生成するタイミング発生部と、
前記撮像素子、前記出力部及び前記タイミング発生部を制御する制御部と、
前記タイミング発生部から出力された映像信号処理用クロックの位相を調整して前記制御部に供給する位相遅延部とを備えたことを特徴とする
撮像装置。
【請求項７】
被写体光を光電変換して電気信号を生成する撮像素子と、
前記撮像素子が出力した電気信号を基に映像信号を生成する出力部と、
当該撮像装置を構成する各部を駆動するための基準クロックを生成するクロック生成部と、
前記クロック生成部で生成された基準クロックを基に、前記撮像素子及び前記出力部を制御する制御部と、
前記制御部から入力された基準クロックを基に、前記撮像素子及び前記出力部を駆動する映像信号処理用クロックを生成するタイミング発生部と、
前記タイミング発生部から出力されたクロックの位相を調整して前記撮像素子及び前記出力部に供給する位相遅延部とを備えたことを特徴とする
撮像装置。
【請求項８】
外部から入力された電気信号を基に映像信号を生成する出力部と、
外部から入力された基準クロックを基に前記撮像素子及び前記出力部を駆動する映像信号処理用クロックを生成するタイミング発生部と、
前記撮像素子、前記出力部及び前記タイミング発生部を制御する制御部と、
前記タイミング発生部から出力された映像信号処理用クロックの位相を調整して前記制御部に供給する位相遅延部とを備えたことを特徴とする
映像信号発生装置。
【請求項９】
請求項８記載の映像信号発生装置において、
前記位相遅延部の前段又は後段で、前記映像信号処理用クロックを分周する分周部を備えることを特徴とする
映像信号発生装置。
【請求項１０】
請求項８記載の映像信号発生装置において、
前記位相遅延部による位相の遅延量は可変であることを特徴とする
映像信号発生装置。
【請求項１１】
請求項８記載の映像信号発生装置において、
前記出力部は、前記映像信号をデジタル信号に変換するアナログ・デジタル変換部を備えることを特徴とする
映像信号発生装置。
【請求項１２】
外部から入力された電気信号を基に映像信号を生成する出力部と、
外部から入力された基準クロックを基に前記撮像素子及び前記出力部を駆動する映像信号処理用クロックを生成するタイミング発生部と、
前記撮像素子及び前記出力部を制御する制御部と、
前記タイミング発生部から出力された映像信号処理用クロックの位相を調整して前記撮像素子及び前記出力部に供給する位相遅延部とを備えたことを特徴とする
映像信号発生装置。
【請求項１３】
外部から入力された電気信号を基に映像信号を生成する出力部と、
当該撮像装置を構成する各部を駆動するための基準クロックを生成するクロック生成部と、
前記クロック生成部で生成された基準クロックを基に前記撮像素子及び前記出力部を駆動する映像信号処理用クロックを生成するタイミング発生部と、
前記撮像素子、前記出力部及び前記タイミング発生部を制御する制御部と、
前記タイミング発生部から出力された映像信号処理用クロックの位相を調整して前記制御部に供給する位相遅延部とを備えたことを特徴とする
映像信号発生装置。
【請求項１４】
外部から入力された電気信号を基に映像信号を生成する出力部と、
当該撮像装置を構成する各部を駆動するための基準クロックを生成するクロック生成部と、
前記撮像素子及び前記出力部を制御する制御部と、
前記制御部から入力された基準クロックを基に、前記撮像素子及び前記出力部を駆動する映像信号処理用クロックを生成するタイミング発生部と、
前記タイミング発生部から出力された映像信号処理用クロックの位相を調整して前記撮像素子及び前記出力部に供給する位相遅延部とを備えたことを特徴とする
映像信号発生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば内視鏡等に適用して好適な撮像装置及び映像信号発生装置に関する。
【背景技術】
【０００２】
近年、ＣＣＤ（Charge Coupled Devices）やＣＭＯＳ（Complementary Metal Oxide Semiconductor）等のイメージセンサは、デジタルスチルカメラや携帯電話端末、内視鏡等に幅広く搭載されるようになっている。これらの装置の中には、イメージセンサとアナログフロントエンド（以下ＡＦＥと称する）と呼ばれる各回路で構成されるカメラモジュールと、カメラモジュールを含む装置の各部を制御するマイコンとが、装置の内部において離れて配置されているものも多い。
【０００３】
ところが、カメラモジュールとマイコンとの間をつなぐ伝送ラインが長く、また、マイコンから送られるすべての指令信号やデータがその伝送ライン上に乗るとなると、伝送ライン上を流れる信号の量はかなり多くなり、伝送ラインに、不要放射ノイズが発生しやすくなってしまうという問題があった。
【０００４】
特許文献１には、カメラモジュールを備えたデジタルホスト装置において、デジタルホスト装置のプロセッサとは別に、カメラモジュール専用のプロセッサをカメラモジュール側に設けたことについての開示がある。
【特許文献１】特表２００５−５３６１６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、上述した課題を解決するため、カメラモジュール内に、マイコンからの指令信号を翻訳してカメラモジュール内部の各部への指示を行う、カメラモジュール用のマイコンを別途設置する場合は、カメラモジュールのＡＦＥ各回路とマイコンとが近接することになる。イメージセンサやＡＦＥ回路と、マイコンとでは異なるクロック源を用いることが通常であるため、これらが隣接すればするほど、マイコンに供給されるクロックが、イメージセンサやＡＦＥ回路へ供給される映像同期クロックに干渉してしまう可能性が高くなる。そして、ＡＦＥの１つであるアナログ・デジタルコンバータ（以下、Ａ／Ｄコンバータと称す）でのノイズも大きくなり、最終的に表示部等に表示される映像にビートノイズが発生してしまうという問題があった。
【０００６】
また、装置の小型化要求に応えるため、マイコンをＡＦＥ回路群の近傍に設置する場合にも、同様の問題が生じてしまう。
【０００７】
本発明はかかる点に鑑みてなされたものであり、映像同期クロックへのマイコンのクロックの飛込みに起因するビートノイズを防ぐことを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、被写体光を光電変換して電気信号を生成する撮像素子と、撮像素子が出力した電気信号を基に映像信号を生成する出力部とを備えた。また、外部から入力された基準クロックを基に撮像素子及び出力部を駆動する映像信号処理用クロックを生成するタイミング発生部と、撮像素子、出力部及びタイミング発生部を制御する制御部と、タイミング発生部から出力された映像信号処理用クロックの位相を調整して制御部に供給する位相遅延部とを備えるようにしたものである。
【０００９】
このようにしたことで、制御部（マイコン）を駆動するクロックが、タイミング発生部から生成される映像信号処理用クロックを基に生成されるようになる。
【発明の効果】
【００１０】
本発明によると制御部を駆動するクロックが、タイミング発生部で生成される映像信号処理用クロックを基に生成されるようになるため、映像信号に同期したクロックへの制御部のクロックの飛込みに起因するビートノイズを防ぐことができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の一実施の形態を、添付図面を参照して説明する。
【００１２】
図１は、本実施の形態による撮像装置の構成例を示す。本実施の形態の撮像装置１００は、例えば医療用の内視鏡などの各種用途に使用される撮像装置に適用可能である。図１に示された撮像装置１００は、３板式の撮像方式を採用したものであり、図示せぬレンズを通り、色分解プリズム（図示略）により分解されたＧ（緑），Ｒ（赤），Ｂ（青）の各光線を光電変換して、電気信号を生成するＣＣＤイメージャ（以下ＣＣＤと称する）１１Ｇ、１１Ｒ、１１Ｂの３つの撮像素子を備える。また、各ＣＣＤイメージャ１１で光電変換され、蓄積された信号電荷を垂直転送させるための垂直転送ドライバ（以下Ｖドライバと称する）２０と、Ｖドライバ２０により垂直転送された信号電荷を水平転送するための水平転送ドライバ（以下Ｈドライバと称する）１４Ｇ，１４Ｒ，１４Ｂを備える。
【００１３】
Ｖドライバ２０は、ＣＣＤ１１Ｇ，１１Ｒ，１１Ｂに垂直転送パルスＶφ１〜Ｖφ４を供給し、Ｈドライバ１４Ｇ，１４Ｒ，１４Ｂは、ＣＣＤ１１Ｇ，１１Ｒ，１１Ｂに水平転送パルスＨ１とＨ２を供給する。またＨドライバ１４Ｇ，１４Ｒ，１４Ｂは、ＣＣＤ１１Ｇ，１１Ｒ，１１Ｂに蓄積された信号電荷をリセットするためのリセットパルスＲＧも供給する。ＣＣＤ１１Ｇ，１１Ｒ，１１Ｂに印加されるこれらのパルスは、タイミング発生部１９により供給される映像同期クロック（ＣＡＭ＿ＣＬＫ）に同期して生成される。
【００１４】
タイミング発生部１９は、撮像装置１００の各部を制御する第１の制御部１７から供給される基準クロック（ＨＣＬＫ）を元に、ＣＣＤ１１Ｇ，１１Ｒ，１１Ｂ、Ｖドライバ２０、Ｈドライバ１４Ｇ，１４Ｒ，１４Ｂ、後述するＣＤＳ回路１３Ｇ，１３Ｒ，１３Ｇ、アナログ／デジタル変換部（以下Ａ／Ｄ変換部と称する）１５Ｇ，１５Ｒ，１５Ｂを駆動するための映像同期クロック（ＣＡＭ＿ＣＬＫ）を生成し、各部に供給する。映像同期クロックは、映像信号の水平周波数や垂直周波数に同期した、映像信号処理用の周波数のクロックである。本例においては、第１の制御部１７が供給するクロックを８１ＭＨｚとしてあり、タイミング発生部１９でそのクロックを１／２の４０．５ＭＨｚに分周する構成としてある。
【００１５】
ＣＣＤ１１Ｇ，１１Ｒ，１１Ｂで得られた信号電荷は、上述した手法でＶドライバ２０及びＨドライバ１４Ｇ，１４Ｒ，１４Ｂにより読み出され、図示せぬ出力回路で信号電荷に相当する電圧に変換された後、それぞれＣＤＳ（Correlated Double Sampling）回路１３Ｇ，１３Ｒ，１３Ｂに供給される。
【００１６】
ＣＤＳ回路１３Ｇ，１３Ｒ，１３Ｂは、ＣＣＤ１１Ｇ，１１Ｒ，１１Ｂから得られた出力信号に含まれるリセットノイズを低減する。ＣＣＤ１１Ｇ，１１Ｒ，１１Ｂからの出力映像信号は、図３（ａ）に示されるように、リセット期間Ｐ１とフィードスルーレベル０レベル期間Ｐ２、信号期間Ｐ３の３つの期間に分けられる。ＣＤＳ回路１３Ｇ，１３Ｒ，１３Ｂは、フィードスルーレベル０レベル期間Ｐ２のフィードスルーレベルをクランプした上で、信号期間Ｐ３の信号をサンプルホールドし、フィードスルーレベルＬ１と信号レベルＬ２との差を得ることにより、リセットノイズの除去を行う。
【００１７】
ＣＤＳ回路１３Ｇ，１３Ｒ，１３Ｂから出力された映像信号は、図示せぬＡＧＣ回路で一定の信号レベルに調整された後に、Ａ／Ｄ変換部１５Ｇ，１５Ｒ，１５Ｂに供給される。Ａ／Ｄ変換部１５Ｇ，１５Ｒ，１５Ｂでは、アナログ信号である映像信号を、デジタル信号に変換する。
【００１８】
上述した光学系及びＣＣＤ１１Ｇ，１１Ｒ，１１Ｂと、ＣＤＳ１３Ｇ，１３Ｒ，１３ＢやＡ／Ｄ変換部１５Ｇ，１５Ｒ，１５Ｂ等のＡＦＥ回路が搭載されたカメラブロック５０と、カメラブロック５０から出力された映像信号を画像処理する映像処理部１６とは、それぞれ別の基板上に設置してある。そしてこれらは、カメラブロック５０側のコネクタ２ａと、映像処理部１６側のコネクタ２ｂに接続されたケーブル１を介して接続してある。映像処理部１６は、Ａ／Ｄ変換部１５Ｇ，１５Ｒ，１５Ｂから供給されたデジタルの映像信号の、黒レベルＯＢ（オプティカルブラック）を一定基準値に固定するフィーダバッククランプ処理や、映像信号のあるレベル以上を圧縮するニー補正、映像信号のレベルを設定されたγカーブに従って補正するγ補正、白バランスをとるためのホワイトクリップ処理等を行う。
【００１９】
カメラブロック５０側のコネクタ２ａには、撮像装置１００の各部を制御するための第１の制御部１７も接続されている。第１の制御部１７はマイコン等で構成される。本実施の形態では、第１の制御部１７からカメラブロック５０の各部に送信される信号の量を削減するため、カメラブロック５０内に第２の制御部１８を設けてある。第２の制御部１８は、第１の制御部１７から送信される指令のうち、カメラブロック５０内の各部に対する設定指示用の指令を翻訳して、カメラブロック５０内の各部に伝送する。
【００２０】
第２の制御部１８が行う制御としては、例えばタイミング発生部１９に対してはシャッタスピードの可変制御、Ａ／Ｄ変換部１５Ｇ，１５Ｒ，１５Ｂに対してはゲインの制御の他、映像レート（５０ｉ／６０ｉ）の切り換え指示等も行う。また、撮像装置１００の消費電力を抑えるため、カメラブロック５０の各部をそれぞれ独立してスタンバイモードに切り替える制御や、周期的に各部の設定を初期化する制御も行う。
【００２１】
各部の初期化は、静電気による妨害が発生等により映像がバケてしまった場合でも、その状態をすぐに解消できるように、１フレームごとに順番に各部にリフレッシュをかける目的で行う。図２に設定初期化の処理例を示すフローチャートを示してある。まず、ＣＤＳ回路１２ＧとＨドライバ１４Ｇで構成される、Ｇチャンネル用の出力部（図１の１２Ｇ）の設定初期化を行い（ステップＳ１）、続いて１フレームごとに、Ｇチャンネル用のＡ／Ｄ変換部１５Ｇの設定初期化（ステップＳ２）、Ｒチャンネル用の出力部１２Ｒの設定初期化（ステップＳ３）、Ｒチャンネル用のＡ／Ｄ変換部１５Ｒの設定初期化（ステップＳ４）、Ｂチャンネル用の出力部１２Ｂの設定初期化（ステップＳ５）、Ｂチャンネル用のＡ／Ｄ変換部１５Ｂの設定初期化（ステップＳ６）、タイミング発生部１９の設定初期化（ステップＳ７）を行う。本例においては、カメラブロックを構成する要素が７つであるため、初期化処理は７フレーム周期で行われる。なお、設定初期化の順番は図２に示した順番に限定されるものではなく、任意の順番で行ってもよい。
【００２２】
このように、カメラブロック５０内に別途翻訳用の第２の制御部１８を設けることで、カメラブロック５０をＯＥＭ（Original Equipment Manufacturing）として供給する場合等には、ＯＥＭ供給先に対して、カメラブロック５０内の各部の詳細なパラメータを隠蔽することも可能となる。
【００２３】
この場合、第２の制御部１８を駆動するために、カメラブロック５０内にクロック源を新たに設けると、第２の制御部１８に供給されるクロックが、カメラブロック５０内のＣＤＳ回路１３Ｇ，１３Ｒ，１３ＢやＡ／Ｄ変換部１５Ｇ，１５Ｒ，１５Ｂに供給される映像同期クロックに干渉し、表示される映像にビートノイズ等が現れる可能性が高くなってしまう。このため、本実施の形態では、タイミング発生部１９からＣＤＳ回路１３Ｇ，１３Ｒ，１３ＢやＡ／Ｄ変換部１５Ｇ，１５Ｒ，１５Ｂに供給される映像同期クロックを基に、第２の制御部１８を駆動するクロックを生成する構成としてある。
【００２４】
まず、タイミング発生部１９からＣＤＳ回路１３Ｇ，１３Ｒ、１３ＢとＡ／Ｄ変換部１５Ｇ，１５Ｒ，１５Ｂに供給される映像同期クロックと、第２の制御部１８のクロックとがかぶってノイズを起こしてしまわないように、映像同期クロックの位相を遅延させて調整し、第２の制御部１８に供給する位相遅延部２１を備えた。そして、映像同期クロックを分周する分周部２２を備えた。本例においては、分周部２２は入力されたクロックを４分周する構成としてあり、４０．５／４＝１０．１２５ＭＨｚのクロックを生成する。第２の制御部１８は、この１０．１２５ＭＨｚのクロックに基づいて動作する。
【００２５】
位相遅延部２１の位相調整処理の例を、図３に示してある。図３（ａ）はＣＣＤ１１Ｇ，１１Ｒ，１１Ｂから出力される信号の波形を示したものであり、図３（ｂ）は、タイミング発生部１９から各部に供給される映像同期クロックの波形を示したものであり、図３（ｃ）は、第２の制御部１８に供給されるクロックの波形を示したものである。第２の制御部１８のクロックの変化点Ｃ１が、図３（ａ）に示された出力信号の波形のうち、リセット期間Ｐ１の近辺に現れるように調整すれば、つまり、図３（ａ）に示されたフィードスルー期間Ｐ２や信号期間Ｐ３に現れないようにすれば、ＣＤＳ回路１３Ｇ，１３Ｒ，１３Ｂから出力される映像データにノイズがのってしまうことを防止できる。
【００２６】
つまり、位相遅延部２１では、第２の制御部１８に供給するクロックの位相を所定の分量だけ遅延させる処理を行っている。位相遅延部２１で遅延させる遅延量は、第２の制御部１８のクロックの変化点Ｃ１の位置が、最適な位置に現れるように予め調整しておく。クロックの変化点Ｃ１の最適な位置は、リセットパルスの供給タイミングや、カメラブロック５０内の各部の基板上での配置等により変わるものであり、設計時に予めこれらの要件から最適な位置を求めておく。そして最適な位置に合わせて位相遅延部２１の位相遅延量を決定した上で、遅延量を設定しておく。もしくは、位相遅延部２１の位相遅延量は可変としておき、状況に合わせて遅延量を調整可能な構成としてもよい。
【００２７】
このように、カメラブロック５０側に翻訳用の第２の制御部１８を設けることで、カメラブロック５０から離れた位置に設置された第１の制御部１７から、カメラブロック５０内の各部に供給される信号の量を削減させることが可能となる。
【００２８】
また、タイミング発生部１９が生成した映像同期クロックを、分周部２２で分周して第２の制御部１８に供給するようにしたため、第２の制御部１８専用のクロック源を設ける必要がなくなる。
【００２９】
また、第２の制御部１８を駆動するための専用のクロック源を設けていないため、第２の制御部１８を動作させるクロックが、ＣＤＳ１３Ｇ，１３Ｒ，１３ＢやＡ／Ｄ変換部１５Ｇ，１５Ｒ，１５Ｂに供給される映像同期クロックに干渉して、コンバータノイズが発生してしまうことがなくなる。コンバータノイズの発生を防ぐことで、表示される映像上に現れるビートノイズを低減できる。
【００３０】
さらに、第２の制御部１８に入力されるクロックの位相を、ＣＣＤ１１Ｇ，１１Ｒ，１１Ｂの駆動タイミングに合わせて調整しているため、ＣＤＳ回路１５Ｇ，１５Ｒ，１５Ｂでサンプルホールドする信号にノイズの影響が出にくくなる。
【００３１】
なお、ここまで説明した実施の形態では、第１の制御部１７及び第２の制御部１８をマイコンで構成する例を挙げたが、ＥＰＧＡ（Embedded Programmable Gate Array）等を使用した専用のＩＣを用いるようにしてもよい。
【００３２】
また、上述した実施の形態では、第２の制御部１８に入力するクロックを、最初に位相遅延部２１供給して位相を遅延させてから、分周部２２に入力して分周する構成としたが、先に分周を行ってから次に位相の遅延をさせる構成としてもよい。
【００３３】
また、上述した実施の形態では、イメージセンサとしてＣＣＤを用いる構成としたが、ＣＭＯＳ等他の素子を用いるようにしてもよい。
【００３４】
また、上述した実施の形態では、タイミング発生部１９から出力される映像同期クロックの位相を位相遅延部２１により遅延させ、第２の制御部１８に供給させることで、第２の制御部１８におけるクロックが、映像同期信号のノイズ源となってしまわないよう調整しているが、第２の制御部１８に供給するクロックは遅延させず、映像同期クロックの方の位相を遅延させる構成としてもよい。
【００３５】
この場合の撮像装置１００の内部構成例を、図４に示してある。図４に示した構成では、タイミング生成部１９から出力される映像同期クロックの位相を、位相遅延部２１′が遅延させ、映像同期クロックとしてＣＣＤ１１Ｇ，１１Ｒ，１１Ｂ，出力部１２Ｇ，１２Ｒ，１２Ｂ，Ａ／Ｄ変換部１５Ｇ，１５Ｒ，１５Ｂに供給する構成としてある。また、位相遅延部２１に入力される前の映像同期クロックを分周部２２が分周し、第２の制御部１８に駆動用のクロックとして供給するようにしてある。このように構成しても、映像同期クロックを基に第２の制御部１８駆動用のクロックが生成されるようになるため、互いのクロックが干渉し合うことがなくなる。また、位相遅延部２１′で、ＣＣＤ１１Ｇ，１１Ｒ，１１Ｂ，出力部１２Ｇ，１２Ｒ，１２Ｂ，Ａ／Ｄ変換部１５Ｇ，１５Ｒ，１５Ｂに供給される映像同期クロックの位相を調整することで、ＣＣＤ１１Ｇ，１１Ｒ，１１Ｂからの出力信号の波形に対する、第２の制御部１８駆動用クロックの変化点Ｃ１の位置を調整することができる。
【００３６】
また、上述した実施の形態では、カメラブロック５０と離れた位置にある第１の制御部１７から、カメラブロック５０の各部を駆動するクロックが供給される構成としたが、カメラブロック５０内にクロック源（クロック発生部）を設け、そのクロック源から供給されるクロックに基づいて、カメラブロック５０内の各部を駆動させる構成としてもよい。図５には、タイミング発生部１９にクロック源としてのオシレータ２３を設けた場合の構成例を示してある。
【００３７】
図５に示された構成においては、タイミング発生部１９は、オシレータ２３で生成された基準クロックを分周して映像同期クロックを生成し、ＣＣＤ１１Ｇ，１１Ｒ，１１Ｂや出力部１２Ｇ，１２Ｒ，１２Ｂ、そしてＡ／Ｄ変換部１５Ｇ，１５Ｒ，１５Ｂに供給する。そして、その映像同期クロックの位相を位相遅延部２１で遅延させ、分周部２２で分周して、第２の制御部１８を駆動するためのクロックとする。
【００３８】
または、オシレータ２３を第２の制御部１８側に設ける構成としてもよく、この場合の内部構成例を図６に示してある。図６に示された構成においては、オシレータ２３から供給される基準クロックは第２の制御部１８に入力され、タイミング発生部１９に供給される。タイミング発生部１９では、図示せぬ分周部で、入力された基準クロックを分周した上で、分周したクロックを映像同期クロックとしてＣＣＤ１１Ｇ，１１Ｒ，１１Ｂ、出力部１２Ｇ，１２Ｒ，１２Ｂ、Ａ／Ｄ変換部１５Ｇ，１５Ｒ，１５Ｂに供給する。
【００３９】
第２の制御部１８内には、第２の制御部１８自身を駆動するクロックを生成するための分周部２２を設けてあり、第２の制御部１８は、分周部２２で分周されたクロックを基に駆動する。そして、第２の制御部１８からカメラブロック５０内の各部に供給される設定用の信号は、位相遅延部２１を通して位相が遅延されてから供給される。このように、カメラブロック５０内にオシレータ２３を設けた場合でも、第２の制御部１８の駆動用クロックと、それ以外のカメラブロック５０内に供給される映像同期クロックとが同じ基準クロックを基に生成される構成とすれば、コンバータノイズ等の発生を防ぐことが可能となる。
【００４０】
また、上述した実施の形態では、撮像装置に適用した例を挙げたが、イメージセンサを備えていない映像信号発生装置等に適用してもよい。
【図面の簡単な説明】
【００４１】
【図１】本発明の一実施の形態による撮像装置の内部構成例を示すブロック図である。
【図２】本発明の一実施の形態による第２の制御部による設定初期化処理の例を示すフローチャートである。
【図３】本発明の一実施の形態による第２の制御部のクロック変化点の位置の例を示す説明図である。
【図４】本発明の他の実施の形態による撮像装置の内部構成例を示すブロック図である。
【図５】本発明の他の実施の形態による撮像装置の内部構成例を示すブロック図である。
【図６】本発明の他の実施の形態による撮像装置の内部構成例を示すブロック図である。
【符号の説明】
【００４２】
１…ケーブル、２ａ，２ｂ…コネクタ、１１Ｇ，１１Ｒ，１１Ｂ…ＣＣＤ、１２Ｇ，１２Ｒ，１２Ｂ…出力部、１３Ｇ，１３Ｒ，１３Ｂ…ＣＤＳ回路、１４Ｇ，１４Ｒ，１４Ｂ…Ｈドライバ、１５Ｇ，１５Ｒ，１５Ｂ…Ａ／Ｄ変換部、１６…映像処理部、１７…第１の制御部、１８…第２の制御部、１９…タイミング発生部、２０…Ｖドライバ、２１…位相遅延部、２２…分周部、５０…カメラブロック、１００…撮像装置、Ｃ１…変化点、Ｐ１…リセット期間、Ｐ２…フィールドスルーレベル０レベル期間、Ｐ３…信号期間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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