(57)【要約】【課題】データ信号等の情報信号を通信する際におけるセキュリティの向上を図る。【解決手段】情報を２値の状態値で規定する情報信号を送信する送信装置と、前記情報信号を受信する受信装置と、を備え、前記送信装置は、情報解読信号を生成する信号生成手段を含み、前記情報解読信号を前記情報信号と共に送信するものであり、前記情報信号の状態値が変化する場合には前記情報解読信号の状態値が変化せず、前記情報信号の状態値が変化しない場合には前記情報解読信号の状態値が変化するものであり、前記受信装置は、受信した前記情報信号及び前記情報解読信号における状態値の変化点を基準にして前記情報信号の状態値を取得する情報取得手段を含む。【選択図】図１
2008278459.tif 000002
【特許請求の範囲】
【請求項１】
情報を２値の状態値で規定する情報信号を送信する送信装置と、
前記情報信号を受信する受信装置と、を備え、
前記送信装置は、情報解読信号を生成する信号生成手段を含み、前記情報解読信号を前記情報信号と共に送信するものであり、前記情報信号の状態値が変化する場合には前記情報解読信号の状態値が変化せず、前記情報信号の状態値が変化しない場合には前記情報解読信号の状態値が変化するものであり、
前記受信装置は、受信した前記情報信号及び前記情報解読信号における状態値の変化点を基準にして前記情報信号の状態値を取得する情報取得手段を含む、
ことを特徴とする通信システム。
【請求項２】
情報を２値の状態値で規定する複数の情報信号を送信する送信装置と、
前記複数の情報信号を受信する受信装置と、を備え、
前記送信装置は、情報解読信号を生成する信号生成手段を含み、前記情報解読信号を前記複数の情報信号と共に送信するものであり、前記複数の情報信号の状態値が同じタイミングにおいて変化しない場合に前記情報解読信号の状態値が変化するものであり、
前記受信装置は、受信した前記複数の情報信号及び前記情報解読信号における状態値の変化点を基準にして前記複数の情報信号の各々の状態値を取得する情報取得手段を含む、
ことを特徴とする通信システム。
【請求項３】
前記情報取得手段は、
前記情報信号における状態値の変化に同期して第１のパルス信号を発生する第１のパルス発生回路と、
前記情報解読信号における状態値の変化に同期して第２のパルス信号を発生する第２のパルス発生回路と、
前記第１のパルス信号と前記第２のパルス信号との論理和信号を出力する論理和回路と、
前記論理和信号を所定時間だけ遅延させる第１の遅延回路と、
前記第１の遅延回路によって遅延された前記論理和信号に同期してカウント動作を行い、カウント値が前記情報信号に含まれる１情報分のビット数と一致した場合に一致検出信号を出力する一致検出回路と、
前記情報信号と前記第１の遅延回路によって遅延された前記論理和信号とを入力とし、当該論理和信号に同期して前記情報信号をシリアル−パラレル変換するシリアル−パラレル変換回路と、
前記一致検出信号に同期してシリアル−パラレル変換された前記情報信号を取得する信号処理回路と、
を備えること特徴とする請求項１記載の通信システム。
【請求項４】
前記情報取得手段は、
前記複数の情報信号の各々に対応して設けられ、対応する情報信号における状態値の変化に同期して第１のパルス信号を発生する第１のパルス発生回路と、
前記情報解読信号における状態値の変化に同期して第２のパルス信号を発生する第２のパルス発生回路と、
前記複数の情報信号の各々に対応する前記第１のパルス信号と前記第２のパルス信号との論理和信号を出力する論理和回路と、
前記論理和信号を所定時間だけ遅延させる第１の遅延回路と、
前記第１の遅延回路によって遅延された前記論理和信号に同期してカウントし、当該カウント値が前記複数の情報信号に含まれる１情報分のビット数と一致した場合に一致検出信号を出力する一致検出回路と、
前記複数の情報信号の各々に対応して設けられ、対応する前記複数の情報信号の各々と前記第１の遅延回路によって遅延された前記論理和信号とを入力とし、当該論理和信号に同期して前記対応する前記複数の情報信号の各々をシリアル−パラレル変換するシリアル−パラレル変換回路と、
前記一致検出信号に同期してシリアル−パラレル変換された前記複数の情報信号の各々を取得する信号処理回路と、
を備えること特徴とする請求項２記載の通信システム。
【請求項５】
前記第１のパルス発生回路は、
前記情報信号を所定時間だけ遅延させる第２の遅延回路と、
前記情報信号と前記第２の遅延回路によって遅延された前記情報信号との排他的論理和信号を前記第１のパルス信号として出力する第１の排他的論理和回路とから構成され、
前記第２のパルス発生回路は、
前記情報解読信号を所定時間だけ遅延させる第３の遅延回路と、
前記情報解読信号と前記第３の遅延回路によって遅延された前記情報解読信号との排他的論理和信号を前記第２のパルス信号として出力する第２の排他的論理和回路とから構成され、
前記一致検出回路は、
最大カウント数が前記情報信号に含まれる１情報分のビット数と同一に設定されており、前記第１の遅延回路によって遅延された前記論理和信号に同期してカウント動作を行い、カウント値を示すビットデータをパラレルに出力するカウンタ回路と、
前記カウンタ回路からパラレルに出力される前記ビットデータの論理積信号を前記一致検出信号として出力する論理積回路とから構成されている、
ことを特徴とする請求項３または４に記載の通信システム。
【請求項６】
前記送信装置は、
前記情報信号及び前記情報解読信号を無線送信する無線送信手段を備え、
前記受信装置は、
無線送信された前記情報信号及び前記情報解読信号を受信する無線受信手段を備える、
ことを特徴とする請求項１〜５のいずれか一項に記載の通信システム。
【請求項７】
情報を２値の状態値で規定する情報信号と情報解読信号とを送信する送信手段と、
前記情報解読信号を生成する信号生成手段と、を含み、
前記情報信号の状態値が変化する場合には前記情報解読信号の状態値が維持され、前記情報信号の状態値が変化しない場合には前記情報解読信号の状態値が変化するものである、
ことを特徴とする送信装置。
【請求項８】
情報を２値の状態値で規定する複数の情報信号と情報解読信号とを送信する送信手段と、
前記情報解読信号を生成する信号生成手段と、を含み、
前記複数の情報信号の状態値が同じタイミングにおいて変化しない場合に前記情報解読信号の状態値が変化するものである、
ことを特徴とする送信装置。
【請求項９】
前記送信手段が、前記情報信号及び前記情報解読信号を無線送信する無線送信手段を含む、ことを特徴とする請求項７または８に記載の送信装置。
【請求項１０】
情報を２値の状態値で規定する情報信号と、情報解読信号と、を受信する受信手段と、
前記情報解読信号における状態値の変化点を基準にして前記情報信号の状態値を取得する情報取得手段と、を備え、
前記情報信号の状態値が変化する場合には前記情報解読信号の状態値が維持され、前記情報信号の状態値が変化しない場合には前記情報解読信号の状態値が変化するものである、
ことを特徴とする受信装置。
【請求項１１】
情報を２値の状態値で規定する複数の情報信号と、情報解読信号と、を受信する受信手段と、
前記複数の情報信号及び前記情報解読信号における状態値の変化点を基準にして前記複数の情報信号の各々の状態値を取得する情報取得手段と、を備え、
前記複数の情報信号の状態値が同じタイミングにおいて変化しない場合に前記情報解読信号の状態値が変化するものである、
ことを特徴とする受信装置。
【請求項１２】
前記情報取得手段は、
前記情報信号における状態値の変化に同期して第１のパルス信号を発生する第１のパルス発生回路と、
前記情報解読信号における状態値の変化に同期して第２のパルス信号を発生する第２のパルス発生回路と、
前記第１のパルス信号と前記第２のパルス信号との論理和信号を出力する論理和回路と、
前記論理和信号を所定時間だけ遅延させる第１の遅延回路と、
前記第１の遅延回路によって遅延された前記論理和信号に同期してカウント動作を行い、カウント値が前記情報信号に含まれる１情報分のビット数と一致した場合に一致検出信号を出力する一致検出回路と、
前記情報信号と前記第１の遅延回路によって遅延された前記論理和信号とを入力とし、当該論理和信号に同期して前記情報信号をシリアル−パラレル変換するシリアル−パラレル変換回路と、
前記一致検出信号に同期してシリアル−パラレル変換された前記情報信号を取得する信号処理回路と、
を備えること特徴とする請求項１０記載の受信装置。
【請求項１３】
前記情報取得手段は、
前記複数の情報信号の各々に対応して設けられ、対応する情報信号における状態値の変化に同期して第１のパルス信号を発生する第１のパルス発生回路と、
前記情報解読信号における状態値の変化に同期して第２のパルス信号を発生する第２のパルス発生回路と、
前記複数の情報信号の各々に対応する前記第１のパルス信号と前記第２のパルス信号との論理和信号を出力する論理和回路と、
前記論理和信号を所定時間だけ遅延させる第１の遅延回路と、
前記第１の遅延回路によって遅延された前記論理和信号に同期してカウント動作を行い、カウント値が前記複数の情報信号に含まれる１情報分のビット数と一致した場合に一致検出信号を出力する一致検出回路と、
前記複数の情報信号の各々に対応して設けられ、対応する前記複数の情報信号の各々と前記第１の遅延回路によって遅延された前記論理和信号とを入力とし、当該論理和信号に同期して前記対応する前記複数の情報信号の各々をシリアル−パラレル変換するシリアル−パラレル変換回路と、
前記一致検出信号に同期してシリアル−パラレル変換された前記複数の情報信号の各々を取得する信号処理回路と、
を備えること特徴とする請求項１１記載の受信装置。
【請求項１４】
前記第１のパルス発生回路は、
前記情報信号を所定時間だけ遅延させる第２の遅延回路と、
前記情報信号と前記第２の遅延回路によって遅延された前記情報信号との排他的論理和信号を前記第１のパルス信号として出力する第１の排他的論理和回路とから構成され、
前記第２のパルス発生回路は、
前記情報解読信号を所定時間だけ遅延させる第３の遅延回路と、
前記情報解読信号と前記第３の遅延回路によって遅延された前記情報解読信号との排他的論理和信号を前記第２のパルス信号として出力する第２の排他的論理和回路とから構成され、
前記一致検出回路は、
最大カウント数が前記情報信号に含まれる１情報分のビット数と同一に設定されており、前記第１の遅延回路によって遅延された前記論理和信号に同期してカウント動作を行い、カウント値を示すビットデータをパラレルに出力するカウンタ回路と、
前記カウンタ回路からパラレルに出力される前記ビットデータの論理積信号を前記一致検出信号として出力する論理積回路とから構成されている、
ことを特徴とする請求項１２または１３に記載の受信装置。
【請求項１５】
前記受信手段が、無線送信された前記情報信号及び前記情報解読信号を受信する無線受信手段を含む、
ことを特徴とする請求項１０〜１４のいずれか一項に記載の受信装置。
【請求項１６】
送信側から情報を２値の状態値で規定する情報信号と情報解読信号とを送信し、
受信側で前記情報信号と前記情報解読信号とを受信し、かつ、受信側で前記情報信号及び前記情報解読信号における状態値の変化点を基準にして前記情報信号の状態値を取得するものであり、
前記情報信号の状態値が変化する場合には前記情報解読信号の状態値が変化せず、前記情報信号の状態値が変化しない場合には前記情報解読信号の状態値が変化するものである、
ことを特徴とする通信方法。
【請求項１７】
情報を２値の状態値で規定する情報信号を生成する情報信号生成回路と、
情報解読信号を生成する情報解読信号生成回路と、
前記情報信号と前記情報解読信号とを出力する送信回路を含み、
前記情報解読信号生成回路は、
前記情報信号の状態値が変化する場合には前記情報解読信号の状態値を変化させず、
前記情報信号の状態値が変化しない場合には前記情報解読信号の状態値を変化させる、機能を含む半導体素子。
【請求項１８】
情報を２値の状態値で規定する情報信号と、情報解読信号とを入力とし、
前記情報信号における状態値の変化に同期して第１のパルス信号を発生する第１のパルス発生回路と、
前記情報解読信号における状態値の変化に同期して第２のパルス信号を発生する第２のパルス発生回路と、
前記第１のパルス信号と前記第２のパルス信号との論理和信号を出力する論理和回路と、
前記論理和信号を所定時間だけ遅延させる第１の遅延回路と、
前記第１の遅延回路によって遅延された前記論理和信号に同期してカウント動作を行い、カウント値が前記情報信号に含まれる１情報分のビット数と一致した場合に一致検出信号を出力する一致検出回路と、
前記情報信号と前記第１の遅延回路によって遅延された前記論理和信号とを入力とし、当該論理和信号に同期して前記情報信号をシリアル−パラレル変換するシリアル−パラレル変換回路と、
前記一致検出信号に同期してシリアル−パラレル変換された前記情報信号を取得する信号処理回路と、
を備えること特徴とする半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信システム、送信装置、受信装置及び通信方法並びに半導体素子に関する。
【背景技術】
【０００２】
例えば、下記特許文献１には、クロック同期型の通信方式において、送信側はクロック信号の立ち上がりまたは立ち下がりまでにデータ信号のレベルを確定する一方、受信側はクロック信号の立ち上がりまたは立ち下がりに同期してデータ信号のレベルを取得していき、取得したデータ信号をシリアル−パラレル変換するなどして復号化を行う技術が開示されている。
【特許文献１】特開平６−４６０４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記従来技術では、第三者であってもクロック信号とデータ信号との区別が容易なため、受信側と同様の手続きによりデータ信号の復号化を行うことが可能であり、情報の漏洩などセキュリティ上の問題が生じる。
【０００４】
本発明は、このような事情に鑑みてなされたものであり、データ信号等の情報信号を通信する際におけるセキュリティの向上を図ることを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明に係る通信システムは、情報を２値の状態値で規定する情報信号を送信する送信装置と、前記情報信号を受信する受信装置と、を備え、前記送信装置は、情報解読信号を生成する信号生成手段を含み、前記情報解読信号を前記情報信号と共に送信するものであり、前記情報信号の状態値が変化する場合には前記情報解読信号の状態値が変化せず、前記情報信号の状態値が変化しない場合には前記情報解読信号の状態値が変化するものであり、前記受信装置は、受信した前記情報信号及び前記情報解読信号における状態値の変化点を基準にして前記情報信号の状態値を取得する情報取得手段を含む、ことを特徴とする。
このような特徴を有する通信システムによれば、情報信号と情報解読信号との区別やそれぞれの信号の役割を判別することが困難となり、仮に第三者が両信号を読み取ったとしてもその復号化を行うことができず、情報の漏洩を防止することが可能となる。その結果、データ信号等の情報信号を通信する際におけるセキュリティの向上を図ることが可能である。
【０００６】
また、本発明に係る通信システムでは、情報を２値の状態値で規定する複数の情報信号を送信する送信装置と、前記複数の情報信号を受信する受信装置と、を備え、前記送信装置は、情報解読信号を生成する信号生成手段を含み、前記情報解読信号を前記複数の情報信号と共に送信するものであり、前記複数の情報信号の状態値が同じタイミングにおいて変化しない場合に前記情報解読信号の状態値が変化するものであり、前記受信装置は、受信した前記複数の情報信号及び前記情報解読信号における状態値の変化点を基準にして前記複数の情報信号の各々の状態値を取得する情報取得手段を含む、ことが好ましい。
このような構成を採用することにより、送信装置側から複数の情報信号を送信する場合であっても、情報の漏洩を防止することができ、その結果、情報信号を通信する際におけるセキュリティの向上を図ることが可能である。
【０００７】
また、本発明に係る通信システムにおいて、前記情報取得手段は、前記情報信号における状態値の変化に同期して第１のパルス信号を発生する第１のパルス発生回路と、前記情報解読信号における状態値の変化に同期して第２のパルス信号を発生する第２のパルス発生回路と、前記第１のパルス信号と前記第２のパルス信号との論理和信号を出力する論理和回路と、前記論理和信号を所定時間だけ遅延させる第１の遅延回路と、前記第１の遅延回路によって遅延された前記論理和信号に同期してカウント動作を行い、カウント値が前記情報信号に含まれる１情報分のビット数と一致した場合に一致検出信号を出力する一致検出回路と、前記情報信号と前記第１の遅延回路によって遅延された前記論理和信号とを入力とし、当該論理和信号に同期して前記情報信号をシリアル−パラレル変換するシリアル−パラレル変換回路と、前記一致検出信号に同期してシリアル−パラレル変換された前記情報信号を取得する信号処理回路とを備えることが好ましい。
このような構成を採用することにより、受信装置側において簡単な回路構成で情報信号を取得（復号化）することができるので、受信装置の低コスト化、設計作業効率の向上及び設計期間の短縮を図ることができる。
【０００８】
また、本発明に係る通信システムでは、前記送信装置が複数の前記情報信号を送信する場合において、前記情報取得手段は、前記複数の情報信号の各々に対応して設けられ、対応する情報信号における状態値の変化に同期して第１のパルス信号を発生する第１のパルス発生回路と、前記情報解読信号における状態値の変化に同期して第２のパルス信号を発生する第２のパルス発生回路と、前記複数の情報信号の各々に対応する前記第１のパルス信号と前記第２のパルス信号との論理和信号を出力する論理和回路と、前記論理和信号を所定時間だけ遅延させる第１の遅延回路と、前記第１の遅延回路によって遅延された前記論理和信号に同期してカウントし、当該カウント値が前記複数の情報信号に含まれる１情報分のビット数と一致した場合に一致検出信号を出力する一致検出回路と、前記複数の情報信号の各々に対応して設けられ、対応する前記複数の情報信号の各々と前記第１の遅延回路によって遅延された前記論理和信号とを入力とし、当該論理和信号に同期して前記対応する前記複数の情報信号の各々をシリアル−パラレル変換するシリアル−パラレル変換回路と、前記一致検出信号に同期してシリアル−パラレル変換された前記複数の情報信号の各々を取得する信号処理回路と、を備えることが好ましい。
このような構成を採用することにより、送信装置側から複数の情報信号を送信する場合におけるセキュリティの向上、及び受信装置の低コスト化、設計作業効率の向上及び設計期間の短縮を両立させることができる。
【０００９】
また、本発明に係る通信システムにおいて、前記第１のパルス発生回路は、前記情報信号を所定時間だけ遅延させる第２の遅延回路と、前記情報信号と前記第２の遅延回路によって遅延された前記情報信号との排他的論理和信号を前記第１のパルス信号として出力する第１の排他的論理和回路とから構成され、前記第２のパルス発生回路は、前記情報解読信号を所定時間だけ遅延させる第３の遅延回路と、前記情報解読信号と前記第３の遅延回路によって遅延された前記情報解読信号との排他的論理和信号を前記第２のパルス信号として出力する第２の排他的論理和回路とから構成され、前記一致検出回路は、最大カウント数が前記情報信号に含まれる１情報分のビット数と同一に設定されており、前記第１の遅延回路によって遅延された前記論理和信号に同期してカウント動作を行い、カウント値を示すビットデータをパラレルに出力するカウンタ回路と、前記カウンタ回路からパラレルに出力される前記ビットデータの論理積信号を前記一致検出信号として出力する論理積回路とから構成されていることが好ましい。
上述した第１のパルス発生回路、第２のパルス発生回路及び一致検出回路を、遅延回路や排他的論理和回路、カウンタ回路、論理積回路等の汎用回路を用いて構成することによって、より一層受信装置の低コスト化、設計作業効率の向上及び設計期間の短縮に寄与することができる。
【００１０】
また、本発明に係る通信システムにおいて、前記送信装置は、前記情報信号及び前記情報解読信号を無線送信する無線送信手段を備え、前記受信装置は、無線送信された前記情報信号及び前記情報解読信号を受信する無線受信手段を備えるような構成を採用しても良い。
このような構成を採用することにより、有線通信のみならず無線通信にて情報信号の通信を行う際におけるセキュリティの向上を図ることが可能である
【００１１】
また、本発明に係る送信装置は、情報を２値の状態値で規定する情報信号と情報解読信号とを送信する送信手段と、前記情報解読信号を生成する信号生成手段と、を含み、前記情報信号の状態値が変化する場合には前記情報解読信号の状態値が維持され、前記情報信号の状態値が変化しない場合には前記情報解読信号の状態値が変化するものである、ことを特徴とする。
このような特徴を有する送信装置によれば、情報の漏洩を防止することができ、データ信号等の情報信号を通信する際におけるセキュリティの向上を図ることが可能である。
【００１２】
また、本発明に係る送信装置では、情報を２値の状態値で規定する複数の情報信号と情報解読信号とを送信する送信手段と、前記情報解読信号を生成する信号生成手段と、を含み、前記複数の情報信号の状態値が同じタイミングにおいて変化しない場合に前記情報解読信号の状態値が変化するものである、ことが好ましい。
このような構成を採用することにより、送信装置側から複数の情報信号を送信する場合であっても、情報の漏洩を防止することができ、その結果、情報信号を通信する際におけるセキュリティの向上を図ることが可能である。
【００１３】
また、本発明に係る送信装置において、前記送信手段が、前記情報信号及び前記情報解読信号を無線送信する無線送信手段を含むような構成を採用しても良い。
このような構成を採用することにより、有線通信のみならず無線通信にて情報信号の通信を行う際におけるセキュリティの向上を図ることが可能である。
【００１４】
一方、本発明に係る受信装置は、情報を２値の状態値で規定する情報信号と、情報解読信号と、を受信する受信手段と、前記情報解読信号における状態値の変化点を基準にして前記情報信号の状態値を取得する情報取得手段と、を備え、前記情報信号の状態値が変化する場合には前記情報解読信号の状態値が維持され、前記情報信号の状態値が変化しない場合には前記情報解読信号の状態値が変化するものである、ことを特徴とする
このような特徴を有する受信装置によれば、情報の漏洩を防止することができ、データ信号等の情報信号を通信する際におけるセキュリティの向上を図ることが可能である。
【００１５】
また、本発明に係る受信装置では、情報を２値の状態値で規定する複数の情報信号と、情報解読信号と、を受信する受信手段と、前記複数の情報信号及び前記情報解読信号における状態値の変化点を基準にして前記複数の情報信号の各々の状態値を取得する情報取得手段と、を備え、前記複数の情報信号の状態値が同じタイミングにおいて変化しない場合に前記情報解読信号の状態値が変化するものである、ことが好ましい。
このような構成を採用することにより、送信装置側から複数の情報信号を送信する場合であっても、情報の漏洩を防止することができ、その結果、情報信号を通信する際におけるセキュリティの向上を図ることが可能である。
【００１６】
また、本発明に係る受信装置において、前記情報取得手段は、前記情報信号における状態値の変化に同期して第１のパルス信号を発生する第１のパルス発生回路と、前記情報解読信号における状態値の変化に同期して第２のパルス信号を発生する第２のパルス発生回路と、前記第１のパルス信号と前記第２のパルス信号との論理和信号を出力する論理和回路と、前記論理和信号を所定時間だけ遅延させる第１の遅延回路と、前記第１の遅延回路によって遅延された前記論理和信号に同期してカウント動作を行い、カウント値が前記情報信号に含まれる１情報分のビット数と一致した場合に一致検出信号を出力する一致検出回路と、前記情報信号と前記第１の遅延回路によって遅延された前記論理和信号とを入力とし、当該論理和信号に同期して前記情報信号をシリアル−パラレル変換するシリアル−パラレル変換回路と、前記一致検出信号に同期してシリアル−パラレル変換された前記情報信号を取得する信号処理回路とを備えることが好ましい。
このような構成を採用することにより、受信装置側において簡単な回路構成で情報信号を取得（復号化）することができるので、受信装置の低コスト化、設計作業効率の向上及び設計期間の短縮を図ることができる。
【００１７】
また、本発明に係る受信装置では、前記送信装置が複数の前記情報信号を送信する場合において、前記情報取得手段は、前記複数の情報信号の各々に対応して設けられ、対応する情報信号における状態値の変化に同期して第１のパルス信号を発生する第１のパルス発生回路と、前記情報解読信号における状態値の変化に同期して第２のパルス信号を発生する第２のパルス発生回路と、前記複数の情報信号の各々に対応する前記第１のパルス信号と前記第２のパルス信号との論理和信号を出力する論理和回路と、前記論理和信号を所定時間だけ遅延させる第１の遅延回路と、前記第１の遅延回路によって遅延された前記論理和信号に同期してカウント動作を行い、カウント値が前記複数の情報信号に含まれる１情報分のビット数と一致した場合に一致検出信号を出力する一致検出回路と、前記複数の情報信号の各々に対応して設けられ、対応する前記複数の情報信号の各々と前記第１の遅延回路によって遅延された前記論理和信号とを入力とし、当該論理和信号に同期して前記対応する前記複数の情報信号の各々をシリアル−パラレル変換するシリアル−パラレル変換回路と、前記一致検出信号に同期してシリアル−パラレル変換された前記複数の情報信号の各々を取得する信号処理回路とを備えることが好ましい。
このような構成を採用することにより、送信装置側から複数の情報信号を送信する場合におけるセキュリティの向上、及び受信装置の低コスト化、設計作業効率の向上及び設計期間の短縮を両立させることができる。
【００１８】
また、本発明に係る受信装置において、前記第１のパルス発生回路は、前記情報信号を所定時間だけ遅延させる第２の遅延回路と、前記情報信号と前記第２の遅延回路によって遅延された前記情報信号との排他的論理和信号を前記第１のパルス信号として出力する第１の排他的論理和回路とから構成され、前記第２のパルス発生回路は、前記情報解読信号を所定時間だけ遅延させる第３の遅延回路と、前記情報解読信号と前記第３の遅延回路によって遅延された前記情報解読信号との排他的論理和信号を前記第２のパルス信号として出力する第２の排他的論理和回路とから構成され、前記一致検出回路は、最大カウント数が前記情報信号に含まれる１情報分のビット数と同一に設定されており、前記第１の遅延回路によって遅延された前記論理和信号に同期してカウント動作を行い、カウント値を示すビットデータをパラレルに出力するカウンタ回路と、前記カウンタ回路からパラレルに出力される前記ビットデータの論理積信号を前記一致検出信号として出力する論理積回路とから構成されていることが好ましい。
上述した第１のパルス発生回路、第２のパルス発生回路及び一致検出回路を、遅延回路や排他的論理和回路、カウンタ回路、論理積回路等の汎用回路を用いて構成することによって、より一層受信装置の低コスト化、設計作業効率の向上及び設計期間の短縮に寄与することができる。
【００１９】
また、本発明に係る受信装置において、前記受信手段が、無線送信された前記情報信号及び前記情報解読信号を受信する無線受信手段を含むような構成を採用しても良い。
このような構成を採用することにより、有線通信のみならず無線通信にて情報信号の通信を行う際におけるセキュリティの向上を図ることが可能である。
【００２０】
さらに、本発明に係る通信方法は、送信側から情報を２値の状態値で規定する情報信号と情報解読信号とを送信し、受信側で前記情報信号と前記情報解読信号とを受信し、かつ、受信側で前記情報信号及び前記情報解読信号における状態値の変化点を基準にして前記情報信号の状態値を取得するものであり、前記情報信号の状態値が変化する場合には前記情報解読信号の状態値が変化せず、前記情報信号の状態値が変化しない場合には前記情報解読信号の状態値が変化するものである、ことを特徴とする。
このような特徴を有する通信方法によれば、情報の漏洩を防止することができ、データ信号等の情報信号を通信する際におけるセキュリティの向上を図ることが可能である。
【００２１】
本発明に係る送信機能を有する半導体素子は、情報を２値の状態値で規定する情報信号を生成する情報信号生成回路と、情報解読信号を生成する情報解読信号生成回路と、前記情報信号と前記情報解読信号とを出力する送信回路を含み、前記情報解読信号生成回路は、  前記情報信号の状態値が変化する場合には前記情報解読信号の状態値を変化させず、  前記情報信号の状態値が変化しない場合には前記情報解読信号の状態値を変化させる、機能を含む。このような送信機能を有する半導体素子を使用することで、前記の送信装置を構成することができる。
【００２２】
また、本発明に係る受信機能を有する半導体素子は、情報を２値の状態値で規定する情報信号と、情報解読信号とを入力とし、前記情報信号における状態値の変化に同期して第１のパルス信号を発生する第１のパルス発生回路と、前記情報解読信号における状態値の変化に同期して第２のパルス信号を発生する第２のパルス発生回路と、前記第１のパルス信号と前記第２のパルス信号との論理和信号を出力する論理和回路と、前記論理和信号を所定時間だけ遅延させる第１の遅延回路と、前記第１の遅延回路によって遅延された前記論理和信号に同期してカウント動作を行い、カウント値が前記情報信号に含まれる１情報分のビット数と一致した場合に一致検出信号を出力する一致検出回路と、前記情報信号と前記第１の遅延回路によって遅延された前記論理和信号とを入力とし、当該論理和信号に同期して前記情報信号をシリアル−パラレル変換するシリアル−パラレル変換回路と、前記一致検出信号に同期してシリアル−パラレル変換された前記情報信号を取得する信号処理回路と、を備えること特徴とする。このような受信機能を有する半導体素子を使用することで、前記受信装置を構成することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明に係る通信システム、送信装置及び受信装置並びに通信方法の一実施形態について図面を参照しながら説明する。なお、以下では、本実施形態に係る通信システムとして、電子回路における回路ブロック同士の通信（つまり有線通信）を例示して説明する。
【００２４】
図１は本実施形態に係る通信システムの構成ブロック図である。この図１に示すように、本実施形態に係る通信システムは、送信装置１０と受信装置２０とから構成されている。これら送信装置１０及び受信装置２０は、電子回路における送信側回路ブロックと受信側回路ブロックであり、例えばＣＰＵ（Central Processing Unit）やマイクロプロセッサ、その他の回路から構成されているものである。送信装置１０と受信装置２０とは、２本の信号線を介して互いに接続されている。また、送信装置１０は、その構成要素として信号生成部１０a（信号生成手段）及び送信部（送信手段）１０bを備え、受信装置２０は情報取得部２０a（情報取得手段）及び受信部（受信手段）２０bを備えている。
【００２５】
送信装置１０において、信号生成部１０aは、情報を２値の状態値（ハイレベル、ローレベル）で規定する情報信号ＳＡと、情報解読信号ＳＢとを生成する。ここで、情報信号ＳＡの状態値が変化する場合には情報解読信号ＳＢの状態値が変化せず、情報信号ＳＡの状態値が変化しない場合には情報解読信号ＳＢの状態値が変化するものである。送信部１０bは、情報信号ＳＡを一方の信号線を介して受信装置２０（詳細には受信部２０b）に送信すると共に、情報解読信号ＳＢを他方の信号線を介して受信装置２０（詳細には受信部２０b）に送信する。ここで、情報信号ＳＡはシリアルデータであり、当該情報信号ＳＡに含まれる情報としては、ペイロード等のデータ本体や、ヘッダ等の通信の制御に関する制御情報でも良く、また、これらデータ本体と制御情報の組み合わせでも良い。
【００２６】
受信装置２０において、受信部２０bは、送信装置１０から受信した情報信号ＳＡ及び情報解読信号ＳＢを情報取得部２０aに出力する。情報取得部２０aは、情報信号ＳＡ及び情報解読信号ＳＢにおける状態値の変化点を基準にして情報信号ＳＡの状態値（つまり情報信号ＳＡに含まれる情報）を取得する。以下、この情報取得部２０aについて、図２を参照して詳細に説明する。
【００２７】
図２は、情報取得部２０aの内部構成ブロック図である。この図２に示すように、情報取得部２０aは、第１のパルス発生回路１００、第２のパルス発生回路１０１、論理和回路１０２、遅延回路１０３、一致検出回路１０４、シフトレジスタ１０５及びコントローラ１０６から構成されている。
【００２８】
第１のパルス発生回路１００は、遅延回路１００a及び排他的論理和回路１００bから構成されている。遅延回路１００aは、情報信号ＳＡを入力とし、当該情報信号ＳＡを所定時間だけ遅延させて排他的論理和回路１００bに出力する。排他的論理和回路１００bは、情報信号ＳＡと遅延回路１００aによって遅延された情報信号ＳＡとを入力とし、これら両信号の排他的論理和信号を第１のパルス信号Ｓ１として論理和回路１０４に出力する。つまり、これら遅延回路１００a及び排他的論理和回路１００bで構成される第１のパルス発生回路１００は、情報信号ＳＡにおける状態値の変化に同期して、遅延回路１００aの遅延時間分に相当するパルス幅を有する第１のパルス信号Ｓ１を出力する。これら遅延回路１００a及び排他的論理和回路１００bは、本発明における第２の遅延回路及び第１の排他的論理和回路に相当する構成要素である。
【００２９】
第２のパルス発生回路１０１は、遅延回路１０１a及び排他的論理和回路１０１bから構成されている。遅延回路１０１aは、情報解読信号ＳＢを入力とし、当該情報解読信号ＳＢを所定時間だけ遅延させて排他的論理和回路１０１bに出力する。排他的論理和回路１０１bは、情報解読信号ＳＢと遅延回路１０１aによって遅延された情報解読信号ＳＢとを入力とし、これら両信号の排他的論理和信号を第２のパルス信号Ｓ２として論理和回路１０４に出力する。つまり、これら遅延回路１０１a及び排他的論理和回路１０１bで構成される第２のパルス発生回路１０１は、情報解読信号ＳＢにおける状態値の変化に同期して、遅延回路１０１aの遅延時間分に相当するパルス幅を有する第２のパルス信号Ｓ２を出力する。これら遅延回路１０１a及び排他的論理和回路１０１bは、本発明における第３の遅延回路及び第２の排他的論理和回路に相当する構成要素である。
【００３０】
論理和回路１０２は、第１のパルス信号Ｓ１と第２のパルス信号Ｓ２との論理和信号Ｓ３を遅延回路１０３に出力する。遅延回路１０３は、論理和信号Ｓ３を所定時間だけ遅延させ、遅延パルス信号Ｓ４として一致検出回路１０４及びシフトレジスタ１０５に出力する。この遅延回路１０３は本発明における第１の遅延回路に相当する構成要素である。
【００３１】
一致検出回路１０４は、カウンタ回路１０４a及び論理積回路１０４bから構成されている。カウンタ回路１０４aは、最大カウント数が情報信号ＳＡに含まれる１情報分のビット数と同一に設定されており、遅延パルス信号Ｓ４に同期してカウント動作を行い、カウント値を示すビットデータをパラレルに出力する。本実施形態では、情報信号ＳＡに含まれる１情報分のビット数を４ビットと想定し、カウンタ回路１０４aにおける最大カウント数を「４」と設定する。つまり、カウンタ回路１０４aは、「０」〜「３」までをカウントすることができ、これら「０」（この時のビットデータは００）〜「３」（この時のビットデータは１１）を示す２ビットのビットデータをパラレルに論理積回路１０４bに出力する。また、このカウンタ回路１０４aは、最大カウント数（つまり「３」）までカウントした場合、次は自動的に「０」からカウントを開始する。論理積回路１０４bは、カウンタ回路１０４aからパラレルに出力される２ビットのビットデータの論理積信号を一致検出信号Ｓ５としてコントローラ１０６に出力する。つまり、論理積回路１０４bは、カウンタ回路１０４aからパラレルに出力される２ビットのビットデータが「３」を示す場合にハイレベルの一致検出信号Ｓ５を出力する。このように、一致検出回路１０４は、遅延パルス信号Ｓ４に同期してカウント動作を行い、カウント値が情報信号ＳＡに含まれる１情報分のビット数「４」と一致した場合に、ハイレベルの一致検出信号Ｓ５を出力する。
【００３２】
シフトレジスタ１０５は、情報信号ＳＡと遅延パルス信号Ｓ４とを入力とし、遅延パルス信号Ｓ４に同期して情報信号ＳＡをシリアル−パラレル変換するシリアル−パラレル変換回路である。つまり、情報信号ＳＡに含まれる１情報分のビット数を４ビットと想定すると、シフトレジスタ１０５は、シリアルデータである情報信号ＳＡを、１ビット目のビットデータＤ１、２ビット目のビットデータＤ２、３ビット目のビットデータＤ３、４ビット目のビットデータＤ４にパラレル変換してコントローラ１０６に出力する。コントローラ１０６は、一致検出信号Ｓ５に同期して、シリアル−パラレル変換された情報信号ＳＡ（つまりビットデータＤ１〜Ｄ４）を取得し、当該ビットデータＤ１〜Ｄ４を用いて所定の信号処理を行う。シフトレジスタ１０５は本発明におけるシリアル−パラレル変換回路に相当し、コントローラ１０６は本発明における信号処理回路に相当する構成要素である。
なお、以上の説明では、送信装置１０及び受信装置２０を、ハイレベルをアクティブ状態とした正論理回路で構成した場合を例示したが、これに限らず、負論理回路で構成しても良い。
【００３３】
次に、上記のように構成された本実施形態に係る通信システムの動作について、図３のタイミングチャートを参照して説明する。なお、以下では、送信装置１０の信号生成部１０aが、情報信号ＳＡとして４ビットデータ「１０１０」と「００１１」とを生成して送信する場合を想定して説明する。なお、初期状態において情報信号ＳＡ及び情報解読信号ＳＢはローレベルであるとする。
【００３４】
まず、時刻Ｔ１において、送信装置１０の信号生成部１０aは、情報信号ＳＡをハイレベル（「１」）に制御し、送信部１０bを介して送信する。この時、信号生成部１０aは、情報信号ＳＡの状態値が前回（初期状態）の状態値から変化したので、状態値が変化しない情報解読信号ＳＢ（つまりローレベルの情報解読信号ＳＢ）を生成し、送信部１０bを介して送信する。このように、時刻Ｔ１では情報信号ＳＡの状態値がローレベルからハイレベルに変化するため、受信装置２０の情報取得部２０aにおける第１のパルス発生回路１００は、情報信号ＳＡの状態値の変化に同期してハイレベルの第１のパルス信号Ｓ１を論理和回路１０２に出力する。一方、情報解読信号ＳＢはローレベルに維持され変化がないため、第２のパルス発生回路１０１はローレベルの第２のパルス信号Ｓ２を論理和回路１０２に出力する。
【００３５】
論理和回路１０２にはハイレベルの第１のパルス信号Ｓ１とローレベルの第２のパルス信号Ｓ２とが入力されるため、論理和回路１０２からハイレベルのパルス信号である論理和信号Ｓ３が出力される。遅延回路１０３は、ハイレベルのパルス信号である論理和信号Ｓ３を所定時間だけ遅延させ、遅延パルス信号Ｓ４としてカウンタ回路１０４a及びシフトレジスタ１０５に出力する。カウンタ回路１０４aは、遅延パルス信号Ｓ４に同期してカウント動作を行い、「０」を示す２ビットのビットデータ（つまり「００」）をパラレルに論理積回路１０４bに出力する。つまり、この時点ではカウント値が情報信号ＳＡに含まれる１情報分のビット数「４」と一致していないため、論理積回路１０４bからローレベルの一致検出信号Ｓ５がコントローラ１０６に出力される。
【００３６】
シフトレジスタ１０５は、遅延パルス信号Ｓ５に同期して情報信号ＳＡをシフトしていき、ここではビットデータＤ４がハイレベルに制御され、ビットデータＤ３〜Ｄ１はローレベルに制御される。一方、コントローラ１０６は、ローレベルの一致検出信号Ｓ５が入力されるので、シフトレジスタ１０５から出力されるビットデータＤ１〜Ｄ４の取得は行わない。
【００３７】
次に、時刻Ｔ２において、送信装置１０の信号生成部１０aは、情報信号ＳＡをローレベル（「０」）に制御し、送信部１０bを介して送信する。この時、信号生成部１０aは、情報信号ＳＡの状態値が前回の状態値から変化したので、状態値が変化しない情報解読信号ＳＢ（つまりローレベルの情報解読信号ＳＢ）を生成し、送信部１０bを介して送信する。このように、時刻Ｔ２では情報信号ＳＡの状態値がハイレベルからローレベルに変化するため、受信装置２０の情報取得部２０aにおける第１のパルス発生回路１００は、情報信号ＳＡの状態値の変化に同期してハイレベルの第１のパルス信号Ｓ１を論理和回路１０２に出力する。一方、情報解読信号ＳＢはローレベルに維持され変化がないため、第２のパルス発生回路１０１はローレベルの第２のパルス信号Ｓ２を論理和回路１０２に出力する。
【００３８】
論理和回路１０２にはハイレベルの第１のパルス信号Ｓ１とローレベルの第２のパルス信号Ｓ２とが入力されるため、論理和回路１０２からハイレベルのパルス信号である論理和信号Ｓ３が出力される。遅延回路１０３は、ハイレベルのパルス信号である論理和信号Ｓ３を所定時間だけ遅延させ、遅延パルス信号Ｓ４としてカウンタ回路１０４a及びシフトレジスタ１０５に出力する。カウンタ回路１０４aは、遅延パルス信号Ｓ４に同期してカウント動作を行い、「１」を示す２ビットのビットデータ（つまり「０１」）をパラレルに論理積回路１０４bに出力する。つまり、この時点ではカウント値が情報信号ＳＡに含まれる１情報分のビット数「４」と一致していないため、論理積回路１０４bからローレベルの一致検出信号Ｓ５がコントローラ１０６に出力される。
【００３９】
シフトレジスタ１０５は、遅延パルス信号Ｓ５に同期して情報信号ＳＡをシフトしていき、ここではビットデータＤ４、Ｄ２及びＤ１はローレベル、ビットデータＤ３はハイレベルに制御される。一方、コントローラ１０６は、ローレベルの一致検出信号Ｓ５が入力されるので、シフトレジスタ１０５から出力されるビットデータＤ１〜Ｄ４の取得は行わない。
【００４０】
次に、時刻Ｔ３において、送信装置１０の信号生成部１０aは、情報信号ＳＡをハイレベル（「１」）に制御し、送信部１０bを介して送信する。この時、信号生成部１０aは、情報信号ＳＡの状態値が前回の状態値から変化したので、状態値が変化しない情報解読信号ＳＢ（つまりローレベルの情報解読信号ＳＢ）を生成し、送信部１０bを介して送信する。このように、時刻Ｔ３では情報信号ＳＡの状態値がローレベルからハイレベルに変化するため、受信装置２０の情報取得部２０aにおける第１のパルス発生回路１００は、情報信号ＳＡの状態値の変化に同期してハイレベルの第１のパルス信号Ｓ１を論理和回路１０２に出力する。一方、情報解読信号ＳＢはローレベルに維持され変化がないため、第２のパルス発生回路１０１はローレベルの第２のパルス信号Ｓ２を論理和回路１０２に出力する。
【００４１】
論理和回路１０２にはハイレベルの第１のパルス信号Ｓ１とローレベルの第２のパルス信号Ｓ２とが入力されるため、論理和回路１０２からハイレベルのパルス信号である論理和信号Ｓ３が出力される。遅延回路１０３は、ハイレベルのパルス信号である論理和信号Ｓ３を所定時間だけ遅延させ、遅延パルス信号Ｓ４としてカウンタ回路１０４a及びシフトレジスタ１０５に出力する。カウンタ回路１０４aは、遅延パルス信号Ｓ４に同期してカウント動作を行い、「２」を示す２ビットのビットデータ（つまり「１０」）をパラレルに論理積回路１０４bに出力する。つまり、この時点ではカウント値が情報信号ＳＡに含まれる１情報分のビット数「４」と一致していないため、論理積回路１０４bからローレベルの一致検出信号Ｓ５がコントローラ１０６に出力される。
【００４２】
シフトレジスタ１０５は、遅延パルス信号Ｓ５に同期して情報信号ＳＡをシフトしていき、ここではビットデータＤ４及びＤ２はハイレベル、ビットデータＤ３及びＤ１はローレベルに制御される。一方、コントローラ１０６は、ローレベルの一致検出信号Ｓ５が入力されるので、シフトレジスタ１０５から出力されるビットデータＤ１〜Ｄ４の取得は行わない。
【００４３】
次に、時刻Ｔ４において、送信装置１０の信号生成部１０aは、情報信号ＳＡをローレベル（「０」）に制御し、送信部１０bを介して送信する。この時、信号生成部１０aは、情報信号ＳＡの状態値が前回の状態値から変化したので、状態値が変化しない情報解読信号ＳＢ（つまりローレベルの情報解読信号ＳＢ）を生成し、送信部１０bを介して送信する。このように、時刻Ｔ４では情報信号ＳＡの状態値がハイレベルからローレベルに変化するため、受信装置２０の情報取得部２０aにおける第１のパルス発生回路１００は、情報信号ＳＡの状態値の変化に同期してハイレベルの第１のパルス信号Ｓ１を論理和回路１０２に出力する。一方、情報解読信号ＳＢはローレベルに維持され変化がないため、第２のパルス発生回路１０１はローレベルの第２のパルス信号Ｓ２を論理和回路１０２に出力する。
【００４４】
論理和回路１０２にはハイレベルの第１のパルス信号Ｓ１とローレベルの第２のパルス信号Ｓ２とが入力されるため、論理和回路１０２からハイレベルのパルス信号である論理和信号Ｓ３が出力される。遅延回路１０３は、ハイレベルのパルス信号である論理和信号Ｓ３を所定時間だけ遅延させ、遅延パルス信号Ｓ４としてカウンタ回路１０４a及びシフトレジスタ１０５に出力する。カウンタ回路１０４aは、遅延パルス信号Ｓ４に同期してカウント動作を行い、「３」を示す２ビットのビットデータ（つまり「１１」）をパラレルに論理積回路１０４bに出力する。つまり、この時点でカウント値が情報信号ＳＡに含まれる１情報分のビット数「４」と一致するため、論理積回路１０４bからハイレベルの一致検出信号Ｓ５がコントローラ１０６に出力される。
【００４５】
シフトレジスタ１０５は、遅延パルス信号Ｓ５に同期して情報信号ＳＡをシフトしていき、ここではビットデータＤ４及びＤ２はローレベル、ビットデータＤ３及びＤ１はハイレベルに制御される。一方、コントローラ１０６は、ハイレベルの一致検出信号Ｓ５が入力されるので、シフトレジスタ１０５から出力されるビットデータＤ１〜Ｄ４の取得を行う。つまり、情報信号ＳＡに含まれる１情報分の４ビットデータ「１０１０」がコントローラ１０６に取得されることになる。
【００４６】
次に、時刻Ｔ５において、送信装置１０の信号生成部１０aは、次の１情報分の４ビットデータ「００１１」を送信するために、情報信号ＳＡをローレベル（「０」）に制御し、送信部１０bを介して送信する。この時、信号生成部１０aは、情報信号ＳＡの状態値が前回の状態値から変化しないので、状態値を変化させた情報解読信号ＳＢ（つまりハイレベルの情報解読信号ＳＢ）を生成し、送信部１０bを介して送信する。このように、時刻Ｔ５では情報信号ＳＡの状態値はローレベルを維持するため、受信装置２０の情報取得部２０aにおける第１のパルス発生回路１００は、ローレベルの第１のパルス信号Ｓ１を論理和回路１０２に出力する。一方、情報解読信号ＳＢの状態値はローレベルからハイレベルに変化するため、第２のパルス発生回路１０１は情報解読信号ＳＢの状態値の変化に同期してハイレベルの第２のパルス信号Ｓ２を論理和回路１０２に出力する。
【００４７】
論理和回路１０２にはローレベルの第１のパルス信号Ｓ１とハイレベルの第２のパルス信号Ｓ２とが入力されるため、論理和回路１０２からハイレベルのパルス信号である論理和信号Ｓ３が出力される。遅延回路１０３は、ハイレベルのパルス信号である論理和信号Ｓ３を所定時間だけ遅延させ、遅延パルス信号Ｓ４としてカウンタ回路１０４a及びシフトレジスタ１０５に出力する。カウンタ回路１０４aは、遅延パルス信号Ｓ４に同期してカウント動作を行い、「０」を示す２ビットのビットデータ（つまり「００」）をパラレルに論理積回路１０４bに出力する。つまり、この時点ではカウント値が情報信号ＳＡに含まれる１情報分のビット数「４」と一致しないため、論理積回路１０４bからローレベルの一致検出信号Ｓ５がコントローラ１０６に出力される。
【００４８】
シフトレジスタ１０５は、遅延パルス信号Ｓ５に同期して情報信号ＳＡをシフトしていき、ここではビットデータＤ４、Ｄ３及びＤ１はローレベル、ビットデータＤ２はハイレベルに制御される。一方、コントローラ１０６は、ローレベルの一致検出信号Ｓ５が入力されるので、シフトレジスタ１０５から出力されるビットデータＤ１〜Ｄ４の取得を行わない。
【００４９】
次に、時刻Ｔ６において、送信装置１０の信号生成部１０aは、情報信号ＳＡをローレベル（「０」）に制御し、送信部１０bを介して送信する。この時、信号生成部１０aは、情報信号ＳＡの状態値が前回の状態値から変化しないので、状態値を変化させた情報解読信号ＳＢ（つまりローレベルの情報解読信号ＳＢ）を送信部１０bを介して送信する。このように、時刻Ｔ６では情報信号ＳＡの状態値はローレベルを維持するため、受信装置２０の情報取得部２０aにおける第１のパルス発生回路１００は、ローレベルの第１のパルス信号Ｓ１を論理和回路１０２に出力する。一方、情報解読信号ＳＢの状態値はハイレベルからローレベルに変化するため、第２のパルス発生回路１０１は情報解読信号ＳＢの状態値の変化に同期してハイレベルの第２のパルス信号Ｓ２を論理和回路１０２に出力する。
【００５０】
論理和回路１０２にはローレベルの第１のパルス信号Ｓ１とハイレベルの第２のパルス信号Ｓ２とが入力されるため、論理和回路１０２からハイレベルのパルス信号である論理和信号Ｓ３が出力される。遅延回路１０３は、ハイレベルのパルス信号である論理和信号Ｓ３を所定時間だけ遅延させ、遅延パルス信号Ｓ４としてカウンタ回路１０４a及びシフトレジスタ１０５に出力する。カウンタ回路１０４aは、遅延パルス信号Ｓ４に同期してカウント動作を行い、「１」を示す２ビットのビットデータ（つまり「０１」）をパラレルに論理積回路１０４bに出力する。つまり、この時点ではカウント値が情報信号ＳＡに含まれる１情報分のビット数「４」と一致しないため、論理積回路１０４bからローレベルの一致検出信号Ｓ５がコントローラ１０６に出力される。
【００５１】
シフトレジスタ１０５は、遅延パルス信号Ｓ５に同期して情報信号ＳＡをシフトしていき、ここではビットデータＤ４〜Ｄ２はローレベル、ビットデータＤ１はハイレベルに制御される。一方、コントローラ１０６は、ローレベルの一致検出信号Ｓ５が入力されるので、シフトレジスタ１０５から出力されるビットデータＤ１〜Ｄ４の取得を行わない。
【００５２】
次に、時刻Ｔ７において、送信装置１０の信号生成部１０aは、情報信号ＳＡをハイレベル（「１」）に制御し、送信部１０bを介して送信する。この時、信号生成部１０aは、情報信号ＳＡの状態値が前回の状態値から変化したので、状態値が変化しない情報解読信号ＳＢ（つまりローレベルの情報解読信号ＳＢ）を送信部１０bを介して送信する。このように、時刻Ｔ７では情報信号ＳＡの状態値がローレベルからハイレベルに変化するため、受信装置２０の情報取得部２０aにおける第１のパルス発生回路１００は、情報信号ＳＡの状態値の変化に同期してハイレベルの第１のパルス信号Ｓ１を論理和回路１０２に出力する。一方、情報解読信号ＳＢはローレベルに維持され変化がないため、第２のパルス発生回路１０１はローレベルの第２のパルス信号Ｓ２を論理和回路１０２に出力する。
【００５３】
論理和回路１０２にはハイレベルの第１のパルス信号Ｓ１とローレベルの第２のパルス信号Ｓ２とが入力されるため、論理和回路１０２からハイレベルのパルス信号である論理和信号Ｓ３が出力される。遅延回路１０３は、ハイレベルのパルス信号である論理和信号Ｓ３を所定時間だけ遅延させ、遅延パルス信号Ｓ４としてカウンタ回路１０４a及びシフトレジスタ１０５に出力する。カウンタ回路１０４aは、遅延パルス信号Ｓ４に同期してカウント動作を行い、「２」を示す２ビットのビットデータ（つまり「１０」）をパラレルに論理積回路１０４bに出力する。つまり、この時点ではカウント値が情報信号ＳＡに含まれる１情報分のビット数「４」と一致していないため、論理積回路１０４bからローレベルの一致検出信号Ｓ５がコントローラ１０６に出力される。
【００５４】
シフトレジスタ１０５は、遅延パルス信号Ｓ５に同期して情報信号ＳＡをシフトしていき、ここではビットデータＤ４はハイレベル、ビットデータＤ３〜Ｄ１はローレベルに制御される。一方、コントローラ１０６は、ローレベルの一致検出信号Ｓ５が入力されるので、シフトレジスタ１０５から出力されるビットデータＤ１〜Ｄ４の取得は行わない。
【００５５】
次に、時刻Ｔ８において、送信装置１０の信号生成部１０aは、情報信号ＳＡをハイレベル（「１」）に制御し、送信部１０bを介して送信する。この時、信号生成部１０aは、情報信号ＳＡの状態値が前回の状態値から変化しないので、状態値を変化させた情報解読信号ＳＢ（つまりハイレベルの情報解読信号ＳＢ）を送信部１０bを介して送信する。このように、時刻Ｔ８では情報信号ＳＡの状態値はハイレベルを維持するため、受信装置２０の情報取得部２０aにおける第１のパルス発生回路１００は、ローレベルの第１のパルス信号Ｓ１を論理和回路１０２に出力する。一方、情報解読信号ＳＢの状態値はローレベルからハイレベルに変化するため、第２のパルス発生回路１０１は情報解読信号ＳＢの状態値の変化に同期してハイレベルの第２のパルス信号Ｓ２を論理和回路１０２に出力する。
【００５６】
論理和回路１０２にはローレベルの第１のパルス信号Ｓ１とハイレベルの第２のパルス信号Ｓ２とが入力されるため、論理和回路１０２からハイレベルのパルス信号である論理和信号Ｓ３が出力される。遅延回路１０３は、ハイレベルのパルス信号である論理和信号Ｓ３を所定時間だけ遅延させ、遅延パルス信号Ｓ４としてカウンタ回路１０４a及びシフトレジスタ１０５に出力する。カウンタ回路１０４aは、遅延パルス信号Ｓ４に同期してカウント動作を行い、「３」を示す２ビットのビットデータ（つまり「１１」）をパラレルに論理積回路１０４bに出力する。つまり、この時点でカウント値が情報信号ＳＡに含まれる１情報分のビット数「４」と一致するため、論理積回路１０４bからハイレベルの一致検出信号Ｓ５がコントローラ１０６に出力される。
【００５７】
シフトレジスタ１０５は、遅延パルス信号Ｓ５に同期して情報信号ＳＡをシフトしていき、ここではビットデータＤ４及びＤ３はハイレベル、ビットデータＤ２及びＤ１はローレベルに制御される。一方、コントローラ１０６は、ハイレベルの一致検出信号Ｓ５が入力されるので、シフトレジスタ１０５から出力されるビットデータＤ１〜Ｄ４の取得を行う。
つまり、情報信号ＳＡに含まれる１情報分の４ビットデータ「００１１」がコントローラ１０６に取得されることになる。以降は、情報信号ＳＡの状態値（情報）に応じて上記と同様な動作が繰り返される。
【００５８】
以上のように、本実施形態に係る通信システムでは、送信装置１０において、情報信号ＳＡの状態値が変化する場合には自身の状態値が変化せず、情報信号ＳＡの状態値が変化しない場合には自身の状態値が変化する情報解読信号ＳＢを生成して情報信号ＳＡと共に送信し、受信装置２０では、受信した情報信号ＳＡ及び前記情報解読信号ＳＢにおける状態値の変化点を基準にして情報信号ＳＡの状態値を取得する。これにより、情報信号ＳＡと情報解読信号ＳＢとの区別（つまり、どちらが本当の情報を示すかを区別すること）や、それぞれの信号の役割を判別すること（つまり、両信号がどのようなプロトコルで生成されているかを判別すること）が困難となり、仮に第三者が両信号を読み取ったとしてもその復号化を行うことができず、情報の漏洩を防止することが可能となる。その結果、データ信号等の情報信号を通信する際におけるセキュリティの向上を図ることが可能である。
【００５９】
なお、本発明は、上記実施形態に限定されるものではなく、例えば以下のような変形例が考えられる。
（１）複数の情報信号ＳＡを送信する場合
複数の情報信号ＳＡを送信する場合、つまり図４に示すように、例えば送信装置１０から２つの情報信号ＳＡ及びＳＡ’が送信される場合について説明する。この場合、信号生成部１０a’は、２つの情報信号ＳＡ及びＳＡ’の各々が同じタイミングにおいて状態値が変化しない場合に自身の状態値が変化する情報解読信号ＳＢを生成する。一方、情報取得部２０a’は、受信した２つの情報信号ＳＡ及びＳＡ’と、情報解読信号ＳＢとにおける状態値の変化点を基準にして情報信号ＳＡ及びＳＡ’の状態値を取得する。以下、２つの情報信号ＳＡ及びＳＡ’が送信される場合について具体的に説明する。
【００６０】
図５は、２つの情報信号ＳＡ及びＳＡ’が送信される場合の情報取得部２０a’の内部構成ブロック図である。なお、図５において、図２と同様な構成要素には同一符号を付し、説明を省略する。この図５に示すように、図２と異なる点は、情報信号ＳＡ’に対応する第１のパルス発生回路２００とシフトレジスタ３００とが新たに設けられていることである。つまり、第１のパルス発生回路２００は、第１のパルス発生回路１００と同様に、遅延回路２００a及び排他的論理和回路２００bから構成され、情報信号ＳＡ’における状態値の変化に同期して、遅延回路２００aの遅延時間分に相当するパルス幅を有する第１のパルス信号Ｓ１’を論理和回路１０２に出力する。
【００６１】
また、シフトレジスタ３００は、情報信号ＳＡ’と遅延パルス信号Ｓ４とを入力とし、遅延パルス信号Ｓ４に同期して情報信号ＳＡ’をシリアル−パラレル変換するシリアル−パラレル変換回路である。つまり、情報信号ＳＡ’に含まれる１情報分のビット数を４ビットと想定すると、シフトレジスタ３００は、シリアルデータである情報信号ＳＡ’を、１ビット目のビットデータＤ１’、２ビット目のビットデータＤ２’、３ビット目のビットデータＤ３’、４ビット目のビットデータＤ４’にパラレル変換してコントローラ１０６に出力する。
【００６２】
図６は、２つの情報信号ＳＡ及びＳＡ’が送信される場合における本通信システムの動作を示すタイミングチャートである。なお、以下では、送信装置１０の信号生成部１０a’が、情報信号ＳＡとして４ビットデータ「１０１１」を生成し、情報信号ＳＡ’として４ビットデータ「１１００」を生成して送信する場合を想定して説明する。なお、初期状態において情報信号ＳＡ及びＳＡ’、情報解読信号ＳＢはローレベルであるとする。
【００６３】
まず、時刻Ｔ１において、送信装置１０の信号生成部１０a’は、情報信号ＳＡ及びＳＡ’をハイレベル（「１」）に制御し、送信部１０bを介して送信する。この時、信号生成部１０a’は、情報信号ＳＡ及びＳＡ’の状態値が前回（初期状態）の状態値から変化したので、状態値が変化しない情報解読信号ＳＢ（つまりローレベルの情報解読信号ＳＢ）を送信部１０bを介して送信する。このように、時刻Ｔ１では情報信号ＳＡの状態値がローレベルからハイレベルに変化するため、受信装置２０の情報取得部２０a’における第１のパルス発生回路１００は、情報信号ＳＡの状態値の変化に同期してハイレベルの第１のパルス信号Ｓ１を論理和回路１０２に出力する。また、第１のパルス発生回路２００も、同様に情報信号ＳＡ’の状態値の変化に同期してハイレベルの第１のパルス信号Ｓ１’を論理和回路１０２に出力する。一方、情報解読信号ＳＢはローレベルに維持され変化がないため、第２のパルス発生回路１０１はローレベルの第２のパルス信号Ｓ２を論理和回路１０２に出力する。
【００６４】
論理和回路１０２にはハイレベルの第１のパルス信号Ｓ１及びＳ１’とローレベルの第２のパルス信号Ｓ２とが入力されるため、論理和回路１０２からハイレベルのパルス信号である論理和信号Ｓ３が出力される。遅延回路１０３は、ハイレベルのパルス信号である論理和信号Ｓ３を所定時間だけ遅延させ、遅延パルス信号Ｓ４としてカウンタ回路１０４a、シフトレジスタ１０５及び３００に出力する。カウンタ回路１０４aは、遅延パルス信号Ｓ４に同期してカウント動作を行い、「０」を示す２ビットのビットデータ（つまり「００」）をパラレルに論理積回路１０４bに出力する。つまり、この時点ではカウント値が情報信号ＳＡ及びＳＡ’に含まれる１情報分のビット数「４」と一致していないため、論理積回路１０４bからローレベルの一致検出信号Ｓ５がコントローラ１０６に出力される。
【００６５】
シフトレジスタ１０５は、遅延パルス信号Ｓ５に同期して情報信号ＳＡをシフトしていき、ここではビットデータＤ４がハイレベルに制御され、ビットデータＤ１〜Ｄ３はローレベルに制御される。また、シフトレジスタ３００は、遅延パルス信号Ｓ５に同期して情報信号ＳＡ’をシフトしていき、ここではビットデータＤ４’はハイレベルに制御され、ビットデータＤ１’〜Ｄ３’はローレベルに制御される。一方、コントローラ１０６は、ローレベルの一致検出信号Ｓ５が入力されるので、シフトレジスタ１０５及び３００から出力されるビットデータの取得は行わない。
【００６６】
次に、時刻Ｔ２において、送信装置１０の信号生成部１０a’は、情報信号ＳＡをローレベル（「０」）に制御し、情報信号ＳＡ’をハイレベル（「１」）に制御し、送信部１０bを介して送信する。この時、信号生成部１０a’は、情報信号ＳＡの状態値が前回の状態値から変化したので、状態値が変化しない情報解読信号ＳＢ（つまりローレベルの情報解読信号ＳＢ）を送信部１０bを介して送信する。このように、時刻Ｔ２では情報信号ＳＡの状態値がハイレベルからローレベルに変化するため、受信装置２０の情報取得部２０a’における第１のパルス発生回路１００は、情報信号ＳＡの状態値の変化に同期してハイレベルの第１のパルス信号Ｓ１を論理和回路１０２に出力する。また、第１のパルス発生回路２００は、情報信号ＳＡ’の状態値が変化しないため、ローレベルの第１のパルス信号Ｓ１’を論理和回路１０２に出力する。一方、情報解読信号ＳＢはローレベルに維持され変化がないため、第２のパルス発生回路１０１はローレベルの第２のパルス信号Ｓ２を論理和回路１０２に出力する。
【００６７】
論理和回路１０２にはハイレベルの第１のパルス信号Ｓ１とローレベルの第１のパルス信号Ｓ１’及び第２のパルス信号Ｓ２とが入力されるため、論理和回路１０２からハイレベルのパルス信号である論理和信号Ｓ３が出力される。遅延回路１０３は、ハイレベルのパルス信号である論理和信号Ｓ３を所定時間だけ遅延させ、遅延パルス信号Ｓ４としてカウンタ回路１０４a、シフトレジスタ１０５及び３００に出力する。カウンタ回路１０４aは、遅延パルス信号Ｓ４に同期してカウント動作を行い、「１」を示す２ビットのビットデータ（つまり「０１」）をパラレルに論理積回路１０４bに出力する。つまり、この時点ではカウント値が情報信号ＳＡ及びＳＡ’に含まれる１情報分のビット数「４」と一致していないため、論理積回路１０４bからローレベルの一致検出信号Ｓ５がコントローラ１０６に出力される。
【００６８】
シフトレジスタ１０５は、遅延パルス信号Ｓ５に同期して情報信号ＳＡをシフトしていき、ここではビットデータＤ４、Ｄ２、Ｄ１はローレベルに制御され、ビットデータＤ３はハイレベルに制御される。また、シフトレジスタ３００は、遅延パルス信号Ｓ５に同期して情報信号ＳＡ’をシフトしていき、ここではビットデータＤ４’及びＤ３’はハイレベルに制御され、ビットデータＤ２’及びＤ１’はローレベルに制御される。一方、コントローラ１０６は、ローレベルの一致検出信号Ｓ５が入力されるので、シフトレジスタ１０５及び３００から出力されるビットデータの取得は行わない。
【００６９】
次に、時刻Ｔ３において、送信装置１０の信号生成部１０a’は、情報信号ＳＡをハイレベル（「１」）に制御し、情報信号ＳＡ’をローレベル（「０」）に制御し、送信部１０bを介して送信する。この時、信号生成部１０a’は、情報信号ＳＡ及びＳＡ’の状態値が前回の状態値から変化したので、状態値が変化しない情報解読信号ＳＢ（つまりローレベルの情報解読信号ＳＢ）を送信部１０bを介して送信する。このように、時刻Ｔ３では情報信号ＳＡの状態値がローレベルからハイレベルに変化するため、受信装置２０の情報取得部２０a’における第１のパルス発生回路１００は、情報信号ＳＡの状態値の変化に同期してハイレベルの第１のパルス信号Ｓ１を論理和回路１０２に出力する。また、第１のパルス発生回路２００も、同様に情報信号ＳＡ’の状態値の変化に同期してハイレベルの第１のパルス信号Ｓ１’を論理和回路１０２に出力する。一方、情報解読信号ＳＢはローレベルに維持され変化がないため、第２のパルス発生回路１０１はローレベルの第２のパルス信号Ｓ２を論理和回路１０２に出力する。
【００７０】
論理和回路１０２にはハイレベルの第１のパルス信号Ｓ１及びＳ１’とローレベルの第２のパルス信号Ｓ２とが入力されるため、論理和回路１０２からハイレベルのパルス信号である論理和信号Ｓ３が出力される。遅延回路１０３は、ハイレベルのパルス信号である論理和信号Ｓ３を所定時間だけ遅延させ、遅延パルス信号Ｓ４としてカウンタ回路１０４a、シフトレジスタ１０５及び３００に出力する。カウンタ回路１０４aは、遅延パルス信号Ｓ４に同期してカウント動作を行い、「２」を示す２ビットのビットデータ（つまり「１０」）をパラレルに論理積回路１０４bに出力する。つまり、この時点ではカウント値が情報信号ＳＡ及びＳＡ’に含まれる１情報分のビット数「４」と一致していないため、論理積回路１０４bからローレベルの一致検出信号Ｓ５がコントローラ１０６に出力される。
【００７１】
シフトレジスタ１０５は、遅延パルス信号Ｓ５に同期して情報信号ＳＡをシフトしていき、ここではビットデータＤ４及びＤ２はハイレベルに制御され、ビットデータＤ３及びＤ１はローレベルに制御される。また、シフトレジスタ３００は、遅延パルス信号Ｓ５に同期して情報信号ＳＡ’をシフトしていき、ここではビットデータＤ４’及びＤ１’はローレベルに制御され、ビットデータＤ３’及びＤ２’はハイレベルに制御される。一方、コントローラ１０６は、ローレベルの一致検出信号Ｓ５が入力されるので、シフトレジスタ１０５及び３００から出力されるビットデータの取得は行わない。
【００７２】
次に、時刻Ｔ４において、送信装置１０の信号生成部１０a’は、情報信号ＳＡをハイレベル（「１」）に制御し、情報信号ＳＡ’をローレベル（「０」）に制御し、送信部１０bを介して送信する。この時、信号生成部１０a’は、情報信号ＳＡ及びＳＡ’の状態値が両方とも前回の状態値から変化しないので、状態値を変化させた情報解読信号ＳＢ（つまりハイレベルの情報解読信号ＳＢ）を送信部１０bを介して送信する。このように、時刻Ｔ４では情報信号ＳＡの状態値がハイレベルに維持されるため、受信装置２０の情報取得部２０a’における第１のパルス発生回路１００は、ローレベルの第１のパルス信号Ｓ１を論理和回路１０２に出力する。また、情報信号ＳＡ’の状態値はローレベルに維持されるため、第１のパルス発生回路２００も、同様にローレベルの第１のパルス信号Ｓ１’を論理和回路１０２に出力する。一方、情報解読信号ＳＢはローレベルからハイレベルに変化するため、第２のパルス発生回路１０１は情報解読信号ＳＢに同期してハイレベルの第２のパルス信号Ｓ２を論理和回路１０２に出力する。
【００７３】
論理和回路１０２にはローレベルの第１のパルス信号Ｓ１及びＳ１’とハイレベルの第２のパルス信号Ｓ２とが入力されるため、論理和回路１０２からハイレベルのパルス信号である論理和信号Ｓ３が出力される。遅延回路１０３は、ハイレベルのパルス信号である論理和信号Ｓ３を所定時間だけ遅延させ、遅延パルス信号Ｓ４としてカウンタ回路１０４a、シフトレジスタ１０５及び３００に出力する。カウンタ回路１０４aは、遅延パルス信号Ｓ４に同期してカウント動作を行い、「３」を示す２ビットのビットデータ（つまり「１１」）をパラレルに論理積回路１０４bに出力する。つまり、この時点でカウント値が情報信号ＳＡ及びＳＡ’に含まれる１情報分のビット数「４」と一致するため、論理積回路１０４bからハイレベルの一致検出信号Ｓ５がコントローラ１０６に出力される。
【００７４】
シフトレジスタ１０５は、遅延パルス信号Ｓ５に同期して情報信号ＳＡをシフトしていき、ここではビットデータＤ４、Ｄ２及びＤ１はハイレベルに制御され、ビットデータＤ２はローレベルに制御される。また、シフトレジスタ３００は、遅延パルス信号Ｓ５に同期して情報信号ＳＡ’をシフトしていき、ここではビットデータＤ４’及びＤ３’はローレベルに制御され、ビットデータＤ２’及びＤ１’はハイレベルに制御される。一方、コントローラ１０６は、ハイレベルの一致検出信号Ｓ５が入力されるので、シフトレジスタ１０５及び３００から出力されるビットデータの取得を行う。
つまり、情報信号ＳＡに含まれる１情報分の４ビットデータ「１０１１」と、情報信号ＳＡ’に含まれる１情報分の４ビットデータ「１１００」とがコントローラ１０６に取得されることになる。
【００７５】
以上のように、２つの情報信号ＳＡ及びＳＡ’を送信する場合、送信側は、２つの情報信号ＳＡ及びＳＡ’の各々が同じタイミングにおいて状態値が変化しない場合に自身の状態値が変化する情報解読信号ＳＢを送信し、受信側は、受信した２つの情報信号ＳＡ及びＳＡ’と、情報解読信号ＳＢとにおける状態値の変化点を基準にして情報信号ＳＡ及びＳＡ’の状態値を取得することにより、送信する情報信号が複数の場合であっても情報の漏洩を防止し、セキュリティの向上を図ることができる。
なお、２つより多い情報信号を送信する場合でも、各々の情報信号に対応する第１のパルス発生回路とシフトレジスタとを設ければ良く、情報解読信号は１つだけ送信すれば良い。
【００７６】
（２）他の通信システムへの適用
上記実施形態では、通信システムの一例として電子回路における回路ブロック同士の通信を例示して説明したが、本発明はこれ以外の通信システムにも適用可能である。例えば、
送信装置と受信装置とが、ＩＰ(Internet Protocol)網やＬＡＮ(Local Area Network)等を用いたネットワークによって相互に接続されているような通信システムにも適用可能である。このような通信システムでは、情報信号をパケット化して送信することが一般的であるので、送信装置側で情報信号と情報解読信号とをそれぞれパケット化して送信し、受信装置側で上述したような動作を行って情報信号を取得（復号化）すれば良い。なお、情報信号と情報解読信号とをそれぞれパケット化して送信する場合には、受信装置側において、情報信号及び情報解読信号が同相となるように位相合わせを行ってから情報取得部２０aに入力する必要がある。
【００７７】
また、本発明は有線通信システムだけでなく、無線通信システムにも適用可能である。
但し、無線通信システムに適用する場合、図７に示すように、送信装置１０に無線送信部（無線送信手段）１０b’を設け、受信装置２０に無線受信部（無線受信手段）２０b’を設ける必要がある。無線通信部１０b’は、信号生成部１０aから出力される情報信号ＳＡ及び情報解読信号ＳＢの誤り訂正符号化、変調及びＲＦ周波数帯への周波数変換を行ってＲＦ信号を生成し、当該ＲＦ信号を送信用アンテナを介して受信装置２０に送信する。無線受信部２０b’は、受信用アンテナを介して受信したＲＦ信号のＩＦ周波数帯への周波数変換、復調、誤り訂正復号化などを行って情報信号ＳＡ及び情報解読信号ＳＢを抽出し、これら抽出した情報信号ＳＡ及び情報解読信号ＳＢを情報取得部２０aに出力する。無線通信システムにおいても、これら情報信号ＳＡと情報解読信号ＳＢとをそれぞれパケット化して別のタイミングで個別に送信する場合は、受信装置側において、情報信号及び情報解読信号が同相となるように位相合わせを行ってから情報取得部２０aに入力する必要がある。
【図面の簡単な説明】
【００７８】
【図１】本発明の一実施形態に係る通信システムの構成ブロック図である。
【図２】本発明の一実施形態に係る情報取得部２０aの内部構成ブロック図である。
【図３】本発明の一実施形態に係る通信システムの動作を示すタイミングチャートである。
【図４】本発明の一実施形態に係る通信システムにおいて、複数の情報信号を送信する場合の構成ブロック図である。
【図５】本発明の一実施形態に係る通信システムにおいて、複数の情報信号を送信する場合の情報取得部２０a’の内部構成ブロック図である。
【図６】本発明の一実施形態に係る通信システムにおいて、複数の情報信号を送信する場合の動作を示すタイミングチャートである。
【図７】本発明の一実施形態に係る通信システムの変形例である。
【符号の説明】
【００７９】
１０…送信装置、１０a、１０a’…信号生成部、１０b…送信部、１０b’…無線送信部、２０…受信装置、２０a、２０a’…情報取得部、２０b…受信部、２０b’…無線受信部、１００、２００…第１のパルス発生回路、１０１…第２のパルス発生回路、１０２…論理和回路、１０３…遅延回路、１０４…一致検出回路、１０５、３００…シフトレジスタ、１０６…コントローラ、１００a、１０１a、２００a…遅延回路、１００b、１０１b、２００b…排他的論理和回路、１０４a…カウンタ回路、１０４b…論理積回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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