(57)【要約】【課題】本発明の基礎となる課題は、静電放電に対する半導体保護構造体を、とりわけスナップバック電圧の低減の点でさらに発展することである。【解決手段】本半導体保護構造体は、電界効果トランジスタを有する。電界効果トランジスタの半導体領域は、寄生的なバイポーラトランジスタの半導体領域も形成する。電界効果トランジスタのソースは、前記バイポーラトランジスタのエミッタを形成する。電界効果トランジスタのボディは、前記バイポーラトランジスタのベースを形成する。電界効果トランジスタのドレインは、前記バイポーラトランジスタのコレクタを形成する。これらのドレイン領域は導体を介して相互に接続される。【選択図】図１
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【特許請求の範囲】
【請求項１】
電磁放電（ＥＳＤ）に対して適した半導体保護構造体であって、電界効果トランジスタを有する形式のものにおいて、
・該電界効果トランジスタのソースは、バイポーラトランジスタのエミッタを形成し、
・該電界効果トランジスタのボディは、該バイポーラトランジスタのベースを形成し、
・該電界効果トランジスタのドレインは、該バイポーラトランジスタのコレクタを形成し、
・該電界効果トランジスタのボディ領域（１２）内に、（同じ導電型の）複数のドレイン領域（８，９ａ，９ｂ，９ａ１〜９ａｎ，９ｂ１〜９ｂｎ）が形成されており、
・該ドレイン領域（８，９ａ，９ｂ，９ａ１〜９ａｎ，９ｂ１〜９ｂｎ）は導体を介して相互に接続されていることを特徴とする、半導体保護構造体。
【請求項２】
前記複数のドレイン領域（８，９ａ，９ｂ，９ａ１〜９ａｎ，９ｂ１〜９ｂｎ）のうち第１のドレイン領域（８）および第２のドレイン領域（９ａ，９ｂ，９ａ１〜９ａｎ，９ｂ１〜９ｂｎ）が、前記電界効果トランジスタのゲート長の方向に相互に離隔されている、請求項１記載の、静電放電（ＥＳＤ）に対して適した半導体保護構造体。
【請求項３】
前記第１のドレイン領域（８）は、ゲート電極（３）と前記第２のドレイン領域（９ａ，９ｂ，９ａ１〜９ａｎ，９ｂ１〜９ｂｎ）が形成されており、
前記導体と前記第１のドレイン領域（８）との間に導電性の接合領域が、該ゲート電極（３）より該第２のドレイン領域（９ａ，９ｂ，９ａ１〜９ａｎ，９ｂ１〜９ｂｎ）に近接して形成されている、請求項２記載の、静電放電（ＥＳＤ）に対して適した半導体保護構造体。
【請求項４】
前記複数のドレイン領域（８，９ａ，９ｂ，９ａ１〜９ａｎ，９ｂ１〜９ｂｎ）のうち２つのドレイン領域（９ａ１および９ａ２）が、前記電界効果トランジスタのゲート幅の方向に相互に離隔されている、請求項１から３までのいずれか１項記載の、静電放電（ＥＳＤ）に対して適した半導体保護構造体。
【請求項５】
前記複数のドレイン領域（８，９ａ，９ｂ，９ａ１〜９ａｎ，９ｂ１〜９ｂｎ）は、ボディ領域（１２）内に格子で形成されている、請求項１から４までのいずれか１項記載の、静電放電（ＥＳＤ）に対して適した半導体保護構造体。
【請求項６】
前記電界効果トランジスタは、閉じられた構造体として構成されており、
前記ボディのボディ端子領域（１５）は、該閉じられた構造体の外部領域に形成され、
前記ドレイン領域（８，９ａ，９ｂ，９ａ１〜９ａｎ，９ｂ１〜９ｂｎ）は、該閉じられた構造体の内部領域に形成されている、請求項１から５までのいずれか１項記載の、静電放電（ＥＳＤ）に対して適した半導体保護構造体。
【請求項７】
前記閉じられた構造体は環状または楕円形である、請求項６記載の、静電放電（ＥＳＤ）に対して適した半導体保護構造体。
【請求項８】
前記ボディ領域（１２）とソース領域（６）との間のＰＮ接合部が、前記閉じられた構造体を完全に包囲する、請求項６または７記載の、静電放電（ＥＳＤ）に対して適した半導体保護構造体。
【請求項９】
前記電界効果トランジスタのゲート電極（３）は固定的な電位におかれることにより、該ゲート電極（３）の下方に導電チャネルが形成されないように構成されている、請求項１から８までのいずれか１項記載の、静電放電（ＥＳＤ）に対して適した半導体保護構造体。
【請求項１０】
前記電界効果トランジスタのゲート電極（３）は、前記ソースおよび／またはボディに導電接続されている、請求項１から９までのいずれか１項記載の、静電放電（ＥＳＤ）に対して適した半導体保護構造体。
【請求項１１】
前記電界効果トランジスタは、埋め込まれた誘電体（１３）によって垂直方向に絶縁されており、誘電体が充填されたトレンチ構造体（１１）によって横方向に絶縁されている、請求項１から１０までのいずれか１項記載の、静電放電（ＥＳＤ）に対して適した半導体保護構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、静電放電（ＥＳＤ）に対して適した半導体保護構造体に関する。
【背景技術】
【０００２】
ＵＳ６８７３５０５Ｂ２から次のような半導体素子が公知である。すなわち、静電放電に対する保護回路を有し、該保護回路は共通の放電線路（ＣＤＬ）に接続されている半導体素子が公知である。ＵＳ６８７３５０５Ｂ２の１つの実施例では、半導体素子は多数のボンディングパッドを有し、該ボンディングパッドにはそれぞれ１つの保護回路が所属している。このような保護のために、ｐｎｐバイポーラトランジスタとｎｐｎバイポーラトランジスタとから成る被制御半導体整流器（ＳＣＲ）が設けられており、この駆動電圧は、駆動エレメントであるツェナーダイオードによって低減される。ＥＳＤ保護回路に典型的であるのは、いわゆるスナップバック作用である。このスナップバック作用では、ゼロ点から出発して電圧がまず有意に上昇する。十分な電荷担体が生成されると、電流がさらに上昇するにもかかわらず電圧は保護回路によって低減される。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明の基礎となる課題は、静電放電に対する半導体保護構造体を、とりわけスナップバック電圧の低減の点でさらに発展することである。
【課題を解決するための手段】
【０００４】
前記課題は、独立請求項の特徴を有する半導体保護構造体によって解決される。従属請求項に有利な発展形態が記載されている。
【発明を実施するための最良の形態】
【０００５】
それによれば、静電放電に対して適した半導体保護構造体が提案される。本半導体保護構造体は、電界効果トランジスタを有する。電界効果トランジスタの半導体領域は、寄生的なバイポーラトランジスタの半導体領域も形成する。電界効果トランジスタのソースは、前記バイポーラトランジスタのエミッタを形成する。電界効果トランジスタのボディは、前記バイポーラトランジスタのベースを形成する。電界効果トランジスタのドレインは、前記バイポーラトランジスタのコレクタを形成する。このために前記ボディは、有利にはウェルとして形成され、このようなウェルにソースおよびドレインは、たとえば導入されたドーパントによって形成される。このドーパントはとりわけ注入される。
【０００６】
それぞれ１つの電界効果トランジスタのボディ領域内には、複数のドレイン領域が形成される。ここでは、複数のドレイン領域は２つ以上のドレイン領域である。これらのドレイン領域は、同じ導電型のドーピング物質によって形成される。たとえばボディ領域はｐ型ドーピングされ、ドレイン領域はｎ＋型ドーピングによって形成される。ドレイン領域は導体を介して相互に接続される。この導体はたとえば、メタライジングまたはケイ化物を含むか、または、多結晶シリコンから成るとりわけ高ドーピングされた化合物を含む。各ドレイン領域は、ボディ領域との間に別個のＰＮ接合部を有し、このＰＮ接合部に沿って空間電荷ゾーン（ＲＬＺ）が形成される。
【０００７】
有利な発展形態では、前記複数のドレイン領域のうち第１のドレイン領域および第２のドレイン領域は、電界効果トランジスタのゲート長の方向に相互に離隔されている。したがって、第１のドレイン領域は第２のドレイン領域よりもゲート電極の近傍に配置される。有利には、さらに前記複数のドレイン領域のうち第３のドレイン領域と、場合によっては第４のドレイン領域も同様に、電界効果トランジスタのゲート長の方向に相互に離隔され、かつ第１のドレイン領域および第２のドレイン領域に対して離隔されて形成される。
【０００８】
本発明の有利な構成では、第１のドレイン領域はゲート電極と第２のドレイン領域との間に形成される。有利には、前記導体と第１のドレイン領域との間に導電性の接合領域が、ゲート電極よりも第２のドレイン領域の近傍に形成される。このことにより、第１のドレイン領域自体が小さい抵抗として形成され、このような抵抗によって均質な電流分布が得られる。その際には第１のドレイン領域は、前記抵抗に適合されたドーピング物質分布を有する。
【０００９】
組み合わせ可能でもある別の発展形態では、前記複数のドレイン領域のうち少なくとも２つのドレイン領域が、電界効果トランジスタのゲート幅の方向に相互に離隔されて構成される。これら２つのドレイン領域も、導体を介して相互に導電接続され、とりわけ短絡されている。ゲート幅の方向はたいてい、ゲート長の方向に対して垂直である。
【００１０】
本発明の有利な発展形態では、前記複数のドレイン領域はボディ領域内に格子で形成されている。前記格子は有利には２次元であり、ドレイン領域の行および列から成るマトリクスが構成される。３次元の格子も可能である。また複数のドレイン領域を、半導体保護構造体の半導体材料中に異なる層深さで形成することもできる。
【００１１】
本発明の別の有利な発展形態では、電界効果トランジスタは閉じられた構造体として構成される。ＮＭＯＳ電界効果トランジスタの場合には、ボディのボディ端子領域は閉じられた構造体の外部領域に形成され、ドレイン領域は該閉じられた構造体の内部領域に形成されるのが有利である。有利な構成では、ボディとソースとの間のｐｎ接合部は、前記閉じられた構造体を完全に包囲する。
【００１２】
前記発展形態の有利な構成では、閉じられた構造は環状または楕円形である。このような構造によって、静電放電に対してクリティカルな端子を半導体保護構造体の内部領域に配置し、たとえばＮＭＯＳ電界効果トランジスタないしは寄生的なｎｐｎバイポーラトランジスタの場合には半導体保護構造体のカソード端子を該半導体保護構造体の内部領域に配置し、アノード端子を該半導体保護構造体の外部領域に配置することができる。さらに前記閉じられた構造によって、とりわけ誘電体との境界面におけるフリンジ作用が低減されるか、または完全に阻止される。
【００１３】
有利には、電界効果トランジスタのゲート電極が固定的な電位におかれることにより、ゲート電極の下方に導電チャネルが形成されないように構成する。この場合、電界効果トランジスタは阻止する。固定的な電位をゲート電極に印加するためには、種々の手段が存在する。本発明の有利な構成では、電界効果トランジスタのゲート電極はソースおよび／またはボディに導電接続される。たとえば、ボディ端子領域とソース領域とゲート電極とがメタライジング部を介して短絡される（ｇｇＭＯＳ）。
【００１４】
いわゆるラッチアップ作用を阻止するため、有利な構成では電界効果トランジスタは、埋め込まれた誘電体によって垂直方向に絶縁され、誘電体が充填されたトレンチ構造体によって横方向に絶縁される（ボックス）。このような絶縁構造体は、基板および／または隣接する半導体構造体に対して絶縁するのに使用される。この隣接する半導体構造体は、たとえば電界効果トランジスタである。
【実施例】
【００１５】
半導体保護構造体を有する半導体薄片の概略的な断面図が図１に示されている。これは静電放電に対して適したものであり、ＥＳＤ構造体（英語ではelectro-static-discharge）とも称される。この半導体保護構造体は、該半導体保護構造体によって静電放電から保護すべき集積回路の端子に接続される。集積回路の端子を介して、静電放電に対して作用する。この保護のためには、半導体保護構造体もこの端子に接続される。有利には半導体保護構造体は、保護すべき集積回路とともに１つの半導体薄片上に集積され、同一の製造プロセスで製造される。
【００１６】
半導体保護構造体は、ソースとドレインとゲートとボディとを有する電界効果トランジスタを備えている。前記ボディはバルクとも称される。図１にはボディ領域１２が示されており、これはＮＭＯＳ電界効果トランジスタの実施例ではｐ型ドーピングされている。より高濃度でｐ型ドーピングされたボディ端子領域１５が、ボディメタライジング部１によって接続される。ボディ領域１２の部分領域上に、ゲート電極３を有するゲート酸化物７が配置されている。ゲート電極３はゲートメタライジング部１６によって接続されている。
【００１７】
図１の電界効果トランジスタはＥＳＤ構造体として、もっぱら阻止状態で動作する。こうするためにはゲート電極は、ゲート酸化物７下方の部分領域にチャネルが形成されるのを阻止する電位におかれる。こうするためには、ゲートメタライジング部とボディメタライジング部とがたとえば短絡される（図１には示されていない）。さらに、ボディ領域１２においてボディ端子領域１５とゲート酸化物７との間にソース領域６が、たとえばｎ導電型のドーピング物質の注入によって形成されている。このソース領域６もメタライジング部（図１には示されていない）によって、ボディ端子領域１５およびゲート電極１６に短絡されている。
【００１８】
さらに図１の実施例の断面図には、第１のドレイン領域８と第２のドレイン領域９ａと第３のドレイン領域９ｂとが、ｎ導電型のドーピング物質の注入によって形成されている。したがってすべてのドレイン領域がｎ導電型である。第１のドレイン領域８は第１のドレインメタライジング部４によって接続され、第２のドレイン領域９ａは第２のドレインメタライジング部５ａによって接続され、第３のドレイン領域９ｂは第３のドレインメタライジング部５ｂによって接続されている。すべてのドレイン領域８，９ａ，９ｂが、メタライジング部として形成された金属導体（図１には示されていない）によって短絡されている。したがって、これらのドレイン領域は同じ電位にある。
【００１９】
静電放電の場合には、ドレイン端子４，５ａ，５ｂとボディ端子１との間に電圧が発生する。この電圧によって、各ドレイン領域８，９ａ，９ｂとボディ領域１２とによって形成された各ＰＮ接合部に沿った空間電荷ゾーンに電界が発生する。それゆえ各ドレイン領域８，９ａ，９ｂは、ボディ領域１２とともに固有のドレイン‐ボディ‐ダイオードを構成する。この電界強度は、ボディ端子領域１５に対向する各ドレイン領域８，９ａ，９ｂの空間電荷ゾーンの領域において最大である。この領域で電界強度が最大であることにより、この領域において生成される電荷担体の数も最大になる。これら３つのドレイン領域８，９ａ，９ｂはそれぞれこのような領域を有するので、これら３つのドレイン領域８，９ａ，９ｂによる全体的な電荷担体生成量は、ドレイン領域が１つだけの場合より大きくなる。
【００２０】
電荷担体生成量が大きくなるほど、ボディ端子領域１５に流れ込む電流は大きくなる。このような電流によって、ボディ領域１２およびボディ端子領域１５に電圧降下が発生し、ボディ領域１２とソース領域６との間のＰＮ接合部が順方向に動作する（＞０．７Ｖ）。このことによって、バイポーラトランジスタは正のベース‐エミッタ電圧によってスイッチオンする。電荷は、スイッチオンされたバイポーラトランジスタのコレクタ‐エミッタ区間によって放電される。このことによって、いわゆるスナップバック電圧が格段に低減される。
【００２１】
第１のドレイン領域８はゲート長の方向に延在する長さを有する。ここでは第１のドレイン端子４はゲート電極１６から離隔されて、第１のドレイン領域８に配置されている。このことにより、ドレイン領域８はボディ端子領域１５の方向の電流の流れに対して小さい抵抗として作用するようになる。この小さい抵抗は、電荷担体の生成によって生じた電流の均質な分布も実現する。局所的な電流過上昇は、このようにして低減されるかまたは完全に回避される。
【００２２】
誘電体１３が電界効果トランジスタのボディ領域１２を半導体基板１４から絶縁することにより、いわゆるＳＯＩ構造（semiconductor on insulator）が形成される。さらに半導体保護構造体は、誘電体が充填された絶縁性のトレンチ構造体１１によって、１つまたは複数の隣接する半導体構造体から絶縁される。さらに、表面に接する半導体領域１２，１５，６，８，９ａ，９ｂは、ホウ素‐リン‐ケイ酸塩‐ガラス（ＢＰＳＧ）から成る層によって被覆して絶縁することができる。
【００２３】
図２は、図１に相応する実施例の半導体保護構造体の一部の概略的な平面図である。ボディ端子領域１５、ソース領域６、ゲート電極３およびドレイン領域８，９ａおよび９ｂは、長さ方向に中断なしで、ゲート幅の方向に細長く延在する。このように細長い延在方向に沿って、各領域１５，６，８，９ａ，９ｂおよびゲート電極３はそれぞれ、多数の金属性端子１，２，１６，４，５ａ，５ｂを有する。その際には、ボディ、ソースおよびゲート電極のすべての金属性端子１，２，１６が短絡されている（図２には示されていない）。また、ドレイン領域８，９ａ，９ｂのすべての金属性端子４，５ａ，５ｂも金属性の導体によって短絡されている（これも図２には示されていない）。誘電体が充填されたトレンチ構造体１１は、半導体保護構造体の電界効果トランジスタを完全に包囲する。
【００２４】
図３は、図２に対して択一的な実施例を示しており、この実施例は半導体保護構造体において図２の実施例と組み合わせることもできる。ドレイン領域８は変更されていない。それに対して、ここでは複数の別のドレイン領域９ａ１〜９ａｎおよび９ｂ１〜９ｂｎが設けられている。これらのドレイン領域９ａ１〜９ａｎおよび９ｂ１〜９ｂｎは、ここでは格子で配置されている。この格子は２つの列とｎ個の行とを有するマトリクスを構成する。ドレイン領域９ａ１〜９ａｎおよび９ｂ１〜９ｂｎは、ゲート電極３の長さの方向に相互に離隔されている。また、ドレイン領域９ａ１〜９ａｎおよび９ｂ１〜９ｂｎは、ゲート電極３の幅の方向にも相互に離隔されている。これらドレイン領域９ａ１〜９ａｎおよび９ｂ１〜９ｂｎはそれぞれ、該ドレイン領域９ａ１〜９ａｎおよび９ｂ１〜９ｂｎの中で別のドレイン領域から、ボディ領域１２の一部によって分離されている。すべてのドレイン領域９ａ１〜９ａｎおよび９ｂ１〜９ｂｎが、金属導体によって相互に短絡されている。
【００２５】
図４は、半導体保護構造体の別の実施例を概略的な平面図で示している。この実施例は組み合わせて実施することもできる。ここでは、半導体保護構造体の一部が２つの１／４弧Ａ‐Ａ，Ｂ‐Ｂを有する半円として図示されている。円中心点には、この実施例ではドレイン領域８，９ａ，９ｂが形成されている。これらのドレイン領域は順番に、ゲート電極３と、ソース領域６と、ボディ端子領域１５と、トレンチ構造体１１とによって包囲されている。もちろん択一的に、図３のようなドレイン領域の格子を、半円構造の内部に形成することもできる。
【００２６】
図５ａおよび５ｂに、完全な半導体保護構造体の２つの実施例が平面図で示されており、この平面図は、これまでに記載された実施例の部分図が組み合わされたものである。図５ａは、閉じられた構造体を円構造体として示している。１／４弧ａ，ｂ，ｃないしはｄはそれぞれ、図４の１／４弧に相応する。
【００２７】
図５ｂは、閉じられた構造体を楕円形（スタジオ構造）として示している。ここでは１／４弧ａ，ｂ，ｃおよびｄは図４の１／４弧に相応する。セグメントｅおよびｆは、ここでは図２または図３に類似する構造体の細長い寸法に相応する。ここではドレイン領域８，９ａ，９ｂは、楕円構造体の中心に形成されている。
【００２８】
図５ａおよび５ｂの利点は、たとえば別のＰＮ接合部である境界面が素子の機能を妨害するおそれのある縁部領域が存在しないことである。さらに、このような構造体を省スペースで組み込むことができる。
【００２９】
本発明は、ここで図示された実施例に限定されない。択一的な構成ではたとえば、ＰＭＯＳ電界効果トランジスタと、該ＰＭＯＳ電界効果トランジスタによって形成された寄生的なｐｎｐバイポーラトランジスタとが設けられる。ドレイン領域の幾何学的構成も、図に示された幾何学的構成から逸脱することができる。
【図面の簡単な説明】
【００３０】
【図１】静電放電に対して適した半導体保護構造体の一部の概略的な断面図である。
【図２】第１の実施例の半導体保護構造体の一部の概略的な平面図である。
【図３】第２の実施例の半導体保護構造体の一部の概略的な平面図である。
【図４】第３の実施例の半導体保護構造体の一部の概略的な平面図である。
【図５】閉じられた半導体保護構造体の複数の部分の組み合わせを上から見た概略的な平面図である。
【符号の説明】
【００３１】
１              バルク（ボディ）端子
２              ソース端子
３              ゲート
４              ドレインコンタクト
５ａ            第１の付加的なドレインコンタクト
５ａ１，５ａ２，．．．５ａｎ  ドレインコンタクト
５ｂ            別の付加的なドレインコンタクト
５ｂ１，５ｂ２，．．．５ｂｎ  ドレインコンタクト
６              ソース領域
７              ゲート酸化物
８              ドレイン延在部
９ａ            第１の付加的なドレイン領域
９ａ１，９ａ２，．．．９ａｎ  ドレイン領域
９ｂ            別の付加的なドレイン領域
９ｂ１，９ｂ２，．．．９ｂｎ  ドレインコンタクト
１１            トレンチ、トレンチ構造体
１２            バルク領域、ボディ領域
１３            埋め込まれた酸化物
１４            基板、半導体基板
１５            端子ドーピング バルクコンタクト、ボディコンタクト
１６            ゲートコンタクト
【図１】
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【図２】
2008004941.tif 000004
【図３】
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【図４】
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【図５】
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