(57)【要約】【課題】ＤＲＡＭに代表されるＩＣメモリデバイス、あるいはロジックデバイス等の半導体装置において、デバイスを構成するトランジスタ内に生じた歪がデバイス形成後に変動しても、安定したトランジスタ特性を維持できる半導体装置を提供する。【解決手段】本発明に係る半導体装置は、複数個のＭＯＳトランジスタと、その中の１つ又は２つ以上の特定のＭＯＳトランジスタの近傍に配され、電歪体材料からなる誘電体を有する容量素子と、前記誘電体の分極ベクトルに平行な方向に電圧を印加する手段とを、少なくとも備えたことを特徴とする。【選択図】図９
2008066674.tif 000002
【特許請求の範囲】
【請求項１】
複数個のＭＯＳトランジスタと、その中の１つ又は２つ以上の特定のＭＯＳトランジスタの近傍に配され、電歪体材料からなる誘電体を有する容量素子と、前記誘電体の分極ベクトルに平行な方向に電圧を印加する手段とを、少なくとも備えたことを特徴とする半導体装置。
【請求項２】
前記容量素子が前記特定のＭＯＳトランジスタの側方に配され、前記誘電体の分極ベクトルが＜１１０＞または＜１００＞方向に平行な方向をもつことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記容量素子が前記特定のＭＯＳトランジスタの下方に配され、前記誘電体の分極ベクトルが＜１１０＞または＜１００＞方向に垂直な方向をもつことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記特定のＭＯＳトランジスタがＤＲＡＭを構成する冗長セルであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記特定のＭＯＳトランジスタがＤＲＡＭを構成するメインセルであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭに代表されるメモリデバイス、あるいはロジックデバイス等の半導体装置に係る。より詳細には、デバイスを構成するトランジスタ内に生じた歪の影響を抑制し、長期に亘って安定したトランジスタ特性を維持できる半導体装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）等のＩＣメモリデバイスでは近年、本来の記憶容量に相当するメモリセル（メインセル）以外に、予備的なセル（冗長セル）を予めチップ上に作り込んでおき、メインセル内に不良セルがあった場合、その不良セルを冗長セルに切り換えることにより、ＩＣメモリデバイスとしては本来の記憶容量を有する良品チップとして救済する手法が採用されている。
【０００３】
しかしながら、置き換えた新規セル（冗長セル）が不良セルであった場合には、良品化することができないという問題があった。近年、リフレッシュ時間テストで不良化する問題として、図１に示すような、リフレッシュ時間の変動現象（ＶＲＴ：variable retention time） が知られている。これは、多数あるメモリセルのうち極一部の少数のセルにおいて観測される現象であり、測定するごとに２つのリフレッシュ時間のどちらかの値を取る現象である。長時間に亘ってリフレッシュ時間の測定を行うと２つのリフレッシュ時間を行き来することから、ＶＲＴと呼ばれている。冗長セルにおいてＶＲＴが発生すると、たとえ不良セルを冗長セルに切り換えても、ＩＣメモリデバイスとしては本来の記憶容量を有する良品チップとして救済させることはできないので、冗長セルを設けた意味が無くなってしまう。
【０００４】
なお、本発明者らは、このようなＶＲＴ現象には、図２に示すような空孔欠陥［V2O2欠陥（vacancy-oxygen complex defect）］ が関与していることを先に報告している（非特許文献１を参照）。
【０００５】
また、ロジックデバイスでは現在、前工程にて膜応力を有する材料を用い意図的に歪を印加して、トランジスタ特性（オン電流）の向上を図る手法が盛んに行われている。しかしながら、トランジスタ内の歪は、トランジスタ製造中（前工程）の各種材料の応力によって発生するだけでなく、パッケージ工程（後工程）において形成される例えば封止用の樹脂材等も、トランジスタ内に歪を生み出すことが知られている。つまり、前工程において適切な歪をトランジスタ内に作り込んでも、後工程の影響によりこの歪が変動し、結局は所望のトランジスタ特性が得られないという問題があった。
【０００６】
上述したように、従来は、ＤＲＡＭ等のＩＣメモリデバイスやロジックデバイスを形成した後、デバイスを構成するトランジスタ内に生じた歪に起因して、デバイス特性に変動が発生しても、この問題に柔軟に対応できる手段を備えた半導体装置は存在しなかった。
【非特許文献１】T.Umeda,et al.:Appl.Phys.Lett.88,2006,pp.253504-253506.
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は上記事情に鑑みてなされたもので、ＤＲＡＭに代表されるＩＣメモリデバイス、あるいはロジックデバイス等の半導体装置において、デバイスを構成するトランジスタ内に生じた歪がデバイス形成後に変動しても、安定したトランジスタ特性を維持できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の請求項１に係る半導体装置は、複数個のＭＯＳトランジスタと、その中の１つ又は２つ以上の特定のＭＯＳトランジスタの近傍に配され、電歪体材料からなる誘電体を有する容量素子と、前記誘電体の分極ベクトルに平行な方向に電圧を印加する手段とを、少なくとも備えたことを特徴とする。
【０００９】
本発明の請求項２に記載の半導体装置は、請求項１において、前記容量素子が前記特定のＭＯＳトランジスタの側方に配され、前記誘電体の分極ベクトルが＜１１０＞または＜１００＞方向に平行な方向をもつことを特徴とする。
【００１０】
本発明の請求項３に記載の半導体装置は、請求項１において、前記容量素子が前記特定のＭＯＳトランジスタの下方に配され、前記誘電体の分極ベクトルが＜１１０＞または＜１００＞方向に垂直な方向をもつことを特徴とする。
【００１１】
本発明の請求項４に記載の半導体装置は、請求項１乃至３のいずれか１項において、前記特定のＭＯＳトランジスタがＤＲＡＭを構成する冗長セルであることを特徴とする。
【００１２】
本発明の請求項５に記載の半導体装置は、請求項１乃至３のいずれか１項において、前記特定のＭＯＳトランジスタがＤＲＡＭを構成するメインセルであることを特徴とする。
【発明の効果】
【００１３】
本発明の請求項１に係る半導体装置は、複数個のＭＯＳトランジスタのうち、１つ又は２つ以上の特定のＭＯＳトランジスタの近傍に、電歪体材料からなる誘電体を有する容量素子を配してなり、前記誘電体の分極ベクトルに平行な方向に電圧を印加する手段を備えている。かかる構成によれば、容量素子を構成する誘電体に電歪体材料を用いているので、電歪体材料の歪量を制御することにより、容量素子の近傍に位置する特定のＭＯＳトランジスタに対して所望の応力（圧縮あるいは引張）を与えることができる。その際、電歪体材料の歪量を制御するために、誘電体の分極ベクトルに平行な方向に電圧を印加する手段が用いられる。ゆえに、特定のトランジスタ内に生じた歪がデバイス形成後に変動しても、安定したトランジスタ特性を維持できる半導体装置が得られる。
【発明を実施するための最良の形態】
【００１４】
本発明は、以下に詳述するＤＲＡＭに関する研究・開発の成果に基づき考案されたものである。
図３は、半導体装置の代表例としたＤＲＡＭのトランジスタ構造を示す模式的な断面図である。図３に示すように、ＤＲＡＭのトランジスタ構造は、ビット線１を共有した２つのトランジスタが１つの活性領域に形成されている。図３とほぼ同様の構成例は、例えば、特開２００３−１７５８６号公報（特許文献１）の図１９に開示されている。
【００１５】
図３のトランジスタ構造において、活性領域は、絶縁膜２が埋め込まれた溝型素子分離領域［ＳＴＩ（shallow trench isolation）］に囲まれており、少なくとも基板電位が与えられるｐ型ウェル層３とトランジスタのしきい値電圧を決定するｐ型チャネルドープ層４が形成されている。なお、ｐ型ウェル層３の下部には、図示されていないがｎ型埋め込みウェル層がある。ビット線１に接続された多結晶シリコンで形成されたプラグ５の両側に２つのゲート電極６が形成されており、ゲート電極６とｐ型チャネルドープ層４の間にはゲート絶縁膜７が形成され、
【００１６】
また、ゲート電極６とプラグ５の間にはサイドスペーサ８が形成されている。ゲート電極６が形成されていない活性領域には、ソース・ドレインとなるｎ型低濃度拡散層９が形成されている。ｎ型低濃度拡散層９は、ビット線１に接続されたプラグ５の他に、キャパシタ１０に接続されているプラグ１１に接している。ここで、多結晶シリコンプラグ５は、層間絶縁膜１２に穴を開けた後、約２×１０２０／ｃｍ３  のリンが導入された多結晶シリコンをＣＶＤ法で堆積し埋め込んで形成する。ただし、穴開け直後に、電界緩和のためのリン注入９１を形成してもよい（例えば、特許文献２を参照）。通常、電界緩和のためのリン注入９１は、上記ｎ型低濃度拡散層９より深い部分に実施される。なお、プラグ１１とビット線１との間には層間絶縁膜１３が、さらに、ビット線１とキャパシタ１０との間には層間絶縁膜１４が形成されている。
【００１７】
図４は、図３のトランジスタ構造において、ゲート電極まで形成した状態のトランジスタアレー部を示す模式的な平面図である。図５は、図４のＢ−Ｂ部分における模式的な断面図である。
【００１８】
図３乃至５に示すようなトランジスタ構造は、本発明に関係するコンタクト開口からプラグ形成までは、一般的に次のように製造している。なお、トランジスタＭＯＳを成すソース・ドレイン拡散層形成までの方法、およびビット線１形成以降の方法は、本発明とは直接関係がないので割愛する。
【００１９】
まず、トランジスタＭＯＳを形成した後、ＣＶＤ法で酸化シリコン膜を堆積する。ＣＭＰ法で研磨した後、コンタクトホールを形成するためにリソグラフィ法によってレジストをパターニングする。このレジストをマスクとしてドライエッチングにより酸化膜をエッチングし、下地の拡散層９を露出させる。ここで、電界緩和のために、リンを６０ｋＶで１．５×１０１３／ｃｍ２  程度注入する。これにより、リン注入部９１を設ける。
【００２０】
次に、コンタクトホール内部を含む酸化膜シリコン上にリンをドープした多結晶シリコン膜をＣＶＤ法で堆積し、続いて多結晶シリコン膜をエッチバックして（またはＣＭＰ法で研磨して）コンタクトホールの内部のみ残すように形成する。これにより、多結晶シリコンプラグ５を設ける。
【００２１】
さらに、特許文献１には記載されていないが、この多結晶シリコンプラグ５中のリンを活性化するために９５０〜１０５０℃、６０ｓｅｃ程度の熱処理が行われる。その後、一方のプラグ５はプラグ１１を介してキャパシタ１０の下地電極に接続され、他方のプラグ５はビット線１に接続されるように形成される。
【００２２】
本発明者らは、上記構成としたトランジスタ構造を作製する際、多結晶ポリプラグ成膜後の活性化熱処理中（例えば９５０〜１０５０℃、６０ｓｅｃ）に、ｐｎ接合近傍に多くの空孔型の欠陥（空孔欠陥）が形成されてしまうことを発見した。代表的な空孔欠陥を図２に示す。この空孔欠陥発生は、熱処理中に多結晶シリコンの上記結晶構造変化により、下地のソース・ドレイン拡散層内の格子間シリコンが吸収されて空孔濃度が高くなるためである。
【００２３】
図６と図７はそれぞれ、ＤＲＡＭのトランジスタ構造における電界強度の測定例と歪の測定例とを示しており、前述した図５の領域αを観測した結果である。図６と図７から、ゲート電極の下方にあって、ソース・ドレインとなるｎ型低濃度拡散層９の側方に位置する領域に、高電界部分が存在し、またほぼ同じ領域に圧縮歪の大きい部分が存在することが読み取れる。ゆえに、図３−５に示すようなＤＲＡＭのトランジスタ構造において、空孔欠陥は、セル内のシリンダー側のＰＮ接合領域の高い電界位置に存在することで、接合リーク電流が変動し、前述したＶＲＴ現象を引き起こすものと、本発明者らは考えた。
【００２４】
また、本発明者らは、このＶＲＴ現象が、空孔欠陥が圧縮応力下で、２つの遷移可能な状態を可逆的に可変することによって起こることを、電流検出型磁気共鳴法(EDMR:Electrically Detected Magnetic Resonance) を用いることにより見出した（図２→８）。すなわち、＜１１０＞方向からの圧縮応力によって、空孔欠陥は２つの安定な配向構造をもち、図８（ａ）の場合はキャリアトラップレベルがミッドギャップから遠い（導電帯に近い）のでリーク電流が小さく（長いリフレッシュ時間）、図８（ｂ）の場合は、キャリアトラップレベルがミッドギャップに近い（導電帯から遠くなり、価電子帯に近づく）のでリーク電流が大きくなる（短いリフレッシュ時間）。したがって、図８（ａ）の場合は、リフレッシュ試験を行うと良品となるが、ある時間には、図８（ｂ）の場合に遷移することがあるため、不良化する。
【００２５】
つまり、ＶＲＴ挙動を示すセル（以下、ＶＲＴセル）が、冗長セルにあった場合、不良セルをこの冗長セルに切り換えて良品化したとしても、そのセルはいつかまた不良化してしまうという問題が発生していたものと、本発明者らは判断した。
【００２６】
上述した知見に基づき、本発明者らは、「複数個のＭＯＳトランジスタと、その中の１つ又は２つ以上の特定のＭＯＳトランジスタの近傍に配され、電歪体材料からなる誘電体を有する容量素子と、前記誘電体の分極ベクトルに平行な方向に電圧を印加する手段とを、少なくとも備えたことを特徴とする半導体装置。」を考案するに至った。
【００２７】
かかる構成を備えた半導体装置であれば、容量素子を構成する誘電体が電歪体材料からなるので、この電歪体材料の歪量を制御することによって、容量素子の近傍に位置する特定のＭＯＳトランジスタに対して所望の応力（圧縮あるいは引張）を及ぼすことが可能となる。そして、電歪体材料の歪量を制御するためには、誘電体の分極ベクトルに平行な方向に電圧を印加する手段が好適に用いられる。これにより、特定のトランジスタ内に生じた歪がデバイス形成後に変動しても、安定したトランジスタ特性を維持できる半導体装置がもたらされる。
【００２８】
図９は、本発明に係る半導体装置の一例（ＤＲＡＭに代表されるＩＣメモリデバイスへの適用例）を示す模式的な断面図であり、容量素子が特定のＭＯＳトランジスタの側方に配され、容量素子を構成する電歪体材料からなる誘電体の分極ベクトルが＜１１０＞または＜１００＞方向に平行な方向をもつ構成例である。
【００２９】
すなわち、図９の半導体装置においては、たとえば冗長セルとして機能する特定のＭＯＳトランジスタの近傍に、シリコン基板に埋め込まれたキャパシタ構造をなす容量素子を形成する。この容量素子の誘電体材料として電歪体材料（圧電体材料）を用い、一方の電極をＰウェルとし、他方の電極を図９に示すように電歪体材料の内部に埋め込む。なお、図９に示すように、シリコン基板の深さ方向に例えば略長方形の断面構造をなす空間内に電歪体材料を設けることにより、電歪体材料の分極ベクトル方向は自ずとシリコン基板の深さ方向と略直交する方向に誘導される。
【００３０】
ゆえに、図９（ａ）に示すように電歪体材料の分極ベクトル方向と同一方向に、正の直流電圧を印加すると、シリコン基板の深さ方向と略直交する方向に電歪体材料は伸びるため、冗長セルに圧縮応力を付加できる形態が得られる。逆に、図９（ｂ）のように負の直流電圧をかけると、シリコン基板の深さ方向と略直交する方向に電歪体材料は縮むので、冗長セルに引張応力を付加できる形態がもたらされる。
したがって、図中の電極材料とＰウェル間に印加する電圧を制御することによって、キャパシタ構造の近傍にある冗長セルに意図した歪量を加えることが可能となる。
【００３１】
実際のＤＲＡＭに適用する場合には、図１０に示すようなキャパシタ構造の配置例が挙げられる。図１０に示すように、多数のメインセルが配置された領域（「メインセル」と表記）の外周域に、多数の冗長セルが配置される。そこで、これらの冗長セルに沿うとともに、所定の離間を保ちつつ、上述したキャパシタ構造（図１０の中では「電歪体キャパシタ」と表示）を搭載すればよい。
【００３２】
図１０では、メインセルの外周域の二辺に配置された複数の冗長セルに対して、単一のキャパシタ構造をそれぞれ設けた例を示しているが、その際に、キャパシタ構造の長手方向が、＜１１０＞方向あるいは＜１−１０＞方向をほぼ向くように配置することがポイントとなる。つまり、このような構成を採用することにより、空孔欠陥は、図８を用いて説明したように、＜１１０＞方向からの応力によってＶＲＴ挙動を示すので、キャパシタを配置する位置は、冗長セルに付加する＜１１０＞方向からの応力を調整できる場所に設置すれば、特にその効果が発揮されるので好適である。
したがって、リフレッシュ時間の電圧依存性を評価し、電極材料とＰウェル間に印加する電圧を最適な電圧に設定すれば、常時高いリフレッシュ時間をもつ冗長セルと不良セルの置換が可能になる。
【００３３】
なお、図１０には、メインセルの外周域の一辺に配置された複数の冗長セルに対して、単一のキャパシタ構造を設けた例を示しているが、キャパシタ構造は単一に限定されるものではなく、複数個としてもよく、最大は冗長セルごとに配置しても構わない。キャパシタ構造を複数個とした場合には、対応する冗長セルごとに、キャパシタ構造の種類や容量等各種特性や、冗長セルに対するキャパシタ構造の配置（離間距離等）の調整が図れる。
【００３４】
図１０には、冗長セルに対応すべくキャパシタ構造を配置した構成を例示したが、冗長セルに代えて個々の、部分的に複数の、あるいは全てのメモリセルに対応させてキャパシタ構造を配置し、同様の作用・効果を発揮するようにしても構わない。したがって、本発明は、ＤＲＡＭに代表されるメモリデバイスのＭＯＳトランジスタ特性の変動を抑制するために寄与する。
【００３５】
図１１は、本発明に係る半導体装置の他の一例（ロジックデバイスへの適用例）を示す模式的な断面図である。
後工程において応力が印加されることによるロジックデバイスのＭＯＳトランジスタ特性変動は、図１１に示すようなキャパシタ構造の配置例によって改善できる。図１１において、トランジスタが形成されるシリコン基板表面の内部にあらかじめ、埋め込みキャパシタ構造を形成する方法の他に、電歪体材料（圧電体材料）より上に位置する部分と電歪体材料を含めてこれより下に位置する部分を別々に作製し、両者を貼り合わせてキャパシタ構造を形成する方法としてもよい。
【００３６】
図１１に示すように、キャパシタ構造の誘電体材料として電歪体材料（圧電体材料）を使用し、トランジスタに対して＜１１０＞方向に引っ張り歪（トランジスタを左右に延ばす方向の白抜き矢印）を印加したい場合は、図１１（ａ）のようにＰウェルの電位に対して正の直流電圧を印加する。これにより、電歪体材料は伸びるので、トランジスタのチャネル領域は＜１００＞方向に圧縮（上向きの白抜き矢印）され、＜１１０＞チャネル方向には、ポアソン比分の引っ張り歪を付加できる。
【００３７】
一方、＜１１０＞方向に圧縮歪を印加したい場合は、図１０（ｂ）のように負の直流電圧をかけると電歪体材料は縮むので、＜１１０＞チャネル方向には、ポアソン比分の圧縮歪を付加できる。
【００３８】
上記の電圧印加による歪量は、印加電圧によって制御できる。たとえば、キャパシタの誘電体として水晶を使用した場合、圧電定数が約ｐｍ／Ｖであるので、１Ｖ程度印加すれば数ｐｐｍの歪ませることができる。その他、圧電定数の大きい電歪体材料としては、ＰＺＴ−４（ジルコン酸チタン酸鉛）、ＺｎＯ、ＬｉＮｂＯＰ３  等が挙げられる。このような圧電定数の大きい電歪体材料を採用すれば、小さな印加電圧で大きな歪量を発生できるので好ましい。
【００３９】
なお、図１１には、複数のトランジスタに対して、単一のキャパシタ構造を設けた例を示しているが、キャパシタ構造は単一に限定されるものではなく、複数個としてもよく、最大はトランジスタごとに配置しても構わない。キャパシタ構造を複数個とした場合には、対応するトランジスタごとに、キャパシタ構造の種類や容量等各種特性や、トランジスタに対するキャパシタ構造の配置（離間距離、トランジスタと重なる位置か否か等）の調整が図れる。
【００４０】
図１１には、少なくとも一列（紙面の左右方向）をなす複数のトランジスタに対応すべくキャパシタ構造を配置した構成を例示したが、多数の列（紙面の奥行き方向）をなす複数のトランジスタに対応させてキャパシタ構造を配置してもよい。また、特定の列や特定の位置にあるトランジスタに限定して対応するように個別にキャパシタ構造を配置しても構わない。本発明に係るキャパシタ構造は、どのような配置にあるトランジスタに対しても、同様の作用・効果を発揮することができる。したがって、本発明は、ロジックデバイスのＭＯＳトランジスタ特性の変動を抑制するためにも有効である。
【産業上の利用可能性】
【００４１】
本発明によれば、特定のトランジスタ内に生じた歪がデバイス形成後に変動しても、安定したトランジスタ特性を維持できる半導体装置が得られる。したがって、本発明は、安定したトランジスタ特性を備えるとともに、低コスト化が図れ、大量に生産可能な半導体装置の提供に寄与する。
【図面の簡単な説明】
【００４２】
【図１】リフレッシュ時間の変動現象（ＶＲＴ）の一例を示すグラフである。
【図２】リフレッシュ時間の変動のメカニズム（モデル）を示す概念図である。
【図３】ＤＲＡＭのトランジスタアレー部を示す模式的な断面図である。
【図４】ゲート電極形成までのＤＲＡＭのトランジスタアレー部を示す平面図である。
【図５】図４に示したＢ−Ｂ部分における断面図である。
【図６】ＤＲＡＭのトランジスタ構造における電界強度の測定例を示す断面図である。
【図７】ＤＲＡＭのトランジスタ構造における歪の測定例を示す断面図である。
【図８】リフレッシュ時間の変動のメカニズム（モデル）を示す概念図である。
【図９】本発明に係る半導体装置の一例を示す断面図である。
【図１０】図９の方法をＤＲＡＭの冗長セルに適用した一例を示す平面図である。
【図１１】本発明に係る半導体装置の他の一例を示す断面図である。
【符号の説明】
【００４３】
１  ビット線、２  絶縁膜（溝型素子分離領域、ＳＴＩ）、３  ｐ型ウェル層、４  ｐ型チャネルドープ層、５  プラグ、６  ゲート電極、７  ゲート絶縁膜、８  サイドスペーサ、９  ｎ型低濃度拡散層、１０  キャパシタ、１１  プラグ、１２、１３、１４  層間絶縁膜、９１  リン注入。
【図１】
2008066674.tif 000003
【図２】
2008066674.tif 000004
【図３】
2008066674.tif 000005
【図４】
2008066674.tif 000006
【図５】
2008066674.tif 000007
【図６】
2008066674.tif 000008
【図７】
2008066674.tif 000009
【図８】
2008066674.tif 000010
【図９】
2008066674.tif 000011
【図１０】
2008066674.tif 000012
【図１１】
2008066674.tif 000013