(57)【要約】【課題】立体スタック型構造を有する容量素子の容量ばらつきを軽減し且つ製造歩留りを向上する。【解決手段】半導体記憶装置１００は、第１導電膜１０４ｂ及びその上の第２導電膜１０４ａを少なくとも含む第１積層構造体１０４ｘ及び第２積層構造体１０４ｙと、第１及び第２積層構造体１０４ｘ及び１０４ｙを覆う絶縁膜１０５と、絶縁膜１０５及び第１積層構造体１０４ｘの第２導電膜１０４ａに形成され、第１積層構造体１０４ｘの第１導電膜１０４ｂに達する凹部１０５ａとを備え、少なくとも凹部１０５ａの側壁に形成された第１の電極膜１０６及び第１積層構造体１０４ｘからなる容量下部電極１１０と、容量下部電極１１０を覆う容量絶縁膜１０７と、容量絶縁膜１０７上の第２の電極膜１０８とからなる容量素子１１１を更に備える。第２積層構造体１０４ｙは、絶縁膜１０５の表面から第２導電膜１０４ａの上面までの膜厚Ｈの測定に用いられる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成され、第１導電膜及び前記第１導電膜上に形成された第２導電膜を少なくとも含む第１積層構造体及び第２積層構造体と、
前記第１積層構造体及び前記第２積層構造体を覆う絶縁膜と、
前記絶縁膜及び前記第１積層構造体における前記第２導電膜に形成され、前記第１積層構造体における前記第１導電膜に達する凹部と、
少なくとも前記凹部の側壁に形成された第１の電極膜と、
前記第１の電極膜上に形成された容量絶縁膜と、
前記容量絶縁膜上に形成された第２の電極膜とを備え、
前記第２積層構造体は、前記絶縁膜の表面から前記第２導電膜の上面までの膜厚を測定するために用いられることを特徴とする半導記憶体装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
前記第１の電極膜、前記容量絶縁膜及び前記第２の電極膜からなる容量素子が複数配置されたメモリセル領域を備え、
前記第２積層構造体は、前記メモリセル領域以外の領域に配置されていることを特徴とする半導体記憶装置。
【請求項３】
請求項１又は２に記載の半導体記憶装置において、
前記第２導電膜は、前記第１導電膜よりも光の反射率が高い材料からなることを特徴とする半導体記憶装置。
【請求項４】
請求項３に記載の半導体記憶装置において、
前記第２導電膜は、貴金属からなることを特徴とする半導体記憶装置。
【請求項５】
請求項１〜４のいずれか１つに記載の半導体記憶装置において、
前記第２積層構造体の平面の面積は、前記第１積層構造体の平面の面積よりも大きいことを特徴とする半導体記憶装置。
【請求項６】
請求項１〜５のいずれか１つに記載の半導体記憶装置において、
前記第１導電膜と、前記第１の電極膜とは、同一の材料からなることを特徴とする半導体記憶装置。
【請求項７】
請求項１〜６のいずれか１つに記載の半導体記憶装置において、
前記第１導電膜と、前記第１の電極膜とは、金属酸化物からなることを特徴とする半導体記憶
【請求項８】
請求項１〜７のいずれか１つに記載の半導体記憶装置において、
前記第２積層構造体は、前記半導体基板上におけるスクライブレーン領域に設けられていることを特徴とする半導体記憶装置。
【請求項９】
請求項１〜８のいずれか１つに記載の半導体記憶装置において、
前記第１積層構造体及び前記第２積層構造体をそれぞれ前記半導体基板に電気的に接続するコンタクトプラグが設けられていることを特徴とする半導体記憶装置。
【請求項１０】
請求項１〜９のいずれか一つに記載の半導体記憶装置において、
前記容量絶縁膜は、強誘電体膜又は高誘電体膜からなることを特徴とする半導体記憶装置。
【請求項１１】
半導体基板上に、第１導電膜及びその上に形成される第２導電膜を形成する工程（ａ）と、
前記第１導電膜及び前記第２導電膜をパターニングすることにより、第１積層構造体及び第２積層構造体を形成する工程（ｂ）と、
前記半導体基板上に、前記第１積層構造体及び前記第２積層構造体を覆う絶縁膜を形成する工程（ｃ）と、
前記絶縁膜及び前記第１積層構造体における前記第２導電膜に、前記第１積層構造体における前記第１導電膜に達する凹部を形成する工程（ｄ）と、
少なくとも前記凹部の側壁に第１の電極膜を形成する工程（ｅ）と、
前記第１の電極膜上に容量絶縁膜を形成する工程（ｆ）と、
前記容量絶縁膜上に、第２の電極膜を形成する工程（ｇ）とを備えることを特徴とする半導体記憶装置。
【請求項１２】
請求項１１に記載の半導体記憶装置の製造方法おいて、
前記第２積層構造体は、前記前記絶縁膜の表面から前記第２導電膜の上面までの膜厚を測定するために用いられることを特徴とする半導体記憶装置の製造方法。
【請求項１３】
請求項１１又は１２に記載の半導体記憶装置の製造方法において、
前記第１の電極膜、前記容量絶縁膜及び前記第２の電極膜からなる容量素子が複数配置されるメモリセル領域が設けられ、
前記第２積層構造体は、前記メモリセル領域以外の領域に形成されることを特徴とする半導体記憶装置の製造方法。
【請求項１４】
請求項１１〜１３に記載の半導体記憶装置の製造方法において、
前記第２導電膜は、前記第１導電膜よりも光の反射率が高い材料からなることを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体材料又は高誘電率材料からなる容量絶縁膜を用いた容量素子を備える半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体記憶装置の高集積化及び高機能化が急速に進んでいる。その中で、半導体記憶装置を構成する容量素子の容量絶縁膜として高誘電率材料を使用したＤＲＡＭ及び強誘電体材料を使用したＦｅＲＡＭ（強誘電体メモリ）等の半導体記憶装置が盛んに研究開発されている。
【０００３】
また、大容量化を目的とした集積化の要求に対し、容量素子がコンタクトプラグ上に形成されたスタック型構造が提案されている。更なる大容量化を実現するため、容量素子を立体構造とする立体スタック型構造の容量素子が開発されている。
【０００４】
以下、図５を参照して、立体スタック型構造の容量素子を有する従来の半導体記憶装置（例えば、特許文献１を参照）について説明する。
【０００５】
図５において、従来の半導体記憶装置は、半導体基板１１に接続し、第１の絶縁層１２に形成されたコンタクトプラグ１３と、第１の絶縁層１２上に形成されたコンタクトプラグ１３と接続する金属酸化膜からなる酸素バリア膜１４と、酸素バリア膜１４上に形成されたシリコン酸化膜からなる第２の絶縁層１５に設けられた開口部と、開口部内に形成された容量下部電極１６、容量絶縁膜１７、及び容量上部電極１８からなる容量素子１０とを備えている。
【特許文献１】特開２００５−２６８４９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前記の立体スタック型構造の容量素子のように、高集積化のためにセルサイズが縮小されると、ウエハ間及びロット間のセル容量のばらつきを低減するために、容量素子１０の高さＨ１をより正確に制御することが必要となってくる。つまり、酸素バリア膜１４上の第２の絶縁層１５の膜厚を精度良く測定及び管理して制御することが重要である。
【０００７】
しかしながら、上述したように、酸素バリア膜１４に断線防止のために金属酸化膜を用いた場合、金属酸化膜と、その上に形成されているシリコン酸化膜（第２の絶縁層）とが同等の反射率を有することになる。このため、酸素バリア膜１４上の第２の絶縁層１５の膜厚を光学的に測定することは事実上不可能であり、実際には半導体基板１１の上面から第２の絶縁層１５の上面までの高さＨ２が測定されていた。
【０００８】
このように、従来の半導体記憶装置では、容量素子の容量に寄与する絶縁層の膜厚測定を精度良く行なうことができず、セル容量のばらつきを低減することが非常に困難であった。
【０００９】
以上に鑑みて、本発明の目的は、立体スタック型構造の容量素子において、容量に寄与する開口部の深さをより高精度に測定して、その容量を制御し、且つばらつきを低減した半導体記憶装置及びその製造方法を実現することである。
【課題を解決するための手段】
【００１０】
立体構造を有する容量素子に構造に関し、本願発明者等は、容量下部電極の材料として導電性金属酸化物を用いるのが良いことを見出している。より詳しく述べると、まず、容量下部電極上に形成された容量絶縁膜を結晶化するために高温アニールを行なう際、温度変化により電極内に発生する応力が特に底部の角部分（側部との接続部分付近）に集中し、断線を生じやすい。これに対し、電極の材料として導電性金属酸化物を用いると、断線が生じにくいことを本願発明者等は見出している。
【００１１】
このようなことから、容量下部電極の材料が制限されることを避けながら前記の目的を達成するため、本発明の半導体記憶装置は、半導体基板上に形成され、第１導電膜及び第１導電膜上に形成された第２導電膜を少なくとも含む第１積層構造体及び第２積層構造体と、第１積層構造体及び第２積層構造体を覆う絶縁膜と、絶縁膜及び第１積層構造体における第２導電膜に形成され、第１積層構造体における第１導電膜に達する凹部と、少なくとも凹部の側壁に形成された第１の電極膜と、第１の電極膜上に形成された容量絶縁膜と、容量絶縁膜上に形成された第２の電極膜とを備え、第２積層構造体は、絶縁膜の表面から第２導電膜の上面までの膜厚を測定するために用いられる。
【００１２】
本発明の半導体記憶装置によると、第１積層構造体のうち、第１の電極膜と接して容量下部電極の一部となる第１導電膜よりも上に、第２導電膜が形成されている。このため、容量下部電極を構成する第１導電膜の材料とは異なる材料からなる第２導電膜を備えるようにすることができる。この結果、第１積層構造体上の絶縁膜の膜厚を測定する際、そのような測定が難しい材料によって第１導電膜が形成されていたとしても、第２導電膜を用いて測定することができる。
【００１３】
つまり、第１導電膜の材料を容量下部電極としての機能のために選択すると共に、第２導電膜の材料を、絶縁膜の膜厚測定のために選択することにより、容量下部電極の機能の低下を避けると共に絶縁膜の膜厚を確実に測定することができる。
【００１４】
更に、前記のような絶縁膜の膜厚を測定するために第２積層構造体が設けられていることにより、これを利用して絶縁膜の膜厚を確実に測定することができる。
【００１５】
このように、絶縁膜の膜厚を測定することにより、容量素子の高さを知ることが可能となり、これから容量素子の容量を知ることができる。このことを利用して容量素子の高さを一定に維持することができるため、容量が確実に制御された容量素子を有する半導体記憶装置となる。よって、ウエハ間及びロット間の容量ばらつきについても抑制することができ、製造の歩留りが高い半導体記憶装置となっている。
【００１６】
尚、第１の電極膜、容量絶縁膜及び第２の電極膜からなる容量素子が複数配置されたメモリセル領域を備え、第２積層構造体は、メモリセル領域以外の領域に配置されていることが好ましい。
【００１７】
このようにすると、膜厚測定に用いる第２積層構造体の形成によりメモリセル領域の面積が増加するのを防ぐことができる。
【００１８】
また、第２導電膜は、第１導電膜よりも光の反射率が高い材料からなることが好ましい。これにより、第２導電膜を用いた膜厚測定を確実に行なうことができる。
【００１９】
また、第２導電膜は、貴金属からなることが好ましい。
【００２０】
貴金属は光の反射率が高い物質であるため、貴金属からなる第２導電膜を用いると、その上の層の膜厚を測定することが確実にできる。特に、第１導電膜が金属酸化膜である場合、金属酸化膜は光の反射率が低いため、貴金属からなる第２導電膜を用いる効果が確実に発揮される。
【００２１】
また、第２積層構造体の平面の面積は、第１積層構造体の平面の面積よりも大きいことが好ましい。
【００２２】
第１又は第２積層構造体上の層の膜厚を測定するためには、測定を行なう積層構造体のパターンが一定の面積を有することが必要である。そのため、容量素子が備える第１積層構造体よりも面積が大きい第２積層構造体となっていると、膜厚の測定をより確実に行なうことが可能となる。
【００２３】
また、第１導電膜と、第１の電極膜とは、同一の材料からなることが好ましい。
【００２４】
このようにすると、容量下部電極について、第１積層構造体の上面（絶縁膜に設けられた凹部に露出した第１導電膜）と、その上に接続する部分（第１の電極膜）とか同じ材料によって構成されることになる。このため、容量下部電極の特性がより均一になる。
【００２５】
また、第１導電膜と、第１の電極膜とは、金属酸化物からなることが好ましい。
【００２６】
このようにすると、容量絶縁膜の結晶化のために高温アニールを用いた場合にも、容量下部電極、特に第１導電膜と第１の電極膜との接続部分等において断線が発生するのを抑制することができる。このため、高温アニールを用いながら、半導体記憶装置の製造歩留りを向上することができる。
【００２７】
また、第２積層構造体は、半導体基板上におけるスクライブレーン領域に設けられていることが好ましい。
【００２８】
半導体記憶装置を使用する際には、第２積層構造体は不要である。そこで、半導体記憶装置の機能には関係しないスクライブレーン内に第２積層構造体を設けるようにすると、第２積層構造体によるチップ面積の増加を防止することができる。
【００２９】
また、第１積層構造体及び第２積層構造体をそれぞれ半導体基板に電気的に接続するコンタクトプラグが設けられていることが好ましい。
【００３０】
第１積層構造体と半導体基板との電気的接続を得るため、絶縁膜中に埋め込むように形成されたコンタクトプラグを用いることができる。このとき、第２積層構造体の下方においても、同様のコンタクトを形成するのが良い。これにより、第１積層構造体及び第２積層構造体の両方において、積層構造体の下方が同様の構造を有するようになるため、第１積層構造体上及び第２積層構造体上の絶縁膜の膜厚のばらつき等を抑制することができる。結果として、第２積層構造体を利用した測定の信頼性を向上することができる。
【００３１】
また、容量絶縁膜は、強誘電体膜又は高誘電体膜からなることが好ましい。このような場合にも、本発明の半導体記憶装置の構成を適用することができる。
【００３２】
次に、本発明の半導体記憶装置の製造方法は、半導体基板上に、第１導電膜及びその上に形成される第２導電膜を形成する工程（ａ）と、第１導電膜及び第２導電膜をパターニングすることにより、第１積層構造体及び第２積層構造体を形成する工程（ｂ）と、半導体基板上に、第１積層構造体及び第２積層構造体を覆う絶縁膜を形成する工程（ｃ）と、絶縁膜及び第１積層構造体における第２導電膜に、第１積層構造体における第１導電膜に達する凹部を形成する工程（ｄ）と、少なくとも凹部の側壁に第１の電極膜を形成する工程（ｅ）と、第１の電極膜上に容量絶縁膜を形成する工程（ｆ）と、容量絶縁膜上に、第２の電極膜を形成する工程（ｇ）とを備える。
【００３３】
ここで、第２積層構造体は、絶縁膜の表面から第２導電膜の上面までの膜厚を測定するために用いられる。
【００３４】
本発明の半導体記憶装置の製造方法によると、第１積層構造体について、第１の電極膜と接する第１導電膜と、その上に形成される第２導電膜とを別の材料からなるものとすることができる。
【００３５】
このため、第１積層構造体上に形成されている絶縁膜の膜厚を測定するために適した材料を用いて第２導電膜を形成することにより、第１導電膜に関する材料の選択に制限を受けることなく、絶縁膜の膜厚を確実に測定することができる。
【００３６】
この結果、構成される容量素子の高さ、更には容量素子の容量を知ることができるため、該容量を制御しながら半導体記憶装置を製造することができる。容量の制御ができるのであるから、ウエハ間及びロット間のばらつきを抑制し、歩留り良く半導体記憶装置を製造することができる。
【００３７】
尚、容量下部電極、容量絶縁膜及び第２の電極膜からなる容量素子が複数配置されるメモリセル領域が設けられ、第２積層構造体は、メモリセル領域以外の領域に形成されることが好ましい。
【００３８】
このようにすると、第２積層構造体が設けられることによるメモリセル領域の面積増加を防止することができる。
【００３９】
また、第２導電膜は、第１導電膜よりも光の反射率が高い材料からなることが好ましい。これにより、第２導電膜を用いてその上の絶縁膜等の膜厚を測定することが確実にできる。
【発明の効果】
【００４０】
本発明の半導体記憶装置によると、立体スタック型構造の容量素子において、容量に寄与する開口部の深さをより高精度に測定することができ、これにより、容量を制御すると共にばらつきを低減した半導体記憶装置を歩留り良く提供することができる。
【発明を実施するための最良の形態】
【００４１】
以下に、本発明の一実施形態に係る半導体記憶装置及びその製造方法について、図面を参照しながら説明する。
【００４２】
図１に、本実施形態の半導体記憶装置１００の要部断面を示している。ここで、領域Ａ（メモリセル領域）には容量素子１１１が形成され、領域Ｂには第２積層構造体としてマーカー部１０４ｙが形成されている。このマーカー部１０４ｙは、マーカー部１０４ｙ上の絶縁膜等の膜厚を測定するために載置されている。以下に、詳しい構造を説明する。
【００４３】
半導体記憶装置１００は、半導体基板１０１を用いて形成されており、半導体基板１０１上には、例えば酸化シリコンからなる第１の絶縁膜１０２が形成されている。第１の絶縁膜１０２上には、複数の導電性材料膜が積層された積層膜１０４からなり、領域Ａに配置される導電性バリア膜１０４ｘと、領域Ｂに配置されるマーカー部１０４ｙが形成されている。更に、領域Ａにおいては、導電性バリア膜１０４ｘと半導体基板１０１とを電気的に接続するコンタクトプラグ１０３が形成されている。コンタクトプラグ１０３は、例えば、タングステン又はポリシリコンからなる。
【００４４】
本実施形態では、積層膜１０４は、上から順にＰｔ膜１０４ａ（膜厚約５０ｎｍ）、ＩｒＯ２  膜１０４ｂ（膜厚約５０ｎｍ）、Ｉｒ膜１０４ｃ（膜厚約５０ｎｍ）及びＴｉＡｌＮ膜１０４ｄ（膜厚約８０ｎｍ）の４層が積層された構造を有する。つまり、このような積層膜１０４がパターニングされて、導電性バリア膜１０４ｘ及びマーカー部１０４ｙが形成されている。
【００４５】
ここで、Ｐｔ膜１０４ａは第２導電膜であり、ＩｒＯ２  膜１０４ｂは第１導電膜である。また、導電性バリア膜は第１積層構造体であり、マーカー部は第２積層構造体である。
【００４６】
また、ここでは、積層膜１０４のうち最上部の膜は貴金属であるＰｔ、その下の膜は導電性金属酸化物であるＩｒＯ２  を材料としてそれぞれ形成されていることになる。このような積層構造をとることにより、導電性バリア膜１０４ｘは、コンタクトプラグ１０３が酸化されるのを防ぐことに加えて、容量下部電極の一部として機能する。また、ＩｒＯ２  膜１０４ｂが酸素バリア膜として機能すると共に、ＴｉＡｌＮ膜１０４ｄは、水素バリア膜として機能する。
【００４７】
また、第１の絶縁膜１０２上に、導電性バリア膜１０４ｘ及びマーカー部１０４ｙを覆う第２の絶縁膜１０５が、シリコン酸化膜を材料として形成されている。第２の絶縁膜１０５は、容量素子１１１が形成された領域Ａにおいて、導電性バリア膜１０４ｘのうちのＩｒＯ２  膜１０４ｂに達する凹部１０５ａを有する。
【００４８】
凹部１０５ａの内部に、側壁を覆うと共にＩｒＯ２  膜１０４ｂに接する第１の電極膜１０６が形成されている。
【００４９】
このような第１の電極膜１０６と導電性バリア膜１０４ｘとにより、容量素子１１１の容量下部電極１１０が構成される。ここで、第１の電極膜１０６は、導電性バリア膜１０４ｘのうちのＩｒＯ２  膜１０４ｂと同じＩｒＯ２  を材料としている。このため、容量下部電極１１０は側面部及び底部に亘って均一な構造を有することになる。また、ＩｒＯ２  は導電性金属酸化物であるから、本願発明者等が見出したように、半導体記憶装置１００の製造において、高温のアニールを行なう際にも容量下部電極１１０における断線の発生は抑制されている。
【００５０】
更に、凹部１０５ａの内部においてＰｔ膜１０４ａが除かれて露出したＩｒＯ２  膜１０４ｂと第１の電極膜１０６とを覆う容量絶縁膜１０７が形成されている。容量絶縁膜１０７は、例えばＳＢＴ系、ＰＺＴ系又はＢＬＴ系等の材料からなる強誘電体膜として形成される。
【００５１】
更に、容量絶縁膜１０７上に、ＩｒＯ２  等の導電材料からなる上部電極１０８が形成されている。ここで、上部電極は、本発明における第２の電極膜である。
【００５２】
以上のような容量下部電極１１０、容量絶縁膜１０７及び上部電極１０８により、領域Ａにおいて容量素子１１１が構成されており、半導体記憶装置としての機能を果たす。
【００５３】
また、領域Ｂにおいては、第１の絶縁膜１０２上に、領域Ａと同じ積層膜１０４から構成されるマーカー部１０４ｙが備えられている。
【００５４】
尚、図１では容量素子１１１及びマーカー部１０４ｙを一つずつのみ示しているが、これには限らず、いずれも複数形成されていても良い。特に、容量素子１１１については、通常は一つの半導体記憶装置において複数形成されている。
【００５５】
以上に説明したように、容量素子１１１の容量下部電極１１０は、ＩｒＯ２  膜１０４ｂ及び第１の電極膜１０６からなる構造である。このように、ＩｒＯ２  等の導電性金属酸化物からなる容量下部電極１１０を形成することは、容量下部電極１１０における断線の防止のために望ましい。
【００５６】
更に、ＩｒＯ２  膜１０４ｂ上に形成されているＰｔ膜１０４ａにより、容量素子１１１を形成する凹部１０５ａの深さ、つまり、ＩｒＯ２  膜１０４ｂ上の第２の絶縁膜１０５の膜厚を確実に測定することができる。これについて以下に説明する。
【００５７】
導電性金属酸化物からなるＩｒＯ２  膜１０４ｂと、シリコン酸化膜からなる第２の絶縁膜１０５とは、光の反射率が同等である。このため、解決すべき課題として説明したように、ＩｒＯ２  膜上に絶縁膜が接して形成されている場合（図５を参照）には、該絶縁膜の膜厚を光学的に測定することが困難である。
【００５８】
しかし、図１に示した構造の場合、ＩｒＯ２  膜１０４ｂ上には更にＰｔ膜１０４ａが形成されている。貴金属であるＰｔは光の反射率が高く、ＩｒＯ２  を大きく上回る。このため、Ｐｔ膜１０４ａ上における第２の絶縁膜１０５の膜厚Ｈは、光学的に測定することができる。これは、領域Ｂにおけるマーカー部１０４ｙを用いることにより確実に行なうことができる。膜厚Ｈが測定されると、立体スタック型構造を有する容量素子１１１の凹部の深さを知ることができ、これを制御することによって、容量素子１１１の容量を制御することができる。
【００５９】
尚、膜厚Ｈと第１の電極膜１０６の高さとはＰｔ膜１０４ａの膜厚に相当するだけ異なることになるが、容量素子１１１の高さのばらつきを軽減する目的については、膜厚Ｈの値を制御することで達成できる。また、Ｐｔ膜１０４ａの膜厚を知ることは可能であるから、それに応じて補正することもできる。
【００６０】
ここで、容量素子１１１の平面的な大きさ、より詳しくは、容量素子１１１の導電性バリア膜１０４ｘの面積が充分に大きい場合には、導電性バリア膜１０４ｘを用いて直接Ｐｔ膜１０４ａ上における第２の絶縁膜１０５の膜厚を測定することもできる。例えば、後に説明する半導体記憶装置１００の製造工程において、導電性バリア膜１０４ｘを第２の絶縁膜１０５によって覆った直後に測定を行なう等すればよい。このような場合には、マーカー部１０４ｙは必須ではなく、ＩｒＯ２  膜１０４ｂ上にＰｔ膜１０４ａが形成されていることにより目的は達成される。
【００６１】
しかし、半導体記憶装置の微細化により、容量素子１１１の大きさについても微細化されているため、容量素子１１１における導電性バリア膜１０４ｘは充分な大きさを有しないことが考えられる。そこで、容量素子１１１における導電性バリア膜１０４ｘと同様の積層構造を有し、より面積の大きなマーカー部１０４ｙを設けている。
【００６２】
導電性バリア膜１０４ｘよりも面積が大きく、充分な面積を有するマーカー部１０４ｙにおいては、Ｐｔ膜１０４ａ上の第２の絶縁膜１０５の膜厚Ｈを光学的に測定することが可能であり、この結果、容量素子１１１の凹部の深さを知ることができる。ここで、マーカー部１０４ｙの面積は、例えば１００μｍ２  程度あれば充分である。また、マーカー部１０４ｙの存在によりチップ面積が増大することを抑えるため、例えば１００００μｍ２  以下とすることが望ましい。
【００６３】
以上のように、本実施形態の半導体記憶装置１００において、導電性バリア膜１０４ｘ及びマーカー部１０４ｙを構成する積層膜１０４が、最上層にＰｔ膜１０４ａを有することにより、積層膜１０４上に形成された第２の絶縁膜１０５の膜厚を光学的に測定することが確実にできる。このことから、半導体記憶装置１００が備える立体スタック構造の容量素子１１１において、容量の制御が容易になる。したがって、容量のばらつきが小さい容量素子１１１を有する半導体記憶装置を実現することができる。
【００６４】
次に、本実施形態の半導体記憶装置１００の製造方法について、図２を参照して説明する。
【００６５】
まず、図２（ａ）に示すように、半導体基板１０１上に例えば酸化シリコンからなる第１の絶縁膜１０２を形成する。容量素子を形成する領域Ａにおいては、第１の絶縁膜１０２を貫通して半導体基板１０１に到達するコンタクトプラグ１０３を形成する。
【００６６】
次に、第１の絶縁膜１０２及びコンタクトプラグ１０３を覆うように、積層膜１０４を形成する。より詳しくは、第１の絶縁膜１０２上に、ＴｉＡｌＮ膜１０４ｄ、Ｉｒ膜１０４ｃ、ＩｒＯ２  膜１０４ｂ及びＰｔ膜１０４ａの４層を下からこの順に順次堆積していく。
【００６７】
次に、図２（ｂ）に示すように、積層膜１０４をパターニングすることにより、領域Ａには導電性バリア膜１０４ｘ、領域Ｂにはマーカー部１０４ｙを形成する。このためには、積層膜１０４上に所望のマスクパターンを形成し、リソグラフィ法及びドライエッチング法等により、積層膜１０４の不要な部分を除去すればよい。このとき、マーカー部１０４ｙの面積を、導電性バリア膜１０４ｘの面積よりも大きいようにする。
【００６８】
更に、第１の絶縁膜１０２上に、導電性バリア膜１０４ｘ及びマーカー部１０４ｙを覆うように、シリコン酸化膜からなる第２の絶縁膜１０５を形成する。第２の絶縁膜１０５は、形成後にその表面をＣＭＰ（Chemical Mechanical Polishing ）法等によって平坦化する。
【００６９】
次に、図２（ｃ）に示すように、領域Ａにおいて、導電性バリア膜１０４ｘ上の部分の第２の絶縁膜１０５及びＰｔ膜１０４ａをドライエッチング等により除去し、ＩｒＯ２  膜１０４ｂを露出させる凹部１０５ａを形成する。このとき、領域Ｂにおいては、このような凹部の形成は行なわない。
【００７０】
尚、本実施形態の半導体記憶装置１００において、凹部１０５ａの開口の面積は、導電性バリア膜１０４ｘのパターンの面積よりも小さくする。この結果、導電性バリア膜１０４ｘにおいて、周囲にはＰｔ膜１０４ａが除去されずに残されている場合もある。
【００７１】
次に、図２（ｄ）に示すように、凹部１０５ａの少なくとも側壁を覆う第１の電極膜１０６を形成する。このためには、まず、凹部１０５ａの側壁及び底部と第２の絶縁膜１０５を覆う導電膜を形成する。該導電膜は、ＩｒＯ２  を材料として形成し、凹部１０５ａ内において導電性バリア膜１０４ｘのうちのＩｒＯ２  膜１０４ｂと接することになる。この後、エッチバックを行なって第２の絶縁膜１０５上及び凹部１０５ａの底部（ＩｒＯ２  膜１０４ｂ）上の部分の導電膜を除去する。但し、凹部１０５ａの底部における導電膜については、除去せずに残しても良い。この場合、残された導電膜は、第１の電極膜１０６と共に、容量下部電極１１０の一部として機能することになる。
【００７２】
これにより、凹部１０５ａの側壁を覆う第１の電極膜１０６が形成され、凹部１０５ａの底部にはＩｒＯ２  膜１０４ｂが露出する。この結果、第１の電極膜１０６及びＩｒＯ２  膜１０４ｂによって、中央が下に凹んだ形状を有する立体構造の容量下部電極１１０が凹部１０５ａ内に構成されることになる。第１の電極膜１０６はＩｒＯ２  膜１０４ｂと同じＩｒＯ２  からなっているため、均一な構造となっている。
【００７３】
次に、容量下部電極１１０、より詳しくは、領域ＡにおけるＩｒＯ２  膜１０４ｂ及び第１の電極膜１０６を覆うように、容量絶縁膜１０７を形成する。更に、容量絶縁膜１０７上に、上部電極１０８を形成する。これらは、ＭＯＣＶＤ法を用いて形成することにより、凹部１０５ａ内に均一に形成することができる。これにより、図１に示す本実施形態の半導体記憶装置１００が形成される。
【００７４】
尚、容量絶縁膜１０７は、強誘電体である材料として、例えばＳＢＴ系、ＰＺＴ系又はＢＬＴ系の材料を用いて形成する。上部電極１０８は、例えば、容量下部電極１１０と同じＩｒＯ２  膜として形成すればよい。
【００７５】
また、容量絶縁膜１０７は、堆積により形成した後、高温アニールを行なって結晶化される。この際、先にも説明したように、容量下部電極１１０が導電性金属酸化物（本実施形態ではＩｒＯ２  ）である第１の電極膜１０６とＩｒＯ２  膜１０４ｂとからなる構造を含むため、容量下部電極１１０における断線が抑制されている。
【００７６】
以上により、容量下部電極１１０、容量絶縁膜１０７及び上部電極１０８を有する容量素子１１１が領域Ａに構成される。また、領域Ｂには、第２の絶縁膜１０５に覆われた積層膜１０４からなるマーカー部１０４ｙが構成されている。
【００７７】
既に説明したように、マーカー部１０４ｙが貴金属であるＰｔを材料とするＰｔ膜１０４ａを最上部に備えることから、マーカー部１０４ｙの上の部分における第２の絶縁膜１０５の膜厚Ｈを光学的に測定することができる（図１を参照）。マーカー部１０４ｙと導電性バリア膜１０４ｘとは、同じ積層膜１０４をパターニングして構成したものであるから、マーカー部１０４ｙ上の第２の絶縁膜の膜厚は、導電性バリア膜１０４ｘ上の第２の絶縁膜の膜厚と同等になっている。
【００７８】
このような膜厚Ｈの測定は、半導体基板１０１の製造工程の途中に行なうこともできる。例えば、図２（ｂ）に示す、第２の絶縁膜１０５の形成を終えた時点で行なっても良い。図２（ｂ）の時点においてマーカー部１０４ｙ上の第２の絶縁膜１０５の膜厚が不適切であった場合、再度絶縁膜を堆積して膜厚を大きくする又は更にＣＭＰ研磨を行なって膜厚を小さくすることにより、膜厚をＨ調節することも可能である。膜厚Ｈを適切な値に調節した後、図２（ｃ）に示す凹部１０５ａを形成する工程に進めばよい。
【００７９】
また、第２の絶縁膜１０５の形成及びＣＭＰ研磨の各種パラメータと測定された膜厚との関係を、次回の製造工程において利用することもできる。このように、容量下部電極１１０の底部となる積層膜１０４の上に位置する第２の絶縁膜１０５について、その膜厚を測定することが可能であるため、凹部１０５ａの深さを制御可能であり、これにより、容量素子１１１における容量の制御が可能となる。
【００８０】
また、半導体記憶装置１００の製造が終わった後に、図１に示す膜厚Ｈを測定しても良い。この場合、得られた測定結果を次回の製造の際に利用することができる。また、形成されている容量素子１１１の容量（分極量）電気測定によって得ることにより、該容量と膜厚Ｈとの関係を求め、次回の製造工程において利用することもできる。
【００８１】
このように、積層膜１０４上の部分の第２の絶縁膜１０５の膜厚Ｈを測定可能であることから、容量素子１１１の容量が制御された半導体記憶装置１００を歩留り良く製造することができる。
【００８２】
尚、本実施形態の半導体記憶装置１００において、容量下部電極１１０及び上部電極１０８の材料としてＩｒＯ２  を使用しているが、これには限定されない。例えば、ＲｕＯ２  、ＰｔＯ２  、Ａｌ２  Ｏ３  等を使用することができる。
【００８３】
また、貴金属であるＰｔを材料としてＰｔ膜１０４ａを形成しているが、これには限らない。光学的に積層膜１０４上の層の膜厚を測定することを可能とする光の反射率の高い材料であれば、絶縁膜の膜厚を測定するための膜を形成するために用いることができる。つまり、第２の導電膜（本実施形態におけるＰｔ膜１０４ａに相当する膜）は、絶縁膜よりも反射率の高い材料であることが好ましい。
【００８４】
更に、本実施形態では膜厚Ｈ測定用の膜（第２の導電膜）が第２積層構造体であるマーカー部の最も上に位置する場合について説明したが、これに限定するわけではない。第２の絶縁膜１０５と同等の低い反射率を有する材料膜が、膜厚Ｈ測定用の膜よりも上に積層されていたとしても、第２の絶縁膜１０５の表面から膜厚Ｈ測定用の膜の表面までの膜厚を測定することができる。但し、膜厚Ｈ測定用の膜よりも上に積層される膜に関する膜厚のばらつきが全て加算されることになるため、膜厚Ｈ測定用の膜は、第２積層構造体の最上層に位置しているのが良い。
【００８５】
尚、膜厚Ｈ測定用の膜の材料として、Ｐｔの他には、Ｉｒ又はＲｕ等の貴金属を用いることができる。更に、貴金属の他には、Ａｌ又はＷ等を用いることも考えられる。
【００８６】
また、本実施形態において、積層膜１０４（導電性バリア膜１０４ｘ及びマーカー部１０４ｙ）は４層の材料膜からなるが、これには限らない。少なくとも、容量下部電極１１０の底部を構成するための材料膜（例えば、導電性金属酸化物からなる膜）と、その上に積層されて容量素子の高さを測定するために用いられる材料膜（例えば、貴金属膜）とを含んでいる積層膜であれば、本発明の効果は実現する。
【００８７】
（第１の変形例）
次に、本発明の一実施形態の第１の変形例に係る半導体記憶装置について、図面を参照して説明する。図３は、本変形例の半導体記憶装置１００ａの要部断面図である。但し、図１と同一構成要素については、詳細な説明を省略する。
【００８８】
本変形例に係る図３の半導体記憶装置１００ａは、図１に示す半導体記憶装置１００に対し、マーカー部１０４ｙと半導体基板１０１とを電気的に接続するコンタクトプラグ１０３ａを更に備える点において異なる構造である。つまり、領域Ａにおいてコンタクトプラグ１０３が形成されているのと同様に、領域Ｂにおいても、マーカー部１０４ｙ下面と、半導体基板１０１とにそれぞれ接するコンタクトプラグ１０３が形成されている。
【００８９】
このように、コンタクトプラグ１０３ａが形成されている場合にも、マーカー部１０４ｙを用いて第２の絶縁膜１０５の上面から積層膜１０４の上面までの膜厚Ｈを測定することができる。
【００９０】
また、図３の半導体記憶装置１００ａは、例えば、図２（ａ）〜（ｄ）に示した半導体記憶装置１００の製造工程と同様にして製造することができる。但し、図２（ａ）において領域Ａにコンタクトプラグ１０３を形成する際に、領域Ｂにおいてコンタクトプラグ１０３ａを形成する。
【００９１】
このようにすると、導電性バリア膜１０４ｘ及びマーカー部１０４ｙの下方における構造が更に類似したものとなる。このため、導電性バリア膜１０４ｘ上の第２の絶縁膜１０５の膜厚と、マーカー部１０４ｙ上の第２の絶縁膜１０５の膜厚とがより均一となり、容量素子１１１の高さをより正確に測定することができる。
【００９２】
例えば、容量素子１１１の下方のコンタクトプラグ１０３を形成する方法の一例として、第１の絶縁膜１０２に形成した開口にタングステン等の金属を埋め込む方法がある。この際、第１の絶縁膜１０２の表面が研磨されるため、領域Ｂにおいてコンタクトプラグ１０３ａが同時に形成されない場合、領域Ｂでは領域Ａよりも第１の絶縁膜１０２の表面がより大きく削られることが考えられる。この結果、第１の絶縁膜１０２の膜厚が領域Ａと領域Ｂとにおいて異なる値となる場合がある。
【００９３】
しかし、領域Ｂにおいても、マーカー部１０４ｙの下方にコンタクトプラグ１０３ａを設けるようにすると、第１の絶縁膜１０２の表面を研磨する際にも領域Ａと領域Ｂとにおいて同程度に削られ、第１の絶縁膜１０２の膜厚がより一致するようになる。
【００９４】
このようなことから、領域Ｂにおいて、コンタクトプラグ１０３ａを形成することが好ましい。
【００９５】
（第２の変形例）
次に、本発明の一実施形態の第２の変形例に係る半導体記憶装置について、図面を参照して説明する。図４は、本変形例に係る半導体記憶装置の要部断面を示す図であり、スクライブレーンＳを有する半導体基板上に種々の構成要素が形成された状態を示している。
【００９６】
個々のチップとなるメモリセルを含む領域Ｃ（図１における領域Ａと同様のメモリセル領域）には、図１に示したのと同様の容量素子１１１が複数形成されている（図１と同じ符号を用い、詳しい説明は省略する）。ここで、領域Ｃの間に位置し、チップ化のためのダイシングを行なう領域であるスクライブレーンＳにおいて、積層膜１０４からなるマーカー部１０４ｙが形成されている。また、半導体基板１０１には、拡散層１２１及びＳＴＩ（Shallow Trench Isolation）とが形成されている。領域Ｃにおいては、拡散層１２１はコンタクトプラグ１０３の下に位置している。
【００９７】
このようにすると、半導体記憶装置の製造工程においては、マーカー部１０４ｙを用いて積層膜１０４上の部分の第２の絶縁膜１０５の膜厚を測定することができる。これと共に、チップ化された半導体基板のチップサイズは関係しないスクライブレーンＳにマーカー部１０４ｙが設けられているため、チップサイズの増大を防ぐことができる。
【００９８】
尚、第１の変形例の半導体記憶装置１００ａと同様に、スクライブレーンＳにマーカー部１０４ｙを形成する場合にも、マーカー部１０４ｙの下方にコンタクトプラグを形成しても良い。
【００９９】
また、ダイシングの際、スクライブレーンＳが全て削り取られるとは限らず、チップの端にスクライブレーンＳであった部分が残されていることもある。このような場合、マーカー部１０４ｙであった積層膜１０４の一部がチップに残ることも考えられる。
【産業上の利用可能性】
【０１００】
本発明の半導体記憶装置は、容量素子のばらつきが抑制されると共に、歩留り良く製造することが可能であるため、立体スタック型構造を有する容量素子を備える半導体記憶装置に有用である。
【図面の簡単な説明】
【０１０１】
【図１】図１は、本発明の一実施形態に係る半導体記憶装置の要部断面図である。
【図２】図２（ａ）〜（ｄ）は、半導体記憶装置の製造工程を示す要部断面図である。
【図３】図３は、本発明の一実施形態の第１の変形例に係る半導体記憶装置の要部断面図である。
【図４】図４は、本発明の一実施形態の第２の変形例に係る半導体記憶装置の要部断面図である。
【図５】図５は、従来の半導体記憶装置の要部断面図である。
【符号の説明】
【０１０２】
１０４ｘ      導電性バリア膜（第１積層構造体）
１０４ｙ      マーカー部（第２積層構造体）
１０４ａ      Ｐｔ膜（第２導電膜）
１０４ｂ      ＩｒＯ２  膜（第１導電膜）
Ａ            メモリセル領域
Ｂ            メモリセル領域以外の領域
Ｃ            チップ領域（メモリセル領域）
Ｈ            第２導電膜上の第２の絶縁膜の膜厚
Ｓ            スクライブレーン
【図１】
2008004630.tif 000003
【図２】
2008004630.tif 000004
【図３】
2008004630.tif 000005
【図４】
2008004630.tif 000006
【図５】
2008004630.tif 000007