(57)【要約】【課題】製造時に静電気によって短絡した保護回路をレーザリペアによって切り離す際、レーザ光が漏れないようにして液晶パネルに損傷を与えることがない液晶パネル及びその製造方法を提供すること。【解決手段】この発明の液晶パネル１０Ａは、スイッチング素子として薄膜トランジスタを有し、表示領域の周辺部に配置されている短絡配線及びコモン配線間を接続する静電気保護素子を備える液晶パネルにおいて、前記静電気保護素子とコモン配線を接続する接続配線１９１及び１９２上にレーザ光を遮光し得る遮光膜（半導体膜３０２、ソース配線材料層３１等）を設けたことを特徴とする。【選択図】図６
2008310209.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング素子として薄膜トランジスタを有し、表示領域の周辺部に配置されている
短絡配線及びコモン配線間を接続する静電気保護素子を備える液晶パネルにおいて、
前記静電気保護素子とコモン配線を接続する配線上にレーザ光を遮光し得る遮光膜を設
けたことを特徴とする液晶パネル。
【請求項２】
前記遮光膜を絶縁膜、半導体膜及び金属膜から選択された少なくとも１層で形成したこ
とを特徴とする請求項１に記載の液晶パネル。
【請求項３】
前記半導体膜を前記薄膜トランジスタの半導体材料と同じ材料で形成したことを特徴と
する請求項２に記載の液晶パネル。
【請求項４】
前記半導体膜の表面に前記薄膜トランジスタのソース配線材料と同じ金属材料からなる
金属膜を形成したことを特徴とする請求項３に記載の液晶パネル。
【請求項５】
前記静電気保護素子とコモン配線を接続する配線を前記薄膜トランジスタのゲート配線
材料と同じ金属材料で形成したことを特徴とする請求項１〜４のいずれかに記載の液晶パ
ネル。
【請求項６】
スイッチング素子として薄膜トランジスタを有し、表示領域の周辺部に配置されている
短絡配線及びコモン配線間を接続する静電気保護素子を備える液晶パネルの製造方法にお
いて、
前記静電気保護素子とコモン配線を接続する配線をゲート配線材料で形成し、前記薄膜
トランジスタの形成時に前記静電気保護素子とコモン配線を接続する配線の表面に前記薄
膜トランジスタの半導体材料及びソース配線材料を順に積層した遮光膜を形成したことを
特徴とする液晶パネルの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、製造工程中に静電気によるアクティブ素子の破壊を防ぐ静電気保護素子が設
けられた液晶パネルに関する。更に詳しくは、本発明は、製造時に静電気によって短絡し
た保護回路をレーザリペアによって切り離す際、レーザ光が漏れないようにして液晶パネ
ルに損傷を与えることがない液晶パネル及びその製造方法に関する。
【背景技術】
【０００２】
液晶パネルには、単純マトリクス方式のものと、アクティブ・マトリクス型のものがあ
るが、液晶パネルの高精細度化によって、単純マトリクス方式のものには、クロストーク
が生じることによる画像のコントラスト悪化が起きるので、これを防ぐため画素１個ごと
に薄膜トランジスタＴＦＴ（Thin Film Transistor）等のスイッチング素子を設けたアク
ティブ・マトリクス型の液晶パネルが多用されるようになっている。
【０００３】
このような液晶パネルは、製造工程において表示領域内に高電圧の静電気が浸入したり
、配線の短絡等が生じると、液晶パネルとしてでき上がった段階で表示画面に線欠陥や、
点欠陥を生じるおそれがあり、液晶パネルの製造歩留まりに大きな影響を及ぼすことにな
る。静電気は、製造工程においても、パネルを搬送する際にも、他のものと接触するだけ
で発生してしまう。例えば、液晶パネルを加工する工程においては、露光ステージ上にＴ
ＦＴ等が形成されたアレイ基板を載置し、露光などの所定の加工作業を行うが、その過程
でアレイ基板を露光ステージ上で位置合わせする工程等において、ガラス基板からなるア
レイ基板と露光ステージとの間で摩擦による静電気の帯電が生じる。また、露光終了後に
搬送手段によって露光ステージからアレイ基板を移動する際に剥離帯電が生じる。
【０００４】
そして、この帯電した静電気がスパークすると、基板上に形成されたＴＦＴが破壊され
たり、配線間の短絡が引き起こされたりする静電破壊が発生する。また、配向膜のラビン
グ時には摩擦により最も静電気が発生しやすい。特に中小型機種等においては、高精細化
が進むにつれて今まで以上に静電気不良が発生しやすい。このように、液晶パネルの製造
技術分野では静電気による表示欠陥が生じないようにすることは特に必要である。
【０００５】
このような、アレイ基板の静電破壊の防止策として、下記特許文献１には、静電破壊防
止手段が接続されたゲート配線とソース配線をそれぞれ短絡線で束ねた上、各短絡線で束
ねられた各配線を静電破壊防止手段を介して内側ショートリングに接続し、この内側ショ
ートリングを静電破壊防止手段を介してアレイ基板に形成されたコモン配線に接続した液
晶パネルの発明が開示されている。この液晶パネルの構成を図７を用いて説明する。
【０００６】
なお、図７は従来例の液晶パネルの等価回路図である。
【０００７】
この液晶パネル１０Ｂは、透明基板１１上にマトリクス状に配列したゲート配線１２と
ソース配線１３とで囲まれた各領域がそれぞれ画素領域となり、この画素領域にスイッチ
ング素子としての例えばＴＦＴと、画素電極１４とが形成されている。このＴＦＴのゲー
ト電極はゲート配線１２に、ソース電極はソース配線１３に、ドレイン電極は画素電極１
４にそれぞれ接続されている。
【０００８】
そして、この液晶パネル１０Ｂにおいては、各ゲート配線１２及びソース配線１３はそ
れぞれ内側の静電気保護素子ＳＲ１１、ＳＲ１２を介して内側短絡配線１６１、１６２で
束ね、これらの内側短絡配線１６１、１６２をそれぞれ外側の静電気保護素子ＳＲ２１、
ＳＲ２２及び接続配線１９１、１９２を介してコモン配線１７に接続した構成を備えてい
る。このコモン配線１７は、液晶パネル１０Ｂのアレイ基板ＡＲの周縁に設けられており
、アレイ基板ＡＲの四隅の少なくとも１箇所でカラーフィルタ基板ＣＦの対向電極と接続
されている。
【０００９】
なお、この液晶パネル１０Ｂにおいては、内側の静電気保護素子ＳＲ１１、ＳＲ１２及
び外側の静電気保護素子ＳＲ２１及びＳＲ２２は、２個のダイオードのアノードとカソー
ドを相互に接続した並列接続したダイオードを使用した例を示したが、ゲート・ソース間
を短絡した２個のトランジスタを互いに逆方向に接続した並列回路も使用し得る。
【特許文献１】特開２００５−２７５００４号公報（特許請求の範囲、段落［００１０］〜［００１３］、［００２８］〜［００４０］、図１、図２）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
これらの内側及び外側の静電気保護素子ＳＲ１１、ＳＲ１２、ＳＲ２１及びＳＲ２２は
、液晶パネル１０Ｂが帯電して高電圧が印加された場合、最終的には外側の静電気保護素
子ＳＲ２１及びＳＲ２２のいずれかがオン状態となり、静電気は接続配線１９１、１９２
を経て共通電位に導通され、アクティブ素子としてのＴＦＴは、保護され、静電破壊を防
止できる。
【００１１】
しかしながら、液晶パネル１０Ｂの製造工程中に液晶パネル１０Ｂが大きく帯電して外
側の静電気保護素子ＳＲ２１ないしＳＲ２２が短絡してしまうと、短絡線１６１ないし１
６２がコモン配線１７と電気的に同電位になってしまい、液晶パネル１０Ｂに点灯異常が
生じ、フリッカーの発生・階調不良・表示不良等の不良が発生する。このような外側の静
電気保護素子ＳＲ２１ないしＳＲ２２の短絡不良が発生した場合、レーザリペアによって
外側の静電気保護素子ＳＲ２１ないしＳＲ２２とコモン配線１７との間の接続配線１９１
、１９２を切り離すことによって救済を行うことができる。
【００１２】
一方、従来の液晶パネル１０Ｂの接続配線１９１及び１９２はゲート配線と同材料から
形成されており、図８に示したように、この接続配線１９１及び１９２は通常表面がゲー
ト絶縁膜２４ないしパッシベーション膜２５で被覆されている。
【００１３】
なお、図８は従来例の液晶パネル１０Ｂの接続配線１９１ないし１９２のレーザリペア
工程を説明するため概略断面図である。
【００１４】
また、この接続配線１９１ないし１９２と対向する位置のカラーフィルタ基板ＣＦには
、透明基板２６の表面に、画素領域の周縁部を遮光するためのブラックマトリクスＢＭが
形成されている。
【００１５】
このような接続配線１９１、１９２に対してレーザリペアを行なって接続配線１９１、
１９２を切り離す場合、アレイ基板ＡＲ側からレーザ光を接続配線１９１、１９２に照射
することによって行われる。しかしながら、ゲート絶縁膜２４及びパッシベーション膜２
５は透光性であるため、レーザ光が接続配線１９１、１９２を貫通した瞬間に、レーザ光
がカラーフィルタ基板ＣＦ側にまで達してブラックマトリクスＢＭに穴を開けてしまうこ
とがある。このようにブラックマトリクスＢＭに穴が開くと、ブラックマトリクスＢＭ側
からは輝点のように見えてしまうため、レーザリペア時にブラックマトリクスＢＭ側に穴
が開かない配線構造にすることが欠陥救済を行っていく上で重要である。
【００１６】
本発明は、上述のような従来技術の問題点に鑑みてなされたものであって、その目的は
、製造時に静電気によって短絡した保護回路をレーザリペアによって切り離す際、レーザ
光が漏れない構成となして液晶パネルに損傷を与えることがない液晶パネル及びその製造
方法に関する。
【課題を解決するための手段】
【００１７】
前記第１の課題を解決するため、本発明の液晶パネルは、スイッチング素子としてＴＦ
Ｔを有し、表示領域の周辺部に配置されている短絡配線及びコモン配線間を接続する静電
気保護素子を備える液晶パネルにおいて、前記静電気保護素子とコモン配線を接続する配
線上にレーザ光を遮光し得る遮光膜を設けたことを特徴とする
【００１８】
液晶表示パネルのアレイ基板側に形成された配線のレーザリペアは、アレイ基板の裏側
からカラーフィルタ基板側に向かってレーザ光を照射することによって行われる。本発明
の液晶パネルは、静電気保護素子とコモン配線を接続する配線上にレーザ光を遮光し得る
遮光膜を設けたので、この配線をレーザリペアによって切り離す際、レーザ光が配線を貫
通しても遮光膜によって遮光されるので漏れることがない。そのため、従来技術のように
、レーザリペア時に漏れたレーザ光によってカラーフィルタ基板のブラックマトリクス等
に孔を開けてしまって、輝点に見えるようなことが起こり難くなる。
【００１９】
本発明の液晶パネルにおいては、前記遮光膜を絶縁膜、半導体膜及び金属膜から選択さ
れた少なくとも１層で形成することが好ましい。
【００２０】
これらの遮光膜は、遮光性であれば任意の材料を適宜選択して使用できる。例えば、絶
縁膜としてはブラックマトリクスとしても使用されている酸化クロムを使用することがで
きる。また、半導体膜及び金属膜は、薄すぎなければ遮光性であるので適宜選択して使用
できるが、液晶パネルで使用されている半導体材料及び金属材料を使用すれば別途特別な
材料を用意しなくても済む。この遮光膜を複層で形成すれば、レーザ光がより貫通し難く
なるため、上記効果がより良好に現れる。
【００２１】
また、本発明の液晶パネルにおいては、前記半導体膜を前記ＴＦＴの半導体材料と同じ
材料で形成することが好ましい。
【００２２】
係る態様の液晶表示パネルによれば、半導体材料からなる遮光膜をＴＦＴを構成する半
導体材料からなる膜の形成時に同時に形成することができるので、特に製造工数を増加さ
せることなく遮光膜を形成できる。
【００２３】
また、本発明の液晶パネルにおいては、前記半導体膜の表面に前記ＴＦＴのソース配線
材料と同じ金属材料からなる金属膜を形成することが好ましい。
【００２４】
係る態様の液晶表示パネルによれば、金属材料からなる遮光膜をＴＦＴのソース配線形
成時に同時に形成することができるので、特に製造工数を増加させることなく遮光膜を形
成できる。加えて、遮光膜が半導体材料及びソース配線材料の２層膜からなるので、より
遮光性が向上する。
【００２５】
また、本発明の液晶パネルにおいては、前記静電気保護素子とコモン配線を接続する配
線をＴＦＴのゲート配線材料と同じ金属材料で形成することが好ましい。
【００２６】
係る態様の液晶表示パネルによれば、静電気保護素子とコモン配線を接続する配線をＴ
ＦＴのゲート配線形成時に同時に形成することができるので、特に製造工数を増加させる
ことなく静電気保護素子とコモン配線を接続する配線も形成できる。
【００２７】
更に、前記第２の課題を解決するため、本発明の液晶パネルの製造方法は、スイッチン
グ素子としてＴＦＴを有し、表示領域の周辺部に配置されている短絡配線及びコモン配線
間を接続する静電気保護素子を備える液晶パネルの製造方法において、
前記静電気保護素子とコモン配線を接続する配線をゲート配線材料で形成し、前記ＴＦ
Ｔの形成時に前記静電気保護素子とコモン配線を接続する配線の表面に前記ＴＦＴの半導
体材料及びソース配線材料を順に積層した遮光膜を形成したことを特徴とする。
【００２８】
本発明の液晶パネルの製造方法によれば、スイッチング素子としてのＴＦＴの形成時に
同時に、静電気保護素子とコモン配線を接続する配線、この配線の表面に半導体層及びソ
ース配線材料の２層構造の遮光膜を形成することができる。そのため、特に工数を増加さ
せることなく上記本発明の液晶パネルの効果を奏する液晶パネルを製造できるようになる
。
【発明を実施するための最良の形態】
【００２９】
以下、本発明に係る液晶パネルについて、添付の図１〜図６を参照して実施例につき詳
細に説明する。ただし、以下に示したのは本発明の技術思想を具体化するための例を示す
ものであって、本発明をこの実施例に特定することを意図するものではなく、その要旨を
逸脱しない範囲において種々変更可能である。なお、以下においては図７及び図８に示し
た従来例の液晶パネルと同一の構成部分には同一の参照符号を付与して説明することとす
る。
【００３０】
図１は、実施例に係る液晶パネルの等価回路図である。図２Ａ及び図２Ｂはそれぞれ静
電気保護素子の具体例を示す回路図である。図３は図１の接続部分の拡大平面図である。
図４は図３のIV−IV線に沿った模式断面図である。図５はＴＦＴ部分及び接続配線部分の
製造工程を順を追って説明する模式拡大断面図である。また、図６は実施例に係る液晶パ
ネルの接続配線部分のレーザリペア工程を説明するため模式断面図である。
【００３１】
この実施例に係るアクティブ・マトリクス型の液晶パネル１０Ａにおいては、液晶層を
介して対向配置されるガラス等の透明基板からなる２枚の基板のうち、一方の透明基板１
１の液晶層側の面に、互いに絶縁された状態で直交するように複数のゲート配線１２及び
複数のソース配線１３が形成されている。
【００３２】
図１に示すように、液晶パネル１０Ａにおいては、これらのマトリクス状に配列したゲ
ート配線１２とソース配線１３とで囲まれた各領域がそれぞれ画素領域となり、この画素
領域にスイッチング素子としてのＴＦＴと、画素電極１４が形成されている。図１におい
て、ＴＦＴのゲート電極はゲート配線１２に、ソース電極はソース配線１３に、ドレイン
電極は画素電極１４にそれぞれ接続されている。このような構成において、ゲート配線１
２に走査信号が供給されることにより、ＴＦＴがオン状態とされ、オン状態にされたＴＦ
Ｔを介してソース配線１３からの映像信号が画素電極１４に供給される。
【００３３】
この液晶パネル１０Ａにおいては、各ゲート配線１２に内側の静電気保護素子ＳＲ１１
を接続した上で各ゲート配線同士を第１の短絡線１６１で束ね、この第１の短絡線１６１
を少なくとも１個（図１においては２個）の外側の静電気保護素子ＳＲ２１によって内側
短絡配線２０に接続している。同じく、各ソース配線１３に内側の静電気保護素子ＳＲ１
２を接続した上で各ソース配線同士を第２の短絡線１６２で束ね、この第２の短絡線１６
２を少なくとも１個（図１においては２個）の外側の静電気保護素子ＳＲ２２によって内
側短絡配線２０に接続している。
【００３４】
ここで、内側短絡配線２０の太さは、各ゲート配線１２ないしソース配線１３からの電
流が集中するため、電気抵抗を小さくするために各ゲート配線１２及びソース配線１３の
太さ（小型の液晶パネルの場合は、通常３〜８μｍ）よりも太い１０〜２０μｍとされる
。なお、第１及び第２の短絡線１６１及び１６２の太さは電流が流れる距離が短いために
あまり静電気保護特性に影響を与えないが、内側短絡配線２０と同じ太さが好ましい。ま
た、外側の静電気保護素子ＳＲ２１及びＳＲ２２を少なくとも１個としたのは、それぞれ
最低限１個設ければそれなりの静電気保護機能を有するが、それぞれの静電気保護のため
の応答時間を短くするためには外側の静電気保護素子を複数個分散して設けることにより
静電気に起因する電流が流れる距離を短くした方がよいからである。そして、内側短絡配
線２０は、複数箇所（図１では２箇所）に設けられた接続部２１において、内側短絡配線
２０の外周部に沿って設けられたコモン配線１７と電気的に接続されている。
【００３５】
この実施例の液晶パネル１０Ａにおける内側の静電気保護素子ＳＲ１１、ＳＲ１２及び
外側の静電気保護素子ＳＲ２１、ＳＲ２２は、図２Ａに示したように２個のダイオードの
アノードとカソードを相互に接続した並列接続したダイオード又は図２Ｂに示したように
ゲート・ソース間を短絡した２個のトランジスタを互いに逆方向に接続した並列回路から
なるものとすることができる。このような素子で形成される内側の静電気保護素子ＳＲ１
１、ＳＲ１２及び外側の静電気保護素子ＳＲ２１、ＳＲ２２は、液晶パネル１０Ａのマト
リクスアレイのＴＦＴと同じ製造工程で形成できるので、特別の製造工程を追加する必要
がない。
【００３６】
内側の静電気保護素子ＳＲ１１、ＳＲ１２及び外側の静電気保護素子ＳＲ２１、ＳＲ２
２は、正、負の極性が異なる静電気等の高電圧が印加されても、内側の静電気保護素子Ｓ
Ｒ１１、ＳＲ１２及び外側の静電気保護素子ＳＲ２１、ＳＲ２２のいずれかのダイオード
又はＴＦＴがオン状態となって、高電圧はコモン配線１７に導通される。そのため、アク
ティブ素子としてのＴＦＴは保護され、更には交差している配線間の短絡も防止でき、液
晶パネル１０Ａの静電破壊を防止できる。
【００３７】
また、アレイ基板のテスト前は外ショートリング（図示せず）で各配線間が短絡されて
いるので、静電気から保護される。アレイ基板のテスト後、液晶パネルを外ショートリン
グから切り離した後は、短絡線１６１、１６２とコモン配線１７に接続された内側の静電
気保護素子ＳＲ１１、ＳＲ１２及び外側の静電気保護素子ＳＲ２１、ＳＲ２２によって、
静電気から保護され、静電気によるＴＦＴの閾値電圧Ｖｔｈの変動等の発生が防止される
ことになる。
【００３８】
なお、ゲート配線１２とソース配線１３を内側の静電気保護素子ＳＲ１１及びＳＲ１２
で束ねてから外側の静電気保護素子ＳＲ２１、ＳＲ２２及び接続配線１９１、１９２を介
してコモン配線１７に接続したため、外側の静電気保護素子ＳＲ２１及びＳＲ２２を介在
させた分だけ各配線の束とコモン配線１７との間で電流が流れ難くなる。そのため、この
実施例の液晶パネル１０Ａによれば、コモン配線１７への漏れ電流が抑制され、消費電力
の小さい液晶表示パネルが得られる。
【００３９】
なお、ソース配線１３に加わる電圧に比較してゲート配線１２に加わる電圧の方が大き
い。そのため、ゲート配線１２とソース配線１３のいずれかのみ外側の静電気保護素子Ｓ
Ｒ２１、ＳＲ２２及び接続配線１９１、１９２を介して内側短絡配線２０に接続する場合
には、ゲート配線１２から内側短絡配線２０を介してコモン配線１７間に流れる電流が大
きくなる。それ故、ゲート配線１２に外側の静電気保護素子ＳＲ２１を接続した場合のほ
うが消費電力を小さくする効果が大きい。なお、以上において、共通電位として説明した
のはアースを含む共通電位である。
【００４０】
また、液晶パネル１０Ａにおける各種配線は、液晶パネル１０Ａのスイッチング素子で
あるＴＦＴの形成と同時に形成される。そのため、各種配線部分には、ＴＦＴのゲート配
線やゲート電極と同時に形成される部分（以下、この配線部分を「ゲート配線部分」とい
う。）と、ソース配線やソース電極と同時に形成される部分（以下、この配線部分を「ソ
ース配線部分」という）とが存在する。そして、ゲート配線部分とソース配線部分の間に
は、通常ＴＦＴのゲート絶縁膜と同じ絶縁膜が存在しており、また、ソース配線部分の表
面にはパッシベーション膜が存在している。
【００４１】
そのため、液晶パネル１０Ａにおける内側短絡配線２０とコモン配線１７は、図３及び
図４に示したように、コモン配線１７はゲート配線部分としてアレイ基板を構成する透明
基板１１の表面に形成され、内側短絡配線２０はコモン配線１７の表面を覆うゲート絶縁
膜２４上にソース配線部分として形成される。そして、内側短絡配線２０及びゲート絶縁
膜２４の表面はパッシベーション膜２５で被覆されている。
【００４２】
そこで、この実施例の液晶パネル１０Ａにおいては、接続部２１を、ゲート絶縁膜２４
及びパッシベーション膜２５にそれぞれコンタクトホール２７及び２８を形成し、このコ
ンタクトホール２７及び２８内及びパッシベーション膜２５の表面に透明導電性膜２９を
形成することによって電気的導通をとることにより形成している。この透明導電性膜２９
は、液晶パネル１０ＡのＩＴＯ（Indium Tin Oxide）ないしＩＺＯ（Indium Zinc Oxide
）等からなる画素電極１４（図１参照）の形成時に同時に形成することができる。
【００４３】
このような構成とすると、コモン配線１７と内側短絡配線２０との間の間隔を例えば５
〜１０μｍと大きくできるとともに、スリット状のコンタクトホール２７及び２８の形状
を大きくできるため、透明導電性膜２９とコモン配線１７ないし内側短絡配線２０との間
の接触面積を大きくすることができ、コモン配線１７ないし内側短絡配線２０との間の電
気抵抗を小さくすることができる。そのため、製造工程時に静電気が発生するようなこと
があっても、スパークを生じ難くなり、歩留まりよく液晶パネルを製造することができる
ようになる。
【００４４】
このコモン配線１７の太さは、内側短絡配線２０よりも太い５０〜２００μｍとされて
いる。このようにコモン配線１７の太さを内側短絡配線２０よりも太くしたのは、コモン
配線１７はカラーフィルタ基板の共通電極にも給電する必要があり、内側短絡配線２０よ
りも大きな電流が流れるからである。このように、内側短絡配線２０の太さをゲート配線
１２及びソース配線１３よりも太くするとともに、コモン配線１７の太さを内側短絡配線
２０よりも太くすると、相対的に大きな電流が流れる配線の方が太くなっているため、こ
れらの配線に流れる電流によって共通電位の変動が少なくなるため、フリッカの発生が減
少した表示画質が良好な液晶パネルが得られる。
【００４５】
次に、この実施例で採用した外側の静電気保護素子ＳＲ２１、ＳＲ２２と内側短絡配線
２０とを接続するための接続配線１９１、１９２の構成を、スイッチング素子としてのＴ
ＦＴの製造工程と並べて、製造工程順に図５を用いて説明する。なお、図５Ａ〜図５Ｅに
おいて、左側の部分はＴＦＴ部分の各製造工程における断面を表し、右側の部分は接続配
線１９１、１９２の断面を表している。また、スイッチング素子としてのＴＦＴの形成と
同時に、接続配線１９１、１９２だけでなく、各静電気保護素子ＳＲ１１、ＳＲ１２、Ｓ
Ｒ２１、ＳＲ２２も同時に形成されるが、これらの静電気保護素子ＳＲ１１、ＳＲ１２、
ＳＲ２１、ＳＲ２２の形成工程については、既に公知であるので、説明を省略した。
【００４６】
先ず、透明基板１１の表面全体に亘ってゲート配線材料を被覆し、フォトリソグラフィ
ー法及びエッチング法により、ＴＦＴのゲート配線１２及びゲート電極Ｇと同時に接続配
線接続配線１９１、１９２を形成する（図５Ａ参照）。なお、このゲート配線材料からな
る被膜としては、表面にＭｏ／Ａｌ又はＭｏ／Ａｌ合金の２層膜が多く用いられている。
次いで、ゲート配線１２、ゲート電極Ｇ及び接続配線接続配線１９１、１９２が形成され
た基板の表面全体に亘り窒化珪素ないし酸化珪素からなるゲート絶縁膜２４を形成する（
図５Ｂ参照）。
【００４７】
更に、ゲート絶縁膜２４が形成された基板の表面全体に亘って半導体材料を被覆した後
、フォトリソグラフィー法及びエッチング法により、ＴＦＴのゲート電極Ｇに対応する部
分に半導体層３０１を形成すると共に、接続配線接続配線１９１、１９２に対応する部分
にも半導体層３０２を形成する（図５Ｃ参照）。この半導体層３０１及び３０２の形成材
料としてはアモルファスシリコンないしポリシリコンが用いられる。
【００４８】
次いで、この半導体層３０１及び３０２が形成された基板の表面全体に亘ってソース配
線材料を被覆し、同じくフォトリソグラフィー法及びエッチング法により、ＴＦＴのソー
ス電極Ｓ、ソース配線１３及びドレイン電極Ｄを形成すると同時に、接続配線１９１、１
９２に対応する部分にもソース配線材料層３１を形成する（図５Ｄ参照）。このソース配
線材料としてはＭｏ／Ａｌ／Ｍｏ又はＭｏ／Ａｌ合金／Ｍｏの３層膜が多く用いられてい
る。なお、ソース電極の構成材料においてはＴｉ合金やＣｒ等でも汎用可能である。
【００４９】
更に、ＴＦＴのソース電極Ｓ、ソース配線１３及びドレイン電極Ｄ、ソース配線材料層
３１が形成された基板の表面全体に亘って窒化珪素ないし酸化珪素からなるパッシベーシ
ョン膜２５を形成する（図５Ｅ参照）。このようにして接続配線１９１及び１９２の表面
被覆が設けられる。なお、液晶パネル１０Ａの完成のためには、表示領域のパッシベーシ
ョン膜２５の表面に層間膜（図示せず）、画素電極１４（図１参照）、配向膜（図示せず
）等も形成されるが、係る点は従来技術と相違はないので、その詳細な説明は省略する。
【００５０】
このようにして作製された接続配線１９１及び１９２の表面は、ゲート絶縁膜２４、半
導体層３０２、ソース配線材料層３１、パッシベーション膜２５で被覆されている。この
うち、ゲート絶縁膜２４及びパッシベーション膜２５は透光性であるが、半導体層３０２
及びソース配線材料層３１は遮光性である。
【００５１】
このようにして作製された実施例の液晶パネル１０Ａは、製造工程中に外側の静電気保
護素子ＳＲ２１ないしＳＲ２２の静電破壊が生じて外側の静電気保護素子ＳＲ２１ないし
ＳＲ２２に短絡が生じることがある。このような場合、短絡線１６１ないし１６２がコモ
ン配線１７と電気的に同電位になってしまうので、液晶パネル１０Ａが点灯しなくなる。
従って、外側の静電気保護素子ＳＲ２１ないしＳＲ２２の短絡不良が発生した場合、レー
ザリペアによって外側の静電気保護素子ＳＲ２１ないしＳＲ２２とコモン配線１７との間
の接続配線１９１及び１９２を切り離すことが必要である。
【００５２】
このレーザリペアによる外側の静電気保護素子ＳＲ２１ないしＳＲ２２とコモン配線１
７との間の接続配線１９１及び１９２の切断工程を図６を用いて説明する。このレーザリ
ペアはアレイ基板ＡＲ側から行われるので、図６は、アレイ基板ＡＲ側を上に、カラーフ
ィルタ基板ＣＦ側を下にして描かれている。なお、接続配線１９１及び１９２は表示領域
の周囲の額縁部分に設けられており、これらの接続配線１９１及び１９２に対向するカラ
ーフィルタ基板ＣＦ側にはブラックマトリクスＢＭが形成されている。
【００５３】
レーザリペアに際しては、レーザ光が透明基板１１側から接続配線１９１ないし１９２
に照射される。この際、レーザ光が接続配線１９１ないし１９２を貫通しても、接続配線
１９１及び１９２の表面（図６における下側）には半導体層３０２及びソース配線材料層
３１からなる遮光層が存在しているため、レーザ光がブラックマトリクスＢＭにまで達す
ることはない。
【００５４】
したがって、実施例の液晶パネル１０Ａによれば、図８に示した従来例のようにレーザ
リペアに際してブラックマトリクスＢＭに穴が開いて輝点に見えるようなことが起こり難
くなる。しかも、上記のような接続配線１９１及び１９２の表面のゲート絶縁膜２４、半
導体層３０２、ソース配線材料層３１、パッシベーション膜２５の被覆は、ＴＦＴの製造
工程と同時に行うことができるため、別途工数を増加させずに行うことができる。
【００５５】
なお、実施例の液晶パネル１０Ａにおいては、接続配線１９１及び１９２の表面にゲー
ト絶縁膜２４、半導体層３０２、ソース配線材料層３１及びパッシベーション膜２５を被
覆した例を示したが、少なくとも半導体層３０２及びソース配線材料層３１のいずれかが
被覆されていればよい。ただし、レーザ光の貫通を抑制するという観点からは半導体層３
０２及びソース配線材料層３１の両者を設ける方が好ましい。なお、ゲート絶縁膜２４及
びパッシベーション膜２５は、透光性であるため、特に設ける必要はない。しかしながら
、ゲート絶縁膜２４及びパッシベーション膜２５は基板の表面全体に亘って形成されるも
のであるため、特に接続配線１９１及び１９２の表面にゲート絶縁膜２４及びパッシベー
ション膜２５が形成されないようにすることの利点はない。
【図面の簡単な説明】
【００５６】
【図１】実施例に係る液晶パネルの等価回路図である。
【図２】図２Ａ及び図２Ｂはそれぞれ静電気保護素子の具体例を示す回路図である。
【図３】図１の接続部２１の拡大平面図である。
【図４】図３のIV−IV線に沿った模式断面図である。
【図５】図５Ａ〜図５ＥはＴＦＴ部分及び接続配線部分の製造工程を順を追って説明する模式拡大断面図である。
【図６】実施例に係る液晶パネルの接続配線部分のレーザリペア工程を説明するため模式断面図である。
【図７】従来例の液晶パネルの等価回路図である。
【図８】従来例の液晶パネルの接続配線部分のレーザリペア工程を説明するため概略断面図である。
【符号の説明】
【００５７】
１０Ａ、１０Ｂ：液晶パネル  １１：透明基板  １２：ゲート配線  １３：ソース配線  
１４：画素電極  ＳＲ１１、ＳＲ１２、ＳＲ２１、ＳＲ２２：静電気保護素子  １６１、
１６２：短絡線  １７：コモン配線  １９１、１９２：接続配線  ２０：内側短絡配線  
２１：接続部  ２４：ゲート絶縁膜  ２５：パッシベーション膜  ２６：透明基板  ２７
、２８：コンタクトホール  ２９：透明導電性膜  ３０１、３０２：半導体層  ３１：ソ
ース配線材料層  ＡＲ：アレイ基板  ＣＦ：カラーフィルタ基板  ＢＭ：ブラックマトリ
クス  ＳＲ１１、ＳＲ１２：内側の静電気保護素子  ＳＲ２１、ＳＲ２２：外側の静電気
保護素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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