(57)【要約】【課題】テストコストの低減化およびテスト精度の向上を図ることが可能なインターフェイス回路を提供する。【解決手段】このインターフェイス回路３５は、テスタ３０の出力信号を受けるバッファ４０と、ＤＵＴ２７の出力信号の反射を抑制する負荷回路４４と、バッファ４０の出力信号を受ける切換端子４３ａと、ＤＵＴ２７に接続される切換端子４３ｂと、負荷回路４４に接続される切換端子４３ｃとを有する高速切換スイッチ４３と、入力ノードが切換端子４３ｂに接続され、ＤＵＴ２７の出力信号をテスタ３０に伝達させるバッファ４２とを備える。したがって、テスタ３０とＤＵＴ２７の間においてミスマッチングが生じている部分の長さを短縮できる。【選択図】図２
2008107366.tif 000002
【特許請求の範囲】
【請求項１】
半導体試験装置と第１の被試験半導体装置とを結合するインターフェイス回路であって、
その入力ノードが前記半導体試験装置の出力信号を受ける第１のバッファ回路、
前記第１の被試験半導体装置から出力された信号の反射を抑制する負荷回路、
前記第１のバッファ回路の出力信号を受ける第１の切換端子と、前記第１の被試験半導体装置に接続される第２の切換端子と、前記負荷回路に接続される第３の切換端子とを有し、前記半導体試験装置の出力信号を前記第１の被試験半導体装置に与える第１のモード時は前記第１および第２の切換端子間が導通し、前記第１の被試験半導体装置の出力信号を前記半導体試験装置に与える第２のモード時は前記第２および第３の切換端子間が導通する第１の切換回路、および
その入力ノードが前記第２の切換端子に接続され、前記第２のモード時に前記第１の被試験半導体装置の出力信号を前記半導体試験装置に伝達させる第２のバッファ回路を備える、インターフェイス回路。
【請求項２】
前記半導体試験装置は、
前記第１のバッファ回路および前記第１の切換回路を介して前記第１の被試験半導体装置に与える信号を生成する第１の信号発生回路、
前記第１の被試験半導体装置の電圧−電流特性を測定する測定回路、
第１のテスト端子、
前記第１のモード時は前記第１の信号発生回路と前記第１のテスト端子とを結合し、第３のモード時は前記測定回路と前記第１のテスト端子とを結合する第２の切換回路、および
前記第２のバッファ回路の出力信号に基づいて、前記第１の被試験半導体装置の出力信号の論理レベルを判定する判定回路を備え、
前記インターフェイス回路は、
さらに、その一方電極が前記第１のテスト端子に接続され、その他方電極が前記第１のバッファ回路の入力ノードに接続され、前記第１のモード時に導通する第１のスイッチング素子、
その一方電極が前記第１の切換回路の第２の切換端子に接続され、その他方電極が前記第１の被試験半導体装置に接続され、前記第１のモード時に導通する第２のスイッチング素子、および
その一方電極が前記第１のテスト端子に接続され、その他方電極が前記第１の被試験半導体装置に接続され、前記第３のモード時に導通する第３のスイッチング素子を備える、請求項１に記載のインターフェイス回路。
【請求項３】
前記インターフェイス回路は、さらに、前記第２のバッファ回路の出力ノードに接続された入力端子と、前記第１のテスト端子に接続された出力端子とを有し、前記第２のモード時に前記入力端子および前記出力端子間が導通する第３の切換回路を備え、
前記第２の切換回路は、前記第２のモード時は前記判定回路と前記第１のテスト端子とを結合する、請求項２に記載のインターフェイス回路。
【請求項４】
前記半導体試験装置は、
さらに、第２のテスト端子、および
前記第１および第３の切換回路を制御する切換信号を生成して前記第２のテスト端子に与える第２の信号発生回路を備え、
前記インターフェイス回路は、さらに、前記切換信号の反転信号を生成するインバータを備え、
前記第１および第３の切換回路のうちのいずれか一方の切換回路は前記切換信号によって制御され、他方の切換回路は前記切換信号の反転信号によって制御される、請求項３に記載のインターフェイス回路。
【請求項５】
前記第１および第２のバッファ回路の電圧増幅率の各々は制御可能になっている、請求項１から請求項４までのいずれかに記載のインターフェイス回路。
【請求項６】
前記インターフェイス回路は、さらに、前記半導体試験装置からの制御装置に従って、前記第１および第２のバッファ回路の電圧増幅率の各々を制御するバッファ制御回路を備える、請求項５に記載のインターフェイス回路。
【請求項７】
前記インターフェイス回路は、さらに、前記半導体試験装置と複数の第２の半導体装置とを結合し、
前記測定回路は、各第２の被試験半導体装置の電圧−電流特性も測定し、
前記インターフェイス回路は、
さらに、それぞれ前記複数の第２の被試験半導体装置に対応して設けられ、それらの入力ノードがともに前記第１のバッファ回路に接続された複数の第３のバッファ回路、
それらの一方電極がそれぞれ前記複数の第３のバッファ回路の出力ノードに接続され、それらの他方電極がそれぞれ複数の被試験半導体装置に接続され、前記第１のモード時に導通する複数の第４のスイッチング素子、および
それらの一方電極がともに前記第１のテスト端子に接続され、それらの他方電極がそれぞれ前記複数の第２の被試験半導体装置に接続され、前記複数の第２の被試験半導体装置の各々の電圧−電流特性を測定する第４のモード時に所定時間ずつ順次導通する複数の第５のスイッチング素子を備える、請求項１から請求項４までのいずれかに記載のインターフェイス回路。
【請求項８】
前記第１のバッファ回路、前記第２のバッファ回路、前記複数の第３のバッファ回路の電圧増幅率の各々は制御可能になっている、請求項７に記載のインターフェイス回路。
【請求項９】
前記インターフェイス回路は、さらに、前記半導体試験装置からの第１の制御信号に従って、前記第１のバッファ回路、前記第２のバッファ回路および前記複数の第３のバッファ回路の電圧増幅率の各々を制御するバッファ制御回路を備える、請求項８に記載のインターフェイス回路。
【請求項１０】
前記第１〜第３のスイッチング素子、前記複数の第４のスイッチング素子、および前記複数の第５のスイッチング素子は、予め複数のグループに分割されており、
前記インターフェイス回路は、さらに、前記半導体試験装置からの第２の制御信号に従って、前記第１〜第３のスイッチング素子、前記複数の第４のスイッチング素子、および前記複数の第５のスイッチング素子をグループ単位で制御するスイッチ制御回路を備える、請求項７から請求項９までのいずれかに記載のインターフェイス回路。
【請求項１１】
前記半導体試験装置は、複数組の前記第１の信号発生回路、前記測定回路、前記第１のテスト端子、前記第２の切換回路および前記判定回路を備え、
複数のインターフェイス回路はそれぞれ前記複数組に対応して設けられ、
前記複数のインターフェイス回路は、１枚の半導体または絶縁基板上に形成されている、請求項２から請求項１０までのいずれかに記載のインターフェイス回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はインターフェイス回路に関し、特に、半導体試験装置と被試験半導体装置とを結合するインターフェイス回路に関する。
【背景技術】
【０００２】
従来より、半導体集積回路装置（以下、ＬＳＩと称す）の分野では、出荷前に各ＬＳＩが正常か否かのテストが行なわれ、正常なＬＳＩのみが出荷される。このテストでは、複数のＬＳＩが１台の半導体試験装置（以下、テスタと称す）に接続される。通常は、ＬＳＩの１つの外部端子はテスタの１つの外部ピンに接続され、たとえばテスタの外部ピンからＬＳＩの外部端子に信号が与えられる。
【０００３】
また、ＬＳＩのテストコストを削減するために、テスタの出力ピンを複数のＬＳＩに並列接続する方法もある（たとえば、特許文献１参照）。
【特許文献１】特開２００２−１８９０５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、テスタの出力ピンを単に複数のＬＳＩに並列接続しただけでは、テスタの出力インピーダンスの不整合が生じて出力信号の波形品質が劣化したり、テスタの出力電流が複数のＬＳＩに均等に分配されない可能性があり、テストを正確に行なうことはできない。
【０００５】
また近年、プロセステクノロジーの進歩に伴い、従来の高電源電圧品種のＬＳＩに加えて、低電源電圧品種のＬＳＩも増加している。しかし、高電源電圧品種のＬＳＩをテストしていたテスタで低電源電圧品種のＬＳＩをテストしようとすると、出力電圧の分解能が粗いためにテストを行なうことはできない。このため、電圧精度の高いテスタが別途必要となり、テストコストが高くなる。
【０００６】
また、ＬＳＩの低消費電力化が進められ、これに伴いＬＳＩの出力電流が抑制され、ＬＳＩの出力インピーダンスが増加してきている。このため市販のテスタの外部ピンのインピーダンス（５０Ω主流）とＬＳＩの出力インピーダンス（１００〜３００Ω）のミスマッチにより、ＬＳＩの出力信号波形に反射の影響が出る。この影響により、テスタの測定が正確に行なえなくなってきている。
【０００７】
それゆえに、この発明の主たる目的は、テストコストの低減化およびテスト精度の向上を図ることが可能なインターフェイス回路を提供することである。
【課題を解決するための手段】
【０００８】
この発明に係るインターフェイス回路は、半導体試験装置と第１の被試験半導体装置とを結合するインターフェイス回路であって、その入力ノードが半導体試験装置の出力信号を受ける第１のバッファ回路と、第１の被試験半導体装置から出力された信号の反射を抑制する負荷回路と、第１のバッファ回路の出力信号を受ける第１の切換端子と、第１の被試験半導体装置に接続される第２の切換端子と、負荷回路に接続される第３の切換端子とを有し、半導体試験装置の出力信号を第１の被試験半導体装置に与える第１のモード時は第１および第２の切換端子間が導通し、第１の被試験半導体装置の出力信号を半導体試験装置に与える第２のモード時は第２のおよび第３の切換端子間が導通する第１の切換回路と、その入力ノードが第２の切換端子に接続され、第２のモード時に第１の被試験半導体装置の出力信号を半導体試験装置に伝達させる第２のバッファ回路とを備えたものである。
【発明の効果】
【０００９】
この発明に係るインターフェイス回路は以上のように構成されているので、インターフェイス回路と被試験半導体装置の間の距離を小さくすることにより、半導体試験装置と被試験半導体装置の間においてミスマッチングが生じている部分の長さを小さくすることができる。したがって、信号の反射の影響を小さくすることができ、テストを正確に行なうことができる。また、半導体試験装置の延命化を図ることができ、テストコストの低減化を図ることができる。
【発明を実施するための最良の形態】
【００１０】
［実施の形態１］
図１は、この発明の実施の形態１による半導体試験システムの要部を示す回路ブロック図である。図１において、この半導体試験システムは、テスタ１およびインターフェイス回路２０を備える。テスタ１は、コントローラ２、基準信号発生回路３、テスト回路４、出力バッファ５、高速切換スイッチ６、スイッチ７，８、電流測定ユニット９、負荷回路（ＬＯＡＤ）１０、負荷回路用電源１１、コンパレータ１２，１３、および外部ピン１４を含む。図１では、テスタ１の１つの外部ピン１４と、それに対応する部分のみが示されている。実際には、外部ピン１４は多数設けられている。
【００１１】
コントローラ２は、種々の制御信号を所定のタイミングで出力し、テスタ１全体を制御する。基準信号発生回路３は、コントローラ２によって制御され、基準信号を出力する。テスト回路４は、波形形成回路、タイミング発生回路、スキュー回路および判定回路を含み、たとえばＬＳＩのメモリ部への書込データ信号を出力するとともに、ＬＳＩのメモリ部からの読出データ信号に基づいてＬＳＩのメモリ部が正常か否かを判定する。
【００１２】
高速切換スイッチ６は、テスト回路４からの切換信号φＳによって制御され、３つの切換端子６ａ，６ｂ，６ｃを含む。テスタ１から被試験半導体装置（以下、ＤＵＴと称す）に信号を出力する場合は切換端子６ａと６ｂの間が導通し、テスタ１がＤＵＴの出力信号を受ける場合は切換端子６ｂと６ｃの間が導通する。
【００１３】
出力バッファ５は、テスト回路４の出力信号を高速切換スイッチ６の切換端子６ａに伝達させる。スイッチ７は、高速切換スイッチ６の切換端子６ａと外部ピン１４の間に接続され、ＤＵＴの電圧−電流特性の測定時に非導通にされる。スイッチ８は、電流測定ユニット９の出力端子と外部ピン１４の間に接続され、ＤＵＴの電圧−電流特性の測定時に導通状態にされる。電流測定ユニット９は、複数段階の電圧を出力するとともに各電圧の出力時における出力電流を検出し、ＤＵＴの電圧−電流特性を測定する。
【００１４】
負荷回路１０は、高速切換スイッチ６の切換端子６ｃに接続され、ＤＵＴの出力信号の反射を抑制する。負荷回路用電源１１は、負荷回路１０に所定の電源電圧を与える。
【００１５】
コンパレータ１２は、外部ピン１４およびスイッチ７を介して与えられたＤＵＴの出力信号の電位が所定の電位ＶＯＨよりも高いか否かを判定し、判定結果に応じたレベルの信号をテスト回路４に与える。コンパレータ１３は、外部ピン１４およびスイッチ７を介して与えられたＤＵＴの出力信号の電位が所定の電位ＶＯＬ（＜ＶＯＨ）よりも低いか否かを判定し、判定結果に応じたレベルの信号をテスト回路４に与える。テスト回路４は、コンパレータ１２，１３の出力信号とＤＵＴの出力信号の期待値とを比較し、比較結果に応じたレベルの信号を出力する。
【００１６】
インターフェイス回路２０は、テスタ１の外部ピン１４とｎ個（ただし、ｎは自然数である）のＤＵＴ２７．１〜２７．ｎとを結合する回路であって、入力端子２１、スイッチ２２，２４．１〜２４．ｎ，２５．１〜２５．ｎ、バッファ２３．１〜２３．ｎ、および出力端子２６．１〜２６．ｎを含む。
【００１７】
入力端子２１はテスタ１の外部ピン１４に接続され、出力端子２６．１〜２６．ｎはそれぞれＤＵＴ２７．１〜２７．ｎの所定の外部端子に接続される。スイッチ２２の一方電極は入力端子２１に接続され、スイッチ２２の他方電極はバッファ２３．１〜２３．ｎの入力ノードに接続される。スイッチ２４．１〜２４．ｎの一方電極はそれぞれバッファ２３．１〜２３．ｎの出力ノードに接続され、スイッチ２４．１〜２４．ｎの他方電極はそれぞれ出力端子２６．１〜２６．ｎに接続される。スイッチ２２，２４．１〜２４．ｎの各々は、たとえばテスタ１のコントローラ２によって制御され、テスタ１の出力信号をＤＵＴ２７．１〜２７．ｎに与えるときに導通状態にされる。
【００１８】
バッファ２３．１〜２３．ｎは、テスタ１から入力端子２１およびスイッチ２２を介して与えられた信号を増幅してそれぞれＤＵＴ２７．１〜２７．ｎの所定の外部端子に伝達させる。バッファ２３．１〜２３．ｎの各々の電圧増幅率Ａｖは、所望の値に制御可能になっており、たとえばテスタ１のコントローラ２によって制御される。
【００１９】
スイッチ２５．１〜２５．ｎの一方電極はともに入力端子２１に接続され、それらの他方電極はそれぞれ出力端子２６．１〜２６．ｎに接続される。スイッチ２５．１〜２５．ｎの各々は、たとえばテスタ１のコントローラ２によって制御され、対応のＤＵＴの電圧−電流特性の測定時に導通状態にされる。
【００２０】
次に、この半導体試験システムの動作について説明する。テスタ１からＤＵＴ２７．１〜２７．ｎに信号を与える場合は、テスタ１において、高速切換スイッチ６の端子６ａと６ｂの間が導通状態にされ、スイッチ７が導通状態にされ、スイッチ８が非導通状態にされる。また、インターフェイス回路２０において、スイッチ２２，２４．１〜２４．ｎは導通状態にされ、スイッチ２５．１〜２５．ｎが非導通状態にされ、バッファ２３．１〜２３．ｎの電圧増幅率Ａｖが所定値に設定される。
【００２１】
テスタ１のテスト回路４で生成された信号は、出力バッファ５、高速切換スイッチ６、スイッチ７、外部ピン１４、入力端子２１およびスイッチ２２を介してバッファ２３．１〜２３．ｎに与えられる。バッファ２３．１〜２３．ｎの出力信号は、スイッチ２４．１〜２４．ｎおよび出力端子２６．１〜２６．ｎを介してＤＵＴ２７．１〜２７．ｎの所定の外部端子に与えられる。テスタ１の出力信号の振幅電圧をＶｔとし、その分解能をΔＶｔとすると、ＤＵＴ２７．１〜２７．ｎに与えられる信号の振幅電圧はＶｔ・Ａｖとなり、その分解能はΔＶｔ・Ａｖとなる。
【００２２】
ＤＵＴの電圧−電流特性の測定時は、テスタ１において、スイッチ７が非導通状態にされるとともにスイッチ８が導通状態にされる。また、インターフェイス回路２０において、スイッチ２２，２４．１〜２４．ｎが非導通状態にされるとともに、スイッチ２５．１〜２５．ｎのうちのいずれか１つのスイッチ（たとえば２５．１）が導通状態にされる。テスタ１の電流測定ユニット９は、スイッチ８、外部ピン１４、入力端子２１およびスイッチ２５．１を介してＤＵＴ（この場合は２７．１）の電圧−電流特性を測定する。ＤＵＴ２７．１の電圧−電流特性の測定が終了した後は、スイッチ２５．２〜２５．ｎが所定時間ずつ順次導通状態にされ、ＤＵＴ２７．２〜２７．ｎの電圧−電流特性が１つずつ順次測定される。
【００２３】
この実施の形態１では、テスタ１の１つの出力信号をｎ個のバッファ２３．１〜２３．ｎで増幅してｎ個のＤＵＴ２７．１〜２７．ｎに与える。したがって、テスタ１の出力信号の数をｎ倍に増やすことができ、テスタ１の同測数を増やしてテストコストの低減化を図ることができる。また、ｎ個の経路の各々にバッファを設けたので、ｎ個のＤＵＴ２７．１〜２７．ｎに同一の電流を与えることができ、ｎ個のＤＵＴ２７．１〜２７．ｎに同一波形の信号を与えることができる。したがって、テストを正確に行なうことができる。
【００２４】
また、バッファ２３．１〜２３．ｎの電圧増幅率Ａｖを所望の値に設定できるので、Ａｖ＜１とすることにより信号の振幅電圧が低いＤＵＴをテストすることができ、Ａｖ＞１とすることにより信号の振幅電圧が高いＤＵＴのテストもすることができる。Ａｖ＜１とする場合は、テスタ１が有する分解能よりも小さな分解能で小振幅の信号をＤＵＴに与えることができ、テスタ１ではテストできなかったＤＵＴもテストすることができる。またＡｖ＞１とする場合は、テスタ１の出力振幅電圧よりも高い振幅電圧の信号をＤＵＴに与えることができ、テスタ１ではテストできなかったＤＵＴもテストすることができる。したがって、テスタ１の延命化を図ることができ、新規テスタの導入を抑制してテストコストの低減化を図ることができる。
【００２５】
また、バッファ２３．１〜２３．ｎを入力端子２１および出力端子２６．１〜２６．ｎから切り離すためのスイッチ２２，２４．１〜２４．ｎと、ｎ個の出力端子２６．１〜２６．ｎのうちのいずれか１つの出力端子と入力端子２１とを選択的に接続するためのスイッチ２５．１〜２５．ｎとを設けたので、ＤＵＴ２７．１〜２７．ｎの電圧−電流特性を１つずつ測定することができる。
【００２６】
なお、実際には、テスタ１は複数の外部ピン１４を備え、インターフェイス回路２０は複数組のスイッチ２２，２４．１〜２４．ｎ，２５．１〜２５．ｎおよびバッファ２３．１〜２３．ｎを備える。インターフェイス回路２０は、１つの半導体基板（チップ）上に形成してもよいし、通常の絶縁基板（デバイス試験用基板、プローブカード、テスタ内基板など）上に搭載してもよい。また、インターフェイス回路２０をテスタ１内に設けてもよい。また、複数のＤＵＴを１枚のテスト基板に搭載するとともに、インターフェイス回路２０をテスト基板に搭載してもよい。
【００２７】
［実施の形態２］
図２は、この発明の実施の形態２による半導体試験システムの要部を示す回路ブロック図である。図２において、この半導体試験システムは、テスタ３０およびインターフェイス回路３５を備える。テスタ３０は、図１のテスタ１から高速切換スイッチ６および負荷回路１０を除去したものである。出力バッファ５の出力ノードはスイッチ７を介して外部ピン１４にテスト回路４で生成された切換信号φＳは、インターフェイス回路３５に直接与えられる。負荷回路用電源１１およびコンパレータ１２，１３は、インターフェイス回路３５に直接接続される。図２では、テスタ３０の１つの外部ピン１４と、それに対応する部分のみが示されている。実際には、外部ピン１４は複数設けられている。
【００２８】
インターフェイス回路３５は、入力端子３６、スイッチ３７〜３９、バッファ４０〜４２、高速切換スイッチ４３、負荷回路４４、および信号入出力端子４５を含む。入力端子３６はテスタ３０の外部ピン１４に接続され、信号入出力端子４５はＤＵＴ２７の１つのデータ信号入出力端子に接続される。
【００２９】
高速切換スイッチ４３は、テスタ３０のテスト回路４からの切換信号φＳによって制御され、３つの切換端子４３ａ〜４３ｃを含む。テスタ３０からＤＵＴ２７にデータ信号を出力する場合は切換端子４３ａと４３ｂの間が導通し、テスタ３０がＤＵＴの出力信号を受ける場合は切換端子４３ｂと４３ｃの間から導通する。
【００３０】
スイッチ３７は、入力端子３６とバッファ４０の入力ノードとの間に接続される。バッファ４０は、テスタ３０から入力端子３６およびスイッチ３７を介して与えられた信号を増幅して高速切換スイッチ４３の切換端子４３ａに与える。スイッチ３８は、高速切換スイッチ４３の切換端子４３ｂと信号入出力端子４５との間に接続される。スイッチ３７，３８は、たとえばテスタ３０のコントローラ２によって制御され、ＤＵＴ２７の電圧−電流特性の測定時に非導通にされる。
【００３１】
スイッチ３９は、入力端子３６と信号入出力端子４５の間に接続され、たとえばテスタ３０のコントローラ２によって制御され、ＤＵＴ２７の電圧−電流特性の測定時に導通する。負荷回路４４は、高速切換スイッチ４３の切換端子４３ｃに接続され、ＤＵＴ２７の出力信号の反射を抑制する。バッファ４１は、負荷回路用電源１１から出力された負荷回路用電源電圧を増幅して負荷回路４４に与える。バッファ４２は、ＤＵＴ２７から信号入出力端子４５およびスイッチ３８を介して与えられたデータ信号を増幅し、テスタ３０のコンパレータ１２，１３の入力ノードに与える。バッファ４２の出力インピーダンスは、バッファ４２とコンパレータ１２，１３との間の信号伝送路のインピーダンスに合せて設定されている。バッファ４０，４１，４２の電圧増幅率Ａｖａ，Ａｖｂ，Ａｖｃは、所望の値に制御可能にされており、たとえばテスタ３０のコントローラ２によって制御される。
【００３２】
次に、この半導体試験システムの動作について説明する。テスタ３０からＤＵＴ２７に信号を与える場合は、テスタ３０において、スイッチ７が導通するとともにスイッチ８が非導通になる。また、インターフェイス回路３５において、スイッチ３９が非導通になり、スイッチ３７，３８が導通し、高速切換スイッチ４３の切換端子４３ａと４３ｂの間が導通し、バッファ４０の電圧増幅率Ａｖａが所定値に設定される。
【００３３】
テスタ３０のテスト回路４で生成された信号は、出力バッファ５、スイッチ７、外部ピン１４、入力端子３６、スイッチ３７、バッファ４０、高速切換スイッチ４３、スイッチ３８、および信号入出力端子４５を介してＤＵＴ２７のデータ入出力端子に与えられる。テスタ３０の出力信号の振幅電圧をＶｔａとし、その分解能をΔＶｔａとすると、ＤＵＴ２７に与えられる信号の振幅電圧はＶｔａ・Ａｖａとなり、その分解能はΔＶｔａ・Ｖｖａとなる。
【００３４】
ＤＵＴ２７の電圧−電流特性の測定時は、テスタ３０において、スイッチ７が非導通になり、スイッチ８が導通する。また、インターフェイス回路３５において、スイッチ３７，３８が非導通になり、スイッチ３９が導通する。テスタ３０の電流測定ユニット９は、スイッチ８、外部ピン１４、入力端子３６、スイッチ３９、および信号入出力端子４５を介してＤＵＴ２７の電圧−電流特性を測定する。
【００３５】
ＤＵＴ２７の出力信号をテスタ３０が受ける場合は、テスタ３０においてスイッチ７，８が非導通になる。また、インターフェイス回路３５において、スイッチ３７，３９が非導通になり、スイッチ３８が導通し、高速切換スイッチ４３の切換端子４３ｂと４３ｃの間が導通し、バッファ４１，４２の電圧増幅率Ａｖｂ，Ａｖｃの各々が所定値に設定される。負荷回路用電源１１の出力電圧をＶｔｂとすると、バッファ４１の出力電圧はＶｔｂ・Ａｖｂとなる。ＤＵＴ２７の出力信号の振幅電圧をＶｔｃとすると、バッファ４２の出力信号の振幅電圧はＶｔｃ・Ａｖｃとなる。
【００３６】
ＤＵＴ２７の出力データ信号は、信号入出力端子４５、スイッチ３８およびバッファ４２を介してコンパレータ１２，１３に入力される。テスト回路４は、コンパレータ１２，１３の出力信号に基づいてＤＵＴ２７の読出データ信号の論理レベルを判定し、判定した論理レベルが期待値と一致した場合はそのデータ信号が読出されたアドレスは正常であると判定し、判定した論理レベルが期待値と一致しない場合はそのデータ信号が読出されたアドレスは不良であると判定する。また、このとき、負荷回路４４によってデータ信号の反射が抑制される。
【００３７】
図３（ａ）（ｂ）は、この実施の形態２の効果を示す図である。図３（ａ）（ｂ）において、この実施の形態２では、インターフェイス回路３５のバッファ４２の出力インピーダンスを信号伝送路４６のインピーダンスに合せたので、インターフェイス回路３５をＤＵＴ２７の近傍に設けることにより、ＤＵＴ２７とテスタ３０との間の電気的距離Ｌａが短くなる。ＤＵＴ２７の出力インピーダンスと信号伝送路４６のインピーダンスとがミスマッチングすると、テスタ３０のコンパレータ１２，１３への入力信号ＶＩの波形には信号の反射に起因する段差が発生する。しかし、この実施の形態２では、信号伝送路４６のうちのミスマッチングを起こしている部分の長さＬａを小さくしたので、信号の反射の影響が小さくなり、段差の幅Ｗａが小さくなる。一方従来は、図４（ａ）（ｂ）に示すように、ＤＵＴ２７とテスタ４７の間の電気的距離Ｌｂが長くなり、信号の反射の影響が大きくなり、段差の幅Ｗｂが大きくなる。
【００３８】
また、出力バッファ５の出力信号の経路とバッファ４２の出力信号の経路とを分離したので、テスタ３０の出力信号とＤＵＴ２７の出力信号との両方が通過する領域が短くなる。したがって、テスタ３０の出力モードと判定モードの切換期間における判定禁止期間が短くなる。
【００３９】
また、バッファ４０，４２の電圧増幅率Ａｖａ，Ａｖｃの各々を所望の値に設定できるので、Ａｖａ＜１．０＜Ａｖｃとすることにより信号の振幅電圧が低いＤＵＴ２７をテストすることができ、Ａｖａ＞１．０＞Ａｖｃとすることにより信号の振幅電圧が高いＤＵＴ２７のテストもすることができる。Ａｖａ＜１．０＜Ａｖｃとする場合は、テスタ３０が有する分解能よりも小さな分解能で小振幅の信号をＤＵＴ２７に与えることができ、ＤＵＴ２７の出力信号もテスタ３０の判定レベルで判定することができ、テスタ３０ではテストできなかったＤＵＴ２７もテストすることができる。またＡｖａ＞１．０＞Ａｖｃとする場合は、テスタ３０の出力振幅電圧よりも高い振幅電圧の信号をＤＵＴ２７に与えることができ、ＤＵＴ２７の出力信号の振幅電圧をテスタ３０で判定可能なレベルまで小さくすることができ、テスタ３０ではテストできなかったＤＵＴ２７もテストすることができる。したがって、テスタ３０の延命化を図ることができ、新規テスタの導入を抑制してテストコストの低減化を図ることができる。
【００４０】
なお、実際には、テスタ３０は複数の外部ピン１４を備え、インターフェイス回路３５は複数組のスイッチ３７〜３９、バッファ４０〜４２、高速切換スイッチ４３および負荷回路４４を備える。インターフェイス回路３５は、１つの半導体基板（チップ）上に形成してもよいし、通常の絶縁基板（デバイス試験用基板、プローブカード、テスタ内基板など）上に搭載してもよい。また、インターフェイス回路３５をテスタ３０内に設けてもよい。また、複数のＤＵＴを１枚のテスト基板に搭載するとともに、インターフェイス回路３５をテスト基板に搭載してもよい。
【００４１】
［変更例１］
以下、種々の変更例について説明する。図５の半導体試験システムは、テスタ５０およびインターフェイス回路５１を備える。テスタ５０は、図１のテスタ１と図２のテスタ３０を組合せたものであり、インターフェイス回路５１は、図１のインターフェイス回路２０と図２のインターフェイス回路３５とを組合せたものである。この変更例１では、実施の形態１と２の両方の効果が得られる。
【００４２】
［変更例２］
図６の半導体試験システムは、テスタ５５およびインターフェイス回路５７を備える。テスタ５５は、図５のテスタ５０にテスタバス制御回路５６を追加したものであり、インターフェイス回路５７は、図５のインターフェイス回路５１にバッファ制御回路５８を追加したものである。テスタバス制御回路５６およびバッファ制御回路５８は、コントローラ２からの制御信号に従って、インターフェイス回路５７のバッファ２３．１〜２３．ｎ，４１〜４３の電圧増幅率を所望の値に個別に設定する。したがって、テストプログラムのシーケンス内でテスト項目に応じてバッファ２３．１〜２３．ｎ，４１〜４３の各々の電圧増幅率を所望の値に変化させることができる。
【００４３】
［変更例３］
図７の半導体試験システムは、テスタ６０およびインターフェイス回路６２を備える。テスタ６０は、図５のテスタ５０にテスタバス制御回路６１を追加したものであり、インターフェイス回路６２は、図５のインターフェイス５１にスイッチ制御回路６３を追加したものである。スイッチ制御回路６３は、図８に示すように、メモリ６４と、各スイッチに対応して設けられたＡＮＤゲート６５およびスイッチドライバ６６とを含む。スイッチ２２，２４．１〜２４．ｎ，２５．１〜２５．ｎ，３７〜３９は、予め複数のグループに分割されている。メモリ６４は、スイッチ２２，２４．１〜２４．ｎ，２５．１〜２５．ｎ，３７〜３９の各々が複数のグループのうちのいずれのグループに属しているかを記憶している。
【００４４】
たとえば、スイッチ２２，２４．１〜２４．ｎは、同じグループに属し、一括制御される。バッファ２３．１〜２３．ｎの出力信号をｎ個のＤＵＴに与えるときは、メモリ６４はスイッチ２２，２４．１〜２４．ｎに対応する各ＡＮＤゲート６５に「Ｈ」レベルの信号を与えて、テスタバス制御回路６１とスイッチ２２，２４．１〜２４．ｎに対応する各スイッチドライバ６６とを結合させる。テスタバス制御回路６１は、コントローラ２からの制御信号に従い、ｎ＋１個のスイッチドライバ６６を介してスイッチ２２，２４．１〜２４．ｎを一括制御する。この変更例では、複数のスイッチを一括してオン／オフ制御するので、スイッチを個別に制御する場合に比べて制御の容易化および高速化を図ることができる。
【００４５】
［変更例４］
図９の半導体試験システムは、テスタ７０およびインターフェイス回路７２を備える。テスタ７０は、図５のテスタ５０にテスタバス制御回路７１を追加したものであり、インターフェイス回路７２は、図５のインターフェイス回路５１にバッファ制御回路５８およびスイッチ制御回路６３を追加したものである。テスタバス制御回路７１は、図６のテスタバス制御回路５６と図７のテスタバス制御回路６１との両方の機能を有する。したがって、この変更例４では、図６の半導体試験システムと図７の半導体試験システムの両方の効果が得られる。
【００４６】
［変更例５］
図１０の半導体試験システムは、テスタ７５およびインターフェイス回路７６を備える。テスタ７５は、図２のテスタ３０にテスタバス制御回路６１を追加したものであり、インターフェイス回路７６は、図２のインターフェイス回路３５にバッファ４０．１〜４０．ｍ（ただし、ｍは自然数である）、高速切換スイッチ４３．１〜４３．ｍ、スイッチ３８．１〜３８．ｍ，３９．１〜３９．ｍ、出力端子４５．１〜４５．ｍおよびスイッチ制御回路６３を追加したものである。
【００４７】
バッファ４０．１〜４０．ｍの入力ノードは、ともにバッファ４０の入力ノードに接続される。高速切換スイッチ４３．１〜４３．ｍは、入力端子および出力端子を含む。高速切換スイッチ４３．１〜４３．ｍの入力端子はそれぞれバッファ４０．１〜４０．ｍの出力ノードに接続され、それらの出力端子はそれぞれスイッチ３８．１〜３８．ｍの一方電極に接続される。高速切換スイッチ４３．１〜４３．ｍは、ともにテスト回路４からの切換信号φＳによって制御され、テスタ７５からＤＵＴに信号を与える場合に導通する。バッファ４０．１〜４０．ｍの電圧増幅率は制御可能にされている。
【００４８】
スイッチ３８．１〜３８．ｍの一方電極はそれぞれ高速切換スイッチ４３．１〜４３．ｍの出力端子に接続され、それらの他方電極はそれぞれ出力端子４５．１〜４５．ｍに接続される。スイッチ３８．１〜３８．ｍは、テスタ７５からＤＵＴに信号を出力する場合に導通する。スイッチ３９．１〜３９．ｍの一方電極はともに入力端子３６に接続され、それらの他方電極はそれぞれ出力端子４５．１〜４５．ｍに接続される。スイッチ３９．１〜３９．ｍは、ＤＵＴの電圧−電流特性の測定時に１つずつ順次導通する。テスタバス制御回路６１およびスイッチ制御回路６３は、スイッチ３７，３８，３８．１〜３８．ｍ，３９，３９．１〜３９．ｍを複数のグループに分割し、グループ単位でスイッチ３７，３８，３８．１〜３８．ｍ，３９，３９．１〜３９．ｍをオン／オフ制御する。
【００４９】
次に、この半導体試験システムの動作について説明する。テスタ７５からＤＵＴに信号が与えられる場合は、テスタ７５においてスイッチ７が導通するとともにスイッチ８が非導通になり、インターフェイス回路７６において、スイッチ３７，３８，３８．１〜３８．ｍが導通し、スイッチ３９，３９．１〜３９．ｍが非導通になり、高速切換スイッチ４３の切換端子４３ａと４３ｂの間が導通し、高速切換スイッチ４３．１〜４３．ｍの入力端子および出力端子間が導通する。テスタ７５の出力信号は、バッファ４０，４０．１〜４０．ｍで増幅され、出力端子４５，４５．１〜４５．ｍを介してｍ＋１個のＤＵＴ端子に与えられる。
【００５０】
テスタ７５がＤＵＴの出力信号を受ける場合は、テスタ７５において、スイッチ７，８が非導通にされる。また、インターフェイス回路７６において、スイッチ３７，３８．１〜３８．ｍ，３９，３９．１〜３９．ｍは非導通になり、スイッチ８が導通し、高速スイッチ４３の切換端子４３ｂと４３ｃの間が導通する。ＤＵＴの出力信号は、信号入出力端子４５、スイッチ３８およびバッファ４２を介してコンパレータ１２，１３に与えられる。
【００５１】
ＤＵＴの電圧−電流特性の測定時は、テスタ７５において、スイッチ７が非導通になり、スイッチ８が導通する。また、インターフェイス回路７６において、スイッチ３７，３８．１〜３８．ｍが非導通になり、スイッチ３９，３９．１〜３９．ｍは１つずつ所定時間ずつ導通する。電流測定ユニット９は、スイッチ３９，３９．１〜３９．ｍのうちの導通しているスイッチを介してＤＵＴの電圧−電流特性を測定する。
【００５２】
この変更例５では、実施の形態１，２および変更例３と同じ効果が得られる。
なお、実際には、テスタ７５は複数の外部ピン１４を備え、インターフェイス回路７６は複数組のスイッチ３７，３８．１〜３８．ｍ，３９，３９．１〜３９．ｍ、バッファ４０，４０．１〜４０．ｍ，４１，４２、高速切換スイッチ４３，４３．１〜４３．ｍおよび負荷回路４４を備える。インターフェイス回路７６は、１つの半導体基板（チップ）上に形成してもよいし、通常の絶縁基板（デバイス試験用基板、プローブカード、テスタ内基板など）上に搭載してもよい。また、インターフェイス回路７６をテスタ７５内に設けてもよい。また、複数のＤＵＴを１枚のテスト基板に搭載するとともに、インターフェイス回路７６をテスト基板に搭載してもよい。
【００５３】
［変更例６］
図１１の半導体試験システムは、テスタ８０およびインターフェイス回路８４を備える。テスタ８０は、図１のテスタ１にテスト回路４、出力バッファ５、高速切換スイッチ６、スイッチ７，８、電流測定ユニット９、負荷回路１０、負荷回路用電源１１，８１、コンパレータ１２，１３、および外部ピン８２を追加したものである。追加されたテスト回路４の出力信号は、追加された出力バッファ５、高速切換スイッチ６およびスイッチ７を介して外部ピン８２に与えられる。外部ピン８２に現われる信号は、切換信号φＳ１としてインターフェイス回路８４で使用される。負荷回路用電源８１の出力電圧は、インターフェイス回路８４に直接与えられる。
【００５４】
インターフェイス回路８４は、図２のインターフェイス回路３５に入力端子８５、インバータ８６および高速切換スイッチ８７を追加したものである。入力端子８５は、テスタ８０の外部ピン８２に接続される。切換信号φＳ１は、インバータ８６で反転されて信号／φＳ１となる。高速切換スイッチ８７は、入力端子および出力端子を含む。高速切換スイッチ８７の入力端子はバッファ４２の出力信号を受け、その出力端子は信号入出力端子３６に接続される。高速切換スイッチ８７は、信号／φＳ１によって制御され、テスタ８０がＤＵＴの出力信号を受ける場合にその入力端子および出力端子間が導通する。高速切換スイッチ４３は、切換信号φＳ１によって制御される。
【００５５】
次に、この半導体試験システムの動作について説明する。テスタ８０の信号をＤＵＴに与える場合は、インターフェイス回路８４において、スイッチ３７，３８が導通し、スイッチ３９が非導通になり、高速切換スイッチ４３の切換端子４３ａと４３ｂの間が導通し、高速切換スイッチ８７の入力端子および出力端子間が非導通になる。テスタ８０の出力信号は、外部ピン１４、端子３６、スイッチ３７、バッファ４０、高速切換スイッチ４３、スイッチ３８、および信号入出力端子４５を介してＤＵＴのデータ入出力端子に与えられる。
【００５６】
テスタ８０がＤＵＴの出力信号を受ける場合は、インターフェイス回路８４において、スイッチ３７，３９が非導通になり、スイッチ３８が導通し、高速切換スイッチ４３の切換端子４３ｂと４３ｃの間が導通し、高速切換スイッチ８７の入力端子および出力端子間が導通する。ＤＵＴの出力信号は、信号入出力端子４５、スイッチ３８、バッファ４２、高速切換スイッチ８７、信号入出力端子３６および外部ピン１４を介してテスタ８０に与えられる。
【００５７】
ＤＵＴの電圧−電流特性を測定する場合は、インターフェイス回路８４において、スイッチ３７，３８が非導通になり、スイッチ３９が導通し、高速切換スイッチ８７の入力端子および出力端子間が非導通になる。これにより、テスタ８０の外部ピン１４とＤＵＴの信号端子とがバッファ４０〜４２を介さずに直接接続され、ＤＵＴの電圧−電流特性が電流測定ユニット９によって測定される。
【００５８】
この変更例６では、実施の形態２と同じ効果が得られるほか、テスタの改造が少なくてすむ。
【００５９】
［変更例７］
図１２の半導体試験システムは、テスタ９０およびインターフェイス回路９１を備える。テスタ９０は、図１のテスタ１と図１１のテスタ８０とを組合せたものであり、インターフェイス回路９１は、図１のインターフェイス回路２０と図１１のインターフェイス回路８４とを組合せたものである。この変更例７では、実施の形態１と変更例６の両方の効果が得られる。
【００６０】
［変更例８］
図１３の半導体試験システムは、テスタ９５およびインターフェイス回路９７を備える。テスタ９５は、図１２のテスタ９０にテスタバス制御回路９６を追加したものであり、インターフェイス回路９７は、図１２のインターフェイス回路９１にバッファ制御回路９８を追加したものである。テスタバス制御回路９６およびバッファ制御回路９８は、コントローラ２からの制御信号に従って、インターフェイス回路９７のバッファ２３．１〜２３．ｎ，４１〜４３の電圧増幅率を個別に制御する。したがって、テストプログラムのシーケンス内でテスト項目に応じてバッファ２３．１〜２３．ｎ，４１〜４３の電圧増幅率を個別に変化させることができる。
【００６１】
［変更例９］
図１４の半導体試験システムは、テスタ１００およびインターフェイス回路１０２を備える。テスタ１００は、図１２のテスタ９０にテスタバス制御回路１０１を追加したものであり、インターフェイス回路１０２は、図１２のインターフェイス回路９１にスイッチ制御回路１０３を追加したものである。テスタバス制御回路１０１およびスイッチ制御回路１０３は、図７および図８でも説明したように、スイッチ２６．１〜２６．ｎ，３７〜３９を複数のグループに分割し、グループ単位でスイッチ２６．１〜２６．ｎ，３７〜３９を一括制御する。したがって、スイッチを個別に制御する場合に比べて、スイッチ制御の容易化および高速化を図ることができる。
【００６２】
［変更例１０］
図１５の半導体試験システムは、テスタ１０５およびインターフェイス回路１０７を備える。テスタ１０５は、図１２のテスタ９０にテスタバス制御回路１０６を追加したものであり、インターフェイス回路１０７は、図１２のインターフェイス回路９１にバッファ制御回路９８およびスイッチ制御回路１０３を追加したものである。テスタバス制御回路１０６は、図１３のテスタバス制御回路９６と図１４のテスタバス制御回路１０１の両方の機能を有する。したがって、この変更例１０では、変更例８と９の両方の効果が得られる。
【００６３】
［変更例１１］
図１６の半導体試験システムは、テスタ１１０およびインターフェイス回路１１２を備える。テスタ１１０は、図１１のテスタ８０にテスタバス制御回路１１１を追加したものであり、インターフェイス回路１１２は、図１１のインターフェイス回路８５にバッファ制御回路１１３およびスイッチ制御回路１１４と図１０のバッファ４０．１〜４０．ｎ、高速切換スイッチ４３．１〜４３．ｍ、スイッチ３８．１〜３８．ｍ，３９．１〜３９．ｍおよび出力端子４５．１〜４５．ｍを追加したものである。したがって、この変更例１１では、変更例５，６，１０の効果が得られる。
【００６４】
なお、以上の実施の形態１，２および変更例１〜１１ではバッファの電圧増幅率は可変であるとしたが、バッファの電圧増幅率を一定値に固定してもよい。
【００６５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００６６】
【図１】この発明の実施の形態１による半導体試験システムの要部を示す回路ブロック図である。
【図２】この発明の実施の形態２による半導体試験システムの要部を示す回路ブロック図である。
【図３】図２に示した半導体試験システムの効果を説明するための図である。
【図４】図２に示した半導体試験システムの効果を説明するための他の図である。
【図５】実施の形態２の変更例を示す回路ブロック図である。
【図６】実施の形態２の他の変更例を示す回路ブロック図である。
【図７】実施の形態２のさらに他の変更例を示す回路ブロック図である。
【図８】図７に示したスイッチ制御回路の構成を示す回路ブロック図である。
【図９】実施の形態２のさらに他の変更例を示す回路ブロック図である。
【図１０】実施の形態２のさらに他の変更例を示す回路ブロック図である。
【図１１】実施の形態２のさらに他の変更例を示す回路ブロック図である。
【図１２】実施の形態２のさらに他の変更例を示す回路ブロック図である。
【図１３】実施の形態２のさらに他の変更例を示す回路ブロック図である。
【図１４】実施の形態２のさらに他の変更例を示す回路ブロック図である。
【図１５】実施の形態２のさらに他の変更例を示す回路ブロック図である。
【図１６】実施の形態２のさらに他の変更例を示す回路ブロック図である。
【符号の説明】
【００６７】
１，３０，４７，５０，５５，６０，７０，７５，８０，９０，９５，１００，１０５，１１０  テスタ、２  コントローラ、３  基準信号発生回路、４  テスト回路、５，９，２３，４０〜４２  バッファ、６，４３，８７  高速切換スイッチ、７，８，２２，２４，２５，３７〜３９  スイッチ、９  電流測定ユニット、１０，４４  負荷回路、１１，８１  負荷回路用電源、１２，１３  コンパレータ、１４，８２  外部ピン、２０，３５，５１，５７，６２，７２，７６，８４，９１，９７，１０２，１０７，１１２  インターフェイス回路、２１，３６，８５  入力端子、２６  出力端子、２７  ＤＵＴ、４５  信号入出力端子、４６  信号伝送路、５６，６１，７１，９６，１０１，１０６，１１１  テスタバス制御回路、５８，９８，１１３  バッファ制御回路、６３，１０３，１１４  スイッチ制御回路、６４  メモリ、６５  ＡＮＤゲート、６６  スイッチドライバ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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