(57)【要約】【課題】本発明の課題は、回路設計シミュレーションにおいて、電源配線に接続されるビア数に応じた許容電流値に基づいてＬＳＩの電流密度を制限するようにした電流密度制限チェック装置及び方法を提供すことを目的とする。【解決手段】上記課題は、電源配線に接続されるビア数に応じた許容電流値に基づいて、前記電源配線の電流密度制限チェックをする第１ステップを含むことを特徴とする電流密度制限チェック方法により達成される。【選択図】図２
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【特許請求の範囲】
【請求項１】
電源配線に接続されるビア数に応じた許容電流値に基づいて、前記電源配線の電流密度制限チェックをする第１ステップを含むことを特徴とする電流密度制限チェック方法。
【請求項２】
前記電源配線の許容電流値となる第１許容電流値を算出する第２ステップと、
前記電源配線に接続する前記ビア数を抽出する第３ステップと、
前記電源配線と、前記電源配線に接続する前記ビアとの接続界面の許容電流値となる第２許容電流値を、前記ビア数に応じて算出する第４ステップと、
前記第１許容電流値と前記第２電流許容値とを比較する第５ステップとを含み、
前記第５ステップにおける最小の許容電流値に基づいて、前記第１ステップの電流密度制限チェックをすることを特徴とする請求項１記載の電流密度制限チェック方法。
【請求項３】
前記第３ステップの前記ビア数として、前記電源配線層の上層で前記電源配線と接続する上層ビアのビア数と、前記電源配線層の下層で前記電源配線と接続する下層ビアのビア数とを抽出し、
前記第４ステップの第２許容電流値として、前記電源配線と前記上層ビアとの接続界面の許容電流値となる第３許容電流値と、前記電源配線と前記下層ビアとの接続界面の許容電流値となる第４許容電流値とを算出し、
前記第５ステップにおいて、前記第１許容電流値と、前記第３許容電流値と、前記第４許容電流値とを比較することを特徴とする請求項２記載の電流密度制限チェック方法。
【請求項４】
前記第１許容電流値は、前記電源配線の幅に応じて算出されることを特徴とする請求項２又は３に記載の電流密度制限チェック方法。
【請求項５】
前記第２許容電流値は、前記電源配線の幅と前記ビア数に応じて算出されることを特徴とする請求項２〜４のいずれか一つに記載の電流密度制限チェック方法。
【請求項６】
前記第３許容電流値は、前記電源配線の幅と前記上層ビアの前記ビア数とに応じて算出され、前記第４許容電流値は、前記電源配線の幅と前記下層ビアの前記ビア数とに応じて算出されることを特徴とする請求項３〜５のいずれか一つに記載の電流密度制限チェック方法。
【請求項７】
前記ビアの構成を特定するビア構成情報に基づいて、前記ビアのビア名とビア数とを取得する第６ステップと、
最小のビア数を有するビア名およびビア数を抽出する第７ステップと、
前記電源配線を識別する前記電源配線識別情報と、前記最小のビア数を有する前記ビア名および前記ビア数とを対応付けする第８ステップと
を含むことを特徴とする請求項１〜６のいずれか一つに記載の電流密度制限チェック方法。
【請求項８】
電流密度の制限をチェックする電流密度制限チェック装置であって、
電源配線に接続されるビア数に応じた許容電流値に基づいて、前記電源配線の電流密度制限チェックするチェック部を有することを特徴とする電流密度制限チェック装置。
【請求項９】
前記ビア数は、前記電源配線に対して、所定の接続箇所に配置された複数のビア数であることを特徴とする請求項８記載の電流密度制限チェック装置。
【請求項１０】
複数の前記所定の接続箇所において、最小のビア数を有する前記所定の接続箇所のビア数を前記ビア数とすることを特徴とする請求項９記載の電流密度制限チェック装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路設計シミュレーションに関し特に、電流密度制限チェック方法及び電流密度制限チェック装置に関する。
【背景技術】
【０００２】
従来のシミュレーションによるＬＳＩ（Large Scale Integration）の設計は、セルの基板上への配置及び配線をし、タイミング収束後に、消費電力計算及び電流密度計算のシミュレーションを実行した結果を用いて電流密度制限をチェックする処理を行う。電流密度制限チェックでは、各電源配線の電流値と各電源配線の許容電流値との比較、及び、電源配線間を接続する各ビアに流れる電流値と各ビアの許容電流値との比較を行い、許容電流値内であるか否かを判定する。
【特許文献１】特開平５−８２６４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来のＬＳＩの設計方法では、各電源配線と上下層の電源配線との間を接続するビアをノードとして認識するため、電源配線とビアとの接続関係を認識できない。結果として、電源配線とビアとを分けて電流密度制限チェックを行うため、電源配線の許容電流値として電源配線のビア１個との接続界面の許容電流値を設定している。これは、電源配線の許容電流値が接続界面の許容電流値より大きく、保証をより確実とするために接続界面の許容電流値を用いるためである。
【０００４】
しかしながら、結果として、過剰な保証を行うこととなり、電源配線の補強やセルの再配置を行うなどの設計処理時間（TAT: Turn Around Time）及びチップサイズの増加を招いていた。
【課題を解決するための手段】
【０００５】
本発明は、電源配線に接続されるビア数に応じた許容電流値に基づいて、前記電源配線の電流密度制限チェックをする第１ステップを含むことを特徴とする。
【０００６】
また、上記方法をコンピュータに実行させるためのプログラム、そのプログラムを記憶したコンピュータ読み取り可能な記憶媒体、及び、該プログラムによる手順を実行する電源密度制限チェック装置は、本願課題を解決する手段である。
【発明の効果】
【０００７】
本願発明は、電源配線に接続されるビア数に応じた許容電流値に基づいてＬＳＩ設計を行なうため、過剰保証による設計ＴＡＴ及びチップサイズの増加を防ぐことが可能となる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態を図面に基づいて説明する。
【０００９】
本発明に係る電流密度制限チェック方法を実現するシミュレーションシステムは、コンピュータ装置であって、図１に示すようなハードウェア構成を有する。図１は、本発明の一実施例に係るシミュレーションシステムのハードウェア構成を示す図である。
【００１０】
図１において、シミュレーションシステム１００は、コンピュータによって制御される装置であって、ＣＰＵ（Central Processing Unit）１１と、メモリユニット１２と、表示ユニット１３と、出力ユニット１４と、入力ユニット１５と、通信ユニット１６と、記憶装置１７と、ドライバ１８とで構成され、システムバスＢに接続される。
【００１１】
ＣＰＵ１１は、メモリユニット１２に格納されたプログラムに従ってシミュレーションシステム１００を制御する。メモリユニット１２は、ＲＡＭ（Random Access Memory）及びＲＯＭ（Read-Only Memory）等にて構成され、ＣＰＵ１１にて実行されるプログラム、ＣＰＵ１１での処理に必要なデータ、ＣＰＵ１１での処理にて得られたデータ等を格納する。また、メモリユニット１２の一部の領域が、ＣＰＵ１１での処理に利用されるワークエリアとして割り付けられている。
【００１２】
表示ユニット１３は、ＣＰＵ１１の制御のもとに必要な各種情報を表示する。出力ユニット１４は、プリンタ等を有し、利用者からの指示に応じて各種情報を出力するために用いられる。入力ユニット１５は、マウス、キーボード等を有し、シミュレーションシステム１００が処理を行なうための必要な各種情報を利用者が入力するために用いられる。
【００１３】
通信ユニット１６は、シミュレーションシステム１００が例えばインターネット、ＬＡＮ（Local Area Network）等のネットワークを介する通信の制御をするための装置である。
【００１４】
記憶装置１７は、例えば、ハードディスクユニットにて構成され、各種処理を実行するプログラム等のデータを格納する。
【００１５】
シミュレーションシステム１００よって行われる回路設計方法での処理を実現するプログラムは、例えば、ＣＤ−ＲＯＭ（Compact Disk Read-Only Memory）等の記憶媒体１９によってシミュレーションシステム１００に提供される。即ち、プログラムが保存された記憶媒体１９がドライバ１８にセットされると、ドライバ１８が記憶媒体１９からプログラムを読み出し、その読み出されたプログラムがシステムバスＢを介して記憶装置１７にインストールされる。そして、プログラムが起動されると、記憶装置１７にインストールされたプログラムに従ってＣＰＵ１１がその処理を開始する。
【００１６】
尚、プログラムを格納する媒体としてＣＤ−ＲＯＭに限定するものではなく、コンピュータが読み取り可能な媒体であればよい。本発明に係る処理を実現するプログラムは、通信ユニット１６によってネットワークを介してダウンロードし、記憶装置１７にインストールするようにしても良い。また、シミュレーションシステム１００が外部との接続を行うＵＳＢ（Universal Serial Bus）等のインタフェースを有する場合には、ＵＳＢ接続によって外部記憶媒体からプログラムを読み込んでもよい。
【００１７】
図２は、ＬＳＩ設計における電源配線層及びビア層を説明するための概念図である。複数の層で構成されるＬＳＩ２０の設計では、図２に示すように、第１層、第２層、第３層、・・・、第ｎ−１層、第ｎ層、第ｎ＋１層・・・は、夫々、電源配線層（又はメタル層とも言う）ＭＥＴ１及びビア層ＶＩＡ１、電源配線層ＭＥＴ２及びビア層ＶＩＡ２、電源配線層ＭＥＴ３及びビア層ＶＩＡ３、・・・、電源配線層ＭＥＴｎ−１及びビア層ＶＩＡｎ−１、電源配線層ＭＥＴｎ及びビア層ＶＩＡｎ、電源配線層ＭＥＴｎ＋１及びビア層ＶＩＡｎ＋１・・・を有する。
【００１８】
第１層において、電源配線層ＭＥＴ１では、電源ＶＤＤ又はＶＳＳに直接接続される電源配線１ａが定義され、この配線１ａを特にフォローピン（followpin）と呼ぶ。また、ビア層ＶＩＡ１では、ビアＶＩＡ１−ａと、ビアＶＩＡ１−ｂ、ビアＶＩＡ１−ｃとが定義される。
【００１９】
第２層において、電源配線層ＭＥＴ２では、電源配線ＭＥＴ２−ｑと電源配線ＭＥＴ２−ｐとが定義される。また、ビア層ＶＩＡ２では、ビアＶＩＡ２−ｄが定義される。同様にして、第ｎ層において、電源配線層ＭＥＴｎでは、電源配線ＭＥＴｎ−ｕと電源配線ＭＥＴｎ−ｖとが定義される。また、ビア層ＶＩＡｎでは、ビアＶＩＡｎ−ｅが定義される。
【００２０】
このような各層の電源配線層とビア層との関係がネットリストで定義され、ネットリストでは、定義されたビア名に対応して各ビアの構成を特定するビア構成名が対応づけて定義される。ビア構成名毎にビア本数を含む構成情報がライブラリに格納されている。ビア名は、接続箇所を特定するための情報であり、その接続箇所では１又は複数のビアで電源配線への接続が設計される。
【００２１】
図２に示すビアＶＩＡ１−ａ、ビアＶＩＡ１−ｂ、ビアＶＩＡ１−ｃ、ビアＶＩＡ２−ｄ、ビアＶＩＡｎ−ｅ等は、各々、１又は複数のビアで構成され、ライブラリで各構成が定義されている。
【００２２】
図３は、電源配線の許容電流値を説明するための概念図である。本実施例では、電源配線層ＭＥＴｎにおいて、図２に示す電源配線ＭＥＴｎ−ｕ又は電源配線ＭＥＴｎ−ｖのいずれか最大となる電流値を許容電流値Ｉａとして算出する。電源配線ＭＥＴｎ−ｕ及び電源配線ＭＥＴｎ−ｖ各々の電流値は、電源線の幅によって算出される。
【００２３】
電源配線層ＭＥＴｎの電源配線とその電源配線へ接続されるビアｎ層のビアとの接続界面のうち最大の電流値を算出して許容電流値Ｉｂとして算出する。接続界面の電流値は、電源配線の幅とビアの本数とで算出される。同様に、電源配線層ＭＥＴｎの電源配線とその電源配線へ接続されるビアｎ−１層のビアとの接続界面のうち最大の電流値を算出して許容電流値Ｉｃとして算出する。接続界面の電流値は、電源配線の幅とビアの本数とで算出される。ビア本数とは、図２に示す各ビア名に対する本数である。
【００２４】
許容電流値Ｉａ、許容電流値Ｉｂ、許容電流値Ｉｃのうち最小の許容電流値が、電源配線層ＭＥＴｎのチェック値として設定される。
【００２５】
図４は、ＬＳＩ設計シミュレーションの処理を説明するためのフローチャート図である。図４において、ＣＰＵ１１は、配置及び配線の完了済みのレイアウトデータ８を読み込み（ステップＳ２１）、出力負荷等を考慮した消費電力を算出する（ステップＳ２２）。そして、ＣＰＵ１１は、電源配線名及びビア名を夫々ノードとして認識し、配置位置を考慮した電源網解析において各ノードにおける電流密度を算出する（ステップＳ２３）。
【００２６】
一方、ＣＰＵ１１は、各電源配線層へのビア接続数を抽出して（ステップＳ２４）、そのビア接続数に応じたチェック値を算出する（ステップＳ２５）。
【００２７】
そして、ＣＰＵ１１は、ステップＳ２３で算出した電流密度とステップＳ２５で算出したチェック値とを比較することによって電流密度制限をチェックする（ステップＳ２６）。電流密度がチェック値を超える場合、チェック結果を制限エラーとする。
【００２８】
ＣＰＵ１１は、ステップＳ２６によるチェック結果が制限エラーを示すか否かを判断する（ステップＳ２７）。チェック結果が制限エラーを示す場合、ＣＰＵ１１は、レイアウトを修正してレイアウトデータ８を更新した後（ステップＳ２８）、ステップＳ２１へと戻り、上述同様の処理を繰り返す。一方、チェック結果が制限エラーを示さない場合、ＣＰＵ１１は、ＬＳＩ設計シミュレーションの処理を終了する。
【００２９】
図５は、図４のステップＳ２４での処理を説明するためのフローチャート図である。図５において、ＣＰＵ１１は、レイヤ番号を示すｎに１を設定して初期化する（ステップＳ２４０）。
【００３０】
ＣＰＵ１１は、レイアウトデータ８から第ｎ層のデータを読み込み、作業記憶領域に第ｎ層のレイアウトデータ７１として出力する（ステップＳ２４１）。ＣＰＵ１１は、ビアｎ層のビア名とそのビア名に対応するビア構成名とを第ｎ層のレイアウトデータ７１から抽出して、作業記憶領域にビアｎ層のデータ７２として出力する（ステップＳ２４２）。
【００３１】
次に、ＣＰＵ１１は、ビアｎ層のデータ７２を参照して、ビア名に対応するビア構成名をライブラリ９で検索してビア個数を抽出して作業記憶領域にビア名毎ビア個数データ７３として出力する（ステップＳ２４３）。そして、ＣＰＵ１１は、ビア名毎ビア個数データ７３から最小のビア個数を選択し（ステップＳ２４４）、第ｎ層のビア接続数として設定し、作業記憶領域にビア接続数データ７４として出力する（ステップＳ２４５）。
【００３２】
ＣＰＵ１１は、全層に対してビア接続数の設定をしたか否かを判断する（ステップＳ２４６）。全層に対してビア接続数の設定を完了している場合、ＣＰＵ１１は、この処理を終了する。一方、全層に対してビア接続数の設定を完了していない場合、ＣＰＵ１１は、レイヤ番号を示すｎに１を加算して（ステップＳ２４７）、ステップＳ２４１へと戻り、上記同様の処理を繰り返す。
【００３３】
図６は、図４のステップＳ２５での処理を説明するためのフローチャート図である。図６において、ＣＰＵ１１は、レイヤ番号を示すｎに１を設定して初期化する（ステップＳ２５０）。
【００３４】
ＣＰＵ１１は、第ｎ層の電源配線の許容電流値（Metal(n)_Imax）を算出する（ステップＳ２５１）。電源配線の許容電流値（Metal(n)_Imax）は、電源配線の幅（Metal幅）が変数として与えられる所定演算によって算出される。或いは、図７に示すような電源配線幅（μｍ）毎に対して所定の電源配線の許容電流値（Ａ）を対応させた第一テーブル８１を参照することによって、電源配線の許容電流値（Metal(n)_Imax）を取得するようにしてもよい。第一テーブル８１は、配線層毎に用意し、処理中の配線層に対応する第一テーブル８１が参照されるようにしてもよい。
【００３５】
次に、ＣＰＵ１１は、第ｎ層の電源配線と第ｎ層のビアとの接続界面の許容電流値（Metal(n)_VIA(n)_Imax）を算出する（ステップＳ２５２）。ＣＰＵ１１は、ビア接続数データ７４から第ｎ層のビア接続数を取得する。接続界面の許容電流値（Metal(n)_VIA(n)_Imax）は、電源配線の幅（Metal幅）とビア接続数（VIA数）とが変数として与えられる所定演算によって算出される。或いは、図８に示すような電源配線の幅（Metal幅）とビア接続数（VIA数）とで許容電流値（Ａ）を定めた第二テーブル８２を参照することによって、第ｎ層の電源配線と第ｎ層のビアとの接続界面の許容電流値（Metal(n)_VIA(n)_Imax）を取得するようにしてもよい。
【００３６】
同様に、ＣＰＵ１１は、第ｎ層の電源配線と第ｎ−１層のビアとの接続界面の許容電流値（Metal(n)_VIA(n-1)_Imax）を算出する（ステップＳ２５３）。ＣＰＵ１１は、ビア接続数データ７４から第ｎ層のビア接続数を取得する。接続界面の許容電流値（Metal(n)_VIA(n-1)_Imax）は、第ｎ層の電源配線の幅（Metal幅）と第ｎ−１層のビア接続数（VIA数）とを、ステップＳ２５２と同じ所定演算に変数として与えることによって算出される。或いは、図８に示すような電源配線の幅（Metal幅）とビア接続数（VIA数）とで許容電流値（Ａ）を定めた第二テーブル８２を参照することによって、第ｎ層の電源配線と第ｎ−１層のビアとの接続界面の許容電流値（Metal(n)_VIA(n)_Imax）を取得するようにしてもよい。
【００３７】
ステップＳ２５２及びステップＳ２５３において、第二テーブル８２は、配線層毎に用意し、処理中の配線層に対応する第二テーブル８２が参照されるようにしてもよい。
【００３８】
ＣＰＵ１１は、ステップＳ２５１で算出した第ｎ層の電源配線の許容電流値（Metal(n)_Imax）を変数Ｉａに設定し、ステップＳ２５２で算出した第ｎ層の電源配線と第ｎ層のビアとの接続界面の許容電流値（Metal(n)_VIA(n)_Imax）を変数Ｉｂに設定し、ステップＳ２５３で算出した第ｎ層の電源配線と第ｎ−１層のビアとの接続界面の許容電流値（Metal(n)_VIA(n-1)_Imax）を変数Ｉｃに設定する（ステップＳ２５４）。
【００３９】
そして、ＣＰＵ１１は、第ｎ層の電源配線に接続されるビア数に応じたチェック値を算出する（ステップＳ２５５）。変数Ｉａ、Ｉｂ及びＩｃに設定された値のうち最小値がチェック値として設定される。
【００４０】
ＣＰＵ１１は、全層についてチェック値を算出したか否かを判断する（ステップＳ２５６）。全層についてチェック値を算出した場合、ＣＰＵ１１は、この処理を終了する。一方、全層についてチェック値を算出していない場合、ＣＰＵ１１は、レイヤ番号を示すｎに１を加算して（ステップＳ２５７）、ステップＳ２５１へと戻り、上記同様の処理を繰り返す。
【００４１】
本発明による許容電流値と従来の許容電流値との比較について図９で説明する。図９は、ビア接続数が３本の場合の許容電流値の例を示す図である。
【００４２】
図９では、第ｎ層の本来の許容電流値が、電源配線層ＭＥＴｎでＩ（Ａ）、接続界面ＭＥＴｎ−ＶＩＡｎでａ３（Ａ）、そしてビア層ＶＩＡｎでｂ×３（Ａ）であったとする。接続界面ＭＥＴｎ−ＶＩＡｎの許容電流値は、ビア接続本数「１」の許容電流値をａ（Ａ）とすると、ビア接続本数に応じた整数倍とはならないためａ３（Ａ）とし、ビア層ＶＩＡｎの許容電流値は、ビア接続本数「１」の許容電流値をｂ（Ａ）とすると、凡そビア接続本数の整数倍で求められるためｂ×３（Ａ）とする。ここで、ａ≦ａ３≦Ａである。
【００４３】
従来のＬＳＩ設計シミュレーションでは、ビア層ＶＩＡｎのチェック値にはｂ×３（Ａ）が設定され、ビア名毎のビア接続数に応じたチェック値を算出しないので、ビア接続本数「１」の場合の接続界面ＭＥＴｎ−ＶＩＡｎの許容電流値ａ（Ａ）が電源配線層ＭＥＴｎのチェック値として設定される。
【００４４】
一方、本発明に係るＬＳＩ設計シミュレーションでは、ビア層ＶＩＡｎのチェック値にはｂ×３（Ａ）が設定され、ビア名毎のビア接続数に応じたチェック値を算出しないので、ビア接続本数「３」の場合の接続界面ＭＥＴｎ−ＶＩＡｎの許容電流値ａ３（Ａ）が電源配線層ＭＥＴｎのチェック値として設定される。
【００４５】
従って、従来のＬＳＩ設計シミュレーションによるチェック値ａ（Ａ）以上の値ａ３（Ａ）が電源配線層ＭＥＴｎのチェック値となるため、過剰保証による設計ＴＡＴ及びチップサイズの増加を防ぐことが可能となる。
【００４６】
以上の説明に関し、更に以下の項を開示する。
（付記１）
電源配線に接続されるビア数に応じた許容電流値に基づいて、前記電源配線の電流密度制限チェックをする第１ステップを含むことを特徴とする電流密度制限チェック方法。
（付記２）
前記電源配線の許容電流値となる第１許容電流値を算出する第２ステップと、
前記電源配線に接続する前記ビア数を抽出する第３ステップと、
前記電源配線と、前記電源配線に接続する前記ビアとの接続界面の許容電流値となる第２許容電流値を、前記ビア数に応じて算出する第４ステップと、
前記第１許容電流値と前記第２電流許容値とを比較する第５ステップとを含み、
前記第５ステップにおける最小の許容電流値に基づいて、前記第１ステップの電流密度制限チェックをすることを特徴とする付記１記載の電流密度制限チェック方法。
（付記３）
前記第３ステップの前記ビア数として、前記電源配線層の上層で前記電源配線と接続する上層ビアのビア数と、前記電源配線層の下層で前記電源配線と接続する下層ビアのビア数とを抽出し、
前記第４ステップの第２許容電流値として、前記電源配線と前記上層ビアとの接続界面の許容電流値となる第３許容電流値と、前記電源配線と前記下層ビアとの接続界面の許容電流値となる第４許容電流値とを算出し、
前記第５ステップにおいて、前記第１許容電流値と、前記第３許容電流値と、前記第４許容電流値とを比較することを特徴とする付記２記載の電流密度制限チェック方法。
（付記４）
前記第１許容電流値は、前記電源配線の幅に応じて算出されることを特徴とする付記２又は３に記載の電流密度制限チェック方法。
（付記５）
前記第２許容電流値は、前記電源配線の幅と前記ビア数に応じて算出されることを特徴とする付記２〜４のいずれか一つに記載の電流密度制限チェック方法。
（付記６）
前記第３許容電流値は、前記電源配線の幅と前記上層ビアの前記ビア数とに応じて算出され、前記第４許容電流値は、前記電源配線の幅と前記下層ビアの前記ビア数とに応じて算出されることを特徴とする付記３〜５のいずれか一つに記載の電流密度制限チェック方法。
（付記７）
前記ビアの構成を特定するビア構成情報に基づいて、前記ビアのビア名とビア数とを取得する第６ステップと、
最小のビア数を有するビア名およびビア数とを抽出する第７ステップと、
前記電源配線を識別する前記電源配線識別情報と、前記最小のビア数を有する前記ビア名および前記ビア数とを対応付けする第８ステップと
を含むことを特徴とする付記１〜６のいずれか一つに記載の電流密度制限チェック方法。
（付記８）
電流密度の制限をチェックする電流密度制限チェック装置であって、
電源配線に接続されるビア数に応じた許容電流値に基づいて、前記電源配線の電流密度制限チェックするチェック部を有することを特徴とする電流密度制限チェック装置。
（付記９）
前記ビア数は、前記電源配線に対して、所定の接続箇所に配置された複数のビア数であることを特徴とする付記８記載の電流密度制限チェック装置。
（付記１０）
複数の前記所定の接続箇所において、最小のビア数を有する前記所定の接続箇所のビア数を前記ビア数とすることを特徴とする付記９記載の電流密度制限チェック装置。
（付記１１）
前記チェック部は、前記電源配線に接続されるビアとの接続界面におけるビア数に応じた許容電流値を、該電源配線のチェック値として用いるチェック部であることを特徴とする付記１８〜１０のいずれか一つに記載の電流密度制限チェック装置。
（付記１２）
前記チェック部は、前記回路が複数の層を成す場合、前記電源配線の幅に応じた第１許容電流値と、前記電源配線に接続される同一層のビアとの接続界面におけるビア数に応じた第２許容電流値と、前記電源配線に接続される上位層又は下位層のビアとの接続界面におけるビア数に応じた第３許容電流値のうち最小値を、該電源配線のチェック値として用いるチェック部であることを特徴とする付記８〜１１のいずれか一つに記載の電流密度制限チェック装置。
（付記１３）
前記第１許容電流値は、前記電源配線の幅に応じて決定されることを特徴とする付記１２記載の電流密度制限チェック装置。
（付記１４）
前記第２許容電流値及び前記第３許容電流値は、前記電源配線の幅と前記ビア接続数とに応じて決定されることを特徴とする付記１２又は１３に記載の電流密度制限チェック装置。
【図面の簡単な説明】
【００４７】
【図１】本発明の一実施例に係るシミュレーションシステムのハードウェア構成を示す図である。
【図２】ＬＳＩ設計における電源配線層及びビア層を説明するための概念図である。
【図３】電源配線の許容電流値を説明するための概念図である。
【図４】ＬＳＩ設計シミュレーションの処理を説明するためのフローチャート図である。
【図５】図４のステップＳ２４での処理を説明するためのフローチャート図である。
【図６】図４のステップＳ２５での処理を説明するためのフローチャート図である。
【図７】電源配線幅毎に電源配線の許容電流値を対応させた第一テーブルを示す図である。
【図８】電源配線の幅とビア接続数とで定められる許容電流値を示す第二テーブルを示す図である。
【図９】ビア接続数が３本の場合の許容電流値の例を示す図である。
【符号の説明】
【００４８】
１１          ＣＰＵ
１２          メモリユニット
１３          表示ユニット
１４          出力ユニット
１５          入力ユニット
１６          通信ユニット
１７          記憶装置
１８          ドライバ
１９          記憶媒体
２０          ＬＳＩ
【図１】
2008187010.tif 000003
【図２】
2008187010.tif 000004
【図３】
2008187010.tif 000005
【図４】
2008187010.tif 000006
【図５】
2008187010.tif 000007
【図６】
2008187010.tif 000008
【図７】
2008187010.tif 000009
【図８】
2008187010.tif 000010
【図９】
2008187010.tif 000011