(57)【要約】【課題】高速な動作を安定して行うとともに消費電力を低減することが可能なＣＭＯＳ回路を提供すること。【解決手段】ゲートとドレインが入力端子と出力端子にそれぞれ共通に接続された第１のＮチャンネル型ＭＯＳトランジスタと第1のＰチャンネル型ＭＯＳトランジスタからなるインバータ回路と、ゲートが出力端子に接続され、ドレインが第１のＮチャンネル型ＭＯＳトランジスタのソースに接続されるとともに抵抗を介して接地され、ソースが接地された第２のＮチャンネル型ＭＯＳトランジスタと、ゲートが出力端子に接続され、ドレインが第１のＰチャンネル型ＭＯＳトランジスタのソースとともに抵抗を介して電源に接続され、ソースが電源に接続された第２のＰチャンネル型ＭＯＳトランジスタと、を有するＣＭＯＳ回路。【選択図】図1
2008219249.tif 000002
【特許請求の範囲】
【請求項１】
ゲートとドレインが入力端子と出力端子にそれぞれ共通に接続された第１のＮチャンネル型ＭＯＳトランジスタとＰチャンネル型ＭＯＳトランジスタからなるインバータ回路と、
ゲートが前記出力端子に接続され、ドレインが前記第１のＮチャンネル型ＭＯＳトランジスタのソースに接続されるとともに抵抗を介して接地され、ソースが接地された第２のＮチャンネル型ＭＯＳトランジスタと、を有するＣＭＯＳ回路。
【請求項２】
ゲートとドレインが入力端子と出力端子にそれぞれ共通に接続されたＮチャンネル型ＭＯＳトランジスタと第1のＰチャンネル型ＭＯＳトランジスタからなるインバータ回路と、
ゲートが前記出力端子に接続され、ドレインが前記第１のＰチャンネル型ＭＯＳトランジスタのソースとともに抵抗を介して電源に接続され、ソースが前記電源に接続された第２のＰチャンネル型ＭＯＳトランジスタと、を有するＣＭＯＳ回路。
【請求項３】
ゲートとドレインが入力端子と出力端子にそれぞれ共通に接続された第１のＮチャンネル型ＭＯＳトランジスタと第1のＰチャンネル型ＭＯＳトランジスタからなるインバータ回路と、
ゲートが前記出力端子に接続され、ドレインが前記第１のＮチャンネル型ＭＯＳトランジスタのソースに接続されるとともに抵抗を介して接地され、ソースが接地された第２のＮチャンネル型ＭＯＳトランジスタと、
ゲートが前記出力端子に接続され、ドレインが前記第１のＰチャンネル型ＭＯＳトランジスタのソースとともに抵抗を介して電源に接続され、ソースが前記電源に接続された第２のＰチャンネル型ＭＯＳトランジスタと、を有するＣＭＯＳ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号の出力状態に応じて電流制御を行うＣＭＯＳ回路に関する。
【背景技術】
【０００２】
従来、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）を構成する回路の一つにＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路がある。ＣＭＯＳ回路には、例えば、入力された信号と反転する信号を出力するインバータ（反転）回路がある。
【０００３】
図４は、ＣＭＯＳ回路で構成されたインバータ回路の一例を示す回路図である。
【０００４】
図４に示すインバータ回路は、Ｐチャンネル型ＭＯＳトランジスタＱ１００およびＮチャンネル型ＭＯＳトランジスタＱ１０１で構成されており、入力信号が入力される入力端子１１０にゲートが共通に接続されている。また、出力信号が出力される出力端子１１１にドレインが共通に接続されている。そして、電源を供給する電源端子１１２には、Ｐチャンネル型ＭＯＳトランジスタＱ１００のソースが接続されており、Ｎチャンネル型ＭＯＳトランジスタＱ１０１のソースは接地されている。
【０００５】
図４に示すインバータ回路において、入力信号がハイレベルのときＰチャンネル型ＭＯＳトランジスタＱ１００がオフ状態、Ｎチャンネル型ＭＯＳトランジスタＱ１０１がオン状態となる。そのため、出力信号はローレベルとなる。一方、入力信号がローレベルのときには、Ｐチャンネル型ＭＯＳトランジスタＱ１００がオン状態、Ｎチャンネル型ＭＯＳトランジスタＱ１０１がオフ状態となるため、出力信号はハイレベルとなる。
【０００６】
近年の回路を数多く搭載するＬＳＩには、動作の高速化にともなって消費電力が増加するという問題がある。そこで、このような問題を解決するためのＣＭＯＳ回路が提案されており、例えば特許文献１（特開平７−９５０４６号公報）に開示されている。
【０００７】
図５は、特許文献１に記載のＣＭＯＳ回路を示す回路図である。
【０００８】
特許文献１に記載のＣＭＯＳ回路は、Ｐチャンネル型ＭＯＳトランジスタＱ１０と、Ｎチャンネル型ＭＯＳトランジスタＱ２０と、電圧制御回路１０とを有する。
【０００９】
Ｐチャンネル型ＭＯＳトランジスタＱ１０とＮチャンネル型ＭＯＳトランジスタＱ２０とは、ゲートおよびドレインが共通に入力端子１２０および出力端子１２１に接続されている。また、Ｐチャンネル型ＭＯＳトランジスタＱ１０のソースは、電源を供給する電源端子１２２に接続されている。一方、Ｎチャンネル型ＭＯＳトランジスタＱ２０のソースは、接地されている。
【００１０】
電圧制御回路１０は、Ｎチャンネル型ＭＯＳトランジスタＱ３０およびＱ４０を有する。
【００１１】
Ｎチャンネル型ＭＯＳトランジスタＱ３０は、ゲートが入力端子１２０、ドレインがＮチャンネル型ＭＯＳトランジスタＱ２０の基板（バックゲート）に接続されており、ソースが接地されている。一方、Ｎチャンネル型ＭＯＳトランジスタＱ４０は、ゲートが出力端子１２１、ドレインがＮチャンネル型ＭＯＳトランジスタＱ２０の基板、ソースが負電圧Ｖｓを出力する電源端子１２４にそれぞれ接続されている。
【００１２】
特許文献１に記載のＣＭＯＳ回路において、Ｎチャンネル型ＭＯＳトランジスタＱ２０がオン状態の場合には、Ｎチャンネル型ＭＯＳトランジスタＱ３０はオン状態、Ｎチャンネル型ＭＯＳトランジスタＱ４０はオフ状態となる。すると、Ｎチャンネル型ＭＯＳトランジスタＱ２０のソース基板間電圧は、基板が接地されるため０Ｖとなる。
【００１３】
Ｎチャンネル型ＭＯＳトランジスタＱ２０がオフ状態の場合には、Ｎチャンネル型ＭＯＳトランジスタＱ３０はオフ状態、Ｎチャンネル型ＭＯＳトランジスタＱ４０はオン状態となる。このとき、Ｎチャンネル型ＭＯＳトランジスタＱ２０のソース基板間電圧は、基板には電源端子１２４から電源が供給されるため負電圧Ｖｓとなる。
【００１４】
ソース基板間に負電圧が印加されると、基板バイアス効果によりＭＯＳトランジスタのしきい値が上昇するため、Ｎチャンネル型ＭＯＳトランジスタＱ２０はオフ状態にしきい値が上昇する。すると、Ｎチャンネル型ＭＯＳトランジスタＱ２０のソースドレイン間リーク電流は減少する。
【００１５】
このようにして、特許文献１に記載のＣＭＯＳ回路によれば、Ｎチャンネル型ＭＯＳトランジスタＱ２０のソースドレイン間リーク電流は、Ｎチャンネル型ＭＯＳトランジスタＱ４０のオン動作によって減少する。これにより、Ｎチャンネル型ＭＯＳトランジスタＱ２０の消費電流が減少するため、インバータ回路の消費電力を低減させることが可能となる。
【特許文献１】特開平７−９５０４６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
ＭＯＳトランジスタで構成されたインバータ回路では、ＭＯＳトランジスタの電気的特性により入力信号がハイレベルまたはローレベルに変化した後、出力信号がローレベルまたはハイレベルに変化するまでに時間的な遅れが生じることが考えられる。
【００１７】
特許文献1に記載のＣＭＯＳ回路では、Ｎチャンネル型ＭＯＳトランジスタＱ２０のオンおよびオフ動作は、入力信号によって制御される。一方、Ｎチャンネル型ＭＯＳトランジスタＱ４０のオンおよびオフ動作は、出力信号によって制御される。そのため、入力信号がローレベルからハイレベルに変化したとき、出力信号がハイレベルからローレベルに変化するまでの時間的な遅れによって、Ｎチャンネル型ＭＯＳトランジスタＱ２０とＮチャンネル型ＭＯＳトランジスタＱ４０とが共にオン状態となってしまう場合が想定される。
【００１８】
Ｎチャンネル型ＭＯＳトランジスタＱ２０とＮチャンネル型ＭＯＳトランジスタＱ４０とが共にオン状態の場合、Ｎチャンネル型ＭＯＳトランジスタＱ２０のオン動作がしきい値の上昇にともなって遅くなるため、出力信号のハイレベルからローレベルへの変化が遅くなるという問題が起こり得る。
【００１９】
本発明は、上述したような問題を解決するためになされたものであり、高速な動作を安定して行うとともに消費電力を低減することが可能なＣＭＯＳ回路を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記目的を達成するための本発明のＣＭＯＳ回路は、
ゲートとドレインが入力端子と出力端子にそれぞれ共通に接続された第１のＮチャンネル型ＭＯＳトランジスタとＰチャンネル型ＭＯＳトランジスタからなるインバータ回路と、
ゲートが前記出力端子に接続され、ドレインが前記第１のＮチャンネル型ＭＯＳトランジスタのソースに接続されるとともに抵抗を介して接地され、ソースが接地された第２のＮチャンネル型ＭＯＳトランジスタと、を有する。
【００２１】
また、ゲートとドレインが入力端子と出力端子に共通に接続されたＮチャンネル型ＭＯＳトランジスタと第1のＰチャンネル型ＭＯＳトランジスタからなるインバータ回路と、
ゲートが前記出力端子に接続され、ドレインが前記第１のＰチャンネル型ＭＯＳトランジスタのソースとともに抵抗を介して電源に接続され、ソースが前記電源に接続された第２のＰチャンネル型ＭＯＳトランジスタと、を有することとしてもよい。
【００２２】
また、ゲートとドレインが入力端子と出力端子に共通に接続された第１のＮチャンネル型ＭＯＳトランジスタと第1のＰチャンネル型ＭＯＳトランジスタからなるインバータ回路と、
ゲートが前記出力端子に接続され、ドレインが前記第１のＮチャンネル型ＭＯＳトランジスタのソースに接続されるとともに抵抗を介して接地され、ソースが接地された第２のＮチャンネル型ＭＯＳトランジスタと、
ゲートが前記出力端子に接続され、ドレインが前記第１のＰチャンネル型ＭＯＳトランジスタのソースとともに抵抗を介して電源に接続され、ソースが前記電源に接続された第２のＰチャンネル型ＭＯＳトランジスタと、を有することとしてもよい。
【００２３】
上記のように構成される本発明のうち、第２のＮチャンネル型ＭＯＳトランジスタを設けたものにおいては、出力端子が負荷回路に接続された状態で入力信号がローレベルからハイレベルに変化すると、出力信号がハイレベルからローレベルに変化するまでは第２のＮチャンネル型ＭＯＳトランジスタがオン状態であるため、負荷回路から第１のＮチャンネル型ＭＯＳトランジスタに流れる電流は増加する。これにより、出力信号のローレベルからハイレベルへの変化は加速される。
【００２４】
また、出力信号がローレベルのときには、第２のＮチャンネル型ＭＯＳトランジスタがオフ状態であるため、負荷回路から第１のＮチャンネル型ＭＯＳトランジスタに流れる電流は抵抗によって制限される。これにより、第１のＮチャンネル型ＭＯＳトランジスタの消費電流は減少する。
【００２５】
また、第２のＰチャンネル型ＭＯＳトランジスタを設けたものにおいては、入力信号がハイレベルからローレベルに変化すると、出力信号がローレベルからハイレベルに変化するまでは第２のＰチャンネル型ＭＯＳトランジスタがオン状態であるため、電源から第１のＰチャンネル型ＭＯＳトランジスタに流れる電流は増加する。これにより、出力信号のハイレベルからローレベルへの変化は加速される。
【００２６】
また、出力信号がハイレベルのときには、第２のＰチャンネル型ＭＯＳトランジスタがオフ状態であるため、電源から第１のＰチャンネル型ＭＯＳトランジスタに流れる電流は抵抗によって制限される。これにより、第１のＰチャンネル型ＭＯＳトランジスタの消費電流は減少する。
【発明の効果】
【００２７】
本発明によれば、出力信号を高速に状態変化させる動作を安定して行うことができるとともに消費電力を低減することができる効果がある。
【発明を実施するための最良の形態】
【００２８】
本実施形態のＣＭＯＳ回路１の構成について説明する。
【００２９】
図１は、本実施形態のＣＭＯＳ回路１の一構成例を示す回路図である。
【００３０】
ＣＭＯＳ回路１は、図１に示すように、インバータ回路１１と、Ｎチャンネル型ＭＯＳトランジスタＱ３およびＱ４と、Ｎチャンネル型ＭＯＳトランジスタＱ５およびＱ６とを有する。なお、ＣＭＯＳ回路１には、入力信号が入力される入力端子１００、および出力信号が出力される出力端子１０１が備えられている。また、出力端子１０１には、負荷回路１０４が接続されている。
【００３１】
インバータ回路１１は、Ｐチャンネル型ＭＯＳトランジスタＱ１とＮチャンネル型ＭＯＳトランジスタＱ２とを有する。Ｐチャンネル型ＭＯＳトランジスタＱ１とＮチャンネル型ＭＯＳトランジスタＱ２は、ゲートとドレインが入力端子１００と出力端子１０１に共通にそれぞれ接続されている。
【００３２】
Ｎチャンネル型ＭＯＳトランジスタＱ３およびＱ４は、ドレインがＮチャンネル型ＭＯＳトランジスタＱ２のソースに共通に接続されている。また、ソースは共通に接地されている。そして、Ｎチャンネル型ＭＯＳトランジスタＱ４のゲートは、出力端子１０１に接続されている。また、Ｎチャンネル型ＭＯＳトランジスタＱ３のゲートは、電源を供給する電源端子１０３に接続されている。すなわち、Ｎチャンネル型ＭＯＳトランジスタＱ３は常時オン状態であるため、抵抗素子となる。
【００３３】
Ｐチャンネル型ＭＯＳトランジスタＱ５およびＱ６は、電源を供給する電源端子１０２にソースが共通に接続されている。また、ドレインがＰチャンネル型ＭＯＳトランジスタＱ１のソースに共通に接続されている。Ｐチャンネル型ＭＯＳトランジスタＱ６のゲートは出力端子１０１に接続されている。また、Ｐチャンネル型ＭＯＳトランジスタＱ５のゲートは接地されている。すなわち、Ｐチャンネル型ＭＯＳトランジスタＱ５は常時オン状態であるため、抵抗素子となる。
【００３４】
次に、本実施形態のＣＭＯＳ回路１の動作について説明する。
【００３５】
図２は、ＣＭＯＳ回路１の一動作例を示すタイミングチャートである。
【００３６】
ｔ１およびｔ７は、入力信号がローレベルからハイレベルに変化するタイミングを示す。
【００３７】
ｔ２は、Ｎチャンネル型ＭＯＳトランジスタＱ２がオン動作、Ｐチャンネル型ＭＯＳトランジスタがオフ動作をそれぞれ開始するタイミングを示す。このとき、Ｎチャンネル型ＭＯＳトランジスタＱ４はオン状態、Ｐチャンネル型ＭＯＳトランジスタＱ６はオフ状態である。
【００３８】
ｔ３は、Ｎチャンネル型ＭＯＳトランジスタＱ４がオフ動作、Ｐチャンネル型ＭＯＳトランジスタＱ６がオン動作をそれぞれ開始するタイミングを示す。このとき、Ｐチャンネル型ＭＯＳトランジスタＱ１はオフ状態、Ｎチャンネル型ＭＯＳトランジスタＱ２はオン状態である。
【００３９】
ｔ４は、入力信号がハイレベルからローレベルに変化するタイミングを示す。
【００４０】
ｔ５は、Ｐチャンネル型ＭＯＳトランジスタＱ１がオン動作、Ｎチャンネル型ＭＯＳトランジスタＱ２がオフ動作を開始するタイミングを示す。このとき、Ｎチャンネル型ＭＯＳトランジスタＱ４はオフ状態、Ｐチャンネル型ＭＯＳトランジスタＱ６は、オン状態である。
【００４１】
ｔ６は、Ｎチャンネル型ＭＯＳトランジスタＱ４はオン動作、Ｐチャンネル型ＭＯＳトランジスタＱ６はオフ動作を開始するタイミングを示す。このとき、Ｐチャンネル型ＭＯＳトランジスタＱ１はオン状態、Ｎチャンネル型ＭＯＳトランジスタＱ２はオフ状態である。
【００４２】
ｔ１からｔ３までの期間は、Ｎチャンネル型ＭＯＳトランジスタＱ４がオン状態である。そのため、出力信号がハイレベルからローレベルに変化する際、入力信号のローレベルからハイレベルへの変化に対する時間的な遅れ（ｔ１からｔ２までの時間）に影響を受けることなく負荷回路１０４からＮチャンネル型ＭＯＳトランジスタＱ２に流れる電流は増加する。これにより、出力信号のハイレベルからローレベルへの変化は加速される。
【００４３】
タイミングｔ３からｔ５までの期間は、Ｎチャンネル型ＭＯＳトランジスタＱ４がオフ状態である。そのため、負荷回路１０４からＮチャンネル型ＭＯＳトランジスタＱ２に流れる電流は、抵抗素子であるＮチャンネル型ＭＯＳトランジスタＱ３によって制限される。これにより、Ｎチャンネル型ＭＯＳトランジスタＱ２の消費電流が減少するため、インバータ回路１１の消費電力は低減する。
【００４４】
タイミングｔ５からｔ６までの期間は、Ｐチャンネル型ＭＯＳトランジスタＱ６がオン状態である。そのため、出力信号がローレベルからハイレベルへ変化する際、入力信号のハイレベルからローレベルへの変化に対する時間的な遅れ（ｔ４からｔ５までの期間）に影響を受けることなく、電源からＰチャンネル型ＭＯＳトランジスタＱ１に流れる電流は増加する。これにより、出力信号のローレベルからハイレベルへの変化は加速される。
【００４５】
タイミングｔ６からｔ７までの期間は、Ｐチャンネル型ＭＯＳトランジスタＱ６がオフ状態である。そのため、電源からＰチャンネル型ＭＯＳトランジスタＱ１に流れる電流は、抵抗素子であるＰチャンネル型ＭＯＳトランジスタＱ５によって制限される。これにより、Ｐチャンネル型ＭＯＳトランジスタＱ１の消費電流が減少するため、インバータ回路１１の消費電力は低減する。
【００４６】
本実施形態では、出力端子１０１が負荷回路１０４に接続された状態で入力信号がローレベルからハイレベルに変化すると、出力信号がハイレベルからローレベルに変化するまではＮチャンネル型ＭＯＳトランジスタＱ４がオン状態であるため、負荷回路からＮチャンネル型ＭＯＳトランジスタＱ２に流れる電流は増加する。これにより、出力信号のローレベルからハイレベルへの変化は加速される。
【００４７】
また、出力信号がローレベルのときには、Ｎチャンネル型ＭＯＳトランジスタＱ４がオフ状態であるため、負荷回路１０４から第１のＮチャンネル型ＭＯＳトランジスタに流れる電流は抵抗素子であるＮチャンネル型ＭＯＳトランジスタＱ３によって制限される。これにより、Ｎチャンネル型ＭＯＳトランジスタＱ２の消費電流は減少する。
【００４８】
また、本実施形態では、入力信号がハイレベルからローレベルに変化すると、出力信号がローレベルからハイレベルに変化するまではＰチャンネル型ＭＯＳトランジスタＱ６がオン状態であるため、電源からＰチャンネル型ＭＯＳトランジスタＱ１に流れる電流は増加する。これにより、出力信号のハイレベルからローレベルへの変化は加速される。
【００４９】
また、出力信号がハイレベルのときには、Ｐチャンネル型ＭＯＳトランジスタＱ６がオフ状態であるため、電源からＰチャンネル型ＭＯＳトランジスタＱ１に流れる電流は抵抗素子であるＰチャンネル型ＭＯＳトランジスタＱ５によって制限される。これにより、第Ｐチャンネル型ＭＯＳトランジスタＱ１の消費電流は減少する。
【００５０】
本実施形態によれば、出力信号のハイレベルまたはローレベルへの状態変化は、入力信号の状態変化との間に生じる時間的な遅れに影響を受けることなくＮチャンネル型ＭＯＳトランジスタＱ２またはＰチャンネル型ＭＯＳトランジスタＱ１に流れる電流の増加にともない加速される。このため、出力信号を高速に状態変化させる動作を安定して行うことが可能となる。
【００５１】
また、出力信号がハイレベルまたはローレベルの状態のとき、Ｎチャンネル型ＭＯＳトランジスタＱ２またはＰチャンネル型ＭＯＳトランジスタＱ１に流れる電流は抵抗素子によって制限される。これにより、Ｎチャンネル型ＭＯＳトランジスタＱ２またはＰチャンネル型ＭＯＳトランジスタＱ１は消費電流が減少するため、消費電力を低減することが可能となる。
【００５２】
なお、ＣＭＯＳ回路の出力信号は、入力信号を反転させた信号に限定されるものでなく、例えば入力信号を増幅させた信号とすることにしてもよい。
【００５３】
図３は、入力信号を増幅した信号を出力するＣＭＯＳ回路の一構成例を示す回路図である。
【００５４】
ＣＭＯＳ回路２は、図３に示すように、上述したＣＭＯＳ回路１と、バッファ回路１２とを有する。なお、ＣＭＯＳ回路２の入力信号はＣＭＯＳ回路１の入力端子１００に入力される。一方、ＣＭＯＳ回路２の出力信号は出力端子１０５から出力される。また、出力端子１０５には負荷回路１０７が接続されている。
【００５５】
バッファ回路１２は、Ｐチャンネル型ＭＯＳトランジスタＱ７と、Ｎチャンネル型ＭＯＳトランジスタＱ８とを有する。
【００５６】
Ｐチャンネル型ＭＯＳトランジスタＱ７およびＮチャンネル型ＭＯＳトランジスタＱ８は、ゲートがＣＭＯＳ回路１の出力端子１０１に共通に接続されている。また、ドレインが出力端子１０５に共通に接続されている。そして、Ｐチャンネル型ＭＯＳトランジスタＱ７のソースは、電源を供給する電源端子１０６に接続されている。一方、Ｎチャンネル型ＭＯＳトランジスタＱ８のソースは接地されている。
【００５７】
ＣＭＯＳ回路２において、入力信号がハイレベルの場合、バッファ回路１２に入力される信号（内部信号）はローレベルであるため、Ｐチャンネル型ＭＯＳトランジスタＱ７がオン状態、Ｎチャンネル型ＭＯＳトランジスタＱ８がオフ状態となる。このとき、電源からＰチャンネル型ＭＯＳトランジスタＱ７に電流が流れて、出力信号はハイレベルとなる。
【００５８】
一方、入力信号がローレベルの場合、内部信号がハイレベルであるため、Ｐチャンネル型ＭＯＳトランジスタＱ７がオフ状態、Ｎチャンネル型ＭＯＳトランジスタＱ８がオン状態となる。このとき、負荷回路１０７からＮチャンネル型ＭＯＳトランジスタＱ８に電流が流れて、出力信号はローレベルとなる。
【００５９】
ＣＭＯＳ回路２では、Ｎ型ＭＯＳトランジスタＱ４およびＰ型ＭＯＳトランジスタＱ６は、内部信号によって制御される。そのため、内部信号のローレベルまたはハイレベルへの状態変化は、入力信号の状態変化との間に生じる時間的な遅れに影響を受けることなくＰ型ＭＯＳトランジスタＱ１またはＮ型ＭＯＳトランジスタＱ２に流れる電流の増加に伴い加速される。内部信号の状態変化が高速に行われると、内部信号の状態変化に対して出力信号が状態変化するまでの時間的な遅れを短縮することが可能となる。
【００６０】
また、ＣＭＯＳ回路２では、内部信号がハイレベルまたはローレベルの状態のとき、Ｎチャンネル型ＭＯＳトランジスタＱ２またはＰチャンネル型ＭＯＳトランジスタＱ１に流れる電流が抵抗素子によって制限される。これにより、第１のＮチャンネル型ＭＯＳトランジスタまたは第１のＰチャンネル型ＭＯＳトランジスタの消費電流が減少するため、消費電力を低減することが可能となる。
【図面の簡単な説明】
【００６１】
【図１】本実施形態のＣＭＯＳ回路１の一構成例を示す回路図である。
【図２】ＣＭＯＳ回路１の一動作例を示すタイミングチャートである。
【図３】本実施形態のＣＭＯＳ回路２の一構成例を示す回路図である。
【図４】ＣＭＯＳ回路で構成されたインバータ回路の一例を示す回路図である。
【図５】特許文献１に記載のＣＭＯＳ回路を示す回路図である。
【符号の説明】
【００６２】
１、２  ＣＭＯＳ回路
１０    電圧制御回路
１１    インバータ回路
１２    バッファ回路
【図１】
2008219249.tif 000003
【図２】
2008219249.tif 000004
【図３】
2008219249.tif 000005
【図４】
2008219249.tif 000006
【図５】
2008219249.tif 000007