(57)【要約】【課題】ＰＭＯＳトランジスタのチャネル領域に圧縮応力を働かせる処理を行う工程でマスクを形成する必要がない半導体装置の製造方法を得ること。【解決手段】ＰＭＯＳトランジスタ形成領域ＲPMOS上とＮＭＯＳトランジスタ形成領域ＲNMOS上のゲート電極の線幅方向の両側側面にエクステンション部２３，３３が形成されたシリコン基板１０の表面に、ＮＭＯＳトランジスタ形成領域ＲNMOSの方がＰＭＯＳトランジスタ形成領域ＲPMOSよりも厚くなるように酸化膜を形成する工程と、ＰＭＯＳトランジスタ形成領域ＲPMOSのみシリコン基板１０が露出するようにＰＭＯＳトランジスタ形成領域ＲPMOSとＮＭＯＳトランジスタ形成領域ＲNMOSの酸化膜を除去する工程と、ＰＭＯＳトランジスタ形成領域ＲPMOSで露出したシリコン基板１０の表面を所定の深さまでエッチングして凹部を形成する工程と、凹部にＳｉＧｅ層を選択エピタキシャル成長させる工程と、を含む。【選択図】        図１
2008004698.tif 000002
【特許請求の範囲】
【請求項１】
Ｐ型不純物が拡散されたＳｉＧｅを含む層から構成されるソース／ドレイン領域を有するＰチャネル型電界効果型トランジスタ（以下、ＰＭＯＳトランジスタという）と、Ｎ型不純物が拡散されたソース／ドレイン領域とゲート電極の上部にＳｉＮ層が形成されるＮチャネル型電界効果型トランジスタ（以下、ＮＭＯＳトランジスタという）が同一のシリコン基板上に形成され、前記ＰＭＯＳトランジスタのチャネル領域には圧縮応力を加え、前記ＮＭＯＳトランジスタのチャネル領域には引っ張り応力を加える構造を有する半導体装置の製造方法であって、
Ｎ型ウェルによって構成されるＰＭＯＳトランジスタ形成領域上とＰ型ウェルによって構成されるＮＭＯＳトランジスタ形成領域上のゲート電極の線幅方向の両側側面に、それぞれＰ型とＮ型の不純物拡散層からなるエクステンション部が形成された前記シリコン基板の表面に、ＮＭＯＳトランジスタ形成領域の方がＰＭＯＳトランジスタ形成領域よりも厚くなるように酸化膜を形成する第１の工程と、
前記ＰＭＯＳトランジスタ形成領域のみシリコン基板が露出するように前記ＰＭＯＳトランジスタ形成領域と前記ＮＭＯＳトランジスタ形成領域の前記酸化膜を除去する第２の工程と、
前記ＰＭＯＳトランジスタ形成領域で露出したシリコン基板の表面を所定の深さまでエッチングして凹部を形成する第３の工程と、
前記凹部にＳｉＧｅ層を選択エピタキシャル成長させる第４の工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
Ｐ型不純物が拡散されたＳｉＧｅを含む層から構成されるソース／ドレイン領域を有するＰチャネル型電界効果型トランジスタ（以下、ＰＭＯＳトランジスタという）と、Ｎ型不純物が拡散されたソース／ドレイン領域とゲート電極の上部にＳｉＮ層が形成されるＮチャネル型電界効果型トランジスタ（以下、ＮＭＯＳトランジスタという）が同一のシリコン基板上に形成され、前記ＰＭＯＳトランジスタのチャネル領域には圧縮応力を加え、前記ＮＭＯＳトランジスタのチャネル領域には引っ張り応力を加える構造を有する半導体装置の製造方法であって、
Ｎ型ウェルによって構成されるＰＭＯＳトランジスタ形成領域上とＰ型ウェルによって構成されるＮＭＯＳトランジスタ形成領域上のゲート電極の線幅方向の両側側面に、それぞれＰ型とＮ型の不純物拡散層からなるエクステンション部が形成された前記シリコン基板の表面を、前記ＰＭＯＳトランジスタ形成領域と前記ＮＭＯＳトランジスタ形成領域とで、エッチングレートがほぼ等しくなるように、前記エクステンション部の深さとほぼ等しい深さまでエッチングする第１の工程と、
前記ＮＭＯＳトランジスタ形成領域よりも前記ＰＭＯＳトランジスタ形成領域の方が深い凹部を有するようにエッチングする第２の工程と、
前記ＮＭＯＳトランジスタ形成領域の凹部における上面が前記シリコン基板の表面と同じ高さとなるまで、前記凹部にシリコン層をエピタキシャル成長させる第３の工程と、
前記第３の工程で形成された前記ＰＭＯＳトランジスタ形成領域の凹部のシリコン層上にＳｉＧｅ層をエピタキシャル成長させる第４の工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、歪構造を有するトランジスタからなる半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、電界効果型トランジスタ（以下、ＭＯＳトランジスタという）のチャネル領域に歪を与えることによって、チャネル中のキャリアの移動度と電流の増大を可能にする歪構造を有するＭＯＳトランジスタの開発が活発に行われている。一般的にＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）のチャネル領域には圧縮応力を与え、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）のチャネル領域には引っ張り応力をかけると、ＭＯＳトランジスタの性能が向上する。
【０００３】
図１は、歪構造を有するＣＭＯＳ（Complementary Metal-Oxide Semiconductor）トランジスタの構造を模式的に示す断面図である。このＣＭＯＳトランジスタは、ＰＭＯＳトランジスタ２０とＮＭＯＳトランジスタ３０とを同一のシリコン基板１０上に作りこんだ構造を有する。ＰＭＯＳトランジスタ２０とＮＭＯＳトランジスタ３０は、それぞれシリコン基板１０に形成されたＮ型ウェル２１とＰ型ウェル３１上に、ともにＬＤＤ（Lightly Doped Drain）構造を有するＭＯＳトランジスタとして形成される。このような構造を有する半導体装置において、ＰＭＯＳトランジスタ２０では、そのソース／ドレイン領域２２をＳｉＧｅで形成することで、チャネル部分に一軸方向の圧縮応力がかけられる状態となる。また、ＮＭＯＳトランジスタ３０では、そのゲート構造４０Ｎとソース／ドレイン領域３２上にＰ型のＳｉＮ膜５１を堆積させることで、チャネル部分に一軸方向の引っ張り応力がかけられる状態となる（たとえば、非特許文献１参照）。
【０００４】
図４−１〜図４−９は、図１に示される歪構造を有するＣＭＯＳトランジスタの製造方法の従来例を模式的に示す断面図である。まず、素子形成領域を局所的に露出させるように所定のパターンの素子分離絶縁膜１１をＬＯＣＯＳ（Local Oxidation of Silicon）法やＳＴＩ（Shallow Trench Isolation）法などによって形成し、シリコン基板１０のＰＭＯＳトランジスタ形成領域ＲPMOSにＮ型ウェル２１を形成し、ＮＭＯＳトランジスタ形成領域ＲNMOSにＰ型ウェル３１を形成する。このシリコン基板１０上の全面にゲート絶縁膜の基となる第１の絶縁膜４１を形成し、その上にさらにＳｉまたはＳｉを含む電極材料層（以下、ポリシリコン層という）と後の工程でＳｉＧｅを堆積する際のゲート電極に対するマスクとなるシリコン酸化膜やシリコン窒化膜などの絶縁層をそれぞれ所定の厚さ堆積する。その後、ポリシリコン層と絶縁層を所定の形状にエッチングして、ＰＭＯＳトランジスタ形成領域ＲPMOSにはゲート電極４２Ｐとマスク５２からなる積層体を形成し、ＮＭＯＳトランジスタ形成領域ＲNMOSにはゲート電極４２Ｎとマスク５２からなる積層体を形成する（図４−１）。
【０００５】
ついで、これらの積層体が形成された第１の絶縁膜４１上にオフセットスペーサ膜形成用の第２の絶縁膜４３を堆積する（図４−２）。その後、上記積層体の線幅方向両側部分にのみ第２の絶縁膜４３を残すようにエッチングしてオフセットスペーサ膜４３Ｐ，４３Ｎを形成する。このとき、第１の絶縁膜４１も同時にエッチングし、ＰＭＯＳトランジスタ形成領域ＲPMOSとＮＭＯＳトランジスタ形成領域ＲNMOSにおけるシリコン基板１０表面を露出させる。これにより、ゲート電極４２Ｐ，４２Ｎの下にゲート絶縁膜４１Ｐ，４１Ｎが形成される。ついで、オフセットスペーサ膜４３Ｐ，４３Ｎが形成されたゲート絶縁膜４１Ｐ，４１Ｎとゲート電極４２Ｐ，４２Ｎの積層体および図示しないフォトレジストをマスクとして、所望の領域に対して、イオン注入により、ＰＭＯＳトランジスタ形成領域ＲPMOSとＮＭＯＳトランジスタ形成領域ＲNMOSに、それぞれアクセプタとドナーとなる不純物を導入した拡散層からなるエクステンション部２３，３３を形成する（図４−３）。ついで、シリコン基板１０上の全面に、所定の厚さの酸化膜４４−１と窒化膜４４−２を順に堆積し（図４−４）、オフセットスペーサ膜４３Ｐ，４３Ｎが形成されたゲート電極４２Ｐ，４２Ｎの線幅方向両側部分にのみ酸化膜４４−１と窒化膜４４−２との積層膜が残るようにエッチングを行い、ＬＤＤスペーサ膜４４Ｐ，４４Ｎを形成する（図４−５）。
【０００６】
ついで、シリコン基板１０上の全面にシリコン酸化膜などの第３の絶縁膜５３を堆積し、その上にレジスト５４を塗布する。フォトリソグラフィ技術によって、ＮＭＯＳトランジスタ形成領域ＲNMOSがマスクされるようにレジスト５４をパターニングする（図４−６）。このレジスト５４をマスクとして、ＰＭＯＳトランジスタ形成領域ＲPMOSの第３の絶縁膜５３を異方性エッチングで除去した後、さらに等方性エッチングでシリコン基板１０をエッチングして、ソース／ドレイン領域に対応する領域を除去して凹部６１を形成する（図４−７）。または、図示しないが、第３の絶縁膜５３を異方性エッチングで除去し、所望の箇所でシリコン基板１０を露出させた後、レジスト５４を除去し、続けて等方性エッチングを行ってシリコン基板１０に凹部６１を形成してもよい。
【０００７】
ついで、レジスト５４を除去して洗浄を行った後、ＰＭＯＳトランジスタ形成領域ＲPMOSに形成された凹部６１にＳｉＧｅなどの基板を構成するシリコンよりも格子定数の大きい材料を用いて選択エピタキシャル成長を行う（図４−８）。続けて、ゲート電極４２Ｐ，４２Ｎの上部やＮＭＯＳトランジスタ形成領域ＲNMOSのシリコン基板１０表面を露出させるために、ＨＦなどでエッチングを行ってマスク５２や第３の絶縁膜５３などを除去する（図４−９）。その後、従来公知の方法で、ＰＭＯＳトランジスタ形成領域ＲPMOSとＮＭＯＳトランジスタ形成領域ＲNMOSのそれぞれにアクセプタとドナーとなる不純物を高濃度で導入した高濃度拡散層からなるソース／ドレイン領域２２，３２を形成し、ゲート電極４２Ｐ，４２Ｎとソース／ドレイン領域２２，３２のシリサイド化を行う。そして、ＮＭＯＳトランジスタ形成領域ＲNMOSにＰ型ＳｉＮ膜５１を形成することによって、図１に示されるＣＭＯＳトランジスタが得られる。
【０００８】
【非特許文献１】T. Ghani et al., "A 90nm High Volume Manufacturing Logic Technology Featuring Novel 45nm Gate Length Strained Silicon CMOS Transistors", IEDM Technical Digest, p.978 (2003)
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述したように、従来の歪構造を有するＣＭＯＳトランジスタの製造方法では、ＰＭＯＳトランジスタ２０とＮＭＯＳトランジスタ３０でそれぞれ圧縮応力と引っ張り応力を働かせるようにするための工程が複雑であり、ＰＭＯＳトランジスタ形成領域ＲPMOSとＮＭＯＳトランジスタ形成領域ＲNMOSにフォトリソグラフィによってマスクを形成する必要があるという問題点があった。
【００１０】
この発明は、上記に鑑みてなされたもので、チャネル領域に圧縮応力を働かせるＰＭＯＳトランジスタとチャネル領域に圧縮応力を働かせるＮＭＯＳトランジスタとを同一半導体基板上に備える半導体装置の製造方法において、ＰＭＯＳトランジスタのチャネル領域に圧縮応力を働かせるための処理を行う工程においてマスクを形成する必要がない半導体装置の製造方法を得ることを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、この発明にかかる半導体装置の製造方法は、Ｐ型不純物が拡散されたＳｉＧｅを含む層から構成されるソース／ドレイン領域を有するＰチャネル型電界効果型トランジスタ（以下、ＰＭＯＳトランジスタという）と、Ｎ型不純物が拡散されたソース／ドレイン領域とゲート電極の上部にＳｉＮ層が形成されるＮチャネル型電界効果型トランジスタ（以下、ＮＭＯＳトランジスタという）が同一のシリコン基板上に形成され、前記ＰＭＯＳトランジスタのチャネル領域には圧縮応力を加え、前記ＮＭＯＳトランジスタのチャネル領域には引っ張り応力を加える構造を有する半導体装置の製造方法であって、Ｎ型ウェルによって構成されるＰＭＯＳトランジスタ形成領域上とＰ型ウェルによって構成されるＮＭＯＳトランジスタ形成領域上のゲート電極の線幅方向の両側側面に、それぞれＰ型とＮ型の不純物拡散層からなるエクステンション部が形成された前記シリコン基板の表面に、ＮＭＯＳトランジスタ形成領域の方がＰＭＯＳトランジスタ形成領域よりも厚くなるように酸化膜を形成する第１の工程と、前記ＰＭＯＳトランジスタ形成領域のみシリコン基板が露出するように前記ＰＭＯＳトランジスタ形成領域と前記ＮＭＯＳトランジスタ形成領域の前記酸化膜を除去する第２の工程と、前記ＰＭＯＳトランジスタ形成領域で露出したシリコン基板の表面を所定の深さまでエッチングして凹部を形成する第３の工程と、前記凹部にＳｉＧｅ層を選択エピタキシャル成長させる第４の工程と、を含むことを特徴とする。
【発明の効果】
【００１２】
この発明によれば、ＰＭＯＳトランジスタとＮＭＯＳトランジスタにそれぞれ圧縮応力と引っ張り応力を働かせるための処理を行う工程において、マスクをかけずに、自己整合的にリセスの有無などのＰＭＯＳトランジスタの構造とＮＭＯＳトランジスタの構造とを作り分けることができるので、マスク枚数を削減することができる。その結果、工程数を増加させずに、高性能なＣＭＯＳトランジスタを有する半導体装置を製造することができるという効果を有する。
【発明を実施するための最良の形態】
【００１３】
以下に添付図面を参照して、この発明にかかる半導体装置の製造方法の好適な実施の形態を詳細に説明する。なお、これらの実施の形態によりこの発明が限定されるものではない。また、以下の実施の形態で用いられる半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。
【００１４】
実施の形態１．
図１は、この発明が適用される歪構造を有する半導体装置の構造を模式的に示す断面図である。この半導体装置は、シリコン基板１０（半導体基板）上にＰＭＯＳトランジスタ２０とＮＭＯＳトランジスタ３０を組み合わせて回路を構成したＣＭＯＳトランジスタを備える場合を示している。
【００１５】
たとえばＰ型シリコン基板１０上の所定の位置には、Ｎ型ウェル２１とＰ型ウェル３１が形成され、Ｎ型ウェル２１上にＰＭＯＳトランジスタ２０が形成され、Ｐ型ウェル３１上にＮＭＯＳトランジスタ３０が形成される。以下では、ＰＭＯＳトランジスタ２０が形成される領域をＰＭＯＳトランジスタ形成領域ＲPMOSといい、ＮＭＯＳトランジスタ３０が形成される領域をＮＭＯＳトランジスタ形成領域ＲNMOSという。ＰＭＯＳトランジスタ形成領域ＲPMOSとＮＭＯＳトランジスタ形成領域ＲNMOSのそれぞれは、シリコン基板１０の上層部に形成された素子分離絶縁膜１１によって素子分離される。
【００１６】
ＰＭＯＳトランジスタ形成領域ＲPMOSのＮ型ウェル２１の表面上の所定の位置には、ゲート絶縁膜４１ＰとＣｏやＮｉなどのシリサイド膜からなるゲート電極４２Ｐと、ゲート絶縁膜４１Ｐとゲート電極４２Ｐの線幅方向の両側面に形成されるオフセットスペーサ膜４３Ｐと、このオフセットスペーサ膜４３Ｐの線幅方向側面に形成される酸化膜４４Ｐ−１と窒化膜４４Ｐ−２の２層膜からなるＬＤＤスペーサ膜４４Ｐと、を有するゲート構造４０Ｐが形成されている。
【００１７】
また、このゲート構造４０Ｐを挟んだシリコン基板１０の上層部であり、ほぼソース／ドレイン領域２２に対応する領域には、シリコン基板１０を構成するシリコンよりも格子定数の大きいＳｉＧｅ膜が選択エピタキシャル成長によって形成され、そのＳｉＧｅ膜の表面側はＣｏやＮｉなどでシリサイド化されている。この表面がシリサイド化されたＳｉＧｅ膜の所定の領域にはＰ型不純物が高濃度に拡散されたＰ型不純物高濃度拡散層からなるソース／ドレイン領域２２が形成される。さらに、ソース／ドレイン領域２２のチャネル領域側の端部には、Ｐ型不純物拡散領域からなるエクステンション部２３が形成されており、ＬＤＤ構造を有するＰＭＯＳトランジスタ２０となっている。
【００１８】
このＰＭＯＳトランジスタ２０において、ソース／ドレイン領域２２を構成するＳｉＧｅ膜がゲート構造４０Ｐ下のチャネル領域に対して一軸性の圧縮応力を与え、チャネル中のキャリアの移動度と電流の増大を可能にする。
【００１９】
ＮＭＯＳトランジスタ形成領域ＲNMOSのＰ型ウェル３１の表面上の所定の位置には、ゲート絶縁膜４１ＮとＣｏやＮｉなどのシリサイド膜からなるゲート電極４２Ｎと、ゲート絶縁膜４１Ｎとゲート電極４２Ｎの線幅方向の両側面に形成されるオフセットスペーサ膜４３Ｎと、このオフセットスペーサ膜４３Ｎの線幅方向側面に形成される酸化膜４４Ｎ−１と窒化膜４４Ｎ−２の２層膜からなるＬＤＤスペーサ膜４４Ｎと、を有するゲート構造４０Ｎが形成されている。
【００２０】
また、このゲート構造４０Ｎを挟んだシリコン基板１０の上層部は、ＣｏやＮｉなどでシリサイド化されている。このシリサイド化されたシリコン基板１０の表面の所定の領域には、Ｎ型不純物が高濃度に拡散されたＮ型不純物高濃度拡散層からなるソース／ドレイン領域３２が形成される。このソース／ドレイン領域３２のチャネル領域側の端部には、Ｎ型不純物拡散領域からなるエクステンション部３３が形成されており、ＬＤＤ構造を有するＮＭＯＳトランジスタ３０が形成されている。さらに、ゲート構造４０Ｎとソース／ドレイン領域３２が形成されたＮＭＯＳトランジスタ形成領域ＲNMOS上には、Ｐ型のＳｉＮ膜５１が形成されている。
【００２１】
このＮＭＯＳトランジスタ３０において、ＮＭＯＳトランジスタ形成領域ＲNMOS上に形成されたＰ型のＳｉＮ膜５１が、ゲート構造４０Ｎ下のチャネル領域に対して一軸性の引っ張り応力を与え、チャネル中のキャリアの移動度と電流の増大を可能にする。
【００２２】
つぎに、このような歪構造を有する半導体装置の製造方法について説明する。図２−１〜図２−４は、この発明にかかる半導体装置の製造方法の実施の形態１の手順の一例を模式的に示す断面図である。まず、背景技術の図４−１〜図４−５で説明したように、Ｐ型などのシリコン基板１０上のＰＭＯＳトランジスタ形成領域ＲPMOS上とＮＭＯＳトランジスタ形成領域ＲNMOS上の所定の位置に、所定の形状にエッチングされたゲート絶縁膜４１Ｐ，４１Ｎ、ゲート電極４２Ｐ，４２Ｎおよびシリコン酸化物などの絶縁材料からなるマスク５２からなる積層体と、この積層体の線幅方向の両側面に形成されるオフセットスペーサ膜４３Ｐ，４３Ｎと、このオフセットスペーサ膜４３Ｐ，４３Ｎの線幅方向側面に形成される酸化膜４４Ｐ−１，４４Ｎ−１と窒化膜４４Ｐ−２，４４Ｎ−２の２層膜からなるＬＤＤスペーサ膜４４Ｐ，４４Ｎと、からなるゲート構造体５０Ｐ，５０Ｎを形成する。
【００２３】
ついで、シリコン基板１０の表面をプラズマを用いて酸化処理を行い、ＰＭＯＳトランジスタ形成領域ＲPMOSとＮＭＯＳトランジスタ形成領域ＲNMOSのシリコン基板１０の表面（エクステンション部２３，３３が形成された領域の表面）に酸化膜７１Ｐ，７１Ｎを形成する（図２−１）。このとき、ＰＭＯＳトランジスタ形成領域ＲPMOSに形成される酸化膜の厚さｔｐよりもＮＭＯＳトランジスタ形成領域ＲNMOSに形成される酸化膜の厚さｔｎの方が厚くなる。これは、ＰＭＯＳトランジスタ形成領域ＲPMOSを構成するＮ型ウェル上のＰ型エクステンション領域とＮＭＯＳトランジスタ形成領域ＲNMOSを構成するＰ型ウェル上のＮ型エクステンション領域のＮ型Ｐ型の極性の違いなどによって、形成される酸化膜７１Ｐ，７１Ｎの厚さに違いが生じるためである。たとえば、誘導結合型ダウンフロー装置を用いて、Ｏ2ガスの流量を３ｓｌｍとし、圧力を２００Ｐａとし、ＲＦ電力を２，０００Ｗとし、ステージ温度を２５０℃として１分間処理した場合には、ＰＭＯＳトランジスタ形成領域ＲPMOSにおけるＰ型エクステンション領域の酸化膜厚ｔｐは約２ｎｍとなり、ＮＭＯＳトランジスタ形成領域ＲNMOSにおけるＮ型エクステンション領域の酸化膜厚ｔｎは約５ｎｍとなる。
【００２４】
ついで、プラズマエッチング処理装置を用いて、ＰＭＯＳトランジスタ形成領域ＲPMOSに形成された酸化膜７１Ｐの厚さｔｐに相当する量のエッチング処理を、シリコン基板１０表面の全面に渡って行う。上記の例の場合には、ＰＭＯＳトランジスタ形成領域ＲPMOSに形成された酸化膜厚ｔｐは約２ｎｍであるので、２ｎｍのエッチング処理を行う。たとえば、マイクロ波放電ダウンフロー型のエッチング装置を用いる場合、ＳＦ6ガス流量を５０ｓｃｃｍとし、圧力を２５Ｐａとし、マイクロ波電力を５００Ｗとするエッチング条件では、５秒間のエッチングを必要とする。これにより、ＰＭＯＳトランジスタ形成領域ＲPMOSでもＮＭＯＳトランジスタ形成領域ＲNMOSでも、ともにシリコン基板１０上の酸化膜７１Ｐ，７１Ｎがエッチングされる。しかし、ＰＭＯＳトランジスタ形成領域ＲPMOSに形成された酸化膜７１Ｐを除去する条件でエッチング処理を行っているので、ＰＭＯＳトランジスタ形成領域ＲPMOSのシリコン基板１０上の酸化膜７１Ｐは除去されてシリコン基板１０の表面が露出する状態となり、ＮＭＯＳトランジスタ形成領域ＲNMOSのシリコン基板１０上の酸化膜７１Ｎは一部が除去されるが、酸化膜７１Ｎの膜厚ｔｎがＰＭＯＳトランジスタ形成領域ＲPMOSに形成された酸化膜７１Ｐの膜厚ｔｐよりも厚いので、その差の分（＝ｔｎ−ｔｐ）の酸化膜７１Ｎがシリコン基板１０上に被覆されたままの状態となる。なお、上述したように、エッチング条件は、ＮＭＯＳトランジスタ形成領域ＲNMOSの酸化膜７１Ｎが全てエッチングされてしまうような条件であってはいけない。
【００２５】
引き続き、ＰＭＯＳトランジスタ形成領域ＲPMOSではシリコン基板１０表面が露出し、ＮＭＯＳトランジスタ形成領域ＲNMOSではシリコン基板１０の表面が酸化膜７１Ｎに覆われた状態のシリコン基板１０を、プラズマエッチング処理装置を用いて、ＰＭＯＳトランジスタ形成領域ＲPMOSのシリコン基板１０の表面が露出した部分をエッチングして、ＰＭＯＳトランジスタ形成領域ＲPMOSのソース／ドレイン領域が形成される領域に凹部７２を形成する（図２−２）。たとえば、マイクロ波放電ダウンフロー型エッチング装置を用いる場合でＳＦ6／ＣＦ4／Ｏ2の流量を５０／５０／５ｓｃｃｍとし、圧力を４０Ｐａとし、マイクロ波電力を１，２００Ｗとするエッチング条件では、１０秒間のエッチングによってシリコン基板１０が２０ｎｍほどエッチングされる。これにより、ＰＭＯＳトランジスタ形成領域ＲPMOSのみに凹部７２を形成することが可能となる。なお、この場合には、対酸化膜選択比が２０程度でシリコンエッチングが可能な条件でエッチングを行っている。
【００２６】
ついで、ＰＭＯＳトランジスタ形成領域ＲPMOSに形成された凹部７２にＳｉＧｅなどの基板を構成するシリコンよりも格子定数の大きい材料を用いて選択エピタキシャル成長を行って、ＳｉＧｅ層２２ａを形成する（図２−３）。続けて、ゲート電極４２Ｐ，４２Ｎの上部やＮＭＯＳトランジスタ形成領域ＲNMOSのシリコン基板１０表面を露出させるために、ＨＦなどでエッチングを行ってマスク５２や酸化膜７１Ｎを除去する（図２−４）。その後、従来公知の方法で、ＰＭＯＳトランジスタ形成領域ＲPMOS上とＮＭＯＳトランジスタ形成領域ＲNMOS上のゲート構造４０Ｐ，４０Ｎを挟んだ両側に、それぞれアクセプタとドナーとなる不純物を高濃度で導入した高濃度拡散層からなるソース／ドレイン領域２２，３２を形成し、ゲート電極４２Ｐ，４２Ｎとソース／ドレイン領域２２，３２のシリサイド化を行う。そして、ＮＭＯＳトランジスタ形成領域ＲNMOSにＰ型ＳｉＮ膜５１を形成することによって、図１に示される歪構造を有するＰＭＯＳトランジスタ２０とＮＭＯＳトランジスタ３０からなる半導体装置が得られる。
【００２７】
この実施の形態１によれば、自己整合的にＰＭＯＳトランジスタに対して圧縮応力を効果的にかける構造が、マスクを追加することなく形成することができるという効果を有する。また、後の工程でＮＭＯＳトランジスタ形成領域ＲNMOS上にＰ型のＳｉＮ膜５１を形成することによって、チャネル領域に圧縮応力が与えられるＰＭＯＳトランジスタ２０と、チャネル領域に引っ張り応力が与えられるＮＭＯＳトランジスタ３０とを同一の半導体基板上に形成することができる。
【００２８】
実施の形態２．
図３−１〜図３−６は、この発明にかかる半導体装置の製造方法の実施の形態２の手順の一例を模式的に示す断面図である。まず、背景技術の図４−１〜図４−５で説明したように、Ｐ型などのシリコン基板１０上のＰＭＯＳトランジスタ形成領域ＲPMOS上とＮＭＯＳトランジスタ形成領域ＲNMOS上の所定の位置に、所定の形状にエッチングされたゲート絶縁膜４１Ｐ，４１Ｎ、ゲート電極４２Ｐ，４２Ｎおよびシリコン酸化物などの絶縁材料からなるマスク５２によって構成される積層体と、この積層体の線幅方向の両側側面に形成されるオフセットスペーサ膜４３Ｐ，４３Ｎと、このオフセットスペーサ膜４３Ｐ，４３Ｎの線幅方向側面に形成される酸化膜４４Ｐ−１，４４Ｎ−１と窒化膜４４Ｐ−２，４４Ｎ−２の２層膜からなるＬＤＤスペーサ膜４４Ｐ，４４Ｎと、からなるゲート構造体５０Ｐ，５０Ｎを形成する。
【００２９】
ついで、Ｎ型シリコン（ＰＭＯＳトランジスタ形成領域ＲPMOSを構成するＮ型ウェル２１）とＰ型シリコン（ＮＭＯＳトランジスタ形成領域ＲNMOSを構成するＰ型ウェル３１）とでエッチングレートの差が出にくいＣＦ4ガスなどのエッチングガスを用いて、エクステンション部２３，３３の深さに相当する深さまでエッチングする（図３−１）。エッチングする深さとしては、たとえば４５ｎｍ世代の半導体装置では、１０〜２０ｎｍ程度となる。これにより、ＰＭＯＳトランジスタ形成領域ＲPMOSとＮＭＯＳトランジスタ形成領域ＲNMOSのシリコン基板１０が露出されている箇所がエッチングされ、ほぼ同じ深さの凹部８１Ｐ，８１Ｎが形成される。
【００３０】
ついで、Ｐ型シリコンよりもＮ型シリコンの方がエッチングレートが大きくなるＣｌ2ガスなどのエッチングガスを用いて、シリコン基板１０を異方性エッチングしてさらに深い凹部８１Ｐ，８１Ｎを形成する（図３−２）。エッチング量は、ＰＭＯＳトランジスタ形成領域ＲPMOSで４０ｎｍ相当とする。つまり、このエッチングによって、ＰＭＯＳトランジスタ形成領域ＲPMOSのＮ型ウェル２１では、さらに４０ｎｍ相当エッチングされるが、ＮＭＯＳトランジスタ形成領域ＲNMOSのＰ型ウェル３１では、ＰＭＯＳトランジスタ形成領域ＲPMOSほどエッチングされない。つまり、ＰＭＯＳトランジスタ形成領域ＲPMOSの凹部８１Ｐの深さは、ＮＭＯＳトランジスタ形成領域ＲNMOSの凹部８１Ｎの深さよりも深くなっている。なお、このＮ型ウェル２１とＰ型ウェル３１でのエッチングレートの差は従来から知られているものである。引き続いて、図３−２の異方性エッチング時のダメージによって凹部８１Ｐ，８１Ｎの内面に形成されたダメージ層を、等方性エッチングで除去する（図３−３）。
【００３１】
ついで、ＰＭＯＳトランジスタ形成領域ＲPMOSとＮＭＯＳトランジスタ形成領域ＲNMOSに形成した凹部８１Ｐ，８１Ｎに選択シリコンエピタキシャル成長を行い、シリコン層８２Ｐ，８２Ｎを形成する（図３−４）。この選択シリコンエピタキシャル成長は、ＮＭＯＳトランジスタ形成領域ＲNMOSの凹部８１Ｎに形成されたシリコン層８２Ｎの表面がシリコン基板１０の基板面と同じ高さとなるまで行う。このとき、ＰＭＯＳトランジスタ形成領域ＲPMOSの凹部８１Ｐの方が深いので、選択シリコンエピタキシャル成長を停止した際には、ＰＭＯＳトランジスタ形成領域ＲPMOSには凹部８３が形成されている。
【００３２】
ついで、シリコン基板１０上にシリコンよりも格子定数の大きいＳｉＧｅ膜をエピタキシャル成長させ、ＳｉＧｅ層２２ａ，８４を形成する（図３−５）。ＮＭＯＳトランジスタ形成領域ＲNMOSに形成されるＳｉＧｅ層８４は、シリコン基板１０の基板面よりも上側に形成され、ＰＭＯＳトランジスタ形成領域ＲPMOSに形成されるＳｉＧｅ層２２ａは、シリコン基板１０の基板面よりも下側の凹部８３に形成されるので、ＰＭＯＳトランジスタ形成領域ＲPMOSのチャネル領域にのみ圧縮応力がかけられる構造となる。引き続いて、ゲート電極４２Ｐ，４２Ｎの上部に形成されたマスク５２をＨＦなどでエッチングして除去する（図３−６）。
【００３３】
その後、従来公知の方法で、ＰＭＯＳトランジスタ形成領域ＲPMOS上とＮＭＯＳトランジスタ形成領域ＲNMOS上のゲート構造４０Ｐ，４０Ｎを挟んだ両側に、それぞれアクセプタとドナーとなる不純物を高濃度で導入した高濃度拡散層からなるソース／ドレイン領域２２，３２を形成し、ゲート電極４２Ｐ，４２Ｎとソース／ドレイン領域２２，３２のシリサイド化を行う。そして、ＮＭＯＳトランジスタ形成領域ＲNMOSにＰ型ＳｉＮ膜５１を形成することによって、図１に示される歪構造を有するＰＭＯＳトランジスタ２０とＮＭＯＳトランジスタ３０からなる半導体装置が得られる。
【００３４】
この実施の形態２によれば、実施の形態１と同様に、自己整合的にＰＭＯＳトランジスタに対して圧縮応力を効果的にかける構造が、マスクを追加することなく形成することができるという効果を有する。また、後の工程でＮＭＯＳトランジスタ形成領域ＲNMOS上にＰ型のＳｉＮ膜５１を形成することによって、チャネル領域に圧縮応力が与えられるＰＭＯＳトランジスタ２０と、チャネル領域に引っ張り応力が与えられるＮＭＯＳトランジスタ３０とを同一の半導体基板上に形成することができる。
【産業上の利用可能性】
【００３５】
以上のように、この発明にかかる半導体装置の製造方法は、トランジスタの駆動能力改善のために用いる歪構造を有するＣＭＯＳトランジスタの製造方法に有用であり、特に、４５ｎｍ以降のシステムＬＳＩ（Large-Scale Integration）の製造方法に適している。
【図面の簡単な説明】
【００３６】
【図１】この発明が適用される歪構造を有する半導体装置の構造を模式的に示す断面図である。
【図２−１】この発明による半導体装置の製造方法の実施の形態１の手順の一例を模式的に示す断面図である（その１）。
【図２−２】この発明による半導体装置の製造方法の実施の形態１の手順の一例を模式的に示す断面図である（その２）。
【図２−３】この発明による半導体装置の製造方法の実施の形態１の手順の一例を模式的に示す断面図である（その３）。
【図２−４】この発明による半導体装置の製造方法の実施の形態１の手順の一例を模式的に示す断面図である（その４）。
【図３−１】この発明による半導体装置の製造方法の実施の形態２の手順の一例を模式的に示す断面図である（その１）。
【図３−２】この発明による半導体装置の製造方法の実施の形態２の手順の一例を模式的に示す断面図である（その２）。
【図３−３】この発明による半導体装置の製造方法の実施の形態２の手順の一例を模式的に示す断面図である（その３）。
【図３−４】この発明による半導体装置の製造方法の実施の形態２の手順の一例を模式的に示す断面図である（その４）。
【図３−５】この発明による半導体装置の製造方法の実施の形態２の手順の一例を模式的に示す断面図である（その５）。
【図３−６】この発明による半導体装置の製造方法の実施の形態２の手順の一例を模式的に示す断面図である（その６）。
【図４−１】図１に示される歪構造を有するＣＭＯＳトランジスタの製造方法の従来例を模式的に示す断面図である（その１）。
【図４−２】図１に示される歪構造を有するＣＭＯＳトランジスタの製造方法の従来例を模式的に示す断面図である（その２）。
【図４−３】図１に示される歪構造を有するＣＭＯＳトランジスタの製造方法の従来例を模式的に示す断面図である（その３）。
【図４−４】図１に示される歪構造を有するＣＭＯＳトランジスタの製造方法の従来例を模式的に示す断面図である（その４）。
【図４−５】図１に示される歪構造を有するＣＭＯＳトランジスタの製造方法の従来例を模式的に示す断面図である（その５）。
【図４−６】図１に示される歪構造を有するＣＭＯＳトランジスタの製造方法の従来例を模式的に示す断面図である（その６）。
【図４−７】図１に示される歪構造を有するＣＭＯＳトランジスタの製造方法の従来例を模式的に示す断面図である（その７）。
【図４−８】図１に示される歪構造を有するＣＭＯＳトランジスタの製造方法の従来例を模式的に示す断面図である（その８）。
【図４−９】図１に示される歪構造を有するＣＭＯＳトランジスタの製造方法の従来例を模式的に示す断面図である（その９）。
【符号の説明】
【００３７】
１０  シリコン基板
１１  素子分離絶縁膜
２０  ＰＭＯＳトランジスタ
２１  Ｎ型ウェル
２２，３２  ソース／ドレイン領域
２２ａ，８４  ＳｉＧｅ層
２３，３３  エクステンション部
３０  ＮＭＯＳトランジスタ
３１  Ｐ型ウェル
４０Ｐ，４０Ｎ  ゲート構造
４１Ｐ，４１Ｎ  ゲート絶縁膜
４２Ｐ，４２Ｎ  ゲート電極
４３Ｐ，４３Ｎ  オフセットスペーサ膜
４４Ｐ−１，４４Ｎ−１  酸化膜
４４Ｐ−２，４４Ｎ−２  窒化膜
４４Ｐ，４４Ｎ  ＬＤＤスペーサ膜
５０Ｐ，５０Ｎ  ゲート構造体
５１  ＳｉＮ膜
５２  マスク
７１Ｐ，７１Ｎ  酸化膜
７２，８１Ｐ，８１Ｎ，８３  凹部
８２Ｐ，８２Ｎ  シリコン層
【図１】
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【図２−１】
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【図２−２】
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【図２−３】
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【図２−４】
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【図３−１】
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【図３−２】
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【図３−３】
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【図３−４】
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【図３−５】
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【図３−６】
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【図４−１】
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【図４−２】
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【図４−３】
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【図４−４】
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【図４−５】
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【図４−６】
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【図４−７】
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【図４−８】
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【図４−９】
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