(57)【要約】【課題】電源投入順序によらず、半導体装置における入出力回路を正常に動作させるようにする。【解決手段】電圧変換回路２により内部電源電圧ＶＤＩレベルから外部インターフェイス電源電圧ＶＤＥレベルに信号電圧レベルが変換された信号を出力する出力バッファを、外部インターフェイス電源電圧ＶＤＥの供給が開始されてから一定期間だけオフ状態にする不正出力抑止回路４Ａを設け、内部電源よりも先に外部インターフェイス電源が投入されても、不正に出力状態となることを防止できるようにする。【選択図】図１
2008283292.tif 000002
【特許請求の範囲】
【請求項１】
第１電源の電圧レベルの信号を第２電源の電圧レベルの信号に変換する電圧変換回路と、
前記電圧変換回路により電圧レベルが変換された信号を出力する出力バッファと、
前記出力バッファが出力状態になることを防止する不正出力抑止回路とを備え、
前記不正出力抑止回路は、前記第２電源が投入されてから一定期間、前記出力バッファをオフ状態にすることを特徴とする半導体装置。
【請求項２】
前記不正出力抑止回路は、前記第２電源が供給される時定数回路と、
前記時定数回路の電位に応じて前記出力バッファを制御する論理回路とを有することを特徴とする請求項１記載の半導体装置。
【請求項３】
第１電源の電圧レベルの信号を第２電源の電圧レベルの信号に変換する電圧変換回路と、
前記電圧変換回路により電圧レベルが変換された信号を出力する出力バッファと、
前記出力バッファが出力状態になることを防止する不正出力抑止回路とを備え、
前記不正出力抑止回路は、前記第１電源から供給される電圧が所定電圧より低い期間、前記出力バッファをオフ状態にすることを特徴とする半導体装置。
【請求項４】
前記不正出力抑止回路は、前記第１電源から供給される電圧と前記所定電圧を比較する電圧比較回路と、
前記電圧比較回路の出力に応じて前記出力バッファを制御する論理回路とを有することを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第１電源は、半導体装置における内部電源であり、前記第２電源は、半導体装置における外部インターフェイス電源であることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、内部電源電圧と外部インターフェイス電源電圧が異なる半導体装置の入出力回路に用いて好適なものである。
【背景技術】
【０００２】
半導体集積回路を有する半導体装置は、他の半導体装置等とのインターフェイスを確立するために入出力回路を設けている。入出力回路は、半導体装置外部に信号を出力する場合、内部論理回路の信号電圧レベルを外部インターフェイスの信号電圧レベルに変換する。また、適切なタイミングで入出力回路における入力及び出力を切り替えることにより、バス構造（データを双方向に伝送可能な信号線）のインターフェイスに接続することができる。
【０００３】
通常、信号電圧レベルが異なる異電位間で信号を伝達させる場合には、電圧変換回路（レベルコンバーター）などにより電位の変換が行われる。これにより、半導体装置内部の電源電圧ＶＤＩと外部インターフェイスの電源電圧ＶＤＥが異なる場合でも、信号の伝達を正常に行うことができる。
【０００４】
図７に従来の半導体装置における入出力回路の一例を示す。入出力回路は、電圧変換回路２、制御回路３、出力バッファ５、及び入力バッファ６を有する。
【０００５】
電圧変換回路２は、半導体装置内部（内部論理回路１）の信号電圧レベルを外部インターフェイスの信号電圧レベルに変換する。制御回路３は、入出力回路の出力を制御するものであり、信号を外部に出力するか、出力バッファ５を無効（ハイインピーダンス状態）にして外部からの信号を入力できる状態にするかを切り替える。
【０００６】
出力バッファ５は、制御回路３の制御に従ってインターフェイス上の負荷を適切に駆動する。入力バッファ６は、外部より入力された信号を半導体装置内部の信号電圧レベルに変換する。
【０００７】
詳細には、内部論理回路１からの出力信号ＳＯは、電圧変換回路２内の電圧変換素子１１に入力され、内部電源電圧ＶＤＩの信号電圧レベルから外部インターフェイスの電源電圧ＶＤＥの信号電圧レベルに変換される。同様に、内部論理回路１からの制御信号ＳＣは、電圧変換回路２内の電圧変換素子１２に入力され、内部電源電圧ＶＤＩの信号電圧レベルから外部インターフェイスの電源電圧ＶＤＥの信号電圧レベルに変換される。
【０００８】
電圧変換素子１１の出力は、制御回路３内のＯＲゲート１３及びＡＮＤゲート１４に入力される。また、電圧変換素子１２の出力は、インバータ１５を介してＯＲゲート１３に入力されるとともに、ＡＮＤゲート１４に入力される。
【０００９】
出力バッファ５は、ソースが電源電圧ＶＤＥに接続されたＰチャネル型トランジスタ１６と、ソースが接地された（基準電位に接続された）Ｎチャネル型トランジスタ１７とで構成される。トランジスタ１６のドレインとトランジスタ１７のドレインとが接続され、その接続点が入出力端子１８に接続される。Ｐチャネル型トランジスタ１６のゲートにはＯＲゲート１３の出力が供給され、Ｎチャネル型トランジスタ１７のゲートにはＡＮＤゲート１４の出力が供給される。
【００１０】
図７に示す入出力回路を出力状態にするためには、制御信号ＳＣをハイレベルにする。制御信号ＳＣとしてハイレベルが入力されると、電圧変換素子１２により外部インターフェイス電源電圧ＶＤＥの信号電圧レベルに変換される。そして、信号電圧レベルが変換されたハイレベルの信号がＡＮＤゲート１４に入力されるとともに、インバータ１５により論理反転されてＯＲゲート１３に入力される。
【００１１】
これにより、ＯＲゲート１３及びＡＮＤゲート１４は、内部論理回路１からの出力信号ＳＯを出力バッファ５に伝達することができる。したがって、出力信号ＳＯがハイレベルの場合には、Ｎチャネル型トランジスタ１７がオン状態となって入出力端子１８よりロウレベルの信号が出力され、出力信号ＳＯがロウレベルの場合には、Ｐチャネル型トランジスタ１６がオン状態となって入出力端子１８よりハイレベルの信号が出力される。
【００１２】
一方、図７に示す入出力回路を入力状態にするには、出力バッファ５のトランジスタ１６、１７を両方ともオフ状態にする。制御信号ＳＣをロウレベルにして、制御回路３内のＯＲゲート１３の一方の入力ノードをハイレベルに駆動し、ＡＮＤゲート１４の一方の入力ノードをロウレベルに駆動することにより、トランジスタ１６、１７はともにオフ状態となる。
【００１３】
【特許文献１】特開平６−２４４６９５号公報
【特許文献２】特開２００３−１３３９３９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
半導体装置をバス構造のインターフェイスに接続する場合には、出力バッファに過大な電流が流れ、消費電流の増大や破損のおそれが生じるため、バス上に接続された半導体装置は互いの信号が衝突してはならない、いわゆるバスファイトが発生してはならない。
特に、半導体装置の電源投入直後など、内部論理回路１が正常に動作する電圧に内部電源電圧ＶＤＩが達するまでは、内部論理回路１からの出力信号ＳＯ及び制御信号ＳＣの電位が不定となる可能性がある。その結果、入出力回路が不正に出力状態となるおそれがある。
【００１５】
これを回避する方法が提案されている（例えば、特許文献１、２参照。）。例えば、内部電源電圧ＶＤＩを供給する電源と外部インターフェイス電源電圧ＶＤＥを供給する電源の投入に時間差を設けることで、入出力回路が不正に出力状態となることを防止することが可能である。つまり、図８に示すように、内部電源電圧ＶＤＩを供給する電源を投入して、入出力回路における出力信号ＳＯ及び制御信号ＳＣの電位を安定させ（Ｔ３１）、その後に外部インターフェイス電源電圧ＶＤＥを供給する電源を投入する（Ｔ３２）。これにより、内部論理回路１が正常に動作する電圧に内部電源電圧ＶＤＩが達するまで入出力回路が出力状態になることを確実に防止する。
【００１６】
しかしながら、電源の投入に時間差を設ける方法では、電源装置に電源投入順序を制御する回路等を設けなければならず、電源回路規模が増大するなどの問題があった。
【００１７】
本発明は、電源投入順序によらず、半導体装置における入出力回路を正常に動作させるようにすることを目的とする。
【課題を解決するための手段】
【００１８】
本発明の半導体装置は、第１電源の電圧レベルの信号を第２電源の電圧レベルの信号に変換する電圧変換回路と、電圧レベルが変換された信号を出力する出力バッファと、出力バッファが出力状態になることを防止する不正出力抑止回路とを備える。不正出力抑止回路は、第２電源が投入されてから一定期間、あるいは第１電源から供給される電圧が所定電圧より低い期間、出力バッファをオフ状態にする。
【発明の効果】
【００１９】
本発明によれば、不正出力抑止回路により、第２電源が投入されてから一定期間、あるいは第１電源から供給される電圧が所定電圧より低い期間では、出力バッファを強制的にオフ状態にする。これにより、仮に第１電源よりも先に第２電源が投入されても、不正に出力状態となることを確実に防止することができ、電源投入順序によらず、半導体装置における入出力回路を正常に動作させることができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態を図面に基づいて説明する。
【００２１】
（第１の実施形態）
図１は、本発明の第１の実施形態の半導体装置における入出力回路の構成例を示す図である。
図１に示すように、第１の実施形態における入出力回路は、電圧変換回路２、制御回路３、不正出力抑止回路４Ａ、出力バッファ５、及び入力バッファ６を有する。
【００２２】
電圧変換回路２は、電圧変換素子１１、１２を有し、半導体装置内部（内部論理回路１）に供給される内部電源の信号電圧レベルを外部インターフェイス電源の信号電圧レベルに変換する。すなわち、電圧変換回路２は、信号の電圧レベルを内部電源電圧ＶＤＩに応じた電圧レベルから外部インターフェイス電源電圧ＶＤＥに応じた電圧レベルに変換する。
【００２３】
図１に示した例では、電圧変換素子１１に内部論理回路１からの出力信号ＳＯが入力され、電圧変換素子１２に内部論理回路１からの制御信号ＳＣが入力されるものとする。出力信号ＳＯは、半導体装置外部に出力される出力論理信号であり、制御信号ＳＣは、入出力回路を出力状態にするか否か、すなわち出力バッファをオン状態にするか否かを指示制御するための信号である。
【００２４】
図２は電圧変換素子１１、１２の構成例を示す回路図である。
電圧変換素子は、インバータ１０１、１０２、１０７、Ｎチャネル型トランジスタ１０３、１０５、及びＰチャネル型トランジスタ１０４、１０６を有する。インバータ１０１、１０２には動作電源電圧として内部電源電圧ＶＤＩが供給され、インバータ１０７には動作電源電圧として外部インターフェイス電源電圧ＶＤＥが供給される。
【００２５】
また、トランジスタ１０３、１０５はソースが接地され、トランジスタ１０４、１０６はソースに外部インターフェイス電源電圧ＶＤＥが供給される。トランジスタ１０３及び１０４はドレインが接続され、その接続点にトランジスタ１０６のゲートが接続される。同様に、トランジスタ１０５及び１０６はドレインが接続され、その接続点にトランジスタ１０４のゲート及びインバータ１０７の入力端が接続される。
【００２６】
インバータ１０１に入力された信号は、論理反転されてトランジスタ１０３のゲートに供給されるとともに、インバータ１０２によりさらに論理反転されてトランジスタ１０５のゲートに供給される。したがって、インバータ１０１に入力された信号がハイレベル（電位ＶＤＩ）の場合には、トランジスタ１０４及び１０５がオン状態となり、インバータ１０７からハイレベル（電位ＶＤＥ）の信号が出力される。また、インバータ１０１に入力された信号がロウレベルの場合には、トランジスタ１０３及び１０６がオン状態となり、インバータ１０７からロウレベルの信号が出力される。
【００２７】
図１に戻り、制御回路３は、入出力回路の状態を制御するものであり、入力状態とするか出力状態とするかを切り替える。制御回路３は、例えば出力信号ＳＯを外部に出力するか、出力バッファ５を無効（ハイインピーダンス状態）にして外部からの信号を入力できる状態にするかを切り替える。
【００２８】
制御回路３は、論理回路１３、１４（２入力ＯＲゲート１３、２入力ＡＮＤゲート１４）、及びインバータ１５を有する。ＯＲゲート１３には、電圧変換回路２内の電圧変換素子１１の出力（出力信号ＳＯ）、及びインバータ１５により論理反転された電圧変換素子１２の出力（制御信号ＳＣ）が入力される。また、ＡＮＤゲート１４には、電圧変換素子１１の出力（出力信号ＳＯ）、及び電圧変換素子１２の出力（制御信号ＳＣ）が入力される。
【００２９】
不正出力抑止回路４Ａは、電源投入順序によらず、外部インターフェイス電源の投入時に入出力回路が出力状態にならないように、外部インターフェイス電源が投入されてから一定時間だけ制御回路３の出力にかかわらず強制的に出力バッファ５をオフ状態にする。
【００３０】
不正出力抑止回路４Ａは、論理回路１９、２０（２入力ＯＲゲート１９、２入力ＡＮＤゲート２０）、容量２１、２４、及び抵抗２２、２３を有する。
容量２１は、第１電極に外部インターフェイス電源電圧ＶＤＥが供給され、第２電極が抵抗２２を介して接地される。容量２４は、第１電極に抵抗２３を介して外部インターフェイス電源電圧ＶＤＥが供給され、第２電極が接地される。直列接続された容量２１及び抵抗２２により時定数回路が構成される。同様に、直列接続された抵抗２３及び容量２４により時定数回路が構成される。
【００３１】
ＯＲゲート１９は、一方の入力端が制御回路３内のＯＲゲート１３の出力端に接続され、他方の入力端が時定数回路を構成する容量２１と抵抗２２の接続点（ノードＡ）に接続される。ＡＮＤゲート２０は、一方の入力端が制御回路３内のＡＮＤゲート１４の出力端に接続され、他方の入力端が時定数回路を構成する抵抗２３と容量２４の接続点（ノードＢ）に接続される。
【００３２】
出力バッファ５は、制御回路３及び不正出力抑止回路４Ａによる制御に基づいてインターフェイス上の負荷を適切に駆動する。出力バッファ５は、ソースが外部インターフェイス電源電圧ＶＤＥに接続されたＰチャネル型トランジスタ１６と、ソースが接地されたＮチャネル型トランジスタ１７とで構成される。トランジスタ１６、１７はドレインが接続され、その接続点が入出力端子１８に接続される。Ｐチャネル型トランジスタ１６のゲートには不正出力抑止回路１９内のＯＲゲート１９の出力が供給され、Ｎチャネル型トランジスタ１７のゲートには不正出力抑止回路１９内のＡＮＤゲート２０の出力が供給される。
【００３３】
入力バッファ６は、外部より入力された信号の電圧レベルを半導体装置内部に供給される内部電源ＶＤＩに応じた信号電圧レベルに変換する。
【００３４】
図３は、不正出力抑止回路４ＡにおけるノードＡ，Ｂの電位と外部インターフェイス電源電圧ＶＤＥの電位との関係を示した図である。図３（ａ）がノードＡの電位について示しており、図３（ｂ）がノードＢの電位について示している。
【００３５】
図３（ａ）に示すように、不正出力抑止回路４Ａにおいて、外部インターフェイス電源の投入後（外部インターフェイス電源電圧ＶＤＥの供給開始後）は、容量２１による結合によって外部インターフェイス電源電圧ＶＤＥの電位上昇とともにノードＡの電位Ｖ１は上昇する。そして、外部インターフェイス電源電圧ＶＤＥの上昇が終了すると、抵抗２２の放電によってノードＡの電位Ｖ１は下降する。
【００３６】
また、図３（ｂ）に示すように、ノードＢの電位Ｖ２は、外部インターフェイス電源の投入後（外部インターフェイス電源電圧ＶＤＥの供給開始後）、外部インターフェイス電源電圧ＶＤＥの電位上昇に伴って徐々に上昇する。
【００３７】
不正出力抑止回路４ＡのＯＲゲート１９は、外部インターフェイス電源の投入直後におけるノードＡの電位Ｖ１がスレッショルド電圧ＴＨ１より高い場合にはハイレベルを出力し、出力バッファ５のＰチャネル型トランジスタ１６をオフ状態にする。そして、外部インターフェイス電源電圧ＶＤＥの上昇が終了してノードＡの電位Ｖ１が下降し、電位Ｖ１がスレッショルド電圧ＴＨ１よりも低くなる時刻Ｔ１１以降において、不正出力抑止回路４ＡのＯＲゲート１９は、制御回路３内のＯＲゲート１３の出力に依存したレベルを出力する。
【００３８】
同様に、不正出力抑止回路４ＡのＡＮＤゲート２０は、外部インターフェイス電源の投入直後におけるノードＢの電位Ｖ２がスレッショルド電圧ＴＨ２より低い場合にはロウレベルを出力し、出力バッファ５のＮチャネル型トランジスタ１７をオフ状態にする。そして、ノードＢの電位Ｖ２がスレッショルド電圧ＴＨ２よりも高くなる時刻Ｔ１２以降において、不正出力抑止回路４ＡのＡＮＤゲート２０は、制御回路３内のＡＮＤゲート１４の出力に依存したレベルを出力する。
【００３９】
以上のように、出力バッファ５のＰチャネル側トランジスタ１６の前段にＯＲゲート１９を設け、外部インターフェイス電源電圧ＶＤＥと接地との間に接続された容量２１及び抵抗２２からなる時定数回路の電位をＯＲゲート１９に入力するとともに、出力バッファ５のＮチャネル側トランジスタ１７の前段にＡＮＤゲート２０を設け、電源電圧ＶＤＥと接地との間に接続された抵抗２３及び容量２４からなる時定数回路の電位をＡＮＤゲート２０に入力する。
【００４０】
これにより、外部インターフェイス電源の投入（電源電圧ＶＤＥの供給を開始）してから、一定期間だけ出力バッファ５をオフ状態にすることができ、仮に内部電源よりも先に外部インターフェイス電源が投入されても、不正な出力が行われることを確実に防止することができる。したがって、電源投入順序によらず、入出力回路を正常に動作させることができる。
【００４１】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
【００４２】
図４は、第２の実施形態の半導体装置における入出力回路の構成例を示す図である。この図４において、図１に示した構成要素と同一の構成要素には同一の符号を付し、重複する説明は省略する。図４に示す第２の実施形態における入出力回路は、図１に示した第１の実施形態における入出力回路に対して、不正出力抑止回路４Ｂの構成が異なる。
【００４３】
不正出力抑止回路４Ｂは、電源投入順序によらず、外部インターフェイス電源の投入時に入出力回路が出力状態にならないように、外部インターフェイス電源が投入されてから一定時間だけ制御回路３の出力にかかわらず強制的に出力バッファ５をオフ状態にする。
【００４４】
不正出力抑止回路４Ｂは、論理回路１９、２０（２入力ＯＲゲート１９、２入力ＡＮＤゲート２０）、基準電圧発生回路３１、電圧比較回路（コンパレータ）３２、及びインバータ３３を有する。
【００４５】
ＯＲゲート１９には、制御回路３内のＯＲゲート１３の出力が入力されるとともに、電圧比較回路３２の出力がインバータ３３を介して入力される。また、ＡＮＤゲート２０には、制御回路３内のＡＮＤゲート１４の出力が入力されるとともに、電圧比較回路３２の出力が入力される。電圧比較回路３２は、基準電圧発生回路３１で発生される基準電圧及び内部電源電圧ＶＤＩが入力され、その比較結果を出力する。
【００４６】
図５は、基準電圧発生回路３１及び電圧比較回路３２の構成例を示す回路図である。
基準電圧発生回路３１は、抵抗２０１及びダイオード２０２を有し、半導体装置の内部回路が正常に動作する電圧に相当する電圧を基準電圧として発生する。ダイオード２０１は、アノードが抵抗２０１を介して外部インターフェイス電源電圧ＶＤＥに対して接続され、カソードが接地される。ダイオード２０１のアノードと抵抗２０１との接続点の電位が基準電圧として電圧比較回路３２に供給される。すなわち、図５に示した例では、ダイオード２０１の順方向電圧ＶＦが基準電圧として供給される。なお、図５に示す基準電圧発生回路３１は一例であり、これに限定されるものではない。半導体装置の内部回路が正常に動作する電圧値に対応する基準電圧を電圧比較回路３２に供給可能であれば良く、回路構成は任意である。
【００４７】
電圧比較回路３２は、Ｎチャネル型トランジスタ２０３、２０５、Ｐチャネル型トランジスタ２０４、２０６、及びインバータ２０７を有する。
トランジスタ２０３、２０５はソースが接地され、トランジスタ２０４、２０６はソースに外部インターフェイス電源電圧ＶＤＥが供給される。トランジスタ２０３のゲートには基準電圧発生回路３１から基準電圧ＶＦが供給され、トランジスタ２０５のゲートには内部電源電圧ＶＤＩが供給される。トランジスタ２０３及び２０４はドレインが接続され、その接続点にトランジスタ２０６のゲートが接続される。同様に、トランジスタ２０５及び２０６はドレインが接続され、その接続点にトランジスタ２０４のゲート及びインバータ２０７の入力端が接続される。
【００４８】
電圧比較回路３２は、図６に示すように、内部電源電圧ＶＤＩが基準電圧発生回路３１で発生される基準電圧ＶＦよりも低い場合、比較結果信号Ｓ１としてロウレベルを出力する。比較結果信号Ｓ１がロウレベルである期間（時刻Ｔ２１まで）、不正出力抑止回路４ＢのＯＲゲート１９はハイレベルを出力し、ＡＮＤゲート２０はロウレベルを出力する。したがって、出力バッファ５のＰチャネル型トランジスタ１６及びＮチャネル型トランジスタ１７はともにオフ状態になる。
【００４９】
そして、その後内部電源電圧ＶＤＩが上昇し、内部電源電圧ＶＤＩが基準電圧発生回路３１で発生される基準電圧ＶＦよりも高くなると、電圧比較回路３２は、比較結果信号Ｓ１としてハイレベルを出力する。比較結果信号Ｓ１がハイレベルである場合には、ＯＲゲート１９は制御回路３のＯＲゲート１３の出力に依存したレベルを出力し、ＡＮＤゲート２０は制御回路３のＡＮＤゲート１４の出力に依存したレベルを出力する。
【００５０】
基準電圧発生回路３１で発生する基準電圧を半導体装置の内部回路が正常に動作する電圧値に設定することにより、内部回路が正常に動作する電圧に内部電源電圧ＶＤＩが達するまでの期間、すなわち内部回路が正常に動作する電圧よりも内部電源電圧ＶＤＩが低い期間は、出力バッファ５をオフ状態にすることができる。したがって、仮に内部電源よりも先に外部インターフェイス電源が投入されても、内部電源電圧ＶＤＩが基準電圧を超えるまでは不正な出力が行われることを確実に防止することができ、電源投入順序によらず、入出力回路を正常に動作させることができる。
【００５１】
なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【００５２】
（付記１）第１電源の電圧レベルの信号を第２電源の電圧レベルの信号に変換する電圧変換回路と、
前記電圧変換回路により電圧レベルが変換された信号を出力する出力バッファと、
前記出力バッファが出力状態になることを防止する不正出力抑止回路とを備え、
前記不正出力抑止回路は、前記第２電源が投入されてから一定期間、前記出力バッファをオフ状態にすることを特徴とする半導体装置。
（付記２）前記不正出力抑止回路は、前記第２電源が供給される時定数回路と、
前記時定数回路の電位に応じて前記出力バッファを制御する論理回路とを有することを特徴とする付記１記載の半導体装置。
（付記３）前記時定数回路は、直列接続された容量と抵抗で構成されることを特徴とする付記２記載の半導体装置。
（付記４）第１電源の電圧レベルの信号を第２電源の電圧レベルの信号に変換する電圧変換回路と、
前記電圧変換回路により電圧レベルが変換された信号を出力する出力バッファと、
前記出力バッファが出力状態になることを防止する不正出力抑止回路とを備え、
前記不正出力抑止回路は、前記第１電源から供給される電圧が所定電圧より低い期間、前記出力バッファをオフ状態にすることを特徴とする半導体装置。
（付記５）前記不正出力抑止回路は、前記第１電源から供給される電圧と前記所定電圧を比較する電圧比較回路と、
前記電圧比較回路の出力に応じて前記出力バッファを制御する論理回路とを有することを特徴とする付記４記載の半導体装置。
（付記６）前記不正出力抑止回路は、前記所定電圧を発生する電圧発生回路を有することを特徴とする付記５記載の半導体装置。
（付記７）前記第１電源は、半導体装置における内部電源であり、前記第２電源は、半導体装置における外部インターフェイス電源であることを特徴とする付記１〜６の何れか１項に記載の半導体装置。
【図面の簡単な説明】
【００５３】
【図１】第１の実施形態による半導体装置の入出力回路の構成例を示す図である。
【図２】電圧変換素子の回路構成例を示す図である。
【図３】第１の実施形態における不正出力抑止回路の動作を説明するための図である。
【図４】第２の実施形態による半導体装置の入出力回路の構成例を示す図である。
【図５】第２の実施形態における基準電圧発生回路及び電圧比較回路の回路構成例を示す図である。
【図６】第２の実施形態における不正出力抑止回路の動作を説明するための図である。
【図７】従来の半導体装置における入出力回路の一例を示す図である。
【図８】従来の半導体装置における電源投入順序を説明するための図である。
【符号の説明】
【００５４】
１  内部論理回路
２  電圧変換回路
３  制御回路
４Ａ、４Ｂ  不正出力抑止回路
５  出力バッファ
６  入力バッファ
１９  論理回路（ＯＲゲート）
２０  論理回路（ＡＮＤゲート）
２１、２４  容量
２２、２３  抵抗
３１  基準電圧発生回路
３２  電圧比較回路
３３  インバータ
【図１】
2008283292.tif 000003
【図２】
2008283292.tif 000004
【図３】
2008283292.tif 000005
【図４】
2008283292.tif 000006
【図５】
2008283292.tif 000007
【図６】
2008283292.tif 000008
【図７】
2008283292.tif 000009
【図８】
2008283292.tif 000010