(57)【要約】【課題】グローバルシャッタ機能を有するＭＯＳセンサにおいて、増幅トランジスタ等を複数画素で共有する技術を適用し、高画素化時にフォトダイオード面積を確保できる画素レイアウトパターンを提供する。【解決手段】画素領域は、フォトダイオードと第１の転送トランジスタと電荷蓄積部と第２の転送トランジスタとをそれぞれ有するＮ個の画素と、隣合う２つの画素で共有されるＮ／２個のフローティングディフュージョン部と、１列に隣合う少なくとも２つのフローティングディフュージョン部で共有されるＮ／４個以下の増幅トランジスタ及びＮ／４個以下のリセットトランジスタとを含む。【選択図】図３
2008283615.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素が行方向および列方向に２次元配列された画素領域と、当該画素領域を制御する周辺回路を含む領域とを備えるグローバルシャッタ機能を有するＭＯＳ型固体撮像装置であって、
前記画素領域は、
入射光を光電変換して信号電荷を生成するフォトダイオードと、前記フォトダイオードで生成された信号電荷を転送する第１の転送トランジスタと、前記第１の転送トランジスタによって転送された信号電荷を蓄積する電荷蓄積部と、前記電荷蓄積部に蓄積された信号電荷を転送する第２の転送トランジスタとをそれぞれ有するＮ個の画素と、
前記Ｎ個の画素のうち隣合う２つの画素毎に設けられ、前記２つの画素が有する前記第２の転送トランジスタによって転送された信号電荷をそれぞれ蓄積するＮ／２個のフローティングディフュージョン部と、
前記Ｎ／２個のフローティングディフュージョン部のうち１列に隣合う少なくとも２つのフローティングディフュージョン部毎に設けられ、前記少なくとも２つのフローティングディフュージョン部に蓄積された信号電荷をそれぞれ電圧変換して増幅するＮ／４個以下の増幅トランジスタと、
前記１列に隣合う少なくとも２つのフローティングディフュージョン部毎に設けられ、前記少なくとも２つのフローティングディフュージョン部に蓄積された信号電荷をそれぞれリセットするＮ／４個以下のリセットトランジスタとを含むことを特徴とする、ＭＯＳ型固体撮像装置。
【請求項２】
１つの前記増幅トランジスタによって信号電荷が増幅される前記画素のグループ毎に、少なくとも１つの前記第１の転送トランジスタのゲートを構成する導電膜を延長して配線が形成され、当該配線は、前記フォトダイオードの間を通って前記周辺回路に接続されることを特徴とする、請求項１に記載のＭＯＳ型固体撮像装置。
【請求項３】
１つの前記増幅トランジスタによって信号電荷が増幅される前記画素のグループ毎に、少なくとも１つの前記第１の転送トランジスタのゲートを構成する導電膜を延長して配線が形成され、当該配線は、隣合う他の前記第１の転送トランジスタのゲートと接続されることを特徴とする、請求項１に記載のＭＯＳ型固体撮像装置。
【請求項４】
前記増幅トランジスタは、隣合う２つの前記第１の転送トランジスタに挟まれて配列され、
前記リセットトランジスタは、隣合う他の２つの前記第１の転送トランジスタに挟まれて配列されることを特徴とする、請求項１に記載のＭＯＳ型固体撮像装置。
【請求項５】
前記リセットトランジスタのゲートを構成する導電膜を延長して配線が形成され、当該配線は、前記フォトダイオードの間を通って前記周辺回路に接続されることを特徴とする、請求項４に記載のＭＯＳ型固体撮像装置。
【請求項６】
前記フローティングディフュージョン部は、隣合う２つの前記第２の転送トランジスタに挟まれて配列されることを特徴とする、請求項１に記載のＭＯＳ型固体撮像装置。
【請求項７】
１つの前記増幅トランジスタによって信号電荷が増幅される前記画素のグループに含まれる、前記少なくとも２つのフローティングディフュージョン部と前記増幅トランジスタのゲートとは、上層に配置される配線によって互いに接続されることを特徴とする、請求項６に記載のＭＯＳ型固体撮像装置。
【請求項８】
前記画素領域は、更に、１つの前記増幅トランジスタによって信号電荷が増幅される前記画素のグループ毎に、前記画素領域の半導体基板に形成されたウェルに基準電圧を供給する少なくとも１つのウェルコンタクト領域を含み、
前記ウェルコンタクト領域は、隣合う２つの前記第１の転送トランジスタに挟まれて配列されることを特徴とする、請求項１に記載のＭＯＳ型固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関し、より特定的には、グローバルシャッタ機能を有し、リセットトランジスタ、増幅トランジスタ及びフローティングディフュージョン部を共有する画素を備えるＭＯＳ型固体撮像装置に関する。
【背景技術】
【０００２】
多数の画素が配列された画素領域内の複数の光電変換素子（フォトダイオード等）から、アドレス制御によって画素位置を特定して画素信号を読み出す方式の固体撮像装置として、ＭＯＳ型固体撮像装置がある。このＭＯＳ型固体撮像装置のうち、Ｘ−Ｙアドレス制御によって画素位置を特定して画素信号を読み出す方式のＭＯＳ型固体撮像装置を、Ｘ−Ｙアドレス方式固体撮像装置（以下、単に、ＭＯＳセンサという）という（特許文献１等を参照）。ＭＯＳセンサにおいて、画素を選択するスイッチング素子及び画素信号を読み出すスイッチング素子等には、ＭＯＳトランジスタが用いられる。また、水平走査回路及び垂直走査回路にもＭＯＳトランジスタが用いられる。このことから、ＭＯＳセンサは、画素領域と、水平走査回路及び垂直走査回路等が形成される周辺回路領域とを一連のＣＭＯＳプロセスによって製造できるという利点を有している。
【０００３】
図１１は、特許文献１等に記載された従来のＭＯＳセンサ２００（図示せず）が備える各画素の等価回路を示す図である。図１１に示す通り、従来のＭＯＳセンサ２００が備える画素は、フォトダイオード２０１と、フォトダイオード２０１の電荷を転送する転送トランジスタ２０２と、転送トランジスタ２０２によって転送された電荷を電圧として検出するフローティングディフュージョン部（以下、ＦＤという）２０３と、ＦＤ２０３の電位をリセットするリセットトランジスタ２０４と、ＦＤ２０３が検出した電圧を増幅する増幅トランジスタ２０５と、増幅トランジスタ２０５に電源電圧を供給する電源電圧線２０６と、増幅トランジスタ２０５が増幅した信号を出力する出力信号線２０７とを有する。
【０００４】
ここで、各画素に蓄積された信号電荷の読み出しが行なわれない水平ブランキング期間に、１行（水平方向）に配列された各画素から同時に不要な信号電荷を電源電圧線にリセット（排出）する従来のＭＯＳセンサ３００（図示せず）がある。しかし、この従来のＭＯＳセンサ３００では、画素の信号電荷蓄積期間が、水平方向に配列された画素毎に異なる。例えば、水平方向に配列された画素のうち、右端の画素の信号電荷蓄積期間は最も短くなり、左端の画素の信号電荷蓄積期間は最も長くなる。これは、水平方向に配列された各画素の不要な信号電荷が同時にリセットされ、当該水平方向に配列された各画素に蓄積された信号電荷が画素毎に順次読出されるからである。このことによって、従来のＭＯＳセンサ３００には、水平方向（行方向）のシェーディング（色むら）が生じるという問題がある。そして、この水平方向のシェーディングは、水平方向に配列された各画素の信号電荷蓄積期間が、当該水平方向に配列された各画素から信号電荷を読み出す期間（水平走査期間）に対して十分に長くはない場合に、特に顕著に生じる。
【０００５】
上記した水平方向のシェーディングの発生を防止するために、各画素の信号電荷蓄積期間を一定とする（同時刻露光する）グローバルシャッタ機能が提案されている。図１２は、グローバルシャッタ機能を有するＭＯＳセンサ４００（図示せず）が備える画素の等価回路を示す図である（特許文献２を参照）。図１２に示す通り、ＭＯＳセンサ４００の画素は、図１１に示すＭＯＳセンサ２００の画素に対して、更に、電荷蓄積部４０１と転送トランジスタ４０２とを備える。なお、図１２に示す等価回路の構成要素において、図１１に示す等価回路の構成要素と同一の構成要素には、同一の参照符号を付している。転送トランジスタ４０２は、転送トランジスタ２０２とＦＤ２０３との間に直列に接続される。電荷蓄積部４０１は、転送トランジスタ２０２と転送トランジスタ４０２との間に、一端を接地して並列に接続される。
【０００６】
以下に、ＭＯＳセンサ４００の動作について簡単に説明する。まず、全ての画素において同時に、リセットトランジスタ２０４をオンすることで、全ての画素の不要な信号電荷を同時にリセットする。つまり、全ての画素において同時に露光が開始される。次に、全ての画素において同時に、転送トランジスタ２０２をオンして転送トランジスタ４０２をオフする。このことによって、全ての画素において同時に、フォトダイオード２０１で生成された信号電荷を転送して電荷蓄積部４０１に蓄積させる。つまり、全ての画素において同時に露光が終了する。次に、各画素の転送トランジスタ４０２を所定の順序でオンすることで、各画素の電荷蓄積部４０１に蓄積された信号電荷を、出力信号線２０７に順次読み出す。以上の動作によって、ＭＯＳセンサ４００は、各画素の信号電荷蓄積期間（露光期間）を一定にするグローバルシャッタ機能を実現する。
【０００７】
ところで、固体撮像装置には、高画素化（多数画素化）の要請がある。そして、近年、８００万画素を越える民生用デジタルカメラも登場している。この様に画素数が増すことで、ＭＯＳセンサにおいて、より高解像度の画像が得られる一方で、画素領域の中心位置から外側に向けて、画素感度が同心円状に変化することで生じるシェーディング（以下、同心円状のシェーディングという）が問題となる。この同心円状のシェーディングは、フォトダイオードを除いた半導体基板の全表面に形成されたウェルの電圧が、撮影動作時に画素領域の中心から同心円状に変化してしまうことに起因して発生する。そして、特に、この同心円状のシェーディングは、画素領域において垂直方向の一列に配列された画素数が２０００個を越える場合に、顕著に現れる。特許文献３には、各画素のウェルに基準電圧Ｖｗ（接地電位）を供給するためのコンタクトを設けて、各画素のウェル電圧を一定に保つことにより、同心円状のシェーディングを抑制する技術が開示されている。
【特許文献１】特開２００４−１１１５９０号公報
【特許文献２】米国特許第５，９８６，２９７号明細書
【特許文献３】特開２００１−２３０４００号公報
【特許文献４】特開平９−４６５９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、グローバルシャッタ機能を有する従来のＭＯＳセンサ４００（図１２を参照）には、以下に示すような問題があった。図１３は、従来のＭＯＳセンサ４００の単位画素のレイアウトパターン（以下、単に、パターンという）を示す図である。図１４は、従来のＭＯＳセンサ２００（図１１を参照）の単位画素のパターンを示す図である。図１３に示す通り、グローバルシャッタ機能を有する従来のＭＯＳセンサ４００の画素は、図１４に示す従来のＭＯＳセンサ２００の画素と比べて、電荷蓄積部４０１と転送トランジスタ４０２とを更に備える。このことによって、グローバルシャッタ機能を有する従来のＭＯＳセンサ４００は、グローバルシャッタ機能を有さない従来のＭＯＳセンサ２００と比べて、画素の微細化が困難であるために高画素化が難しく、また、高画素化した場合にはフォトダイオード面積が縮小してセンサ特性（飽和特性及び感度特性等）が劣る。
【０００９】
ここで、グローバルシャッタ機能を有さない従来のＭＯＳセンサ２００（図１１を参照）において、ＦＤ２０３、リセットトランジスタ２０４及び増幅トランジスタ２０５を複数の画素で共有する技術がある（特許文献４を参照）。図１５は、ＦＤ、リセットトランジスタ及び増幅トランジスタを２つの画素で共有する従来のＭＯＳセンサ５００（図示せず）の画素の等価回路を示す図である。図１５に示す通り、ＭＯＳセンサ５００は、ＦＤ２０３、リセットトランジスタ２０４及び増幅トランジスタ２０５を２つの画素で共有している。このことによって、適切なパターンで画素回路を構成することによって、高画素化が容易となり、また、高画素化した場合でもフォトダイオード面積を確保してセンサ特性（飽和特性及び感度特性等）の劣化を回避できることが予想される。
【００１０】
しかし、特許文献４は、ＦＤ、リセットトランジスタ及び増幅トランジスタを複数画素で共有する画素回路の固体撮像装置上での具体的なパターンレイアウトについては開示していない。単に、特許文献４に開示された回路構成をグローバルシャッタ機能を有する従来のＭＯＳセンサ４００に適用したとしても、フォトダイオード面積を十分に確保できる画素回路パターンレイアウトを実現することはできない。
【００１１】
本発明は、グローバルシャッタ機能を有するＭＯＳセンサにおいて、ＦＤ、リセットトランジスタ及び増幅トランジスタを複数の画素で共有する上記した技術を適用し、高画素化しようとした場合でもフォトダイオード面積を確保できる画素回路のレイアウトパターンを提供することを目的とする。加えて、本発明は、同心円状のシェーディングを抑制できる画素回路のレイアウトパターンを提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明は、複数の画素が行方向および列方向に２次元配列された画素領域と、当該画素領域を制御する周辺回路を含む領域とを備えるグローバルシャッタ機能を有するＭＯＳ型固体撮像装置に向けられている。そして、上記目的を達成させるために、本発明のＭＯＳ型固体撮像装置は、画素領域が、入射光を光電変換して信号電荷を生成するフォトダイオードと、フォトダイオードで生成された信号電荷を転送する第１の転送トランジスタと、第１の転送トランジスタによって転送された信号電荷を蓄積する電荷蓄積部と、電荷蓄積部に蓄積された信号電荷を転送する第２の転送トランジスタとをそれぞれ有するＮ個の画素と、Ｎ個の画素のうち隣合う２つの画素毎に設けられ、２つの画素に含まれる第２の転送トランジスタによって転送された信号電荷をそれぞれ蓄積するＮ／２個のフローティングディフュージョン部と、Ｎ／２個のフローティングディフュージョン部のうち１列に隣合う少なくとも２つのフローティングディフュージョン部毎に設けられ、少なくとも２つのフローティングディフュージョン部に蓄積された信号電荷をそれぞれ電圧変換して増幅するＮ／４個以下の増幅トランジスタと、１列に隣合う少なくとも２つのフローティングディフュージョン部毎に設けられ、少なくとも２つのフローティングディフュージョン部に蓄積された信号電荷をそれぞれリセットするＮ／４個以下のリセットトランジスタとを含む。
【００１３】
また、好ましくは、１つの増幅トランジスタによって信号電荷が増幅される画素のグループ毎に、少なくとも１つの第１の転送トランジスタのゲートを構成する導電膜を延長して配線が形成され、当該配線は、フォトダイオードの間を通って周辺回路に接続される。
【００１４】
また、好ましくは、１つの増幅トランジスタによって信号電荷が増幅される画素のグループ毎に、少なくとも１つの第１の転送トランジスタのゲートを構成する導電膜を延長して配線が形成され、当該配線は、隣合う他の第１の転送トランジスタのゲートと接続される。
【００１５】
また、好ましくは、増幅トランジスタは、隣合う２つの第１の転送トランジスタに挟まれて配列され、リセットトランジスタは、隣合う他の２つの第１の転送トランジスタに挟まれて配列される。
【００１６】
また、好ましくは、リセットトランジスタのゲートを構成する導電膜を延長して配線が形成され、当該配線は、フォトダイオードの間を通って周辺回路に接続される。
【００１７】
また、好ましくは、フローティングディフュージョン部は、隣合う２つの第２の転送トランジスタに挟まれて配列される。
【００１８】
また、好ましくは、１つの増幅トランジスタによって信号電荷が増幅される画素のグループに含まれる、少なくとも２つのフローティングディフュージョン部と増幅トランジスタのゲートとは、上層に配置される配線によって互いに接続される。
【００１９】
また、好ましくは、画素領域は、更に、１つの増幅トランジスタによって信号電荷が増幅される画素のグループ毎に、画素領域の半導体基板に形成されたウェルに基準電圧を供給する少なくとも１つのウェルコンタクト領域を含み、ウェルコンタクト領域は、隣合う２つの第１の転送トランジスタに挟まれて配列される。
【発明の効果】
【００２０】
上述した発明によれば、グローバルシャッタ機能を有するＭＯＳセンサにおいて、ＦＤ、リセットトランジスタ及び増幅トランジスタを複数の画素で共有し、高画素化した場合でもフォトダイオード面積を確保してセンサ特性の劣化を回避できる画素回路のレイアウトパターンを提供することができる。加えて、複数の画素毎にウェル電位を一定に保つウェルコンタクト領域を有するパターンとすることで、同心円状のシェーディングを抑制できる画素回路のレイアウトパターンを提供することができる。
【発明を実施するための最良の形態】
【００２１】
（第１の実施形態）
本発明の第１の実施形態に係るＭＯＳセンサは、グローバルシャッタ機能を有し、かつ、画素領域の複数の画素において、ＦＤ、リセットトランジスタ及び増幅トランジスタを共有することに特徴を有し、また、当該共有を実現する画素セルのパターンに特徴を有する。
【００２２】
図１は、本発明の第１の実施形態に係るグローバルシャッタ機能を有するＭＯＳセンサ１０（図示せず）が備える２つの画素の等価回路を示す図である。図１に示す、Ａ及びＢは、それぞれ１つの画素を示す。図１に示す通り、ＭＯＳセンサ１０が備える２つの画素は、フォトダイオード１０１−１及び１０１−２と、第１の転送トランジスタ１０２−１及び１０２−２と、第２の転送トランジスタ１０４−１及び１０４−２と、電荷蓄積部１０３−１及び１０３−２と、ＦＤ１０５と、リセットトランジスタ１０６と、増幅トランジスタ１０７とを備える。
【００２３】
フォトダイオード１０１−１の出力は、第１の転送トランジスタ１０２−１の入力に接続される。第１の転送トランジスタ１０２−１の出力は、第２の転送トランジスタ１０４−１の入力に接続される。つまり、第１の転送トランジスタ１０２−１と第２の転送トランジスタ１０４−１とは直列接続される。第１の転送トランジスタ１０２−１と第２の転送トランジスタ１０４−１との接続部は、等価回路上一端が接地されている電荷蓄積部１０３−１となる。第２の転送トランジスタ１０４−１の出力は、増幅トランジスタ１０７のゲートに接続される。
【００２４】
同様に、フォトダイオード１０１−２の出力は、第１の転送トランジスタ１０２−２の入力に接続される。第１の転送トランジスタ１０２−２の出力は、第２の転送トランジスタ１０４−２の入力に接続される。つまり、第１の転送トランジスタ１０２−２と第２の転送トランジスタ１０４−２とは直列接続される。第１の転送トランジスタ１０２−２と第２の転送トランジスタ１０４−２との接続部は、等価回路上一端が接地されている電荷蓄積部１０３−２となる。第２の転送トランジスタ１０４−２の出力は、増幅トランジスタ１０７のゲートに接続される。
【００２５】
増幅トランジスタ１０７の入力は、電源電圧を供給する電源電圧線１１７に接続される。増幅トランジスタ１０７の出力は、画像信号を周辺回路（図示せず）に出力する出力信号線１１８に接続される。ＦＤ１０５は、一端が接地されて、他端が増幅トランジスタ１０７のゲートに接続される。リセットトランジスタ１０６の出力は、増幅トランジスタ１０７のゲートに接続される。リセットトランジスタ１０６の入力は、電源電圧線１１７に接続される。
【００２６】
以上に説明した通り、ＭＯＳセンサ１０が備える２つの画素（Ａ，Ｂ）は、ＦＤ１０５、リセットトランジスタ１０６及び増幅トランジスタ１０７を共有する。以下に、ＭＯＳセンサ１０が備える２つの画素の動作について簡単に説明する。まず、リセットトランジスタ１０６をオンすることで、２つの画素の不要な信号電荷を同時にリセットする。このことによって、２つの画素において同時に露光が開始される。次に、第１の転送トランジスタ１０２−１及び１０２−２を同時にオンするとともに、第２の転送トランジスタ１０４−１及び１０４−２を同時にオフする。このことによって、同時に、フォトダイオード１０１−１で生成された信号電荷を転送して電荷蓄積部１０３−１に蓄積させ、フォトダイオード１０１−２で生成された信号電荷を転送して電荷蓄積部１０３−２に蓄積させる。つまり、２つの画素において同時に露光が終了する。次に、第２の転送トランジスタ１０４−１をオンすることで、電荷蓄積部１０３−１に蓄積された信号電荷を、ＦＤ１０５及び増幅トランジスタ１０７を用いて出力信号線１１８に読み出す。次に、第２の転送トランジスタ１０４−２をオンすることで、電荷蓄積部１０３−２に蓄積された信号電荷を、ＦＤ１０５及び増幅トランジスタ１０７を用いて出力信号線１１８に読み出す。
【００２７】
第１の実施形態に係るＭＯＳセンサ１０は、上記した、ＦＤ、リセットトランジスタ及び増幅トランジスタを共有する画素のペア（Ａ，Ｂ）を複数備えて画素領域を構成する。この共有化によって、第１の実施形態に係るＭＯＳセンサ１０は、グローバルシャッタ機能を有し、かつ、高画素化した場合でもフォトダイオード面積を確保してセンサ特性の劣化を回避する。
【００２８】
図２は、本発明の第１の実施形態に係るグローバルシャッタ機能を有するＭＯＳセンサ２０（図示せず）が備える４つの画素の等価回路を示す図である。ＭＯＳセンサ２０は、ＦＤ、リセットトランジスタ及び増幅トランジスタを２つの画素で共有するＭＯＳセンサ１０（図１を参照）に対して、４つの画素で共有する点で異なる。図２に示す、Ａ，Ｂ，Ｃ，Ｄは、それぞれ１つの画素を示す。ここで、Ａと、Ｂと、共有されるＦＤ１０５、リセットトランジスタ１０６及び増幅トランジスタ１０７とは、それぞれ、ＭＯＳセンサ１０の構成（図１を参照）と同様であるので、同様の参照符号を付して説明は省略する。図２に示す通り、Ｃは、フォトダイオード１０１−３と、第１の転送トランジスタ１０２−３と、第２の転送トランジスタ１０４−３と、電荷蓄積部１０３−３とを含む。Ｄは、フォトダイオード１０１−４と、第１の転送トランジスタ１０２−４と、第２の転送トランジスタ１０４−４と、電荷蓄積部１０３−４とを含む。なお、Ｃ及びＤの構成要素に付す符号は、便宜上、Ａの構成要素に付す符号とは異なるものとしているが、Ｃ及びＤの構成は、Ａの構成と同じである。そして、Ａ、Ｂ、Ｃ及びＤは、ＦＤ１０５、リセットトランジスタ１０６及び増幅トランジスタ１０７を共有している。
【００２９】
以下に、ＭＯＳセンサ２０が備える４画素グループ（Ａ，Ｂ，Ｃ，Ｄ）の動作について簡単に説明する。まず、リセットトランジスタ１０６をオンすることで、４画素グループの不要な信号電荷を同時にリセットする。このことによって、４画素グループにおいて同時に露光が開始される。次に、第１の転送トランジスタ１０２−１〜１０２−４を同時にオンするとともに、第２の転送トランジスタ１０４−１〜１０４−４を同時にオフする。このことによって、同時に、フォトダイオード１０１−１〜１０１−４で生成された信号電荷をそれぞれ転送して、電荷蓄積部１０３−１〜１０３−４にそれぞれ蓄積させる。つまり、４画素グループにおいて同時に露光が終了する。次に、第２の転送トランジスタ１０４−１をオンすることで、電荷蓄積部１０３−１に蓄積された信号電荷を、ＦＤ１０５及び増幅トランジスタ１０７を用いて出力信号線１１８に読み出す。次に、第２の転送トランジスタ１０４−２をオンすることで、電荷蓄積部１０３−２に蓄積された信号電荷を、ＦＤ１０５及び増幅トランジスタ１０７を用いて出力信号線１１８に読み出す。次に、第２の転送トランジスタ１０４−３をオンすることで、電荷蓄積部１０３−３に蓄積された信号電荷を、ＦＤ１０５及び増幅トランジスタ１０７を用いて出力信号線１１８に読み出す。次に、第２の転送トランジスタ１０４−４をオンすることで、電荷蓄積部１０３−４に蓄積された信号電荷を、ＦＤ１０５及び増幅トランジスタ１０７を用いて出力信号線１１８に読み出す。
【００３０】
第１の実施形態に係るＭＯＳセンサ２０は、ＦＤ、リセットトランジスタ及び増幅トランジスタを共有するＡ〜Ｄから成る４画素グループを複数備えて画素領域を構成する。このような共有化によって、第１の実施形態に係るＭＯＳセンサ２０は、グローバルシャッタ機能を有し、かつ、高画素化した場合でもＭＯＳセンサ１０（図１を参照）よりもさらにフォトダイオード面積を確保してセンサ特性の劣化を回避する。
【００３１】
図３は、図２に示す４画素グループ等価回路を実現する３層構造（以下に具体的に説明する）で構成される画素パターンの下層パターンの一例を説明するための図である。図４は、図３に示す下層パターン上に配置される中間配線層パターンの一例を説明するための図である。図５は、図４に示す中間層パターン上に配置される上層配線パターンの一例を説明するための図である。図３〜図５に示すＡ，Ｂ，Ｃ，Ｄは、それぞれ１つの画素を示し、図２に示すＡ，Ｂ，Ｃ，Ｄにそれぞれ対応している。また、図３〜図５には、説明の便宜のために、Ｘ方向及びＹ方向を示している。
【００３２】
図３に示す通り、Ａ〜Ｂは、Ｘ方向に一列に配列される。まず、Ａ内のパターンについて説明する。フォトダイオード１０１−１は、半導体基板内に形成される。第１の転送トランジスタ１０２−１のゲート電極（以下、単に、ゲートという）は、半導体基板上にポリシリコン膜によって形成され、フォトダイオード１０１−１からＹ方向に隣接して配置される。第１の転送トランジスタ１０２−１のゲートには、メタル配線を接続するコンタクト５４が設けられる。点線で示された電荷蓄積部１０３−１は、半導体基板の活性領域に形成され、第１の転送トランジスタ１０２−１のゲートに大部分を被われ、フォトダイオード１０１−１からＹ方向に間隔を空けて配置される。ＦＤ１０５は、電荷蓄積部１０３−１からＸ方向と反対方向に間隔を空けて配置される。ＦＤ１０５には、メタル配線を接続するコンタクト５５が設けられる。第２の転送トランジスタ１０４−１のゲートは、半導体基板上にポリシリコン膜によって形成され、電荷蓄積部１０３−１とＦＤ１０５との間に両方に隣接して配置される。また、第２の転送トランジスタ１０４−１のゲートは、当該ゲートを延長して形成されたポリシリコン膜配線を互いに隣接する２つのフォトダイオードの間に配線することによって、画素領域の動作を制御等する周辺回路に接続されている。
【００３３】
次に、画素Ｂ内のレイアウトについて説明する。フォトダイオード１０１−２は、半導体基板内に形成される。第１の転送トランジスタ１０２−２のゲートは、半導体基板上にポリシリコン膜によって形成され、フォトダイオード１０１−２からＹ方向に隣接して配置される。第１の転送トランジスタ１０２−２のゲートには、メタル配線を接続するコンタクト５６が設けられる。点線で示された電荷蓄積部１０３−２は、半導体基板の活性領域に形成され、第１の転送トランジスタ１０２−２のゲートに大部分を被われ、フォトダイオード１０１−２からＹ方向に間隔を空けて配置される。ＦＤ１０５は、電荷蓄積部１０３−２からＸ方向に間隔を空けて配置される。ここで、ＦＤ１０５は、ＡとＢとで共有される。第２の転送トランジスタ１０４−２のゲートは、半導体基板上にポリシリコン膜によって形成され、電荷蓄積部１０３−２とＦＤ１０５との間に両方に隣接して配置される。また、第２の転送トランジスタ１０４−２のゲートは、当該ゲートを延長して形成されたポリシリコン膜配線を互いに隣接する２つのフォトダイオードの間に配線するによって、画素領域の動作を制御等する周辺回路に接続されている。
【００３４】
ここで、Ａ及びＢにおいて、フォトダイオード１０１−１及び１０１−２、第１の転送トランジスタ１０２−１及び１０２−２のチャネル領域、電荷蓄積部１０３−１及び１０３−２、第２の転送トランジスタ１０４−１及び１０４−２のチャネル領域及びＦＤ１０５は、各素子を分離する素子分離領域から露出した活性領域であり、連続的に繋がったパターンである。
【００３５】
Ｃ及びＤは、Ａ及びＢと同様のパターンであるので、詳細な説明は省略する。なお、ＣとＤとで共有するＦＤ１０５と、ＡとＢとで共有するＦＤ１０５とは、後に説明するメタル配線によって接続されるため、１つのＦＤと考えることができるので、同一の参照符号を付している。また、ＣとＤとで共有するＦＤ１０５には、メタル配線を接続するコンタクト６０が設けられる。また、第１の転送トランジスタ１０２−３及び１０２−４のゲートには、メタル配線を接続するコンタクト５９及び６１がそれぞれ設けられる。
【００３６】
また、ポリシリコン配線１７２は、注目する４画素グループのＡの第１の転送トランジスタ１０２−１のゲートを延長して形成され、当該ゲートと、注目する４画素グループからＸ方向に隣合う４画素グループのＤの第１の転送トランジスタ１０２−４のゲートとを接続する。同様に、ポリシリコン配線１７２は、注目する４画素グループからＸ方向と反対方向に隣合う４画素グループのＡの第１の転送トランジスタ１０２−１のゲートを延長して形成され、当該ゲートと、注目する４画素グループのＤの第１の転送トランジスタ１０２−４のゲートとを接続する。また、ポリシリコン配線１７２は、Ｙ方向と反対方向に隣合う４画素グループが備えるポリシリコン配線１７２と、互いに隣接する２つのフォトダイオードの間に配線されて接続されることによって、周辺回路に接続される。
【００３７】
リセットトランジスタ１０６は、Ｂの第１の転送トランジスタ１０２−２とＣの第１の転送トランジスタ１０２−３との間に配置される。また、リセットトランジスタ１０６のゲートは、当該ゲートを延長して形成されたポリシリコン膜配線を互いに隣接する２つのフォトダイオードの間に配線することによって、周辺回路に接続されている。リセットトランジスタ１０６のソースドレインの一方にはコンタクト５７が設けられ、他方にはコンタクト５８が設けられる。増幅トランジスタ１０７は、Ａの第１の転送トランジスタ１０２−１からＸ方向に間隔を空けて少なくとも一部がＡの領域内に属するように配置される。増幅トランジスタ１０７のゲート電極にはコンタクト５２が設けられ、ソースドレインの一方にはコンタクト５１が設けられ、他方にはコンタクト５３が設けられる。
【００３８】
次に、図４を参照して、図３に示した下層パターンの上に配置される、メタル配線から成る中間層パターンについて説明する。なお、図４において、中間層パターンである各メタル配線は網掛けで示し、また、図３に示した下層パターンのコンタクトと接続されている部分は、黒丸で示す。また、各メタル配線は、アルミニウム合金等から成る。図４に示す通り、中間層パターンは、メタル配線１７３、１７４、１７５、１７６及び１７８を含む。メタル配線１７３は、一端がコンタクト５１（図３を参照）に接続され、増幅トランジスタ１０７の出力信号（画像信号）を、他端に設けられるコンタクト６２を通じて周辺回路に出力する。メタル配線１７４は、コンタクト５４及びコンタクト５６に接続され、Ａの第１の転送トランジスタ１０２−１のゲートと、Ｂの第１の転送トランジスタ１０２−２のゲートとを接続する。メタル配線１７５は、コンタクト５９及びコンタクト６１に接続され、Ｃの第１の転送トランジスタ１０２−３のゲートと、Ｄの第１の転送トランジスタ１０２−４のゲートとを接続する。メタル配線１７６は、コンタクト５３及びコンタクト５８に接続され、増幅トランジスタ１０７の一方のソースドレイン及びリセットトランジスタ１０６の一方のソースドレインを電源電圧線１１７（図２を参照）に接続する。また、メタル配線１７６の突き出した部分には、コンタクト６３が設けられる。メタル配線１７８は、コンタクト５２、５５、６０及び５７に接続され、２つのＦＤ１０５と、リセットトランジスタ１０６の他方のソースドレインと、増幅トランジスタ１０７のゲートとを接続する。
【００３９】
次に、図５を参照して、図４で説明した中間層パターンの上に配置される、メタル配線から成る上層パターンについて説明する。なお、図５において、上層パターンである各メタル配線は網掛けで示し、また、図４に示した中間層パターンのコンタクトと接続されている部分は、黒丸で示す。また、各メタル配線は、アルミニウム合金等から成る。図５に示す通り、上層パターンは、メタル配線１７９及び１８０を含む。メタル配線１７９は、突き出した部分で、Ｘ方向に１列に整列した４画素グループの各コンタクト６２にそれぞれ接続され、出力信号線１１８（図２を参照）として作用する。メタル配線１８０は、突き出した部分で、Ｘ方向に１列に整列した４画素グループの各コンタクト６３にそれぞれ接続され、電源電圧線１１７として作用する。
【００４０】
なお、以上では、中間層パターンのメタル配線１７６（図４を参照）を、電源電圧線１１７として作用する上層パターンのメタル配線１８０（図５を参照）と接続している。しかし、メタル配線１７６をＸ方向に延長し、Ｘ方向に隣合う４画素グループのメタル配線１７６と一体化して周辺回路と接続することによって、メタル配線１７６を電源電圧線１１７として作用させてもよい。この場合には、上層パターンのメタル配線１８０は、不要となる。
【００４１】
また、以上では、第１の転送トランジスタ１０２−１〜１０２−４のゲートと、第２の転送トランジスタ１０４−１〜１０４−４のゲートと、リセットトランジスタ１０６のゲートとをそれぞれ周辺回路に接続する配線は、Ｙ方向と反対方向に延長した配置とし（図３を参照）、又、出力信号線１１８（メタル配線１７９）と電源電圧線１１７（メタル配線１８０）とは、Ｘ方向に配置した（図５を参照）。しかし、これらの配線の配置方向はこれには限られず、Ｘ方向とＹ方向とが反対となる配置方向としてもよい。
【００４２】
また、以上では、４画素で、ＦＤ、リセットトランジスタ及び増幅トランジスタを共有するパターンについて説明したが、６画素以上の偶数個の画素で共有するパターンとしてもよい。
【００４３】
また、フォトダイオード１０１−１〜１０１−４で生成された信号電荷が電荷蓄積部１０３−１〜１０３−４で溢れないために、図３に示す様に、電荷蓄積部１０３−１〜１０３−４の面積を大きくすることが好ましい。
【００４４】
また、電荷蓄積部１０３−１〜１０３−４に光が入射することによって当該電荷蓄積部で光電変換された電荷が発生しないために、図３を用いて説明した様に、電荷蓄積部１０３−１〜１０３−４を第１の転送トランジスタ１０２−１〜１０２−４のゲートがそれぞれ被う構成にして、当該電荷蓄積部に入射する光を遮蔽することが好ましい。また、第１の転送トランジスタ１０２−１〜１０２−４のゲートを、ポリシリコン膜表面に、高融点金属シリサイド（サリサイド；ＴｉＳｉ2、ＣｏＳｉ2、ＮｉＳｉ2等）又はタングステンを形成した２層構造とすることで、電荷蓄積部１０３−１〜１０３−４に入射する光を、より確実に遮蔽することが好ましい。
【００４５】
また、図３に示した下層パターンを以下に説明する別のパターンとしてもよい。図６は、図３に示した下層パターンの別の一例を示す図である。図６に示す下層パターンは、図３に示す下層パターンと異なり、Ｘ方向に隣合う第１の転送トランジスタのゲート同士を接続するポリシリコン配線１７２を備えない。そして、図６に示す下層パターンでは、第１の転送トランジスタ１０２−１〜１０２−４の各ゲートからＹ方向と反対方向に延びたポリシリコン配線を設けることによって、第１の転送トランジスタ１０２−１〜１０２−４の各ゲートと周辺回路とを接続する（楕円で示す部分を参照）。しかし、この場合には、図６に示す通り、フォトダイオード１０１−１〜１０１−４のそれぞれの間に上記したポリシリコン配線を通す必要があるので、フォトダイオード１０１−１〜１０１−４の面積が図３に示す下層パターンよりも減少することとなる。
【００４６】
また、図４に示した中間層パターンを以下に説明する別のパターンとしてもよい。図７は、図４に示した中間層パターンの別の一例を示す図である。図７に示す中間層パターンでは、図４に示す中間層パターンとは異なり、メタル配線１７４とメタル配線１７５とを接続し、また、当該接続に際してリセットトランジスタ１０６を形成した領域を迂回させている（楕円で示す部分を参照）。しかし、この場合には、図７に示す通り、リセットトランジスタ１０６を形成した領域を迂回して配置されたメタル配線部分がフォトダイオード１０１−２及び１０１−３の一部を被う。このことによって、フォトダイオード１０１−２に入射する光が、迂回して配置されたメタル配線部分で反射して、隣合うフォトダイオード１０１−３に入射し易くなる。同様に、フォトダイオード１０１−３に入射する光が、迂回して配置されたメタル配線部分で反射して、隣合うフォトダイオード１０１−２に入射し易くなる。
【００４７】
以上に説明した通り、第１の実施形態に係るグローバルシャッタ機能を有するＭＯＳセンサは、ＦＤ、リセットトランジスタ及び増幅トランジスタを複数の画素で共有することによって、高画素化（多画素化）した場合でもフォトダイオード面積を確保してセンサ特性の劣化を回避することを前提とする。その場合、以上に説明した図３〜図５に示すようなパターンレイアウトとして具体化することによって、トランジスタ等の素子及び配線を設置するスペースを低減できるので、高画素化した場合でもフォトダイオードの面積を確保してセンサ特性の劣化を回避することができる。
【００４８】
（第２の実施形態）
第２の実施形態では、第１の実施形態で説明したグローバルシャッタ機能を有するＭＯＳセンサにおいて、画素領域の半導体基板に形成されたウェルに基準電圧を供給することによって、当該ウェルの電位を一定にするウェルコンタクト領域を設けた画素のパターンについて説明する。図８は、６つの画素で、ＦＤ、リセットトランジスタ及び増幅トランジスタを共有するグローバルシャッタ機能を有するＭＯＳセンサにおいて、画素領域内のウェル電位を一定にするコンタクト領域を設けた３層構造のパターンの下層パターンの一例を説明するための図である。図９は、図８に示す下層パターン上に配置される中間配線層パターンの一例を説明するための図である。図１０は、図９に示す中間配線層パターン上に配置される上層配線パターンの一例を説明するための図である。なお、図８〜図１０には、説明の便宜のために、Ｘ方向及びＹ方向を示している。
【００４９】
まず、図８に示す下層パターンについて説明する。第２の実施形態に係るＭＯＳセンサが備える画素領域は、図８に示す画素Ｃ’，Ｄ’，Ａ，Ｂ，Ｃ，Ｄから成る６画素グループをＸ方向及びＹ方向に複数配列して構成される。なお、図８に示す６画素グループの構成要素において、図３に示す４画素グループの構成要素と同様の構成要素については、同様の参照符号を付して詳しい説明は省略する。図８に示す通り、Ａ，Ｂ，Ｃ，Ｄから成る４つの画素の構成は、図３に示すＡ，Ｂ，Ｃ，Ｄから成る４画素グループの構成と同じである。但し、図８の下層パターンでは、Ｄの第１の転送トランジスタ１０２−４のゲートから延びるポリシリコン配線１７２はない。Ｃ’及びＤ’は、図３に示すＣ及びＤと同じである。ここで、Ｃ’及びＤ’の構成要素は、それぞれＣ及びＤの構成要素と同じであるが、説明の便宜のために異なった参照符号を付す。Ｃ’において、フォトダイオードは１０１−５とし、第１の転送トランジスタは１０２−５とし、第１の転送トランジスタ１０２−５のゲートに設けられるコンタクトは６４とし、電荷蓄積部は１０３−５とし、第２の転送トランジスタは１０４−５とする。同様に、Ｄ’において、フォトダイオードは１０１−６とし、第１の転送トランジスタは１０２−６とし、第１の転送トランジスタ１０２−６のゲートに設けられるコンタクトは６６とし、電荷蓄積部は１０３−６とし、第２の転送トランジスタは１０４−６とする。Ｃ’とＤ’との間に配置されるＦＤ１０５に設けられるコンタクトは、６５とする。Ｄ’の第１の転送トランジスタ１０２−６のゲートは、ポリシリコン配線１７２によって、Ａの第１の転送トランジスタ１０２−１のゲートと接続されている。そして、Ｃ’の第１の転送トランジスタ１０２−５のゲートからＸ方向に隣合ってウェルコンタクト領域１１５が配置される。ウェルコンタクト領域１１５は画素領域のウェルを露出させた領域であり、当該領域にはコンタクト６８が設けられる。また、ウェルコンタクト領域１１５上には、周辺回路に接続されるポリシリコン配線１８１が設けられる。ポリシリコン配線１８１にはコンタクト６７が設けられる。なお、ポリシリコン配線１８１は、アルミニウム合金等で形成されるメタル配線であってもよく、また、ポリシリコン膜上面に高融点金属膜を形成した２層構造の配線であってもよい。
【００５０】
次に、図９に示すメタル配線から成る中間層パターンについて説明する。なお、図９において、中間層パターンである各メタル配線は網掛けで示し、また、図８に示した下層パターンのコンタクトと接続されている部分は、黒丸で示す。また、各メタル配線は、アルミニウム合金等から成る。図９に示す中間層パターンは、メタル配線１７３、１７４、１７６、１８２、１８３、１８４及び１８５で構成される。ここで、図９に示す中間層パターンの構成要素において、図４に示す中間層パターンの構成要素と同様の構成要素には、同様の参照符号を付して説明は省略する。メタル配線１８２は、コンタクト６４及びコンタクト６６に接続され、Ｃ’の第１の転送トランジスタ１０２−５のゲートと、Ｄ’の第１の転送トランジスタ１０２−６のゲートとを接続する（図８を参照）。更に、メタル配線１８２は、注目する６画素グループからＸ方向に隣合う他の６画素グループのＣ及びＤの第１の転送トランジスタのゲートにも接続される。メタル配線１８５は、コンタクト５９及びコンタクト６１に接続され、Ｃの第１の転送トランジスタ１０２−３のゲートと、Ｄの第１の転送トランジスタ１０２−４のゲートとを接続する。更に、メタル配線１８５は、注目する６画素グループからＸ方向と反対方向に隣合う他の６画素グループのＣ’及びＤ’の第１の転送トランジスタのゲートにも接続される。メタル配線１８４は、コンタクト６５、５２、５５、６０及び５７に接続され、３つのＦＤ１０５と、リセットトランジスタ１０６の一方のソースドレインと、増幅トランジスタ１０７のゲートとを接続する。メタル配線１８３は、コンタクト６７及びコンタクト６８に接続され、ウェルコンタクト領域１１５とポリシリコン配線１８１とを接続する。そしてポリシリコン配線１８１からは、通常画素領域の構成している全ての６画素クループに属するメタル配線１８３およびコンタクト６８を介して同一の基準電圧がウェルに印加される。
【００５１】
次に、図１０に示すメタル配線から成る上層パターンについて説明する。なお、図１０において、上層パターンである各メタル配線は網掛けで示し、また、図９に示した中間層パターンのコンタクトに接続されている部分は、黒丸で示す。また、各メタル配線は、アルミニウム合金等から成る。図１０に示す上層パターンの構成要素は、図５に示す上層パターンの構成要素とパターン的配置およびコンタクト接続関係が同様であるので、同様の参照符号を付して説明は省略する。
【００５２】
なお、以上では、第１の転送トランジスタ１０２−１〜１０２−６のゲートと、第２の転送トランジスタ１０４−１〜１０４−６のゲートと、リセットトランジスタ１０６のゲートと、ウェルコンタクト領域１１５に接続されるポリシリコン配線１８１とを、それぞれ周辺回路に接続する配線をＹ方向と反対方向に延長した配置とし（図８を参照）、又、出力信号線１１８（メタル配線１７９）と電源電圧線１１７（メタル配線１８０）とをＸ方向に配置した（図１０を参照）。しかし、これらの配線の配置方向はこれには限られず、Ｘ方向とＹ方向とが反対となる配置方向としてもよい。
【００５３】
また、第２の実施の形態では６画素でＦＤ、リセットトランジスタ、増幅トランジスタを共有するパターンについて述べたが、８画素以上の偶数個の画素で共有するパターンとしてもよい。
【００５４】
以上に説明した通り、第２の実施形態に係るグローバルシャッタ機能を有するＭＯＳセンサは、第１の実施形態に係るグローバルシャッタ機能を有するＭＯＳセンサと同様に、ＦＤ、リセットトランジスタ及び増幅トランジスタを複数の画素で共有することによって、高画素化（多画素化）した場合でも図８〜１０に示したパターンレイアウトにすることによってフォトダイオード面積を確保し、センサ特性の劣化を回避することができる。更に、第２の実施形態に係るグローバルシャッタ機能を有するＭＯＳセンサは、６画素以上でＦＤ、リセットトランジスタ及び増幅トランジスタを共有するようにして第１の転送トランジスタのゲート間の空き領域を確保し、そこに複数の画素毎にウェルコンタクト領域を設けてウェル電位を一定とするので、フォトダイオード面積を確保できると同時に同心円状のシェーディングを抑制することができる。以上に説明した図８〜図１０に示すレイアウトパターンとすることによって、トランジスタ等の素子及び配線を密に配置できるので、高画素化した場合でもフォトダイオードの面積を十分確保してセンサ特性の劣化を回避することができる。
【産業上の利用可能性】
【００５５】
本発明は、ＭＯＳ型固体撮像装置等に利用可能であり、特に、グローバルシャッタ機能を有するＭＯＳ型固体撮像装置において高画素化を行う場合等に有用である。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１の実施形態に係るグローバルシャッタ機能を有するＭＯＳセンサ１０が備える２つの画素の等価回路を示す図
【図２】本発明の第１の実施形態に係るグローバルシャッタ機能を有するＭＯＳセンサ２０が備える４つの画素の等価回路を示す図
【図３】図２に示す４画素グループを実現する３層構造のパターンの下層パターンの一例を説明するための図
【図４】図３に示す下層パターン上に配置される中間層パターンの一例を説明するための図
【図５】図４に示す中間層パターン上に配置される上層パターンの一例を説明するための図
【図６】図３に示した下層パターンの別の一例を示す図
【図７】図４に示した中間層パターンの別の一例を示す図
【図８】６つの画素で、ＦＤ、リセットトランジスタ及び増幅トランジスタを共有するグローバルシャッタ機能を有するＭＯＳセンサにおいて、画素領域内のウェル電位を一定にするコンタクト領域を設けた３層構造のパターンの下層パターンの一例を説明するための図
【図９】図８に示す下層パターン上に配置される中間層パターンの一例を説明するための図
【図１０】図９に示す中間層パターン上に配置される上層パターンの一例を説明するための図
【図１１】特許文献１等に記載された従来のＭＯＳセンサ２００が備える各画素の等価回路を示す図
【図１２】グローバルシャッタ機能を有するＭＯＳセンサ４００が備える画素の等価回路を示す図
【図１３】従来のＭＯＳセンサ４００の単位画素のパターンを示す図
【図１４】従来のＭＯＳセンサ２００の単位画素のパターンを示す図
【図１５】ＦＤ、リセットトランジスタ及び増幅トランジスタを２つの画素で共有する従来のＭＯＳセンサ５００の画素の等価回路を示す図
【符号の説明】
【００５７】
１０、２０、２００、３００、４００    ＭＯＳセンサ
５１、５２、５３、５４、５５、５６、５７、５８、５９、６０、６１、６２、６３、６４、６５、６６、６７、６８    コンタクト
１０１−１、１０１−２、１０１−３、１０１−４、１０１−５、１０１−６、２０１、２０１−１、２０１−２    フォトダイオード
１０２−１、１０２−２、１０２−３、１０２−４、１０２−５、１０２−６、１０４−１、１０４−２、１０４−３、１０４−４、１０４−５、１０４−６、２０２−１、２０２−２、２０２、４０２    転送トランジスタ
１０３−１、１０３−２、１０３−３、１０３−４、１０３−５、１０３−６、４０１    電荷蓄積部
１０５、２０３    ＦＤ
１０６、２０４    リセットトランジスタ
１０７、２０５    増幅トランジスタ
１１５    ウェルコンタクト領域
１１７、２０６    電源電圧線
１１８、２０７    出力信号線
１７２、１７３、１７４、１７５、１７６、１７８、１７９、１８０、１８１、１８２、１８３、１８４、１８５    配線
【図１】
2008283615.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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