(57)【要約】      （修正有）【課題】微細化しても読み出しエラーが生じ難いＡＧ−ＡＮＤ型フラッシュメモリの半導体記憶装置を得ること。【解決手段】半導体基板１０上にゲート絶縁膜１１を介して配置された複数の第１ゲート電極１３と、これら複数の第１ゲート電極の各々の上に配置された電気絶縁性のアイソレーション部１５と、半導体基板上にトンネル酸化膜２１を介して配置された複数の第２ゲート電極１９とを備え、１つの第１ゲート電極１３を挟んで２つの第２ゲート電極１９が対峙している半導体記憶装置３０を構成するにあたり、第１ゲート電極１３の線幅方向の側方からその上のアイソレーション部１５の線幅方向の側方に亘る領域上に電気絶縁膜１７を介して第２ゲート電極１９を延在させ、かつ複数の第２ゲート電極１９の各々の下端部を水平方向に突出させることで各第２ゲート電極１９に張り出し部Ｊを形成する。【選択図】        図１
2008004769.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、該半導体基板上にゲート絶縁膜を介して配置された複数の第１ゲート電極と、該複数の第１ゲート電極の各々の上に配置された電気絶縁性のアイソレーション部と、前記半導体基板上にトンネル酸化膜を介して配置された複数の第２ゲート電極とを備え、前記複数の第２ゲート電極の各々への電荷の蓄積および該第２ゲート電極に蓄積された電荷の引き抜きが自在な半導体記憶装置であって、
前記複数の第２ゲート電極は、１つの第１ゲート電極を挟んで２つの第２ゲート電極が対峙するように配置されて、対応する第１ゲート電極での線幅方向の側方から前記アイソレーション部での線幅方向の側方に亘って電気絶縁膜を介して延在し、
前記複数の第２ゲート電極の各々の下端部は水平方向に突出して張り出し部を形成している、
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
電子機器の高性能化および小型化に対する要望の高まりに伴って、電子機器に用いられる半導体記憶装置の小型化および高性能化も進められている。特にデジタルカメラ、携帯電話、携帯型音楽プレイヤー、携帯端末等に用いられる半導体記憶装置については、静止画データ、動画データ、楽音データ等の大容量データを短時間で記憶することができるように、小型化に対する要望に加えて記憶容量の増大と書き込み速度の高速化とに対する要望が強い。
【０００３】
記憶容量が大きく書き込み速度も速い小型の半導体記憶装置としては、例えば特許文献１〜５に記載された半導体記憶装置のように、個々のゲート電極の線幅方向の両側にフローティングゲート電極（電荷蓄積部）を１つずつ配置し、各フローティングゲート電極へのホットキャリアの蓄積およびフローティングゲート電極に蓄積されたホットキャリアの引き抜きが自在に構成されたものが知られている。
【０００４】
ただし、これら特許文献１〜５に記載された各半導体記憶装置は、いずれも、半導体基板を基準としたときのフローティングゲート電極の上端の高さがゲート電極の上端の高さと実質的に同じであるので、スケーリング則に則って更なる微細化を図ると、個々のフローティングゲート電極に蓄積可能な電荷量が低減しすぎて、電荷蓄積の有無を電気的に検出し難くなる。スケーリング則に則って更なる微細化を図ったときでも個々のフローティングゲート電極に比較的多量の電荷を蓄積することが可能な半導体記憶装置としては、図１１に示す構造の半導体記憶装置がある。
【０００５】
同図に示す半導体記憶装置１３０は、半導体基板１１０上に複数のアシストゲート電極１１３とフローティングゲート電極１１９とを配置してフィールドアイソレーションを図ったアシストゲート−ＡＮＤ型フラッシュメモリ（以下、「ＡＧ−ＡＮＤ型フラッシュメモリ１３０」という。）である。
【０００６】
上記の半導体基板１１０は、例えばＰ型シリコン基板１０１に複数のＮ+型不純物拡散領域１０５を互いに平行な繰り返し配線状に配置したものであり、半導体基板１１０の表面のうちで隣り合うＮ+型不純物拡散領域１０５同士の間に位置する領域上にはゲート絶縁膜１１１が形成されている。各アシストゲート電極１１３はゲート絶縁膜１１１上に配置されており、したがって、これらのアシストゲート電極１１３も互いに平行な繰り返し配線状に配置されている。
【０００７】
個々のアシストゲート電極１１３上には電気絶縁性のアイソレーション部１１５が設けられている。また、各アシストゲート電極１１３の線幅方向両側には、該アシストゲート電極１１３の長手方向に沿って複数のフローティングゲート電極１１９が所定のピッチで配置されている。１つのアシストゲート電極１１３における線幅方向の一方の側に配置されているフローティングゲート電極１１９は、当該アシストゲート電極１１３の他方の側に配置されているフローティングゲート電極１１９と対峙している。個々のフローティングゲート電極１１９は、対応するアシストゲート電極１１３の線幅方向の側方からその上のアイソレーション部１１５の線幅方向の側方に亘っており、その上端はアイソレーション部１１５の上方にまで延在している。また、その下面は、行方向に隣り合うゲート絶縁膜１１１間に形成されたトンネル酸化膜１２１の上面に接している。
【０００８】
各トンネル酸化膜１２１上には第２電気絶縁膜１２３が設けられており、この第２電気絶縁膜１２３の上面、各フローティングゲート電極１１９の外表面、および各アイソレーション部１１５の上面を覆うようにして、例えばＯＮＯ膜（酸化物膜と窒化物膜と酸化物膜とがこの順番で積層された複層膜を意味する。以下同じ。）からなる第３電気絶縁膜１２５が形成されている。そして、各アシストゲート電極１１３と平面視上交差するようにして複数のコントロールゲート電極１２７が第３電気絶縁膜１２５上に形成され、これら複数のコントロールゲート電極１２７上には低抵抗化を目的とした導電膜１２８（例えばメタルシリサイド膜）およびパッシベーション膜１２９がこの順番で積層されている。各フローティングゲート電極１１９は、アシストゲート電極１１３とコントロールゲート電極１２７とが平面視上交差する箇所でのアシストゲート１１３の線幅方向両側に位置している。
【０００９】
上述の構成を有するＡＧ−ＡＮＤ型フラッシュメモリ１３０では、互いに隣り合う２つのＮ+型不純物拡散領域１０５の一方の電位を他方の電位よりも高くし、かつ、これら２つのＮ+型不純物拡散領域１０５の平面視上の間に位置するアシストゲート電極１１３の電位を所定の高さにすると、電位の低い方のＮ+型不純物拡散領域１０５（ソース）から電位の高い方のＮ+型不純物拡散領域１０５（ドレイン）に向かって電荷が移動する。このとき、所望のコントロールゲート電極１２７の電位を所定の高さにしておくと、ソースからドレインに向かう電荷が当該コントロールゲート電極１２７側に電気的に吸引されて、アシストゲート電極１１３の線幅方向の両側に配置されている各フローティングゲート電極１１９のうちで上記のコントロールゲート電極１２７と平面視上重なる２つのフローティングゲート電極１１９でのドレイン側のフローティングゲート電極１１９に蓄積される。
【００１０】
このようなＡＧ−ＡＮＤ型フラッシュメモリ１３０では、個々のアシストゲート電極１１３上にアイソレーション部１１５が配置され、各フローティングゲート電極１１９がアイソレーション部１１５の上方にまで延在していることから、スケーリング則に則って更なる微細化を図ったときでも各フローティングゲート電極１１３の体積を比較的大きくすることができ、結果として、個々のフローティングゲート電極１１３に比較的多量の電荷を蓄積することが可能である。
【００１１】
【特許文献１】特開２００４−３４２６８２号公報
【特許文献２】特開２００４−２２１５４６号公報
【特許文献３】特開２００１−２８４４７３号公報
【特許文献４】特開２００４−１９３５９８号公報
【特許文献５】特開２００３−３０３９０７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、図１１に示したタイプのＡＧ−ＡＮＤ型フラッシュメモリにおいても、更なる微細化を図るとデータ読み出し時に読み出しエラーが生じ易くなる。すなわち、更なる微細化に伴ってアシストゲート電極およびアイソレーション部それぞれの線幅が減少すると、該アシストゲート電極の線幅方向の両側に配置されている２つのフローティングゲート電極間の距離が短くなることから、個々のフローティングゲート電極に蓄積可能な電荷量に対する該２つのフローティングゲート電極間の結合容量の比が大きくなり、一方のフローティングゲート電極での電位変化に伴って他方のフローティングゲート電極の電位も変化し易くなる。その結果として読み出しエラーが生じ易くなる。
【００１３】
この発明は上記の事情に鑑みてなされたものであり、微細化しても読み出しエラーが生じ難い半導体記憶装置を得ることを目的とする。
【課題を解決するための手段】
【００１４】
上記の目的を達成するこの発明の半導体記憶装置は、半導体基板と、この半導体基板上にゲート絶縁膜を介して配置された複数の第１ゲート電極と、これら複数の第１ゲート電極の各々の上に配置された電気絶縁性のアイソレーション部と、半導体基板上にトンネル酸化膜を介して配置された複数の第２ゲート電極とを備え、複数の第２ゲート電極の各々への電荷の蓄積および第２ゲート電極に蓄積された電荷の引き抜きが自在な半導体記憶装置であって、複数の第２ゲート電極は、１つの第１ゲート電極を挟んで２つの第２ゲート電極が対峙するように配置されて、対応する第１ゲート電極での線幅方向の側方から前記アイソレーション部での線幅方向の側方に亘って電気絶縁膜を介して延在し、これら複数の第２ゲート電極の各々の下端部は水平方向に突出して張り出し部を形成している、ことを特徴とするものである。
【発明の効果】
【００１５】
この発明の半導体記憶装置では、個々の第１ゲート電極上にアイソレーション部が配置され、各第２ゲート電極が第１ゲート電極の線幅方向の側方からアイソレーション部の線幅方向の側方に亘って延在していることから、スケーリング則に則って第１ゲート電極の微細化を図ったときでも、個々の第２ゲート電極については電荷蓄積の有無を電気的に検出するに十分な量の電荷を蓄積するだけの体積を確保することが容易である。
【００１６】
また、各第２ゲート電極の下端部に上記の張り出し部が形成されていることから、個々の第２ゲート電極について上記十分な量の電荷を蓄積するだけの体積を確保した場合でもその高さを比較的低くすることができ、結果として、１つの第１ゲート電極を挟んで対峙する２つの第２ゲート電極間の結合容量を抑えることが可能になる。したがって、この発明によれば微細化しても読み出しエラーが生じ難い半導体記憶装置を得易くなる。
【発明を実施するための最良の形態】
【００１７】
以下、この発明の半導体記憶装置の実施の形態を図面に基づいて詳細に説明する。なお、この発明は以下に説明する実施の形態に限定されるものではない。
【００１８】
図１は、この発明の半導体記憶装置の一例を概略的に示す断面図である。同図に示す半導体記憶装置３０はＡＧ−ＡＮＤフラッシュメモリに分類されるものであり、該半導体記憶装置３０は、半導体基板１０と、該半導体基板１０上にゲート絶縁膜１１を介して互いに平行な繰り返し配線状に配置された複数のアシストゲート電極１３と、個々のアシストゲート電極１３の上に１つずつ配置されたアイソレーション部１５と、アシストゲート電極１３の線幅方向の側方からその上のアイソレーション部１５の線幅方向の側方に亘って第１電気絶縁膜１７を介して延在する複数のフローティングゲート電極１９とを備えている。１つのアシストゲート電極１３には、該アシストゲート電極１３を挟んで互いに対峙する複数組のフローティングゲート電極１９が対応しており、これら複数組のフローティングゲート電極１９は、対応するアシストゲート電極１３の長手方向に沿って所定のピッチで配置されている。各アシストゲート電極１３が上述の第１ゲート電極に相当し、各フローティングゲート電極１９が上述の第２ゲート電極に相当する。
【００１９】
上記の半導体基板１０は、所定の導電型を有する基板１に複数の不純物拡散領域５を互いに平行な繰り返し配線状に配置したものであり、基板１としては、例えばシリコンのような元素半導体からなるものや、ガリウムヒ素のような化合物半導体からなるもの、あるいはＳＯＩ（Silicon On Insulator）基板が用いられる。各不純物拡散領域５は基板１とは逆の導電型を有しており、例えば基板１としてＰ型シリコン基板を用いる場合にはその導電型がＮ+型に選定される。
【００２０】
ゲート絶縁膜１１は、半導体基板１０の表面のうちで隣り合う不純物拡散領域５同士の間に位置する領域上に、例えばシリコン酸化物、シリコン酸窒化物、高誘電率誘電体等によって形成される。ゲート絶縁膜１１上に配置されているアシストゲート電極１３の各々は、平面視上、互いに隣り合う２つの不純物拡散領域５の間に位置している。個々のアシストゲート電極１３は例えばポリシリコン（不純物がドープされたものを意味する。以下同じ。）によって形成され、半導体記憶装置３０へのデータの書き込み時や半導体記憶装置３０からのデータの読み出し時に所定の電圧を印加されて、半導体基板１０の表面近傍に反転層を形成する。
【００２１】
アイソレーション部１５は、シリコン酸化物等の電気絶縁性材料により形成されて、アシストゲート電極１３を挟んで対峙するフローティングゲート電極１１同士の距離を規制している。各アシストゲート電極１３の線幅は実質的に同じ値であり、各アイソレーション部１５の線幅は、その下のアシストゲート電極１３の線幅と実質的に同じ値である。
【００２２】
アシストゲート電極１３とその上のアイソレーション部１５とからなる積層体毎に２つの第１電気絶縁膜１７が形成されており、これら２つの第１電気絶縁膜１７は、上記の積層体における線幅方向の両側（アシストゲート電極１３とその上のアイソレーション部１５それぞれの線幅方向の両側）に分かれて配置されている。個々の第１電気絶縁膜１７は、対応するアシストゲート電極１３の側面およびアイソレーション部１５の側面を覆って更に上方にまで延在しており、その下面はゲート絶縁膜１１の上面に達している。
【００２３】
各フローティングゲート電極１９は、対応するアシストゲート電極１３の側方に第１電気絶縁膜１７を介して配置されていると共に、半導体基板１０上にトンネル酸化膜２１を介して配置されている。個々のフローティングゲート電極１９は、対応する第１電気絶縁膜１７を覆うようにして、アシストゲート電極１３の線幅方向の側方からその上のアイソレーション部１５の線幅方向の側方に亘って延在しており、その上端は第１電気絶縁膜１７の上端よりも更に上方にある。また、各フローティングゲート電極１９の下端部は水平方向に突出して、張り出し部Ｊを形成している。この張り出し部Ｊは、トンネル酸化膜２１上において、対応するアシストゲート電極１３がある方向とは逆方向に延びている。
【００２４】
上記のトンネル酸化膜２１は、上記の張り出し部Ｊと平面視上重なる箇所に配置されている。したがって、隣り合う２つのアシストゲート電極１３間においては不純物拡散領域５が露出している。各不純物拡散領域５の露出面を覆うようにして例えばシリコン酸化物からなる第２電気絶縁膜２３が設けられて、不純物拡散領域５と後述するコントロールゲート電極２７とを電気的に分離している。
【００２５】
また、各第２電気絶縁膜２３の上面、各フローティングゲート電極１９の露出面、および各アイソレーション部１５の上面を覆うようにして例えばＯＮＯ膜からなる第３電気絶縁膜２５が設けられて、各フローティングゲート電極１９と後述するコントロールゲート電極２７とを電気的に分離している。
【００２６】
上記の第３電気絶縁膜２５を覆うようにして、複数のコントロールゲート電極２７が形成されている。これら複数のコントロールゲート電極２７は、各アシストゲート電極１３と平面視上交差するようにして配置されている。そして、これら複数のコントロールゲート電極２７上には、低抵抗化を目的とした導電膜２８（例えばメタルシリサイド膜）と例えばシリコン酸化物やシリコン窒化物からなるパッシベーション膜２９とがこの順番で積層されている。各フローティングゲート電極１９は、アシストゲート電極１３とコントロールゲート電極２７とが平面視上交差する箇所でのアシストゲート１３の線幅方向両側に位置している。
【００２７】
上述の構成を有する半導体記憶装置３０では、従来のＡＧ−ＡＮＤ型フラッシュメモリにおけるのと同様に、互いに隣り合う２つの不純物拡散領域５の一方の電位を他方の電位よりも高くし、かつ、これら２つの不純物拡散領域５の平面視上の間に位置しているアシストゲート電極１３の電位を所定の高さにすると、電位の低い方の不純物拡散領域５（ソース）から電位の高い方の不純物拡散領域５（ドレイン）に向かって電荷が移動する。ソースからドレインに向かう電荷は、アシストゲート電極１３の下方に形成される反転層により加速されて、ホットキャリアとなる。
【００２８】
このとき、所望のコントロールゲート電極２７の電位を所定の高さにしておくと、ソースからドレインに向かう電荷（ホットキャリア）が当該コントロールゲート電極２７側に電気的に吸引される。その結果として、上記のアシストゲート電極１３の線幅方向の両側に配置されている各フローティングゲート電極１９のうちで上記のコントロールゲート電極２７と平面視上重なる２つのフローティングゲート電極１９でのドレイン側のフローティングゲート電極１９に電荷（ホットキャリア）が蓄積される。したがって、各不純物拡散領域５、各アシストゲート電極１３、および各コントロールゲート電極２７の電位を適宜選定することにより、所望のデータを半導体記憶装置３０に書き込む（記憶させる）ことができる。
【００２９】
一方、半導体記憶装置３０に記憶されたデータの読み出しは、アシストゲート電極１３に所定の値の電圧を印加してその下の半導体基板１０の表面近傍を強反転させた状態下で、コントロールゲート電極２７に所定の値の電圧（閾電圧）を印加し、該アシストゲート電極１３とデータの書き込み時にドレインとして利用した不純物拡散層５との間に流れる電流値を電気的に検出することで行われる。この電流値が予め定めた条件値以上のときには、上記のコントロールゲート電極２７と平面視上重なるフローティングゲート電極１９のうちで上記のアシストゲート電極１３と不純物拡散領域５（ドレイン）との間に平面視上位置しているフローティングゲート電極１９には電荷が蓄積されていなかったと判定され、条件値未満のときには当該フローティングゲート電極１９に電荷が蓄積されていたと判定される。
【００３０】
また、半導体記憶装置３０に記憶されたデータの消去は、コントロールゲート電極２７の電位を比較的大きな負の値にして、該フローティングゲート電極２７と平面視上重なるフローティングゲート電極１９内の電荷を近接の不純物拡散領域５により電気的に吸引して引き抜き、該不純物拡散領域５を介して例えば接地することにより行われる。
【００３１】
上述のように構成された半導体記憶装置３０では、個々のアシストゲート電極１３上にアイソレーション部１５が配置され、各フローティングゲート電極１９がアイソレーション部１５の上方にまで延在していることから、スケーリング則に則って微細化を図ったときでも各フローティングゲート電極１３の体積を比較的大きくすることができ、結果として、個々のフローティングゲート電極１９については電荷蓄積の有無を電気的に検出するに十分な量の電荷を蓄積するだけの体積を確保することが容易である。
【００３２】
また、各フローティングゲート電極１９の下端部に張り出し部Ｊが形成されていることから、個々のフローティングゲート電極１９について上記十分な量の電荷を蓄積するだけの体積を確保した場合でもその高さを比較的低くすることができ、結果として、アシストゲート電極１３を挟んで互いに対峙するフローティングゲート電極１９同士の結合容量を抑えることが可能になる。
【００３３】
すなわち、１つのアシストゲート電極１３を挟んで互いに対峙するフローティングゲート電極１９同士の結合容量Ｃは、一般にＣ＝εＳ／ｄで示されるわけであるが、アイソレーション部１５の高さを調節して各フローティングゲート電極１９の高さを比較的低くすると上記の式中のＳが比較的小さくなるので、これらのフローティングゲート電極１９同士の結合容量を容易に抑えることができる。なお、上記の式中のεは互いに対峙するフローティングゲート電極１９の間に介在する物質の誘電率、Ｓは上記２つのフローティングゲート電極において互いに対向している面の面積、ｄは互いに対峙するフローティングゲート電極同士の距離をそれぞれ表す。
【００３４】
したがって、上述した構成を有する半導体記憶装置３０では、１つのアシストゲート電極１３を挟んで互いに対峙するフローティングゲート電極１９のうちの一方の電位が変化したときに他方のフローティングゲート電極１９の電位が変化してしまうのを防止することが容易である。その結果として、データの読み出し時に各コントロールゲート電極２７に印加する閾値電圧を一定にしたまま各フローティングゲート電極１９での電荷蓄積の有無を正確に判定することも容易になる。すなわち、半導体記憶装置３０では記憶されたデータの読み出しエラーが生じ難いものを得易い。
【００３５】
このような技術的効果を奏する半導体記憶装置３０は、各フローティングゲート電極１９の形状および高さを上述のように選定する以外は、種々の方法および工程順の下に製造することが可能である。以下、図１で用いた参照符号を適宜引用して、半導体記憶装置３０の製造方法の一例を説明する。
【００３６】
半導体記憶装置３０を製造するにあたっては、例えばアシストゲート電極形成工程、フローティングゲート電極形成工程、およびコントロールゲート電極形成工程がこの順番で行われる。アシストゲート電極形成工程では、半導体基板１０を構成することになる基板１上に各アシストゲート電極１３および各アイソレーション部１５等を形成し、フローティングゲート電極形成工程では、ゲート絶縁膜１１、各第１電気絶縁膜１７、および各フローティングゲート電極１９等を形成する。また、コントロールゲート電極形成工程では各不純物拡散領域５、各第２電気絶縁膜２３、第３電気絶縁膜２５、および各コントロールゲート電極２７等を形成する。
【００３７】
図２は、アシストゲート電極形成工程で形成される各アシストゲート電極１３および各アイソレーション部１５の一例を概略的に示す断面図である。同図に示すように、アシストゲート電極形成工程では、半導体基板１０を構成することになる基板１（例えばＰ型シリコン基板）の片面にゲート絶縁膜１１の元となる絶縁膜１１Ａが形成され、その上に各アシストゲート電極１３および各アイソレーション部１５が形成される。さらに、例えばシリコン窒化物からなる第１エッチング保護膜３５がアイソレーション部１５上に形成される。
【００３８】
上記の絶縁膜１１Ａは物理的気相蒸着（ＰＶＤ）法、化学的気相蒸着法（ＣＶＤ法）、または熱酸化法により形成される。また、アシストゲート電極１３、アイソレーション部１５、および第１エッチング保護膜３５は、例えば、それぞれの元となる膜を成膜した後に該膜をリソグラフィー法とエッチング法とを組み合わせて所定形状にパターニングすることにより形成される。
【００３９】
図３〜図９は、それぞれ、フローティングゲート電極形成工程で行われるサブ工程の一例を概略的に示す断面図である。フローティングゲート電極形成工程では、例えば下記の第１〜７サブ工程を行って、各フローティングゲート電極１９（図１参照）を形成する。
【００４０】
第１サブ工程では、図３に示すように絶縁膜１１Ａ、アシストゲート電極１３、アイソレーション部１５、および第１エッチング保護膜３５それぞれの外表面を覆うようにして、第１電気絶縁膜１７（図１参照）の元となる絶縁膜１７Ａを例えばＣＶＤ法により成膜する。第２サブ工程では、上記の絶縁膜１７Ａをパターニングして、図４に示すように第１電気絶縁膜１７を得る。絶縁膜１７Ａのパターニングは、例えば異方性エッチングにより行われる。このとき、絶縁膜１１Ａ（図３参照）も一緒にパターニングして、ゲート絶縁膜１１を得る。
【００４１】
第３サブ工程では、図５に示すように基板１の露出面上にＰＶＤ法、ＣＶＤ法、または熱酸化法によりトンネル酸化膜２１（図１参照）の元となる酸化膜２１Ａを成膜する。第４サブ工程では、フローティングゲート電極１９（図１参照）の元となる導電膜（例えばポリシリコン膜）を例えばＣＶＤ法により成膜する。図６に示すように、この導電膜１９Ａは、第１電気絶縁膜１７、酸化膜２１Ａ、および第１エッチング保護膜３５それぞれの外表面を覆うようにして等方的に成膜される。
【００４２】
第５サブ工程では、図７に示すように、導電膜１９Ａのうちでフローティングゲート電極１９に成形しようとする箇所を覆うようにして、保護膜３７を等方的に成膜する。この保護膜３７としては、導電膜１９Ａおよび第１エッチング保護膜３５の各々と異なるエッチング特性を有する膜が用いられ、例えば導電膜１９Ａがポリシリコン膜で第１エッチング保護膜３５がシリコン窒化物膜である場合にはシリコン酸化物膜が好適に用いられる。
【００４３】
第６サブ工程では、保護膜３７の上方から該保護膜３７に異方性エッチングを施して、その下の導電膜１９Ａの表面を部分的に露出させる。これより保護膜３７がパターニングされて、図８に示すように、アシストゲート電極１３とその上のアイソレーション部１５および第１エッチング保護膜３５とからなる積層体の線幅方向の両側に、導電膜１９Ａを介して第２エッチング保護膜３７Ａが形成される。
【００４４】
第７サブ工程では、導電膜１９Ａのうちで第２エッチング保護膜３７Ａにより覆われることなく露出している領域をエッチングにより除去することで、該導電膜１９Ａをパターニングする。これにより、図９に示すようにフローティングゲート電極１９が得られる。このときのエッチングとしては例えばウェットエッチングが適用され、該エッチングは第１エッチング保護膜３５の上面が露出するまで行われる。このとき、酸化膜２１Ａの上面も部分的に露出する。
【００４５】
この後、例えばウェットエッチングにより各第２エッチング保護膜３７Ａを除去すると共に酸化膜２１Ａをトンネル酸化膜２１にパターニングしてから、基板１の所定箇所に例えばイオン注入法により所定の不純物（ドナーまたはアクセプタ）を注入し、熱処理により活性化させる。これにより、図１０に示すように基板１に不純物拡散領域５が形成されて、基板１が図１に示した半導体基板１０となる。
【００４６】
なお、上記第２エッチング保護膜３７Ａの除去および酸化膜２１Ａのパターニング、ならびに不純物拡散領域５の形成は、フローティングゲート電極形成工程に含めることもできるし、コントロールゲート電極形成工程に含めることもできるし、独立した工程と見なすこともできる。
【００４７】
コントロールゲート電極形成工程では、まず、図１に示した第２電気絶縁膜２３の元となる電気絶縁膜によって各アシストゲート１３間（フローティングゲート１９間）を完全に埋め、化学的機械研磨（ＣＭＰ）等の平坦化処理を施した後に例えば異方性エッチングを施して、その上面をアシストゲート１３の上面と同等な高さまで落とし込む。次いで、第３電気絶縁膜２５（図１参照）を例えばＣＶＤ法により成膜してから、各コントロールゲート電極２７（図１参照）を形成する。このとき、第３電気絶縁膜２５の成膜に先だって、第１エッチング保護膜３５（図１０参照）を例えばウェットエッチングより除去する。コントロールゲート電極２７の各々は、例えば、これらの元となる導電膜（例えばポリシリコン膜）を例えばＣＶＤ法により成膜した後に該導電膜をリソグラフィー法とエッチング法とを組み合わせて所定形状にパターニングすることにより形成される。
【００４８】
上述のようにしてコントロールゲート電極２７まで形成した後、これらを覆うようにして低抵抗化を導電膜２８（例えばメタルシリサイド膜）およびパッシベーション膜２９をこの順番で積層することにより、図１に示した半導体記憶装置３０が得られる。
【図面の簡単な説明】
【００４９】
【図１】この発明の半導体記憶装置の一例を概略的に示す断面図である。
【図２】図１に示した半導体記憶装置を製造する際のアシストゲート電極形成工程で形成される各アシストゲート電極および各アイソレーション部の一例を概略的に示す断面図である。
【図３】図１に示した半導体記憶装置を製造する際のフローティングゲート電極形成工程における第１サブ工程で成膜される絶縁膜を概略的に示す断面図である。
【図４】図１に示した半導体記憶装置を製造する際のフローティングゲート電極形成工程における第２サブ工程で形成される第１電気絶縁膜を概略的に示す断面図である。
【図５】図１に示した半導体記憶装置を製造する際のフローティングゲート電極形成工程における第３サブ工程で成膜される酸化膜を概略的に示す断面図である。
【図６】図１に示した半導体記憶装置を製造する際のフローティングゲート電極形成工程における第４サブ工程で成膜される導電膜を概略的に示す断面図である。
【図７】図１に示した半導体記憶装置を製造する際のフローティングゲート電極形成工程における第５サブ工程で成膜される保護膜を概略的に示す断面図である。
【図８】図１に示した半導体記憶装置を製造する際のフローティングゲート電極形成工程における第６サブ工程で形成される第２エッチング保護膜を概略的に示す断面図である。
【図９】図１に示した半導体記憶装置を製造する際のフローティングゲート電極形成工程における第７サブ工程で形成されるフローティングゲート電極を概略的に示す断面図である。
【図１０】図１に示した半導体記憶装置を製造するにあたってフローティングゲート電極の形成後に形成される不純物拡散領域を概略的に示す断面図である。
【図１１】スケーリング則に則って微細化を図ったときでも個々のフローティングゲート電極に比較的多量の電荷を蓄積することが可能な従来の半導体記憶装置の一例を概略的に示す断面図である。
【符号の説明】
【００５０】
１０  半導体基板
１１  ゲート絶縁膜
１３  アシストゲート電極（第１ゲート電極）
１５  アイソレーション部
１７  第１電気絶縁膜
１９  フローティングゲート電極（第２ゲート電極）
３０  半導体記憶装置
Ｊ  張り出し部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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