(57)【要約】【課題】容量変化比の大きな可変容量ダイオード及び当該可変容量ダイオードを備えた半導体装置を提供することを目的とする。【解決手段】半導体基板１の表面上に可変容量ダイオードを構成するＰ−層７及びＮ＋層８、ＭＯＳトランジスタを構成するソース層１０及びドレイン層１１を形成する。次に、Ｎ＋層８，ソース層１０及びドレイン層１１を露出させるコンタクトホール１３，１４を有する層間絶縁膜１２を形成する。次に、コンタクトホール１３内で露出したＮ＋層８を被覆するレジスト層１５を形成する。次に、コンタクトホール１４を介して高濃度のＮ型不純物イオンをソース層１０及びドレイン層１１に注入してＮ＋＋層１６を形成する。この際、不純物イオンがＮ＋層８に注入されないようにする。次に、コンタクトホール１３，１４内にカソード電極１７，金属配線１８を形成する。【選択図】図６
2008283072.tif 000002
【特許請求の範囲】
【請求項１】
同一半導体基板上に可変容量ダイオード及びＭＯＳトランジスタを備える半導体装置の製造方法であって、
第１導電型の第１の半導体層が第１領域に形成された半導体基板を準備し、
前記第１の半導体層上に、前記第１導電型とは逆の第２導電型の第２の半導体層を形成し、前記第１及び第２の半導体層によって可変容量ダイオードのＰＮ接合部を形成する工程と、
第２領域における前記半導体基板の表面上に、ＭＯＳトランジスタを構成する第２導電型のソース層及びドレイン層を形成する工程と、
前記第２の半導体層上に第１コンタクトホールを有し、前記ソース層及びドレイン層上に第２コンタクトホールを有する絶縁膜を形成する工程と、
前記２コンタクトホールを介して前記ソース層及び前記ドレイン層に第２導電型の不純物イオンを注入し、前記ソース層及び前記ドレイン層に高濃度不純物層を形成する工程とを有し、
前記高濃度不純物層を形成する工程は、前記不純物イオンが前記第２の半導体層に注入されないように行うことを特徴とする半導体装置の製造方法。
【請求項２】
同一半導体基板上に可変容量ダイオードとＭＯＳトランジスタを備える半導体装置の製造方法であって、
第１導電型の第１の半導体層が第１領域に形成された半導体基板を準備し、
前記第１の半導体層上に、前記第１導電型とは逆の第２導電型の第２の半導体層を形成し、前記第１及び第２の半導体層によって可変容量ダイオードのＰＮ接合部を形成する工程と、
第２領域における前記半導体基板の表面上に、ＭＯＳトランジスタを構成する第２導電型のソース層及びドレイン層を形成する工程と、
前記第２の半導体層上に複数の第１のコンタクトホールを有し、前記ソース層及びドレイン層上に複数の第２コンタクトホールを有する絶縁膜を形成する工程と、
前記第１及び第２コンタクトホールを介して前記第２の半導体層、前記ソース層及び前記ドレイン層に第２導電型の不純物イオンを注入し、前記第２の半導体層，前記ソース層及び前記ドレイン層に高濃度不純物層を形成する工程とを有し、
隣接する前記第１コンタクトホールの離間距離が、隣接する前記第２コンタクトホールの離間距離よりも長いことを特徴とする半導体装置の製造方法。
【請求項３】
隣接する前記第２コンタクトホールの離間距離は、当該半導体装置に適用されるデザインルールにおける最短離間距離であることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
半導体基板上に可変容量ダイオードとＭＯＳトランジスタを備える半導体装置であって、
可変容量ダイオードは、
半導体基板の表面に形成された第１導電型の第１の半導体層と、
前記第１の半導体層上に形成された、前記第１導電型とは逆導電型の第２の半導体層と、
前記第２の半導体層と接触する電極とを備え、
前記ＭＯＳトランジスタは、
ソース層及びドレイン層と、
前記ソース層及びドレイン層と接触する配線層とを備え、
前記ソース層及びドレイン層には、前記配線層との接触部の直下に、コンタクト抵抗を下げるために高濃度不純物層が形成されており、
前記第２の半導体層の表層の不純物濃度は、前記高濃度不純物層よりも低いことを特徴とする半導体装置。
【請求項５】
半導体基板上に可変容量ダイオードとＭＯＳトランジスタを備える半導体装置であって、
可変容量ダイオードは、
半導体基板の表面に形成された第１導電型の第１の半導体層と、
前記第１の半導体層上に形成された、前記第１導電型とは逆導電型の第２の半導体層と、
前記第２の半導体層上に複数の第１コンタクトホールを有する絶縁膜と、
前記絶縁膜内に形成されて前記第２の半導体層と接触する電極とを備え、
前記ＭＯＳトランジスタは、
ソース層及びドレイン層と、
前記ソース層及びドレイン層上に複数の第２コンタクトホールを有する前記絶縁膜と、
前記第２コンタクトホール内に形成された配線層とを備え、
前記第２の半導体層，前記ソース層及びドレイン層には、前記電極または前記配線層との接触部の直下に第２導電型の高濃度不純物層がそれぞれ形成されており、
隣接する前記第１コンタクトホールの離間距離が、
隣接する前記第２コンタクトホールの離間距離よりも長いことを特徴とする半導体装置。
【請求項６】
隣接する前記第２コンタクトホールの離間距離は、当該半導体装置に適用されるデザインルールにおける最短離間距離であることを特徴とする請求項５に記載の半導体装置。
【請求項７】
半導体基板と、
前記半導体基板に形成された第１導電型の第１の半導体層と、
前記第１の半導体層の表面上に形成された、前記第１導電型とは逆導電型の第２の半導体層と、
前記第２の半導体層上にコンタクトホールを有する絶縁膜と、
前記コンタクトホール内に、前記第２の半導体層と接触する電極とを備え、
前記第２の半導体層は、前記半導体基板の表面と平行な方向に均一な不純物濃度を有することを特徴とする可変容量ダイオード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変容量ダイオードに関するものである。
【背景技術】
【０００２】
可変容量ダイオード(Variable Capacitance Diode)は、バリキャップやバラクタとも呼ばれ、ＰＮ接合の空乏層の幅が印加電圧によって変化することを利用するダイオードである。可変容量ダイオードは、電圧制御回路（ＶＣＯ：Voltage Control Oscillator)，高周波フィルタ，ＴＶチューナやラジオチューナ等に用いられている。
【０００３】
本発明に関連した技術は、例えば以下の特許文献に記載されている。
【特許文献１】特開２００１―２６７５９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
例えば、発振周波数を広範囲に可変できる電圧制御回路を実現するためには、可変容量ダイオードと抵抗素子とで規定される時定数の可変範囲を大きくする必要がある。すなわち、逆バイアスの印加電圧の変化に対する容量の変化比（以下、容量変化比という。）の大きな可変容量ダイオードが必要となる。また、容量変化比が小さい可変容量ダイオードは、空乏層の幅を変化させるために広範囲の印加電圧が必要となるため、低電圧な規格の電子機器に利用することが困難になる問題がある。
【０００５】
そこで本発明は、容量変化比の大きな可変容量ダイオード及び当該可変容量ダイオードを備えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は上記課題に鑑みてなされたものであり、その主な特徴は以下のとおりである。すなわち、本発明の半導体装置の製造方法は、同一半導体基板上に可変容量ダイオード及びＭＯＳトランジスタを備える半導体装置の製造方法であって、第１導電型の第１の半導体層が第１領域に形成された半導体基板を準備し、前記第１の半導体層上に、前記第１導電型とは逆の第２導電型の第２の半導体層を形成し、前記第１及び第２の半導体層によって可変容量ダイオードのＰＮ接合部を形成する工程と、第２領域における前記半導体基板の表面上に、ＭＯＳトランジスタを構成する第２導電型のソース層及びドレイン層を形成する工程と、前記第２の半導体層上に第１コンタクトホールを有し、前記ソース層及びドレイン層上に第２コンタクトホールを有する絶縁膜を形成する工程と、前記２コンタクトホールを介して前記ソース層及び前記ドレイン層に第２導電型の不純物イオンを注入し、前記ソース層及び前記ドレイン層に高濃度不純物層を形成する工程とを有し、前記高濃度不純物層を形成する工程は、前記不純物イオンが前記第２の半導体層に注入されないように行うことを特徴とする。
【０００７】
また、本発明の半導体装置の製造方法は、同一半導体基板上に可変容量ダイオードとＭＯＳトランジスタを備える半導体装置の製造方法であって、第１導電型の第１の半導体層が第１領域に形成された半導体基板を準備し、前記第１の半導体層上に、前記第１導電型とは逆の第２導電型の第２の半導体層を形成し、前記第１及び第２の半導体層によって可変容量ダイオードのＰＮ接合部を形成する工程と、第２領域における前記半導体基板の表面上に、ＭＯＳトランジスタを構成する第２導電型のソース層及びドレイン層を形成する工程と、前記第２の半導体層上に複数の第１のコンタクトホールを有し、前記ソース層及びドレイン層上に複数の第２コンタクトホールを有する絶縁膜を形成する工程と、前記第１及び第２コンタクトホールを介して前記第２の半導体層、前記ソース層及び前記ドレイン層に第２導電型の不純物イオンを注入し、前記第２の半導体層，前記ソース層及び前記ドレイン層に高濃度不純物層を形成する工程とを有し、隣接する第１コンタクトホールの離間距離が、隣接する第２コンタクトホールの離間距離よりも長いことを特徴とする。
【０００８】
また、本発明の半導体装置は、半導体基板上に可変容量ダイオードとＭＯＳトランジスタを備える半導体装置であって、可変容量ダイオードは、半導体基板の表面に形成された第１導電型の第１の半導体層と、前記第１の半導体層上に形成された、前記第１導電型とは逆導電型の第２の半導体層と、前記第２の半導体層と接触する電極とを備え、前記ＭＯＳトランジスタは、ソース層及びドレイン層と、前記ソース層及びドレイン層と接触する配線層とを備え、前記ソース層及びドレイン層には、前記配線層との接触部の直下に、コンタクト抵抗を下げるために高濃度不純物層が形成されており、前記第２の半導体層の表層の不純物濃度は、前記高濃度不純物層よりも低いことを特徴とする。
【０００９】
また、本発明の半導体装置は、半導体基板上に可変容量ダイオードとＭＯＳトランジスタを備える半導体装置であって、可変容量ダイオードは、半導体基板の表面上に形成された第１導電型の第１の半導体層と、前記第１の半導体層上に形成された、前記第１導電型とは逆導電型の第２の半導体層と、前記第２の半導体層上に複数の第１コンタクトホールを有する絶縁膜と、前記絶縁膜内に形成されて前記第２の半導体層と接触する電極とを備え、前記ＭＯＳトランジスタは、ソース層及びドレイン層と、前記ソース層及びドレイン層上に複数の第２コンタクトホールを有する前記絶縁膜と、前記第２コンタクトホール内に形成された配線層とを備え、前記第２の半導体層，前記ソース層及びドレイン層には、前記電極または前記配線層との接触部の直下に第２導電型の高濃度不純物層がそれぞれ形成されており、隣接する前記第１コンタクトホールの離間距離が、隣接する前記第２コンタクトホールの離間距離よりも長いことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、従来に比して初期容量値及び容量変化比の大きな可変容量ダイオードを実現することができる。
【発明を実施するための最良の形態】
【００１１】
ところで、可変容量ダイオード以外にＭＯＳトランジスタやバイポーラトランジスタ等の能動素子が同一半導体基板上に形成され、全体として一つの半導体集積回路を構成する場合がある。以下の実施形態では、可変容量ダイオードとＮチャネル型のＭＯＳトランジスタが同一半導体基板上に形成された半導体装置について説明する。
【００１２】
まず、本発明の第１の実施形態について図面を参照しながら説明する。図１乃至図７は、それぞれ製造工程順に示した断面図または平面図である。なお、以下に説明する製造工程は、ウェハ状の半導体基板を用いて行われるものであり、所定のダイシングラインを境界として多数の半導体装置がマトリクス状に形成されることになるが、一つの可変容量ダイオードと一つのＭＯＳトランジスタとが形成される領域についてのみ説明する。
【００１３】
まず、図１に示すように、Ｐ型の半導体基板１の表面に例えばロコス(LOCOS)法等の選択酸化法(Selective Oxidation Method)によって素子分離絶縁膜２を形成し、可変容量ダイオードの形成予定領域（以下、第１領域という。）とＭＯＳトランジスタの形成予定領域（以下、第２領域という。）とを分離する。
【００１４】
次に、素子分離絶縁膜２で囲まれた第１領域及び第２領域の半導体基板１の表面にシリコン酸化膜等の絶縁膜３，ゲート絶縁膜４を例えば熱酸化法により形成する。
【００１５】
次に、半導体基板１上の全面にポリシリコン層を例えばＣＶＤ法により形成する。次に、レジスト層（不図示）をマスクとして当該ポリシリコン層をパターニングすることで、ゲート絶縁膜４上にゲート電極５を形成する。
【００１６】
次に、図２に示すように、第１領域に開口部を有するレジスト層６を半導体基板１の表面上に形成し、当該レジスト層６をマスクとしてＰ型不純物イオンを注入し、半導体基板１の表面にＰ−層７を形成する。当該イオン注入は、例えばニフッ化ボロン（ＢＦ２）イオンを用い、加速電圧１００ＫｅＶ，注入量４×１０１３／ｃｍ２の条件で行う。
【００１７】
次に、レジスト層６をマスクとしてＮ型不純物イオンをＰ−層７に注入し、Ｐ−層７上にＮ＋層８を形成する。当該イオン注入は、例えばヒ素（Ａｓ）イオンを用い、加速電圧７０ＫｅＶ，注入量５×１０１５／ｃｍ２の条件で行う。このように、イオン注入のマスクとして同一のレジスト層６を用いているため、Ｐ−層７とＮ＋層８との位置ズレを抑えることができる。こうして、Ｐ−層７とＮ＋層８との境界に可変容量ダイオードのＰＮ接合が形成される。本実施形態におけるＰＮ接合は、半導体基板１の表面から約０．２０μｍの位置に形成されている。
【００１８】
なお、後述するように第１の実施形態では、ソース層１０及びドレイン層１１の表面に形成される高濃度のＮ型不純物層（Ｎ＋＋層１６）をＮ＋層８の表面に形成しない。従って、Ｎ＋層８とカソード電極１７との接触部において所望のオーミック特性が得られるように、Ｎ＋層８の表層の不純物濃度を十分高くすること（約１×１０２０／ｃｍ３程度の不純物濃度であること）が好ましい。
【００１９】
また、空乏層がＰ−層７側に広がり易くなるように、Ｐ−層７の方がＮ＋層８よりも低濃度になるようにイオン注入を行っている。例えば、Ｎ＋層８の不純物濃度が１×１０２０／ｃｍ３程度であり、Ｎ＋層８の直下のＰ−層７の不純物濃度が１×１０１８／ｃｍ３程度である。また、初期容量値，容量変化比の両者を出来る限り大きくする観点から、Ｐ−層７の不純物濃度は、Ｎ＋層８との界面付近のみが濃く、他の領域が薄くなるようにすることが好ましい。
【００２０】
次に、図３に示すように、第２領域に開口部を有するレジスト層９を形成し、当該レジスト層９及びゲート電極５をマスクとしてＮ型不純物イオンを注入し、第２領域における半導体基板１の表面上にソース層１０及びドレイン層１１を形成する。当該イオン注入は、例えばヒ素（Ａｓ）イオンを用い、加速電圧７０ＫｅＶ，注入量５×１０１５／ｃｍ２の条件で行う。
【００２１】
本実施形態では、Ｎ＋層８と、ソース層１０及びドレイン層１１とを別工程で形成しているが、各層（Ｎ＋層８，ソース層１０，ドレイン層１１）を同一工程で形成することも可能である。この場合は、Ｐ−層７の形成後にレジスト層６を除去し、その後に第１領域及び第２領域に開口部を有する別のレジスト層をマスクとしてＮ型不純物イオンを注入し、Ｎ＋層８とソース層１０及びドレイン層１１を同時に形成する。
【００２２】
次に、高温（例えば８００〜９００℃）で約３０分の熱処理（アニーリング）を行い、上記各層（Ｐ−層７，Ｎ＋層８，ソース層１０，ドレイン層１１）に注入された不純物イオンを活性化させる。
【００２３】
次に、半導体基板１上の全面に層間絶縁膜１２（例えば、CVD法によって形成されたBPSG膜やシリコン窒化膜）を形成し、その後当該層間絶縁膜１２，絶縁膜３，ゲート絶縁膜４を選択的にエッチングし、図４に示すようなＮ＋層８，ソース層１０及びドレイン層１１を露出させるコンタクトホール１３，１４を形成する。
【００２４】
コンタクトホール１３，１４の平面的なサイズは、コンタクトホール１３、１４を形成するためのマスクによって調整することができ、本実施形態におけるコンタクトホール１３の平面的なサイズは７０μｍ×１５０μｍ（縦×横）であって、図７に示すようにＮ＋層８と略同一サイズである。一方、コンタクトホール１４の平面的なサイズは０．８μｍ×０．８μｍである。また、コンタクトホール１４の配置位置についても同様にマスクによって調整することができ、図７に示すように隣接するコンタクトホール１４の離間距離は約１．０μｍである。この離間距離は、当該半導体装置に適用されるデザインルール（設計基準）の最短離間距離であることが通常である。
【００２５】
次に、図５に示すようにコンタクトホール１３から露出したＮ＋層８を被覆するレジスト層１５を形成する。次に、コンタクトホール１４を介して高濃度のＮ型不純物イオンをソース層１０及びドレイン層１１に注入し、ソース層１０及びドレイン層１１の表面にＮ＋層８やソース層１０及びドレイン層１１よりも高濃度であるＮ＋＋層１６を形成する。レジスト層１５が形成されているために、Ｎ＋＋層１６の不純物イオンはＮ＋層８に注入されないようになっている。従って、Ｎ＋層８の表層は、半導体基板１の表面と平行な方向に均一な不純物濃度を有している。Ｎ＋＋層１６を形成するのは、金属配線１８との接触抵抗を下げて金属配線１８とソース層１０及びドレイン層１１との電気的接続を良好にするためである。当該イオン注入は、例えばリン（Ｐ）イオンを用い、加速電圧２５ＫｅＶ，注入量３×１０１４／ｃｍ２の条件で行う。
【００２６】
次に、図６及び図７に示すように、コンタクトホール１３，１４内にスパッタリング法等でアルミニウムやチタン等から成るカソード電極１７，金属配線１８を形成する。カソード電極１７は、コンタクトホール１３の底部でＮ＋層８と接触しており、金属配線１８はコンタクトホール１４の底部でＮ＋＋層１６と接触している。なお。カソード電極１７及び金属配線１８の形成と同時またはその後に、アノード電極（不図示）を半導体基板１の裏面上または半導体基板１の表面上に形成する。また、図示しない領域で、ゲート電極５に接続された配線も形成される。
【００２７】
次に所定の保護膜等を半導体基板１上に形成し、その後半導体基板１を所定のダイシングラインに沿って切断し、個々の半導体チップに分割する。
【００２８】
以上の工程により、同一半導体基板１上に可変容量ダイオード２０とＭＯＳトランジスタ２１を備える半導体装置が完成する。なお、図７は当該半導体装置の概略平面図であり、図６は図７のＸ−Ｘ線に沿った断面図である。
【００２９】
当該半導体装置において、ＰＮ接合部が逆バイアスされるようにアノード電極及びカソード電極１７に所定の電圧を印加すると、ＰＮ接合部付近で空乏層が拡がり、可変容量ダイオード２０の容量Ｃが変化する。容量Ｃは、ＰＮ接合部の面積をＳ，空乏層の幅をｄ、誘電率をεとすると、Ｃ＝ε・Ｓ／ｄで表される。
【００３０】
続いて、第１の実施形態に係る可変容量ダイオード２０の容量Ｃと逆バイアスの印加電圧Ｖとの関係（以下、Ｃ−Ｖ特性と称する。）について具体的な測定結果を挙げて説明する。なお、比較例として、図８に示すような半導体装置の可変容量ダイオード３０についても同様の測定を行った。
【００３１】
可変容量ダイオード３０を備える半導体装置は、以下の製造プロセスを経て形成されたものである。つまり、図５を用いて説明したＮ＋＋層１６の形成工程において、Ｎ＋層８をレジスト層１５で被覆しない。そして、コンタクトホール１３及びコンタクトホール１４を介してＮ型不純物イオンをＮ＋層８、ソース層１０及びドレイン層１１の表面に注入し、図８に示すように、Ｎ＋層８の表面に高濃度のＮ型不純物層（Ｎ＋＋層３１）を形成する。他の構成は既に説明した可変容量ダイオード２０及びＭＯＳトランジスタ２１と同様であるため、同一符号を示してその説明を省略する。
【００３２】
図９において、◆のプロットを結んだ線が、可変容量ダイオード２０のＣ−Ｖ特性を示したものである。また、■のプロットを結んだ線が、可変容量ダイオード３０のＣ−Ｖ特性を示したものである。
【００３３】
図９に示すように、可変容量ダイオード３０の初期容量値（印加電圧が０Ｖのときの容量値）が約０．４（ｆＦ／ｕｍ２）であるのに対して、可変容量ダイオード２０の初期容量値は約１．４（ｆＦ／ｕｍ２）であり、可変容量ダイオード３０よりも可変容量ダイオード２０の方が高い初期容量値を有することが判る。また、０Ｖから３．５Ｖの印加電圧の変化に対して、可変容量ダイオード３０の容量は約０．４（ｆＦ／ｕｍ２）から約０．１（ｆＦ／ｕｍ２）となり、容量変化比は約４であった。これに対して、可変容量ダイオード２０の容量は、約１．４（ｆＦ／ｕｍ２）から約０．１（ｆＦ／ｕｍ２）となり、容量変化比は１４であるので、可変容量ダイオード２０の方が、容量変化比が３倍以上大きい。なお、可変容量ダイオード２０及び可変容量ダイオード３０のいずれも、印加電圧が一定値以上（測定結果では約３．５ボルト）になると、容量の印加電圧に対する依存性は小さくなり、容量値はほぼ一定となる。
【００３４】
可変容量ダイオード２０に比して可変容量ダイオード３０の初期容量値及び容量変化比が低い理由は、可変容量ダイオード３０ではＮ＋＋層３１の形成に際して注入されたＮ型不純物がＰ−層７にまで達し、ＰＮ接合部におけるＰ型不純物濃度が相対的に薄くなり、そして、ＰＮ接合部付近におけるＮ型不純物濃度とＰ型不純物濃度の差が少なくなったためと考えられる。
【００３５】
これに対して可変容量ダイオード２０では、ソース層１０及びドレイン層１１に高濃度不純物層であるＮ＋＋層１６を形成する工程の際にレジスト層１５を形成して、高濃度の不純物イオンがＮ＋層８に新たに注入されないようにしている。つまり、可変容量ダイオード２０では、可変容量ダイオード３０のような高濃度のＮ型不純物層（Ｎ＋＋層３１）を形成していないため、Ｎ＋層８の直下におけるＰ−層７のＰ型不純物濃度が薄まることを抑え、Ｐ−層７の濃度プロファイルを可変容量ダイオード３０に比べて高い状態に保つことができる。そのため、第１の実施形態によれば、可変容量ダイオードの初期容量値及び容量変化比を大きくすることが可能である。
【００３６】
なお、可変容量ダイオード３０において、Ｎ＋＋層３１のイオン注入条件（加速電圧及び注入量）を制御することで、ＰＮ接合部付近でのＰ−層７の濃度に影響を及ぼさないようにすることも可能であるが、その場合には、ＭＯＳトランジスタ２１のコンタクト抵抗を充分に下げることが出来なくなってしまうため、当該イオン注入条件を変更できない。また、可変容量ダイオードの低電圧駆動を実現するためにも、ＰＮ接合は半導体基板１の浅い領域に形成されており、Ｐ−層７のＰ型不純物濃度に影響を一切与えずにＮ＋＋層３１を形成することは非常に困難であり、製造上のばらつきが大きくなってしまう。従って、可変容量ダイオードとＭＯＳトランジスタを混載する半導体装置では、ＭＯＳトランジスタのコンタクト抵抗を下げるためのイオン注入の工程の際に、当該不純物イオンが可変容量ダイオード側の半導体層（第１の実施形態ではＮ＋層８及びＰ−層７）に注入されないようにすることが好ましい。
【００３７】
以上説明したように第１の実施形態では、ソース層１０及びドレイン層１１に高濃度不純物層であるＮ＋＋層１６を形成する工程の際に、高濃度の不純物イオンがＮ＋層８に新たに注入されないようにしている。そのため、ＰＮ接合部付近のＰ型不純物濃度が薄くならず、可変容量ダイオードの初期容量値及び容量変化比を大きくすることができる。
【００３８】
次に、本発明の第２の実施形態について図１０乃至図１２を参照しながら説明する。なお、第１の実施形態と同様の構成及び製造工程については、同一符号を示してその説明を省略する。
【００３９】
半導体基板１上の全面に層間絶縁膜１２を形成し、その後当該層間絶縁膜１２を選択的にエッチングし、図１０に示すようなＮ＋層８，ソース層１０及びドレイン層１１のそれぞれの一部を露出させるコンタクトホール４０，１４を形成する。第１の実施形態では、図６及び図７に示すように一つの可変容量ダイオードに対して一つのコンタクトホール１３が形成されていたが、第２の実施形態では、コンタクトホール４０が複数形成されている。
【００４０】
コンタクトホール４０の平面的なサイズは、コンタクトホール１４とほぼ同一であり、０．８μｍ×０．８μｍ（縦×横）である。また、隣接するコンタクトホール４０の離間距離Ｌ１は約１．５〜２．０μｍであって、図１２に示すように、隣接するコンタクトホール１４の離間距離Ｌ２（例えば約１．０μｍ）よりも長くなるように各コンタクトホール４０が配置されている。隣接するコンタクトホール４０の離間距離Ｌ１は、当該半導体装置に適用されているデザインルールにおける最短離間距離よりも長いことが、大きな初期容量値及び容量変化比を実現する上で好ましい。この点については後述する。
【００４１】
次に、コンタクトホール４０，１４を介して高濃度のＮ型不純物イオンをＮ＋層８，ソース層１０及びドレイン層１１に注入し、図１１に示すように、Ｎ＋層８，ソース層１０及びドレイン層１１の表面にＮ＋＋層４１及びＮ＋＋層１６をそれぞれ形成する。当該イオン注入は、例えばリン（Ｐ）イオンを用い、加速電圧２５ＫｅＶ，注入量３×１０１４／ｃｍ２の条件で行う。なお、当該工程で注入されたＮ型不純物は、Ｐ−層７にまで達するため、コンタクトホール４０に対応する領域のＰ型不純物濃度が相対的に薄くなる。この、Ｐ型不純物濃度が薄くなった領域をＰ−−層４２とする。Ｐ−−層４２とＮ＋層８との接合付近では、Ｎ型不純物濃度とＰ型不純物濃度の差が少なくなっている。
【００４２】
次に、図１１及び図１２に示すように、コンタクトホール４０，１４内にカソード電極４３，金属配線１８を形成する。次に、第１の実施形態と同様にアノード電極や保護膜等を形成し、所定のダイシングラインに沿って切断し、個々の半導体チップに分割する。
【００４３】
以上の工程により、同一半導体基板１上に可変容量ダイオード４５とＭＯＳトランジスタ２１を備える半導体装置が完成する。なお、図１２は当該半導体装置の概略平面図であり、図１１は図１２のＹ−Ｙ線に沿った断面図である。
【００４４】
次に、第２の実施形態に係る可変容量ダイオード４５のＣ−Ｖ特性について図９を用いて説明する。図９において、▲のプロットを結んだ線が、可変容量ダイオード４５のＣ−Ｖ特性を示したものである。
【００４５】
図９に示すように、可変容量ダイオード４５の初期容量値は約１．０（ｆＦ／ｕｍ２）であり、可変容量ダイオード２０よりも低いが、可変容量ダイオード３０よりも高い初期容量値である。また、０Ｖから２．５Ｖの変化に対して、可変容量ダイオード３０の容量は約０．４（ｆＦ／ｕｍ２）から約０．１８（ｆＦ／ｕｍ２）となり、容量変化比は約２であった。これに対して、可変容量ダイオード４５の容量は、約１．０（ｆＦ／ｕｍ２）から約０．１８（ｆＦ／ｕｍ２）となり、容量変化比が約５であるので、可変容量ダイオード４５の容量変化比の方が可変容量ダイオード３０よりも約２．５倍程大きい。なお、可変容量ダイオード４５は、印加電圧が一定以上（測定結果では約２．５Ｖ以上）になると、容量の印加電圧に対する依存性は小さくなり、容量値はほぼ一定となる。
【００４６】
可変容量ダイオード３０に比して可変容量ダイオード４５の方が初期容量値及び容量変化比が高いのは以下の理由によると考えられる。つまり、可変容量ダイオード３０では、Ｎ＋＋層３１の形成に際してのＮ型不純物が広範囲にＰ−層７まで達し、ＰＮ接合部付近のＰ型不純物濃度が相対的に薄くなる。
【００４７】
これに対して、可変容量ダイオード４５では、複数のコンタクトホール４０を設け、なお且つその隣接するコンタクトホール４０の離間距離を、隣接するコンタクトホール１４（デザインルールの最短離間距離）よりも長く設定している。従って、Ｎ＋＋層４１の形成によって、Ｐ型不純物濃度が薄くなった領域（Ｐ−−層４２）が形成されたとしても、ＰＮ接合全体の面積に対するＰ−−層４２の面積は小さく、全体としてみればＰＮ接合付近のＰ型不純物濃度を可変容量ダイオード３０に比べて高い状態に保つことができる。そのため、第２の実施形態によれば、可変容量ダイオード３０に比べて可変容量ダイオードの初期容量値及び容量変化比を大きくすることが可能である。なお、図９に示すように、可変容量ダイオード２０と可変容量ダイオード４５のＣ−Ｖ特性を比べると、可変容量ダイオード２０の方が初期容量値及び容量変化比が大きいため、より大きな初期容量値及び容量変化比を得るためには、第１の実施形態に示すように可変容量ダイオードを設けることが好ましい。
【００４８】
本発明は上記実施形態に限定されることはなく、その要旨を逸脱しない範囲で変更が可能であることは言うまでもない。例えば、上記実施形態ではＰ型半導体基板が用いられていたが、Ｎ型半導体基板上に本発明の可変容量ダイオードやＭＯＳトランジスタを形成することも可能である。本発明は、可変容量ダイオードに広く適用することが可能である。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施形態を説明する断面図である。
【図２】本発明の第１の実施形態を説明する断面図である。
【図３】本発明の第１の実施形態を説明する断面図である。
【図４】本発明の第１の実施形態を説明する断面図である。
【図５】本発明の第１の実施形態を説明する断面図である。
【図６】本発明の第１の実施形態を説明する断面図である。
【図７】本発明の第１の実施形態を説明する平面図である。
【図８】本発明の比較例を説明する断面図である。
【図９】本発明の第１の実施形態、第２の実施形態及び比較例に係る可変容量ダイオードの容量と印加電圧との関係を示すグラフである。
【図１０】本発明の第２の実施形態を説明する断面図である。
【図１１】本発明の第２の実施形態を説明する断面図である。
【図１２】本発明の第２の実施形態を説明する平面図である。
【符号の説明】
【００５０】
１  半導体基板    ２  素子分離絶縁膜    ３  絶縁膜    ４  ゲート絶縁膜
５  ゲート電極    ６  レジスト層    ７  Ｐ−層    ８  Ｎ＋層    ９  レジスト層
１０  ソース層    １１  ドレイン層    １２  層間絶縁膜    
１３  コンタクトホール    １４  コンタクトホール    １５  レジスト層
１６  Ｎ＋＋層    １７  カソード電極    １８  金属配線    
２０  可変容量ダイオード    ２１  ＭＯＳトランジスタ    
３０  可変容量ダイオード    ３１  Ｎ＋＋層    ４０  コンタクトホール
４１  Ｎ＋＋層    ４２  Ｐ−−層    ４３  カソード電極
４５  可変容量ダイオード
【図１】
2008283072.tif 000003
【図２】
2008283072.tif 000004
【図３】
2008283072.tif 000005
【図４】
2008283072.tif 000006
【図５】
2008283072.tif 000007
【図６】
2008283072.tif 000008
【図７】
2008283072.tif 000009
【図８】
2008283072.tif 000010
【図９】
2008283072.tif 000011
【図１０】
2008283072.tif 000012
【図１１】
2008283072.tif 000013
【図１２】
2008283072.tif 000014