(57)【要約】【課題】電源電圧の低下による外部出力信号のばらつきを抑制する。【解決手段】内部入力信号Ａの電位がグランド側からＶＤＤ側、あるいはＶＤＤ側からグランド側へ変化するのに応じて、出力部１は外部出力信号ＥＢの電位を変化させる。差動部２は、外部出力信号ＥＢと、所定の基準信号ＶＲＥＦとに応じた出力信号を出力し、外部出力信号ＥＢが所定の基準信号ＶＲＥＦに応じた電位となるようボルテージフォロアとして機能する。これにより、外部出力信号ＥＢの低電圧側出力電圧ＶＯＬのばらつきを抑制する。【選択図】図１
2008219538.tif 000002
【特許請求の範囲】
【請求項１】
チップ間の情報伝達に用いられる外部出力信号を生成する半導体出力回路において、
内部入力信号に直接または間接的に接続され、前記内部入力信号に応じて前記外部出力信号を生成する出力部と、
一方の入力端子が前記出力部から出力される前記外部出力信号または前記出力部の内部信号、他方の入力端子に所定の基準信号、及び出力端子に前記出力部が接続され、前記外部出力信号または前記内部信号を前記所定の基準信号に応じて制御する出力信号を出力する差動部と、
を有することを特徴とする半導体出力回路。
【請求項２】
前記出力部は、単一極性型のトランジスタで構成されることを特徴とする請求項１記載の半導体出力回路。
【請求項３】
前記差動部は、前記出力端子が前記出力部を構成する前記トランジスタと直列に接続するトランジスタを介して、前記出力部を構成する前記トランジスタのソースに接続することを特徴とする請求項２記載の半導体出力回路。
【請求項４】
前記差動部の前記他方の入力端子に接続され、前記所定の基準信号を発生させる基準電圧発生部を備え、前記基準電圧発生部には、前記出力部を構成する前記トランジスタと同一極性型のトランジスタが含まれる、
ことを特徴とする請求項２記載の半導体出力回路。
【請求項５】
前記差動部は、前記一方の入力端子が前記出力部の入力側に接続され、前記出力部の前記内部信号の電位を制御する、
ことを特徴とする請求項１記載の半導体出力回路。
【請求項６】
前記差動部は、前記他方の入力端子が前記内部入力信号に接続され、前記内部入力信号に応じて前記外部出力信号の電位を制御する、
ことを特徴とする請求項１記載の半導体出力回路。
【請求項７】
チップ間の情報伝達に用いられる外部出力信号を生成する外部出力信号生成方法において、
出力部が、内部入力信号に直接または間接的に接続され、前記内部入力信号に応じて前記外部出力信号を生成し、
差動部が、一方の入力端子が前記出力部から出力される前記外部出力信号または前記出力部の内部信号、他方の入力端子に所定の基準信号、及び出力端子に前記出力部が接続され、前記外部出力信号または前記内部信号を前記所定の基準信号に応じて制御する出力信号を出力し、
前記差動部の前記出力信号によって前記出力部の前記外部出力信号を前記所定の基準信号に応じた値に制御する、
ことを特徴とする外部出力信号生成方法。
【請求項８】
チップ間をバス配線で接続し、前記バス配線を介して前記チップ間の情報伝達を行う半導体装置において、
前記チップ間の情報伝達に用いられる外部出力信号の信号レベルを規定する内部入力信号に直接または間接的に接続され、前記内部入力信号に応じて前記外部出力信号を生成する出力部と、一方の入力端子が前記出力部から出力される前記外部出力信号または前記出力部の内部信号、他方の入力端子に所定の基準信号、及び出力端子に前記出力部が接続され、前記外部出力信号または前記内部信号を前記所定の基準信号に応じて制御する出力信号を出力する差動部と、を備え、前記バス配線を介して前記外部出力信号を出力する出力回路、
を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体出力回路及び外部出力信号生成方法並びに半導体装置に関し、特にチップ間の情報伝達に用いられる外部出力信号を生成する半導体出力回路及び外部出力信号生成方法並びにこの出力回路を有する半導体装置に関する。
【背景技術】
【０００２】
大規模集積回路（ＬＳＩ；Large Scale Integration）の微細化技術によって、チップの高集積化が進み、１チップに搭載できる機能回路の規模も飛躍的に増大している。しかし、一般的な半導体集積回路装置は、１チップに多機能を搭載するよりも、所定の機能を有する複数のチップをバス配線で接続する構成をとる場合が多い。そこで、各チップには、チップ間相互の情報伝達のための信号を出力する（半導体）出力回路が具備される。
【０００３】
図７は、従来の半導体出力回路の構成例を示した回路図である。
図は、半導体出力回路を含むチップ９１から、他のチップ９３へ外部出力信号ＥＢを出力する出力回路部分の例である。ここでは、入出力インタフェースの１つであるＧＴＬ（Gunning Transceiver Logic）出力回路の例を示している。
【０００４】
チップ９１内の機能回路（図示せず）の動作に応じて電位を変化させる内部入力信号Ａは、インバータ９１ｃを経由して出力段のＮチャンネルオープンドレイン回路を構成するトランジスタ９１ｂのゲートに接続する。ＶＤＤは、内部電源電圧である。内部入力信号Ａの電位がグランド側から正電源側（論理値がＬからＨ）へ変化したときは、出力段のトランジスタ９１ｂが非導通状態（以下、オフとする）となり、パッド９１ａを介して出力される外部出力信号ＥＢは、終端電圧ＶＴに立ち上げられる。また、内部入力信号Ａの電位が反対方向（論理値がＨからＬ）へ変化したときは、出力段のトランジスタ９１ｂが導通状態（以下、オンとする）となり、外部出力信号ＥＢの電位は低電圧側出力電圧ＶＯＬへ低下する。受信側では、このトランジスタ９１ｂのオンオフによる外部出力信号ＥＢの変化を基準電圧に対する振幅の僅かな振幅の遷移として検出し、外部出力信号ＥＢの論理値を判断する。たとえば、終端電圧は標準的なＧＴＬでは「１．２Ｖ±５％」、ＧＴＬ＋では「１．５Ｖ±１０％」と決められている。
【０００５】
しかしながら、高集積化に伴うＬＳＩ内部電源電圧の低下に従って、出力段のトランジスタ９１ｂのゲート−ソース間電圧（以下、Ｖｇｓと表記する）が小さくなり、ＤＣ特性のばらつきが大きくなるという問題点があった。
【０００６】
そこで、電力増幅用ＧａＡｓＦＥＴを飽和領域近くで動作させた場合にＶｇｓを制御し、飽和出力電力の低下を防止するバイアス回路が提案されている（たとえば、特許文献１参照）。
【０００７】
また、ボルテージフォロワの出力を分圧して負帰還することでＶｇｓを制御する半導体出力回路も提案されている（たとえば、特許文献２参照）。
【特許文献１】特開平９−４６１４１号公報（図１）
【特許文献２】特開２００２−２３２２４３号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、高集積化に伴ってＶＤＤの電圧が低下すると、出力段のトランジスタ９１ｂのＤＣ特性のばらつきが大きくなるという原因のひとつは、出力バッファの非飽和条件式（１）、
｜Ｖｇｓ−Ｖｔｈ｜  ＞  ｜Ｖｄｓ｜                                ・・・（１）
において、左辺（Ｖｇｓ−Ｖｔｈ）が小さくなることによって動作点が非飽和領域から飽和領域側へシフトしたことにある。これにより、出力段のトランジスタ９１ｂの動作に応じて信号レベルが決まる外部出力信号ＥＢの低電圧側出力電圧ＶＯＬのばらつきが大きくなる。
【０００９】
図８は、従来の半導体出力回路における出力トランジスタの出力ＤＣ特性を示した図である。内部入力信号Ａが低電圧側のときのＤＣ特性を示している。
内部電源電圧ＶＤＤが高いときにはＶｇｓは大きく、内部電源電圧ＶＤＤが低くなるとＶｇｓは小さくなる。図は、高集積化による内部電源電圧ＶＤＤが低下する前のＶｇｓ大のときの出力トランジスタの特性９５と、チップが高集積化して内部電源電圧ＶＤＤが低下し、Ｖｇｓ小となったときの出力トランジスタの特性９６と、を示している。なお、それぞれのＶｇｓにおける特性のばらつきは、プロセスのばらつきにより生じる。
【００１０】
したがって、負荷線から得られるＶｇｓ大のときのＶＯＬのばらつき（ΔＶＯＬ）９７に対し、飽和領域側に近いＶｇｓ小のときのＶＯＬのばらつき（ΔＶＯＬ）９８の方が大きくなる。
【００１１】
図９は、従来の半導体出力回路の信号波形を示した図である。図は、（Ａ）Ｖｇｓ＝２．５Ｖの場合と、（Ｂ）Ｖｇｓ＝１．８Ｖの場合とにおける内部入力信号Ａと、外部出力信号ＥＢの信号波形の一例を示している。
【００１２】
内部電源電圧が高くＶｇｓが大きい（Ａ）Ｖｇｓ＝２．５Ｖの場合の例では、外部出力信号ＥＢのＶＯＬのばらつき（ΔＶＯＬ）は、１３０ｍＶである。これに対し、内部電源電圧が低下し、Ｖｇｓが０．７Ｖ低下した（Ｂ）Ｖｇｓ＝１．８Ｖの場合の例では、外部出力信号ＥＢのＶＯＬのばらつき（ΔＶＯＬ）は、２０３ｍＶに拡大している。
【００１３】
このように、高集積化にともなう内部電源電圧の低下に伴い、出力トランジスタのＤＣ特性及び低電圧側出力電圧ＶＯＬのばらつきが大きくなるという問題点があった。
本発明はこのような点に鑑みてなされたものであり、内部電源電圧が低下したときの外部出力信号ＥＢの低電圧側出力電圧ＶＯＬのばらつきを小さくすることを目的とする。
【課題を解決するための手段】
【００１４】
本発明では上記課題を解決するために、図１に示すような半導体出力回路が提供される。本発明の半導体出力回路は、出力部１と、差動部２とを有し、チップ間の情報伝達に用いられる外部出力信号を生成して出力する。出力部１は、内部入力信号Ａによって直接または間接的に制御され、内部入力信号Ａに応じた外部出力信号ＥＢを出力する。差動部２は、一方の入力端子が出力部１から出力される外部出力信号ＥＢまたは出力部１の内部信号、他方の入力端子に所定の基準信号ＶＲＥＦ、及び出力端子に出力部１が接続され、外部出力信号ＥＢまたは内部信号を所定の基準信号ＶＲＥＦに応じて制御する出力信号を生成する。なお、図１は、内部入力信号Ａによって外部出力信号ＥＢが直接制御され、差動部２の一方の入力端子に外部出力信号ＥＢが接続される場合の回路構成例を示している。
【００１５】
このような半導体出力回路によれば、内部入力信号Ａの電位がグランド側から電源ＶＤＤ側、あるいは電源ＶＤＤ側からグランド側へ変化するのに応じて、出力部１は外部出力信号ＥＢの電位を変化させる。差動部２は、外部出力信号ＥＢまたは出力部１の内部信号と、所定の基準信号ＶＲＥＦとに応じた出力信号を出力し、外部出力信号ＥＢまたは内部信号が所定の基準信号ＶＲＥＦに応じた電位となるようボルテージフォロアとして機能する。これにより、外部出力信号ＥＢの低電圧側出力電圧ＶＯＬのばらつきを抑制する。
【００１６】
また、上記課題を解決するために、チップ間の情報伝達に用いられる外部出力信号を生成する外部出力信号生成方法において、出力部が、内部入力信号に直接または間接的に接続され、前記内部入力信号に応じて前記外部出力信号を生成し、差動部が、一方の入力端子が前記出力部から出力される前記外部出力信号または前記出力部の内部信号、他方の入力端子に所定の基準信号、及び出力端子に前記出力部が接続され、前記外部出力信号または前記内部信号を前記所定の基準信号に応じて制御する出力信号を出力し、前記差動部の前記出力信号によって前記出力部の前記外部出力信号を前記所定の基準信号に応じた値に制御する、ことを特徴とする外部出力信号生成方法、が提供される。
【００１７】
このような外部出力信号生成方法によれば、内部入力信号の電位がグランド側から電源側、あるいは、電源側からグランド側に変化するのに応じて、出力部は、外部出力信号の電位を変化させる。差動部は、外部出力信号または出力部の内部信号が所定の基準信号に応じた電位となるように出力信号を出力して制御し、外部出力信号の信号レベルを制御する。
【００１８】
また、上記課題を解決するために、チップ間をバス配線で接続し、前記バス配線を介して前記チップ間の情報伝達を行う半導体装置において、前記チップ間の情報伝達に用いられる外部出力信号の信号レベルを規定する内部入力信号に直接または間接的に接続され、前記内部入力信号に応じて前記外部出力信号を生成する出力部と、一方の入力端子が前記出力部から出力される前記外部出力信号または前記出力部の内部信号、他方の入力端子に所定の基準信号、及び出力端子に前記出力部が接続され、前記外部出力信号または前記内部信号を前記所定の基準信号に応じて制御する出力信号を出力する差動部と、を備え、前記バス配線を介して前記外部出力信号を出力する出力回路、を有することを特徴とする半導体装置、が提供される。
【００１９】
このような半導体装置では、出力回路の出力部は、情報伝達のための外部出力信号のレベルを規定する内部入力信号を入力し、内部入力信号に応じた外部出力信号を出力する。差動部は、外部出力信号または出力部の内部信号が、所定の基準信号に応じた電位となるように制御する出力信号を出力し、外部出力信号の信号レベルを制御する。
【発明の効果】
【００２０】
本発明の半導体出力回路では、差動部によって、出力部から出力される外部出力信号の信号レベルを制御する。これにより、チップの微細化などによって内部電源電圧が低下することで外部出力信号の低電圧側出力電圧にばらつきが生じるような場合であっても、ばらつきを抑制することが可能となる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面を参照して説明する。
図１は、本発明の第１の実施の形態の半導体出力回路構成を示した回路図である。
本発明の第１の実施の形態の半導体出力回路は、外部出力信号ＥＢを生成する出力部１と、外部出力信号ＥＢの電圧を制御する差動部２と、を有し、内部入力信号Ａによって外部出力信号ＥＢが直接制御され、差動部２の一方の入力端子に外部出力信号ＥＢが接続される場合の回路構成の一例を示している。
【００２２】
出力部１は、出力線が出力パッドＥＸに接続して外部出力信号ＥＢを出力するＮチャンネルオープンドレイン出力回路で構成される。トランジスタＮ１１は、単一極性型トランジスタであり、ゲートにインバータ３１を介して内部入力信号Ａ、ソースに差動部２の出力を供給するトランジスタＮ２２、及びドレインに外部出力信号ＥＢを出力する出力パッドＥＸが接続される。内部入力信号Ａの電位がグランド側から電源ＶＤＤ側に変化すると、トランジスタＮ１１はオフし、外部出力信号ＥＢはＶＴ電位に立ち上がる。また、内部入力信号Ａの電位が電源ＶＤＤ側からグランド側に変化すると、出力段のトランジスタＮ１１がオンし、外部出力信号ＥＢは低電圧側出力電圧ＶＯＬまで立ち下げられる。
【００２３】
差動部２は、演算増幅器（Operation  Amplifier；以下、オペアンプとする）２１と、トランジスタＮ２２とを有し、基準信号ＶＲＥＦを発生させる電流源３２と抵抗Ｒ３３とを有する基準電圧発生回路が接続される。オペアンプ２１は、非反転入力端子（＋）に外部出力信号ＥＢ、反転入力端子（−）に基準信号ＶＲＥＦ、及び出力端子がトランジスタＮ２２のゲートに接続され、外部出力信号ＥＢの電位と、基準信号ＶＲＥＦとが等しくなるように出力信号を生成する。ＮチャンネルのトランジスタＮ２２は、ゲートがオペアンプ２１の出力端子、ソースがグランド、及びドレインが出力部１のトランジスタＮ１１のソースに直列に接続し、オペアンプ２１の出力信号に応じて出力部１のトランジスタＮ１１のソース電圧を制御する。
【００２４】
基準電圧発生部は、電流源３２と抵抗Ｒ３３とが直列に接続され、電流源３２と抵抗Ｒ３３とで決まる一定の電圧（これを基準電圧ＶＲＥＦと呼ぶ）を発生させる。
このような構成の本発明の第１の実施の形態の半導体出力回路の動作について説明する。
【００２５】
出力部１は、内部入力信号Ａがグランド側からＶＤＤ側（論理値のＬからＨ）へ変化すると、出力段のトランジスタＮ１１がオフし、外部出力信号ＥＢの電位がＶＴに立ち上がる。このとき、トランジスタＮ１１はオフしているため、外部出力信号ＥＢに対する差動部２のオペアンプ２１の影響はない。一方、内部入力信号ＡがＶＤＤ側からグランド側（論理値のＨからＬ）へ変化すると、トランジスタＮ１１がオンし、外部出力信号ＥＢの電位がＶＯＬに立ち下がる。このとき外部出力信号ＥＢは、トランジスタＮ１１がオンするため、直列に接続される差動部２の影響を受ける。差動部２では、外部出力信号ＥＢの電位が基準電圧ＶＲＥＦとなるようにオペアンプ２１による負帰還が作用するので、内部入力信号ＡがＬレベルのときは、外部出力信号ＥＢは基準電圧ＶＲＥＦとなるように動作する。基準電圧ＶＲＥＦを低電圧側出力電圧ＶＯＬとしておけば、内部電源電圧ＶＤＤの大きさによらず、外部出力信号ＥＢが低電圧側出力電圧ＶＯＬとなるように制御されるので、外部出力信号ＥＢの低電圧側出力電圧ＶＯＬのばらつきを小さくすることができる。
【００２６】
このように、本発明の第１の実施の形態では、外部出力信号ＥＢの低電圧側出力電圧ＶＯＬが所定の電圧となるように差動部２による負帰還が作用するため、低電圧側出力電圧ＶＯＬのばらつきを抑えることができる。作用は、内部電源電圧ＶＤＤの大きさによらず生じるが、内部電源電圧ＶＤＤの低下に伴って大きくなる低電圧側出力電圧ＶＯＬのばらつきに対し、特に効果が大きい。
【００２７】
図２は、本発明の実施の形態の半導体出力回路の信号波形を示した図である。図は、Ｖｇｓ＝１．８Ｖ（図９に示した従来の半導体出力回路におけるＶｇｓが小さいときと同じ）における内部入力信号Ａと、外部出力信号ＥＢの信号波形の一例を示している。
【００２８】
本発明の実施の形態の半導体出力回路では、内部電源電圧ＶＤＤが低い（Ｖｇｓ＝１．８Ｖ）状態であっても、外部出力信号ＥＢの低電圧側出力電圧ＶＯＬのばらつきは（ΔＶＯＬ）は、１１３ｍＶに抑えられている。
【００２９】
これは、図９（Ｂ）に示した同一条件における従来の半導体出力回路のＶＯＬばらつき（ΔＶＯＬ）の２０３ｍＶに比べてかなり小さく、本発明の実施の形態の回路が、ＶＯＬのばらつきを抑制する効果が高いことがわかる。本発明の実施の形態の外部出力信号ＥＢの低電圧側出力電圧ＶＯＬのばらつきは、図９（Ａ）に示した従来の半導体出力回路のＶＯＬばらつきの１３０ｍＶと比べてもばらつきが小さいことがわかる。
【００３０】
このように、本発明の実施の形態の半導体出力回路によれば、低電圧側出力電圧ＶＯＬのばらつきを抑える効果が大きいことがわかる。
次に、本発明の第２の実施の形態について説明する。
【００３１】
図３は、本発明の第２の実施の形態の半導体出力回路構成を示した回路図である。
第２の実施の形態の半導体出力回路は、図１に示した第１の実施の形態の半導体出力回路がＮチャンネルオープンドレイン出力回路の例であるのに対し、Ｎチャンネルオープンドレイン出力回路をＰチャンネルオープンドレイン出力回路に置き換えた場合の例である。
【００３２】
すなわち、第２の実施の形態では、図１に示した第１の実施の形態の出力部１のＮチャンネルのトランジスタＮ１１がＰチャンネルのトランジスタＰ１１に、差動部２のＮチャンネルのトランジスタＮ２２がＰチャンネルのトランジスタＰ２２に置き換えられている。
【００３３】
第２の実施の形態の半導体出力回路も、第１の実施の形態の半導体出力回路と同様に動作し、内部入力信号Ａがグランド側からＶＤＤ側電位に変化すると、トランジスタＰ１１がオンする。このとき、オペアンプ２１が、外部出力信号ＥＢの電位が基準電圧ＶＲＥＦとなるように作用するので、結果として、外部出力信号ＥＢの低電圧側出力電圧ＶＯＬのばらつきを小さくすることができる。
【００３４】
このように、本発明の第２の実施の形態の半導体出力回路によれば、外部出力信号ＥＢの低電圧側出力電圧ＶＯＬのばらつきを抑えることができる。
次に、本発明の第３の実施の形態について説明する。
【００３５】
図４は、本発明の第３の実施の形態の半導体出力回路構成を示した回路図である。
第３の実施の形態の半導体出力回路では、図１に示した第1の実施の形態の半導体出力回路の差動部２のオペアンプ２１の反転入力端子（−）に接続される基準電圧ＶＲＥＦを発生させる基準電圧発生回路を構成する電流源３２と抵抗Ｒ３３とが、トランジスタＮ３４と電流源３２との構成に置き換えられている。
【００３６】
第３の実施の形態の基準電圧発生回路は、電流源３２と、ソースが電流源３２、及びドレインとゲートが内部電源ＶＤＤに接続するトランジスタＮ３４とを備え、トランジスタＮ３４のソースがオペアンプ２１の反転入力端子（−）に接続される。このトランジスタＮ３４は、出力部を構成するトランジスタＮ１１と同一極性型のトランジスタで構成される。これにより、第1の実施の形態の基準電圧発生回路が生成する基準電圧ＶＲＥＦが電流と抵抗とで決まる一定値であるのに対し、第３の実施の形態の基準電圧発生回路では、基準電圧ＶＲＥＦに出力部を構成するトランジスタと同じトランジスタ特性依存を持たせている。
【００３７】
第１の実施の形態の基準電圧発生回路では、基準電圧ＶＲＥＦは常に一定値となるが、基準電圧ＶＲＥＦの値によっては、出力段のトランジスタＮ１１等のトランジスタ特性により、出力される外部出力信号ＥＢは基準電圧ＶＲＥＦからわずかにずれる。そこで、第３の実施の形態の半導体出力回路では、同じトランジスタ特性を有するトランジスタＮ３４を基準電圧発生回路に設け、基準電圧ＶＲＥＦの値を制御する。
【００３８】
このような構成の第３の実施の形態の半導体出力回路では、基準電圧ＶＲＥＦは、出力部のプロセスばらつきによる差動部のオフセットなどを相殺する方向に作用するという特徴がある。
【００３９】
次に、本発明の第４の実施の形態について説明する。
図５は、本発明の第４の実施の形態の半導体出力回路構成を示した回路図である。
第４の実施の形態の半導体出力回路では、図４に示した第３の実施の形態のオペアンプ２１が外部出力信号ＥＢを帰還するのに対し、出力部のトランジスタＮ１１と、トランジスタＮ１１と直列接続される差動部のトランジスタＮ２２との中間点に接続し、出力部の内部信号を帰還させるようにしている。
【００４０】
第４の実施の形態では、オペアンプ２１は、出力部のトランジスタＮ１１の内部信号の電圧ＶＡを負帰還させ、ＶＡが基準電圧ＶＲＥＦとなるように制御を行う。第１の実施の形態から第３の実施の形態では、低電圧側電圧ＶＯＬが基準電圧ＶＲＥＦとなるように外部出力信号ＥＢを帰還させていた。しかしながら、外部出力信号ＥＢは、内部入力信号Ａの変動に応じて信号レベルが変動するため、外部出力信号ＥＢが変化する過渡期では、オペアンプ２１を安定的に動作させることが難しい。そこで、第４の実施の形態の半導体出力回路では、内部入力信号Ａによって変動する外部出力信号ＥＢではなく、非反転入力端子（＋）にトランジスタＮ１１のソースを接続し、出力部の内部信号を帰還させる。これにより、差動部は、ＶＡが基準電圧ＶＲＥＦとなるように作用する。
【００４１】
このような構成の第４の実施の形態の半導体出力回路では、内部入力信号Ａによって変動する回路が、負帰還の一部ではなく負荷として接続されるため、安定しやすいという特徴がある。
【００４２】
次に、本発明の第５の実施の形態について説明する。
図６は、本発明の第５の実施の形態の半導体出力回路構成を示した回路図である。
第５の実施の形態の半導体出力回路は、第１の実施の形態から第４の実施の形態の半導体出力回路が、内部入力信号Ａによって出力端のトランジスタＮ１１またはＰ１１が直接制御されるのに対し、内部入力信号Ａが差動部を介してトランジスタＮ１１を制御する構成としている。
【００４３】
第５の実施の形態では、第１の実施の形態の半導体出力回路に対し、オペアンプ２１に所定の基準電圧を供給する基準電圧発生回路が内部入力信号Ａに置き換えられ、オペアンプ２１の出力が直接出力部のトランジスタＮ１１へ接続する構成をとる。したがって、オペアンプ２１は、外部出力信号ＥＢの低電圧側電圧ＶＯＬが、内部入力信号Ａの低電位側の電圧と同じになるように制御を行う。
【００４４】
このような構成の第５の実施の形態の半導体出力回路では、外部出力信号ＥＢの低電圧側出力電圧ＶＯＬが一定になるように制御が行われるため、低電圧側出力電圧ＶＯＬのばらつきを抑制することができる。
【００４５】
なお、上記の第１の実施の形態から第５の実施の形態は、回路構成例であり、図に示した実施の形態の各部を組み合わせて、他の回路構成とすることが可能であることは当然である。また、基準電圧発生回路などの細部は、他の回路で適宜置き換えることができる。
【００４６】
以上、本発明の実施の形態の半導体出力回路によれば、プロセスの微細化が進むことにより、問題となっていた外部出力信号ＥＢの低電圧側出力電圧ＶＯＬのばらつきを抑制することが可能となる。
【００４７】
また、上記の実施の形態の半導体出力回路は、所定の機能を有する複数のチップをバス配線によって接続する構成をとる半導体装置に適用される。本発明の実施の形態の半導体装置では、チップ間相互の情報伝達のための情報伝達信号の出力部を、上記の出力回路で構成する。この出力回路から出力される外部出力信号（情報伝達信号）を、バスを介して他のチップへ送り、受け側のチップに入力される。受け側のチップでは、入力された情報伝達信号の信号レベルが、終端電圧ＶＴ側にあるか、低電圧側出力電圧ＶＯＬ側にあるかに基づいて伝達される情報を抽出する。したがって、上記の構成の出力回路によって、外部出力信号の低電圧側出力電圧ＶＯＬのばらつきが抑制されることによって、受け側のレベル検出が容易になり、安定的に情報が伝達されるようになる。
【図面の簡単な説明】
【００４８】
【図１】本発明の第１の実施の形態の半導体出力回路構成を示した回路図である。
【図２】本発明の実施の形態の半導体出力回路の信号波形を示した図である。
【図３】本発明の第２の実施の形態の半導体出力回路構成を示した回路図である。
【図４】本発明の第３の実施の形態の半導体出力回路構成を示した回路図である。
【図５】本発明の第４の実施の形態の半導体出力回路構成を示した回路図である。
【図６】本発明の第５の実施の形態の半導体出力回路構成を示した回路図である。
【図７】従来の半導体出力回路の構成例を示した回路図である。
【図８】従来の半導体出力回路における出力トランジスタの出力ＤＣ特性を示した図である。
【図９】従来の半導体出力回路の信号波形を示した図である。
【符号の説明】
【００４９】
１  出力部
２  差動部
２１  オペアンプ（演算増幅器）
３１  インバータ
３２  電流源
Ａ  内部入力信号
ＥＢ  外部出力信号
ＥＸ  出力パッド
Ｎ１１、Ｎ２２  （Ｎチャンネル）トランジスタ
ＶＲＥＦ  基準電圧
ＶＤＤ  内部電源電圧
【図１】
2008219538.tif 000003
【図２】
2008219538.tif 000004
【図３】
2008219538.tif 000005
【図４】
2008219538.tif 000006
【図５】
2008219538.tif 000007
【図６】
2008219538.tif 000008
【図７】
2008219538.tif 000009
【図８】
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【図９】
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