(57)【要約】【課題】アレイ状に配列した抵抗素子を有するＬＣＤドライバにおいて、その微細化を実現させる。【解決手段】ｐ型の半導体基板１の主面に形成されたｎ型の第１半導体領域ｎｗ１内にはｐ型の複数の第２半導体領域ｐｗ１がアレイ配置されている。個々の第２半導体領域ｐｗ１はそれを環状に囲むように形成されたｎ型の第３半導体領域ｎｗ２によって分離されている。また、複数の第２半導体領域ｐｗ１は、第１半導体領域ｎｗ１の外周部に位置するｎ型の第４半導体領域ｎｗ３に囲まれている。第２半導体領域ｐｗ１には素子Ｑｎが形成されている。そして、第３半導体領域ｎｗ２の深さは第２半導体領域ｐｗ１と同じであるか、それよりも深く、不純物濃度は第１半導体領域ｎｗ１よりも濃い。また、第４半導体領域ｎｗ３の深さは第３半導体領域ｎｗ２よりも深く、不純物濃度は第１半導体領域ｎｗ１よりも濃く、第３半導体領域ｎｗ２よりも薄い。【選択図】図２
2008283090.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）第１導電型の半導体基板と、
（ｂ）前記第１導電型とキャリア極性が逆の第２導電型であり、前記半導体基板の主面に形成された第１半導体領域と、
（ｃ）前記第１半導体領域内において、前記半導体基板の主面を正面に見て、各々配列して形成された、第１導電型の複数の第２半導体領域と、
（ｄ）個々の前記第２半導体領域を分離するために、前記半導体基板の主面を正面に見て、前記第２半導体領域を環状に囲むように形成された、第２導電型の第３半導体領域と、
（ｅ）前記半導体基板の主面を正面に見て、前記第１半導体領域の外周部に位置し、前記複数の第２半導体領域の全てを一括して環状に囲むように形成された、第２導電型の第４半導体領域と、
（ｆ）前記第２半導体領域に形成された素子とを有し、
前記第３半導体領域の前記半導体基板の主面からの深さは、前記第２半導体領域と同じであるか、または、それよりも深く、
前記第３半導体領域の不純物濃度は、前記第１半導体領域よりも濃く、
前記第４半導体領域の前記半導体基板の主面からの深さは、前記第３半導体領域よりも深く、
前記第４半導体領域の不純物濃度は、前記第１半導体領域よりも濃く、前記第３半導体領域よりも薄いことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第２半導体領域と前記第３半導体領域とは、接合していることを特徴とする半導体装置。
【請求項３】
請求項１または２記載の半導体装置において、
前記第４半導体領域の一部は、前記第３半導体領域と重なり部分を有することを特徴とする半導体装置。
【請求項４】
請求項１，２または３記載の半導体装置において、
前記第２半導体領域に形成された素子は、デプレッション型電界効果型トランジスタ、前記第２半導体領域自体を抵抗素子としたもの、または、前記第２半導体領域内に形成した第５半導体領域を抵抗素子としたものであることを特徴とする半導体装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体装置において、
前記第１導電型とは電荷担体が正孔であるｐ型であり、前記第２導電型とは電荷担体が電子であるｎ型であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、液晶ディスプレイ（Liquid Crystal Display: ＬＣＤ）の駆動用集積回路に用いられる半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
例えば、ＬＣＤ駆動用集積回路（ドライバ）の諧調特性を構成するラダー抵抗には、デプレッション型電界効果型トランジスタが抵抗素子として用いられている。このような抵抗素子を、アレイ状に配置し、直列接続することで、電位分割を行う。正確な電位分割のためには、アレイ配置した抵抗素子毎の特性のばらつきが小さい、均質性の高い抵抗素子が形成されている。
【０００３】
その際、特定の半導体領域（ウェル領域）に電界効果型トランジスタを形成し、それらを複数個アレイ配置するため、各ウェル間の分離が必要になる。また、ＬＣＤドライバＩＣに必要なデバイス構成の都合上、基板電位が負電位まで下がることから、基板との分離耐圧も高くする必要がある。
【０００４】
一方、例えば特開２００７−１９２００号公報（特許文献１）には、ＬＣＤドライバを構成するための、２０Ｖ以上の高耐圧を有する相補型電界効果型トランジスタを形成する技術が開示されている。ここでは、極性の異なる半導体ウェル領域を交互に入れ子状に形成し、その中にトランジスタを形成することで基板耐圧を向上させる技術や、トランジスタを形成したウェル領域を、異なる極性の半導体領域で取り囲んだ構造とすることで、分離耐圧を向上させる技術などが示されている。
【特許文献１】特開２００７−１９２００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者は、ＬＣＤ駆動用集積回路に用いる抵抗素子のアレイ配置の際に、分離耐圧および基板耐圧の向上を目的として、上記の技術で用いられている構造の適用を検討した。
【０００６】
本発明者が検討した構造の、アレイ配置抵抗素子を図９，１０に示す。ここでは、デプレッション型のｎチャネル型電解効果型トランジスタ（以下、単にｎ−ｃｈトランジスタと記す）Ｑｎを、抵抗素子として半導体基板１上にアレイ配置している。図９には半導体基板１の主面を正面に見た主要部の平面図を、図１０には図９におけるｘ−ｘ線の断面図を、それぞれ示している。ここでは、キャリアが正孔であるｐ型半導体基板１の主面にｎ−ｃｈトランジスタＱｎを形成している。具体的に個々のトランジスタは、ゲート電極２、ゲート絶縁膜３およびソース／ドレイン電極４が形成されるｐ型ウェルｐｗ１、およびその電極ｐｅを有しているデプレッション型のｎ−ｃｈトランジスタＱｎであり、これらが抵抗素子として、平面方向においてアレイ状に配置されている。
【０００７】
上記のｎ−ｃｈトランジスタＱｎが形成されているｐ型ウェルｐｗ１は、半導体基板１の深さ方向において、ｐ型である半導体基板１と分離するために、ｎ型ウェルｎｗ１の中に形成されている。
【０００８】
更に、ｐ型ウェルｐｗ１は、平面方向における周囲を、極性が逆のｎ型ウェルｎｗ２およびその電極ｎｅによって環状に囲まれた構造とすることで、個々のｐ型ウェルｐｗ１の分離を実現している。
【０００９】
また、ｎ−ｃｈトランジスタＱｎをアレイ配置しているｎ型ウェルｎｗ１自体の平面方向におけるｐ型半導体基板１との分離のために、ｎ型ウェルｎｗ３およびその電極ｎｅが、ｎ型ウェルｎｗ１の周囲を環状に囲むように形成されている。
【００１０】
ｐ型半導体基板１の電位は、深く拡散させた濃度の薄いｐ型ウェルｐｗ２、および、これよりも拡散が浅く、濃度が濃いｐ型ウェルｐｗ３およびその電極ｐｅによって、固定されている。上記それぞれの電極ｎｅ，ｐｅは、各々絶縁膜５によって絶縁分離されている。
【００１１】
しかし、本発明者が検討した、ＬＣＤドライバに用いる抵抗素子の上記のアレイ配置構造において、本発明者は以下の課題を見出した。
【００１２】
ｎ−ｃｈトランジスタＱｎをアレイ配置しているｎ型ウェルｎｗ１と、ｐ型半導体基板１との平面方向の分離に用いるｎ型ウェルｎｗ３はｐ型半導体基板１との高い接合耐圧を得るために濃度が薄く、またｐ型ウェルｐｗ１とｐ型半導体基板１との高い分離耐圧を得るためにｐ型ウェルｐｗ１よりも十分に拡散が深い必要がある。これと同様のものを、ｎ−ｃｈトランジスタＱｎを形成したｐ型ウェルｐｗ１をそれぞれ分離するためのｎ型ウェルｎｗ２として用いている。このとき、素子形成用のｐ型ウェルｐｗ１と、素子分離用のｎ型ウェルｎｗ２とを近付けて設計すると、より拡散の深い素子分離用ｎ型ウェルｎｗ２を形成する際に、ｎ型不純物の拡散がｐ型ウェルｐｗ１内部にまで達し、設計寸法と実際の寸法との間に相違およびばらつきが生じてしまう。特に、このｐ型ウェルｐｗ１に形成するのは、ＬＣＤドライバの諧調特性を構成する抵抗素子であり、精細な電位分割を目的として適用されているため、上記のような寸法のばらつきはその特性を悪化させるという課題を、本発明者が見出した。
【００１３】
本発明者はこの課題を回避するために、設計寸法にある程度の余裕を持たせる手法、即ち、拡散の深い素子分離用ｎ型ウェルｎｗ２を形成する際にも、素子形成用ｐ型ウェルｐｗ１内の素子特性の均一性に影響しないよう、両者の間に距離を設けた寸法とする手法を検討した。しかし、この技術では、素子間の分離構造は大きくなり、素子寸法を縮小できないという課題が生じた。これらは結果として、ＬＣＤドライバに用いる抵抗素子の微細化を困難にしている。
【００１４】
ＬＣＤが高詳細になるほど諧調特性を構成するアレイ配列抵抗の規模は大きくなることから、上記のような微細化の困難さは、ＬＣＤの性能、または、製造コストの観点から、解決すべき課題となっている。
【００１５】
そこで、本発明の目的は、アレイ状に配列した抵抗素子を有するＬＣＤドライバにおいて、その微細化を実現させる技術を提供することにある。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１８】
即ち、第１導電型の半導体基板の主面に、第２導電型の第１半導体領域を有している。その第１半導体領域内には第１導電型の複数の第２半導体領域がアレイ配置されている。個々の第２半導体領域はそれを環状に囲むように形成された第２導電型の第３半導体領域によって分離されている。また、複数の第２半導体領域は、第１半導体領域の外周部に位置する第２導電型の第４半導体領域によって、その全てを一括して環状に囲まれている。更に、第２半導体領域に形成された素子を有する半導体装置である。そして、第３半導体領域の深さは、第２半導体領域と同じであるか、または、それよりも深く、その不純物濃度は、第１半導体領域よりも濃いものである。また、第４半導体領域の深さは、第３半導体領域よりも深く、その不純物濃度は、第１半導体領域よりも濃く、第３半導体領域よりも薄いものである。
【発明の効果】
【００１９】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２０】
即ち、アレイ状に配列した抵抗素子を有するＬＣＤドライバにおいて、その微細化を実現させることができる。
【発明を実施するための最良の形態】
【００２１】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２２】
（実施の形態１）
本発明の実施の形態１では、ＬＣＤ駆動用集積回路（ドライバ）の諧調特性を構成するラダー抵抗素子としてデプレッション型のｎ−ｃｈトランジスタを用い、その微細化を可能とする技術を例示する。
【００２３】
図１，２に、半導体基板１上に形成する抵抗素子として、デプレッション型電界効果型トランジスタを適用し、アレイ配置した半導体装置の説明図を示す。図１には半導体基板１の主面を正面に見た主要部の平面図を、図２には図１におけるｘ−ｘ線の断面図を、それぞれ示している。なお、後に詳細を説明するように、本実施の形態１で例示する半導体装置では、半導体基板１の主面上に拡散形成した半導体領域（ウェル領域）の形状に特徴がある。そこで、図１の平面図では、この半導体領域を分かりやすくするために、絶縁膜による分離部を省略して示している。また、同じく図１の平面図において、ウェル領域以外の電極が現れている箇所には、便宜上、斜線を付して表示している。
【００２４】
本実施の形態１で例示する半導体装置は、ｐ型（第１導電型）の半導体基板１の主面に形成されている。半導体基板１は、例えば単結晶シリコンを母材とした半導体材料からなるものとする。ｐ型とは、電荷担体（キャリア）が正孔（ホール）である半導体を示し、IV族の単結晶シリコンを母材とする半導体材料においては、例えばIII族のホウ素（Ｂ）元素などの不純物がアクセプタとして含まれるものである。ｐ型とキャリア極性が逆（即ちキャリアが電子）である半導体を、ｎ型（第２導電型）と記す。ｎ型半導体とは、IV族の単結晶シリコンにおいて、例えばV族のリン（Ｐ）やヒ素（Ａｓ）元素などの不純物がドナーとして含まれているものである。
【００２５】
ｐ型半導体基板１の主面には、ｎ型ウェル（第１半導体領域）ｎｗ１が形成されている。このｎ型ウェルｎｗ１の領域内には、半導体基板１の主面を正面に見て、各々等間隔であるように配列して、ｐ型ウェル（第２半導体領域）ｐｗ１およびその電極ｐｅが形成されている。ここで、電極ｐｅとは、高濃度のｐ型キャリアを含むｐ型の半導体領域であり、以下、ｐ型ウェル領域に形成される電極ｐｅは同様であるとする。そして、この等間隔に配列されたｐ型ウェルｐｗ１の中に、本実施の形態１において、例えばｎ−ｃｈトランジスタＱｎを形成することで、抵抗素子をアレイ配置させている。ｎ−ｃｈトランジスタＱｎは、ゲート電極２、ゲート絶縁膜３およびソース／ドレイン電極４を有する、デプレッション型の電界効果型トランジスタである。本実施の形態１において、ゲート電極２として例えば多結晶シリコン、ゲート絶縁膜３として例えば酸化シリコン、そして、ソース／ドレイン電極４として例えばｎ型半導体領域としている。また、以下で構成を説明するものも含め、各電極は、例えばシリコン酸化膜などからなる絶縁膜５によって絶縁されている。ここで、本実施の形態１において、絶縁膜５とは、半導体基板１の主面に掘られた溝内に絶縁膜５を埋め込むことで形成された、所謂ＳＴＩ（Shallow Trench Isolation）構造の分離部であるとする。
【００２６】
また、上記の構成とすることで、ｎ−ｃｈトランジスタＱｎとｐ型半導体基板１との間にはｎ型ウェルｎｗ１によるｎ型層が存在し、半導体基板１の深さ方向に見たｐｎｐ接合構造が半導体基板１と素子との分離を実現している。この分離耐圧向上のため、ｎ型ウェルｎｗ１は、素子を形成するためのｐ型ウェルｐｗ１よりも不純物濃度が低く、拡散の深いものとしている。
【００２７】
ｎ−ｃｈトランジスタＱｎを形成したｐ型ウェルｐｗ１は、アレイ配置しているため、それぞれを分離する必要がある。本実施の形態１では、個々のｐ型ウェルｐｗ１を分離するために、半導体基板１の主面を正面に見て、ｐ型ウェルｐｗ１を環状に囲むように、ｎ型ウェル（第３半導体領域）ｎｗ２およびその電極ｎｅが形成されている。ここで、電極ｎｅとは、高濃度のｎ型キャリアを含むｎ型の半導体領域であり、以下、ｎ型ウェル領域に形成される電極ｎｅは同様であるとする。このｎ型ウェルｎｗ２により、個々のｐ型ウェルｐｗ１の間にはｎ型層が存在することになり、半導体基板１の平面方向に見たｐｎｐ接合構造が各ｐ型ウェル間の分離を実現している。ここでは、素子特性の均一性を考慮し、素子が隣接しない側、即ち、アレイ配列の端に配置される素子でも、他の素子と同様に外周をｎ型ウェルｎｗ２によって囲まれた構造としている。
【００２８】
ここで、各素子のｐ型ウェルｐｗ１間の耐圧に限れば、半導体基板１とｐ型ウェルｐｗ１との間ほど高い接合耐圧や分離耐圧は必要ないということを、本発明者は着想した。
【００２９】
そこで、本実施の形態１における素子分離用のｎ型ウェルｎｗ２の、半導体基板１の主面からの深さは、ｐ型ウェルｐｗ１の深さと同じか、それよりも深いものとしている。即ち、本発明者が検討した構造では、分離用のｎ型ウェルｎｗ２がｐ型ウェルｐｗ１よりも深い構造であったのに対し、本実施の形態１においては、分離用のｎ型ウェルｎｗ２の拡散深さは、少なくともｐ型ウェルｐｗ１と同程度まで浅くしている。ｐ型ウェルｐｗ１間であれば、比較的浅いｎ型ウェルｎｗ２であっても、ｐ型ウェルｐｗ１より極端に浅くならない限り、十分な分離耐圧が得られる。
【００３０】
上記のように、各ｐ型ウェルｐｗ１を分離するためのｎ型ウェルｎｗ２を、ｐ型ウェルｐｗ１と同程度の拡散深さであるものとすることで以下の効果がもたらされる。例えばイオン注入およびその後の熱処理などで、不純物拡散層としてｎ型ウェルｎｗ２を形成する工程において、ｎ型ウェルｎｗ２の不純物の拡散がｐ型ウェルｐｗ１の領域にまで達し難くなる。従って、素子を形成するｐ型ウェルｐｗ１の設計寸法のばらつきを抑えることができる。そして、素子形成用のｐ型ウェルｐｗ１と素子分離用のｎ型ウェルｎｗ２とを、本発明者が検討した構造よりも近付けて設計することができる。最終的に拡散工程を終えた後、素子形成用のｐ型ウェルｐｗ１と素子分離用のｎ型ウェルｎｗ２とが接合する程度まで接近させることができる。結果として、本実施の形態１に例示した上記の構造とすることで、アレイ状に配列した抵抗素子を有するＬＣＤドライバにおいて、その微細化を実現させることができる。
【００３１】
また、本実施の形態１における素子分離用のｎ型ウェルｎｗ２の不純物濃度は、ｐ型ウェルｐｗ１との所望の接合耐圧が得られる範囲内で高く設定できる。これにより、高い分離耐圧が得られ、ｎ型ウェルｎｗ２の幅を小さくすることができる。即ち、この構成要素によっても、半導体装置の微細化を実現することができる。
【００３２】
ｐ型半導体基板１は、２種のｐ型ウェルｐｗ２，ｐｗ３およびその電極ｐｅによって電気的に接続され、電位固定されている。ここで、２種のｐ型ウェルｐｗ２，ｐｗ３とは、比較して、それぞれ拡散が深いものと浅いもの、不純物濃度が低いものと高いものである。これらは、半導体基板１の主面を正面に見て、ｎ型ウェルｎｗ１を環状に囲むようにして形成されている。
【００３３】
上記の構成から、アレイ配列しているｎ−ｃｈトランジスタＱｎを形成したｐ型ウェルｐｗ１のうち、半導体基板１の主面を正面に見て端部にあるものは、半導体基板１の電位固定用ｐ型ウェルｐｗ２，ｐｗ３から分離しなければならない。
【００３４】
このとき、ＬＣＤドライバに必要な構成では、基板電位はグランド電位ではなく、負電位に下がる。従って、ｎ型ウェルｎｗ３は、ｎ−ｃｈトランジスタＱｎを含むｐ型ウェルｐｗ１と、基板電極（ｐ型ウェルｐｗ２，ｐｗ３）との分離耐圧を十分に高く確保する必要がある。本発明者の検討によれば、基板電位が、例えば−１５Ｖ程度となり、そのため、基板（ここではｐ型ウェルｐｗ３）と素子（ここではｐ型ウェルｐｗ１）との間の耐圧は、例えば２０Ｖ以上の高耐圧であることが望ましいとしている。
【００３５】
そこで、本実施の形態１で例示する半導体装置では、ｐ型ウェルｐｗ１内のｎ−ｃｈトランジスタＱｎがアレイ配置されているｎ型ウェルｎｗ１の外周部に位置し、半導体基板１の主面を正面に見て、環状に囲むようにｎ型ウェル（第４半導体領域）ｎｗ３を形成している。これにより、素子が形成されたｐ型ウェルｐｗ１は、端部に位置するものも含めて、その全てがｎ型ウェルｎｗ３によって囲まれ、基板電位固定用のｐ型ウェルｐｗ２，ｐｗ３から分離されている。更に、ｎ型ウェルｎｗ３の半導体基板１の主面からの深さは、素子分離用に設けたｎ型ウェルｎｗ２よりも深くなっている。加えて、ｎ型ウェルｎｗ３の不純物濃度は、素子分離用に設けたｎ型ウェルｎｗ２よりも薄くなっている。
【００３６】
基板分離用のｎ型ウェルｎｗ３を上記のような構造とすることで、素子分離用の濃度の濃いｎ型ウェルｎｗ２と、基板電位を固定するためのｐ型ウェルｐｗ２，ｐｗ３とは直接接触せず、ｎ型ウェルｎｗ３により電界緩和され、高い接合耐圧が得られる。これに加え、ｎ型ウェルｎｗ３は、ｎ−ｃｈトランジスタＱｎを形成したｐ型ウェルｐｗ１よりも拡散の深いものを用いることで、両者間の高電圧下におけるパンチスルーを効果的に抑制し、分離耐圧を向上させることができる。このとき、両者間には、素子分離用のｎ型ウェルｎｗ２も挟まれていることから、素子を形成したｐ型ウェルｐｗ１領域からｎ型ウェルｎｗ３までは適切な距離があり、ｎ型ウェルｎｗ３の拡散が深いことは素子形状の均一性に影響しない。また、ｎ型ウェルｎｗ３を、ｐ型ウェルｐｗ１から距離を設けて単独で設置するよりも、間にｎ型ウェルｎｗ２が挟まれる分だけ分離耐圧が向上しており、ｎ型ウェルｎｗ３の幅を小さく設計できる。これらは結果として、本半導体装置の更なる微細化を可能にする。
【００３７】
以上のように、アレイ状に配列した抵抗素子を有するＬＣＤドライバにおいて、本実施の形態１で例示した素子分離構造を適用することで、高耐圧性能を維持しつつ、その微細化を実現させることができる。
【００３８】
（実施の形態２）
本実施の形態２では、上記実施の形態１の構成に加えて、ｎ型ウェルｎｗ１の外周部に形成した接合耐圧および分離耐圧確保のためのｎ型ウェルｎｗ２，ｎｗ３を、一部重ね合わせた構造とすることで、更なる微細化を実現し得る技術を例示する。以下、図３，４を用いてその詳細を説明する。図３，４は、本実施の形態２で例示する構造の半導体装置の説明図であり、図３には平面図、図４には図３におけるｘ−ｘ線の断面図を、それぞれ示している。
【００３９】
本実施の形態２において例示する半導体装置は、上記実施の形態１同様、デプレッション型の電界効果型トランジスタを、ＬＣＤドライバの諧調特性を構成する抵抗素子として用いたものである。更に、ｐ型の半導体基板１上に構成する各ウェル領域、ｎ−ｃｈトランジスタＱｎ，および、分離用ウェル領域などは、以下の構成を除いて、上記実施の形態１と同様であるので、ここでの詳細な説明は省略する。
【００４０】
本実施の形態２において、上記実施の形態１で例示した構成と異なるのは、ｎ型ウェルｎｗ１内に素子をアレイ配置するために形成したｐ型ウェルｐｗ１と、基板電位固定用のｐ型ウェルｐｗ２，ｐｗ３との境界部に形成された、素子分離用のｎ型ウェルｎｗ２と、基板分離用のｎ型ウェルｎｗ３とが、一部重なりを持つという構成である。キャリア極性が同じ両ｎ型ウェルｎｗ２，ｎｗ３は、半導体基板１の主面を正面に見て平面方向に一部重なりを持ち、電気的に接続された状態で接触されている。このとき、一つの電極ｎｅを共有している。
【００４１】
抵抗素子としてのｎ−ｃｈトランジスタＱｎを形成したｐ型ウェルｐｗ１において、アレイ配置の端部にあるものと、基板電位を固定するためのｐ型ウェルｐｗ２，ｐｗ３との分離耐圧向上のために、両者の境界部に、拡散が深く、不純物濃度の低いｎ型ウェルｎｗ３を形成している。また、アレイ配置した素子の均一性確保のために、一部隣接する素子を持たない端部のｎ−ｃｈトランジスタであっても、その平面方向の周囲には、素子分離用のｎ型ウェルｎｗ２が形成されている。即ち、素子を形成したｐ型ウェルｐｗ１と、基板電位固定用のｐ型ウェルｐｗ２，ｐｗ３との間には、拡散深さおよび不純物濃度の異なる、２種のｎ型ウェルｎｗ２，ｎｗ３が存在する。
【００４２】
このとき、両ｎ型ウェルｎｗ２，ｎｗ３は、以下の条件の下でお互いの一部を重ねることができる。
【００４３】
第一の条件を以下に記す。不純物濃度の濃い、素子分離用ｎ型ウェルｎｗ２は、上記実施の形態１で示したように、基板電位を固定するためのｐ型ウェルｐｗ３に対して、間に濃度の薄いｎ型ウェルｎｗ３を挟むことで電界緩和され、接合耐圧を向上させている。従って、接合耐圧分の電界緩和に必要な幅が確保できていれば、素子分離用のｎ型ウェルｎｗ２を、基板電位固定用のｐ型ウェルｐｗ３に近付けることができる。即ち、この領域まで、ｎ型ウェルｎｗ２をｎ型ウェルｎｗ３と重ねることができる。実際には、この幅は、間に挟まれたｎ型ウェルｎｗ３の不純物濃度によって決まる。
【００４４】
第二の条件を以下に記す。基板分離用のｎ型ウェルｎｗ３は、分離耐圧向上のために、その拡散が深い。即ち、形成工程（イオン注入やその後の熱拡散など）中の拡散領域の広がりが、素子を形成しているｐ型ウェルｐｗ１内の特定の領域に達しない程度まで、ｐ型ウェルｐｗ１に近付けることができる。ここで特定の領域とは素子特性均一性に影響が及ぶ領域のことで、ｐ型ウェルｐｗ１とｎ型ウェルｎｗ２の濃度バランスによって決まる。即ち、ｎ型ウェルｎｗ３の拡散がｐ型ウェルｐｗ１内の素子特性均一性に影響しない領域まで、ｎ型ウェルｎｗ３をｎ型ウェルｎｗ２と重ねることができる。
【００４５】
以上の条件に基いて、基板分離用のｎ型ウェルｎｗ３の一部は、素子分離用のｎ型ウェルｎｗ２と重なり部分を有する構造とすることができる。その結果、分離幅の縮小が可能となり、半導体装置の更なる微細化を実現することができる。
【００４６】
以上のように、本実施の形態２で例示した素子分離構造を適用することで、アレイ状に配列した抵抗素子を有するＬＣＤドライバにおいて、上記実施の形態１で例示した技術よりも更に、微細化を実現させることができる。
【００４７】
（実施の形態３）
上記実施の形態１および２では、半導体基板１上にアレイ配置する抵抗素子として、デプレッション型のｎ−ｃｈトランジスタＱｎを適用していた。本実施の形態３では、素子形成用のｐ型ウェルｐｗ１自体を抵抗素子として適用した構造を例示する。
【００４８】
図５，６には、本実施の形態３で例示する構造の半導体装置の説明図を示す。特に図５には平面図、図６には図５におけるｘ−ｘ線の断面図を、それぞれ示している。この半導体装置は、ＬＣＤドライバの諧調特性を構成するラダー抵抗であり、抵抗素子として、ｎ−ｃｈトランジスタＱｎではなく、ｐ型ウェルｐｗ１の拡散層を用いていること以外の構成は、上記実施の形態１において図１，２を用いて説明したものと同様である。即ち、本実施の形態３においては、ｐ型ウェルｐｗ１に電極ｐｅを形成し、このｐ型ウェルｐｗ１自体を抵抗素子（拡散抵抗）としている。実際の抵抗値は、不純物濃度、キャリア導通路の断面積、および、電極間のドリフト長によって決まる。
【００４９】
ここで、上記実施の形態１で例示した構成と同様、アレイ配置されたｐ型ウェルｐｗ１のそれぞれを分離するために、半導体基板１の主面を正面に見てｐ型ウェルｐｗ１を環状に囲むように、ｎ型ウェルｎｗ２が形成されている。
【００５０】
このとき、分離用のｎ型ウェルｎｗ２は、その拡散の深さをｐ型ウェルｐｗ１と同程度の深さとしている。上記実施の形態１で説明したように、このような構造とすることで、両者を接合させるような密な構造を設計しても、ｎ型ウェルｎｗ２の形成工程（例えばイオン注入およびその後の熱処理など）において、ｐ型ウェルｐｗ１の寸法を変えてしまうほどの影響を及ぼし難い。本実施の形態３においてｐ型ウェルｐｗ１は、抵抗素子自体として用いており、前述の通り、その形状は素子特性に直接影響する。この観点から、上記のように、分離用のｎ型ウェルｎｗ２の拡散深さが浅く、ｐ型ウェルｐｗ１と接合させた構造としても、その形状に影響を及ぼし難いことで、素子特性の均一性を確保できる。結果として、ＬＣＤドライバの諧調特性を構成する抵抗素子において、素子特性の均一性を損なうことなく、半導体装置の微細化を実現できる。
【００５１】
また、上記実施の形態２では、抵抗素子をアレイ配置して形成したｎ型ウェルｎｗ１の外周部に位置する、素子分離用のｎ型ウェルｎｗ２と基板分離用のｎ型ウェルｎｗ３とを一部重ねた構造を例示した。この構造において、ｎ−ｃｈトランジスタＱｎの替わりに、本実施の形態３で例示したｐ型ウェルｐｗ１自体を抵抗素子として適用した場合でも、同様の効果が得られる。即ち、より微細化を実現しやすい構造とすることができる。
【００５２】
（実施の形態４）
上記実施の形態３では、ＬＣＤドライバの諧調特性を構成する抵抗素子として、半導体基板１上にアレイ配置したｐ型ウェルｐｗ１自体を用い、上記実施の形態１または２に示した構造に適用する例を示した。本実施の形態４では、素子形成用のｐ型ウェルｐｗ１内に、更に半導体領域を形成し、これを抵抗素子として適用した例を示す。
【００５３】
図７，８には、本実施の形態４で例示する構造の半導体装置の説明図を示す。特に図７には平面図、図８には図７におけるｘ−ｘ線の断面図を、それぞれ示している。この半導体装置は、ＬＣＤドライバの諧調特性を構成するラダー抵抗であり、抵抗素子として、ｎ−ｃｈトランジスタＱｎではなく、ｐ型ウェルｐｗ１内に形成した半導体領域６を用いていること以外の構成は、上記実施の形態１において図１，２を用いて説明したものと同様である。即ち、ここでは、素子形成用のｐ型ウェルｐｗ１の中に、更に半導体領域（第５半導体領域）６を形成し、この半導体領域６を抵抗素子（拡散抵抗）としている。実際の抵抗値は、キャリアの極性、不純物濃度、キャリア導通路の断面積、および、電極間のドリフト長によって決まる。従って、本実施の形態４において、半導体領域６の極性や形状は、所望の抵抗値によって決まる。
【００５４】
上記のように、アレイ配置する抵抗素子を、素子形成用のｐ型ウェルｐｗ１内に形成した半導体領域６としても、上記実施の形態１で説明したものと同様の効果が得られる。更に、素子形成用のｐ型ウェルｐｗ１と、分離用のｎ型ウェルｎｗ２を接合させる本構造において、抵抗素子はその接合部から離れているため、抵抗素子の特性自体に及ぼす影響はより低減される。
【００５５】
また、上記実施の形態２で例示した、抵抗素子をアレイ配置して形成したｎ型ウェルｎｗ１の外周部に位置する、素子分離用のｎ型ウェルｎｗ２と基板分離用のｎ型ウェルｎｗ３とを一部重ねた構造にも、本実施の形態４で例示した抵抗素子を適用して、同様の効果を得ることができる。
【００５６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５７】
例えば、上記実施の形態１〜４では、各半導体領域の極性を、ｐ，ｎ型いずれか一方に固定して構成した半導体装置を例示したが、これらを全て逆にして構成した半導体装置であっても、同様の効果を得ることができる。
【００５８】
また、上記実施の形態１〜４では、ＬＣＤドライバの諧調特性を構成する抵抗素子における分離構造を例示したが、特定の素子において基板からの耐圧性能を高く確保し、それを用いた集積回路の微細化が望まれるような半導体装置であれば、これらの技術を適用して、同様の効果が得られる。
【産業上の利用可能性】
【００５９】
本発明は、例えば液晶ディスプレイの駆動用集積回路を構成するのに必要な半導体産業に適用することができる。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施の形態である半導体装置の説明に用いる半導体基板の要部平面図である。
【図２】図１に示した半導体装置のｘ−ｘ線における要部断面図である。
【図３】本発明の他の実施の形態である半導体装置の説明に用いる半導体基板の要部平面図である。
【図４】図３に示した半導体装置のｘ−ｘ線における要部断面図である。
【図５】本発明の他の実施の形態である半導体装置の説明に用いる半導体基板の要部平面図である。
【図６】図５に示した半導体装置のｘ−ｘ線における要部断面図である。
【図７】本発明の他の実施の形態である半導体装置の説明に用いる半導体基板の要部平面図である。
【図８】図７に示した半導体装置のｘ−ｘ線における要部断面図である。
【図９】本発明者が検討した半導体装置の説明に用いる半導体基板の要部平面図である。
【図１０】図９に示した半導体装置のｘ−ｘ線における要部断面図である。
【符号の説明】
【００６１】
１  半導体基板
２  ゲート電極
３  ゲート絶縁膜
４  ソース／ドレイン電極
５  絶縁膜
６  半導体領域（第５半導体領域）
Ｑｎ  ｎチャネル型電界効果型トランジスタ（素子、デプレッション型電界効果型トランジスタ）
ｎｗ１  ｎ型ウェル（第１半導体領域）
ｎｗ２  ｎ型ウェル（第３半導体領域）
ｎｗ３  ｎ型ウェル（第４半導体領域）
ｐｗ１  ｐ型ウェル（第２半導体領域）
ｐｗ２，ｐｗ３  ｐ型ウェル
ｐｅ，ｎｅ  電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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