(57)【要約】【課題】貫通電極のショート不良を正確に発見可能な積層型半導体装置及びそのテスト方法を提供する。【解決手段】内部回路１０１と、半導体基板を貫通して設けられた貫通電極１１１と、テスト時において基板電位とは異なる所定の電位が供給されるテスト配線１３０ａと、貫通電極と内部回路との間に設けられた第１のスイッチ１２１と、貫通電極とテスト配線との間に設けられた第２のスイッチ１３１と、第１及び第２のスイッチを排他的にオンさせる制御回路１９０とを備える。これにより、貫通電極１１１と内部回路１０１とを切断した状態で絶縁テストを行うことができることから、電流不良に至らない微小なショートが生じている場合であっても、これを検出することが可能となる。【選択図】図１
2008096312.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された内部回路と、前記半導体基板を貫通して設けられた貫通電極と、テスト時において基板電位とは異なる所定の電位が供給されるテスト配線と、前記貫通電極と前記内部回路との間に設けられた第１のスイッチと、前記貫通電極と前記テスト配線との間に設けられた第２のスイッチと、前記第１及び第２のスイッチを排他的にオンさせる制御回路とを備えることを特徴とする積層型半導体装置。
【請求項２】
前記貫通電極は、信号の入力及び／又は出力を行うための信号電極であることを特徴とする請求項１に記載の積層型半導体装置。
【請求項３】
前記貫通電極を複数備え、前記第１及び第２のスイッチが前記複数の貫通電極ごとに設けられていることを特徴とする請求項１又は２に記載の積層型半導体装置。
【請求項４】
前記テスト配線は前記複数の貫通電極に対して共通に設けられており、これにより前記複数の第２のスイッチがオンすると前記複数の貫通電極が前記テスト配線に対して共通接続されることを特徴とする請求項３に記載の積層型半導体装置。
【請求項５】
前記テスト配線に接続された測定用パッドをさらに備えることを特徴とする請求項１乃至４のいずれか一項に記載の積層型半導体装置。
【請求項６】
前記制御回路は、前記測定用パッドの電位に基づいて前記第１及び第２のスイッチを排他的にオンさせることを特徴とする請求項５に記載の積層型半導体装置。
【請求項７】
前記測定用パッドの電位を所定の電位に固定させる手段をさらに備えることを特徴とする請求項６に記載の積層型半導体装置。
【請求項８】
前記テスト配線をプリチャージするプリチャージ回路と、前記テスト配線の電位を検出する検出回路とをさらに備えることを特徴とする請求項１乃至４のいずれか一項に記載の積層型半導体装置。
【請求項９】
前記制御回路は、前記プリチャージ回路が活性状態から非活性状態に変化した後、前記検出回路が活性化する前の少なくとも一部の期間において、前記第２のスイッチをオンさせることを特徴とする請求項８に記載の積層型半導体装置。
【請求項１０】
半導体基板に形成された内部回路と、前記半導体基板を貫通して設けられた貫通電極とを備える積層型半導体装置のテスト方法であって、
前記貫通電極と前記内部回路とを切断した状態で、前記貫通電極に基板電位とは異なる所定の電位を供給する第１のステップと、前記貫通電極に電流が流れるか否かを判断する第２のステップとを備えることを特徴とする積層型半導体装置のテスト方法。
【請求項１１】
前記第１のステップは、複数の貫通電極を短絡させた状態で行うことを特徴とする請求項１０に記載の積層型半導体装置のテスト方法。
【請求項１２】
前記第１のステップは、測定用パッドを介して前記所定の電位を外部から印加することにより行うことを特徴とする請求項１０又は１１に記載の積層型半導体装置のテスト方法。
【請求項１３】
前記第２のステップは、前記測定用パッドに流れる電流を検出することにより行うことを特徴とする請求項１２に記載の積層型半導体装置のテスト方法。
【請求項１４】
前記第１のステップは前記貫通電極を前記所定の電位にプリチャージすることにより行い、前記第２のステップは前記貫通電極の電位が所定量変化したか否かを検出することにより行うことを特徴とする請求項１０又は１１に記載の積層型半導体装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は積層型半導体装置及びそのテスト方法に関し、特に、半導体基板を貫通して設けられた貫通電極の微小なショート不良を検出可能な積層型半導体装置及びそのテスト方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体メモリの記憶容量は、近年ますます増大し、高速化も要求されている。記憶容量の増大は、これまで主にメモリセルの小型化とチップサイズの大型化によって達成されてきたが、メモリセルの小型化には一定の物理的限界があり、また、チップサイズの大型化は歩留まりの低下を招くとともに高速化を妨げるという問題がある。
【０００３】
この問題を根本的に解決する方法として、メモリセルが形成されたコア部と、メモリセルに対する周辺回路が形成されたインターフェース部をそれぞれ別チップとする方法が提案されている（特許文献１〜３参照）。この方法によれば、１つのインターフェースチップに対して複数個のコアチップを割り当てることが可能となることから、１チップ当たりのチップサイズを大幅に低減することが可能となる。このため、この方法によれば、高い歩留まりを確保しつつ、さらなる大容量化を実現できるものと期待されている。
【０００４】
しかも、コア部とインターフェース部を別チップとした場合、コアチップについてはメモリプロセスにて製造し、インターフェースチップについてはロジックプロセスにて製造することが可能である。一般的に、ロジックプロセスにて製造されたトランジスタは、メモリプロセスにて製造されたトランジスタに比べて高速動作が可能であるため、インターフェースチップをロジックプロセスにて製造すれば、従来に比べインターフェースチップ部の回路を高速に動作させる事が可能となり、結果的に、半導体メモリの高速化を達成することが可能となる。しかも、インターフェースチップの動作電圧を１Ｖ程度に下げることが可能となり、消費電力の低減を図ることも可能となる。
【０００５】
また、特許文献１〜３に記載されているように、これら複数の半導体チップを立体的に積層すれば、プリント基板上における実装面積の増大を抑制することも可能となる。
【０００６】
このような積層型半導体装置においては、コアチップとインターフェースチップは貫通電極によって接続される。貫通電極とは、コアチップやインターフェースチップを構成する半導体基板を貫通して設けられた電極であり、ボンディングワイヤやＴＡＢテープなどに比べて寄生容量や寄生インダクタンスが非常に小さいことから、チップ間における信号の伝送を極めて高速に行うことが可能となる。また、ボンディングワイヤやＴＡＢテープのように、平面方向における面積の増大を生じないことから、積層型半導体装置全体の小型化にも大きく貢献する。
【０００７】
尚、このようなチップの積層技術は、ＤＲＡＭのような半導体メモリのみならず、半導体装置全般において適用が検討されている。
【０００８】
図１１は、積層型半導体装置の製造方法を説明するための工程図である。
【０００９】
図１１（ａ）に示すように、まず、トランジスタなどからなる内部回路（図示せず）が形成された半導体基板１０の主面１１側に、所定の深さの貫通電極１３を形成する。この段階では、貫通電極１３は半導体基板１０を貫通しておらず、したがって、半導体基板１０の裏面１２には現れていない。
【００１０】
次に、図１１（ｂ）に示すように、貫通電極１３が露出するまで半導体基板１０の裏面１２を研磨する。これにより、貫通電極１３は、半導体基板１０の両面に現れることなる。尚、半導体基板１０の研磨はチップごとに行っても構わないし、ウェハ状態で行っても構わない。以上により、積層型半導体装置２０が完成する。そして、図１１（ｃ）に示すように、チップ間接合部１４を介して複数の積層型半導体装置２０を重ね合わせれば、積層型のモジュールとなり、インターフェースチップなどの搭載基板３０に実装することが可能となる。
【００１１】
図１２は、図１１（ａ）に示した研磨前の半導体基板１０の模式的な部分断面である。
【００１２】
図１２に示すように、貫通電極１３と半導体基板１０との間には、両者を絶縁するための絶縁膜１５が設けられている。しかしながら、何らかの理由で絶縁膜１５に絶縁破壊が発生することがあり、このような場合には、貫通電極１３と半導体基板１０がショートした状態となる（不良箇所Ａ参照）。さらに、貫通電極１３の上方には、配線１６ａ，１６ｂなどが設けられており、これらはコンタクト１７ａ，１７ｂによって接続されている。しかしながら、配線１６ａと電極１３を接続するためのコンタクト１７ａに目ずれが生じた場合、貫通電極１３と半導体基板１０がショートした状態となってしまう（不良箇所Ｂ参照）。
【００１３】
このようなショート不良の多くは電流不良や動作不良をもたらすことから、ウェハ状態で行われる選別テストにおいて発見され、不良チップとして取り扱われる。しかしながら、不良箇所の状態は様々であることから、ウェハ状態で行われる選別テストにおいて全てのショート不良が発見できるわけではない。つまり、完全にショートしている場合には、貫通電極１３と半導体基板１０との間に比較的大きな電流が流れるため、選別テストにおいて電流不良や動作不良として容易に発見される。しかしながら、電流不良や動作不良に至らない微小なショート状態であれば、選別テストをパスすることがある。このような微小なショート不良は、チップ単体であれば問題はないものの、複数のチップを積層した後に動作不良を引き起こすことがある。このため、積層処理後における製品歩留まりが低下する要因となることがあった。
【特許文献１】特開２００４−３２７４７４号公報
【特許文献２】特開２００５−１９１１７２号公報
【特許文献３】特開２００６−１３３３７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明はこのような問題を解決すべくなされたものであって、本発明の目的は、貫通電極のショート不良を正確に発見可能な積層型半導体装置及びそのテスト方法を提供することである。
【課題を解決するための手段】
【００１５】
本発明による積層型半導体装置は、半導体基板に形成された内部回路と、半導体基板を貫通して設けられた貫通電極と、テスト時において基板電位とは異なる所定の電位が供給されるテスト配線と、貫通電極と内部回路との間に設けられた第１のスイッチと、貫通電極とテスト配線との間に設けられた第２のスイッチと、第１及び第２のスイッチを排他的にオンさせる制御回路とを備えることを特徴とする。
【００１６】
また、本発明による積層型半導体装置のテスト方法は、半導体基板に形成された内部回路と、半導体基板を貫通して設けられた貫通電極とを備える積層型半導体装置のテスト方法であって、貫通電極と内部回路とを切断した状態で、貫通電極に基板電位とは異なる所定の電位を供給する第１のステップと、貫通電極に電流が流れるか否かを判断する第２のステップとを備えることを特徴とする。
【発明の効果】
【００１７】
本発明によれば、貫通電極と内部回路とを切断した状態で絶縁テストを行うことができることから、電流不良に至らない微小なショートが生じている場合であっても、これを検出することが可能となる。つまり、通常の選別テストでは電流不良や動作不良が生じていないと判断されるチップであっても、積層後に動作不良が生じる可能性のあるものを積層前に排除することが可能となる。積層型半導体装置では、ウェハ段階ではチップの積層数が確定していないことがあり、積層数によって動作不良が生じたり、生じなかったりすることがある。本発明は、このような不確定要素を軽減し、積層後における製品歩留まりを確実に高めることが可能となる。
【００１８】
しかも、通常の選別テストで電流不良が検出された場合においても、さらに本発明のテストを実行すれば、電流不良が内部回路に起因するものであるのか、それとも、貫通電極に起因するものであるのかを特定することが可能となる。これは、製造プロセスにおける問題点解明の大きな手助けとなる。
【発明を実施するための最良の形態】
【００１９】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００２０】
図１は、本発明の第１の実施形態による積層型半導体装置１００の主要部の構成を示す回路図である。積層型半導体装置１００の基本構造は、通常の積層型半導体装置と同様であり、例えば図１１に示した方法により作製される。
【００２１】
図１に示すように、本実施形態による積層型半導体装置１００は、内部回路１０１，１０２，１０３，１０４・・・と、これら内部回路に対応する貫通電極１１１，１１２，１１３，１１４・・・と、対応する貫通電極と内部回路との間にそれぞれ設けられたスイッチ１２１，１２２，１２３，１２４・・・と、貫通電極と測定用パッド１３０との間にそれぞれ設けられたスイッチ１３１，１３２，１３３，１３４・・・とを備えている。
【００２２】
内部回路１０１，１０２，１０３，１０４・・・は、半導体基板の主面に形成されたトランジスタなどからなる回路である。したがって、本実施形態による積層型半導体装置１００がＤＲＡＭであれば、例えばＤＲＡＭコアが該当する。また、貫通電極１１１，１１２，１１３，１１４・・・は、半導体基板を貫通して設けられた電極であり、ここでは信号の入力及び／又は出力を行うための信号電極が該当する。尚、本実施形態においてテスト対象である貫通電極を信号電極に限っているのは、テスト時においても電源の供給が必要であり、電源電極のテストは困難だからである。
【００２３】
図１に示すように、スイッチ１２１，１２２，１２３，１２４・・・や、スイッチ１３１，１３２，１３３，１３４・・・はＮチャンネル型のＭＯＳトランジスタによって構成されている。但し、これらスイッチがＮチャンネル型のＭＯＳトランジスタであることは必須でなく、他の素子を用いてこれらスイッチを構成しても構わないし、複数の素子からなる回路を用いてこれらスイッチを構成してもかまわない。
【００２４】
本実施形態において、スイッチ１３１，１３２，１３３，１３４・・・のゲートには、テストモード信号ＴＭが共通に供給されている。一方、スイッチ１２１，１２２，１２３，１２４・・・のゲートには、テストモード信号ＴＭをインバータ１９１によって反転させた信号が共通に供給されている。これにより、スイッチ１２１，１２２，１２３，１２４・・・とスイッチ１３１，１３２，１３３，１３４・・・は、テストモード信号ＴＭの論理レベルに基づいて排他的にオンすることになる。
【００２５】
テストモード信号ＴＭを生成する制御回路１９０は、テスト時においてテストモード信号ＴＭをハイレベルに活性化させ、通常時においてテストモード信号ＴＭをローレベルに非活性化させる回路である。特に限定されるものではないが、このような回路としてはモードレジスタなどを用いることができる。この場合、外部からモードレジスタセットのコマンドを発行し、所定のモード信号をモードレジスタにセットすることにより、テストモード信号ＴＭを活性化させることができる。
【００２６】
次に、本実施形態による積層型半導体装置１００のテスト方法について説明する。特に限定されるものではないが、本実施形態による積層型半導体装置１００のテスト方法は、ウェハ状態で行うことが好ましい。
【００２７】
図２は、本実施形態による積層型半導体装置１００のテスト方法を説明するためのフローチャートである。
【００２８】
図２に示すように、まず、制御回路１９０によってテストモード信号ＴＭをハイレベルに活性化させる（ステップＳ１１）。上述の通り、かかる動作はモードレジスタセットによって行うことが可能である。これにより、スイッチ１２１，１２２，１２３，１２４・・・が全てオフ状態となることから、貫通電極と内部回路が切り離された状態となるとともに、スイッチ１３１，１３２，１３３，１３４・・・が全てオン状態となることから、テスト配線１３０ａを介して各貫通電極が測定用パッド１３０に共通接続されることになる。
【００２９】
上述の通り、テストの対象となる貫通電極１１１，１１２，１１３，１１４・・・は、いずれも信号電極であり、ショート不良がなければ半導体基板とは絶縁されているはずである。すなわち、ショート不良がなければ測定用パッド１３０はフローティング状態となるはずである。
【００３０】
この状態で、測定用パッド１３０に基板電位とは異なる所定の電位、例えば、電源電位（ＶＤＤ）を供給する（ステップＳ１２）。かかる動作は、測定用パッド１３０に外部からテスタのプローブを接触させることにより行うことができる。上述の通り、貫通電極１１１，１１２，１１３，１１４・・・は半導体基板から絶縁されているはずであるため、ショート不良がなければ電流は流れないはずである。
【００３１】
そして、貫通電極１１１，１１２，１１３，１１４・・・に電流が流れるか否かを判断し（ステップＳ１３）、実質的に電流が流れていなければ良品と判断し（ステップＳ１４）、実質的に電流が流れていれば不良品と判断する（ステップＳ１５）。つまり、測定用パッド１３０を介して電流が流れる場合には、いずれかの貫通電極１１１，１１２，１１３，１１４・・・と半導体基板との間でショート不良が発生していることを意味するため、通常の電流試験をパスしたとしても、積層後に動作不良を生じさせるおそれがあることから、この時点で不良品として取り扱う。どの程度の電流が流れた場合に不良品と判断するかは、積層後に想定される動作不良などを考慮して適宜決定すればよい。
【００３２】
このように、本実施形態による積層型半導体装置１００は、テストモード信号ＴＭを活性化させることによって、貫通電極１１１，１１２，１１３，１１４・・・の接続を内部回路１０１，１０２，１０３，１０４・・・から測定用パッド１３０に切り替えることができる。このため、測定用パッド１３０にテスタのプローブを接触させることにより、貫通電極１１１，１１２，１１３，１１４・・・のショート不良を正確に発見することが可能となる。また、通常動作時においては、スイッチ１２１，１２２，１２３，１２４・・・がオンし、スイッチ１３１，１３２，１３３，１３４・・・がオフすることから、内部回路１０１，１０２，１０３，１０４・・・の動作に影響は全くない。
【００３３】
次に、本発明の好ましい第２の実施形態について説明する。
【００３４】
図３は、本発明の第２の実施形態による積層型半導体装置２００の主要部の構成を示す回路図である。
【００３５】
図３に示すように、本実施形態による積層型半導体装置２００は、テスト配線１３０ａがスイッチ１３１，１３２，１３３，１３４・・・のゲート及びインバータ１９１の入力端に接続されているとともに、制御回路１９０がリセット回路２９０に置き換えられている点において、第１の実施形態による積層型半導体装置１００と相違する。その他の点については、第１の実施形態による積層型半導体装置１００と同一であることから、同一の要素については同一の符号を付し、重複する説明は省略する。
【００３６】
リセット回路２９０は、図１に示した制御回路１９０とは異なり、テストモード信号ＴＭを活性化させる機能は有していない。あくまで、通常動作時においてテストモード信号ＴＭを非活性状態に保持する機能を有しているに過ぎない。
【００３７】
図３に示すように、本実施形態では、測定用パッド１３０に供給する電位をそのままテストモード信号ＴＭとして用いている。したがって、測定用パッド１３０の論理レベルをスイッチ１３１，１３２，１３３，１３４・・・のゲートに供給する回路部分、並びに、測定用パッド１３０の反転レベルをスイッチ１２１，１２２，１２３，１２４・・・のゲートに供給する回路部分自体が本発明で言う「制御回路」を構成することになる。
【００３８】
図４は、リセット回路２９０の一例を示す回路図である。
【００３９】
図４に示す例では、リセット回路２９０はテスト配線１３０ａとグランド電位間に直列接続されたトランジスタ２９１及び抵抗２９２と、トランジスタ２９１のゲートにＰＷモード信号の反転レベルを供給するインバータ２９３によって構成されている。ＰＷモード信号とは、信号の供給パスを貫通電極とするかパッド電極とするかを選択するための信号であり、本来、本発明とは直接関係しないが、積層後においてローレベルに固定され、テスト時においてはハイレベルとされる点に着目してこれを利用している。したがって、ＰＷモード信号ではなく、同様の論理レベルをとる他の信号を用いても構わない。
【００４０】
図５は、本実施形態による積層型半導体装置２００のテスト方法を説明するためのフローチャートである。
【００４１】
図５に示すように、まず、測定用パッド１３０にテスタのプローブを接触させることによって、測定用パッド１３０に基板電位とは異なる所定の電位、例えば、電源電位（ＶＤＤ）を供給する（ステップＳ２１）。この時、ＰＷモード信号はハイレベルであることから、リセット回路２９０はハイインピーダンス状態である。一方、測定用パッド１３０に供給された電位は、そのままテストモード信号ＴＭとなることから、スイッチ１２１，１２２，１２３，１２４・・・が全てオフ状態となり、貫通電極と内部回路が切り離されるとともに、スイッチ１３１，１３２，１３３，１３４・・・が全てオン状態となり、テスト配線１３０ａを介して各貫通電極が測定用パッド１３０に共通接続されることになる。
【００４２】
この状態で、貫通電極１１１，１１２，１１３，１１４・・・に電流が流れるか否かを判断し（ステップＳ２２）、実質的に電流が流れていなければ良品と判断し（ステップＳ２３）、実質的に電流が流れていれば不良品と判断する（ステップＳ２４）。
【００４３】
このように、本実施形態による積層型半導体装置２００は、第１の実施形態による積層型半導体装置１００の効果に加え、測定用パッド１３０の電位をそのままテストモード信号ＴＭとして用いていることから、内部で専用のテストモードを起動する必要がない。また、テストをパスし、実際に積層された後は、ＰＷモード信号はローレベルに固定されることから、リセット回路２９０の機能により、テストモード信号ＴＭはローレベルに固定される。このため、積層された後は、スイッチ１２１，１２２，１２３，１２４・・・は常にオン状態に維持され、スイッチ１３１，１３２，１３３，１３４・・・は常にオフ状態に維持される。したがって、実使用時においてこれらスイッチの導通状態が反転することはない。
【００４４】
尚、リセット回路２９０の具体的な構成としては、図４に示した構成に限定されるものではなく、テスト時においてテスト配線１３０ａに実質的な影響を与えず、且つ、積層後の通常時においてテストモード信号ＴＭを非活性レベルに保持可能な回路であれば、どのような回路であっても構わない。
【００４５】
次に、本発明の好ましい第３の実施形態について説明する。
【００４６】
図６は、本発明の第３の実施形態による積層型半導体装置３００の主要部の構成を示す回路図である。
【００４７】
本実施形態による積層型半導体装置３００は、制御回路１９０が制御回路３９０に置き換えられている点、並びに、測定用パッド１３０の代わりに、プリチャージ回路３６０、検出回路３７０及び出力回路３８０が設けられている点において、第１の実施形態による積層型半導体装置１００と相違する。その他の点については、第１の実施形態による積層型半導体装置１００と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。
【００４８】
本実施形態による積層型半導体装置３００は、第１及び第２の実施形態のように外部からプローブを当てることによってテストを行うのではなく、自己診断可能に構成されている。このため、測定用パッド１３０は設けられておらず、その代わりに、３つの内部信号であるリード信号ＲＥＡＤ、プリチャージ信号ＰＲＥ、テストモードエントリ信号ＥＮＴが使用される。
【００４９】
図７は、制御回路３９０の回路図である。
【００５０】
図７に示すように、制御回路３９０は、リード信号ＲＥＡＤ、プリチャージ信号ＰＲＥ、テストモードエントリ信号ＥＮＴの反転信号を受ける３入力のＮＯＲ回路３９１と、テストモードエントリ信号ＥＮＴを反転させるインバータ３９２によって構成されている。かかる構成により、リード信号ＲＥＡＤ及びプリチャージ信号ＰＲＥがローレベルであり、且つ、テストモードエントリ信号ＥＮＴがハイレベルであれば、出力であるテストモード信号ＴＭがハイレベルに活性化する。
【００５１】
図８は、プリチャージ回路３６０及び検出回路３７０の回路図である。
【００５２】
プリチャージ回路３６０は、テスト配線１３０ａをプリチャージするための回路であり、図８に示すように、プリチャージ信号ＰＲＥ及びテストモードエントリ信号ＥＮＴを受けるＮＡＮＤ回路３６１と、電源電位ＶＤＤとテスト配線１３０ａとの間に接続されたＰチャンネル型のＭＯＳトランジスタ３６２によって構成されている。トランジスタ３６２のゲートには、ＮＡＮＤ回路３６１の出力が供給される。かかる構成により、プリチャージ信号ＰＲＥ及びテストモードエントリ信号ＥＮＴがハイレベルであれば、テスト配線１３０ａを電源電位にプリチャージする。
【００５３】
一方、検出回路３７０は、テスト配線１３０ａの電位を検出するための回路であり、テスト配線１３０ａに接続されたラッチ部３７１と、ラッチ部３７１の後段に設けられたトランスファゲート３７２によって構成されている。トランスファゲート３７２は、リード信号ＲＥＡＤがハイレベルになるとオンし、ラッチ部３７１の内容を検出信号ＯＵＴとして出力回路３８０に供給する。
【００５４】
出力回路３８０は、検出信号ＯＵＴを外部に出力するための回路であり、その詳細については省略する。
【００５５】
次に、本実施形態による積層型半導体装置３００の動作について説明する。
【００５６】
図９及び図１０は、本実施形態による積層型半導体装置３００の動作を説明するためのタイミング図であり、図９はショート不良が無い場合、図１０はショート不良がある場合をそれぞれ示している。
【００５７】
まず、時刻ｔ１以前の状態においては、リード信号ＲＥＡＤ、プリチャージ信号ＰＲＥ、テストモードエントリ信号ＥＮＴはいずれもローレベルに固定されている。これにより、テストモード信号ＴＭはローレベルとなることから、スイッチ１２１，１２２，１２３，１２４・・・はオン、スイッチ１３１，１３２，１３３，１３４・・・はオフとなる。つまり、通常の接続状態となる。
【００５８】
次に、時刻ｔ１において、プリチャージ信号ＰＲＥ及びテストモードエントリ信号ＥＮＴがハイレベルに変化する。これにより、プリチャージ回路３６０に含まれるトランジスタ３６２がオンすることから、テスト配線１３０ａには電源電位が供給される。この時、スイッチ１３１，１３２，１３３，１３４・・・はオフ状態に保たれていることから、テスト配線１３０ａは電源電位にプリチャージされた状態となる。
【００５９】
そして、時刻ｔ２においてプリチャージ信号ＰＲＥがローレベルに変化すると、プリチャージ回路３６０が活性状態から非活性状態に変化し、プリチャージ動作が終了する。それとともに、制御回路３９０の動作によって、テストモード信号ＴＭがハイレベルに活性化する。これにより、スイッチ１３１，１３２，１３３，１３４・・・はオンし、テスト配線１３０ａと貫通電極１１１，１１２，１１３，１１４・・・が共通接続された状態となる。
【００６０】
この状態をしばらく維持しても、貫通電極１１１，１１２，１１３，１１４・・・にショート不良が無い場合には、図９に示すように、テスト配線１３０ａのレベルは実質的に変化しない。このため、検出回路３７０に含まれるラッチ部３７１には、ハイレベルがラッチされることになる。これに対し、貫通電極１１１，１１２，１１３，１１４・・・にショート不良がある場合には、この状態をしばらく維持すると、図１０に示すように、テスト配線１３０ａのレベルがリークにより徐々に低下し、最終的には基板電位であるグランドレベルまで低下する。このため、検出回路３７０に含まれるラッチ部３７１には、ローレベルがラッチされることになる。
【００６１】
その後、時刻ｔ３においてリード信号ＲＥＡＤがハイレベルに変化すると、トランスファゲート３７２がオンし、検出回路が活性化する。これにより、ショート不良が無い場合には、図９に示すように検出信号ＯＵＴはハイレベルとなり、ショート不良がある場合には、図１０に示すように検出信号ＯＵＴはローレベルとなる。このようにして得られた検出信号ＯＵＴは、図６に示した出力回路３８０に供給され、外部へと読み出される。
【００６２】
そして、時刻ｔ４においてテストモードエントリ信号ＥＮＴ及びリード信号ＲＥＡＤがローレベルに変化すると、時刻ｔ１以前の状態に戻る。
【００６３】
このように、本実施形態による積層型半導体装置３００は、外部からプローブを当てることによってテストを行うのではなく、自己診断可能に構成されている。このため、測定用パッドを設ける必要がなく、その分、チップ面積を縮小することが可能となる。
【００６４】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６５】
例えば、上記実施形態では、テストモード信号ＴＭの活性化により複数の貫通電極１１１，１１２，１１３，１１４・・・を同時にテストしているが、同時にテストする貫通電極の数については特に限定されず、全ての信号電極を一度にテスト可能に構成しても構わないし、信号電極をいくつかのグループに分け、グループ単位でテスト可能に構成しても構わない。さらには、複数の信号電極を同時にテストするのではなく、一つの信号電極ごとにテスト可能に構成しても構わない。
【００６６】
さらには、上記実施形態では、テスト対象となる貫通電極を信号電極に限っているが、テスト動作に必要な電源ブロックを独立させれば、当該電源ブロック以外の電源端子について上記実施形態と同様のテストを行うことが可能となる。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１の実施形態による積層型半導体装置１００の主要部の構成を示す回路図である。
【図２】積層型半導体装置１００のテスト方法を説明するためのフローチャートである。
【図３】本発明の第２の実施形態による積層型半導体装置２００の主要部の構成を示す回路図である。
【図４】リセット回路２９０の一例を示す回路図である。
【図５】積層型半導体装置２００のテスト方法を説明するためのフローチャートである。
【図６】本発明の第３の実施形態による積層型半導体装置３００の主要部の構成を示す回路図である。
【図７】制御回路３９０の回路図である。
【図８】プリチャージ回路３６０及び検出回路３７０の回路図である。
【図９】積層型半導体装置３００の動作を説明するためのタイミング図であり、ショート不良が無い場合を示している。
【図１０】積層型半導体装置３００の動作を説明するためのタイミング図であり、ショート不良がある場合を示している。
【図１１】積層型半導体装置の製造方法を説明するための工程図である。
【図１２】図１１（ａ）に示した研磨前の半導体基板１０の模式的な部分断面である。
【符号の説明】
【００６８】
１０      半導体基板
１１      半導体基板の主面
１２      半導体基板の裏面
１３      貫通電極
１４      チップ間接合部
１５      絶縁膜
１６ａ，１６ｂ      配線
１７ａ，１７ｂ      コンタクト
２０      積層型半導体装置
３０      搭載基板
１００，２００，３００      積層型半導体装置
１０１，１０２，１０３，１０４・・・      内部回路
１１１，１１２，１１３，１１４・・・      貫通電極
１２１，１２２，１２３，１２４・・・      スイッチ（第１のスイッチ）
１３０    測定用パッド
１３０ａ  テスト配線
１３１，１３２，１３３，１３４・・・      スイッチ（第２のスイッチ）
１９０    制御回路
１９１    インバータ
２９０    リセット回路
２９１    トランジスタ
２９２    抵抗
２９３    インバータ
３６０    プリチャージ回路
３６１    ＮＡＮＤ回路
３６２    トランジスタ
３７０    検出回路
３７１    ラッチ部
３７２    トランスファゲート
３８０    出力回路
３９０    制御回路
３９１    ＮＯＲ回路
３９２    インバータ
【図１】
2008096312.tif 000003
【図２】
2008096312.tif 000004
【図３】
2008096312.tif 000005
【図４】
2008096312.tif 000006
【図５】
2008096312.tif 000007
【図６】
2008096312.tif 000008
【図７】
2008096312.tif 000009
【図８】
2008096312.tif 000010
【図９】
2008096312.tif 000011
【図１０】
2008096312.tif 000012
【図１１】
2008096312.tif 000013
【図１２】
2008096312.tif 000014