(57)【要約】【課題】  列毎に配列された画素の増幅部に流すバイアス電流を制御し、消費電流を低減できるようにした固体撮像装置を提供する。【解決手段】  光電変換を行うフォトダイオードと該フォトダイオードで発生した信号電荷を増幅して読み出すための増幅トランジスタとを含む単位画素100 を２次元行列状に配列した画素部200 と、列毎に設けられた単位画素の増幅トランジスタにバイアス電流を流すための電流源部２と、列毎に設けられた単位画素の増幅トランジスタからの信号を列毎に処理する列処理回路４と、該列処理回路で列毎に処理された信号を順次読み出して外部の信号処理回路に出力する水平走査部205 と、前記外部の信号処理回路におけるゲイン設定に応じて前記電流源部のバイアス電流を制御するバイアス電流制御部１とを備えて固体撮像装置を構成する。【選択図】        図１
2008271186.tif 000002
【特許請求の範囲】
【請求項１】
光電変換を行う光電変換部と、前記光電変換部で発生した信号電荷を増幅して読み出すための増幅部とを含む単位画素を２次元行列状に配列した画素部と、
列毎に設けられ前記増幅部にバイアス電流を流すための電流源と、
列毎に設けられ前記増幅部からの信号を列毎に処理する列処理部と、
前記列処理部にて列毎に処理された信号を順次読み出して外部の信号処理回路に出力する出力部と、
前記外部の信号処理回路におけるゲイン設定に応じて前記電流源のバイアス電流を制御するバイアス電流制御部とを備えた固体撮像装置。
【請求項２】
前記列処理部は、前記増幅部からの信号を基準レベルにクランプするクランプ手段を備えることを特徴とする請求項１に係る固体撮像装置。
【請求項３】
前記列処理部からの信号に対して、列毎のゲインばらつきを補正するゲイン補正手段を備えることを特徴とする請求項１又は２に係る固体撮像装置。
【請求項４】
前記電流源は、ゲート端子に入力する電圧によりバイアス電流を制御するソース接地のＭＯＳトランジスタで構成され、前記バイアス電流制御部は、前記外部の信号処理回路におけるゲイン設定に応じて、前記ＭＯＳトランジスタのゲート端子に入力する電圧を制御することを特徴とする請求項１〜３のいずれか１項に係る固体撮像装置。
【請求項５】
前記バイアス電流制御部は、前記増幅部からの信号を前記列処理部で信号処理する第１の期間においては、前記外部の信号処理回路におけるゲイン設定に応じたバイアス電流を流し、前記第１の期間とは異なる第２の期間においてはバイアス電流を流さないように制御することを特徴とする請求項１〜４のいずれか１項に係る固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、固体撮像装置に関し、特に低消費電力化が可能な固体撮像装置に関する。
【背景技術】
【０００２】
まず、一般的なＭＯＳ型固体撮像装置の基本構成及び駆動方法について、図３，図４及び図５を用いて説明する。 図３は、ＭＯＳ型固体撮像素子に用いられる一般的な画素構成を示す。100 は単位画素を示し、２次元行列状に複数配列することで画像情報を取得するものである。101 は光電変換を行うフォトダイオード、104 はフォトダイオード101 で発生した光生成電荷をＰＮ接合容量やゲート容量などで電荷電圧変換し、増幅して読み出すための増幅トランジスタ、102 はフォトダイオード101 で発生した光生成電荷を増幅トランジスタ104 のゲート端子に転送するための転送トランジスタ、103 は増幅トランジスタ104 のゲート端子及びフォトダイオード101 をリセットするためのリセットトランジスタ、105 は画素を選択し、増幅トランジスタ104 の出力を垂直信号線110 に伝達するための選択トランジスタをそれぞれ示している。ここで、フォトダイオード101 以外は遮光されている。
【０００３】
106 は画素電源線であり、全画素共通に電源を供給するもので、増幅トランジスタ104 のドレイン端子及びリセットトランジスタ103 のドレイン端子に電気的に接続されている。107 は１行分の画素をリセットをするための行リセット線であり、１行分の画素のリセットトランジスタ103 のゲート端子にそれぞれ電気的に接続されている。108 は１行分の画素の光生成電荷をそれぞれの画素の増幅トランジスタ104 のゲート端子に転送するための行転送線であり、１行分の転送トランジスタ102 のゲート端子にそれぞれ電気的に接続されている。109 は１行分の画素を選択するための行選択線であり、１行分の選択トランジスタ105 のゲート端子にそれぞれ電気的に接続されている。このような画素構成により、光電変換機能、リセット機能、メモリ機能、増幅読み出し機能、選択機能を実現している。
【０００４】
図４は、ＭＯＳ型固体撮像装置の一般的な基本構成を模式的に示すものである。200 は画素部を示し、単位画素100 を２次元行列状に配列したもので、画素Ｐ11〜Ｐ33に対応する。 ここでは説明を簡単にするために単位画素100 を３行３列分並べて示している。202 は行選択を行うための垂直走査回路部を示し、垂直走査パルスφＶ−ｉ（ｉ＝１，２，３）を順次出力するものである。203 は垂直選択スイッチ部を示し、垂直走査パルスφＶ−ｉに応じて、各画素Ｐ11〜Ｐ33の行選択線109 ，行リセット線107 及び行転送線108 に、行選択パルスφＳＥＬ，行リセットパルスφＲＳ及び行転送パルスφＴＸをそれぞれ伝達するものである。図４では、行選択パルスφＳＥＬ，行リセットパルスφＲＳ及び行転送パルスφＴＸを各行に伝達するための線を１本で、また垂直選択スイッチ（ＭＶ−１，ＭＶ−２，ＭＶ−３）を各行１個で示しているが、実際にはそれぞれが独立に設けられている。
【０００５】
201 は電流源部を示し、各列毎に備えられた電流源ＭＬ１，ＭＬ２，ＭＬ３と、図３で説明した垂直信号線110 とがそれぞれ電気的に接続されることで、増幅トランジスタ104 と電流源ＭＬ１〜ＭＬ３とでソースフォロア回路が列毎に構成される。 ここで電流源ＭＬ１〜ＭＬ３は一定のバイアス電流を流す働きを備えている。204 は列処理回路部を示し、上述のソースフォロア回路から出力される画素信号を列毎に設けられた列処理回路ＣＤＳ１，ＣＤＳ２，ＣＤＳ３により、それぞれ相関２重サンプリング（ＣＤＳ）を行い、画素の固定パターンノイズなどのオフセットばらつき除去などの信号処理を行った後、信号処理結果をメモリしておくものである。 
【０００６】
205 は列選択を行うための水平走査回路部を示し、水平走査パルスφＨ−ｊ（ｊ＝１，２，３）を順次出力するものである。206 は水平選択スイッチ部を示し、列処理回路部204 にメモリされた信号処理結果を水平走査パルスφＨ−ｊに応じて、水平信号線207 に伝達するものである。 208 は水平信号線207 に伝達された列処理回路部204 にメモリされた信号処理結果を増幅し、外部に出力するためのアンプを示している。
【０００７】
次に、このように構成されているＭＯＳ型撮像装置の一般的な駆動タイミングについて、図５のタイミングチャートを用いて説明する。 垂直走査回路部202 から第１行目の垂直走査パルスφＶ−１が出力されると、第１行目の画素が駆動可能になる。 より詳しく説明すると、第１行目の画素には、行選択パルスφＳＥＬが、φＳＥＬ−１として垂直選択スイッチＭＶ―１，行選択線109 を介して第１行目の画素の選択トランジスタ105 のゲート端子に伝達されるようになり、行リセットパルスφＲＳが、φＲＳ−１として垂直スイッチＭＶ−１，行リセット線107 を介して第１行目の画素のリセットトランジスタ103 のゲート端子に伝達されるようになり、行転送パルスφＴＸは、φＴＸ−１として垂直スイッチＭＶ−１，行転送線108 を介して第１行目の画素の転送トランジスタ102 のゲート端子に伝達されるようになる。
【０００８】
期間Ｔv における動作について説明する。垂直走査パルスφＶ−１が“Ｈ”レベルになり、次いで行選択パルスφＳＥＬ−１が“Ｈ”レベルになると、増幅トランジスタ104 の出力が垂直信号線110 に伝達されるようになる。すなわち、信号読み出し及び信号処理を行う期間が開始される。次に、行リセットパルスφＲＳ−１が“Ｈ”レベルになると、増幅トランジスタ104 のゲート端子が画素電源ＶＤＤのレベルにリセットされる。 行リセットパルスφＲＳ−１を“Ｌ”レベルにし、このときに増幅トランジスタ104 から出力されるリセットレベル出力を列処理回路204 にてサンプリングする。
【０００９】
次に、行転送パルスφＴＸ−１を“Ｈ”レベルにして、フォトダイオード101 に蓄積された光生成電荷を増幅トランジスタ104 のゲート端子に転送する。次いで、行転送パルスφＴＸ−１を“Ｌ”レベルにして、このときに出力される信号レベル出力を列処理回路部204 にて再度サンプリングする。 
【００１０】
このとき、増幅トランジスタ104 の出力は、垂直信号線110 の寄生容量や列処理回路部204 の入力容量への充電が行われるため、信号レベルに達するのに一定の充電期間が必要になる。充電期間は、電流源ＭＬ１〜ＭＬ３のバイアス電流に依存し、バイアス電流が大きいほど短くなる。バイアス電流は、通常、フォトダイオード101 が飽和するときの信号レベルが、期間Ｔv 内に得られるように十分に大きな値に設定される。
【００１１】
その後、列処理回路部204 では、サンプリングされた信号レベル出力とリセットレベル出力との差分処理が行われ、列処理回路ＣＤＳ１，ＣＤＳ２及びびＣＤＳ３に差分処理後の信号がそれぞれメモリされる。 そして行選択信号φＳＥＬ−１を“Ｌ”レベルにして信号読み出し及び信号処理を行う期間が終了する。 その後、行リセットパルスφＲＳ−１及び行転送パルスφＴＸ−１を“Ｈ”  レベルにして、フォトダイオード101 をリセットし、フォトダイオード101 にて光生成電荷の蓄積が開始される。 
【００１２】
次いで、期間Ｔh における動作について説明する。 水平走査パルスφＨ−１，φＨ−２及びφＨ−３が水平走査回路部205 から順次出力されると、列処理回路部204 の列処理回路ＣＤＳ１，ＣＤＳ２，ＣＤＳ３にメモリされた差分処理後の信号が、水平選択スイッチ部206 の水平選択スイッチＭＨ１，ＭＨ２及びＭＨ３をそれぞれ介して順次水平信号線207 に読み出される。水平信号線207 に読み出された信号は出力アンプ部208 で増幅され外部に出力される。図５では、外部に出力される信号をＶout で示している。このとき、出力アンプ部208 には、信号帯域に応じて適当なバイアス電流が供給されている。
【００１３】
以上の動作で１行分の画素Ｐ11，Ｐ12，Ｐ13の信号が読み出される。 この動作を第１行から第３行まで順次行うことで、画素部200 の全画素の信号を読み出すことができる。すなわち、受光画素部200 の画素Ｐ11〜Ｐ33の画素信号が、出力アンプ部208 からＶout として順次出力される。以上の期間が１フレーム期間Ｔf であり、この説明ではフォトダイオード101 の光生成電荷の蓄積期間になっている。
【特許文献１】特開２００３−１７４５９６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上述のように、ＭＯＳ型固体撮像装置においては、単位画素100 に設けられた増幅トランジスタ104 と電流源ＭＬ１〜ＭＬ３とによって列毎に構成された画素信号を読み出すためのソースフォロア回路や、信号を外部に出力するための出力アンプ部208 などの増幅回路が含まれている。
【００１５】
これらの増幅回路にはバイアス電流が供給されており、列毎に構成されるソースフォロア回路の数が増える場合や、増幅回路の周波数帯域を広げる場合にバイアス電流が増大する。そのため、近年の固体撮像装置の多画素化や信号読み出し速度の高速化にともない、消費電力が増大している。
【００１６】
そこで、出力アンプの消費電力を低減する方法として、バイアス電流を遮断する電流遮断手段を設け、信号を出力する期間、すなわち図５における期間Ｔh 以外はバイアス電流を供給しないようにする手法がある。このような手法を用いることで、常時流し続けていた出力アンプのバイアス電流を、必要な期間のみ流すことで無駄な電力を消費しないようにできる。このような方法については、例えば、特開２００３−１７４５９６号公報に開示されている。しかしながら、従来の固体撮像装置においては、画素内の増幅トランジスタと列毎に設けた電流源とから構成されるソースフォロア回路の消費電力を低減する手法について、ほとんど考慮がなされていない。
【００１７】
ところで、固体撮像装置を用いたカメラシステムにおいては、カメラシステムのゲイン設定を変更することにより、露光量が小さい条件での撮影においても、適切なレベルの画像信号が得られるようになっている。たとえば、暗い被写体を撮影する場合には、フォトダイオードで発生する光生成電荷は少なく、画素の出力信号、すなわちソースフォロア回路の出力信号のレベルは小さいので、後段の増幅器のゲインを上げるようにしている。このように、ソースフォロア回路の出力信号にゲインをかける場合は、後段の増幅器の出力範囲に上限があるので、ソースフォロア回路の出力信号ひいては入力信号は、ゲインの逆数の分だけの信号しか後段の増幅器から正しく出力することができない。例えば、ゲインを２倍にする場合は、ソースフォロア回路の入力及び出力信号範囲の内、１／２の範囲の信号しか増幅器から正しく出力されない。したがって、後段の増幅器のゲインが大きいほどソースフォロア回路の入力及び出力信号の使用範囲は小さくなる。しかしながら、従来の固体撮像装置においては、列毎に構成されるソースフォロア回路には、フォトダイオードが飽和するときの信号を所定期間内に、垂直信号線110 の寄生容量や列処理回路部204 の入力容量を充電するのに十分な電流を流しており、フォトダイオードの信号レベルに依らず一定であった。そのため、ゲイン設定によっては、使用可能なソースフォロア回路の入出力範囲が小さいにもかかわらず、過剰なバイアス電流を流すこととなり、無駄な電力を消費していた。
【００１８】
本発明は、従来のＭＯＳ型固体撮像装置における上記問題を解消するためになされたもので、画素の信号を読み出すために列毎に設けられたソースフォロア回路の消費電流を低減することができる固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記課題を解決するため、請求項１に係る発明は、光電変換を行う光電変換部と、前記光電変換部で発生した信号電荷を増幅して読み出すための増幅部とを含む単位画素を２次元行列状に配列した画素部と、列毎に設けられ前記増幅部にバイアス電流を流すための電流源と、列毎に設けられ前記増幅部からの信号を列毎に処理する列処理部と、前記列処理部にて列毎に処理された信号を順次読み出して外部の信号処理回路に出力する出力部と、前記外部の信号処理回路におけるゲイン設定に応じて前記電流源のバイアス電流を制御するバイアス電流制御部とを備えて固体撮像装置を構成するものである。
【００２０】
請求項２に係る発明は、請求項１に係る固体撮像装置において、前記列処理部は、前記増幅部からの信号を基準レベルにクランプするクランプ手段を備えることを特徴とするものである。
【００２１】
請求項３に係る発明は、請求項１又は２に係る固体撮像装置において、前記列処理部からの信号に対して、列毎のゲインばらつきを補正するゲイン補正手段を備えることを特徴とするものである。
【００２２】
請求項４に係る発明は、請求項１〜３のいずれか１項に係る固体撮像装置において、前記電流源は、ゲート端子に入力する電圧によりバイアス電流を制御するソース接地のＭＯＳトランジスタで構成され、前記バイアス電流制御部は、前記外部の信号処理回路におけるゲイン設定に応じて、前記ＭＯＳトランジスタのゲート端子に入力する電圧を制御することを特徴とするものである。
【００２３】
請求項５に係る発明は、請求項１〜４のいずれか１項に係る固体撮像装置において、前記バイアス電流制御部は、前記増幅部からの信号を前記列処理部で信号処理する第１の期間においては、前記外部の信号処理回路におけるゲイン設定に応じたバイアス電流を流し、前記第１の期間とは異なる第２の期間においてはバイアス電流を流さないように制御することを特徴とするものである。
【発明の効果】
【００２４】
請求項１に係る発明によれば、外部の信号処理回路のゲイン設定に応じてバイアス電流を制御することができるので、使用可能な画素信号レベルに適したバイアス電流で画素信号を読み出すことができ、消費電力を低減することが可能になる。また、請求項２に係る発明によれば、バイアス電流を制御することによって画素信号レベルがシフトしても、列処理回路で基準レベルに画素信号をクランプするので、列処理回路からの出力レベルはシフトせず、消費電力を低減できるだけでなく、安定した画像信号を得ることが可能になる。また、請求項３に係る発明によれば、バイアス電流を制御することによって、列ごとのバイアス電流にばらつきが生じ、画素を構成する増幅部のゲインが列ごとにばらついた場合でも、そのばらつきを補正することができるので、消費電力を低減できるだけでなく、良好な画像信号を得ることが可能になる。また、請求項４に係る発明によれば、簡単な構成でゲイン設定に応じてバイアス電流を制御することができるので、回路規模が大きくなることなく、消費電力を低減することが可能になる。また、請求項５に係る発明によれば、必要な期間にだけ、使用可能な画素信号レベルに適したバイアス電流を流すことができるので、より消費電力を低減することが可能になる。
【発明を実施するための最良の形態】
【００２５】
次に、本発明を実施するための最良の形態について説明する。
【実施例】
【００２６】
本発明に係る固体撮像装置の実施例を図１及び図２を用いて説明する。図１は、本実施例に係る固体撮像装置の構成を示す回路構成図で、ここで用いられる画素の画素構成は、図３に示したものと同じであるので、その説明を省略する。図１において、１は、固体撮像装置の出力を処理する外部の信号処理回路のゲイン設定に応じて、バイアス電流を制御する制御電圧ＶＬＮを所定の期間出力するバイアス電流制御部である。なお、固体撮像装置の出力を処理する外部の信号処理回路は、固体撮像装置と共に撮像システムを構成している。
【００２７】
２は電流源部であり、列毎に備えられた電流源ＭＬ１，ＭＬ２，ＭＬ３と、図３で説明した垂直信号線110 とがそれぞれ電気的に接続され、増幅トランジスタ104 と電流源ＭＬ１〜ＭＬ３とで、ソースフォロア回路が列毎に構成されている。ここで、電流源ＭＬ１〜ＭＬ３は、ソース接地のＭＯＳトランジスタから構成されている。３はバイアス電流制御線であり、バイアス電流制御部１の出力である制御電圧ＶＬＮを電流源ＭＬ１〜ＭＬ３を構成するＭＯＳトランジスタのゲート端子に伝達する。制御電圧ＶＬＮは、その電圧値が低いほど電流源ＭＬ１〜ＭＬ３のバイアス電流は小さくなるので、撮像システムのゲインが高い場合ほど、制御電圧ＶＬＮは低く設定される。
【００２８】
４は列処理回路部であり、上述のソースフォロア回路から出力される画素信号を列毎に設けた列処理回路ＣＤＳ１，ＣＤＳ２，ＣＤＳ３により、それぞれ相関２重サンプリング（ＣＤＳ）を行い、画素の固定パターンノイズ除去などの信号処理をした後、その結果をメモリしておくものである。ここで列処理回路ＣＤＳ１〜ＣＤＳ３は、クランプ型の差分処理回路になっており、クランプパルスφＣＬによって制御され、クランプ容量Ｃc1−１〜Ｃc1−３及びサンプルホールド容量Ｃsh−１〜Ｃsh−３の一端に基準電圧Ｖr を伝達するためのクランプスイッチＭc1−１〜Ｍc1−３と、サンプルホールドパルスφＳＨによって制御され、垂直信号線110 からの信号をクランプ容量Ｃcl−１〜Ｃcl−３の入力端に伝達するためのサンプルホールドスイッチＭsh−１〜Ｍsh−３により構成される。
【００２９】
５は、列処理回路ＣＤＳ１〜ＣＤＳ３からの信号に対して、列毎のゲインばらつきを補正して出力するゲイン補正手段をである。このゲイン補正手段５は、例えば、列毎のゲイン補正係数をラインメモリに保持しておき、このゲイン補正手段５に入力される信号に対して、ゲイン補正係数を乗算するような構成となっている。また、撮像システムのゲイン設定が変わり、電流源ＭＬ１〜ＭＬ３のバイアス電流が変わると、上記ゲイン補正係数も変わるようになっている。その他の構成については、図４に示した従来のＭＯＳ型固体撮像装置と同じなので説明は省略する。
【００３０】
次に、このように構成されている実施例の動作について、図２のタイミングチャートを用いて説明する。垂直走査回路部202 から第１行目の垂直走査パルスφＶ−１が出力されると、第１行目の画素が駆動可能になる。 より詳しく説明すると、第１行目の画素には、行選択パルスφＳＥＬが、φＳＥＬ−１として垂直選択スイッチＭＶ―１，行選択線109 を介して第１行目の画素の選択トランジスタ105 のゲート端子に伝達されるようになり、行リセットパルスφＲＳが、φＲＳ−１として垂直スイッチＭＶ−１，行リセット線107 を介して第１行目の画素のリセットトランジスタ103 のゲート端子に伝達されるようになり、また行転送パルスφＴＸは、φＴＸ−１として垂直スイッチＭＶ−１，行転送線108 を介して第１行目の画素の転送トランジスタ102 のゲート端子に伝達されるようになる。
【００３１】
まず、期間Ｔv における動作について説明する。時刻ｔ１で垂直走査パルスφＶ−１が“Ｈ”レベルになり、行選択パルスφＳＥＬ−１，行リセットパルスφＲＳ−１，行転送パルスφＴＸが伝達可能になる。このとき撮像システムのゲイン設定に応じたバイアス電流制御電圧ＶＬＮがバイアス電流制御部１から出力され、電流源ＭＬ１〜ＭＬ３がバイアス電流を流すようになるので、画素の増幅トランジスタ104 と電流源ＭＬ１〜ＭＬ３とから構成されるソースフォロア回路がアクティブになる。次いで、時刻ｔ２で行選択パルスφＳＥＬ−１が“Ｈ”レベルになり、ソースフォロア回路の出力（増幅トランジスタ104 の出力）が垂直信号線110 に伝達されるようになる。すなわち画素信号読み出し及び信号処理を行う期間が開始される。
【００３２】
次に、行リセットパルスφＲＳ−１が“Ｈ”レベルになると、増幅トランジスタ104 のゲート端子が画素電源ＶＤＤのレベルにリセットされる。 時刻ｔ３で行リセットパルスφＲＳ−１を“Ｌ”レベルにし、このときの増幅トランジスタ104 から出力されるリセットレベル出力を列処理回路ＣＤＳ１〜ＣＤＳ３でサンプリングするために、サンプルホールドパルスφＳＨとクランプパルスφＣＬを“Ｈ”レベルにする。次に、時刻ｔ４でクランプパルスφＣＬを“Ｌ”にして、リセットレベル出力のクランプを終了する。このとき、サンプルホールド容量Ｃsh−１〜Ｃsh−３には基準電圧Ｖr が、クランプ容量Ｃc1−１〜Ｃc1−３には基準電圧Ｖr を基準としたリセットレベルが保持されている。
【００３３】
次に、行転送パルスφＴＸ−１を“Ｈ”レベルにして、フォトダイオード101 に蓄積された光生成電荷を増幅トランジスタ104 のゲート端子に転送する。そして、時刻ｔ５で行転送パルスφＴＸ−１を“Ｌ”レベルにして、転送を終了する。このとき増幅トランジスタ104 からの出力は、リセットレベルから光生成電荷に応じた信号レベルに変化するので、その変化分に対応した光信号成分ΔＶが、クランプ容量Ｃc1−１〜Ｃc1−３を介してサンプルホールド容量Ｃsh−１〜Ｃsh−３に伝達される。そして、時刻ｔ６でサンプルホールドパルスφＳＨを“Ｌ”レベルにしてサンプリングを終了すると、サンプルホールド容量Ｃsh−１〜Ｃsh−３には、基準電圧Ｖr を基準に光信号成分ΔＶ分変化した、（基準電圧Ｖr ）−（信号ΔＶ）の電圧が保持される。このようにしてリセットレベルと光生成電荷に応じた信号レベルの差分処理が行われる。
【００３４】
そして、行選択信号φＳＥＬ−１を“Ｌ”レベルにして画素信号読み出し及び信号処理を行う期間が終了する。 その後、時刻ｔ７でバイアス電流制御電圧ＶＬＮを０Ｖにしてバイアス電流をオフし、ソースフォロア回路をインアクティブにする。そして、行リセットパルスφＲＳ−１及び行転送パルスφＴＸ−１を“Ｈ”レベルにして、フォトダイオード101 をリセットすると、フォトダイオード101 にて光生成電荷の蓄積が開始される。 
【００３５】
次いで、期間Ｔh における動作について説明する。 水平走査パルスφＨ−１，φＨ−２及びφＨ−３が水平走査回路部205 から順次出力されると、列処理回路部４の列処理回路ＣＤＳ１，ＣＤＳ２，ＣＤＳ３のサンプルホールド容量Ｃsh−１〜Ｃsh−３に保持された差分処理後の信号が、水平選択スイッチ部206 の水平選択スイッチＭＨ１，ＭＨ２及びＭＨ３をそれぞれ介して順次水平信号線207 に読み出される。水平信号線207 に読み出された信号は、出力アンプ部208 で増幅され外部にＶout として出力される。この出力Ｖout は、ゲイン補正手段５により、列毎のゲインばらつきを補正して補正後の信号ＯＵＴＰＵＴとして出力される。
【００３６】
以上の動作で１行分の画素の信号が読み出される。 この動作を第１行から第３行まで順次行うことで、画素部200 の全画素の信号を読み出すことができる。すなわち、画素部200 の画素Ｐ11〜Ｐ33の画素信号が、列毎にゲイン補正されて順次出力される。以上の期間が１フレーム期間Ｔf である。
【００３７】
以上説明したように、バイアス電流制御部１を設け、固体撮像装置の出力を処理する外部の信号処理回路のゲイン設定に応じて電流源部２に流れるバイアス電流を制御することができるので、ソースフォロア回路で使用可能な範囲のレベルの信号を所定期間内に、垂直信号線110 の寄生容量や列処理回路部４の入力容量を充電するのに必要最小限のバイアス電流とすることが可能となる。したがって、従来のＭＯＳ型固体撮像装置のように過剰なバイアス電流を流さないので、列毎に設けられたソースフォロア回路での消費電流を大幅に低減することが可能になる。また、列処理回路部４で差分処理を行う期間以外はバイアス電流をオフすることにより、列毎に設けられたソースフォロア回路での不要な電流消費をなくすことも可能になる。もちろん、不要な電流消費は発生するが、制御電圧ＶＬＮを常時付加しておくことも可能である。
【００３８】
また、外部の信号処理回路のゲイン設定に応じて電流源部２に流れるバイアス電流を変えると、ソースフォロア回路の出力レベルがシフトするが、列処理回路にクランプ機能を持たせることで、ソースフォロア回路の出力レベルがシフトしても、列処理回路の信号レベルを基準電圧Ｖr を基準とした出力にすることができるため、後段の回路の動作点が一定となり、安定した画像信号を出力することが可能になる。
【００３９】
また、電流源ＭＬ１〜ＭＬ３に用いているＭＯＳトランジスタのしきい値電圧がばらついていると、外部の信号処理回路のゲイン設定に応じてバイアス電流値を変えた場合に、列毎のバイアス電流のばらつきが変わり、それにともないソースフォロア回路のゲインがばらつく場合もあるが、列毎のゲインばらつきを補正するゲイン補正手段５を設けることによって、それを補正し、良好な画像を得ることが可能になる。このゲイン補正手段５は、例えば、外部の信号処理回路のゲイン設定毎に、各列のゲイン補正係数テーブルを備えるようにしておけば、外部の信号処理回路のゲイン設定毎に列毎のばらつきを適切に補正できる。もちろん、ゲインばらつき量が許容レベル以下である場合は、このゲイン補正手段５を設けなくてもよい。
【００４０】
なお、上記実施例の各構成は、当然、各種の変形、変更が可能である。例えば、列処理回路部４の機能及び構成についても、相関２重サンプリング（ＣＤＳ）機能以外に増幅機能やＡＤ変換機能を有していてもよく、特に限定されるものではない。また、本実施例では出力経路は１つであるが、出力経路の数も特に限定するものではない。また、画素の構成についても、フォトダイオードのような光電変換機能、増幅トランジスタのような電荷電圧変換及び増幅読み出し機能、及びリセットトランジスタのようなリセット制御機能を少なくとも有していればよく、配線数及びトランジスタなどの素子数も特に限定されない。
【００４１】
また、上記実施例では、画素はＮ型チャネルＭＯＳトランジスタを用いて構成したものについて説明を行ったが、Ｐ型チャネルＭＯＳトランジスタを用いて構成してもよく、この場合は電圧値の大小関係を逆にすれば、Ｎ型チャネルＭＯＳトランジスタと同様に説明できる。 また、バイアス電流の制御は、列毎に配置される電流源ＭＬ１〜ＭＬ３をソース接地のＭＯＳトランジスタで構成し、そのゲート電圧を変えることにより行うようにしたものを示したが、例えば、列毎にバイアス電流値の異なる複数の電流源を設け、使用する電流源を選択するような構成にしてもよい。
【図面の簡単な説明】
【００４２】
【図１】本発明に係る固体撮像装置の実施例の構成を示す回路構成図である。
【図２】図１に示した実施例の動作を説明するためのタイミングチャートである。
【図３】ＭＯＳ型固体撮像素子に用いられる一般的な画素構成を示す回路構成図である。
【図４】ＭＯＳ型固体撮像装置の一般的な基本構成を示すブロック構成図である。
【図５】図４に示したＭＯＳ型固体撮像装置の動作を説明するためのタイミングチャートである。
【符号の説明】
【００４３】
１  バイアス電流制御部
２  電流源部
３  バイアス電流制御線
４  列処理回路部
５  ゲイン補正手段
100   画素
106   画素電源線
110   垂直信号線
200   画素部
202   垂直走査回路部
203   垂直選択スイッチ部
204   列処理回路部
205   水平走査回路部
206   水平選択スイッチ部
207   水平信号線
208   アンプ
【図１】
2008271186.tif 000003
【図２】
2008271186.tif 000004
【図３】
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【図４】
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【図５】
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