(57)【要約】【課題】オン電流やオフ電流のばらつきを抑えつつ、個々のトランジスタの不良率が高くても、トランジスタ群で構成される回路ブロックの不良率を低く抑えることができる半導体装置を提供する。【解決手段】トランジスタ１００,１０１が直列に接続された第１のトランジスタ列と、トランジスタ１０２,１０３が直列に接続された第２のトランジスタ列とを有し、第１,第２のトランジスタ列の一端を第１出力ノードＯ１に夫々接続し、第１,第２のトランジスタ列の他端を第２出力ノードＯ２に夫々接続する。トランジスタ１０２,１０３間の中間ノードＭ１と、トランジスタ１０２,１０３間の中間ノードＭ２をトランジスタ１０４により接続する。１つの回路ブロックを構成するトランジスタ１００〜１０４のゲートに、トランジスタ１００〜１０４を同時にオンオフするための制御信号が入力される。【選択図】図１
2008187093.tif 000002
【特許請求の範囲】
【請求項１】
２以上のトランジスタが直列に接続されたｍ組(ｍは２以上の整数)の第１乃至第ｍのトランジスタ列を有し、上記第１乃至第ｍのトランジスタ列の夫々のトランジスタ数が同一かまたは異なり、上記第１乃至第ｍのトランジスタ列の一端が第１出力ノードに夫々接続され、上記第１乃至第ｍのトランジスタ列の他端が第２出力ノードに夫々接続された回路ブロックを備え、
上記第１乃至第ｍのトランジスタ列の上記トランジスタの制御入力端子に、上記第１乃至第ｍのトランジスタ列の全ての上記トランジスタを略同時にオンオフするための制御信号が入力されることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記回路ブロックの上記第１乃至第ｍのトランジスタ列の中間ノードのうちの少なくとも２つの中間ノードでかつ異なる上記トランジスタ列の中間ノードを接続していることを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
上記回路ブロックは、上記第１乃至第ｍのトランジスタ列の中間ノードのうちの少なくとも２つの中間ノードでかつ異なる上記トランジスタ列の中間ノードを接続する中間ノード接続用のトランジスタを有し、
上記中間ノード接続用のトランジスタの制御入力端子に、上記第１乃至第ｍのトランジスタ列の全ての上記トランジスタと上記中間ノード接続用のトランジスタを略同時にオンオフするための上記制御信号が入力されることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
上記回路ブロックは、
上記第１乃至第ｍのトランジスタ列の夫々のトランジスタ数が同一のｎ個(２以上の整数)であり、
上記第１乃至第ｍのトランジスタ列の一端から順に第１乃至第(ｎ−１)の中間ノードを夫々有し、
上記第ｉ(ｉ＝１〜ｍ−１)のトランジスタ列の第ｊ(ｊ＝１〜ｎ−１)中間ノードと第ｉ＋１のトランジスタ列の第ｊ中間ノードの各々を接続する(ｎ−１)×(ｍ−１)個の中間ノード接続用のトランジスタを有することを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
上記回路ブロックは、
２個のトランジスタが直列に接続された上記第１乃至第ｍのトランジスタ列を有し、
上記第ｉ(ｉ＝１〜ｍ−１)のトランジスタ列の中間ノードと第ｉ＋１のトランジスタ列の中間ノードの各々を接続する(ｍ−１)個の中間ノード接続用のトランジスタを有することを特徴とする半導体装置。
【請求項６】
上記回路ブロックは、
３個のトランジスタが直列に接続された上記第１乃至第３のトランジスタ列を有し、
上記第１乃至第３のトランジスタ列の一端から順に第１乃至第３の中間ノードを夫々有し、
上記第１のトランジスタ列の上記第１中間ノードと上記第２のトランジスタ列の上記第１中間ノードを接続する中間ノード接続用のトランジスタと、
上記第１のトランジスタ列の上記第２中間ノードと上記第２のトランジスタ列の上記第２中間ノードを接続する中間ノード接続用のトランジスタと、
上記第２のトランジスタ列の上記第１中間ノードと上記第３のトランジスタ列の上記第１中間ノードを接続する中間ノード接続用のトランジスタと、
上記第２のトランジスタ列の上記第２中間ノードと上記第３のトランジスタ列の上記第２中間ノードを接続する中間ノード接続用のトランジスタと
を有することを特徴とする半導体装置。
【請求項７】
請求項１または２に記載の半導体装置において、
上記回路ブロックの全ての上記トランジスタにＮチャネル型トランジスタを用いたことを特徴とする半導体装置。
【請求項８】
請求項１または２に記載の半導体装置において、
上記回路ブロックの全ての上記トランジスタにＰチャネル型トランジスタを用いたことを特徴とする半導体装置。
【請求項９】
請求項１乃至８のいずれか１つに記載の半導体装置において、
Ｐチャネル型トランジスタを用いた上記回路ブロックと、Ｎチャネル型トランジスタを用いた上記回路ブロックによりインバータを構成していることを特徴とする半導体装置。
【請求項１０】
請求項１乃至８のいずれか１つに記載の半導体装置において、
Ｐチャネル型トランジスタを用いた上記回路ブロックと、Ｎチャネル型トランジスタを用いた上記回路ブロックにより否定論理積回路を構成していることを特徴とする半導体装置。
【請求項１１】
請求項１乃至８のいずれか１つに記載の半導体装置において、
Ｐチャネル型トランジスタを用いた上記回路ブロックと、Ｎチャネル型トランジスタを用いた上記回路ブロックにより論理回路を構成していることを特徴とする半導体装置。
【請求項１２】
請求項１乃至８のいずれか１つに記載の半導体装置を用いた液晶表示装置であって、
上記半導体装置の上記第１出力ノードまたは上記第２出力ノードに画素を接続したことを特徴とする液晶表示装置。
【請求項１３】
請求項１乃至１１のいずれか１つに記載の半導体装置を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置および液晶表示装置および電子機器に関し、より詳しくは、個々のトランジスタのオン電流やオフ電流のばらつきを有するトランジスタ群で回路ブロックが構成された半導体装置およびそれを用いた液晶表示装置および電子機器に関する。
【背景技術】
【０００２】
近年、半導体装置を用いた電子機器としては、ガラス基板上に形成されたトランジスタからなる半導体回路が搭載された液晶表示装置がある(例えば、特開平４−１９５１２３号公報(特許文献１)参照)。また、将来は、プラスチックス基板等の低温プロセスで処理できるフレキシブルな基板上にも、トランジスタ等を含む回路が形成されると考えられる。
【０００３】
このようなガラス基板上やプラスチックス基板上に形成されたトランジスタは、シリコン基板上に形成されたトランジスタと比べ、オン電流やオフ電流のばらつきが大きく、製品の歩留まりを下げるという問題が生じる。例えば、オン電流が大き過ぎると、消費電力が増大するし、オン電流が少な過ぎると、トランジスタの駆動能力が不足し、回路が正しく動作しない場合がある。また、いずれの場合も、回路設計のバランスを崩し、動作マージンを下げることになる。あるいは、オフ電流が大き過ぎると、スタンバイ電流が増大したり、信号や電荷がリークして、データが保持できなかったり、回路が誤った動作をすることになる。
【０００４】
従来のこのようなトランジスタ不良に対する代表的な解決手法としては、トランジスタを直列に接続したり、並列に接続したりする半導体装置がある。
【０００５】
しかしながら、上記従来の半導体装置は、トランジスタを直列に接続する方法では、オフ電流不良に対しては、どちらか一方のトランジスタが正常であれば電流をオフできるので効果はあるが、オン電流不良に対しては、どちらか一方のトランジスタでもオン電流不良で、特に電流が少ない場合、所望の電流が流れず、不適切であった。また、トランジスタを並列に接続する方法では、特にオン電流が少ない不良に対しては、どちらか一方のトランジスタが正常であれば、正常な電流が流れるので効果はあるが、オフ電流不良に対しては、どちらか一方のトランジスタでも不良であれば、電流がオフできず、不適切であった。
【特許文献１】特開平４−１９５１２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、この発明の課題は、オン電流やオフ電流のばらつきを抑えつつ、個々のトランジスタの不良率が高くても、トランジスタ群で構成される回路ブロックの不良率を低く抑えることができる半導体装置およびその半導体装置を用いた液晶表示装置およびその半導体装置を用いた電子機器を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、この発明の半導体装置は、
２以上のトランジスタが直列に接続されたｍ組(ｍは２以上の整数)の第１乃至第ｍのトランジスタ列を有し、上記第１乃至第ｍのトランジスタ列の夫々のトランジスタ数が同一かまたは異なり、上記第１乃至第ｍのトランジスタ列の一端が第１出力ノードに夫々接続され、上記第１乃至第ｍのトランジスタ列の他端が第２出力ノードに夫々接続された回路ブロックを備え、
上記第１乃至第ｍのトランジスタ列の上記トランジスタの制御入力端子に、上記第１乃至第ｍのトランジスタ列の全ての上記トランジスタを略同時にオンオフするための制御信号が入力されることを特徴とする。
【０００８】
上記構成の半導体装置によれば、オフ電流不良に対しては、第１乃至第ｍのトランジスタ列の夫々において、いずれかのトランジスタが正常であれば電流をオフできる一方、オン電流が少ない不良に対しては、第１乃至第ｍのトランジスタ列の少なくとも１つにおいて、トランジスタが正常であれば、正常な電流が流れる。したがって、個々のトランジスタの不良率が高くても、トランジスタ１個で構成する場合に比べ、トランジスタ群の不良率を低く抑えることができ、出荷時の歩留まりを向上することができる。
【０００９】
また、一実施形態の半導体装置では、上記回路ブロックの上記第１乃至第ｍのトランジスタ列の中間ノードのうちの少なくとも２つの中間ノードでかつ異なる上記トランジスタ列の中間ノードを接続している。
【００１０】
上記実施形態によれば、第１乃至第ｍのトランジスタ列の中間ノードのうちの少なくとも２つの中間ノードでかつ異なるトランジスタ列の中間ノードを接続することによって、そこに電流が流れて、全てのトランジスタがオン状態のときに有利な構成となって、自己整合的に不良率を下げることができる。
【００１１】
また、一実施形態の半導体装置では、
上記回路ブロックは、上記第１乃至第ｍのトランジスタ列の中間ノードのうちの少なくとも２つの中間ノードでかつ異なる上記トランジスタ列の中間ノードを接続する中間ノード接続用のトランジスタを有し、
上記中間ノード接続用のトランジスタの制御入力端子に、上記第１乃至第ｍのトランジスタ列の全ての上記トランジスタと上記中間ノード接続用のトランジスタを略同時にオンオフするための上記制御信号が入力される。
【００１２】
上記実施形態によれば、第１乃至第ｍのトランジスタ列の中間ノードのうちの少なくとも２つの中間ノードでかつ異なるトランジスタ列の中間ノードを接続する中間ノード接続用のトランジスタがオフ状態の場合は、そこに電流が流れず、全てのトランジスタがオフ状態のときに有利な構成となり、逆に、第１乃至第ｍのトランジスタ列の中間ノードのうちの少なくとも２つの中間ノードでかつ異なるトランジスタ列の中間ノードを接続する中間ノード接続用のトランジスタがオン状態の場合は、そこに電流が流れて、全てのトランジスタがオン状態のときに有利な構成となって、自己整合的に不良率を下げることができる。
【００１３】
また、一実施形態の半導体装置では、
上記回路ブロックは、
上記第１乃至第ｍのトランジスタ列の夫々のトランジスタ数が同一のｎ個(２以上の整数)であり、
上記第１乃至第ｍのトランジスタ列の一端から順に第１乃至第(ｎ−１)の中間ノードを夫々有し、
上記第ｉ(ｉ＝１〜ｍ−１)のトランジスタ列の第ｊ(ｊ＝１〜ｎ−１)中間ノードと第ｉ＋１のトランジスタ列の第ｊ中間ノードの各々を接続する(ｎ−１)×(ｍ−１)個の中間ノード接続用のトランジスタを有する。
【００１４】
上記実施形態によれば、個々のトランジスタの不良率が高くても、トランジスタ１個で構成する場合に比べ、トランジスタ群の不良率を低く抑えることができ、出荷時の歩留まりを向上することができる。また、トランジスタ列の中間ノード同士を互いに接続する中間ノード接続用のトランジスタがオフ状態の場合は、そこに電流が流れず、全てのトランジスタがオフ状態のときに有利な構成となり、逆に、トランジスタ列の中間ノード同士を互いに接続する中間ノード接続用のトランジスタがオン状態の場合は、そこに電流が流れて、全てのトランジスタがオン状態のときに有利な構成となって、自己整合的に不良率を下げることができる。
【００１５】
また、一実施形態の半導体装置では、
上記回路ブロックは、
２個のトランジスタが直列に接続された上記第１乃至第ｍのトランジスタ列を有し、
上記第ｉ(ｉ＝１〜ｍ−１)のトランジスタ列の中間ノードと第ｉ＋１のトランジスタ列の中間ノードの各々を接続する(ｍ−１)個の中間ノード接続用のトランジスタを有する。
【００１６】
上記実施形態によれば、個々のトランジスタの不良率が高くても、トランジスタ１個で構成する場合に比べ、トランジスタ群で構成される回路ブロックの不良率を低く抑えることができ、出荷時の歩留まりを向上することができる。また、トランジスタ列の中間ノード同士を互いに接続する中間ノード接続用のトランジスタがオフ状態の場合は、そこに電流が流れず、全てのトランジスタがオフ状態のときに有利な構成となり、逆に、トランジスタ列の中間ノード同士を互いに接続する中間ノード接続用のトランジスタがオン状態の場合は、そこに電流が流れて、全てのトランジスタがオン状態のときに有利な構成となって、自己整合的に不良率を下げることができる。さらに、不良率の低い回路ブロックを、トランジスタ５個の比較的小さな回路で実現できる。
【００１７】
また、一実施形態の半導体装置では、
上記回路ブロックは、
３個のトランジスタが直列に接続された上記第１乃至第３のトランジスタ列を有し、
上記第１乃至第３のトランジスタ列の一端から順に第１乃至第３の中間ノードを夫々有し、
上記第１のトランジスタ列の上記第１中間ノードと上記第２のトランジスタ列の上記第１中間ノードを接続する中間ノード接続用のトランジスタと、
上記第１のトランジスタ列の上記第２中間ノードと上記第２のトランジスタ列の上記第２中間ノードを接続する中間ノード接続用のトランジスタと、
上記第２のトランジスタ列の上記第１中間ノードと上記第３のトランジスタ列の上記第１中間ノードを接続する中間ノード接続用のトランジスタと、
上記第２のトランジスタ列の上記第２中間ノードと上記第３のトランジスタ列の上記第２中間ノードを接続する中間ノード接続用のトランジスタと
を有する。
【００１８】
上記実施形態によれば、個々のトランジスタの不良率が高くても、トランジスタ１個で構成する場合に比べ、トランジスタ群の不良率を低く抑えることができ、出荷時の歩留まりを向上することができる。また、トランジスタ列の中間ノード同士を互いに接続する中間ノード接続用のトランジスタがオフ状態の場合は、そこに電流が流れず、全てのトランジスタがオフ状態のときに有利な構成となり、逆に、トランジスタ列の中間ノード同士を互いに接続する中間ノード接続用のトランジスタがオン状態の場合は、そこに電流が流れて、全てのトランジスタがオン状態のときに有利な構成となって、自己整合的に不良率を下げることができる。さらに、不良率のより低い回路ブロックを、トランジスタ１３個の比較的小さな回路で、非常に低い不良率を実現できる。
【００１９】
また、一実施形態の半導体装置では、上記回路ブロックの全ての上記トランジスタにＮチャネル型トランジスタを用いた。
【００２０】
上記実施形態によれば、Ｎチャネル型トランジスタの夫々のゲートに同一の入力を与えることで、例えばローレベル信号でトランジスタ群をオフ状態にでき、ハイレベル信号でトランジスタ群をオン状態にできるので、容易に制御できる。
【００２１】
また、一実施形態の半導体装置では、上記回路ブロックの全ての上記トランジスタにＰチャネル型トランジスタを用いた。
【００２２】
上記実施形態によれば、Ｐチャネル型トランジスタの夫々のゲートに同一の入力を与えることで、例えばローレベル信号でトランジスタ群をオン状態にでき、ハイレベル信号でトランジスタ群をオフ状態にできるので、容易に制御できる。
【００２３】
また、一実施形態の半導体装置では、Ｐチャネル型トランジスタを用いた上記回路ブロックと、Ｎチャネル型トランジスタを用いた上記回路ブロックによりインバータを構成している。
【００２４】
上記実施形態によれば、Ｐチャネル型トランジスタを用いた回路ブロックとＮチャネル型トランジスタを用いた回路ブロックを形成するトランジスタをオンさせる場合も、オフさせる場合も、各々の回路ブロックを低い不良率で動作させることができる。従って、入力のハイレベル,ローレベルの変化に対して、出力が正しくローレベル,ハイレベルと変化するインバータを高い歩留まりで構成することができる。
【００２５】
また、一実施形態の半導体装置では、Ｐチャネル型トランジスタを用いた上記回路ブロックと、Ｎチャネル型トランジスタを用いた上記回路ブロックにより否定論理積回路を構成している。
【００２６】
上記実施形態によれば、Ｐチャネル型トランジスタを用いた回路ブロックとＮチャネル型トランジスタを用いた回路ブロックを形成するトランジスタをオンさせる場合も、オフさせる場合も、各々の回路ブロックを低い不良率で動作させることができる。従って、複数の入力のハイレベル,ローレベルの組み合わせに対して、正しい論理でハイレベル,ローレベルが出力されるＮＡＮＤ(否定論理積)回路を高い歩留まりで構成することができる。
【００２７】
また、一実施形態の半導体装置では、Ｐチャネル型トランジスタを用いた上記回路ブロックと、Ｎチャネル型トランジスタを用いた上記回路ブロックにより論理回路を構成している。
【００２８】
上記実施形態によれば、Ｐチャネル型トランジスタを用いた回路ブロックとＮチャネル型トランジスタを用いた回路ブロックを形成するトランジスタをオンさせる場合も、オフさせる場合も、各々の回路ブロックを低い不良率で動作させることができる。従って、複数の入力のハイレベル,ローレベルの組み合わせに対して、正しい論理でハイレベル,ローレベルが出力される論理回路を高い歩留まりで構成することができる。
【００２９】
また、この発明の液晶表示装置では、
上記のいずれか１つの半導体装置を用いた液晶表示装置であって、
上記半導体装置の上記第１出力ノードまたは上記第２出力ノードに画素を接続したことを特徴とする。
【００３０】
上記構成によれば、上記半導体装置をＴＦＴ(Thin Film Transistor：薄膜トランジスタ)に用いて、ＴＦＴのオン電流、オフ電流の不良率を共に低く抑えることができるため、液晶の画素に入力するアナログ信号を高速に正確に伝達できると共に、一定の期間、確実に保持することができる。
【００３１】
また、この発明の電子機器では、上記のいずれか１つの半導体装置を備えることを特徴とする。
【００３２】
上記構成によれば、上記半導体装置を用いることによって、比較的簡単な構成によって、トランジスタ群で構成される回路ブロックの不良率を低く抑えることができ、出荷時の歩留まりを向上することができるので、信頼性の高い電子機器が得られる。
【発明の効果】
【００３３】
以上より明らかなように、この発明の半導体装置によれば、個々のトランジスタの不良率が高くても、個々のトランジスタを直列、あるいは並列に並べたトランジスタ群で構成される回路ブロックをトランスファゲートとして用いるため、トランジスタのオン電流、オフ電流の不良率を共に低く抑えることができ、出荷時の歩留まりを向上することができる。
【００３４】
また、この発明の液晶表示装置によれば、上記半導体装置をＴＦＴに用いることによって、ＴＦＴのオン電流、オフ電流の不良率を共に低く抑えることができるため、液晶の画素に入力するアナログ信号を高速に正確に伝達できると共に、一定の期間、確実に保持することができる。
【００３５】
また、この発明の電子機器によれば、上記半導体装置を用いることによって、比較的簡単な構成によって、トランジスタ群で構成される回路ブロックの不良率を低く抑えることができ、出荷時の歩留まりを向上することができるので、信頼性の高い電子機器が得られる。
【発明を実施するための最良の形態】
【００３６】
以下、この発明の半導体装置および液晶表示装置および電子機器を図示の実施の形態により詳細に説明する。
【００３７】
(第１実施形態)
図１は、この発明の第１実施形態の半導体装置を示す図である。この半導体装置は、図１に示すように、２個のＮチャネル型トランジスタ１００,１０１が直列に接続された第１のトランジスタ列と、２個のＮチャネル型トランジスタ１０２,１０３が直列に接続された第２のトランジスタ列とを有し、第１,第２のトランジスタ列の一端を第１出力ノードＯ１に夫々接続し、第１,第２のトランジスタ列の他端を第２出力ノードＯ２に夫々接続して、第１,第２のトランジスタ列を並列に接続している。また、第１のトランジスタ列のＮチャネル型トランジスタ１０２,１０３間の中間ノードＭ１と、第２のトランジスタ列のＮチャネル型トランジスタ１０２,１０３間の中間ノードＭ２をＮチャネル型トランジスタ１０４により接続している。上記Ｎチャネル型トランジスタ１０４が中間ノード接続用のトランジスタである。このＮチャネル型トランジスタ１００〜１０４で１つの回路ブロックを構成している。この発明では、このような構成の回路ブロックをトランスファゲートとして用いる。
【００３８】
上記半導体装置は、第１,第２のトランジスタ列の全トランジスタ１００〜１０４の制御入力端子としてのゲートに、全トランジスタ１００〜１０４を同時にオンオフするための制御信号が入力される。
【００３９】
もし、個々のＮチャネル型トランジスタ１００〜１０３のオン電流不良率をｅ、オフ電流不良率をｐとすると、トランジスタ１個で動作させた場合の不良率ε０は、
ε０＝１−(１−ｅ)・(１−ｐ)
であり、ｅ＝ｐ＝１％とすると、
ε０＝１．９９％
となってしまう。
【００４０】
そこで、図１に示したこの発明の構成を用いて、５個のＮチャネル型トランジスタの全てをオンまたはオフさせた場合、トランジスタ群で構成される回路ブロックとしてのオン電流不良率ε１ｅは
ε１ｅ＝(１−ｅ)(１−(１−ｅ)２)２＋ｅ(１−(１−ｅ２)２)
であり、トランジスタ群で構成される回路ブロックとしてのオフ電流不良率ε１ｐは、
ε１ｐ＝ｐ(１−(１−ｐ)２)２＋(１−ｐ)(１−(１−ｐ２)２)
となる。ｅ＝ｐ＝１％とすると、
ε１ｅ＝ε１ｐ≒０．０２０２％
となり、トランジスタ１個で動作させる場合に比べて、不良率は少なくとも約１００分の１となる。
【００４１】
一方、図２のように、図１のＮチャネル型トランジスタ１０４がない回路ブロックの場合は、
ε２ｅ＝(１−(１−ｅ)２)２
ε２ｐ＝１−(１−ｐ２)２
となって、ｅ＝ｐ＝１％とすると、
ε２ｅ≒０．０３９６％
ε２ｐ≒０．０２００％
となって、トランジスタをオンする場合の不良率が約２倍高くなってしまう。しかしながら、この図２に示す半導体装置の構成においても、回路ブロックの不良率を低く抑えることができる。
【００４２】
また、図３のように、図１のＮチャネル型トランジスタ１０４がなく、その部分(中間ノードＭ１,Ｍ２間)が短絡されている回路ブロックの場合は、
ε３ｅ＝１−(１−ｅ２)２
ε３ｐ＝(１−(１−ｐ)２)２
となって、ｅ＝ｐ＝１％とすると、
ε２ｅ≒０．０２００％
ε２ｐ≒０．０３９６％
となって、トランジスタをオフする場合の不良率が約２倍高くなってしまう。しかしながら、この図３に示す半導体装置の構成においても、回路ブロックの不良率を低く抑えることができる。
【００４３】
このように、この第１実施形態の図１に示す半導体装置の構成を用いれば、Ｎチャネル型トランジスタ１０４がオフ状態の場合は、そこに電流が流れず、図２に示す半導体装置と等価の回路となり、全てのトランジスタがオフ状態のときに有利な構成となり、Ｎチャネル型トランジスタ１０４がオン状態の場合は、そこに電流が流れて、図３に示す半導体装置と等価の回路となり、全てのトランジスタがオン状態のときに有利な構成となって、自己整合的に不良率を下げることができる。
【００４４】
(第２実施形態)
図４は、この発明の第２実施形態の半導体装置を示す図である。この半導体装置は、図４に示すように、３個のＮチャネル型トランジスタ４００〜４０２が直列に接続された第１のトランジスタ列と、３個のＮチャネル型トランジスタ４０３〜４０５が直列に接続された第２のトランジスタ列と、３個のＮチャネル型トランジスタ４０６〜４０８が直列に接続された第３のトランジスタ列とを有し、第１〜第３のトランジスタ列の一端を第１出力ノードＯ１に夫々接続し、第１〜第３のトランジスタ列の他端を第２出力ノードＯ２に夫々接続して、第１〜第３のトランジスタ列を並列に接続している。
【００４５】
また、第１のトランジスタ列のＮチャネル型トランジスタ４００,４０１間の中間ノードＭ１１と、第２のトランジスタ列のＮチャネル型トランジスタ４０３,４０４間の中間ノードＭ２１とを、Ｎチャネル型トランジスタ４０９により接続している。第１のトランジスタ列のＮチャネル型トランジスタ４０１,４０２間の中間ノードＭ１２と、第２のトランジスタ列のＮチャネル型トランジスタ４０４,４０５間の中間ノードＭ２２とを、Ｎチャネル型トランジスタ４１０により接続している。また、第２のトランジスタ列のＮチャネル型トランジスタ４０３,４０４間の中間ノードＭ２１と、第３のトランジスタ列のＮチャネル型トランジスタ４０６,４０７間の中間ノードＭ３１とを、Ｎチャネル型トランジスタ４１１により接続している。第２のトランジスタ列のＮチャネル型トランジスタ４０４,４０５間の中間ノードＭ２２と、第３のトランジスタ列のＮチャネル型トランジスタ４０７,４０８間の中間ノードＭ３２とを、Ｎチャネル型トランジスタ４１２により接続している。上記Ｎチャネル型トランジスタ４０９〜４１２が中間ノード接続用のトランジスタである。
【００４６】
上記Ｎチャネル型トランジスタ４００〜４１２で１つの回路ブロックを構成している。この発明では、このような構成の回路ブロックをトランスファゲートとして用いる。
【００４７】
上記半導体装置は、第１〜第３のトランジスタ列の全トランジスタ４００〜４１２の制御入力端子としてのゲートに、全トランジスタ４００〜４１２を同時にオンオフするための制御信号が入力される。
【００４８】
図４に示したこの第２実施形態の半導体装置の構成を用いて、１３個のＮチャネル型トランジスタ４００〜４１２の全てをオン状態とする場合、このトランジスタ群で構成される回路ブロックとしてのオン電流不良率ε４ｅは、
ε４ｅ＝(１−ｅ)(１−(１−ｅ)２)２＋ｅ(１−(１−ｅ２)２)
であり、全てのＮチャネル型トランジスタ４００〜４１２をオフ状態とする場合、このトランジスタ群で構成される回路ブロックとしてのオフ電流不良率ε４ｐは、
ε４ｐ＝ｐ(１−(１−ｐ)２)２＋(１−ｐ)(１−(１−ｐ２)２)
となる。ｅ＝ｐ＝１％とすると、
ε４ｅ＝ε４ｐ≒０．０００３１％
となり、トランジスタ１個で動作させる場合に比べて、不良率は少なくとも約６４００分の１となる。
【００４９】
一方、図５のように、図４のトランジスタ４０９〜４１２がない回路ブロックの場合は、
ε５ｅ＝(１−(１−ｅ)３)３
ε５ｐ＝１−(１−ｐ３)３
となって、ｅ＝ｐ＝１％とすると、
ε５ｅ≒０．００２６２％
ε５ｐ≒０．０００３０％
となって、トランジスタをオンする場合の不良率が約９倍高くなってしまう。しかしながら、この図５に示す半導体装置の構成においても、回路ブロックの不良率を低く抑えることができる。
【００５０】
また、図６のように、図４のＮチャネル型トランジスタ４０９〜４１２がなく、その部分(Ｍ１１,Ｍ２１間、Ｍ１２,Ｍ２２間、Ｍ２１,Ｍ３１間、Ｍ２２,Ｍ３２間)が短絡されている回路ブロックの場合は、
ε６ｅ＝１−(１−ｅ３)３
ε６ｐ＝(１−(１−ｐ)３)３
となって、ｅ＝ｐ＝１％とすると、
ε２ｅ≒０．０００３０％
ε２ｐ≒０．００２６２％
となって、トランジスタをオフする場合の不良率が約９倍高くなってしまう。しかしながら、この図６に示す半導体装置の構成においても、回路ブロックの不良率を低く抑えることができる。
【００５１】
このように、この第２実施形態の図４に示す半導体装置の構成を用いれば、Ｎチャネル型トランジスタ４０９〜４１２がオフ状態の場合は、そこに電流が流れず、図５に示す半導体装置と等価の回路となり、全てのトランジスタがオフ状態のときに有利な構成となり、Ｎチャネル型トランジスタ４０９〜４１２がオン状態の場合は、そこに電流が流れて、図６に示す半導体装置と等価の回路となり、全てのトランジスタがオン状態のときに有利な構成となって、自己整合的に不良率を下げることができる。
【００５２】
(第３実施形態)
図７は、この発明の第３実施形態の半導体装置を示す図である。この半導体装置は、図７に示すように、ｎ個(ｎは２以上の整数)のＮチャネル型トランジスタ１１１〜１１ｎが直列に接続された第１のトランジスタ列と、ｎ個のＮチャネル型トランジスタ１２１〜１２ｎが直列に接続された第２のトランジスタ列と、…ｎ個のＮチャネル型トランジスタ１ｍ１〜１ｍｎが直列に接続された第ｍ(ｍは２以上の整数)のトランジスタ列とを有し、第１〜第ｍのトランジスタ列の一端を第１出力ノードＯ１に夫々接続し、第１〜第ｍのトランジスタ列の他端を第２出力ノードＯ２に夫々接続して、第１〜第３のトランジスタ列を並列に接続している。
【００５３】
また、各トランジスタ列の隣り合う中間ノードＭ１１,Ｍ２１間、…、Ｍｍｎ-1,Ｍｍｎ間を、(ｎ−１)×(ｍ−１)個のＮチャネル型トランジスタ２２２〜２２ｎ,２３２〜２３ｎ,…,２ｍ２〜２ｍｎにより夫々接続している。上記Ｎチャネル型トランジスタ２２２〜２２ｎ,２３２〜２３ｎ,…,２ｍ２〜２ｍｎが中間ノード接続用のトランジスタである。上記Ｎチャネル型トランジスタ１１１〜１ｍｎ,２２２〜２２ｎ,２３２〜２３ｎ,…,２ｍ２〜２ｍｎで１つの回路ブロックを構成している。この発明では、このような構成の回路ブロックをトランスファゲートとして用いる。
【００５４】
上記半導体装置は、第１〜第ｍのトランジスタ列の全トランジスタ１１１〜１ｍｎ,２２２〜２２ｎ,２３２〜２３ｎ,…,２ｍ２〜２ｍｎの制御入力端子としてのゲートに、全トランジスタ１１１〜１ｍｎ,２２２〜２２ｎ,２３２〜２３ｎ,…,２ｍ２〜２ｍｎを同時にオンオフするための制御信号が入力される。
【００５５】
図７においても、第１実施形態および第２実施形態と同様、トランジスタをオンさせる場合も、オフさせる場合も、低い不良率が達成できる。
【００５６】
なお、以上の第１〜第３実施形態において、トランジスタは、Ｎチャネル型で図示したが、図８のようなＰチャネル型であっても構わないし、図１３に示したような、導電型が混在した構成でも構わない。あるいは、図１４のように、Ｎチャネル型トランジスタとＰチャネル型のトランジスタを抱き合わせた構成でも構わない。また、図１〜図８および図１３,図１４の半導体装置のトランジスタのいくつかを省いた構成でもよい。
【００５７】
図８に示す半導体装置では、２個のＰチャネル型トランジスタ８００,８０１が直列に接続された第１のトランジスタ列と、２個のＰチャネル型トランジスタ８０２,８０３が直列に接続された第２のトランジスタ列とを有し、第１,第２のトランジスタ列の一端を第１出力ノードＯ１に夫々接続し、第１,第２のトランジスタ列の他端を第２出力ノードＯ２に夫々接続して、第１,第２のトランジスタ列を並列に接続している。また、第１のトランジスタ列のＰチャネル型トランジスタ８０２,８０３間の中間ノードＭ１と、第２のトランジスタ列のＰチャネル型トランジスタ８０２,８０３間の中間ノードＭ２をＰチャネル型トランジスタ８０４により接続している。この発明では、このような構成の回路ブロックをトランスファゲートとして用いる。上記Ｐチャネル型トランジスタ８０４が中間ノード接続用のトランジスタである。上記Ｐチャネル型トランジスタ８００〜８０４で１つの回路ブロックを構成している。
【００５８】
また、図１３に示す半導体装置では、Ｎチャネル型トランジスタ１３００とＰチャネル型トランジスタ１３０１が直列に接続された第１のトランジスタ列と、Ｎチャネル型トランジスタ１３０２とＰチャネル型トランジスタ１３０３が直列に接続された第２のトランジスタ列とを有し、第１,第２のトランジスタ列の一端を第１出力ノードＯ１に夫々接続し、第１,第２のトランジスタ列の他端を第２出力ノードＯ２に夫々接続して、第１,第２のトランジスタ列を並列に接続している。また、第１のトランジスタ列のＮチャネル型トランジスタ１３００とＰチャネル型トランジスタ１３０１間の中間ノードＭ１と、第２のトランジスタ列のＮチャネル型トランジスタ１３０２とＰチャネル型トランジスタ１３０３間の中間ノードＭ２をＮチャネル型トランジスタ１３０４により接続している。上記Ｎチャネル型トランジスタ１３０４が中間ノード接続用のトランジスタである。
【００５９】
上記Ｎチャネル型トランジスタ１３００,１３０２,１３０４とＰチャネル型トランジスタ１３０１,１３０３で１つの回路ブロックを構成している。この発明では、このような構成の回路ブロックをトランスファゲートとして用いる。
【００６０】
なお、この回路ブロックのＮチャネル型トランジスタ１３００,１３０２,１３０４のゲートに制御部１３０５から制御信号が入力されると共に、この制御信号をインバータ１３０６により反転させた信号をＰチャネル型トランジスタ１３０１,１３０３のゲートに入力する。これにより、Ｎチャネル型トランジスタ１３００,１３０２,１３０４とＰチャネル型トランジスタ１３０１,１３０３を同時にオンオフする。
【００６１】
また、図１４に示す半導体装置では、Ｎチャネル型のトランジスタとＰチャネル型のトランジスタを抱き合わせた構成のトランジスタ対１４００〜１４０４を用いている。この半導体装置は、トランジスタ対１４００,１４０１が直列に接続された第１のトランジスタ列と、トランジスタ対１４０２,１４０３が直列に接続された第２のトランジスタ列とを有し、第１,第２のトランジスタ列の一端を第１出力ノードＯ１に夫々接続し、第１,第２のトランジスタ列の他端を第２出力ノードＯ２に夫々接続して、第１,第２のトランジスタ列を並列に接続している。また、第１のトランジスタ列のトランジスタ対１４００,１４０１間の中間ノードＭ１と、第２のトランジスタ列のトランジスタ対１４０２,１４０３間の中間ノードＭ２をトランジスタ対１４０４により接続している。上記トランジスタ対１４０４が中間ノード接続用のトランジスタである。
【００６２】
上記トランジスタ対１４００〜１４０４で１つの回路ブロックを構成している。この発明では、このような構成の回路ブロックをトランスファゲートとして用いる。
【００６３】
なお、この回路ブロックのトランジスタ対１４００〜１４０４のＮチャネル型トランジスタのゲートに制御部１４０５から制御信号が入力されると共に、この制御信号をインバータ１４０６により反転させた信号をトランジスタ対１４００〜１４０４のＰチャネル型トランジスタのゲートに入力する。これにより、トランジスタ対１４００〜１４０４を同時にオンオフする。
【００６４】
(第４実施形態) 
図９は、この発明の第４実施形態の半導体装置を示す図である。この半導体装置は、図８と同様のＰチャネル型のトランジスタを用いた第１の回路ブロック９００の第２出力ノードＯ２と、図１と同様のＮチャネル型のトランジスタを用いた第２の回路ブロック９０１の第１出力ノードＯ１を接続している。さらに、第１の回路ブロック９００第１出力ノードＯ１に電源を接続し、第２の回路ブロック９０１の第２出力ノードＯ２にＧＮＤを接続している。そして、第１,第２の回路ブロック９００,９０１のゲートを１つの入力とすることで、第１,第２の回路ブロック９００,９０１により、第２の回路ブロック９０１の第１出力ノードＯ１から入力信号を判定した信号を出力するインバータを構成している。
【００６５】
この第４実施形態の半導体装置においても、上記第１〜第３実施形態の半導体装置と同様に、第１の回路ブロック９００と第２の回路ブロック９０１を形成するトランジスタをオンさせる場合も、オフさせる場合も、第１,第２の回路ブロック９００,９０１を低い不良率で動作させることができる。従って、入力のハイレベル,ローレベルの変化に対して、出力が正しくローレベル,ハイレベルと変化するインバータを高い歩留まりで構成することができる。
【００６６】
(第５実施形態)
図１０は、この発明の第５実施形態の半導体装置を示す図である。この半導体装置は、図１０に示すように、図８と同様のＰチャネル型のトランジスタを用いた２つの回路ブロック９００と、図１と同様のＮチャネル型のトランジスタを用いた２つの回路ブロック９０１とを有している。１番目の回路ブロック９００の第２出力ノードＯ２と１番目の回路ブロック９０１の第１出力ノードＯ１を接続し、その１番目の回路ブロック９０１の第２出力ノードＯ２と２番目の回路ブロック９０１の第１出力ノードＯ１と接続している。上記１番目の回路ブロック９００の第２出力ノードＯ２と２番目の回路ブロック９００の第２出力ノードＯ２を接続して、この第２出力ノードＯ２から出力する。さらに、２つの回路ブロック９００の各々の第１出力ノードＯ１に電源を接続し、２番目の回路ブロック９０１の第２出力ノードＯ２にＧＮＤを接続している。そして、１番目の回路ブロック９００のＰチャネル型のトランジスタと１番目の回路ブロック９０１のＮチャネル型のトランジスタのゲートを１つの入力Ａとする一方、２番目の回路ブロック９００のＰチャネル型のトランジスタと２番目の回路ブロック９０１のＮチャネル型のトランジスタのゲートを１つの入力Ｂとすることで、ＮＡＮＤ(否定論理積)回路を構成している。
【００６７】
この第５実施形態の半導体装置は、上記第１〜第３実施形態の半導体装置と同様に、第１の回路ブロック９００と第２の回路ブロック９０１を形成するトランジスタをオンさせる場合も、オフさせる場合も、各々のトランジスタ群で構成される回路ブロックを低い不良率で動作させることができる。従って、入力Ａと入力Ｂのハイレベル、ローレベルの組み合わせに対して、正しい論理でハイレベル、ローレベルの信号が出力されるＮＡＮＤ(否定論理積)回路を高い歩留まりで構成することができる。
【００６８】
なお、第４実施形態と第５実施形態においては、全てこの発明の第１の回路ブロック９００と第２の回路ブロック９０１を用いたが、より多くのトランジスタで構成される図４や図７のトランジスタ群で構成される回路ブロックを用いても構わない。あるいは、特性ばらつき等を配慮して、これらの一部を、１個のトランジスタや、２個の並列トランジスタ、２個の直列トランジスタ、もしくは、図２、図３、図５、図６に示したようなトランジスタ群で置き換えても構わない。
【００６９】
また、第４実施形態と第５実施形態においては、インバータとＮＡＮＤ(否定論理積)回路を示したが、ＡＮＤ(論理積)回路、ＮＯＲ(否定論理和)回路、ＯＲ(論理和)回路、ＸＮＯＲ(排他的否定論理和)回路などの論理回路や、より一般的な論理回路も、同様に高い歩留まりで構成することができる。
【００７０】
(第６実施形態)
図１１は比較例である液晶表示装置を示すブロック図を示し、図１２は、この発明の第６実施形態の電子機器の一例としての液晶表示装置を示すブロック図を示している。図１２の液晶表示装置では、この発明の半導体装置としての回路ブロック１２００を備え、これをＴＦＴとして用いている。
【００７１】
図１１に示すように、液晶表示装置は、ＴＦＴ１１００と液晶の画素１１０１および、付加容量１１０２がアレイ状に配置され、ＴＦＴ１１００のゲートを駆動するゲートドライバ１１０３と、ＴＦＴ１１００のソースに接続されるソースドライバ１１０４とから構成されている。ゲートドライバ１１０３で選択されたＴＦＴ１１００がオンし、ソースドライバ１１０４から、ＴＦＴ１１００を介して、アナログ信号が付加容量１１０２に一時記憶される。液晶の画素１１０１の劣化を防ぐため、１フレーム中の前半(正フィールド)では、高電圧ＶＨのデータを与え、１フレーム中の後半(負フィールド)では、低電圧ＶＬのデータを与える。そして、共通電位Ｖｃｏｍには、画面のチラつきを防ぐため、基準電圧として(ＶＨ＋ＶＬ)／２の電圧を印加する。しかし、この比較例の液晶表示装置では、ＴＦＴ１１００のオン電流、オフ電流特性などに製造ばらつきがあるという問題があった。
【００７２】
そこで、図１２に示す液晶表示装置のように、回路ブロック１２００に、第１〜第３実施形態で用いた半導体装置の回路ブロックを備えることで、オン電流、オフ電流特性のばらつきに対して、高い歩留まりを得ることができる。
【００７３】
上記第６実施形態では、電子機器の一例としての液晶表示装置について説明したが、電子機器はこれに限らず、あらゆる構成の電子機器にこの発明の半導体装置を適用することができる。
【００７４】
この発明の具体的な実施の形態について説明したが、この発明は上記第１〜第６実施形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。
【図面の簡単な説明】
【００７５】
【図１】図１はこの発明の第１実施形態の半導体装置を示す図である。
【図２】図２はオン電流不良に不利な半導体装置を示す図である。
【図３】図３はオフ電流不良に不利な半導体装置を示す図である。
【図４】図４はこの発明の第２実施形態の半導体装置を示す図である。
【図５】図５はオン電流不良に不利な半導体装置を示す図である。
【図６】図６はオフ電流不良に不利な半導体装置を示す図である。
【図７】図７はこの発明の第３実施形態の半導体装置を示す図である。
【図８】図８はこの発明のＰチャネル型トランジスタを用いた半導体装置を示す図である。
【図９】図９はこの発明の第４実施形態の半導体装置を示す図である。
【図１０】図１０はこの発明の第５実施形態の半導体装置を示す図である。
【図１１】図１１は液晶表示装置の比較例を示すブロック図である。
【図１２】図１２はこの発明の第６実施形態の電子機器の一例としての液晶表示装置を示すブロック図である。
【図１３】図１３はこの発明の導電型が混在した構成の半導体装置を示す図である。
【図１４】図１４はこの発明のＮチャネル型トランジスタとＰチャネル型トランジスタを抱き合わせた構成の半導体装置を示す図である。
【符号の説明】
【００７６】
１００〜１０４,４００〜４１２,１１１〜１ｍｎ…Ｎチャネル型トランジスタ
８００〜８００４…Ｐチャネル型トランジスタ
９００…第１の回路ブロック
９０１…第２の回路ブロック
１１００…ＴＦＴ
１１０１…液晶の画素
１１０２…付加容量
１１０３…ゲートドライバ
１１０４…ソースドライバ
１２００…回路ブロック
【図１】
2008187093.tif 000003
【図２】
2008187093.tif 000004
【図３】
2008187093.tif 000005
【図４】
2008187093.tif 000006
【図５】
2008187093.tif 000007
【図６】
2008187093.tif 000008
【図７】
2008187093.tif 000009
【図８】
2008187093.tif 000010
【図９】
2008187093.tif 000011
【図１０】
2008187093.tif 000012
【図１１】
2008187093.tif 000013
【図１２】
2008187093.tif 000014
【図１３】
2008187093.tif 000015
【図１４】
2008187093.tif 000016