(57)【要約】【課題】簡単な工程を通じて優れた動作特性を有するＰＭＯＳトランジスタ及びＣＭＯＳトランジスタの製造方法を提供する。【解決手段】  ＰＭＯＳトランジスタの製造方法において、基板上にゲート酸化膜パターン及び該ゲート酸化膜パターン上に積層されるゲート電極を含むゲート構造物を形成する段階と、前記ゲート構造物に隣接する両側の基板表面下に周期表第３族からなる不純物を注入させて複数の不純物領域を形成する段階と、前記基板の表面及びゲート構造物表面上に不純物拡散防止膜を形成する段階と、前記不純物拡散防止膜上にシリコン窒化膜を形成する段階と、前記不純物領域に含まれる不純物を活性化させながら前記不純物領域間に歪みシリコン領域（ｓｔｒａｉｎｅｄ  ｓｉｌｉｃｏｎ  ｒｅｇｉｏｎ）が形成されるように前記基板を熱処理する段階とを有することを特徴とする。【選択図】      図５
2008283182.tif 000002
【特許請求の範囲】
【請求項１】
基板上にゲート酸化膜パターン及び該ゲート酸化膜パターン上に積層されるゲート電極を含むゲート構造物を形成する段階と、
前記ゲート構造物に隣接する両側の基板表面下に周期表第３族からなる不純物を注入させて複数の不純物領域を形成する段階と、
前記基板の表面及びゲート構造物表面上に不純物拡散防止膜を形成する段階と、
前記不純物拡散防止膜上にシリコン窒化膜を形成する段階と、
前記不純物領域に含まれる不純物を活性化させながら前記不純物領域間に歪みシリコン領域（ｓｔｒａｉｎｅｄ  ｓｉｌｉｃｏｎ  ｒｅｇｉｏｎ）が形成されるように前記基板を熱処理する段階とを有することを特徴とするＰＭＯＳトランジスタ製造方法。
【請求項２】
前記不純物拡散防止膜を形成する段階は、前記基板表面及びゲート構造物表面上を覆うように酸化膜を形成する段階と、
水素、ヘリウム、窒素、アルゴン、酸素、及びオゾンガスからなる群から選択される少なくとも１つのガスを使用したプラズマ処理を前記酸化膜に対して実施する段階とを含むことを特徴とする請求項１に記載のＰＭＯＳトランジスタ製造方法。
【請求項３】
前記酸化膜は、伸張歪み（ｔｅｎｓｉｌｅ  ｓｔｒａｉｎｅｄ）シリコン酸化膜又は圧縮歪み（ｃｏｍｐｒｅｓｓｉｖｅ  ｓｔｒａｉｎｅｄ）シリコン酸化膜で形成されることを特徴とする請求項２に記載のＰＭＯＳトランジスタ製造方法。
【請求項４】
前記プラズマ処理は、３００℃〜７００℃の温度範囲で行われることを特徴とする請求項２に記載のＰＭＯＳトランジスタ製造方法。
【請求項５】
前記不純物拡散防止膜を形成する段階は、前記基板表面及びゲート電極上を覆うように酸化膜を形成する段階と、
前記酸化膜の表面に紫外線を照射する処理を実施する段階とを含むことを特徴とする請求項１に記載のＰＭＯＳトランジスタ製造方法。
【請求項６】
前記不純物領域を形成する前に、前記ゲート電極両側に露出されている基板を非晶質化するために、前記ゲート電極両側の基板にゲルマニウム、キセノン、炭素、及びフッ素からなる群から選択される少なくとも１つをイオン注入する工程を更に有することを特徴とする請求項１に記載のＰＭＯＳトランジスタ製造方法。
【請求項７】
基板上の第１領域及び第２領域に、各々にゲート酸化膜パターン及び該ゲート酸化膜パターン上に積層されるゲート電極を含むゲート構造物を形成する段階と、
前記基板の第１領域に形成されたゲート構造物に隣接する両側の基板表面に第１導電型の第１不純物を注入して第１不純物領域を形成する段階と、
前記基板の第２領域に形成されたゲート構造物に隣接する両側の基板表面に第２導電型の第２不純物を注入して第２不純物領域を形成する段階と、
前記基板表面及びゲート構造物表面上を覆うように不純物拡散防止膜を形成する段階と、
前記不純物拡散防止膜上にシリコン窒化膜を形成する段階と、
前記第１及び第２不純物領域に含まれる第１及び第２不純物を活性化させながら前記第１不純物領域間及び第２不純物領域間の各々に第１歪みシリコン領域及び第２歪みシリコン領域が形成されるように前記基板を熱処理する段階とを有することを特徴とするＣＭＯＳトランジスタ製造方法。
【請求項８】
前記不純物拡散防止膜を形成する段階は、前記基板表面及びゲート構造物表面上を覆うように酸化膜を形成する段階と、
水素、ヘリウム、窒素、アルゴン、酸素、及びオゾンガスからなる群から選択される少なくとも１つのガスを使用したプラズマ処理を前記酸化膜に対して実施する段階とを含むことを特徴とする請求項７に記載のＣＭＯＳトランジスタ製造方法。
【請求項９】
前記酸化膜は、伸張歪みシリコン酸化膜又は圧縮歪みシリコン酸化膜で形成されることを特徴とする請求項８に記載のＣＭＯＳトランジスタ製造方法。
【請求項１０】
前記プラズマ処理は、３００〜７００℃の温度範囲で行うことを特徴とする請求項８に記載のＣＭＯＳトランジスタ製造方法。
【請求項１１】
前記酸化膜は、ＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）を用いた熱的化学気相蒸着工程（ＴＣＶＤ）、プラズマ化学気相蒸着工程（ＰＥＣＶＤ）、又は高密度プラズマ化学気相蒸着工程（ＨＤＰＣＶＤ）のうちの少なくとも１つを通じて形成されることを特徴とする請求項８に記載のＣＭＯＳトランジスタ製造方法。
【請求項１２】
前記酸化膜を形成する段階とプラズマ処理を前記酸化膜に対して実施する段階とはインシツ（ｉｎ−ｓｉｔｕ）で実施されることを特徴とする請求項８に記載のＣＭＯＳトランジスタ製造方法。
【請求項１３】
前記プラズマ処理を前記酸化膜に対して実施する段階は、前記シリコン窒化膜を形成した後に実施することを特徴とする請求項８に記載のＣＭＯＳトランジスタ製造方法。
【請求項１４】
前記不純物拡散防止膜を形成する段階は、前記基板表面及びゲート構造物表面上を覆うように酸化膜を形成する段階と、
前記酸化膜の表面を紫外線を照射する処理を実施する段階とを含むことを特徴とする請求項７に記載のＣＭＯＳトランジスタ製造方法。
【請求項１５】
前記紫外線を照射する処理を実施する段階は、前記シリコン窒化膜を形成した後に実施することを特徴とする請求項１４に記載のＣＭＯＳトランジスタ製造方法。
【請求項１６】
前記紫外線を照射する処理を実施する段階は、３００〜７００℃の温度範囲で行われることを特徴とする請求項１４に記載のＣＭＯＳトランジスタ製造方法。
【請求項１７】
前記不純物拡散防止膜は、５０〜３００Åの厚さで形成されることを特徴とする請求項７に記載のＣＭＯＳトランジスタ製造方法。
【請求項１８】
前記基板を熱処理する段階は、９００〜１２００℃の温度範囲で窒素、アルゴン、及び水素からなる群から選択される少なくとも１つを含むガス雰囲気下で行われることを特徴とする請求項７に記載のＣＭＯＳトランジスタ製造方法。
【請求項１９】
前記シリコン窒化膜は、３００〜５００℃の温度範囲で、プラズマ化学気相蒸着法（ＰＥＣＶＤ）又は高密度プラズマ化学気相蒸着法（ＨＤＰＣＶＤ）のうちの少なくとも１つを通じて形成されることを特徴とする請求項７に記載のＣＭＯＳトランジスタ製造方法。
【請求項２０】
前記シリコン窒化膜は、１００〜１０００Åの厚みに形成されることを特徴とする請求項７に記載のＣＭＯＳトランジスタ製造方法。
【請求項２１】
各々の前記ゲート構造物の両側壁に絶縁物質からなるスペーサを形成する段階を更に有することを特徴とする請求項７に記載のＣＭＯＳトランジスタ製造方法。
【請求項２２】
前記基板を熱処理した後に、前記ゲート構造物の上部面及び前記基板の表面が露出されるように前記シリコン窒化膜及び不純物拡散防止膜を除去する段階と、
各々の前記ゲート構造物の上部面及び前記基板の表面に金属シリサイドパターンを形成する段階とを更に有することを特徴とする請求項７に記載のＣＭＯＳトランジスタ製造方法。
【請求項２３】
前記第１及び第２不純物領域を形成する前に、前記ゲート電極両側に露出されている基板上の第１領域及び第２領域を非晶質化するために、前記ゲート電極両側の基板上の第１領域及び第２領域にゲルマニウム、キセノン、炭素、及びフッ素からなる群から選択される少なくとも１つをイオン注入する工程を更に有することを特徴とする請求項７に記載のＣＭＯＳトランジスタ製造方法。
【請求項２４】
前記第１導電型の第１不純物はリン又はヒ素の少なくともいずれか１つを含み、前記第２導電型の第２不純物はホウ素又はＢＦ２の少なくともいずれか１つを含むことを特徴とする請求項７に記載のＣＭＯＳトランジスタ製造方法。
【請求項２５】
前記第２領域に形成されたシリコン窒化膜を除去して前記第１領域にシリコン窒化膜パターンを形成する段階を更に含むことを特徴とする請求項２４に記載のＣＭＯＳトランジスタ製造方法。
【請求項２６】
基板上の第１領域及び第２領域に、各々にゲート酸化膜パターン及び該ゲート酸化膜パターン上に積層されるゲート電極を含むゲート構造物を形成する段階と、
前記基板の第１領域に形成されたゲート構造物に隣接する両側の基板表面に第１導電型の第１不純物を注入して第１不純物領域を形成する段階と、
前記基板の第２領域に形成されたゲート構造物に隣接する両側の基板表面に第２導電型の第２不純物を注入して第２不純物領域を形成する段階と、
前記基板表面及びゲート構造物表面上を覆うように酸化膜を形成する段階と、
第１及び第２不純物の拡散をさらに抑制する増加したエネルギーレベルを有する不純物拡散防止膜を形成するために前記酸化膜を表面処理する段階と、
前記不純物拡散防止膜上にシリコン窒化膜を形成する段階と、
前記第１及び第２不純物領域に含まれる第１及び第２不純物を活性化させながら前記第１不純物領域間及び第２不純物領域間の各々に第１歪みシリコン領域及び第２歪みシリコン領域が形成されるように前記基板を熱処理する段階とを有することを特徴とするＣＭＯＳトランジスタ製造方法。
【請求項２７】
前記酸化膜を表面処理する段階は、水素、ヘリウム、窒素、アルゴン、酸素、及びオゾンガスからなる群から選択される少なくとも１つのガスを使用したプラズマ処理が実施されることを特徴とする請求項２６に記載のＣＭＯＳトランジスタ製造方法。
【請求項２８】
前記酸化膜を表面処理する段階は、紫外線を照射する処理を含むことを特徴とする請求項２６に記載のＣＭＯＳトランジスタ製造方法。
【請求項２９】
前記酸化膜を表面処理する段階は、前記シリコン窒化膜を形成した後に実施することを特徴とする請求項２６に記載のＣＭＯＳトランジスタ製造方法。
【請求項３０】
前記第１導電型の第１不純物はリン又はヒ素の少なくともいずれか１つを含み、前記第２導電型の第２不純物はホウ素又はＢＦ２の少なくともいずれか１つを含むことを特徴とする請求項２６に記載のＣＭＯＳトランジスタ製造方法。
【請求項３１】
前記第２領域に形成されたシリコン窒化膜を除去して前記第１領域にシリコン窒化膜パターンを形成する段階を更に有することを特徴とする請求項２６に記載のＣＭＯＳトランジスタ製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＭＯＳトランジスタ製造方法及びＰＭＯＳトランジスタが含まれたＣＭＯＳトランジスタ製造方法に関する。より詳細には、局部的に歪みチャンネル（Ｓｔｒａｉｎｅｄ  ｃｈａｎｎｅｌ）を有するＰＭＯＳトランジスタ製造方法及びＣＭＯＳトランジスタ製造方法に関する。
【背景技術】
【０００２】
最近、プロセッサのような情報プロセッシング回路の急速な発展によって半導体デバイス（メモリ素子）も飛躍的に発展している。その機能面において、半導体メモリ素子は高速で動作する同時に大容量の保存能力を有することが要求される。このような要求を満足させるために、半導体メモリ素子の集積度、信頼度、及び応答速度等を向上させる製造技術の探求が引き続きなされている。
半導体メモリ素子を構成する基本的な単位素子として、電界効果型ＭＯＳトランジスタ（ＭＯＳＦＥＴ、以下、ＭＯＳトランジスタと記す）が例として挙げられる。ＭＯＳトランジスタは、低電圧で高速動作をすることができ、小型化、集積化される方向に発展している。
【０００３】
近年、高速に動作するＭＯＳトランジスタを形成するための方法のうちの１つとして、歪みシリコン（Ｓｔｒａｉｎｅｄ  Ｓｉｌｉｃｏｎ）にＭＯＳトランジスタのチャンネル領域を形成してＭＯＳトランジスタの電子又はホールの移動度を向上させる方法が開発されている。歪みシリコンは、シリコンの原子間のボンディング長が伸張されるか、又は圧縮されたシリコンを意味する。
【０００４】
特に、ＭＯＳトランジスタで電子の移動度を向上させるために、チャンネル部位のシリコンが有するストレスと、ホールの移動度を向上させるためにチャンネル部位のシリコンが有するストレスは互いに異なる。そのため、オン電流が増加された高性能を有するＮ型及びＰ型ＭＯＳトランジスタを形成するために、それぞれチャンネル領域に要求されるシリコン基板へのストレスは互いに異なる。
【０００５】
具体的には、（１００）面が露出された単結晶シリコン基板にＮ型ＭＯＳトランジスタを形成する場合、基板のチャンネル領域はチャンネルの長手方向に伸張ストレスを有するシリコンからなることが好ましい。この場合、Ｎ型ＭＯＳトランジスタの多数のキャリヤーである電子の移動度が増加するのでオン電流が上昇し、これによってＮ型ＭＯＳトランジスタの性能が上昇することになる。
【０００６】
反面、（１００）面が露出された単結晶シリコン基板にＰ型ＭＯＳトランジスタを形成する場合、基板のチャンネル領域はチャンネルの長手方向に圧縮ストレスを有するシリコンからなることが好ましい。この場合、Ｐ型ＭＯＳトランジスタの多数のキャリヤーであるホールの移動度が増加するのでオン電流が上昇し、これによりＰ型ＭＯＳトランジスタの性能が上昇することになる。
上述したように、高性能を有するＮ型及びＰ型ＭＯＳトランジスタで要求されるチャンネル領域のストレスが互いに異なるので、同じ基板内に高性能を有するＮ型及びＰ型ＭＯＳトランジスタを形成することは容易ではない。
【０００７】
また、上述したように、チャンネル領域のストレスを調節して高性能を有するＭＯＳトランジスタを形成する方法の一例は、たとえば特許文献１に開示されている。
特許文献１によると、シリコン基板上にゲート電極及びソース／ドレイン領域を形成し、ゲート電極及びソース／ドレイン領域の基板表面上に伸張ストレスを有するキャッピング膜を形成する。以後、アニーリング工程を行うことにより、ゲート電極の下部に位置するチャンネル領域が強い伸張ストレスを有するシリコンになるようにする。
【０００８】
しかし、上記のようにチャンネル領域が強い伸張ストレスを有するシリコンからなる場合、ホールの移動度が減少するので、Ｐ型ＭＯＳトランジスタを形成するには適合ではない。又、１つの基板内にＮ型及びＰ型ＭＯＳトランジスタを同時に形成する場合には、Ｐ型ＭＯＳトランジスタが形成される部位の基板表面が伸張ストレスを有しないようにするための追加的な工程を必要とするという問題がある。
【０００９】
【特許文献１】米国特許出願公開第２００５／１３６５８３号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１０】
そこで、本発明は上記従来のＭＯＳトランジスタの製造方法における問題点に鑑みてなされたものであって、本発明の目的は、簡単な工程を通じて優れた動作特性を有するＰＭＯＳトランジスタの製造方法を提供することにある。
また、本発明の他の目的は、簡単な工程を通じて優れた動作特性を有するＣＭＯＳトランジスタの製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するためになされた本発明によるＰＭＯＳトランジスタの製造方法は、基板上にゲート酸化膜パターン及び該ゲート酸化膜パターン上に積層されるゲート電極を含むゲート構造物を形成する段階と、前記ゲート構造物に隣接する両側の基板表面下に周期表第３族からなる不純物を注入させて複数の不純物領域を形成する段階と、前記基板の表面及びゲート構造物表面上に不純物拡散防止膜を形成する段階と、前記不純物拡散防止膜上にシリコン窒化膜を形成する段階と、前記不純物領域に含まれる不純物を活性化させながら前記不純物領域間に歪みシリコン領域（ｓｔｒａｉｎｅｄ  ｓｉｌｉｃｏｎ  ｒｅｇｉｏｎ）が形成されるように前記基板を熱処理する段階とを有することを特徴とする。
【００１２】
本発明の１つの様態として、前記不純物拡散防止膜を形成するために、まず、前記基板表面及びゲート構造物表面上に酸化膜を形成する。以後、前記酸化膜に不活性ガス、酸素、及びオゾンガスのうち選択された少なくとも１つのガスを使用したプラズマ処理する。
本発明の他の様態として、前記不純物拡散防止膜を形成するために、まず、前記基板表面及びゲート構造物表面上に酸化膜を形成する。以後、前記酸化膜の表面に紫外線を照射する。
ここで、前記酸化膜は、伸張歪みシリコン酸化膜又は圧縮歪みシリコン酸化膜で形成されることができる。
【００１３】
上記方法によると、チャンネル領域に該当する基板表面が伸張されても高いオン電流を有する優れた性能のＰＭＯＳトランジスタを製造することができる。
【００１４】
上記目的を達成するためになされた本発明によるＣＭＯＳトランジスタ製造方法は、基板上の第１領域及び第２領域に、各々にゲート酸化膜パターン及び該ゲート酸化膜パターン上に積層されるゲート電極を含むゲート構造物を形成する段階と、前記基板の第１領域に形成されたゲート構造物に隣接する両側の基板表面に第１導電型の第１不純物を注入して第１不純物領域を形成する段階と、前記基板の第２領域に形成されたゲート構造物に隣接する両側の基板表面に第２導電型の第２不純物を注入して第２不純物領域を形成する段階と、前記基板表面及びゲート構造物表面上を覆うように不純物拡散防止膜を形成する段階と、前記不純物拡散防止膜上にシリコン窒化膜を形成する段階と、前記第１及び第２不純物領域に含まれる第１及び第２不純物を活性化させながら前記第１不純物領域間及び第２不純物領域間の各々に第１歪みシリコン領域及び第２歪みシリコン領域が形成されるように前記基板を熱処理する段階とを有することを特徴とする。
【００１５】
本発明の１つの様態として、前記不純物拡散防止膜を形成するために、前記基板表面及びゲート構造物表面上に酸化膜を形成する。その後、前記酸化膜に不活性ガス、酸素、及びオゾンガスのうち選択された少なくとも１つのガスを使用したプラズマ処理する。
前記酸化膜をプラズマ処理する工程と、前記拡散防止膜上にシリコン窒化膜を形成する工程とをインシツで行うことができる。
又、前記プラズマ処理は、前記酸化膜を形成した後にすぐには行わず、前記シリコン窒化膜を形成した後に行うこともできる。
【００１６】
本発明の他の様態として、前記不純物拡散防止膜を形成するために、前記基板表面及びゲート構造物表面上に酸化膜を形成する。その後、前記酸化膜の表面を紫外線処理する。
前記紫外線処理は、前記酸化膜を形成した後にすぐには行わず、前記シリコン窒化膜を形成した後に行うこともできる。
前記酸化膜は伸張歪みシリコン酸化膜又は圧縮歪みシリコン酸化膜で形成されることができる。
本発明の他の様態として、前記第２領域に形成されたシリコン窒化膜を除去して前記第１領域にシリコン窒化膜パターンを形成する段階を更に含むことができる。前記シリコン窒化膜形成工程は熱処理以前に行われる。
【００１７】
また、上記目的を達成するためになされた本発明によるＣＭＯＳトランジスタ製造方法は、基板上の第１領域及び第２領域に、各々にゲート酸化膜パターン及び該ゲート酸化膜パターン上に積層されるゲート電極を含むゲート構造物を形成する段階と、前記基板の第１領域に形成されたゲート構造物に隣接する両側の基板表面に第１導電型の第１不純物を注入して第１不純物領域を形成する段階と、前記基板の第２領域に形成されたゲート構造物に隣接する両側の基板表面に第２導電型の第２不純物を注入して第２不純物領域を形成する段階と、前記基板表面及びゲート構造物表面上を覆うように酸化膜を形成する段階と、第１及び第２不純物の拡散をさらに抑制する増加したエネルギーレベルを有する不純物拡散防止膜を形成するために前記酸化膜を表面処理する段階と、前記不純物拡散防止膜上にシリコン窒化膜を形成する段階と、前記第１及び第２不純物領域に含まれる第１及び第２不純物を活性化させながら前記第１不純物領域間及び第２不純物領域間の各々に第１歪みシリコン領域及び第２歪みシリコン領域が形成されるように前記基板を熱処理する段階とを有することを特徴とする。
【発明の効果】
【００１８】
本発明に係るＰＭＯＳトランジスタ製造方法及びＣＭＯＳトランジスタ製造方法によれば、ＰＭＯＳトランジスタの性能を向上させるために別途の工程が行われることがなく、ＮＭＯＳトランジスタのみならずＰＭＯＳトランジスタも高いオン電流を有するようにすることができる。従って、簡単な工程を通じて高集積化され優れた性能を有するＣＭＯＳトランジスタを形成することができるという効果がある。
【００１９】
より詳細には、Ｐ型不純物が拡散されることを防止することにより、ＰＭＯＳトランジスタのオン電流が上昇し高性能を有するＰＭＯＳトランジスタを形成することができ、又、ＭＯＳトランジスタを形成するための基板のチャンネル領域が伸張ストレスを有する半導体物質で形成されるようにすることにより、高速で動作するＣＭＯＳトランジスタを形成することができるという効果がある。
このように、ＭＯＳトランジスタの動作特性が向上されることによりＭＯＳトランジスタを含む半導体素子の動作特性も向上されることができるという効果がある。
【発明を実施するための最良の形態】
【００２０】
次に、本発明に係るＰＭＯＳトランジスタ製造方法及びＣＭＯＳトランジスタ製造方法を実施するための最良の形態の具体例を図面を参照しながら説明する。
【実施例１】
【００２１】
図１〜図７は、本発明の第１の実施例によるＰＭＯＳトランジスタの製造方法を説明するための断面図である。
【００２２】
図１を参照すると、まず、半導体物質からなる基板１００を準備する。本実施例では基板１００として（１００）面が露出された単結晶シリコン基板を準備する。しかし、場合によってはＳＯＩ基板等を準備することもできる。
基板１００にＮ型不純物をドーピングする。Ｎ型不純物の例としては、ヒ素、リン等が挙げられる。その後、シャロー（ｓｈａｌｌｏｗ）トレンチ素子分離工程を行って基板に素子分離膜パターンを形成することによりアクティブ領域及びフィールド領域を定義する。
【００２３】
次に、基板１００上にゲート酸化膜１０２を形成する。ゲート酸化膜１０２は、シリコン基板を熱酸化させて形成することができる。又は、ゲート酸化膜は高誘電物質を蒸着させて形成することができる。
ゲート酸化膜１０２上にポリシリコン膜（図示せず）を形成する。ポリシリコン膜上にゲート電極を形成するためのマスクパターン（図示せず）を形成する。マスクパターンをエッチングマスクとして使用してポリシリコン膜を異方性エッチングすることによりゲート電極１０４を形成する。以後、マスクパターンを除去する。
【００２４】
図２を参照すると、ゲート電極１０４及びゲート酸化膜１０２の上部表面に絶縁膜（図示せず）を形成する。絶縁膜は、シリコン窒化物を化学気相蒸着法（ＣＶＤ）によって蒸着させて形成することができる。絶縁膜及びゲート酸化膜１０２を異方性エッチングすることにより、ゲート電極１０４の側壁にスペーサ１０６を形成する。又、このエッチング工程によってゲート酸化膜パターン１０２ａが形成される（ゲート電極１０４とゲート酸化膜パターン１０２ａからなるゲート構造物の形成）。
【００２５】
従って、ゲート電極１０４及びスペーサ１０６を形成する工程を行った後、ポリシリコンからなるゲート電極１０４の上部面が露出される。
【００２６】
図３を参照すると、スペーサ１０６の両側に露出している基板１００及びゲート電極１０４に対して前処理非晶質化イオン注入工程を行う。
具体的には、スペーサ１０６間に露出している基板１００及びゲート電極１０４の表面にゲルマニウム、キセノン、炭素、及びフッ素のうち選択される少なくとも１つの不純物をイオン注入する。イオン注入工程を行うと、スペーサ１０６間に露出している基板１００及びゲート電極１０４表面が非晶質化される。これにより、後続でソース／ドレイン領域１０８を形成するための不純物注入工程を行った時に注入された不純物が側方に過度に拡散されチャネリング効果が発生することを防止することができる。
【００２７】
その後、スペーサ１０６間に露出している基板１００及びゲート電極１０４にＰ型不純物を注入する。Ｐ型不純物は、周期表第３族からなる不純物、たとえば、ホウ素、ＢＦ２等を含む。このように、Ｐ型不純物を基板１００及びゲート電極１０４にイオン注入することにより、基板にソース／ドレイン領域１０８が形成される。又、前記不純物によってゲート電極１０４の仕事関数が調節されゲート電極１０４の抵抗が減少される。
【００２８】
特に、Ｐ型不純物を注入する前に前処理非晶質化イオン注入工程が行われるので、Ｐ型不純物が側方に過度に拡散されない。従って、不純物が過度に拡散されるに従ってチャンネル長が過度に減少されることを防止することができる。
【００２９】
図４を参照すると、露出した基板１００、スペーサ１０６、及びゲート電極１０４の表面に沿ってシリコン酸化膜１１０を形成する。シリコン酸化膜１１０は伸張ストレスを有する歪みシリコン酸化膜（以下、伸張歪みシリコン酸化膜）で形成されるか、又は圧縮ストレスを有する歪みシリコン酸化膜（以下、圧縮歪みシリコン酸化膜）で形成することができる。ここで、伸張シリコン歪み酸化膜の伸張ストレスは、約０．０５〜０．３ＧＰａ／ｃｍ２程度であり得る。又、圧縮歪みシリコン酸化膜の圧縮ストレスは約−０．０５〜−０．３ＧＰａ／ｃｍ２程度であり得る。
【００３０】
より具体的には、オゾン（Ｏ３）アシスタンスを用いた熱的化学気相蒸着（ＴＣＶＤ）工程を通じてＯ３−ＴＥＯＳ膜を形成することにより、伸張歪みシリコン酸化膜を形成することができる。これとは異なり、プラズマ化学気相蒸着（ＰＥＣＶＤ）工程又は高密度プラズマ化学気相蒸着（ＨＤＰＣＶＤ）工程を通じて圧縮ストレスを有する圧縮歪みシリコン酸化膜を形成することもできる。
【００３１】
シリコン酸化膜１１０は、後続工程を通じてホウ素の拡散を防止する膜として使用される。ところが、伸張歪みシリコン酸化膜を使用する場合にホウ素の拡散を防止する効果が更に高く、完成されたＰＭＯＳトランジスタの性能が良好なので、シリコン酸化膜１１０はＯ３−ＴＥＯＳのような伸張ストレスを有する歪みシリコン酸化膜で形成することがより好ましい。
【００３２】
シリコン酸化膜１１０を形成する温度が３５０℃以下であれば、化学気相蒸着工程を通じて膜を形成することが困難で、シリコン酸化膜１１０を形成する温度が５００℃以上であれば、基板及びゲート電極が再結晶化されるおそれがあるので好ましくない。従って、シリコン酸化膜１１０は、３５０℃〜５００℃の温度下で形成されることが好ましい。
【００３３】
又、シリコン酸化膜１１０の厚みが５０Åより薄いと、後続の窒化膜を除去することにおいて基板、ゲート電極、及びスペーサを保護し難い。反面、シリコン酸化膜１１０の厚みが３００Åより厚いと、シリコン酸化膜１１０上に形成される薄膜によってチャンネル領域に加わるストレスの影響性が減少され好ましくない。従って、シリコン酸化膜１１０は５０Å〜３００Åの厚みで形成することが好ましい。
【００３４】
図５を参照すると、シリコン酸化膜１１０に不活性ガス、酸素、及びオゾンガスのうちの少なくとも１つのガスを利用するプラズマ処理を行ってシリコン酸化膜１１０を不純物拡散防止膜１１２に変化（改質）させる。プラズマ処理に使用することができる不活性ガスの例としては、窒素、ヘリウム、水素、アルゴン等が挙げられる。
【００３５】
上記のように、シリコン酸化膜１１０にプラズマ処理を行うと、シリコン酸化膜１１０の膜質が緻密になり、膜内に含まれている−ＯＨ基又は−Ｈ基が減少される。従って、プラズマ処理を通じて形成された不純物拡散防止膜１１２が形成される場合は、以前のシリコン酸化膜１１０が具備された時に対してＰ型不純物が拡散するのに必要なエネルギーが高くなる。従って、Ｐ型不純物が不純物拡散防止膜を通過して基板に拡散されることを最小化することができる。
【００３６】
具体的には、シリコン酸化膜１１０を熱的化学気相蒸着方法によって形成されたＯ３−ＴＥＯＳ膜で形成する場合、Ｏ３−ＴＥＯＳ膜内には−ＯＨが多数含まれている。ところが、Ｏ３−ＴＥＯＳ膜に不活性ガスを利用するプラズマ処理を行うと、Ｏ３−ＴＥＯＳ膜内の−ＯＨ基の含量が非常に減少する。又、Ｏ３−ＴＥＯＳ膜に酸素又はオゾンを利用するプラズマ処理を行うと、Ｏ３−ＴＥＯＳ膜に酸素結合が強化されることにより膜質が緻密になる。
【００３７】
プラズマ処理温度が３００℃以下であれば、プラズマ処理による膜の改質効果が減少される。又、プラズマ処理温度が７００℃以上であれば、熱的バジェット及び非晶質構造を有するソース／ドレイン及びゲート電極が再結晶化されることがあり得る。従って、プラズマ処理は３００〜７００℃の温度下で行われることが好ましい。
【００３８】
プラズマ処理時間が１分以下であれば、プラズマ処理による膜の改質効果が減少され、プラズマ処理時間が５分以上であれば、プラズマによって過度に膜が損傷されることがあるので、工程に所要される時間も過度に長くなっては好ましくない。従って、プラズマ処理時間は１〜５分が好ましく、プラズマ処理温度及び酸化膜の厚み等によって増減することができる。
【００３９】
図６を参照すると、不純物拡散防止膜１１２上にチャンネル領域にストレスを加えるための物質としてシリコン窒化膜１１４を形成する。シリコン窒化膜１１４は、伸張ストレスを有することが好ましい。具体的には、シリコン窒化膜の伸張ストレスは約０．８〜２ＧＰａ／ｃｍ２程度であり得る。伸張ストレスを有するシリコン窒化膜１１４は、プラズマ化学気相蒸着（ＰＥＣＶＤ）工程又は高密度プラズマ化学気相蒸着（ＨＤＰＣＶＤ）工程を通じて形成することができる。
【００４０】
シリコン窒化膜１１４が１００Åより薄いと、チャンネル領域に伸張ストレスが加わる効果が減少される。反面、シリコン窒化膜１１４の厚みが１０００Åより厚いと、シリコン窒化膜１１４がゲート構造より高い厚みを有してストレス効果がこの以上増加せず、後続にてシリコン窒化膜１１４を完全に除去し難い。従って、シリコン窒化膜１１４は、１００Å〜１０００Åの厚みに形成することが好ましい。
【００４１】
又、シリコン窒化膜１１４の蒸着温度が３００℃以下であれば膜の蒸着が難しく、シリコン窒化膜１１４の蒸着温度が５００℃以上であれば、蒸着中に下部膜に非晶質化された領域の再結晶化が発生してストレスが加わることがあり得るので好ましくない。従って、シリコン窒化膜１１４の蒸着工程は３００℃〜５００℃の温度下で行われることが好ましい。
【００４２】
シリコン窒化膜を形成するための工程でプラズマを使用する場合には、以前のプラズマ処理工程とシリコン窒化膜の形成工程をインシツ（ｉｎ−ｓｉｔｕ）で実施することができる。例えば、本実施例のようにシリコン窒化膜をＰＥＣＶＤ工程で形成する場合には、以前のプラズマ処理工程とシリコン窒化膜を蒸着する工程をインシツで実施することができる。
【００４３】
図７を参照すると、シリコン窒化膜１１４が形成されている基板１００を急速熱処理してソース／ドレイン領域１０８に形成された不純物を活性化させる。基板１００の熱処理は９００℃〜１２００℃の温度で窒素、アルゴン、及び水素のうちから選択される少なくとも１つのガス雰囲気下で行われることができる。
【００４４】
又、基板１００を急速熱処理することにより、シリコン窒化膜１１４の伸張ストレスがより増加し、増加した伸張ストレスによって下部のゲート電極は逆に圧縮ストレスが増加する。その結果、ゲート電極１０４の下のチャンネル領域は伸張ストレスを有する。
【００４５】
以後、図に示していないが、エッチング工程を通じてシリコン窒化膜１１４及び不純物拡散防止膜１１２を除去する。この除去は、ウェットエッチング工程を通じて行われることが好ましい。例えば、シリコン窒化膜１１４はリン酸を含むエッチング液を使用して除去することができる。
【００４６】
本実施例によれば、ソース／ドレイン領域１０８の基板１００上には不純物拡散防止膜１１２が形成される。そのため、ソース／ドレイン領域１０８に形成された不純物を活性化させる段階で、ソース／ドレイン領域１０８にドーピングされているＰ型不純物であるホウ素が上部に拡散することを防止することができる。これによって、ソース／ドレイン領域１０８にドーピングされているホウ素の濃度が減少しないので、ソース／ドレイン領域１０８の抵抗が減少される。従って、本実施例の方法によって完成されるＰＭＯＳトランジスタは飽和電流が増加する。
【００４７】
又、ゲート電極１０４の上部面にも不純物拡散防止膜１１２が形成される。そのため、ソース／ドレイン領域１０８に形成された不純物を活性化させる段階でゲート電極１０４にドーピングされているＰ型不純物であるホウ素が上部に拡散することを防止することができる。これにより、ゲート電極１０４内に含まれているホウ素の濃度が減少されない。即ち、ゲート電極１０４内に含まれたホウ素の濃度が従来に対して増加されるので、ゲート電極に電圧を印加した時、ゲート酸化膜パターンと隣接しているゲート電極の底面で発生するゲート空乏が減少し、これによって電気的なゲート酸化膜パターンの厚みが減少する。又、チャンネル領域の電荷密度が増加し、電流の密度も増加する。従って、本実施例の方法によって完成されるＰＭＯＳトランジスタは飽和電流が増加する。
【００４８】
一方、ゲート電極１０４の下のチャンネル領域が伸張ストレスを有する場合に、ＰＭＯＳトランジスタのオン電流は減少する。従って、ＰＭＯＳトランジスタは圧縮ストレスを有するシリコン又はストレスを有しないシリコン基板上に形成されたことに対して性能が多少悪くなるおそれがある。
【００４９】
しかし、上述したように、ゲート電極１０４及びソース／ドレイン領域１０８でホウ素の拡散が減少することにより、ＰＭＯＳトランジスタの飽和電流が増加して性能が良好になる。そのため、たとえチャンネル領域が伸張ストレスを有するシリコンで形成されるとしても、ＰＭＯＳトランジスタの性能を充分に維持させることができる。
【実施例２】
【００５０】
図８〜図１７は、本発明の第２の実施例によるＣＭＯＳトランジスタの製造方法を説明するための断面図である。
図８を参照すると、まず、半導体物質からなる基板２００を準備する。本実施例では基板２００として（１００）面が露出した単結晶シリコン基板を準備する。基板２００はＮＭＯＳトランジスタが形成される第１領域とＰＭＯＳトランジスタが形成される第２領域とに区分される。
【００５１】
基板２００にシャロー（ｓｈａｌｌｏｗ）トレンチ素子分離工程を行って素子分離膜パターン２０２を形成することにより、アクティブ領域及びフィールド領域を定義する。
その後、ＮＭＯＳ及びＰＭＯＳトランジスタのそれぞれのチャンネル領域２０３を形成するために、基板の第１領域にＰ型不純物をドーピングし、基板の第２領域にＮ型不純物をドーピングする。
【００５２】
具体的には、基板２００の第１領域を選択的に露出させる第１イオン注入マスクパターン（図示せず）を形成した後、基板の第１領域にＰ型不純物をイオン注入する。その後、第１イオン注入マスクパターンを除去する。
又、基板２００の第２領域を選択的に露出させる第２イオン注入マスクパターン（図示せず）を形成した後、基板の第２領域にＮ型不純物をイオン注入する。その後、第２イオン注入マスクパターンを除去する。第１及び第２イオン注入マスクパターンはフォトレジストを使用して形成することができる。Ｐ型不純物の例としては、ホウ素、ＢＦ２などが挙げられ、Ｎ型不純物の例としてはヒ素、リン等が挙げられる。
【００５３】
次に、基板２００上にゲート酸化膜２０６を形成する。ゲート酸化膜２０６は、シリコン基板２００の表面を熱酸化させて形成することができる。又は、ゲート酸化膜２０６は高誘電物質を蒸着させて形成することもできる。
ゲート酸化膜２０６上にポリシリコン膜（図示せず）を形成する。
【００５４】
次に、ポリシリコン膜上にゲート電極２０８を形成するためのマスクパターン（図示せず）を形成する。マスクパターンとしては、シリコン酸化膜又はシリコン窒化物からなるハードマスクパターンを使用することができる。マスクパターンをエッチングマスクとして使用してポリシリコン膜を異方性エッチングすることにより、第１及び第２領域にそれぞれゲート電極２０８を形成する。以下では、第１領域に形成されたゲート電極を第１ゲート電極２０８ａとし、第２領域に形成されたゲート電極を第２ゲート電極２０８ｂとして説明する。
【００５５】
図９を参照すると、ゲート電極２０８（２０８ａ、２０８ｂ）及びゲート酸化膜２０６の上部表面に絶縁膜（図示せず）を形成する。絶縁膜は、シリコン窒化物を化学気相蒸着法によって蒸着させて形成することができる。絶縁膜及びゲート酸化膜を異方性エッチングすることにより、ゲート電極２０８（２０８ａ、２０８ｂ）の側壁にスペーサ２１０（２１０ａ、２１０ｂ）を形成する。又、エッチング工程によってゲート酸化膜パターン２０６ａ、２０６ｂが形成される（ゲート電極２０８（２０８ａ、２０８ｂ）とゲート酸化膜パターン２０６ａ、２０６ｂからなる各ゲート構造物の形成）。
【００５６】
次に、ゲート電極２０８（２０８ａ、２０８ｂ）を形成するために蒸着されたマスクパターンを除去する。従って、ゲート電極２０８（２０８ａ、２０８ｂ）及びスペーサ２１０（２１０ａ、２１０ｂ）を形成する工程を行うと、ポリシリコンからなるゲート電極２０８（２０８ａ、２０８ｂ）の上部面が露出される。
【００５７】
図１０を参照すると、スペーサ２１０（２１０ａ、２１０ｂ）の両側に露出している基板２００及びゲート電極２０８（２０８ａ、２０８ｂ）に対して前処理非晶質化イオン注入工程を行う。具体的には、スペーサ２１０（２１０ａ、２１０ｂ）の両側に露出している基板２００及びゲート電極２０８（２０８ａ、２０８ｂ）の表面下にゲルマニウム、キセノン、炭素、及びフッ素のうちから選択される少なくとも１つの不純物をイオン注入する。イオン注入工程を行うと、スペーサ２１０（２１０ａ、２１０ｂ）間に露出している基板２００及びゲート電極２０８（２０８ａ、２０８ｂ）の表面が非晶質化される。これによって、後続でソース／ドレイン領域を形成するための不純物注入工程を行った時、注入された不純物が側方に過度に拡散されチャネリング効果が発生することを防止することができる。
【００５８】
図１１を参照すると、基板２００上に基板２００の第１領域表面を選択的に露出させる第３イオン注入マスクパターン２１２を形成する。第３イオン注入マスクパターン２１２はフォトレジストパターンで構成することができる。
【００５９】
第３イオン注入マスクパターン２１２をイオン注入マスクとして使用して基板２００の第１領域にＮ型不純物（第１不純物）を注入する。このように、第１領域にＮ型不純物を注入すると、第１ゲート電極２０８ａの両側に露出した基板２００の表面下には第１ソース／ドレイン領域２１４が形成される。そして、第１ゲート電極２０８ａにもＮ型不純物が注入されることにより、第１ゲート電極２０８ａの仕事関数が調節され、抵抗が減少する。
次に、第３イオン注入マスクパターン２１２を除去する。
【００６０】
図１２を参照すると、基板２００上に基板２００の第２領域表面を選択的に露出させる第４イオン注入マスクパターン２１６を形成する。
【００６１】
第４イオン注入マスクパターン２１６をイオン注入マスクとして使用して基板２００の第２領域にＰ型不純物（第２不純物）を注入する。このように、第２領域にＰ型不純物を注入すると、第２ゲート電極２０８ｂの両側に露出した基板２００の表面下には第２ソース／ドレイン領域２１８が形成される。そして、第２ゲート電極２０８ｂにもＰ型不純物が注入されることにより第２ゲート電極２０８ｂの仕事関数が調節され、抵抗が減少する。本実施例では、Ｐ型不純物としてＢＦ２を使用する。
次に、第４イオン注入マスクパターン２１６を除去する。
【００６２】
図１３を参照すると、露出した基板２００、スペーサ２１０（２１０ａ、２１０ｂ）、第１及び第２ゲート電極２０８ａ、２０８ｂの表面に沿ってシリコン酸化膜２２０を形成する。シリコン酸化膜２２０は伸張ストレスを有する歪みシリコン酸化膜（以下、伸張歪みシリコン酸化膜）で形成されるか、又は圧縮ストレスを有する歪みシリコン酸化膜（以下、圧縮歪みシリコン酸化膜）で形成することができる。ここで、伸張歪みシリコン酸化膜の伸張ストレスは約０．０５〜０．３ＧＰａ／ｃｍ２程度であり得る。又、圧縮歪みシリコン酸化膜の圧縮ストレスは約−０．０５〜−０．３ＧＰａ／ｃｍ２程度であり得る。
【００６３】
より具体的には、熱的化学気相蒸着工程を通じてＯ３−ＴＥＯＳ膜を形成することにより、伸張歪みシリコン酸化膜を形成することができる。これとは異なり、プラズマ化学気相蒸着工程又は高密度プラズマ化学気相蒸着工程を通じて圧縮ストレスを有する圧縮歪みシリコン酸化膜を形成することもできる。
シリコン酸化膜２２０は、３５０℃〜５００℃の温度下で、５０Å〜３００Åの厚みに形成することが好ましい。
【００６４】
図１４を参照すると、シリコン酸化膜２２０に不活性ガス、酸素、及びオゾンガスのうちの少なくとも１つのガスを利用するプラズマ処理を行ってシリコン酸化膜２２０を不純物拡散防止膜２２２に変化（改質）させる。プラズマ処理に使用することができる不活性ガスの例としては、窒素、ヘリウム、水素、アルゴン等が挙げられる。
【００６５】
上記のように、シリコン酸化膜２２０にプラズマ処理を行うと、シリコン酸化膜２２０の膜質が緻密になり、膜内に含まれている−ＯＨ基又は−Ｈ基が減少される。従って、プラズマ処理を通じて形成された不純物拡散防止膜２２２が形成される場合は、以前のシリコン酸化膜２２０が具備された時に対してＰ型不純物が拡散するのに必要なエネルギーが高くなる。従って、Ｐ型不純物が不純物拡散防止膜を通過して基板に拡散されることを最小化することができる。
【００６６】
具体的には、シリコン酸化膜２２０を熱的化学気相蒸着方法によって形成されたＯ３−ＴＥＯＳ膜で形成する場合、Ｏ３−ＴＥＯＳ膜内には−ＯＨが多数含まれている。ところが、Ｏ３−ＴＥＯＳ膜に不活性ガスを利用するプラズマ処理を行うと、Ｏ３−ＴＥＯＳ膜内の−ＯＨ基の含量が非常に減少する。又、Ｏ３−ＴＥＯＳ膜に酸素又はオゾンを利用するプラズマ処理を行うと、前記Ｏ３−ＴＥＯＳ膜に酸素結合が強化されることにより膜質が緻密になる。
プラズマ処理は３００℃〜７００℃の温度下で１分〜５分間行うことが好ましく、プラズマ処理温度及びシリコン酸化膜２２０の厚み等によって増減することができる。
【００６７】
図１５を参照すると、不純物拡散防止膜２２２上にチャンネル領域に伸張ストレスを印加するための物質としてシリコン窒化膜２２４を形成する。従って、シリコン窒化膜２２４は伸張ストレスを有することが好ましい。
【００６８】
具体的には、シリコン窒化膜２２４の伸張ストレスは約０．８〜２ＧＰａ／ｃｍ２程度であり得る。伸張ストレスを有するシリコン窒化膜２２４は、プラズマ化学気相蒸着（ＰＥＣＶＤ）工程又は高密度プラズマ化学気相蒸着（ＨＤＰＣＶＤ）工程を通じて形成することができる。伸張ストレスを有するシリコン窒化膜２２４を形成するためには、ＣＶＤ工程時のプラズマ条件や蒸着速度条件を調節しなければならない。具体的には、ＣＶＤ工程時の基板側に加わるＤＣバイアスが低いほど、また、蒸着速度が遅いほど、形成されるシリコン窒化膜２２４の伸張ストレスが増加する。ＰＥ−ＣＶＤ工程時に使用される反応ガスの一例としては、ＳｉＨ４及びＮＨ３が挙げられる。
シリコン窒化膜２２４は、３００℃〜５００℃の温度下で１００Å〜１０００Åの厚みに形成することが好ましい。
【００６９】
シリコン窒化膜を形成するための工程でプラズマを使用する場合には、以前のプラズマ処理工程とシリコン窒化膜の形成工程をインシツ（ｉｎ−ｓｉｔｕ）で実施することができる。例えば、本実施例のようにシリコン窒化膜をＰＥＣＶＤ工程で形成する場合には、以前のプラズマ処理工程とシリコン窒化膜の蒸着工程をインシツで実施することができる。
具体的には、シリコン酸化膜を形成した以後にシリコン窒化膜を形成するための工程チャンバー内に基板をローディングさせ、シリコン窒化膜を形成する以前の前処理工程として窒素、酸素、又はオゾンを利用するプラズマ処理することにより不純物拡散防止膜を形成する。続いて、同チャンバー内でシリコン窒化膜を蒸着させる。このように、プラズマ処理工程及びシリコン窒化膜の形成工程をインシツで実施する場合、工程時間が短縮され生産性が非常に高くなる。
【００７０】
図１６を参照すると、シリコン窒化膜２２４が形成されている基板２００を急速熱処理して第１及び第２ソース／ドレイン領域２１４、２１８に形成された不純物を活性化させる。又、基板を急速熱処理することにより、シリコン窒化膜２２４の伸張ストレスがより増加し、増加した伸張ストレスによって下部の第１及び第２ゲート電極２０８ａ、２０８ｂは逆に圧縮ストレスが増加する。その結果、第１及び第２ゲート電極２０８ａ、２０８ｂの下のチャンネル領域には伸張ストレスを有する。
【００７１】
基板を熱処理する工程は、９００〜１２００℃の温度で窒素、アルゴン、及び水素のうちから選択される少なくとも１つのガス雰囲気下で行われることができる。
特に、本実施例によると、シリコン窒化膜２２４が基板２００の第１領域のみならず第２領域にも蒸着されているので、ＮＭＯＳトランジスタのチャンネル領域のみならずＰＭＯＳトランジスタのチャンネル領域まで伸張ストレスを有する。
【００７２】
本実施例によれば、第１及び第２ソース／ドレイン領域２１４、２１８の基板上には不純物拡散防止膜２２２が形成される。そのため、第１及び第２ソース／ドレイン領域２１４、２１８に形成された不純物を活性化させる段階で、第２ソース／ドレイン領域２１８にドーピングされているホウ素が上部に拡散することを防止することができる。これによって、第２ソース／ドレイン領域２１８にドーピングされているホウ素の濃度が高くなって、第２ソース／ドレイン領域２１８の抵抗が減少される。従って、本実施例の方法によって完成されるＰＭＯＳトランジスタの飽和電流が増加することになる。
【００７３】
又、第２ゲート電極２０８ｂの上部面にも不純物拡散防止膜２２２が形成される。そのため、第１及び第２ソース／ドレイン領域２１４、２１８に形成された不純物を活性化させる段階で、第２ゲート電極２０８ｂにドーピングされているホウ素が上部に拡散することを防止することができる。これにより、第２ゲート電極２０８ｂ内に含まれているホウ素の濃度が増加してゲート空乏が減少されることにより、電気的なゲート酸化膜パターンの厚みが減少する。これによって、チャンネル領域の電荷密度が増加する。従って、本実施例の方法によって完成されるＰＭＯＳトランジスタの飽和電流が増加する。
【００７４】
このように、第２ゲート電極２０８ｂ及び第２ソース／ドレイン領域２１８でホウ素の拡散が減少することにより、ＰＭＯＳトランジスタの飽和電流が増加して性能が良好になる。そのため、たとえチャンネル領域が伸張ストレスを有するシリコンで形成されるとしてもＰＭＯＳトランジスタの性能を充分に維持させることができる。
又、上記と同様にＮＭＯＳトランジスタのチャンネル領域も伸張ストレスを有するので、チャンネル領域で電子の移動度を増加させることができる。これによって、ＮＭＯＳトランジスタの性能が向上する。
【００７５】
図１７を参照すると、シリコン窒化膜２２４及び不純物拡散防止膜２２２をエッチング工程を通じて除去する。この除去はウェットエッチング工程を通じて行われることが好ましい。例えば、シリコン窒化膜２２４はリン酸を含むエッチング液を使用して除去することができる。
【００７６】
次に、基板２００、スペーサ２１０（２１０ａ、２１０ｂ）、第１及び第２ゲート電極２０８ａ、２０８ｂの表面に沿って金属膜（図示せず）を形成する。金属膜は、第１及び第２ソース／ドレイン領域２１４、２１８と第１及び第２ゲート電極２０８ａ、２０８ｂの表面に金属シリサイドパターンを形成するために蒸着される。具体的には、金属膜はコバルトを蒸着させて形成することができる。
【００７７】
金属膜を熱処理して金属膜とシリコンを互いに反応させる。これにより、第１及び第２ソース／ドレイン領域２１４、２１８と第１及び第２ゲート電極２０８ａ、２０８ｂの表面に金属シリサイドパターン２２６ａが形成される。その後、反応しない金属膜を除去する。
このように、ゲート電極及びソース／ドレインの抵抗を減少させるために金属シリサイドパターンを形成することができる。しかし、工程を単純化するために金属シリサイドパターンを形成する工程を省略しても良い。
【００７８】
上記工程を行うことにより、チャンネル領域が伸張ストレスを有するシリコンからなるＣＭＯＳトランジスタが完成される。本実施例の方法によると、チャンネル領域が伸張ストレスを有するシリコン上にＮＭＯＳ及びＰＭＯＳトランジスタを形成してもＰＭＯＳトランジスタの性能が悪くならない。又、ＰＭＯＳトランジスタが形成される領域に伸張ストレスを有するシリコンが形成されないようにするための工程が行われなくても良いので、ＣＭＯＳトランジスタを形成するのに必要な工程が非常に単純化される。
【実施例３】
【００７９】
図１８〜図２１は、本発明の第３の実施例によるＣＭＯＳトランジスタの製造方法を説明するための断面図である。以下で説明する第３の実施例によるＣＭＯＳトランジスタの製造方法は、ゲート電極上に形成されるシリコン酸化膜を不純物拡散防止膜に転換する方法を除いては第２の実施例と同じである。従って、重複される部分は簡略に説明するか省略する。
【００８０】
図１８を参照すると、まず、第２の実施例の図８〜図１２を参照して説明したことと同一の工程を行う。これにより、基板２００の第１領域には第１ゲート電極２０８ａ、スペーサ２１０ａ、及び第１ソース／ドレイン領域２１４を形成し、基板２００の第２領域には第２ゲート電極２０８ｂ、スペーサ２１０ｂ、及び第２ソース／ドレイン領域２１８を形成する。
【００８１】
その後、第１及び第２ゲート電極２０８ａ、２０８ｂ、スペーサ２１０（２１０ａ、２１０ｂ）、及び基板２００の表面上にシリコン酸化膜２２０を形成する。シリコン酸化膜２２０は、伸張ストレスを有する歪みシリコン酸化膜（以下、伸張歪みシリコン酸化膜）で形成されるか、又は圧縮ストレスを有する歪みシリコン酸化膜（以下、圧縮歪みシリコン酸化膜）で形成することができる。ここで、伸張歪みシリコン酸化膜の伸張ストレスは約０．０５〜０．３ＧＰａ／ｃｍ２程度であり得る。又、圧縮歪みシリコン酸化膜の圧縮ストレスは約−０．０５〜−０．３ＧＰａ／ｃｍ２程度であり得る。
【００８２】
より具体的には、熱的化学気相蒸着工程を通じてＯ３−ＴＥＯＳ膜を形成することにより伸張歪みシリコン酸化膜を形成することができる。これとは異なり、プラズマ化学気相蒸着工程又は高密度プラズマ化学気相蒸着工程を通じて圧縮ストレスを有する圧縮歪みシリコン酸化膜を形成することもできる。
【００８３】
図１９を参照すると、シリコン酸化膜２２０に紫外線光を照射することにより、シリコン酸化膜を改質させて不純物拡散防止膜２４０を形成する。紫外線は１００〜３００ｎｍ範囲内の波長を有することが好ましく、２００〜３００ｎｍ範囲内の波長を有することがより好ましい。
【００８４】
具体的には、シリコン酸化膜２２０に１〜５分間紫外線光を照射し、この際、基板２００は３００〜７００℃の温度になるようにすることができる。紫外線処理時間が１分以下であると膜の改質効果が減少され、５分以上であれば紫外線処理によって膜が損傷するおそれがあり、工程に所要される時間も長くなって好ましくない。
又、シリコン酸化膜２２０に紫外線光を照射する工程は、不活性ガスの雰囲気で行うことができる。不活性ガスの例としては、窒素、ヘリウム、水素、アルゴン等が挙げられる。
【００８５】
上記のように、膜表面に紫外線光を照射する場合、紫外線光のエネルギーが膜内の分子結合より高くて分子結合を切断することになる。従って、紫外線処理を行うと、シリコン酸化膜２２０内に含まれている相対的にボンディング結合が弱いＳｉ−ＯＨ結合、Ｓｉ−Ｈ結合、Ｎ−Ｈ結合が減少される。従って、紫外線処理によって形成された不純物拡散防止膜２４０は−ＯＨ基又は−Ｈ基が殆どなく、大部分Ｓｉ−Ｏ結合を有する。
【００８６】
従って、不純物拡散防止膜２４０が形成されている場合は、以前のシリコン酸化膜２２０が具備された時に対してＰ型不純物が拡散するのに必要なエネルギーが高くなる。従って、Ｐ型不純物が基板の上部側に拡散することを抑制することができる。
【００８７】
図２０を参照すると、不純物拡散防止膜２４０上にチャンネル領域に伸張ストレスを加えるための物質としてシリコン窒化膜２２４を形成する。従って、シリコン窒化膜２２４は伸張ストレスを有することが好ましい。
【００８８】
具体的に、シリコン窒化膜２２４の伸張ストレスは、約０．８〜２ＧＰａ／ｃｍ２程度であり得る。伸張ストレスを有するシリコン窒化膜２２４はＰＥＣＶＤ工程を通じて形成することができる。ＰＥ−ＣＶＤ工程時に使用される反応ガスの一例としてはＳｉＨ４及びＮＨ３等が挙げられる。
シリコン窒化膜２２４は、３００〜５００℃の温度下で１００Å〜１０００Åの厚みに形成することが好ましい。
【００８９】
図２１を参照すると、シリコン窒化膜２２４が形成されている基板２００を急速熱処理して第１及び第２ソース／ドレイン領域２１４、２１８に形成された不純物を活性化させる。又、基板２００を急速熱処理することにより、シリコン窒化膜２２４の伸張ストレスがより増加し、増加した伸張ストレスによって下部の第１及び第２ゲート電極２０８ａ、２０８ｂは逆に圧縮ストレスが増加する。その結果、第１及び第２ゲート電極２０８ａ、２０８ｂの下のチャンネル領域には伸張ストレスを有することになる。
【００９０】
特に、本実施例によると、シリコン窒化膜２２４が基板２００の第１領域のみならず第２領域にも蒸着されているので、ＮＭＯＳトランジスタのチャンネル領域のみならずＰＭＯＳトランジスタのチャンネル領域まで伸張ストレスを有することになる。
【００９１】
以後、図に示していないが、図１７を参照として説明したように、シリコン窒化膜２２４及び不純物拡散防止膜２４０をエッチング工程を通じて除去する。以後、第１及び第２ソース／ドレイン領域２１４、２１８と第１及び第２ゲート電極２０８ａ、２０８ｂの表面に金属シリサイドパターン２２６を形成することもできる。
【００９２】
本実施例の方法によれば、紫外線処理によって高い不純物拡散障壁を有する不純物拡散防止膜が形成されることにより、ＰＭＯＳトランジスタでＰ型不純物の拡散を非常に減少させることができる。これによって、工程を単純化しながらも高性能を有するＣＭＯＳトランジスタを形成することができる。
【実施例４】
【００９３】
図２２及び図２３は、本発明の第４の実施例によるＣＭＯＳトランジスタの製造方法を説明するための断面図である。以下で説明する第４の実施例によるＣＭＯＳトランジスタの製造方法は紫外線処理を行う段階が変更されることを除いては第３の実施例と同じである。従って、重複される部分は簡略に説明するか省略する。
【００９４】
まず、図１８に示すように、基板２００の第１領域には第１ゲート電極２０８ａ、スペーサ２１０ａ、及び第１ソース／ドレイン領域２１４を形成し、基板２００の第２領域には第２ゲート電極２０８ｂ、スペーサ２１０ｂ、及び第２ソース／ドレイン領域２１８を形成する。又、第１及び第２ゲート電極２０８ａ、２０８ｂ、スペーサ２１０（２１０ａ、２１０ｂ）、及び基板２００の表面上にシリコン酸化膜２２２を形成する。
【００９５】
図２２を参照すると、シリコン酸化膜２２２上にチャンネル領域に伸張ストレスを加えるための物質としてシリコン窒化膜２２４を形成する。従って、シリコン窒化膜２２４は伸張ストレスを有することが好ましい。具体的に、シリコン窒化膜２２４の伸張ストレスは約０．８乃至２ＧＰａ／ｃｍ２程度であり得る。
【００９６】
他の実施の例として、シリコン窒化膜２２４を形成する前に、第２の実施例のようにシリコン酸化膜２２２に不活性ガスを利用したプラズマ処理を行うことができる。更に他の実施の例として、シリコン窒化膜２２４を形成する前に、第３の実施例のようにシリコン酸化膜２２２を紫外線処理することができる。しかし、前述したように、シリコン酸化膜２２２にいかなる処理もしない状態にシリコン窒化膜２２４を形成することもできる。
【００９７】
図２３を参照すると、シリコン窒化膜２２４に紫外線光を照射することにより、シリコン窒化膜２２４の下部のシリコン酸化膜２２２を改質させて不純物拡散防止膜２４０を形成する。
具体的には、シリコン窒化膜２２４に１〜５分間紫外線光を照射し、この際、基板２００は３００〜７００℃の温度に加熱することができる。又、シリコン窒化膜２２４に紫外線光を照射する工程は、不活性ガスの雰囲気で行うことができる。不活性ガスの例としては、窒素、ヘリウム、水素、アルゴン等が挙げられる。
【００９８】
シリコン窒化膜２２４に紫外線処理を行うと、シリコン窒化膜２２４の下のシリコン酸化膜２２０内に含まれている−ＯＨ基又は−Ｈ基も減少される。従って、紫外線処理によって形成された不純物拡散防止膜２４０はＳｉ−Ｏ結合を有することになり、以前のシリコン酸化膜２２０に対して膜の緻密度が高い。
【００９９】
また、紫外線光を照射する紫外線処理工程でシリコン窒化膜２２４の特性も多少変化させることができる。具体的には、紫外線処理工程によってシリコン窒化膜２２４は、膜内に含まれているＳｉ−Ｎ結合以外の結合が除去されることにより、膜内に空隙（ｖａｃａｎｃｙ）が増加することになり、これによってシリコン窒化膜２２４の伸張ストレスがより増加することになる。
【０１００】
以後、図に示していないが、第３の実施例と同様にシリコン窒化膜２２４が形成されている基板２００を急速熱処理させて第１及び第２ソース／ドレイン領域２１４、２１８に形成された不純物を活性化させる工程と、シリコン窒化膜２２４及び不純物拡散防止膜２４０を除去する工程を行う。
【０１０１】
本実施例の方法によれば、紫外線処理によって高い不純物拡散障壁を有する不純物拡散防止膜が形成されることにより、ＰＭＯＳトランジスタでＰ型不純物の拡散を非常に減少させることができる。これによって、工程を単純化しながらも高性能を有するＣＭＯＳトランジスタを形成することができる。
【実施例５】
【０１０２】
図２４及び図２５は、本発明の第５の実施例によるＣＭＯＳトランジスタの製造方法を説明するための断面図である。以下で説明する第５の実施例によるＣＭＯＳトランジスタの製造方法は、ＰＭＯＳトランジスタの特性向上のための工程が追加されることを除いては第２の実施例と同じである。従って、重複される部分は簡略に説明するか省略する。
【０１０３】
まず、図８〜図１３を参照として説明したことと同一の工程を行って、図１３に示したように、基板２００の第１領域には第１ゲート電極２０８ａ、スペーサ２１０ａ、及び第１ソース／ドレイン領域２１４を形成し、基板２００の第２領域には第２ゲート電極２０８ｂ、スペーサ２１０ｂ、及び第２ソース／ドレイン領域２１８を形成する。又、第１及び第２ゲート電極２０８ａ、２０８ｂ、スペーサ２１０（２１０ａ、２１０ｂ）、及び基板２００の表面上にシリコン酸化膜２２０を形成する。
【０１０４】
以後、図１４で説明したように、シリコン酸化膜２２０をプラズマ処理することにより、不純物拡散防止膜２４０に変化（改質）させる。他の例として、シリコン酸化膜２２０を第３の実施例のように紫外線処理することにより、不純物拡散防止膜２４０に変化（改質）させることもできる。
その後、図１５で説明したことと同一の工程を行って、不純物拡散防止膜２４０上に伸張ストレスを有するシリコン窒化膜２２４を形成する。
【０１０５】
図２４を参照すると、シリコン窒化膜２２４上にフォトレジスト膜（図示せず）をコーティングする。以後、露光工程を通じてフォトレジスト膜を選択的に露光し、現像、及びベークすることにより、ＰＭＯＳトランジスタが形成されている基板２００の第２領域を選択的に露出するフォトレジストパターン２５０を形成する。
【０１０６】
フォトレジストパターン２５０をエッチングマスクとして使用してシリコン窒化膜２２４をエッチングすることによりＮＭＯＳトランジスタが形成されている基板２００の第１領域にシリコン窒化膜パターン２２４ａを形成する。シリコン窒化膜２２４をエッチングする時、下部の膜が損傷されないようにするために、シリコン窒化膜２２４はウェットエッチング工程を通じてエッチングされることが好ましい。
以後、図に示していないが、アッシング及びストリップ工程を通じてフォトレジストパターン２５０を除去する。
【０１０７】
図２５を参照すると、シリコン窒化膜パターン２２４ａが形成されている基板２００を急速熱処理して第１及び第２ソース／ドレイン領域２１４、２１８に形成された不純物を活性化させる。又、基板２００を急速熱処理することにより、シリコン窒化膜パターン２２４ａの伸張ストレスがより増加し、増加した伸張ストレスによって下部の第１ゲート電極２０８ａは逆に圧縮ストレスが増加する。その結果、第１ゲート電極２０８ａの下のチャンネル領域には伸張ストレスを有することになる。
【０１０８】
一方、第２領域にはシリコン窒化膜パターン２２４ａが形成されていないので、第２ゲート電極２０８ｂの下のチャンネル領域は伸張ストレスを有しない。従って、第２ゲート電極２０８ｂの下のチャンネル領域が伸張ストレスを有する場合に対して電子の移動度が増加し、これによって、以後工程によって完成されるＰＭＯＳトランジスタの特性がより向上される。
以後、図に示していないが、シリコン窒化膜パターン２２４ａ及び不純物拡散防止膜２４０を除去する工程を行う。
【実施例６】
【０１０９】
図２６〜図２８は、本発明の第６の実施例によるＣＭＯＳトランジスタの製造方法を説明するための断面図である。
【０１１０】
まず、図８〜図１３を参照して説明したことと同一の工程を行って、図１３に示すように、基板２００の第１領域には第１ゲート電極２０８ａ、スペーサ２１０ａ、及び第１ソース／ドレイン領域２１４を形成し、基板２００の第２領域には第２ゲート電極２０８ｂ、スペーサ２１０ｂ、及び第２ソース／ドレイン領域２１８を形成する。又、第１及び第２ゲート電極２０８ａ、２０８ｂ、スペーサ２１０（２１０ａ、２１０ｂ）、及び基板２００の表面上にシリコン酸化膜２２０を形成する。
【０１１１】
図２６を参照すると、シリコン酸化膜２２０上にチャンネル領域に伸張ストレスを加えるための物質としてシリコン窒化膜２２４を形成する。従って、シリコン窒化膜２２４は伸張ストレスを有することが好ましい。具体的に、シリコン窒化膜２２４の伸張ストレスは約０．８〜２ＧＰａ／ｃｍ２程度であり得る。
本実施例ではシリコン酸化膜２２０にいかなる処理も行わない状態でシリコン窒化膜２２４を形成する。
【０１１２】
図２７を参照すると、シリコン窒化膜２２４上にフォトレジスト膜をコーティングする。以後、露光工程を通じてフォトレジスト膜を選択的に露光し、現像及びベークすることにより、ＰＭＯＳトランジスタが形成されている基板２００の第２領域を選択的に露出するフォトレジストパターン２６０を形成する。
【０１１３】
フォトレジストパターン２６０をエッチングマスクとして使用してシリコン窒化膜２２４をエッチングすることにより、ＮＭＯＳトランジスタが形成されている基板２００の第１領域にシリコン窒化膜パターン２２４ａを形成する。シリコン窒化膜２２４をエッチングする時に下部の膜が損傷されないようにするために、シリコン窒化膜２２４はウェットエッチング工程を通じてエッチングされることが好ましい。
【０１１４】
図２８を参照すると、シリコン窒化膜パターン２２４ａ及びシリコン酸化膜２２０の表面をプラズマ処理してシリコン酸化膜２２０を不純物拡散防止膜２４０に変化（改質）させる。
又は、シリコン窒化膜パターン２２４ａ及びシリコン酸化膜２２０の表面を第３の実施例のように紫外線処理することによりシリコン酸化膜２２０を不純物拡散防止膜２４０に変化（改質）させることもできる。
【０１１５】
以後、図に示していないが、シリコン窒化膜パターン２２４ａが形成されている基板２００を急速熱処理して第１及び第２ソース／ドレイン領域２１４、２１８に形成された不純物を活性化させる。又、シリコン窒化膜パターン２２４ａ及び不純物拡散防止膜２４０を除去する工程を行う。
【０１１６】
〔比較実験〕
・実験例１
図８〜図１７を参照して説明した製造方法によって、実験例１のＣＭＯＳトランジスタを製造した。
【０１１７】
具体的には、（１００）面が露出した単結晶シリコン基板表面上にゲート絶縁膜とポリシリコン膜を順次に形成した。ポリシリコン膜を部分的にエッチングして、ＮＭＯＳトランジスタに含まれる第１ゲート電極とＰＭＯＳトランジスタに含まれる第２ゲート電極を形成した。この際、第１及び第２ゲート電極は、ゲート長が０．５〜０．６μｍで、ゲート幅が５μｍであった。
【０１１８】
第１及び第２ゲート電極両側にスペーサを形成した。以後、第１ゲート電極両側にはＮ型不純物を注入して第１ソース／ドレイン領域を形成した。そして、第２ゲート電極両側にはＰ型不純物を注入して第２ソース／ドレイン領域を形成した。第１及び第２ゲート電極、スペーサ、及び基板表面に低温酸化膜を１１０Åの厚みに形成した。以後、低温酸化膜に対してＮ２プラズマ処理を行った。
【０１１９】
以後、ＰＥＣＶＤ工程を行ってシリコン窒化膜を形成し、熱処理工程を通じてチャンネル領域のシリコン基板が伸張ストレスを有するようにした。
【０１２０】
・実験例２
図８〜図１７を参照して説明した方法で、実験例１とは多少異なるように実験例２のＣＭＯＳトランジスタを製造した。
【０１２１】
具体的には、（１００）面が露出した単結晶シリコン基板表面上にゲート絶縁膜とポリシリコン膜を順次に形成した。ポリシリコン膜を部分的にエッチングして、ＮＭＯＳトランジスタに含まれる第１ゲート電極とＰＭＯＳトランジスタに含まれる第２ゲート電極を形成した。この際、ゲート電極は、長さが０．５〜０．６μｍで、幅は５μｍであった。
【０１２２】
第１及び第２ゲート電極両側にスペーサを形成した。以後、第１ゲート電極の両側にはＮ型不純物を注入させて第１ソース／ドレイン領域を形成した。そして、第２ゲート電極の両側にはＰ型不純物を注入させて第２ソース／ドレイン領域を形成した。第１及び第２ゲート電極、スペーサ及び基板表面に低温酸化膜を１１０Åの厚みに形成した。以後、低温酸化膜に対してＨ２プラズマ処理を行った。
【０１２３】
以後、ＰＥＣＶＤ工程を行ってシリコン窒化膜を形成し、熱処理工程を通じてチャンネル領域のシリコン基板が伸張ストレスを有するようにした。
【０１２４】
・比較例１
実験例１及び２によって形成されたＣＭＯＳトランジスタの性能を比較するために、従来の方法によってＰＭＯＳトランジスタを製造した。
【０１２５】
具体的には、（１００）面が露出した単結晶シリコン基板表面上にゲート絶縁膜とポリシリコン膜を順次に形成した。ポリシリコン膜を部分的にエッチングし、ＮＭＯＳトランジスタに含まれる第１ゲート電極とＰＭＯＳトランジスタに含まれる第２ゲート電極を形成した。この際、ゲート電極は長さが０．５〜０．６μｍで、幅は５μｍであった。
【０１２６】
第１及び第２ゲート電極両側にスペーサを形成した。以後、第１ゲート電極両側にはＮ型不純物を注入させて第１ソース／ドレイン領域を形成した。そして、第２ゲート電極両側にはＰ型不純物を注入させて第２ソース／ドレイン領域を形成した。第１及び第２ゲート電極、スペーサ、及び基板表面に低温酸化膜を１１０Åの厚みに形成した。
以後、ＰＥＣＶＤ工程を行ってシリコン窒化膜を形成し、熱処理工程を通じてチャンネル領域のシリコン基板が伸張ストレスを有するようにした。
【０１２７】
《ターンオフ及び飽和電流測定１》
実験例１と比較例１の方法で製造したＰＭＯＳトランジスタに対して飽和電流とターンオフ電流のそれぞれを測定し、測定された結果を図２９のグラフに示す。図２９において、横軸は飽和電流を示し、縦軸はターンオフ電流を示す。又、「▲」は実験例１によるＰＭＯＳトランジスタで測定された電流を示し、「□」は比較例１によるＰＭＯＳトランジスタで測定された電流を示す。
ここで、各トランジスタが同じターンオフ電流を有する場合に、飽和電流が大きいほどトランジスタの性能に優れる。
【０１２８】
図２９を参照すると、実験例１の方法で製造したＰＭＯＳトランジスタと比較例１の方法で製造したＰＭＯＳトランジスタを比較する時、同じターンオフ電流を有する場合に実験例１の方法で製造したＰＭＯＳトランジスタの飽和電流が大きい。
【０１２９】
従って、比較例１の方法で製造したＰＭＯＳトランジスタに対して実験例１の方法で製造したＰＭＯＳトランジスタの性能に優れることがわかる。具体的には、実験例１の方法で製造したＰＭＯＳトランジスタは、比較例１の方法で製造したトランジスタに対してオン電流の利得率が約１１％程度高いことがわかる。
【０１３０】
《ターンオフ及び飽和電流測定２》
実験例１と比較例１の方法で製造したＮＭＯＳトランジスタに対して飽和電流とターンオフ電流のそれぞれを測定し、測定された結果を図３０のグラフに示す。図３０において、横軸は飽和電流を示し、横軸はターンオフ電流を示す。又、「▲」は実験例１によるＮＭＯＳトランジスタで測定された電流を示し、「□」は比較例１によるＮＭＯＳトランジスタで測定された電流を示す
【０１３１】
図３０を参照すると、同じターンオフ電流を有する場合に実験例１及び比較例１の方法で製造したＮＭＯＳトランジスタの飽和電流が殆ど同じであることがわかる。即ち、比較例１の方法で製造したＮＭＯＳトランジスタと実験例１の方法で製造したＮＭＯＳトランジスタは殆ど同じ性能を有する。従って、酸化膜に対してＮ２プラズマ処理を行ってもＮＭＯＳトランジスタの特性には殆ど影響を与えないことがわかる。
【０１３２】
《ターンオフ及び飽和電流測定３》
実験例２と比較例１の方法で製造したトランジスタに対して飽和電流とターンオフ電流のそれぞれを測定し、測定された結果を図３１のグラフに示す。図３１において、横軸は飽和電流を示し、縦軸はターンオフ電流を示す。又、「●」は実験例２によるトランジスタで測定された電流を示し、「□」は比較例１によるトランジスタで測定された電流を示す。
【０１３３】
図３１を参照すると、実験例２の方法で製造したトランジスタと比較例１の方法で製造したトランジスタを比較する時、同じターンオフ電流を有する場合に実験例２の方法で製造したトランジスタの飽和電流が大きい。従って、比較例１の方法で製造したトランジスタに対して実験例２の方法で製造したトランジスタの性能が優れることがわかる。具体的に、実験例２の方法で製造したトランジスタは比較例１の方法で製造したトランジスタに対して電流の利得率が約８％程度高いことがわかる。
【０１３４】
《ターンオフ及び飽和電流測定４》
実験例２と比較例１の方法で製造したＮＭＯＳトランジスタに対して飽和電流とターンオフ電流のそれぞれを測定し、測定された結果を図３２のグラフに示す。図３２において、横軸は飽和電流を示し、縦軸はターンオフ電流を示す。又、「●」は実験例２によるＮＭＯＳトランジスタで測定された電流を示し、「□」は比較例１によるＮＭＯＳトランジスタで測定された電流を示す。
【０１３５】
図３２を参照すると、同じターンオフ電流を有する場合に実験例２及び比較例１の方法で製造したＮＭＯＳトランジスタの飽和電流が殆ど同じであることがわかる。即ち、比較例１の方法で製造したＮＭＯＳトランジスタと実験例１の方法で製造したＣＭＯＳトランジスタは殆ど同じ性能を有することがわかる。
【０１３６】
尚、本発明は、上述の実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【図面の簡単な説明】
【０１３７】
【図１】本発明の第１の実施例によるＰＭＯＳトランジスタの製造方法を説明するための断面図である。
【図２】本発明の第１の実施例によるＰＭＯＳトランジスタの製造方法を説明するための断面図である。
【図３】本発明の第１の実施例によるＰＭＯＳトランジスタの製造方法を説明するための断面図である。
【図４】本発明の第１の実施例によるＰＭＯＳトランジスタの製造方法を説明するための断面図である。
【図５】本発明の第１の実施例によるＰＭＯＳトランジスタの製造方法を説明するための断面図である。
【図６】本発明の第１の実施例によるＰＭＯＳトランジスタの製造方法を説明するための断面図である。
【図７】本発明の第１の実施例によるＰＭＯＳトランジスタの製造方法を説明するための断面図である。
【図８】本発明の第２の実施例によるＣＭＯＳトランジスタの製造方法を説明するための断面図である。
【図９】本発明の第２の実施例によるＣＭＯＳトランジスタの製造方法を説明するための断面図である。
【図１０】本発明の第２の実施例によるＣＭＯＳトランジスタの製造方法を説明するための断面図である。
【図１１】本発明の第２の実施例によるＣＭＯＳトランジスタの製造方法を説明するための断面図である。
【図１２】本発明の第２の実施例によるＣＭＯＳトランジスタの製造方法を説明するための断面図である。
【図１３】本発明の第２の実施例によるＣＭＯＳトランジスタの製造方法を説明するための断面図である。
【図１４】本発明の第２の実施例によるＣＭＯＳトランジスタの製造方法を説明するための断面図である。
【図１５】本発明の第２の実施例によるＣＭＯＳトランジスタの製造方法を説明するための断面図である。
【図１６】本発明の第２の実施例によるＣＭＯＳトランジスタの製造方法を説明するための断面図である。
【図１７】本発明の第２の実施例によるＣＭＯＳトランジスタの製造方法を説明するための断面図である。
【図１８】本発明の第３の実施例によるＣＭＯＳトランジスタの製造方法を説明するための断面図である。
【図１９】本発明の第３の実施例によるＣＭＯＳトランジスタの製造方法を説明するための断面図である。
【図２０】本発明の第３の実施例によるＣＭＯＳトランジスタの製造方法を説明するための断面図である。
【図２１】本発明の第３の実施例によるＣＭＯＳトランジスタの製造方法を説明するための断面図である。
【図２２】本発明の第４の実施例によるＣＭＯＳトランジスタの製造方法を説明するための断面図である。
【図２３】本発明の第４の実施例によるＣＭＯＳトランジスタの製造方法を説明するための断面図である。
【図２４】本発明の第５の実施例によるＣＭＯＳトランジスタの製造方法を説明するための断面図である。
【図２５】本発明の第５の実施例によるＣＭＯＳトランジスタの製造方法を説明するための断面図である。
【図２６】本発明の第６の実施例によるＣＭＯＳトランジスタの製造方法を説明するための断面図である。
【図２７】本発明の第６の実施例によるＣＭＯＳトランジスタの製造方法を説明するための断面図である。
【図２８】本発明の第６の実施例によるＣＭＯＳトランジスタの製造方法を説明するための断面図である。
【図２９】実験例１と比較例１の方法で製造したＰＭＯＳトランジスタで測定された飽和電流とターンオフ電流を示すグラフである。
【図３０】実験例１と比較例１の方法で製造したＮＭＯＳトランジスタで測定された飽和電流とターンオフ電流を示すグラフである。
【図３１】実験例２と比較例１の方法で製造したＰＭＯＳトランジスタで測定された飽和電流とターンオフ電流を示すグラフである。
【図３２】実験例２と比較例１の方法で製造したＮＭＯＳトランジスタで測定された飽和電流とターンオフ電流を示すグラフである。
【符号の説明】
【０１３８】
１００、２００    基板
１０２、２０６    ゲート酸化膜
１０２ａ、２０６ａ、２０６ｂ    ゲート酸化膜パターン
１０４      ゲート電極
１０６、２１０、２１０ａ、２１０ｂ    スペーサ
１０８      ソース／ドレイン領域
１１０、２２０    シリコン酸化膜
１１２、２２２、２４０    不純物拡散防止膜
１１４、２２４    シリコン窒化膜
２０２      素子分離膜パターン
２０３      チャンネル領域
２０８ａ、２０８ｂ    （第１及び第２）ゲート電極
２１２      第３イオン注入マスクパターン
２１４      第１ソース／ドレイン領域
２１６      第４イオン注入マスクパターン
２１８      第２ソース／ドレイン領域
２２４ａ      シリコン窒化膜パターン
２２６ａ      金属シリサイドパターン
２５０、２６０    フォトレジストパターン
【図１】
2008283182.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2008283182.tif 000007
【図６】
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【図７】
2008283182.tif 000009
【図８】
2008283182.tif 000010
【図９】
2008283182.tif 000011
【図１０】
2008283182.tif 000012
【図１１】
2008283182.tif 000013
【図１２】
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【図１３】
2008283182.tif 000015
【図１４】
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【図１５】
2008283182.tif 000017
【図１６】
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【図１７】
2008283182.tif 000019
【図１８】
2008283182.tif 000020
【図１９】
2008283182.tif 000021
【図２０】
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【図２１】
2008283182.tif 000023
【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
2008283182.tif 000029
【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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