(57)【要約】      （修正有）【課題】同一のプラズマ反応室内において、少なくとも２のプラズマ処理工程を行う場合、その装置構成によりプラズマ処理の条件が制限される工程においてもより多様なプラズマ処理を行うことができるプラズマ処理装置を提供する。【解決手段】少なくとも２のプラズマ処理工程を同一のプラズマ反応室内で行う場合に、各工程においてプラズマ処理用の電力としてＣＷ交流電力またはパルス変調された交流電力を適宜選択する。これにより、装置構成によりプラズマ処理の条件が制限される工程においてもより多様なプラズマ処理を行うことができるプラズマ処理装置。【選択図】なし【特許請求の範囲】
【請求項１】
プラズマ反応室と、
前記プラズマ反応室内に設置されたカソード・アノード電極対と、
ＣＷ交流電力およびパルス変調された交流電力を切換えて前記カソード電極に供給する電力供給手段と、
を備えてなることを特徴とするプラズマ処理装置。
【請求項２】
前記プラズマ反応室内のガス圧力可変手段を備えてなることを特徴とする請求項１に記載のプラズマ処理装置。
【請求項３】
前記電力供給手段は、交流電力を出力する電力出力手段と、前記電力出力手段から出力された電力を変調する変調手段と、からなることを特徴する請求項１に記載のプラズマ処理装置。
【請求項４】
前記電力供給手段は、ＣＷ交流電力を出力するＣＷ電力出力手段と、パルス変調された交流電力を出力するパルス電力出力手段と、前記ＣＷ電力出力手段と前記パルス電力出力手段の出力を切換えて前記電力供給手段の外部に出力する切換え手段と、からなることを特徴する請求項１に記載のプラズマ処理装置。
【請求項５】
前記プラズマ反応室内には、複数のカソード・アノード電極対を備えていることを特徴とする請求項１から請求項４の何れか１項に記載のプラズマ処理装置。
【請求項６】
前記複数のカソード・アノード電極対は、１つのインピーダンス整合回路を介して１つの前記電力供給手段に接続されてなることを特徴とする請求項５に記載のプラズマ処理装置。
【請求項７】
前記カソード・アノード電極対のそれぞれは、１つのインピーダンス整合回路を介して１つの前記電力供給手段に接続されてなることを特徴とする請求項５に記載のプラズマ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマ処理装置に関するものであり、より詳しくは、同一のプラズマ反応室に対してＣＷ交流電力とパルス変調された交流電力を供給する手段を備えたプラズマ処理装置に関するものである。
【背景技術】
【０００２】
従来、半導体薄膜層を成膜するプラズマＣＶＤ装置として、複数のプラズマ反応室（チャンバとも呼ばれる、以下同じ）を直線状に連結したインライン方式、または中央に中間室を設け、その周りに複数のプラズマ反応室を配置するマルチチャンバ方式が採用されている。しかし、インライン方式では、基板搬送の動線が直線状であるため、部分的にメンテナンスの必要が生じた場合でも、装置全体を停止させなければならない。
【０００３】
一方、マルチチャンバ方式は、成膜されるべき基板が中間室を経由して各プラズマ反応室に移動させられる方式であり、それぞれのプラズマ反応室と中間室との間に気密を維持し得る可動仕切りが設けられているため、ある１つのプラズマ反応室に不都合が生じた場合でも、他のプラズマ反応室は使用可能であり、生産が全体的に停止させられるということはない。しかし、このマルチチャンバ方式の生産装置では、中間室を介した基板の動線が複数あり、中間室の機械的な構造が複雑になることは避けられない。たとえば、中間室と各プラズマ反応室との間の気密性を維持しつつ基板を移動させる機構が複雑であって高価になる。また、中間室の周りに配置されるプラズマ反応室の数が空間的に制限されるという問題もある。
【０００４】
このような問題点を鑑みて、特許文献１には、ｐ型半導体層、ｉ型結晶性シリコン系光電変換層およびｎ型半導体層が、同一のプラズマＣＶＤプラズマ反応室内で順に引続いて成膜され、かつｐ型半導体層は、プラズマ反応室内の圧力が５Ｔｏｒｒ（６６７Ｐａ）以上の条件で成膜されることを特徴とするシリコン系薄膜光電変換装置の製造方法が提案されている。この方法によれば、良好な性能および品質を有する光電変換装置を簡易な装置により低コストかつ高効率で製造できるとされている。
【０００５】
このように、プラズマＣＶＤ装置の効率的利用による装置コスト低減のため、同一プラズマ反応室内において異なった成膜工程を実施する試みがなされている。
【特許文献１】特開２０００−２５２４９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、同一のプラズマ反応室内において、少なくとも２のプラズマ処理工程を行う場合には、以下のような問題が生じる。すなわち、従来のプラズマ処理装置は一種類の交流波形を出力する電力供給手段を備えるだけであり、同一のプラズマ反応室内において、少なくとも２のプラズマ処理工程を行う場合、その装置構成を全ての工程に適したように設計することはできず、少なくとも一つの工程においては、その装置構成によりプラズマ処理の条件が制限されるといった問題がある。
【０００７】
本発明は、上記の点に鑑みてなされたものであり、少なくとも２工程のプラズマ処理工程を同一のプラズマ反応室内で行う場合に、装置構成によりプラズマ処理の条件が制限される工程においてもより多様なプラズマ処理を行うことができるプラズマ処理装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、プラズマ反応室と、前記プラズマ反応室内に設置されたカソード・アノード電極対と、ＣＷ交流電力およびパルス変調された交流電力を切換えて前記カソード電極に供給する電力供給手段と、を備えてなるプラズマ処理装置である。
【０００９】
本装置によれば、少なくとも２のプラズマ処理工程を同一のプラズマ反応室内において行う場合に、プラズマ処理用の電力としてＣＷ交流電力またはパルス変調された交流電力を適宜選択することができる。これにより、装置構成によりプラズマ処理の条件が制限される工程においてもより多様なプラズマ処理を行うことができる。
【００１０】
さらに、本発明は、前記プラズマ反応室内のガス圧力可変手段を備えてなるプラズマ処理装置である。
【００１１】
さらに、本発明は、前記電力供給手段は、交流電力を出力する電力出力手段と、前記電力出力手段から出力された電力を変調する変調手段と、からなるプラズマ処理装置である。
【００１２】
さらに、本発明は、前記電力供給手段は、ＣＷ交流電力を出力するＣＷ電力出力手段と、パルス変調された交流電力を出力するパルス電力出力手段と、前記ＣＷ電力出力手段と前記パルス電力出力手段の出力を切換えて前記電力供給手段の外部に出力する切換え手段と、からなるプラズマ処理装置である。
【００１３】
さらに、本発明は、前記プラズマ反応室内には、複数のカソード・アノード電極対を備えているプラズマ処理装置である。
【００１４】
さらに、本発明は、前記複数のカソード・アノード電極対は、１つのインピーダンス整合回路を介して１つの前記電力供給手段に接続されてなるプラズマ処理装置である。
【００１５】
さらに、本発明は、前記カソード・アノード電極対のそれぞれは、１つのインピーダンス整合回路を介して１つの前記電力供給手段に接続されてなるプラズマ処理装置である。
【発明の効果】
【００１６】
本装置によれば、同一のプラズマ反応室内で少なくとも２のプラズマ処理工程が行われる場合に、１の工程ではＣＷ交流電力を用いてプラズマ処理を行うことができ、他の工程ではパルス変調された交流電力を用いてプラズマ処理を行うことができる。これにより、装置構成によりプラズマ処理の条件が制限される工程においてもより多様なプラズマ処理を行うことができる。
【発明を実施するための最良の形態】
【００１７】
本発明の実施形態を図面を参照して説明する。図１は、本実施形態に係るプラズマ処理装置の概略断面図である。
【００１８】
図１のプラズマ処理装置は、密閉可能なプラズマ反応室１０１内に、カソード電極１０２・アノード電極１０３対が設置された平行平板型の電極構造を有するプラズマＣＶＤ法による半導体層成膜装置である。カソード電極１０２とアノード電極１０３の電極間距離は、所望の処理条件に従って決定され、数ｍｍから数十ｍｍ程度とされのが一般的である。プラズマ反応室１０１外には、カソード電極１０２に電力を供給する電力供給手段１０８と、電力供給手段１０８とカソード電極１０２・アノード電極１０３対の間のインピーダンス整合を行うインピーダンス整合回路１０５が設置されている。
【００１９】
電力供給手段１０８は、電力導入線１０６ａの一端に接続され、他端は、インピーダンス整合回路１０５に接続されている。インピーダンス整合回路１０５には電力導入線１０６ｂの一端が接続され、他端は、カソード電極１０２に接続されている。
【００２０】
電力供給手段１０８は、ＣＷ（連続波形）交流出力とパルス変調（オンオフ制御）された交流出力が可能であれば良い。例えば、図２および図３は、電力供給手段１０８の構成例を等価的に表した図である。
【００２１】
図２において、電力供給手段１０８は、電力出力手段１０８ａと変調手段１０８ｂにより構成されており、電力出力手段１０８ａから出力された交流電力が変調手段１０８ｂにより変調されて電力供給手段１０８の外部に出力される構成である。ここで、出力の切換えは、変調手段１０８ｂで変調をかけないことによりＣＷ交流をそのまま出力すること、変調手段１０８ｂによりパルス変調をかけた交流を出力することにより行われる。この構成により、交流電力を出力する電力出力手段１０８ａをＣＷ及びパル変調出力時に共用して使用され、電力供給手段１０８の構成を簡単にできる利点がある。
【００２２】
また、図３のように、電力供給手段１０８は、ＣＷ電力出力手段１０８ｃ、パルス電力出力手段１０８ｄおよびこれらの出力を切換える切換え手段１０８ｅにより構成されており、ＣＷ電力出力手段１０８ｃとパルス電力出力手段１０８ｄからの出力を切換え手段１０８ｅにより適宜選択して、電力供給手段１０８の外部に出力する構成としても良い。
【００２３】
電力供給手段１０８から出力される交流電力の周波数は、１３、５６ＭＨｚが一般的であるが、これに限られるものではなく、数ｋＨｚからＶＨＦ帯、さらにマイクロ波帯の周波数を使用しても良い。また、パルス変調時のオン時間・オフ時間は任意に設定可能であり、数μ秒から数ｍ秒程度の範囲で設定される。
【００２４】
一方、アノード電極１０３は電気的に接地されており、アノード電極１０３上には、ワーク１０７が載置される。
【００２５】
ワーク１０７は、カソード電極１０２上に載置されても良いが、プラズマ中のイオンダメージによる膜質低下を低減するためアノード電極１０３上に設置されることが一般的である。
【００２６】
プラズマ反応室１０１には、ガス導入口１１０が設けられている。ガス導入口１１０からは、希釈ガス、材料ガス、ドーピングガス等のガス１１８が導入される。
【００２７】
また、プラズマ反応室１０１には、真空ポンプ１１６と圧力調整用バルブ１１７が直列に接続され、プラズマ反応室１０１内のガス圧力が略一定に保たれる。
【００２８】
（実施形態１）
本実施形態に係るプラズマ処理装置は、ｐｉｎ構造を有する薄膜非晶質シリコン光電変換素子の半導体層を同一プラズマ反応室１０１内においてプラズマＣＶＤ法によりワーク１０７上に成膜するものである。
【００２９】
ここで、ｐ型非晶質シリコン層およびｉ型非晶質シリコン層は、パルス変調された交流電力をプラズマ処理用の電源として用いることにより成膜され（第２のプラズマ処理工程）、ｎ型非晶質シリコン層は、ＣＷ交流電力を用いて成膜される（第１のプラズマ処理工程）。
【００３０】
ｐ型非晶質シリコン層は、以下の成膜条件において成膜することができる。成膜時のプラズマ反応室１０１内の圧力は、２００Ｐａ以上３０００Ｐａであることが望ましく、本実施形態では４００Ｐａとした。また、基板２０１の下地温度は、２５０℃以下の条件とすることが望ましく、本実施形態では１８０℃とした。また、カソード電極１０２に投入されるプラズマ処理用の電力として、パルス変調された周波数１３．５６ＭＨｚの交流電力を使用した。カソード電極１０２単位面積あたりの電力密度は０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下とすることが望ましく、本実施形態では０．１Ｗ／ｃｍ2とした。パルス変調時のオン時間・オフ時間は所望の成膜速度に応じて設定可能であり、通常数μ秒から数ｍ秒程度の範囲で設定される。本実施形態では、オン時間を５０μｓ、オフ時間を１００μｓとした。
【００３１】
プラズマ反応室１０１内に導入される混合ガスは、シランガス、水素ガス、ジボランガスを含むものを使用する。シランガスに対する水素ガスの流量は、数倍から数十倍程度が望ましく、本実施形態では１０倍とした。
【００３２】
ｐ型非晶質シリコン層の厚さは、ｉ型非晶質シリコン層に十分な内部電界を与えるため２ｎｍ以上が望ましく、非活性層であるｐ型非晶質シリコン層の光吸収量を抑えｉ型非晶質シリコン層へ到達する光を増大するため、できる限り薄いことが望ましく、通常５０ｎｍ以下とされる。本実施形態では、ｐ型非晶質シリコン層の厚さを２０ｎｍとした。
【００３３】
ｐ型非晶質シリコン層の厚さは５０ｎｍ以下と非常に薄く、光吸収量を低減するためにその厚みの制御は重要である。本実施形態においては、プラズマ処理用にパルス変調された交流電力を使用し、成膜速度を低下させることにより、ｐ型非晶質シリコン層の厚みを容易に制御することができる。
【００３４】
また、ｉ型非晶質シリコン層は、以下の成膜条件において成膜することができる。成膜時のプラズマ反応室１０１内の圧力は、２００Ｐａ以上３０００Ｐａであることが望ましく、本実施形態では４００Ｐａとした。また、基板２０１の下地温度は、２５０℃以下の条件とすることが望ましく、本実施形態では１８０℃とした。また、カソード電極１０２に投入されるプラズマ処理用の電力として、パルス変調された周波数１３．５６ＭＨｚの交流電力を使用した。カソード電極１０２単位面積あたりの電力密度は０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下とすることが望ましく、本実施形態では０．１Ｗ／ｃｍ2とした。パルス変調時のオン時間・オフ時間は所望の成膜速度に応じて設定可能であり、通常数μ秒から数ｍ秒程度の範囲で設定される。本実施形態では、オン時間を５０μｓ、オフ時間を１００μｓとした。
【００３５】
プラズマ反応室１０１内に導入される混合ガスは、シランガス、水素ガスを含むものを使用する。シランガスに対する水素ガスの流量は、５倍以上２０倍以下が好ましく、良好な膜質のｉ型非晶質シリコン層を成膜することができる。本実施形態では１０倍とした。
【００３６】
ｉ型非晶質シリコン層の厚さは、光吸収量、光劣化による特性低下を考慮して、０．１μｍから０．５μｍの値に設定される。本実施形態では、ｉ型非晶質シリコン層の厚さを０．３μｍとした。
【００３７】
ここで、ｉ型非晶質シリコン層は、その成膜速度が速すぎると膜中の欠陥密度増大等の膜質低下が起こることが一般的に知られており、成膜速度の制御が重要であり、本実施形態においては、成膜速度低下のため、プラズマ処理用にパルス変調された交流電力を使用した。
【００３８】
また、ｎ型非晶質シリコン層は、以下の成膜条件において成膜することができる。成膜時のプラズマ反応室１０１内の圧力は、２００Ｐａ以上３０００Ｐａであることが望ましく、本実施形態では４００Ｐａとした。また、基板２０１の下地温度は、２５０℃以下の条件とすることが望ましく、本実施形態では１８０℃とした。また、カソード電極１０２に投入されるプラズマ処理用の電力として、周波数１３．５６ＭＨｚのＣＷ交流電力を使用した。カソード電極１０２単位面積あたりの電力密度は０．０２Ｗ／ｃｍ2以上０．５Ｗ／ｃｍ2以下とすることが望ましく、本実施形態では０．３Ｗ／ｃｍ2とした。
【００３９】
プラズマ反応室１０１内に導入される混合ガスは、シランガス、水素ガス、ホスフィンガスを含むものを使用する。シランガスに対する水素ガスの流量は、５倍以上２０倍以下が好ましく、本実施形態では１０倍とした。
【００４０】
ｎ型非晶質シリコン層の厚さは、ｉ型非晶質シリコン層に十分な内部電界を与えるため２ｎｍ以上が好ましく、非活性層であるｎ型非晶質シリコン層の光吸収量を抑えるためできる限り薄いことが好ましく、通常５０ｎｍ以下とされる。本実施形態では、ｎ型非晶質シリコン層の厚さを４０ｎｍとした。
【００４１】
以上により、薄膜非晶質シリコン光電変換素子の半導体層が成膜される。
同一のプラズマ反応室１０１内において、少なくとも２のプラズマ処理工程を実施する場合、各工程において装置構成が同一であることから、その処理条件が装置構成によりに制限される場合がある。そこで、本実施形態のように、パルス変調された交流電力とＣＷ交流電力を切換えて各プラズマ処理工程で使用することにより、多様なプラズマ処理が可能となる。
【００４２】
（実施形態２）
本実施形態に係るプラズマ処理装置は、プラズマＣＶＤ法によりワーク１０７上に薄膜を成膜するプラズマＣＶＤ工程（第１のプラズマ処理工程を含む工程）と、別のワーク１０７をエッチング処理するプラズマエッチング工程（第２のプラズマ処理工程）を同一プラズマ反応室１０１内において行うものである。
【００４３】
プラズマＣＶＤ工程は、ＣＷ交流電力を用いる第１のプラズマ処理工程を少なくとも１工程含むものであれば良く、パルス変調された交流電力を用いるプラズマＣＶＤ工程を含んでいても良い。プラズマＣＶＤ工程は、単層の膜を成膜する工程でも良く、複数層の膜を成膜する工程であっても良い。本実施形態においては、プラズマＣＶＤ工程により複数層の膜を成膜した。
【００４４】
一方、プラズマエッチング工程は、第１のプラズマ処理工程より放電開始電圧が高く、パルス変調された交流電力を用いてプラズマエッチングを行う工程である。
【００４５】
以下に本実施形態について詳述する。
プラズマＣＶＤ工程としては、例えば、材料ガスとしてＨ２ガスで希釈されたＳｉＨ４ガス、ドーピングガスとしてＢ２Ｈ６、ＰＨ３を用い、ｐｉｎ構造を有するシリコン系薄膜光電変換素子の半導体層成膜工程が挙げられる。本プラズマＣＶＤ工程に含まれる第１のプラズマ処理工程においては、プラズマ反応室１０１内の圧力は圧力調整用バルブ１１７により一定値（例えば約５００Ｐａ）に調節され、カソード電極１０２には電力供給手段１０８から出力されたＣＷ交流電力が投入される。ここで、カソード電極１０２、アノード電極１０３の電極間距離は数ｍｍから数十ｍｍ程度とされる。この電極間距離は、所望の成膜条件により決定される。この工程によって、ワーク１０７にシリコン系薄膜が成膜される。
【００４６】
一方、プラズマエッチング工程においては、ワーク１０７をして、部分的にマスキングされたシリコン基板をセットし、エッチングガスとして例えば数倍の流量のＡｒガスで希釈されたＮＦ３ガスを使用する。本工程において、プラズマ反応室１０１内の圧力は一定値（例えば約５００Ｐａ）に調節され、カソード電極１０２には電力供給手段１０８から出力されたパルス変調された交流電力が投入される。エッチングガスとしては、ＮＦ３ガス以外にＣＦ４ガス等のフッ素系エッチングガスをＡｒガス等の不活性ガスにより希釈したものを用いることができる。この工程により、マスキングされていない部分のシリコン基板表面に所望のエッチング処理を施すことができる。
【００４７】
上記プラズマＣＶＤ工程およびプラズマエッチング工程は同一プラズマ反応室１０１において実施され、両工程において、カソード電極１０２・アノード電極１０３の電極間距離は一定とし、設定ガス圧力も略同一とした。この場合、前述したｐｄ積は各工程において略一定であるが、プラズマエッチング工程で使用するＮＦ３ガス、Ａｒガスの混合ガスは、プラズマＣＶＤ工程で使用するＳｉＨ４ガス、Ｈ２ガスの混合ガスと比較して電離し難いため、プラズマエッチング工程における放電開始電圧がプラズマＣＶＤ工程の場合より大きくなる。したがって、プラズマエッチング工程において電極間に均一なプラズマを発生および維持させるためには、より大きな電圧を印加する必要がある。この工程においてＣＷ交流電力を使用した場合には、プラズマを発生および維持させる際に投入される電力量が過大となり、カソード電極１０２・アノード電極１０３の電極間以外の絶縁部分にプラズマが発生し、その部分に損傷を与える可能性がある。
【００４８】
本実施形態では、プラズマエッチング工程において、カソード電極１０２にパルス変調された交流電力を投入しているため、カソード電極１０２・アノード電極１０３間に大きな電圧を印加し均一なプラズマを容易に発生させることができ、かつ、パルスのデューティー比を調整することにより、投入電力量を小さく抑えることができる。これにより、エッチング速度を低減し、エッチング速度の制御を容易にすることができ、また、装置損傷を防止することが可能となる。
【００４９】
本発明の実施形態は、これに限られるものではなく、プラズマエッチング工程とこの工程より放電開始電圧が小さな第１のプラズマ処理工程を有するプラズマＣＶＤ工程を含んでいれば良い。通常、プラズマＣＶＤ工程で使用されるガスはプラズマエッチング工程で使用されるガスと異なるものであり、両工程における放電開始電圧に差異が生じるため、本発明のプラズマ処理方法が適用できる。また、各工程におけるプラズマ反応室１０１内の設定圧力条件が異なる場合にも、放電開始電圧の差が大きくなることが考えられ、本発明のプラズマ処理装置が有効である。
【００５０】
（実施形態３）
本実施形態に係るプラズマ処理装置は、放電開始電圧の異なる少なくとも２のプラズマＣＶＤ工程が同一のプラズマ反応室１０１内で実施されるものであり、一例として、シリコン系薄膜光電変換素子の半導体層を成膜するプラズマ処理装置を以下に記載する。
【００５１】
本実施形態が行われるプラズマ処理装置は、図１と同様である。図１のプラズマ処理装置において、アノード電極１０３上には、ワーク１０７として透明導電膜２０２が成膜された透明基板２０１が載置されている。透明基板２０１は、カソード電極１０２上に設置されていても良いが、プラズマ中のイオンダメージによる膜質低下を低減するためアノード電極１０３上に設置されることが一般的である。
【００５２】
ガス導入口１１０からは、希釈ガス、材料ガス、ドーピングガスが導入される。希釈ガスとしては水素ガスを含むガス、材料ガスとしてはシラン系ガス、メタンガス、ゲルマンガス等、ｐ型不純物ドーピングガスとしてはジボランガス等、ｎ型不純物ドーピングガスとしてはホスフィンガス等が使用される。
【００５３】
図４は、本実施形態に係るプラズマ処理装置により製造されるシリコン系薄膜光電変換素子の概略断面図である。基板２０１上に第一電極２０２が成膜され、第一電極２０２上に、第一ｐ型半導体層２１１、ｉ型非晶質シリコン系光電変換層２１２、第一ｎ型半導体層２１３が順次積層され、第一ｐｉｎ構造積層体２１４が成膜される。続いて、第二ｐ型半導体層２２１、ｉ型結晶質シリコン系光電変換層２２２および第二ｎ型半導体層２２３が順次積層され、第二ｐｉｎ構造積層体２２４が成膜される。第一ｐｉｎ構造積層体２１４および第二ｐｉｎ構造積層体２２４により二重ｐｉｎ構造積層体２３０が構成され、二重ｐｉｎ構造積層体２３０上には第二電極２０３が成膜され、シリコン系薄膜光電変換素子２０６が完成する。
【００５４】
基板２０１としては、プラズマＣＶＤ成膜プロセスにおける耐熱性および透光性を有するガラス基板、ポリイミド等の樹脂基板が一般的に使用される。本実施形態においては、基板２０１としてガラス基板を使用した。
【００５５】
第一電極２０２としては、ＳｎＯ2、ＩＴＯ、ＺｎＯなどの透明導電膜が使用される。これらは、ＣＶＤ、スパッタ、蒸着等の方法により成膜することが一般的である。本実施形態においては、第一電極２０２として、ＳｎＯ2を使用した。
【００５６】
二重ｐｉｎ構造積層体２３０は、同一のプラズマ反応室１０１内においてプラズマＣＶＤ法により成膜される。本実施形態においては、基板２０１からｐ型、ｉ型、ｎ型の半導体を順に二重に積層した二重ｐｉｎ構造とした。
【００５７】
本実施形態においては、第一ｐ型半導体層２１１をボロンドーピングしたｐ型非晶質シリコンカーバイド半導体層とし、ｉ型非晶質シリコン系光電変換層２１２をｉ型非晶質シリコン半導体層とし、第一ｎ型半導体層２１３をリンドーピングしたｎ型結晶質シリコン半導体層とした。シリコン系半導体層としては、シリコン、シリコンカーバイド、シリコンゲルマニウム等が一般的に用いられ、導電型半導体層のドーピング材料としては、ｐ型にはボロン、アルミニウム等、ｎ型にはリン等が用いられることが一般的である。
【００５８】
第二電極２０３としては、銀，アルミニウム等の金属やＳｎＯ2、ＩＴＯ、ＺｎＯなどの透明導電膜あるいはこれらを積層したものが使用される。これらは、ＣＶＤ、スパッタ、蒸着等の方法により成膜することが一般的である。本実施形態においては、第二電極２０３として、ＺｎＯと銀をこの順に積層した。
【００５９】
以下に二重ｐｉｎ構造積層体２３０の成膜方法について詳述する。
二重ｐｉｎ構造積層体２３０は、同一のプラズマ反応室１０１内においてプラズマＣＶＤ法により成膜される。
【００６０】
第一ｐ型半導体層２１１であるｐ型非晶質シリコンカーバイド半導体層は、以下の成膜条件において成膜することができる。成膜時のプラズマ反応室１０１内の圧力は、２００Ｐａ以上３０００Ｐａであることが望ましく、本実施形態では４００Ｐａとした。また、基板２０１の下地温度は、２５０℃以下の条件とすることが望ましく、本実施形態では１８０℃とした。また、カソード電極１０２に投入されるプラズマ処理用の電力として、パルス変調された周波数１３．５６ＭＨｚの交流電力を使用した。カソード電極１０２単位面積あたりの電力密度は０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下とすることが望ましく、本実施形態では０．１Ｗ／ｃｍ2とした。パルス変調時のオン時間・オフ時間は所望の成膜速度に応じて設定可能であり、通常数μ秒から数ｍ秒程度の範囲で設定される。本実施形態では、オン時間を５０μｓ、オフ時間を１００μｓとした。
【００６１】
プラズマ反応室１０１内に導入される混合ガスは、シランガス、水素ガス、メタンガスおよびジボランガスを含むものを使用する。プラズマ反応室１０１内に導入する原料ガスは、シラン系ガスと、水素ガスを含有する希釈ガスとを含むことが好ましく、さらに、メタンあるいはトリメチルジボランを含むものであれば良い。シランガスに対する水素ガスの流量は、数倍から数十倍程度が望ましく、本実施形態では１０倍とした。
【００６２】
第一ｐ型半導体層２１１の厚さは、ｉ型非晶質シリコン系光電変換層２１２に十分な内部電界を与えるため２ｎｍ以上が望ましく、非活性層である第一ｐ型半導体層２１１の光吸収量を抑えｉ型非晶質シリコン系光電変換層２１２へ到達する光を増大するため、できる限り薄いことが望ましく、通常５０ｎｍ以下とされる。本実施形態では、第一ｐ型半導体層２１１の厚さを２０ｎｍとした。
【００６３】
ｉ型非晶質シリコン系光電変換層２１２であるｉ型非晶質シリコン半導体層は、以下の成膜条件において成膜することができる。成膜時のプラズマ反応室１０１内の圧力は、２００Ｐａ以上３０００Ｐａであることが望ましく、本実施形態では４００Ｐａとした。また、基板２０１の下地温度は、２５０℃以下の条件とすることが望ましく、本実施形態では１８０℃とした。また、カソード電極１０２に投入されるプラズマ処理用の電力として、周波数１３．５６ＭＨｚのＣＷ交流電力を使用した。カソード電極１０２単位面積あたりの電力密度は０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下とすることが望ましく、本実施形態では０．１Ｗ／ｃｍ2とした。
【００６４】
プラズマ反応室１０１内に導入される混合ガスは、シランガス、水素ガスを含むものを使用する。シランガスに対する水素ガスの流量は、５倍以上２０倍以下が好ましく、良好な膜質の非晶質ｉ型光電変換層を成膜することができる。本実施形態では１０倍とした。
【００６５】
ｉ型非晶質シリコン系光電変換層２１２の厚さは、光吸収量、光劣化による特性低下を考慮して、０．１μｍから０．５μｍの値に設定される。本実施形態では、ｉ型非晶質シリコン系光電変換層２１２の厚さを０．３μｍとした。
【００６６】
ここで、ｉ型非晶質シリコン系光電変換層２１２は、その成膜速度が速すぎると膜中の欠陥密度増大等の膜質低下が起こることが一般的に知られており、成膜速度の制御が重要である。本実施形態において、厚さ設定の関係から膜質向上が必要な場合には、成膜速度低下のため、プラズマ処理用にパルス変調された交流電力を使用しても良い。
【００６７】
第一ｎ型半導体層２１３であるｎ型結晶質シリコン半導体層は、以下の成膜条件において成膜することができる。成膜時のプラズマ反応室１０１内の圧力は、２４０Ｐａ以上３６００Ｐａ以下であることが望ましく、本実施形態では２０００Ｐａとした。また、基板２０１の下地温度は、２５０℃以下の条件とすることが望ましく、本実施形態では１８０℃とした。また、カソード電極１０２に投入されるプラズマ処理用の電力として、周波数１３．５６ＭＨｚのＣＷ交流電力を使用した。カソード電極１０２単位面積あたりの電力密度は０．０２Ｗ／ｃｍ2以上０．５Ｗ／ｃｍ2以下とすることが望ましく、本実施形態では０．３Ｗ／ｃｍ2とした。
【００６８】
プラズマ反応室１０１内に導入される混合ガスは、シランガス、水素ガス、ホスフィンガスを含むものを使用する。シランガスに対する水素ガスの流量は、３０倍から数１００倍程度が望ましく、本実施形態では１００倍とした。
【００６９】
第一ｎ型半導体層２１３の厚さは、ｉ型非晶質シリコン系光電変換層２１２に十分な内部電界を与えるため２ｎｍ以上が好ましく、非活性層である第一ｎ型半導体層２１３の光吸収量を抑えるためできる限り薄いことが好ましく、通常５０ｎｍ以下とされる。本実施形態では、第一ｎ型半導体層２１３の厚さを４０ｎｍとした。
【００７０】
以上により、第一ｐｉｎ構造積層体２１４が成膜される。
次に、第二ｐｉｎ構造積層体２２４の成膜方法について説明する。
【００７１】
第二ｐ型半導体層２２１であるｐ型結晶質シリコン半導体層は、以下の成膜条件において成膜することができる。成膜時のプラズマ反応室１０１内の圧力は、２４０Ｐａ以上３６００Ｐａ以下であることが望ましく、本実施形態では２０００Ｐａとした。また、基板２０１の下地温度は、２５０℃以下の条件とすることが望ましく、本実施形態では１８０℃とした。また、カソード電極１０２に投入されるプラズマ処理用の電力として、周波数１３．５６ＭＨｚのＣＷ交流電力を使用した。カソード電極１０２単位面積あたりの電力密度は０．０２Ｗ／ｃｍ2以上０．５Ｗ／ｃｍ2以下とすることが望ましく、本実施形態では０．３Ｗ／ｃｍ2とした。
【００７２】
プラズマ反応室１０１内に導入される混合ガスは、シランガス、水素ガス、ジボランガスを含むものを使用する。シランガスに対する水素ガスの流量は、３０倍から数１００倍程度が望ましく、本実施形態では１００倍とした。
【００７３】
第二ｐ型半導体層２２１の厚さは、ｉ型結晶質シリコン系光電変換層２２２に十分な内部電界を与えるため２ｎｍ以上が好ましく、非活性層である第二ｐ型半導体層２２１の光吸収量を抑えｉ型結晶質シリコン系光電変換層２２２へ到達する光を増大するため、できる限り薄いことが望ましく、通常５０ｎｍ以下とされる。本実施形態では、第二ｐ型半導体層２２１の厚さを４０ｎｍとした。
【００７４】
第二ｐ型半導体層２２１は、非晶質および結晶質のシリコンカーバイドまたは非晶質のシリコンゲルマニウムなどの合金材料からなる層で成膜されていてもよい。また、第二ｐ型半導体層２２１は、異なる複数の薄膜を積層したものでも良い。
【００７５】
ｉ型結晶質シリコン系光電変換層２２２は、以下の成膜条件において成膜することができる。成膜時のプラズマ反応室１０１内の圧力は、２４０Ｐａ以上３６００Ｐａ以下であることが望ましく、本実施形態では２０００Ｐａとした。また、基板２０１の下地温度は、２５０℃以下の条件とすることが望ましく、本実施形態では１８０℃とした。また、カソード電極１０２に投入されるプラズマ処理用の電力として、周波数１３．５６ＭＨｚのＣＷ交流電力を使用した。カソード電極１０２単位面積あたりの電力密度は０．０２Ｗ／ｃｍ2以上０．５Ｗ／ｃｍ2以下とすることが望ましく、本実施形態では０．３Ｗ／ｃｍ2とした。
【００７６】
プラズマ反応室１０１内に導入される混合ガスは、シランガス、水素ガスを含むものを使用する。シランガスに対する水素ガスの流量は、３０倍から１００倍程度が望ましく、本実施形態では１００倍とした。
【００７７】
ｉ型結晶質シリコン系光電変換層２２２の厚さは、光電変換層として十分な光吸収量を確保するため０．５μｍ以上が好ましく、１μｍ以上がより好ましい。また、ｉ型結晶質シリコン系光電変換層２２２の厚さは、装置の生産性を確保することが必要であるため２０μｍ以下が好ましく１５μｍ以下がより好ましい。本実施形態では、ｉ型結晶質シリコン系光電変換層２２２の厚さを２μｍとした。
【００７８】
なお、本実施形態において、ｉ型結晶質シリコン系光電変換層２２２として良質な膜をより高い成膜速度で成膜する必要があることから、プラズマ処理装置の構成を本工程の成膜条件に最も適したように設定した。具体的には、カソード電極１０２・アノード電極１０３の電極間距離を１５ｍｍとし、他の全ての工程において同一の構成とした。
【００７９】
このようにして、ラマン分光法により測定される４８０ｎｍ-1におけるピークに対する５２０ｎｍ-1におけるピークのピーク強度比Ｉ520／Ｉ480が５以上１０以下である十分な結晶化率を有するｉ型結晶質シリコン系光電変換層２２２が得られる。また、ｉ型結晶質シリコン系光電変換層２２２として、ｉ型結晶質シリコン薄膜または微量の不純物を含む弱ｐ型もしくは弱ｎ型で、光電変換機能を十分に備えている結晶質シリコン薄膜が用いられてもよい。さらに、ｉ型結晶質シリコン系光電変換層２２２は、上記結晶質シリコン薄膜に限定されず、合金材料であるシリコンカーバイドまたはシリコンゲルマニウムなどの薄膜が用いられてもよい。
【００８０】
第二ｎ型半導体層２２３であるｎ型結晶質シリコン半導体層は、以下の成膜条件において成膜することができる。成膜時のプラズマ反応室１０１内の圧力は、２４０Ｐａ以上３６００Ｐａ以下であることが望ましく、本実施形態では２０００Ｐａとした。また、基板２０１の下地温度は、２５０℃以下の条件とすることが望ましく、本実施形態では１８０℃とした。また、カソード電極１０２に投入されるプラズマ処理用の電力として、周波数１３．５６ＭＨｚのＣＷ交流電力を使用した。カソード電極１０２単位面積あたりの電力密度は０．０２Ｗ／ｃｍ2以上０．５Ｗ／ｃｍ2以下とすることが望ましく、本実施形態では０．３Ｗ／ｃｍ2とした。
【００８１】
プラズマ反応室１０１内に導入される混合ガスは、シランガス、水素ガス、ホスフィンガスを含むものを使用する。シランガスに対する水素ガスの流量は、３０倍から数１００倍程度が望ましく、本実施形態では１００倍とした。
【００８２】
第二ｎ型半導体層２２３の厚さは、ｉ型結晶質シリコン系光電変換層２２２に十分な内部電界を与えるため２ｎｍ以上が好ましく、非活性層である第二ｎ型半導体層２２３の光吸収量を抑えるためできる限り薄いことが好ましく、通常５０ｎｍ以下とされる。本実施形態では、第二ｎ型半導体層２２３の厚さを４０ｎｍとした。
【００８３】
第二のｎ型半導体層２２３は、結晶質のシリコンカーバイドまたはシリコンゲルマニウムなどの合金材料で成膜されていてもよい。
【００８４】
以上のようにして、第一ｐｉｎ構造積層体２１４および第二ｐｉｎ構造積層体２２４を同一のプラズマ反応室１０１内において連続して成膜する。
【００８５】
この後、ＺｎＯなどの導電膜とアルミニウム、銀などの金属膜をスパッタ法や蒸着法などにより成膜し第二電極２０３を成膜することにより、シリコン系薄膜光電変換素子２０６を製造することができる。
【００８６】
本実施形態において、第一ｐ型半導体層２１１であるｐ型非晶質シリコンカーバイド半導体層の成膜工程ではプラズマ処理用の電源としてパルス変調された交流電力を用い（第２のプラズマ処理工程）、ｉ型結晶質シリコン系光電変換層２２２の成膜工程（第１のプラズマ処理工程）においては、パルス変調された交流電力を用いた。
【００８７】
このｉ型結晶質シリコン系光電変換層２２２の成膜工程において、成膜される膜の結晶化率、結晶粒径等の膜質を所望のものに維持するためには、カソード電極１０２・アノード電極１０３間距離等の装置構成を本工程に適したように設定する必要がある。例えば、ｉ型結晶質シリコン系光電変換層２２２の成膜工程においては、非晶質シリコン系半層体層（例えば非晶質シリコンカーバイド半導体層）を成膜する場合より、カソード電極１０２・アノード電極１０３間距離を狭くし、プラズマ反応室１０１内の圧力を高く設定することが一般的である。
【００８８】
このように、ｉ型結晶質シリコン系光電変換層２２２の成膜工程に適したように設定された装置の同一プラズマ反応室１０１内において、第一ｐ型半導体層２１１であるｐ型非晶質シリコンカーバイド半導体層を成膜する場合、成膜条件（特にプラズマ反応室１０１内の設定圧力）が異なるためｉ型結晶質シリコン系光電変換層２２２の成膜工程の場合より放電開始電圧が高くなる。
【００８９】
したがって、放電開始電圧が相対的に高い第一ｐ型半導体層２１１であるｐ型非晶質シリコンカーバイド半導体層の成膜工程において、均一なプラズマを発生および維持させるためには、より大きな投入電力を投入する必要があり、投入電力を大きくすると、プラズマ処理速度が大きくなり、成膜速度が速くなる。第一ｐ型半導体層２１１であるｐ型非晶質シリコンカーバイド半導体層は、その厚みが５０ｎｍ以下と非常に薄く、その厚みの制御を行うためには成膜速度を低下させる必要がある。
【００９０】
そこで、本実施形態では、第一ｐ型半導体層２１１であるｐ型非晶質シリコンカーバイド半導体層を成膜する工程において、プラズマ処理用の電源としてパルス変調された交流電力を使用した。これより、成膜速度の低下と均一なプラズマの発生および維持を両立することができる。すなわち、パルス変調された交流電力を用いることにより、投入電力量を抑えて成膜速度を低減させ、かつ瞬時の投入電力および電圧を大きくでき、電極間に均一なプラズマを発生および維持させることが可能となる。
【００９１】
（実施形態４）
本実施形態のプラズマ処理装置は、プラズマ反応室１０１内のアノード電極１０３に基板２０１をセットし、基板２０１上に二重ｐｉｎ構造積層体２３０を成膜するプラズマＣＶＤ工程を実施した後に、この二重ｐｉｎ構造積層体２３０が成膜された基板２０１をプラズマ反応室１０１から取り出し、プラズマ反応室１０１内のカソード電極１０２・アノード電極１０３およびプラズマ反応室１０１内面壁の残留膜をエッチングするプラズマエッチング工程をこの順に行うものである。
【００９２】
プラズマＣＶＤ工程は、ＣＷ交流電力を用いて結晶質シリコン系光電変換層を成膜する第１のプラズマ処理工程を含む。また、プラズマエッチング工程は、第１のプラズマ処理工程より放電開始電圧が高く、パルス変調された交流電力を用いてプラズマエッチングを行う工程であり、プラズマＣＶＤ工程においてプラズマ反応室１０１内のカソード電極１０２・アノード電極１０３およびプラズマ反応室１０１内面壁に付着したシリコン系半導体膜をエッチングするものである。
【００９３】
本実施形態のように、プラズマＣＶＤ工程は、ＣＷ交流電力を用いる第１のプラズマ処理工程を少なくとも含んでいれば良く、パルス変調された交流電力を用いる成膜工程を含んでいても構わない。また、プラズマエッチング工程は、第１のプラズマ処理工程より放電開始電圧が高く、パルス変調された交流電力を用いてプラズマエッチングを実施する工程であれば良い。
【００９４】
本実施形態について以下に詳述する。
本実施形態のプラズマ処理装置の構成は、図１と同様である。
【００９５】
基板２０１上には、実施形態３と同様の条件により二重ｐｉｎ構造積層体２３０が形成される。
【００９６】
二重ｐｉｎ構造積層体２３０を成膜するプラズマＣＶＤ工程を複数回実施した後、プラズマ反応室１０１内のカソード電極１０２・アノード電極１０３およびプラズマ反応室１０１内面壁の残留膜をエッチングするプラズマエッチング工程を行うことにより、装置のクリーニングを行うことができる。プラズマエッチング工程の条件は、実施形態２のプラズマエッチング工程と同条件とすることができる。
【００９７】
一般的に、良質な結晶質シリコン系薄膜層の成膜条件および装置構成は、その設定範囲が狭く制限されるため、その条件に適したように装置構成が設計される。
【００９８】
本実施形態のように、結晶質シリコン系薄膜層をＣＷ交流電力を用いて成膜する第１のプラズマ処理工程がプラズマＣＶＤ工程に含まれている場合には、電極間距離等の装置構成がその工程に適したように設定されている。この装置において、第２のプラズマ処理工程であるプラズマエッチング工程を行う場合、使用ガスが電離し難いため放電開始電圧が大きくなる。本実施形態においては、プラズマエッチング工程において、カソード電極１０２にパルス変調された交流電力を投入しているため、電極間に大きな電圧を印加し電極間に均一なプラズマを発生および維持させ、かつ、投入電力量を小さく抑えることができる。また、この方法により、電極間以外の部分にプラズマが発生した場合であっても、装置の絶縁部分に損傷を与える可能性を低減することができる。
【００９９】
（実施形態５）
本実施形態のプラズマ処理装置について以下に説明する。
【０１００】
本実施形態のプラズマ処理装置は、図１に示した構成と同様である。
本実施形態は、実施形態２のプラズマエッチング工程を実施した後、基板２０１をセットし、二重ｐｉｎ構造積層体２３０を成膜する実施形態４のプラズマＣＶＤ工程を実施し、基板２０１を取出す工程を繰り返し行うものである。
【０１０１】
プラズマエッチング工程は、第一ｐｉｎ構造積層体２１４を成膜する前に実施され、カソード電極１０２・アノード電極１０３およびプラズマ反応室１０１内壁に付着した半導体膜が最表面層からエッチングされる。二重ｐｉｎ構造積層体２３０を再現性良く成膜するためには、その成膜開始の時点においてプラズマ反応室１０１内の環境が略同一であることが好ましく、また、プラズマの安定および不純物の混入防止のためには、カソード電極１０２・アノード電極１０３およびプラズマ反応室１０１内壁に一定の膜表面を有する膜が成膜されていることが望ましく、その残留膜最表面には、ｉ型半導体層が露出していることがさらに望ましい。
【０１０２】
この工程により、良好な品質を有する二重ｐｉｎ構造積層体２３０を同一プラズマ反応室１０１内で繰返し成膜することができる。
【０１０３】
当該プラズマエッチング工程において、カソード電極１０２・アノード電極１０３およびプラズマ反応室１０１内壁にそれ以前に成膜された残留膜をエッチングしてｉ型半導体層を表面に露出させるためには、エッチング厚さの制御が重要であり、エッチング速度を低下させる必要がある。
【０１０４】
本実施形態のプラズマ処理装置のカソード電極１０２・アノード電極１０３間距離は、ｉ型結晶性シリコン系光電変換層を成膜するプラズマＣＶＤ工程に適するように設計されている。このため、不活性ガスとフッ素系エッチングガスの混合ガスを用いるプラズマエッチング工程においては、エッチングガスが電圧印加により電離し難いため、プラズマの発生により高い印加電圧を必要とする。
【０１０５】
プラズマエッチング工程においては、実施形態２と同様にプラズマ発生用にパルス変調された交流電力を使用する。これにより、電極間に均一なプラズマを発生および維持する目的で高電圧を印加した場合においても、投入される電力量を低減でき、エッチング速度を低減することができる。また、パルスのデューティー比を調整することにより、投入電力量を調節することができ、エッチング厚さの制御が容易となる。
【０１０６】
（実施形態６）
本実施形態に係るプラズマ処理装置を図面を参照して説明する。図５は、本実施形態に係るプラズマ処理装置の概略図であり、プラズマ反応室１０１内に複数のアノード電極１０３・カソード電極１０２対を有している。複数のアノード電極１０３・カソード電極１０２対は一つのインピーダンス整合回路１０５を介して電力供給手段１０８に接続されている。
【０１０７】
この構造の場合、複数のアノード電極１０３・カソード電極１０２対にグロー放電プラズマを同時に発生させることが難しくなる。すなわち、複数の電極対のうちの一部にグロー放電プラズマが発生してしまうと、その電極間のインピーダンスが小さくなり、他の電極間に供給される電力が小さくなり、それらの電極間にプラズマが発生しないといった問題が生じる。
【０１０８】
ここで、各電極対間により大きな電圧を同時に印加することにより、各電極間にプラズマを発生させる確率を向上させることができるが、各電極対間に大きな電圧を印加すると、そのプラズマ処理速度が大きくなってしまう。すなわち、プラズマ処理速度を低下させることが必要な工程において上記事項が問題となる。
【０１０９】
本実施形態では、電力供給手段１０８からカソード電極１０２に、パルス変調された交流電力を供給することができるため、各電極対間に大きな電圧を印加した場合でも、プラズマ処理速度を大きくすることなく、電極間に均一なプラズマを発生および維持させることができる。
【０１１０】
（実施形態７）
本実施形態に係るプラズマ処理装置を図面を参照して説明する。図６は、本実施形態に係るプラズマ処理装置の概略図であり、プラズマ反応室１０１内に複数のアノード電極１０３・カソード電極１０２対を有している。それぞれのアノード電極１０３・カソード電極１０２対は、インピーダンス整合回路１０５を介して電力供給手段１０８に接続されている。
【０１１１】
この構造の場合、アノード電極１０３・カソード電極１０２対と電力供給手段１０８のインピーダンス整合をそれぞれ個別に行うことができ、アノード電極１０３・カソード電極１０２が大面積である場合でも、各電極間に、均一なプラズマを発生および維持させることが容易となる。
【図面の簡単な説明】
【０１１２】
【図１】本発明の実施形態１から実施形態５に係るプラズマ処理装置の概略断面図である。
【図２】本発明のプラズマ処理装置の電力供給手段を等価的に示した概略図である。
【図３】本発明のプラズマ処理装置の電力供給手段を等価的に示した概略図である。
【図４】本発明の実施形態３から実施形態５に係るシリコン系薄膜光電変換素子の概略断面図である。
【図５】本発明の実施形態６に係るプラズマ処理装置の概略断面図である。
【図６】本発明の実施形態７に係るプラズマ処理装置の概略断面図である。
【符号の説明】
【０１１３】
１０１  プラズマ反応室
１０２  カソード電極
１０３  アノード電極
１０５  インピーダンス整合回路
１０７  ワーク
１０８  電力供給手段
１０８ａ  電力出力手段
１０８ｂ  変調手段
１０８ｃ  ＣＷ電力出力手段
１０８ｄ  パルス電力出力手段
１０８ｅ  切換え手段
２０１  基板
２０６  シリコン系薄膜光電変換素子
２１１  第一ｐ型半導体層
２１２  ｉ型非晶質シリコン系光電変換層
２１３  第一ｎ型半導体層
２１４  第一ｐｉｎ構造積層体
２２１  第二ｐ型半導体層
２２２  ｉ型結晶質シリコン系光電変換層
２２３  第二ｎ型半導体層
２２４  第二ｐｉｎ構造積層体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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