(57)【要約】【課題】タイミング特性、配線性、素子面積に影響を与えることなく異なる電源領域に跨ってセル間の配線が容易に可能な半導体装置を提供する。【解決手段】電源電圧ＶDD−Ａが供給される電源領域Ａ内に設けられ、電源電圧ＶDD−Ａを供給されて動作し信号を出力するセル１０１と、電源電圧ＶDD−Dが供給される電源領域Ｄ内に設けられ電源電圧ＶDD−Ａを供給されて動作しセル１０１から出力された信号を与えられて出力する中継セル１１１〜１１３と、電源領域Ａ内に設けられ電源電圧ＶDD−Ａを供給されて動作し中継セル１１３から出力された信号を受信するセル１０２とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の電源電圧が供給される第１の電源領域内に設けられ、前記第１の電源電圧を供給されて動作し、信号を出力する第１のセルと、
第２の電源電圧が供給される第２の電源領域内に設けられ、前記第１の電源電圧を供給されて動作し、前記第１のセルから出力された前記信号を与えられて出力する少なくとも１段の中継セルと、
前記第１の電源領域内に設けられ、前記第１の電源電圧を供給されて動作し、前記中継セルから出力された前記信号を受信する第２のセルと、
を備えることを特徴とする半導体装置。
【請求項２】
前記中継セルは、前記第２の電源領域内において、前記第２の電源電圧が印加される第２の電源線と、接地電圧が印加される接地線との間のセル領域に配置されており、
前記セル領域内に、前記第１の電源電圧が印加される第１の電源線を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１のセルから前記中継セルへ前記信号を転送する第１の信号線が、前記第１の電源電圧が印加された１対の第３の電源線により所定間隔を空けて両側を挟まれるように並行に配置されており、
前記中継セルから前記第２のセルへ前記信号を転送する第２の信号線が、前記第１の電源電圧が印加された１対の第４の電源線により所定間隔を空けて両側を挟まれるように並行に配置されていることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記中継セルは、前記第２の電源領域内において、前記第１の電源電圧が印加されたウエルに形成された素子を有し、
前記ウエルは、前記第１の電源電圧と異なる電圧が印加された領域との間に、電気的に分離された分離領域を有することを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記第１の電源領域に前記第１の電源電圧が供給されている間、前記第２の電源領域に前前記第２の電源電圧が供給されない期間が存在することを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
半導体装置では、微細化が進むにつれサブスレッシュホールド・リーク電流やゲート・リーク電流が増大し、これらの電流により消費される電力が全体に占める割合も増大している。
【０００３】
携帯機器用半導体装置では、その用途ゆえに低消費電力が要求される。しかしその一方で、高機能化に対応するため非常に高いパフォーマンスも要求されている。従って、低消費電力化とハイパフォーマンスという相反する要求を同時に満たさなければならない。
【０００４】
現状では、ハイパフォーマンスでありながら低消費電力を実現するために、機能ブロックごとに異なる電源電圧を供給するなど様々な工夫が行われている。また、機能ブロックの能力を最大限に必要としない場合は電源電圧を下げたり、機能ブロックの能力を全く必要としない場合は電源の供給を遮断することによりリーク電流を低減している。
【０００５】
例えば、４つの電源領域Ａ、Ｂ、Ｃ、Ｄが設けられており、電源領域Ａには１．２Ｖの電源電圧が常に供給され、電源領域Ｂには１．０Ｖの電源電圧が常に供給されているものとする。電源領域Ｃには、動作モードに応じて１．２Ｖ／１．０Ｖ／０Ｖのいずれかの電源電圧が供給され、電源領域Ｄには、動作モードに応じて１．２Ｖ／０Ｖのいずれかの電源電圧が供給され、また動作不要な場合には電源が遮断されるものとする。
【０００６】
このような装置において、電源領域Ａに配置されたセルＸとセルＹとを配線する際に、両者間の距離が長く途中経路に中継セルが必要な場合がある。しかし、セルＸとセルＹとの間に、異なる電源領域Ｄが存在する場合、この電源領域Ｄ内に中継セルを配置することはできない。
【０００７】
何故なら、電源領域Ｄが電源遮断時である場合、中継セルが動作しなくなり、セルＹが受け取る信号のレベルが不定になるからである。そこで、電源領域Ｄを迂回するように、長い距離に渡って中継セルを配置せざるを得なくなるが、信号のタイミング制約を満たすことができない場合がある。
【０００８】
タイミング制約を満たすよう迂回を回避するためには、セルＸとセルＹとの間に存在する電源領域Ｄを二つに分割して両者を短距離で接続する経路を確保するか、あるいは送信側のセルＸの駆動能力を高くして中継セルの必要性を排除する以外になかった。
【０００９】
しかし、電源領域Ｄを分割すると、電源領域Ｄにおけるセルのタイミング特性や配線性に重大な影響を与えることになる。また、送信側のセルＸを駆動能力の高いセルにした場合であっても、信号経路の配置や長さによっては完全に中継セルを不要とできない場合があった。
【００１０】
さらには、電源領域Ｄ内を中継セルが通過する場合には、クロストークが生じないように配慮する必要があり、中継セルの配線経路の両隣を配線禁止領域にする等の措置が必要となる。この結果、素子面積の増加を招いていた。
【００１１】
以下に、従来の複数電源を用いるスタンダードセルに関する技術を開示した文献名を以下に記載する。
【特許文献１】特開２００４−２２８７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、タイミング特性や配線性、素子面積に影響を与えることなくセル間の配線が可能である半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の一態様による半導体装置は、第１の電源電圧が供給される第１の電源領域内に設けられ、前記第１の電源電圧を供給されて動作し、信号を出力する第１のセルと、第２の電源電圧が供給される第２の電源領域内に設けられ、前記第１の電源電圧を供給されて動作し、前記第１のセルから出力された前記信号を与えられて出力する少なくとも１段の中継セルと、前記第１の電源領域内に設けられ、前記第１の電源電圧を供給されて動作し、前記中継セルから出力された前記信号を受信する第２のセルとを備えることを特徴とする。
【発明の効果】
【００１４】
本発明の半導体装置によれば、タイミング特性や配線性、素子面積に影響を与えることなくセル間の配線を容易に行うことが可能である。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態による半導体装置について、図面を参照して説明する。
【００１６】
（１）実施の形態１
本発明の実施の形態１による半導体装置は、図１に示された構成を備えている。
【００１７】
４つの電源領域Ａ、Ｂ、Ｃ、Ｄが設けられており、電源領域Ａには電源遮断が行われることなく常時１．２Ｖの電源電圧ＶDD−Ａが供給される。電源領域Ｂには、１．０Ｖの電源電圧ＶDD−Ｂが常に供給される。電源領域Ｃには、動作モードに応じて１．２Ｖ／１．０Ｖ／０Ｖのいずれかの電源電圧ＶDD−Ｃが供給される。電源領域Ｄには、動作モードに応じて１．２Ｖ／０Ｖのいずれかの電源電圧ＶDD−Ｄが供給され、また動作不要な場合は電源遮断が行われるものとする。また、接地電圧ＶSSは全ての領域Ａ〜Ｄにおいて同一であるとする。
【００１８】
電源領域Ａにスタンダードセル１０１、１０２が配置されており、スタンダードセル１０１からスタンダードセル１０２へ信号が出力される。両者の間には、電源遮断が行われる電源領域Ｄが配置されている。
【００１９】
スタンダードセル１０１からスタンダードセル１０２への信号経路には、３つの中継セル、具体的にはバッファ１１１、１１２、１１３が配置され、信号線１２１によって直列に接続されている。そして、バッファ１１１、１１２、１１３には、電源領域Ａにおける電源電圧ＶDD−Ａが印加される電源電圧端子１３１から電源線１３２を介して、それぞれ電源電圧ＶDD−Ａが供給される。
【００２０】
これにより、スタンダードセル１０１から１０２への経路を、電源遮断のある電源領域Ｄを迂回することなく最短距離で接続することができるので、タイミング特性や配線性に影響を与えることがない。また、電源領域Ｄを分割する必要がないので電源領域Ｄ内の配線性や素子面積にも影響を及ぼすことがない。
【００２１】
図２に、本実施の形態１による半導体装置における、バッファ１１１、１１２、１１３が有する素子のレイアウトを示す。
【００２２】
図中水平方向に沿って、電源領域Ｄにおける電源電圧ＶDD−Ｄが印加される電源線ＶDD−Ｄ１と、接地電圧ＶSSが印加される接地線ＶSS１とが配置され、その間の領域に、縦方向に沿って１つのＰチャネル型ＭＯＳＦＥＴ  Ｐ１及びＮチャネル型ＭＯＳＦＥＴ  Ｎ１から成るインバータＩＮ１が形成され、その横に同様に１つのＰチャネル型ＭＯＳＦＥＴ  Ｐ２及びＮチャネル型ＭＯＳＦＥＴ  Ｎ２から成るインバータＩＮ２が形成されている。
【００２３】
２段のインバータＩＮ１、ＩＮ２のそれぞれのＰチャネル型ＭＯＳＦＥＴ  Ｐ１、Ｐ２のソース領域ＰＳ１、ＰＳ２は、電源領域Ａにおける電源電圧ＶDD−Ａが供給される電源線ＶDD−Ａ１に接続されており、それぞれのドレイン領域ＰＤ１、ＰＤ２は対応するＮチャネル型ＭＯＳＦＥＴ  Ｎ１、Ｎ２のドレイン領域ＮＤ１、ＮＤ２に接続されている。Ｎチャネル型ＭＯＳＦＥＴ  Ｎ１、Ｎ２のソース領域ＮＳ１、ＮＳ２は接地線ＶSS１に接続されている。
【００２４】
図中左側に配置された前段のインバータＩＮ１におけるＰチャネル型ＭＯＳＦＥＴ  Ｐ１のドレイン領域ＰＤ１及びＮチャネル型ＭＯＳＦＥＴ  Ｎ１のドレイン領域ＮＤ１は、入力端子Ａに接続されている。右側に配置された後段のインバータＩＮ２におけるＰチャネル型ＭＯＳＦＥＴ  Ｐ２のドレイン領域ＰＤ２及びＮチャネル型ＭＯＳＦＥＴ  ＮＤ２のドレイン領域ＮＤ２は出力端子Ｚに接続されている。
【００２５】
このように本実施の形態１による半導体装置では、電源領域Ａにおけるスタンダードセル１０１、１０２を接続する際に、その途中の経路に存在する電源領域Ｄ内において、電源領域Ｄの電源線ＶDD−Ｄ１と接地線ＶSS１との間の領域に、電源領域Ａの電源電圧ＶDD−Ａが印加される電源線ＶDD−Ａ１に接続された、２段のインバータＩＮ１、ＩＮ２から成るバッファ１０１〜１０３が配置されている。
【００２６】
このインバータＩＮ１、ＩＮ２に接続された電源線ＶDD−Ａ１は、図１に示されたように、電源領域Ａに配置されたスタンダードセル１０１から１０２へ信号を出力する際に、途中の電源領域Ｄ内を通過させるために、信号線１２１の如く電源線１３２として設けられたものである。これにより、本実施の形態１によれば、電源領域Ｄの配置配線性やタイミングに悪影響を与えることなく、バッファ１０１〜１０３を電源領域Ｄ内の任意の位置に配置することが可能である。
【００２７】
図３に、本実施の形態１における２つのスタンダードセルと、両者を接続するバッファとの間の電源線、接地線の配置を示す。図中上部に配置された電源領域Ａ１においてスタンダードセル１０１が配置され、下部に配置された電源領域Ａ２においてスタンダードセル１０２が配置されており、その間の電源領域Ｄにおいて中継セルとして２段のバッファ１１１、１１２が配置されている。
【００２８】
スタンダードセル１０１の出力端子Ｚとバッファ１１１の入力端子Ａとが信号線１２１ａで接続され、バッファ１１１の出力端子Ｚとバッファ１１２の入力端子Ａとが信号線１２１ｂとが信号線１２１ｂで接続され、バッファ１１２の出力端子Ｚとスタンダードセル１０２の入力端子Ａとが信号線１２１ｃで接続されている。
【００２９】
また、電源領域Ｄを縦断するように、一方の電源領域Ａ１における電源線ＶDD−Ａに、バッファ１１１、１１２におけるそれぞれの電源電圧ＶDD−Ａ端子が接続され、さらに他方の電源領域Ａ２における電源線ＶDD−Ａに接続されている。
【００３０】
ここで、信号線、電源線の配置は図３に示されたように必ずしも直線状である必要はない。図４に示されたように、途中でＬ字型に屈曲した部分を有する信号線１２１ｄ、１２１ｅ、１２１ｆを用いてもよい。また、電源領域Ａ１における電源線ＶDD−Ａと電源領域Ａ２における電源線ＶDD−Ａとを直線状の電源線１３２で接続し、途中に設けられたバッファ１１１、１１２に対し分岐した電源線１３２ａ、１３２ｂを用いて接続してもよい。
【００３１】
あるいは図５に示されたように、直線状あるいはＬ字型の信号線１２１ｇ、１２１ｈ、１２１ｊを使用し、さらに直線状あるいはＬ字型の電源線１３２ｃ、１３２ｄ、１３２ｅを用いて電源領域Ａ１における電源線ＶDD−Ａ、バッファ１１１、１１２の電源端子ＶDD−Ａ、電源領域Ａ２における電源線ＶDD−Ａとを接続してもよい。
【００３２】
さらには、図６に示されたように、スタンダードセル１０１の出力端子Ｚとバッファ１１１の入力端子とを接続する信号線１２１ｋ、バッファ１１１の出力端子とバッファ１１２の入力端子とを接続する信号線１２１ｍ、バッファ１１２の出力端子とスタンダードセル１０２の入力端子Ａとを接続する信号線１２１ｎを所定間隔を空けて並行し両側から挟むように、それぞれ固定電位の電源線１３２ａ及び１３２ａ２、１３２ｂ１及び１３２ｂ２、１３２ｃ１及び１３２ｃ２を配置してもよい。これにより、信号線１２１ｋ、１２１ｍ、１２１ｎのレベルの変化が周囲に影響を与える現象が抑制され、かつ信号線１２１ｋ、１２１ｍ、１２１ｎが周囲の配線のレベル変化から受ける影響を抑制することができ、容易にクロストーク対策を施すことができる。
【００３３】
（２）実施の形態２
本発明の実施の形態２による半導体装置について、図７を用いて説明する。
【００３４】
上記実施の形態１において説明したように、電源領域Ｄ内に配置されたバッファ１１１〜１１３には、電源領域Ｄの電源電圧ＶDD−Ｄとは異なる電源領域Ａにおける電源電圧ＶDD−Ａが供給される。このため、基板に電源電圧が印加される場合は、電源領域Ｄにおいて電源遮断が行われた際に、バッファ１１１〜１１３において電源電圧ＶDD−Ａが供給されるＮウエルの基板電位が維持されるようにする必要がある。
【００３５】
本実施の形態２では、電源領域Ｄ内に配置され電源領域Ａの電源電圧ＶDD−Ａで動作するバッファ１１１〜１１３が、図７に示されたように形成されている。
【００３６】
Ｎチャネル型ＭＯＳＦＥＴＮ１１及びＰチャネル型ＭＯＳＦＥＴＰ１１を有する１つのインバータＩＮ１１と、Ｎチャネル型ＭＯＳＦＥＴＮ１２とＰチャネル型ＭＯＳＦＥＴＰ１２とを有するインバータＩＮ１２とが、電源電圧ＶDD−Ｄが印加される電源線ＶDD−Ｄ１を境界として、バックツーバック（Back to Back）でダブルハイト（Double Height）構造、即ち図中縦方向に２段配置されている。
【００３７】
また、電源領域Ｄ内において、電源領域Ｄの電源電圧ＶDD−Ｄと異なる電源電圧ＶDD−Ａが供給される、Ｐチャネル型ＭＯＳＦＥＴＰ１１、Ｐ１２が形成されたＮウエルと、隣接する図示されていない電源領域Ｄ内のセルが形成され電源電圧ＶDD−Ｄが印加されるＮウエルとの間で、分離領域２０１〜２０４が設けられている。
【００３８】
これにより、電源領域Ｄ内において電源遮断が行われた際においても、この領域内に配置されたバッファに含まれるＰチャネル型ＭＯＳＦＥＴＰ１１、Ｐ１２が形成されたｎウエル領域には、電源電圧ＶDD−Ａが引き続き供給されて基板電位が維持される。このため、バッファ１１１〜１１３と、電源領域Ｄにおける周囲のセルとの間で、電源電圧のみならず基板電位も分離することができるので、バッファ１１１〜１１３が支障なく動作することができる。
【００３９】
（３）実施の形態３
本発明の実施の形態３による半導体装置について、その配置を示した図８を用いて説明する。
【００４０】
上記実施の形態１では、電源領域Ａと電源領域Ｄとの間で、電源電圧のみが相違し、接地電圧は同一であった。これに対し、本実施の形態３では電源電圧のみならず、接地電圧も相違する。
【００４１】
４つの電源領域Ａ、Ｂ、Ｃ、Ｄが設けられており、電源領域Ａには電源遮断が行われることなく常時１．２Ｖの電源電圧ＶDD−Ａが供給され、接地電圧ＶSS−Ａが供給される。電源領域Ｂには、１．０Ｖの電源電圧ＶDD−Ｂが常に供給され、接地電圧ＶSS−Ｂが供給される。電源領域Ｃには、動作モードに応じて１．２Ｖ／１．０Ｖ／０Ｖのいずれかの電源電圧ＶDD−Ｃが供給され、接地電圧ＶSS−Ｃが供給される。電源領域Ｄには、動作モードに応じて１．２Ｖ／０Ｖのいずれかの電源電圧ＶDD−Ｄが供給され、電圧ＶSS−Ａと異なる接地電圧ＶSS−Ｄが供給され、さらに動作不要な場合は電源遮断が行われるものとする。ここで、接地電圧ＶSS−Ｂ、ＶSS−Ｃは、他の接地電圧ＶSS−Ａ、あるいはＶSS−Ｄとそれぞれ同一であってもよい。
【００４２】
電源領域Ａにスタンダードセル１０１、１０２が配置されており、スタンダードセル１０１からスタンダードセル１０２へ信号が出力されるものとする。両者の間には、電源遮断が行われる電源領域Ｄが配置されている。
【００４３】
スタンダードセル１０１からスタンダードセル１０２への信号経路には、３つのバッファ１１１、１１２、１１３が配置され、信号線１２１によって直列に接続されている。そして、バッファ１１１、１１２、１１３には、電源領域Ａにおける電源電圧ＶDD−Ａが印加される電圧端子１３１から電源線１３２を介して、それぞれ電源電圧ＶDD−Ａが供給される。さらにバッファ１１１〜１１３において、電源領域Ａにおける接地電圧ＶSS−Ａが印加される接地端子１４１から接地線１４２を介して、それぞれ接地電圧ＶSS−Ａが供給される。
【００４４】
これにより、二つのスタンダードセル１０１、１０２の間に、電源電圧及び接地電圧が異なる電源領域Ｄが間に配置された場合であっても、スタンダードセル１０１から１０２への経路を、電源遮断のある電源領域Ｄを迂回することなく最短距離で接続することができるので、タイミング特性や配線性に影響を与えることがない。また、電源領域Ｄを分割する必要がないので電源領域Ｄ内の配線性や素子面積にも影響を及ぼす事態を回避することができる。
【００４５】
上述した実施の形態はいずれも一例であって、本発明を限定するものではなく、本発明の技術的範囲内において様々に変形することが可能である。例えば、上記実施の形態では中継セルとしてのバッファが２段乃至３段直列に設けられているが、これに限らず少なくとも１段あればよい。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施の形態１による半導体装置の構成を示したレイアウト図。
【図２】同半導体装置におけるバッファの構成を示したレイアウト図。
【図３】同半導体装置における電源線、接地線の配置に関する一例を示したレイアウト図。
【図４】同半導体装置における電源線、接地線の配置に関する他の例を示したレイアウト図。
【図５】同半導体装置における電源線、接地線の配置に関する他の例を示したレイアウト図。
【図６】同半導体装置における電源線、接地線の配置に関する他の例を示したレイアウト図。
【図７】本発明の実施の形態２による半導体装置におけるバッファの構成を示したレイアウト図。
【図８】本発明の実施の形態３による半導体装置の構成を示したレイアウト図。
【符号の説明】
【００４７】
１１  電源領域Ａ
１４  電源領域Ｄ
１０１〜１０２  スタンダードセル
１１１〜１１３  バッファ
１２１  信号線
１３２  電源線
【図１】
2008283039.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2008283039.tif 000008
【図７】
2008283039.tif 000009
【図８】
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