(57)【要約】【課題】基板上の半導体装置における素子の電気的特性を概ね同じに揃える。【解決手段】加熱部１２と記憶部１６と演算部１７と制御部１５とを具備するアニール装置を用いる。加熱部１２は、複数の領域を有し、複数の領域の各々ごとにアニール温度の調整が可能である。記憶部１６は、加熱対象の素子の形状的な特徴を示す形状パラメータとアニール温度と加熱対象の素子の電気的特性とを関連付けた実績データを記憶する。演算部１７は、複数の領域の各々ごとに、基板上の製造中の当該領域に対応する素子の形状パラメータに基づいて、記憶部１６を参照して、所望の電気的特性を得られるアニール温度）を決定する。制御部１５は、記複数の領域の各々ごとに、決定されたアニール温度で当該領域に対応する素子を加熱するように加熱部１２を制御する。【選択図】図１
2008066646.tif 000002
【特許請求の範囲】
【請求項１】
複数の領域を有し、前記複数の領域の各々ごとにアニール温度の調整が可能な加熱部と、
加熱対象の素子の形状的な特徴を示す形状パラメータと、アニール温度と、前記加熱対象の素子の電気的特性とを関連付けた実績データを記憶する記憶部と、
前記複数の領域の各々ごとに、基板上の当該領域に対応する位置にある製造中の素子の前記形状パラメータに基づいて、前記記憶部を参照して、所望の電気的特性を得られるアニール温度を決定する演算部と、
前記複数の領域の各々ごとに、決定された前記アニール温度で当該領域に対応する位置にある素子を加熱するように前記加熱部を制御する制御部と
を具備する
アニール装置。
【請求項２】
請求項１に記載のアニール装置において、
前記加熱部は、前記複数の領域が格子状に設けられている
アニール装置。
【請求項３】
請求項２に記載のアニール装置において、
前記加熱部は、前記複数の領域に対応して設けられた複数のランプヒータを備える
アニール装置。
【請求項４】
請求項２に記載のアニール装置において、
前記加熱部は、前記複数の領域の各々を加熱するレーザ加熱器を備える
アニール装置。
【請求項５】
請求項１に記載のアニール装置において、
前記制御部は、
前記加熱後の前記素子に関する前記電気的特性と前記形状パラメータと前記アニール温度とを関連付けて前記記憶部に格納して、前記実績データを更新する
アニール装置。
【請求項６】
請求項１乃至５のいずれか一項に記載のアニール装置において、
前記素子は、トランジスタであり、
前記電気的特性は、閾値電圧及びオン電流のいずれか一方であり、
前記形状パラメータは、ゲート長、サイドウォール膜厚及びゲート酸化膜膜厚である
アニール装置。
【請求項７】
（ａ）基板上に設定された複数の領域の各々ごとに計測された、製造中の素子の形状パラメータを取得する工程と、
（ｂ）前記複数の領域の各々ごとに、前記形状パラメータに基づいて、加熱対象の素子の形状的な特徴を示す形状パラメータとアニール温度と前記加熱対象の素子の電気的特性とを関連付けた実績データを記憶する記憶部を参照して、所望の電気的特性を得られるアニール温度を決定する工程と、
（ｃ）前記複数の領域の各々ごとに、決定された前記アニール温度で当該領域の前記素子を加熱する工程と
を具備する
アニール方法。
【請求項８】
請求項７に記載のアニール方法において、
前記複数の領域は、格子状に設けられている
アニール方法。
【請求項９】
請求項８に記載のアニール方法において、
前記（ｃ）ステップは、
（ｃ１）前記複数の領域の各々を、前記複数の領域に対応して格子状に配置された複数のランプヒータのうちの対応するもので加熱する工程を備える
アニール方法。
【請求項１０】
請求項８に記載のアニール方法において、
前記（ｃ）ステップは、
（ｃ２）前記複数の領域の各々を、レーザ加熱器のレーザ光と前記基板との相対的な位置関係を逐次変更して加熱する工程を備える
アニール方法。
【請求項１１】
請求項７に記載のアニール方法において、
（ｄ）前記加熱後の前記素子について計測された電気的特性を取得する工程と、
（ｅ）前記加熱後の前記素子における前記電気的特性と、前記素子における前記形状パラメータと、前記素子を加熱した前記アニール温度とを関連付けて前記記憶部に格納して、前記実績データを更新する工程と
を更に具備する
アニール方法。
【請求項１２】
請求項７乃至１１のいずれか一項に記載のアニール方法において、
前記素子は、トランジスタであり、
前記電気的特性は、閾値電圧及びオン電流のいずれか一方であり、
前記形状パラメータは、ゲート長、サイドウォール膜厚及びゲート酸化膜膜厚である
アニール方法。
【請求項１３】
（ｆ）基板上に設定された複数の領域の各々ごとに、素子を製造する工程と、
（ｇ）前記複数の領域の各々ごとに、前記素子の形状パラメータを計測する工程と、
（ｈ）前記基板に対して、請求項７乃至１２のいずれか一項に記載のアニール方法を実行する工程と、
（ｉ）前記加熱後の前記素子について、前記電気的特性を取得する工程と
を具備する
半導体装置の製造方法。
【請求項１４】
（ａ）基板上に設定された複数の領域の各々ごとに計測された、製造中の素子の形状パラメータを取得する工程と、
（ｂ）前記複数の領域の各々ごとに、前記形状パラメータに基づいて、加熱対象の素子の形状的な特徴を示す形状パラメータとアニール温度と前記加熱対象の素子の電気的特性とを関連付けた実績データを記憶する記憶部を参照して、所望の電気的特性を得られるアニール温度を決定する工程と、
（ｃ）前記複数の領域の各々ごとに、決定された前記アニール温度で当該領域の前記素子を加熱するように加熱装置を制御する工程と
を具備するアニール方法をコンピュータに実行させるプログラム。
【請求項１５】
請求項１４に記載のプログラムにおいて、
前記複数の領域は、格子状に設けられている
プログラム。
【請求項１６】
請求項１５に記載のプログラムにおいて、
前記（ｃ）ステップは、
（ｃ１）前記複数の領域の各々を、前記複数の領域に対応して格子状に配置された複数のランプヒータのうちの対応するもので加熱するように前記加熱装置を制御する工程を備える
プログラム。
【請求項１７】
請求項１５に記載のプログラムにおいて、
前記（ｃ）ステップは、
（ｃ２）前記複数の領域の各々を、前記加熱装置としてのレーザ加熱器のレーザ光と前記基板との相対的な位置関係を逐次変更して加熱するように前記加熱装置を制御する工程を備える
プログラム。
【請求項１８】
請求項１４に記載のプログラムにおいて、
（ｄ）前記加熱後の前記素子について計測された電気的特性を取得する工程と、
（ｅ）前記加熱後の前記素子における前記電気的特性と、前記素子における前記形状パラメータと、前記素子を加熱した前記アニール温度とを関連付けて前記記憶部に格納して、前記実績データを更新する工程と
を更に具備する
プログラム。
【請求項１９】
請求項１４乃至１８のいずれか一項に記載のプログラムにおいて、
前記素子は、トランジスタであり、
前記電気的特性は、閾値電圧及びオン電流のいずれか一方であり、
前記形状パラメータは、ゲート長、サイドウォール膜厚及びゲート酸化膜膜厚である
プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アニール装置、アニール方法及び半導体装置の製造方法に関し、特に半導体装置に関わるアニール装置、アニール方法及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の製造工程において、半導体装置に含まれる複数のトランジスタは、そのゲート長、ゲート酸化膜膜厚、サイドウォール膜厚等が製造時にばらつくと、閾値電圧やオン電流等のトランジスタ特性もばらついてしまう。すなわち、トランジスタの形状がばらつくと、トランジスタの電気的特性もばらつく問題がある。この問題は、製造ロット間やウェーハ間だけでなく、同一ウェーハ内でも発生することがあり、半導体装置の製造歩留まりの低下を招いてしまう。
【０００３】
この問題の対策として、製造工程におけるランプアニール工程でのアニール温度を変更することによりトランジスタ特性を制御する方法がある。例えば、特開２００１−１５６０１０号公報に、ランプアニール装置とその処理温度制御システムが開示されている。このランプアニール装置は、ウェーハの処理室と、ウェーハを加熱するランプ部と、ウェーハの温度を測定する温度計とを具備する。ランプアニール装置は、更に、任意の製品の任意ランプアニール工程のトランジスタ特性データを記憶する記憶部と、データを演算する演算部と、記憶部よりデータを受け取りランプアニール装置を制御する制御部とを備える。かつ、前記ランプ部は複数のゾーンに分割されており、それぞれのゾーンごとに出力の調整が可能である。それとともに、前記温度計は、ウェーハの前記ランプ部の各ゾーンに対応する部分の温度を測定可能である。
【０００４】
この特開２００１−１５６０１０号公報記載の技術では、ランプ部は、同心円状の複数ゾーンに分割され、複数のゾーンの各々ごとにアニール温度を調整可能である。そして、前工程までのトランジスタの出来映え（形状等）に基づいて、閾値電圧を予測し、予測された閾値電圧が所望の値になるように、各ゾーンのアニール温度の調整（制御）を行っている。これにより、同一ウェーハ内でトランジスタの電気的特性がばらつく状況を改善できる。
【０００５】
関連する技術として、特開平１１−３８６８号公報に、ランプアニール装置およびランプアニール方法が開示されている。このランプアニール装置は、半導体ウェーハを熱処理する。ランプアニール装置は、サセプタまたは台座と、複数の接触式温度センサーと、複数のランプとを有する。サセプタは、前記半導体ウェーハを処理室に搬入、取り出し、かつ、保持したまま処理する為のものである。台座は、処理室内で前記半導体ウェーハを保持する。複数の接触式温度センサーは、前記サセプタまたは台座に埋め込まれ、半導体ウェーハ搭載表面にその温度検知部を露出させる。これら温度センサーからの信号により各ランプへ供給される電力を個別に制御可能とする。
【０００６】
【特許文献１】特開２００１−１５６０１０号公報
【特許文献２】特開平１１−３８６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記の特開２００１−１５６０１０号公報で示されるランプアニール装置は、同心円状のゾーンごとにランプ温度の制御を行うことによりウェーハ面内のトランジスタの電気的特性を調整している。しかし、最近の基板（半導体ウェーハ）の大口径化に伴い、電気的特性は必ずしも同心円状にばらつくとは限らなくなってきている。例えば、ウェーハの中心部からはずれた同心円状ではない一部の領域が、他の領域と比較して、異なる電気的特性を有する場合が起こり得る。このような現象は、例えば、トランジスタ用の各種の膜を成膜するとき、成膜チャンバ内の原料ガス流量が不均一であったり、チャンバ内の部材の経時変化により放電が不均一である場合等が原因と考えられる。特に、最近の大口径半導体ウェーハでは、大面積に均一に成膜を行わなければならず、成膜条件の不均一の影響が顕著に現れる。ばらつきでが同心円状では無い場合、このランプアニール装置では、十分な調整が出来ず、歩留まり低下を招くことが考えられる。基板上のアニール温度をより緻密に制御可能な技術が望まれる。
【０００８】
特開平１１−３８６８号公報で示されるランプアニール装置は、Ｘ方向に並んだ短冊状のゾーンごと、及びそれらと重なったＹ方向に並んだ短冊状のゾーンごとにランプ温度の制御を行うことによりウェーハ面内のトランジスタの電気的特性を調整している。しかし、これらのランプは、基本的に短冊状の温度制御を主としており、短冊の組み合わせで交差部分の温度制御も一見不可能ではないようにも見える。しかし、短冊における他の部分も同時に加熱されることから、基板上の各領域の温度を個別に所望の温度にするには、その制御が非常に複雑なると考えられ、ヒータが基板から大きく離れていることからも、十分な温度調整は困難であると推測される。基板上のアニール温度をより緻密に制御可能な技術が望まれる。
【０００９】
また、上記の特開２００１−１５６０１０号公報で示されるランプアニール装置は、予測式を用いて閾値電圧を予測し、その予測された閾値電圧が所望の値になるように各ゾーンのアニール温度の調整（制御）を行っている。したがって、当該予測式どおりの閾値電圧が得られない場合には、予測式の見直しを行う必要が出て来て、迅速な対応を行うことが困難となる。温度制御の基準をより実際の製造に対応させることが可能な技術が望まれる。
【課題を解決するための手段】
【００１０】
以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１１】
上記課題を解決するために、本発明のアニール装置は、加熱部（１２）と、記憶部（１６）と、演算部（１７）と、制御部（１５）とを具備する。加熱部（１２）は、複数の領域を有し、複数の領域の各々ごとにアニール温度の調整が可能である。記憶部（１６）は、加熱対象の素子の形状的な特徴を示す形状パラメータ（ＴＯＸ、Ｌ、ＴＳＷ）と、アニール温度（Ｔｒ）と、加熱対象の素子の電気的特性（Ｖｔ）とを関連付けた実績データを記憶する。演算部（１７）は、複数の領域の各々ごとに、基板（８）上の当該領域に対応する位置にある製造中の素子（５０）の形状パラメータ（ＴＯＸ、Ｌ、ＴＳＷ）に基づいて、記憶部（１６）を参照して、所望の電気的特性（Ｖｔ０）を得られるアニール温度（Ｔｒ０）を決定する。制御部（１５）は、記複数の領域の各々ごとに、決定されたアニール温度（Ｔｒ０）で当該領域に対応する位置にある素子を加熱するように加熱部（１２）を制御する。
【００１２】
本発明では、基板（８）上の素子（５０）の形状パラメータ（ＴＯＸ、Ｌ、ＴＳＷ）を複数の領域の各々ごとに取得し、その形状パラメータ（ＴＯＸ、Ｌ、ＴＳＷ）に基づいて、実績データを参照して、各領域における素子のアニール温度を決めている。過去の実際のアニール工程の結果である実績データを用いているので、温度制御の基準をより実際の製造（素子）に対応させることが可能となる。また、複数の領域を、同心円状の場合よりも緻密（例えば格子状）に設けることで、基板（８）上においてアニール温度をより緻密に制御することが可能となる。これらにより、基板（８）上の全ての素子において、概ね同じ電気的特性を得ることができる。
【発明の効果】
【００１３】
本発明により、基板上のアニール温度をより緻密に制御することが出来る。アニールの際、温度制御の基準をより実際の製造に対応させることが可能となる。それらにより、基板上に設けられた素子の電気的特性を、概ね同じに揃えることができる。
【発明を実施するための最良の形態】
【００１４】
（第１の実施の形態）
以下、本発明のアニール装置、アニール方法及び半導体装置の製造方法の第１の実施の形態に関して、添付図面を参照して説明する。図１は、本発明のアニール装置の第１の実施の形態の構成を示すブロック図である。アニール装置２は、製造中の半導体装置を含んだ半導体基板を所望のアニール温度でアニールする。アニールは、ソース／ドレインの活性化アニールに例示される。アニール装置２は、ホストコンピュータ３に接続されている。アニール装置２は、加熱部１２と制御装置１１とを具備する。
【００１５】
加熱部１２は、複数の領域を有し、その複数の領域の各々ごとにアニール温度Ｔｒの調整が可能である。そして、制御装置１１の制御により、製造中の半導体装置を含んだ半導体基板において、その複数の領域の各々に対応する領域が設定されたアニール温度Ｔｒになるようにアニールを行う。加熱部１２は、例えば、複数の領域に設けられた複数のランプヒータや、複数の領域に対応する半導体基板の領域上にレーザを走査するレーザ装置である。詳細は後述する。
【００１６】
制御装置１１は、ホストコンピュータ３と通信を行うと共に、その指令に基づいて加熱部１２のアニール工程の動作を制御する。制御装置１１は、制御部１５、記憶部１６、演算部１７を備える。
【００１７】
制御部１５は、加熱部１２を制御して、加熱部１２の複数の領域に対応する半導体基板上の複数の領域の各々ごとに、演算部１７で決定されたアニール温度Ｔｒで半導体基板のアニールを実行する。制御部１５は、ホストコンピュータ３から各種指令（例示：アニール工程開始指令）や各種データ（例示：製品データ３２−１、計測データ３２−２、閾値電圧Ｖｔ、オン電流Ｉｏｎ、後述）を取得する。
【００１８】
記憶部１６は、参照データ１６−１を記憶している。
参照データ１６−１は、量産製造時に、アニール温度Ｔｒを決定するために参照されるデータである。参照データ１６−１は、量産製造に備えて事前に、製品の種類ごとに、評価用として形状パラメータ（例示：ゲート酸化膜の膜厚ＴＯＸ、ゲート長Ｌ、サイドウォール膜厚ＴＳＷ）を変えた複数のウェハを、アニール温度Ｔｒを変えて製造して、それら複数のウェハ上の素子の電気的特性（例示：閾値電圧Ｖｔ、オン電流Ｉｏｎ）を測定して得られる。参照データ１６−１は、製品の種類と、半導体装置中の素子の実測された形状パラメータと、目標とする電気的特性の得られるアニール温度Ｔｒ０とを関連付けている。
【００１９】
演算部１７は、記憶部１６に事前に準備され予め格納されている参照データ１６−１を取得する。そして、半導体基板上の複数の領域の各々ごとに、参照データ１６−１を参照して、計測データ３２−２（後述）に基づいて、ランプ温度Ｔｒを決定する。
【００２０】
図２は、図１における加熱部１２の構成の一例を示すブロック図である。ここでは、ランプヒータを用いた加熱部１２を示している。すなわち、加熱部１２は、チャンバ２１、電源部２２、センサ部２３、複数のランプヒータ２４及び複数のパイロメータ２５を含んでいる。
【００２１】
チャンバ２１は、アニール処理が行われる筐体である。内部において、保持装置（図示されず）により、複数のランプヒータ２４と複数のパイロメータ２５との間に半導体基板８を保持する。排気装置（図示されず）及びガス供給装置（図示されず）により、所望の雰囲気に置換可能である。
【００２２】
電源部２２は、複数のランプヒータ２４の各々ごとに、制御部１５に指示された電流（又は電圧）を供給する。それにより、複数のランプヒータ２４の各々は、電源部２２から供給される電流（又は電圧）により発熱し、その熱で半導体基板８をアニールする。
【００２３】
複数のランプヒータ２４の各々は、略格子状に配列された赤外線ランプヒータである。半導体基板８がチャンバ２１に導入されたとき当該半導体基板８と近接するように設けられている。主に輻射熱で加熱対象を加熱するので、複数のランプヒータ２４の各々は、対向する半導体基板８上の対応する位置を主に加熱することが出来る。すなわち、ランプヒータ２４を個別に温度制御することで、そのランプヒータ２４に対応する半導体基板８上の領域の温度を個別に制御することが出来る。
【００２４】
複数のパイロメータ２５は、複数のランプヒータ２４に対向して設けられている。すなわち、一つのランプヒータ２４に対応して、そのランプヒータ２４に対向する位置に、一つのパイロメータ２５が設けられている。そして、そのランプヒータ２４が半導体基板８の所定の領域を加熱するとき、そのランプヒータ２４に対応する（対向する）パイロメータ２５がその所定の領域の温度を測定する。複数のパイロメータ２５の各々で計測された温度は、センサ部２３へ出力される。
【００２５】
センサ部２３は、複数のパイロメータ２５の各々の出力を受信して、複数の領域の各々に関連付けて制御部１５へ出力する。
【００２６】
図３は、図２におけるランプヒータ２４の構成を示す平面図である。ここでは、円形の半導体基板８用の加熱部１２について示している。加熱部１２の複数のランプヒータ２４は、格子状に配置されている。すなわち、加熱部１２は、７行（（ａ）〜（ｇ））×７列（（１）〜（７））の格子状の複数の領域に分割されている。円形の半導体基板８と概ね重なる３７個の領域の各々にランプヒータ２４が配置されている。この３７個のランプヒータ２４により、半導体基板８における３７個の対応する領域が加熱される。その結果、円形の半導体基板８の概ね全面を加熱することが出来る。半導体基板８の下側には、３７個のランプヒータ２４と概ね同じ配置で３７個のパイロメータ２５が設けられている。
【００２７】
加熱部１２をこのような構成にすることで、半導体基板８の複数の領域の各々のアニール温度を個別に制御することが可能となる。それにより、複数の領域の各々ごとに素子（例示：ＭＯＳトランジスタ）の形状等が異なる場合でも、各領域のアニール温度を個別に変更することで、素子の形状の相違を補償して概ね同一の電気的特性（例示：閾値電圧Ｖｔ、オン電流Ｉｏｎ）に制御することが出来る。
なお、３７という数は一例であり、本発明がそれに制限されることはない。
【００２８】
図１を参照して、ホストコンピュータ３は、半導体装置の製造において、製造に関わる各装置（アニール装置２、膜厚測定装置４、測長装置５、特性評価装置６を含む、他の装置は図示されず）に接続され、それらの制御を行う。ホストコンピュータ３は、制御部３０、計測部３１、記憶部３２を含んでいる。
【００２９】
制御部３０は、各装置（図示されず）を用いて、従来知られた方法（例示：半導体基板８の熱酸化）により、半導体基板８上にゲート酸化膜を形成するようにゲート酸化膜製造用の装置を制御する。次に、制御部３０は、各装置（図示されず）を用いて、従来知られた方法により、半導体基板８上に半導体装置の素子としてのＭＯＳトランジスタを形成するようにＭＯＳトランジスタ製造用の装置を制御する。その後、制御部３０は、半導体基板８をアニール装置２へ搬入し、アニール装置２がアニールを実行するように制御する。そして、制御部３０は、各種装置（図示されず）を用いて、従来知られた方法により、アニール後の半導体基板８に所定の製造工程（例示：層間絶縁膜、配線等）を実行して半導体装置を形成するように当該所定の製造工程用の装置を制御する。
【００３０】
計測部３１は、膜厚測定装置４を制御して、半導体基板８上に予め設定された複数の領域（半導体基板８上に予め設定された複数の位置、位置データで特定）の各々ごとに、上記ＭＯＳトランジスタ用のゲート酸化膜の膜厚ＴＯＸを計測する。計測部３１は、半導体基板８の製造ロット番号及びウェア番号に基づいて、記憶部３２の製品データ３２−１を参照して製品の種類を取得する。そして、半導体基板８上の複数の領域の各々ごとに、半導体基板８の製品ロット番号と、製品の種類と、半導体基板８上の領域の位置を示す位置データ（ｘ、ｙ）と、計測されたゲート酸化膜の膜厚ＴＯＸとを互いに関連付けて、計測データ３２−２として記憶部３２に格納する。
【００３１】
計測部３１は、更に、測長装置５を制御して、半導体基板８上の複数の領域の各々ごと（位置データごと）に、上記ＭＯＳトランジスタのゲート長Ｌ、及びサイドウォール膜厚ＴＳＷを計測する。計測部３１は、半導体基板８上に設定された複数の領域の各々ごとに、製品ロット番号と位置データとに基づいて、既に格納されている計測データ３２−２（製品ロット番号、製品の種類、位置データ（ｘ、ｙ）、ゲート酸化膜の膜厚ＴＯＸ）に関連付けて、計測されたゲート長Ｌ及びサイドウォール膜厚ＴＳＷを追加して、計測データ３２−２として記憶部３２に格納する。更に、計測部３１は、特性評価装置６を制御して、半導体基板８上の複数の領域の各々ごと（位置データごと）に、上記ＭＯＳトランジスタの閾値電圧Ｖｔを計測する。
【００３２】
記憶部３２は、製品データ３２−１と計測データ３２−２とを記憶している。製品データ３２−１は、量産製造前に設定されたデータであり、製造ロット番号及びウェハ番号と、製品の種類とを関連付けている。製品の種類は、その製品におけるＭＯＳトランジスタの形状に関するデータが含まれている。計測データ３２−２は、量産製造中に計測部３１に計測されたデータであり、製造ロット番号と、製品の種類と、半導体基板８上の位置と、半導体装置中の素子（例示：ＭＯＳトランジスタ）の実測された形状パラメータ（例示：ゲート酸化膜の膜厚ＴＯＸ、ゲート長Ｌ、サイドウォール膜厚ＴＳＷ）とを関連付けている。
【００３３】
膜厚測定装置４は、計測部３１の制御により、ＭＯＳトランジスタのゲート酸化膜に用いられる絶縁膜の膜厚ＴＯＸを計測する。膜厚測定装置４は、エリプソメータに例示される。
測長装置５は、計測部３１の制御により、ＭＯＳトランジスタのゲート長Ｌ及びサイドウォールの膜厚ＴＳＷを計測する。測長装置５は、測長ＳＥＭ（Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）に例示される。
特性評価装置６は、ＭＯＳトランジスタを含む半導体装置が完成した後、ＭＯＳトランジスタの閾値電圧Ｖｔを計測する。
【００３４】
図４は、本発明の半導体装置の製造方法で製造される半導体装置の一部の構成を示す断面図である。半導体装置は、図に示すような素子としてのＭＯＳトランジスタ５０を含む。ＭＯＳトランジスタ５０は、ゲート電極５１、ゲート酸化膜５２、第１導電型（例示：ｎ型）高濃度拡散層５３、第１導電型（例示：ｎ型）拡散層５４、第１導電型（例示：ｎ型）低濃度拡散層５５、サイドウォール５６を有する。ゲート酸化膜５２は、第２導電型（例示：ｐ型）の半導体基板８のチャネル領域Ｃ上に設けられている。ゲート電極５１は、ゲート酸化膜５２を覆うように設けられている。第１導電型（例示：ｎ型）高濃度拡散層５３、第１導電型（例示：ｎ型）拡散層５４及び第１導電型（例示：ｎ型）低濃度拡散層５５は、チャネル領域Ｃの両側に設けられ、ソース／ドレインを形成する。サイドウォール５６は、ゲート電極５１及びゲート酸化膜５２の側面に設けられている。
【００３５】
ゲート酸化膜の膜厚ＴＯＸは、半導体基板８の表面からの膜厚である。ゲート長Ｌは、ゲート電極５１のチャネル領域Ｃ方向の幅である。サイドウォール膜厚ＴＳＷは、半導体基板８の表面に平行な方向のサイドウォール５６の膜厚である。これらの膜厚や長さの変動により、ＭＯＳトランジスタ５０の閾値電圧Ｖｔ（又はオン電流Ｉｏｎ）の大きさが変動する。本発明では、製造されたＭＯＳトランジスタ５０の閾値電圧Ｖｔ（又はオン電流Ｉｏｎ）を、ソース／ドレイン（第１導電型高濃度拡散層５３、第１導電型拡散層５４及び第１導電型低濃度拡散層５５）の活性化アニールのアニール温度により制御する。
【００３６】
図５は、記憶部３２に格納された製品データの一例を示す表である。製品データ３２−１は、製造ロット番号としての「ロットＮｏ」と、各製造ロットで処理される複数のウェハの各々を特定するウェハ番号としての「ウェハＮｏ」、製品の種類としての「種類」とを関連付けている。ここで、製造ロット番号は、半導体基板８の複数枚ごとに設定され、当該半導体基板８の組を特定する。ウェア番号は、一枚のウェハごとに設定され、当該ウェハを特定する。製品の種類は、半導体基板８上に製造される製品の種類を示し、その製品の種類ごとに、ＭＯＳトランジスタ５０の形状パラメータが決まっている。したがって、製品の種類が特定されれば、ゲート酸化膜の膜厚ＴＯＸ、ゲート長Ｌ、サイドウォール膜厚ＴＳＷ及び閾値電圧Ｖｔの設計値が特定される。すなわち、製品の種類には、それらの設計値（形状パラメータの目標値）が含まれている。
【００３７】
図６は、記憶部３２に格納された計測データの一例を示す表である。計測データ３２−２は、製造ロット番号としての「ロットＮｏ」と、ウェハ番号としての「ウェハＮｏ」と、製品の種類としての「種類」と、半導体基板８上の位置としての「位置」と、ＭＯＳトランジスタ５０の実測された形状パラメータとしての「ゲート酸化膜の膜厚ＴＯＸ」、「ゲート長Ｌ」、「サイドウォール膜厚ＴＳＷ」とを関連付けている。
【００３８】
ここで、製造ロット番号、ウェハ番号及び製品の種類は、図５と同様である。半導体基板８上の位置は、加熱部１２の複数のランプヒータ２４の位置に対応する半導体基板８上の位置である。例えば、図３における（ｄ）−（４）のランプヒータ２４の中心の位置に対応する半導体基板８上の位置を原点（０、０）、（ｄ）行の中心をｘ軸、（４）列の中心をｙ軸とした場合の座標（ｘ、ｙ）である。そして、ランプヒータ２４一つについて、半導体基板８上に一つの位置（ｘｉ、ｙｊ）を対応させる。形状パラメータの「ゲート酸化膜の膜厚ＴＯＸ」、「ゲート長Ｌ」、「サイドウォール膜厚ＴＳＷ」は、図４で説明したとおりである。
すなわち、一つの「ロットＮｏ」と「ウェハ番号」との組に対して、一つの「種類」、例えばランプヒータ２４の個数分の「位置」、その「位置」のぞれぞれに対応して（ランプヒータ２４の個数分の）「ゲート酸化膜の膜厚ＴＯＸ」、「ゲート長Ｌ」及び「サイドウォール膜厚ＴＳＷ」がそれぞれ記憶されている。
【００３９】
図７は、記憶部１６に格納された参照データの一例を示す表である。量産製造に備えて事前に用意された実績データとしての参照データ１６−１は、製品の種類としての「種類」と、ＭＯＳトランジスタ５０の実測された形状パラメータとしての「ゲート酸化膜の膜厚ＴＯＸ」、「ゲート長Ｌ」、「サイドウォール膜厚ＴＳＷ」と、アニール温度Ｔｒ０としての「アニール温度Ｔｒ０」とを関連付けている。ここでは、素子（ＭＯＳトランジスタ）の形状とアニール温度との関係が必要なので、製造ロット番号と半導体基板８上の位置は除かれている。
【００４０】
ここで、製品の種類、ＭＯＳトランジスタ５０の実測された形状パラメータは、図６と同様である。アニール温度Ｔｒ０は、上記「種類」ごとに決定された、設計値の閾値電圧（所望の閾値電圧）Ｖｔ０になるためのアニール温度Ｔｒ０である。アニール温度Ｔｒ０は、量産製造に備えて事前に、製品の種類ごとに、評価用として形状パラメータを変えた複数のウェハを、アニール温度Ｔｒを変えて製造して、それら複数のウェハ上の素子の電気的特性を測定して得られる。
すなわち、一つの「種類」に対して、実測されたデータ数分の形状パラメータ「ゲート酸化膜の膜厚ＴＯＸ」、「ゲート長Ｌ」、「サイドウォール膜厚ＴＳＷ」及び「アニール温度Ｔｒ」、それら形状パラメータの数分の決定された「アニール温度Ｔｒ０」がそれぞれ記憶されている。
【００４１】
図８は、記憶１６に格納された参照データの一例を示すグラフである。縦軸は設計値（目標値）の閾値電圧（所望の閾値電圧）Ｖｔ０になるためのアニール温度Ｔｒ０、横軸は形状パラメータ、例えばゲート長Ｌである。例えば、サイドウォール膜厚ＴＳＷを一定とした場合、ゲート酸化膜の膜厚ＴＯＸの薄い場合が曲線Ｂ１、厚い場合が曲線Ｂ３、中程の場合が曲線Ｂ２のようになることを示している。同様に、ゲート酸化膜の膜厚ＴＯＸを一定とした場合、サイドウォール膜厚ＴＳＷの薄い場合が曲線Ｂ１、厚い場合が曲線Ｂ３、中程の場合が曲線Ｂ２のようになることを示している。
【００４２】
図８において、横軸をサイドウォール膜厚ＴＳＷとすると、ゲート長Ｌ及びゲート酸化膜の膜厚ＴＯＸとの関係は以下のようになる。例えば、ゲート長Ｌを一定とした場合、ゲート酸化膜の膜厚ＴＯＸの薄い場合が曲線Ｂ１、厚い場合が曲線Ｂ３、中程の場合が曲線Ｂ２のようになることを示している。同様に、ゲート酸化膜の膜厚ＴＯＸを一定とした場合、ゲート長Ｌの短い場合が曲線Ｂ１、長い場合が曲線Ｂ３、中程の場合が曲線Ｂ２のようになることを示している。
【００４３】
図８において、横軸がゲート酸化膜の膜厚ＴＯＸとすると、サイドウォール膜厚ＴＳＷ及びゲート長Ｌとの関係は以下のようになる。例えば、サイドウォール膜厚ＴＳＷを一定とした場合、ゲート長Ｌの短い場合が曲線Ｂ１、長い場合が曲線Ｂ３、中程の場合が曲線Ｂ２のようになることを示している。同様に、ゲート長Ｌを一定とした場合、サイドウォール膜厚ＴＳＷの薄い場合が曲線Ｂ１、厚い場合が曲線Ｂ３、中程の場合が曲線Ｂ２のようになることを示している。
【００４４】
参照データ１６−１において、形状パラメータ（ＴＯＸ、Ｌ及びＴＳＷ）及び設計値の閾値電圧Ｖｔ０になるためのアニール温度Ｔｒ０は、全て実物の半導体装置において計測された実測値（実績）のデータであり、予測式や理論式から求めたものではない。従って、そのような参照データ１６−１を参照することで、アニール温度をより的確に決定することが出来る。
【００４５】
次に、本発明のアニール方法を適用した半導体装置の製造方法の第１の実施の形態について説明する。図９は、本発明のアニール方法を適用した半導体装置の製造方法の第１の実施の形態を示すフロー図である。
（１）ステップＳ０１：
ホストコンピュータ３の制御部３０は、各種装置（図示されず）を用いて、従来知られた方法（例示：基板８の熱酸化）により、半導体基板８上にゲート酸化膜を形成する。
（２）ステップＳ０２：
計測部３１は、膜厚測定装置４を制御して、半導体基板８上に予め設定された複数の領域（半導体基板８上に予め設定された複数の位置）の各々ごとに、ゲート酸化膜の膜厚ＴＯＸを計測する。
（３）ステップＳ０３：
計測部３１は、半導体基板８の製造ロット番号及びウェハ番号に基づいて、記憶部３２の製品データ３２−１を参照して製品の種類を取得する。そして、半導体基板８上の複数の領域の各々ごとに、半導体基板８の製品ロット番号及びウェハ番号と、製品の種類と、半導体基板８上の領域の位置を示す位置データ（ｘ、ｙ）と、計測されたゲート酸化膜の膜厚ＴＯＸとを互いに関連付けて、計測データ３２−２として記憶部３２に格納する。
（４）ステップＳ０４：
制御部３０は、各種装置（図示されず）を用いて、従来知られた方法により、図４に示すように、半導体装置の素子としてのＭＯＳトランジスタ５０用のゲート電極を半導体基板８上に形成する。
（５）ステップＳ０５：
計測部３１は、測長装置５を制御して、半導体基板８上の複数の領域の各々ごと（位置データごと）に、ゲート長Ｌを計測する。
（６）ステップＳ０６：
計測部３１は、半導体基板８上の複数の領域の各々ごとに、製品ロット番号及びウェハ番号と位置データとに基づいて、ステップＳ０３で既に格納されている製品ロット番号及びウェハ番号、製品の種類、位置データ（ｘ、ｙ）、ゲート酸化膜の膜厚ＴＯＸに関連付けて、計測されたゲート長Ｌを追加して、計測データ３２−２として記憶部３２に格納する。
（７）ステップＳ０７：
制御部３０は、各種装置（図示されず）を用いて、従来知られた方法により、図４に示すように、半導体装置の素子としてのＭＯＳトランジスタ５０用のサイドウォールを半導体基板８上に形成する。
（８）ステップＳ０８：
計測部３１は、測長装置５を制御して、半導体基板８上の複数の領域の各々ごと（位置データごと）に、サイドウォール膜厚ＴＳＷを計測する。
（９）ステップＳ０９：
計測部３１は、半導体基板８上の複数の領域の各々ごとに、製品ロット番号及びウェハ番号と位置データとに基づいて、ステップＳ０３、０６で既に格納されている製品ロット番号及びウェハ番号、製品の種類、位置データ（ｘ、ｙ）、ゲート酸化膜の膜厚ＴＯＸ及びゲート長Ｌに関連付けて、計測されたサイドウォール膜厚ＴＳＷを追加して、計測データ３２−２として記憶部３２に格納する。
（１０）ステップＳ１０：
制御部３０は、アニール装置２へ指令を出力し、半導体基板８をアニール装置２へ搬入して、アニール装置２にアニールを実行させる。アニール装置２の制御部１５は、ホストコンピュータ３の記憶部３２から計測データ３２−２（図６）を取得する。
（１１）ステップＳ１１：
演算部１７は、記憶部１６から参照データ１６−１（図７、図８）を取得する。
（１２）ステップＳ１２：
演算部１７は、半導体基板８上の複数の領域の各々ごとに、計測データ３２−２（図６）に基づいて、参照データ１６−１（図７、図８）を参照して、アニール温度Ｔｒを決定する。すなわち、計測データ３２−２における製品の種類及びウェハ番号、位置データ（ｘ、ｙ）、ゲート酸化膜の膜厚ＴＯＸ、ゲート長Ｌ及びサイドウォール膜厚ＴＳＷの特性を有するＭＯＳトランジスタに対して、閾値電圧Ｖｔが目標値Ｖｔ０となるアニール温度Ｔｒ０を参照データ１６−１から抽出する。
（１３）ステップＳ１３：
制御部１５は、半導体基板８上の複数の領域の各々ごとに、ステップＳ１２で決定されたアニール温度Ｔｒで、所定の時間、加熱部１２（例示：図２、図３）を用いたアニールを実行する。
（１４）ステップＳ１４：
ホストコンピュータ３の制御部３０は、各種装置（図示されず）を用いて、従来知られた方法により、アニール後の半導体基板８に所定の製造工程（例示：層間絶縁膜、配線等）を実行して半導体装置を形成する。
（１５）ステップＳ１５：
計測部３１は、半導体基板８上の複数の領域の各々ごと（位置データごと）に、ＭＯＳトランジス５０タの閾値電圧Ｖｔを計測する。
【００４６】
以上のようにして、素子を含む半導体装置が製造される。
【００４７】
本発明では、製造途中の半導体基板８上の素子（ＭＯＳトランジスタ５０）の形状パラメータ（ＴＯＸ、Ｌ、ＴＳＷ）を複数の領域の各々ごとに取得し、その形状パラメータ（ＴＯＸ、Ｌ、ＴＳＷ）に基づいて、参照データ１６−１を参照して、各領域におけるアニール温度Ｔｒを決めている。過去の実際のアニール工程の結果である参照データ１６−１をアニール温度の決定に用いているので、温度制御の基準をより実際の製造（素子）に対応させることが可能となる。また、複数の領域を、同心円状の場合よりも緻密な格子状に設けているので、半導体基板８上においてアニール温度Ｔｒをより緻密に制御することが可能となる。これらにより、半導体基板８上の全ての素子において、概ね同じトランジスタ特性を得ることができる。
【００４８】
上記実施の形態では、ランプヒータを用いた加熱部１２を用いているが、他の構成を有する加熱部１２を用いることも可能である。図１０は、図１における加熱部１２の他の構成を示すブロック図である。加熱部１２ａは、レーザ発信器６１、シャッタ６２、ミラー６３、６４、パワーメータ６５、パイロメータ６６、Ｘ−Ｙステージ６７、駆動部６８、チャンバ６９を含む。レーザ発信器６１は、制御部１５の制御に基づいて、加熱用のレーザを制御された出力で照射する。シャッタ６２は、半導体基板８へのレーザの照射／停止を制御する。ミラー６３、６４は、所定の位置へレーザを導く。パワーメータ６５は、レーザの出力を計測し、制御部１５へ出力する。パイロメータ６６は、レーザの照射された位置の温度を計測し、制御部１５へ出力する。Ｘ−Ｙステージ６７は、半導体基板８を保持する。駆動部６８は、制御部１５の制御に基づいて、Ｘ−Ｙステージ６７をＸ方向及びＹ方向へ移動する。チャンバ６９は、内部において基板８のアニール処理が行われる筐体である。排気装置（図示されず）及びガス供給装置（図示されず）により、所望の雰囲気に置換可能である。
【００４９】
制御部１５は、パイロメータ６６（及びパワーメータ６５）の出力に基づいて、半導体基板８上の目標の領域が所望のアニール温度Ｔｒになるように、レーザ発信器６１の出力を制御する。その際、制御部１５は、レーザが半導体基板８上の複数の領域の各々を順番に（逐次）照射するように、駆動部６８の動作を制御する。すなわち、制御部１５は、レーザ発信器６１の出力制御と、駆動部６８のＸ−Ｙステージ６７駆動制御とを同期させて行う。これにより、上記ステップＳ１３において、制御部１５は、半導体基板８上の複数の領域の各々ごとに、ステップＳ１２で決定されたアニール温度Ｔｒで、所定の時間、加熱部１２を用いたアニールを実行する。
【００５０】
このようにレーザを用いた加熱部１２を適用した場合でも、ランプヒータを用いた場合と同様の効果を得ることができる。
【００５１】
上記実施の形態では、閾値電圧Ｖｔを用いているが、他の電気的特性（トランジスタ特性）を用いることも可能である。例えば、オン電流Ｉｏｎである。その場合、上記ステップＳ１５では、複数の領域の各々ごとに、ＭＯＳトランジスタのオン電流Ｉｏｎが計測される。
【００５２】
図１１は、記憶部１６に格納された参照データの他の例を示すグラフである。この参照データ１６−１は、量産製造に備えて事前に、製品の種類ごとに、評価用として形状パラメータを変えた複数のウェハを、アニール温度Ｔｒを変えて製造して、それら複数のウェハ上の素子の電気的特性を測定して得られる。縦軸は設計値（目標値）のオン電流（所望のオン電流）Ｉｏｎ０になるためのアニール温度Ｔｒ０、横軸は形状パラメータ、例えばゲート長Ｌである。例えば、サイドウォール膜厚ＴＳＷを一定とした場合、ゲート酸化膜の膜厚ＴＯＸの薄い場合が曲線Ｄ１、厚い場合が曲線Ｄ３、中程の場合が曲線Ｄ２のようになることを示している。同様に、ゲート酸化膜の膜厚ＴＯＸを一定とした場合、サイドウォール膜厚ＴＳＷの薄い場合が曲線Ｄ１、厚い場合が曲線Ｄ３、中程の場合が曲線Ｄ２のようになることを示している。
【００５３】
図１１において、横軸がサイドウォール膜厚ＴＳＷとした場合、ゲート長Ｌ及びゲート酸化膜の膜厚ＴＯＸとの関係は以下のようになる。例えば、ゲート長Ｌを一定とした場合、ゲート酸化膜の膜厚ＴＯＸの薄い場合が曲線Ｄ１、厚い場合が曲線Ｄ３、中程の場合が曲線Ｄ２のようになることを示している。同様に、ゲート酸化膜の膜厚ＴＯＸを一定とした場合、ゲート長Ｌの短い場合が曲線Ｄ１、長い場合が曲線Ｄ３、中程の場合が曲線Ｄ２のようになることを示している。
【００５４】
図１１において、横軸がゲート酸化膜の膜厚ＴＯＸとした場合、ゲート長Ｌ及びサイドウォール膜厚ＴＳＷとの関係は以下のようになる。例えば、サイドウォール膜厚ＴＳＷを一定とした場合、ゲート長Ｌの短い場合が曲線Ｄ１、長い場合が曲線Ｄ３、中程の場合が曲線Ｄ２のようになることを示している。同様に、ゲート長Ｌを一定とした場合、サイドウォール膜厚ＴＳＷの薄い場合が曲線Ｄ１、厚い場合が曲線Ｄ３、中程の場合が曲線Ｄ２のようになることを示している。
【００５５】
このようにオン電流Ｉｏｎを用いた場合でも、閾値電圧Ｖｔを用いた場合と同様の効果を得ることができる。
【００５６】
（第２の実施の形態）
以下、本発明のアニール装置、アニール方法及び半導体装置の製造方法の第２の実施の形態に関して、添付図面を参照して説明する。第２の実施の形態は、量産製造時に計測される各種データ（例示：計測データ、決定されるアニール温度、測定された閾値電圧）に基づいて、参照データを更新する点で第１の実施の形態と異なる。
【００５７】
図１２は、本発明のアニール装置の第２の実施の形態の構成を示すブロック図である。アニール装置２は、製造中の半導体装置を含んだ半導体基板を所望のアニール温度でアニールする。アニールは、ソース／ドレインの活性化アニールに例示される。アニール装置２は、ホストコンピュータ３に接続されている。アニール装置２は、加熱部１２と制御装置１１とを具備する。加熱部１２は、図２及び図３の構成を含め第１の実施の形態と同様である。
【００５８】
制御装置１１は、ホストコンピュータ３と通信を行うと共に、その指令に基づいて加熱部１２のアニール工程の動作を制御する。制御装置１１は、制御部１５、記憶部１６、演算部１７、計測部１８を備える。制御部１５は、第１の実施の形態等同様である。
【００５９】
記憶部１６は、参照データ１６−１及び蓄積データ１６−２を記憶している。
参照データ１６−１は、量産製造時に、アニール温度Ｔｒを決定するために参照されるデータである。参照データ１６−１は、量産製造に備えて事前に、製品の種類ごとに、評価用として形状パラメータ（例示：ゲート酸化膜の膜厚ＴＯＸ、ゲート長Ｌ、サイドウォール膜厚ＴＳＷ）を変えた複数のウェハを、アニール温度Ｔｒを変えて製造して、それら複数のウェハ上の素子の電気的特性（例示：閾値電圧Ｖｔ、オン電流Ｉｏｎ）を測定して得られる。参照データ１６−１は、製品の種類と、半導体装置中の素子の実測された形状パラメータと、目標とする電気的特性の得られるアニール温度Ｔｒ０とを関連付けている。
【００６０】
一方、蓄積データ１６−２は、量産製造中に、計測部３１等により実際に計測され、決定され及び取得された各種データ（例示：計測データ、決定されるアニール温度、測定された閾値電圧）である。製造ロット番号及びロット番号と、製品の種類と、半導体基板上の位置と、半導体装置中の素子（例示：ＭＯＳトランジスタ）の実測された形状パラメータ（例示：ゲート酸化膜の膜厚ＴＯＸ、ゲート長Ｌ、サイドウォール膜厚ＴＳＷ）と、アニール温度Ｔｒと、素子の電気的特性（例示：閾値電圧Ｖｔ、オン電流Ｉｏｎ）とを関連付けている。量産製造時に、この蓄積データ１６−２に基づいて、参照データ１６−１はリアルタイムで更新される。
【００６１】
演算部１７は、記憶部１６に事前に準備され予め格納されている参照データ１６−１を取得する。そして、半導体基板上の複数の領域の各々ごとに、参照データ１６−１を参照して、計測データ３２−２に基づいて、ランプ温度Ｔｒを決定する。更に、演算部１７は、半導体基板上の複数の領域の各々ごとに、計測データ３２−２とランプ温度Ｔｒとを関連付けて、量産製造中に計測、決定され取得された蓄積データ１６−２として記憶部１６に格納する。演算部１７は、更に、蓄積データ１６−２に基づいて、参照データ１６−１を量産製造中にリアルタイムに更新する。
【００６２】
計測部１８は、半導体基板上の複数の領域の各々ごとの閾値電圧Ｖｔ（又はオン電流Ｉｏｎ）を、制御部１５を介してホストコンピュータ３から取得する。そして、半導体基板上の複数の領域の各々ごとに、計測された閾値電圧Ｖｔを、蓄積データ１６−２に追加して、改めて量産製造中に計測、決定され取得された蓄積データ１６−２として記憶部１６に格納する。
【００６３】
ホストコンピュータ３、膜厚測定装置４、測長装置５、特性評価装置６の構成は第１の実施の形態と同様である。
【００６４】
図４の本発明の半導体装置の製造方法で製造される半導体装置の一部の構成、図５の記憶部３２に格納された製品データの一例、図６の記憶部３２に格納された計測データの一例については、それぞれ第１の実施の形態と同様である。
【００６５】
図１３は、記憶部１６に格納された蓄積データの一例を示す表である。蓄積データ１６−２は、製造ロット番号としての「ロットＮｏ」と、ウェハ番号としての「ウェハＮｏ」と、製品の種類としての「種類」と、半導体基板８上の位置としての「位置」と、ＭＯＳトランジスタ５０の実測された形状パラメータとしての「ゲート酸化膜の膜厚ＴＯＸ」、「ゲート長Ｌ」、「サイドウォール膜厚ＴＳＷ」と、アニール温度Ｔｒとしての「アニール温度Ｔｒ」と、閾値電圧Ｖｔとしての「閾値電圧Ｖｔ」とを関連付けている。
【００６６】
ここで、製造ロット番号、ウェハ番号、製品の種類、半導体基板８上の位置、ＭＯＳトランジスタ５０の実測された形状パラメータは、図６と同様である。アニール温度Ｔｒは、計測データ３２−２に基づいて、参照データ１６−１を参照して、上記「位置」ごとに決定されたアニール温度である。閾値電圧Ｖｔは、アニール工程後に半導体装置が完成したときに上記「位置」ごとに計測された閾値電圧である。
すなわち、一つの「ロットＮｏ」と「ウェハ番号」との組に対して、一つの「種類」、例えばランプヒータ２４の個数分の「位置」、その「位置」のぞれぞれに対応して（ランプヒータ２４の個数分の）「ゲート酸化膜の膜厚ＴＯＸ」、「ゲート長Ｌ」、「サイドウォール膜厚ＴＳＷ」、「アニール温度Ｔｒ」及び「閾値電圧Ｖｔ」がそれぞれ記憶されている。
【００６７】
図１４は、記憶部１６に格納された蓄積データの一例を示すグラフである。縦軸は閾値電圧Ｖｔ（目標値はＶｔ０）、横軸はアニール温度Ｔｒである。例えば、ゲート長Ｌ及びサイドウォール膜厚ＴＳＷを一定とした場合、ゲート酸化膜の膜厚ＴＯＸの薄い場合が曲線Ａ１、厚い場合が曲線Ａ３、中程の場合が曲線Ａ２のようになることを示している。同様に、サイドウォール膜厚ＴＳＷ及びゲート酸化膜の膜厚ＴＯＸを一定とした場合、ゲート長Ｌの短い場合が曲線Ａ１、長い場合が曲線Ａ３、中程の場合が曲線Ａ２のようになることを示している。同様に、ゲート酸化膜の膜厚ＴＯＸ及びゲート長Ｌを一定とした場合、サイドウォール膜厚ＴＳＷの薄い場合が曲線Ａ１、厚い場合が曲線Ａ３、中程の場合が曲線Ａ２のようになることを示している。
【００６８】
図７及び図８で示される記憶部１６に格納された参照データの一例については、第１の実施の形態と同様である。ただし、後述されるように、蓄積データ１６−２に基づいて新たに生成されるデータが参照データ１６−１に追加されて、その参照データ１６−１が更新される。
【００６９】
次に、本発明のアニール方法を適用した半導体装置の製造方法の第２の実施の形態について説明する。図１５は、本発明のアニール方法を適用した半導体装置の製造方法の第２の実施の形態を示すフロー図である。
（１）ステップＳ０１〜ステップＳ１２：
第１の実施の形態と同様である。
（２）ステップＳ２０：
演算部１７は、半導体基板８上の複数の領域の各々ごとに、計測データ３２−２（製品ロット番号及びウェハ番号、製品の種類、位置データ（ｘ、ｙ）、ゲート酸化膜の膜厚ＴＯＸ、ゲート長Ｌ及びサイドウォール膜厚ＴＳＷ）と、決定されたアニール温度Ｔｒとを関連付けて、蓄積データ１６−２（図１３、図１４）として記憶部１６に格納する。
（３）ステップＳ１３〜ステップＳ１５：
第１の実施の形態と同様である。
（４）ステップＳ２２：
アニール装置２の制御部１５は、ホストコンピュータ３から、半導体基板８上の複数の領域の各々ごと（位置データごと）の閾値電圧Ｖｔを取得する。そして、計測部１８は、半導体基板８上の複数の領域の各々ごとに、製品ロット番号及びウェハ番号と位置データとに基づいて、ステップＳ２１で既に格納されている製品ロット番号及びウェハ番号、製品の種類、位置データ（ｘ、ｙ）、ゲート酸化膜の膜厚ＴＯＸ、ゲート長Ｌ、サイドウォール膜厚ＴＳＷ及びランプ温度Ｔｒに関連付けて、計測された閾値電圧Ｖｔを追加して、蓄積データ１６−２として記憶部１６に格納する。
（５）ステップＳ２３：
演算部１７は、蓄積データ１６−２（図１３、図１４）に基づいて、参照データ１６−１（図７、図８）に追加するための（参照データ１６−１更新用の）データを生成する。
その生成方法は、まず図１３に例示される蓄積データ１６−２に基づいて、図１４に示すようなグラフを生成する。ここで、目標とする閾値電圧Ｖｔ０は「種類」から特定される。次に、当該グラフを参照して、各形状パラメータ（「ゲート酸化膜の膜厚ＴＯＸ」、「ゲート長Ｌ」、「サイドウォール膜厚ＴＳＷ」）を有するＭＯＳトランジスタにおいて、閾値電圧Ｖｔ０となるようなアニール温度Ｔｒ０を抽出する。そして、形状パラメータと閾値電圧Ｖｔ０となるようなアニール温度Ｔｒ０との関係を示す図８のようなグラフを生成する。これが、最終的に参照データ１６−１に追加するためのデータとなる。ただし、演算部１７は、このような生成方法を数値計算で実行する。
（６）ステップＳ２４：
演算部１７は、生成された参照データ１６−１に追加するためのデータを記憶部１６に格納して、参照データ１６−１を更新する。記憶部１６において更新された参照データ１６−１は、ステップＳ１１で取得され（フィードバックされ）、ステップＳ１２で利用されることで、その後の半導体装置の製造において有効利用される。
【００７０】
以上のようにして、素子を含む半導体装置が製造される。この場合にも第１の実施の形態と同様の効果を得ることができる。
【００７１】
本実施の形態では、更に、過去の実際のアニール工程の結果である参照データ１６−１を、量産工程中の直近の過去の実際のアニール工程の結果で更新しつつ、アニール温度の決定に用いているので、温度制御の基準をより実際の製造（素子）に対応させることが可能となる。
【００７２】
また、第１の実施の形態と同様に、図１０に示すレーザを用いた加熱部１２を適用することが出来、ランプヒータを用いた場合と同様の効果を得ることができる。
【００７３】
上記実施の形態では、閾値電圧Ｖｔを用いているが、他の電気的特性（トランジスタ特性）を用いることも可能である。例えば、オン電流Ｉｏｎである。その場合、上記ステップＳ１５では、複数の領域の各々ごとに、ＭＯＳトランジスタのオン電流Ｉｏｎが計測される。ステップＳ２２では、複数の領域の各々ごとに、計測されたオン電流Ｉｏｎが蓄積データ１６−２として格納される。ステップＳ２３では、蓄積データ１６−２に基づいて、参照データ１６−１が生成される。
【００７４】
図１６は、記憶部１６に格納された蓄積データの他の例を示すグラフである。縦軸はオン電流Ｉｏｎ（目標値はＩｏｎ０）、横軸はアニール温度Ｔｒである。例えば、ゲート長Ｌ及びサイドウォール膜厚ＴＳＷを一定とした場合、ゲート酸化膜の膜厚ＴＯＸの薄い場合が曲線Ｃ１、厚い場合が曲線Ｃ３、中程の場合が曲線Ｃ２のようになることを示している。
同様に、サイドウォール膜厚ＴＳＷ及びゲート酸化膜の膜厚ＴＯＸを一定とした場合、ゲート長Ｌの短い場合が曲線Ｃ１、長い場合が曲線Ｃ３、中程の場合が曲線Ｃ２のようになることを示している。
同様に、ゲート酸化膜の膜厚ＴＯＸ及びゲート長Ｌを一定とした場合、サイドウォール膜厚ＴＳＷの薄い場合が曲線Ｃ１、厚い場合が曲線Ｃ３、中程の場合が曲線Ｃ２のようになることを示している。
【００７５】
第１の実施の形態の場合と同様に、オン電流Ｉｏｎを用いた場合でも、閾値電圧Ｖｔを用いた場合と同様の効果を得ることができる。
【００７６】
本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施例は適宜変形又は変更され得ることは明らかである。
【図面の簡単な説明】
【００７７】
【図１】図１は、本発明のアニール装置の第１の実施の形態の構成を示すブロック図である。
【図２】図２は、図１における加熱部１２の構成の一例を示すブロック図である。
【図３】図３は、図２におけるランプヒータ２４の構成を示す平面図である。
【図４】図４は、本発明の半導体装置の製造方法で製造される半導体装置の一部の構成を示す断面図である。
【図５】図５は、記憶部３２に格納された製品データの一例を示す表である。
【図６】図６は、記憶部３２に格納された計測データの一例を示す表である。
【図７】図７は、記憶部１６に格納された参照データの一例を示す表である。
【図８】図８は、記憶部１６に格納された参照データの一例を示すグラフである。
【図９】図９は、本発明のアニール方法を適用した半導体装置の製造方法の第１の実施の形態を示すフロー図である。
【図１０】図１０は、図１における加熱部１２の他の構成を示すブロック図である。
【図１１】図１１は、記憶部１６に格納された参照データの他の一例を示すグラフである。
【図１２】図１２は、本発明のアニール装置の第２の実施の形態の構成を示すブロック図である。
【図１３】図１３は、記憶部１６に格納された蓄積データの一例を示す表である。
【図１４】図１４は、記憶部１６に格納された蓄積データの一例を示すグラフである。
【図１５】図１５は、本発明のアニール方法を適用した半導体装置の製造方法の第２の実施の形態を示すフロー図である。
【図１６】図１６は、記憶部１６に格納された蓄積データの他の一例を示すグラフである。
【符号の説明】
【００７８】
２    アニール装置
３    ホストコンピュータ
４    膜厚測定装置
５    測長装置
６    特性評価装置
８    基板
１１    制御装置
１２、１２ａ    加熱部
１５    制御部
１６    記憶部
１６−１    参照データ
１６−２    蓄積データ
１７    演算部
１８    計測部
２１    チャンバ
２２    電源部
２３    センサ部
２４    ランプヒータ
２５    パイロメータ
３０    制御部
３１    計測部
３２    記憶部
３２−１    製品データ
３２−２    計測データ
５１    ゲート電極
５２    ゲート酸化膜
５３    第１導電型高濃度拡散層
５４    第１導電型拡散層
５５    第１導電型低濃度拡散層
５６    サイドウォール
６１    レーザ発信器
６２    シャッタ
６３、６４    ミラー
６５    パワーメータ
６６    パイロメータ
６７    Ｘ−Ｙステージ
６８    駆動部
６９    チャンバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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