(57)【要約】【課題】複数の積層ゲート電極間に形成される電極間絶縁膜のアスペクト比が高く電極間絶縁膜内にシームが生じたとしても当該シーム内に不要成分を侵入させることなくデバイス不良を防止できるようにする。【解決手段】シリコン酸化膜８上で且つ多結晶シリコン層６の側面位置にシリコン窒化膜１４を形成した後、多結晶シリコン層６上のシリコン窒化膜１２を除去している。このため、多結晶シリコン層６の上面をウェットエッチング処理して清浄化するときにシリコン酸化膜８の中央上部にシーム８ａが形成されていたとしても、当該シーム８ａ上を覆うようにシリコン窒化膜１４がキャップ絶縁膜として形成されているため、シーム８ａを拡大させることなく多結晶シリコン層６の上面を清浄化することができる。【選択図】図７
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【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介してゲート電極膜を形成する工程と、
前記ゲート電極膜上に形成されたマスクパターンをマスクとして前記ゲート電極膜を分断し、複数のゲート電極を形成する工程と、
前記複数のゲート電極間に当該ゲート電極の上面よりも低い位置まで第１の絶縁膜を形成する工程と、
前記電極間絶縁膜上および前記ゲート電極の側面に前記第１の絶縁膜との間でエッチング処理時の高選択性を備えた第２の絶縁膜を形成する工程と、
前記第２の絶縁膜との間で高選択性を備えたエッチング条件下で前記ゲート電極が露出するように前記マスクパターンをエッチングにより除去する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上にゲート絶縁膜、浮遊ゲート電極膜、ゲート間絶縁膜、および制御ゲート電極の基層を積層形成する工程と、
前記制御ゲート電極の基層上に形成されたマスクパターンをマスクとして前記制御ゲート電極の基層、ゲート間絶縁膜、浮遊ゲート電極膜を分断し複数の積層ゲート電極を形成する工程と、
前記複数の積層ゲート電極間に、前記半導体基板上面からの高さが前記浮遊ゲート電極膜の高さ以上で且つ前記制御ゲート電極の基層の上面よりも低い位置まで第１の絶縁膜を形成する工程と、
前記電極間絶縁膜上および前記制御ゲート電極の基層の側面に前記第１の絶縁膜との間でエッチング処理時の高選択性を備えた第２の絶縁膜を形成する工程と、
前記第２の絶縁膜との間で高選択性を備えたエッチング条件下で前記マスクパターンをエッチングにより除去する工程と、
前記制御ゲート電極の基層が露出するようにウェットエッチング処理する工程と、
前記制御ゲート電極の基層上に低抵抗材料を合金化して合金層を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２記載の半導体装置の製造方法において、
前記マスクパターンは、第２の絶縁膜により形成され、
前記マスクパターンをウェットエッチングにより除去する工程では、前記第２の絶縁膜を同時にエッチング処理して当該第２の絶縁膜の膜厚を薄くすることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１ないし３の何れかに記載の半導体装置の製造方法において、
前記第１の絶縁膜は酸化系絶縁材料で形成され、前記第２の絶縁膜は窒化系絶縁材料で形成されていることを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成された複数のゲート電極と、
前記複数のゲート電極間に第１の酸化膜系絶縁膜を主成分として形成された電極間絶縁膜であって前記複数のゲート電極間の中央付近に位置してシームが形成された電極間絶縁膜と、
前記電極間絶縁膜上を覆うように窒化膜系絶縁膜を主成分として形成されたキャップ絶縁膜と、
前記キャップ絶縁膜上に第２の酸化膜系絶縁膜を主成分として形成された層間絶縁膜とを備えたことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート電極を備えた半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
例えば、マルチメディアカード用の記憶素子などに用いられているフラッシュメモリ装置は、半導体基板上にゲート絶縁膜を介して積層ゲート電極を行列状に配列してメモリセルを多数構成することで高集積化が図られている（例えば、特許文献１参照）。このフラッシュメモリ装置の大容量化のためにはメモリセルをさらに高集積化する必要がある。メモリセルを高集積化すると、メモリセル間の間隔を狭くする必要があるため、隣り合う積層ゲート電極間の間隔も短くなる。隣り合う積層ゲート電極間には電極間絶縁膜が埋め込まれるが、積層ゲート電極間の間隔が狭くなると当該領域のアスペクト比が増加するため埋込性が悪くなり、電極間絶縁膜内にシームが生じる。電極間絶縁膜が埋め込まれた後、例えば、ウェットエッチング処理が施されると電極間絶縁膜がエッチング耐性のない膜によって構成されている場合にはシームが大きくなる。この後の工程において導電性や絶縁性の膜を形成すると、シームが大きくなることにより形成された空隙内に不要な膜が形成されることになり、当該デバイス不良を生じる虞がある。尚、このような課題は積層ゲート電極に限らず単層のゲート電極に適用しても同様に生じる課題となる。
【特許文献１】特開２００６−６０１３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、複数のゲート電極間に形成される電極間絶縁膜のアスペクト比が高く電極間絶縁膜内にシームが生じたとしても当該シーム内に不要成分を侵入させることなくデバイス不良を防止できるようにした半導体装置の製造方法および半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明の一態様は、半導体基板上にゲート絶縁膜を介してゲート電極膜を形成する工程と、前記ゲート電極膜上に形成されたマスクパターンをマスクとして前記ゲート電極膜を分断し、複数のゲート電極を形成する工程と、前記複数のゲート電極間に当該ゲート電極の上面よりも低い位置まで第１の絶縁膜を形成する工程と、前記電極間絶縁膜上および前記ゲート電極の側面に前記第１の絶縁膜との間でエッチング処理時の高選択性を備えた第２の絶縁膜を形成する工程と、前記第２の絶縁膜との間で高選択性を備えたエッチング条件下で前記ゲート電極が露出するように前記マスクパターンをエッチングにより除去する工程とを備えた半導体装置の製造方法を提供する。
【０００５】
本発明の一態様は、半導体基板上にゲート絶縁膜、浮遊ゲート電極膜、ゲート間絶縁膜、および制御ゲート電極の基層を積層形成する工程と、前記制御ゲート電極の基層上に形成されたマスクパターンをマスクとして前記制御ゲート電極の基層、ゲート間絶縁膜、浮遊ゲート電極膜を分断し複数の積層ゲート電極を形成する工程と、前記複数の積層ゲート電極間に、前記半導体基板上面からの高さが前記浮遊ゲート電極膜の高さ以上で且つ前記制御ゲート電極の基層の上面よりも低い位置まで第１の絶縁膜を形成する工程と、前記電極間絶縁膜上および前記制御ゲート電極の基層の側面に前記第１の絶縁膜との間でエッチング処理時の高選択性を備えた第２の絶縁膜を形成する工程と、前記第２の絶縁膜との間で高選択性を備えたエッチング条件下で前記マスクパターンをエッチングにより除去する工程と、前記制御ゲート電極の基層が露出するようにウェットエッチング処理する工程と、前記制御ゲート電極の基層上に低抵抗材料を合金化して合金層を形成する工程とを備えた半導体装置の製造方法を提供する。
【０００６】
本発明の一態様は、半導体基板と、前記半導体基板上にゲート絶縁膜を介して形成された複数のゲート電極と、前記複数のゲート電極間に第１の酸化膜系絶縁膜を主成分として形成された電極間絶縁膜であって前記複数のゲート電極間の中央付近に位置してシームが形成された電極間絶縁膜と、前記電極間絶縁膜上を覆うように窒化膜系絶縁膜を主成分として形成されたキャップ絶縁膜と、前記キャップ絶縁膜上に第２の酸化膜系絶縁膜を主成分として形成された層間絶縁膜とを備えた半導体装置を提供する。
【発明の効果】
【０００７】
本発明の一態様によれば、複数のゲート電極間に形成される電極間絶縁膜内にシームが生じたとしても当該シームを拡大させることなく当該シーム内に不要成分が侵入することがなくなり、デバイス不良を防止できるようになる。
【発明を実施するための最良の形態】
【０００８】
（第１の実施形態）
以下、本発明をＮＡＮＤ型のフラッシュメモリ装置に適用した第１の実施形態について図面を参照しながら説明する。尚、以下の参照図面において、同一または類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、本実施形態に係る特徴部分を中心に示すもので、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【０００９】
まず、本実施形態に係るＮＡＮＤ型フラッシュメモリ装置１の電気的構成を説明する。図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
【００１０】
ＮＡＮＤ型フラッシュメモリ装置１のメモリセルアレイＡｒは、２（複数）個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に対して直列接続された複数個（例えば３２個：２のｎ乗個（ｎは正の整数））のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニット（ストリングユニット）Ｓｕが行列状に形成されることにより構成されている。
【００１１】
ＮＡＮＤセルユニットＳｕ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（制御ゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。
【００１２】
選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介してソース線ＳＬに接続されている。
【００１３】
図２はメモリセル領域の一部のレイアウトパターンを示す平面図である。また、図３は、図２のＡ−Ａ線に沿う断面図を模式的に示している。半導体基板としてのシリコン基板２には、ＳＴＩ(Shallow Trench Isolation)構造の素子分離領域Ｓｂが図２中Ｙ方向に沿って形成されている。この素子分離領域Ｓｂは、Ｘ方向に所定間隔で複数本並設されており、これにより素子領域（活性領域：アクティブエリア）Ｓａが図２中のＹ方向に沿って形成されＸ方向に複数に分離形成されている。
【００１４】
ワード線ＷＬは、素子領域Ｓａに交差してＸ方向に沿って形成されており、Ｙ方向に離間して複数本形成されている。また、一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が図２中Ｘ方向に沿って形成されている。一対の選択ゲート線ＳＧＬ１間の素子領域Ｓａ上にはビット線コンタクトＣＢがそれぞれ形成されている。
【００１５】
ワード線ＷＬと交差する素子領域Ｓａ上にはメモリセルトランジスタのゲート電極ＭＧ（積層ゲート電極に相当）が形成されている。選択ゲート線ＳＧＬ１と交差する素子領域Ｓａ上には選択ゲートトランジスタのゲート電極ＳＧが形成されている。
【００１６】
図３は、図２中のＡ−Ａ線に沿う断面図を模式的に示し、本実施形態の特徴部分となる素子領域Ｓａ上のメモリセルトランジスタのゲート電極ＭＧとその周辺構造を中心に示している。この図３に示すように、メモリセルトランジスタのゲート電極ＭＧは、シリコン基板２上にシリコン酸化膜３を介して、多結晶シリコン層４、ＯＮＯ膜５、多結晶シリコン層６、コバルトシリサイド（ＣｏＳｉ２）層７を順に積層した構造をなしている。
【００１７】
シリコン酸化膜３は、シリコン基板２が熱酸化処理されることによって形成され、ゲート絶縁膜、トンネル絶縁膜として機能する膜である。多結晶シリコン層４は、リン等の不純物がドープされており浮遊ゲート電極ＦＧとして構成される。多結晶シリコン層６は、リン等の不純物がドープされており制御ゲート電極ＣＧの基層として構成される。コバルトシリサイド層７は制御ゲート電極ＣＧの基層上に形成された、ワード線ＷＬの抵抗値を低減させるための合金層である。
【００１８】
制御ゲート電極ＣＧは、この多結晶シリコン層６およびコバルトシリサイド層７によって構成されている。ＯＮＯ膜５は、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の積層膜であり、浮遊ゲート電極ＦＧおよび制御ゲート電極ＣＧ間のゲート間絶縁膜、多結晶シリコン層４および６間のインターポリ絶縁膜、導電層間絶縁膜として機能する。メモリセルトランジスタのゲート電極ＭＧ−ＭＧ間には、シリコン基板２の表層にソース／ドレイン領域として低濃度の不純物拡散層２ａが形成されている。各ゲート電極ＭＧ−ＭＧ間には、シリコン酸化膜８がシリコン基板２上に電極間絶縁膜として形成されている。尚、シリコン酸化膜８は、ゲート電極ＭＧ−ＭＧ間においてシリコン基板２上にシリコン酸化膜３を介して形成されていても良い。
【００１９】
このシリコン酸化膜８の上には、層間絶縁膜９が形成されている。この層間絶縁膜９は、高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）法により成膜されるＴＥＯＳ(Tetra Ethyl Ortho Silicate)ガスによるシリコン酸化膜であり、隣り合うゲート電極ＭＧ−ＭＧ間とその上層側に埋め込まれている。
【００２０】
この層間絶縁膜９の上にはバリア膜としてシリコン窒化膜１０が形成されており、シリコン窒化膜１０の上には層間絶縁膜１１が形成されている。層間絶縁膜１１は、高密度プラズマＣＶＤ法により成膜されるシリコン酸化膜である。
【００２１】
次に、上記構造の製造方法について図４ないし図８を参照しながら説明する。尚、以下の説明では、本実施形態に係る特徴部分を中心に説明するが、本発明では以下に説明する工程のうち何れかを必要に応じて省いても良いし、図示しないその他の領域の構造を形成するために必要な工程があれば付加しても良い。
【００２２】
図４に示すように、シリコン基板２に熱酸化処理を施しシリコン酸化膜３を形成し、次にＬＰ−ＣＶＤ法により多結晶シリコン層４、ＯＮＯ膜５、制御ゲート電極ＣＧの基層としての多結晶シリコン層６を順次積層形成する。次に、多結晶シリコン層６の上にハードマスク（マスクパターン）となるシリコン窒化膜１２を形成する。
【００２３】
次に、シリコン窒化膜１２の上にレジスト１３を塗布してフォトリソグラフィ処理によりパターンニングし、ドライエッチング処理（例えばＲＩＥ(Reactive Ion Etching)法）によりシリコン窒化膜１２を分断する。その後、当該分断されたシリコン窒化膜１２をマスクとしてＲＩＥ法によるエッチング処理にてメモリセルトランジスタのゲート電極ＭＧ用のゲート電極形成領域Ｇの積層膜３〜６を複数に分断する。次にレジスト１３を除去する。尚、レジスト１３の除去処理はシリコン窒化膜１２を分断した直後であっても良い。また、ゲート電極形成領域ＭＧ−ＭＧ間のシリコン酸化膜３も分断しているが残存させても良い。次に、ｎ型の不純物をイオン注入することでシリコン基板２の表層に低濃度の不純物導入層（ソース／ドレイン領域）２ａを形成する。後にアニール処理されることによって不純物導入層２ａの不純物が活性化する。
【００２４】
次に、図６に示すように、成膜温度条件を６００℃〜８００℃の温度範囲に設定しＬＰ−ＣＶＤ法により不純物拡散層２ａ上にＴＥＯＳガスによるシリコン酸化膜８を埋込む。このとき、分断領域の横方向寸法が狭く当該領域のアスペクト比が高いため、シリコン酸化膜８の埋込領域の中央上部にはシーム８ａを生じる。次に、ＲＩＥ法により多結晶シリコン層６の上面より下方位置で且つ下面より上方位置までシリコン酸化膜８をエッチバックする。
【００２５】
次に、図７に示すように、シリコン酸化膜８上に６５０℃〜８００℃の温度範囲の成膜条件にてＬＰ−ＣＶＤ法によりシリコン窒化膜１４を堆積し、必要に応じてシリコン窒化膜１４をシリコン窒化膜１２の上面に至るまでエッチバックする。このシリコン窒化膜１４は、シリコン酸化膜８との間でエッチング処理時の高選択性を有するキャップ絶縁膜として機能する。
【００２６】
次に、図８に示すように、ＲＩＥ法によりシリコン窒化膜１２および１４をエッチング処理し多結晶シリコン層６の上面を露出させたところでエッチング処理をストップする。次に、希弗酸処理等の酸化膜除去処理によって多結晶シリコン層６の露出表面の自然酸化膜等を剥離して清浄化する。希弗酸によるウェットエッチング処理時の選択比は、シリコン窒化膜１２および１４とシリコン酸化膜８とでは１００倍以上であるため、シリコン酸化膜８の中央上部にシーム８ａが存在したとしても、シリコン窒化膜１４がキャップ膜として機能するため、ウェットエッチング処理時にシリコン酸化膜８が除去処理されることはなくシーム８ａが拡大することがない。
【００２７】
次に、図９に示すように、コバルト（Ｃｏ）／チタン（Ｔｉ）／窒化チタン（ＴｉＮ）の連続スパッタ処理と、ランプアニール処理などの熱処理と未反応の金属剥離処理とを段階的に施すことによって多結晶シリコン層６の上部にコバルトシリサイド（ＣｏＳｉ２）膜７を形成する。尚、コバルトに代えてタングステンなどの他の金属をスパッタするようにしても良い。
【００２８】
次に、図１０に示すように、多結晶シリコン層６との間で高選択性を備えた条件においてシリコン窒化膜１４をドライエッチング処理して除去する。これは、シリコン窒化膜１４が隣り合う多結晶シリコン層６間に構成されていると寄生容量が増加してしまうためであり、当該除去処理を施すことによって隣り合うゲート電極ＭＧ−ＭＧ間の寄生容量を抑制することができる。
【００２９】
次に、図１１に示すように、高密度プラズマＣＶＤ法によりコバルトシリサイド膜７上およびシリコン酸化膜８上にシリコン酸化膜９を層間絶縁膜として形成することにより、隣り合うコバルトシリサイド膜７間にシリコン酸化膜９を埋込む。
【００３０】
次に、図１２に示すように、シリコン酸化膜９上にシリコン窒化膜１０を形成する。このシリコン窒化膜１０は、その上層の層間絶縁膜１１に含まれる水素や不純物イオンなどの不要物がシリコン酸化膜３やＯＮＯ膜５などのゲート絶縁膜に侵入するのを防止するためのバリア膜として機能する。
【００３１】
次に、図３に示すように、高密度プラズマＣＶＤ法によりシリコン窒化膜１０の上に層間絶縁膜１１を堆積する。この後、ビット線コンタクトＣＢを形成したり、その上にビット線ＢＬなどの上層配線を形成するがその説明を省略する。
【００３２】
多結晶シリコン層６上にコバルトシリサイド膜７を形成する場合には、その直前に多結晶シリコン層６の上面が清浄化されていないと、制御ゲート電極ＣＧを低抵抗化することが困難となる。
【００３３】
そこで本実施形態によれば、シリコン酸化膜８上で且つ多結晶シリコン層６の側面位置にシリコン窒化膜１４を形成した後、多結晶シリコン層６上のシリコン窒化膜１２をＲＩＥ法によって除去し、さらにウェットエッチング処理することで自然酸化膜等を剥離している。このため、ウェットエッチング処理を行うときにシリコン酸化膜８の中央上部にシーム８ａが形成されていたとしてもシリコン窒化膜１４が当該シーム８ａ上を覆うようにキャップ絶縁膜として形成されているため、シーム８ａを拡大させることなく多結晶シリコン層６の上面を清浄化することができる。したがって、シリコン酸化膜８の中央上部にシーム８ａが生じたとしても当該シーム８ａが拡大することがなくなり、シーム８ａ内に不要成分が侵入する虞がなくなりデバイス不良を防止できる。
【００３４】
また、シリコン酸化膜８上を覆うシリコン窒化膜１４と、ハードマスクとして用いるシリコン窒化膜１２とを同一成分材料で形成しているため、シリコン窒化膜１４をシリコン窒化膜１２と同時に薄膜化することができ製造工程数を削減できる。
【００３５】
（第２の実施形態）
図１３および図１４は、本発明の第２の実施形態を示すもので、マスクとなるシリコン窒化膜１２に代えて酸化膜系の材料を適用したところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。
【００３６】
図１３は、シリコン窒化膜１２に代えてシリコン酸化膜１５をマスクとして適用し、シリコン窒化膜１４をシリコン酸化膜１５の上面までエッチバック処理した後の状態を模式的に示している。すなわち、図１３は、前述実施形態で説明した図７に対応して示している。
【００３７】
この工程後、図１４に示すように、シリコン酸化膜１５を多結晶シリコン層６の上面までＲＩＥ法によりエッチング処理する。このときの処理条件は、シリコン窒化膜１４に比較してシリコン酸化膜１５のエッチング処理選択性が高い条件である。すると、シリコン窒化膜１４を除去することなくシリコン酸化膜１５を除去処理することができる。すなわち、多結晶シリコン層６の側面を露出させることなくエッチング処理することが可能となる。次に、前述実施形態と同様の工程を経てコバルトシリサイド膜７を形成する。その後の工程は、前述実施形態と同様であるため、その説明を省略するが、このような実施形態においても前述実施形態とほぼ同様の作用効果が得られる。
【００３８】
（第３の実施形態）
図１５は、本発明の第３の実施形態を示すもので、第１の実施形態と異なるところは、シリコン窒化膜１４ａを残留させたまま構成したところにある。前述実施形態と同一部分には同一符号を付して説明を省略し、以下、異なる部分について説明する。
【００３９】
前述実施形態の説明では、図８に示した構造を形成した後、ドライエッチング処理を行うことでシリコン窒化膜１４を除去処理し、シリコン酸化膜９、シリコン窒化膜１０、層間絶縁膜１１を積層しているが、本実施形態では、図１５に示すように、図８に示した構造を形成した後、シリコン窒化膜１４ａを除去処理することなくシリコン酸化膜９、シリコン窒化膜１０、層間絶縁膜１１を順次積層している。この場合、シリコン窒化膜１４ａにはホウ素（Ｂ）を含有させ、通常のシリコン窒化膜の比誘電率（７．９）より比誘電率（ε）が４〜５程度と小さなシリコン窒化膜とする。このような実施形態においても前述実施形態とほぼ同様の作用効果を得る。
【００４０】
（他の実施形態）
本発明は、上記実施形態にのみ限定されるものではなく、次のように変形または拡張できる。
フラッシュメモリ装置１に適用したが、電極間絶縁膜を形成後、この電極間絶縁膜をシームが形成されている部分までエッチバックする工程を有するその他の半導体装置にも適用可能である。
【００４１】
浮遊ゲート電極ＦＧおよび制御ゲート電極ＣＧ間のゲート間絶縁膜としてＯＮＯ膜５を適用したがアルミナ（Ａｌ２Ｏ３）膜などの他の高誘電率材料を適用可能である。
シリコン酸化膜８がゲート電極ＭＧ−ＭＧ間のシリコン基板２上に直接形成された実施形態を示したが、シリコン酸化膜８はシリコン基板２上にシリコン酸化膜３を介して形成されていても良い。ゲート電極ＭＧは、単層のゲート電極に代えて適用しても良い。また、多結晶シリコン層４からなる浮遊ゲート電極をシリコン窒化膜で形成した所謂ＭＯＮＯＳ構造にも適用可能である。
【００４２】
上記実施形態に示される全構成要件からいくつかの構成要件が削除されたとしても発明が解決しようとする課題の欄で述べられた目的を達成することができ、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成要件を発明として適用可能である。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１の実施形態に係るメモリセル領域の電気的構成を示す図
【図２】模式的に示す平面図
【図３】図２のＡ−Ａ線に沿って示す模式的な縦断側面図
【図４】製造工程の一段階を模式的に示す縦断側面図（その１）
【図５】製造工程の一段階を模式的に示す縦断側面図（その２）
【図６】製造工程の一段階を模式的に示す縦断側面図（その３）
【図７】製造工程の一段階を模式的に示す縦断側面図（その４）
【図８】製造工程の一段階を模式的に示す縦断側面図（その５）
【図９】製造工程の一段階を模式的に示す縦断側面図（その６）
【図１０】製造工程の一段階を模式的に示す縦断側面図（その７）
【図１１】製造工程の一段階を模式的に示す縦断側面図（その８）
【図１２】製造工程の一段階を模式的に示す縦断側面図（その９）
【図１３】本発明の第２の実施形態を示す図７相当図
【図１４】図８相当図
【図１５】本発明の第３の実施形態を示す図３相当図
【符号の説明】
【００４４】
図面中、１はフラッシュメモリ装置（半導体装置）、２はシリコン基板（半導体基板）、３はシリコン酸化膜（ゲート絶縁膜）、４は多結晶シリコン層（浮遊ゲート電極）、５はＯＮＯ膜（ゲート間絶縁膜）、６は多結晶シリコン層（制御ゲート電極の基層）、７はコバルトシリサイド膜（合金層）、８はシリコン酸化膜（電極間絶縁膜）、８ａはシーム、９はシリコン酸化膜（層間絶縁膜）、１１は層間絶縁膜、１２はシリコン窒化膜（マスクパターン）、１４はシリコン窒化膜（キャップ絶縁膜）、ＦＧは浮遊ゲート電極、ＣＧは制御ゲート電極、ＭＧはメモリセルトランジスタのゲート電極を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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