(57)【要約】【課題】ソフトエラーを防止しつつ小型化を図ることが容易な半導体記憶装置を提供すること。【解決手段】ボトムウェル３と、該ボトムウェルよりも不純物の注入深さが浅い複数のウェル５ｐ，５ｎとを有する半導体記憶装置１０を構成するにあたり、複数のウェルの各々はメモリセルアレイＭＣＡを平面視上横切るようにして互いに平行に配置し、メモリセルアレイでのセル配列構造は、複数のバリューセルＣｖが配置されたバリューセル領域Ｖを複数のダミーセルＣｄが配置されたダミーセル領域Ｄで取り囲んだ構造とし、平面視したときに、バリューセル領域はボトムウェルに含まれ、かつボトムウェルの縁はダミーセル領域の下に位置するように、ボトムウェルの形状および大きさを選定する。【選択図】        図１
2008004699.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、該半導体基板に形成されたメモリセルアレイとを備え、前記半導体基板は、ボトムウェルと、該ボトムウェルよりも不純物の注入深さが浅い複数のウェルとを有する半導体記憶装置であって、
前記複数のウェルの各々は、前記メモリセルアレイを平面視上横切るようにして互いに平行に配置され、
前記メモリセルアレイは、データが格納される複数のバリューセルとデータが格納されない複数のダミーセルとを含むと共に、前記複数のバリューセルが配置されたバリューセル領域を前記複数のダミーセルが配置されたダミーセル領域で取り囲んだセル配列構造を有し、
平面視したときに、前記バリューセル領域は前記ボトムウェルに含まれ、かつ前記ボトムウェルの縁は前記ダミーセル領域の下に位置する、
ことを特徴とする半導体記憶装置。
【請求項２】
前記複数のウェルは、前記ボトムウェルと同じ導電型を有する複数の第１ウェルと、前記ボトムウェルとは逆の導電型を有する複数の第２ウェルであり、これら複数の第１ウェルおよび複数の第２ウェルの各々は、互いに平行に配置された複数の第１ウェルそれぞれの線幅方向両側に第２ウェルが１つずつ隣接配置されたウェル配列構造を形成しており、
個々のバリューセルおよび個々のダミーセルは、１つの第１ウェルと該第１ウェルに対応する２つの第２ウェルとに亘る領域上に形成されている、
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ボトムウェルは、平面視上、前記第１ウェルおよび前記第２ウェルそれぞれの長手方向と平行な方向に延びる２つの辺を有し、かつ該２つの辺の各々が前記第２ウェルの下に位置することを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
複数のバリューセル領域と、１つのバリューセル領域に１つが対応するようにして配置された複数のボトムウェルとを有し、
平面視したときに、前記バリューセル領域の各々は対応するボトムウェルに含まれ、かつ前記ボトムウェルの各々の縁は前記ダミーセル領域の下に位置する、
ことを特徴とする請求項１〜３のいずれか１つに記載の半導体記憶装置。
【請求項５】
半導体基板と、該半導体基板に設けられたメモリセルアレイと、該メモリセルアレイの平面視上の周囲に配置された周辺回路部とを備え、前記半導体基板は、ボトムウェルと、該ボトムウェルよりも不純物の注入深さが浅い複数のウェルとを有する半導体記憶装置であって、
前記複数のウェルの各々は、前記メモリセルアレイを平面視上横切るようにして互いに平行に配置され、
平面視したときに、前記メモリセルアレイは前記ボトムウェルに含まれ、かつ前記ボトムウェルの縁は前記周辺回路部の下に位置する、
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関するものである。
【背景技術】
【０００２】
電子機器については常に小型化および高性能化が求められており、これらのニーズに応えるために、電子機器の部品として用いられる半導体装置の小型化および高性能化も常に図られている。半導体装置を小型化すると該半導体装置に形成される集積回路での回路素子の微細化および高集積化が進むため、それまで問題にならなかった要因によっても半導体装置が誤作動し易くなる。
【０００３】
例えば半導体記憶装置の小型化を図る際にはメモリセルが微細化され、これに伴って個々のメモリセルに蓄積することができる電荷量も減少することから、地上に降り注ぐ宇宙線によって生じた二次宇宙線（中性子線やα線）がシリコン基板に入射したときに生じる電荷によりビット情報が一時的に反転するソフトエラー、すなわちシングルイベントアップセット（ＳＥＵ；Single Event Upset）が起こり易くなる。また、正電源電位（ＶSS）が供給されるウェルと接地電位または負電源電位（ＶCC；以下、「負電源電位」と総称する。）が供給されるウェルとの間で一時的に異常電流が流れるソフトエラー、すなわちシングルイベントラッチアップ（ＳＥＬ；Single Event Latch up）も起こり易くなる。
【０００４】
半導体記憶装置にシングルイベントラッチアップが起きた場合には、通常、当該半導体記憶装置からの出力の低下をシステムが検知して電源の再投入が行われるわけであるが、例えば連想メモリ（ＣＡＭ；Content Addressable Memory）のように消費電力が１０〜２０Ｗ程度と大きい半導体記憶装置では、シングルイベントラッチアップを検出しきれないことがある。シングルイベントラッチアップが起きたときに適切な処置を講じないと、当該シングルイベントラッチアップがハードエラーに進展して半導体記憶装置が破壊されてしまうことがある。このため、今日ではシングルイベントラッチアップが大きな問題となりつつある。
【０００５】
上述のソフトエラーのうちのシングルイベントアップセットについては、半導体記憶装置を構成するウェルに不所望の電荷、すなわちソフトエラーの原因となる上述の電荷が流れ込まないように半導体基板に該半導体基板とは導電型が逆のボトムウェル（埋め込みウェル）を設けることにより、防止することができる。また、上記のウェルそれぞれの電気抵抗を抑えると、シングルイベントアップセットおよびシングルイベントラッチアップの両方を防止することができる。
【０００６】
例えば特許文献１には、Ｐ型半導体基板に設けられたＮ型ボトムウェル（埋め込みウェル）と、該Ｎ型ボトムウェル上に交互に設けられたＰ型ウェルおよびＮ型ウェルとを備えた半導体集積回路装置を構成するにあたって、各ウェルを所定電位に接続する電位接続領域のうちでＰ型ウェルに対応する電位接続領域の下方にはＮ型ボトムウェルを設けないようにした半導体集積回路装置が記載されている。
【０００７】
このように構成された半導体集積回路装置では、Ｎ型ボトムウェルによりシングルイベントアップセットが防止される。また、Ｎ型ウェルがＮ型ボトムウェルに形成されていることから該Ｎ型ウェルの電気抵抗が低く抑えられ、Ｐ型ウェルの電位接続領域がＰ型半導体基板に直接形成されることからＰ型ウェルの電気抵抗が低く抑えられる結果として、シングルイベントアップセットおよびシングルイベントラッチアップの両方が防止される。
【０００８】
なお、特許文献１には明記されていないが、半導体記憶装置では、各ウェルでの不純物プロファイルをできるだけ均一化してメモリセル間での電気的特性のバラツキを抑えることが好ましいことから、多くの場合、データの記憶に実際に関わるメモリセル（以下、「バリューセル」という。）が配置されたバリューセル領域の周囲を、データの記憶に関わらないメモリセル（以下、「ダミーセル」という。）が配置されたダミーセル領域で取り囲んだセル配列構造が採用される。このようなセル配列構造を採ることにより、バリューセルに対応するウェルでの不純物プロファイルをバリューセル領域の内縁部と中央部とでほぼ同じにすることが容易になる。
【０００９】
【特許文献１】特開２００５−１４２３２１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、半導体記憶装置を製造するにあたって半導体基板にボトムウェルを形成するときには、当該ボトムウェルを平面視したときの縁にあたる領域での不純物プロファイルを制御し難く、したがって当該領域の電気的特性を制御し難いことから、その上にはメモリセルの形成に寄与しない不純物拡散領域が城壁状に形成される。
【００１１】
このため、特許文献１に記載された半導体集積回路装置におけるように各ウェルの直下にボトムウェルを配置することで半導体記憶装置でのソフトエラー（シングルイベントアップセットおよびシングルイベントラッチアップ）を防止しようとすると、平面視したときにメモリセルアレイの外側に位置する領域に上記城壁状の不純物拡散領域を形成することになり、結果として半導体記憶装置の小型化を図り難くなる。
【００１２】
この発明は上記の事情に鑑みてなされたものであり、ソフトエラーを防止しつつ小型化を図ることが容易な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記の目的を達成するこの発明の半導体記憶装置は、半導体基板と、半導体基板に形成されたメモリセルアレイとを備え、半導体基板は、ボトムウェルと、ボトムウェルよりも不純物の注入深さが浅い複数のウェルとを有する半導体記憶装置であって、複数のウェルの各々は、メモリセルアレイを平面視上横切るようにして互いに平行に配置され、メモリセルアレイは、データが格納される複数のバリューセルとデータが格納されない複数のダミーセルとを含むと共に、複数のバリューセルが配置されたバリューセル領域を複数のダミーセルが配置されたダミーセル領域で取り囲んだセル配列構造を有し、平面視したときに、バリューセル領域はボトムウェルに含まれ、かつボトムウェルの縁はダミーセル領域の下に位置する、ことを特徴とするものである。
【００１４】
また、上記の目的を達成するこの発明の他の半導体記憶装置は、半導体基板と、半導体基板に設けられたメモリセルアレイと、メモリセルアレイの平面視上の周囲に配置された周辺回路部とを備え、半導体基板は、ボトムウェルと、ボトムウェルよりも不純物の注入深さが浅い複数のウェルとを有する半導体記憶装置であって、複数のウェルの各々は、メモリセルアレイを平面視上横切るようにして互いに平行に配置され、平面視したときに、メモリセルアレイはボトムウェルに含まれ、かつボトムウェルの縁は周辺回路部の下に位置する、ことを特徴とするものである。
【発明の効果】
【００１５】
この発明の半導体記憶装置のうち、平面視したときにボトムウェルの縁がダミーセル領域の下に位置する半導体記憶装置では、ボトムウェルの平面視上の大きさがメモリセルアレイの平面視上の大きさよりも小さいので、メモリセルの形成に寄与しない不純物拡散領域をボトムウェルの平面視上の縁の上に城壁状に形成する場合に比べて、装置の小型化を図り易い。
【００１６】
また、ダミーセル領域のうちでその下にボトルウェルが位置していない箇所では各ウェルが半導体基板に直接形成された状態となるので、半導体基板と同じ導電型のウェルについてはその電気抵抗が抑えられる。半導体基板とは逆の導電型のウェル、すなわちボトムウェルと同じ導電型のウェルは、該ウェルにおける大部分の領域がボトムウェルに形成されるので、その電気抵抗が抑えられる。
【００１７】
一方、平面視したときにボトムウェルの縁が周辺回路部の下に位置する半導体記憶装置では、メモリセルの形成に寄与しない不純物拡散領域をボトムウェルの平面視上の縁の上に城壁状に形成しなくても、所望の電気的特性を有するバリューセルおよび周辺回路を形成することができる。上記の不純物拡散領域を形成しなくてもよい分、装置の小型化を図ることができる。また、ボトムウェルと同じ導電型のウェルは、該ウェルにおける大部分の領域がボトムウェルに形成されるので、その電気抵抗が抑えられる。
【００１８】
したがって、これらの発明によれば、ソフトエラーを防止しつつ小型化を図ることが容易な半導体記憶装置を得易くなる。
【発明を実施するための最良の形態】
【００１９】
以下、この発明の半導体記憶装置の実施の形態を、図面に基づいて詳細に説明する。なお、この発明は以下に説明する実施の形態に限定されるものではない。
【００２０】
実施の形態１．
図１は、この発明の半導体記憶装置におけるバリューセル、ダミーセル、およびボトムウェルの平面配置の一例を示す概略図であり、図２は、図１に示したII−II線断面の概略図である。これらの図に示す半導体記憶装置１０は例えば連想メモリ（ＣＡＭ）であり、当該半導体記憶装置１０は、半導体基板であるＰ型シリコン基板１と、Ｐ型シリコン基板１に設けられたメモリセルアレイＭＣＡ（図２においては図示せず。）とを備えている。
【００２１】
上記のＰ型シリコン基板１には不純物の注入深さが深い１つのＮ型ボトムウェル３が形成され、このＮ型ボトムウェル３上には不純物の注入深さが当該Ｎ型ボトムウェル３での不純物の注入深さよりも浅い複数のＰ型ウェル５ｐと複数のＮ型ウェル５ｎとが互いに平行に設けられている。Ｐ型ウェル５ｐおよびＮ型ウェル５ｎの各々は、メモリセルアレイＭＣＡを平面視上横切るようにして互いに平行に形成されている。また、これらのＰ型ウェル５ｐおよびＮ型ウェル５ｎは、図１に示すように、互いに平行に配置された複数のＰ型ウェル５ｐそれぞれの線幅方向両側にＮ型ウェル５ｎが１つずつ隣接配置されたウェル配列構造を形成している。なお、図１においては、Ｎ型ボトムウェル３の平面視上の輪郭を太い破線で表しており、Ｐ型ウェル５ｐおよびＮ型ウェル５ｎの各々には、便宜上、互いに異なる密度のスマッジングを付してある。
【００２２】
一方、上記のメモリセルアレイＭＣＡは、図１に示すように、複数のバリューセルＣｖが配置されたバリューセル領域Ｖと、複数のダミーセルＣｄが配置されたダミーセル領域Ｄとを含み、バリューセル領域Ｖをダミーセル領域Ｄで取り囲んだセル配列構造を有している。バリューセルＣｖとダミーセルＣｄとは、全体としてマトリックス状に配置されている。図１においては、バリューセルＣｖおよびダミーセルＣｄそれぞれの平面視上の輪郭を細い破線で表すと共に、バリューセル領域Ｖの平面視上の輪郭を二点鎖線で表している。
【００２３】
バリューセルＣｖおよびダミーセルＣｄは、１つのＰ型ウェル５ｐと該Ｐ型ウェル５ｐに対応する２つのＮ型ウェル５ｎ，５ｎとに亘る領域上に形成されており、個々のバリューセルＣｖおよびダミーセルＣｄは、例えばＭＯＳ（Metal Oxide Semiconductor）トランジスタや相補型ＭＯＳ（ＣＭＯＳ；Complementary MOS）トランジスタ等の回路素子（図示せず。）を有している。また、バリューセルＣｖおよびダミーセルＣｄそれぞれの平面視上の周囲には、浅溝構造の素子分離領域７（図２参照）が配置されている。
【００２４】
上述の構成を有する半導体記憶装置１０では、平面視したときにバリューセル領域ＶがＮ型ボトムウェル３に含まれ、かつＮ型ボトムウェル３の縁がダミーセル領域Ｄの下に位置するように、Ｎ型ボトムウェル３の形状および大きさが選定されている。図１に示すように、Ｎ型ボトムウェル３を平面視したときの縁の一部は、Ｐ型ウェル５ｐとＮ型ウェル５ｎとにより形成されたウェル配列構造での配列方向両端に位置するＮ型ウェル５ｎ，５ｎそれぞれの下に位置している。Ｎ型ボトムウェル３を平面視したときに縁にあたる領域上にはＰ型ウェル５ｐまたはＮ型ウェル５ｎが設けられており、メモリセルの形成に寄与しない城壁状の不純物拡散領域は設けられていない。
【００２５】
Ｎ型ボトムウェル３の平面視上の縁がダミーセル領域Ｄの下に位置しており、かつ上記城壁状の不純物拡散領域が設けられていないことから、半導体記憶装置１０では従来よりも小型化を図ることが容易である。また、Ｐ型ウェル５ｐおよびＮ型ウェル５ｎそれぞれの長手方向端部の下にはＮ型ボトムウェル３が位置していないので、当該長手方向端部においてはＰ型ウェル５ｐの各々がＰ型シリコン基板１に直接形成された状態となり、これらＰ型ウェル５ｐの電気抵抗が抑えられる。各Ｎ型ウェル５ｎは、その大部分の領域がＮ型ボトムウェル３に形成されているので、これらＮ型ウェル５ｎの電気抵抗も抑えられる。したがって、半導体記憶装置１０ではソフトエラーを防止しつつ小型化を図ることが容易である。
【００２６】
なお、Ｐ型ウェル５ｐおよびＮ型ウェル５ｎそれぞれの長手方向端部は、これらのウェル５ｐ，５ｎに所望の電源電位を印加するためのウェルタップ領域として利用することが実用上好ましい。
【００２７】
図３は、上記のＰ型ウェル５ｐおよびＮ型ウェル５ｎそれぞれの長手方向端部を利用して構成されたウェルタップ領域の一例を概略的に示す断面図である。同図でのＮ型ボトムウェル３、Ｐ型ウェル５ｐ、およびＮ型ウェル５ｎの分布形態は、図１に示した半導体記憶装置１０を同図に示すＡ−Ａ線に沿って切断したときのＮ型ボトムウェル３、Ｐ型ウェル５ｐ、およびＮ型ウェル５ｎの分布形態に相当する。
【００２８】
図３に示す例では、Ｐ型シリコン基板１に複数のＰ型ウェル５ｎと複数のＮ型ウェル５ｎとが前述のウェル配列構造の下に分布している。個々のＰ型ウェル５ｐにはＰ+型不純物拡散領域９ｐが形成され、ここに正電源電位ＶSSが印加される。また、個々のＮ型ウェル５ｎにはＮ+型不純物拡散領域９ｎが形成され、ここに負電源電位ＶCCが印加される。水平方向に隣り合うＰ+型不純物拡散領域９ｐとＮ+型不純物拡散領域９ｎとは浅溝構造の素子分離領域７により互いに電気的に分離されており、水平方向に隣り合うＮ+型不純物拡散領域９ｎ同士もまた浅溝構造の素子分離領域７により互いに電気的に分離されている。
【００２９】
なお、Ｐ+型不純物拡散領域９ｐにおけるＰ型不純物の濃度はＰ型ウェル５ｐでのＰ型不純物の濃度よりも高く、Ｎ+型不純物拡散領域９ｎにおけるＮ型不純物の濃度はＮ型ウェル５ｎでのＮ型不純物の濃度よりも高い。
【００３０】
実施の形態２．
この発明の半導体記憶装置においては、半導体基板に複数のボトムウェルを配置することができる。シングルイベントラッチアップを防止するという観点からはウェルタップ領域を密に配置することが好ましいが、半導体記憶装置の小型化や低コスト化を図るという観点からはウェルタップ領域を粗に配置することが好ましいので、これらを考慮すると、個々のバリューセル領域での記憶容量を数バイトから数十バイト程度とし、１つのバリューセル領域に１つのボトムウェルが対応することになるように半導体基板に複数のボトムウェルを配置することが好ましい。
【００３１】
図４は、この発明の半導体記憶装置のうちで半導体基板に複数のボトムウェルが配置されたものでのバリューセル、ダミーセル、およびボトムウェルの平面配置の一例を示す概略図である。同図に示す半導体記憶装置２０は例えば連想メモリ（ＣＡＭ）であり、当該半導体記憶装置２０は、２つのバリューセル領域Ｖ1，Ｖ2と２つのボトムウェル３ａ，３ｂとを有しているという点で、図１に示した半導体記憶装置１０と大きく異なる。図４に示した構成要素のうちで図１を参照して既に説明した構成要素については、図１で用いた参照符号と同じ参照符号を付してその説明を省略する。
【００３２】
上記２つのバリューセル領域Ｖ1，Ｖ2は、Ｐ型ウェル５ｐおよびＮ型ウェル５ｎの長手方向に沿って並設されており、個々のバリューセル領域Ｖ1，Ｖ2での記憶容量は、例えば数バイトから数十バイト程度の範囲内で適宜選定される。これらのバリューセル領域Ｖ1，Ｖ2はダミーセル領域Ｄによって取り囲まれており、バリューセル領域Ｖ1の下方にはＮ型ボトムウェル３ａが、またバリューセル領域Ｖ2の下方にはＮ型ボトムウェル３ｂが設けられている。各Ｐ型ウェル５ｐおよび各Ｎ型ウェル５において２つのＮ型ボトムウェル３ａ，３ｂの間に平面視上位置する領域が、ウェルタップ領域ＷＴとして利用される。
【００３３】
このような構成を有する半導体記憶装置２０では、実施の形態１で説明した半導体記憶装置１０におけるのと同様の理由から、ソフトエラーを防止しつつ小型化を図ることが容易である。また、１つのバリューセル領域Ｖ1またはＶ2に１つのＮ型ボトムウェル３ａまたは３ｂが対応して配置され、Ｐ型ウェル５ｐおよびＮ型ウェル５の各々において２つのＮ型ボトムウェル３ａ，３ｂの間に平面視上位置する領域がウェルタップ領域ＷＴとして利用されるので、実施の形態１で説明した半導体記憶装置１０（図１参照）と比べても、ソフトエラーの１つであるシングルイベントラッチアップが起こり難い。さらに、半導体記憶装置２０では個々のバリューセル領域Ｖ1，Ｖ2での記憶容量が例えば数バイトから数十バイトの範囲内で適宜選定されるので、ソフトエラーを防止しつつ小型化することが容易なものを比較的低コストの下に製造し易い。
【００３４】
実施の形態３．
この発明の半導体記憶装置は、メモリセルアレイの平面視上の周囲に周辺回路部が配置された構成とすることもできる。半導体記憶装置をこのような構成とする場合、ボトムウェルは、該ボトムウェルにメモリセルアレイが平面視上含まれ、かつ該ボトムウェルの縁が周辺回路部の下に平面視上位置することになるように、その形状および大きさが選定される。
【００３５】
図５は、この発明の半導体記憶装置のうちでメモリセルアレイの平面視上の周囲に周辺回路部が配置された構成のものでのバリューセル、ダミーセル、およびボトムウェルの平面配置の一例を示す概略図である。同図に示す半導体記憶装置３０は例えば連想メモリ（ＣＡＭ）であり、当該半導体記憶装置３０は、２つのバリューセル領域Ｖ1，Ｖ2に１つのＮ型ボトムウェル３ｃが対応し、メモリセルアレイＭＣＡの平面視上の周囲（ダミーセル領域Ｄの平面視上の周囲）に周辺回路部Ｐが配置され、かつＮ型ボトムウェル３ｃの縁が周辺回路部Ｐの下に平面視上位置するという点で、図４に示した半導体記憶装置２０と大きく異なる。図５に示した構成要素のうちで図４を参照して既に説明した構成要素については、図４で用いた参照符号と同じ参照符号を付してその説明を省略する。
【００３６】
上記の周辺回路部９は周辺回路（ロジック回路）が形成される領域であり、この周辺回路部９の所望箇所には所定の回路素子、例えばＭＯＳトランジスタやＣＭＯＳトランジスタ等のＭＩＳ素子や容量素子、抵抗素子等が適宜設けられる。また、ダミーセル領域Ｄの所望箇所にウェルタップ領域が設定される。このとき、Ｐ型ウェル５ｐの低抵抗化を図るという観点から、ウェルタップ領域でのＰ型ウェル５ｐがＰ型半導体基板１に直接形成された状態となるようにＮ型ボトムウェル３ｃの所定箇所に貫通孔を設け、当該貫通孔を導電性材料（Ｎ型半導体を除く。）で埋めて端子部を形成することが好ましい。
【００３７】
このような構成を有する半導体記憶装置３０では、上述のようにＮ型ボトムウェル３ｃを配置しているので、メモリセルの形成に寄与しない不純物拡散領域をＮ型ボトムウェル３ｃの平面視上の縁の上に城壁状に形成しなくても、所望の電気的特性を有するバリューセルＣｖおよび周辺回路を形成することができる。上記の不純物拡散領域を形成しなくてもよい分、装置の小型化を図ることができる。また、Ｎ型ボトムウェル３ｃと同じ導電型のウェル（Ｎ型ウェル５ｎ）は、該Ｎ型ウェル５ｎにおける大部分の領域がＮ型ボトムウェル３ｃに形成されるので、その電気抵抗が抑えられる。したがって、半導体記憶装置３０ではソフトエラーを防止しつつ小型化を図ることが容易である。
【００３８】
以上、実施の形態を３つ挙げてこの発明の半導体記憶装置について詳述したが、この発明は上述の形態に限定されるものではなく、ボトムウェルとダミーセル領域とを備えた種々の構成の半導体記憶装置に適用することができる。
【００３９】
例えば、半導体記憶装置を構成する半導体基板はＰ型シリコン基板に限らず、Ｎ型シリコン基板であってもよいし、Ｐ型シリコン層またはＮ型シリコン層が電気絶縁層上に形成されたＳＯＩ（Silicon On Insulator）基板であってもよい。ボトムウェルの導電型は、半導体基板の導電型とは逆の導電型に選定される。また、ボトムウェル上に設けられる複数のウェルの配列構造は、実施の形態１で説明した配列構造、すなわち、ボトムウェルと同じ導電型を有する複数の第１ウェルが互いに平行に配置され、これらの第１ウェルそれぞれの線幅方向両側にボトムウェルとは逆の導電型を有する第２ウェルが１つずつ隣接配置された配列構造とする他に、Ｐ型ウェルとＮ型ウェルとが１つずつ交互に配置された配列構造とすることもできる。
【００４０】
ボトムウェルを平面視したときの縁の位置は、ダミーセル領域内または周辺回路部内で適宜選定可能である。その他にも、この発明の半導体記憶装置については種々の変形、修飾、組合せ等が可能である。
【図面の簡単な説明】
【００４１】
【図１】この発明の半導体記憶装置におけるバリューセル、ダミーセル、およびボトムウェルの平面配置の一例を示す概略図である。
【図２】図１に示したII−II線断面の概略図である。
【図３】図１に示したＰ型ウェルおよびＮ型ウェルそれぞれの長手方向端部を利用して構成されたウェルタップ領域の一例を概略的に示す断面図である。
【図４】この発明の半導体記憶装置のうちで半導体基板に複数のボトムウェルが配置されたものでのバリューセル、ダミーセル、およびボトムウェルの平面配置の一例を示す概略図である。
【図５】この発明の半導体記憶装置のうちでメモリセルアレイの平面視上の周囲に周辺回路部が配置された構成のものでのバリューセル、ダミーセル、およびボトムウェルの平面配置の一例を示す概略図である。
【符号の説明】
【００４２】
１  Ｐ型シリコン基板（半導体基板）
３，３ａ，３ｂ，３ｃ  Ｎ型ボトムウェル
５ｐ  Ｐ型ウェル
５ｎ  Ｎ型ウェル
１０，２０，３０  半導体記憶装置
Ｃｖ  バリューセル
Ｃｄ  ダミーセル
Ｖ，Ｖ1，Ｖ2  バリューセル領域
Ｄ  ダミーセル領域
ＭＣＡ  メモリセルアレイ
【図１】
2008004699.tif 000003
【図２】
2008004699.tif 000004
【図３】
2008004699.tif 000005
【図４】
2008004699.tif 000006
【図５】
2008004699.tif 000007