(57)【要約】【課題】短チャネル特性に優れ、書き込み特性及び保持特性に優れる不揮発性半導体記憶装置及び製造方法。【解決手段】半導体領域１０と、半導体領域１０に配置され，列方向に延伸する素子分離領域１３と、素子分離領域１３に挟まれた半導体領域１０上に配置され，行方向に沿う断面が凸部形状を有する選択エピタキシャル成長層１２と、選択エピタキシャル成長層１２に配置されたソース／ドレイン領域と、素子分離領域１３に挟まれ，ソース／ドレイン領域間の選択エピタキシャル成長層１２上に配置されたゲート絶縁膜１４と、素子分離領域１３に挟まれ，ゲート絶縁膜１４上に配置されたフローティングゲート電極層１５と、フローティングゲート電極層１５，及び素子分離領域１３の上部表面に配置されたゲート間絶縁膜１６と、ゲート間絶縁膜１６上に配置され，行方向に延伸するコントロールゲート電極層１７とを備える。【選択図】図４
2008004614.tif 000002
【特許請求の範囲】
【請求項１】
半導体領域と、
前記半導体領域に配置され，列方向に延伸する素子分離領域と、
前記素子分離領域挟まれた前記半導体領域上に配置され，行方向に沿う断面が凸部形状を有する半導体層と、
前記半導体層に配置されたソース／ドレイン領域と、
前記素子分離領域に挟まれ，前記ソース／ドレイン領域間の前記半導体層上に配置されたゲート絶縁膜と、
前記素子分離領域に挟まれ，前記ゲート絶縁膜上に配置されたフローティングゲート電極層と、
前記フローティングゲート電極層，及び前記素子分離領域の上部表面に配置されたゲート間絶縁膜と、
前記ゲート間絶縁膜上に配置され，行方向に延伸するコントロールゲート電極層
とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体領域と、
前記半導体領域に配置され，列方向に延伸する素子分離領域と、
前記素子分離領域に挟まれた前記半導体領域上に配置され，行方向に沿う断面が凸部形状を有する半導体層と、
前記半導体層に配置されたソース／ドレイン領域を有するメモリセルトランジスタと、
前記素子分離領域に挟まれ，前記ソース／ドレイン領域間の前記半導体層上に配置されたチャージトラップ絶縁膜と、
前記チャージトラップ絶縁膜，及び前記素子分離領域の上部表面に配置され，行方向に延伸するコントロールゲート電極層
とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記凸部形状は三角形状であることを特徴とする請求項１又は請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記半導体層は、更に列方向に沿う断面が凸部形状を有することを特徴とする請求項１乃至３の内、何れか１項に記載の不揮発性半導体記憶装置。
【請求項５】
半導体領域上に第１絶縁膜を形成する工程と、
前記第１絶縁膜及び前記半導体領域の一部をエッチングし、溝を形成する工程と、
前記溝を第２絶縁物で埋め、素子分離領域を形成する工程と、
半導体デバイス表面全面を平坦化する工程と、
前記素子分離領域をエッチバックする工程と、
前記第１絶縁膜を剥離し、前記半導体領域の上部表面を露出する工程と、
前記上部表面上に行方向に沿う断面が凸部形状を有する半導体層を形成する工程と、
前記半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜，及び前記素子分離領域上にフローティングゲート電極層を形成し、半導体デバイス表面全面を平坦化する工程と、
前記フローティングゲート電極層及び前記素子分離領域上に、ゲート間絶縁膜を形成する工程と、
前記ゲート間絶縁膜上に、行方向に延伸するコントロールゲート電極層を形成する工程
とを有することを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、特に、凸部形状の活性領域，凸部形状のフローティングゲート電極層を有する不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
メモリデバイス、特に、フラッシュメモリの大容量化に伴い、トランジスタの微細化による短チャネル効果が増大し、閾値電圧制御が困難となり、書き込み・読み出し等のメモリセル特性の著しい劣化の原因となり、大容量メモリの製造が困難であった。また、メモリセルの微細化に伴って、フローティングゲート電極(ＦＧ)とゲート間絶縁膜を挟んで形成されるコントロールゲート電極(ＣＧ)との接触面積が減少するため、ＣＧ−ＦＧ間の容量が低下し、チャネルに十分なポテンシャルを付加するためには大きなＣＧバイアスが必要となり、ＣＧ−ＦＧ間の絶縁膜の劣化やリーク電流が問題となる。このため、書き込み効率を向上し書き込み時のＣＧ電圧を低下することが大きな課題であった。
【０００３】
微細化の際、メモリセルトランジスタのゲート幅及びチャネル長を小さくする必要がある。しかし縦方向に構成される，ゲート絶縁膜，フローティングゲートポリシリコン電極層、ゲート間絶縁膜は電気的特性上薄膜化することが困難である。そのため、コントロールゲート電極から見た電気的なゲート絶縁膜厚も薄くすることができない。その結果、トランジスタのカットオフ特性は劣化し、微細化の大きな問題となっている。
【０００４】
バルクシリコン基板上に形成されたヴァ−テックス・チャネル・アレイ・トランジスタ（Ｖｅｒｔｅｘ Ｃｈａｎｎｅｌ Ａｒｒａｙ Ｔｒａｎｓｉｓｔｏｒ (ＶＣＡＴ)）は、トレンチキャパシタＤＲＡＭに初めて適用された（非特許文献１参照。）。非特許文献１のＶＣＡＴは、活性領域上において、選択エピタキシャル成長されたシリコンの上部表面と（１１１）ファセットとの間の頂点（Ｖｅｒｔｅｘ：ヴァ−テックス）をチャネルとして利用する。非特許文献１のＶＣＡＴは、ＦＩＮアレイ・トランジスタよりも非常に簡単な製造工程で作成可能であり、ＶＣＡＴの製造方法は、トレンチキャパシタＤＲＡＭセルの集積化プロセスとして適用可能である。非特許文献１のＶＣＡＴによれば、プレーナ構造のアレイ・トランジスタに比較し、約２倍のオン電流密度が実現され、サブスレッショルド電流領域も低く抑制でき、基板効果も小さい（例えば、非特許文献１参照。）。
【非特許文献１】鬼頭  傑他，“サブ６０ｎｍ  高性能トレンチキャパシタＤＲＡＭ製造用頂点チャネルアレイトランジスタ（Vertex Channel Array Transistor (VCAT) Featuring sub-60nm High Performance and manufacturable Trench Capacitor DRAM）”, 2005年、VLSIシンポジウム（2005 Symposium on VLSI），Technology Digest of Technical Papers,3B-1，pp. 32-33
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法において、活性領域の上部を凸部形状とすることにより、カップリング比を増大化し、書き込み効率を向上し、サブスレッショルド電流を抑制し、かつデータ保持時間を長くする。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、（イ）半導体領域と、（ロ）半導体領域に配置され，列方向に延伸する素子分離領域と、（ハ）素子分離領域挟まれた半導体領域上に配置され，行方向に沿う断面が凸部形状を有する半導体層と、（ニ）半導体層に配置されたソース／ドレイン領域と、（ホ）素子分離領域に挟まれ，ソース／ドレイン領域間の半導体層上に配置されたゲート絶縁膜と、（ヘ）素子分離領域に挟まれ，ゲート絶縁膜上に配置されたフローティングゲート電極層と、（ト）フローティングゲート電極層，及び素子分離領域の上部表面に配置されたゲート間絶縁膜と、（チ）ゲート間絶縁膜上に配置され，行方向に延伸するコントロールゲート電極層とを備える不揮発性半導体記憶装置が提供される。
【０００７】
本発明の他の態様によれば、（イ）半導体領域と、（ロ）半導体領域に配置され，列方向に延伸する素子分離領域と、（ハ）素子分離領域に挟まれた半導体領域上に配置され，行方向に沿う断面が凸部形状を有する半導体層と、（ニ）半導体層に配置されたソース／ドレイン領域と、（ホ）素子分離領域に挟まれ，ソース／ドレイン領域間の半導体層上に配置されたチャージトラップ絶縁膜と、（ヘ）チャージトラップ絶縁膜，及び素子分離領域の上部表面に配置され，行方向に延伸するコントロールゲート電極層とを備える不揮発性半導体記憶装置が提供される。
【０００８】
本発明の他の態様によれば、（イ）半導体領域上に第１絶縁膜を形成する工程と、（ロ）第１絶縁膜及び半導体領域の一部をエッチングし、溝を形成する工程と、（ハ）溝を第２絶縁物で埋め、素子分離領域を形成する工程と、（ニ）半導体デバイス表面全面を平坦化する工程と、（ホ）第２絶縁物をエッチバックする工程と、（ヘ）第１絶縁膜を剥離し、半導体領域の上部表面を露出する工程と、（ト）半導体領域の上部表面上に行方向に沿う断面が凸部形状を有する半導体層を形成する工程と、（チ）半導体層上にゲート絶縁膜を形成する工程と、（リ）ゲート絶縁膜，及び素子分離領域上にフローティングゲート電極層を形成し、半導体デバイス表面全面を平坦化する工程と、（ヌ）フローティングゲート電極層及び素子分離領域上に、ゲート間絶縁膜を形成する工程と、（ル）ゲート間絶縁膜上に、行方向に延伸するコントロールゲート電極層を形成する工程とを有する不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明の不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法によれば、活性領域の上部を凸部形状とすることにより、カップリング比を増大化し、書き込み効率を向上し、サブスレッショルド電流を抑制し、かつデータ保持時間を長くすることができる。
【発明を実施するための最良の形態】
【００１０】
次に、図面を参照して、本発明の第１乃至第９の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１１】
また、以下に示す第１乃至第９の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１２】
本発明の実施の形態に係る不揮発性半導体記憶装置においては、半導体領域に凸部形状を配置し、凸部形状にチャネル領域を形成することで、メモリセルトランジスタのカットオフ特性が向上し、かつオン電流も向上する。不揮発性半導体記憶装置としては、フローティングゲートを有するスタックゲート型積層構造、側壁コントロールゲート型構造、或いはチャージとラップ絶縁膜を有するＭＯＮＯＳ構造，ＳＯＮＯＳ構造に適用することができる。また、フローティングゲートを有する不揮発性半導体記憶装置において、フローティングゲートの構造を逆Ｙ字形状にすることで、コントロールゲートとのカップリング比を増加させることが可能であり、特性改善効果がある。
【００１３】
凸部形状としては、三角形状、又は台形状等が適用可能であり、このような凸部形状のチャネルを有することで、書き込み時は頂部の角に電界が集中し、電子がトンネルしやすく、書き込み効率を上昇でき、更に書き込み電圧を小さくできる。同時にメモリセルトランジスタのカットオフ特性は改善され、かつオン電流も増加させることができる。逆方向（半導体基板からフローティングゲート方向）の電界は凸部形状の頂部の角で発散されるため、電界強度が弱められ、保持特性は改善される。
【００１４】
[第１の実施の形態]
（平面パターン構成）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイにおける模式的平面パターン構成は、図１に示すように、列方向に延伸する複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,ＡＡ５,ＡＡ６,ＡＡ７,ＡＡ８,…と、列方向に延伸し, 複数の活性領域ＡＡ１,ＡＡ２,ＡＡ３,ＡＡ４,ＡＡ５,ＡＡ６,ＡＡ７,ＡＡ８,…を互いに素子分離する素子分離領域（ＳＴＩ）と、行方向に延伸する複数のワード線ＷＬ０,ＷＬ１,ＷＬ２,ＷＬ３,…,ＷＬ１５と、行方向に延伸する選択ゲート線ＳＧＤ,ＳＧＳとを備える。選択ゲート線ＳＧＤ,ＳＧＳは、複数本で構成されていても良い。
【００１５】
図１において、Ｉ−Ｉ線は、例えば、ワード線ＷＬ０上における行方向に沿う切断線を表し、ＩＩ−ＩＩ線は、例えば、ワード線ＷＬ１とＷＬ２の間の素子分離領域上における行方向に沿う切断線を表し、ＩＩＩ−ＩＩＩ線は、例えば、活性領域ＡＡ２上における列方向に沿う切断線を表す。
【００１６】
（ＮＡＮＤ型回路構成）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ１３０は、図２に示すように、ＮＡＮＤ型メモリセルアレイの模式的回路構成を備える。図２に示すＮＡＮＤ型メモリセルアレイの回路構成は、図１の平面パターン構成に対応して図示されている。
【００１７】
ＮＡＮＤセルユニット１３２は、図２に示すように、メモリセルトランジスタＭ０〜Ｍ１５と、選択ゲートトランジスタＳＧ１、ＳＧ２から構成される。選択ゲートトランジスタＳＧ１のドレインは、ビット線コンタクトＣＢを介して、ビット線・・・ＢＬj-1，ＢＬj, ＢＬj+1・・・に接続され、選択ゲートトランジスタＳＧ２のソースは、ソース線コンタクトＣＳを介して、共通のソース線ＳＬに接続されている。
【００１８】
各メモリセルトランジスタのソース・ドレイン領域を介して複数個のメモリセルトランジスタＭ０〜Ｍ１５がビット線ＢＬj-1，ＢＬj, ＢＬj+1が延伸する列方向に直列に接続され、両端部に選択ゲートトランジスタＳＧ１，ＳＧ２が配置され、更にこれらの選択ゲートトランジスタＳＧ１，ＳＧ２を介して、ビット線コンタクトＣＢ及びソース線コンタクトＣＳに接続されている。結果として、１つのＮＡＮＤセルユニット１３２が構成され、これらのＮＡＮＤセルユニット１３２は、ビット線・・・ＢＬj-1，ＢＬj, ＢＬj+1・・・に直交するワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，・・・，ＷＬ１４，ＷＬ１５が延伸する行方向に複数並列に配置されている。
【００１９】
（素子構造）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の平面パターン構成であって、ＮＡＮＤ型メモリセルアレイ部の拡大された模式的平面パターン構成を図３に示す。図３に示すように、列方向に延伸する複数の活性領域…，ＡＡｊ−１，ＡＡｊ，ＡＡｊ＋１，…と、列方向に延伸し, 複数の活性領域…，ＡＡｊ−１，ＡＡｊ，ＡＡｊ＋１，…を互いに素子分離する素子分離領域（ＳＴＩ）と、行方向に延伸する複数のワード線…，ＷＬｊ−１，ＷＬｊ,ＷＬｊ＋１,…とを備える。図１と同様に、図３において、Ｉ−Ｉ線は、例えば、ワード線ＷＬｊ−１上における行方向に沿う切断線を表し、ＩＩ−ＩＩ線は、例えば、ワード線ＷＬｊとＷＬｊ＋１の間の素子分離領域上における行方向に沿う切断線を表し、ＩＩＩ−ＩＩＩ線は、例えば、活性領域ＡＡｊ＋１上における列方向に沿う切断線を表す。
【００２０】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の断面構成であって、図３のＩ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造は、図４に示すように、半導体領域１０と、半導体領域１０に配置され，列方向に延伸する素子分離領域（ＳＴＩ）１３と、素子分離領域１３に挟まれた半導体領域１０上に配置され，行方向に沿う断面が凸部形状を有する選択エピタキシャル成長層１２と、選択エピタキシャル成長層１２に配置されたソース／ドレイン領域と、素子分離領域１３に挟まれ，ソース／ドレイン領域間の選択エピタキシャル成長層１２上に配置されたゲート絶縁膜１４と、素子分離領域１３に挟まれ，素子分離領域１３の上部表面と略同じ高さを備え，ゲート絶縁膜１４上に配置されたフローティングゲートポリシリコン電極層（ＦＧ）１５と、素子分離領域１３及びフローティングゲートポリシリコン電極層（ＦＧ）１５の上部表面に配置されたゲート間絶縁膜１６と、ゲート間絶縁膜１６上に配置され，行方向に延伸するコントロールゲートポリシリコン電極層（ＣＧ）１７とを備える。ここで、半導体領域１０は、半導体基板であっても良く、或いは半導体基板上に形成されたウェル領域であっても良い。又、ソース／ドレイン領域は図４に示す断面構造には、描かれていないが、選択エピタキシャル成長層１２においてワード線を挟んで配置される。
【００２１】
ここで選択エピタキシャル成長層１２の凸部形状は、少なくても１箇所以上の楔形状を有するように構成する(図４では２箇所の楔部を有する)。選択エピタキシャル成長層１２の活性領域上部を凸部形状にすることにより、楔部での電界が強くなることによりフローティングゲート電極層(ＦＧ) １５のチャネル領域の支配力が増大することにより、短チャネル特性が改善する。また、実質的なチャネル幅が増えるためセル電流も増大する。更に、チャネル領域からフローティングゲート電極層(ＦＧ) １５への書き込み特性が改善するばかりでなく、フローティングゲート電極層(ＦＧ)１５に書き込まれた電荷をフローティングゲート電極層(ＦＧ)１５に保持する、保持特性が改善する。
【００２２】
図５は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタの頂点部分のポテンシャル分布を示す動作説明図を示す。図５（ａ）は、保持時のポテンシャル分布の模式図、図５（ｂ）は、頂点部分のバンド構造の模式図、図５（ｃ）は、書き込み時のポテンシャル分布の模式図をそれぞれ示す。
【００２３】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタの書き込み特性・保持特性の改善効果を説明する。
【００２４】
電子を選択エピタキシャル成長層１２の半導体領域からフローティングゲート電極層(ＦＧ)１５に書き込むために、フローティングゲート電極層(ＦＧ)１５に正のバイアスを付加した場合、図５（ｃ）に示すように、楔部の頂点における選択エピタキシャル成長層１２/ゲート絶縁膜１４/フローティングゲート電極層(ＦＧ)１５構造におけるシリコン界面付近での電界が増大し、ポテンシャル障壁幅が減少する。このため、選択エピタキシャル成長層１２からフローティングポリシリコンゲート電極層(ＦＧ)１５へのファウラーノルドハイム(ＦＮ)型トンネル確率が増大するため、平坦構造のメモリセルトランジスタに比べてフローティングゲートポリシリコン電極層(ＦＧ)１５に付加する電圧を小さくすることができる。また、保持時には、図５（ａ）から明らかなように、選択エピタキシャル成長層１２/ゲート絶縁膜１４/フローティングゲート電極層(ＦＧ)１５構造におけるフローティングポリシリコンゲート電極層(ＦＧ)１５界面付近でのポテンシャル障壁の幅が増大するため、フローティングゲートポリシリコン電極層(ＦＧ)１５から選択エピタキシャル成長層１２及び半導体領域１０へのキャリアのトンネル確率は減少するため、保持時のリーク電流を抑制することが可能となる。
【００２５】
（製造方法）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法は、半導体領域１０上に第１絶縁膜である窒化膜２２を形成する工程と、第１絶縁膜である窒化膜２２及び半導体領域１０の一部をエッチングし、素子分離領域１３を形成するための溝を形成する工程と、溝を第２絶縁物である素子分離領域形成用絶縁物で埋め、素子分離領域１３を形成する工程と、半導体デバイス表面全面を平坦化する工程と、第２絶縁物をエッチバックする工程と、第１絶縁膜を剥離し、半導体領域１０の上部表面を露出する工程と、半導体領域１０の上部表面上に行方向に沿う断面が凸部形状を有する選択エピタキシャル成長層１２等からなる半導体層を形成する工程と、半導体層上にゲート絶縁膜１４を形成する工程と、ゲート絶縁膜１４，及び素子分離領域１３上にフローティングゲート電極層１５を形成し，半導体デバイス表面全面を平坦化する工程と、フローティングゲート電極層１５及び素子分離領域１３上に，ゲート間絶縁膜１６を形成する工程と、ゲート間絶縁膜１６上に行方向に延伸するコントロールゲート電極層１７を形成する工程とを有する。
【００２６】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造工程を図６乃至図１０を参照しながら説明する。本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示し、図３のＩ−Ｉ線に沿う模式的断面構造は、図６乃至図１０に示すように表される。
【００２７】
（ａ）まず、図６に示すように、半導体領域１０上にキャップ膜として、厚さ約１５０ｎｍの窒化膜２２を形成する。ここで、窒化膜２２の形成前に、半導体領域１０上を熱酸化し、厚さ約２ｎｍの熱酸化膜を形成しても良い。ここで、半導体領域１０は、半導体基板であっても良く、或いは半導体基板上に形成されたウェル領域であっても良い。
【００２８】
（ｂ）更に、図６に示すように、リソグラフィ法を用い、素子形成領域にレジストパタンを形成し、パターニングの後に素子分離領域１３を形成するために、レジストをマスクにして窒化膜２２及び半導体領域１０の一部をエッチングする。このエッチング時にエッチング深さとしては、例えば、約３００ｎｍである。ここで、窒化膜２２を使用しているが、素子分離領域１３の埋め込み材として用いるシリコン酸化膜，テトラエトキシジシラン（ＴＥＯＳ）などと選択的にエッチングが可能であれば任意の物質を用いることが可能である。
【００２９】
（ｃ）次に、図７に示すように、素子分離領域１３を形成するための溝に、例えば、シリコン酸化膜，ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ），ＴＥＯＳなどの絶縁物で埋め、素子分離領域１３を形成する。ここで、埋め込み絶縁膜としてシリコン酸化膜，ＨＴＯ，ＴＥＯＳなどを用いるが、窒化膜２２のエッチングの際に選択性がある絶縁膜であれば任意の材料を用いることができる。
【００３０】
(ｄ)更に、図７に示すように、半導体デバイス表面を化学的機械的研磨技術（ＣＭＰ：Ｃｈｅｍｉｃａｌ−Ｍｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により平坦化する。
【００３１】
（ｅ）次に、希弗酸で素子分離領域１３の埋め込み酸化膜をエッチングし所望の高さまでエッチバックする。
【００３２】
（ｆ）次に、図８に示すように、半導体領域１０上の窒化膜２２を熱燐酸（Ｈ3ＰＯ4）などの薬液でエッチング除去することで剥離し、半導体領域１０の上部表面を露出する。
【００３３】
（ｇ）更に、図８に示すように、半導体領域１０上の熱酸化膜をフッ酸系の薬液で除去した後、選択エピタキシャル成長法(ＳＥＧ: Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ)により、半導体領域１０の上部表面にのみ選択エピタキシャル成長層１２をエピタキシャル成長させる。その際に、温度、圧力、ガス流量などを適宜制御することにより、平坦な半導体領域１０上に、台形状若しくは三角形状の選択エピタキシャル成長層１２を形成することができる。尚、この活性領域となる半導体領域はエピタキシャル成長層に限定するものでなく、形状が同じであればバルク半導体を用いて形成しても良い。
【００３４】
本発明の第１の実施の形態では、選択エピタキシャル成長層１２のＩ−Ｉ線に沿う断面形状を台形状としたが、図１３に示したように三角形状にしても構わない。また、図１４に示すように、選択エピタキシャル成長層１２の形成後に、酸化処理やウェット処理により楔部を丸めたり、図１５に示すように、三角形状の斜辺に窪みのある形状とすることも可能である。
【００３５】
尚、本発明の第１の実施の形態では、選択エピタキシャル成長法により活性領域の凸部形状を形成したが、半導体領域１０を面方位依存して(ウェット)エッチング速度が異なることを利用した選択エッチング法などを用いて凸部形状を形成しても構わない。
【００３６】
（ｆ）次に、図９に示すように、ゲート絶縁膜１４を形成する。このゲート絶縁膜１４は、絶縁膜を堆積して形成しても良いし、酸化工程などの熱処理によって形成しても構わない。また、凸部形状に丸みを付ける工程としてこの酸化工程を併用しても構わない。
【００３７】
（ｇ）更に、図９に示すように、ゲート絶縁膜１４及び素子分離領域１３の上部表面上にポリシリコンを堆積した後、ＣＭＰにより平坦化する。ここで、ポリシリコン中への不純物のドーピングは、堆積時にドープしても構わないし、製膜後にイオン注入によってドーピングしても構わない。結果として、図９に示すように、フローティングゲートポリシリコン電極層（ＦＧ）１５を形成する。本発明の第１の実施の形態では、フローティングゲート電極層（ＦＧ）として、ポリシリコンを用いる例が示されている。
【００３８】
（ｈ）次に、図１０に示すように、フローティングゲートポリシリコン電極層（ＦＧ）１５及び素子分離領域１３の上部表面上に、ゲート間絶縁膜１６を形成し、更に、コントロールゲートポリシリコン電極層(ＣＧ)１７を形成する。本発明の第１の実施の形態では、コントロールゲート電極層(ＣＧ)として、ポリシリコンを用いる例が示されている。
【００３９】
フローティングゲートポリシリコン電極層（ＦＧ）１５とコントロールゲートポリシリコン電極層(ＣＧ)１７との間に形成されたゲート間絶縁膜１６は、インターポリ（ＩＰＤ：Ｉｎｔｅｒ−ｐｏｌｙ-Ｓｉ Ｄｉｅｌｅｃｔｒｉｃｓ）と呼ばれる。ゲート間絶縁膜１６の材料としては酸化膜や窒化膜あるいはそれらの積層膜などが用いられる。本発明の第１の実施の形態では、フローティングゲートポリシリコン電極層（ＦＧ）１５及びコントロールゲートポリシリコン電極層(ＣＧ)１７ともにポリシリコン材料を用いたが、シリサイドなどの金属を用いても構わない。
【００４０】
（ｉ）次に、通常の電極形成方法でゲート加工及び拡散層形成を行うことにより、本発明の第１の実施の形態に係る不揮発性半導体記憶装置を形成する。
【００４１】
（変形例１）
本発明の第１の実施の形態の変形例１に係る不揮発性半導体記憶装置であって、Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造は、図１１に示すように、半導体領域１０と、半導体領域１０中に配置された埋め込み酸化膜（ＢＯＸ：Ｂｕｒｉｅｄ Ｏｘｉｄｅ）２３と、埋め込み酸化膜（ＢＯＸ）２３上の半導体領域１０に配置され，列方向に延伸する素子分離領域１３と、素子分離領域１３に挟まれ，埋め込み酸化膜２３上の半導体領域１０上に配置され，行方向に沿う断面が台形状の選択エピタキシャル成長層１２と、選択エピタキシャル成長層１２に配置されたソース／ドレイン領域と、素子分離領域１３に挟まれ，ソース／ドレイン領域間の選択エピタキシャル成長層１２上に配置されたゲート絶縁膜１４と、素子分離領域１３に挟まれ，素子分離領域１３の上部表面と略同じ高さを備え，ゲート絶縁膜１４上に配置されたフローティングゲートポリシリコン電極層（ＦＧ）１５と、素子分離領域１３及びフローティングゲートポリシリコン電極層（ＦＧ）１５の上部表面に配置されたゲート間絶縁膜１６と、ゲート間絶縁膜１６上に配置され，行方向に延伸するコントロールゲートポリシリコン電極層（ＣＧ）１７とを備える。ここで、半導体領域１０は、半導体基板であっても良く、或いは半導体基板上に形成されたウェル領域であっても良い。又、ソース／ドレイン領域は図１１に示す断面構造には、描かれていないが、選択エピタキシャル成長層１２においてワード線を挟んで配置される。
【００４２】
埋め込み酸化膜２３上の半導体領域１０が活性領域ＡＡとなるが、この埋め込み酸化膜２３上の半導体領域１０の上部に形成される凸部形状の形成方法は、選択エピタキシャル成長法（ＳＥＧ）や選択エッチングなどの方法で、バルク半導体基板の場合と同様に行うことができる。
【００４３】
（変形例２）
本発明の第１の実施の形態の変形例２に係る不揮発性半導体記憶装置であって、Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造は、図１２に示すように、半導体領域１０と、半導体領域１０中に配置された埋め込み酸化膜２３と、埋め込み酸化膜２３上の半導体領域１０に配置され，列方向に延伸する素子分離領域１３と、素子分離領域１３に挟まれ，埋め込み酸化膜２３上の半導体領域１０上に配置され，行方向に沿う断面が台形状の選択エピタキシャル成長層１２と、選択エピタキシャル成長層１２に配置されたソース／ドレイン領域と、素子分離領域１３に挟まれ，ソース／ドレイン領域間の選択エピタキシャル成長層１２上に配置されたゲート絶縁膜１４と、素子分離領域１３に挟まれ，素子分離領域１３の上部表面と略同じ高さを備え，ゲート絶縁膜１４上に配置されたフローティングゲートポリシリコン電極層（ＦＧ）１５と、素子分離領域１３及びフローティングゲートポリシリコン電極層（ＦＧ）１５の上部表面に配置されたゲート間絶縁膜１６と、ゲート間絶縁膜１６上に配置され，行方向に延伸するコントロールゲートポリシリコン電極層（ＣＧ）１７とを備える。台形状の選択エピタキシャル成長層１２が半導体領域１０と接する位置における選択エピタキシャル成長層１２の側壁部に配置されるゲート絶縁膜１４の厚さが、選択エピタキシャル成長層１２の上部表面上に配置されるゲート絶縁膜１４の厚さよりも、厚く形成される。
【００４４】
このように形成することによって、フローティングゲートポリシリコン電極層（ＦＧ）１５と選択エピタキシャル成長層１２との間のキャパシタを実効的に小さくすることができ、コントロールゲートポリシリコン電極層（ＣＧ）１７に印加される電圧の容量分割によって、選択エピタキシャル成長層１２に対するフローティングゲートポリシリコン電極層（ＦＧ）１５の制御性を向上することができる。
【００４５】
ここで、半導体領域１０は、半導体基板であっても良く、或いは半導体基板上に形成されたウェル領域であっても良い。又、ソース／ドレイン領域は図１２に示す断面構造には、描かれていないが、選択エピタキシャル成長層１２においてワード線を挟んで配置される。
【００４６】
埋め込み酸化膜２３上の半導体領域１０が活性領域ＡＡとなるが、この埋め込み酸化膜２３上の半導体領域１０の上部に形成される凸部形状の形成方法は、選択エピタキシャル成長法（ＳＥＧ）や選択エッチングなどの方法で、バルク半導体基板の場合と同様に行うことができる。
【００４７】
（変形例３）
本発明の第１の実施の形態の変形例３に係る不揮発性半導体記憶装置であって、Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造は、図１３に示すように、半導体領域１０と、半導体領域１０に配置され，列方向に延伸する素子分離領域１３と、素子分離領域１３に挟まれ，半導体領域１０上に配置され，行方向に沿う断面が三角形状の選択エピタキシャル成長層１２と、選択エピタキシャル成長層１２に配置されたソース／ドレイン領域と、素子分離領域１３に挟まれ，ソース／ドレイン領域間の選択エピタキシャル成長層１２上に配置されたゲート絶縁膜１４と、素子分離領域１３に挟まれ，素子分離領域１３の上部表面と略同じ高さを備え，ゲート絶縁膜１４上に配置されたフローティングゲートポリシリコン電極層（ＦＧ）１５と、素子分離領域１３及びフローティングゲートポリシリコン電極層（ＦＧ）１５の上部表面の配置されたゲート間絶縁膜１６と、ゲート間絶縁膜１６上に配置され，行方向に延伸するコントロールゲートポリシリコン電極層（ＣＧ）１７とを備える。
【００４８】
ここで、半導体領域１０は、半導体基板であっても良く、或いは半導体基板上に形成されたウェル領域であっても良い。又、ソース／ドレイン領域は図１３に示す断面構造には、描かれていないが、選択エピタキシャル成長層１２においてワード線を挟んで配置される。
【００４９】
（変形例４）
本発明の第１の実施の形態の変形例４に係る不揮発性半導体記憶装置であって、Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造は、図１４に示すように、半導体領域１０と、半導体領域１０に配置され，列方向に延伸する素子分離領域１３と、素子分離領域１３に挟まれ，半導体領域１０上に配置され，行方向に沿う断面が三角形状の選択エピタキシャル成長層１２と、選択エピタキシャル成長層１２に配置されたソース／ドレイン領域と、素子分離領域１３に挟まれ，ソース／ドレイン領域間の選択エピタキシャル成長層１２上に配置されたゲート絶縁膜１４と、素子分離領域１３に挟まれ，素子分離領域１３の上部表面と略同じ高さを備え，ゲート絶縁膜１４上に配置されたフローティングゲートポリシリコン電極層（ＦＧ）１５と、素子分離領域１３及びフローティングゲートポリシリコン電極層（ＦＧ）１５の上部表面の配置されたゲート間絶縁膜１６と、ゲート間絶縁膜１６上に配置され，行方向に延伸するコントロールゲートポリシリコン電極層（ＣＧ）１７とを備える。
【００５０】
三角形状の選択エピタキシャル成長層１２の頂点部分は、丸みを備える。選択エピタキシャル成長層１２の形成後に、酸化処理やウェット処理により三角形状の選択エピタキシャル成長層１２の頂点部分の楔部を丸めている。
【００５１】
ここで、半導体領域１０は、半導体基板であっても良く、或いは半導体基板上に形成されたウェル領域であっても良い。又、ソース／ドレイン領域は図１４に示す断面構造には、描かれていないが、選択エピタキシャル成長層１２においてワード線を挟んで配置される。
【００５２】
（変形例５）
本発明の第１の実施の形態の変形例５に係る不揮発性半導体記憶装置であって、Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造は、図１５に示すように、半導体領域１０と、半導体領域１０に配置され，列方向に延伸する素子分離領域１３と、素子分離領域１３に挟まれ，半導体領域１０上に配置され，行方向に沿う断面が三角形状の選択エピタキシャル成長層１２と、選択エピタキシャル成長層１２に配置されたソース／ドレイン領域と、素子分離領域１３に挟まれ，ソース／ドレイン領域間の選択エピタキシャル成長層１２上に配置されたゲート絶縁膜１４と、素子分離領域１３に挟まれ，素子分離領域１３の上部表面と略同じ高さを備え，ゲート絶縁膜１４上に配置されたフローティングゲートポリシリコン電極層（ＦＧ）１５と、素子分離領域１３及びフローティングゲートポリシリコン電極層（ＦＧ）１５の上部表面の配置されたゲート間絶縁膜１６と、ゲート間絶縁膜１６上に配置され，行方向に延伸するコントロールゲートポリシリコン電極層（ＣＧ）１７とを備える。
【００５３】
三角形状の選択エピタキシャル成長層１２の斜辺には窪みのある形状が形成されている。選択エピタキシャル成長層１２の形成後に、酸化処理やウェット処理により三角形状の選択エピタキシャル成長層１２の斜辺に窪みのある形状とすることも可能である。
【００５４】
ここで、半導体領域１０は、半導体基板であっても良く、或いは半導体基板上に形成されたウェル領域であっても良い。又、ソース／ドレイン領域は図１５に示す断面構造には、描かれていないが、選択エピタキシャル成長層１２においてワード線を挟んで配置される。
【００５５】
（変形例６）
本発明の第１の実施の形態の変形例６に係る不揮発性半導体記憶装置であって、Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造は、図１６に示すように、半導体領域１０と、半導体領域１０に配置され，列方向に延伸する素子分離領域１３と、素子分離領域１３に挟まれ，半導体領域１０上に配置され，行方向に沿う断面が三角形状の選択エピタキシャル成長層１２と、選択エピタキシャル成長層１２に配置されたソース／ドレイン領域と、素子分離領域１３に挟まれ，ソース／ドレイン領域間の選択エピタキシャル成長層１２上に配置されたゲート絶縁膜１４と、素子分離領域１３に挟まれ，素子分離領域１３の上部表面と略同じ高さを備え，ゲート絶縁膜１４上に配置されたフローティングゲートポリシリコン電極層（ＦＧ）１５と、素子分離領域１３及びフローティングゲートポリシリコン電極層（ＦＧ）１５の上部表面の配置されたゲート間絶縁膜１６と、ゲート間絶縁膜１６上に配置され，行方向に延伸するコントロールゲートポリシリコン電極層（ＣＧ）１７とを備える。
【００５６】
ここで、半導体領域１０は、半導体基板であっても良く、或いは半導体基板上に形成されたウェル領域であっても良い。又、ソース／ドレイン領域は図１６に示す断面構造には、描かれていないが、選択エピタキシャル成長層１２においてワード線を挟んで配置される。
【００５７】
本発明の第１の実施の形態の変形例６に係る不揮発性半導体記憶装置では、図１６に示すように、活性領域ＡＡとなる選択エピタキシャル成長層１２の凸部領域の一部、特に凸部領域の底辺部の埋め込み絶縁膜２５の厚さを厚く形成することにより、凸部領域の底辺部でのフローティングゲートポリシリコン電極層（ＦＧ）１５から選択エピタキシャル成長層１２に印加される電圧に伴う電界の緩和を行う。即ち、フローティングゲートポリシリコン電極層（ＦＧ）１５から選択エピタキシャル成長層１２に印加される電圧に伴う電界は、凸部領域の底辺部の埋め込み絶縁膜２５近傍では緩和されるが、選択エピタキシャル成長層１２の頂点近傍では、集中される。
【００５８】
本発明の第１の実施の形態の変形例６では、例えば、埋め込み絶縁膜２５として、素子分離領域１３の埋め込み酸化膜に比べ、剥離速度が大きい酸化膜を用い、選択エピタキシャル成長層１２等の凸部の活性領域ＡＡを形成後に、ゲート絶縁膜１４及び埋め込み絶縁膜２５を堆積し、この埋め込み絶縁膜２５のみエッチングし、底辺部のみ埋め込み絶縁膜２５を残すことにより、図１６の素子構造を形成する。
【００５９】
（変形例７）
本発明の第１の実施の形態の変形例７に係る不揮発性半導体記憶装置であって、Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造は、図１７に示すように、半導体領域１０と、半導体領域１０中に配置された埋め込み酸化膜２３と、埋め込み酸化膜２３上の半導体領域１０に配置され，列方向に延伸する素子分離領域１３と、素子分離領域１３に挟まれ，埋め込み酸化膜２３上の半導体領域１０上に配置され，行方向に沿う断面が三角形状の選択エピタキシャル成長層１２と、選択エピタキシャル成長層１２に配置されたソース／ドレイン領域と、素子分離領域１３に挟まれ，ソース／ドレイン領域間の選択エピタキシャル成長層１２上に配置されたゲート絶縁膜１４と、素子分離領域１３に挟まれ，素子分離領域１３の上部表面と略同じ高さを備え，ゲート絶縁膜１４上に配置されたフローティングゲートポリシリコン電極層（ＦＧ）１５と、素子分離領域１３及びフローティングゲートポリシリコン電極層（ＦＧ）１５の上部表面に配置されたゲート間絶縁膜１６と、ゲート間絶縁膜１６上に配置され，行方向に延伸するコントロールゲートポリシリコン電極層（ＣＧ）１７とを備える。
【００６０】
ここで、半導体領域１０は、半導体基板であっても良く、或いは半導体基板上に形成されたウェル領域であっても良い。又、ソース／ドレイン領域は図１７に示す断面構造には、描かれていないが、選択エピタキシャル成長層１２においてワード線を挟んで配置される。
【００６１】
埋め込み酸化膜２３上の半導体領域１０が活性領域ＡＡとなるが、この埋め込み酸化膜２３上の半導体領域１０の上部に形成される凸部形状の形成方法は、選択エピタキシャル成長法（ＳＥＧ）や選択エッチングなどの方法で、バルク半導体基板の場合と同様に行うことができる。
【００６２】
（変形例８）
本発明の第１の実施の形態の変形例８に係る不揮発性半導体記憶装置であって、Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造は、図１８に示すように、半導体領域１０と、半導体領域１０中に配置された埋め込み酸化膜２３と、埋め込み酸化膜２３上の半導体領域１０に配置され，列方向に延伸する素子分離領域１３と、素子分離領域１３に挟まれ，埋め込み酸化膜２３上の半導体領域１０上に配置され，行方向に沿う断面が三角形状の選択エピタキシャル成長層１２と、選択エピタキシャル成長層１２に配置されたソース／ドレイン領域と、素子分離領域１３に挟まれ，ソース／ドレイン領域間の選択エピタキシャル成長層１２上に配置されたゲート絶縁膜１４と、素子分離領域１３に挟まれ，素子分離領域１３の上部表面と略同じ高さを備え，ゲート絶縁膜１４上に配置されたフローティングゲートポリシリコン電極層（ＦＧ）１５と、素子分離領域１３及びフローティングゲートポリシリコン電極層（ＦＧ）１５の上部表面に配置されたゲート間絶縁膜１６と、ゲート間絶縁膜１６上に配置され，行方向に延伸するコントロールゲートポリシリコン電極層（ＣＧ）１７とを備える。
【００６３】
三角形状の選択エピタキシャル成長層１２の頂点部分は、丸みを備える。選択エピタキシャル成長層１２の形成後に、酸化処理やウェット処理により三角形状の選択エピタキシャル成長層１２の頂点部分の楔部を丸めている。
【００６４】
ここで、半導体領域１０は、半導体基板であっても良く、或いは半導体基板上に形成されたウェル領域であっても良い。又、ソース／ドレイン領域は図１８に示す断面構造には、描かれていないが、選択エピタキシャル成長層１２においてワード線を挟んで配置される。
【００６５】
埋め込み酸化膜２３上の半導体領域１０が活性領域ＡＡとなるが、この埋め込み酸化膜２３上の半導体領域１０の上部に形成される凸部形状の形成方法は、選択エピタキシャル成長法（ＳＥＧ）や選択エッチングなどの方法で、バルク半導体基板の場合と同様に行うことができる。
【００６６】
（変形例９）
本発明の第１の実施の形態の変形例９に係る不揮発性半導体記憶装置であって、Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造は、図１９に示すように、半導体領域１０と、半導体領域１０中に配置された埋め込み酸化膜２３と、埋め込み酸化膜２３上の半導体領域１０に配置され，列方向に延伸する素子分離領域１３と、素子分離領域１３に挟まれ，埋め込み酸化膜２３上の半導体領域１０上に配置され，行方向に沿う断面が三角形状の選択エピタキシャル成長層１２と、選択エピタキシャル成長層１２に配置されたソース／ドレイン領域と、素子分離領域１３に挟まれ，ソース／ドレイン領域間の選択エピタキシャル成長層１２上に配置されたゲート絶縁膜１４と、素子分離領域１３に挟まれ，素子分離領域１３の上部表面と略同じ高さを備え，ゲート絶縁膜１４上に配置されたフローティングゲートポリシリコン電極層（ＦＧ）１５と、素子分離領域１３及びフローティングゲートポリシリコン電極層（ＦＧ）１５の上部表面に配置されたゲート間絶縁膜１６と、ゲート間絶縁膜１６上に配置され，行方向に延伸するコントロールゲートポリシリコン電極層（ＣＧ）１７とを備える。
【００６７】
三角形状の選択エピタキシャル成長層１２の斜辺には窪みのある形状が形成されている。選択エピタキシャル成長層１２の形成後に、酸化処理やウェット処理により三角形状の選択エピタキシャル成長層１２の斜辺に窪みのある形状とすることも可能である。
【００６８】
ここで、半導体領域１０は、半導体基板であっても良く、或いは半導体基板上に形成されたウェル領域であっても良い。又、ソース／ドレイン領域は図１９に示す断面構造には、描かれていないが、選択エピタキシャル成長層１２においてワード線を挟んで配置される。
【００６９】
埋め込み酸化膜２３上の半導体領域１０が活性領域ＡＡとなるが、この埋め込み酸化膜２３上の半導体領域１０の上部に形成される凸部形状の形成方法は、選択エピタキシャル成長法（ＳＥＧ）や選択エッチングなどの方法で、バルク半導体基板の場合と同様に行うことができる。
【００７０】
（変形例１０）
本発明の第１の実施の形態の変形例１０に係る不揮発性半導体記憶装置であって、Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造は、図２０に示すように、半導体領域１０と、半導体領域１０中に配置された埋め込み酸化膜２３と、埋め込み酸化膜２３上の半導体領域１０に配置され，列方向に延伸する素子分離領域１３と、素子分離領域１３に挟まれ，埋め込み酸化膜２３上の半導体領域１０上に配置され，行方向に沿う断面が三角形状の選択エピタキシャル成長層１２と、選択エピタキシャル成長層１２に配置されたソース／ドレイン領域と、素子分離領域１３に挟まれ，ソース／ドレイン領域間の選択エピタキシャル成長層１２上に配置されたゲート絶縁膜１４と、素子分離領域１３に挟まれ，素子分離領域１３の上部表面と略同じ高さを備え，ゲート絶縁膜１４上に配置されたフローティングゲートポリシリコン電極層（ＦＧ）１５と、素子分離領域１３及びフローティングゲートポリシリコン電極層（ＦＧ）１５の上部表面に配置されたゲート間絶縁膜１６と、ゲート間絶縁膜１６上に配置され，行方向に延伸するコントロールゲートポリシリコン電極層（ＣＧ）１７とを備える。
【００７１】
ここで、半導体領域１０は、半導体基板であっても良く、或いは半導体基板上に形成されたウェル領域であっても良い。又、ソース／ドレイン領域は図２０に示す断面構造には、描かれていないが、選択エピタキシャル成長層１２においてワード線を挟んで配置される。
【００７２】
埋め込み酸化膜２３上の半導体領域１０が活性領域ＡＡとなるが、この埋め込み酸化膜２３上の半導体領域１０の上部に形成される凸部形状の形成方法は、選択エピタキシャル成長法（ＳＥＧ）や選択エッチングなどの方法で、バルク半導体基板の場合と同様に行うことができる。
【００７３】
本発明の第１の実施の形態の変形例１０に係る不揮発性半導体記憶装置では、図２０に示すように、活性領域ＡＡとなる選択エピタキシャル成長層１２の凸部領域の一部、特に凸部領域の底辺部の埋め込み絶縁膜２５の厚さを厚く形成することにより、凸部領域の底辺部でのフローティングゲートポリシリコン電極層（ＦＧ）１５から選択エピタキシャル成長層１２に印加される電圧に伴う電界の緩和を行う。即ち、フローティングゲートポリシリコン電極層（ＦＧ）１５から選択エピタキシャル成長層１２に印加される電圧に伴う電界は、凸部領域の底辺部の埋め込み絶縁膜２５近傍では緩和されるが、選択エピタキシャル成長層１２の頂点近傍では、集中される。
【００７４】
本発明の第１の実施の形態の変形例１０では、例えば、埋め込み絶縁膜２５として、素子分離領域１３の埋め込み酸化膜に比べ、剥離速度が大きい酸化膜を用い、選択エピタキシャル成長層１２等の凸部の活性領域ＡＡを形成後に、ゲート絶縁膜１４及び埋め込み絶縁膜２５を堆積し、この埋め込み絶縁膜２５のみエッチングし、底辺部のみ埋め込み絶縁膜２５を残すことにより、図２０の素子構造を形成する。
【００７５】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法によれば、活性領域の上部を凸部形状とすることにより、角部での電界が強くなることで電流密度が増大化し、凸部形状のチャネル近辺での空乏層幅が広がることによるサブスレッショルドファクタの改善及びバックゲート効果の低減化による短チャネル特性に優れる。又、活性領域の上部を凸部形状とすることによりカップリング比を向上し、かつ書き込み時の電界が強くなり，書き込み効率が向上し、データ保持時の電界は発散する方向になるため、フローティングゲート電極層に注入された電子が抜けにくくなり、保持特性に優れる。
【００７６】
[第２の実施の形態]
本発明の第２の実施の形態に係る不揮発性半導体記憶装置であって、Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造は、図２１に示すように、半導体領域１０と、半導体領域１０に配置され，列方向に延伸する素子分離領域１３と、素子分離領域１３に挟まれ，半導体領域１０上に配置され，行方向に沿う断面が台形状の選択エピタキシャル成長層１２と、選択エピタキシャル成長層１２に配置されたソース／ドレイン領域と、素子分離領域１３に挟まれ，ソース／ドレイン領域間の選択エピタキシャル成長層１２上に配置されたゲート絶縁膜１４と、素子分離領域１３に挟まれ，ゲート絶縁膜１４上に配置され，行方向に沿う断面が凸部形状を有するフローティングゲートポリシリコン電極層（ＦＧ）１５と、素子分離領域１３に挟まれ，フローティングゲートポリシリコン電極層（ＦＧ）１５の上部表面に配置されたゲート間絶縁膜１６と、素子分離領域１３の上部表面及びゲート間絶縁膜１６上に配置され，行方向に延伸するコントロールゲートポリシリコン電極層（ＣＧ）１７とを備える。ここで、半導体領域１０は、半導体基板であっても良く、或いは半導体基板上に形成されたウェル領域であっても良い。又、ソース／ドレイン領域は図２１に示す断面構造には、描かれていないが、選択エピタキシャル成長層１２においてワード線を挟んで配置される。
【００７７】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置では、図２１に示すように、フローティングゲートポリシリコン電極層（ＦＧ）１５の上部において、行方向に沿う断面が凸部形状を有する。例えば、図９で示したフローティングゲートポリシリコン電極層（ＦＧ）１５の形成後に、ポリシリコン層を堆積することにより、フローティングゲートポリシリコン電極層（ＦＧ）１５の表面に、行方向に沿う断面が凸部形状のポリシリコン層を形成することが可能となる。これにより、ＣＧ−ＦＧ間容量を増大することが可能となり、カップリング比を増大することができる。コントロールゲートポリシリコン電極層（ＣＧ）１７に印加される電圧の容量分割によって、フローティングゲートポリシリコン電極層（ＦＧ）１５に大きな電圧を印加することが可能となり、フローティングゲートポリシリコン電極層（ＦＧ）１５に対して、コントロールゲートポリシリコン電極層（ＣＧ）１７の制御性を向上することが可能となる。
【００７８】
図２１に対応する本発明の第２の実施の形態に係る不揮発性半導体記憶装置の模式的な３次元構成は、図２２に示すように表される。
【００７９】
図２２に示すように、コントロールゲートポリシリコン電極層（ＣＧ）１７の延伸する方向は、ワード線ＷＬが延伸する方向であり、行方向である。一方、活性領域ＡＡとなる選択エピタキシャル成長層１２が延伸する方向は、ビット線ＢＬが延伸する方向であり、列方向である。コントロールゲートポリシリコン電極層（ＣＧ）１７と、選択エピタキシャル成長層１２との交差部には、行方向に沿う断面が凸部形状を有する選択エピタキシャル成長層１２と、選択エピタキシャル成長層１２上に配置されたゲート絶縁膜１４と、ゲート絶縁膜１４上に配置され，行方向に沿う断面が凸部形状を有するフローティングゲートポリシリコン電極層（ＦＧ）１５と、フローティングゲートポリシリコン電極層（ＦＧ）１５上に配置されたゲート間絶縁膜１６と、ゲート間絶縁膜１６上に配置されたコントロールゲートポリシリコン電極層（ＣＧ）１７からなる積層構造が配置される。
【００８０】
ゲート間絶縁膜１６は、例えば、ＳｉＯ2単層であってもよく、或いは又、ＳｉＯ2／ＳｉＮ／ＳｉＯ2からなる積層膜であっても良い。ゲート間絶縁膜１６上に配置されたコントロールゲートポリシリコン電極層（ＣＧ）１７の厚さＴCGは、例えば、約１００ｎｍである。フローティングゲートポリシリコン電極層（ＦＧ）１５の厚さは、例えば、約４０ｎｍである。フローティングゲートポリシリコン電極層（ＦＧ）１５の列方向の幅、即ちメモリセルトランジスタのゲート長ＬGは、例えば、約５０ｎｍ以下である。
【００８１】
選択エピタキシャル成長層１２の台形状の上底幅ＷEGは、例えば、約２０ｎｍ以下である。一方、選択エピタキシャル成長層１２の台形状の下底幅ＷGは、例えば、約５０ｎｍ以下である。
【００８２】
選択エピタキシャル成長層１２の台形状の側面の面方位が（１１１）の場合には、上部表面の面方位（１００）との間で、角度αをなす。角度αの値は、約５４度である。
【００８３】
（製造方法）
本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造工程を図２３乃至図２５を参照しながら説明する。選択エピタキシャル成長層１２を形成するまでの製造工程は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造工程の図６乃至図８と同様であるため、説明を省略する。
【００８４】
図２３（ａ）乃至図２５（ａ）は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示し、図３のＩ−Ｉ線に沿う模式的断面構造を示し、図２３（ｂ）乃至図２５（ｂ）は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示し、図３のＩＩ−ＩＩ線に沿う模式的断面構造を示し、図２３（ｃ）乃至図２５（ｃ）は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示し、図３のＩＩＩ−ＩＩＩ線に沿う模式的断面構造を示す。
【００８５】
（ａ）図２３に示すように、選択エピタキシャル成長層１２を形成した後、選択エピタキシャル成長層１２上にゲート絶縁膜１４を形成する。このゲート絶縁膜１４は、絶縁膜を堆積して形成しても良いし、酸化工程などの熱処理によって形成しても構わない。また、前述の凸部の形状に丸みを付ける工程としてこの酸化工程を併用しても構わない。
【００８６】
（ｂ）更に、図２３に示すように、ゲート絶縁膜１４上及び素子分離領域１３の上部表面及び側壁部に、フローティングゲートポリシリコン電極層（ＦＧ）１５となる、ポリシリコンを堆積する。本発明の第２の実施の形態では、フローティングゲートポリシリコン電極層（ＦＧ）１５として、ポリシリコンを用いる例が示されている。
【００８７】
（ｉ）更に、図２３に示すように、イオン注入技術を用いて、Ｐを垂直方向からポリシリコンにのみ注入できるような加速度条件で、イオン注入する。
【００８８】
（ｈ）次に、図２４に示すように、アルカリ系の薬液エッチングを行うことで、Ｐのイオン注入された領域のみ残り、側壁部分のポリシリコンを除去する。結果として、図２４に示すように、フローティングゲートポリシリコン電極層（ＦＧ）１５を形成する。
【００８９】
（ｊ）更に、図２４に示すように、半導体デバイス表面全面に、ゲート間絶縁膜１６を形成し、コントロールゲートポリシリコン電極層(ＣＧ)１７を形成する。本発明の第２の実施の形態では、コントロールゲートポリシリコン電極層(ＣＧ)１７として、ポリシリコンを用いる例が示されている。
【００９０】
ゲート間絶縁膜１６の材料としては酸化膜や窒化膜或いはそれらの積層膜などが用いられる。本発明の第２の実施の形態では、フローティングゲートポリシリコン電極層（ＦＧ）１５及びコントロールゲートポリシリコン電極層(ＣＧ)１７ともにポリシリコン材料を用いたが、シリサイドなどの金属を用いても構わない。
【００９１】
（ｋ）次に、ＣＭＰにより平坦化することで、素子分離領域１３上のフローティングゲートポリシリコン電極層（ＦＧ）１５，素子分離領域１３上のゲート間絶縁膜１６，及び素子分離領域１３上のコントロールゲートポリシリコン電極層(ＣＧ)１７を除去する。
【００９２】
（ｌ）次に、図２５に示すように、半導体デバイス表面全面に、更に、コントロールゲートポリシリコン電極層(ＣＧ)１７を堆積後、金属シリサイド膜４２及び窒化膜４４を順次堆積する。金属シリサイド膜４２の材料としては、例えば、タングステンシリサイド、ニッケルシリサイド、或いはコバルトシリサイドを適用することができる。
【００９３】
（ｍ）更に、図２５に示すように、フォトリソグラフィ法により、ゲート電極レジストパタンを形成し、レジストをマスクにコントロールゲートポリシリコン電極層(ＣＧ)１７及びフローティングゲートポリシリコン電極層（ＦＧ）１５をエッチング除去することでゲートパタンを形成する。
【００９４】
（ｏ）次に、熱酸化によりゲート電極ポリシリコンの側壁面を酸化し、ソース／ドレイン領域をＡｓのイオン注入によって形成する。
【００９５】
その後は通常の不揮発性メモリデバイスの製造方法と同様のプロセスを経ることで、行方向に沿う断面が凸部形状の選択エピタキシャル成長層１２等の活性領域ＡＡ，及び行方向に沿う断面が凸部形状のフローティングゲート電極層（ＦＧ）１５を有する不揮発性メモリを形成する。
【００９６】
本発明の第２の実施の形態では、選択エピタキシャル成長層１２のＩ−Ｉ線に沿う断面形状を台形状としたが、図１３に示すように三角形状にしても構わない。また、図１４に示すように、選択エピタキシャル成長層１２の形成後に、酸化処理やウェット処理により楔部を丸めたり、図１５に示すように、三角形状の斜辺に窪みのある形状とすることも可能である。
【００９７】
なお、本発明の第２の実施の形態では、選択エピタキシャル成長法により活性領域の凸部形状を形成したが、半導体領域１０を面方位依存して(ウェット)エッチング速度が異なることを利用した選択エッチング法などを用いて凸部形状を形成しても構わない。
【００９８】
（変形例１）
本発明の第２の実施の形態の変形例１に係る不揮発性半導体記憶装置であって、Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造は、図２６に示すように、半導体領域１０と、半導体領域１０に配置され，列方向に延伸する素子分離領域１３と、素子分離領域１３に挟まれ，半導体領域１０上に配置され，行方向に沿う断面が台形状の選択エピタキシャル成長層１２と、選択エピタキシャル成長層１２に配置されたソース／ドレイン領域と、素子分離領域１３に挟まれ，ソース／ドレイン領域間の選択エピタキシャル成長層１２上に配置されたゲート絶縁膜１４と、素子分離領域１３に挟まれ，ゲート絶縁膜１４上に配置され，行方向に沿う断面が凸部形状を有するフローティングゲートポリシリコン電極層（ＦＧ）１５と、素子分離領域１３に挟まれ，フローティングゲートポリシリコン電極層（ＦＧ）１５の上部表面に配置されたゲート間絶縁膜１６と、素子分離領域１３の上部表面及びゲート間絶縁膜１６上に配置され，行方向に延伸するコントロールゲートポリシリコン電極層（ＣＧ）１７とを備える。
【００９９】
台形状の選択エピタキシャル成長層１２が半導体領域１０と接する位置における選択エピタキシャル成長層１２の側壁部に配置されるゲート絶縁膜１４の厚さが、選択エピタキシャル成長層１２の上部表面上に配置されるゲート絶縁膜１４の厚さよりも、厚く形成される。
【０１００】
このように、ゲート絶縁膜１４の厚さを不均一に形成することによって、フローティングゲートポリシリコン電極層（ＦＧ）１５と選択エピタキシャル成長層１２との間のキャパシタを実効的に小さくすることができ、相対的にＣＧ−ＦＧ間容量を増大することが可能となり、カップリング比を増大することができる。これにより、コントロールゲートポリシリコン電極層（ＣＧ）１７に印加される電圧の容量分割によって、フローティングゲートポリシリコン電極層（ＦＧ）１５に大きな電圧を印加することが可能となり、フローティングゲートポリシリコン電極層（ＦＧ）１５に対して、コントロールゲートポリシリコン電極層（ＣＧ）１７の制御性を向上することが可能となる。その後、ゲート間絶縁膜１６を形成し、コントロールゲートポリシリコン電極層(ＣＧ)１７を形成することにより、図２６に示したメモリセル構造が形成される。これにより、ＦＧ−ＣＧ間容量を増大することが可能となり、カップリング比を増大することができ、コントロールゲートポリシリコン電極層（ＣＧ）１７の制御性を向上することが可能となる。
【０１０１】
ここで、半導体領域１０は、半導体基板であっても良く、或いは半導体基板上に形成されたウェル領域であっても良い。又、ソース／ドレイン領域は図２６に示す断面構造には、描かれていないが、選択エピタキシャル成長層１２においてワード線を挟んで配置される。
【０１０２】
（変形例２）
本発明の第２の実施の形態の変形例２に係る不揮発性半導体記憶装置であって、Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造は、図２７に示すように、半導体領域１０と、半導体領域１０に配置され，列方向に延伸する素子分離領域１３と、素子分離領域１３に挟まれ，半導体領域１０上に配置され，行方向に沿う断面が三角形状の選択エピタキシャル成長層１２と、選択エピタキシャル成長層１２に配置されたソース／ドレイン領域と、素子分離領域１３に挟まれ，ソース／ドレイン領域間の選択エピタキシャル成長層１２上に配置されたゲート絶縁膜１４と、素子分離領域１３に挟まれ，ゲート絶縁膜１４上に配置され，行方向に沿う断面が三角形状の凸部形状を有するフローティングゲートポリシリコン電極層（ＦＧ）１５と、素子分離領域１３，及びフローティングゲートポリシリコン電極層（ＦＧ）１５の上部表面に配置されたゲート間絶縁膜１６と、ゲート間絶縁膜１６上に配置され，行方向に延伸するコントロールゲートポリシリコン電極層（ＣＧ）１７とを備える。
【０１０３】
三角形状の選択エピタキシャル成長層１２の頂点部分は、丸みを備える。選択エピタキシャル成長層１２の形成後に、酸化処理やウェット処理により三角形状の選択エピタキシャル成長層１２の頂点部分の楔部を丸めている。
【０１０４】
例えば、図９で示したフローティングゲートポリシリコン電極層（ＦＧ）１５の形成後に、再度、半導体層を選択エピタキシャル成長することにより、フローティングゲートポリシリコン電極層（ＦＧ）１５の表面に三角形状の凸部形状を形成することが可能となる。その後、ゲート間絶縁膜１６を形成し、コントロールゲートポリシリコン電極層(ＣＧ)１７を形成することにより、図２７に示したメモリセル構造が形成される。これにより、ＦＧ−ＣＧ間容量を増大することが可能となり、カップリング比を増大することができ、コントロールゲートポリシリコン電極層（ＣＧ）１７の制御性を向上することが可能となる。
【０１０５】
半導体領域１０は、半導体基板であっても良く、或いは半導体基板上に形成されたウェル領域であっても良い。又、ソース／ドレイン領域は図２７に示す断面構造には、描かれていないが、選択エピタキシャル成長層１２においてワード線を挟んで配置される。
【０１０６】
（変形例３）
本発明の第２の実施の形態の変形例３に係る不揮発性半導体記憶装置であって、Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造は、図２８に示すように、半導体領域１０と、半導体領域１０に配置され，列方向に延伸する素子分離領域１３と、素子分離領域１３に挟まれ，半導体領域１０上に配置され，行方向に沿う断面が三角形状の選択エピタキシャル成長層１２と、選択エピタキシャル成長層１２に配置されたソース／ドレイン領域と、素子分離領域１３に挟まれ，ソース／ドレイン領域間の選択エピタキシャル成長層１２上に配置されたゲート絶縁膜１４と、素子分離領域１３に挟まれ，ゲート絶縁膜１４上に配置された台形状の凸部形状を有するフローティングゲートポリシリコン電極層（ＦＧ）１５と、素子分離領域１３，及びフローティングゲートポリシリコン電極層（ＦＧ）１５の上部表面に配置されたゲート間絶縁膜１６と、ゲート間絶縁膜１６上に配置され，行方向に延伸するコントロールゲートポリシリコン電極層（ＣＧ）１７とを備える。
【０１０７】
三角形状の選択エピタキシャル成長層１２の頂点部分は、丸みを備える。選択エピタキシャル成長層１２の形成後に、酸化処理やウェット処理により三角形状の選択エピタキシャル成長層１２の頂点部分の楔部を丸めている。
【０１０８】
例えば、図９で示したフローティングゲートポリシリコン電極層（ＦＧ）１５の形成後に、再度、半導体層を選択エピタキシャル成長することにより、フローティングゲートポリシリコン電極層（ＦＧ）１５の表面に台形状の凸部形状を形成することが可能となる。その後、ゲート間絶縁膜１６を形成し、コントロールゲートポリシリコン電極層(ＣＧ)１７を形成することにより、図２８に示したメモリセル構造が形成される。これにより、ＦＧ−ＣＧ間容量を増大することが可能となり、カップリング比を増大することができ、コントロールゲートポリシリコン電極層（ＣＧ）１７の制御性を向上することが可能となる。
【０１０９】
ここで、半導体領域１０は、半導体基板であっても良く、或いは半導体基板上に形成されたウェル領域であっても良い。又、ソース／ドレイン領域は図２８に示す断面構造には、描かれていないが、選択エピタキシャル成長層１２においてワード線を挟んで配置される。
【０１１０】
（変形例４）
本発明の第２の実施の形態の変形例４に係る不揮発性半導体記憶装置の断面構成であって、図３のＩ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造は、図２９に示すように、半導体領域１０と、半導体領域１０中に配置された埋め込み酸化膜２３と、埋め込み酸化膜２３上の半導体領域１０に配置され，列方向に延伸する素子分離領域１３と、素子分離領域１３に挟まれ，埋め込み酸化膜２３上の半導体領域１０上に配置され，行方向に沿う断面が三角形状の選択エピタキシャル成長層１２と、選択エピタキシャル成長層１２に配置されたソース／ドレイン領域と、素子分離領域１３に挟まれ，ソース／ドレイン領域間の選択エピタキシャル成長層１２上に配置されたゲート絶縁膜１４と、素子分離領域１３に挟まれ，ゲート絶縁膜１４上に配置された三角形状の凸部形状を有するフローティングゲートポリシリコン電極層（ＦＧ）１５と、素子分離領域１３，及びフローティングゲートポリシリコン電極層（ＦＧ）１５の上部表面に配置されたゲート間絶縁膜１６と、ゲート間絶縁膜１６上に配置され，行方向に延伸するコントロールゲートポリシリコン電極層（ＣＧ）１７とを備える。
【０１１１】
三角形状の選択エピタキシャル成長層１２の頂点部分は、丸みを備える。選択エピタキシャル成長層１２の形成後に、酸化処理やウェット処理により三角形状の選択エピタキシャル成長層１２の頂点部分の楔部を丸めている。
【０１１２】
例えば、フローティングゲートポリシリコン電極層（ＦＧ）１５の形成後に、再度、半導体層を選択エピタキシャル成長することにより、フローティングゲートポリシリコン電極層（ＦＧ）１５の表面に三角形状の凸部形状を形成することが可能となる。その後、ゲート間絶縁膜１６を形成し、コントロールゲートポリシリコン電極層(ＣＧ)１７を形成することにより、図２９に示したメモリセル構造が形成される。これにより、ＦＧ−ＣＧ間容量を増大することが可能となり、カップリング比を増大することができ、コントロールゲートポリシリコン電極層（ＣＧ）１７の制御性を向上することが可能となる。
【０１１３】
ここで、半導体領域１０は、半導体基板であっても良く、或いは半導体基板上に形成されたウェル領域であっても良い。又、ソース／ドレイン領域は図２９に示す断面構造には、描かれていないが、選択エピタキシャル成長層１２においてワード線を挟んで配置される。
【０１１４】
（変形例５）
本発明の第２の実施の形態の変形例５に係る不揮発性半導体記憶装置であって、Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造は、図３０に示すように、半導体領域１０と、半導体領域１０中に埋め込まれた埋め込み酸化膜２３と、埋め込み酸化膜２３上の半導体領域１０に配置され，列方向に延伸する素子分離領域１３と、素子分離領域１３に挟まれ，埋め込み酸化膜２３上の半導体領域１０上に配置され，行方向に沿う断面が三角形状の選択エピタキシャル成長層１２と、選択エピタキシャル成長層１２に配置されたソース／ドレイン領域と、素子分離領域１３に挟まれ，ソース／ドレイン領域間の選択エピタキシャル成長層１２上に配置されたゲート絶縁膜１４と、素子分離領域１３に挟まれ，ゲート絶縁膜１４上に配置された台形状の凸部形状を有するフローティングゲートポリシリコン電極層（ＦＧ）１５と、素子分離領域１３，及びフローティングゲートポリシリコン電極層（ＦＧ）１５の上部表面に配置されたゲート間絶縁膜１６と、ゲート間絶縁膜１６上に配置され，行方向に延伸するコントロールゲートポリシリコン電極層（ＣＧ）１７とを備える。
【０１１５】
三角形状の選択エピタキシャル成長層１２の頂点部分は、丸みを備える。選択エピタキシャル成長層１２の形成後に、酸化処理やウェット処理により三角形状の選択エピタキシャル成長層１２の頂点部分の楔部を丸めている。
【０１１６】
例えば、フローティングゲートポリシリコン電極層（ＦＧ）１５の形成後に、再度、半導体層を選択エピタキシャル成長することにより、フローティングゲートポリシリコン電極層（ＦＧ）１５の表面に台形状の凸部形状を形成することが可能となる。その後、ゲート間絶縁膜１６を形成し、コントロールゲートポリシリコン電極層(ＣＧ)１７を形成することにより、図３０に示したメモリセル構造が形成される。これにより、ＦＧ−ＣＧ間容量を増大することが可能となり、カップリング比を増大することができ、コントロールゲートポリシリコン電極層（ＣＧ）１７の制御性を向上することが可能となる。
【０１１７】
半導体領域１０は、半導体基板であっても良く、或いは半導体基板上に形成されたウェル領域であっても良い。又、ソース／ドレイン領域は図３０に示す断面構造には、描かれていないが、選択エピタキシャル成長層１２においてワード線を挟んで配置される。
【０１１８】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法によれば、活性領域の上部を凸部形状とすることにより、角部での電界が強くなることで電流密度が増大化し、凸部形状のチャネル近辺での空乏層幅が広がることによるサブスレッショルドファクタの改善及びバックゲート効果の低減化による短チャネル特性に優れる。又、活性領域の上部を凸部形状とすることによりカップリング比を向上し、かつ書き込み時の電界が強くなり，書き込み効率が向上し、データ保持時の電界は発散する方向になるため、フローティングゲート電極層に注入された電子が抜けにくくなり、保持特性に優れる。
【０１１９】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置では、フローティングゲートポリシリコン電極層（ＦＧ）１５の上部において、行方向に沿う断面が凸部形状を有することにより、ＣＧ−ＦＧ間容量を増大することが可能となり、カップリング比を増大することができ、フローティングゲートポリシリコン電極層（ＦＧ）１５に対して、コントロールゲートポリシリコン電極層（ＣＧ）１７の制御性を更に向上することが可能となる。
【０１２０】
[第３の実施の形態]
第１乃至第２の実施の形態では、フローティングゲートポリシリコン電極層（ＦＧ）１５の蓄積電荷を制御することにより、書き込み状態と消去状態を区別する不揮発性半導体記憶装置を例にとって説明したが、フローティングゲートポリシリコン電極層（ＦＧ）１５の蓄積電荷の制御ではなく、ゲート絶縁膜中にトラップする電荷量を制御するメモリセルについても適用することができる。凸部形状の活性領域上にチャージトラップを有するチャージトラップ絶縁膜を配し、チャージトラップ絶縁膜の上部にコントロールゲート電極を配置成することにより、短チャネル効果及び書き込み、消去特性に優れた，フローティングゲート電極層(ＦＧ)を有しない不揮発性半導体記憶装置が得られる。チャージトラップ絶縁膜の例としては、ＳＯＮＯＳ構造、ＭＯＮＯＳ構造を実現するＯＮＯ（Ｏｘｉｄｅ-Ｎｉｔｒｉｄｅ-Ｏｘｉｄｅ）膜２４等が適用可能である。或いは又、ＭＡＮＯＳ（Ｍｅｔａｌ-Ａｌ2Ｏ3-ＳｉＮ-ＳｉＯ2 -Ｓｉ）構造を適用することもできる。
【０１２１】
本発明の第３の実施の形態に係る不揮発性半導体記憶装置の断面構成であって、図３のＩ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造は、図３１に示すように、半導体領域１０と、半導体領域１０に配置され，列方向に延伸する素子分離領域１３と、素子分離領域１３に挟まれた半導体領域１０上に配置され，行方向に沿う断面が台形状の選択エピタキシャル成長層１２と、選択エピタキシャル成長層１２に配置されたソース／ドレイン領域と、素子分離領域１３に挟まれ，ソース／ドレイン領域間の選択エピタキシャル成長層１２上に配置されたＯＮＯ膜２４と、ＯＮＯ膜２４，及び素子分離領域１３の上部表面に配置され，行方向に延伸するコントロールゲートポリシリコン電極層（ＣＧ）１７とを備える。
【０１２２】
ここで、半導体領域１０は、半導体基板であっても良く、或いは半導体基板上に形成されたウェル領域であっても良い。又、ソース／ドレイン領域は図３１に示す断面構造には、描かれていないが、選択エピタキシャル成長層１２においてワード線を挟んで配置される。
【０１２３】
キャリアをトラップする絶縁膜としては、本発明の第３の実施の形態に係る不揮発性半導体記憶装置では、ＳｉＯ2／ＳｉＮ／ＳｉＯ2の積層膜を用いる。中間のＳｉＮ膜が電子トラップとして機能する。図３１では図９で示したゲート絶縁膜１４の形成に代えて、ＳｉＯ2／ＳｉＮ／ＳｉＯ2の積層膜（ＯＮＯ膜）２４を形成した後、コントロールゲートポリシリコン電極層（ＣＧ）１７を形成した場合を示している。
【０１２４】
選択エピタキシャル成長層１２の台形状の凸部形状は、２箇所の楔部を有する。選択エピタキシャル成長層１２の活性領域上部を台形状の凸部形状にすることにより、楔部での電界が強くなることにより、ＯＮＯ膜２４中のチャージトラップ電位のチャネル領域の支配力が増大することになり、短チャネル特性が改善する。また、実質的なチャネル幅が増えるためセル電流も増大する。更に、チャネル領域からＯＮＯ膜２４中のチャージトラップレベルへの書き込み特性が改善するばかりでなく、ＯＮＯ膜２４中のチャージトラップレベルに書き込まれた電荷をチャージトラップレベルに保持する、保持特性が改善する。
【０１２５】
（変形例１）
本発明の第３の実施の形態の変形例１に係る不揮発性半導体記憶装置であって、Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造は、図３２に示すように、半導体領域１０と、半導体領域１０に配置され，列方向に延伸する素子分離領域１３と、素子分離領域１３に挟まれた半導体領域１０上に配置され，行方向に沿う断面が三角形状の選択エピタキシャル成長層１２と、選択エピタキシャル成長層１２に配置されたソース／ドレイン領域と、素子分離領域１３に挟まれ，ソース／ドレイン領域間の選択エピタキシャル成長層１２の上部表面，及び素子分離領域１３上に配置されたＯＮＯ膜２４と、ＯＮＯ膜２４上に配置され，行方向に延伸するコントロールゲートポリシリコン電極層（ＣＧ）１７とを備える。ここで、半導体領域１０は、半導体基板であっても良く、或いは半導体基板上に形成されたウェル領域であっても良い。又、ソース／ドレイン領域は図３２に示す断面構造には、描かれていないが、選択エピタキシャル成長層１２においてワード線を挟んで配置される。
【０１２６】
図３２に示す本発明の第３の実施の形態の変形例１に係る不揮発性半導体記憶装置は、素子分離領域１３の高さを選択エピタキシャル成長層１２の形成前の半導体領域１０の高さ程度にエッチバックした後、三角形状の凸部形状を有する選択エピタキシャル成長層１２，ＳｉＯ2／ＳｉＮ／ＳｉＯ2の積層膜，及びコントロールゲートポリシリコン電極層（ＣＧ）１７を順次形成することによって、形成することができる。
【０１２７】
選択エピタキシャル成長層１２の活性領域上部を三角形状にして、楔部での電界が強くなることにより、ＯＮＯ膜２４中のチャージトラップ電位のチャネル領域の支配力が増大し、短チャネル特性が改善する。また、実質的なチャネル幅が増えるためセル電流も増大する。更に、チャネル領域からＯＮＯ膜２４中のチャージトラップレベルへの書き込み特性が改善するばかりでなく、ＯＮＯ膜２４中のチャージトラップレベルに書き込まれた電荷をチャージトラップレベルに保持する、保持特性が改善する。
【０１２８】
（変形例２）
本発明の第３の実施の形態の変形例２に係る不揮発性半導体記憶装置であって、Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造は、図３３に示すように、半導体領域１０と、半導体領域１０中に配置された埋め込み酸化膜２３と、埋め込み酸化膜２３上の半導体領域１０に配置され，列方向に延伸する素子分離領域１３と、素子分離領域１３に挟まれた半導体領域１０上に配置され，行方向に沿う断面が台形状の選択エピタキシャル成長層１２と、選択エピタキシャル成長層１２に配置されたソース／ドレイン領域と、素子分離領域１３に挟まれ，ソース／ドレイン領域間の選択エピタキシャル成長層１２の上部表面，及び素子分離領域１３上に配置されたＯＮＯ膜２４と、ＯＮＯ膜２４，及び素子分離領域１３の上部表面に配置され，行方向に延伸するコントロールゲートポリシリコン電極層（ＣＧ）１７とを備える。
【０１２９】
ここで、半導体領域１０は、半導体基板であっても良く、或いは半導体基板上に形成されたウェル領域であっても良い。又、ソース／ドレイン領域は図３３に示す断面構造には、描かれていないが、選択エピタキシャル成長層１２においてワード線を挟んで配置される。
【０１３０】
選択エピタキシャル成長層１２の台形状の凸部形状は、２箇所の楔部を有する。選択エピタキシャル成長層１２の活性領域上部を台形状の凸部形状にすることにより、楔部での電界が強くなることになり、ＯＮＯ膜２４中のチャージトラップ電位のチャネル領域の支配力が増大することにより、短チャネル特性が改善する。また、実質的なチャネル幅が増えるためセル電流も増大する。更に、チャネル領域からＯＮＯ膜２４中のチャージトラップレベルへの書き込み特性が改善するばかりでなく、ＯＮＯ膜２４中のチャージトラップレベルに書き込まれた電荷をチャージトラップレベルに保持する、保持特性が改善する。
【０１３１】
（変形例３）
本発明の第３の実施の形態の変形例３に係る不揮発性半導体記憶装置であって、Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造は、図３４に示すように、半導体領域１０と、半導体領域１０中に配置された埋め込み酸化膜２３と、埋め込み酸化膜２３上の半導体領域１０に配置され，列方向に延伸する素子分離領域１３と、素子分離領域１３に挟まれた半導体領域１０上に配置され，行方向に沿う断面が三角形状の選択エピタキシャル成長層１２と、選択エピタキシャル成長層１２に配置されたソース／ドレイン領域と、素子分離領域１３に挟まれ，ソース／ドレイン領域間の選択エピタキシャル成長層１２の上部表面，及び素子分離領域１３上に配置されたＯＮＯ膜２４と、ＯＮＯ膜２４上に配置され，行方向に延伸するコントロールゲートポリシリコン電極層（ＣＧ）１７とを備える。ここで、半導体領域１０は、半導体基板であっても良く、或いは半導体基板上に形成されたウェル領域であっても良い。又、ソース／ドレイン領域は図３４に示す断面構造には、描かれていないが、選択エピタキシャル成長層１２においてワード線を挟んで配置される。
【０１３２】
図３４に示す本発明の第３の実施の形態の変形例３に係る不揮発性半導体記憶装置は、素子分離領域１３の高さを選択エピタキシャル成長層１２の形成前の半導体領域１０の高さ程度にエッチバックした後、三角形状の凸部形状を有する選択エピタキシャル成長層１２，ＳｉＯ2／ＳｉＮ／ＳｉＯ2の積層膜，及びコントロールゲートポリシリコン電極層（ＣＧ）１７を順次形成することによって、形成することができる。
【０１３３】
選択エピタキシャル成長層１２の活性領域上部を三角形状にして、楔部での電界が強くなることにより、ＯＮＯ膜２４中のチャージトラップ電位のチャネル領域の支配力が増大し、短チャネル特性が改善する。また、実質的なチャネル幅が増えるためセル電流も増大する。更に、チャネル領域からＯＮＯ膜２４中のチャージトラップレベルへの書き込み特性が改善するばかりでなく、ＯＮＯ膜２４中のチャージトラップレベルに書き込まれた電荷をチャージトラップレベルに保持する、保持特性が改善する。
【０１３４】
本発明の第３の実施の形態に係る不揮発性半導体記憶装置によれば、活性領域の上部を凸部形状とすることにより、角部での電界が強くなることで電流密度が増大化し、凸部形状のチャネル近辺での空乏層幅が広がることによるサブスレッショルドファクタの改善及びバックゲート効果の低減化による短チャネル特性に優れる。又、活性領域の上部を凸部形状とすることによりカップリング比を向上し、かつ書き込み時の電界が強くなり，書き込み効率が向上し、データ保持時の電界は発散する方向になるため、チャージトラップ絶縁膜中のトラップレベルにトラップされた電子が抜けにくくなり、保持特性に優れる。
【０１３５】
更に、本発明の第３の実施の形態に係る不揮発性半導体記憶装置では、凸部形状の活性領域上にチャージトラップを有するチャージトラップ絶縁膜を配し、チャージトラップ絶縁膜の上部にコントロールゲート電極を配置成することにより、短チャネル効果及び書き込み、消去特性に優れる。
【０１３６】
更に、本発明の第３の実施の形態に係る不揮発性半導体記憶装置では、フローティングゲートを配置する必要がないため製造が容易となり、又、段差が低く抑えられることから平坦化され易く、構造が簡単となる。
【０１３７】
[第４の実施の形態]
本発明の第１乃至第３の実施の形態に係る不揮発性半導体記憶装置では、行方向(ワード線ＷＬ方向：Ｉ−Ｉ線方向)に沿う断面における活性領域ＡＡの表面形状が凸部形状である場合について説明したが、本発明の第４の実施の形態に係る不揮発性半導体記憶装置においては、更に、列方向（ビット線ＢＬ方向：ＩＩＩ−ＩＩＩ線方向）に沿う断面においても凸部形状となる活性領域ＡＡを有する構造について説明する。
【０１３８】
本発明の第４の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置の説明図であって、Ｉ−Ｉ線に沿うメモリセルトランジスタの模式的断面構造は、図３５（ａ）に示すように表され、ＩＩＩ−ＩＩＩ線に沿うメモリセルトランジスタの模式的断面構造は、図３５（ｂ）に示すように表され、メモリセルトランジスタの選択エピタキシャル成長層１２部分の模式的平面パターンは、図３５（ｃ）に示すように表され、メモリセルトランジスタ部分の模式的３次元断面構造は、図３５（ｄ）に示すように表される。
【０１３９】
本発明の第４の実施の形態に係る不揮発性半導体記憶装置であって、ＮＡＮＤ型メモリセルアレイ部の模式的断面構造は、図３５に示すように、半導体領域１０と、半導体領域１０に配置され，列方向に延伸する素子分離領域（ＳＴＩ）１３と、素子分離領域１３に挟まれた半導体領域１０上に配置され，行方向及び列方向に沿う断面が台形状の凸部形状を有する選択エピタキシャル成長層１２と、選択エピタキシャル成長層１２に配置されたソース／ドレイン領域と、素子分離領域１３に挟まれ，ソース／ドレイン領域間の選択エピタキシャル成長層１２上に配置されたゲート絶縁膜１４と、素子分離領域１３に挟まれ，素子分離領域１３の上部表面と略同じ高さを備え，ゲート絶縁膜１４上に配置されたフローティングゲートポリシリコン電極層（ＦＧ）１５と、素子分離領域１３及びフローティングゲートポリシリコン電極層（ＦＧ）１５の上部表面に配置されたゲート間絶縁膜１６と、ゲート間絶縁膜１６上に配置され，行方向に延伸するコントロールゲートポリシリコン電極層（ＣＧ）１７とを備える。ここで、半導体領域１０は、半導体基板であっても良く、或いは半導体基板上に形成されたウェル領域であっても良い。又、ソース／ドレイン領域は図３５に示す断面構造には、描かれていないが、選択エピタキシャル成長層１２においてワード線を挟んで配置される。
【０１４０】
ここで選択エピタキシャル成長層１２の凸部形状は、図３５（ｃ）に示すように、４箇所の楔部を有する。選択エピタキシャル成長層１２の活性領域上部を台形垂状の凸部形状にすることにより、楔部での電界が強くなる。このため、フローティングゲート電極層(ＦＧ) １５のチャネル領域の支配力が増大することになり、短チャネル特性が改善する。また、実質的なチャネル幅が増えるためセル電流も増大する。更に、チャネル領域からフローティングゲート電極層(ＦＧ) １５への書き込み特性が改善するばかりでなく、フローティングゲート電極層(ＦＧ)１５に書き込まれた電荷をフローティングゲート電極層(ＦＧ)１５に保持する、保持特性が改善する。
【０１４１】
（ダミーＮＡＮＤセルの製造方法）
本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法において利用するダミーセルの製造方法は、図３６に示すように表される。図３６（ａ）は、ダミーＮＡＮＤセルの模式的平面パターン、図３６（ｂ）は、ダミーセル用窒化膜形成工程、図３６（ｃ）は、ダミーセル用パターンニング工程、図３６（ｄ）は、ダミーセル用メモリセルトランジスタ形成工程を示す。
【０１４２】
（ａ）まず、図３６（ａ）に示すように、半導体領域１０上にダミーＮＡＮＤセル２６のパターンを配置する。
【０１４３】
（ｂ）次に、図３６（ｂ）に示すように、ダミーのゲートを用い、予め素子分離領域及びゲート加工を行ってダミーＮＡＮＤセル２６以外の領域をダミーセル用絶縁膜２８で埋め込み、ダミーＮＡＮＤセル２６のパターン領域にはダミーセル用窒化膜２９を形成する。
【０１４４】
（ｃ）次に、図３６（ｃ）に示すように、ダミーセル用窒化膜２９及びダミーセル用窒化膜２９の下地のダミーセル用絶縁膜２８を剥離し、ダミーＮＡＮＤセル２６のパターン領域を開口し、ダミーゲート領域の半導体領域１０を露出する。
【０１４５】
（ｄ）次に、図３６（ｄ）に示すように、選択エピタキシャル成長などにより、台形垂状の凸型領域を有するダミー用選択エピタキシャル成長層３０を形成し、ダミー用選択エピタキシャル成長層３０上にゲート絶縁膜１４を形成し、ゲート絶縁膜１４上にダミーセル用フローティングゲートポリシリコン電極層（ＦＧ）３２を形成する。更に、ダミーセル用フローティングゲートポリシリコン電極層（ＦＧ）３２上にゲート間絶縁膜１６を形成し、ゲート間絶縁膜１６上にコントロールゲートポリシリコン電極層（ＣＧ）１７を、ダマシン・ゲートプロセスを用いて形成する。
【０１４６】
ダミーＮＡＮＤセルの製造方法を利用することによって、本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法において、台形垂状の凸部形状を有する選択エピタキシャル成長層からなる微細なメモリセルトランジスタを歩留り良く形成することができる。
【０１４７】
本発明の第４の実施の形態に係る不揮発性半導体記憶装置の構造では、チャネルがゲートで覆われるため、近接セルのチャネルへの影響を低減でき、Ｙｕｐｉｎ効果を改善することが可能となる。
【０１４８】
本発明の第４の実施の形態に係る不揮発性半導体記憶装置によれば、活性領域の上部を台形垂状の凸部形状とすることにより、角部での電界が強くなることで電流密度が増大化し、台形垂状の凸部形状のチャネル近辺での空乏層幅が広がることによるサブスレッショルドファクタの改善及びバックゲート効果の低減化による短チャネル特性に優れる。又、活性領域の上部を台形垂状の凸部形状とすることによりカップリング比を向上し、かつ書き込み時の電界が強くなり，書き込み効率が向上し、データ保持時の電界は発散する方向になるため、フローティングゲート電極層に注入された電子が抜けにくくなり、保持特性に優れる。
【０１４９】
[第５の実施の形態]
本発明の第５の実施の形態においては、フローティングゲートＦＧの構造を逆Ｙ字形状にすることで、コントロールゲートとのカップリング比を更に増加させることが可能な不揮発性半導体記憶装置について説明する。本発明の第５の実施の形態に係る不揮発性半導体記憶装置において、逆Ｙ字形状のフローティングゲートＦＧが形成された構造は、図４１（ａ）に示すように表される。
【０１５０】
（製造方法）
本発明の第５の実施の形態に係る不揮発性半導体記憶装置の製造方法を図３７乃至図４１を参照しながら説明する。選択エピタキシャル成長層１２を形成するまでの製造工程は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造工程の図６乃至図８と同様であるため、説明を省略する。
【０１５１】
図３７（ａ）乃至図４１（ａ）は、第５の実施の形態の製造方法の一工程であって、Ｉ−Ｉ線に沿う模式的断面構造を示し、図３７（ｂ）乃至図４１（ｂ）は、第５の実施の形態の製造方法の一工程であって、ＩＩ−ＩＩ線に沿う模式的断面構造を示し、図３７（ｃ）乃至図４１（ｃ）は、第５の実施の形態の製造方法の一工程であって、ＩＩＩ−ＩＩＩ線に沿う模式的断面構造を示す。
【０１５２】
（ａ）図３７に示すように、選択エピタキシャル成長層１２を形成後、凸型形状の選択エピタキシャル成長層１２の表面を熱酸化して、厚さ約８ｎｍのトンネル酸化膜からなるゲート絶縁膜１４を形成し、更に、ゲート絶縁膜１４，及び素子分離領域１３上にアモルファスシリコン層３３を厚さ約１０ｎｍで堆積する。
【０１５３】
（ｇ）更に、図３７に示すように、半導体デバイス表面全面に、イオン注入技術によりＰを垂直方向からアモルファスシリコン層３３にのみ注入できるような加速度条件で、イオン注入する。結果として、図３７に示すように、Ｐがイオン注入され，Ｐドープされたアモルファスシリコン層３４が形成される。
【０１５４】
（ｈ）次に、図３８に示すように、アルカリ系の薬液エッチングを行うことで、Ｐのイオン注入されたアモルファスシリコン層３４のみを残し、側壁部分のアモルファスシリコン層３３を除去する。
【０１５５】
（ｉ）更に、図３８に示すように、半導体デバイス表面全面に、ＨＴＯを厚さ約１５ｎｍ堆積させ、平坦部分のみのＨＴＯをエッチングすることで、側壁絶縁膜３５を形成する。
【０１５６】
（ｊ）次に、図３９に示すように、半導体デバイス表面全面に、例えば、Ｐドープされたフローティングゲートアモルファスシリコン電極層（ＦＧ）３６を堆積する。
【０１５７】
（ｋ）更に、図３９に示すように、ＣＭＰにより平坦化することで、フローティングゲートアモルファスシリコン電極層（ＦＧ）３６，素子分離領域１３上に形成されたフローティングゲートアモルファスシリコン電極層（ＦＧ）３６及びアモルファスシリコン層３４を除去する。
【０１５８】
（ｌ）次に、図４０に示すように、例えば、希フッ酸などの薬液で所望の高さまで、素子分離領域１３，及び側壁絶縁膜３５をエッチングする。
【０１５９】
（ｍ）更に、図４０に示すように、例えば、ＯＮＯ膜２４等の絶縁膜を堆積させ、更に、Ｐドープされたアモルファスシリコンからなるコントロールゲートアモルファスシリコン電極層（ＣＧ）３８を堆積する。
【０１６０】
ここで、図２５と同様に、コントロールゲートアモルファスシリコン電極層（ＣＧ）３８を堆積後、金属シリサイド膜４２及び窒化膜４４を順次堆積しても良い。金属シリサイド膜４２の材料としては、例えば、タングステンシリサイド、ニッケルシリサイド、或いはコバルトシリサイドを適用することができる。
【０１６１】
（ｎ）次に、図４１に示すように、フォトリソグラフィ法により、ゲート電極レジストパタンを形成し、レジストをマスクにコントロールゲートアモルファスシリコン電極層（ＣＧ）３８及びフローティングゲートアモルファスシリコン電極層（ＦＧ）３６をエッチング除去することでゲートパタンを形成する。
【０１６２】
（ｏ）更に、図４１に示すように、熱酸化によりゲート電極ポリシリコンの側壁面を酸化し、ソース／ドレイン拡散層４０をＡｓのイオン注入によって形成する。
【０１６３】
（ｐ）更に、図４１に示すように、ゲート電極ポリシリコンの側壁面に側壁絶縁膜３７を形成する。
【０１６４】
その後は通常の不揮発性メモリデバイスの製造方法と同様のプロセスを経ることで、凸部形状の選択エピタキシャル成長層１２，及び凸部形状のフローティングゲートアモルファスシリコン電極層（ＦＧ）３６を有する不揮発性半導体記憶装置が形成される。
【０１６５】
（変形例１）
本発明の第５の実施の形態の変形例１に係る不揮発性半導体記憶装置において、逆Ｙ字形状のフローティングゲートＦＧが形成された構造は、図４３（ａ）に示すように表される。（製造方法）
本発明の第５の実施の形態の変形例１に係る不揮発性半導体記憶装置の製造方法を図４２乃至図４３を参照しながら説明する。
【０１６６】
図４２（ａ）乃至図４３（ａ）は、第５の実施の形態の変形例１の製造方法の一工程であって、図３のＩ−Ｉ線に沿う模式的断面構造を示し、図４２（ｂ）乃至図４３（ｂ）は、第５の実施の形態の変形例１の製造方法の一工程であって、図３のＩＩ−ＩＩ線に沿う模式的断面構造を示し、図４２（ｃ）乃至図４３（ｃ）は、第５の実施の形態の変形例１の製造方法の一工程であって、図３のＩＩＩ−ＩＩＩ線に沿う模式的断面構造を示す。
【０１６７】
本発明の第５の実施の形態に係る不揮発性半導体記憶装置の製造工程の内、図３７から図４０までの工程は共通であるため、説明を省略する。即ち、ゲート電極を加工する工程までは第５の実施の形態と同様である。
【０１６８】
（ａ）ゲート電極の加工後、図４２に示すように、コントロールゲートアモルファスシリコン電極層（ＣＧ）３８に覆われていない素子分離領域１３の酸化膜部分を反応性イオンエッチング（ＲＩＥ）により所望の深さまでエッチバックする。この時、リソグラフィ法により周辺部がエッチングされないようにマスクをしても良い。その時は、ＲＩＥ後にレジスト剥離を行う。
【０１６９】
（ｂ）次に、図４３に示すように、熱酸化によりゲート電極ポリシリコンの側壁面を酸化し、ソース／ドレイン拡散層４０をＡｓのイオン注入によって形成する。
【０１７０】
（ｃ）更に、図４３に示すように、ゲート電極ポリシリコンの側壁面に側壁絶縁膜３７を形成する。側壁絶縁膜３７はスペーサ膜であり、例えば、窒化膜により形成する。
【０１７１】
その後は通常の不揮発性半導体記憶装置の製造方法と同様の製造工程を経ることで、凸部形状の選択エピタキシャル成長層１２，及び凸部形状のフローティングゲートアモルファスシリコン電極層（ＦＧ）３６を有する不揮発性半導体記憶装置が形成される。
【０１７２】
（変形例２）
本発明の第５の実施の形態の変形例２に係る不揮発性半導体記憶装置の断面構成であって、図３のＩ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造は、図４４に示すように、半導体領域１０と、半導体領域１０に配置され，列方向に延伸する素子分離領域１３と、素子分離領域１３に挟まれ，半導体領域１０上に配置され，行方向に沿う断面が台形状の選択エピタキシャル成長層１２と、選択エピタキシャル成長層１２に配置されたソース／ドレイン領域と、素子分離領域１３に挟まれ，ソース／ドレイン領域間の選択エピタキシャル成長層１２の上底面及び上底面近傍の側壁部上に配置されたゲート絶縁膜１４と、素子分離領域１３に挟まれ，ゲート絶縁膜１４上に配置され，行方向に沿う断面が逆Ｙ字形状の凸部形状を有するフローティングゲートポリシリコン電極層（ＦＧ）１５と、素子分離領域１３に挟まれ，逆Ｙ字形状の凸部形状を有するフローティングゲートポリシリコン電極層（ＦＧ）１５の表面に配置されたゲート間絶縁膜１６と、素子分離領域１３の上部表面及びゲート間絶縁膜１６上に配置され，行方向に延伸するコントロールゲートポリシリコン電極層（ＣＧ）１７とを備える。図４４に示すように、素子分離領域１３に挟まれ，台形状の選択エピタキシャル成長層１２の下底面近傍の側壁部上には、素子分離領域１３に挟まれた側壁絶縁膜３９が配置されていても良い。
【０１７３】
半導体領域１０は、半導体基板であっても良く、或いは半導体基板上に形成されたウェル領域であっても良い。又、ソース／ドレイン領域は図４４に示す断面構造には、描かれていないが、選択エピタキシャル成長層１２においてワード線を挟んで配置される。
【０１７４】
例えば、フローティングゲートポリシリコン電極層（ＦＧ）１５の形成後に、再度、半導体層を選択エピタキシャル成長することにより、フローティングゲートポリシリコン電極層（ＦＧ）１５の表面に凸部形状を形成することが可能となる。その後、ゲート間絶縁膜１６を形成し、コントロールゲートポリシリコン電極層(ＣＧ)１７を形成することにより、図４４に示したメモリセル構造が形成される。これにより、ＦＧ−ＣＧ間容量を増大することが可能となり、カップリング比を増大することができ、コントロールゲートポリシリコン電極層（ＣＧ）１７の制御性を向上することが可能となる。
【０１７５】
（変形例３）
本発明の第５の実施の形態の変形例３に係る不揮発性半導体記憶装置の断面構成であって、図３のＩ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造は、図４５に示すように、半導体領域１０と、半導体領域１０中に配置された埋め込み酸化膜２３と、埋め込み酸化膜２３上の半導体領域１０に配置され，列方向に延伸する素子分離領域１３と、素子分離領域１３に挟まれ，半導体領域１０上に配置され，行方向に沿う断面が台形状の選択エピタキシャル成長層１２と、選択エピタキシャル成長層１２に配置されたソース／ドレイン領域と、素子分離領域１３に挟まれ，ソース／ドレイン領域間の選択エピタキシャル成長層１２の上底面及び上底面近傍の側壁部上に配置されたゲート絶縁膜１４と、素子分離領域１３に挟まれ，ゲート絶縁膜１４上に配置され，行方向に沿う断面が逆Ｙ字形状の凸部形状を有するフローティングゲートポリシリコン電極層（ＦＧ）１５と、素子分離領域１３に挟まれ，逆Ｙ字形状の凸部形状を有するフローティングゲートポリシリコン電極層（ＦＧ）１５の表面に配置されたゲート間絶縁膜１６と、素子分離領域１３の上部表面及びゲート間絶縁膜１６上に配置され，行方向に延伸するコントロールゲートポリシリコン電極層（ＣＧ）１７とを備える。図４５に示すように、素子分離領域１３に挟まれ，台形状の選択エピタキシャル成長層１２の下底面近傍の側壁部上には、素子分離領域１３に挟まれた側壁絶縁膜３９が配置されていても良い。  
半導体領域１０は、半導体基板であっても良く、或いは半導体基板上に形成されたウェル領域であっても良い。又、ソース／ドレイン領域は図４５に示す断面構造には、描かれていないが、選択エピタキシャル成長層１２においてワード線を挟んで配置される。
【０１７６】
例えば、フローティングゲートポリシリコン電極層（ＦＧ）１５の形成後に、再度、半導体層を選択エピタキシャル成長することにより、フローティングゲートポリシリコン電極層（ＦＧ）１５の表面に凸部形状を形成することが可能となる。その後、ゲート間絶縁膜１６を形成し、コントロールゲートポリシリコン電極層(ＣＧ)１７を形成することにより、図４５に示したメモリセル構造が形成される。これにより、フローティングゲート（ＦＧ）−コントロールゲート（ＣＧ）間容量を増大することが可能となり、カップリング比を増大することができ、コントロールゲートポリシリコン電極層（ＣＧ）１７の制御性を向上することが可能となる。
【０１７７】
（変形例４）
本発明の第５の実施の形態の変形例４に係る不揮発性半導体記憶装置の断面構成であって、図３のＩ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造は、図４６に示すように、半導体領域１０と、半導体領域１０に配置され，列方向に延伸する素子分離領域１３と、素子分離領域１３に挟まれ，半導体領域１０上に配置され，行方向に沿う断面が台形状の選択エピタキシャル成長層１２と、選択エピタキシャル成長層１２に配置されたソース／ドレイン領域と、素子分離領域１３に挟まれ，ソース／ドレイン領域間の選択エピタキシャル成長層１２上に配置されたゲート絶縁膜１４と、素子分離領域１３に挟まれ，ゲート絶縁膜１４上に配置され，行方向に沿う断面が逆Ｙ字形状の凸部形状を有するフローティングゲートポリシリコン電極層（ＦＧ）１５と、素子分離領域１３に挟まれ，逆Ｙ字形状の凸部形状を有するフローティングゲートポリシリコン電極層（ＦＧ）１５の表面に配置されたゲート間絶縁膜１６と、素子分離領域１３の上部表面及びゲート間絶縁膜１６上に配置され，行方向に延伸するコントロールゲートポリシリコン電極層（ＣＧ）１７とを備える。
【０１７８】
半導体領域１０は、半導体基板であっても良く、或いは半導体基板上に形成されたウェル領域であっても良い。又、ソース／ドレイン領域は図４６に示す断面構造には、描かれていないが、選択エピタキシャル成長層１２においてワード線を挟んで配置される。
【０１７９】
例えば、フローティングゲートポリシリコン電極層（ＦＧ）１５の形成後に、再度、半導体層を選択エピタキシャル成長することにより、フローティングゲートポリシリコン電極層（ＦＧ）１５の表面に凸部形状を形成することが可能となる。その後、ゲート間絶縁膜１６を形成し、コントロールゲートポリシリコン電極層(ＣＧ)１７を形成することにより、図４６に示したメモリセル構造が形成される。これにより、ＦＧ−ＣＧ間容量を増大することが可能となり、カップリング比を増大することができ、コントロールゲートポリシリコン電極層（ＣＧ）１７の制御性を向上することが可能となる。
【０１８０】
（変形例５）
本発明の第５の実施の形態の変形例５に係る不揮発性半導体記憶装置の断面構成であって、図３のＩ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造は、図４７に示すように、半導体領域１０と、半導体領域１０中に埋め込まれた埋め込み酸化膜２３と、埋め込み酸化膜２３上の半導体領域１０に配置され，列方向に延伸する素子分離領域１３と、素子分離領域１３に挟まれ，半導体領域１０上に配置され，行方向に沿う断面が台形状の選択エピタキシャル成長層１２と、選択エピタキシャル成長層１２に配置されたソース／ドレイン領域と、素子分離領域１３に挟まれ，ソース／ドレイン領域間の台形状の選択エピタキシャル成長層１２上に均一に配置されたゲート絶縁膜１４と、素子分離領域１３に挟まれ，ゲート絶縁膜１４上に配置され，行方向に沿う断面が逆Ｙ字形状の凸部形状を有するフローティングゲートポリシリコン電極層（ＦＧ）１５と、素子分離領域１３に挟まれ，逆Ｙ字形状の凸部形状を有するフローティングゲートポリシリコン電極層（ＦＧ）１５の表面に配置されたゲート間絶縁膜１６と、素子分離領域１３の上部表面及びゲート間絶縁膜１６上に配置され，行方向に延伸するコントロールゲートポリシリコン電極層（ＣＧ）１７とを備える。
【０１８１】
半導体領域１０は、半導体基板であっても良く、或いは半導体基板上に形成されたウェル領域であっても良い。又、ソース／ドレイン領域は図４７に示す断面構造には、描かれていないが、選択エピタキシャル成長層１２においてワード線を挟んで配置される。
【０１８２】
例えば、フローティングゲートポリシリコン電極層（ＦＧ）１５の形成後に、再度、半導体層を選択エピタキシャル成長することにより、フローティングゲートポリシリコン電極層（ＦＧ）１５の表面に凸部形状を形成することが可能となる。その後、ゲート間絶縁膜１６を形成し、コントロールゲートポリシリコン電極層(ＣＧ)１７を形成することにより、図４７に示したメモリセル構造が形成される。これにより、ＦＧ−ＣＧ間容量を増大することが可能となり、カップリング比を増大することができ、コントロールゲートポリシリコン電極層（ＣＧ）１７の制御性を向上することが可能となる。
【０１８３】
（変形例６）
本発明の第５の実施の形態の変形例６に係る不揮発性半導体記憶装置の断面構成であって、図３のＩ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造は、図４８に示すように、半導体領域１０と、半導体領域１０に配置され，列方向に延伸する素子分離領域１３と、素子分離領域１３に挟まれ，半導体領域１０上に配置され，行方向に沿う断面が台形状の選択エピタキシャル成長層１２と、選択エピタキシャル成長層１２に配置されたソース／ドレイン領域と、素子分離領域１３に挟まれ，ソース／ドレイン領域間の台形状の選択エピタキシャル成長層１２の上底面及び上底面近傍の側壁部上に配置されたゲート絶縁膜１４と、素子分離領域１３に挟まれ，ゲート絶縁膜１４上に配置され，行方向に沿う断面が逆Ｙ字形状の凸部円形状を有するフローティングゲートポリシリコン電極層（ＦＧ）１５と、素子分離領域１３に挟まれ，逆Ｙ字形状の凸部円形状を有するフローティングゲートポリシリコン電極層（ＦＧ）１５の表面に配置されたゲート間絶縁膜１６と、素子分離領域１３の上部表面及びゲート間絶縁膜１６上に配置され，行方向に延伸するコントロールゲートポリシリコン電極層（ＣＧ）１７とを備える。図４８に示すように、素子分離領域１３に挟まれ，台形状の選択エピタキシャル成長層１２の下底面近傍の側壁部上には、素子分離領域１３に挟まれた側壁絶縁膜３９が配置されていても良い。  
半導体領域１０は、半導体基板であっても良く、或いは半導体基板上に形成されたウェル領域であっても良い。又、ソース／ドレイン領域は図４８に示す断面構造には、描かれていないが、選択エピタキシャル成長層１２においてワード線を挟んで配置される。
【０１８４】
例えば、フローティングゲートポリシリコン電極層（ＦＧ）１５の形成後に、再度、半導体層を選択エピタキシャル成長すると共に、ＲＩＥ若しくは／及びウェットエッチングを併用することにより、フローティングゲートポリシリコン電極層（ＦＧ）１５の表面に凸部円形状を形成することが可能となる。その後、ゲート間絶縁膜１６を形成し、コントロールゲートポリシリコン電極層(ＣＧ)１７を形成することにより、図４８に示したメモリセル構造が形成される。これにより、ＦＧ−ＣＧ間容量を増大することが可能となり、カップリング比を増大することができ、コントロールゲートポリシリコン電極層（ＣＧ）１７の制御性を向上することが可能となる。
【０１８５】
（変形例７）
本発明の第５の実施の形態の変形例７に係る不揮発性半導体記憶装置の断面構成であって、図３のＩ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造は、図４９に示すように、半導体領域１０と、半導体領域１０中に配置された埋め込み酸化膜２３と、埋め込み酸化膜２３上の半導体領域１０に配置され，列方向に延伸する素子分離領域１３と、素子分離領域１３に挟まれ，半導体領域１０上に配置され，行方向に沿う断面が台形状の選択エピタキシャル成長層１２と、選択エピタキシャル成長層１２に配置されたソース／ドレイン領域と、素子分離領域１３に挟まれ，ソース／ドレイン領域間の台形状の選択エピタキシャル成長層１２の上底面及び上底面近傍の側壁部上に配置されたゲート絶縁膜１４と、素子分離領域１３に挟まれ，ゲート絶縁膜１４上に配置され，行方向に沿う断面が逆Ｙ字形状の凸部円形状を有するフローティングゲートポリシリコン電極層（ＦＧ）１５と、素子分離領域１３に挟まれ，逆Ｙ字形状の凸部円形状を有するフローティングゲートポリシリコン電極層（ＦＧ）１５の表面に配置されたゲート間絶縁膜１６と、素子分離領域１３の上部表面及びゲート間絶縁膜１６上に配置され，行方向に延伸するコントロールゲートポリシリコン電極層（ＣＧ）１７とを備える。図４９に示すように、素子分離領域１３に挟まれ，台形状の選択エピタキシャル成長層１２の下底面近傍の側壁部上には、素子分離領域１３に挟まれた側壁絶縁膜３９が配置されていても良い。  
半導体領域１０は、半導体基板であっても良く、或いは半導体基板上に形成されたウェル領域であっても良い。又、ソース／ドレイン領域は図４９に示す断面構造には、描かれていないが、選択エピタキシャル成長層１２においてワード線を挟んで配置される。
【０１８６】
例えば、フローティングゲートポリシリコン電極層（ＦＧ）１５の形成後に、再度、半導体層を選択エピタキシャル成長すると共に、ＲＩＥ若しくは／及びウェットエッチングを併用することにより、フローティングゲートポリシリコン電極層（ＦＧ）１５の表面に凸部円形状を形成することが可能となる。その後、ゲート間絶縁膜１６を形成し、コントロールゲートポリシリコン電極層(ＣＧ)１７を形成することにより、図４９に示したメモリセル構造が形成される。これにより、ＦＧ−ＣＧ間容量を増大することが可能となり、カップリング比を増大することができ、コントロールゲートポリシリコン電極層（ＣＧ）１７の制御性を向上することが可能となる。
【０１８７】
本発明の第５の実施の形態に係る不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法によれば、活性領域の上部を凸部形状とすることにより、角部での電界が強くなることで電流密度が増大化し、凸部形状のチャネル近辺での空乏層幅が広がることによるサブスレッショルドファクタの改善及びバックゲート効果の低減化による短チャネル特性に優れる。又、活性領域の上部を凸部形状とすることによりカップリング比を向上し、かつ書き込み時の電界が強くなり，書き込み効率が向上し、データ保持時の電界は発散する方向になるため、フローティングゲート電極層に注入された電子が抜けにくくなり、保持特性に優れる。
【０１８８】
更に、本発明の第５の実施の形態に係る不揮発性半導体記憶装置では、フローティングゲートポリシリコン電極層（ＦＧ）１５の上部において、行方向に沿う断面が逆Ｙ字形状の凸部形状を有することにより、ＣＧ−ＦＧ間容量を増大することが可能となり、カップリング比を増大することができる。コントロールゲートポリシリコン電極層（ＣＧ）１７に印加される電圧の容量分割によって、フローティングゲートポリシリコン電極層（ＦＧ）１５に大きな電圧を印加することが可能となり、フローティングゲートポリシリコン電極層（ＦＧ）１５に対して、コントロールゲートポリシリコン電極層（ＣＧ）１７の制御性を更に向上することが可能となる。
【０１８９】
[第６の実施の形態]
（ＡＮＤ型回路構成）
本発明の第６の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ１３０における模式的回路構成は、図５０に示すように、ＡＮＤ型メモリセルアレイの回路構成を備える。
【０１９０】
図５０において、点線で囲まれた１３４がＡＮＤセルユニットを示す。ＡＮＤセルユニット１３４は、図５０に示されるように、並列に接続されたメモリセルトランジスタＭ０〜Ｍ１５と、選択ゲートトランジスタＳＧ１、ＳＧ２から構成される。選択ゲートトランジスタＳＧ１のドレインは、ビット線コンタクトＣＢを介して、ビット線・・・ＢＬj-1，ＢＬj, ＢＬj+1・・・に接続され、選択ゲートトランジスタＳＧ２のソースは、ソース線コンタクトＣＳを介して、共通のソース線ＳＬに接続される。
【０１９１】
ＡＮＤセルユニット１３４内において、メモリセルトランジスタＭ０〜Ｍ１５の各ドレイン領域を共通接続し、又各ソース領域を共通接続している。即ち、図５０に示されるようにＡＮＤ型フラッシュメモリのＡＮＤセルユニット１３４では、メモリセルトランジスタＭ０〜Ｍ１５が並列に接続され、その一方側に１つのビット線側選択トランジスタＳＧ１、他方側に１つのソース線側選択トランジスタＳＧ２が接続されている。各メモリセルトランジスタＭ０〜Ｍ１５のゲートには、ワード線ＷＬ０〜ＷＬ１５がそれぞれ１対１で接続されている。ビット線側選択トランジスタＳＧ１のゲートには、選択ゲート線ＳＧＤが接続されている。ソース線側選択トランジスタＳＧ２のゲートには、選択ゲート線ＳＧＳが接続されている。
【０１９２】
本発明の第６の実施の形態に係るＡＮＤ型構成の不揮発性半導体記憶装置においても、メモリセルトランジスタは、第１乃至第５の実施の形態におけるメモリセルトランジスタと同様の積層ゲート構造を基本構造として有する。したがって、本発明の第６の実施の形態に係るＡＮＤ型構成の不揮発性半導体記憶装置及び製造方法においても、第１乃至第５の実施の形態と同様のメモリセルトランジスタの構造及び製造方法を採用することができる。
【０１９３】
本発明の第６の実施の形態に係る不揮発性半導体記憶装置によれば、活性領域の上部を凸部形状とすることにより、角部での電界が強くなることで電流密度が増大化し、凸部形状のチャネル近辺での空乏層幅が広がることによるサブスレッショルドファクタの改善及びバックゲート効果の低減化による短チャネル特性に優れる。又、活性領域の上部を凸部形状とすることによりカップリング比を向上し、かつ書き込み時の電界が強くなり，書き込み効率が向上し、データ保持時の電界は発散する方向になるため、フローティングゲート電極層に注入された電子が抜けにくくなり、保持特性に優れるＡＮＤ型フラッシュメモリを提供することができる。
【０１９４】
更に、本発明の第６の実施の形態に係る不揮発性半導体記憶装置によれば、フローティングゲートポリシリコン電極層（ＦＧ）１５の上部において、行方向に沿う断面が凸部形状を有する構造を適用することにより、ＣＧ−ＦＧ間容量を増大することが可能となり、カップリング比を増大することができ、コントロールゲートポリシリコン電極層（ＣＧ）１７に印加される電圧の容量分割によって、フローティングゲートポリシリコン電極層（ＦＧ）１５に大きな電圧を印加することが可能となり、フローティングゲートポリシリコン電極層（ＦＧ）１５に対して、コントロールゲートポリシリコン電極層（ＣＧ）１７の制御性を更に向上することが可能となるＡＮＤ型フラッシュメモリを提供することができる。
【０１９５】
[第７の実施の形態]
（ＮＯＲ型回路構成）
本発明の第７の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ１３０における模式的回路構成は、図５１に示すように、ＮＯＲ型メモリセルアレイの回路構成を備える。
【０１９６】
図５１において、点線で囲まれた１３６がＮＯＲセルユニットを示す。ＮＯＲセルユニット１３６内において、隣接する２つのメモリセルトランジスタの共通ソース領域はソース線コンタクトＣＳを介してソース線ＳＬに接続され、共通ドレイン領域はビット線コンタクトＣＢを介してビット線・・・ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2・・・に接続されている。更に、ビット線・・・ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2…に直交するワード線・・・ＷＬi-1，ＷＬi，ＷＬi+1…方向にＮＯＲセルユニット１３６が配列されており、各ワード線・・・ＷＬi-1，ＷＬi，ＷＬi+1…がＮＯＲセルユニット１３６間で、メモリセルトランジスタのゲートを共通に接続している。ＮＯＲ型回路構成による不揮発性半導体記憶装置では、ＮＡＮＤ型構成に比べ高速読み出しができるという特徴を有する。
【０１９７】
本発明の第７の実施の形態に係るＮＯＲ型構成の不揮発性半導体記憶装置においても、メモリセルトランジスタは、第１乃至第５の実施の形態におけるメモリセルトランジスタと同様の積層ゲート構造を基本構造として有する。したがって、本発明の第７の実施の形態に係るＮＯＲ型構成の不揮発性半導体記憶装置及び製造方法においても、第１乃至第５の実施の形態と同様のメモリセルトランジスタの構造及び製造方法を採用することができる。
【０１９８】
本発明の第７の実施の形態に係る不揮発性半導体記憶装置によれば、活性領域の上部を凸部形状とすることにより、角部での電界が強くなることで電流密度が増大化し、凸部形状のチャネル近辺での空乏層幅が広がることによるサブスレッショルドファクタの改善及びバックゲート効果の低減化による短チャネル特性に優れる。又、活性領域の上部を凸部形状とすることによりカップリング比を向上し、かつ書き込み時の電界が強くなり，書き込み効率が向上し、データ保持時の電界は発散する方向になるため、フローティングゲート電極層に注入された電子が抜けにくくなり、保持特性に優れるＮＯＲ型フラッシュメモリを提供することができる。
【０１９９】
更に、本発明の第７の実施の形態に係る不揮発性半導体記憶装置によれば、フローティングゲートポリシリコン電極層（ＦＧ）１５の上部において、行方向に沿う断面が凸部形状を有する構造を適用することにより、ＣＧ−ＦＧ間容量を増大することが可能となり、カップリング比を増大することができ、コントロールゲートポリシリコン電極層（ＣＧ）１７に印加される電圧の容量分割によって、フローティングゲートポリシリコン電極層（ＦＧ）１５に大きな電圧を印加することが可能となり、フローティングゲートポリシリコン電極層（ＦＧ）１５に対して、コントロールゲートポリシリコン電極層（ＣＧ）１７の制御性を更に向上することが可能となるＮＯＲ型フラッシュメモリを提供することができる。
【０２００】
[第８の実施の形態]
（２トランジスタ／セル型回路構成）
本発明の第８の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ１３０における模式的回路構成は、図５２に示すように、２トランジスタ／セル型メモリセルアレイの回路構成を備える。
【０２０１】
本発明の第８の実施の形態に係る半導体記憶装置の例では、２トランジスタ／セル方式の構造を基本構造としており、積層ゲート構造のメモリセルを備えている。メモリセルトランジスタＭＴのｎソース・ドレイン領域の内、ドレイン領域はビット線コンタクトＣＢに接続され、メモリセルトランジスタＭＴのｎソース・ドレイン領域の内、ソース領域は選択トランジスタＳＴのドレイン領域に接続されている。又、選択トランジスタＳＴのソース領域は、ソース線コンタクトＣＳに接続されている。このような２トランジスタ／セル方式のメモリセルがワード線方向に並列に配置されて、図５２に示すように、メモリセルブロック３３が構成される。１つのメモリセルブロック３３内では、ワード線ＷＬi-2がメモリセルトランジスタのコントロールゲート電極層に共通に接続され、ページ単位３１を構成している。尚、複数のブロック内のページをまとめてページ単位とすることもあることは勿論である。更に、選択トランジスタＳＴのゲート電極に対しては選択ゲート線ＳＧＳが共通に接続されている。一方、ビット線ＢＬ０，ＢＬ１，ＢＬ２，…，ＢＬｎ−１が延伸する方向においては、２トランジスタ／セル方式のメモリセルがソース線ＳＬに対して折り返された回路構造が、直列に配置されている。
【０２０２】
本発明の第８の実施の形態に係る２トランジスタ／セル型構成の不揮発性半導体記憶装置においても、メモリセルトランジスタは、第１乃至第５の実施の形態におけるメモリセルトランジスタと同様の積層ゲート構造を基本構造として有する。したがって、本発明の第８の実施の形態に係る２トランジスタ／セル型構成の不揮発性半導体記憶装置及び製造方法においても、第１乃至第５の実施の形態と同様のメモリセルトランジスタの構造及び製造方法を採用することができる。
【０２０３】
本発明の第８の実施の形態に係る不揮発性半導体記憶装置によれば、活性領域の上部を凸部形状とすることにより、角部での電界が強くなることで電流密度が増大化し、凸部形状のチャネル近辺での空乏層幅が広がることによるサブスレッショルドファクタの改善及びバックゲート効果の低減化による短チャネル特性に優れる。又、活性領域の上部を凸部形状とすることによりカップリング比を向上し、かつ書き込み時の電界が強くなり，書き込み効率が向上し、データ保持時の電界は発散する方向になるため、フローティングゲート電極層に注入された電子が抜けにくくなり、保持特性に優れる２トランジスタ／セル型フラッシュメモリを提供することができる。
【０２０４】
更に、本発明の第８の実施の形態に係る不揮発性半導体記憶装置によれば、フローティングゲートポリシリコン電極層（ＦＧ）１５の上部において、行方向に沿う断面が凸部形状を有する構造を適用することにより、ＣＧ−ＦＧ間容量を増大することが可能となり、カップリング比を増大することができ、コントロールゲートポリシリコン電極層（ＣＧ）１７に印加される電圧の容量分割によって、フローティングゲートポリシリコン電極層（ＦＧ）１５に大きな電圧を印加することが可能となり、フローティングゲートポリシリコン電極層（ＦＧ）１５に対して、コントロールゲートポリシリコン電極層（ＣＧ）１７の制御性を更に向上することが可能となる２トランジスタ／セル型フラッシュメモリを提供することができる。
【０２０５】
[第９の実施の形態]
（３トランジスタ／セル型回路構成）
本発明の第９の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ１３０における模式的回路構成は、図５３に示すように、３トランジスタ／セル型メモリセルアレイの回路構成を備える。
【０２０６】
本発明の第９の実施の形態に係る半導体記憶装置の例では、３トランジスタ／セル方式の構造を基本構造としており、スタックゲート構造のメモリセルトランジスタＭＴを備え、メモリセルトランジスタＭＴの両側には、選択トランジスタＳＴ１，ＳＴ２が配置されている。メモリセルトランジスタＭＴのドレイン領域はビット線側選択トランジスタＳＴ１を介してビット線コンタクトＣＢに接続され、メモリセルトランジスタＭＴのソース領域はソース線側選択トランジスタＳＴ２を介してソース線コンタクトＣＳに接続されている。このような３トランジスタ／セル方式のメモリセルがワード線方向に並列に配置されて、図５３に示すように、メモリセルブロック３３が構成される。１つのメモリセルブロック３３内ではワード線ＷＬi-2がメモリセルトランジスタＭＴのコントロールゲート電極層に共通に接続され、ページ単位３１を構成している。尚、複数のブロック内のページをまとめてページ単位とすることもある。更に、ソース線側選択トランジスタＳＴ２のゲート電極に対しては選択ゲート線ＳＧＳが共通に接続され、ビット線側選択トランジスタＳＴ１のゲート電極に対しては選択ゲート線ＳＧＤが共通に接続される。一方、ビット線ＢＬ０，ＢＬ１，ＢＬ２，…，ＢＬｎ−１が延伸する方向においては、３トランジスタ／セル方式のメモリセルがソース線ＳＬに対して折り返された回路構造が、直列に配置されている。
【０２０７】
本発明の第９の実施の形態に係る半導体記憶装置によれば、ＮＡＮＤ型とＮＯＲ型の中間的な動作が可能となる。
【０２０８】
本発明の第９の実施の形態に係る３トランジスタ／セル型構成の不揮発性半導体記憶装置においても、メモリセルトランジスタは、第１乃至第５の実施の形態におけるメモリセルトランジスタと同様の積層ゲート構造を基本構造として有する。したがって、本発明の第９の実施の形態に係る３トランジスタ／セル型構成の不揮発性半導体記憶装置及び製造方法においても、第１乃至第５の実施の形態と同様のメモリセルトランジスタの構造及び製造方法を採用することができる。
【０２０９】
本発明の第９の実施の形態に係る不揮発性半導体記憶装置によれば、活性領域の上部を凸部形状とすることにより、角部での電界が強くなることで電流密度が増大化し、凸部形状のチャネル近辺での空乏層幅が広がることによるサブスレッショルドファクタの改善及びバックゲート効果の低減化による短チャネル特性に優れる。又、活性領域の上部を凸部形状とすることによりカップリング比を向上し、かつ書き込み時の電界が強くなり，書き込み効率が向上し、データ保持時の電界は発散する方向になるため、フローティングゲート電極層に注入された電子が抜けにくくなり、保持特性に優れる３トランジスタ／セル型フラッシュメモリを提供することができる。
【０２１０】
更に、本発明の第９の実施の形態に係る不揮発性半導体記憶装置によれば、フローティングゲートポリシリコン電極層（ＦＧ）１５の上部において、行方向に沿う断面が凸部形状を有する構造を適用することにより、ＣＧ−ＦＧ間容量を増大することが可能となり、カップリング比を増大することができ、コントロールゲートポリシリコン電極層（ＣＧ）１７に印加される電圧の容量分割によって、フローティングゲートポリシリコン電極層（ＦＧ）１５に大きな電圧を印加することが可能となり、フローティングゲートポリシリコン電極層（ＦＧ）１５に対して、コントロールゲートポリシリコン電極層（ＣＧ）１７の制御性を更に向上することが可能となる３トランジスタ／セル型フラッシュメモリを提供することができる。
【０２１１】
[応用例]
本発明の実施の形態に係る不揮発性半導体記憶装置の動作モードは大きく分けると３つ存在する。それぞれページモード、バイトモード及びＲＯＭ領域を有するＥＥＰＲＯＭモードと呼ぶ。
【０２１２】
ページモードとは、フラッシュメモリセルアレイ内のワード線上に存在するメモリセル列を一括してビット線を介してセンスアンプに読み出し、或いは一括してセンスアンプから書き込む動作を行う。即ち、ページ単位で読み出し、書き込みを行っている。
【０２１３】
これに対して、バイトモードとは、フラッシュメモリセルアレイ内のワード線上に存在するメモリセルをバイト単位でセンスアンプに読み出し、或いはバイト単位でセンスアンプからメモリセルに対して書き込む動作を行う。即ち、バイト単位で読み出し、書き込みを行っている点でページモードとは異なっている。
【０２１４】
一方、ＲＯＭ領域を有するＥＥＰＲＯＭモードとは、フラッシュメモリセルアレイ内を、フラッシュメモリ部分とＲＯＭ領域を有するＥＥＰＲＯＭ部分に分割し、ＲＯＭ領域を有するＥＥＰＲＯＭ部分をシステム的に切り替えて動作させて、フラッシュメモリセルアレイ内の情報をページ単位或いはバイト単位で読み出し、書き換えるという動作を行う。
【０２１５】
上述した本発明の第１乃至第９の実施の形態に係る不揮発性半導体記憶装置においても、それぞれページモード、バイトモード及びＲＯＭ領域を有するＥＥＰＲＯＭモードによって動作させることができることはもちろんである。
【０２１６】
本発明の第１乃至第９の実施の形態に係る不揮発性半導体記憶装置においては、様々な適用例が可能である。これらの適用例のいくつかを図５４乃至図６８に示す。
【０２１７】
（適用例１）
図５４は、フラッシュメモリ装置及びシステムの主要構成要素の概略的なブロック図である。図５４に示すように、フラッシュメモリシステム１４２はホストプラットホーム１４４、及びユニバーサル・シリアル・バス（ＵＳＢ）フラッシュ装置１４６より構成される。
【０２１８】
ホストプラットホーム１４４は、ＵＳＢケーブル１４８を介して、ＵＳＢフラッシュ装置１４６へ接続されている。ホストプラットホーム１４４は、ＵＳＢホストコネクタ１５０を介してＵＳＢケーブル１４８に接続し、ＵＳＢフラッシュ装置１４６はＵＳＢフラッシュ装置コネクタ１５２を介してＵＳＢケーブル１４８に接続する。ホストプラットホーム１４４は、ＵＳＢバス上のパケット伝送を制御するＵＳＢホスト制御器１５４を有する。
【０２１９】
ＵＳＢフラッシュ装置１４６は、ＵＳＢフラッシュ装置１４６の他の要素を制御し、かつＵＳＢフラッシュ装置１４６のＵＳＢバスへのインタフェースを制御するＵＳＢフラッシュ装置制御器１５６と、ＵＳＢフラッシュ装置コネクタ１５２と、本発明の第１乃至第９の実施の形態に係る不揮発性半導体記憶装置で構成された少なくとも一つのフラッシュメモリモジュール１５８を含む。
【０２２０】
ＵＳＢフラッシュ装置１４６がホストプラットホーム１４４に接続されると、標準ＵＳＢ列挙処理が始まる。この処理において、ホストプラットホーム１４４は、ＵＳＢフラッシュ装置１４６を認知してＵＳＢフラッシュ装置１４６との通信モードを選択し、エンドポイントという、転送データを格納するＦＩＦＯバッファを介して、ＵＳＢフラッシュ装置１４６との間でデータの送受信を行う。ホストプラットホーム１４４は、他のエンドポイントを介してＵＳＢフラッシュ装置１４６の脱着等の物理的、電気的状態の変化を認識し、受け取るべきパケットがあれば、それを受け取る。
【０２２１】
ホストプラットホーム１４４は、ＵＳＢホスト制御器１５４へ要求パケットを送ることによって、ＵＳＢフラッシュ装置１４６からのサービスを求める。ＵＳＢホスト制御器１５４は、ＵＳＢケーブル１４８上にパケットを送信する。ＵＳＢフラッシュ装置１４６がこの要求パケットを受け入れたエンドポイントを有する装置であれば、これらの要求はＵＳＢフラッシュ装置制御器１５６によって受け取られる。
【０２２２】
次に、ＵＳＢフラッシュ装置制御器１５６は、フラッシュメモリモジュール１５８から、或いはフラッシュメモリモジュール１５８へ、データの読み出し、書き込み、或いは消去等の種々の操作を行う。それとともに、ＵＳＢアドレスの取得等の基本的なＵＳＢ機能をサポートする。ＵＳＢフラッシュ装置制御器１５６は、フラッシュメモリモジュール１５８の出力を制御する制御ライン１６０を介して、また、例えば、チップイネーブル信号ＣＥ等の種々の他の信号や読み取り書き込み信号を介して、フラッシュメモリモジュール１５８を制御する。また、フラッシュメモリモジュール１５８は、アドレスデータバス１６２によってもＵＳＢフラッシュ装置制御器１５６に接続されている。アドレスデータバス１６２は、フラッシュメモリモジュール１５８に対する読み出し、書き込みあるいは消去のコマンドと、フラッシュメモリモジュール１５８のアドレス及びデータを転送する。
【０２２３】
ホストプラットホーム１４４が要求した種々の操作に対する結果及び状態に関してホストプラットホーム１４４へ知らせるために、ＵＳＢフラッシュ装置１４６は、状態エンドポイント（エンドポイント０）を用いて状態パケットを送信する。この処理において、ホストプラットホーム１４４は、状態パケットがないかをチェックし（ポーリング）、ＵＳＢフラッシュ装置１４６は、新しい状態メッセージのパケットが存在しない場合に空パケットを、あるいは状態パケットそのものを返す。
【０２２４】
以上、ＵＳＢフラッシュ装置１４６の様々な機能を実現可能である。上記ＵＳＢケーブル１４８を省略し、コネクタ間を直接接続することも可能である。
【０２２５】
（メモリカード）
（適用例２）
一例として、半導体メモリデバイス２５０を含むメモリカード２６０は、図５５に示すように構成される。半導体メモリデバイス２５０には、本発明の第１乃至第９の実施の形態に係る不揮発性半導体記憶装置が適用可能である。メモリカード２６０は、図５５に示すように、外部デバイス（図示せず）から所定の信号を受信し、或いは外部デバイスへ所定の信号を出力するように動作可能である。
【０２２６】
半導体メモリデバイス２５０を内蔵するメモリカード２６０に対しては、シグナルラインＤＡＴ,コマンドラインイネーブルシグナルラインＣＬＥ,アドレスラインイネーブルシグナルラインＡＬＥ及びレディー／ビジーシグナルラインＲ／Ｂが接続されている。シグナルラインＤＡＴはデータ信号,アドレス信号或いはコマンド信号を転送する。コマンドラインイネーブルシグナルラインＣＬＥは、コマンド信号がシグナルラインＤＡＴ上を転送されていることを示す信号を伝達する。アドレスラインイネーブルシグナルラインＡＬＥは、アドレス信号がシグナルラインＤＡＴ上を転送されていることを示す信号を伝達する。レディー／ビジーシグナルラインＲ／Ｂは、半導体メモリデバイス２５０がレディーか否かを示す信号を伝達する。
【０２２７】
（適用例３）
メモリカード２６０の別の具体例は、図５６に示すように、図５５のメモリカードの例とは異なり、半導体メモリデバイス２５０に加えて、更に、半導体メモリデバイス２５０を制御し、かつ外部デバイスとの間で所定の信号を送受信するコントローラ２７６を具備している。コントローラ２７６は、インタフェースユニット（Ｉ／Ｆ）２７１，２７２と、マイクロプロセッサユニット（ＭＰＵ）２７３と、バッファＲＡＭ２７４と、及びインタフェースユニット（Ｉ／Ｆ）２７２内に含まれるエラー訂正コードユニット（ＥＣＣ）２７５とを備える。
【０２２８】
インタフェースユニット（Ｉ／Ｆ）２７１は、外部デバイスとの間で所定の信号を送受信し、インタフェースユニット（Ｉ／Ｆ）２７２は、半導体メモリデバイス２５０との間で所定の信号を送受信する。マイクロプロセッサユニット（ＭＰＵ）２７３は、論理アドレスを物理アドレスに変換する。バッファＲＡＭ２７４は、データを一時的に記憶する。エラー訂正コードユニット（ＥＣＣ）２７５は、エラー訂正コードを発生する。
【０２２９】
コマンド信号ラインＣＭＤ、クロック信号ラインＣＬＫ、及びシグナルラインＤＡＴはメモリカード２６０に接続されている。制御信号ラインの本数、シグナルラインＤＡＴのビット幅及びコントローラ２７６の回路構成は適宜修正可能である。
【０２３０】
（適用例４）
更に別のメモリカード２６０の構成例は、図５７に示すように、インタフェースユニット（Ｉ／Ｆ）２７１，２７２、マイクロプロセッサユニット（ＭＰＵ）２７３、バッファＲＡＭ２７４、インタフェースユニット（Ｉ／Ｆ）２７２に含まれるエラー訂正コードユニット（ＥＣＣ）２７５及び半導体メモリデバイス領域５０１をすべてワンチップ化して、システムＬＳＩチップ５０７として実現している。このようなシステムＬＳＩチップ５０７がメモリカード２６０内に搭載されている。
【０２３１】
（適用例５）
更に別のメモリカード２６０の構成例は、図５８に示すように、マイクロプロセッサユニット（ＭＰＵ）２７３内に半導体メモリデバイス領域５０１を形成してメモリ混載ＭＰＵ５０２を実現し、更にインタフェースユニット（Ｉ／Ｆ）２７１，２７２、バッファＲＡＭ２７４及びインタフェースユニット（Ｉ／Ｆ）２７２に含まれるエラー訂正コードユニット（ＥＣＣ）２７５をすべてワンチップ化して、システムＬＳＩチップ５０６として実現している。このようなシステムＬＳＩチップ５０６がメモリカード２６０内に搭載されている。
【０２３２】
（適用例６）
更に別のメモリカード２６０の構成例は、図５９に示すように、図５６において示された半導体メモリデバイス２５０に代わり、ＮＡＮＤ型フラッシュメモリとバイト型ＥＥＰＲＯＭで構成されるＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３を利用している。
【０２３３】
ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３は、図５７において示されたように、コントローラ２７６部分と同一チップに形成して、ワンチップ化されたシステムＬＳＩチップ５０７を構成しても良いことはもちろんである。更にまた、図５８において示されたように、マイクロプロセッサユニット（ＭＰＵ）２７３内に、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３からなる半導体メモリ領域を形成してメモリ混載ＭＰＵ５０２を実現し、更にインタフェースユニット（Ｉ／Ｆ）２７１，２７２、バッファＲＡＭ２７４をすべてワンチップ化して、システムＬＳＩチップ５０６として構成しても良いことはもちろんである。
【０２３４】
（適用例７）
図５５乃至図５９において示されたメモリカード２６０の適用例としては、図６０に示すように、メモリカードホルダ２８０を想定することができる。メモリカードホルダ２８０は、本発明の第１乃至第９の実施の形態において説明された不揮発性半導体記憶装置を半導体メモリデバイス２５０として備えた、メモリカード２６０を収容することができる。メモリカードホルダ２８０は、電子デバイス（図示されていない）に接続され、メモリカード２６０と電子デバイスとのインタフェースとして動作可能である。メモリカードホルダ２８０は、図５５乃至図５９に開示されたメモリカード２６０内のコントローラ２７６、マイクロプロセッサユニット（ＭＰＵ）２７３、バッファＲＡＭ２７４、エラー訂正コードユニット（ＥＣＣ）２７５、インタフェースユニット（Ｉ／Ｆ）２７１，２７２等の複数の機能と共に、様々な機能を実行可能である。
【０２３５】
（適用例８）
図６１を参照して、更に別の適用例を説明する。メモリカード２６０若しくはメモリカードホルダ２８０を収容可能な接続装置２９０について、図６１には開示されている。メモリカード２６０若しくはメモリカードホルダ２８０の内、いずれかに、半導体メモリデバイス２５０或いは半導体メモリデバイス領域５０１、メモリ混載ＭＰＵ５０２、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３として、本発明の第１乃至第９の実施の形態において詳細に説明された不揮発性半導体記憶装置を備えている。メモリカード２６０或いはメモリカードホルダ２８０は接続装置２９０に装着され、しかも電気的に接続される。接続装置２９０は接続ワイヤ２９２及びインタフェース回路２９３を介して、ＣＰＵ２９４及びバス２９５を備えた回路ボード２９１に接続される。
【０２３６】
（適用例９）
図６２を参照して、別の適用例を説明する。メモリカード２６０若しくはメモリカードホルダ２８０の内、いずれかに、半導体メモリデバイス２５０或いは半導体メモリデバイス領域５０１、メモリ混載ＭＰＵ５０２、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３として、本発明の第１乃至第９の実施の形態において説明された不揮発性半導体記憶装置を備えている。メモリカード２６０或いはメモリカードホルダ２８０は接続装置２９０に対して装着され、電気的に接続される。接続装置２９０は、接続ワイヤ２９２を介して、パーソナルコンピュータ（ＰＣ）３５０に接続されている。
【０２３７】
（適用例１０）
図６３を参照して、別の適用例を説明する。メモリカード２６０は、半導体メモリデバイス２５０或いは半導体メモリデバイス領域５０１、メモリ混載ＭＰＵ５０２、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３として、本発明の第１乃至第９の実施の形態において詳細に説明された不揮発性半導体記憶装置を備えている。このようなメモリカード２６０を、メモリカードホルダ２８０を内蔵するデジタルカメラ６５０に適用した例を図６３は示している。
【０２３８】
（ＩＣカード）
（適用例１１）
本発明の第１乃至第９の実施の形態に係る不揮発性半導体記憶装置の別の適用例は、図６４及び図６５に示すように、半導体メモリデバイス２５０，ＲＯＭ４１０，ＲＡＭ４２０及びＣＰＵ４３０から構成されたＭＰＵ４００と、プレーンターミナル６００を含むＩＣ(Ｉｎｔｅｒｆａｃｅ Ｃｉｒｃｕｉｔ)カード５００を構成している。ＩＣカード５００はプレーンターミナル６００を介して外部デバイスと接続可能である。またプレーンターミナル６００はＩＣカード５００内において、ＭＰＵ４００に結合される。ＣＰＵ４３０は演算部４３１と制御部４３２とを含む。制御部４３２は半導体メモリデバイス２５０、ＲＯＭ４１０及びＲＡＭ４２０に結合されている。ＭＰＵ４００はＩＣカード５００の一方の表面上にモールドされ、プレーンターミナル６００はＩＣカード５００の他方の表面上において形成されることが望ましい。
【０２３９】
図６５において、半導体メモリデバイス２５０或いはＲＯＭ４１０に対して、本発明の第１乃至第９の実施の形態において詳細に説明した不揮発性半導体記憶装置を適用することができる。また、不揮発性半導体記憶装置の動作上、ページモード、バイトモード及び擬似ＥＥＲＯＭモードが可能である。
【０２４０】
（適用例１２）
更に別のＩＣカード５００の構成例は、図６６に示すように、ＲＯＭ４１０，ＲＡＭ４２０，ＣＰＵ４３０及び半導体メモリデバイス領域５０１をすべてワンチップ化して、システムＬＳＩチップ５０８として構成する。このようなシステムＬＳＩチップ５０８がＩＣカード５００内に内蔵されている。図６６において、半導体メモリデバイス領域５０１及びＲＯＭ４１０に対して、本発明の第１乃至第９の実施の形態において詳細に説明した不揮発性半導体記憶装置を適用することができる。また、不揮発性半導体記憶装置の動作上、ページモード、バイトモード及び擬似ＥＥＲＯＭモードが可能である。
【０２４１】
（適用例１３）
更に別のＩＣカード５００の構成例は、図６７に示すように、ＲＯＭ４１０を半導体メモリデバイス領域５０１内に内蔵して、全体として、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５１０を構成する。
【０２４２】
更に、このＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５１０，ＲＡＭ４２０，ＣＰＵ４３０をすべてワンチップ化して、システムＬＳＩチップ５０９を構成している。このようなシステムＬＳＩチップ５０９がＩＣカード５００内に内蔵されている。
【０２４３】
（適用例１４）
更に別のＩＣカード５００の構成例は、図６８に示すように、図６５に示した半導体メモリデバイス２５０において、ＲＯＭ４１０を内蔵して、全体として、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５１０を構成している。このようなＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５１０は、ＭＰＵ４００内に内蔵されている点は、図６５と同様である。
【０２４４】
[その他の実施の形態]
上記のように、本発明は第１乃至第９の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０２４５】
第１乃至第９の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタの製造工程においてもさまざまな変形例、変更例が可能であることも勿論である。
【０２４６】
更に又、第１乃至第９の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタは、２値論理のメモリに限定されるものではない。例えば、３値以上の多値論理のメモリについても適用可能である。例えば、４値記憶の不揮発性半導体記憶装置であれば、２値記憶の不揮発性半導体記憶装置に比べ、２倍のメモリ容量を達成することができる。更に又、ｍ値（ｍ＞３）以上の多値記憶の不揮発性半導体記憶装置についても適用可能である。
【０２４７】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【０２４８】
【図１】本発明の第１乃至第５の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置の模式的平面パターン構成図。
【図２】本発明の第１乃至第５の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置の模式的回路構成図。
【図３】本発明の第１乃至第５の実施の形態に係る不揮発性半導体記憶装置の平面パターン構成であって、ＮＡＮＤ型メモリセルアレイ部の拡大された模式的平面パターン構成図。
【図４】本発明の第１の実施の形態に係る不揮発性半導体記憶装置であって、図３のＩ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図。
【図５】本発明の第１の実施の形態に係る不揮発性半導体記憶装置のＶＣＡＴメモリセルトランジスタの動作説明図であって、（ａ）保持時のポテンシャル分布の模式図、（ｂ）頂点部分のバンド構造の模式図、（ｃ）書き込み時のポテンシャル分布の模式図。
【図６】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示し、図３のＩ−Ｉ線に沿う模式的断面構造図。
【図７】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示し、図３のＩ−Ｉ線に沿う模式的断面構造図。
【図８】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示し、図３のＩ−Ｉ線に沿う模式的断面構造図。
【図９】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示し、図３のＩ−Ｉ線に沿う模式的断面構造図。
【図１０】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示し、図３のＩ−Ｉ線に沿う模式的断面構造図。
【図１１】本発明の第１の実施の形態の変形例１に係る不揮発性半導体記憶装置であって、Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図。
【図１２】本発明の第１の実施の形態の変形例２に係る不揮発性半導体記憶装置であって、Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図。
【図１３】本発明の第１の実施の形態の変形例３に係る不揮発性半導体記憶装置であって、Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図。
【図１４】本発明の第１の実施の形態の変形例４に係る不揮発性半導体記憶装置であって、Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図。
【図１５】本発明の第１の実施の形態の変形例５に係る不揮発性半導体記憶装置であって、Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図。
【図１６】本発明の第１の実施の形態の変形例６に係る不揮発性半導体記憶装置であって、Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図。
【図１７】本発明の第１の実施の形態の変形例７に係る不揮発性半導体記憶装置であって、Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図。
【図１８】本発明の第１の実施の形態の変形例８に係る不揮発性半導体記憶装置であって、Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図。
【図１９】本発明の第１の実施の形態の変形例９に係る不揮発性半導体記憶装置であって、Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図。
【図２０】本発明の第１の実施の形態の変形例１０に係る不揮発性半導体記憶装置であって、Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図。
【図２１】本発明の第２の実施の形態に係る不揮発性半導体記憶装置であって、Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図。
【図２２】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の模式的な３次元構成図。
【図２３】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す断面構成であって、（ａ）Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図、（ｂ）ＩＩ−ＩＩ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図、（ｃ）ＩＩＩ−ＩＩＩ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図。
【図２４】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す断面構成であって、（ａ）Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図、（ｂ）ＩＩ−ＩＩ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図、（ｃ）ＩＩＩ−ＩＩＩ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図。
【図２５】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す断面構成であって、（ａ）Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図、（ｂ）ＩＩ−ＩＩ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図、（ｃ）ＩＩＩ−ＩＩＩ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図。
【図２６】本発明の第２の実施の形態の変形例１に係る不揮発性半導体記憶装置であって、Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図。
【図２７】本発明の第２の実施の形態の変形例２に係る不揮発性半導体記憶装置であって、Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図。
【図２８】本発明の第２の実施の形態の変形例３に係る不揮発性半導体記憶装置であって、Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図。
【図２９】本発明の第２の実施の形態の変形例４に係る不揮発性半導体記憶装置であって、Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図。
【図３０】本発明の第２の実施の形態の変形例５に係る不揮発性半導体記憶装置であって、Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図。
【図３１】本発明の第３の実施の形態に係る不揮発性半導体記憶装置であって、図３のＩ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図。
【図３２】本発明の第３の実施の形態の変形例１に係る不揮発性半導体記憶装置であって、Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図。
【図３３】本発明の第３の実施の形態の変形例２に係る不揮発性半導体記憶装置であって、Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図。
【図３４】本発明の第３の実施の形態の変形例３に係る不揮発性半導体記憶装置であって、Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図。
【図３５】本発明の第４の実施の形態に係るＮＡＮＤ型不揮発性半導体記憶装置の説明図であって、（ａ）図３のＩ−Ｉ線に沿うメモリセルトランジスタの模式的断面構造図、（ｂ）図３のＩＩＩ−ＩＩＩ線に沿うメモリセルトランジスタの模式的断面構造図、（ｃ）メモリセルトランジスタの選択エピタキシャル成長層部分の模式的平面パターン図、（ｄ）メモリセルトランジスタの模式的３次元断面構造図。
【図３６】本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法において利用するダミーＮＡＮＤセルの説明図であって、（ａ）ダミーＮＡＮＤセルの模式的平面パターン図、（ｂ）ダミーセル用窒化膜形成工程図、（ｃ）ダミーセル用パターンニング工程図、（ｄ）ダミーセル用メモリセルトランジスタ形成工程図。
【図３７】本発明の第５の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す断面構成であって、（ａ）Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図、（ｂ）ＩＩ−ＩＩ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図、（ｃ）ＩＩＩ−ＩＩＩ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図。
【図３８】本発明の第５の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す断面構成であって、（ａ）Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図、（ｂ）ＩＩ−ＩＩ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図、（ｃ）ＩＩＩ−ＩＩＩ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図。
【図３９】本発明の第５の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す断面構成であって、（ａ）Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図、（ｂ）ＩＩ−ＩＩ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図、（ｃ）ＩＩＩ−ＩＩＩ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図。
【図４０】本発明の第５の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す断面構成であって、（ａ）Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図、（ｂ）ＩＩ−ＩＩ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図、（ｃ）ＩＩＩ−ＩＩＩ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図。
【図４１】本発明の第５の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を示す断面構成であって、（ａ）Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図、（ｂ）ＩＩ−ＩＩ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図、（ｃ）ＩＩＩ−ＩＩＩ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図。
【図４２】本発明の第５の実施の形態の変形例１に係る不揮発性半導体記憶装置の製造方法の一工程を示す断面構成であって、（ａ）Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図、（ｂ）ＩＩ−ＩＩ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図、（ｃ）ＩＩＩ−ＩＩＩ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図。
【図４３】本発明の第５の実施の形態の変形例１に係る不揮発性半導体記憶装置の製造方法の一工程を示す断面構成であって、（ａ）Ｉ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図、（ｂ）ＩＩ−ＩＩ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図、（ｃ）ＩＩＩ−ＩＩＩ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図。
【図４４】本発明の第５の実施の形態の変形例２に係る不揮発性半導体記憶装置であって、図３のＩ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図。
【図４５】本発明の第５の実施の形態の変形例３に係る不揮発性半導体記憶装置であって、図３のＩ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図。
【図４６】本発明の第５の実施の形態の変形例４に係る不揮発性半導体記憶装置であって、図３のＩ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図。
【図４７】本発明の第５の実施の形態の変形例５に係る不揮発性半導体記憶装置であって、図３のＩ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図。
【図４８】本発明の第５の実施の形態の変形例６に係る不揮発性半導体記憶装置であって、図３のＩ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図。
【図４９】本発明の第５の実施の形態の変形例７に係る不揮発性半導体記憶装置であって、図３のＩ−Ｉ線に沿うＮＡＮＤ型メモリセルアレイ部の模式的断面構造図。
【図５０】本発明の第６の実施の形態に係る不揮発性半導体記憶装置のＡＮＤ型メモリセルアレイにおける模式的回路構成図。
【図５１】本発明の第７の実施の形態に係る不揮発性半導体記憶装置のＮＯＲ型メモリセルアレイにおける模式的回路構成図。
【図５２】本発明の第８の実施の形態に係る不揮発性半導体記憶装置の２トランジスタ／セル型のメモリセルアレイにおける模式的回路構成図。
【図５３】本発明の第９の実施の形態に係る不揮発性半導体記憶装置の３トランジスタ／セル型のメモリセルアレイにおける模式的回路構成図。
【図５４】本発明の第１乃至第９の実施の形態に係る不揮発性半導体記憶装置の応用例の一つであって、フラッシュメモリ装置及びシステムの模式的ブロック構成図。
【図５５】本発明の第１乃至第９の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図５６】本発明の第１乃至第９の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図５７】本発明の第１乃至第９の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図５８】本発明の第１乃至第９の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図５９】本発明の第１乃至第９の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図６０】本発明の第１乃至第９の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカード及びカードホルダーの模式的構成図。
【図６１】本発明の第１乃至第９の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカード及びそのカードホルダーを受容可能な接続装置の模式的構成図。
【図６２】本発明の第１乃至第９の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードを内蔵し、接続ワイヤを介してパーソナルコンピュータに接続するための結合装置の模式的構成図。
【図６３】本発明の第１乃至第９の実施の形態に係る不揮発性半導体記憶装置を適用するメモリカードを内蔵可能な、デジタルカメラシステム。
【図６４】本発明の第１乃至第９の実施の形態に係る不揮発性半導体記憶装置を適用するＩＣカードの模式的構成図。
【図６５】本発明の第１乃至第９の実施の形態に係る不揮発性半導体記憶装置を適用するＩＣカードの内部構造を示す模式的ブロック構成図。
【図６６】本発明の第１乃至第９の実施の形態に係る不揮発性半導体記憶装置を適用するＩＣカードの内部構造を示す模式的ブロック構成図。
【図６７】本発明の第１乃至第９の実施の形態に係る不揮発性半導体記憶装置を適用するＩＣカードの内部構造を示す模式的ブロック構成図。
【図６８】本発明の第１乃至第９の実施の形態に係る不揮発性半導体記憶装置を適用するＩＣカードの内部構造を示す模式的ブロック構成図。
【符号の説明】
【０２４９】
１０…半導体領域
１２…選択エピタキシャル成長層
１３…素子分離領域（ＳＴＩ）
１４…ゲート絶縁膜
１５…フローティングゲートポリシリコン電極層（ＦＧ）
１６…ゲート間絶縁膜
１７…コントロールゲートポリシリコン電極層（ＣＧ）
２２，４４…窒化膜
２３…埋め込み酸化膜（ＢＯＸ）
２４…ＯＮＯ膜
２５…埋め込み絶縁膜
２６…ダミーＮＡＮＤセル
２７…半導体チップ
２８…ダミーセル用絶縁膜
２９…ダミーセル用窒化膜
３０…ダミーセル用選択エピタキシャル成長層
３１…ダミーセル用ゲート絶縁膜
３２…ダミーセル用フローティングゲートポリシリコン電極層
３３，３４…アモルファスシリコン層
３５，３７，３９…側壁絶縁膜
３６…フローティングゲートアモルファスシリコン電極層（ＦＧ）
３８…コントロールゲートアモルファスシリコン電極層（ＣＧ）
４０…ソース／ドレイン拡散層
４２…金属シリサイド層
１３０…メモリセルアレイ
１３１…ページ単位
１３２…ＮＡＮＤセルユニット
１３３…メモリセルブロック
１３４…ＡＮＤセルユニット
１３６…ＮＯＲセルユニット
２６０…メモリカード
５００…ＩＣカード
ＡＡ１，ＡＡ２，ＡＡ３，…，ＡＡ８，…，…活性領域
ＷＬ１，ＷＬ２，ＷＬ３，…，ＷＬ１５，…，…ワード線
ＢＬｊ―１，ＢＬｊ，ＢＬｊ＋１， …ビット線
ＳＬ…ソース線
ＣＢ…ビット線コンタクト
ＣＳ…ソース線コンタクト
ＳＴ…選択トランジスタ
ＭＴ…メモリセルトランジスタ
ＳＧＳ，ＳＧＤ…選択ゲート線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2008004614.tif 000007
【図６】
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【図７】
2008004614.tif 000009
【図８】
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【図９】
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【図１０】
2008004614.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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