(57)【要約】【課題】アナログ信号選択回路において、アナログスイッチの寄生容量や寄生抵抗を介して信号経路に漏れ込む雑音を低減するとともに、増幅器の雑音に対するノイズゲインを小さくすること。【解決手段】複数のアナログ信号のそれぞれを入力信号として選択するか否かを切り換える第１のスイッチ手段２４、アナログ信号の基準電圧を入力信号として選択するか否かを切り換える第２のスイッチ手段２５、および第１のスイッチ手段２４の出力信号と第２のスイッチ手段２５の出力信号を差動加算する差動入力増幅器２７を備える。第１のスイッチ手段２４の各信号経路の増幅度と第２のスイッチ手段２５の各信号経路の増幅度が概ね同じである。また、第１のスイッチ手段２４の導通状態となるスイッチの数と第２のスイッチ手段２５の導通状態となるスイッチの数が同じである。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のアナログ信号のそれぞれを入力信号として選択するか否かを切り換える第１のスイッチ手段と、
アナログ信号の基準電圧を入力信号として選択するか否かを切り換える第２のスイッチ手段と、
前記第１のスイッチ手段の出力信号と前記第２のスイッチ手段の出力信号を差動加算する増幅器と、
を備えることを特徴とするアナログ信号選択回路。
【請求項２】
前記第１のスイッチ手段は、複数のアナログ信号のそれぞれについて信号経路を有し、
前記第２のスイッチ手段は、前記第１のスイッチ手段の信号経路と同数の信号経路を有し、
前記第１のスイッチ手段の各信号経路の増幅度と前記第２のスイッチ手段の各信号経路の増幅度が概ね同じであることを特徴とする請求項１に記載のアナログ信号選択回路。
【請求項３】
前記第１のスイッチ手段は、同第１のスイッチ手段の各信号経路に該信号経路を導通状態または開放状態とするスイッチを有し、
前記第２のスイッチ手段は、同第２のスイッチ手段の各信号経路に該信号経路を導通状態または開放状態とするスイッチを有し、
前記第１のスイッチ手段の導通状態となるスイッチの数と前記第２のスイッチ手段の導通状態となるスイッチの数が同じであることを特徴とする請求項２に記載のアナログ信号選択回路。
【請求項４】
前記第１のスイッチ手段は、Ｎチャネル型ＭＯＳトランジスタまたはＰチャネル型ＭＯＳトランジスタにより構成されたアナログスイッチと、該アナログスイッチに直列に接続された抵抗と、を有し、該抵抗、前記ＭＯＳトランジスタおよび前記増幅器が同一の半導体基板上に形成されていることを特徴とする請求項１に記載のアナログ信号選択回路。
【請求項５】
前記第２のスイッチ手段は、前記第１のスイッチ手段と同じ構成のアナログスイッチと、該アナログスイッチに直列に接続された抵抗と、を有し、前記第１のスイッチ手段と同じ半導体基板上に形成されていることを特徴とする請求項４に記載のアナログ信号選択回路。
【請求項６】
前記第１のスイッチ手段は、Ｎチャネル型ＭＯＳトランジスタおよびＰチャネル型ＭＯＳトランジスタからなる相補型ＭＯＳトランジスタにより構成されたアナログスイッチと、該アナログスイッチに直列に接続された抵抗と、を有し、該抵抗、前記ＭＯＳトランジスタおよび前記増幅器が同一の半導体基板上に形成されていることを特徴とする請求項１に記載のアナログ信号選択回路。
【請求項７】
前記第２のスイッチ手段は、前記第１のスイッチ手段と同じ構成のアナログスイッチと、該アナログスイッチに直列に接続された抵抗と、を有し、前記第１のスイッチ手段と同じ半導体基板上に形成されていることを特徴とする請求項６に記載のアナログ信号選択回路。
【請求項８】
前記第１のスイッチ手段のアナログスイッチを構成するＭＯＳトランジスタおよび前記第２のスイッチ手段のアナログスイッチを構成するＭＯＳトランジスタのうち、チャネルの極性が同じＭＯＳトランジスタ同士が同一のウェル内に形成されていることを特徴とする請求項７に記載のアナログ信号選択回路。
【請求項９】
前記第１のスイッチ手段は、複数のアナログ信号のそれぞれについて信号経路を有し、
前記第２のスイッチ手段は、前記第１のスイッチ手段の信号経路と同数の信号経路を有し、
Ｎを正の実数とするとき、前記第２のスイッチ手段のアナログスイッチを構成するＭＯＳトランジスタのサイズが前記第１のスイッチ手段のアナログスイッチを構成するＭＯＳトランジスタのサイズの１／Ｎであり、前記第２のスイッチ手段の各信号経路の増幅度が前記第１のスイッチ手段の各信号経路の増幅度の概ねＮ倍であることを特徴とする請求項５または７に記載のアナログ信号選択回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、複数のアナログ信号の中から１または２以上の信号を選択し、選択した信号が２以上である場合にはそれらの信号を加算して出力するアナログ信号選択回路に関する。
【背景技術】
【０００２】
図５は、従来のアナログ信号選択回路の構成を示す図である。ここでは、入力アナログ信号が３つであるとする。図５に示すように、従来のアナログ信号選択回路は、３つのアナログ入力端子（ＩＮ１、ＩＮ２およびＩＮ３）１，２，３と、３つのスイッチ１０，１１，１２からなる第１のスイッチ群４と、３つのスイッチ１３，１４，１５からなる第２のスイッチ群５と、差動入力増幅器７と、差動入力増幅器７の３つの入力抵抗１６，１７，１８からなる入力抵抗群６と、差動入力増幅器７の帰還抵抗８と、出力端子（ＯＵＴ）９を有する。
【０００３】
第１の入力端子（ＩＮ１）１は、第１のスイッチ群４の第１のスイッチ１０を介して第１の入力抵抗１６に接続され、さらにこの第１の入力抵抗１６を介して差動入力増幅器７の反転入力端子に接続されている。第１のスイッチ１０と第１の入力抵抗１６の間の第１の信号経路は、第２のスイッチ群５の第４のスイッチ１３を介してアナログ基準電圧源ＳＧに接続されている。第１のスイッチ１０の開閉は、第１の選択信号Ｓ１により制御され、第４のスイッチ１３の開閉は、第１の選択信号Ｓ１の反転信号ＸＳ１により制御される。第１のスイッチ１０と第４のスイッチ１３は、排他的に閉状態、すなわち導通状態となる。
【０００４】
第２の入力端子（ＩＮ２）２と差動入力増幅器７の反転入力端子の間の第２の信号経路には、第１のスイッチ群４の第２のスイッチ１１、第２のスイッチ群５の第５のスイッチ１４および第２の入力抵抗１７が同様に接続されている。また、第３の入力端子（ＩＮ３）３と差動入力増幅器７の反転入力端子の間の第３の信号経路には、第１のスイッチ群４の第３のスイッチ１２、第２のスイッチ群５の第６のスイッチ１５および第３の入力抵抗１８が同様に接続されている。
【０００５】
差動入力増幅器７の出力端子は、アナログ信号選択回路の出力端子（ＯＵＴ）９に接続されている。帰還抵抗８は、差動入力増幅器７の出力端子と反転入力端子の間に接続されている。
【０００６】
図５に示すように、第１のスイッチ１０、第５のスイッチ１４および第６のスイッチ１５が導通状態であり、第４のスイッチ１３、第２のスイッチ１１および第３のスイッチ１２が開放状態であるとする。この場合、このアナログ信号選択回路により、第１の入力端子（ＩＮ１）１に入力するアナログ信号ｓｖ１のみが選択される。このアナログ信号ｓｖ１は、第１の信号経路を経由し、第１の入力抵抗１６と帰還抵抗８により決まる増幅度で反転増幅されて出力端子（ＯＵＴ）９から出力される。
【０００７】
一方、第２の信号経路と第３の信号経路は、雑音源のインピーダンスに比べて十分低い導通抵抗でアナログ基準電圧源ＳＧに接続される。それによって、第２のスイッチ１１および第３のスイッチ１２のそれぞれの寄生素子を経由して第２の信号経路および第３の信号経路に漏れ込む雑音は、低インピーダンスのシグナルグランドに流れ込む。従って、それらの雑音がアナログ信号選択回路の出力信号に影響を及ぼすのを回避することができる。
【０００８】
ところで、増幅器への入力信号の波形を歪ませることなく、複数のアナログ信号のいずれかを任意に選択して増幅出力するアナログ信号選択回路が公知である（例えば、特許文献１参照。）。このアナログ信号選択回路は、複数のアナログ信号のそれぞれに対応して設けられ、対応する前記アナログ信号を通過させるか否かを切り換える複数の第１スイッチ手段と、これら第１スイッチ手段を通過した前記アナログ信号を増幅する増幅回路とを備えたアナログ信号選択回路において、前記増幅回路の入力電圧を基準電圧に基づき所望の値に調整するバイアス回路を備え、前記バイアス回路を前記複数の第１スイッチ手段の各入力端に接続したことを特徴とする。
【０００９】
【特許文献１】特開平１０−３０３６５６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、図５に示す従来のアナログ信号選択回路では、第２のスイッチ群５があるため、次のような問題点がある。第１の入力抵抗１６、第２の入力抵抗１７、第３の入力抵抗１８および帰還抵抗８の抵抗値は、すべてＲ１であるとする。この場合、差動入力増幅器７の増幅度は１倍であり、入力信号ｓｖ１は１倍の増幅度で出力される。それに対して、差動入力増幅器７の反転入力端子から入力側を見ると、Ｒ１の抵抗が３つ並列に接続されていることになるので、差動入力増幅器７の反転入力端子に対する入力抵抗値は、Ｒ１の３分の１（Ｒ１／３）となる。
【００１１】
そのため、差動入力増幅器７が有する入力換算雑音をｎｖａとし、その入力換算雑音ｎｖａが差動入力増幅器７の非反転入力側にあると考えると、アナログ信号選択回路の出力端子（ＯＵＴ）９には、次の（１）式で表される信号Ｖ（ＯＵＴ）が現われる。つまり、入力信号ｓｖ１に対する増幅度が１倍であるのに対して、差動入力増幅器７の雑音に対するノイズゲイン（以下、単にノイズゲインとする）は４倍になる。従って、信号対雑音性能が劣化するという問題点がある。
【００１２】
【数１】
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【００１３】
そこで、第２のスイッチ群５をなくして、信号対雑音性能の劣化を抑えることが考えられる。しかし、その場合には、第１のスイッチ群４の中の開放状態にあるスイッチに漏れ込む雑音をシグナルグランドに逃がすことができなくなってしまうので、開放状態にあるスイッチに漏れ込む雑音をできるだけ低く抑える必要がある。
【００１４】
従来、第１のスイッチ群４の各スイッチ、入力抵抗群６の各入力抵抗、差動入力増幅器７および帰還抵抗８は、同一の半導体基板上に形成される。そして、各スイッチは、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタにより構成される。ＭＯＳトランジスタは、電源またはグランドに接続されるウェル領域内に作られる。
【００１５】
従って、信号源とアナログ信号選択回路が同一の半導体基板上に形成される場合、ウェル電位に雑音が重畳すると、この雑音がオフ状態のＭＯＳトランジスタのソース、ドレインおよびゲートの各電極とウェル領域の間の寄生抵抗や寄生容量を経由してスイッチに漏れ込むことがある。これが、開放状態のスイッチに漏れ込む雑音の主要因である。
【００１６】
ＭＯＳトランジスタのサイズを小さくすると、寄生抵抗は大きくなり、また寄生容量は小さくなるので、これらの寄生素子を経由して信号経路に漏れ込む雑音を下げることができる。しかし、この場合には、ＭＯＳトランジスタの導通抵抗が大きくなり、その導通抵抗の値が、このＭＯＳトランジスタに直列に接続される入力抵抗群６の各抵抗の値に対して無視できなくなる。
【００１７】
ＭＯＳトランジスタの導通抵抗の値は、ゲートとソースの間の電圧に依存して変化するため、差動入力増幅器７の入力抵抗の値がＭＯＳトランジスタのゲート−ソース間電圧に依存して変化することになり、差動入力増幅器７の出力信号の振幅が変化したり、増幅する信号の波形がひずむなどの不具合を生じる。つまり、アナログ信号選択回路の入出力ゲインが信号レベルにより変化するため、信号品質が劣化してしまう。
【００１８】
従って、スイッチを構成するＭＯＳトランジスタのサイズを小さくして、スイッチに漏れ込む雑音を下げることには限界がある。このように、従来は、信号経路に漏れ込む雑音を少なくすることと、出力信号に現われる増幅器自身の雑音を少なくすることを両立させることは、困難であった。
【００１９】
この発明は、上述した従来技術による問題点を解消するため、アナログスイッチの寄生容量や寄生抵抗を介して信号経路に漏れ込む雑音を低減するとともに、増幅器自体のノイズゲインが小さいアナログ信号選択回路を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上述した課題を解決し、目的を達成するため、本発明にかかるアナログ信号選択回路は、第１のスイッチ手段、第２のスイッチ手段および増幅器を備える。第１のスイッチ手段は、複数のアナログ信号のそれぞれを入力信号として選択するか否かを切り換える。第２のスイッチ手段は、アナログ信号の基準電圧を入力信号として選択するか否かを切り換える。増幅器は、第１のスイッチ手段の出力信号と第２のスイッチ手段の出力信号を差動加算する。
【００２１】
この発明において、第１のスイッチ手段の各信号経路の増幅度と第２のスイッチ手段の各信号経路の増幅度が概ね同じであるとよい。この場合、第１のスイッチ手段の導通状態となるスイッチの数と第２のスイッチ手段の導通状態となるスイッチの数が同じであるとよい。あるいは、Ｎを正の実数とするとき、第２のスイッチ手段のアナログスイッチを構成するＭＯＳトランジスタのサイズが、第１のスイッチ手段のアナログスイッチを構成するＭＯＳトランジスタのサイズの１／Ｎであってもよい。この場合、第２のスイッチ手段の各信号経路の増幅度は、第１のスイッチ手段の各信号経路の増幅度の概ねＮ倍であるとよい。
【００２２】
また、この発明において、第１のスイッチ手段を構成するＭＯＳトランジスタおよび抵抗、第２のスイッチ手段を構成するＭＯＳトランジスタおよび抵抗、並びに増幅器が同一の半導体基板上に形成されていてもよい。ＭＯＳトランジスタは、Ｎチャネル型のみでもよいし、Ｐチャネル型のみでもよいし、Ｎチャネル型とＰチャネル型の相補型でもよい。そして、同じチャネル型のＭＯＳトランジスタは、同一のウェル内に形成されているとよい。
【００２３】
この発明によれば、第１のスイッチ手段に漏れ込む雑音と第２のスイッチ手段に漏れ込む雑音が増幅器により差動加算されるので、これらの雑音がアナログ信号選択回路の出力に現れるのが軽減される。第１のスイッチ手段と第２のスイッチ手段において、増幅度が概ね同じであり、導通状態となるスイッチの数が同じであれば、それぞれのスイッチ手段において開放状態のスイッチの寄生素子を経由して信号経路に漏れ込むノイズが同じになる。従って、増幅器において、第１のスイッチ手段の信号経路に漏れ込むノイズと第２のスイッチ手段の信号経路に漏れ込むノイズが相殺される。
【００２４】
また、第１のスイッチ手段と第２のスイッチ手段でＭＯＳトランジスタのサイズが異なっていても、それぞれの増幅度を調整することによって、それぞれのスイッチ手段において開放状態のスイッチの寄生素子を経由して信号経路に漏れ込むノイズが同じになる。従って、第１のスイッチ手段と第２のスイッチ手段でＭＯＳトランジスタのサイズが異なる場合でも、増幅器において、第１のスイッチ手段の信号経路に漏れ込むノイズと第２のスイッチ手段の信号経路に漏れ込むノイズが相殺される。また、第１のスイッチ手段と第２のスイッチ手段で一方のＭＯＳトランジスタのサイズを他方の１／Ｎにすることによって、アナログ信号選択回路の占有面積が小さくなる。
【００２５】
また、第１のスイッチ手段により選択されるアナログ信号が１つであるときの信号ゲインが１である場合、増幅器の入力換算雑音に対するノイズゲインが２になる。つまり、アナログ信号選択回路に入力する信号の数がいくつであっても、第１のスイッチ手段により選択される信号の数が１つであれば、ノイズゲインは、常に信号ゲインの２倍になる。
【発明の効果】
【００２６】
本発明にかかるアナログ信号選択回路によれば、アナログスイッチの寄生容量や寄生抵抗を介して信号経路に漏れ込む雑音を低減することができるとともに、増幅器自体のノイズゲインを小さくすることができるという効果を奏する。
【発明を実施するための最良の形態】
【００２７】
以下に添付図面を参照して、この発明にかかるアナログ信号選択回路の好適な実施の形態を詳細に説明する。ここでは、入力アナログ信号が３つである場合について説明するが、本発明は、入力アナログ信号が４つ以上である場合にも同様に適用できる。なお、以下の説明において、同様の構成には同一の符号を付して、重複する説明を省略する。
【００２８】
（実施の形態１）
図１は、この発明の実施の形態１にかかるアナログ信号選択回路の構成を示す図である。図１に示すように、アナログ信号選択回路は、３つのアナログ入力端子（ＩＮ１、ＩＮ２およびＩＮ３）２１，２２，２３と、３つのスイッチ３０，３１，３２および３つの入力抵抗３６，３７，３８からなる第１のスイッチ手段２４と、３つのスイッチ３３，３４，３５および３つの入力抵抗３９，４０，４１からなる第２のスイッチ手段２５と、差動入力増幅器２７と、差動入力増幅器２７の帰還抵抗２８と、抵抗４２と、出力端子（ＯＵＴ）２９を有する。
【００２９】
第１の入力端子（ＩＮ１）２１は、第１のスイッチ手段２４の第１のスイッチ３０を介して第１の入力抵抗３６の一端に接続されている。第１の入力抵抗３６の他端は、差動入力増幅器２７の反転入力端子に接続されている。第２の入力端子（ＩＮ２）２２は、第１のスイッチ手段２４の第２のスイッチ３１を介して第２の入力抵抗３７の一端に接続されている。第２の入力抵抗３７の他端は、差動入力増幅器２７の反転入力端子に接続されている。
【００３０】
第３の入力端子（ＩＮ３）２３は、第１のスイッチ手段２４の第３のスイッチ３２を介して第３の入力抵抗３８の一端に接続されている。第３の入力抵抗３８の他端は、差動入力増幅器２７の反転入力端子に接続されている。便宜上、第１のスイッチ手段２４の３つの信号経路を順に第１、第２および第３の信号経路とする。
【００３１】
第４の入力抵抗３９の一端は、第２のスイッチ手段２５の第４のスイッチ３３を介してアナログ基準電圧源ＳＧに接続されている。第４の入力抵抗３９の他端は、差動入力増幅器２７の非反転入力端子に接続されている。第５の入力抵抗４０の一端は、第２のスイッチ手段２５の第５のスイッチ３４を介してアナログ基準電圧源ＳＧに接続されている。第５の入力抵抗４０の他端は、差動入力増幅器２７の非反転入力端子に接続されている。
【００３２】
第６の入力抵抗４１の一端は、第２のスイッチ手段２５の第６のスイッチ３５を介してアナログ基準電圧源ＳＧに接続されている。第６の入力抵抗４１の他端は、差動入力増幅器２７の非反転入力端子に接続されている。便宜上、第２のスイッチ手段２５の３つの信号経路を順に第４、第５および第６の信号経路とする。
【００３３】
第１のスイッチ３０と第４のスイッチ３３は、第１の選択信号Ｓ１により開閉が制御され、常に一緒に導通状態または開放状態となる。第２のスイッチ３１と第５のスイッチ３４は、第２の選択信号Ｓ２により開閉が制御され、常に一緒に導通状態または開放状態となる。第３のスイッチ３２と第６のスイッチ３５は、第３の選択信号Ｓ３により開閉が制御され、常に一緒に導通状態または開放状態となる。第１のスイッチ３０と第４のスイッチ３３の組、第２のスイッチ３１と第５のスイッチ３４の組、および第３のスイッチ３２と第６のスイッチ３５の組のうち、いずれか１組または２組以上が導通状態となる。
【００３４】
差動入力増幅器２７の出力端子は、アナログ信号選択回路の出力端子（ＯＵＴ）２９に接続されている。帰還抵抗２８は、差動入力増幅器２７の出力端子と反転入力端子の間に接続されている。抵抗４２は、差動入力増幅器２７の非反転入力端子とアナログ基準電圧源ＳＧの間に接続されている。この抵抗４２は、第４〜第６の入力抵抗３９，４０，４１との組み合わせによって、差動入力増幅器２７の非反転入力端子への入力信号を分圧する抵抗である。
【００３５】
第１の入力抵抗３６、第２の入力抵抗３７、第３の入力抵抗３８、第４の入力抵抗３９、第５の入力抵抗４０、第６の入力抵抗４１、帰還抵抗２８および抵抗４２の抵抗値は、すべてＲ１である。また、第１のスイッチ３０と第４のスイッチ３３、第２のスイッチ３１と第５のスイッチ３４、および第３のスイッチ３２と第６のスイッチ３５は、それぞれ、後述するように、同じサイズのＭＯＳトランジスタで構成されている。
【００３６】
図１に示すように、第１のスイッチ３０および第４のスイッチ３３が導通状態であり、第２のスイッチ３１、第３のスイッチ３２、第５のスイッチ３４および第６のスイッチ３５が開放状態であるとする。この場合、第１の入力端子（ＩＮ１）２１に入力するアナログ信号ｓｖ１のみが選択される。このアナログ信号ｓｖ１は、第１の信号経路を経由し、差動入力増幅器２７において増幅度１で反転増幅されて出力端子（ＯＵＴ）２９から出力される。
【００３７】
図２は、この発明の実施の形態１にかかるアナログ信号選択回路のスイッチを構成する半導体素子の等価回路を示す図である。また、図３は、その半導体素子の平面レイアウトを示す図である。図２および図３には、第１のスイッチ３０と第４のスイッチ３３の組の構成が示されている。第２のスイッチ３１と第５のスイッチ３４の組の構成、および第３のスイッチ３２と第６のスイッチ３５の組の構成も、同様である。
【００３８】
図２に示すように、第１のスイッチ３０と第４のスイッチ３３の組は、第１のスイッチ３０のスイッチ部５１と、第４のスイッチ３３のスイッチ部５２と、インバータ５３により構成されている。第１のスイッチ３０のスイッチ部５１において、Ｐチャネル型ＭＯＳトランジスタ５４とＮチャネル型ＭＯＳトランジスタ５５は、第１のスイッチ３０の入力端子（Ｎ１）６１と出力端子（Ｎ２）６２の間に並列に接続されている。第４のスイッチ３３のスイッチ部５２において、Ｐチャネル型ＭＯＳトランジスタ５６とＮチャネル型ＭＯＳトランジスタ５７は、第４のスイッチ３３の入力端子（Ｎ３）６３と出力端子（Ｎ４）６４の間に並列に接続されている。
【００３９】
第１のスイッチ３０のスイッチ部５１および第４のスイッチ３３のスイッチ部５２において、各Ｎチャネル型ＭＯＳトランジスタ５５，５７のゲート端子は、第１の選択信号Ｓ１の入力端子（Ｎ５）６５に接続されている。第１のスイッチ３０のスイッチ部５１および第４のスイッチ３３のスイッチ部５２において、各Ｐチャネル型ＭＯＳトランジスタ５４，５６のゲート端子は、インバータ５３の出力端子に接続されている。インバータ５３の入力端子は、第１の選択信号Ｓ１の入力端子（Ｎ５）６５に接続されている。
【００４０】
従って、第１の選択信号Ｓ１が相対的に電位の高いＨレベルであるときに、第１のスイッチ３０および第４のスイッチ３３の各ＭＯＳトランジスタ５４，５５，５６，５７がオン状態となるので、第１のスイッチ３０および第４のスイッチ３３は導通状態となる。第１の選択信号Ｓ１が相対的に電位の低いＬレベルであるときには、第１のスイッチ３０および第４のスイッチ３３は開放状態となる。なお、図２において、ＶＤＤおよびＶＳＳは、それぞれ、電源およびグランドを表す。
【００４１】
図３に示すように、第１のスイッチ３０のスイッチ部５１および第４のスイッチ３３のスイッチ部５２の各Ｐチャネル型ＭＯＳトランジスタ５４，５６は、半導体基板７１に形成された同一のＮ型ウェル領域７２内に形成される。第１のスイッチ３０のスイッチ部５１および第４のスイッチ３３のスイッチ部５２の各Ｎチャネル型ＭＯＳトランジスタ５５，５７は、半導体基板７１に形成された同一のＰ型ウェル領域７３内に形成される。
【００４２】
また、第１のスイッチ３０の出力端子（Ｎ２）６２と第４のスイッチ３３の出力端子（Ｎ４）６４は、近接して配置される。このような配置によって、Ｎ型ウェル領域７２およびＰ型ウェル領域７３を介して第１のスイッチ３０および第４のスイッチ３３に漏れ込む電源からの雑音の量が等しくなる。
【００４３】
インバータ５３のＰチャネル型ＭＯＳトランジスタ５８は、半導体基板７１の、前記Ｎ型ウェル領域７２とは異なる領域に形成されたＮ型ウェル領域７４内に形成される。インバータ５３のＮチャネル型ＭＯＳトランジスタ５９は、半導体基板７１の、前記Ｐ型ウェル領域７３とは異なる領域に形成されたＰ型ウェル領域７５内に形成される。Ｎ型ウェル領域７２，７４は、コンタクト領域を介して電源ＶＤＤにバイアスされている。Ｐ型ウェル領域７３，７５は、コンタクト領域を介してグランドＶＳＳにバイアスされている。
【００４４】
半導体基板７１の図示しない領域には、第１〜第６の前記入力抵抗３６，３７，３８，３９，４０，４１、差動入力増幅器２７、帰還抵抗２８および抵抗４２が形成されている。すなわち、実施の形態１にかかるアナログ信号選択回路は、同一の半導体基板７１上に形成されている。なお、図２および図３において、「Ｓ」、「Ｇ」、「Ｄ」、「ＮＷ」および「ＰＷ」は、それぞれ、ソース端子（ソース電極）、ゲート端子（ゲート電極）、ドレイン端子（ドレイン電極）、Ｎ型のウェルおよびＰ型のウェルを表す。
【００４５】
図１において、ｎｖ１２、ｎｖ１３、ｎｖ２２およびｎｖ２３は、それぞれ、第２の信号経路、第３の信号経路、第５の信号経路および第６の信号経路のそれぞれの開放状態のスイッチに漏れ込む雑音を示す。また、図２において、ｎｖ４、ｎｖ５およびｎｖ６は、それぞれ、電源ＶＤＤに重畳された雑音、第１のスイッチ３０のスイッチ部５１が開放状態のときに漏れ出す電源の雑音ｎｖ４に起因する雑音、および第４のスイッチ３３のスイッチ部５２が開放状態のときに漏れ出す電源の雑音ｎｖ４に起因する雑音である。図２のｎｖ５およびｎｖ６の雑音が、それぞれ、図１の第２のスイッチ３１と第５のスイッチ３４の組ではｎｖ１２およびｎｖ２２の雑音となり、第３のスイッチ３２と第６のスイッチ３５の組ではｎｖ１３およびｎｖ２３の雑音となる。
【００４６】
図１において、第１のスイッチ手段２４と第２のスイッチ手段２５の各スイッチの開閉が第１の選択信号Ｓ１、第２の選択信号Ｓ２および第３の選択信号Ｓ３により制御されるので、第１のスイッチ手段２４および第２のスイッチ手段２５において、開放状態となるスイッチの数が同じになる。また、上述したように、第１のスイッチ手段２４および第２のスイッチ手段２５の各ＭＯＳトランジスタのサイズが同じである。
【００４７】
さらに、図２に示すような配置となっていることによって、第２のスイッチ３１に漏れ込む雑音ｎｖ１２の量と第５のスイッチ３４に漏れ込む雑音ｎｖ２２の量は等しくなる。また、第３のスイッチ３２に漏れ込む雑音ｎｖ１３の量と第６のスイッチ３５に漏れ込む雑音ｎｖ２３の量も等しくなる。これらの雑音が差動入力増幅器２７により差動加算されて相殺されるので、これらの雑音は、アナログ信号選択回路の出力端子（ＯＵＴ）２９には現れない。つまり、スイッチの寄生素子経由の雑音が原因で信号対雑音性能が劣化するのを抑えることができる。
【００４８】
差動入力増幅器２７が有する入力換算雑音ｎｖａの影響は、以下に説明する通りである。図１において、第１のスイッチ手段２４の出力ノードＡおよび第２のスイッチ手段２５の出力ノードＢの電圧を、それぞれ、Ｖ（Ａ）およびＶ（Ｂ）とすると、Ｖ（Ａ）およびＶ（Ｂ）は、次の（２）式で表される。従って、アナログ信号選択回路の出力端子（ＯＵＴ）２９には、次の（３）式で表される信号Ｖ（ＯＵＴ）が現われる。これより、入力信号ｓｖ１に対する増幅度が１倍であるのに対して、差動入力増幅器２７のノイズゲインが２倍であることがわかる。
【００４９】
【数２】
2008278298.tif 000004
【数３】
2008278298.tif 000005
【００５０】
このように、実施の形態１では、差動入力増幅器２７のノイズゲインが従来の半分になる。これは、３入力のアナログ信号のうちの１つが選択された場合のノイズゲインであるが、ノイズゲイン自体は、選択されるアナログ信号の数によって変化する。例えば、第１のスイッチ３０と第４のスイッチ３３の組、および第２のスイッチ３１と第５のスイッチ３４の組がともに導通状態になる場合には、第１の入力端子（ＩＮ１）２１および第２の入力端子（ＩＮ２）２２のそれぞれに入力するアナログ信号に対する増幅度は１倍であるが、ノイズゲインは３倍になる。
【００５１】
さらに、第１のスイッチ３０と第４のスイッチ３３の組、第２のスイッチ３１と第５のスイッチ３４の組、および第３のスイッチ３２と第６のスイッチ３５の組がともに導通状態になる場合には、入力信号に対する増幅度は１倍であるが、ノイズゲインは４倍になる。つまり、選択されるアナログ信号の数をＭとすると、ノイズゲインは［Ｍ＋１］倍となる。Ｍの値が４以上の場合も同様である。複数のアナログ信号が選択された場合には、その選択された複数のアナログ信号を差動入力増幅器２７により加算した信号が出力端子（ＯＵＴ）２９から出力される。
【００５２】
（実施の形態２）
図４は、この発明の実施の形態２にかかるアナログ信号選択回路の構成を示す図である。図４に示すように、実施の形態２は、実施の形態１のアナログ信号選択回路において、第１のスイッチ手段２４に含まれる第１〜第３のスイッチ３０，３１，３２と第２のスイッチ手段２５に含まれる第４〜第６のスイッチ３３，３４，３５とで、スイッチ部のＭＯＳトランジスタのサイズが異なるようにしたものである。特に限定しないが、ここでは、第４〜第６のスイッチ３３，３４，３５が第１〜第３のスイッチ３０，３１，３２の概ね２／３程度のサイズであるとする。
【００５３】
この場合、差動入力増幅器２７の非反転入力端子とアナログ基準電圧源ＳＧの間の抵抗値が実施の形態１の場合の３倍となる。これを表すため、図４では、差動入力増幅器２７の非反転入力端子とアナログ基準電圧源ＳＧの間の抵抗４２に抵抗４３と抵抗４４が直列に接続されている。この３つの抵抗４２，４３，４４の抵抗値は、すべてＲ１である。このようにすると、アナログ信号選択回路の出力端子（ＯＵＴ）２９で見ると、第１のスイッチ手段２４に漏れ込む雑音と第２のスイッチ手段２５に漏れ込む雑音は、その大きさが同じで逆の極性になる。
【００５４】
従って、これらの雑音は、アナログ信号選択回路の出力端子（ＯＵＴ）２９には現れない。実施の形態２では、半導体チップ上のアナログスイッチの占有面積が小さくなるという利点がある。なお、実施の形態２では、各スイッチの導通抵抗が大きくなるが、第２のスイッチ手段２５の各スイッチの入力信号が大振幅では変動せず、一定の直流電圧であるので、問題はない。
【００５５】
差動入力増幅器２７が有する入力換算雑音ｎｖａの影響は、以下に説明する通りである。図４において、第１のスイッチ手段２４の出力ノードＡおよび第２のスイッチ手段２５の出力ノードＢの電圧を、それぞれ、Ｖ（Ａ）およびＶ（Ｂ）とすると、Ｖ（Ａ）およびＶ（Ｂ）は、次の（４）式で表される。従って、アナログ信号選択回路の出力端子（ＯＵＴ）２９には、次の（５）式で表される信号Ｖ（ＯＵＴ）が現われる。これより、実施の形態２においても、実施の形態１と同様に、入力信号ｓｖ１に対する増幅度が１倍であるのに対して、差動入力増幅器２７のノイズゲインが２倍であることがわかる。
【００５６】
【数４】
2008278298.tif 000006
【数５】
2008278298.tif 000007
【００５７】
以上説明したように、実施の形態１、２によれば、アナログスイッチの寄生容量や寄生抵抗を介してスイッチに漏れ込む雑音を低減することができる。また、増幅器自体のノイズゲインを小さくすることができる。さらに、複数のアナログ入力信号の中から２以上の信号を選択し、それらの信号を加算して出力させることができる。
【００５８】
以上において本発明は、上述した実施の形態に限らず、種々変更可能である。例えば、第１のスイッチ手段２４および第２のスイッチ手段２５の各スイッチを、Ｐチャネル型ＭＯＳトランジスタのみ、またはＮチャネル型ＭＯＳトランジスタのみで構成してもよい。
【産業上の利用可能性】
【００５９】
以上のように、本発明にかかるアナログ信号選択回路は、オーディオ機器やビデオ機器のように複数のアナログのオーディオ信号の中から所望の信号を選択して出力する機器に有用であり、特に、音楽再生機能を有する携帯電話機に適している。
【図面の簡単な説明】
【００６０】
【図１】この発明の実施の形態１にかかるアナログ信号選択回路の構成を示す図である。
【図２】この発明の実施の形態１にかかるアナログ信号選択回路のスイッチを構成する半導体素子の等価回路を示す図である。
【図３】この発明の実施の形態１にかかるアナログ信号選択回路のスイッチを構成する半導体素子の平面レイアウトを示す図である。
【図４】この発明の実施の形態２にかかるアナログ信号選択回路の構成を示す図である。
【図５】従来のアナログ信号選択回路の構成を示す図である。
【符号の説明】
【００６１】
ＳＧ  アナログ基準電圧源
ｓｖ１  アナログ入力信号
２４  第１のスイッチ手段
２５  第２のスイッチ手段
２７  差動入力増幅器
３０，３１，３２，３３，３４，３５  スイッチ
３６，３７，３８，３９，４０，４１  入力抵抗
５４，５６  Ｐチャネル型ＭＯＳトランジスタ
５５，５７  Ｎチャネル型ＭＯＳトランジスタ
７１  半導体基板
７２  Ｎ型ウェル領域
７３  Ｐ型ウェル領域
【図１】
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【図２】
2008278298.tif 000009
【図３】
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【図４】
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【図５】
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