(57)【要約】【課題】テスト動作時において通常動作時とは異なる電圧が内部電源配線に供給される半導体装置において、チップ面積の増大を最小限に抑制しつつ、プリチャージ電位などの通常電圧を安定供給する。【解決手段】内部電源配線２００と、第１の電源回路１０１と第２の電源回路１０２とを備えている。第１の電源回路１０１は、通常動作時において内部電源配線２００に通常電圧を供給する通常電圧発生回路１１１と、テスト動作時において内部電源配線２００にテスト電圧を供給するテスト電圧発生回路１１２とを備えている。一方、第２の電源回路１０２は通常電圧発生回路１１１のみを備えている。これにより、テスト電圧発生回路１１２よりも通常電圧発生回路１１１の数の方が多くなることから、チップ面積の増大を抑制しつつ、プリチャージ電位などの通常電圧を安定供給することが可能となる。【選択図】図１
2008004242.tif 000002
【特許請求の範囲】
【請求項１】
内部電源配線と、通常動作時において前記内部電源配線に通常電圧を供給する複数の通常電圧発生回路と、テスト動作時において前記内部電源配線にテスト電圧を供給するテスト電圧発生回路とを備え、前記テスト電圧発生回路よりも前記通常電圧発生回路の方が多く設けられていることを特徴とする半導体装置。
【請求項２】
前記複数の通常電圧発生回路が略等間隔に分散配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記テスト電圧発生回路は、前記複数の通常電圧発生回路のうち所定の通常電圧発生回路に隣接して配置されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記所定の通常電圧発生回路は、チップの略中央部に配置されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記複数の通常電圧発生回路及び前記テスト電圧発生回路の動作を制御する制御回路をさらに備え、前記制御回路は、前記所定の通常電圧発生回路及び前記テスト電圧発生回路の近傍に配置されていることを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
前記複数の通常電圧発生回路に基準電圧を供給する基準電圧発生回路をさらに備え、前記基準電圧発生回路は、前記所定の通常電圧発生回路の近傍に配置されていることを特徴とする請求項３乃至５のいずれか一項に記載の半導体装置。
【請求項７】
前記内部電源配線は、複数のビット線にプリチャージ電位を供給する配線であることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
通常動作時において通常電圧を供給する通常電圧発生回路、テスト動作時においてテスト電圧を供給するテスト電圧発生回路、少なくとも前記テスト電圧発生回路を制御する制御回路及び少なくとも前記通常電圧発生回路に基準電圧を供給する基準電圧発生回路が互いに隣接配置された第１の電源回路と、
前記第１の電源回路に含まれる前記通常電圧発生回路と実質的に同じ回路構成を有する第２の電源回路とを備え、
前記第１の電源回路よりも前記第２の電源回路の方が多く設けられていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、テスト動作時において通常動作時とは異なる電圧が内部電源配線に供給される半導体装置に関する。
【背景技術】
【０００２】
広く知られているように、ＤＲＡＭ（Dynamic Random Access Memory）においては、データの読み出しを実行する前にビット線を所定の電位にプリチャージする必要がある。プリチャージ電位は、メモリセルの高位側書き込み電位ＶＡＲＹと低位側書き込み電位ＶＳＳＡとの中間電位、すなわち（ＶＡＲＹ−ＶＳＳＡ）／２に設定され、高位側書き込み電位ＶＡＲＹが１．４Ｖ、低位側書き込み電位ＶＳＳＡが０Ｖであるとすると、プリチャージ電位は０．７Ｖとなる。
【０００３】
実際にデータの読み出しが行われると、高位側書き込み電位ＶＡＲＹを保持しているメモリセルに接続されたビット線の電位は、プリチャージ電位よりも僅かに上昇する。逆に、低位側書き込み電位ＶＳＳＡを保持しているメモリセルに接続されたビット線の電位は、プリチャージ電位よりも僅かに低下する。このようなビット線電位の変化は、センスアンプによって増幅される。
【０００４】
読み出し動作に伴うビット線の電位変化量は、例えば２００ｍＶ程度と僅かであることから、プリチャージ電位は極めて正確である必要がある。しかしながら、高集積化に伴ってプリチャージ電位を供給すべきビット線の数が増えてくると、プリチャージ電位が不安定となるおそれが生じる。
【０００５】
一方、テスト動作時においては、本来のプリチャージ電位とは異なる電位をビット線に供給することがある。この場合、プリチャージ電位を発生させるための電圧発生回路とは別に、テスト電圧を発生させるための電圧発生回路をチップ内に設けておく必要があり、チップ面積の増大が生じる。
【０００６】
尚、内部電圧の生成やテスト電圧の生成に関しては、特許文献１及び２に記載された技術が知られている。
【特許文献１】特開平６−２３６９２５号公報
【特許文献２】特開平７−１１１４５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、テスト動作時において通常動作時とは異なる電圧が内部電源配線に供給される半導体装置であって、チップ面積の増大を最小限に抑制しつつ、プリチャージ電位などの通常電圧を安定供給することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明による半導体装置は、内部電源配線と、通常動作時において内部電源配線に通常電圧を供給する複数の通常電圧発生回路と、テスト動作時において内部電源配線にテスト電圧を供給するテスト電圧発生回路とを備え、テスト電圧発生回路よりも通常電圧発生回路の方が多く設けられていることを特徴とする。
【０００９】
本発明によれば、一つの内部電源配線に対して複数の通常電圧発生回路が割り当てられていることから、プリチャージ電位などの通常電圧を安定供給することが可能となる。しかも、通常電圧発生回路の数よりもテスト電圧発生回路の数の方が少ないことから、チップ面積の増大を最小限に抑制することが可能となる。
【００１０】
一般的な半導体装置においては、通常電圧発生回路とテスト電圧発生回路はセットで扱われ、両者を含む一つの電源回路として設計される。このため、通常電圧の安定供給を目的としてこのような電源回路を複数個配置すると、チップ面積が大幅に増大してしまう。これに対し、本発明では、通常電圧発生回路とテスト電圧発生回路を別個の回路として扱い、前者を多く後者を少なく設定していることから、通常電圧の安定化とチップ面積の抑制を同時に達成することが可能となる。
【００１１】
本発明において、これら複数の通常電圧発生回路は略等間隔に分散配置されていることが好ましい。これによれば、通常電圧をより安定化させることが可能となる。また、テスト電圧発生回路は、複数の通常電圧発生回路のうち所定の通常電圧発生回路に隣接して配置されていることが好ましい。つまり、通常電圧発生回路とテスト電圧発生回路のセットは、一つだけ設ければ足り、この場合、通常電圧発生回路とテスト電圧発生回路のセットは、チップの略中央部に配置することが好ましい。これによれば、テスト電圧を略均等に供給することが可能となる。
【００１２】
また、本発明による半導体装置は、複数の通常電圧発生回路及びテスト電圧発生回路の動作を制御する制御回路をさらに備えることが好ましく、この場合、制御回路は所定の通常電圧発生回路及びテスト電圧発生回路の近傍に配置されていることが好ましい。つまり、制御回路については、通常電圧発生回路とテスト電圧発生回路のセットである電源回路に含ませておけばよい。また、複数の通常電圧発生回路に基準電圧を供給する基準電圧発生回路をさらに備え、基準電圧発生回路は、所定の通常電圧発生回路の近傍に配置されていることが好ましい。つまり、基準電圧発生回路についても、通常電圧発生回路とテスト電圧発生回路のセットである電源回路に含ませておけばよい。
【発明の効果】
【００１３】
このように、本発明によれば、チップ面積の増大を最小限に抑制しつつ、プリチャージ電位などの通常電圧を安定供給することが可能となる。
【発明を実施するための最良の形態】
【００１４】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【００１５】
図１は、本発明の好ましい実施形態による半導体装置１０の全体構造を示す模式図である。
【００１６】
本実施形態による半導体装置１０はＤＲＡＭであり、図１に示すように、複数（本例では４個）のメモリマット１００を有している。Ｙ方向に隣接するメモリマット１００間には、Ｘ方向に略等間隔に配列された３つの電源回路が配置されている。このうち、第１の電源回路１０１はチップの略中央部に配置されており、第２の電源回路１０２は第１の電源回路１０１からみてＸ方向における端部に配置されている。ここで、Ｘ方向とはワード線ＷＬの延在方向であり、Ｙ方向とはビット線ＢＬの延在方向である。
【００１７】
図２は、メモリセルＭＣの回路図である。
【００１８】
本実施形態による半導体装置１０はＤＲＡＭであることから、メモリセルＭＣは、図２に示すように、ビット線ＢＬに対して直列接続されたセルトランジスタＴｒ及びセルキャパシタＣによって構成され、セルトランジスタＴｒのゲート電極は対応するワード線ＷＬに接続されている。これにより、ワード線ＷＬがハイレベルとなると、対応するセルトランジスタＴｒがオンし、セルキャパシタＣが対応するビット線ＢＬに接続されることになる。
【００１９】
メモリセルＭＣからデータを読み出す際には、あらかじめプリチャージ信号ＰＲＥを活性化させることにより、プリチャージトランジスタＰＴを介してビット線ＢＬをプリチャージ電位ＶＢＬＰに接続する必要がある。プリチャージ電位ＶＢＬＰは、メモリセルの高位側書き込み電位ＶＡＲＹと低位側書き込み電位ＶＳＳＡとの中間電位である。したがって、プリチャージした後、ワード線ＷＬを活性化させることによってセルトランジスタＴｒをオンさせると、ビット線ＢＬの電位が変化する。つまり、セルキャパシタＣに高位側書き込み電位ＶＡＲＹが書き込まれていた場合には、ビット線ＢＬの電位はプリチャージ電位ＶＢＬＰから僅かに上昇し、セルキャパシタＣに低位側書き込み電位ＶＳＳＡが書き込まれていた場合には、ビット線ＢＬの電位はプリチャージ電位ＶＢＬＰから僅かに低下する。
【００２０】
一方、セルキャパシタＣのプレート電極にはプレート電位ＶＰＬＴが常に供給されている。プレート電位ＶＰＬＴは、プリチャージ電位ＶＢＬＰと同電位である。これらプリチャージ電位ＶＢＬＰ及びプレート電位ＶＰＬＴは、図１に示す第１及び第２の電源回路１０１，１０２によって生成される。
【００２１】
図３は、第１の電源回路１０１の構成を示す回路図である。
【００２２】
図３に示すように、第１の電源回路１０１は、通常電圧発生回路１１１、テスト電圧発生回路１１２、制御回路１１３及び基準電圧発生回路１１４からなる４つの回路部分によって構成されている。これら４つの回路部分はセットで設計され、一つの機能ブロックとして取り扱われる。このため、これらは分散配置されることなく、互いに隣接して配置される。
【００２３】
通常電圧発生回路１１１は、通常動作時において内部電源配線２００に通常電圧を供給するための回路であり、トランジスタ１２１〜１２５からなる差動回路１２０と、トランジスタ１３１〜１３５からなる差動回路１３０を備えている。これら差動回路１２０，１３０の出力は、直列接続されたプッシュプル形式のドライバ１４１，１４２のゲート電極にそれぞれ供給される。これにより、ドライバ１４１，１４２の共通ドレインは、基準電圧ＶＲＥＦと所定の対応関係を持った通常電圧、つまりプリチャージ電位ＶＢＬＰ（＝プレート電位ＶＰＬＴ）に安定し、この電位が遮断用トランジスタ１５０を介して内部電源配線２００に供給される。
【００２４】
このように、通常動作時においては内部電源配線２００には通常電圧、つまりプリチャージ電位ＶＢＬＰ（＝プレート電位ＶＰＬＴ）が供給されることになる。内部電源配線２００は、図１に示すようにＸ方向に敷設されており、各メモリマット１００にプリチャージ電位ＶＢＬＰ及びプレート電位ＶＰＬＴを供給する役割を果たす。
【００２５】
テスト電圧発生回路１１２は、テスト動作時において内部電源配線２００にテスト電圧を供給するための回路であり、通常電圧発生回路１１１に含まれるドライバ１４１，１４２と同様のドライバ１６１，１６２によって構成される。しかしながら、通常電圧発生回路１１１とは異なり、テスト電圧発生回路１１２を構成するドライバ１６１，１６２は、テスト動作時において一方が完全にオン、他方が完全にオフとなる。つまり、テスト動作時においてテスト電圧発生回路１１２が出力する電圧は、高位側書き込み電位ＶＡＲＹ及びグランド電位ＶＳＳのいずれか一方となる。
【００２６】
内部電源配線２００に高位側書き込み電位ＶＡＲＹやグランド電位ＶＳＳを与えると、半導体装置１０は正常な動作を行うことができなくなるが、出荷前に敢えてこのような電位を与えるテストが行われることがあり、このようなテスト動作を行う時にだけドライバ１６１，１６２をオンさせる。通常動作時においては、ドライバ１６１，１６２はいずれもオフ状態に維持される。
【００２７】
テスト電圧発生回路１１２を構成するドライバ１６１，１６２の動作は、制御回路１１３によって制御される。図３に示すように、制御回路１１３は、ドライバ１６１，１６２を制御するゲート回路１７１〜１７３を備えており、外部からは第１のテスト信号ＴＶＨ及び第２のテスト信号ＴＶＬが供給される。テスト動作時においては、第１のテスト信号ＴＶＨ及び第２のテスト信号ＴＶＬの一方がハイレベル、他方がローレベルとされる。通常動作時においては、第１のテスト信号ＴＶＨ及び第２のテスト信号ＴＶＬともローレベルに維持される。
【００２８】
具体的には、テスト動作時において第１のテスト信号ＴＶＨをハイレベル、第２のテスト信号ＴＶＬをローレベルに設定すると、テスト電圧発生回路１１２に含まれるドライバ１６１がオン、ドライバ１６２がオフとなる。これにより、内部電源配線２００には、高位側書き込み電位ＶＡＲＹがそのまま供給されることになる。一方、テスト動作時において第１のテスト信号ＴＶＨをローレベル、第２のテスト信号ＴＶＬをハイレベルに設定すると、テスト電圧発生回路１１２に含まれるドライバ１６１がオフ、ドライバ１６２がオンとなる。これにより、内部電源配線２００には、グランド電位ＶＳＳがそのまま供給されることになる。
【００２９】
また、制御回路１１３には、第１のテスト信号ＴＶＨ及び第２のテスト信号ＴＶＬの両方を受けるゲート回路１７４がさらに設けられており、第１のテスト信号ＴＶＨ及び第２のテスト信号ＴＶＬのいずれか一方がハイレベルである場合（テスト動作時である場合）には、停止信号ＶＳＴＰがローレベルとなる。一方、第１のテスト信号ＴＶＨ及び第２のテスト信号ＴＶＬの両方がローレベルである場合（通常動作時である場合）には、停止信号ＶＳＴＰはハイレベルとなる。
【００３０】
停止信号ＶＳＴＰは、通常電圧発生回路１１１に含まれる遮断用トランジスタ１５０のゲート電極に供給される。したがって、第１のテスト信号ＴＶＨ及び第２のテスト信号ＴＶＬの両方がローレベルである場合、つまり通常動作時である場合には、遮断用トランジスタ１５０はオン状態となる。一方、第１のテスト信号ＴＶＨ及び第２のテスト信号ＴＶＬのいずれか一方がハイレベルである場合、つまりテスト動作時である場合には、遮断用トランジスタ１５０はオフ状態となる。これにより、通常動作時においては通常電圧発生回路１１１によって生成される電位が内部電源配線２００に供給され、テスト動作時においてはテスト電圧発生回路１１２によって生成される電位が内部電源配線２００に供給されることになる。
【００３１】
さらに、第１の電源回路１０１は基準電圧発生回路１１４を含んでいる。基準電圧発生回路１１４は、高位側書き込み電位ＶＡＲＹとグランド電位ＶＳＳとの間に直列接続されたラダー抵抗Ｒによって構成され、ラダー抵抗Ｒによって分圧された電位が基準電圧ＶＲＥＦとして用いられる。基準電圧ＶＲＥＦは、差動回路１２０，１３０に含まれるトランジスタ１２３，１３２のゲート電極に供給される。
【００３２】
図４は、第２の電源回路１０２の構成を示す回路図である。
【００３３】
図４に示すように、第２の電源回路１０２は、第１の電源回路１０１からテスト電圧発生回路１１２、制御回路１１３及び基準電圧発生回路１１４が削除された構成、すなわち、通常電圧発生回路１１１のみによって構成されている。このため、第２の電源回路１０２は、第１の電源回路１０１よりもチップ上の占有面積が大幅に小さい。
【００３４】
図１に示すように、第２の電源回路１０２が使用する基準電圧ＶＲＥＦについては、第１の電源回路１０１に含まれる基準電圧発生回路１１４から供給を受け、第２の電源回路１０２が使用する停止信号ＶＳＴＰについては、第１の電源回路１０１に含まれる制御回路１１３から供給を受ける。
【００３５】
このように、本実施形態では、一つの内部電源配線２００に対して３つの電源回路１０１，１０２を割り当て、しかも、これら３つの電源回路１０１，１０２を略等間隔に分散配置していることから、３つの通常電圧発生回路１１１が略等間隔に分散配置されることになる。これにより、通常電圧であるプリチャージ電位ＶＢＬＰ（＝プレート電位ＶＰＬＴ）の電位がより安定する。
【００３６】
また、本実施形態による半導体装置１０では、全ての電源回路にテスト電圧発生回路１１２などを設けるのではなく、中央に配置された第１の電源回路１０１にのみテスト電圧発生回路１１２などを設け、他の電源回路１０２は通常電圧発生回路１１１のみによって構成していることから、チップ面積の増大を最小限に抑制することが可能となる。
【００３７】
既に説明したように、一般的な半導体装置においては、通常電圧発生回路とテスト電圧発生回路はセットで扱われ、両者を含む一つの機能ブロックとして設計される。これに対し、本実施形態では、テスト電圧発生回路１１２などを含む第１の電源回路１０１と、テスト電圧発生回路１１２などを含まない第２の電源回路１０２を別々に用いていることから、一つの内部電源配線２００に対して複数の電源回路を接続しているにもかかわらず、チップ面積の増大を抑制することが可能となる。つまり、通常電圧の安定化とチップ面積の抑制を同時に達成することが可能となる。
【００３８】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００３９】
例えば、上記実施形態では、第１の電源回路１０１を１個、第２の電源回路１０２を２個レイアウトすることにより、通常電圧発生回路１１１を合計３個用いている。しかしながら、本発明がこれに限定されるものではなく、通常電圧発生回路１１１の数がテスト電圧発生回路１１２の数よりも多くなる限り、どのようなレイアウトであっても構わない。
【００４０】
また、上記各実施形態では、本発明の対象がＤＲＡＭである場合を例に説明したが、本発明の適用対象がＤＲＡＭに限定されるものではなく、テスト動作時において通常動作時とは異なる電圧が内部電源配線に供給される半導体装置である限り、他の種類の半導体装置に適用することも可能である。
【図面の簡単な説明】
【００４１】
【図１】本発明の好ましい実施形態による半導体装置１０の全体構造を示す模式図である。
【図２】メモリセルＭＣの回路図である。
【図３】第１の電源回路１０１の構成を示す回路図である。
【図４】第２の電源回路１０２の構成を示す回路図である。
【符号の説明】
【００４２】
１０      半導体装置
１００    メモリマット
１０１    第１の電源回路
１０２    第２の電源回路
１１１    通常電圧発生回路
１１２    テスト電圧発生回路
１１３    制御回路
１１４    基準電圧発生回路
１２０，１３０    差動回路
１２１〜１２５，１３１〜１３５    トランジスタ
１４１，１４２    ドライバ
１５０    遮断用トランジスタ
１６１，１６２    ドライバ
１７１〜１７４    ゲート回路
２００    内部電源配線
Ｒ        ラダー抵抗
【図１】
2008004242.tif 000003
【図２】
2008004242.tif 000004
【図３】
2008004242.tif 000005
【図４】
2008004242.tif 000006