(57)【要約】【課題】暗電流のばらつきを低減可能なｐｉｎ型フォトダイオードを作製する方法を提供する。【解決手段】パッシベーションのためのＩｎＰ半導体２９を成長した後に、燐雰囲気中で熱処理３１を行うので、半導体メサ上に成長されたＩｎＰ半導体がマイグレートする。熱処理の結果、マイグレートによりＩｎＰ半導体２９ａの厚みの均一性が良好になる。【選択図】図２
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【特許請求の範囲】
【請求項１】
ｐｉｎ型フォトダイオードを作製する方法であって、
ｐｉｎ型構造のための複数のIII−Ｖ化合物半導体膜を基板上に成長する工程と、
前記III−Ｖ化合物半導体膜を成長した後に、ｐｉｎ型構造のための半導体メサを形成する工程と、
前記半導体メサを形成した後に、結晶成長装置を用いてパッシベーションのためのＩｎＰ半導体を成長する工程と、
前記ＩｎＰ半導体を成長した後に、燐を含む雰囲気中で前記ＩｎＰ半導体の熱処理を行う工程と
を備えることを特徴とする方法。
【請求項２】
前記熱処理では、前記結晶成長装置にホスフィンを供給する、ことを特徴とする請求項１に記載された方法。
【請求項３】
前記半導体メサは逆メサ形状の側面を有する、ことを特徴とする請求項１または請求項２に記載された方法。
【請求項４】
前記半導体メサはドライエッチングにより形成される、ことを特徴とする請求項１または請求項２に記載された方法。
【請求項５】
前記ｐｉｎ型構造はＧａＩｎＡｓ半導体の積層からなる、ことを特徴とする請求項１〜４のいずれか一項に記載された方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ｐｉｎ型フォトダイオードを作製する方法に関する。
【背景技術】
【０００２】
特許文献１には、ＩｎＧａＡｓからなるメサ構造をｎ型ＩｎＰ基板上に有するフォトダイオードが記載されている。このメサ構造は、二酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）あるいはポリイミドといった誘電体からなる誘電体層で覆われている。
【特許文献１】特開昭６１−２５５０７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
メサ型フォトダイオードの暗電流はプレーナ型フォトダイオードと比較して大きい。メサ型フォトダイオードは、メサ表面を保護するためのＩｎＰパッシベーションを有しているけれども、暗電流はメサ表面を表面漏洩電流であると考えられる。暗電流に関して調べた結果、メサ側面上のＩｎＰの成長が不均一であり、メサ表面の一部分にＩｎＰが適切に成長されていないことが明らかになった。この部分が表面漏洩電流のためのパスを形成している。また、メサの形状は、エッチングされるＧａＩｎＡｓといったIII―Ｖ化合物半導体の組成、エッチング条件等により変動する。このため、半導体メサの側面を良好に被覆する方法は、これまで見当たらない。暗電流の変動幅が大きいと、多数のフォトダイオードから良品のフォトダイオードを選別する必要があり、この選別を簡素に、或いは不要にすることが求められてきた。
【０００４】
本発明は、上記の事情を鑑みて為されたものであり、暗電流のばらつきを低減可能なｐｉｎ型フォトダイオードを作製する方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一側面は、ｐｉｎ型フォトダイオードを作製する方法である。この方法は、（ａ）ｐｉｎ型構造のための複数のIII−Ｖ化合物半導体膜を基板上に成長する工程と、（ｂ）前記III−Ｖ化合物半導体膜を成長した後に、ｐｉｎ型構造のための半導体メサを形成する工程と、（ｃ）前記半導体メサを形成した後に、結晶成長装置を用いてパッシベーションのためのＩｎＰ半導体を成長する工程と、（ｄ）前記ＩｎＰ半導体を成長した後に、燐を含む雰囲気中で前記ＩｎＰ半導体の熱処理を行う工程とを備える。
【０００６】
この方法によれば、パッシベーションのためのＩｎＰ半導体を成長した後に、燐を含む雰囲気中で熱処理を行うので、半導体メサ上に成長されたＩｎＰ半導体がマイグレートする。このマイグレートにより、ＩｎＰ半導体の厚みの均一性が良好になる。
【０００７】
本発明に係る方法では、前記熱処理では、前記結晶成長装置にホスフィンを供給することが好ましい。ホスフィンの供給により、結晶成長装置内にリン雰囲気が形成され、ＩｎＰ半導体の成長に引き続いて、熱処理を行うことができる。
【０００８】
本発明に係る方法では、前記半導体メサは逆メサ形状の側面を有することができる。半導体メサをエッチングにより形成する際に、半導体メサ側面には、結晶面方位に起因した所定の結晶軸方向に逆メサ形状が現れる。ＩｎＰ半導体を成長すると、逆メサ形状の側面上のＩｎＰ半導体の厚みは薄い。熱処理によりマイグレーションが生じ、逆メサ形状の側面上のＩｎＰ半導体が所望の厚みを越える。
【０００９】
本発明に係る方法では、前記半導体メサをドライエッチングにより形成することができる。ドライエッチングにより形成された半導体メサの側面は、垂直に近い側面を有する。垂直に近い側面にＩｎＰ半導体を成長すると、ＩｎＰ半導体の厚みは薄い。熱処理によりマイグレーションが生じ、半導体メサの側面上のＩｎＰ半導体が所望の厚みを越える。
【００１０】
本発明に係る方法では、前記ｐｉｎ型構造はＧａＩｎＡｓ半導体の積層からなる。この方法によれば、ｐｉｎ型構造のための複数のIII−Ｖ化合物半導体膜は、ｐ型ＧａＩｎＡｓ膜、ｉ型ＧａＩｎＡｓ膜およびｎ型ＧａＩｎＡｓ膜を含む。
【００１１】
本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。
【発明の効果】
【００１２】
以上説明したように、本発明によれば、暗電流のばらつきを低減可能なｐｉｎ型フォトダイオードを作製する方法が提供される。
【発明を実施するための最良の形態】
【００１３】
本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明のｐｉｎ型フォトダイオードを作製する方法に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。
【００１４】
図１、図２および図３は、ｐｉｎ型フォトダイオードを作製する方法の主要な工程を示す図面である。図１（Ａ）に示されるように、例えば半導体からなる基板（以下、半導体基板と記す）１１を準備する。半導体基板１１として、例えば半絶縁性ＩｎＰ基板を用いることができる。ｐｉｎ型構造のための複数のIII−Ｖ化合物半導体膜１３、１５、１７を半導体基板１１の主面１１ａ上に成長して、エピタキシャル基板２１を形成する。これらIII−Ｖ化合物半導体膜１３、１５、１７を堆積するために、例えば有機金属気相成長（ＭＯＣＶＤ）炉１９といった結晶成長装置に成膜ガスＧ１を供給してエピタキシャル成長が行われる。
エピタキシャル基板２１の一例は、
半導体基板１１：半絶縁性（１００）面ＩｎＰウエハ
第１導電型のIII−Ｖ化合物半導体膜１３：ｎ型ＩｎＧａＡｓ
ｉ型III−Ｖ化合物半導体膜１５：アンドープＩｎＧａＡｓ
第２導電型のIII−Ｖ化合物半導体膜１７：ｐ型ＩｎＧａＡｓ
である。
【００１５】
半導体メサを形成するためのマスク（例えば、レジストマスク）２３をエピタキシャル基板２１上に形成する。次いで、図１（Ｂ）に示されるように、マスク２３を用いエピタキシャル基板２１のエッチング２５を行ってｐｉｎ型構造のための半導体メサ２７を形成する。エッチング２５により、III−Ｖ化合物半導体膜１３ａ、III−Ｖ化合物半導体膜１５ａおよびIII−Ｖ化合物半導体膜１７ａが、それぞれ、III−Ｖ化合物半導体膜１７、III−Ｖ化合物半導体膜１５およびIII−Ｖ化合物半導体膜１３から形成される。半導体メサ２７は、メサ形状の第２導電型のIII−Ｖ化合物半導体膜１７ａおよびｉ型のIII−Ｖ化合物半導体膜１５ａを含む。エッチング２５の後に、マスク２３を除去する。
【００１６】
（１００）面ＩｎＰウエハ上に成長されたＧａＩｎＡｓエピタキシャ膜をエッチャント（例えば、硫酸：過酸化水素水：純水＝1：1：400の比率で配合したエッチャント）を用して、ウエットエッチングするとき、（１００）結晶面に関連して特定の結晶方位に逆メサ形状が生成され、また別の結晶方位に順メサ形状が生成される。例えば、図１（Ｂ）に示される断面図では、半導体メサ２７において、III−Ｖ化合物半導体膜１７ａの側面の傾斜は、III−Ｖ化合物半導体膜１５ａの側面の傾斜と逆向きに形成されている。必要な場合には、第１導電型のIII−Ｖ化合物半導体膜１３をエッチングして、個々のｐｉｎ構造を互いに分離する。
【００１７】
図２（Ａ）に示されるように、半導体メサ２７を形成した後に、ＭＯＣＶＤ炉１９に成膜ガスＧ２を供給してパッシベーションのためのＩｎＰ半導体２９を成長する。一例のＩｎＰ成長条件としては
ＩｎＰ半導体２９：アンドープＩｎＰ
成長圧力：７９９９パスカル（６０Ｔｏｒｒ）
成長温度：摂氏６５０度
である。半導体メサ２７の上面２７ａおよび順メサの側面２７ｂ並びにIII−Ｖ化合物半導体膜１３ａ上では、十分な厚さのＩｎＰ半導体２９は堆積されるが、半導体メサ２７の逆メサの側面２７ｃ上では、十分な厚さのＩｎＰ半導体２９は得られない。
【００１８】
ＩｎＰ半導体２９を成長した後に、図２（Ｂ）に示されるように、ＭＯＣＶＤ炉１９に燐雰囲気を形成し、ＩｎＰ半導体２９の熱処理３１を行う。燐雰囲気の提供のためにガスＧＴＨとして、例えばホスフィン、ターシャルブチルホスフィン（ＴＢＰ）等を使用できる。ＭＯＣＶＤ炉１９の反応管内をリン雰囲気（ホスフィンを反応管に導入）にして熱処理を行い、順メサの側面上のインジウムリン（ＩｎＰ）を逆メサの側面に移動させる。矢印Ｍにより示されるマイグレーションにより、半導体メサ２９を覆うＩｎＰパッシベーション膜が形成される。
熱処理の時間：１０〜３０分、
熱処理温度ＴＴＨ：摂氏６８０〜６９０度
である。ガスＧＴＨの供給により結晶成長装置内にリン雰囲気が形成され、ＩｎＰ半導体の成長に引き続いて熱処理を行うことができる。
【００１９】
この方法によれば、パッシベーションのためのＩｎＰ半導体２９を成長した後に、燐雰囲気中で熱処理３１を行うので、半導体メサ上に成長されたＩｎＰ半導体がマイグレートする。熱処理の結果、図２（Ｃ）に示されるように、マイグレートによりＩｎＰ半導体２９ａの厚みの均一性が良好になる。したがって、ｐｉｎ型フォトダイオードの暗電流のばらつきが低減される。
【００２０】
既に説明したように、半導体メサ２７をエッチングにより形成する際に、結晶面方位に起因した所定の結晶軸方向に半導体メサ側面２７ｃには逆メサ形状が現れる。ＩｎＰ半導体２９を成長すると、逆メサ形状の側面２９ｃ上のＩｎＰ半導体の厚みは薄い。燐雰囲気中の熱処理３１によりマイグレーションが引き起こされ、逆メサ形状の側面上のＩｎＰ半導体が所望の厚みを越える。
【００２１】
この後に、図３（Ａ）に示されるように、半導体メサ２７の側面２７ｂ、２７ｃを覆うようにＩｎＰ半導体２９ａにパターン形成する。パターン形成されたＩｎＰ半導体２９ｂは、アノード電極およびカソード電極のための開口３３ａ、３３ｂとを有する。開口３３ａは、半導体メサ２７の上面２７ａに位置合わせされており、開口３３ｂは、第１導電型のIII−Ｖ化合物半導体膜１３ａの表面に位置合わせされている。ＩｎＰ半導体２９ｂは、ｐｉｎ構造のためのｐ−ｉ接合３５ａおよびｉ−ｎ接合３５ｂを覆うと共に、ｐ−ｉ接合３５ａからｉ−ｎ接合３５ｂと共に半導体メサ側面２７ｂ、２７ｃを覆う。
【００２２】
図３（Ｂ）に示されるように、シリコン無機化合物等からなる誘電体膜３７をウエハ全面に堆積する。誘電体膜３７は、例えば、ＣＶＤ法で堆積されたシリコン窒化物からなる。誘電体膜３７にパターン形成する。
【００２３】
図３（Ｃ）に示されるように、第１の電極（アノード）３９および第２の電極（カソード）４１を形成すると共に、半導体メサ２７の上面２７ａに反射防止膜４３に形成する。これらの工程により、誘電体膜３７ａで覆われたメサ型ｐｉｎフォトダイオードが形成される。
【００２４】
本実施の形態に係る方法の変形例では、ウエットエッチングと共に或いはウエットエッチングに替えてドライエッチングを用い、半導体メサを形成することができる。ドライエッチングにより形成された半導体メサの側面は、垂直に近い側面を有する。垂直に近い側面にＩｎＰ半導体を成長すると、ＩｎＰ半導体の厚みは薄い。しかしながら、熱処理３１と同様に処理することにより、半導体メサの側面上のＩｎＰ半導体が所望の厚みを越える。
【００２５】
メサ型ｐｉｎフォトダイオードは、表面漏洩電流の低減のために、窒化シリコンなどの絶縁膜またはＩｎＰエピタキシャル層をパッシベーション膜としてメサ表面に堆積させる。ＩｎＰの堆積では、逆メサ側面へのＩｎＰの付きまわりが良くない。また、逆メサの形状は、ＧａＩｎＡｓといったIII―Ｖ化合物半導体の組成、エッチング条件等により変動する。
【００２６】
本実施の形態では、ＩｎＰ再成長の直後においては、半導体メサの逆メサ側面にＩｎＰが堆積されない部分があるけれども、リン雰囲気中で成長温度より高い温度にて熱処理を行うことによって、半導体メサ周囲のＩｎＰを移動させる。この移動により、半導体メサの逆メサ側面にＩｎＰが付着する。熱処理中に生じるＩｎＰの移動によって、半導体メサの逆メサ側面のＩｎＰの厚み、およびＩｎＰ全体にわたる膜厚の均一性が改善される。図４および図５は、半導体メサの側面上のＩｎＰ膜厚を示す断面図である。これらの図面は、走査型電子顕微鏡（ＳＥＭ）像である。図４の円Ａにより示されるエリアでは、良好な形状のＩｎＰ膜が得られていない。図５の円Ｂにより示されるエリアでは、良好な形状のＩｎＰ膜が得られている。これらの半導体メサをそれぞれ含むフォトダイオードを作製し、これらのフォトダイオードの暗電流を測定した。良好な形状のＩｎＰ膜を用いたフォトダイオードＢの暗電流は、例えば０．２ｎＡ（印加電圧５ボルト）であるけれども、良好な形状のＩｎＰ膜を持たないフォトダイオードＡの暗電流は、例えば２ｎＡ（印加電圧５ボルト）である。半導体メサの側面を覆うＩｎＰ膜の形状に応じて、暗電流特性に１０倍程度の差が生じることが理解される。
【００２７】
ＩｎＰ層のエピタキシャル成長に続いてＭＯＣＶＤ炉を用いた熱処理をリン雰囲気中で行い、ＩｎＰの付きが悪い半導体メサ側面、特に逆メサ側面、にＩｎＰを移動させることにより、メサ側面のＩｎＰを均一にする。熱処理を行うことにより半導体メサの側面へのＩｎＰ層の付着が改善されて、ｐｉｎ型フォトダイオードの歩留まりを向上できる。この歩留まり向上により、これまでｐｉｎ型フォトダイオードの全数に行われていた暗電流測定／選別工程が簡略にされる。
【００２８】
好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本発明は、本実施の形態に開示された特定の構成に限定されるものではない。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。
【図面の簡単な説明】
【００２９】
【図１】図１（Ａ）および図１（Ｂ）は、ｐｉｎ型フォトダイオードを作製する方法の主要な工程を示す図面である。
【図２】図２（Ａ）〜図２（Ｃ）は、ｐｉｎ型フォトダイオードを作製する方法の主要な工程を示す図面である。
【図３】図３（Ａ）〜図３（Ｃ）は、ｐｉｎ型フォトダイオードを作製する方法の主要な工程を示す図面である。
【図４】図４は、半導体メサ側面上におけるインジウムリン膜の所望でない形状を示す図面である。
【図５】図５は、半導体メサの側面上におけるインジウムリン膜厚の良好な形状を示す図面である。
【符号の説明】
【００３０】
１１…半導体基板、１９…有機金属気相成長（ＭＯＣＶＤ）炉、２１…エピタキシャル基板、１３、１３ａ…第１導電型のIII−Ｖ化合物半導体膜、１５、１５ａ…ｉ型III−Ｖ化合物半導体膜、１７、１７ａ…第２導電型のIII−Ｖ化合物半導体膜、２３…マスク、２５…エッチング、２７…半導体メサ、２９、２９ａ、２９ｂ…ＩｎＰ半導体、３１…燐雰囲気中の熱処理、２７ａ、２７ｂ、２７ｃ…半導体メサ側面、３３ａ、３３ｂ…開口、３５ａ…ｐ−ｉ接合、３５ｂ…ｉ−ｎ接合、３７、３７ａ…誘電体膜  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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