(57)【要約】【課題】不揮発性メモリー構造及び該形成方法が提供される。【解決手段】不揮発性メモリー構造は複数の電荷貯蔵のパターンを含む。隣り合う電荷貯蔵のパターンの間の電気的なカップリングの距離Ｌｃは隣り合う電荷貯蔵のパターンの間の直線的幾何距離Ｌｓより大きく形成される。【選択図】図３Ａ
2008066734.tif 000002
【特許請求の範囲】
【請求項１】
複数の電荷貯蔵のパターンを含むと共に、隣り合う電荷貯蔵のパターンの間の電気的なカップリングの距離Ｌｃは前記隣り合う電荷貯蔵のパターンの間の直線的幾何距離Ｌｓよりさらに大きい事を特徴とする不揮発性メモリー構造。
【請求項２】
前記複数の電荷貯蔵のパターンの中で少なくとも一つはビットラインの方向にＷ１の幅を持ち、前記複数の電荷貯蔵のパターンの上部の表面より高い下部の表面を持つ複数の上部制御ゲート及び前記複数の上部制御ゲートの下部に位置する複数の下部制御ゲートを含む制御ゲートを持つと共に、前記複数の下部制御ゲートの中で少なくとも一つは前記ビットラインの方向にＷ２の幅を持ち、Ｗ２＞Ｗ１である事を特徴とする請求項１に記載の不揮発性メモリー構造。
【請求項３】
実際的に殆どを占める前記複数の電荷貯蔵のパターンはビットラインの方向にＷ１の幅を持つと共に、実際的に殆どを占める前記複数の下部制御ゲートは前記ビットラインの方向にＷ２の幅を持ち、Ｗ２＞Ｗ１である事を特徴とする請求項２に記載の不揮発性メモリー構造。
【請求項４】
前記複数の下部制御ゲートの中で少なくとも一つの側壁は外側に突出する勾配面を持つ事を特徴とする請求項２に記載の不揮発性メモリー構造。
【請求項５】
前記外側に突出する勾配面は曲線、直線又は段差がある形態である事を特徴とする請求項４に記載の不揮発性メモリー構造。
【請求項６】
前記複数の下部制御ゲートの中で少なくとも一つの側壁と前記複数の電荷貯蔵のパターンの中で少なくとも一つの側壁はお互いに違う勾配面を持つ事を特徴とする請求項２に記載の不揮発性メモリー構造。
【請求項７】
前記複数の電荷貯蔵のパターンの中で少なくとも一つの側壁は前記複数の下部制御ゲートの中で少なくとも一つの側壁に比べてさらに垂直になる事を特徴とする請求項２に記載の不揮発性メモリー構造。
【請求項８】
前記複数の下部制御ゲートの中で少なくとも一つの側壁は前記複数の電荷貯蔵のパターンの中で少なくとも一つの側壁に比べて突出され、前記突出された部分は前記複数の電荷貯蔵のパターンの中で少なくとも一つの側壁が隣り合う電荷貯蔵のパターンの側壁に向かい合うのを防止する事を特徴とする請求項２に記載の不揮発性メモリー構造。
【請求項９】
前記複数の下部制御ゲートの中で少なくとも一つの前記側壁は前記複数の上部制御ゲートを形成する為に使われるマスクパターンに比べて突出される事を特徴とする請求項８に記載の不揮発性メモリー構造。
【請求項１０】
前記突出された部分はスペーサの形態である事を特徴とする請求項８に記載の不揮発性メモリー構造。
【請求項１１】
前記複数の電荷貯蔵のパターンの中で少なくとも一つの側壁は前記複数の下部制御ゲートの中で少なくとも一つの側壁に比べて凹み、前記凹んだ部分は前記複数の電荷貯蔵のパターンの中で少なくとも一つの側壁に隣り合う電荷貯蔵のパターンの側壁に向かい合うのを防止する事を特徴とする請求項２に記載の不揮発性メモリー構造。
【請求項１２】
前記複数の下部制御ゲートの中で少なくとも一つの前記側壁は前記複数の上部制御ゲートを形成する為に使われるマスクパターンに比べて凹んだ事を特徴とする請求項１１に記載の不揮発性メモリー構造。
【請求項１３】
前記複数の電荷貯蔵のパターンの下部の活性領域及び前記複数の電荷貯蔵のパターンの下部及び間の素子の分離領域を含む基板；前記活性領域の上にトンネル絶縁膜；前記複数の電荷貯蔵のパターン及び前記素子の分離領域の上にブロッキングの絶縁膜をさらに含む事を特徴とする請求項１に記載の不揮発性メモリー構造。
【請求項１４】
前記複数の上部制御ゲートの上にマスク膜をさらに含む事を特徴とする請求項１に記載の不揮発性メモリー構造。
【請求項１５】
前記基板はバルクシリコン基板、シリコン−オン−インシュレーター基板又は積層型の基板である事を特徴とする請求項１３に記載の不揮発性メモリー構造。
【請求項１６】
前記ブロッキングの絶縁膜はシリコン酸化物、シリコン窒化物、ハフニウムアルミン酸塩、ＨｆＡｌＯ、ＨｆＡｌＯＮ、ハフニウムケイ酸塩、ＨｆＳｉＯ及びＨｆＳｉＯＮの中で何れか一つである事を特徴とする請求項１４に記載の不揮発性メモリー構造。
【請求項１７】
前記複数の電荷貯蔵のパターンはドット膜、電荷トラップ膜又は導電膜である事を特徴とする請求項１に記載の不揮発性メモリー構造。
【請求項１８】
前記制御ゲートはポリシリコン又はポリシリコンと金属シリサイドから成る事を特徴とする請求項２に記載の不揮発性メモリー構造。
【請求項１９】
前記複数の電荷貯蔵のパターンのドーピングの濃度は前記制御ゲートのドーピングの濃度より大きい事を特徴とする請求項２に記載の不揮発性メモリー構造。
【請求項２０】
複数の電荷貯蔵のパターンが形成され、前記複数の電荷貯蔵のパターンの間の電気的なカップリングの距離Ｌｃは前記複数の電荷貯蔵のパターンの間の直線的幾何距離Ｌｓよりさらに大きい事を特徴とする不揮発性メモリー構造の形成方法。
【請求項２１】
前記複数の電子貯蔵パターンの中で少なくとも一つはビットラインの方向にＷ１の幅を持ち、前記複数の電荷貯蔵のパターンの上部の表面より高い下部の表面を持つ複数の上部制御ゲート及び前記複数の上部制御ゲートの下部に位置する複数の下部制御ゲートを含む制御ゲートが形成され、前記複数の下部制御ゲートの中で少なくとも一つは前記ビットラインの方向にＷ２の幅を持つと共に、Ｗ２＞Ｗ１である事を特徴とする請求項２０に記載の不揮発性メモリー構造の形成方法。
【請求項２２】
前記制御ゲートを形成することは、前記複数の電荷貯蔵のパターンの上にブロッキングの絶縁膜を形成すること、前記ブロッキングの絶縁膜の上に制御ゲート膜を形成すること、前記制御ゲート膜の上にマスクパターンを形成すること、前記複数の上部制御ゲート及び前記複数の下部制御ゲートを形成する為に前記マスクパターンを使って前記制御ゲート膜をエッチングすることを特徴とする請求項２１に記載の不揮発性メモリー構造の形成方法。
【請求項２３】
前記複数の電荷貯蔵のパターンを形成することは、基板の上にパット酸化膜を形成すること、前記パット酸化膜の上にマスクパターンを形成すること、活性領域を定義するトレンチ等を形成する為に前記基板をエッチングすること、素子の分離領域等を形成する為に前記トレンチ等を詰めること、前記活性領域等を露出させる為に前記マスクパターン及び前記パット酸化膜を除去すること、前記露出された活性領域の上にトンネリング絶縁膜を形成すること、前記トンネリング絶縁膜の上に前記複数の電荷貯蔵のパターンを形成することを特徴とする請求項２１に記載の不揮発性メモリー構造の形成方法。
【請求項２４】
前記制御ゲート膜をエッチングすることは、前記ブロッキングの絶縁膜が露出されるまでに前記制御ゲート膜をエッチングし、前記複数の上部制御ゲートの側壁及び前記制御ゲート膜の上部を露出させる為にポリマーエッチングすること、エッチングのガスで前記制御ゲート膜をエッチングすることを特徴とする請求項２２に記載の不揮発性メモリー構造の形成方法。
【請求項２５】
前記エッチングのガスで前記制御ゲート膜をポリマーエッチング及び該エッチングを繰り返すことを特徴とする請求項２４に記載の不揮発性メモリー構造の形成方法。
【請求項２６】
前記エッチングのガスは炭素を含む事を特徴とする請求項２５に記載の不揮発性メモリー構造の形成方法。
【請求項２７】
前記複数の電荷貯蔵のパターンは複数の浮遊ゲートであり、前記複数の浮遊ゲートを形成することは、基板の上にゲート酸化膜、ポリシリコン膜及び窒化膜を形成すること、窒化膜パターン、前記複数の浮遊ゲートを含む浮遊ゲートパターン及びゲート酸化膜パターンを形成する為に前記ゲート酸化膜、前記ポリシリコン膜及び前記窒化膜をパターニングすること、活性領域を定義するトレンチ等を形成する為に前記基板の露出された部分をエッチングすること、前記トレンチ等の内部にトレンチ酸化膜を形成すること、素子の分離領域等を形成する為にフィールド酸化膜で前記トレンチを詰めることを特徴とする請求項２１に記載の不揮発性メモリー構造の形成方法。
【請求項２８】
前記制御ゲートを形成することは、前記複数の浮遊ゲートの上に層間誘電膜を形成すること、前記層間誘電膜の上に制御ゲート膜を形成すること、前記制御ゲート膜の上にマスクパターンを形成すること、前記複数の上部制御ゲート及び前記複数の下部制御ゲートを形成する為に前記マスクパターンを使って前記制御ゲート膜をエッチングすることを特徴とする請求項２７に記載の不揮発性メモリー構造の形成方法。
【請求項２９】
前記浮遊ゲートのパターンを形成する為に前記ポリシリコン膜をパターニングすることは、前記ポリシリコン膜を第１濃度準位の不純物でドーピングすること、前記制御ゲート膜を第２濃度準位の不純物でドーピングすることを含み、前記第２濃度準位は前記第１濃度準位より高い事を特徴とする請求項２８に記載の不揮発性メモリー構造の形成方法。
【請求項３０】
前記複数の上部制御ゲート及び前記複数の下部制御ゲートを形成する為に、前記マスクパターンを使って前記制御ゲート膜をエッチングすることは、複数のお互いに違うエッチング率で前記制御ゲート膜をエッチングすることを特徴とする請求項２８に記載の不揮発性メモリー構造の形成方法。
【請求項３１】
前記複数の電荷貯蔵のパターンは電荷トラップ膜であり、前記電荷トラップ膜を形成することは、前記基板の上にトンネリング膜、メモリー貯蔵膜及びブロッキング膜を形成すること、トンネリング膜のパターン、前記電荷トラップ膜を含むメモリー貯蔵のパターン及びブロッキング膜のパターンを形成する為に前記トンネリング膜、前記メモリー貯蔵膜及び前記ブロッキング膜をパターニングすること、ソース領域及びドレーン領域を形成する為に前記基板の露出された部分にイオンを注入することを特徴とする請求項２１に記載の不揮発性メモリー構造の形成方法。
【請求項３２】
基板の上にパット酸化膜を形成すること、前記パット酸化膜の上にマスクパターンを形成すること、活性領域等を定義するトレンチ等を形成する為に前記基板をエッチングすること、素子の分離領域を形成する為に前記トレンチ等を詰めること、前記活性領域を露出させる為に前記マスクパターン及び前記パット酸化膜を除去すること、前記露出された活性領域の上にトンネリング絶縁膜を形成すること、前記トンネリング絶縁膜の上に複数の電荷貯蔵のパターンを形成すること、前記複数の電荷貯蔵のパターンの上にブロッキングの絶縁膜を形成すること、前記ブロッキングの絶縁膜の上に制御ゲート膜を形成すること、前記制御ゲート膜の上にマスクパターンを形成すること、前記複数の上部制御ゲート及び前記複数の下部制御ゲートを形成する為に前記マスクパターンを使って前記制御ゲート膜をエッチングすることを含み、前記複数の上部制御ゲートは前記複数の電荷貯蔵のパターンの上部の表面より高い下部の表面を持ち、前記複数の下部制御ゲートは前記複数の上部制御ゲートの下部に位置し、前記複数の下部制御ゲートの中で少なくとも一つは前記ビットラインの方向にＷ２の幅を持ち、Ｗ２＞Ｗ１である事を特徴とする不揮発性メモリー構造の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は貯蔵装置にに関するもので、さらに詳しくは非揮発性であり、電気的に消去可能な半導体メモリー素子、例えば、フラッシュメモリー素子及び該製造方法に関するものである。
【背景技術】
【０００２】
不揮発性メモリーは電源が切れてもメモリーセルに貯蔵された情報が保存される。不揮発性メモリーとしてはマスクロム、ＥＰロム及びＥＥＰロム等がある。
【０００３】
不揮発性メモリーは多様な電子製品等、例えば、個人用のコンピューター、携帯用の情報端末機（ＰＤＡｓ）、携帯電話、デジタルスチル画像カメラ、デジタル動画カメラ、ビデオゲーム機、メモリーカード及び他の電子装置等に幅広く使われる。
【０００４】
メモリーカードはマルチメディアカード、ＳＤカード、コンパクトフラッシュ（登録商標）カード、メモリースティック、スマートメディアカード及びエクストリームデジタルカード等がある。
【０００５】
不揮発性メモリー装置の中で、フラッシュメモリーが幅広く使われている。フラッシュメモリーはセルとビットラインの連結構造によってＮＯＲ型とＮＡＮＤ型に分けられる。ＮＯＲ型のフラッシュメモリーは読み込みの速度は速く、書き込みの速度は遅いので、コードメモリーに良く使われる。ＮＡＮＤ型のフラッシュメモリーは書き込みの速度は速く、単位面積当りのコストが低いので多量の貯蔵装置に良く使われる。フラッシュメモリーにデータを書き込みする為には消去動作が先に行われる。そして、前記フラッシュメモリーは消去の単位が書き込みの単位より大きい特性を持つ。
【０００６】
プログラム及び消去動作はＮＡＮＤ素子の基本的な動作であり、図１Ａ及び図１Ｂを参照して説明する。図１Ａ及び図１Ｂから分かる様に、浮遊ゲートとチャンネル領域の間から高い電界が発生する。電荷がトンネリング酸化膜の一方向又は他の方向に沿って移動すれば、メモリーセルのスレッショルド電圧Ｖｔｈが変わる。
【０００７】
又、読み込みの動作はＮＡＮＤ素子の基本的な動作である。図１Ｃから分かる様に、制御ゲート及び基板は接地に連結される。セルがプログラムされたセル（Ｖｔｈ＞０）であれば、前記セルはオフの状態であり、データ値は０になる。セルが消去されたセル（Ｖｔｈ＜０）であれば、前記セルはオンの状態であり、データ値は１になる。
【０００８】
図２Ａは従来技術によるＮＡＮＤフラッシュメモリーセル等の配線図及び平面図である。ＮＡＮＤフラッシュメモリーセルはストリング選択ラインＳＬＬ、接地選択ラインＧＳＬ、共通ソースラインＣＳＬ、ダイレクトコンタクトＤＣ、複数のワードラインＷＬ、複数のビットラインＢＬ、電荷貯蔵膜ＳＡ、活性領域１１３及び素子の分離領域１１５を含む。
【０００９】
図２Ｂは従来技術によるＮＡＮＤフラッシュメモリーセルのビットラインＢＬの方向及びワードラインＷＬの方向に対する断面図である。前記従来技術によるＮＡＮＤフラッシュメモリーセルはトンネル絶縁膜、電荷貯蔵膜、ブロッキング膜及び制御ゲート膜を含む。前記電荷貯蔵膜は浮遊ゲート膜である。浮遊ゲートの干渉は隣り合うセルのスレッショルド電圧の変化に比例するセルのスレッショルド電圧の遷移である。又、前記電荷貯蔵膜は電荷トラップ膜である。
【００１０】
図２Ｃは従来技術によるＮＡＮＤフラッシュメモリーセルのワードラインの方向に対する断面図であり、図２Ｄは図２ＣのＡ−Ａ’線によって切断した断面図である。図示された様に、従来技術によるフラッシュメモリーセルは基板１１、活性領域１３、素子の分離領域１５、トンネル絶縁膜３１、浮遊ゲート３２、ブロッキングの絶縁膜３４及び制御ゲート３５を含む。
【００１１】
メモリーセルの大きさがさらに小さくなることによって、浮遊ゲート３２の間の距離はさらに短くなる。浮遊ゲート３２の間の距離が短くなる程、寄生キャパシタンスＣは大きくなる。又、隣り合う浮遊ゲート３２の境界が図２Ｄに図示された様にお互いに向かい合うので、前記寄生キャパシタンスＣが増加する。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は浮遊ゲートの間の寄生キャパシタンスが減少される構造を持つ不揮発性メモリー構造を提供する。
【００１３】
本発明は浮遊ゲートの間の寄生キャパシタンスが減少される構造を持つ不揮発性メモリー構造の製造方法を提供する。
【課題を解決するための手段】
【００１４】
本発明は不揮発性メモリー構造を提供する。該構造は複数の電荷貯蔵のパターンを含むと共に、隣り合う電荷貯蔵のパターンの間の電気的なカップリングの距離Ｌｃは前記隣り合う電荷貯蔵のパターンの間の直線的幾何距離Ｌｓよりさらに大きい。
【００１５】
前記複数の電荷貯蔵のパターンの中で少なくとも一つはビットラインの方向にＷ１の幅を持ち、前記複数の電荷貯蔵のパターンの上部の表面より高い下部の表面を持つ複数の上部制御ゲート及び前記複数の上部制御ゲートの下部に位置する複数の下部制御ゲートを含む制御ゲートをさらに含み、前記複数の下部制御ゲートの中で少なくとも一つは前記ビットラインの方向にＷ２の幅を持ち、Ｗ２＞Ｗ１である。
【００１６】
実際的に殆どを占める前記複数の電荷貯蔵のパターンはビットラインの方向にＷ１の幅を持ち、実際的に殆どを占める前記複数の下部制御ゲートは前記ビットラインの方向にＷ２の幅を持ち、Ｗ２＞Ｗ１である。
【００１７】
前記複数の下部制御ゲートの中で少なくとも一つの側壁は外側に突出する勾配面を持つ。
【００１８】
前記外側に突出する勾配面は曲線、直線又は段差がある形態である。
【００１９】
前記複数の下部制御ゲートの中で少なくとも一つの側壁と前記複数の電荷貯蔵のパターンの中で少なくとも一つの側壁はお互いに違う勾配面を持つ。
【００２０】
前記複数の電荷貯蔵のパターンの中で少なくとも一つの側壁は前記複数の下部制御ゲートの中で少なくとも一つの側壁に比べてさらに垂直になる。
【００２１】
前記複数の下部制御ゲートの中で少なくとも一つの側壁は前記複数の電荷貯蔵のパターンの中で少なくとも一つの側壁に比べて突出され、前記突出された部分は前記複数の電荷貯蔵のパターンの中で少なくとも一つの側壁が隣り合う電荷貯蔵のパターンの側壁に向かい合うのを防止する。
【００２２】
前記複数の下部制御ゲートの中で少なくとも一つの前記側壁は前記複数の上部制御ゲートを形成する為に使われるマスクパターンに比べて突出される。
【００２３】
前記突出された部分はスペーサの形態である。
【００２４】
前記複数の電荷貯蔵のパターンの中で少なくとも一つの側壁は前記複数の下部制御ゲートの中で少なくとも一つの側壁に比べて凹み、前記凹んだ部分は前記複数の電荷貯蔵のパターンの中で少なくとも一つの側壁が隣り合う電荷貯蔵のパターンの側壁に向かい合うのを防止する。
【００２５】
前記複数の下部制御ゲートの中で少なくとも一つの前記側壁は前記複数の上部制御ゲートを形成する為に使われるマスクパターンに比べて凹んでいる。
【００２６】
前記複数の電荷貯蔵のパターンの下部の活性領域及び前記複数の電荷貯蔵のパターンの下部及び間の素子の分離領域を含む基板；前記活性領域の上にトンネル絶縁膜；前記複数の電荷貯蔵のパターン及び前記素子の分離領域の上にブロッキングの絶縁膜をさらに含む。
【００２７】
前記複数の上部制御ゲートの上にマスク膜をさらに含む。
【００２８】
前記基板はバルクシリコン基板、シリコン−オン−インシュレーター基板又は積層型の基板である。
【００２９】
前記ブロッキングの絶縁膜はシリコン酸化物、シリコン窒化物、ハフニウムアルミン酸塩、ＨｆＡｌＯ、ＨｆＡｌＯＮ、ハフニウムケイ酸塩、ＨｆＳｉＯ及びＨｆＳｉＯＮの中で何れか一つからなる。
【００３０】
前記複数の電荷貯蔵のパターンはドット膜、電荷トラップ膜又は導電膜である。
【００３１】
前記制御ゲートはポリシリコン又はポリシリコンと金属シリサイドから成る。
【００３２】
前記複数の電荷貯蔵のパターンのドーピングの濃度は前記制御ゲートのドーピングの濃度より大きい。
【００３３】
又、本発明は不揮発性メモリー構造の形成方法を提供する。該方法は複数の電荷貯蔵のパターンを形成することを含むと共に、前記複数の電荷貯蔵のパターンの間の電気的なカップリングの距離Ｌｃは前記複数の電荷貯蔵のパターンの間の直線的幾何距離Ｌｓよりさらに大きい。
【００３４】
前記複数の電子貯蔵パターンの中で少なくとも一つはビットラインの方向にＷ１の幅を持ち、前記複数の電荷貯蔵のパターンの上部の表面より高い下部の表面を持つ複数の上部制御ゲート及び前記複数の上部制御ゲートの下部に位置する複数の下部制御ゲートを含む制御ゲートを形成することをさらに含み、前記複数の下部制御ゲートの中で少なくとも一つは前記ビットラインの方向にＷ２の幅を持ち、Ｗ２＞Ｗ１である。
【００３５】
前記制御ゲートを形成することは、前記複数の電荷貯蔵のパターンの上にブロッキングの絶縁膜を形成すること、前記ブロッキングの絶縁膜の上に制御ゲート膜を形成すること、前記制御ゲート膜の上にマスクパターンを形成すること、前記複数の上部制御ゲート及び前記複数の下部制御ゲートを形成する為に前記マスクパターンを使って前記制御ゲート膜をエッチングすることを含む。
【００３６】
前記複数の電荷貯蔵のパターンを形成することは、基板の上にパット酸化膜を形成すること、前記パット酸化膜の上にマスクパターンを形成すること、活性領域を定義するトレンチ等を形成する為に前記基板をエッチングすること、素子の分離領域を形成する為に前記トレンチ等を詰めること、前記活性領域を露出させる為に前記マスクパターン及び前記パット酸化膜を除去すること、前記露出された活性領域の上にトンネリング絶縁膜を形成すること及び前記トンネリング絶縁膜の上に前記複数の電荷貯蔵のパターンを形成することを含む。
【００３７】
前記制御ゲート膜をエッチングすることは、前記ブロッキングの絶縁膜が露出されるまでに前記制御ゲート膜をエッチングし、前記複数の上部制御ゲートの側壁及び前記制御ゲート膜の上部を露出させる為にポリマーエッチングすること及びエッチングのガスで前記制御ゲート膜をエッチングすることを含む。
【００３８】
前記エッチングのガスで前記制御ゲート膜をポリマーエッチング及びエッチングを繰り返すことをさらに含む。
【００３９】
前記エッチングのガスは炭素を含む。
【００４０】
前記複数の電荷貯蔵のパターンは複数の浮遊ゲートであり、前記複数の浮遊ゲートを形成することは、基板の上にゲート酸化膜、ポリシリコン膜及び窒化膜を形成すること、窒化膜のパターン、前記複数の浮遊ゲートを含む浮遊ゲートのパターン及びゲート酸化膜のパターンを形成する為に前記ゲート酸化膜、前記ポリシリコン膜及び前記窒化膜をパターニングすること、活性領域を定義するトレンチ等を形成する為に前記基板の露出された部分をエッチングすること、前記トレンチ等の内部にトレンチ酸化膜を形成すること、素子の分離領域を形成する為にフィールド酸化膜で前記トレンチを詰めることを含む。
【００４１】
前記制御ゲートを形成することは、前記複数の浮遊ゲートの上に層間誘電膜を形成すること、前記層間誘電膜の上に制御ゲート膜を形成すること、前記制御ゲート膜の上にマスクパターンを形成すること、前記複数の上部制御ゲート及び前記複数の下部制御ゲートを形成する為に前記マスクパターンを使って前記制御ゲート膜をエッチングすることを含む。
【００４２】
前記浮遊ゲートパターンを形成する為に前記ポリシリコン膜をパターニングすることは、前記ポリシリコン膜を第１濃度準位の不純物でドーピングすること、前記制御ゲート膜を第２濃度準位の不純物でドーピングすることを含み、前記第２濃度準位は前記第１濃度準位より高い。
【００４３】
前記複数の上部制御ゲート及び前記複数の下部制御ゲートを形成する為に前記マスクパターンを使って前記制御ゲート膜をエッチングすることは、複数のお互いに違うエッチング率で前記制御ゲート膜をエッチングすることを含む。
【００４４】
前記複数の電荷貯蔵のパターンは電荷トラップ膜であり、前記電荷トラップ膜を形成することは、前記基板の上にトンネリング膜、メモリー貯蔵膜及びブロッキング膜を形成すること、トンネリング膜のパターン、前記電荷トラップ膜を含むメモリー貯蔵のパターン及びブロッキング膜のパターンを形成する為に前記トンネリング膜、前記メモリー貯蔵膜及び前記ブロッキング膜をパターニングすること、ソース領域及びドレーン領域を形成する為に前記基板の露出された部分にイオンを注入することを含む。
【００４５】
それに加えて、本発明は不揮発性メモリー構造の他の形成方法を提供する。該方法は基板の上にパット酸化膜を形成すること、前記パット酸化膜の上にマスクパターンを形成すること、活性領域を定義するトレンチ等を形成する為に前記基板をエッチングすること、素子の分離領域を形成する為に前記トレンチ等を詰めること、前記活性領域を露出させる為に前記マスクパターン及び前記パット酸化膜を除去すること、前記露出された活性領域の上にトンネリング絶縁膜を形成すること、前記トンネリング絶縁膜の上に複数の電荷貯蔵のパターンを形成すること、前記複数の電荷貯蔵のパターンの上にブロッキングの絶縁膜を形成すること、前記ブロッキングの絶縁膜の上に制御ゲート膜を形成すること、前記制御ゲート膜の上にマスクパターンを形成すること、前記複数の上部制御ゲート及び前記複数の下部制御ゲートを形成する為に前記マスクパターンを使って前記制御ゲート膜をエッチングすることを含むと共に、前記複数の上部制御ゲートは前記複数の電荷貯蔵のパターンの上部の表面より高い下部の表面を持ち、そして、前記複数の下部制御ゲートは前記複数の上部制御ゲートの下部に位置し、前記複数の下部制御ゲートの中で少なくとも一つは前記ビットラインの方向にＷ２の幅を持ち、Ｗ２＞Ｗ１である。
【発明の効果】
【００４６】
本発明の実施形態によると、制御ゲートの側面に突出部を形成して前記制御ゲートが電荷貯蔵のパターンより広い幅を持つようにする事によって、制御ゲートの方向に隣り合う電荷貯蔵のパターンの間の容量性カップリングを効果的に抑制できる。それによって、寄生キャパシタンスが減少されて不揮発性メモリー構造の動作の特性がより向上される。
【発明を実施するための最良の形態】
【００４７】
以下に、本発明の実施形態が図示された添付図面等を参照して、本発明の技術構成に対して詳しく説明する。しかし、本発明は実施形態等に限定されず、他の形態に具体化できる。むしろ、本発明の実施形態等は発明の内容がよく理解できる様に、そして、当業者らに本発明の思想を十分に伝えてもらう為に提供されるものである。
【００４８】
例えば、本発明の実施形態等では例示的な観点から浮遊ゲート型のフラッシュメモリー装置が説明される。しかし、本発明は該例に限定されず、電荷トラップ型のフラッシュメモリー装置等、多様なメモリー装置に適用される。図面の層及び領域の厚さは説明の為に誇張された。又、層が他の層又は基板“上”に記載される場合に、それは他の層又は基板の上に直接に形成されたり、該層間に第３の層が介されることもできる。
【００４９】
本発明の多様な実施形態等で第１、第２、第３の用語が多様な部分、物質等を記述する為に使われたが、該部分及び物質は同じ用語によって限定されるものではない。前記用語は所定の部分と部分を区別する為に使われただけである。
【００５０】
従って、一つの実施形態で第１部分として定義されたものが他の実施形態では第２部分として定義されることもできる。
【００５１】
図３Ａは本発明の実施形態による不揮発性メモリー構造の斜視図である。
【００５２】
図３Ｂは図３ＡのＩ−Ｉ’線によって切断した断面図である。図示された様に、不揮発性メモリー構造は基板１１０、活性領域１１３、素子の分離領域１１５、トンネル絶縁膜１３１、電荷貯蔵のパターン１３２、ブロッキングの絶縁膜１３４、制御ゲート１３５、突出領域１３５ｐ及びマスクパターン１３８を含む。制御ゲート１３５は上部制御ゲート１３６及び下部制御ゲート１３７を含む。
【００５３】
図３Ｃは図３Ａの平面Ａによって切断した断面図である。図３Ｃは前記電荷貯蔵のパターン１３２、前記ブロッキングの絶縁膜１３４及び前記制御ゲート１３５を含む。Ｌｃはカップリングの距離を表し、Ｌｓは直線的幾何距離を表す。Ｌｃは隣り合う電荷貯蔵のパターンの間の電気的な干渉の経路の最小距離で定義される。
【００５４】
セルの干渉を起こすキャパシタンスを減少又は最小化させる為に、電荷貯蔵のパターン１３２の間のカップリングの距離Ｌｃは電荷貯蔵のパターン１３２の間の直線的幾何距離Ｌｓよりさらに大きい。即ち、Ｌｃ＞Ｌｓの関係式が成立される。
【００５５】
図３Ｃに図示された様に前記関係式が満足される。図示された様に、本発明の実施形態等は、前記上部制御ゲート１３６は電荷貯蔵のパターン１３２の上部の表面より高い下部の表面を持つ。図示された様に本発明の実施形態では、前記下部制御ゲート１３７は前記上部制御ゲート１３６の下部に位置する。図示された様に本発明の実施形態等では、前記下部制御ゲート１３７の側壁は外側に突出する勾配面を持つ。本発明の実施形態等では、前記外側に突出する勾配面は曲線形態、直線形態又は段差がある形態になる。
【００５６】
本発明の実施形態等では、前記電荷貯蔵のパターン１３２のドーピングの濃度は前記制御ゲート１３５のドーピングの濃度より高い。
【００５７】
本発明の実施形態等では、前記下部制御ゲート１３７の側壁及び前記電荷貯蔵のパターン１３２の側壁はお互いに違う勾配面を持つ。本発明の実施形態等では、前記電荷貯蔵のパターン１３２の前記側壁の勾配面は前記下部制御ゲート１３７の前記側壁よりさらに垂直になる。
【００５８】
本発明の実施形態等では、前記制御ゲート１３５は隣り合う電荷貯蔵のパターン１３２の縁部がお互いに向かい合うのを防止する為の突出部１３５ｐを含む。本発明の実施形態等では、前記突出部１３５ｐはスペーサの形態になる。
【００５９】
又、本発明の実施形態等では、前記電荷貯蔵のパターン１３２の幅は前記制御ゲート１３５の幅より小さい。本発明の他の実施形態等では、前記電荷貯蔵のパターン１３２は引っ込んだ形態になる。
【００６０】
図４Ａ乃至図４Ｈは本発明の実施形態による不揮発性メモリー構造の製造方法を説明する為の図面である。図４Ａに図示された様に、マスクパターン１１２が半導体基板１１０の上に形成される。パット酸化膜１１１が前記マスクパターン１１２と前記基板１１０の間に形成される。本発明の実施形態等では、前記基板１１０はバルクシリコン基板、シリコン−オン−インシュレーター基板又は積層型の基板であり、前記マスクパターン１１２はシリコン窒化物ＳｉＮ、シリコン酸化窒化物ＳｉＯＮ又は他の適切な物質からなる。
【００６１】
図４Ｂに図示された様に、前記基板１１０はトレンチ等１１４を形成する為にエッチングされる。前記トレンチ１１４は活性領域１１３を定義する。
【００６２】
図４Ｃに図示された様に、前記トレンチ１１４は素子の分離領域１１５を形成する為に絶縁物質で詰められる。本発明の実施形態等では、前記絶縁物質は例えば、高密度のプラズマ酸化物、プラズマ強化酸化物ＰＥＯＸ又はシリコン酸化物ＳｉＯ２である。本発明の実施形態等では、前記絶縁物質は熱酸化物、シリコン窒化物又は他の適切な物質からなる。図４Ａに図示された様に、前記マスクパターン１１２及び前記素子の分離領域１１５は例えば、化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：  ＣＭＰ）によって平坦化される。
【００６３】
図４Ｄに図示された様に、前記マスクパターン１１２及び前記パット酸化膜１１１は前記活性領域１１３を露出させる為に除去される。本発明の実施形態等では、前記マスクパターン１１２及び前記パット酸化膜１１１はエッチングの工程によって除去される。前記エッチングの工程は乾式エッチングの工程又は湿式エッチングの工程である。図４Ｄに図示された様に、残された前記パット酸化膜１１１はトンネル絶縁膜１２１の役割を果たし、残された前記マスクパターン１１２は電子貯蔵のパターン１２２の役割を果す。本発明の実施形態等では、前記電荷貯蔵のパターン１２２はドット膜、電荷トラップ膜又は浮遊ゲート膜からなる。本発明の実施形態等では、前記ドット膜は導電性のドットを含むシリコン窒化物、例えば、ポリシリコンからなる。本発明の実施形態等では、前記電荷トラップ膜はシリコン窒化物からなる。本発明の実施形態等では、導電膜は浮遊ゲートになり、該導電膜はポリシリコンからなる。
【００６４】
図４Ｅに図示された様に、ブロッキングの絶縁膜１２４が前記電荷貯蔵のパターン１２２を含む前記半導体基板１１０の上に形成される。制御ゲート膜１２５が前記ブロッキングの絶縁膜１２４の上に形成される。
【００６５】
本発明の実施形態では、前記ブロッキングの絶縁膜１２４はシリコン酸化物、シリコン窒化物、ＨｆＡｌＯ又はＨｆＡｌＯＮ等の様なハフニウムアルミン酸塩及びＨｆＳｉＯ又はＨｆＳｉＯＮ等の様なハフニウムケイ酸塩からなる。本発明の実施形態等では、前記制御ゲート膜１２５はポリシリコン又は金属シリサイドと混合されたポリシリコンからなる。
【００６６】
図４Ｆに図示された様に、マスクパターン１３８が前記制御ゲート膜１２５の上に形成される。制御ゲート膜１２５は上部制御ゲート１３６を形成する為に前記マスクパターン１３８をマスクとしてエッチングされる。
【００６７】
前記制御ゲート膜１２５は色々な方法でエッチングできる。例えば、前記制御ゲート膜１２５の上部及び外部の一部は前記上部制御ゲート１３６を形成する為に酸化物エッチングによって除去される。前記ブロッキングの絶縁膜１２４及び前記電荷貯蔵のパターン１２２は酸化物エッチングによって除去される。前記制御ゲート膜１２５の下部及び内部の一部は前記下部制御ゲート１３７を形成する為にポリマーエッチングによって除去される。
【００６８】
前記制御ゲート膜１２５がポリシリコンであれば、前記制御ゲート膜１２５は従来のポリシリコンのエッチングの方法を利用して前記ブロッキングの絶縁膜１２４が露出されるまでエッチングされる。
【００６９】
ポリマーエッチングの例が図４Ｇに図示されている。エッチングのポリマーＰの相当量が前記制御ゲート膜１２５の上に残されてエッチングされる。前記エッチングのポリマーＰは前記上部制御ゲート１３６の側壁及び前記制御ゲート膜１２５の上部面から露出される。前記エッチングのポリマーＰは高さがΔである小さい曲率を形成する為のマスクの役割を果す。これは希望する形状、例えば、図３Ａの曲面の突出部１３５ｐになるまでにＮ回繰り返してエッチングする。
【００７０】
図４Ｈに図示された様に、前記制御ゲート膜１２５は前記下部制御ゲート１３７を形成する為に前記マスクパターン１３８を利用してエッチングされる。前記制御ゲート膜１２５がポリシリコンであれば、前記制御ゲート膜１２５は炭素を含むエッチングのガスによってエッチングできる。
【００７１】
結果的に、前記下部制御ゲート１３７の側壁は外側に突出する勾配面を持ち、前記電荷貯蔵のパターン１３２の側壁の勾配面は前記下部制御ゲート１３７の側壁の勾配面より垂直になる。そして、前記制御ゲート１３５は突出部１３５ｐを含む。
【００７２】
本発明の実施形態では、セルの干渉は電荷貯蔵のパターン１３２の間のカップリングの距離Ｌｃが電荷貯蔵のパターン１３２の間の直線的幾何距離Ｌｓより大きくなる様に形成されることによって減少できる。
【００７３】
本発明の実施形態等では、係るセルの干渉の減少は、図３Ａに図示された様に前記制御ゲート１３５が前記電荷貯蔵のパターン１３２に比べて突出される様に形成することによって達成できる。本発明の実施形態等では、係るセルの干渉の減少は、図３Ａに図示された様に前記電荷貯蔵のパターン１３２が前記制御ゲート１３５に比べて凹む様に形成することによって達成できる。
【００７４】
本発明の実施形態等では、前記制御ゲート１３５は前記電荷貯蔵のパターン１３２に比べて突出され、前記電荷貯蔵のパターン１３２は前記制御ゲート１３５に比べて凹んでいる。
【００７５】
図５Ａに図示された様に、本発明の実施形態等では、前記制御ゲート１３５は前記マスクパターン１３８に比べて突出される。図５Ｂに図示された様に、本発明の実施形態等では、前記電荷貯蔵のパターン１３２は前記マスクパターン１３８に比べて凹んでいる。
【００７６】
本発明の実施形態等では、制御ゲートの一部の側壁は外側に突出する勾配面を持つ。本発明の実施形態等では、制御ゲートの一部の側壁及び電荷貯蔵のパターンの一部の側壁はお互いに違う勾配面を持つ。本発明の実施形態等では、電荷貯蔵のパターンの一部の側壁の勾配面は制御ゲートの一部の側壁の勾配面より垂直になる。前記の様に隣り合う電荷貯蔵のパターンの境界がお互いに向かい合うのを防止することによって、寄生キャパシタンスが減少できる。その他に、係る目的が達成できる多数の他の構成がある。例えば、制御ゲートの一部の側壁は電荷貯蔵のパターンの側壁より大きい外側に突出する勾配面を持つ。電荷貯蔵のパターンの一部の側壁は制御ゲートの側壁より小さい内側に入り込む勾配面を持つ。本発明の実施形態では、外側に突出するか又は内側に入り込む勾配面の部分等は曲線の形態、直線的形態又は段差がある形態にすることができる。
【００７７】
又、本発明の実施形態等では、前記複数の電荷貯蔵のパターンはドット膜、電荷トラップ膜又は導電膜である。前記貯蔵パターンの配列は浮遊ゲート及び電荷トラップ膜に適用できる。前記浮遊ゲートは例えば、ポリシリコンの様な導電性の物質からなる。前記電荷トラップ膜は例えば、窒化膜の様な非導電性の物質からなる。これに加えて、前記窒化膜はソノス（ＳＯＮＯＳ）配列又はタノス（ＴＡＮＯＳ）配列の一部である。
【図面の簡単な説明】
【００７８】
【図１Ａ】従来技術によるＮＡＮＤ素子のプログラムの消去及び読み込みの動作を表す図面である。
【図１Ｂ】従来技術によるＮＡＮＤ素子のプログラムの消去及び読み込みの動作を表す図面である。
【図１Ｃ】従来技術によるＮＡＮＤ素子のプログラムの消去及び読み込みの動作を表す図面である。
【図２Ａ】従来技術によるＮＡＮＤフラッシュメモリーセルの配線図及び平面図である。
【図２Ｂ】従来技術によるＮＡＮＤフラッシュメモリーセルのビットラインの方向及びワードラインの方向に対する断面図である。
【図２Ｃ】従来技術によるＮＡＮＤフラッシュメモリーセルのワードラインの方向に対する断面図である。
【図２Ｄ】図２ｃのＡ−Ａ’線によって切断した断面図である。
【図３Ａ】本発明の実施形態による不揮発性メモリー構造の斜視図である。
【図３Ｂ】図３ａのＩ−Ｉ’線によって切断した断面図である。
【図３Ｃ】図３ａの面Ａに沿って切断した断面図である。
【図４Ａ】本発明の実施形態による不揮発性メモリー構造の製造方法を表す図面である。
【図４Ｂ】本発明の実施形態による不揮発性メモリー構造の製造方法を表す図面である。
【図４Ｃ】本発明の実施形態による不揮発性メモリー構造の製造方法を表す図面である。
【図４Ｄ】本発明の実施形態による不揮発性メモリー構造の製造方法を表す図面である。
【図４Ｅ】本発明の実施形態による不揮発性メモリー構造の製造方法を表す図面である。
【図４Ｆ】本発明の実施形態による不揮発性メモリー構造の製造方法を表す図面である。
【図４Ｇ】本発明の実施形態による不揮発性メモリー構造の製造方法を表す図面である。
【図４Ｈ】本発明の実施形態による不揮発性メモリー構造の製造方法を表す図面である。
【図５Ａ】本発明の実施形態によるマスクパターンに比べて突出された制御ゲートを表す図面である。
【図５Ｂ】本発明の実施形態によるマスクパターンに比べて凹んだ電荷貯蔵のパターンを表す図面である。
【符号の説明】
【００７９】
１１０  半導体基板
１１１  パット酸化膜
１１２  マスクパターン
１１３  活性領域
１１４  トレンチ
１１５  素子の分離パターン
１２１  ゲート絶縁膜
１２２  予備電荷貯蔵のパターン
１２４  ブロッキングの絶縁膜
１２５  制御ゲートの導電膜
１３１  トンネル絶縁膜
１３２  電荷貯蔵のパターン
１３４  ブロッキングの絶縁パターン
１３５  制御ゲート
１３５ｐ  突出部
１３６  上部制御ゲート
１３７  下部制御ゲート
１３８  マスクパターン
Ｐ  ポリマー
【図１Ａ】
2008066734.tif 000003
【図１Ｂ】
2008066734.tif 000004
【図１Ｃ】
2008066734.tif 000005
【図２Ａ】
2008066734.tif 000006
【図２Ｃ】
2008066734.tif 000007
【図２Ｄ】
2008066734.tif 000008
【図３Ａ】
2008066734.tif 000009
【図３Ｂ】
2008066734.tif 000010
【図３Ｃ】
2008066734.tif 000011
【図４Ａ】
2008066734.tif 000012
【図４Ｂ】
2008066734.tif 000013
【図４Ｃ】
2008066734.tif 000014
【図４Ｄ】
2008066734.tif 000015
【図４Ｅ】
2008066734.tif 000016
【図４Ｆ】
2008066734.tif 000017
【図４Ｇ】
2008066734.tif 000018
【図４Ｈ】
2008066734.tif 000019
【図５Ａ】
2008066734.tif 000020
【図５Ｂ】
2008066734.tif 000021
【図２Ｂ】
2008066734.tif 000022