(57)【要約】【課題】回路面積の縮小し、低消費電流動作を実現するＡＤ変換器を提供することを目的とする。【解決手段】本発明のＡＤ変換器１００は、電圧比較器１１０を構成するインバータの反転しきい値電圧をＡＤ変換器１００の基準電圧と等しくなるように設定することにより、従来基準電圧発生回路を備える必要性を排除し、微細化に起因した誤差補正端子数を低減して、回路面積の縮小し、低消費電流動作を実現する。【選択図】図１０
2008283284.tif 000002
【特許請求の範囲】
【請求項１】
入力アナログ信号と動作点電圧との差分を増幅する複数の増幅器を有する増幅器列と、前記増幅器の動作点電圧を検出する動作点電圧検出手段と、前記増幅器列から複数の前記増幅器を選択する増幅器選択手段とを有し、
前記複数の増幅器における各動作点電圧が異なり、前記入力アナログ信号の電圧範囲が前記各動作点電圧の最小値から最大値までの範囲に含まれるＡＤ変換器であって、
前記増幅器は、電流源とＭＯＳトランジスタとが、電源と接地との間で直列に接続されており、前記ＭＯＳトランジスタのゲート端子に前記入力アナログ信号が入力される構成であることを特徴とするＡＤ変換器。
【請求項２】
前記電流源が抵抗であることを特徴とする請求項１記載のＡＤ変換器。
【請求項３】
前記動作点電圧を補正する動作点電圧補正信号を出力する動作点電圧補正手段を有し、
前記動作点電圧補正信号は、前記ＭＯＳトランジスタの基板端子に入力されることを特徴とする請求項１又は２記載のＡＤ変換器。
【請求項４】
入力アナログ信号と動作点電圧との差分を増幅する複数の増幅器を有する増幅器列と、前記増幅器の動作点電圧を検出する動作点電圧検出手段と、前記増幅器列から複数の前記増幅器を選択する増幅器選択手段と、前記動作点電圧を補正する動作点電圧補正信号を出力する動作点電圧補正手段とを有し、
前記複数の増幅器における各動作点電圧が異なり、前記入力アナログ信号の電圧範囲が前記各動作点電圧の最小値から最大値までの範囲に含まれるＡＤ変換器であって、
前記増幅器は、２つのＭＯＳトランジスタが電源と接地との間で直列に接続されており、
一方のＭＯＳトランジスタにおいて、ゲート端子に前記入力アナログ信号が入力され、基板端子に前記動作点電圧補正信号が入力される構成であることを特徴とするＡＤ変換器。
【請求項５】
前記増幅器は、一方のＭＯＳトランジスタのゲート端子に前記入力アナログ信号が入力され、他方のトランジスタのゲート端子に前記動作点電圧補正信号が入力される構成であることを特徴とする請求項４に記載のＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＤ変換器に関する。
【背景技術】
【０００２】
図１、図２を参照して従来のＡＤ変換器におけるＡＤ変換動作について説明する。図１は、従来のＡＤ変換器１０を説明する第一の図である。ＡＤ変換器１０は、電圧比較器列１１、基準電圧発生回路１２およびエンコーダー回路１３によって構成される。
【０００３】
電圧比較器列１１は、ＡＤ変換器１０の分解能に対応した数の電圧比較器１４が配列されて構成されている。電圧比較器列１１において、各電圧比較器１４により、入力電圧Ｖｉｎと、基準電圧発生回路１２で生成された複数の基準電圧Ｖｒｅｆとが一斉に比較される。
【０００４】
基準電圧発生回路１２は、抵抗Ｒが直列接続されて構成されている。基準電圧発生回路１２は、抵抗Ｒの各々の接続ノードにおいて発生する複数の異なる電圧値をそれぞれ基準電圧Ｖｒｅｆとし各電圧比較器１４へ供給する。
【０００５】
図２は、従来のＡＤ変換器１０を説明する第二の図である。ＡＤ変換器１０は、図２に示すように、電圧比較器列１１の各電圧比較器１４のうち、入力電圧Ｖｉｎと最も近い基準電圧Ｖｒｅｆが与えられている電圧比較器１４を境にして、基準電圧Ｖｒｅｆが入力電圧以上の電圧比較器１４は全て論理"０"レベル（以下、Ｌレベル）を出力する。また基準電圧Ｖｒｅｆが入力電圧よりも低い電圧比較器１４はすべて"１"レベル（以下、Ｈレベル）を出力する。エンコーダー回路１３ではＡＤ変換器１０の電圧比較器出力をバイナリーデーターに変換し出力する。以上のようにして、ＡＤ変換器１０はＡＤ変換動作を実現する。
【０００６】
ここでＡＤ変換器１０に使用される電圧比較器１４について説明する。図３は、ＡＤ変換器１０に使用される電圧比較器１４を示す図である。
【０００７】
電圧比較器１４は、図３に示すように、差動増幅器で構成される。一般に比較器列における各比較では１段の増幅段では十分な利得が得られないため、２段程度の増幅段を設け、さらに後段にラッチ回路を設ける場合が多い。ＡＤ変換器１０では分解能の数だけ電圧比較器１４が必要となるため、ＡＤ変換器１０の分解能の上昇に伴い回路規模、消費電力が増大してしまう。
【０００８】
また、近年のＬＳＩ（Large Scale Integration）の微細化、低電源電圧化に起因する誤差がＡＤ変換器１０の設計に制限を与えている。そのＬＳＩの微細化、低電源電圧化に伴う誤差を補正しつつ高速動作が可能な並列型ＡＤ変換器に、インバータチョッパ電圧比較器を用いた並列型ＡＤ変換器がある。
【０００９】
インバータチョッパ電圧比較器を用いた並列型ＡＤ変換器では、電圧比較を行う毎にキャリブレーションを行うことで、微細ＣＭＯＳ（Complementary Metal Oxide Semiconductor）におけるトランジスタのしきい値電圧のばらつき等に起因する電圧比較器の誤差を回避している。このためインバータチョッパ電圧比較器を用いた並列型ＡＤ変換器では、高速かつ高精度なＡＤ変換動作を実現できる。
【００１０】
また、インバータチョッパ電圧比較器を用いた並列型ＡＤ変換器はＣＭＯＳインバータを基本構成としているので、微細化に伴う低電源電圧化に対しても、図３に示す差動増幅器で構成した電圧比較器１４を用いるＡＤ変換器１０よりも優位である。しかしながらインバータチョッパ電圧比較器を用いた並列型ＡＤ変換器では、電圧比較器は電圧比較期間はＣＭＯＳインバータとして動作するため貫通電流はほとんど無いが、サンプルホールド期間では貫通電流が発生する。サンプルホールド期間は電圧比較サイクルの半周期を占めているため、この消費電流は無視できない。以上のように、従来の並列型ＡＤ変換器では、微細化に起因した誤差の補正、高速動作、低消費電力動作を同時に実現することが困難であった。
【００１１】
これらの問題を克服する並列型ＡＤ変換器としてインバータを用いた並列型ＡＤ変換器が提案された。以下に図４を参照してインバータを用いた並列型インバータＡＤ変換器について説明する。図４は、インバータＡＤ変換器１０Ａの基本回路図である。
【００１２】
ＡＤ変換器１０Ａは、７個の電圧比較器１４Ａからなる電圧比較器列１１Ａ、エンコーダー回路１３とから構成される。図５は、電圧比較器１４Ａを示す図である。電圧比較器１４Ａは、ＣＭＯＳインバータＣで構成される。
【００１３】
電圧比較器１４Ａの端子は、入力端子Ａと電圧比較結果を出力する出力端子Ｂからなる。図６は、電圧比較器１４Ａを構成するＣＭＯＳインバータＣの入出力特性を示す図である。ＣＭＯＳインバータＣは入力が反転しきい値電圧Ｖｔｈよりも小さいときは電源電圧Ｖｄｄを出力し、反転しきい値電圧よりも大きいときは接地電圧ＧＮＤを出力する。
【００１４】
ＡＤ変換器１０Ａでは、ＣＭＯＳインバータＣで構成される電圧比較器１４Ａを使用するため、ＣＭＯＳインバータＣの反転しきい値電圧とＡＤ変換器１０Ａの基準電圧を等しく設定する必要がある。
【００１５】
ＣＭＯＳインバータＣの反転しきい値電圧をＡＤ変換器１０Ａの基準電圧に等しく設定する方法を述べる。理想的なＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を使用したＣＭＯＳインバータＣの反転しきい値電圧は次式で表される。
【００１６】
【数１】
2008283284.tif 000003
【００１７】
【数２】
2008283284.tif 000004
ここで、ＶＤＤは電源電圧、ＶｔｈＰ、ＶｔｈＮはそれぞれＣＭＯＳインバータＣを構成するｐチャネルＭＯＳＦＥＴ（以下ＰＭＯＳ）、ｎチャネルＭＯＳＦＥＴ（以下ＮＭＯＳ）のしきい値電圧、ＷＰ、ＬＰはそれぞれＣＭＯＳインバータＣを構成するＰＭＯＳのチャネル幅、チャネル長、ＷＮ、ＬＮはそれぞれＣＭＯＳインバータＣを構成するＮＭＯＳのチャネル幅、チャネル長を表す。ＰＭＯＳとＮＭＯＳのチャネル長を等しくすれば、ＣＭＯＳインバータＣを構成するＰＭＯＳとＮＭＯＳのチャネル幅の比率を変化させることでＣＭＯＳインバータＣの反転しきい値電圧を制御することができる。
【００１８】
しかし、実際の微細ＣＭＯＳデバイスでは、ショートチャネル効果の影響でＣＭＯＳインバータＣの反転しきい値電圧は（数１）で表される理想式とは異なる値となる。さらに、温度変化や製造プロセスのばらつき、又は動作時の供給電源電圧のばらつきによってＭＯＳＦＥＴのしきい値電圧（ＶｔｈＰ、ＶｔｈＮ）がばらつき、その結果ＣＭＯＳインバータＣの反転しきい値電圧もばらついてしまう。従って、ＣＭＯＳインバータＣを構成するＰＭＯＳとＮＭＯＳのチャネル幅の比率を変化させることだけでＣＭＯＳインバータＣの反転しきい値電圧を並列型ＡＤ変換器１０Ａの基準電圧と完全に等しくすることは困難である。
【００１９】
そこで、微細化、動作環境に起因した誤差の補正を行うために、ＡＤ変換器１０ＢにはＣＭＯＳインバータＣのしきい値電圧を補正する基準電圧補正部を備える。図７は、基準電圧補正部を備える並列型ＡＤ変換器１０Ｂを示す図である。
【００２０】
図７に示すＡＤ変換器１０Ｂは、７個の電圧比較器１４Ｂからなる電圧比較器列１１Ｂ、基準電圧検出部１５、基準電圧補正部１６、エンコーダー回路１３とから構成される。
【００２１】
図８は、電圧比較器１４Ｂの基本回路図である。電圧比較器１４ＢはＣＭＯＳインバータＤで構成される。電圧比較器１４Ｂの入出力端子は、入力端子Ａ、電圧比較結果を出力する出力端子Ｂ、電圧比較器１４Ｂを構成するＣＭＯＳインバータＤのＮＭＯＳの基板端子ＣＴＬ＿Ｎ、ＣＭＯＳインバータＤのＰＭＯＳの基板端子ＣＴＬ＿Ｐからなる。
【００２２】
ＡＤ変換器１０Ｂでは、まず設計段階でＣＭＯＳインバータＤを構成するＮＭＯＳとＰＭＯＳのチャネル幅の比率を変化させ、粗い反転しきい値電圧ステップを持つＣＭＯＳインバータ列を構成する。ＣＭＯＳインバータＤの反転しきい値電圧と、ＡＤ変換器１０Ｂの基準電圧との正確な一致は、ＡＤ変換器１０ＢにおいてＡＤ変換動作を行う前、またはＡＤ変換動作中にキャリブレーションを行うことで実現する。
【００２３】
以下にキャリブレーション方法について説明する。キャリブレーションはＭＯＳＦＥＴの基板バイアス効果を利用して実現する。ＭＯＳＦＥＴの基板バイアス効果とは、ゲート、ドレイン、ソース、基板の４端子デバイスのＭＯＳＦＥＴにおいて、ソース・基板間の電位差に応じてＭＯＳＦＥＴのしきい値電圧が変動することである。ソース・基板間が同電位の場合からソース・基板間に電位差ＶＳＢを与えた場合のＭＯＳＦＥＴのしきい値電圧の変動ΔＶｔｈは次のように表される。
【００２４】
【数３】
2008283284.tif 000005
ここで、εｓはシリコンの誘電率、ｑは単位電荷、Ｎは基板の不純物密度、Ｃｏｘは単位面積あたりの酸化膜容量、ΨＢは基板の不純物密度で決まる定数（フェルミポテンシャル）、ＶＳＢはソース・基板間電位差である。
【００２５】
従って、ＮＭＯＳのソース・基板間に正の電圧ＶＳＢを与えるとＮＭＯＳのしきい値電圧が減少し、ＣＭＯＳインバータＤのしきい値電圧が減少する。一方、ＰＭＯＳのソース・基板間に負の電圧ＶＳＢを与えるとＰＭＯＳのしきい値電圧が増加（ＰＭＯＳのしきい値電圧は負なので絶対値としては減少）し、ＣＭＯＳインバータＤのしきい値電圧が増加する。
【００２６】
この様子を図９に示す。図９は、基板バイアスを説明する図である。ＡＤ変換器１０Ｂでは、以上で述べた基板バイアス効果の原理を用いてＣＭＯＳインバータＤの反転しきい値電圧のキャリブレーションを行う。
【００２７】
以上から各電圧比較器１４Ｂを構成するＣＭＯＳインバータＤの反転しきい値電圧とＡＤ変換器１０Ｂの基準電圧を正確に一致することができる。また、以上の特徴からＡＤ変換器１０Ｂは微細化、動作環境に起因した誤差の補正、高速動作、低消費電流動作を同時に実現できる。
【発明の開示】
【発明が解決しようとする課題】
【００２８】
しかしながら従来のしきい値電圧を補正するＡＤ変換器１０Ｂでは、しきい値電圧を補正するために、ＣＭＯＳインバータの基板バイアス効果を用いているため、各電圧比較器それぞれに２本の制御信号端子が必要となり、制御端子数が増える。制御端子数が増えると、制御端子数に比例して制御信号発生ブロックの回路面積と消費電力が増大する。
【００２９】
本発明は、上記事情を鑑みて、これを解決すべくなされたものであり、制御端子数を減らして回路面積の縮小し、低消費電流動作を実現するＡＤ変換器を提供することを目的とするものである。
【課題を解決するための手段】
【００３０】
本発明は、上記の目的を達成するために、以下の如き構成を採用した。
【００３１】
本発明は、入力アナログ信号と動作点電圧との差分を増幅する複数の増幅器を有する増幅器列と、前記増幅器の動作点電圧を検出する動作点電圧検出手段と、前記増幅器列から複数の前記増幅器を選択する増幅器選択手段とを有し、前記複数の増幅器における各動作点電圧が異なり、前記入力アナログ信号の電圧範囲が前記各動作点電圧の最小値から最大値までの範囲に含まれるＡＤ変換器であって、前記増幅器は、電流源とＭＯＳトランジスタとが、電源と接地との間で直列に接続されており、前記ＭＯＳトランジスタのゲート端子に前記入力アナログ信号が入力される構成とした。
【００３２】
係る構成によれば、制御端子数を減らして回路面積の縮小し、低消費電流動作を実現するＡＤ変換器を提供することができる。
【００３３】
また本発明のＡＤ変換器は、前記電流源が抵抗である構成としても良い。
【００３４】
また本発明のＡＤ変換器は、前記動作点電圧を補正する動作点電圧補正信号を出力する動作点電圧補正手段を有し、前記動作点電圧補正信号は、前記ＭＯＳトランジスタの基板端子に入力される構成としても良い。
【００３５】
本発明は、入力アナログ信号と動作点電圧との差分を増幅する複数の増幅器を有する増幅器列と、前記増幅器の動作点電圧を検出する動作点電圧検出手段と、前記増幅器列から複数の前記増幅器を選択する増幅器選択手段と、前記動作点電圧を補正する動作点電圧補正信号を出力する動作点電圧補正手段とを有し、前記複数の増幅器における各動作点電圧が異なり、前記入力アナログ信号の電圧範囲が前記各動作点電圧の最小値から最大値までの範囲に含まれるＡＤ変換器であって、前記増幅器は、２つのＭＯＳトランジスタが電源と接地との間で直列に接続されており、方のＭＯＳトランジスタにおいて、ゲート端子に前記入力アナログ信号が入力され、基板端子に前記動作点電圧補正信号が入力される構成とした。
【００３６】
係る構成によれば、制御端子数を減らして回路面積の縮小し、低消費電流動作を実現するＡＤ変換器を提供することができる。
【００３７】
また、前記増幅器は、一方のＭＯＳトランジスタのゲート端子に前記入力アナログ信号が入力され、他方のトランジスタのゲート端子に前記動作点電圧補正信号が入力される構成としても良い。
【発明の効果】
【００３８】
本発明によれば、制御端子数を減らして回路面積の縮小し、低消費電流動作を実現するＡＤ変換器を提供することができる。
【発明を実施するための最良の形態】
【００３９】
本発明のＡＤ変換器は、電圧比較器の反転しきい値電圧をＡＤ変換器の基準電圧と等しくなるように設定することにより、基準電圧発生回路を備える必要性を排除し、微細化に起因した誤差補正端子数を低減して、回路面積の縮小し、低消費電流動作を実現する。
（第一の実施形態）
以下に図面を参照して本発明の第一の実施形態について説明する。図１０は、第一の実施形態のＡＤ変換器１００の回路構成図である。
【００４０】
本実施形態のＡＤ変換器１００は、Ｎ（７以上の整数）個の電圧比較器１１０からなる電圧比較器列１２０、基準電圧検出部１３０、電圧比較器選択部１４０、エンコーダー回路１５０から構成される。
【００４１】
電圧比較器１１０は、入力電圧（入力アナログ信号）と動作点電圧との差分を増幅する。尚以下の説明では、動作点電圧を反転しきい値電圧と呼ぶ。電圧比較器列１２０は、Ｎ（７以上の整数）個の電圧比較器１１０から構成されている。基準電圧検出部１３０は、各電圧比較器１１０に設定された反転しきい値電圧を、基準電圧として検出する。電圧比較選択部１４０は、ＡＤ変換動作に用いる電圧比較器１１０を選択する。
【００４２】
以下に本実施形態のＡＤ変換器１００におけるＡＤ変換動作を説明する。
【００４３】
本実施形態のＡＤ変換器１００では、入力端子Ｖｉｎ１にアナログ信号が入力され、電圧比較器列１２０において各電圧比較器１１０に入力される。各電圧比較器１１０には、ＡＤ変換器１００の後述する反転しきい値電圧が設定されている。電圧比較器１１０において、基準電圧より入力電圧が小さい電圧比較器１１０からＨレベルが出力され、基準電圧より入力電圧が大きい電圧比較器１１０からＬレベルが出力される。電圧比較器１１０から出力されたデータはエンコーダー回路１５０に入力され、バイナリーのディジタルデータに変換される。ＡＤ変換器１００では、このようにしてＡＤ変換動作が実現される。
【００４４】
ここで本実施形態の電圧比較器１１０について説明する。図１１は、第一の実施形態の電圧比較器１１０の回路図である。
【００４５】
電圧比較器１１０は、抵抗負荷インバータ１１１で構成される。図１２は、抵抗負荷インバータ１１１の入出力特性を示す図である。
【００４６】
抵抗負荷インバータ１１１は、入力電圧Ｖｉｎが駆動ＭＯＳトランジスタ１１２のしきい値電圧以下のときはＶｄｄを出力する。また抵抗負荷インバータ１１１は、入力電圧Ｖｉｎが駆動ＭＯＳトランジスタ１１２のしきい値電圧を超えて駆動ＭＯＳトランジスタ１１２に電流が流れると、電源電圧Ｖｄｄから電流値と負荷１１３に応じて電圧降下した電圧値を出力する。
【００４７】
本実施形態では、抵抗負荷インバータ１１１の出力が、０．５Ｖｄｄとなる入力電圧Ｖｉｎを抵抗負荷インバータ１１１の反転しきい値電圧とした。
【００４８】
以下に、各電圧比較器１１０に設定された反転しきい値電圧について説明する。ここで本実施形態のＡＤ変換器１００では、電圧比較器１１０として抵抗負荷インバータ１１１を使用するため、抵抗負荷インバータ１１１の反転しきい値電圧を基準電圧とＡＤ変換器１００の基準電圧とを等しく設定する必要がある。
【００４９】
抵抗負荷インバータ１１１の出力電圧Ｖｏｕｔは負荷と駆動電流の積に比例する。従って、しきい値電圧は駆動ＭＯＳトランジスタ１１２の電流駆動力と負荷１１３の値によって決まる。駆動ＭＯＳトランジスタ１１２の電流値は駆動ＭＯＳトランジスタ１１２のチャネル幅ＷＮ、チャネル長ＬＮによって決まる。
【００５０】
つまり、本実施形態において駆動ＭＯＳトランジスタ１１２のチャネル長ＬＮ、チャネル幅ＷＮ、負荷１１３である抵抗Ｒの値を調整することにより、抵抗負荷インバータ１１１の反転しきい値電圧をＡＤ変換器１００の基準電圧と等しく設定することができる。
【００５１】
さらに本実施形態のＡＤ変換器１００は、ＡＤ変換器１００の分解能以上の電圧比較器１１０を備えるものとした。電圧比較器１１０は、それぞれ異なるしきい値電圧を持つ。そのためＡＤ変換器１００においてＡＤ変換動作を行う前、またはＡＤ変換動作中にキャリブレーションを行いＡＤ変換に用いる電圧比較器１１０を電圧比較器選択部１４０により選択する。
【００５２】
本実施形態のキャリブレーション動作を説明する。キャリブレーション動作は、入力端子Ｖｉｎ１よりＡＤ変換器１００のダイナミックレンジを横切るスイープ信号を入力し、電圧比較器１１０を構成する抵抗負荷インバータ１１１の反転しきい値電圧を基準電圧検出部１３０により検出する。基準電圧検出部１３０での検出結果データは電圧比較器選択部１４０に送られる。電圧比較器選択部１４０では所望のＡＤ変換の基準電圧に適している電圧比較器１１０を選択する。
【００５３】
本実施形態のＡＤ変換器１００では、電圧比較器選択部１４０により選択された電圧比較器１１０を用いて、ＡＤ変換動作を行う。
【００５４】
このように、本実施形態によれば、電圧比較器１１０のしきい値電圧がＡＤ変換器１００の基準電圧と等しくなるように設定されているため、一般のＡＤ変換器に備えられている基準電圧発生回路を備える必要がない。よって本実施形態によれば、基準電圧発生回路を備えるための制御端子を減らして回路面積の縮小し、低消費電流動作を実現するＡＤ変換器を提供することができる。
【００５５】
また本実施形態によれば、キャリブレーションにより、電圧比較器１１０に予め設定された反転しきい値電圧をＡＤ変換動作の前、またはその最中に補正することができる。このため、電圧比較器１１０Ａを構成するトランジスタの微細化に起因する誤差、使用環境による誤差を低減し、高精度のＡＤ変換を実現することができる。
（第二の実施形態）
以下に図面を参照して本発明の第二の実施形態について説明する。第二の実施形態のＡＤ変換器１００Ａは、電圧比較器１１０Ａの構成と、基準電圧補正部１６０を有する点とが第一の実施形態のＡＤ変換器１００と異なる。よって本実施形態の以下の説明では、第一の実施形態と同様の機能構成を有するものには第一の実施形態の説明で使用した符号と同様の符号を付与し、その説明を省略する。
【００５６】
図１３は、第二の実施形態のＡＤ変換器１００Ａの回路図である。本実施形態のＡＤ変換器１００Ａは、Ｎ（７以上の整数）個の電圧比較器１１０Ａからなる電圧比較器列１２０Ａ、基準電圧検出部１３０、電圧比較器選択部１４０、エンコーダー回路１５０、基準電圧補正部１６０により構成される。
【００５７】
基準電圧補正部１６０は、電圧比較器１１０Ａの反転しきい値電圧を補正する補正信号を出力する。
【００５８】
図１４は、第二の実施形態の電圧比較器１１０Ａの回路図である。電圧比較器１１０Ａは、駆動ＭＯＳトランジスタ１１４にエンハンスメント型（Enhancement type）ＮＭＯＳトランジスタを用い、負荷ＭＯＳトランジスタ１１５にデプレッション型（Depletion type）ＮＭＯＳトランジスタを用いるＥＤインバータ１１６により構成される。図１５は、ＥＤインバータ１１６の入出力特性を示す図である。
【００５９】
ＥＤインバータ１１６は、入力電圧Ｖｉｎが反転しきい値電圧Ｖｔｈよりも小さいときはＨレベルを出力し、入力電圧Ｖｉｎが反転しきい値電圧Ｖｔｈよりも大きいときはＬレベルを出力する。本実施形態においても第一の実施形態と同様に、ＥＤインバータ１１６を電圧比較器１１０Ａとして使用するため、ＥＤインバータ１１６の反転しきい値電圧ＶｔｈとＡＤ変換器１００Ａの基準電圧とを等しい値に設定する必要がある。
【００６０】
以下に、ＥＤインバータ１１６の反転しきい値電圧ＶｔｈをＡＤ変換器１００Ａの基準電圧と等しい値に設定する方法を述べる。理想的なＭＯＳＦＥＴを使用したＥＤインバータ１１６の反転しきい値電圧は次式で表される。
【００６１】
【数４】
2008283284.tif 000006
【００６２】
【数５】
2008283284.tif 000007
ここでＶｔｈｎは駆動ＭＯＳトランジスタ１１４のしきい値電圧、Ｖｔｈｄは負荷ＭＯＳトランジスタ１１５のしきい値電圧、ＷＮ、ＬＮはそれぞれ駆動ＭＯＳトランジスタ１１４のチャネル幅、チャネル長、ＷＤ、ＬＤはそれぞれ負荷ＭＯＳトランジスタ１１５のチャネル幅、チャネル長を表す。ＥＤインバータ１１６では、駆動ＭＯＳトランジスタ１１４及び負荷ＭＯＳトランジスタ１１５のチャネル長ＬＮ及びＬＤを等しくすれば、それぞれのチャネル幅ＷＮ及びＷＤの比率を変化させることで、反転しきい値電圧を所望の値に制御することができる。
【００６３】
本実施形態ではこの原理を用いて電圧比較器１１０Ａを構成するＥＤインバータ１１６の反転しきい値電圧とＡＤ変換器１００Ａの基準電圧とを等しく設定する。
【００６４】
しかし、実際の微細ＣＭＯＳデバイスでは、ショートチャネル効果の影響によりインバータの反転しきい値電圧は（数４）で表される理想式とは異なる値となる。さらに、温度変化や、製造プロセスのばらつき、又は動作時の供給電源電圧のばらつきによってＭＯＳＦＥＴのしきい値電圧（Ｖｔｈｎ，Ｖｔｈｄ）がばらつき、その結果、インバータの反転しきい値電圧もばらついてしまう。従って、駆動ＭＯＳトランジスタ１１４と負荷ＭＯＳトランジスタ１１５のチャネル幅の比率を変化させることだけでＥＤインバータ１１６の反転しきい値電圧をＡＤ変換器１００Ａの基準電圧と完全に等しくすることは困難である。
【００６５】
そこで本実施形態では、まず設計段階でＥＤインバータ１１６を構成する駆動ＭＯＳトランジスタ１１４と負荷ＭＯＳトランジスタ１１５のチャネル幅の比率を変化させ、粗い反転しきい値電圧ステップを持つ電圧比較列を構成する。ＥＤインバータ１１６の反転しきい値電圧とＡＤ変換器１００Ａの基準電圧との正確な一致は、ＡＤ変換器１００ＡによるＡＤ変換動作を行う前、またはＡＤ変換動作中にキャリブレーションを行うことで実現する。
【００６６】
以下に、キャリブレーションについて説明する。キャリブレーションはＭＯＳＦＥＴの基板バイアス効果を利用して実現する。
【００６７】
ＮＭＯＳトランジスタでは、ソース・基板間に正の電圧ＶＢＳを与えると、ＮＭＯＳトランジスタのしきい値電圧が減少し、（数４）からＥＤインバータ１１６のしきい値電圧が減少する。本実施形態ではこの基板バイアス効果の原理を用いてＥＤインバータ１１６の反転しきい値電圧のキャリブレーションを行う。
【００６８】
入力端子Ｖｉｎ１に、ＡＤ変換器１１０Ａのダイナミックレンジを横切るようなスイープ電圧を入力し、基準電圧検出部１３０によりＥＤインバータ１１６の反転しきい値電圧を検出する。基準電圧検出部１３０により検出された反転しきい値電圧は、基準電圧補正部１６０に送られる。基準電圧補正部１６０では、ＥＤインバータ１１６の反転しきい値電圧とＡＤ変換器１００Ａの基準電圧とが等しくなるような基板バイアス信号を各電圧比較器１１０Ａに入力する。
【００６９】
本実施形態では、以上のようにして、各電圧比較器１１０Ａを構成するＥＤインバータ１１６の反転しきい値電圧とＡＤ変換器１００Ａの基準電圧とを正確に一致させることができる。
【００７０】
また、キャリブレーションを行うことなく、ＥＤインバータ１１６の反転しきい値電圧と、ＡＤ変換器１００Ａの基準電圧との誤差を補正することも可能である。例えば、基準電圧補正部１６０に温度検出部（図示せず）を内蔵していても良い。この場合基準電圧補正部１６０は、図示しない温度検出部により検出された温度データに基づき温度変化に対応した基板バイアス信号を発生し、各電圧比較器１１０Ａに入力する。その結果、電圧比較器１１０Ａの温度変化による反転しきい値電圧の変動を補正することができる。同様に基準電圧補正部１６０は、電源電圧の変動を検出する電源電圧検出部（図示せず）を内蔵していても良い。この場合基準電圧補正部１６０は、電源電圧による電圧比較器１１０Ａの反転しきい値電圧の変動を補正することが可能となる。
【００７１】
また本実施形態によれば、ＡＤ変換器１００Ａの電圧比較器１１０Ａにおける反転しきい値電圧が、ＡＤ変換器１００Ａの基準電圧と等しくなるように設定されるため、従来のＡＤ変換器に備えられている基準電圧発生回路を備える必要がない。よって本実施形態では、基準電圧発生回路を備えるために必要となる制御端子が不要となるので、制御端子数を減らして回路面積の縮小し、低消費電流動作を実現するＡＤ変換器を提供することができる。
【００７２】
また本実施形態によれば、キャリブレーションにより、電圧比較器１１０Ａに予め設定された反転しきい値電圧をＡＤ変換動作の前、またはその最中に補正することができる。このため、電圧比較器１１０Ａを構成するトランジスタの微細化に起因する誤差、使用環境による誤差を低減し、高精度のＡＤ変換を実現することができる。
（第三の実施形態）
以下に図面を参照して本発明の第三の実施形態について説明する。第三の実施形態は、第二の実施形態の変形であり、電圧比較器１１０Ｂの構成が第二の実施形態と相違する。よって本実施形態の以下の説明では、第二の実施形態と同様の機能構成を有するものには第二の実施形態の説明で使用した符号と同様の符号を付与し、その説明を省略する。
【００７３】
図１６は、第三の実施形態のＡＤ変換器１００Ｂの回路図である。本実施形態のＡＤ変換器１００Ｂは、Ｎ（７以上の整数）個の電圧比較器１１０Ｂからなる電圧比較器列１２０Ｂ、基準電圧検出部１３０、電圧比較器選択部１４０、エンコーダー回路１５０、基準電圧補正部１６０により構成される。
【００７４】
図１７は、第三の実施形態の電圧比較器１１０Ｂの回路図である。電圧比較器１１０Ｂは、駆動ＭＯＳトランジスタ１１７及び負荷ＭＯＳトランジスタ１１８にエンハンスメント型（Enhancement type）ＮＭＯＳトランジスタを用いるＥＥインバータ１１９により構成される。
【００７５】
ＥＥインバータ１１９では、駆動ＭＯＳトランジスタ１１７のゲートに入力電圧Ｖｉｎを入力し、負荷ＭＯＳトランジスタ１１８のゲートには電流値をコントロールするための一定バイアスＶｃｔｒｌを入力する。図１８は、ＥＥインバータ１１９の入出力特性を示す図である。
【００７６】
ＥＥインバータ１１９の反転しきい値電圧は明確に定式化できないが、ＥＥインバータ１１９もＥＤインバータ１１６同様に駆動ＭＯＳトランジスタ１１７及び負荷ＭＯＳトランジスタ１１８のチャネル幅の比率を変えることにより変化させることができる。
【００７７】
本実施形態のＡＤ変換器１００Ｂでは、分解能の数以上の個数のそれぞれ異なる反転しきい値電圧を持つ電圧比較器１１０Ｂを備えている。そのため、ＡＤ変換動作を行う前、またはＡＤ変換動作中に、ＡＤ変換動作に用いる電圧比較器１１０Ｂを選択するキャリブレーション（第１のキャリブレーション）を行う。
【００７８】
さらに本実施形態では、微細ＣＭＯＳデバイスに見られるショートチャネル効果による誤差、温度変化、製造プロセスによる誤差を取り除くために、負荷ＭＯＳトランジスタ１１８の駆動力を調整するキャリブレーション（第２のキャリブレーション）を行う。
【００７９】
以下に本実施形態のキャリブレーション動作を説明する。
【００８０】
第１のキャリブレーション動作では、始めに入力端子Ｖｉｎ１にＡＤ変換器１００Ｂのダイナミックレンジを横切るスイープ信号を入力し、各電圧比較器１１０Ｂを構成するＥＥインバータ１１９の反転しきい値電圧を基準電圧検出部１３０により検出する。基準電圧検出部１３０により検出された反転しきい値電圧は、電圧比較器選択部１４０に送られる。電圧比較器選択部１４０では所望のＡＤ変換の基準電圧に適している電圧比較器１１０Ｂを選択する。
【００８１】
第２のキャリブレーション動作では、基準電圧検出部１３０により検出されたＥＥインバータ１１９が基準電圧補正部１６０へ送られる。基準電圧補正部１６０ではＥＥインバータ１１９の反転しきい値電圧とＡＤ変換器１００Ｂの基準電圧とが等しくなるような電圧を各電圧比較器１００Ｂの負荷ＭＯＳトランジスタ１１８のゲートに入力する。
【００８２】
本実施形態では、以上のようにして、各電圧比較器１１０Ｂを構成するＥＥインバータ１１３の反転しきい値電圧とＡＤ変換器１００Ｂの基準電圧とを正確に一致させることができる。
【００８３】
このように本実施形態によれば、ＡＤ変換器１００Ｂの電圧比較器１１０Ｂにおける反転しきい値電圧が、ＡＤ変換器１００Ｂの基準電圧と等しくなるように設定されるため、従来のＡＤ変換器に備えられている基準電圧発生回路を備える必要がない。よって本実施形態では、基準電圧発生回路を備えるために必要な制御端子が不要となるので、制御端子数を減らして回路面積の縮小し、低消費電流動作を実現するＡＤ変換器を提供することができる。
【００８４】
また本実施形態によれば、キャリブレーションにより、電圧比較器１１０Ｂに予め設定された基準電圧をＡＤ変換動作の前、またはその最中に補正することができる。よって電圧比較器１００Ｂを構成するトランジスタの微細化に起因する誤差、使用環境による誤差を低減し、高精度のＡＤ変換を実現することができる。
【００８５】
以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態にあげた形状、その他の要素との組み合わせなど、ここで示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することが可能であり、その応用形態に応じて適切に定めることができる。
【図面の簡単な説明】
【００８６】
【図１】従来のＡＤ変換器１０を説明する第一の図である。
【図２】従来のＡＤ変換器１０を説明する第二の図である。
【図３】ＡＤ変換器１０に使用される電圧比較１４を示す図である。
【図４】インバータＡＤ変換器１０Ａの基本回路図である。
【図５】電圧比較器１４Ａを示す図である。
【図６】電圧比較器１４Ａを構成するＣＭＯＳインバータの入出力特性を示す図である。
【図７】基準電圧補正部を備えるインバータＡＤ変換器１０Ｂを示す図である。
【図８】電圧比較器１４Ｂの基本回路図である。
【図９】基板バイアスを説明する図である。
【図１０】第一の実施形態のＡＤ変換器１００の回路構成図である。
【図１１】第一の実施形態の電圧比較器１１０の回路図である。
【図１２】抵抗負荷インバータ１１１の入出力特性を示す図である。
【図１３】第二の実施形態のＡＤ変換器１００Ａの回路図である。
【図１４】第二の実施形態の電圧比較器１１０Ａの回路図である。
【図１５】ＥＤインバータ１１６の入出力特性を示す図である。
【図１６】第三の実施形態のＡＤ変換器１００Ｂの回路図である。
【図１７】第三の実施形態の電圧比較器１１０Ｂの回路図である。
【図１８】ＥＥインバータ１１９の入出力特性を示す図である。
【符号の説明】
【００８７】
１００、１００Ａ、１００Ｂ  ＡＤ変換器
１１０、１１０Ａ、１１０Ｂ  電圧比較器
１１１  抵抗負荷インバータ
１１２、１１４、１１７  駆動ＭＯＳトランジスタ
１１３  負荷
１１５、１１８  負荷ＭＯＳトランジスタ
１１６  ＥＤインバータ
１１９  ＥＥインバータ
１２０、１２０Ａ、１２０Ｂ  電圧比較器列
１３０  基準電圧検出部
１４０  電圧比較選択部
１５０  エンコーダー回路
１６０  基準電圧補正部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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