(57)【要約】【課題】異なる行と列内での階段および対称な誤差の累積を２次元的に相殺する高精度のセルアレイ回路の実現。【解決手段】それぞれが行と列に配列された相互に対応する複数のセルで作られ、第２、第３及び第４のセルアレイ102-106のそれぞれは第１のセルアレイ100に対して所定の位置関係に配置され、各セルA1-A4,B1-B4はそれぞれのアナログ量を規定する回路を含む第１、第２、第３及び第４のセルアレイと、組内のアレイのセルを選択するセル組選択手段であって、各セル組は、第１のセルアレイからの第１セル、個別に対応する第２から第４のセルアレイからの第２から第４のセルを含むセル組選択手段と、第１から第４セルにより規定される各アナログ量を累積する累積手段とを備え、第２から第４のセルアレイ内の第２から第４のセルの物理的な配置は、第１セルアレイ内の対応するセルアレイ回路。【選択図】図２２
2008187748.tif 000002
【特許請求の範囲】
【請求項１】
第１、第２、第３及び第４のセルアレイであって、それぞれが行と列に配列された相互に対応する複数のセルで作られ、前記第２、第３及び第４のセルアレイのそれぞれは前記第１のセルアレイに対して所定の位置関係に配置され、各セルはそれぞれのアナログ量を規定する回路を含む第１、第２、第３及び第４のセルアレイと、
組内の前記アレイの前記セルを選択するセル組選択手段であって、各セル組は、前記第１のセルアレイからの第１セル、関係するセル組の前記第１セルに個別に対応する前記第２のセルアレイからの第２セル、関係するセル組の前記第１セルに個別に対応する前記第３のセルアレイからの第３セル、及び関係するセル組の前記第１セルに個別に対応する前記第４のセルアレイからの第４セルを含むセル組選択手段と、
選択されたセル組の前記第１、第２、第３及び第４セルにより規定される各アナログ量を累積する累積手段と、を備え、
前記第２のセルアレイ内の第２のセルの物理的な配置は、前記第１セルアレイ内の対応する各第１セルの物理的な配置の所定の変形に対応し、前記第３のセルアレイ内の第３のセルの物理的な配置は、前記第１セルアレイ内の対応する各第１セルの物理的な配置の所定の変形に対応し、そして前記第４のセルアレイ内の第４のセルの物理的な配置は、前記第１セルアレイ内の対応する各第１セルの物理的な配置の所定の変形に対応することを特徴とするセルアレイ回路。
【請求項２】
請求項１に記載のセルアレイ回路であって、
前記４個のセルアレイを含む領域は、該領域の原点で交わる第１及び第２の相互に垂直である軸により、４個の象限に分割され、前記第１、第２、第３及び第４のセルアレイは、前記４個の象限にそれぞれ配置されるセルアレイ回路。
【請求項３】
請求項２に記載のセルアレイ回路であって、
前記第１及び第２の象限は前記第２の軸の同じ側にあり、前記第１及び第３の象限は前記第１の軸の同じ側にあり、
前記第１のセルアレイは前記第１象限に配置され、
前記第２のセルアレイは、前記第１のセルアレイの前記第２の軸に対する反射であって前記第２象限内に位置する反射に対応し、
前記第３のセルアレイは、前記第１のセルアレイの前記第１の軸に対する反射であって前記第３象限内に位置する反射に対応し、
前記第４のセルアレイは、前記第１のセルアレイの１８０°の回転であって前記第４象限内に位置する回転に対応するセルアレイ回路。
【請求項４】
請求項１から３のいずれか１項に記載のセルアレイ回路であって、
前記セル組選択手段は、所定の選択シーケンスで各セルアレイの各順番位置の前記セルを割り当て、割り当てられた各順番位置に従って前記セルを選択するように動作し、前記累積手段は前記選択されたセル組の前記セルにより生成されるか又は関係する各アナログ量を累積するように動作するセルアレイ回路。
【請求項５】
請求項４に記載のセルアレイ回路であって、
各セルアレイに対して、前記割り当てられた順番位置は、関係する前記セルアレイにおける前記セルの物理的な順番に適合するセルアレイ回路。
【請求項６】
請求項４に記載のセルアレイ回路であって、
各セルアレイに対して、前記割り当てられた順番位置は、関係する前記アレイの異なる行に対するそれぞれのシーケンス位置の合計を等しくする傾向又は関係する前記アレイの異なる列に対するそれぞれのシーケンス位置の合計を等しくする傾向にあり、行又は列に対する前記シーケンス位置の合計は関係する前記行又は列における前記セルの各順番位置を合計することにより決定されるセルアレイ回路。
【請求項７】
請求項６に記載のセルアレイ回路であって、
前記割り当てられた順番位置は、前記アレイのすべての行に対するそれぞれのシーケンス位置の合計を等しくする傾向又は前記アレイのすべての列に対するそれぞれのシーケンス位置の合計を等しくする傾向にあるセルアレイ回路。
【請求項８】
請求項７に記載のセルアレイ回路であって、
前記セルアレイは、同じ行数と列数を有し、前記割り当てられた順番位置は前記アレイのすべての行及び列に対するそれぞれのシーケンス位置の合計を等しくする傾向にあるセルアレイ回路。
【請求項９】
請求項８に記載のセルアレイ回路であって、
前記アレイ内の前記割り当てられた順番位置の配置は、前記アレイの行又は列の個数に等しい階数の魔方陣内の整数の配置に適合するセルアレイ回路。
【請求項１０】
請求項７に記載のセルアレイ回路であって、
前記セルアレイの行数と列数は異なり、前記割り当てられた順番位置は、すべての行に対するそれぞれのシーケンス位置の合計を等しくする傾向にあり、且つすべての列に対するそれぞれのシーケンス位置の合計を等しくする傾向にあるセルアレイ回路。
【請求項１１】
請求項１から１０のいずれか１項に記載のセルアレイ回路であって、
各セルは電流源又は電流シンク回路を有し、前記累積手段は前記選択されたセルの前記電流源又はシンク回路により供給又は抜き取られる各電流を累積するように動作するセルアレイ回路。
【請求項１２】
請求項１から１０のいずれか１項に記載のセルアレイ回路であって、
各セルは容量要素を有し、前記累積手段は前記選択されたセルの前記容量要素に蓄積された各電荷を累積するように動作するセルアレイ回路。
【請求項１３】
請求項１から１０のいずれか１項に記載のセルアレイ回路であって、
各セルは抵抗要素を有し、前記累積手段は前記選択されたセルの前記抵抗要素の各抵抗を累積するように動作するセルアレイ回路。
【請求項１４】
請求項１から１３のいずれか１項に記載のセルアレイ回路であって、
各セルアレイにおいて、前記セル組選択手段は、前記割り当てられた順番位置が所定値より小さい前記アレイの各セルを同時に選択するように動作するセルアレイ回路。
【請求項１５】
請求項１４に記載のセルアレイ回路であって、
前記所定値は、前記セル組選択手段に印加される選択信号により決定されるセルアレイ回路。
【請求項１６】
請求項１から１３のいずれか１項に記載のセルアレイ回路であって、
前記セル組選択手段は、少なくとも第１及び第２の２値重み付けグループにおける各セルアレイの前記セルを選択するように動作し、前記第１グループにおけるセルの個数は前記第２グループにおけるセルの個数の２倍であるセルアレイ回路。
【請求項１７】
請求項１６に記載のセルアレイ回路であって、
少なくとも前記第１のグループにおいては、そのグループにおける前記セルが連続して割り当てられた順番位置を有するセルアレイ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばデジタル−アナログ変換器（ＤＡＣ）などに使用されるセル・アレイ回路(cell array circuit)に関する。
【背景技術】
【０００２】
図１は、いわゆる「電流ステアリング(current-steering)」型の従来のデジタル−アナログ変換器（ＤＡＣ）の部分を示す図である。ＤＡＣ１は、ｍビットのデジタル入力ワード(m-bit digital input word)（Ｄ１からＤｍ）を対応するアナログ出力信号に変換するように設計されている。
【０００３】
ＤＡＣ１は、複数（ｎ個）の同一の電流源２１から２ｎを有する。ここで、ｎは２ｍ−１である。各電流源２は、実質的に一定の電流Ｉを通す。ＤＡＣ１は、更にｎ個の電流源２１から２ｎにそれぞれ対応する複数の差動スイッチ回路４１から４ｎを有する。各差動スイッチ回路４は、対応する電流源２に接続され、電流源により生成された電流Ｉを、変換器の第１の接続線Ａに接続される第１の端子又は変換器の第２の接続線Ｂに接続される第２の端子のいずれかに切り換える。
【０００４】
各差動スイッチ回路４は、以下に説明される理由で「温度計コード化信号(thermometer-coded signals) 」と呼ばれる複数の制御信号Ｔ１からＴｎの１つを受け、関係する信号の値に従ってその第１の端子又は第２の端子のいずれかを選択する。ＤＡＣ１の第１の出力電流ＩＡは、差動スイッチ回路の第１の端子に配給される各電流の和であり、ＤＡＣ１の第２の出力電流ＩＢは、差動スイッチ回路の第２の端子に配給される各電流の和である。
【０００５】
アナログ出力信号は、ＤＡＣ１の第１の出力電流ＩＡを抵抗Ｒで減衰させることにより生成される電圧ＶＡと、変換器の第２の出力電流ＩＢを他の抵抗Ｒで減衰させることにより生成される電圧ＶＢとの差電圧ＶＡ−ＶＢである。
図１のＤＡＣにおいて、温度計コード化信号Ｔ１からＴｎは、２値温度計デコーダ６によって２値入力ワードＤ１からＤｍから導出される。デコーダ６は次のように動作する。
【０００６】
２値入力ワードＤ１からＤｍが最小値を有する時、温度計コード化信号Ｔ１からＴｎは、各差動スイッチ回路４１−４ｎがその第２の端子を選択して、すべての電流源２１−２ｎが第２の接続線に接続されるような信号である。この状態では、ＶＡ＝０で、ＶＢ＝ｎＩＲである。アナログ出力信号ＶＡ−ＶＢ＝−ｎＩＲである。
【０００７】
２値入力ワードＤ１からＤｍの値が漸進的に増加する時、デコーダ６により生成される温度計コード化信号Ｔ１からＴｎは、既に選択されたいかなる差動スイッチ回路もその第１の端子が第２の端子に戻されることなしに、（差動スイッチ回路４１から始まる）多くの差動スイッチ回路がそれぞれの第１の端子を選択するような信号である。２値入力ワードＤ１からＤｍが値ｉを有する時、最初のｉ個の差動スイッチ回路４１−４ｉはそれぞれの第１の端子を選択し、残りのｎ−ｉ個の差動スイッチ回路４ｉ＋１−４ｎはそれぞれの第２の端子を選択する。アナログ出力信号ＶＡ−ＶＢは（２ｉ−ｎ）ＩＲに等しい。
【０００８】
図２に示すように、２値温度計デコーダ６によって発生される温度計コード化信号Ｔ１からＴｎは、ｒ番目の信号Ｔｒが活性化される（“１”にセットされる）時にそれより下の順序の信号Ｔ１からＴｒ−１も活性化されることが知られているいわゆる温度計コードに従う。
温度計コード化は電流ステアリング型のＤＡＣでは一般的であるが、それは２値入力ワードが増加した時に、既に線Ａに切り換えられているいかなる電流源も他の線Ｂに切り換えられることなしに、より多くの電流源が第１の接続線Ａに切り換えられるためである。従って、ＤＡＣの入力／出力特性は単調であり、入力ワードにおける“１”の変化の結果起きるサージ衝撃（インパルス）が小さい。
【０００９】
図１の構成における電流源２と対応する差動スイッチ回路４の個数は非常に大きく、特にｍが６以上の時には大きくなる。例えば、ｍ＝６の時には、ｎ＝６３であり、６３個の電流源と６３個の差動スイッチ回路が必要である。このような多数の電流源を扱い、温度計信号を異なる差動スイッチ回路に効率よく配給するのを可能にするため、電流源と差動スイッチ回路を２次元のセルアレイとして配列し、各セルが１個の電流源と関係する差動スイッチ回路を有するようにすることが提案されている。この配列を図３に示す。
【００１０】
図３において、６４個のセルＣＬｉｊは、８個の行（ロウ）と８個の列（コラム）を有する８×８の正方形アレイに配置されている。図３において、各セルに付されているサフィックスの最初の数字は、そのセルの位置する行を表し、サフィックスの２番目の数字は、そのセルの位置する列を表す。従って、セルＣＬ１８は１行目の８列目にあるセルである。
【００１１】
各セルＣＬｉｊは、それ固有の電流源２と固有の差動スイッチ回路４とを有する。図１のＤＡＣでは、図示のように、アレイのセルのそれぞれの第１の端子は、ＤＡＣの第１の接続線Ａに同時に接続され、アレイのセルのそれぞれの第２の端子は、ＤＡＣの第１の接続線Ｂに同時に接続される。
アレイのすべてのセルにそれぞれ異なる温度計コード化信号を発生及び供給しなくてもよいようにするために、２段ステージのデコードプロセスが使用され、２値の入力ワードＤ１−Ｄ６が、異なるセルで必要な各温度計コード化制御信号Ｔに入力される。この２段ステージのデコードプロセスの第１のステージは、各行と列のデコーダ１２と１４により実行され、第２ステージは各セルに設けられたローカルデコーダ１６により実行される。
【００１２】
２値入力ワードの下位３ビットＤ１−Ｄ３は列デコーダ１４に印加され、列デコーダ１４は図２に従って７個の温度計コード化列選択信号を導出する。行デコーダ１２は、入力ワードの上位３ビットＤ４−Ｄ６を受け、同様に図２に従って７個の温度計コード化行選択信号を導出する。行と列の選択信号はアレイのセルに分配される。
【００１３】
各セルにおいては、ローカルデコーダ１６が、行と列の選択信号を合わせて、関係するセルの差動スイッチ回路４用の必要なローカル制御信号Ｔを導出する。実際には、各セルのローカルデコーダ１６が７個すべての行と列の選択信号を使用して必要なローカル制御信号Ｔを発生させる必要はない。これは、いかなるデジタル入力ワードに対しても、マトリクスの行は異なる３つの状態の１つ、すなわち（１）行のすべてのセルのそれぞれの差動スイッチ回路が第２の端子を選択する行、（２）行のすべてのセルのそれぞれの差動スイッチ回路が第１の端子を選択する行、（３）行の１個以上のセルの差動スイッチ回路は第２の端子を選択するが、行の１個以上の他のセルの差動スイッチ回路は第１の端子を選択する行である。これらの限定された可能性の観点から、各ローカルデコーダが、行選択信号ｒｎとｒｎ＋１の２つと列選択信号ｃｎ  を単に合わせるだけでそのローカル制御信号Ｔを導出することが可能である。
【００１４】
図３においてセルＣＬｉｊに割り当てられる数はシーケンスを示し、そのシーケンスでは、セルが活性化（又は制御）されて、それらのそれぞれの第２の端子の選択からそれらのそれぞれの第１の端子の選択に変化する。活性化シーケンスは、アレイ中のセルの物理的な順番に従い、行１から開始してその行のセルを列の順に順番に活性化し、次に行２を行うという具合にアレイの連続した各行に対して同様に行う。図３の配置で生じる１つの問題は、アレイの異なるセルのそれぞれの電流源２の出力電流は一様であるべきであるが、実際にはセルの実出力電流はいろいろな原因による非一様性の問題がある。
【００１５】
例えば、電源供給線に沿った電圧降下は、図４の（Ａ）に示すように、行又は列に沿った階段状の誤差を生じる。この場合、関係する行又は列の第１の４個のセルにおける電流源は負の誤差を有し、その誤差により出力電流の平均の低下を生じる。これらの負の誤差は関係する行又は列の中心に向かって減少する。関係する行又は列の残りのセル５から８における電流源は、それぞれ正の誤差を有し、それらはそれぞれ出力電流の平均を上げる。これらの正の誤差は行又は列の中心から端に向かって増加する。
【００１６】
アレイを含むチップの内部の温度分布は、図４の（Ｂ）に示すように、行又は列内の対称な誤差を生じるようにできる。この場合、行又は列の端のセル１、２、７及び８での電流源は負の誤差を有するが、行又は列の中心のセル３から６の電流源は正の誤差を有する。
更に、ランダム誤差のような他のタイプの誤差があり得る。セルアレイの最終的な誤差分布は、異なる誤差要因をすべて重ね合わせて生成される。
【００１７】
図４の（Ａ）と（Ｂ）に示した階段状で対称な誤差は、累積して大きな集積線型誤差(INL; Integral linearrity error)になる傾向にある。例えば、図４の（Ａ）に示すように、階段状の誤差分布が、図３に示すセルアレイの第１の行内に存在すると仮定する。この場合、セル１から４が段々に活性化された（それぞれの第１の端子の選択から第１の端子の選択へ変化した）時、負の誤差が累積し、デジタル入力コードが４の時に、全体の負の誤差が大きくなる。セル５から８が順番に活性化される時だけ、これらのセルによる正の誤差が、セル１から４による大きな負の誤差を相殺し始める。
【００１８】
もちろん、その状態は列１から８のそれぞれに沿って図４の（Ａ）に対応する階段状の誤差がある時には更に悪くなる。この場合、セル１から８が階段状に活性化される時、大きな負の誤差（図４の（Ａ）の位置１における誤差）が行１の９個のセルのぞれぞれで生じる。同様に、行２において、図４の（Ａ）の位置２に対応する負の誤差が８回累積する。このように、入力コードが３２まで増加する時（行１から４のすべてのセルが活性化されるまでに対応する時）までには、累積された負の誤差は非常に大きくなる。
【００１９】
同様の問題が、図４の（Ｂ）に示した種類の対称な誤差の累積についても生じる。
【発明の開示】
【発明が解決しようとする課題】
【００２０】
これまで、セルアレイの行又は列内の階段状及び対称な誤差の累積の問題を解決しようとする各種の提案がなされてきた。例えば、IEEE Journal of Solid-State Circuits, Volume 26 No.4, April 1991, pp.637-642は、単一の行又は列内の階段状及び対称な誤差を相殺する「階層的な対称スイッチング」として言及された技術を開示している。しかしながら、そのような技術はセルアレイの異なる行と列内での階段状及び対称な誤差の累積の問題、すなわち２次元相殺（キャンセル）を取り扱う十分に満足な方法を提供しない。
【課題を解決するための手段】
【００２１】
本発明の第１の態様によれば、行と列に配列された相互に対応する複数のセルで作られたセルアレイと、所定の選択シーケンスでアレイのセルをそれぞれの順番位置に割り当て、それぞれの割り当てられた順番位置に従ってセルを選択し、割り当てられた順番位置はアレイの異なる行のシーケンス位置の合計を等しくする傾向にあるか及び／又はアレイの異なる列のシーケンス位置の合計を等しくする傾向にあり、行又は列に対するシーケンス位置の合計は関係する行と列におけるセルのそれぞれの順番位置の合計により決定される選択手段と、選択されたセルにより生成されるか又は関係する各アナログ量を累積する累積手段とを備えるセルアレイ回路が提供される。
【００２２】
このようなセルアレイ回路においては、セルアレイ内での階段状及び対称な誤差の影響が低減される。
セルは、異なるセルにより生成されるか又はそれに関係する各アナログ量の間のマッチング（一致）が必要な適当な形式のなんらかのアナログ回路を有する。例えば、各セルは、累積手段が選択されたセルの電流源により供給される各電流又はシンク回路の場合には選択されたセルのシンク回路によりシンク（抜き取られる）電流を累積する電流源又は電流シンク回路を有する。又は、各セルは容量要素を有し、その場合には累積手段は選択されたセルの容量要素により蓄積された各電荷を累積するように動作する。又は、各セルは抵抗要素を有し、その場合には累積手段は選択されたセルの抵抗要素の各抵抗を累積するように動作する。
【００２３】
選択手段は、例えば、割り当てられた順番位置が所定値より小さなアレイの各セルを同時に選択するように動作する。例えば、所定値がｉの時には、割り当てられた順番位置が１、２、…、ｉ−１のセルが選択される。この場合、所定値は選択手段に印加される選択信号（デジタル入力ワード）により決定されることが適当である。
【００２４】
しかし、選択手段がこのような方法でセルを選択することがかならずしも必要ではない。例えば、選択手段は、第１のグループのセルの個数が第２のグループのセルの個数の２倍である少なくとも第１と第２の２値重み付けグループ内のアレイのセルを選択するように動作するようにしてもよい。この形の選択は、２値重み付け容量が必要な「電荷分配(charge distribution) 」ＡＤＣで使用するのに適している。これらの２値重み付け容量は、セルアレイから容量セルの２の累乗数（すなわち、１、２、４、８、…）を選択し、相互に並列な選択されたセルを接続することにより形成できる。
【００２５】
好ましくは、少なくとも第１のグループにおいては、グループ内のセルは連続して割り当てられた順番位置を有する。これにより２個以上のセルを含む各グループ内で誤差が相殺されることを保証する助けになる。
もし割り当てられた順番位置が、アレイの丁度いくつかの行での各シーケンス位置の合計が等しくなる傾向にあるか、及び／又はアレイの丁度いくつかの列での各シーケンス位置の合計が等しくなる傾向にあれば有用である。しかし、各行が同一のシーケンス位置の合計を有するか又は各列が同一のシーケンス位置の合計を有するかということは必須のことではない。
【００２６】
しかし、割り当てられた順番位置は、アレイのすべての行での各シーケンス位置の合計が等しくなる傾向にあるか、及び／又はアレイのすべての列での各シーケンス位置の合計が等しくなる傾向にあることが望ましい。これは、異なるセルに関係する誤差を克服する上での効果を増加させる。
セルアレイが正方形（すなわち行数と列数が等しい）である時には、割り当てられた順番位置は、アレイのすべての行及びすべての列での各シーケンス位置の合計が等しくなる傾向にあることが望ましい。これが、例えば、割り当てられた順番位置がアレイの行数又は列数に等しい階数(order) の魔方陣における整数の分配に一致するように、割り当てられた順番位置をアレイ内で分配することにより実現される。
【００２７】
いくつかの実施例では、魔方陣は「全対角(pandiagonal) 」及び／又は「結合的(associative) 」である。これにより、セルの選択モードに依存する付加的な誤差相殺効果が得られる。
セルアレイが長方形（すなわち、行数と列数が異なる）である時には、行のシーケンス位置の合計が列のシーケンス位置の合計と同一である必要はない。その代わり、割り当てられた順番位置は、すべての行での各シーケンス位置の合計が等しくなる傾向にあり、且つすべての列での各シーケンス位置の合計が等しくなる傾向にあることが望ましい。
【００２８】
本発明の第２の態様によれば、第１及び第２のセルアレイであって、それぞれが行と列に配列された相互に対応する複数のセルで作られ、第２のセルアレイは第１のセルアレイに対して所定の位置関係に配置されている第１及び第２のセルアレイと、各セル組は第１のセルアレイからの第１セル及び第２のセルアレイからの個別に対応する第２セルを含み、第２セルアレイ内の第２セルの物理的な配置は第１セルアレイ内の対応する各第１セルの物理的な配置の所定の変形に対応する組内のアレイのセルを選択するセル組選択手段と、選択されたセル組の前記第１及び第２セルにより生成されるか又は関係する各アナログ量を累積する累積手段とを有するセルアレイ回路が提供される。
【００２９】
このようなセルアレイ回路においては、階段状及び／又は対称な誤差の影響が、最初のセルアレイ（第１のセルアレイ）と最初のセルアレイから導出される少なくとも１つの「変形」セルアレイ（第２のセルアレイ）の所定の配列における配置により低減できる。
２組の誤差（例えば、一方向の対称な誤差とそれに垂直な方向の階段状な誤差、又は２つの相互に垂直な方向のそれぞれにおける対称な誤差）を相殺するのに適している１つの実施例では、第１及び第２のセルアレイは第１の方向に離れており、第２のセルアレイの中心を通って第１の方向に伸びる第２のセルアレイの中心線は、第１のセルアレイの中心を通って第１の方向に伸びる第１のセルアレイの中心線と一直線である。この場合、所定の変形は、例えば、第１のセルアレイの中心線に対する反射（折り返し）、又は第１のセルアレイの１８０°の回転を含む。
【００３０】
他の２つの相互に垂直な方向のそれぞれにおける階段状な誤差の相殺に適しており、各セルアレイはその中心線の一方の側に第１の半分を、中心線の他方の側に第２の半分を有し、所定の変形は第１のセルアレイの第１の半分の第２のセルアレイの第２の半分への複写と、第１のセルアレイの第２の半分の第２のセルアレイの第１の半分への複写とを含む。
【００３１】
上記のように、２個のセルアレイを使用する実施例は２組の誤差を克服するのに効果的であるが、相互に垂直な１つ又は両方の方向における階段状及び対称な誤差の他の組合せの相殺を容易にするために、より多くのアレイを一緒に配置することも可能である。
例えば、セルアレイ回路は、それぞれが行と列に配列された相互に対応する複数のセルで作られ、第１のセルアレイに対して所定の位置関係に配置されている第３及び第４のセルアレイを更に有してもよい。この場合、セル組選択手段により選択された各セル組は、関係するセル組の第１セルに個別に対応する第３のセルアレイの第３セルと、関係するセル組の第１セルに個別に対応する第４のセルアレイの第４セルとを更に有する。そして、第３のセルアレイ内の第３セルの物理的な配置は第１セルアレイ内の対応する各第１セルの物理的な配置の所定の変形に対応し、第４のセルアレイ内の第４セルの物理的な配置は第１セルアレイ内の対応する各第１セルの物理的な配置の所定の変形に対応する。この場合、累積手段は、選択されたセル組の第１、第２、第３及び第４セルにより生成又は関係する各アナログ量を累積するように動作する。
【００３２】
例えば、４個のセルアレイを含む領域は、領域の原点で交わる第１及び第２の相互に垂直である軸により４個の象限に分割され、第１、第２、第３及び第４のセルアレイは４個の象限にそれぞれ配置されると考えられる。これらの第２、第３及び第４のセルアレイは、第１のセルアレイの単なる複写で、両方の軸に対称な誤差を相殺することを可能にする。
【００３３】
しかし、１つの好適な実施例では、第１及び第２の象限は第２の軸の同じ側にあり、第１及び第３の象限は第１の軸の同じ側にあり、第１のセルアレイは前記第１象限に配置され、第２のセルアレイは第１のセルアレイの第２の軸に対する反射であって第２象限内に位置する反射に対応し、第３のセルアレイは第１のセルアレイの第１の軸に対する反射であって前記第３象限内に位置する反射に対応し、第４のセルアレイは第１のセルアレイの１８０°の回転であって第４象限内に位置する回転に対応する。
【００３４】
このような形での第１、第２、第３及び第３のセルアレイの配置の結果、各セル組の対応するセルは原点に共通の重心を有する。この場合、両方の軸に並行な階段状及び対称な両方の誤差は相殺され、高い所望の効果が得られる。
セル組選択手段は、所定の選択シーケンスで各セルアレイの各順番位置のセルを割り当て、割り当てられた各順番位置に従ってセルを選択し、累積手段は選択されたセル組のセルにより生成されるか又は関係する各アナログ量を累積するように動作する。
【００３５】
各セルアレイに対して、割り当てられた順番位置は、関係するセルアレイにおけるセルの物理的な順番に適合する。又は、割り当てられた順番位置は、前述の本発明の第１の態様を組み込んだセルアレイ回路におけるそれらと適合する。この場合、第１の態様と関連させて説明した好ましい特徴のすべては、本発明の第２の態様の実施例においても任意に利点として含まれる。
【発明を実施するための最良の形態】
【００３６】
図５は、本発明を実現したセルアレイ回路の部分を示す図である。図５のセルアレイ２０は、電流ステアリング型のデジタル−アナログ変換器で使用するのに適している。図５において、図３のＤＡＣを参照して既に説明した要素に対応した要素には、図３で使用したのと同じ参照番号が使用されている。
【００３７】
セルアレイ回路２０は、４行４列に配置された１６個の個別のセルで作られているセルアレイ２２を備える。各セルは、図５で１１の番号が付されたセルで示したように、電流源２を備える。各セルはセル内に図５で×で示される出力ノードを有する。
セルアレイ２２の各セルは、個々に対応するスイッチ回路４１から４１６を有する。この実施例では、スイッチ回路４は、セルの外にあり、各セルの出力ノードは個々に対応するスイッチ回路４の入力ノードに接続されている。
【００３８】
各スイッチ回路は、それぞれの第１と第２の端子を有し、第１の端子は第１の合計接続線Ａに接続され、第２の端子は第２の合計接続線Ｂに接続されている。
スイッチ回路４１から４１６は、ＤＡＣ（図示せず）のデコード回路からそれぞれの温度計コード化選択信号Ｓ１からＳ１６を受ける。このデコード回路は、選択信号Ｓ１からＳ１６を、（図１に示すように）ＤＡＣの２値入力ワードから（１つのステージで）直接導出するか、又はデコード化の第１のステージを実行するようにそれぞれの行と列のデコーダを使用し、（図３に示したように）デコード化の第２のステージを実行するようにセルにそれぞれ対応するローカルデコーダを使用する２つのステージで導出する。
【００３９】
各スイッチ回路は、それに印加される選択信号が低論理レベルＬを有する時にはその第２の出力端子を選択し、それに印加される選択信号Ｓが高論理レベルＨを有する時にはその第１の出力端子を選択する。図５自体に示すように、選択信号Ｓ１とＳ２は共にＨであり、残りの選択信号Ｓ３からＳ１６はＬである。このように、スイッチ回路４１と４２はそれぞれの第１の端子を選択し、残りのスイッチ回路はそれぞれの第２の端子を選択する。
【００４０】
図５のセルアレイ２２のセルは、図３を参照してすでに説明した従来の選択シーケンスとは異なるシーケンスで選択される。特に、この実施例の選択シーケンスは、セルアレイ２２の各行、列及び対角方向に対して、セルのそれぞれの選択シーケンスの位置の合計は同一である（この場合は３４）。従って、例えば、１つの例として行１をとると、それぞれの選択シーケンスは合計が３４になる１、１５、１４、４の位置である。同様に、列１のセルのそれぞれの選択シーケンス位置１、１２、８及び１３の合計は３４になる。左上から右下への対角に沿うと、セルのそれぞれの選択シーケンス位置は１、６、１１及び１６で、合計が３４になる。
【００４１】
図５に示した特別なセルアレイのレイアウトの有利な効果を理解するため、図６に示した表を考える。図６において、階段状の誤差が行方向（ｘ方向）と列方向（ｙ方向）の両方に存在すると仮定する。各行又は列の位置１に対する誤差が−２（単位）であると仮定し、各行又は列の位置２に対する誤差が−１であると仮定し、各行又は列の位置３に対する誤差が＋１であると仮定し、各行又は列の位置３に対する誤差が＋２であると仮定する。
【００４２】
図６において、表はセルの選択シーケンスにおける各順番の位置でのｘ誤差とｙ誤差を示す。所定の入力コードに応じて同時に選択されたこれらのセルに対して、それぞれのｘ誤差は合計が全ｘ誤差Σｘを生成し、それぞれのｙ誤差は合計が全ｙ誤差Σｙを生成する。図６から明らかなように、全ｘ誤差Σｘは、−２から＋２の小さな範囲で変化し、全ｙ誤差Σｙも同様である。（全ｘ誤差Σｘと全ｙ誤差Σｙの合計である）全誤差Ｅは、−４から＋３の小さな範囲で変化する。
【００４３】
比較のために、図７の（Ａ）はセルアレイにおける選択シーケンスが図７の（Ｂ）に示すような場合の誤差値と累積を示す。この場合、全ｘ誤差Σｘ、全ｙ誤差Σｙ及び全誤差Ｅは、それぞれ図６に示した全誤差より大きな範囲で変化する。特に、全ｙ誤差Σｙは一貫して負であり、最悪の場合−１２になる。更に、全ｘ誤差Σｘは、全ｙ誤差Σｙに比べて相対的に小さいが、一貫して負であり、そのためにすべての入力コードに対して全誤差Ｅを増加させる影響を有する。
【００４４】
同様の利点が、図５のセルアレイのセルにおける対称及び他の誤差に対しても得られる。
図５に示したセルアレイ２２におけるセルの選択シーケンスでの順番の位置が、いわゆる魔方陣(magic square)における整数の順番に対応することが、数学者により認められている。このような魔方陣は、繰り返しなしに１からｎ２  の整数を有し、各行（左から右）、各列（上から下）及び２つの対角が同じ合計値を有する。数ｎは陣の階数（オーダー:order）、ベース、モジュール又は根（ルート）と呼ばれる。魔方陣においてどのような数学的な法則が数の配置を支配しているかはまだ分かっていない。既知の解が試行錯誤により発見されているだけである。
【００４５】
階数２の魔方陣はない。階数３の魔方陣を図８に示す。
図９の（Ａ）から（Ｈ）に示すように、図８に示した魔方陣を変形することにより、階数３の他の魔方陣を作れることが認められている。これらの図で、図９の（Ａ）は、開始点としての図８の魔方陣を示す。図９の（Ｂ）は、図９の（Ａ）でＢの矢印で示すように、図９の（Ａ）の魔方陣を反時計方向に９０°回転した結果を示す。図９の（Ｃ）と（Ｄ）は、図９の（Ａ）でＣとＤの矢印で示すようにそれぞれ１８０°と２７０°の反時計方向の回転に関係する。図９の（Ｅ）から（Ｈ）は、図９の（Ａ）の魔方陣をＥからＨの各種の軸に対して反射させた結果を示す。更なる魔方陣が、図９の（Ｂ）から（Ｈ）に示した基本的な回転と反射の組合せを使用して得られる。
【００４６】
回転と反射が除かれた、階数３の１個のユニークな魔方陣が存在する。しかしながら、より高い階数では、（回転と反射を除いた）配置の個数が増加する。第４階数の魔方陣（すなわち４行４列）は、回転と反射を除いて、その１６個の数の可能な配置を８８０種有する。第４階数の魔方陣の行、列及び対角のそれぞれの数は合計３４になる。
【００４７】
より高い階数の陣（第５階数及びそれ以上の階数）に対しては、異なる可能な配置の個数が急激に増加する。例えば、第５階数の陣は、回転と反射を除いて、２７５３０５２２４種の異なる配置を有する。
階数４の陣の場合、図１０と図１１は、図５に示した配置からそれぞれ異なる２個の択一的な可能性を示す。図１０に示す配置は、中央の陣の４つの合計が１３＋８＋３＋１０＝３４であり、４つの角（コーナー）の合計（７＋１４＋９＋４＝３４）及び４つの対角でない陣（例えば、上左の陣は７＋１２＋２＋１３＝３４）も同様であるので、「全対角(pandiagonal) 」魔方陣と呼ばれる。更に、図１２の（Ａ）と（Ｂ）に示すように、同一の合計３４は、図１２の（Ａ）の４つの位置ａの数、４つのｂの位置の数、又は４つのｃの位置の数を加えることで得られ、又は図１２の（Ｂ）の４つの位置ｄの数、４つのｅの位置の数、又は４つのｆの位置の数を加えることで得られる。
【００４８】
第５、第６及び第８階数の魔方陣の例を図１３の（Ａ）、１３の（Ｂ）及び１３の（Ｃ）にそれぞれ示す。第５階数の魔方陣に対しては、行、列及び対角の合計が６５であり、第６階数の魔方陣に対しては、行、列及び対角の合計が１１１であり、第８階数の魔方陣に対しては、行、列及び対角の合計が２６０である。
図１３の（Ａ）を参照すると、中心に対向するいかなる組の数（例えば、７と１９、２０と６、１と２５）の合計がｎ２＋１（この場合はｎは５である。）になることが分かる。このような魔方陣は、「結合的(associative) 」と呼ばれる。図８に示した第３階数の魔方陣もこの特性を有し、従って結合的である。第４階数の陣は、結合的か全対角であるがその両方ではない。結合的で且つ全対角である最小の陣は、第５階数である。回転及び反射を除いて、結合的で且つ全対角である第５階数の陣は１６個ある。
【００４９】
本発明の実施例は、セルアレイ内の選択シーケンスが、陣が結合的及び／又は全対角であるにかかわらず、適当な階数のどのような適切な魔方陣にも適合するように作ることができる。
更に、行、列及び２つの対角のすべての合計が正確に同一の値になるという意味において絶対に完全な「魔方陣」でなければならないというわけではない。例えば、図１４の（Ａ）に示した階数３の非魔方陣を使用できる。これは、図８の魔方陣において、数７と５を並び替えることで形成できる。この場合、行１から３と列１の数の合計は（図８に示すように）１５であるが、列２と３の合計と２つの対角の合計は「標準(normal)」値１５から少し異なり、１３と１７である。しかしながら、このような魔方陣への近似は、異なる行、列及び２つの対角における合計がほとんど同じであるので、なお本発明に基づく十分な利点を提供する。行、列及び対角における合計の間の偏差を小さくできるいかなる配置も本発明の目的に対して利点がある。
【００５０】
更に、同様の原理を（正方形でない）長方形のアレイに適用することもできる。例えば、図１４の（Ｂ）は、２行３列の長方形のアレイを示す。この場合、列１から３に対する合計は同一の値７を有するが、行１と２に対する合成はそれぞれ１０と１１で、できるだけ近くする。この場合、列は行より少ないセルであるため、行と列に対して合計を同じにはできない。代わりに、異なる行の間の偏差を最小にし（この場合は１）、異なる列の間の偏差を最小にする（この場合は０）ようにすれば十分である。
【００５１】
図５に示したセルアレイ２２においては、各セルは電流源２で構成される。このような電流源の構成の例を、図１５に示す。図１５では、電流源２はＰＭＯＳ電界効果トランジスタ（ＦＥＴ）３２を備え、そのソースは正の電源供給源Ｖｄｄに接続され、そのゲートは所定のバイアス電位Ｖｂｉａｓを受けるように接続され、そのドレインは電流源の出力ノードＯＵＴに接続されている。所定のバイアス電位Ｖｂｉａｓは、例えば、正の電源供給電位Ｖｄｄに対して一定の電位差を有する。従って、トランジスタ３２は常時オンしており、実質的に一定の電流Ｉをその出力ノードＯＵＴに供給する。
【００５２】
もちろん、図５の各セル２は、電流源回路２の代わりに電流シンク(sink)を備えることもできる。この場合、ＦＥＴでの実現においては、図１５に示したトランジスタ３２は、ＮＭＯＳＦＥＴに変えられ、そのトランジスタのソースがＶｓｓのような負の供給線電位に接続される。この場合、Ｖｂｉａｓは、例えば、Ｖｓｓから一定の電位差を有するＶｓｓ以上の所定の基準電位を有する。
【００５３】
いずれにしろ、電流源又は電流シンクは、バイポーラトランジスタを使用して実現することもできる。
回路の電流容量を増加するように、電流源又は電流シンクを並行して形成するいくつかのトランジスタを使用することができる。例えば、並行に接続された４個のトランジスタを使用することができる。
【００５４】
本発明を実現するセルアレイの回路におけるセルが電流源又は電流シンクを有することは必要ではない。
例えば、図１６に示した本発明の他の実施例では、各容量要素Ｃは、セルアレイ４２の異なるセル４４内に含まれる。各セル４４は、個々に対応するスイッチ回路４６１から４６１６を有する。各スイッチ回路４６の入力ノードはその対応するセル４４の（図１６で×で示される）出力ノードに接続される。この出力ノードは、セルにおける容量要素Ｃの底板である。
【００５５】
この実施例では、各スイッチ回路は３個の端子を有し、それぞれの第１端子は入力電圧ＶＩＮを受けるように共通に接続され、それぞれの第２端子は負の基準電圧Ｖｓｓに共通に接続され、それぞれの第３端子は所定の基準電位ＶＲＥＦを受けるように共通に接続されている。各スイッチ回路４６は、そこに印加される選択信号Ｓに応じて、その入力ノードをその第１、第２及び第３端子の１つに接続するように制御可能である。
【００５６】
異なるセルにおける容量要素Ｃの各上板は、比較器４８の第１の入力に共通に接続されている。この第１の入力は、スイッチ要素５０を介してＶｓｓにも接続されている。比較器４８の第２の入力はＶｓｓに接続されている。デジタル出力信号Ｄは比較器４８の出力に生成される。
図１６に示すセルアレイ回路は、いわゆる「電荷再分配(charge redistribution) 」原理に従って動作する連続近似アナログ−デジタル変換器(successive-approximation analog-to-digital converter)（ＡＤＣ）での使用に適している。このような連続近似ＡＤＣは、２値重み付け容量を有するデジタル−アナログ変換器（ＤＡＣ）を使用する。更に、この型式の容量ＤＡＣに関する情報は、例えば、IEEE Journal of Solid State Circuits, Vo. Sc-14,pp.920-926, December1979に記載されている。
【００５７】
図１６の実施例では、５個のそのような２値重み付け容量Ｃ０からＣ４は、図１６の右上側に示すように、異なるセルにおける容量要素Ｃとして設けられている。容量Ｃ０は、セル１の容量要素Ｃとして単独で設けられている。容量Ｃ１は、セル２の容量要素Ｃとして単独で設けられている。容量Ｃ２は、セル３と４の各容量要素Ｃとして並行に設けられている。容量Ｃ３は、セル５から８の各容量要素Ｃとして並行に設けられている。容量Ｃ３は、セル９から１６の各容量要素Ｃとして並行に設けられている。容量Ｃ０からＣ４の容量値の比率は、１：１：２：４：８である。
【００５８】
図１６のセルアレイ回路４０は、次のように動作する。最初、回路のサンプリングモードでは、容量Ｃ０からＣ４のすべての上板がスイッチ要素５０を使用してＶｓｓに接続され、スイッチ回路４６１から４６１６をそのすべてが各第１の端子を選択するように制御することによりすべての下板が入力電圧ＶＩＮを受けるように接続される。
【００５９】
次に、スイッチ要素５０がオフし、すべての下板がＶｓｓに接続され、上板電圧ＶＴＯＰが、サンプルされた入力電圧ＶＩＮの負、すなわちＶＴＯＰ＝−ＶＩＮに等しくなる。
次に、アナログ−デジタル変換処理を説明する。この処理では、上板電圧ＶＴＯＰが０になるには、容量Ｃ０からＣ４のどれがその底板をＶｓｓからＶＲＥＦ電位に変化させなければならかいかが特定される。この決定は、２値サーチアルゴリズムに従って行われる。
【００６０】
例えば、２値サーチアルゴリズムの第１のステップでは、デジタル出力ワードの最上位ビットを決定するのに使用され、Ｃ４の底板がＶＳＳからＶＲＥＦに切り換えられ、上板電圧ＶＴＯＰが１／２ＶＲＥＦに等しい量だけ増加する。これが、容量Ｃ４を形成する各容量要素を有するセル９から１６に対応するスイッチ回路４６９から４６１６を、その選択が（Ｖｓｓに接続される）第２端子から（ＶＲＥＦに接続される）第３端子に並列して変化するように動作させることで実行される。容量４８の出力Ｄは、上板電圧ＶＴＯＰとＶｓｓの間の差の極性を示し、それが次にはデジタル出力ワードの最上位ビットの値を決定する。
【００６１】
デジタル出力ワードの残りのビットは、同様の方法を反復して決定される。
図１７は、セルアレイ回路６０がそれぞれが抵抗要素Ｒを含む個別のセル６４を形成するセルアレイ６２を含む本発明の更に別の実施例を示す。この実施例では、バス７０が異なるセル６４とセレクタ回路７２の間の接続を形成するのに使用される。セレクタ回路７２は、バス７０の各バスライン７０１から７０１７に接続される入力Ｉ１からＩ１７を有する。最初と最後のバスライン７０１と７０１７は、それぞれセルアレイ回路のノードＮ１とＮ２に接続されている。各セル６４の抵抗要素Ｒは、相互に隣接するバスラインの間に、接続線６６と６８を介して直列に接続されている。例えば、セル１の抵抗要素Ｒは、バスライン７０１と７０２の間に直列に接続されている。
【００６２】
セレクタ回路７２は、そこに印加されるデジタル選択ワードＳに応じて、その入力Ｉ１  からＩ１７の１つとセルアレイ回路６０の出力ノードＯＵＴに接続される出力Ｏの間の接続を形成するように選択的に制御可能である。例えば、図１７自体に示すように、セレクタ回路７２がその入力Ｉ３をその出力Ｏに接続する時、回路の第１のノードＮ１と回路の出力ノードＯＵＴの間に直列に接続される抵抗要素の個数は（セル１と２の抵抗要素の）２であり、ノードＮ２とＯＵＴの間に接続される抵抗要素の個数は（セル３から１６に含まれる抵抗要素の）１４である。
【００６３】
図１７の右側に示すように、本実施例のセルアレイ回路はデジタル的に制御可能なポテンショメータとして機能し、出力タップの位置はデジタル選択ワードＳの値によって決定される。例えば、ノードＮ１とＮ２は、それぞれ第１の電源供給線Ｖｄｄと第２の電源供給線Ｖｓｓに接続される。もし望むなら、定電流発生器を、一方ではノードＮ１とＮ２の１つと、他方ではノードに接続される電源線の間に配置してもよい。
【００６４】
図１１の各セルの抵抗要素Ｒは、例えば、図１８に示したディプリーション型ＭＯＳＦＥＴにより形成される。もしより大きな電流容量が必要であれば、そのようなトランジスタをいくつか並列に接続する。
図５を参照して説明した第１の実施例では、セルが連続して選択される時に加算される量は電流である。図１６を参照して説明する第２実施例では、加算される量は電荷である。図１６を参照して説明する第３実施例では、加算される量は抵抗である。しかし、本発明はこのような３つの量の加算に限定されるものではない。適当なアナログ量であれば、本発明を適用したセルアレイ回路での加算に使用できる。このように、本発明は、名目上だけ一致したセルによって生成又は関係する各アナログ量がある方法で累積又は加算されなければならないいかなる状況でも有効に適用できる。
【００６５】
図５、１６及び１７を参照して説明した実施例では示さなかったが、もし望むなら、いかなるデコード回路の部分と同様にそれぞれに関係するスイッチ回路を一体化することもできる。しかし、個別のセルの大きさを最小にし、それにより（その動作状態を等しくするように）セルが互いに物理的に近接するようにするには、通常はスイッチ回路及びデコード回路がセルの外にあることが望ましい。
【００６６】
本発明の第４実施例を、図１９を参照して説明する。この本発明の更なる態様に従った実施例では、４個の長方形（又は正方形）のセルアレイが所定の配置で配置され、やはりアナログ量の加算において発生する誤差の影響を最小にすることを目的とする。
まず図１９を参照して、行と列に複数の個別のセルが配置されて作られている第１のセルアレイ１００が第１象限に配置されている。アレイ１００の２個のセルＡ１とＢ１が図１９に示され、セルＡ１はｘ方向とｙ方向に近接したエッジからそれぞれ距離ＡｘとＡｙ離れており、セルＢ１はｘ方向とｙ方向に近接したエッジからそれぞれ距離ＢｘとＢｙ離れている。
【００６７】
次に、図２０に示すように、第２のセルアレイ１０２が第２象限に配置される。第２のセルアレイ１０２におけるセルの配置は、第１のセルアレイ１００をｙ軸に対して反射させ、次に反射したものを第２象限に移すことにより生成される。これにより、第１のセルアレイ１００の表示したセルＡ１とＢ１にそれぞれ対応する第２のセルアレイ１０２の表示したセルＡ２とＢ２は、図２０に示すように配置される。
【００６８】
次に、図２１に示すように、第３のセルアレイ１０４が第３象限に配置される。第３のセルアレイ１０４におけるセルの配置は、第１のセルアレイ１００をｘ軸に対して反射させ、次に反射したものを第３象限に移すことにより生成される。セルアレイ１００の表示したセルＡ１とＢ１にそれぞれ対応するセルＡ３とＢ３は、図２１に示される。
【００６９】
最終的に、図２２に示すように、第４のセルアレイ１０６が第４象限に配置される。第４のセルアレイ１０６におけるセルの配置は、第１のセルアレイ１００を原点の回りに１８０°回転させることにより生成される。第１のセルアレイ１００の表示したセルＡ１とＢ１にそれぞれ対応するセルＡ４とＢ４は、図２１に示される。
【００７０】
図２２に示した構成で第１、第２、第３及び第４のセルアレイ１００から１０６を配置した結果、４個のセルアレイの対応する表示したセルは原点に共通の重心を有する。例えば、４個の表示したセルＡ１からＡ４を考えると、Ａ１とＡ４は両方ともｙ軸からその反対側に同一距離Ａｘだけ離れており、セルＡ２とＡ３もｙ軸からその反対側に同一距離だけ離れている。同様に、Ａ１とＡ４はｘ軸からその反対側に同一距離だけ離れており、セルＡ２とＡ３も同様である。
【００７１】
これにより、Ａ１とＡ４に起因するｘ方向におけるいかなる階段状の誤差も相互に相殺しあう。Ａ２とＡ３に起因するｘ方向におけるいかなる階段状の誤差も相互に相殺しあう。同様のことがｙ方向の回想的な誤差についてもいえる。
しかし、ｙ方向においては、Ａ１は４個のセルアレイ１００−１０６が占める領域の上側エッジから、Ａ２がｙ方向に中心線から（すなわちｘ軸から）離れているのと同一の距離Ａｙだけ離れている。従って、Ａ１とＡ２に起因するいかなる対称なｙ方向の誤差も相互に相殺しあう。同様のことが、ｙ方向におけるＡ３とＡ４、ｘ方向におけるＡ１とＡ３及びＡ２とＡ４に対してもいえる。
【００７２】
４個のアレイの対応するセルの他の各組についても同様のことがいえる。
第１のセルアレイ１００内のセルの選択シーケンス（これが第１のセルアレイ１００から導出される他のセルアレイ１０２、１０４及び１０６内の各選択されたシーケンスを順番に決定する。）は、重大なことではない。例えば、図３に示すように、従来の（すなわち、行１の列、それに続いて行２の列という具合の）選択シーケンスで、単にセルを選択することも可能である。しかし、好ましくは、第１のセルアレイ１００内の選択シーケンスは、図５から１４の（Ｂ）を参照してこれまで説明したように、上記の本発明の第１の態様の基礎をなす原理に従って、決定することが望ましい。この場合、個別の各セルアレイ内の階段状、対称な及び他の誤差は、４個のセルアレイで占められる領域に渡って存在する誤差と同様に全体として補償される。
【００７３】
図２３は、セルの各組に属する４個の異なるセルを結合し選択できる方法の例を示す。図２３に示すように、４個の対応するセルの各組は個別に対応するスイッチ回路４を有する。例えば、４個のセルＡ１からＡ４の組は、個別に対応するスイッチ回路４Ａを有する。
この例で、セルは各定電流源２で構成され、組の４個のセルは対応するスイッチ回路の入力に接続される共通の接続線１１０に接続される。
【００７４】
図１５を参照してすでに説明したように、各セルは単一のトランジスタ又は並列に接続した複数のトランジスタで構成できる。例えば、各セルは４個の並列に接続されたｐ型ＦＥＴを備える。
図１６及び図１７を参照してすでに説明したように、図２３の４個のセルアレイ内のセルは、定電流源を備える必要はない。それらは、代わりに定電流シンクを備えることができる。更に、それらは、図１６に示したように容量要素Ｃ又は図１７に示したように抵抗要素Ｒを備えることもできる。この場合、セルからスイッチ回路への接続は、図１６及び図１７に従って変形するのが適当できる。
【００７５】
本発明の第２の態様に基づく十分な利点は、２個のセルアレイによって占められる領域にある誤差の組合せに依存し、ちょうど２個のセルアレイを使用することで得られる。例えば、２個のセルアレイ１００と１０２をアレイ１０４と１０６を使用せずに用いる。この場合、ｘ方向の階段状の誤差は相殺され、ｙ方向の対称な誤差が相殺される。同様に、図２２の２個のセルアレイ１００と１０４をアレイ１０２と１０６を使用せずに用いる。この場合、ｘ方向の対称な誤差が相殺され、ｙ方向の階段状の誤差が相殺される。
【００７６】
他の有用な実施例は、図２２の２個のセルアレイ１００と１０６だけを使用してそれらを第１及び第２象限にそれぞれ配置することで作られる。この場合、ｘ方向とｙ方向の両方の階段状の誤差は相殺される。同様の効果はセルアレイ１００と１０６だけを使用してそれぞれを第１及び第３象限に配置することで達成できる。
【００７７】
図２４は、第１のセルアレイ１００が第１及び第３象限を横切って等しく分けられる他の実施例を示す。象限１の部分は、それを回転および反射させることなしに象限４にコピー（複写）され、象限３の部分はそれを回転および反射させることなしに象限２にコピーされる。この結果、ｘ方向とｙ方向の両方の対称な誤差が相殺される。
【００７８】
他の可能性は４個の同一のセルアレイ１００をそれぞれ象限１から４に配置することである。これは、ｘ方向とｙ方向の両方の対称な誤差を相殺する効果を有する。
本発明の第２の態様の実施例では、セルアレイが相互に直接隣接するように配置される必要はない。例えば、図２２の実施例では、アレイ１００と１０２は、ＤＡＣの他のセルのような別の回路を配置するスペースを残すように、アレイ１０４と１０６からｘ方向に離すこともできる。
【００７９】
以上説明したように、本発明によれば、異なる行と列内での階段状及び対称な誤差の累積を２次元的に相殺する高精度のセルアレイ回路が提供される。
【図面の簡単な説明】
【００８０】
【図１】従来の電流テアリングＤＡＣの部分を示す図である。
【図２】どのようにして温度計コード化信号を図１のＤＡＣの２値入力ワードから導出するかを説明するのに使用される表である。
【図３】ＤＡＣにおける使用をあらかじめ考慮したセルアレイ回路の部分を示す図である。
【図４】図３のセルアレイ回路での階段状及び対称な誤差の発生を説明するのに使用する概略図である。
【図５】本発明の第１実施例のセルアレイ回路を示す図である。
【図６】図５の実施例における階段状及び対称な誤差の影響を説明するのに使用する表である。
【図７】図６の表と比較するための、本発明を組み込んでいないセルアレイ回路における階段状及び対称な誤差の影響を示す表と、従来のセルアレイ回路の例を示す図である。
【図８】３×３の魔方陣の一例を示す図である。
【図９】図８の魔方陣を変形して別の魔方陣を作る方法を説明するのに使用される図と、それによって作られた各魔方陣を示す図である。
【図１０】４×４の魔方陣の一例を示す図である。
【図１１】４×４の魔方陣の一例を示す図である。
【図１２】図１０の魔方陣の特性を説明するのに使用される図である。
【図１３】５×５、６×６及び８×８の魔方陣の例を示す図である。
【図１４】別の３×３の魔方陣及び３×２の長方形の魔方陣の例を示す図である。
【図１５】図５のセルアレイ回路のセルの１つの構成の一例を示す図である。
【図１６】本発明の第２実施例のセルアレイ回路の部分を示す図である。
【図１７】本発明の第３実施例のセルアレイ回路の部分を示す図である。
【図１８】図１７のセルアレイ回路のセルの１つの構成例を示す図である。
【図１９】本発明の第２の態様を組み込んだセルアレイ回路の原理を説明するのに使用する図である。
【図２０】本発明の第２の態様を組み込んだセルアレイ回路の原理を説明するのに使用する図である。
【図２１】本発明の第２の態様を組み込んだセルアレイ回路の原理を説明するのに使用する図である。
【図２２】本発明の第２の態様を組み込んだセルアレイ回路の原理を説明するのに使用する図である。
【図２３】本発明の第４実施例のセルアレイ回路を示す図である。
【図２４】本発明の第５実施例のセルアレイ回路を示す図である。
【符号の説明】
【００８１】
１    ＤＡＣ
２、２１  〜２ｎ    電流源
４、４１  〜４ｎ    スイッチ回路
６    温度計デコーダ
２０    セルアレイ回路
２２    セルアレイ
【図１】
2008187748.tif 000003
【図２】
2008187748.tif 000004
【図３】
2008187748.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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