(57)【要約】【課題】静電保護素子においてはコンタクト直下に不純物濃度が低く接合が深い不純物拡散領域を備え、ＭＯＳトランジスタにおいては形成面積を増大させずに静電気によるコンタクト突抜けを防止する。【解決手段】静電保護素子はＮ型ドレイン領域１５の下にコンタクトホール１５ａの形成位置に重畳してＮ型ウェル領域１９を備え、ＭＯＳトランジスタはＮ型ドレイン領域７の下にコンタクトホール７ａの形成位置に重畳してＮ型低濃度不純物領域１７を備えている。Ｎ型ウェル領域１９はＮ型ドレイン領域１５に比べて不純物濃度が低く接合深さが深く、Ｎ型低濃度不純物領域１７はＮ型ドレイン領域７に比べて不純物濃度が低く接合深さが深く、かつＮ型ウェル領域１９に比べて不純物濃度が高く接合深さが浅い。Ｎ型低濃度不純物領域１７の端部、ホール７ａ間の距離Ｗ１は、Ｎ型ウェル領域１９の端部、ホール１５ａ間の距離Ｗ２よりも小さい。【選択図】図１
2008004703.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタと静電保護素子と外部接続端子を備えており、そのＭＯＳトランジスタは半導体基板とは逆導電型で半導体基板の表面に形成されたソース領域及びドレイン領域を構成するトランジスタ不純物拡散領域を備え、その静電保護素子は半導体基板とは逆導電型で半導体基板の表面に互いに間隔をもって形成された２つの保護素子不純物拡散領域を備え、トランジスタ不純物拡散領域上及び保護素子不純物拡散領域上にコンタクトホールが配置されており、ソース領域又はドレイン領域のいずれかを構成するトランジスタ不純物拡散領域といずれかの保護素子不純物拡散領域は電気的に接続され、かつ外部接続端子に接続されている半導体装置において、
前記静電保護素子は、前記外部接続端子に接続されている前記保護素子不純物拡散領域の下に、その保護素子不純物拡散領域上に配置された保護素子コンタクトホールの形成位置に重畳して、前記半導体基板と逆導電型の低濃度保護素子不純物拡散領域を備え、
前記ＭＯＳトランジスタは、前記外部接続端子に接続されている前記トランジスタ不純物拡散領域の下に、そのトランジスタ不純物拡散領域上に配置されたトランジスタコンタクトホールの形成位置に重畳して、前記半導体基板と逆導電型の低濃度トランジスタ不純物拡散領域を備え、
前記低濃度保護素子不純物拡散領域は、前記保護素子不純物拡散領域に比べて不純物濃度が低く接合深さが深く形成されており、
前記低濃度トランジスタ不純物拡散領域は、前記トランジスタ不純物拡散領域に比べて不純物濃度が低く接合深さが深く形成され、かつ、前記低濃度保護素子不純物拡散領域に比べて不純物濃度が高く接合深さが浅く形成されており、
前記低濃度トランジスタ不純物拡散領域の端部、前記トランジスタコンタクトホール間の距離は、前記低濃度保護素子不純物拡散領域の端部、前記保護素子コンタクトホール間の距離よりも小さいことを特徴とする半導体装置。
【請求項２】
前記ＭＯＳトランジスタは複数本のゲート電極を備え、それらのゲート電極間の前記半導体基板表面に前記トランジスタ不純物拡散領域が形成されている請求項１に記載の半導体装置。
【請求項３】
請求項１及び２の半導体装置の製造方法であって、
（Ａ−１）前記半導体基板に前記低濃度保護素子不純物拡散領域を形成する工程、
（Ｂ−１）前記トランジスタ不純物拡散領域及び前記保護素子不純物拡散領域を形成する工程、
（Ｃ−１）写真製版技術及びイオン注入技術により、前記外部接続端子に接続される前記トランジスタ不純物拡散領域に前記低濃度トランジスタ不純物拡散領域を形成する工程、
（Ｄ−１）前記半導体基板上全面に層間絶縁膜を形成し、写真製版技術及びエッチング技術により前記層間絶縁膜に前記保護素子コンタクトホール及び前記トランジスタコンタクトホールを形成する工程、
（Ｅ−１）前記保護素子コンタクトホール内、前記トランジスタコンタクトホール内及び前記層間絶縁膜上に金属配線を形成し、前記金属配線と電気的に接続された前記外部接続端子を形成する工程、
を前記工程（Ａ−１）から（Ｅ−１）の順に含む半導体装置の製造方法。
【請求項４】
請求項１及び２の半導体装置の製造方法であって、
（Ａ−２）前記半導体基板に前記低濃度保護素子不純物拡散領域を形成する工程、
（Ｂ−２）前記トランジスタ不純物拡散領域及び前記保護素子不純物拡散領域を形成する工程、
（Ｃ−２）前記半導体基板上全面に層間絶縁膜を形成し、写真製版技術及びエッチング技術により前記層間絶縁膜に前記保護素子コンタクトホール及び前記トランジスタコンタクトホールを形成する工程、
（Ｄ−２）写真製版技術及びイオン注入技術により、前記トランジスタコンタクトホールを介して、前記外部接続端子に接続される前記トランジスタ不純物拡散領域に前記低濃度トランジスタ不純物拡散領域を前記トランジスタコンタクトホールに対して自己整合的に形成する工程、
（Ｅ−２）前記保護素子コンタクトホール内、前記トランジスタコンタクトホール内及び前記層間絶縁膜上に金属配線を形成し、前記金属配線と電気的に接続された前記外部接続端子を形成する工程、
を前記工程（Ａ−２）から（Ｅ−２）の順に含む半導体装置の製造方法。
【請求項５】
前記工程（Ｃ−２）は、前記保護素子コンタクトホールと前記トランジスタコンタクトホールを別々の写真製版工程及びエッチング工程で形成する工程であって、前記トランジスタコンタクトホールを形成した後、前記トランジスタコンタクトホールを形成するためのフォトマスクを用いてイオン注入技術により前記トランジスタコンタクトホールを介して前記トランジスタ不純物拡散領域に前記低濃度トランジスタ不純物拡散領域を形成する工程を含み、
前記（Ｄ−２）は行なわない請求項４に記載の半導体装置の製造方法。
【請求項６】
前記低濃度トランジスタ不純物拡散領域を形成するためのイオン注入技術として回転斜めイオン注入を用いる請求項４又は５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、ＭＯＳトランジスタと静電保護素子と外部接続端子を備えており、そのＭＯＳトランジスタは半導体基板とは逆導電型で半導体基板の表面に形成されたソース又はドレインを構成するトランジスタ不純物拡散領域を備え、その静電保護素子は半導体基板とは逆導電型で半導体基板の表面に形成された保護素子不純物拡散領域を備え、トランジスタ不純物拡散領域と保護素子不純物拡散領域は電気的に接続され、かつ外部接続端子に接続されている半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体素子の微細化が進み、不純物拡散層の接合が浅くなってきている。これにともない、入出力又は電源などの外部接続用端子に接続される静電保護素子領域の不純物拡散上のコンタクト直下において、外部接続用端子に入力された静電気が基板に突き抜けてリークする、いわゆるコンタクト突抜けという問題が生じる。
【０００３】
この問題に対して従来技術では、特許文献１や特許文献２に記載されているように、外部接続用端子に接続された不純物拡散上のコンタクトにおいて、そのコンタクト直下に不純物濃度が低く接合が深い不純物拡散層、例えばウェルを形成して対策している。このコンタクト突抜け対策は、通常静電保護素子のみに施されるだけでなく、内部回路素子でも外部接続用端子に接続されている素子については同様の対策を必要とする場合が多い。
ところが、外部接続用端子に接続されている内部回路素子が大面積を有するＭＯＳトランジスタである場合には次のような不具合が生じる。
【０００４】
その不具合について図６を参照して説明する。
図６は、従来の半導体装置のＭＯＳトランジスタ形成領域と静電保護素子形成領域を示す断面図であり、（Ａ）はコンタクト突抜け対策をしていないもの、（Ｂ）はコンタクト突抜け対策をしたものを示す。ここでは静電保護素子としてＭＯＳ型パンチトランジスタを用いたものを説明する。図６では紙面垂直方向に延びるゲート電極を２本だけ図示しているが、大面積を有するドライバトランジスタとして用いられる場合には例えば数十本のゲート電極が設けられる。
【０００５】
（Ａ）に示すように、Ｐ型半導体基板（Ｐｓｕｂ）１上に、ＭＯＳトランジスタ形成領域及び静電保護素子の形成領域を画定するための素子分離絶縁膜３が形成されている。ＭＯＳトランジスタ形成領域の半導体基板１表面に、Ｎ型の２つのＮ型ソース領域５，５が互いに間隔をもって形成されている。Ｎ型ソース領域５，５間の半導体基板１表面にＮ型ソース領域５，５とは間隔をもってＮ型のＮ型ドレイン領域７が形成されている。Ｎ型ソース領域５、Ｎ型ドレイン領域７間の半導体基板１上にゲート絶縁膜９を介してゲート電極１１が形成されている。
静電保護素子形成領域の半導体基板１表面にＮ型のソース領域１３とＮ型のドレイン領域１５が互いに間隔をもって形成されている。ソース領域１３、ドレイン領域１５間の半導体基板１上にゲート絶縁膜９を介してゲート電極１２が形成されている。
【０００６】
素子分離絶縁膜３及びゲート電極１１，１２の形成領域を含んで半導体基板１上全面に層間絶縁膜２１が形成されている。層間絶縁膜２１に、Ｎ型ソース領域５、Ｎ型ドレイン領域７、ソース領域１３及びドレイン領域１５に対応してコンタクトホール５ａ，７ａ，１３ａ，１５ａが形成されている。図示しない領域でゲート電極１１，１２上にコンタクトホールが形成されている。コンタクトホール５ａ，７ａ，１３ａ，１５ａの内部及び層間絶縁膜２１上に金属配線５ｂ，７ｂ，１３ｂ，１５ｂが形成されている。ここでは、金属配線７ｂ，１５ｂが外部接続端子に接続される。
【０００７】
（Ａ）に示したＭＯＳトランジスタ及び静電保護素子にコンタクト突抜け対策を施した場合、（Ｂ）に示すように、ＭＯＳトランジスタ形成領域においてＮ型ドレイン領域７下にコンタクトホール７ａ直下を含んでＮ型ウェル領域３１が形成され、静電保護素子形成領域においてドレイン領域１５下にコンタクトホール１５ａ直下を含んでＮ型ウェル領域１９が形成される。
【特許文献１】特開平７−１４７３８２号公報
【特許文献１】特開平１−１２５８６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
（Ａ）に示すように、ＭＯＳトランジスタではＩＣチップ面積が極力大きくならないように、製造プロセスの最小のルールでゲート長Ｌやゲート−コンタクト間距離Ｃが形成される。
しかしながら、ＭＯＳトランジスタ形成領域においてゲート−コンタクト間距離Ｃを保ったまま、外部接続用端子に接続されるＮ型ドレイン領域７下にコンタクト突抜け対策としてＮ型ウェルを形成した場合、Ｎ型ウェル活性化処理時の熱処理によってＮ型ウェルは横方向にも大きく拡散するので、ドレイン−ソース間の耐圧が低下したり、リーク電流が増加したりするなどの問題があった。
【０００９】
そのため、（Ｂ）に示すように、コンタクト突抜け対策としてＮ型ウェル領域３１を形成する場合には、トランジスタの耐圧低下やリーク増大の影響が出ないように、ゲート−コンタクト間距離Ｃ’を大きくする必要がある。
しかし、ゲート−コンタクト間距離を大きくするとＭＯＳトランジスタの面積増大を招き、ひいてはＩＣチップ面積が大きくなるという問題があった。特に、ＭＯＳトランジスタのソース領域とドレイン領域の両方が外部接続用端子に接続されるような場合にはソース領域のコンタクト直下にもＮ型ウェルを形成する必要があるので、さらにチップ面積増大を招いてしまう。
【００１０】
本発明は、上記課題を解決するために、静電保護素子においては従来技術と同様にコンタクト直下に不純物濃度が低く接合が深い不純物拡散領域を備えつつ、外部接続用端子に接続されるＭＯＳトランジスタにおいては形成面積を増大させずに静電気によるコンタクト突抜けを防止することができる半導体装置及びその製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１１】
本発明のかかる半導体装置は、ＭＯＳトランジスタと静電保護素子と外部接続端子を備えており、そのＭＯＳトランジスタは半導体基板とは逆導電型で半導体基板の表面に形成されたソース領域及びドレイン領域を構成するトランジスタ不純物拡散領域を備え、その静電保護素子は半導体基板とは逆導電型で半導体基板の表面に互いに間隔をもって形成された２つの保護素子不純物拡散領域を備え、トランジスタ不純物拡散領域上及び保護素子不純物拡散領域上にコンタクトホールが配置されており、ソース領域又はドレイン領域のいずれかを構成するトランジスタ不純物拡散領域といずれかの保護素子不純物拡散領域は電気的に接続され、かつ外部接続端子に接続されている半導体装置であって、上記静電保護素子は、上記外部接続端子に接続されている上記保護素子不純物拡散領域の下に、その保護素子不純物拡散領域上に配置された保護素子コンタクトホールの形成位置に重畳して、上記半導体基板と逆導電型の低濃度保護素子不純物拡散領域を備え、上記ＭＯＳトランジスタは、上記外部接続端子に接続されている上記トランジスタ不純物拡散領域の下に、そのトランジスタ不純物拡散領域上に配置されたトランジスタコンタクトホールの形成位置に重畳して、上記半導体基板と逆導電型の低濃度トランジスタ不純物拡散領域を備え、上記低濃度保護素子不純物拡散領域は、上記保護素子不純物拡散領域に比べて不純物濃度が低く接合深さが深く形成されており、上記低濃度トランジスタ不純物拡散領域は、上記トランジスタ不純物拡散領域に比べて不純物濃度が低く接合深さが深く形成され、かつ、上記低濃度保護素子不純物拡散領域に比べて不純物濃度が高く接合深さが浅く形成されており、上記低濃度トランジスタ不純物拡散領域の端部、上記トランジスタコンタクトホール間の距離は、上記低濃度保護素子不純物拡散領域の端部、上記保護素子コンタクトホール間の距離よりも小さいものである。
ここで、半導体基板の語にはウェル拡散層やエピタキシャル成長法によって形成された半導体層も含む。
【００１２】
本発明の半導体装置において、上記ＭＯＳトランジスタは複数本のゲート電極を備え、それらのゲート電極間の上記半導体基板表面に上記トランジスタ不純物拡散領域が形成されている例を挙げることができる。
【００１３】
本発明にかかる半導体装置の製造方法は、本発明の半導体装置の製造方法であって、第１局面は、上記半導体基板に上記低濃度保護素子不純物拡散領域を形成する工程（Ａ−１）、上記トランジスタ不純物拡散領域及び上記保護素子不純物拡散領域を形成する工程（Ｂ−１）、写真製版技術及びイオン注入技術により、上記外部接続端子に接続される上記トランジスタ不純物拡散領域に上記低濃度トランジスタ不純物拡散領域を形成する工程（Ｃ−１）、上記半導体基板上全面に層間絶縁膜を形成し、写真製版技術及びエッチング技術により上記層間絶縁膜に上記保護素子コンタクトホール及び上記トランジスタコンタクトホールを形成する工程（Ｄ−１）、上記保護素子コンタクトホール内、上記トランジスタコンタクトホール内及び上記層間絶縁膜上に金属配線を形成し、上記金属配線と電気的に接続された上記外部接続端子を形成する工程（Ｅ−１）を上記工程（Ａ−１）から（Ｅ−１）の順に含む。
本発明の製造方法において、外部接続端子は、上記層間絶縁膜上に形成される上記金属配線と同じ金属配線層によって形成してもよいし、上記層間絶縁膜上に形成される上記金属配線よりも上層の金属配線層によって形成してもよい。
【００１４】
本発明の半導体装置の製造方法の第２局面は、上記半導体基板に上記低濃度保護素子不純物拡散領域を形成する工程（Ａ−２）、上記トランジスタ不純物拡散領域及び上記保護素子不純物拡散領域を形成する工程（Ｂ−２）、上記半導体基板上全面に層間絶縁膜を形成し、写真製版技術及びエッチング技術により上記層間絶縁膜に上記保護素子コンタクトホール及び上記トランジスタコンタクトホールを形成する工程（Ｃ−２）、写真製版技術及びイオン注入技術により、上記トランジスタコンタクトホールを介して、上記外部接続端子に接続される上記トランジスタ不純物拡散領域に上記低濃度トランジスタ不純物拡散領域を上記トランジスタコンタクトホールに対して自己整合的に形成する工程（Ｄ−２）、上記保護素子コンタクトホール内、上記トランジスタコンタクトホール内及び上記層間絶縁膜上に金属配線を形成し、上記金属配線と電気的に接続された上記外部接続端子を形成する工程（Ｅ−２）を上記工程（Ａ−２）から（Ｅ−２）の順に含む半導体装置の製造方法。
【００１５】
本発明の製造方法の第２局面において、上記工程（Ｃ−２）は、上記保護素子コンタクトホールと上記トランジスタコンタクトホールを別々の写真製版工程及びエッチング工程で形成する工程であって、上記トランジスタコンタクトホールを形成した後、上記トランジスタコンタクトホールを形成するためのフォトマスクを用いてイオン注入技術により上記トランジスタコンタクトホールを介して上記トランジスタ不純物拡散領域に上記低濃度トランジスタ不純物拡散領域を形成する工程を含み、上記（Ｄ−２）は行なわないようにしてもよい。
【００１６】
本発明の製造方法の第２局面において、上記低濃度トランジスタ不純物拡散領域を形成するためのイオン注入技術として回転斜めイオン注入を用いる例を挙げることができる。
【発明の効果】
【００１７】
本発明の半導体装置では、静電保護素子は、外部接続端子に接続されている保護素子不純物拡散領域の下に、その保護素子不純物拡散領域上に配置された保護素子コンタクトホールの形成位置に重畳して、半導体基板と逆導電型の低濃度保護素子不純物拡散領域を備え、ＭＯＳトランジスタは、外部接続端子に接続されているトランジスタ不純物拡散領域の下に、そのトランジスタ不純物拡散領域上に配置されたトランジスタコンタクトホールの形成位置に重畳して、上記半導体基板と逆導電型の低濃度トランジスタ不純物拡散領域を備え、上記低濃度保護素子不純物拡散領域は、上記保護素子不純物拡散領域に比べて不純物濃度が低く接合深さが深く形成されており、上記低濃度トランジスタ不純物拡散領域は、上記トランジスタ不純物拡散領域に比べて不純物濃度が低く接合深さが深く形成され、かつ、上記低濃度保護素子不純物拡散領域に比べて不純物濃度が高く接合深さが浅く形成されており、上記低濃度トランジスタ不純物拡散領域の端部、上記トランジスタコンタクトホール間の距離は、上記低濃度保護素子不純物拡散領域の端部、上記保護素子コンタクトホール間の距離よりも小さいようにしたので、静電保護素子においては従来技術と同様にコンタクト直下に不純物濃度が低く接合が深い不純物拡散領域を備えつつ、ＭＯＳトランジスタにおいては形成面積を増大させずに静電気によるコンタクト突抜けを防止することができる。
【００１８】
本発明の半導体装置において、上記ＭＯＳトランジスタは複数本のゲート電極を備え、それらのゲート電極間の上記半導体基板表面に上記トランジスタ不純物拡散領域が形成されているようにすれば、例えば数十本のゲート電極が配置される大面積のドライバトランジスタに本発明を適用する場合であっても、ＭＯＳトランジスタの形成領域を増大させずに静電気によるコンタクト突抜けを防止することができる。
【００１９】
本発明の半導体装置の製造方法の第１局面では、低濃度保護素子不純物拡散領域の形成工程（Ａ−１）、トランジスタ不純物拡散領域及び保護素子不純物拡散領域の形成工程（Ｂ−１）、写真製版技術及びイオン注入技術による、外部接続端子に接続されるトランジスタ不純物拡散領域への低濃度トランジスタ不純物拡散領域の形成工程（Ｃ−１）、層間絶縁膜ならびに保護素子コンタクトホール及びトランジスタコンタクトホールの形成工程（Ｄ−１）、金属配線及び外部接続端子の形成工程（Ｅ−１）を上記工程（Ａ−１）から（Ｅ−１）の順に含むようにしたので、本発明の半導体装置を製作できる。
【００２０】
本発明の半導体装置の製造方法の第２局面では、低濃度保護素子不純物拡散領域の形成工程（Ａ−２）、トランジスタ不純物拡散領域及び保護素子不純物拡散領域の形成工程（Ｂ−２）、層間絶縁膜ならびに保護素子コンタクトホール及びトランジスタコンタクトホールの形成工程（Ｃ−２）、写真製版技術及びイオン注入技術により上記トランジスタコンタクトホールを介して上記トランジスタ不純物拡散領域に上記低濃度トランジスタ不純物拡散領域を上記トランジスタコンタクトホールに対して自己整合的に形成する工程（Ｄ−２）、金属配線及び外部接続端子の形成工程（Ｅ−２）を上記工程（Ａ−２）から（Ｅ−２）の順に含むようにしたので、本発明の半導体装置を製作できる。さらに、上記工程（Ｄ−２）で上記低濃度トランジスタ不純物拡散領域を上記トランジスタコンタクトホールに対して自己整合的に形成するようにしたので、低濃度トランジスタ不純物拡散領域とトランジスタコンタクトホールのマスク合わせ余裕を全く取る必要がない。したがって、より微細なプロセスにおいても低濃度トランジスタ不純物拡散領域とトランジスタコンタクトホールとのオーバーラップ量を極めて小さくできるので、ゲート−コンタクト間距離は最小のルールのまま維持することができ、トランジスタ形成面積増大を招くことはない。
【００２１】
本発明の製造方法の第２局面において、上記工程（Ｃ−２）は、上記保護素子コンタクトホールと上記トランジスタコンタクトホールを別々の写真製版工程及びエッチング工程で形成する工程であって、上記トランジスタコンタクトホールを形成した後、上記トランジスタコンタクトホールを形成するためのフォトマスクを用いてイオン注入技術により上記トランジスタコンタクトホールを介して上記トランジスタ不純物拡散領域に上記低濃度トランジスタ不純物拡散領域を形成する工程を含み、上記（Ｄ−２）は行なわないようにしても、低濃度トランジスタ不純物拡散領域とトランジスタコンタクトホールのマスク合わせ余裕を全く取る必要がなく、トランジスタ形成面積増大を招くことはない。
【００２２】
本発明の製造方法の第２局面において、上記低濃度トランジスタ不純物拡散領域を形成するためのイオン注入技術として回転斜めイオン注入を用いるようにすれば、上面から見てトランジスタコンタクトホールの周囲を囲うように低濃度トランジスタ不純物拡散領域を形成することができ、ＭＯＳトランジスタにおける静電気によるコンタクト突抜けを確実に防止することができる。
【発明を実施するための最良の形態】
【００２３】
図１は半導体装置の一実施例のＭＯＳトランジスタ形成領域と静電保護素子形成領域を示す断面図である。この実施例ではＭＯＳトランジスタとしてドライバトランジスタを用い、静電保護素子としてＭＯＳ型パンチトランジスタを用いた。ドライバトランジスタはＭＯＳトランジスタ形成領域の半導体基板表面に複数本のソース領域とドレイン領域を交互に備え、ソース領域とドレイン領域の間の半導体基板上にゲート電極を備えているものである。
図１を参照してこの実施例を説明する。
【００２４】
Ｐ型半導体基板（Ｐｓｕｂ）１上に、ＭＯＳトランジスタ形成領域及び静電保護素子の形成領域を画定するための素子分離絶縁膜３が形成されている。
ＭＯＳトランジスタ形成領域の半導体基板１表面にＮ型の２つのソース領域（トランジスタ不純物拡散領域）５，５が互いに間隔をもって形成されている。Ｎ型ソース領域５，５間の半導体基板１表面にＮ型ソース領域５，５とは間隔をもってＮ型のドレイン領域（トランジスタ不純物拡散領域）７が形成されている。Ｎ型ソース領域５とＮ型ドレイン領域７はＮ型不純物濃度が高く接合が浅く形成されており、例えば不純物濃度は１×１０20〜１×１０21ｃｍ-3、深さ０.２μｍ（マイクロメートル）程度である。
【００２５】
Ｎ型ドレイン領域７の下に、後述するコンタクトホール（トランジスタコンタクトホール）７ａの形成位置に重畳して、Ｎ型の低濃度不純物領域（低濃度トランジスタ不純物拡散領域）１７が形成されている。Ｎ型低濃度不純物領域１７は、Ｎ型ソース領域５及びＮ型ドレイン領域７に比べてＮ型不純物濃度が低く接合深さが深く形成されており、例えば不純物濃度は１×１０18〜９×１０19ｃｍ-3、深さ０.５〜１.０μｍ程度である。Ｎ型低濃度不純物領域１７は静電気によるコンタクト突抜け対策として設けられたものである。
【００２６】
Ｎ型ソース領域５、Ｎ型ドレイン領域７間の半導体基板１上にゲート絶縁膜９を介してゲート電極１１が形成されている。ゲート電極１１はＮ型低濃度不純物領域１７とは間隔をもって形成されている。図１では紙面垂直方向に延びるゲート電極１１を２本だけ図示しているが、実際には例えば数十本のゲート電極１１が設けられており、それらのゲート電極１１間の半導体基板１表面にＮ型ソース領域５とＮ型ドレイン領域７が交互に配置されている。
【００２７】
静電保護素子形成領域の半導体基板１表面にＮ型のソース領域（保護素子不純物拡散領域）１３とＮ型のドレイン領域（保護素子不純物拡散領域）１５が互いに間隔をもって形成されている。ソース領域１３とドレイン領域１５はＮ型不純物濃度が高く接合が浅く形成されており、例えば不純物濃度は１×１０20〜１×１０21ｃｍ-3、深さ０.２μｍ程度である。
ドレイン領域１５の下に、後述するコンタクトホール（保護素子コンタクトホール）１５ａの形成位置に重畳して、Ｎ型のウェル領域（低濃度保護素子不純物拡散領域）１９が形成されている。Ｎ型ウェル領域１９は、ソース領域１３及びドレイン領域１５に比べてＮ型不純物濃度が低く接合深さが深く形成されており、例えば不純物濃度は１×１０16〜１×１０17ｃｍ-3、深さ２μｍ程度である。Ｎ型ウェル領域１９は静電気によるコンタクト突抜け対策として設けられたものである。
ソース領域１３、ドレイン領域１５間の半導体基板１上にゲート絶縁膜９を介してゲート電極１２が形成されている。ゲート電極１２はＮ型ウェル領域１９とは間隔をもって形成されている。
【００２８】
素子分離絶縁膜３及びゲート電極１１，１２の形成領域を含んで半導体基板１上全面に層間絶縁膜２１が形成されている。層間絶縁膜２１に、Ｎ型ソース領域５、Ｎ型ドレイン領域７、ソース領域１３及びドレイン領域１５に対応してコンタクトホール５ａ，７ａ，１３ａ，１５ａが形成されている。図示しない領域でゲート電極１１，１２上にコンタクトホールが形成されている。コンタクトホール５ａ，７ａ，１３ａ，１５ａの内部及び層間絶縁膜２１上に金属配線５ｂ，７ｂ，１３ｂ，１５ｂが形成されている。
【００２９】
Ｎ型ドレイン領域７，１５、Ｎ型低濃度不純物領域１７及びＮ型ウェル領域１９は金属配線７ｂ，１５ｂを介して外部接続端子２３に接続されている。Ｎ型ソース領域５は金属配線５ｂを介して内部回路に接続されている。ゲート電極１１は図示しない金属配線を介して制御信号配線に接続されている。ゲート電極１２及びソース領域１３は金属配線１３ｂ及び図示しない金属配線により短絡されて接地電位に接続されている。
【００３０】
ＭＯＳトランジスタ形成領域において、Ｎ型低濃度不純物領域１７の端部、コンタクトホール７ａ間の距離Ｗ１は例えば０.１〜０.５程度μｍである。また、ゲート電極１１、コンタクトホール７ａ間の距離は例えば０.３〜１.０程度μｍである。
静電保護素子形成領域において、Ｎ型ウェル領域１９の端部、コンタクトホール１５ａ間の距離Ｗ２は例えば１.０〜３.０程度μｍである。また、ソース領域１３、ドレイン領域１５間の耐圧低下防止のために、ゲート電極１２、コンタクトホール１５ａ間の距離は例えば２.０〜４.０μｍ程度と大きくとっている。
このように、Ｎ型低濃度不純物領域１７の端部、コンタクトホール７ａ間の距離Ｗ１をＮ型ウェル領域１９の端部、コンタクトホール１５ａ間の距離Ｗ２よりも小さくすることにより、ＭＯＳトランジスタの形成面積を増大させずに静電気によるコンタクト突抜けを防止することができる。
【００３１】
図２は、図１の半導体装置を製造するための製造方法の一実施例を説明するための工程断面図である。
図１及び図２を参照してこの製造方法の実施例を説明する。
（１）半導体基板１の静電保護素子形成領域に、後工程で形成されるコンタクトホール１５ａ（図１を参照。）の直下を含むようにＮ型のＮ型ウェル領域１９を形成する。Ｎ型ウェル領域１９の形成方法は、例えば、半導体基板１にリンを注入エネルギーは１２０〜１６０ｋｅＶ、ドーズ量は１×１０12〜６×１０12ｃｍ-2の条件でイオン注入した後、１０００〜１１５０℃、１〜２時間の熱拡散処理によって行なう。通常の半導体製造プロセスにより、例えば、膜厚が４００〜５００ｎｍ（ナノメートル）程度の素子分離絶縁膜３、膜厚が１０〜３０ｎｍ程度のゲート絶縁膜１９、膜厚が３５０ｎｍ程度のゲート電極１１，１２を順次形成する。その後、ヒ素を注入エネルギーは３０〜５０ｋｅＶ、ドーズ量は３×１０15〜６×１０15ｃｍ-2の条件でイオン注入する。８５０〜９００℃、３０分〜１時間の熱拡散処理を施して、ＭＯＳトランジスタ形成領域にＮ型ソース領域５及びＮ型ドレイン領域７を形成し、静電保護素子形成領域にソース領域１３及びドレイン領域１５を形成する（図２（ａ）参照。）。このときＬＤＤ（lightly doped drain）構造やＤＤＤ（double diffused drain）構造を形成するために同時にリンを注入するようにしてもよい。
【００３２】
（２）写真製版技術によって、後工程で形成されるコンタクトホール７ａ（図１を参照。）に対応する開口部をもつレジストパターン２４を形成する。レジストパターン２４をマスクにして、例えばリンを注入エネルギーは１５０〜１８０ｋｅＶ、ドーズ量１×１０13〜１×１０14ｃｍ-2、回転斜め注入の条件でイオン注入する（図２（ｂ）参照。）。
【００３３】
（３）レジストパターン２４を除去する。１０００〜１１００℃、３０秒程のＲＴＡ（Rapid Thermal Annealing）処理を行なう。これにより、Ｎ型不純物濃度がＮ型ソース領域５及びＮ型ドレイン領域７より低くＮ型ウェル領域１９より高く、接合深さがＮ型ソース領域５及びＮ型ドレイン領域７より深くＮ型ウェル領域１９よりも浅いＮ型のＮ型低濃度不純物領域１７を形成する。半導体基板１上全面に膜厚が５００〜８００ｎｍの層間絶縁膜２１を形成する。写真製版技術及びエッチング技術により、層間絶縁膜２１にコンタクトホール５ａ，７ａ，１３ａ，１５ａを形成する（図２（ｃ）参照。）。
【００３４】
（４）既存の配線形成技術により、コンタクトホール５ａ，７ａ，１３ａ，１５ａ内及び層間絶縁膜２１上に金属配線５ｂ，７ｂ，１３ｂ，１５ｂを形成する（図１参照。）。
この実施例によれば、静電気によるコンタクト突抜け対策として、ＭＯＳトランジスタ形成領域のＮ型低濃度不純物領域１７と静電保護素子形成領域のＮ型ウェル領域１９を別々に形成するので、濃度不純物領域１７をＮ型ウェル領域１９に比べて不純物濃度が高く接合深さが浅く形成することができ、Ｎ型低濃度不純物領域１７の端部、コンタクトホール７ａ間の距離Ｗ１をＮ型ウェル領域１９の端部、コンタクトホール１５ａ間の距離Ｗ２よりも小さく形成することができる。
【００３５】
図３は、図１の半導体装置を製造するための製造方法の他の実施例を説明するための工程断面図である。図１及び図３を参照してこの製造方法の実施例を説明する。
（１）図２（ａ）を参照して説明した上記工程（１）と同じ工程により、半導体基板１にＮ型ウェル領域１９、素子分離絶縁膜３、ゲート絶縁膜９、ゲート電極１１，１２、Ｎ型ソース領域５，１３及びＮ型ドレイン領域７，１５を形成する。半導体基板１上全面に膜厚が５００〜８００ｎｍの層間絶縁膜２１を形成する。写真製版技術及びエッチング技術により、層間絶縁膜２１にコンタクトホール５ａ，７ａ，１３ａ，１５ａを形成する（図３（ａ）参照。）。
【００３６】
（２）層間絶縁膜２１上にコンタクトホール７ａに対応する開口部をもつレジストパターン２５を形成する。レジストパターン２５をマスクにして、例えばリンを注入エネルギーは１５０〜１８０ｋｅＶ、ドーズ量１×１０13〜１×１０14ｃｍ-2、回転斜め注入の条件でイオン注入する（図３（ｂ）参照。）。
【００３７】
（３）レジストパターン２５を除去する。１０００〜１１００℃、３０秒程のＲＴＡ処理を行なう。これにより、Ｎ型不純物濃度がＮ型ソース領域５及びＮ型ドレイン領域７より低くＮ型ウェル領域１９より高く、接合深さがＮ型ソース領域５及びＮ型ドレイン領域７より深くＮ型ウェル領域１９よりも浅いＮ型のＮ型低濃度不純物領域１７を形成する。既存の配線形成技術により、コンタクトホール５ａ，７ａ，１３ａ，１５ａ内及び層間絶縁膜２１上に金属配線５ｂ，７ｂ，１３ｂ，１５ｂを形成する（図１参照。）。
【００３８】
この実施例では、上記工程（２）でＮ型低濃度不純物領域１７をコンタクトホール７ａに対して自己整合的に形成するようにしたので、Ｎ型低濃度不純物領域１７とンタクトホール７ａのマスク合わせ余裕を全く取る必要がない。したがって、より微細なプロセスにおいてもＮ型低濃度不純物領域１７とンタクトホール７ａとのオーバーラップ量を極めて小さくできるので、ゲート電極１１、コンタクトホール７ａ間距離は最小のルールのまま維持することができ、トランジスタ形成面積増大を招くことはない。
【００３９】
図４は、図１の半導体装置を製造するための製造方法のさらに他の実施例を説明するための工程断面図である。図１及び図４を参照してこの製造方法の実施例を説明する。
（１）図２（ａ）を参照して説明した上記工程（１）と同じ工程により、半導体基板１にＮ型ウェル領域１９、素子分離絶縁膜３、ゲート絶縁膜９、ゲート電極１１，１２、Ｎ型ソース領域５，１３及びＮ型ドレイン領域７，１５を形成する。半導体基板１上全面に膜厚が５００〜８００ｎｍの層間絶縁膜２１を形成する。写真製版技術により、層間絶縁膜２１上に、後述するコンタクトホール７ａに対応する開口部をもつレジストパターン２７を形成する。エッチング技術により、レジストパターン２７をマスクにして、層間絶縁膜２１にコンタクトホール７ａを形成する。レジストパターン２７をマスクにして、例えばリンを注入エネルギーは１５０〜１８０ｋｅＶ、ドーズ量１×１０13〜１×１０14ｃｍ-2、回転斜め注入の条件でイオン注入する（図４（ａ）参照。）。
【００４０】
（２）レジストパターン２７を除去する。１０００〜１１００℃、３０秒程のＲＴＡ処理を行なう。これにより、Ｎ型不純物濃度がＮ型ソース領域５及びＮ型ドレイン領域７より低くＮ型ウェル領域１９より高く、接合深さがＮ型ソース領域５及びＮ型ドレイン領域７より深くＮ型ウェル領域１９よりも浅いＮ型のＮ型低濃度不純物領域１７を形成する。写真製版技術により、層間絶縁膜２１上に、後述するコンタクトホール５ａ，１３ａ，１５ａに対応する開口部をもつレジストパターン２９を形成する。エッチング技術により、レジストパターン２９をマスクにして、層間絶縁膜２１にコンタクトホール５ａ，１３ａ，１５ａを形成する（図４（ｂ）参照。）。
【００４１】
（３）レジストパターン２９を除去する。既存の配線形成技術により、コンタクトホール５ａ，７ａ，１３ａ，１５ａ内及び層間絶縁膜２１上に金属配線５ｂ，７ｂ，１３ｂ，１５ｂを形成する（図１参照。）。
この実施例でも、図３を参照して説明した上記実施例と同様に、上記工程（１）でＮ型低濃度不純物領域１７をコンタクトホール７ａに対して自己整合的に形成するようにしたので、Ｎ型低濃度不純物領域１７とンタクトホール７ａのマスク合わせ余裕を全く取る必要がなく、トランジスタ形成面積増大を招くことはない。
【００４２】
図５は半導体装置の他の実施例のＭＯＳトランジスタ形成領域と静電保護素子形成領域を示す断面図である。図１と同じ部分には同じ符号を付し、それらの部分の説明は省略する。この実施例は、ＭＯＳトランジスタのソース領域も外部接続端子に接続されているものである。
【００４３】
この実施例では、半導体基板１のＭＯＳトランジスタ形成領域及び静電保護素子形成領域とは異なる領域に第２静電保護素子を備えている。第２静電保護素子は静電保護素子と同じ構造をもち、ゲート絶縁膜９、ゲート電極１３、ソース領域１３、ドレイン領域１５及びＮ型ウェル領域１９を備えている。第２静電保護素子形成領域の層間絶縁膜２１にコンタクトホール１３ａ，１５ａ及びゲート電極１２に対応するコンタクトホール（図示は省略）が形成されている。コンタクトホール１３ａ，１５ａ内、ゲート電極１２に対応するコンタクトホール内及び層間絶縁膜２１に金属配線１３ｂ，１５ｂ及びゲート電極１２に対応する金属配線（図示は省略）が形成されている。
【００４４】
ＭＯＳトランジスタは、Ｎ型ソース領域５の下に、コンタクトホール（トランジスタコンタクトホール）５ａの形成位置に重畳して、Ｎ型の低濃度不純物領域（低濃度トランジスタ不純物拡散領域）１８を備えている。低濃度不純物領域１５は、Ｎ型ソース領域５及びＮ型ドレイン領域７に比べてＮ型不純物濃度が低く接合深さが深く形成されており、例えば不純物濃度は１×１０18〜９×１０19ｃｍ-3、深さ０.５〜１.０μｍ程度である。Ｎ型低濃度不純物領域１７は静電気によるコンタクト突抜け対策として設けられたものである。
この半導体装置は、外部接続端子２３とは別に、第２外部接続端子３０を備えている。
【００４５】
ＭＯＳトランジスタのＮ型ソース領域５及び第２低濃度拡散領域１８は金属配線５ｂを介して第２外部接続端子３０に接続されている。第２静電保護素子のドレイン領域１５及びＮ型ウェル領域１９も、金属配線１５ｂを介して第２外部接続端子３０に接続されている。第２静電保護素子のゲート電極１２及びソース領域１３は金属配線１３ｂ及び図示しない金属配線により短絡されて接地電位に接続されている。
【００４６】
このように、ＭＯＳトランジスタのＮ型ソース領域５及びＮ型ドレイン領域７が外部接続端子２３，３０に接続される場合には、Ｎ型ソース領域５の下にも第２低濃度拡散領域１８を形成するようにしてもよい。
この実施例は、図２、図３、図４を参照して説明した上記製造方法の実施例により同様に作成することができる。
【００４７】
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、寸法、形状、材料、配置などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
例えば、上記実施例では、静電保護素子としてＭＯＳ型パンチトランジスタを用いているが、本発明はこれに限定されるものではなく、静電保護素子は半導体基板とは逆導電型で半導体基板の表面に互いに間隔をもって形成された２つの保護素子不純物拡散領域を備えたものであればどのような構成であってもよい。
【００４８】
また、上記実施例では、ＭＯＳトランジスタとしてドライバトランジスタを用いているが、本発明はこれに限定されるものではなく、ＭＯＳトランジスタは半導体基板とは逆導電型で半導体基板の表面に形成されたソース領域及びドレイン領域を構成するトランジスタ不純物拡散領域を備えたものであればどのような構成であってもよい。
また、上記実施例では、静電保護素子及び第２静電保護素子は静電気を接地電位に引き抜くものであるが、本発明はこれに限定されるものではなく、本発明において静電保護素子は静電気を電源電位に引き抜くものであってもよい。
【００４９】
また、上記実施例では、ＭＯＳトランジスタとしてＮチャネル型のものを用いているが、本発明はこれに限定されるものではなく、ＭＯＳトランジスタはＰチャネル型のものであってもよい。
また、上記実施例では、静電保護素子としてＮ型の保護素子不純物拡散領域を備えたものを用いているが、本発明はこれに限定されるものではなく、静電保護素子としてＰ型の保護素子不純物拡散領域を備えたものであってもよい。
【図面の簡単な説明】
【００５０】
【図１】半導体装置の一実施例のＭＯＳトランジスタ形成領域と静電保護素子形成領域を示す断面図である。
【図２】図１の半導体装置を製造するための製造方法の一実施例を説明するための工程断面図である。
【図３】図１の半導体装置を製造するための製造方法の他の実施例を説明するための工程断面図である。
【図４】図１の半導体装置を製造するための製造方法のさらに他の実施例を説明するための工程断面図である。
【図５】半導体装置の他の実施例のＭＯＳトランジスタ形成領域と静電保護素子形成領域を示す断面図である。
【図６】従来の半導体装置のＭＯＳトランジスタ形成領域と静電保護素子形成領域を示す断面図であり、（Ａ）はコンタクト突抜け対策をしていないもの、（Ｂ）はコンタクト突抜け対策をしたものを示す。
【符号の説明】
【００５１】
１    Ｐ型半導体基板
３    素子分離絶縁膜
５    Ｎ型ソース領域（トランジスタ不純物拡散領域）
７    Ｎ型ドレイン領域（トランジスタ不純物拡散領域）
７ａ  コンタクトホール（トランジスタコンタクトホール）
１１    ゲート電極
１３    Ｎ型ソース領域（保護素子不純物拡散領域）
１５    Ｎ型ドレイン領域（保護素子不純物拡散領域）
１５ａ  コンタクトホール（保護素子コンタクトホール）
１７    Ｎ型低濃度不純物領域（低濃度トランジスタ不純物拡散領域）
１９    Ｎ型ウェル領域（低濃度保護素子不純物拡散領域）
２３    外部接続端子
【図１】
2008004703.tif 000003
【図２】
2008004703.tif 000004
【図３】
2008004703.tif 000005
【図４】
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【図５】
2008004703.tif 000007
【図６】
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