(57)【要約】【課題】仕事関数の値及び閾値が安定したフルシリサイドゲート電極を有する半導体装置を実現できるようにする。【解決手段】本発明に係る半導体装置は、半導体基板の上に形成されたゲート絶縁膜１５ａと、ゲート絶縁膜の上に形成されたゲート電極２３とを備えている。ゲート電極２３は、層状の複数の結晶粒が積層されてなる金属シリサイド膜を有するフルシリサイドゲート電極である。【選択図】図５
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【特許請求の範囲】
【請求項１】
半導体基板の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極とを備え、
前記ゲート電極は、層状の複数の結晶粒が積層されてなる金属シリサイド膜を有するフルシリサイドゲート電極であることを特徴とする半導体装置。
【請求項２】
前記金属シリサイド膜は、前記ゲート絶縁膜側の領域の結晶粒のサイズが、前記ゲート絶縁膜と反対側の領域の結晶粒のサイズよりも大きいことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記金属シリサイド膜は、前記ゲート絶縁膜側の領域の結晶粒界の数が、前記ゲート絶縁膜と反対側の領域の結晶粒界の数よりも少ないことを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記金属シリサイド膜は、ニッケル、コバルト、チタン、白金、ルテニウム、イリジウム、イットリビウム及び遷移金属のうちの少なくとも１つの硅化物からなることを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記金属シリサイド膜は、前記ゲート絶縁膜側の領域のシリコンが過剰であり且つ前記ゲート絶縁膜側の領域の金属の組成比が、前記ゲート絶縁膜と反対側の領域の金属の組成比よりも小さいことを特徴とする請求項１から３に記載の半導体装置。
【請求項６】
前記ゲート絶縁膜は、金属酸化膜であることを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
【請求項７】
前記金属酸化膜は、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、シリコン、ランタン及び希土類元素のうちの少なくとも１つの酸化物からなることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記半導体基板の上にゲート絶縁膜形成膜及びシリコン電極形成膜を順次形成する工程（ａ）と、
前記ゲート絶縁膜形成膜及びシリコン電極形成膜をパターニングして複数のゲート絶縁膜及び複数のシリコン電極を形成する工程（ｂ）と、
前記複数のシリコン電極のうちの少なくとも１つに窒素及び酸素の少なくとも一方をイオン注入する工程（ｃ）と、
前記工程（ｃ）よりも後に、前記各シリコン電極の上に金属膜を形成する工程（ｄ）と、
前記各シリコン電極と前記金属膜とを反応させて前記各シリコン電極をシリサイド化することにより、フルシリサイドゲート電極を形成する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項９】
前記工程（ｂ）よりも後で且つ前記工程（ｃ）よりも前に、前記各シリコン電極の側面にサイドウォールをそれぞれ形成する工程（ｆ）をさらに備えていることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記工程（ａ）よりも後で且つ前記工程（ｂ）よりも前に、前記シリコン電極形成膜の上にハードマスク膜を形成する工程（ｇ）と、
前記工程（ｆ）よりも後で且つ前記工程（ｃ）よりも前に、前記半導体基板における前記シリコン電極の両側方の部分にソースドレイン領域をそれぞれ形成する工程（ｈ）と、
前記工程（ｈ）よりも後で且つ前記工程（ｃ）よりも前に、前記ソースドレイン領域の上部をシリサイド化する工程（ｉ）と、
前記工程（ｉ）よりも後で且つ前記工程（ｃ）よりも前に、前記ハードマスク膜を除去する工程（ｊ）とをさらに備えていることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１１】
前記半導体基板の上にゲート絶縁膜形成膜を形成した後、形成したゲート絶縁膜形成膜の上に第１のシリコン膜、シリサイド化抑制膜及び第２のシリコン膜を積層してシリコン電極形成膜を形成する工程（ａ）と、
前記ゲート絶縁膜形成膜及びシリコン電極形成膜をパターニングして複数のゲート絶縁膜及び複数のシリコン電極を形成する工程（ｂ）と、
前記工程（ｂ）よりも後に、前記各シリコン電極の上に金属膜を形成する工程（ｃ）と、
前記各シリコン電極と前記金属膜とを反応させて前記シリコン電極をシリサイド化することにより、フルシリサイドゲート電極を形成する工程（ｄ）とを備え、
前記シリサイド化抑制膜は、酸化シリコン、窒化シリコン又は酸窒化シリコンからなることを特徴とする半導体装置の製造方法。
【請求項１２】
前記第１のシリコン膜及び第２のシリコン膜のうちの少なくとも一方はアモルファス相を有していることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記工程（ａ）において、前記シリサイド化抑制膜は、前記第１のシリコン膜をウエット酸化処理、ドライ酸化処理又はドライ酸窒化処理することにより形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１４】
前記半導体基板は、ｎ型トランジスタの形成領域とｐ型トランジスタの形成領域とを有し、
前記工程（ｂ）よりも後で且つ前記工程（ｃ）よりも前に、前記ｐ型トランジスタの形成領域に形成された前記シリコン電極における前記第２のシリコン膜及びシリサイド化抑制膜を除去する工程をさらに備えていることを特徴とする請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に金属シリサイド膜からなるゲート電極を有するＭＯＳ型の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年の半導体装置における高集積化及び高速化に対する技術進展に伴い、金属酸化膜電界効果トランジスタ（ＭＯＳＦＥＴ）の微細化が進められている。ＭＯＳＦＥＴの微細化を行うために、従来用いられてきた酸化シリコン（ＳｉＯ2）や酸窒化シリコン（ＳｉＯＮ）等からなるゲート絶縁膜の薄膜化を進めると、トンネル電流によるゲートリーク電流の増大といった問題が顕在化する。従って、さらに薄膜化を進めるためには、ゲート電極の材料をポリシリコンから金属電極に代えて、電極空乏化に伴う容量低下を防ぐ等の取り組みが必要となる。
【０００３】
一方、ゲート絶縁膜の材料として、ＳｉＯ2やＳｉＯＮに代えて、ハフニウムオキサイド（ＨｆＯ2）やジルコニウムオキサイド（ＺｒＯ2）等の金属酸化物からなる高誘電体材料に置き換えることが検討されている。ゲート絶縁膜に金属酸化物を用いることにより薄いシリコン酸化膜換算膜厚を実現しながら物理的な膜厚を厚くする、すなわち、リーク電流を低減するという効果が期待できる。
【０００４】
しかし、金属酸化物をゲート絶縁膜として用いると、ゲート絶縁膜の上部界面、すなわちゲート絶縁膜とポリシリコンゲート電極との界面における反応に起因して、トランジスタを動作させる際の閾値電圧の絶対値が大きくなってしまうという問題が生じる。
【０００５】
その原因は明らかでないが、トランジスタ製造プロセスにおいて、基板が１０００℃程度の高温のプロセスに晒されるため、ゲート電極材料とゲート絶縁膜材料とが反応してしまことが疑われている。
【０００６】
ゲート電極材料とゲート絶縁膜材料とが反応することにより、ゲート電極材料の実効的な仕事関数が変化してしまう、フェルミレベルピンニングと呼ばれる現象が生じる。例えば、非特許文献１には、ゲート電極材料をポリシリコンとした場合に、ポリシリコンの実効的な仕事関数の値が、ポリシリコンのドーパントの種類によらず、シリコンのミッドギャップ（バンドギャップエネルギーの中間値）よりもややｎ+ポリシリコン寄りに固定されることが報告されている。これにより、特にｐ型ＭＯＳＦＥＴの閾値電圧の絶対値が相当に大きくなる。
【０００７】
従って、高誘電体ゲート絶縁膜の場合には、ＳｉＯ2ゲート絶縁膜で期待される電極空乏化抑制の効果の他に金属電極を用いて最適な仕事関数を選び、閾値電圧を制御することが必要とされている。
【０００８】
金属電極の1つとして、フルシリサイドゲート電極が提案されている。フルシリサイド電極は、ゲート絶縁膜上に堆積したポリシリコン膜の上に、直接金属を堆積し、熱処理によってポリシリコン層全体を金属シリサイド化することにより形成する（例えば、特許文献１を参照。）。このプロセスによれば、まずポリシリコンからなるゲート電極を形成し、その後でゲート電極のシリサイド工程を行う。このため、二種類の金属材料をｎＭＯＳとｐＭＯＳのそれぞれに作り分ける必要のある、デュアルメタルゲート電極と比べて、従来プロセスを踏襲した製造プロセスを用いるため比較的容易に製造することができる。
【０００９】
従って、従来のＳｉＯ2、ＳｉＯＮゲート絶縁膜における電極空乏化による容量低下を防止するため及び高誘電体ゲート絶縁膜におけるフェルミレベルピンニングによるｐ型ＭＯＳＦＥＴの閾値電圧上昇を回避するために、フルシリサイドゲート電極を用いることが期待されている。
【非特許文献１】C. Hobbs, L. Fonseca, V. Dhandapani, S. Samavedam, B. Taylor, J. Grant, L. Dip, D. Triyoso, R. Hegde, D. Gilmer, R. Garcia, D. Roan, L. Lovejoy, R. Rai, L. Hebert, H. Tseng, B. White, and P. Tobin，“Fermi level pinning at the polySi/metal oxide interface”，Proceedings of the 2003 Symposium on VLSI Technology，２００３年，ｐ．９−１０
【特許文献１】特開２００５−２２８８６８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、前記従来のフルシリサイドゲート電極は、フルシリサイド化反応の制御が不十分であり、ゲート電極の仕事関数及び閾値が変動してしまうという問題を有している。
【００１１】
フルシリサイドゲート電極を形成する際には、ゲート絶縁膜の上にポリシリコン膜を堆積し、その上に金属を堆積した後、熱処理することによりポリシリコン膜をゲート絶縁膜直上まで、完全にシリサイド化（フルシリサイド）している。フルシリサイドゲート電極の仕事関数は、シリサイド化に用いる金属の種類、金属とシリコンとの組成比、材料の結晶方位、膜厚、シリサイド化する前のポリシリコン膜に含まれるドーパントの分布等の物理的性質によって決まる。また、これらの物理的特性は、堆積したポリシリコンの膜厚、金属膜の膜厚、ポリシリコン膜と金属膜との比率、熱処理温度及び熱処理時間等によって複雑に変化する。
【００１２】
例えば、比較的小さな仕事関数が必要となるｎ型ＭＯＳＦＥＴ用のフルシリサイドゲート電極をニッケルシリサイドにより形成する場合には、仕事関数を小さく抑えるために、ニッケルとシリコンとの組成比が一対一又はそれより小さくなるようにすることが望ましい。しかし、シリサイド化反応に寄与するニッケルは、ゲート直上から供給されるだけでなく、ゲート直上以外の部分に堆積された部分から表面拡散によっても供給される。このため、ニッケルシリサイドの組成比は、ポリシリコン膜とニッケル膜との膜厚の比のみならず、ＭＯＳＦＥＴのゲート長にも依存する。すなわち、ゲート長が細いＭＯＳＦＥＴほど、ゲート直上以外の部分から供給されるニッケルの量が多くなるため、ニッケル過剰となりやすい。
【００１３】
ニッケルシリサイドの組成比が変動すると、仕事関数が変動してしまう。仕事関数の変動は、例えばＭＯＳＦＥＴにおいては、閾値電圧の変動の原因となる。
【００１４】
一方、形成されたシリサイド層は、大小様々な大きさの結晶粒（グレイン）から構成されている。これらグレインサイズの不均一性もまたゲート長、ゲート幅に対して、その分布がばらつくために、仕事関数ひいては閾値がばらつく要因となってしまう。
【００１５】
本発明は、前記従来の問題を解決し、仕事関数の値及び閾値が安定したフルシリサイドゲート電極を有する半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１６】
前記の目的を達成するため、本発明は半導体装置を、結晶粒が大きいシリサイド層からなるフルシリサイドゲート電極を備えた構成とする。
【００１７】
具体的に、本発明に係る半導体装置は、半導体基板の上に形成されたゲート絶縁膜と、ゲート絶縁膜の上に形成されたゲート電極とを備え、ゲート電極は、層状の複数の結晶粒が積層されてなる金属シリサイド膜を有するフルシリサイドゲート電極であることを特徴とする。
【００１８】
本発明の半導体装置によれば、ゲート電極は、層状の複数の結晶粒が積層されてなる金属シリサイド膜を有しているため、結晶粒界が少なくなり、特にゲート絶縁膜と接する結晶粒界がほとんどなくなる。従って、結晶粒のサイズ及び配向が仕事関数の値及び閾値電圧に与える影響を小さくすることができ、特性が優れた半導体装置を実現できる。また、結晶粒界によるリーク電流の発生も抑えることができる。
【００１９】
本発明の半導体素子において、金属シリサイド膜は、ゲート絶縁膜側の領域の結晶粒のサイズが、ゲート絶縁膜と反対側の領域の結晶粒のサイズよりも大きいことが好ましい。また、金属シリサイド膜は、ゲート絶縁膜側の領域の結晶粒界の数が、ゲート絶縁膜と反対側の領域の結晶粒界の数よりも少なくてもよい。このような構成とすることにより、ゲート絶縁膜と接する結晶粒界の数を確実に減らすことが可能となる。
【００２０】
本発明の半導体装置において、金属シリサイド膜は、ニッケル、コバルト、チタン、白金、ルテニウム、イリジウム、イットリビウム及び遷移金属のうちの少なくとも１つの硅化物からなることが好ましい。
【００２１】
本発明の半導体装置において、金属シリサイド膜は、ゲート絶縁膜側の領域のシリコンが過剰であり且つゲート絶縁膜側の領域の金属の組成比が、ゲート絶縁膜と反対側の領域の金属の組成比よりも小さいことが好ましい。このような構成とすることにより、仕事関数の値を低減できるので、ｎＭＯＳトランジスタの閾値を低く抑えることができる。
【００２２】
本発明の半導体装置において、ゲート絶縁膜は、金属酸化膜であることが好ましい。この場合において、金属酸化膜は、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、シリコン、ランタン及び希土類元素のうちの少なくとも１つの酸化物からなることが好ましい。
【００２３】
本発明に係る第１の半導体装置の製造方法は、半導体基板の上にゲート絶縁膜形成膜及びシリコン電極形成膜を順次形成する工程（ａ）と、ゲート絶縁膜形成膜及びシリコン電極形成膜をパターニングして複数のゲート絶縁膜及び複数のシリコン電極を形成する工程（ｂ）と、複数のシリコン電極のうちの少なくとも１つに窒素及び酸素の少なくとも一方をイオン注入する工程（ｃ）と、工程（ｃ）よりも後に、各シリコン電極の上に金属膜を形成する工程（ｄ）と、各シリコン電極と金属膜とを反応させて各シリコン電極をシリサイド化することにより、フルシリサイドゲート電極を形成する工程（ｅ）とを備えていることを特徴とする。
【００２４】
第１の半導体装置の製造方法によれば、複数のシリコン電極のうちの少なくとも１つに窒素及び酸素の少なくとも一方をイオン注入する工程を備えているため、金属の拡散を抑え、シリサイド化反応をゆっくり進めることが可能となる。従って、結晶粒のサイズを大きくし且つそろえることができるので、閾値が結晶粒の影響を受けにくくすることができる。また、結晶粒界を減らすことができるため、リーク電流を低減することも可能となる。さらに、金属が下部に拡散しにくくなるため、仕事関数が小さいフルシリサイドゲート電極を形成できるので、ｎ型ＭＯＳトランジスタの閾値をさらに低減できる。またｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタの双方に対して、電気的特性のバラツキを低減することができる。
【００２５】
第１の半導体装置の製造方法において、工程（ｂ）よりも後で且つ工程（ｃ）よりも前に、各シリコン電極の側面にサイドウォールをそれぞれ形成する工程（ｆ）をさらに備えていることが好ましい。
【００２６】
第１の半導体装置の製造方法において、工程（ａ）よりも後で且つ工程（ｂ）よりも前に、シリコン電極形成膜の上にハードマスク膜を形成する工程（ｇ）と、工程（ｆ）よりも後で且つ工程（ｃ）よりも前に、半導体基板におけるシリコン電極の両側方の部分にソースドレイン領域をそれぞれ形成する工程（ｈ）と、工程（ｈ）よりも後で且つ工程（ｃ）よりも前に、ソースドレイン領域の上部をシリサイド化する工程（ｉ）と、工程（ｉ）よりも後で且つ工程（ｃ）よりも前に、ハードマスク膜を除去する工程（ｊ）とをさらに備えていることが好ましい。
【００２７】
本発明に係る第２の半導体装置の製造方法は、半導体基板の上にゲート絶縁膜形成膜を形成した後、形成したゲート絶縁膜形成膜の上に第１のシリコン膜、シリサイド化抑制膜及び第２のシリコン膜を積層してシリコン電極形成膜を形成する工程（ａ）と、ゲート絶縁膜形成膜及びシリコン電極形成膜をパターニングして複数のゲート絶縁膜及び複数のシリコン電極を形成する工程（ｂ）と、工程（ｂ）よりも後に、各シリコン電極の上に金属膜を形成する工程（ｃ）と、各シリコン電極と金属膜とを反応させて各シリコン電極をシリサイド化することにより、フルシリサイドゲート電極を形成する工程（ｄ）とを備え、シリサイド化抑制膜は、酸化シリコン、窒化シリコン又は酸窒化シリコンからなることを特徴とする。
【００２８】
第２の半導体装置の製造法によれば、第１のシリコン膜、シリサイド化抑制膜及び第２のシリコン膜を少なくとも積層してゲート電極形成膜を形成する工程を備えているため、ゲート電極をフルシリサイド化する際に、金属の拡散を抑制することが可能となる。従って、結晶粒が大きく、結晶粒界が少ない金属シリサイド膜を形成できるので、閾値の値を安定させることができ、リーク電流の発生も抑えることができる。また、下部においてシリコンが過剰な金属シリサイド膜を形成できるので、フルシリサイドゲート電極の仕事関数を小さくし、閾値をさらに低くすることができる。
【００２９】
第２の半導体装置の製造方法において、第１のシリコン膜及び第２のシリコン膜のうちの少なくとも一方はアモルファス相を有していることが好ましい。
【００３０】
第２の半導体装置の製造方法において、工程（ａ）において、シリサイド化抑制膜は、第１のシリコン膜をウエット酸化処理、ドライ酸化処理又はドライ酸窒化処理することにより形成することが好ましい。
【００３１】
第２の半導体装置の製造方法において、半導体基板は、ｎ型トランジスタの形成領域とｐ型トランジスタの形成領域とを有し、工程（ｂ）よりも後で且つ工程（ｃ）よりも前に、ｐ型トランジスタの形成領域に形成されたシリコン電極における第２のシリコン膜及びシリサイド化抑制膜を除去する工程をさらに備えていることが好ましい。このような構成とすることにより、ｐ型トランジスタのゲート電極を金属が過剰なフルシリサイドゲート電極とすることができる。
【発明の効果】
【００３２】
本発明に係る半導体装置及びその製造方法によれば、仕事関数の値及び閾値が安定したフルシリサイドゲート電極を有する半導体装置を実現できる。
【発明を実施するための最良の形態】
【００３３】
（第１の実施形態）
本発明の第１の実施形態について図面を参照して説明する。本実施形態に係る半導体装置は、基板の上に形成されたフルシリサイドゲート電極を有するｎＭＯＳトランジスタ及びｐＭＯＳトランジスタとを備えている。
【００３４】
図１及び図２は第１の実施形態に係る半導体装置の製造方法を工程順に示している。まず、図１（ａ）に示すように、例えば主面の面方位が（１００）面であるシリコンからなる基板１１に、シャロウトレンチ分離（ＳＴＩ：shallow Trench Isolation）からなる素子分離膜１２を選択的に形成する。
【００３５】
続いて、基板１１にイオン注入を行い、基板１１に複数のｎ型トランジスタ形成領域１３Ａとｐ型トランジスタ形成領域１３Ｂとをそれぞれ形成する。ｎ型トランジスタ形成領域１３Ａは、ｐ型のウエルを有し、ｐ型トランジスタ形成領域１３Ｂはｎ型のウエル有している。
【００３６】
続いて、基板１１に対して公知のＲＣＡ洗浄及び希釈フッ酸洗浄を順次行行った後、６００℃〜１０００℃程度の温度の酸化性雰囲気で熱処理を行う。これにより、基板１１のｎ型トランジスタ形成領域１３Ａ及びｐ型トランジスタ形成領域１３Ｂの上に、酸化シリコンからなる下地膜１４を形成する。下地膜１４は、膜厚が１．０ｎｍ以下であることが望ましい。また、下地膜１４はウエット処理により形成した、ケミカルなシリコン酸化膜でもよい。
【００３７】
続いて、例えば有機金属気相堆積（ＭＯＣＶＤ：metal organic chemical vapor deposition）法を用いて、下地膜１４の上に膜厚が２ｎｍの高誘電体からなる金属酸化膜１５を形成する。例えば、ハフニウムシリケート（ＨｆＳｉＯ4）からなる金属酸化膜を形成する場合には、以下のようにする。Ｈｆ（Ｏ−ｔ−Ｃ3Ｈ7）4及びＳｉ（Ｏ−ｔ−Ｃ3Ｈ7）4の混合溶液に、窒素等からなるキャリアガスを吹き込んでバブリングを行うことにより発生させたソースガスを、キャリアガスと共に反応炉に導入する。反応炉内を５００℃程度の温度に設定して、ハフニウムシリケートからなる金属酸化膜１５を堆積する。このときＳｉに対するＨｆの濃度は、Ｈｆ（Ｏ−ｔ−Ｃ3Ｈ7）4及びＳｉ（Ｏ−ｔ−Ｃ3Ｈ7）4の供給量によって調節する。
【００３８】
その後、炭素又は水素等の残留不純物の除去を行うために、７００℃〜１０００℃程度の熱処理を行う。このときの加熱雰囲気は、金属酸化膜１５と下地膜１４との膜厚が大きく変化しないように、微量の酸素を含んだ窒素であることが望ましい。その後、ソースドレイン領域のイオンの活性化熱処理において、金属酸化膜１５が結晶化することを防ぐための窒化処理を行う。例えば、アンモニア雰囲気において８００℃の温度で１分間の熱処理を行う。また、プラズマにより励起された窒素雰囲気中で熱処理を行ってもよい。
【００３９】
なお高誘電体材料からなる金属酸化膜に代えて、酸化シリコン膜、窒化シリコン膜又は酸窒化シリコン膜等を用いてもよい。
【００４０】
その後、ＣＶＤ法により、金属酸化膜１５の上に膜厚が１００ｎｍ程度のシリコンからなるゲート電極形成膜１６を堆積する。ゲート電極形成膜１６は、ドーピングされていても構わない。また、ゲート電極形成膜１６は、アモルファスであることが望ましい。アモルファスシリコンの場合には結晶化シリコンの場合よりもシリサイド反応を抑制できる。さらにシリコン酸化膜からなるハードマスク形成膜１７を堆積する。続いて、リソグラフィ技術により、ハードマスク形成膜１７の上に、ゲートパターンを有するレジストマスク２８を形成する。
【００４１】
次に、図１（ｂ）に示すように、例えば塩素ガスをエッチャントとしたドライエッチングにより、ハードマスク形成膜１７から下地膜１４までを順次パターニングする。これにより下地膜１４ａ及びゲート絶縁膜１５ａを介して基板１１の上に形成されたシリコン電極１６ａとシリコン電極１６ａの上面を覆うハードマスク１７ａとからなる積層パターン１８が形成される。
【００４２】
次に、図１（ｃ）に示すように、基板１１に積層パターン１８をマスクとしてイオン注入を行う。続いて、積層パターン１８の両側面上にシリコン窒化膜からなるサイドウォール１９を形成する。さらに、サイドウォール１９及び積層パターン１８をマスクとして、基板１１に再度イオン注入を行って、ソースドレイン領域２０を形成する。続いて、１０００℃以上の温度で熱処理を行い、イオン注入された不純物を電気的に活性化させる。
【００４３】
次に、基板１１の上に金属ニッケル（図示せず）を堆積した後、３００℃以上の温度で熱処理を行う。これにより、ソースドレイン領域２０の上部に金属シリサイドソースドレイン２１を形成する。この際に、ハードマスク１７ａは、シリコン電極１６ａがシリサイド化されないように保護する保護絶縁膜として機能する。次に、未反応の金属ニッケルを硫酸と過酸化水素水の混合液で除去し、さらに結晶相制御のための熱処理を行う。
【００４４】
次に、図１（ｄ）に示すようにシリコン酸化膜からなる層間膜２２をハードマスク１７ａが十分に覆われるまで堆積する。続いて、層間膜２２を、化学的機械研磨（ＣＭＰ）法を用いて平坦化しながらハードマスク１７ａに達しないように研磨する。その後、ドライエッチングによりハードマスク１７ａと層間膜２２の一部とをエッチバック除去して、シリコン電極１６ａを露出する。
【００４５】
次に、図２（ａ）に示すように、レジストマスク２９を用いてｐ型トランジスタ形成領域１３Ｂを被覆し、ｎ型トランジスタ形成領域１３Ａのみにイオン注入法により窒素をドーピングする。これにより、ｎ型トランジスタ形成領域１３Ａに形成されたシリコン電極１６ａを不純物がドープされたシリコン電極１６ｂとする。なお、イオン注入の際の注入エネルギーは、５ｋｅＶ〜３０ｋｅＶの間であればよい。また、注入ドーズ量は１×１０14ｃｍ-2〜１ｘ１０16ｃｍ-2の間であればよい。また窒素に代えて酸素をドーピングしてもよい。
【００４６】
次に、図２（ｂ）に示すように、レジストマスク２９を剥離した後に、改めてレジストを塗布し、フォトリソグラフィ技術によって、ｐ型トランジスタ形成領域１３Ｂを露出するレジストマスク３０を形成する。その後、ドライエッチングにより、ｐ型トランジスタ形成領域１３Ｂに形成されたシリコン電極１６ａを膜厚が３０ｎｍ〜５０ｎｍになるまでエッチングして、薄膜化されたシリコン電極１６ｃとする。
【００４７】
さらに再びレジストを塗布し、フォトリソグラフィ技術によって、ｐ型トランジスタ形成領域１３Ｂを露出するレジストマスク３０を形成しなおし、薄膜化されたシリコン電極１６ｃのみにイオン注入法により窒素をドーピングする。これによりｐ型トランジスタ形成領域１３Ｂに形成されたシリコン電極１６ｃを不純物がドープされたシリコン電極１６ｄとする。なお、イオン注入の際の注入エネルギーは、５ｋｅＶ以下が望ましい。シリコン電極１６ｃは薄膜化されているため、注入エネルギーが過剰に高い場合には、窒素が基板に突き抜けてしまうためである。注入ドーズ量は１×１０14ｃｍ-2〜１×１０16ｃｍ-2の間であればよい。また窒素に代えて酸素をドーピングしてもよい。本実施例では、ｎ型、ｐ型の両方に対して窒素をイオン注入しているが、ｎ型、ｐ型のいずれか一方のみでも構わない。
【００４８】
次に、図２（ｃ）に示すように、基板１１の上に金属ニッケル（図示せず）を堆積した後、３００℃以上の温度で熱処理を行う。これにより、シリコン電極１６ｂ及びシリコン電極１６ｄは金属ニッケルと反応し、シリサイド化される。このときドーピングされた窒素は、シリコン電極のシリコンと結合しているため、シリサイド化反応は、窒素がドーピングされていない場合に比べてゆっくり進む。この結果、グレインバウンダリーが少なくより大きなサイズのエネルギー的に安定な結晶構造のシリサイドが成長する。同時にニッケルの拡散が阻害されているので、ｎＭＯＳＦＥＴのシリコン電極は、シリコンが過剰で仕事関数の値が小さい金属シリサイド膜からなるフルシリサイドゲート電極２３が形成される。一方、ｐＭＯＳＦＥＴの薄膜化されたシリコン電極１６ｃにおいては、シリサイドグレイン制御に加えて、シリコンの膜厚が薄いため、シリコンに対するニッケルの比率が高くなり、ニッケルが過剰で仕事関数の値が大きい金属シリサイド膜からなるフルシリサイドゲート電極２４が形成される。
【００４９】
続いて、未反応の金属ニッケルを硫酸と過酸化水素水の混合液で除去し、さらに結晶相制御のための熱処理を行った後、図示を省略するが、配線工程等を行う。
【００５０】
本実施形態の半導体装置の製造方法は、ゲート電極をフルシリサイド化する前に、シリコン膜に不純物イオンを注入することによりシリサイド化を抑制する処理を行っている。これにより、シリサイド化の反応速度が遅くなるため、大きな結晶粒を有する金属シリサイド膜が得られる。
【００５１】
図５は本実施形態に係るｎＭＯＳＦＥＴのフルシリサイドゲート電極２３の断面を二次電子走査電子顕微鏡により観察した結果を示している。図５において識別された結晶粒（グレイン）を点線により示しているが、本実施形態のフルシリサイドゲート電極２３においては、サイズが大きいグレインが形成されている。特に、金属シリサイド膜のゲート絶縁膜側（下側）において上側よりもグレインのサイズが大きくなっており、層状のグレインが積層されるように形成されている。このため、結晶粒界（グレインバウンダリ）の数が少なく、また、ゲート絶縁膜と接するグレインバウンダリはほとんど認められない。
【００５２】
一方、図７はシリサイド化を抑制する処理を行っていない従来のｎＭＯＳＦＥＴのフルシリサイドゲート電極の断面を二次電子走査電子顕微鏡により観察した結果を示している。図７に示すように従来のフルシリサイドゲート電極では、小さいグレインが不規則に配列されており、多数のグレインバウンダリが形成されていると共に、ゲート絶縁膜と接するグレインバウンダリも数多く存在している。
【００５３】
フルシリサイドゲート電極におけるグレインのサイズが小さく、グレインバウンダリが多数発生すると、仕事関数の値及び閾値電圧に影響を与えると同時に、リーク電流が増加する。特に、ゲート長及びゲート幅が短くなった場合には、一つのトランジスタが有するフルシリサイドゲート電極の体積が、一つのグレインよりも小さくなるケースが発生する。この場合にはグレインの結晶性（配向性）の影響をより強く受けるので、基板の上に複数のトランジスタを形成した場合に、各トランジスタの閾値電圧が全く異なった値となってしまうおそれがある。さらにグレインサイズのばらつきは、ゲート電極の抵抗値のばらつきとなる。
【００５４】
しかし、本実施形態の半導体装置は、グレインのサイズが大きくグレインバウンダリの数が少ないため、このような不具合が発生するおそれが小さく、電気的な特性に優れたトランジスタが得られるだけでなく、基板の上に複数のトランジスタを形成した場合に各トランジスタの特性をそろえることができる。
【００５５】
また、本実施形態のｎＭＯＳトランジスタのフルシリサイドゲート電極２３は、シリサイド化が抑制されているため、ニッケルシリサイド層の下側の領域において、ニッケルに対してシリコンが過剰となる。このため、ゲート絶縁膜と接する領域における仕事関数の値を小さくすることができ、閾値電圧が低いｎＭＯＳトランジスタを得ることができる。
【００５６】
一方、ｐＭＯＳＦＥＴトランジスタにおいては、シリコン膜の膜厚を薄くした後、シリサイド化を行っているため、金属が過剰で仕事関数の値が大きいフルシリサイドゲート電極２４が形成できる。また、ｐＭＯＳトランジスタのフルシリサイド化ケートをより金属過剰とするために、シリサイド化の熱処理温度を高くすることが好ましい。シリサイド化熱処理を高温とし、処理時間を長くしても、ｎＭＯＳＦＥＴのシリサイド化は抑制されているために、ｎＭＯＳＦＥＴのフルシリサイドゲート電極が金属過剰になることはない。従って、この場合においても、仕事関数の値を低く抑えることができ、閾値電圧が低いｎＭＯＳＦＥＴが得られる。なお、グレインサイズ及び結晶方位の制御は、ｐＭＯＳＦＥＴトランジスタにおいても可能で、ゲート電極に注入するイオンの注入エネルギー及びドーズ量を変えることで行うことができる。ただしｐＭＯＳＦＥＴのシリコン膜厚は薄いので低エネルギー、低ドーズに設定する必要がある。
【００５７】
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図３及び図４は第２の実施形態に係る半導体装置の製造方法を工程順に示している。
【００５８】
まず、図３（ａ）に示すように、例えば主面の面方位が（１００）面であるシリコンからなる基板１１に、シャロウトレンチ分離（ＳＴＩ：shallow Trench Isolation）からなる素子分離膜１２を選択的に形成する。
【００５９】
続いて、基板１１にイオン注入を行い、基板１１に複数のｎ型トランジスタ形成領域とｐ型トランジスタ形成領域とをそれぞれ形成する。ｎ型トランジスタ形成領域は、ｐ型のウエル１３Ａを有し、ｐ型トランジスタ形成領域はｎ型のウエル１３Ｂを有している。
【００６０】
続いて、基板１１に対して公知のＲＣＡ洗浄及び希釈フッ酸洗浄を順次行行った後、６００℃〜１０００℃程度の温度の酸化性雰囲気で熱処理を行う。これにより、基板１１におけるトランジスタ形成領域の上に、酸化シリコンからなる下地膜１４を形成する。下地膜１４は、膜厚が１．０ｎｍ以下であることが望ましい。また、下地膜１４はウエット処理により形成した、ケミカルなシリコン酸化膜でもよい。
【００６１】
続いて、例えば有機金属気相堆積（ＭＯＣＶＤ：metal organic chemical vapor deposition）法を用いて、下地膜１４の上に膜厚が２ｎｍの高誘電体からなる金属酸化膜１５を形成する。例えば、ハフニウムシリケートからなる金属膜を形成する場合には、以下のようにする。Ｈｆ（Ｏ−ｔ−Ｃ3Ｈ7）4及びＳｉ（Ｏ−ｔ−Ｃ3Ｈ7）4の混合溶液に、窒素等からなるキャリアガスを吹き込んでバブリングを行うことにより発生させたソースガスを、キャリアガスと共に反応炉に導入する。反応炉内を５００℃程度の温度に設定して、ハフニウムシリケートからなる金属酸化膜１５を堆積する。このときＳｉに対するＨｆの濃度は、Ｈｆ（Ｏ−ｔ−Ｃ3Ｈ7）4及びＳｉ（Ｏ−ｔ−Ｃ3Ｈ7）4の供給量によって調節する。
【００６２】
その後、炭素又は水素等の残留不純物の除去を行うために、７００℃〜１０００℃程度の熱処理を行う。このときの加熱雰囲気は、金属酸化膜１５と下地膜１４との膜厚が大きく変化しないように、微量の酸素を含んだ窒素であることが望ましい。その後、ソースドレイン領域のイオンの活性化熱処理において、金属酸化膜１５が結晶化することを防ぐための窒化処理を行う。例えば、アンモニア雰囲気において８００℃の温度で１分間の熱処理を行う。また、プラズマにより励起された窒素雰囲気中で熱処理を行ってもよい。
【００６３】
なお、高誘電体材料からなる金属酸化膜に代えて、酸化シリコン膜、窒化シリコン膜又は酸窒化シリコン膜等を用いてもよい。
【００６４】
その後、金属酸化膜１５の上にシリコン電極形成膜４１を形成する。シリコン電極形成膜４１は、以下のようにして順次積層された第１のシリコン膜４２と酸化シリコン膜４３と第２のシリコン膜４４とからなる。
【００６５】
続いて、金属酸化膜１５の上に、ＣＶＤ法により膜厚が５０ｎｍ程度の第１のシリコン膜４２を堆積する。第１のシリコン膜４２は、ドーピングされていても構わない。第１のシリコン膜４２は、アモルファスであることが望ましい。
【００６６】
次に、基板１１をアンモニアと過酸化水素水との混合水溶液（ＡＰＭ）に浸すことにより第１のシリコン膜４２の表面に、酸化シリコン膜４３を形成する。酸化シリコン膜４３の膜厚は１．０ｎｍ以下であることが望ましい。膜厚が１．０ｎｍ以下であればシリサイド化を完全に停止させることがない。なお、ＡＰＭ液に代えてオゾン水を用いても構わない。また、ドライ酸化により形成してもよい。また、酸化シリコンに代えて窒化シリコン又は酸窒化シリコン等を用いてもよい。
【００６７】
その後、酸化シリコン膜４３の上に、膜厚が５０ｎｍ程度の第２のシリコン膜４４を堆積する。第２のシリコン膜４４は、ドーピングされていても構わない。第２のシリコン膜４４は、アモルファスであることが望ましい。アモルファスシリコンは、結晶化シリコンよりもシリサイド化を抑制できる。
【００６８】
続いて、シリコン電極形成膜４１の上に、酸化シリコン膜からなるハードマスク形成膜１７を堆積する。続いて、リソグラフィ技術により、ハードマスク形成膜１７の上に、ゲートパターンを有するレジストマスク２８を形成する。
【００６９】
次に、図３（ｂ）に示すように、例えば塩素ガスをエッチャントとしたドライエッチングにより、ハードマスク形成膜１７から下地膜１４までを順次パターニングする。これにより下地膜１４ａ及びゲート絶縁膜１５ａの上に形成された、パターニングされた第１のシリコン膜４２ａ、シリコン酸化膜４２ａ及び第２のシリコン膜４３ａからなるシリコン電極４１ａと、シリコン電極４１ａの上面を覆うハードマスク１７ａとからなる積層パターン１８が形成される。
【００７０】
次に、図３（ｃ）に示すように、基板１１に積層パターン１８をマスクとしてイオン注入を行う。続いて、積層パターン１８の両側面上にシリコン窒化膜からなるサイドウォール１９を形成する。さらに、サイドウォール１９及び積層パターン１８をマスクとして、基板１１に再度イオン注入を行って、ソースドレイン領域２０を形成する。続いて、１０００℃以上の温度で熱処理を行い、イオン注入された不純物を電気的に活性化させる。
【００７１】
次に、基板１１の上に金属ニッケル（図示せず）を堆積した後、３００℃以上の温度で熱処理を行う。これにより、ソースドレイン領域２０の上部に金属シリサイドソースドレイン２１を形成する。この際に、シリコン電極４１ａはハードマスク１７ａに覆われているため、金属ニッケルと反応しない。次に、未反応の金属ニッケルを硫酸と過酸化水素水の混合液で除去し、さらに結晶相制御のための熱処理を行う。
【００７２】
次に、図４（ａ）に示すようにシリコン酸化膜からなる層間膜２２をハードマスク１７ａが十分に覆われるまで堆積する。続いて、層間膜２２を、化学的機械研磨（ＣＭＰ）法を用いて平坦化しながらハードマスク１７ａに達しないように研磨する。その後、ドライエッチングによりハードマスク１７ａと層間膜２２の一部とをエッチバック除去して、シリコン電極４１ａを露出する。
【００７３】
次に、図４（ｂ）に示すように、レジストを塗布し、フォトリソグラフィ技術によって、ｐ型トランジスタ形成領域１３Ｂを露出するレジストマスク３１を形成する。その後、ドライエッチングにより、ｐ型トランジスタ形成領域１３Ｂに形成されたシリコン電極４１ａを膜厚が３０ｎｍ〜５０ｎｍになるまでエッチングして、薄膜化されたシリコン電極４１ｂとする。具体的には、第２のシリコン膜４４ａと酸化シリコン膜４３ａとを除去し、第１のシリコン膜４２ａのみを残す。
【００７４】
次に、図４（ｃ）に示すように、基板１１の上に金属ニッケル（図示せず）を堆積した後、３００℃以上の温度で熱処理を行う。これにより、シリコン電極４１ａ及びシリコン電極４１ｂは金属ニッケルと反応し、フルシリサイド化される。ただし、ゲート電極４１ａにおいては、シリサイド化は酸化シリコン膜４３ａの影響により阻害され、シリサイド化反応はゆっくり進む。これにより、シリコンが過剰で仕事関数の値が小さいフルシリサイドゲート電極２３が形成される。一方、薄膜化されたゲート電極４１ｂにおいては、シリコンの膜厚が薄いため、シリコンに対するニッケルの比率が高くなり、ニッケルが過剰で仕事関数の値が大きいフルシリサイドゲート電極２４が形成される。
【００７５】
続いて、未反応の金属ニッケルを硫酸と過酸化水素水の混合液で除去し、さらに結晶相制御のための熱処理を行う。この後、図示を省略するが、配線工程等を行う。
【００７６】
本実施形態の半導体装置の製造方法は、積層されたシリコン膜の間にシリサイド化反応を抑制する薄い酸化シリコンを挿入することによりシリサイド化を抑制する処理を行っている。これにより、シリサイド化の反応速度が遅くなるため、大きな結晶粒を有するシリサイド膜が得られる。
【００７７】
図６は本実施形態に係るｎＭＯＳＦＥＴのフルシリサイドゲート電極２３の断面を二次電子走査電子顕微鏡により観察した結果を示している。図６に示すように本実施形態のフルシリサイドゲート電極においては、グレインのサイズが大きく、また、層状のグレインが積層されるように形成されている。このため、グレインバウンダリの数が少なく、また、ゲート絶縁膜と接するグレインバウンダリはほとんど認められない。
【００７８】
本実施形態においては、グレインのサイズ及び結晶方位は、第１のシリコン膜４１と第２のシリコン膜４３との膜厚比を変えることにより制御することができる。また、ｐ型ＭＯＳトランジスタの電極の膜厚は、第１のシリコン電極形成膜の膜厚によって決まる。従って、シリコン膜をエッチングして薄膜化する場合と比べて、電極の膜厚のばらつきを小さくすることができる。
【００７９】
このように、第１の実施形態及び第２の実施形態に係る半導体装置及びその製造方法は、フルシリサイドゲート電極におけるグレインの大きさ、グレインの配向、シリサイドの組成及び膜厚等を制御することができる。シリサイド反応を抑制することによって、表面拡散に伴う過剰な金属供給を制限することができるので、仕事関数及び閾値電圧のばらつきを低減することができる。
【００８０】
ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタとを基板の上に形成する場合には、ｎ型ＭＯＳトランジスタについてシリサイド化反応を抑制しつつ、ｐ型ＭＯＳトランジスタと同時にシリサイド化すれば、ｎ型トランジスタのフルシリサイドゲート電極は、シリコンが過剰となり、ｐ型ＭＯＳトランジスタのフルシリサイドゲート電極は、ニッケル過剰となるため、それぞれ最適な仕事関数を有するフルシリサイド電極が実現できる。その結果、閾値電圧が低い半導体装置を実現することができる。
【産業上の利用可能性】
【００８１】
本発明に係る半導体装置及びその製造方法は、仕事関数の値及び閾値が安定したフルシリサイドゲート電極を有する半導体装置を実現でき、金属シリサイド膜からなるゲート電極を有するＭＯＳ型の半導体装置及びその製造方法等として有用である。
【図面の簡単な説明】
【００８２】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図３】本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の第１の実施形態に係る半導体装置におけるｎＭＯＳトランジスタのフルシリサイドゲート電極の断面を示す電子顕微鏡写真である。
【図６】本発明の第２の実施形態に係る半導体装置におけるｎＭＯＳトランジスタのフルシリサイドゲート電極の断面を示す電子顕微鏡写真である。
【図７】従来の半導体装置におけるｎＭＯＳトランジスタのフルシリサイドゲート電極の断面を示す電子顕微鏡写真である。極の断面像である。
【符号の説明】
【００８３】
１１      基板
１２      素子分離膜
１３Ａ    ｎ型トランジスタ形成領域
１３Ｂ    ｐ型トランジスタ形成領域
１４      下地膜
１４ａ    パターニングされた下地膜
１５      金属酸化膜
１５ａ    ゲート絶縁膜
１６      ゲート電極形成膜
１６ａ    シリコン電極
１６ｂ    シリコン電極
１６ｃ    シリコン電極
１６ｄ    シリコン電極
１７      ハードマスク形成膜
１７ａ    ハードマスク
１８      積層パターン
１９      サイドウォール
２０      ソースドレイン領域
２１      金属シリサイドソースドレイン
２２      層間膜
２３      フルシリサイドゲート電極
２４      フルシリサイドゲート電極
２８      レジストマスク
２９      レジストマスク
３０      レジストマスク
３１      レジストマスク
４１      ゲート電極形成膜
４１ａ    シリコン電極
４１ｂ    シリコン電極
４２      第１のシリコン膜
４２ａ    第１のシリコン膜
４３      酸化シリコン膜
４３ａ    酸化シリコン膜
４４      第２のシリコン膜
４４ａ    第２のシリコン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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