(57)【要約】【課題】機能が異なる複数の半導体素子を含み、各半導体素子のゲート絶縁膜とゲート電極との界面の高さが略同じであり、各半導体素子をそれぞれ部分ＳＯＩ基板の適切な領域に配置した半導体記憶装置を提供する。【解決手段】本発明の１態様による半導体記憶装置は、半導体基板に部分的に開口部を有する埋め込み絶縁膜を介して設けられた第１半導体領域と、前記第１半導体領域とは異なる、埋め込み絶縁膜を有さない前記半導体基板の領域に設けられた第２半導体領域と、前記第１半導体領域の前記開口部上を除く前記埋め込み絶縁膜の上方の領域に設けられた第１半導体素子と、前記第１半導体領域の前記埋め込み絶縁膜の開口部上の領域を含む領域に設けられた第２半導体素子と、前記半導体基板の前記第２半導体領域に設けられた第３半導体素子とを具備する。【選択図】図２
2008187118.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に部分的に開口部を有する埋め込み絶縁膜を介して設けられた第１半導体領域と、
前記第１半導体領域とは異なる、埋め込み絶縁膜を有さない前記半導体基板の領域に設けられた第２半導体領域と、
前記第１半導体領域の前記開口部上を除く前記埋め込み絶縁膜の上方の領域に設けられた第１半導体素子と、
前記第１半導体領域の前記埋め込み絶縁膜の開口部上の領域を含む領域に設けられた第２半導体素子と、
前記半導体基板の前記第２半導体領域に設けられた第３半導体素子と
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記第３半導体素子は、高耐圧トランジスタ及び低耐圧トランジスタを含み、前記高耐圧トランジスタ及び前記低耐圧トランジスタのゲート絶縁膜と該ゲート絶縁膜上の電極との界面の高さは略等しく、前記高耐圧トランジスタ及び前記低耐圧トランジスタのゲート絶縁膜と前記第２半導体領域の前記半導体基板との界面の高さは、前記高耐圧トランジスタの方が低いことを特徴とする、請求項１に記載の半導体記憶装置。
【請求項３】
前記第１半導体素子、前記第２半導体素子及び前記第３半導体素子のゲート絶縁膜と該ゲート絶縁膜上の電極との界面の高さがそれぞれ略等しいことを特徴とする、請求項１又は２に記載の半導体記憶装置。
【請求項４】
前記第１半導体素子は、メモリセルトランジスタであり、前記第２半導体素子は、前記メモリセルトランジスタを選択する選択トランジスタであることを特徴とする、請求項１ないし３のいずれかに記載の半導体記憶装置。
【請求項５】
前記埋め込み絶縁膜の開口部上に、第１半導体素子、前記第２半導体素子、前記第３半導体素子のいずれかの拡散層が設けられていることを特徴とする請求項２ないし４のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、特に、機能が異なる複数の半導体素子を備えた半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置、例えば、ＮＡＮＤ型、ＮＯＲ型等のフラッシュメモリ、では、高集積化するために半導体素子は、ますます微細化されてきている。しかし、微細化が進むにしたがい、情報を記憶するメモリセルトランジスタの短チャネル効果が顕著になり、オフ特性が劣化することが明らかにされてきている。
【０００３】
短チャネル効果を解決する方法の１つに、絶縁膜上に設けた薄い半導体層、例えば、シリコン層（ＳＯＩ（Silicon on Insulator）層）を有するＳＯＩ基板を使用する半導体装置がある。しかし、絶縁膜上に設けられた半導体層の結晶性は、その製造方法に依存してバルク基板の結晶性よりも劣ることがある。そのため、ＮＡＮＤ型フラッシュメモリのような不揮発性半導体記憶装置では、高耐圧トランジスタを含む周辺回路を結晶性の良いバルク基板上に設けることが望まれる。
【０００４】
部分的にＳＯＩ領域を有する部分ＳＯＩ基板を使用した半導体装置が、例えば、特許文献１に開示されている。この特許文献に開示されている部分ＳＯＩ基板は、市販のＳＯＩ基板を出発材料として、非ＳＯＩ領域を形成するためにＳＯＩ層及び埋め込み絶縁膜、例えば、埋め込み酸化膜（ＢＯＸ：Buried Oxide）を部分的に除去して、シリコン基板表面を露出させる。その後、露出したシリコン基板上にエピタキシャルシリコン層を形成してＳＯＩ領域と非ＳＯＩ領域とを含む部分ＳＯＩ基板を作成する。そして、ＳＯＩ領域には、例えば、ロジック回路を形成し、非ＳＯＩ領域には、例えば、ＤＲＡＭやセンスアンプ回路を形成する。この技術は、市販のＳＯＩ基板を出発材料として使用するためバルクシリコン基板を出発材料とする場合よりも高コストである。
【０００５】
市販のＳＯＩ基板を使用せずに絶縁膜中に設けた単結晶を種結晶として、ＳＯＩ基板を作成する技術が、特許文献２に開示されている。この技術では、まず種結晶上に絶縁膜表面よりも上に突き出した第１のエピタキシャル層を設ける。さらにその上を覆う全面にアモルファスシリコンを堆積し、第１のエピタキシャル層を種として横方向に固相エピタキシャル成長させて第２のエピタキシャル層を形成してＳＯＩ基板を作成する。その後、第１のエピタキシャル層上に突き出した単結晶部分を、例えば、ＣＭＰにより除去して平坦化する。
【特許文献１】特開２００３−２０３９６７号公報
【特許文献２】米国特許出願公開第２００６／００４８７０２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、機能が異なる複数の半導体素子を含み、各半導体素子のゲート絶縁膜とゲート電極との界面の高さが略同じであり、各半導体素子をそれぞれ部分ＳＯＩ基板の適切な領域に配置した半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の１態様による半導体記憶装置は、半導体基板に部分的に開口部を有する埋め込み絶縁膜を介して設けられた第１半導体領域と、前記第１半導体領域とは異なる、埋め込み絶縁膜を有さない前記半導体基板の領域に設けられた第２半導体領域と、前記第１半導体領域の前記開口部上を除く前記埋め込み絶縁膜の上方の領域に設けられた第１半導体素子と、前記第１半導体領域の前記埋め込み絶縁膜の開口部上の領域を含む領域に設けられた第２半導体素子と、前記半導体基板の前記第２半導体領域に設けられた第３半導体素子とを具備する。
【発明の効果】
【０００８】
本発明によって、機能が異なる複数の半導体素子を含み、各半導体素子のゲート絶縁膜とゲート電極との界面の高さが略同じであり、各半導体素子をそれぞれ部分ＳＯＩ基板の適切な領域に配置した半導体記憶装置が提供される。
【発明を実施するための最良の形態】
【０００９】
不揮発性半導体記憶装置、例えば、ＮＡＮＤ型フラッシュメモリでは、例えば、メモリセルトランジスタ（以下、単にセルトランジスタと呼ぶ）、このセルトランジスタを選択するための選択トランジスタ、周辺回路の高耐圧半導体トランジスタ及び低耐圧半導体トランジスタのように、機能が異なる複数の半導体素子を使用する。これらの各半導体素子は、要求される性能、デバイス構造がそれぞれ異なる。セルトランジスタは、短チャネル効果を抑制するためにＳＯＩ領域に設けることが望ましく、選択トランジスタは、消去動作時にウェルとの導通をとる必要があるために非ＳＯＩ領域に設けることが必要である。そして周辺回路の高耐圧トランジスタ及び低耐圧トランジスタは、接合リーク電流を低減させるために結晶性の優れたバルクシリコン基板上に設けることが望ましい。さらに、これらのトランジスタは、それぞれ仕様が異なるためゲート絶縁膜厚は、全てが同じ厚さではない。一方、プロセスインテグレーションにおいては、ＣＭＰ（chemical mechanical polishing）やフォトリソグラフィ等の工程で基板表面の厳密な平坦性が要求されることから、全ての半導体素子のゲート絶縁膜とその上のゲート電極との界面が、同じ高さであることが望ましい。
【００１０】
本発明は、機能が異なる複数の半導体素子を含み、各半導体素子のゲート絶縁膜とゲート電極との界面の高さが略同じであり、各半導体素子をそれぞれ部分ＳＯＩ基板の適切な領域に配置した半導体記憶装置を提供する。
【００１１】
本明細書に記載した実施形態は、これら複数の半導体素子の異なる要求を満足させる半導体記憶装置の例であるが、本発明はこれらの実施形態に限定されない。
【００１２】
本発明の実施形態を、添付した図面を参照して以下に詳細に説明する。図面では、対応する部分は、対応する参照符号で示している。下記の実施形態は、一例として示されたもので、本発明の精神から逸脱しない範囲で種々の変形をして実施することが可能である。
【００１３】
（第１の実施形態）
本発明の第１の実施形態による半導体記憶装置を不揮発性半導体記憶装置を例に説明する。図１は、本実施形態による不揮発性半導体記憶装置、例えば、ＮＡＮＤ型フラッシュメモリ１００の一例を説明するために示す平面図であり、図１（ａ）は全体図、図１（ｂ）はメモリセル部の拡大図である。
【００１４】
ＮＡＮＤ型フラッシュメモリ１００は、メモリセル領域１１０と周辺素子領域１２０とを含み、周辺素子領域１２０は、さらに高耐圧部１２２と低耐圧部１２４とを含む。図１（ｂ）に示したようにメモリセルＭＣは、複数のセルトランジスタＣＴが図の縦方向に直列にチェーン接続されたメモリセルアレイＣＡと、各メモリセルアレイＣＡの両端に配置され、メモリセルアレイを選択するための選択トランジスタＳＴとを含む。メモリセル領域１１０は、埋め込み絶縁膜、例えば、埋め込み酸化膜（ＢＯＸ：buried oxide）を備えたＳＯＩ部１１２とＢＯＸのない開口領域１１４とを含むＳＯＩ領域である。図１（ｂ）に破線で囲った領域１１２がＢＯＸ１２のあるＳＯＩ部であり、メモリセルアレイＣＡは、このＳＯＩ部１１２に設けられる。セルトランジスタＣＴのフローティングゲート電極（図２の２８ｃ参照）は、図の横方向に隣接する別のメモリセルアレイの複数のセルトランジスタＣＴを接続してワード線として機能する。選択トランジスタＳＴは、メモリセル領域１１０内の開口領域１１４を含む領域に設けられる。開口領域１１４は、ＳＯＩ層を単結晶化する際に種結晶として機能する。選択トランジスタＳＴのゲート電極（図２の２８ｓ参照）は、図の横方向に隣接する複数の選択トランジスタＳＴを接続して選択ゲート線として機能する。
【００１５】
図２は、本実施形態によるＮＡＮＤ型フラッシュメモリ１００の断面構造の一例を説明するために示す断面図である。図２（ａ）は、メモリセルＭＣ及び周辺素子の断面構造を説明する図である。このメモリセルＭＣは、図１（ｂ）に切断線Ａ−Ａで示したメモリセルアレイＣＡのチェーン方向の断面図であり、周辺素子は、高耐圧トランジスタＨＴ、低耐圧トランジスタＬＴを含む。図２（ｂ）、（ｃ）は、メモリセルアレイＣＡのチェーン方向に垂直な方向の断面図であり、図２（ｂ）は、図１（ｂ）に切断線Ｂ−Ｂで示したセルトランジスタＣＴのワード線方向の断面図であり、図２（ｃ）は、図１（ｂ）に切断線Ｃ−Ｃで示した選択トランジスタＳＴの選択ゲート線方向の断面図である。図では、簡略化のために、ゲート側壁、ソース／ドレイン拡散層のエクステンション等を省略して示している。以降の断面図においても同様である。図２（ｂ）、（ｃ）に示したように、メモリセルのワード線方向に隣接するセルトランジスタＣＴ及び選択トランジスタＳＴは、素子分離４０により電気的に分離されている。
【００１６】
図２（ａ）に示したように、本実施形態によるＮＡＮＤ型フラッシュメモリ１００は、ＳＯＩ領域１１０と非ＳＯＩ領域１２０とを備えた部分ＳＯＩ基板に設けられ、メモリセルアレイＣＡは、ＳＯＩ領域１１０のＳＯＩ部１１２に設けられる。
【００１７】
ＳＯＩ領域であるメモリセル領域１１０は、半導体基板１０、例えば、シリコン基板に埋め込み絶縁膜１２、例えば、埋め込み酸化膜（ＢＯＸ）を介して設けられた半導体層１６、例えば、シリコン層（ＳＯＩ層）を含むＳＯＩ部１１２とＢＯＸ１２の開口部に設けられたシリコン層１６ｓを含む開口領域１１４とを含む。メモリセル領域１１０のＳＯＩ部１１２に設けられたセルトランジスタＣＴは、ＳＯＩ層１６上に形成されたトンネル絶縁膜として機能するゲート絶縁膜２２ａ、電荷を蓄積するフローティングゲート電極２４、電極間絶縁膜２６及びコントロールゲート電極２８ｃを含む。隣接するセルトランジスタＣＴは、ＳＯＩ層１６に設けられた拡散層３２を介して電気的に接続される。開口領域１１４を含む領域に設けられた選択トランジスタＳＴは、ゲート絶縁膜２２ａ、フローティングゲート電極２４ｓとコントロールゲート電極２８ｓとが接続されたゲート電極、及びソース／ドレイン拡散層３４を含む。選択トランジスタＳＴの一方のソース／ドレイン拡散層３４は、開口領域１１４に設けられる。
【００１８】
周辺素子領域１２０に設けられた高耐圧トランジスタＨＴは、半導体基板１０上に形成されたゲート絶縁膜２０、ゲート電極３０及びソース／ドレイン拡散層３６を含む。低耐圧トランジスタＬＴは、半導体基板１０上に形成されたゲート絶縁膜２２ｂ、ゲート電極３０及びソース／ドレイン拡散層３８を含む。
【００１９】
さらに、メモリセルのセルトランジスタＣＴ、選択トランジスタＳＴ、周辺素子の高耐圧トランジスタＨＴ、低耐圧トランジスタＬＴのいずれにおいても、ゲート絶縁膜２２ａ，２０，２２ｂとその上に設けられるゲート電極２４，３０との界面が、略同じ高さに形成される。この構造によりゲート電極形成以降の半導体装置製造プロセスのプロセスインテグレーションを容易にすることが可能である。
【００２０】
具体的には、メモリセル領域１１０は、ＳＯＩ構造を形成するためにＢＯＸ１２及びＳＯＩ層１６の厚さだけ半導体基板１０、例えば、シリコン基板、を掘り下げている。また、高耐圧トランジスタＨＴのゲート絶縁膜２０は、一般に他のトランジスタのゲート絶縁膜２２ａ，２２ｂよりも厚い。そのため、周辺素子領域１２０の高耐圧部１２２は、低耐圧部１２４よりもゲート絶縁膜２０と２２との膜厚の差だけ掘り下げられる。このような構造の部分ＳＯＩ基板を使用することにより、上記の各トランジスタのゲート絶縁膜２０，２２とゲート電極２４，３０との界面の高さを略等しい高さにしたＮＡＮＤ型フラッシュメモリ１００が実現される。
【００２１】
本実施形態のＮＡＮＤ型フラッシュメモリ１００では、周辺素子である高耐圧トランジスタＨＴ及び低耐圧トランジスタＬＴは、非ＳＯＩ領域１２０、すなわちバルク半導体基板１０上に設けられる。これは、結晶性の良好なバルク基板に周辺素子を設けることによって、接合リーク電流が少ないこと等の良好なトランジスタ特性を実現するため、さらに、その動作においても基板バイアスの印加を可能にするためである。
【００２２】
また、本実施形態ではメモリセル領域１１０のＳＯＩ層１６の結晶性を向上させるために、ＢＯＸ１２に開口領域１１４を部分的に設け、ＳＯＩ層１６形成時に半導体基板１０を種結晶として結晶化させている。開口領域１１４の間隔は、例えば、４〜５μｍとすることが好ましい。これは、ＢＯＸ１２上にアモルファスシリコンを堆積し、シリコン基板を種結晶としてこのアモルファスシリコン層を固相エピタキシャル成長により単結晶化する際に、良好な結晶性のＳＯＩ層１６を形成するためである。この良好な結晶性のＳＯＩ層１６を形成できる範囲は、アモルファスシリコンの堆積方法、固相エピタキシャル成長条件等によって変化するが、例えば、４〜５μｍ程度である。
【００２３】
上記のようにメモリセルＭＣの選択トランジスタＳＴは、非ＳＯＩ層上、すなわち開口領域１１４に拡散層３４を設けることが好ましい。これは、メモリの一括消去時にビット線電位ではなくウェル電位を転送する必要上、選択トランジスタＳＴの拡散層はウェル（図示せず）との導通をとる必要があるためである。また、セルトランジスタＣＴは、短チャネル効果を抑制するためにＳＯＩ層１６に設けることが好ましい。したがって、上記のようにメモリセル領域１１０内の開口領域１１４の固相エピタキシャル層１６ｓに選択トランジスタＳＴの拡散層３４を設け、ＳＯＩ部１１２のＳＯＩ層１６にメモリセルアレイＣＡを設けることによって、それぞれの要求を満足させたＮＡＮＤ型フラッシュメモリセルを提供できる。
【００２４】
このように、本実施形態により複数のタイプの半導体素子、例えば、メモリセルのセルトランジスタＣＴと選択トランジスタＳＴ及び周辺素子の高耐圧トランジスタＨＴと低耐圧トランジスタＬＴとを含み、部分ＳＯＩ基板を使用した半導体記憶装置１００を提供することができる。この半導体記憶装置１００は、各半導体素子のゲート絶縁膜２０，２２ａ，２２ｂとゲート電極２４，３０との界面の高さが同じになるように形成することができる。この構造を実現するために高耐圧トランジスタＨＴのゲート絶縁膜２０と半導体基板１０との界面は、低耐圧トランジスタＬＴのそれよりも低くなる。さらに、それぞれの素子特性の要求に応じて最適な領域、例えば、メモリセルトランジスタＣＴをＳＯＩ部１１２に、選択トランジスタＳＴをＳＯＩ領域の開口部１１４を含む領域に、そして高耐圧トランジスタＨＴと低耐圧トランジスタＬＴをバルク基板領域１２０に設けることができる。
【００２５】
本実施形態による半導体記憶装置１００の製造方法を図３から図４に示した工程断面図を参照して説明する。図は、図２（ａ）と同様に各半導体素子を形成する領域の断面を含む図である。
【００２６】
（１）図３（ａ）を参照して、初めに、メモリセルを形成するメモリセル領域１１０をＳＯＩ構造にするために、メモリセル領域１１０の半導体基板１０、例えば、シリコン基板を掘り下げて第１の溝を形成する。この工程で、図示しないが第１のマスクを使用する。第１の溝の深さＥ１は、ＳＯＩのＢＯＸ１２の膜厚をｔＢＯＸ、最終ＳＯＩ層（シリコン層）１６の膜厚をｔＳｉ、高耐圧トランジスタＨＴのゲート絶縁膜２０の膜厚をｔＯｘ１、メモリセル領域ＭＣ及び低耐圧トランジスタＬＴのゲート絶縁膜２２ａ，２２ｂの膜厚をｔＯｘ２、シリコン基板が熱酸化によりシリコン酸化膜となるときの厚さ方向の膨張係数をｃ、後で述べる工程（５）におけるＣＭＰによる削れ量をａとすると、次式で表される。
【００２７】
Ｅ１＝ｔＳｉ＋ｔＢＯＸ＋（ｔＯｘ１＋ｔＯｘ２）／ｃ＋ａ  
例えば、ｔＳｉ＝５〜１００ｎｍ、ｔＢＯＸ＝１０〜２００ｎｍ、ｔＯｘ１＝２０〜６０ｎｍ、ｔＯｘ２＝３〜９ｎｍ、ｃ＝２．２２、ａ＝１０〜２００ｎｍとすると、基板１０の削れ量は、Ｅ１＝７５．６〜６５１．８ｎｍになる。
【００２８】
（２）図３（ｂ）を参照して、全面にＢＯＸになる絶縁膜１２、例えば、シリコン酸化膜を形成する。この絶縁膜１２は、例えば、シリコン基板１０の熱酸化、ＣＶＤ（chemical vapor deposition）により形成することができる。絶縁膜１２としてシリコン酸化膜以外に、例えば、シリコン窒化膜を使用できる。ここでは、絶縁膜１２としてシリコン酸化膜を例に説明する。ＢＯＸの膜厚ｔＢＯＸは、半導体装置の設計によって異なるが、例えば、ｔＢＯＸ＝１０〜２００ｎｍである。
【００２９】
（３）図３（ｃ）を参照して、メモリセル領域１１０内の開口領域１１４の絶縁膜１２を除去して、シリコン基板１０を露出させる。この工程で、図示しないが第２のマスクを使用する。この開口領域１１４のシリコン基板１０は、後の工程（５）においてＳＯＩ層を単結晶化させる際に種結晶として機能する。開口領域１１４は、ＳＯＩ層の結晶性を良くするために、例えば、４〜５μｍの間隔で設けることが好ましい。
【００３０】
（４）図３（ｄ）を参照して、全面に半導体基板１０と同じ材料からなる非晶質の半導体膜１６ａ、例えば、アモルファスシリコンをＣＶＤにより堆積する。アモルファスシリコン１６ａの膜厚ｔａＳｉは、
ｔａＳｉ≧（１−ｄ）×Ｅ１  
とする。ここで、ｄは、アモルファスシリコン１６ａを結晶化させる際の体積収縮率である。
【００３１】
（５）次に、結晶化アニールを、例えば、７００〜１１５０℃で行う。これにより、メモリセル領域１１０のアモルファスシリコン１６ａは、開口領域１１４のシリコン基板１０を種結晶として固相エピタキシャル成長して単結晶シリコンになる。これにより、ＳＯＩ部１１２のＢＯＸ１２上にＳＯＩ層１６が形成され、開口領域１１４には固相エピタキシャル層１６ｓが形成される。
【００３２】
そして、図４（ａ）に示したように、周辺素子領域１２０のシリコン基板１０表面が露出するまで、例えば、ＣＭＰにより平坦化を行う。この際に、例えば、アモルファスシリコン１６ａを厚めに堆積しておき、ＣＭＰと等方的なエッチングとを組み合わせる等により平坦化を行なうことができる。これにより、周辺素子領域１２０とメモリセル領域１１０は、開口領域１１４上の固相エピタキシャル層１６ｓも含めて全面が平坦化される。
【００３３】
（６）図４（ｂ）を参照して、高耐圧部１２２のシリコン基板１０を掘り下げて第２の溝を形成する。この工程で、図示しないが第３のマスクを使用する。第２の溝の深さＥ２は、
Ｅ２＝ｔＯｘ１×（１−１／ｃ）
である。ここで、ｔＯｘ１は、高耐圧トランジスタＨＴのゲート絶縁膜厚であり、例えば、ｔＯｘ１＝２０〜６０ｎｍであり、ｃは、シリコン基板が熱酸化によりシリコン酸化膜となる際の厚さ方向の膨張係数である。
【００３４】
（７）次に、全面に高耐圧ゲート絶縁膜２０、例えば、シリコン酸化膜を熱酸化により形成する。そして、図４（ｃ）に示したように、高耐圧部１２２以外の領域の高耐圧ゲート絶縁膜２０を除去してメモリセル領域１１０のＳＯＩ層１６及び低耐圧部１２４のシリコン基板１０を露出させる。この工程で、図示しないが第４のマスクを使用する。
【００３５】
（８）図４（ｄ）を参照して、全面にメモリセル領域及び低耐圧トランジスタのゲート絶縁膜２２ａ，２２ｂ、例えば、シリコン酸化膜を熱酸化により形成する。このゲート絶縁膜２２の膜厚は、例えば、ｔＯｘ２＝３〜９ｎｍである。ゲート絶縁膜２２ａと２２ｂとは、同時に形成しても、別々の工程で形成してもよい。
【００３６】
このようにして、メモリセル領域１１０が開口領域１１４を含むＳＯＩ構造であり、周辺素子領域１２０がバルクシリコン基板１０である部分ＳＯＩ基板を形成できる。しかも、メモリセル領域１１０のゲート絶縁膜２２ａ、及び周辺素子領域１２０の高耐圧ゲート絶縁膜２０と低耐圧ゲート絶縁膜２２ｂの表面を、略同じ高さに形成することができる。この構造を実現するために高耐圧トランジスタＨＴのゲート絶縁膜２０と半導体基板１０との界面は、低耐圧トランジスタＬＴのそれよりも低くなる。ここまでの工程で必要とされるマスク枚数は、４枚である。
【００３７】
（９）その後、図２（ａ）に示したように、メモリセル領域１１０にフローティングゲート電極２４、電極間絶縁膜２６、コントロールゲート電極２８ｃを含むセルトランジスタＣＴ及びフローティングゲート電極２４ｓとコントロールゲート電極２８ｓが接続されたゲート電極を有する選択トランジスタＳＴを形成する。セルトランジスタＣＴは、ＢＯＸ１２を有するＳＯＩ部１１２に設けられ、選択トランジスタＳＴは、開口領域１１４上の固相エピタキシャル層１６ｓに一方のソース／ドレイン拡散層３４が位置するように設けられる。
【００３８】
そして、周辺素子領域１２０のバルク半導体基板１０上に、ゲート電極３０を含む高耐圧トランジスタＨＴ及び低耐圧トランジスタＬＴを設ける。
【００３９】
このようにして、本実施形態による半導体記憶装置の各トランジスタを形成できる。
【００４０】
さらに、多層配線等の半導体記憶装置に必要な工程を経て、本実施形態による半導体記憶装置１００を完成する。
【００４１】
上記のように、本実施形態による半導体記憶装置１００、例えば、ＮＡＮＤ型フラッシュメモリでは、機能が異なる複数の半導体素子、例えば、メモリセル領域１１０内のメモリセルトランジスタＣＴ、選択トランジスタＳＴ、周辺素子領域１２０内の高耐圧トランジスタＨＴ及び低耐圧トランジスタＬＴを部分ＳＯＩ基板の適切な領域にそれぞれ配置している。これによりそれぞれの半導体素子に要求される性能を満足させている。すなわち、セルトランジスタＣＴは、ＳＯＩ部１１２に設けられ、短チャネル効果を抑制している。選択トランジスタＳＴは、ＳＯＩ部１１２に隣接する非ＳＯＩ部（開口領域）１１４に設けられ、消去動作時にウェルとの導通をとることができる。そして周辺回路の高耐圧トランジスタＨＴ及び低耐圧トランジスタＬＴは、結晶性の優れたバルクシリコン基板１０上に設けられ、例えＳＯＩ層１６の結晶性が低い場合であっても、それに起因する周辺素子の接合リーク電流の増大、接合耐圧の劣化、ゲート耐圧の劣化等の問題を回避することができる。
【００４２】
さらに、本実施形態による半導体記憶装置１００は、メモリセル領域１１０のゲート絶縁膜２２ａ、及び周辺素子領域１２０の高耐圧ゲート絶縁膜２０と低耐圧ゲート絶縁膜２２ｂの表面を略同じ高さに形成しているため、このゲート電極形成工程及びそれ以降の製造工程のプロセスインテグレーションを容易にすることができる。この構造を実現するために高耐圧トランジスタＨＴのゲート絶縁膜２０と半導体基板１０との界面を、低耐圧トランジスタＬＴのそれよりも低くしている。
【００４３】
したがって、本実施形態により機能が異なる複数の半導体素子を含み、各半導体素子のゲート絶縁膜とゲート電極との界面の高さが略同じであり、各半導体素子をそれぞれ部分ＳＯＩ基板の適切な領域に配置した半導体記憶装置を提供できる。
【００４４】
（第２の実施形態）
本発明の第２の実施形態による半導体記憶装置２００、例えば、ＮＡＮＤ型フラッシュメモリの断面構造の一例を図５に示す。本実施形態によるＮＡＮＤ型フラッシュメモリ２００は、メモリセルアレイを配置するＳＯＩ部１１２を備えた部分ＳＯＩ基板に設けられる。メモリセル領域１１０には、セルトランジスタＣＴ及び選択トランジスタＳＴが設けられ、そして周辺素子領域１２０には、高耐圧トランジスタＨＴ及び低耐圧トランジスタＬＴが設けられる。
【００４５】
各トランジスタの構造は、第１の実施形態と同じであるため説明を省略する。
【００４６】
セルトランジスタＣＴは、ＳＯＩ領域であるメモリセル領域１１０内のＳＯＩ部１１２のＳＯＩ層１６上に設けられ、選択トランジスタＳＴは、ＳＯＩ部１１２に隣接する開口領域１１４上の固相エピタキシャル層１６ｓに一方のソース／ドレイン拡散層３４が形成されるように設けられる。周辺素子の高耐圧トランジスタＨＴは、非ＳＯＩ領域である周辺素子領域１２０のバルク半導体基板１０上に設けられ、低耐圧トランジスタＬＴは、周辺素子領域１２０の固相エピタキシャル層１６ｓ上に設けられる。
【００４７】
このように各トランジスタを配置することによって、それぞれのトランジスタの要求性能を満足させることができる。例えば、ＳＯＩ部１１２に設けられたセルトランジスタＣＴは、短チャネル効果を抑制でき、ＳＯＩ領域の開口領域１１４を含む領域に設けられた選択トランジスタＳＴは、一方のソース／ドレイン３４をウェル（図示せず）に導通させることができるため、メモリの一括消去時にウェル電位を供給できる。さらに、高耐圧トランジスタＨＴは、結晶性の最も良いバルク半導体基板１０にアクティブ領域を形成でき、接合リーク電流等のトランジスタ特性を向上できる。
【００４８】
さらに、各トランジスタのゲート絶縁膜２２ａ、２０又は２２ｂとゲート電極２４又は３０との界面は、略同じ高さに形成される。これによりゲート電極形成工程及びそれ以降の製造工程のプロセスインテグレーションを容易にすることができる。
【００４９】
本実施形態による半導体記憶装置２００の製造方法を図６に示した工程断面図を参照して説明する。図６は、図５と同様に各半導体素子を形成する領域の断面を含む図である。
【００５０】
（１）図６（ａ）を参照して、初めに、メモリセル領域１１０内のＳＯＩ部１１２をＳＯＩ構造にするために、ＳＯＩ部１１２の半導体基板１０、例えば、シリコン基板を掘り下げて第１の溝を形成する。第１の溝の深さＥ３は、
Ｅ３＝ｔＢＯＸ＋ａ
である。ここで、ｔＢＯＸは、ＢＯＸ膜厚であり、ａは、この後で述べる平坦化工程における削れ量である。この工程で、図示しないが第１のマスクを使用する。本実施形態では、ＳＯＩ層を固相エピタキシャル成長させる時に種結晶になる開口領域１１４を掘り下げずに突起するように、すなわち、メサ状に残す。第１の実施形態と同様に、後の工程（３）で固相エピタキシャル成長時にＢＯＸ上に結晶性の良い単結晶シリコンを形成するために、開口領域１１４の間隔は、４〜５μｍとすることが好ましい。
【００５１】
（２）次に、ＢＯＸ１２になる絶縁膜、例えば、シリコン酸化膜を熱酸化により全面に形成する。そして、図６（ｂ）に示したように、例えば、ＣＭＰにより全面を平坦化する。これにより、ＳＯＩ領域であるメモリセル領域１１０の開口領域１１４及び周辺素子領域１２０のシリコン基板１０表面及びＢＯＸ１２表面が略同じ高さになる。
【００５２】
（３）次に、全面にアモルファスシリコンを、例えば、ＣＶＤにより堆積する。堆積するアモルファスシリコンの膜厚ｔａＳｉは、
ｔａＳｉ＝（１−ｄ）×（ｔＳｉ＋（ｔＯｘ１＋ｔＯｘ２）／ｃ）  
とする。ここで、ｄは、アモルファスシリコンを結晶化させる際の体積収縮率であり、ｔＳｉは、ＳＯＩ層１６の厚さであり、ｔＯｘ１は、高耐圧トランジスタのゲート絶縁膜２０の厚さであり、ｔＯｘ２は、メモリセル領域及び低耐圧トランジスタのゲート絶縁膜２２ａ，２２ｂの厚さであり、ｃは、シリコン基板を熱酸化によりシリコン酸化膜にする際の厚さ方向の膨張係数である。
【００５３】
そして結晶化アニールを行って、アモルファスシリコンと接触しているシリコン基板１０を種結晶として固相エピタキシャル成長させてアモルファスシリコンを単結晶シリコンにし、ＢＯＸ１２上にＳＯＩ層１６を形成する（図６（ｃ））。これにより、バルクシリコン基板１０上の開口領域１１４及び周辺素子領域１２０には、固相エピタキシャル層１６ｓが形成される。
【００５４】
その後、第１の実施形態の工程（６）の高耐圧部１２２のシリコン基板１０に第２の溝を形成する工程から工程（８）のゲート絶縁膜２２ａ，２２ｂ形成までの工程を行って、図６（ｄ）に示した構造を形成する。本実施形態では詳しく説明しなかったが、これらの工程で必要なマスク枚数は、第１の実施形態と同様に２枚である。したがって、このゲート絶縁膜形成までの工程で必要な全マスク枚数は、第１の実施形態より１枚少ない３枚であり、プロセスの簡略化、製造コストの低減を実現できる。さらに、高耐圧トランジスタＨＴのチャネルは、バルクシリコン基板に形成されるので、例えＳＯＩ層１６の結晶性が低い場合であっても、それに起因する周辺素子の接合リーク電流の増大、接合耐圧の劣化、ゲート絶縁膜耐圧の劣化等の問題を回避することができる。
【００５５】
そして、セルトランジスタＣＴ、選択トランジスタＳＴ、高耐圧トランジスタＨＴ及び低耐圧トランジスタＬＴのゲート電極を形成して、図５に示した本実施形態によるＮＡＮＤ型フラッシュメモリ２００を完成する。
【００５６】
上記のように、本実施形態による半導体記憶装置２００、例えば、ＮＡＮＤ型フラッシュメモリでは、機能が異なる複数の半導体素子、例えば、メモリセル領域１１０内のメモリセルトランジスタＣＴ、選択トランジスタＳＴ、周辺素子領域１２０内の高耐圧トランジスタＨＴ及び低耐圧トランジスタＬＴを部分ＳＯＩ基板の適切な領域にそれぞれ配置している。これによりそれぞれの半導体素子に要求される性能を満足させている。すなわち、セルトランジスタＣＴは、ＳＯＩ部１１２に設けられ、短チャネル効果を抑制している。選択トランジスタＳＴは、ＳＯＩ部１１２に隣接する非ＳＯＩ部（開口領域）１１４に設けられ、消去動作時にウェルとの導通をとることができる。そして周辺回路の高耐圧トランジスタＨＴ及び低耐圧トランジスタＬＴは、結晶性の優れたバルクシリコン基板１０又は固相エピタキシャル層１６ｓ上に設けられ、例えＳＯＩ層１６の結晶性が低い場合であっても、それに起因する周辺素子の接合リーク電流の増大、接合耐圧の劣化、ゲート耐圧の劣化等の問題を回避することができる。
【００５７】
さらに、本実施形態による半導体記憶装置２００では、メモリセル領域１１０のゲート絶縁膜２２ａ、及び周辺素子領域１２０の高耐圧ゲート絶縁膜２０と低耐圧ゲート絶縁膜２２ｂの表面が略同じ高さに形成されているため、ゲート電極形成工程及びそれ以降の製造工程のプロセスインテグレーションを容易にすることができる。この構造を実現するために高耐圧トランジスタＨＴのゲート絶縁膜２０と半導体基板１０との界面は、低耐圧トランジスタＬＴのゲート絶縁膜２０と固相エピタキシャル層１６ｓとの界面よりも低くなる。
【００５８】
以上説明したように、本実施形態により機能が異なる複数の半導体素子を含み、各半導体素子のゲート絶縁膜とゲート電極との界面の高さが同じであり、各半導体素子をそれぞれ部分ＳＯＩ基板の適切な領域に配置した半導体記憶装置を提供できる。
【００５９】
（第３の実施形態）
本発明の第３の実施形態による半導体記憶装置、例えば、ＮＡＮＤ型フラッシュメモリ３００の断面構造の一例を図７に示す。本実施形態によるＮＡＮＤ型フラッシュメモリ３００は、第２の実施形態とほぼ同じであるが、選択トランジスタＳＴ、高耐圧トランジスタＨＴ及び低耐圧トランジスタＬＴをいずれもバルク半導体基板１０上に配置し、セルトランジスタＣＴをＳＯＩ部１１２のＳＯＩ層１６上に配置した半導体記憶装置である。
【００６０】
各トランジスタの構造は、第１の実施形態と同じであるため説明を省略する。
【００６１】
本実施形態においても、各トランジスタのゲート絶縁膜２０又は２２とゲート電極２４又は３０との界面は、略同じ高さに形成されている。これによりゲート電極形成工程及びそれ以降の製造工程のプロセスインテグレーションを容易にすることができる。この構造を実現するために高耐圧トランジスタＨＴのゲート絶縁膜２０と半導体基板１０との界面は、低耐圧トランジスタＬＴのそれとの界面よりも低くしている。
【００６２】
本実施形態による半導体記憶装置３００の製造方法を図８、図９に示した工程断面図を参照して説明する。図は、図７と同様に各半導体素子を形成する領域の断面を含む図である。
【００６３】
（１）図８（ａ）を参照して、初めに、メモリセル領域１１０のＳＯＩ部１１２をＳＯＩ構造にするために、ＳＯＩ部１１２の半導体基板１０、例えば、シリコン基板を掘り下げて第１の溝を形成する。第１の溝の深さＥ４は、第２の実施形態より大きく
Ｅ４＞ｔＢＯＸ＋ｔＳｉ
である。ここで、ｔＢＯＸは、ＢＯＸ膜厚であり、ｔＳｉは、ＳＯＩ層の膜厚である。この工程で、図示しないが第１のマスクを使用する。本実施形態では、ＳＯＩ層を固相エピタキシャル成長させる時に種結晶になる開口領域１１４は、第２の実施形態と同様に、突起するように、すなわちメサ状に残すが、第２の実施形態よりも高く形成する。開口領域１１４の間隔は、第１の実施形態と同様に、後の工程で固相エピタキシャル成長時にＢＯＸ上に結晶性の良い単結晶シリコンを形成するために、４〜５μｍとすることが好ましい。
【００６４】
（２）次に、ＢＯＸ１２になる絶縁膜、例えば、シリコン酸化膜を熱酸化により全面に形成する。ＢＯＸ１２は、工程（１）で形成したシリコン基板１０の第１の溝を完全に埋めるように形成する。そして、図８（ｂ）に示したように、例えば、ＣＭＰにより全面を平坦化する。これにより、ＳＯＩ領域１１０の開口領域１１４を含む半導体基板１０表面及びＢＯＸ１２表面が略同じ高さになる。
【００６５】
（３）さらに、図８（ｃ）に示したように、ＢＯＸ１２をエッチバックして、ＳＯＩ部１１２に所定の膜厚のＢＯＸ１２を形成する。
【００６６】
（４）次に、全面にアモルファスシリコンを、例えば、ＣＶＤにより堆積する。堆積するアモルファスシリコンの膜厚ｔａＳｉは、
ｔａＳｉ≧（１−ｄ）×ｔＳｉ
とする。ここで、ｄは、アモルファスシリコンを結晶化させる際の体積収縮率であり、ｔＳｉは、ＳＯＩ層１６の厚さである。
【００６７】
そして結晶化アニールを行って、アモルファスシリコンと接触している半導体基板１０を種結晶として固相エピタキシャル成長させて単結晶シリコンにして、ＳＯＩ層１６を形成する（図８（ｄ））。
【００６８】
（５）次に、図９（ａ）に示したように、例えば、ＣＭＰにより平坦化して、ＳＯＩ部１１２以外のバルク半導体基板１０表面を露出させる。
【００６９】
その後、第２の実施形態と同様に、第１の実施形態の工程（６）の高耐圧部１２２のシリコン基板１０に第２の溝を形成する工程から工程（８）のゲート絶縁膜２２ａ，２２ｂ形成までの工程を行って、図９（ｂ）に示した構造を形成する。
【００７０】
そして、セルトランジスタＣＴ、選択トランジスタＳＴ、高耐圧トランジスタＨＴ及び低耐圧トランジスタＬＴのゲート電極を形成して、図７に示した本実施形態によるＮＡＮＤ型フラッシュメモリ３００を完成する。
【００７１】
本実施形態でも第２の実施形態と同様に、ゲート絶縁膜形成までの工程で必要な全マスク枚数は、第１の実施形態より１枚少なく３枚であり、プロセスの簡略化、製造コストの低減を実現できる。
【００７２】
上記のように、本実施形態による半導体記憶装置３００、例えば、ＮＡＮＤ型フラッシュメモリでは、機能が異なる複数の半導体素子、例えば、メモリセル領域１１０内のメモリセルトランジスタＣＴ、選択トランジスタＳＴ、周辺素子領域１２０内の高耐圧トランジスタＨＴ及び低耐圧トランジスタＬＴを部分ＳＯＩ基板の適切な領域にそれぞれ配置している。これによりそれぞれの半導体素子に要求される性能を満足させている。すなわち、セルトランジスタＣＴは、ＳＯＩ部１１２に設けられ、短チャネル効果を抑制している。選択トランジスタＳＴは、ＳＯＩ部１１２に隣接する非ＳＯＩ部（開口領域）１１４に設けられ、消去動作時にウェルとの導通をとることができる。そして周辺回路の高耐圧トランジスタＨＴ及び低耐圧トランジスタＬＴは、結晶性の優れたバルクシリコン基板１０上に設けられ、例えＳＯＩ層１６の結晶性が低い場合であっても、それに起因する周辺素子の接合リーク電流の増大、接合耐圧の劣化、ゲート耐圧の劣化等の問題を回避することができる。
【００７３】
さらに、本実施形態による半導体記憶装置３００では、メモリセル領域１１０のゲート絶縁膜２２ａ、及び周辺素子領域１２０の高耐圧ゲート絶縁膜２０と低耐圧ゲート絶縁膜２２ｂの表面が略同じ高さに形成されているため、ゲート電極形成工程及びそれ以降の製造工程のプロセスインテグレーションを容易にすることができる。この構造を実現するために高耐圧トランジスタＨＴのゲート絶縁膜２０と半導体基板１０との界面は、低耐圧トランジスタＬＴのそれよりも低くしている。
【００７４】
以上説明したように、本実施形態により機能が異なる複数の半導体素子を含み、各半導体素子のゲート絶縁膜とゲート電極との界面の高さが同じであり、各半導体素子をそれぞれ部分ＳＯＩ基板の適切な領域に配置した半導体記憶装置を提供できる。
【００７５】
（第４の実施形態）
本発明の第４の実施形態による半導体記憶装置は、ゲート絶縁膜形成までの工程で、例えば、ＣＭＰによる平坦化を用いないで製造することが可能な半導体記憶装置である。本実施形態による半導体記憶装置４００、例えば、ＮＡＮＤ型フラッシュメモリの断面構造の一例を図１０に示す。
【００７６】
本実施形態によるＮＡＮＤ型フラッシュメモリ４００は、メモリセルアレイを形成するＳＯＩ部１１２を備えた部分ＳＯＩ基板に設けられる。メモリセル領域１１０のセルトランジスタＣＴは、ＳＯＩ部１１２のＳＯＩ層１６上に設けられ、メモリセル領域１１０の選択トランジスタＳＴ、周辺素子領域１２０の高耐圧トランジスタＨＴ及び低耐圧トランジスタＬＴは、バルクシリコン基板上に形成された固相エピタキシャル層１６ｓ上に設けられる。したがって、それぞれのトランジスタに対する要求を満足し、所望の素子特性が得られるように配置されている。
【００７７】
各トランジスタの構造は、第１の実施形態と同じであるため説明を省略する。
【００７８】
各トランジスタのゲート絶縁膜とゲート電極との界面の高さは、図１０に示したように略同じ高さに形成されているため、ゲート電極形成工程及びそれ以降の製造工程のプロセスインテグレーションを容易にすることができる。この構造を実現するために高耐圧トランジスタＨＴのゲート絶縁膜２０と固相エピタキシャル層１６ｓとの界面は、低耐圧トランジスタＬＴのそれよりも低くしている。しかし、開口領域１１４に設けられる選択トランジスタＳＴの一方のソース／ドレイン３４の高さだけがわずかに低くなっている。これは、ゲート絶縁膜２０，２２を形成するまでの工程で、例えば、ＣＭＰによる平坦化を行わないためである。しかし、ＣＭＰを行わないことによって、トランジスタ性能に悪影響を与えることはなく、しかも第１から第３の実施形態に比べて製造コストを低減することができる。
【００７９】
本実施形態による半導体記憶装置の製造方法を図１１に示した工程断面図を参照して説明する。図は、図１０と同様に各半導体素子を形成する領域の断面を含む図である。
【００８０】
（１）図１１（ａ）を参照して、初めに、メモリセル領域１１０だけでなく高耐圧部１２２の半導体基板１０、例えば、シリコン基板を掘り下げて第１の溝を形成する。この工程で、図示しないが第１のマスクを使用する。第１の溝の深さＥ５は、
Ｅ５＝ｔＢＯＸ
である。ここで、ｔＢＯＸは、ＢＯＸ膜厚である。
【００８１】
（２）次に、図１１（ｂ）を参照して、ＢＯＸ１２になる絶縁膜、例えば、シリコン酸化膜を熱酸化により全面に形成する。そして、メモリセル領域１１０のＳＯＩ部１１２以外の領域のＢＯＸ１２を除去する。この工程で、図示しないが第２のマスクを使用する。このＢＯＸ１２除去により、周辺素子領域１２０の高耐圧部１２２と低耐圧部１２４及びメモリセル領域１１０の開口領域１１４のシリコン基板１０が露出する。第１から第３の実施形態と同様に、開口領域１１４の間隔は、次の工程（３）で固相エピタキシャル成長時にＢＯＸ上に結晶性の良い単結晶シリコンを形成するために、４〜５μｍとすることが好ましい。
【００８２】
（３）次に、全面にアモルファスシリコンを、例えば、ＣＶＤにより堆積する。堆積するアモルファスシリコンの膜厚ｔａＳｉは、
ｔａＳｉ≧（１−ｄ）×ｔＳｉ 
とする。ここで、ｄは、アモルファスシリコンを結晶化させる際の体積収縮率であり、ｔＳｉは、ＳＯＩ層１６の厚さである。
【００８３】
そして結晶化アニールを行って、アモルファスシリコンと接触している半導体基板１０を種結晶として固相エピタキシャル成長させてアモルファスシリコンを単結晶シリコンにする。これによりＳＯＩ層１６及び固相エピタキシャル層１６ｓが形成される（図１１（ｃ））。必要であれば、ＳＯＩ層１６及び固相エピタキシャル層１６ｓをエッチバックすることができる。
【００８４】
このようにして、メモリセル領域１１０が開口領域１１４を含むＳＯＩ構造であり、周辺素子領域１２０が固相エピタキシャル層１６ｓである部分ＳＯＩ基板が形成される。
【００８５】
（４）次に、全面に高耐圧トランジスタのゲート絶縁膜２０、例えば、シリコン酸化膜を熱酸化により形成する。ゲート絶縁膜２０の膜厚は、ＢＯＸ１２膜厚と等しくすることが好ましい。そして、図１１（ｄ）に示したように、高耐圧部１２２以外のゲート絶縁膜２０を除去して、それ以外の領域のＳＯＩ層１６又はエピタキシャル層１６ｓを露出させる。この工程で、図示しないが第３のマスクを使用する。
【００８６】
（５）次に、図１１（ｅ）を参照して、全面にメモリセル及び低耐圧トランジスタのゲート絶縁膜２２ａ，２２ｂ、例えば、シリコン酸化膜を熱酸化により形成する。
【００８７】
このようにして、セルトランジスタＣＴを形成するＳＯＩ部１１２のゲート絶縁膜２２ａ及び周辺素子領域１２０の高耐圧ゲート絶縁膜２０と低耐圧ゲート絶縁膜２２ｂの表面は、略同じ高さに形成される。
【００８８】
その後、セルトランジスタＣＴ、選択トランジスタＳＴ、高耐圧トランジスタＨＴ及び低耐圧トランジスタＬＴのゲート電極を形成して、図１０に示した本実施形態によるＮＡＮＤ型フラッシュメモリ４００を完成する。
【００８９】
本実施形態では、上記のようにゲート絶縁膜形成までの工程で必要な全マスク枚数は、第１の実施形態より１枚少なく３枚であり、プロセスの簡略化、製造コストの低減を実現できる。しかも、上記の工程まででＣＭＰによる平坦化を使用しないため、さらに低コスト化に対して有利である。
【００９０】
上記のように、本実施形態による半導体記憶装置４００、例えば、ＮＡＮＤ型フラッシュメモリでは、機能が異なる複数の半導体素子、例えば、メモリセル領域１１０内のメモリセルトランジスタＣＴ、選択トランジスタＳＴ、周辺素子領域１２０内の高耐圧トランジスタＨＴ及び低耐圧トランジスタＬＴを部分ＳＯＩ基板の適切な領域にそれぞれ配置している。これによりそれぞれの半導体素子に要求される性能を満足させている。すなわち、セルトランジスタＣＴは、ＳＯＩ部１１２に設けられ、短チャネル効果を抑制している。選択トランジスタＳＴは、ＳＯＩ部１１２に隣接する非ＳＯＩ部（開口領域）１１４に設けられ、消去動作時にウェルとの導通をとることができる。そして周辺回路の高耐圧トランジスタＨＴ及び低耐圧トランジスタＬＴは、結晶性の優れた固相エピタキシャル層１６ｓ上に設けられ、例えＳＯＩ層１６の結晶性が低い場合であっても、それに起因する周辺素子の接合リーク電流の増大、接合耐圧の劣化、ゲート耐圧の劣化等の問題を回避することができる。
【００９１】
さらに、本実施形態による半導体記憶装置４００では、各トランジスタのゲート絶縁膜２２ａ，２０，２２ｂとゲート電極２４，３０との界面の高さが略同じ高さに形成されているため、ゲート電極形成工程及びそれ以降の製造工程のプロセスインテグレーションを容易にすることができる。この構造を実現するために高耐圧トランジスタＨＴのゲート絶縁膜２０と固相エピタキシャル層１６ｓとの界面は、低耐圧トランジスタＬＴのそれよりも低くなる。ところが、選択トランジスタＳＴの一方のソース／ドレイン３４だけがわずかに低くなっている。これは、ゲート絶縁膜２０，２２を形成するまでの工程で、例えば、ＣＭＰによる平坦化を行わないためである。しかし、ＣＭＰを行わないことによって、トランジスタ性能に悪影響を与えることなく、しかも第１から第３の実施形態に比べて製造コストを低減することができる。
【００９２】
以上説明したように、本実施形態により機能が異なる複数の半導体素子を含み、各半導体素子のゲート絶縁膜とゲート電極との界面の高さが同じであり、各半導体素子をそれぞれ部分ＳＯＩ基板の適切な領域に配置した半導体記憶装置を提供できる。
【００９３】
本明細書に記載された複数の実施形態は、下記の半導体記憶装置の製造方法を含む。
【００９４】
本発明の１態様による半導体記憶装置の製造方法は、半導体基板の第１領域を掘り下げて第１溝を形成する工程と、前記第１溝に絶縁膜を形成する工程と、前記第１領域の前記絶縁膜に開口部を形成し、前記半導体基板の一部を露出させる工程と、前記露出した半導体基板及び前記絶縁膜上に半導体膜を形成する工程と、前記開口部の前記半導体基板を種結晶として前記第１領域の前記半導体膜をエピタキシャル成長させて半導体層を形成する工程と、前記半導体基板の前記第１領域を除く第２領域内の第１区域を掘り下げて第２溝を形成し、該第２溝内に第１ゲート絶縁膜を形成する工程と、前記第２領域内の前記第１区域を除く第２区域及び前記第１領域に第２ゲート絶縁膜を形成する工程と、前記第１領域の前記絶縁膜の上方に第１半導体素子を設け、前記開口部を含む領域の上方に第２半導体素子を設ける工程と、前記第２領域内の前記第１区域に第３半導体素子を設け、前記第２区域に第４半導体素子を設ける工程とを具備する。
【００９５】
本発明の１実施形態によれば、前記第１半導体素子、前記第２半導体素子、前記第３半導体素子及び前記第４半導体素子の前記第１又は第２ゲート絶縁膜とゲート電極との界面の高さがそれぞれ等しい。本発明の１実施形態によれば、前記第１半導体素子は、メモリセルトランジスタであり、前記第２半導体素子は、前記メモリセルトランジスタを選択する選択トランジスタであり、前記第３半導体素子は、高耐圧トランジスタであり、前記第４半導体素子は、低耐圧トランジスタである。
【００９６】
本発明の他の１態様による半導体記憶装置の製造方法は、半導体基板の第１領域内の第１区域を掘り下げて第１溝を形成する工程と、前記第１溝内に絶縁膜を形成する工程と、前記半導体基板及び前記絶縁膜上に半導体膜を形成する工程と、前記第１区域を除く前記半導体基板を種結晶として前記半導体膜をエピタキシャル成長させて半導体層を形成する工程と、前記半導体基板の前記第１領域を除く第２領域内の第２区域の前記半導体層を掘り下げて第２溝を形成し、該第２溝内に第１ゲート絶縁膜を形成する工程と、前記第２領域内の前記第２区域を除く第３区域及び前記第１領域に第２ゲート絶縁膜を形成する工程と、前記第１領域の前記第１区域に第１半導体素子を設け、前記第１区域を除く前記第１領域内の第４区域を含む領域に第２半導体素子を設ける工程と、前記第２領域内の前記第２区域に第３半導体素子を設け、前記第３区域に第４半導体素子を設ける工程とを具備する。
【００９７】
本発明の１実施形態によれば、前記第１溝間の前記半導体基板の表面は、前記絶縁膜の表面と略同じ高さである。他の実施形態によれば、前記第１溝間の前記半導体基板の表面は、前記半導体層の表面と略同じ高さである。
【００９８】
以上説明してきたように、本発明の複数の実施形態によって、機能が異なる複数の半導体素子を含み、各半導体素子のゲート絶縁膜とゲート電極との界面の高さが同じであり、各半導体素子を部分ＳＯＩ基板の適切な領域にそれぞれ配置した半導体記憶装置を提供することができる。
【００９９】
不揮発性半導体記憶装置、例えば、ＮＡＮＤ型フラッシュメモリは、機能が異なる複数の半導体素子、例えば、メモリセル領域内にメモリセルトランジスタ、選択トランジスタ、周辺素子領域内に高耐圧トランジスタ及び低耐圧トランジスタを備える。これらの半導体素子は、要求される性能、デバイス構造がそれぞれ異なるため、部分ＳＯＩ基板の適切な領域にそれぞれ配置される。すなわち、セルトランジスタは、ＳＯＩ部に設けられ、短チャネル効果を抑制できる。選択トランジスタは、ＳＯＩ部に隣接する非ＳＯＩ部（開口領域）に設けられ、消去動作時にウェルとの導通をとることができる。そして周辺回路の高耐圧トランジスタ及び低耐圧トランジスタは、結晶性の優れたバルクシリコン基板上に設けられ、例えＳＯＩ層の結晶性が低い場合であっても、それに起因する周辺素子の接合リーク電流の増大、接合耐圧の劣化、ゲート耐圧の劣化等の問題を回避することができる。さらに、これらの複数の半導体素子のゲート絶縁膜厚は、全てが同じ厚さではないがゲート絶縁膜とゲート電極との界面を略同じ高さに形成することによって、プロセスインテグレーションを容易にしている。この構造を実現するために高耐圧トランジスタのゲート絶縁膜と半導体基板との界面を、低耐圧トランジスタＬＴのそれよりも低くしている。
【０１００】
本発明は、上記の実施形態に限定されることなく、本発明の精神及び範囲から逸脱しないで、種々の変形を行って実施することができる。
【０１０１】
例えば、半導体基板は、シリコン基板に限定されることなく、例えば、化合物半導体基板等を使用することができる。ＳＯＩ層は、必ずしも半導体基板と同じ材料である必要はなく、シリコン以外にも、例えば、化合物半導体、シリコン・ゲルマニウム等を使用することができる。また、ＢＯＸは、シリコン酸化膜に限定されることなく、例えば、シリコン窒化膜等の絶縁膜を使用することができる。
【０１０２】
さらに本発明は、ＮＡＮＤ型フラッシュメモリに限定されることなく、例えば、ＮＯＲ型フラッシュメモリ等の半導体記憶装置に適用することができる。
【０１０３】
それゆえ、本発明は、ここに開示された実施形態に制限することを意図したものではなく、本発明の趣旨を逸脱しない範囲において他の実施形態にも適用でき、広い範囲に適用されるものである。
【図面の簡単な説明】
【０１０４】
【図１】図１は、本発明の第１の実施形態による半導体記憶装置の一例を説明するために示す平面図であり、図１（ａ）は全体図、図１（ｂ）は、メモリセル領域の拡大図である。
【図２】図２は、第１の実施形態による半導体記憶装置の断面構造の一例を説明するために示す断面図であり、図２（ａ）は図１（ｂ）に示した切断線Ａ−Ａに沿ったメモリセルのチェーン方向及び周辺素子の断面図であり、図２（ｂ）、（ｃ）は、それぞれ図１（ｂ）に示した切断線Ｂ−Ｂ，Ｃ−Ｃに沿ったメモリセルの断面図である。
【図３】図３（ａ）から（ｄ）は、第１の実施形態による半導体記憶装置の製造工程の一例を説明するために示す工程断面図である。
【図４】図４（ａ）から（ｄ）は、図３（ｄ）に続く第１の実施形態による半導体記憶装置の製造工程の一例を説明するために示す工程断面図である。
【図５】図５は、本発明の第２の実施形態による半導体記憶装置の断面構造の一例を説明するために示す断面図である。
【図６】図６（ａ）から（ｄ）は、第２の実施形態による半導体記憶装置の製造工程の一例を説明するために示す工程断面図である。
【図７】図７は、本発明の第３の実施形態による半導体記憶装置の断面構造の一例を説明するために示す断面図である。
【図８】図８（ａ）から（ｄ）は、第３の実施形態による半導体記憶装置の製造工程の一例を説明するために示す工程断面図である。
【図９】図９（ａ）、（ｂ）は、図８（ｄ）に続く第３の実施形態による半導体記憶装置の製造工程の一例を説明するために示す工程断面図である。
【図１０】図１０は、本発明の第４の実施形態による半導体記憶装置の断面構造の一例を説明するために示す断面図である。
【図１１】図１１（ａ）から（ｅ）は、第４の実施形態による半導体記憶装置の製造工程の一例を説明するために示す工程断面図である。
【符号の説明】
【０１０５】
１００，２００，３００，４００…半導体記憶装置，１１０…メモリセル領域（ＳＯＩ領域），１１２…ＳＯＩ部，１１４…開口領域，１２０…周辺素子領域（非ＳＯＩ領域），１２２…高耐圧部，１２４…低耐圧部，ＭＣ…メモリセル，ＣＴ…セルトランジスタ，ＳＴ…選択トランジスタ，ＨＴ…高耐圧トランジスタ，ＬＴ…低耐圧トランジスタ，１０…半導体基板，１２…埋め込み絶縁膜，１６…半導体層，２０，２２…ゲート絶縁膜，２４…フローティングゲート電極，２６…電極間絶縁膜，２８…コントロールゲート電極，３０…ゲート電極，３２，３４，３６，３８…拡散層，４０…素子分離。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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