(57)【要約】【課題】インバータを構成する抵抗器を高抵抗とすることなく、消費電流の低減とスイッチング時間の向上を図る。【解決手段】半導体スイッチ回路は、第１及び第２のスイッチ用ＦＥＴ９，１０を用いてなるスイッチ回路３８と、このスイッチ回路３８の動作を、外部から印加される外部制御信号に基づいて制御する制御回路３７とを具備し、制御回路３７のインバータ２８，２９，３０は、インバータ用ＦＥＴ６と負荷抵抗器１３とを具備してなり、インバータ用ＦＥＴ６と負荷抵抗器１３の相互の接続点には、第１及び第２のバッファ用ＦＥＴ７，８が直列接続されて構成されたバッファ３１，３２がそれぞれ接続されて、負荷抵抗器１３における消費電力の低減と、スイッチング時間の向上が図られたものとなっている。【選択図】図１
2008283277.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つの共通入出力端子と、
２つ以上の個別入出力端子と、
前記各々の個別入出力端子に対応して設けられた電界効果トランジスタが、外部からの制御信号に応じて択一的に導通状態とされることで、当該導通状態とされた電界効果トランジスタに対応する個別入出力端子と前記共通入出力端子とが接続されるよう構成されてなるスイッチ回路と、
前記スイッチ回路の電界効果トランジスタに対する制御信号を、外部から印加される外部制御信号に基づいて生成、出力する制御回路と、を具備し、
前記制御回路は、抵抗器と電界効果トランジスタとが、電源とグランドとの間に直列接続されて、前記外部制御信号を反転する抵抗負荷インバータを有してなる半導体スイッチ回路であって、
前記制御回路の抵抗負荷インバータの出力段には、バッファが設けられ、
当該バッファは、２つの電界効果トランジスタを有し、その一方の電界効果トランジスタのソースと他方の電界効果トランジスタのドレインとが相互に接続され、前記一方の電界効果トランジスタのドレインには電源電圧が印加され、前記他方の電界効果トランジスタのソースはグランドに接続され、前記一方の電界効果トランジスタのゲートは、前記抵抗負荷インバータを構成する抵抗器と電界効果トランジスタとの接続点に接続される一方、前記他方の電界効果トランジスタのゲートは、前記抵抗負荷インバータを構成する電界効果トランジスタのゲートに接続され、前記２つの電界効果トランジスタの相互の接続点から前記スイッチ回路の電界効果トランジスタへ対する制御信号を出力可能に構成されてなることを特徴とする半導体スイッチ回路。
【請求項２】
前記個別入出力端子の少なくとも一つ、又は、前記共通入出力端子と、グランドとの間に、キャパシタと直列接続されたシャントスイッチ素子を設けてなることを特徴とする請求項１記載の半導体スイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体スイッチ回路に係り、特に、制御回路の簡素化、動作特性の向上等を図ったものに関する。
【背景技術】
【０００２】
近年、携帯電話、無線ＬＡＮなどの無線応用機器が広く普及し、その需要が増している。これらの無線機器においては、その送受信切替、周波数や伝送モードの切替などに高周波スイッチ製品が広く用いられている。
図７には、従来から知られているこのような高周波スイッチの一例として、ＧａＡｓＦＥＴ（ガリウムヒ素電界効果トランジスタ）を用いたＳＰＤＴ(Single Pole Double Throw)高周波スイッチの構成例が示されており、以下、同図を参照しつつ、この従来回路について説明する。
【０００３】
この従来回路は、スイッチ回路３８Ａと、制御回路３７Ａとを具備し、外部制御端子２Ａに印加される外部制御信号に応じて、第１の個別入出力端子４Ａと第２の個別入出力端子５Ａのいずれか一方と、共通入出力端子３Ａとがスイッチ回路３８Ａを介して接続され、高周波の通過経路が形成されるよう構成されてなるものである。
なお、図７においては、制御回路３７Ａは、第１の個別入出力端子４Ａへの経路となるスイッチＦＥＴ（電界効果トランジスタ）９Ａの制御回路部分のみが具体的に回路構成が示されたものとなっており、第２の個別入出力端子５Ａへの経路となるスイッチＦＥＴ５Ａの制御回路部分は、回路シンボルで表されている。
【０００４】
この従来回路において、制御回路３７Ａは、外部制御端子２Ａの数を極力少なくするため、デコーダの機能を果たすものとなっており、スイッチＦＥＴ９Ａの制御部分は、インバータ２８Ａが用いられたものとなっている。
ＧａＡｓＦＥＴを用いた半導体スイッチ回路において、制御信号のデコードに用いられる論理ゲート回路には、種々の構成方法があるが、抵抗負荷インバータを用いるのが一般的である。
図７に示された構成例において、インバータ２８Ａは、エンハンスメント型ＦＥＴ６Ａとインバータ用負荷抵抗器１３Ａとを用いてなり、エンハンスメント型ＦＥＴ６Ａのドレインは、インバータ用負荷抵抗器１３Ａを介して電源端子１Ａに接続されており、外部から供給される電源電圧ＶＤＤが印加されるようになっている。また、エンハンスメント型ＦＥＴ６Ａのソースは、グランドに接続される一方、ゲートには、外部からの外部制御信号が印加され、ドレインに得られる電圧がスイッチＦＥＴ９Ａのゲートへ印加されるよう構成されたものとなっている。
【０００５】
このような抵抗負荷インバータの場合には、Ｌｏｗ出力であるＶL出力時には、負荷抵抗器１３Ａにおける電圧降下で出力電圧が定まるため、負荷抵抗器１３Ａ及びエンハンスメント型ＦＥＴ６Ａを介してグランドへ流れる電流、すなわち、捨て電流と称される電流が流れることとなり、かかる捨て電流ＩLは、ＩL＝ＶＤＤ／ＲLと表される。なお、ここで、ＶＤＤは、負荷抵抗器１３Ａに印加される電源電圧、ＲLは、負荷抵抗器１３Ａの抵抗値とする。
そして、この捨て電流は、そのまま制御回路３７Ａの消費電流となる。
【０００６】
かかる捨て電流を低減するには、負荷抵抗器１３Ａを高抵抗にする必要があるが、単純に高くすることはできず、回路面積とスイッチング時間とのトレードオフが必要となる。
なお、このような半導体スイッチ回路としては、例えば、特許文献１等に示されたものがある。
【特許文献１】特開平１１−１７５１０号公報（第３−４頁、図１−図２）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、ＧａＡｓＦＥＴを用いた集積回路においては、薄膜抵抗、チャネル抵抗等を抵抗素子として用いることができるが、それらのシート抵抗を高くすることは難しく、必然的に抵抗形成に要する面積が大きくなるという欠点がある。
また、仮に、上述のように抵抗形成に要する面積の増大にも関わらず、抵抗器１３の抵抗値を大きくすると、スイッチＦＥＴとしてのエンハンスメント型ＦＥＴ６の負荷が大きくなることによるスイッチング時間の増大という不都合を招く。
【０００８】
このように、制御回路を用いる構成を有する半導体スイッチ回路においては、制御回路のインバータにおける捨て電流を低減させるために、面積を要する高抵抗を用いざる得ず、特に、スイッチ回路を多端子化する場合には、回路面積の増大がより顕著になるという問題がある。
また、インバータの抵抗値を大きくすることによるＦＥＴのスイッチング時間の増大が生じるため、抵抗値は、スイッチング時間と回路面積とのトレードオフという観点から決定せざる得ないという問題もある。
【０００９】
本発明は、上記実状に鑑みてなされたもので、インバータを構成する抵抗器を高抵抗とすることなく、消費電流の低減とスイッチング時間の向上を図ることのできる半導体スイッチ回路を提供するものである。
本発明の他の目的は、回路面積の増大を招くことなく消費電流の低減とスイッチング時間の向上を図ることのできる半導体スイッチ回路を提供することにある。
【課題を解決するための手段】
【００１０】
上記本発明の目的を達成するため、本発明に係る半導体スイッチ回路は、
少なくとも１つの共通入出力端子と、
２つ以上の個別入出力端子と、
前記各々の個別入出力端子に対応して設けられた電界効果トランジスタが、外部からの制御信号に応じて択一的に導通状態とされることで、当該導通状態とされた電界効果トランジスタに対応する個別入出力端子と前記共通入出力端子とが接続されるよう構成されてなるスイッチ回路と、
前記スイッチ回路の電界効果トランジスタに対する制御信号を、外部から印加される外部制御信号に基づいて生成、出力する制御回路と、を具備し、
前記制御回路は、抵抗器と電界効果トランジスタとが、電源とグランドとの間に直列接続されて、前記外部制御信号を反転する抵抗負荷インバータを有してなる半導体スイッチ回路であって、
前記制御回路の抵抗負荷インバータの出力段には、バッファが設けられ、
当該バッファは、２つの電界効果トランジスタを有し、その一方の電界効果トランジスタのソースと他方の電界効果トランジスタのドレインとが相互に接続され、前記一方の電界効果トランジスタのドレインには電源電圧が印加され、前記他方の電界効果トランジスタのソースはグランドに接続され、前記一方の電界効果トランジスタのゲートは、前記抵抗負荷インバータを構成する抵抗器と電界効果トランジスタとの接続点に接続される一方、前記他方の電界効果トランジスタのゲートは、前記抵抗負荷インバータを構成する電界効果トランジスタのゲートに接続され、前記２つの電界効果トランジスタの相互の接続点から前記スイッチ回路の電界効果トランジスタへ対する制御信号を出力可能に構成されてなるものである。
かかる構成においては、前記個別入出力端子の少なくとも一つ、又は、前記共通入出力端子と、グランドとの間に、キャパシタと直列接続されたシャントスイッチ素子を設けてなるものとしても好適である。
【発明の効果】
【００１１】
本発明によれば、抵抗負荷インバータの出力段に設けたバッファにより、抵抗負荷に流れる電流を低減したので、消費電流の低減と共に、スイッチング時間の向上を図ることができ、しかも、抵抗負荷インバータに用いられる抵抗器を高抵抗とする必要がないので、回路面積の増大を招くことがないという効果を奏するものである。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について、図１乃至図６を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における半導体スイッチ回路の第１の構成例について、図１を参照しつつ説明する。
この第１の構成例における半導体スイッチ回路は、外部からの制御信号のデコード機能を果たす制御回路３７と、この制御回路３７の出力信号に応じて信号通過経路が形成されるスイッチ回路３８とを具備して構成されたものとなっている。
【００１３】
制御回路３７は、第１乃至第３のインバータ２８〜３０と、第１及び第２のバッファ３１，３２とを具備して構成されたものとなっている。なお、図１においては、後述するスイッチ回路３８を構成する２つのスイッチ用電界効果トランジスタ９，１０の内、一方のスイッチ用電界効果トランジスタ９の制御に用いられる第１のインバータ２８と第１のバッファ３１の具体的な回路構成が示されており、他のインバータ２９，３０及びバッファ３２については、回路シンボルで表されたものとなっている。
また、以下の説明においては、「電界効果トランジスタ」を「ＦＥＴ」と称することとする。
【００１４】
第１のインバータ２８の入力段と第２のインバータ２９の入力段は、共に、外部からの制御信号が印加される外部制御端子２に接続されている。
そして、第１のインバータ２８の出力段には、第１のバッファ３１が接続されており、第１のバッファ３１の出力は、スイッチ回路３８を構成する一方のスイッチ用ＦＥＴ９のゲートに印加されるようになっている。
一方、第２のインバータ２９の出力段には、第３のインバータ３０が接続され、この第３のインバータ３０の出力段には、第２のバッファ３２が接続されており、この第２のバッファ３２の出力は、スイッチ回路３８を構成する他方のスイッチ用ＦＥＴ１０のゲートに印加されるようになっている。
【００１５】
本発明の実施の形態において、第１のインバータ２８は、インバータ用ＦＥＴ６と、負荷抵抗器１３とを具備して構成されたものとなっている。
すなわち、インバータ用ＦＥＴ６のドレインは、負荷抵抗器１３を介して電源端子１に接続されており、電源電圧が印加されるようになっている一方、インバータ用ＦＥＴ６のソースは、グランドに接続されたものとなっている。また、インバータ用ＦＥＴ６のゲートは、外部制御端子２に接続されている。
なお、本発明の実施の形態において、インバータ用ＦＥＴ６には、エンハンスメント型ＦＥＴが用いられている。
【００１６】
そして、インバータ用ＦＥＴ６のドレインは、次述する第１のバッファ３１を構成する第１のバッファ用ＦＥＴ７のゲートに接続されたものとなっている。
なお、上述の第１のインバータ２８の具体的な回路構成は、第２及び第３のインバータ２９，３０についても同様に適用できるものである。
【００１７】
本発明の実施の形態における第１のバッファ３１は、第１及び第２のバッファ用ＦＥＴ７，８から構成されたものとなっている。すなわち、第１のバッファ用ＦＥＴ７は、そのドレインに電源端子１を介して電源電圧が印加されるようになっている一方、ソースが、第２のバッファ用ＦＥＴ８のドレインと接続されている。そして、この第２のバッファ用ＦＥＴ８のソースは、グランドに接続されており、第１及び第２のバッファ用ＦＥＴ７，８は、電源とグランドとの間に直列接続されて設けられたものとなっている。
【００１８】
また、第２のバッファ用ＦＥＴ８のゲートは、第１のインバータ２８を構成するインバータ用ＦＥＴ６のゲートに接続されている一方、第１のバッファ用ＦＥＴ７のソースと第２のバッファ用ＦＥＴ８のドレインとの接続点は、スイッチ回路３８を構成する第１のスイッチ用ＦＥＴ９のゲートへ、同回路３８に設けられた第１のゲート抵抗器１４を介して接続されている。
なお、本発明の実施の形態において、第１及び第２のバッファ用ＦＥＴ７，８には、エンハンスメント型ＦＥＴが用いられている。
また、上述の第１のバッファ３１の具体的な回路構成は、第２のバッファ３２にも同様に適用できるものである。
【００１９】
本発明の実施の形態におけるスイッチ回路３８は、２つのスイッチ用ＦＥＴ９，１０を主たる構成要素として構成されたものとなっている。本発明の実施の形態において、２つのスイッチ用ＦＥＴ９，１０には、デプレッション型ＦＥＴが用いられている。
この２つのスイッチ用ＦＥＴ９，１０は、そのドレイン（又はソース）が相互に接続されて、電源印加用抵抗器２２を介して電源電圧が印加されるようになっている。また、相互に接続された２つのスイッチ用ＦＥＴ９，１０のドレイン（又はソース）は、第１のＤＣカットキャパシタ２３を介して共通入出力端子３に接続されたものとなっている。
【００２０】
一方、スイッチ用ＦＥＴ（以下、「第１のスイッチ用ＦＥＴ」と称する）９のソース（又はドレイン）は、第２のＤＣカットキャパシタ２４を介して第１の個別入出力端子４に接続されると共に、ドレインとソースとの間には、第１のドレイン・ソース間抵抗器１８が接続されたものとなっている。
また、スイッチ用ＦＥＴ（以下、「第２のスイッチ用ＦＥＴ」と称する）１０のソース（又はドレイン）は、第３のＤＣカットキャパシタ２５を介して第２の個別入出力端子５に接続されると共に、ドレインとソースとの間には、第２のドレイン・ソース間抵抗器１９が接続されたものとなっている。そして、第２のスイッチ用ＦＥＴ１０のゲートは、第２のゲート抵抗器１５を介して第２のバッファ３２の出力段に接続されている。
【００２１】
かかる構成において、高周波信号が通過する第１及び第２のスイッチ用ＦＥＴ９，１０のそれぞれのソース及びドレインには、電源印加用抵抗器２２及び第１のドレイン・ソース間抵抗器１８を介して、また、電源印加用抵抗器２２及び第２のドレイン・ソース間抵抗器１９を介して，電源端子１に印加された電源電圧ＶＤＤが供給され、その電圧値はＶＴＥＲＭに維持されるようになっている。通常、ＶＴＥＲＭは、ＧａＡｓＦＥＴの場合、２〜３Ｖ程度とすることで、良好なスイッチとして機能させることができる。
【００２２】
そして、第１のスイッチ用ＦＥＴ９をＯＦＦ（オフ）状態とするには、第１のスイッチ用ＦＥＴ９のゲートへ対する制御回路３７からの制御出力としては、論理値Ｌｏｗに相当する電圧ＶＬを出力すれば良く、この点においては、従来回路と同様である。
すなわち、本発明の実施の形態においては、インバータ用ＦＥＴ６及び第２のバッファ用ＦＥＴ８をＯＮ（オン）状態とすべく、外部制御端子２に所定の制御信号を印加する。これによって、インバータ用ＦＥＴ６及び第２のバッファ用ＦＥＴ８がＯＮとなる一方、第１のバッファ用ＦＥＴ７は、ＯＦＦとなり、第１のスイッチ用ＦＥＴ９のゲートは、ほぼグランド電位とされるため、第１のスイッチ用ＦＥＴ９は、ＯＦＦとなる。
【００２３】
なお、この場合、外部制御端子２に印加された制御信号は、第２のスイッチ用ＦＥＴ１０のゲートへも印加されるが、第１のスイッチ用ＦＥＴ９のゲートへの経路に比して、第２のインバータ２９（若しくは第３のインバータ３０）が一つ多く設けられているため、第２のスイッチ用ＦＥＴ１０をＯＮとすべく作用する。
【００２４】
一方、第１のスイッチ用ＦＥＴ９をＯＮ状態とする場合、上述の場合とは逆に、インバータ用ＦＥＴ６及び第２のバッファ用ＦＥＴ８をＯＦＦ状態とすべく、外部制御端子２に所定の制御信号が印加されることにより、インバータ用ＦＥＴ６及び第２のバッファ用ＦＥＴ８がＯＦＦ状態となる一方、第１のバッファ用ＦＥＴ７はＯＮ状態となる。
その結果、第１のバッファ用ＦＥＴ７からは、第１のスイッチ用ＦＥＴ９のゲートへ対して、論理値Ｈｉｇｈに相当する制御出力電圧ＶＨが出力されることとなり、第１のスイッチ用ＦＥＴ９はＯＮ状態となる。
【００２５】
かかる場合、制御回路３７を単体で動作させたとすると、制御出力電圧ＶＨは、ＶＨ＝ＶＤＤ−ＶＦとなり、従来回路の制御出力電圧よりも電圧ＶＦ分だけ電圧降下したものとなる。ここで、ＶＦは、エンハンスメント型ＦＥＴを用いた第１のバッファ用ＦＥＴ７の順方向電圧降下である。本発明の実施の形態のように、エンハンスメント型ＦＥＴを用いた場合、通常、電源電圧ＶＤＤは、２.７Ｖ程度であるため、ＶＦ分の電圧降下は歪み特性に影響を及ぼす可能性がある。
【００２６】
ところが、本発明の実施の形態において、スイッチ回路３８は、高周波信号が通過する第１及び第２のスイッチ用ＦＥＴ９，１０のドレイン及びソースに、電源電圧ＶＤＤが直接供給される構成となっているため、上述のような制御出力電圧の低下を招くことなくスイッチ回路３８の駆動が可能となっている。
すなわち、第１のスイッチ用ＦＥＴ９のゲートへの制御信号電圧がＶＨとなる場合、第１のバッファ３１において、第２のバッファ用ＦＥＴ８がＯＦＦ状態であるため、第１のゲート抵抗器１４を介して第１のスイッチ用ＦＥＴ９と接続されるこの第２のバッファ用ＦＥＴ８のドレインにおけるインピーダンスは、高インピーダンスの不定状態となる。そのため、第１のスイッチ用ＦＥＴ９のゲート電圧は、ソース及びドレインから変位電流を通じて充電されて電圧ＶＴＥＲＭと同電位となり、その結果、制御出力電圧ＶＨ＝ＶＴＥＲＭとなる。そして、かかる状態において、第１のバッファ用ＦＥＴ７のゲート、ドレイン及びソースは、同電位となるため、制御出力電圧ＶＨは、電圧ＶＦ分の電圧降下を生じないものとなる。
【００２７】
さらに、本発明の実施の形態においては、バッファ回路３１，３２を設けたことにより、第１、第２のスイッチ用ＦＥＴ９、１０がＯＦＦ状態の場合に、従来回路と異なり、インバータ回路２８、２９におけるいわゆる捨て電流が殆ど発生しなくなるため、従来に比して制御回路３７における消費電流が低減されたものとなっている。
また、第１及び第２のスイッチ用ＦＥＴ９，１０は、そのゲート電圧が、先に述べたようにソース、ドレインから変位電流を通じて充電されるため、従来に比してスイッチング時間の向上が図られたものとなっている。
【００２８】
上述した構成は、ＳＰＤＴスイッチの場合であるが、本発明は、ＳＰＤＴスイッチに限定される必要がないことは勿論であり、それ以外の多入力、多出力スイッチにも適用できるものであり、特に、そのような多入力多出力スイッチに適用した場合に、有効性が顕著となるものである。
【００２９】
次に、本発明をＤＰ４Ｔ(Double Pole 4 Throw)高周波スイッチに適用した場合の特性例について、図３乃至図５並びに図６を参照しつつ説明する。
最初に、図３に示された入力電力対消費電流の特性例について説明する。同図において、横軸は入力電力を表し、縦軸は、消費電流を表している。また、同図において、三角形と点線で示された特性線は、従来回路の入力電力対消費電流の特性例を、黒丸と実線で示された特性線は、本発明に係る半導体スイッチ回路の入力電力対消費電流の特性例を、それぞれ表している。
この図３に示された特性例によれば、例えば、入力電力２８ｄＢｍ以下において、従来回路では消費電流は約５３μＡであったのに対して、本発明に係る半導体スイッチ回路においては、同じ入力電力の範囲で大凡３０μＡと、従来回路に比して約６０％以下に低減できていることが確認できる。
【００３０】
次に、図４に示された入力電力対第２高調波の特性（歪み特性）例について説明する。同図において、横軸は入力電力を表し、縦軸は第２高調波のレベルを表している。また、同図において、三角形と点線で示された特性線は、従来回路の入力電力対第２高調波の特性例を、黒丸と実線で示された特性線は、本発明に係る半導体スイッチ回路の入力電力対第２高調波の特性例を、それぞれ表している。
図４に示された特性例によれば、本発明に係る半導体スイッチ回路は、高電力通過時にあっても、歪み特性は劣化することなく従来回路と比べて遜色のないものとなっていることが確認できる。
【００３１】
次に、図６を参照しつつ従来回路におけるスイッチング特性について説明する。同図において、横軸は時間を、縦軸は、信号レベルを、それぞれ表している。
この特性例は、制御回路３７Ａに、論理値Ｌｏｗから論理値Ｈｉｇｈとなる制御信号（コントロール電圧）を印加した際に、高周波信号（ＲＦ信号）がスイッチ回路３８Ａから出力されるまでに要する時間を表したものである。なお、立ち上がり時間は、上述のように制御信号が印加された時点から、高周波信号が最終的に安定化した状態における信号レベルの９０％に達するまでの時間として定義して測定されたものである。
また、図６において、符号Ｇ３が付された波形は、制御電圧を、符号Ｇ４は付された波形は、スイッチ回路から出力された高周波信号を、それぞれ表している。
【００３２】
これに対して、図５には、本発明に係る半導体スイッチ回路のスイッチング特性例が示されており、以下、同図について説明する。なお、同図において、横軸は時間を、縦軸は、信号レベルを、それぞれ表している。
図５によれば、本発明に係る半導体スイッチ回路の場合、外部制御端子２に論理値Ｌｏｗから論理値Ｈｉｇｈとなる制御信号（コントロール電圧）が印加された時点から、高周波信号（ＲＦ信号）がスイッチ回路３８から出力されるまでに要する立ち上がり時間として、１.３μｓで済むことが確認できる。これは、従来回路に比して、大凡半分程度の時間である。なお、立ち上がり時間は、図６で説明したと同様、制御信号が印加された時点から、高周波信号が最終的に安定化した状態における信号レベルの９０％に達するまでの時間としている。
また、図５において、符号Ｇ１が付された波形は、制御電圧を、符号Ｇ２は付された波形は、スイッチ回路３８から出力された高周波信号を、それぞれ表している。
【００３３】
例えば、図７に示されたような従来回路においては、高周波信号を通過させるＦＥＴをＯＦＦ状態からＯＮ状態へ切り替える際に、制御回路３７Ａのインバータ２８Ａからスイッチ用ＦＥＴ９Ａに電流を供給し、そのゲート・ソース間、ゲート・ドレイン間に充電が行われることでＯＮ状態としている。この場合、スイッチング時間は、ゲート抵抗、スイッチ用ＦＥＴ９Ａの時定数に依存する。
【００３４】
これに対して、本発明に係る半導体スイッチ回路においては、制御回路３７がＯＮ状態となると電流供給はなされず、不定状態となったＦＥＴのゲートに、ソース及びドレインからの変位電流による充電がなされるため、スイッチング時間がゲート抵抗等の時定数に影響されないものとなっている。
それ故、本発明に係る半導体スイッチ回路は、従来回路に比してスイッチング時間の改善が顕著であり、従来回路に比して十分速い時間が得られるものとなっている。
【００３５】
次に、本発明の実施の形態における半導体スイッチ回路の第２の構成例について、図２を参照しつつ説明する。なお、図１に示された構成例と同一の構成例については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この第２の構成例は、高アイソレーション特性の実現のため、図１に示された構成例に、さらにシャントスイッチ素子を設けた構成としたものである。
以下、具体的に説明すれば、まず、シャントスイッチ素子として、シャント用ＦＥＴ１１，１２が設けられている。この構成例においては、シャント用ＦＥＴ１１，１２として、デプレッション型ＦＥＴが用いられている。
【００３６】
まず、第１のシャント用ＦＥＴ１１は、そのドレイン（又はソース）が、第１のスイッチ用ＦＥＴ９のソース（又はドレイン）と第２のＤＣカットキャパシタ２４との接続点に接続される一方、ソース（又はドレイン）は、第１のバイパスキャパシタ２６を介してグランドに接続されたものとなっている。
そして、第１のシャント用ＦＥＴ１１のドレインとソース間には、第３のドレイン・ソース間抵抗器２０が接続される一方、ゲートは、第３のゲート抵抗器１６を介して、制御回路３７の第２のバッファ３２の出力段に接続されている。
【００３７】
第２のシャント用ＦＥＴ１２は、そのドレイン（又はソース）が、第２のスイッチ用ＦＥＴ１０のソース（又はドレイン）と第３のＤＣカットキャパシタ２５との接続点に接続される一方、ソース（又はドレイン）は、第２のバイパスキャパシタ２７を介してグランドに接続されたものとなっている。
そして、第２のシャント用ＦＥＴ１２のドレインとソース間には、第４のドレイン・ソース間抵抗器２１が接続される一方、ゲートは、第４のゲート抵抗器１７を介して、制御回路３７の第１のバッファ３１の出力段に接続されている。
【００３８】
かかる構成において、第１及び第２のシャント用ＦＥＴ１１，１２の動作を除けば、基本的な回路動作は、図１に示された第１の構成例と同一であるので、ここでの再度の詳細な説明は省略し、第１及び第２のシャント用ＦＥＴ１１，１２の動作について以下に説明することとする。
まず、第１のスイッチ用ＦＥＴ９がＯＮ状態、換言すれば、共通入出力端子３と第１の個別入出力端子４との間が高周波信号の経路となる場合には、第１のシャント用ＦＥＴ１１はオフ状態となる一方、第２のシャント用ＦＥＴ１２がＯＮ状態となる。
【００３９】
この第２のシャント用ＦＥＴ１２がＯＮ状態となることにより、第２のスイッチ用ＦＥＴ１０のソース（又はドレイン）と第３のＤＣカットキャパシタ２５との接続点が、第２のシャント用ＦＥＴ１２及び第２のバイパスキャパシタ２７を介してグランドに接続される状態となるため、共通入出力端子３と第２の個別入出力端子５との間がより高いアイソレーションで遮断状態とされることとなる。
【００４０】
一方、第２のスイッチ用ＦＥＴ１０がＯＮ状態、換言すれば、共通入出力端子３と第２の個別入出力端子５との間が高周波信号の経路となる場合には、第２のシャント用ＦＥＴ１２はオフ状態となる一方、第１のシャント用ＦＥＴ１１がＯＮ状態となる。
【００４１】
この第１のシャント用ＦＥＴ１１のＯＮにより、第１のスイッチ用ＦＥＴ９のソース（又はドレイン）と第２のＤＣカットキャパシタ２４との接続点が、第１のシャント用ＦＥＴ１１及び第１のバイパスキャパシタ２６を介してグランドに接続される状態となるため、共通入出力端子３と第１の個別入出力端子４との間がより高いアイソレーションで遮断状態とされることとなる。  
【図面の簡単な説明】
【００４２】
【図１】本発明の実施の形態における半導体スイッチ回路の第１の構成例を示す回路図である。
【図２】本発明の実施の形態における半導体スイッチ回路の第２の構成例を示す回路図である。
【図３】本発明の実施の形態における半導体スイッチ回路の入力電力対消費電力の特性例を示す特性線図である。
【図４】本発明の実施の形態における半導体スイッチ回路の入力電力対第２高調波の特性例を示す特性線図である。
【図５】本発明の実施の形態における半導体スイッチ回路のスイッチング特性例を示す特性線図である。
【図６】従来回路のスイッチング特性例を示す特性線図である。
【図７】従来回路の構成例を示す回路図である。
【符号の説明】
【００４３】
６…インバータ用電界効果トランジスタ
７…第１のバッファ用電界効果トランジスタ
８…第２のバッファ用電界効果トランジスタ
１３…負荷抵抗器
２８…第１のインバータ
２９…第２のインバータ
３０…第３のインバータ
３１…第１のバッファ
３２…第２のバッファ
３７…制御回路
３８…スイッチ回路
【図１】
2008283277.tif 000003
【図２】
2008283277.tif 000004
【図３】
2008283277.tif 000005
【図４】
2008283277.tif 000006
【図５】
2008283277.tif 000007
【図６】
2008283277.tif 000008
【図７】
2008283277.tif 000009