(57)【要約】      （修正有）【課題】ＮＡＮＤ型の不揮発性半導体記憶装置において、メモリセルのカップリング比が低下するのを抑制し、特性を向上できるようにする。【解決手段】半導体基板１１の素子領域１３上に、ゲート絶縁膜３１を介して、メモリセルＭＣのメモリセルゲート電極ＧＥが形成されている。メモリセルゲート電極ＧＥは、浮遊ゲート電極３２と、その上面および相互間にゲート間絶縁膜３３を介して積層された、制御ゲート電極２１とから形成されている。浮遊ゲート電極３２は、チャネル幅方向の断面において、上部のチャネル幅方向の幅Ｗ１が下部のチャネル幅方向の幅Ｗ２よりも短く、かつ、少なくともゲート間絶縁膜３３に接する各側面が１つの平面からなる台形形状を有して形成されている。【選択図】      図３
2008004622.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の素子領域上に、それぞれ、第１の絶縁膜を介して形成された複数の浮遊ゲート電極と、
前記複数の浮遊ゲート電極上にそれぞれ第２の絶縁膜を介して設けられ、その一部が、互いに対向する前記複数の浮遊ゲート電極間に埋め込まれた制御ゲート電極と
を具備し、
前記複数の浮遊ゲート電極は、それぞれ、上部のチャネル幅方向の幅が下部のチャネル幅方向の幅よりも短く、かつ、少なくとも前記第２の絶縁膜に接する側面が１つの面を有して形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記複数の浮遊ゲート電極の、少なくとも前記第２の絶縁膜に接する側面は、それぞれ、平面または上に凸形状を有する曲面または下に凸形状を有する曲面で構成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第２の絶縁膜は、前記複数の浮遊ゲート電極の各側面での垂直方向の膜厚が、前記第２の絶縁膜の最下面から最上面までの垂直方向の距離よりも小さいことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記複数の浮遊ゲート電極は、その側面のうち、前記第２の絶縁膜に接する部分と垂直方向とのなす角が、前記第２の絶縁膜に接しない部分と垂直方向とのなす角よりも大きいことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項５】
前記複数の浮遊ゲート電極は、それぞれ、互いに対向する浮遊ゲート電極間の最小間隔が、前記第２の絶縁膜の膜厚を２倍にした値と前記制御ゲート電極が空乏化する距離とを足し合わせた値よりも小さいことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関するもので、特に、浮遊ゲート電極と制御ゲート電極とからなる二層ゲート電極を有してメモリセルが構成されてなる不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
メモリセルが浮遊ゲート電極と制御ゲート電極とからなる二層ゲート電極を有して構成されてなる不揮発性半導体記憶装置の例として、ＮＡＮＤ型の不揮発性半導体記憶装置が知られている。ＮＡＮＤ型の不揮発性半導体記憶装置は、直列に接続された複数のメモリセルと、この直列に接続されたメモリセル列のドレイン側およびソース側にそれぞれ接続された選択トランジスタとによって構成されている。また、各選択トランジスタに隣接して、ビット線に電気的に接続されたビット線コンタクト電極とソース線に電気的に接続されたソース線コンタクト電極とが配置されている。
【０００３】
各メモリセルは、上述したように、浮遊ゲート電極上にゲート間絶縁膜を介して制御ゲート電極が積層されてなる、二層ゲート電極を有して構成されている。制御ゲート電極によって構成されるワード線に沿う方向（チャネル幅方向：チャネル電流が流れる方向と直交する方向）においては、互いに対向する浮遊ゲート電極間に、ゲート間絶縁膜を介して、制御ゲート電極の一部が埋め込まれて、メモリセルのカップリング比が確保されている。
【０００４】
しかしながら、メモリセルの微細化によって、たとえば、浮遊ゲート電極間の距離がゲート間絶縁膜の膜厚の２倍よりも小さくなると、浮遊ゲート電極間がゲート間絶縁膜のみによって埋め込まれることになる。すると、浮遊ゲート電極と制御ゲート電極との間の容量が低下し、メモリセルのカップリング比を確保できなくなって、メモリセルの特性が劣化するという問題があった。
【０００５】
特に、制御ゲート電極がシリコンによって形成されている場合、浮遊ゲート電極間に埋め込まれた制御ゲート電極の幅が小さくなりやすく、メモリセルの動作時に完全に空乏化してしまうと、浮遊ゲート電極と制御ゲート電極との間の容量が低下し、メモリセルのカップリング比を確保できなくなって、メモリセルの特性が劣化するという問題があった。
【０００６】
なお、フローティングゲート電極の幅方向に沿った断面を凸型形状とし、フローティングゲート電極間の容量を低減してしきい値変動を抑制できるようにした積層ゲート型の半導体メモリがすでに提案されている（たとえば、特許文献１参照）。しかしながら、この提案の場合、フローティングゲート電極の段差が、フローティングゲート電極間に埋め込まれたゲート間絶縁膜のエッチングを困難にするという問題があった。
【特許文献１】特開２００４−０２２８１９
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記の問題点を解決すべくなされたもので、メモリセルのカップリング比が低下するのを抑制でき、メモリセルの特性を向上させることが可能な不揮発性半導体記憶装置を提供することを目的としている。
【課題を解決するための手段】
【０００８】
本願発明の一態様によれば、半導体基板と、前記半導体基板の素子領域上に、それぞれ、第１の絶縁膜を介して形成された複数の浮遊ゲート電極と、前記複数の浮遊ゲート電極上にそれぞれ第２の絶縁膜を介して設けられ、その一部が、互いに対向する前記複数の浮遊ゲート電極間に埋め込まれた制御ゲート電極とを具備し、前記複数の浮遊ゲート電極は、それぞれ、上部のチャネル幅方向の幅が下部のチャネル幅方向の幅よりも短く、かつ、少なくとも前記第２の絶縁膜に接する側面が１つの面を有して形成されていることを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【０００９】
上記の構成により、メモリセルのカップリング比が低下するのを抑制でき、メモリセルの特性を向上させることが可能な不揮発性半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、各図面の寸法や比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。特に、以下に示すいくつかの実施の形態は、本発明の技術思想を具体化するための装置や方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。この発明の技術的思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。
【００１１】
［第１の実施形態］
図１は、本発明の第１の実施形態にしたがった、不揮発性半導体記憶装置の基本構成を示すものである。なお、ここでは、浮遊ゲート電極と制御ゲート電極とからなる二層ゲート電極を有してメモリセルが構成されてなる不揮発性半導体記憶装置の例として、ＮＡＮＤ型の不揮発性半導体記憶装置に適用した場合について説明する。また、メモリセル列におけるメモリセルの個数を「４」とした場合の例である。
【００１２】
図１に示すように、このＮＡＮＤ型の不揮発性半導体記憶装置は、複数のＮＡＮＤセルユニットＣＵを有して構成されている。各ＮＡＮＤセルユニットＣＵは、半導体基板（たとえば、シリコン基板）１１上の素子分離領域１２によって区分された素子領域１３において、直列に接続された４個のメモリセルＭＣからなるメモリセル列ＣＣに、ドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとが接続された構成となっている。
【００１３】
図１の、左右方向であるワード線に沿う方向に配列された複数（この例では、２つ）のメモリセルＭＣは、それぞれ、共通の制御ゲート線（ワード線ＷＬ）２１に接続されている。ドレイン側選択トランジスタＳＴＤおよびソース側選択トランジスタＳＴＳは、それぞれ、共通のドレイン側選択ゲート線２２および共通のソース側選択ゲート線２３に接続されている。ドレイン側選択トランジスタＳＴＤには、ビット線コンタクト２４を介して、第１配線層からなるビット線接続部２５が接続され、さらに、配線間コンタクト２６を介して、第２層配線からなるビット線ＢＬが接続されている。ソース側選択トランジスタＳＴＳには、ソース線コンタクト２７を介して、第１配線層からなるソース線ＳＬが接続されている。
【００１４】
本実施形態の場合、４個のメモリセルＭＣと、ドレイン側選択トランジスタＳＴＤと、ソース側選択トランジスタＳＴＳとによって１つのＮＡＮＤセルユニットＣＵが構成され、このような構成の複数のＮＡＮＤセルユニットＣＵが、ビット線コンタクト２４およびソース線コンタクト２７を介して、ビット線方向に互いに隣接して配置されて１つのメモリセルアレイＭＣＡが実現されている。
【００１５】
図２は、図１のII−II線に沿った、ＮＡＮＤ型の不揮発性半導体記憶装置の断面構造を示すものである。図２に示すように、１つのＮＡＮＤセルユニットＣＵにおける４個のメモリセルＭＣは、半導体基板１１のウェル領域（図示していない）上に形成された素子領域１３に、ゲート絶縁膜（第１の絶縁膜）３１を介して設けられたメモリセルゲート電極ＧＥを有している。各メモリセルゲート電極ＧＥは、電荷蓄積層となる浮遊ゲート電極３２、浮遊ゲート電極３２上に形成されたゲート間絶縁膜（第２の絶縁膜）３３、ゲート間絶縁膜３３上に形成された制御ゲート電極２１を有している。制御ゲート電極２１は、シリコン層２１-1とシリサイド層２１-2との積層膜によって形成されている。シリサイド層２１-2には、たとえばコバルトシリサイドを利用できる。制御ゲート電極２１は、他のメモリセルＭＣとの間でそれぞれ共有されてワード線ＷＬとなっている。
【００１６】
なお、４個のメモリセルＭＣは、素子領域１３上に設けられたソースおよびドレインとなる拡散層領域３４を介して、互いに直列に接続されている。
【００１７】
さらに、４個のメモリセルＭＣの一端（この例の場合、右端）には、ドレイン側選択トランジスタＳＴＤのゲート電極ＧＥｄが配置されている。このゲート電極ＧＥｄは、ゲート絶縁膜３１を介して、上記半導体基板１１の素子領域１３上に形成されている。ドレイン側選択トランジスタＳＴＤのゲート電極ＧＥｄの、メモリセルＭＣと反対側の素子領域１３には、ビット線コンタクト拡散層３５が形成されている。
【００１８】
また、４個のメモリセルＭＣの他端（この例の場合、左端）には、ソース側選択トランジスタＳＴＳのゲート電極ＧＥｓが配置されている。このゲート電極ＧＥｓは、ゲート絶縁膜３１を介して、上記半導体基盤１の素子領域１３上に形成されている。ソース側選択トランジスタＳＴＳのゲート電極ＧＥｓの、メモリセルＭＣと反対側の素子領域１３には、ソース線コンタクト拡散層３６が形成されている。
【００１９】
ここで、ドレイン側選択トランジスタＳＴＤのゲート電極ＧＥｄおよびソース側選択トランジスタＳＴＳのゲート電極ＧＥｓは、ゲート間絶縁膜３３の一部が除去されて、上記浮遊ゲート電極３２に対応する第１の制御ゲート電極３２’と上記制御ゲート電極２１に対応する第２の制御ゲート電極２１’とが電気的に接続されている。第２の制御ゲート電極２１’は、上記シリコン層２１-1と上記シリサイド層２１-2との積層膜によって形成されている。
【００２０】
すなわち、メモリセルゲート電極ＧＥと、その両端の素子領域１３に設けられた拡散層３４とで、メモリセルＭＣが構成されている。また、ドレイン側選択トランジスタＳＴＤのゲート電極ＧＥｄと、そのメモリセルＭＣ側の素子領域１３に設けられた拡散層１１と、ビット線コンタクト拡散層３５とによって、ドレイン側選択トランジスタＳＴＤが構成されている。さらに、ソース側選択トランジスタＳＴＳのゲート電極ＧＥｓと、そのメモリセルＭＣ側の素子領域１３に設けられた拡散層３４と、ソース線コンタクト拡散層３６とによって、ソース側選択トランジスタＳＴＳが構成されている。
【００２１】
このように、４個のメモリセルＭＣが、拡散層３４により互いにコンタクトなしで直列に接続されて、メモリセル列ＣＣが構成されている。そして、メモリセル列ＣＣの各端に、拡散層３４を介して、ドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとが接続されて、ＮＡＮＤセルユニットＣＵが構成されている。
【００２２】
メモリセルゲート電極ＧＥの相互間、および、メモリセルゲート電極ＧＥとドレイン側選択トランジスタＳＴＤのゲート電極ＧＥｄおよびソース側選択トランジスタＳＴＳのゲート電極ＧＥｓとの間には、たとえば酸化シリコン膜からなる絶縁膜３７が形成されている。ドレイン側選択トランジスタＳＴＤのゲート電極ＧＥｄおよびソース側選択トランジスタＳＴＳのゲート電極ＧＥｓの、メモリセルゲート電極ＧＥと反対側の側面には、絶縁膜（たとえば、酸化シリコン膜）３８が形成され、絶縁膜３８上には絶縁膜３９が形成されている。絶縁膜３９は、絶縁膜３８とはエッチングレートが異なる膜、たとえば、シリコン窒化膜を利用できる。絶縁膜３９上には、絶縁膜４０が設けられている。絶縁膜４０は、たとえばＢＰＳＧ膜（ホウ素を含むシリコン酸化膜）により形成できる。
【００２３】
絶縁膜３７，３８，３９，４０およびゲート電極ＧＥ，ＧＥｄ，ＧＥｓ上には、層間絶縁膜４１が設けられている。層間絶縁膜４１は、たとえばＴＥＯＳ膜（Ｔｅｔｒａ  Ｅｔｈｏｘｙ  Ｓｉｌａｎｅ膜）により形成できる。
【００２４】
層間絶縁膜４１、絶縁膜３８，３９，４０、および、ゲート絶縁膜３１を貫いて、ビット線コンタクト電極２４とソース線コンタクト電極２７とが設けられている。ビット線コンタクト電極２４およびソース線コンタクト電極２７は、それぞれ、ビット線コンタクト拡散層３５およびソース線コンタクト拡散層３６に接続されている。
【００２５】
ビット線コンタクト電極２４上には、第１配線層からなるビット線接続部２５が設けられ、さらに、配線間コンタクト２６を介して、第２配線層からなるビット線ＢＬが設けられている。ソース線コンタクト電極２７上には、第１配線層からなるソース線ＳＬが設けられている。このソース線ＳＬ、ビット線接続部２５および配線間コンタクト２６は、配線間絶縁膜４２で覆われて、その上に、ビット線ＢＬが形成されている。
【００２６】
ＮＡＮＤセルユニットＣＵのメモリセル列ＣＣは、ここでは４個のメモリセルＭＣが選択トランジスタＳＴＤ,ＳＴＳに挟まれた形で形成されているが、メモリセルＭＣの個数は４個に限定されるものではなく、たとえば１６個または３２個など、任意の数で形成できる。
【００２７】
なお、ウェル領域をＰ型とした場合、各拡散層３４，３５，３６はＮ型であり、ウェル領域をＮ型とした場合、各拡散層３４，３５，３６はＰ型となる。
【００２８】
図３は、図１のIII−III線に沿った、ＮＡＮＤ型の不揮発性半導体記憶装置の断面構造を示すものである。図３に示すように、半導体基板１１のウェル領域中に素子分離領域１２が設けられ、この素子分離領域１２によって素子領域１３が画定されている。そして、この素子領域１３上に、ゲート絶縁膜３１を介して、メモリセルＭＣのメモリセルゲート電極ＧＥが形成されている。
【００２９】
すなわち、ゲート絶縁膜３１上に浮遊ゲート電極３２が設けられ、その浮遊ゲート電極３２の上面および側面上に形成されたゲート間絶縁膜３３を介して、制御ゲート電極２１が形成されている。シリコン層２１-1とシリサイド層２１-2との積層膜からなる制御ゲート電極２１は、その一部である上記シリコン層２１-1が、互いに対向する浮遊ゲート電極３２間に埋め込まれている。
【００３０】
制御ゲート電極２１上には層間絶縁膜４１が設けられており、その層間絶縁膜４１上には配線間絶縁膜４２が設けられている。この配線間絶縁膜４２上には、ビット線ＢＬが設けられている。
【００３１】
なお、本実施形態の場合、素子分離の方法としてＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造を用いているが、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）など、別の方法を用いてもよい。
【００３２】
ここで、本実施形態のＮＡＮＤ型の不揮発性半導体記憶装置においては、浮遊ゲート電極３２の上部のチャネル幅方向の幅Ｗ１が、下部のチャネル幅方向の幅Ｗ２よりも短くなっている。すなわち、浮遊ゲート電極３２は、たとえば図３に示すように、チャネル幅方向の断面において、上部のチャネル幅方向の幅Ｗ１が下部のチャネル幅方向の幅Ｗ２よりも短く、かつ、少なくともゲート間絶縁膜３３に接する各側面が１つの平面からなる台形形状を有して形成されている。これにより、制御ゲート電極２１の一部が、互いに対向する浮遊ゲート電極３２間に十分に埋め込まれるようになる。したがって、メモリセルＭＣのカップリング比の低下を防止することが可能となり、微細化にともなってメモリセルＭＣの特性が劣化するのを防止できるようになるものである。
【００３３】
このとき、互いに対向する浮遊ゲート電極３２間に埋め込まれている制御ゲート電極２１の幅（最大幅ｘ）は、制御ゲート電極２１がゲート間絶縁膜３３との界面において空乏化する距離（ｂ）の２倍よりも大きくなるようにする（ｘ＞２ｂ）。制御ゲート電極２１がシリコンによって形成される場合、その空乏化する距離（ｂ）は、形成条件および動作条件によっても異なるが、通常は最大で３ｎｍ程度である。すなわち、浮遊ゲート電極３２は、たとえば、互いに対向する浮遊ゲート電極３２間の最小間隔（Ｓ）が、ゲート間絶縁膜３３の膜厚（ａ）を２倍にした値と制御ゲート電極２１が空乏化する距離（ｂ）とを足し合わせた値よりも小さく（Ｓ＜２（ａ＋ｂ））、かつ、互いに対向する浮遊ゲート電極３２間の最大間隔（Ｓ’）が、ゲート間絶縁膜３３の膜厚（ａ）を２倍にした値と制御ゲート電極２１が空乏化する距離（ｂ）とを足し合わせた値よりも大きく（Ｓ’＞２（ａ＋ｂ））なるように、それぞれ形成されている。
【００３４】
ただし、制御ゲート電極２１がシリコン層２１-1とシリサイド層２１-2との積層膜でなく、完全にシリサイド化されている場合または金属で形成されている場合には、互いに対向する浮遊ゲート電極３２間に埋め込まれる制御ゲート電極２１の幅（ｘ）は、制御ゲート電極２１がゲート間絶縁膜３３との界面において空乏化する距離（ｂ）の２倍よりも大きくする必要はない。
【００３５】
本実施形態の場合、浮遊ゲート電極３２の側面を平面によって構成するようにしているため、１回のエッチング工程により加工することが可能であり、工程数を増加させることなしに形成することができる。
【００３６】
なお、浮遊ゲート電極の側面は、たとえば図４に示すように、上に凸形状を有するような外側に湾曲した曲面を備えてなる構成（３２Ａ）としてもよいし、たとえば図５に示すように、下に凸形状を有するような内側に湾曲した曲面を備えてなる構成（３２Ｂ）としてもよい。つまり、段差のない形状であれば、工程数を増加させたりすることなく、制御性よく形成することが可能である。
【００３７】
特に、上記した浮遊ゲート電極３２，３２Ａ，３２Ｂのように、上部のチャネル幅方向の幅Ｗ１が、下部のチャネル幅方向の幅Ｗ２よりも短い構造においては、メモリセルゲート電極ＧＥの加工時に、浮遊ゲート電極３２，３２Ａ，３２Ｂの側面のゲート間絶縁膜３３を完全に除去することが可能となる。すなわち、本実施形態の構成によれば、浮遊ゲート電極３２，３２Ａ，３２Ｂの側面に形成されたゲート間絶縁膜３３の垂直方向の膜厚（最大膜厚）ｔ１が、ゲート間絶縁膜３３の最下面から最上面までの垂直方向の距離ｔ２よりも小さくなることから、ゲート間絶縁膜３３の加工を容易にしつつ、上記の効果を得ることができる。
【００３８】
以下に、図６〜図１０を参照して、上記した構成のＮＡＮＤ型の不揮発性半導体記憶装置の製造方法について簡単に説明する。各図は、それぞれ図１のIII−III線に沿う断面を示すものである。ここでは、図３に示した構造の浮遊ゲート電極３２を形成する場合を例に説明する。
【００３９】
まず、たとえば図６に示すように、半導体基板１１の表面部にウェル領域およびチャネル領域（いずれも図示していない）を形成した後、全面にゲート絶縁膜３１を形成する。次に、ゲート絶縁膜３１上に浮遊ゲート電極３２となる多結晶シリコンを堆積した後、リソグラフィー法により、順次、浮遊ゲート電極３２、ゲート絶縁膜３１、および、半導体基板１１をエッチングして、半導体基板１１の表面部に溝部５１を形成する。このとき、浮遊ゲート電極３２の上部のチャネル幅方向の幅Ｗ１が下部のチャネル幅方向の幅Ｗ２よりも短くなるようにするために、エッチングの条件として、たとえばＨＢｒ／Ｏ2 系ガスを用い、圧力を５０ｍＴｏｒｒ以上、バイアスを１００Ｗ以下に設定する。
【００４０】
次に、たとえば図７に示すように、溝部５１内にシリコン酸化膜からなる素子分離絶縁膜５２を埋め込んだ後、適当な高さまで素子分離絶縁膜５２をエッチバックして、素子分離領域１２を形成するとともに、その素子分離領域１２によって画定された素子領域１３を形成する。
【００４１】
次に、たとえば図８に示すように、浮遊ゲート電極３２上および素子分離領域１２上に、順次、ゲート間絶縁膜（たとえば、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜）３３、多結晶シリコンからなる制御ゲート電極２１、および、シリコン窒化膜からなるゲートマスク材５３を形成する。このとき、選択トランジスタＳＴＤ，ＳＴＳのゲート電極ＧＥｄ，ＧＥｓを形成する部分（領域）では、一部のゲート間絶縁膜３３を除去し、浮遊ゲート電極３２に対応する第１の制御ゲート電極３２’と制御ゲート電極２１に対応する第２の制御ゲート電極２１’とが電気的に接続されるようにする。
【００４２】
次に、フォトリソグラフィー法によってゲートマスク材５３をエッチングし、引き続き、そのゲートマスク材５３に対して自己整合的に、制御ゲート電極２１、ゲート間絶縁膜３３、および、浮遊ゲート電極３２をエッチングする。これにより、メモリセルゲート電極ＧＥ、ドレイン側選択トランジスタＳＴＤのゲート電極ＧＥｄ、および、ソース側選択トランジスタＳＴＳのゲート電極ＧＥｓを同時に形成する。さらに、ゲート加工時のダメージを回復させるための後酸化を行った後、拡散層３４，３５，３６を形成するための不純物をイオン注入する。
【００４３】
次に、たとえば図９に示すように、絶縁膜３７，３８を形成するためのシリコン酸化膜５４を形成する。このシリコン酸化膜５４は、メモリセルゲート電極ＧＥの相互間、メモリセルゲート電極ＧＥとドレイン側選択トランジスタＳＴＤのゲート電極ＧＥｄとの間、および、メモリセルゲート電極ＧＥとソース側選択トランジスタＳＴＳのゲート電極ＧＥｓとの間を完全に埋め込み、かつ、ドレイン側選択トランジスタＳＴＤのゲート電極ＧＥｄの相互間およびソース側選択トランジスタＳＴＳのゲート電極ＧＥｓの相互間は完全に埋め込まない膜厚で形成する。
【００４４】
次に、シリコン酸化膜５４をエッチバックし、メモリセルＭＣのメモリセルゲート電極ＧＥの相互間、メモリセルゲート電極ＧＥとドレイン側選択トランジスタＳＴＤのゲート電極ＧＥｄとの間、および、メモリセルゲート電極ＧＥとソース側選択トランジスタＳＴＳのゲート電極ＧＥｓとの間に、それぞれ、絶縁膜３７を形成する。また、ドレイン側選択トランジスタＳＴＤのゲート電極ＧＥｄの相互間およびソース側選択トランジスタＳＴＳのゲート電極ＧＥｓの相互間には、それぞれ、シリコン酸化膜５４が側壁として残る形で絶縁膜３８を形成する。
【００４５】
次に、シリコン窒化膜からなる絶縁膜３９とＢＰＳＧ膜からなる絶縁膜４０を順に堆積し、ドレイン側選択トランジスタＳＴＤのゲート電極ＧＥｄの相互間およびソース側選択トランジスタＳＴＳのゲート電極ＧＥｓの相互間を埋め込んだ後、たとえば図１０に示すように、制御ゲート電極２１の上面にコバルトを堆積し、熱工程を加えることにより、多結晶シリコンとコバルトとを反応させることによって、シリコン層２１-1上にシリサイド層２１-2を形成する。この結果、制御ゲート電極２１は、シリコン層２１-1とシリサイド層２１-2との積層構造となる。こうして、メモリセルＭＣのメモリセルゲート電極ＧＥが完成される。
【００４６】
次に、層間絶縁膜４１を堆積し、ビット線コンタクト拡散層３５とソース線コンタクト拡散層３６とにコンタクトを取るためのコンタクト孔を開口した後、コンタクト孔内にアルミニウムまたはタングステンなどの金属あるいは低抵抗の半導体を埋め込んで、ビット線コンタクト電極２４およびソース線コンタクト電極２７を形成する。
【００４７】
この後、層間絶縁膜４１上に金属配線層（第１の配線層）を形成することによって、ビット線接続部２５およびソース線ＳＬを形成する。さらに、配線間絶縁膜４２を堆積し、ビット線接続部２５にコンタクトを取るためのコンタクト孔を開口した後、コンタクト孔内にアルミニウムまたはタングステンなどの金属あるいは低抵抗の半導体を埋め込んで、配線間コンタクト２６を形成す。そして、配線間絶縁膜４２上に、配線間コンタクト２６につながるビット線ＢＬを形成することによって、たとえば図３に示したような断面形状を有する浮遊ゲート電極３２を備えたＮＡＮＤ型の不揮発性半導体記憶装置が完成する。
【００４８】
上記したように、ゲート間絶縁膜を介して、浮遊ゲート電極と制御ゲート電極とを積層してなる構造のメモリセルゲート電極を有するＮＡＮＤ型の不揮発性半導体記憶装置において、浮遊ゲート電極を、その上部のチャネル幅方向の幅が下部のチャネル幅方向の幅よりも短く、かつ、少なくともゲート間絶縁膜に接する側面が１つの平面または１つの上に凸形状の曲面または１つの下に凸形状の曲面を有してなる構造とすることにより、たとえ対向する浮遊ゲート電極間の最小距離がゲート間絶縁膜の膜厚の２倍よりも小さいメモリセルの場合にも、浮遊ゲート電極間に制御ゲート電極の一部を十分に埋め込むことが可能となる結果、メモリセルのカップリング比の低化を防止でき、メモリセルの特性を向上させることが可能となる。
【００４９】
特に、ゲート間絶縁膜の垂直方向の膜厚（最大膜厚）を、その最下面から最上面までの垂直方向の距離よりも小さくすることにより、浮遊ゲート電極の加工時の工程数を増加させることなく、しかも、ゲート間絶縁膜のエッチングを容易なものとすることができる。
【００５０】
また、互いに対向する浮遊ゲート電極間の最小間隔を、ゲート間絶縁膜の膜厚を２倍にした値と制御ゲート電極が空乏化する距離とを足し合わせた値よりも小さくすることによって、互いに対向する浮遊ゲート電極間が最小となる部分に対しても、制御ゲート電極の一部をより確実に埋め込むことが可能となる。
【００５１】
なお、図３に示した構造の浮遊ゲート電極３２を形成する場合を例に説明したが、これに限らず、図４に示した構造の浮遊ゲート電極３２Ａを形成する場合および図５に示した構造の浮遊ゲート電極３２Ｂを形成する場合についても同様である。
【００５２】
［第２の実施形態］
図１１は、本発明の第２の実施形態にしたがった、不揮発性半導体記憶装置の基本構成を示すものである。ここでは、第１の実施形態に示したＮＡＮＤ型の不揮発性半導体記憶装置（図１参照）の、III−III線に沿う断面に対応する部分の構造を示している。なお、第１の実施形態のＮＡＮＤ型の不揮発性半導体記憶装置と同一部分には同一符号を付して、詳しい説明は割愛する。
【００５３】
図１１に示すように、本実施形態の場合、上部のチャネル幅方向の幅Ｗ１が下部のチャネル幅方向の幅Ｗ２よりも短く、かつ、少なくともゲート間絶縁膜３３に接する側面が１つの平面を有してなる構造の浮遊ゲート電極３２ａにおいて、さらに、その側面のうち、ゲート間絶縁膜３３に接する部分と垂直方向とのなす角θ１が、素子分離領域１２の素子分離絶縁膜５２に接する部分（第２の絶縁膜に接しない部分）と垂直方向とのなす角θ２よりも大きくなるように形成されている（この例の場合、θ２はほぼ０度）。すなわち、浮遊ゲート電極３２ａは、その側面に、ゲート間絶縁膜３３に接する部分（第１の平面）と素子分離領域１２の素子分離絶縁膜５２に接する部分（第２の平面）とを有してなる構造とされている。
【００５４】
このような構造とした場合にも、制御ゲート電極２１の一部を、互いに対向する浮遊ゲート電極３２ａ間に十分に埋め込むことが可能となる結果、メモリセルＭＣのカップリング比の低下を防止でき、メモリセルＭＣの特性が劣化するのを防止することが可能となるものである。
【００５５】
なお、本実施形態の構成とした場合にも、互いに対向する浮遊ゲート電極３２ａ間に埋め込まれている制御ゲート電極２１の幅が、制御ゲート電極２１がゲート間絶縁膜３３との界面において空乏化する距離の２倍よりも大きくなるようにする必要があるが、制御ゲート電極２１がシリコン層２１-1とシリサイド層２１-2との積層膜でなく、完全にシリサイド化されている場合または金属で形成されている場合には、互いに対向する浮遊ゲート電極３２ａ間に埋め込まれる制御ゲート電極２１の幅は、制御ゲート電極２１がゲート間絶縁膜３３との界面において空乏化する距離の２倍よりも大きくする必要はない。
【００５６】
また、この浮遊ゲート電極３２ａの側面のうち、少なくともゲート間絶縁膜３３に接する第１の平面を１つの面によって構成するようにしているため、浮遊ゲート電極３２ａのゲート間絶縁膜３３に接する部分は１回のエッチング工程により加工することが可能であり、工程数を増加させることなしに形成することができる。
【００５７】
なお、浮遊ゲート電極３２ａの側面のうち、ゲート間絶縁膜３３に接する部分および素子分離領域１２に接する部分は、上に凸形状の曲面を有して構成するようにしてもよいし、下に凸形状の曲面を有して構成するようにしてもよい。つまり、傾斜角の異なる複数の面からなる、段差のない形状であれば、工程数を増加させたりすることなく、制御性よく形成することが可能である。
【００５８】
このような構造においても、メモリセルゲート電極ＧＥの加工時に、浮遊ゲート電極３２ａの側面のゲート間絶縁膜３３を完全に除去する必要があるため、ゲート間絶縁膜３３の加工を容易にするという観点からは、第１の実施形態の場合と同様に、浮遊ゲート電極３２ａの側面に形成されるゲート間絶縁膜３３の垂直方向の膜厚（最大膜厚）ｔ１が、ゲート間絶縁膜３３の最下面から最上面までの垂直方向の距離ｔ２よりも小さくなるように形成するのが望ましい。
【００５９】
以下に、図１２〜図１４を参照して、上記した構成のＮＡＮＤ型の不揮発性半導体記憶装置の製造方法について簡単に説明する。各図は、それぞれ図１のIII−III線に沿う断面に対応する部分を示すものである。
【００６０】
まず、たとえば図１２に示すように、半導体基板１１の表面部にウェル領域およびチャネル領域（いずれも図示していない）を形成した後、全面にゲート絶縁膜３１を形成する。次に、ゲート絶縁膜３１上に浮遊ゲート電極３２ａとなる多結晶シリコンを堆積した後、リソグラフィー法により、順次、浮遊ゲート電極３２ａ、ゲート絶縁膜３１、および、半導体基板１１をエッチングして、半導体基板１１の表面部に溝部５１を形成する。
【００６１】
次に、たとえば図１３に示すように、溝部５１内にシリコン酸化膜からなる素子分離絶縁膜５２を埋め込んだ後、適当な高さまで素子分離絶縁膜５２をエッチバックして、素子分離領域１２を形成するとともに、その素子分離領域１２によって画定された素子領域１３を形成する。このとき、素子分離絶縁膜５２のエッチバックを、たとえばＣＦ４：ＣＨＦ３の比が５：１とされたガスを用いて行うことにより、浮遊ゲート電極３２ａの側面のうち、ゲート間絶縁膜３３に接する部分と垂直方向とのなす角θ１が、素子分離領域１２に接する部分と垂直方向とのなす角θ２よりも大きくなるようにする。
【００６２】
次に、たとえば図１４に示すように、浮遊ゲート電極３２ａ上および素子分離領域１２上に、順次、ゲート間絶縁膜（たとえば、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜）３３、多結晶シリコンからなる制御ゲート電極２１、および、シリコン窒化膜からなるゲートマスク材５３を形成する。
【００６３】
これ以後、上述した第１の実施形態に示した工程（たとえば、図９〜参照）と同様の工程を行うことにより、図１１に示した断面構造を有する浮遊ゲート電極３２ａを備えたＮＡＮＤ型の不揮発性半導体記憶装置が完成する。
【００６４】
ここで、上記した第２の実施形態にかかる、いくつかの変形例（他の構成例）について簡単に説明する。
【００６５】
図１５は、第２の実施形態にしたがったＮＡＮＤ型の不揮発性半導体記憶装置の、第１の変形例を示すものである。この第１の変形例の場合、浮遊ゲート電極３２ｂの側面のうち、ゲート間絶縁膜３３に接する部分（第１の平面）と素子分離領域１２に接する部分（第２の平面）との間に段差が設けられている点で、図１１に示した構造の浮遊ゲート電極３２ａと異なっている。
【００６６】
すなわち、この浮遊ゲート電極３２ｂは、上部のチャネル幅方向の幅Ｗ１が下部のチャネル幅方向の幅Ｗ２よりも短く、かつ、少なくともゲート間絶縁膜３３に接する側面が１つの平面を有するとともに、その垂直方向とのなす角がθ１（θ１＞θ２）となるように形成されたゲート間絶縁膜３３に接する部分と、その垂直方向とのなす角がθ２（θ２＝０）となるように形成された素子分離領域１２に接する部分との間に段差が設けられてなる構造とされている。
【００６７】
このような構造は、以下の方法により形成できる。まず、たとえば図１３に示したように、溝部５１内に埋め込んだ素子分離絶縁膜５２をエッチバックして、素子分離領域１２を形成するとともに、素子領域１３を画定する。その際に、浮遊ゲート電極３２ｂの側面のうち、ゲート間絶縁膜３３に接する部分と垂直方向とのなす角θ１が、素子分離領域１２に接する部分と垂直方向とのなす角（θ２）よりも大きくなるようにする。次に、ゲート間絶縁膜３３に接する部分と垂直方向とのなす角θ１を維持するように、たとえばホットリン酸を用いたウエットエッチングを行うことにより、浮遊ゲート電極３２ｂの側面のうち、ゲート間絶縁膜３３に接する部分と素子分離領域１２に接する部分との間に段差を形成する。それ以後は、上述した第１の実施形態に示した工程（たとえば、図８〜参照）と同様の工程を行うことにより、図１５に示した断面構造を有する浮遊ゲート電極３２ｂを備えたＮＡＮＤ型の不揮発性半導体記憶装置が完成する。
【００６８】
図１６は、第２の実施形態にしたがったＮＡＮＤ型の不揮発性半導体記憶装置の、第２の変形例（他の構成例）を示すものである。この第２の変形例の場合、浮遊ゲート電極３２ｃの側面のうち、素子分離領域１２に接する部分（第２の絶縁膜に接しない第２の平面）と垂直方向とのなす角θ２が０度よりも大きくなるように形成されている点で、図１１に示した構造の浮遊ゲート電極３２ａと異なっている（ただし、θ２＜θ１）。
【００６９】
すなわち、この浮遊ゲート電極３２ｃは、上部のチャネル幅方向の幅Ｗ１が下部のチャネル幅方向の幅Ｗ２よりも短く、かつ、少なくともゲート間絶縁膜３３に接する側面が１つの平面（第１の平面）を有するとともに、その垂直方向とのなす角がθ１となるように形成されたゲート間絶縁膜３３に接する部分と、その垂直方向とのなす角がθ２（θ１＞θ２＞０）となるように形成された素子分離領域１２に接する部分とによって、側面が形成されてなる構造とされている。
【００７０】
このような構造は、以下の方法により形成できる。まず、たとえば図６に示したように、浮遊ゲート電極３２ｃをエッチングにより加工する際に、浮遊ゲート電極３２ｃの上部のチャネル幅方向の幅Ｗ１が下部のチャネル幅方向の幅Ｗ２よりも短くなるようにした後、溝部５１内にシリコン酸化膜からなる素子分離絶縁膜５２を埋め込む。次に、素子分離絶縁膜５２を適当な高さまでエッチバックする工程において、たとえば図１６に示すように、浮遊ゲート電極３２ｃの側面のうち、ゲート間絶縁膜３３に接する部分と垂直方向とのなす角θ１が、素子分離領域１２に接する部分と垂直方向とのなす角θ２よりも大きくなるように形成する。それ以降は、上記した第１の実施形態に示した工程（たとえば、図８〜参照）と同様の工程を行うことにより、図１６に示した断面構造を有する浮遊ゲート電極３２ｃを備えたＮＡＮＤ型の不揮発性半導体記憶装置が完成する。
【００７１】
図１７は、第２の実施形態にしたがったＮＡＮＤ型の不揮発性半導体記憶装置の、第３の変形例（他の構成例）を示すものである。この第３の変形例の場合、浮遊ゲート電極３２ｄの側面のうち、素子分離領域１２に接する部分（第２の平面）と垂直方向とのなす角θ２が０度より大きく、かつ、ゲート間絶縁膜３３に接する部分（第１の平面）と素子分離領域１２に接する部分との間に段差が設けられている点で、図１１に示した構造の浮遊ゲート電極３２ａと異なっている。
【００７２】
すなわち、この浮遊ゲート電極３２ｄは、上部のチャネル幅方向の幅Ｗ１が下部のチャネル幅方向の幅Ｗ２よりも短く、かつ、少なくともゲート間絶縁膜３３に接する側面が１つの平面を有するとともに、その垂直方向とのなす角がθ１（θ１＞θ２）となるように形成されたゲート間絶縁膜３３に接する部分と、その垂直方向とのなす角がθ２（θ１＞θ２＞０）となるように形成された素子分離領域１２に接する部分との間に段差が設けられてなる構造とされている。
【００７３】
このような構造は、以下の方法により形成できる。まず、たとえば図６に示したように、浮遊ゲート電極３２ｄをエッチングにより加工する際に、浮遊ゲート電極３２ｄの上部のチャネル幅方向の幅Ｗ１が下部のチャネル幅方向の幅Ｗ２よりも短くなるようにした後、溝部５１内にシリコン酸化膜からなる素子分離絶縁膜５２を埋め込む。次に、素子分離絶縁膜５２を適当な高さまでエッチバックする工程において、たとえば図１７に示すように、浮遊ゲート電極３２ｄの側面のうち、ゲート間絶縁膜３３に接する部分と素子分離領域１２に接する部分との間に段差を形成し、かつ、ゲート間絶縁膜３３に接する部分と垂直方向とのなす角θ１が、素子分離領域１２に接する部分と垂直方向とのなす角θ２よりも大きくなるように形成する。それ以降は、上記した第１の実施形態に示した工程（たとえば、図８〜参照）と同様の工程を行うことにより、図１７に示した断面構造を有する浮遊ゲート電極３２ｄを備えたＮＡＮＤ型の不揮発性半導体記憶装置が完成する。
【００７４】
上記したように、図１５〜図１７に示したいずれの構造の浮遊ゲート電極３２ｂ，３２ｃ，３２ｄにおいても、図１１に示した構造の浮遊ゲート電極３２ａと同様の効果を得ることができる。すなわち、上部のチャネル幅方向の幅が下部のチャネル幅方向の幅よりも短く、かつ、側面のうち、少なくともゲート間絶縁膜に接する側面を１つの平面により構成してなる構造の浮遊ゲート電極においては、ゲート間絶縁膜に接する部分と垂直方向とのなす角が、素子分離領域に接する部分と垂直方向とのなす角（０度）よりも大きくなるように形成した場合、または、ゲート間絶縁膜に接する部分と素子分離領域に接する部分との間に段差を形成するようにした場合にも、制御ゲート電極の一部を、互いに対向する浮遊ゲート電極間に十分に埋め込むことが可能となる結果、浮遊ゲート電極の加工の工程数を増加させることなく、メモリセルのカップリング比の低下を抑制でき、メモリセルの特性を向上させることが可能となる。
【００７５】
［第３の実施形態］
図１８は、本発明の第３の実施形態にしたがった、不揮発性半導体記憶装置の基本構成を示すものである。ここでは、第１の実施形態に示したＮＡＮＤ型の不揮発性半導体記憶装置（図１参照）の、III−III線に沿う断面に対応する部分の構造を示している。なお、第１の実施形態のＮＡＮＤ型の不揮発性半導体記憶装置と同一部分には同一符号を付して、詳しい説明は割愛する。
【００７６】
図１８に示すように、本実施形態の場合、上部のチャネル幅方向の幅Ｗ１が下部のチャネル幅方向の幅Ｗ２よりも短く、かつ、少なくともゲート間絶縁膜３３に接する側面が１つの曲面を有してなる構造の浮遊ゲート電極３２ｅを備えて構成されている。すなわち、浮遊ゲート電極３２ｅは、その側面に、素子分離領域１２の素子分離絶縁膜５２に接する部分３２ｅ-1とゲート間絶縁膜３３に接する部分３２ｅ-2とを有し、そのゲート間絶縁膜３３に接する部分３２ｅ-2（浮遊ゲート電極３２ｅの上部側）が、上に凸形状を有するような外側に湾曲した曲面を備えてなる構成とされている。
【００７７】
このような構造とした場合にも、制御ゲート電極２１の一部を、互いに対向する浮遊ゲート電極３２ｅ間に十分に埋め込むことが可能となる結果、メモリセルＭＣのカップリング比の低下を防止でき、メモリセルＭＣの特性が劣化するのを防止することが可能となるものである。
【００７８】
なお、本実施形態の構成とした場合にも、互いに対向する浮遊ゲート電極３２ｅ間に埋め込まれている制御ゲート電極２１の幅が、制御ゲート電極２１がゲート間絶縁膜３３との界面において空乏化する距離の２倍よりも大きくなるようにする必要があるが、制御ゲート電極２１がシリコン層２１-1とシリサイド層２１-2との積層膜でなく、完全にシリサイド化されている場合または金属で形成されている場合には、互いに対向する浮遊ゲート電極３２ｅ間に埋め込まれる制御ゲート電極２１の幅は、制御ゲート電極２１がゲート間絶縁膜３３との界面において空乏化する距離の２倍よりも大きくする必要はない。
【００７９】
このような構造においても、メモリセルゲート電極ＧＥの加工時に、浮遊ゲート電極３２ｅの側面のゲート間絶縁膜３３を完全に除去する必要があるため、ゲート間絶縁膜３３の加工を容易にするという観点からは、第１の実施形態の場合と同様に、浮遊ゲート電極３２ｅの側面に形成されるゲート間絶縁膜３３の垂直方向の膜厚（最大膜厚）ｔ１が、ゲート間絶縁膜３３の最下面から最上面までの垂直方向の距離ｔ２よりも小さくなるように形成するのが望ましい。
【００８０】
以下に、図１９〜図２２を参照して、上記した構成のＮＡＮＤ型の不揮発性半導体記憶装置の製造方法について簡単に説明する。各図は、それぞれ図１のIII−III線に沿う断面に対応する部分を示すものである。
【００８１】
まず、たとえば図１９に示すように、半導体基板１１の表面部にウェル領域およびチャネル領域（いずれも図示していない）を形成した後、全面にゲート絶縁膜３１を形成する。次に、ゲート絶縁膜３１上に浮遊ゲート電極３２ｅとなる多結晶シリコンを堆積した後、リソグラフィー法により、順次、下部側の浮遊ゲート電極３２ｅ-1、ゲート絶縁膜３１、および、半導体基板１１をエッチングして、半導体基板１１の表面部に溝部５１を形成する。
【００８２】
次に、たとえば図２０に示すように、溝部５１内にシリコン酸化膜からなる素子分離絶縁膜５２を埋め込んだ後、浮遊ゲート電極３２ｅ-1の上面の高さまで素子分離絶縁膜５２をエッチバックして、素子分離領域１２を形成するとともに、その素子分離領域１２によって画定された素子領域１３を形成する。この際、ＣＭＰ（化学機械研磨）法を用いて、表面を平坦化してもよい。
【００８３】
次に、たとえば図２１に示すように、浮遊ゲート電極３２ｅ-1上に選択エピタキシャル成長などを用いてシリコンを成長させ、上に凸形状の曲面を有する上部側の浮遊ゲート電極３２ｅ-2を形成する。この結果、浮遊ゲート電極３２ｅは、下部側の浮遊ゲート電極３２ｅ-1と上部側の浮遊ゲート電極３２ｅ-2とからなる積層構造となる。
【００８４】
次に、たとえば図２２に示すように、浮遊ゲート電極３２ｅ上および素子分離領域１２上に、順次、ゲート間絶縁膜（たとえば、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜）３３、多結晶シリコンからなる制御ゲート電極２１、シリコン窒化膜からなるゲートマスク材５３を形成する。
【００８５】
これ以後、上述した第１の実施形態に示した工程（たとえば、図９〜参照）と同様の工程を行うことにより、図１８に示した断面構造を有する浮遊ゲート電極３２ｅを備えたＮＡＮＤ型の不揮発性半導体記憶装置が完成する。
【００８６】
上記したように、ゲート間絶縁膜を介して、浮遊ゲート電極と制御ゲート電極とを積層してなる構造のメモリセルゲート電極を有するＮＡＮＤ型の不揮発性半導体記憶装置において、浮遊ゲート電極を、その上部のチャネル幅方向の幅が下部のチャネル幅方向の幅よりも短く、かつ、少なくともゲート間絶縁膜に接する側面は１つの上に凸形状の曲面を有し、ゲート間絶縁膜に接しない側面は平面を有してなる構造とすることにより、たとえ対向する浮遊ゲート電極間の最小距離がゲート間絶縁膜の膜厚の２倍よりも小さいメモリセルの場合にも、浮遊ゲート電極間に制御ゲート電極の一部を十分に埋め込むことが可能となる結果、メモリセルのカップリング比の低化を防止でき、メモリセルの特性を向上させることが可能となる。
【００８７】
特に、浮遊ゲート電極の側面に形成されるゲート間絶縁膜の垂直方向の膜厚（最大膜厚）を、ゲート間絶縁膜の最下面から最上面までの垂直方向の距離よりも小さくすることによって、ゲート間絶縁膜のエッチングを容易なものとすることができる。
【００８８】
なお、上述した各実施形態においては、いずれもＮＡＮＤ型の不揮発性半導体記憶装置を例に説明したが、これに限らず、たとえばＮＯＲ型およびＡＮＤ型など、浮遊ゲート電極を備える全ての不揮発性半導体記憶装置に適用できる。
【００８９】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００９０】
【図１】本発明の第１の実施形態にしたがった、不揮発性半導体記憶装置（ＮＡＮＤ型）の構成例を示す平面図。
【図２】図１に示した不揮発性半導体記憶装置のII−II線に沿う断面図。
【図３】図１に示した不揮発性半導体記憶装置のIII−III線に沿う断面図。
【図４】図１に示した不揮発性半導体記憶装置の他の構成例を示す断面図。
【図５】図１に示した不揮発性半導体記憶装置のさらに別の構成例を示す断面図。
【図６】図１に示した不揮発性半導体記憶装置の製造方法を説明するために示す工程断面図。
【図７】図１に示した不揮発性半導体記憶装置の製造方法を説明するために示す工程断面図。
【図８】図１に示した不揮発性半導体記憶装置の製造方法を説明するために示す工程断面図。
【図９】図１に示した不揮発性半導体記憶装置の製造方法を説明するために示す工程断面図。
【図１０】図１に示した不揮発性半導体記憶装置の製造方法を説明するために示す工程断面図。
【図１１】本発明の第２の実施形態にしたがった、不揮発性半導体記憶装置の構成例を示す断面図。
【図１２】図１１に示した不揮発性半導体記憶装置の製造方法を説明するために示す工程断面図。
【図１３】図１１に示した不揮発性半導体記憶装置の製造方法を説明するために示す工程断面図。
【図１４】図１１に示した不揮発性半導体記憶装置の製造方法を説明するために示す工程断面図。
【図１５】図１１に示した不揮発性半導体記憶装置の、第１の変形例を示す断面図。
【図１６】図１１に示した不揮発性半導体記憶装置の、第２の変形例を示す断面図。
【図１７】図１１に示した不揮発性半導体記憶装置の、第３の変形例を示す断面図。
【図１８】本発明の第３の実施形態にしたがった、不揮発性半導体記憶装置の構成例を示す断面図。
【図１９】図１８に示した不揮発性半導体記憶装置の製造方法を説明するために示す工程断面図。
【図２０】図１８に示した不揮発性半導体記憶装置の製造方法を説明するために示す工程断面図。
【図２１】図１８に示した不揮発性半導体記憶装置の製造方法を説明するために示す工程断面図。
【図２２】図１８に示した不揮発性半導体記憶装置の製造方法を説明するために示す工程断面図。
【符号の説明】
【００９１】
１１…半導体基板、１２…素子分離領域、１３…素子領域、２１…制御ゲート電極、３１…ゲート絶縁膜、３２，３２Ａ，３２Ｂ，３２ａ，３２ｂ，３２ｃ，３２ｄ，３２ｅ…浮遊ゲート電極、３３…ゲート間絶縁膜、ＧＥ…メモリセルゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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