(57)【要約】【課題】無負荷時の出力インピーダンスが大きい、一般的に市販されている差動増幅器ＩＣを用いて、大きな負荷容量が接続された被検査デバイスに電源を供給しても、差動増幅器の動作が不安定になることがないＩＣテスタを提供する。【解決手段】被検査デバイスの所定の端子に所定の電圧を印加して検査を行うＩＣテスタにおいて、第１の電圧を出力する第１の増幅器と、前記第１の電圧とは異なる第２の電圧を出力する第２の増幅器と、前記第１の増幅器の出力端子と、第２の増幅器の出力端子との間に直列接続されている第１および第２の抵抗と、前記第１の抵抗と第２の抵抗とが接続された中間点に接続されている出力端子とを備えていて、前記出力端子に、被検査デバイスの所定の端子が接続される。【選択図】図１
2008003037.tif 000002
【特許請求の範囲】
【請求項１】
被検査デバイスの所定の端子に所定の電圧を印加して検査を行うＩＣテスタにおいて、
第１の電圧を出力する第１の増幅器と、
前記第１の電圧とは異なる第２の電圧を出力する第２の増幅器と、
前記第１の増幅器の出力端子と、第２の増幅器の出力端子との間に直列接続されている第１および第２の抵抗と、
前記第１の抵抗と第２の抵抗とが接続された中間点に接続されている出力端子と
を備えていて、
前記出力端子に、被検査デバイスの所定の端子が接続される
ことを特徴とするＩＣテスタ。
【請求項２】
前記第１の増幅器の入力端子と、第２の増幅器の入力端子との間に接続されていて、所定のバイアス電圧を発生するバイアス電圧源をさらに備えていて、
前記第１および第２の増幅器は、ボルテージフォロワである
ことを特徴とする請求項１に記載のＩＣテスタ。
【請求項３】
前記第１の増幅器は、ボルテージフォロワである
ことを特徴とする請求項１に記載のＩＣテスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被検査デバイスの検査を行うＩＣテスタに関し、特に、検査時に被検査デバイスに対して電源を供給する電源供給回路を内蔵するＩＣテスタに関する。
【背景技術】
【０００２】
従来から、ＩＣテスタは、所定の範囲の電源電圧を被検査デバイスに供給可能なように、出力電圧が可変の電源供給回路を備えていた（特許文献１参照）。図６は、このような電源供給回路の一例の内部構成図である。この図におけるＩＣテスタ４００は、ＤＡコンバータ ＤＡＣと、差動増幅器Ａ１と、出力端子ＯＵＴとを備えている。差動増幅器Ａ１としては、一般的に市販されている差動増幅器ＩＣが用いられる。
【０００３】
ＤＡコンバータ ＤＡＣの出力端子は、差動増幅器Ａ１の非反転入力端子に接続されている。差動増幅器Ａ１は、その出力端子が反転入力端子に接続されている。すなわち、この差動増幅器Ａ１は、ボルテージフォロワを形成している。差動増幅器Ａ１の出力端子は、さらに、ＩＣテスタ４００の出力端子ＯＵＴに接続されている。
【０００４】
ＩＣテスタ４００の出力端子ＯＵＴは、検査時に、被検査デバイスＤＵＴの電源端子に接続される。さらに、被検査デバイスＤＵＴの電源端子と基準電位との間に、負荷容量ＣＬが接続される。これは、検査中に被検査デバイスＤＵＴの電源端子に流れ込む負荷電流ＩＬが変動しても、電源端子の電位は変動しないようにするためである。
【０００５】
検査時の動作を説明する。ＤＡコンバータ ＤＡＣから出力される設定電圧Ｖｉは、差動増幅器Ａ１の非反転入力端子に入力される。差動増幅器Ａ１は、ボルテージフォロワを形成しているので、その出力端子から、同じ設定電圧Ｖｉが出力される。差動増幅器Ａ１の出力端子はＩＣテスタ４００の出力端子ＯＵＴに接続されているので、ＩＣテスタ４００の出力端子ＯＵＴから設定電圧Ｖｉが出力される。すなわち、このＩＣテスタ４００は、ＤＡコンバータ ＤＡＣから出力される設定電圧Ｖｉを差動増幅器Ａ１でバッファリングして被検査デバイスＤＵＴの電源端子に印加する。
【０００６】
図７は、図６に示したＩＣテスタ４００内の差動増幅器Ａ１の出力段の等価回路図である。Ｑ１はＮＰＮトランジスタ、Ｑ２はＰＮＰトランジスタ、Ｅｄはアイドリングバイアス電圧源である。アイドリングバイアス電圧源Ｅｄは、一定のアイドリングバイアス電圧Ｖｄを発生する。
【０００７】
図７を参照し、差動増幅器Ａ１の出力電流Ｉｏがゼロのときの、差動増幅器Ａ１の出力インピーダンスｒＯを求める。差動増幅器Ａ１の出力電流Ｉｏがゼロのとき、トランジスタＱ１に流れる電流ＩＱ１とトランジスタＱ２に流れる電流ＩＱ２とは等しくなる。この電流をアイドリング電流ＩＱ０と呼ぶこととする。
【０００８】
このとき、トランジスタＱ１のエミッタを見込んだインピーダンスｒｅ０は、
ｒｅ０＝ＶＴ／ＩＱ０  …（１０１）
である。ここで、ＶＴ＝ｋＢＴ／ｑであり、ｋＢはボルツマン定数、Ｔは絶対温度、ｑは電気素量であり、ＶＴは常温で約２６［ｍＶ］になる。
【０００９】
トランジスタＱ２のエミッタを見込んだインピーダンスも、同じ値ｒｅ０になる。
【００１０】
従って、差動増幅器Ａ１の出力インピーダンスｒＯは、２つのインピーダンスｒｅ０の並列接続になるので、
ｒＯ＝ｒｅ０／２＝ＶＴ／（２ＩＱ０）  …（１０２）
である。
【００１１】
次に、図６を参照し、差動増幅器Ａ１の出力電流Ｉｏがゼロのとき、すなわちＩＣテスタ４００の出力端子ＯＵＴから被検査デバイスＤＵＴの電源端子に供給される負荷電流ＩＬがゼロのときの、ＩＣテスタ４００の出力端子ＯＵＴでの出力インピーダンスｒＯＵＴを求める。ＩＣテスタ４００の出力端子ＯＵＴでの出力インピーダンスｒＯＵＴは、差動増幅器Ａ１の出力インピーダンスｒＯと等しい。すなわち、
ｒＯＵＴ＝ｒＯ  …（１０３）
である。
【００１２】
次に、差動増幅器Ａ１の出力電流Ｉｏがゼロのときの、負荷容量ＣＬに対する、差動増幅器Ａ１の動作が安定である条件を求める。差動増幅器Ａ１のゲイン帯域幅積をＧＢＷとすると、
ＧＢＷ＜１／（２π・ＣＬ・ｒＯＵＴ）  …（１０４）
∴  ＣＬ＜１／（２π・ＧＢＷ・ｒＯＵＴ）  …（１０４’）
である。
【００１３】
次に、差動増幅器Ａ１の出力電流Ｉｏがゼロのときの、差動増幅器Ａ１の出力インピーダンスｒＯ、ＩＣテスタ４００の出力端子ＯＵＴでの出力インピーダンスｒＯＵＴ、および負荷容量ＣＬの安定条件を試算する。
【００１４】
差動増幅器Ａ１の出力インピーダンスｒＯを試算する。代表的な差動増幅器ＩＣのアイドリング電流ＩＱ０は０．１［ｍＡ］程度である。また、上記の通りＶＴは常温で２６［ｍＶ］である。これらの値を（１０２）式に代入すると、
ｒＯ＝２６［ｍＶ］／（２・０．１［ｍＡ］）＝１３０［Ω］
が得られる。
【００１５】
ＩＣテスタ４００の出力端子ＯＵＴでの出力インピーダンスｒＯＵＴは、差動増幅器Ａ１の出力インピーダンスｒＯと等しい。すなわち、（１０３）式より、
ｒＯＵＴ＝ｒＯ＝１３０［Ω］
となる。
【００１６】
負荷容量ＣＬの安定条件を試算する。ゲイン帯域幅積ＧＢＷ＝１［ＭＨｚ］とする。また、上記の通りＩＣテスタ４００の出力端子ＯＵＴでの出力インピーダンスｒＯＵＴ＝１３０［Ω］である。これらの値を（１０４’）式に代入すると、
ＣＬ＜１／（２π・１［ＭＨｚ］・１３０［Ω］）＝１２２４［ｐＦ］
が得られる。すなわち、負荷容量ＣＬが１２２４［ｐＦ］以上になると、差動増幅器Ａ１の動作が不安定になる。
【特許文献１】特開平６−１４８２６５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
従来のＩＣテスタには、以下のような問題があった。すなわち、差動増幅器Ａ１として一般的に市販されている差動増幅器ＩＣを用いた場合、負荷容量ＣＬがある値以上になると、差動増幅器Ａ１の動作が不安定になり、極端な場合には発振する。これは、一般的に市販されている差動増幅器ＩＣは、無負荷時（出力電流Ｉｏがゼロのとき）の消費電力を抑えるために、出力段のアイドリング電流ＩＱ０を小さく設計してあることによる。その結果、無負荷時の出力インピーダンスｒＯは大きくなり、従ってＩＣテスタ４００の出力端子ＯＵＴでの出力インピーダンスｒＯＵＴも大きくなる。この出力インピーダンスｒＯＵＴと負荷容量ＣＬとによって決まるポールの影響で、位相遅れが発生する。この位相遅れによって、ボルテージフォロワを形成している差動増幅器Ａ１の動作が不安定になる。
【００１８】
本発明の目的は、無負荷時の出力インピーダンスが大きい、一般的に市販されている差動増幅器ＩＣを用いて、大きな負荷容量が接続された被検査デバイスに電源を供給しても、差動増幅器の動作が不安定になることがないＩＣテスタを提供することである。
【課題を解決するための手段】
【００１９】
本発明は、被検査デバイスの所定の端子に所定の電圧を印加して検査を行うＩＣテスタにおいて、第１の電圧を出力する第１の増幅器と、前記第１の電圧とは異なる第２の電圧を出力する第２の増幅器と、前記第１の増幅器の出力端子と、第２の増幅器の出力端子との間に直列接続されている第１および第２の抵抗と、前記第１の抵抗と第２の抵抗とが接続された中間点に接続されている出力端子とを備えていて、前記出力端子に、被検査デバイスの所定の端子が接続されることを特徴とする。
【００２０】
また、本発明は、前記第１の増幅器の入力端子と、第２の増幅器の入力端子との間に接続されていて、所定のバイアス電圧を発生するバイアス電圧源をさらに備えていて、前記第１および第２の増幅器は、ボルテージフォロワであってもよい。
【００２１】
また、本発明は、前記第１の増幅器は、ボルテージフォロワであってもよい。
【発明の効果】
【００２２】
本発明に係るＩＣテスタによれば、無負荷時の出力インピーダンスが大きい、一般的に市販されている差動増幅器ＩＣを用いて、大きな負荷容量が接続された被検査デバイスに電源を供給しても、差動増幅器の動作が不安定になることがない。
【発明を実施するための最良の形態】
【００２３】
図１は、本発明の第１実施形態に係るＩＣテスタ１００の構成図である。ＩＣテスタ１００は、ＤＡコンバータ ＤＡＣと、バイアス電圧源ＥＢと、２つの差動増幅器Ａ１，Ａ２と、２つの抵抗Ｒ１，Ｒ２と、出力端子ＯＵＴとを備えている。ＤＡコンバータ ＤＡＣは、図示していない制御部から送られる設定値（デジタル値）を、対応する設定電圧（アナログ電圧）に変換する。バイアス電圧源ＥＢは、一定のバイアス電圧ＶＢを発生する。差動増幅器Ａ１，Ａ２としては、一般的に市販されている差動増幅器ＩＣが用いられる。
【００２４】
ＤＡコンバータ ＤＡＣの出力端子は、バイアス電圧源ＥＢの正電圧端子と、差動増幅器Ａ１の非反転入力端子とに接続されている。差動増幅器Ａ１は、その出力端子が反転入力端子に接続されている。すなわち、差動増幅器Ａ１はボルテージフォロワを形成していて、その出力端子の電圧（出力電圧）は、非反転入力端子の電圧（入力電圧）と等しい。
【００２５】
バイアス電圧源ＥＢの負電圧端子は、差動増幅器Ａ２の非反転入力端子に接続されている。差動増幅器Ａ２も、その出力端子が反転入力端子に接続されていて、ボルテージフォロワを形成しており、出力電圧は入力電圧と等しい。
【００２６】
差動増幅器Ａ１の出力端子と、差動増幅器Ａ２の出力端子との間には、２つの抵抗Ｒ１，Ｒ２が直列接続されている。すなわち、差動増幅器Ａ１の出力端子は抵抗Ｒ１の一端に接続され、抵抗Ｒ１の他端は抵抗Ｒ２の一端に接続され、抵抗Ｒ２の他端は差動増幅器Ａ２の出力端子に接続されている。抵抗Ｒ１と抵抗Ｒ２とが接続された中間点は、ＩＣテスタ１００の出力端子ＯＵＴに接続されている。
【００２７】
ＩＣテスタ１００の出力端子ＯＵＴは、検査時に、被検査デバイスＤＵＴの電源端子に接続される（この電源端子は、正電源端子に限られるわけではなく、負電源端子のこともある。さらに、電源端子以外の端子に接続されることもある。）。さらに、被検査デバイスＤＵＴの電源端子と基準電位との間に、負荷容量ＣＬが接続される。これは、検査中に被検査デバイスＤＵＴの電源端子に流れ込む（または流れ出す）負荷電流ＩＬが変動しても、電源端子の電位は変動しないようにするためである。この負荷容量ＣＬの値は、通常０．１〜１００μＦ程度である。
【００２８】
検査時の動作を説明する。ＤＡコンバータ ＤＡＣは、図示していない制御部から送られる設定値を、対応する設定電圧Ｖｉに変換して出力端子から出力する。この設定電圧Ｖｉは、差動増幅器Ａ１の非反転入力端子に印加される。すると、差動増幅器Ａ１はボルテージフォロワを形成しているので、その出力端子から、同じ設定電圧Ｖｉが出力される。
【００２９】
一方、バイアス電圧源ＥＢの正電圧端子も設定電圧Ｖｉになるので、バイアス電圧源ＥＢの負電圧端子の電圧はＶｉ−ＶＢとなる。この電圧Ｖｉ−ＶＢが、差動増幅器Ａ２の非反転入力端子に印加される。すると、差動増幅器Ａ２もボルテージフォロワを形成しているので、その出力端子から、同じ電圧Ｖｉ−ＶＢが出力される。
【００３０】
差動増幅器Ａ１の出力端子から出力される電圧Ｖｉと、差動増幅器Ａ２の出力端子から出力される電圧Ｖｉ−ＶＢとの差電圧ＶＢ（すなわちバイアス電圧）が、直列接続された２つの抵抗Ｒ１，Ｒ２によって分圧されるので、抵抗Ｒ１と抵抗Ｒ２との中間点、すなわちＩＣテスタ１００の出力端子ＯＵＴでの出力電圧ＶＯＵＴは、２つの抵抗Ｒ１，Ｒ２の抵抗値をそれぞれＲ１，Ｒ２とすると、
ＶＯＵＴ＝Ｖｉ−ＶＢ・Ｒ１／（Ｒ１＋Ｒ２）  …（１）
となる。
【００３１】
上記の構成によれば、検査時に、ＩＣテスタ１００の出力端子ＯＵＴから被検査デバイスＤＵＴの電源端子に流れ込む負荷電流ＩＬがゼロであっても、差動増幅器Ａ１の出力端子から差動増幅器Ａ２の出力端子に向かって電流が流れる。負荷電流ＩＬがゼロのとき、差動増幅器Ａ１の出力端子から差動増幅器Ａ２の出力端子に向かって流れる電流をバイアス電流ＩＢと呼ぶこととする。このバイアス電流ＩＢは、
ＩＢ＝ＶＢ／（Ｒ１＋Ｒ２）  …（２）
で表される。
【００３２】
ここで、簡単の為、抵抗Ｒ１，Ｒ２の抵抗値は等しいものとし、その共通の値をＲＢとする。すなわち、Ｒ１＝Ｒ２≡ＲＢとすると、上記（２）式は、
ＩＢ＝ＶＢ／（２ＲＢ）  …（２’）
となる。
【００３３】
図２は、図１に示したＩＣテスタ１００内の差動増幅器Ａ１の出力段の等価回路図である。Ｑ１はＮＰＮトランジスタ、Ｑ２はＰＮＰトランジスタ、Ｅｄはアイドリングバイアス電圧源である。アイドリングバイアス電圧源Ｅｄは、一定のアイドリングバイアス電圧Ｖｄを発生する。
【００３４】
トランジスタＱ１に流れる電流をＩＱ１、トランジスタＱ２に流れる電流をＩＱ２とすると、差動増幅器Ａ１の出力電流Ｉｏは、
Ｉｏ＝ＩＱ１−ＩＱ２  …（３）
である。
【００３５】
トランジスタＱ１のエミッタを見込んだインピーダンスｒｅ１は、
ｒｅ１＝ＶＴ／ＩＱ１  …（４）
である。ここで、ＶＴ＝ｋＢＴ／ｑであり、ｋＢはボルツマン定数、Ｔは絶対温度、ｑは電気素量であり、ＶＴは常温で約２６［ｍＶ］になる。
【００３６】
トランジスタＱ２のエミッタを見込んだインピーダンスｒｅ２は、
ｒｅ２＝ＶＴ／ＩＱ２  …（５）
である。
【００３７】
従って、差動増幅器Ａ１の出力インピーダンスｒＯは、インピーダンスｒｅ１とｒｅ２の並列接続になるので、上記（４）式および（５）式より、
ｒＯ＝ＶＴ／（ＩＱ１＋ＩＱ２）  …（６）
となる。
【００３８】
上記（６）式中のＩＱ１およびＩＱ２を求める。
【００３９】
ここで、仮に差動増幅器Ａ１の出力電流Ｉｏ＝０の場合を考えると、トランジスタＱ１に流れる電流ＩＱ１と、トランジスタＱ２に流れる電流ＩＱ２とは、どちらもアイドリング電流ＩＱ０と等しくなる。
【００４０】
しかし、本実施形態においては、負荷電流ＩＬがゼロであっても、差動増幅器Ａ１の出力端子から出力電流Ｉｏが流れ出しているので、トランジスタＱ１に流れる電流ＩＱ１は、アイドリング電流ＩＱ０より増加している。従って、トランジスタＱ１のベース・エミッタ間電圧ＶＢＥ１も、Ｉｏ＝０の場合と比べて、わずかに増加している。この変化分をΔＶＢＥ１とすると、ＩＱ１は、
ＩＱ１＝ＩＱ０・ｅｘｐ（ΔＶＢＥ１／ＶＴ）  …（７）
で表される。ここで、
ｋ≡ｅｘｐ（ΔＶＢＥ１／ＶＴ）  …（８）
と置くと、上記（７）式は、
ＩＱ１＝ＩＱ０・ｋ  …（７’）
となる。
【００４１】
トランジスタＱ１のベースとトランジスタＱ２のベースとの間の電圧はアイドリングバイアス電圧Ｖｄに固定されているので、トランジスタＱ１のベース・エミッタ間電圧ＶＢＥ１がΔＶＢＥ１だけ増加すれば、トランジスタＱ２のエミッタ・ベース間電圧ＶＥＢ２は同じ量だけ減少する。この変化分をΔＶＥＢ２とすると、ＩＱ２は、
ＩＱ２＝ＩＱ０・ｅｘｐ（ΔＶＥＢ２／ＶＴ）  …（９）
で表される。ここで、ΔＶＥＢ２＝−ΔＶＢＥ１なので、
ＩＱ２＝ＩＱ０・ｅｘｐ（−ΔＶＢＥ１／ＶＴ）  …（９’）
となる。さらに、上記（８）式を代入すると、
ＩＱ２＝ＩＱ０／ｋ  …（９”）
となる。
【００４２】
以上でＩＱ１およびＩＱ２を求めることができたので、（７’）式および（９”）式を上記（６）式に代入すると、
ｒＯ＝ＶＴ／｛ＩＱ０（ｋ＋１／ｋ）｝  …（６’）
となる。
【００４３】
次に、上記（６’）式中のｋをＩｏで表す。（３）式中のＩＱ１およびＩＱ２に（７’）式および（９”）式を代入すると、
Ｉｏ＝ＩＱ０（ｋ−１／ｋ）  …（３’）
となる。この式をｋについて解けば、
ｋ＝｛Ｉｏ／ＩＱ０＋（（Ｉｏ／ＩＱ０）２＋４）（１／２）｝／２  …（３”）
となる。以上でｋをＩｏで表せた。
【００４４】
従って、負荷電流ＩＬがゼロのときの、差動増幅器Ａ１の出力インピーダンスｒＯは、上記（６’）式および（３”）で表すことができる。これらの式を再掲する。
ｒＯ＝ＶＴ／｛ＩＱ０（ｋ＋１／ｋ）｝  …（６’）
ｋ＝｛Ｉｏ／ＩＱ０＋（（Ｉｏ／ＩＱ０）２＋４）（１／２）｝／２  …（３”）
【００４５】
図１における、差動増幅器Ａ２の出力インピーダンスも、差動増幅器Ａ１の出力インピーダンスｒＯと同様であり、上記（６’）式および（３”）で表すことができる。
【００４６】
負荷電流ＩＬがゼロのときの、ＩＣテスタ１００の出力端子ＯＵＴでの出力インピーダンスｒＯＵＴは、差動増幅器Ａ１の出力インピーダンスｒＯと抵抗Ｒ１の直列接続と、差動増幅器Ａ２の出力インピーダンスｒＯと抵抗Ｒ２の直列接続との並列接続になる。Ｒ１＝Ｒ２≡ＲＢとしたので、この並列接続は、２つの（ｒＯ＋ＲＢ）の並列接続になる。すなわち、
ｒＯＵＴ＝（ｒＯ＋ＲＢ）／２  …（１０）
となる。ｒＯ≫ＲＢであるものとすれば、
ｒＯＵＴ≒ｒＯ／２  …（１０’）
となる。
【００４７】
次に、負荷電流ＩＬがゼロのときの、負荷容量ＣＬに対する、差動増幅器Ａ１，Ａ２の動作が安定である条件を求める。差動増幅器Ａ１，Ａ２のゲイン帯域幅積をＧＢＷとすると、
ＧＢＷ＜１／（２π・ＣＬ・ｒｏｕｔ）  …（１１）
∴  ＣＬ＜１／（２π・ＧＢＷ・ｒｏｕｔ）  …（１１’）
である。
【００４８】
次に、負荷電流ＩＬがゼロのときの、差動増幅器Ａ１の出力インピーダンスｒＯ、ＩＣテスタ１００の出力端子ＯＵＴでの出力インピーダンスｒＯＵＴ、および負荷容量ＣＬの安定条件を試算する。
【００４９】
差動増幅器Ａ１の出力インピーダンスｒＯを試算する。代表的な差動増幅器ＩＣのアイドリング電流ＩＱ０は０．１［ｍＡ］程度である。また、上記の通りＶＴは常温で２６［ｍＶ］である。バイアス電流ＩＢ＝１［ｍＡ］とすると、負荷電流ＩＬ＝０なので、差動増幅器Ａ１の出力電流Ｉｏ＝ＩＢ＝１［ｍＡ］である。これらの値を（６’）式および（３”）式に代入すると、
ｒＯ＝２６［ｍＶ］／｛０．１［ｍＡ］・（ｋ＋１／ｋ）｝
ｋ＝｛１[mA]／０．１[mA]＋（（１[mA]／０．１[mA]）２＋４）（１／２）｝／２
となる。計算すると、ｒＯ≒２６［Ω］が得られる。従来例ではｒＯ＝１３０［Ω］であったので、この値は従来例の約１／５である。
【００５０】
ＩＣテスタ１００の出力端子ＯＵＴでの出力インピーダンスｒＯＵＴは、ほぼ、差動増幅器Ａ１の出力インピーダンスｒＯの１／２である。すなわち、（１０’）式より、
ｒＯＵＴ≒ｒＯ／２＝２６［Ω］／２＝１３［Ω］
が得られる。従来例ではｒＯＵＴ＝１３０［Ω］であったので、この値は従来例の約１／１０である。
【００５１】
負荷容量ＣＬの安定条件を試算する。ゲイン帯域幅積ＧＢＷ＝１［ＭＨｚ］とする。また、上記の通りＩＣテスタ１００の出力端子ＯＵＴでの出力インピーダンスｒＯＵＴ≒１３［Ω］である。これらの値を（１１’）式に代入すると、
ＣＬ＜１／（２π・１［ＭＨｚ］・１３［Ω］）＝１２２４３［ｐＦ］
が得られる。すなわち、負荷容量ＣＬが１２２４３［ｐＦ］まで安定になる。従来例ではＣＬ＜１２２４［ｐＦ］であったので、この値は従来例の約１０倍である。
【００５２】
図３は、アイドリング電流ＩＱ０＝０．１［ｍＡ］、バイアス電流ＩＢ＝１［ｍＡ］、ＲＢ＝５［Ω］とした場合において、負荷電流ＩＬを変化させたときの、出力インピーダンスｒＯＵＴの変化をシミュレーションした結果を示すグラフである。横軸が負荷電流ＩＬ［ｍＡ］を示しており、縦軸が出力インピーダンスｒＯＵＴ［Ω］を示している。実線が本実施形態の値を示しており、破線が従来例の値を示している。負荷電流ＩＬがゼロのとき、出力インピーダンスｒＯＵＴは最大になり、負荷電流ＩＬの絶対値が大きくなるほど、出力インピーダンスｒＯＵＴは下がっている。
【００５３】
上記で試算した通り、負荷電流ＩＬがゼロのとき、本実施形態の出力インピーダンスｒＯＵＴは、従来例の出力インピーダンスｒＯＵＴの約１／１０になっている。さらに、全ての負荷電流ＩＬの値において、本実施形態の出力インピーダンスｒＯＵＴは、従来例の出力インピーダンスｒＯＵＴより小さい。これは、本実施形態には、バイアス電圧源ＥＢが設けられていて、負荷電流ＩＬがゼロであっても、差動増幅器Ａ１，Ａ２の出力端子間にバイアス電流ＩＢが流れるからである。バイアス電流ＩＢを大きな値に設定するほど、出力インピーダンスｒＯＵＴは小さくなる。
【００５４】
図４は、本発明の第２実施形態に係るＩＣテスタ２００の構成図である。図４において、図１の第１実施形態と同一の構成には同一の符号を付し、その説明を省略するものとする。第２実施形態が、第１実施形態と異なる点は、バイアス電圧源ＥＢがない点と、差動増幅器Ａ１，Ａ２に、それぞれ２つづつ抵抗が接続されている点である。すなわち、ＤＡコンバータ ＤＡＣの出力端子は、差動増幅器Ａ１，Ａ２の非反転入力端子の両方に接続されている。差動増幅器Ａ１は、その出力端子と反転入力端子との間に抵抗Ｒ３が接続されていて、さらに反転入力端子と負電源ＶＥＥとの間に抵抗Ｒ４が接続されている。差動増幅器Ａ２は、その出力端子と反転入力端子との間に抵抗Ｒ５が接続されていて、さらに反転入力端子と正電源ＶＣＣとの間に抵抗Ｒ６が接続されている。
【００５５】
本実施形態の動作を説明する。簡単の為、Ｒ３とＲ５の抵抗値は等しく、かつＲ４とＲ６の抵抗値も等しいものとする。ただし、実際は必ずしもその必要はない。このとき、差動増幅器Ａ１の出力電圧Ｖｏ１および差動増幅器Ａ２の出力電圧Ｖｏ２は、次式で表される。
Ｖｏ１＝（１＋Ｒ３／Ｒ４）・Ｖｉ−Ｒ３／Ｒ４・ＶＥＥ  …（１２）
Ｖｏ２＝（１＋Ｒ５／Ｒ６）・Ｖｉ−Ｒ５／Ｒ６・ＶＣＣ  …（１３）
上式において、Ｒ３／Ｒ４＝Ｒ５／Ｒ６≡ｍと置けば、
ＶＢ≡Ｖｏ１−Ｖｏ２＝ｍ・（ＶＣＣ−ＶＥＥ）  …（１４）
となる。すなわち、ＶＢ≡Ｖｏ１−Ｖｏ２は、設定電圧Ｖｉによらず、常に一定になる。以降の動作は第１実施形態と同様である。
【００５６】
なお、上記ｍを小さい値になるように設定しておけば、差動増幅器Ａ１，Ａ２の閉ループゲインをほぼ１にすることが可能である。また、上記の例では、ＶＣＣを正電源、ＶＥＥを負電源としたが、ＶＣＣ＞ＶＥＥであれば、いかなる電位であってもよい。さらに、ＶＣＣまたはＶＥＥのどちらかがＧＮＤ（接地）電位であってもよい。
【００５７】
図５は、本発明の第３実施形態に係るＩＣテスタ３００の構成図である。図５においても、図１の第１実施形態と同一の構成には同一の符号を付し、その説明を省略するものとする。第３実施形態が、第１実施形態と異なる点は、バイアス電圧源ＥＢがない点と、差動増幅器Ａ２に１つの抵抗Ｒ５と１つの定電流源ＪＢとが接続されている点である。すなわち、ＤＡコンバータ ＤＡＣの出力端子は、２つの差動増幅器Ａ１，Ａ２の非反転入力端子の両方に接続されている。差動増幅器Ａ２は、その出力端子と反転入力端子との間に抵抗Ｒ５が接続されていて、さらに反転入力端子と正電源ＶＣＣとの間に定電流源ＪＢが接続されている。
【００５８】
本実施形態の動作を説明する。差動増幅器Ａ１の出力電圧Ｖｏ１および差動増幅器Ａ２の出力電圧Ｖｏ２は、次式で表される。
Ｖｏ１＝Ｖｉ  …（１５）
Ｖｏ２＝Ｖｉ−Ｒ５・ＪＢ  …（１６）
従って、
ＶＢ≡Ｖｏ１−Ｖｏ２＝Ｒ５・ＪＢ  …（１７）
となる。すなわち、ＶＢ≡Ｖｏ１−Ｖｏ２は、設定電圧Ｖｉによらず、常に一定になる。以降の動作は第１実施形態と同様である。
【００５９】
なお、本実施形態においては、差動増幅器Ａ１，Ａ２の閉ループゲインは１である。
【産業上の利用可能性】
【００６０】
本発明は、電源端子に負荷容量が接続された被検査デバイスに対して、一般的に市販されている差動増幅器ＩＣを用いて電源を供給するＩＣテスタに適用できる。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１実施形態に係るＩＣテスタの構成図である。
【図２】図１に示したＩＣテスタ内の差動増幅器の出力段の等価回路図である。
【図３】負荷電流ＩＬを変化させたときの、出力インピーダンスｒＯＵＴの変化をシミュレーションした結果を示すグラフである。
【図４】本発明の第２実施形態に係るＩＣテスタの構成図である。
【図５】本発明の第３実施形態に係るＩＣテスタの構成図である。
【図６】従来のＩＣテスタの構成図である。
【図７】図６に示したＩＣテスタ内の差動増幅器の出力段の等価回路図である。
【符号の説明】
【００６２】
１００  ＩＣテスタ
ＤＡＣ  ＤＡコンバータ
ＥＢ  バイアス電圧源
Ａ１，Ａ２  差動増幅器
Ｒ１，Ｒ２  抵抗
ＯＵＴ  出力端子
ＣＬ  負荷容量
ＤＵＴ  被検査デバイス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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