(57)【要約】【課題】デバイス特性の変動を抑えることが可能な半導体装置及びその製造方法を提供する。【解決手段】Ｐ型のシリコン基板１０１に形成された高耐圧横型ＭＩＳＦＥＴであって、対向してシリコン基板１０１の表面に形成されたＮ型のソース領域１０４及びドレイン領域１０２と、ドレイン領域１０２の上に形成されたフィールド酸化膜１０７と、シリコン基板１０１の表面に形成されたゲート酸化膜１１２と、フィールド酸化膜１０７の上に形成され、シリコン基板１０１の上面において円弧部及び直線部を有するゲート電極１０８とを備え、ゲート電極１０８の直線部は、ゲート酸化膜１１２を介してソース領域１０４とドレイン領域１０２との間のシリコン基板１０１の上方に形成され、ゲート電極１０８の円弧部は、ソース領域１０４とドレイン領域１０２との間のシリコン基板１０１の上方に形成されない。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板に形成された高耐圧横型ＭＩＳＦＥＴであって、
対向して前記半導体基板の表面に形成された第２導電型のソース領域及び第２導電型のドレイン領域と、
前記ドレイン領域の上に形成されたフィールド酸化膜と、
前記半導体基板の表面に形成されたゲート酸化膜と、
前記フィールド酸化膜の上に形成され、前記半導体基板の上面において円弧部及び直線部を有するゲート電極とを備え、
前記ゲート電極の直線部は、前記ゲート酸化膜を介して前記ソース領域と前記ドレイン領域との間の前記半導体基板の上方に形成され、
前記ゲート電極の円弧部は、前記ソース領域と前記ドレイン領域との間の前記半導体基板の上方に形成されない
ことを特徴とする半導体装置。
【請求項２】
前記半導体装置は、さらに、前記ソース領域と前記ドレイン領域との間の前記半導体基板の上に形成され、前記ゲート電極の円弧部と接する絶縁プレートを備える
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１導電型の半導体基板に形成された高耐圧横型ＭＩＳＦＥＴの製造方法であって、
前記半導体基板の表面に第２導電型のドレイン領域を形成する工程と、
前記ドレイン領域の上にフィールド酸化膜を形成する工程と、
前記半導体基板の表面にゲート酸化膜を形成する工程と、
前記フィールド酸化膜、前記ゲート酸化膜及び前記半導体基板の上に多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜に不純物を選択的にイオン注入する工程と、
前記イオン注入が行われた前記多結晶シリコン膜を選択的にエッチングして、前記半導体基板の上面において円弧部及び直線部を有する形状に加工する工程と、
前記半導体基板の表面に前記ドレイン領域と対向する第２導電型のソース領域を形成する工程とを含み、
前記イオン注入の工程では、前記ソース領域と前記ドレイン領域との間の前記半導体基板の上方に位置し、前記多結晶シリコン膜の円弧部となる部分には前記不純物を注入しない
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に高耐圧横型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）に関する。
【背景技術】
【０００２】
近年、ＩＣ回路と高耐圧素子とが複合化された半導体装置が各種の用途に利用されている。特に、プラズマディスプレイの駆動回路や電源利用される半導体装置では、高耐圧横型ＭＯＳＦＥＴが高耐圧素子として採用されている（例えば、特許文献１参照）。
【０００３】
以下に、従来の高耐圧横型ＭＯＳＦＥＴの構造について図面を参照しながら詳細に説明する。図４（ａ）は従来の高耐圧横型ＭＯＳＦＥＴのパターンレイアウト図（上面図）であり、図４（ｂ）は同高耐圧横型ＭＯＳＦＥＴの直線領域の断面図（図４（ａ）におけるＡ−Ａ’での断面図）であり、図４（ｃ）は同高耐圧横型ＭＯＳＦＥＴのコーナ領域の断面図（図４（ａ）におけるＢ−Ｂ’での断面図）である。
【０００４】
この高耐圧横型ＭＯＳＦＥＴは、図４に示すように、ドレイン領域４０２、低濃度ドレイン領域４０３、ソース領域４０４、ドレインコンタクト領域４０５、バックゲート領域４０６、フィールド酸化膜４０７、ゲート電極４０８、層間絶縁膜４０９、ソース電極４１０、ドレイン電極４１１及びゲート酸化膜４１２を備える。
【０００５】
ドレイン領域４０２は、比較的低濃度のＮ型不純物をシリコン基板４０１表面より導入することによって形成される。ソース領域４０４は、シリコン基板４０１表面に高濃度のＮ型不純物を注入することによって形成される。フィールド酸化膜４０７は、シリコン基板４０１の表面に形成された酸化膜であり、ＣＶＤ法や熱酸化法により形成される。ゲート酸化膜４１２は、ソース領域４０４とフィールド酸化膜４０７との間におけるドレイン領域４０２表面に形成された絶縁膜である。
【０００６】
ゲート電極４０８は、多結晶シリコン膜をＣＶＤ法により堆積し、多結晶シリコン膜に不純物をドープした後、選択的にＲＩＥなどで多結晶シリコン膜をエッチングして形成した電極である。このとき、ゲート電極４０８は、フィールド酸化膜４０７の上まで延設して形成されており、フィールドプレートとしてシリコン基板４０１とドレイン領域４０２との間のＰＮ接合耐圧を向上させる効果を有している。また、高耐圧横型ＭＯＳＦＥＴのオン状態においては、ゲート電極４０８に電圧が印可され、ドレイン領域４０２とソース領域４０４との間のシリコン基板４０１表面にチャネルが形成され、ドレインとソースとが導通する。
【０００７】
層間絶縁膜４０９は、ゲート電極４０８やフィールド酸化膜４０７などを覆うようにシリコン基板４０１の表面に形成される。ソース電極４１０は、層間絶縁膜４０９上に形成された金属製の電極であり、その一部はソース領域４０４に電気的に接続される。ドレイン電極４１１は、層間絶縁膜４０９上に形成された金属製の電極であり、その一部はドレイン領域４０２表面に形成されたドレインコンタクト領域４０５に電気的に接続される。
【０００８】
このような従来の高耐圧横型ＭＯＳＦＥＴをチップにレイアウトする場合、チップ面積の利用効率を高めるために、通常、図４（ａ）に示すように所定の線（図４（ａ）におけるＣ−Ｃ’線）でパターンを折り返したレイアウトが行われる。従って、レイアウトの折り返し部分にはコーナ領域ができる。
【０００９】
ここで、ドレインとソースとの間に電圧をかけた場合、コーナ領域ではドレイン側からソース側に向かって電界が集中するため直線領域に比べて電界が増加する。そのため、長時間に渡ってドレインとソースとの間に高電圧を印可すると、高電界部であるコーナ領域でエネルギーの高いキャリアが生成され、そのキャリアがゲート酸化膜４１２に飛び込むため、コーナ領域でのゲート酸化膜４１２の界面準位が変動する。その結果、コーナ領域にソース領域４０４とゲート電極４０８とが形成されている場合、高耐圧横型ＭＯＳＦＥＴがオン状態の時にコーナ領域を流れる電流が経時的に変動し、デバイス特性が変動するので、デバイスの信頼性が低下する。特にゲート幅の小さいセルにおいてはコーナ領域を流れる電流の割合が直線領域を流れる電流に比べて増加するため、デバイス特性の変動が大きくなる。
【００１０】
そのため、従来の高耐圧横型ＭＯＳＦＥＴでは、図４（ｃ）に示すように、コーナ領域にソース領域４０４を形成しないことでコーナ領域を流れる電流を抑制させ、上記デバイス特性の変動を抑えている。
【００１１】
また、コーナ領域での電界緩和を図ることで、コーナ領域でのゲート酸化膜４１２の界面準位の変動を抑制し、電流変動を抑制させることができる。従って、従来の高耐圧横型ＭＯＳＦＥＴでは、図４（ｃ）に示すように、シリコン基板４０１表面にＮ型のドレイン領域４０２と、それと接して位置する、ドレイン領域４０２よりも不純物濃度の低い低濃度ドレイン領域４０３とを備えることでコーナ領域での電界緩和を図っている。
【特許文献１】特開平８−３３０５８０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところで、従来の高耐圧横型ＭＯＳＦＥＴは、コーナ領域において、ソース領域を非形成にすることでコーナ領域での電流を抑制させているが、コーナ領域には、ゲート電極と直線領域と同じ膜厚のゲート酸化膜とが存在する。そのため、高耐圧横型ＭＯＳＦＥＴがオン状態の時にコーナ領域のゲート電極下には寄生チャネルが形成されており、直線領域端部のソースから寄生チャネルを経てコーナ領域を流れる電流が残存している。よって、従来の高耐圧横型ＭＯＳＦＥＴでは、ドレインとソースとの間に高電圧が長時間に渡って印可された場合、寄生チャネル付近でのゲート酸化膜の界面準位が変動し、コーナ領域を流れる電流が変動するため、デバイス特性の変動を抑えることが出来ない。
【００１３】
さらに、上記デバイス特性の変動を抑えるために、ゲート電極をコーナ領域のみに完全に形成しない場合は、コーナ領域でのフィールドプレート効果が無くなるためコーナ領域での耐圧が低下する。また、コーナ領域での電界緩和を図るため直線領域でのドレイン領域の濃度より低濃度の領域を形成する方法においては、低濃度領域を形成させるために工程を追加する必要があり加工費が増加し、またリードタイムが増加する新たな問題が生じる。従って、上述した方法では、高耐圧横型ＭＯＳＦＥＴにおけるデバイス特性の変動を抑えことができない。
【００１４】
そこで、本発明は、かかる問題点に鑑み、デバイス特性の変動を抑えることが可能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
以上の課題を解決するために、本発明の半導体装置は、第１導電型の半導体基板に形成された高耐圧横型ＭＩＳＦＥＴであって、対向して前記半導体基板の表面に形成された第２導電型のソース領域及び第２導電型のドレイン領域と、前記ドレイン領域の上に形成されたフィールド酸化膜と、前記半導体基板の表面に形成されたゲート酸化膜と、前記フィールド酸化膜の上に形成され、前記半導体基板の上面において円弧部及び直線部を有するゲート電極とを備え、前記ゲート電極の直線部は、前記ゲート酸化膜を介して前記ソース領域と前記ドレイン領域との間の前記半導体基板の上方に形成され、前記ゲート電極の円弧部は、前記ソース領域と前記ドレイン領域との間の前記半導体基板の上方に形成されないことを特徴とする。
【００１６】
これによって、ゲート電極の円弧部下方の半導体基板表面には、寄生チャネルが形成されない。そのため、ドレイン−ソース間に高電圧が印加された際に、コーナ領域にかかる高電界によってゲート酸化膜の界面準位が変動しても、デバイス特性に影響が与えられない。その結果、デバイス特性の変動を抑えることができる。
【００１７】
ここで、前記半導体装置は、さらに、前記ソース領域と前記ドレイン領域との間の前記半導体基板の上に形成され、前記ゲート電極の円弧部と接する絶縁プレートを備えてもよい。
【００１８】
これによって、絶縁プレートはフィールドプレートとしての効果を有するため、コーナ領域でのブレークダウン耐圧の低下を防止することができる。
【００１９】
また、本発明は、第１導電型の半導体基板に形成された高耐圧横型ＭＩＳＦＥＴの製造方法であって、前記半導体基板の表面に第２導電型のドレイン領域を形成する工程と、前記ドレイン領域の上にフィールド酸化膜を形成する工程と、前記半導体基板の表面にゲート酸化膜を形成する工程と、前記フィールド酸化膜、前記ゲート酸化膜及び前記半導体基板の上に多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜に不純物を選択的にイオン注入する工程と、前記イオン注入が行われた前記多結晶シリコン膜を選択的にエッチングして、前記半導体基板の上面において円弧部及び直線部を有する形状に加工する工程と、前記半導体基板の表面に前記ドレイン領域と対向する第２導電型のソース領域を形成する工程とを含み、前記イオン注入の工程では、前記ソース領域と前記ドレイン領域との間の前記半導体基板の上方に位置し、前記多結晶シリコン膜の円弧部となる部分には前記不純物を注入しないことを特徴とする半導体装置の製造方法とすることもできる。
【００２０】
これによって、ゲート電極をエッチングしないため、オーバエッチによるダメージを防ぐことができる。
【発明の効果】
【００２１】
本発明では、コーナ領域におけるチャネル上方にゲート電極を形成しないので、寄生チャネルの形成を防ぐことができる。そのためドレインとソースとの間に高電圧が長時間印可された際に、コーナ領域のゲート酸化膜の界面準位が変動しても、電流変動が起こり難くなる。その結果、高耐圧横型ＭＯＳＦＥＴの経時的な特性変動を防ぎ高品質化を実現できる。
【００２２】
また、コーナ領域に残った多結晶シリコン膜（ノンドープのゲート電極）はフィールドプレート効果を有するので、コーナ領域でのブレークダウン耐圧の低下を防止することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態に係る半導体装置について、図面を参照して詳細に説明する。なお、本発明は以下に実施形態に限定されない。
【００２４】
（第１の実施の形態）
まず、本実施の形態に係る高耐圧横型ＭＯＳＦＥＴの構造について説明する。
【００２５】
図１（ａ）は本実施の形態に係る高耐圧横型ＭＯＳＦＥＴのパターンレイアウト図（上面図）である。また、図１（ｂ）は同高耐圧横型ＭＯＳＦＥＴの直線領域（図１（ａ）におけるＥ領域）の断面図（図１（ａ）におけるＡ−Ａ’での断面図）であり、図１（ｃ）は同高耐圧横型ＭＯＳＦＥＴのコーナ領域（図１（ａ）におけるＤ領域）の断面図（図１（ａ）におけるＢ−Ｂ’での断面図）である。
【００２６】
この高耐圧横型ＭＯＳＦＥＴは、図１（ｂ）に示すように、ドレイン領域１０２、ソース領域１０４、ドレインコンタクト領域１０５、バックゲート領域１０６、フィールド酸化膜１０７、ゲート電極１０８、層間絶縁膜１０９、ソース電極１１０、ドレイン電極１１１及びゲート酸化膜１１２を備える。
【００２７】
ドレイン領域１０２及びソース領域１０４は、対向してシリコン基板１０１の表面に形成される。フィールド酸化膜１０７は、ドレイン領域１０２の上に形成され、ゲート酸化膜１１２は、シリコン基板１０１の表面に形成される。
【００２８】
ゲート電極１０８は、図１（ａ）に示すように、フィールド酸化膜１０７の上に形成され、シリコン基板１０１の上面において円弧部及び直線部を有する。ゲート電極１０８の直線部は、直線領域に形成され、図１（ｂ）に示すように、ゲート酸化膜１１２を介してソース領域１０４とドレイン領域１０２との間のシリコン基板１０１の上方に形成される。一方、ゲート電極１０８の円弧部は、コーナ領域に形成され、図１（ｃ）に示すように、ソース領域１０４とドレイン領域１０２との間のシリコン基板１０１の上方に形成されない。
【００２９】
次に、上記構造を有する高耐圧横型ＭＯＳＦＥＴの製造方法について説明する。
まず、Ｐ型のシリコン基板１０１表面に比較的低濃度のリンをイオン注入にて選択的に導入し１０００℃〜１２００℃の高温にて拡散させてＮ型のドレイン領域１０２を形成する。
【００３０】
次に、ドレイン領域１０２表面にＣＶＤ法又は熱酸化法を用いて２００ｎｍ〜６００ｎｍのフィールド酸化膜１０７を形成する。その後、ドレイン領域１０２と後述するソース領域１０４との間のシリコン基板１０１表面におけるチャネルが形成される領域上方に、熱酸化法を用いて１０ｎｍ〜２００ｎｍのゲート酸化膜１１２を形成する。そして、多結晶シリコン膜をＣＶＤ法などにより堆積させ、多結晶シリコン膜にイオン注入などでリンなどの不純物を導入する。
【００３１】
次に、多結晶シリコン膜上のレジストをパターンニングした後、ＲＩＥなどを用いてパターン開口部の多結晶シリコン膜を選択的にエッチングすることでゲート電極１０８を形成する。このとき、フィールドプレート効果を持たせるために、ゲート電極１０８はフィールド酸化膜１０７上にまで延設するように形成される。また、コーナ領域において、チャネルが形成されるシリコン基板１０１表面上方にゲート電極１０８が存在しないように、その部分のレジストを開口した状態で多結晶シリコン膜に対してＲＩＥを用いたエッチングが行われる。なお、ゲート電極のパターン形成時に、コーナ領域において、チャネルが形成されるシリコン基板１０１表面上方にゲート電極１０８が存在しないように、ゲート電極１０８の所望の箇所を同時にエッチングしてもよい。これにより、工程を削減することができる。
【００３２】
次に、レジストを除去し、さらにシリコン基板１０１表面にリン及び砒素をイオン注入にて選択的に導入した後、９００℃程度の高温にてアニーリングして高濃度のＮ型のソース領域１０４を形成する。その後、５００ｎｍ〜１５００ｎｍの層間絶縁膜１０９をＣＶＤ法により堆積させる。そして、層間絶縁膜１０９上に金属製の電極であるソース電極１１０を形成し、その一部をソース領域１０４と電気的に接続する。さらに層間絶縁膜１０９上にドレインコンタクト領域１０５と電気的に接続された金属製のドレイン電極１１１を形成する。
【００３３】
以上の製造工程により本実施の形態の高耐圧横型ＭＯＳＦＥＴが形成される。
従来の高耐圧横型ＭＯＳＦＥＴでは、コーナ領域においてもシリコン基板１０１表面上方に寄生のチャネルが形成される。しかしながら、本実施の形態の高耐圧横型ＭＯＳＦＥＴでは、コーナ領域におけるドレイン領域１０２とソース領域１０４との間のシリコン基板１０１上方にゲート電極１０８が形成されないため、寄生チャネルが形成されない。そのため、ドレイン−ソース間に高電圧が印加された際に、コーナ領域にかかる高電界によってゲート酸化膜１１２の界面準位が変動しても、デバイス特性に影響が与えられない。その結果、デバイス特性の変動を抑えることが可能な高耐圧横型ＭＯＳＦＥＴを実現できる。さらに、コーナ領域のドレイン領域１０２上に残ったゲート電極１０８はフィールドプレートとしての効果を有するため、コーナ領域でのブレークダウン耐圧の低下を招くことがない。
【００３４】
なお、本実施の形態では、ゲート酸化膜１１２の膜厚がフィールド酸化膜１０７の膜厚に比べて薄い構造としているが、ゲート酸化膜１１２の膜厚としてフィールド酸化膜１０７のような比較的厚い酸化膜厚を用いた場合においても同じ効果を得ることができる。
【００３５】
また、本実施の形態の高耐圧横型ＭＯＳＦＥＴでは、従来の高耐圧横型ＭＯＳＦＥＴと同様にコーナ領域にソース領域を形成していないが、本実施の形態の高耐圧横型ＭＯＳＦＥＴにおいてはコーナ領域に寄生チャネルが形成されないため、ソース領域を形成しても効果は変わらない。
【００３６】
（第２の実施の形態）
次に、本実施の形態に係る高耐圧横型ＭＯＳＦＥＴの構造について説明する。
【００３７】
図２は、本実施の形態に係る高耐圧横型ＭＯＳＦＥＴのコーナ領域の断面図である。なお、直線領域における断面構造は第１の実施の形態に係る高耐圧横型ＭＯＳＦＥＴと同じである。
【００３８】
本実施の形態に係る高耐圧横型ＭＯＳＦＥＴは、第１の実施の形態の高耐圧横型ＭＯＳＦＥＴでのコーナ領域のゲート電極１０８の円弧部の一部が除去され、その除去された領域にノンドープの多結晶シリコン膜からなる絶縁プレート１１３が形成されていることを特徴とする。すなわち、ソース領域１０４とドレイン領域１０２との間のシリコン基板１０１の上方に位置し、ゲート電極１０８の円弧部と接する絶縁プレート１１３が形成されていることを特徴とする。これにより、第１の実施の形態の高耐圧横型ＭＯＳＦＥＴにおける構造を用いた場合と同様に、コーナ領域での寄生チャネル形成を防ぐことが出来き、第１の実施の形態の高耐圧横型ＭＯＳＦＥＴと同じ効果を実現することが出来る。
【００３９】
以下、本実施の形態に係る高耐圧横型ＭＯＳＦＥＴの製造方法について、図３を参照しながら詳細に説明する。図３（ａ）〜図３（ｄ）は、各工程での同高耐圧横型ＭＯＳＦＥＴのコーナ領域の断面図である。
【００４０】
まず、図３（ａ）に示すように、シリコン基板１０１表面に比較的、低濃度のリンをイオン注入にて選択的に導入し１０００℃〜１２００℃の高温にて拡散させてＮ型のドレイン領域１０２を形成する。その後、ドレイン領域１０２表面上にＣＶＤ法又は熱酸化法を用いて２００ｎｍ〜６００ｎｍのフィールド酸化膜１０７を形成する。そして、シリコン基板１０１表面に熱酸化法を用いて１０ｎｍ〜２００ｎｍのゲート酸化膜１１２を形成する。
【００４１】
次に、図３（ｂ）に示すように、多結晶シリコンをＣＶＤ法などによりフィールド酸化膜１０７、ゲート酸化膜１１２及びシリコン基板１０１の上に堆積する。その後、後に行うエッチングにより、コーナ領域でのドレイン領域１０２とソース領域１０４との間のシリコン基板１０１上方の多結晶シリコンの円弧部となる部分上のみをレジスト１１４で覆った後、多結晶シリコンにイオン注入法を用いてリンを導入する。リンなどの不純物が導入されていない多結晶シリコンは電気的に高抵抗でありゲート電極として作用しない。そのため、多結晶シリコンにイオン注入法などを用いてリンなどの不純物を導入し、低抵抗な多結晶シリコンにする。このとき、多結晶シリコンのレジスト１１４で覆った領域にはリンが導入されないため、多結晶シリコンのレジスト１１４で覆われた領域は高抵抗のままで残り絶縁プレート１１３となる。
【００４２】
次に、図３（ｃ）に示すように、ＲＩＥなどを用いて、多結晶シリコンを選択的にエッチングし、シリコン基板１０１の上面において円弧部及び直線部を有する形状に加工する。これにより、絶縁プレート１１３とゲート電極１０８とが形成される。このとき、フィールドプレート効果を持たせるために、ゲート電極１０８はフィールド酸化膜１０７上にまで延設されている。
【００４３】
次に、図３（ｄ）に示すように、シリコン基板１０１表面にリン及び砒素をイオン注入にて選択的に導入した後、９００℃程度の高温にてアニーリングしてドレイン領域１０２と対向する高濃度のＮ型のソース領域１０４を形成する。その後、５００ｎｍ〜１５００ｎｍの層間絶縁膜１０９をＣＶＤ法により堆積させる。そして、層間絶縁膜１０９上に金属製の電極であるソース電極１１０を形成し、その一部をソース領域１０４と電気的に接続する。さらに層間絶縁膜１０９上にドレインコンタクト領域１０５と電気的に接続された金属製のドレイン電極１１１を形成する。
【００４４】
以上の製造工程により本実施の形態の横型高耐圧ＭＯＳＦＥＴが形成される。
第１の実施の形態の横型高耐圧ＭＯＳＦＥＴでは、ゲート電極１０８をＲＩＥにてエッチングする際のオーバエッチにより、ゲート酸化膜１１２及びシリコン基板１０１表面にダメージが与えられるため、ＰＮ接合から広がる空乏層に対して悪影響を与えることが課題として考えられる。しかしながら、本実施の形態における製造方法では、ゲート電極１０８をエッチングしないため、オーバエッチによるダメージを防ぐことができる。
【００４５】
以上、本発明の半導体装置について、実施の形態に基づいて説明したが、本発明は、この実施の形態の限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。
【００４６】
例えば、上記実施の形態では、半導体装置としてＮチャンネル高耐圧横型ＭＯＳＦＥＴを例に挙げて説明したが、高耐圧横型ＭＩＳＦＥＴであればこれに限られず、Ｐチャネル横型ＭＯＳＦＥＴにおいても同じ効果を得ることができる。
【００４７】
また、上記実施の形態では、半導体装置として高耐圧横型ＭＯＳＦＥＴを例示したが、高耐圧横型ＭＯＳＦＥＴに限定されるものではなく、例えば横型ダイオード、横型ＩＧＢＴ（Insulated gate bipolar transistor）などや、シリコン以外のＳｉＣ、ＧａＮ、ＧａＡｓなどの材料を用いた高耐圧素子であってもよい。
【産業上の利用可能性】
【００４８】
本発明は、半導体装置に有用であり、特にプラズマディスプレイの駆動回路に利用される高耐圧横型ＭＩＳＦＥＴ等に有用である。
【図面の簡単な説明】
【００４９】
【図１】（ａ）本発明の第１の実施の形態に係る高耐圧横型ＭＯＳＦＥＴのパターンレイアウト図（上面図）である。（ｂ）同高耐圧横型ＭＯＳＦＥＴの直線領域の断面図（図１（ａ）におけるＡ−Ａ’における断面図）である。（ｃ）同高耐圧横型ＭＯＳＦＥＴのコーナ領域の断面図（図１（ａ）におけるＢ−Ｂ’における断面図）である。
【図２】本発明の第２の実施の形態に係る高耐圧横型ＭＯＳＦＥＴのコーナ領域の断面図である。
【図３】本発明の第２の実施の形態に係る高耐圧横型ＭＯＳＦＥＴの製造方法を説明するための、同高耐圧横型ＭＯＳＦＥＴのコーナ領域の工程断面図である。
【図４】（ａ）従来の高耐圧横型ＭＯＳＦＥＴのパターンレイアウト図（上面図）である。（ｂ）同高耐圧横型ＭＯＳＦＥＴの直線領域の断面図（図４（ａ）におけるＡ−Ａ’での断面図）である。（ｃ）同高耐圧横型ＭＯＳＦＥＴのコーナ領域の断面図（図４（ａ）におけるＢ−Ｂ’での断面図）である。
【符号の説明】
【００５０】
１０１    シリコン基板
１０２    ドレイン領域
１０４    ソース領域
１０５    ドレインコンタクト領域
１０６    バックゲート領域
１０７    フィールド酸化膜
１０８    ゲート電極
１０９    層間絶縁膜
１１０    ソース電極
１１１    ドレイン電極
１１２    ゲート酸化膜
１１３    絶縁プレート
１１４    レジスト
４０１    シリコン基板
４０２    ドレイン領域
４０３    低濃度ドレイン領域
４０４    ソース領域
４０５    ドレインコンタクト領域
４０６    バックゲート領域
４０７    フィールド酸化膜
４０８    ゲート電極
４０９    層間絶縁膜
４１０    ソース電極
４１１    ドレイン電極
４１２    ゲート酸化膜
【図１】
2008004600.tif 000003
【図２】
2008004600.tif 000004
【図３】
2008004600.tif 000005
【図４】
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