(57)【要約】【課題】ゲートとゲート間の空間を誘電率の低い空気層で形成し、お互い隣接したゲートとゲート間の干渉キャパシタンスを減少させるための半導体素子の製造方法を提供すること。【解決手段】フローティングゲート、誘電体膜、コントロールゲート、タングステンシリサイド膜及びハードマスク膜の積層構造からなるゲートが形成された半導体基板を提供する工程と、前記ゲートの間に前記ゲートより低い高さまで犠牲絶縁膜を形成する工程と、前記露出されたゲートの側壁にスペーサを形成するが、前記スペーサの間に前記犠牲絶縁膜の一部が露出される工程と、前記犠牲絶縁膜を除去して前記スペーサの下に空間を形成する工程と、前記スペーサ間の空間が塞がるように絶縁膜を形成して前記スペーサの下部の前記ゲート同士の間に空気層を形成する工程とを含む半導体素子の製造方法を提供する。【選択図】    図１Ｇ
2008066689.tif 000002
【特許請求の範囲】
【請求項１】
フローティングゲート、誘電体膜、コントロールゲート、タングステンシリサイド膜及びハードマスク膜の積層構造からなるゲートが形成された半導体基板を提供する工程と、
前記ゲートの間に前記ゲートより低い高さまで犠牲絶縁膜を形成する工程と、
前記露出されたゲートの側壁にスペーサを形成するが、前記スペーサの間に前記犠牲絶縁膜の一部が露出される工程と、
前記犠牲絶縁膜を除去して前記スペーサの下に空間を形成する工程と、
前記スペーサ間の空間が塞がるように絶縁膜を形成して前記スペーサの下部の前記ゲート同士の間に空気層を形成する工程と、
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
伝導性ラインが所定のパターンで形成された半導体基板を提供する工程と、
前記伝導性ラインより低い高さまで犠牲絶縁膜を形成する工程と、
前記犠牲絶縁膜の上部の前記伝導性ラインの側壁にスペーサを形成する工程と、
前記犠牲絶縁膜を除去する工程と、
前記スペーサの間の空間が塞がるように絶縁膜を形成して前記スペーサの下部の前記伝導性ライン同士の間に空気層を形成する工程と、
を含むことを特徴とする半導体素子の製造方法。
【請求項３】
前記犠牲絶縁膜は、Ｏ２プラズマで除去することが可能な物質で形成することを特徴とする請求項１または２に記載の半導体素子の製造方法。
【請求項４】
前記犠牲絶縁膜は、前記タングステンシリサイド側壁の一部または全体が露出されるように形成することを特徴とする請求項１または２に記載の半導体素子の製造方法。
【請求項５】
前記犠牲絶縁膜は、アモルファス−カーボン、ＳＯＣ、ｉ−ラインフォトレジスト膜で形成することを特徴とする請求項１または２に記載の半導体素子の製造方法。
【請求項６】
前記犠牲絶縁膜を形成する工程は、
全体構造上に前記犠牲絶縁膜を形成する工程と、
エッチバック工程で前記犠牲絶縁膜をエッチングして前記ゲートの間にのみ残留させながら前記ゲートの上部側壁を露出させる工程と、
をさらに含むことを特徴とする請求項１または２に記載の半導体素子の製造方法。
【請求項７】
前記スペーサは、前記犠牲絶縁膜とはエッチング選択比が異なることを特徴とする請求項１または２に記載の半導体素子の製造方法。。
【請求項８】
前記スペーサは、２００℃〜４００℃の温度でＰＥＣＶＤ方式を用いて絶縁膜としての酸化膜または窒化膜で形成することを特徴とする請求項１または２に記載の半導体素子の製造方法。
【請求項９】
前記スペーサは、ドライエッチング工程で形成されることを特徴とする請求項１または２に記載の半導体素子の製造方法。
【請求項１０】
前記スペーサ形成工程の際に、前記ゲートの上部に前記絶縁膜の一部が残留することを特徴とする請求項１または８に記載の半導体素子の製造方法。
【請求項１１】
前記スペーサ形成工程の際に、前記伝導性ラインの上部に前記絶縁膜の一部が残留することを特徴とする請求項２または８に記載の半導体素子の製造方法。
【請求項１２】
前記犠牲絶縁膜は、Ｏ２プラズマを用いて除去することを特徴とする請求項１または２に記載の半導体素子の製造方法。
【請求項１３】
前記絶縁膜は、５００℃〜９００℃の温度の高温のファーネスを用いて酸化膜で形成することを特徴とする請求項１または２に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係り、特にゲートとゲート間の干渉キャパシタンス(interference capacitance)を減少させるための半導体素子の製造方法に関する。
【背景技術】
【０００２】
現在、ＮＡＮＤフラッシュメモリの製造方法において、素子の高集積化に伴い、単位アクティブ領域とフィールド領域が形成される空間は減少しつつある。したがって、狭いアクティブ空間内に、フローティングゲートを含んだ誘電体膜、コントロールゲートを形成することにより、ゲートとゲート間の距離が近くなって干渉キャパシタンスがますます問題視されている。
【０００３】
伝導体間の干渉キャパシタンス値は次式Ｃ＝ε×Ａ／ｄによって求めることができる。ここで、εは誘電率を示し、Ａは面積を示し、ｄは距離を示す。したがって、干渉キャパシタンス値を求める式によると、距離が近ければ近いほど、面積が増加すればするほど、誘電率が増加すればするほど、干渉キャパシタンス値Ｃは増加する。
【０００４】
また、ゲート間の距離が近くなると、ゲート間の干渉キャパシタンスが増加して素子の読取速度が減少する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、本発明は、かかる問題点を解決するために創案されたもので、その目的とするところは、ゲートとゲート間の空間を誘電率の低い空気層で形成し、お互い隣接したゲートとゲート間の干渉キャパシタンスを減少させるための半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の一実施例に係る半導体素子の製造方法は、フローティングゲート、誘電体膜、コントロールゲート、タングステンシリサイド膜及びハードマスク膜の積層構造からなるゲートが形成された半導体基板を提供する工程と、
前記ゲートの間に前記ゲートより低い高さまで犠牲絶縁膜を形成する工程と、
前記露出されたゲートの側壁にスペーサを形成するが、前記スペーサの間に前記犠牲絶縁膜の一部が露出される工程と、
前記犠牲絶縁膜を除去して前記スペーサの下に空間を形成する工程と、
前記スペーサ間の空間が塞がるように絶縁膜を形成して前記スペーサの下部の前記ゲート同士の間に空気層を形成する工程と、
を含むことを特徴とするものである。
【０００７】
前記において、犠牲絶縁膜は、Ｏ２プラズマで除去することが可能な物質で形成する。
【０００８】
犠牲絶縁膜は、タングステンシリサイド側壁の一部または全体が露出されるように形成する。
【０００９】
犠牲絶縁膜は、アモルファス−カーボン、ＳＯＣ、ｉ−ラインフォトレジスト膜で形成する。
【００１０】
犠牲絶縁膜を形成する段階は、全体構造上に犠牲絶縁膜を形成した後、エッチバック工程で犠牲絶縁膜をエッチングしてゲートの間にのみ残留させながらゲートの上部側壁を露出させる。
【００１１】
スペーサは、犠牲絶縁膜とはエッチング選択比が異なる。
【００１２】
スペーサは、２００℃〜４００℃の温度でＰＥＣＶＤ方式を用いて絶縁膜としての酸化膜または窒化膜で形成する。
【００１３】
スペーサは、ドライエッチング工程で形成される。
【００１４】
スペーサ形成工程の際にゲートの上部に絶縁膜の一部が残留する。
【００１５】
犠牲絶縁膜は、Ｏ２プラズマを用いて除去する。
【００１６】
絶縁膜は、高温のファーネスを用いて酸化膜で形成する。
【００１７】
本発明の一実施例に係る半導体素子の製造方法は、伝導性ラインが所定のパターンで形成された半導体基板を提供する段階と、前記伝導性ライより低い高さまで犠牲絶縁膜を形成する段階と、前記犠牲絶縁膜の上部の前記伝導性ラインの側壁にスペーサを形成する段階と、前記犠牲絶縁膜を除去する段階と、前記スペーサの間の空間が塞がるように絶縁膜を形成して前記スペーサの下部の前記伝導性ライン同士の間に空気層を形成する段階とを含むことを特徴とする。
【００１８】
前記において、 犠牲絶縁膜は、Ｏ２プラズマで除去することが可能な物質で形成する。
【００１９】
犠牲絶縁膜は、タングステンシリサイド側壁の一部または全体が露出されるように形成する。
【００２０】
犠牲絶縁膜は、アモルファス−カーボン、ＳＯＣ、ｉ−ラインフォトレジスト膜で形成する。
【００２１】
犠牲絶縁膜を形成する段階は、全体構造の上部に犠牲絶縁膜を形成した後、エッチバック工程で犠牲絶縁膜をエッチングしてゲートの間にのみ残留させながらゲートの上部側壁を露出させる。
【００２２】
スペーサは、犠牲絶縁膜とはエッチング選択比が異なる。
【００２３】
スペーサは、２００℃〜４００℃の温度でＰＥＣＶＤ方式を用いて絶縁膜としての酸化膜または窒化膜で形成する。
【００２４】
スペーサは、ドライエッチング工程で形成される。
【００２５】
スペーサ形成工程の際に伝導性ラインの上部に絶縁膜の一部が残留する。
【００２６】
犠牲絶縁膜は、Ｏ２プラズマを用いて除去する。
【００２７】
絶縁膜は、高温のファーネスを用いて酸化膜で形成する。
【発明の効果】
【００２８】
上述した本発明に係る効果は、次のとおりである。
【００２９】
１）スペーサの下の空間を誘電率の低い空気層に形成することにより、互いに隣接したゲートとゲート間の干渉キャパシタンスを減少させることができる。
【００３０】
２）ゲートとゲート間の干渉キャパシタンスを減少させることにより、素子の読み取り速度を増加させることができる。
【発明を実施するための最良の形態】
【００３１】
以下に添付図面を参照しながら、本発明の好適な実施例を詳細に説明する。
【００３２】
図１Ａ〜図１Ｇは本発明の一実施例に係る半導体素子の製造方法を説明するための断面図である。
【００３３】
図１Ａを参照すると、半導体基板１００上に多数のゲート１１４のような伝導性ラインを所定の間隔で形成する。例えば、素子分離膜が形成された半導体基板１００の上部にトンネル酸化膜１０２、フローティングゲート用第１ポリシリコン膜１０４、誘電体膜１０６、コントロールゲート用第２ポリシリコン膜１０８、タングステンシリサイド膜１１０及びハードマスク膜１１２を順次形成した後、露光及び現像工程によってハードマスク膜１１２、タングステンシリサイド膜１１０、第２ポリシリコン膜１０８、誘電体膜１０６及び第１ポリシリコン膜１０４を順次エッチングしてゲート１１４を形成することができる。
【００３４】
図１Ｂを参照すると、ゲート１１４をマスクとしてイオン注入工程を行い、半導体基板１００内にソース及びドレイン接合（図示せず）を形成した後、ゲート１１４とゲート１１４との間が埋め込まれるように全体構造の上部に犠牲絶縁膜１１６を形成する。この際、犠牲絶縁膜１１６は、Ｏ２プラズマを用いて除去することが可能な物質で形成することが好ましく、例えばアモルファスカーボン(amorphous carbon；ａ−Ｃ)、ＳＯＣ(Spin On Coating)、またはｉラインフォトレジスト膜で形成することができる。
【００３５】
図１Ｃを参照すると、犠牲絶縁膜１１６がゲート１１４同士の間にゲート１１４より低い高さで残留するように、犠牲絶縁膜１１６をエッチングする。この際、犠牲絶縁膜１１６は、エッチバック工程でエッチングすることができ、タングステンシリサイド膜１１０の側壁の一部または全部が露出される程度にエッチングすることが好ましい。これにより、ハードマスク１１２とタングステンシリサイド膜１１０の側壁の一部または全部が露出される。
【００３６】
図１Ｄを参照すると、全体構造の上部にスペーサ用第１絶縁膜１１８を形成する。この際、第１絶縁膜１１８は、犠牲絶縁膜１１６とはエッチング選択比の異なる物質で形成することが好ましく、２００℃〜４００℃の温度でＰＥＣＶＤ(Plasma Enhanced Chemical Vapor Deposition)方式を用いて酸化膜または窒化膜で形成することができる。
【００３７】
図１Ｅを参照すると、ドライエッチング工程で第１絶縁膜１１８をエッチングし、犠牲絶縁膜１１６より高く突出したゲート１１４の側壁にスペーサ１２０を形成する。一方、後続の犠牲絶縁膜除去過程において、ハードマスク１１２がエッチングされながらタングステンシリサイド層１１０が露出されることを防止するために、スペーサ１２０の形成のためのエッチング工程の際に、第１絶縁膜１１８がハードマスク１１２上に所定の厚さだけ残留するように第１絶縁膜１１８をエッチングすることもできる。一方、スペーサ１２０が形成されながらスペーサ１２０の間に犠牲絶縁膜１１６の一部が露出される。
【００３８】
図１Ｆを参照すると、スペーサ１２０の下部のゲート１１４同士の間に残留する犠牲絶縁膜１１６を除去する。これにより、スペーサ１２０の下部のゲート１１４の間に空間が形成される。この際、犠牲絶縁膜１１６は、Ｏ２プラズマを用いて除去する。犠牲絶縁膜１１６の除去工程の際に、スペーサー１２０はエッチング選択比の差異によって損失されない。
【００３９】
図１Ｇを参照すると、全体構造の上部に第２絶縁膜１２２を形成する。この際、第２絶縁膜１２２は５００℃〜９００℃の温度の高温のファーネスを用いて酸化膜で形成する。第２絶縁膜１２２の形成の際、スペーサ１２０の下の空間が第２絶縁膜１２２で埋め込まれる前に、スペーサ１２０の表面に第２絶縁膜１２２が形成されながらスペーサ１２０の間の空間が塞がるため、スペーサ１２０の下の区間には第２絶縁膜１２２が殆ど形成されない。したがって、スペーサ１２０の下部のゲート１１４同士の間には空気層ａが形成される。
【００４０】
上述したように、スペーサ１２０の下のゲート１１４間の空間を誘電率の低い空気層ａに形成することにより、互いに隣接したゲート１１４とゲート１１４間の干渉キャパシタンスを減少させることができる。
【００４１】
本発明の技術思想は前記好適な実施例によって具体的に述べられたが、これらの実施例は本発明を説明するためのもので、制限するものではないことに留意すべきである。また、本発明の属する技術分野における通常の知識を有する者であれば、本発明の技術思想の範囲内において多様な変形実施が可能であることを理解できるであろう。
【図面の簡単な説明】
【００４２】
【図１Ａ】本発明の一実施例に係る半導体素子の製造方法を説明するための断面図である。
【図１Ｂ】本発明の一実施例に係る半導体素子の製造方法を説明するための断面図である。
【図１Ｃ】本発明の一実施例に係る半導体素子の製造方法を説明するための断面図である。
【図１Ｄ】本発明の一実施例に係る半導体素子の製造方法を説明するための断面図である。
【図１Ｅ】本発明の一実施例に係る半導体素子の製造方法を説明するための断面図である。
【図１Ｆ】本発明の一実施例に係る半導体素子の製造方法を説明するための断面図である。
【図１Ｇ】本発明の一実施例に係る半導体素子の製造方法を説明するための断面図である。
【符号の説明】
【００４３】
１００    半導体基板
１０２    トンネル酸化膜
１０４    第１ポリシリコン膜
１０６    誘電体膜
１０８    第２ポリシリコン膜
１１０    タングステンシリサイド膜
１１２    ハードマスク膜
１１４    ゲート
１１６    犠牲絶縁膜
１１８    第１絶縁膜
１２０    スペーサ
１２２    第２絶縁膜
ａ        空気層
【図１Ａ】
2008066689.tif 000003
【図１Ｂ】
2008066689.tif 000004
【図１Ｃ】
2008066689.tif 000005
【図１Ｄ】
2008066689.tif 000006
【図１Ｅ】
2008066689.tif 000007
【図１Ｆ】
2008066689.tif 000008
【図１Ｇ】
2008066689.tif 000009