(57)【要約】【課題】最適化した抵抗素子を半導体基板上に形成でき、さらには、チップサイズを縮小できる。【解決手段】本発明に関わる不揮発性半導体メモリは、半導体基板１上に形成されるメモリセルトランジスタと抵抗素子とを具備し、メモリセルトランジスタは、第１の導電材からなるフローティングゲート電極３と、フローティングゲート電極３上に形成されるゲート間絶縁膜８Ａと、ゲート間絶縁膜８Ａ上に形成されるコントロールゲート電極９Ａとを有し、抵抗素子は、凹部Ｘを有する素子分離絶縁層５と、凹部Ｘを満たす第２の導電材からなる抵抗体７Ａとを具備し、第２の導電材の不純物濃度は、第１導電材の不純物濃度より低い。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板上に形成されるメモリセルトランジスタと抵抗素子とを具備し、前記メモリセルトランジスタは、第１の導電材からなるフローティングゲート電極と、前記フローティングゲート電極上に形成されるゲート間絶縁膜と、前記ゲート間絶縁膜上に形成されるコントロールゲート電極とを有し、前記抵抗素子は、凹部を有する素子分離絶縁層と、前記凹部を満たす第２の導電材からなる抵抗体とを有し、前記第２の導電材の不純物濃度は、前記第１の導電材の不純物濃度より低いことを特徴とする不揮発性半導体メモリ。
【請求項２】
前記抵抗素子は、前記第２の導電材からなる抵抗体上に形成される前記ゲート間絶縁膜と同一構造の中間絶縁膜と、前記中間絶縁膜の上に形成される前記コントロールゲート電極と同一構造の中間層と、前記抵抗体内に形成される拡散層と、前記拡散層に接続されるコンタクト部とを具備することを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項３】
メモリセルトランジスタのフローティングゲート電極を半導体基板表面のゲート絶縁膜上に形成する工程と、前記半導体基板に素子分離絶縁層を形成する工程と、前記素子分離絶縁層に凹部を形成する工程と、前記凹部に抵抗素子の抵抗体を満たす工程と、前記フローティングゲート電極及び前記抵抗体の上面に前記メモリセルトランジスタのゲート間絶縁膜と前記抵抗素子の中間絶縁膜とを同時に形成する工程と、前記ゲート間絶縁膜及び前記中間絶縁膜の上面に、前記メモリセルトランジスタのコントロールゲート電極と前記抵抗素子の中間層とを同時に形成する工程とを具備することを特徴とする不揮発性半導体メモリの製造方法。
【請求項４】
下地層を半導体基板表面のゲート絶縁膜上に形成する工程と、前記半導体基板に素子分離絶縁層を形成する工程と、前記下地層上に選択的にエピタキシャル膜を形成する工程と、前記素子分離絶縁層に凹部を形成する工程と、前記凹部に抵抗素子の抵抗体を満たす工程と、前記抵抗体上にカバー膜を形成する工程と、不純物を含んだガス雰囲気から前記エピタキシャル膜に不純物を拡散させ、フローティングゲート電極を形成する工程と、前記カバー膜を除去する工程と、前記フローティングゲート電極及び前記抵抗体の上面に、前記メモリセルトランジスタのゲート間絶縁膜と前記抵抗素子の中間絶縁膜を同時に形成する工程と、前記ゲート間絶縁膜及び前記中間絶縁膜の上面に、前記メモリセルトランジスタのコントロールゲート電極と前記抵抗体の中間層とを同時に形成すると工程とを具備することを特徴とする不揮発性半導体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリとその製造方法に係り、特に、ＮＡＮＤ型フラッシュメモリに関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリなどの不揮発性半導体メモリは様々な電子機器に搭載されている。
【０００３】
そして、このような不揮発性半導体メモリは、トランジスタや抵抗素子を含む回路から構成される。抵抗素子には、チップサイズの縮小のため高抵抗率であること、安定した特性を得られることが求められており、様々な製造方法が検討されている（例えば、特許文献１参照）。
【０００４】
そのうちの一つに、抵抗素子の抵抗体を、メモリセルトランジスタのフローティングゲート電極と同一材料で同時に形成するという技術がある。
【０００５】
しかし、フローティングゲート電極は、ゲートの空乏化を防ぐために、不純物濃度が高く、抵抗率が低いポリシリコン膜が用いられている。そのため、抵抗体は不純物濃度の高いものを用いざるを得ず、抵抗体の抵抗率は低くなってしまう。
【０００６】
それゆえ、抵抗体の形状は、所望の抵抗値を得るために、長さを長くし、かつ、線幅（断面積）を細くしなければならない。
【０００７】
したがって、抵抗素子のチップ上の占有面積は増加し、また、線幅を細くすることにより、安定した抵抗値を得ることも困難となる。
【特許文献１】特開平９−９２７３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明では、最適化した抵抗素子を半導体基板上に形成でき、さらには、チップサイズを縮小できる技術について提案する。
【課題を解決するための手段】
【０００９】
本発明に関わる不揮発性半導体メモリは、半導体基板上に形成されるメモリセルトランジスタと抵抗素子とを具備し、前記メモリセルトランジスタは、第１の導電材からなるフローティングゲート電極と、前記フローティングゲート電極上に形成されるゲート間絶縁膜と、前記ゲート間絶縁膜上に形成されるコントロールゲート電極とを有し、前記抵抗素子は、凹部を有する素子分離絶縁層と、前記凹部を満たす第２の導電材からなる抵抗体とを有し、前記第２の導電材の不純物濃度は、前記第１の導電材の不純物濃度より低い。
【００１０】
本発明に関わる不揮発性半導体メモリの製造方法は、メモリセルトランジスタのフローティングゲート電極を半導体基板表面のゲート絶縁膜上に形成する工程と、前記半導体基板に素子分離絶縁層を形成する工程と、前記素子分離絶縁層に凹部を形成する工程と、前記凹部に抵抗素子の抵抗体を満たす工程と、前記フローティングゲート電極及び前記抵抗体の上面に前記メモリセルトランジスタのゲート間絶縁膜と前記抵抗素子の中間絶縁膜とを同時に形成する工程と、前記ゲート間絶縁膜及び前記中間絶縁膜の上面に、前記メモリセルトランジスタのコントロールゲート電極と前記抵抗素子の中間層とを同時に形成する工程とを備える。
【００１１】
本発明に関わる不揮発性半導体メモリの製造方法は、下地層を半導体基板表面のゲート絶縁膜上に形成する工程と、前記半導体基板に素子分離絶縁層を形成する工程と、前記下地層上に選択的にエピタキシャル膜を形成する工程と、前記素子分離絶縁層に凹部を形成する工程と、前記凹部に抵抗素子の抵抗体を満たす工程と、前記抵抗体上にカバー膜を形成する工程と、不純物を含んだガス雰囲気から前記エピタキシャル膜に不純物を拡散させ、フローティングゲート電極を形成する工程と、前記カバー膜を除去する工程と、前記フローティングゲート電極及び前記抵抗体の上面に、前記メモリセルトランジスタのゲート間絶縁膜と前記抵抗素子の中間絶縁膜を同時に形成する工程と、前記ゲート間絶縁膜及び前記中間絶縁膜の上面に、前記メモリセルトランジスタのコントロールゲート電極と前記抵抗体の中間層とを同時に形成すると工程とを備える。
【発明の効果】
【００１２】
本発明によれば、最適化した抵抗素子を半導体基板上に形成でき、さらには、チップサイズを縮小できる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１４】
１．  概要  
本発明の例における不揮発性半導体メモリは、抵抗素子の抵抗体が素子分離絶縁層に形成される凹部に埋め込まれており、この抵抗体の不純物濃度は、メモリセルトランジスタのフローティングゲート電極の不純物濃度より低いことを特徴とする。
【００１５】
そのような構造を得るため、フローティングゲート電極と抵抗体は異なる工程で形成される。
【００１６】
上記のように、不純物濃度の異なるフローティングゲート電極と抵抗体とを異なる工程で作製することで、フローティングゲート電極は、不純物濃度が高い材料で形成することができ、ゲートの空乏化を防ぐことができる。
【００１７】
一方、抵抗体は、不純物濃度が低い材料、つまり、抵抗率の高い材料で形成することができる。それゆえ、抵抗率の高い抵抗体を凹部に埋め込むことで、抵抗体の形状及び特性を最適化した抵抗素子を半導体基板上に形成でき、さらには、チップ面積を縮小することができる。また、抵抗体と半導体基板間に生じる容量を小さくすることもできる。
【００１８】
また、本発明の例では、上記の構造を得る製造方法についても提案する。
【００１９】
２．  実施の形態  
次に、最良と思われるいくつかの実施の形態について説明する。
【００２０】
（１）構造  
図１乃至図３を用いて、本実施の形態におけるＮＡＮＤ型フラッシュメモリのメモリセル部及び抵抗素子部の構造について説明する。
【００２１】
図１は、本実施の形態におけるＮＡＮＤ型フラッシュメモリのメモリセル部及び抵抗素子部の平面図を示し、図２は、図１のＩＩ−ＩＩ線に沿う断面を示し、図３は、図１のＩＩＩ−ＩＩＩ線に沿う断面を示す。
【００２２】
メモリセル部において、メモリセルトランジスタのフローティングゲート電極３は、素子分離領域５に囲まれた活性化領域のトンネル酸化膜（ゲート絶縁膜）２上に、ゲートの空乏化が生じない十分高い濃度の不純物がドーピングされて形成される。
【００２３】
また、ゲート間絶縁膜８Ａが、フローティングゲート電極３の上面及び側面の一部を覆うように形成される。さらに、コントロールゲート電極９Ａが、ゲート間絶縁膜８Ａを介して、フローティングゲート電極３の上面及び側面の一部を覆うように形成される。このように、フローティングゲート電極３とコントロールゲート電極９Ａが、ゲート間絶縁膜８Ａを介して、側面に対してもオーバーラップする構造を用いることで、カップリング比を向上させることができる。また、コントロールゲート電極９Ａは、ワード線として機能し、それゆえ、抵抗率の低い材料が用いられる。
【００２４】
また、拡散層１０Ａが半導体基板１の表面に形成される。拡散層１０Ａは、隣接する２つのメモリセルトランジスタで共有される。さらに、絶縁層１１がメモリセル部の全面を覆うように形成される。
【００２５】
抵抗素子部において、抵抗素子の抵抗体７Ａは、素子分離絶縁層５に形成される凹部Ｘに埋め込まれる。抵抗体７Ａは、フローティングゲート電極３と異なる工程で形成され、抵抗体７Ａの不純物濃度は、フローティングゲート電極３の不純物濃度よりも低く、それゆえ、抵抗体７Ａの抵抗率はフローティングゲート電極３の抵抗率よりも高い。
【００２６】
抵抗体７Ａの上面には、中間絶縁膜８Ｂ及び中間層９Ｂが、ゲート間絶縁膜８Ａ及びコントロールゲート電極９Ａとそれぞれ同時に形成される。
【００２７】
抵抗体７Ａの両端には、拡散層１０Ｂが、抵抗体７Ａとコンタクト部１２とがオーミック特性を得るために形成される。コンタクト部１２は、抵抗素子部の全面を覆う絶縁層１１に形成されたコンタクトホールＣＨに埋め込まれ、拡散層１０Ｂに接続される。また、金属配線１３が、コンタクト部１２上に形成される。尚、本実施の形態においては、拡散層１０Ｂ及びコンタクト部１２が、抵抗体７Ａの両端に配置された２端子構造の抵抗素子について述べるが、例えば、両端の拡散層１０Ｂ及びコンタクト部１２の間に、新たに拡散層及びコンタクト部を配置した３端子以上の構造の抵抗素子でも良い。
【００２８】
上記のように、異なる工程で形成したフローティングゲート電極３及び抵抗体７Ａにおいて、フローティングゲート電極３は、不純物濃度が高い材料を用いることができ、ゲートの空乏化を防ぐことができる。
【００２９】
また、抵抗体７Ａは、不純物濃度が低い材料、つまり、抵抗率の高い材料を用いることができ、さらに、この抵抗率の高い材料を凹部Ｘに埋め込むことで、抵抗体の形状を最適化することができる。具体的には、抵抗体７Ａの線幅Ｗを広く確保することができ、安定した抵抗値を得ることができる。また、抵抗体７Ａの長さＬも、抵抗率の高い材料を用いることにより短くでき、チップサイズの縮小を図ることができる。さらに、抵抗体７Ａを、素子分離絶縁層５に形成する凹部Ｘに埋め込むことで、抵抗体７Ａと半導体基板１の間に生じる容量を小さくすることができる。
【００３０】
以下に、このような構造を有する本発明の例によるＮＡＮＤ型フラッシュメモリのメモリセル部及び抵抗素子部の製造方法について説明する。以下では、図１に示すＩＩ−ＩＩ線に沿う断面をチャネル幅方向断面とし、ＩＩＩ−ＩＩＩ線に沿う断面をチャネル長方向断面として述べる。
【００３１】
（２）第１の製造方法
図４乃至図１２を用いて、図１乃至図３に示すＮＡＮＤ型フラッシュメモリのメモリセル部及び抵抗素子部の製造方法について説明する。
【００３２】
はじめに、図４に示すように、フローティングゲート電極となる、例えば、ポリシリコン膜３Ａが、ゲートの空乏化が生じない高い不純物濃度（例えば、１０２０／ｃｍ３程度）で、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、半導体基板１表面に形成されたトンネル酸化膜（ゲート絶縁膜）２上に形成され、その後、マスク層として、例えば、ＳｉＮ膜４が形成される。
【００３３】
次に、図５に示すように、ＰＥＰ（Ｐｈｏｔｏ  Ｅｎｇｒａｖｉｎｇ  Ｐｒｏｃｅｓｓ）により、レジストパターンをＳｉＮ膜４上に形成し、そのレジストパターンをマスクとして、ＳｉＮ膜４をパターニングする。レジストパターンを除去した後、メモリセル部及び抵抗素子部のＳｉＮ膜４、ポリシリコン膜３Ａ、トンネル酸化膜（ゲート絶縁膜）２、半導体基板１の上面の一部が順次エッチングされ、素子分離溝が形成される。続いて、素子分離絶縁溝が埋まるように、例えば、シリコン酸化物が全面に形成された後、ＳｉＮ膜４をストッパ膜として、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）法により、シリコン酸化物に対して表面研磨を行う。すると、素子分離絶縁層５がメモリセル部及び抵抗素子部に形成される。
【００３４】
続いて、メモリセル部及び抵抗素子部の上面にレジストを塗布し、所望の形状の凹部が抵抗素子部の素子分離絶縁層５に得られるようなパターニングを施し、例えば、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法によりエッチングを行う。すると、図６に示すように、レジストパターン６がマスクとなり、抵抗素子部には、凹部Ｘが素子分離絶縁層５に形成される。凹部Ｘの深さは、例えば、ＳＴＩの厚さが２００ｎｍの場合には６０ｎｍ〜１００ｎｍ程度の深さになるように形成される。
【００３５】
次に、レジストパターン６を除去した後、図７に示すように、例えば、真性ポリシリコン膜からなる抵抗体材料７が、凹部Ｘが埋まるように、メモリセル部及び抵抗素子部の全面に形成される。
【００３６】
続いて、抵抗体材料７が凹部Ｘを満たすように、例えば、異方性の強いドライエッチングを用いて、メモリセル部及び抵抗素子部の抵抗体材料７に対してエッチバックを行い、抵抗体材料７を凹部Ｘに自己整合的に残存させる。その後、凹部Ｘに残存した抵抗体材料７の不純物濃度が、例えば、１０１８〜１０１９／ｃｍ３程度になるように、抵抗素子部に、イオン注入法により不純物をドーピングすると、図８に示すように、抵抗素子部には、所望の不純物濃度の抵抗体７Ａが凹部Ｘに形成される。尚、本実施の形態において、エッチバックにより、抵抗体材料７を凹部Ｘに対して自己整合的に残存させたが、素子分離絶縁層５をストッパ膜としたＣＭＰ法により、抵抗体材料７を凹部Ｘに残存させても良い。この場合には、抵抗体７Ａはより平坦な上面を得ることができ、さらに高精度の抵抗素子を形成することができる。
【００３７】
次に、抵抗素子部の上面をレジストで覆い、メモリセル部のマスク層４及び素子分離絶縁層５に対してエッチバックを行い、ポリシリコン膜３Ａの上面及び側面の一部を露出させる。その後、図９に示すように、メモリセルトランジスタのゲート間絶縁膜となる、例えば、ＯＮＯ膜８と、メモリセルトランジスタのコントロールゲート電極となる、例えば、ポリシリコン膜９が、メモリセル部及び抵抗素子部の上面に、例えば、ＣＶＤ法を用いて、順次形成される。
【００３８】
続いて、ポリシリコン膜９の上面にレジストを塗布し、メモリセル部及び抵抗素子部がそれぞれ所望するレジストパターンを、ＰＥＰにより形成する。このレジストパターンをマスクとし、メモリセル部においては、ポリシリコン膜９、ＯＮＯ膜８、ポリシリコン膜３Ａ、ゲート絶縁膜２を順次エッチングし、半導体基板１の表面を露出させる。抵抗素子部においては、ＯＮＯ膜８、ポリシリコン膜９を順次エッチングし、抵抗体７Ａの表面を露出させる。すると、図１０に示すメモリセル部及び抵抗素子部のチャネル長方向の断面図のように、メモリセル部では、フローティングゲート電極３、ゲート間絶縁膜８Ａ、コントロールゲート電極９Ａがトンネル酸化膜（ゲート絶縁膜）２上に形成される。また、抵抗素子部では、中間絶縁膜８Ｂ及び中間層９Ｂが、抵抗体７Ａ上に形成される。
【００３９】
次に、コントロールゲート電極９Ａ及び中間層９Ｂをマスクとして、例えば、イオン注入法により、不純物のドーピングを行うと、図１１及び図１２に示すように、拡散層１０Ａ，１０Ｂが、メモリセル部の半導体基板１及び抵抗素子部の抵抗体７Ａに、それぞれ自己整合的に形成される。続いて、メモリセル部及び抵抗素子部の全面に絶縁層１１が形成される。その後、抵抗素子部には、コンタクト部１２が、絶縁層１１に形成されたコンタクトホールＣＨを介して拡散層１０Ｂに接続される。さらに、コンタクト部１２の上部には、金属配線１３が形成され、本実施の形態におけるＮＡＮＤ型フラッシュメモリが完成する。
【００４０】
以上の工程により作製したＮＡＮＤ型フラッシュメモリは、メモリセルトランジスタのフローティングゲート電極３と抵抗素子の抵抗体７Ａが異なる工程で形成され、フローティングゲート電極３は不純物濃度の高い材料で形成でき、抵抗体７Ａは不純物濃度の低い材料で形成できる。
【００４１】
それゆえ、フローティングゲート電極３はゲートの空乏化を防ぐことができる。
【００４２】
一方、抵抗体７Ａは抵抗率を高くでき、それに加え、素子分離絶縁層５に形成した凹部Ｘに埋め込むことで、抵抗体の形状及び特性を最適化することが可能となる。つまり、抵抗体の線幅Ｗを広くすることができるので、安定した抵抗値を得ることができる。また、所望の抵抗値を得る際に、抵抗率が高い抵抗体材料を用いることができるので、抵抗率の低い抵抗体材料と比較し、抵抗体の長さＬを短くすることができ、チップサイズの縮小を図ることができる。
【００４３】
さらに、抵抗体を素子分離絶縁層の凹部に埋め込む構造にすることで、抵抗素子と基板間に生じる容量を小さくすることもできる。
【００４４】
（３）第２の製造方法
メモリセルトランジスタのフローティングゲート電極の形成方法は、第１の製造方法で述べた方法に限定されず、例えば、選択的エピタキシャル成長（Ｓｅｌｅｃｔｉｖｅ  Ｅｐｉｔａｘｉａｌ  Ｇｒｏｗｔｈ（以下、ＳＥＧ））を用いて形成することも可能である。
【００４５】
ＳＥＧを用いてフローティングゲート電極を形成することで、メモリセルトランジスタの微細化及び最適化が可能となる。それゆえ、チップ面積の縮小、製造歩留りの向上などを図ることができる。
【００４６】
以下に、図１３乃至図１９を用いて、ＳＥＧによりフローティングゲート電極を形成した場合の、図１乃至図３に示すＮＡＮＤ型フラッシュメモリのメモリセル部及び抵抗素子部の製造方法について説明する。
【００４７】
はじめに、第１の製造方法の図４乃至図５に示す工程と同様の工程で、図１３に示すように、真性ポリシリコン膜３Ｂ、マスク層４が、半導体基板１表面のトンネル絶縁膜（ゲート絶縁膜）２上に、順次形成される。その後、素子分離絶縁層５が、メモリセル部及び抵抗素子部にそれぞれ形成される。真性ポリシリコン膜３Ｂは、ＳＥＧによりエピタキシャル膜を形成させる際の下地層である。
【００４８】
次に、マスク層４を除去し、真性ポリシリコン膜３Ｂの表面を露出させた後、例えば、減圧下でソースガスに適量のＨＣｌガスを混合して、ＳＥＧを行うと、素子分離絶縁層５表面ではシリコンの核成長は抑制されるのでシリコン膜は形成されず、真性ポリシリコン膜３Ｂ上にのみシリコン膜が選択的にエピタキシャル成長する。すると、図１４に示すように、シリコンエピタキシャル膜３Ｃがゲート絶縁膜２上に形成される。このとき、下地層とした真性ポリシリコン膜とその上部に成長したシリコン膜の境界（破線部分）には界面がなく、連続したエピタキシャル膜が形成される。
【００４９】
続いて、第１の製造方法の図６に示す工程と同様の工程で、抵抗素子部の素子分離絶縁層５に凹部Ｘを形成した後、例えば、真性ポリシリコン膜からなる抵抗体材料７が、メモリセル部及び抵抗素子部に形成されると、図１５に示すようになる。
【００５０】
その後、抵抗体材料７が凹部Ｘを満たすように、例えば、異方性の強いドライエッチングを用いて、メモリセル部及び抵抗素子部の抵抗体材料７及びシリコンエピタキシャル膜３Ｃに対してエッチバックを行い、抵抗体材料７を凹部Ｘに自己整合的に残存させる。その後、凹部Ｘに残った抵抗体材料７の不純物濃度が、例えば、１０１８〜１０１９／ｃｍ３程度になるように、メモリセル部及び抵抗素子部に、イオン注入法により不純物をドーピングする。すると、図１６に示すように、抵抗素子部には、抵抗体７Ａが形成される。また、メモリセル部には、不純物がドーピングされたシリコンエピタキシャル膜３Ｄが形成される。尚、エッチバックの代わりに、ＣＭＰを用いて、抵抗体材料７を凹部Ｘに自己整合的に残存させても良い。
【００５１】
さらに、図１７に示すように、抵抗素子部の上面に、例えば、ＳｉＮからなる、カバー膜１４が形成される。その後、ゲートの空乏化を生じない不純物濃度（例えば、１０２０／ｃｍ３程度）のフローティングゲート電極が形成されるように、例えば、不活性ガス或いは水素ガスで希釈した不純物ガス雰囲気中で半導体基板１を熱処理し、ＧＰＤ（Ｇａｓ  Ｐｈａｓｅ  Ｄｏｐｉｎｇ）による不純物の拡散を行う。すると、高濃度の不純物がドーピングされたシリコンエピタキシャル膜３Ｅが形成される。このとき、抵抗素子部は、その全面がカバー膜１４に覆われているので、抵抗体７Ａには、ＧＰＤによる不純物の拡散は生じない。
【００５２】
続いて、抵抗素子部のカバー膜１４を除去した後、第１の製造方法の図９乃至図１２に示す工程と同様の工程を行うと、図１８及び図１９に示すように、メモリセル部には、フローティングゲート電極３、ゲート間絶縁膜８Ａ、コントロールゲート電極９Ａが、トンネル酸化膜（ゲート絶縁膜）２上に順次形成され、抵抗素子部には、中間絶縁膜８Ｂ及び中間層９Ｂが、抵抗体７Ａ上に順次形成される。さらに、拡散層１０Ａ，１０Ｂが、コントロールゲート電極９Ａ及び中間層９Ｂをマスクとして自己整合的に形成される。
【００５３】
また、絶縁層１１がメモリセル部及び抵抗素子部の全面に形成された後、抵抗素子部には、コンタクト部１２が、絶縁層１１に形成されるコンタクトホールＣＨを介して拡散層１０Ｂに接続され、さらに、コンタクト部１２の上部には金属配線１３が形成される。尚、本製造方法においては、抵抗体７Ａ上に形成されたカバー膜を除去したが、カバー膜は除去せずともよく、その場合には、中間絶縁膜８Ｂ、中間層９Ｂがカバー膜上に順次形成され、拡散層１０Ｂを形成する領域の中間絶縁膜８Ｂ、中間層９Ｂ、カバー膜が順次除去される。その後、拡散層１１Ｂが、中間層９Ｂをマスクとして、抵抗体７Ａの表面に自己整合的に形成される。
【００５４】
以上の工程により、本実施の形態におけるＮＡＮＤ型フラッシュメモリが完成する。
【００５５】
以上のように、第１の製造方法と同様に、第２の製造方法で作製したＮＡＮＤ型フラッシュメモリも、フローティングゲート電極３は不純物濃度の高い材料で形成でき、抵抗体７Ａは不純物濃度の低い材料で形成できる。
【００５６】
それゆえ、フローティングゲート電極３はゲートの空乏化を防ぐことができる。また、ＳＥＧを用いてフローティングゲート電極３を形成することにより、メモリセルトランジスタの微細化及び最適化が可能となり、チップ面積の縮小、製造歩留りの向上などを図ることができる。
【００５７】
一方、抵抗体７Ａは抵抗率を高くでき、それに加え、素子分離絶縁層５に形成した凹部Ｘに埋め込むことで、抵抗体の形状及び特性を最適化することが可能となる。つまり、抵抗体の線幅Ｗを広くすることができるので、安定した抵抗値を得ることができる。また、所望の抵抗値を得る際に、抵抗率が高い抵抗体材料を用いることができるので、抵抗率の低い抵抗体材料と比較し、抵抗体の長さＬを短くすることができ、チップサイズの縮小を図ることができる。
【００５８】
さらに、抵抗体を素子分離絶縁層の凹部に埋め込む構造にすることで、抵抗素子と基板間に生じる容量を小さくすることもできる。
【００５９】
３．適用例  
図２０は、本発明の例によるＮＡＮＤ型フラッシュメモリの適用例を示す。メモリセルアレイは、センスアンプを介して、周辺回路部に接続される。抵抗素子部は、形状及び特性を最適化した抵抗素子を有し、周辺回路部の一部に組み込むように配置させることができる。それゆえ、ＮＡＮＤ型フラッシュメモリのチップサイズを縮小させることができる。
【００６０】
また、本発明の例によるＮＡＮＤ型フラッシュメモリを用いることにより、その抵抗素子は、抵抗率が高く、形状及び特性の最適化に対する自由度が高い。それゆえ、メモリセルトランジスタのセル形状の変更に伴う、抵抗素子の形状及びチップのレイアウトの変更に対しても、柔軟に対応することができる。
【００６１】
４．  その他  
本発明によれば、最適化した抵抗素子を半導体基板上に形成でき、さらには、チップサイズを縮小できる。
【００６２】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００６３】
【図１】本発明の例における、ＮＡＮＤ型フラッシュメモリの構造を示す平面図。
【図２】図１のＩＩ−ＩＩ線に沿う断面図。
【図３】図１のＩＩＩ−ＩＩＩ線に沿う断面図。
【図４】第１の製造方法の一工程を示す断面図。
【図５】第１の製造方法の一工程を示す断面図。
【図６】第１の製造方法の一工程を示す断面図。
【図７】第１の製造方法の一工程を示す断面図。
【図８】第１の製造方法の一工程を示す断面図。
【図９】第１の製造方法の一工程を示す断面図。
【図１０】第１の製造方法の一工程を示す断面図。
【図１１】第１の製造方法の一工程を示す断面図。
【図１２】第１の製造方法の一工程を示す断面図。
【図１３】第２の製造方法の一工程を示す断面図。
【図１４】第２の製造方法の一工程を示す断面図。
【図１５】第２の製造方法の一工程を示す断面図。
【図１６】第２の製造方法の一工程を示す断面図。
【図１７】第２の製造方法の一工程を示す断面図。
【図１８】第２の製造方法の一工程を示す断面図。
【図１９】第２の製造方法の一工程を示す断面図。
【図２０】本発明の例の適用例を示すレイアウト図。
【符号の説明】
【００６４】
１：半導体基板、２：トンネル酸化膜（ゲート絶縁膜）、３：フローティングゲート電極、４：ＳｉＮ膜、５：素子分離絶縁層、６：レジスト、７：抵抗体材料、７Ａ：抵抗体、８Ａ：ゲート間絶縁膜、９Ａ：コントロールゲート電極、８Ｂ：中間絶縁膜、９Ｂ：中間層、１０Ａ，１０Ｂ：拡散層、１１：絶縁層、１２：コンタクト部、１３：金属配線、１４：カバー膜、Ｘ：凹部、ＣＨ：コンタクトホール、８：ＯＮＯ膜、９：ポリシリコン膜、３Ａ，３Ｂ：ポリシリコン膜、３Ｃ，３Ｄ，３Ｅ：シリコンエピタキシャル膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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