(57)【要約】【課題】負荷回路における最小限の電源電圧を維持する。【解決手段】電源電圧発生回路１０は、参照電圧ＶＲＥＦに基づいて外部電源ＶＣＣを降圧して負荷回路１４の電源ＶＩＮＴに対して供給する電源供給回路１１と、参照電圧ＶＲＥＦより接地電位に近い参照電圧ＶＲＥＦ−ΔＶに基づいて昇圧電源ＶＰＰを降圧して負荷回路１４の電源ＶＩＮＴに対して供給する電源供給回路１２と、を備える。電源供給回路１２は、電源ＶＩＮＴの電圧が参照電圧ＶＲＥＦ−ΔＶを下回った場合に負荷回路１４の電源ＶＩＮＴに対して電源供給を行う。また、昇圧電源回路１３は、外部電源ＶＣＣの電圧より高い電圧である昇圧電源ＶＰＰを発生して電源供給回路１２に与える。負荷回路１４は、電源ＶＩＮＴによって動作する種々の回路からなる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の参照電圧に基づいて外部電源電圧を降圧して負荷回路の負荷電源に対して供給する第１の電源供給回路と、
前記第１の参照電圧より接地電位に近い第２の参照電圧に基づき、前記外部電源電圧より昇圧された昇圧電源電圧を降圧して前記負荷電源に対して供給する第２の電源供給回路と、
を備え、
前記第２の電源供給回路は、前記負荷電源の電圧が前記第２の参照電圧を下回った場合に、前記第１の電源供給回路の代わりに前記負荷電源に対して電源供給を行うことを特徴とする電源電圧発生回路。
【請求項２】
前記第１の電源供給回路は、
前記負荷電源の電圧と前記第１の参照電圧とを比較して増幅する第１の差動増幅回路と、
前記第１の差動増幅回路によって駆動され、前記外部電源電圧を降圧して前記負荷電源に対して供給する第１の出力段回路と、
を含み、
前記第２の電源供給回路は、
前記負荷電源の電圧と前記第２の参照電圧とを比較して増幅する第２の差動増幅回路と、
前記第２の差動増幅回路によって駆動され、前記昇圧電源電圧を降圧して前記負荷電源に対して供給する第２の出力段回路と、
を含むことを特徴とする請求項１記載の電源電圧発生回路。
【請求項３】
前記第１の出力段回路は、ゲートを前記第１の差動増幅回路の出力端に接続し、ソースに前記外部電源電圧を与え、ドレインを前記負荷電源に接続する第１の第１導電型電界効果トランジスタで構成され、
前記第２の出力段回路は、ゲートを前記第２の差動増幅回路の出力端に接続し、ソースに前記昇圧電源電圧を与え、ドレインを前記負荷電源に接続する第２の第１導電型電界効果トランジスタで構成されることを特徴とする請求項２記載の電源電圧発生回路。
【請求項４】
前記第１の出力段回路は、前記第１の第１導電型電界効果トランジスタのドレインと接地間に直列接続される第１の２つの抵抗素子をさらに備え、該第１の２つの抵抗素子の接続点を前記第１の差動増幅回路の反転入力端子に接続し、
前記第２の出力段回路は、前記第２の第１導電型電界効果トランジスタのドレインと接地間に直列接続される第２の２つの抵抗素子をさらに備え、該第２の２つの抵抗素子の接続点を前記第２の差動増幅回路の反転入力端子に接続することを特徴とする請求項３記載の電源電圧発生回路。
【請求項５】
前記第１の出力段回路は、
前記第１の第１導電型電界効果トランジスタのドレインと前記第１の２つの抵抗素子との間に挿入される、ダイオード接続された第１の第２導電型電界効果トランジスタと、
ゲートを前記第１の第１導電型電界効果トランジスタのドレインに接続し、ドレインに前記外部電源電圧を与える第２の第２導電型電界効果トランジスタと、
をさらに備え、
前記第２の出力段回路は、
前記第２の第１導電型電界効果トランジスタのドレインと前記第２の２つの抵抗素子との間に挿入される、ダイオード接続された第３の第２導電型電界効果トランジスタと、
ゲートを前記第２の第１導電型電界効果トランジスタのドレインに接続し、ドレインに前記昇圧電源電圧を与える第４の第２導電型電界効果トランジスタと、
をさらに備え、
前記第１および第２の第１導電型電界効果トランジスタのドレインを前記負荷電源に接続する代わりに、前記第２および第４の第２導電型電界効果トランジスタは、ソースを前記負荷電源に接続することを特徴とする請求項３記載の電源電圧発生回路。
【請求項６】
請求項１〜５のいずれか一に記載の電源電圧発生回路と、前記昇圧電源電圧を発生する昇圧電源回路と、前記負荷回路とを備えることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧発生回路および半導体集積回路装置に係り、特に、外部電源電圧を所定の内部電源電圧に降圧する電源電圧発生回路およびこの回路を備える半導体集積回路装置に係る。
【背景技術】
【０００２】
近年、半導体メモリ等の半導体集積回路装置では、消費電流の低減と外部電源電圧変動の影響軽減を目的に、外部電源電圧を基に外部電源電圧の依存性が殆どない内部降圧電源電圧を発生して用いている。例えば特許文献１には、安定に内部電源電圧を生成することのできる高周波応答特性に優れた内部電源電圧発生回路が記載されている。また、特許文献２には、センス動作速度を低下させることなく、また、メモリセルに必要以上の電荷を供給することなく、省電力化が可能な半導体集積回路装置が記載されている。
【０００３】
【特許文献１】特開２００５−１７４３５１号公報
【特許文献２】特開２００２−３３４５７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、例えば外部電源に電池などを用いる場合、外部電源電位に対して十分な電流供給能力が確保できる内部降圧電位に設定すると電圧が低くなりすぎて、低電圧、高速化の要求に応じることが厳しくなる場合もある。すなわち、内部電圧発生回路において、発生する内部降圧電圧の設定値が外部電源電圧の最小値と近い場合には、電源供給用のアンプの電流供給能力が低下する。このため、内部降圧電源に接続された回路群（負荷回路）の動作時の消費電流に対して十分な電流供給が出来ずに内部降圧電位がドロップしてしまうことがある。したがって、外部電源電圧と内部降圧電源電圧の間には必要電流供給能力を満たすだけの差電位を持たせておかなければならず、例えば外部電源に電池などを用いる場合に寿命が短くなってしまうなどの虞がある。
【０００５】
したがって、本発明の目的は、外部電源電圧が必要最小値を下回った場合であっても、内部電圧発生回路における電圧を維持することが可能な電源電圧発生回路および半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の１つのアスペクトに係る電源電圧発生回路は、第１の参照電圧に基づいて外部電源電圧を降圧して負荷回路の負荷電源に対して供給する第１の電源供給回路と、第１の参照電圧より接地電位に近い第２の参照電圧に基づき、外部電源電圧より昇圧された昇圧電源電圧を降圧して負荷電源に対して供給する第２の電源供給回路と、を備え、第２の電源供給回路は、負荷電源の電圧が第２の参照電圧を下回った場合に、第１の電源供給回路の代わりに負荷電源に対して電源供給を行う。
【０００７】
第１展開形態の電源電圧発生回路において、第１の電源供給回路は、負荷電源の電圧と第１の参照電圧とを比較して増幅する第１の差動増幅回路と、第１の差動増幅回路によって駆動され、外部電源電圧を降圧して負荷電源に対して供給する第１の出力段回路と、を含み、第２の電源供給回路は、負荷電源の電圧と第２の参照電圧とを比較して増幅する第２の差動増幅回路と、第２の差動増幅回路によって駆動され、昇圧電源電圧を降圧して負荷電源に対して供給する第２の出力段回路と、を含むことが好ましい。
【０００８】
第２展開形態の電源電圧発生回路において、第１の出力段回路は、ゲートを第１の差動増幅回路の出力端に接続し、ソースに外部電源電圧を与え、ドレインを負荷電源に接続する第１の第１導電型電界効果トランジスタで構成され、第２の出力段回路は、ゲートを第２の差動増幅回路の出力端に接続し、ソースに昇圧電源電圧を与え、ドレインを負荷電源に接続する第２の第１導電型電界効果トランジスタで構成されることが好ましい。
【０００９】
第３展開形態の電源電圧発生回路において、第１の出力段回路は、第１の第１導電型電界効果トランジスタのドレインと接地間に直列接続される第１の２つの抵抗素子をさらに備え、該第１の２つの抵抗素子の接続点を第１の差動増幅回路の反転入力端子に接続し、第２の出力段回路は、第２の第１導電型電界効果トランジスタのドレインと接地間に直列接続される第２の２つの抵抗素子をさらに備え、該第２の２つの抵抗素子の接続点を第２の差動増幅回路の反転入力端子に接続することが好ましい。
【００１０】
第４展開形態の電源電圧発生回路において、第１の出力段回路は、第１の第１導電型電界効果トランジスタのドレインと第１の２つの抵抗素子との間に挿入される、ダイオード接続された第１の第２導電型電界効果トランジスタと、ゲートを第１の第１導電型電界効果トランジスタのドレインに接続し、ドレインに外部電源電圧を与える第２の第２導電型電界効果トランジスタと、をさらに備え、第２の出力段回路は、第２の第１導電型電界効果トランジスタのドレインと第２の２つの抵抗素子との間に挿入される、ダイオード接続された第３の第２導電型電界効果トランジスタと、ゲートを第２の第１導電型電界効果トランジスタのドレインに接続し、ドレインに昇圧電源電圧を与える第４の第２導電型電界効果トランジスタと、をさらに備え、第１および第２の第１導電型電界効果トランジスタのドレインを負荷電源に接続する代わりに、第２および第４の第２導電型電界効果トランジスタは、ソースを負荷電源に接続することが好ましい。
【発明の効果】
【００１１】
本発明によれば、外部電源電圧が必要最小値を下回った場合であっても、外部電源電圧より昇圧された昇圧電源電圧を降圧して負荷回路に電源を供給するので、負荷回路における最小限の電源電圧を維持することができる。
【発明を実施するための最良の形態】
【００１２】
図１は、本発明の実施形態に係る半導体集積回路装置の構成を示すブロック図である。図１において、半導体集積回路装置は、電源電圧発生回路１０、昇圧電源回路１３、負荷回路１４を備える。電源電圧発生回路１０は、参照電圧ＶＲＥＦに基づいて外部電源ＶＣＣの電圧を降圧して負荷回路１４の電源ＶＩＮＴに対して供給する電源供給回路１１と、参照電圧ＶＲＥＦより接地電位に近い参照電圧ＶＲＥＦ−ΔＶに基づいて昇圧電源ＶＰＰの電圧を降圧して負荷回路１４の電源ＶＩＮＴに対して供給する電源供給回路１２と、を備える。電源供給回路１２は、負荷回路１４の電源電圧が参照電圧ＶＲＥＦ−ΔＶを下回った場合に負荷回路１４の電源ＶＩＮＴに対して電源供給を行う。また、昇圧電源回路１３は、外部電源ＶＣＣの電圧より高い電圧である昇圧電源ＶＰＰを発生して電源供給回路１２に与える。負荷回路１４は、電源ＶＩＮＴによって動作する種々の回路からなる。
【００１３】
以上のような構成の半導体集積回路装置において、内部降圧電圧である電源ＶＩＮＴの設定値、すなわち参照電圧ＶＲＥＦを外部電源ＶＣＣの電圧の最小値（ＶＣＣｍｉｎ）に近い値に設定する。ここで外部電源ＶＣＣの電圧が何らかの要因によって低下した場合、電源供給回路１１は、電源ＶＩＮＴに接続された負荷回路１４の動作時の消費電流に対して十分な電流供給が出来なくなる。しかし、電源ＶＩＮＴの電位が参照電圧ＶＲＥＦ−ΔＶを下回ると、電源供給回路１２がオンとなって、昇圧電源ＶＰＰが電源ＶＩＮＴに供給される。この電源供給回路１２は、十分な電流供給能力があり、外部電源ＶＣＣの電圧より高い電圧である昇圧電源ＶＰＰから電源ＶＩＮＴに対して電源供給することで、少なくとも電源ＶＩＮＴの電圧を参照電圧ＶＲＥＦ−ΔＶに保つことができる。
【００１４】
次に、電源電圧発生回路１０の動作波形を説明する。図２は、電源電圧発生回路１０における内部電源の電圧変動波形を模式的に示す図である。電源供給回路１１、１２に対し電源ＶＩＮＴに接続された負荷回路１４が動作した時の電源ＶＩＮＴのＩＲドロップに係る波形例を示す。電源ＶＩＮＴの電圧が参照電圧ＶＲＥＦ−ΔＶ以下になると、電源供給回路１２がオンとなる。この時、電源供給回路１２は、内部昇圧ＶＰＰに接続されているために、消費電流を補うだけの電流供給能力がある。したがって、電源ＶＩＮＴの電圧は、参照電圧ＶＲＥＦ−ΔＶへ速やかに復帰する。さらに、電源供給回路１２がオフとなった後、電源供給回路１１の電流供給能力が十分であれば、電源供給回路１１によって緩やかに参照電圧ＶＲＥＦへ復帰するように動作する（図２のＡ）。
【００１５】
一方、電源供給回路１２が存在しない場合、電源供給回路１１は、外部電源ＶＣＣと電源ＶＩＮＴの電圧間の差電位が小さくなり電流供給能力が小さくなると電源ＶＩＮＴに接続された回路群が動作した時の消費電流を十分に供給することができなくなる。この場合、電源ＶＩＮＴのＩＲドロップが大きくなり、かつ復帰も遅くなってしまい、動作不良や要求スピードを満たすことができない場合が生じる（図２のＢ）。
【００１６】
以上のように、電源電圧発生回路１０によれば、電源ＶＩＮＴに接続された負荷回路１４が動作して電源ＶＩＮＴの電圧がＩＲドロップしても、電源供給回路１２によって速やかに参照電圧ＶＲＥＦ−ΔＶまでは復帰する。したがって、負荷回路１４の動作不良を起こす可能性が抑えられ、より高速動作が可能となる。以下、実施例に即し、電源電圧発生回路の詳細について説明する。
【実施例１】
【００１７】
図３は、本発明の第１の実施例に係る電源電圧発生回路の回路図である。図３において、図１と同一の符号は、同一物を表す。電源供給回路１１は、ＰＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３、ＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３を備える。ゲートに参照電圧ＶＲＥＦが与えられるＮＭＯＳトランジスタＮ１１と、ゲートに電源ＶＩＮＴが与えられるＮＭＯＳトランジスタＮ１２とは、ソースを共通にしてＮＭＯＳトランジスタＮ１３のドレインに接続される。ＮＭＯＳトランジスタＮ１３は、ゲートに参照電圧ＶＲＥＦが与えられ、ソースを接地する。ＮＭＯＳトランジスタＮ１１のドレインは、ＰＭＯＳトランジスタＰ１１のドレインおよびＰＭＯＳトランジスタＰ１３のゲートに接続される。ＮＭＯＳトランジスタＮ１２のドレインは、ＰＭＯＳトランジスタＰ１１のゲートとＰＭＯＳトランジスタＰ１２のゲートおよびドレインとに接続される。ＰＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３のそれぞれのソースは、外部電源ＶＣＣが接続される。ＰＭＯＳトランジスタＰ１３のドレインは、電源ＶＩＮＴに接続される。
【００１８】
このような電源供給回路１１は、ＮＭＯＳトランジスタＮ１１、Ｎ１２がそれぞれＰＭＯＳトランジスタＰ１１、Ｐ１２を負荷とし、電源ＶＩＮＴの電圧が帰還される差動増幅器を構成し、ＰＭＯＳトランジスタＰ１３が出力段となる。そして、電源ＶＩＮＴの電圧が参照電圧ＶＲＥＦと等しくなるように外部電源ＶＣＣから電源ＶＩＮＴに対して電流を供給する。
【００１９】
また、電源供給回路１２は、ＰＭＯＳトランジスタＰ２１、Ｐ２２、Ｐ２３、ＮＭＯＳトランジスタＮ２１、Ｎ２２、Ｎ２３を備える。電源供給回路１２において、ＰＭＯＳトランジスタＰ２１、Ｐ２２、Ｐ２３、ＮＭＯＳトランジスタＮ２１、Ｎ２２、Ｎ２３は、それぞれ電源供給回路１１におけるＰＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１３、ＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３に相当し、同じ構成を有する。ただし、参照電圧ＶＲＥＦの代わりに参照電圧ＶＲＥＦ−ΔＶが与えられ、外部電源ＶＣＣの代わりに昇圧電源ＶＰＰが与えられる点が異なる。
【００２０】
このような電源供給回路１２は、ＮＭＯＳトランジスタＮ２１、Ｎ２２がそれぞれＰＭＯＳトランジスタＰ２１、Ｐ２２を負荷とし、電源ＶＩＮＴの電圧が帰還される差動増幅器を構成し、ＰＭＯＳトランジスタＰ２３が出力段となる。電源ＶＩＮＴの電圧が参照電圧ＶＲＥＦに等しい場合には、ＰＭＯＳトランジスタＰ２３がオフ状態となって昇圧電源ＶＰＰから電源ＶＩＮＴに対して電流が流れることはない。一方、電源ＶＩＮＴの電圧が参照電圧ＶＲＥＦ−ΔＶを下回った場合には、電源ＶＩＮＴの電圧が参照電圧ＶＲＥＦ−ΔＶと等しくなるように昇圧電源ＶＰＰから電源ＶＩＮＴに対して電流を供給する。
【００２１】
このように構成される電源電圧発生回路は、外部電源ＶＣＣの電圧が必要最小値を下回った場合であっても、昇圧電源ＶＰＰを降圧して負荷回路の電源ＶＩＮＴに供給するので、負荷回路における最小限の電源電圧を維持することができる。
【実施例２】
【００２２】
図４は、本発明の第２の実施例に係る電源電圧発生回路の回路図である。図４において、図３と同一の符号は、同一物を表し、その説明を省略する。図４の電源電圧発生回路は、図３に対し、電源供給回路１１ａにおいて、ＰＭＯＳトランジスタＰ１３のドレインと接地との間に抵抗Ｒ１、Ｒ２の直列接続回路が挿入され、抵抗Ｒ１、Ｒ２の接続点にＮＭＯＳトランジスタＮ１２のゲートが接続される。ＮＭＯＳトランジスタＮ１１のゲートには、参照電圧ＶＲＥＦａが与えられる。また、電源供給回路１２ａにおいて、ＰＭＯＳトランジスタＰ２３のドレインと接地との間に抵抗Ｒ３、Ｒ４の直列接続回路が挿入され、抵抗Ｒ３、Ｒ４の接続点にＮＭＯＳトランジスタＮ２２のゲートが接続される。ＮＭＯＳトランジスタＮ２１のゲートには、参照電圧ＶＲＥＦａ−ΔＶａが与えられる。
【００２３】
このような構成の電源電圧発生回路では、抵抗Ｒ１、Ｒ２の抵抗比および抵抗Ｒ３、Ｒ４の抵抗比を設定することで、電源ＶＩＮＴの電圧に対して参照電圧ＶＲＥＦａおよび参照電圧ＶＲＥＦａ−ΔＶａを低く設定することができる。例えば電源ＶＩＮＴにおける所望の電圧がＶｉｎｔであり、ＶＲＥＦａ＝Ｖｉｎｔ／２であった場合、Ｒ１＝Ｒ２とすることで、Ｖｉｎｔ＝ＶＲＥＦａ×２が得られる。電源供給回路１２ａにおいて、ＶＲＥＦａよりΔＶａだけ低い参照電圧を入力とし、抵抗Ｒ３、Ｒ４の比によって所定の降圧電圧（ＶＲＥＦａ−ΔＶａ）を出力するように電源供給回路１２ａを構成することで実施例１と同様に動作し同じ効果を得ることができる。このような電源電圧発生回路によれば、外部電源ＶＣＣの電圧に極めて近い安定的な参照電位ＶＲＥＦａを発生するのが困難な場合であっても、参照電圧ＶＲＥＦａを低く設定することで電源ＶＩＮＴを所望の電圧に設定することができる。
【実施例３】
【００２４】
図５は、本発明の第３の実施例に係る電源電圧発生回路の回路図である。図５において、図４と同一の符号は、同一物を表し、その説明を省略する。図５の電源電圧発生回路は、図４に対し、電源供給回路１１ｂにおいて、ＰＭＯＳトランジスタＰ１３のドレインと抵抗Ｒ１との間に、ダイオード接続されたＮＭＯＳトランジスタＮ１４を備える。さらに、ＰＭＯＳトランジスタＰ１３のドレインにゲートを接続し、ドレインを外部電源ＶＣＣに接続し、ソースを電源ＶＩＮＴに接続するＮＭＯＳトランジスタＮ１５を備える。また、電源供給回路１２ｂにおいて、ＰＭＯＳトランジスタＰ２３のドレインと抵抗Ｒ３との間に、ダイオード接続されたＮＭＯＳトランジスタＮ１６を備える。さらに、ＰＭＯＳトランジスタＰ２３のドレインにゲートを接続し、ドレインを昇圧電源ＶＰＰに接続し、ソースを電源ＶＩＮＴに接続するＮＭＯＳトランジスタＮ１７を備える。
【００２５】
実施例１、２では、電源電圧発生回路の出力段におけるドライバーとなるトランジスタは、ＰＭＯＳトランジスタであったが、図５に示すようなＮＭＯＳトランジスタによる構成であっても実施例１、２と同様の効果が得られる。
【００２６】
以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施形態に係る半導体集積回路装置の構成を示すブロック図である。
【図２】電源電圧発生回路における内部電源の電圧変動波形を示す図である。
【図３】本発明の第１の実施例に係る電源電圧発生回路の回路図である。
【図４】本発明の第２の実施例に係る電源電圧発生回路の回路図である。
【図５】本発明の第３の実施例に係る電源電圧発生回路の回路図である。
【符号の説明】
【００２８】
１０  電源電圧発生回路
１１、１１ａ、１１ｂ、１２、１２ａ、１２ｂ  電源供給回路
１３  昇圧電源回路
１４  負荷回路
Ｎ１１、Ｎ１２、Ｎ１３、Ｎ１４、Ｎ１５、Ｎ１６、Ｎ１７、Ｎ２１、Ｎ２２、Ｎ２３  ＮＭＯＳトランジスタ
Ｐ１１、Ｐ１２、Ｐ１３、Ｐ２１、Ｐ２２、Ｐ２３  ＰＭＯＳトランジスタ
Ｒ１、Ｒ２、Ｒ３、Ｒ４  抵抗
ＶＣＣ  外部電源
ＶＩＮＴ  電源
ＶＰＰ  昇圧電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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