(57)【要約】【課題】ＭＯＳＦＥＴの特性にばらつきがあっても問題がないうえに、微細な工程で製造する集積回路内に構成するのに適したＤ／Ａ変換器を提供する。【解決手段】ｉ個（ｉは自然数）のＰＭＯＳが並列に接続されたＭＯＳＦＥＴ群（以下、ＰＭＯＳ群）と、ｊ個（ｊは自然数）のＮＭＯＳが並列に接続されたＭＯＳＦＥＴ群（以下、ＮＭＯＳ群）があり、ＰＭＯＳ群のソース電極は電源ラインＶＤＤに接続されており、ＮＭＯＳ群のソース電極は接地されており、ＰＭＯＳ群およびＮＭＯＳ群のドレイン電極はお互いに接続し、そのノードをアナログ出力端子としており、各ＭＯＳＦＥＴの基板電極にはそれぞれ独立して電圧を印加することが可能であり、各ＭＯＳＦＥＴのゲート電極には入力のデジタル信号を印加し、ＯＮ状態にするＭＯＳＦＥＴの組み合わせを変えることでアナログ出力電圧を変化させる。【選択図】図１
2008066848.tif 000002
【特許請求の範囲】
【請求項１】
複数のＭＯＳＦＥＴを直並列接続したＭＯＳＦＥＴ群のうちのいずれのドレイン電極にも接続されていないソース電極と、いずれのソース電極にも接続されていないドレイン電極との間に電源電圧を印加し、各ゲート電極にデジタル信号を印加し、全ＭＯＳＦＥＴのうちＯＮ状態にするＭＯＳＦＥＴの組み合わせによってソース電極とドレイン電極とが接続されたアナログ出力端子からの出力電圧を変化させることを特徴とするＤ／Ａ変換器。
【請求項２】
１つのＭＯＳＦＥＴ、あるいは２つ以上が並列に接続されたＭＯＳＦＥＴ群を２つ以上有し、ある１つのＭＯＳＦＥＴ群のソース電極またはドレイン電極のうち、一方の電極は電源ラインあるいはグラウンドラインあるいは別の１つ以上のＭＯＳＦＥＴ群のソース電極またはドレイン電極のうちのどれかに接続され、且つ他方の電極は別の１つ以上のＭＯＳＦＥＴ群のソース電極またはドレイン電極に接続されており、ＭＯＳＦＥＴ群同士が接続されたノードのうち１つ以上をアナログ出力端子とし、前記ＭＯＳＦＥＴ群を構成する全ＭＯＳＦＥＴのそれぞれの基板電極には独立して電圧を印加することが可能であり、前記ＭＯＳＦＥＴ群を構成する全ＭＯＳＦＥＴのそれぞれのゲート電極には独立して電圧を印加することが可能であり、前記それぞれのゲート電極にデジタル信号を印加し、全ＭＯＳＦＥＴのうちＯＮ状態にするＭＯＳＦＥＴの組み合わせによってアナログ出力端子からの出力電圧を変化させることを特徴とするＤ／Ａ変換器。
【請求項３】
請求項１または２に記載のＤ／Ａ変換器であって、前記ＯＮ状態にするＭＯＳＦＥＴの組み合わせの中から、所望の出力電圧が得られる組み合わせのみ選択して利用することを特徴とするＤ／Ａ変換器。
【請求項４】
請求項１から３のいずれか１項に記載のＤ／Ａ変換器であって、ＭＯＳＦＥＴのサイズが異なっていることを特徴とするＤ／Ａ変換器。
【請求項５】
請求項１から４のいずれか１項に記載のＤ／Ａ変換器であって、前記ＯＮ状態にするＭＯＳＦＥＴの組み合わせのうち、任意の組み合わせＡのときに得られる出力電圧をＶａとし、該組み合せＡとは別の組み合わせＢのときに得られる出力電圧をＶｂとし、前記出力電圧Ｖａと前記出力電圧Ｖｂとの差をΔＶ（＝Ｖｂ−Ｖａ）とし、ただし組み合わせＢはΔＶがゼロ以上の最小の値となるように選ぶものとし、全ての組み合わせＡにおけるΔＶの中で最大のものをΔＶｍａｘとし、該ΔＶｍａｘの目標値をΔＶｔａｒｇｅｔとした場合、前記ＭＯＳＦＥＴの数がΔＶｍａｘ≦ΔＶｔａｒｇｅｔを満足する数であることを特徴とするＤ／Ａ変換器。
【請求項６】
請求項１から５のいずれか１項に記載のＤ／Ａ変換器であって、全ＭＯＳＦＥＴのそれぞれの基板電極には電源電位およびグラウンド電位とは異なる電圧が印加されていることを特徴とするＤ／Ａ変換器。
【請求項７】
請求項６に記載のＤ／Ａ変換器であって、環境温度の変動を補償するために前記基板電極に印加する電圧を調整するようにしたことを特徴とするＤ／Ａ変換器。
【請求項８】
請求項６に記載のＤ／Ａ変換器であって、電源電圧の変動を補償するために前記基板電極に印加する電圧を調整するようにしたことを特徴とするＤ／Ａ変換器。
【請求項９】
請求項６に記載のＤ／Ａ変換器であって、前記ＯＮ状態にするＭＯＳＦＥＴの組み合わせのうち、任意の組み合わせＡのときに得られる出力電圧をＶａとし、前記組合せＡとは別の組み合わせＢのときに得られる出力電圧をＶｂとし、ＶａとＶｂとの差をΔＶ（＝Ｖｂ−Ｖａ）とし、ただし組み合わせＢはΔＶがゼロ以上の最小の値となるように選ぶものとし、全ての組み合わせＡにおけるΔＶの中で最大のものをΔＶｍａｘとした場合、ΔＶｍａｘを小さくするように、前記基板電極に印加する電圧を調整するようにしたことを特徴とするＤ／Ａ変換器。
【請求項１０】
請求項９に記載のＤ／Ａ変換器であって、請求項８に記載のΔＶｍａｘの目標値をΔＶｔａｒｇｅｔとした場合、前記ＭＯＳＦＥＴの数がΔＶｍａｘ≦ΔＶｔａｒｇｅｔを満足する数であることを特徴とするＤ／Ａ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号をアナログ信号に変換するＤ／Ａ変換器に関し、特に微細な工程で製造する集積回路内に構成する場合に適したＤ／Ａ変換器に関する。
【背景技術】
【０００２】
集積回路内に構成するＤ／Ａ変換器の種類で一般的に利用されているものとして、電圧型Ｄ／Ａ変換器、電荷型Ｄ／Ａ変換器、電流型Ｄ／Ａ変換器等がある。
電圧型Ｄ／Ａ変換器には、２つの基準電圧間に分圧用の多数の抵抗を直列に接続したものを用意し、入力のデジタル信号に対応したノードを選択し、そのノードでの分圧電圧を出力するものなどがある。
【０００３】
電荷型Ｄ／Ａ変換器には、分解能に応じた数だけのコンデンサを用意し、入力のデジタル信号に対応した数のコンデンサを選択し、それらを加算した容量値で基準電圧を分圧して出力するものなどがある。
電流型Ｄ／Ａ変換器には、分解能に応じた数だけの定電流源を用意し、入力のデジタル信号に対応した数の定電流源を選択し、それらを加算して出力するか、もしくはその加算電流を負荷抵抗に流して電圧に変換して出力するものなどがある。
【０００４】
特許文献１を参照して説明する。
特許文献１は電流型のＤ／Ａ変換器の一例である。例えば分解能が１０ビットの電流型Ｄ／Ａ変換器を構成する場合には、２10（＝１０２４）段階の電流値を表現せねばならないので、通常、１０２４個の定電流源を必要とする。
一方で特許文献１では、重み４の定電流源を６３個を上位定電流源として備え、さらに、重み２、重み１、重み１／２、重み１／４の定電流源をそれぞれ１個ずつ、下位定電流源として備え、合計６７個の定電流源を備えていることになる。重み４の定電流源については、マトリクス状に配置されている。その他の重みの定電流源についてはそれぞれ１個ずつしかないので、マトリクス状に配置されていない（特許文献１の図１参照）。
【０００５】
ここで、各定電流源はＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）で構成されている（特許文献１の図２参照）。各定電流源は電源ラインＶＣＣに接続されており、デコーダによって選択された定電流源は、電源ラインＶＣＣから供給された電流を出力する。重み１の定電流源の出力電流値をＩｏ とすると、重み４の定電流源の出力電流値は４Ｉｏであり 、重み２の定電流源の出力電流値は２Ｉｏであり 、重み１／２の定電流源の出力電流値はＩｏ ／２であり、重み１／４の定電流源の出力電流値はＩｏ ／４である。
【０００６】
６３個の上位定電流源は、１０ビットのデジタル入力信号のうち、上位６ビットのデータ値に対応した数だけ選択される。４個の下位定電流源は、１０ビットのデジタル入力信号のうち、下位４ビットの各々に１個ずつ対応しており、対応ビットの理論値（“０”ｏｒ“１”）に応じて個別に選択される。例えば、入力デジタル信号が“１１０１００１０１０”であるとすれば、上位定電流源を５２個と、下位定電流源のうち重み２のものと重み１／２のものを選択することとなる。このように重みが異なる定電流源を併用することにより、少ない数の定電流源で、Ｄ／Ａ変換器の分解能を高める工夫をしている（例えば、特許文献１参照）。
【特許文献１】特開平１１−１７５４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、特許文献１のような構成のＤ／Ａ変換器では、各々の定電流源が決められた電流を精度良く出力することが大前提であるが、実際にはこれを妨げるさまざまな要因が存在する。
例えば電源ラインの配線抵抗による電圧降下や、環境温度の差などの影響を受け、各定電流源が出力する電流にばらつきが生じてしまう。このばらつきを防ぐためには、回路のレイアウトの際に細心の注意を払うなど、多大な労力を要する。
【０００８】
また、一般的に、集積回路の製造技術の進歩により微細化が進めば、ＭＯＳＦＥＴの高集積化や低消費電力化が図れる反面、個々のＭＯＳＦＥＴの特性のばらつきが顕著になる。このばらつきを防ぐためには、個々のＭＯＳＦＥＴのサイズを大きくしてやらねばならず、すると消費電流も増加してしまい、これでは微細化の恩恵を受けているとは言えない。
【０００９】
そこで本発明の目的は、ＭＯＳＦＥＴの特性にばらつきがあっても問題がないうえに、微細な工程で製造する集積回路内に構成するのに適したＤ／Ａ変換器を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、請求項１記載の発明は、複数のＭＯＳＦＥＴを直並列接続したＭＯＳＦＥＴ群のうちのいずれのドレイン電極にも接続されていないソース電極と、いずれのソース電極にも接続されていないドレイン電極との間に電源電圧を印加し、各ゲート電極にデジタル信号を印加し、全ＭＯＳＦＥＴのうちＯＮ状態にするＭＯＳＦＥＴの組み合わせによってソース電極とドレイン電極とが接続されたアナログ出力端子からの出力電圧を変化させることを特徴とする。
【００１１】
請求項１記載の発明によれば、複数のＭＯＳＦＥＴを直並列接続したＭＯＳＦＥＴ群のうちのいずれのドレイン電極にも接続されていないソース電極と、いずれのソース電極にも接続されていないドレイン電極との間に電源電圧を印加し、各ゲート電極にデジタル信号を印加し、全ＭＯＳＦＥＴのうちＯＮ状態にするＭＯＳＦＥＴの組み合わせによってソース電極とドレイン電極とが接続されたアナログ出力端子からの出力電圧を変化させることにより、非常に少ないＭＯＳＦＥＴ数、非常に簡単な構成でＤ／Ａ変換器を実現することが出来る。また、簡単な構成であるため、高集積化に際しては非常に有利である。
【００１２】
請求項２記載の発明は、１つのＭＯＳＦＥＴ、あるいは２つ以上が並列に接続されたＭＯＳＦＥＴ群を２つ以上有し、ある１つのＭＯＳＦＥＴ群のソース電極またはドレイン電極のうち、一方の電極は電源ラインあるいはグラウンドラインあるいは別の１つ以上のＭＯＳＦＥＴ群のソース電極またはドレイン電極のうちのどれかに接続され、且つ他方の電極は別の１つ以上のＭＯＳＦＥＴ群のソース電極またはドレイン電極に接続されており、ＭＯＳＦＥＴ群同士が接続されたノードのうち１つ以上をアナログ出力端子とし、前記ＭＯＳＦＥＴ群を構成する全ＭＯＳＦＥＴのそれぞれの基板電極には独立して電圧を印加することが可能であり、前記ＭＯＳＦＥＴ群を構成する全ＭＯＳＦＥＴのそれぞれのゲート電極には独立して電圧を印加することが可能であり、前記それぞれのゲート電極にデジタル信号を印加し、全ＭＯＳＦＥＴのうちＯＮ状態にするＭＯＳＦＥＴの組み合わせによってアナログ出力端子からの出力電圧を変化させることを特徴とする。
【００１３】
請求項２記載の発明によれば、１つのＭＯＳＦＥＴ、あるいは２つ以上が並列に接続されたＭＯＳＦＥＴ群を２つ以上有し、ある１つのＭＯＳＦＥＴ群のソース電極またはドレイン電極のうち、一方の電極は電源ラインあるいはグラウンドラインあるいは別の１つ以上のＭＯＳＦＥＴ群のソース電極またはドレイン電極のうちのどれかに接続され、且つ他方の電極は別の１つ以上のＭＯＳＦＥＴ群のソース電極またはドレイン電極に接続されており、ＭＯＳＦＥＴ群同士が接続されたノードのうち１つ以上をアナログ出力端子とし、ＭＯＳＦＥＴ群を構成する全ＭＯＳＦＥＴのそれぞれの基板電極には独立して電圧を印加することが可能であり、ＭＯＳＦＥＴ群を構成する全ＭＯＳＦＥＴのそれぞれのゲート電極には独立して電圧を印加することが可能であり、それぞれのゲート電極にデジタル信号を印加し、全ＭＯＳＦＥＴのうちＯＮ状態にするＭＯＳＦＥＴの組み合わせによってアナログ出力端子からの出力電圧を変化させることを特徴としたことにより、非常に少ないＭＯＳＦＥＴ数、非常に簡単な構成でＤ／Ａ変換器を実現することが出来る。また、簡単な構成であるため、高集積化に際しては非常に有利である。
【００１４】
請求項３記載の発明は、請求項１または２に記載のＤ／Ａ変換器であって、前記ＯＮ状態にするＭＯＳＦＥＴの組み合わせの中から、所望の出力電圧が得られる組み合わせのみ選択して利用することを特徴とする。
【００１５】
請求項３記載の発明によれば、ＯＮ状態にするＭＯＳＦＥＴの組み合わせの中から、所望の出力電圧が得られる組み合わせのみ選択して利用することにより、請求項１、２記載のＤ／Ａ変換器と同様の優れた効果を持つうえに、Ｄ／Ａ変換器を使用するシステムからの要求に合わせて、Ｄ／Ａ出力特性を柔軟に対応させることが出来る。また、デバイス製造時のばらつきや、使用時の電源電圧や環境温度の影響などによってＭＯＳＦＥＴの特性がばらついたとしても、その状況下において望ましい出力が得られるものを選択して使用するので、優れた性能のＤ／Ａ変換を行うことが出来る。さらには、一般的に、集積回路の製造技術の進歩により微細化が進めば、ＭＯＳＦＥＴの高集積化や低消費電力化が図れる反面、個々の特性のばらつきが顕著になるが、請求項３記載のＤ／Ａ変換器は元よりばらつくことを見込んでいるため何ら問題なく、微細化の恩恵を大いに享受することが出来る。
【００１６】
請求項４記載の発明は、請求項１から３のいずれか１項に記載のＤ／Ａ変換器であって、ＭＯＳＦＥＴのサイズが異なっていることを特徴とする。
【００１７】
請求項４記載の発明によれば、ＭＯＳＦＥＴのサイズが異なっていることにより、請求項１から３の何れか１項記載のＤ／Ａ変換器と同様の優れた効果を持つうえに、Ｄ／Ａ変換器を構成するＭＯＳＦＥＴのサイズを違えるだけで、出力電圧の種類を多くすることが出来る。
【００１８】
請求項５記載の発明は、請求項１から４のいずれか１項に記載の発明であって、前記ＯＮ状態にするＭＯＳＦＥＴの組み合わせのうち、任意の組み合わせＡのときに得られる出力電圧をＶａとし、該組み合わせＡとは別の組み合わせＢのときに得られる出力電圧をＶｂとし、前記出力電圧Ｖａと前記出力電圧Ｖｂとの差をΔＶ（＝Ｖｂ−Ｖａ）とし、ただし組み合わせＢはΔＶがゼロ以上の最小の値となるように選ぶものとし、全ての組み合わせＡにおけるΔＶの中で最大のものをΔＶｍａｘとし、該ΔＶｍａｘの目標値をΔＶｔａｒｇｅｔとした場合、前記ＭＯＳＦＥＴの数がΔＶｍａｘ≦ΔＶｔａｒｇｅｔを満足する数であることを特徴とする。
【００１９】
請求項５記載の発明によれば、ＯＮ状態にするＭＯＳＦＥＴの組み合わせのうち、任意の組み合わせＡのときに得られる出力電圧をＶａとし、組み合わせＡとは別の組み合わせＢのときに得られる出力電圧をＶｂとし、出力電圧Ｖａと出力電圧Ｖｂとの差をΔＶ（＝Ｖｂ−Ｖａ）とし、ただし組み合わせＢはΔＶがゼロ以上の最小の値となるように選ぶものとし、全ての組み合わせＡにおけるΔＶの中で最大のものをΔＶｍａｘとし、ΔＶｍａｘの目標値をΔＶｔａｒｇｅｔとした場合、ＭＯＳＦＥＴの数がΔＶｍａｘ≦ΔＶｔａｒｇｅｔを満足する数であることにより、請求項１から４のいずれか１項記載のＤ／Ａ変換器と同様の優れた効果を持つうえに、Ｄ／Ａ変換器を構成するＭＯＳＦＥＴの数を増やすだけで、出力電圧の刻み幅を細かくして精度を向上させることが出来る。
【００２０】
請求項６記載の発明は、請求項１から５のいずれか１項に記載のＤ／Ａ変換器であって、全ＭＯＳＦＥＴのそれぞれの基板電極には電源電位およびグラウンド電位とは異なる電圧が印加されていることを特徴とする。
【００２１】
請求項６記載の発明によれば、全ＭＯＳＦＥＴのそれぞれの基板電極には電源電位およびグラウンド電位とは異なる電圧が印加されていることにより、請求項１から５のいずれか１項のＤ／Ａ変換器と同様の優れた効果を持つうえに、印加する基板電圧により、Ｄ／Ａ出力特性を任意に調整することが出来る。
【００２２】
請求項７記載の発明は、請求項６に記載のＤ／Ａ変換器であって、環境温度の変動を補償するために前記基板電極に印加する電圧を調整するようにしたことを特徴とする。
【００２３】
請求項７記載の発明によれば、環境温度の変動を補償するために前記基板電極に印加する電圧を調整するようにしたことにより、請求項６記載のＤ／Ａ変換器と同様の優れた効果を持つうえに、Ｄ／Ａ変換器使用中に環境温度が変動しＤ／Ａ出力特性が変わってしまっても、印加する基板電圧を調整することにより、それを補償することが出来る。
【００２４】
請求項８記載の発明は、請求項６に記載のＤ／Ａ変換器であって、電源電圧の変動を補償するために前記基板電極に印加する電圧を調整するようにしたことを特徴とする。
【００２５】
請求項８記載の発明によれば、電源電圧の変動を補償するために基板電極に印加する電圧を調整するようにしたことにより、請求項６記載のＤ／Ａ変換器と同様の優れた効果を持つうえに、Ｄ／Ａ変換器使用中に電源電圧が変動しＤ／Ａ出力特性が変わってしまっても、印加する基板電圧を調整することにより、それを補償することが出来る。
【００２６】
請求項９記載の発明は、請求項６に記載のＤ／Ａ変換器であって、前記ＯＮ状態にするＭＯＳＦＥＴの組み合わせのうち、任意の組み合わせＡのときに得られる出力電圧をＶａとし、前記組み合わせＡとは別の組み合わせＢのときに得られる出力電圧をＶｂとし、ＶａとＶｂとの差をΔＶ（＝Ｖｂ−Ｖａ）とし、ただし組み合わせＢはΔＶがゼロ以上の最小の値となるように選ぶものとし、全ての組み合わせＡにおけるΔＶの中で最大のものをΔＶｍａｘとした場合、ΔＶｍａｘを小さくするように、前記基板電極に印加する電圧を調整するようにしたことを特徴とする。
【００２７】
請求項９記載の発明によれば、ＯＮ状態にするＭＯＳＦＥＴの組み合わせのうち、任意の組み合わせＡのときに得られる出力電圧をＶａとし、組み合わせＡとは別の組み合わせＢのときに得られる出力電圧をＶｂとし、ＶａとＶｂとの差をΔＶ（＝Ｖｂ−Ｖａ）とし、ただし組み合わせＢはΔＶがゼロ以上の最小の値となるように選ぶものとし、全ての組み合わせＡにおけるΔＶの中で最大のものをΔＶｍａｘとした場合、ΔＶｍａｘを小さくするように、基板電極に印加する電圧を調整するようにしたことにより、請求項６記載のＤ／Ａ変換器と同様の優れた効果を持つうえに、印加する基板電圧を調整することにより、出力電圧の刻み幅を細かくして精度を向上させることが出来る。
【００２８】
請求項１０記載の発明は、請求項９に記載のＤ／Ａ変換器であって、請求項８に記載のΔＶｍａｘの目標値をΔＶｔａｒｇｅｔとした場合、前記ＭＯＳＦＥＴの数がΔＶｍａｘ≦ΔＶｔａｒｇｅｔを満足する数であることを特徴とする。
【００２９】
請求項１０記載の発明によれば、請求項６記載のＤ／Ａ変換器と同様の優れた効果を持つうえに、請求項５記載のＤ／Ａ変換器の効果を、請求項５記載のＤ／Ａ変換器に比べて少ないＭＯＳＦＥＴ数で達成することが出来る。
【発明の効果】
【００３０】
本発明によれば、非常に少ないＭＯＳＦＥＴ数、非常に簡単な構成でＤ／Ａ変換器を実現することが出来る。また、簡単な構成であるため、高集積化に際しては非常に有利である。すなわち、ＭＯＳＦＥＴの特性にばらつきがあっても問題がないうえに、微細な工程で製造する集積回路内に構成するのに適したＤ／Ａ変換器を提供することができる。
【発明を実施するための最良の形態】
【００３１】
以下、この発明の実施の形態について図面を用いて説明する。
まず、図１（ａ）、（ｂ）、（ｃ）、図２を用いて請求項２に係るＡ／Ｄ変換器の構成と動作について説明する。
図１（ａ）に、本発明に係るＤ／Ａ変換器の構成の一実施の形態を示し（請求項２）、図１（ｂ）、（ｃ）に他の実施の形態を示す。
ｉ個（ｉは自然数）のＰＭＯＳが並列に接続されたＭＯＳＦＥＴ群１０１（以下、ＰＭＯＳ群）と、ｊ個（ｊは自然数）のＮＭＯＳが並列に接続されたＭＯＳＦＥＴ群１０２（以下、ＮＭＯＳ群）がある。なお、各ＭＯＳＦＥＴのサイズは問わない。
【００３２】
図１（ａ）に示すＰＭＯＳ群のソース電極は電源ラインＶＤＤ１０３に接続され、ＮＭＯＳ群のソース電極は接地されている。ＰＭＯＳ群およびＮＭＯＳ群のドレイン電極はお互いに接続し、そのノードをアナログ出力端子１０４としている。また各ＭＯＳＦＥＴのゲート電極１０５Ｐ−１〜１０５Ｐ−ｉ、１０５Ｎ−１〜１０５Ｎ−ｊおよび基板電極１０６Ｐ−１〜１０６Ｐ−ｉ、１０６Ｎ−１〜１０６Ｎ−ｊは独立しており、それぞれ別々の電圧を印加可能となっている。以上が請求項１のＤ／Ａ変換器の構成の一例である。
【００３３】
またその他の実施形態として、図１（ｂ）、（ｃ）を始め多くの構成が考えられることは明らかである。
すなわち、図１（ｂ）に示すＤ／Ａ変換器は、３個の並列ＰＭＯＳ（Ｐ１〜Ｐ３）と、３個の並列ＮＭＯＳ（Ｎ１〜Ｎ３）とを直列接続したＤ／Ａ変換器であり、図１（ｃ）に示すＤ／Ａ変換器は、３個の並列ＰＭＯＳ（Ｐ１〜Ｐ３）と、３個の並列ＮＭＯＳ（Ｎ１〜Ｎ３）と、３個の並列ＮＭＯＳ（Ｎ４〜Ｎ６）とを直列接続したＤ／Ａ変換器である。
【００３４】
以下では、上述の図１（ａ）の構成のＤ／Ａ変換器の動作について述べるが、その他の構成のものでも同様に説明出来ることは明らかである。
図１（ａ）のＤ／Ａ変換器の各ＭＯＳＦＥＴのゲート電極１０５Ｐ−１〜１０５Ｐ−ｉ、１０５Ｎ−１〜１０５Ｎ−ｊに対して個別にデジタル信号を入力することにより、各ＭＯＳＦＥＴを個別にＯＮ／ＯＦＦさせることが可能である。ＰＭＯＳ群中およびＮＭＯＳ群中のＭＯＳＦＥＴすべてがＯＦＦのとき、出力は不定となるのでこれは禁止する。
【００３５】
ＰＭＯＳ群中のＭＯＳＦＥＴのうち１つ以上がＯＮであり、且つＮＭＯＳ群中のＭＯＳＦＥＴすべてがＯＦＦであれば、出力は電源電圧と等しくなる。ＰＭＯＳ群中のＭＯＳＦＥＴすべてがＯＦＦであり、且つＮＭＯＳ群中のＭＯＳＦＥＴのうち１つ以上がＯＮであれば、出力はゼロとなる。ＰＭＯＳ群中のＭＯＳＦＥＴのうち１つ以上がＯＮであり、且つＮＭＯＳ群中のＭＯＳＦＥＴのうち１つ以上がＯＮのときの出力については図２で説明する。
【００３６】
図２は、本発明に係るＤ／Ａ変換器の等価回路の一例である。すなわち、ＰＭＯＳ群のＭＯＳＦＥＴは飽和領域で動作しており、ＮＭＯＳ群のＭＯＳＦＥＴは線形領域で動作している場合の等価回路である。
図２に示す回路は例えば、ＰＭＯＳ群中のＭＯＳＦＥＴのうち１つだけがＯＮになり、ＮＭＯＳ群中のＭＯＳＦＥＴがすべてＯＮとなった場合などに起こりうる状態である。電流Ｉ２０５は飽和領域のＭＯＳＦＥＴが流すドレイン電流を示す。この飽和時の出力電圧は、以下の数式（１）
Ｖｏｕｔ＝ＲＮ／（ＲＰ＋ＲＮ）×ＶＤＤ＋ＲＰ×ＲＮ／（ＲＰ＋ＲＮ）×Ｉ
…（１）
で表される。
【００３７】
図２の抵抗や電流の値は、ＯＮ状態にするＭＯＳＦＥＴの数によって変化させることが可能である。すなわち、デジタル信号によりＯＮ状態にするＭＯＳＦＥＴの組み合わせを変えることで、アナログ出力電圧を変化させることが可能ということになる。
以上が請求項２記載のＤ／Ａ変換器の説明である。
【００３８】
次に、図３および図４を用いて請求項３について説明する。
図３は、図１（ａ）に示したＤ／Ａ変換器を３個のＰＭＯＳ（Ｐ１，Ｐ２，Ｐ３）と、３個のＮＭＯＳ（Ｎ１，Ｎ２，Ｎ３）との計６個のＭＯＳＦＥＴで構成したものである。ここではＰＭＯＳの基板電極３０２Ｐ−１〜３０２Ｐ−３はすべて電源ＶＤＤ３０３に接続し、ＮＭＯＳの基板電極３０２Ｎ−１〜３０２Ｎ−３はすべて接地してあるものとする。
６個のＭＯＳＦＥＴのゲート電極３０１Ｐ−１〜３０１Ｐ−３、３０１Ｎ−１〜３０１Ｎ−３にはそれぞれ別々のデジタル信号が入力され、個別にＯＮ／ＯＦＦすることが出来る。この構成の場合でのＤ／Ａ変換器の設定の数（ＯＮ状態にするＭＯＳＦＥＴの組み合わせの数）は、出力電圧が電源電圧、ゼロ、もしくは不定になってしまう組み合わせを除いて、４９通り存在する。
【００３９】
図４（ａ）、（ｂ）は本発明に係るＤ／Ａ変換器の一実施の形態における設定と出力電圧との関係を示す図である。
図４（ａ）のグラフは、図３の構成のＤ／Ａ変換器における、４９通りすべての設定とそのときの出力電圧の関係を示している。横軸はＯＮ状態になっているＭＯＳＦＥＴを、縦軸は出力電圧をそれぞれ示しており、出力電圧が昇順となるように並べてある。本Ｄ／Ａ変換器を使用するシステムが要求するＤ／Ａ変換特性が得られるよう、これら４９通りの設定の中からいくつかの設定のみを選択して利用することとする。
【００４０】
図４（ｂ）のグラフは、図４（ａ）のグラフから「出力電圧のダイナミックレンジを最も広くする」・「８段階の設定」という要求に合わせて選択した例を示している。
以上が請求項３のＤ／Ａ変換器の説明である。
【００４１】
次に、図３および図５を用いて請求項４記載のＡ／Ｄ変換器の一例を説明する。
ＭＯＳＦＥＴの電気的特性は、そのサイズによって調整することが出来る。ここでサイズとは、ＭＯＳＦＥＴのゲート電極のチャネル長Ｌおよびチャネル幅Ｗのことを指す。
図３の６個のＭＯＳＦＥＴのゲート電極のチャネル長は、ＰＭＯＳもＮＭＯＳも全てＬで等しいとする。図３の６個のＭＯＳＦＥＴのゲート電極のチャネル幅を、それぞれＷＰ１，ＷＰ２，ＷＰ３，ＷＮ１，ＷＮ２，ＷＮ３とする。
【００４２】
図５（ａ）、（ｂ）は、本発明に係るＤ／Ａ変換器の他の実施の形態における設定と出力電圧との関係を示す図である。
図５（ａ）のグラフは、図３の構成のＤ／Ａ変換器で、ＷＰ１＝ＷＰ２＝ＷＰ３かつＷＮ１＝ＷＮ２＝ＷＮ３の場合における、Ｄ／Ａ変換器の設定とそのときの出力電圧の関係を示している。
図５（ｂ）のグラフは、図３の構成のＤ／Ａ変換器で、ＷＰ１＜ＷＰ２＜ＷＰ３かつＷＮ１＜ＷＮ２＜ＷＮ３の場合における、Ｄ／Ａ変換器の設定とそのときの出力電圧の関係を示している。
これらのグラフを比較すると、ＭＯＳＦＥＴのサイズを揃えておけば、同じ出力電圧が得られる設定を多くすることが出来、一方でＭＯＳＦＥＴのサイズを違えておけば、出力電圧の種類を多くすることが出来ると分かる。
以上が請求項４のＤ／Ａ変換器の説明である。
【００４３】
次に、図６（ａ）、（ｂ）、（ｃ）を用いて請求項５の例を説明する。
図６（ａ）、（ｂ）、（ｃ）は、本発明に係るＤ／Ａ変換器の他の実施の形態における設定と出力電圧との関係を示す図である。
図６（ａ）のグラフは、図１（ａ）記載のＤ／Ａ変換器を３個のＰＭＯＳと３個のＮＭＯＳの計６個のＭＯＳＦＥＴとで構成した場合の、Ｄ／Ａ変換器の設定とそのときの出力電圧の関係を示している。この場合４９通りの設定が存在する。
【００４４】
図６（ｂ）のグラフは、図１（ａ）のＤ／Ａ変換器を４個のＰＭＯＳと４個のＮＭＯＳとの計８個のＭＯＳＦＥＴで構成した場合の、Ｄ／Ａ変換器の設定とそのときの出力電圧の関係を示している。この場合２２５通りの設定が存在する。
【００４５】
図６（ｃ）のグラフは、図１（ａ）のＤ／Ａ変換器を５個のＰＭＯＳと５個のＮＭＯＳの計１０個のＭＯＳＦＥＴで構成した場合の、Ｄ／Ａ変換器の設定とそのときの出力電圧の関係を示している。この場合９６１通りの設定が存在する。これらのグラフを比較すると、ＭＯＳＦＥＴの数を多くすれば出力電圧の種類が多くなり、より細かい刻み幅でＤ／Ａ変換を出来るようになると分かる。
【００４６】
ここで、本Ｄ／Ａ変換器をある設定Ａにした場合の出力電圧をＶａ、Ａとは別のある設定Ｂにした場合の出力電圧をＶｂとし、ＶａとＶｂの差をΔＶ（＝Ｖｂ−Ｖａ）とする。ただし設定Ｂは、ΔＶがゼロ以上の最小の値となるように選ぶものとする。このΔＶを、本Ｄ／Ａ変換器のすべての設定において求める。例えば４９通りの設定が存在する本Ｄ／Ａ変換器では、４８個のΔＶを求める。さらにこれらΔＶのなかから最も大きいものをΔＶｍａｘとする。このΔＶｍａｘは、本Ｄ／Ａ変換器における出力電圧の最も粗い刻み幅を示すことになる。
【００４７】
図６（ａ）のグラフには、ΔＶｍａｘなども併記してある。前述したように本Ｄ／Ａ変換器においては、構成するＭＯＳＦＥＴの数が多いほどに出力電圧の刻み幅を細かく出来る。
そこで出力電圧の刻み幅の目標値をΔＶｔａｒｇｅｔとしたとき、ΔＶｍａｘ≦ΔＶｔａｒｇｅｔを満たすことが出来るだけの数のＭＯＳＦＥＴで、Ｄ／Ａ変換器を構成することにする。
以上が請求項５のＤ／Ａ変換器の説明である。
【００４８】
次に、図７（ａ）、（ｂ），８，９を用いて請求項６について説明をする。
図７（ａ）、（ｂ）は、本発明に係るＤ／Ａ変換器に用いられるＮＭＯＳのゲート−ソース間電圧とドレイン電流との関係を示す図である。
図７（ａ）のグラフは、ＮＭＯＳの電圧−電流特性を示している。横軸はゲート−ソース間電圧ＶＧＳ、縦軸はドレイン電流ＩＤである。
ＶＧＳをゼロから次第に大きくしていくと、ＶＧＳがしきい値電圧Ｖｔｈを超えるまではＩＤ漸増し、Ｖｔｈを超えるとほぼ直線的に増加するという特性を示している。
ここで、このＶｔｈを決定する要因のひとつに、基板−ソース間電圧ＶＢＳがある。例えばＮＭＯＳの場合では、ＶＢＳ＞０とすればＶＢＳ＝０のときに比べてＶｔｈは小さくなり、同じＶＧＳを印加しても流れるＩＤが増加する。逆にＶＢＳ＜０とすればＶＢＳ＝０のときに比べてＶｔｈは大きくなり、同じＶＧＳを印加しても流れるＩＤは減少する。この様子を図７（ｂ）に示している。
【００４９】
この効果は「基板バイアス効果」や「バックゲート効果」などと呼ばれている。請求項６ではこの効果を利用する。
【００５０】
図８は、本発明に係るＤ／Ａ変換器の他の実施の形態を示す回路図である（請求項６）。
図８では図１（ａ）に示した各ＭＯＳＦＥＴの基板電極１０６Ｐ−１〜１０６Ｐ−ｉ、１０６Ｎ−１〜１０６Ｎ−ｊに、基板バイアス用電圧源８０６Ｐ−１〜８０６−ｉ、８０６Ｎ−１〜８０６Ｎ−ｊを接続している。各基板バイアス用電圧源（ＶＰ１，ＶＰ２，…，ＶＰｊおよびＶＮ１，ＶＮ２，…，ＶＮｉ）はそれぞれ独立しており、各ＭＯＳＦＥＴの基板に別々の電圧を印加可能となっている。
図８のＤ／Ａ変換器のゲート電極８０５に対してデジタル信号を入力することにより、各ＭＯＳＦＥＴを個別にＯＮ／ＯＦＦさせるのだが、前述したようにＭＯＳＦＥＴのゲート電極８０５Ｐ−１〜８０５Ｐ−ｉ、８０５Ｎ−１〜８０５Ｎ−ｊに印加される電圧が同じでも、ＯＮ状態における各ＭＯＳＦＥＴのドレイン電流は各基板バイアス用電圧源８０６Ｐ−１〜８０６−ｉ、８０６Ｎ−１〜８０６Ｎ−ｊにより変化させることが出来る。これはまた、ＯＮ状態にした各ＭＯＳＦＥＴのソース‐ドレイン間抵抗値を各基板バイアス用電圧源により変化させることが出来るということでもある。
【００５１】
図９は、本発明に係るＤ／Ａ変換器の他の実施形態を示す等価回路である。すなわち、図８のＤ／Ａ変換器のＰＭＯＳ群のＭＯＳＦＥＴは飽和領域で動作しており、ＮＭＯＳ群のＭＯＳＦＥＴは線形領域で動作している場合の等価回路である。
ＲＰ（ＶＰ）９０１はＰＭＯＳ群中のＯＮ状態のＭＯＳＦＥＴのソース‐ドレイン間抵抗を示し、ＲＮ（ＶＮ）９０２はＮＭＯＳ群中のＯＮ状態のＭＯＳＦＥＴのソース‐ドレイン間抵抗を示し、Ｉ（ＶＰ）９０５は飽和領域のＭＯＳＦＥＴが流すドレイン電流をそれぞれ示す。
【００５２】
ここでＶＰ，Ｖｎは基板電圧であり、抵抗や電流の値はそれら基板電圧の関数となっている。このときの出力電圧は、以下の数式（２）
Ｖｏｕｔ＝ＲＮ（ＶＮ）／｛ＲＰ（ＶＰ）＋ＲＮ（ＶＮ）｝×ＶＤＤ＋ＲＰ（ＶＰ）×ＲＮ（ＶＮ）／｛ＲＰ（ＶＰ）＋ＲＮ（ＶＮ）｝×Ｉ（ＶＰ）              …（２）
で表される。
つまり図８のＤ／Ａ変換器であれば、デジタル信号によりＯＮ状態にするＭＯＳＦＥＴの組み合わせを変えるだけでなく、基板電圧によってもアナログ出力電圧を変化させることが可能ということになる。
以上が請求項６のＤ／Ａ変換器の説明である。
【００５３】
次に、図１０を用いて請求項７に記載のＡ／Ｄ変換器の一例の説明をする。
図１０は、本発明に係るＤ／Ａ変換器の他の実施の形態におけるＤ／Ａ変換器設定と出力電圧との関係を示す図である。すなわち、図１０は、図８に示したＤ／Ａ変換器を３個のＰＭＯＳと３個のＮＭＯＳとの計６個のＭＯＳＦＥＴで構成した場合の、Ｄ／Ａ変換器の設定とそのときの出力電圧の関係を示している。
本実施形態では、３個のＰＭＯＳの基板電極には同じ基板電圧ＶＰが与えられ、３個のＮＭＯＳの基板電極には同じ基板電圧ＶＮが与えられているとする。
図１０のグラフ中の条件Ａ（◆印）は、ある温度Ｔｅｍｐでの出力電圧特性である。条件Ｂ（×印）は、温度が上昇してしまったときの出力電圧特性である。条件Ａに比べて、出力電圧が全体的に上昇してしまっていることが分かる。
【００５４】
そこで、ＰＭＯＳ群に与えている基板電圧ＶＰを小さくしてＰＭＯＳ群のソース‐ドレイン間抵抗値を大きくすることにより、出力電圧の上昇分を補償する。これが条件Ｃ（○印）である。
以上が請求項７記載のＤ／Ａ変換器の説明である。
【００５５】
次に、図１１を用いて請求項８の例を説明をする。
図１１は、本発明に係るＤ／Ａ変換器の他の実施の形態におけるＤ／Ａ変換器設定と出力電圧との関係を示す図である。すなわち、図１１は、図８のＤ／Ａ変換器を３個のＰＭＯＳと３個のＮＭＯＳとの計６個のＭＯＳＦＥＴで構成した場合の、Ｄ／Ａ変換器の設定とそのときの出力電圧の関係を示している。
本実施形態では、３個のＰＭＯＳの基板電極には同じ基板電圧ＶＰが与えられ、３個のＮＭＯＳの基板電極には同じ基板電圧ＶＮが与えられているとする。
図１１のグラフ中の条件Ａ（◆印）は、ある電源電圧ＶＤＤでの出力電圧特性である。条件Ｂ（×印）は、電源電圧が降下してしまったときの出力電圧特性である。条件Ａに比べて、出力電圧が全体的に下降してしまっていることが分かる。
【００５６】
そこで、ＮＭＯＳ群に与えている基板電圧ＶＮを小さくしてＮＭＯＳ群のソース‐ドレイン間抵抗値を大きくし、さらにＰＭＯＳ群に与えている基板電圧ＶＰを大きくしてＰＭＯＳ群のソース‐ドレイン間抵抗値を小さくすることにより、出力電圧の下降分を補償する。これが条件Ｃ（○印）である。
以上が請求項８記載のＤ／Ａ変換器の説明である。
【００５７】
次に、図１２（ａ）、（ｂ）を用いて請求項９記載のＤ／Ａ変換器の一例を説明する。
図１２（ａ）、（ｂ）は、本発明に係るＤ／Ａ変換器の他の実施の形態におけるＤ／Ａ変換器設定と出力電圧との関係を示す図である。すなわち、図１２（ａ）、（ｂ）は、図８のＤ／Ａ変換器を３個のＰＭＯＳ（Ｐ１，Ｐ２，Ｐ３）と３個のＮＭＯＳ（Ｎ１，Ｎ２，Ｎ３）との計６個のＭＯＳＦＥＴで構成し、それぞれの基板電極にある基板電圧を別々に印加している場合の、Ｄ／Ａ変換器の設定とそのときの出力電圧の関係を示している。横軸はＯＮ状態になっているＭＯＳＦＥＴを、縦軸は出力電圧をそれぞれ示しており、出力電圧が昇順となるように並べてある。
【００５８】
ここで、本Ｄ／Ａ変換器をある設定Ａにした場合の出力電圧をＶａ、Ａとは別のある設定Ｂにした場合の出力電圧をＶｂとし、ＶａとＶｂの差をΔＶ（＝Ｖｂ−Ｖａ）とする。
ただし設定Ｂは、ΔＶがゼロ以上の最小の値となるように選ぶものとする。このΔＶを、本Ｄ／Ａ変換器のすべての設定において求める。本Ｄ／Ａ変換器では４９通りの設定が存在するので、４８個のΔＶを求めることになる。さらにこれらΔＶのなかから最も大きいものをΔＶｍａｘとする。このΔＶｍａｘは、本Ｄ／Ａ変換器における出力電圧の最も粗い刻み幅を示すことになる。請求項９では、このΔＶｍａｘを狭めることを考える。
【００５９】
図１２（ａ）のグラフでは、Ｄ／Ａ変換器の設定が「Ｎ３，Ｐ３がＯＮ状態」から「Ｎ１，Ｎ２，Ｐ２，Ｐ３がＯＮ状態」に切り替わるところがΔＶｍａｘにあたる（グラフ中に点線で囲った箇所）。このΔＶｍａｘを狭めるためには、「Ｎ１，Ｎ２，Ｐ２，Ｐ３がＯＮ状態」での出力電圧を低くすることが手段の一つとして考えられる。そこで今回は、Ｎ１に与える基板電圧を大きくしてＮ１のソース‐ドレイン間抵抗値を下げ、且つＰ２に与える基板電圧を小さくしてＰ２のソース‐ドレイン間抵抗値を上げるという調整を行うことにする。
【００６０】
図１２（ｂ）のグラフは、この調整を行った後のＤ／Ａ変換器の設定と出力電圧の関係を示している。ΔＶｍａｘが改善されていることが見て取れる。以上が請求項９のＤ／Ａ変換器の説明である。
【００６１】
次に、請求項１０の説明をする。
請求項１０は請求項９のＤ／Ａ変換器であるという前提のもと、請求項５と同様のことを行う。前述したように、請求項５のＤ／Ａ変換器ではＭＯＳＦＥＴの数を増やすことでΔＶｍａｘを小さくし、ΔＶｍａｘ≦ΔＶｔａｒｇｅｔを達成することを目指すが、その際に請求項９のＤ／Ａ変換器であれば、ＭＯＳＦＥＴの基板電極に印加する基板電圧を調整することでもΔＶｍａｘを小さくすることが出来るので、さらにΔＶｍａｘを小さくすることが出来る。これはつまり、請求項１０のＤ／Ａ変換器では、請求項４に比べて少ないＭＯＳＦＥＴ数であっても、Δｍａｘ≦ΔＶｔａｒｇｅｔを達成することが可能ということになる。
以上が請求項１０のＤ／Ａ変換器の説明である。
ここで、請求項１は、請求項２〜１０の上位概念を示す請求項であるので、説明を省略する。
なお、上述した実施の形態は、本発明の好適な実施の形態の一例を示すものであり、本発明はそれに限定されることなく、その要旨を逸脱しない範囲内において、種々変形実施が可能である。
【００６２】
〔発明の効果〕
請求項１、２記載のＤ／Ａ変換器であれば、非常に少ないＭＯＳＦＥＴ数、非常に簡単な構成でＤ／Ａ変換器を実現することが出来る。また、簡単な構成であるため、高集積化に際しては非常に有利である。
【００６３】
請求項３記載のＤ／Ａ変換器であれば、請求項１または２記載のＤ／Ａ変換器と同様の優れた効果を持つうえに、Ｄ／Ａ変換器を使用するシステムからの要求に合わせて、Ｄ／Ａ出力特性を柔軟に対応させることが出来る。また、デバイス製造時のばらつきや、使用時の電源電圧や環境温度の影響などによってＭＯＳＦＥＴの特性がばらついたとしても、その状況下において望ましい出力が得られるものを選択して使用するので、優れた性能のＤ／Ａ変換を行うことが出来る。
さらには、一般的に、集積回路の製造技術の進歩により微細化が進めば、ＭＯＳＦＥＴの高集積化や低消費電力化が図れる反面、個々の特性のばらつきが顕著になるが、請求項２記載のＤ／Ａ変換器は元よりばらつくことを見込んでいるため何ら問題なく、微細化の恩恵を大いに享受することが出来る。
【００６４】
請求項４記載のＤ／Ａ変換器であれば、請求項１から３のいずれか１項記載のＤ／Ａ変換器と同様の優れた効果を持つうえに、Ｄ／Ａ変換器を構成するＭＯＳＦＥＴのサイズを違えるだけで、出力電圧の種類を多くすることが出来る。
【００６５】
請求項５記載のＤ／Ａ変換器であれば、請求項１から４のいずれか１項記載のＤ／Ａ変換器と同様の優れた効果を持つうえに、Ｄ／Ａ変換器を構成するＭＯＳＦＥＴの数を増やすだけで、出力電圧の刻み幅を細かくして精度を向上させることが出来る。
【００６６】
請求項６記載のＤ／Ａ変換器であれば、請求項１から５のいずれか１項記載のＤ／Ａ変換器と同様の優れた効果を持つうえに、印加する基板電圧により、Ｄ／Ａ出力特性を任意に調整することが出来る。
【００６７】
請求項７記載のＤ／Ａ変換器であれば、請求項６記載のＤ／Ａ変換器と同様の優れた効果を持つうえに、Ｄ／Ａ変換器使用中に環境温度が変動しＤ／Ａ出力特性が変わってしまっても、印加する基板電圧を調整することにより、それを補償することが出来る。
【００６８】
請求項８記載のＤ／Ａ変換器であれば、請求項６記載のＤ／Ａ変換器と同様の優れた効果を持つうえに、Ｄ／Ａ変換器使用中に電源電圧が変動しＤ／Ａ出力特性が変わってしまっても、印加する基板電圧を調整することにより、それを補償することが出来る。
【００６９】
請求項９記載のＤ／Ａ変換器であれば、請求項６記載のＤ／Ａ変換器と同様の優れた効果を持つうえに、印加する基板電圧を調整することにより、出力電圧の刻み幅を細かくして精度を向上させることが出来る。
【００７０】
請求項１０記載のＤ／Ａ変換器であれば、請求項６記載のＤ／Ａ変換器と同様の優れた効果を持つうえに、請求項５記載のＤ／Ａ変換器の効果を、請求項５記載のＤ／Ａ変換器に比べて少ないＭＯＳＦＥＴ数で達成することが出来る。
【産業上の利用可能性】
【００７１】
本発明は、Ｄ／Ａ変換器を有する全ての集積回路に利用することができる。
【図面の簡単な説明】
【００７２】
【図１】（ａ）は、本発明に係るＤ／Ａ変換器の構成の一実施の形態を示す回路図であり、（ｂ）は、他の実施の形態を示す回路図であり、（ｃ）は他の実施の形態を示す回路図である。
【図２】本発明に係るＤ／Ａ変換器の等価回路の一例である。
【図３】図１（ａ）に示したＤ／Ａ変換器を３個のＰＭＯＳ（Ｐ１，Ｐ２，Ｐ３）と、３個のＮＭＯＳ（Ｎ１，Ｎ２，Ｎ３）との計６個のＭＯＳＦＥＴで構成したものである。
【図４】（ａ）、（ｂ）は本発明に係るＤ／Ａ変換器の一実施の形態における設定と出力電圧との関係を示す図である。
【図５】（ａ）、（ｂ）は、本発明に係るＤ／Ａ変換器の他の実施の形態における設定と出力電圧との関係を示す図である。
【図６】（ａ）、（ｂ）、（ｃ）は、本発明に係るＤ／Ａ変換器の他の実施の形態における設定と出力電圧との関係を示す図である。
【図７】（ａ）、（ｂ）は、本発明に係るＤ／Ａ変換器に用いられるＮＭＯＳのゲート−ソース間電圧とドレイン電流との関係を示す図である。
【図８】本発明に係るＤ／Ａ変換器の他の実施の形態を示す回路図である。
【図９】本発明に係るＤ／Ａ変換器の他の実施形態を示す等価回路である。
【図１０】本発明に係るＤ／Ａ変換器の他の実施の形態におけるＤ／Ａ変換器設定と出力電圧との関係を示す図である。
【図１１】本発明に係るＤ／Ａ変換器の他の実施の形態におけるＤ／Ａ変換器設定と出力電圧との関係を示す図である。
【図１２】（ａ）、（ｂ）は、本発明に係るＤ／Ａ変換器の他の実施の形態におけるＤ／Ａ変換器設定と出力電圧との関係を示す図である。
【符号の説明】
【００７３】
１０１    ＭＯＳＦＥＴ群（ＰＭＯＳ群）
１０２    ＭＯＳＦＥＴ群（ＮＭＯＳ群）
１０３    ＶＤＤ
１０４    アナログ出力端子
１０５Ｐ−１〜１０５Ｐ−ｉ、１０５Ｎ−１〜１０５Ｎ−ｊ    ゲート電極
１０６Ｐ−１〜１０６Ｐ−ｉ、１０６Ｎ−１〜１０６Ｎ−ｊ    基板電極
【図１】
2008066848.tif 000003
【図２】
2008066848.tif 000004
【図３】
2008066848.tif 000005
【図４】
2008066848.tif 000006
【図５】
2008066848.tif 000007
【図６】
2008066848.tif 000008
【図７】
2008066848.tif 000009
【図８】
2008066848.tif 000010
【図９】
2008066848.tif 000011
【図１０】
2008066848.tif 000012
【図１１】
2008066848.tif 000013
【図１２】
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