(57)【要約】【課題】  従来のＰＬＬ回路を不要として、大幅な部品点数、回路規模の削減、制御の簡単化を図ることが可能なＰＣＲ補正回路を提供する。【解決手段】  ＰＣＲ補正用の基準クロックを発生する水晶発振器と、ＰＣＲ補正用の基準カウンタ値を生成するＰＣＲ補正用基準カウンタ部と、ビットレート変換前のＴＳ信号に基準カウンタ値を付加する基準カウンタ値付加部と、基準カウンタ値を付加したＴＳ信号を一時バッファメモリに蓄えた後、出力ビットレートに変換・出力するレート変換部と、出力ＴＳ信号の入力時の入力時刻基準カウンタ値を抽出し、同時に、ＴＳ信号の出力時の出力時刻基準カウンタ値を取得し、入力時刻基準カウンタ値と出力時刻基準カウンタ値の差分値を算出してＰＣＲ補正カウンタ値を求めるＰＣＲ補正カウンタ値算出部と、ＴＳ信号よりＰＣＲカウンタ値を検出し、検出したＰＣＲカウンタ値に算出したＰＣＲ補正カウンタ値を加算して新たなＰＣＲカウンタ値として付け替えるＰＣＲ置換部を備える。【選択図】      図１
2008245050.tif 000002
【特許請求の範囲】
【請求項１】
複数プログラムが多重されたＴＳ信号をメモリを介して異なったビットレートに変換する際に生じるＰＣＲ基準時刻情報の揺らぎを補正するＰＣＲ補正回路において、
ＰＣＲ補正用の基準クロックとなる水晶発振器と、それに同期したＰＣＲ補正用の基準カウンタ値を生成するＰＣＲ補正用基準カウンタ部と、ビットレート変換前のＴＳ信号に前記基準カウンタ値を付加する基準カウンタ値付加部と、前記基準カウンタ値を付加したＴＳ信号を一時バッファメモリに蓄えた後、出力ビットレートに変換して出力するレート変換部と、前記レート変換部からの出力ＴＳ信号が入力された時の入力時刻基準カウンタ値を該出力ＴＳ信号に付加された基準カウンタ値より抽出し、同時に、該ＴＳ信号を出力した時の出力時刻基準カウンタ値を前記ＰＣＲ補正用基準カウンタ部より取得し、該入力時刻基準カウンタ値と出力時刻基準カウンタ値の差分値を算出してＰＣＲ補正カウンタ値を求めるＰＣＲ補正カウンタ値算出部と、前記レート変換部からの出力ＴＳ信号よりその中に含まれるＰＣＲカウンタ値を検出し、該検出したＰＣＲカウンタ値に対し前記算出したＰＣＲ補正カウンタ値を加算して新たなＰＣＲカウンタ値として付け替えるＰＣＲ置換部とを具備すると共に、
前記基準カウンタ値付加部は、前記ＴＳ信号に対しビット幅の拡張を施し、該拡張されたビット領域に前記基準カウンタ値を付加し、
前記ビットレート変換部は、ビット幅の拡張が施され前記基準カウンタ値が付加されたＴＳパケット形態のままバッファメモリに記憶し、
前記ＰＣＲ補正カウンタ値算出部は、前記ビットレート変換部よりバッファメモリに記憶されたＴＳ信号が読み出される際、前記ＴＳ信号の拡張ビット幅領域に付加された前記基準カウンタ値を抽出することで前記入力時刻基準カウンタ値を求め、そして、
前記ＰＣＲ置換部における前記レート変換後のＴＳ信号よりその中に含まれるＰＣＲカウンタ値を検出するＰＣＲ検出回路は、全てのＴＳパケットのヘッダ情報内のアダプテーションフィールドフラグを参照し、このフラグがアダプテーションフィールドの存在を示し、且つ、アダプテーションフィールド内のアダプテーションフィールドレングスを参照しこの値が有限長である事を示し、且つ、アダプテーションフィールド内のＰＣＲフラグを参照し、このＰＣＲフラグがＰＣＲカウンタ値の記述があることを示す場合にのみ、このＴＳパケットのアダプテーションフィールドからＰＣＲカウンタ値を抽出することを特徴とするＰＣＲ補正回路。
【請求項２】
請求項１記載のＰＣＲ補正回路において、
前記入力時刻基準カウンタ値と前記出力時刻基準カウンタ値との前記差分値から算出された前記ＰＣＲ補正カウンタ値を加算した前記新たなＰＣＲ補正カウンタ値に対し、前記レート変換部からの前記出力ＴＳ信号に含まれる前記複数プログラム毎に独立した符号器のシステムクロックとの周波数オフセット値を個別に検出した該周波数オフセット値を用いて補正することを特徴とするＰＣＲ補正回路。
【請求項３】
請求項２記載のＰＣＲ補正回路において、
前記ＰＣＲ補正回路が補正動作を開始した後の所定時間以内の伝送断状態では、前記新たなＰＣＲ補正カウンタ値を継続して用いることを特徴とするＰＣＲ補正回路。
【請求項４】
請求項３記載のＰＣＲ補正回路において、前記伝送断状態がｎ回検知された場合には、前記新たなＰＣＲ補正値に代えて、前記周波数オフセット値を用いて補正することを特徴とするＰＣＲ補正回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル伝送方式におけるＭＰＥＧ２−ＴＳ信号のビットレート変換処理に関し、特に、バッファリングの際に生じるＰＣＲ基準時刻情報の揺らぎを補正するＰＣＲ補正回路に関する。
【背景技術】
【０００２】
従来、デジタル伝送方式では、ＭＰＥＧ２−ＴＳ方式（ISO/IEC13818-1）が採用されており、複数の符号化された映像及び音声、データ情報などを１本のトランスポートストリーム（以下ＴＳ信号と称す）に多重化して伝送することが可能となっている。
【０００３】
即ち、例えば、添付の図７に示すように、このＴＳ信号は、ヘッダ部、アダプテーションフィールド部、ペイロード部（データ情報部）から構成され、１８８バイトの固定長となっている。なお、ヘッダ部は4バイトで構成され、同期バイト（４７ｈ）、１３ビットのＰＩＤ（Packet Indication）と呼ばれるパケット識別子情報、アダプテーションフィールド部を含むか否かを示すアダプテーションフィードフラグなどが含まれる。また、アダプテーションフィールド部は、長さが可変長の為、そのバイト長を示すアダプテーションフィールドレングス、以下の説明のＰＣＲ情報を含むか否かを示すＰＣＲフラグ、符号化器にて持つシステムクロック（２７ＭＨｚ）に同期したＳＴＣカウンタと呼ばれる基準時刻情報等を含んだ領域となっている。この基準時刻情報はＰＣＲ（Program Clock Reference）と呼ばれ、1つのプログラムにつき1つのＰＣＲが存在し、プログラムを生成する符号化器と再生する復号化器とのシステムクロック同期を取る為の基準時刻情報である。
【０００４】
また、上記のＴＳ信号には、ＰＳＩ（Program Specific Information）と呼ばれる、ＴＳ信号に多重されたプログラム情報と、個々のプログラムの構成内容を表すテーブル情報が含まれている。多重されているプログラムの構成はＰＡＴ（Program Association Table）内に記載される。個々のプログラムの構成内容はＰＭＴ（Program Map Table）内に記載されており、おのおの前記ＰＩＤ識別子情報にて記載されている。
【０００５】
なお、従来、ＰＣＲ補正回路における外付けのＶＣＯ発振器や平滑回路を用いたＰＬＬ制御方式に対し、部品点数や回路規模を減らし、また、比較的容易な制御方法で実現可能なＰＣＲ補正回路を提供するため、ビットレート変換前のＰＣＲ入力タイミングとビットレート変換後の出力ＰＣＲタイミングとの時間差値を算出し、その時間差値を入力ＰＣＲ値に加算した値を補正ＰＣＲ値としてビットレート変換後のＰＣＲ値と置き換えるようにしたものが、以下の特許文献１により、既に知られている。
【０００６】
【特許文献１】特開２００５−３１８０２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
以上述べたように、特に、前者のＴＳ信号では、１つのプログラムにつき１つのＰＣＲがそのプログラムの基準時刻情報となるため、従来のＰＣＲ補正回路においては、一般的に、１つのプログラムにつき１つのＶＣＸＯ（電圧制御水晶発振器）およびＳＴＣカウンタを持ったＰＬＬ回路にて符号化器と同期したシステムクロック（２７ＭＨｚ）を再生し、該ＳＴＣカウンタを元にＰＣＲ補正を行う構成となっている。しかしながら、上記ＰＬＬ回路は精度の高い制御が必要な為、回路の複雑化や規模が大きくなるという問題がある。
【０００８】
また、複数プログラムが多重されたＴＳ信号のＰＣＲ補正を行う場合、多重されたプログラム数分のＰＬＬ回路（ＶＣＸＯ、ＳＴＣカウンタ）が必要となり、回路規模が大きくなるという問題がある。また、その際に複数プログラムが多重されたＴＳ信号より各々のプログラムのＰＣＲ情報を抽出するには、前記ＰＳＩ情報の解析が必要となる。初めにＰＡＴパケットを検出してその内容を参照してＰＭＴパケットを検出し、検出したＰＭＴパケットを参照してＰＣＲ情報を含んだＰＩＤ識別子を持つパケットを検出し、そのパケットよりＰＣＲ情報を抽出するといったプロセス処理が多重プログラム数分必要となるため、こちらも回路が複雑化及び規模が大きくなるという問題がある。
【０００９】
なお、上記特許文献１によれば、ＰＣＲ補正回路における外付けのＶＣＯ発振器や平滑回路を用いたＰＬＬ制御方式に対し、部品点数や回路規模を減らし、また、比較的容易な制御方法で実現可能なＰＣＲ補正回路を達成するため、ビットレート変換前のＰＣＲ入力タイミングとビットレート変換後の出力ＰＣＲタイミングとの時間差値を算出し、その時間差値を入力ＰＣＲ値に加算した値を補正ＰＣＲ値としてビットレート変換後のＰＣＲ値と置き換えるようにした構成は知られているが、しかしながら、複数多重されたプログラムに対し、多重プログラム数分のＰＣＲ補正用ＰＬＬ回路（ＶＣＸＯ、ＳＴＣカウンタ）を必要とせず、部品点数や回路規模を減らし、比較的容易な制御方法で実現可能なＰＣＲ補正回路を提供することに関しては開示されていなかった。
【００１０】
本発明は、前記のような従来技術における問題点を解決するためになされたもので、特に、多重プログラム数分のＰＣＲ補正用ＰＬＬ回路（ＶＣＸＯ、ＳＴＣカウンタ）を必要とせず、部品点数や回路規模を減らし、比較的容易な制御方法で実現可能なＰＣＲ補正回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明によれば、上記目的を達成するために提供されるのは、複数プログラムが多重されたＴＳ信号をメモリを介して異なったビットレートに変換する際に生じるＰＣＲ基準時刻情報の揺らぎを補正するＰＣＲ補正回路であって、ＰＣＲ補正用の基準クロックとなる水晶発振器と、それに同期したＰＣＲ補正用の基準カウンタ値を生成するＰＣＲ補正用基準カウンタ部と、ビットレート変換前のＴＳ信号に前記基準カウンタ値を付加する基準カウンタ値付加部と、前記基準カウンタ値を付加したＴＳ信号を一時バッファメモリに蓄えた後、出力ビットレートに変換して出力するレート変換部と、前記レート変換部からの出力ＴＳ信号が入力された時の入力時刻基準カウンタ値を該出力ＴＳ信号に付加された基準カウンタ値より抽出し、同時に、該ＴＳ信号を出力した時の出力時刻基準カウンタ値を前記ＰＣＲ補正用基準カウンタ部より取得し、該入力時刻基準カウンタ値と出力時刻基準カウンタ値の差分値を算出してＰＣＲ補正カウンタ値を求めるＰＣＲ補正カウンタ値算出部と、前記レート変換部からの出力ＴＳ信号よりその中に含まれるＰＣＲカウンタ値を検出し、該検出したＰＣＲカウンタ値に対し前記算出したＰＣＲ補正カウンタ値を加算して新たなＰＣＲカウンタ値として付け替えるＰＣＲ置換部とを具備すると共に、前記基準カウンタ値付加部は、前記ＴＳ信号に対しビット幅の拡張を施し、該拡張されたビット領域に前記基準カウンタ値を付加し、
前記ビットレート変換部は、ビット幅の拡張が施され前記基準カウンタ値が付加されたＴＳパケット形態のままバッファメモリに記憶し、前記ＰＣＲ補正カウンタ値算出部は、前記ビットレート変換部よりバッファメモリに記憶されたＴＳ信号が読み出される際、前記ＴＳ信号の拡張ビット幅領域に付加された前記基準カウンタ値を抽出することで前記入力時刻基準カウンタ値を求め、そして、前記ＰＣＲ置換部における前記レート変換後のＴＳ信号よりその中に含まれるＰＣＲカウンタ値を検出するＰＣＲ検出回路は、全てのＴＳパケットのヘッダ情報内のアダプテーションフィールドフラグを参照し、このフラグがアダプテーションフィールドの存在を示し、且つ、アダプテーションフィールド内のアダプテーションフィールドレングスを参照しこの値が有限長である事を示し、且つ、アダプテーションフィールド内のＰＣＲフラグを参照し、このＰＣＲフラグがＰＣＲカウンタ値の記述があることを示す場合にのみ、このＴＳパケットのアダプテーションフィールドからＰＣＲカウンタ値を抽出するＰＣＲ補正回路である。
【発明の効果】
【００１２】
以上の本発明によれば、多重プログラム数分のＰＣＲ補正用ＰＬＬ回路（ＶＣＸＯ、ＳＴＣカウンタ）を必要とせずにＰＣＲ補正回路を構成することが可能となることから、その部品点数や回路規模を減らし、比較的容易な制御方法で実現可能なＰＣＲ補正回路を提供することが可能となるという、優れた効果を達成することが出来る。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について、添付の図面を参照しながら説明する。
【００１４】
まず、添付の図1を用いて、本発明の一実施の形態になる、ＰＣＲ補正回路について詳細に説明する。なお、本実施の形態は、システムクロック用水晶発振器１、ＰＣＲ補正用基準カウンタ部２、基準カウンタ値付加部３、レート変換部４、ＰＣＲ補正カウンタ値算出部５、ＰＣＲ置換部６より構成される。
【００１５】
以上の構成において、システムクロック用水晶発振器１は、入力ＴＳ信号ｃに含まれるプログラムに対応した符号化器とは独立した２７ＭＨｚの固定水晶発振器である。ＰＣＲ補正用基準カウンタ部２は、前記システムクロック用水晶発振器１からのシステムクロックａに同期したカウンタであり、ＰＣＲ補正に用いる基準カウンタ値ｂを生成し、基準カウンタ値付加部３及びＰＣＲ補正カウンタ値算出部５へ出力される。
【００１６】
一方、複数プログラムが多重された入力ＴＳ信号ｃは、基準カウンタ値付加部３にて、前記基準カウンタ値ｂが付加されたＴＳ信号ｄを生成し、レート変換部４へ出力する。なお、この基準カウンタ値ｂの付加は、入力ＴＳ信号ｃの全パケットに対して行われる。レート変換部４では、前記基準カウンタ値ｂが付加されたＴＳ信号ｄを一度バッファメモリに記憶した後、入力のビットレートとは独立した異なるビットレートで読み出す（レート変換）ことにより、レート変換後のＴＳ信号ｅを生成し、ＰＣＲ補正カウンタ値算出部５及びＰＣＲ置換部６へ出力される。
【００１７】
また、前記ＰＣＲ補正カウンタ値算出部５では、レート変換部４より出力されたレート変換後のＴＳ信号ｅより前記基準カウンタ値付加部３にて付加された基準カウンタ値ｂを抽出してレート変換部４に入力された時の入力時刻基準カウンタ値とし、同時に、前記ＰＣＲ補正用基準カウンタ部２からの基準カウンタ値ｂを抽出しレート変換部４から出力された時の出力時刻基準カウンタ値とし、該入力時刻基準カウンタ値と出力時刻基準カウンタ値との差分カウンタ値を算出してＰＣＲ補正カウンタ値ｆとし、ＰＣＲ置換部6へ出力する。なお、本ＰＣＲ補正カウンタ値ｆの算出は、レート変換部4より出力されるレート変換後のＴＳ信号ｅの全パケットに対して行われる。ＰＣＲ置換部６では、レート変換後のＴＳ信号ｅに含まれるＰＣＲカウンタ情報検出し、該検出されたＰＣＲカウンタ情報に前記ＰＣＲ補正カウンタ値ｆを加算することでＰＣＲ補正された新たなＰＣＲカウンタ値を求め、前記検出されたＰＣＲカウンタ情報と付け替えることでＰＣＲ補正されたレート変換後の出力ＴＳ信号ｇを出力する。
【００１８】
さらに、ＰＣＲ補正用基準カウンタ部２について詳しく説明する。なお、本発明で取り扱うＭＰＥＧ２−ＴＳ信号におけるＰＣＲ情報は、プログラムを生成する符号化器の持つ２７ＭＨｚのシステムクロックに同期したProgram_Clock_Reference_Extnsion（以下ＰＣＲ_Ｅｘｔと称す）と呼ばれる９bitの３００周期カウンタ値と、Program_Clock_Reference_Base（以下ＰＣＲ_Ｂａｓｅと称す）と呼ばれる３３bitの前記２７ＭＨｚのシステムクロックを１／３００分周した９０ｋＨｚに同期したカウンタ値から構成される。また、本発明では、前記ＰＣＲ補正カウンタ値ｆ及びその値を加算して得られる補正ＰＣＲカウンタ値の算出回路を簡単化する為、前記ＰＣＲ補正用基準カウンタ部２のカウンタ構成も同一構成とする。しかしながら、本カウンタは、前記レート変換部4におけるバッファリングの際に生じる時間的な揺らぎを補正する為のみのものである為、ＭＰＥＧ２−ＴＳに準拠したＰＣＲ情報と同じビット数のカウンタ構成とする必要はない。
【００１９】
図２は、本発明のＰＣＲ補正用基準カウンタの一例として、前記ＰＣＲ_Ｅｘｔに相当する下位基準カウンタ［８−０］：９bit及び前記ＰＣＲ_Ｂａｓｅに相当する上位基準カウンタ［１５−９］：７bitからなる構成とした場合を示したものである。この際、レート変換部4におけるバッファリングの際に生じる時間的な揺らぎが最大1.4ｍｓ以下と仮定している。（１．４ｍｓ  ＜  ２＾７ｂｉｔ×１／９０ｋＨｚ）
また、前記ＰＣＲ補正用基準カウンタ部２を動作させる為のシステムクロック（２７MHｚ）は、ＭＰＥＧ２−ＴＳ規格においては±３０ｐｐｍとなっており、高い精度が求められているが、しかしながら、従来方式のようにＰＬＬ回路によりシステムクロックを再生するのは、処理が複雑になり回路規模が増えるというデメリットがある。また、複数のプログラムが多重されたＴＳ信号に対しては、上記ＰＬＬ回路を複数個持つことで対応可能であるが、しかしながら、それでは回路の実装スペース等の問題でＰＣＲ補正可能なプログラム数に制限が出てくることになる。
【００２０】
そこで、本実施の形態になるＰＣＲ補正回路では、符号化器と同じ程度またはそれ以上の精度で独立したシステムクロック（水晶発信器）を持つこととし、上記のようなＰＣＲ値の補正時間が小さく、また、ＭＰＥＧ２−ＴＳ規格におけるＰＣＲジッタ値（±５００ｎｓ）を満足する補正が可能であればよいことを考えれば、従来のようなシステムクロックをＰＬＬ回路を用いて再生しなくとも、本ＰＣＲ補正回路のシステムクロックとプログラムを生成する符号化器のシステムクロックとの間の周波数のズレは、復号器側でのプログラムの再生に対しては、殆ど支障をきたすものでは無いと言える。仮に、1〜２クロック程度のずれがあったとしても、ＰＣＲジッタとしては約７５ｎｓ以下とＭＰＥＧ２-ＴＳ規格に対し十分小さい値である。むしろ、回路構成が単純化され回路規模を大幅に小さくすることができるメリットの方が大きい。即ち、本発明は、上述した発明者等による新たな認識に基づくものである。
【００２１】
次に、基準カウンタ値付加部３について詳しく説明する。添付の図３は、基準カウンタ値付加部３において、入力ＴＳ信号ｃのビット幅8ビットに対し、８ビットの拡張ビット領域を設け、かつ、その領域の同期バイト（４７ｈ）の後ろ２バイトのタイミングにおける上位／下位基準カウンタ値（上記図２にて説明した）を含んだ１６ビットの前記基準カウンタ値ｂを、８ビットずつに分割して付加するようにしたものである。本実施の形態の様に、前記基準カウンタ値ｂを付加する位置として、ＰＣＲ情報の付される位置（同期ヘッダから７バイト目以前）に付加する様にすることによれば、後に説明するように、新たな補正されたＰＣＲカウンタ値の算出及びＰＣＲ値の付け替えタイミングよりも前のタイミングで、ＰＣＲ補正カウンタ値の算出を終わらせることが出来、もって、信号処理のタイミング管理が不要となる。そして、このようにして得られた前記基準カウンタ値ｂが付加されたＴＳ信号ｄは、拡張された１６ビット幅のままレート変換部4に入力されバッファメモリに記憶される。
【００２２】
また、本処理は本来ＰＣＲ情報を含んだＴＳパケットに対してのみ行うことで十分であるが、回路の簡略化の為、入力ＴＳ信号ｃの全パケットに対して行うこととする。また、拡張したビット領域の内、前記基準カウンタ値ｂを付加する２バイト以外の領域に関しては、ＰＣＲ補正以外の他の目的で使用することも可能であるが、使用しない場合は、任意のダミーデータを付加しても構わない。但し、本実施の形態では、１６ビットの拡張幅としたが、その内２バイトしか使用しない為、レート変換部４のバッファメモリの記憶領域を無駄に使用することとなる。
【００２３】
これに対し、添付の図４は、バッファメモリの使用ビット幅を減らすため、４ビットのビット拡張幅にて行った場合の実施例である。このように、より少ないビット幅で分割して多重することで、使用するバッファメモリの使用領域を削減することも可能となる。
【００２４】
ここで、再び、上記図１に戻り、レート変換部４では、拡張されたビット幅のまま前記基準カウンタ値ｂが付加されたＴＳ信号ｄを一度バッファメモリに記憶した後、入力のビットレートとは独立した異なるビットレートで読み出す（レート変換）ことで、レート変換後のＴＳ信号ｅを生成する。その際、異なるレート間の整合を図る為、ＮＵＬＬパケットと呼ばれるダミーパケットが挿入される。
【００２５】
添付の図５は、入力ＴＳ信号ｃ及びレート変換後のＴＳ信号ｅの各ストリームを示している。入力ＴＳ信号ｃの内、ＴＳＰ2及びＴＳＰ7がＰＣＲ情報であるＰＣＲ１及びＰＣＲ２を含んだＴＳパケットである。レート変換後のＴＳ信号ｅはレート変換の際、ＮＵＬパケットが付加されたことで本来のＰＣＲ１及びＰＣＲ２の時間的位置が各々ΔＰＣＲ1及びΔＰＣＲ２の時間分ずれてしまったことになる。このΔＰＣＲ１及びΔＰＣＲ２がレート変換の際の時間的な揺らぎ（遅延時間）である。よって、本発明のＰＣＲ補正回路では、このΔＰＣＲ１及びΔＰＣＲ２を算出し、元々のＰＣＲ１及びＰＣＲ２に補正値として加算することで、補正後のＰＣＲ値ＰＣＲ1'及びＰＣＲ２’を得ることが可能となる。関係式を以下に示す。
【００２６】
ＰＣＲ１'＝ ＰＣＲ１ + ΔＰＣＲ１
ＰＣＲ２'＝ ＰＣＲ２ + ΔＰＣＲ２
次に、ＰＣＲ補正カウンタ値算出部５について詳細に説明する。レート変換部４よりのレート変換後のＴＳ信号ｅが出力される際、前記ビット拡張部分に付加されたバッファメモリに書き込まれる時の前記基準カウンタ値ｂを抽出し、もって、入力時刻基準カウンタ値を得る。同時に、その時の前記ＰＣＲ補正用基準カウンタ部２よりの前記基準カウンタ値ｂを抽出して、出力時刻基準カウンタ値を得る。こうして得られた入力時刻基準カウンタ値と出力時刻基準カウンタ値の差分を算出することで、ＰＣＲ補正カウンタ値ｆを得ることが可能となる。なお、本ＰＣＲ補正カウンタ値ｆが、レート変換部４におけるバッファリングの際に生じる時間的な揺らぎ（遅延時間）であり、即ち、前記で述べたΔＰＣＲ１及びΔＰＣＲ２の値である。本処理は、本来、ＰＣＲカウンタ情報を含んだＴＳパケットに対してのみ行うことで十分であるが、しかしながら、回路の簡略化の為、レート変換後のＴＳ信号ｅの全パケットに対して行うこととする。
【００２７】
次に、ＰＣＲ置換部６について詳細に説明する。即ち、このＰＣＲ置換部６において、ビット拡張されたレート変換後のＴＳ信号ｅよりＴＳ信号のみを抽出する。抽出したＴＳ信号の中に含まれるＰＣＲカウンタ情報を検出する。
【００２８】
添付の図５には、本発明の一実施の形態になる、ＰＣＲカウンタ情報の検出回路の一例を示す。本形態では、アダプテーションフィールドフラグ検出部１０１、ＰＣＲフラグ検出部１０３、ＰＣＲカウンタ値検出部１０４により構成される。
【００２９】
上記の構成において、ビット拡張されたレート変換後のＴＳ信号ｅより抽出されたＴＳ信号ｏが、アダプテーションフィールドフラグ検出部１０１、アダプテーションフィールドレングス検出部１０２、ＰＣＲフラグ検出部１０３、ＰＣＲカウンタ値検出部１０４に入力さる。そして、アダプテーションフィールドフラグ検出部１０１では、レート変換されたＴＳ信号ｏの全てのパケットにおけるヘッダ情報部からアダプテーションフィールドフラグを抽出し、アダプテーションフィールドの存在を示すフラグがある場合のみ、アダプテーションフィールド検出フラグｐを出力する。また、アダプテーションフィールドレングス検出部１０２では、ＴＳ信号ｏの全てのパケットにおけるアダプテーションフィールド部から、アダプテーションフィールドレングス情報を抽出し、アダプテーションフィールドが有限長であることを示す値であった場合のみ、アダプテーションフィールドレングス検出フラグｑを出力する。
【００３０】
そして、ＰＣＲ検出フラグ検出部１０３は、ＴＳ信号ｏの全てのパケットにおけるアダプテーションフィールド部からＰＣＲフラグを抽出し、ＰＣＲカウンタ値の存在を示すフラグがある場合のみ、ＰＣＲ検出フラグｒを出力する。また、ＰＣＲカウンタ値検出部１０４は、前記検出されたアダプテーションフィールド検出フラグｐ、アダプテーションフィールドレングス検出フラグｑ、ＰＣＲ検出フラグｒの全てのフラグが出力されたＴＳパケットのみから、ＰＣＲカウンタ値ｓを抽出する。
【００３１】
以上に述べた本発明になるＰＣＲ補正回路を用いることによれば、従来のＰＬＬ回路によりシステムクロックを再生する方法に比較して、大幅な部品点数、回路規模の削減、制御の簡単化を図ることが可能となる。また、本発明によれば、ＰＣＲ情報を含んだ全パケット対して、レート変換時のバッファリングの際に生じるＰＣＲ情報の揺らぎ（遅延時間）を算出することが可能となることから、ＰＣＲ補正可能なプログラム数（ＰＣＲ数）に制限がない。また、ＰＣＲ補正を行う際に必要なＰＣＲカウンタ情報の検出回路も、従来のようにＰＳＩ情報を解析してプログラム毎にＰＣＲ値を個別に検出する必要もなく、単純に、ＰＣＲ情報を含むか否かの判断のみで実現可能となるため、更なる回路の簡単化及び回路規模の削減が可能となる。
【００３２】
次に、図８を用いて、図１で述べたＰＣＲ補正回路に対し、より高精度のＰＣＲ補正が可能な、本発明になるＰＣＲ補正回路を実現する為の一実施形態例を説明する。図８において、システムクロック周波数差検出部７−１〜７−ｎは、入力ＴＳ信号ｃに多重されたプログラム数ｎ個分の回路を有するようにし、入力ＴＳ信号ｃに、ＰＣＲカウンタ値を含むパケットに対してのみ、多重された各々のプログラムに対応する符号器のシステムクロックと、前記システムクロック用水晶発振器１からのシステムクロックａとの周波数差を算出して周波数オフセット補正値ｔ−１〜ｔ−ｎとして出力する。
【００３３】
この時、ＰＣＲカウンタ値を含まないパケットの場合は、その値を０（補正なし）とする。基準カウンタ値付加部3は、前記ＰＣＲ補正カウンタ値算出部２からのＰＣＲ補正に用いる基準カウンタ値ｂと共に前記システムクロック周波数差検出部７−１〜７−ｎからの周波数オフセット補正値ｔ−１〜ｔ−ｎをもビット幅拡張した領域に付加し、レート変換部4へ入力する。ＰＣＲ補正カウンタ値オフセット付加部１１では、前記ＰＣＲ補正カウンタ値算出部5よりの前記入力時刻基準カウンタ値と出力時刻基準カウンタ値の差分より求まるＰＣＲ補正カウンタ値ｆに対し、レート変換されたＴＳ信号ｅのビット幅を拡張した領域に付加された前記周波数オフセット補正値ｔ−１〜ｔ−ｎを抽出し、その値でもって補正処理を施すことで、より高精度のＰＣＲ補正カウンタ値ｆ'を得ることが可能となる。
次に、図９を用いて、システムクロック周波数差検出部７−１〜７−ｎについて詳細に説明する。
システムクロック周波数差検出部は、入力ＴＳ信号ｃに多重されたプログラム数１〜ｎ個分の同一回路を持つ。ＰＣＲ検出部１は、入力ＴＳ信号ｃに含まれるプログラムの中の所定符号器に対応したＰＣＲカウンタ値ｕのみを検出し、同時にＰＣＲ検出フラグｖを出力する。ＳＴＣカウンタ９は、前記システムクロック用水晶発振器１からのシステムクロックａに同期したカウンタであり、ＰＣＲカウンタ値ｕと同じ構成（３３bit）を持つ。本カウンタは、前記ＰＣＲ検出部１からのＰＣＲ検出フラグｖを検出すると、同時に入力される前記ＰＣＲカウンタ値ｕを初期値としてロードし、次のＰＣＲカウンタ値ｕが検出されるまでカウントアップするカウンタである。
周波数オフセット補正値算出部１０は、前記ＰＣＲ検出フラグｖと共に入力されるＰＣＲカウンタ値ｕと、ＳＴＣカウンタ９からのカウンタ値ｗを基に所定の符号器のシステムクロックと前記システムクロック用水晶発振器1からのシステムクロックａとの周波数差を算出し、周波数補正オフセット補正値ｔを出力する。
【００３４】
図１０を用いて前記周波数補正オフセット補正値ｔの算出方法を説明する。図１０は、入力ＴＳ信号ｃ及びＳＴＣカウンタ9のカウンタ値の時系列を示している。入力ＴＳ信号ｃよりＰＣＲカウンタ値ｕであるＰＣＲ１が検出されると、その値をＳＴＣカウンタ９の初期値としてロードする。ＳＴＣカウンタ９は、ロードされた値より次のＰＣＲカウンタ値ｕであるＰＣＲ２が検出されるまでカウントを続ける。この時、ＰＣＲ２が検出された時点でのＳＴＣカウンタ９のカウンタ値を（ＰＣＲ２ａ）とすると、その値とＰＣＲ２の差（ΔＰＣＲ２ａ）は、次式で求められる。
【００３５】
ΔＰＣＲ２ａ ＝ ＰＣＲ２ − ＰＣＲ２ａ
この値がＰＣＲ１からＰＣＲ2が到達するまでに生じた、本発明のＰＣＲ補正回路にて用いるシステムクロックａに対する所定の符号器のシステムクロックとの周波数差である。また該ＰＣＲ１からＰＣＲ２が到達するまでの時間（ΔＰＣＲ１−２）は、次式で求められる。
ΔＰＣＲ１−２ ＝ ＰＣＲ２ａ − ＰＣＲ１
以上述べたΔＰＣＲ２ａ、ΔＰＣＲ１−２を、周波数オフセット補正値ｔとして用いる。
【００３６】
次に、前記周波数補正オフセット補正値ｔの構成例について説明する。図１１は本発明の周波数補正オフセット補正値ｔの一例として、ΔＰＣＲ１−２を前記ＰＣＲ＿Ｅｘｔに相当する下位カウンタ［８−０］：９bit及び前記ＰＣＲ_Ｂａｓｅに相当する上位基準カウンタ［２２−９］：１４bitからなる構成とした場合を示したものである。一方、ΔＰＣＲ２ａに関してはＰＣＲ_Ｅｘｔに相当するカウンタ［８−０］：9bitのみとし、そのうち下位８ビットを差分情報として用い、最上位ビットは補正値の符号（±）を示す為のビットとする構成からなるものとした場合を示したものである。この際、算出可能なＰＣＲカウンタ値を含むパケットの到達間隔は、ＭＰＥＧ２−ＴＳ規格の最大値である１００ｍｓ以内、また、符号器のシステムクロックも同規格最大の±３０ｐｐｍ以内としている。
【００３７】
（１００ｍｓ  ＜  ２＾１４ｂｉｔ×１／９０ｋＨｚ、
１００ｍｓ  ＜  ２＾５  ｂｉｔ×１／（２７ＭＨｚ×±３０ｐｐｍ）
次に、基準カウンタ値付加部３について詳しく説明する。図１２は、前記図３にて説明した基準カウンタ値付加部３において、８ビットの拡張ビット領域に付加した前記基準カウンタ値ｂの後に、前記周波数補正オフセット補正値ｔを新たに付加するようにしたものである。
【００３８】
次にＰＣＲ補正カウンタ値オフセット付加部１１について詳しく説明する。前記ＰＣＲ補正カウンタ値算出部５よりのレート変換後のＴＳ信号ｅより得られた入力時刻基準カウンタ値と出力時刻基準カウンタ値の差分情報であるＰＣＲ補正カウンタ値ｆを入力する。同時に、前記ビット拡張部分の基準カウンタ値ｂの後ろに付加された周波数補正オフセット補正値ｔ(ΔＰＣＲ２ａ、ΔＰＣＲ１−２)をも抽出し、その値を用いて前記入力されたＰＣＲ補正カウンタ値ｆに対し補正処理を行う。その補正方法は、次式で与えられる。
【００３９】
ＰＣＲ補正カウンタ値ｆ'＝ ＰＣＲ補正カウンタ値ｆ×α
（α＝１＋ΔＰＣＲ２ａ／ΔＰＣＲ１−２）
ここで、αの符号はΔＰＣＲ２ａの最上位ビット付加した符号ビットで定義する。こうして、新たなＰＣＲ補正カウンタ値ｆ'を得ることが可能となる。また、求めたＰＣＲ補正カウンタ値ｆ'は、1つの水晶発振器からの基準システムクロックのカウント値（バッファメモリの入力から出力までのカウント差）でもって補正した値に対し、更に前記基準とする水晶発振器のシステムクロックと元々の多重された符号器のシステムクロックとの周波数差をも補正することで、より高精度なＰＣＲ補正カウンタ値であると言える。
【００４０】
尚、本実施例では、周波数オフセット補正値ｔの算出をＰＣＲカウンタ値が到達する度に行い付加しているが、実際のシステムにおいて、符号器のシステムクロックが常時大きく変動する事は考え難いことから、例えば５０回の平均値を取り５０回に１度付加し送るなどでも良い。また、ΔＰＣＲ２ａ、ΔＰＣＲ１−２の両方をパケット化の際に付加しているが、α（＝１＋ΔＰＣＲ２ａ／ΔＰＣＲ1-２）の算出を事前にシステムクロック周波数差検出部にて行い、その結果を周波数補正オフセット補正値ｔとして付加する方式をとっても良い。
ＰＣＲ置換部6では、本発明の図1にて説明のＰＣＲ補正回路と同様、レート変換後のＴＳ信号ｅに対し、前記ＰＣＲ補正カウンタ値ｆの代わりに新たな高精度のＰＣＲ補正カウンタ値ｆ’を補正されたＰＣＲカウンタ値として置き換えを行う。
【００４１】
以上述べたように、本発明の図８によるＰＣＲ補正カウンタ値ｆ’を算出する構成の回路方式は、本発明の図１にて説明した構成のＰＣＲ補正回路方式に対し、より高精度のＰＣＲ補正処理が要求されるシステムにおいて有効な方法であると言える。
【図面の簡単な説明】
【００４２】
【図１】本発明の一実施の形態になるＰＣＲ補正回路の構成を示すブロック図である。
【図２】上記本発明の実施形態におけるＲＣＲ補正用基準カウンタの構成例を示す図である。
【図３】上記本発明の実施形態における、基準カウンタ値を付加したＴＳパケットの構成例を示す図である。
【図４】上記本発明の実施形態における、基準カウンタ値を付加したＴＳパケット構成例を示す図である。
【図５】上記本発明の実施形態におけるＰＣＲ情報検出回路の構成例を示す図である。
【図６】上記本発明の実施形態におけるレート変換部にて生じるＰＣＲの時間的揺らぎを説明するための図である。
【図７】従来技術におけるＴＳパケットの概略を説明するための図である。
【図８】本発明におけるより高精度なＰＣＲ補正回路の構成例を示す図である。
【図９】本発明におけるシステムクロック周波数差検出部の構成例を示す図である。
【図１０】本発明における入力ＴＳ信号ｃ及びＳＴＣカウンタ９のカウンタ値の時系列を示す説明図である。
【図１１】本発明における周波数オフセット補正値の構成例を示す図である。
【図１２】本発明における基準カウンタ値及び周波数オフセット値を付加したＴＳパケット構成例を示す図である。
【符号の説明】
【００４３】
１…システムクロック用水晶発振器、２…ＰＣＲ補正用基準カウンタ部、３…基準カウンタ値付加部、４…レート変換部、５…ＰＣＲ補正カウンタ値算出部、６…ＰＣＲ置換部、１０１…アダプテーションフィールドフラグ検出部、１０２…アダプテーションフィールドレングス検出部、１０３…ＰＣＲフラグ検出部、１０４…ＰＣＲカウンタ値抽出部、７−１〜７−ｎ…ＰＣＲ置換部、８…ＰＣＲ検出部、９…ＳＴＣカウンタ、１０…周波数オフセット補正値算出部、１１…ＰＣＲ補正カウンタ値オフセット付加部、ａ…システムクロック、ｔ−１〜ｔ−ｎ…周波数オフセット補正値、ｕ…ＰＣＲカウンタ値、ｖ…ＰＣＲ検出フラグ、ｗ…ＳＴＣカウンタ値、ｆ…ＰＣＲ補正カウンタ値、ｆ’…高精度ＰＣＲ補正カウンタ値。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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