(57)【要約】【課題】端末からの信号が壊れることのないマルチポートポーリング通信を安価に提供するとともに通信の不具合を低減する。【解決手段】親機（マルチポートポーリング通信モジュール）１において、ＣＰＵ４がシリアルポート４０を介して各ラインドライバ５のドライバ回路５０にパケットを送信すると、ドライバ回路５０はポート３に接続されている子器２に上記パケットを送信する。その後、スイッチ部及びシリアル／パラレル変換回路によって選択制御されたラインドライバ５において、子器２からのパケットをポート３を介してレシーバ回路５１が受信し、論理回路６に出力する。論理回路６は、各レシーバ回路５１の出力を論理的に加算し、加算結果をシリアルポート４０を介してＣＰＵ４に出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のポートのそれぞれに接続されている端末との間でポーリング通信を行うマルチポートポーリング通信モジュールであって、
シリアルポートを有するＣＰＵを備えるとともに、
それぞれが、前記ＣＰＵから前記シリアルポートを介して入力された送信データを前記ポートを介して前記端末に送信するドライバ回路と、前記ポートを介して前記端末から返信データを受信し、当該返信データを含む２値信号を出力するレシーバ回路とを有する複数のラインドライバと、
前記複数のラインドライバのそれぞれの前記レシーバ回路から出力された前記２値信号を論理的に演算し、演算結果を前記シリアルポートを介して前記ＣＰＵに出力する論理回路と、
前記複数のラインドライバのそれぞれの使用可否を外部入力によって切り替えるスイッチ手段と
を備えることを特徴とするマルチポートポーリング通信モジュール。
【請求項２】
前記スイッチ手段が、前記ラインドライバごとに当該ラインドライバと１対１で設けられた複数の操作部を有することを特徴とする請求項１記載のマルチポートポーリング通信モジュール。
【請求項３】
複数のラインドライバのうち１つのラインドライバのみを有効にし当該ラインドライバと前記ポートを介して接続する前記端末ごとにアドレス設定信号を送信して固有のアドレスを設定する動作を前記複数のラインドライバのすべてに対して行うアドレス設定部を備えることを特徴とする請求項１又は２記載のマルチポートポーリング通信モジュール。
【請求項４】
前記ＣＰＵが、前記スイッチ手段の切替状況の情報を取得するスイッチ情報取得部を有し、使用可の前記ラインドライバの前記ドライバ回路にのみ前記送信データを出力することを特徴とする請求項１又は２記載のマルチポートポーリング通信モジュール。
【請求項５】
前記ドライバ回路の出力側をプルアップするとともに前記レシーバ回路の入力側をプルダウンして前記ポートの接続先の終端状態を検出する終端検出部を備えることを特徴とする請求項１乃至４のいずれか１項に記載のマルチポートポーリング通信モジュール。
【請求項６】
請求項１乃至５のいずれか１項に記載のマルチポートポーリング通信モジュールと、
前記マルチポートポーリング通信モジュールとの間でポーリング通信が行われる複数の端末と
を備えることを特徴とする通信システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の端末と通信を行うマルチポートポーリング通信モジュール及び通信システムに関するものである。
【背景技術】
【０００２】
従来の通信システムであって、１つのライン（メディア）を複数の端末で使用するＲＳ４８５通信システムでは、複数の端末が同時に送信を行うとライン上で信号の衝突が発生し、信号が壊れるという問題があった。
【０００３】
従来、上記問題を解決するために端末が送信する前にライン上に信号がないことを確認して信号送信する機能や、もし送信した信号が衝突した場合に上記衝突を検出する機能を提供するＣＳＭＡ／ＣＤ方式が用いられる。
【０００４】
ところが、ＣＳＭＡ／ＣＤはキャリアセンス手段と衝突検出手段で衝突の発生を検出した場合に再送手段が必要となる。また、ＣＳＭＡ／ＣＤ機能の実装が必要となる。
【０００５】
そこで、別のマルチポート通信モジュールとして、特許文献１には、ＲＳ４２２又はＲＳ４８５インタフェースに関するルート切り替えスイッチを備えるマルチ接続インタフェース回路（マルチポートポーリング通信モジュール）が開示されている。特許文献１のマルチ接続インタフェース回路は、ホストＣＰＵの通信指示によって制御され、複数のドライバを用いたマルチ接続インタフェースの同期式と非同期式の選択を可能とする。また、すべてストレートケーブルで接続することができる。
【特許文献１】特開２００３−１８８９３８号公報（段落００２２〜００３２及び図２）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記従来のマルチポートポーリング通信モジュールには、ライン（経路）の切り替えを基本とすることから、複数の端末への信号の同報が不可能であり、結局、通信ごとに複数のＣＰＵポートが必要になるという問題があった。これにより、アプリケーション層では、どのＣＰＵポートにどこの端末がつながっているかを管理し、ラインを切り替える煩雑さが発生してしまう。
【０００７】
本発明は上記の点に鑑みて為されたものであり、その目的とするところは、端末からの信号が壊れることのないマルチポートポーリング通信を安価に提供することができるとともに通信の不具合を低減することができるマルチポートポーリング通信モジュール及び通信システムを提供することにある。
【課題を解決するための手段】
【０００８】
請求項１のマルチポートポーリング通信モジュールに係る発明は、複数のポートのそれぞれに接続されている端末との間でポーリング通信を行うマルチポートポーリング通信モジュールであって、シリアルポートを有するＣＰＵを備えるとともに、それぞれが、前記ＣＰＵから前記シリアルポートを介して入力された送信データを前記ポートを介して前記端末に送信するドライバ回路と、前記ポートを介して前記端末から返信データを受信し、当該返信データを含む２値信号を出力するレシーバ回路とを有する複数のラインドライバと、前記複数のラインドライバのそれぞれの前記レシーバ回路から出力された前記２値信号を論理的に演算し、演算結果を前記シリアルポートを介して前記ＣＰＵに出力する論理回路と、前記複数のラインドライバのそれぞれの使用可否を外部入力によって切り替えるスイッチ手段とを備えることを特徴とする。
【０００９】
請求項２のマルチポートポーリング通信モジュールに係る発明は、請求項１の発明において、前記スイッチ手段が、前記ラインドライバごとに当該ラインドライバと１対１で設けられた複数の操作部を有することを特徴とする。
【００１０】
請求項３のマルチポートポーリング通信モジュールに係る発明は、請求項１又は２の発明において、複数のラインドライバのうち１つのラインドライバのみを有効にし当該ラインドライバと前記ポートを介して接続する前記端末ごとにアドレス設定信号を送信して固有のアドレスを設定する動作を前記複数のラインドライバのすべてに対して行うアドレス設定部を備えることを特徴とする。
【００１１】
請求項４のマルチポートポーリング通信モジュールに係る発明は、請求項１又は２の発明において、前記ＣＰＵが、前記スイッチ手段の切替状況の情報を取得するスイッチ情報取得部を有し、使用可の前記ラインドライバの前記ドライバ回路にのみ前記送信データを出力することを特徴とする。
【００１２】
請求項５のマルチポートポーリング通信モジュールに係る発明は、請求項１乃至４のいずれか１項の発明において、前記ドライバ回路の出力側をプルアップするとともに前記レシーバ回路の入力側をプルダウンして前記ポートの接続先の終端状態を検出する終端検出部を備えることを特徴とする。
【００１３】
請求項６の通信システムに係る発明は、請求項１乃至５のいずれか１項に記載のマルチポートポーリング通信モジュールと、前記マルチポートポーリング通信モジュールとの間でポーリング通信が行われる複数の端末とを備えることを特徴とする。
【発明の効果】
【００１４】
請求項１の発明によれば、論理回路によって各レシーバ回路から出力された２値信号を論理的に演算し、演算結果を１つのシリアルポートを介してＣＰＵに出力することができるので、各レシーバ回路が受信した端末からの返信データが壊れることのないマルチポートポーリング通信を安価に提供することができるとともに、ＣＰＵと端末を電気的に結ぶラインのうち不良端末を有するラインを切り離すことができるので、通信の不具合を低減することができる。また、複数のラインドライバを並列に備え、各ドライバ回路により送信データを含む信号を強めて減衰を抑えることができるので、ラインあたりの物理伝送品質を確保することができる。
【００１５】
請求項２の発明によれば、ラインの拡張又は変更工事を容易に行うことができる。
【００１６】
請求項３の発明によれば、例えば、マンションやオフィスなどでは、複数の子器（設備）が、異なるフロアに配置されていたり、同じフロアであっても異なる部屋に配置されていたりするなど色々な場所に配置されており、長い距離を高信頼性で接続するスター型として１対１で接続することが好ましい場合が存在するが、そのようなときにアドレス設定を容易に行うことができる。
【００１７】
請求項４の発明によれば、不要なラインへの送信データの出力を抑えることによって、返信データが返ってこないことによる通信の誤判定を低減することができる。
【００１８】
請求項５の発明によれば、マルチポートポーリング通信モジュール側からラインの終端状態を容易に検出することができる。
【００１９】
請求項６の発明によれば、マルチポートポーリング通信モジュールにおいて、論理回路によって各レシーバ回路から出力された２値信号を論理的に演算し、演算結果を１つのシリアルポートを介してＣＰＵに出力することができるので、各レシーバ回路が受信した端末からの返信データが壊れることのないマルチポートポーリング通信を安価に提供することができる。
【発明を実施するための最良の形態】
【００２０】
最初に、本発明の各実施形態に係る通信システムの基本となる形態（基本形態）について説明する。なお、各実施形態については、主に基本形態との差異を示しながら説明する。
【００２１】
まず、本発明の基本形態に係る通信システムの構成について図１〜４を用いて説明する。この通信システムは、図１に示すように、１台の親機（マルチポートポーリング通信モジュール）１と、親機１によってポーリング通信が行われる複数台の子器（端末）２・・・とを備えている。親機１及びそれぞれの子器２には固有のＩＤが設定されている。
【００２２】
親機１と子器２の間のポーリング通信で送受信されるパケットのパケットフォーマットは、図２に示すように宛て先ＩＤ、送り元ＩＤ、データ及びＣＲＣを有する。宛て先ＩＤはパケットを送信したい機器のＩＤを示す。送り元ＩＤはパケットの送信元のＩＤを示す。ＣＲＣは、パケットのビット誤り検出を行うための検査語である。なお、図２ではパケットの最初と最終の識別子を省略している。
【００２３】
図１に示すそれぞれの子器２は親機１に接続し、親機１から送信されたパケットの宛て先ＩＤが自己のＩＤであると、このパケットを受信する。親機１からのパケットを受信した子器２は、返信データを含むパケットを親機１に送信する。
【００２４】
親機１は、複数の子器２・・・との間でポーリング通信を行うものであり、子器２が接続される複数のポート３・・・と、シリアルポート４０を有するＣＰＵ４と、それぞれがドライバ回路５０及びレシーバ回路５１を有する複数のラインドライバ５・・・と、各ラインドライバ５のレシーバ回路５１から出力された２値データを論理的に加算し、加算結果をシリアルポート４０を介してＣＰＵ４に出力する論理回路６とを備えている。
【００２５】
ＣＰＵ４は親機１全体を制御するものであり、シリアルポート４０において各ラインドライバ５のドライバ回路５０及び論理回路６と接続している。このＣＰＵ４は、送信データを含むパケットをシリアルポート４０から各ドライバ回路５０に送信する。また、ＣＰＵ４はシリアルポート４０を介して論理回路６から後述の２値信号の加算結果を受信する。なお、図１ではシリアルポート４０が１つしか示されていないが、実際のシリアルポート４０の数は１つに限定されるものではなく、複数であってもよい。基本形態において、ＲＳ４８５を対象とし、無通信状態のシリアルポート４０の論理はＨｉレベルである。なお、無通信状態のシリアルポート４０の論理は上記に限定されるものではなく、Ｌｏｗレベルであってもよい。
【００２６】
ラインドライバ５はポート３の数だけ親機１に設けられている。各ラインドライバ５のドライバ回路５０は、ＣＰＵ４からシリアルポート４０を介して、送信データを含むパケットを受け取り、受け取ったパケットに対してシリアル通信規格に応じた電圧変換を行う。パケットの電圧変換を行ったドライバ回路５０は、このパケットをポート３を介して子器２に送信する。一方、各レシーバ回路５１は、ポート３を介して子器２から返信データを含む２値のパケットを受信し、受信したパケットに対してＣＰＵ４が受信できるように電圧変換を行う。パケットの電圧変換を行ったレシーバ回路５１は、電圧変換が行われた２値のパケットを論理回路６に出力する。
【００２７】
論理回路６は、図３に示すようにアンド回路であり、各レシーバ回路５１の出力を論理的に加算する。つまり、無通信状態のシリアルポート４０の論理がＨｉレベルであるので、論理回路６は各レシーバ回路５１の出力の論理積をとる。ここで、親機１と子器２（図１参照）の間ではポーリング通信を基本としているため、複数のレシーバ回路５１・・・から同時にパケットが発生することがなく、いずれかのレシーバ回路５１からのみパケットが出力される。図４に示す例では、レシーバ回路５１１からの出力信号Ｉｎ１として２値のパケットが入力された場合、ポーリング通信が行われていることから、他のレシーバ回路５１２〜５１Ｎからの出力信号Ｉｎ２〜ＩｎＮとしてパケットが入力されないので、他のレシーバ回路５１２〜５１Ｎからの出力信号Ｉｎ２〜ＩｎＮはＨｉレベルである。これにより、論理回路６の出力はレシーバ回路５１１からのパケット（図４の「Ｄａｔａ」）となる。各レシーバ回路５１の出力を論理的に加算した論理回路６は、加算結果をＣＰＵ４で正しく受信できるように、シリアルポート４０を介してＣＰＵ４に出力する。なお、無通信状態のシリアルポート４０の論理がＬｏｗレベルであれば、論理回路６はアンド回路ではなく、オア回路となる。
【００２８】
次に、本発明の基本形態に係る通信システムの動作について図５〜７を用いて説明する。ここで、図５に示すように、親機１のＩＤを「Ａ」、子器２１〜２ＮのＩＤをそれぞれ「１」〜「Ｎ」とする。まず、親機１は、宛て先ＩＤが「１」のパケットをすべての子器２１〜２Ｎに送信する。その後、自己のＩＤが「１」である子器２１は、親機１から送られてきたパケットの宛て先ＩＤが自己のＩＤと一致すると判断し、パケットを受信し、返信データを含むパケットを親機１に送信する。一方、自己のＩＤが「１」でない子器２２〜２Ｎは、親機１から送られてきたパケットの宛て先ＩＤが自己のＩＤと一致しないと判断し、このパケットを破棄する。このとき、返信データを含むパケットは送信されない。その後、親機１は子器２１のみからパケットを受信する。宛て先ＩＤが「２」のパケットを親機１が送信した場合については、自己のＩＤが「２」の子器２２からのみが、返信データを含むパケットを受信する。つまり、固有のＩＤを持つ子器２１〜２Ｎは、それぞれ自分宛てのパケットに対して処理を行う一方、自分宛てでないパケットを破棄する。
【００２９】
ここで図５に示すように、親機１が、宛て先ＩＤが「１」のパケット、「２」のパケット、「１」のパケットをこの順でそれぞれの子器２１〜２Ｎに送信すると、それぞれの子器２１〜２Ｎは上記のような動作を行い、図６に示すように自分宛てのパケットのみ受信する。自分宛てのパケットを受信した子器２１〜２Ｎは、図７に示すようにパケットを親機１に送信する。
【００３０】
続いて、親機１において、図３に示すように、レシーバ回路５１１が子器２１からパケットを受信する。これに対して、他のレシーバ回路５１２〜５１Ｎにはパケットが送信されない。レシーバ回路５１１は、受信したパケットに対して電圧変換を行い、電圧変換したパケットを論理回路６に出力する。論理回路６には、図４に示すように、レシーバ回路５１１の出力信号Ｉｎ１として２値のパケットが入力され、他のレシーバ回路５１２〜５１Ｎの出力信号Ｉｎ２〜ＩｎＮとしてはパケットが入力されない（Ｈｉレベル）。論理回路６はこれらの論理積をとり、その演算結果であるレシーバ回路５１１からのパケット（図４の「Ｄａｔａ」）をＣＰＵ４にシリアルポート４０を介して出力する。
【００３１】
以上、本発明の基本形態によれば、図１に示す親機（マルチポートポーリング通信モジュール）１において、論理回路６によって各レシーバ回路５１から出力された２値のパケット（２値信号）を論理的に加算し、加算結果を１つの出力としてシリアルポート４０を介してＣＰＵ４に出力することができるので、１つのシリアルポート４０でマルチポーリング通信を行うことができる。これにより、各レシーバ回路５１が受信した子器（端末）２からのパケット（返信データ）が壊れることのないマルチポートポーリング通信を安価に提供することができる。
【００３２】
また、親機１が複数のラインドライバ５・・・を並列に備え、各ドライバ回路５０により送信データを含むパケット（信号）を強めて減衰を抑えることができるので、ラインあたりの物理伝送品質を確保することができる。
また、複数のラインドライバを並列に備え、各ドライバ回路により送信データの信号を強めて減衰を抑えることができるので、ラインあたりの物理伝送品質を確保することができる。  （実施形態１）
まず、本発明の実施形態１に係る通信システムの構成について図８を用いて説明する。この通信システムは、図８に示す親機１ａと、基本形態と同様の複数の子器２・・・（図１参照）とを備えている。
【００３３】
親機１ａは、複数のポート３・・・と、複数のラインドライバ５・・・と、論理回路６とを基本形態の親機１（図１参照）と同様に備え、基本形態のＣＰＵ４（図１参照）に代えてＣＰＵ４ａを備え、さらに、複数のラインドライバ５・・・のそれぞれの使用可否を外部入力信号によって切り替えるスイッチ部７と、スイッチ部７に外部入力信号を出力するシリアル／パラレル変換回路８とを備えている。なお、図８では各ラインドライバ５のドライバ回路５０（図１参照）を省略している。また、実施形態１においても無通信状態のシリアルポート４０の論理をＨｉレベルとしている。
【００３４】
スイッチ部７は、それぞれがレシーバ回路５１の出力側と論理回路６の入力側との間に設けられた複数のオア回路７０・・・を備えている。各オア回路７０には、レシーバ回路５１の出力信号Ｉｎ１〜ＩｎＮと、後述のシリアル／パラレル変換回路８からの制御信号Ｓｅｌ１〜ＳｅｌＮとが入力される。出力信号Ｉｎ１〜ＩｎＮ及び制御信号Ｓｅｌ１〜ＳｅｌＮが入力されたオア回路７０の出力は、制御信号Ｓｅｌ１〜ＳｅｌＮがＨｉレベルであると常にＨｉレベルとなり、制御信号Ｓｅｌ１〜ＳｅｌＮがＬｏｗレベルであるとレシーバ回路５１の出力信号Ｉｎ１〜ＩｎＮとなる。
【００３５】
シリアル／パラレル変換回路８は、ＣＰＵ４ａと接続するための１セットの入力端子部と、各オア回路７０と接続するための複数の出力端子部とを備え、ＣＰＵ４ａからの後述のＤａｔａ信号に応じて、各オア回路７０に制御信号Ｓｅｌ１〜ＳｅｌＮを出力する。入力端子部は、Ｄａｔａ信号用、ＣＬＫ信号用及びＣｌｅａｒ信号用の３線接続である。Ｓｅｌ信号の本数はポート３の数つまりオア回路７０の数だけ必要となるが、シリアル／パラレル変換回路８を介することによって、ＣＰＵ４ａによる外部制御の信号本数を減らすことができ、ＣＰＵ４ａは固定本数での制御が可能となる。
【００３６】
ＣＰＵ４ａは、ＣＰＵ４ａと子器２を電気的に結ぶ各ラインの論理的な接続及び切断を制御するため、つまり、スイッチ部７の各オア回路７０の出力を制御するために、Ｄａｔａ信号、ＣＬＫ信号及びＣｌｅａｒ信号をシリアル／パラレル変換回路８に出力する。なお、ＣＰＵ４ａは上記以外の点においてＣＰＵ４（図１参照）と同様である。
【００３７】
次に、実施形態１に係る通信システムにおける各ラインの論理的な接続及び切断の動作について図８を用いて説明する。例えばレシーバ回路５１１が接続されているラインを論理的に切断する場合、シリアル／パラレル変換回路８がＣＰＵ４ａからの信号に応じて制御信号Ｓｅｌ１をＨｉレベルにし、この制御信号Ｓｅｌ１をスイッチ部７のオア回路７０１に出力すると、子器２（図１参照）からのパケットの有無に関わらず、オア回路７０１の論理回路６への入力は常にＨｉレベルとなるので、そのラインのポート３につながっている子器２１のラインを論理的に切断することが可能である。
【００３８】
これに対して、シリアル／パラレル変換回路８は制御信号Ｓｅｌ２〜ＳｅｌＮをＬｏｗレベルにし、この制御信号Ｓｅｌ２〜ＳｅｌＮをオア回路７０２〜７０Ｎに出力する。このとき、オア回路７０２〜７０Ｎの論理回路６への入力は子器２からのパケットと同一論理を示すので、ラインを論理的に接続することが可能となる。各ドライバ回路５０は物理的にも独立しているので、他の子器２からのパケットの影響を受けることがない。
【００３９】
以上、実施形態１によれば、基本形態と同様の効果を奏するとともに、図８に示すラインドライバ５を選択制御することによって、ＣＰＵ４ａと子器２を電気的に結ぶラインのうち不良端末の子器２を有するラインを切り離すことができるので、通信の不具合を低減することができる。これにより、残りの正常端末の子器２との間で通信を継続することができる。
【００４０】
（実施形態２）
本発明の実施形態２に係る通信システムの構成について図９を用いて説明する。この通信システムは、図９に示す親機１ｂと、基本形態と同様の複数の子器２・・・（図１参照）とを備えている。
【００４１】
親機１ｂは、複数のポート３・・・と、ＣＰＵ４と、複数のラインドライバ５・・・と、論理回路６とを基本形態の親機１（図１参照）と同様に備え、さらに、複数のラインドライバ５・・・のそれぞれの使用可否を外部入力によって切り替えるスイッチ部７ａを備えている。なお、図９では各ラインドライバ５のドライバ回路５０（図１参照）を省略している。また、実施形態２においても無通信状態のシリアルポート４０の論理をＨｉレベルとしている。
【００４２】
スイッチ部７ａは、それぞれがレシーバ回路５１の出力側と論理回路６の入力側との間に設けられた複数のオア回路７０・・・と、ラインドライバ５ごとに上記ラインドライバ５と１対１で設けられた複数の操作部（外部スイッチ）７１・・・とを備え、ポート３ごとに使用可否を切り替えるものである。それぞれの操作部７１は外部信号を入力する。操作部７１がオン状態のときにオア回路７０がＨｉレベルとなり、操作部７１がオフ状態のときにオア回路７０がＬｏｗレベルとなるような論理動作をする。操作部７１がオン状態の場合、ポート３の信号状態に関わりなく、論理回路６の入力はＨｉレベルとなる。したがって、このような状態では、操作部７１がオン状態のパケットは論理的に無視されることになる。これに対して、操作部７１がオフのとき、レシーバ回路５１が受信したパケットが有効になる。
【００４３】
以上、実施形態２によれば、ラインの拡張又は変更工事を行う際に、ケーブルの着脱時にノイズ信号が入る可能性があるが、図９に示すスイッチ部７ａによって施工時にラインを論理的に切断することで他の通信への悪影響を抑えることができるとともに、ラインの拡張又は変更工事を容易に行うことができる。
【００４４】
（実施形態３）
本発明の実施形態３に係る通信システムの構成について図１０を用いて説明する。この通信システムは、図１０に示す親機１ｃと、基本形態と同様の複数の子器２・・・（図１参照）とを備えている。
【００４５】
親機１ｃは、複数のポート３・・・と、複数のラインドライバ５・・・と、論理回路６とを基本形態の親機１（図１参照）と同様に備え、基本形態のＣＰＵ４（図１参照）に代えて図１０に示すようなＣＰＵ４ｂを備えている。また、図１０には図示していないが、親機１ｃは、実施形態１と同様のスイッチ部７及びシリアル／パラレル変換回路８（図８参照）を備えている。なお、図１０では各ラインドライバ５のレシーバ回路５１及び論理回路６（図１参照）を省略している。また、実施形態３においても無通信状態のシリアルポート４０の論理をＨｉレベルとしている。
【００４６】
ＣＰＵ４ｂは、複数のラインドライバ５・・・のうち１つのラインドライバ５のみを有効にして、上記ラインドライバ５とポート３を介して接続する子器２（図１参照）ごとにアドレス設定信号を送出して上記子器２ごとに固有のアドレスを設定する動作を複数のラインドライバ５・・・のすべてに対して行うアドレス設定部４１を備えている。また、ＣＰＵ４ｂは各ラインドライバ５のドライバ回路５０の送信イネーブラを制御する機能を有する。さらに、ＣＰＵ４ｂは、実施形態１のＣＰＵ４ａ（図８参照）と同様に、スイッチ部７の各オア回路７０の出力を制御するために、Ｄａｔａ信号、ＣＬＫ信号及びＣｌｅａｒ信号をシリアル／パラレル変換回路８に出力する。なお、ＣＰＵ４ｂは上記以外の点でＣＰＵ４と同様である。
【００４７】
アドレス設定部４１は、送信イネーブラ機能を使用して１つのラインだけを有効にしてそのラインにつながる子器２（図１参照）にアドレス設定信号としてアドレス設定パケット（コマンド）を送信する。この動作を繰り返して全ラインに接続される子器２にアドレスを設定する。
【００４８】
実施形態３の子器２（図１参照）は、親機１ｃからアドレス設定パケットを受信し、アドレス設定が成功したことを応答パケットで送信する。
【００４９】
以上、実施形態３によれば、例えば、マンションやオフィスなどでは、複数の子器２が、異なるフロアに配置されていたり、同じフロアであっても異なる部屋に配置されていたりするなど色々な場所に配置されており、長い距離を高信頼性で接続するスター型として１対１で接続することが好ましい場合が存在するが、そのようなときにアドレス設定を容易に行うことができる。また、ＣＰＵ４ｂは物理的なポート番号と論理的アドレス番号を対応付けることができる。
【００５０】
なお、実施形態３の変形例として、図１０の親機１ｃは、スイッチ部７及びシリアル／パラレル変換回路８（図８参照）に代えて、実施形態２と同様のスイッチ部７ａ（図９参照）を備えてもよい。この場合、ＣＰＵ４ｂは、Ｄａｔａ信号、ＣＬＫ信号及びＣｌｅａｒ信号を出力する機能を有していなくてもよい。このような構成によれば、実施形態３と同様にアドレス設定を容易に行うことができるとともに、実施形態２と同様にラインの拡張又は変更工事を容易に行うことができる。
【００５１】
（実施形態４）
本発明の実施形態４に係る通信システムの構成について図１１を用いて説明する。この通信システムは、図１１に示す親機１ｄと、実施形態２と同様の複数の子器２・・・（図１参照）とを備えている。
【００５２】
親機１ｄは、複数のポート３・・・と、複数のラインドライバ５・・・と、論理回路６と、スイッチ部７ａとを実施形態２の親機１ｂ（図９参照）と同様に備え、実施形態２のＣＰＵ４（図９参照）に代えて図１１に示すようなＣＰＵ４ｃを備えている。なお、実施形態４においても無通信状態のシリアルポート４０の論理をＨｉレベルとしている。
【００５３】
ＣＰＵ４ｃは、スイッチ部７ａの切替状況（スイッチング状況）の情報を取得するスイッチ情報取得部４２を備え、使用可のラインドライバ５のドライバ回路５０にのみ、送信データを含むパケットを出力する。なお、ＣＰＵ４ｃは上記以外の点においてＣＰＵ４（図９参照）と同様である。
【００５４】
以上、実施形態４によれば、図１１の親機１ｄが不要なラインへのパケット（送信データ）の出力を抑えることによって、子器２（図１参照）からパケット（返信データ）が返ってこないことによる通信の誤判定を低減することができる。
【００５５】
なお、実施形態４の変形例として、図１１のＣＰＵ４ｃは、実施形態３と同様のアドレス設定部４１（図１０参照）を備えてもよい。このような構成によれば、実施形態４と同様に通信の誤判定を低減することができるとともに、実施形態３と同様にそれぞれの子器２（図１参照）に対するアドレス設定を容易に行うことができる。
【００５６】
（実施形態５）
まず、本発明の実施形態５に係る通信システムの構成について図１２を用いて説明する。この通信システムは、図１２に示す親機１ｅと、基本形態と同様の複数の子器２・・・（図１参照）とを備えている。
【００５７】
親機１ｅは、複数のポート３と、複数のラインドライバ５と、論理回路６とを基本形態の親機１（図１参照）と同様に備え、基本形態のＣＰＵ４（図１参照）に代えてＣＰＵ４ｄを備え、さらに、ラインドライバ５のドライバ回路５０の出力をプルアップするとともにレシーバ回路５１の入力をプルダウンしてドライバ回路５０の出力側の終端状態を検出する終端検出部９を備える。また、図１２には図示していないが、親機１ｅは、実施形態１と同様のスイッチ部７及びシリアル／パラレル変換回路８（図８参照）を備えている。なお、図８では、説明を簡単にするためにラインドライバ５を１つのみ示している。
【００５８】
終端検出部９は、一端が定電圧Ｖｃｃであり他端がドライバ回路５０の出力側の片側及びレシーバ回路５１の入力側の片側と接続する抵抗９０と、一端が接地され他端がドライバ回路５０の出力側の別の片側及びレシーバ回路５１の入力側の別の片側と接続する抵抗９１とを備えている。
【００５９】
ＣＰＵ４ｄは、抵抗９０とドライバ回路５０の出力側との間の電圧を検出するアナログ入力部４３を備えている。つまり、プルアップしている側のラインをＣＰＵ４ｄのアナログ入力部４３に接続する。なお、ＣＰＵ４ａは上記以外の点においてＣＰＵ４（図１参照）と同様である。
【００６０】
次に、実施形態５の親機１ｄにおけるラインの終端状態の検出について図１２，１３を用いて説明する。まず、図１２に示すように、ドライバ回路５０の出力側の片側をプルアップし、別の片側をプルダウンする。２つの抵抗９０，９１の抵抗値をそれぞれＲとする。ＣＰＵ４ｄのアナログ入力部４３が、終端の有無及びラインのオープン、ショート状態を検出する。具体的には、図１３に示すように、アナログ入力部４３が検出した電圧がＶｃｃの場合、ラインがオープン状態であると判断する。電圧が｛（ＲＴ＋Ｒ）／（２Ｒ＋ＲＴ）｝Ｖｃｃの場合、終端に子器２があると判断する（ＲＴは子器２の抵抗値である）。電圧がＶｃｃ／２の場合、ラインがショート状態であると判断する。
【００６１】
以上、実施形態５によれば、図１２の親機（マルチポートポーリング通信モジュール）１ｅ側からラインの終端状態（終端における異常の有無）を容易に検出することができる。
【００６２】
なお、実施形態５の変形例として、図１２の親機１ｄは、スイッチ部７及びシリアル／パラレル変換回路８（図８参照）に代えて、実施形態２と同様のスイッチ部７ａ（図９参照）を備えてもよい。このような構成であっても、実施形態５と同様に親機１ｅ側からラインの終端状態を容易に検出することができるとともに、実施形態２と同様にラインの拡張又は変更工事を容易に行うことができる。
【００６３】
また、実施形態５の他の変形例として、図１２のＣＰＵ４ｄは、実施形態３と同様のアドレス設定部４１（図１０参照）や実施形態４と同様のスイッチ情報取得部４２（図１１参照）を備えてもよい。このような構成によれば、実施形態５と同様に親機１ｅ側からラインの終端状態を容易に検出することができるとともに、実施形態３と同様にそれぞれの子器２（図１参照）に対するアドレス設定を容易に行うことができたり、実施形態４と同様に通信の誤判定を低減することができたりする。
【図面の簡単な説明】
【００６４】
【図１】本発明の基本形態に係る通信システムの構成を示すブロック図である。
【図２】同上に係るパケットフォーマットを示す図である。
【図３】同上に係る親機の要部構成を示すブロック図である。
【図４】同上に係る論理回路の入力と出力の関係を示す図である。
【図５】同上に係る通信システムの子器の接続状況を検出するためのフロー図である。
【図６】同上に係る通信システムの送信動作を示す動作説明図である。
【図７】同上に係る通信システムの受信動作を示す動作説明図である。
【図８】本発明の実施形態１に係る親機の要部構成を示すブロック図である。
【図９】本発明の実施形態２に係る親機の要部構成を示すブロック図である。
【図１０】本発明の実施形態３に係る親機の要部構成を示すブロック図である。
【図１１】本発明の実施形態４に係る親機の要部構成を示すブロック図である。
【図１２】本発明の実施形態５に係る親機の要部構成を示すブロック図である。
【図１３】同上に係る終端状態に対する電圧の関係を示す図である。
【符号の説明】
【００６５】
１，１ａ〜１ｅ  親機
２（２１〜２Ｎ）  子器
３  ポート
４，４ａ〜４ｄ  ＣＰＵ
４０  シリアルポート
４１  アドレス設定部
４２  スイッチ情報取得部
５  ラインドライバ
５０  ドライバ回路
５１（５１１〜５１Ｎ）  レシーバ回路
６  論理回路
７，７ａ  スイッチ部
７１  操作部
９  終端検出部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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