(57)【要約】【課題】バイアス回路の占有面積を小さくすることができ、従ってチップサイズが小さい半導体集積回路を実現することができ、このチップサイズの縮小により半導体集積回路の低コスト化を図る。【解決手段】第１のバイアス電圧によって電流値が決定される第１の定電流源と、第２のバイアス電圧によって電流値が決定される第２の定電流源と、入力された基準電圧から単一の基準電流を生成し、この基準電流に基づいて前記第１および第２のバイアス電圧を発生するバイアス回路とを有する。第１、第２の定電流源は、例えば制御電極に第１、第２のバイアス電圧が印加される定電流用トランジスタである。【選択図】図５
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【特許請求の範囲】
【請求項１】
第１のバイアス電圧によって電流値が決定される第１の定電流源と、第２のバイアス電圧によって電流値が決定される第２の定電流源と、入力された基準電圧から単一の基準電流を生成し、この基準電流に基づいて前記第１および第２のバイアス電圧を発生するバイアス回路とを有することを特徴とする半導体集積回路。
【請求項２】
前記第１、第２の定電流源が、制御電極に前記第１、第２のバイアス電圧が印加される定電流用トランジスタであることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記バイアス回路が、前記基準電流を流す基準抵抗を含み、前記基準電流を生成する基準電流生成手段と、前記基準電流を電圧に変換することにより、前記第１のバイアス電圧を生成する第１の電流／電圧変換回路と、前記基準電流を電圧に変換することにより、前記第２のバイアス電圧を生成する第２の電流／電圧変換回路とを有することを特徴とする請求項１記載の半導体集積回路。
【請求項４】
前記基準電流生成手段が、前記基準抵抗を負荷として含み、出力する電圧に応じた基準電流を基準抵抗に流す増幅回路と、入力された基準電圧と前記増幅回路の出力電圧のレベルが同一になるように、前記増幅回路の入力となる電圧を発生する差動増幅器とを有することを特徴とする請求項３記載の半導体集積回路。
【請求項５】
前記第１の電流／電圧変換回路は、第１の制御信号が第１レベルのとき、前記第１のバイアス電圧を生成し、前記第２の電流／電圧変換回路は、第２の制御信号が第１レベルのとき、前記第２のバイアス電圧を生成することを特徴とする請求項４記載の半導体集積回路。
【請求項６】
前記増幅回路は、制御電極が前記差動増幅器の出力に接続され、第１電極が第１の電源に接続され、第２電極が前記基準抵抗を介して第２の電源に接続された第１のトランジスタを有し、前記第１または第２の電流／電圧変換回路は、制御電極に前記制御信号が入力され、第１電極が前記第１の電源に接続された第２のトランジスタと、制御電極に前記制御信号が入力され、第１電極が前記第１のトランジスタの第２電極に接続され、第２電極が前記第２のトランジスタの第２電極に接続された第３のトランジスタと、制御電極が前記第２のトランジスタの第２電極に接続され、第１電極が前記第１の電源に接続され、第２電極が前記バイアス電圧の出力端子となる第４のトランジスタと、制御電極に前記制御信号の反転信号が入力され、第１電極が前記第２の電源に接続され、第２電極が前記バイアス電圧出力端子に接続された第５のトランジスタと、第１電極が前記第２の電源に接続され、制御電極および第２電極が前記バイアス電圧出力端子に接続された第６のトランジスタとを有することを特徴とする請求項５記載の半導体集積回路。
【請求項７】
さらに、前記第１の定電流源を１個または複数個含む第１のアナログ回路ブロックと、前記第２の定電流源を１個または複数個含む第２のアナログ回路ブロックとを有し、前記第１の電流／電圧変換回路は、前記第１の制御信号が第１のレベルのとき、前記第１の定電流源に前記第１のバイアス電圧を供給することにより前記第１のアナログ回路ブロックを動作状態とし、前記第１の制御信号が第２のレベルのとき、前記第１のバイアス電圧の供給を停止することにより、前記第１のアナログ回路ブロックをパワーダウン状態にするものであり、前記第２の電流／電圧変換回路は、前記第２の制御信号が第１のレベルのとき、前記第２の定電流源に前記第２のバイアス電圧を供給することにより前記第２のアナログ回路ブロックを動作状態とし、前記第２の制御信号が第２のレベルのとき、前記第２のバイアス電圧の供給を停止することにより、前記第２のアナログ回路ブロックをパワーダウン状態にするものであることを特徴とする請求項５記載の半導体集積回路。
【請求項８】
前記第１のアナログ回路ブロックは、前記第１の定電流源を用いて構成された、消費電流値が前記第１のバイアス電圧によって決定される演算増幅器を含み、前記第２のアナログ回路ブロックは、前記第２の定電流源を用いて構成された、消費電流値が前記第２のバイアス電圧によって決定される演算増幅器を含むことを特徴とする請求項７記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、演算増幅器等を含むアナログ回路と、このアナログ回路にバイアス電圧を供給するバイアス回路とを有し、ＣＭＯＳ等により構成される半導体集積回路に関し、特に前記バイアス回路が抵抗を含む半導体集積回路に関するものである。
【背景技術】
【０００２】
従来の半導体集積回路に用いられる演算増幅器およびバイアス回路としては、例えば特許文献１に開示されたものがあった。特許文献１に開示されたバイアス回路は、基準電圧を入力としてバイアス電圧を発生するものであり、抵抗（以下、基準抵抗と呼ぶ）を負荷として有する増幅手段と、入力された基準電圧と前記増幅手段の出力電圧が同一になるように働く差動増幅手段と、基準抵抗に流れる電流を電圧に変換することによりバイアス電圧を生成する電流／電圧変換手段とを備えている。また、演算増幅器は、定電流用トランジスタを備え、この定電流用トランジスタのゲート電極にバイアス回路からのバイアス電圧が供給されることにより、差動段、出力段の電流値が決定されるものである。上記の演算増幅器およびバイアス回路においては、演算増幅器の電流値は、バイアス電圧のみにより決まり、バイアス電圧は基準電圧と基準抵抗のみにより決まる。従って演算増幅器の電流値は、演算増幅器およびバイアス回路を構成するＭＯＳトランジスタのしきい値や電源電圧の変動に依存せず一定となるので、演算増幅器の動作を安定させることが可能となる。
【０００３】
従来の半導体集積回路上には、上記構成の１個または複数のバイアス回路と、アナログ回路とが形成されている。このアナログ回路には、例えば、負荷抵抗等の複数の負荷素子とこれらの負荷素子を駆動する上記構成の演算増幅器等の複数の駆動手段、あるいは上記の演算増幅器を構成する上記の定電流用トランジスタ等の複数の定電流源が形成されている。アナログ回路を構成する上記の駆動手段および定電流源は、いずれもバイアス回路からバイアス電圧の供給を受けるものである。
【０００４】
また、従来の半導体集積回路には、同時にパワーダウンさせることができる演算増幅器に用いられる定電流用トランジスタ等の定電流源をまとめることにより、すなわちパワーダウン制御の観点でアナログ回路内の電流源をまとめることにより、アナログ回路を複数のアナログ回路ブロックに分け、それぞれのアナログ回路ブロックに対してバイアス回路を設け、不必要なアナログ回路ブロックを選択してパワーダウンさせるものがあった。このような複数のアナログ回路ブロックを有する従来の半導体集積回路においては、アナログ回路ブロックをパワーダウンさせるとき、対応するバイアス回路の出力電圧を例えば０［Ｖ］に切り換えて、このアナログ回路ブロック内の定電流源の電流を停止させていた。
【特許文献１】特開平９−２１９６２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら半導体集積回路上に、複数の駆動手段が形成され、これらの駆動手段に駆動される負荷抵抗の構成素材の種類が複数ある場合には、これらの負荷抵抗の温度特性、製造ばらつき等が異なり、アナログ回路が安定動作しない場合があるという問題があった。負荷抵抗として用いられるのは、半導体集積回路上に形成される抵抗、あるい半導体集積回路に外付けされる抵抗（以下、外付け負荷抵抗と呼ぶ）である。同様に、バイアス回路の基準抵抗として用いられるのは、半導体集積回路上に形成される抵抗、あるい半導体集積回路に外付けされる抵抗（以下、外付け基準抵抗と呼ぶ）である。例えば、半導体集積回路上に形成される負荷抵抗として、多結晶シリコン抵抗（以下、多結晶Ｓｉ抵抗と呼ぶ）と、拡散抵抗とを用い、外付け負荷抵抗として金属皮膜抵抗を用い、これらを同一半導体集積回路に混在させる場合について考える。この場合、バイアス回路の基準抵抗は、多結晶Ｓｉ抵抗、拡散抵抗、あるいは外付け基準抵抗である。以下、拡散抵抗からなる負荷抵抗および基準抵抗をそれぞれ拡散負荷抵抗、拡散基準抵抗と呼び、多結晶Ｓｉ抵抗からなる負荷抵抗および基準抵抗をそれぞれ多結晶Ｓｉ負荷抵抗、多結晶Ｓｉ基準抵抗と呼ぶ。
金属皮膜抵抗は高精度で温度係数も小さく、従って外付け負荷抵抗および外付け基準抵抗は高精度で温度係数も小さいものとすることが可能である。また、多結晶Ｓｉ抵抗は、半導体集積回路間の製造ばらつきが１割から２割程度あるが、同一半導体集積回路における抵抗値の相対精度はかなり良く、温度係数も小さい。また、拡散抵抗は温度係数が大きく、低温で抵抗値が小さくなる。
【０００６】
このため、多結晶Ｓｉ基準抵抗を有するバイアス回路のバイアス電圧を、拡散負荷抵抗を駆動する駆動手段に供給した場合には、低温時に、拡散負荷抵抗の抵抗値が下がるが、バイアス電圧が変化しないので駆動電流が増加せず、駆動手段の駆動能力不足により出力波形が歪んでしまうという問題があった。外付け基準抵抗を用いるバイアス回路が生成したバイアス電圧を、拡散負荷抵抗を駆動する駆動回路に供給した場合にも、同様に、低温時に出力波形が歪んでしまうという問題があった。また、多結晶Ｓｉ基準抵抗を有するバイアス回路のバイアス電圧を、外付け負荷抵抗を駆動する駆動手段に供給した場合には、多結晶Ｓｉ基準抵抗の抵抗値が、製造ばらつきにより設計値よりも大きくなってしまうと、バイアス電圧が設計値よりも小さくなり、これにより駆動電流が小さくなってしまうので、出力波形が歪んでしまうという問題があった。これらの波形歪みを防ぐためには、拡散負荷抵抗を駆動する駆動手段および外付け負荷抵抗を駆動する駆動手段の駆動電流値を予め大きく設定しておく必要があり、これにより駆動手段における消費電流が大きくなってしまうという問題があった。また、拡散基準抵抗を有するバイアス回路のバイアス電圧を、多結晶Ｓｉ負荷抵抗を駆動する駆動手段あるいは外付け負荷抵抗を駆動する駆動手段に供給した場合には、低温時に、バイアス電圧が大きくなり、駆動手段における消費電流が大きくなってしまうという問題があった。
【０００７】
また、パワーダウン制御の観点でまとめた複数のアナログ回路ブロックを有する従来の半導体集積回路においては、バイアス回路がアナログ回路ブロックの個数だけ必要となり、特に半導体集積回路上の基準抵抗の数が増え、半導体集積回路のチップサイズが増大してしまうという欠点があった。
【０００８】
本発明はこのような従来の問題を解決するためになされたものであり、抵抗値の温度変動や製造ばらつきに関わらず安定した動作ができ、消費電流を小さくすることができる半導体集積回路を提供することを目的とするものである。また、チップサイズを小さくすることができる半導体集積回路を提供することを目的とするものである。
【課題を解決するための手段】
【０００９】
本発明の一つの半導体集積回路は、半導体集積回路上に形成された負荷素子、または／および外付け負荷素子を接続するための負荷接続端子と、バイアス電圧に応じた駆動電流により前記負荷素子または前記外付け負荷素子を個別に駆動する複数の駆動手段と、入力された基準電圧と半導体集積回路上に形成された基準抵抗に基づいて前記バイアス電圧を発生するバイアス回路、または／および入力された基準電圧と外付け基準抵抗に基づいて前記バイアス電圧を発生するバイアス回路とを備え、電気的特性が異なる負荷素子または外付け負荷素子を駆動する駆動手段ごとに、対応する負荷素子または／および外付け負荷素子に電気的特性が類似する基準抵抗を含むバイアス回路、あるいは対応する負荷素子または／および外付け負荷素子に電気的特性が類似する外付け基準抵抗を用いるバイアス回路を設けたことを特徴とするものである。
本発明の他の半導体装置は、第１のバイアス電圧によって電流値が決定される第１の定電流源と、第２のバイアス電圧によって電流値が決定される第２の定電流源と、入力された基準電圧から単一の基準電流を生成し、この基準電流に基づいて前記第１および第２のバイアス電圧を発生するバイアス回路とを有することを特徴とするものである。
【発明の効果】
【００１０】
本発明によれば、温度特性等の電気的特性が異なる負荷素子および外付け負荷素子を駆動する駆動手段ごとに、電気的特性が対応する負荷素子または外付け負荷素子に類似する基準抵抗を含むバイアス回路、または電気的特性が対応する負荷素子または外付け負荷素子に類似する外付け基準抵抗を用いるバイアス回路を設けることにより、温度変動や製造ばらつきに関わらず駆動手段の出力波形が歪むことがない安定した半導体集積回路を実現でき、また消費電流が小さい半導体集積回路を実現できるという効果がある。
また、バイアス回路の占有面積を小さくすることができ、従ってチップサイズが小さい半導体集積回路を実現することができ、このチップサイズの縮小により半導体集積回路の低コスト化を図ることが可能となる。
【発明を実施するための最良の形態】
【００１１】
実施の形態１
図１は本発明の実施の形態１の半導体集積回路１を示す回路ブロック図である。この半導体集積回路１は、基準電圧作成回路１０と、拡散基準抵抗を有するバイアス回路２０−１と、多結晶Ｓｉ基準抵抗を有するバイアス回路２０−２と、外付け基準抵抗８０を用いるバイアス回路２０−３と、同一内部構成の演算増幅器（駆動手段）３０−１，３０−２，３０−３と、演算増幅器３０−１の負荷素子となる拡散負荷抵抗６０と、演算増幅器３０−２の負荷素子となる多結晶Ｓｉ負荷抵抗７０と、外付け基準抵抗８０を接続するための基準抵抗接続端子９０と、演算増幅器３０−１の負荷素子となる外付け負荷抵抗８１を接続するための負荷接続端子９１とを有する。バイアス回路２０−１と２０−２の内部構成は基準抵抗の構成素材が異なることを除いて同じである。また、バイアス回路２０−３の内部構成は、基準抵抗を内蔵していないことを除いて、バイアス回路２０−１および２０−２と同じである。
【００１２】
図２はバイアス回路２０−ｉ（ｉは１〜３の任意の整数）の構成を示す回路図である。図２において、バイアス回路２０−ｉは、正電源ＶＤＤの分圧電圧を発生する分圧回路１００と、差動増幅器１１０と、ソース接地増幅回路１２０と、電流／電圧変換回路１３０と、基準電圧の入力端子１１６と、バイアス電圧の出力端子１３３とで構成される。
【００１３】
分圧回路１００は、ｐチャネルＭＯＳトランジスタ（以下、ｐＭＯＳと呼ぶ）１０１と、ｎチャネルＭＯＳトランジスタ（以下、ｎＭＯＳと呼ぶ）１０２により構成され、分圧電圧をノードＮ５より出力する。ｐＭＯＳ１０１のソース電極は正電源ＶＤＤに、ｎＭＯＳ１０２のソース電極は接地電源ＧＮＤに接続されている。ｐＭＯＳ１０１およびｎＭＯＳ１０２のゲート電極およびドレイン電極はノードＮ５に接続されている。分圧回路１００は、差動増幅器１１０をバイアスする回路である。
【００１４】
差動増幅器１１０は、入力トランジスタとなるｎＭＯＳ１１１，１１２と、負荷トランジスタとなるｐＭＯＳ１１３，１１４と、定電流用トランジスタであるｎＭＯＳ１１５から構成され、ｎＭＯＳ１１１のゲート電極は反転入力端子として基準電圧の入力端子１１６に接続され、ｎＭＯＳ１１２のゲート電極は非反転入力端子としてノードＮ７に接続されている。ｎＭＯＳ１１１のドレイン電極はノードＮ６およびｐＭＯＳ１１３のドレイン電極に接続され、またｎＭＯＳ１１２のドレイン電極はｐＭＯＳ１１４のゲート電極およびドレイン電極に接続されている。ｎＭＯＳ１１１およびｎＭＯＳ１１２のソース電極はともにｎＭＯＳ１１５のドレイン電極に接続されている。
【００１５】
ｐＭＯＳ１１３のゲート電極はｐＭＯＳ１１４のゲート電極に接続されている。ｐＭＯＳ１１３および１１４のソース電極はともに正電源ＶＤＤに接続されている。ｎＭＯＳ１１５のゲート電極はノードＮ５に接続され、ソース電極は接地電源ＧＮＤに接続されている。この差動増幅器１１０は、入力された基準電圧とノードＮ７の電圧の差分を増幅してノードＮ６に出力する。
【００１６】
ソース接地増幅回路１２０は、バイアス回路２０−１および２０−２においては、ｐＭＯＳ１２１と、基準抵抗１２２から構成され、またバイアス回路２０−３においては、ｐＭＯＳ１２１から構成される。ｐＭＯＳ１２１のゲート電極は入力端子となるノードＮ６に接続され、ソース電極は正電源ＶＤＤに接続され、またドレイン電極は出力端子となるノードＮ７に接続されている。負荷抵抗１２２はノードＮ７と接地電源ＧＮＤとの間に設けられている。バイアス回路２０−３においては、ノードＮ７は負荷抵抗１２２ではなく基準抵抗接続端子９０（図１参照）に接続されている。このソース接地増幅回路１２０は、ノードＮ６の電圧を増幅してノード７に出力し、基準抵抗１２２あるいは外付け基準抵抗８０（図１参照）に基準電流を流す。
【００１７】
なお、差動増幅器１１０およびソース接地増幅回路１２０は、入力された基準電圧から基準電流を生成する基準電流生成手段を構成しており、差動増幅器１１０は、入力された基準電圧とソース接地増幅回路１２０の出力電圧（ノードＮ７の電圧）のレベルが同一になるように、ソース接地増幅回路１２０の入力となる電圧（ノードＮ６の電圧）を発生するので、ノードＮ７の電圧は基準電圧に等しくなる。従って基準電流の電流値は、基準電圧の値と基準抵抗１２２または外付け基準抵抗８０の抵抗値のみによって決定される。
【００１８】
電流／電圧変換回路１３０は、ｐＭＯＳ１３１と、ｎＭＯＳ１３２から構成されている。ｐＭＯＳ１３１のゲート電極は入力端子となるノードＮ６に接続され、ソース電極は正電源ＶＤＤに接続され、ドレイン電極はｎＭＯＳ１３２のドレイン電極およびゲート電極とバイアス電圧の出力端子１３３に接続されている。ｎＭＯＳ１３２のソース電極は接地電源ＧＮＤに接続されている。ｐＭＯＳ１３１とソース接地増幅回路１２０のｐＭＯＳ１２１とはカレントミラー回路を構成しており、ｐＭＯＳ１３１にはｐＭＯＳ１２１と同一コンダクタンスを有するトランジスタを用いる。このとき、ｐＭＯＳ１３１が流す電流は、ソース接地増幅回路１２０の基準抵抗１２２または外付け基準抵抗８０（図１参照）に流れる基準電流と等しくなる。従って、この電流／電圧変換回路１３０は、基準電流を電圧に変換することにより、バイアス電圧を生成する。
【００１９】
このように、バイアス回路２０−ｉは、差動増幅器１１０の反転入力端子に基準電圧を入力し、差動増幅器の出力電圧をソース接地増幅回路１２０に入力し、ソース接地増幅回路１２０の出力電圧を差動増幅器１１０の非反転入力端子に帰還させることにより、基準電圧に等しい電圧を基準抵抗１２２または外付け基準抵抗８０の端子間に与え、基準電流を生成し、ソース接地増幅回路１２０のｐＭＯＳ１２１とカレントミラー回路を構成するｐＭＯＳ１３１を有する電流／電圧変換回路１３０により基準電流の電流値のみにより決まるバイアス電圧を生成する構成である。
【００２０】
図１に示すバイアス回路２０−１は、図２に示すバイアス回路において、基準抵抗１２２の構成素材として半導体集積回路１上に配置される拡散抵抗を用いたものである。また、図１に示すバイアス回路２０−２は、図２に示すバイアス回路において、基準抵抗１２２の構成素材として半導体集積回路１上に配置される多結晶Ｓｉ抵抗を用いたものである。また、図１に示すバイアス回路２２−３は、基準抵抗を内蔵せずに、半導体集積回路１の負荷接続端子９０に接続された外付け基準抵抗８０を用いたものである。
【００２１】
図３は基準電圧作成回路１０の構成を示す回路図である。図３において、基準電圧作成回路１０は、演算増幅器１１と、ｎｐｎ型バイポーラトランジスタ１２，１３と、抵抗１４，１５，１６と、基準電圧の出力端子１７から構成される。演算増幅器１１の反転入力端子はトランジスタ１３のエミッタ電極に接続され、出力端子はトランジスタ１２および１３のベース電極および出力端子１７に接続されている。トランジスタ１２および１３のコレクタ電極は正電源ＶＤＤに接続されている。抵抗１４はトランジスタ１２のエミッタ電極と演算増幅器１１の非反転入力端子の間に設けられ、抵抗１５は演算増幅器１１の非反転入力端子と接地電源ＧＮＤの間に設けられ、また抵抗１６は演算増幅器１１の反転入力端子と接地電源ＧＮＤの間に設けられている。この基準電圧作成回路１０は、公知のバンドギャップリファレンス回路であり、基準電圧を出力端子１７から出力する。
【００２２】
基準電圧となる演算増幅器１１の出力電圧は、トランジスタ１２のベース−エミッタ間電圧と抵抗１４，１５における降下電圧とを加算したものとなる。演算増幅器１１の反転入力端子と非反転入力端子の電位は等しいので、トランジスタ１３のベース−エミッタ間電圧とトランジスタ１２のベース−エミッタ間電圧の差分電圧が抵抗１４の端子間電圧となる。トランジスタ１２から抵抗１４，１５に流れる電流は、抵抗１４と上記のベース−エミッタ間差分電圧により決まり、抵抗１４，１５における降下電圧は、温度とトランジスタ１２，１３のエミッタ面積と抵抗１４，１５，１６の抵抗値の関数となる。また、トランジスタ１２のベース−エミッタ間電圧は、半導体基板であるシリコンのバンドギャップ電圧と温度の関数となる。抵抗１４，１５，１６の抵抗値を選択することにより、演算増幅器１１の出力電圧に含まれる温度係数およびエミッタ面積を補償することができ、演算増幅器１１の出力電圧は、シリコンのバンドギャップ電圧（およそ１．１［Ｖ］）にほぼ等しく、温度変動、製造ばらつき、電源電圧変動に影響されない安定な電圧となる。
【００２３】
図４は演算増幅器３０−ｉの構成を示す回路図である。図４において、演算増幅器３０−ｉは、差動段と、出力段と、位相補償回路と、差動入力端子１５０，１５１と、出力端子１５２と、バイアス電圧が入力されるバイアス入力端子１５３から構成される。差動段は、入力トランジスタとなるｎＭＯＳ１４１，１４２と、負荷トランジスタとなるｐＭＯＳ１４３，１４４と、定電流用トランジスタとなるｎＭＯＳ１４５から構成される。出力段は、出力トランジスタとなるｐＭＯＳ１４６と、負荷トランジスタとなるとともに定電流用トランジスタとなるｎＭＯＳ１４７から構成される。位相補償回路は、ｎＭＯＳ１４８と、ｐＭＯＳ１４９と、キャパシタＣ１から構成される。
【００２４】
差動段において、ｎＭＯＳ１４１のゲート電極は差動入力端子１５０に接続され、ドレイン電極はｐＭＯＳ１４３のドレイン電極およびゲート電極ならびにｐＭＯＳ１４４のゲート電極に接続されている。ｎＭＯＳ１４２のゲート電極は差動入力端子１５１に接続され、ドレイン電極はｐＭＯＳ１４４のドレイン電極に接続されている。ｎＭＯＳ１４１およびｎＭＯＳ１４２のソース電極は、ともにｎＭＯＳ１４５のドレイン電極に接続されている。ｐＭＯＳ１４３および１４４のソース電極は、ともに正電源ＶＤＤに接続されている。ｎＭＯＳ１４５のゲート電極はバイアス入力端子１５３に接続され、ソース電極は接地電源ＧＮＤに接続されている。また、出力段において、ｐＭＯＳ１４６のゲート電極は差動段のｐＭＯＳ１４４のドレイン電極に接続され、ソース電極は正電源ＶＤＤに接続され、ドレイン電極はｎＭＯＳ１４７のドレイン電極と出力端子１５２に接続されている。ｎＭＯＳ１４７のゲート電極はバイアス入力端子１５３に接続され、ソース電極は接地電源ＧＮＤに接続されている。
【００２５】
この演算増幅器３０−ｉは、Ａ級ＣＭＯＳ増幅器であり、出力端子から駆動電流を流す、あるいは引き込むことにより出力端子１５２に接続された負荷素子を駆動する。バイアス電圧が高いほど、定電流用ｎＭＯＳ１４７に流れる電流が大きくなり、出力端子１５２から大きな駆動電流を引き込むことができる。すなわち、バイアス電圧が高いほど、このＡ級ＣＭＯＳ増幅器の負荷駆動能力は大きくなる。定電流用ｎＭＯＳ１４５および１４７は、バイアス回路２０−ｉの電流／電圧変換回路１３０のｎＭＯＳ１３２とカレントミラー回路を構成している。定電流用ｎＭＯＳ１４５と１４７には、ｎＭＯＳ１３２と同一のコンダクタンスあるいはｎＭＯＳ１３２に比例したコンダクタンスを有するトランジスタを用いる。定電流用ｎＭＯＳ１４５と１４７に流れる定電流が演算増幅器３０−ｉ内部において定常的に消費される電流となる。
【００２６】
図１において、基準電圧作成回路１０の出力端子（図３の出力端子１７）は、ノードＮ１を介してバイアス回路２０−１，２０−２，２０−３の入力端子（図２の入力端子１１６）に接続されている。拡散基準抵抗を有するバイアス回路２０−１の出力端子（図２の出力端子１３３）は、ノードＮ２を介して演算増幅器３０−１のバイアス入力端子（図４のバイアス入力端子１５３）に接続されている。演算増幅器３０−１の出力端子（図４の出力端子１５２）には、負荷素子として拡散負荷抵抗６０が接続されている。また、多結晶Ｓｉ基準抵抗を有するバイアス回路２０−２の出力端子は、ノードＮ３を介して演算増幅器３０−２のバイアス入力端子に接続されている。演算増幅器３０−２の出力端子には、負荷素子として多結晶Ｓｉ負荷抵抗７０が接続されている。また、外付け基準抵抗を用いるバイアス回路２０−３の出力端子は、ノードＮ４を介して演算増幅器３０−３のバイアス入力端子に接続されている。演算増幅器３０−３の出力端子は、負荷接続端子９１に接続されており、この負荷接続端子９１には外付け負荷抵抗８１が接続されている。
【００２７】
次に、図１に示す半導体集積回路１の動作を説明する。基準電圧作成回路１０は、温度変動、製造ばらつき、電源電圧変動に影響されない安定な基準電圧を出力し、この基準電圧をノードＮ１を介してバイアス回路２０−１，２０−２，２０−３の基準電圧入力端子１１６に供給する。
【００２８】
バイアス回路２０−ｉにおいて、基準電圧作成回路１０からの基準電圧が基準電圧入力端子１１６を介して差動増幅器１１０の反転入力端子（ｎＭＯＳ１１１のゲート電極）に入力される。差動増幅器１１０は、反転入力端子と非反転入力端子（ノードＮ７に接続されたｎＭＯＳ１１２のゲート電極）との電位差を増幅し、出力端子（ｎＭＯＳ１１１のドレイン電極）からノードＮ６に出力する。差動増幅器１１０の出力を入力とするソース接地増幅回路１２０は、ノードＮ６の電圧変化分を反転増幅しノードＮ７に出力する。この差動増幅器１１０とソース接地増幅回路１２０の働きにより、ノードＮ７の電圧は基準電圧入力端子１１６に入力される基準電圧と等しくなる。すなわち、入力された基準電圧とノードＮ７の電圧に差がある場合、差動増幅器１１０はこの差分電圧を増幅してソース接地増幅回路１２０に与え、ソース接地増幅回路１２０は差動増幅器１１０から入力された差分電圧を反転増幅してノードＮ７に出力するので（差動増幅器１１０の非反転入力端子に帰還させるので）、最終的にノードＮ７の電圧は基準電圧入力端子１１６に入力される基準電圧と等しくなる。
【００２９】
ソース接地増幅回路１２０において、ｐＭＯＳ１２１が基準抵抗１２２（バイアス回路２０−３では外付け基準抵抗８０）に流す電流は、基準電流となる。基準電流の電流値は、基準電圧に等しいノードＮ７の電圧を基準抵抗１２２（外付け基準抵抗８０）の抵抗値で割ったものとなり、基準電圧と基準抵抗（外付け基準抵抗）の抵抗値のみにより決定され、電源電圧、他の能動素子の特性変動（製造ばらつき）には依存しない。
【００３０】
電流／電圧変換回路１３０は、ソース接地増幅回路１２０に流れる基準電流をバイアス電圧に変換するものであり、ノードＮ６の電圧を入力とし、出力端子１３３に、演算増幅器３０−ｉに供給するバイアス電圧を出力する。ｐＭＯＳ１３１は、ｐＭＯＳ１２１と同一コンダクタンスを有するトランジスタなので、ｐＭＯＳ１３１およびｎＭＯＳ１３２に流れる電流は、ｐＭＯＳ１２１および基準抵抗１２２（外付け基準抵抗８０）に流れる基準電流と同じ値となり、基準電圧と基準抵抗（外付け基準抵抗）の抵抗値のみにより決定され、電源電圧、他の能動素子の特性変動（製造ばらつき）には依存しない。従って、バイアス電圧は、基準電流とｎＭＯＳ１３２のインピーダンスのみにより決定される。
【００３１】
一方、演算増幅器３０−ｉにおいて、バイアス回路２０−ｉの出力端子１３３からのバイアス電圧は、定電流用ｎＭＯＳ１４５，１４７のゲート電極に入力される。この定電流用ｎＭＯＳ１４５，１４７は、電流／電圧変換回路１３０のｎＭＯＳ１３２と同一のコンダクタンスあるいは比例したコンダクタンスを有するトランジスタであり、ｎＭＯＳ１３２とカレントミラー回路を構成しているので、定電流用ｎＭＯＳ１４５，１４７に流れる電流は、基準電流に等しいあるいは基準電流に比例する値となり、演算増幅器３０−ｉの差動段および出力段の消費電流は、電源電圧等に依存しない安定した値となる。結局、演算増幅器３０−ｉの消費電流の値は、基準電圧の値と基準抵抗１２２（外付け基準抵抗８０）の抵抗値により決まり、電源電圧変動、他の能動素子の特性変動（製造ばらつき）には依存しない。
【００３２】
拡散負荷抵抗６０は、低温時に抵抗値が小さくなるが、バイアス回路２０−１の基準抵抗１２２が拡散基準抵抗であるため、この拡散基準抵抗の抵抗値も拡散負荷抵抗６０と同様に小さくなり、基準電流が増え、ｐＭＯＳ１３２に流れる電流も基準電流と同様に増える。これにより、バイアス電圧が上昇し、演算増幅器３０−１の定電流用ｎＭＯＳ１４５，１４７に流れる電流も、ｐＭＯＳ１３２に流れる電流と同様に増えるので、演算増幅器３０−１は、より小さい抵抗値の負荷抵抗を駆動できるようになる。すなわち、低温時に、拡散負荷抵抗６０の抵抗値が小さくなると、この拡散負荷抵抗６０を駆動する演算増幅器３０−１の駆動能力が大きくなるので、演算増幅器３０−１の出力波形が歪むことはない。
【００３３】
従来の半導体集積回路の演算増幅器（駆動手段）おいては、電源電圧変動、温度変動、製造ばらつきによる基準抵抗の抵抗値の変動による演算増幅器の特性変動、および負荷抵抗の抵抗値の変動を考慮して、演算増幅器の出力段の定電流源トランジスタに流す電流値を負荷抵抗に流す必要のある電流値よりも大幅に大きな電流値としている。しかし、本発明の半導体集積回路１の演算増幅器（駆動手段）３０−１においては、出力段の定電流用ｎＭＯＳ１４７に流す電流値を拡散負荷抵抗６０に流す必要のある電流値よりも僅かに大きな電流値とすれば良く、演算増幅器３０−１で消費する電流を大幅に小さくすることができる。
【００３４】
また、同一の半導体集積回路上に形成される複数の抵抗素子の抵抗値は、抵抗素子の構成素材が同じ場合、絶対値としてはある程度ばらつくが、相対値としてはかなり精度良く仕上がる。そのため、多結晶Ｓｉ負荷抵抗７０の抵抗値が製造ばらつきにより小さくなっても、バイアス回路２０−２の多結晶Ｓｉ基準抵抗も、これに比例して小さくなり、多結晶Ｓｉ基準抵抗に流れる基準電流の値が大きくなるので、バイアス回路２０−２が発生するバイアス電圧が大きくなる。これにより、多結晶Ｓｉ負荷抵抗７０を駆動する演算増幅器３０−２の定電流用ｎＭＯＳ１４５，１４７に流れる電流が増え、演算増幅器３０−２の駆動能力が大きくなるので、演算増幅器３０−２の出力波形が歪むことはない。また、演算増幅器（駆動手段）３０−２においても、演算増幅器３０−１と同様に、出力段の定電流用ｎＭＯＳ１４７に流す電流値を多結晶Ｓｉ負荷抵抗７０に流す必要のある電流値よりも僅かに大きな電流値とすれば良く、演算増幅器３０−２で消費する電流を大幅に小さくすることができる。
【００３５】
また、外付け基準抵抗８０および外付け負荷抵抗８１の抵抗値は、上述したように、高精度で温度変動も小さい。バイアス回路２０−３は外付け基準抵抗８０を用いており、演算増幅器３０−３は外付け負荷抵抗８１を駆動するので、半導体集積回路上の抵抗素子の温度変動、製造ばらつきに関係なく、バイアス回路２０−３は安定したバイアス電圧を発生する。バイアス電圧および外付け負荷抵抗８１の抵抗値が安定しているため、演算増幅器３０−３の出力波形が歪むことはない。また、演算増幅器（駆動手段）３０−３においても、演算増幅器３０−１および３０−２と同様に、出力段の定電流用ｎＭＯＳ１４７に流す電流値を外付け負荷抵抗８１に流す必要のある電流値よりも僅かに大きな電流値とすれば良く、演算増幅器３０−３で消費する電流を大幅に小さくすることができる。
【００３６】
このように実施の形態１によれば、拡散負荷抵抗６０を駆動する演算増幅器３０−１、多結晶Ｓｉ負荷抵抗７０を駆動する演算増幅器３０−２、外付け負荷抵抗８１を駆動する演算増幅器３０−３に対し、それぞれ拡散基準抵抗を有するバイアス回路２０−１、多結晶Ｓｉ基準抵抗を有するバイアス回路２０−２、外付け基準抵抗を用いるバイアス回路２０−３を設け、拡散基準抵抗を有するバイアス回路２０−１が生成したバイアス電圧を演算増幅器３０−１に供給し、この演算増幅器３０−１により拡散負荷抵抗６０を駆動し、また多結晶Ｓｉ基準抵抗を有するバイアス回路２０−２が生成したバイアス電圧を演算増幅器３０−２に供給し、この演算増幅器３０−２により多結晶Ｓｉ負荷抵抗７０を駆動し、また外付け基準抵抗を用いるバイアス回路２０−３が生成したバイアス電圧を演算増幅器３０−３に供給し、この演算増幅器３０−３により外付け負荷抵抗８１を駆動するようにしたので、温度変動や製造ばらつきに関わらず、いずれの演算増幅器の出力波形も歪むことがない安定した半導体集積回路を実現できる。
【００３７】
すなわち、演算増幅器（駆動手段）により駆動される負荷抵抗の構成素材と、この演算増幅器にバイアス電圧を供給するバイアス回路の基準抵抗の構成素材とを同一とし、また外付け負荷抵抗を駆動する演算増幅器に供給するバイアス電圧を外付け基準抵抗を用いたバイアス回路により生成することにより、温度変動または製造ばらつきにより演算増幅器の負荷抵抗の抵抗値が下がった場合は、バイアス回路の基準抵抗の抵抗値も下がり、演算増幅器の負荷駆動能力も増えるので、演算増幅器の出力波形が歪む心配がない安定した半導体集積回路が実現できる。
【００３８】
また、従来の半導体集積回路のように、演算増幅器の出力段の定電流用トランジスタに流す電流値を、負荷抵抗に流す必要のある電流値よりも大幅に大きな電流値とする必要がなく、負荷抵抗に流す必要のある電流値よりも僅かに大きな電流値とすれば良いので、半導体集積回路で消費する電流を大幅に小さくすることができる。
【００３９】
半導体集積回路上に形成する抵抗として、一般に拡散抵抗はシート抵抗が高いため、同一面積に高い抵抗値の抵抗を実現できるが、僅かながら高調波歪みが発生するという特性がある。また、多結晶Ｓｉ抵抗は高調波歪みをほとんど発生させないという特性がある。実施の形態１は、このような異なる構成素材の抵抗の特性を利用し、同一の半導体集積回路上に拡散抵抗と多結晶Ｓｉ抵抗とを混在させ、演算増幅器の負荷抵抗として、拡散抵抗と多結晶Ｓｉ抵抗とを使い分ける場合等に有効な発明であり、第１の構成素材の負荷抵抗を駆動する演算演算増幅器に対し、第１の構成素材の基準抵抗を有する第１のバイアス回路を設け、第２の構成素材の負荷抵抗を駆動する演算演算増幅器に対し、第２の構成素材の基準抵抗を有する第２のバイアス回路を設けたことを特徴とするものである。さらに、第１の実施形態は、外付け負荷抵抗を駆動する演算増幅器に対し、外付け基準抵抗を用いた第３のバイアス回路を設けたことを特徴とするものである。
【００４０】
なお、上記実施の形態１の半導体集積回路１は、第１の構成素材からなる負荷抵抗およびこれを駆動する演算増幅器を複数個含む第１のアナログ回路ブロックと、第２の構成素材からなる負荷抵抗およびこれを駆動する演算増幅器を複数個含む第２のアナログ回路ブロックとを混在させたものであっても良く、この場合には、第１のアナログ回路ブロックに対し、上記第１のバイアス回路を設け、第２のアナログ回路ブロックに対し、上記第２のバイアス回路を設ければ良い。
【００４１】
また、上記実施の形態１の半導体集積回路１は、上記の第１および第２のアナログ回路ブロックと、外付け負荷抵抗を接続するための負荷接続端子およびこの外付け負荷抵抗を駆動する演算増幅器を複数個含む第３のアナログ回路ブロックとを混在させたものであっても良い。この場合には第３のアナログ回路ブロックに対し、上記第３のバイアス回路を設ければ良い。あるいは、上記第１のアナログ回路ブロックと上記第３のアナログ回路ブロックとを同一半導体集積回路上に混在させたものであっても良い。この場合には、上記第１および第３のバイアス回路を設ければ良い。
【００４２】
また、上記実施の形態１では、半導体集積回路上に形成される第１、第２の負荷素子が拡散抵抗、多結晶Ｓｉ抵抗であり、外付け負荷素子が外付け負荷抵抗である場合について説明したが、第１、第２の負荷素子のいずれかは容量であっても良く、また外付け負荷素子も容量であっても良い。容量は高精度で温度変動が小さいので、負荷素子（外付け負荷素子）が容量の場合には、その演算増幅器のバイアス回路として、外付け基準抵抗を用いるバイアス回路２０−３を用いれば良い。また、多結晶Ｓｉ抵抗の製造ばらつきを許容すれば、多結晶Ｓｉ基準抵抗を有するバイアス回路２０−２を用いても良い。また、多結晶Ｓｉ抵抗の製造ばらつきを許容すれば、多結晶Ｓｉ基準抵抗を有するバイアス回路２０−２と、外付け基準抵抗を用いるバイアス回路２０−３のどちらか一方を削除し、他方のバイアス回路が生成したバイアス電圧を、多結晶Ｓｉ負荷抵抗７０を駆動する演算増幅器３０−２と、外付け負荷抵抗８１を駆動する演算増幅器３０−３に供給するようにしても良い。
【００４３】
すなわち、上記実施の形態１の半導体集積回路１は、半導体集積回路上に温度特性等の電気的特性の異なる２種類以上の負荷素子が混在したものであるか、あるいは半導体集積回路上に形成された負荷素子と、温度特性等の電気的特性がこの負荷素子とは異なる外付け負荷素子を接続するための負荷接続端子とが混在したものであっても良い。この場合には、電気的特性の異なる負荷素子あるいは外付け負荷素子ごとにバイアス回路を設け、それぞれのバイアス回路の基準抵抗として、対応する負荷素子と電気的特性が類似する抵抗を用いれば良い。
【００４４】
さらに、上記第１ないし第３のアナログ回路ブロックが混在する半導体集積回路において、第２のアナログ回路ブロックに含まれる第２の負荷素子と、第３のアナログ回路ブロックに接続される外付け負荷素子の電気的特性が類似する場合には、第２のアナログ回路ブロックおよび第３のアナログ回路ブロックに対し、上記第２の負荷素子および上記外付け負荷素子と電気的特性が類似した基準抵抗（外付け基準抵抗）を用いたバイアス回路を１個設ければ良い。
【００４５】
実施の形態２
図５は本発明の実施の形態２の半導体集積回路１６０を示す回路図である。図５の半導体集積回路１６０は、基準電圧作成回路１０と、制御回路１６１と、バイアス回路２１０と、第１のアナログ回路ブロック１９０と、第２のアナログ回路ブロック２００と、外部接続端子１６２，１６３と、接地電源ＧＮＤに接続する電源接続端子１６４と、正電源ＶＤＤに接続する電源接続端子１６５とを有する。第１のアナログ回路ブロック１９０および第２のアナログ回路ブロック２００は、それぞれパワーダウン制御の観点でまとめた機能ブロックである。なお、図５において、図１と同じものには同じ符号を付してある。
【００４６】
図５において、制御回路１６１は、半導体集積回路１６０の外部接続端子１６２に接続された第１入力端子と、半導体集積回路１６０の外部接続端子１６３に接続された第２入力端子と、ノードＮ１０に接続された第１出力端子と、ノードＮ１３に接続された第２出力端子とを有し、第１および第２の入力端子に外部から入力される外部制御信号に従って、第１のアナログ回路ブロック１９０を動作させるかパワーダウンさせるかを示す第１の制御信号を第１出力端子に出力し、また第２のアナログ回路ブロック２００を動作させるかパワーダウンさせるかを示す第２の制御信号を第２出力端子に出力する。
【００４７】
バイアス回路２１０は、分圧回路１００と、差動増幅器１１０と、ソース接地増幅回路１２０と、第１の電流／電圧変換回路１７０と、第２の電流／電圧変換回路１８０とで構成される。すなわち、バイアス回路２１０は、図２のバイアス回路２０−ｉにおいて、電流／電圧変換回路１３０ではなく電流／電圧変換回路１７０，１８０を設けたものである。なお、バイアス回路２１０は基準抵抗１２２を内蔵しているが、図１のバイアス回路２０−３のように外付け基準抵抗を用いるものであっても良い。従って図５においても、基準電圧作成回路１０からの基準電圧は、差動増幅器１１０の反転入力端子（ｎＭＯＳ１１１のゲート電極）に入力される。
【００４８】
第１の電流／電圧変換回路１７０は、ｐＭＯＳ１７１，１７３と、ｎＭＯＳ１７２，１７４，１７５と、インバータ１７６から構成されている。ｐＭＯＳ１７３のゲート電極は、制御回路１６１の第１出力端子に接続するノードＮ１０に接続され、ドレイン電極はノードＮ９に接続され、またソース電極は正電源ＶＤＤに接続されている。ｎＭＯＳ１７４のゲート電極はノードＮ１０に接続され、ドレイン電極はノードＮ９に接続され、またソース電極はノードＮ６（ソース接地増幅回路１２０のｐＭＯＳ１２１のゲート電極等が接続されているノード）に接続されている。ｐＭＯＳ１７１のゲート電極はノードＮ９に接続され、ソース電極は正電源ＶＤＤに接続され、またドレイン電極はノードＮ１２に接続されている。ｐＭＯＳ１７１のコンダクタンスは、ソース接地増幅回路１２０のｐＭＯＳ１２１と同じであるものとする。
【００４９】
また、インバータ１７６の入力端子はノードＮ１０に接続され、出力端子はノードＮ１１に接続されている。ｎＭＯＳ１７５のゲート電極はノードＮ１１に接続され、ソース電極は接地電源ＧＮＤに接続され、またドレイン電極はノードＮ１２に接続されている。ｎＭＯＳ１７２のゲート電極およびドレイン電極はノードＮ１２に接続され、ソース電極は接地電源ＧＮＤに接続されている。第１の電流／電圧変換回路１７０の入力端子はノードＮ６であり、制御入力端子はノードＮ１０であり、出力端子はノードＮ１２である。この第１の電流／電圧変換回路１７０は、制御回路から制御入力端子に入力される第１の制御信号に従って、第１のアナログ回路ブロック１９０を動作させるか、あるいはパワーダウンさせる。
【００５０】
第２の電流／電圧変換回路１８０は、ｐＭＯＳ１８１，１８３と、ｎＭＯＳ１８２，１８４，１８５と、インバータ１８６から構成されている。この第２の電流／電圧変換回路１８０は、第１の電流／電圧変換回路１７０と同じ構成であり、ｐＭＯＳ１８１，１８３はそれぞれ第１の電流／電圧変換回路１７０のｐＭＯＳ１７１，１７３に対応し、ｎＭＯＳ１８２，１８４，１８５はそれぞれ第１の電流／電圧変換回路１７０のｎＭＯＳ１７２，１７４，１７５に対応し、インバータ１８６は第１の電流／電圧変換回路１７０のインバータ１７６に対応する。ｐＭＯＳ１８１のコンダクタンスは、ソース接地増幅回路１２０のｐＭＯＳ１２１と同じであるものとする。また第２の電流／電圧変換回路１８０のノードＮ１３，１４は、それぞれ第１の電流／電圧変換回路１７０のＮ１０，１２に対応する。第２の電流／電圧変換回路１８０の入力端子はノードＮ６であり、制御入力端子は制御回路１６１の第２出力端子に接続するノードＮ１３であり、出力端子はノードＮ１４である。この第２の電流／電圧変換回路１８０は、制御回路１６１から制御入力端子に入力される第２の制御信号に従って、第２のアナログ回路ブロック２００を動作させるか、あるいはパワーダウンさせる。
【００５１】
このようにバイアス回路２１０は、入力された基準電圧から単一の基準電流を生成し、この基準電流から複数のバイアス電圧を発生することを特徴とするものである。すなわち、バイアス回路２１０は、差動増幅器１１０および１個の基準抵抗１２２を含むソース接地増幅回路１２０からなる１個の基準電流生成手段と、複数個の電流／電圧変換回路から構成され、半導体集積回路上に形成された１個の基準抵抗から複数のバイアス電圧を発生するものである。
【００５２】
第１のアナログ回路ブロック１９０は、演算増幅器３０−１１，３０−１２等を有し、また第２のアナログ回路ブロック２００は、演算増幅器３０−１３，３−１４等を有する。演算増幅器３０−ｊ（ｊは１１〜１４の任意の整数）の内部構成は、図４に示す実施の形態１の演算増幅器と同じである。第１のアナログ回路ブロック１９０の演算増幅器３０−１１および３０−１２のバイアス入力端子（図４のバイアス入力端子１５３）は、第１の電流／電圧変換回路１７０の出力端子であるノードＮ１２に接続され、また第２のアナログ回路ブロック２００の演算増幅器３０−１３および３０−１４のバイアス入力端子は、第２の電流／電圧変換回路１８０の出力端子であるノードＮ１４に接続されている。第１のアナログ回路ブロック１９０は、第１の電流／電圧変換回路により、ノードＮ１２にノードＮ６の電位に従うバイアス電圧が出力されているとき正常動作し、またノードＮ１２がＧＮＤ電位となっているときパワーダウンする。同様に、第２のアナログ回路ブロック２００は、第２の電流／電圧変換回路により、ノードＮ１４にノードＮ６の電位に従うバイアス電圧が出力されているとき正常動作し、またノードＮ１４がＧＮＤ電位となっているときパワーダウンする。
【００５３】
なお、アナログ回路ブロック１９０，２００は、演算増幅器を有する回路に限定されるものではなく、バイアス電圧を入力とする定電流用トランジスタ等の電流源を有するものであれば良い。例えば、アナログ回路ブロック１９０，２００は、定電流用トランジスタを有するコンパレータやＰＬＬ回路であっても良い。
【００５４】
次に、図５の半導体集積回路１６０の動作を説明する。基準電圧作成回路１０は基準電圧をバイアス回路２１０の差動増幅器１１０の反転入力端子（ｎＭＯＳ１１１のゲート電極）に供給する。バイアス回路２１０では、差動増幅器１１０とソース接地増幅器１２０の働きにより、ノードＮ７の電圧は基準電圧に等しくなる。
【００５５】
制御回路１６１は、例えば論理ゲートおよびバッファ等により構成され、外部接続端子１６２および１６３を介して入力される２つの外部制御信号に従って、第１の制御信号の電位レベルおよび第２の制御信号の電位レベルをそれぞれハイレベル（ＶＤＤ電位）あるいはローレベル（ＧＮＤ電位）に設定し、第１の制御信号をノードＮ１０に出力し、また第２の制御信号をノードＮ１３に出力する。ここでは、制御回路１６１の第１の制御信号がハイレベルである場合には、第１のアナログ回路ブロック１９０を動作させることを意味し、第１の制御信号がローレベルである場合には、第１のアナログ回路ブロック１９０をパワーダウンさせることを意味する。同様に、制御回路１６１の第２の制御信号がハイレベルである場合には、第２のアナログ回路ブロック２００を動作させることを意味し、第２の制御信号がローレベルである場合は第２のアナログ回路ブロック２００をパワーダウンさせることを意味する。すなわち、制御回路１６１が第１の制御信号をハイレベルに設定することにより、第１の電流／電圧変換回路１７０が第１のアナログ回路ブロック１９０を動作させ、制御回路１６１が第１の制御信号をローレベルに設定することにより、第１の電流／電圧変換回路１７０が第１のアナログ回路ブロック１９０をパワーダウンさせる。同様に、制御回路１６１が第２の制御信号をハイレベルに設定することにより、第２の電流／電圧変換回路１８０が第２のアナログ回路ブロック２００を動作させ、制御回路１６１が第２の制御信号をローレベルに設定することにより、第２の電流／電圧変換回路１８０が第２のアナログ回路ブロック２００をパワーダウンさせる。
【００５６】
第１の制御信号がハイレベルである場合、第１の電流／電圧変換回路１７０において、ノードＮ１０はハイレベルになるので、ｐＭＯＳ１７３はＯＦＦし、ｎＭＯＳ１７４はＯＮする。ｐＭＯＳ１７３がＯＦＦ、ｎＭＯＳ１７４がＯＮなので、ｐＭＯＳ１７１のゲート電極には、ノードＮ６の電圧が印加され、ｐＭＯＳ１７１は飽和領域で動作する。また、インバータ１７６により第１の制御信号が反転され、ノードＮ１１はローレベルとなるので、ｎＭＯＳ１７５はＯＦＦする。従って、第１の制御信号がハイレベルである場合、第１の電流／電圧変換回路１７０は、図２の電流／電圧変換回路１３０と同じ構成となり（ｐＭＯＳ１７１が図２のｐＭＯＳ１３１に対応し、ｎＭＯＳ１７２が図２のｎＭＯＳ１３２に対応する）、ｐＭＯＳ１７１およびｎＭＯＳ１７２には、ソース接地増幅器１２０が生成する基準電流と同じ電流値の電流が流れ、この電流とｎＭＯＳ１７２のインピーダンスにより決まるバイアス電圧がノードＮ１２に生成される。このバイアス電圧は第１のアナログ回路ブロック１９０の演算増幅器３０−１１および３０−１２の定電流源ｎＭＯＳ１４５および１４７（図４に示す）のゲート電極に供給され、第１のアナログ回路ブロック１９０は正常動作する。
【００５７】
同様に、第２の制御信号がハイレベルである場合、第２の電流／電圧変換回路１８０において、ｐＭＯＳ１８３はＯＦＦし、ｎＭＯＳ１８４はＯＮするので、ｐＭＯＳ１８１のゲート電極には、ノードＮ６の電圧が印加され、ｐＭＯＳ１８１は飽和領域で動作する。また、インバータ１８６によりｎＭＯＳ１８５はＯＦＦする。従って第２の制御信号がハイレベルである場合、第２の電流／電圧変換回路１８０は、図２の電流／電圧変換回路１３０と同じ構成となり、ｐＭＯＳ１８１およびｎＭＯＳ１８２には、ソース接地増幅器１２０が生成する基準電流と同じ電流値の電流が流れ、この電流とｎＭＯＳ１８２のインピーダンスにより決まるバイアス電圧がノードＮ１４に生成される。このバイアス電圧は第２のアナログ回路ブロック２００の演算増幅器３０−１３および３０−１４のバイアス入力端子に供給され、第２のアナログ回路ブロック２００は正常動作する。
【００５８】
次に第１の制御信号がローレベルである場合、第１の電流／電圧変換回路１７０において、ノードＮ１０はローレベルとなるので、ｐＭＯＳ１７３はＯＮし、ｎＭＯＳ１７４はＯＦＦする。これにより、ｐＭＯＳ１７１のゲート電極は、ハイレベル（ＶＤＤ電位）となり、ｐＭＯＳ１７１はＯＦＦする。また、インバータ１７６によりノードＮ１１はハイレベルとなるので、ｎＭＯＳ１７５はＯＮする。従って、第１の制御信号がローレベルである場合、ノードＮ１２はローレベル（ＧＮＤ電位）となる。ノードＮ１２がＧＮＤ電位となるので、第１のアナログ回路ブロック１９０の演算増幅器３０−１１および３０−１２の定電流源ｎＭＯＳ１４５および１４７（図４参照）のゲート電極はＧＮＤ電位となり、定電流用ｎＭＯＳ１４５および１４７はＯＦＦする。この定電流用ｎＭＯＳ１４５および１４７のＯＦＦにより、演算増幅器３０−１１および３０−１２において消費電流が流れなくなり、第１のアナログ回路ブロック１９０はパワーダウン状態となる。
【００５９】
同様に、第２の制御信号がローレベルである場合、第２の電流／電圧変換回路１８０において、ｐＭＯＳ１８３はＯＮし、ｎＭＯＳ１８４はＯＦＦするので、ｐＭＯＳ１８１のゲート電極は、ハイレベル（ＶＤＤ電位）となり、ｐＭＯＳ１８１はＯＦＦする。また、インバータ１８６によりｎＭＯＳ１８５はＯＮする。従って、第２の制御信号がローレベルである場合、ノードＮ１４はローレベル（ＧＮＤ電位）となり、第２のアナログ回路ブロック１９０の演算増幅器３０−１３および３０−１４の定電流源ｎＭＯＳ１４５および１４７（図４参照）はＯＦＦするので、演算増幅器３０−１３および３０−１４において消費電流が流れなくなり、第２のアナログ回路ブロック２００はパワーダウン状態となる。
【００６０】
なお、第１のアナログ回路ブロック１９０内または第２のアナログ回路ブロック２００内に、演算増幅器を構成していない、バイアス電圧を入力とする定電流用トランジスタ等の定電流源がある場合も、このバイアス電圧をローレベルとすることにより、この定電流源に電流が流れなくなり、アナログ回路ブロック内全体をパワーダウン状態にすることができる。
【００６１】
このように実施の形態２によれば、パワーダウン制御の観点でまとめた複数のアナログ回路ブロックを有する半導体集積回路１６０上に、１個の基準抵抗１２２を含む１個の基準電流生成手段と、それぞれのアナログ回路ブロックに対応する複数の電流／電圧変換回路とを有し、基準電圧とそれぞれのアナログ回路ブロックに対応する複数の制御信号が入力されるバイアス回路を設け、上記の基準電流生成手段により基準電圧から単一の基準電流を生成し、それぞれの電流／電圧変換回路により、上記単一の基準電流から個別のバイアス電圧を生成し、対応する制御信号に基づいて対応するアナログ回路ブロックにバイアス電圧を出力するかあるいはその出力を停止するようにしたので、従来アナログ回路ブロックの個数分形成していた基準抵抗の個数を減らすことができる。半導体集積回路上の抵抗は広いパターン面積を必要とするので、基準抵抗の個数を減らすことにより、半導体集積回路上に占めるバイアス回路の占有面積を小さくすることができ、従ってチップサイズが小さい半導体集積回路を実現することができ、このチップサイズの縮小により半導体集積回路の低コスト化を図ることが可能となる。
【００６２】
また、分圧回路１００、差動増幅器１１０、ソース接地増幅回路１２０の個数も従来よりも減るので、これらの回路の消費電流を従来よりも減らすことができ、従って半導体集積回路の消費電流を小さくすることができる。
【００６３】
なお、図５において、第１のアナログ回路ブロック１９０および第２のアナログ回路ブロック２００をともにパワーダウンさせたときに、分圧回路１００、差動増幅器１１０、およびソース接地増幅回路１２０をパワーダウンさせる回路は設けられていないが、この回路は容易に追加可能である。
【００６４】
また、制御回路１６１は必ずしも必要ではなく、第１の電流／電圧変換回路１７０、第２の電流／電圧変換回路１８０に、外部から第１、第２の制御信号を供給する構成としても良い。
【００６５】
また、パワーダウン制御が不要であり、半導体集積回路上に、例えばそれぞれ異なる値のバイアス電圧が必要な複数のアナログ回路ブロックが混在する場合には、バイアス回路２１０に、電流／電圧変換回路１７０、電流／電圧変換回路１８０ではなく、図２に示す電流／電圧変換回路１３０をアナログ回路ブロックの個数分設ければ良い。これにより、従来のように、それぞれのアナログ回路ブロックに対しバイアス回路を設ける場合に比べて、半導体集積回路のチップサイズを小さくすることができ、低コスト化を図ることができるとともに、消費電流を小さくすることができる。
【００６６】
なお、上記実施の形態１および２においては、主にＭＯＳトランジスタで構成した半導体集積回路について説明しているが、半導体集積回路を構成するトランジスタはＭＯＳに限定されるものではない。
【００６７】
以下に本発明の特徴を要約して記載する。
【００６８】
（１）  半導体集積回路上に形成された負荷素子、または／および外付け負荷素子を接続するための負荷接続端子と、
バイアス電圧に応じた駆動電流により前記負荷素子または前記外付け負荷素子を個別に駆動する複数の駆動手段と、
入力された基準電圧と半導体集積回路上に形成された基準抵抗に基づいて前記バイアス電圧を発生するバイアス回路、または／および入力された基準電圧と外付け基準抵抗に基づいて前記バイアス電圧を発生するバイアス回路とを備え、
前記バイアス回路の基準抵抗または／および外付け基準抵抗は、対応する負荷素子または／および外付け負荷素子に電気的特性が類似する基準抵抗、あるいは対応する負荷素子または／および外付け負荷素子に電気的特性が類似する外付け基準抵抗である
ことを特徴とする半導体集積回路。
【００６９】
（２）  前記駆動手段が、定電流用トランジスタを含む演算増幅器であり、前記バイアス電圧が、前記定電流用トランジスタの制御電極に入力されることを特徴とする上記（１）記載の半導体集積回路。
【００７０】
（３）  第１の負荷素子と、
第２の負荷素子と、
第１のバイアス電圧に応じた駆動電流により前記第１の負荷素子を駆動する第１の駆動手段と、
第２のバイアス電圧に応じた駆動電流により前記第２の負荷素子を駆動する第２の駆動手段と、
第１の構成素材からなる第１の基準抵抗を含み、入力された基準電圧と前記第１の基準抵抗に基づいて前記第１のバイアス電圧を発生する第１のバイアス回路と、
第２の構成素材からなる第２の基準抵抗を含み、入力された基準電圧と前記第２の基準抵抗に基づいて前記第２のバイアス電圧を発生する第２のバイアス回路と
を有することを特徴とする半導体集積回路。
【００７１】
（４）  前記第１の負荷素子が、前記第１の構成素材からなる負荷抵抗であり、前記第２の負荷素子が、容量または前記第２の構成素材からなる負荷抵抗であることを特徴とする上記（３）記載の半導体集積回路。
（５）  前記第１の構成素材が、拡散抵抗層であり、前記第２の構成素材が、多結晶シリコン抵抗層であることを特徴とする上記（４）記載の半導体集積回路。
（６）  さらに、前記第１の負荷素子および前記第１の駆動手段を複数個含む第１のアナログ回路ブロックと、前記第２の負荷素子および前記第２の駆動手段を複数個含む第２のアナログ回路ブロックとを有することを特徴とする上記（４）記載の半導体集積回路。
（７）  前記第１のバイアス回路が、前記第１の基準抵抗を負荷として含み、出力する電圧に応じた基準電流を前記第１の基準抵抗に流す第１の増幅回路と、入力された基準電圧と前記第１の増幅回路の前記出力電圧のレベルが同一になるように、前記第１の増幅回路の入力となる電圧を発生する第１の差動増幅器と、前記基準電流を電圧に変換することにより、前記第１のバイアス電圧を生成する第１の電流／電圧変換回路とを有し、前記第２のバイアス回路が、前記第２の基準抵抗を負荷として含み、出力する電圧に応じた基準電流を前記第２の基準抵抗に流す第２の増幅回路と、入力された基準電圧と前記第２の増幅回路の前記出力電圧のレベルが同一になるように、前記第２の増幅回路の入力となる電圧を発生する第２の差動増幅器と、前記基準電流を電圧に変換することにより、前記第２のバイアス電圧を生成する第２の電流／電圧変換回路とを有することを特徴とする上記（３）記載の半導体集積回路。
（８）  さらに、外付け負荷素子を接続するための負荷接続端子と、第２のバイアス電圧に応じた駆動電流により前記外付け負荷素子を駆動する第３の駆動手段とを有することを特徴とする上記（３）記載の半導体集積回路。
（９）  さらに、外付け負荷素子を接続するための負荷接続端子と、第３のバイアス電圧に応じた駆動電流により前記外付け負荷素子を駆動する第３の駆動手段と、外付け基準抵抗を接続するための基準抵抗接続端子と、入力された基準電圧と前記外付け基準抵抗に基づいて前記第３のバイアス電圧を発生する第３のバイアス回路とを有することを特徴とする上記（３）記載の半導体集積回路。
（１０）  前記第３のバイアス回路が、出力する電圧に応じた基準電流を前記外付け基準抵抗に流す増幅回路と、入力された基準電圧と前記増幅回路の前記出力電圧のレベルが同一になるように、前記増幅回路の入力となる電圧を発生する差動増幅器と、前記基準電流を電圧に変換することにより、前記第３のバイアス電圧を生成する電流／電圧変換回路とを有することを特徴とする上記（９）記載の半導体集積回路。
【００７２】
（１１）  負荷素子と、第１のバイアス電圧に応じた駆動電流により負荷素子を駆動する第１の駆動手段と、外付け負荷素子を接続するための負荷接続端子と、第２のバイアス電圧に応じた駆動電流により前記外付け負荷素子を駆動する第２の駆動手段と、基準抵抗を含み、入力された基準電圧と前記基準抵抗に基づいて前記第１のバイアス電圧を発生する第１のバイアス回路と、外付け基準抵抗を接続するための基準抵抗接続端子と、入力された基準電圧と前記外付け基準抵抗に基づいて前記第２のバイアス電圧を発生する第２のバイアス回路とを有することを特徴とする半導体集積回路。
【００７３】
（１２）  前記負荷素子および前記基準抵抗が、拡散抵抗であることを特徴とする上記（１１）記載の半導体集積回路。
（１３）  さらに、前記負荷素子および前記第１の駆動手段を複数個含む第１のアナログ回路ブロックと、前記負荷接続端子および前記第２の駆動手段を複数個含む第２のアナログ回路ブロックとを有することを特徴とする上記（１１）記載の半導体集積回路。
（１４）  前記第１のバイアス回路が、前記基準抵抗を負荷として含み、出力する電圧に応じた基準電流を前記基準抵抗に流す第１の増幅回路と、入力された基準電圧と前記第１の増幅回路の前記出力電圧のレベルが同一になるように、前記第１の増幅回路の入力となる電圧を発生する第１の差動増幅器と、前記基準電流を電圧に変換することにより、前記第１のバイアス電圧を生成する第１の電流／電圧変換回路とを有し、前記第２のバイアス回路が、出力する電圧に応じた基準電流を前記外付け基準抵抗に流す第２の増幅回路と、入力された基準電圧と前記第２の増幅回路の前記出力電圧のレベルが同一になるように、前記第２の増幅回路の入力となる電圧を発生する第２の差動増幅器と、前記基準電流を電圧に変換することにより、前記第２のバイアス電圧を生成する第２の電流／電圧変換回路とを有することを特徴とする上記（１１）記載の半導体集積回路。
（１５）  さらに、第２の負荷素子と、前記第２のバイアス電圧に応じた駆動電流により前記第２の負荷素子を駆動する第３の駆動手段とを有することを特徴とする上記（１１）記載の半導体集積回路。
（１６）  前記第２の負荷素子が、容量または多結晶シリコン抵抗であることを特徴とする上記（１５）記載の半導体集積回路。
（１７）  さらに、前記第２の負荷素子および前記第３の駆動手段を複数個含むアナログ回路ブロックを有することを特徴とする上記（１５）記載の半導体集積回路。
【００７４】
（１８）  第１のバイアス電圧によって電流値が決定される第１の定電流源と、第２のバイアス電圧によって電流値が決定される第２の定電流源と、入力された基準電圧から単一の基準電流を生成し、この基準電流に基づいて前記第１および第２のバイアス電圧を発生するバイアス回路とを有することを特徴とする半導体集積回路。
（１９）  前記第１、第２の定電流源が、制御電極に前記第１、第２のバイアス電圧が印加される定電流用トランジスタであることを特徴とする上記（１８）記載の半導体集積回路。
（２０）  前記バイアス回路が、前記基準電流を流す基準抵抗を含み、前記基準電流を生成する基準電流生成手段と、前記基準電流を電圧に変換することにより、前記第１のバイアス電圧を生成する第１の電流／電圧変換回路と、前記基準電流を電圧に変換することにより、前記第２のバイアス電圧を生成する第２の電流／電圧変換回路とを有することを特徴とする上記（１８）記載の半導体集積回路。
（２１）  前記基準電流生成手段が、前記基準抵抗を負荷として含み、出力する電圧に応じた基準電流を基準抵抗に流す増幅回路と、入力された基準電圧と前記増幅回路の出力電圧のレベルが同一になるように、前記増幅回路の入力となる電圧を発生する差動増幅器とを有することを特徴とする上記（２０）記載の半導体集積回路。
（２２）  前記第１の電流／電圧変換回路は、第１の制御信号が第１レベルのとき、前記第１のバイアス電圧を生成し、前記第２の電流／電圧変換回路は、第２の制御信号が第１レベルのとき、前記第２のバイアス電圧を生成することを特徴とする上記（２１）記載の半導体集積回路。
（２３）  前記増幅回路は、制御電極が前記差動増幅器の出力に接続され、第１電極が第１の電源に接続され、第２電極が前記基準抵抗を介して第２の電源に接続された第１のトランジスタを有し、前記第１または第２の電流／電圧変換回路は、制御電極に前記制御信号が入力され、第１電極が前記第１の電源に接続された第２のトランジスタと、制御電極に前記制御信号が入力され、第１電極が前記第１のトランジスタの第２電極に接続され、第２電極が前記第２のトランジスタの第２電極に接続された第３のトランジスタと、制御電極が前記第２のトランジスタの第２電極に接続され、第１電極が前記第１の電源に接続され、第２電極が前記バイアス電圧の出力端子となる第４のトランジスタと、制御電極に前記制御信号の反転信号が入力され、第１電極が前記第２の電源に接続され、第２電極が前記バイアス電圧出力端子に接続された第５のトランジスタと、第１電極が前記第２の電源に接続され、制御電極および第２電極が前記バイアス電圧出力端子に接続された第６のトランジスタとを有することを特徴とする上記（２２）記載の半導体集積回路。
（２４）  さらに、前記第１の定電流源を１個または複数個含む第１のアナログ回路ブロックと、前記第２の定電流源を１個または複数個含む第２のアナログ回路ブロックとを有し、前記第１の電流／電圧変換回路は、前記第１の制御信号が第１のレベルのとき、前記第１の定電流源に前記第１のバイアス電圧を供給することにより前記第１のアナログ回路ブロックを動作状態とし、前記第１の制御信号が第２のレベルのとき、前記第１のバイアス電圧の供給を停止することにより、前記第１のアナログ回路ブロックをパワーダウン状態にするものであり、前記第２の電流／電圧変換回路は、前記第２の制御信号が第１のレベルのとき、前記第２の定電流源に前記第２のバイアス電圧を供給することにより前記第２のアナログ回路ブロックを動作状態とし、前記第２の制御信号が第２のレベルのとき、前記第２のバイアス電圧の供給を停止することにより、前記第２のアナログ回路ブロックをパワーダウン状態にするものであることを特徴とする上記（２２）記載の半導体集積回路。
（２５）  前記第１のアナログ回路ブロックは、前記第１の定電流源を用いて構成された、消費電流値が前記第１のバイアス電圧によって決定される演算増幅器を含み、前記第２のアナログ回路ブロックは、前記第２の定電流源を用いて構成された、消費電流値が前記第２のバイアス電圧によって決定される演算増幅器を含むことを特徴とする上記（２４）記載の半導体集積回路。
【図面の簡単な説明】
【００７５】
【図１】本発明の実施の形態１の半導体集積回路を示す回路ブロック図である。
【図２】本発明の実施の形態１の半導体集積回路におけるバイアス回路の構成を示す回路図である。
【図３】本発明の半導体集積回路に用いられる基準電圧作成回路の構成を示す回路図である。
【図４】本発明の半導体集積回路に用いられる演算増幅器の構成を示す回路図である。
【図５】本発明の実施の形態２の半導体集積回路を示す回路図である。
【符号の説明】
【００７６】
１，１６０  半導体集積回路、  １０  基準電圧作成回路、  ２０，２１０  バイアス回路、  ３０  演算増幅器、  ６０  拡散負荷抵抗、  ７０  多結晶Ｓｉ負荷抵抗、  ８０  外付け基準抵抗、  ８１  外付け負荷抵抗、  ９０  基準抵抗接続端子、  ９１  負荷接続端子、  １１０  差動増幅器、  １２０  ソース接地増幅回路、  １３０，１７０，１８０  電流／電圧変換回路、  １４５，１４７  定電流用ｎＭＯＳ、  １６１  制御回路、  １２１，１７１，１７３，１８１，１８３  ｐＭＯＳ、  １７２，１７４，１７５，１８２，１８４，１８５  ｎＭＯＳ、  １９０，２００  アナログ回路ブロック。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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