(57)【要約】【課題】ＭＯＳＦＥＴのチャネル抵抗を低減し、これにより素子のオン抵抗を低減することができる半導体装置を提供する。【解決手段】この半導体装置は、第１導電型のドレイン層１１と、ドレイン１１層上に形成されるエピタキシャル層１２と、その表面に形成された第２導電型のベース層１３とを備えている。このベース層１３を挟むように、ゲート絶縁膜１４を介して複数のゲート電極１５が形成されている。この複数のゲート電極１５に挟まれたベース層１３の幅ｘが０．３μｍ以下に設定されている。【選択図】図２
2008066708.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型のドレイン層と、
前記ドレイン層上に形成される第１導電型のドリフト層と、
前記ドレイン層に電気的に接続されたドレイン電極と、
前記ドリフト層の表面に形成された第２導電型の半導体ベース層と、
前記半導体ベース層に形成された第１導電型のソース領域と、
前記ソース領域及び前記半導体ベース層に電気的に接続されたソース電極と、
前記半導体ベース層を挟むようにゲート絶縁膜を介して形成された複数のゲート電極と
を備え、
前記複数のゲート電極に挟まれた前記半導体ベース層の幅が０．３μｍ以下とされたことを特徴とする半導体装置。
【請求項２】
前記ゲート電極は、第２導電型のポリシリコンを材料として形成されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体ベース層と前記ゲート絶縁膜との間に形成される第１導電型の半導体層を更に備えたことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記半導体ベース層の底面に形成され前記半導体ベース層よりも高い不純物濃度を有する第２導電型の半導体層を更に備えた請求項１記載の半導体装置。
【請求項５】
前記半導体ベース層と前記ゲート絶縁膜との間に形成され前記半導体ベース層よりも高い不純物濃度を有する第２導電型の半導体層を更に備えたことを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特に、ＭＯＳＦＥＴを含む半導体装置に関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴは、大電流、高耐圧のスイッチング電源市場に加え、ノートブック型ＰＣをはじめとする移動体通信機器等におけるエネルギ用スイッチング市場での使用が増加してきている。このような用途においては、パワーＭＯＳＦＥＴは、パワーマネジメント回路や、リチウムイオン電池の安全回路等に使用される。従って、電池による直接駆動が可能となる低駆動電圧化、低オン抵抗化及びスイッチング損失低減を図るため、パワーＭＯＳＦＥＴのオン抵抗、ゲート・ドレイン間容量等の更なる低減が求められている。出願人は、例えば特許文献１において、オン抵抗Ｒｏｎとゲート・ドレイン間容量Ｃｇｄの積が小さくするための半導体装置の構成を提案している。
【０００３】
オン抵抗は、主としてチャネル部分のチャネル抵抗と、ドリフト層のドリフト抵抗からなる。高耐圧のパワーＭＯＳＦＥＴの場合、ドリフト層に流れる電流も大であるため、ドリフト抵抗が素子全体のオン抵抗に大きく影響する。しかし、例えば耐圧３０Ｖ程度の低耐圧の素子の場合、オン抵抗に占めるドリフト抵抗の影響は相対的に小さくなり、チャネル抵抗がオン抵抗の増減に大きく影響する。
【特許文献１】特開２００５−１１９６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、ＭＯＳＦＥＴのチャネル抵抗を低減し、これにより素子のオン抵抗を低減することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一態様に係る半導体装置は、第１導電型のドレイン層と、前記ドレイン層上に形成される第１導電型のドリフト層と、前記ドレイン層に電気的に接続されたドレイン電極と、前記ドリフト層の表面に形成された第２導電型の半導体ベース層と、前記半導体ベース層に形成された第１導電型のソース領域と、前記ソース領域及び前記半導体ベース層に電気的に接続されたソース電極と、前記半導体ベース層を挟むようにゲート絶縁膜を介して形成された複数のゲート電極とを備え、前記複数のゲート電極に挟まれた半導体ベース層の幅が０．３μｍ以下とされたことを特徴とする。
【発明の効果】
【０００６】
この発明によれば、ＭＯＳＦＥＴのチャネル抵抗を低減し、これにより素子のオン抵抗を低減することができる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００７】
次に、本発明の実施の形態に係る半導体装置の製造方法を、図面を参照して詳細に説明する。なお、以下の説明では、第１導電型をｎ型、第２導電型をｐ型として説明するが、逆に第１導電型をｐ型、第２導電型をｎ型としてもかまわない。また、以下において、「ｎ＋型」は「ｎ型」よりも不純物濃度が高く、「ｎ型」は「ｎ−型」よりも不純物濃度が高いことを意味する。ｐ型についても同様であり、「ｐ＋型」は「ｐ型」よりも不純物濃度が高く、「ｐ型」は「ｐ−型」よりも不純物濃度が高いことを意味する。
【０００８】
［第１の実施の形態］  図１は、本発明の第１の実施の形態に係る半導体装置の平面図であり、図２はそのＡ−Ａ’断面図である。図２に示すように、本実施の形態の半導体装置は、ドレイン領域としてのｎ＋型半導体基板１１と、この上にエピタキシャル成長により形成されたｎ−型のエピタキシャル層１２（ドリフト層）とを備え、この上にトレンチゲート型ＭＯＳＦＥＴを備えている。ｎ＋型半導体基板１１の裏面には、ドレイン電極１０が形成される。
【０００９】
さらにこのエピタキシャル層１２の上面にｐ型ベース層１３がエピタキシャル成長により形成される。そして、このｐ型ベース層１３に複数のトレンチＴ１が等間隔に、フォトリソグラフィと反応性イオンエッチング（ＲＩＥ）により形成される。トレンチＴ１は、その間に挟まれるｐ型ベース層１３の幅（トレンチＴ１の配列方向の幅）ｘが０．３μｍ以下となるように形成される。
【００１０】
トレンチＴ１には、ゲート絶縁膜１４を介してポリシリコン等からなるゲート電極１５が埋め込まれている。また、ゲート電極１５に挟まれるｐ型ベース層１３の表面には、ｎ＋型のソース領域１６が形成され、これがソース電極１７と電気的に接続されている。
【００１１】
なお、図１に示すように、ゲート電極１５は、図２における紙面奥行き方向に延びるストライプ状に形成されている。また、このゲート電極１５の長手方向と平行に、前述のソース領域１６と、ｐ＋型のコンタクト層１８とが、ｐ型ベース層１３の表面に、その長手方向に沿って交互に形成されている。このコンタクト層１８は、ソース領域１６と共にソース電極１７と電気的に接続されている。なお、このコンタクト層１８は、トレンチＴ１の深さの５０％以上の深さを有するように形成されるのが好ましい。
【００１２】
上述のように、複数のゲート電極１５に挟まれるｐ型ベース層１３の幅ｘは、０．３μｍ以下とするのが好適である。このような幅にｐ型ベース層１３が設定されると、ゲート電極１５に所定のゲート電圧が印加され、ＭＯＳＦＥＴが導通状態となっている場合において、ｐ型ベース層１３には、ゲート絶縁膜１４に沿って反転層（チャネル）が形成されるが、それ以外の領域は空乏層となる。このため、ｐ型ベース層１３は、実質的にその全体がチャネルとして機能することとなり、チャネル移動度が増大する。換言すれば、チャネル抵抗を低減することができる。
【００１３】
図３に、幅ｘ［μｍ］と、トレンチＴ１で分離されたｐ型ベース層１３の１つのチャネル抵抗（相対値）との関係をシミュレーションしたグラフを示す。図３から明らかなように、ｘが０．３［μｍ］より大の領域ではｐ型ベース層１３の個々のチャネル抵抗は略一定であるが、ｘが０．３［μｍ］以下となると、ｐ型ベース層１３の個々のチャネル抵抗は徐々に低下する。これは、図３に示すように、ゲート絶縁膜１４の厚さやｐ型ベース層１３の不純物濃度が変化しても同様である（系列１〜３）。ｘが０．３［μｍ］より大の場合に、チャネル抵抗が略一定であるのは、次の理由によると考えられる。すなわち、ＭＯＳＦＥＴが導通状態において、ｐ型ベース層１３内の反転層以外の領域が完全に空乏化せず、キャリアが残存した中性領域が残り、これがチャネル移動度の増加を妨げるものと考えられる。ｘが０．３［μｍ］以下の場合には、この中性領域が無くなり、反転層を除く略全体が空乏化するため、チャネル移動度を増加させ、もってチャネル抵抗を低減することができる。
【００１４】
［第２の実施の形態］  次に、図４を参照して、本発明の第２の実施の形態に係る半導体装置の断面図を説明する。平面図は、第１の実施の形態について用いた図１に示す通りであり、図４はそのＡ−Ａ´断面図を示している。また、図４において、第１の実施の形態と同一の構成要素には同一の符号を付しており、以下ではその詳細な説明は省略する。
【００１５】
この実施の形態では、ゲート絶縁膜１４の厚さを、トレンチＴ１の底部においてその側部におけるよりも大きくしている。これにより、ゲート・ドレイン間容量Ｃｇｄを低下させ、ＭＯＳＦＥＴのスイッチング速度を速めることが出来る。
【００１６】
この実施の形態においても、複数のゲート電極１５に挟まれるｐ型ベース層１３の幅ｘは、０．３μｍ以下とするのが好適である。このような幅に設定されると、ゲート電極１４に所定のゲート電圧が印加され、ＭＯＳＦＥＴが導通状態となっている場合において、ｐ型ベース層１３には、ゲート絶縁膜１４に沿って反転層が形成されるが、それ以外の領域は空乏層となる。このため、ｐ型ベース層１３は、実質的にその全体がチャネルとして機能することとなり、チャネル移動度が増大する。換言すれば、チャネル抵抗を低減することができる。
【００１７】
［第３の実施の形態］  次に、図５を参照して、本発明の第３の実施の形態に係る半導体装置の断面図を説明する。この半導体装置の平面図は、第１の実施の形態について用いた図１に示す通りであり、図５はそのＡ−Ａ´断面図を示している。図５において、上記の実施の形態と同一の構成要素には同一の符号を付しており、以下ではその詳細な説明は省略する。
【００１８】
この第３の実施の形態の半導体装置は、第１に、ｎ−型エピタキシャル層１２の上に、ｐ型ピラー層１２１とｎ型ピラー層１２２とを横方向に交互に形成した所謂スーパージャンクション構造を有するドリフト層を形成している点で、上記の実施の形態と異なっている。
【００１９】
このスーパージャンクション構造は、ＭＯＳＦＥＴの導通時はｎ型ピラー層１２２がドリフト層として機能する一方、非導通時にはｐ型ピラー層１２１とｎ型ピラー層１２２との間の逆バイアスにより速やかに空乏化される。これにより、低いオン抵抗と高い耐圧特性とを同時に達成し、またゲート・ドレイン間容量Ｃｇｄの低減を図ることが可能になる。
【００２０】
この実施の形態においても、複数のゲート電極１５に挟まれるｐ型ベース層１３の幅ｘは、０．３μｍ以下とするのが好適である。このような幅に設定されると、ゲート電極１４に所定のゲート電圧が印加され、ＭＯＳＦＥＴが導通状態となっている場合において、ｐ型ベース層１３には、ゲート絶縁膜１４に沿って反転層が形成されるが、それ以外の領域は空乏層となる。このため、ｐ型ベース層１３は、実質的にその全体がチャネルとして機能することとなり、チャネル移動度が増大する。換言すれば、チャネル抵抗を低減することができる。
【００２１】
［第４の実施の形態］  次に、図６を参照して、本発明の第４の実施の形態に係る半導体装置を説明する。図６において、上記実施の形態と同一の構成要素には同一の符号を付しており、以下ではその詳細な説明は省略する。
【００２２】
この実施の形態の半導体装置は、ｎ−型エピタキシャル層１２の上に、ｐ型ピラー層１２１とｎ型ピラー層１２１とを横方向に交互に形成した所謂スーパージャンクション構造を有するドリフト層を形成している点で、第３の実施の形態と共通している。
【００２３】
ただし、この実施の形態の装置では、ｎ型ピラー層１２２の上部にｐ型ベース層１３が形成されると共に、この左右の側面両側に、トレンチ形成によらずにＣＶＤ法等による堆積と反応性イオンエッチング（ＲＩＥ）によりゲート電極１５が形成される点で、上記の実施の形態と異なっている。このため、このゲート電極１５は、底側の長さが上側の長さよりも大きい、略三角形状の形状を有している。ゲート電極１５は、上記の実施の形態と同様に、ゲート絶縁膜１４によりソース電極１７等とは絶縁分離されている。なお、ゲート絶縁膜１４´の底部１４Ａは、ＬＯＣＯＳ（Local Oxidation of Silicon）酸化により、側部に比べ膜厚が大きくされている。これにより、ゲート・ドレイン間容量Ｃｇｄを低下させ、ＭＯＳＦＥＴのスイッチング速度を速めることが出来る。
【００２４】
このｐ型ベース層１３も、上記の実施の形態と同様に、その幅ｘを０．３μｍ以下に設定されるのが好適である。このような幅に設定されると、ゲート電極１４に所定のゲート電圧が印加され、ＭＯＳＦＥＴが導通状態となっている場合において、ｐ型ベース層１３にはゲート絶縁膜１４に沿って反転層が形成されるが、それ以外の領域は空乏層となる。このため、ｐ型ベース層１３は、実質的にその全体がチャネルとして機能することとなり、チャネル移動度が増大する。換言すれば、チャネル抵抗を低減することができる。
【００２５】
また、ゲート電極１５間に挟まれるｐ型ベース層１３の表面にはｎ＋型ソース領域１６が形成され、このソース領域１６にソース電極１７が電気的に接続される。図示は省略するが、第１の実施の形態と同様に、ソース電極１７は、ソース領域１６の紙面奥行き方向に形成されたｐ型コンタクト層１８（図１）により、ベース層１３にも電気的に接続されている。
【００２６】
この実施の形態でも、このｐ型ベース層１３の幅ｘが０．３μｍ以下に設定されることにより、ゲート電極１５に所定のゲート電圧が印加されＭＯＳＦＥＴが導通されている場合に、ｐ型ベース層１３は反転層以外は空乏化される。これにより、チャネル移動度を高く、しかもチャネル抵抗を低くして、もってＭＯＳＦＥＴのオン抵抗を低減することが可能になる。
【００２７】
この第４の実施の形態の半導体装置の製造工程を、図７乃至図１６を参照して説明する。まず、図７に示すように、ｎ＋型半導体基板１１上にエピタキシャル成長によりｎ−型エピタキシャル層１２を形成し、続いてスーパージャンクション構造のｎ型ピラー層１２２となるｎ型エピタキシャル層１２２Ｅをエピタキシャル成長させる。
【００２８】
続いて、図８に示すように、フォトリソグラフィとエッチングにより、エピタキシャル層１２２Ｅの表面に、後にｐ型ベース層１３となるピラー層１３´
を残すようにトレンチＴ２を形成する。そして、図９に示すように、このトレンチＴ２の内壁も含め、エピタキシャル層１２２Ｅの全面に熱酸化によりゲート酸化膜１４となるシリコン酸化膜１４´を形成する。
【００２９】
その後、図１０に示すように、このシリコン酸化膜１４´上に、ゲート電極１５となるポリシリコン膜１５Ｐを全面に亘りＣＶＤ法により堆積させる。
【００３０】
続いて、図１１に示すように、このポリシリコン膜１５ＰをＲＩＥによりエッチングしてゲート電極１５を形成する。この後、このゲート電極１５をマスクとしてｐ型不純物であるボロン（Ｂ）を高速イオン注入して熱拡散させることにより、図１２に示すように、ｐ型ピラー層１２１、及びｎ型ピラー層１２２を交互に配置したスーパージャンクション構造を形成する。次に、図１３に示すように、ゲート電極１５の外側の側面にも熱酸化によりゲート絶縁膜１４となるシリコン酸化膜を形成する。また、ゲート絶縁膜１４´の底部をＬＯＣＯＳ酸化させ、その膜厚を大きくする。
【００３１】
続いて、図１４に示すように、選択的イオン注入により、ピラー層１３´にボロン（Ｂ）を注入してピラー層１３´をｐ型化し、ｐ型ベース層１３とする。更に、図１５に示すように、ゲート絶縁膜１４のうち、ｐ型ピラー層１２１上に存在する絶縁膜及びｐ型ベース層１３上に存在する絶縁膜をエッチング除去する。その後、ｐ型ベース層１３に対しイオン注入を実行することにより、ｐ型ベース層１３の表面にｎ＋型ソース層１６、及びｐ＋型コンタクト層１８を紙面垂直方向に交互に形成し、更に各種電極１０、１７を形成することにより、図６に示す半導体装置が完成する。
【００３２】
［第５の実施の形態］  次に、図１６を参照して、本発明の第５の実施の形態に係る半導体装置を説明する。この実施の形態の半導体装置は、基本的な構造は第１の実施の形態と同様であり、同一の部材については図１、図２と同一の符号を付し、その詳細な説明は省略する。
【００３３】
この半導体装置は、上記の実施の形態と同様のＭＯＳＦＥＴと共に、ショットキバリアダイオードＳＢＤを同一基板上に形成している点で、上記の実施の形態と異なっている。すなわち、複数のゲート電極１５の間に形成されるｐ型ベース領域１３の少なくとも一部に、リン（Ｐ）等のｎ型不純物を選択的にイオン注入するなどしてｎ型化した領域１３Ｎを形成し、この部分をショットキバリアダイオードＳＢＤとして機能させる。このように、ショットキバリアダイオードＳＢＤを複数のＭＯＳＦＥＴに交えて一部形成することにより、半導体素子のスイッチング速度を速め、電力損失も少なくすることができる。
【００３４】
ショットキバリアダイオードの障壁高さは一般のＰＮ接合のダイオードに比して低いため順方向電圧も低い。また、キャリアの伝導が多数キャリアである電子により行われるため、逆回復時間が短く、スイッチング速度も速い。このため、ベース領域１３の一部にショットキバリアダイオードＳＢＤを形成することにより、スイッチング速度の向上及び電力損失の低減を図ることができる。なお、ショットキバリアダイオードＳＢＤが形成されるｎ型領域１３Ｎに隣接するゲート電極１５は、図示しない部分においてソース電極１７と短絡され同電位とされている。
【００３５】
なお、図１６においては、ドリフト層が単一のｎ型エピタキシャル層１２からなるものを例にとって説明したが、このドリフト層を図５等で示したような所謂スーパージャンクション構造としてもよいことは言うまでもない。
【００３６】
この実施の形態においても、ＭＯＳＦＥＴ形成部分において複数のゲート電極１５に挟まれるｐ型ベース層１３の幅ｘは、０．３μｍ以下とするのが好適である。このような幅に設定されると、ゲート電極１４に所定のゲート電圧が印加され、ＭＯＳＦＥＴが導通状態となっている場合において、ｐ型ベース層１３には、ゲート絶縁膜１４に沿って反転層が形成されるが、それ以外の領域は空乏層となる。このため、ｐ型ベース層１３は、実質的にその全体がチャネルとして機能することとなり、チャネル移動度が増大する。換言すれば、チャネル抵抗を低減することができる。
【００３７】
［第６の実施の形態］  次に、図１７を参照して、本発明の第６の実施の形態に係る半導体装置を説明する。この実施の形態の半導体装置は、基本的な構造は第４の実施の形態と同様であり、同一の部材については同一の符号を付し、その詳細な説明は省略する。
【００３８】
この半導体装置は、第５の実施の形態と同様に、ＭＯＳＦＥＴとショットキバリアダイオードＳＢＤとを同一基板上に形成している。すなわち、複数のゲート電極１５の間に形成されるｐ型ベース領域１３の一部に、リン（Ｐ）等のｎ型不純物を選択的にイオン注入するなどしてｎ型化してｎ型層１３Ｎとし、この部分にショットキバリアダイオードＳＢＤを形成する。このように、ショットキバリアダイオードＳＢＤを一部に設けることにより、半導体素子のスイッチング速度を速め、電力損失も少なくすることができる。ベース領域１３の一部にショットキバリアダイオードを形成することにより、スイッチング速度の向上及び電力損失の低減を図ることができる。なお、ショットキバリアダイオードＳＢＤが形成されるｎ型領域１３Ｎに隣接するゲート電極１５は、図示しない部分においてソース電極１７と短絡され同電位とされている。
【００３９】
この実施の形態においても、ＭＯＳＦＥＴ形成部分において複数のゲート電極１５に挟まれるｐ型ベース層１３の幅ｘは、０．３μｍ以下とするのが好適である。
【００４０】
［その他］  以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、第４又は第６の実施の形態において、ｐ型ピラー層１２１とソース電極１７とをダイレクトに接続する代わりに、図１８に示すように、ゲート電極１５の間にｐ型層１９を別途形成し、このｐ型層１９を介して両者を接続させるようにすることも可能である。
【００４１】
また、図１９に示すように、ゲート電極１５をｐ型のポリシリコンを材料として形成することもできる。この場合、チャネル抵抗を、ゲート電極１５がｎ型のポリシリコンを材料として形成する場合に比べ低減することができる。すなわち、
ｎ型ポリシリコンによりゲート電極１５を形成した場合には、ＭＯＳＦＥＴの閾値電圧として３Ｖを得ようとするなら、ｐ型ベース層１３の不純物濃度は２．８ｅ１７ｃｍ−３とする必要がある。これに対し、ゲート電極１５をｐ型のポリシリコンを材料として形成した場合には、同様に閾値電圧３Ｖを得るのに必要なｐ型ベース層１３の不純物濃度は１．８ｅ１７ｃｍ−３である。このため、チャネル抵抗を３０％以上低減させることができる。
【００４２】
また、上記の実施の形態では、半導体ベース層１３の幅ｘを０．３μｍ以下に抑える場合、閾値電圧が低下する場合があり、その場合には従来の外付け駆動回路による駆動が困難になる場合もある。この場合、図２０に示すように、本実施の形態の半導体装置Ｔｒを駆動するためのゲート駆動回路Ｄｒを同一パッケージＰに一体形成することが好適である。これにより、閾値電圧が低下した場合であっても最適な駆動を得ることができる。
【００４３】
また例えば、図２１に示すように、ｐ型ベース層１３の側面（即ちゲート絶縁膜１４との間の界面）にｎ型層２０を形成することもできる。この場合、ｐ型ベース層１３の不純物濃度及びｎ型層２０の不純物濃度を適宜変更することによりＭＯＳＦＥＴの閾値電圧を制御することができるので、閾値電圧を一定に保ちながらチャネル抵抗を低減させることが可能になる。このようなｎ型層２０は、ゲート電極１５が形成されるトレンチＴ１が形成されたときに、ｎ型の不純物であるリン等を斜めイオン注入する方法等により形成することが可能である。
【００４４】
また、図２２に示すように、ｐ型ベース層１３の底面即ちｎ−型エピタキシャル層１２との接合部に、ｐ型ベース層１３よりもより不純物濃度が高いｐ型層２１を形成することもできる。この場合も、ｐ型層２１の不純物濃度を調整することにより閾値電圧を調整することが可能になり、ｐ型ベース層１３の不純物濃度を低く抑え、したがってチャネル抵抗を低減させることが可能になる。なお、この図２２において、図２１に示すようなｎ型層２０をｐ型層２１と併せて形成することも可能である。
【００４５】
また例えば、図２３に示すように、ｐ型ベース層１３の側面（即ちゲート絶縁膜１４との間の界面）にｐ＋型層２３を形成することもできる。この場合、図２１の場合と同様に、ｐ型ベース層１３の不純物濃度及びｐ＋型層２３の不純物濃度を適宜変更することによりＭＯＳＦＥＴの閾値電圧を制御することができる。このようなｐ＋型層２３は、ゲート電極１５が形成されるトレンチＴ１が形成されたときに、ｐ型の不純物であるボロンを斜めイオン注入する方法等により形成することが可能である。
【００４６】
図２４は、図２３の場合において、ｐ＋型層２３の不純物濃度を数段階に変化させた場合における、ゲート−ソース間電圧Ｖｇｓ及びドレイン電流Ｉｄの関係を示すグラフ（シミュレーション結果）である。
【００４７】
図２４中、曲線Ａは、ｐ型ベース層１３の不純物濃度が１．６ｅ１７ｃｍ−３、ｐ＋型層２３の不純物濃度が５ｅ１７ｃｍ−３と設定された場合を示している。また、曲線Ｂは、ｐ型ベース層１３の不純物濃度が１．６ｅ１７ｃｍ−３、ｐ＋型層２３の不純物濃度が７ｅ１７ｃｍ−３と設定された場合を示している。また、曲線Ｃは、ｐ型ベース層１３の不純物濃度が１．６ｅ１７ｃｍ−３、ｐ＋型層２３の不純物濃度が１ｅ１８ｃｍ−３と設定された場合を示している。比較のため、第１の実施の形態（図２）において、ｐ型ベース層１３全体の不純物濃度が１．６ｅ１７ｃｍ−３と設定された場合を曲線Ｄとして示す。また、第１の実施の形態において、ｐ型ベース層１３全体の不純物濃度が２．５ｅ１７ｃｍ−３と設定された場合を曲線Ｅとして示す。また、ｐ型ベース層１３が幅広とされる従来例の場合を曲線Ｆとして示す。
【００４８】
曲線Ｄ及びＥに示すように、ｐ型ベース層１３全体の不純物濃度が高くなると、閾値電圧を高くすることができるが、同時に利得Ｇｍ（グラフの傾き）も小さくなってしまう。この点、グラフＡ，Ｂ，Ｃに示すように、ｐ＋型層２３の不純物濃度のみを変化させるようにすれば、利得Ｇｍは殆ど変えることなく閾値電圧のみを変化させることができる。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施の形態に係る半導体装置の平面図である。
【図２】図１のＡ−Ａ’断面図である。
【図３】図２に示すｐ型ベース層１３の幅ｘ［μｍ］と、ｐ型ベース層１３の１つのチャネル抵抗（相対値）との関係をシミュレーションしたグラフを示す。
【図４】本発明の第２の実施の形態に係る半導体装置の断面図である。
【図５】本発明の第３の実施の形態に係る半導体装置の断面図である。
【図６】本発明の第４の実施の形態に係る半導体装置の断面図である。
【図７】第４の実施の形態の半導体装置の製造工程を説明する。
【図８】第４の実施の形態の半導体装置の製造工程を説明する。
【図９】第４の実施の形態の半導体装置の製造工程を説明する。
【図１０】第４の実施の形態の半導体装置の製造工程を説明する。
【図１１】第４の実施の形態の半導体装置の製造工程を説明する。
【図１２】第４の実施の形態の半導体装置の製造工程を説明する。
【図１３】第４の実施の形態の半導体装置の製造工程を説明する。
【図１４】第４の実施の形態の半導体装置の製造工程を説明する。
【図１５】第４の実施の形態の半導体装置の製造工程を説明する。
【図１６】本発明の第５の実施の形態に係る半導体装置の断面図である。
【図１７】本発明の第６の実施の形態に係る半導体装置の断面図である。
【図１８】本発明の実施の形態の変形例に係る半導体装置の断面図である。
【図１９】本発明の実施の形態の変形例に係る半導体装置の断面図である。
【図２０】本発明の実施の形態の変形例に係る半導体装置の概略図である。
【図２１】本発明の実施の形態の変形例に係る半導体装置の断面図である。
【図２２】本発明の実施の形態の変形例に係る半導体装置の断面図である。
【図２３】本発明の実施の形態の変形例に係る半導体装置の断面図である。
【図２４】図２３に示す変形例の特性を示すグラフである。
【符号の説明】
【００５０】
１０・・・ドレイン電極、  １１・・・ｎ＋型半導体基板、  １２・・・ｎ−型エピタキシャル層、    １３・・・ｐ型ベース層、  Ｔ１・・・トレンチ、  １４・・・ゲート絶縁膜、  １５・・・ゲート電極、  １６・・・ソース領域、  １７・・・ソース電極、  １８・・・ｐ＋型コンタクト層、  １９・・・ｐ型層、  １２１・・・ｐ型ピラー層、  １２２・・・ｎ型ピラー層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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