(57)【要約】【課題】トランジスタ対を含むセルを複数備え複数の出力端子を有する半導体装置において、複数出力の均一な特性を得るために相対精度の向上を図ると、装置サイズの増大による半導体装置のコストアップを招く。さらに、素子数が多くなるほど、面積が増大し、大局ばらつきに起因する相対精度のばらつきが拡大する。【解決手段】トランジスタ対を含むセルを複数備えた半導体装置は、複数のセルが等間隔に並べられてセル群を構成し、隣接セルトランジスタ間距離ｄ2 が各セルのトランジスタ対におけるトランジスタ間距離ｄ1 に等しくされている。【選択図】図１
2008004796.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタ対を含むセルを複数備えた半導体装置であって、前記複数のセルが等間隔に並べられてセル群を構成し、隣接セルトランジスタ間距離が各セルのトランジスタ対におけるトランジスタ間距離に等しくされている半導体装置。
【請求項２】
さらに、前記セル群の両端におけるセルの外側に、各セルのトランジスタから前記トランジスタ間距離を隔てた位置にダミートランジスタが配置されている請求項１に記載の半導体装置。
【請求項３】
さらに、前記セル群の両端におけるセルの外側に、各セルのトランジスタから前記トランジスタ間距離を隔てた位置に前記セルと同一仕様のダミーセルが配置されている請求項１に記載の半導体装置。
【請求項４】
前記トランジスタ対におけるトランジスタのチャンネル長またはチャンネル幅が前記トランジスタ間距離に等しくされている請求項１から請求項３までのいずれかに記載の半導体装置。
【請求項５】
前記セル群の全長をｘ、前記セル群を構成するセルの個数をｎ、前記セルを構成するトランジスタ対の個数をｍ、トランジスタ間距離および隣接セルトランジスタ間距離をｄ1 、トランジスタの前記全長ｘ方向のサイズをＬとして、
ｘ＝２・ｎ・ｍ（Ｌ＋ｄ1 ）
の関係を満たしている請求項１から請求項４までのいずれかに記載の半導体装置。
【請求項６】
トランジスタ対を含むセルを複数備えた半導体装置における回路素子レイアウト方法であって、
前記セル群の全長をｘ、前記セル群を構成するセルの個数をｎ、前記セルを構成するトランジスタ対の個数をｍ、トランジスタ間距離および隣接セルトランジスタ間距離をｄ1 、トランジスタの前記全長ｘ方向のサイズをＬとして、
ｘ＝２・ｎ・ｍ（Ｌ＋ｄ1 ）
の関係を満たす条件でセル構成を自動的に行う回路素子レイアウト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ対を含むセルを複数備え複数の出力端子を有する半導体装置および回路素子レイアウト方法に関する。特には、液晶表示ドライバを好適適用対象とする。
【背景技術】
【０００２】
従来より、隣接セルどうし間で相対精度が要求される同一仕様の複数のセルを有する半導体装置において、素子のマッチングをとることにより複数端子の出力特性を向上させる技術が知られている（例えば、特許文献１、特許文献２参照）。
【０００３】
例えば液晶ドライバを構成する半導体装置は、各セルが演算増幅器で構成されている。その複数の演算増幅器どうし間でオフセット電圧やスルーレートを等しくすることにより、画像データの輝度むらや色むらなどを低減し、高い画質を得るようにしている。
【０００４】
図５に従来の半導体装置Ａ５の構成例を示す。図５において、Ｑはトランジスタ、Ｓ，Ｇ，Ｄはそれぞれトランジスタのソース、ゲート、ドレイン、Ｑ′はダミー素子である。エッジングずれやマスクずれに対して、向きを揃えてトランジスタを配置することにより、相対精度を確保するようにしている。
【０００５】
セルＣ1 〜Ｃn は演算増幅器であり、差動増幅回路やカレントミラー回路を備えている。それらを構成するトランジスタは２つが対になって（トランジスタ対）、等間隔に並列されている。両トランジスタの相対精度により、その特性が決定される。トランジスタの配置を対称化することに加えて、配線、コンタクトを等しくすることにより（メタルの等長性や等材料性）、トランジスタ対の特性を対称的に等しくなるようにしている。各セルの差動増幅回路やカレントミラー回路は、両端にダミー素子Ｑ′を追加することにより、素子の中心を原点とする対称性をもたせている。セルＣ1 〜Ｃn の隣接どうし間で特性が互いに等しくなるようにしている。
【０００６】
一般に、半導体装置の製造上のばらつきは、局所ばらつきと大局ばらつきからなることが知られている。局所ばらつきは、プロセス変動の白色雑音にあたる不規則な成分である。大局ばらつきは、製造時の温度勾配などに起因する成分で、ウエハ全体にわたってなだらかな変化を示す。
【０００７】
トランジスタの局所ばらつきに対する対策として、「しきい値電圧のばらつきは、トランジスタサイズの積Ｌ，Ｗの平方の逆数に比例する。」（※）という現象に着目し、トランジスタにおけるチャンネル長Ｌやチャンネル幅Ｗを決定する。
【０００８】
大局ばらつきに対する対策として、コモンセントロイド型や網目状配置のワッフル型などの点対称のトランジスタ対をレイアウトする方式がある。これによれば、トランジスタ対の相対精度を高め、大局ばらつきの影響を極小化できることが知られている（例えば、非特許文献１参照）。
【０００９】
このような方法を用いて、差動増幅回路やカレントミラー回路の相対精度を向上させ、セル単体の特性を確保している。そして、セルを複数個並べた半導体装置では複数端子の出力特性の均一化を図っている。
【特許文献１】特開２００６−１０１１０８号公報（第４−５頁、第１−３図）
【特許文献２】特許第３１７９４２４号（第３−４頁、第１−８図）
【非特許文献１】J.Bastors, M.Steyert, B.Graindourze, W.Sansen "Matching of MOS Transistors with Different Layout Styles" IEEE International Conference on Microelectronics Test Structures,Vol.9, pp.17-18,March.1996
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記の半導体装置Ａ５においては、セル単体の特性向上に注力しているため、各出力端子の電圧を５Ｖにする場合、プロセスばらつきの影響を受けると、セルＣ1 から５Ｖ、セルＣ2 から５．０２Ｖ、セルＣ3 から４．９８Ｖというように、隣接間でばらついてしまう。また、このばらつきは不規則に起こる。これは、レイアウト配置でポリシリコンの密度や距離が異なり、大局ばらつきの要因が複雑かつ大きいためである。
【００１１】
セルの特性に合わせてトランジスタのばらつきなどの各パラメータを調査し、各セルを設計し、セルを配列する。この場合、セルサイズは回路設計の終了段階でないと正確に求めにくい。加えて、面積縮小化のためにトランジスタ間距離を調整すると、相対精度の劣化を招く可能性がある。セルＣ1 とセルＣ2 、セルＣ2 とセルＣ3 といった隣接するセルどうし間の相対精度については、プロセスばらつきの影響を避けることがむずかしい。
【００１２】
トランジスタ・ダミー素子間距離ｄ1 ′や隣接セルのダミー素子間距離ｄ3 をトランジスタ間距離ｄ1 に等しくすることが考えられる。しかし、ダミー素子間距離ｄ3 やダミー素子サイズｄ4 によってはローディング効果の影響が異なり、やはりばらつきが解消されない。ダミー素子間距離ｄ3 を大きくすれば、大局ばらつきの影響も増大し、その結果、セルの特性がばらつくことになる。
【００１３】
ダミー素子間距離ｄ3 ＝０として隣接セルの２つのダミー素子を共通化することも考えられる。しかし、それでもダミー素子の領域分だけはやはり大局ばらつきの影響を受ける。
【００１４】
ダミー素子のサイズをトランジスタのサイズと同一にすれば、精度向上が期待できる。しかし、ダミー素子の占有面積が増大し、本来のトランジスタの必要面積の約２倍の面積を要することになってしまう。これでは、セルＣ1 とセルＣn との離間距離が２倍となり、相対精度ばらつきが拡大してしまう。これは、セル数が多いほど大きな影響となる。また、サイズ増大による半導体装置のコストアップも招来する。
【００１５】
本発明は、このような事情に鑑みて創作したものであり、複数のセルで構成される半導体装置において、面積増大化や回路複雑化を招くことなく、複数端子の出力特性の均一化を実現できる半導体装置および回路素子レイアウト方法を提供することを目的としている。
【課題を解決するための手段】
【００１６】
本発明による半導体装置は、トランジスタ対を含むセルを複数備えた半導体装置であって、前記複数のセルが等間隔に並べられてセル群を構成し、隣接セルトランジスタ間距離が各セルのトランジスタ対におけるトランジスタ間距離に等しくされていることを特徴するものである。
【００１７】
この構成においては、複数のセルを等間隔に並べた上で、隣接セルトランジスタ間距離をトランジスタ間距離に等しくしてあるので、大局ばらつきが一定化され、個々のセルにダミー素子を挿入しなくても複数端子の出力特性の均一化が図られる。
【００１８】
上記構成において、さらに、前記セル群の両端におけるセルの外側に、各セルのトランジスタから前記トランジスタ間距離を隔てた位置にダミートランジスタが配置されているという態様がある。
【００１９】
また上記の構成において、さらに、前記セル群の両端におけるセルの外側に、各セルのトランジスタから前記トランジスタ間距離を隔てた位置に前記セルと同一仕様のダミーセルが配置されているという態様がある。
【００２０】
ダミートランジスタまたはダミーセルを配置してあるので、相対精度のさらなる向上が可能であるとともに、ダミートランジスタまたはダミーセルを配置するのはセル群の両端のみであり、個々のセルにはダミー素子を設けていないので、面積増加は抑制される。
【００２１】
さらに上記の構成において、前記トランジスタ対におけるトランジスタのチャンネル長またはチャンネル幅が前記トランジスタ間距離に等しくされているという態様がある。
【００２２】
トランジスタのしきい値電圧のばらつきはトランジスタサイズＷ，Ｌの積の平方の逆数に比例した値に近似するが、許容されるしきい値電圧のばらつきの範囲でチャンネル長またはチャンネル幅を定め、これに等しくなるようにトランジスタ間距離が設定されている。したがって、特性の向上とセルサイズの最適化とが簡易に達成される。
【００２３】
さらに上記の構成において、前記セル群の全長をｘ、前記セル群を構成するセルの個数をｎ、前記セルを構成するトランジスタ対の個数をｍ、トランジスタ間距離および隣接セルトランジスタ間距離をｄ1 、トランジスタの前記全長ｘ方向のサイズをＬとして、
ｘ＝２・ｎ・ｍ（Ｌ＋ｄ1 ）  ……………（１）
の関係を満たしているという態様がある。
【００２４】
本発明による回路素子レイアウト方法は、トランジスタ対を含むセルを複数備えた半導体装置における回路素子レイアウト方法であって、
前記セル群の全長をｘ、前記セル群を構成するセルの個数をｎ、前記セルを構成するトランジスタ対の個数をｍ、トランジスタ間距離および隣接セルトランジスタ間距離をｄ1 、トランジスタの前記全長ｘ方向のサイズをＬとして、
ｘ＝２・ｎ・ｍ（Ｌ＋ｄ1 ）  ……………（２）
の関係を満たす条件でセル構成を自動的に行うものである。
【００２５】
上記の条件で構成したセル群は、プロセスばらつきに対して変動が小さく、しかもセル群のサイズも小さい。また、各セルにはダミー素子が必要ないので、相対精度を向上させながら、面積増加が抑制される。
【発明の効果】
【００２６】
本発明によれば、複数のセルを等間隔に並べた上で、隣接セルトランジスタ間距離をトランジスタ間距離に等しくしてあるので、大局ばらつきを一定化でき、個々のセルへのダミー素子の挿入なしで面積増大化や回路複雑化を招くことなく、複数端子の出力特性を均一化することができる。
【００２７】
特に、液晶ドライバに適用すれば、出力特性の均一性が画質の改善に大きく寄与することになり、特性向上とコストダウンの両立が可能となる。この液晶ドライバを搭載する液晶表示装置は、小面積（狭額）でローコストなものとなる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明にかかわる半導体装置および回路素子レイアウト方法の実施の形態について図面に基づいて詳細に説明する。
【００２９】
（実施の形態１）
図１は本発明の実施の形態１における半導体装置Ａ１の概略構成を示す平面図である。
【００３０】
図１において、Ｃ1 〜Ｃn （ｎは２以上の自然数）は互いに同一仕様のセル、Ｆ1 〜Ｆn はセルを構成する差動増幅回路、Ｋ1 〜Ｋn はセルを構成するカレントミラー回路である。差動増幅回路もカレントミラー回路も１対のトランジスタからなるトランジスタ対に構成されている。ｄ1 はトランジスタ間距離（厳密にはゲート端からゲート端までの距離）である。
【００３１】
複数のセルＣ1 〜Ｃn が等間隔に並べられてセル群を構成しており、隣接セルトランジスタ間距離ｄ2 が各セルのトランジスタ対におけるトランジスタ間距離ｄ1 に等しくされている（ｄ1 ＝ｄ2 ）。
【００３２】
差動増幅回路、カレントミラー回路以外で同様に相対精度を必要とするトランジスタ対で構成する回路は、同様に配置するものとする。さらに、差動増幅回路およびカレントミラー回路のセルごとに、コモンセントロイド型やワッフル型配置をとっても構わない。
【００３３】
また、差動増幅回路、カレントミラー回路以外で相対精度を必要としないトランジスタについては、セルの幅は変えずに、高さ方向でトランジスタ数に応じて伸縮を行えばよい。この場合は、トランジスタの等距離性やトランジスタの向き、配置には特に制限はなく、面積を縮小化するように配置すればよい。
【００３４】
セルＣ1 〜Ｃn のそれぞれに対して入力された信号はそれぞれ差動増幅回路Ｆ1 〜Ｆn およびカレントミラー回路Ｋ1 〜Ｋn で信号処理され、ｎ個の信号として出力される。このとき、例えば液晶ドライバでは、入力信号のレベルが等しいときは、出力信号のレベルも等しいことが期待される。出力電圧だけでなく、信号の立ち上がり時間、立ち下がり時間、波形の歪み、スルーレート、位相余裕なども等しいことが望ましい。
【００３５】
本実施の形態によれば、隣接セルトランジスタ間距離ｄ2 をトランジスタ間距離ｄ1 に等しくしている（ｄ1 ＝ｄ2 ）ので、面積増大化や回路複雑化を招くことなく、複数端子の出力特性の均一化を実現することができる。
【００３６】
半導体製造装置により複数のＭＯＳトランジスタを同一寸法で製造した場合に、
ＡαOi＝Ａα0 ＋dα0 /dx・ｘi ＋dα0 /dy・yi  ……………（３）
Ａβi ＝Ａβ＋dβ/dx・ｘi＋dβ/dy・yi   ……………………（４）
となることが知られている。ここで、チップ上で原点を設定し、その原点でのＭＯＳトランジスタの特性をＡα0 （しきい値電圧）、Ａβ（ベータ）とする。また、トランジスタの大局ばらつきを（dα0 /dx，dα0 /dy，ｄβ/dx，ｄβ/dy）として１次元の勾配をもつと仮定する。注目するトランジスタの中心座標をｘi ，ｙi とし、その平均特性（ＡαOi，Ａβi ）を上記のモデル式（３），（４）で与える。Ａは平均（Average）を意味する。
【００３７】
このような条件下において、隣接セルトランジスタ間距離ｄ2 をトランジスタ間距離ｄ1 に等しくすることで大局ばらつきを一定化する。その結果、ダミー素子を挿入している従来例に比べて、大局ばらつきを大幅に抑制することが可能となっている。
【００３８】
セル単体での特性向上に注力する図５の従来技術の場合、プロセスばらつきの影響を受けると、セルＣ1 から５Ｖ、セルＣ2 から５．０２Ｖ、セルＣ3 から４．９８Ｖというように隣接間で不規則にばらついてしまう。
【００３９】
これに対して、図１に示す本実施の形態の構成では、セル群全体のポリシリコンの分布および密度が等しく、かつ等間隔に配置しているので、大局ばらつきが１次近似となる（変化するとしてもリニアに変化する）。すなわち、各出力端子の電圧を５Ｖにする場合、セルＣ1 から４．９８Ｖ、セルＣ2 から５．０Ｖ、セルＣ3 から５．０２Ｖという具合で、大局ばらつきが一定化し、隣接間のばらつきを大幅に低減することが可能となる。面積増大化や回路複雑化を招くことなく、複数端子の出力特性の均一化を実現することができる。
【００４０】
本実施の形態の技術を液晶ドライバへ適用する場合、画質の改善を図ることができる。
【００４１】
（実施の形態２）
図２は本発明の実施の形態２における半導体装置Ａ２の概略構成を示す平面図である。図２において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指している。本実施の形態においては、図１の構成に加えて、セル群の両端におけるセルＣ1 ，Ｃn の外側にそれぞれダミートランジスタＱ′を配置している。ダミートランジスタＱ′は各セルＣ1 ，Ｃn のトランジスタＱからトランジスタ間距離ｄ1 を隔てた位置に配置されている。すなわち、ここでも、隣接セルトランジスタ間距離ｄ2 がトランジスタ間距離ｄ1 に等しくされている（ｄ1 ＝ｄ2 ）。その他の構成については、実施の形態１と同様であるので、説明を省略する。
【００４２】
本実施の形態によれば、トランジスタの分布密度がセル群の全長にわたって均一になるので、セルの相対精度をさらに向上できる。ダミートランジスタＱ′を配置するのはセル群の両端のみであり、個々のセルＣ1 〜Ｃn にはダミートランジスタを設けていないので、面積増加は抑制されている。
【００４３】
（実施の形態３）
図３は本発明の実施の形態３における半導体装置Ａ３の概略構成を示す平面図である。図３において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指している。本実施の形態においては、図１の構成に加えて、セル群の両端におけるセルＣ1 ，Ｃn の外側にそれぞれダミーセルＣ′を配置している。ダミーセルＣ′はサイズ・素子間隔が各セルと同一仕様となっている。ダミーセルＣ′における内側のトランジスタは、各セルＣ1 ，Ｃn のトランジスタＱからトランジスタ間距離ｄ1 を隔てた位置に配置されている。すなわち、ここでも、隣接セルトランジスタ間距離ｄ2 がトランジスタ間距離ｄ1 に等しくされている（ｄ1 ＝ｄ2 ）。その他の構成については、実施の形態１と同様であるので、説明を省略する。
【００４４】
本実施の形態によれば、トランジスタおよびセルの分布密度がセル群の全長にわたって均一になるので、セルの相対精度をさらに向上できる。ダミーセルＣ′を配置するのはセル群の両端のみであり、個々のセルＣ1 〜Ｃn にはダミートランジスタを設けていないので、面積増加は抑制されている。
【００４５】
（実施の形態４）
図４は本発明の実施の形態４における半導体装置Ａ４の概略構成を示す平面図である。図４において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指している。本実施の形態においては、トランジスタサイズであるチャンネル長Ｌをトランジスタ間距離ｄ1 に等しく構成している。
【００４６】
セル群の全長をｘ、セル群を構成するセルの個数をｎ、セルを構成するトランジスタ対の個数をｍ（図示例ではトランジスタ対は１対であるので、ｍ＝１）、トランジスタ間距離および隣接セルトランジスタ間距離をｄ1 （＝ｄ2 ）、トランジスタの全長ｘ方向のサイズをＬとすると、
ｘ＝２・ｎ・ｍ（Ｌ＋ｄ1 ）  ……………（５）
の関係を満たしている。
【００４７】
以下、半導体装置Ａ４の回路素子レイアウト方法について説明する。
【００４８】
１）しきい値電圧のばらつきのデータから、前述の関係（※）に従って、許容されるトランジスタサイズＬ，Ｗを選ぶ（Ｌ：チャンネル長、Ｗ：チャンネル幅）。
【００４９】
２）トランジスタ対を同じトランジスタサイズＬ，Ｗで構成し、さらに、トランジスタ間距離ｄ1 をチャンネル長Ｌと等しくする。
【００５０】
ここで、トランジスタ間距離ｄ1 がチャンネル長Ｌと等しいとは、トランジスタの最小加工精度ΔＬの範囲を含む。
【００５１】
|ｄ1 |<＝Ｌ±ΔＬ  ……………（６）
３）隣接セルトランジスタ間距離ｄ2 もチャンネル長Ｌと等しくする（＝トランジスタ間距離ｄ1 ）。
【００５２】
図示例は、ｍ＝１のときに相当し、
ｘ＝２・ｎ（Ｌ＋ｄ1 ）
となる。
【００５３】
以上の１）〜３）の手順に従えば、トランジスタのばらつきのデータからセル群のサイズｘをセルの回路設計完了前に決定することができる。こうようにして構成したセル群は、プロセスばらつきに対して変動が小さく、しかもセル群のサイズも小さい。
【００５４】
特性に合わせた各パラメータの調査を伴うことから回路設計の終了段階でないとセルサイズが正確に求めにくい従来技術に比べて、本実施の形態においては、しきい値電圧のばらつきのデータから関係（※）に従ってセルに許容されるトランジスタサイズＬ，Ｗを選ぶだけであるので、特性向上と面積最小化のための処理の効率が高いものとなる。しかも、各セルにはダミー素子が必要ないので、相対精度を向上させながら、面積増加が抑制される。
【００５５】
液晶ドライバにおいて上記の手順を実行してセルの均一性に関わる規格を決定すると、回路設計工程、レイアウト設計工程を行わなくとも、セルサイズ、液晶ドライバのサイズを決定できる。回路設計工程、レイアウト設計工程に依存しないため、セルサイズを迅速かつ正確に決定できる。併せて、セル群の均一性と液晶ドライバの面積を小さくできることから、特性向上、コストダウンだけでなく、開発期間を短縮化することができる。また、トランジスタサイズＬまたはＷを決定するだけで、それ以降の工程は、人手を介さずに実施することができる。
【００５６】
本実施の形態によれば、面積増大化や回路複雑化を招くことなく、複数端子の出力特性の均一化を実現できる。
【００５７】
なお、上記ではｘ方向に関して説明したが、ｙ方向にも適用できることはいうまでもない。さらに、ｘ方向、ｙ方向の両方向に適用することで、相対精度をさらに向上させることができる。
【００５８】
なお、上記ではいずれの実施の形態の場合もＭＯＳトランジスタについて説明したが、バイポーラトランジスタ、抵抗、コンデンサ、コイルを用いて同様の回路を構成できることはいうまでもない。
【００５９】
さらに本発明は、上記実施の形態に限定されることなく、発明の主旨の範囲内で自由に変形、変更可能である。
【産業上の利用可能性】
【００６０】
本発明の半導体装置によれば、半導体装置の面積増大化および回路複雑化を招くことなく複数端子の出力特性の均一化を実現でき、特に、液晶表示ドライバや有機ＥＬ表示ドライバなどの半導体装置に有用である。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施の形態１における半導体装置の概略構成を示す平面図
【図２】本発明の実施の形態２における半導体装置（ダミートランジスタ付き）の概略構成を示す平面図
【図３】本発明の実施の形態３における半導体装置（ダミーセル付き）の概略構成を示す平面図
【図４】本発明の実施の形態４における半導体装置の概略構成を示す平面図
【図５】従来技術における半導体装置の概略構成を示す平面図
【符号の説明】
【００６２】
Ａ１〜Ａ５  半導体装置
Ｃ1 〜Ｃn   セル
Ｆ1 〜Ｆn   差動増幅回路（トランジスタ対）
Ｋ1 〜Ｋn   カレントミラー回路（トランジスタ対）
Ｃ′ダミーセル
Ｑ′  ダミートランジスタ
Ｌ  チャンネル長
Ｗ  チャンネル幅
ｄ1   トランジスタ間距離
ｄ2   隣接セルトランジスタ間距離
ｘ  セル群の長さ
【図１】
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【図２】
2008004796.tif 000004
【図３】
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【図４】
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【図５】
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