(57)【要約】【課題】  半導体基板上のブロック間配線の伝送において、配線抵抗のばらつきによる電流信号の変動を抑えて、安定な信号伝送を実現するブロック間送受信回路を提供する。【解決手段】  受信回路は相補な電流信号を受ける１対の第１ないし第２の受信端子のそれぞれに接続された第１および第２の定電流源手段と、ソースが一方の第１の受信端子と第１の定電流源手段に、ドレインが第１の出力端子と第１の抵抗手段を介して第１の電源に接続された第１のＮＭＯＳトランジスタと、ソースがもう一方の第２の受信端子と第２の定電流源手段に、ドレインが第２の出力端子と第２の抵抗手段を介して第１の電源に接続された第２のＮＭＯＳトランジスタとを備え、第２のＮＭＯＳトランジスタのゲート電圧を第１の出力端子の電圧信号と同相な電圧信号で、第１のＮＭＯＳトランジスタのゲート電圧を第２の出力端子の電圧信号と同相な電圧信号で制御することを特徴としている。【選択図】  図１
2008271459.tif 000002
【特許請求の範囲】
【請求項１】
送信回路を有する第１回路ブロックと、受信回路を有する第２回路ブロックと、前記送信回路の対をなす第１、第２の出力端子から前記受信回路の対をなす第１、第２の入力端子へ相補電流信号を伝達するブロック間配線対を備えた半導体装置であって、
前記送信回路は、前記ブロック間配線対の各々の配線抵抗より低い出力インピーダンスを有し、前記第１回路ブロックの相補な１対の信号を受けて相補な１対の電流信号に変換し、前記第１、第２の出力端子を介して前記ブロック間配線対に出力するものであり、
前記受信回路は、
前記第１、第２の入力端子にそれぞれ接続された第１、第２の定電流源と、ソースが前記第１の入力端子と該第１の定電流源との接続ノードに接続され、ドレインが第１の負荷手段を介して第１の電源に接続された第１のＮＭＯＳトランジスタと、ソースが前記第２の入力端子と該第２の定電流源との接続ノードに接続され、ドレインが第２の負荷手段を介して前記第１の電源に接続された第２のＮＭＯＳトランジスタとを含み、該第１、第２のＮＭＯＳトランジスタのそれぞれのドレインを前記第２回路ブロックの内部へ電圧信号を出力する第３、第４の出力端子とし、かつ前記ブロック間配線対の各々の配線抵抗より低い入力インピーダンスを有する電流受信ブロックと、
前記第２のＮＭＯＳトランジスタのゲートに前記第３の出力端子の電圧信号と同相な信号を接続し、前記第１のＮＭＯＳトランジスタのゲートに前記第４の出力端子の電圧信号と同相な信号を接続するレベルシフト回路とを有してなることを特徴とする半導体装置。
【請求項２】
前記送信回路、前記受信回路及び前記ブロック間配線対は同一の半導体基板上に形成されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記送信回路は、前記第１回路ブロックの相補な電圧信号を受ける第３、第４の入力端子と、ゲートが前記第３の入力端子に、ソースが前記第１の出力端子に、ドレインが第２の電源に接続された第３のＮＭＯＳトランジスタと、ゲートが第４の入力端子に、ソースが前記第２の出力端子に、ドレインが前記第２の電源に接続された第４のＮＭＯＳトランジスタとを含むことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記送信回路は、前記第１回路ブロックの相補な電圧信号を受ける第３、第４の入力端子と、ゲートが前記第３の入力端子に、ドレインが前記第１の出力端子に接続された第５のＮＭＯＳトランジスタと、ゲートが前記第４の入力端子に、ドレインが前記第２の送信端子に接続された第６のＮＭＯＳトランジスタとを含み、該第５、第６のＮＭＯＳトランジスタのソースは互いに共通接続されて第３の定電流源に接続された構成を有することを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第５のＮＭＯＳトランジスタのドレインには更に第４の定電流源手段が、前記第６のＮＭＯＳトランジスタのドレインには更に第５の定電流源手段が接続されたことを特徴とする請求項４記載の半導体装置。
【請求項６】
前記レベルシフト回路は、ゲートが前記第３の出力端子に、ドレインが前記第１のＮＭＯＳトランジスタのゲート及び第３の負荷手段に接続された第７のＮＭＯＳトランジスタと、ゲートが前記第４の出力端子に、ドレインが前記第２のＮＭＯＳトランジスタのゲート及び第４の負荷手段に接続された第８のＮＭＯＳトランジスタを含み、該第７、第８のＮＭＯＳトランジスタのソースは互い共通に接続されて第６の定電流源に接続された構成を有することを特徴とする請求項１記載の半導体装置。
【請求項７】
送信回路を有する第１回路ブロックと、受信回路を有する第２回路ブロックと、前記送信回路の対をなす第１、第２の出力端子から前記受信回路の対をなす第１、第２の入力端子へ相補電流信号を伝達するブロック間配線対を備えた半導体装置であって、
前記送信回路は、前記ブロック間配線対の各々の配線抵抗より低い出力インピーダンスを有し、前記第１回路ブロックの相補な１対の信号を受けて相補な１対の電流信号に変換し、前記第１、第２の出力端子を介して前記ブロック間配線対に出力するものであり、
前記受信回路は、前記第１、第２の入力端子にそれぞれ接続された第１、第２の定電流源と、ソースが前記第１の入力端子と該第１の定電流源との接続ノードに接続され、ドレインが第１の負荷手段を介して第１の電源に接続された第１のＮＭＯＳトランジスタと、ソースが前記第２の入力端子と該第２の定電流源との接続ノードに接続され、ドレインが第２の負荷手段を介して前記第１の電源に接続された第２のＮＭＯＳトランジスタとを含み、該第１、第２のＮＭＯＳトランジスタのそれぞれのドレインを前記第２回路ブロックの内部へ電圧信号を出力する第３、第４の出力端子とするとともに、該第１の出力端子を前記第２のＮＭＯＳトランジスタのゲートに、該第２の出力端子を前記第２のＮＭＯＳトランジスタのゲートに接続した構成を有し、前記ブロック間配線対の各々の配線抵抗より低い入力インピーダンスを有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積回路化した半導体装置に関し、特に、半導体基板上に設けられた回路ブロック間長距離伝送回路技術に関する。
【背景技術】
【０００２】
半導体基板上に形成されたオンチップ配線は、図９に示すような配線抵抗Ｒｕと配線容量Ｃｕで構成された分布定数線路で表せる。特に近年、半導体基板上のオンチップ長距離伝送では、配線の微細化によって配線抵抗Ｒｕが著しく増加するため、この配線抵抗Ｒｕと配線容量Ｃｕによる受信波形のなまりが大きくなっており、高速伝送の大きな障害となってきている。
【０００３】
半導体基板上に限らず、長距離伝送路を信号伝送する方式としては、基本的に２つの送受信回路方式が知られている。一つは、受端開放の伝送系において電圧信号を送受する図２(a)に示す電圧伝送方式であり、半導体基板上の伝送に、最もよく使われる方式である。もう一つは、受端を終端する伝送系において、電流信号を送受する図２(b)に示す電流伝送方式である。前述の２つの方式を、半導体基板上の微細配線による長距離伝送に適用し、受信波形の立上り時間を比較した結果を図２(c)に示す。なお、この図では、配線ピッチを0.28um程度と仮定して、単位長あたりの配線抵抗Ｒｕと容量Ｃｕを、それぞれ510Ω/mm、0.25pF/mmと仮定した。この図からもわかるように、電圧伝送方式に比べて電流伝送方式の方が、約2.8倍程度高速であることがわかる。特に後者の伝送では、送信回路の出力インピーダンスと受端の終端インピーダンスを配線抵抗Ｒｔよりも小さくすることによって得られる効果で、一般的にはトムソンの着流現象と呼ばれる現象である。半導体基板上に形成された配線を伝送する電流伝送方式としては、ＳＲＡＭのメモリセルアレーのデータを検出するとともに増幅することを目的とした非特許文献１に示された回路が広く使われている。しかし、この回路では、送信回路に相当するメモリセルは定電流源で駆動することになるため、配線抵抗よりもその出力インピーダンスが非常に高くなるため、上記の現象の効果が得られない。一方、上記現象の効果が利用できる従来伝送回路の公知技術としては、特許文献１や特許文献２が挙げられる。
【０００４】
図７に、バイポーラトランジスタで構成した特許文献１の電流伝送回路を示す。この回路は、送信回路１０１のＱ３と受信回路１０２のＱ５、ならびにＱ４とＱ６が、それぞれカレントスイッチ回路を構成する。たとえば、送信回路１０１の入力端子ＩＮｐがＨｉｇｈレベル、ＩＮｎがＬｏｗレベルの時に、Ｑ３のベース電位はＨｉｇｈレベルに、Ｑ４のベース電位はＬｏｗレベルになる。この時、送信回路１０１の抵抗ＲＬ１と受信回路１０２の定電流源Ｉ２に流れていた電流は、Ｑ３のベース電位がＱ５のベース電位ＶＢよりも高くなると、Ｑ３に流れ始め、Ｑ３のベース電位がＱ５のベース電位ＶＢに対して配線１０３の電圧降下ΔＶＲ分だけ高くなると、全てＱ３に流れることになる。Ｑ４とＱ６の関係は、Ｑ３とＱ５の関係と逆に、Ｑ４に流れていた抵抗ＲＬ２と定電流源Ｉ３の全ての電流がＱ６に流れることになる。受信回路１０２の出力端子ＯｐはＱ５がオフするためＨｉｇｈレベルに、ＯｎはＱ６がオンしてＬｏｗレベルになり、この結果として出力に電圧信号が出力される。この回路方式では、送信回路と受信回路の間で、抵抗ＲＬ１と定電流源Ｉ２、あるいは抵抗ＲＬ２と定電流源Ｉ３の電流を電流信号としてやり取りすることで電流信号伝送を実現している。この回路では、送信回路１０１と受信回路１０２におけるＱ３、Ｑ４、Ｑ５、Ｑ６に常に電流を流すため、これらのトランジスタのエミッタから見たインピーダンスが非常に小さくなる。この結果、この回路は送信回路の出力インピーダンスも受信回路の入力インピーダンスも配線抵抗に比べて小さくできるため、上記トムソンの着流効果による高速化効果が得られる。図７の回路において、バイポーラトランジスタをＮＭＯＳトランジスタに置き換えても同様な伝送が可能である。
【０００５】
図８に、ＭＯＳトランジスタで構成した特許文献２の電流伝送回路を示す。この回路では、送信回路１０１の定電流源Ｉ１の電流が入力端子ＩＮｐとＩＮｎの電位で、配線１０３ないし１０４に流れることになる。たとえば、送信回路１０１の入力端子ＩＮｐがＨｉｇｈレベル、ＩＮｎがＬｏｗレベルの時、Ｑ１はオフし、Ｑ２はオンするため、送信回路１０１の出力端子ＤｐとＤｎは、それぞれＨｉｇｈレベルとＬｏｗレベルになる。この時、受信回路１０２の入力端子Ｒｎは、Ｑ２がオンするため、配線１０４を介して定電流源Ｉ１の電流Ｉｌが引き抜かれる。一方、Ｑ１がオフするために、受信回路１０２の入力端子Ｒｐには、受信回路１０２の入力端子Ｒｐと電源ＶＤＤとの電位差を負荷抵抗Ｒ１と配線１０３の配線抵抗Ｒｔの和で割った電流Ｉｈが流れ込むことになる。この結果、受信回路１０２の出力端子ＯｎとＯｐの間には、前記ＩｌとＩｈによる負荷手段Ｌ３とＬ４で生じる電位差が電圧信号として出力される。この回路方式では、送信回路と受信回路の間で、送信回路の出力がＨｉｇｈレベルの時に流れでる電流Ｉｈと定電流源Ｉ１の電流Ｉｌを電流信号としてやり取りすることで電流信号伝送を実現している。この回路でも、上記トムソンの着流効果による高速化効果は、送信回路１０１抵抗Ｒ１とＲ２を配線抵抗Ｒｔよりも小さく設定し、さらにＱ１１とＱ１２に常に電流を流しておくことで、受信回路の入力インピーダンスを配線抵抗よりも小さくすることで得ることができる。
【０００６】
【非特許文献１】“Current-Mode Techniques for High-Speed VLSI Circuits with application to Current Sense Amplifier for CMOS SRAM’s”、IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.26,NO.4,APRIL 1991
【特許文献１】特開平７−１４７０９２号公報
【特許文献２】特開平８−１６２９４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記図７の従来例では、電流信号の内、抵抗ＲＬ１に流れる電流成分が受信回路１０２の受信端子Ｒｐの電位と配線１０３の配線抵抗Ｒｔと抵抗ＲＬ１によって決定される。この結果、送信回路と受信回路間でやり取りされる電流信号は、受信回路１０２の入力端子Ｒｐの電位はＱ５とＱ６のベースバイアス電圧ＶＢによって決定されるため、配線１０３の配線抵抗Ｒｔやバイアス電圧ＶＢに依存することになる。さらに、上記図８の従来例においても、送信回路と受信回路間でやり取りされる電流信号、つまり送信回路の出力がＨｉｇｈレベルの時に流れでる電流Ｉｈは、受信回路１０２の受信端子Ｒｐの電位と配線１０３の配線抵抗Ｒｔと抵抗Ｒ１によって決定される。したがって、この図９の回路の電流信号も、受信回路１０２の入力端子Ｒｐの電位はＱ１３とＱ１４のゲートバイアス電圧ＶＢによって決定されるために、配線１０３の配線抵抗Ｒｔやバイアス電圧ＶＢに依存することになる。以上に述べたように、どちらの従来回路も送受信間の電流信号が配線抵抗とバイアス電圧ＶＢによって決まる。また、前述したようにどちらの回路も電圧信号への変換は、この電流信号と受信回路の負荷抵抗による電圧降下で行われる。したがって、配線抵抗やバイアス電圧ＶＢがばらつくと、電流信号が大きく変動することで受信回路の出力電圧信号が大きく変動し、回路が誤動作する恐れがある。この電流信号の変動を抑えるためには、配線長に応じて受信回路の負荷抵抗を調整することや、バイアス電圧ＶＢを調整することが必要であった。
【０００８】
そこで、本発明の目的は、半導体基板上のブロック間配線の伝送において、従来回路で問題となる配線抵抗やバイアス電圧のばらつきによる電流信号の変動を抑えて、安定な信号伝送を実現する電流伝送方式の送受信回路を提供することにある。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明する。
【００１０】
半導体装置の回路ブロック間の送受信回路を構成する受信回路は、相補な電流信号を受ける１対の第１ないし第２の受信端子のそれぞれに接続された第１および第２の定電流源手段と、ソースが一方の第１の受信端子と第１の定電流源手段に、ドレインが第１の出力端子と第１の抵抗手段を介して第１の電源に接続された第１のＮＭＯＳトランジスタと、ソースがもう一方の第２の受信端子と第２の定電流源手段に、ドレインが第２の出力端子と第２の抵抗手段を介して第１の電源に接続された第２のＮＭＯＳトランジスタとを備え、第２のＮＭＯＳトランジスタのゲート電圧を第１の出力端子の電圧信号と同相な電圧信号で、第１のＮＭＯＳトランジスタのゲート電圧を第２の出力端子の電圧信号と同相な電圧信号で制御することを特徴としている。この受信回路では、前記の構成を取ることで従来回路が必要としていたバイアス電圧ＶＢを必要としない電流受信回路が実現できる。
【００１１】
さらに、送信回路は、相補な入力電圧信号を受ける１対の第１ないし第２の入力端子対と、相補な入力電圧信号に応じて相補な電流信号を出力する１対の送信端子対を備え、ゲートが一方の第１の入力端子に、ソースが一方の第１の送信端子に、ドレインが第２の電源に接続された第３のＮＭＯＳトランジスタと、ゲートがもう一方の入力端子に、ソースがもう一方の出力端子に、ドレインが第２の電源に接続された第４のＮＭＯＳトランジスタとで構成されたことを特徴としている。
【発明の効果】
【００１２】
前述した特徴にしたがう受信回路では、従来回路が必要としていたバイアス電圧ＶＢを必要としないため、従来回路のようにバイアス電圧ＶＢのばらつきによる送受回路間の電流信号の変動を防止できる。この結果、受信回路の電圧信号の変動も抑止でき安定な信号伝送が可能となる。さらに、上記送信回路では、上記受信回路の第１のＮＭＯＳトランジスタと上記送信回路の第３のＮＭＯＳトランジスタがカレントスイッチ回路を構成しており、お互いのゲート電圧の大小関係で、電流信号がブロック間配線を流れる方向を変えることになる。この電流信号は、従来回路とは異なり、受信回路の第１の定電流源の電流が決定しており、配線抵抗に依存しないことになる。第２のＮＭＯＳトランジスタと第４のＮＭＯＳトランジスタで構成されたカレントスイッチ回路でも同様な動作が行われる。したがって、電流信号が配線抵抗でばらつかないため、受信回路の電圧信号の変動も抑止でき安定な信号伝送が可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１４】
（実施例１）
図１は実施例１の半導体装置の主要部の回路構成を示す。本実施例の半導体装置は同一半導体基盤上に複数の回路ブロックを有する。それらうちの１つの回路ブロックの送信回路から、他の回路ブロックの受信回路に信号を伝送する部分に本実施例の特徴があり、図１はその特徴部分を示す。
ブロック間送受信回路は、同一半導体基板上に形成された送信回路１０１と受信回路１０２と、ブロック間配線１０３，１０４で構成され、送信回路１０１と受信回路１０２との信号伝送を電流信号で行う回路方式である。送信回路１０１は、ゲートが入力端子ＩＮｐに、ドレインが電源ＶＤＤに、ソースが定電流源ＩＰ１を介して接地されたＮＭＯＳトランジスタＭ１と、ゲートがもう一方の入力端子ＩＮｎに、ドレインが電源ＶＤＤに、ソースが定電流源ＩＮ１を介して接地されたＮＭＯＳトランジスタＭ２とを有する。受信回路１０２は、電流受信ブロック１０５とレベル変換ブロック１０６で構成される。電流受信ブロック１０５は、ゲートがレベル変換ブロック１０６の出力端子Ｆｎに接続され、ドレインが負荷手段Ｌ１を介して電源ＶＤＤに接続され、ソースが定電流源ＩＰ２を介して接地されたＮＭＯＳトランジスタＭ３と、ゲートがレベル変換ブロック１０６の出力端子Ｆｐに接続され、ドレインが負荷手段Ｌ２を介して電源ＶＤＤに接続され、ソースが定電流源ＩＮ２を介して接地されたＮＭＯＳトランジスタＭ４を有する。ここでレベル変換ブロック１０６の出力端子Ｆｎの電位は、ＮＭＯＳトランジスタＭ４のドレインから引き出す受信回路１０２の出力端子ＯＵＴｎの電位をＶｓだけレベルシフトした値である。レベル変換ブロック１０６の出力端子Ｆｐの電位は、ＮＭＯＳトランジスタＭ４のドレインから引き出す受信回路１０２の出力端子ＯＵＴｐの電位をＶｓだけレベルシフトした値である。ここで、入力端子ＩＮｐ、ＩＮｎの電圧振幅と、出力端子ＯＵＴｐ、ＯＵＴｎの電圧振幅をＶａとする。上記のレベル変換ブロック１０６のレベルシフト量Ｖｓは、以下の条件を満足するように設定する。
【００１５】
レベルシフト量Ｖｓ＞  ΔＶｒｓ  −  Ｖａ
ここで定電流源ＩＰ１、ＩＰ２、ＩＮ１、ＩＮ２のいずれも電流はＩｓである。ΔＶｒｓは、ブロック間配線（１０３もしくは１０４）の配線抵抗Ｒｔと、定電流源ＩＰ１、ＩＰ２、ＩＮ１、ＩＮ２の電流Ｉｓとの積である。
【００１６】
次に、本回路の動作概要を説明する。ここで、電源ＶＤＤの電圧を１．２ｖととし、受信回路の１０１の入力レベルを、ＨｉｇｈレベルＶＩＨ１を１．２ｖ、ＬｏｗレベルＶＯＬ１を０．９ｖとする。ブロック間配線１０３と１０４の総配線抵抗をＲｔとする。まず、入力端子ＩＮｐがＨｉｇｈレベルで、もう一方の入力端子ＩＮｎがＬｏｗレベルの場合について説明する。ここで、入力端子ＩＮｐがＨｉｇｈ、１．２ｖになると、定電流源ＩＰ２の電流が全てＮＭＯＳトランジスタＭ１、配線１０３の経路に流れる。ＮＭＯＳトランジスタＭ３は、ゲートＦｎの電位が、入力ＨｉｇｈレベルＶＩＨ、１．２ｖから配線抵抗Ｒｔと定電流源ＩＰ２による電圧降下ΔＶＲｔ（＝ＩＰ２の電流×Ｒｔ）を引いた電位よりも低いため、カットオフする。この結果、送信回路１０２の出力端子ＯＵＴｐは、電源ＶＤＤまで上昇し、ＨｉｇｈレベルＶＯＨ、１．２ｖとなる。一方、入力端子ＩＮｎがＬｏｗ、０．９ｖになると、ＮＭＯＳトランジスタＭ２がカットオフし、定電流源ＩＮ１の電流は全てＮＭＯＳトランジスタＭ４、配線１０４の経路に流れる。定電流源ＩＮ１ＩＮ２の全ての電流がＮＭＯＳトランジスタＭ４に流れる。この結果、送信回路１０２の出力端子ＯＵＴｐは、定電流源ＩＮ１とＩＮ２の全ての電流が負荷手段Ｌ２にながれるためにＬｏｗレベルＶＯＬ、０．９ｖとなる。したがって、出力信号はＨｉｇｈレベルが電源ＶＤＤで、Ｌｏｗレベルが定電流源ＩＰ１、ＩＰ２、ＩＮ１、ＩＮ２の電流と負荷手段Ｌ１、Ｌ２で決まるため、配線抵抗Ｒｔによらず、またバイアス電圧ＶＢを必要としない。以上に説明したように、本発明の回路では、送信回路１０２と受信回路１０２の間を、定電流源ＩＰ１とＩＮ１、ＩＰ２とＩＮ２の電流が配線１０３，１０４を介してやり取りすることで信号伝送を行い、さらに受信回路１０２で電圧信号に変換して出力される。図１に示す本実施例の回路では、電流信号が配線抵抗でばらつかないため、受信回路の出力電圧信号の変動も抑止でき安定な信号伝送が可能となる。
【００１７】
（実施例２）
図３は、実施例２の半導体回路の主要部の回路構成を示す。
【００１８】
この実施例ではＮＭＯＳトランジスタＭ４のドレインから引き出す出力端子ＯＵＴｐとＮＭＯＳトランジスタＭ３のゲートとが接続され、ＮＭＯＳトランジスタＭ３のドレインから引き出す出力端子ＯＵＴｎとＮＭＯＳトランジスタＭ３のゲートとが接続されている。すなわち本実施例の構成は、図１の受信回路１０２のレベル変換ブロック１０６のレベルシフト量Ｖｓを０ｖとした構成である。レベル変換ブロック１０６のレベルシフト量Ｖｓが０ｖでも、以下の式を満足すれば、図１で示した実施例と同様な動作が可能となる。
レベルシフト量Ｖｓ＞  ΔＶｒｓ  −  Ｖａ
つまり、入力振幅と出力振幅Ｖａを定電流源ＩＰ１、ないしＩＰ２、ないしＩＮ１、ないしＩＮ２と配線１０３または１０４の配線抵抗Ｒｔによる電圧降下ΔＶｒｓよりも大きく設定すれば、出力信号はＨｉｇｈレベルが電源ＶＤＤで、Ｌｏｗレベルが定電流源ＩＰ１、ＩＰ２、ＩＮ１、ＩＮ２の電流と負荷手段Ｌ１、Ｌ２で決まるため、電流信号が配線抵抗に依存せず、安定な信号伝送が可能となる。
【００１９】
（実施例３）
図４は、実施例３の半導体回路の主要部の回路構成を示す。
本実施例では、受信回路１０２のレベル変換ブロック１０６を増幅回路で構成している。すなわち、受信回路１０２の出力端子ＯＵＴｐはＮＭＯＳトランジスタＭ４０１のゲートに接続される。ＮＭＯＳトランジスタＭ４０１のドレインは負荷手段Ｒ４０４を介して電源ＶＤＤ２が接続され、またレベルシフト回路の出力端子Ｆｎに接続される。同様に受信回路１０２の出力端子ＯＵＴｎはＮＭＯＳトランジスタＭ４０２のゲートに接続される。ＮＭＯＳトランジスタＭ４０２のドレインは負荷手段Ｒ４０３を介して電源ＶＤＤ２が接続されるとともに、レベルシフト回路の他方の出力端子Ｆｐに接続される。これらＮＭＯＳトランジスタＭ４０１、Ｍ４０２のソースは共通に接続され、その共通ノードに電流源Ｉｓが接続される。
出力端子ＯＵＴｐとＯＵＴｎの電位関係で定電流源Ｉｓの電流が負荷手段Ｒ４０４ないしＲ４０３のどちらかに流れ、これにより、レベル変換ブロック１０６の出力端子ＦｎとＦｐの電位が決定される。たとえば出力端子ＯＵＴｐがＨｉｇｈレベル、ＯＵＴｎがＬｏｗレベルでは、ＮＭＯＳトランジスタＭ４０１がオンし、ＮＭＯＳトランジスタＭ４０２がオフし、定電流源Ｉｓの電流が全て負荷手段Ｒ４０４に流れるために、端子Ｆｎの電位は低下し、端子Ｆｐの電位は電源ＶＤＤ２まで上昇する。したがって、端子ＦｎとＦｐの信号電圧は、定電流源Ｉｓと負荷手段Ｒ４０３もしくはＲ４０４の積Ｖａ１で決まることになる。したがって、前述の図３の実施例と同様に、出力振幅Ｖａ１を定電流源ＩＰ１、ないしＩＰ２、ないしＩＮ１、ないしＩＮ２と配線１０３または１０４の配線抵抗Ｒｔによる電圧降下ΔＶｒｓよりも大きく設定すれば、出力信号はＨｉｇｈレベルが電源ＶＤＤで、Ｌｏｗレベルが定電流源ＩＰ１、ＩＰ２、ＩＮ１、ＩＮ２の電流と負荷手段Ｌ１、Ｌ２で決まるため、電流信号が配線抵抗に依存せず、安定な信号伝送が可能となる。
（実施例４）
図５は、実施例４の半導体装置の主要部の回路構成を示す。本実施例は、図１の実施例の送信回路１０１から定電流源ＩＰ１とＩＮ１を取り除き、ＮＭＯＳトランジスタＭ１とＭ２で送信回路を構成したものである。受信回路の構成は図１に示す実施例１の受信回路１０２と変わりがない。
この構成でも、入力端子ＩＮｐと受信回路１０２のＮＭＯＳトランジスタＭ３のゲートＦｎの電位関係で受信回路１０２の定電流源ＩＰ２の電流が通る経路が決まる。また、入力端子ＩＮｎとＮＭＯＳトランジスタＭ４のゲートＦｐの電位関係で、受信回路１０２の定電流源ＩＮ２の電流が通る経路が決まる。受信回路１０２のＮＭＯＳトランジスタＭ１、Ｍ２と、送信回路１０２のＮＭＯＳトランジスタＭ３、Ｍ４のどちらかのＮＭＯＳトランジスタに流れることによって、電流信号伝送と受信電流の電圧変換が行われる。たとえば、入力端子ＩＮｐがＨｉｇｈレベルＶＩＨの時、受信回路１０２のＮＭＯＳトランジスタＭ３のゲートＦｎの電位が、ＶＩＨ−ΔＶｒｓよりも低ければ、ＮＭＯＳトランジスタＭ１はオンし、ＮＭＯＳトランジスタＭ３はオフする。このため、定電流源ＩＰ２の電流は全てＮＭＯＳトランジスタＭ１に流れる。この結果、出力端子ＯＵＴｐは電源ＶＤＤまで上昇し、Ｈｉｇｈレベルとなる。一方、入力端子ＩＮｎはＬｏｗレベルであるため、受信回路１０２のＮＭＯＳトランジスタＭ４のゲートＦｐの電位がＶＩＬ＋ΔＶｒｓよりも高ければ、送信回路１０１のＮＭＯＳトランジスタＭ２はオフし、受信回路１０２のＮＭＯＳトランジスタＭ４はオンする。このため、定電流源ＩＮ２の電流は全てＮＭＯＳトランジスタＭ４と負荷手段Ｌ２に流れる。この結果、出力端子ＯＵＴｎは定電流源ＩＮ２と負荷手段Ｌ２との積だけ電圧降下し、Ｌｏｗレベルとなる。したがって、出力端子ＯＵＴｐとＯＵＴｎの電圧信号は、定電流源ＩＰ２やＩＮ２と負荷手段Ｌ１やＬ２で決定されるため、配線抵抗Ｒｔに依存せず、安定な信号伝送が可能となる。
（実施例５）
図６は、実施例５の半導体回路の主要部回路の構成を示す。本実施例では、送信回路１０２は、定電流源Ｉｓ１、Ｉｓ２及びＩｄｒｖと、カレントスイッチ回路を構成するＮＭＯＳトランジスタＭ６０１及びＭ６０２で構成される。受信回路１０２は図３に示した実施例２の受信回路と同一構成である。
定電流源Ｉｓ１とＩｓ２とＩｄｒｖの電流は同じに設定する。入力端子ＩＮｐとＩＮｎの電位関係で、定電流源Ｉｄｒｖの電流が流れる経路が決まり、たとえば入力端子ＩＮｐがＨｉｇｈレベル、入力端子ＩＮｎがＬｏｗレベルになると、定電流源Ｉｄｒｖの電流は全てＭ６０１に流れることになる。この結果、定電流源Ｉｓ１の電流はＮＭＯＳトランジスタＭ６０１に、定電流源Ｉｓ２の電流は出力端子Ｄｐから配線１０４を介して受信回路１０２の定電流源ＩＮ２に流れ込む。この結果、受信回路１０２のＮＭＯＳトランジスタＭ４は、カットオフ状態になり、出力端子ＯＵＴｎは電源ＶＤＤに上昇し、Ｈｉｇｈレベルになる。一方、送信回路１０１の送端Ｄｎには電流が流れないため、配線１０３にも電流が流れない。このため、受信回路１０２の定電流源ＩＰ２は、全てＮＭＯＳトランジスタＭ３と負荷手段Ｌ１に流れることになる。この結果、この電流と負荷手段Ｌ１の電圧降下で、出力端子ＯＵＴｐにはＬｏｗレベルが出力される。この実施例においても、出力端子ＯＵＴｐとＯＵＴｎの電圧信号は、定電流源ＩＰ２やＩＮ２と負荷手段Ｌ１やＬ２で決定されるため、配線抵抗Ｒｔに依存せず、安定な信号伝送が可能となる。
【産業上の利用可能性】
【００２０】
本発明の回路ブロック間送受信回路は、例えば、半導体基板上に形成された複数の回路ブロック間を信号伝送する場合に、特にブロック間距離が長く配線抵抗が大きいブロック間伝送に適用可能である。
【図面の簡単な説明】
【００２１】
【図１】半導体基板上に設けられた複数の回路ブロックにあって、本発明の一実施の形態による回路ブロック間送受信回路の基本構成を示すブロック図である。
【図２】半導体基板上の微細配線による長距離伝送した場合において、電圧伝送と電流伝送による受信波形の立上り時間を比較した結果である。
【図３】本発明の他の一実施の形態による回路ブロック間送受信回路の基本構成を示すブロック図である。
【図４】本発明の他の一実施の形態による回路ブロック間送受信回路の基本構成を示すブロック図である。
【図５】本発明の他の一実施の形態による回路ブロック間送受信回路の基本構成を示すブロック図である。
【図６】本発明の他の一実施の形態による回路ブロック間送受信回路の基本構成である。
【図７】バイポーラトランジスタで構成した特許文献１の従来の電流伝送回路の構成図である。
【図８】ＭＯＳトランジスタで構成した特許文献２の従来の電流伝送回路の構成図である。
【図９】半導体基板上に形成された配線の等価回路、及び配線長に対する立ち上がり時間を示す特性図である。
【符号の説明】
【００２２】
１０１  送信回路
１０２  受信回路
１０３、１０４  ブロック間配線
１０５  電流受信ブロック
１０６  レベル変換ブロック
ＩＰ１、ＩＮ１、ＩＰ２、ＩＮ２、Ｉｓ、Ｉｄｒｖ、Ｉｓ１、Ｉｓ２  定電流源  
Ｒｕ  単位長当たりの配線抵抗
Ｃｕ  単位長あたりの配線容量
Ｒｔ  配線１０３、ないし１０４の総配線抵抗値
Ｍ１、Ｍ２、Ｍ３、Ｍ４、Ｍ６０１、Ｍ６０２  ＮＭＯＳトランジスタ
ＩＮｐ、ＩＮｎ  入力端子
Ｄｐ、Ｄｎ  出力端子
Ｒｐ、Ｒｎ  入力端子
Ｆｎ、Ｆｐ  レベル変換ブロック出力端子
Ｌ１、Ｌ２、Ｒ４０３、Ｒ４０４  負荷手段。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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