(57)【要約】【課題】リフロー後の変形が防止され、実装性に優れた多層配線板を提供する。【解決手段】多層配線板１は、配線層１１と絶縁層１０１とが交互に積層された多層構造を有し、最外層として互いに厚さの異なる第１の導体層１２Ａと第２の導体層１２Ｂとが形成されている。第１の導体層１２Ａより厚みが大きい第２の導体層１２Ｂは、プリント基板と接続する側とすることが好ましく、第１の導体層１２Ａには半導体素子２０１実装用のバンプ２０３Ａ形成用の開口等のパターンが形成され、第２の導体層１２Ｂにはプリント基板実装用のバンプ２０３Ｂ形成用の開口等のパターンが形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の導体層と第２の導体層とを最外層とし、前記第１の導体層と第２の導体層との間に配線層と絶縁層とが交互に積層された多層配線基板において、
前記第１の導体層と、前記第２の導体層の厚さが異なることを特徴とする多層配線基板。
【請求項２】
前記多層配線基板は、総厚が３００μｍ以下であることを特徴とする請求項１記載の多層配線基板。
【請求項３】
前記第１の導体層は、前記第２の導体層より薄く、当該第１の導体層に半導体素子を実装するためのバンプが配置されることを特徴とする請求項１または２に記載の多層配線基板。
【請求項４】
前記第１の導体層の層厚は２０μｍ未満であり、前記第２の導体層の層厚は２０μｍ以上であることを特徴とする請求項１から３のいずれかに記載の多層配線基板。
【請求項５】
前記第１の導体層の層厚と、前記第２の導体層の層厚との差は５μｍ以上であることを特徴とする請求項１から４のいずれかに記載の多層配線基板。
【請求項６】
前記第１の導体層および前記第２の導体層は、銅めっきであり、
前記第１の導体層または前記第２の導体層のどちらか一方が化学研磨されていることを特徴とする請求項１から５のいずれかに記載の多層配線基板。
【請求項７】
絶縁層と配線層とを交互に積層した積層体の最外層の一方に第１の導体層を形成し、他方に第２の導体層を形成してなる多層配線基板の製造方法において、
前記第１の導体層および前記第２の導体層を銅めっきにより形成し、前記第１の導体層または前記第２の導体層のどちらか一方の層厚を他方の層厚より厚くしたことを特徴とする多層配線基板の製造方法。
【請求項８】
前記第１の導体層または前記第２の導体層のどちらか一方を化学研磨することにより、前記一方の層厚を他方の層厚より薄くしたことを特徴とする請求項７に記載の多層配線基板の製造方法。
【請求項９】
前記積層体の最外層面の一方を銅めっきする際の電流密度と、前記積層体の最外層面の他方を銅めっきする際の電流密度とを変えることにより、前記第１の導体層または前記第２の導体層のどちらか一方の層厚を他方の層厚より厚くした請求項７に記載の多層配線基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ポリイミド等の樹脂からなる絶縁層と導体配線層が交互に積層してなる多層構造を有する薄型多層配線基板およびその製造方法に関し、特に、半導体素子搭載用インターポーザとして用いられる多層配線基板及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体大規模集積回路（ＬＳＩ）等の半導体素子ではトランジスタの集積度が高まり、入出力端子数も年々増加している。こうした半導体素子をプリント配線基板に実装するため、インターポーザと呼ばれる基板が用いられ、ＦＣ−ＢＧＡ（Flip-Chip  Ball  Grid  Array）やＣＳＰ（Chip  Size  Package）等が開発され、実用化されている。
【０００３】
半導体素子内の処理速度が高まるにつれ、インターポーザ内を伝送する信号も高速化の要求が高まってきている。また、半導体素子の入出力端子数も増加の傾向にあり、半導体素子とインターポーザとの接続方法は、ワイヤーボンディングでは対応しきれなくなり、格子配列のフリップチップ接続が必要となる。このため、インターポーザ内の接続端子からの配線の引き回しが単層では困難になり、少なくとも２層に分けて配線を行う必要が出てくる。一方、信号の高速化に対応するため、配線のマイクロストリップ構造やストリップ構造、あるいは、コプレナー構造を採用する必要が出てくることになり、インターポーザの構造はますます多層化の方向にある。
【０００４】
インターポーザとして用いられるこのような多層配線基板は、銅貼基板やセラミック基板上に絶縁樹脂層と導体配線層を交互に積み上げて形成される（例えば特許文献１参照）。特許文献１に開示された工法にて作製された多層配線基板の絶縁層は、ポリイミド等の樹脂を塗布することにより形成され、薄膜化することができる。また、導体配線層はめっきで形成でき、微細配線が可能となる。一方、上下の導体配線層を接続するビアホールはレーザ加工等にて絶縁層を貫通する孔を形成し、孔の内部をめっきで埋めることにより形成できる。このため、銅貼基板を一括積層してなる多層プリント配線基板、あるいは、グリーンシートを積層して一括焼成するセラミック多層配線基板に比べ、高配線密度化、薄膜化、小型化を図ることができる。
【０００５】
また、これとは別に、従来用いられている多層プリント配線基板に銅箔付ポリイミドフィルムを接着剤で貼り合わせた構成の多層配線基板もある。この構成においても、銅箔の薄さから微細配線を形成することが可能となり、同じように、高配線密度化、薄膜化、小型化を図ることができる（例えば特許文献２参照）。さらに特許文献２に開示された多層配線基板はテープ状のフィルムであるため、リールトゥリール方式での処理が可能となり従来の枚葉処理とは異なり生産効率の向上も可能となる。
【０００６】
しかし、このような構造の多層配線基板は絶縁層および導体層を薄膜化して積層する為、基板の剛性が低下し、半導体素子をフリップチップ実装等で基板に実装する際にリフロー時に基板の変形が発生し、半導体素子側のバンプと基板側のバンプの接合がうまく出来ないという実装不良を起こす問題があった
【０００７】
また半導体素子を基板に実装できたとしても、基板と半導体素子の熱膨張係数差により、半導体素子を実装した基板（「パッケージ基板」と呼ぶ）に変形が発生し、マザーボード等のプリント基板にパッケージ基板を実装する際に実装不良を起こす問題もあった。
【０００８】
さらに、複数のダイ・チップを一つのパッケージに封止するＳｉＰ（System  In  Package）とする場合のように複数の半導体素子を基板に実装する場合、はじめに実装した半導体素子により基板が変形し、次に実装する半導体素子において実装不良がおきる問題もあった。
【０００９】
【特許文献１】特開平４−１４８５９０号公報
【特許文献２】特開２００１−５３１１５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は係る従来技術の問題点に鑑みてなされたもので、有機絶縁材からなる絶縁層と導体材料からなる配線層が交互に積層してなる多層構造を有する多層配線基板において、最外層の導体層の厚さを変えることにより、基板の剛性を高め、実装性の良好な基板を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の請求項１に係る発明は、第１の導体層と第２の導体層とを最外層とし、前記第１の導体層と第２の導体層との間に配線層と絶縁層とが交互に積層された多層配線基板において、前記第１の導体層と、前記第２の導体層の厚さが異なることを特徴とする多層配線基板としたものである。
【００１２】
本発明の請求項２に係る発明は、前記多層配線基板は、総厚が３００μｍ以下であることを特徴とする請求項１記載の多層配線基板としたものである。
【００１３】
本発明の請求項３に係る発明は、前記第１の導体層は、前記第２の導体層より薄く、当該第１の導体層に半導体素子を実装するためのバンプが配置されることを特徴とする請求項１または２に記載の多層配線基板としたものである。
【００１４】
本発明の請求項４に係る発明は、前記第１の導体層の層厚は２０μｍ未満であり、前記第２の導体層の層厚は２０μｍ以上であることを特徴とする請求項１から３のいずれかに記載の多層配線基板としたものである。
【００１５】
本発明の請求項５に係る発明は、前記第１の導体層の層厚と、前記第２の導体層の層厚との差は５μｍ以上であることを特徴とする請求項１から４のいずれかに記載の多層配線基板としたものである。
【００１６】
本発明の請求項６に係る発明は、前記第１の導体層および前記第２の導体層は、銅めっきであり、前記第１の導体層または前記第２の導体層のどちらか一方が化学研磨されていることを特徴とする請求項１から５のいずれかに記載の多層配線基板としたものである。
【００１７】
本発明の請求項７に係る発明は、絶縁層と配線層とを交互に積層した積層体の最外層の一方に第１の導体層を形成し、他方に第２の導体層を形成してなる多層配線基板の製造方法において、前記第１の導体層および前記第２の導体層を銅めっきにより形成し、前記第１の導体層または前記第２の導体層のどちらか一方の層厚を他方の層厚より厚くしたことを特徴とする多層配線基板の製造方法としたものである。
【００１８】
本発明の請求項８に係る発明は、前記第１の導体層または前記第２の導体層のどちらか一方を化学研磨することにより、前記一方の層厚を他方の層厚より薄くしたことを特徴とする請求項７に記載の多層配線基板の製造方法としたものである。
【００１９】
本発明の請求項９に係る発明は、前記積層体の最外層面の一方を銅めっきする際の電流密度と、前記積層体の最外層面の他方を銅めっきする際の電流密度とを変えることにより、前記第１の導体層または前記第２の導体層のどちらか一方の層厚を他方の層厚より厚くした請求項７に記載の多層配線基板の製造方法としたものである。
【発明の効果】
【００２０】
本発明によれば、薄型の多層配線基板においても、基板の剛性を高め、実装性を良好にすることができる。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照して本発明について詳細に説明する。以下、同一部材には同一符号、同一模様を付し説明を省略又は簡略化する。なお、図面は模式的であり、長さ、巾、及び厚みの比率等は現実のものとは異なる。また、部材の模様は材質を表すものではない。
【００２２】
図１は、本発明の第１実施態様に係る多層配線基板１に半導体素子２０１を実装した状態の断面模式図である。図２と図３は図１に示す多層配線基板１の製造工程の一例を示す。
【００２３】
多層配線基板１は、導体パターン１１Ｐを有する複数の配線層１１が絶縁層１０１を介して積層されて構成されている。多層配線基板１の対向する表面は、第１の導体層１２Ａと第２の導体層１２Ｂがそれぞれソルダーレジスト１０８に覆われた面となっている。換言すれば、第１の導体層１２Ａと第２の導体層１２Ｂは、複数の配線層１１と絶縁層１０１とが積層された積層体の最外層にある導体層である。
【００２４】
図１に示すように、第１の導体層１２Ａと第２の導体層１２Ｂとは互いに層厚が異なる。第１の導体層１２Ａには半導体素子２０１を実装するためのバンプ２０３Ａが配置され、第２の導体層１２Ｂにはプリント基板２０２に多層配線基板１０を実装するためのバンプ２０３Ｂが配置されている。以下、図２および図３を参照してこのような多層配線基板１０の製造方法の一例について説明する。
【００２５】
まず、図２（ａ）に示すように、有機絶縁材で構成した板状体の両面に導電性材料からなる層を形成した基材１０００を用意する。基材１０００は、有機絶縁材からなる絶縁層１０１と、導体材料からなり絶縁層１０１を挟む２層の導体膜１００を有する。基材１０００としては、各種基材が使用できるが、生産効率の向上の為にリールトゥリールによって処理できる基材とすることが好ましい。基材としては、絶縁材料としてポリイミド、導体材料として銅箔を使用した銅箔付きポリイミドフィルムが好ましい。ここで銅箔付きポリイミドフィルムを推奨する理由として、リールトゥリール処理ができることが挙げられる。絶縁層を構成する材料としては液晶ポリマー、ポリイミド樹脂、ポリオレフィン樹脂等が挙げられるが、耐熱性、可撓性、平滑性、低吸水率を満足するものとしてポリイミド樹脂が好ましい。また配線層は金属で構成され、導電性のよいものであれば構わないが、コストおよび導電性から銅を材料とするものが好ましく、電解銅箔、圧延銅箔等の平滑性の良い銅箔がより好ましい。
【００２６】
次に、図２（ｂ）に示すように、絶縁層１０１を挟む上下２層の導体膜１００同士を接続するビアホール１０２を形成する。ビアホールを形成する方法については、レーザ加工が好ましい。レーザについては炭酸ガスレーザ、ＹＡＧ（イットリウム・アルミニウム・ガーネット）レーザ、エキシマーレーザ等がある。ＹＡＧレーザは、基本波、第２高調波、第３高調波、第４高調波のいずれを用いてもよいが、導体膜、絶縁層共に加工を行う為、両者を同時に加工することの出来る４００ｎｍ以下の短波長レーザであるＹＡＧ第３高調波、第４高調波ならびにエキシマーレーザがより好ましい。
【００２７】
ビアホール下層に堆積した有機絶縁材料の残さを取り除く。具体的には、絶縁層１０１を貫通するビアホール１０２を形成した後、過マンガン酸カリウムと水酸化ナトリウムの混合液等の液中に基板１０００を浸漬させ、デスミア処理を行う。
【００２８】
次に、図２（ｃ）に示すように絶縁層１０１の上下にある導体膜１００同士を接続する為にフィルドビアめっきとして銅めっきを行う。銅めっきを行うことで、ビアホール１０２がめっき銅で充填され、フィルドビア１０３が形成される。フィルドビアめっきを行う工程には、基板の表面に電解めっきのシード層を形成するために無電解銅めっきまたはダイレクトプレーティングを行う工程と、シード層を給電パターンとして電解めっきを行いビアホール１０２に銅を充填する工程とが含まれる。フィルドビアめっきを行うめっき浴については銅濃度が高く、硫酸濃度の低いいわゆる一般浴といわれる浴で行うとよい。フィルドビアめっき後の基材１０００断面は絶縁層１０１の上下に形成された銅箔由来の導体膜１００それぞれの表面上に、電解めっきによりめっきされた銅１０４が析出した状態となる。
【００２９】
フィルドビアめっき後は、導体膜１００の表面にめっきされた銅が析出して導体材料の層１４が厚くなる。導体材料の層１４が厚いと配線パターンの形成に不利であるため、図２（ｄ）に示すように膜厚を減らすとよい。導体材料の層１４の膜厚を減らすために行う研磨については物理研磨と化学研磨がある。基材１０００がテープ状である場合に物理的研磨を行うと、基材が伸縮して、後の工程においてアライメント不良等の不具合を起こすため、化学研磨を用いることが好ましい。化学研磨は公知のエッチング液を使用して行うことが出来る。
【００３０】
次に、図２（ｅ）に示すように、薄くした２層の導体材料の層１４それぞれをフォトレジスト１０５でコートする。そして、図２（ｆ）に示すように露光、現像を行い、基板１０００の表裏両面にフォトレジスト１０５で回路配線のパターンを描き、フォトレジスト１０５をマスクとして、図２（ｇ）に示すように基板１０００の表裏両面をエッチングする。基板１０００は、フォトレジストで覆われた表裏両面を同時にエッチングしてもよく、別々にエッチングしてもよい。エッチング後、図２（ｈ）に示すようにフォトレジスト１０５を剥離して、配線パターンとする。このように公知のフォトリソグラフィー技術を使用して基板１０００の両面に回路を描く配線パターンを有する配線層１１を形成する。
【００３１】
このようにして回路を形成した基板１０００に対して、図２（ｉ）に示すように２つの配線層１１のそれぞれを覆う積層接着層１０６を設ける。そして、片面に銅箔１００Ｂがついたポリイミド薄板１０７を、ポリイミド樹脂製部分が積層接着層１０６と接するように配置してロールラミネートする。これにより、ポリイミド薄板１０７が積層接着層１０６を介して基板１０００に積層された積層体が得られる。得られた積層体において、銅箔１００Ｂ部分をエッチングすることで配線パターンを有する配線層１１が形成され、配線層１１と配線層１１にあってポリイミド薄板１０７のポリイミド樹脂製の部分および積層接着層１０６を構成する接着剤部分は絶縁層１０１となる。
【００３２】
ポリイミド薄板１０７を加工して配線層１１を形成する工程は、図２（ｂ）〜（ｈ）に示した基材１０００の加工工程と同様であるため、以下に簡略化して説明する。まず、基材１０００に積層したポリイミド薄板１０７をレーザ加工して、ポリイミド樹脂層を貫通するビアホール用の孔を形成する。ビアホールは、フィルドビアめっき処理することにより、フィルドビアを形成する。フィルドビアめっきに伴い銅箔１００Ｂ上に析出する銅は化学研磨等により処理して導体層を加工しやすいようにした後、フォトレジストをコートし、露光、現像、エッチングする。その後、レジストを剥離して図３（ｊ）に示すように、銅箔１００Ｂとこの表面に析出した銅との積層部に回路を形成して配線パターンを有する配線層１１とする。
【００３３】
配線層１１上に積層接着層１０６を介してポリイミド薄板１０７を積層し、ポリイミド薄板１０７片面の銅箔を加工する上記工程を繰り返すことで、所望の数の配線層１１と絶縁層１０１とが交互に積層された多層構造の多層配線基板原体１０００´を得る。
【００３４】
この基板原体１０００´の両面に銅等の導電性材料を成膜して、最外層となる第１の導体層１２Ａと第２の導体層１２Ｂとを形成する。銅めっき時には、第１の導体層１２Ａと第２の導体層１２Ｂとに膜厚差をつけるために、板状の基板原体１０００´の表面と裏面をめっきする際の陰極電流密度を変えるとよい。これにより、基板原体１０００´の表裏それぞれで析出する銅に差が出る為、最外層の銅厚差をつけることが出来る。なおこの際の銅厚差は、剛性を挙げる効果を出す為にも５μｍ以上の差をつけることが好ましい。
【００３５】
なお、最外層の２つの導体層に挟まれた配線層は１以上であればよく、複数ある場合、層厚は同一であることが好ましい。積層体内部の複数の配線層の厚さが異なる場合は、複数の層を同一の厚さの接着層で積層すれば接着層の埋め込み不良が生じるおそれがあり、接着層の厚さを変えれば各配線層間の絶縁層の厚さが変わり電気特性上、好ましくない。これに対し、最外層の２つの導体層に挟まれた配線層の厚さを同一とすれば、上記問題を回避できる。
【００３６】
配線層は、厚すぎると配線パターンをエッチングすることが難しくなる一方、薄すぎると基板の剛性が低くなるため、厚さ１０〜１５μｍが好ましい。配線層間の絶縁層の厚さは２２〜２７μｍが好ましい。なお、本実施態様では絶縁層１０１の厚さはポリイミド薄板１０７のポリイミド樹脂部分とポリイミド薄板１０７とポリイミド薄板に塗布した積層接着層１０６を含んだ部分の厚さ（すなわち、ある配線層１１の片側面から、この片側面に接する絶縁層１０１を介してこの配線層１１と向かい合う別の配線層１１の片側面までの距離）である。このため、絶縁層の厚さはポリイミド薄膜の樹脂の厚さや積層接着層の厚さによって異なるが、本実施態様に用いたようなポリイミド薄膜の樹脂部分の厚さは２５μｍであるので、絶縁層の厚さを上記範囲内にすれば絶縁層の厚さを概ね、均一にできる。
【００３７】
配線層は偶数、設けることが好ましい。基材１０００の両面に対して配線層を形成して配線層の数を偶数とすれば、積層が容易である。また、片側面のみに積層すると基板のそりが大きくなる傾向があるが、配線層を偶数として基材１０００両面に層を重ねることでそりが大きくなることを防止できるためである。
【００３８】
最外層の２つの導体層の厚さを変化させるためには、基板原体１０００´の表面と裏面とを同条件でめっきした後、銅めっきした線基板原体１０００´に対して化学研磨等を行ってどちらか一方の導体層を薄くしてもよい。具体的には、化学研磨を行う場合であれば、最外層にある２つの導体層のどちらか一方に処理薬液がスプレーされないようにする、導体層をフィルムで保護する等して、当該一方の導体層は銅めっき後の銅厚がほぼそのままの状態で残るようにし、他方の導体層の銅厚を薄くすれば最外層の銅厚差をつけることが出来る。この場合も表裏の銅厚差は５μｍ以上になるようにするとよい。
【００３９】
なお、導体層の厚さを厚くする導体層（この例では第２の導体層１２Ｂ）は、半導体素子とフリップチップ接続を行う側（ＦＣ側）ではなく、プリント基板と接続する側（ＢＧＡ側）の導体層であることが好ましい。この理由については、ＢＧＡ側とＦＣ側を比較した場合に、配線の太さに関しても一般的にＢＧＡのほうが太く、剛性を高くする為の銅の面積も比較的多くすることが可能であるからである。また銅厚を厚くした導体層の銅厚は２０μｍ以上であると、反りに対する効果が顕著に出る為望ましい。
【００４０】
最外層を化学研磨等して層厚に差をつけた後は、最外層の第１の導体層１２Ａおよび第２の導体層１２Ｂそれぞれに、フォトレジストをコートし、露光、現像、エッチングを行った後、レジストを剥離して、パターン形成を行う。ここで、ＢＧＡ側の導体層の層厚を厚くするためには、層厚を厚くした第２の導体層１２Ｂのパターンをプリント基板接続用のバンプ２０３Ｂが配置される回路パターンとし、層厚の薄い第１の導体層１２Ａのパターンをフリップチップ接続用のバンプ２０３Ａが配置される回路パターンとすればよい。
【００４１】
なお、エッチングの際に第１の導体層１２Ａおよび第２の導体層１２Ｂとでは、銅厚が異なるため、一般的な条件でエッチングするには、第１の導体層１２Ａと第２の導体層１２Ｂそれぞれを異なる条件でエッチングする必要がある。しかし、両面同時にエッチングを行う方が生産性も良い。そこで、エッチング時のスプレー圧や、マスクの補正等を行うことで、表裏の第１の導体層１２Ａと第２の導体層１２Ｂを同時にエッチング可能なような条件設定することが好ましい。このようにして図３（ｋ）に示すようなＢＧＡ側の銅厚が厚い積層体を作成することが出来る。
【００４２】
このようにして、第１の導体層１２Ａと第２の導体層１２Ｂとに回路パターンを形成した後、図３（ｌ）に示すように第１の導体層１２Ａと第２の導体層１２Ｂそれぞれの表裏にソルダーレジスト１０８を加工し、バンプを配置する部分にニッケル金めっき１０９を行うといった表面処理を施してよい。第１の導体層１２Ａと第２の導体層１２Ｂに対するこれらの加工は、公知の方法によればよい。
【００４３】
上述した加工を行った基板原体１０００´は、外形をパッケージサイズとする外形抜きを行い、所望の形状の多層配線基板１とする。多層配線基板１には、必要に応じてさらに図１（ｍ）に示すようにフリップチップ接続の為のパッド部分にはんだ１１０を付けるはんだプリコート処理や、スティフナと呼ばれる補強板１１１貼り付ける等の処理を行う。
【００４４】
なお、本発明では、多層配線基板１の板厚が厚い場合には最外層の銅厚の一方を厚くした場合の効果が明確に出ない。一方、多層配線基板１全体の厚さ（総厚）は３００μｍ以下であれば、最外層の銅厚の一方を厚くする効果が明確である。このように総厚が薄い多層配線基板１は半導体素子を搭載した場合のパッケージとして薄型であるため、電子機器の小型化に寄与し、本発明は、このような薄型の多層配線基板１に好適に用いられる。
【実施例】
【００４５】
以下、本発明を実施例により具体的に説明する。ただし、本発明は後述する実施例に何ら限定されるものではない。実施例では、上述した第１実施態様に係る多層配線基板１と同様の構成の多層配線板を作成した。
【００４６】
［実施例１］
基材１０００に相当する部材として、両面銅箔付ポリイミドテープ(三井化学製  商品名ネオフレックス  Cu/PI/Cu=６μｍ/３０μｍ/６μｍ)を使用した。この基材にビアホール用孔部を加工する為に、３５５ｎｍの波長の紫外線レーザを使用し、ビアホール用孔部加工を行った。加工したビアホール用孔部の直径は６０μｍであった。
【００４７】
その後、ビアホール用孔部底部に堆積した樹脂残さを除去する為に、過マンガン酸カリウムと水酸化ナトリウムを３対２の割合でイオン交換水に溶解させ、約５０℃に加熱してデスミア処理用の溶液を作成した。この混合液中に基材を浸漬させ、樹脂残さを除去した。
【００４８】
次いで、基材の両面に電気めっきのシード層を形成する為に無電解銅めっき処理を行った。その後、硫酸銅めっき液により電解めっき処理を行い、ビアホール用孔部に銅を充填してフィルドビアを形成した。電解めっき処理は陰極電流密度２ＡＳＤで約３０分間めっきを行った。
【００４９】
次に銅厚を薄くする為に化学研磨を行った。化学研磨液は硫酸過水系の化学研磨液を使用し、めっき後に約２０μｍであった導体層（基材由来の銅箔とその上に析出した銅とが積層してなる層）の厚さが約１１μｍとなるまで導体層の両面を研磨した。
【００５０】
次に、基材両面の導体層それぞれに配線パターン形成するために、配線形成用のドライフィルムレジストをラミネーターにより加熱加圧し、基材に張り合わせ、それぞれの導体層の上にレジスト層を形成した。
【００５１】
次いで、所定のパターンを形成したフォトマスクを用いて超高圧水銀ランプを光源とした平行光にて露光し、１％炭酸ナトリウム水溶液にて現像を行い、所望のレジスト形状を得た。
【００５２】
銅のエッチングは比重１．４０の塩化第二鉄にて行い、銅をレジスト形状に沿ってエッチングした。その後、レジストを３％水酸化ナトリウム水溶液にて剥離を行い、回路パターンが描かれた配線層を得た。
【００５３】
その後、基材両面の配線層それぞれの上に、接着剤を塗布し、この接着剤からなる積層接着層を介して片面銅箔付きポリイミドテープ（三井化学  商品名ネオフレックス）をロールラミネーターにて張り合わせた。ポリイミドの厚さは１３μｍであり、配線層上に塗布された接着剤とこのポリイミドテープとを合わせてなる絶縁層の厚さは２３μｍであった。その後、それぞれのポリイミドテープのポリイミド部分に同様にビアホール用の孔部を形成し、孔部に銅を充填してフィルドビアを形成した。また、それぞれの銅箔部分は、エッチングして回路形成を行い、４層の配線層が３層の絶縁層と交互に積層された４層の積層体を形成した。
【００５４】
そして４層の積層体の最外層に接着剤を介して再度、上述した片面銅箔付きポリイミドテープを積層し、ポリイミド部分にビアホールを形成し、銅めっきを行った。銅めっきされた積層体は、６層の導電性材料の層が５層のポリイミド樹脂製の絶縁層を介して積層されてなる。この積層体の最外層の２つの層は、２回目に積層された片面銅箔付きポリイミドテープの銅箔上に銅めっきされた銅が析出した導体層である。
【００５５】
最外の２つの導体層は、一方をＦＣ側、他方をＢＧＡ側とし、両者の銅厚に差をつけるように化学研磨した。具体的には、水平処理で行っている化学研磨用の処理液をスプレーする際、スプレーノズルを片面目止めして、ＢＧＡ側に処理液がスプレーされないようにし、ＦＣ側とする導体層（第１の導体層）のみを１１μｍとするように化学研磨を行った。また処理液がスプレーされなかったＢＧＡ側の導体層（第２の導体層）はめっき後の銅厚約２０μｍのままであった。
【００５６】
その後、両方の導体層それぞれにレジストをコートし、露光、現像を行い、エッチングした。エッチングに際しては、マスクで表裏の補正値を変更し、エッチング時も表裏でスプレー圧とスプレーノズルを表裏で異なるように設定することで、厚さの異なる第１の導体層および第２の導体層を同時に加工することが出来た。
【００５７】
そして、回路パターンを形成した第１の導体層および第２の導体層それぞれを覆うようにソルダーレジストをコートし、それぞれにバンプ等を設けるための開口パターンを形成した。開口部には、ニッケル金めっき処理を行った。
【００５８】
その後、膜厚の薄い第１の導体層の開口部に形成されたフリップチップパッドにはんだ付けを行うはんだプリコートを施した。そしてパッケージサイズとなるように外形抜きを行い、反り防止の為のスティフナをチップ実装部の周囲に張り合わせて薄型多層基板を得た。
【００５９】
得られた多層配線基板１に対し、図１に示すように半導体チップ２０１を実装し、リフロー後にＸ線検査装置によって接合状態を確認した。その結果、基板リフロー時の反りによるはんだバンプの接合不良は、チップの端部でも確認されず、良好な実装状態であった。また、実装後の実装部のパッケージ基板の反りは２００μｍ以下であり、パッケージ基板をプリント配線基板２０２に実装する場合も接合状態は良好であった。
【００６０】
[比較例１]
比較例として実施例１の基板の最外層に銅厚差をつけず、第１の導体層、および第２の導体層の厚さをともに１１μｍとなるように化学研磨した基板を用いて、多層配線基板を作成した。比較例１で作成した多層配線基板は、第１の導体層と第２の導体層とに銅厚差を設けなかった以外は実施例１と同様に作成されている。
【００６１】
比較例１で作成した多層配線基板について、実施例１と同様に半導体チップを実装したところ基板作成時の反りは大きく変わらなかったものの、チップ実装後のリフローにおいて変形が大きかった。その後のＸ線検査では、チップ端部にバンプが接合していない部分や、接合していても形状がよくないいわゆるコールドジョイントが多発していることが認められた。また、チップ実装後の実装部のパッケージ基板の反りは２００μｍ以上であった。
【００６２】
以上に示すように、本発明の多層配線基板およびその製造方法によれば、薄型多層配線基板のチップ実装後の変形を抑えることが可能で、実装性の非常に良好な基板を提供することが可能となる。
【産業上の利用可能性】
【００６３】
本発明は、半導体チップを搭載するパッケージ用のインターポーザに使用できる。
【図面の簡単な説明】
【００６４】
【図１】本発明の一実施態様に係る多層配線基板に半導体素子を実装した断面模式図。
【図２】図１の多層配線板の製造工程の一例を示す図。
【図３】図１の多層配線板の製造工程の一例を示す図。
【符号の説明】
【００６５】
１・・・・・多層配線基板
１１・・・・配線層
１２Ａ・・・第１の導体層
１２Ｂ・・・第２の導体層
１０１・・・絶縁層
１０２・・・ビアホール（孔）
１０３・・・フィルドビア
１０４・・・電解めっき層（導体材料の層の一部）
１０５・・・フォトレジスト（感光性樹脂）
１０６・・・積層接着層
１０７・・・片面銅箔付きポリイミドテープ（片面導体層付絶縁樹脂）
１０８・・・ソルダーレジスト
１０９・・・ニッケル金めっき層
１１１・・・スティフナ
２０１・・・半導体素子
２０２・・・プリント基板
２０３Ａ、２０３Ｂ・・・はんだバンプ
１０００・・基材
１０００´・・・・・・・基板原体
【図１】
2008283043.tif 000003
【図２】
2008283043.tif 000004
【図３】
2008283043.tif 000005