(57)【要約】      （修正有）【課題】窒化物読取専用メモリデバイスを積層する積層型不揮発性メモリデバイス及びその製造方法を提供する。【解決手段】積層型不揮発性メモリデバイスは、お互いの上に積層された複数のビットライン１１０，１３０およびワードライン層１２０，１４０を含む。ビットライン層１１０，１３０は、前記デバイスの製造を効率的かつ費用効率の良いものとする進歩した加工技術を利用して形成されうる複数のビットラインを含む。デバイスはＮＡＮＤ処理のために構成することができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
お互いの上に順に形成された複数のビットライン層と複数のワードライン層とを含む不揮発性メモリデバイス製造方法であって、
絶縁体上に半導体層を形成することと、
前記半導体層にパターニングおよびエッチングを施して複数のビットラインを形成することと、
前記第一ビットライン層の上に第一ワードライン層を形成することとを含む、第一ビットライン層を形成する工程を含み、
前記第一ワードライン層を形成することは、
第一トラップ構造と、導電体層と、第二トラップ構造とを順に形成することと、
前記第一および第二トラップ構造と、前記導電体層とにパターニングおよびエッチングを施して複数のワードラインを形成することとを含む、方法。
【請求項２】
前記半導体層にパターニングおよびエッチングを施すことは、
前記半導体層の上にキャップ層を形成することと、
前記キャップ層と前記半導体層とにエッチングを施して、前記キャップ層と前記半導体層との残りの部分を含むビットライン領域を形成することと、
前記エッチングされたキャップ層および半導体層の上に誘電体層を形成することと、
前記誘電体層の一部分にエッチングを施して、前記ビットライン領域間と前記キャップ層の前記残りの部分の上部とに誘電体領域を形成することと、
前記キャップ層の前記残りの部分を除去して、前記キャップ層の上部の前記誘電体層の前記部分を除去することとを含む、請求項１に記載の方法。
【請求項３】
前記キャップ層は窒化物層を含む、請求項２に記載の方法。
【請求項４】
前記誘電体層は二酸化シリコンを含む、請求項２に記載の方法。
【請求項５】
前記二酸化シリコンは高密プラズマ、化学気相堆積を利用して堆積される、請求項４に記載の方法。
【請求項６】
前記第一および第二トラップ構造の各々を形成することは、
シリコン―酸化物―窒化物―酸化物―シリコン（ＳＯＮＯＳ）構造を形成することを含む、請求項１に記載の方法。
【請求項７】
前記第一および第二トラップ構造の各々を形成することは、
酸化物―窒化物―酸化物（ＯＮＯ）窒化物読取専用メモリ構造を形成することを含む、請求項１に記載の方法。
【請求項８】
前記第一および第二トラップ構造の各々を形成することは、
Ｂａｎｄ−ｇａｐ  Ｅｎｇｉｎｅｅｒｅｄ（ＢＥ）‐ＳＯＮＯＳ構造を形成することを含む、請求項１に記載の方法。
【請求項９】
前記第一および第二トラップ構造の各々を形成することは、
シリコン―酸化物―窒化物―シリコン（ＳＯＮＳ）構造を形成することを含む、請求項１に記載の方法。
【請求項１０】
前記第一および第二トラップ構造の各々を形成することは、
上部ＢＥ−ＳＯＮＯＳ構造を形成することを含む、請求項１に記載の方法。
【請求項１１】
前記第一および第二トラップ構造の各々を形成することは、
上部シリコン―酸化物―窒化物―酸化物―シリコンー酸化物―シリコン（ＳＯＮＯＳＯＳ）構造を形成することを含む、請求項１に記載の方法。
【請求項１２】
前記第一および第二トラップ構造の各々を形成することは、
下部ＳＯＳＯＮＯＳ構造を形成することを含む、請求項１に記載の方法。
【請求項１３】
前記第一および第二トラップ構造の各々を形成することは、
シリコン―酸化物―窒化物―酸化物―窒化物―シリコン（ＳＯＮＯＮＳ）構造を形成することを含む、請求項１に記載の方法。
【請求項１４】
前記第一および第二トラップ構造の各々を形成することは、
シリコン窒化物（ＳｉＮ）層を形成することを含む、請求項１に記載の方法。
【請求項１５】
前記第一および第二トラップ構造の各々を形成することは、
ＳｉＯＮ層を形成することを含む、請求項１に記載の方法。
【請求項１６】
前記第一および第二トラップ構造の各々を形成することは、
Ｈｉ―Ｋ材料を堆積することを含む、請求項１に記載の方法。
【請求項１７】
Ｈｉ―Ｋ材料は、ＨｆＯ２、ＡｌＮ、あるいはＡｌ２Ｏ３である、請求項１６に記載の方法。
【請求項１８】
前記複数のワードラインで被覆されていない前記複数のビットラインの前記領域にソース／ドレイン領域を形成する工程をさらに含む、請求項１に記載の方法。
【請求項１９】
前記半導体層はＰ−型半導体材料を含み、
前記ソース／ドレイン領域を形成する工程は、前記Ｐ−型半導体材料にＮ＋領域を形成することを含む、請求項１８に記載の方法。
【請求項２０】
前記Ｎ＋領域はＡｓあるいはＰを利用して形成される、請求項１９に記載の方法。
【請求項２１】
前記導電体層はポリシリコン材料を含む、請求項１に記載の方法。
【請求項２２】
前記導電体層は、ポリシリコン／シリサイド／ポリシリコン材料を含む、請求項２１に記載の方法。
【請求項２３】
前記導電体層は金属を含む、請求項２１に記載の方法。
【請求項２４】
前記金属はアルミニウム、銅、あるいはタングステンである、請求項２３に記載の方法。
【請求項２５】
前記第一ワードライン層の上に第二ビットライン層を形成する工程をさらに含む、請求項１に記載の方法。
【請求項２６】
前記第一ビットライン層の上に第二ワードライン層を形成する工程をさらに含む、請求項２５に記載の方法。
【請求項２７】
お互いの上部に順に形成された複数のビットライン層と複数のワードライン層とを含む不揮発性メモリデバイス製造方法であって、
第一ビットライン層を形成する工程と、
前記第一ビットライン層の上に第一ワードライン層を形成する工程とを含み、
前記第一ワードライン層を形成する工程が、
トラップ構造と導電体層とを順に形成することと、
前記トラップ構造と前記導電体層とにパターニングおよびエッチングを施して複数のワードラインを形成することと、
前記第一ワードライン層の上に誘電体層を形成することとを含む、方法。
【請求項２８】
前記誘電体層の上に第二ビットライン層を形成する工程をさらに含む、請求項２７に記載の方法。
【請求項２９】
前記第二ビットライン層の上に第二ワードライン層を形成する工程をさらに含む、請求項２８に記載の方法。
【請求項３０】
前記トラップ構造を形成することは、
シリコン―酸化物―窒化物―酸化物―シリコン（ＳＯＮＯＳ）構造を形成することを含む、請求項２７に記載の方法。
【請求項３１】
前記トラップ構造を形成することは、
酸化物―窒化物―酸化物（ＯＮＯ）構造を形成することを含む、請求項２７に記載の方法。
【請求項３２】
前記トラップ構造を形成することは、
Ｂａｎｄ−ｇａｐ  Ｅｎｇｉｎｅｅｒｅｄ（ＢＥ）‐ＳＯＮＯＳ構造を形成することを含む、請求項２７に記載の方法。
【請求項３３】
前記トラップ構造を形成することは、
シリコン―酸化物―窒化物―シリコン（ＳＯＮＳ）構造を形成することを含む、請求項２７に記載の方法。
【請求項３４】
前記トラップ構造を形成することは、
上部ＢＥ−ＳＯＮＯＳ構造を形成することを含む、請求項２７に記載の方法。
【請求項３５】
前記トラップ構造を形成することは、
上部シリコン―酸化物―窒化物―酸化物―シリコンー酸化物―シリコン（ＳＯＮＯＳＯＳ）構造を形成することを含む、請求項２７に記載の方法。
【請求項３６】
前記トラップ構造を形成することは、
下部ＳＯＳＯＮＯＳ構造を形成することを含む、請求項２７に記載の方法。
【請求項３７】
前記トラップ構造を形成することは、
シリコン―酸化物―窒化物―酸化物―窒化物―シリコン（ＳＯＮＯＮＳ）構造を形成することを含む、請求項２７に記載の方法。
【請求項３８】
前記トラップ構造を形成することは、
シリコン窒化物（ＳｉＮ）層を形成することを含む、請求項２７に記載の方法。
【請求項３９】
前記トラップ構造を形成することは、
ＳｉＯＮ層を形成することを含む、請求項２７に記載の方法。
【請求項４０】
前記トラップ層を形成することは、
Ｈｉ―Ｋ材料を堆積することを含む、請求項２７に記載の方法。
【請求項４１】
Ｈｉ―Ｋ材料は、ＨｆＯ２、ＡｌＮ、あるいはＡｌ２Ｏ３である、請求項４０に記載の方法。
【請求項４２】
前記複数のワードラインで被覆されていない前記複数のビットラインの前記領域にソース／ドレイン領域を形成する工程をさらに含む、請求項２７に記載の方法。
【請求項４３】
前記導電体層はポリシリコン材料を含む、請求項２７に記載の方法。
【請求項４４】
積層型不揮発性メモリデバイスであって、
各ビットライン層が、半導体材料から形成され誘電体領域で分離される複数のビットラインを含む、複数のビットライン層と、
各ワードライン層が複数のワードラインを含む、複数のワードライン層とを含み、
各ワードラインが、
第一トラップ構造と、
導電体層と、
第二トラップ構造とを含む、
積層型不揮発性メモリデバイス。
【請求項４５】
前記半導体材料が、シリコン、ゲルマニウム、あるいはシリコンゲルマニウムを含む、請求項４４に記載のデバイス。
【請求項４６】
前記第一トラップ構造が、酸化物―窒化物―酸化物（ＯＮＯ）構造を含む、請求項４４に記載のデバイス。
【請求項４７】
前記第一トラップ構造が、シリコン―酸化物―窒化物―酸化物―シリコン（ＳＯＮＯＳ）構造を含む、請求項４４に記載の方法。
【請求項４８】
前記第一トラップ構造が、Ｂａｎｄ−ｇａｐ  Ｅｎｇｉｎｅｅｒｅｄ（ＢＥ）‐ＳＯＮＯＳ構造を含む、請求項４４に記載の方法。
【請求項４９】
前記第一トラップ構造が、シリコン―酸化物―窒化物―シリコン（ＳＯＮＳ）構造を含む、請求項４４に記載の方法。
【請求項５０】
前記第一トラップ構造が、上部ＢＥ−ＳＯＮＯＳ構造を含む、請求項４４に記載の方法。
【請求項５１】
前記第一トラップ構造が、上部シリコン―酸化物―窒化物―酸化物―シリコンー酸化物―シリコン（ＳＯＮＯＳＯＳ）構造を含む、請求項４４に記載の方法。
【請求項５２】
前記第一トラップ構造が、下部ＳＯＳＯＮＯＳ構造を含む、請求項４４に記載の方法。
【請求項５３】
前記第一トラップ構造が、シリコン―酸化物―窒化物―酸化物―窒化物―シリコン（ＳＯＮＯＮＳ）構造を含む、請求項４４に記載の方法。
【請求項５４】
前記第一トラップ構造が窒化物層を含む、請求項４４に記載のデバイス。
【請求項５５】
前記窒化物層がシリコン窒化物（ＳｉＮ）層である、請求項５４に記載のデバイス。
【請求項５６】
前記窒化物層がＳｉＯＮ層である、請求項５４に記載のデバイス。
【請求項５７】
前記第一トラップ構造がＨｉ−Ｋ材料を含む、請求項４４に記載のデバイス。
【請求項５８】
Ｈｉ―Ｋ材料は、ＨｆＯ２、ＡｌＮ、あるいはＡｌ２Ｏ３である、請求項５７に記載のデバイス。
【請求項５９】
前記導電体層はポリシリコンを含む、請求項４４に記載のデバイス。
【請求項６０】
前記導電体層は、ポリシリコン／シリサイド／ポリシリコンを含む、請求項４４に記載のデバイス。
【請求項６１】
前記導電体層は金属を含む、請求項４４に記載のデバイス。
【請求項６２】
前記金属はＡｌ、Ｃｕ、あるいはＷである、請求項６１に記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は２００５年１２月９日出願の「多層ＮＡＮＤ  ＮＲＯＭ工程（Process of Multi Layer NAND NROM）」というタイトルの米国仮出願番号６０／７４８，８０７の優先権を合衆国法典第３５巻１１９（ｅ）に基づき主張しており、その全体をここに参照として組み込む。
【０００２】
ここに記載される実施形態は、不揮発性メモリデバイスとその製造方法に関しており、より詳しくは、積層型不揮発性メモリデバイスおよびその製造方法に関している。
【背景技術】
【０００３】
不揮発性メモリデバイスは、より多くの製品に利用されるようになってきている。例えば、フラッシュ型のメモリデバイスはＭＰ３プレーヤ、デジタルカメラに、コンピュータファイルなどの記憶デバイスとして利用されている。これら利用法が増えるにつれ、小さなパッケージに収まる大きなメモリへの要求が出ている。これはより高密度のメモリの製造を必要とする。よって、研究開発が従前の不揮発性メモリデバイスの密度を増やすことに向けられてきている。
【０００４】
不揮発性メモリデバイスの密度を増やす一つの方法は、積層型メモリデバイス（つまり、メモリセル層がお互いの上に積層されているデバイス）を作ることである。残念ながら、現在に至るまで、ある種の積層型メモリデバイスを作る試みはあまり行われてこなかった。例えば、積層型窒化物読取専用メモリデザインは少ない。これは一部には積層型メモリデバイスが必ずしも最新の製造工程と両立できるものでないので、積層型メモリデバイスの製造を非効率で費用の嵩むものにする可能性があるから、ということが理由としてある。
【０００５】
従前の不揮発性メモリデバイスの密度を増やすには他の方法もあるが、これら方法は全てのアプリケーションの必要を提起するものではない。よって、従前の不揮発性メモリデバイスの密度を増やすには、さらなる、あるいは他の方法が依然として必要とされている。
【０００６】
ある特定のタイプの不揮発性メモリデバイスが、窒化物読取専用メモリデバイスである。図１は従前の窒化物読取専用メモリ構造体１５０を図示する。分かるように、窒化物読取専用メモリ１５０はシリコン基板１５２上に構築されている。シリコン基板はＰ−型シリコン基板あるいはＮ−型シリコン基板であってよいが、様々なデザイン上の理由から、Ｐ−型シリコン基板がしばしば好まれる。そしてソース／ドレイン領域１５４、１５６が基板１５２に注入される。そしてトラップ構造１５８が基板１５２上の、ソース／ドレイン領域１５４、１５６間に形成される。制御ゲート１６０がトラップ構造１５８の上部に形成される。
【０００７】
ソース／ドレイン領域１５４、１５６は、基板１５２のものと反対の型にドープされたシリコン領域である。例えば、Ｐ−型シリコン基板１５２が利用する場合、Ｎ−型のソース／ドレイン領域１５４、１５６をその中に注入することができる。
【０００８】
電荷トラップ構造１５８は、基板１５２中のトラップ層およびチャネル１６６の間に、窒化物トラップ層と隔離酸化物層とを持つ。他の実施形態においては、トラップ構造１５８は、二つの隔離あるいは誘電体層の間に挟まれた、酸化物あるいはより詳しくは二酸化シリコン層などの、窒化物トラップ層を含むこともできる。このような構成はしばしば酸化物―窒化物―酸化物（ＯＮＯ）トラップ構造と呼ばれる。
【０００９】
電荷は、ソース／ドレイン領域１５４、１５６の隣のトラップ構造１５８に集積し閉じ込められ、効果的に二つの別個の独立した電荷１６２、１６４を記憶する。各電荷１６２、１６４は、トラップ電子のポケットの有無で表される、プログラムあるいは消去の、二つの状態のうちの一つに維持することができる。これにより、マルチレベルのセル技術に関する複雑性なしに、二ビットの情報を記憶することができる。
【００１０】
窒化物読取専用メモリセル１５０中の各記憶領域は、他の記憶領域とは独立してプログラムすることができる。窒化物読取専用メモリセルは、負の電荷電子をセルの一端に近いトラップ構造１５８の窒化物層へ注入する電圧をかけることでプログラムされる。消去は、前に、プログラム中に窒化物層に記憶された電子を補うことのできる窒化物層の場所へ空孔を注入する電圧をかけることで達成される。
【００１１】
窒化物読取専用メモリデバイスは、図１に図示するセルのようなメモリセルアレーを製造することで構築される。アレーは、ワードおよびビットラインによりセル同士を結びつけることで構築される。
【００１２】
図１に図示されるデバイスのような、窒化物読取専用メモリデバイスは、セルごとに多数のビットを記憶するよう構成することができるが、窒化物読取専用メモリデバイスの密度増加はその代わりに積層型構成を利用することで可能となる。残念ながら、窒化物読取専用メモリデバイスを積層するのは稀であり、積層する場合には、その工程が非効率的で費用がより嵩むものとなる。
【発明の開示】
【００１３】
積層型不揮発性メモリデバイスの製造方法が開示される。開示されている方法は、効率的な加工技術を利用して積層型デバイスを製造する。よって、ここに記載する実施形態は多様なレベルの積層を達成するよう大きさは自由に変えられる。
【００１４】
一側面によると、積層型窒化物読取専用メモリはここに記載の方法を用いて製造できる。
【００１５】
別の側面によると、積層型窒化物読取専用メモリデバイスは、例えば薄膜トランジスタ（ＴＦＴ）加工技術などのシリコン・オン・インシュレータ（ＳＯＩ）加工技術を利用して製造できる。
【００１６】
別の側面によると、ここに記載された方法を利用して製造される積層型メモリデバイスは、ＮＡＮＤ演算用に構成することができる。
【００１７】
発明の、これら、およびその他の特徴、側面、および実施形態を、以下の、詳細な記載というセクションにおいて記載する。
【図面の簡単な説明】
【００１８】
発明の特徴、側面、および実施形態を、付随する図面と共に記載するが、図面中、
【００１９】
【図１】従前の窒化物読取専用メモリ構造を図示する。
【００２０】
【図２】一実施形態による、積層型窒化物読取専用メモリ構造を図示する。
【００２１】
【図３−２１】一実施形態による、図２の積層型窒化物読取専用メモリの製造ステップの進捗例を図示する。
【００２２】
【図２２】図３−２１に図示するステップを利用して製造されたＮＡＮＤ型アレーの選択されたメモリセルの電流経路を図示する。
【００２３】
【図２３Ａ−２３Ｈ】図２のデバイスのトラップ構造を形成するのに利用できる構造例を図示する。
【００２４】
【図２３Ｉ−２３Ｊ】図２３Ｃに図示する構造のバンド図である。
【００２５】
【図２４】一実施形態により構成された、積層型不揮発性メモリ構造の別の例を図示する。
【００２６】
【図２５−３５】一実施形態による、図２４のデバイスを製造する工程の一例を持つ加工ステップを図示する。
【００２７】
【図３６−３７】上の図面に図示された方法により製造されたＴＦＴ  ＮＡＮＤデバイスの操作特性例を図示する。
【発明を実施するための最良の形態】
【００２８】
以下に提示する、寸法、計測値、範囲、試験結果、数値データなどは、性質上、概算値であり、そうではないと記載がある以外、正確なデータを意図してはいない。関連する概算値の性質はデータの性質、文脈、および記載される特定の実施形態あるいは実装形態の性質に依存する。
【００２９】
図２は、一実施形態による、積層型窒化物読取専用メモリ１００の一例を図示する。図２の例においては、積層型窒化物読取専用メモリ１００は絶縁層１０２上に製造されている。よって、デバイス１００はＳＯＩ加工技術を利用して製造される。例えば、デバイス１００は薄膜トランジスタ（ＴＦＴ）加工技術を利用して製造することができる。そして、続くビットライン層およびワードライン層を絶縁層１０２上に製造することができる。例えば、図２において、第一ビットライン層１１０が絶縁層１０２の上部に製造される。そして第一ワードライン層１２０が第一ビット層１１０上に製造される。次に第二ビットライン層１３０が第一ワードライン層１２０上に製造される。最後に、第二ワードライン層１４０が第二ビットライン層１３０上に製造される。
【００３０】
これに続いて、図１に図示した層の上に、さらなるビットラインおよびワードライン層を製造することができる。したがって、二つのビットライン層および二つのワードライン層は、利便上示したに過ぎず、ここに記載した方法はビットライン層および／またはワードライン層をある数に制限するものとして捉えられるべきではない。各ビットライン層１１０、１３０は、絶縁領域１０６で分離される複数のビットライン１０４を有す。各ワードライン層１２０、１４０はトラップ層１０３、１０７間に挟まれるワードライン導電体１０５を有す。
【００３１】
図２に図示した積層型構成を利用して、より大きなメモリ密度を達成することができる。さらに、以下に説明するように、効率的な加工技術を利用して構造１００を製造することができる。
【００３２】
図３−２１は、一実施形態による、構造１００製造ステップのシーケンス例を図示する。図３に図示するように、半導体層２０４は絶縁層２０２上に形成することができる。ある実施形態においては、例えば、絶縁層２０２は酸化物材料を含むことができる。半導体層２０４は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）などの、Ｐ−型半導体材料を含むことができる。例えば、層２０４が絶縁層２０２上に堆積された薄膜ポリシリコンを含むことが好ましいであろう。他の実施形態においては、半導体層２０４がＮ−型半導体材料を含むことができることは理解されよう。そしてキャップ層２０６を半導体層２０４の上に形成することができる。ある実施形態においては、例えば、キャップ層２０６がシリコン窒化物（ＳｉＮ）材料を含むことができる。
【００３３】
図４に図示するように、従前のフォトリソグラフィー技術を利用して、層２０４、２０６をパターニング、エッチングすることができる。図５はこの時点までに製造されているデバイスを含む層の上面図を示す。図４は図５の線ＡＡ'における断面図である。図５から分かるように、層２０６、２０４はパターニング、エッチングされて、絶縁層２０２を完全にトラバースする領域２０５を形成する。下記に説明するように、領域２０５は図２に示す第一ビットライン層１１０のビットラインを形成する。
【００３４】
図６を参照すると、図示されているように、誘電体層２０９を絶縁層２０２の上に形成することができる。誘電体層２０９は、例えば、二酸化シリコン（ＳｉＯ２）層であってよく、高密プラズマ（ＨＤＰ）−化学気相堆積（ＣＶＤ）を利用して形成できる。図７を参照すると、誘電体層２０９の一部は除去され、キャップ層２０６の残りの部分、および半導体層２０４の残りの部分を露呈している。例えば、従前のウェットエッチング（つまり、等方性工程）を利用して誘電体層２０９の一部分を除去することができる。誘電体層２０９うち適当な量の除去は、誘電体層２０９とキャップ層２０６との間の高いエッチング選択率を持つことで達成できる。エッチング工程により、誘電体領域２１０がキャップ層２０６の上に形成され、誘電体領域２１２が半導体層２０４の残りの部分の間に形成される。
【００３５】
図８はこの時点までに製造されている層の上面図を示す。図７は層の線ＡＡ'における断面図である。故に、図８から分かるように、誘電体領域２１２は今、領域２０５の間に存在している。図によると誘電体領域２１０はキャップ層２０６の一部分を被覆している。
【００３６】
図９を参照すると、誘電体層２０９の領域２１０を除去にあたり、キャップ層２０６の残りの部分を除去することもできる。例えば、熱いリン酸を利用してキャップ層２０６の残りの部分を除去することができる。部分２１０は誘電体領域２１２から切り離されているので、キャップ層２０６の残りの部分の除去中に誘電体層２０９の領域２１０は自動的に除去される。
【００３７】
図６−９に図示した工程は、本願の譲受人に譲渡されている、２００２年４月３０日発行の「フラッシュメモリデバイスの平坦化方法」というタイトルの米国特許番号６，３８０，０６８に記載されているので、その全体を述べたこととして、ここに参照として組み込む。図６−９に記載の工程により、図９に示す残りの表面の効率的な平坦化が生じる。よって、ここで記載する製造工程は、より新しい、効率的な加工技術と両立できる。これにより積層型不揮発性メモリデバイスの製造が効率的かつ費用効率が良いものになる。
【００３８】
図１０はこれまでに形成された層の上面図である。図９は、図１０に示す層の線ＡＡ'における断面図である。よって、絶縁層２０２は今、酸化物領域２１２と、半導体材料２０４の残りの部分から形成されたビットライン２０５とで交互に被覆されている。
【００３９】
それから、図１１−１３に図示するように、ワードライン２２０をビットライン２０５の上に形成することができる。図１２に図示するように、ワードライン２２０の形成では、先ず、トラップ構造２２２が半導体層２０４の残りの部分および絶縁領域２１２の上に形成される。そしてワードライン導電体２２４がトラップ構造２２２の上に形成され、第二トラップ構造２１８がワードライン導電体２２４の上に形成されてもよい。そして、ＳｉＮ層（不図示）が第二トラップ構造２１８の上に形成されてもよい。そしてこれら層を、従前のフォトリソグラフィー技術を利用して、パターニング、エッチングして、図１１に図示するようなワードライン２２０を生成することもできる。エッチングは、ＨＤＰ酸化物領域２１２がエッチング工程でストップとして機能するように構成することができる。そして別のＨＤＰ酸化物層（不図示）を、エッチングされたワードライン２２０（不図示のＳｉＮを含む）の上に形成することもできる。そして、ＨＤＰ層を部分的にエッチングして、図６―９に図示したのと同様の方法で、ＨＤＰ酸化物層の一部をＳｉＮ層（不図示）の残りの部分と共に除去してもよい。これによって、図１４、１５との関連で以下に記載するように、ワードライン２２０間にＨＤＰ酸化物領域２４２が残存することになる。
【００４０】
図１１、１２の例において、トラップ構造２１８、２２２はＯＮＯ構造である。故に、トラップ構造２１８、２１２は、酸化物層、窒化物層、酸化物層を順に形成することで形成される。例えば、酸化物層はＳｉＯ２を持ち、窒化物層はＳｉＮ層を持つことができる。理解されるように、窒化物層はプログラム処理中に電荷をトラップするトラップ層として機能する。トラップされた電荷はメモリセルについて閾値電圧を変化させ、これを検出するとセルのプログラム状態を判断することができる。
【００４１】
図２３Ａ−２３Ｈは、デバイス１００内で利用できる様々なトラップ構造の例示的実施形態を図示する。例えば、図１２を参照すると、図２３Ａ−２３Ｈに図示する構造をトラップ構造２２２として利用できる。図２３Ａに図示する第一例示的実施形態はシリコン―酸化物―窒化物―酸化物―シリコン（ＳＯＮＯＳ）構造を持つ。この構造では、酸化物層２７２、窒化物層２７４、酸化物層２７６がポリシリコン層２１４の上に順に形成されている。酸化物領域２７２はトンネル誘電体層として機能し、窒化物層２７４は電荷をトラップするトラップ層にアクセスする。図２３ＡのＳＯＮＯＳ構造を利用すると、電荷は、トラップ層２７４への空孔注入により、特定のセルのトラップ層２７４に記憶される。空孔のトラップ層２７４への直接トンネリングにより、セルを消去することができ、これにより前にトラップ層２７４に記憶された電子を補うことができる。空孔のトラップ層２７４へのトンネリングは、ファウラー・ノルドハイムのトンネリングにより達成される。酸化物層２７２は薄い酸化物層（厚み３ナノメータ未満）であってもよい。図２３Ａに図示されるＳＯＮＯＳトラップ構造を利用して形成されるセルは、例えばＮＡＮＤメモリアプリケーションに利用することができる。
【００４２】
図２３Ａに図示するＳＯＮＯＳトラップ構造を利用して構築されるＮＡＮＤデバイスは、電荷保存中の、空孔のトラップ層２７４への直接トンネリングから生じる漏洩電流により、幾ばくか電荷保存の点で劣ることがある。
【００４３】
図２３Ｂは窒化物読取専用メモリトラップ構造を図示する。ここでも、窒化物読取専用メモリトラップ構造は、酸化物層２７８、窒化物層２８０、および第二酸化物層２８２を順にポリシリコン領域２１４の上に形成することで形成されるＯＮＯ構造を持つ。しかし、ここでは酸化物層２７８は約５−７ナノメータの範囲の厚みを持つ。図２３Ｂの窒化物読取専用メモリ構造を利用して形成されるセルは、電子を層２８０へ注入することでプログラムされる。図２３Ｂの窒化物読取専用メモリ構造を利用して形成されるセルは、その後、熱い空孔消去技術（hot hole erase techniques）で消去することができる。図２３Ｂの窒化物読取専用メモリ構造はＮＯＲアプリケーションに利用することもできるが、図２３Ｂの窒化物読取専用メモリ構造を利用して構築されるデバイスは、熱い空孔消去技術によって幾ばくかの劣化を呈す。
【００４４】
図２３ＣはＢａｎｄ−ｇａｐ  Ｅｎｇｉｎｅｅｒｅｄ（ＢＥ）‐ＳＯＮＯＳ構造を図示する。図２３ＣのＢＥ―ＳＯＮＯＳ構造は、ＯＮＯ構造２９４の次に、窒化物層２９０、誘電体層２９２、と順に形成することで製造される。故にＯＮＯ構造２９４は、酸化物層２８４、窒化物層２８６、酸化物層２８８を順にポリシリコン層２１４の上に形成することで形成される。図２３ＡのＳＯＮＯＳ構造と同様に、図２３ＣのＢＥ−ＳＯＮＯＳ構造も、ファウラー・ノルドハイムの空孔トンネリングを利用してメモリセルを消去するが、図２３ＣのＢＥ−ＳＯＮＯＳ構造には、直接トンネリング漏洩に起因する保存の不都合、あるいは熱い空孔消去損傷に起因するデバイス劣化は見られない。さらには、図２３ＣのＢＥ−ＳＯＮＯＳ構造は、ＮＯＲおよびＮＡＮＤアプリケーション両方に利用することができる。
【００４５】
図２３Ｉ、２３Ｊは、図２３Ｃが図示するＢＥ−ＳＯＮＯＳ構造の、ＯＮＯ構造２９４のバンドを図示するバンド図である。図２３Ｉはデータ保存中のバンド図であり、図２３Ｊは消去中のバンド図である。図２３Ｉから分かるように、保存中、空孔はＯＮＯ構造２９４を持つ層の電位壁を克服するに足るエネルギーを持たない。データ保存は、トラップ構造２９４にわたり低電界が存在するときに起こる。空孔のトンネリングを構造２９４が阻むので、低電界の適用中にはトンネリング漏洩はあまりない。しかし図２３Ｊに図示するように、トラップ構造２９４にわたり高電界が存在するときには、バンドがシフトして構造２９４へ空孔をトンネリングさせる。これは層２８６、２８８が呈する壁が、高電界が存在するときのバンドシフトのせいで、空孔の観点からは殆ど消去される理由による。
【００４６】
図２３Ｄ−２３Ｈは、デバイス１００が含むトラップ層に利用できる他の例示的構造を図示する。例えば、図２３Ｄは、デバイス１００が含むトラップ層に利用できるＳＯＮＳ構造を図示する。図２３Ｄに図示する構造は、ポリシリコン層２１４の上に形成された薄い酸化物層３０２を含む。そして窒化物層３０４が薄い酸化物層３０２の上に形成される。そしてゲート導電体層２２４を窒化物層３０４の上に形成することができる。薄い酸化物層３０２はトンネル誘電体として機能して、窒化物層３０４に電荷を記憶することができる。
【００４７】
図２３Ｅは、デバイス１００が含むトラップ構造に利用できる上部ＢＥ−ＳＯＮＯＳ構造の一例である。よって、図２３Ｅに図示する構造は、ポリシリコン層２１４の上に形成される酸化物層３０６を含む。そして窒化物層３０８が酸化物層３０６の上に形成され、酸化物層３１０、窒化物層３１２、酸化物層３１４を含むＯＮＯ構造３１５が窒化物層３０８上に形成される。図２３Ｅの例では、酸化物層３０６はトンネル誘電体層として機能して、窒化物層３０８に電荷をトラップすることができる。
【００４８】
図２３Ｆは、デバイス１００が含むトラップ層に利用できる下部ＳＯＮＯＳＯＳ構造を図示する。図２３Ｆに図示する構造は、ポリシリコン層２１４の上に形成される酸化物層３１６、および、酸化物層３１６の上に形成される窒化物層３１８を含む。そして薄い酸化物層３２０が窒化物層３１８の上に形成され、その上に薄いポリシリコン層３２２が続く。そして別の薄い酸化物層３２４がポリシリコン層３２２の上に形成される。よって、層３２０、３２２、３２４が形成され、ＯＳＯ構造がゲート導電体２２４付近に形成された。図２３Ｆの例では、酸化物層３１６はトンネル誘電体として機能することができ、窒化物層３１８に電荷を記憶することができる。
【００４９】
図２３Ｇは、下部ＳＯＳＯＮＯＳ構造を図示する。ここで、薄いＯＳＯ構造３２５がポリシリコン層２１４の上に形成されている。ＯＳＯ構造３２５は、薄い酸化物層３２６、薄いポリシリコン層３２８、および薄い酸化物層３３０を持つ。そして窒化物層３３２をＯＳＯ構造３２５の上に形成することができ、酸化物層３３４を窒化物層３３２の上に形成することができる。図２３Ｇの例では、ＯＳＯ構造３２５はトンネル誘電体として機能して、窒化物層３３２に電荷を記憶することができる。
【００５０】
図２３Ｈは、デバイス１００が含むトラップ構造に利用できるＳＯＮＯＮＳ構造の例を図示する。ここで、酸化物層３３６がポリシリコン層２１４の上に形成されており、窒化物層３３８が酸化物層３３６の上に形成されている。そしてＯＮ構造３４１が窒化物層３３８の上に形成されている。ＯＮ構造３４１は、窒化物層３３８の上に形成された薄い酸化物層３４０、薄い酸化物層３４０の上に形成された薄い窒化物層３４２を持つ。図２３Ｈの例では、酸化物層３３６はトンネル誘電体にアクセスすることができ、窒化物層３３８に電荷をトラップすることができる。
【００５１】
他の実施形態においては、トラップ構造はＳｉＮあるいはＳｉＯＮあるいは、ＨｆＯ２、Ａｌ２Ｏ３、ＡｌＮなどのＨｉ−Ｋ材料を含むことができる。概して、特定のアプリケーションの要件を満たしていさえすれば、任意のトラップ構造あるいは材料を利用することができる。
【００５２】
ワードライン導電体２２４は、ポリシリコン材料、ポリシリコン／シリサイド／ポリシリコン材料などのＮ＋あるいはＰ＋導電体材料、あるいはアルミニウム（Ａｌ）、銅（Ｃｕ）、あるいはタングステン（Ｗ）などの金属から形成できる。
【００５３】
ひとたびワードライン２２０が形成されると、ワードライン２２０が被覆していないビットライン２０５を持つ半導体層２０４の領域に、ソースおよびドレイン領域２１６を形成できる。よって、これらソースおよびドレイン領域２１６は半導体層２０４の領域２１６へ注入および熱駆動することができる。理解されるように、この工程は自己整合工程である。図１１の例では、ソースおよびドレイン領域は、ヒ素（Ａｓ）、リン（Ｐ）などを利用して形成されるＮ＋領域であるべきである、というのも半導体層２０４がＰ−型の半導体材料からなっているからである。Ｐ＋領域はＮ−型半導体材料を利用する実施形態で形成されるべきであるのが理解されよう。
【００５４】
ソースおよびドレイン領域２１６の形成後、半導体層２０４は、Ｎ＋領域としてドープされたソース／ドレイン領域２１６、およびワードライン２２０の下に残存するＰ−型領域２１４を持つ。以下に説明するように、これらＰ−型領域２１４は特定のメモリセルのためのチャネル領域を形成する。
【００５５】
図１２は、図１１に図示した層の線ＡＡ'における断面図である。分かるように、Ｐ−型領域２１４がワードライン２２０の下に残存して、誘電体領域２１２により分離されている。図１３は線ＢＢ'における断面図である。図１３から分かるように、Ｎ＋ドープ領域２１６がワードライン２２０間に形成されて、誘電体領域２１２により分離されている。図１４、１５に図示されるように、ＨＤＰ酸化物領域２４２をワードライン２２０間に形成することもできる。
【００５６】
図１６−１８に図示するように、第二ビットライン層（ビットライン層１３０）がワードライン２２０の上に形成される。よって、図１６に図示するように、ビットライン２２８をワードライン２２０の上に形成することもできる。これらビットラインは、図６−９に図示するビットライン２０５を形成するのに利用されたのと同じ工程で形成することができる。ビットライン２２８は故に誘電体領域２３６により分離される。図１７は線ＢＢ'における断面図である。分かるように、ワードライン２２０間の領域において第一ビットライン層１１０が第二ビットライン層１３０からＨＤＰ酸化物２４２により分離されている。図１８は線ＡＡ'における断面図である。分かるように、ビットライン２２８が、ビットライン２０５の上に形成されているワードライン２２０の上に形成されている。
【００５７】
図１９−２１に図示するように、ワードライン２３０がビットライン２２８の上に形成され、第二ワードライン層（ワードライン層１４０）を形成することができる。ワードライン２２０同様、ワードライン２３０は、トラップ構造２４０、２４４間に挟まれたワードライン導電体２４６を含むことができる。これが図２１に図示されており、この図は、図１９に図示する層の線ＡＡ'における断面図である。図２０は線ＢＢ'における断面図である。
【００５８】
故に、図２１の例においては、トラップ構造２４０、２４４は、酸化物層、窒化物層、酸化物層を順に形成することで形成される。例えば、酸化物層はＳｉＯ２を持ち、窒化物層はＳｉＮ層を持つことができる。理解されるように、窒化物層はデバイスプログラム処理中に電荷をトラップするトラップ層として機能する。トラップされた電荷はメモリセルについて閾値電圧を変化させ、これを検出するとセルのプログラム状態を判断することができる。
【００５９】
他の実施形態においては、トラップ構造２４０、２４４は、図２３Ａ−２３Ｈに図示した構造のうちのいずれかを持つことができる。
【００６０】
他の実施形態においては、トラップ構造はＳｉＮあるいはＳｉＯＮあるいは、ＨｆＯ２、Ａｌ２Ｏ３、ＡｌＮなどのＨｉ−Ｋ材料を含むことができる。概して、特定のアプリケーションの要件を満たしていさえすれば、任意のトラップ構造あるいは材料を利用することができる。
【００６１】
ワードライン導電体２４６は、ポリシリコン材料、ポリシリコン／シリサイド／ポリシリコン材料などのＮ＋あるいはＰ＋導電体材料、あるいはアルミニウム（Ａｌ）、銅（Ｃｕ）、あるいはタングステン（Ｗ）などの金属から形成できる。
【００６２】
ひとたびワードライン２３０が形成されると、ワードライン２３０が被覆していないビットライン２２８の領域に、ソースおよびドレイン領域２３４を形成できる。よって、これらソースおよびドレイン領域２３４はビットライン２２８へ注入および熱駆動することができる。理解されるように、この工程は自己整合工程である。図１９の例では、ソースおよびドレイン領域は、ヒ素（Ａｓ）、リン（Ｐ）などを利用して形成されるＮ＋領域であるべきである、というのもビットライン２２８がＰ−型の半導体材料からなっているからである。Ｐ＋領域はＮ−型半導体材料を利用する実施形態で形成されるべきであるのが理解されよう。
【００６３】
ソースおよびドレイン領域２３４の形成後、ビットライン２２８は、Ｎ＋領域としてドープされたソース／ドレイン領域２３４、およびワードライン２３０の下に残存するＰ−領域２３２を持つ。以下に説明するように、これらＰ−型領域２３２は特定のメモリセルのためのチャネル領域を形成する。
【００６４】
図２２に図示するように、図３−２１に示す工程は、複数のメモリセルを含む積層型メモリアレーを製造する。このような三つのセル２５０、２５２、２５４は図２２が例示している。領域２３４が各セルのソースおよびドレイン領域を形成し、電流は矢印の方向にセルを流れる。セルはＮＡＮＤ処理用に構成することができる。セル２５０、２５２、２５４はアレーの上部層にあるが、アレーは各々の上部に積層される複数のセル層を含む。これは図２１の断面図に図示することができる。
【００６５】
図２１から分かるように、トラップ構造２４０はセル２５０、２５２、２５４の構造のゲートを形成し、トラップ構造２４０の下の領域２３６はセル２５０、２５２、２５４のチャネル領域を形成し、ワードライン２３０のどちらかの側のソース／ドレイン領域２３４は、セル２５０、２５２、２５４のソースおよびドレイン領域を形成している（図２２参照）。加えて、トラップ構造２１８はメモリセル（セル２５０、２５２、２５４の下のセル２５６、２５８、２６０）の層のゲート構造を形成することができる。トラップ構造２１８の上の領域２３６は、セル２５６、２５８、２６０のチャネル領域を形成し、ワードライン２３０のどちらかの側のソース／ドレイン領域２３４はセル２５６、２５８、２６０のソースおよびドレイン領域を形成する。ここで、導電導電体２２４は、セル２５６、２５８、２６０のゲート構造に電圧を供給する実際のワードラインを形成する。
【００６６】
メモリセルの第三層（例えば、セル２６２、２６４、２６６）は、図２１に図示するように、セル２５６、２５８、２６０の下に存在する。トラップ構造２２２はこれらセルのゲート構造を形成する。導電体層２２４は、様々なセルのゲート構造に電圧を供給する実際のワードラインを形成する。ワードライン２２０の下の領域２１４はこれらセルのチャネル領域を形成し、ワードライン２２０のどちらかの側の領域２１６は、これらセルのソースおよびドレイン領域を形成する。
【００６７】
図２４は積層例を図示する。不揮発性メモリデバイスを一実施形態により構成した。図２５−３５は、別の実施形態による、図２４のデバイスの製造ステップの進捗を図示する。図２４−３５に関して記載される実施形態は、ワードラインがメモリセル間で共有できない、より簡略化したデザインを提示する。図２４から分かるように、図２４−３５に図示する工程は、絶縁体あるいは誘電体層２４０２を持ち、絶縁体２４０２の上部にワードライン・ビットライン層が積層され、インター層あるいはインターモジュール誘電体層２４０４により分離されている積層型メモリ構造を製造する。ワードラインおよびビットライン層は、ワードライン２４０６からトラップ構造２４０８により分離されるビットライン２４１０を持つ。下で説明するように、ビットライン層を堆積して、パターニング、エッチングを行ってビットライン２４１０を形成することもできる。そしてトラップ構造層を堆積して、ワードライン層をトラップ構造層の上に堆積することもできる。そしてワードラインおよびトラップ構造層をパターニング、エッチングして、ビットライン２４１０の上のワードラインを形成することもできる。そしてビットライン２４１０の上、およびワードライン２４０６の下のトラップ構造２４０８は、メモリセルに電荷を記憶するトラップ層として機能することができる。
【００６８】
図２５−３５は、図２４に図示するデバイスの製造工程の例を図示する。図２５に図示するように、ポリシリコン層２５０４を絶縁層２５０２の上に堆積することができる。絶縁層２５０２は酸化物層（例えば二酸化シリコン材料（ＳｉＯ））を含むことができる。ポリシリコン層２５０４は約２００―１，０００Aの範囲の厚みをもつことができる。例えば、ポリシリコン層２５０４の厚みは、ある実施形態によれば、好ましくは約４００Aである。
【００６９】
図２６を参照すると、ポリシリコン層２５０４が従前のフォトリソグラフィー工程によりパターニング、エッチングされ、ビットライン領域２５０６が製造される。例えば、絶縁層２５０２はエッチング工程においてエッチングのストップとして利用され、領域２５０６が製造される。図２６に図示される層の厚み全体は、約２００−１０００Aであってよく、約４００Aが好ましい。
【００７０】
図２７Ａ−２７Ｃは、ビットライン領域２５０６を製造すべくポリシリコン層２５０４をエッチングする代替工程を図示する。図２７Ａを参照すると、キャップ層２５０８をポリシリコン層２５０４の上に形成することができる。例えば、キャップ層２５０８はシリコン窒化物（ＳｉＮ）層を持つことができる。そしてポリシリコン層２５０４およびキャップ層２５０８は、図２７Ｂに図示するように、従前のフォトリソグラフィー技術を利用してパターニング、エッチングすることができる。ここでも、絶縁層２５０２はエッチング工程におけるエッチングのストップとして機能することができる。
【００７１】
図２７Ｃを参照すると、層２５０４および２５０８をエッチングして領域２５０６、２５１０、およびキャップ層２５０８を生成した後、従前の工程を利用して領域２５１０を除去することができる。
【００７２】
図２８を参照すると、絶縁層２５０２およびビットライン領域２５０６の上に、トラップ構造層２５０８を形成することができる。上述したように、トラップ構造層２５０８は、ＳＯＮＯＳ、ＢＥ−ＳＯＮＯＳ、上部ＢＥ−ＳＯＮＯＳ、ＳＯＮＯＮＳ、ＳＯＮＯＳＬＳ、ＳＬＳＬＮＬＳ、など、複数のトラップ構造のうちの任意のものを含むことができる。他の実施形態においては、トラップ構造層２５０８は、ＳｉＮ材料、ＳｉＯＮ材料、あるいはＨｆＯ２、Ａｌ２Ｏ３、ＡｌＮなどのｈｉｇｈ―Ｋ材料などを含むことができる。
【００７３】
図２９を参照すると、ワードライン層２５１０をトラップ構造層２５０８の上に形成することができる。例えば、ワードライン層２５１０は、トラップ構造層２５０８の上に堆積されるポリシリコン材料を含むことができる。そして層２５１０、２５０８を、従前のフォトリソグラフィー技術を利用してパターニング、エッチングすることができる。図３１に図示するように、これによりビットライン２５０６の上にワードライン２５１０が製造される。
【００７４】
図３０から分かるように、エッチング工程は、ワードライン２５１０間の領域のトラップ構造層２５０８をエッチングするように構成される。これにより、領域２５０６を、領域２５０６の両サイドにトラップ構造層２５０８の領域２５１２が残存するように生成する。
【００７５】
図３１は、これまでに形成された層の上面図である。図２９は、図３１に図示した層の線ＡＡ'における断面図である。図３０は、図３１に図示した層の線ＢＢ'における断面図である。
【００７６】
図３４を参照すると、ソースおよびドレイン領域２５１４は、ワードライン２５１０の下ではないビットライン２５０６の領域内に堆積することができる。例えば、ワードライン２５０６がＰ−型のポリシリコン材料から成るとすると、Ｎ−型のソース／ドレイン領域２５１４をワードライン２５１０の下ではないビットライン２５０６の領域へ注入および熱駆動することができる。その代わりに、ワードライン２５０６がＮ−型のポリシリコン材料から成るとすると、Ｐ−型のソース／ドレイン領域をビットライン２５０６へ注入および熱駆動することができる。
【００７７】
図３２は、図３４に図示した層の線ＡＡ'における断面図である。図３３は、図３４に図示した層の線ＢＢ'における断面図である。よって、ビットライン２５０６が今は、ワードライン層２５１０の下にチャネル領域２５１６を含むことが分かる。そしてソースおよびドレイン領域２５１４は、ワードライン２５１０のどちらかの側に形成される。ソース／ドレイン領域２５１４の形成は自己整合工程であることが理解されよう。
【００７８】
図３５を参照すると、インター層あるいはインターモジュール誘電体層２５１８をワードライン層２５１０の上に形成することができる。そして別のビットラインおよびワードライン層をインター層あるいはインターモジュール誘電体２５１８の上部に、上述と同じ加工ステップを利用して形成することができる。このようにして、インター層あるいはインターモジュール誘電体２５１８により分離される、任意の数のワードラインおよびビットライン層を絶縁層２５０２の上に形成することができる。
【００７９】
図３４を参照すると、メモリセル２５２０―２５２６を図示されている構造の中に形成することができる。メモリセル２５２０、２５２２もまた図３５に図示されている。メモリセルのソースおよびドレイン領域が、関連するワードライン２５１０のいずれかの側のソース／ドレイン領域２５１４から形成されている。チャネル領域は、ワードライン２５１０の下のビットライン２５０６の領域２５１６から形成されている。セルはトライゲートデバイスであり、これは過度のコーナ効果を被るが、デバイス幅増加によりセル電流も増加するものである。
【００８０】
上述のように、ここで記載する方法は、積層型ＮＡＮＤメモリデバイスを形成するのに利用することができる。図３６、３７は、ここで記載する方法により構成される１６ワードラインのＮＡＮＤデバイスの処理特性を図示する。図３６から分かるように、デバイスが消去状態にある場合、読取処理中に、高電圧（ＶＲＥＡＤ）が第一ビットライン（ＢＬ１）に加えられ、積層型メモリデバイスの層の第二層のビットラインがフロートすることを許され、ソースラインは０Ｖに縛られる。そして、読取電圧（ＶＰＡＳＳ）をセル（Ａ）のワードラインに加えることでセル（Ａ）を読み取ることができる。図３６の曲線が示すように、＋７ＶのＶＰＡＳＳ電圧は１μＡに近い読取電流を生成するが、これはＮＡＮＤ処理では十分である。
【００８１】
図３７は、プログラム中のセルに隣接するセルのプログラム妨害を制限する方法を図示する。図３７において、高電圧（例えば、約＋１７Ｖ）をセル（Ａ）のワードラインに加えることで、セル（Ａ）がプログラムされている。ＢＬ１は０Ｖに縛られており、一方ソースラインはフロートすることを許されている。ＢＬ2は約＋８Ｖに引き上げられ、セル（Ｃ）（Ｄ）に関連付けられたワードラインが約＋９Ｖに引き上げられる。故に、セル（Ｃ）（Ｄ）は中間の電界ゲート妨害を受けており、一方セル（Ｂ）はセル（Ｂ）のチャネル電位を引き上げることでプログラム抑止されている。図３７のグラフは、上述の条件下で行われているプログラム処理には顕著なプログラム妨害があまりないことを図示している。
【００８２】
本発明のある実施形態を上述したが、記載した実施形態が例示に過ぎないことは理解されよう。よって、本発明は記載した実施形態に基づき限定されるべきではない。そうではなくて、ここに記載する本発明の範囲は、これに続く請求項を上述の記載と付随する図面と組み合わせた観点のみから限定されるべきである。
【図１】
2008004934.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３Ａ】
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【図２３Ｂ】
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【図２３Ｃ】
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【図２３Ｄ】
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【図２３Ｅ】
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【図２３Ｆ】
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【図２３Ｇ】
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【図２３Ｈ】
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【図２３Ｉ】
2008004934.tif 000033
【図２３Ｊ】
2008004934.tif 000034
【図２４】
2008004934.tif 000035
【図２５】
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【図２６】
2008004934.tif 000037
【図２７Ａ】
2008004934.tif 000038
【図２７Ｂ】
2008004934.tif 000039
【図２７Ｃ】
2008004934.tif 000040
【図２８】
2008004934.tif 000041
【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
2008004934.tif 000048
【図３６】
2008004934.tif 000049
【図３７】
2008004934.tif 000050
【手続補正書】
【提出日】平成19年9月12日(2007.9.12)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本願は２００５年１２月９日出願の「多層ＮＡＮＤ  ＮＲＯＭ工程（Process of Multi Layer NAND NROM）」というタイトルの米国仮出願番号６０／７４８，８０７の優先権を合衆国法典第３５巻１１９（ｅ）に基づき主張しており、その全体をここに参照として組み込む。
【０００２】
ここに記載される実施形態は、不揮発性メモリデバイスとその製造方法に関しており、より詳しくは、積層型不揮発性メモリデバイスおよびその製造方法に関している。
【背景技術】
【０００３】
不揮発性メモリデバイスは、より多くの製品に利用されるようになってきている。例えば、フラッシュ型のメモリデバイスはＭＰ３プレーヤ、デジタルカメラに、コンピュータファイルなどの記憶デバイスとして利用されている。これら利用法が増えるにつれ、小さなパッケージに収まる大きなメモリへの要求が出ている。これはより高密度のメモリの製造を必要とする。よって、研究開発が従前の不揮発性メモリデバイスの密度を増やすことに向けられてきている。
【０００４】
不揮発性メモリデバイスの密度を増やす一つの方法は、積層型メモリデバイス（つまり、メモリセル層がお互いの上に積層されているデバイス）を作ることである。残念ながら、現在に至るまで、ある種の積層型メモリデバイスを作る試みはあまり行われてこなかった。例えば、積層型窒化物読取専用メモリデザインは少ない。これは一部には積層型メモリデバイスが必ずしも最新の製造工程と両立できるものでないので、積層型メモリデバイスの製造を非効率で費用の嵩むものにする可能性があるから、ということが理由としてある。
【０００５】
従前の不揮発性メモリデバイスの密度を増やすには他の方法もあるが、これら方法は全てのアプリケーションの必要を提起するものではない。よって、従前の不揮発性メモリデバイスの密度を増やすには、さらなる、あるいは他の方法が依然として必要とされている。
【０００６】
ある特定のタイプの不揮発性メモリデバイスが、窒化物読取専用メモリデバイスである。図１は従前の窒化物読取専用メモリ構造体１５０を図示する。分かるように、窒化物読取専用メモリ１５０はシリコン基板１５２上に構築されている。シリコン基板はＰ−型シリコン基板あるいはＮ−型シリコン基板であってよいが、様々なデザイン上の理由から、Ｐ−型シリコン基板がしばしば好まれる。そしてソース／ドレイン領域１５４、１５６が基板１５２に注入される。そしてトラップ構造１５８が基板１５２上の、ソース／ドレイン領域１５４、１５６間に形成される。制御ゲート１６０がトラップ構造１５８の上部に形成される。
【０００７】
ソース／ドレイン領域１５４、１５６は、基板１５２のものと反対の型にドープされたシリコン領域である。例えば、Ｐ−型シリコン基板１５２が利用する場合、Ｎ−型のソース／ドレイン領域１５４、１５６をその中に注入することができる。
【０００８】
電荷トラップ構造１５８は、基板１５２中のトラップ層およびチャネル１６６の間に、窒化物トラップ層と隔離酸化物層とを持つ。他の実施形態においては、トラップ構造１５８は、二つの隔離あるいは誘電体層の間に挟まれた、酸化物あるいはより詳しくは二酸化シリコン層などの、窒化物トラップ層を含むこともできる。このような構成はしばしば酸化物―窒化物―酸化物（ＯＮＯ）トラップ構造と呼ばれる。
【０００９】
電荷は、ソース／ドレイン領域１５４、１５６の隣のトラップ構造１５８に集積し閉じ込められ、効果的に二つの別個の独立した電荷１６２、１６４を記憶する。各電荷１６２、１６４は、トラップ電子のポケットの有無で表される、プログラムあるいは消去の、二つの状態のうちの一つに維持することができる。これにより、マルチレベルのセル技術に関する複雑性なしに、二ビットの情報を記憶することができる。
【００１０】
窒化物読取専用メモリセル１５０中の各記憶領域は、他の記憶領域とは独立してプログラムすることができる。窒化物読取専用メモリセルは、負の電荷電子をセルの一端に近いトラップ構造１５８の窒化物層へ注入する電圧をかけることでプログラムされる。消去は、前に、プログラム中に窒化物層に記憶された電子を補うことのできる窒化物層の場所へ空孔を注入する電圧をかけることで達成される。
【００１１】
窒化物読取専用メモリデバイスは、図１に図示するセルのようなメモリセルアレーを製造することで構築される。アレーは、ワードおよびビットラインによりセル同士を結びつけることで構築される。
【００１２】
図１に図示されるデバイスのような、窒化物読取専用メモリデバイスは、セルごとに多数のビットを記憶するよう構成することができるが、窒化物読取専用メモリデバイスの密度増加はその代わりに積層型構成を利用することで可能となる。残念ながら、窒化物読取専用メモリデバイスを積層するのは稀であり、積層する場合には、その工程が非効率的で費用がより嵩むものとなる。
【発明の開示】
【００１３】
積層型不揮発性メモリデバイスの製造方法が開示される。開示されている方法は、効率的な加工技術を利用して積層型デバイスを製造する。よって、ここに記載する実施形態は多様なレベルの積層を達成するよう大きさは自由に変えられる。
【００１４】
一側面によると、積層型窒化物読取専用メモリはここに記載の方法を用いて製造できる。
【００１５】
別の側面によると、積層型窒化物読取専用メモリデバイスは、例えば薄膜トランジスタ（ＴＦＴ）加工技術などのシリコン・オン・インシュレータ（ＳＯＩ）加工技術を利用して製造できる。
【００１６】
別の側面によると、ここに記載された方法を利用して製造される積層型メモリデバイスは、ＮＡＮＤ演算用に構成することができる。
【００１７】
発明の、これら、およびその他の特徴、側面、および実施形態を、以下の、詳細な記載というセクションにおいて記載する。
【発明を実施するための最良の形態】
【００１８】
以下に提示する、寸法、計測値、範囲、試験結果、数値データなどは、性質上、概算値であり、そうではないと記載がある以外、正確なデータを意図してはいない。関連する概算値の性質はデータの性質、文脈、および記載される特定の実施形態あるいは実装形態の性質に依存する。
【００１９】
図２は、一実施形態による、積層型窒化物読取専用メモリ１００の一例を図示する。図２の例においては、積層型窒化物読取専用メモリ１００は絶縁層１０２上に製造されている。よって、デバイス１００はＳＯＩ加工技術を利用して製造される。例えば、デバイス１００は薄膜トランジスタ（ＴＦＴ）加工技術を利用して製造することができる。そして、続くビットライン層およびワードライン層を絶縁層１０２上に製造することができる。例えば、図２において、第一ビットライン層１１０が絶縁層１０２の上部に製造される。そして第一ワードライン層１２０が第一ビット層１１０上に製造される。次に第二ビットライン層１３０が第一ワードライン層１２０上に製造される。最後に、第二ワードライン層１４０が第二ビットライン層１３０上に製造される。
【００２０】
これに続いて、図１に図示した層の上に、さらなるビットラインおよびワードライン層を製造することができる。したがって、二つのビットライン層および二つのワードライン層は、利便上示したに過ぎず、ここに記載した方法はビットライン層および／またはワードライン層をある数に制限するものとして捉えられるべきではない。各ビットライン層１１０、１３０は、絶縁領域１０６で分離される複数のビットライン１０４を有す。各ワードライン層１２０、１４０はトラップ層１０３、１０７間に挟まれるワードライン導電体１０５を有す。
【００２１】
図２に図示した積層型構成を利用して、より大きなメモリ密度を達成することができる。さらに、以下に説明するように、効率的な加工技術を利用して構造１００を製造することができる。
【００２２】
図３−２１は、一実施形態による、構造１００製造ステップのシーケンス例を図示する。図３に図示するように、半導体層２０４は絶縁層２０２上に形成することができる。ある実施形態においては、例えば、絶縁層２０２は酸化物材料を含むことができる。半導体層２０４は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）などの、Ｐ−型半導体材料を含むことができる。例えば、層２０４が絶縁層２０２上に堆積された薄膜ポリシリコンを含むことが好ましいであろう。他の実施形態においては、半導体層２０４がＮ−型半導体材料を含むことができることは理解されよう。そしてキャップ層２０６を半導体層２０４の上に形成することができる。ある実施形態においては、例えば、キャップ層２０６がシリコン窒化物（ＳｉＮ）材料を含むことができる。
【００２３】
図４に図示するように、従前のフォトリソグラフィー技術を利用して、層２０４、２０６をパターニング、エッチングすることができる。図５はこの時点までに製造されているデバイスを含む層の上面図を示す。図４は図５の線ＡＡ'における断面図である。図５から分かるように、層２０６、２０４はパターニング、エッチングされて、絶縁層２０２を完全にトラバースする領域２０５を形成する。下記に説明するように、領域２０５は図２に示す第一ビットライン層１１０のビットラインを形成する。
【００２４】
図６を参照すると、図示されているように、誘電体層２０９を絶縁層２０２の上に形成することができる。誘電体層２０９は、例えば、二酸化シリコン（ＳｉＯ２）層であってよく、高密プラズマ（ＨＤＰ）−化学気相堆積（ＣＶＤ）を利用して形成できる。図７を参照すると、誘電体層２０９の一部は除去され、キャップ層２０６の残りの部分、および半導体層２０４の残りの部分を露呈している。例えば、従前のウェットエッチング（つまり、等方性工程）を利用して誘電体層２０９の一部分を除去することができる。誘電体層２０９うち適当な量の除去は、誘電体層２０９とキャップ層２０６との間の高いエッチング選択率を持つことで達成できる。エッチング工程により、誘電体領域２１０がキャップ層２０６の上に形成され、誘電体領域２１２が半導体層２０４の残りの部分の間に形成される。
【００２５】
図８はこの時点までに製造されている層の上面図を示す。図７は層の線ＡＡ'における断面図である。故に、図８から分かるように、誘電体領域２１２は今、領域２０５の間に存在している。図によると誘電体領域２１０はキャップ層２０６の一部分を被覆している。
【００２６】
図９を参照すると、誘電体層２０９の領域２１０を除去にあたり、キャップ層２０６の残りの部分を除去することもできる。例えば、熱いリン酸を利用してキャップ層２０６の残りの部分を除去することができる。部分２１０は誘電体領域２１２から切り離されているので、キャップ層２０６の残りの部分の除去中に誘電体層２０９の領域２１０は自動的に除去される。
【００２７】
図６−９に図示した工程は、本願の譲受人に譲渡されている、２００２年４月３０日発行の「フラッシュメモリデバイスの平坦化方法」というタイトルの米国特許番号６，３８０，０６８に記載されているので、その全体を述べたこととして、ここに参照として組み込む。図６−９に記載の工程により、図９に示す残りの表面の効率的な平坦化が生じる。よって、ここで記載する製造工程は、より新しい、効率的な加工技術と両立できる。これにより積層型不揮発性メモリデバイスの製造が効率的かつ費用効率が良いものになる。
【００２８】
図１０はこれまでに形成された層の上面図である。図９は、図１０に示す層の線ＡＡ'における断面図である。よって、絶縁層２０２は今、酸化物領域２１２と、半導体材料２０４の残りの部分から形成されたビットライン２０５とで交互に被覆されている。
【００２９】
それから、図１１−１３に図示するように、ワードライン２２０をビットライン２０５の上に形成することができる。図１２に図示するように、ワードライン２２０の形成では、先ず、トラップ構造２２２が半導体層２０４の残りの部分および絶縁領域２１２の上に形成される。そしてワードライン導電体２２４がトラップ構造２２２の上に形成され、第二トラップ構造２１８がワードライン導電体２２４の上に形成されてもよい。そして、ＳｉＮ層（不図示）が第二トラップ構造２１８の上に形成されてもよい。そしてこれら層を、従前のフォトリソグラフィー技術を利用して、パターニング、エッチングして、図１１に図示するようなワードライン２２０を生成することもできる。エッチングは、ＨＤＰ酸化物領域２１２がエッチング工程でストップとして機能するように構成することができる。そして別のＨＤＰ酸化物層（不図示）を、エッチングされたワードライン２２０（不図示のＳｉＮを含む）の上に形成することもできる。そして、ＨＤＰ層を部分的にエッチングして、図６―９に図示したのと同様の方法で、ＨＤＰ酸化物層の一部をＳｉＮ層（不図示）の残りの部分と共に除去してもよい。これによって、図１４、１５との関連で以下に記載するように、ワードライン２２０間にＨＤＰ酸化物領域２４２が残存することになる。
【００３０】
図１１、１２の例において、トラップ構造２１８、２２２はＯＮＯ構造である。故に、トラップ構造２１８、２１２は、酸化物層、窒化物層、酸化物層を順に形成することで形成される。例えば、酸化物層はＳｉＯ２を持ち、窒化物層はＳｉＮ層を持つことができる。理解されるように、窒化物層はプログラム処理中に電荷をトラップするトラップ層として機能する。トラップされた電荷はメモリセルについて閾値電圧を変化させ、これを検出するとセルのプログラム状態を判断することができる。
【００３１】
図２３Ａ−２３Ｈは、デバイス１００内で利用できる様々なトラップ構造の例示的実施形態を図示する。例えば、図１２を参照すると、図２３Ａ−２３Ｈに図示する構造をトラップ構造２２２として利用できる。図２３Ａに図示する第一例示的実施形態はシリコン―酸化物―窒化物―酸化物―シリコン（ＳＯＮＯＳ）構造を持つ。この構造では、酸化物層２７２、窒化物層２７４、酸化物層２７６がポリシリコン層２１４の上に順に形成されている。酸化物領域２７２はトンネル誘電体層として機能し、窒化物層２７４は電荷をトラップするトラップ層にアクセスする。図２３ＡのＳＯＮＯＳ構造を利用すると、電荷は、トラップ層２７４への空孔注入により、特定のセルのトラップ層２７４に記憶される。空孔のトラップ層２７４への直接トンネリングにより、セルを消去することができ、これにより前にトラップ層２７４に記憶された電子を補うことができる。空孔のトラップ層２７４へのトンネリングは、ファウラー・ノルドハイムのトンネリングにより達成される。酸化物層２７２は薄い酸化物層（厚み３ナノメータ未満）であってもよい。図２３Ａに図示されるＳＯＮＯＳトラップ構造を利用して形成されるセルは、例えばＮＡＮＤメモリアプリケーションに利用することができる。
【００３２】
図２３Ａに図示するＳＯＮＯＳトラップ構造を利用して構築されるＮＡＮＤデバイスは、電荷保存中の、空孔のトラップ層２７４への直接トンネリングから生じる漏洩電流により、幾ばくか電荷保存の点で劣ることがある。
【００３３】
図２３Ｂは窒化物読取専用メモリトラップ構造を図示する。ここでも、窒化物読取専用メモリトラップ構造は、酸化物層２７８、窒化物層２８０、および第二酸化物層２８２を順にポリシリコン領域２１４の上に形成することで形成されるＯＮＯ構造を持つ。しかし、ここでは酸化物層２７８は約５−７ナノメータの範囲の厚みを持つ。図２３Ｂの窒化物読取専用メモリ構造を利用して形成されるセルは、電子を層２８０へ注入することでプログラムされる。図２３Ｂの窒化物読取専用メモリ構造を利用して形成されるセルは、その後、熱い空孔消去技術（hot hole erase techniques）で消去することができる。図２３Ｂの窒化物読取専用メモリ構造はＮＯＲアプリケーションに利用することもできるが、図２３Ｂの窒化物読取専用メモリ構造を利用して構築されるデバイスは、熱い空孔消去技術によって幾ばくかの劣化を呈す。
【００３４】
図２３ＣはＢａｎｄ−ｇａｐ  Ｅｎｇｉｎｅｅｒｅｄ（ＢＥ）‐ＳＯＮＯＳ構造を図示する。図２３ＣのＢＥ―ＳＯＮＯＳ構造は、ＯＮＯ構造２９４の次に、窒化物層２９０、誘電体層２９２、と順に形成することで製造される。故にＯＮＯ構造２９４は、酸化物層２８４、窒化物層２８６、酸化物層２８８を順にポリシリコン層２１４の上に形成することで形成される。図２３ＡのＳＯＮＯＳ構造と同様に、図２３ＣのＢＥ−ＳＯＮＯＳ構造も、ファウラー・ノルドハイムの空孔トンネリングを利用してメモリセルを消去するが、図２３ＣのＢＥ−ＳＯＮＯＳ構造には、直接トンネリング漏洩に起因する保存の不都合、あるいは熱い空孔消去損傷に起因するデバイス劣化は見られない。さらには、図２３ＣのＢＥ−ＳＯＮＯＳ構造は、ＮＯＲおよびＮＡＮＤアプリケーション両方に利用することができる。
【００３５】
図２３Ｉ、２３Ｊは、図２３Ｃが図示するＢＥ−ＳＯＮＯＳ構造の、ＯＮＯ構造２９４のバンドを図示するバンド図である。図２３Ｉはデータ保存中のバンド図であり、図２３Ｊは消去中のバンド図である。図２３Ｉから分かるように、保存中、空孔はＯＮＯ構造２９４を持つ層の電位壁を克服するに足るエネルギーを持たない。データ保存は、トラップ構造２９４にわたり低電界が存在するときに起こる。空孔のトンネリングを構造２９４が阻むので、低電界の適用中にはトンネリング漏洩はあまりない。しかし図２３Ｊに図示するように、トラップ構造２９４にわたり高電界が存在するときには、バンドがシフトして構造２９４へ空孔をトンネリングさせる。これは層２８６、２８８が呈する壁が、高電界が存在するときのバンドシフトのせいで、空孔の観点からは殆ど消去される理由による。
【００３６】
図２３Ｄ−２３Ｈは、デバイス１００が含むトラップ層に利用できる他の例示的構造を図示する。例えば、図２３Ｄは、デバイス１００が含むトラップ層に利用できるＳＯＮＳ構造を図示する。図２３Ｄに図示する構造は、ポリシリコン層２１４の上に形成された薄い酸化物層３０２を含む。そして窒化物層３０４が薄い酸化物層３０２の上に形成される。そしてゲート導電体層２２４を窒化物層３０４の上に形成することができる。薄い酸化物層３０２はトンネル誘電体として機能して、窒化物層３０４に電荷を記憶することができる。
【００３７】
図２３Ｅは、デバイス１００が含むトラップ構造に利用できる上部ＢＥ−ＳＯＮＯＳ構造の一例である。よって、図２３Ｅに図示する構造は、ポリシリコン層２１４の上に形成される酸化物層３０６を含む。そして窒化物層３０８が酸化物層３０６の上に形成され、酸化物層３１０、窒化物層３１２、酸化物層３１４を含むＯＮＯ構造３１５が窒化物層３０８上に形成される。図２３Ｅの例では、酸化物層３０６はトンネル誘電体層として機能して、窒化物層３０８に電荷をトラップすることができる。
【００３８】
図２３Ｆは、デバイス１００が含むトラップ層に利用できる下部ＳＯＮＯＳＯＳ構造を図示する。図２３Ｆに図示する構造は、ポリシリコン層２１４の上に形成される酸化物層３１６、および、酸化物層３１６の上に形成される窒化物層３１８を含む。そして薄い酸化物層３２０が窒化物層３１８の上に形成され、その上に薄いポリシリコン層３２２が続く。そして別の薄い酸化物層３２４がポリシリコン層３２２の上に形成される。よって、層３２０、３２２、３２４が形成され、ＯＳＯ構造がゲート導電体２２４付近に形成された。図２３Ｆの例では、酸化物層３１６はトンネル誘電体として機能することができ、窒化物層３１８に電荷を記憶することができる。
【００３９】
図２３Ｇは、下部ＳＯＳＯＮＯＳ構造を図示する。ここで、薄いＯＳＯ構造３２５がポリシリコン層２１４の上に形成されている。ＯＳＯ構造３２５は、薄い酸化物層３２６、薄いポリシリコン層３２８、および薄い酸化物層３３０を持つ。そして窒化物層３３２をＯＳＯ構造３２５の上に形成することができ、酸化物層３３４を窒化物層３３２の上に形成することができる。図２３Ｇの例では、ＯＳＯ構造３２５はトンネル誘電体として機能して、窒化物層３３２に電荷を記憶することができる。
【００４０】
図２３Ｈは、デバイス１００が含むトラップ構造に利用できるＳＯＮＯＮＳ構造の例を図示する。ここで、酸化物層３３６がポリシリコン層２１４の上に形成されており、窒化物層３３８が酸化物層３３６の上に形成されている。そしてＯＮ構造３４１が窒化物層３３８の上に形成されている。ＯＮ構造３４１は、窒化物層３３８の上に形成された薄い酸化物層３４０、薄い酸化物層３４０の上に形成された薄い窒化物層３４２を持つ。図２３Ｈの例では、酸化物層３３６はトンネル誘電体にアクセスすることができ、窒化物層３３８に電荷をトラップすることができる。
【００４１】
他の実施形態においては、トラップ構造はＳｉＮあるいはＳｉＯＮあるいは、ＨｆＯ２、Ａｌ２Ｏ３、ＡｌＮなどのＨｉ−Ｋ材料を含むことができる。概して、特定のアプリケーションの要件を満たしていさえすれば、任意のトラップ構造あるいは材料を利用することができる。
【００４２】
ワードライン導電体２２４は、ポリシリコン材料、ポリシリコン／シリサイド／ポリシリコン材料などのＮ＋あるいはＰ＋導電体材料、あるいはアルミニウム（Ａｌ）、銅（Ｃｕ）、あるいはタングステン（Ｗ）などの金属から形成できる。
【００４３】
ひとたびワードライン２２０が形成されると、ワードライン２２０が被覆していないビットライン２０５を持つ半導体層２０４の領域に、ソースおよびドレイン領域２１６を形成できる。よって、これらソースおよびドレイン領域２１６は半導体層２０４の領域２１６へ注入および熱駆動することができる。理解されるように、この工程は自己整合工程である。図１１の例では、ソースおよびドレイン領域は、ヒ素（Ａｓ）、リン（Ｐ）などを利用して形成されるＮ＋領域であるべきである、というのも半導体層２０４がＰ−型の半導体材料からなっているからである。Ｐ＋領域はＮ−型半導体材料を利用する実施形態で形成されるべきであるのが理解されよう。
【００４４】
ソースおよびドレイン領域２１６の形成後、半導体層２０４は、Ｎ＋領域としてドープされたソース／ドレイン領域２１６、およびワードライン２２０の下に残存するＰ−型領域２１４を持つ。以下に説明するように、これらＰ−型領域２１４は特定のメモリセルのためのチャネル領域を形成する。
【００４５】
図１２は、図１１に図示した層の線ＡＡ'における断面図である。分かるように、Ｐ−型領域２１４がワードライン２２０の下に残存して、誘電体領域２１２により分離されている。図１３は線ＢＢ'における断面図である。図１３から分かるように、Ｎ＋ドープ領域２１６がワードライン２２０間に形成されて、誘電体領域２１２により分離されている。図１４、１５に図示されるように、ＨＤＰ酸化物領域２４２をワードライン２２０間に形成することもできる。
【００４６】
図１６−１８に図示するように、第二ビットライン層（ビットライン層１３０）がワードライン２２０の上に形成される。よって、図１６に図示するように、ビットライン２２８をワードライン２２０の上に形成することもできる。これらビットラインは、図６−９に図示するビットライン２０５を形成するのに利用されたのと同じ工程で形成することができる。ビットライン２２８は故に誘電体領域２３６により分離される。図１７は線ＢＢ'における断面図である。分かるように、ワードライン２２０間の領域において第一ビットライン層１１０が第二ビットライン層１３０からＨＤＰ酸化物２４２により分離されている。図１８は線ＡＡ'における断面図である。分かるように、ビットライン２２８が、ビットライン２０５の上に形成されているワードライン２２０の上に形成されている。
【００４７】
図１９−２１に図示するように、ワードライン２３０がビットライン２２８の上に形成され、第二ワードライン層（ワードライン層１４０）を形成することができる。ワードライン２２０同様、ワードライン２３０は、トラップ構造２４０、２４４間に挟まれたワードライン導電体２４６を含むことができる。これが図２１に図示されており、この図は、図１９に図示する層の線ＡＡ'における断面図である。図２０は線ＢＢ'における断面図である。
【００４８】
故に、図２１の例においては、トラップ構造２４０、２４４は、酸化物層、窒化物層、酸化物層を順に形成することで形成される。例えば、酸化物層はＳｉＯ２を持ち、窒化物層はＳｉＮ層を持つことができる。理解されるように、窒化物層はデバイスプログラム処理中に電荷をトラップするトラップ層として機能する。トラップされた電荷はメモリセルについて閾値電圧を変化させ、これを検出するとセルのプログラム状態を判断することができる。
【００４９】
他の実施形態においては、トラップ構造２４０、２４４は、図２３Ａ−２３Ｈに図示した構造のうちのいずれかを持つことができる。
【００５０】
他の実施形態においては、トラップ構造はＳｉＮあるいはＳｉＯＮあるいは、ＨｆＯ２、Ａｌ２Ｏ３、ＡｌＮなどのＨｉ−Ｋ材料を含むことができる。概して、特定のアプリケーションの要件を満たしていさえすれば、任意のトラップ構造あるいは材料を利用することができる。
【００５１】
ワードライン導電体２４６は、ポリシリコン材料、ポリシリコン／シリサイド／ポリシリコン材料などのＮ＋あるいはＰ＋導電体材料、あるいはアルミニウム（Ａｌ）、銅（Ｃｕ）、あるいはタングステン（Ｗ）などの金属から形成できる。
【００５２】
ひとたびワードライン２３０が形成されると、ワードライン２３０が被覆していないビットライン２２８の領域に、ソースおよびドレイン領域２３４を形成できる。よって、これらソースおよびドレイン領域２３４はビットライン２２８へ注入および熱駆動することができる。理解されるように、この工程は自己整合工程である。図１９の例では、ソースおよびドレイン領域は、ヒ素（Ａｓ）、リン（Ｐ）などを利用して形成されるＮ＋領域であるべきである、というのもビットライン２２８がＰ−型の半導体材料からなっているからである。Ｐ＋領域はＮ−型半導体材料を利用する実施形態で形成されるべきであるのが理解されよう。
【００５３】
ソースおよびドレイン領域２３４の形成後、ビットライン２２８は、Ｎ＋領域としてドープされたソース／ドレイン領域２３４、およびワードライン２３０の下に残存するＰ−領域２３２を持つ。以下に説明するように、これらＰ−型領域２３２は特定のメモリセルのためのチャネル領域を形成する。
【００５４】
図２２に図示するように、図３−２１に示す工程は、複数のメモリセルを含む積層型メモリアレーを製造する。このような三つのセル２５０、２５２、２５４は図２２が例示している。領域２３４が各セルのソースおよびドレイン領域を形成し、電流は矢印の方向にセルを流れる。セルはＮＡＮＤ処理用に構成することができる。セル２５０、２５２、２５４はアレーの上部層にあるが、アレーは各々の上部に積層される複数のセル層を含む。これは図２１の断面図に図示することができる。
【００５５】
図２１から分かるように、トラップ構造２４０はセル２５０、２５２、２５４の構造のゲートを形成し、トラップ構造２４０の下の領域２３６はセル２５０、２５２、２５４のチャネル領域を形成し、ワードライン２３０のどちらかの側のソース／ドレイン領域２３４は、セル２５０、２５２、２５４のソースおよびドレイン領域を形成している（図２２参照）。加えて、トラップ構造２１８はメモリセル（セル２５０、２５２、２５４の下のセル２５６、２５８、２６０）の層のゲート構造を形成することができる。トラップ構造２１８の上の領域２３６は、セル２５６、２５８、２６０のチャネル領域を形成し、ワードライン２３０のどちらかの側のソース／ドレイン領域２３４はセル２５６、２５８、２６０のソースおよびドレイン領域を形成する。ここで、導電導電体２２４は、セル２５６、２５８、２６０のゲート構造に電圧を供給する実際のワードラインを形成する。
【００５６】
メモリセルの第三層（例えば、セル２６２、２６４、２６６）は、図２１に図示するように、セル２５６、２５８、２６０の下に存在する。トラップ構造２２２はこれらセルのゲート構造を形成する。導電体層２２４は、様々なセルのゲート構造に電圧を供給する実際のワードラインを形成する。ワードライン２２０の下の領域２１４はこれらセルのチャネル領域を形成し、ワードライン２２０のどちらかの側の領域２１６は、これらセルのソースおよびドレイン領域を形成する。
【００５７】
図２４は積層例を図示する。不揮発性メモリデバイスを一実施形態により構成した。図２５−３５は、別の実施形態による、図２４のデバイスの製造ステップの進捗を図示する。図２４−３５に関して記載される実施形態は、ワードラインがメモリセル間で共有できない、より簡略化したデザインを提示する。図２４から分かるように、図２４−３５に図示する工程は、絶縁体あるいは誘電体層２４０２を持ち、絶縁体２４０２の上部にワードライン・ビットライン層が積層され、インター層あるいはインターモジュール誘電体層２４０４により分離されている積層型メモリ構造を製造する。ワードラインおよびビットライン層は、ワードライン２４０６からトラップ構造２４０８により分離されるビットライン２４１０を持つ。下で説明するように、ビットライン層を堆積して、パターニング、エッチングを行ってビットライン２４１０を形成することもできる。そしてトラップ構造層を堆積して、ワードライン層をトラップ構造層の上に堆積することもできる。そしてワードラインおよびトラップ構造層をパターニング、エッチングして、ビットライン２４１０の上のワードラインを形成することもできる。そしてビットライン２４１０の上、およびワードライン２４０６の下のトラップ構造２４０８は、メモリセルに電荷を記憶するトラップ層として機能することができる。
【００５８】
図２５−３５は、図２４に図示するデバイスの製造工程の例を図示する。図２５に図示するように、ポリシリコン層２５０４を絶縁層２５０２の上に堆積することができる。絶縁層２５０２は酸化物層（例えば二酸化シリコン材料（ＳｉＯ））を含むことができる。ポリシリコン層２５０４は約２００―１，０００Aの範囲の厚みをもつことができる。例えば、ポリシリコン層２５０４の厚みは、ある実施形態によれば、好ましくは約４００Aである。
【００５９】
図２６を参照すると、ポリシリコン層２５０４が従前のフォトリソグラフィー工程によりパターニング、エッチングされ、ビットライン領域２５０６が製造される。例えば、絶縁層２５０２はエッチング工程においてエッチングのストップとして利用され、領域２５０６が製造される。図２６に図示される層の厚み全体は、約２００−１０００Aであってよく、約４００Aが好ましい。
【００６０】
図２７Ａ−２７Ｃは、ビットライン領域２５０６を製造すべくポリシリコン層２５０４をエッチングする代替工程を図示する。図２７Ａを参照すると、キャップ層２５０８をポリシリコン層２５０４の上に形成することができる。例えば、キャップ層２５０８はシリコン窒化物（ＳｉＮ）層を持つことができる。そしてポリシリコン層２５０４およびキャップ層２５０８は、図２７Ｂに図示するように、従前のフォトリソグラフィー技術を利用してパターニング、エッチングすることができる。ここでも、絶縁層２５０２はエッチング工程におけるエッチングのストップとして機能することができる。
【００６１】
図２７Ｃを参照すると、層２５０４および２５０８をエッチングして領域２５０６、２５１０、およびキャップ層２５０８を生成した後、従前の工程を利用して領域２５１０を除去することができる。
【００６２】
図２８を参照すると、絶縁層２５０２およびビットライン領域２５０６の上に、トラップ構造層２５０８を形成することができる。上述したように、トラップ構造層２５０８は、ＳＯＮＯＳ、ＢＥ−ＳＯＮＯＳ、上部ＢＥ−ＳＯＮＯＳ、ＳＯＮＯＮＳ、ＳＯＮＯＳＬＳ、ＳＬＳＬＮＬＳ、など、複数のトラップ構造のうちの任意のものを含むことができる。他の実施形態においては、トラップ構造層２５０８は、ＳｉＮ材料、ＳｉＯＮ材料、あるいはＨｆＯ２、Ａｌ２Ｏ３、ＡｌＮなどのｈｉｇｈ―Ｋ材料などを含むことができる。
【００６３】
図２９を参照すると、ワードライン層２５１０をトラップ構造層２５０８の上に形成することができる。例えば、ワードライン層２５１０は、トラップ構造層２５０８の上に堆積されるポリシリコン材料を含むことができる。そして層２５１０、２５０８を、従前のフォトリソグラフィー技術を利用してパターニング、エッチングすることができる。図３１に図示するように、これによりビットライン２５０６の上にワードライン２５１０が製造される。
【００６４】
図３０から分かるように、エッチング工程は、ワードライン２５１０間の領域のトラップ構造層２５０８をエッチングするように構成される。これにより、領域２５０６を、領域２５０６の両サイドにトラップ構造層２５０８の領域２５１２が残存するように生成する。
【００６５】
図３１は、これまでに形成された層の上面図である。図２９は、図３１に図示した層の線ＡＡ'における断面図である。図３０は、図３１に図示した層の線ＢＢ'における断面図である。
【００６６】
図３４を参照すると、ソースおよびドレイン領域２５１４は、ワードライン２５１０の下ではないビットライン２５０６の領域内に堆積することができる。例えば、ワードライン２５０６がＰ−型のポリシリコン材料から成るとすると、Ｎ−型のソース／ドレイン領域２５１４をワードライン２５１０の下ではないビットライン２５０６の領域へ注入および熱駆動することができる。その代わりに、ワードライン２５０６がＮ−型のポリシリコン材料から成るとすると、Ｐ−型のソース／ドレイン領域をビットライン２５０６へ注入および熱駆動することができる。
【００６７】
図３２は、図３４に図示した層の線ＡＡ'における断面図である。図３３は、図３４に図示した層の線ＢＢ'における断面図である。よって、ビットライン２５０６が今は、ワードライン層２５１０の下にチャネル領域２５１６を含むことが分かる。そしてソースおよびドレイン領域２５１４は、ワードライン２５１０のどちらかの側に形成される。ソース／ドレイン領域２５１４の形成は自己整合工程であることが理解されよう。
【００６８】
図３５を参照すると、インター層あるいはインターモジュール誘電体層２５１８をワードライン層２５１０の上に形成することができる。そして別のビットラインおよびワードライン層をインター層あるいはインターモジュール誘電体２５１８の上部に、上述と同じ加工ステップを利用して形成することができる。このようにして、インター層あるいはインターモジュール誘電体２５１８により分離される、任意の数のワードラインおよびビットライン層を絶縁層２５０２の上に形成することができる。
【００６９】
図３４を参照すると、メモリセル２５２０―２５２６を図示されている構造の中に形成することができる。メモリセル２５２０、２５２２もまた図３５に図示されている。メモリセルのソースおよびドレイン領域が、関連するワードライン２５１０のいずれかの側のソース／ドレイン領域２５１４から形成されている。チャネル領域は、ワードライン２５１０の下のビットライン２５０６の領域２５１６から形成されている。セルはトライゲートデバイスであり、これは過度のコーナ効果を被るが、デバイス幅増加によりセル電流も増加するものである。
【００７０】
上述のように、ここで記載する方法は、積層型ＮＡＮＤメモリデバイスを形成するのに利用することができる。図３６、３７は、ここで記載する方法により構成される１６ワードラインのＮＡＮＤデバイスの処理特性を図示する。図３６から分かるように、デバイスが消去状態にある場合、読取処理中に、高電圧（ＶＲＥＡＤ）が第一ビットライン（ＢＬ１）に加えられ、積層型メモリデバイスの層の第二層のビットラインがフロートすることを許され、ソースラインは０Ｖに縛られる。そして、読取電圧（ＶＰＡＳＳ）をセル（Ａ）のワードラインに加えることでセル（Ａ）を読み取ることができる。図３６の曲線が示すように、＋７ＶのＶＰＡＳＳ電圧は１μＡに近い読取電流を生成するが、これはＮＡＮＤ処理では十分である。
【００７１】
図３７は、プログラム中のセルに隣接するセルのプログラム妨害を制限する方法を図示する。図３７において、高電圧（例えば、約＋１７Ｖ）をセル（Ａ）のワードラインに加えることで、セル（Ａ）がプログラムされている。ＢＬ１は０Ｖに縛られており、一方ソースラインはフロートすることを許されている。ＢＬ2は約＋８Ｖに引き上げられ、セル（Ｃ）（Ｄ）に関連付けられたワードラインが約＋９Ｖに引き上げられる。故に、セル（Ｃ）（Ｄ）は中間の電界ゲート妨害を受けており、一方セル（Ｂ）はセル（Ｂ）のチャネル電位を引き上げることでプログラム抑止されている。図３７のグラフは、上述の条件下で行われているプログラム処理には顕著なプログラム妨害があまりないことを図示している。
【００７２】
本発明のある実施形態を上述したが、記載した実施形態が例示に過ぎないことは理解されよう。よって、本発明は記載した実施形態に基づき限定されるべきではない。そうではなくて、ここに記載する本発明の範囲は、これに続く請求項を上述の記載と付随する図面と組み合わせた観点のみから限定されるべきである。
【図面の簡単な説明】
【００７３】
【図１】従前の窒化物読取専用メモリ構造を図示する。
【００７４】
【図２】一実施形態による、積層型窒化物読取専用メモリ構造を図示する。
【００７５】
【図３−２１】一実施形態による、図２の積層型窒化物読取専用メモリの製造ステップの進捗例を図示する。
【００７６】
【図２２】図３−２１に図示するステップを利用して製造されたＮＡＮＤ型アレーの選択されたメモリセルの電流経路を図示する。
【００７７】
【図２３Ａ−２３Ｈ】図２のデバイスのトラップ構造を形成するのに利用できる構造例を図示する。
【００７８】
【図２３Ｉ−２３Ｊ】図２３Ｃに図示する構造のバンド図である。
【００７９】
【図２４】一実施形態により構成された、積層型不揮発性メモリ構造の別の例を図示する。
【００８０】
【図２５−３５】一実施形態による、図２４のデバイスを製造する工程の一例を持つ加工ステップを図示する。
【００８１】
【図３６−３７】上の図面に図示された方法により製造されたＴＦＴ  ＮＡＮＤデバイスの操作特性例を図示する。
【外国語明細書】
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