(57)【要約】【課題】簡単な回路構成を用いながら、ヒューズを切断するか否かによってリセット信号のパルス幅を変更することができる半導体集積回路を提供する。【解決手段】この半導体集積回路は、リセット信号が供給される第１のノードとリセット信号が出力される第２のノードとの間に直列に接続され、抵抗をそれぞれ含む複数の第１の回路と、第２のノードと基準電位との間に並列に接続され、容量をそれぞれ含む複数の第２の回路と、第１のノードに供給されるリセット信号と第２のノードから出力されるリセット信号とを用いて論理演算を行うことにより、リセット信号のパルス幅を調節して出力する論理回路とを具備し、複数の第１の回路の内の少なくとも１つにおいて、抵抗と並列にヒューズが接続されており、複数の第２の回路の内の少なくとも１つにおいて、容量と直列にヒューズが接続されている。【選択図】図１
2008219683.tif 000002
【特許請求の範囲】
【請求項１】
リセット信号が供給される第１のノードとリセット信号が出力される第２のノードとの間に直列に接続され、抵抗をそれぞれ含む複数の第１の回路と、
前記第２のノードと基準電位との間に並列に接続され、容量をそれぞれ含む複数の第２の回路と、
前記第１のノードに供給されるリセット信号と前記第２のノードから出力されるリセット信号とを用いて論理演算を行うことにより、リセット信号のパルス幅を調節して出力する論理回路と、
を具備し、前記複数の第１の回路の内の少なくとも１つにおいて、前記抵抗と並列にヒューズが接続されており、前記複数の第２の回路の内の少なくとも１つにおいて、容量と直列にヒューズが接続されている、半導体集積回路。
【請求項２】
前記論理回路が、前記第１のノードに供給される正論理のリセット信号と前記第２のノードから出力される遅延を伴ったリセット信号との論理積を求めることにより、リセット信号のパルス幅を遅延時間分だけ短縮して出力するＡＮＤ回路を含む、請求項１記載の半導体集積回路。
【請求項３】
前記論理回路が、前記第１のノードに供給される負論理のリセット信号と前記第２のノードから出力される遅延を伴ったリセット信号との論理和を求めることにより、リセット信号のパルス幅を遅延時間分だけ短縮して出力するＯＲ回路を含む、請求項１記載の半導体集積回路。
【請求項４】
前記論理回路が、前記第２のノードから出力されるリセット信号を成形するバッファ回路を含む、請求項１〜３のいずれか１項記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＰＵ等の制御回路から出力されるリセット信号のパルス幅を調節することができる半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路において、ＣＰＵ等の制御回路から出力されるリセット信号のパルスによって、各部の回路がリセットされる。このリセット信号のパルスと、静電気等による外部からのノイズとを区別して、適切なリセット動作が行われるように、リセット信号のパルス幅には規格が設けられている。
【０００３】
リセット信号のパルス幅は、抵抗値と容量値との積である時定数によって遅延を生じさせる遅延回路を用いて調節することができる。従来の半導体集積回路の製造プロセスにおいては、リセット信号のパルス幅が規格を満たさない場合に、メタル配線を修正することによって遅延回路の抵抗値又は容量値を変更してパルス幅を調節していたが、そのためには、フォトリソグラフィ工程において使用されるメタル配線用のマスクを作り直す必要があり、手間やコストが増加していた。
【０００４】
関連する技術として、下記の特許文献１には、遅延量設定用の外部制御回路を用いなくても遅延量を変更することができるプログラマブル・ディレーライン装置が開示されている。このプログラマブル・ディレーライン装置は、各ビットに対応する制御信号を入力する端子を抵抗要素を介して電源線に接続すると共に、制御信号を入力する端子をヒューズを介して他の電源線に接続したことを特徴としている。
【０００５】
このプログラマブル・ディレーライン装置によれば、ヒューズを切断するか否かによって制御信号のレベルを選択し、制御信号のレベルに応じて遅延量を変更することができる。しかしながら、制御信号のレベルに応じて遅延量を変更するために、多くの論理ゲートを用いているので、回路規模が増大してしまうという問題がある。
【特許文献１】特開平５−２２５７９５号公報（第１−２頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、上記の点に鑑み、本発明は、簡単な回路構成を用いながら、ヒューズを切断するか否かによってリセット信号のパルス幅を変更することができる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明の１つの観点に係る半導体集積回路は、リセット信号が供給される第１のノードとリセット信号が出力される第２のノードとの間に直列に接続され、抵抗をそれぞれ含む複数の第１の回路と、第２のノードと基準電位との間に並列に接続され、容量をそれぞれ含む複数の第２の回路と、第１のノードに供給されるリセット信号と第２のノードから出力されるリセット信号とを用いて論理演算を行うことにより、リセット信号のパルス幅を調節して出力する論理回路とを具備し、複数の第１の回路の内の少なくとも１つにおいて、抵抗と並列にヒューズが接続されており、複数の第２の回路の内の少なくとも１つにおいて、容量と直列にヒューズが接続されている。
【０００８】
ここで、論理回路が、第１のノードに供給される正論理のリセット信号と第２のノードから出力される遅延を伴ったリセット信号との論理積を求めることにより、リセット信号のパルス幅を遅延時間分だけ短縮して出力するＡＮＤ回路を含むようにしても良い。
【０００９】
あるいは、論理回路が、第１のノードに供給される負論理のリセット信号と第２のノードから出力される遅延を伴ったリセット信号との論理和を求めることにより、リセット信号のパルス幅を遅延時間分だけ短縮して出力するＯＲ回路を含むようにしても良い。
【００１０】
また、論理回路が、第２のノードから出力されるリセット信号を成形するバッファ回路を含むようにしても良い。
【発明の効果】
【００１１】
本発明によれば、遅延回路を構成する少なくとも１つの第１の回路において抵抗と並列にヒューズを接続し、遅延回路を構成する少なくとも１つの第２の回路において容量と直列にヒューズを接続するようにしたので、簡単な回路構成を用いながら、ヒューズを切断するか否かによってリセット信号のパルス幅を変更することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る半導体集積回路に含まれているリセットパルス幅調整回路の構成を示すブロック図である。このリセットパルス幅調整回路においては、ＣＰＵ等の制御回路から入力端子（ノードＡ）に、正論理のリセット信号が供給される。このリセット信号は、直列に接続された複数の第１の回路（図１においては、４つの回路１１〜１４を示す）を通過してノードＢに出力される。回路１１〜１４は、抵抗Ｒ１〜Ｒ４をそれぞれ含んでおり、回路１１〜１４の内の少なくとも１つ（図１においては、３つの回路１２〜１４とする）において、抵抗Ｒ２〜Ｒ４と並列にヒューズＦ１１〜Ｆ１３がそれぞれ接続されている。
【００１３】
また、ノードＢと基準電位（本実施形態においては、接地電位とする）との間に、複数の第２の回路（図１においては、４つの回路２１〜２４を示す）が並列に接続されている。回路２１〜２４は、容量Ｃ１〜Ｃ４をそれぞれ含んでおり、回路２１〜２４の内の少なくとも１つ（図１においては、３つの回路２２〜２４とする）において、容量Ｃ２〜Ｃ４と直列にヒューズＦ２１〜Ｆ２３がそれぞれ接続されている。回路１１〜１４と回路２１〜２４とによって、ローパスフィルタ型の遅延回路が構成される。
【００１４】
リセット信号のパルス幅を調節するために、ノードＡに供給されるリセット信号とノードＢから出力されるリセット信号とを用いて論理演算を行う論理回路が用いられる。図１においては、論理回路として、バッファ回路３０と、ＡＮＤ回路４０とが示されている。バッファ回路３０は、ノードＢから出力される遅延を伴ったリセット信号を成形して、成形されたリセット信号をノードＣに出力する。ＡＮＤ回路４０は、ノードＡに供給される正論理のリセット信号とノードＣにおける遅延を伴ったリセット信号との論理積を求めることにより、リセット信号のパルス幅を遅延時間分だけ短縮して、パルス幅が調節されたリセット信号を出力端子（ノードＤ）に出力する。
【００１５】
次に、本発明の第１の実施形態に係る半導体集積回路に含まれているリセットパルス幅調整回路の動作について、図１及び図２を参照しながら説明する。図２は、図１に示すリセットパルス幅調整回路の動作を示す波形図である。
【００１６】
図２に示すように、ノードＡには、例えば、パルス幅２０μｓの正のパルスを有するリセット信号が供給される。このリセット信号は、回路１１〜１４及び２１〜２４によって構成されるローパスフィルタ型の遅延回路によって遅延されて、ノードＢに出力される。図１において、例えば、抵抗Ｒ１〜Ｒ４の各々の値が２０ｋΩであり、容量Ｃ１〜Ｃ４の各々の値が５０ｐＦであり、ヒューズＦ１１〜Ｆ１３及びＦ２１〜Ｆ２３が切断されていないとすると、遅延回路の時定数は４μｓとなる。これにより、ノードＢに出力されるリセット信号は、遅延回路の時定数４μｓにほぼ対応する遅延を伴うことになる。
【００１７】
この遅延時間は、ヒューズＦ１１〜Ｆ１３及びＦ２１〜Ｆ２３の内の幾つかをレーザ等を用いて切断することによって、調節することが可能である。ヒューズＦ１１〜Ｆ１３を順次切断することにより、回路１１〜１４の直列抵抗値を、当初の２０ｋΩから、４０ｋΩ、６０ｋΩ、８０ｋΩと変化させることができる。これにより、遅延回路の時定数は、当初の４μｓから、８μｓ、１２μｓ、１６μｓと変化する。
【００１８】
また、ヒューズＦ２１〜Ｆ２３を順次切断することにより、回路２１〜２４の並列容量値を、当初の２００ｐＦから、１５０ｐＦ、１００ｋΩ、５０ｋΩと変化させることができる。これにより、遅延回路の時定数は、当初の４μｓから、３μｓ、２μｓ、１μｓと変化する。
【００１９】
図２に示すように、ノードＢから出力される遅延を伴ったリセット信号は、バッファ回路３０によって成形されて、ノードＣにおけるリセット信号となる。ノードＡに供給されるリセット信号がハイレベルであり、かつ、ノードＣにおけるリセット信号がハイレベルである期間において、ＡＮＤ回路４０からノードＤにハイレベルのパルスが出力される。これにより、リセット信号のパルス幅は、遅延回路の時定数にほぼ対応する遅延時間分だけ短縮される。この遅延時間は、ヒューズＦ１１〜Ｆ１３及びＦ２１〜Ｆ２３の内の幾つかを切断することによって調節することができる。なお、論理回路において、図１に示すバッファ回路３０を省略しても良いし、その他の様々な回路構成を用いることも可能である。
【００２０】
次に、本発明の第２の実施形態について説明する。
図３は、本発明の第２の実施形態に係る半導体集積回路に含まれているリセットパルス幅調整回路の構成を示すブロック図である。このリセットパルス幅調整回路においては、ＣＰＵ等の制御回路から入力端子（ノードＥ）に、負論理のリセット信号が供給される。このリセット信号は、直列に接続された複数の第１の回路（図３においては、４つの回路１１〜１４を示す）を通過してノードＦに出力される。
【００２１】
また、ノードＦと基準電位（本実施形態においては、接地電位とする）との間に、複数の第２の回路（図３においては、４つの回路２１〜２４を示す）が並列に接続されている。回路１１〜１４と回路２１〜２４とによって、ローパスフィルタ型の遅延回路が構成される。
【００２２】
リセット信号のパルス幅を調節するために、ノードＥに供給されるリセット信号とノードＦから出力されるリセット信号とを用いて論理演算を行う論理回路が用いられる。図３においては、論理回路として、バッファ回路３０と、ＯＲ回路５０とが示されている。バッファ回路３０は、ノードＦから出力される遅延を伴ったリセット信号を成形して、成形されたリセット信号をノードＧに出力する。ＯＲ回路５０は、ノードＥに供給される負論理のリセット信号とノードＧにおける遅延を伴ったリセット信号との論理和を求めることにより、リセット信号のパルス幅を遅延時間分だけ短縮して、パルス幅が調節されたリセット信号を出力端子（ノードＨ）に出力する。
【００２３】
次に、本発明の第２の実施形態に係る半導体集積回路に含まれているリセットパルス幅調整回路の動作について、図３及び図４を参照しながら説明する。図４は、図３に示すリセットパルス幅調整回路の動作を示す波形図である。
【００２４】
図４に示すように、ノードＥには、例えば、パルス幅２０μｓの負のパルスを有するリセット信号が供給される。このリセット信号は、回路１１〜１４及び２１〜２４によって構成されるローパスフィルタ型の遅延回路によって遅延されて、ノードＦに出力される。ノードＦに出力されるリセット信号は、遅延回路の時定数にほぼ対応する遅延を伴うことになる。
【００２５】
さらに、ノードＦから出力される遅延を伴ったリセット信号は、バッファ回路３０によって成形されて、ノードＧにおけるリセット信号となる。ノードＥに供給されるリセット信号がローレベルであり、かつ、ノードＧにおけるリセット信号がローレベルである期間において、ＯＲ回路５０からノードＨにローレベルのパルスが出力される。これにより、リセット信号のパルス幅は、遅延回路の時定数にほぼ対応する遅延時間分だけ短縮される。この遅延時間は、ヒューズＦ１１〜Ｆ１３及びＦ２１〜Ｆ２３の内の幾つかを切断することによって調節することができる。なお、論理回路において、図３に示すバッファ回路３０を省略しても良いし、その他の様々な回路構成を用いることも可能である。
【図面の簡単な説明】
【００２６】
【図１】第１の実施形態におけるリセットパルス幅調整回路を示すブロック図。
【図２】図１に示すリセットパルス幅調整回路の動作を示す波形図。
【図３】第２の実施形態におけるリセットパルス幅調整回路を示すブロック図。
【図４】図３に示すリセットパルス幅調整回路の動作を示す波形図。
【符号の説明】
【００２７】
１１〜１４  第１の回路、  ２１〜２４  第２の回路、  ３０  バッファ回路、  ４０  ＡＮＤ回路、  ５０  ＯＲ回路、  Ｒ１〜Ｒ４  抵抗、  Ｃ１〜Ｃ４  容量、  Ｆ１１〜Ｆ１３、Ｆ２１〜Ｆ２３  ヒューズ
【図１】
2008219683.tif 000003
【図２】
2008219683.tif 000004
【図３】
2008219683.tif 000005
【図４】
2008219683.tif 000006