(57)【要約】【課題】  ＴＤＭ信号とパケット信号との搭載容量配分のフレキシビリティーを確保した上で、かつ入出力インタフェースポート間パスを固定帯域速度で制限しないパケット信号スイッチングを実現可能なスイッチ装置を提供する。【解決手段】  パケット信号のスイッチングを実現するためのロードバランス型スイッチの構成において、前段ＴＤＭスイッチ２はＴＤＭ信号のスイッチングとパケット信号のスイッチングとに共用して使用され、入出力インタフェース部−スイッチ部間の接続経路をＴＤＭ信号処理時とパケット信号処理時とで共有する。これによって、ＴＤＭ信号とパケット信号との搭載容量配分のフレキシビリティーを確保した上で、かつパケット信号スイッチング時の入出力インタフェースポート間パスの固定帯域速度制限を解消する。【選択図】      図１
2008066901.tif 000002
【特許請求の範囲】
【請求項１】
ＴＤＭ（Ｔｉｍｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘ）信号及びパケット信号各々を収容し、前記パケット信号のスイッチングを実現するための前段ＴＤＭスイッチと中間段スイッチと後段ＴＤＭスイッチとから構成されるロードバランス型スイッチを含むスイッチ装置であって、
前記前段ＴＤＭスイッチを前記ＴＤＭ信号のスイッチングと前記パケット信号のスイッチングとに共用して使用するとともに、入力インタフェースと前記前段ＴＤＭスイッチとの間の接続経路をＴＤＭスイッチ接続とパケットスイッチ接続とで共有し、前記ＴＤＭ信号の入力インタフェースと前記パケット信号の入力インタフェースとを互いに交換可能な互換構成とすることを特徴とするスイッチ装置。
【請求項２】
前記前段ＴＤＭスイッチは、システムの入出力インタフェースポート数をＮ（Ｎは正の整数）とした場合、前記ＴＤＭ信号の入力インタフェースをＮポート搭載する時に出力インタフェースと接続し、前記パケット信号の入力インタフェースをＮポート搭載する時に前記中間段スイッチと接続するために出力ポートを２系統持つＮ×２Ｎのスイッチであることを特徴とする請求項１記載のスイッチ装置。
【請求項３】
前記ロードバランス型スイッチの構成において、スイッチ部と出力インタフェースとの間の接続経路について、前記前段ＴＤＭスイッチからの接続経路と、前記中間段スイッチ及び前記後段ＴＤＭスイッチを通過した後の接続経路とを配備し、前記ＴＤＭ信号の出力インタフェースと前記パケット信号の出力インタフェースとを互いに交換可能な互換構成とすることを特徴とする請求項１または請求項２記載のスイッチ装置。
【請求項４】
前記前段ＴＤＭスイッチは、前記ＴＤＭ信号用のコントロールメモリと、前記パケット信号用のコントロールメモリとを含み、前記ＴＤＭ信号の処理時にバイト単位のＴＤＭスイッチングを行い、前記パケット信号の処理時にパケットを固定長セルに分割したセル単位のＴＤＭスイッチングを行い、前記ＴＤＭ信号及び前記パケット信号各々のスイッチングを実現することを特徴とする請求項１から請求項３のいずれか記載のスイッチ装置。
【請求項５】
前記ロードバランス型スイッチにおいて、前記前段ＴＤＭスイッチを前記ＴＤＭ信号のスイッチングと前記パケット信号のスイッチングとに共用して使用するとともに、前記パケット信号のスイッチングにおいて、入力インタフェースポートと出力インタフェースポートとの間のパスを固定帯域速度で制限せず、あるポートに入力してくるパケット信号の宛先に応じてどの出力ポートに対しても自由な帯域でのセルの送信を自在とすることを特徴とする請求項１記載のスイッチ装置。
【請求項６】
ＴＤＭ（Ｔｉｍｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘ）信号及びパケット信号各々を収容し、前記パケット信号のスイッチングを実現するための前段ＴＤＭスイッチと中間段スイッチと後段ＴＤＭスイッチとから構成されるロードバランス型スイッチを含むスイッチ装置に用いるスイッチング方法であって、
前記前段ＴＤＭスイッチを前記ＴＤＭ信号のスイッチングと前記パケット信号のスイッチングとに共用して使用するとともに、入力インタフェースと前記前段ＴＤＭスイッチとの間の接続経路をＴＤＭスイッチ接続とパケットスイッチ接続とで共有し、前記ＴＤＭ信号の入力インタフェースと前記パケット信号の入力インタフェースとを互いに交換可能な互換構成とすることを特徴とするスイッチング方法。
【請求項７】
前記前段ＴＤＭスイッチが、システムの入出力インタフェースポート数をＮ（Ｎは正の整数）とした場合、前記ＴＤＭ信号の入力インタフェースをＮポート搭載する時に出力インタフェースと接続し、前記パケット信号の入力インタフェースをＮポート搭載する時に前記中間段スイッチと接続するために出力ポートを２系統持つＮ×２Ｎのスイッチであることを特徴とする請求項６記載のスイッチング方法。
【請求項８】
前記ロードバランス型スイッチの構成において、スイッチ部と出力インタフェースとの間の接続経路について、前記前段ＴＤＭスイッチからの接続経路と、前記中間段スイッチ及び前記後段ＴＤＭスイッチを通過した後の接続経路とを配備し、前記ＴＤＭ信号の出力インタフェースと前記パケット信号の出力インタフェースとを互いに交換可能な互換構成とすることを特徴とする請求項６または請求項７記載のスイッチング方法。
【請求項９】
前記前段ＴＤＭスイッチが、前記ＴＤＭ信号用のコントロールメモリと、前記パケット信号用のコントロールメモリとを含み、前記ＴＤＭ信号の処理時にバイト単位のＴＤＭスイッチングを行い、前記パケット信号の処理時にパケットを固定長セルに分割したセル単位のＴＤＭスイッチングを行い、前記ＴＤＭ信号及び前記パケット信号各々のスイッチングを実現することを特徴とする請求項６から請求項８のいずれか記載のスイッチング方法。
【請求項１０】
前記ロードバランス型スイッチにおいて、前記前段ＴＤＭスイッチを前記ＴＤＭ信号のスイッチングと前記パケット信号のスイッチングとに共用して使用するとともに、前記パケット信号のスイッチングにおいて、入力インタフェースポートと出力インタフェースポートとの間のパスを固定帯域速度で制限せず、あるポートに入力してくるパケット信号の宛先に応じてどの出力ポートに対しても自由な帯域でのセルの送信を自在とすることを特徴とする請求項６記載のスイッチング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はスイッチ装置及びそれに用いるスイッチング方法に関し、特にＴＤＭ（Ｔｉｍｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘ）信号及びパケット信号の両方を収容するスイッチ装置において単一のスイッチファブリックで両方の信号のスイッチングを実現するＴＤＭ−パケットハイブリッド構成方法に関する。
【背景技術】
【０００２】
将来、ネットワークがパケット系信号のみを扱うオールパケットネットワークへマイグレーションしていく過渡期において、トランスポート系装置が従来のＴＤＭレガシートランスポート系信号の収容をも合わせて行う必要があり、その際のスイッチング処理においてＴＤＭ信号−パケット信号のシームレスなハイブリッド処理が要求されている。
【０００３】
従来、伝送系装置でＴＤＭ信号のスイッチングを行う際に、スイッチング対象であるＴＤＭ信号を伝送する代表的なフレームフォーマットに、ＳＯＮＥＴ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｏｐｔｉｃａｌ  Ｎｅｔｗｏｒｋ）／ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｉｇｉｔａｌ  Ｈｉｅｒａｒｃｈｙ）がある。ＳＯＮＥＴ／ＳＤＨは、経済的なディジタルネットワークを構成するために、５２Ｍｂｐｓ、１５５Ｍｂｐｓ、６２２Ｍｂｐｓ、２．４Ｇｂｐｓ、１０Ｇｂｐｓというように階梯構造によって階層的に各種速度のインタフェースを収容する世界標準のフレームフォーマットである。
【０００４】
図１３は、ＳＯＮＥＴ／ＳＤＨフレームフォーマットの一例を示しており、この例は２．４Ｇｂｐｓの帯域を有するＳＴＳ−４８のフレームフォーマットである。この例では、ＳＯＨ（Ｓｅｃｔｉｏｎ  Ｏｖｅｒ  Ｈｅａｄ）部にオーバヘッドデータを収容し、ペイロード部にＳＴＳ−４８ペイロードデータを収容する。ＳＴＳ−４８ペイロード内には、５２Ｍｂｐｓの帯域を有するＳＴＳ−１ペイロードデータ（ＣＨ１〜ＣＨ４８）が４８チャネルバイト多重されている。
【０００５】
このようなＴＤＭ信号のスイッチングは、図１４に示すように、入力してくるペイロードデータに対し、各出力ポートにおいてタイムスロット毎に選択する入力ポート番号が決まっており、それを予め設定することによって実現される。上述したＳＯＮＥＴ／ＳＤＨフレームの例で言うと、１タイムスロットが１バイトに相当し、同一宛先へ行く１チャネル毎にバイト多重されたデータをタイムスロット毎に設定された入力ポート番号として選択することによって、宛先の出力ポートへスイッチングする。
【０００６】
一方、パケット信号を処理する一般的なスイッチ構成としては、入力バッファ型スイッチ、出力バッファ型スイッチ、共有バッファ型スイッチがある。図１５は入力バッファ型スイッチの構成を表すブロック図である。入力バッファ型スイッチでは、複数の入力ポートから入力される固定長セルの宛先ポートが同一であった場合の待ち合わせ用に入力ポート毎に固定長セルの蓄積用のバッファａ１を配備している。
【０００７】
このスイッチ構成の場合、ある入力ポートのバッファａ１の先頭にある固定長セルが、出力されるまでバッファａ１の２番目以降の固定長セルは出力ができないため、バッファａ１の先頭に格納されている固定長セルが他入力ポートの固定長セルと宛先出力ポートとの競合によって待たされた場合には、２番目の固定長セルの宛先ポートが競合していない場合でも出力できない状態（ＨＯＬブロッキング：Ｈｅａｄ  Ｏｆ  Ｌｉｎｅブロッキング）となってしまい、スループットの低下を招く欠点がある。
【０００８】
これに対処するために、図１６に示すように、各入力ポートのバッファｂ１を宛先出力ポート毎に配備（ＶＯＱ：Ｖｉｒｔｕａｌ  Ｏｕｔｐｕｔ  Ｑｕｅｕｅ）した入力バッファ型スイッチの形態もある。但し、どの入力ポートからどの出力ポートへ固定長セルを転送させるかを決定するスケジューリングを全経路（全入力ポート数×全出力ポート数）に対して行う必要があるために、計算量の増加［Ｈ／Ｗ（ハードウェア）の規模増加］を招き、多ポート収容を考慮すると、実現が困難になるという欠点がある。
【０００９】
図１７は、出力バッファ型スイッチの構成を表すブロック図である。出力バッファ型スイッチでは、全入力ポートから入力される固定長セルを多重処理して入力ポート速度のＮ倍（Ｎ：収容ポート数）の信号として各出力ポートまで出力される。出力ポートでは、複数の入力ポートからの固定長セルが一時期に集中して届く場合の待ち合わせ用に固定長セルの蓄積用のバッファｃ２を配備している。このスイッチ構成の場合、スイッチの内部処理速度として、インタフェース速度のＮ倍（Ｎ：入力ポート数）の処理速度が必要となり、ポート速度の高速化と多ポート収容とを考えた場合、実現が困難になるという欠点がある。
【００１０】
図１８は、共有バッファ型スイッチの構成を表すブロック図である。共有バッファ型スイッチでは入力ポートと出力ポートの間に全ポート共通で使用するバッファｄ２を配備している。全入力ポートから入力される固定長セルを多重処理して入力ポート速度のＮ倍（Ｎ：入力ポート数）の信号として、バッファｄ２に書込みを行い、書込み速度と同じ速度で各出力ポートに出力する固定長セルの読出しを行う。このスイッチ構成の場合、スイッチの内部処理速度として、インタフェース速度のＮ倍（Ｎ：入力ポート数）の処理速度が必要となり、ポート速度の高速化と多ポート収容とを考えた場合、実現が困難になるという欠点がある。
【００１１】
入力バッファ型スイッチの全入出力ポートを対象にしたスケジューラ処理をなくし、出力バッファ型スイッチや共有バッファ型スイッチのような収容ポート数増加に伴う内部処理速度の高速化を伴わないスイッチ構成として、ロードバランス型セルスイッチがある。代表的なロードバランス型セルスイッチの構成が非特許文献１に示されている。尚、本ロードバランス型スイッチでは固定長のセルを単位としてスイッチング処理を行うものとする。ロードバランス型スイッチシステムへの入出力に可変長のパケットが入力されることも想定されるが、その場合、可変長パケットは、ロードバランス型スイッチへの入力時に固定長のセルに分割され、ロードバランス型スイッチからの出力時に固定長セルから可変長のパケットに結合されて元に戻されるものとする。
【００１２】
図１９にロードバランス型スイッチの構成例を示す。ロードバランス型セルスイッチは、入力インタフェースｅ１−１〜ｅ１−Ｎ、前段ＴＤＭスイッチｅ２、中間バッファ（Ｂｕｆｆｅｒ）ｅ３−１〜ｅ３−Ｎ、後段ＴＤＭスイッチｅ４、出力インタフェースｅ５−１〜ｅ５−Ｎによって構成される。ここでは、入力インタフェース、中間バッファ、出力インタフェースの個数をいずれもＮ個と記載しているが、入力インタフェース、中間バッファ、出力インタフェースの個数がそれぞれ異なる場合も許容される。
【００１３】
入力インタフェースｅ１−１〜ｅ１−Ｎは速度Ｒのセルデータを収容するインタフェースブロックである。前段ＴＤＭスイッチｅ２は、入力インタフェースｅ１−１〜ｅ１−Ｎが受信したセルを全ての中間バッファｅ３−１〜ｅ３−Ｎに分散させる（ロードバランスする）ためのスイッチで、後段ＴＤＭスイッチｅ４は中間バッファｅ３−１〜ｅ３−Ｎから各セルの宛先である出力インタフェースｅ５−１〜ｅ５−Ｎへセルを振り分けするためのスイッチである。
【００１４】
ロードバランス型スイッチの特徴は、この中間バッファｅ３−１〜ｅ３−Ｎへのセルの均等分散にある。Ｎ箇所の中間バッファｅ３−１〜ｅ３−Ｎへ均等に振り分けるため、入力インタフェースｅ１−１〜ｅ１−Ｎのセル受信レートをＲとすると、各入力段から前段ＴＤＭスイッチｅ２に対しては各々Ｒ／Ｎの速度でセルを送出できれば良く、且つ前段ＴＤＭスイッチｅ２は各中間バッファｅ３−１〜ｅ３−Ｎへ均等に出力されるような周期的なポート選択設定とすればよい。
【００１５】
このように、ロードバランス型スイッチでは、周期的なポート選択設定によるスイッチングであるため、この動作はＴＤＭスイッチの動作となる。同様に、中間バッファｅ３−１〜ｅ３−Ｎからある出力インタフェースへのセル転送に関しては、入力インタフェースｅ１−１〜ｅ１−Ｎが中間バッファｅ３−１〜ｅ３−Ｎへ均等にセルを分散しているため、各中間バッファｅ３−１〜ｅ３−Ｎからある出力インタフェースｅ５−１〜ｅ５−Ｎへは、同一のレートにてセルが転送されると考えられる。
【００１６】
このため、各中間バッファｅ３−１〜ｅ３−Ｎから後段ＴＤＭスイッチｅ４に対しても各々Ｒ／Ｎの速度でセルを送出できれば良く、且つ後段ＴＤＭスイッチｅ４もＴＤＭスイッチ動作の設定とし、中間バッファｅ３−１〜ｅ３−Ｎ側で宛先判定し、宛先ポートへ合わせたタイムスロットのタイミングでセルを出力する。
【００１７】
上記のように、入力インタフェース−前段ＴＤＭスイッチ−中間段バッファ間、及び中間段バッファ−後段ＴＤＭスイッチ−出力インタフェース間を中間バッファｅ３−１〜ｅ３−Ｎの個数Ｎで割った転送レートで接続すれば良いこと、及び前段ＴＤＭスイッチｅ２と後段ＴＤＭスイッチｅ４とが周期的なポート選択設定によるＴＤＭスイッチ動作となることがロードバランス型スイッチの特徴である。
【００１８】
ロードバランス型セルスイッチでは、上述したように、一旦、入出力のインタフェースの中間に位置する中間バッファｅ３−１〜ｅ３−Ｎにセルを分散させ、各中間バッファｅ３−１〜ｅ３−Ｎからセル本来の宛先となる出力インタフェースｅ５−１〜ｅ５−Ｎにセルを送出することによって、１中間バッファあたりの負荷を分散して収容ポート数増加によるデバイス処理速度増大や、入力バッファ型スイッチに必要となるスケジューラ処理を不要としている。
【００１９】
本発明に関するＴＤＭ−パケットハイブリッドスイッチ方式においては、上記述べてきたＴＤＭ信号のスイッチングとパケット信号のスイッチングとの両方を実現する必要がある。
【００２０】
従来のＴＤＭ−パケットハイブリッドスイッチの一例が特許文献１に記載されている。この特許文献１に記載されたＴＤＭ−パケットハイブリッドスイッチでは、図２０に示すように、入力してくるＴＤＭ信号及びパケット信号に対し、各々独立にスイッチング処理を行うＴＤＭスイッチｆ５とパケットスイッチｆ６とを所有することによって、装置ｆ全体としては、ＴＤＭ信号とパケット信号との入力に対してスイッチング処理が可能な構成になっている。
【００２１】
但し、この構成では、ＴＤＭスイッチｆ５とパケットスイッチｆ６とを独立に所有し、また入出力インタフェース部−スイッチ部間の接続経路を、ＴＤＭスイッチ接続とパケットスイッチ接続で共有していないために、ある一つの装置が要求される全体スイッチ容量をＬとすると、容量Ｌの中で、ＴＤＭ信号を処理する分と、パケット信号を処理する分とをフレキシブルに容量配分することができない。つまり、ＴＤＭ信号用の入出力インタフェース部の搭載数とパケット信号用の入出力インタフェース部の搭載数とをフレキシブルに配分することができない。
【００２２】
また、単一スイッチファブリックでＴＤＭ信号とパケット信号との両方のスイッチングを行う従来のＴＤＭ−パケットハイブリッドスイッチの一例が特許文献２に記載されている。この特許文献２に記載されたＴＤＭ−パケットハイブリッドスイッチでは、図２１に示すように、単一のスイッチファブリックはＴＤＭスイッチｇ９である。
【００２３】
したがって、ＴＤＭ信号に対する処理は通常のスイッチング処理と全く同様で良いが、パケット信号に対する処理は、パケット信号をＴＤＭスイッチングに適したフォーマット上にマッピングしてから、ＴＤＭスイッチｇ９へ出力する必要がある。このＴＤＭスイッチングに適したフォーマット上にマッピングする技術がＳＯＮＥＴ／ＳＤＨフレームフォーマット上にパケット信号をマッピングするバーチャルコンカチネーション（ＶＣ）技術である。
【００２４】
図２２は、バーチャルコンカチネーションの概念図であり、例えばＳＴＳ−４８である２．４Ｇｂｐｓフレームフォーマットに、５２Ｍｂｐｓの信号であるＳＴＳ−１のパスを２本束ねて１００Ｍｂｐｓのパス（ＳＴＳ−１−２ｖ）を提供する場合や、５２Ｍｂｐｓの信号であるＳＴＳ−１のパスを１０本束ねて５００Ｍｂｐｓのパス（ＳＴＳ−１−１０ｖ）を提供する場合のイメージを示している。
【００２５】
このように、バーチャルコンカチネーションは、例えば単位パスとしてのＳＴＳ−１を複数結合して、５２Ｍｂｐｓ、１５５Ｍｂｐｓ、６２２Ｍｂｐｓ、２．４Ｇｂｐｓ、１０Ｇｂｐｓという階層的な帯域だけでなく、その途中の細かい粒度（この例では１００Ｍｂｐｓ、５００Ｍｂｐｓ）での帯域速度のインタフェースをＳＯＮＥＴ／ＳＤＨフレームフォーマット上に構築するものである。このパケット信号のスイッチングは、図２１に示すように、パケット信号をセル化した後、バーチャルコンカチネーション処理でＳＯＮＥＴ／ＳＤＨフレーム上にマッピングしてからＴＤＭスイッチ部でスイッチングを行う。出力インタフェース側では、セル抽出してからパケットを組み立てる。
【００２６】
この構成によって、スイッチ部はＴＤＭスイッチの単一ファブリックとなり、スイッチ容量ＬのＴＤＭスイッチを所有することによって、全体スイッチ容量Ｌの中で、ＴＤＭ信号を処理する分と、パケット信号を処理する分とをフレキシブルに容量配分可能になる。つまり、ＴＤＭ信号用の入出力インタフェース部の搭載数とパケット信号用の入出力インタフェース部の搭載数とをフレキシブルに配分することができる。
【００２７】
但し、上記の構成では、スイッチ部がＴＤＭスイッチであるため、入力してくるパケット信号に対し、バーチャルコンカチネーションでマッピングした固定帯域速度で、入力ポートから出力ポートまでのパスが張られてしまうという欠点がある。
【００２８】
パケット信号をスイッチングする場合は、本来、ＴＤＭスイッチのような固定帯域のスイッチングパス設定ではなく、入力インタフェースと各出力インタフェース間で、入力してくるパケット信号の宛先に応じて自由な帯域のスイッチングパスが構築されなければならない。すなわち、ある特定の出力インタフェースポートに対し、ある時間帯ではパケット信号トラヒックが集中することもあるし、別の時間帯では全くパケット信号トラヒックがこないこともあり、パケット信号のスイッチングではこのようなトラヒックのスイッチング処理を実現しなければならない。
【００２９】
上記の従来例の構成では、パケット信号のスイッチングにおいて、ある入力インタフェースポートからある出力インタフェースポートまでのパスを、固定帯域速度で制限してしまうという欠点がある。
【００３０】
【特許文献１】特開平７−１１１５１７号公報
【特許文献２】特開２００４−２０８１９０号公報
【非特許文献１】Ｉｓａａｃ  Ｋｅｓｌａｓｓｙ，“Ｔｈｅ  Ｌｏａｄ−Ｂａｌａｎｃｅｄ  Ｒｏｕｔｅｒ，”Ｐｈ．Ｄ．Ｄｉｓｓｅｒｔａｔｉｏｎ，Ｓｔａｎｆｏｒｄ  Ｕｎｉｖｅｒｓｉｔｙ，Ｊｕｎｅ  ２００４
【発明の開示】
【発明が解決しようとする課題】
【００３１】
上述した従来のスイッチング処理では、装置がＴＤＭスイッチとパケットスイッチとを独立に所有し、また入出力インタフェース部−スイッチ部間の接続経路を、ＴＤＭスイッチ接続とパケットスイッチ接続とで共有していない場合、ある一つの装置に要求される全体スイッチ容量の中で、ＴＤＭ信号を処理する分と、パケット信号を処理する分とをフレキシブルに容量配分することができないという問題がある。
【００３２】
また、従来のスイッチング処理では、バーチャルコンカチネーション処理でＳＯＮＥＴ／ＳＤＨフレーム上にマッピングしたパケット信号を単一ファブリックのＴＤＭスイッチでスイッチングする場合、パケット信号のスイッチングにおいて、ある入力インタフェースポートからある出力インタフェースポートまでのパスを、固定帯域速度で制限してしまうという問題がある。
【００３３】
そこで、本発明の目的は上記の問題点を解消し、ＴＤＭ信号とパケット信号との搭載容量配分のフレキシビリティーを確保した上で、かつ入出力インタフェースポート間パスを固定帯域速度で制限しないパケット信号スイッチングを実現することができるスイッチ装置及びそれに用いるスイッチング方法を提供することにある。
【課題を解決するための手段】
【００３４】
本発明によるスイッチ装置は、ＴＤＭ（Ｔｉｍｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘ）信号及びパケット信号各々を収容し、前記パケット信号のスイッチングを実現するための前段ＴＤＭスイッチと中間段スイッチと後段ＴＤＭスイッチとから構成されるロードバランス型スイッチを含むスイッチ装置であって、
前記前段ＴＤＭスイッチを前記ＴＤＭ信号のスイッチングと前記パケット信号のスイッチングとに共用して使用するとともに、入力インタフェースと前記前段ＴＤＭスイッチとの間の接続経路をＴＤＭスイッチ接続とパケットスイッチ接続とで共有し、前記ＴＤＭ信号の入力インタフェースと前記パケット信号の入力インタフェースとを互いに交換可能な互換構成としている。
【００３５】
本発明によるスイッチング方法は、ＴＤＭ（Ｔｉｍｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘ）信号及びパケット信号各々を収容し、前記パケット信号のスイッチングを実現するための前段ＴＤＭスイッチと中間段スイッチと後段ＴＤＭスイッチとから構成されるロードバランス型スイッチを含むスイッチ装置に用いるスイッチング方法であって、
前記前段ＴＤＭスイッチを前記ＴＤＭ信号のスイッチングと前記パケット信号のスイッチングとに共用して使用するとともに、入力インタフェースと前記前段ＴＤＭスイッチとの間の接続経路をＴＤＭスイッチ接続とパケットスイッチ接続とで共有し、前記ＴＤＭ信号の入力インタフェースと前記パケット信号の入力インタフェースとを互いに交換可能な互換構成としている。
【００３６】
すなわち、本発明のスイッチ装置は、ＴＤＭ（Ｔｉｍｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘ）−パケットハイブリッドスイッチ方式のスイッチ装置であり、パケット信号のスイッチングを実現するため、前段ＴＤＭスイッチ＋中間段スイッチ＋後段ＴＤＭスイッチで構成されるロードバランス型スイッチの構成において、前段ＴＤＭスイッチ部をＴＤＭ信号のスイッチングと共用して使用することを特徴とする。
【００３７】
上記のように、本発明のスイッチ装置では、単一のスイッチファブリックでＴＤＭ−パケットハイブリッドスイッチを構成することによって、ＴＤＭ信号とパケット信号との搭載容量配分のフレキシビリティーを確保した上で、かつ入出力インタフェースポート間パスを固定帯域速度で制限しないパケット信号スイッチングを実現することが可能となる。
【発明の効果】
【００３８】
本発明は、上記のような構成及び動作とすることで、ＴＤＭ信号とパケット信号との搭載容量配分のフレキシビリティーを確保した上で、かつ入出力インタフェースポート間パスを固定帯域速度で制限しないパケット信号スイッチングを実現することができるという効果が得られる。
【発明を実施するための最良の形態】
【００３９】
次に、本発明の実施例について図面を参照して説明する。
【実施例１】
【００４０】
図１は本発明の一実施例によるスイッチ装置の構成例を示すブロック図である。図１において、本発明の一実施例によるスイッチ装置は、入力インタフェース部１−１〜１−Ｎと、前段ＴＤＭ（Ｔｉｍｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅｘ）スイッチ２と、中間段スイッチ３と、後段ＴＤＭスイッチ４と、出力インタフェース部５−１〜５−Ｎとから構成されている。
【００４１】
入力インタフェース部１−１〜１−Ｎは、ＴＤＭ信号またはパケット信号の入力インタフェースを行い、その内部構成はＳＯＮＥＴ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｏｐｔｉｃａｌ  Ｎｅｔｗｏｒｋ）／ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｉｇｉｔａｌ  Ｈｉｅｒａｒｃｈｙ）フレームデータに代表されるＴＤＭ信号との入力インタフェースを行うＴＤＭ信号入力インタフェース部１１−１〜１１−Ｎと、パケット信号入力インタフェース部１２−１〜１２−Ｎとが互いに交換可能な互換構成となっている。
【００４２】
前段ＴＤＭスイッチ２は、ＴＤＭ信号のＴＤＭスイッチング及びパケット信号を中間段スイッチ部へロードバランシングさせるためのＴＤＭスイッチングを行う。この前段ＴＤＭスイッチ２は、ＴＤＭ信号入力インタフェース部１１−１〜１１−ＮがＮポートフル搭載される時に出力インタフェース部５−１〜５−Ｎに接続し、またパケット信号入力インタフェース部１２−１〜１２−ＮがＮポートフル搭載される時に中間段スイッチ３に接続するためのＮ×２Ｎのスイッチである。
【００４３】
中間段スイッチ３は、ロードバランシングされたパケット信号を宛先毎にバッファリングする。後段ＴＤＭスイッチ４は、中間段スイッチ３でバッファリングされたパケット信号を宛先毎にスイッチングする。
【００４４】
出力インタフェース部５−１〜５−Ｎは、スイッチングされたＴＤＭ信号またはパケット信号の出力インタフェースを行い、その内部構成は、ＴＤＭ信号出力インタフェース５１−１〜５１−Ｎと、パケット信号出力インタフェース５２−１〜５２−Ｎとが互いに交換可能な互換構成である。
【００４５】
図２は図１のＴＤＭ信号入力インタフェース１１−１〜１１−Ｎの構成例を示すブロック図である。図２において、ＴＤＭ信号入力インタフェース１１−１〜１１−Ｎ（ＴＤＭ信号入力インタフェース１１と表記）は、ＳＯＮＥＴ／ＳＤＨフレーム終端部１１１で構成されている。
【００４６】
図３は図１のパケット信号入力インタフェース１２−１〜１２−Ｎの構成例を示すブロック図である。図３において、パケット信号入力インタフェース１２−１〜１２−Ｎ（パケット信号入力インタフェース１２と表記）は、入力してくるパケット信号を固定長のセルに分割するセル化部１２１と、セル化の際にパケットのヘッダより宛先を検出することによって分割した各セルの宛先をセルヘッダに付与するためのセル宛先付与部１２２とから構成されている。
【００４７】
図４は図１の前段ＴＤＭスイッチ２の構成例を示すブロック図である。図４において、前段ＴＤＭスイッチ２は、入力ポート１〜Ｎから入力してくるＴＤＭ信号またはパケット信号に対して、スイッチング動作として出力ポート毎にＮ本の入力信号から１箇所を選択するＮ：１セレクタ２１−１〜２１−２Ｎと、ＴＤＭ信号入力ポートに関してＴＤＭスイッチング動作としてタイムスロット毎に該Ｎ：１セレクタ２１−１〜２１−２Ｎの選択ポートを指示するＴＤＭ信号用コントロールメモリ２２と、パケット信号入力ポートに関して中間段スイッチ３へのロードバランシングのためのＴＤＭスイッチング動作としてタイムスロット毎に該Ｎ：１セレクタ２１−１〜２１−２Ｎの選択ポートを指示するパケット信号用コントロールメモリ２３とから構成されている。
【００４８】
ここで、図４において、入力ポート側はＴＤＭ信号とパケット信号とで互換構成とするためにＮ本の入力となるが、ＴＤＭ信号を選択する場合には出力インタフェース５−１〜５−Ｎへ接続されるＮ：１セレクタ２１−１〜２１−２Ｎにて選択し、パケット信号を選択する場合には中間段スイッチ３へ接続されるＮ：１セレクタ２１−１〜２１−２Ｎにて選択する。したがって、Ｎ：１セレクタ２１−１〜２１−２ＮはＴＤＭ信号出力ポートのＮとパケット信号出力ポートのＮとを合わせた２Ｎ個必要となり、前段ＴＤＭスイッチ２はＮ×２Ｎスイッチとなる。
【００４９】
図５は図１の中間段スイッチ３の構成例を示すブロック図である。図５において、中間段スイッチ３は、前段ＴＤＭスイッチ２からの入力信号に対してセルヘッダ箇所を識別するためのセル抽出部３１−１〜３１−Ｎと、識別したセルヘッダから各セルの宛先情報を検出して後ろの中間段バッファ［中間段ＶＯＱ（バーチャルアウトプットキュー）］のどのキューに情報を格納するかを判定するための宛先判定部３２−１〜３２−Ｎと、前段ＴＤＭスイッチ２よりロードバランシングされたセル化されたパケット信号を宛先毎にバッファリングするための中間段ＶＯＱ３３−１〜３３−Ｎと、中間段ＶＯＱ３３−１〜３３−Ｎから後段ＴＤＭスイッチ４へセルを出力するタイミングを制御する出力タイミング制御部３４とから構成されている。
【００５０】
ここで、パケット信号入出力インタフェースの搭載ポート数をＫ（１≦Ｋ≦Ｎ）とすると、不要な回路規模の増大を避けるため、セル抽出部、宛先判定部、中間段ＶＯＱについてはＫ個分のみの搭載とする。図５ではこの非搭載箇所を点線で表示している。
【００５１】
図６は図１の後段ＴＤＭスイッチ４の構成例を示すブロック図である。図６において、後段ＴＤＭスイッチ４は、入力ポート１〜Ｎから入力してくるセル化されたパケット信号に対して、スイッチング動作として出力ポート毎にＮ本の入力信号から１箇所を選択するＮ：１セレクタ４１−１〜４１−Ｎと、ＴＤＭスイッチング動作としてタイムスロット毎に該Ｎ：１セレクタ４１−１〜４１−Ｎの選択ポートを指示するパケット信号用コントロールメモリ４２とから構成されている。
【００５２】
図７は図１のＴＤＭ信号出力インタフェース５１−１〜５１−Ｎの構成例を示すブロック図である。図７において、ＴＤＭ信号出力インタフェース５１−１〜５１−Ｎ（ＴＤＭ信号出力インタフェース５１と表記）は、ＳＯＮＥＴ／ＳＤＨフレーム生成部５１１にて構成される。
【００５３】
図８は図１のパケット信号出力インタフェース５２−１〜５２−Ｎの構成例を示すブロック図である。図８において、パケット信号出力インタフェース５２−１〜５２−Ｎ（パケット信号出力インタフェース５２と表記）は、後段ＴＤＭスイッチ４からの入力信号に対してセルヘッダ箇所を識別するためのセル抽出部５２１と、識別したセルヘッダから各セルがどの入力ポートからきたものかを示す入力ポート情報を検出し、後ろのＶＩＱ（バーチャルインプットキュー）のどのキューに情報を格納するかを判定するためのソースポート番号（入力ポート番号）判定部５２２と、ＶＩＱ５２３と、分割されたセルをソースポート（入力ポート）単位にパケットに戻すためのパケット組み立て部５２４とから構成されている。
【００５４】
図９は本発明の一実施例におけるセル化データのフォーマット例を示す図である。図９において、セル化データは、宛先ポート番号（出力ポート番号）とソースポート番号（入力ポート番号）とパケット先頭／中間／最後尾情報とからなるセルヘッダ部、ペイロードとから構成されている。
【００５５】
これら図１〜図９を参照して、本発明の一実施例によるスイッチ装置の動作について説明する。
【００５６】
本発明の一実施例によるスイッチ装置は、図１に示すように、パケット信号のスイッチングを実現するため前段ＴＤＭスイッチ２＋中間段スイッチ３＋後段ＴＤＭスイッチ４によって構成されるロードバランス型スイッチの構成において、前段ＴＤＭスイッチ２をＴＤＭ信号のスイッチングと共用して使用している。すなわち、パケットスイッチを実現するための一つのスイッチファブリック内でＴＤＭスイッチの機能を同時に実現することになる。
【００５７】
このように、ＴＤＭスイッチとパケットスイッチとのスイッチファブリックが別々に存在していないので、ＴＤＭ信号入力インタフェース１１−１〜１１−Ｎとパケット信号入力インタフェース１２−１〜１２−Ｎとは互いに交換可能な互換構成となり得る。また、ＴＤＭ信号出力インタフェース５１−１〜５１−Ｎとパケット信号出力インタフェース５２−１〜５２−Ｎとについても、図１に示すように、前段ＴＤＭスイッチ２からの接続経路と、中間段スイッチ３及び後段ＴＤＭスイッチ４を通過した後の接続経路との両方を配備しておくことによって、互いに交換可能な互換構成となり得る。
【００５８】
これらの構成によって、例えばある一つの装置が要求される全体スイッチ容量をＬと仮定すると、容量Ｌの中で、ＴＤＭ信号を処理する分と、パケット信号を処理する分とをフレキシブルに容量配分可能になる。すなわち、ＴＤＭ信号用の入出力インタフェース部の搭載数とパケット信号用の入出力インタフェース部の搭載数とをフレキシブルに配分することができる。
【００５９】
次に、ＴＤＭ信号入力時及びパケット信号入力時各々の処理動作について説明する。
【００６０】
まず、ＴＤＭ信号の処理動作としては、ＴＤＭ信号入力インタフェース１１−１〜１１−Ｎにて、図２に示すように、ＳＯＮＥＴ／ＳＤＨフレーム終端を行い、抽出したペイロードデータを前段ＴＤＭスイッチ２へ送出する。前段ＴＤＭスイッチ２での動作は、ＴＤＭ信号用コントロールメモリ２２内にタイムスロット毎にＮ：１セレクタ２１−１〜２１−Ｎの選択ポートを設定し、その設定にしたがってＮ：１セレクタ２１−１〜２１−Ｎにおいて出力ポート毎にＮ本の入力信号から１箇所を選択する。
【００６１】
ＴＤＭ信号用コントロールメモリ２２への設定イメージを図１４に示す。ここでは、入力してくるペイロードデータに対し、各出力ポートにおいてタイムスロット毎に選択する入力ポート番号が決まっており、それを予め設定する。ＳＯＮＥＴ／ＳＤＨフレームでは、１タイムスロットが１バイトに相当し、同一宛先へ行く１チャネルデータはバイトインターリーブで多重されている。つまり、一定の時間間隔で同一宛先チャネルのバイトデータが出現する。前段ＴＤＭスイッチ２では、バイト多重されたデータを上記の設定によって所定のタイムスロットで選択することで、宛先の出力ポートへスイッチングする。
【００６２】
ＴＤＭ信号入力時は、信号が図１に示す中間段スイッチ３、後段ＴＤＭスイッチ４を通らずに、直接、出力インタフェース５−１〜５−Ｎ内のＴＤＭ信号出力インタフェース５１−１〜５１−Ｎへ接続される。ＴＤＭ信号出力インタフェース５１−１〜５１−Ｎでは、図７に示すように、ＳＯＮＥＴ／ＳＤＨフレーム生成を行い、ＳＯＮＥＴ／ＳＤＨフレーム上にデータを載せてＴＤＭ信号として出力する。
【００６３】
次に、パケット信号の処理動作としては、図３に示すように、入力してきた可変長のパケット信号をセル化部１２１にて、後段の処理をやり易くするために、固定長のセルにセル化し、さらにセル宛先付与部１２２にて各セルに宛先情報を付与する。この際のセル化データフォーマットの一例を図９に示す。
【００６４】
このセル化では、各パケット信号の宛先を識別してその宛先情報をスイッチングの際の宛先として、図９に示すセルヘッダ内に宛先ポート番号（出力ポート番号）部分として付与する。この宛先ポート番号はロードバランシング後に後段ＴＤＭスイッチ４で宛先振り分けをする際に中間段スイッチ３での識別に使用する。
【００６５】
また、このセル化では、自分の入力インタフェースが何番目のポートであるかを示すソースポート番号（入力ポート番号）を図９に示すセルヘッダ内にソースポート番号（入力ポート番号）部分として付与する。このソースポート番号は、後に示すパケット信号出力インタフェース５２−１〜５２−Ｎで最後にセルからパケットを組み立てる際に、スイッチングされた各セルが通ってきた入力ポート番号毎にＶＩＱ（バーチャルインプットキュー）として別々にキューイングする際の入力ポート識別に使用する。
【００６６】
さらに、パケット信号出力インタフェース５２−１〜５２−Ｎでパケット組み立てを行うために、分割したセルがパケットの先頭なのか、中間なのか、最後尾なのかを識別するための情報をセルヘッダ内に付与する。最後に、実際のパケット信号を図９に示すペイロードに搭載して前段ＴＤＭスイッチ２へ送出する。
【００６７】
前段ＴＤＭスイッチ２でセル化されたパケット信号を処理する際の動作は、次の中間段スイッチ３内の中間段ＶＯＱ（バーチャルアウトプットキュー）へ均等に分散（ロードバランシング）させることである。ロードバランシングさせるだけなので、ここでの動作は、図１４に示すようなＴＤＭスイッチの動作となる。すなわち、各出力ポートにおいてセルをロードバランシングさせるためにタイムスロット毎に入力ポート番号を若い番号から順番に選択し、それを繰り返していく設定となる。
【００６８】
ここで、上述したＴＤＭ信号の場合と異なるのは、パケット信号を扱う場合には、１タイムスロットが１セルに相当し、同一宛先へ行くデータは１セル長のバイト数分だけ連続することである。したがって、パケット信号用コントロールメモリ２３では、１セル毎にＮ：１セレクタ２１−（Ｎ＋１）〜２１−２Ｎの選択ポートを設定する。
【００６９】
また、パケット信号入力時は、中間段スイッチ３へ信号を接続するので、Ｎ：１セレクタとしては、図４に示すＮ：１セレクタ２１−（Ｎ＋１）〜２１−２Ｎを使用する。但し、この際、セル単位の設定といっても、１セル長に相当するバイト数分を連続的に同一宛先に設定する構成にすれば、パケット信号用コントロールメモリ２３は、上述したＴＤＭ信号用コントロールメモリ２２とハードウェア上の構成は同一にすることができるし、またＮ：１セレクタ２１−１〜２１−２Ｎまでの構成も、パケット信号用とＴＤＭ信号用とでハードウェア上の構成は特に違いはない。
【００７０】
さらに、中間段ＶＯＱへのセルロードバランシングは、同一宛先のセルに関して入力インタフェース１−１〜１−ＮでのＮセル蓄積を待ってＮセル単位で行えば、中間段ＶＯＱでセルの蓄積状況の相違によるセル順序逆転は発生しない。以上の設定にしたがってＮ：１セレクタ２１−（Ｎ＋１）〜２１−２Ｎにおいて出力ポート毎にＮ本の入力信号から１箇所を選択し、中間段スイッチ３へ送信する。
【００７１】
中間段スイッチ３は、図５に示すように、入力してきたセル信号のセルヘッダを識別するためにセル抽出を行う。これは入力インタフェース１−１〜１−Ｎと前段ＴＤＭスイッチ２と中間段スイッチ３とでセルの先頭位置を示す共通のフレーム情報を分配して所有させれば可能である。セル抽出によって、図９に示すセルヘッダ部を識別し、宛先判定部３２−１〜３２−Ｎにてセルヘッダ内の宛先ポート番号情報によって各セルの宛先を識別する。
【００７２】
宛先を識別したら中間段ＶＯＱ２３−１〜２３−Ｎ内で、宛先毎に分割してセルをキューイングする。この宛先毎のキューイングは、次の後段ＴＤＭスイッチ４で宛先へのスイッチングを行う際に、背景技術で述べたＨＯＬブロッキング（Ｈｅａｄ  Ｏｆ  Ｌｉｎｅブロッキング）を回避するため、及び出力タイミング制御部３４の指示にしたがって各セルを次の後段ＴＤＭスイッチ４へ読出し易くするための構成である。
【００７３】
出力タイミング制御部３４は、各セルに対し、どの中間段ＶＯＱ２３−１〜２３−Ｎからどのタイミングで読出せば、どの出力ポートへスイッチングされるかが次の後段ＴＤＭスイッチ５にて予め設定されているので、それにしたがって、識別した宛先毎のセルの読出しタイミングを制御する。
【００７４】
ここで、パケット信号入出力インタフェースの搭載ポート数をＫ（１≦Ｋ≦Ｎ）とした場合、セル抽出部、宛先判定部、中間段ＶＯＱはそれぞれＫ個しか搭載しない。これは、ＴＤＭ信号、パケット信号の入出力インタフェース数をフレキシブルに変えられる構成において、パケット信号入出力インタフェースの搭載ポート数がＫ個だった場合、それ以上の不要なセル抽出部、宛先判定部、中間段ＶＯＱを搭載して回路規模が増大するのを避けるためである。図５では、Ｋ＋１個目からＮ個目までのセル抽出部、宛先判定部、中間段ＶＯＱを点線で表示している。
【００７５】
後段ＴＤＭスイッチ４では、実際の宛先へスイッチングを行う。スイッチ部の動作自体は基本的に前段ＴＤＭスイッチ２での動作と同様である。すなわち、パケット信号用コントロールメモリ４２では、図１４に示すようなＴＤＭスイッチの動作を設定し、前段ＴＤＭスイッチ２と同じように、１タイムスロットが１セルに相当し、同一宛先へ行くデータは１セル長のバイト数分だけ連続するので、１セル毎にＮ：１セレクタ４１−１〜４１−Ｎの選択ポートを設定する。つまり、パケット信号用コントロールメモリ４２では、１セル長に相当するバイト数分を連続的に同一宛先に設定する。
【００７６】
この設定にのっとって、上述した中間段スイッチ３の出力タイミング制御部３４が宛先タイミングを意識して中間段ＶＯＱ３３−１〜３３−Ｎからセルを読出し、スイッチングが成立する。以上の設定にしたがってＮ：１セレクタ４１−１〜４１−Ｎにおいて出力ポート毎にＮ本の入力信号から１箇所を選択し、パケット信号出力インタフェース５２−１〜５２−Ｎへ送信する。
【００７７】
パケット信号出力インタフェース５２−１〜５２−Ｎは、図８に示すように、入力してきたセル信号のセルヘッダを識別するためにセル抽出を行う。これは入力インタフェース１−１〜１−Ｎと前段ＴＤＭスイッチ２と中間段スイッチ３と後段ＴＤＭスイッチ４と出力インタフェース５−１〜５−Ｎとでセルの先頭位置を示す共通のフレーム情報を分配して所有させれば可能である。
【００７８】
パケット信号出力インタフェース５２−１〜５２−Ｎは、セル抽出によって図９に示すセルヘッダ部を識別し、ソースポート番号（入力ポート番号）判定部５２２にてセルヘッダ内のソースポート番号（入力ポート番号）情報によって各セルがどの入力ポートから送信されたものかを識別する。ソースポートを識別したらＶＩＱ５２３内で、ソースポート毎に分割してセルをキューイングする。このソースポート毎のキューイングは、次のパケット組み立て部５２４でのセル組み立てを容易に行うためである。パケット組み立て部５２４では、識別したソースポート毎に読出した各セルについて、パケットの先頭／中間／最後尾の判定を行い、その情報にしたがってパケットを組み立て、元の形に復元して出力する。
【００７９】
上述したように、パケット信号の処理においては、入力インタフェース１−１〜１−Ｎ＋前段ＴＤＭスイッチ２＋中間段スイッチ３＋後段ＴＤＭスイッチ４＋出力インタフェース５−１〜５−Ｎという構成のロードバランス型スイッチによって、完全なパケットスイッチとしての動作機能を果たす。すなわち、従来のバーチャルコンカチネーションでＳＯＮＥＴ／ＳＤＨフレーム上にマッピングしたパケットデータをＴＤＭスイッチングする構成では、入力ポートから出力ポートまでマッピングした固定帯域速度でしかスイッチできないのに対し、ロードバランス型スイッチ構成では、あるポートから入力してくるパケット信号の宛先に応じて、どの出力ポートに対しても自由な帯域でセルを送信することが可能であるため、自由な帯域のスイッチングパスを構築することができる。
【００８０】
このように、本実施例では、パケット信号のスイッチングを実現するためのロードバランス型スイッチの構成において、前段ＴＤＭスイッチ２をＴＤＭ信号のスイッチングと共用して使用するＴＤＭ−パケットハイブリッドスイッチとすることによって、入出力インタフェース部−スイッチ部間の接続経路を、ＴＤＭスイッチ接続とパケットスイッチ接続とで共有しているので、ある一つの装置に要求される全体スイッチ容量の中で、ＴＤＭ信号とパケット信号との搭載容量配分のフレキシビリティーを確保することができる。
【００８１】
また、本実施例では、パケット信号のスイッチングを実現するためのロードバランス型スイッチの構成において、前段ＴＤＭスイッチ２をＴＤＭ信号のスイッチングと共用して使用しているので、ＴＤＭ−パケットハイブリッドスイッチにおいて、入出力インタフェースポート間パスを固定帯域速度で制限しないパケット信号スイッチングを実現することができる。
【実施例２】
【００８２】
図１０は本発明の他の実施例によるスイッチ装置の構成例を示すブロック図である。図１０において、本発明の他の実施例は、ＴＤＭ信号入出力インタフェース及びパケット信号入出力インタフェースを同一のインタフェースカード６−１〜６−Ｎとして実装し、かつパケット信号入出力インタフェース部の１カード毎に中間段スイッチ６３−１〜６３−Ｎ（中間段スイッチ６３−１，６３−２は図示せず）を分散配備した以外は図１に示す本発明の一実施例によるスイッチ装置と同様の構成となっている。
【００８３】
図１１は図１０の中間段スイッチ６３−１〜６３−Ｎの構成例を示すブロック図である。図１１において、中間段スイッチ６３−１〜６３−Ｎ（中間段スイッチ６３と表記）は、１入出力ポートあたりのセル抽出部６３１と、宛先判定部６３２と、中間段ＶＯＱ６３３と、出力タイミング制御部６３４とを配備することになり、セル抽出部、宛先判定部、中間段ＶＯＱの搭載個数はそのままパケット信号入出力インタフェースポート数と一致する。この構成の場合、図１０に示すように、入出力インタフェースカード６−１〜６−Ｎは前段ＴＤＭスイッチ７との送受信経路及び後段ＴＤＭスイッチ８との送受信経路の両方を持つことになる。
【００８４】
ＴＤＭ信号入出力インタフェース搭載時は、実際には、前段ＴＤＭスイッチ７との送受信経路のみを所有していればよいが、パケット信号とＴＤＭ信号との入出力インタフェースカード６−１〜６−Ｎは搭載容量配分にフレキシビリティーを持たせるため、ＴＤＭ信号入出力インタフェース搭載時も含め全ての入出力インタフェースカード６−１〜６−Ｎと後段ＴＤＭスイッチ８との間も接続配線を所有する（図１０では点線で表示）。
【００８５】
この構成の特徴は、前段ＴＤＭスイッチ７から入出力インタフェースカード６−１〜６−Ｎへ接続する配線をＴＤＭ信号処理時とパケット信号処理時とで共用し、ＴＤＭ信号処理時はＴＤＭ信号出力インタフェース６２−１，６２−２へ、またパケット信号処理時は中間段スイッチ６３−３〜６３−Ｎへカード内で接続できることである。
【００８６】
これによって、図１に示す本発明の一実施例のように、ＴＤＭ信号処理時には出力インタフェース５−１〜５−Ｎへ、パケット信号処理時は中間段スイッチ３へというように物理的に別々のポートへ接続する必要がなくなるため、前段ＴＤＭスイッチ７は、図４に示すようなＮ×２Ｎ構成（Ｎ：１セレクタを２Ｎ個搭載）の必要がなくなり、図１２に示すようなＮ×Ｎ構成（Ｎ個のＮ：１セレクタ７１−１〜７１−Ｎを搭載）となり、前段ＴＤＭスイッチ７の回路規模を大幅に削減することができるという新たな効果を奏する。
【図面の簡単な説明】
【００８７】
【図１】本発明の一実施例によるスイッチ装置の構成例を示すブロック図である。
【図２】図１のＴＤＭ信号入力インタフェースの構成例を示すブロック図である。
【図３】図１のパケット信号入力インタフェースの構成例を示すブロック図である。
【図４】図１の前段ＴＤＭスイッチの構成例を示すブロック図である。
【図５】図１の中間段スイッチの構成例を示すブロック図である。
【図６】図１の後段ＴＤＭスイッチの構成例を示すブロック図である。
【図７】図１のＴＤＭ信号出力インタフェースの構成例を示すブロック図である。
【図８】図１のパケット信号出力インタフェースの構成例を示すブロック図である。
【図９】本発明の一実施例におけるセル化データのフォーマット例を示す図である。
【図１０】本発明の他の実施例によるスイッチ装置の構成例を示すブロック図である。
【図１１】図１０の中間段スイッチの構成例を示すブロック図である。
【図１２】図１０の前段ＴＤＭスイッチの構成例を示すブロック図である。
【図１３】ＳＯＮＥＴ／ＳＤＨフレームフォーマット例を示す図である。
【図１４】ＴＤＭスイッチのポート選択設定を示すイメージ図である。
【図１５】入力バッファ型スイッチ構成を示すブロック図である。
【図１６】各入力ポートのバッファを宛先出力ポート毎に配備（ＶＯＱ）した入力バッファ型スイッチ構成を示すブロック図である。
【図１７】出力バッファ型スイッチ構成を示すブロック図である。
【図１８】共有バッファ型スイッチ構成を示すブロック図である。
【図１９】ロードバランス型スイッチ構成を示すブロック図である。
【図２０】従来のＴＤＭ−パケットハイブリッド装置の構成を示すブロック図である。
【図２１】従来の別のＴＤＭ−パケットハイブリッドスイッチの構成を示すブロック図である。
【図２２】パケットデータのＳＯＮＥＴ／ＳＤＨフレーム上へのマッピング技術（バーチャルコンカチネーション）を示すイメージ図である。
【符号の説明】
【００８８】
１−１〜１−Ｎ  入力インタフェース
２，７  前段ＴＤＭスイッチ
３，６３−３〜６３−Ｎ  中間段スイッチ
４，８  後段ＴＤＭスイッチ
５−１〜５−Ｎ  出力インタフェース
６−１〜６−Ｎ  入出力インタフェースカード
１１，１１−１〜１１−Ｎ，
６１−１，６１−２  ＴＤＭ信号入力インタフェース
１２，１２−１〜１２−Ｎ，
６１−３〜６１−Ｎ  パケット信号入力インタフェース
２１−１〜２１−２Ｎ，
４１−１〜４１−Ｎ，
７１−１〜７１−Ｎ  Ｎ：１セレクタ部
２２，７２  ＴＤＭ信号用コントロールメモリ
２３，７３  パケット信号用コントロールメモリ
３１−１〜３１−Ｎ，６３１  セル抽出部
３２−１〜３２−Ｎ，６３２  宛先判定部
３３−１〜３３−Ｎ，６３３  中間段ＶＯＱ
３４，６３４  出力タイミング制御部
４２  パケット信号用コントロールメモリ
５１−１〜５１−Ｎ，
６２−１，６２−２  ＴＤＭ信号出力インタフェース
５２−１〜５２−Ｎ，
６２−３〜６２−Ｎ  パケット信号出力インタフェース
１１１  ＳＯＮＥＴ／ＳＤＨフレーム終端部
１２１  セル化部
１２２  セル宛先付与部
５１１  ＳＯＮＥＴ／ＳＤＨフレーム生成部
５２１  セル抽出部
５２２  ソースポート番号判定部
５２３  ＶＩＱ
５２４  パケット組み立て部
【図１】
2008066901.tif 000003
【図２】
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【図３】
2008066901.tif 000005
【図４】
2008066901.tif 000006
【図５】
2008066901.tif 000007
【図６】
2008066901.tif 000008
【図７】
2008066901.tif 000009
【図８】
2008066901.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
2008066901.tif 000014
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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