(57)【要約】      （修正有）【課題】低電源電圧下でも高精度且つ安定に動作するボルテージフォロワ回路を提供する。【解決手段】ＰＭＯＳ負荷トランジスタＰ１、Ｐ２のソースが、共に電源ＶＤＤに接続され、入力Ｖｉｎ側のＰＭＯＳ負荷トランジスタＰ１のドレインには、ゲートが第１のバイアスＶｂｉａｓＰに接続されたＰＭＯＳカスコードトランジスタＰ３を設け、出力Ｖｏｕｔ側のＰＭＯＳ負荷トランジスタＰ２のドレインには、ゲートが第２のバイアスＶｂｉａｓＮに接続されたＮＭＯＳカスコードトランジスタＮ３を設けた構成とする。【選択図】図１
2008289066.tif 000002
【特許請求の範囲】
【請求項１】
ソースが共に電源に接続された、第１及び第２のＰＭＯＳ負荷トランジスタと、
ゲートが入力に接続された第１のＮＭＯＳ駆動トランジスタと、ゲートが出力に接続された第２のＮＭＯＳ駆動トランジスタと、
ソースが前記第１のＰＭＯＳ負荷トランジスタのドレインに接続され、ゲートが第１のバイアスに接続され、ドレインが前記第１のＮＭＯＳ駆動トランジスタのドレインと前記第１及び第２のＰＭＯＳ負荷トランジスタのゲートとに接続されたＰＭＯＳカスコードトランジスタと、
ドレインが前記第２のＰＭＯＳ負荷トランジスタのドレインと出力とに接続され、ゲートが第２のバイアスに接続され、ソースが前記第２のＮＭＯＳ駆動トランジスタのドレインに接続されたＮＭＯＳカスコードトランジスタと、
一端が前記第１及び第２のＮＭＯＳ駆動トランジスタのソースに接続され、他端がグランドに接続された定電流源とから成ることを特徴とする低電圧ボルテージフォロワ回路。
【請求項２】
前記ＰＭＯＳカスコードトランジスタのゲートが前記グランドに接続されるか、又は前記定電流源の一端に接続され、
前記ＮＭＯＳカスコードトランジスタのゲートが前記電源に接続されて成ることを特徴とする請求項１に記載の低電圧ボルテージフォロワ回路。
【請求項３】
一端が電源に接続された定電流源と、
ソースが前記定電流源の他端に接続され、ゲートが入力に接続された第１のＰＭＯＳ駆動トランジスタと、ソースが前記定電流源の他端に接続され、ゲートが出力に接続された第２のＰＭＯＳ駆動トランジスタと、
ソースが共にグランドに接続された第１及び第２のＮＭＯＳ負荷トランジスタと、
ドレインが前記第１のＰＭＯＳ駆動トランジスタのドレインと前記第１及び第２のＮＭＯＳ負荷トランジスタのゲートとに接続され、ゲートが第１のバイアスに接続され、ソースが前記第１のＮＭＯＳ負荷トランジスタのドレインに接続されたＮＭＯＳカスコードトランジスタと、
ソースが前記第２のＰＭＯＳ駆動トランジスタのドレインに接続され、ゲートが第２のバイアスに接続され、ドレインが前記第２のＮＭＯＳ負荷トランジスタのドレインと出力とに接続されたＰＭＯＳカスコードトランジスタとから成ることを特徴とする低電圧ボルテージフォロワ回路。
【請求項４】
前記ＮＭＯＳカスコードトランジスタのゲートが前記電源に接続されるか、又は前記定電流源の一端に接続され、
前記ＰＭＯＳカスコードトランジスタのゲートが前記グランドに接続されて成ることを特徴とする請求項３に記載の低電圧ボルテージフォロワ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ボルテージフォロワ回路に係り、詳しくは、低電源電圧下でも高精度且つ安定に動作するボルテージフォロワ回路に関する。
【背景技術】
【０００２】
ボルテージフォロワ回路はユニティゲインバッファ回路とも呼ばれ、半導体集積回路においては、内部のアナログ回路においてしばしば用いられている。例えば、この基準電圧発生回路で発生された基準電圧を、長い電圧供給配線によりそれぞれの回路へ供給する場合、配線に誘導されたノイズが回路へ回り込み、悪影響を与える場合がある。このノイズの回り込みを阻止するため、回路と電圧供給バスラインとの間にボルテージフォロワ回路がさらに挿入される。
【０００３】
図７は、従来のボルテージフォロワ回路の構成を示す回路図である。ＰＭＯＳ負荷トランジスタＰ１、Ｐ２のソースが、共に電源ＶＤＤに接続され、ＰＭＯＳ負荷トランジスタＰ１のドレインがＮＭＯＳ駆動トランジスタＮ１のドレインとＰＭＯＳ負荷トランジスタＰ１、Ｐ２のゲートに接続され、ＮＭＯＳ駆動トランジスタＮ１のゲートが入力Ｖｉｎに接続され、ＰＭＯＳ負荷トランジスタＰ２のドレインがＮＭＯＳ駆動トランジスタＮ２のドレインに接続され、ＮＭＯＳ駆動トランジスタＮ２のゲートが、ＰＭＯＳ負荷トランジスタＰ２のドレインと出力Ｖｏｕｔとに接続され、ＮＭＯＳ駆動トランジスタＮ１、Ｎ２のソースが定電流源の一端に接続され、定電流源の他端がグランドＧＮＤに接続されている。
【０００４】
図８は、従来のボルテージフォロワ回路の動作を示す動作特性図である。図８ａは、ＰＭＯＳ負荷トランジスタＰ１、Ｐ２の動作特性曲線上での動作点を示す動作特性図であり、図８ｂは、ＮＭＯＳ駆動トランジスタＮ１、Ｎ２の動作特性曲線とＰＭＯＳ負荷曲線との交点で示されるＮ１、Ｎ２の動作点を示す動作特性図である。以下図７、８を基に、従来のボルテージフォロワ回路の動作を説明する。
【０００５】
図７において、電源ＶＤＤの電圧を１．２ｖ、各トランジスタの閾値を０．６ｖ、オーバードライブ電圧を０．２ｖとし、入力電圧Ｖｉｎを１．０ｖとする。この低電源電圧条件における各トランジスタの電位は、図７に示される状態となる。ＰＭＯＳ負荷トランジスタＰ１、Ｐ２のゲートソース間電圧Ｖｇｓは０．８ｖで同一であるが、ドレインソース間電圧Ｖｄｓは０．８ｖ及び〜０．２ｖとそれぞれ異なっている。このため、ＰＭＯＳ負荷トランジスタＰ１、Ｐ２は、図８ａに示される動作点で動作することになる。理想的には、飽和領域での電流値は等しくなるためドレインソース間電圧が異なっても同じ電流が流れるが、チャネル長変調効果により、実際には第１及び第２のＰＭＯＳ負荷トランジスタＰ１、Ｐ２に流れる電流は等しくならず、Ｐ１側にはＩ１、Ｐ２側にはＩ２のそれぞれ異なる電流が流れる。
【０００６】
この電流差に加えて、ＮＭＯＳ駆動トランジスタＮ１、Ｎ２のドレインソース間電圧Ｖｄｓも０．２ｖ及び〜０．８ｖと異なるため、チャネル長変調効果により電流Ｉ１とＩ２にはさらにズレが発生する。このことから図８ｂに示すように、Ｎ２のドレイン電圧は、最終的に流れる電流Ｉ２を維持するための｜Ｖｇｓ｜＜０．８ｖの条件を満たす電位に落ち着くことになり、出力電圧Ｖｏｕｔは、入力電圧Ｖｉｎの１．０ｖから外れた小さな値となる。
【０００７】
入出力電圧を等しくするために、周知のテレスコピックカスコードを用いたボルテージフォロワ回路があるが、この場合はトランジスタの直列段数が増加するため、低電源電圧動作には不向きであり、部品点数も多くなる。特許文献には、入力ダイナミックレンジを拡大できる差動増幅器、及び、その差動増幅器の反転端子と出力端子とを接続して構成されるボルテージフォロワ回路の記載がある。
【特許文献１】特開平１０−１９０３７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、このような問題を解決するためになされたものであり、その目的は、低電源電圧下でも高精度且つ安定に動作するボルテージフォロワ回路を提供することにある。
【課題を解決するための手段】
【０００９】
本発明のボルテージフォロワ回路は、ソースが共に電源に接続された、第１及び第２のＰＭＯＳ負荷トランジスタと、ゲートが入力に接続された第１のＮＭＯＳ駆動トランジスタと、ゲートが出力に接続された第２のＮＭＯＳ駆動トランジスタと、ソースが第１のＰＭＯＳ負荷トランジスタのドレインに接続され、ゲートが第１のバイアスに接続され、ドレインが第１のＮＭＯＳ駆動トランジスタのドレインと第１及び第２のＰＭＯＳ負荷トランジスタのゲートとに接続されたＰＭＯＳカスコードトランジスタと、ドレインが第２のＰＭＯＳ負荷トランジスタのドレインと出力とに接続され、ゲートが第２のバイアスに接続され、ソースが第２のＮＭＯＳ駆動トランジスタのドレインに接続されたＮＭＯＳカスコードトランジスタと、一端が第１及び第２のＮＭＯＳ駆動トランジスタのソースに接続され、他端がグランドに接続された定電流源とから成ることを特徴とする。
【００１０】
本発明のボルテージフォロワ回路のＰＭＯＳカスコードトランジスタのゲートがグランドに接続されるか、又は定電流源の一端に接続され、ＮＭＯＳカスコードトランジスタのゲートが電源に接続されて成ることを特徴とする。
【００１１】
本発明のボルテージフォロワ回路は、一端が電源に接続された定電流源と、ソースが定電流源の他端に接続され、ゲートが入力に接続された第１のＰＭＯＳ駆動トランジスタと、ソースが定電流源の他端に接続され、ゲートが出力に接続された第２のＰＭＯＳ駆動トランジスタと、ソースが共にグランドに接続された第１及び第２のＮＭＯＳ負荷トランジスタと、ドレインが第１のＰＭＯＳ駆動トランジスタのドレインと第１及び第２のＮＭＯＳ負荷トランジスタのゲートとに接続され、ゲートが第１のバイアスに接続され、ソースが第１のＮＭＯＳ負荷トランジスタのドレインに接続されたＮＭＯＳカスコードトランジスタと、ソースが第２のＰＭＯＳ駆動トランジスタのドレインに接続され、ゲートが第２のバイアスに接続され、ドレインが第２のＮＭＯＳ負荷トランジスタのドレインと出力とに接続されたＰＭＯＳカスコードトランジスタとから成ることを特徴とする。
【００１２】
本発明のボルテージフォロワ回路のＮＭＯＳカスコードトランジスタのゲートが電源に接続されるか、又は定電流源の一端に接続され、ＰＭＯＳカスコードトランジスタのゲートがグランドに接続されて成ることを特徴とする。  
【発明の効果】
【００１３】
本発明のボルテージフォロワ回路によれば、低電源電圧下でも高精度且つ安定に動作することができるため、半導体集積回路における、内部のアナログ回路の基準低電圧発生回路、及びノイズの回り込みを阻止するためにアナログ回路と電圧供給バスラインとの間に挿入されるユニティゲインバッファ回路として提供することが可能となる。
【発明を実施するための最良の形態】
【００１４】
本発明によるボルテージフォロワ回路の実施の形態について、図を用いて説明する。図１は、本発明による第一の実施例のボルテージフォロワ回路の構成を示す回路図である。図１において、ＰＭＯＳ負荷トランジスタＰ１、Ｐ２のソースが、共に電源ＶＤＤに接続され、ＰＭＯＳ負荷トランジスタＰ１のドレインがＰＭＯＳカスコードトランジスタＰ３のソースに接続され、ＰＭＯＳカスコードトランジスタＰ３のゲートが第１のバイアスＶｂｉａｓＰに接続され、ＰＭＯＳカスコードトランジスタＰ３のドレインがＮＭＯＳ駆動トランジスタＮ１のドレインとＰＭＯＳ負荷トランジスタＰ１、Ｐ２のゲートに接続され、ＮＭＯＳ駆動トランジスタＮ１のゲートが入力Ｖｉｎに接続されている。
【００１５】
さらに、ＰＭＯＳ負荷トランジスタＰ２のドレインがＮＭＯＳカスコードトランジスタＮ３のドレインに接続され、ＮＭＯＳカスコードトランジスタＮ３のゲートが第２のバイアスＶｂｉａｓＮに接続され、ＮＭＯＳカスコードトランジスタＮ３のソースがＮＭＯＳ駆動トランジスタＮ２のドレインに接続され、ＮＭＯＳ駆動トランジスタＮ２のゲートが、ＰＭＯＳ負荷トランジスタＰ２のドレインと出力Ｖｏｕｔとに接続されている。ＮＭＯＳ駆動トランジスタＮ１、Ｎ２のソースは定電流源の一端に接続され、定電流源の他端はグランドＧＮＤに接続されている。
【００１６】
図２は、本発明の第一の実施例のボルテージフォロワ回路の動作を示す動作特性図である。図２ａは、ＰＭＯＳ負荷トランジスタＰ１、Ｐ２の動作特性上での動作点を示す動作特性図であり、図２ｂは、ＮＭＯＳ駆動トランジスタＮ１、Ｎ２の動作特性上での動作点を示す動作特性図である。以下図１、２を基に、第一の実施例のボルテージフォロワ回路の動作を説明する。
【００１７】
図１において、ＰＭＯＳ負荷トランジスタＰ１のドレイン電圧Ｖｄｐ１は、Ｖｄｐ１＝ＶｂｉａｓＰ＋｜ＶｇｓＰ３｜であり、ＰＭＯＳ負荷トランジスタＰ２のドレイン電圧は、出力電圧Ｖｏｕｔであるから、Ｖｄｐ１＝Ｖｏｕｔとなれば、ＰＭＯＳ負荷トランジスタＰ１、Ｐ２のカレントミラーは完全にミラー比１を実現できる。もともとＶｏｕｔ＝Ｖｉｎを目的とする回路であるから、ＶｂｉａｓＰ＝Ｖｉｎ−｜ＶｇｓＰ３｜となるようにＶｂｉａｓＰを設定すれば、ミラー比１を実現できる。次にＮＭＯＳ駆動トランジスタＮ２のドレイン電圧Ｖｄｎ２は、Ｖｄｎ２＝ＶｂｉａｓＮ−｜ＶｇｓＮ３｜であり、これとＮＭＯＳ駆動トランジスタＮ１のドレイン電圧Ｖｇｐ１が、Ｖｇｐ１＝ＶＤＤ−｜ＶｇｓＰ１｜となるように、ＶｂｉａｓＮ＝ＶＤＤ−（｜ＶｇｓＰ１｜−｜ＶｇｓＮ３｜）と設定すれば、Ｎ１及びＮ２のバイアス条件も完全に一致し、Ｖｏｕｔ＝Ｖｉｎとすることができる。
【００１８】
例えば、ＶｂｉａｓＰ＝０．２ｖ、ＶｂｉａｓＮ＝１．２ｖを入力すれば、各点の電位又は電位差は図１に示される値となる。Ｐ３を挿入したことにより、Ｐ１のドレイン電圧が図７に比べて上昇し、Ｐ１とＰ２は｜Ｖｇｓ｜、｜Ｖｄｓ｜とも同じ電圧（それぞれ０．８ｖ、０．２ｖ）になるので、図２ａに示されるように同じ動作点を持ち、Ｐ１、Ｐ２の両側で同じ電流Ｉが流れる。さらにＮ３の挿入により、Ｎ２のドレイン電圧が図７に比べて降下し、Ｎ１とＮ２のＶｄｓ＝０．２ｖが同一となる。Ｐ１、ｐ２により、Ｎ１、Ｎ２には同じ電流Ｉが流れているので、最終的にＮ１とＮ２のＶｇｓも０．８ｖと同一となり、Ｖｏｕｔ＝Ｖｉｎ＝１．０ｖとすることができる。
【００１９】
図３は、本発明による第二の実施例のボルテージフォロワ回路の構成を示す回路図である。図３において、ＰＭＯＳ駆動トランジスタＰ１１、Ｐ２２のソースが、共に定電流源の一端に接続され、定電流源の他端が電源に接続され、ＰＭＯＳ駆動トランジスタＰ１１のドレインがＮＭＯＳカスコードトランジスタＮ３１のドレインに接続され、ＰＭＯＳ駆動トランジスタＰ１１のゲートが入力Ｖｉｎに接続され、ＮＭＯＳカスコードトランジスタＮ３１のゲートが第１のバイアスＶｂｉａｓＮ３１に接続され、ＮＭＯＳカスコードトランジスタＮ３１のソースが、ＮＭＯＳ負荷トランジスタＮ１１のドレインに接続されている。
【００２０】
さらに、ＰＭＯＳ駆動トランジスタＰ２２のドレインがＰＭＯＳカスコードトランジスタＰ３２のソースに接続され、ＰＭＯＳカスコードトランジスタＰ３２のゲートがバイアスＶｂｉａｓＰ３２に接続され、ＰＭＯＳカスコードトランジスタＰ３２のドレインがＮＭＯＳ負荷トランジスタＮ２２のドレインとＰＭＯＳ駆動トランジスタＰ２２のゲートと出力Ｖｏｕｔとに接続されている。ＮＭＯＳ負荷トランジスタＮ１１、Ｎ２２のソースが共にグランドＧＮＤに接続され、ＮＭＯＳ負荷トランジスタＮ１１、Ｎ２２のゲートが共にＰＭＯＳ駆動トランジスタＰ１１のドレインに接続されている。第二の実施例のボルテージフォロワ回路の構成は、第一の実施例のボルテージフォロワ回路を相補形としたものであり、回路動作は基本的に同じであるため、説明を省略する。
【００２１】
図４は、第一の実施例の低電圧ボルテージフォロワ回路に具体的なバイアス発生回路を付加した回路図である。図４において、抵抗Ｒ３の一端が電源ＶＤＤに接続され、他端がＮＭＯＳトランジスタＮ４のドレインに接続され、ＮＭＯＳトランジスタＮ４のソースが抵抗Ｒ１の一端に接続され、抵抗Ｒ１の他端が電流Ｉ１の定電流源の一端に接続され、その定電流源の他端はグランドに接続されている。また、抵抗Ｒ２の一端が電源ＶＤＤに接続され、他端が電流Ｉ２の定電流源の一端接続され、その定電流源の他端はグランドに接続されている。第１のバイアスＶｂｉａｓＰは、抵抗Ｒ１の他端と電流Ｉ１の定電流源の一端との接続ノードに発生し、ＰＭＯＳカスコードトランジスタＰ３のゲートに供給されている。また第２のバイアスＶｂｉａｓＮは、抵抗Ｒ２の他端と電流Ｉ２の定電流源の一端との接続ノードに発生し、ＮＭＯＳカスコードトランジスタＮ３のゲートに供給されている。ＮＭＯＳトランジスタＮ４のゲートは、入力Ｖｉｎに接続されている。
【００２２】
第１のバイアスＶｂｉａｓＰは、ＶｂｉａｓＰ＝Ｖｉｎ−｜ＶｇｓＮ４｜−Ｉ１Ｒ１であり、第２のバイアスＶｂｉａｓＮは、ＶｂａｉｓａＮ＝ＶＤＤ−Ｉ２Ｒ２である。また図１において、ＶｂｉａｓＰ＝Ｖｉｎ−｜ＶｇｓＰ３｜、ＶｂｉａｓＮ＝ＶＤＤ−（｜ＶｇｓＰ１｜−｜ＶｇｓＮ３｜）であるから、Ｉ１Ｒ１＝｜ＶｇｓＰ３｜−｜ＶｇｓＮ４｜、Ｉ２Ｒ２＝｜ＶｇｓＰ１｜−｜ＶｇｓＮ３｜となるように調節すれば、低電圧電源において、高精度で且つ安定して入力電圧Ｖｉｎを出力電圧Ｖｏｕｔにバッファリングすることができる。
【００２３】
図５は、本発明の簡易バイアス回路を付加した低電圧ボルテージフォロワ回路の回路図である。図５において、第２のバイアスＶｂｉａｓＮには、ＮＭＯＳカスコードトランジスタＮ３のゲートを電源ＶＤＤに接続することにより、ＶｂｉａｓＮ＝ＶＤＤのバイアスが供給されている。第１のバイアスＶｂｉａｓＰは、破線で示されているように、ＰＭＯＳカスコードトランジスタＰ３のゲートをグランドに接続するか、ＮＭＯＳ駆動トランジスタＮ１、Ｎ２のコモンソースに接続することにより供給される。
【００２４】
Ｐ３のゲートがグランドに接続された場合（ＶｂｉａｓＰ＝ＧＮＤ）は、｜ＶｇｓＰ１｜＝｜ＶｇｓＮ３｜を満足するようにＰ１、Ｎ３のチャネルのサイズを選ぶことにより、ＶｂｉａｓＮ＝ＶＤＤにおいてＮ１、Ｎ２のドレイン電圧を一致させることができる。一方、ＶｂｉａｓＰの最適値はＶｉｎに依存するため、ＶｂｉａｓＰ＝ＧＮＤでは最適値とはならないが、図７の従来構成に比べるとＰ１、Ｐ２のチャネル変調効果を最小限に抑え、現実的な低電源電圧下では十分高精度を保つことができる。一方、Ｐ３のゲートがＮ１、Ｎ２のコモンソースに接続された場合は、コモンソース電位はＶｉｎ−｜ＶｇｓＮ１｜で表されるので、｜ＶｇｓＰ３｜＝｜ＶｇｓＮ１｜を満足するようにＰ３、Ｎ１を設計すれば、ＶｂｉａｓＰを最適化でき、高精度な低電圧ボルテージフォロワを簡便に構成できる。
【００２５】
図６は、本発明の簡易バイアス回路を相補形の低電圧ボルテージフォロワ回路に付加した回路図である。図６において、図３を参考に、第２のバイアスＶｂｉａｓＰ３２には、ＰＭＯＳカスコードトランジスタＰ３２のゲートをグランドＧＮＤに接続することにより、ＶｂｉａｓＰ３２＝ＧＮＤのバイアスが供給されている。第１のバイアスＶｂｉａｓＮ３１は、破線で示されているように、ＮＭＯＳカスコードトランジスタＮ３１のゲートを電源ＶＤＤに接続するか、ＰＭＯＳ駆動トランジスタＰ１１、Ｐ２２のコモンソースに接続することにより供給される。これは図５の回路を相補形としたものであり、回路動作は基本的に同じであるため、説明を省略する。
【００２６】
以上説明したように、本発明によると、低電源電圧下でも高精度且つ安定に動作することができるため、半導体集積回路における、内部のアナログ回路の基準低電圧発生回路、及びノイズの回り込みを阻止するためにアナログ回路と電圧供給バスラインとの間に挿入されるユニティゲインバッファ回路として提供することができる。
【図面の簡単な説明】
【００２７】
【図１】本発明による第一の実施例のボルテージフォロワ回路の構成を示す回路図。
【図２】本発明の第一の実施例のボルテージフォロワ回路の動作を示す動作特性図。
【図３】本発明による第二の実施例のボルテージフォロワ回路の構成を示す回路図。
【図４】第一の実施例に具体的なバイアス発生回路を付加した回路図。
【図５】本発明の簡易バイアス回路を付加した低電圧ボルテージフォロワ回路の回路図。
【図６】本発明の簡易バイアス回路を相補形の低電圧ボルテージフォロワ回路に付加した回路図。
【図７】従来のボルテージフォロワ回路の構成を示す回路図。
【図８】従来のボルテージフォロワ回路の動作を示す動作特性図。
【符号の説明】
【００２８】
Ｐ１、２  ＰＭＯＳ負荷トランジスタ
Ｎ１、２  ＮＭＯＳ駆動トランジスタ
Ｐ３  ＰＭＯＳカスコードトランジスタ
Ｎ３  ＮＭＯＳカスコードトランジスタ
Ｎ４  ＮＭＯＳトランジスタ
Ｐ１１、２２  ＰＭＯＳ駆動トランジスタ
Ｎ１１、２２  ＮＭＯＳ負荷トランジスタ
Ｎ３１  ＮＭＯＳカスコードトランジスタ
Ｐ３２  ＰＭＯＳカスコードトランジスタ
ＶｂｉａｓＰ  第１のバイアス
ＶｂｉａｓＮ  第２のバイアス
ＶｂｉａｓＮ３１  第１のバイアス
ＶｂｉａｓＰ３２  第２のバイアス
Ｖｉｎ  入力
Ｖｏｕｔ  出力
ＶＤＤ  電源
ＧＮＤ  グランド
Ｒ１〜３  抵抗
【図１】
2008289066.tif 000003
【図２】
2008289066.tif 000004
【図３】
2008289066.tif 000005
【図４】
2008289066.tif 000006
【図５】
2008289066.tif 000007
【図６】
2008289066.tif 000008
【図７】
2008289066.tif 000009
【図８】
2008289066.tif 000010