(57)【要約】【課題】低ＥＳＬ化を図りつつ、ＥＳＲが極端に小さくなることを防止するため、多端子タイプとしながら、各内部電極が１個の外部電極のみに接続される構造を有する、積層セラミックコンデンサを配線基板上に実装したとき、たとえ１個の外部電極について、はんだクラック等の事故が生じたとしても、全体としての静電容量が確保されるようにする。【解決手段】セラミック積層体３の内部に第１および第２の同極接続導体１６および１７を形成し、第１の同極接続導体１６がすべての第１の外部電極１０と電気的に接続され、第２の同極接続導体１７がすべての第２の外部電極１１と電気的に接続されるようにする。各々複数の同極接続導体１６，１７が、セラミック積層体３の内部において、連続して積層方向に配置されることが好ましい。【選択図】図５
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【特許請求の範囲】
【請求項１】
積層された複数層のセラミック層をもって構成され、かつ相対向する第１および第２の主面と前記第１および第２の主面間を結ぶ側面とを有する、セラミック積層体と、
前記セラミック積層体の前記側面上に形成され、かつ第１の極性が割り当てられる、複数個の第１の外部電極と、
前記セラミック積層体の前記側面上に形成され、かつ第２の極性が割り当てられる、複数個の第２の外部電極と、
前記セラミック積層体の内部に形成され、かつ各々が前記複数個の第１の外部電極のうちのいずれか１個のみに電気的に接続される、複数個の第１の内部電極と、
各前記第１の内部電極と対向するように、前記セラミック積層体の内部に形成され、かつ各々が前記複数個の第２の外部電極のうちのいずれか１個のみに電気的に接続される、複数個の第２の内部電極と、
前記セラミック積層体の内部に形成され、前記複数個の第１の外部電極のうちの２個以上と電気的に接続される、第１の同極接続導体と、
前記セラミック積層体の内部に形成され、前記複数個の第２の外部電極のうちの２個以上と電気的に接続される、第２の同極接続導体と
を備える、積層セラミックコンデンサ。
【請求項２】
前記第１の同極接続導体は、すべての前記第１の外部電極と電気的に接続される、請求項１に記載の積層セラミックコンデンサ。
【請求項３】
前記セラミック積層体の内部に、単に１個の前記第１の同極接続導体が形成される、請求項２に記載の積層セラミックコンデンサ。
【請求項４】
前記セラミック積層体の内部に、複数の前記第１の同極接続導体が連続して積層方向に配置される、請求項１または２に記載の積層セラミックコンデンサ。
【請求項５】
前記第２の同極接続導体は、すべての前記第２の外部電極と電気的に接続される、請求項１ないし４のいずれかに記載の積層セラミックコンデンサ。
【請求項６】
前記セラミック積層体の内部に、単に１個の前記第２の同極接続導体が形成される、請求項５に記載の積層セラミックコンデンサ。
【請求項７】
前記セラミック積層体の内部に、複数の前記第２の同極接続導体が連続して積層方向に配置される、請求項１ないし５のいずれかに記載の積層セラミックコンデンサ。
【請求項８】
前記第１の主面に対して最も近接して配置された前記第１の内部電極と前記第１の主面との間に、前記第１の同極接続導体が配置され、かつ、前記第１の内部電極と前記第１の同極接続導体とが隣接し、他方、
前記第２の主面に対して最も近接して配置された前記第２の内部電極と前記第２の主面との間に、前記第２の同極接続導体が配置され、かつ、前記第２の内部電極と前記第２の同極接続導体とが隣接している、
請求項１ないし７のいずれかに記載の積層セラミックコンデンサ。
【請求項９】
前記第２の主面に対して最も近接して配置された前記第２の内部電極と前記第２の主面との間に、前記第２の同極接続導体が配置され、かつ、前記第２の内部電極と前記第２の同極接続導体とが隣接し、
前記第２の主面と前記第２の同極接続導体との間に、前記第１の同極接続導体が配置される、
請求項１ないし７のいずれかに記載の積層セラミックコンデンサ。
【請求項１０】
前記第２の主面が、当該積層セラミックコンデンサを配線基板上に表面実装する際に配線基板側に向けられる面となる、請求項９に記載の積層セラミックコンデンサ。
【請求項１１】
前記側面は、相対向する第１および第２の側面を有し、
前記第１の同極接続導体は、前記第１の側面上に形成された前記第１の外部電極だけと電気的に接続される、請求項１ないし１０のいずれかに記載の積層セラミックコンデンサ。
【請求項１２】
前記側面は、相対向する第１および第２の側面を有し、
前記第１の同極接続導体は、前記第１の側面上に形成された前記第１の外部電極および前記第２の側面上に形成された前記第１の外部電極と電気的に接続される、請求項１ないし１０のいずれかに記載の積層セラミックコンデンサ。
【請求項１３】
積層された複数層のセラミック層をもって構成され、かつ相対向する第１および第２の主面と前記第１および第２の主面間を結ぶ側面とを有する、セラミック積層体と、
前記セラミック積層体の前記側面上に形成され、かつ第１の極性が割り当てられる、複数個の第１の外部電極と、
前記セラミック積層体の前記側面上に形成され、かつ第２の極性が割り当てられる、複数個の第２の外部電極と、
前記セラミック積層体の内部に形成され、かつ各々が前記複数個の第１の外部電極のうちのいずれか１個のみに電気的に接続される、複数個の第１の内部電極と、
各前記第１の内部電極と対向するように、前記セラミック積層体の内部に形成され、かつ各々が前記複数個の第２の外部電極のうちのいずれか１個のみに電気的に接続される、複数個の第２の内部電極と、
前記セラミック積層体の内部において前記セラミック層を厚み方向に貫通するように形成され、前記第１の内部電極と電気的に接続され、かつ前記第２の内部電極と電気的に隔離される、第１の同極接続ビア導体と、
前記セラミック積層体の内部において前記セラミック層を厚み方向に貫通するように形成され、前記第２の内部電極と電気的に接続され、かつ前記第１の内部電極と電気的に隔離される、第２の同極接続ビア導体と
を備える、積層セラミックコンデンサ。
【請求項１４】
前記第１および第２の同極接続ビア導体はそれぞれ１個ずつ形成されている、請求項１３に記載の積層セラミックコンデンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、積層セラミックコンデンサに関するもので、特に、等価直列インダクタンス（ＥＳＬ）の低減のために多端子タイプとされた積層セラミックコンデンサに関するものである。
【背景技術】
【０００２】
電源回路においては、電源ラインやグラウンドに存在するインピーダンスによって、電源ラインでの電圧変動が大きくなると、駆動する回路の動作が不安定になったり、電源回路を経由して回路間の干渉が起こったり、発振を起こしたりする。そこで、通常、電源ラインとグラウンドとの間には、デカップリングコンデンサが接続されている。デカップリングコンデンサは、電源ラインとグラウンドとの間の交流的なインピーダンスを低減し、電源電圧の変動や回路間の干渉を抑える役割を果たしている。
【０００３】
さて、近年、携帯電話などの通信機器やパーソナルコンピュータなどの情報処理機器では、大量の情報を処理するために信号の高速化が進んでおり、使用されるＩＣのクロック周波数も高周波化が進んでいる。このため、高調波成分を多く含むノイズが発生しやすくなり、ＩＣ電源回路においては、より強力なデカップリングを施す必要がある。
【０００４】
デカップリング効果を高めるためには、インピーダンス周波数特性の優れたデカップリングコンデンサを用いることが有効であり、このようなデカップリングコンデンサとしては、積層セラミックコンデンサが挙げられる。積層セラミックコンデンサは、ＥＳＬが小さいため、電解コンデンサに比べて、広い周波数帯域にわたってノイズ吸収効果に優れている。このようなデカップリング用として適した積層セラミックコンデンサとして、たとえば特許文献１（特開平１１−１４４９９６号公報）には、ＥＳＬの一層の低減のために多端子タイプとされた積層セラミックコンデンサが記載されている。
【０００５】
他方、電源回路の安定化は、コンデンサの等価直列抵抗（ＥＳＲ）にも大きく依存する。上述した低ＥＳＬ化された積層セラミックコンデンサにおいては、多端子化に伴い、内部電極の引出し部の数が増え、その結果、ＥＳＲが極端に小さくなってしまう。そのため、このような積層セラミックコンデンサを用いた電源回路は安定性に欠けるという問題を招いている。つまり、上述のような構成をもって低ＥＳＬ化された積層セラミックコンデンサは、ＥＳＲが極端に小さいため、周辺回路のインダクタンスによって共振現象を招いたとき、電源電圧が大きく落ち込み、あるいはリンギングなどの減衰振動を起こしやすい。
【０００６】
そこで、たとえば特許文献２（特開２００１−２８４１７０号公報）では、低ＥＳＬ化を図りつつ、ＥＳＲが極端に小さくなることを防止し得る積層セラミックコンデンサが提案されている。
【０００７】
特許文献２に記載の積層セラミックコンデンサは、積層された複数層のセラミック層をもって構成される、セラミック積層体を備え、セラミック積層体の側面上には、第１の極性が割り当てられる複数個の第１の外部電極および第２の極性が割り当てられる複数個の第２の外部電極が交互に並ぶように形成される。そして、セラミック積層体の内部には、各々が複数個の第１の外部電極のうちのいずれか１個のみに電気的に接続される、複数個の第１の内部電極と、各々が複数個の第２の外部電極のうちのいずれか１個のみに電気的に接続される、複数個の第２の内部電極とが形成される。このような構成の積層セラミックコンデンサによれば、内部電極の各々について、外部電極に電気的に接続されるように引き出される引出し部の数が単に１個とされるので、積層セラミックコンデンサのＥＳＲを高めることができる。
【０００８】
しかしながら、上述した特許文献２に記載の積層セラミックコンデンサでは、次のような解決されるべき課題がある。
【０００９】
まず、積層セラミックコンデンサの全体として静電容量を確認するための手間が煩雑である。すなわち、全体としての静電容量は、隣り合う外部電極間で測定した静電容量を足し合わせるか、すべての外部電極を配線基板等に接続した状態で測定するか、のいずれかの方法を採用しないと、全体としての静電容量を求めることができない。
【００１０】
また、積層セラミックコンデンサが、はんだを介して配線基板上に実装された状態において、はんだクラック等がたとえ単に１箇所においてのみ生じ、その特定の箇所のみでの外部電極と導電ランド間の接続が断たれた場合であっても、その接続が断たれた外部電極に接続される内部電極が関与している静電容量を取得できなくなり、静電容量が比較的大幅に低下してしまう。
【特許文献１】特開平１１−１４４９９６号公報
【特許文献２】特開２００１−２８４１７０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
そこで、この発明の目的は、上述した課題を解決し得る、積層セラミックコンデンサを提供しようとすることである。
【課題を解決するための手段】
【００１２】
この発明は、積層された複数層のセラミック層をもって構成され、かつ相対向する第１および第２の主面と第１および第２の主面間を結ぶ側面とを有する、セラミック積層体と、セラミック積層体の側面上に形成され、かつ第１の極性が割り当てられる、複数個の第１の外部電極と、セラミック積層体の側面上に形成され、かつ第２の極性が割り当てられる、複数個の第２の外部電極と、セラミック積層体の内部に形成され、かつ各々が複数個の第１の外部電極のうちのいずれか１個のみに電気的に接続される、複数個の第１の内部電極と、かつ第１の内部電極と対向するように、セラミック積層体の内部に形成され、かつ各々が複数個の第２の外部電極のうちのいずれか１個のみに電気的に接続される、複数個の第２の内部電極とを備える、積層セラミックコンデンサに向けられるものであって、上述した技術的課題を解決するため、この発明の第１の局面では、複数個の第１の外部電極のうちの２個以上と電気的に接続される第１の同極接続導体と、複数個の第２の外部電極のうちの２個以上と電気的に接続される第２の同極接続導体とが、セラミック積層体の内部に形成されていることを特徴としている。
【００１３】
第１の同極接続導体は、すべての第１の外部電極と電気的に接続されることが好ましい。この場合、セラミック積層体の内部に、単に１個の第１の同極接続導体が形成されること、すなわち、単に１個の第１の同極接続導体が、すべての第１の外部電極と電気的に接続されることだけで十分目的を達成し得る。
【００１４】
他方、セラミック積層体の内部に、複数の第１の同極接続導体が形成される場合、これら複数の第１の同極接続導体は、連続して積層方向に配置されることが好ましい。
【００１５】
また、第２の同極接続導体についても、これがすべての第２の外部電極と電気的に接続されることが好ましい。この場合においても、セラミック積層体の内部に、単に１個の前記第２の同極接続導体が形成されること、すなわち、単に１個の第２の同極接続導体が、すべての第２の外部電極と電気的に接続されることだけで十分目的を達成し得る。
【００１６】
他方、セラミック積層体の内部に、複数の第２の同極接続導体が形成される場合、これら複数の第２の同極接続導体は、連続して積層方向に配置されることが好ましい。
【００１７】
この発明において、第１の主面に対して最も近接して配置された第１の内部電極と第１の主面との間に、第１の同極接続導体が配置され、かつ、第１の内部電極と第１の同極接続導体とが隣接し、他方、第２の主面に対して最も近接して配置された第２の内部電極と第２の主面との間に、第２の同極接続導体が配置され、かつ、第２の内部電極と第２の同極接続導体とが隣接していることが好ましい。
【００１８】
他方、第２の主面に対して最も近接して配置された第２の内部電極と第２の主面との間に、第２の同極接続導体が配置され、かつ、第２の内部電極と第２の同極接続導体とが隣接しながら、第２の主面と第２の同極接続導体との間に第１の同極接続導体が配置されてもよい。この場合、第２の主面が、積層セラミックコンデンサを配線基板上に表面実装する際に配線基板側に向けられる面となることが好ましい。
【００１９】
この発明において、側面が、相対向する第１および第２の側面を有しているとき、第１の同極接続導体は、第１の側面上に形成された第１の外部電極だけと電気的に接続されても、第１の側面上に形成された第１の外部電極および第２の側面上に形成された第１の外部電極と電気的に接続されてもよい。
【００２０】
この発明の第２の局面では、上述した同極接続導体に代えて、同極接続ビア導体が形成される。より詳細には、この発明に係る積層セラミックコンデンサでは、セラミック積層体の内部においてセラミック層を厚み方向に貫通するように、第１の内部電極と電気的に接続されるが、第２の内部電極と電気的に隔離される、第１の同極接続ビア導体が形成されるとともに、第２の内部電極と電気的に接続されるが、第１の内部電極と電気的に隔離される、第２の同極接続ビア導体が形成される。
【００２１】
上述の第１および第２の同極接続ビア導体はそれぞれ１個ずつ形成されていることが好ましい。
【発明の効果】
【００２２】
この発明によれば、第１の同極接続導体によって、複数個の第１の外部電極のうちの２個以上が互いに電気的に接続され、また、第２の同極接続導体によって、複数個の第２の外部電極のうちの２個以上が互いに電気的に接続される。したがって、配線基板上の導電ランドと外部電極の各々とがはんだを介して電気的に接続された状態において、はんだクラック等の事故が生じ、外部電極のいずれか特定のものと導電ランドとの間の接続が断たれたとしても、この接続が断たれた外部電極が同極接続導体を介して他の外部電極に電気的に接続されていれば、積層セラミックコンデンサが与え得る静電容量を所望の値に確保することができる。また、積層セラミックコンデンサの全体としての静電容量は、同極接続導体によって接続された２個以上の外部電極のうちの１個のみを用いて測定することができ、すべての外部端子を用いて測定する必要がないので、積層セラミックコンデンサの全体としての静電容量を容易に確認することができる。
【００２３】
この発明において、第１の同極接続導体がすべての第１の外部電極と電気的に接続されていると、第１の外部電極のいずれにおいて、はんだクラック等の事故が生じたとしても、積層セラミックコンデンサにおいて所望の静電容量を確保することができる。このことは、第２の同極接続導体がすべての第２の外部電極と電気的に接続されている場合にも言える。
【００２４】
上述の場合、セラミック積層体の内部に、単に１個の第１の同極接続導体しか形成されていないと、積層セラミックコンデンサの低背化を有利に図ることができる。同様のことが、第２の同極接続導体の場合にも言える。
【００２５】
他方、セラミック積層体の内部に、複数の第１の同極接続導体が形成される場合、これら複数の第１の同極接続導体が、連続して積層方向に配置されていると、第１の同極接続導体と第１の外部電極との接続信頼性を向上させることができ、接続切れ時のバックアップという効果をより確実なものとすることができる。同様のことが、第２の同極接続導体の場合にも言える。
【００２６】
また、セラミック積層体の第１の主面に対して最も近接して配置された第１の内部電極と第１の主面との間に、第１の同極接続導体が配置され、かつ、第１の内部電極と第１の同極接続導体とが隣接し、他方、セラミック積層体の第２の主面に対して最も近接して配置された第２の内部電極と第２の主面との間に、第２の同極接続導体が配置され、かつ、第２の内部電極と第２の同極接続導体とが隣接していると、第１および第２の同極接続導体が容量形成に実質的に寄与しないため、これら同極接続導体を設けたことによる静電容量の変動を実質的になくすことができる。
【００２７】
他方、セラミック積層体の第２の主面に対して最も近接して配置された第２の内部電極と第２の主面との間に、第２の同極接続導体が配置され、かつ第２の内部電極と第２の同極接続導体とが隣接しながら、第２の主面と第２の同極接続導体との間に、第１の同極接続導体が配置されると、第１および第２の同極接続導体間で微小容量が発生するが、全体の容量にはあまり影響を与えないようにすることができる。また、上述の場合において、第２の主面が、積層セラミックコンデンサを配線基板上に実装する際に配線基板側に向けられる面とされると、第１および第２の同極接続導体間で与えられる静電容量の形成位置が配線基板側に近くなるため、ループインダクタンスが小さくなり、このことによる低ＥＳＬ化を図ることができる。
【００２８】
この発明の第２の局面において、第１および第２の同極接続ビア導体がそれぞれ１個ずつ形成されていると、同極接続ビア導体の数を最小限に抑えられることになり、そのため、ＥＳＲが必要以上に低下しないようにすることができる。
【発明を実施するための最良の形態】
【００２９】
図１ないし図４は、この発明の第１の実施形態による積層セラミックコンデンサ１を説明するためのものである。ここで、図１は、積層セラミックコンデンサ１の外観を示す斜視図であり、図２は、積層セラミックコンデンサ１の外観を示す平面図である。図３は、積層セラミックコンデンサ１の内部構造をいくつかの断面をもって示す平面図であり、（１）〜（１０）の各数字は、上からの積層順序をも示している。図４は、図１に示した積層セラミックコンデンサ１の実装状態を示す斜視図である。
【００３０】
積層セラミックコンデンサ１は、積層された複数層のセラミック層２をもって構成される、直方体状のセラミック積層体３を備えている。セラミック層２は、たとえば、ＢａＴｉＯ３、ＣａＴｉＯ３、ＳｒＴｉＯ３、ＣａＺｒＯ３などを主成分とする誘電体セラミックから構成される。なお、これら主成分に、Ｍｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの副成分が添加されていてもよい。また、セラミック層２の厚みは、たとえば２．０〜３．０μｍとされる。
【００３１】
セラミック積層体３は、相対向する第１および第２の主面４および５と第１および第２の主面４および５間を結ぶ第１、第２、第３および第４の側面６、７、８および９とを有している。ここで、セラミック層２は、主面４および５の方向に延び、側面６〜９は、セラミック層２の積層方向に延びている。また、第１および第２の側面６および７が相対向するとともに、第３および第４の側面８および９が相対向し、第１および第２の側面６および７がセラミック層２の長辺に沿う位置にある。
【００３２】
セラミック積層体３の側面上、この実施形態では、第１および第２の側面６および７上には、それぞれ複数個の、この実施形態では、それぞれ４個の第１および第２の外部電極１０および１１が形成される。第１の外部電極１０には第１の極性が割り当てられ、第２の外部電極１１には第２の極性が割り当てられる。また、第１および第２の外部電極１０および１１は、交互に並ぶように配置されることが好ましい。
【００３３】
なお、４個の第１の外部電極１０の間で区別する必要があるときは、第１の外部電極について、「１０−１」、「１０−２」、「１０−３」および「１０−４」の参照符号を用い、他方、４個の第２の外部電極１１の間で区別する必要があるときには、第２の外部電極について、「１１−１」、「１１−２」、「１１−３」および「１１−４」の参照符号を用いることにする。
【００３４】
外部電極１０および１１の導電成分として、たとえば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、またはＡｕなどを用いることができる。はんだを用いて積層セラミックコンデンサ１を実装する際には、外部電極１０および１１は、下地となる金属層の上に、ＮｉめっきおよびＳｎめっきを順に施した構造とすることが好ましい。また、樹脂基板に積層セラミックコンデンサ１を埋め込んだ状態で実装する際には、外部電極１０および１１は、下地となる金属層の上に、樹脂との密着性が良好なＣｕめっきを施した構造とすることが好ましい。また、導電性接着剤を用いて実装する際には、外部電極１０および１１に含まれる導電成分として、Ａｇ、Ｐｄ、またはＡｇ−Ｐｄ合金を用いることが好ましい。さらに、ワイヤボンディングによる実装の際には、外部電極１０および１１に含まれる導電成分として、Ａｕを用いることが好ましい。
【００３５】
セラミック積層体３の内部には、図３（２）〜（９）に示すように、それぞれ複数個の第１および第２の内部電極１２および１３が形成される。内部電極１２および１３に含まれる導電成分としては、たとえば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、またはＡｕなどを用いることができる。また、内部電極１２および１３の各々の厚みは、０．８〜１．２μｍ程度とされる。
【００３６】
第１および第２の内部電極１２および１３は、互いの間に静電容量を形成するように、セラミック層２を介して互いに対向している。また、第１の内部電極１２の各々は、４個の第１の外部電極１０のうちのいずれか１個のみに電気的に接続され、他方、第２の内部電極１３の各々は、４個の第２の外部電極１１のうちのいずれか１個のみに電気的に接続される。
【００３７】
図３には、それぞれ４個の第１および第２の内部電極１２および１３が図示されている。これら４個の第１の内部電極１２の間で区別する必要があるときには、第１の内部電極については、「１２−１」、「１２−２」、「１２−３」および「１２−４」の参照符号を用いる。また、４個の第２の内部電極１３の間で区別する必要があるときには、第２の内部電極について、「１３−１」、「１３−２」、「１３−３」および「１３−４」の参照符号を用いる。
【００３８】
図３（２）〜（９）を参照しながら、第１および第２の内部電極１２および１３の各々についての第１または第２の外部電極１０または１１への接続態様について具体的に説明する。
【００３９】
まず、図３（２）に示すように、第１の内部電極１２−１は、引出し部１４−１を介して、第１の外部電極１０−１のみに電気的に接続される。図３（４）に示すように、第１の内部電極１２−２は、引き出し部１４−２を介して、第１の外部電極１０−２のみに電気的に接続される。図３（６）に示すように、第１の内部電極１２−３は、引き出し部１４−３を介して、第１の外部電極１０−３のみに電気的に接続される。図３（８）に示すように、第１の内部電極１２−４は、引出し部１４−４を介して、第１の外部電極１０−４のみに電気的に接続される。
【００４０】
他方、図３（３）に示すように、第２の内部電極１３−１は、引出し部１５−１を介して、第２の外部電極１１−１のみに電気的に接続される。図３（５）に示すように、第２の内部電極１３−２は、引き出し部１５−２を介して、第２の外部電極１１−２のみに電気的に接続される。図３（７）に示すように、第２の内部電極１３−３は、引き出し部１５−３を介して、第２の外部電極１１−３のみに電気的に接続される。図３（９）に示すように、第２の内部電極１３−４は、引き出し部１５−４を介して、第２の外部電極１１−４のみに電気的に接続される。
【００４１】
さらに、セラミック積層体３の内部には、図３（１）および（１０）にそれぞれ図示されるように、第１および第２の同極接続導体１６および１７が形成される。これら第１および第２の同極接続導体１６および１７は、この発明の特徴的構成となるべきものである。この実施形態では、図３（１）に示すように、第１の同極接続導体１６は、引き出し部１８を介して、すべての第１の外部電極１０と電気的に接続される。また、図３（１０）に示すように、第２の同極接続導体１７は、引き出し部１９を介して、すべての第２の外部電極１１と電気的に接続される。
【００４２】
同極接続導体１６および１７は、前述した内部電極１２および１３と同じ材料から構成されることが好ましく、その厚みについても、内部電極１２および１３の場合と同様、たとえば０．８〜１．２μｍ程度とされる。
【００４３】
セラミック積層体３は、前述したように、図３（１）〜（１０）に示した積層順序をもって積層されている。なお、セラミック積層体３の積層方向での両端部には、特に図示しないが、内部電極および同極接続導体のいずれもが形成されないセラミック層２が所定数積層される。
【００４４】
セラミック積層体３が有する積層構造について、図３（２）〜（９）に順次示した積層周期は、必要に応じて、複数回繰り返されてもよい。
【００４５】
図１には、配線基板２０が想像線で示されている。積層セラミックコンデンサ１は、たとえば、セラミック積層体３の第２の主面５が、配線基板２０側に向けられる面となって、配線基板２０上に表面実装される。この実装状態の一具体例について、図４を参照して説明する。
【００４６】
配線基板２０上には、導体ライン４１が引き回されていて、導体ライン４１には、導体ランド４２〜４５が形成されている。また、配線基板２０上には、導体ランド４６〜４９が形成されている。導体ランド４６〜４９の各々は、配線基板０の内部の回路（図示せず。）とビア導体を介して電気的に接続されている。図４には、導体ランド４７、４８および４９にそれぞれ電気的に接続されるビア導体５０、５１および５２が図示されている。
【００４７】
積層セラミックコンデンサ１が配線基板２０上に実装されたとき、第１の外部電極１０−１、１０−２、１０−３および１０−４は、それぞれ、導体ランド４２、４３、４４および４５にはんだ５３を介して接続固定される。他方、第２の外部電極１１−１、１１−２、１１−３および１１−４は、それぞれ、導体ランド４６、４７、４８および４９にはんだ５３を介して接続固定される。
【００４８】
このように、第１の外部電極１０−１、１０−２、１０−３および１０−４のすべて、ならびに第２の外部電極１１−１、１１−２、１１−３および１１−４のすべてが、各々、導体ランド４２〜４９の対応のものと接続される。このとき、共通の導体ライン４１に形成される導体ランド４２〜４５は互いに電位であり、他方、導体ランド４６〜４９は導体ランド４２〜４５とは異なる電位を有しているので、隣り合う外部電極の間、すなわち、第１の外部電極１０と第２の外部電極１１との間では、接続される電位が互いに異なることになる。
【００４９】
以上説明した第１の実施形態による積層セラミックコンデンサ１によれば、第１の同極接続導体１６によって、すべての第１の外部電極１０が電気的に接続され、また、第２の同極接続導体１７によって、すべての第２の外部電極１１が電気的に接続される。したがって、たとえばはんだ（図示せず。）を介して、配線基板２０上の導電ランドと外部電極１０および１１の各々とが電気的に接続された状態となるように、積層セラミックコンデンサ１が配線基板２０上に表面実装されたとき、はんだクラック等の事故により、外部電極１０および１１のいずれか特定のものと導電ランドとの間の接続が断たれても、積層セラミックコンデンサ１において所望の静電容量を確保することができる。
【００５０】
また、積層セラミックコンデンサ１の全体としての静電容量は、第１の外部電極１０のいずれか１個と第２の外部電極１１のいずれか１個とを用いて測定することが可能であり、したがって、全体としての静電容量を容易に確認することができる。
【００５１】
なお、この実施形態によれば、単に１個の第１の同極接続導体のみによって、すべての第１の外部電極１０を互いに電気的に接続することができるので、積層セラミックコンデンサ１の低背化を図る上で有利であるが、このような利点を望まないならば、複数個の第１の同極接続導体１６を異なるセラミック層２間の界面に沿って設けてもよい。同様のことが、第２の同極接続導体１７についても言える。
【００５２】
また、この実施形態に係るセラミック積層体３においては、図３からわかるように、第１の主面４に対して最も近接して配置された第２の内部電極１２−１と第１の主面４との間に、第１の同極接続導体１６が配置され、かつ、第１の内部電極１２−１と第１の同極接続導体１６とが隣接し、他方、第２の主面５に対して最も近接して配置された第２の内部電極１３−４と第２の主面５との間に、第２の同極接続導体１７が配置され、かつ、第２の内部電極１３−４と第２の同極接続導体１７とが隣接している。
【００５３】
上述のような構造によれば、第１および第２の同極接続導体１６および１７が容量形成に実質的に寄与しないため、これら同極接続導体１６および１７を設けたことによる静電容量の変動を実質的になくすことができる。
【００５４】
次に、上述した積層セラミックコンデンサ１の製造方法の一例について説明する。
【００５５】
まず、セラミック層２となるべきセラミックグリーンシート、内部電極１２および１３のための導電性ペースト、外部電極１０および１１のための導電性ペースト、ならびに同極接続導体１６および１７のための導電性ペーストがそれぞれ用意される。なお、ここで、説明する例では、同極接続導体１６および１７のための導電性ペーストとして、内部電極１２および１３のための導電性ペーストと同じものが用いられる。また、セラミックグリーンシートや導電性ペーストとしては、それぞれ、公知のものを用いることができる。
【００５６】
次に、セラミックグリーンシート上に、たとえばスクリーン印刷法などにより所定のパターンをもって導電性ペーストが印刷される。これによって、内部電極１２および１３ならびに同極接続導体１６および１７の各々となるべき導電性ペースト膜が形成されたセラミックグリーンシートが得られる。
【００５７】
次に、上述のように導電性ペースト膜が形成されたセラミックグリーンシートを所定の順序で積層し、その上下に導電性ペースト膜が形成されていない外層用セラミックグリーンシートを所定枚数積層することによって、生の状態のマザー積層体が得られる。生のマザー積層体は、必要に応じて、静水圧プレスなどの手段により積層方向に圧着される。
【００５８】
次に、生のマザー積層体は所定のサイズにカットされ、それによって、セラミック積層体３の生の状態のものが切り出される。
【００５９】
次に、生のセラミック積層体３が焼成される。焼成温度は、セラミックグリーンシートに含まれるセラミック材料や導電性ペースト膜に含まれる金属材料にもよるが、たとえば９００〜１３００℃に選ばれる。
【００６０】
次に、焼結後のセラミック積層体３の第１および第２の側面６および７上に、スクリーン印刷法などを適用して、導電性ペーストが所定のパターンをもって印刷され、外部電極１０および１１のための導電性ペースト膜が形成される。この導電性ペースト膜は、好ましくは、側面６および７の各々から主面４および５の各々の一部にまで延びるように形成される。
【００６１】
次に、上記導電性ペースト膜が焼き付けられ、それによって、外部電極１０および１１が形成される。この焼き付け温度は、たとえば７００〜９００℃に選ばれる。また、焼き付け時の雰囲気としては、導電性ペーストに含まれる金属の種類に応じて、大気、Ｎ２、水蒸気＋Ｎ２などの雰囲気が使い分けられる。
【００６２】
このようにして、積層セラミックコンデンサ１が完成される。なお、必要に応じて、外部電極１０および１１の表面にめっきが施されてもよい。
【００６３】
図５は、この発明の第２の実施形態による積層コンデンサ１ａを説明するための図３に対応する図である。図５において、図３に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
【００６４】
図５における（１ｘ）…（１ｚ）、（２）〜（９）、（１０ｘ）…（１０ｚ）の各数字は、上からの積層順序をも示している。また、図５において、（１ｘ）に示した第１の同極接続導体１６と（１ｚ）に示した第１の同極接続導体１６とは、互いに同じパターンを有していて、（１ｘ）…（１ｚ）は、同じパターンの複数の第１の同極接続導体１６が連続して積層されることを示している。同様に、（１０ｘ）に示した第２の同極接続導体１７と（１０ｚ）に示した第２の同極接続導体１７とは、互いに同じパターンを有していて、（１０ｘ）…（１０ｚ）は、同じパターンの複数の第２の同極接続導体１７が連続して積層されることを示している。
【００６５】
このように、セラミック積層体３の内部に、複数の第１の同極接続導体１６が連続して積層方向に配置され、また、複数の第２の同極接続導体１７が連続して積層方向に配置されていると、第１の同極接続導体１６と第１の外部電極１０との接続信頼性および第２の同極接続導体１７と第２の外部電極１１との接続信頼性をともに向上させることができ、接続切れ時のバックアップという効果をより確実なものとすることができる。
【００６６】
なお、各々複数の第１および第２の同極接続導体１６および１７は、それぞれ、たとえば３〜１０層程度にわたって、連続して積層方向に配置されるようにすることが好ましい。
【００６７】
その他の点については、図３に示した第１の実施形態の場合と同様である。なお、図５（２）〜（９）に順次示した積層周期は、複数回繰り返されてもよい。
【００６８】
図６は、この発明の第３の実施形態による積層セラミックコンデンサ１ｂを説明するための図３に対応する図である。図６において、図３に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
【００６９】
第３の実施形態による積層セラミックコンデンサ１ｂは、上述した第１の実施形態による積層セラミックコンデンサ１と同様の外観、すなわち図１および図２に示したような外観を有している。このことは、後述する他の実施形態による積層セラミックコンデンサについても同様である。
【００７０】
図６（１）には、２個の第１の同極接続導体２３および２４が示されている。一方の第１の同極接続導体２３は、第１の外部電極１０−１および１０−２と電気的に接続され、他方の第１の同極接続導体２４は、残りの第１の外部電極１０−３および１０−４と電気的に接続される。
【００７１】
図６（２）には、２個の第２の同極接続導体２５および２６が示されている。一方の第２の同極接続導体２５は、第２の外部電極１１−１および１１−２と電気的に接続され、他方、第２の同極接続導体２６は、残りの第２の外部電極１１−３および１１−４と電気的に接続される。
【００７２】
上述した第１の同極接続導体２３および２４は、図３（１）に示した第１の同極接続導体１６と置き換えられ、また、第２の同極接続導体２５および２６は、図３（１０）に示した第２の同極接続導体１７と置き換えられて、積層セラミックコンデンサ１ｂが構成される。
【００７３】
この第３の実施形態による積層セラミックコンデンサ１ｂに備える一方の第１の同極接続導体２３は、第１の側面６上に形成された第１の外部電極１０−１および１０−２だけと電気的に接続され、他方の第１の同極接続導体２４は、第２の側面７上に形成された第１の外部電極１０−３および１０−４だけと電気的に接続されるという特徴を有している。また、一方の第２の同極接続導体２５は、第１の側面６上に形成された第２の外部電極１１−１および１１−２だけと電気的に接続され、他方の第２の同極接続導体２６は、第２の側面上に形成された第２の外部電極１１−３および１１−４だけと電気的に接続されるという特徴を有している。
【００７４】
図７は、この発明の第４の実施形態による積層セラミックコンデンサ１ｃを説明するための図３または図６に対応する図である。図７において、図３または図６に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
【００７５】
図７（１）には、２個の第１の同極接続導体２９および３０が示されている。一方の第１の同極接続導体２９は、第１の外部電極１０−１および１０−４と電気的に接続され、他方の第１の同極接続導体３０は、残りの第１の外部電極１０−２および１０−３と電気的に接続される。
【００７６】
図７（２）には、２個の第２の同極接続導体３１および３２が示されている。一方の第２の同極接続導体３１は、第２の外部電極１１−１および１１−４と電気的に接続され、他方の第２の同極接続導体３２は、残りの第２の外部電極１１−２および１１−３と電気的に接続される。
【００７７】
上述した第１の同極接続導体２９および３０は、図３（１）に示した第１の同極接続導体１６と置き換えられ、第２の同極接続導体３１および３２は、図３（１０）に示した第２の同極接続導体１７と置き換えられて、積層セラミックコンデンサ１ｃが構成される。
【００７８】
また、積層セラミックコンデンサ１ｃに備える一方の第１の同極接続導体２９は、第１の側面６上に形成された第１の外部電極１０−１および第２の側面７上に形成された第１の外部電極１０−４と電気的に接続され、他方の第１の同極接続導体３０についても、第１の側面６上に形成された第１の外部電極１０−２および第２の側面７上に形成された第１の外部電極１０−３と電気的に接続されるという特徴を有している。また、一方の第２の同極接続導体３１は、第１の側面６上に形成された第２の外部電極１１−１および第２の側面７上に形成された第２の外部電極１１−４と電気的に接続され、他方の第２の同極接続導体３２は、第１の側面６上に形成された第２の外部電極１１−２および第２の側面７上に形成された第２の外部電極１１−３と電気的に接続されるという特徴を有している。
【００７９】
図８は、この発明の第５の実施形態による積層セラミックコンデンサ１ｄを説明するための図３、図６または図７に対応する図である。図８において、図３、図６または図７に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
【００８０】
図８（１）には、前述の図６（１）に示したものと同様の第１の同極接続導体２３および２４が示され、図８（２）には、前述の図７（１）に示したものと同様の第１の同極接続導体２９および３０が示され、図８（３）には、前述の図６（２）に示したものと同様の第２の同極接続導体２５および２６が示され、図８（４）には、前述の図７（２）に示したものと同様の第２の同極接続導体３１および３２が示されている。
【００８１】
４個の第１の同極接続導体２３、２４、２９および３０が、図３（１）に示した第１の同極接続導体１６と置き換えられ、また、４個の第２の同極接続導体２５、２６、３１および３２が、図３（１０）に示した第２の同極接続導体１７と置き換えられて、積層セラミックコンデンサ１ｄが構成される。
【００８２】
図８に示した積層セラミックコンデンサ１ｄによれば、４個の第１の同極接続導体２３、２４、２９および３０が協働して、すべての第１の外部電極１０−１〜１０−４を互いに電気的に接続し、他方、４個の第２の同極接続導体２５、２６、３１および３２が協働して、すべての第２の外部電極１１−１〜１１−４を互いに電気的に接続している。
【００８３】
なお、第５の実施形態の変形例として、４個の第１の同極接続導体２３、２４、２９および３０のうちのいずれか１個が省略され、また、４個の第２の同極接続導体２５、２６、３１および３２のいずれか１個が省略されてもよい。
【００８４】
図９は、この発明の第６の実施形態による積層コンデンサ１ｅを説明するための図３に対応する図である。図９において、図３に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
【００８５】
図９における（１）〜（１０）の各数字は、上からの積層順序をも示している。図９に示した積層順序と前述の図３に示した積層順序とを比較すればわかるように、第６の実施形態による積層セラミックコンデンサ１ｅでは、第１の同極接続導体１６が、第２の同極接続導体１７の外側に積層されることを特徴としている。その他の点については、図３に示した第１の実施形態の場合と同様である。なお、図９（１）〜（８）に順次示した積層周期は、複数回繰り返されてもよい。
【００８６】
第６の実施形態による積層セラミックコンデンサ１ｅでは、セラミック積層体３の第２の主面５（図１参照）に対して最も近接して配置された第２の内部電極１３−４と第２の主面５との間に、第２の同極接続導体１７が配置され、かつ、第２の内部電極１３−４と第２の同極接続導体１７とが隣接し、第２の主面５と第２の同極接続導体１７との間に、第１の同極接続導体１６が配置されている。
【００８７】
この積層セラミックコンデンサ１ｅによれば、第１および第２の同極接続導体１６および１７間で微小容量が発生する。そして、図１に示すように、第２の主面５が配線基板２０側に向けられる面とされると、積層セラミックコンデンサ１ｅにおいて配線基板２０側に近くループインダクタンスが最も小さくなる部分に、電流経路の多い内部電極が配置されることになるため、ＥＳＬを低減することができる。
【００８８】
図１０は、この発明の第７の実施形態による積層セラミックコンデンサ１ｆを説明するための図３に対応する図である。図１０において、図３に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
【００８９】
図１０においても、（１）〜（１０）の各数字は、上からの積層順序を示している。図１０と図３とを対比すればわかるように、図１０に示した積層セラミックコンデンサ１ｆでは、図１０（１０）および同（１）にそれぞれ示すように、第１および第２の同極接続導体１６および１７の積層位置が、図３に示した積層セラミックコンデンサ１の場合と逆になっていることを特徴としている。その他の点については、図３に示した積層セラミックコンデンサ１と同様である。なお、図１０（２）〜（９）に順次示した積層周期は、複数回繰り返されてもよい。
【００９０】
図１０に示した積層セラミックコンデンサ１ｆによれば、第１の内部電極１２−１と第２の同極接続導体１７との間、および第２の内部電極１３−４と第１の同極接続導体１６との間でそれぞれ微小容量が発生する。そして、図１に示すように、積層セラミックコンデンサ１ｆを配線基板２０上に実装したとき、セラミック積層体３の第１および第２の主面４および５のいずれを配線基板２０側に向けたとしても、積層セラミックコンデンサ１ｆにおいて配線基板２０側に近くループインダクタンスが最も小さくなる部分に、電流経路の多い内部電極が配置されることになるため、ＥＳＬを低減することができる。
【００９１】
図１１は、この発明の第８の実施形態による積層セラミックコンデンサ１ｇを説明するための図３に対応する図である。図１１において、図３に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。また、図１１においても、（１）〜（８）の各数字は、上からの積層順序を示している。
【００９２】
図１１に示した第８の実施形態による積層セラミックコンデンサ１ｇは、第１および第２の同極接続導体を備えず、その代わりに、第１および第２の同極接続ビア導体３５および３６を備えることを特徴としている。この実施形態によれば、第１および第２の同極接続導体を備えない分、セラミック層２の積層数を減じることができ、その結果、積層セラミックコンデンサ１ｇを低背化することができる。
【００９３】
第１および第２の同極接続ビア導体３５および３６は、セラミック積層体３の内部においてセラミック層２を厚み方向に貫通するように形成される。第１の同極接続ビア導体３５は、第１の内部電極１２と電気的に接続されるが、第２の内部電極１３と電気的に隔離される。他方、第２の同極接続ビア導体３６は、第２の内部電極１３と電気的に接続されるが、第１の内部電極１２と電気的に隔離される。なお、図１１（１）〜（８）に順次示した積層周期は、複数回繰り返されてもよい。
【００９４】
セラミック積層体３の積層方向での両端部には、特に図示しないが、内部電極および同極接続導体のいずれもが形成されないセラミック層２が所定数積層されることについては、前述した各実施形態の場合と同様であるが、図１１に示した実施形態の場合には、同極接続ビア導体３５および３６が、これら積層方向での両端部に積層されるセラミック層２によって、セラミック積層体３の両主面４および５（図１参照）に露出しないようにされる。
【００９５】
同極接続ビア導体３５および３６に含まれる導電成分としては、たとえば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｇ−Ｐｄ合金、またはＡｕなどの金属を用いることができる。また、同極接続ビア導体３５および３６に主成分として含まれる金属は、内部電極１２および１３に主成分として含まれる金属と同じであることが好ましい。
【００９６】
また、同極接続ビア導体３５および３６の径は、焼成後の寸法で１０〜１５０μｍであることが好ましい。積層セラミックコンデンサ１ｇのＥＳＲを必要以上に低下させないようにするためには、同極接続ビア導体３５および３６の径はなるべく細い方が好ましく、具体的には、１０〜４０μｍであることが好ましい。
【００９７】
また、図１１に示した実施形態では、第１および第２の同極接続ビア導体３５および３６はそれぞれ１個ずつ形成されている。このように、第１および第２の同極接続ビア導体３５および３６の数をそれぞれ１個ずつとすることにより、電流経路を必要最低限に抑えることができ、ＥＳＲを必要以上に低下させないようにすることができる。
【００９８】
図１１に示した積層セラミックコンデンサ１ｇは、以下の点を除いて、前述の積層セラミックコンデンサ１と同様の製造方法を適用することができる。
【００９９】
まず、積層セラミックコンデンサ１ｇを製造する場合には、第１の内部電極１２となるべき導電性ペースト膜を印刷する際、第２の同極接続ビア導体３６との間にギャップ３７が形成され、他方、第２の内部電極１３となるべき導電性ペースト膜を印刷する際、第１の同極接続ビア導体３５との間にギャップ３８が形成されるようにしておく必要がある。
【０１００】
また、生のマザー積層体を作製した後、レーザやＮＣパンチなどの手段により、マザー積層体を積層方向に貫通する貫通孔を所定位置に所定数を形成し、これら貫通孔の内部に、スクリーン印刷法などの方法により導電性ペーストを充填する必要がある。この場合、貫通孔以外の部分に導電性ペーストが付着しないように、マザー積層体の主面上にマスクを被せておくことが好ましい。
【０１０１】
その他の工程については、第１の実施形態による積層セラミックコンデンサ１の場合と実質的に同様である。
【０１０２】
次に、この発明による効果、すなわち、いずれの第１の外部電極といずれの第２の外部電極との組み合わせによっても、積層セラミックコンデンサが全体として与える静電容量を取り出し得ることを確認するために実施した実験例について説明する。
【０１０３】
この実験例では、以下に詳細を述べるように、この発明の範囲内の実施例１、２および３の各々に係る積層セラミックコンデンサを作製するとともに、この発明の範囲外の比較例に係る積層セラミックコンデンサを作製した。
【０１０４】
実施例１に係る積層セラミックコンデンサは、前述の図１ないし図３を参照して説明した第１の実施形態による積層セラミックコンデンサ１と実質的に同様の構造を有するもので、セラミック層の厚みは２．０μｍ、内部電極の厚みは１．０μｍ、同極接続導体の厚みは１．０μｍ、内部電極および同極接続導体の各々の引き出し部の幅は１２０μｍ、外層の厚みは８０μｍであり、図３（２）〜（９）に示した積層周期を１４回繰り返し、積層セラミックコンデンサの狙い寸法を１．６０ｍｍ×０．８０ｍｍ×０．５０ｍｍとした。
【０１０５】
実施例２に係る積層セラミックコンデンサは、図８を参照して説明した第５の実施形態に係る積層セラミックコンデンサ１ｄと実質的に同様の構造を有するもので、セラミック層の厚みは２．０μｍ、内部電極の厚みは１．０μｍ、同極接続導体の厚みは１．０μｍ、内部電極および同極接続導体の各々の引き出し部の幅は１２０μｍ、外層の厚みは８０μｍであり、図３（２）〜（９）に示した積層周期を１４回繰り返し、積層セラミックコンデンサの狙い寸法を１．６０ｍｍ×０．８０ｍｍ×０．５０ｍｍとした。
【０１０６】
実施例３に係る積層セラミックコンデンサは、図１１を参照して説明した第８の実施形態に係る積層セラミックコンデンサ１ｇと実質的に同様の構造を有するもので、セラミック層の厚みは２．０μｍ、内部電極の厚みは１．０μｍ、同極接続ビア導体の直径は４０μｍ、内部電極引き出し部の幅は１２０μｍ、外層の厚みは８０μｍであり、図１１（１）〜（８）の積層周期を１４回繰り返し、積層セラミックコンデンサの狙い寸法を１．６０ｍｍ×０．８０ｍｍ×０．５０ｍｍとした。
【０１０７】
比較例に係る積層セラミックコンデンサは、図１２に示す内部電極パターンを有するものである。図１２において、図３に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。比較例に係る積層セラミックコンデンサは、図３と比較すればわかるように、同極接続導体を備えないもので、前述した特許文献２に記載の構造に相当している。比較例では、セラミック層の厚みは２．０μｍ、内部電極の厚みは１．０μｍ、内部電極の引き出し部の幅は１２０μｍ、外層の厚みは８０μｍであり、図１２（１）〜（８）に示した積層周期を１４回繰り返し、積層セラミックコンデンサの狙い寸法を１．６０ｍｍ×０．８０ｍｍ×０．５０ｍｍとした。
【０１０８】
なお、実施例１〜３および比較例に共通して、セラミック層を構成するセラミック材料として、ＢａＴｉＯ３を主成分とするものを用い、内部電極、同極接続導体および同極接続ビア導体の導電成分としてＮｉを用いた。また、外部電極は、Ｃｕを導電成分とする下地層の上に、ＮｉめっきおよびＳｎめっきを施した構造とした。また、生のセラミック積層体の焼成条件は、還元性雰囲気中において、トップ温度を１２００℃とした。外部電極の焼き付け条件は、還元性雰囲気中において、トップ温度８５０℃とした。
【０１０９】
以上のようにして得られた実施例１〜３および比較例の各々に係る積層セラミックコンデンサについて、アジレント社製Ｃメーター４２７８Ａを用いて、隣り合う第１および第２の外部電極間で静電容量を測定した。その結果が表１に示されている。表１において、第１の外部電極が参照符号「１０−１」〜「１０−４」で示され、第２の外部電極が参照符号「１１−１」〜「１１−４」で示されている。そして、表１において、たとえば「１１−４／１０−１」と表示されているのは、第２の外部電極１１−４と第１の外部電極１０−１との間で測定した静電容量であることを示している。
【０１１０】
【表１】
2008004923.tif 000003
【０１１１】
表１からわかるように、実施例１〜３によれば、隣り合う第１および第２の外部電極のいずれの組み合わせであっても、約１μＦの静電容量が得られている。これに対して、比較例では、隣り合う第１および第２の外部電極間では、０．１０８〜０．１４６μＦの静電容量しか得られておらず、すべてを合計したときに初めて約１μＦの静電容量が得られている。
【０１１２】
このことから、実施例１〜３によれば、特定の外部電極においてはんだクラック等の不具合が生じたとしても、全体としての静電容量を確保できることがわかる。
【図面の簡単な説明】
【０１１３】
【図１】この発明の第１の実施形態による積層セラミックコンデンサ１の外観を示す斜視図である。
【図２】図１に示した積層セラミックコンデンサ１の外観を示す平面図である。
【図３】図１および図２に示した積層セラミックコンデンサ１の内部構造をいくつかの断面をもって示す平面図である。
【図４】図１に示した積層セラミックコンデンサ１の実装状態を示す斜視図である。
【図５】この発明の第２の実施形態による積層セラミックコンデンサ１ａを説明するための図３に対応する図である。
【図６】この発明の第３の実施形態による積層セラミックコンデンサ１ｂを説明するための図３に対応する図である。
【図７】この発明の第４の実施形態による積層セラミックコンデンサ１ｃを説明するための図３に対応する図である。
【図８】この発明の第５の実施形態による積層セラミックコンデンサ１ｄを説明するための図３に対応する図である。
【図９】この発明の第６の実施形態による積層セラミックコンデンサ１ｅを説明するための図３に対応する図である。
【図１０】この発明の第７の実施形態による積層セラミックコンデンサ１ｆを説明するための図３に対応する図である。
【図１１】この発明の第８の実施形態による積層セラミックコンデンサ１ｇを説明するための図３に対応する図である。
【図１２】実験例において作製した比較例としての積層セラミックコンデンサを説明するための図３に対応する図である。
【符号の説明】
【０１１４】
１，１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ，１ｇ  積層セラミックコンデンサ
２  セラミック層
３  セラミック積層体
４  第１の主面
５  第２の主面
６  第１の側面
７  第２の側面
８  第３の側面
９  第４の側面
１０  第１の外部電極
１１  第２の外部電極
１２  第１の内部電極
１３  第２の内部電極
１４，１５，１８，１９  引出し部
１６，２３，２４，２９，３０  第１の同極接続導体
１７，２５，２６，３１，３２  第２の同極接続導体
３５  第１の同極接続ビア導体
３６  第２の同極接続ビア導体
３７，３８  ギャップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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