(57)【要約】【課題】歩留まりを向上でき、信頼性を向上できる出力ドライバおよび集積回路装置を提供する。【解決手段】出力ドライバは、一端が第１極性の第１電源に接続された終端抵抗Ｒ１０４と、電流経路の一端が前記終端抵抗の他端に接続され、電流経路の他端が第２極性の第２電源に接続された電流源４１と、外付け抵抗と前記終端抵抗と同一の材料で形成された中抵抗とを有し、前記中抵抗の抵抗値に反比例する値の第１電流Ｉ１と、前記外付け抵抗の抵抗値に反比例する値の第２電流Ｉ２とを生成する電流発生回路５５を備え、前記電流源の制御端子に前記第１電流と前記第２電流とを混合したバイアス電流を供給するバイアス回路３６とを具備する。【選択図】      図４
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【特許請求の範囲】
【請求項１】
一端が第１極性の第１電源に接続された終端抵抗と、
電流経路の一端が前記終端抵抗の他端に接続され、電流経路の他端が第２極性の第２電源に接続された電流源と、
外付け抵抗と前記終端抵抗と同一の材料で形成された中抵抗とを有し、前記中抵抗の抵抗値に反比例する値の第１電流と、前記外付け抵抗の抵抗値に反比例する値の第２電流とを生成する電流発生回路を備え、前記電流源の制御端子に前記第１電流と前記第２電流とを混合したバイアス電流を供給するバイアス回路とを具備すること
を特徴とする出力ドライバ。
【請求項２】
前記バイアス回路は、前記電流発生回路の出力電流をカレントミラーして前記バイアス電流を生成するカレントミラー回路を更に備えること
を特徴とする請求項１に記載の出力ドライバ。
【請求項３】
前記バイアス回路は、前記第１電流を生成する第１電流発生回路と、前記第２電流を生成する第２電流発生回路とを備えること
を特徴とする請求項１または２に記載の出力ドライバ。
【請求項４】
前記電流発生回路は、電流経路の一端が前記第１電源に接続され電流経路の他端がノードに接続されたトランジスタと、第１入力端子に定電圧が入力され第２入力端子が前記ノードに接続され出力端子が前記トランジスタの制御端子に接続されたオペアンプとを備え、前記中抵抗および外付け抵抗の一端および他端は前記ノードと前記第２電源との間に並列接続されること
を特徴とする請求項１または２に記載の出力ドライバ。
【請求項５】
前記バイアス回路は、レジスタと、前記第１電流発生回路が生成する第１電流が入力され前記レジスタにより出力電流の比率が選択される第１バイナリ−ウェイテッド回路と、前記第２電流発生回路が生成する第２電流が入力され前記レジスタにより出力電流の比率が選択される第２バイナリ−ウェイテッド回路とを更に備えること
を特徴とする請求項３に記載の出力ドライバ。
【請求項６】
前記第１バイナリ−ウェイテッド回路は、電流経路の一端が前記第１電源に接続され制御端子が前記第１電流発生回路の出力に接続された第１導電型の第１トランジスタと、電流経路の一端が前記第１トランジスタの電流経路の他端に接続され電流経路の他端が前記カレントミラー回路の入力に接続され制御端子が前記レジスタに接続された第１導電型の第２トランジスタとを有したＮ個（Ｎは自然数）の直列トランジスタを備え、
前記直列トランジスタのサイズは、２Ｎ−１倍であること
を特徴とする請求項５に記載の出力ドライバ。
【請求項７】
ＣＰＵと、
一端が内部電源に接続された終端抵抗と、電流経路の一端が前記終端抵抗の他端に接続され、電流経路の他端が出力端子に接続された電流源と、前記終端抵抗の抵抗値に反比例する値の第１電流と、外付け抵抗が設けられ前記外付け抵抗の抵抗値に反比例する値の第２電流とを生成する電流発生回路とを有し、前記電流源の制御端子に前記第１電流と前記第２電流とを混合したバイアス電流を供給するバイアス回路とを備え、前記ＣＰＵの駆動電力を出力する出力ドライバとを具備すること
を特徴とする集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、出力ドライバ、集積回路装置に関し、例えば、オンチップ抵抗を終端抵抗として利用したオンチップ終端抵抗型ＣＭＬ差動出力ドライバ、および上記出力ドライバを備えたディスプレイ駆動装置等に適用されるものである。
【背景技術】
【０００２】
従来より、例えば、ディスプレイ駆動装置等の出力ドライバとして、差動出力ドライバ等が適用されている。この差動出力ドライバは、例えば、定電流を生成するドライバと、上記ドライバの出力電流を制御するバイアス回路等により構成されている。例えば、オンチップ終端抵抗型ＣＭＬ差動出力ドライバ等の場合には、上記ドライバおよびバイアス回路には、同じ素材（例えば、ポリシリコン等）で形成されたオンチップ終端抵抗が適用されることが多い。
【０００３】
この場合、直流（ＤＣ：direct current）的視点によるバイアス回路の出力電流であるバイアス電流の値（Ｉbias）は、下記のように、オンチップ終端抵抗のシート抵抗の値（Ｒ(MR-poly)）に反比例している。
【０００４】
Ｉbias_Ｖ ∝ １ ／ Ｒ(MR-poly)
これは、オンチップ終端抵抗の両端に現れる電圧が一定になるため、オンチップ終端抵抗のシート抵抗が上がると、バイアス電流が減少し、逆に抵抗体のシート抵抗が下がると、バイアス電流が増大することを示している。ここで、終端抵抗の抵抗値（Ｒ(MR-poly)）が、プロセス等に伴い、例えば、±１０％程度変動した場合のバイアス回路の電圧振幅について考える。この場合であっても、バイアス回路が備える抵抗も同一の素材により形成されているため、互いに変動を打ち消しあう。その結果、ＤＣ的視点では、電圧振幅は、ポリシリコン抵抗の変動によらず、常に一定になる。
【０００５】
一方、この電圧振幅を交流（ＡＣ：alternating current）的視点から観測すると、ドライバの出力端子に接続された終端抵抗の抵抗値を並列抵抗としてさらに考える必要がある。そのため、終端抵抗の抵抗値（Ｒ(MR-poly)）が、例えば、±１０％程度変動した場合のバイアス回路の電圧振幅（ＡＣ電圧振幅）は、例えば、±５％程度変動するという問題がある。
【０００６】
このＡＣ電圧振幅は、ある範囲内に規定された厳しいスペックが適用されることが一般的であるため、上記のように、抵抗の変動に伴いＡＣ電圧振幅が変動する場合は、ＡＣ振幅スペックを満たさない不良チップとして取り扱われる。そのため、このような出力ドライバでは、チップ不良率の増大に伴い歩留まりが低減し、信頼性が低下するという問題がある。
【０００７】
さらに、上記のような出力ドライバを搭載した集積回路装置であっても、その集積回路装置の全体が不良チップとなり、歩留まりが低減するため、信頼性が低下するという問題がある。
【０００８】
上記のように、従来の出力ドライバおよび集積回路装置は、チップ不良率の増大に伴い歩留まりが低減し、信頼性が低下するという問題があった。
【０００９】
本願に関連する文献公知発明としては、以下の特許文献１がある。
【特許文献１】ＵＳＰ  ６，８０６，７２８
【発明の開示】
【発明が解決しようとする課題】
【００１０】
この発明は、歩留まりを向上でき、信頼性を向上できる出力ドライバおよび集積回路装置を提供する。
【課題を解決するための手段】
【００１１】
この発明の一態様によれば、一端が第１極性の第１電源に接続された終端抵抗と、電流経路の一端が前記終端抵抗の他端に接続され、電流経路の他端が第２極性の第２電源に接続された電流源と、外付け抵抗と前記終端抵抗と同一の材料で形成された中抵抗とを有し、前記中抵抗の抵抗値に反比例する値の第１電流と、前記外付け抵抗の抵抗値に反比例する値の第２電流とを生成する電流発生回路を備え、前記電流源の制御端子に前記第１電流と前記第２電流とを混合したバイアス電流を供給するバイアス回路とを具備する出力ドライバを提供できる。
【００１２】
この発明の一態様によれば、ＣＰＵと、一端が内部電源に接続された終端抵抗と、電流経路の一端が前記終端抵抗の他端に接続され、電流経路の他端が出力端子に接続された電流源と、前記終端抵抗の抵抗値に反比例する値の第１電流と、外付け抵抗が設けられ前記外付け抵抗の抵抗値に反比例する値の第２電流とを生成する電流発生回路とを有し、前記電流源の制御端子に前記第１電流と前記第２電流とを混合したバイアス電流を供給するバイアス回路とを備え、前記ＣＰＵの駆動電力を出力する出力ドライバとを具備する集積回路装置を提供できる。
【発明の効果】
【００１３】
この発明によれば、歩留まりを向上でき、信頼性を向上できる出力ドライバおよび集積回路装置が得られる。
【発明を実施するための最良の形態】
【００１４】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１５】
[第１の実施形態]
まず、図１および図２を用いて、この発明の第１の実施形態に係る出力ドライバおよびこの出力ドライバを備えた集積回路装置を説明する。本例では、一例としてディスプレイ駆動装置を例に挙げて説明する。
【００１６】
図示するように、ディスプレイ１２を駆動するためのディスプレイ駆動装置１１が配置されている。ディスプレイ１２は、ディスプレイ駆動装置１１の出力信号に従い、映像を表示するように構成されている。
【００１７】
ディスプレイ駆動装置１２は、マザーボード２１上に実装されたＣＰＵ２２、ブリッジチップ１２、ハードディスクドライブ（ＨＤＤ）２４、およびグラフィックチップ２５を備えている。
【００１８】
ＣＰＵ２２は、このディスプレイ駆動装置１１全体を制御するように構成されている。ブリッジチップ２３は、ハードディスクドライブ２４またはグラフィックチップ２５からの出力信号を切り替えて、ＣＰＵ２２に出力するように構成されている。グラフィックチップ２５は、スロット２６を有し、Ｉ／Ｏ信号をディスプレイ１２に出力するように構成されている。また、グラフィックチップ２５とブリッジチップ２３との間の伝送経路Ｌ１０１、Ｌ１０２のブリッジチップ２３側の終端には、終端抵抗Ｒ１０６、Ｒ１０７が設けられている。
【００１９】
図２に示すように、グラフィックチップ２５は、グラフィックコア（Graphic Core）３１、ＣＭＯＳ  Ｉ／Ｏ３２、コントローラ３３、高速シリアライザ／デシリアライザ（SerDes）チップ３４により構成されている。
【００２０】
グラフィックコア３１は、マトリクス状に配置された複数のマイクロレンズ（図示せず）を備え、マイクロレンズからのグラフィック信号をＣＭＯＳ  Ｉ／Ｏ３２に出力するように構成されている。
【００２１】
ＣＭＯＳＩ／Ｏ３２は、ＣＭＯＳ回路を備え、グラフィック信号をＩ／Ｏ信号に変換し、ディスプレイ１２に出力するように構成されている。
【００２２】
コントローラ３３は、このグラフィックチップ２５全体を制御するように構成されている。
【００２３】
高速シリアライザ／デシリアライザ（SerDes）チップ３４は、出力ドライバ３９およびレシーバ３７を備えている。
【００２４】
レシーバ３７は、ブリッジチップ２３からの入力信号を受信するように構成されている。
【００２５】
出力ドライバ３９は、ドライバ３５およびバイアス回路３６を備えている。ドライバ３５は、所定の駆動電力を出力するように構成されている。バイアス回路３６は、ドライバ３５の出力を制御するバイアス信号（バイアス電流Ｉbias）をドライバ３５に出力するように構成されている。
【００２６】
次に、図３を用いて、ドライバ３５について詳細に説明する。本例では、ドライバ３５として、物理層(PHY)のトランスミッタ(TX)出力ドライバであるオンチップ終端抵抗を有したＣＭＬ差動アンプを一例に挙げて説明する。
【００２７】
図示するように、ドライバ３５は、終端抵抗Ｒ１０４、Ｒ１０５、ＮＭＯＳトランジスタＮ１０１、Ｎ１０２、電流源４１を備えている。
【００２８】
終端抵抗Ｒ１０４、Ｒ１０５の一端は、内部電源Ｖtermに接続され、他端は正または補の出力ピンＴＸ_Ｐ、ＴＸ_Ｎにそれぞれ接続されている。終端抵抗Ｒ１０４、Ｒ１０５は、オンチップ終端抵抗であり、例えば、中抵抗ポリシリコン等に形成され、数百オーム／ｍ程度の抵抗率を持つ抵抗体で形成されている。
【００２９】
ＮＭＯＳトランジスタＮ１０１、Ｎ１０２のソースは電流源４１の入力に接続され、ドレインは出力ピンＴＸ_Ｐ、ＴＸ_Ｎにそれぞれ接続され、ゲートは正または補の切り替えスイッチmain_n、main_pにそれぞれ接続されている。
【００３０】
電流源４１は、バイアス電流Ｉbiasによりその出力値が制御された定電流Ｉsを出力するように構成されている。本例では、ソースが接地され、ドレインにトランジスタＮ１０１、Ｎ１０２の出力が接続され、ゲートにバイアス電流Ｉbiasが入力されるＮＭＯＳトランジスタＮ１０３により構成されている。bias端子より、バイアス回路の出力電流（Ｉbias）が供給される。
【００３１】
また、出力ピンＴＸ_Ｐ、ＴＸ_Ｎとブリッジチップ２３は、ＡＣ結合容量Ｃ１０１、Ｃ１０２を有する伝送線路Ｌ１０１、Ｌ１０２により電気的に接続されている。また、一端が伝送線路Ｌ１０１、Ｌ１０２に接続され、他端が接地された終端抵抗Ｒ１０６、Ｒ１０７を有している。終端抵抗Ｒ１０６、Ｒ１０７は、例えば、数百オーム／ｍ程度の抵抗率を持つ中抵抗ポリシリコン抵抗等により形成されている。
【００３２】
次に、図４を用いて、バイアス回路３６について詳細に説明する。図示するように、バイアス回路３６は、電流発生回路５５およびカレントミラー回路５７を備えている。
【００３３】
バイアス回路５５は、終端抵抗Ｒ１０４、Ｒ１０５の抵抗値に反比例する値の電流（第１電流）Ｉ１と、外付け抵抗Ｒ４０４の抵抗値に反比例する値の電流（第２電流）Ｉ２とを発生するように構成されている。
【００３４】
カレントミラー回路５７は、上記電流Ｉ１、Ｉ２を混合した値の出力電流をカレントミラーして、バイアス電流Ｉbiasとして電流源４１の制御端子に供給するように構成されている。
【００３５】
本例では、電流発生回路５５は、バンドギャップリファレンス（Band-gap Reference）回路２０１、オペアンプ２０２、ＰＭＯＳトランジスタＰ２０３、中抵抗ポリシリコン抵抗Ｒ４０７、外付け抵抗Ｒ４０４を備えている。
【００３６】
バンドギャップリファレンス回路２０１は、電源電圧、温度、プロセス等によらず常に一定な参照電圧（例えば、１Ｖ）をオペアンプ２０２の−入力端子に発生するように構成されている。
【００３７】
オペアンプ２０２は、＋入力端子と−端子入力とを等しくするようにＰＭＯＳトランジスタＰ２０３，Ｐ２０５のゲート電位を制御する。そのため、ノードＶＦＢの電位は、バンドギャップリファレンス回路２０１の出力電圧と等しい電圧値（例えば、１Ｖ）となる。
【００３８】
ＰＭＯＳトランジスタＰ２０３のソースは内部電源Ｖtermに接続され、ドレインはノードＶＦＢに接続され、ゲートはオペアンプ２０２の出力に接続されている。
【００３９】
中抵抗ポリシリコン抵抗Ｒ４０７の一端はノードＶＦＢに接続され、他端は接地されている。例えば、中抵抗ポリシリコン抵抗Ｒ４０７の抵抗値は、１０ＫΩ程度である。
【００４０】
外付け抵抗Ｒ４０４の一端はノードＶＦＢに接続され、他端は接地されている。例えば、外付け抵抗Ｒ４０４の抵抗値は、２０ＫΩ程度である。
【００４１】
カレントミラー回路５７は、ＰＭＯＳトランジスタＰ２０５およびＮＭＯＳトランジスタＮ２０６を備えている。トランジスタＰ２０５のソースは内部電源Ｖtermに接続され、ドレインはトランジスタＮ２０５のドレインに接続され、ゲートはオペアンプ２０２の出力に接続されている。トランジスタＮ２０６のドレインおよびゲートはダイオード接続されてbias端子に接続され、ソースは接地されている。
【００４２】
＜バイアス動作＞
次に、この実施形態に係るバイアス回路３６のバイアス動作について説明する。ここで、この例では、伝送線路Ｌ１０１、Ｌ１０２の特性インピーダンスを５０Ω（ohm）、終端抵抗Ｒ１０４、Ｒ１０５の抵抗値を５０Ωとする。但し、中抵抗ポリシリコンはプロセス変動等により、±１０％程度変動するため、終端抵抗Ｒ１０４、Ｒ１０５の抵抗値は５０Ωの±１０％程度、つまり４５〜５５Ω程度の範囲で変動するとする。
【００４３】
この例は、上記のように、ノードＶＦＢと接地電源との間に、外付け抵抗Ｒ４０４および中抵抗ポリシリコン抵抗Ｒ４０７が、並列接続されている。この際、オペアンプ２０２は、ノードＶＦＢの電圧が、１ＶとなるようにトランジスタＰ２０３のゲート電位を調整する。そのため、抵抗Ｒ４０４、Ｒ４０７の抵抗値をそれぞれＲ４０４、Ｒ４０７とすれば、トランジスタＰ２０３の電流経路に流れる電流Ｉ(Ｐ２０３)は、以下のように表される。
【００４４】
Ｉ(Ｐ２０３) = 1.0Ｖ ／ (Ｒ４０４ ／／ Ｒ４０７)
電流Ｉ(Ｐ２０３)は、トランジスタＮ２０６の電流経路にカレントミラーされる。そのため、トランジスタＮ２０６の電流経路に流れる電流Ｉ(Ｎ２０６)も上記電流に等しくなる。したがって、トランジスタＮ２０６の電流経路に流れる電流Ｉ(Ｎ２０６)は、以下のように示される。
【００４５】
Ｉ(Ｎ２０６) = 1.0Ｖ ／ (Ｒ４０４ ／／ Ｒ４０７)
さらに、この式を展開すると、以下のようになる。
【００４６】
Ｉ(Ｎ２０６) = 1／Ｒ４０４ + 1／Ｒ４０７
= Ｉ１ + Ｉ２
このように、トランジスタＮ２０６の電流経路に流れる電流Ｉ(Ｎ２０６)は、「外付け抵抗Ｒ４０４の抵抗値に反比例する値の電流Ｉ１と、中抵抗ポリシリコン抵抗（終端抵抗）Ｒ４０７の抵抗値に反比例する値の電流Ｉ２との混合（ミックス）で表わせられることが分かる。
【００４７】
さらに、本例では、ドライバ３５のトランジスタＮ１０３のゲート幅Ｗ／ゲート長Ｌの大きさは、バイアス回路３６のトランジスタＮ２０６のゲート幅Ｗ／ゲート長Ｌの大きさの１００倍となるように形成されている。そのため、定電流Ｉｓの電流値は、形式的には、電流Ｉ(Ｎ２０６)の１００倍の電流値である。そのため、定電流Ｉｓの電流値は、以下のように表される。
【００４８】
Ｉｓ = (1／Ｒ４０４ + 1／Ｒ４０７) × １００
結果、出力端子ＯＰ_Ｐにおける交流（ＡＣ：alternating current）電圧（ single-end）振幅Ｖswing(OP_P, AC)は、以下のように表される。
【００４９】
Ｖswing(OP_P, AC) = Ｉ(N103) × (R104 // R106) 
= (1/R404 + 1/R407) × 100 × (R104 // R106)
= (1/R404 + 1/R407) × 100 × R104×R106 / (R104+R106)
= (1/(20K×α)) + 1/20K)×100×50×50×α/(50＋50×α)
= (1＋α)/20K×100×50×50×α/(50×(1+α))
= 0.25V
ここで、αは、ポリシリコン抵抗の抵抗値の変動係数とする。例えば、α=1.1ならポリシリコン抵抗の抵抗値は＋１０％増大し、α=0.9ならポリシリコン抵抗の抵抗値は−１０％減少したことを示す。
【００５０】
このように、出力端子ＯＰ_ＰにおけるＡＣ電圧振幅Ｖswing(OP_P, AC)は、変動係数αが打ち消されている。そのため、図５に示すように、ＡＣ電圧振幅Ｖswing(OP_P, AC)は、中抵抗ポリシリコン抵抗の変動(α)によらず、常に一定とすることができる。
【００５１】
この実施形態に係る出力ドライバおよびその出力ドライバを備えた集積回路装置によれば、下記（１）および（２）の効果が得られる。
【００５２】
（１）歩留まりを向上でき、信頼性を向上できる。
【００５３】
上記のように、本例に係る出力ドライバ３９は、駆動電力を出力するドライバ３５、および駆動電力の出力を制御するバイアス回路３６を備えている。
【００５４】
バイアス回路３６は、終端抵抗Ｒ１０４、Ｒ１０５の抵抗値に反比例する値の電流（第１電流）Ｉ１と、外付け抵抗Ｒ４０４の抵抗値に反比例する値の電流（第２電流）Ｉ２とを発生するように構成された電流発生回路５５を備えている。
【００５５】
そのため、バイアス動作の際に、トランジスタＮ２０６の電流経路に流れる電流Ｉ(Ｎ２０６)は、以下のように示される。
【００５６】
Ｉ(Ｎ２０６) = 1.0Ｖ ／ (Ｒ４０４ ／／ Ｒ４０７)
= 1／Ｒ４０４ + 1／Ｒ４０７
= Ｉ１ + Ｉ２
結果、出力端子ＯＰ_ＰにおけるＡＣ電圧振幅Ｖswing(OP_P, AC)は、以下のように表される。
【００５７】
Ｖswing(OP_P, AC) = Ｉ(Ｎ103) × (Ｒ104 // Ｒ106) 
= 0.25V
このように、出力端子ＯＰ_ＰにおけるＡＣ電圧振幅Ｖswing(OP_P, AC)を、変動係数αを打ち消して表わすことができる。そのため、図５に示すように、ＡＣ電圧振幅Ｖswing(OP_P, AC)は、中抵抗ポリシリコン抵抗の変動(α)によらず、常に一定とすることができる。
【００５８】
これは、後述する比較例１において説明するように、例えば、ノードＶＦＢに中抵抗ポリシリコン抵抗のみを設けた場合には、バイアス電流のＡＣ電圧振幅は、ポリシリコン抵抗のシート抵抗の変動αに反比例する。一方、後述する比較例２に示すように、例えば、ノードＶＦＢに外付け抵抗のみを設けた場合には、バイアス電流のＡＣ電圧振幅は、ポリシリコン抵抗の変動αに比例する。
【００５９】
そのため、ノードＶＦＢと接地電源との間に、外付け抵抗Ｒ４０４および中抵抗ポリシリコン抵抗Ｒ４０７を並列に接続することにより、ノードＶＦＢにそれぞれの抵抗Ｒ４０４、Ｒ４０７の電圧降下に起因する電流Ｉ１、Ｉ２を発生させ、これらの電流Ｉ１、Ｉ２を混合することで変動αを互いに打ち消すことができる。従って、バイアス電流のＡＣ電圧振幅は、変動αにかかわらず、一定とすることができる。
【００６０】
このように、本例に係る出力ドライバ３９は、製造プロセスにより終端抵抗Ｒ１０４、Ｒ１０５の抵抗値が変動した場合であっても、ＡＣ電圧振幅を一定とすることができる。そのため、厳しいＡＣスペックが適用された場合であっても、本例に係る出力ドライバ３９を備えたSerDesチップ３４等は、不良チップとして取り扱われることがない。例えば、本例の場合、±５％以下のＡＣスペックが適用された場合であっても不良チップとして扱われることがない。このように、歩留まりを向上でき、信頼性をすることができる。
【００６１】
さらに、本例に係る出力ドライバ３９を搭載したディスプレイ駆動装置（集積回路装置）１１におけるブリッジチップ２３は、終端抵抗Ｒ１０６、Ｒ１０７の製造プロセスによらず一定のＡＣ電圧振幅を得ることができる。そのため、本例に係る出力ドライバ３９を搭載したディスプレイ駆動装置（集積回路装置）１１は、同様に歩留まりを向上でき、信頼性をすることができる。
【００６２】
（２）製造コストの低減に対して有利である。
【００６３】
本例に係る電流発生回路５５が備える外付け抵抗Ｒ４０４、および中抵抗Ｒ４０７は、ノードＶＦＢにその一端が共通に接続されている。そのため、電流Ｉ１、Ｉ２を発生させるためのその他のバンドギャップリファレンス回路２０１、オペアンプ２０２、ＰＭＯＳトランジスタＰ２０３を共通化することができる。
【００６４】
そのため、製造工程を簡易化できる点で、製造コストの低減に対して有利である。
【００６５】
［第２の実施形態（抵抗分圧回路を適用した一例）］
次に、第２の実施形態に係る出力ドライバおよび集積回路装置について、図６を用いて説明する。この実施形態は、オペアンプ２０２のリファレンス端子に印加する参照電位を抵抗分圧回路により発生させる一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００６６】
図示するように、本例に係るバイアス回路は、電流発生回路５５が抵抗分圧回路４３を備えている点で上記第１の実施形態と相違している。上記第１の実施形態では、オペアンプ２０２の−端子（リファレンス端子）に印加する参照電位は、バンドギャップリファレンス回路２０１により生成する場合を一例として示した。
【００６７】
しかし、本例のように、参照電位を発生する回路は、バンドギャップリファレンス回路２０１に限らず、抵抗分圧回路４３であっても同様に生成することが可能である。
【００６８】
抵抗分圧回路４３は、抵抗Ｒ４５−１、４５−２により構成されている。抵抗Ｒ４５−１の一端は内部電源Ｖtermに接続され、他端はオペアンプ２０２のリファレンス端子に接続されている。抵抗素子Ｒ４５−２の一端はリファレンス端子に接続され、他端は接地されている。
【００６９】
尚、本例では、抵抗分圧回路４３を２つの抵抗素子Ｒ４５−１、Ｒ４５−２により構成される場合を一例として示した。しかし、抵抗分圧回路４３は、リファレンス端子に所定の参照電位を印加することができる限り、さらに複数の抵抗素子で構成される場合等であっても良い。
【００７０】
上記のように、この実施形態に係る出力ドライバによれば、上記（１）および（２）と同様の効果が得られる。さらに、必要に応じて、本例のような抵抗分圧回路４３を適応することが可能である。
【００７１】
［第３の実施形態（電流発生回路のその他の一例）］
次に、第３の実施形態に係る出力ドライバおよび集積回路装置について、図７を用いて説明する。この実施形態は、電流発生回路のその他の一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００７２】
図示するように、本例に係るバイアス回路３６は、電流発生回路（第１、第２電流発生回路）５５−１、５５−２を備え、カレントミラー回路５７が上記電流発生回路５５−１、５５−２のそれぞれに対応したＰＭＯＳトランジスタＰ５０８、Ｐ５０９を備えている点で上記第１の実施形態と相違している。
【００７３】
電流発生回路５５−１は、オペアンプ５０５、ＰＭＯＳトランジスタＰ５０６、中抵抗ポリシリコン抵抗Ｒ４０７を備えている。
【００７４】
オペアンプ５０５の−入力端子にはバンドギャップリファレンス回路２０１から参照電圧（本例では、１Ｖ）が供給され、＋入力端子はノードＶＦＢ１に接続され、出力はＰＭＯＳトランジスタＰ５０６のゲートに接続されている。ＰＭＯＳトランジスタＰ５０６のソースは内部電源Ｖtermに接続され、ドレインはノードＶＦＢ１に接続されている。中抵抗ポリシリコン抵抗Ｒ４０７の一端はノードＶＦＢ１に接続され、他端は接地されている。
【００７５】
電流発生回路５５−２は、オペアンプ５０２、ＰＭＯＳトランジスタＰ５０３、外付け抵抗Ｒ４０４を備えている。
【００７６】
オペアンプ５０２の−入力端子にはバンドギャップリファレンス回路２０１から参照電圧が供給され、＋入力端子はノードＶＦＢ２に接続され、出力はＰＭＯＳトランジスタＰ５０３のゲートに接続されている。ＰＭＯＳトランジスタＰ５０３のソースは内部電源Ｖtermに接続され、ドレインはノードＶＦＢ２に接続されている。外付け抵抗Ｒ４０４の一端はノードＶＦＢ２に接続され、他端は接地されている。
【００７７】
カレントミラー回路５７は、ＰＭＯＳトランジスタＰ５０８、Ｐ５０９を備えている。ＰＭＯＳトランジスタＰ５０８のゲートには電流発生回路５５−２の出力が入力され、ソースは内部電源Ｖtermが接続され、ドレインはＮＭＯＳトランジスタＮ２０６のドレインに接続されている。ＰＭＯＳトランジスタＰ５０９のゲートには電流発生回路５５−１の出力が入力され、ソースは内部電源Ｖtermに接続され、ドレインはＮＭＯＳトランジスタＮ２０６のドレインに接続されている。
【００７８】
また、ＰＭＯＳトランジスタＰ５０３、Ｐ５０６のゲート幅をＷとすると、ＰＭＯＳトランジスタＰ５０８、Ｐ５０９のゲート幅はその半分Ｗ／２となるように形成されている。
【００７９】
＜バイアス動作＞
次に、この実施形態に係るバイアス回路３６のバイアス動作について説明する。
【００８０】
まず、オペアンプ５０２は、ノードＶＦＢ２の電圧が、本例では１ＶになるようにトランジスタＰ５０３のゲート電位を調整する。そのため、トランジスタＰ５０３の電流経路に流れる電流I(P503)は、以下のように示される。
【００８１】
I(P503) = 1.0V / R404
同様に、トランジスタＰ５０６の電流経路に流れる電流I(P506)は、以下のように示される。
【００８２】
I(P506) = 1.0V / R407
ここで、本例では、上記のように、トランジスタＰ５０３、Ｐ５０６のゲート幅は、トランジスタＰ５０８、Ｐ５０９のゲート幅の半分（Ｗ／２）となるように形成されている。そのため、トランジスタＰ５０８の電流経路にはトランジスタＰ５０３の半分の電流、トランジスタＰ５０９の電流経路にはトランジスタＰ５０６の半分の電流が流れる。
【００８３】
続いて、トランジスタＮ２０６の電流経路には、上記トランジスタＰ５０８、Ｐ５０９に流れる電流の混合（Ｉ１＋Ｉ２）が流れる。そのため、トランジスタＮ２０６の電流経路に流れる電流I(N206)下のように示される。
【００８４】
I(N206) = I(P508) ＋ I(P509)
= I(P503)/2 ＋I(P506)/2
= 0.5/R404 + 0.5/R407
= 0.5×(1/R404＋ 1/R407)
このように、トランジスタＮ２０６の電流経路に流れる電流は、「抵抗Ｒ４０４の抵抗値に反比例する電流（Ｉ２）」と「中抵抗ポリシリコン抵抗Ｒ４０７の抵抗値に反比例する電流（Ｉ１）」の混合（Ｉ１＋Ｉ２：和またはミックス）になっていることがわかる。
【００８５】
続いて、ドライバ３５のトランジスタＮ１０３の電流経路には、上記電流I(206)の１００倍の電流が流れる。そのため、トランジスタＮ１０３の電流経路に流れる電流（定電流Ｉs）は、以下のように示される。
【００８６】
I(N103) = 0.5×(1/R507 + 1/R504)×100
続いて、出力端子OP_PにおけるＡＣ電圧振幅Ｖswing(OP_P, AC)は、以下のように示される。
【００８７】
Ｖswing(OP_P, AC) = I(N103) × (R104 // R106) 
= 0.5×(1/R407 + 1/R404)×100 × (R104 // R106)
= 0.5×(1/R407 + 1/R404) × 100 × R104×R106 / (R104+R106)
= 0.5×(1/(10K×α))+1/10K)×100×50×50×α/(50＋50×α)
= 0.5×(1＋α)/10K×100×50×50×α/(50×(1+α))
= 0.25V
ここで、αは、ポリシリコン抵抗の抵抗値の変動係数とする。例えば、α=1.1ならポリシリコン抵抗の抵抗値は＋１０％増大し、α=0.9ならポリシリコン抵抗の抵抗値は−１０％減少することを示している。
【００８８】
このように、出力端子ＯＰ_ＰにおけるＡＣ電圧振幅Ｖswing(OP_P, AC)は、変動係数αを打ち消している。そのため、上記図５と同様に、ＡＣ電圧振幅Ｖswing(OP_P, AC)は、中抵抗ポリシリコン抵抗の変動αによらず、常に一定とすることができる。
【００８９】
上記のように、この実施形態に係る出力ドライバによれば、上記（１）および（２）と同様の効果が得られる。さらに、必要に応じて、本例のような構成とすることが可能である。
【００９０】
［第４の実施形態（バイアス電流の混合比を選択できる電流発生回路の一例）］
次に、第４の実施形態に係る出力ドライバおよび集積回路装置について、図８および図９を用いて説明する。この実施形態は、バイアス電流の混合比を選択できる電流発生回路の一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
【００９１】
上記第１乃至第３の実施形態では、「外付け抵抗の抵抗値に反比例する電流（Ｉ２）」と「中抵抗ポリシリコン抵抗の抵抗値に反比例する電流（Ｉ１）」を1:1で混合して、出力端子の電圧振幅のポリシリコン抵抗依存性を完全に打ち消す場合について説明した。しかし、例えば、製造ばらつき等に起因し、「外付け抵抗の抵抗値に反比例する電流」と「中抵抗ポリシリコン抵抗の抵抗値に反比例する電流」を1:1で混合しても出力端子における電圧振幅のポリシリコン抵抗依存性が若干残る場合も起こり得る。そのような場合には両電流成分の混合比（ブレンド比）を微妙に変化させて依存性を消す必要が生じる。本例は、両電流成分の混合比（ブレンド比）を選択できる電流発生回路の一例である。
【００９２】
図示するように、電流発生回路５５−１、５５−２の出力に接続されたバイナリ−ウェイテッド（Binary-weighted）回路６０−１、６０−２と、このバイナリ−ウェイテッド回路６０−１、６０−２の出力電流の比率を選択するレジスタ６２が設けられている点で上記第１の実施形態と相違している。
【００９３】
バイナリ−ウェイテッド回路６０−１は、ソースが内部電源Ｖtermに接続され、ゲートが電流発生回路５５−１に接続されたＰＭＯＳトランジスタＰ１１−１〜Ｐ１５−１、およびソースがＰＭＯＳトランジスタＰ１１−１〜Ｐ１５−１のドレインにそれぞれ接続され、ゲートがレジスタ６２に接続され、ドレインがbias端子に接続されたＰＭＯＳトランジスタＰ２１−１〜Ｐ２５−１を備えている。
【００９４】
さらに、上記５つの直列ＰＭＯＳトランジスタＰ１１−１〜Ｐ１５−１は、Ｐ１１−１のゲート幅を基準サイズとして×Ｗ１（x1倍）とすると、そのゲート幅のサイズが、順次×Ｗ２（x2倍）,×Ｗ４（x4倍）,×Ｗ８（x8倍）,×Ｗ１６（x16倍）となるように形成されている。
【００９５】
同様に、上記５つの直列ＰＭＯＳトランジスタＰ２１−１〜Ｐ２５−１は、Ｐ２１−１のゲート幅を基準サイズとして×Ｗ１（x1倍）とすると、そのゲート幅のサイズが、順次×Ｗ２（x2倍）,×Ｗ４（x4倍）,×Ｗ８（x8倍）,×Ｗ１６（x16倍）となるように形成されている。このように、Ｎ個（Ｎ＝１，２，…，：Ｎは自然数）の直列トランジスタＰ１１−１〜Ｐ１Ｎ−１、Ｐ２１−１〜Ｐ２Ｎ−１を備える場合には、前記直列トランジスタのゲート幅のサイズは、２Ｎ−１倍に形成されている。
【００９６】
バイナリ−ウェイテッド回路６０−２は、ソースが内部電源Ｖtermに接続され、ゲートが電流発生回路５５−２に接続されたＰＭＯＳトランジスタＰ１１−２〜Ｐ１５−２、およびソースがＰＭＯＳトランジスタＰ１１−２〜Ｐ１５−２のドレインにそれぞれ接続され、ゲートがレジスタ６２に接続され、ドレインがbias端子に接続されたＰＭＯＳトランジスタＰ２１−２〜Ｐ２５−２を備えている。
【００９７】
上記と同様に、５つの直列ＰＭＯＳトランジスタＰ１１−２〜Ｐ１５−２は、Ｐ１１−２のゲート幅を基準サイズとして×Ｗ１（x1倍）とすると、そのサイズが順次×Ｗ２（x2倍）,×Ｗ４（x4倍）,×Ｗ８（x8倍）,×Ｗ１６（x16倍）となるように形成されている。上記５つの直列ＰＭＯＳトランジスタＰ２１−２〜Ｐ２５−２は、Ｐ２１−２のゲート幅を基準サイズ×Ｗ１（x1倍）とすると、そのサイズが順次 ×Ｗ２（x2倍）,×Ｗ４（x4倍）,×Ｗ８（x8倍）,×Ｗ１６（x16倍）となるように形成されている。このように、Ｍ個（Ｍ＝１，２，…，：Ｍは自然数）の直列トランジスタＰ１１−２〜Ｐ１Ｍ−２、Ｐ２１−２〜Ｐ２Ｎ−２を備える場合には、前記直列トランジスタのサイズは、２Ｍ−１倍に形成されている。
【００９８】
さらに、ＰＭＯＳトランジスタＰ６０３、Ｐ６０６のゲート幅は、上記Ｐ１１−１のゲート幅を基準サイズとして×Ｗ１（x1倍）とすると、×Ｗ１６（x16倍）となるように形成されている。
【００９９】
レジスタ６２は、本例の場合１０ビット（bit）であり、選択信号Ｓ１により、ゲート線＜０＞〜＜９＞のオン/オフを決定するように構成されている。
【０１００】
＜バイアス動作＞
次に、この実施形態に係るバイアス回路３６のバイアス動作について説明する。
【０１０１】
まず、オペアンプ５０２は、ノードＶＦＢ１の電圧が１Ｖになるように、トランジスタＰ６０３のゲート電位を調整する。そのため、トランジスタＰ６０３の電流経路に流れる電流Ｉ(P603)は、以下のように示される。
【０１０２】
Ｉ(P603) = 1.0V / R407
同様に、トランジスタＰ６０３の電流経路に流れる電流Ｉ(P606)は、以下のように示される。
【０１０３】
Ｉ(P606) = 1.0V / R404
さらに、本例では、電流発生回路５５−１、５５−２の出力電流Ｉ(P603)、Ｉ(P606)は、それぞれバイナリ−ウェイテッド回路６０−１、６０−２に入力される。
【０１０４】
この際、レジスタ６２は、入力された選択信号Ｓ１により、ゲート線＜０＞〜＜９＞のオン/オフを決定し、トランジスタＰ２１−１〜Ｐ２５−１、Ｐ２１−２〜Ｐ２５−２を選択する。
【０１０５】
ここで、上記のように、バイナリ−ウェイテッド回路６０−１、６０−２中のＰＭＯＳトランジスタＰ１５−１、Ｐ２５−１等の電流経路は、内部電源Ｖtermとbias端子との間で、直列接続されている。そのため、ＰＭＯＳトランジスタＰ１５−１、Ｐ２５−１のゲート幅は、1/2ゲート幅のＰＭＯＳトランジスタと実効的に等価となる。
【０１０６】
そのため、例えば、ＰＭＯＳトランジスタＰ１５−１、Ｐ２５−１のゲート幅は、×１６Ｗ（x16倍）であるが、実効的にゲート幅が×８Ｗ（x8倍）の１個のＰＭＯＳトランジスタとして振る舞う。そのため、例えば、全てのＰＭＯＳトランジスタＰ１１−１等がオンの場合、以下のようなゲート幅を持つＰＭＯＳトランジスタと実効的に等価となる。
【０１０７】
ゲート幅 ＝ x8W + x4W + x2W + x1W + x0.5W = x15.5W
一方、例えば、全てのＰＭＯＳトランジスタＰ１１−１等がオフになる場合、ゲート幅は、０倍となる。つまり、本例の場合、レジスタ６２によって×０．５Ｗ刻みでゲート幅を調整し、その範囲は、０〜×１５．５Ｗということになる。
【０１０８】
ここで、ＰＭＯＳトランジスタＰ６０３のゲート幅が×１６Ｗであるため、トランジスタＰ６０３のゲート幅と、バイナリ−ウェイテッド回路６０−１のゲート幅の比は、以下のように示される。
【０１０９】
P603のゲート幅 : バイナリ−ウェイテッド回路60-1 ＝ x16W : 0 〜 x15.5W
例えば、上記図７に示した第３の実施形態の場合は、以下のようになる。
【０１１０】
P503のゲート幅 : P508のゲート幅 = x1W : x1/2W = 1 : 1/2
このように、本例の場合は、図７に示すバイアス回路の比（1 : 1/2）をほぼ中心として、上下に比をかえることができることになる。そのため、トランジスタＰ１５−１、Ｐ２５−１がオンで、その他のトランジスタがオフの状態が、図７に示す回路と等価になる。
【０１１１】
例えば、バイナリ−ウェイテッド回路６０−１のうち、ＰＭＯＳトランジスタＰ２５−１、Ｐ１５−１のみオンであってその他のトランジスタはオフ、バイナリ−ウェイテッド回路６０−２のうち、ＰＭＯＳトランジスタＰ２５−２、Ｐ１５−２だけオンであってその他のトランジスタはオフの場合を考える。
【０１１２】
この場合、バイナリ−ウェイテッド回路６０−１の等価のゲート幅は、16W / 2 = 8W, バイナリ−ウェイテッド回路６０−２の等価のゲート幅も16W / 2 = 8Wとなる。そのため、電流Ｉ１、Ｉ２は、以下のように示される。
【０１１３】
電流I1 = 1 / R407
電流I2 = 1 / R404
そのため、バイアス電流Ｉbiasは、以下のように示される。
【０１１４】
Ibias = I1 x (P603とバイナリーウェイティッド回路60-1の等価Wの比) + I2 x (P606とバイナリーウェイティッド回路60-2の等価Wの比)
= I1 x 1/2 + I2 x 1/2
= 1/R407 x 1/2 + 1/R404 x 1/2
その結果、バイアス電流Ｉbiasは、抵抗Ｒ４０７に反比例する電流Ｉ１と、抵抗Ｒ４０４に反比例する電流Ｉ２とを、1/2 : 1/2 = 1 : 1の比で混合（ブレンド）することができる。
【０１１５】
このように、トランジスタＰ２１−１〜Ｐ２５−１、Ｐ２１−２〜Ｐ２５−２の組み合わせをレジスタ６２により選択することにより、「外付け抵抗Ｒ４０４の抵抗値に反比例する電流」成分と「中抵抗ポリシリコン抵抗Ｒ４０７の抵抗値に反比例する電流」成分を任意の混合比（ブレンド比）で選択することができる。
【０１１６】
上記のように、この実施形態に係る出力ドライバによれば、上記（１）および（２）と同様の効果が得られる。
【０１１７】
さらに、本例に係るバイアス回路は、電流発生回路５５−１、５５−２の出力にその入力が接続されたバイナリ−ウェイテッド回路６０−１、６０−２、およびこれらを構成するトランジスタを選択するレジスタ６２を備えている。このレジスタ６２は、バイアス動作の際に、入力された選択信号Ｓ１により、ゲート線＜０＞〜＜９＞のオン/オフを決定し、バイナリ−ウェイテッド回路６０−１、６０−２のトランジスタＰ２１−１〜Ｐ２５−１、Ｐ２１−２〜Ｐ２５−２を選択することができる。
【０１１８】
そのため、バイアス電流Ibiasを構成する電流Ｉ１および電流Ｉ２の混合比を必要に応じて選択することができ、さらに歩留まりを向上できる点で有利である。
【０１１９】
このように、本例は、バイアス電流Ibiasを構成する電流Ｉ１および電流Ｉ２の混合比を必要に応じて選択することができるため、例えば、製造ばらつき等に起因し、電流Ｉ１および電流Ｉ２を1:1で混合しても出力端子における電圧振幅のポリシリコン抵抗依存性が若干残る場合等により有効である。
【０１２０】
［比較例１］
次に、上記第１乃至第４の実施形態に係る出力ドライバおよび集積回路装置と比較して説明するために、比較例１に係る出力ドライバについて、図１０および図１１を用いて説明する。
【０１２１】
図示するように、この比較例１に係るバイアス回路は、一端がノードＶＦＢに接続され、他端が接地された中抵抗Ｒ２０４のみ設けられ、外付け抵抗が設けられていない点で上記第１の実施形態と相違している。
【０１２２】
そのため、この比較例に係るバイアス電流Ibiasは、「オンチップ終端抵抗Ｒ１０４、Ｒ１０５を形成する抵抗体と同じ素材（例えば、ポリシリコン等）で形成されたレプリカ抵抗体に電流を流し、そのレプリカ抵抗体の両端に現れる電圧が一定になるような電流」である。
【０１２３】
この場合には、抵抗体(MR-poly)Ｒ２０４の両端に現れる電圧が一定になるため、抵抗体Ｒ２０４のシート抵抗が上がると、バイアス電流Ｉbiasが減少する。一方、逆に抵抗体Ｒ２０４のシート抵抗が下がると、バイアス電流Ｉbiasが増大する。つまり、バイアス電流Ｉbiasは、以下に示すように、抵抗体Ｒ２０４のシート抵抗に反比例する特性を有する。
【０１２４】
Ｉbias_V ∝ 1 / Ｒ２０４
さらに、中抵抗ポリシリコン抵抗Ｒ２０４、オンチップ終端抵抗Ｒ１０４、Ｒ１０５同じ材質（中抵抗ポリシリコン）で形成されている。この比較例では、例えば、中抵抗ポリシリコンＲ２０４は、0.1mA電流を流したときに両端に1Vの電圧を生じさせる場合を考えるため、10Kオームの抵抗値になるよう設計されている。この中抵抗ポリシリコン抵抗Ｒ２０４は、終端抵抗Ｒ１０４、Ｒ１０５と同様、プロセス変動のため+/-１０％程度変動するので、10Kオーム+/-10%, つまり、9K〜11Kオームの範囲で変動することになる。同一チップ上に形成されている場合、中抵抗ポリシリコン抵抗の抵抗値の変動方向、割合は同一なので、中抵抗ポリシリコン抵抗Ｒ２０４の変動の方向、変動割合は、終端抵抗Ｒ１０４、Ｒ１０５と同一である。
【０１２５】
オペアンプ２０２は＋入力端子と−端子入力を等しくするようにトランジスタＰ２０３のゲート電位を制御するので、ノードＶＦＢ電位はバンドギャップリファレンス回路２０１の出力電圧1Vと等しく1Vになる。その場合、トランジスタＰ２０３には0.1mAの電流が流れることになる。
【０１２６】
トランジスタＰ２０３、Ｐ２０５を同一のサイズに形成すると、トランジスタＰ２０５にも0.1mAの電流が流れる。トランジスタＮ２０６は、ゲート幅Ｗ/ゲート長Ｌ=5um/1umのサイズであるとする。ダイオード接続されているので、トランジスタＮ２０６にはトランジスタＰ２０５と同じ0.1mAの電流が流れる。そのため、bias端子には、Ｗ/Ｌ=5um/1umのトランジスタに0.1mAの電流を流すだけのゲート電圧が現れる。bias端子は、トランジスタＮ１０３のゲートに接続されている。
【０１２７】
ここで、トランジスタＮ１０３のゲート幅Ｗは、トランジスタＮ２０６のゲート幅の１００倍（１００Ｗ）になっている。そのため、トランジスタＮ１０３にはトランジスタＮ２０６の１００倍の電流、すなわち10mAの電流が流れることになる。
【０１２８】
このように、この比較例１では「ドライバ３５のオンチップ終端抵抗Ｒ１０４、Ｒ１０５を形成する抵抗体と同じ素材で形成されたレプリカ抵抗体に電流を流し、そのレプリカ抵抗体の両端に現れる電圧が一定になるようなバイアス電流Ｉbiasを生成している」。
【０１２９】
この場合には、抵抗体（中抵抗ポリシリコン抵抗）Ｒ２０４の両端に現れる電圧が一定になるため、中抵抗ポリシリコン抵抗Ｒ２０４のシート抵抗が上がると、バイアス電流Ｉbiasが減少し、逆に中抵抗ポリシリコン抵抗Ｒ２０４のシート抵抗が下がると、バイアス電流Ｉbiasが増大する。つまり、バイアス電流Ibiasはポリシリコン抵抗のシート抵抗に反比例する特性をもつ。式で表すと以下のようになる。
【０１３０】
Ｉbias_V ∝ 1 / R(中抵抗ポリシリコン抵抗)
次に、出力ピンTX_P/TX_Nに現れる信号振幅について考える。
【０１３１】
まず、ＤＣ的視点で電圧振幅について考える。まず、ポリシリコン抵抗の抵抗値が典型的（typical）で、例えば、終端抵抗Ｒ１０４、Ｒ１０５が50ohmになっている場合を考える。トランジスタＮ１０１がオフ（off）になっているとき、終端抵抗Ｒ１０４には電流が流れないので、出力ピンTX_Pの電圧は、内部電源Vtermと等しくなる。一方、トランジスタＮ１０１がオン（on）になっているとき、終端抵抗Ｒ１０４には10mAの電流が流れるので、終端抵抗Ｒ１０４の両端には50オーム×10mA=0.5Vの電圧が印加されるので、出力ピンTX_Pの電圧は、内部電源Vtermより -0.5Vになる。つまり、出力ピンTX_Pの電圧振幅は0.5Vになる。
【０１３２】
次に、ポリシリコン抵抗Ｒ２０４の抵抗値が変動し、10%上がって1.1倍の55ohmになった場合を考える。上述のように、抵抗Ｒ１０４を流れる電流は、抵抗Ｒ１０４の抵抗値が1.1倍になると、バイアス電流は1/1.1になるので、トランジスタＮ１０１がオンとなった場合、抵抗Ｒ１０４の両端に印加される電圧は55オーム×=9.0909090…mA = 0.5Vとなる。
【０１３３】
続いて、ポリシリコン抵抗Ｒ２０４の抵抗値が変動し、10%下がって0.9倍の45ohmになった場合を考える。上述のように、抵抗Ｒ２０４を流れる電流は抵抗Ｒ２０４の抵抗値が0.9倍になると、バイアス電流は1/0.9になるので、トランジスタＮが１０１がオンになった場合、抵抗Ｒ２０４の両端に現れる電圧は45オーム×=11.111111…mA = 0.5Vとなる。
【０１３４】
このように、ＤＣ的視点で考えれば、出力ピンTX_Pの振幅は、ポリシリコン抵抗Ｒ２０４の変動によらず、常に一定になることがわかる。
【０１３５】
次にＡＣ的視点で、電圧振幅について考える。この場合、出力ピンTX_P/TX_Nより先のＡＣ結合容量Ｃ１０１、Ｃ１０２、伝送経路Ｌ１０１、Ｌ１０２、および終端抵抗Ｒ１０６、Ｒ１０７を考える必要がある。そのため、出力ピンTX_P/TX_Nは、ＡＣ結合容量Ｃ１０１、Ｃ１０２を介して特性インピーダンスＺ０=50オームの伝送線路Ｌ１０１、Ｌ１０２に接続され、さらにその伝送線路は50オームの終端抵抗Ｒ１０６、Ｒ１０７を介してグラウンドに終端されている。この終端抵抗Ｒ１０６、Ｒ１０７は、例えば、受信側チップのオンチップ終端抵抗の場合もあれば、オシロスコープの入力終端抵抗等の場合もある。
【０１３６】
続いて、出力端子OP_Pに現れるＡＣ電圧振幅について考える。この場合、ＡＣ結合容量Ｃ１０１、Ｃ１０２は短絡としていると考えてよいので、トランジスタＮ１０１がオンの場合、抵抗Ｒ１０４、Ｒ１０６の並列抵抗に電流が流れる。そのため、出力端子OP_Pに現れるＡＣ電圧振幅Ｖswing(OP_P, AC)は、以下のように示される。
【０１３７】
Ｖswing(OP_P, AC) = (R104 // R106) ×N103を流れる電流
抵抗Ｒ１０４が、50オームのときには、トランジスタＮ１０３流れる電流は10mAなので、さらに以下のように示される。
【０１３８】
Ｖswing(OP_P, AC, R104=50ohm) = (R104 // R106) × N103を流れる電流
= (50 // 50) × 10mA
= (50 × 50)/(50 + 50) × 10mA
= 25 × 10mA
= 0.25V
このように、上記DCの時の半分の電圧振幅になる。
【０１３９】
続いて、ポリシリコン抵抗の変動で抵抗Ｒ２０４が、55オームになった場合を考える。この場合でも抵抗Ｒ１０６は変化しないで、50オームのままなので、AC電圧振幅Ｖswing(OP_P, AC)は、以下のように示される。
【０１４０】
Ｖswing(OP_P, AC, R104=55ohm) = (R104 // R106) × N103を流れる電流
= (55 // 50) × 9.090909…mA
= (55 × 50)/(55 + 50) × 9.090909…mA
= 26.19047… × 9.090909…mA
= 0.238095…V
このように、抵抗Ｒ２０４が50オームの時と比較して、約5%振幅が小さくなっていることがわかる。
【０１４１】
一方、逆にポリシリコン抵抗の変動で、抵抗Ｒ２０４が45オームになった場合を考える。この場合でも終端抵抗Ｒ１０６は変化しないで50オームのままなので、Ｖswing(OP_P, AC)は以下のように示される。
【０１４２】
Ｖswing(OP_P, AC, R104=45ohm) = (R104 // R106) × N103を流れる電流
= (45 // 50) × 11.11111…mA
= (45 × 50)/(45 + 50) × 11.11111…mA
= 23.68421… × 11.11111…mA
= 0.263157…V
このように、抵抗Ｒ２０４が50オームの時と比較して、約5%振幅が大きくなっていることがわかる。
【０１４３】
以上の抵抗Ｒ２０４−ＡＣ電圧振幅の関係を、図１１に示す。図示するように、抵抗Ｒ２０４の抵抗値が±１０％程度変動するに伴い、ＡＣ電圧振幅は±５％程度変動している。このＡＣ電圧振幅は、ある範囲内にはいっていなければならない厳しいスペックが適用されることが一般的であるため、この比較例のように、抵抗の変動に伴いＡＣ電圧振幅が変動する場合は、ＡＣ振幅スペックを満たさない不良チップとして取り扱われる。そのため、このような出力ドライバでは、チップ不良率の増大に伴い歩留まりが低減してしまう。
【０１４４】
［比較例２］
次に、上記第１乃至第４の実施形態に係る出力ドライバおよび集積回路装置と比較するために、比較例２に係る出力ドライバおよび集積回路装置について、図１２および図１３を用いて説明する。
【０１４５】
図示するように、この比較例に係るバイアス回路は、一端がノードＶＦＢに接続され、他端が接地された外付け抵抗Ｒ３０４のみ設けられ、中抵抗が設けられていない点で上記第１の実施形態と相違している。
【０１４６】
この外付け抵抗Ｒ３０４は、抵抗値が10Kオームと確認されているものを接続するので、常に10Kオームの抵抗値を有する。
【０１４７】
上記と同様に、オペアンプ２０２は+入力端子と-端子入力を等しくするようにトランジスタＰ２０３のゲート電位を制御するので、ノードVFBの電位は、バンドギャップリファレンス回路２０１の出力電圧1Vと等しく1Vになる。
【０１４８】
この場合、トランジスタＰ２０３、Ｐ２０５を同一のサイズに形成すると、トランジスタＰ２０５にも0.1mAの電流が流れる。トランジスタＮ２０６は、ゲート幅Ｗ/ゲート長Ｌ=5um/1umのサイズであるとする。ダイオード接続されているので、トランジスタＮ２０６にはトランジスタＰ２０５と同じ0.1mAの電流が流れる。そのため、bias端子には、Ｗ/Ｌ=5um/1umのトランジスタに0.1mAの電流を流すだけのゲート電圧が現れる。bias端子は、トランジスタＮ１０３のゲートに接続されている。
【０１４９】
ここで、トランジスタＮ１０３のゲート幅Ｗは、トランジスタＮ２０６のゲート幅の１００倍（１００Ｗ）になっている。そのため、トランジスタＮ１０３にはトランジスタＮ２０６の１００倍の電流、すなわち10mAの電流が流れることになる。
【０１５０】
つまり、この比較例のバイアス電流Ｉbiasは、「外付け抵抗Ｒ３０４に電流を流し、その外付け抵抗Ｒ３０４の両端に現れる電圧が一定になるような電流」である。
【０１５１】
この場合には、外付け抵抗Ｒ３０４の両端に現れる電圧が一定になるのだから、バイアス電流Ｉbiasは外付け抵抗Ｒ３０４の抵抗値に反比例する特性をもつ。しかし、外付け抵抗Ｒ３０４の抵抗値は（ある公差範囲内で）一定であるので、バイアス電流Ibiasは一定となる。当然、オンチップポリシリコン終端抵抗Ｒ１０４、Ｒ１０５には因らない。このように、バイアス電流Ｉbiasは以下のように示される。
【０１５２】
Ｉbias_C ∝ 1 / R(外付け抵抗) = 一定
次に、ＤＣ的視点で、出力ピンTX_P/TX_Nの電圧振幅について考える。
【０１５３】
まず、ポリシリコン終端抵抗Ｒ１０４、Ｒ１０５が50ohmになっている場合を考える。トランジスタＮ１０１がオフになっているとき、終端抵抗Ｒ１０４には電流が流れないので、出力ピンTX_Pは、内部電源Vtermと等しくなる。
【０１５４】
一方、逆にトランジスタＮ１０１がオンになっているとき、終端抵抗Ｒ１０４には10mAの電流が流れるので、終端抵抗Ｒ１０４の両端には50オーム×10mA=0.5Vの電圧が印加されるので、出力ピンTX_PにはＶterm -0.5Vが印加される。つまり、出力ピンTX_Pの電圧振幅は0.5Vになる。
【０１５５】
続いて、ポリシリコン抵抗の抵抗値が変動し、10%上がって1.1倍の55ohmになった場合を考える。バイアス電流は変化しないので、トランジスタＮ１０１がオンになった場合、終端抵抗Ｒ１０４の両端に印加される電圧は、55オーム×=10mA = 0.55Vとなる。
【０１５６】
続いて、ポリシリコン抵抗の抵抗値が変動し、10%下がって0.9倍の45ohmになった場合を考える。バイアス電流は変化しないので、トランジスタＮ１０１がオンになった場合、終端抵抗Ｒ１０４の両端に現れる電圧は45オーム×=10mA = 0.45Vとなる。つまり、ＤＣ的視点では、出力ピンTX_Pの電圧振幅は、ポリシリコン抵抗の変動と同じ変動方向、割合で変動することがわかる。
【０１５７】
次にＡＣ的視点で、電圧振幅について考える。この場合、出力ピンTX_P/TX_Nより先のAC結合容量Ｃ１０１、Ｃ１０２、伝送経路Ｌ１０１、Ｌ１０２、および終端抵抗Ｒ１０６、Ｒ１０７を考える必要がある。そのため、出力ピンTX_P/TX_Nは、AC結合容量Ｃ１０１、Ｃ１０２を介して特性インピーダンスＺ０=50オームの伝送線路Ｌ１０１、Ｌ１０２に接続され、さらにその伝送線路は50オームの終端抵抗Ｒ１０６、Ｒ１０７を介してグラウンドに終端されている。
【０１５８】
このような場合、出力端子OP_PのＡＣ電圧振幅について考える。この場合、ＡＣ結合容量Ｃ１０１、Ｃ１０２は短絡としていると考えてよいので、トランジスタＮ１０１がオンになった場合、抵抗Ｒ１０４、Ｒ１０６の並列抵抗に電流が流れる。そのため、出力端子OP_Pに現れるＡＣ電圧振幅Ｖswing(OP_P, AC)は、以下のように示される。
【０１５９】
Ｖswing(OP_P, AC) = (R104 // R106) × N103を流れる電流
終端抵抗Ｒ１０４が50オームの時には、トランジスタＮ１０３を流れる電流は10mAなので、さらに以下のように示される。
【０１６０】
Ｖswing(OP_P, AC, R104=50ohm) = (R104 // R106) × N103を流れる電流
= (50 // 50) × 10mA
= (50 × 50)/(50 + 50) × 10mA
= 25 × 10mA
= 0.25V
このように、ＤＣ的視点の半分の電圧振幅になる。
【０１６１】
続いて、ポリシリコン抵抗の変動で終端抵抗Ｒ１０４が、55オームになった場合を考える。この場合でも終端抵抗Ｒ１０６は変化しないで50オームのままなので、電圧振幅Ｖswingは、以下のように示される。
【０１６２】
Ｖswing(OP_P, AC, R104=55ohm) = (R104 // R106) × N103を流れる電流
= (55 // 50) × 10mA
= (55 × 50)/(55 + 50) × 10mA
= 26.19047… × 10mA
= 0.2619047…V
このように、終端抵抗Ｒ１０４が50オームの時と比較して、約５％程度振幅が大きくなっていることがわかる。
【０１６３】
続いて、逆にポリシリコン抵抗の変動で終端抵抗Ｒ１０４が45オームになった場合を考える。この場合でも終端抵抗Ｒ１０６は変化しないで50オームのままなので、電圧振幅Ｖswingは、以下のように示される。
【０１６４】
Ｖswing(OP_P, AC, R104=45ohm) = (R104 // R106) × N103を流れる電流
= (45 // 50) × 10mA
= (45 × 50)/(45 + 50) × 10mA
= 23.68421… × 10mA
= 0.2368421V…V
このように、終端抵抗Ｒ１０４が50オームの時と比較して、約５％振幅が小さくなっていることがわかる。
【０１６５】
以上の抵抗Ｒ１０４−ＡＣ電圧振幅の関係を、図１３に示す。図示するように、抵抗Ｒ１０４等のポリシリコン抵抗の抵抗値が±１０％程度変動するに伴い、ＡＣ電圧振幅は±５％程度変動している。このＡＣ電圧振幅は、ある範囲内にはいっていなければならない厳しいスペックが適用されることが一般的であるため、この比較例のように、抵抗の変動に伴いＡＣ電圧振幅が変動する場合は、ＡＣ振幅スペックを満たさない不良チップとして取り扱われる。そのため、このような出力ドライバでは、チップ不良率の増大に伴い歩留まりが低減してしまう。
【０１６６】
以上、第１乃至第４の実施形態および比較例を用いて本発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および各比較例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態および各比較例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１６７】
【図１】この発明の第１の実施形態に係る集積回路装置を示す図。
【図２】図１中のグラフィックチップを示す平面図。
【図３】第１の実施形態に係るドライバを示す回路図。
【図４】第１の実施形態に係るバイアス回路を示す回路図。
【図５】第１の実施形態に係るバイアス回路の中抵抗とＡＣ電圧振幅との関係を示す図。
【図６】この発明の第２の実施形態に係るバイアス回路を示す回路図。
【図７】この発明の第３の実施形態に係るバイアス回路を示す回路図。
【図８】この発明の第４の実施形態に係るバイアス回路を示す回路図。
【図９】図８中のバイナリ−ウェイテッド回路を説明するための回路図。
【図１０】比較例１に係るバイアス回路を示す回路図。
【図１１】比較例１に係るバイアス回路の中抵抗とＡＣ電圧振幅との関係を示す図。
【図１２】比較例２に係るバイアス回路を示す回路図。
【図１３】比較例２に係るバイアス回路の外付け抵抗とＡＣ電圧振幅との関係を示す図。
【符号の説明】
【０１６８】
５５…電流発生回路、５７…カレントミラー回路、２０２…オペアンプ、Ｐ２０３、Ｐ２０５…ＰＭＯＳトランジスタ、Ｒ４０４…外付け抵抗、Ｒ４０７…中抵抗、Ｎ２０６…ＮＭＯＳトランジスタ、Ｖterm…内部電源、Ｉbias…バイアス電流。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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