(57)【要約】【課題】放電部からファイティングノードへの不要な電荷の流入による電力消費の問題を解決しうるクロックゲーテッド回路を提供する。【解決手段】クロックゲーテッド回路が開示されている。本発明のクロックゲーテッド回路はクロック信号受信部、放電部、電圧維持部、出力部及び遮断部を備え、クロック信号受信部はクロック信号が第１論理を有する区間で第１電圧をファイティングノードに印加する。放電部はイネーブル信号が活性化された区間でクロック信号が第１論理から第２論理に遷移する時、ファイティングノードから電荷を放電する。電圧維持部はファイティングノードを電源電圧または接地電圧に維持させ、出力部はファイティングノードの電圧の論理レベルを反転させてゲーテッドクロック信号として出力する。第１論理は論理ローで、第１電圧は電源電圧でありうる。遮断部は放電区間で電圧維持部によるファイティングノードへの電源電圧の供給を遮断する。【選択図】図５
2008219882.tif 000002
【特許請求の範囲】
【請求項１】
イネーブル信号が非活性化される区間で、クロック信号の論理レベルと関係なく特定論理レベルに固定されたゲーテッドクロック信号を生成するクロックゲーテッド回路において、
前記クロック信号が第１論理を有する区間で第１電圧をファイティングノードに印加するクロック信号受信部と、
前記イネーブル信号が活性化された区間で、前記クロック信号が前記第１論理から第２論理に遷移するとき、前記ファイティングノードから電荷を放電する放電部と、
前記ファイティングノードを電源電圧または接地電圧に維持させる電圧維持部と、
前記ファイティングノードの電圧の論理レベルを反転させて前記ゲーテッドクロック信号として出力する出力部と、を備え、
前記クロックゲーテッド回路は、
前記放電部から前記電圧維持部による前記ファイティングノードへの電源電圧の供給を遮断する遮断部をさらに備えることを特徴とするクロックゲーテッド回路。
【請求項２】
前記第１論理は、論理ローであり、
前記第１電圧は、電源電圧であることを特徴とする請求項１に記載のクロックゲーテッド回路。
【請求項３】
前記電圧維持部は、
前記ファイティングノードの電圧の論理レベルを反転させた制御信号に応答してゲーティングされ、一端が電源電圧源と連結される第１保持トランジスタと、
前記制御信号に応答してゲーティングされ、一端が接地電圧源と連結される第２保持トランジスタと、を備えることを特徴とする請求項２に記載のクロックゲーテッド回路。
【請求項４】
前記第１保持トランジスタは、ＰＭＯＳトランジスタであり、
前記第２保持トランジスタは、ＮＭＯＳトランジスタであることを特徴とする請求項３に記載のクロックゲーテッド回路。
【請求項５】
前記遮断部は、
前記クロック信号に応答してゲーティングされ、
一端が前記第１保持トランジスタの他端と連結され、他端が前記ファイティングノードと連結される遮断トランジスタを備えることを特徴とする請求項３に記載のクロックゲーテッド回路。
【請求項６】
前記遮断トランジスタは、
ＰＭＯＳトランジスタであることを特徴とする請求項５に記載のクロックゲーテッド回路。
【請求項７】
前記クロックゲーテッド回路は、
前記クロック信号が前記第２論理であり、前記ファイティングノードが完全に放電される前に、前記イネーブル信号が非活性化されるとき、
前記電圧維持部による前記ファイティングノードへの電源電圧供給の遮断を防止する遮断防止部をさらに備えることを特徴とする請求項５に記載のクロックゲーテッド回路。
【請求項８】
前記遮断防止部は、
前記イネーブル信号が非活性化される区間でターンオンされ、前記第１保持トランジスタの他端と前記ファイティングノードとの間に前記遮断トランジスタと並列に連結される遮断防止トランジスタを備えることを特徴とする請求項７に記載のクロックゲーテッド回路。
【請求項９】
前記遮断防止トランジスタは、
ＰＭＯＳトランジスタであることを特徴とする請求項８に記載のクロックゲーテッド回路。
【請求項１０】
前記電圧維持部は、
前記第２保持トランジスタと同じタイプであり、
前記クロック信号に応答してゲーティングされ、一端が前記ファイティングノードに連結され、他端が前記第２保持トランジスタの他端と連結される第３保持トランジスタをさらに備えることを特徴とする請求項３に記載のクロックゲーテッド回路。
【請求項１１】
前記電圧維持部は、
前記ファイティングノードの電圧の論理レベルを反転させて前記第１保持トランジスタ及び前記第２保持トランジスタのゲートに印加するインバータをさらに備えることを特徴とする請求項３に記載のクロックゲーテッド回路。
【請求項１２】
前記放電部は、
クロックパルス信号の活性化に応答して前記ファイティングノードの電荷を放電することを特徴とする請求項２に記載のクロックゲーテッド回路。
【請求項１３】
前記放電部は、
前記クロックパルス信号の活性化に応答してターンオンされる第１放電トランジスタと、
前記イネーブル信号の活性化に応答してターンオンされる第２放電トランジスタと、を備え、
前記第１放電トランジスタ及び前記第２放電トランジスタは、
前記ファイティングノードと接地端との間に直列に連結されることを特徴とする請求項１２に記載のクロックゲーテッド回路。
【請求項１４】
前記第１放電トランジスタ及び前記第２放電トランジスタは、
ＮＭＯＳトランジスタであることを特徴とする請求項１３に記載のクロックゲーテッド回路。
【請求項１５】
前記クロックゲーテッド回路は、
前記クロックパルス信号を生成するクロックパルス生成部をさらに備えることを特徴とする請求項１２に記載のクロックゲーテッド回路。
【請求項１６】
前記クロックパルス生成部は、
前記クロック信号を所定遅延させる少なくとも一つ以上の遅延手段と、
前記クロック信号と遅延されたクロック信号とが何れも前記第２論理を有する区間で、前記クロックパルス信号を活性化するクロックパルス信号生成手段と、を備えることを特徴とする請求項１５に記載のクロックゲーテッド回路。
【請求項１７】
前記クロック信号受信部は、
前記クロック信号に応答してゲーティングされ、
一端が電源電圧端と連結され、他端が前記ファイティングノードに連結されるＰＭＯＳトランジスタを備えることを特徴とする請求項２に記載のクロックゲーテッド回路。
【請求項１８】
前記出力部は、
前記ファイティングノードの電圧の論理レベルを反転させるインバータを備えることを特徴とする請求項１に記載のクロックゲーテッド回路。
【請求項１９】
イネーブル信号が非活性化される区間で、クロック信号の論理レベルと関係なく特定論理レベルに固定されたゲーテッドクロック信号を生成するクロックゲーテッド回路において、
前記クロック信号が第１論理を有する区間で第１電圧をファイティングノードに印加するクロック信号受信部と、
前記イネーブル信号が活性化された区間で、前記クロック信号が前記第１論理から第２論理に遷移するとき、前記ファイティングノードから電荷を放電する放電部と、
前記ファイティングノードを電源電圧または接地電圧に維持させる電圧維持部と、
前記ファイティングノードの電圧の論理レベルを反転させて前記ゲーテッドクロック信号として出力する出力部と、を備え、
前記クロックゲーテッド回路は、
前記放電区間から前記電圧維持部による前記ファイティングノードへの電源電圧の供給を遮断する遮断部と、
前記クロック信号が前記第２論理であり、前記ファイティングノードが完全に放電される前に、前記イネーブル信号が非活性化されるとき、前記電圧維持部による前記ファイティングノードへの電源電圧供給の遮断を防止する遮断防止部と、をさらに備えることを特徴とするクロックゲーテッド回路。
【請求項２０】
前記電圧維持部は、
前記ファイティングノードの電圧の論理レベルを反転させた制御信号に応答してゲーティングされ、一端が電源電圧源と連結される第１保持トランジスタと、
前記制御信号に応答してゲーティングされ、一端が接地電圧源と連結される第２保持トランジスタと、を備え、
前記遮断部は、
前記クロック信号に応答してゲーティングされ、一端が前記第１保持トランジスタの他端と連結され、他端が前記ファイティングノードと連結される遮断トランジスタを備え、
前記遮断防止部は、
前記イネーブル信号が非活性化される区間でターンオンされ、前記第１保持トランジスタの他端と前記ファイティングノードとの間に前記遮断トランジスタと並列に連結されて遮断防止トランジスタを備えることを特徴とする請求項１９に記載のクロックゲーテッド回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、放電区間からファイティングノードへの不要な電荷流入を防止するトランジスタを備えて、消費電力及び放電時間を減らせるクロックゲーテッド回路に関する。
【背景技術】
【０００２】
一つの半導体チップ内には、その機能によって複数のブロックを備えることができる。図１は、複数のブロックを備える半導体チップの概略的なブロック図である。図１を参照すれば、半導体チップ１００は、４個のブロックＢ１〜Ｂ４を備える。４個のブロックＢ１〜Ｂ４は、一つのクロック信号ＣＬＫに同期して動作する。
【０００３】
しかし、低電力化が要求されるにつれて、不要なブロックの活性化による電力の浪費が問題となる。特に、現在、工程が１００μｍ以下に低下しつつ、漏れ電力による消費電力が動作電力による消費電力より問題となっている。これを解決するために、種々な消費電力防止法が導入されている。そのうちの一つが、クロックゲーテッド回路である。ラッチ回路を備えるクロックゲーテッド回路をクロックゲーティングラッチポジティブ回路（Ｃｌｏｃｋ Ｇａｔｉｎｇ Ｌａｔｃｈ Ｐｏｓｉｔｉｖｅ ｃｉｒｃｕｉｔ：ＣＧＬＰ）と称することもある。
【０００４】
図２は、クロックゲーテッド回路の動作を概念的に示すタイミング図である。
図２を参照すれば、クロックゲーテッド回路は、イネーブル信号ＥＮが活性化される区間にクロック信号ＣＬＫに同期するゲーテッドクロック信号ＧＣＫを生成する。所定の時刻ｔでイネーブル信号ＥＮが論理ロー“Ｌ”に遷移されれば、すなわち、非活性化されれば、ゲーテッドクロック信号ＧＣＫは、論理ロー“Ｌ”値を有する。このとき、イネーブル信号ＥＮは、対応するブロックがスリーピングモードに突入するなど、ブロックがアクティブモードではない場合に、非活性化される。
【０００５】
図３は、一般的なクロックゲーテッド回路をさらに詳細に示す回路図である。図４は、図３のクロックゲーテッド回路の放電区間での動作を示すタイミング図である。
図３及び図４を参照して、イネーブル信号ＥＮが活性化される区間でのクロックゲーテッド回路３００の動作を説明する。イネーブル信号ＥＮが論理ハイ“Ｈ”に活性化されれば、まず、第２ ＮＭＯＳトランジスタＮ２及び第３ ＮＭＯＳトランジスタＮ３がターンオンされる。
【０００６】
第１ ＰＭＯＳトランジスタＰ１は、クロック信号ＣＬＫが論理ロー“Ｌ”の区間でターンオンされてファイティングノードＦｉｇｈｔｉｎｇＮに電源電圧を印加する。一方、第１ ＰＭＯＳトランジスタＰ１は、クロック信号ＣＬＫが論理ハイ“Ｈ”である区間では、ターンオフされる。
【０００７】
所定時刻ｔ１でクロック信号ＣＬＫが論理ロー“Ｌ”から論理ハイ“Ｈ”に遷移されれば、所定のディレｄ後にクロックパルス信号ＣＫＰが活性化される。クロックパルス信号ＣＫＰが論理ハイ“Ｈ”に活性化されれば、第１ ＮＭＯＳトランジスタＮ１がターンオンされる。したがって、ファイティングノードＦｉｇｈｔｉｎｇＮの電荷が放電される（実線矢印）。しかし、一定時間にラッチ回路ＬＡＴの第２ ＰＭＯＳトランジスタＰ２によってファイティングノードＦｉｇｈｔｉｎｇＮに電荷が供給される（点線矢印）。
【０００８】
すなわち、第１ないし第３ ＮＭＯＳトランジスタＮ１〜Ｎ３と第２ ＰＭＯＳトランジスタＰ２とが同時にターンオンされることによって、不要な漏れ電力が生成しうる。また、第２ ＰＭＯＳトランジスタＰ２によって電荷が供給されることによって、ファイティングノードＦｉｇｈｔｉｎｇＮでの電荷の放電に長時間がかかる。したがって、放電動作による遅延を引き起し、クロックゲーテッド回路の信頼性が低下する。
【０００９】
さらに、第１ないし第３ ＮＭＯＳトランジスタＮ１〜Ｎ３のサイズが第２ ＰＭＯＳトランジスタＰ２より大きい場合にのみファイティングノードＦｉｇｈｔｉｎｇＮでの放電が起きるが、工程上の理由によって第２ ＰＭＯＳトランジスタＰ２のサイズがさらに大きくなれば、クロックゲーテッド回路が動作できなくなる。
【００１０】
このように、ファイティングノードの放電区間でファイティングノードに電荷を供給するパスが形成されることによって、電力浪費、ディレの発生及び信頼性の低下の問題が発生する。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明が解決しようとする技術的課題は、放電部からファイティングノードへの不要な電荷の流入による電力消費の問題を解決しうるクロックゲーテッド回路を提供することである。
【課題を解決するための手段】
【００１２】
前記課題を達成するための本発明の実施例によるクロックゲーディッド回路は、クロック信号受信部、放電部、電圧維持部、出力部及び遮断部を備える。
クロック信号受信部は、前記クロック信号が第１論理を有する区間で第１電圧をファイティングノードに印加する。放電部は、前記イネーブル信号が活性化された区間で、前記クロック信号が前記第１論理から第２論理に遷移するとき、前記ファイティングノードから電荷を放電する。電圧維持部は、前記ファイティングノードを電源電圧または接地電圧に維持させる。出力部は、前記ファイティングノードの電圧の論理レベルを反転させて前記ゲーテッドクロック信号として出力する。前記第１論理は、論理ローであり、前記第１電圧は、電源電圧でありうる。
遮断部は、前記放電部から前記電圧維持部による前記ファイティングノードへの電源電圧の供給を遮断する。
【００１３】
前記電圧維持部は、第１保持トランジスタ及び第２保持トランジスタを備える。第１保持トランジスタは、前記ファイティングノードの電圧の論理レベルを反転させた制御信号に応答してゲーティングされ、一端が電源電圧源と連結される。第２保持トランジスタは、前記制御信号に応答してゲーティングされ、一端が接地電圧源と連結される。前記第１保持トランジスタは、ＰＭＯＳトランジスタであり、前記第２保持トランジスタは、ＮＭＯＳトランジスタでありうる。
【００１４】
前記遮断部は、前記クロック信号に応答してゲーティングされ、一端が前記第１保持トランジスタの他端と連結され、他端が前記ファイティングノードと連結される遮断トランジスタを備えることができる。望ましくは、前記遮断トランジスタは、ＰＭＯＳトランジスタでありうる。
【００１５】
望ましくは、前記クロックゲーテッド回路は、前記クロック信号が前記第２論理であり、前記ファイティングノードが完全に放電される前に、前記イネーブル信号が非活性化されるとき、前記電圧維持部による前記ファイティングノードへの電源電圧の供給を遮断を防止する遮断防止部をさらに備えることができる。前記遮断防止部は、前記イネーブル信号が非活性化される区間でターンオンされ、前記第１保持トランジスタの他端と前記ファイティングノードとの間に前記遮断トランジスタと並列に連結される遮断防止トランジスタを備えることができる。前記遮断防止トランジスタは、ＰＭＯＳトランジスタでありうる。
【００１６】
前記電圧維持部は、第３保持トランジスタをさらに備えることができる。第３保持トランジスタは、前記第２保持トランジスタと同じタイプであり、前記クロック信号に応答してゲーティングされ、一端が前記ファイティングノードに連結され、他端が前記第２保持トランジスタの他端と連結される。
前記電圧維持部は、インバータをさらに備えることができる。インバータは、前記ファイティングノードの電圧の論理レベルを反転させて前記第１保持トランジスタ及び前記第２保持トランジスタのゲートに印加する。
【００１７】
前記放電部は、クロックパルス信号の活性化に応答して前記ファイティングノードの電荷を放電する。前記放電部は、前記クロックパルス信号の活性化に応答してターンオンされる第１放電トランジスタ及び前記イネーブル信号の活性化に応答してターンオンされる第２放電トランジスタを備えることができる。
前記第１放電トランジスタ及び前記第２放電トランジスタは、前記ファイティングノードと接地端との間に直列に連結される。前記第１放電トランジスタ及び前記第２放電トランジスタは、ＮＭＯＳトランジスタでありうる。
【００１８】
前記クロックゲーテッド回路は、前記クロックパルス信号を生成するクロックパルス生成部をさらに備える。前記クロックパルス生成部は、前記クロック信号を所定遅延させる少なくとも一つ以上の遅延手段、及び前記クロック信号と遅延されたクロック信号とが何れも前記第２論理を有する区間で前記クロックパルス信号を活性化するクロックパルス信号生成手段を備える。
【００１９】
望ましくは、前記クロック信号受信部は、前記クロック信号に応答してゲーティングされ、一端が電源電圧端と連結され、他端が前記ファイティングノードに連結されるＰＭＯＳトランジスタを備えることができる。前記出力部は、前記ファイティングノードの電圧の論理レベルを反転させるインバータを備えることができる。
前記課題を達成するための本発明の他の実施例によるクロックゲーテッド回路は、クロック信号受信部、放電部、電圧維持部、出力部、遮断部及び遮断防止部を備える。
【００２０】
遮断部は、前記放電区間から前記電圧維持部による前記ファイティングノードへの電源電圧の供給を遮断する。遮断防止部は、前記ファイティングノードが完全に放電される前に、前記イネーブル信号が非活性化されるとき、前記電圧維持部による前記ファイティングノードへの電源電圧の供給の遮断を防止する。
【発明の効果】
【００２１】
本発明によるクロックゲーテッド回路は、放電部からファイティングノードへの不要な電荷流入を防止する遮断トランジスタを備えることによって、消費電力及び放電時間を減らすことができる。
【発明を実施するための最良の形態】
【００２２】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する添付図面及び図面に記載された内容を参照しなければならない。
以下、添付した図面を参照して、本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に提示された同一参照符号は、同一部材を表す。
【００２３】
図５は、本発明の第１実施例によるクロックゲーテッド回路を示す回路図である。
図５を参照すれば、本発明の第１実施例によるクロックゲーテッド回路５００は、クロック信号受信部５１０、放電部５２０、電圧維持部５４０、出力部５５０及び遮断部５３０を備える。
【００２４】
クロック信号受信部５１０は、クロック信号ＣＬＫが論理ロー“Ｌ”を有する区間で電源電圧ＶＤＤをファイティングノードＦｉｇｈｔｉｎｇＮに印加するＰＭＯＳトランジスタＰ１を備える。出力部５５０は、ファイティングノードＦｉｇｈｔｉｎｇＮの電圧の論理レベルを反転させてゲーテッドクロック信号ＣＬＫとして出力するインバータを備える。
【００２５】
前述したように、クロックゲーテッド回路は、イネーブル信号ＥＮが活性化される区間では、クロック信号と同期されるゲーテッドクロック信号を生成し、イネーブル信号ＥＮが非活性化される区間で、クロック信号ＣＬＫの論理レベルに関係なく特定の論理レベルに固定されたゲーテッドクロック信号を生成する。このとき、クロックゲーテッド回路は、論理ロー“Ｌ”に固定される。
【００２６】
以下では、まずイネーブル信号が活性化される区間でのクロックゲーテッド回路の動作、すなわち、クロック信号と同期されるゲーテッドクロック信号を生成するクロックゲーテッド回路の動作を説明した後、イネーブル信号が非活性化される区間、すなわち論理ローに固定されたゲーテッドクロック信号を生成する動作を説明する。
【００２７】
クロック信号ＣＬＫが論理ロー“Ｌ”の区間で、電源電圧ＶＤＤがファイティングノードＦｉｇｈｔｉｎｇＮに印加される。インバータＩＮＶは、ファイティングノードＦｉｇｈｔｉｎｇＮの電圧の論理レベルを反転させるので、論理ロー“Ｌ”のゲーテッドクロック信号ＣＬＫが生成される。
【００２８】
クロック信号ＣＬＫが論理ロー“Ｌ”から論理ハイ“Ｈ”に遷移されれば、ＰＭＯＳトランジスタＰ１がターンオフされる。そして、ファイティングノードＦｉｇｈｔｉｎｇＮの電荷が放電される。ファイティングノードでの放電は、放電部５２０による。さらに詳細に説明する。
【００２９】
放電部５２０は、クロックパルス信号ＣＫＰの活性化に応答してターンオンされる第１放電トランジスタＮ１及びイネーブル信号ＥＮの活性化に応答してターンオンされる第２放電トランジスタＮ２を備える。第１放電トランジスタＮ１及び第２放電トランジスタＮ２は、ファイティングノードＦｉｇｈｔｉｎｇＮと接地端ＶＳＳとの間に直列に連結される。図５は、ＮＭＯＳトランジスタの第１放電トランジスタ及び第２放電トランジスタを示す。
クロックゲーテッド回路５００は、クロックパルス信号ＣＫＰを生成するクロックパルス生成部９００をさらに備える。図９にクロックパルス生成部の一例が示される。
【００３０】
図５及び図９を参照すれば、クロックパルス生成部９００は、遅延手段９２０とクロック信号生成手段９４０とを備える。遅延手段９２０は、クロック信号ＣＬＫを所定遅延させる。遅延手段９２０は、インバータでありうる。クロックパルス信号生成手段９４０は、クロック信号Ａと遅延されたクロック信号Ｂとが何れも論理ハイ“Ｈ”の区間でクロックパルス信号ＣＫＰを活性化する。すなわち、クロックパルス信号ＣＫＰは、クロック信号ＣＬＫが論理ロー“Ｌ”から論理ハイ“Ｈ”に遷移される時に、所定時間ｔ２（図４）活性化される。
【００３１】
再び図５を参照すれば、クロック信号ＣＬＫが論理ハイ“Ｈ”に遷移すれば、クロックパルス信号ＣＫＰは、活性化されて第１放電トランジスタＮ１もターンオンされる。したがって、ファイティングノードＦｉｇｈｔｉｎｇＮの電荷は、接地端ＶＳＳに放電される。放電区間で、遮断部５３０は、電圧維持部５４０によるファイティングノードＦｉｇｈｔｉｎｇＮへの電源電圧ＶＤＤの供給を遮断する。
【００３２】
電圧維持部５４０は、ファイティングノードＦｉｇｈｔｉｎｇＮを電源電圧ＶＤＤまたは接地電圧ＶＳＳに維持させる。電圧維持部５４０は、第１保持トランジスタＰ２及び第２保持トランジスタＮ５を備えるが、第１保持トランジスタＰ２は、ファイティングノードＦｉｇｈｔｉｎｇＮがハイ“Ｈ”レベルの電圧であるとき、ファイティングノードＦｉｇｈｔｉｎｇＮを電源電圧ＶＤＤに維持させ、第２保持トランジスタＮ５は、ファイティングノードＦｉｇｈｔｉｎｇＮがロー“Ｌ”レベルの電圧であるとき、ファイティングノードＦｉｇｈｔｉｎｇＮを接地電圧ＶＳＳに維持させる。
【００３３】
図５には、第１保持トランジスタＰ２がファイティングノードＦｉｇｈｔｉｎｇＮの電圧の論理レベルを反転させた制御信号ＸＣＯＮに応答してゲーティングされ、一端が電源電圧源ＶＤＤと連結され、他端が遮断トランジスタＰ１０と連結されるＰＭＯＳトランジスタで示される。また、図５には、第２保持トランジスタＮ５が制御信号ＸＣＯＮに応答してゲーティングされ、一端が接地端ＶＳＳと連結されるＮＭＯＳトランジスタで示される。
【００３４】
電圧維持部５４０は、ファイティングノードＦｉｇｈｔｉｎｇＮの電圧の論理レベルを反転させて第１保持トランジスタＰ２及び第２保持トランジスタＮ５のゲートに印加するインバータをさらに備えうる。
【００３５】
また、電圧維持部５４０は、第３保持トランジスタＮ４をさらに備えうる。図５には、第３保持トランジスタＮ４がクロック信号ＣＬＫに応答してゲーティングされ、一端がファイティングノードＦｉｇｈｔｉｎｇＮに連結され、他端が第２保持トランジスタＮ５の他端と連結されるＮＭＯＳトランジスタで示される。第３保持トランジスタＮ４は、放電後にクロック信号ＣＬＫが依然として論理ハイ“Ｈ”である区間でファイティングノードＦｉｇｈｔｉｎｇＮを接地電圧にさらに確実に維持させるために備えられる。
【００３６】
再び図５を参照すれば、ファイティングノードＦｉｇｈｔｉｎｇＮで放電されても、ファイティングノードＦｉｇｈｔｉｎｇＮの電圧が一定レベル以下に落ちる前までは、第１保持トランジスタＰ２もターンオンされる。しかし、前述したように、遮断部５３０によって第１保持トランジスタＰ２のターンオンによる電源電圧ＶＤＤのファイティングノードＦｉｇｈｔｉｎｇＮへの印加が遮断される。
【００３７】
図５には、遮断部５３０がクロック信号ＣＬＫに応答してゲーティングされ、一端が第１保持トランジスタＰ２の他端と連結され、他端がファイティングノードＦｉｇｈｔｉｎｇＮと連結されるＰＭＯＳトランジスタＰ２で示される。すなわち、クロック信号ＣＬＫが論理ロー“Ｌ”から論理ハイ“Ｈ”に遷移されて論理ハイ“Ｈ”を維持する間に、遮断トランジスタＰ１０は、ターンオンされるので、ファイティングノードＦｉｇｈｔｉｎｇＮで放電が発生する間に、第１保持トランジスタＰ２によるファイティングノードＦｉｇｈｔｉｎｇＮへの電源電圧ＶＤＤの供給は遮断される。
【００３８】
このように、本発明の実施例によるクロックゲーテッド回路は、放電区間から不要な電荷の流入を防止することによって、前述した消費電力の問題を解決しうる。
図６は、本発明の第２実施例によるクロックゲーテッド回路を示す回路図である。
図５及び図６を参照すれば、図６のクロックゲーテッド回路６００は、図５のクロックゲーテッド回路５００に遮断防止部Ｐ２０をさらに備える。したがって、図６のクロックゲーテッド回路６００についての説明は、遮断防止部Ｐ２０についての説明に限定する。
【００３９】
遮断防止部Ｐ２０は、クロック信号ＣＬＫが論理ハイ“Ｈ”であり、ファイティングノードＦｉｇｈｔｉｎｇＮが完全に放電される前に、イネーブル信号ＥＮが非活性化されるとき、遮断トランジスタＰ１０によるファイティングノードＦｉｇｈｔｉｎｇＮへの電源電圧ＶＤＤ供給遮断を防止する。具体的に、本発明の実施例によるクロックゲーテッド回路は、前述したように、遮断トランジスタＰ１０によって放電区間からファイティングノードＦｉｇｈｔｉｎｇＮへの電源電圧の供給を遮断する。遮断トランジスタＰ１０は、クロック信号ＣＬＫが論理ハイ“Ｈ”である区間で動作する。
【００４０】
しかし、クロック信号ＣＬＫが論理ハイ“Ｈ”であり、ファイティングノードが完全に放電される前に、イネーブル信号ＥＮが非活性化されれば、論理ロー“Ｌ”ではない不完全な論理状態のゲーテッドクロック信号ＣＬＫが生成される。前述したように、イネーブル信号ＥＮが非活性化されれば、ゲーテッドクロック信号ＣＬＫは、特定論理レベル（論理ロー“Ｌ”）に固定されなければならない。
【００４１】
イネーブル信号ＥＮが非活性化される区間でゲーテッドクロック信号ＣＬＫが論理ロー“Ｌ”に正確に固定されるためには、ファイティングノードＦｉｇｈｔｉｎｇＮが論理ハイ“Ｈ”に固定されなければならない。したがって、遮断防止部Ｐ２０は、遮断トランジスタＰ１０によってファイティングノードＦｉｇｈｔｉｎｇＮへの電源電圧ＶＤＤの供給の遮断を防止する。図６で、遮断防止部Ｐ２０は、イネーブル信号に応答してゲーティングされ、第１保持トランジスタＰ２の他端とファイティングノードＦｉｇｈｔｉｎｇＮ間に遮断トランジスタ（Ｐ１０）と並列に連結されたＰＭＯＳトランジスタ（Ｐ２０）として図示される。
【００４２】
図７は本発明の第３実施例にともなうクロックゲーテッド回路を表す回路図である。図８は本発明の第４実施例にともなうクロックゲーテッド回路を表す回路図である。
図７と図８のクロックゲーテッド回路（７００、８００）は、各々、図５及び図６のクロックゲーテッド回路（５００、６００）に対応している。ただし、図７と図８のクロックゲーテッド回路（７００、８００）は図５及び図６のクロックゲーテッド回路（５００、６００）とは違い、二つのイネーブル信号（ＥＮ、ＴＥ）によって動作する。したがって、図７と図８のクロックゲーテッド回路（７００、８００）に対するより詳細な説明は省略する。
【００４３】
図１０は図５ないし図８のクロックゲーテッド回路での向上した放電動作を表すグラフィックである。
図１０Ａは図３のクロックゲーテッド回路（３００）での放電動作を表すグラフィックで、図１０Ｂは図５ないし図８のクロックゲーテッド回路（５００〜８００）での放電動作を表すグラフィックである。図１０Ａ及び図１０Ｂを参照すれば、図１０Ａのファイティングノード電圧（Ｖ＿ｆｉｇｈｔｉｎｇＮ）より図１０Ｂのファイティングノード電圧（Ｖ＿ｆｉｇｈｔｉｎｇＮ）の方が速くディスチャージされている。
【００４４】
以上、図面と明細書で最適実施例を説明した。ここで特定の用語が使用されているが、これは単に本発明を説明するための目的で使われたものであって、意味限定でも特許請求範囲に記載された本発明の範囲を制限するために使われたものでもない。例えば、図７で、クロックゲーテッド回路（７００）の第２放電トランジスタ（Ｎ２）と第３放電トランジスタ（Ｎ３）とが並列連結されているが、直列連結する事も出来る。
【００４５】
したがって、本技術分野の通常の知識を持った者ならば、これから多様な変形及び均等な他の実施例が可能だということが理解できるであろう。したがって、本発明の真の技術的保護範囲は添付された特許請求の範囲の技術的思想により決められるべきである。
【産業上の利用可能性】
【００４６】
本発明は、半導体装置関連の技術分野に適用可能である。
【図面の簡単な説明】
【００４７】
【図１】一つのクロックに同期して動作する複数のブロックを備える半導体チップを概略的に示すブロック図である。
【図２】クロックゲーテッド回路の動作を概念的に示すタイミング図である。
【図３】一般的なクロックゲーテッド回路を示す回路図である。
【図４】図３のクロックゲーテッド回路の放電区間での動作を示すタイミング図である。
【図５】本発明の第１実施例によるクロックゲーテッド回路を示す回路図である。
【図６】本発明の第２実施例によるクロックゲーテッド回路を示す回路図である。
【図７】本発明の第３実施例によるクロックゲーテッド回路を示す回路図である。
【図８】本発明の第４実施例によるクロックゲーテッド回路を示す回路図である。
【図９】図５ないし図８のクロックパルス信号を生成するクロックパルス生成部を示す回路図である。
【図１０】図５ないし図８のクロックゲーテッド回路での向上した放電動作を示すグラフである。
【符号の説明】
【００４８】
５１０    クロック信号受信部
５２０    放電部
５３０    遮断部
５４０    電圧維持部
５５０    出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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