(57)【要約】【課題】本発明は、露光装備の解像力以下のピッチを有するハードマスクパターンを用いてゲートパターンを形成することができるフラッシュメモリ素子の製造方法を提供することを目的とする。【解決手段】本発明に係る代表的なフラッシュメモリ素子の製造方法は、半導体基板上に第１のハードマスク膜を形成する段階と、前記第１のハードマスク膜をエッチングして多数の第１のハードマスクパターンを形成する段階と、前記多数の第１のハードマスクパターンの上部及び側壁にスペーサを形成する段階と、前記スペーサを含む全体構造上に第２のハードマスク膜を形成する段階と、前記スペーサの上部が露出されるようにエッチング工程を実施し、前記スペーサの間の空間に第２のハードマスクパターンを形成する段階と、前記スペーサを除去する段階と、を含むことを特徴とする。【選択図】図６
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【特許請求の範囲】
【請求項１】
半導体基板上に第１のハードマスク膜を形成する段階と、
前記第１のハードマスク膜をエッチングして多数の第１のハードマスクパターンを形成する段階と、
前記多数の第１のハードマスクパターンの上部及び側壁にスペーサを形成する段階と、
前記スペーサを含む全体構造上に第２のハードマスク膜を形成する段階と、
前記スペーサの上部が露出されるようにエッチング工程を実施して前記スペーサの間の空間に第２のハードマスクパターンを形成する段階と、
前記スペーサを除去する段階と、を有することを特徴とするフラッシュメモリ素子の製造方法。
【請求項２】
メモリセル領域と選択トランジスタ領域に区分される半導体基板上にトンネル絶縁膜、フローティングゲート用導電膜、誘電体膜、コントロールゲート用導電膜、金属層、及びハードマスク膜を順次積層する段階と、
前記ハードマスク膜をエッチングして多数の第１のハードマスクパターンを形成する段階と、
前記多数の第１のハードマスクパターンの上部及び側壁にスペーサを形成する段階と、
前記スペーサを含む全体構造上に第２のハードマスク膜を形成する段階と、
前記選択トランジスタ領域上に形成された前記第２のハードマスク膜を除去する段階と、
前記スペーサの上部が露出されるようにエッチング工程を実施し、前記スペーサの間の空間に第２のハードマスクパターンを形成する段階と、
前記スペーサを除去する段階と、
前記第１及び第２のハードマスクパターンを用いたエッチング工程を実施し、前記金属層、コントロールゲート用導電膜、誘電体膜、フローティングゲート用導電膜、及びトンネル絶縁膜を順次エッチングしてメモリセルゲートパターン及び選択トランジスタゲートパターンを形成する段階と、を有することを特徴とするフラッシュメモリ素子の製造方法。
【請求項３】
前記第１のハードマスク膜は、非晶質カーボン膜とSiON膜が順次積層された構造で形成することを特徴とする請求項１または２に記載のフラッシュメモリ素子の製造方法。
【請求項４】
前記スペーサは、非晶質カーボン膜で形成することを特徴とする請求項１または２に記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記第２のハードマスク膜は、SOG膜で形成することを特徴とする請求項１または２に記載のフラッシュメモリ素子の製造方法。
【請求項６】
前記スペーサを除去する段階は、乾式エッチング工程を用いて行うことを特徴とする請求項１または２に記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子の製造方法に関するものであり、特に、微細なゲートパターンを形成するためのフラッシュメモリ素子の製造方法に関するものである。
【背景技術】
【０００２】
一般に、フラッシュメモリ素子のゲートは、半導体基板上にトンネル絶縁膜、フローティングゲート用導電膜、誘電体膜、コントロールゲート用導電膜、金属ゲート層を積層して形成した後、これをハードマスクパターンを用いたエッチング工程で順次エッチングして多数のメモリセルゲートパターンと選択トランジスタゲートパターンを同時に形成する。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
半導体装置が高集積化されるにつれて一定のセル(Cell)の面積上に高密度で半導体素子を形成しなければならず、これにより、メモリセルゲートのサイズも、次第に小さくなりつつある。これにより、セルゲートパターンをエッチングするためのハードマスク形成工程が次第に難しくなっている。
【０００４】
60nm以下の線幅を有するフラッシュメモリ素子において193nmの波長を有するArF(フッ化アルゴン)露光を用いてフォトリソグラフィ工程を適用する場合、既存のエッチング工程概念(正確なパターン形成と垂直なエッチングプロファイル等)にエッチング途中に発生するフォトレジストの変形(Deformation)の抑制という追加の要求条件が必要になる。これにより、60nm以下のフラッシュメモリ素子製造時には、エッチングの観点で既存の要求条件とパターン変形の防止という新たな要求条件を同時に満たすための工程条件の開発が主要な課題となった。
【０００５】
本発明は、第１のエッチング工程により第１のハードマスクパターンを形成し、第１のハードマスクの側壁にスペーサを形成した後、スペーサの間に第２のハードマスクパターンを形成することにより、露光装備の解像力以下のピッチを有するハードマスクパターンを用いてゲートパターンを形成することができるフラッシュメモリ素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一実施例によるフラッシュメモリ素子の製造方法は、半導体基板上に第１のハードマスク膜を形成する段階と、前記第１のハードマスク膜をエッチングして多数の第１のハードマスクパターンを形成する段階と、前記多数の第１のハードマスクパターンの上部及び側壁にスペーサを形成する段階と、前記スペーサを含む全体構造上に第２のハードマスク膜を形成する段階と、前記スペーサの上部が露出されるようにエッチング工程を実施し、前記スペーサの間の空間に第２のハードマスクパターンを形成する段階と、前記スペーサを除去する段階と、を含むことを特徴とする。
【０００７】
前記第１のハードマスク膜は非晶質カーボン膜とSiON膜が順次積層された構造で形成し、前記スペーサは非晶質カーボン膜で形成することを特徴とする。
【０００８】
前記第２のハードマスク膜はSOG膜で形成し、前記スペーサを除去する段階は乾式エッチング工程を用いて行うことが望ましい。
【発明の効果】
【０００９】
本発明の一実施例による第１のエッチング工程において第１のハードマスクパターンを形成し、第１のハードマスクの側壁にスペーサを形成した後、スペーサの間に第２のハードマスクパターンを形成することにより、露光装備の解像力以下のピッチを有するハードマスクパターンを用いてゲートパターンを形成することができる。
【発明を実施するための最良の形態】
【００１０】
以下、添付した図面を参照し、本発明の望ましい実施例を説明する。しかし、本発明は、以下で開示される実施例により限定されるものではなく、互いに異なる多様な形態で具現することができ、本発明の範囲は次に詳述する実施例により限定されるものではない。
【００１１】
図1〜図6は、本発明の一実施例によるフラッシュメモリ素子のゲートパターン形成方法を説明するための素子の断面図である。
【００１２】
図1を参照すれば、メモリセル領域と選択トランジスタ領域に区分される半導体基板(100)上にトンネル絶縁膜(101)、フローティングゲート用導電膜(102)、誘電体膜(103)、コントロールゲート用導電膜(104)、及び金属ゲート層（金属層）(105)を順次積層して形成する。
【００１３】
その後、金属ゲート層(105)を含む全体構造上にハードマスク用の第１の絶縁膜（第１のハードマスク膜）(106)、及びハードマスク用の第２の絶縁膜（第１のハードマスク膜）(107)を順次積層して形成する。ハードマスク用の第１の絶縁膜(106)は非晶質カーボン膜で形成し、ハードマスク用の第２の絶縁膜(107)はSiON膜で形成することが望ましい。非晶質カーボン膜とSiON膜は透明な膜であり、整列のための別途のキーオープン工程をスキップすることができる。その後、第２の絶縁膜(107)上にフォトレジスト物質を塗布した後、露光及び現像工程を実施してフォトレジストパターン(108)を形成する。この時、形成するフォトレジストパターン(108)の間隔は、最終的に形成するセルゲート間の間隔の2倍に設定して形成することが望ましい。
【００１４】
図2を参照すれば、フォトレジストパターン(108)を用いたエッチング工程を実施して第２の絶縁膜(107)、及び第１の絶縁膜(106)をエッチングして第１のハードマスクパターン(107, 106)を形成する。
【００１５】
図3を参照すれば、第１のハードマスクパターン(107, 106)の側壁及び上部にスペーサ(109)を形成する。スペーサ(109)は非晶質カーボン膜で形成することが望ましい。非晶質カーボン膜(109)はチャンバ内で蒸着とエッチング工程を反復して形成する蒸着方式(Cycle of Deposition and Etch)で形成する。上述した蒸着方式で形成する場合、非晶質カーボン膜(109)は、第１のハードマスクパターン(107, 106)の側壁と上部にのみ形成されるだけでなく、一定の厚さで形成される。従って、非晶質カーボン膜(109)の側壁は半導体基板(100)を基準として垂直に形成される。
【００１６】
その後、スペーサ(109)を含む金属ゲート層(105)の全体構造上に第3の絶縁膜（第２のハードマスク膜）(110)を形成する。第3の絶縁膜(110)はスペーサ(109)の間の空間を埋め込むように形成することが望ましい。第3の絶縁膜(110)はSOG膜で形成することが望ましい。
【００１７】
図4を参照すれば、エッチングマスクを用いたエッチング工程により選択トランジスタゲートパターンを形成するための第１のハードマスクパターン(107, 106)の間の空間に形成された第3の絶縁膜(110)を除去する。この時、追加でパターンを形成しない領域上に形成された第3の絶縁膜(110)を除去することができる。
【００１８】
その後、エッチバック工程を実施してスペーサ(109)の上部面が露出されるように第3の絶縁膜(110)をエッチングする。望ましくは、スペーサ(109)の間の空間に第3の絶縁膜(110)が残留するようにエッチバック工程を行う。これによりスペーサ(109)の間の空間に第２のハードマスクパターン(110)が形成される。
【００１９】
図5を参照すれば、エッチング工程を実施してスペーサ(109)を除去する。これにより、第１のハードマスクパターン(107, 106)と第２のハードマスクパターン(110)が互いに順次交差して配列される。スペーサ(109)は、乾式エッチング工程を用いて除去することが望ましい。
【００２０】
図6を参照すれば、第１のハードマスクパターン(107, 106)と第２のハードマスクパターン(110)をエッチングマスクとして用いたエッチング工程を実施して金属ゲート層(105)、コントロールゲート用導電膜(104)、誘電体膜(103)、フローティングゲート用導電膜(102)、及びトンネル絶縁膜(101)を順次エッチングし、多数のメモリセルゲートパターン及び選択トランジスタゲートパターンを形成する。
【００２１】
本発明の技術思想は、上記望ましい実施例により具体的に記述されたが、上記実施例は、その説明のためのものであり、その制限のためのものではない。また、本発明の技術分野における通常の専門家であれば、本発明の技術思想の範囲内で多様な実施例が可能である。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施例によるフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【図２】本発明の一実施例によるフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【図３】本発明の一実施例によるフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【図４】本発明の一実施例によるフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【図５】本発明の一実施例によるフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【図６】本発明の一実施例によるフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【符号の説明】
【００２３】
100 :半導体基板
101 :トンネル絶縁膜
102 :フローティングゲート用導電膜
103 :誘電体膜
104 :コントロールゲート用導電膜
105 :金属ゲート層
106 :第１の絶縁膜
107 :第２の絶縁膜
108 :フォトレジストパターン
109 :スペーサ
110 :第3の絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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