(57)【要約】【課題】入力信号の電圧振幅を小さくすることが可能なレベルシフタ装置を提供すること。【解決手段】レベルシフタ装置１００は、互いに反転する信号Ｓ１、Ｓ２が入力される第１・第２のソースフォロア回路１１０、１２０と、各ソースフォロア回路１１０、１２０から出力される信号Ｓ３、Ｓ４を増幅する増幅回路１３０とを備える。第１のソースフォロア回路１１０では、ＦＥＴ１１１が信号Ｓ１に対して第１のソースフォロアシフト幅のシフトを行って信号Ｓ３を出力する。ＦＥＴ１１１による第１のソースフォロアシフト幅はＦＥＴ１１２により信号Ｓ２に基づいて制御される。第２のソースフォロア回路１２０では、ＦＥＴ１２１が信号Ｓ２に対して第２のソースフォロアシフト幅のシフトを行って信号Ｓ３を出力する。ＦＥＴ１２１による第２のソースフォロアシフト幅はＦＥＴ１２２により信号Ｓ１に基づいて制御される。【選択図】図１
2008283613.tif 000002
【特許請求の範囲】
【請求項１】
互いに反転する第１および第２の入力信号に対して、第１および第２のソースフォロアシフト幅のシフトを行って、第１および第２のソースフォロア出力信号を出力する第１および第２のソースフォロア回路と、
前記第１および第２のソースフォロア回路から出力される前記第１および第２のソースフォロア出力信号を増幅する増幅回路とを備え、
前記第１のソースフォロア回路は、
前記第１の入力信号に対して、前記第１のソースフォロアシフト幅のシフトを行って、前記第１のソースフォロア出力信号を出力する第１のシフト用トランジスタと、
前記第２の入力信号に基づいて、前記第１のシフト用トランジスタによる前記第１のソースフォロアシフト幅を制御する第１の制御用トランジスタとを有し、
前記第２のソースフォロア回路は、
前記第２の入力信号に対して、前記第２のソースフォロアシフト幅のシフトを行って、前記第２のソースフォロア出力信号を出力する第２のシフト用トランジスタと、
前記第１の入力信号に基づいて、前記第２のシフト用トランジスタによる前記第２のソースフォロアシフト幅を制御する第２の制御用トランジスタとを有することを特徴とするレベルシフタ装置。
【請求項２】
前記第１の制御用トランジスタは、前記第２の入力信号に基づいて、前記第１のシフト用トランジスタへの供給電流を制御することにより、前記第１のソースフォロアシフト幅を制御し、
前記第２の制御用トランジスタは、前記第１の入力信号に基づいて、前記第２のシフト用トランジスタへの供給電流を制御することにより、前記第２のソースフォロアシフト幅を制御する請求項１に記載のレベルシフタ装置。
【請求項３】
前記第１および第２の制御用トランジスタのドレイン電極が、前記第１および第２のシフト用トランジスタのソース電極にそれぞれ接続され、
前記第１のシフト用トランジスタおよび前記第２の制御用トランジスタのゲート電極に、前記第１の入力信号が入力され、
前記第２のシフト用トランジスタおよび前記第１の制御用トランジスタのゲート電極に、前記第２の入力信号が入力され、
前記増幅回路は、前記第１および第２のシフト用トランジスタのソース電極から出力される前記第１および第２のソースフォロア出力信号を増幅する請求項１に記載のレベルシフタ装置。
【請求項４】
前記第１および第２のシフト用トランジスタと、前記第１および第２の制御用トランジスタとが、ＰチャネルＦＥＴ（Field Effect Transistor）である請求項１に記載のレベルシフタ装置。
【請求項５】
請求項１ないし４のいずれかに記載のレベルシフタ装置を有する表示装置。
【請求項６】
請求項５に記載の表示装置を有する電子装置であって、携帯電話、パーソナルデジタルアシスタント（ＰＤＡ）、ノートブックパソコン、カーナビゲーション（テレビ）およびデジタルスティルカメラ（ＤＳＣ）からなる群より選ばれる電子装置。
【請求項７】
互いに反転する第１および第２の入力信号を入力し、
第１および第２のソースフォロア回路にて、前記第１および第２の入力信号に対して、第１および第２のソースフォロアシフト幅のシフトを行って、第１および第２のソースフォロア出力信号を出力し、
前記第１および第２のソースフォロア回路から出力される前記第１および第２のソースフォロア出力信号を増幅するレベルシフト方法であって、
前記第１のソースフォロア回路では、前記第２の入力信号に基づいて、前記第１のソースフォロアシフト幅を制御し、
前記第２のソースフォロア回路では、前記第１の入力信号に基づいて、前記第２のソースフォロアシフト幅を制御することを特徴とするレベルシフト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置の駆動回路などに用いられるレベルシフタ装置およびレベルシフト方法に関するものである。
【背景技術】
【０００２】
従来、液晶ディスプレイ（Liquid Crystal Display：以下、単にＬＣＤと称する。）が、携帯電話機や携帯情報端末やコンピュータ用のモニタなどに広く用いられている。ＬＣＤは、多数の画素からなる表示領域と、表示すべき画像に応じた信号を表示領域へ供給する駆動回路とを備えている。
【０００３】
通常、ＬＣＤの駆動装置は、入力信号の電圧振幅を変換して、より大きな電圧振幅の信号を生成するレベルシフタ装置が用いられている。レベルシフタ装置は、例えば、約３Ｖ〜５Ｖの電圧振幅の信号を約５Ｖ〜１０Ｖの電圧振幅の信号に変換する。
【０００４】
図３は、従来のレベルシフタ装置の構成例を示す図である。以下、図３に代表される従来のレベルシフタ装置を従来例１のレベルシフタ装置という。図３において、レベルシフタ装置３００は、電圧振幅ＧＮＤ〜Ｖｉｎの入力信号から、電圧振幅ＧＮＤ〜Ｖｏｕｔの出力信号を得るように構成されている。
【０００５】
図３に示されるように、従来例１のレベルシフタ回路３００は、ＦＥＴ（Field Effect Transistor）３０１〜３０８を備えている。ＦＥＴ３０１〜３０４、３０７はＰチャネルＦＥＴであり、ＦＥＴ３０５、３０６、３０８はＮチャネルＦＥＴである。ＦＥＴ３０１、３０２のソース電極は電源ＶＤＤに接続されている。ＦＥＴ３０５、３０６のソース電極はＧＮＤ（＝０Ｖ）に接続されている。ＦＥＴ３０７、３０８はインバータ３０９を構成している。
【０００６】
ＦＥＴ３０３、３０５のゲート電極は、入力端子ＩＮ１に接続されている。ＦＥＴ３０４、３０６のゲート電極は、入力端子ＩＮ２に接続されている。入力端子ＩＮ１、ＩＮ２には、互いに反転する入力信号が入力される。ＦＥＴ３０４のドレイン電極が、インバータ３０９を介して、出力端子ＯＵＴに接続されている。
【０００７】
次に、従来例１のレベルシフタ回路３００の動作について、図に基づいて説明する。
入力端子ＩＮ１にＨｉ信号が入力され、入力端子ＩＮ２にＬｏ信号が入力されたとする。入力端子ＩＮ１へのＨｉ信号の入力により、ＦＥＴ３０３は非導通状態、ＦＥＴ３０５は導通状態となる。従って、ＦＥＴ３０２のゲート電極にはＬｏ信号が入力され、ＦＥＴ３０２は導通状態となる。また、入力端子ＩＮ２へのＬｏ信号の入力により、ＦＥＴ３０４は導通状態、ＮチャネルＦＥＴ３０６は非導通状態となる。その結果、出力端子ＯＵＴにはＨｉ信号が出力され、出力信号の電位はＶｏｕｔ（＝ＶＤＤ）となる。
【０００８】
上記とは逆に、入力端子ＩＮ１にＬｏ信号が入力され、入力端子ＩＮ２にＨｉ信号が入力されたとする。レベルシフト回路３００が対称構造を有するので、出力端子ＯＵＴにはＬｏ信号が出力され、出力信号の電位はＧＮＤ（＝０Ｖ）となる。このようにして、従来例１のレベルシフタ装置３００では、電圧振幅ＧＮＤ〜Ｖｉｎの入力信号を電圧振幅ＧＮＤ〜Ｖｏｕｔの出力信号に変換できる。
【０００９】
しかしながら、近年の表示装置では、入力信号の電圧振幅が小さくなる傾向にあり、ＦＥＴのしきい電圧に近づいており、そのため、レベルシフタ装置の確実な動作が容易でなくなってきている。そこで、電圧振幅が小さい入力信号を処理するために、図４に示されるレベルシフタ装置が提案されている（例えば、特許文献１参照）。以下、図４に代表される従来のレベルシフタ装置を従来例２のレベルシフタ装置という。
【００１０】
図４に示されるように、従来例２のレベルシフタ装置４００は、第１のソースフォロア回路４１０と、第２のソースフォロア回路４２０と、増幅回路４３０と、電源４４０とを備えている。
第１のソースフォロア回路４１０は、ＰチャネルＦＥＴ４０５と電流源４０７とを備えている。ＦＥＴ４０５のゲート電極が入力端子ＩＮ１に接続され、ソース電極が増幅回路４３０に接続されている。第１のソースフォロア回路４１０は、入力端子ＩＮ１からの入力信号の電圧をＦＥＴ４０５にてシフトする機能を有し、シフトされた信号を増幅回路４３０に出力する。シフト幅は、ＦＥＴ４０５のソースゲート電圧Ｖｇｓであり、このソースゲート電圧Ｖｇｓは、電流源４０７から供給される電流Ｉによって決定される。
【００１１】
同様に、第２のソースフォロア回路４２０は、ＰチャネルＦＥＴ４０６と電流源４０８とを備えている。ＦＥＴ４０６のゲート電極が入力端子ＩＮ２に接続され、ソース電極が増幅回路４３０に接続されている。第２のソースフォロア回路４２０は、入力端子ＩＮ２からの入力信号の電圧をＦＥＴ４０６にてシフトして、シフトされた信号を増幅回路４３０に出力する。シフト幅は、ＦＥＴ４０６のソースゲート電圧Ｖｇｓであり、このソースゲート電圧Ｖｇｓは、電流源４０８から供給される電流Ｉによって決定される。
【００１２】
増幅回路４３０は、ＦＥＴ４０１〜４０４で構成された差動増幅回路である。ＦＥＴ４０１、４０２はＰチャネルＦＥＴであり、ＦＥＴ４０３、４０４はＮチャネルＦＥＴである。ＦＥＴ４０２のドレイン電極が出力端子ＯＵＴに接続されている。増幅回路４３０はコンパレータとして機能することにより、第１、第２のソースフォロア回路４１０、４２０の出力信号を増幅する。より詳細には、増幅回路４３０は、第１、第２のソースフォロア回路４１０、４２０の出力信号を比較する。第１のソースフォロア回路４１０の出力信号の電圧の方が小さい場合、増幅回路４３０は電源電圧ＶＤＤを出力する。第１のソースフォロア回路４１の出力信号の電圧の方が大きい場合、増幅回路４３０の出力信号はＧＮＤになる。
【００１３】
次に、上述した従来例２のレベルシフタ回路４００の動作について説明する。入力端子ＩＮ１からＬｏ信号（＝ＧＮＤ）が入力され、入力端子ＩＮ２からＨｉ信号（＝Ｖｉｎ）が入力されたとする。第１のソースフォロア回路４１０は、Ｌｏ信号をシフトして増幅回路４３０に出力する。同様に、第２のソースフォロア回路４２０は、Ｈｉ信号をシフトして増幅回路４３０に出力する。これらのシフトされた信号が、増幅回路４３０で比較される。この場合、第２のソースフォロア回路４２０の出力信号の電圧の方が大きいので、増幅回路４３０の出力信号の電圧はＶｏｕｔ（＝ＶＤＤ）になる。
【００１４】
上記とは逆に、入力端子ＩＮ１からＨｉ信号（＝Ｖｉｎ）が入力され、入力端子ＩＮ２からＬｏ信号（＝ＧＮＤ）が入力されたとする。この場合は、第１のソースフォロア回路４１０の出力信号の電圧が、第２のソースフォロア回路４２０の出力信号の電圧より大きくなる。その結果、増幅回路４３０の出力信号の電圧はＧＮＤになる。こうして、図４のレベルシフタ回路４００においても、電圧振幅ＧＮＤ〜Ｖｉｎの入力信号から、電圧振幅ＧＮＤ〜Ｖｏｕｔの出力信号が得られる。
【００１５】
以上に従来例２のレベルシフタ回路４００について説明した。この従来例２のレベルシフタ回路４００によれば、入力信号がソースフォロア回路４１０、４２０でシフトされ、それから増幅回路４３０で増幅される。ソースフォロア回路を利用した構成により、従来例１と比べて入力信号の電圧振幅が小さくても、レベルシフト機能が好適に得られる。
しかしながら、従来例２のレベルシフト回路４００では、入力信号の電圧振幅の縮小範囲が、依然としてある程度に限られている。電圧振幅の縮小の要求に応えるためには、さらに小さい電圧振幅を適用可能なレベルシフタ装置の提供が望まれる。
【特許文献１】特開２００２−１１８４５８号公報（図１９）
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明は、上記背景の下でなされたものであり、その目的は、一対のソースフォロア回路を備えたレベルシフタ回路を、より小さい電圧振幅の入力信号でもって動作可能にすることにある。
【課題を解決するための手段】
【００１７】
本発明に係るレベルシフタ装置は、互いに反転する第１および第２の入力信号に対して、第１および第２のソースフォロアシフト幅のシフトを行って、第１および第２のソースフォロア出力信号を出力する第１および第２のソースフォロア回路と、前記第１および第２のソースフォロア回路から出力される前記第１および第２のソースフォロア出力信号を増幅する増幅回路とを備え、前記第１のソースフォロア回路は、前記第１の入力信号に対して、前記第１のソースフォロアシフト幅のシフトを行って、前記第１のソースフォロア出力信号を出力する第１のシフト用トランジスタと、前記第２の入力信号に基づいて、前記第１のシフト用トランジスタによる前記第１のソースフォロアシフト幅を制御する第１の制御用トランジスタとを有し、前記第２のソースフォロア回路は、前記第２の入力信号に対して、前記第２のソースフォロアシフト幅のシフトを行って、前記第２のソースフォロア出力信号を出力する第２のシフト用トランジスタと、前記第１の入力信号に基づいて、前記第２のシフト用トランジスタによる前記第２のソースフォロアシフト幅を制御する第２の制御用トランジスタとを有する。
【００１８】
前記第１の制御用トランジスタは、前記第２の入力信号に基づいて、前記第１のシフト用トランジスタへの供給電流を制御することにより、前記第１のソースフォロアシフト幅を制御し、前記第２の制御用トランジスタは、前記第１の入力信号に基づいて、前記第２のシフト用トランジスタへの供給電流を制御することにより、前記第２のソースフォロアシフト幅を制御する。
【００１９】
前記第１および第２の制御用トランジスタのドレイン電極が、前記第１および第２のシフト用トランジスタのソース電極にそれぞれ接続され、前記第１のシフト用トランジスタおよび前記第２の制御用トランジスタのゲート電極に、前記第１の入力信号が入力され、前記第２のシフト用トランジスタおよび前記第１の制御用トランジスタのゲート電極に、前記第２の入力信号が入力され、前記増幅回路は、前記第１および第２のシフト用トランジスタのソース電極から出力される前記第１および第２のソースフォロア出力信号を増幅する。
【００２０】
前記第１および第２のシフト用トランジスタと、前記第１および第２の制御用トランジスタとが、ＰチャネルＦＥＴ（Field Effect Transistor）であってよい。
【００２１】
本発明は、本発明のレベルシフタ装置を、液晶表示装置に組み込むことができる。
【００２２】
本発明は、本発明の表示装置を、携帯電話、パーソナルデジタルアシスタント（ＰＤＡ）、ノートブックパソコン、カーナビゲーション（テレビ）又はデジタルスティルカメラ（ＤＳＣ）などの電子装置に組み込むこともできる。
【００２３】
本発明に係るレベルシフタ方法は、互いに反転する第１および第２の入力信号を入力し、第１および第２のソースフォロア回路にて、前記第１および第２の入力信号に対して、第１および第２のソースフォロアシフト幅のシフトを行って、第１および第２のソースフォロア出力信号を出力し、前記第１および第２のソースフォロア回路から出力される前記第１および第２のソースフォロア出力信号を増幅するレベルシフト方法であって、前記第１のソースフォロア回路では、前記第２の入力信号に基づいて、前記第１のソースフォロアシフト幅を制御し、前記第２のソースフォロア回路では、前記第１の入力信号に基づいて、前記第２のソースフォロアシフト幅を制御する。
【発明の効果】
【００２４】
本発明によれば、入力信号の電圧振幅を小さくすることが可能なレベルシフタ装置を提供することができる。
【発明を実施するための最良の形態】
【００２５】
（発明の実施の形態）
以下、本発明の実施の形態に係るレベルシフタ装置について、図に基づいて説明する。
図１は、本発明の実施の形態に係るレベルシフタ装置の構成を示す図である。
図２は、本発明の実施の形態に係るレベルシフタを用いた表示装置の回路構成を概略的に示す図である。
【００２６】
図２に示されるように、表示装置２００は、ガラス基板２０１と、表示部２０２と、駆動回路２０３とを備えている。表示部２０２および駆動回路２０３がガラス基板２０１上に形成されている。駆動回路２０３は、外部ＬＳＩ（Large Scale Integration）２０４から供給される画像信号を処理して、表示部２０２を駆動するための信号を表示部２０２に供給する。
【００２７】
本発明の実施の形態に係るレベルシフタ装置１００は、駆動回路２０３に含まれている。駆動回路２０３は、ＬＴＰＳ（Low Temperature Poly Si：低温ポリシリコン）などを用いて、絶縁基板２０１上に形成されている。レベルシフタ装置１００は、入力信号の振幅を、表示装置２００を駆動できるレベルに変換する。外部ＬＳＩ２０４からは、例えば０Ｖ〜１．８Ｖの電圧振幅のデジタル信号が入力される。レベルシフタ装置１００は、入力信号を変換して、例えば０Ｖ〜５．０Ｖの電圧振幅のデジタル信号を出力する。
【００２８】
図１に示されるように、本発明の実施の形態に係るレベルシフタ装置１００は、第１および第２のソースフォロア回路１１０、１２０と、増幅回路１３０と、インバータ１４０と、第１の入力端子ＩＮ１、第２の入力端子ＩＮ２と、出力端子ＯＵＴと、電源ＶＤＤとを備えている。
【００２９】
第１および第２の入力端子ＩＮ１、ＩＮ２には、互いに反転する第１および第２の入力信号Ｓ１、Ｓ２が入力される。第１の入力信号Ｓ１は、ＧＮＤ（＝０Ｖ）〜Ｖｉｎの電圧振幅の信号である。第２の入力信号Ｓ２も、ＧＮＤ（＝０Ｖ）〜Ｖｉｎの電圧振幅の信号である。
【００３０】
第１および第２のソースフォロア回路１１０、１２０は、第１および第２の入力端子ＩＮ１、ＩＮ２に接続されている。第１および第２のソースフォロア回路１１０、１２０は、第１および第２の入力信号Ｓ１、Ｓ２の電圧をシフトする回路である。以下、シフト後の出力信号を第１および第２のソースフォロア出力信号Ｓ３、Ｓ４という。
【００３１】
増幅回路１３０は、電源ＶＤＤと、第１および第２のソースフォロア回路１１０、１２０とに接続されており、第１および第２のソースフォロア出力信号Ｓ３、Ｓ４を増幅する。増幅回路１３０は、インバータ１４０を介して、出力端子ＯＵＴに接続されている。増幅回路１３０は、差動増幅器であって、コンパレータとして機能し、これにより、出力端子ＯＵＴからは、０〜Ｖｏｕｔ（＝ＶＤＤ）の出力信号Ｓ５が出力される。
【００３２】
第１のソースフォロア回路１１０は、第１のシフト用ＦＥＴ１１１と、第１の制御用ＦＥＴ１１２とを備えている。これらＦＥＴ１１１、１１２は共にＰチャネルＦＥＴである。第１の制御用ＦＥＴ１１２のソース電極が電源ＶＤＤに接続されている。第１の制御用ＦＥＴ１１２のドレイン電極が、第１のシフト用ＦＥＴ１１１のソース電極に接続されており、第１のシフト用ＦＥＴ１１１のドレイン電極がＧＮＤに接続されている。第１のシフト用ＦＥＴ１１１のゲート電極は、入力端子ＩＮ１に接続されており、第１の制御用ＦＥＴ１１２のゲート電極は、入力端子ＩＮ２に接続されている。また、第１のシフト用ＦＥＴ１１１のソース電極が増幅回路１３０のＦＥＴ１３３のゲート電極に接続されている。
【００３３】
第１のソースフォロア回路１１０は、前述のように、第１の入力信号Ｓ１の電圧をシフトして、第１のソースフォロア出力信号Ｓ３を増幅回路１３０へ出力する。この電圧シフトは、第１のシフト用ＦＥＴ１１１で行われる。このシフト幅を、第１のソースフォロアシフト幅と呼ぶ。そして、第１の制御用ＦＥＴ１１２は、第１のシフト用ＦＥＴ１１１での第１のソースフォロアシフト幅を第２の入力信号Ｓ２に基づいて制御する機能を有している。
【００３４】
第２のソースフォロア回路１２０は、入出力の接続関係を除き、第１のソースフォロア回路１１０と概ね同様の構成を有している。第２のソースフォロア回路１２０は、第２のシフト用ＦＥＴ１２１と、第２の制御用ＦＥＴ１２２とを備えている。これらＦＥＴ１２１、１２２は共にＰチャネルＦＥＴである。第２の制御用ＦＥＴ１２２のソース電極が電源ＶＤＤに接続されている。第２の制御用ＦＥＴ１２２のドレイン電極が、第２のシフト用ＦＥＴ１２１のソース電極に接続されており、第２のシフト用ＦＥＴ１２１のドレイン電極がＧＮＤに接続されている。第２のシフト用ＦＥＴ１２１のゲート電極は、入力端子ＩＮ２に接続されており、第２の制御用ＦＥＴ１２２のゲート電極は、入力端子ＩＮ１に接続されている。また、第２のシフト用ＦＥＴ１２１のソース電極が増幅回路１３０のＦＥＴ１３４のゲート電極に接続されている。
【００３５】
第２のソースフォロア回路１２０は、第２の入力信号Ｓ２の電圧をシフトして、第２のソースフォロア出力信号Ｓ４を増幅回路１３０へ出力する。この電圧シフトは、第２のシフト用ＦＥＴ１２１で行われる。このシフト幅を、第２のソースフォロアシフト幅と呼ぶ。そして、第２の制御用ＦＥＴ１２２は、第２のシフト用ＦＥＴ１２１での第２のソースフォロアシフト幅を第１の入力信号Ｓ１に基づいて制御する機能を有している。
【００３６】
次に、第１および第２のソースフォロア回路１１０、１２０におけるシフト幅制御の原理について説明する。
以下の説明では、第１のシフト用ＦＥＴ１１１のソース電極とゲート電極の間の電圧を、ソースゲート電圧Ｖｇｓ１といい、第１の制御用ＦＥＴ１１２から第１のシフト用ＦＥＴ１１１へ流れる電流を、電流Ｉ１という。同様に、第２のシフト用ＦＥＴ１２１のソース電極とゲート電極の間の電圧を、ソースゲート電圧Ｖｇｓ２といい、第２の制御用ＦＥＴ１２２から第１のシフト用ＦＥＴ１２１へ流れる電流を、電流Ｉ２という。
【００３７】
第１のソースフォロア回路１１０では、既に述べたように、第１のシフト用ＦＥＴ１１１が第１の入力信号Ｓ１を第１のソースフォロアシフト幅だけシフトする。第１のソースフォロアシフト幅は、第１のシフト用ＦＥＴ１１１のソースゲート電圧Ｖｇｓ１に等しい。
ここで、ソースゲート電圧Ｖｇｓ１は、第１の制御用ＦＥＴ１１２から第１のシフト用ＦＥＴ１１１へ流れる電流Ｉ１に応じて決まる。電流Ｉ１の大きさは、第１の制御用ＦＥＴ１１２により制御される。この制御は、入力端子ＩＮ２から第１の制御用ＦＥＴ１１２のゲート電極に入力される第２の入力信号Ｓ２に従って行われる。
【００３８】
第２の入力信号Ｓ２としてＬｏ信号が第１の制御用ＦＥＴ１１２のゲート電極に入力されたとする。この場合、電流Ｉ１が最大になり、そして、ソースゲート電圧Ｖｇｓ１が最大になり、第１のソースフォロアシフト幅が最大になる。反対に、第２の入力信号Ｓ２としてＨｉ信号が第１の制御用ＦＥＴ１１２のゲート電極に入力されると、電流Ｉ１が最小になり、ソースゲート電圧Ｖｇｓ１が最小になり、第１のソースフォロアシフト幅が最小になる。
【００３９】
このようにして、第１の制御用ＦＥＴ１１２は、第２の入力信号Ｓ２に基づいて、第１のシフト用ＦＥＴ１１１への電流Ｉ１を制御し、これにより第１のシフト用ＦＥＴ１１１での第１のソースフォロアシフト幅を制御することができる。
【００４０】
第２のソースフォロア回路１２０での第２のソースフォロアシフト幅の制御の原理も同様である。第１の入力信号Ｓ１としてＬｏ信号が第２の制御用ＦＥＴ１２２のゲート電極に入力されたとする。この場合、第２のシフト用ＦＥＴ１２１へ供給される電流Ｉ２が最大になり、そして、ソースゲート電圧Ｖｇｓ２が最大になり、第２のソースフォロアシフト幅が最大になる。反対に、第１の入力信号Ｓ１としてＨｉ信号が第２の制御用ＦＥＴ１２２のゲート電極に入力されると、電流Ｉ２が最小になり、ソースゲート電圧Ｖｇｓ２が最小になり、第２のソースフォロアシフト幅が最小になる。
【００４１】
このようにして、第２の制御用ＦＥＴ１２２は、第１の入力信号Ｓ１に基づいて、第２のシフト用ＦＥＴ１２１への電流Ｉ２を制御し、これにより第２のシフト用ＦＥＴ１２１での第２のソースフォロアシフト幅を制御することができる。
【００４２】
上記の第１および第２のソースフォロア回路１１０、１２０のシフト幅制御は、下記のように連携する。例えば、第１の入力信号Ｓ１がＨｉ信号（Ｖｉｎ）であり、第２の入力信号Ｓ２がＬｏ信号（ＧＮＤ）であったとする。第１のソースフォロア出力信号をＶ１、第２のソースフォロア出力信号をＶ２とすると、Ｖ１、Ｖ２は下記の式で表される。
Ｖ１＝Ｖｉｎ＋Ｖｇｓ１
Ｖ２＝Ｖｇｓ２
【００４３】
さらに、Ｖ１とＶ２の差ΔＶは、下式で表される。
ΔＶ＝Ｖｉｎ＋Ｖｇｓ１−Ｖｇｓ２
ここで、第２の入力信号Ｓ２がＬｏ信号なので、電流Ｉ１が最大になり、ソースゲート電圧Ｖｇｓ１が最大である。また、第１の入力信号Ｓ１がＨｉ信号なので、電流Ｉ２が最小であり、ソースゲート電圧Ｖｇｓ２が最小である。したがって、ソースゲート電圧Ｖｇｓ１、Ｖｇｓ２には、Ｖｇｓ１＞Ｖｇｓ２の関係がある。これは、入力信号Ｓ１、Ｓ２の電圧差に対して、ソースフォロア回路１１０、１２０の出力信号Ｓ３、Ｓ４の電圧差が、（Ｖｇｓ１−Ｖｇｓ２）だけ拡大したことを意味する。入力信号が反転した場合も考慮すると、電圧差の拡大量は、（Ｖｇｓ１−Ｖｇｓ２）の絶対値ということができる。
【００４４】
このように、本実施の形態によれば、第１および第２の制御用ＦＥＴ１１２、１２２を設けることにより、入力信号Ｓ１、Ｓ２に基づいて第１、第２のソースフォロアシフト幅を制御し、これにより、入力信号Ｓ１、Ｓ２の電圧差よりもソースフォロア出力信号Ｓ３、Ｓ４の電圧差を拡大できる。
【００４５】
次に、増幅回路１３０について説明する。増幅回路１３０は、ＦＥＴ１３１〜１３４で構成された差動増幅器である。ＦＥＴ１３１、１３２はＰチャネルＦＥＴであり、ＦＥＴ１３３、１３４はＮチャネルＦＥＴである。ＦＥＴ１３１、１３２のソース電極は電源ＶＤＤに接続されている。ＦＥＴ１３１、１３２のドレイン電極は、ＦＥＴ１３３、１３４のドレイン電極と接続されている。ＦＥＴ１３１、１３２のゲート電極は互いに接続されている。ＦＥＴ１３１、１３２のゲート電極は、ＦＥＴ１３１のドレイン電極とＦＥＴ１３３のドレイン電極とに接続されている。
【００４６】
また、ＦＥＴ１３３、１３４のソース電極は、接地電位ＧＮＤに接続されている。ＦＥＴ１３３、１３４のゲート電極は、前述したように、第１および第２のシフト用ＦＥＴ１１１、１２１のソース電極に接続されている。また、増幅回路１３０の出力として、ＦＥＴ１３２のドレイン電極がインバータ１４０に接続されている。
【００４７】
増幅回路１３０は、コンパレータとして機能することにより、第１、第２のソースフォロア回路１１０、１２０の出力信号を増幅する。
増幅回路１３０は、第１、第２のソースフォロア出力信号Ｓ３、Ｓ４の電圧Ｖ１、Ｖ２を比較する。第１のソースフォロア出力信号Ｓ３の電圧Ｖ１の方が小さい場合、増幅回路１３０は電源電圧ＶＤＤを出力する。第１のソースフォロア出力信号Ｓ３の電圧Ｖ１の方が大きい場合、増幅回路１３０の出力信号はＧＮＤになる。
【００４８】
インバータ１４０は、ＦＥＴ１４１、１４２を備えている。インバータ１４０は増幅回路１３０に接続されている。ＦＥＴ１４１はＰチャネルＦＥＴであり、ＦＥＴ１４２はＮチャネルＦＥＴである。より詳細には、ＦＥＴ１４１、１４２のゲート電極がＦＥＴ１３２のドレイン電極に接続されている。ＦＥＴ１４１のソース電極は、電源ＶＤＤに接続されている。ＦＥＴ１４２のドレイン電極は接地電位ＧＮＤに接続されている。ＦＥＴ１４１のドレイン電極とＦＥＴ１４２のソース電極とが、出力端子ＯＵＴに接続されている。
【００４９】
以上に、本実施の形態に係るレベルシフタ回路１００の構成について説明した。上記の説明では、増幅回路１３０がコンパレータとして機能し、ＶＤＤまたはＧＮＤを出力すると述べた。しかし、実際の回路では、回路設定に応じて、増幅回路１３０の出力はＶＤＤまたはＧＮＤからずれた値でよい。
また、増幅回路１３０は、一般的な差動増幅器の一例として示されている。本発明の範囲内で、増幅回路１３０は上記に限定されない。その他の構成の増幅器が備えられてもよい。この点は、インバータ１４０についても同様である。
【００５０】
次に、本発明の実施の形態に係るレベルシフタ装置１００の動作説明を図に基づいて行う。
まず、本発明の実施の形態に係るレベルシフタ装置１００の動作の概略を説明する。第１および第２の入力端子ＩＮ１、ＩＮ２に入力信号Ｓ１、Ｓ２（ＧＮＤ〜Ｖｉｎ）が入力されると、これらの入力信号Ｓ１、Ｓ２がそれぞれ第１および第２のソースフォロア回路１１０、１２０に入力される。次に、第１および第２のソースフォロア回路１１０、１２０が、入力信号Ｓ１、Ｓ２の電圧をシフトして、第１および第２のソースフォロア出力信号Ｓ３、Ｓ４を出力する。そして、増幅回路１３０は、上述のように、コンバータとして機能して、入力される第１および第２のソースフォロア出力信号Ｓ３、Ｓ４を増幅して、インバータ１４０を介して出力信号Ｓ５（ＧＮＤ〜Ｖｏｕｔ）を出力する。
【００５１】
次に、本発明の実施の形態に係るレベルシフタ装置１００の動作の詳細を説明する。
まず、第１の入力端子ＩＮ１からは、第１の入力信号Ｓ１が入力される。また、第２の入力端子ＩＮ２からは、第１の入力信号Ｓ１を反転した第２の入力信号Ｓ２が入力される。
第１の入力信号Ｓ１がＬｏ（＝ＧＮＤ）、第２の入力信号Ｓ２がＨｉ（＝Ｖｉｎ）であったとする。
【００５２】
第１のソースフォロア回路１１０では、第１のシフト用ＦＥＴ１１１のゲート電極にＬｏ信号が入力され、第１の制御用ＦＥＴ１１２のゲート電極にＨｉ信号が入力される。第１の制御用ＦＥＴ１１２へのＨｉ信号の入力により、第１の制御用ＦＥＴ１１２から第１のシフト用ＦＥＴ１１１へ供給される電流Ｉ１が最小になり、第１のシフト用ＦＥＴ１１１のソースゲート電圧Ｖｇｓ１が最小になる。第１のシフト用ＦＥＴ１１１では、このソースゲート電圧Ｖｇｓ１だけ、Ｌｏ信号（ＧＮＤ）がシフトされる。したがって、第１のソースフォロア出力信号Ｓ３としては、“Ｖｇｓ１”が出力され、Ｖｇｓ１は最小になる。
【００５３】
一方、第２のソースフォロア回路１２０では、第２のシフト用ＦＥＴ１２１のゲート電極にＨｉ信号が入力され、第２の制御用ＦＥＴ１２２のゲート電極にＬｏ信号が入力される。第２の制御用ＦＥＴ１２２へのＬｏ信号の入力により、第２の制御用ＦＥＴ１２２から第２のシフト用ＦＥＴ１２１へ供給される電流Ｉ２が最大になり、第２のシフト用ＦＥＴ１２１のソースゲート電圧Ｖｇｓ２が最大になる。第２のシフト用ＦＥＴ１２１では、このソースゲート電圧Ｖｇｓ２だけＨｉ信号（Ｖｉｎ）がシフトされる。したがって、第２のソースフォロア出力信号Ｓ４としては、“Ｖｉｎ＋Ｖｇｓ２”が出力され、Ｖｇｓ２が最大になる。
【００５４】
増幅回路１３０には、第１のソースフォロア回路１１０から“Ｖｇｓ１”が入力され、第２のソースフォロア回路１２０から“Ｖｉｎ＋Ｖｇｓ２”が入力される。Ｖｉｎ＋Ｖｇｓ２＞Ｖｇｓ１であるので、増幅回路１３０は、Ｈｉ信号（＝ＶＤＤ）を出力する。このＨｉ信号が、インバータ１４０を経て、出力端子ＯＵＴから、出力信号Ｓ５（＝Ｖｏｕｔ）として出力される。
【００５５】
上記と反対に、第１の入力信号Ｓ１がＨｉ信号（＝Ｖｉｎ）であり、第２の入力信号Ｓ２がＬｏ信号であったとする。この場合、第１のソースフォロア回路１１０と第２のソースフォロア回路１２０の動作が逆になる。したがって、第１のソースフォロア回路１１０は、第１のソースフォロア出力信号Ｓ３として、“Ｖｉｎ＋Ｖｇｓ１”を出力し、Ｖｇｓ１は最大になる。第２のソースフォロア回路１２０は、第２のソースフォロア出力信号Ｓ４として、“Ｖｇｓ２”を出力し、Ｖｇｓ２は最小になる。Ｖｉｎ＋Ｖｇｓ１＞Ｖｇｓ２であるので、増幅回路１３０は、Ｌｏ信号（＝ＧＮＤ）を出力する。このＬｏ信号が、インバータ１４０を経て、出力端子ＯＵＴから、出力信号Ｓ５（＝ＧＮＤ）として出力される。
【００５６】
上記の動作のうち、前者の場合、すなわち、第１の入力信号Ｓ１がＬｏ、第２の入力信号Ｓ２がＨｉの場合について検討する。シフト幅制御の原理に関して説明したように、第１および第２のソースフォロア出力信号Ｓ３、Ｓ４の電圧差をΔＶとすると、ΔＶは、下式で表される。
ΔＶ＝Ｖｉｎ＋Ｖｇｓ２−Ｖｇｓ１
【００５７】
第１および第２の制御用ＦＥＴ１１２、１２２の制御によって、Ｖｇｓ２およびＶｇｓ１がそれぞれ最大値および最小値になり、両信号は、Ｖｇｓ２＞Ｖｇｓ１の関係にある。したがって、第１および第２のソースフォロア出力信号Ｓ３、Ｓ４の電圧差ΔＶは、入力信号Ｓ１、Ｓ２の差であるＶｉｎよりも拡大する。同様にして、第１の入力信号Ｓ１がＨｉ、第２の入力信号Ｓ２がＬｏの場合においても、第１および第２のソースフォロア出力信号Ｓ３、Ｓ４の電圧差ΔＶは、入力信号Ｓ１、Ｓ２の差であるＶｉｎよりも拡大する。
【００５８】
このように、本実施の形態によれば、第１および第２の制御用ＦＥＴ１１２、１２２を設けたことにより、第１および第２のシフト用ＦＥＴ１１１、１２１における第１および第２のソースフォロアシフト幅が制御される。これにより、第１および第２のソースフォロアシフト幅が異なった大きさになり、その結果、第１および第２のソースフォロア出力信号Ｓ３、Ｓ４の電圧差が拡大する。このような電圧差の拡大効果が得られるので、入力信号Ｓ１、Ｓ２の電圧振幅をより小さくしても、レベルシフト効果が好適に得られる。したがって、入力信号Ｓ１、Ｓ２の電圧振幅を小さくすることが可能になる。
【００５９】
本実施の形態の利点についてさらに説明する。本実施の形態では、第１および第２の入力信号Ｓ１、Ｓ２が、シフト対象の信号としてソースフォロア回路１１０、１２０に入力される。さらに、本実施の形態では、第１および第２の入力信号Ｓ１、Ｓ２が、ソースフォロアシフト幅の制御信号として、反対側のソースフォロア回路にも入力される。このような互い違いの入力により、入力信号Ｓ１、Ｓ２を活用してソースフォロアシフト幅を好適に制御して、入力信号Ｓ１、Ｓ２の電圧差よりもソースフォロア出力信号Ｓ３、Ｓ４の電位差を拡大できている。しかも、入力信号Ｓ１、Ｓ２を反対側のソースフォロア回路にも入力するように入力端子を接続するという簡単な構成でもって、上記の制御を実現することができる。
【００６０】
本実施の形態のレベルシフタ回路を従来技術と比較すると、従来例２では、ソースフォロア回路の電流が固定されており、そのために、上記のようなソースフォロア出力信号の電圧差の拡大効果が得られなかった。これに対して、本実施の形態によれば、電圧差の拡大効果が得られるので、従来よりも入力信号の電圧振幅を縮小することが可能になる。
【００６１】
以上のように、本発明に係るレベルシフタ装置１００について説明した。レベルシフタ装置１００では、第１および第２の制御用ＦＥＴ１１２、１２２を設けたことにより、第１の入力信号Ｓ１、Ｓ２のソースフォロアシフト幅を制御することができる。これにより、第１および第２のソースフォロア出力信号Ｓ３、Ｓ４の電圧差を増加させることができる。これにより、入力信号Ｓ１、Ｓ２の電圧振幅を小さくすることが可能になる。
【００６２】
本発明の実施の形態に係るレベルシフタ装置１００を用いて、ＶＤＤ＝５Ｖに設定し、第１および第２の入力信号Ｓ１、Ｓ２の電圧Ｖｉｎを変化させて、出力端子Ｏｕｔの電圧を測定した。その結果、第１および第２の入力信号Ｓ１、Ｓ２の電圧Ｖｉｎが０．２Ｖ〜５．０Ｖであった場合、出力端子Ｏｕｔの電圧が高精度で、ＶＤＤ＝５Ｖとなった。このように、本発明の実施の形態に係るレベルシフタ装置１００によれば、第１および第２の入力信号Ｓ１、Ｓ２の電圧振幅が極めて小さくなっても、レベルシフト効果が安定して好適に得られる。
【００６３】
また、本発明の実施の形態に係るレベルシフタ装置１００を、液晶表示装置や有機ＥＬ表示装置などの表示装置の駆動回路に組む込みことにより、従来よりも入力信号の電圧振幅を縮小することが可能な表示装置を提供することができる。
【００６４】
また、更に、本発明の実施の形態に係るレベルシフタ装置１００を有する液晶表示装置を、携帯電話、パーソナルデジタルアシスタント（ＰＤＡ）、ノートブックパソコン、カーナビゲーション（テレビ）又はデジタルスティルカメラ（ＤＳＣ）などの電子装置に組み込むことにより、従来よりも入力信号の電圧振幅を縮小することが可能なこれら電子装置を提供することができる。
【００６５】
以上に現時点で考えられる本発明の好適な実施の形態を説明したが、本実施の形態に対して多様な変形が可能なことが理解され、そして、本発明の真実の精神と範囲内にあるそのようなすべての変形を添付の請求の範囲が含むことが意図されている。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施の形態に係るレベルシフタ装置の構成を示す図である。
【図２】表示装置の回路構成を概略的に示す図である。
【図３】従来例１のレベルシフタ回路の構成を示す図である。
【図４】従来例２のレベルシフタ回路の構成を示す図である。
【符号の説明】
【００６７】
２００  表示装置
２０１  ガラス基板
２０２  表示部
２０３  駆動回路
２０４  外部ＬＳＩ
１００  レベルシフタ装置
１１０  第１のソースフォロア回路
１１１  第１のシフト用ＦＥＴ
１１２  第１の制御用ＦＥＴ
１２０  第２のソースフォロア回路
１２１  第２のシフト用ＦＥＴ
１２２  第２の制御用ＦＥＴ
１３０  増幅回路
１３１〜１３４  ＦＥＴ
１４０  インバータ
１４１、１４２  ＦＥＴ
ＩＮ１  第１の入力端子
ＩＮ２  第２の入力端子
ＯＵＴ  出力端子
ＶＤＤ  電源
ＧＮＤ  接地電位
【図１】
2008283613.tif 000003
【図２】
2008283613.tif 000004
【図３】
2008283613.tif 000005
【図４】
2008283613.tif 000006