(57)【要約】【課題】ＭＴＣＭＯＳの適用回路の高速起動と非適用回路への影響排除を両立する。【解決手段】動作停止時にオフし起動時にオンするトランジスタ（パワーゲートトランジスタＰＧＴｒ）を含み、このトランジスタを介してＶｓｓ線の一部である第１電源線４１に内部回路が接続されている第１回路ブロックＣＢ１１と、Ｖｓｓ線の他の一部である第２電源線４２に内部回路が直接接続されている第２回路ブロックＣＢ２と、第１,第２電源線４１と４２間に接続されている電源線スイッチ部ＳＷｒｃｃ１と、制御回路（制御回路ブロック２内の一部）とを有する。制御回路は、パワーゲートトランジスタＰＧＴｒオンより遅れた開始タイミングで、または、当該オンより長い時間かけて徐々に、第１,第２電源線４１と４２を接続するように電源線スイッチ部ＳＷｒｃｃ１を制御する。【選択図】図４
2008283047.tif 000002
【特許請求の範囲】
【請求項１】
動作停止時にオフし起動時にオンするスイッチトランジスタを含み、当該スイッチトランジスタを介して、ローレベルの電源電圧で保持される第１電源線に、所定の機能を実現する内部回路が接続されている第１回路ブロックと、
ローレベルの電源電圧で保持される第２電源線に、所定の機能を実現する内部回路が直接接続されている第２回路ブロックと、
前記第１電源線と前記第２電源線間に接続されている電源線スイッチ部と、
前記スイッチトランジスタのオン動作より遅れた開始タイミングで、または、当該オン動作より長い時間かけて徐々に、前記第１電源線と前記第２電源線を接続するように前記電源線スイッチ部を制御する制御回路と、
を同一の半導体基板に有する半導体集積回路。
【請求項２】
前記第１電源線に、当該第１電源線を外部電源に接続するための電源パッドが設けられている
請求項１に記載の半導体集積回路。
【請求項３】
前記電源線スイッチ部は、前記第１電源線と前記第２電源線間に並列に接続される複数のトランジスタを含み、
前記制御回路は、前記スイッチトランジスタのオン動作時または前記開始タイミングからオンするトランジスタ数を段階的に増やす制御を、前記複数のトランジスタに対して実行する
請求項１に記載の半導体集積回路。
【請求項４】
前記制御回路は、前記第１回路ブロックの起動に先立って、前記電源線スイッチ部をオンからオフに制御する
請求項１に記載の半導体集積回路。
【請求項５】
前記半導体基板に、隣設する２つの第１回路ブロックを含んで第１回路ブロックが複数配置され、
前記隣設する２つの第１回路ブロックの前記第１電源線間に、当該第１電源線同士を接続または遮断する電源線スイッチ部が設けられ、
前記制御回路は、動作停止状態から起動する一方の第１回路ブロックが含むスイッチトランジスタのオン動作より遅れた開始タイミングで、または、当該オン動作より長い時間かけて徐々に、前記第１電源線同士を接続するように前記電源線スイッチ部を制御する
請求項１に記載の半導体集積回路。
【請求項６】
動作停止時にオフし起動時にオンするスイッチトランジスタによって、ローレベルの電源電圧で保持される第１電源線の内部回路への接続を制御することが可能な第１回路ブロックと、ローレベルの電源電圧で保持される第２電源線が内部回路に直接接続されている第２回路ブロックとを備える半導体集積回路の動作方法であって、
前記第１回路ブロックを動作停止状態から起動する際に、前記スイッチトランジスタのオン動作より遅れた開始タイミングで前記第１および第２電源を接続し、または、前記スイッチトランジスタのオン動作より長い時間かけて徐々に前記第１および第２電源線を接続する
半導体集積回路の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、いわゆるＭＴＣＭＯＳなど、動作停止時の低消費電力化が可能な技術が適用された回路ブロック（第１回路ブロック）を含む半導体集積回路と、その第１回路ブロックの起動についての、半導体集積回路の動作方法とに関する。
【背景技術】
【０００２】
近年のＣＭＯＳ集積回路の高集積化および微細化に伴い、電源電圧の低電圧化が進展している。電源電圧の低電圧化は、微細化に伴う信頼性の確保と低消費電力低減の双方の観点から必要であるが、電源電圧が低くなると、ＭＯＳトランジスタの動作速度が低下することから動作速度の向上や回路動作マージン確保の観点からＣＭＯＳトランジスタの閾値電圧を下げる必要がある。たとえば、近年のように最小寸法が１００［ｎｍ］以下のＬＳＩでは電源電圧Ｖddを１.０[Ｖ]程度まで下げる必要があり、その場合にトランジスタの閾値電圧は０.３[Ｖ]程度まで低くする必要がある。
ところが、よく知られているように閾値電圧の低下に伴ってサブスレッショルド領域でのリーク電流の増大が問題となり、このリーク電流をいかに低減するかが重要になっている。
【０００３】
このような状況に鑑みて、リーク特性の改善、あるいは寄生容量などを減らして動作速度を上げるなどプロセスからのアプローチのほかに、回路構成上の工夫としてＭＴＣＭＯＳ(Multi-threshold Complementary Metal Oxide Semiconductor)が提案されている。
ＭＴＣＭＯＳにより構成した論理ＬＳＩでは、一般に、仮想電源電圧供給線（以下、「Ｖ−Ｖｄｄ線」という）と仮想基準電圧供給線（以下、「Ｖ−Ｖｓｓ線」という）の間に接続されている論理回路ブロックと、Ｖ−Ｖｄｄ線と電源電圧供給線（Ｖｄｄ線）間、あるいは、Ｖ−Ｖｓｓ線と基準電圧供給線（Ｖｓｓ線）間に接続され、論理回路ブロックの動作時にオンし非動作時にオフするスイッチトランジスタとを有する。あるいは、Ｖ−Ｖｄｄ線とＶｄｄ線との間、Ｖ−Ｖｓｓ線とＶｓｓ線との間の一方に、スイッチトランジスタを設けることもある。
スイッチトランジスタは、論理回路のロジックトランジスタより閾値電圧が高く、かつ、より大きい電力を扱うためパワーゲートトランジスタとも称される。
【０００４】
ＭＴＣＭＯＳ技術が適用された論理回路ブロックでは、Ｖ−Ｖｄｄ線やＶ−Ｖｓｓ線といった仮想電源ラインに、当該論理回路ブロックを構成する各論理回路セルの動作状況に応じて電位変動が生じる。電位変動が起こると、論理回路の遅延特性が変動し、設計マージンを大きくするなど対処が必要であるため、その分、回路特性向上が制限を受ける。
【０００５】
かかる不利益を解消するために、本願の出願人により、論理回路セルごとにスイッチトランジスタを設けるという発明が既に出願され開示されている（特許文献１参照）。
【特許文献１】特開２００５−１８３６８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１に記載の技術を適用することにより、ＭＴＣＭＯＳセルの仮想電源ラインの電位変動は予測しやすくなり、この技術の適用はマージン設計の最適化に有効である。
【０００７】
ＭＴＣＭＯＳが適用された論理回路ブロックは、ＭＴＣＭＯＳ技術が非適用の他の回路ブロックと電源ライン（Ｖｄｄ線およびＶｓｓ線）を介して繋がっている。このため、単に論理回路セルごとにスイッチトランジスタを設けるということでは、ＭＴＣＭＯＳセルの仮想電源ラインの電位が他の回路ブロックに与える影響排除という観点では不十分である。
【０００８】
図１（Ａ）および図１（Ｂ）に、Ｖ−Ｖｓｓ線とＶｓｓ線との間にスイッチトランジスタを設けたＭＴＣＭＯＳ技術が適用された回路ブロック（以下、第１回路ブロックという）と、ＭＴＣＭＯＳ技術が非適用の他の回路ブロック（以下、第２回路ブロックという）との接続関係を模式的な回路図により示す。
図１（Ａ）および図１（Ｂ）の回路図に、ＭＴＣＭＯＳ適用の第１回路ブロックＣＢ１を示している。第１回路ブロックＣＢ１は、当該半導体集積回路を使用するシステムの電源起動中でも常時オン（電源供給）とはせずに、使用していないときは電源オフして動作停止を行う回路である。第１回路ブロックＣＢ１は、論理回路セルＬＣＣａ,ＬＣＣｂ,ＬＣＣｃを含む。各論理回路セルＬＣＣａ,ＬＣＣｂ,ＬＣＣｃは、仮想電源ラインとして第１回路ブロックＣＢ１のみに設けられているＶ−Ｖｓｓ線とＶｄｄ線間に接続されている。Ｖ−Ｖｓｓ線とＶｓｓ線間に、Ｖ−Ｖｓｓ線とＶｓｓ線の接続と遮断を制御するパワーゲートトランジスタＰＧＴｒ（スイッチトランジスタ）が設けられている。パワーゲートトランジスタＰＧＴｒは、不図示の制御部、例えばＣＰＵにより制御される。パワーゲートトランジスタＰＧＴｒは、リーク電流を遮断するために、論理回路セルＬＣＣａ,ＬＣＣｂ,ＬＣＣｃを構成するロジックトランジスタより閾値電圧が高く設定されている。
【０００９】
一方、ＬＴＣＭＯＳ非適用の第２回路ブロックＣＢ２は、少なくともシステム起動中は常時電源オン（電源供給）する必要がある回路（上記制御回路も含む）である。このため第２回路ブロックＣＢ２においては、Ｖｄｄ線とＶｓｓ線間に、当該第２回路ブロックＣＢ２を構成する論理回路セルＬＣＣ２が、パワーゲートトランジスタＰＧＴｒを介することなく設けられている。具体的に第２回路ブロックＣＢ２において、Ｖ−Ｖｓｓ線は設けられておらず、論理回路セルＬＣＣ２とＶｓｓ線が直接接続されている。
Ｖｄｄ線とＶｓｓ線は、当該半導体集積回路に設けられている電源パッド（不図示）に接続され、実装時に実装基板に設けられているシステム電源等から電源供給を受ける。このときＶｄｄ線は電源電圧Ｖddに接続され、Ｖｓｓ線は基準電圧Ｖｓｓ（例えばＧＮＤ電位）で保持される。
【００１０】
図１（Ａ）に第１回路ブロックＣＢ１が動作停止時、図１（Ｂ）に再起動（復帰）時の電流の流れを併せて示す。
動作停止時には、論理回路セルＬＣＣａ,ＬＣＣｂ,ＬＣＣｃを通ってリーク電流Ｉ(leak)が流れ、動作停止時間が長いと、パワーゲートトランジスタＰＧＴｒがオフしているためＶ−Ｖｓｓ線の電位が電源電圧Ｖdd近くまで上昇することがある。なお、論理回路セルＬＣＣａ,ＬＣＣｂ,ＬＣＣｃとＶｄｄ線間にも、高閾値電圧を有するパワーゲートトランジスタ（不図示）が設けられている場合、これが設けられていない場合に比べると桁違いに低い可能性であるが、論理回路セルのリーク電流は完全なゼロではないのでＶ−Ｖｓｓ線の電位が電源電圧Ｖdd近くまで上昇する可能性もゼロではない。
【００１１】
この状態で第１回路ブロックＣＢ１の動作が復帰すると、図１（Ｂ）に示すように、パワーゲートトランジスタＰＧＴｒがターンオンし、Ｖ−Ｖｓｓ線に溜まった電荷がパワーゲートトランジスタＰＧＴｒを介して放電され、Ｖｓｓ線に突発的な電流（Rush Current)が流れる。この電流を以下、突入電流Ｉ(rush)と表記または呼称する。
【００１２】
ＭＴＣＭＯＳ適用のためのパワーゲート設計では、パワーゲートブロック（第１回路ブロックＣＢ１）が復帰するときに流れる突入電流Ｉ(rush)が、他の周辺の回路に影響を及ぼさないように設計する必要がある。例えば、図１（Ｂ）の例では、第１回路ブロックＣＢ１に最も近い、第２回路ブロックＣＢ２の論理回路セルＬＣＣ２において基準電圧変動による誤動作を防止する必要がある。
【００１３】
このようなＭＴＣＭＯＳ適用回路の復帰時にローレベルの電源電圧変動が、周辺のＭＴＣＭＯＳ非適用回路に及ぼす影響排除に関する技術は、本願発明者による調査ではとくに見出せなかった。
ただし、一般には、パワーゲートトランジスタＰＧＴｒのターンオンを、時間をかけて行うことで突入電流Ｉ(rush)のピーク値を、周辺のＭＴＣＭＯＳ非適用回路の動作に影響がないレベル未満に制御が可能であると考えられる。
【００１４】
図２（Ａ）は、パワーゲートトランジスタＰＧＴｒを瞬時にオンさせた場合における、突入電流Ｉ(rush)の時間変化を模式的に示すグラフである。また、図２（Ｂ）は、パワーゲートトランジスタＰＧＴｒを、時間をかけてゆっくりターンオンさせた制御下における、突入電流Ｉ(rush)の時間変化を模式的に示すグラフである。
パワーゲートトランジスタＰＧＴｒのオン時間を制御すれば、図２（Ａ）に示すように高い突入電流Ｉ(rush)のピーク値を、図２（Ｂ）に示すように、破線の目標レベル以下に制御できる。
【００１５】
しかしながら、パワーゲートトランジスタＰＧＴｒをゆっくりオンさせると、それだけ時間を要し、高速復帰が要求される回路に、この制御技術は適用できない。
【課題を解決するための手段】
【００１６】
本発明に係る半導体集積回路は、第１および第２回路ブロックと、電源線スイッチ部と、電源線スイッチ部を制御する制御回路とを、同一の半導体基板に有する。
【００１７】
前記第１回路ブロックは、いわゆるＭＴＣＭＯＳ技術などを適用することにより、動作停止時の低消費電力を図る回路ブロックである。具体的に、第１回路ブロックは、動作停止時にオフし起動時にオンするスイッチトランジスタ（パワーゲートトランジスタ）を含み、当該スイッチトランジスタを介して、ローレベルの電源電圧で保持される第１電源線に、所定の機能を実現する内部回路（例えば、論理回路セルの各々）が接続されている。
前記第２回路ブロックは、例えば常時オンする必要があるなどの理由で、いわゆるＭＴＣＭＯＳ技術が非適用の回路ブロックである。具体的に、第２回路ブロックは、ローレベルの電源電圧で保持される第２電源線に、所定の機能を実現する内部回路が直接接続されている。
【００１８】
前記電源線スイッチ部は、前記第１電源線と前記第２電源線間に接続されている。
前記制御回路は、前記スイッチトランジスタのオン動作より遅れた開始タイミングで、または、当該オン動作より長い時間かけて徐々に、前記第１電源線と前記第２電源線を接続するように前記電源線スイッチ部を制御する。
【００１９】
上述した構成を有する半導体集積回路によれば、第１回路ブロックの動作停止時にスイッチトランジスタがオフしているため、その内部回路の、ローレベルの電源電圧で保持されるべきノードや内部配線（例えば仮想電源線）が、内部回路のオフリーク電流等によって、例えばハイレベルの電源電圧近くまで上昇する可能性がある。このノードや内部配線に電位上昇により溜まった電荷は、つぎに第１回路ブロックが起動し、スイッチトランジスタがオンすると、当該オン状態のスイッチトランジスタを介して第１電源線に瞬時に放電される。このため、第１電源線の電位が瞬時に高くなる。第１電源線にローインピーダンスの放電経路が確保されている場合には電位上昇は一瞬でピークもあまり高くならないが、放電経路の確保が不十分の場合は電位ピーク値が高く、その後の電位低下も比較的ゆっくりとなる。当該放電経路の確保が十分か不十分かに拘わらず、いずれにしても第１電源線の電位ピークが生じる。
【００２０】
本発明では、電位ピークが生じる第１電源線と、第２回路ブロック側の第２電源線との間に電源線スイッチ部が設けられている。また、制御回路は、電源線スイッチ部の制御において、スイッチトランジスタのオン動作より遅れた開始タイミングで、または、当該オン動作より長い時間かけて徐々に、電源線スイッチ部をオンさせる。
電源線スイッチ部がオンするときの開始タイミングを、スイッチトランジスタがオンするときのタイミングより遅らせる場合は、例えば、上記第１電源線の電位ピークを避けて、電位が十分下がった時点で第１電源線が第２電源線に接続される。
一方、電源線スイッチ部がオンする時間を、スイッチトランジスタがオンする時間より長くする場合は、電源線スイッチ部の接続インピーダンス（接続時の第１および第２電源線間のインピーダンス）が、最初は高い状態から徐々に低下する。そのため、第１電源線の電位ピークを、例えば、接続インピーダンスが比較的高い状態の電源線スイッチ部を介して第２電源線に伝達することにより、ピーク値を減衰させる。
【００２１】
よって、第１電源線の電位ピーク値が、第２電源線に伝達されないか、伝達されても、第２電源線に伝達されたときは既に減衰されているため、当該電位ピーク値が第２回路ブロックの動作に影響を与えない。
なお、第１回路ブロックはスイッチトランジスタのターンオンから起動し、内部回路の動作が始まるため、高速起動される。
【００２２】
本発明に係る半導体集積回路の動作方法は、動作停止時にオフし起動時にオンするスイッチトランジスタによって、ローレベルの電源電圧で保持される第１電源線の内部回路への接続を制御することが可能な第１回路ブロックと、ローレベルの電源電圧で保持される第２電源線が内部回路に直接接続されている第２回路ブロックとを備える半導体集積回路の動作方法であって、前記第１回路ブロックを動作停止状態から起動する際に、前記スイッチトランジスタのオン動作より遅れた開始タイミングで前記第１および第２電源を接続し、または、前記スイッチトランジスタのオン動作より長い時間かけて徐々に前記第１および第２電源線を接続する。
【発明の効果】
【００２３】
本発明によれば、いわゆるＭＴＣＭＯＳ技術が適用された回路の起動による、ローレベルの電源電圧変動が、ＭＴＣＭＯＳ非適用の周辺回路に影響を与えることなく、かつ、高速起動ができるという利益が得られる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施形態を、ＭＴＣＭＯＳ技術が適用と非適用の回路ブロックを混在して有する半導体集積回路（ＩＣ）デバイスを例として、図面を参照して説明する。
【００２５】
《第１実施形態》
図３は、本発明の実施形態に関わる半導体集積回路のブロック構成図である。
図解されている半導体集積回路１は、同一半導体基板に複数の回路ブロック（ここでは４つ）を配置した構成を有する。
具体的には、ＭＴＣＭＯＳ技術が適用された２つの第１回路ブロックＣＢ１１,ＣＢ１２と、ＭＴＣＭＯＳ技術が非適用の第２回路ブロックＣＢ２と、これらの回路ブロックを制御する制御回路ブロック（ＣＯＮＴ）２とが同一半導体基板に、図示のように配置されている。
【００２６】
第１回路ブロックＣＢ１１,ＣＢ１２の各々は、図１に示す第１回路ブロックＣＢ１と同様に、任意数の論理回路セルＬＣＣａ,ＬＣＣｂ,ＬＣＣｃ,…を有する。また、第１回路ブロックＣＢ１１,ＣＢ１２の各々は、仮想電源線として少なくともＶ−Ｖｓｓ線を有し、当該Ｖ−Ｖｓｓ線とＶｄｄ線との間に上記任意数の論理回路セルＬＣＣａ,ＬＣＣｂ,ＬＣＣｃ,…が接続され、Ｖ−Ｖｓｓ線と第１電源線としてのＶｓｓ線との間にパワーゲートトランジスタＰＧＴｒが接続されている。パワーゲートトランジスタＰＧＴｒは、第１回路ブロックごとに１つに限らず、複数あってよい。
パワーゲートトランジスタＰＧＴｒのゲート電圧は、図３に示す破線の経路で、制御回路ブロック２から制御される。これにより、制御回路ブロック２は、第１回路ブロックＣＢ１１,ＣＢ１２の各々に対して独立に動作停止と再起動（復帰）を制御する。
【００２７】
図３に示すように、半導体集積回路１の周縁部に、ハイレベルの電源電圧Ｖddを供給する電源パッド３ｄと、ローレベルの電源電圧としての基準電圧Ｖssを供給する電源パッド３ｓとが、それぞれ複数配置されている。なお、半導体集積回路１の周縁部には、電源パッドのほかに、信号の入出力パッドなども配置されるが、電源パッド以外は図３では図示を省略している。
ローレベルの電源電圧（基準電圧Ｖss）を供給する電源パッド３ｓは、第１回路ブロックＣＢ１１,ＣＢ１２ごとに設けることが望ましい。詳細は後述するが、これは速やかな放電経路の確保のためである。
【００２８】
電源パッド３ｄに接続された電源線（Ｖｄｄ線）と、電源パッド３ｓに接続された電源線（Ｖｓｓ線）は、第１回路ブロックＣＢ１１,ＣＢ１２、第２回路ブロックＣＢ２、ならびに、制御回路ブロック２に対し、それぞれ電源電圧Ｖddと基準電圧Ｖssを供給可能な配線パターンを有する。
図示例の配線パターンでは、各回路ブロックを取り囲むようにＶｄｄ線とＶｓｓ線が配置されている。ここでは回路ブロックに近接してＶｓｓ線が配置され、そのＶｓｓ線より外側にＶｄｄ線が配置されているが、その逆でもよい。
【００２９】
ＭＴＣＭＯＳ適用の回路ブロック（第１回路ブロックＣＢ１１またはＣＢ１２）と、非適用の回路ブロック（第２回路ブロックＣＢ２または制御回路ブロック２）との間、および、ＭＴＣＭＯＳ適用の回路ブロック間に、電源線スイッチ部が１つずつ設けられている。
具体的に、第１回路ブロックＣＢ１１の周囲に配置されたＶｄｄ線およびＶｓｓ線と、第２回路ブロックＣＢ２の周囲に配置されたＶｄｄ線およびＶｓｓ線との間に電源線スイッチ部ＳＷｒｃｃ１が設けられている。同様に、第１回路ブロックＣＢ１２の周囲に配置されたＶｄｄ線およびＶｓｓ線と、制御回路ブロック２の周囲に配置されたＶｄｄ線およびＶｓｓ線との間に電源線スイッチ部ＳＷｒｃｃ２が設けられ、第１回路ブロックＣＢ１１の周囲に配置されたＶｄｄ線およびＶｓｓ線と、第１回路ブロックＣＢ１２の周囲に配置されたＶｄｄ線およびＶｓｓ線との間に電源線スイッチ部ＳＷｒｃｃ３が設けられている。
【００３０】
電源線スイッチ部ＳＷｒｃｃ１〜ＳＷｒｃｃ３の各々は、Ｖｄｄ線同士の接続を制御する部分と、Ｖｓｓ線同士の接続を制御する部分とからなる。各部分は、Ｐチャネル型またはＮチャネル型の単一のトランジスタ、あるいは、複数のトランジスタから構成してよい。
複数のトランジスタ構成の場合、Ｐチャネル型トランジスタとＮチャネル型トランジスタを並列接続したトランスファゲート構成としてよい。あるいは、後述するように、同一のチャネル型を有する２以上のトランジスタを並列に接続させた多段構成としてよい。
電源線スイッチ部ＳＷｒｃｃ１〜ＳＷｒｃｃ３の各々は、図３に実線で示すように、トランジスタのゲート電圧を制御するために制御回路ブロック２に接続されている。制御回路ブロック２内に「制御回路」に相当する機能部が設けられ、当該機能部（制御回路）が電源線スイッチ部ＳＷｒｃｃ１〜ＳＷｒｃｃ３の各々を独立に制御可能となっている。
【００３１】
図４（Ａ）および図４（Ｂ）に、電源線スイッチ部ＳＷｒｃｃ１の各部分が単一のトランジスタからなる場合を例として、第１回路ブロックＣＢ１１、第２回路ブロックＣＢ２、および、その接続箇所を示す。
図４（Ａ）および図４（Ｂ）は、電源線スイッチ部ＳＷｒｃｃ１が設けられていること以外は図１（Ａ）および図１（Ｂ）と同じであり、同一符号を付して共通な構成の説明を省略する。
【００３２】
電源線スイッチ部ＳＷｒｃｃ１は、Ｖｓｓ線同士の接続を制御する突入電流制御トランジスタＲＣＣＴｒ１と、Ｖｄｄ線同士の接続を制御する制御トランジスタＲＣＣＴｒ２とからなる。
本例の突入電流制御トランジスタＲＣＣＴｒ１および制御トランジスタＲＣＣＴｒ２はＮＭＯＳトランジスタであり、ゲートが共通化されて制御回路ブロック２により制御される。
【００３３】
つぎに、図４と、図５のフロー図を用いて、本実施形態における半導体集積回路１の動作方法（ＭＴＣＭＯＳ回路ブロックの起動方法）を説明する。
図５に示すステップＳＴ１では、ＭＴＣＭＯＳ回路ブロックである第１回路ブロックＣＢ１１が動作停止状態にあり、そのためパワーゲートトランジスタＰＧＴｒがオフしている。このとき、図４（Ａ）に示すように、Ｖ−Ｖｓｓ線がＶｓｓ線（第１電源線４１）と切り離されているため、Ｖｄｄ線を電源供給源として論理回路セルＬＣＣａ,ＬＣＣｂ,ＬＣＣｃのリーク特性に応じてリーク電流Ｉ(leak)が流れる。そのため、Ｖ−Ｖｓｓ線の電位が上昇して、動作停止時間が長いとＶ−Ｖｓｓ線の電位が電源電圧Ｖdd近くまで上昇することがある。
【００３４】
また、ステップＳＴ１では、突入電流制御トランジスタＲＣＣＴｒ１および制御トランジスタＲＣＣＴｒ２が共にオフしているため（ＳＷｒｃｃ１；Ｏｆｆ）、第２回路ブロックＣＢ２側のＶｓｓ線（第２電源線４２）は、第１回路ブロックＣＢ１１側のＶｓｓ線（第１電源線４１）と電気的に切り離されている。
【００３５】
制御回路ブロック２からの指示で第１回路ブロックＣＢ１１が起動され、パワーゲートトランジスタＰＧＴｒがターンオンされる（ステップＳＴ２）。続いて、パワーゲート回路ブロック（ＰＧＢ）である第１回路ブロックＣＢ１１が実際に起動したかを確認し（ステップＳＴ３）、起動が確認されれば電源線スイッチ部ＳＷｒｃｃ１をオンする（ステップＳＴ４）。
このように本実施形態では、制御回路ブロック２がパワーゲートトランジスタＰＧＴｒをオンしてから遅れて電源線スイッチ部ＳＷｒｃｃ１をオンする。パワーゲートトランジスタＰＧＴｒがオンすると、Ｖ−Ｖｓｓ線に溜まっていた電荷が、図４（Ｂ）に示すように、オン状態のパワーゲートトランジスタＰＧＴｒ、第１電源線４１（Ｖｓｓ線）、電源パッド３ｓを介して突入電流Ｉ(rush)として放電される。
【００３６】
図６（Ａ）にパワーゲートトランジスタＰＧＴｒを流れる電流の時間変化を、図６（Ｂ）に第２電源線４２における電位の時間変化を示す。
電源線スイッチ部ＳＷｒｃｃ１をターンオンするタイミングは、例えば、図６（Ａ）に示すように、パワーゲートトランジスタＰＧＴｒをオンする時間Ｔ０から、所定の遅延時間Ｔｄだけ遅れた時間Ｔ１に設定される。このため、突入電流Ｉ(rush)は十分に放電された後に第１電源線４１と第２電源線４２が接続されるため、第２電源線４２には突入電流Ｉ(rush)による電位変動が全く生じないか、生じたとしても、図６（Ｂ）に示すように、第２回路ブロックＣＢ２の動作に影響する破線により示すレベルＬより十分に低い電位変動とすることができる。
一方で、第１回路ブロックＣＢ１１の起動速度の観点では、図５に示すステップＳＴ２でパワーゲートトランジスタＰＧＴｒが瞬時にオンされ、そこから起動が開始される。このため、第１回路ブロックＣＢ１１は高速起動される。
【００３７】
なお、第１電源線４１に電源パッド３ｓを接続させていない場合は、図６（Ａ）に示す突入電流Ｉ(rush)によって第１電源線４１の配線容量が充電されるため、図７に示すように第１電源線４１の電位が一旦ピークを示してから、ある電位に比較的ゆっくりと収束する場合が多い。この場合、上記遅延時間Ｔｄを大きくして、第１電源線４１の電位が十分下がった時間Ｔ１で電源線スイッチ部ＳＷｒｃｃ１をオンするとよい。これにより、少なくとも、第２電源線４２には突入電流Ｉ(rush)に基づく第１電源線４１の電位ピーク値が第２電源線４２側に伝達されないため、第２回路ブロックＣＢ２の誤動作を有効に防止できる。
なお、このように電源線スイッチ部ＳＷｒｃｃ１のオンを遅らせても、第１回路ブロックＣＢ１１の起動はパワーゲートトランジスタＰＧＴｒがオンするタイミングで開始されることに変わりない。ただし、放電経路が十分でない場合は、Ｖ−Ｖｓｓ線の電位降下は若干遅れることもあり、ステップＳＴ３の起動確認に時間を要する場合も考えられるが、それでも、パワーゲートトランジスタＰＧＴｒを徐々に開ける制御より十分な高速起動が達成できる。
【００３８】
なお、制御回路ブロック２は、第１回路ブロックＣＢ１１の再起動を行う場合は、まず、定常状態でオンしている電源線スイッチ部ＳＷｒｃｃ１をオフしてから、図５に示すステップＳＴ１からの処理が実行されるように制御を行うとよい。
また、以上の再起動時の動作および制御は、図３において電源線スイッチ部ＳＷｒｃｃ２により第１回路ブロックＣＢ１２の再起動が制御回路ブロック２の動作に影響しないようにする場合、さらには、電源線スイッチ部ＳＷｒｃｃ３の一方側の第１回路ブロックＣＢ１１またはＣＢ１２について他方に影響しないように再起動する場合に同様に実行される。
【００３９】
《第２実施形態》
本実施形態は再起動方法の他の例と、それに適した電源線スイッチ部の構成例を示すものである。よって、図３の全体構成、図４の電源線スイッチ部以外の構成、および、図５と、それらの説明箇所は、第１実施形態のものが同様に適用される。
【００４０】
図８（Ａ）に本実施形態に関わる電源線スイッチ部の一部（突入電流制御トランジスタＲＣＣＴｒ１）の構成を示し、図８（Ｂ）に、突入電流制御トランジスタＲＣＣＴｒ１のインピーダンス変化を模式的に示す。
本実施形態における突入電流制御トランジスタＲＣＣＴｒ１（図３の電源線スイッチ部ＳＷｒｃｃ１〜ＳＷｒｃｃ３におけるＶｓｓ線接続部分に対応）は、図８（Ａ）に示すように、ＭＴＣＭＯＳ回路ブロック側の第１電源線４１と、ＭＴＣＭＯＳ非対応回路ブロック側の第２電源線４２との間に、Ｎ個（Ｎ≧２）のトランジスタ（本例ではＮＭＯＳトランジスタＴＲ１,…,ＴＲｎ）を並列に接続した構成を有する。複数のＮＭＯＳトランジスタＴＲ１,…,ＴＲｎのゲートは独立して制御回路ブロック２により制御可能になっている。
【００４１】
このような突入電流制御トランジスタＲＣＣＴｒ１は、第１電源線４１側の端子と第２電源線４２側の端子間のインピーダンスＺ（主に抵抗）を時間とともに変化させる可変抵抗素子として表すことができる。より詳細には、制御回路ブロック２は、突入電流制御トランジスタＲＣＣＴｒ１内のＮ個のＮＭＯＳトランジスタＴＲ１,…,ＴＲｎのうち、オンするトランジスタを順次増やすなどして、全体のオン抵抗を時間とともに低下させることでインピーダンスＺを順次下げるように制御する。
なお、ＮＭＯＳトランジスタＴＲ１,…,ＴＲｎを、ゲート幅を変えて形成し、その組み合わせによりインピーダンスＺを変化させてよい。この場合、ゲート幅が同じ場合に比較すると、トランジスタ数を少なくしてもインピーダンスを多彩に変化させることが可能である。また、インピーダンス変化の開始点は、パワーゲートトランジスタＰＧＴｒのオンと同時か、それより若干遅らせるかのいずれでもよい。
【００４２】
これにより、図９に示すように、第１電源線４１を流れる突入電流Ｉ(rush)（破線表示）に対して、第２電源線４２に流れ込む電流（実線表示）のピーク値を低減し、これによりＭＴＣＭＯＳ非適用回路ブロックの誤動作を有効に防止することができる。
【００４３】
以上の第１および第２実施形態によれば、第１電源線４１と第２電源線４２間に接続された突入電流制御トランジスタＲＣＣＴｒ１を各々含む電源線スイッチ部ＳＷｒｃｃ１〜ＳＷｒｃｃ３を、半導体集積回路１内の必要な回路ブロック間に設けることにより、パワーゲートトランジスタＰＧＴｒをゆっくりオンさせるという制御が不要である。また、パワーゲートトランジスタＰＧＴｒを低いオン抵抗で瞬時に開いても、突入電流Ｉ(rush)の影響が第２電源線４２側に伝達されない、または、伝達されてもＭＴＣＭＯＳ非適用回路ブロックの動作に影響しないレベルに抑圧される。
したがって本実施形態では、パワーゲートトランジスタＰＧＴｒのオン動作を高速にしてＭＴＣＭＯＳ適用回路ブロックを短い時間で起動することと、ＭＴＣＭＯＳ非適用回路ブロックのＶｓｓ線を介した電位干渉による誤動作防止とを両立できる。
【図面の簡単な説明】
【００４４】
【図１】（Ａ）および（Ｂ）は、ＭＴＣＭＯＳの適用回路ブロックと非適用回路ブロック間のＶｓｓ線を介した電位干渉を説明するための模式的な回路図である。
【図２】（Ａ）および（Ｂ）は、パワーゲートトランジスタを瞬時にオンした場合とゆっくり制御しながらオンした場合とで突入電流の時間変化を比較したグラフである。
【図３】本発明の実施形態に関わる半導体集積回路のブロック構成図である。
【図４】第１実施形態の動作説明に用いた図１と同様な回路図である。
【図５】第１および第２実施形態に関わる制御のフロー図である。
【図６】（Ａ）はパワーゲートトランジスタを流れる突入電流を、（Ｂ）は第２電源線での電位を、それぞれ時間変化で示すグラフである。
【図７】放電経路の確保が不十分な場合の第１電源線の電位についての時間変化を示すグラフである。
【図８】（Ａ）は第２実施形態に関わる突入電流制御トランジスタの構成図、（Ｂ）はインピーダンス変化の説明図である。
【図９】インピーダンス制御による効果を示す、第２電源線電位の時間変化のグラフである。
【符号の説明】
【００４５】
１…半導体集積回路、２…制御回路ブロック（ＭＴＣＭＯＳ非適用）、３ｄ,３ｓ…電源パッド、４１…第１電源線（Ｖss）、４２…第２電源線（Ｖss）、ＣＢ１１,ＣＢ１２…第１回路ブロック（ＭＴＣＭＯＳ適用回路ブロック、パワーゲート回路ブロック）、ＣＢ２…第２回路ブロック（ＭＴＣＭＯＳ非適用回路ブロック）、ＳＷｒｃｃ１〜ＳＷｒｃｃ３…電源線スイッチ部、ＲＣＣＴｒ１…突入電流制御トランジスタ、ＲＣＣＴｒ２…制御トランジスタ、ＰＧＴｒ…パワーゲートトランジスタ
【図１】
2008283047.tif 000003
【図２】
2008283047.tif 000004
【図３】
2008283047.tif 000005
【図４】
2008283047.tif 000006
【図５】
2008283047.tif 000007
【図６】
2008283047.tif 000008
【図７】
2008283047.tif 000009
【図８】
2008283047.tif 000010
【図９】
2008283047.tif 000011