(57)【要約】【課題】ＣＶＤ法により上部電極を成膜する際の下地層へのダメージを防止する半導体装置の製造方法および半導体装置を提供する。【解決手段】半導体基板１１上の層間絶縁膜１６に設けられた凹部１７の内壁を覆う状態で、層間絶縁膜１６上にゲート絶縁膜１８を形成する工程と、ゲート絶縁膜１８上に、仕事関数を制御する第１ゲート電極層１９ａを形成する第１工程と、第１ゲート電極層１９ａ上に、下地層へのバリア性を有する第２ゲート電極層１９ｂを形成する第２工程と、第２ゲート電極層１９ｂが設けられた凹部１７を埋め込む状態で、第２ゲート電極層１９ｂ上に、化学的気相成長法により、第１ゲート電極層１９ａよりも抵抗の低い第３ゲート電極層１９ｃを形成する第３工程とを行うことを特徴とする半導体装置の製造方法と半導体装置である。【選択図】図２
2008004578.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して金属を含むゲート電極を形成する工程を有する半導体装置の製造方法であって、
前記ゲート電極を形成する工程では、
前記ゲート絶縁膜上に、前記ゲート電極の仕事関数を規定する第１ゲート電極層を形成する第１工程と、
前記第１ゲート電極層上に、下地層へのバリア性を有する第２ゲート電極層を形成する第２工程と、
化学的気相成長法により、前記第２ゲート電極層上に、前記第１ゲート電極層よりも抵抗の低い第３ゲート電極層を形成する第３工程とを行う
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記半導体基板上の絶縁膜に設けられた当該半導体基板に達する状態の凹部に、当該凹部の内壁を覆う状態で設けられた前記ゲート絶縁膜を介して前記ゲート電極を埋め込み形成する
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記第２工程では、前記第３工程の化学的気相成長法に用いる成膜ガスに対してバリア性を有する前記第２ゲート電極層を形成する
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記第３ゲート電極層はタングステンで形成されている
ことを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板上にゲート絶縁膜を介して金属を含むゲート電極を備えた電界効果トランジスタからなる半導体装置であって、
前記ゲート電極は、当該ゲート電極の仕事関数を規定する第１ゲート電極層と、下地層へのバリア性を有する第２ゲート電極層と、前記第１ゲート電極層よりも抵抗の低い第３ゲート電極層とを順次積層してなる
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、さらに詳しくは、メタルゲート電極を有する半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
メタルゲート電極は、従来の多結晶シリコン（Ｐｏｌｙ−Ｓｉ）ゲート電極に代わる技術として研究が進められている。メタルゲート電極をインテグレーションする場合、ＮチャネルＭＯＳ型電界効果トランジスタ（ＮＭＯＳＦＥＴ）とＰチャネルＭＯＳ型電界効果トランジスタ（ＰＭＯＳＦＥＴ）とで適正な閾値電圧を得るために、それぞれのゲート電極に適正な仕事関数を有する仕事関数制御金属を用いる必要がある。しかし、仕事関数制御金属は、必ずしも低抵抗な材料であるとは限らないため、仕事関数制御金属のみでゲート電極を構成すると、ゲート抵抗の高抵抗化に伴い、トランジスタの閾値電圧まで達する時間が長くなり、トランジスタのスピードが劣化することが予想される。
【０００３】
この問題を避けるため、基板上にゲート絶縁膜を介して仕事関数制御金属を薄く成膜した後、タングステン（Ｗ）やルテニウム（Ｒｕ）等の低抵抗な金属を上部電極として厚く成膜し、ゲート電極全体のゲート抵抗を下げる方法が考えられている（例えば、非特許文献１参照）。
【０００４】
【非特許文献１】Y.Akasaka,et.al「Impact of Electrode-side Chemical Structure on Electron Mobility in Metal/HfO2 MISFETs with sub-1nm EOT」Symposium on VLSI Technology Digest of Technical Papers，（米），2005年，p.228
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、上述したように、半導体基板上にゲート絶縁膜を介して仕事関数制御金属を薄く成膜した後、上部電極として例えば化学的気相成長（Chemical Vapor Deposition（ＣＶＤ））法によりＷを積層させる場合、成膜ガスとして用いるフッ化タングステン（ＷＦ6）が、下地となる仕事関数制御金属と反応したり、フッ素がゲート絶縁膜まで入り込む等のダメージを与え、半導体装置の歩留まりを著しく損ねることが、我々の検討の結果明らかになった。
【０００６】
そこで、本発明は、ＣＶＤ法により上部電極を成膜する際の下地層へのダメージを防止する半導体装置の製造方法および半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００７】
上述したような目的を達成するために、本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介して金属を含むゲート電極を形成する工程を有する半導体装置の製造方法であって、ゲート電極を形成する工程では、次のような工程を順次行うことを特徴としている。まず、第１工程では、上記ゲート絶縁膜上に、ゲート電極の仕事関数を規定する第１ゲート電極層を形成する。次に、第２工程では、第１ゲート電極層上に、下地層へのバリア性を有する第２ゲート電極層を形成する。次いで、第３工程では、化学的気相成長（ＣＶＤ）法により、第２ゲート電極層上に、第１ゲート電極層よりも抵抗の低い第３ゲート電極層を形成する。
【０００８】
このような半導体装置の製造方法によれば、第２工程において、第１ゲート電極層上に、下地層へのバリア性を有する第２ゲート電極層を形成することから、第３工程において、第２ゲート電極層上に、ＣＶＤ法により、第３ゲート電極層を形成する際に、ＣＶＤ法に用いる成膜ガスによる第１ゲート電極層やゲート絶縁膜へのダメージが抑制される。また、第１ゲート電極層よりも抵抗の低い第３ゲート電極層を形成することで、ゲート電極が低抵抗化されるため、トランジスタの閾値電圧まで達する時間が短くなり、トランジスタのスピードが向上するだけでなく、消費電力が低減される。
【０００９】
また、本発明の半導体装置は、基板上にゲート絶縁膜を介して金属を含むゲート電極が設けられた半導体装置であって、ゲート電極は、このゲート電極の仕事関数を規定する第１ゲート電極層と、下地層へのバリア性を有する第２ゲート電極層と、第１ゲート電極層よりも抵抗の低い第３ゲート電極層を順次積層してなることを特徴としている。
【００１０】
このような半導体装置によれば、第１ゲート電極層よりも抵抗の低い第３ゲート電極層が形成されることで、トランジスタの閾値電圧まで達する時間が短くなり、スピードが向上するだけでなく、消費電力が低減される。
【発明の効果】
【００１１】
以上、説明したように、本発明の半導体装置の製造方法および半導体装置によれば、第３ゲート電極層を形成する際に、ＣＶＤ法に用いる成膜ガスによる第１ゲート電極層やゲート絶縁膜へのダメージが防止されることから、半導体装置の歩留まりを向上させることができる。また、トランジスタのスピードが向上するだけでなく、消費電力が低減されるため、トランジスタの高性能化と低消費電力化が図れる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、各実施形態においては、半導体装置の構成を製造工程順に説明する。
【００１３】
（第１実施形態）
本発明の半導体装置の製造方法に係わる実施の形態の一例を、ＰＭＯＳＦＥＴの製造方法を例にとり、図１〜図２の製造工程断面図によって説明する。本実施形態においては、ゲート電極を埋め込み形成する例について説明する。
【００１４】
図１（ａ）に示すように、通常のＰＭＯＳＦＥＴの製造方法と同様の方法で、例えば、素子分離領域（図示省略）が形成されたシリコン基板からなる半導体基板１１上に、酸化シリコンからなるゲート絶縁膜１２を介して、Ｐｏｌｙ−Ｓｉからなるダミー電極１３を形成する。次いで、例えばイオン注入法により、ダミー電極１３をマスクとして、ダミー電極１３の両側の半導体基板１１にｐ型不純物を導入し、熱処理により不純物を活性化させることで、ソース・ドレイン領域１４、１５を形成する。その後、上記ダミー電極１３を覆う状態で、半導体基板１１上に、例えば酸化シリコン（ＳｉＯ2）単層膜またはＳｉＯ2／窒化シリコン（ＳｉＮ）積層膜からなる層間絶縁膜１６を形成する。
【００１５】
なお、ここでは、ダミー電極１３の両側の半導体基板１１にソース・ドレイン領域１４，１５を形成する例について説明するが、ダミー電極１３の両側の半導体基板１１にＬＤＤ（Lightly Doped Drain）領域（図示省略）を介してソース・ドレイン領域１４、１５を形成してもよい。この場合には、ダミー電極１３の両側の半導体基板１１に低濃度のｐ型不純物を導入してＬＤＤ領域を形成する。その後、ダミー電極１３の両脇にサイドウォール（図示省略）を形成し、ダミー電極１３とサイドウォールをマスクとして、高濃度のｐ型不純物を導入することで、ソース・ドレイン領域１４、１５を形成する。
【００１６】
次に、図１（ｂ）に示すように、化学的機械的研磨（Chemical Mechanical Polishing（ＣＭＰ））法により、ダミー電極１３の表面が露出するまで、層間絶縁膜１６を除去する。
【００１７】
次いで、図１（ｃ）に示すように、エッチングガスとして例えば六フッ化硫黄（ＳＦ6）、塩素（Ｃｌ2）、酸素（Ｏ2）の混合ガスを用いたドライエッチング法により、ダミー電極１３を除去した後、希フッ酸（Diluted Hydrofluoric Acid（ＤＨＦ））を用いたウェットエッチングにより、ゲート絶縁膜１２を除去することで、半導体基板１１に達する凹部１７を形成する。ここで、凹部１７内には、後述するようにゲート電極が形成されることから、ダミー電極１３の幅で規定されるこの凹部１７の幅が、ゲート長Ｌｇとなる。ここでは、凹部１７の幅が例えば５０ｎｍであることとする。
【００１８】
続いて、図２（ｄ）に示すように、凹部１７の内壁を覆う状態で、層間絶縁膜１６上に、例えば酸化ハフニウム（ＨｆＯ2）からなるゲート絶縁膜１８を例えば３ｎｍの膜厚で形成する。ここでは、ゲート絶縁膜１８として、ＨｆＯ2を用いることとするが、ゲート絶縁膜１８としては、ＨｆＯ2の他にも酸化シリコン（ＳｉＯ2）、酸窒化シリコン（ＳｉＯＮ）、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸窒化ハフニウム（ＨｆＯＮ）、酸化チタンハフニウム（ＨｆＴｉＯ）等が用いられる。
【００１９】
その後、凹部１７に上記ゲート絶縁膜１８を介してゲート電極を埋め込み形成する。ここで、ゲート電極は、後述するように、第１ゲート電極層、第２ゲート電極層、第３ゲート電極層を順次積層してなる。
【００２０】
具体的には、上記ゲート絶縁膜１８が設けられた凹部１７の内壁を覆う状態で、第２ゲート絶縁膜１８上に、ゲート電極の仕事関数を規定する第１ゲート電極層１９ａを形成する。この第１ゲート電極層１９ａは、ＰＭＯＳＦＥＴにおける適正な閾値電圧を得るために、適正な仕事関数（例えば４．８ｅＶ〜５．２ｅＶ）を有する金属含有材料で構成される。ここでは、例えば物理的気相成長（Physical Vapor Deposition（ＰＶＤ））法、ＣＶＤ法、原子層蒸着（Atomic Layer Deposition（ＡＬＤ））法などにより、Ｒｕからなる第１ゲート電極層１９ａを５ｎｍの膜厚で形成する。
【００２１】
なお、上記第１ゲート電極層１９ａとしては、上記Ｒｕ以外に、白金（Ｐｔ）、ニッケル（Ｎｉ）、イリジウム（Ｉｒ）、Ｗ、レニウム（Ｒｅ）などの純金属およびそれらの合金、シリサイド、窒化物、酸化物などを用いてもよい。
【００２２】
次に、図２（ｅ）に示すように、第１ゲート電極層１９ａが設けられた凹部１７の内壁を覆う状態で、第１ゲート電極層１９ａ上に下地層へのバリア性を有する第２ゲート電極層１９ｂを形成する。ここでは、後工程で、例えば成膜ガスにＷＦ6を用いたＣＶＤ法により、Ｗからなる第３ゲート電極層を形成することから、ＷＦ6に対してバリア性を有する材質で第２ゲート電極層１９ｂを形成する。これにより、ＷＦ6が下地の第１ゲート電極層１９ａと反応したり、Ｆがゲート絶縁膜１８に入り込んでダメージを与えることが防止される。ここで、第２ゲート電極層１９ｂの膜厚は、第３ゲート電極層を凹部１７に埋め込む際の埋め込み特性を悪化を防ぐため、下地層へのバリア性が発揮できる範囲で、できるだけ薄い方が好ましい。
【００２３】
ここでは、例えばスパッタリング法からなる物理的気相成長（Physical Vapor Deposition（ＰＶＤ））法により、例えばＷからなる第２ゲート電極層１９ｂを５ｎｍの膜厚で形成する。この成膜条件の一例としては、例えばＷターゲットが設置された指向性のマグネトロンスパッタリング装置を用いて、ＤＣパワーを２０００Ｗ、アルゴン（Ａｒ）ガスをガス流量８０ｍｌ／ｍｉｎに設定する。ただし、ガス流量は、標準状態における体積流量を示すこととする。
【００２４】
なお、第２ゲート電極層１９ｂとしては、上述したＰＶＤ法によるＷ以外に、Ｗ、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、モリブデン（Ｍｏ）を含む合金膜またはこれらの窒化膜を形成してもよく、成膜方法も上記ＰＶＤ法に限らず、ＣＶＤ法やその他の方法であってもよい。ただし、Ｗ等、ＣＶＤ法による成膜の際にＦを含む成膜ガスを用いる場合には、Ｆが下地層にダメージを与えることから、ＣＶＤ法以外の方法で形成する必要がある。
【００２５】
さらに、上記第１ゲート電極層１９ａの表面を窒化することで、下地層へのバリア性を有する第２ゲート電極層１９ｂを形成してもよい。この場合には、第１ゲート電極層１９ａがゲート絶縁膜１８との界面付近まで窒化されると、仕事関数が変動するため、第１ゲート電極層１９ａの表面側のみを窒化して、改質層を形成する。そして、この改質層が第２のゲート電極層１９ｂとなる。ここで、表面窒化処理方法としては、第１ゲート電極層１９ａの表面に、プラズマ窒化処理または熱窒化処理を行うこととする。プラズマ窒化処理の処理条件の一例としては、窒素（Ｎ2）ガスを用い、処理雰囲気の圧力を２．６７Ｐａ、ソース電源のパワーを３００Ｗに設定して行う。また、熱窒化処理の一例としては、アンモニア（ＮＨ3）ガスを用い、７００℃で半導体基板１１を加熱する。
【００２６】
次いで、図２（ｆ）に示すように、ＣＶＤ法により、第２ゲート電極層１９ｂが設けられた凹部１７を埋め込む状態で、第２ゲート電極層１９ｂ上に、第１ゲート電極層１９ａよりも抵抗の低い第３ゲート電極層１９ｃを形成する。これにより、凹部１７が第１ゲート電極層１９ａ、第２ゲート電極層１９ｂおよび第３ゲート電極層１９ｃで埋め込まれた状態となる。ここでは、第３ゲート電極層１９ｃが、例えばＷで形成されることとする。ここで、ＣＶＤ法によるＷの成膜は、埋め込み特性に優れているため、ボイドを生じさせることなく上記凹部１７を第３ゲート電極層１９ｃで埋め込むことが可能となる。
【００２７】
第１ゲート電極層１９ａよりも抵抗の低い上記第３ゲート電極層１９ｃとしては、Ｗに限定されるものではなく、第１ゲート電極層１９ａよりも抵抗が低い金属含有材料であれば、Ｒｕ等の他の金属含有材料を用いることが可能である。
【００２８】
ここで、ＣＶＤ法によるＷの成膜条件としては、成膜ガスとして、ＷＦ6、Ｎ2、水素（Ｈ2）、Ａｒを用い、ガス流量をＷＦ6／Ｎ2／Ｈ2／Ａｒ＝７５／３００／５００／２２００（ｍｌ／ｍｉｎ）、成膜温度を４５０℃に設定して行う。ただし、ガス流量は、標準状態における体積流量を示すこととする。
【００２９】
その後、図２（ｇ）に示すように、例えばＣＭＰ法により、層間絶縁膜１６の表面が露出されるまで、凹部１７以外の、第３ゲート電極層１９ｃ、第２ゲート電極層１９ｂ、第１ゲート電極層１９ａ、ゲート絶縁膜１８を除去する。これにより、凹部１７内に、第２ゲート絶縁膜１８を介して、第１ゲート電極層１９ａ、第２ゲート電極層１９ｂ、第３ゲート電極層１９ｃを順次積層してなるゲート電極１９が形成される。なお、ここでは、層間絶縁膜１６上のゲート絶縁膜１８を除去したが、ゲート絶縁膜１８は残存させてもよい。ただし、ゲート絶縁膜１８が高誘電率（Ｈｉｇｈ−ｋ）膜で形成される場合には、容量が高くなるため、除去することが好ましい。
【００３０】
この後の工程は、通常のＰＭＯＳＦＥＴの製造方法と同様に、ゲート電極１９上および層間絶縁膜１６上に上層となる層間絶縁膜を形成し、配線形成等を行う。
【００３１】
このような半導体装置の製造方法および半導体装置によれば、第１ゲート電極層１９ａ上に、下地層へのバリア性を有する第２ゲート電極層１９ｂを形成することから、第２ゲート電極層１９ｂ上に、ＣＶＤ法により、Ｗからなる第３ゲート電極層１９ｃを形成する際に、成膜ガスとして用いるＷＦ6による第１ゲート電極層１９ａやゲート絶縁膜１８へのダメージが防止される。したがって、半導体装置の歩留まりを向上させることができる。
【００３２】
また、第１ゲート電極層１９ａよりも抵抗の低い第３ゲート電極層１９ｃを形成することで、ゲート電極１９が低抵抗化され、トランジスタの閾値電圧まで達する時間が短くなり、スピードが向上するだけでなく、消費電力が低減される。したがって、トランジスタの高性能化と低消費電力化が図れる。
【００３３】
さらに、本実施形態によれば、ＣＶＤ法により、第２ゲート電極層１９ｂが設けられた凹部１７に、Ｗからなる第３ゲート電極層１９ｃを埋め込むことで、ボイドなく凹部１７を埋め込むことが可能となる。これにより、ボイドによるゲート抵抗の上昇およびトランジスタ特性の不良を防止することができる。
【００３４】
さらに、本実施形態によれば、ダミー電極１３が除去された凹部１７に、ゲート電極１９を埋め込み形成するため、ソース・ドレイン領域１４、１５を形成した後に、ゲート絶縁膜１８とゲート電極１９が形成されることから、不純物の活性化の際の熱処理によるゲート絶縁膜１８およびゲート電極１９へのダメージを防止することができる。
【００３５】
ここで、図３は、第１実施形態と同様の方法で、ゲート電極１９を形成した場合の第２ゲート電極層１９ｂの膜厚による半導体装置の歩留まりの変化を示すグラフである。ここでは、凹部１７を７０ｎｍ〜８０ｎｍの幅で形成し、ＨｆＯ2からなるゲート絶縁膜１８を３ｎｍ、Ｒｕからなる第１ゲート電極層１９ａを５ｎｍ、ＰＶＤ法によるＷからなる第２ゲート電極層を１５ｎｍと１００ｎｍでそれぞれ形成した。続いて、ＣＶＤ法により、第２ゲート電極層１９ｂが設けられた凹部１７を埋め込む状態で、Ｗからなる第３ゲート電極層１９ｃを形成した。その後、ＣＭＰ法により、層間絶縁膜１６の表面が露出するまで、第３ゲート電極層１９ｃ、第２ゲート電極層１９ｂ、第１ゲート電極層１９ａ、ゲート絶縁膜１８を除去し、凹部１７内にゲート電極１９を形成した。
【００３６】
このグラフに示すように、第２ゲート電極層１９ｂを形成せずに、第１ゲート電極層１９ａ上に直接第３ゲート電極層１９ｃを形成した場合の歩留まりは０％であった。これに対し、本発明の製造方法が適用された場合には、第２ゲート電極層２３ｂの膜厚が１５ｎｍである場合に歩留まりは８０％まで上昇し、第２ゲート電極層２３ｂの膜厚が１００ｎｍである場合に歩留まりは１００％と、歩留まりが顕著に向上することが確認された。
【００３７】
（第２実施形態）
上記第１実施形態においては、ゲート電極を埋め込み形成する例について説明したが、本発明は、半導体基板上にゲート絶縁膜を介してゲート電極をパターン形成する場合であっても、適用可能である。ここで、本実施形態の製造方法について、図４の製造工程断面図を用いて説明する。なお、各構成要素に用いることが可能な材料等は、上記第１実施形態と同様であるため、一例のみを記載する。
【００３８】
まず、図４（ａ）に示すように、半導体基板２１上に、例えばＨｆＯ2からなるゲート絶縁膜２２を形成する。その後、図４（ｂ）に示すように、ゲート絶縁膜２２上に、ゲート電極の仕事関数を規定する例えばＲｕからなる第１ゲート電極層２３ａを形成する。次いで、図４（ｃ）に示すように、第１ゲート電極層２３ａ上に、例えばＰＶＤ法により、Ｗを成膜することで、下地層へのバリア性を有する第２ゲート電極層２３ｂを形成する。その後、図４（ｄ）に示すように、第２ゲート電極層２３ｂ上に、ＣＶＤ法により、例えばＷからなる第３ゲート電極層２３ｃを形成する。その後、第３ゲート電極層２３ｃ上にレジストパターン（図示省略）を形成し、このレジストパターンをマスクに用いてパターンニングすることで、第１ゲート電極層２３ａ、第２ゲート電極層２３ｂ、第３ゲート電極層２３ｃを順次積層してなる、ゲート電極２３をパターン形成する。その後、ゲート電極２３の両側の半導体基板２１に、ｐ型不純物を導入し、熱処理により不純物を活性化させて、ソース・ドレイン領域２４、２５を形成する。
【００３９】
この後の工程は、通常のＰＭＯＳＦＥＴの製造方法と同様に行う。
【００４０】
このような半導体装置の製造方法および半導体装置であっても、第１ゲート電極層２３ａ上に、下地層へのバリア性を有する第２ゲート電極層２３ｂを形成した後、ＣＶＤ法により、第２ゲート電極層２３ｂ上に、第３ゲート電極層２３ｃを形成することから、第１実施形態と同様に、半導体装置の歩留まりを向上させることができるとともに、トランジスタの高性能化と低消費電力化が図れる。
【００４１】
なお、上述した第１実施形態および第２実施形態においては、ＰＭＯＳＦＥＴの製造方法の例を用いて説明したが、本発明はＮＭＯＳＦＥＴでも適用可能である。この場合には、ＮＭＯＳＦＥＴにおける適正な閾値電圧を得るために、適正な仕事関数（３．９ｅＶ〜４．３ｅＶ）を有する第１ゲート電極層１９ａ（２３ａ）として、ＨｆまたはＴａを含む金属含有材料が用いられる。Ｈｆ含有材料としては、Ｈｆの他に、ハフニウムシリコン（ＨｆＳｉ）、窒化ハフニウムシリコン（ＨｆＳｉＮ）、窒化ハフニウム（ＨｆＮ）を用いることが可能である。また、Ｔａ含有材料としては、Ｔａの他に、タンタルシリコン（ＴａＳｉ）、窒化タンタルシリコン（ＴａＳｉＮ）、窒化タンタル（ＴａＮ）を用いることが可能である。
【００４２】
さらに、本発明は、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴが同一半導体基板上に搭載されたＣＭＯＳ（Complementary Metal Oxide Semiconductor)ＦＥＴに好適に用いることが可能である。この場合には、半導体基板上にゲート絶縁膜を介してＰＭＯＳＦＥＴに用いられる例えばＲｕからなる第１ゲート電極層を形成した後、ＮＭＯＳ領域のＲｕ膜を除去し、ＮＭＯＳ領域の半導体基板上にＮＭＯＳＦＥＴに用いられる例えばＨｆからなる第１ゲート電極層を形成する。その後、ＮＭＯＳ領域およびＰＭＯＳ領域とで異なる第１ゲート電極層上に、ＮＭＯＳ領域およびＰＭＯＳ領域で共通となる第２ゲート電極層と第３ゲート電極層を順次積層し、ゲート電極を形成する。
【図面の簡単な説明】
【００４３】
【図１】本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その１）である。
【図２】本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その２）である。
【図３】第２ゲート電極層の膜厚と歩留まりとの関係を示すグラフである。
【図４】本発明の半導体装置の製造方法に係る第２実施形態を説明するための製造工程断面図である。
【符号の説明】
【００４４】
１１，２１…半導体基板、１７…凹部、１８，２２…ゲート絶縁膜、１９，２３…ゲート電極、１９ａ，２３ａ…第１ゲート電極層、１９ｂ，２３ｂ…第２ゲート電極層、１９ｃ，２３ｃ…第３ゲート電極層
【図１】
2008004578.tif 000003
【図２】
2008004578.tif 000004
【図３】
2008004578.tif 000005
【図４】
2008004578.tif 000006