(57)【要約】【課題】集積回路メモリ装置は、集積回路基板及び前記集積回路基板上のマルチビットのメモリセルを備える。【解決手段】前記マルチビットのメモリセルは、前記マルチビットのメモリセルの第１特性を変えることによって第１データビットを貯蔵し、前記マルチビットのメモリセルの第２特性を変えることによって第２データビットを貯蔵する様に構成される。更に、前記第１及び第２特性等は互いに異なる様に設定される。また、その製造方法等が開示される。【選択図】図１Ａ
2008187183.tif 000002
【特許請求の範囲】
【請求項１】
集積回路基板と、
前記集積回路基板上のメモリセルと、
前記メモリセルに電気的に接続される制御器を含み、
前記メモリセルは、固定磁性層に対する自由磁性層の磁気分極によって決定される少なくとも二つの異なる磁気抵抗状態にプログラム可能し、抵抗メモリ物質膜の抵抗特性によって決定される少なくとも二つの異なる抵抗状態にプログラム可能して、少なくとも四つの異なるメモリ状態を提供し、
前記制御器は、複数の異なる磁場の一つを前記メモリセルに印加して前記少なくとも二つの異なる磁気抵抗状態の一つをプログラムし、前記メモリセルを通じて複数の異なる電気信号の一つを印加して前記少なくとも二つの異なる抵抗状態の一つをプログラムして、前記メモリセルを少なくとも二つのデータビットにプログラムする様に構成され、
前記制御器は、前記メモリセルに電気信号を印加して前記少なくとも四つの異なるメモリ状態を区分することによって、前記メモリセルから少なくとも二つのデータビットを読み出す様に構成されることを特徴とする集積回路メモリ装置。
【請求項２】
前記抵抗メモリ物質膜は、第１電極膜と第２電極膜との間の酸化膜を含むことを特徴とする請求項１に記載の集積回路メモリ装置。
【請求項３】
前記制御器は、前記メモリセルに第２の前記複数の異なる磁場を印加して第２の前記少なくとも二つの異なる磁気抵抗状態をプログラムし、前記メモリセルを通じて第２の前記複数の異なる電気信号を印加して第２の前記少なくとも二つの異なる抵抗状態をプログラムして、前記メモリセルを前記二つの第１データビットとは異なる二つの第２データビットにプログラムする様に構成され、
前記制御器は、前記メモリセルに電気信号を印加して前記少なくとも四つの異なるメモリ状態を区分することによって、前記メモリセルから前記二つの第２データビットを読み出す様に構成されることを特徴とする請求項１に記載の集積回路メモリ装置。
【請求項４】
前記制御器と前記メモリセルとの間に連結された第１導電線と、
前記制御器と前記メモリセル等との間に連結された第２導電線をさらに含み、
前記メモリセルは、前記第１導電線と第２導電線との間に電気的に接続され、前記第１導電線及び第２導電線は、非平行であることを特徴とする請求項１に記載の集積回路メモリ装置。
【請求項５】
前記メモリセルは、前記固定磁性層及び自由磁性層を有する磁気メモリ要素及び前記抵抗メモリ物質膜を含む抵抗メモリ要素を含み、前記磁気メモリ要素及び前記抵抗メモリ要素は、前記第１導電線と第２導電線との間に電気的に直列接続されることを特徴とする請求項４に記載の集積回路メモリ装置。
【請求項６】
前記第１導電線と第２導電線との間のメモリ要素に直列接続された非オーミック素子をさらに含むことを特徴とする請求項１に記載の集積回路メモリ装置。
【請求項７】
前記非オーミック素子は、ダイオード及び／又はモット転移膜を含むことを特徴とする請求項６に記載の集積回路メモリ装置。
【請求項８】
前記制御器と前記メモリセルとの間に連結されたビットラインと、
メモリセルアクセストランジスタと、
前記制御器と前記メモリセルアクセストランジスタの制御電極との間に電気的に接続されたワードラインをさらに含み、
前記メモリセルは、前記ビットラインと前記メモリセルアクセストランジスタのソース／ドレイン領域との間に電気的に接続されることを特徴とする請求項１に記載の集積回路メモリ装置。
【請求項９】
前記メモリセルは、前記固定磁性層及び自由磁性層を有する磁気メモリ要素及び前記抵抗メモリ物質膜を有する抵抗メモリ要素を含み、前記磁気メモリ要素及び前記抵抗メモリ要素は、前記ビットラインと前記メモリセルアクセストランジスタのソース／ドレイン領域との間に電気的に直列接続されることを特徴とする請求項８に記載の集積回路メモリ装置。
【請求項１０】
前記抵抗メモリ物質膜は、前記自由磁性層と固定磁性層との間に配置されることを特徴とする請求項１に記載の集積回路メモリ装置。
【請求項１１】
前記抵抗メモリ物質膜は、金属酸化物を含むことを特徴とする請求項１０に記載の集積回路メモリ装置。
【請求項１２】
前記磁性層等の一つは、前記磁性層等の他の一つと前記抵抗メモリ物質膜との間に配置されることを特徴とする請求項１に記載の集積回路メモリ装置。
【請求項１３】
前記抵抗メモリ物質膜は、相変化メモリ物質、ペロブスカイト物質、導電性ブリッジドープガラス、有機物質、二元転移金属酸化物、モット転移膜、ショットキーバリアの中で少なくとも一つを含むことを特徴とする請求項１に記載の集積回路メモリ装置。
【請求項１４】
前記メモリセルに電気信号を印加して前記少なくとも四つの異なるメモリ状態を区分することは、同じ電流を前記抵抗メモリ物質膜及び前記自由磁性層及び固定磁性層に印加することを特徴とする請求項１に記載の集積回路メモリ装置。
【請求項１５】
前記メモリセルを通じて複数の異なる電気信号の一つを印加して前記少なくとも二つの異なる抵抗状態の一つをプログラムすることは、複数の異なる電流の一つを前記抵抗メモリ物質膜及び前記自由磁性層及び固定磁性層に印加することを特徴とする請求項１に記載の集積回路メモリ装置。
【請求項１６】
固定磁性層に対する自由磁性層の磁気分極によって決定される少なくとも二つの異なる磁気抵抗状態にプログラム可能し、抵抗メモリ物質膜の抵抗特性によって決定される少なくとも二つの異なる抵抗状態にプログラム可能して、少なくとも四つの異なるメモリ状態を提供するメモリセルを備える集積回路メモリ装置の動作方法に於いて、
前記動作方法は、複数の異なる磁場の一つを前記メモリセルに印加して前記少なくとも二つの異なる磁気抵抗状態の一つをプログラムする段階、
前記メモリセルを通じて複数の異なる電気信号の一つを印加して前記少なくとも二つの異なる抵抗状態の一つをプログラムする段階、
前記メモリセルに電気信号を印加して前記少なくとも四つの異なるメモリ状態を区分することによって、前記メモリセルから少なくとも二つのデータビットを読み出す段階を有することを特徴とする集積回路メモリ装置の動作方法。
【請求項１７】
前記メモリセルに第２の前記複数の異なる磁場を印加して第２の前記少なくとも二つの異なる磁気抵抗状態をプログラムする段階、
前記メモリセルを通じて第２の前記複数の異なる電気信号を印加して第２の前記少なくとも二つの異なる抵抗状態をプログラムする段階、
前記メモリセルに電気信号を印加して前記少なくとも四つの異なるメモリ状態を区分することによって、前記メモリセルから前記二つの第２データビットを読み出す段階をさらに含み、
前記少なくとも二つの第２データビット及び前記少なくとも二つの第１データビットは、異なることを特徴とする請求項１６に記載の集積回路メモリ装置の動作方法。
【請求項１８】
前記抵抗メモリ物質膜は、前記自由磁性層と固定磁性層との間に配置されることを特徴とする請求項１６に記載の集積回路メモリ装置の動作方法。
【請求項１９】
前記磁性層等の一つは、前記磁性層等の他の一つと前記抵抗メモリ物質膜との間に配置されることを特徴とする請求項１６に記載の集積回路メモリ装置の動作方法。
【請求項２０】
前記抵抗メモリ物質膜は、相変化メモリ物質、ペロブスカイト物質、導電性ブリッジドープガラス、有機物質、二元転移金属酸化物、モット転移膜、ショットキーバリアの中で少なくとも一つを含むことを特徴とする請求項１６に記載の集積回路メモリ装置の動作方法。
【請求項２１】
前記メモリセルに電気信号を印加して前記少なくとも四つの異なるメモリ状態を区分する段階は、同じ電流を前記抵抗メモリ物質膜及び前記自由磁性層及び固定磁性層に印加する段階を含むことを特徴とする請求項１６に記載の集積回路メモリ装置の動作方法。
【請求項２２】
前記メモリセルを通じて複数の異なる電気信号の一つを印加して前記少なくとも二つの異なる抵抗状態の一つをプログラムする段階は、複数の異なる電流の一つを前記抵抗メモリ物質膜及び前記自由磁性層及び固定磁性層に印加する段階を含むことを特徴とする請求項１６に記載の集積回路メモリ装置の動作方法。
【請求項２３】
集積回路基板と、
前記集積回路基板上のメモリセルを含み、
前記メモリセルは、
固定磁性層及び自由磁性層を含み、前記固定磁性層に対する前記自由磁性層の磁気分極によって決定される少なくとも二つの異なる磁気抵抗状態にプログラム可能な磁気メモリ要素と、
抵抗メモリ物質膜を含み、前記抵抗メモリ物質膜の抵抗特性によって決定される少なくとも二つの異なる抵抗状態にプログラム可能して少なくとも四つの異なるメモリ状態を提供する抵抗メモリ要素とを備えると共に、前記自由磁性層、前記固定磁性層及び前記抵抗メモリ物質膜は、電気的に直列接続され、前記固定磁性層及び前記自由磁性層の一つは、前記抵抗メモリ物質膜及び前記固定磁性層及び前記自由磁性層の一つの間に配置されることを特徴とする集積回路メモリ装置。
【請求項２４】
前記集積回路基板上の第１導電線及び第２導電線をさらに含み、前記メモリセルは、前記第１導電線と第２導電線との間に電気的に接続されることを特徴とする請求項２３に記載の集積回路メモリ装置。
【請求項２５】
前記第１導電線と第２導電線との間から前記メモリセルに直列接続された非オーミック素子をさらに含むことを特徴とする請求項２４に記載の集積回路メモリ装置。
【請求項２６】
前記非オーミック素子は、ダイオード、モット転移膜の中で少なくとも一つを含むことを特徴とする請求項２５に記載の集積回路メモリ装置。
【請求項２７】
前記メモリセルに連結されたビットラインと、
メモリセルアクセストランジスタとをさらに含み、前記メモリセルは、前記ビットラインと前記メモリセルアクセストランジスタのソース／ドレイン領域との間に電気的に接続されることを特徴とする請求項２３に記載の集積回路メモリ装置。
【請求項２８】
前記メモリセルがデジットラインと前記ビットラインとの間に配置される様に、前記メモリセルと前記集積回路基板との間に設けられる前記デジットラインと、
前記デジットラインと前記メモリセルアクセストランジスタとの間に絶縁膜をさらに含むことを特徴とする請求項２７に記載の集積回路メモリ装置。
【請求項２９】
前記抵抗メモリ物質膜は、金属酸化物を含むことを特徴とする請求項２３に記載の集積回路メモリ装置。
【請求項３０】
前記抵抗メモリ物質膜は、相変化メモリ物質、ペロブスカイト物質、導電性ブリッジドープガラス、有機物質、二元転移金属酸化物、モット転移膜、ショットキーバリアの中で少なくとも一つを含むことを特徴とする請求項２３に記載の集積回路メモリ装置。
【請求項３１】
前記メモリセルに電気的に接続される制御器をさらに含み、
前記制御器は、複数の異なる磁場の一つを前記メモリセルに印加して前記少なくとも二つの異なる磁気抵抗状態の一つをプログラムし、前記メモリセルを通じて複数の異なる電気信号の一つを印加して前記少なくとも二つの異なる抵抗状態の一つをプログラムして、前記メモリセルを少なくとも二つのデータビットにプログラムする様に構成され、
前記制御器は、前記メモリセルに電気信号を印加して前記少なくとも四つの異なるメモリ状態を区分することによって、前記メモリセルから少なくとも二つのデータビットを読み出す様に構成されることを特徴とする請求項２３に記載の集積回路メモリ装置。
【請求項３２】
前記制御器は、前記メモリセルに第２の前記複数の異なる磁場を印加して第２の前記少なくとも二つの異なる磁気抵抗状態をプログラムし、前記メモリセルを通じて第２の前記複数の異なる電気信号を印加して第２の前記少なくとも二つの異なる抵抗状態をプログラムすることによって、前記メモリセルを前記二つの第１データビットとは異なる二つの第２データビットにプログラムする様に構成され、
前記制御器は、前記メモリセルに電気信号を印加して前記少なくとも四つの異なるメモリ状態を区分することによって、前記メモリセルから前記二つの第２データビットを読み出す様に構成されることを特徴とする請求項３１に記載の集積回路メモリ装置。
【請求項３３】
前記制御器と前記メモリセルとの間に連結された第１導電線と、
前記制御器と前記メモリセル等との間に連結された第２導電線をさらに含み、
前記メモリセルは、前記第１導電線と第２導電線との間に電気的に接続され、前記第１導電線及び第２導電線は非平行であることを特徴とする請求項３１に記載の集積回路メモリ装置。
【請求項３４】
前記メモリセルに電気信号を印加して前記少なくとも四つの異なるメモリ状態を区分することは、同じ電流を前記抵抗メモリ物質膜及び前記自由磁性層及び固定磁性層に印加することを特徴とする請求項３１に記載の集積回路メモリ装置。
【請求項３５】
前記メモリセルを通じて複数の異なる電気信号の一つを印加して前記少なくとも二つの異なる抵抗状態の一つをプログラムすることは、複数の異なる電流の一つを前記抵抗メモリ物質膜及び前記自由磁性層及び固定磁性層に印加することを特徴とする請求項３１に記載の集積回路メモリ装置。
【請求項３６】
集積回路基板と、
前記集積回路基板上のマルチビットのメモリセルとを含み、
前記マルチビットのメモリセルは、前記マルチビットのメモリセルの第１特性を変化させることによって第１データビットを貯蔵し、前記マルチビットのメモリセルの第２特性を変化させることによって第２データビットを貯蔵する様に構成されると共に、前記第１及び第２特性は異なることを特徴とする集積回路メモリ装置。
【請求項３７】
前記マルチビットのメモリセルに電気的に接続される制御器をさらに含み、
前記制御器は、複数の異なる磁場の一つを前記マルチビットのメモリセルに印加して前記マルチビットのメモリセルの前記第１特性を変化させることによって前記第１ビットを第１状態にプログラムし、前記マルチビットのメモリセルを通じて複数の異なる電気信号の一つを印加して前記マルチビットのメモリセルの前記第２特性を変化させることによって前記第２ビットを第２状態にプログラムする様に構成されることを特徴とする請求項３６に記載の集積回路メモリ装置。
【請求項３８】
前記制御器は、前記マルチビットのメモリセルに第２の前記複数の異なる磁場を印加して前記マルチビットのメモリセルの前記第１特性を変化させることによって前記第１ビットを第３状態にプログラムし、前記マルチビットのメモリセルを通じて第２の前記複数の異なる電気信号を印加して前記マルチビットのメモリセルの前記第２特性を変化させることによって前記第２ビットを第４状態にプログラムする様に構成されると共に、
前記第１及び第３状態は異なり、前記第２及び第４状態は異なることを特徴とする請求項３７に記載の集積回路メモリ装置。
【請求項３９】
前記マルチビットのメモリセルは、自由磁性層、固定磁性層及び抵抗メモリ物質膜を含み、前記第１特性は、前記固定磁性層に対する前記自由磁性層の磁気分極によって決定される磁気抵抗状態を含み、前記第２特性は、前記抵抗メモリ物質膜の抵抗によって定義される抵抗を含むことを特徴とする請求項３６に記載の集積回路メモリ装置。
【請求項４０】
前記抵抗メモリ物質膜は、金属酸化物、相変化メモリ物質、ペロブスカイト物質、導電性ブリッジドープガラス、有機物質、二元転移金属酸化物、モット転移膜、ショットキーバリアの中で少なくとも一つを含むことを特徴とする請求項３９に記載の集積回路メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子製品に係り、より詳しくは、電子メモリ装置等及びその製造方法等に関するものである。
【背景技術】
【０００２】
磁気ランダムアクセスメモリ（ＭＲＡＭ）の集積度を増やすために、一つ以上の磁気貯蔵要素を含むメモリセル構造を使用する方法が知られている。
【０００３】
例えば、メモリセルに結合されたＭＴＪ（ｍａｇｎｅｔｉｃ  ｔｕｎｎｅｌ  ｊｕｎｃｔｉｏｎ）の水平的な大きさを実質的に縮小しないでセルの密度を増やすｎ−トランジスタ、ｎ−ＭＴＪメモリセルの技術は、特許文献１（Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ  Ｃｅｌｌ）に開示している。
【０００４】
しかし、通常のマルチビットのメモリセル構造等は書き込み中の動作領域が前記メモリセルが書き込まれた書き込み平面の全ての四分面の中で実質的に対称になるために、減少された書き込みマージンを有する。これによって、所定のメモリセルの中のマルチビット等は他のもの等と動作領域を共有する。
【０００５】
また、磁気ランダムアクセスメモリ素子から使用されるマルチビットのメモリセルの技術は、特許文献２（Ｍｕｌｔｉｐｌｅ−Ｂｉｔ  Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ  Ｃｅｌｌ  Ｅｍｐｌｏｙｉｎｇ  Ａｄｉａｂａｔｉｃ  Ｓｗｉｔｃｈｉｎｇ）に開示している。詳しくは、前記マルチビットのメモリセルは、それに結合された第１異方軸を有する第１断熱スイッチ貯蔵要素及びそれに結合された第２異方軸を有する第２断熱スイッチ貯蔵要素を備える。前記第１異方軸及び前記第２異方軸は、前記メモリセルに対応する少なくとも一つのビットライン及び少なくとも一つのワードラインについて実質的に傾いて斜めに配置される。前記メモリセルは、前記貯蔵要素等の書き込みに使用されない書き込み平面の二つの四分面等が異なる貯蔵要素の書き込みに使用されて、メモリセルからの書き込みマージンの損失がない様に構成される。
【特許文献１】米国特許公開第２００５−００８７７８５号明細書
【特許文献２】米国特許第７、１０９、５３９号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする一技術的な課題は、増えた情報貯蔵容量を有する電子メモリ装置を提供することにある。
【０００７】
本発明が解決しようとする他の技術的な課題は、マルチビットのメモリセルを備える電子メモリ装置を提供することにある。
【０００８】
本発明が解決しようとする他の技術的な課題は、マルチビットのメモリセルを備える電子メモリ装置の動作方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の実施形態等によると、集積回路メモリ装置は、集積回路基板と、前記集積回路基板上のメモリセルと、前記メモリセルに電気的に接続される制御器を設ける。前記メモリセルは、固定磁性層に対する自由磁性層の磁気分極によって決定される少なくとも二つの異なる磁気抵抗状態にプログラムされる。また、前記メモリセルは、抵抗メモリ物質膜の抵抗特性によって決定される少なくとも二つの異なる抵抗状態にプログラムされる。これによって、前記メモリセルは、少なくとも四つの異なるメモリ状態を提供する。前記制御器は、複数の異なる磁場の一つを前記メモリセルに印加して前記少なくとも二つの異なる磁気抵抗状態の一つをプログラムする様に構成される。更に、前記制御器は、前記メモリセルを通じて複数の異なる電気信号の一つを印加して前記少なくとも二つの異なる抵抗状態の一つをプログラムして、前記メモリセルを少なくとも二つのデータビットにプログラムする様に構成される。また、前記制御器は、前記メモリセルに電気信号を印加して前記少なくとも四つの異なるメモリ状態を区分することによって、前記メモリセルから少なくとも二つのデータビットを読み出す様に構成される。
【００１０】
前記制御器は、前記メモリセルに第２の前記複数の異なる磁場を印加して第２の前記少なくとも二つの異なる磁気抵抗状態をプログラムする様に構成される。また、前記制御器は、前記メモリセルを通じて第２の前記複数の異なる電気信号を印加して第２の前記少なくとも二つの異なる抵抗状態をプログラムする様に構成される。これによって、前記メモリセルは、前記二つの第１データビットとは、異なる二つの第２データビットにプログラムされる。また、前記制御器は、前記メモリセルに電気信号を印加して前記少なくとも四つの異なるメモリ状態を区分することによって、前記メモリセルから前記二つの第２データビットを読み出す様に構成される。
【００１１】
前記集積回路メモリ装置は、前記制御器と前記メモリセルとの間に連結された第１導電線と、前記制御器と前記メモリセル等との間に連結された第２導電線をさらに含む。このとき、前記メモリセルは、前記第１導電線と第２導電線との間に電気的に接続され、前記第１導電線及び第２導電線は非平行である。前記メモリセルは、前記固定磁性層及び自由磁性層を含む磁気メモリ要素及び前記抵抗メモリ物質膜を含む抵抗メモリ要素を含み、前記磁気メモリ要素及び前記抵抗メモリ要素は、前記第１導電線と第２導電線との間に電気的に直列接続される。更に、前記第１導電線と第２導電線との間にはメモリ要素に直列接続された非オーミック素子が連結され、前記非オーミック素子は、ダイオード及び／又はモット転移膜を含む。更に、前記抵抗メモリ物質膜は、第１電極膜と第２電極膜との間の酸化膜を含む。
【００１２】
前記集積回路メモリ装置は、前記制御器と前記メモリセルとの間に連結されるビットライン、メモリセルアクセストランジスタ及び前記制御器と前記メモリセルアクセストランジスタの制御電極との間に電気的に接続されるワードラインをさらに含む。前記メモリセルは、前記ビットラインと前記メモリセルアクセストランジスタのソース／ドレイン領域との間に電気的に接続される。前記メモリセルは、前記固定磁性層及び自由磁性層を含む磁気メモリ要素及び前記抵抗メモリ物質膜を含む抵抗メモリ要素を含み、前記磁気メモリ要素及び前記抵抗メモリ要素は、前記ビットラインと前記メモリセルアクセストランジスタのソース／ドレイン領域との間に電気的に直列接続される。
【００１３】
前記抵抗メモリ物質膜は、前記自由磁性層と固定磁性層との間に配置され、前記抵抗メモリ物質膜は、金属酸化物例えば、ＭｇＯ及び／又はＡｌＯを含む。本発明の他の実施形態等によると、前記磁性層等の一つは前記磁性層等の他の一つと前記抵抗メモリ物質膜との間に配置され、前記抵抗メモリ物質膜は、相変化メモリ物質、ペロブスカイト物質、導電性ブリッジドープガラス（ｃｏｎｄｕｃｔｉｖｅ  ｂｒｉｄｇｅ  ｄｏｐｅｄ  ｇｌａｓｓ）、二元転移金属酸化物、有機物質例えば、双安定及び／又は多重−レベル有機物質（ｂｉｓｔａｂｌｅ  ａｎｄ／ｏｒ  ｍｕｌｔｉ−ｌｅｖｅｌ  ｏｒｇａｎｉｃ  ｍａｔｅｒｉａｌ）、モット転移膜及び／又はショットキーバリアを含む。
【００１４】
前記メモリセルに電気信号を印加して前記少なくとも四つの異なるメモリ状態を区分することは、同じ電流を前記抵抗メモリ物質膜及び前記自由磁性層及び固定磁性層に印加することを含む。前記メモリセルを通じて複数の異なる電気信号等の一つを印加して前記少なくとも二つの異なる抵抗状態の一つをプログラムすることは、複数の異なる電流の一つを前記抵抗メモリ物質膜及び前記自由磁性層及び固定磁性層に印加することを含む。
【００１５】
本発明の他の実施形態等によると、集積回路メモリ装置の動作方法等が提供される。前記メモリ装置は固定磁性層に対する自由磁性層の磁気分極によって決定される少なくとも二つの異なる磁気抵抗状態にプログラム可能し、抵抗メモリ物質膜の抵抗特性によって決定される少なくとも二つの異なる抵抗状態にプログラム可能である。これによって、前記メモリセルは、少なくとも四つの異なるメモリ状態を提供する。前記メモリセルの動作方法等は、複数の異なる磁場の一つを前記メモリセルに印加して前記少なくとも二つの異なる磁気抵抗状態の一つをプログラムする段階、前記メモリセルを通じて複数の異なる電気信号の一つを印加して前記少なくとも二つの異なる抵抗状態の一つをプログラムする段階を含む。又、前記メモリセルに電気信号を印加して前記少なくとも四つの異なるメモリ状態を区分することによって、前記メモリセルから少なくとも二つのデータビットを読み出す段階が提供される。
【００１６】
更に、前記方法等は前記メモリセルに第２の前記複数の異なる磁場を印加して第２の前記少なくとも二つの異なる磁気抵抗状態をプログラムする段階、前記メモリセルを通じて第２の前記複数の異なる電気信号を印加して第２の前記少なくとも二つの異なる抵抗状態をプログラムする段階、前記メモリセルに電気信号を印加して前記少なくとも四つの異なるメモリ状態を区分することによって、前記メモリセルから前記二つの第２データビットを読み出す段階をさらに含む。このとき、前記少なくとも二つの第２データビット及び前記少なくとも二つの第１データビットは異なる。
【００１７】
前記抵抗メモリ物質膜は、前記自由磁性層と固定磁性層との間に配置され、前記磁性層等の一つは前記磁性層等の他の一つと前記抵抗メモリ物質膜との間に配置される。更に、前記抵抗メモリ物質膜は、相変化メモリ物質、ペロブスカイト物質、導電性ブリッジドープガラス、二元性転移金属酸化物、有機物質例えば、双安定及び／又は多重−レベル有機物質、モット転移膜及び／又はショットキーバリアを含む。
【００１８】
前記メモリセルに電気信号を印加して前記少なくとも四つの異なるメモリ状態を区分する段階は、同じ電流を前記抵抗メモリ物質膜及び前記自由磁性層及び固定磁性層に印加する段階を含む。前記メモリセルを通じて複数の異なる電気信号の一つを印加して前記少なくとも二つの異なる抵抗状態の一つをプログラムする段階は、複数の異なる電流の一つを前記抵抗メモリ物質膜及び前記自由磁性層及び固定磁性層に印加する段階を含む。
【００１９】
本発明のまた他の実施形態等によると、集積回路メモリ装置は、集積回路基板と、前記集積回路基板上のメモリセルとを含む。このとき、前記メモリセルは、磁気メモリ要素及び抵抗メモリ要素を備える。前記磁気メモリ要素は、固定磁性層及び自由磁性層を含み、前記固定磁性層に対する前記自由磁性層の磁気分極によって決定される少なくとも二つの異なる磁気抵抗状態にプログラム可能である。前記抵抗メモリ要素は、抵抗メモリ物質膜を含み、前記抵抗メモリ物質膜の抵抗特性によって決定される少なくとも二つの異なる抵抗状態にプログラム可能して少なくとも四つの異なるメモリ状態を提供する。更に、前記自由磁性層、前記固定磁性層及び前記抵抗メモリ物質膜は電気的に直列接続され、前記固定磁性層及び前記自由磁性層の一つは、前記抵抗メモリ物質膜と前記固定磁性層又は前記自由磁性層との間に配置される。
【００２０】
前記集積回路基板上には、第１導電線及び第２導電線がさらに形成される。このとき、前記メモリセルは、前記第１導電線と第２導電線との間に電気的に接続される。更に、前記第１導電線と第２導電線との間には、前記メモリセルに直列接続された非オーミック素子がさらに形成され、前記非オーミック素子は、ダイオード（例えば、ｐ−ｎ接合ダイオード又はショットキーダイオード）及び／又はモット転移膜の中の少なくとも一つを含む。
【００２１】
前記集積回路メモリ装置は、前記メモリセルに連結されたビットライン及びメモリセルアクセストランジスタをさらに含む。このとき、前記メモリセルは、前記ビットラインと前記メモリセルアクセストランジスタのソース／ドレイン領域との間に電気的に接続される。更に、前記集積回路メモリ装置は、前記メモリセルがデジットラインと前記ビットラインとの間に配置される様に、前記メモリセルと前記集積回路基板との間に配置される前記デジットライン及び前記デジットラインと前記メモリセルアクセストランジスタとの間の絶縁膜をさらに含む。前記抵抗メモリ物質膜は、金属酸化物例えば、ＭｇＯ及び／又はＡｌＯ、相変化メモリ物質、ペロブスカイト物質、導電性ブリッジドープガラス、二元転移金属酸化物、有機物質例えば、双安定的及び／又は多重−レベル有機物質、モット転移膜及び／又はショットキーバリアを含む。
【００２２】
前記メモリセルには制御器が電気的に接続され、前記制御器は複数の異なる磁場の一つを前記メモリセルに印加して前記少なくとも二つの異なる磁気抵抗状態の一つをプログラムし、前記メモリセルを通じて複数の異なる電気信号の一つを印加して前記少なくとも二つの異なる抵抗状態の一つをプログラムして、前記メモリセルを少なくとも二つのデータビットにプログラムする様に構成され、前記制御器は、前記メモリセルに電気信号を印加して前記少なくとも四つの異なるメモリ状態を区分することによって、前記メモリセルから少なくとも二つのデータビットを読み出す様に構成される。
【００２３】
また、前記制御器は、前記メモリセルに第２の前記複数の異なる磁場を印加して第２の前記少なくとも二つの異なる磁気抵抗状態をプログラムし、前記メモリセルを通じて第２の前記複数の異なる電気信号を印加して第２の前記少なくとも二つの異なる抵抗状態をプログラムすることによって、前記メモリセルを前記二つの第１データビットとは異なる二つの第２データビットにプログラムする様に構成される。また、前記制御器は、前記メモリセルに電気信号を印加して前記少なくとも四つの異なるメモリ状態を区分することによって、前記メモリセルから前記二つの第２データビットを読み出す様に構成される。
【００２４】
前記制御器と前記メモリセルとの間には第１導電線が連結され、前記制御器と前記メモリセル等との間には第２導電線が連結される。前記メモリセルは、前記第１導電線と第２導電線との間に電気的に接続され、前記第１導電線及び第２導電線は非平行である。前記メモリセルに電気信号を印加して前記少なくとも四つの異なるメモリ状態を区分することは、同じ電流を前記抵抗メモリ物質膜及び前記自由及び固定磁性層に印加することを含む。前記メモリセルを通じて複数の異なる電気信号の一つを印加して前記少なくとも二つの異なる抵抗状態の一つをプログラムすることは、複数の異なる電流の一つを前記抵抗メモリ物質膜及び前記自由及び固定磁性層に印加することを含む。
【００２５】
本発明のまた他の実施形態等によると、集積回路メモリ装置は、集積回路基板と、前記集積回路基板上のマルチビットのメモリセルとを含む。更に、前記マルチビットのメモリセルは、前記マルチビットのメモリセルの第１特性を変化させることによって第１データビットを貯蔵し、前記マルチビットのメモリセルの第２特性を変化させることによって第２データビットを貯蔵する様に構成される。このとき、前記第１特性及び第２特性は異なる。
【００２６】
前記マルチビットのメモリセルには制御器がさらに電気的に接続される。前記制御器は複数の異なる磁場の一つを前記マルチビットのメモリセルに印加して前記マルチビットのメモリセルの前記第１特性を変化させることによって前記第１ビットを第１状態にプログラムし、前記マルチビットのメモリセルを通じて複数の異なる電気信号の一つを印加して前記マルチビットのメモリセルの前記第２特性を変化させることによって前記第２ビットを第２状態にプログラムする様に構成される。また、前記制御器は、前記マルチビットのメモリセルに第２の前記複数の異なる磁場を印加して前記マルチビットのメモリセルの前記第１特性を変化させることによって前記第１ビットを第３状態にプログラムし、前記マルチビットのメモリセルを通じて第２の前記複数の異なる電気信号を印加して前記マルチビットのメモリセルの前記第２特性を変化させることによって前記第２ビットを第４状態にプログラムする様に構成される。このとき、前記第１状態及び第３状態は異なり、前記第２状態及び第４状態は異なる。
【００２７】
前記マルチビットのメモリセルは、自由磁性層、固定磁性層及び抵抗メモリ物質膜を含む。更に、前記第１特性は、前記固定磁性層に対する前記自由磁性層の磁気分極によって決定される磁気抵抗状態を含み、前記第２特性は、前記抵抗メモリ物質膜の抵抗によって定義される抵抗を含む。前記抵抗メモリ物質膜は、金属酸化物、相変化メモリ物質、ペロブスカイト物質、導電性ブリッジドープガラス、有機物質、二元転移金属酸化物、モット転移膜及び／又はショットキーバリアを含む。
【発明の効果】
【００２８】
本発明は、マルチビットのメモリセルを備えて情報貯蔵容量が増える電子メモリ装置及び動作方法を得る。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施形態等を添付する図面を参照して、詳しく説明する。しかし、
【００３０】
本発明は、他の形態に具現化でき、ここに開示された実施形態等に限定されるものではない。ここに開示される実施形態は開示された内容が完全になる様に、そして、本発明の技術分野の人に本発明の技術思想を十分に伝達するために提供されるものである。図面等に於いて、膜及び領域の大きさは技術内容の効果的な説明のために誇張されている。また、同じ参照符号は同じ構成要素を示す。
【００３１】
本発明で、ある膜が他の膜又は基板上にあるものと説明される場合に、それは他の膜又は基板上に直接形成されたり、それらの間に第３の膜が介されたりすることを意味する。また、本発明の実施形態等に於いて、第１、第２、第３等の用語が多様な領域、膜等を説明するために使われているが、これらの領域、膜等が前記用語によって限定されるものではない。これらの用語等は但し、ある所定領域又は膜を他の領域又は膜と区別するために使われるだけである。従って、ある実施形態から第１膜と言う用語で説明された膜が他の実施形態では第２膜になることもある。ここに例示される各実施形態は、その相補的な実施形態も含む。
【００３２】
図１Ａ、１Ｂ、１Ｃに図示された本発明の一実施形態等によると、集積回路メモリ素子は、デジットライン１０１、ビットライン１０３、前記デジットライン１０１と前記ビットライン１０３との間に連結されるメモリセルＭｃを備える。図１Ｂ及び図１Ｃに図示された様に、複数のデジットライン１０１、複数のビットライン１０３及び複数のメモリセルＭｃが半導体集積回路基板１０５の上からクロスポイント構造（ｃｒｏｓｓ−ｐｏｉｎｔ  ｓｔｒｕｃｔｕｒｅ）に形成され、前記半導体基板１０５と前記デジットライン等１０１との間にはこれらを分離する第１絶縁膜１０７が介される。更に、前記第１絶縁膜１０７と前記ビットライン等１０３との間には第２絶縁膜１０９が形成され、前記デジットライン１０１と前記ビットライン１０３との間には各々のメモリセル等Ｍｃに電気的に直列接続される非オーミック素子等１１７例えば、ダイオード等及び／又はモット転移膜等（Ｍｏｔｔ  ｔｒａｎｓｉｔｉｏｎ  ｌａｙｅｒｓ）が形成される。また、導電性プラグ等１２１ａ及び１２１ｂが前記メモリセル等Ｍｃ、前記非オーミック素子等１１７及び／又は前記デジットライン１０１及びビットライン１０３の間の電気的な接続のために形成される。平行なデジットライン等１０１が平行なビットライン等１０３に垂直に形成され、これらの交差点に前記メモリセル等Ｍｃが配置されることによって、前記メモリセル等Ｍｃは読み出し及び書き込み動作の間に、制御器１１９によって個別的にアドレスされる。
【００３３】
さらに詳しくは、各々のメモリセルＭｃは、各々の前記デジットライン１０１と各々の前記ビットライン１０３との間から電気的に直列接続された磁気メモリ要素１１１及び抵抗メモリ要素１１５を構成する。各々の磁気メモリ要素１１１は、自由磁性層１１１ａと固定磁性層１１１ｃとの間に形成されるトンネル絶縁膜１１１ｂを含み、各々の抵抗メモリ要素１１５は抵抗メモリ物質膜を含む。図１Ａ、図１Ｂ及び図１Ｃの各抵抗メモリ要素１１５は、磁気メモリ要素１１１とデジットライン１０１との間に配置されているが、本発明の他の実施形態等によると、他の方式に配置である。例えば、磁気メモリ要素１１１は、抵抗メモリ要素１１５とデジットライン１０１との間に形成できる。また、図１Ａ、図１Ｂ及び図１Ｃの各自由磁性層１１１ａは、固定磁性層１１１ｃとデジットライン１０１との間に配置されているが、他の方式に配置である。例えば、固定磁性層１１１ｃは、自由磁性層１１１ａとデジットライン１０１との間に配置できる。
【００３４】
各々の磁気メモリ要素１１１は、前記磁気メモリ要素１１１の固定磁性層１１１ｃに対する自由磁性層１１１ａの磁気分極によって決定される少なくとも二つの異なる磁気抵抗状態にプログラム可能である。各々の抵抗メモリ要素１１５はそれの前記抵抗メモリ物質膜の抵抗特性によって決定される少なくとも二つの異なる抵抗状態にプログラム可能である。その結果、前記磁気メモリ要素１１１及び前記抵抗メモリ要素１１５が組合されたメモリセルＭｃは、少なくとも四つの異なるメモリ状態を構成し、各々のメモリセルＭｃには少なくとも二つのデータビットが貯蔵される。
【００３５】
更に、図１Ａに図示された様に、制御器１１９がデジットライン等１０１及びビットライン１０３を通じてメモリセルＭｃに電気的に接続される。前記ビットライン１０３を通じて異なるビットライン電流Ｉ＿Ｂ／Ｌを印加し、前記デジットライン１０１を通じて異なるデジットライン電流Ｉ＿Ｄ／Ｌを印加することによって、前記制御器１１９は前記メモリセルＭｃの磁気メモリ要素１１１に複数の異なる磁場Ｈｘ及び／又はＨｙの一つを印加して前記磁気メモリ要素１１１の少なくとも二つの異なる磁気抵抗状態の一つをプログラムする様に構成される。前記メモリセルＭｃの磁気メモリ要素１１１にデータを書き込むためには、二つの磁場Ｈｘ、Ｈｙが全てメモリセルＭｃに印加されることが要求されるので、クロスポイント構造からの各磁気メモリ要素１１１は読み出し及び書き込み動作の間に個別的にアドレスされる。本発明による磁気抵抗のプログラミングは、不揮発性であるので、前記磁気メモリ要素１１１の磁気抵抗メモリ状態は、電源供給が遮断された状態で前記電流Ｉ＿Ｂ／Ｌ及びＩ＿Ｄ／Ｌ、前記磁場Ｈｘ、Ｈｙが印加されなくでも維持される。
【００３６】
前記制御器１１９は、前記抵抗メモリ要素１１５を含むメモリセルＭｃを通じて複数の異なる電気的なスイッチ電流Ｉ＿Ｓｗの一つを印加して前記抵抗メモリ要素１１５の少なくとも二つの抵抗状態の一つをプログラムする様に構成される。これによって、各メモリセルＭｃの抵抗メモリ要素１１５は、少なくとも二つのメモリ状態の一つに個別的にプログラムされる。本発明による前記抵抗プログラミングは不揮発性であるので、前記抵抗メモリ要素１１５の抵抗メモリ状態は電源供給が遮断された状態で前記スイッチ電流Ｉ＿Ｓｗが印加されなくでも維持される。
【００３７】
更に、前記制御器１１９は、時間的な面で順次に又は少なくとも一部分が重畳される方式に、前記メモリセルＭｃを通じて前記スイッチ電流等Ｉ＿Ｓｗの一つを印加し、前記メモリセルＭｃに複数の異なる磁場Ｈｘ、Ｈｙの一つを印加する様に構成される。これによって、前記磁気メモリ要素１１１は前記抵抗メモリ要素１１５をプログラムする前又は後にプログラムされたり、前記磁気メモリ要素１１１及び前記抵抗メモリ要素１１５が同時にプログラムされたりする。
【００３８】
図２は本発明の一実施形態等による磁気メモリ要素１１１及び抵抗メモリ要素１１５を備えるメモリセルＭｃのプログラム可能なメモリ状態等を図示するグラフ図である。特に、線等１、２、３及び４は四つの互いに異なるプログラムされた抵抗状態にあるメモリセルＭｃの抵抗特性を示す。例えば、線１は前記磁気メモリ要素１１１及び前記抵抗メモリ要素１１５の全てが相対的に低い抵抗状態（「オン（ｏｎ）」メモリ状態）にプログラムされた場合の前記メモリセルＭｃの抵抗特性を示し、線２は前記磁気メモリ要素１１１は相対的に高い抵抗状態（「オフ（ｏｆｆ）」メモリ状態）にプログラムされ、前記抵抗メモリ要素１１５は相対的に低い抵抗状態（「ｏｎ」メモリ状態）にプログラムされた場合の前記メモリセルＭｃの抵抗特性を示し、線３は前記磁気メモリ要素１１１は相対的に低い抵抗状態（「ｏｎ」メモリ状態）にプログラムされ、前記抵抗メモリ要素１１５は相対的に高い抵抗状態（「ｏｆｆ」メモリ状態）にプログラムされた場合の前記メモリセルＭｃの抵抗特性を示し、線４は前記磁気メモリ要素１１１及び前記抵抗メモリ要素１１５の全てが相対的に高い抵抗状態（「ｏｆｆ」メモリ状態）にプログラムされた場合の前記メモリセルＭｃの抵抗特性を示す。
【００３９】
更に、前記制御器１１９は、前記メモリセルＭｃの各々に電気信号を個別的に印加して前記少なくとも四つの異なるメモリ状態を区分することにより、前記メモリセルＭｃから少なくとも二つのデータビットを読み出す様に構成される。特に、読み出し電流は、前記メモリセルＭｃのプログラム状態を表す前記メモリセルＭｃの抵抗特性を決定するために、前記制御器１１９によって前記メモリセルＭｃに印加される。図１Ｂ及び図１Ｃには図示されていないが、前記制御器１１９は通常の技術を通じて前記ビットライン１０３及び前記デジットライン１０１の各々に個別的に連結され、これによって前記メモリセルＭｃの各々は読み出し及び／又は書き込み動作のうちに個別的にアドレスされる。
【００４０】
本発明の実施形態等によるメモリセルＭｃは、複数回繰り返して再プログラムされる。例えば、既に説明した様に、メモリセルＭｃが第１プログラムされた抵抗状態にプログラムされた後、前記メモリセルＭｃは再プログラムされる。さらに詳しくは、前記制御器１１９は前記メモリセルＭｃに第２の複数の異なる磁場を印加して、前記磁気メモリ要素１１１の第２の少なくとも二つの異なる磁気抵抗状態をプログラムし、前記制御器１１９は前記メモリセルＭｃを通じて第２の複数の異なる電流を印加して、前記抵抗メモリ要素１１５の第２の少なくとも二つの異なる磁気抵抗状態をプログラムする。これによって、前記メモリセルＭｃは、前記二つの第１データビットと、二つの第２のデータビットにプログラムされる。上述した様に、前記制御器１１９は前記メモリセルＭｃに電気信号を印加して前記少なくとも四つのメモリ状態等を区分することによって、前記メモリセルＭｃから少なくとも二つの第２データビットを読み出す様に構成される。
【００４１】
前記メモリセルＭｃの抵抗メモリ要素１１５をプログラムするために印加される電流は、前記メモリセルＭｃの磁気メモリ要素１１１の磁気抵抗状態を変化させる電流より十分に小さくすることによって（例えば、スピントルク／モメンタム伝達現象）、同じメモリセルＭｃの抵抗メモリ要素１１５及び磁気メモリ要素１１１は、独立的にプログラムされる。しかし、前記抵抗メモリ要素１１５をプログラムするために印加される電流が前記磁気メモリ要素１１１の磁気抵抗状態を変化させるほど大きければ、前記磁気メモリ要素１１１のプログラム／再プログラムは、同一メモリセルＭｃの抵抗メモリ要素１１５をプログラミングした後に実施される。更に、読み出し動作のうちに前記メモリセルＭｃに印加される電流を前記磁気メモリ要素１１１及び／又は前記抵抗メモリ要素１１５の中の何れか一つの状態を変化させる電流より十分に小さくすることによって、前記メモリセルＭｃに対する複数回繰り返す読み出し動作が前記抵抗メモリ要素１１５及び／又は前記磁気メモリ要素１１１の中の何れか一つの再プログラミングなしに行われることができる。
【００４２】
例えば、第１方向に磁場Ｈｘを形成し、第２方向に磁場Ｈｙを形成することによって、図１Ａの磁気メモリ要素１１１は第１状態にプログラムされる。続いて、前記第１方向とは異なる第３方向に磁場Ｈｘを形成し、前記第２方向とは異なる第４方向に磁場Ｈｙを形成することによって、前記磁気メモリ要素１１１は前記第１状態とは異なる第２状態にプログラムされる。
【００４３】
本発明の一実施形態等によると、図１Ａの抵抗メモリ要素１１５は、第１方向にスイッチ電流Ｉ＿Ｓｗが印加されることによって第１状態にプログラムされた後、前記第１方向とは異なる第２方向にスイッチ電流Ｉ＿Ｓｗが印加されることによって前記第１状態とは異なる第２状態に再プログラムされる。本発明の他の実施形態等によると、図１Ａの抵抗メモリ要素１１５は、第１大きさ／持続時間（ｍａｇｎｉｔｕｄｅ／ｄｕｒａｔｉｏｎ）のスイッチ電流Ｉ＿Ｓｗを印加することにより第１状態にプログラムされた後、前記第１大きさ／持続時間とは異なる第２大きさ／持続時間のスイッチ電流Ｉ＿Ｓｗを印加することにより前記第１状態とは異なる第２状態に再プログラムされる。これによって、前記スイッチ電流Ｉ＿Ｓｗの極性／方向からの変化は要求されない。
【００４４】
上述した様に、各々の磁気メモリ要素１１１は、自由磁性層１１１ａ、トンネル絶縁膜１１１ｂ及び固定磁性層１１１ｃを含む。例えば、前記自由磁性層１１１ａはＣｏＦｅＢの膜を含み、前記トンネル絶縁膜１１１ｂはＭｇＯ及び／又はＡｌＯの膜を含み、前記固定磁性層１１１ｃは合成反強磁性膜例えば、ＣｏＦｅ、Ｒｕ、ＣｏＦｅＢの膜等及び／又はＰｔＭｎの膜を含む。更に、前記導電性プラグ等１２１ａ、１２１ｂの各々は金属膜、チタン窒化膜の様な金属窒化膜及び／又はドープポリシリコンの膜を含む。更に、前記自由磁性層１１１ａは前記トンネル絶縁膜１１１ｂから離隔されたＴａ膜及び／又はＴｉ膜の様なキャッピング膜を含み、前記固定磁性層１１１ｃは前記トンネル絶縁膜１１１ｂから離隔されたＴａ膜及び／又はＴｉ膜の様なキャッピング膜含む。例えば、固定磁性層等、トンネル絶縁膜等及び自由磁性層等を含む磁気メモリ構造等は、米国特許第７、０９２、２８３号、米国特許公開第第２００６−００１１９５８号、米国特許公開第２００６−００２２２３７号、米国特許公開第２００６−００２７８４６号、米国特許公開第２００６−００３４１１７号、米国特許公開第２００６−００６２０４４号及び米国特許公開第２００６−００８３０５４号等に説明されている。前記各々の特許技術に開示された内容等は本発明に含まれる。
【００４５】
上述した様に、前記抵抗メモリ要素１１５は抵抗メモリ物質膜を含む。詳しくは、本発明の一実施形態等によると、前記抵抗メモリ物質膜は金属酸化物例えば、ＭｇＯ及び／又はＡｌＯの様な酸化膜である。本発明の他の実施形態等によると、前記抵抗メモリ物質膜は相変化メモリ物質、ペロブスカイト物質、導電性ブリッジドープガラス（ｃｏｎｄｕｃｔｉｖｅ  ｂｒｉｄｇｅ  ｄｏｐｅｄ  ｇｌａｓｓ）、双安定及び／又は多重レベル有機物質、二元転移金属酸化物、モット転移膜及び／又はショットキーバリアを含む。 
【００４６】
図１Ａ、図１Ｂ及び図１Ｃに図示された様に、各メモリセルＭｃと各ビットライン１０３との間には、非オーミック素子１１７が設けられる。本発明の他の実施形態等によると、非オーミック素子は各メモリセルＭｃと各デジットライン１０１との間に設けられる。本発明のまた他の実施形態等によると、非オーミック素子は各メモリセルＭｃの抵抗メモリ要素１１５と磁気メモリ要素１１１との間に設けられる。更に、各非オーミック素子１１７は、ｐ−ｎ接合ダイオード又はショットキーダイオードの様なダイオード又はモット転移膜を含む。図１Ａから図１Ｃのクロスポイント構造から非オーミック素子を形成して、一方の電流の流れは許容し、他方の電流の流れは遮断することによって、メモリセル等の個別的な選択は容易になる。
【００４７】
図３Ａ、図３Ｂ及び図３Ｃに図示された本発明の他の実施形態等によると、集積回路メモリ素子は、デジットライン１０１、ビットライン１０３及び前記デジットライン１０１と前記ビットライン１０３の間に電気的に接続されたメモリセル等Ｍｃ’を含む。図３Ａ、図３Ｂ及び図３Ｃで、集積回路メモリ装置の構造等及び動作等は、図１Ａ、図１Ｂ及び図１Ｃと同様であるので、構成要素等及び動作等に関する説明は省略する。特に、図３Ａ、図３Ｂ及び図３Ｃの基板１０５、第１絶縁膜１０７、デジットライン等１０１、第２絶縁膜１０９、自由磁性層１１１ａ、固定磁性層１１１ｃ、導電性プラグ等１２１ａ及び１２１ｂ、非オーミック素子等１１７及びビットライン等１０３は、図１Ａ、図１Ｂ、図１Ｃ及び図２と同様である。更に、前記制御器１１９の動作等は図１Ａ、図１Ｂ、図１Ｃ及び図２と同様である。
【００４８】
図３Ａ、図３Ｂ及び図３Ｃで、抵抗及び磁気メモリ要素等は、前記メモリセル等Ｍｃ’の中に集積される。特に、膜１１１ｂ’は図１Ａ、図１Ｂ、図１Ｃの抵抗メモリ要素１１５と、トンネル絶縁膜１１１ｂの二つの機能をする。前記膜１１１ｂ’は金属酸化物例えば、ＭｇＯ及び／又はＡｌＯの様な酸化膜からなる。
【００４９】
これによって、各メモリセル等Ｍｃ’は、前記メモリセルＭｃ’の前記固定磁性層１１１ｃに対する自由磁性層１１１ａの磁気分極によって決定される少なくとも二つの異なる磁気抵抗状態にプログラム可能である。また、各々のメモリセルＭｃ’は、前記膜１１１ｂ’の抵抗特性によって決定される少なくとも二つの異なる抵抗状態にプログラム可能である。その結果、前記メモリセルＭｃ’のプログラム可能な磁気抵抗及び抵抗状態等は少なくとも四つの異なるメモリ状態を構成して、各々のメモリセルＭｃ’には少なくとも二つのデータビットが貯蔵される。
【００５０】
ビットライン電流等Ｉ＿Ｂ／Ｌ、デジットライン電流等Ｉ＿Ｄ／Ｌ、磁場等Ｈｘ、Ｈｙ及びスイッチ電流等Ｉ＿Ｓｗを印加して、前記メモリセルＭｃ’の磁気抵抗及び抵抗状態等をプログラミングする動作方法等は図１Ａ、図１Ｂ、図１Ｃ及び図２と同じである。更に、各メモリセルＭｃ’のプログラム可能なメモリ状態等の結果は図２の説明と同じである。
【００５１】
本発明の実施形態等によると、上述した様に、マルチビットのメモリセル等Ｍｃ及び／又はＭｃ’は交差点集積回路メモリ構造に使用される。図４Ａ、図４Ｂ及び図４Ｃを参照して説明する本発明の他の実施形態等によると、マルチビットのメモリセル等Ｍｃ’’は、１トランジスタ／１セルメモリ構造に使用され、前記マルチビットのメモリセル等Ｍｃ’’は図１Ａ、図１Ｂ及び図１Ｃのマルチビットのメモリセル等Ｍｃ又は図３Ａ、図３Ｂ及び図３Ｃのマルチビットのメモリセル等Ｍｃ’の方式に設けられる。
【００５２】
図４Ａ、図４Ｂ及び図４Ｃに図示された様に、各々のマルチビットのメモリセルＭｃ’’は、ビットライン４０３と各メモリセルアクセストランジスタＴのソース／ドレイン領域Ｓ／Ｄとの間に電気的に接続される。さらに詳しくは、酸化膜を含む素子分離領域等Ｆ／Ｏが半導体基板４５１の活性領域等を定義し、各々のメモリセルアクセストランジスタＴは、前記半導体基板４５１の活性領域のソース／ドレイン領域等Ｓ／Ｄの間に配置されるワードラインＷＬのゲート電極を含み、更に前記基板４５１と前記ワードライン等ＷＬとの間に配置されるゲート絶縁膜ＧＩを備える。更に、各トランジスタＴの第２ソース／ドレイン領域Ｓ／Ｄは導電性プラグ４５７を通じて接地電極ＧＮＤに電気的に接続される。前記接地電極ＧＮＤ及びデジットライン等４０１は、前記デジットライン等４０１が前記ワードライン等ＷＬから分離される様に、第１絶縁膜４０７の上に形成される。更に、導電膜等４３５が前記デジットライン等４０１から分離される様に、第２絶縁膜４０９の上に形成される。
【００５３】
各メモリセルＭｃ’’は、各導電膜４３５とデジットライン４０３との間に配置される導電性プラグ等４２１ａ及び４２１ｂと電気的に直列に連結され、各導電膜４３５は、各導電性プラグ４３３を通じて各ソース／ドレイン領域Ｓ／Ｄに電気的に接続される。更に、前記メモリセル等Ｍｃ’’及び導電性プラグ等４２１ａ及び４２１ｂは、第３絶縁膜４３１を貫通して延長され、前記ビットライン等は前記第３絶縁膜４３１の上から前記導電性プラグ等４２１ｂの露出された部分に接触される様に形成される。
【００５４】
従って、ワードライン等ＷＬ及びデジットライン等４０１は平行であり、ビットライン等４０３は前記ワードライン等ＷＬ及び前記デジットライン等４０１に対して垂直になる。更に、各メモリセルＭｃ’’は、各デジットライン４０１とビットライン４０３が交差する位置から物理的に設けられ、各メモリセルＭｃ’’は、各ビットライン４０３とメモリセルアクセストランジスタＴとの間に電気的に接続される。前記制御器４１９は前記ワードライン等ＷＬの各々に個別的に接続され、前記デジットライン等４０１の各々に個別的に接続され、前記ビットライン等４０３の各々に個別的に接続される。これによって、各メモリセルＭｃ’’は、固定磁性層に対する自由磁性層の磁気分極によって決定される少なくとも二つの異なる磁気抵抗状態にプログラムされる。また、各々のメモリセルＭｃ’’は、前記抵抗メモリ物質膜の抵抗状態によって決定される少なくとも二つの異なる抵抗状態にプログラムされる。前記メモリセルＭｃ’’の各々のプログラム可能な磁気抵抗及び抵抗状態等は、各メモリセルＭｃ’’に少なくとも二つのデータビットが貯蔵される少なくとも四つの異なるメモリ状態を提供する。結果的に、各メモリセルＭｃ’’のプログラム可能なメモリ状態等は図２を参照して説明したものと同じである。
【００５５】
前記メモリセルＭｃ’’に印加される各々の磁場等を生成するために、各々のビットライン４０３及びデジットライン４０１に印加される電流を利用してメモリセルＭｃ’’の磁気抵抗状態等をプログラムする前記制御器４１９の動作等は、前記メモリセルＭｃ’’への電流量を減らしたり防止したりするためにターンオフされる各メモリセルアクセストランジスタＴを備える図１Ａから１Ｃ又は図３Ａから３Ｃを参照して説明した方法等と同様である。メモリセルＭｃ’’の抵抗状態をプログラムする前記制御器４１９の動作等は、前記各メモリセルアクセストランジスタＴをターンオンさせ、前記各ビットライン４０３、メモリセルＭｃ’’及びトランジスタＴを流れる電流を供給する段階を含む。メモリセルＭｃ’’の特定な抵抗状態をプログラムするための電流の特性は、図１Ａから図１Ｃ又は図３Ａから図３Ｃを参照して説明した方法等と同様である。
【００５６】
上述した様に、マルチビットのメモリセルＭｃ、Ｍｃ’、Ｍｃ’’の磁気抵抗状態等は、前記メモリセルＭｃ、Ｍｃ’、Ｍｃ’’に磁場を印加することによってプログラムされ、本発明の一実施形態等によると、前記マルチビットのメモリセルの抵抗状態等は、前記メモリセルを通じて流れる電流を印加することによってプログラムされる。本発明の他の実施形態等によると、マルチビットのメモリセルの磁気抵抗及び抵抗状態等の全ては前記状態等の一つが異なる状態等をプログラム／再プログラムするために要求される電流より十分に小さい電流を利用してプログラムされる様に提供される各々の電流等を前記メモリセルに印加することによってプログラムされる。例えば、マルチビットのメモリセルの磁気抵抗状態等は、前記メモリセルの抵抗状態等をプログラムするために要求されるものより十分に高い電流を要求するスピントルク／モメンタム転移現象を利用してプログラムされる。続いて、前記マルチビットのメモリセルの抵抗状態等は、前記プログラムされた磁気抵抗状態を変えないほど十分に低い電流を印加してプログラム／再プログラムされる。これによって、マルチビットのメモリセルの抵抗状態のプログラムは、前記抵抗状態が前記磁気抵抗状態がプログラムされるとき毎に変えられるので、前記メモリセルの磁気抵抗状態をプログラムした後に実施される。
【００５７】
図１Ａから図１Ｃを参照して説明した様に、各々の抵抗メモリ要素は、金属酸化物例えば、ＭｇＯ、ＡｌＯ、相変化メモリ物質、ペロブスカイト物質、導電性ブリッジドープガラス、有機物質例えば、双安定及び／又は多重−レベル有機物質、二元転移金属酸化物例えば、ＮｉＯ、ＴｉＯ２、ＺｒＯ２等、モット転移膜及び／又はショットキーバリア等の様な抵抗メモリ物質膜を含む。メモリセルに第２データビットを貯蔵するために使用される抵抗メモリ物質膜は、相対的に高いセンシングマージン（例えば、１０Ｘ）と、相対的に低い動作電圧（例えば、＜３Ｖ）及び相対的に優れた熱的安定性を提供する。更に、磁気抵抗と抵抗メモリ要素との間のクロストークは相対的に低く、抵抗メモリ物質等は実質的に大きさによる敏感性を有しない。
【００５８】
抵抗メモリ素子から使用される相変化メモリ物質等例えば、Ｇｅ、Ｓｂ及びＴｅを含む化合物の様なカルコゲナイド物質等（ｃｈａｌｃｏｇｅｎｉｄｅ  ｍａｔｅｒｉａｌｓ）は、米国特許第５、１６６、７５８号（Ｅｌｅｃｔｒｉｃａｌｌｙ  ｅｒａｓａｂｌｅ  ｐｈａｓｅ  ｃｈａｎｇｅ  ｍｅｍｏｒｙ）、米国特許第６、５０７、０６１号（Ｍｕｌｔｉｐｌｅ  ｌａｙｅｒ  ｐｈａｓｅ−ｃｈａｎｇｅ  ｍｅｍｏｒｙ）、米国特許７、０３７、７４９号（Ｍｅｔｈｏｄｓ  ｆｏｒ  ｆｏｒｍｉｎｇ  ｐｈａｓｅ  ｃｈａｎｇｅａｂｌｅ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅｓ）、米国特許第７、０４２、００１号（Ｐｈａｓｅ  ｃｈａｎｇｅ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅｓ  ｉｎｃｌｕｄｉｎｇ  ｍｅｍｏｒｙ  ｅｌｅｍｅｎｔｓ  ｈａｖｉｎｇ  ｖａｒｉａｂｌｅ  ｃｒｏｓｓ−ｓｅｃｔｉｏｎａｌ  ａｒｅａｓ）及び米国特許第７、０６１、０１３号（Ｐｈａｓｅ  ｃｈａｎｇｅ  ｓｔｏｒａｇｅ  ｃｅｌｌｓ  ｆｏｒ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅｓ、ｍｅｍｏｒｙ  ｄｅｖｉｃｅｓ  ｈａｖｉｎｇ  ｐｈａｓｅ  ｃｈａｎｇｅｓｔｏｒａｇｅ  ｃｅｌｌｓ  ａｎｄ  ｍｅｔｈｏｄｓ  ｏｆ  ｆｏｒｍｉｎｇ  ｔｈｅ  ｓａｍｅ）等に説明されている。上述した米国特許等の各々に開示された内容は本発明に含まれる。
【００５９】
抵抗メモリ素子から使用されるペロブスカイトメモリ物質等は、Ｐｒ０．７Ｃａ０．３ＭｎＯ３の様なＣＭＲ物質等、ＣrドープＳｒＺｒＯ３又はＣrドープＳｒＴｉＯ３の様な転移金属酸化物等、ＰＺＴと呼ばれるチタン酸ジルコン酸鉛の様な強誘電物質等を含む。メモリ素子にＣＭＲ物質等を使用する技術は、ＷＷＺｈｕａｎｇ等の論文（Ｎｏｖｅｌ  ｃｏｌｏｓｓａｌ  ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  ｔｈｉｎ  ｆｉｌｍ  ｎｏｎｖｏｌａｔｉｌｅ  ｒｅｓｉｓｔａｎｃｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ（ＲＲＡＭ）（ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ２００２、ｐｐ．１９３−１９６）、Ｓ．Ｑ．Ｌｉｕ等の論文（Ｅｌｅｃｔｒｉｃ−ｐｕｌｓｅ−ｉｎｄｕｃｅｄ  ｒｅｖｅｒｓｉｂｌｅ  ｒｅｓｉｓｔａｎｃｅ  ｃｈａｎｇｅ  ｅｆｆｅｃｔ  ｉｎ  ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  ｆｉｌｍｓ）（Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．、Ｖｏｌｕｍｅ７６、Ｉｓｓｕｅ１９、ｐｐ．２７４９−２７５１、Ｍａｙ８、２０００）、米国特許第６、８７０、７５５号（Ｒｅ−ｗｒｉｔａｂｌｅ  ｍｅｍｏｒｙ  ｗｉｔｈｎｏｎ−ｌｉｎｅａｒ  ｍｅｍｏｒｙ  ｅｌｅｍｅｎｔ）等に説明されている。
【００６０】
また、抵抗メモリ素子から使用される転移金属酸化物等は、ＩＢＭチューリヒ研究所で出版した文献（Ｒｅｓｉｓｔａｎｃｅ  Ｃｈａｎｇｅ  Ｍｅｍｏｒｙ：Ｔｒａｎｓｉｔｉｏｎ−Ｍｅｔａｌ  Ｏｘｉｄｅｓ  Ｆｏｒ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ａｐｐｌｉｃａｔｉｏｎｓ）（http;//www.zurich.ibm.com/st/storage/resistance.html）に開示されている。
【００６１】
また、抵抗メモリ素子から使用される強誘電物質等の使用は、米国特許第７、１０６、６１７号（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅｓ  ｈａｖｉｎｇ  ａ  ｐｌａｔｅ  ｌｉｎｅ  ｃｏｎｔｒｏｌ  ｃｉｒｃｕｉｔ  ａｎｄ  ｍｅｔｈｏｄｓ  ｆｏｒ  ｏｐｅｒａｔｉｎｇ  ｔｈｅ  ｓａｍｅ）、米国特許第６、９８２、４４７号（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅｓ）及び米国特許第６、０７５、２６４号（Ｓｔｒｕｃｔｕｒｅ  ｏｆ  ａ  ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ｍｅｍｏｒｙ  ｃｅｌｌ  ａｎｄ  ｍｅｔｈｏｄ  ｏｆ  ｆａｂｒｉｃａｔｉｎｇ  it）等に開示されている。上述した特許等及び公開文献等に開示された内容は本発明に含まれる。
【００６２】
抵抗メモリ素子から使用される導電性ブリッジドープガラス等は、ＲＳｙｍａｎｃｚｙｋ等の論文（Ｅｌｅｃｔｒｉｃａｌ  Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ  Ｏｆ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｉｏｎｉｃ  Ｍｅｍｏｒｙ  Ｅｌｅｍｅｎｔｓ）（Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ｔｅｃｈｎｏｌｏｇｙ  Ｓｙｍｐｏｓｉｕｍ、２００３）に開示されている。
【００６３】
抵抗メモリ素子から使用される有機物質等は、ＬＰＭａ等の論文（Ｏｒｇａｎｉｃ  ｅｌｅｃｔｒｉｃａｌ  ｂｉｓｔａｂｌｅ  ｄｅｖｉｃｅｓ  ａｎｄ  ｒｅｗｒｉｔａｂｌｅ  ｍｅｍｏｒｙ  ｃｅｌｌｓ）（Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ、Ｖｏｌｕｍｅ８０、Ｉｓｓｕｅ１６、ｐａｇｅｓ２９９７−２９９９（２００２）及びＴ．Ｏｙａｍａｄａ等の論文（Ｓｗｉｔｃｈｉｎｇ  ｅｆｆｅｃｔ  ｉｎ  Ｃｕ：ＴＣＮＱ  ｃｈａｒｇｅ  ｔｒａｎｓｆｅｒ−ｃｏｍｐｌｅｘ  ｔｈｉｎ  ｆｉｌｍｓ  ｂｙ  ｖａｃｕｕｍ  ｃｏｄｅｐｏｓｉｔｉｏｎ）（Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．、Ｖｏｌｕｍｅ８３、Ｉｓｓｕｅ６、ｐｐ．１２５２−１２５４、Ａｕｇｕｓｔ１１、２００３）に開示されている。
【００６４】
抵抗メモリ素子から使用される二元転移金属酸化物等は、Ｉ．Ｇ．Ｂａｅｋ等の論文（Ｈｉｇｈｌｙ  ｓｃａｌａｂｌｅ  ｎｏｎｖｏｌａｔｉｌｅ  ｒｅｓｉｓｔｉｖｅ  ｍｅｍｏｒｙ  ｕｓｉｎｇ  ｓｉｍｐｌｅ  ｂｉｎａｒｙ  ｏｘｉｄｅ  ｄｒｉｖｅｎ  ｂｙ  ａｓｙｍｍｅｔｒｉｃ  ｕｎｉｐｏｌａｒ  ｖｏｌｔａｇｅ  ｐｕｌｓｅｓ）（ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ．、ｐａｇｅｓ５８７−５９０、Ｄｅｃ．２００４）及びＩ．Ｇ．Ｂａｅｋ等の論文（Ｍｕｌｔｉ−ｌａｙｅｒ  ｃｒｏｓｓ−ｐｏｉｎｔ  ｂｉｎａｒｙ  ｏｘｉｄｅ  ｒｅｓｉｓｔｉｖｅ  ｍｅｍｏｒｙ（ＯｘＲＲＡＭ）ｆｏｒ  ｐｏｓｔ−ＮＡＮＤ  ｓｔｏｒａｇｅ  ａｐｐｌｉｃａｔｉｏｎ）（ＩＥＤＭ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ．、ｐａｇｅｓ７５０−７５３、Ｄeｃ．２００５）に開示されている。
【００６５】
抵抗メモリ素子から使用されるモット転移膜等は、Ｒｏｚｅｎｂｅｒｇの論文（Ｎｏｎｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  ｗｉｔｈ  Ｍｕｌｔｉｌｅｖｅｌ  Ｓｗｉｔｃｈｉｎｇ：Ａ  Ｂａｓｉｃ  Ｍｏｄｅｌ）（Ｐｈｙｓ．Ｒｅｖ．Ｌｅｔｔ．９２、１７８３０２（２００４）に開示されている。上述した特許等及び公開文献等に開示された内容は本発明に含まれる。
【００６６】
上述した本発明の実施形態等によると、集積回路メモリ素子は集積回路基板及び前記集積回路基板上のマルチビットのメモリセルを備える。更に、前記マルチビットのメモリセルは、前記マルチビットのメモリセルの第１特性を変化させることによって第１データビットを貯蔵する様に構成される。また、前記マルチビットのメモリセルは、前記マルチビットのメモリセルの第２特性を変化させることによって第２データビットを貯蔵する様に構成されると共に、前記第１及び第２特性等は互いに異なる様に設定される。更に、本発明の実施形態等によるマルチビットのメモリセル等のアレイ等は、クロスポイント構造のアレイ又はワードライン構造のアレイの中に配置される。
【００６７】
詳しくは、前記マルチビットのメモリセルは、自由磁性層、固定磁性層及び抵抗メモリ物質膜を備える。更に、前記第１特性は、前記固定磁性層に対する前記自由磁性層の磁気分極によって決定される磁気抵抗状態を含み、前記第２特性は、前記抵抗メモリ物質膜の抵抗によって定義される抵抗を含む。前記抵抗メモリ物質膜は、例えば、金属酸化物、相変化メモリ物質、ペロブスカイト物質、導電性ブリッジドープガラス、有機物質、二元転移金属酸化物、モット転移膜又は、ショットキーバリアを含む。
【図面の簡単な説明】
【００６８】
【図１Ａ】本発明の一実施形態等によるマルチビットのメモリセル要素等の斜視図である。
【図１Ｂ】図１ＡのＩｂ−Ｉｂ’線に沿って示す断面図である。
【図１Ｃ】図１ＡのＩｃ−Ｉｃ’線に沿って示す断面図である。
【図２】本発明の一実施形態等によるメモリセルのプログラム可能なメモリ状態等とスイッチ特性等を示すグラフ図である。
【図３Ａ】本発明の他の実施形態等によるマルチビットのメモリセル要素の斜視図である。
【図３Ｂ】図３ＡのＩＩＩｂ−ＩＩＩｂ’線に沿って示す断面図である。
【図３Ｃ】図３ＡのＩＩＩｃ−ＩＩＩｃ’線に沿って示す断面図である。
【図４Ａ】本発明のまた他の実施形態等によるマルチビットのメモリセル要素の斜視図である。
【図４Ｂ】図４ＡのＩＶｂ−ＩＶｂ’線に沿って示す断面図である。
【図４Ｃ】図４ＡのＩＶｃ−ＩＶｃ’線に沿って示す断面図である。
【符号の説明】
【００６９】
１０１  デジットライン
１０３  ビットライン
１０５  半導体集積回路基板
１０７  第１絶縁膜
１０９  第２絶縁膜
１１１  磁気メモリ要素
１１５  抵抗メモリ要素
１１７  非オーミック素子
１１９  制御器
【図１Ａ】
2008187183.tif 000003
【図１Ｂ】
2008187183.tif 000004
【図１Ｃ】
2008187183.tif 000005
【図２】
2008187183.tif 000006
【図３Ａ】
2008187183.tif 000007
【図３Ｂ】
2008187183.tif 000008
【図３Ｃ】
2008187183.tif 000009
【図４Ａ】
2008187183.tif 000010
【図４Ｂ】
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【図４Ｃ】
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