(57)【要約】【課題】カスコード接続された複数段構成の増幅部において、所望の動作時以外のときに増幅部の動作を停止させる。【解決手段】可変利得増幅器３０には、１段目の増幅部１、２段目の増幅部２、３段目の増幅部３、４段目の増幅部４、第１の制御スイッチ部５、第２の制御スイッチ部６、及びバイアス電流制御部７が設けられる。第１の制御スイッチ部５は、検出電圧Ｖｄｅｔ及び基準電圧Ｖｒｅｆ１を入力し、検出電圧Ｖｄｅｔが基準電圧Ｖｒｅｆ１よりも大きな場合、バイアス電圧Ｖｂｉａｓ１を１段目の増幅部１に供給するのを停止する。第２の制御スイッチ部６は、検出電圧Ｖｄｅｔ及び基準電圧Ｖｒｅｆ２を入力し、検出電圧Ｖｄｅｔが基準電圧Ｖｒｅｆ２よりも大きな場合、バイアス電圧Ｖｂｉａｓ２を２段目の増幅部２に供給するのを停止する。【選択図】図１
2008271191.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタがカスコード接続される増幅回路と、
制御電圧が入力され、前記制御電圧にもとづいて、バイアス電流を生成し、前記バイアス電流を前記増幅回路に出力するバイアス電流制御部と、
前記増幅回路が動作しないとき、前記増幅回路に印加されるバイアス電圧或いは前記バイアス電流の供給を停止させる制御スイッチ部と、
を具備することを特徴とする可変利得増幅器。
【請求項２】
トランジスタがカスコード接続される増幅回路がｎ段（ただし、ｎは２以上）設けられる増幅部と、
制御電圧が入力され、前記制御電圧にもとづいて、前記制御電圧に対してピーク位置の異なるｎ個のバイアス電流を連続的にオーバーラップして生成し、前記バイアス電流を対応する前記増幅部に順次出力するバイアス電流制御部と、
前記制御電圧が高いときに生成されるバイアス電流が入力される増幅回路が動作するとき、前記制御電圧が一番低いときに生成されるバイアス電流が入力される増幅回路の動作を停止させる制御スイッチ部と、
を具備することを特徴とする可変利得増幅器。
【請求項３】
トランジスタがカスコード接続される増幅回路がｎ段（ただし、ｎは２以上）設けられる増幅部と、
制御電圧が入力され、前記制御電圧にもとづいて、前記制御電圧に対してピーク位置の異なるｎ個のバイアス電流を連続的にオーバーラップして生成し、前記バイアス電流を対応する前記増幅部に順次出力し、基準電圧を出力するバイアス電流制御部と、
前記基準電圧及び検出電圧が入力され、前記検出電圧が前記基準電圧よりも大きいとき、前記制御電圧が一番低いときに生成されるバイアス電流が入力される増幅回路の動作を停止させる制御スイッチ部と、
を具備することを特徴とする可変利得増幅器。
【請求項４】
トランジスタがカスコード接続される増幅回路がｎ段（ただし、ｎは２以上）設けられる増幅部と、
制御電圧が入力され、前記制御電圧にもとづいて、前記制御電圧に対してピーク位置の異なるｎ個のバイアス電流を連続的にオーバーラップして生成し、前記制御電圧が小さいときに生成される１番目のバイアス電流を１段目の前記増幅回路に出力し、ｋ（ただし、ｋは２以上、（ｎ−１）以下）番目のバイアス電流をｋ段目の前記増幅回路に出力し、前記制御電圧が一番大きいときに生成されるｎ番目のバイアス電流をｎ段目の前記増幅回路に出力し、基準電圧を出力するバイアス電流制御部と、
前記基準電圧及び検出電圧が入力され、前記検出電圧が前記基準電圧よりも大きいとき、前記１段目の増幅回路の動作を停止させる制御スイッチ部と、
を具備することを特徴とする可変利得増幅器。
【請求項５】
前記制御スイッチ部は、前記基準電圧が入力側の（−）ポートに入力され、前記検出電圧が入力側の（＋）ポートに入力されるヒステリシスコンパレータと、ソースが高電位側電源に接続され、ゲートに前記ヒステリシスコンパレータから出力される信号が入力され、ドレイン側からバイアス電圧を前記１段目の増幅回路制に出力するトランジスタとから構成されることを特徴とする請求項４に記載の可変利得増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変利得増幅器に関する。
【背景技術】
【０００２】
送信機や受信機などには、利得を可変する可変利得増幅器（Gain  Control  Amplifier）が用いられる。可変利得増幅器には、トランジスタを縦続接続したカスコード接続型可変利得増幅器やトランジスタを差動対にした差動増幅型可変利得増幅器などがある。カスコード接続型可変利得増幅器は、高周波特性に優れ、可変利得幅が大きいということから送信機や受信機などに多用される（例えば、特許文献１参照。）
特許文献１などに記載されるカスコード接続型可変増幅器では、増幅部を多段構成にして、各増幅部に供給される電流を制御電圧で制御し、順番にこの電流を増減させることにより利得を変化させて可変利得幅を大きくしている。
【０００３】
ところが、可変利得幅を大きくするために、増幅部を３段構成以上にした場合、最小利得付近では所定の増幅部には所定の電流が供給されて増幅動作するが、増幅動作させたくない増幅部にも電流が供給され完全にオフにならずこの増幅部を通して強電界時に高周波信号である入力信号が歪んだ状態で出力部にリークし、可変利得増幅器の歪みを劣化させる問題点がある。例えば、増幅部を４段構成にして順番に電流を増減させる場合、３段目及び４段目の増幅部が動作したとき、１段目の増幅部は完全にオフにならない。
【特許文献１】特開２００５−３１２０１６号公報（頁２２、図１０及び１１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、カスコード接続された複数段構成の増幅部において、所望の動作時以外のときに増幅部の動作を停止することができる可変利得増幅器を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様の可変利得増幅器は、トランジスタがカスコード接続される増幅回路と、制御電圧が入力され、前記制御電圧にもとづいて、バイアス電流を生成し、前記バイアス電流を前記増幅回路に出力するバイアス電流制御部と、前記増幅回路が動作しないとき、前記増幅回路に印加されるバイアス電圧或いは前記バイアス電流の供給を停止させる制御スイッチ部とを具備することを特徴とする。
【０００６】
更に、本発明の他態様の可変利得増幅器は、トランジスタがカスコード接続される増幅回路がｎ段（ただし、ｎは２以上）設けられる増幅部と、制御電圧が入力され、前記制御電圧にもとづいて、前記制御電圧に対してピーク位置の異なるｎ個のバイアス電流を連続的にオーバーラップして生成し、前記バイアス電流を対応する前記増幅部に順次出力するバイアス電流制御部と、前記制御電圧が高いときに生成されるバイアス電流が入力される増幅回路が動作するとき、前記制御電圧が一番低いときに生成されるバイアス電流が入力される増幅回路の動作を停止させる制御スイッチ部とを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、カスコード接続された複数段構成の増幅部において、所望の動作時以外のときに増幅部の動作を停止することができる可変利得増幅器を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る可変利得増幅器について、図面を参照して説明する。図１は可変利得増幅器の構成を示すブロック図、図２は制御スイッチ部を示す回路図、図２（ａ）は第１の制御スイッチ部を示す回路図、図２（ｂ）は第２の制御スイッチ部を示す回路図、図３は増幅部を示す回路図、図３（ａ）は１段目の増幅部を示す回路図、図３（ｂ）は２段目の増幅部を示す回路図、図４は増幅部を示す回路図、図４（ａ）は３段目の増幅部を示す回路図、図４（ｂ）は４段目の増幅部を示す回路図、図５は各増幅部に供給されるバイアス電流の制御電圧依存性を示す図である。本実施例では、４段構成の可変利得増幅器の１段目及び２段目の増幅部の制御を行う制御スイッチ部を設けている。
【００１０】
図１に示すように、可変利得増幅器３０には、１段目の増幅部１、２段目の増幅部２、３段目の増幅部３、４段目の増幅部４、第１の制御スイッチ部５、第２の制御スイッチ部６、及びバイアス電流制御部７が設けられる。可変利得増幅器３０は、トランジスタが縦続接続される増幅部が４段構成されたカスコード接続型可変利得増幅器である。
【００１１】
バイアス電流制御部７には、図示しない多段化された差動対、及び抵抗が縦続接続された基準電圧発生部が設けられる。バイアス電流制御部７は、制御電圧Ｖｃｎｔを入力し、制御電圧Ｖｃｎｔにもとづいて、多段化された差動対で複数のバイアス電流Ｉｂｉａｓを生成し、基準電圧発生部で複数の基準電圧Ｖｒｅｆを生成する。
【００１２】
バイアス電流制御部７は、制御電圧Ｖｃｎｔが比較的小さなときにバイアス電流Ｉｂｉａｓ１を１段目の増幅部１に出力し、制御電圧Ｖｃｎｔが大きくなるにつれて、順次、バイアス電流Ｉｂｉａｓ２を２段目の増幅部２に出力し、バイアス電流Ｉｂｉａｓ３を３段目の増幅部３に出力し、バイアス電流Ｉｂｉａｓ４を４段目の増幅部４に出力する。
【００１３】
バイアス電流制御部７は、基準電圧発生部から、バイアス電流Ｉｂｉａｓ１に対応する基準電圧Ｖｒｅｆ１を第１の制御スイッチ部５に出力し、バイアス電流Ｉｂｉａｓ２に対応する基準電圧Ｖｒｅｆ２を第２の制御スイッチ部６に出力する。
【００１４】
図２（ａ）に示すように、第１の制御スイッチ部５には、ヒステリシスコンパレータ１１及びＰｃｈ  ＭＯＳトランジスタＰＴ１が設けられる。ヒステリシスコンパレータ１１は、バイアス電流制御部７から出力される基準電圧Ｖｒｅｆ１を入力側の（−）ポートに入力し、検出電圧Ｖｄｅｔを入力側の（＋）ポートに入力して比較演算した信号を増幅出力するヒステリシス特性を有する正帰還コンパレータである。検出電圧Ｖｄｅｔが基準電圧Ｖｒｅｆ１よりも小さな場合、“Ｌｏｗ”レベルの信号を出力し、検出電圧Ｖｄｅｔが基準電圧Ｖｒｅｆ１よりも大きな場合、“Ｈｉｇｈ”レベルの信号を出力する。なお、ヒステリシスコンパレータは、シミットトリガコンパレータとも呼称される。
【００１５】
Ｐｃｈ  ＭＯＳトランジスタＰＴ１は、ソースが高電位側電源Ｖｄｄに接続され、ゲートにヒステリシスコンパレータ１１から出力される信号が入力される。ヒステリシスコンパレータ１１から出力される信号が“Ｌｏｗ”レベルのとき、Ｐｃｈ  ＭＯＳトランジスタＰＴ１がオンしてドレインからバイアス電圧Ｖｂｉａｓ１が１段目の増幅部１に出力される。ヒステリシスコンパレータ１１から出力される信号が“Ｈｉｇｈ”レベルのとき、Ｐｃｈ  ＭＯＳトランジスタＰＴ１がオフして１段目の増幅部１にバイアス電圧Ｖｂｉａｓ１が出力されない。なお、ＭＯＳトランジスタはＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）とも呼称される。
【００１６】
図２（ｂ）に示すように、第２の制御スイッチ部６には、ヒステリシスコンパレータ１２及びＰｃｈ  ＭＯＳトランジスタＰＴ２が設けられる。ヒステリシスコンパレータ１２は、バイアス電流制御部７から出力される基準電圧Ｖｒｅｆ２を入力側の（−）ポートに入力し、検出電圧Ｖｄｅｔを入力側の（＋）ポートに入力して比較演算した信号を増幅出力するヒステリシス特性を有する正帰還コンパレータである。検出電圧Ｖｄｅｔが基準電圧Ｖｒｅｆ２よりも小さな場合、“Ｌｏｗ”レベルの信号を出力し、検出電圧Ｖｄｅｔが基準電圧Ｖｒｅｆ２よりも大きな場合、“Ｈｉｇｈ”レベルの信号を出力する。
【００１７】
Ｐｃｈ  ＭＯＳトランジスタＰＴ２は、ソースが高電位側電源Ｖｄｄに接続され、ゲートにヒステリシスコンパレータ１２から出力される信号が入力される。ヒステリシスコンパレータ１２から出力される信号が“Ｌｏｗ”レベルのとき、Ｐｃｈ  ＭＯＳトランジスタＰＴ２がオンしてドレインからバイアス電圧Ｖｂｉａｓ２が２段目の増幅部２に出力される。ヒステリシスコンパレータ１２から出力される信号が“Ｈｉｇｈ”レベルのとき、Ｐｃｈ  ＭＯＳトランジスタＰＴ２がオフして２段目の増幅部２にバイアス電圧Ｖｂｉａｓ２が出力されない。
【００１８】
図３（ａ）に示すように、１段目の増幅部（増幅回路）１には、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ａ乃至ＮＴ４ａ、抵抗Ｒ１ａ乃至Ｒ５ａ、及びバイアス源１３が設けられる。１段目の増幅部１は、バイアス電圧Ｖｂｉａｓ１及びバイアス電流Ｉｂｉａｓ１が入力され、入力信号である高周波信号ＲＦ１ａが入力され、増幅動作した信号を出力信号Ｓｏｕｔとして出力する。
【００１９】
抵抗Ｒ１ａは、一端に第１の制御スイッチ部５から出力されるバイアス電圧Ｖｂｉａｓ１が入力され、他端が抵抗Ｒ２ａ及びＲ３ａの一端に接続される。抵抗Ｒ２ａは、他端が低電位側電源（接地電位）Ｖｓｓに接続される。抵抗Ｒ３ａは、他端がＮｃｈ  ＭＯＳトランジスタＮＴ１ａのゲート（制御端子）に接続される。抵抗Ｒ５ａは、一端が高電位側電源Ｖｄｄに接続され、他端がノードＮ１に接続される。
【００２０】
Ｎｃｈ  ＭＯＳトランジスタＮＴ１ａは、ドレイン（第１の端子）がノードＮ１に接続され、ソース（第２の端子）がＮｃｈ  ＭＯＳトランジスタＮＴ２ａのドレイン（第１の端子）に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＴ２ａは、ソース（第２の端子）が低電位側電源（接地電位）Ｖｓｓに接続され、ゲート（制御端子）に入力信号である高周波信号ＲＦ１ａが入力される。ここで、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ａ及びＮＴ２ａは、カスコード接続された増幅器として動作し、ノードＮ１から増幅動作した信号を出力信号Ｓｏｕｔとして出力する。
【００２１】
Ｎｃｈ  ＭＯＳトランジスタＮＴ３ａは、ドレイン（第１の端子）にバイアス電流制御部７から出力されるバイアス電流Ｉｂｉａｓ１が入力され、ゲート（制御端子）がドレイン（第１の端子）に接続され、ソース（第２の端子）が低電位側電源（接地電位）Ｖｓｓに接続される。抵抗Ｒ４ａは、一端がＮｃｈ  ＭＯＳトランジスタＮＴ３ａのゲート（制御端子）に接続され、他端がＮｃｈ  ＭＯＳトランジスタＮＴ２ａのゲート（制御端子）に接続される。ここで、Ｎｃｈ  ＭＯＳトランジスタＮＴ２ａ及びＮＴ３ａは、カレントミラー回路として動作する。
【００２２】
Ｎｃｈ  ＭＯＳトランジスタＮＴ４ａは、ドレインが高電位側電源Ｖｄｄに接続され、ソースがＮｃｈ  ＭＯＳトランジスタＮＴ１ａのソースとＮｃｈ  ＭＯＳトランジスタＮＴ２ａのドレインの間に接続され、ゲートにバイアス電圧Ｖｂｉａｓ１１が入力される。バイアス電圧Ｖｂｉａｓ１１は、Ｎｃｈ  ＭＯＳトランジスタＮＴ４ａのゲートと低電位側電源（接地電位）Ｖｓｓの間に設けられるバイアス源１３から生成される。
【００２３】
ここで、Ｂ点の電圧（Ｎｃｈ  ＭＯＳトランジスタＮＴ４ａのゲートに印加される電圧）は、Ａ点の電圧よりもＮｃｈ  ＭＯＳトランジスタの閾値電圧以上低い電圧になるようにバイアス電圧Ｖｂｉａｓ１１が設定される。より具体的には、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ａがオン時のＮｃｈ  ＭＯＳトランジスタＮＴ１ａのソース電圧（＝Ｎｃｈ  ＭＯＳトランジスタＮＴ４ａのソース電圧）よりもバイアス電圧Ｖｂｉａｓ１１を低く設定する。
【００２４】
このため、バイアス電圧Ｖｂｉａｓ１がアクティブで、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ａがオンするとき、Ｎｃｈ  ＭＯＳトランジスタＮＴ４ａはオフする（ゲート電圧＜ソース電圧）。バイアス電圧Ｖｂｉａｓ１がノンアクティブで、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ａがオフするとき、Ｎｃｈ  ＭＯＳトランジスタＮＴ４ａはオンする（ゲート電圧＞ソース電圧）。Ｉｂｉａｓ１がノンアクティブで、Ｖｂｉａｓ１もノンアクティブの場合、ＲＦ１ａから大信号が入力されるとオフ状態であるＮｃｈ  ＭＯＳトランジスタＮＴ２ａがオン状態となる場合がある。この時、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ａはオフ状態であるが、Ｎｃｈ  ＭＯＳトランジスタNT４aが無ければ、出力ノードN1からの漏れ電流がＮｃｈ  ＭＯＳトランジスタＮＴ２aに流れ込み、歪の悪化要因となる。これに対し、Ｎｃｈ  ＭＯＳトランジスタＮＴ４aがあるとバイパス経路ができ、出力ノードN1からＮＴ２ａへの電流のもれ込みが回避でき、良好な線形性を保つことができる。Ｎｃｈ  ＭＯＳトランジスタＮＴ４ａは、バイパストランジスタとして機能する。
【００２５】
図３（ｂ）に示すように、２段目の増幅部（増幅回路）２には、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｂ乃至ＮＴ４ｂ、抵抗Ｒ１ｂ乃至Ｒ４ｂ、及びバイアス減１３が設けられる。２段目の増幅部２は、バイアス電圧Ｖｂｉａｓ２及びバイアス電流Ｉｂｉａｓ２が入力され、入力信号である高周波信号ＲＦ１ｂが入力され、増幅動作した信号を出力信号Ｓｏｕｔとして出力する。
【００２６】
抵抗Ｒ１ｂは、一端に第２の制御スイッチ部６から出力されるバイアス電圧Ｖｂｉａｓ２が入力され、他端が抵抗Ｒ２ｂ及びＲ３ｂの一端に接続される。抵抗Ｒ２ｂは、他端が低電位側電源（接地電位）Ｖｓｓに接続される。抵抗Ｒ３ｂは、他端がＮｃｈ  ＭＯＳトランジスタＮＴ１ｂのゲート（制御端子）に接続される。
【００２７】
Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｂは、ドレイン（第１の端子）が１段目の増幅部１のノードＮ１に接続され、ソース（第２の端子）がＮｃｈ  ＭＯＳトランジスタＮＴ２ｂのドレイン（第１の端子）に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＴ２ｂは、ソース（第２の端子）が低電位側電源（接地電位）Ｖｓｓに接続され、ゲート（制御端子）に入力信号である高周波信号ＲＦ１ｂが入力される。ここで、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｂ及びＮＴ２ｂは、カスコード接続された増幅器として動作し、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｂのドレイン側（ノードＮ１）から増幅動作した信号を出力信号Ｓｏｕｔとして出力する。
【００２８】
Ｎｃｈ  ＭＯＳトランジスタＮＴ３ｂは、ドレイン（第１の端子）にバイアス電流制御部７から出力されるバイアス電流Ｉｂｉａｓ２が入力され、ゲート（制御端子）がドレイン（第１の端子）に接続され、ソース（第２の端子）が低電位側電源（接地電位）Ｖｓｓに接続される。抵抗Ｒ４ｂは、一端がＮｃｈ  ＭＯＳトランジスタＮＴ３ｂのゲート（制御端子）に接続され、他端がＮｃｈ  ＭＯＳトランジスタＮＴ２ｂのゲート（制御端子）に接続される。ここで、Ｎｃｈ  ＭＯＳトランジスタＮＴ２ｂ及びＮＴ３ｂは、カレントミラー回路として動作する。
【００２９】
Ｎｃｈ  ＭＯＳトランジスタＮＴ４ｂは、ドレインが高電位側電源Ｖｄｄに接続され、ソースがＮｃｈ  ＭＯＳトランジスタＮＴ１ｂのソースとＮｃｈ  ＭＯＳトランジスタＮＴ２ｂのドレインの間に接続され、ゲートにバイアス電圧Ｖｂｉａｓ１１が入力される。バイアス電圧Ｖｂｉａｓ１１は、Ｎｃｈ  ＭＯＳトランジスタＮＴ４ｂのゲートと低電位側電源（接地電位）Ｖｓｓの間に設けられるバイアス源１３から生成される。
【００３０】
ここで、Ｂ点の電圧（Ｎｃｈ  ＭＯＳトランジスタＮＴ４ｂのゲートに印加される電圧）は、Ａ点の電圧よりもＮｃｈ  ＭＯＳトランジスタの閾値電圧以上低い電圧になるようにバイアス電圧Ｖｂｉａｓ１１が設定される。より具体的には、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｂがオン時のＮｃｈ  ＭＯＳトランジスタＮＴ１ｂのソース電圧（＝Ｎｃｈ  ＭＯＳトランジスタＮＴ４ｂのソース電圧）よりもバイアス電圧Ｖｂｉａｓ１１を低く設定する。
【００３１】
このため、バイアス電圧Ｖｂｉａｓ２がアクティブで、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｂがオンするとき、Ｎｃｈ  ＭＯＳトランジスタＮＴ４ｂはオフする（ゲート電圧＜ソース電圧）。バイアス電圧Ｖｂｉａｓ２がノンアクティブで、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｂがオフするとき、Ｎｃｈ  ＭＯＳトランジスタＮＴ４ｂはオンする（ゲート電圧＞ソース電圧）。Ｉｂｉａｓ２がノンアクティブで、Ｖｂｉａｓ２もノンアクティブの場合、ＲＦ１ｂから大信号が入力されるとオフ状態であるＮｃｈ  ＭＯＳトランジスタＮＴ２ｂがオン状態となる場合がある。この時、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｂはオフ状態であるが、Ｎｃｈ  ＭＯＳトランジスタNT４ｂが無ければ、出力ノードN1からの漏れ電流がＮＴ２ｂに流れ込み、歪の悪化要因となる。これに対し、ＮＴ４ｂがあるとバイパス経路ができ、出力ノードN1からＮＴ２ｂへの電流のもれ込みが回避でき、良好な線形性を保つことができる。Ｎｃｈ  ＭＯＳトランジスタＮＴ４ｂは、バイパストランジスタとして機能する。
【００３２】
図４（ａ）に示すように、３段目の増幅部（増幅回路）３には、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｃ乃至ＮＴ４ｃ、Ｐｃｈ  ＭＯＳトランジスタＰＴ３、抵抗Ｒ１ｃ乃至Ｒ４ｃ、及びバイアス源１３が設けられる。３段目の増幅部３は、バイアス電流Ｉｂｉａｓ３が入力され、入力信号である高周波信号ＲＦ１ｃが入力され、増幅動作した信号を出力信号Ｓｏｕｔとして出力する。
【００３３】
Ｐｃｈ  ＭＯＳトランジスタＰＴ３は、ソース（第２の端子）が高電位側電源Ｖｄｄに接続され、ドレイン（第１の端子）が抵抗Ｒ１ｃの一端に接続され、ゲート（制御端子）が低電位側電源（接地電位）Ｖｓｓに接続され、常にオンしている。抵抗Ｒ１ｃは、他端が抵抗Ｒ２ｃ及びＲ３ｃの一端に接続される。抵抗Ｒ２ｃは、他端が低電位側電源（接地電位）Ｖｓｓに接続される。抵抗Ｒ３ｃは、他端がＮｃｈ  ＭＯＳトランジスタＮＴ１ｃのゲート（制御端子）に接続される。
【００３４】
Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｃは、ドレイン（第１の端子）が１段目の増幅部１のノードＮ１に接続され、ソース（第２の端子）がＮｃｈ  ＭＯＳトランジスタＮＴ２ｃのドレイン（第１の端子）に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＴ２ｃは、ソース（第２の端子）が低電位側電源（接地電位）Ｖｓｓに接続され、ゲート（制御端子）に入力信号である高周波信号ＲＦ１ｃが入力される。ここで、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｃ及びＮＴ２ｃは、カスコード接続された増幅器として動作し、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｃのドレイン側（ノードＮ１）から増幅動作した信号を出力信号Ｓｏｕｔとして出力する。
【００３５】
Ｎｃｈ  ＭＯＳトランジスタＮＴ３ｃは、ドレイン（第１の端子）にバイアス電流制御部７から出力されるバイアス電流Ｉｂｉａｓ３が入力され、ゲート（制御端子）がドレイン（第１の端子）に接続され、ソース（第２の端子）が低電位側電源（接地電位）Ｖｓｓに接続される。抵抗Ｒ４ｃは、一端がＮｃｈ  ＭＯＳトランジスタＮＴ３ｃのゲート（制御端子）に接続され、他端がＮｃｈ  ＭＯＳトランジスタＮＴ２ｃのゲート（制御端子）に接続される。ここで、Ｎｃｈ  ＭＯＳトランジスタＮＴ２ｃ及びＮＴ３ｃは、カレントミラー回路として動作する。
【００３６】
Ｎｃｈ  ＭＯＳトランジスタＮＴ４ｃは、ドレインが高電位側電源Ｖｄｄに接続され、ソースがＮｃｈ  ＭＯＳトランジスタＮＴ１ｃのソースとＮｃｈ  ＭＯＳトランジスタＮＴ２ｃのドレインの間に接続され、ゲートにバイアス電圧Ｖｂｉａｓ１１が入力される。バイアス電圧Ｖｂｉａｓ１１は、Ｎｃｈ  ＭＯＳトランジスタＮＴ４ｃのゲートと低電位側電源（接地電位）Ｖｓｓの間に設けられるバイアス源１３から生成される。
【００３７】
ここで、Ｂ点の電圧（Ｎｃｈ  ＭＯＳトランジスタＮＴ４ｃのゲートに印加される電圧）は、Ａ点の電圧よりもＮｃｈ  ＭＯＳトランジスタの閾値電圧以上低い電圧になるようにバイアス電圧Ｖｂｉａｓ１１が設定される。より具体的には、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｃがオン時のＮｃｈ  ＭＯＳトランジスタＮＴ１ｃのソース電圧（＝Ｎｃｈ  ＭＯＳトランジスタＮＴ４ｃのソース電圧）よりもバイアス電圧Ｖｂｉａｓ１１を低く設定する。
【００３８】
このため、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｃがオンするとき、Ｎｃｈ  ＭＯＳトランジスタＮＴ４ｃはオフする（ゲート電圧＜ソース電圧）。
【００３９】
図４（ｂ）に示すように、４段目の増幅部（増幅回路）４には、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｄ乃至ＮＴ４ｄ、Ｐｃｈ  ＭＯＳトランジスタＰＴ４、抵抗Ｒ１ｄ乃至Ｒ４ｄ、及びバイアス源１３が設けられる。４段目の増幅部４は、バイアス電流Ｉｂｉａｓ４が入力され、入力信号である高周波信号ＲＦ１ｄが入力され、増幅動作した信号を出力信号Ｓｏｕｔとして出力する。
【００４０】
Ｐｃｈ  ＭＯＳトランジスタＰＴ４は、ソース（第２の端子）が高電位側電源Ｖｄｄに接続され、ドレイン（第１の端子）が抵抗Ｒ１ｄの一端に接続され、ゲート（制御端子）が低電位側電源（接地電位）Ｖｓｓに接続され、常にオンしている。抵抗Ｒ１ｄは、他端が抵抗Ｒ２ｄ及びＲ３ｄの一端に接続される。抵抗Ｒ２ｄは、他端が低電位側電源（接地電位）Ｖｓｓに接続される。抵抗Ｒ３ｄは、他端がＮｃｈ  ＭＯＳトランジスタＮＴ１ｄのゲート（制御端子）に接続される。
【００４１】
Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｄは、ドレイン（第１の端子）が１段目の増幅部１のノードＮ１に接続され、ソース（第２の端子）がＮｃｈ  ＭＯＳトランジスタＮＴ２ｄのドレイン（第１の端子）に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＴ２ｄは、ソース（第２の端子）が低電位側電源（接地電位）Ｖｓｓに接続され、ゲート（制御端子）に入力信号である高周波信号ＲＦ１ｄが入力される。ここで、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｄ及びＮＴ２ｄは、カスコード接続された増幅器として動作し、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｄのドレイン側（ノードＮ１）から増幅動作した信号を出力信号Ｓｏｕｔとして出力する。
【００４２】
Ｎｃｈ  ＭＯＳトランジスタＮＴ３ｄは、ドレイン（第１の端子）にバイアス電流制御部７から出力されるバイアス電流Ｉｂｉａｓ４が入力され、ゲート（制御端子）がドレイン（第１の端子）に接続され、ソース（第２の端子）が低電位側電源（接地電位）Ｖｓｓに接続される。抵抗Ｒ４ｄは、一端がＮｃｈ  ＭＯＳトランジスタＮＴ３ｄのゲート（制御端子）に接続され、他端がＮｃｈ  ＭＯＳトランジスタＮＴ２ｄのゲート（制御端子）に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＴ２ｄ及びＮＴ３ｄは、カレントミラー回路として動作する。
【００４３】
Ｎｃｈ  ＭＯＳトランジスタＮＴ４ｄは、ドレインが高電位側電源Ｖｄｄに接続され、ソースがＮｃｈ  ＭＯＳトランジスタＮＴ１ｄのソースとＮｃｈ  ＭＯＳトランジスタＮＴ２ｄのドレインの間に接続され、ゲートにバイアス電圧Ｖｂｉａｓ１１が入力される。バイアス電圧Ｖｂｉａｓ１１は、Ｎｃｈ  ＭＯＳトランジスタＮＴ４ｄのゲートと低電位側電源（接地電位）Ｖｓｓの間に設けられるバイアス源１３から生成される。
【００４４】
ここで、Ｂ点の電圧（Ｎｃｈ  ＭＯＳトランジスタＮＴ４ｄのゲートに印加される電圧）は、Ａ点の電圧よりもＮｃｈ  ＭＯＳトランジスタの閾値電圧以上低い電圧になるようにバイアス電圧Ｖｂｉａｓ１１が設定される。より具体的には、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｄがオン時のＮｃｈ  ＭＯＳトランジスタＮＴ１ｄのソース電圧（＝Ｎｃｈ  ＭＯＳトランジスタＮＴ４ｄのソース電圧）よりもバイアス電圧Ｖｂｉａｓ１１を低く設定する。
【００４５】
このため、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｄがオンするとき、Ｎｃｈ  ＭＯＳトランジスタＮＴ４ｄはオフする（ゲート電圧＜ソース電圧）。
【００４６】
ここで、カスコード接続される高電位側電源Ｖｄｄ側に設けられるトランジスタ（ＮＴ１ａ乃至１ｄ）及び低電位側電源（接地電位）Ｖｓｓ側に設けられるトランジスタ（ＮＴ２ａ乃至２ｄ）のゲート側に、カスコード接続された増幅器の動作を安定化するためにコンデンサをそれぞれ設けてもよい。また、エンハンスメント型（Ｅ型）であるＮｃｈ  ＭＯＳトランジスタＮＴ１ａ乃至３ａ、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｂ乃至３ｂ、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｃ乃至３ｃ、及びＮｃｈ  ＭＯＳトランジスタＮＴ１ｄ乃至３ｄの閾値電圧（Ｖｔｈ）が比較的低い場合（高周波動作する）、カレントミラー回路と低電位側電源（接地電位）Ｖｓｓの間に、比較的閾値電圧の高い（リーク電流小）Ｎｃｈ  ＭＯＳトランジスタを設けるのが好ましい。
【００４７】
ここでは、１段目の増幅部１、２段目の増幅部２、３段目の増幅部３、及び４段目の増幅部４を同様な回路構成にして、利得を略同一に設定しているが、必ずしもこれに限定されるものではなく、各増幅部の回路構成を変更しもよい。
【００４８】
図５に示すように、バイアス電流制御部７から出力されるバイアス電流Ｉｂｉａｓ１乃至４は、制御電圧Ｖｃｎｔに対して順次オーバーラップして生成される。
【００４９】
具体的には、制御電圧Ｖｃｎｔが低い領域（Ｖｃｎｔ＜０．３Ｖ）では、一定な値のバイアス電流Ｉｂｉａｓ１が生成される（バイアス電流Ｉｂｉａｓ２乃至４は生成されない）。
【００５０】
制御電圧Ｖｃｎｔが０．３〜０．６Ｖの領域では、バイアス電流Ｉｂｉａｓ１は減少する（制御電圧Ｖｃｎｔが略０．８Ｖでバイアス電流Ｉｂｉａｓ１は生成されない）。バイアス電流Ｉｂｉａｓ２は制御電圧Ｖｃｎｔが０．３Ｖから増加し始める。バイアス電流Ｉｂｉａｓ３は制御電圧Ｖｃｎｔが略０．６Ｖから増加し始める（バイアス電流Ｉｂｉａｓ４は生成されない）。
【００５１】
制御電圧Ｖｃｎｔが０．６〜０．９Ｖの領域では、バイアス電流Ｉｂｉａｓ２は制御電圧Ｖｃｎｔが略０．７Ｖで最大となり、その後減少する。バイアス電流Ｉｂｉａｓ３は増加を維持する（バイアス電流Ｉｂｉａｓ４は生成されない）。
【００５２】
制御電圧Ｖｃｎｔが０．９〜１．２Ｖの領域では、バイアス電流Ｉｂｉａｓ２は制御電圧Ｖｃｎｔが略１．１Ｖで生成されなくなる。バイアス電流Ｉｂｉａｓ３は制御電圧Ｖｃｎｔが略１．０Ｖで最大となり、その後減少する。バイアス電流Ｉｂｉａｓ４は制御電圧Ｖｃｎｔが略０．９Ｖから増加し始める。
【００５３】
制御電圧Ｖｃｎｔが１．２Ｖ以上の領域では、バイアス電流Ｉｂｉａｓ３は制御電圧Ｖｃｎｔが略１．３Ｖで生成されなくなる。バイアス電流Ｉｂｉａｓ４は制御電圧Ｖｃｎｔが略１．３Ｖ以上で飽和する。
【００５４】
なお、バイアス電流制御部７から出力されるバイアス電流Ｉｂｉａｓ１乃至４は、必ずしも図５に示す電流特性に限定されるものではなく、１段目の増幅部１、２段目の増幅部２、３段目の増幅部３、及び４段目の増幅部４の特性に応じて、それぞれ適宜変更してもよい。
【００５５】
次に、可変利得増幅器の動作について図６及び図７を参照して説明する。図６は従来の可変利得増幅器の最小利得での基本波と三次高調波の高周波信号に対する変化を示す図、図７は本実施例の可変利得増幅器の最小利得での基本波と三次高調波の高周波信号に対する変化を示す図である。ここで、従来とは、制御スイッチ部を設けない可変利得増幅器である。
【００５６】
従来の可変利得増幅器では、バイアス電流制御部で制御電圧Ｖｃｎｔに対して順次バイアス電流がオーバーラップして生成され、各段の増幅部にバイアス電流が供給される。例えば、３段目及び４段目の増幅部を動作させ、１段目及び２段目の増幅部を動作させたくない場合、最小利得付近では３段目及び４段目の増幅部には所定のバイアス電流が供給されて増幅動作するが、増幅動作させたくない１段目及び２段目の増幅部にも電流が供給され完全にオフにならない。このため、１段目及び２段目の増幅部を通して強電界時に高周波信号である入力信号が歪んだ状態で出力部にリークし、三次高調波が増加する。したがって、図６に示すように、例えば入力信号としての高周波信号が−５ｄｍのとき、歪みレベル（基本波―３次高長波）が略２４ｄＢｍと低下する。
【００５７】
一方、本実施例の可変利得増幅器３０（図１に示す）では、例えば、３段目及び４段目の増幅部を動作させ、１段目及び２段目の増幅部を動作させたくない場合、第１の制御スイッチ部５からバイアス電圧Ｖｂｉａｓ１が出力されず、第２の制御スイッチ部６からバイアス電圧Ｖｂｉａｓ２が出力されず、１段目及び２段目の増幅部は完全に動作を停止する。さらに、この時、図３(ａ)、図３（ｂ）に示した、Ｎｃｈ  ＭＯＳトランジスタＮＴ４a、Ｎｃｈ  ＭＯＳトランジスタＮＴ４ｂのバイパストランジスタにより、出力部への漏れ電流が流れ込まないようにしている。このため、１段目及び２段目の増幅部を通して強電界時に高周波信号である入力信号が歪んだ状態で出力部にリークせず、三次高調波を抑制することができる。したがって、図７に示すように、例えば入力信号としての高周波信号が−５ｄｍのとき、歪みレベル（基本波―３次高長波）が略７４ｄＢｍと従来よりも大幅に改善することができる。
【００５８】
上述したように、本実施例の可変利得増幅器では、１段目の増幅部１、２段目の増幅部２、３段目の増幅部３、４段目の増幅部４、第１の制御スイッチ部５、第２の制御スイッチ部６、及びバイアス電流制御部７が設けられる。バイアス電流制御部７は、制御電圧Ｖｃｎｔを入力し、制御電圧Ｖｃｎｔにもとづいて、バイアス電流Ｉｂｉａｓ１乃至４を生成し、基準電圧Ｖｒｅｆ１及び２を生成する。第１の制御スイッチ部５は、検出電圧Ｖｄｅｔ及び基準電圧Ｖｒｅｆ１を入力し、検出電圧Ｖｄｅｔが基準電圧Ｖｒｅｆ１よりも大きな場合、バイアス電圧Ｖｂｉａｓ１を１段目の増幅部１に供給するのを停止する。第２の制御スイッチ部６は、検出電圧Ｖｄｅｔ及び基準電圧Ｖｒｅｆ２を入力し、検出電圧Ｖｄｅｔが基準電圧Ｖｒｅｆ２よりも大きな場合、バイアス電圧Ｖｂｉａｓ２を２段目の増幅部２に供給するのを停止する。また、１段目乃至４段目の増幅部（増幅回路）には、高電位側電源Ｖｄｄ側のカスコード接続されるＮｃｈ  ＭＯＳトランジスタがオフするときに、出力ノードからの漏れ電流が低電位側電源（接地電位）Ｖｓｓ側のカスコード接続されるＮｃｈ  ＭＯＳトランジスタに流れ込まないようにバイパス経路を設けている。
【００５９】
このため、３段目及び４段目の増幅部を動作させ、１段目及び２段目の増幅部を動作させたくない場合、第１の制御スイッチ部５からバイアス電圧Ｖｂｉａｓ１が出力されず、第２の制御スイッチ部６からバイアス電圧Ｖｂｉａｓ２が出力されず、１段目及び２段目の増幅部は完全に動作を停止する。したがって、１段目及び２段目の増幅部を通して強電界時に高周波信号である入力信号が歪んだ状態で出力部にリークせず、三次高調波を抑制することができ、従来よりも歪みレベルを大幅に向上させることができる。
【００６０】
なお、本実施例では、ＭＯＳトランジスタを用いているが、ＭＩＳトランジスタ（ＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  Transistor）とも呼称される）を用いてもよい。また、４段構成のカスコード接続型可変利得増幅器の１段目及び２段目の増幅部をそれぞれ制御スイッチ部で制御しているが、ｎ（ｎは３以上）段構成のカスコード接続型可変利得増幅器では、１段目及び２段目の増幅部をそれぞれ制御する制御スイッチ部を設けるのが好ましい。更に、バイアス電流制御部７から出力されるバイアス電流Ｉｂｉａｓ１（低制御電圧Ｖｃｎｔ）を１段目の増幅部１に入力し、・・・バイアス電流Ｉｂｉａｓ４（高制御電圧Ｖｃｎｔ）を４段目の増幅部４に入力しているが、バイアス電流Ｉｂｉａｓ４（高制御電圧Ｖｃｎｔ）を１段目の増幅部４に入力し、・・・バイアス電流Ｉｂｉａｓ１（低制御電圧Ｖｃｎｔ）を４段目の増幅部４に入力してもよい。
【実施例２】
【００６１】
次に、本発明の実施例２に係る可変利得増幅器について、図面を参照して説明する。図８は可変利得増幅器の構成を示すブロック図、図９は制御スイッチ部を示す回路図、図１０は増幅部を示す回路図、図１０（ａ）は１段目の増幅部を示す回路図、図１０（ｂ）は２段目の増幅部を示す回路図、図１１は増幅部を示す回路図、図１１（ａ）は３段目の増幅部を示す回路図、図１１（ｂ）は４段目の増幅部を示す回路図である。本実施例では、４段構成の可変利得増幅器の１段目の増幅部の制御を行う制御スイッチ部を設けている。
【００６２】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００６３】
図８に示すように、可変利得増幅器３０ａには、１段目の増幅部１ａ、２段目の増幅部２ａ、３段目の増幅部３ａ、４段目の増幅部４ａ、制御スイッチ部５ａ、及びバイアス電流制御部７ａが設けられる。可変利得増幅器３０ａは、トランジスタが縦続接続される増幅部が４段構成されたカスコード接続型可変利得増幅器である。
【００６４】
バイアス電流制御部７ａには、図示しない多段化された差動対、及び抵抗が縦続接続された基準電圧発生部が設けられる。バイアス電流制御部７ａは、制御電圧Ｖｃｎｔを入力し、制御電圧Ｖｃｎｔにもとづいて、多段化された差動対で複数のバイアス電流Ｉｂｉａｓを生成し、基準電圧発生部で基準電圧Ｖｒｅｆを生成する。
【００６５】
バイアス電流制御部７ａは、制御電圧Ｖｃｎｔが比較的小さなときにバイアス電流Ｉｂｉａｓ１を１段目の増幅部１ａに出力し、制御電圧Ｖｃｎｔが大きくなるにつれて、順次、バイアス電流Ｉｂｉａｓ２を２段目の増幅部２ａに出力し、バイアス電流Ｉｂｉａｓ３を３段目の増幅部３ａに出力し、バイアス電流Ｉｂｉａｓ４を４段目の増幅部４ａに出力する。
【００６６】
バイアス電流制御部７ａは、バイアス電流Ｉｂｉａｓ１に対応する基準電圧Ｖｒｅｆ１を第１の制御スイッチ部５ａに出力する。
【００６７】
図９に示すように、制御スイッチ部５ａには、ヒステリシスコンパレータ１１、インバータＩＮＶ１、及びＮｃｈ  ＭＯＳトランジスタＮＴ１１が設けられる。
【００６８】
インバータＩＮＶ１は、ヒステリシスコンパレータ１１とＮｃｈ  ＭＯＳトランジスタＮＴ１１の間に設けられ、ヒステリシスコンパレータ１１から出力される信号を反転出力する。
【００６９】
Ｎｃｈ  ＭＯＳトランジスタＮＴ１１は、ドレインにバイアス電流Ｉｂｉａｓ１が入力され、ソースが低電位側電源（接地電位）Ｖｓｓに接続され、ゲートにインバータＩＮＶ１から出力される信号が入力される。ヒステリシスコンパレータ１１から出力される信号が“Ｌｏｗ”レベルのとき、Ｎｃｈ  ＭＯＳトランジスタＮＴ１１がオンしてドレインから低電位側電源（接地電位）Ｖｓｓにバイアス電流Ｉｂｉａｓ１を流す（このとき、１段目の増幅部１ａは動作を停止する）。
【００７０】
ヒステリシスコンパレータ１１から出力される信号が“Ｈｉｇｈ”レベルのとき、Ｎｃｈ  ＭＯＳトランジスタＮＴ１１がオフする（このとき、１段目の増幅部１ａは動作する）。
【００７１】
図１０（ａ）に示すように、１段目の増幅部１ａには、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ａ乃至ＮＴ４ａ、Ｐｃｈ  ＭＯＳ  トランジスタＰＴ５ａ、及び抵抗Ｒ１ａ乃至Ｒ７ａが設けられる。１段目の増幅部１ａは、バイアス電流Ｉｂｉａｓ１が入力され、入力信号である高周波信号ＲＦ１ａが入力され、増幅動作した信号を出力信号Ｓｏｕｔとして出力する。
【００７２】
抵抗Ｒ１ａは、一端が高電位側電源Ｖｄｄに接続され、他端が抵抗Ｒ２ａの一端及びノードＮ２に接続される。抵抗Ｒ３ａは、一端がノードＮ２に接続され、他端がＮｃｈ  ＭＯＳトランジスタＮＴ１ａのゲート（制御端子）に接続される。
【００７３】
Ｎｃｈ  ＭＯＳトランジスタＮＴ３ａは、ドレイン（第１の端子）にバイアス電流制御部７ａから出力されるバイアス電流Ｉｂｉａｓ１が入力され、ドレイン（第１の端子）が制御スイッチ部５ａに接続され、ゲート（制御端子）がドレイン（第１の端子）に接続され、ソース（第２の端子）が低電位側電源（接地電位）Ｖｓｓに接続される。
【００７４】
Ｎｃｈ  ＭＯＳトランジスタＮＴ４ａは、ドレインが高電位側電源Ｖｄｄに接続され、ソースがＮｃｈ  ＭＯＳトランジスタＮＴ１ａのソースとＮｃｈ  ＭＯＳトランジスタＮＴ２ａのドレインの間に接続され、ゲートに抵抗分割された電圧が入力される。抵抗分割された電圧は、高電位側電源Ｖｄｄと低電位側電源（接地電位）Ｖｓｓの間に縦続接続される抵抗Ｒ６ａ及びＲ７ａから生成される。
【００７５】
Ｐｃｈ  ＭＯＳトランジスタＰＴ５ａは、高電位側電源Ｖｄｄと抵抗Ｒ７ａの間に設けられ、ゲートが制御スイッチ部５ａに接続され、ゲート制御スイッチ部５ａから出力される制御信号により、オン・オフ動作する。
【００７６】
ここで、制御スイッチ部がＬｏｗでＰｃｈ  ＭＯＳトランジスタＰＴ５ａオン時のＢ点の電圧（Ｎｃｈ  ＭＯＳトランジスタＮＴ４ａのゲートに印加される電圧）は、Ａ点の電圧よりもＮｃｈ  ＭＯＳトランジスタの閾値電圧以上高い電圧になるように抵抗分割された電圧が設定される。このため、Ｐｃｈ  ＭＯＳトランジスタＰＴ５ａがオンするとき、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ａはオフし、Ｎｃｈ  ＭＯＳトランジスタＮＴ４ａはオンする。
【００７７】
制御スイッチ部がＬｏｗで、Ｎｃｈ  ＭＯＳトランジスタＮＴ２ａはオフ状態、Ｐｃｈ  ＭＯＳトランジスタＰＴ５ａはオン状態となるが、大信号の高周波信号ＲＦ１ａが入力されるとオフ状態であるＮｃｈ  ＭＯＳトランジスタＮＴ２ａがオン状態となる場合がある。この時、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ａはオフ状態であるが、Ｎｃｈ  ＭＯＳトランジスタNT４aが無ければ、出力ノードN1からの漏れ電流がＮｃｈ  ＭＯＳトランジスタＮＴ２aに流れ込み、歪の悪化要因となる。これに対し、Ｎｃｈ  ＭＯＳトランジスタＮＴ４aがあるとバイパス経路ができ、出力ノードN1からＮＴ２ａへの電流のもれ込みが回避でき、良好な線形性を保つことができる。Ｎｃｈ  ＭＯＳトランジスタＮＴ４ａは、バイパストランジスタとして機能する。制御スイッチ部がＨｉｇｈ状態ではＰｃｈ  ＭＯＳトランジスタＰＴ５ａはオフであり、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ａはオン、Ｎｃｈ  ＭＯＳトランジスタＮＴ４ａはオフとなる。
【００７８】
図１０（ｂ）に示すように、２段目の増幅部２ａには、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｂ乃至ＮＴ４ｂ、Ｐｃｈ  ＭＯＳトランジスタＰＴ５ｂ、抵抗Ｒ３ｂ、抵抗Ｒ４ｂ、抵抗Ｒ６ｂ、及び抵抗Ｒ７ｂが設けられる。２段目の増幅部２ａは、バイアス電流Ｉｂｉａｓ２が入力され、入力信号である高周波信号ＲＦ１ｂが入力され、増幅動作した信号を出力信号Ｓｏｕｔとして出力する。
【００７９】
抵抗Ｒ３ｂは、一端が１段目の増幅部１ａのノードＮ２に接続され、他端がＮｃｈ  ＭＯＳトランジスタＮＴ１ｂのゲート（制御端子）に接続される。
【００８０】
Ｎｃｈ  ＭＯＳトランジスタＮＴ４ｂは、ドレインが高電位側電源Ｖｄｄに接続され、ソースがＮｃｈ  ＭＯＳトランジスタＮＴ１ｂのソースとＮｃｈ  ＭＯＳトランジスタＮＴ２ｂのドレインの間に接続され、ゲートに抵抗分割された電圧が入力される。抵抗分割された電圧は、高電位側電源Ｖｄｄと低電位側電源（接地電位）Ｖｓｓの間に縦続接続される抵抗Ｒ６ｂ及びＲ７ｂから生成される。
【００８１】
Ｐｃｈ  ＭＯＳトランジスタＰＴ５ｂは、高電位側電源Ｖｄｄと抵抗Ｒ７ａの間に設けられ、ゲートが高電位側電源Ｖｄｄに接続され、常にオフしている。
【００８２】
図１１（ａ）に示すように、３段目の増幅部３ａには、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｃ乃至ＮＴ４ｃ、Ｐｃｈ  ＭＯＳトランジスタＰＴ５ｃ、抵抗Ｒ３ｃ、Ｒ４ｃ、抵抗Ｒ６ｃ、及び抵抗Ｒ７ｃが設けられる。３段目の増幅部３ａは、バイアス電流Ｉｂｉａｓ３が入力され、入力信号である高周波信号ＲＦ１ｃが入力され、増幅動作した信号を出力信号Ｓｏｕｔとして出力する。
【００８３】
抵抗Ｒ３ｃは、一端が１段目の増幅部１ａのノードＮ２に接続され、他端がＮｃｈ  ＭＯＳトランジスタＮＴ１ｃのゲート（制御端子）に接続される。
【００８４】
Ｎｃｈ  ＭＯＳトランジスタＮＴ４ｃは、ドレインが高電位側電源Ｖｄｄに接続され、ソースがＮｃｈ  ＭＯＳトランジスタＮＴ１ｃのソースとＮｃｈ  ＭＯＳトランジスタＮＴ２ｃのドレインの間に接続され、ゲートに抵抗分割された電圧が入力される。抵抗分割された電圧は、高電位側電源Ｖｄｄと低電位側電源（接地電位）Ｖｓｓの間に縦続接続される抵抗Ｒ６ｃ及びＲ７ｃから生成される。
【００８５】
Ｐｃｈ  ＭＯＳトランジスタＰＴ５ｃは、高電位側電源Ｖｄｄと抵抗Ｒ７ｃの間に設けられ、ゲートが高電位側電源Ｖｄｄに接続され、常にオフしている。
【００８６】
図１１（ｂ）に示すように、４段目の増幅部４ａには、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｄ乃至ＮＴ４ｄ、Ｐｃｈ  ＭＯＳトランジスタＰＴ５ｄ、抵抗Ｒ３ｄ、抵抗Ｒ４ｄ、抵抗Ｒ６ｄ、及び抵抗Ｒ７ｄが設けられる。４段目の増幅部４ａは、バイアス電流Ｉｂｉａｓ４が入力され、入力信号である高周波信号ＲＦ１ｄが入力され、増幅動作した信号を出力信号Ｓｏｕｔとして出力する。
【００８７】
抵抗Ｒ３ｄは、一端が１段目の増幅部１ａのノードＮ２に接続され、他端がＮｃｈ  ＭＯＳトランジスタＮＴ１ｄのゲート（制御端子）に接続される。
【００８８】
Ｎｃｈ  ＭＯＳトランジスタＮＴ４ｄは、ドレインが高電位側電源Ｖｄｄに接続され、ソースがＮｃｈ  ＭＯＳトランジスタＮＴ１ｄのソースとＮｃｈ  ＭＯＳトランジスタＮＴ２ｄのドレインの間に接続され、ゲートに抵抗分割された電圧が入力される。抵抗分割された電圧は、高電位側電源Ｖｄｄと低電位側電源（接地電位）Ｖｓｓの間に縦続接続される抵抗Ｒ６ｄ及びＲ７ｄから生成される。
【００８９】
Ｐｃｈ  ＭＯＳトランジスタＰＴ５ｄは、高電位側電源Ｖｄｄと抵抗Ｒ７ｄの間に設けられ、ゲートが高電位側電源Ｖｄｄに接続され、常にオフしている。
【００９０】
ここで、カスコード接続される高電位側電源Ｖｄｄ側に設けられるトランジスタ（ＮＴ１ａ乃至１ｄ）及び低電位側電源（接地電位）Ｖｓｓ側に設けられるトランジスタ（ＮＴ２ａ乃至２ｄ）のゲート側に、カスコード接続された増幅器の動作を安定化するためにコンデンサをそれぞれ設けてもよい。また、エンハンスメント型（Ｅ型）であるＮｃｈ  ＭＯＳトランジスタＮＴ１ａ乃至３ａ、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｂ乃至３ｂ、Ｎｃｈ  ＭＯＳトランジスタＮＴ１ｃ乃至３ｃ、及びＮｃｈ  ＭＯＳトランジスタＮＴ１ｄ乃至３ｄの閾値電圧（Ｖｔｈ）が比較的低い場合（高周波動作する）、カレントミラー回路と低電位側電源（接地電位）Ｖｓｓの間に、比較的閾値電圧の高い（リーク電流小）Ｎｃｈ  ＭＯＳトランジスタを設けるのが好ましい。
【００９１】
ここでは、１段目の増幅部１ａ、２段目の増幅部２ａ、３段目の増幅部３ａ、及び４段目の増幅部４ａを同様な回路構成にして、利得を略同一に設定しているが、必ずしもこれに限定されるものではなく、各増幅部の回路構成を変更しもよい。
【００９２】
次に、可変利得増幅器３０ａの動作について説明する。可変利得増幅器３０ａでは、例えば、３段目及び４段目の増幅部を動作させ、１段目の増幅部を動作させたくない場合、制御スイッチ部５ａが1段目の増幅部１ａに供給されるべきバイアス電流Ｉｂｉａｓ１を引き込んで、1段目の増幅部１ａを完全にオフさせる。それと同時にバイパストランジスタであるＮｃｈ  ＭＯＳトランジスタＮＴ４ａをオンさせて、出力部への漏れ電流のリークを防いでいる。このため、１段目の増幅部１ａを通して強電界時に高周波信号である入力信号が歪んだ状態で出力部にリークせず、三次高調波を抑制することができる。したがって、歪みレベル（基本波―３次高長波）を大幅に改善することができる。
【００９３】
ここでは、１段目の増幅部を動作させたくない場合、1段目の増幅部１ａに供給されるべきバイアス電流Ｉｂｉａｓ１を引き込んで、1段目の増幅部１ａを完全にオフさせているが、実施例１と同様に１段目及び２段目の増幅部を動作させたくない場合、1段目の増幅部１ａに供給されるべきバイアス電流Ｉｂｉａｓ１と２段目の増幅部２ａに供給されるべきバイアス電流Ｉｂｉａｓ２とをそれぞれ引き込んで、1段目の増幅部１ａ及び２段目の増幅部２ａを完全にオフさせてもよい。
【００９４】
上述したように、本実施例の可変利得増幅器では、１段目の増幅部１ａ、２段目の増幅部２ａ、３段目の増幅部３ａ、４段目の増幅部４ａ、制御スイッチ部５ａ、及びバイアス電流制御部７ａが設けられる。バイアス電流制御部７ａは、制御電圧Ｖｃｎｔを入力し、制御電圧Ｖｃｎｔにもとづいて、バイアス電流Ｉｂｉａｓ１乃至４を生成し、基準電圧Ｖｒｅｆ１を生成する。制御スイッチ部５ａは、検出電圧Ｖｄｅｔ及び基準電圧Ｖｒｅｆ１を入力し、検出電圧Ｖｄｅｔが基準電圧Ｖｒｅｆ１よりも大きな場合、１段目の増幅部１ａに供給されるべきバイアス電流Ｉｂｉａｓ１を引き込む。また、１段目乃至４段目の増幅部（増幅回路）には、高電位側電源Ｖｄｄ側のカスコード接続されるＮｃｈ  ＭＯＳトランジスタがオフするときに、出力ノードからの漏れ電流が低電位側電源（接地電位）Ｖｓｓ側のカスコード接続されるＮｃｈ  ＭＯＳトランジスタに流れ込まないようにバイパス経路を設けている。
【００９５】
このため、３段目及び４段目の増幅部を動作させ、１段目の増幅部を動作させたくない場合、制御スイッチ部５ａがバイアス電流Ｉｂｉａｓ１を引き込み、１段目の増幅部の動作を停止させる。したがって、１段目の増幅部を通して強電界時に高周波信号である入力信号が歪んだ状態で出力部にリークせず、三次高調波を抑制することができ、従来よりも歪みレベルを大幅に向上させることができる。
【００９６】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００９７】
例えば、本実施例では、カスコード接続型可変利得増幅器を４段構成にしているが必ずしもこれに限定されるものではなく、複数段構成のカスコード接続型可変利得増幅器に適用できる。また、カスコード接続型可変利得増幅器を構成するトランジスタに、ＭＯＳトランジスタを使用しているが、ＭＯＳトランジスタの代わりにバイポーラトランジスタやＢｉＣＭＯＳ（Bipolar  Complementary  Metal  Oxide  Semiconductor）構成にしてもよい。また、カスコード接続型可変利得増幅器を接合型ＦＥＴ或いは化合物ＦＥＴ（ＧａＡｓ  ＦＥＴやＨＥＭＴ）などから構成してもよい。更に、実施例１及び２では、格段の増幅部（増幅回路）に、出力ノードからの漏れ電流が低電位側電源（接地電位）側のカスコード接続されるＮｃｈ  ＭＯＳトランジスタに流れ込まないようにバイパス経路を設けているが、このバイパス経路は必ずしも必須なものではなく、歪みレベルの程度に応じて省略してもよい。
【００９８】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  トランジスタがカスコード接続される増幅回路が４段設けられる増幅部と、制御電圧が入力され、前記制御電圧にもとづいて、前記制御電圧に対してピーク位置の異なる４個のバイアス電流を連続的にオーバーラップして生成し、前記制御電圧が小さいときに生成される１番目のバイアス電流を１段目の前記増幅回路に出力し、２番目のバイアス電流を２段目の前記増幅回路に出力し、３番目のバイアス電流を３段目の前記増幅回路に出力し、前記制御電圧が一番大きいときに生成される４番目のバイアス電流を４段目の前記増幅回路に出力し、第１及び第２の基準電圧を出力するバイアス電流制御部と、前記第１の基準電圧及び検出電圧が入力され、前記検出電圧が前記第１の基準電圧よりも大きいとき、前記１番目の増幅回路の動作を停止させる第１の制御スイッチ部と、前記第２の基準電圧及び前記検出電圧が入力され、前記検出電圧が前記第２の基準電圧よりも大きいとき、前記２番目の増幅回路の動作を停止させる第２の制御スイッチ部とを具備する可変利得増幅器。
【００９９】
（付記２）  トランジスタがカスコード接続される増幅回路が４段設けられる増幅部と、制御電圧が入力され、前記制御電圧にもとづいて、前記制御電圧に対してピーク位置の異なる４個のバイアス電流を連続的にオーバーラップして生成し、前記制御電圧が小さいときに生成される１番目のバイアス電流を１段目の前記増幅回路に出力し、２番目のバイアス電流を２段目の前記増幅回路に出力し、３番目のバイアス電流を３段目の前記増幅回路に出力し、前記制御電圧が一番大きいときに生成される４番目のバイアス電流を４段目の前記増幅回路に出力し、基準電圧を出力するバイアス電流制御部と、前記基準電圧及び検出電圧が入力され、前記検出電圧が前記基準電圧よりも大きいとき、前記１番目の増幅回路の動作を停止させる制御スイッチ部とを具備する可変利得増幅器。
【０１００】
（付記３）  前記制御スイッチ部は、前記基準電圧が入力側の（−）ポートに入力され、前記検出電圧が入力側の（＋）ポートに入力されるヒステリシスコンパレータと、ソースが高電位側電源に接続され、ゲートに前記ヒステリシスコンパレータから出力される信号が入力され、ドレイン側からバイアス電圧を出力するトランジスタとから構成され、前記バイアス電圧が前記増幅回路に供給される付記１又は２に記載の可変利得増幅器。
【０１０１】
（付記４）  前記制御スイッチ部は、前記基準電圧が入力側の（−）ポートに入力され、前記検出電圧が入力側の（＋）ポートに入力されるヒステリシスコンパレータと、前記ヒステリシスコンパレータから出力される信号を反転出力するインバータと、ドレインに前記バアイス電流が入力され、ソースが低電位側電源に接続され、ゲートに前記インバータから出力されるトランジスタとから構成され、前記検出電圧が前記基準電圧よりも大きいとき、前記トランジスタがオンして前記バイアス電流を引き込んで前記増幅回路の動作を停止させる付記１又は２に記載の可変利得増幅器。
【０１０２】
（付記５）  前記増幅回路は、ドレインが高電位側電源側に接続され、ゲートに抵抗分割された前記高電位側電源電圧が入力され、ドレイン側から出力信号を出力する第１のＮｃｈ  ＭＯＳトランジスタと、ドレインが前記第１のＮｃｈ  ＭＯＳトランジスタのソースに接続され、ソースが低電位側電源に接続され、ゲートに入力信号が入力される第２のＮｃｈ  ＭＯＳトランジスタと、ドレインに前記バイアス電流が入力され、ソースが前記低電位側電源に接続され、ゲートがドレイン及び前記第２のＮｃｈ  ＭＯＳトランジスタのゲート側に接続される第３のＮｃｈ  ＭＯＳトランジスタとを有する付記１乃至４のいずれかに記載の可変利得増幅器。
【０１０３】
（付記６）  前記増幅回路は、ドレインが高電位側電源側に接続され、ゲートに抵抗分割された前記高電位側電源電圧が入力され、ドレイン側から出力信号を出力する第１のＮｃｈ  ＭＯＳトランジスタと、ドレインが前記第１のＮｃｈ  ＭＯＳトランジスタのソースに接続され、ソースが低電位側電源に接続され、ゲートに入力信号が入力される第２のＮｃｈ  ＭＯＳトランジスタと、ドレインに前記バイアス電流が入力され、ソースが前記低電位側電源に接続され、ゲートがドレイン及び前記第２のＮｃｈ  ＭＯＳトランジスタのゲート側に接続される第３のＮｃｈ  ＭＯＳトランジスタと、ドレインが前記高電位側電源に接続され、ソースが前記第１のＮｃｈ  ＭＯＳトランジスタのソースに接続され、ゲートがバイアス源に接続され、前記前記第１のＮｃｈ  ＭＯＳトランジスタがオフ時にオンする第４のＮｃｈ  ＭＯＳトランジスタとを有する付記１乃至４のいずれかに記載の可変利得増幅器。
【図面の簡単な説明】
【０１０４】
【図１】本発明の実施例１に係る可変利得増幅器の構成を示すブロック図。
【図２】本発明の実施例１に係る制御スイッチ部を示す回路図、図２（ａ）は第１の制御スイッチ部を示す回路図、図２（ｂ）は第２の制御スイッチ部を示す回路図。
【図３】本発明の実施例１に係る増幅部を示す回路図、図３（ａ）は１段目の増幅部を示す回路図、図３（ｂ）は２段目の増幅部を示す回路図。
【図４】本発明の実施例１に係る増幅部を示す回路図、図４（ａ）は３段目の増幅部を示す回路図、図４（ｂ）は４段目の増幅部を示す回路図。
【図５】本発明の実施例１に係る各増幅部に供給されるバイアス電流の制御電圧依存性を示す図。
【図６】本発明の実施例１に係る従来の可変利得増幅器の最小利得での基本波と三次高調波の高周波信号に対する変化を示す図。
【図７】本発明の実施例１に係る可変利得増幅器の最小利得での基本波と三次高調波の高周波信号に対する変化を示す図。
【図８】本発明の実施例２に係る可変利得増幅器の構成を示すブロック図。
【図９】本発明の実施例２に係る制御スイッチ部を示す回路図。
【図１０】本発明の実施例２に係る増幅部を示す回路図、図１０（ａ）は１段目の増幅部を示す回路図、図１０（ｂ）は２段目の増幅部を示す回路図。
【図１１】本発明の実施例２に係る増幅部を示す回路図、図１１（ａ）は３段目の増幅部を示す回路図、図１１（ｂ）は４段目の増幅部を示す回路図。
【符号の説明】
【０１０５】
１、１ａ  １段目の増幅部
２、２ａ  ２段目の増幅部
３、３ａ  ３段目の増幅部
４、４ａ  ４段目の増幅部
５  第１の制御スイッチ部
５ａ  制御スイッチ部
６  第２の制御スイッチ部
７  バイアス電流制御部
１１、１２  ヒステリシスコンパレータ
１３  バイアス源
３０、３０ａ  可変利得増幅部
Ｉｂａｉｓ１〜４  バイアス電流
ＩＮＶ１  インバータ
Ｎ１、Ｎ２・・・ノード
ＮＴ１ａ〜４ａ、ＮＴ１ｂ〜４ｂ、ＮＴ１ｃ〜４ｃ、ＮＴ１ｄ〜４ｄ、ＮＴ１１  Ｎｃｈ  ＭＯＳトランジスタ
ＰＴ１〜４、ＰＴ５ａ〜５ｄ  Ｐｃｈ  ＭＯＳトランジスタ
Ｒ１ａ〜５ａ、Ｒ１ｂ〜４ｂ、Ｒ１ｃ〜４ｃ、Ｒ１ｄ〜４ｄ、Ｒ６ａ〜６ｄ、Ｒ７ａ〜７ｄ  抵抗
ＲＦ１ａ〜ｄ  高周波信号
Ｓｏｕｔ  出力信号
Ｖｂｉａｓ１、Ｖｂｉａｓ２、Ｖｂｉａｓ１１  バイアス電圧
Ｖｃｎｔ  制御電圧
Ｖｄｄ  高電位側電源
Ｖｄｅｔ  検出電圧
Ｖｒｅｆ１、Ｖｒｅｆ２  基準電圧
Ｖｓｓ  低電位側電源（接地電位）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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