(57)【要約】【課題】異なる電源電圧で動作する複数の回路を同一半導体基板上に形成する。【解決手段】Ｐ型の半導体基板１０は第１領域ＡＡと第２領域ＢＢを有する。第１領域ＡＡにはＰ型ＭＯＳ２２、Ｎ型ＭＯＳ３２、Ｐ型ＭＯＳ４２が形成され、第２領域ＢＢにはＮ型ＭＯＳ５２が形成される。Ｐ型ＭＯＳ２２及びＮ型ＭＯＳ３２は、回路Ａを構成し、Ｐ型ＭＯＳ４２及びＮ型ＭＯＳ５２は回路Ｂを構成する。Ｎ型ＭＯＳ５２のＰウェル６０はＮウェル６０によって半導体基板１０と電気的分離される。このため、回路Ａには５．５Ｖ−ＧＮＤの電源電圧を供給し、回路Ｂには±２．７５Ｖの電源電圧を供給できる。【選択図】図２
2008283071.tif 000002
【特許請求の範囲】
【請求項１】
Ｐ型とＮ型との伝導型の一方を第１伝導型、他方を第２伝導型としたとき、前記第１伝導型の半導体基板上に第１領域と第２領域とが形成された半導体装置であって、
前記第１領域に形成された第１半導体素子と、
前記第２領域に形成された前記第１伝導型の第１ウェルと、
前記第２領域に形成され前記第１ウェルと前記半導体基板とを電気的に分離するための前記第２伝導型の第２ウェルと、
前記第１ウェルに形成された第２半導体素子と、
前記第１半導体素子で形成された第１回路と、
前記第１半導体素子及び前記第２半導体素子、又は前記第２半導体素子で形成された第２回路とを備え、
前記第１回路の電源電圧と、前記第２回路の電源電圧とが異なる、
ことを特徴とする半導体装置。
【請求項２】
前記第２ウェルと前記半導体基板とが逆バイアスされるように前記半導体基板の電位と前記第２ウェルとの電位を設定したことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１回路の電源電圧は、第１電源電位と第２電源電位とからなり、
前記第２回路の電源電圧は、第３電源電位と第４電源電位とからなり、
前記半導体基板に前記第２電源電位を供給し、
前記第２ウェルに前記第３電源電位を供給する、
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１回路の電源電圧と前記第２回路の電源電圧とは、前記第３電源電位から前記第２電源電位までの範囲で重なり、
前記第１回路と前記第２回路との間で伝送される信号のレベルは、前記第３電源電位から前記第２電源電位までの範囲となるように設定される、
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１半導体素子は、前記第１伝導型の第１トランジスタと前記第２伝導型の第２トランジスタとを含み、
前記第２半導体素子は、前記第２伝導型の第３トランジスタを含み、
前記第１の回路に含まれるトランジスタは、前記第１トランジスタ及び前記第２トランジスタであり、
前記第２の回路に含まれるトランジスタは、前記第１トランジスタ及び前記第３トランジスタである、
ことを特徴とする請求項１乃至４のうちいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上に複数の回路が形成された半導体装置に関する。
【背景技術】
【０００２】
従来より信号の振幅中心をシフトさせるレベルシフト回路が知られている（例えば、特許文献１参照）。このレベルシフト回路は、初段のオペアンプで入力信号を受け、後段のオペアンプにおいて振幅中心をシフトさせた出力信号を生成する。
この場合、初段のオペアンプに必要とされるダイナミックレンジと後段のオペアンプで必要とされるダイナミックレンジは相違する。
【特許文献１】特開２００２−３４４２５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、上述したレベルシフト回路を集積回路等の半導体装置で構成する場合、半導体装置の耐圧は、少なくとも初段及び後段のオペアンプにおけるダイナミックレンジの最大値と最小値との間の電圧を超えるように設定する必要がある。
すなわち、ダイナミックレンジの異なる複数の回路を一つの集積回路に形成する場合には、全ての回路が動作できるように、耐圧を設定する必要があった。このため、各回路のダイナミックレンジが大きく相違する場合には、半導体プロセスの制約から、１個の集積回路に組み込むことができないといった問題があった。あるいは、より高耐圧の半導体プロセスを用いて集積回路を形成しなければならなかった。
【０００４】
本発明は、このような事情に鑑みてなされたものであり、異なる電源電圧で動作する複数の回路を同一半導体基板上に形成するための技術を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記課題を解決するため、本発明の第１の態様である半導体装置は、Ｐ型とＮ型との伝導型の一方を第１伝導型（例えば、Ｐ型）、他方を第２伝導型（例えば、Ｎ型）としたとき、前記第１伝導型の半導体基板上に第１領域と第２領域とが形成されたものであって、前記第１領域に形成された第１半導体素子と（例えば、図２に示す２２、３２、及び４２）、前記第２領域に形成された前記第１伝導型の第１ウェルと（例えば、図２に示す５０）、前記第２領域に形成され前記第１ウェルと前記半導体基板とを電気的に分離するための前記第２伝導型の第２ウェルと（例えば、図２に示す６０）、前記第１ウェルに形成された第２半導体素子と（例えば、図２に示す５２）、前記第１半導体素子で形成された第１回路（例えば、図２に示す回路Ａ）と、前記第１半導体素子及び前記第２半導体素子、又は前記第２半導体素子で形成された第２回路（例えば、図２に示す回路Ｂ）とを備え、前記第１回路の電源電圧と、前記第２回路の電源電圧とが異なることを特徴とする。
【０００６】
この発明によれば、第２ウェルにより半導体基板と第１ウェルとを電気的に分離することができるので、第２半導体素子の耐圧を第１半導体素子から独立して設定することができる。この結果、第１半導体素子の耐圧が第１回路の電源電圧で規定されたとしても、第２半導体素子の耐圧には影響しないので、第１回路と第２回路の電源電圧を異ならせることができる。つまり、第１回路及び第２回路の電源電圧の最大値から最小値までの電圧を印加電圧としたとき、第１半導体素子の耐圧は、第１回路の電源電圧より大きく、印加電圧より小さい。また、第２半導体素子の耐圧は、第２回路の電源電圧より大きく、印加電圧より小さい。これによって、低い耐圧プロセスで、電源電圧が異なる複数の回路を半導体装置に組み込むことが可能となる。なお、第１半導体素子は、Ｐ型の半導体素子のみ、Ｎ型の半導体素子のみ、Ｐ型及びＮ型の半導体素子で形成されてもよい。
【０００７】
ここで、前記第２ウェルと前記半導体基板とが逆バイアスされるように前記半導体基板の電位と前記第２ウェルとの電位を設定することが好ましい。これにより、半導体基板と第２ウェルとの間に電流が流れることがないので、両者を電気的に分離できる。
【０００８】
また、前記第１回路の電源電圧は、第１電源電位と第２電源電位とからなり、前記第２回路の電源電圧は、第３電源電位と第４電源電位とからなり、前記半導体基板に前記第２電源電位を供給し、前記第２ウェルに前記第３電源電位を供給することが好ましい。この場合には、第１回路及び第２回路に供給する電源電位で第２ウェルと半導体基板とを逆バイアスするので、特別な電源が不要となる。
【０００９】
また、上述した半導体装置において、前記第１回路の電源電圧と前記第２回路の電源電圧とは、前記第３電源電位から前記第２電源電位までの範囲で重なり、前記第１回路と前記第２回路との間で伝送される信号のレベルは、前記第３電源電位から前記第２電源電位までの範囲となるように設定されることが好ましい。
この場合には、伝送される信号レベルを電源電圧が重なる範囲に設定したので、第１回路を構成するトランジスタと第２回路を構成するトランジスタに許容される耐圧の範囲で信号の受け渡しを行うことができる。
【００１０】
また上述した半導体装置において、前記第１半導体素子は、前記第１伝導型の第１トランジスタと前記第２伝導型の第２トランジスタとを含み、前記第２半導体素子は、前記第２伝導型の第３トランジスタを含み、前記第１回路に含まれるトランジスタは、前記第１トランジスタ及び前記第２トランジスタであり、前記第２回路に含まれるトランジスタは、前記第１トランジスタ及び前記第３トランジスタであることが好ましい。この場合には、第１回路及び第２回路をＣＭＯＳで構成することができる。
【発明を実施するための最良の形態】
【００１１】
本発明の実施の形態について図面を参照して説明する。図１は、本発明を適用する回路構成の一例を示す構成図である。図１（ａ）は回路の概要を示し、図１（ｂ）は回路に供給する電圧の生成例を示している。この回路は、例えば、ヘッドホンアンプのレベルシフト回路として機能する。
【００１２】
図１（ａ）に示すようにレベルシフト回路は信号入力端子Ｉｎ、信号出力端子Ｏｕｔ、演算増幅器ＯｐＡｍｐと、反転増幅器ＩｎｖＡｍｐ、抵抗Ｒ１〜Ｒ４を備える。すなわち、本回路は、演算増幅器ＯｐＡｍｐと、反転増幅器ＩｎｖＡｍｐとの２つの増幅器を備えている。演算増幅器ＯｐＡｍｐには、駆動用電源として＋Ｖｓと−Ｖｓとが供給される。また、反転増幅器ＩｎｖＡｍｐには、駆動用電源としてＶｄが供給され、他方の電源端子はＧＮＤに接地されている。つまり、演算増幅器ＯｐＡｍｐの電源電圧範囲は、−Ｖｓ〜＋Ｖｓとなり、反転増幅器ＩｎｖＡｍｐの電源電圧範囲は、０〜Ｖｄとなる。これらの電源電圧には以下の関係がある。Ｖｄ＞＋Ｖｓ＞ＧＮＤ＞−Ｖｓ。
【００１３】
ここで、演算増幅器ＯｐＡｍｐに供給する正極性の＋Ｖｓは、反転増幅器ＩｎｖＡｍｐに供給するＶｄよりも小さい電圧値とし、演算増幅器ＯｐＡｍｐに供給する負極性の−Ｖｓの大きさは、演算増幅器ＯｐＡｍｐに供給する正極性の＋Ｖｓの大きさと等しいものとする。これらの電源電圧は、例えば、図１（ｂ）に示すような構成で供給することができる。すなわち、外部電源電圧としてＶｄを用い、この電圧を反転増幅器ＩｎｖＡｍｐに供給する。また、Ｖｄを降圧レギュレータ１００等を用いて＋Ｖｓに降圧し、演算増幅器ＯｐＡｍｐの正極性の電源電圧として用いる。さらに、＋Ｖｓからチャージポンプ１１０等を用いて反対極性の−Ｖｓを生成し、演算増幅器ＯｐＡｍｐの負極性の電源電圧として用いるようにする。ただし、＋ＶｓをＶｄから生成せずに、外部の別電源を用いるようにしてもよい。
【００１４】
このレベルシフト回路において、入力端子Ｉｎに電圧Ｖrefを振幅中心とする入力交流信号Ｖinが印加された場合を想定する。この場合、演算増幅器ＯｐＡｍｐの出力交流信号Ｖoutの振幅中心をＶｘとすると、演算増幅器ＯｐＡｍｐの正入力端子の電圧Ｖ１は、以下に示す式（１）で与えられ、演算増幅器ＯｐＡｍｐの負入力端子の電圧Ｖ２は、以下に示す式（２）で与えられる。
Ｖ１＝（Ｖref−Ｖin）Ｒ３／（Ｒ３＋Ｒ４）……式（１）
Ｖ２＝（Ｖref＋Ｖin−（Ｖout＋Ｖｘ））Ｒ２／（Ｒ１＋Ｒ２）＋（Ｖout＋Ｖｘ）
……式（２）
ここで、Ｒ１＝Ｒ２＝Ｒ３＝Ｒ４とすれば、レベルシフト回路の増幅率は−２倍となり、演算増幅器ＯｐＡｍｐではイマジナリーショートが成立するため式（１）及び式（２）よりＶout＋Ｖｘは、以下に示す式（３）で与えられる。
Ｖout＋Ｖｘ＝−２Ｖin……式（３）
即ち、Ｖｘ＝０となり、交流出力信号Ｖoutは、入力交流信号Ｖinをレベルシフトして接地電位ＧＮＤ（＝０Ｖ）を振幅中心とする信号となる。これにより、カップリングコンデンサを用いることなく、交流入力信号Ｖinをレベルシフトさせることができる。このレベルシフトによって、演算増幅器ＯｐＡｍｐの出力信号をスピーカに直接接続しても、スピーカには直流電圧が印加されないので、スピーカを保護することができる。
【００１５】
また、Ｖ１と＋Ｖｓとは以下に示す式（４）の関係がある。
＋Ｖｓ＞Ｖ１＞０……式（４）
つまり、反転増幅器ＩｎｖＡｍｐの電源電圧の範囲（ＶｄからＧＮＤ）と演算増幅器ＯｐＡｍｐの電源電圧の範囲（＋Ｖｓから−Ｖｓ）とが重なる範囲で、信号の伝送が行われる。
【００１６】
上述したレベルシフト回路は、異なる電源電圧範囲で動作する回路部位を含んでおり、特に、同一の基板上に形成される回路に適用される。より具体的な構成で、本発明について詳細に説明する。以下に説明する半導体装置は、図１（ａ）に示した増幅器の一部を構成する回路として用いることができる。なお、本実施形態では、半導体装置の基本回路として広く用いられているＣＭＯＳ（Complementary-Metal-Oxide-Semiconductor）を例にするが、本発明は他の回路にも適用することができる。
【００１７】
図２は、本実施形態の半導体装置の構造を模式的に示す断面図である。図２に示す半導体装置は、Ｐ型の半導体基板１０上に第１領域ＡＡと第２領域ＢＢとを備える。第１領域ＡＡには回路Ａと回路Ｂの一部とが形成され、第２領域ＢＢには回路Ｂの他部が形成される。回路Ａは図１に示す反転増幅器ＩｎｖＡｍｐの一部であり、回路Ｂは図１に示す演算増幅器ＯｐＡｍｐの一部である。また、Ｖｄ＝５．５Ｖ、＋Ｖｓ＝+２．７５Ｖ、−Ｖｓ＝−２．７５Ｖである。回路Ａは５．５Ｖ−ＧＮＤの電源電圧で動作し、回路Ｂは、±２．７５Ｖの電源電圧で動作する。このように回路Ａと回路Ｂとは異なる電源電圧で動作する。それぞれの回路はＣＭＯＳにより構成され、等価回路は図３に示すとおりである。
【００１８】
すなわち、回路Ａは、ソースおよびサブストレートが５．５Ｖの電源に接続されたＰ型ＭＯＳ２２と、ソースおよびサブストレートがＧＮＤに接地されたＮ型ＭＯＳ３２とが直列に接続されている。そして、共通のゲート信号ＩＮ＿Ａが入力され、Ｐ型ＭＯＳ２２とＮ型ＭＯＳ３２のドレイン電圧がＯＵＴ＿Ａとして出力される。
【００１９】
また、回路Ｂは、ソースおよびサブストレートが２．７５Ｖの電源に接続されたＰ型ＭＯＳ４２と、ソースおよびサブストレートが−２．７５Ｖの電源に接地されたＮ型ＭＯＳ５２とが直列に接続されている。そして、共通のゲート信号ＩＮ＿Ｂが入力され、Ｐ型ＭＯＳ４２とＮ型ＭＯＳ５２のドレイン電圧がＯＵＴ＿Ｂとして出力される。
【００２０】
説明を図２に戻す。回路ＡのＰ型ＭＯＳ２２は、Ｐ型の基板１０上に形成されたＮウェル（N Well）２０内に形成される。Ｎウェル２０には、ウェルコンタクト層２４を介して５．５Ｖの電圧が印加される。この電圧は、Ｐ型ＭＯＳ２２のソースにも印加される。回路ＡのＮ型ＭＯＳ３２は、Ｐ型の基板１０上に形成されたＰウェル（P Well）３０内に形成される。ただし、Ｐウェル３０は形成しなくてもよいし、Ｐ型の基板１０の不純物濃度と異なる不純物濃度で形成するようにしてもよい。このＰウェル３０は、ウェルコンタクト層３４を介してＧＮＤに接地される。Ｎ型ＭＯＳ３２のソースも同様にＧＮＤに接地される。これにより、Ｐ型の基板１０はＧＮＤに接地される。この場合、Ｐ型の基板１０とＮウェル２０との間には寄生ダイオードが付随するが、逆バイアスされるので電流が流れることはない。回路Ａの構造で耐圧が最も問題となるのは、Ｐ型ＭＯＳ２２及びＮ型ＭＯＳ３２のゲートである。この例では、ゲート信号ＩＮ＿Ａの振幅は回路Ａの電源電圧である５．５Ｖ−ＧＮＤを想定する。このため、ゲート酸化膜は５．５Ｖの耐圧を有するように設計されている。
【００２１】
回路ＢのＰ型ＭＯＳ４２は、Ｐ型の基板１０上に形成されたＮウェル４０内に形成される。Ｎウェル４０には、ウェルコンタクト層４４を介して２．７５Ｖの電圧が印加される。この電圧は、Ｐ型ＭＯＳ４２のソースにも印加される。Ｐ型の基板１０とＮウェル４０との間にも寄生ダイオードが付随するが、逆バイアスされるので電流が流れることはない。
【００２２】
そして、回路ＢのＮ型ＭＯＳ５２は、Ｐ型の基板１０上に形成されたＮウェル６０の内側に形成されたＰウェル５０内に形成される。すなわち、回路ＢのＮ型ＭＯＳ５２は、トリプルウェル構造を有している。なお、Ｎウェル６０は、断面図においてＤｅｅｐ＿Ｎウェル６０ａ、Ｎウェル６０ｂ、Ｎウェル６０ｃの部分から成り立っているが、これは製造工程の問題であり、単一のＮウェル６０として捉えてよい。
【００２３】
Ｎウェル６０には、ウェルコンタクト層６４を介して２．７５Ｖの電圧が印加される。Ｐウェル５０には、ウェルコンタクト層５４を介して−２．７５Ｖの電圧が印加される。この電圧は、Ｎ型ＭＯＳ５２のソースにも印加される。Ｐ型の基板１０とＮウェル６０との間にも寄生ダイオードが付随するが、逆バイアスされるので電流が流れることはない。Ｎウェル６０によって、−２．７５ＶにバイアスされたＰウエル５０とＧＮＤにバイアスされたＰ型の基板１０とを電気的に分離することができる。
回路Ｂの構造で耐圧が最も問題となるのは、Ｐ型ＭＯＳ４２及びＮ型ＭＯＳ５２のゲートである。この例では、ゲート信号ＩＮ＿Ｂの振幅は回路Ｂの電源電圧である±２．７５を想定する。このため、ゲート酸化膜は５．５Ｖの耐圧を有するように設計されている。
【００２４】
なお、それぞれ印加される電圧は、図１（ｂ）に示したように、例えば、以下のように生成することができる。すなわち、電源電圧として５．５Ｖを用い、回路ＡのＰ型ＭＯＳ２２に印加する。この電源電圧５．５Ｖをシリーズレギュレータ等の降圧レギュレータで２．７５Ｖに降圧して回路ＢのＰ型ＭＯＳ４２に印加する電圧として用いる。さらに、２．７５Ｖからチャージポンプ等を用いて−２．７５Ｖを生成して回路ＢのＮ型ＭＯＳ５２に印加する電圧として用いるようにする。ただし、この方法に限られず、例えば、５．５Ｖと２．７５Ｖとで別系統の電源を用いるようにしてもよい。
【００２５】
図２に示したように、本実施形態によれば、Ｎ型ＭＯＳ５２が形成されるＰウェル５０は、Ｎウェル６０によりＰ型基板１０から電気的に分離される。このため、Ｎ型ＭＯＳ５２の基板電位を独自に設定可能となり、異なる電源電圧を有する回路を同一半導体基板上に形成することができるようになる。具体的には、同一半導体基板上に形成された回路Ａと回路Ｂとで電源電圧を異ならせたり、異なる耐圧の回路を用いることができる。さらには、一方の回路に電源電圧とは逆極性の電圧を印加することもできる。
【００２６】
図４は、図２に示した半導体装置のマスクレイアウトの概略を示す平面図である。図２の断面図は、本図のＡ−Ａ’での断面に相当する。本図において図２と同じ対象には同じ符号を付している。本図にもＮウェル６０内にＰウェル５０が形成され、さらにＮ型ＭＯＳ５２が形成されることが示されている。
【００２７】
本実施形態では、Ｐ型基板上にＤｅｅｐ＿Ｎウェルを形成して、Ｄｅｅｐ＿Ｎウェル内に形成されたＰウェルをＰ型基板から電気的に分離するようにしていたが、Ｎ型基板上にＤｅｅｐ＿Ｐウェルを形成して、Ｄｅｅｐ＿Ｐウェル内に形成されたＮウェルをＮ型基板から電気的に分離するようにしてもよい。また、本実施形態の電源電圧は一例であり、本発明は、これらに限定されるものではない。
なお、回路Ａを含む反転増幅器ＩｎｖＡｍｐと、回路Ｂを含む演算増幅器ＯｐＡｍｐとは、上述したように電源電圧が重なる範囲で信号の伝送を行うので、信号の伝送によって、回路Ａ又は回路Ｂの耐圧を超えることがない。
【図面の簡単な説明】
【００２８】
【図１】本発明を適用する回路の一例を示す構成図である。
【図２】本実施形態に係る半導体装置の構造を模式的に示す断面図である。
【図３】半導体装置に形成される回路の等価回路である。
【図４】本実施形態に係る半導体装置のマスクレイアウトの概略を示す平面図である。
【符号の説明】
【００２９】
１０…基板、２０…Ｎウェル、２２…Ｐ型ＭＯＳ、２４…Ｎウェルコンタクト層、３０…Ｐウェル、３２…Ｎ型ＭＯＳ、３４…Ｐウェルコンタクト層、４０…Ｎウェル、４２…Ｐ型ＭＯＳ、４４…Ｎウェルコンタクト層、５０…Ｐウェル、５２…Ｎ型ＭＯＳ、５４…Ｐウェルコンタクト層、６０…Ｎウェル、６４…Ｎウェルコンタクト層、１００…降圧レギュレータ、１１０…チャージポンプ
【図１】
2008283071.tif 000003
【図２】
2008283071.tif 000004
【図３】
2008283071.tif 000005
【図４】
2008283071.tif 000006