(57)【要約】【課題】本発明は、チップサイズや端子数の増大を招くことなく、ＤＡＣのオフセットをキャンセルすることが可能なオフセットキャンセル回路を提供することを目的とする。【解決手段】本発明に係るオフセットキャンセル回路は、デジタル入力信号ＤＩをアナログ出力電圧ＡＯに変換するデジタル／アナログ変換器３のオフセットをキャンセルする手段であって、アナログ出力電圧ＡＯと所定のバイアス電圧ＢＩＡＳを比較して比較結果信号ＳＢＯを生成する比較部７と、デジタル入力信号ＤＩと比較結果信号ＳＢＯに応じて帰還信号ｐｈＯを生成する第１演算部８と、帰還信号ｐｈＯを積分して積分結果信号（図１ではΣ（Ａ×ｐｈＯ））を生成する積分部１０と、前記積分結果信号に応じてデジタル入力信号ＤＩに帰還をかけ、補正されたデジタル入力信号ＤＩ’をデジタル／アナログ変換器３に出力する第２演算部１１と、を有して成る構成とされている。【選択図】図１
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【特許請求の範囲】
【請求項１】
デジタル入力信号をアナログ出力電圧に変換するデジタル／アナログ変換器のオフセットをキャンセルするオフセットキャンセル回路であって、前記アナログ出力電圧と所定のバイアス電圧とを比較して比較結果信号を生成する比較部と、前記デジタル入力信号と前記比較結果信号に応じて帰還信号を生成する第１演算部と、前記帰還信号を積分して積分結果信号を生成する積分部と、前記積分結果信号に応じて前記デジタル入力信号に帰還をかけ、補正されたデジタル入力信号を前記デジタル／アナログ変換器に出力する第２演算部と、を有して成ることを特徴とするオフセットキャンセル回路。
【請求項２】
第１演算部は、前記デジタル入力信号に応じて前記比較結果信号の期待値を生成する期待値生成部と、前記比較結果信号の現実値と期待値との差分を取ることで前記帰還信号を生成する帰還信号生成部と、を有して成ることを特徴とする請求項１に記載のオフセットキャンセル回路。
【請求項３】
前記期待値生成部は、前記デジタル／アナログ変換器での群遅延分だけ、前記期待値の出力を遅らせることを特徴とする請求項２に記載のオフセットキャンセル回路。
【請求項４】
前記帰還信号生成部は、前記比較結果信号の現実値と期待値との差分値に前記デジタル入力信号に比例した係数を乗じることで前記帰還信号を生成することを特徴とする請求項２または請求項３に記載のオフセットキャンセル回路。
【請求項５】
前記積分部は、前記積分結果信号が所定の上限値または下限値を超えないように制限するリミッタ機能を備えて成ることを特徴とする請求項１〜請求項４のいずれかに記載のオフセットキャンセル回路。
【請求項６】
前記帰還信号に所定の係数を乗じてから前記積分部に出力する帰還量調整部を有して成ることを特徴とする請求項１〜請求項５のいずれかに記載のオフセットキャンセル回路。
【請求項７】
所定のキャリブレーション期間中、前記帰還量調整部は、前記帰還信号に乗じる係数を通常より大きく設定することを特徴とする請求項６に記載のオフセットキャンセル回路。
【請求項８】
所定のキャリブレーション期間中、前記デジタル入力信号を無信号時のコードとする入力制御部を有して成ることを特徴とする請求項１〜請求項７のいずれかに記載のオフセットキャンセル回路。
【請求項９】
所定のキャリブレーション期間中、前記アナログ出力電圧の外部出力を禁止する出力制御部を有して成ることを特徴とする請求項１〜請求項８のいずれかに記載のオフセットキャンセル回路。
【請求項１０】
前記キャリブレーション期間は、回路の起動直後に設定されていることを特徴とする請求項７〜請求項９のいずれかに記載のオフセットキャンセル回路。
【請求項１１】
第１演算部は、前記キャリブレーション期間の経過後、前記デジタル入力信号が無信号時のコード或いはその近傍のコードであるとき、前記帰還信号としてゼロ値を出力することを特徴とする請求項７〜請求項１０のいずれかに記載のオフセットキャンセル回路。
【請求項１２】
デジタル入力信号をアナログ出力電圧に変換するデジタル／アナログ変換器と、請求項１〜請求項１１のいずれかに記載のオフセットキャンセル回路と、を有して成ることを特徴とする電気機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル／アナログ変換器（以下、ＤＡＣ［Digital/Analog Converter］と呼ぶ）のオフセットキャンセル回路、及び、これを用いた電気機器に関するものである。
【背景技術】
【０００２】
図５は、ＤＡＣを備えたオーディオ機器の一従来例を示すブロック図である。
【０００３】
本従来例のオーディオ機器は、ＤＡＣ１０１と、ハイパスフィルタ（カップリングコンデンサ）１０２と、スピーカアンプ１０３と、ライン出力スイッチ１０４と、バッファアンプ１０５と、を有して成り、不図示のデジタル音源（ＣＤプレーヤなど）から入力されるデジタル入力信号ＤＩをアナログ出力電圧ＡＯに変換して、スピーカ出力やライン出力を行う構成とされている。
【０００４】
なお、上記構成から成るオーディオ機器において、ＤＡＣ１０１で発生するオフセット（無音時におけるアナログ出力電圧ＡＯとバイアス電圧ＢＩＡＳとの乖離）は、ライン出力のオン／オフ切替時に生じるポップ音の原因となったり、スピーカ出力の場合には、無音時の消費電力増大を招くものである。
【０００５】
そこで、従来のオーディオ機器では、図５に示すように、ＤＡＣ１０１とスピーカアンプ１０３との間にハイパスフィルタ１０２を設けたり、ライン出力スイッチ１０４としてソフトスイッチを用いることで、ＤＡＣ１０１のオフセット対策が講じられていた。
【０００６】
なお、ＤＡＣのオフセットキャンセルに関連する従来技術の一例として、特許文献１には、送信データに対応し、かつ、帯域制限されたデジタル変調信号波形を生成する波形生成器、該デジタル変調信号波形と補正データの加算出力を差動出力のアナログ信号に変換するアナログフロントエンド、及び、該アナログフロントエンドの差動出力で搬送波を変調する直交変換器を含むデジタル無線通信装置において、非送信時に上記アナログフロントエンドの差動オフセットを検出する電圧比較器と、該電圧比較器で検出された差動オフセットが正のとき負方向に修正し、負のとき正方向に修正する操作を繰り返すことによって、該差動オフセットを低減させる補正データの生成回路と、を具備することを特徴とするデジタル無線通信装置が開示・提案されている。
【０００７】
また、特許文献２には、サーボアンプに供給される速度指令をデジタル値からアナログ信号に変換するデジタルアナログ変換手段と、該変換されたアナログ信号を増幅する増幅手段と、該増幅され、前記サーボアンプに供給されるアナログ信号のオフセットを変更するオフセット変更手段と、を備え、該オフセット変更手段に設けられた可変抵抗器の抵抗値を変化させることにより、前記オフセットを調整するオフセット調整装置において、前記可変抵抗器として、外部からの制御信号により前記抵抗値が可変自在である制御可変抵抗手段と、前記サーボアンプに供給されるアナログ信号を検出する検出手段と、該検出されたアナログ信号をデジタル値に変換するアナログデジタル変換手段と、該変換されたデジタル値に基づき、前記オフセットが減少するように、前記制御可変抵抗手段に前記制御信号を出力してその抵抗値を変化させる制御手段と、を備えたことを特徴とするオフセット調整装置が開示・提案されている。
【０００８】
また、ソフトスイッチに関連する従来技術の一例として、特許文献３には、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを並列に接続したアナログスイッチと、前記ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのゲート電圧を制御して前記アナログスイッチのオン状態とオフ状態の中間状態におけるオン抵抗が繋がるように補完するスイッチ制御回路と、を備えたことを特徴とするソフト切換スイッチが開示・提案されている。
【特許文献１】特開平０７−０３０５９６号公報
【特許文献２】特開２００２−０９５２８５号公報
【特許文献３】特開２００４−１９４１１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
確かに、図５に示した従来構成であれば、ＤＡＣ１０１にオフセットが生じていても、先述の問題が顕在化することはない。
【００１０】
しかしながら、ハイパスフィルタ１０２を設ける従来構成では、ＩＣにカップリングコンデンサを内蔵或いは外付けしなければならず、チップサイズの増大や端子数の増大を招き、さらには、コストアップを招く原因となっていた。
【００１１】
また、ライン出力スイッチ１０４として、ソフトスイッチを用いる従来構成では、回路規模の増大が問題となっていた。
【００１２】
一方、トリミング処理によってＤＡＣ１０１のオフセット自体をキャンセルすることも考えられるが、そのためにはトリミング用のヒューズをＩＣに内蔵しなければならず、チップサイズの増大やコストアップを招来するという点では、上記と同様であった。
【００１３】
なお、特許文献１の従来技術は、差動オフセットをキャンセルする技術であり、本願発明とは、その本質的な構成を異にするものであった。
【００１４】
また、特許文献２の従来技術は、アナログ／デジタル変換回路やマイコンを用いる必要があるため、回路規模の増大やコストアップを招くものであった。
【００１５】
本発明は、上記の問題点に鑑み、チップサイズや端子数の増大を招くことなく、デジタル／アナログ変換器のオフセットを適切にキャンセルすることが可能なオフセットキャンセル回路、及び、これを用いた電気機器を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を達成するために、本発明に係るオフセットキャンセル回路は、デジタル入力信号をアナログ出力電圧に変換するデジタル／アナログ変換器のオフセットをキャンセルするオフセットキャンセル回路であって、前記アナログ出力電圧と所定のバイアス電圧とを比較して比較結果信号を生成する比較部と、前記デジタル入力信号と前記比較結果信号に応じて帰還信号を生成する第１演算部と、前記帰還信号を積分して積分結果信号を生成する積分部と、前記積分結果信号に応じて前記デジタル入力信号に帰還をかけ、補正されたデジタル入力信号を前記デジタル／アナログ変換器に出力する第２演算部と、を有して成る構成（第１の構成）とされている。
【００１７】
なお、上記第１の構成から成るオフセットキャンセル回路において、第１演算部は、前記デジタル入力信号に応じて前記比較結果信号の期待値を生成する期待値生成部と、前記比較結果信号の現実値と期待値との差分を取ることで前記帰還信号を生成する帰還信号生成部と、を有して成る構成（第２の構成）にするとよい。
【００１８】
また、上記第２の構成から成るオフセットキャンセル回路において、前記期待値生成部は、前記デジタル／アナログ変換器での群遅延分だけ、前記期待値の出力を遅らせる構成（第３の構成）にするとよい。
【００１９】
また、上記第２又は第３の構成から成るオフセットキャンセル回路において、前記帰還信号生成部は、前記比較結果信号の現実値と期待値との差分値に前記デジタル入力信号に比例した係数を乗じることで前記帰還信号を生成する構成（第４の構成）にするとよい。
【００２０】
また、上記第１〜第４いずれかの構成から成るオフセットキャンセル回路において、前記積分部は、前記積分結果信号が所定の上限値または下限値を超えないように制限するリミッタ機能を備えて成る構成（第５の構成）にするとよい。
【００２１】
また、上記第１〜第５いずれかの構成から成るオフセットキャンセル回路は、前記帰還信号に所定の係数を乗じてから前記積分部に出力する帰還量調整部を有して成る構成（第６の構成）にするとよい。
【００２２】
また、上記第６の構成から成るオフセットキャンセル回路において、所定のキャリブレーション期間中、前記帰還量調整部は、前記帰還信号に乗じる係数を通常より大きく設定する構成（第７の構成）にするとよい。
【００２３】
また、上記第１〜第７いずれかの構成から成るオフセットキャンセル回路は、所定のキャリブレーション期間中、前記デジタル入力信号を無信号時のコードとする入力制御部を有して成る構成（第８の構成）にするとよい。
【００２４】
また、上記第１〜第８いずれかの構成から成るオフセットキャンセル回路は、所定のキャリブレーション期間中、前記アナログ出力電圧の外部出力を禁止する出力制御部を有して成る構成（第９の構成）にするとよい。
【００２５】
また、上記第７〜第９いずれかの構成から成るオフセットキャンセル回路において、前記キャリブレーション期間は、回路の起動直後に設定されている構成（第１０の構成）にするとよい。
【００２６】
また、上記第７〜第１０いずれかの構成から成るオフセットキャンセル回路において、第１演算部は、前記キャリブレーション期間の経過後、前記デジタル入力信号が無信号時のコード或いはその近傍のコードであるとき、前記帰還信号としてゼロ値を出力する構成（第１１の構成）にするとよい。
【００２７】
また、本発明に係る電気機器は、デジタル入力信号をアナログ出力電圧に変換するデジタル／アナログ変換器と、上記第１〜第１１いずれかの構成から成るオフセットキャンセル回路と、を有して成る構成（第１２の構成）とされている。
【発明の効果】
【００２８】
本発明に係るオフセットキャンセル回路、及び、これを用いた電気機器であれば、チップサイズや端子数の増大を招くことなく、デジタル／アナログ変換器のオフセットを適切にキャンセルすることが可能となる。
【発明を実施するための最良の形態】
【００２９】
図１は、ＤＡＣを備えたオーディオ機器の一実施形態を示すブロック図である。
【００３０】
図１に示したように、本実施形態のオーディオ機器は、シリアルインターフェイス部１と、×８インターポレータ２と、ＤＡＣ３と、スピーカアンプ４と、ライン出力スイッチ５と、バッファアンプ６と、比較部７と、第１演算部８と、帰還量調整部９と、積分部１０と、第２演算部１１と、スピーカ出力スイッチ１２と、を有して成る。
【００３１】
シリアルインターフェイス部１は、不図示のデジタル音源（ＣＤプレーヤなど）から入力されるシリアル信号（再生音声データ）をパラレル信号に変換し、これを×８インターポレータ２に送出する手段である。なお、本実施形態のシリアルインターフェイス部１には、所定のキャリブレーション期間中、上記のパラレル信号（延いては×８インターポレータ２から送出されるデジタル入力信号ＤＩ）を無信号時の中心コードとするミュート機能が具備されているが、当該機能については、後ほど詳細な説明を行う。
【００３２】
×８インターポレータ２は、シリアルインターフェイス部１から入力されるパラレル信号に所定のオーバーサンプリング補間処理を施すことで、所望のデジタル入力信号ＤＩを生成する手段である。
【００３３】
ＤＡＣ３は、×８インターポレータ２から入力されるデジタル入力信号ＤＩ（より正確には、第２演算部１１を介して入力される補正デジタル入力信号ＤＩ’）をアナログ出力電圧ＡＯに変換する手段である。なお、ＤＡＣ３の変換方式としては、ΔΣ方式など、いかなる変換方式を用いても構わない。
【００３４】
スピーカアンプ４は、スピーカ出力スイッチ１２を介して入力されるアナログ出力電圧ＡＯを所定の利得で増幅し、その増幅出力を用いてスピーカを駆動する手段である。
【００３５】
ライン出力スイッチ５は、所定のキャリブレーション期間中、アナログ出力電圧ＡＯのライン出力を禁止する手段（出力制御部）であり、アナログ出力電圧ＡＯと所定のバイアス電圧ＢＩＡＳのいずれか一をライン出力電圧としてバッファアンプ６に選択出力する。
【００３６】
バッファアンプ６は、ライン出力スイッチ５から入力されるライン出力電圧を緩衝増幅して装置外部に出力する手段である。
【００３７】
比較器７は、アナログ出力電圧ＡＯと所定のバイアス電圧ＢＩＡＳ（無信号時にＤＡＣ３から出力されるべき基準電圧）とを比較して比較結果信号ＳＢＯを生成するアナログコンパレータである。なお、本実施形態の比較器７は、反転入力端（−）にアナログ出力電圧ＡＯが印加され、非反転入力端（＋）にバイアス電圧（＋）が印加される構成とされている。従って、比較結果信号ＳＢＯは、アナログ出力電圧ＡＯがバイアス電圧ＢＩＡＳよりも低いときにハイレベル（Ｈ）となり、逆に、アナログ出力電圧ＡＯがバイアス電圧ＢＩＡＳよりも高いときにローレベル（Ｌ）となる。
【００３８】
第１演算部８は、デジタル入力信号ＤＩと比較結果信号ＳＢＯに応じて帰還信号ｐｈＯを生成する手段であり、期待値生成部８ａと、帰還信号生成部８ｂと、を有して成る。
【００３９】
期待値生成部８ａは、デジタル入力信号ＤＩに応じて比較結果信号ＳＢＯの期待値ＳＢＩを生成する手段である。
【００４０】
なお、本実施形態では、期待値生成部８ａとして、デジタル入力信号ＤＩと所定の閾値＋ＺＬＶ、−ＺＬＶ（デジタル入力信号ＤＩが無信号時の中心コード或いはその近傍のコードであるか否かを判定するための上下閾値）とを比較し、３値（ハイレベル（Ｈ）／ミドルレベル（Ｍ）／ローレベル（Ｌ））の期待値ＳＢＩを生成するデジタルコンパレータを用いている。
【００４１】
また、期待値生成部８ａは、ＤＡＣ３での群遅延分だけ、期待値ＳＢＩの出力を遅らせる構成とされている。このような構成とすることにより、帰還信号生成部８ｂに比較結果信号ＳＢＯの現実値が入力されるタイミングと期待値ＳＢＩが入力されるタイミングとを一致させることができるので、帰還信号ｐｈＯを適切に生成することが可能となる。
【００４２】
帰還信号生成部８ｂは、比較結果信号ＳＢＯの現実値と期待値ＳＢＩとの差分を取ることで帰還信号ｐｈＯを生成する手段である。
【００４３】
なお、上記構成から成る第１演算部８の動作については、後ほど詳細に説明する。
【００４４】
帰還量調整部９は、帰還信号ｐｈＯに所定の係数Ａを乗じてから積分部１０に出力する手段である。このような帰還量調整部９を有する構成であれば、係数Ａを変化させることで、フィードバック制御の強弱を任意に制御することが可能となる。
【００４５】
積分部１０は、第１演算部８から入力される帰還信号ｐｈＯ（より正確には、帰還量調整部９を介して入力される調整済みの帰還信号Ａ×ｐｈＯ）を積分して、積分結果信号Σ（Ａ×ｐｈＯ）を生成する手段である。
【００４６】
なお、本実施形態の積分部１０は、積分結果信号Σ（Ａ×ｐｈＯ）が所定の上限値または下限値を超えないように制限するリミッタ機能を備えて成る。このような構成とすることにより、デジタル入力信号ＤＩに過剰な帰還がかかるのを防止することが可能となる。
【００４７】
第２演算部１１は、積分結果信号Σ（Ａ×ｐｈＯ）に応じてデジタル入力信号ＤＩに帰還をかけ、補正デジタル入力信号ＤＩ’をＤＡＣ３に出力する手段（本実施形態ではデジタル減算器）である。
【００４８】
スピーカ出力スイッチ１２は、ＤＡＣ３とスピーカアンプ４との間に設けられ、所定のキャリブレーション期間中、アナログ出力電圧ＡＯのスピーカ出力を禁止する手段（出力制御部）である。
【００４９】
次に、第１演算部８による帰還信号ｐｈＯの生成動作について、図２及び図３を参照しながら詳細に説明する。
【００５０】
図２は、帰還信号ｐｈＯの生成動作を説明するための論理値表であり、デジタル入力信号ＤＩ、期待値ＳＢＩ、比較結果信号ＳＢＯの現実値、及び、帰還信号ｐｈＯの相関関係が示されている。なお、図２では、３種類の帰還信号ｐｈＯ（タイプ１〜タイプ３）が示されているが、ここでは、タイプ１の帰還信号ｐｈＯが生成される場合を例に挙げて、詳細な説明を行うことにする。
【００５１】
また、図３（ａ）、（ｂ）は、それぞれ、帰還信号ｐｈＯの生成動作を説明するための波形図であり、横軸を時間軸として、図面の上側から順に、デジタル入力信号ＤＩ、アナログ出力電圧ＡＯ、期待値ＳＢＩ、比較結果信号ＳＢＯの現実値、及び、帰還信号ｐｈＯの挙動が示されている。なお、図３（ａ）は、正オフセットが生じている場合を示しており、図３（ｂ）は、負オフセットが生じている場合を示している。
【００５２】
図２に示す通り、デジタル入力信号ＤＩが閾値−ＺＬＶ未満であるとき、期待値生成部８ａは、アナログ出力電圧ＡＯがバイアス電圧ＢＩＡＳよりも低いであろうと期待し、期待値ＳＢＩとしてハイレベル（Ｈ）を出力する。このとき、比較結果信号ＳＢＯの現実値がハイレベル（Ｈ）であれば、帰還信号生成部８ｂは、帰還信号ｐｈＯ（＝ＳＢＩ（Ｈ）−ＳＢＯ（Ｈ））としてゼロ値（０）を出力する。一方、比較結果信号ＳＢＯの現実値がローレベル（Ｌ）であれば、帰還信号生成部８ｂは、帰還信号ｐｈＯ（＝ＳＢＩ（Ｈ）−ＳＢＯ（Ｌ））としてプラス値（＋１）を出力する。
【００５３】
なお、図３（ａ）に示すように、ＤＡＣ３に正オフセットが生じている場合には、デジタル入力信号ＤＩが閾値−ＺＬＶを跨ぐタイミングと、アナログ出力電圧ＡＯがバイアス電圧ＢＩＡＳを跨ぐタイミングとの間に、ＤＡＣ３の正オフセットに応じた誤差期間（比較結果信号ＳＢＯの現実値がローレベル（Ｌ）で、期待値ＳＢＩがハイレベル（Ｈ）である期間）が生じ、当該誤差期間にはプラス値（＋１）の帰還信号ｐｈＯが出力される。その結果、デジタル入力信号ＤＩから減算される積分結果信号Σ（Ａ×ｐｈＯ）の値が大きくなるので、ＤＡＣ３の正オフセットをキャンセルする方向に帰還がかけられる。
【００５４】
また、図２に示すように、デジタル入力信号ＤＩが閾値＋ＺＬＶより大きいとき、期待値生成部８ａは、アナログ出力電圧ＡＯがバイアス電圧ＢＩＡＳよりも高いであろうと期待し、期待値ＳＢＩとしてローレベル（Ｌ）を出力する。このとき、比較結果信号ＳＢＯの現実値がローレベル（Ｌ）であれば、帰還信号生成部８ｂは、帰還信号ｐｈＯ（＝ＳＢＩ（Ｌ）−ＳＢＯ（Ｌ））としてゼロ値（０）を出力する。一方、比較結果信号ＳＢＯの現実値がハイレベル（Ｈ）であれば、帰還信号生成部８ｂは、帰還信号ｐｈＯ（＝ＳＢＩ（Ｌ）−ＳＢＯ（Ｈ））としてマイナス値（−１）を出力する。
【００５５】
なお、図３（ｂ）に示すように、ＤＡＣ３に負オフセットが生じている場合には、デジタル入力信号ＤＩが閾値＋ＺＬＶを跨ぐタイミングと、アナログ出力電圧ＡＯがバイアス電圧ＢＩＡＳを跨ぐタイミングとの間に、ＤＡＣ３の負オフセットに応じた誤差期間（比較結果信号ＳＢＯの現実値がハイレベル（Ｈ）で、期待値ＳＢＩがローレベル（Ｌ）である期間）が生じ、当該誤差期間にはマイナス値（−１）の帰還信号ｐｈＯが出力される。その結果、デジタル入力信号ＤＩから減算される積分結果信号Σ（Ａ×ｐｈＯ）の値が小さくなるので、ＤＡＣ３の負オフセットをキャンセルする方向に帰還がかけられる。
【００５６】
ただし、ＤＡＣ３に正負いずれのオフセットが生じている場合でも、デジタル入力信号ＤＩの絶対値が十分に大きい範囲では、期待値ＳＢＩと比較結果信号ＳＢＯの現実値との差分がゼロ値（０）となるため、積分結果信号Σ（Ａ×ｐｈＯ）の値に変化は生じない。
【００５７】
すなわち、本実施形態のオフセットキャンセル回路は、ＤＡＣ３にオフセットが生じている場合、デジタル入力信号ＤＩのゼロクロスタイミング（デジタル入力信号ＤＩが無信号時の中心コードを跨ぐタイミング）と、アナログ出力電圧ＡＯのゼロクロスタイミング（アナログ出力電圧ＡＯがバイアス電圧ＢＩＡＳを跨ぐタイミング）との間に誤差が生じることに着目して創作されたものであり、当該誤差をなくすように、デジタル入力信号ＤＩのゼロクロス付近（中心コード付近）でのみ、オフセット補正量（積分結果信号Σ（Ａ×ｐｈＯ））の更新が行われる。
【００５８】
一方、図２に示すように、デジタル入力信号ＤＩが閾値−ＺＬＶ以上、閾値＋ＺＬＶ以下であるとき、期待値生成部８ａは、期待値ＳＢＩとして便宜的にミドルレベル（Ｍ）を出力する。このとき、比較結果信号ＳＢＯの現実値がローレベル（Ｌ）であれば、帰還信号生成部８ｂは、帰還信号ｐｈＯ（＝ＳＢＩ（Ｍ）−ＳＢＯ（Ｌ））としてプラス値（＋１）を出力する。一方、比較結果信号ＳＢＯの現実値がハイレベル（Ｈ）であれば、帰還信号生成部８ｂは、帰還信号ｐｈＯ（＝ＳＢＩ（Ｍ）−ＳＢＯ（Ｈ））としてマイナス値（−１）を出力する。
【００５９】
すなわち、帰還信号生成部８ｂは、デジタル入力信号ＤＩが無信号時の中心コード或いはその近傍のコードであると判断したときには、比較結果信号ＳＢＯの現実値をＤＡＣ３のオフセットとみなして、これをキャンセルするように帰還信号ｐｈＯを生成する。
【００６０】
図４は、本実施形態のオーディオ機器におけるオフセットキャンセル動作を説明するための波形図であり、横軸を時間軸として、図面の上側から順に、デジタル入力信号ＤＩ、帰還信号ｐｈＯ、及び、オフセット量の挙動が示されている。なお、図４では、ＤＡＣ３の正オフセットをキャンセルする様子が示されている。
【００６１】
図４に示す通り、本実施形態のオーディオ機器では、その起動直後に、所定の長さ（数十〜数百［ｍｓ］程度）のキャリブレーション期間が設定されている。
【００６２】
上記のキャリブレーション期間中、シリアルインターフェイス部１は、入力されるシリアル信号を無視し、×８インターポレータ２に送出するパラレル信号（延いては×８インターポレータ２から送出されるデジタル入力信号ＤＩ）を無信号時の中心コードとする。
【００６３】
従って、期待値生成部８ａは、期待値ＳＢＩとしてミドルレベル（Ｍ）を出力し、帰還信号生成部８ｂは、比較結果信号ＳＢＯの現実値をＤＡＣ３のオフセットとみなして、これをキャンセルするように帰還信号ｐｈＯを生成するように動作する。
【００６４】
すなわち、図４に示すように、ＤＡＣ３に正オフセットが生じている場合には、これがキャンセルされるまで、上記のキャリブレーション期間中、プラス値（＋１）の帰還信号ｐｈＯが継続的に出力されることになる。
【００６５】
なお、上記のキャリブレーション期間中、スピーカ出力スイッチ１２は、アナログ出力電圧ＡＯのスピーカ出力を禁止すべく、ＤＡＣ３からスピーカアンプ４に至る信号経路を遮断する。また、ライン出力スイッチ５は、アナログ出力電圧ＡＯのライン出力を禁止すべく、バイアス電圧ＢＩＡＳをバッファアンプ６に選択出力する。このような構成とすることにより、上記のキャリブレーション期間中に、スピーカで電力が浪費されたり、ライン出力でポップ音が生じたりすることを防止することが可能となる。
【００６６】
また、上記のキャリブレーション期間中、帰還量調整部９は、帰還信号ｐｈＯに乗じる係数Ａを通常より大きく設定する。このような構成とすることにより、ＤＡＣ３のオフセットを素早くキャンセルすることが可能となる。
【００６７】
上記のキャリブレーション期間が経過すると、シリアルインターフェイス部１では、デジタル入力信号ＤＩのミュートが解除され、スピーカ出力スイッチ１２及びライン出力スイッチ５では、アナログ出力電圧ＡＯの外部出力が許可される。また、帰還量調整部９では、帰還信号ｐｈＯに乗じる係数Ａが通常値に戻される。このとき、ＤＡＣ３のオフセットは、上記のキャリブレーション期間を経て、完全に或いは十分に低減されているため、ＤＡＣ３のオフセットに起因するスピーカの消費電力増大やライン出力のポップ音を解消し、或いは、低減することが可能となる。
【００６８】
以後、先出の図２及び図３を参照して説明したように、比較結果信号ＳＢＯの現実値と期待値ＳＢＩとの差分を取ることで帰還信号ｐｈＯが生成され、その積分結果信号Σ（Ａ×ｐｈＯ）に応じて、ＤＡＣ３のオフセットをキャンセルする方向に帰還がかけられる。
【００６９】
そして、ＤＡＣ３のオフセットキャンセルが進むにつれ、帰還信号ｐｈＯとしては、プラス値（＋１）とマイナス値（−１）が同一の頻度で現れるようになり、積分結果信号Σ（Ａ×ｐｈＯ）の値が安定化して、一連のオフセットキャンセル動作が完了する。
【００７０】
以上で説明したように、本発明に係るオフセットキャンセル回路は、アナログ出力電圧ＡＯと所定のバイアス電圧ＢＩＡＳとを比較して比較結果信号ＳＢＯを生成する比較部７と、デジタル入力信号ＤＩと比較結果信号ＳＢＯに応じて帰還信号ｐｈＯを生成する第１演算部８と、帰還信号ｐｈＯを積分して積分結果信号Σ（Ａ×ｐｈＯ）を生成する積分部１０と、積分結果信号Σ（Ａ×ｐｈＯ）に応じてデジタル入力信号ＤＩに帰還をかけ、補正デジタル入力信号ＤＩ’をＤＡＣ３に出力する第２演算部１１と、を有して成る構成とされている。
【００７１】
このような構成とすることにより、アナログ／デジタル変換回路やマイコンを用いることなく、ＤＡＣ３のオフセットを適切にキャンセルすることが可能となる。従って、ＤＡＡＣ３の後段にハイパスフィルタを設ける必要がなくなり、また、ライン出力スイッチ５としてソフトスイッチを用いる必要もなくなるので、チップサイズの縮小や端子数の削減を図ることが可能となる。また、本発明に係るオフセットキャンセル回路であれば、ＤＡＣ３の通常動作中にも、そのオフセットをダイナミックに補正することが可能となる。
【００７２】
なお、本発明に係るオフセットキャンセル回路では、比較器７のオフセット特性に応じて、アナログ出力電圧ＡＯのオフセット特性が決まるため、低オフセットの比較器７が必要となるが、ＤＡＣ３自体のオフセットキャンセルに比べて、低オフセットの比較器７は容易に実現することができる。
【００７３】
また、上記の実施形態では、オーディオプレーヤなどに搭載される音声再生用ＤＡＣのオフセットキャンセル回路を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、ＦＭトランスミッタなどに搭載されるＦＭ変調用ＤＡＣのオフセットキャンセル回路など、無信号時に所定の中心コードとなるデジタル入力信号を取り扱うＤＡＣのオフセットキャンセル回路全般に広く適用することが可能である。
【００７４】
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【００７５】
例えば、上記実施形態では、所定のキャリブレーション期間中、デジタル入力信号ＤＩを無信号時の中心コードとする入力制御部として、既存のシリアルインターフェイス部１にミュート機能を持たせた構成を例示して説明を行ったが、本発明の構成はこれに限定されるものではなく、同様の動作を実現し得る限り、いかなる構成を採用しても構わない。
【００７６】
また、上記実施形態では、デジタル入力信号ＤＩが無信号時の中心コード或いはその近傍のコードであるときの帰還信号ｐｈＯとして、比較結果信号ＳＢＯの現実値をＤＡＣ３のオフセットとみなし、これをキャンセルするように帰還信号ｐｈＯを生成する構成（図２のタイプ１を参照）を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、例えば、第１演算部８は、先述したキャリブレーション期間の経過後、デジタル入力信号ＤＩが無信号時のコード或いはその近傍のコードであるときには、帰還信号ｐｈＯとしてゼロ値（０）を出力する構成（図２のタイプ２を参照）としてもよい。
【００７７】
このように、デジタル入力信号ＤＩの微小信号レベル（ゼロ相当レベル）時に、オフセット補正量（積分結果信号Σ（Ａ×ｐｈＯ））を更新しない構成であれば、アナログ出力電圧ＡＯに重畳するノイズに起因して、比較結果信号ＳＢＯの論理が不安定となった場合でも、上記のオフセットキャンセル動作への影響を最小限に抑えることが可能となる。
【００７８】
また、上記実施形態では、プラス値またはマイナス値の帰還信号ｐｈＯとして、比較結果信号ＳＢＯの現実値と期待値ＳＢＩとの差分値（＋１または−１）を直接出力する構成（図２のタイプ１、タイプ２を参照）を例に挙げて説明を行ったが、本発明の構成はこれに限定されるものではなく、例えば、帰還信号生成部８ｂは、比較結果信号ＳＢＯの現実値と期待値ＳＢＩとの差分値（＋１または−１）にデジタル入力信号ＤＩに比例した係数（Ｋ×ＤＩ）を乗じることで帰還信号ｐｈＯを生成する構成（図２のタイプ３を参照）としてもよい。このような構成とすることにより、デジタル入力信号ＤＩの大小に応じて、フィードバック制御の強弱を制御することが可能となる。なお、当該構成を採用する場合には、閾値＋ＺＬＶ、−ＺＬＶを小さめに設定するとよい。
【００７９】
また、上記実施形態では、第１演算部８における帰還信号ｐｈＯの生成動作を説明するに際して、比較結果信号ＳＢＯの現実値と期待値ＳＢＩとの差分を取ることで帰還信号ｐｈＯを生成する構成を例示して説明を行ったが、本発明の構成はこれに限定されるものではなく、デジタル入力信号ＤＩと比較結果信号ＳＢＯに応じて、上記と同様の帰還信号ｐｈＯが生成し得るのであれば、第１演算部８でいかなる演算処理を行っても構わない。
【産業上の利用可能性】
【００８０】
本発明は、無信号時に所定の中心コードとなるデジタル入力信号を取り扱うＤＡＣ（音声再生用ＤＡＣやＦＭ変調用ＤＡＣなど）のオフセットをキャンセルする上で、非常に有用な技術である。
【図面の簡単な説明】
【００８１】
【図１】は、ＤＡＣを備えたオーディオ機器の一実施形態を示すブロック図である。
【図２】は、帰還信号ｐｈＯの生成動作を説明するための論理値表である。
【図３】は、帰還信号ｐｈＯの生成動作を説明するための波形図である。
【図４】は、オフセットキャンセル動作を説明するための波形図である。
【図５】は、ＤＡＣを備えたオーディオ機器の一従来例を示すブロック図である。
【符号の説明】
【００８２】
１    シリアルインターフェイス部（入力制御部）
２    ×８インターポレータ（オーバーサンプリング補間回路）
３    デジタル／アナログ変換器（ＤＡＣ）
４    スピーカアンプ
５    ライン出力スイッチ（出力制御部）
６    バッファアンプ
７    比較部（アナログコンパレータ）
８    第１演算部
８ａ    期待値生成部（デジタルコンパレータ）
８ｂ    帰還信号生成部
９    帰還量調整部
１０    積分部
１１    第２演算部（デジタル減算器）
１２    スピーカ出力スイッチ（出力制御部）
ＤＩ    デジタル入力信号
ＤＩ’    補正デジタル入力信号
ＡＯ    アナログ出力電圧
ＢＩＡＳ    バイアス電圧
ＳＢＯ    比較結果信号（現実値）
ＳＢＩ    期待値
ｐｈＯ    帰還信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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