(57)【要約】 【課題】短チャネル効果やジャンクションリークを効果的に抑制し、キャリアの注入速度向上による性能向上を図れるデバイス構造を有する電界効果トランジスタおよびその製造方法を提供する。【解決手段】第１導電型の第１の半導体領域１００と、ゲート絶縁膜１０１上に形成されたゲート電極１０２、１０３と、ソース電極およびドレイン電極１０７と、ソースおよびドレインのエクステンション領域となる第２導電型の第２の半導体領域１０５と、ソース電極およびドレイン電極１０７と第１及び第２の半導体領域との間に形成されている第２の半導体領域１０５よりも不純物濃度の高い第２導電型の第３の半導体領域１０６と、ゲート電極の両側面に形成され側壁絶縁膜１０４を備え、側壁絶縁膜１０４に対しソース電極およびドレイン電極１０７が離間していることを特徴とする電界効果トランジスタ及びその製造方法。【選択図】図１
2008004693.tif 000002
【特許請求の範囲】
【請求項１】
表面部にチャネル領域が形成される第１導電型の第１の半導体領域と、
前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記チャネル領域の両側に形成されたソース電極およびドレイン電極と、
前記ソース電極およびドレイン電極と前記チャネル領域との間に形成され、ソースおよびドレインのエクステンション領域となる第２導電型の第２の半導体領域と、
前記ソース電極およびドレイン電極と第１及び第２の半導体領域との間に形成されている前記第２の半導体領域よりも不純物濃度の高い第２導電型の第３の半導体領域と、
前記ゲート電極の両側面に形成された側壁絶縁膜を具備し、
前記側壁絶縁膜と、
前記ソース電極およびドレイン電極が離間している電界効果トランジスタを有することを特徴とする半導体装置。
【請求項２】
前記離間の距離は０より大きく３０ｎｍ以下であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第３の半導体領域のソース電極およびドレイン電極界面での不純物濃度が８×１０１９ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３以下、
前記ソース電極およびドレイン電極界面から深さ２０ｎｍにおける前記第３の半導体領域の不純物濃度が前記第３の半導体領域のソース電極およびドレイン電極界面での不純物濃度の１／１０以下、
前記第２の半導体領域がゲート絶縁膜界面で最大不純物濃度を有し前記最大不純物濃度が前記第３の半導体領域のソース電極およびドレイン電極界面での不純物濃度の１／２以下、
前記ゲート絶縁膜界面から深さ３０ｎｍにおける前記第２の半導体領域の不純物濃度が前記第２の半導体領域のゲート絶縁膜界面での不純物濃度の１／１０以下であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記ゲート電極のゲート長が８０ｎｍ以下、
前記ゲート絶縁膜のＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ  Ｐｈｙｓｉｃａｌ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ）が４ｎｍ以下、
前記側壁絶縁膜の膜厚が１０ｎｍ以下であることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記第２の半導体領域と前記第１の半導体領域の間に、前記第１の半導体領域よりも不純物濃度の高い第１導電型の第４の半導体領域が形成されていることを特徴とする請求項１記載の半導体装置。
【請求項６】
前記第３の半導体領域の底部と前記第１の半導体領域の間に、第２導電型の第５の半導体領域が形成されていることを特徴とする請求項１記載の半導体装置。
【請求項７】
第１導電型の第１の半導体領域上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側面に側壁絶縁膜を形成する工程と、
前記ゲート電極および前記側壁絶縁膜をマスクに前記第１の半導体領域に不純物をイオン注入し、ソースおよびドレインのエクステンション領域となる第２導電型の第２の半導体領域を形成する工程と、
前記側壁絶縁膜の両側面に第２の側壁絶縁膜を形成する工程と、
前記第２導電型の第２の半導体領域の一部を、前記第２の半導体領域深さよりも深い領域までシリサイド化して、ソース電極およびドレイン電極を形成すると共に、シリサイドからの偏析により、前記ソース電極およびドレイン電極と第１及び第２の半導体領域との界面に、前記第２の半導体領域よりも不純物濃度の高い第２導電型の第３の半導体領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項８】
第１導電型の第１の半導体領域上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側面に下部側面がスソ引き形状を有する側壁絶縁膜を形成する工程と、
前記ゲート電極および前記側壁絶縁膜をマスクに前記第１の半導体領域に不純物をイオン注入し、ソースおよびドレインのエクステンション領域となる第２導電型の第２の半導体領域を形成する工程と、
前記第２導電型の第２の半導体領域の一部を、前記第２の半導体領域深さよりも深い領域までシリサイド化して、ソース電極およびドレイン電極を形成すると共に、シリサイドからの偏析により、前記ソース電極およびドレイン電極と第１及び第２の半導体領域との界面に、前記第２の半導体領域よりも不純物濃度の高い第２導電型の第３の半導体領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
前記側壁絶縁膜を形成する工程において、基板ほれ量が８ｎｍ以下であることを特徴とする請求項７または８記載の半導体装置の製造方法。
【請求項１０】
第１導電型の第１の半導体領域上の一部にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側壁絶縁膜となる絶縁膜を堆積する工程と、
前記側壁絶縁膜となる絶縁膜を異方性エッチングにより下層が露出しない限度でエッチングする工程と、
前記側壁絶縁膜となる絶縁膜上から、前記第１の半導体領域に不純物をイオン注入し、ソースおよびドレインのエクステンション領域となる第２導電型の第２の半導体領域を形成する工程と、
下層が露出しない限度でエッチングした前記側壁絶縁膜となる絶縁膜をエッチングし、前記ゲート電極の両側面に下部側面がスソ引き形状を有する側壁絶縁膜を形成する工程と、
前記第２導電型の第２の半導体領域の一部を、前記第２の半導体領域深さよりも深い領域までシリサイド化して、ソース電極およびドレイン電極を形成すると共に、シリサイドからの偏析により、前記ソース電極およびドレイン電極と第１及び第２の半導体領域との界面に、前記第２の半導体領域よりも不純物濃度の高い第２導電型の第３の半導体領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特にソースおよびドレイン部分の改良をはかったＭＩＳ型電界効果トランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路の高性能化には、その構成要素である電界効果トランジスタの高性能化が必須である。素子の高性能化に対する指導原理は微細化であり、これまで微細化によって素子性能の向上が進められてきた。ところが、微細化が進むにつれ、解決すべき技術的な障壁も同時に高くなってきており、国際半導体ロードマップによると、特にソースおよびドレイン部の形成技術に関して、６５ｎｍ世代以降の１０〜２０ｎｍ接合（ドレイン・エクステンション部）の解は見えていない状況である。
【０００３】
このような背景において、短チャネル効果耐性の向上とジャンクションリーク（ＪＬ）の抑制を両立させる目的で、不純物偏析技術を適用したショットキーソースおよびドレインを用いたデバイスが提案されている（特許文献１）。特に４５ｎｍ以降の世代では、ゲート長が短くなるためにキャリアの散乱に起因するチャネル抵抗がドレイン電流劣化の支配要因でなくなることもあり、微細化のみによる性能向上が技術的に非常に困難である。そこで、更なる性能向上を実現するためには、高速なキャリアをチャネルに注入することができるというショットキー接合の特徴を最大限に利用した、ショットキーソース・ドレインを用いたデバイスが望まれている（非特許文献１）。しかしながら、従来のショットキーソース・ドレインを用いたデバイス構造では、上記のようなショットキーソース・ドレインのメリットを必ずしも最大限に活かしていないという問題があった。
【特許文献１】特開２００５−１０１５８８号公報
【非特許文献１】Ｋ．Ｕｃｉｄａ  ｅｔ  ａｌ．，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，７６，３９９２  （２０００）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
このように従来のショットキーソース・ドレインを用いたデバイスは、短チャネル効果とジャンクションリークの抑制に対してはメリットがあるものの、高速なキャリアをチャネルに注入することができるというショットキーソース・ドレインのメリットを必ずしも最大限に活かしていないという問題があった。すなわち、ショットキーソース・ドレインによる注入速度の向上を利用してデバイス性能を改善するためには、デバイス構造を最適化する必要があるが、従来は必ずしも最適なデバイス構造が明確とはいえなかった。
【０００５】
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、短チャネル効果やジャンクションリークを効果的に抑制しながら、同時に、キャリアの注入速度向上による性能向上を図れるデバイス構造を備えた電界効果トランジスタを有する半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一態様の電界効果トランジスタは、
表面部にチャネル領域が形成される第１導電型の第１の半導体領域と、
前記チャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記チャネル領域の両側に形成されたソース電極およびドレイン電極と、前記ソース電極およびドレイン電極と前記チャネル領域との間に形成され、ソースおよびドレインのエクステンション領域となる第２導電型の第２の半導体領域と、前記ソース電極およびドレイン電極と第１及び第２の半導体領域との間に形成されている前記第２の半導体領域よりも不純物濃度の高い第２導電型の第３の半導体領域と、前記ゲート電極の両側面に形成された側壁絶縁膜を具備し、
前記側壁絶縁膜と前記ソース電極およびドレイン電極が離間している電界効果トランジスタを有することを特徴とする。
【０００７】
ここで、前記離間の量は０より大きく３０ｎｍ以下であることが望ましい。
【０００８】
ここで、前記第３の半導体領域のソース電極およびドレイン電極界面での不純物濃度が８×１０１９ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３、
前記ソース電極およびドレイン電極界面から深さ２０ｎｍにおける前記第３の半導体領域の不純物濃度が前記第３の半導体領域のソース電極およびドレイン電極界面での不純物濃度の１／１０以下、
前記第２の半導体領域がゲート絶縁膜界面で最大不純物濃度を有し前記最大不純物濃度が前記第３の半導体領域のソース電極およびドレイン電極界面での不純物濃度の１／２以下、
前記ゲート絶縁膜界面から深さ３０ｎｍにおける前記第２の半導体領域の不純物濃度が前記第２の半導体領域のゲート絶縁膜界面での不純物濃度の１／１０以下であることが望ましい。
【０００９】
ここで、前記ゲート電極のゲート長が８０ｎｍ以下、
前記ゲート絶縁膜のＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ  Ｐｈｙｓｉｃａｌ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ）が４ｎｍ以下、
前記側壁絶縁膜の膜厚が１０ｎｍ以下であることが望ましい。
【００１０】
ここで、前記第２の半導体領域と前記第１の半導体領域の間に、前記第１の半導体領域よりも不純物濃度の高い第１導電型の第４の半導体領域が形成されていることが望ましい。
【００１１】
ここで、前記第３の半導体領域の底部と前記第１の半導体領域の間に、第２導電型の第５の半導体領域が形成されていることが望ましい。
【００１２】
本発明の一態様の電界効果トランジスタの製造方法は、
第１導電型の第１の半導体領域上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側面に側壁絶縁膜を形成する工程と、
前記ゲート電極および前記側壁絶縁膜をマスクに前記第１の半導体領域に不純物をイオン注入し、ソースおよびドレインのエクステンション領域となる第２導電型の第２の半導体領域を形成する工程と、
前記側壁絶縁膜の両側面に第２の側壁絶縁膜を形成する工程と、
前記第２導電型の第２の半導体領域の一部を、前記第２の半導体領域深さよりも深い領域までシリサイド化して、ソース電極およびドレイン電極を形成すると共に、シリサイドからの偏析により、前記ソース電極およびドレイン電極と第１及び第２の半導体領域との界面に、前記第２の半導体領域よりも不純物濃度の高い第２導電型の第３の半導体領域を形成する工程と、
を含むことを特徴とする。
【００１３】
本発明の一態様の電界効果トランジスタの製造方法は、
第１導電型の第１の半導体領域上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側面に下部側面がスソ引き形状を有する側壁絶縁膜を形成する工程と、
前記ゲート電極および前記側壁絶縁膜をマスクに前記第１の半導体領域に不純物をイオン注入し、ソースおよびドレインのエクステンション領域となる第２導電型の第２の半導体領域を形成する工程と、
前記第２導電型の第２の半導体領域の一部を、前記第２の半導体領域深さよりも深い領域までシリサイド化して、ソース電極およびドレイン電極を形成すると共に、シリサイドからの偏析により、前記ソース電極およびドレイン電極と第１及び第２の半導体領域との界面に、前記第２の半導体領域よりも不純物濃度の高い第２導電型の第３の半導体領域を形成する工程と、
を含むことを特徴とする。
【００１４】
ここで、上記２つの製造方法において、前記側壁絶縁膜を形成する工程において、基板ほれ量が８ｎｍ以下であることが望ましい。
【００１５】
本発明の一態様の電界効果トランジスタの製造方法は、
第１導電型の第１の半導体領域上の一部にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側壁絶縁膜となる絶縁膜を堆積する工程と、
前記側壁絶縁膜となる絶縁膜を異方性エッチングにより下層が露出しない限度でエッチングする工程と、
前記側壁絶縁膜となる絶縁膜上から、前記第１の半導体領域に不純物をイオン注入し、ソースおよびドレインのエクステンション領域となる第２導電型の第２の半導体領域を形成する工程と、
下層が露出しない限度でエッチングした前記側壁絶縁膜となる絶縁膜をエッチングし、前記ゲート電極の両側面に下部側面がスソ引き形状を有する側壁絶縁膜を形成する工程と、
前記第２導電型の第２の半導体領域の一部を、前記第２の半導体領域深さよりも深い領域までシリサイド化して、ソース電極およびドレイン電極を形成すると共に、シリサイドからの偏析により、前記ソース電極およびドレイン電極と第１及び第２の半導体領域との界面に、前記第２の半導体領域よりも不純物濃度の高い第２導電型の第３の半導体領域を形成する工程と、
を含むことを特徴とする。
【発明の効果】
【００１６】
本発明によれば、短チャネル効果やジャンクションリークを効果的に抑制しながら、同時に、キャリアの注入速度向上による性能向上を図れるデバイス構造を備えた電界効果トランジスタを有する半導体装置及びその製造方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を用いて本発明の実施の形態について説明する。
【００１８】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係るＭＩＳ型電界効果トランジスタの素子構造を示す断面図である。
【００１９】
ｐ型のシリコン基板（第１の半導体領域）１００上にゲート絶縁膜１０１を介してポリシリコン・ゲート電極１０２が形成され、その上にゲート・シリサイド１０３が形成されている。ここでは、ゲート電極１０２がポリシリコンで形成されている例を示しているが、１０２と１０３を単一の金属層で形成するメタルゲート構造としても構わない。
【００２０】
ゲート電極１０２、１０３の両側面には、シリコン窒化膜のゲート側壁絶縁膜１０４が形成されている。そして、ゲート電極１０２下のチャネル領域を挟んでシリコン基板１００内には、ソースおよびドレイン領域１０５〜１０７が形成されている。このソースおよびドレイン領域は、ｎ型のエクステンション拡散層（第２の半導体領域）１０５、ソースおよびドレイン・シリサイド（ソース電極およびドレイン電極）１０７、ｎ＋型の高濃度不純物層（第３の半導体領域）１０６からなっている。なお、この第３の半導体領域中の不純物は、ソースおよびドレイン電極１０７の作製時に、第２の半導体領域中の不純物が偏析することで形成されている。
【００２１】
本実施の形態の特徴は、図１に示すように、ソース・ドレイン・シリサイド１０７の界面が、ゲート側壁絶縁膜１０４から離間（オフセット）した構造となっている（Ｌ１＞０）ことにある。
【００２２】
このように、ソース・ドレイン・シリサイド１０７の界面が、ゲート側壁絶縁膜１０４から離間した構造をとることにより、ソースからのキャリアの注入速度の低下を抑制するという顕著な作用・効果が得られる。
図２のバンド図を用いて、この作用・効果について説明する。図２（ａ）は、ゲート側壁絶縁膜とソース・ドレイン・シリサイド界面から離間（Ｌ１＞０）した本実施の形態の電界効果トランジスタの模式断面図とバンド図であり、図２（ｂ）は、ゲート側壁絶縁膜とソース・ドレイン・シリサイドが重なっていた（Ｌ１≦０）従来技術のショットキーソース・ドレインを用いた電界効果トランジスタの模式断面図およびそのバンド図である。
【００２３】
本実施の形態においては、図２（ａ）のように、ソースのフェルミレベルとチャネルのポテンシャルトップの間にエネルギー差（ΔＥ）を与えることでキャリアの注入速度を増している。ところが、図２（ｂ）に示すように、従来技術の電界効果トランジスタのようにソースメタルがゲート電極に近すぎると、ソースのショットキー障壁がゲート電界を緩和し、キャリアの注入速度を稼ぐことができなくなる。特に、ゲート側壁絶縁膜とその上層膜の界面では、ゲート電極側面から回り込むゲート電界の電気力線が終端する。このため、ソース・ドレイン・シリサイド１０７の界面が、ゲート側壁絶縁膜１０４に重なる（Ｌ１≦０）時に、特に、ソースのショットキー障壁によるゲート電界緩和効果が顕著になり上記エネルギー差が減少し、キャリアの注入速度の低下が大きくなる。したがって、ソース・ドレイン・シリサイド１０７の界面が、ゲート側壁絶縁膜１０４から離間（オフセット）（Ｌ１＞０）した本実施の形態の構造をとることにより、ソース・ドレインからのキャリアの注入速度の低下を抑制するという上記の作用・効果が得られることになる。
【００２４】
なお、本実施の形態の作用・効果はゲート側壁絶縁膜を構成する材料が、ゲート側壁絶縁膜の上層膜よりも高い誘電率を有する時、例えば、ゲート側壁絶縁膜がシリコン窒化膜、上層膜がシリコン酸化膜であるような場合に、特に、ゲート電極側面から回り込むゲート電界の界面における電気力線の収束が顕著になるため有効である。しかしながら、同一の誘電率を有する場合、例えば、ゲート側壁絶縁膜および上層膜がともにシリコン窒化膜であったとしても、その界面に存在する界面準位の影響によって、ゲート電界の電気力線の終端が生じるため、上記、作用・効果が得られる点については変わらない。
【００２５】
次に、本実施の形態の電界効果トランジスタの特性のシミュレーション結果について、図面を参照しつつ以下説明する。なお、シミュレーションにおいては、各パラメータの基準値を、ゲート長（Ｌ）＝３０ｎｍ、ゲート絶縁膜のＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ）＝１．２ｎｍ、ゲート側壁絶縁膜の側壁膜厚＝８ｎｍ、ゲート側壁絶縁膜―ソース・ドレイン・シリサイド界面の離間距離（Ｌ１）＝１０ｎｍとし、条件振りを行わないパラメータについては上記基準値に固定して計算を実行した。また、側壁膜厚および離間距離（Ｌ１）は、ゲートに対し両側方向に対称的に変化させて計算をおこなっている。ドレイン電流の増加率については、同等の待機電流特性を有する拡散層をソース・ドレインとする電界効果トランジスタを比較対象とした。
【００２６】
まず、図３に、ドレイン電流のゲート側壁絶縁膜―ソース・ドレイン・シリサイド界面の離間距離（Ｌ１）依存性を示す。ゲート側壁膜厚については３条件（１０ｎｍ、１２ｎｍ、１４ｎｍ）で算出した。
図から明らかなように、側壁膜厚に関わらず、離間距離Ｌ１が０を超える領域からドレイン電流が急激に増加していることが確認される。また、離間距離が大きくなるとドレイン電流の減少が始まる。これは、離間部分の拡散層抵抗の影響が大きくなることによる。
以上の結果より、離間距離Ｌ１は、０より大きく３０ｎｍ以下であることが望ましい。なぜなら、従来のソース・ドレイン・シリサイド界面が側壁絶縁膜にオーバーラップした電界効果トランジスタよりドレイン電流が大きくなる領域だからである。また、４ｎｍ以上２０ｎｍ以下であることがより望ましい。なぜなら、この領域において、ドレイン電流が極大値を有するからである。
【００２７】
次に、図４にドレイン電流の増加率のゲート長（Ｌ）依存性を示す。図から明らかなように、本実施の形態の電界効果トランジスタにおいては、ゲート長が短くなるにつれ、従来の拡散層をソース・ドレインとする電界効果型トランジスタに比較してドレイン電流特性が向上する。これは、ゲート長が短くなること、すなわち、チャネル長が短くなることで、寄生抵抗に対しチャネル抵抗が相対的に小さくなるため、キャリアの注入速度を向上させる本実施の形態の効果がより顕著にあらわれてくるためである。
以上の結果より、ゲート長（Ｌ）は、ドレイン電流が従来の電界効果型トランジスタ同等以上となる８０ｎｍ以下であることが望ましく、さらに、ドレイン電流の増加率が１０％以上（１．１倍のドレイン電流）となる３０ｎｍ以下であることがより望ましい。
【００２８】
次に、図５にドレイン電流の増加率のゲート絶縁膜ＥＯＴ依存性を示す。図から明らかなように、本実施の電界効果トランジスタにおいては、ＥＯＴが薄くなるにつれ、従来の拡散層をソース・ドレインとする電界効果型トランジスタに比較してドレイン電流特性が向上する。これは、ＥＯＴが薄くなることで、エクステンション拡散層１０５（図１）を通じて偏析層１０６（図１）のポテンシャルをより効果的に変調することが可能になり、寄生抵抗を増やすことなくキャリアの注入速度をあげることが可能になるためである。
以上の結果より、ゲート絶縁膜ＥＯＴは、ドレイン電流の増加率が０％以上、すなわち従来の電界効果トランジスタ特性と同等以上となる４ｎｍ以上であることが望ましく、さらにドレイン電流が増加する１．３ｎｍ以下であることがより望ましい。
【００２９】
次に、図６にドレイン電流のゲート側壁絶縁膜の膜厚依存性を示す。図から明らかように、本実施の電界効果トランジスタにおいては、側壁膜厚が厚くなるにつれ、ドレイン電流特性が劣化する。これは、側壁膜厚が厚くなることにより、側壁下のエクステンション拡散層の寄生抵抗の影響が増大するためである。
以上の結果より、側壁膜厚は、ドレイン電流特性の劣化が顕著でない１０ｎｍ以下であることが望ましく、ドレイン電流特性の劣化がみられない８ｎｍ以下であることがより望ましい。
【００３０】
また、本実施の形態の電界効果トランジスタにおいては、ｎ＋型の高濃度不純物層（第３の半導体領域）１０６のソース電極およびドレイン電極界面での不純物濃度が８×１０１９〜５×１０２０ａｔｏｍｓ／ｃｍ３、かつ、ソース・ドレイン電極界面から深さ２０ｎｍの不純物濃度がソース電極およびドレイン電極界面での不純物濃度の１／１０以下であることが望ましい。すなわち、界面から不純物濃度が１桁低下する点までの深さは２０ｎｍ以下とすることが望ましい。これは、前記以下の濃度ではショットキーバリアの低下が不十分で電流が低下してしまうこと，また，前記以上の深さではキャリアがソースからドレインへと走行する際に，不純物層の抵抗によって注入速度が低下してしまうことによる。
【００３１】
また、ｎ型のエクステンション拡散層（第２の半導体領域）１０５がゲート絶縁膜界面で最大不純物濃度を有しその最大不純物濃度がｎ＋型の高濃度不純物層（第３の半導体領域）１０６のソース電極およびドレイン電極界面での不純物濃度の１／２以下であり、かつ、ゲート絶縁膜界面から深さ３０ｎｍにおける不純物濃度がゲート絶縁膜界面での濃度の１／１０以下であることが望ましい。すなわち、界面から不純物濃度が１桁低下する点までの深さは３０ｎｍ以下とすることが望ましい。これは、前記以下の濃度ではショットキーバリアの低下が不十分で電流が低下してしまうこと，また，前記以上の深さではキャリアがソースからドレインへと走行する際に，不純物層の抵抗によって注入速度が低下してしまうことによる。
【００３２】
次に、本実施の形態の電界効果トランジスタの第１の製造方法について、図７〜図１２を参照して説明する。
【００３３】
まず、図７に示すように、面方位（１００）面のｐ型シリコン基板（第１の半導体領域）１００上に素子分離領域（図示せず）を形成後、ゲート絶縁膜１０１をＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ）にして１．２ｎｍ程度形成し、ゲート電極１０２となるポリシリコン膜を減圧化学的気相堆積（以下ＬＰ−ＣＶＤともいう）法によって１００〜１５０ｎｍ程度堆積する。続いて、リソグラフィー技術および反応性イオンエッチング（以下ＲＩＥともいう）等のエッチング技術により、ゲート絶縁膜１０１及びゲート電極１０２をパターン形成する。必要ならば、ここで１〜２ｎｍのポスト酸化を行う。
【００３４】
次に、図８に示すように、シリコン窒化膜をＬＰ−ＣＶＤ法によって８ｎｍ程度堆積した後、ＲＩＥ法によってエッチバックすることにより、シリコン窒化膜をゲート電極１０２の側面部にのみ残す。これにより、ゲート側壁絶縁膜１０４を形成する。
ここでは、シリコン窒化膜一層のみの側壁を用いているが、例えば、ＴＥＯＳ酸化膜３ｎｍ程度、シリコン窒化膜５ｎｍを積層した積層側壁絶縁膜を形成すると、側壁絶縁膜下面へのキャリアトラップが抑制されるため、信頼性の観点からより望ましい。
【００３５】
次に、図９に示すように、不純物としてドーズ２×１０１５ｃｍ―２以上のＡｓを２ＫｅＶ以下（より望ましくは１ＫｅＶ以下）でイオンインプランテーションして、ｎ型のエクステンション層（第２の半導体領域）１０５を形成する。ここで、１０３０〜１０５０℃のスパイクアニールを行い、不純物の活性化を行う。
【００３６】
次に、図１０に示すように、ＴＥＯＳ酸化膜を１０ｎｍ程度ＬＰ−ＣＶＤ法により堆積し、ＲＩＥ法によりエッチバックすることによって、第２の側壁絶縁膜１１２を形成する。
【００３７】
次に、シリコン基板１００表面を希フッ酸などによって洗浄後、図１１に示すようにＮｉを７〜１１ｎｍ（より望ましくは９ｎｍ以下）スパッタし、３５０℃で３０秒程度熱処理を行うことにより、ソース、ドレインおよびゲート電極のシリコンをシリサイド化する。この時、ソース、ドレインについては、ｎ型のエクステンション層（第２の半導体領域）１０５よりも深い位置までシリサイド化される。その後、硫酸と過酸化水素水との混合溶液等により、未反応のＮｉを除去する。さらに、５００℃で３０秒程度の熱処理を行い、ソース・ドレイン・シリサイド１０７、ゲート・シリサイド１０３を形成する。この時、同時にｎ型のエクステンション層（第２の半導体領域）１０５中のＡｓ不純物がシリサイド化によって偏析し、ソース・ドレイン・シリサイド１０７と、シリコン基板（第１の半導体領域）１００およびｎ型のエクステンション層（第２の半導体領域）１０５との界面に、ｎ型のエクステンション層（第２の半導体領域）１０５より高濃度のｎ＋型の高濃度不純物層（第３の半導体領域）１０６が形成される。
【００３８】
その後、図１２に示すように、ＴＥＯＳ酸化膜によって形成されている第２の側壁絶縁膜１１２を希フッ酸などによって剥離することにより、図１に示したような構造が得られる。
【００３９】
このような、第１の製造方法によれば、第２の側壁絶縁膜１１２を形成するＴＥＯＳ酸化膜の堆積膜厚を変更することにより、容易に、ゲート側壁絶縁膜１０４―ソース・ドレイン・シリサイド１０７界面の離間距離（Ｌ１）を所望の値に設定することが可能となる。
【００４０】
なお、この第１の製造方法においては、ＴＥＯＳ酸化膜をＲＩＥ法によりエッチバックすることによって第２の側壁絶縁膜１１２を形成する際の、基板ほれ量の制御が重要となる。図１３に示すように、ＴＥＯＳ酸化膜のＲＩＥ時に条件によっては、オーバーエッチングによりシリコン基板１００がほられてしまう。ここで、基板ほれ量とは、エッチバック時にオーバーエッチングによりシリコン基板表面からシリコンが深さ方向へエッチングされる厚さをいう。
図１４にこの時の基板ほれ量とドレイン電流の増加率との関係を示す。ここで、基板ほれ量以外のパラメータは、先述の基準値に固定してシミュレーションを行った。図から明らかなように、ほれ量が増加するにしたがい、ドレイン電流特性が劣化する。これは、基板がほれることにより、ソース・ドレイン・シリサイド１０７の形成がゲート絶縁膜方向へより進行するため、実質的に離間距離Ｌ１が短くなる、あるいは、オーバーラップすることによると考えられる。
以上の結果より、基板ほれ量を、ドレイン電流の増加率が０％以上、すなわち従来の電界効果トランジスタ特性と同等以上となる８ｎｍ以下、より好ましくは、ドレイン電流がさらに増加する６ｎｍ以下となるようエッチング条件および時間を制御することが望ましい。
また、製造方法においては、図１３に示すように、先に形成されているｎ型のエクステンション層（第２の半導体領域）１０５が除去され、寄生抵抗が上昇することをさける観点からも、基板ほれ量を最小限に制御することが望ましい。
【００４１】
次に、本実施の形態の電界効果トランジスタの第２の製造方法について、図１５〜図２０を参照して説明する。
【００４２】
まず、図１５に示すように、第１の製造方法同様と同様にして、ゲート絶縁膜１０１及びゲート電極１０２をパターン形成する。必要ならば、ここで１〜２ｎｍのポスト酸化を行う。
【００４３】
次に、図１６に示すように、シリコン窒化膜をＬＰ−ＣＶＤ法によって８ｎｍ程度堆積した後、エッチバックすることにより、ゲート側壁絶縁膜１０４を形成する。この時、ゲート側壁絶縁膜１０４は、図のように下部側面がスソ引き形状を有するように加工する。この加工は、例えば、スソを引く条件を選択してのＲＩＥ法によることが可能である。この時、エッチング条件によりスソ引きの程度を制御することにより、最終的な離間距離Ｌ１を制御する。
【００４４】
次に、図１７に示すように、第１の製造方法と同様の方法で、ｎ型のエクステンション層（第２の半導体領域）１０５を形成し活性化する。
【００４５】
次に、図１８に示すように、第１の製造方法と同様の方法で、ソース・ドレイン・シリサイド１０７、ゲート・シリサイド１０３を形成する。また、これと同時にソース・ドレイン・シリサイド１０７とシリコン基板１００との界面に、ｎ＋型の高濃度不純物層（第３の半導体領域）１０６が形成される。この時、ソース・ドレイン・シリサイド１０７の界面位置は、ゲート側壁絶縁膜１０４のスソの位置近傍になる。
【００４６】
その後、図１９に示すように、ゲート側壁絶縁膜１０４のスソが除去されることにより、図１に示したような構造が得られる。このスソの除去は、ソース・ドレイン・シリサイド１０７形成後のウェットエッチング処理によるものでも、あるいは、等方性の強いＲＩＥ法によるものでもかまわない。
【００４７】
このような、第２の製造方法によれば、第２の側壁絶縁膜の形成工程が不要となるため、第１の製造方法に比べて製造工程が簡略化されるというメリットがある。
【００４８】
また、図２０に示すように、第２の製造方法においても、ＲＩＥでのエッチバックによりゲート側壁絶縁膜１０４を形成する際に、オーバーエッチングにより基板１００がほれる場合があること、および、その問題点については、先に記載した第１の製造方法と同様である。
したがって、第１の製造方法同様、基板ほれ量を、ドレイン電流の増加率が０％以上となる８ｎｍ以下、より好ましくは、ドレイン電流がさらに増加する６ｎｍ以下となるようエッチング条件およびエッチング時間を制御することが望ましい。
もっとも、第２の製造方法では、第１の製造方法と異なり、ｎ型のエクステンション層（第２の半導体領域）１０５はＲＩＥでのエッチバック後に形成されるため、ｎ型のエクステンション層（第２の半導体領域）１０５が除去されるという問題は生じない。
【００４９】
ここで、シリコン基板１００がほれることを回避するために、次のような第３の製造方法によることも可能である。
すなわち、第１および第２の製造方法と同様に、ゲート絶縁膜１０１およびゲート絶縁膜１０２をパターニング形成後に、図２１に示すように、シリコン窒化膜をＬＰ−ＣＶＤ法によって８ｎｍ程度堆積した後、ＲＩＥ法等の異方性エッチングによってエッチバックする。この時、１ｎｍ程度のシリコン窒化膜をシリコン基板１００表面に残す。すなわち、シリコン窒化膜をシリコン基板１００が露出しない限度でエッチングする。
【００５０】
次に、図２２に示すように、不純物としてドーズ２×１０１５ｃｍ―２以上のＡｓを２ＫｅＶ以下（より望ましくは１ＫｅＶ以下）でイオンインプランテーションして、ｎ型のエクステンション層（第２の半導体領域）１０５を形成する。ここで、１０３０〜１０５０℃のスパイクアニールを行い、不純物の活性化を行う。
【００５１】
次に、図２３に示すように、シリコン基板１００表面上のシリコン窒化膜を除去することによって、ゲート側壁絶縁膜１０４を形成する。この時、ゲート側壁絶縁膜１０４は、図のように、シリコン基板１００表面で、スソを引くように加工する。この加工は、例えば、希フッ酸処理、高温リン酸あるいはフッ酸グリセロール等の等方的なウェットエッチングにより可能である。
【００５２】
この後の工程は、第２の製造方法と同様である。
以上のように、シリコン窒化膜の除去において、シリコン基板１００との選択比をＲＩＥ法に比べてあげることが可能なウェットエッチングを用いることによって、基板１００のほれ量を最小限にすることが可能となる。
【００５３】
以上記載した、本実施の形態の電界効果トランジスタは、セルフアラインシリサイド構造を持ち、ゲート側壁絶縁膜と離間したソース・ドレイン部のシリサイド／シリコン界面が、所望の濃度以上で吸収な濃度プロファイルをもった不純物層で覆われている。したがって、パンチスルーとリーク電流の抑制しつつ、キャリアの注入速度向上による性能向上、かつ、素子信頼性の向上を図ることが可能となる。
【００５４】
（第２の実施の形態）
図２４は、本発明の第２の実施の形態に係るＭＩＳ型電界効果トランジスタの素子構造を示す断面図である。ＨＡＬＯ拡散層（第４の半導体領域）２０１を具備すること以外は、第１の実施の形態と同様であるので記述を省略する。
ＨＡＬＯ拡散層２０１は、シリコン基板１００と同じｐ型領域であり、シリコン基板１００より不純物濃度が高いことを特徴とする。
本実施の形態の電界効果トランジスタは、このようなＨＡＬＯ拡散層２０１を具備することにより、第１の実施の形態の作用・効果に加え、ロールオフ特性の改善を図ることが可能となる。
【００５５】
（第３の実施の形態）
図２５は、本発明の第３の実施の形態に係るＭＩＳ型電界効果トランジスタの素子構造を示す断面図である。ｎ＋型のディープ拡散層（第５の半導体領域）３０１を具備すること以外は、第１の実施の形態と同様であるので記述を省略する。
ここで、ｎ＋型のディープ拡散層３０１は、ｎ＋型の高濃度不純物領域（第３の半導体領域）１０６とシリコン基板（第１の半導体領域）１００の間に形成され、その厚みは、例えば、５０ｎｍ程度である。
本実施の形態の電界効果トランジスタは、このようなｎ＋型のディープ拡散層３０１を具備することにより、第１の実施の形態の作用・効果に加え、ソース・ドレイン底部からのジャンクションリークの大幅な低減を図ることが可能となる。
また、最適化によりシャロー化されたｎ＋型の高濃度不純物領域（第３の半導体領域）１０６の効果により、ｎ＋型のディープ拡散層３０１は、通常の拡散層をソース・ドレインとするＭＯＳＦＥＴに適用されるディープ拡散層よりも浅く、または、低濃度にできるため、パンチスルー電流の抑制効果があることも特徴である。
【００５６】
（第４の実施の形態）
図２６は、本発明の第４の実施の形態に係るＭＩＳ型電界効果トランジスタの素子構造を示す断面図である。ＨＡＬＯ拡散層（第４の半導体領域）２０１およびｎ＋型のディープ拡散層（第５の半導体領域）３０１を具備すること以外は、第１の実施の形態と同様であるので記述を省略する。
このように、ＨＡＬＯ拡散層（第４の半導体領域）２０１とｎ＋型のディープ拡散層（第５の半導体領域）３０１の双方を具備することにより、上述のようにロールオフ特性の改善およびジャンクションリークの大幅な低減を同時に実現することが可能となる。
【００５７】
次に、本実施の形態の電界効果トランジスタの製造方法について、図２７〜図３４を参照して説明する。
【００５８】
まず、図２７に示すように、面方位（１００）面のｐ型シリコン基板（第１の半導体領域）１００上に素子分離領域（図示せず）を形成後、ゲート絶縁膜１０１をＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ  Ｏｘｉｄｅ  Ｔｈｉｃｋｎｅｓｓ）にして１．２ｎｍ程度形成し、ゲート電極１０２となるポリシリコン膜を減圧化学的気相堆積（以下ＬＰ−ＣＶＤともいう）法によって１００〜１５０ｎｍ程度堆積する。続いて、リソグラフィー技術および反応性イオンエッチング（以下ＲＩＥともいう）等のエッチング技術により、ゲート絶縁膜１０１及びゲート電極１０２をパターン形成する。必要ならば、ここで１〜２ｎｍのポスト酸化を行う。
【００５９】
次に、図２８に示すように、２４ｎｍ程度のシリコン窒化をＬＰ−ＣＶＤ法などによって堆積した後、ＲＩＥ法によってエッチバックすることにより、ゲート電極１０２の両側面にダミーのゲート側壁絶縁膜１２１を形成する。
【００６０】
次に、図２９に示すように、不純物としてドーズ２×１０１５ｃｍ―２以上のＡｓを２５ＫｅＶ以下（より望ましくは２０ＫｅＶ以下）でイオンインプランテーションして、ｎ＋型のディープ拡散層領域（第５の半導体領域）３０１を形成する。ここで１０５０℃のスパイクアニールを行い、不純物の活性化を行ってもよい。
【００６１】
次に、ダミーのゲート側壁絶縁膜１２１をウェットエッチング等で剥離する。続いて、図３０に示すように、シリコン窒化膜をＬＰ−ＣＶＤ法によって８ｎｍ程度堆積した後、ＲＩＥ法によってエッチバックすることにより、シリコン窒化膜をゲート電極１０２の側面部にのみ残す。これにより、ゲート側壁絶縁膜１０４を形成する。
ここでは、シリコン窒化膜一層のみの側壁を用いているがＴＥＯＳ酸化膜とシリコン窒化膜を積層した積層側壁絶縁膜を形成すると、信頼性の観点からより望ましいのは、第１の実施の形態と同様である。
【００６２】
次に、図３１に示すように、不純物としてドーズ２×１０１５ｃｍ―２以上のＡｓを２ＫｅＶ以下（より望ましくは１ＫｅＶ以下）でイオンインプランテーションして、ｎ型のエクステンション層（第２の半導体領域）１０５を形成する。また、不純物としてＢまたはＢＦ２をイオンインプランテーションして、ＨＡＬＯ拡散層（第４の半導体領域）２０１を形成する。ここで、１０３０〜１０５０℃のスパイクアニールを行い、不純物の活性化を行う。
【００６３】
次に、図３２に示すように、ＴＥＯＳ酸化膜を１０ｎｍ程度ＬＰ−ＣＶＤ法により堆積し、ＲＩＥ法によりエッチバックすることによって、第２の側壁絶縁膜１１２を形成する。
【００６４】
次に、基板表面を希フッ酸などによって洗浄後、図３３に示すようにＮｉを７〜１１ｎｍ（より望ましくは９ｎｍ以下）スパッタし、３５０℃で３０秒程度熱処理を行うことにより、ソース、ドレインおよびゲート電極のシリコンをシリサイド化する。この時、ソース、ドレインについては、ｎ型のエクステンション層（第２の半導体領域）１０５よりも深い位置までシリサイド化される。その後、硫酸と過酸化水素水との混合溶液等により、未反応のＮｉを除去する。さらに、５００℃で３０秒程度の熱処理を行い、ソース・ドレイン・シリサイド１０７、ゲート・シリサイド１０３を形成する。この時、同時にｎ型のエクステンション層（第２の半導体領域）１０５中のＡｓ不純物がシリサイド化によって偏析し、ソース・ドレイン・シリサイド１０７とシリコン基板（第１の半導体領域）１００との界面に、ｎ＋型の高濃度不純物層（第３の半導体領域）１０６が形成される。
【００６５】
その後、図３４に示すように、ＴＥＯＳ酸化膜によって形成されている第２の側壁絶縁膜を希フッ酸などによって剥離することにより、図２６に示したような構造が得られる。
【００６６】
なお、本発明は上述した各実施の形態に限定されるものではない。実施の形態では、ｎ型チャネルのＭＩＳ型電界効果トランジスタについて説明したが、本発明をｐ型チャネルのＭＩＳ型電界効果トランジスタに適用することも可能である。また、実施の形態では、第２および第３の半導体領域中の不純物をＡｓとして記載したが、不純物は必ずしもＡｓに限られることはなく、ｎ型の半導体領域を形成する場合にはＰ等のドナーとなる元素、ｐ型の半導体領域を形成する場合にはＢ等のアクセプタとなる元素から選択することが可能である。半導体基板材料としてシリコンを用いたが、必ずしもシリコンに限るものではなく、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）、シリコンカーバイド（ＳｉＣ）、ガリウム砒素（ＧａＡｓ）、窒化アルミニウム（ＡｌＮ）等を用いることが可能である。
【００６７】
また、基板材料の面方位は必ずしも（１００）面に限るものではなく、（１１０）面あるいは（１１１）面等を適宜選択することができる。また本発明は、Ｆｉｎ型構造やダブルゲート構造などの三次元型も含み、あらゆるＭＩＳ型電界効果トランジスタに対して適用可能である。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００６８】
【図１】第１の実施の形態のＭＩＳ型電界効果トランジスタの素子構造を示す断面図。
【図２】第１の実施の形態の作用・効果を説明するバンド図。
【図３】ドレイン電流の離間距離依存性を示す図。
【図４】ドレイン電流の増加率のゲート長依存性を示す図。
【図５】ドレイン電流の増加率のＥＯＴ依存性を示す図。
【図６】ドレイン電流の側壁膜厚依存性を示す図。
【図７】第１の実施の形態のＭＩＳ型電界効果トランジスタの第１の製造工程を示す断面図。
【図８】第１の実施の形態のＭＩＳ型電界効果トランジスタの第１の製造工程を示す断面図。
【図９】第１の実施の形態のＭＩＳ型電界効果トランジスタの第１の製造工程を示す断面図。
【図１０】第１の実施の形態のＭＩＳ型電界効果トランジスタの第１の製造工程を示す断面図。
【図１１】第１の実施の形態のＭＩＳ型電界効果トランジスタの第１の製造工程を示す断面図。
【図１２】第１の実施の形態のＭＩＳ型電界効果トランジスタの第１の製造工程を示す断面図。
【図１３】第１の実施の形態のＭＩＳ型電界効果トランジスタの第１の製造工程の問題点を示す断面図。
【図１４】ドレイン電流増加率の基板ほれ量依存性を示す図。
【図１５】第１の実施の形態のＭＩＳ型電界効果トランジスタの第２の製造工程を示す断面図。
【図１６】第１の実施の形態のＭＩＳ型電界効果トランジスタの第２の製造工程を示す断面図。
【図１７】第１の実施の形態のＭＩＳ型電界効果トランジスタの第２の製造工程を示す断面図。
【図１８】第１の実施の形態のＭＩＳ型電界効果トランジスタの第２の製造工程を示す断面図。
【図１９】第１の実施の形態のＭＩＳ型電界効果トランジスタの第２の製造工程を示す断面図。
【図２０】第１の実施の形態のＭＩＳ型電界効果トランジスタの第２の製造工程の問題点を示す断面図。
【図２１】第１の実施の形態のＭＩＳ型電界効果トランジスタの第３の製造工程を示す断面図。
【図２２】第１の実施の形態のＭＩＳ型電界効果トランジスタの第３の製造工程を示す断面図。
【図２３】第１の実施の形態のＭＩＳ型電界効果トランジスタの第３の製造工程を示す断面図。
【図２４】第２の実施の形態のＭＩＳ型電界効果トランジスタの素子構造を示す断面図。
【図２５】第３の実施の形態のＭＩＳ型電界効果トランジスタの素子構造を示す断面図。
【図２６】第４の実施の形態のＭＩＳ型電界効果トランジスタの素子構造を示す断面図。
【図２７】第４の実施の形態のＭＩＳ型電界効果トランジスタの製造工程を示す断面図。
【図２８】第４の実施の形態のＭＩＳ型電界効果トランジスタの製造工程を示す断面図。
【図２９】第４の実施の形態のＭＩＳ型電界効果トランジスタの製造工程を示す断面図。
【図３０】第４の実施の形態のＭＩＳ型電界効果トランジスタの製造工程を示す断面図。
【図３１】第４の実施の形態のＭＩＳ型電界効果トランジスタの製造工程を示す断面図。
【図３２】第４の実施の形態のＭＩＳ型電界効果トランジスタの製造工程を示す断面図。
【図３３】第４の実施の形態のＭＩＳ型電界効果トランジスタの製造工程を示す断面図。
【図３４】第４の実施の形態のＭＩＳ型電界効果トランジスタの製造工程を示す断面図。
【符号の説明】
【００６９】
１００      シリコン基板（第１の半導体領域）
１０１      ゲート絶縁膜
１０２      ゲート電極
１０３      ゲート・シリサイド
１０４      ゲート側壁絶縁膜
１０５      ｎ型のエクステンション拡散層（第２の半導体領域）
１０６      ｎ＋型の高濃度不純物層（第３の半導体領域）
１０７      ソース・ドレイン・シリサイド（ソース電極およびドレイン電極）
１１２      第２の側壁絶縁膜
１２１      ダミーのゲート側壁絶縁膜
２０１      ＨＡＬＯ拡散層（第４の半導体領域）
３０１      ｎ＋型のディープ拡散層（第５の半導体領域）
【図１】
2008004693.tif 000003
【図２】
2008004693.tif 000004
【図３】
2008004693.tif 000005
【図４】
2008004693.tif 000006
【図５】
2008004693.tif 000007
【図６】
2008004693.tif 000008
【図７】
2008004693.tif 000009
【図８】
2008004693.tif 000010
【図９】
2008004693.tif 000011
【図１０】
2008004693.tif 000012
【図１１】
2008004693.tif 000013
【図１２】
2008004693.tif 000014
【図１３】
2008004693.tif 000015
【図１４】
2008004693.tif 000016
【図１５】
2008004693.tif 000017
【図１６】
2008004693.tif 000018
【図１７】
2008004693.tif 000019
【図１８】
2008004693.tif 000020
【図１９】
2008004693.tif 000021
【図２０】
2008004693.tif 000022
【図２１】
2008004693.tif 000023
【図２２】
2008004693.tif 000024
【図２３】
2008004693.tif 000025
【図２４】
2008004693.tif 000026
【図２５】
2008004693.tif 000027
【図２６】
2008004693.tif 000028
【図２７】
2008004693.tif 000029
【図２８】
2008004693.tif 000030
【図２９】
2008004693.tif 000031
【図３０】
2008004693.tif 000032
【図３１】
2008004693.tif 000033
【図３２】
2008004693.tif 000034
【図３３】
2008004693.tif 000035
【図３４】
2008004693.tif 000036