(57)【要約】【課題】液晶を挟持する一対の基板のうち、一方の基板に、画素容量を構成する画素電極および共通電極を備える液晶装置において、表示品位の低下を抑制しつつ消費電力を低減すること。【解決手段】液晶装置１は、走査線駆動回路１０、データ線駆動回路２０、制御回路３０、およびパーシャル回路４０を備える。全画面表示モードおよび部分表示モードにおける表示領域では、制御回路３０により共通電極５６に電圧ＶＣＯＭＬまたは電圧ＶＣＯＭＨを供給した後に、データ線駆動回路２０によりデータ線Ｘに画像信号を供給する。部分表示モードにおける非表示領域では、制御回路３０により共通電極５６に電圧ＶＣＯＭＬを供給するとともに、パーシャル回路４０によりデータ線Ｘに電圧ＶＣＯＭＬを供給する。【選択図】図１
2008107790.tif 000002
【特許請求の範囲】
【請求項１】
第１基板と、当該第１基板に対向配置された第２基板と、前記第１基板と前記第２基板
との間に挟持された液晶と、を備え、
前記第１基板は、
複数の走査線と、複数のデータ線と、前記複数の走査線に対して所定数毎に設けられた
複数の共通電極と、
前記走査線と前記データ線との交差に対応して設けられ、各々は、
一端が前記データ線に接続されるとともに、前記走査線に選択電圧が印加されたときに
導通状態となる画素スイッチング素子と、
一端が前記共通電極に接続され、他端が前記画素スイッチング素子の他端に接続された
画素容量と、
を含み、当該画素容量の保持電圧に応じた階調となる画素と、
を有し、
すべての画素を用いて有効な表示を行う全画面表示モードと、
表示領域に係る走査線に対応する画素のみを用いて有効な表示を行い、非表示領域に係
る走査線に対応する画素の表示を無効化させる部分表示モードと、のいずれを選択可能な
液晶装置の駆動回路であって、
前記全画面表示モードの場合および前記部分表示モードの場合、前記複数の走査線に前
記選択電圧を所定の順番で供給する走査線駆動回路と、
前記複数の共通電極に、第１電圧、当該第１電圧よりも高位の第２電圧、または、所定
の電圧のうちいずれかを供給する第１制御回路であって、前記全画面表示モードの場合に
おいて一の走査線に前記選択電圧が印加される前に、および、前記部分表示モードにおい
て表示領域に係る一の走査線に前記選択電圧が印加される前に、当該一の走査線に対応す
る共通電極に印加する電圧を、前記第１電圧または前記第２電圧のいずれか一方から他方
へと切り替え、
前記部分表示モードにおいて非表示領域に係る走査線に対応する共通電極に印加する電
圧を、前記第１電圧、前記第２電圧、または、前記所定の電圧のいずれかに保持する第１
の制御回路と、
前記全画面表示モードの場合において前記複数の走査線のいずれかに選択電圧が印加さ
れた場合、および、前記部分表示モードにおいて前記表示領域に係る走査線のいずれかに
選択電圧が印加された場合に、
当該選択電圧が印加された走査線に対応する共通電極が前記第１電圧に切り替えられて
いたとき、当該選択電圧が印加された走査線に対応する画素に対し、当該画素の階調に応
じた電圧であって、前記第１電圧よりも高位とした正極性の画像信号を前記データ線に供
給し、
当該選択電圧が印加された走査線に対応する共通電極が前記第２電圧に切り替えられて
いたとき、当該画素に対し、当該画素の階調に応じた電圧であって、前記第２電圧よりも
低位とした負極性の画像信号を前記データ線に供給するデータ線駆動回路と、
前記部分表示モードにおいて非表示領域に係る走査線のいずれかに選択電圧が印加され
た場合に、当該選択電圧が印加された走査線に対応する共通電極に印加した電圧を前記デ
ータ線に供給する第２制御回路と、
を具備することを特徴とする液晶装置の駆動回路。
【請求項２】
前記データ線駆動回路は、
前記走査線が前記所定数選択される毎に、前記正極性の画像信号と前記負極性の画像信
号とを交互に切り替える
ことを特徴とする請求項１に記載の液晶装置の駆動回路。
【請求項３】
前記第１制御回路は、ラッチ回路および選択回路を有し、
前記ラッチ回路は、
前記複数の共通電極毎にそれぞれ設けられた単位ラッチ回路を有し、
前記単位ラッチ回路の各々は、
前記データ線駆動回路に対して画像信号の正極性および負極性を指示する極性信号を、
当該共通電極に対応する走査線に対して互いに隣接する２行の走査線のいずれか一方に前
記選択電圧が印加されたときにラッチし、
前記選択回路は、
前記複数の共通電極毎にそれぞれ設けられた単位選択回路を含み、
前記全画面表示モードにあってすべての単位選択回路、および、前記部分表示モードに
あって前記表示領域に係る走査線に対応する共通電極に応じた単位選択回路は、前記ラッ
チ回路によりラッチされた極性信号に応じて前記第１または第２電圧のいずれかを、当該
共通電極に印加し、
前記部分表示モードにあって前記非表示領域に係る走査線に対応する共通電極に応じた
単位選択回路は、前記第１電圧、前記第２電圧、または、前記所定の電圧のいずれかを、
当該共通電極に印加する
ことを特徴とする請求項１に記載の液晶装置の駆動回路。
【請求項４】
前記第１制御回路は、ラッチ回路および選択回路を有し、
前記ラッチ回路は、
前記複数の共通電極毎にそれぞれ設けられた単位ラッチ回路を有し、
前記単位ラッチ回路の各々は、
前記データ線駆動回路に対して画像信号の正極性および負極性を指示する極性信号を、
当該共通電極に対応する走査線よりも１行前の走査線に前記選択電圧が印加されたときに
ラッチし、
前記選択回路は、
前記複数の共通電極毎にそれぞれ設けられた単位選択回路を含み、
前記全画面表示モードにあってすべての単位選択回路、および、前記部分表示モードに
あって前記表示領域に係る走査線に対応する共通電極に応じた単位選択回路は、前記ラッ
チ回路によりラッチされた極性信号に応じて前記第１または第２電圧のいずれかを、当該
共通電極に印加し、
前記部分表示モードにあって前記非表示領域に係る走査線に対応する共通電極に応じた
単位選択回路は、前記第１電圧、前記第２電圧、または、前記所定の電圧のいずれかを、
当該共通電極に印加する
ことを特徴とする請求項１に記載の液晶装置の駆動回路。
【請求項５】
前記第１制御回路は、ラッチ回路および選択回路を有し、
前記ラッチ回路は、
前記複数の共通電極毎にそれぞれ設けられた単位ラッチ回路を有し、
前記単位ラッチ回路の各々は、
前記データ線駆動回路に対して画像信号の正極性および負極性を指示する極性信号を、
当該共通電極に対応する走査線よりも１行前の走査線に前記選択電圧が印加されたときに
ラッチし、
前記選択回路は、
予め定められた表示領域に係る走査線に対応する共通電極に応じて設けられる第１単位
選択回路と、
予め定められた非表示領域に係る走査線に対応する共通電極に応じて設けられる第２単
位選択回路と、
を有し、
前記第１単位選択回路は、
前記ラッチ回路によりラッチされた極性信号に応じて前記第１または第２電圧のいずれ
かを、当該共通電極に印加し、
前記第２単位選択回路は、
前記全画面表示モードの場合に、前記ラッチ回路によりラッチされた極性信号に応じて
前記第１または第２電圧のいずれかを、当該共通電極に印加し、前記部分表示モードの場
合に、前記第１電圧、前記第２電圧、または、前記所定の電圧のいずれかを、当該共通電
極に印加する
ことを特徴とする請求項１に記載の液晶装置の駆動回路。
【請求項６】
第１基板と、当該第１基板に対向配置された第２基板と、前記第１基板と前記第２基板
との間に挟持された液晶と、を備え、
前記第１基板は、
複数の走査線と、複数のデータ線と、前記複数の走査線に対して所定数毎に設けられた
複数の共通電極と、
前記走査線と前記データ線との交差に対応して設けられ、各々は、
一端が前記データ線に接続されるとともに、前記走査線に選択電圧が印加されたときに
導通状態となる画素スイッチング素子と、
一端が前記共通電極に接続され、他端が前記画素スイッチング素子の他端に接続された
画素容量と、
を含み、当該画素容量の保持電圧に応じた階調となる画素と、
を有し、
すべての画素を用いて有効な表示を行う全画面表示モードと、
表示領域に係る走査線に対応する画素のみを用いて有効な表示を行い、非表示領域に係
る走査線に対応する画素の表示を無効化させる部分表示モードと、のいずれを選択可能で
あり、
前記全画面表示モードおよび前記部分表示モードにおいて、前記複数の走査線に前記選
択電圧を所定の順番で供給する液晶装置の駆動方法であって、
全画面表示モードにおいて、
一の走査線に前記選択電圧が印加される前に、当該一の走査線に対応する共通電極に印
加する電圧を、第１電圧または当該第１電圧よりも高位の第２電圧のいずれか一方から他
方へと切り替え、
一の走査線に前記選択電圧が印加された場合に、
当該選択電圧が印加された走査線に対応する共通電極が前記第１電圧に切り替えられた
とき、当該選択電圧が印加された走査線に対応する画素に対し、当該画素の階調に応じた
電圧であって、前記第１電圧よりも高位とした正極性の画像信号を前記データ線に供給し
、
当該選択電圧が印加された走査線に対応する共通電極が前記第２電圧に切り替えられた
とき、当該画素に対し、当該画素の階調に応じた電圧であって、前記第２電圧よりも低位
とした負極性の画像信号を前記データ線に供給し、
部分表示モードにおいて、前記表示領域については、
当該表示領域に係る一の走査線に前記選択電圧が印加される前に、当該一の走査線に対
応する共通電極に印加する電圧を、前記第１電圧または前記第２電圧の一方から他方へと
切り替え、
一の走査線に前記選択電圧が印加された場合に、
当該選択電圧が印加された走査線に対応する共通電極が前記第１電圧に切り替えられた
とき、当該選択電圧が印加された走査線に対応する画素に対し、当該画素の階調に応じた
電圧であって、前記第１電圧よりも高位とした正極性の画像信号を前記データ線に供給し
、
当該選択電圧が印加された走査線に対応する共通電極が前記第２電圧に切り替えられた
とき、当該画素に対し、当該画素の階調に応じた電圧であって、前記第２電圧よりも低位
とした負極性の画像信号を前記データ線に供給し、
部分表示モードにおいて、前記非表示領域については、
当該非表示領域に係る一の走査線に対応する共通電極に印加する電圧を、前記第１電圧
、前記第２電圧、または、所定の電圧のいずれかに保持し、
当該一の走査線に選択電圧が印加された場合に、当該一の走査線に対応する共通電極に
印加した電圧を前記データ線に供給する
ことを特徴とする液晶装置の駆動方法。
【請求項７】
第１基板と、当該第１基板に対向配置された第２基板と、前記第１基板と前記第２基板
との間に挟持された液晶と、を備え、
前記第１基板は、
複数の走査線と、複数のデータ線と、前記複数の走査線に対して所定数毎に設けられた
複数の共通電極と、
前記走査線と前記データ線との交差に対応して設けられ、各々は、
一端が前記データ線に接続されるとともに、前記走査線に選択電圧が印加されたときに
導通状態となる画素スイッチング素子と、
一端が前記共通電極に接続され、他端が前記画素スイッチング素子の他端に接続された
画素容量と、
を含み、当該画素容量の保持電圧に応じた階調となる画素と、
を有し、
すべての画素を用いて有効な表示を行う全画面表示モードと、
表示領域に係る走査線に対応する画素のみを用いて有効な表示を行い、非表示領域に係
る走査線に対応する画素の表示を無効化させる部分表示モードと、のいずれを選択可能な
液晶装置であって、
前記全画面表示モードの場合および前記部分表示モードの場合、前記複数の走査線に前
記選択電圧を所定の順番で供給する走査線駆動回路と、
前記複数の共通電極に、第１電圧、当該第１電圧よりも高位の第２電圧、または、所定
の電圧のうちいずれかを供給する第１制御回路であって、前記全画面表示モードの場合に
おいて一の走査線に前記選択電圧が印加される前に、および、前記部分表示モードにおい
て表示領域に係る一の走査線に前記選択電圧が印加される前に、当該一の走査線に対応す
る共通電極に印加する電圧を、前記第１電圧または前記第２電圧のいずれか一方から他方
へと切り替え、
前記部分表示モードにおいて非表示領域に係る走査線に対応する共通電極に印加する電
圧を、前記第１電圧、前記第２電圧、または、前記所定の電圧のいずれかに保持する第１
の制御回路と、
前記全画面表示モードの場合において前記複数の走査線のいずれかに選択電圧が印加さ
れた場合、および、前記部分表示モードにおいて前記表示領域に係る走査線のいずれかに
選択電圧が印加された場合に、
当該選択電圧が印加された走査線に対応する共通電極が前記第１電圧に切り替えられて
いたとき、当該選択電圧が印加された走査線に対応する画素に対し、当該画素の階調に応
じた電圧であって、前記第１電圧よりも高位とした正極性の画像信号を前記データ線に供
給し、
当該選択電圧が印加された走査線に対応する共通電極が前記第２電圧に切り替えられて
いたとき、当該画素に対し、当該画素の階調に応じた電圧であって、前記第２電圧よりも
低位とした負極性の画像信号を前記データ線に供給するデータ線駆動回路と、
前記部分表示モードにおいて非表示領域に係る走査線のいずれかに選択電圧が印加され
た場合に、当該選択電圧が印加された走査線に対応する共通電極に印加した電圧を前記デ
ータ線に供給する第２制御回路と、
を具備することを特徴とする液晶装置。
【請求項８】
前記複数の共通電極は、前記複数の走査線の１行ずつに対応するとともに、前記走査線
の延在方向に沿って前記画素電極の１行分にわたって対向するように設けられ、
当該共通電極の各々にそれぞれ補助共通線が、前記走査線および前記共通電極の延在方
向に沿って設けられるとともに、１組の共通電極および補助共通線は、所定の間隔毎に設
けられたコンタクト配線を介して互い接続された
ことを特徴とする請求項７に記載の液晶装置。
【請求項９】
請求項７または８に記載の液晶装置を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一方の基板に画素電極および共通電極を設けた液晶装置において、表示品位
の向上を図る技術に関する。
【背景技術】
【０００２】
従来から液晶を利用して画像を表示する液晶装置が知られている。この液晶装置は、例
えば、液晶パネルと、この液晶パネルに対向配置されたバックライトとを備える。このう
ち、液晶パネルは、一対の基板と、これら一対の基板の間で液晶を挟持した構成であり、
複数の走査線と、複数のデータ線との交差に対応して画素が設けられた構成となっている
。なお、複数の走査線のそれぞれに対応するように容量線が設けられる。
各走査線と各データ線との交差部分には、画素が設けられている。各画素は、画素電極
および共通電極からなる画素容量と、薄膜トランジスタ（Thin Film Transistor、以降単
にＴＦＴと表記する）と、一方の電極が容量線に接続され他方の電極が画素電極に接続さ
れた蓄積容量とを備える。この画素は、マトリクス状に複数配列されて表示領域を形成す
る。ＴＦＴのゲートには、走査線が接続され、ＴＦＴのソースには、データ線が接続され
、ＴＦＴのドレインには、画素電極および蓄積容量の他方の電極が接続されている。
【０００３】
また、上述した液晶パネルには、複数の走査線をそれぞれ駆動する走査線駆動回路と、
複数のデータ線をそれぞれ駆動するデータ線駆動回路と、複数の容量線をそれぞれ駆動す
る容量線駆動回路とが設けられている。このうち、走査線駆動回路は、走査線を選択する
選択電圧を複数の走査線に順次供給する。例えば、ある走査線に選択電圧を供給すると、
この走査線に接続されたＴＦＴが全てオン状態となり、この走査線に係る画素が全て選択
される。また、データ線駆動回路は、走査線が選択された際に、画像信号を複数のデータ
線に供給し、オン状態のＴＦＴを介して、この画像信号に基づく画像電圧を画素電極に書
き込む。
ここで、データ線駆動回路は、共通電極の電圧よりも電位の高い電圧（背景技術の欄に
おいて正極性と呼ぶ）の画像信号をデータ線に供給して、この正極性の画像信号に基づく
画像電圧を画素電極に書き込む正極性書込と、共通電極の電圧よりも電位の低い電圧（背
景技術の欄において負極性と呼ぶ）の画像信号をデータ線に供給して、この負極性の画像
信号に基づく画像電圧を画素電極に書き込む負極性書込と、を所定期間ごとに交互に行う
。
なお、容量線駆動回路は、所定の電圧を各容量線に供給する。
【０００４】
この液晶装置は、次のように動作する。
すなわち、走査線に選択電圧を順次供給することで、ある走査線に接続されたＴＦＴを
全てオン状態にして、この走査線に係る画素を全て選択する。そして、これら画素の選択
に同期して、データ線に画像信号を供給する。すると、選択した全ての画素に、オン状態
のＴＦＴを介して画像信号が供給され、この画像信号に基づく画像電圧が画素電極に書き
込まれる。
画素電極に画像電圧が書き込まれると、画素電極と共通電極との電位差により、液晶に
駆動電圧が印加される。液晶に駆動電圧が印加されると、液晶の配向や秩序が変化し、液
晶を透過するバックライトからの光が変化して、階調表示が行われる。なお、液晶に印加
される駆動電圧は、蓄積容量により、画像電圧が書き込まれる期間よりも３桁も長い期間
にわたって保持される。
【０００５】
ところで、このような液晶装置は、例えば携帯機器に用いられるが、携帯機器では、近
年、消費電力の低減が要請されている。そこで、画像電圧を画素電極に書き込んだ後に、
ＴＦＴをオフ状態にするとともに容量線の電圧を変動させることで、消費電力を低減でき
る液晶装置が提案されている（例えば、特許文献１参照）。
【０００６】
この技術のように、容量線の電圧を変動させる、従来例に係る液晶装置の動作について
、図３２および図３３を参照して説明する。従来例に係る液晶装置において、画素に対し
て電圧書込を行う場合に、図３２は、正極性書込時の各部電圧の波形を示す図であり、図
３３は、負極性書込時の各部電圧の波形を示す図である。
ここで、従来例に係る液晶装置は、例えば３２０行の走査線および容量線と、２４０列
のデータ線とを有するものとすると、図３２および図３３において、ＧＡＴＥ（ｖ）は、
３２０行の走査線のうち、ｖ行目（ｖは、１≦ｖ≦３２０を満たす整数）の走査線の電圧
を示し、ＶＳＴ（ｖ）は、３２０行の容量線のうち、ｖ行目の容量線の電圧を示す。また
、ＳＯＵＲＣＥ（ｗ）は、２４０列のデータ線のうち、ｗ列目（ｗは、１≦ｗ≦２４０を
満たす整数）のデータ線の電圧を示す。また、ＰＩＸ（ｖ、ｗ）は、ｖ行目の走査線と、
ｗ列目のデータ線との交差に対応して設けられたｖ行ｗ列の画素が備える画素電極の電圧
を示し、ＶＣＯＭは、各画素に対して共通に設けられた共通電極の電圧を示す。
【０００７】
まず、図３２の正極性書込時の時刻ｔ１０１において、走査線駆動回路が、ｖ行目の走
査線に選択電圧を供給すると、ｖ行目の走査線の電圧ＧＡＴＥ（ｖ）は、上昇して、時刻
ｔ１０２では電圧ＶＧＨとなる。これにより、ｖ行目の走査線に接続されたＴＦＴが全て
オン状態となる。
時刻ｔ１０３において、データ線駆動回路が、ｗ列目のデータ線に正極性の画像信号を
供給すると、ｗ列目のデータ線の電圧ＳＯＵＲＣＥ（ｗ）は、上昇して、時刻ｔ１０４で
は電圧ＶＰ８となる。
ｗ列目のデータ線の電圧ＳＯＵＲＣＥ（ｗ）は、正極性の画像信号に基づく画像電圧と
して、ｖ行目の走査線に接続されたオン状態のＴＦＴを介し、ｖ行ｗ列の画素が備える画
素電極に書き込まれる。このため、ｖ行ｗ列の画素が備える画素電極の電圧ＰＩＸ（ｖ、
ｗ）は、上昇して、時刻ｔ１０４ではｗ列目のデータ線の電圧ＳＯＵＲＣＥ（ｗ）と同電
位である電圧ＶＰ８となる。
【０００８】
時刻ｔ１０５において、走査線駆動回路が、ｖ行目の走査線に選択電圧を供給するのを
停止し、代わりに非選択電圧を印加すると、ｖ行目の走査線の電圧ＧＡＴＥ（ｖ）は、低
下して、時刻ｔ１０６において電圧ＶＧＬとなる。これにより、ｖ行目の走査線に接続さ
れたＴＦＴが全てオフ状態となる。
時刻ｔ１０６において、容量線駆動回路が、ｖ行目の容量線に所定の電圧を供給すると
、ｖ行目の容量線の電圧ＶＳＴ（ｖ）は、上昇して、時刻ｔ１０７では電圧ＶＳＴＨとな
る。ｖ行目の容量線の電圧ＶＳＴ（ｖ）が上昇すると、ｖ行目の容量線に係る全ての画素
では、この上昇した電圧に相当する電荷が蓄積容量と画素容量との間で分配される。この
ため、ｖ行ｗ列の画素が備える画素電極の電圧ＰＩＸ（ｖ、ｗ）は、再度上昇して、時刻
ｔ１において電圧ＶＰ９となる。
このように従来例に係る液晶装置では、正極性書込において、正極性の画像信号に基づ
く画像電圧を画素電極に書き込んだ後に、容量線の電圧を上昇させるので、画素電極の電
圧は、画像電圧により上昇した電圧と、容量線の電圧変化により再上昇した電圧とを合わ
せた分だけ上昇する。
【０００９】
次に、図３３を用いて、負極性書込時の動作について説明する。
時刻ｔ１１１において、走査線駆動回路が、ｖ行目の走査線に選択電圧を供給する、ｖ
行目の走査線の電圧ＧＡＴＥ（ｖ）は、上昇して、時刻ｔ１１２では電圧ＶＧＨとなる。
これにより、ｖ行目の走査線に接続されたＴＦＴが全てオン状態となる。
時刻ｔ１１３において、データ線駆動回路が、ｗ列目のデータ線に負極性の画像信号を
供給すると、ｗ列目のデータ線の電圧ＳＯＵＲＣＥ（ｗ）は、低下して、時刻ｔ１１４で
は電圧ＶＰ１１となる。
ｗ列目のデータ線の電圧ＳＯＵＲＣＥ（ｗ）は、負極性の画像信号に基づく画像電圧と
して、ｖ行目の走査線に接続されたオン状態のＴＦＴを介し、ｖ行ｗ列の画素が備える画
素電極に書き込まれる。このため、画素電極の電圧ＰＩＸ（ｖ、ｗ）は、低下して、時刻
ｔ１１４ではｗ列目のデータ線の電圧ＳＯＵＲＣＥ（ｗ）と同電位である電圧ＶＰ１１と
なる。
【００１０】
時刻ｔ１１５において、走査線駆動回路が、ｖ行目の走査線に選択電圧を供給するのを
停止して、非選択電圧を印加すると、ｖ行目の走査線の電圧ＧＡＴＥ（ｖ）は、低下して
、時刻ｔ１１６において電圧ＶＧＬとなる。これにより、ｖ行目の走査線に接続されたＴ
ＦＴが全てオフ状態となる。
時刻ｔ１１６において、容量線駆動回路が、ｖ行目の容量線に所定の電圧を供給すると
、ｖ行目の容量線の電圧ＶＳＴ（ｖ）は、低下して、時刻ｔ１１７では電圧ＶＳＴＬとな
る。
ｖ行目の容量線の電圧ＶＳＴ（ｖ）が低下すると、ｖ行目の容量線に係る全ての画素で
は、この低下した電圧に相当する電荷が蓄積容量と画素容量との間で分配される。このた
め、ｖ行ｗ列の画素が備える画素電極の電圧ＰＩＸ（ｖ、ｗ）は、再度低下して、時刻ｔ
１１７では電圧ＶＰ１０となる。
このように従来例に係る液晶装置では、負極性書込において、負極性の画像信号に基づ
く画像電圧を画素電極に書き込んだ後に、容量線の電圧を低下させるので、画素電極の電
圧は、画像電圧により低下した電圧と、容量線の電圧変化により再低下した電圧とを合わ
せた分だけ低下する。
【００１１】
従来例に係る液晶装置では、画像電圧を画素電極に書き込んだ後に、容量線の電圧を変
動させることで、画像電圧の振幅を小さくても、共通電極の電圧と画素電極の電圧との電
位差を大きくできる。よって、液晶に印加する駆動電圧の振幅を確保して表示品位の低下
を抑制しつつ、画像電圧の振幅を小さくして消費電力を低減できる。
【特許文献１】特開２００２− １９６３５８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上述した従来例に係る液晶装置では、容量線の電圧を変動させて、蓄積容量と画素容量
との間で電荷を移動させることで、画素電極の電圧を変動させる。このため、蓄積容量に
特性ばらつきが発生すると、蓄積容量と画素容量との間で移動する電荷の量に影響が出る
。よって、各画素電極に同一の画像電圧を書き込んでも、各画素電極の電圧が互いに異な
って、各画素の明るさが均一ではなくなり、表示品位が低下する場合があった。
また、上述した従来例に係る液晶装置では、容量線の電圧を、画素電極や共通電極とは
異なる電圧に変動させるので、容量線に接続された蓄積容量の一方の電極を、画素電極や
共通電極とは別個に形成する必要があった。このため、液晶を挟持する一対の基板のうち
、一方の基板に画素容量を構成する画素電極および共通電極が一体に形成されるＩＰＳ（
In-Plane  Switching）やＦＦＳ（Fringe-Field  Switching）といった液晶装置には、上
述した背景技術を適用するのは困難であった。
本発明は、上述した事情に鑑みてなされたものであり、その目的の１つは、液晶を挟持
する一対の基板のうち、一方の基板に、画素電極および共通電極を備える液晶装置におい
て、表示品位の低下を抑制しつつ消費電力を低減できる駆動回路、液晶装置、電子機器お
よび液晶装置の駆動方法を提供することにある。
【課題を解決するための手段】
【００１３】
上記目的を達成するために本発明に係る液晶装置の駆動回路は、第１基板と、当該第１
基板に対向配置された第２基板と、前記第１基板と前記第２基板との間に挟持された液晶
と、を備え、前記第１基板は、複数の走査線と、複数のデータ線と、前記複数の走査線に
対して所定数毎に設けられた複数の共通電極と、前記走査線と前記データ線との交差に対
応して設けられ、各々は、一端が前記データ線に接続されるとともに、前記走査線に選択
電圧が印加されたときに導通状態となる画素スイッチング素子と、一端が前記共通電極に
接続され、他端が前記画素スイッチング素子の他端に接続された画素容量と、を含み、当
該画素容量の保持電圧に応じた階調となる画素と、を有し、すべての画素を用いて有効な
表示を行う全画面表示モードと、表示領域に係る走査線に対応する画素のみを用いて有効
な表示を行い、非表示領域に係る走査線に対応する画素の表示を無効化させる部分表示モ
ードと、のいずれを選択可能な液晶装置の駆動回路であって、前記全画面表示モードの場
合および前記部分表示モードの場合、前記複数の走査線に前記選択電圧を所定の順番で供
給する走査線駆動回路と、前記複数の共通電極に、第１電圧、当該第１電圧よりも高位の
第２電圧、または、所定の電圧のうちいずれかを供給する第１制御回路であって、前記全
画面表示モードの場合において一の走査線に前記選択電圧が印加される前に、および、前
記部分表示モードにおいて表示領域に係る一の走査線に前記選択電圧が印加される前に、
当該一の走査線に対応する共通電極に印加する電圧を、前記第１電圧または前記第２電圧
のいずれか一方から他方へと切り替え、前記部分表示モードにおいて非表示領域に係る走
査線に対応する共通電極に印加する電圧を、前記第１電圧、前記第２電圧、または、前記
所定の電圧のいずれかに保持する第１の制御回路と、前記全画面表示モードの場合におい
て前記複数の走査線のいずれかに選択電圧が印加された場合、および、前記部分表示モー
ドにおいて前記表示領域に係る走査線のいずれかに選択電圧が印加された場合に、当該選
択電圧が印加された走査線に対応する共通電極が前記第１電圧に切り替えられていたとき
、当該選択電圧が印加された走査線に対応する画素に対し、当該画素の階調に応じた電圧
であって、前記第１電圧よりも高位とした正極性の画像信号を前記データ線に供給し、当
該選択電圧が印加された走査線に対応する共通電極が前記第２電圧に切り替えられていた
とき、当該画素に対し、当該画素の階調に応じた電圧であって、前記第２電圧よりも低位
とした負極性の画像信号を前記データ線に供給するデータ線駆動回路と、前記部分表示モ
ードにおいて非表示領域に係る走査線のいずれかに選択電圧が印加された場合に、当該選
択電圧が印加された走査線に対応する共通電極に印加した電圧を前記データ線に供給する
第２制御回路と、を具備することを特徴とする。
この駆動回路によれば、全画面表示モードにおける表示領域と、部分表示モードにおけ
る表示領域とでは、第１電圧を共通電極に供給した後に正極性書込を実行し、第２電圧を
共通電極に供給した後に、負極性書込を実行するので、画素容量において書込後に電荷が
移動しにくい。このため、蓄積容量の特性が不均一であっても、画素電極の電圧にばらつ
きが生じにくいので、各画素での表示が揃うことになり、表示品位の低下を抑制できる。
さらに、この駆動回路によれば、別個の容量線が不要となるので、容量線の電圧を、画素
容量が有する画素電極や共通電極とは異なる電圧に変動させる必要性がなくなる。第１基
板に画素電極および共通電極の双方が形成されるので、ＩＰＳやＦＦＳといった液晶装置
に容易に適用可能となる。くわえて、上記駆動回路によれば、部分表示モードにおける非
表示領域では、画素電極に印加される電圧と同じ電圧が共通電極に印加されるので、画素
電極に保持される電圧はゼロとなる。このため、非表示領域の画素において消費される電
力を抑えることができる。
【００１４】
本発明に係る駆動回路において、前記データ線駆動回路は、前記走査線が前記所定数選
択される毎に、前記正極性の画像信号と前記負極性の画像信号とを交互に切り替える構成
としても良い。このように交互に切り替えると、正極性書込がなされた画素と負極性書込
がなされた画素同士でフリッカを相殺させることができるので、表示品位の低下をさらに
抑制できる。特に、共通電極は、走査線の各々に対応して設けられる構成が望ましい。
【００１５】
また、本発明に係る駆動回路において、前記第１制御回路は、ラッチ回路および選択回
路を有し、前記ラッチ回路は、前記複数の共通電極毎にそれぞれ設けられた単位ラッチ回
路を有し、前記単位ラッチ回路の各々は、前記データ線駆動回路に対して画像信号の正極
性および負極性を指示する極性信号を、当該共通電極に対応する走査線に対して互いに隣
接する２行の走査線のいずれか一方に前記選択電圧が印加されたときにラッチし、前記選
択回路は、前記複数の共通電極毎にそれぞれ設けられた単位選択回路を含み、前記全画面
表示モードにあってすべての単位選択回路、および、前記部分表示モードにあって前記表
示領域に係る走査線に対応する共通電極に応じた単位選択回路は、前記ラッチ回路により
ラッチされた極性信号に応じて前記第１または第２電圧のいずれかを、当該共通電極に印
加し、前記部分表示モードにあって前記非表示領域に係る走査線に対応する共通電極に応
じた単位選択回路は、前記第１電圧、前記第２電圧、または、前記所定の電圧のいずれか
を、当該共通電極に印加する構成としても良い。この構成によれば、第１制御回路は、隣
接する走査線のうち、いずれかに選択電圧が印加されたときに、共通電極の電圧を切り替
えるので、走査線に選択電圧が印加される方向を限られない。
【００１６】
一方、本発明に係る駆動回路において、前記第１制御回路は、ラッチ回路および選択回
路を有し、前記ラッチ回路は、前記複数の共通電極毎にそれぞれ設けられた単位ラッチ回
路を有し、前記単位ラッチ回路の各々は、前記データ線駆動回路に対して画像信号の正極
性および負極性を指示する極性信号を、当該共通電極に対応する走査線よりも１行前の走
査線に前記選択電圧が印加されたときにラッチし、前記選択回路は、前記複数の共通電極
毎にそれぞれ設けられた単位選択回路を含み、前記全画面表示モードにあってすべての単
位選択回路、および、前記部分表示モードにあって前記表示領域に係る走査線に対応する
共通電極に応じた単位選択回路は、前記ラッチ回路によりラッチされた極性信号に応じて
前記第１または第２電圧のいずれかを、当該共通電極に印加し、前記部分表示モードにあ
って前記非表示領域に係る走査線に対応する共通電極に応じた単位選択回路は、前記第１
電圧、前記第２電圧、または、前記所定の電圧のいずれかを、当該共通電極に印加する構
成としても良い。この構成によれば、第１制御回路は、選択電圧が印加される走査線を、
前の１行だけに着目すれば良いので、隣接する２行の走査線のいずれかに選択電圧が印加
されたか否かを検出する構成と比較して、構成の簡易化を図ることが可能となる。
【００１７】
また、本発明に係る駆動回路において、前記第１制御回路は、ラッチ回路および選択回
路を有し、前記ラッチ回路は、前記複数の共通電極毎にそれぞれ設けられた単位ラッチ回
路を有し、前記単位ラッチ回路の各々は、前記データ線駆動回路に対して画像信号の正極
性および負極性を指示する極性信号を、当該共通電極に対応する走査線よりも１行前の走
査線に前記選択電圧が印加されたときにラッチし、前記選択回路は、予め定められた表示
領域に係る走査線に対応する共通電極に応じて設けられる第１単位選択回路と、予め定め
られた非表示領域に係る走査線に対応する共通電極に応じて設けられる第２単位選択回路
と、を有し、前記第１単位選択回路は、前記ラッチ回路によりラッチされた極性信号に応
じて前記第１または第２電圧のいずれかを、当該共通電極に印加し、前記第２単位選択回
路は、前記全画面表示モードの場合に、前記ラッチ回路によりラッチされた極性信号に応
じて前記第１または第２電圧のいずれかを、当該共通電極に印加し、前記部分表示モード
の場合に、前記第１電圧、前記第２電圧、または、前記所定の電圧のいずれかを、当該共
通電極に印加する構成としても良い。この構成において、第１単位選択回路は、全画面表
示モードと部分表示モードとに関係なく、ラッチ回路によりラッチされた極性信号に応じ
て第１または第２電圧のいずれかを、共通電極に印加するので、第２単位選択回路として
簡略化される。
【００１８】
本発明は、液晶装置の駆動回路のみならず、液晶装置の駆動方法としても、また、液晶
装置としても概念することが可能である。ここで、液晶装置として概念する場合、前記複
数の共通電極は、前記複数の走査線の１行ずつに対応するとともに、前記走査線の延在方
向に沿って前記画素電極の１行分にわたって対向するように設けられ、当該共通電極の各
々にそれぞれ補助共通線が、前記走査線および前記共通電極の延在方向に沿って設けられ
るとともに、１組の共通電極および補助共通線は、所定の間隔毎に設けられたコンタクト
配線を介して互い接続された構成が好ましい。このような構成では、共通電極は、補助共
通線との並列化によって時定数が低下するので、波形鈍りなどに起因する表示品位の低下
が防止される。さらに、本発明は、当該液晶装置を有する電子機器としても概念すること
が可能である。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態について図面を参照して説明する。なお、以下の説明において
同一構成要件については同一符号を付し、その説明を省略もしくは簡略化する場合がある
。
【００２０】
＜第１実施形態＞
まず、本発明の第１実施形態に係る液晶装置について説明する。図１は、第１実施形態
に係る液晶装置１の構成を示すブロック図である。
この図に示されるように、液晶装置１は、液晶パネルＡＡと、当該液晶パネルＡＡに対
向配置されて光を出射するバックライト９０と、を含む。この液晶装置１は、バックライ
ト９０からの光を利用して、透過型の表示を行うものである。
【００２１】
液晶パネルＡＡは、表示画面Ａ、走査線駆動回路１０、データ線駆動回路２０、制御回
路３０およびパーシャル回路４０を有する。このうち、表示画面Ａでは、複数の画素５０
がマトリクス状に配列されて画像を表示する。走査線駆動回路１０およびデータ線駆動回
路２０は、表示画面Ａの周辺に設けられて表示パネルＡＡを駆動する駆動回路として機能
し、制御回路３０は、第１制御回路として機能し、パーシャル回路４０は、第２制御回路
として機能する。
この液晶パネルＡＡは、表示画面Ａの全領域を表示領域とする全画面表示モードと、表
示画面Ａの全領域のうち、一部の領域を表示領域とし、他の領域を非表示領域とする部分
表示モードとを選択可能とするものである。
【００２２】
図２は、部分表示モードにおける表示画面Ａを示す図である。
部分表示モードにおいて、表示画面Ａは、走査線の延在方向（行）に沿った表示領域８
１と非表示領域８２とに分割される。表示領域８１には、電池残量や時刻表示といった画
像が表示され、非表示領域８２には、オフ表示画像が表示される。なお、本実施形態に係
る液晶装置は、ノーマリーブラックモードで動作するため、非表示領域８２には、オフ表
示画像として黒画像が表示されて、表示が無効化される。
この第１実施形態では、表示領域８１および非表示領域８２は固定ではなく、可変であ
るが、説明の便宜上、表示領域８１は、１行目から２５行目までの画素５０からなり、非
表示領域８２は、２６行目から３２０行目までの画素５０からなるものとする。
【００２３】
図１に戻ると、バックライト９０は、光を表示パネルＡＡの背面側から光を出射するも
のである。このバックライト９０は、例えば、冷陰極蛍光管（Cold Cathode Fluorescent
Lamp）や、発光ダイオード（Light Emitting Diode）、エレクトロルミネッセンス（Ele
ctro Luminescence）で構成される。
【００２４】
次に、液晶パネルＡＡの構成について詳述する。
液晶パネルＡＡには、所定間隔おきに交互に設けられた３２０行の走査線Ｙ１〜Ｙ３２
０および３２０行の共通線Ｚ１〜Ｚ３２０と、これら走査線Ｙ１〜Ｙ３２０および共通線
Ｚ１〜Ｚ３２０に交差し、かつ、所定間隔おきに設けられた２４０列のデータ線Ｘ１〜Ｘ
２４０と、が設けられている。ここで、１行につき、走査線と共通線とは対をなす。
なお、走査線Ｙ１〜Ｙ３２０のうち、特に行を指定しないで一般的に表すときに走査線
Ｙと表記する場合がある。同様に、共通線Ｚ１〜Ｚ３２０のうち、特に行を指定しないで
表すときに共通線Ｚと表記し、データ線Ｘ１〜Ｘ２４０のうち、特に列を指定しないで表
すときてにデータ線Ｘと表記する場合がある。
【００２５】
画素５０は、走査線Ｙ１〜Ｙ３２０およびデータ線Ｘ１〜Ｘ２４０の各交差部分にはそ
れぞれ設けられ、各画素５０は、ＴＦＴ５１と、画素電極５５および共通電極５６を有す
る画素容量５４と、一方の電極が共通線Ｚに接続され他方の電極が画素電極５５に接続さ
れた蓄積容量５３と、を備える。ここで、共通電極５６は、１行毎に電気的に分割されて
おり、それぞれ共通線である。
ＴＦＴ５１のゲートには、走査線Ｙが接続され、ＴＦＴ５１のソースには、データ線Ｘ
が接続され、ＴＦＴ５１のドレインには、画素電極５５および蓄積容量５３の他方の電極
が接続されている。したがって、このＴＦＴ５１は、走査線Ｙに選択電圧が印加されると
オン状態となり、データ線Ｘと画素電極５５および蓄積容量５３の他方の電極との間を導
通状態とさせる。
【００２６】
図３は、画素５０の拡大平面図であり、図４は、図３に示す画素５０のＡ−Ａ断面図で
ある。なお、図３では、２行目の走査線Ｙ２および３行目の走査線Ｙ３と、１列目のデー
タ線Ｘ１および２列目のデータ線Ｘ２との各交差に対応する４画素分の構成が示される。
液晶パネルＡＡは、第１基板としての素子基板６０と、この素子基板６０に対向配置さ
れた第２基板としての対向基板７０と、素子基板６０と対向基板７０との間に挟持された
液晶と、を備える。
素子基板６０には、走査線Ｙ１〜Ｙ３２０、共通線Ｚ１〜Ｚ３２０およびデータ線Ｘ１
〜Ｘ２４０が形成されており、各画素５０は、互いに隣り合う２行の走査線Ｙと、互いに
隣り合う２列のデータ線Ｘと、で囲まれた領域となっている。つまり、各画素５０は、走
査線Ｙとデータ線Ｘとで区画されている。
本実施形態では、ＴＦＴ５１は、逆スタガ型のアモルファスシリコンＴＦＴであり、走
査線Ｙとデータ線Ｘとの交差部の近傍には、このＴＦＴ５１が形成される領域５０Ｃ（図
３において破線で囲まれた部分）が設けられている。
【００２７】
素子基板６０の詳細について説明する。
素子基板６０は、ガラス基板６８を有し、このガラス基板６８の上には、ガラス基板６
８の表面荒れや汚れによるＴＦＴ５１の特性の変化を防止するために、素子基板６０の全
面にわたって下地絶縁膜（図示省略）が形成されている。
下地絶縁膜の上には、導電材料からなる走査線Ｙが形成されている。
走査線Ｙは、隣接する画素５０の境界に沿って設けられ、データ線Ｘとの交差部の近傍
において、ＴＦＴ５１のゲート電極５１１を構成する。
【００２８】
走査線Ｙ（ゲート電極５１１）および下地絶縁膜の上には、素子基板６０の全面にわた
って、ゲート絶縁膜６２が形成されている。
ゲート絶縁膜６２の上のＴＦＴ５１が形成される領域５０Ｃには、ゲート電極５１１に
対向して、アモルファスシリコンからなる半導体層（図示省略）、Ｎ＋アモルファスシリ
コンからなるオーミックコンタクト層（図示省略）が積層されている。このオーミックコ
ンタクト層には、ソース電極５１２およびドレイン電極５１３が積層され、これにより、
アモルファスシリコンＴＦＴが形成されている。
【００２９】
ソース電極５１２は、データ線Ｘと同一の導電材料で形成されている。すなわち、デー
タ線Ｘからソース電極５１２が延出される構成となっており、両者は一体であるので、電
気的に区別する必要はない。データ線Ｘは、走査線Ｙに対して交差するように形成されて
いる。
上述したように、走査線Ｙの上には、ゲート絶縁膜６２が形成され、このゲート絶縁膜
６２の上には、データ線Ｘが形成されている。このため、データ線Ｘは、走査線Ｙとはゲ
ート絶縁膜６２により絶縁されている。
データ線Ｘ（ソース電極５１２）、ドレイン電極５１３およびゲート絶縁膜６２の上に
は、素子基板６０の全面にわたって、第１絶縁膜６３が形成されている。
【００３０】
第１絶縁膜６３の上には、ＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium Zinc Oxide
）といった透明導電材料からなる共通線Ｚが形成されている。共通線Ｚは、走査線Ｙに沿
って形成され、この共通線Ｚは、共通電極５６から延出したものであり、両者は一体であ
るので、電気的に区別する必要はない。
【００３１】
共通線Ｚ（共通電極５６）および第１絶縁膜６３の上には、素子基板６０の全面にわた
って第２絶縁膜６４が形成されている。
第２絶縁膜６４の上には、共通電極５６に対向する領域に、ＩＴＯやＩＺＯといった透
明導電材料からなる画素電極５５が形成されている。画素電極５５は、上述した第１絶縁
膜６３および第２絶縁膜６４に形成されたコンタクトホール（図示省略）を介して、ドレ
イン電極５１３に電気的に接続されている。
この画素電極５５には、自身と共通電極５６との間で、フリンジフィールド（電界Ｅ）
を発生させるための複数のスリット５５Ａが所定間隔おきに設けられている。すなわち、
液晶装置１は、ＦＦＳ方式の液晶装置である。
画素電極５５および第２絶縁膜６４の上には、素子基板６０の全面にわたって、ポリイ
ミド膜等の有機膜からなる配向膜（図示省略）が形成されている。
【００３２】
続いて、対向基板７０の詳細について説明する。
対向基板７０は、ガラス基板７４を有し、このガラス基板７４の上のうち、画素電極５
５と対向しない領域には、ブラックマトリクスとしての遮光膜７１が形成されている。ま
た、ガラス基板７４の上のうち、遮光膜７１が形成されている領域を除く領域、すなわち
画素電極５５と対向する領域には、カラーフィルタ７２が形成されている。
遮光膜７１およびカラーフィルタ７２の上には、対向基板７０の全面にわたって、配向
膜（図示省略）が形成されている。
【００３３】
説明を再び図１に戻すと、制御回路３０は、第１電圧としての電圧ＶＣＯＭＬ、当該電
圧ＶＣＯＭＬよりも電位の高い第２電圧としての電圧ＶＣＯＭＨ、または、所定の電圧と
しての電圧ＶＣＯＭＬのいずれかを共通線Ｚ１〜Ｚ３２０にそれぞれ個別に供給する。
【００３４】
走査線駆動回路１０は、選択電圧を走査線Ｙ１〜Ｙ３２０に順次供給する。ここで、あ
る走査線Ｙに選択電圧を供給すると、この走査線Ｙに接続されたＴＦＴ５１が全てオン状
態となり、この走査線Ｙに係る画素５０がすべて選択される。
データ線駆動回路２０は、画像信号をデータ線Ｘ１〜Ｘ２４０に供給し、オン状態のＴ
ＦＴ５１を介して、この画像信号に基づく画像電圧を画素電極５５に書き込む。ここで、
データ線駆動回路２０は、電圧ＶＣＯＭＬよりも電位の高い正極性の画像信号をデータ線
Ｘに供給して、この正極性の画像信号に基づく画像電圧を画素電極５５に書き込む正極性
書込と、電圧ＶＣＯＭＨよりも電位の低い負極性の画像信号をデータ線Ｘに供給して、こ
の負極性の画像信号に基づく画像電圧を画素電極５５に書き込む負極性書込と、を１水平
走査期間ごとに交互に行う。
また、パーシャル回路４０は、部分表示モードにおいて非表示領域８２に係る走査線に
選択電圧が印加されたときに、所定の電圧としての電圧ＶＣＯＭＬをデータ線Ｘ１〜Ｘ２
４０に供給する。
【００３５】
この液晶装置１は、全画面表示モードでは、おおよそ次のように動作する。
すなわち、まず、制御回路３０がａ行目（ａは、１≦ａ≦３２０を満たす整数）の共通
線Ｚ（ａ）に電圧ＶＣＯＭＬまたは電圧ＶＣＯＭＨを供給する。
具体的には、制御回路３０は、共通線Ｚ（ａ）に、１フレーム期間ごとに、電圧ＶＣＯ
ＭＬと電圧ＶＣＯＭＨとを交互に供給する。例えば、制御回路３０は、ある１フレーム期
間において、共通線Ｚ（ａ）に電圧ＶＣＯＭＬを供給した場合、次の１フレーム期間にお
いて、共通線Ｚ（ａ）に電圧ＶＣＯＭＨを供給する。一方、制御回路３０は、ある１フレ
ーム期間において、共通線Ｚ（ａ）に電圧ＶＣＯＭＨを供給した場合、次の１フレーム期
間において、共通線Ｚ（ａ）に電圧ＶＣＯＭＬを供給する。
また、制御回路３０は、互いに隣接する共通線Ｚに、互いに異なる電圧を供給する。例
えば、制御回路３０は、ある１フレーム期間において、共通線Ｚ（ａ）に電圧ＶＣＯＭＬ
を供給する場合、同一の１フレーム期間において、（ａ−１）行目の共通線Ｚ（ａ−１）
と（ａ＋１）行目の共通線Ｚ（ａ＋１）とに電圧ＶＣＯＭＨを供給する。一方、制御回路
３０は、ある１フレーム期間において、共通線Ｚ（ａ）に電圧ＶＣＯＭＨを供給する場合
、同一の１フレーム期間において、共通線Ｚ（ａ−１）と共通線Ｚ（ａ＋１）とに電圧Ｖ
ＣＯＭＬを供給する。
【００３６】
走査線駆動回路１０は、走査線Ｙａに選択電圧を供給することで、走査線Ｙ（ａ）に接
続された全てのＴＦＴ５１をオン状態にして、走査線Ｙ（ａ）に係る全ての画素５０を選
択する。
一方、走査線Ｙ（ａ）に係る画素５０の選択に同期して、データ線駆動回路２０は、デ
ータ線Ｘ１〜Ｘ２４０に、共通線Ｚ（ａ）の電圧に応じて、正極性の画像信号と負極性の
画像信号とを１水平走査期間ごとに交互に供給する。具体的には、共通線Ｚ（ａ）の電圧
が電圧ＶＣＯＭＬであれば、正極性の画像信号をデータ線Ｘ１〜Ｘ２４０に供給し、共通
線Ｚ（ａ）の電圧が電圧ＶＣＯＭＨであれば、負極性の画像信号をデータ線Ｘ１〜Ｘ２４
０に供給する。
走査線Ｙ（ａ）に選択電圧が共通されると、ａ行目であって１〜２４０列の画素５０に
、データ線駆動回路２０からデータ線Ｘ１〜Ｘ２４０およびオン状態のＴＦＴ５１を介し
て画像信号が供給され、この画像信号に基づく画像電圧が画素電極５５に書き込まれる。
これにより、画素電極５５と共通電極５６との間に電位差が生じて、駆動電圧が液晶に印
加される。
液晶に駆動電圧が印加されると、液晶の配向や秩序が変化して、液晶を透過するバック
ライト９０からの光が変化する。この変化した光がカラーフィルタ７２を透過することで
、画像が表示される。
【００３７】
一方、この液晶装置１は、部分表示モードでは、おおよそ次のように動作する。
すなわち、まず、共通線Ｚ（ａ）が表示領域８１に係る共通線Ｚ１〜Ｚ２５のいずれか
であれば、制御回路３０は、全画面表示モードと同様に、当該共通線Ｚ（ａ）に電圧ＶＣ
ＯＭＬまたは電圧ＶＣＯＭＨを供給する。一方、共通線Ｚ（ａ）が非表示領域８２に係る
共通線Ｚ２６〜Ｚ３２０のいずれかであれば、制御回路３０は、共通線Ｚ（ａ）に所定の
電圧としての電圧ＶＣＯＭＬを供給する。
走査線駆動回路１０は、走査線Ｙ（ａ）に選択電圧を供給することで、走査線Ｙ（ａ）
に接続された全てのＴＦＴ５１をオン状態にして、走査線Ｙ（ａ）に係る全ての画素５０
を選択する。
ここで、選択される画素５０が表示領域８１に係る画素５０であれば、上述したように
、データ線駆動回路２０は、これら画素５０の選択に同期し、データ線Ｘ１〜Ｘ２４０に
、共通線Ｚ（ａ）の電圧に応じて、正極性の画像信号と負極性の画像信号とを１水平走査
期間ごとに交互に供給する。
すると、選択された表示領域８１に係る画素５０に、データ線駆動回路２０からデータ
線Ｘ１〜Ｘ２４０およびオン状態のＴＦＴ５１を介して画像信号が供給され、この画像信
号に基づく画像電圧が画素電極５５に書き込まれる。これにより、画素電極５５と共通電
極５６との間に電位差が生じて、駆動電圧が液晶に印加される。
液晶に駆動電圧が印加されると、液晶の配向や秩序が変化して、液晶を透過するバック
ライト９０からの光が変化する。この変化した光がカラーフィルタ７２を透過することで
、表示領域８１では、画像が表示される。
【００３８】
一方、選択された画素５０が非表示領域８２に係る画素５０であれば、これら画素５０
の選択に同期して、パーシャル回路４０からデータ線Ｘ１〜Ｘ２４０に所定の電圧として
の電圧ＶＣＯＭＬが供給される。
すると、選択された非表示領域８２の画素５０に、パーシャル回路４０からデータ線Ｘ
１〜Ｘ２４０およびオン状態のＴＦＴ５１を介して電圧ＶＣＯＭＬが供給され、この電圧
ＶＣＯＭＬが画素電極５５に書き込まれる。
ここで、非表示領域８２に係る共通線Ｚ（ａ）には、電圧ＶＣＯＭＬが供給されている
ので、共通線Ｚ（ａ）に係る共通電極５６の電圧も電圧ＶＣＯＭＬである。このため、画
素電極５５と共通電極５６との間に電位差が生じないので、液晶には駆動電圧が印加され
ない。
液晶に駆動電圧が印加されないと、液晶の配向や秩序が変化しないので、非表示領域８
２では、ノーマリーブラックモードにおいてオフの黒の画像が表示される。
なお、液晶に印加される駆動電圧は、蓄積容量５３により、画像電圧が書き込まれる期
間よりもおおよそ３桁も長い期間にわたって保持される。
【００３９】
液晶装置１は、このように全画面表示モードおよび部分表示モードにおいて動作する。
そこで次に、この動作を行うための各部について順を追って詳述する。
【００４０】
まず、走査線駆動回路１０について説明する。図５は、走査線駆動回路１０の構成を示
すブロック図である。
この図に示されるように、走査線駆動回路１０は、シフトレジスタ１１およびレベルシ
フタ１２を備える。このうち、シフトレジスタ１１は、特に図示しないが、走査線Ｙの本
数に等しい段数、すなわち本実施形態では３２０段の転送回路を縦続接続した構成である
。
ここで、ある行に対応する段の転送回路は、入力信号をクロック信号ＹＣＬＫの１周期
分だけ遅延させて当該行に対応する段のシフト信号として出力するとともに、次行、すな
わち１行下の行に対応する段の転送回路の入力信号とするものである。ただし、最初の第
１段の転送回路への入力信号は、クロック信号ＹＣＬＫの１周期分の期間にわたってＨレ
ベルとなる単発の開始パルスＹＤであり、１フレーム期間の最初に供給される。
１段目から３２０段目までの転送回路によるシフト信号をＹＳ１〜ＹＳ３２０と表記す
ると、シフト信号ＹＳ１、ＹＳ２、ＹＳ３、…、ＹＳ３２０は、開始パルスＹＤをクロッ
ク信号ＹＣＬＫの１周期毎に順次遅延させたものなるので、この順番で排他的にＨレベル
となる。
レベルシフタ１２は、低振幅の論理信号であるシフト信号ＹＳ１〜ＹＳ３２０を、高振
幅の論理信号に変換して、それぞれ走査線Ｙ１〜Ｙ３２０に供給する。
なお、本実施形態において、高振幅の論理信号のＨレベルは、選択電圧であって電圧Ｖ
ＧＨに相当し、高振幅の論理信号のＬレベルは、非選択電圧であって電圧ＶＧＬに相当す
る。したがって、シフト信号ＹＳ１〜ＹＳ３２０がそれぞれＨレベルとなる期間は、走査
線Ｙ１〜Ｙ３２０において選択電圧が印加される期間であり、当該期間は、クロック信号
ＹＣＬＫの１周期分に相当することになる。
【００４１】
このような構成の走査線駆動回路１０は、次のように動作する。
すなわち、１フレーム期間が始まると、シフトレジスタ１１により、１水平走査期間に
わたってＨレベルとなるパルス信号が１水平走査期間ずつ順番にシフトされて、転送信号
ＹＳ１〜ＹＳ３２０として出力される。この転送信号ＹＳ１〜ＹＳ３２０の論理レベルは
、レベルシフタ１２によって、それぞれ所定電圧までレベルシフトされて走査線Ｙ１〜Ｙ
３２０に供給される。
これにより、走査線駆動回路１０は、１水平走査期間にわたってＨレベルとなるパルス
を、１フレームの期間開始から１水平走査期間ずつ順番にシフトさせるとともに、シフト
順で走査線Ｙ１〜Ｙ３２０にそれぞれ供給する。なお、走査線駆動回路１０は、選択電圧
であるＨレベルを供給する期間以外では、走査線Ｙ１〜Ｙ３２０を非選択電圧であるＬレ
ベルとする（図１０および図１３参照）。
【００４２】
次に、制御回路３０について説明する。図６は、制御回路３０の概略構成を示すブロッ
ク図である。
この図に示されるように、制御回路３０は、ラッチ回路３１と、表示モード回路３２と
、電圧選択回路３３と、を備える。なお、表示モード回路３２と電圧選択回路３３とが選
択回路として機能する。
【００４３】
まず、ラッチ回路３１について説明すると、図７は、ラッチ回路３１の構成を示すブロ
ック図である。この図に示されるように、ラッチ回路３１は、１行目の走査線Ｙ１と最終
行の走査線Ｙ３２０のそれぞれに対応して設けられた第１の単位ラッチ回路３１１と、そ
れ以外の走査線Ｙ２〜Ｙ３１９のそれぞれに対応して設けられた第２の単位ラッチ回路３
１２と、を備える。
ここで、第２の単位ラッチ回路３１２について、ｂ行目（ｂは、２≦ｂ≦３１９を満た
す整数）の走査線Ｙ（ｂ）に対応して設けられた第２の単位ラッチ回路３１２（ｂ）を用
いて説明する。第２の単位ラッチ回路３１２（ｂ）は、否定論理和演算回路（以降、ＮＯ
Ｒ回路と呼ぶ）Ｕ１、第１のインバータＵ２、第２のインバータＵ３、第１のクロックド
インバータＵ４および第２のクロックドインバータＵ５を備える。
【００４４】
ｂ行目の走査線Ｙ（ｂ）に対応する第２の単位ラッチ回路３１２において、ＮＯＲ回路
Ｕ１の２つの入力端子のうち、一方の入力端子は、１行上で隣接する（ｂ−１）行目の走
査線Ｙ（ｂ−１）に接続され、他方の入力端子は、１行下で隣接する（ｂ＋１）行目の走
査線Ｙ（ｂ＋１）に接続されている。ＮＯＲ回路Ｕ１の出力端子は、第１のインバータＵ
２の入力端子と、第１のクロックドインバータＵ４の反転入力制御端子と、第２のクロッ
クドインバータＵ５の非反転入力制御端子とにそれぞれ接続されている。
第１のインバータＵ２の入力端子は、ＮＯＲ回路Ｕ１の出力端子に接続され、第１のイ
ンバータＵ２の出力端子は、第１のクロックドインバータＵ４の非反転入力制御端子と、
第２のクロックドインバータＵ５の反転入力制御端子とにそれぞれ接続されている。
【００４５】
第１のクロックドインバータＵ４の入力端子には、極性信号ＰＯＬが入力され、第１の
クロックドインバータＵ４の出力端子は、第２のインバータＵ３の入力端子に接続されて
いる。また、第１のクロックドインバータＵ４の反転入力制御端子は、ＮＯＲ回路Ｕ１の
出力端子が接続され、第１のクロックドインバータＵ４の非反転入力制御端子は、第１の
インバータＵ２の出力端子が接続されている。
第２のインバータＵ３の入力端子は、第１のクロックドインバータＵ４の出力端子と、
第２のクロックドインバータＵ５の出力端子とに接続され、第２のインバータＵ３の出力
端子は、ｂ行目の第２の単位ラッチ回路３１２におけるラッチ信号ＬＡＴ（ｂ）を出力す
るとともに、第２のクロックドインバータＵ５の入力端子に接続されている。
なお、第２のクロックドインバータＵ５の入力端子は、第２のインバータＵ３の出力端
子に接続され、第２のクロックドインバータＵ５の出力端子は、第２のインバータＵ３の
入力端子に接続されている。また、第２のクロックドインバータＵ５の反転入力制御端子
は、第１のインバータＵ２の出力端子に接続され、第２のクロックドインバータＵ５の非
反転入力制御端子は、ＮＯＲ回路Ｕ１の出力端子に接続されている。
【００４６】
このように構成されたｂ行目の第２の単位ラッチ回路３１２（ｂ）は、次のように動作
する。
すなわち、走査線Ｙ（ｂ−１）または走査線Ｙ（ｂ＋１）のうち、少なくとも一方に選
択電圧としてＨレベルの信号が供給されると、ＮＯＲ回路Ｕ１は、Ｌレベルの信号を出力
する。ＮＯＲ回路Ｕ１から出力されたＬレベルの信号は、第１のクロックドインバータＵ
４の反転入力制御端子に入力されるとともに、第１のインバータＵ２により論理レベルが
反転されてＨレベルの信号となり、第１のクロックドインバータＵ４の非反転入力制御端
子に入力される。このため、第１のクロックドインバータＵ４は、否定動作が許可される
オン状態となるので、極性信号ＰＯＬの論理レベルを反転して出力する。この第１のクロ
ックドインバータＵ４によって論理レベルが反転されて出力された信号は、第２のインバ
ータＵ３により論理レベルが再度反転されて極性信号ＰＯＬに戻るので、ラッチ信号ＬＡ
Ｔ（ｂ）は、極性信号ＰＯＬと同一論理レベルとなる。
【００４７】
一方、走査線Ｙ（ｂ−１）および走査線Ｙ（ｂ＋１）の両方に非選択電圧としてＬレベ
ルの信号が供給されると、ＮＯＲ回路Ｕ１は、Ｈレベルの信号を出力する。
ＮＯＲ回路Ｕ１から出力されたＨレベルの信号は、第１のクロックドインバータＵ４の
反転入力制御端子に入力されるとともに、第１のインバータＵ２により論理レベルが反転
されてＬレベルの信号となり、第１のクロックドインバータＵ４の非反転入力制御端子に
入力される。このため、第１のクロックドインバータＵ４は、否定動作が禁止されるオフ
状態となる。また、ＮＯＲ回路Ｕ１から出力されたＨレベルの信号は、第２のクロックド
インバータＵ５の非反転入力制御端子に入力されるとともに、第１のインバータＵ２によ
り論理レベルが反転されてＬレベルの信号となり、第２のクロックドインバータＵ５の反
転入力制御端子に入力される。このため、第２のクロックドインバータＵ５は、否定動作
が許可されるオン状態となる。
したがって、ラッチ信号ＬＡＴ（ｂ）は、第２のインバータＵ３および第２のクロック
ドインバータＵ５によってラッチされることになる。
【００４８】
このように、ｂ行目の第２の単位ラッチ回路３１２（ｂ）は、走査線Ｙ（ｂ−１）また
は走査線Ｙ（ｂ＋１）のうち、少なくとも一方に選択電圧が供給されると、極性信号ＰＯ
Ｌを取り込んで、極性信号ＰＯＬと同一論理レベルのラッチ信号ＬＡＴ（ｂ）を出力し、
走査線Ｙ（ｂ−１）および走査線Ｙ（ｂ＋１）の両方に非選択電圧が供給されると、ラッ
チ信号ＬＡＴ（ｂ）を、第２のインバータＵ３および第２のクロックドインバータＵ５に
より保持しつつ出力することになる。
【００４９】
次に、第１の単位ラッチ回路３１１について説明する。
第１の単位ラッチ回路３１１は、第２の単位ラッチ回路３１２と比べて、ＮＯＲ回路Ｕ
１を廃して、第１のインバータＵ２の入力端子、第１のクロックドインバータＵ４の反転
入力制御端子および第２のクロックドインバータＵ５の非反転入力制御端子をそれぞれＬ
レベルに相当する電圧ＶＬＬに固定化したものである。なお、電圧ＶＬＬは、実質的には
、非選択電圧の電圧ＶＧＬに等しく、これらの電圧ＶＬＬ、ＶＧＬは電圧基準のゼロ電位
としている。
このような構成の第１の単位ラッチ回路３１１は、第２の単位ラッチ回路３１２におけ
るＮＯＲ回路Ｕ１がＬレベルとなる場合の同様な動作となる。すなわち、第１の単位ラッ
チ回路３１１は、常に極性信号ＰＯＬを取り込んで、極性信号ＰＯＬと同一論理レベルの
ラッチ信号ＬＡＴ１、ＬＡＴ３２０を出力する。
【００５０】
なお、本実施形態では、走査線Ｙ１、Ｙ３２０のそれぞれに対応して設けられた第１の
単位ラッチ回路３１１において、第１のインバータＵ２の入力端子と、第１のクロックド
インバータＵ４の反転入力制御端子と、第２のクロックドインバータＵ５の非反転入力制
御端子とをＬレベルの電圧ＶＬＬとしたが、これに限らない。例えば、走査線Ｙ１に対応
して設けられた第１の単位ラッチ回路３１１において、第１のインバータＵ２の入力端子
と、第１のクロックドインバータＵ４の反転入力制御端子と、第２のクロックドインバー
タＵ５の非反転入力制御端子とに、走査線Ｙ１を接続しても良い。また、走査線Ｙ３２０
に対応して設けられた第１の単位ラッチ回路３１１において、第１のインバータＵ２の入
力端子と、第１のクロックドインバータＵ４の反転入力制御端子と、第２のクロックドイ
ンバータＵ５の非反転入力制御端子とに、走査線Ｙ３２０を接続しても良い。
【００５１】
続いて、図６における表示モード回路３２について説明する。図８は、表示モード回路
３２の構成を示すブロック図である。
この図に示されるように、表示モード回路３２は、奇数行のそれぞれに対応して設けら
れた第１の単位表示モード回路３２１と、偶数行のそれぞれに対応して設けられた第２の
単位表示モード回路３２２と、を備える。
【００５２】
ここで、第１の単位表示モード回路３２１について、ｃ行目（ｃは、１≦ｃ≦３１９を
満たす奇数）の走査線Ｙ（ｃ）に対応して設けられた第１の単位表示モード回路３２１（
ｃ）を用いて説明する。
奇数ｃ行目に対応する第１の単位表示モード回路３２１（ｃ）は、否定論理積演算回路
（以降、ＮＡＮＤ回路と呼ぶ）Ｕ１１を備える。ＮＡＮＤ回路Ｕ１１の２つの入力端子の
うち、一方の入力端子には、奇数ｃ行目のラッチ回路３１から出力されたラッチ信号ＬＡ
Ｔ（ｃ）が入力され、他方の入力端子には、表示モード選択信号ＣＥＮＢが入力されて、
両者の否定論理積信号が電圧指示信号ＣＴＲＬ（ｃ）として出力される。
【００５３】
このため、奇数ｃ行目の第１の単位表示モード回路３２１（ｃ）において、Ｈレベルの
表示モード選択信号ＣＥＮＢが入力されると、奇数ｃ行目のラッチ回路３１から出力され
たラッチ信号ＬＡＴ（ｃ）がＨレベルであれば、Ｌレベルの電圧指示信号ＣＴＲＬ（ｃ）
が出力され、ラッチ信号ＬＡＴ（ｃ）がＬレベルであれば、Ｈレベルの電圧指示信号ＣＴ
ＲＬ（ｃ）が出力される。一方、Ｌレベルの表示モード選択信号ＣＥＮＢが入力されると
、ラッチ信号ＬＡＴ（ｃ）の論理レベルに依らず、Ｈレベルの電圧指示信号ＣＴＲＬ（ｃ
）が出力される。
すなわち、奇数ｃ行目の第１の単位表示モード回路３２１（ｃ）は、表示モード選択信
号ＣＥＮＢがＨレベルであれば、ラッチ信号ＬＡＴ（ｃ）の論理レベルを反転させた電圧
指示信号ＣＴＲＬ（ｃ）を出力する一方、表示モード選択信号ＣＥＮＢがＬレベルであれ
ば、ラッチ信号ＬＡＴ（ｃ）の論理レベルに依らず、Ｈレベルの電圧指示信号ＣＴＲＬ（
ｃ）を出力する。
【００５４】
次に、第２の単位表示モード回路３２２について、ｄ行目（ｄは、２≦ｄ≦３２０を満
たす偶数）の走査線Ｙ（ｄ）に対応して設けられた第２の単位表示モード回路３２２（ｄ
）を用いて説明する。
偶数ｄ行目に対応する第２の単位表示モード回路３２２（ｄ）は、インバータＵ１２お
よびＮＯＲ回路Ｕ１３を備える。インバータＵ１２の入力端子には、表示モード選択信号
ＣＥＮＢが入力され、インバータＵ１２の出力端子は、ＮＯＲ回路Ｕ１３の２つの入力端
子のうち、他方の入力端子に接続されている。
ＮＯＲ回路Ｕ１３の２つの入力端子のうち、一方の入力端子には、偶数ｄ行目のラッチ
回路３１から出力されたラッチ信号ＬＡＴ（ｄ）が入力され、他方の入力端子は、インバ
ータＵ１２の出力端子が接続されて、両者の否定論理和信号が電圧指示信号ＣＴＲＬ（ｄ
）として出力される。
【００５５】
このため、偶数ｄ行目の第２の単位表示モード回路３２２（ｄ）において、Ｈレベルの
表示モード選択信号ＣＥＮＢが入力されると、ＮＯＲ回路Ｕ１３の他方の入力端子には、
インバータＵ１２を介してＬレベルの信号が入力されるため、ラッチ信号ＬＡＴ（ｄ）が
Ｈレベルであれば、Ｌレベルの電圧指示信号ＣＴＲＬ（ｄ）が出力され、ラッチ信号ＬＡ
Ｔ（ｄ）がＬレベルであれば、Ｈレベルの電圧指示信号ＣＴＲＬ（ｄ）が出力される。一
方、Ｌレベルの表示モード選択信号ＣＥＮＢが入力されると、ＮＯＲ回路Ｕ１３の他方の
入力端子には、インバータＵ１２を介してＨレベルの信号が入力されるため、ラッチ信号
ＬＡＴ（ｄ）の論理レベルに依らず、Ｌレベルの電圧指示信号ＣＴＲＬ（ｄ）が出力され
る。
すなわち、偶数ｄ行目の第２の単位表示モード回路３２２（ｄ）は、表示モード選択信
号ＣＥＮＢがＨレベルであれば、ラッチ信号ＬＡＴ（ｃ）の論理レベルを反転させた電圧
指示信号ＣＴＲＬ（ｃ）を出力する一方、表示モード選択信号ＣＥＮＢがＬレベルであれ
ば、ラッチ信号ＬＡＴ（ｃ）の論理レベルに依らず、Ｌレベルの電圧指示信号ＣＴＲＬ（
ｃ）を出力する。
【００５６】
次に、図６における電圧選択回路３３について説明する。図９は、電圧選択回路３３の
構成を示すブロック図である。
この図に示されるように、電圧選択回路３３は、奇数行のそれぞれに対応して設けられ
た第１の単位電圧選択回路３３１と、偶数行のそれぞれに対応して設けられた第２の単位
電圧選択回路３３２と、を備える。
ここで、第１の単位電圧選択回路３３１について、ｅ行目（ｅは、１≦ｅ≦３１９を満
たす奇数）に対応して設けられた第１の単位電圧選択回路３３１（ｅ）を用いて説明する
。
奇数ｅ行目の単位電圧選択回路３３１（ｅ）は、インバータＵ２１、第１のトランスフ
ァゲートＵ２２および第２のトランスファゲートＵ２３を備える。このうち、インバータ
Ｕ２１の入力端子には、ｅ行目の表示モード回路３２から出力された電圧指示信号ＣＴＲ
Ｌ（ｅ）が入力され、インバータＵ２１の出力端子は、第１のトランスファゲートＵ２２
の非反転入力制御端子と、第２のトランスファゲートＵ２３の反転入力制御端子とにそれ
ぞれ接続されている。
【００５７】
第１のトランスファゲートＵ２２の入力端子には、電圧ＶＣＯＭＨが供給される。また
、第１のトランスファゲートＵ２２の非反転入力制御端子は、インバータＵ２１の出力端
子に接続され、第１のトランスファゲートＵ２２の反転入力制御端子には、電圧指示信号
ＣＴＲＬ（ｅ）が入力される。第２のトランスファゲートＵ２３の入力端子には、電圧Ｖ
ＣＯＭＬが供給される。また、第２のトランスファゲートＵ２３の反転入力制御端子は、
インバータＵ２１の出力端子に接続され、第２のトランスファゲートＵ２３の非反転入力
制御端子には、電圧指示信号ＣＴＲＬ（ｅ）が入力される。そして、第１のトランスファ
ゲートＵ２２の出力端子および第２のトランスファゲートＵ２３の出力端子は、奇数ｅ行
目の共通線Ｚ（ｅ）に共通接続される。
【００５８】
このため、奇数ｅ行目の第１の単位電圧選択回路３３１（ｅ）において、電圧指示信号
ＣＴＲＬ（ｅ）がＨレベルであれば、第１のトランスファゲートＵ２２がオフ状態となり
、第２のトランスファゲートＵ２３がオン状態となるので、当該第２のトランスファゲー
トＵ２３の入力端子に供給された電圧ＶＣＯＭＬが共通線Ｚ（ｅ）に出力される。一方、
電圧指示信号ＣＴＲＬ（ｅ）がＬレベルであれば、電圧指示信号ＣＴＲＬ（ｅ）がＬレベ
ルであれば、第１のトランスファゲートＵ２２がオン状態となり、第２のトランスファゲ
ートＵ２３がオフ状態となるので、当該第１のトランスファゲートＵ２２の入力端子に供
給された電圧ＶＣＯＭＨが共通線Ｚ（ｅ）に出力される。
すなわち、奇数ｅ行目の第１の単位電圧選択回路３３１（ｅ）は、電圧指示信号ＣＴＲ
Ｌ（ｅ）がＨレベルであれば、共通線Ｚ（ｅ）に電圧ＶＣＯＭＬを供給する一方、電圧指
示信号ＣＴＲＬ（ｅ）がＬレベルであれば、共通線Ｚ（ｅ）に電圧ＶＣＯＭＨを供給する
。
ここで、電圧ＶＣＯＭＨ、ＣＯＭＬは、走査線Ｙ１〜Ｙ３２０に印加される電圧ＶＧＨ
、ＶＧＬに対してＶＧＬ＜ＶＣＯＭＬ＜ＶＣＯＭＨ＜ＶＧＨという関係にある（図１１等
参照）。
【００５９】
次に、第２の単位電圧選択回路３３２について、ｆ行目（ｆは、２≦ｆ≦３２０を満た
す偶数）に対応して設けられた第２の単位電圧選択回路３３２（ｆ）を用いて説明する。
偶数ｆ行目の第２の単位電圧選択回路３３２（ｆ）は、奇数ｅ行目の第１の単位電圧選
択回路３３１（ｅ）と比べて、第１のトランスファゲートＵ２２の入力端子に供給される
電圧をＶＣＯＭＬとし、第２のトランスファゲートＵ２３の入力端子に入力される電圧を
ＶＣＯＭＨに、それぞれ入れ替えた関係にある。なお、その他の構成は、第１の単位電圧
選択回路３３１（ｅ）と同様である。
このため、偶数ｆ行目の第１の単位電圧選択回路３３１（ｅ）は、電圧指示信号ＣＴＲ
Ｌ（ｆ）がＨレベルであれば、共通線Ｚ（ｅ）に電圧ＶＣＯＭＨを供給する一方、電圧指
示信号ＣＴＲＬ（ｆ）がＬレベルであれば、共通線Ｚ（ｅ）に電圧ＶＣＯＭＬを供給する
。
【００６０】
次に、全画面表示モードにおいて、制御回路３０によって共通線Ｚ１〜Ｚ３２０の電圧
がどのように変化するについて、走査線Ｙ１〜Ｙ３２０における電圧変化との関連させて
説明する。図１０は、全画面表示モードにおける制御回路３０のタイミングチャートであ
る。
なお、全画面表示モードにおいて、表示モード選択信号ＣＥＮＢはＨレベルに固定され
る。また、この図において、電圧ＶＧＨは、走査線Ｙ１〜Ｙ３２０における選択電圧（Ｈ
レベル）に相当し、電圧ＶＧＬは、走査線Ｙ１〜Ｙ３２０における非選択電圧（Ｌレベル
）に相当する。
【００６１】
ここではまず、共通線Ｚ１および共通線Ｚ３２０に注目して、全画面表示モードにおけ
る制御回路３０の動作について説明する。
１フレーム期間の開始タイミングである時刻ｔ１において、極性信号ＰＯＬをＬレベル
とする。すると、１、３２０行目の第１の単位ラッチ回路３１１は、Ｌレベルの極性信号
ＰＯＬを取り込んで、Ｌレベルのラッチ信号ＬＡＴ１、ＬＡＴ３２０を出力する。このＬ
レベルのラッチ信号ＬＡＴ１が入力されると、１行目の第１の単位表示モード回路３２１
は、Ｈレベルの電圧指示信号ＣＴＲＬ１を１行目の第１の単位電圧選択回路３３１に出力
する。また、Ｌレベルのラッチ信号ＬＡＴ３２０が入力されると、３２０行目の第２の単
位表示モード回路３２２は、Ｈレベルの電圧指示信号ＣＴＲＬ３２０を３２０行目の第２
の単位電圧選択回路３３２に出力する。すると、１行目の第１の単位電圧選択回路３３１
は、電圧ＶＣＯＭＬを共通線Ｚ１に供給し、３２０行目の第２の単位電圧選択回路３３２
は、電圧ＶＣＯＭＨを共通線Ｚ３２０に供給する。このため、時刻ｔ１において、共通線
Ｚ１は電圧ＶＣＯＭＬとなり、共通線Ｚ３２０は電圧ＶＣＯＭＨとなる。
【００６２】
次に、時刻ｔ１から１フレーム期間経過して、次の１フレーム期間の開始タイミングで
ある時刻ｔ４に至ったときに、極性信号ＰＯＬを反転させてＨレベルとする。すると、１
、３２０行目のそれぞれに対応して設けられた第１の単位ラッチ回路３１１は、Ｈレベル
の極性信号ＰＯＬを取り込んで、Ｈレベルのラッチ信号ＬＡＴ１、ＬＡＴ３２０を出力す
る。このＨレベルのラッチ信号ＬＡＴ１が入力されると、１行目の第１の単位表示モード
回路３２１は、Ｌレベルの電圧指示信号ＣＴＲＬ１を１行目の第１の単位電圧選択回路３
３１に出力する。また、Ｈレベルのラッチ信号ＬＡＴ３２０が入力されると、３２０行目
の第２の単位表示モード回路３２２は、Ｌレベルの電圧指示信号ＣＴＲＬ３２０を３２０
行目の第２の単位電圧選択回路３３２に出力する。すると、１行目の第１の単位電圧選択
回路３３１は、電圧ＶＣＯＭＨを共通線Ｚ１に供給し、３２０行目の第２の単位電圧選択
回路３３２は、電圧ＶＣＯＭＬを共通線Ｚ３２０に供給する。このため、時刻ｔ４におい
て、共通線Ｚ１は電圧ＶＣＯＭＨとなり、共通線Ｚ３２０は電圧ＶＣＯＭＬとなる。
【００６３】
そして、時刻ｔ４からさらに１フレーム期間経過して、次の１フレーム期間の開始タイ
ミングである時刻ｔ７に至ったときに、極性信号ＰＯＬを再反転させてＬレベルに戻す。
すると、時刻ｔ１と同様に、走査線Ｙ１に対応して設けられた第１の単位電圧選択回路３
３１は、電圧ＶＣＯＭＬを共通線Ｚ１に供給し、走査線Ｙ３２０に対応して設けられた第
２の単位電圧選択回路３３２は、電圧ＶＣＯＭＨを共通線Ｚ３２０に供給する。このため
、時刻ｔ７において、共通線Ｚ１は電圧ＶＣＯＭＬとなり、共通線Ｚ３２０は電圧ＶＣＯ
ＭＨとなる。
【００６４】
次に、共通線Ｚ２に注目して、制御回路３０の動作について説明する。
時刻ｔ１から１水平走査期間経過した時刻ｔ２に至ると、走査線駆動回路１０は、走査
線Ｙ１に選択電圧を供給して、電圧ＶＧＨとする。
ここで、２行目の第２の単位ラッチ回路３１２からみれば、１つ上の行の走査線Ｙ１に
選択電圧が印加されたことになるので、当該２行目の第２の単位ラッチ回路３１２は、Ｌ
レベルの極性信号ＰＯＬを取り込んで、Ｌレベルのラッチ信号ＬＡＴ２を出力する。この
Ｌレベルのラッチ信号ＬＡＴ２が入力されると、２行目の第２の単位表示モード回路３２
２は、Ｈレベルの電圧指示信号ＣＴＲＬ２を２行目の第２の単位電圧選択回路３３２に出
力する。すると、２行目の第２の単位電圧選択回路３３２は、電圧ＶＣＯＭＨを共通線Ｚ
２に供給する。このため、共通線Ｚ２の電圧は、時刻ｔ２において電圧ＶＣＯＭＨとなる
。
【００６５】
なお、時刻ｔ２から１水平走査期間経過して時刻ｔ３に至ると、走査線Ｙ１が電圧ＶＧ
Ｌとなり、走査線Ｙ２が電圧ＶＧＨとなり、走査線Ｙ１、Ｙ３がいずれも非選択電圧にな
る。このため、２行目の第２の単位ラッチ回路３１２からみれば、１つ上の行の走査線Ｙ
１と１つ下の行の走査線Ｙ３との両方が非選択電圧となるので、当該２行目の第２の単位
ラッチ回路３１２は、Ｌレベルのラッチ信号ＬＡＴ２を保持・出力することになり、共通
線Ｚ２は電圧ＶＣＯＭＨに保持される。
時刻ｔ３から１水平走査期間経過すると、走査線Ｙ２が電圧ＶＧＬとなり、走査線Ｙ３
が電圧ＶＧＨとなる。このため、２行目の第２の単位ラッチ回路３１２からみれば、１つ
下の行の走査線Ｙ３に選択電圧が印加されたことになるので、当該２行目の第２の単位ラ
ッチ回路３１２は、Ｌレベルの極性信号ＰＯＬを再度取り込んで、Ｌレベルのラッチ信号
ＬＡＴ２を出力する。このため、共通線Ｚ２の電圧ＶＣＯＭＨとなる。
走査線Ｙ３が電圧ＶＧＨとなってから１水平走査期間結果すると、走査線Ｙ３が電圧Ｖ
ＧＬとなる。このとき、走査線Ｙ１は、すでに時刻ｔ３において電圧ＶＧＬになっている
。このため、２行目の第２の単位ラッチ回路３１２からみれば、走査線Ｙ２が電圧ＶＧＨ
となったとき同様に、Ｌレベルのラッチ信号ＬＡＴ２を保持・出力することになり、共通
線Ｚ２は電圧ＶＣＯＭＨに保持されることになる。
【００６６】
次フレーム期間において、走査線駆動回路１０が走査線Ｙ１に選択電圧を供給して、走
査線Ｙ１の電圧を電圧ＶＧＨとする時刻ｔ５では、２行目の第２の単位ラッチ回路３１２
は、Ｈレベルの極性信号ＰＯＬを取り込んで、Ｈレベルのラッチ信号ＬＡＴ２を出力する
。このＨレベルのラッチ信号ＬＡＴ２が入力されると、２行目の単位表示モード回路３２
２は、Ｌレベルの電圧指示信号ＣＴＲＬ２を２行目の第２の単位電圧選択回路３３２に出
力する。すると、走査線Ｙ２に対応して設けられた第２の単位電圧選択回路３３２は、電
圧ＶＣＯＭＬを共通線Ｚ２に供給する。このため、時刻ｔ５において、共通線Ｚ２は電圧
ＶＣＯＭＨから電圧ＶＣＯＭＬに切り替わる。
電圧ＶＣＯＭＬに切り替わると、次々のフレーム期間において走査線Ｙ１が再び選択電
圧であるＶＧＨとなるまで、共通線Ｚ２は電圧ＶＣＯＭＬに保持される。
【００６７】
次に、共通線Ｚ３に注目して、制御回路３０の動作について説明する。
時刻ｔ３において、走査線Ｙ２が電圧ＶＧＨになると、３行目の第２の単位ラッチ回路
３１２からみれば、１つ上の行の走査線Ｙ２に選択電圧が印加されたことになるので、当
該３行目の第２の単位ラッチ回路３１２は、Ｌレベルの極性信号ＰＯＬを取り込んで、Ｌ
レベルのラッチ信号ＬＡＴ３を出力する。このＬレベルのラッチ信号ＬＡＴ３が入力され
ると、３行目の第１の単位表示モード回路３２１は、Ｈレベルの電圧指示信号ＣＴＲＬ３
を３行目の第１の単位電圧選択回路３３１に出力する。すると、３行目の第１の単位電圧
選択回路３３１は、電圧ＶＣＯＭＬを共通線Ｚ３に供給する。このため、共通線Ｚ３は、
時刻ｔ３において、電圧ＶＣＯＭＬとなる。なお、共通線Ｚ３は、次のフレーム期間の時
刻ｔ６において走査線Ｙ２が再び電圧ＶＧＨとなるまで、電圧ＶＣＯＭＬに保持されるこ
とになる。
【００６８】
次フレーム期間の時刻ｔ６において、走査線Ｙ２が再び電圧ＶＧＨになると、３行目の
第２の単位ラッチ回路３１２は、Ｈレベルの極性信号ＰＯＬを取り込んで、Ｈレベルのラ
ッチ信号ＬＡＴ３を出力する。このＨレベルのラッチ信号ＬＡＴ３が入力されると、３行
目の第１の単位表示モード回路３２１は、Ｌレベルの電圧指示信号ＣＴＲＬ３を３行目の
第１の単位電圧選択回路３３１に出力する。すると、３行目の第１の単位電圧選択回路３
３１は、電圧ＶＣＯＭＨを共通線Ｚ３に供給する。このため、時刻ｔ６において、共通線
Ｚ３は、電圧ＶＣＯＭＬから電圧ＶＣＯＭＨに切り替わる。電圧ＶＣＯＭＨに切り替わる
と、次々のフレーム期間において走査線Ｙ１が再び選択電圧であるＶＧＨとなるまで、共
通線Ｚ３は電圧ＶＣＯＭＨに保持される。
【００６９】
ここで、共通線Ｚ１〜Ｚ３２０のうち、すでに説明した共通線Ｚ１、Ｚ３を除く奇数行
目の共通線Ｚ（ｇ）（ｇは、５≦ｇ≦３１９を満たす奇数）についての制御回路３０の動
作を説明する。
制御回路３０は、走査線Ｙ２に選択電圧が供給されるのに同期して共通線Ｚ３に電圧Ｖ
ＣＯＭＨを供給した場合、同一の１フレーム期間において、走査線Ｙ（ｇ−１）に選択電
圧が供給されるのに同期して、共通線Ｚ（ｇ）に電圧ＶＣＯＭＨを供給し、以降、次のフ
レームの期間において走査線Ｙ（ｇ−１）に選択電圧が再び供給されるまで、共通線Ｚ（
ｇ）を当該電圧ＶＣＯＭＬに保持する。
一方、制御回路３０は、走査線Ｙ２に選択電圧が供給されるのに同期して共通線Ｚ３に
電圧ＶＣＯＭＬを供給した場合、同一の１フレーム期間において、走査線Ｙ（ｇ−１）に
選択電圧が供給されるのに同期して、共通線Ｚ（ｇ）に電圧ＶＣＯＭＬを供給し、以降、
次のフレームの期間において走査線Ｙ（ｇ−１）に選択電圧が再び供給されるまで、共通
線Ｚ（ｇ）を当該電圧ＶＣＯＭＨに保持する。
【００７０】
次に、共通線Ｚ１〜Ｚ３２０のうち、すでに説明した共通線Ｚ２、Ｚ３２０を除く偶数
行目の共通線Ｚ（ｈ）（ｈは、４≦ｇ≦３１８を満たす偶数）についての制御回路３０の
動作を説明する。
制御回路３０は、走査線Ｙ１に選択電圧が供給されるのに同期して共通線Ｚ２に電圧Ｖ
ＣＯＭＨを供給した場合、同一の１フレーム期間において、共通線Ｚ（ｈ）に、走査線Ｙ
（ｈ−１）に選択電圧が供給されるのに同期して、電圧ＶＣＯＭＨを供給し、以降、次の
フレームの期間において走査線Ｙ（ｈ−１）に選択電圧が再び供給されるまで、共通線Ｚ
（ｈ）を当該電圧ＶＣＯＭＨに保持する。
一方、制御回路３０は、走査線Ｙ１に選択電圧が供給されるのに同期して共通線Ｚ２に
電圧ＶＣＯＭＬを供給した場合、同一の１フレーム期間において、走査線Ｙ（ｈ−１）に
選択電圧が供給されるのに同期して、共通線Ｚ（ｈ）に電圧ＶＣＯＭＬを供給し、以降、
次のフレームの期間において走査線Ｙ（ｈ−１）に選択電圧が再び供給されるまで、共通
線Ｚ（ｇ）を当該電圧ＶＣＯＭＨに保持する。
すなわち、共通線は、対応する走査線に選択電圧が印加されるタイミングよりも前（１
水平走査期間前）に、電圧ＶＣＯＭＨまたは電圧ＶＣＯＭＬの一方から他方へと切り替わ
る構成となっている。
【００７１】
次に、このような制御回路３０を有する液晶装置１の全画面表示モードにおける動作に
ついて説明する。全画面モードにおいて、図１１は、正極性書込時の各部電圧の波形を示
す図であり、図１２は、負極性書込時の各部電圧の波形を示す図である。
図１１および図１２において、ＧＡＴＥ（ｉ）は、ｉ行目（ｉは、１≦ｉ≦３２０を満
たす整数）の走査線Ｙ（ｉ）の電圧であり、ＳＯＵＲＣＥ（ｊ）は、ｊ列目（ｊは、１≦
ｊ≦２４０を満たす整数）のデータ線Ｘ（ｊ）の電圧である。また、ＰＩＸ（ｉ、ｊ）は
、ｉ行目の走査線Ｙ（ｉ）と、ｊ列目のデータ線Ｘ（ｊ）との交差に対応して設けられた
ｉ行ｊ列の画素５０が備える画素電極５５の電圧である。また、ＶＣＯＭ（ｉ）は、ｉ行
目の共通線Ｚ（ｉ）の電圧である。
【００７２】
まず、図１１を用いて、全画面表示モードにおける正極性書込時の動作について説明す
る。
正極性書込が実行される場合、ｉ行目の走査線Ｙ（ｉ）の電圧ＧＡＴＥ（ｉ）を選択電
圧ＶＧＨとする前の時刻ｔ１１において、制御回路３０は、共通線Ｚ（ｉ）に電圧ＶＣＯ
ＭＬを供給する。このため、共通線Ｚ（ｉ）の電圧ＶＣＯＭ（ｉ）は、徐々に電圧ＶＣＯ
ＭＨから徐々に低下し、時刻ｔ１２において電圧ＶＣＯＭＬとなる。
ここで、時刻ｔ１１では、走査線Ｙ（ｉ）の電圧ＧＡＴＥ（ｉ）は非選択電圧ＶＧＬで
あり、ＴＦＴ５１がオフであるので、ｊ列目のデータ線Ｘ（ｊ）とｉ行ｊ列の画素５０が
備える画素電極５５とは、互いに非接続状態にある。また、ｉ行ｊ列の画素５０が備える
画素電極５５と、共通線Ｚ（ｉ）たる共通電極５６との間には、蓄積容量５３および画素
容量５４によって容量結合が生じている。
このため、ｉ行ｊ列の画素５０が備える画素電極５５の電圧ＰＩＸ（ｉ、ｊ）は、電圧
ＶＣＯＭ（ｉ）と電圧ＰＩＸ（ｉ、ｊ）との電位差を保つように低下して、時刻ｔ１２で
は電圧ＶＰ１となる。
【００７３】
次に、時刻ｔ１３において、走査線駆動回路１０により、走査線Ｙ（ｉ）に選択電圧が
供給される。このため、走査線Ｙ（ｉ）の電圧ＧＡＴＥ（ｉ）は、上昇して、時刻ｔ１４
において電圧ＶＧＨとなる。これにより、走査線Ｙ（ｉ）にゲートが接続されたＴＦＴ５
１が全てオン状態となる。
走査線Ｙ（ｉ）の電圧ＧＡＴＥ（ｉ）が選択電圧ＶＧＨである時刻ｔ１５において、デ
ータ線駆動回路２０が、データ線Ｘ（ｊ）に正極性の画像信号を供給する。すると、デー
タ線Ｘｊの電圧ＳＯＵＲＣＥ（ｊ）は、上昇して、時刻ｔ１６において電圧ＶＰ３となる
。
データ線Ｘ（ｊ）の電圧ＳＯＵＲＣＥ（ｊ）は、正極性の画像信号に基づく画像電圧と
して、走査線Ｙ（ｉ）にゲート接続されたオン状態のＴＦＴ５１を介し、ｉ行ｊ列の画素
５０が備える画素電極５５に書き込まれる。このため、ｉ行ｊ列の画素５０が備える画素
電極５５の電圧ＰＩＸ（ｉ、ｊ）は、上昇して、時刻ｔ１６では、データ線Ｘ（ｊ）の電
圧ＳＯＵＲＣＥ（ｊ）と同電位である電圧ＶＰ３となる。
【００７４】
時刻ｔ１７において、走査線駆動回路１０により、走査線Ｙ（ｉ）に印加される電圧が
選択電圧から非選択電圧に切り替わる。すると、走査線Ｙ（ｉ）の電圧ＧＡＴＥ（ｉ）は
、低下して、時刻ｔ１８では電圧ＶＧＬとなる。これにより、走査線Ｙ（ｉ）にゲートが
接続されたＴＦＴ５１が全てオフ状態となる。
なお、ＴＦＴ５１がオフ状態になっても、画素容量５４は、自身および蓄積容量５３の
容量性によって、画素電極５５に書き込まれた電圧ＰＩＸ（ｉ、ｊ）と共通線（ｉ）の電
圧ＶＣＯＭ（ｉ）との差電圧を保持することになる。
【００７５】
次に、図１２を用いて、全画面表示モードにおける負極性書込時の動作について説明す
る。
負極性書込が実行される場合、ｉ行目の走査線Ｙ（ｉ）の電圧ＧＡＴＥ（ｉ）を選択電
圧ＶＧＨとする前の時刻ｔ２１において、制御回路３０は、共通線Ｚ（ｉ）に電圧ＶＣＯ
ＭＨを供給する。このため、共通線Ｚ（ｉ）の電圧ＶＣＯＭ（ｉ）は、徐々に電圧ＶＣＯ
ＭＨから上昇して、時刻ｔ２２において電圧ＶＣＯＭＨとなる。
ここで、時刻ｔ２１では、走査線Ｙ（ｉ）の電圧ＧＡＴＥ（ｉ）は非選択電圧ＶＧＬで
あり、ＴＦＴ５１がオフであるので、ｊ列目のデータ線Ｘ（ｊ）とｉ行ｊ列の画素５０が
備える画素電極５５とは、互いに非接続状態にある。また、ｉ行ｊ列の画素５０が備える
画素電極５５と、共通線Ｚｉたる共通電極５６との間には、容量結合が生じている。
このため、ｉ行ｊ列の画素５０が備える画素電極５５の電圧ＰＩＸ（ｉ、ｊ）は、電圧
ＶＣＯＭ（ｉ）と電圧ＰＩＸ（ｉ、ｊ）との電位差を保つように上昇して、時刻ｔ２２で
は電圧ＶＰ６となる。
【００７６】
時刻ｔ２３において、走査線駆動回路１０により、走査線Ｙ（ｉ）に印加される電圧が
非選択電圧から選択電圧に切り替わる。すると、走査線Ｙ（ｉ）の電圧ＧＡＴＥ（ｉ）は
、上昇して、時刻ｔ２４では電圧ＶＧＨとなる。これにより、走査線Ｙ（ｉ）にゲートが
接続されたＴＦＴ５１が全てオン状態となる。
走査線Ｙ（ｉ）の電圧ＧＡＴＥ（ｉ）が選択電圧ＶＧＨである時刻ｔ２５において、デ
ータ線駆動回路２０が、データ線Ｘ（ｊ）に負極性の画像信号を供給する。すると、デー
タ線Ｘ（ｊ）の電圧ＳＯＵＲＣＥ（ｊ）は、低下して、時刻ｔ２６では電圧ＶＰ４となる
。
データ線Ｘ（ｊ）の電圧ＳＯＵＲＣＥ（ｊ）は、負極性の画像信号に基づく画像電圧と
して、走査線Ｙ（ｉ）にゲートが接続されたオン状態のＴＦＴ５１を介し、ｉ行ｊ列の画
素５０が備える画素電極５５に書き込まれる。このため、ｉ行ｊ列の画素５０が備える画
素電極５５の電圧ＰＩＸ（ｉ、ｊ）は、低下して、時刻ｔ２６では、データ線Ｘ（ｊ）の
電圧ＳＯＵＲＣＥ（ｊ）と同電位である電圧ＶＰ４となる。
【００７７】
時刻ｔ２７において、走査線駆動回路１０により、走査線Ｙ（ｉ）に印加される電圧が
選択電圧から非選択電圧に切り替わる。すると、走査線Ｙ（ｉ）の電圧ＧＡＴＥ（ｉ）は
、低下して、時刻ｔ２８では電圧ＶＧＬとなる。これにより、走査線Ｙ（ｉ）にゲートが
接続されたＴＦＴ５１が全てオフ状態となる。
なお、ＴＦＴ５１がオフ状態になっても、画素容量５４は、自身および蓄積容量５３の
容量性によって、画素電極５５に書き込まれた電圧ＰＩＸ（ｉ、ｊ）と共通線（ｉ）の電
圧ＶＣＯＭ（ｉ）との差電圧を保持することになる。
【００７８】
次に、部分表示モードにおける制御回路３０の動作について説明する。図１３は、部分
表示モードにおける制御回路３０の動作を示す図であって、走査線の選択に対して共通線
の電圧がどのように変化するのかを示す図である。
なお、部分表示モードにおいて、表示モード選択信号ＣＥＮＢは、非表示領域８２の開
始行よりも１行前の走査線に選択電圧が印加される期間途中から、非表示領域８２の最終
行目の走査線に選択電圧が印加される期間の終了までにわたってＬレベルとなり、他の期
間ではＨレベルとなる。第１実施形態では、表示領域８１に係る画素５０を１〜２５行目
とし、非表示領域８２に係る画素５０を２６〜３２０行目としているので、表示モード選
択信号ＣＥＮＢは、図１３に示されるように、時刻ｔ３５からｔ３７までの期間、および
、時刻ｔ４１〜ｔ４３までの期間にわたってＬレベルとなる。
なお、表示モード選択信号ＣＥＮＢについては、非表示領域８２の開始行の走査線に選
択電圧が印加される期間から、Ｌレベルに変化する構成としても良い。
【００７９】
まず、共通線Ｚ１に注目して、部分表示表示モードにおける制御回路３０の動作につい
て説明する。
１フレーム期間の開始タイミングである時刻ｔ３１において、極性信号ＰＯＬをＬレベ
ルとする。時刻ｔ３１では、表示モード選択信号ＣＥＮＢがＨレベルなので、図１０の時
刻ｔ１と同様に、１行目の第１の単位電圧選択回路３３１は、電圧ＶＣＯＭＬを共通線Ｚ
１に供給する。このため、共通線Ｚ１は電圧ＶＣＯＭＬとなる。
時刻ｔ３５において、表示モード選択信号ＣＥＮＢがＬレベルになると、１行目の第１
の単位表示モード回路３２１は、Ｈレベルの電圧指示信号ＣＴＲＬ１を１行目の第１の単
位電圧選択回路３３１に出力するので、当該１行目の第１の単位電圧選択回路３３１は、
所定の電圧としての電圧ＶＣＯＭＬを共通線Ｚ１に供給する。このため、共通線Ｚ１は、
電圧ＶＣＯＭＬを維持する。
【００８０】
次のフレーム期間の開始タイミングである時刻ｔ３７において、極性信号ＰＯＬをＨレ
ベルとする。ここで、時刻ｔ３７では、表示モード選択信号ＣＥＮＢがＨレベルとなるの
で、図１０の時刻ｔ４と同様に、１行目の第１の単位電圧選択回路３３１は、電圧ＶＣＯ
ＭＨを共通線Ｚ１に供給する。このため、共通線Ｚ１は、電圧ＶＣＯＭＨとなる。
時刻ｔ４１において、表示モード選択信号ＣＥＮＢがＬレベルになると、１行目の第１
の単位表示モード回路３２１は、Ｈレベルの電圧指示信号ＣＴＲＬ１を１行目の第１の単
位電圧選択回路３３１に出力するので、当該１行目の第１の単位電圧選択回路３３１は、
所定の電圧としての電圧ＶＣＯＭＬを共通線Ｚ１に供給する。このため、共通線Ｚ１は電
圧ＶＣＯＭＬとなる。
【００８１】
なお、次々のフレーム期間の開始タイミングである時刻ｔ４３において、極性信号ＰＯ
ＬをＬレベルとする。ここで、時刻ｔ４３では、表示モード選択信号ＣＥＮＢがＨレベル
となるので、図１０の時刻ｔ７と同様に、１行目の第１の単位電圧選択回路３３１は、電
圧ＶＣＯＭＬを共通線Ｚ１に供給する。このため、共通線Ｚ１は、電圧ＶＣＯＭＬを維持
する。
【００８２】
次に、共通線Ｚ２に注目して、制御回路３０の動作について説明する。
時刻ｔ３１から１水平走査期間経過した時刻ｔ３２に至ると、走査線駆動回路１０は、
走査線Ｙ１に選択電圧を供給して、電圧ＶＧＨとする。ここで、時刻ｔ３２では、表示モ
ード選択信号ＣＥＮＢがＨレベルなので、図１０の時刻ｔ２と同様に、２行目の第２の単
位電圧選択回路３３２は、電圧ＶＣＯＭＨを共通線Ｚ２に供給する。このため、共通線Ｚ
２は電圧ＶＣＯＭＨとなる。
時刻ｔ３５において、表示モード選択信号ＣＥＮＢがＬレベルになると、２行目の第２
の単位表示モード回路３２２は、Ｌレベルの電圧指示信号ＣＴＲＬ２を２行目の第２の単
位電圧選択回路３３２に出力するので、当該２行目の第２の単位電圧選択回路３３２は、
所定の電圧としての電圧ＶＣＯＭＬを共通線Ｚ２に供給する。このため、共通線Ｚ２は電
圧ＶＣＯＭＬとなる。
【００８３】
次のフレーム期間の時刻ｔ３８において、走査線Ｙ１の電圧が電圧ＶＧＨになると、こ
の時刻ｔ３８では、表示モード選択信号ＣＥＮＢがＨレベルなので、図１０の時刻ｔ５と
同様に、２行目の第２の単位電圧選択回路３３２は、電圧ＶＣＯＭＬを共通線Ｚ２に供給
する。このため、共通線Ｚ２は電圧ＶＣＯＭＬを維持する。
時刻ｔ４１において、表示モード選択信号ＣＥＮＢがＬレベルになると、２行目の第２
の単位表示モード回路３２２は、Ｌレベルの電圧指示信号ＣＴＲＬ２を２行目の第２の単
位電圧選択回路３３２に出力するので、当該２行目の第２の単位電圧選択回路３３２は、
所定の電圧としての電圧ＶＣＯＭＬを共通線Ｚ２に供給する。このため、共通線Ｚ２は電
圧ＶＣＯＭＬを維持する。
【００８４】
次に、共通線Ｚ３に注目して、制御回路３０の動作について説明する。
時刻ｔ３２から１水平走査期間経過した時刻ｔ３３に至ると、走査線駆動回路１０は、
走査線Ｙ２に選択電圧を供給して、電圧ＶＧＨとする。ここで、時刻ｔ３３では、表示モ
ード選択信号ＣＥＮＢがＨレベルなので、図１０の時刻ｔ３と同様に、電圧ＶＣＯＭＬを
共通線Ｚ３に供給する。このため、共通線Ｚ３は電圧ＶＣＯＭＬとなる。
時刻ｔ３５において、表示モード選択信号ＣＥＮＢがＬレベルになると、３行目の第１
の単位表示モード回路３２１は、Ｈレベルの電圧指示信号ＣＴＲＬ３を３行目の第１の単
位電圧選択回路３３１に出力するので、当該３行目の第１の単位電圧選択回路３３１は、
所定の電圧としての電圧ＶＣＯＭＬを共通線Ｚ３に供給する。このため、共通線Ｚ３は電
圧ＶＣＯＭＬを維持する。
次のフレーム期間の時刻ｔ３９において、走査線Ｙ２の電圧が電圧ＶＧＨになると、こ
の時刻ｔ３９では、表示モード選択信号ＣＥＮＢがＨレベルなので、図１０の時刻ｔ６と
同様に、３行目の第１の単位電圧選択回路３３１は、電圧ＶＣＯＭＨを共通線Ｚ３に供給
する。このため、共通線Ｚ３は電圧ＶＣＯＭＨとなる。
時刻ｔ４１において、表示モード選択信号ＣＥＮＢがＬレベルになると、３行目の第１
の単位表示モード回路３２１は、Ｈレベルの電圧指示信号ＣＴＲＬ３を３行目の第１の単
位電圧選択回路３３１に出力するので、当該３行目の第１の単位電圧選択回路３３１は、
所定の電圧としての電圧ＶＣＯＭＬを共通線Ｚ３に供給する。このため、共通線Ｚ３は電
圧ＶＣＯＭＬとなる。
【００８５】
次に、表示領域８１に係る１〜２５行目に対応した共通線Ｚ１〜Ｚ２５のうち、すでに
説明した共通線Ｚ１、Ｚ３を除く奇数行目の共通線Ｚ（ｋ）（ｋは、５≦ｇ≦２５を満た
す奇数）についての制御回路３０の動作を説明する。
制御回路３０は、走査線Ｙ２への選択電圧の供給に同期して共通線Ｚ３に電圧ＶＣＯＭ
Ｈを供給した場合、同一の１フレーム期間において、共通線Ｚ（ｋ）に、走査線Ｙ（ｋ−
１）への選択電圧の供給に同期して、電圧ＶＣＯＭＨを供給する。一方、制御回路３０は
、走査線Ｙ２への選択電圧の供給に同期して共通線Ｚ３に電圧ＶＣＯＭＬを供給した場合
、同一の１フレーム期間において、共通線Ｚｋに、走査線Ｙ（ｋ−１）への選択電圧の供
給に同期して、電圧ＶＣＯＭＬを供給する。なお、制御回路３０は、表示モード選択信号
ＣＥＮＢがＬレベルになるのに同期して、共通線Ｚ（ｋ）に所定の電圧としての電圧ＶＣ
ＯＭＬを供給する。
【００８６】
続いて、表示領域８１に係る１〜２５行目に対応した共通線Ｚ１〜Ｚ２５のうち、すで
に説明した共通線Ｚ２を除く偶数行目の共通線Ｚ（ｍ）（ｍは、４≦ｍ≦２４を満たす偶
数）についての制御回路３０の動作を説明する。
制御回路３０は、走査線Ｙ１への選択電圧の供給に同期して共通線Ｚ２に電圧ＶＣＯＭ
Ｈを供給した場合、同一の１フレーム期間において、共通線Ｚ（ｍ）に、走査線Ｙ（ｍ−
１）への選択電圧の供給に同期して、電圧ＶＣＯＭＨを供給する。一方、制御回路３０は
、走査線Ｙ１への選択電圧の供給に同期して共通線Ｚ２に電圧ＶＣＯＭＬを供給した場合
、同一の１フレーム期間において、共通線Ｚ（ｍ）に、走査線Ｙ（ｍ−１）への選択電圧
の供給に同期して、電圧ＶＣＯＭＬを供給する。なお、制御回路３０は、表示モード選択
信号ＣＥＮＢがＬレベルになるのに同期して、共通線Ｚ（ｍ）に所定の電圧としての電圧
ＶＣＯＭＬを供給する。
【００８７】
次に、非表示領域８２に係る２６〜３２０行目に対応した共通線Ｚ２６〜Ｚ３２０に対
する制御回路３０の動作を説明する。
まず、非表示領域８２において、最も上に位置する２６行目の共通線Ｚ２６に対する制
御回路３０の動作を説明するが、この動作は、上述した表示領域８１における偶数行の共
通線Ｚ（ｍ）に対する動作と同様である。すなわち、制御回路３０は、走査線Ｙ１への選
択電圧の供給に同期して共通線Ｚ２に電圧ＶＣＯＭＨを供給した場合、同一の１フレーム
期間において、共通線Ｚ２６に、走査線Ｙ２５への選択電圧の供給に同期して、電圧ＶＣ
ＯＭＨを供給する一方、走査線Ｙ１への選択電圧の供給に同期して共通線Ｚ２に電圧ＶＣ
ＯＭＬを供給した場合、同一の１フレーム期間において、共通線Ｚ２６に、走査線Ｙ２５
への選択電圧の供給に同期して、電圧ＶＣＯＭＬを供給する。なお、制御回路３０は、表
示モード選択信号ＣＥＮＢがＬレベルになるのに同期して、共通線Ｚ２６に所定の電圧と
しての電圧ＶＣＯＭＬを供給する。
【００８８】
続いて、非表示領域８２において、最も上に位置する２６行目以外の２７〜３２０行目
の共通線Ｚ２７〜Ｚ３２０に対する制御回路３０の動作について、共通線Ｚ（ｎ）（ｎは
、２７≦ｎ≦３２０を満たす整数）で一般化して説明する。
走査線Ｙ（ｎ−１）に選択電圧が供給される時刻と、走査線Ｙ（ｎ＋１）に選択電圧が
供給される時刻とにおいて、表示モード選択信号ＣＥＮＢは、ともにＬレベルであるので
、制御回路３０は、共通線Ｚ（ｎ）に、電圧ＶＣＯＭＬを供給し続ける。
【００８９】
次に、液晶装置１の部分表示モードにおける動作について説明する。
液晶装置１の部分表示モードにおいて、表示領域８１に係る１行目〜２５行の画素５０
に対して電圧書込を行う場合に、図１４は、正極性書込時の各部電圧の波形を示す図であ
り、図１５は、負極性書込時の各部電圧の波形を示す図である。図１６および図１７は、
それぞれ部分表示モードにおいて、非表示領域８２で最も上に位置する２６行の画素５０
に対して電圧書込を行う場合の各部電圧の波形を示す図である。また、図１８は、部分表
示モードにおいて、非表示領域に係る２５〜３２０行目のうち、２６行目を除く行の画素
５０に対して電圧書込を行う場合の各部電圧の波形を示す図である。
図１４〜図１８において、ＧＡＴＥ（ｐ）は、ｐ行目（ｐは、１≦ｐ≦３２０を満たす
整数）の走査線Ｙ（ｐ）の電圧であり、ＳＯＵＲＣＥ（ｑ）は、ｑ列目（ｑは、１≦ｑ≦
２４０を満たす整数）のデータ線Ｘ（ｑ）の電圧である。また、ＰＩＸ（ｐ、ｑ）は、ｐ
行目の走査線Ｙ（ｐ）と、ｑ列目のデータ線Ｘ（ｑ）との交差に対応して設けられたｐ行
ｑ列の画素５０が備える画素電極５５の電圧である。また、ＶＣＯＭ（ｐ）は、ｐ行目の
共通線Ｚ（ｐ）の電圧である。
【００９０】
まず、図１４を用い、部分表示モードにおいて、表示領域８１に係る１〜２５行目の画
素５０に対する正極性書込時の動作について説明する。
時刻ｔ５１からｔ５８までの期間では、図１１に示した時刻ｔ１１からｔ１８までの期
間と同様に動作するので、その説明は省略する。図１４において時刻ｔ５９は、時刻ｔ５
１から時刻ｔ５８までの期間と同一の１フレーム期間であって、表示モード選択信号ＣＥ
ＮＢがＬレベルとなるタイミングである。
時刻ｔ５９において、表示モード選択信号ＣＥＮＢがＬレベルになると、制御回路３０
は、所定の電圧としての電圧ＶＣＯＭＬを共通線Ｚ（ｐ）に供給する。ここで、共通線Ｚ
（ｐ）の電圧は、時刻ｔ５１からｔ５８までの期間でも、電圧ＶＣＯＭＬなので、引き続
き電圧ＶＣＯＭＬに維持されることになる。
なお、時刻ｔ５９では、走査線Ｙ（ｐ）に選択電圧が供給されていないので、ｑ列目の
データ線Ｘ（ｑ）とｐ行ｑ列の画素５０が備える画素電極５５とは、互いに非接続状態で
ある。また、ｐ行ｑ列の画素５０が備える画素電極５５と、共通線Ｚ（ｐ）との間には、
容量結合が生じている。このため、ｐ行ｑ列の画素５０が備える画素電極５５の電圧ＰＩ
Ｘ（ｐ、ｑ）は、電圧ＶＣＯＭ（ｐ）と電圧ＰＩＸ（ｐ、ｑ）との電位差を保つために電
圧ＶＰ３を維持する。
【００９１】
次に、図１５を用いて、部分表示モードにおいて、表示領域８１に係る１〜２５行目の
画素５０に対する負極性書込時の動作について説明する。
時刻ｔ６１からｔ６８までの期間では、図１２に示した時刻ｔ２１からｔ２８までの期
間と同様に動作するので、その説明は省略する。図１５において時刻ｔ６９は、時刻ｔ６
１から時刻ｔ６８までの期間と同一の１フレーム期間であって、表示モード選択信号ＣＥ
ＮＢがＬレベルとなるタイミングである。
時刻ｔ６９において、表示モード選択信号ＣＥＮＢがＬレベルになると、制御回路３０
は、所定の電圧としての電圧ＶＣＯＭＬを共通線Ｚ（ｐ）に供給する。このため、共通線
Ｚ（ｐ）の電圧ＶＣＯＭ（ｐ）は、低下して、時刻ｔ７０において電圧ＶＣＯＭＬとなる
。
時刻ｔ６９では、走査線Ｙ（ｐ）に選択電圧が供給されていないので、ｑ列目のデータ
線Ｘ（ｑ）とｐ行ｑ列の画素５０が備える画素電極５５とは、互いに非接続状態である。
また、ｐ行ｑ列の画素５０が備える画素電極５５と、共通線Ｚ（ｐ）との間には、容量結
合が生じている。このため、ｐ行ｑ列の画素５０が備える画素電極５５の電圧ＰＩＸ（ｐ
、ｑ）は、電圧ＶＣＯＭ（ｐ）と電圧ＰＩＸ（ｐ、ｑ）との電位差を保つように低下して
、時刻ｔ７０において電圧（ＶＰ４−ＶＣ）となる。ここで、電圧ＶＣは、時刻ｔ６９か
らｔ７０までの期間に、共通線Ｚ（ｐ）の電圧ＶＣＯＭ（ｐ）の電圧が低下した分、すな
わち電圧（ＶＣＯＭＨ−ＶＣＯＭＬ）に等しい。
【００９２】
続いて、液晶装置１の部分表示モードにおいて、非表示領域８２に係る２６行目〜３２
０行目の画素５０に対する書込動作について、２６行目の画素５０と２７〜３２０行目の
画素５０とに分けて説明する。
まず、２６行目の画素５０に対する書込動作について説明する。
図１６は、部分表示モードにおいて、２６行目の画素５０に対する書込動作時における
各部電圧の波形を示す図であり、特に、走査線Ｙ１への選択電圧の供給に同期して共通線
Ｚ２に電圧ＶＣＯＭＬを供給した場合と同一の１フレーム期間における書込を示している
（第１のタイミング）。なお、図において時刻ｔ７２は、表示モード選択信号ＣＥＮＢが
Ｌレベルとなるタイミングであり、図１３における時刻ｔ４１に相当する。
【００９３】
時刻ｔ７１において、２６行目において１行上の走査線Ｙ２５への選択電圧の供給に同
期して、制御回路３０は、共通線Ｚ２６に電圧ＶＣＯＭＬを供給する。ここで、共通線Ｚ
２６の電圧は、時刻ｔ７１より前の期間でも、電圧ＶＣＯＭＬなので、時刻ｔ７１では、
共通線Ｚ２６の電圧ＶＣＯＭ２６は、電圧ＶＣＯＭＬで維持される。
ここで、時刻ｔ７１では、走査線Ｙ２６に選択電圧が供給される前であるので、ｑ列目
のデータ線Ｘ（ｑ）と、２６行ｑ列の画素５０が備える画素電極５５とは、互いに非接続
状態である。また、２６行ｑ列の画素５０が備える画素電極５５と、共通線Ｚ２６との間
には、容量結合が生じている。
このため、２６行ｑ列の画素５０が備える画素電極５５の電圧ＰＩＸ（２６、ｑ）は、
電圧ＶＣＯＭ（２６）と電圧ＰＩＸ（２６、ｑ）との電位差を保つために、電圧ＶＣＯＭ
Ｌを維持する。
【００９４】
時刻ｔ７２において、表示モード選択信号ＣＥＮＢがＬレベルとなると、制御回路３０
は、所定の電圧としての電圧ＶＣＯＭＬを共通線Ｚ２６に供給する。ここで、共通線Ｚ２
６は、時刻ｔ７１からｔ７２の期間でも、電圧ＶＣＯＭＬなので、時刻ｔ７２では、変化
せず、電圧ＶＣＯＭＬを維持することになる。
時刻ｔ７２では、走査線Ｙ２６に選択電圧が供給される前であるので、ｑ列目のデータ
線Ｘ（ｑ）と２６行ｑ列の画素５０が備える画素電極５５とは、互いに非接続接続にある
。また、２６行ｑ列の画素５０が備える画素電極５５と、共通線Ｚ２６との間には、容量
結合が生じている。このため、２６行ｑ列の画素５０が備える画素電極５５の電圧ＰＩＸ
（２６、ｑ）は、電圧ＶＣＯＭ（２６）と電圧ＰＩＸ（２６、ｑ）との電位差を保つため
に、電圧ＶＣＯＭＬを維持する。
【００９５】
時刻ｔ７３において、走査線駆動回路１０が、走査線Ｙ２６に選択電圧を供給すると、
走査線Ｙ２６の電圧ＧＡＴＥ２６は、上昇して、時刻ｔ７４では電圧ＶＧＨとなる。これ
により、走査線Ｙ２６に接続されたＴＦＴ５１が全てオン状態となる。
一方、時刻ｔ７５において、パーシャル回路４０が、所定の電圧としての電圧ＶＣＯＭ
Ｌをデータ線Ｘ（ｑ）に供給する。すると、データ線Ｘ（ｑ）の電圧ＳＯＵＲＣＥ（ｑ）
は、電圧ＶＣＯＭＬとなる。
データ線Ｘ（ｑ）の電圧ＳＯＵＲＣＥ（ｑ）は、走査線Ｙ２６に接続されたオン状態の
ＴＦＴ５１を介して、２６行ｑ列の画素５０が備える画素電極５５に書き込まれる。この
ため、２６行ｑ列の画素５０が備える画素電極５５の電圧ＰＩＸ（２６、ｑ）は、データ
線Ｘ（ｑ）の電圧ＳＯＵＲＣＥ（ｑ）と同電位である電圧ＶＣＯＭＬとなる。
ここで、共通電極Ｚ２６の電圧ＶＣＯＭ２６は、電圧ＶＣＯＭＬであるので、画素容量
５４における画素電極５５および共通電極５６の差電圧はゼロである。このため、２６行
ｑ列の画素５０は、ノーマリーブラックモードのオフである黒表示となる。
【００９６】
時刻ｔ７６において、走査線駆動回路１０により、走査線Ｙ２６に印加される電圧が選
択電圧から非選択電圧に切り替わる。すると、走査線Ｙ２６の電圧ＧＡＴＥ２６は、低下
して、時刻ｔ７７において電圧ＶＧＬとなる。これにより、走査線Ｙ２６にゲートが接続
されたＴＦＴ５１が全てオフ状態となる。
なお、ＴＦＴ５１がオフ状態になっても、画素容量５４は、自身および蓄積容量５３の
容量性によって差電圧ゼロを保持することになる。
【００９７】
図１７は、部分表示モードにおいて、２６行目の画素５０に対する書込動作時における
各部電圧の波形を示す図であり、特に、走査線Ｙ１への選択電圧の供給に同期して共通線
Ｚ２に電圧ＶＣＯＭＨを供給した場合と同一の１フレーム期間における書込を示している
（第２のタイミング）。なお、図において時刻ｔ８３は、表示モード選択信号ＣＥＮＢが
Ｌレベルとなるタイミングであり、図１３における時刻ｔ３５に相当する。
時刻ｔ８１において、走査線Ｙ２５への選択電圧の供給に同期して、制御回路３０は、
共通線Ｚ２６に電圧ＶＣＯＭＨを供給すると、共通線Ｚ２６の電圧ＶＣＯＭ２６は、徐々
に上昇して、時刻ｔ８２において電圧ＶＣＯＭＨとなる。
ここで、時刻ｔ８１では、走査線Ｙ２６に選択電圧が供給される前であるので、ｑ列目
のデータ線Ｘ（ｑ）と、２６行ｑ列の画素５０が備える画素電極５５とは、互いに非接続
状態にある。また、２６行ｑ列の画素５０が備える画素電極５５と、共通線Ｚ２６との間
には、容量結合が生じている。このため、２６行ｑ列の画素５０が備える画素電極５５の
電圧ＰＩＸ（２６、ｑ）は、電圧ＶＣＯＭ（２６）と電圧ＰＩＸ（２６、ｑ）との電位差
（ゼロ）を保つように上昇して、時刻ｔ８２において電圧ＶＣＯＭＨとなる。
【００９８】
時刻ｔ８３において、表示モード選択信号ＣＥＮＢがＬレベルになると、制御回路３０
は、所定の電圧としての電圧ＶＣＯＭＬを共通線Ｚ２６に供給する。このため、共通線Ｚ
２６の電圧ＶＣＯＭ２６は、徐々に低下して、時刻ｔ８４において電圧ＶＣＯＭＬとなる
。
ここで、時刻ｔ８３では、走査線Ｙ２６に選択電圧が供給される前であるので、ｑ列目
のデータ線Ｘ（ｑ）と、２６行ｑ列の画素５０が備える画素電極５５とは、互いに非接続
状態にある。また、２６行ｑ列の画素５０が備える画素電極５５と、共通線Ｚ２６との間
には、容量結合が生じている。このため、２６行ｑ列の画素５０が備える画素電極５５の
電圧ＰＩＸ（２６、ｑ）は、電圧ＶＣＯＭ（２６）と電圧ＰＩＸ（２６、ｑ）との電位差
（ゼロ）を保つように低下して、時刻ｔ８４において電圧ＶＣＯＭＬとなる。
なお、図１７における時刻ｔ８５からｔ８９までの期間では、図１６に示した時刻ｔ７
３からｔ７７までの期間と同様に動作する。
【００９９】
次に、２７〜３２０行目の画素５０に対する書込動作について説明する。
図１８は、部分表示モードにおいて、２７〜３２０行目の画素５０に対する書込動作を
示す図である。部分表示モードにおいて、２７〜３２０行目の共通線Ｚ２７〜Ｚ３２０は
、極性信号ＰＯＬの論理レベルと無関係に電圧ＶＣＯＭＬに保持される。２７〜３２０行
目の走査線に順番に選択電圧になったとき、パーシャル回路４０は、共通線と同じ電圧Ｖ
ＣＯＭＬをそれぞれ１〜２４０列のデータ線に供給するので、当該非表示領域に係る２７
〜３２０行目の画素５０において、画素容量５４の差電圧はゼロに保持されて、ノーマリ
ーブラックモードのオフである黒表示となる。
すなわち、図１８において時刻ｔ９１からｔ９７までの期間では、図１６に示した時刻
ｔ７１からｔ７７までの期間と同様に動作する。
【０１００】
このような第１実施形態によれば、以下のような効果がある。
（１）全画面表示モードの全行と、部分表示モードにおける表示領域８１に係る行でみる
と、電圧ＶＣＯＭＬを共通線（共通電極５６）に供給した後に、正極性書込を行い、電圧
ＶＣＯＭＨを共通電極５６に供給した後に、負極性書込を行うので、上述した従来例のよ
うに、蓄積容量５３と画素容量５４との間で電荷が移動しない。このため、蓄積容量５３
同士の特性が不均一になっても、同一電圧を書き込んだときに、画素電極５５の電圧にば
らつきが生じにい。このため、各画素５０の明るさが不均一となるのが防止されて、表示
品位の低下を抑制できる。
【０１０１】
（２）制御回路３０は、３２０行のそれぞれに対応して、ラッチ回路３１が有する第１の
単位ラッチ回路３１１または第２の単位ラッチ回路３１２と、表示モード回路３２が有す
る第１の単位表示モード回路３２１または第２の単位表示モード回路３２２と、電圧選択
回路３３が有する第１の単位電圧選択回路３３１または第２の単位電圧選択回路３３２と
、を有する。このため、各行の共通線（共通電極５６）に対し、電圧ＶＣＯＭＬまたは電
圧ＶＣＯＭＨを選択的に供給することができる。
さらに、各行の共通線に電圧ＶＣＯＭＬまたは電圧ＶＣＯＭＨのいずれかを印加するか
については、書込極性に合わせられる。このため、上述した従来例のように、蓄積容量５
３の一方の電極に接続された容量線の電圧を、画素容量５４における画素電極５５や共通
電極５６とは異なる電圧に変動させる必要がない。換言すれば、本実施形態にあっては、
蓄積容量５３の一方の電極における電圧が共通電極５６の電圧と同様に変動するので、蓄
積容量５３の一方の電極と、共通電極５６とを一体に形成できる。また、上述したように
、蓄積容量５３の他方の電極は、画素電極５５に接続されているので、蓄積容量５３の他
方の電極と画素電極５５とは、同電位であり、一体に形成できる。
したがって、液晶を挟持する素子基板６０および対向基板７０のうち、素子基板６０に、
蓄積容量５３と画素容量５４とを一体に形成されるＩＰＳやＦＦＳといった液晶装置に好
適となる。
【０１０２】
（３）部分表示モードにおける非表示領域８２の各行では、共通線（共通電極５６）が所
定の電圧としての電圧ＶＣＯＭＬに保持された上で、走査線が選択電圧となったときに、
データ線に所定の電圧としての電圧ＶＣＯＭＬが供給される。すなわち、共通線を電圧Ｖ
ＣＯＭＬとして上で、画素電極５５に電圧ＶＣＯＭＬが書き込まれる。このため、共通電
極５６および画素電極５５は、ともに電圧ＶＣＯＭＬとなるので、液晶には、駆動電圧が
印加されない。すなわち、部分表示モードにおける非表示領域８２では、液晶に駆動電圧
が印加されないので、消費電力を低減できる。
【０１０３】
（４）１行毎に共通電極５６が分割されるとともに、全画面表示モードでは全行の共通電
極に、部分表示モードでは表示領域８１に係る行の共通電極に、それぞれ１行毎に電圧Ｖ
ＣＯＭＬと電圧ＶＣＯＭＨとを供給して、１行毎に正極性書込および負極性書込を行った
。このため、１フレーム期間において正極性書込がなされた画素５０と負極性書込がなさ
れた画素５０とが混在し、これらの画素５０同士でフリッカを相殺させることができるの
で、表示品位の低下をさらに抑制できる。
【０１０４】
＜第１実施形態の改良・応用＞
上述した第１実施形態では、次のような改良・応用が可能である。
【０１０５】
＜所定の電圧＞
上述した第１実施形態では、制御回路３０が、所定の電圧として電圧ＶＣＯＭＬを共通
線Ｚ１〜Ｚ３２０に供給し、パーシャル回路４０が、所定の電圧として電圧ＶＣＯＭＬを
データ線Ｘ１〜Ｘ２４０に供給したが、これに限らず、例えば、制御回路３０が、所定の
電圧として電圧ＶＣＯＭＨを共通線Ｚ１〜Ｚ３２０に供給し、パーシャル回路４０が、所
定の電圧とて電圧ＶＣＯＭＨをデータ線に供給しても良い。
【０１０６】
＜双方向・片方向＞
上述した第１実施形態では、走査線に選択電圧をＹ１、Ｙ２、Ｙ３、…、Ｙ３１９、Ｙ
３２０という順番で印加したが、表示パネルＡＡを回転させた場合にも対処できるように
、Ｙ３２０、Ｙ３１９、Ｙ３１８、…、Ｙ１というように逆の順番で印加しても良い。
走査線に選択電圧を逆の順番で印加する場合、図５に示したシフトレジスタ１１におい
て、ある行に対応する段の転送回路は、出力信号を１行上の行に対応する段の転送回路へ
の入力信号とするとともに、開始パルスＹＤを第３２０段の転送回路の入力信号とする構
成となる。
なお、制御回路３０については、構成について変更なくそのまま用いることができる。
これは、図７に示したラッチ回路３１において、１、３２０行目を除く行に対応する第２
の単位ラッチ回路３１２において、１行上または１行下のいずれかの走査線がＨレベルと
なると、ＮＯＲ回路Ｕ１の出力信号がＬレベルとなって極性信号ＰＯＬを取り込んでラッ
チ信号として出力する構成となっているためである。
逆にいえば、制御回路３０において、走査線に選択電圧を印加する順序を１→３２０行
目の方向と３２０→１行目の方向との双方向に対応させる必要がなく、例えば、１→３２
０行目の方向のみに対応すれば十分というのであれば、図１９に示すように、ラッチ回路
３１の第１の単位ラッチ回路３１１および第２の単位ラッチ回路３１２において、ＮＯＲ
回路Ｕ１を省略するとともに、この省略に合わせて負論理構成の整合性をとるために、第
１のクロックドインバータＵ４および第２のクロックドインバータＵ５において、図７と
比較して反転入力端および非反転入力端の接続を入れ替えた構成とすれば良い。また、３
２０行目については第２の単位ラッチ回路３１２とする。
このような構成によれば、１行上の走査線がＨレベルとなったときに、極性信号ＰＯＬ
を取り込んでラッチ信号として出力することができるので、ＮＯＲ回路Ｕ１を省略する分
だけ、回路構成を簡略化することができる。
【０１０７】
＜電圧選択回路＞
図９に示した電圧選択回路３３のうち、第１の単位電圧選択回路３３１におけるトラン
スファゲートＵ２２の入力端子、および、第２の単位電圧選択回路３３２におけるトラン
スファゲートＵ２３の入力端子には、それぞれ相対的に高い電圧ＶＣＯＭＨが供給され、
第１の単位電圧選択回路３３１におけるトランスファゲートＵ２３の入力端子、および、
第２の単位電圧選択回路３３２におけるトランスファゲートＵ２２の入力端子には、それ
ぞれ相対的に低い電圧ＶＣＯＭＬが供給されている。
本実施形態において、トランスファゲートＵ２２、Ｕ２３は、反転制御入力端子および
非反転制御入力端子の論理レベルでオンオフ制御されることから明らかなように、ｐチャ
ネル型トランジスタとｎチャネル型トランジスタとを並列接続した構成を想定しているが
、入力端子に供給される電圧は固定であるため、両チャネルのトランジスタを並列接続と
する必要はなく、いずれか一方のチャネル型トランジスタで構成しても良いのである。
すなわち、第１の単位電圧選択回路３３１におけるトランスファゲートＵ２２および第
２の単位電圧選択回路３３２におけるトランスファゲートＵ２３を、単なるｎチャネル型
トランジスタとして、そのソース電極に電圧ＶＣＯＭＨを供給し、ドレイン電極を共通線
に接続するとともに、ゲート電極にインバータＵ２１による電圧指示信号の反転信号を供
給する一方、第１の単位電圧選択回路３３１におけるトランスファゲートＵ２３および第
２の単位電圧選択回路３３２におけるトランスファゲートＵ２２を、単なるｐチャネル型
トランジスタとして、そのソース電極に電圧ＶＣＯＭＬを供給し、ドレイン電極を共通線
に接続するとともに、ゲート電極に電圧指示信号を供給する構成としても良い。
なお、トランスファゲートを用いるにしても、一方のチャネル型トランジスタを用いる
にしても、電圧ＶＣＯＭＨ、ＶＣＯＭＬに接続されるトランジスタのチャネル長について
は、他のトランジスタのチャネル長よりも短くするのが好ましい。
【０１０８】
＜表示領域・非表示領域の変更・固定化＞
上述した実施形態では、表示領域８１に係る画素５０を１〜２５行目とし、非表示領域
８２に係る画素５０を２６〜３２０行目としたが、表示領域８１および非表示領域８２に
係る行の割り当ては、これに限られない。例えば、表示領域８１に係る画素５０を下半分
の１６１〜３２０行目とし、非表示領域８２に係る画素５０を上半分の１〜１６０行目と
しても良い。このように表示領域８１を１６１〜３２０行目とし、非表示領域８２を１〜
１６０行目とする場合、走査線Ｙ１〜Ｙ３２０への選択電圧の印加動作に際し、１フレー
ム期間の最初である時刻（図１３でいえばｔ３１、ｔ３７）よりも後であって、走査線Ｙ
１に選択電圧への印加が開始する時刻（図１３でいえばｔ３２、ｔ３８）よりも前の時刻
から、同一の１フレーム期間において走査線Ｙ１６０への選択電圧への印加が終了する時
刻まで、表示モード選択信号ＣＥＮＢをＬレベルとすれば良い。
【０１０９】
また、表示領域８１および非表示領域８２を変更可能とするのではなく、固定化しても
良い。すなわち、第１実施形態のような表示領域８１を１〜２５行目とし、非表示領域８
２を２６〜３２０行目に固定化しても良い。
このように固定化する場合、図２０に示されるように、表示モード回路３２のうち、表
示領域８１に固定化される１〜２５行目に対応するラッチ信号ＬＡＴ１〜ＬＡＴ２５と表
示モード選択信号ＣＥＮＢとを論理演算する構成が不要となる。なお、表示領域８１およ
び非表示領域８２を固定化する場合であっても、非表示領域８２に固定化される２６〜３
２０行目については、全画面表示モードにおいて表示モード選択信号ＣＥＮＢがＨレベル
となるので、図２０に示されるように表示モード選択信号ＣＥＮＢと論理演算する構成を
存置させる必要がある。
換言すれば、表示領域８１に係る行では、ラッチ回路３１における第１の単位ラッチ回
路３１１または第２の単位ラッチ回路３１２と、電圧選択回路３３における第１の単位電
圧選択回路３３１または第２の単位電圧選択回路３３２とにより第１単位選択回路を構成
できるのに対し、非表示領域８２係る行では、さらに表示モード回路３２における第１の
単位表示モード回路３２１または第２の単位表示モード回路３２２をくわえて第２単位選
択回路が構成されることになる。
なお、表示領域８１および非表示領域８２を固定化する場合、ラッチ回路３１について
は、双方向に対応する図７に示した構成のほか、片方向に対応した図１９に示した構成も
適用可能である。
【０１１０】
＜第２実施形態＞
次に、本発明の第２実施形態に係る液晶装置について説明する。
この第２実施形態に係る液晶装置は、第１実施形態における制御回路３０（図６参照）
の回路構成を変更したものであり、図２１は、変更した制御回路３０Ａの構成を示すブロ
ック図である。
また、第２実施形態においてパーシャル回路４０は、部分表示モードにおいて非表示領
域８２に係る走査線に選択電圧が印加されたときに、所定の電圧としての電圧ＶＣＥＮＴ
をデータ線Ｘ１〜Ｘ２４０に供給する。なお、その他の構成については、第１実施形態と
同様であり、説明を省略する。
【０１１１】
この図に示されるように、制御回路３０Ａは、第１実施形態と同様なラッチ回路３１を
有するが、回路構成の異なる表示モード回路３２Ａおよび電圧選択回路３３Ａを備える。
まず、表示モード回路３２Ａについて説明する。図２２は、表示モード回路３２Ａの構
成を示すブロック図である。
この図に示されるように、表示モード回路３２Ａは、走査線Ｙ１〜Ｙ３２０のそれぞれ
に対応して設けられた単位表示モード回路３２１Ａを有し、この単位表示モード回路３２
１Ａは、インバータＵ３１、第１のトランスファゲートＵ３２および第２のトランスファ
ゲートＵ３３を有する。
【０１１２】
インバータＵ３１の入力端子には、表示モード選択信号ＣＥＮＢが入力され、インバー
タＵ３１の出力端子は、第１のトランスファゲートＵ３２の反転入力制御端子と、第２の
トランスファゲートＵ３３の非反転入力制御端子とにそれぞれ接続されている。
第１のトランスファゲートＵ３２の入力端子には、同一行のラッチ回路３１から出力さ
れたラッチ信号ＬＡＴが入力される。また、第１のトランスファゲートＵ３２の反転入力
制御端子には、インバータＵ３１の出力端子が接続され、第１のトランスファゲートＵ３
２の非反転入力制御端子には、表示モード選択信号ＣＥＮＢが入力される。
第２のトランスファゲートＵ３３の入力端子には、所定の電圧としての電圧ＶＣＥＮＴ
が入力される。ここで、電圧ＶＣＥＮＴは、電圧ＶＣＯＭＬと電圧ＶＣＯＭＨとの中間電
圧である。また、第２のトランスファゲートＵ３３の反転入力制御端子には、表示モード
選択信号ＣＥＮＢが入力され、第２のトランスファゲートＵ３３の非反転入力制御端子に
は、インバータＵ３１の出力端子が接続されている。
【０１１３】
このような構成の単位表示モード回路３２１Ａにおいて、Ｈレベルの表示モード選択信
号ＣＥＮＢが入力されると、このＨレベルの表示モード選択信号ＣＥＮＢは、第１のトラ
ンスファゲートＵ３２の非反転入力制御端子に入力されるとともに、インバータＵ３１に
より極性が反転されてＬレベルの信号となり、第１のトランスファゲートＵ３２の反転入
力制御端子に入力される。このため、第１のトランスファゲートＵ３２がオン状態となり
、このオン状態にある第１のトランスファゲートＵ３２の入力端子に入力されたラッチ信
号ＬＡＴが、電圧指示信号ＣＴＲＬとして出力される。
一方、Ｌレベルの表示モード選択信号ＣＥＮＢが入力されると、このＬレベルの表示モ
ード選択信号ＣＥＮＢは、第２のトランスファゲートＵ３３の反転入力制御端子に入力さ
れるとともに、インバータＵ３１により極性が反転されてＨレベルの信号となり、第２の
トランスファゲートＵ３３の非反転入力制御端子に入力される。このため、第２のトラン
スファゲートＵ３３がオン状態となり、このオン状態にある第２のトランスファゲートＵ
３３の入力端子に入力された所定の電圧としての電圧ＶＣＥＮＴが、信号ＶＰＡＲＴとし
て出力される。
【０１１４】
なお、単位表示モード回路３２１Ａは、上述したように、表示モード選択信号ＣＥＮＢ
がＨレベルであれば、ラッチ信号ＬＡＴを電圧指示信号ＣＴＲＬとして出力し、表示モー
ド選択信号ＣＥＮＢがＬレベルであれば、所定の電圧としての電圧ＶＣＥＮＴを信号ＶＰ
ＡＲＴとして出力する。すなわち、単位表示モード回路３２１Ａは、電圧指示信号ＣＴＲ
Ｌと、所定の電圧としての電圧ＶＣＥＮＴである信号ＶＰＡＲＴとを排他的に出力する。
【０１１５】
次に、図２１における電圧選択回路３３Ａについて説明する。図２３は、電圧選択回路
３３Ａの構成を示すブロック図である。
この図に示されるように、電圧選択回路３３Ａは、第１実施形態（図９参照）と同様に
、奇数行のそれぞれに対応して設けられた第１の単位電圧選択回路３３１と、偶数行のそ
れぞれに対応して設けられた第２の単位電圧選択回路３３２と、を備える。ただし、奇数
行の共通線には、同じ行の第１の単位電圧選択回路３３１の出力端にくわえて、同じ行の
信号ＶＰＡＲＴが供給される信号線に接続され、偶数行の共通線には、同じ行の第２の単
位電圧選択回路３３２の出力端にくわえて、同じ行の信号ＶＰＡＲＴが供給される信号線
に接続されている。
【０１１６】
この電圧選択回路３３Ａは、次のように動作する。
すなわち、奇数ｒ（ｒは、１≦ｒ≦３１９を満たす奇数）行についてみたとき、電圧選
択回路３３Ａは、表示モード回路３２ＡからＨレベルの電圧指示信号ＣＴＲＬ（ｒ）を入
力すると、奇数ｒ行目の共通線Ｚ（ｒ）に電圧ＶＣＯＭＬを供給し、Ｌレベルの電圧指示
信号ＣＴＲＬ（ｒ）を入力すると、共通線Ｚ（ｒ）に電圧ＶＣＯＭＨを供給する。なお、
電圧選択回路３３Ａは、表示モード回路３２Ａから所定の電圧としての電圧ＶＣＥＮＴで
ある信号ＶＰＡＲＴ（ｒ）を入力すると、共通線Ｚ（ｒ）に電圧ＶＣＥＮＴを供給する。
一方、偶数ｓ（ｓは、２≦ｓ≦３２０を満たす偶数）行についてみたとき、電圧選択回
路３３Ａは、表示モード回路３２ＡからＨレベルの電圧指示信号ＣＴＲＬ（ｓ）を入力し
たとき、偶数ｓ行目の共通線Ｚ（ｓ）に電圧ＶＣＯＭＨを供給し、Ｌレベルの電圧指示信
号ＣＴＲＬ（ｓ）を入力したとき、共通線Ｚ（ｓ）に電圧ＶＣＯＭＬを供給する。なお、
電圧選択回路３３Ａは、表示モード回路３２Ａから所定の電圧としての電圧ＶＣＥＮＴで
ある信号ＶＰＡＲＴ（ｓ）を入力すると、共通線Ｚ（ｒ）に電圧ＶＣＥＮＴを供給する。
【０１１７】
このような制御回路３０Ａは、全画面表示モードでは、第１実施形態に係る制御回路３
０（図１０参照）と同様に動作する。このため、制御回路３０Ａについては、部分表示モ
ードにおける動作を中心に説明する。図２４は、部分表示モードにおける制御回路３０Ａ
の動作を示す図であって、走査線の選択に対して共通線の電圧がどのように変化するのか
を示す図である。
なお、第２実施形態においても、表示領域８１に係る画素５０を１〜２５行目とし、非
表示領域８２に係る画素５０を２６〜３２０行目としているので、表示モード選択信号Ｃ
ＥＮＢは、図２４に示されるように、時刻ｔ３５Ａから時刻ｔ３７Ａまでの期間、および
、時刻ｔ４１Ａから時刻ｔ４３Ａまでの期間にわたってＬレベルとなる。
【０１１８】
第１実施形態に係る制御回路３０は、部分表示モードである場合、図１３に示したよう
に、時刻ｔ３５から時刻ｔ３７までの期間および時刻ｔ４１から時刻ｔ４３までの期間（
すなわち、表示モード選択信号ＣＥＮＢがＬレベルとなる期間にわたって、所定の電圧と
して電圧ＶＣＯＭＬを共通線に供給する。
一方、本実施形態に係る制御回路３０Ａは、図２４に示されるように、表示モード選択
信号ＣＥＮＢがＬレベルとなる期間にわたって、所定の電圧として電圧ＶＣＥＮＴを共通
線に供給する。
【０１１９】
このような制御回路３０Ａを備えた液晶装置の部分表示モードにおける動作について説
明する。
第２実施形態で部分表示モードとなる場合、表示領域８１に係る１行目〜２５行目の画
素５０に対して電圧書込を行うときに、図２５は、正極性書込時の各部電圧の波形を示す
図であり、図２６は、負極性書込時の各部電圧の波形を示す図である。
図２７および図２８は、それぞれ部分表示モードにおいて、非表示領域８２で最も上に
位置する２６行目の画素５０に対して電圧書込を行う場合の各部電圧の波形を示す図であ
る。また、図２８は、部分表示モードにおいて、非表示領域に係る２５〜３２０行目のう
ち、２６行目を除く行の画素５０に対して電圧書込を行う場合の各部電圧の波形を示す図
である。
【０１２０】
まず、図２５を用い、部分表示モードにおいて表示領域に係る１行目〜２５行目の画素
５０に対する正極性書込時の動作について説明する。
時刻ｔ５１Ａからｔ５９Ａまでの期間では、図１４に示した時刻ｔ５１からｔ５９まで
の期間と同様に動作する。
【０１２１】
時刻ｔ５９Ａにおいて、表示モード選択信号ＣＥＮＢがＬレベルとなるのに同期して、
制御回路３０Ａにより、所定の電圧としての電圧ＶＣＥＮＴを共通線Ｚ（ｐ）に供給する
ると、共通線Ｚ（ｐ）の電圧ＶＣＯＭ（ｐ）は、次第に上昇して、時刻ｔ６０Ａにおいて
電圧ＶＣＥＮＴとなる。
時刻ｔ５９Ａでは、走査線Ｙ（ｐ）に選択電圧が供給されていないので、ｑ列目のデー
タ線Ｘ（ｑ）と、ｐ行ｑ列の画素５０が備える画素電極５５とは、互いに非接続状態であ
る。また、ｐ行ｑ列の画素５０が備える画素電極５５と、共通線Ｚ（ｐ）に接続された共
通電極５６との間には、容量結合が生じている。このため、ｐ行ｑ列の画素５０が備える
画素電極５５の電圧ＰＩＸ（ｐ、ｑ）は、電圧ＶＣＯＭ（ｐ）と電圧ＰＩＸ（ｐ、ｑ）と
の電位差を保つように上昇して、時刻ｔ６０Ａにおいて、電圧（ＶＰ３＋ＶＣＡ）となる
。ここで、電圧ＶＣＡは、時刻ｔ５９Ａからｔ６０Ａまでの期間に、共通線Ｚ（ｐ）に接
続された共通電極５６の電圧ＶＣＯＭ（ｐ）の電圧が上昇した分、すなわち電圧（ＶＣＥ
ＮＴ−ＶＣＯＭＬ）に等しい。
【０１２２】
次に、図２６を用いて、部分表示モードにおいて１行目〜２５行目の画素５０に対する
負極性書込時の動作について説明する。
時刻ｔ６１Ａからｔ６９Ａまでの期間では、図１５に示した時刻ｔ６１からｔ６９まで
の期間と同様に動作する。
時刻ｔ６９Ａにおいて、表示モード選択信号ＣＥＮＢがＬレベルとなるのに同期して、
制御回路３０Ａにより、所定の電圧としての電圧ＶＣＥＮＴを共通線Ｚ（ｐ）に供給する
と、共通線Ｚ（ｐ）に接続された共通電極５６の電圧ＶＣＯＭ（ｐ）は、次第に低下して
、時刻ｔ７０Ａにおいて電圧ＶＣＥＮＴとなる。
時刻ｔ６９Ａでは、走査線Ｙ（ｐ）に選択電圧が供給されていないので、ｑ列目のデー
タ線Ｘ（ｑ）と、ｐ行ｑ列の画素５０が備える画素電極５５とは、互いに非接続状態であ
る。また、ｐ行ｑ列の画素５０が備える画素電極５５と、共通線Ｚｐに接続された共通電
極５６との間には、容量結合が生じている。このため、ｐ行ｑ列の画素５０が備える画素
電極５５の電圧ＰＩＸ（ｐ、ｑ）は、電圧ＶＣＯＭ（ｐ）と電圧ＰＩＸ（ｐ、ｑ）との電
位差を保つように低下して、時刻ｔ７０Ａでは電圧（ＶＰ４−ＶＣＢ）となる。ここで、
電圧ＶＣＢは、時刻ｔ６９Ａからｔ７０Ａまでの期間に、共通線Ｚ（ｐ）に接続された共
通電極５６の電圧ＶＣＯＭ（ｐ）の電圧が低下した分、すなわち電圧（ＶＣＯＭＨ−ＶＣ
ＥＮＴ）に等しい。
【０１２３】
続いて、第２実施形態の部分表示モードにおいて、非表示領域８２に係る２６行目〜３
２０行目の画素５０に対する書込動作について、２６行目の画素５０と２７〜３２０行目
の画素５０とに分けて説明する。
まず、２６行目の画素５０に対する書込動作について説明する。
図２７は、部分表示モードにおいて、２６行目の画素５０に対する書込動作時における
各部電圧の波形を示す図であり、特に、走査線Ｙ１への選択電圧の供給に同期して共通線
Ｚ２に電圧ＶＣＯＭＬを供給した場合と同一の１フレーム期間における書込を示している
（第１のタイミング）。なお、図において時刻ｔ７２Ａは、表示モード選択信号ＣＥＮＢ
がＬレベルとなるタイミングであり、図２２における時刻ｔ４１Ａに相当する。
【０１２４】
時刻ｔ７１Ａにおいて、２６行目において１行上の走査線Ｙ２５への選択電圧の供給に
同期して、制御回路３０Ａは、共通線Ｚ２６に電圧ＶＣＥＮＴを供給する。ここで、共通
線Ｚ２６の電圧は、時刻ｔ７１Ａより前の期間でも、電圧ＶＣＥＮＴなので、時刻ｔ７１
Ａでは、共通線Ｚ５６の電圧ＶＣＯＭ２６は、電圧ＶＣＥＮＴで維持される。
ここで、時刻ｔ７１Ａでは、走査線Ｙ２６に選択電圧が供給される前であるので、ｑ列
目のデータ線Ｘ（ｑ）と、２６行ｑ列の画素５０が備える画素電極５５とは、互いに非接
続状態である。また、２６行ｑ列の画素５０が備える画素電極５５と、共通線Ｚ２６との
間には、容量結合が生じている。
このため、２６行ｑ列の画素５０が備える画素電極５５の電圧ＰＩＸ（２６、ｑ）は、
電圧ＶＣＯＭ（２６）と電圧ＰＩＸ（２６、ｑ）との電位差を保つために、電圧ＶＣＥＮ
Ｔを維持する。
【０１２５】
時刻ｔ７２Ａにおいて、表示モード選択信号ＣＥＮＢがＬレベルになると、制御回路３
０は、所定の電圧としての電圧ＶＣＥＮＴを共通線Ｚ２６に供給する。ここで、共通線Ｚ
２６の電圧は、時刻ｔ７１Ａからｔ７２Ａの期間でも、電圧ＶＣＥＮＴなので、時刻ｔ７
２Ａでは、変化せず、電圧ＶＣＥＮＴを維持することになる。
時刻ｔ７２Ａでは、走査線Ｙ２６に選択電圧が供給されていないので、ｑ列目のデータ
線Ｘ（ｑ）と、２６行ｑ列の画素５０が備える画素電極５５とは、互い非接続状態にある
。また、２６行ｑ列の画素５０が備える画素電極５５と、共通線Ｚ２６との間には、容量
結合が生じている。このため、２６行ｑ列の画素５０が備える画素電極５５の電圧ＰＩＸ
（２６、ｑ）は、電圧ＶＣＯＭ（２６）と電圧ＰＩＸ（２６、ｑ）との電位差を保つため
に、電圧ＶＣＥＮＴを維持する。
【０１２６】
時刻ｔ７３Ａにおいて、走査線駆動回路１０が、走査線Ｙ２６に選択電圧を供給すと、
走査線Ｙ２６の電圧ＧＡＴＥ２６は、上昇して、時刻ｔ７４Ａでは電圧ＶＧＨとなる。こ
れにより、走査線Ｙ２６に接続されたＴＦＴ５１が全てオン状態となる。
一方、時刻ｔ７５Ａにおいて、パーシャル回路４０が、所定の電圧としての電圧ＶＣＥ
ＮＴをデータ線Ｘ（ｑ）に供給すると、データ線Ｘ（ｑ）の電圧ＳＯＵＲＣＥ（ｑ）は、
電圧ＶＣＥＮＴとなる。
データ線Ｘ（ｑ）の電圧ＳＯＵＲＣＥ（ｑ）は、走査線Ｙ２６に接続されたオン状態の
ＴＦＴ５１を介して、２６行ｑ列の画素５０が備える画素電極５５に書き込まれる。この
ため、２６行ｑ列の画素５０が備える画素電極５５の電圧ＰＩＸ（２６、ｑ）は、データ
線Ｘ（ｑ）の電圧ＳＯＵＲＣＥ（ｑ）と同電位である電圧ＶＣＥＮＴとなる。
ここで、共通電極Ｚ２６の電圧ＶＣＯＭ２６は、電圧ＶＣＥＮＴであるので、画素容量
５４における画素電極５５および共通電極５６の差電圧はゼロである。このため、２６行
ｑ列の画素５０は、ノーマリーブラックモードのオフである黒表示となる。なお、時刻ｔ
７６Ａからｔ７７Ａまでの期間の動作は、図１６に示した時刻ｔ７６からｔ７７までの期
間について、電圧ＶＣＯＭＬを電圧ＶＣＥＮＴと読み替えた動作と同様である。
【０１２７】
図２８は、第２実施形態の部分表示モードにおいて、２６行目の画素５０に対する書込
動作時における各部電圧の波形を示す図であり、特に、走査線Ｙ１への選択電圧の供給に
同期して共通線Ｚ２に電圧ＶＣＯＭＨを供給した場合と同一の１フレーム期間における書
込を示している（第２のタイミング）。ただし、時刻ｔ８１Ａからｔ８９Ａまでの期間の
動作は、図１７に示した時刻ｔ８１からｔ８９までの期間について、電圧ＶＣＯＭＬを電
圧ＶＣＥＮＴと読み替えた動作と同様である。
【０１２８】
次に、２７〜３２０行目の画素５０に対する書込動作について説明する。
図２９は、第２実施モードの部分表示モードにおいて、２７〜３２０行目の画素５０に
対する書込動作を示す図である。部分表示モードにおいて、２７〜３２０行目の共通線Ｚ
２７〜Ｚ３２０は、図２４に示されるように電圧ＶＣＥＮＴに保持される。２７〜３２０
行目の走査線に順番に選択電圧になったとき、パーシャル回路４０は、共通線と同じ電圧
ＶＣＥＮＴをそれぞれ１〜２４０列のデータ線に供給するので、当該非表示領域に係る２
７〜３２０行目の画素５０において、画素容量５４の差電圧はゼロに保持されて、ノーマ
リーブラックモードのオフである黒表示となる。
すなわち、図２９において時刻ｔ９１からｔ９７までの期間では、図２７に示した時刻
ｔ７１からｔ７７までの期間と同様に動作する。
【０１２９】
このような第２実施形態によれば、上述した第１実施形態と同様の効果を奏することが
できる。
また、上述した第２実施形態では、所定の電圧としての電圧ＶＣＥＮＴは、電圧ＶＣＯ
ＭＬと電圧ＶＣＯＭＨとの中間電圧としたが、これに限らず、例えば電圧ＶＣＯＭＬまた
は電圧ＶＣＯＭＨと一方と同電位であっても良い。
【０１３０】
＜第３実施形態＞
次に、本発明の第３実施形態に係る液晶装置について説明する。
この第３実施形態に係る液晶装置は、第１実施形態における画素５０（図３参照）を変
更したものである。図３０は、第３実施形態に係る画素５０Ａの構成を示す拡大平面図で
ある。なお、第３実施形態に係る画素５０Ａは、補助共通線ＺＡおよびコンタクト配線５
８を備える点において、第１実施形態の画素５０とは異なる。その他の構成については、
第１実施形態と同様であり、説明を省略する。
補助共通線ＺＡは、導電性の金属膜からなり、１行毎に分割して、すなわち、共通電極
５６（共通線）に対応するように、走査線Ｙに沿って形成されている。詳細には、ある行
の補助共通線ＺＡは、当該行の走査線と、当該行よりも１行下の行の共通電極５６（共通
線）との間において走査線に沿った方向に形成されている。
【０１３１】
コンタクト配線５８は、画素５０Ａ毎に設けられた導電性の金属膜であり、領域５８１
において補助共通線ＺＡと接続され、領域５８２において共通電極５６（共通線）に接続
されている。
上述したように共通電極５６は、ＩＴＯ等の透明電極から構成されるので、抵抗率が比
較的高く、時定数が大きくなる傾向にあるが、この第３実施形態によれば、各行の共通電
極５６は、それぞれ補助共通線ＺＡと並列接続となり、合成抵抗が低下するので、各行の
共通電極５６の時定数を低下させることが可能となる。
【０１３２】
＜変形例＞
なお、本発明は、上述した各実施形態に限定されるものではなく、本発明の目的を達成
できる範囲での変形、改良等は本発明に含まれるものである。
例えば制御回路３０は、あくまでも一例であり、共通線Ｚ１〜Ｚ３２０の電圧を、全画
面表示モードにおいては図１０に示されるような波形とし、部分表示モードにおいては図
１３に示されるような波形とするものであれば、図６〜図８に示した構成に限られない。
同様に、制御回路３０Ａは、あくまでも一例であり、共通線Ｚ１〜Ｚ３２０の電圧を、全
画面表示モードにおいては図１０に示されるような波形とし、部分表示モードにおいては
図２４に示されるような波形とするものであれば、図２１〜図２３に示した構成に限られ
ない。
【０１３３】
上述した各実施形態では、３２０行の走査線Ｙと、２４０列のデータ線Ｘと、を備える
ものとしたが、これに限らず、例えば、４８０行の走査線Ｙと、６４０列のデータ線Ｘと
、を備えても良い。
【０１３４】
また、上述した各実施形態では、透過型の表示を行うものとしたが、これに限らず、例
えば、バックライト９０からの光を利用する透過型表示と、外光の反射光を利用する反射
型表示と、を兼ね備えた半透過反射型の表示を行っても良い。
上述した各実施形態では、液晶は、ノーマリーブラックモードで動作するものとしたが
、これに限らず、例えばノーマリーホワイトモードで動作するものであっても良い。
上述した各実施形態では、ＴＦＴとしてアモルファスシリコンからなるＴＦＴ５１を設
けたが、これに限らず、例えば低温ポリシリコンからなるＴＦＴを設けても良い。
【０１３５】
上述した各実施形態では、共通電極５６の上に第２絶縁膜６４を形成し、この第２絶縁
膜６４の上に画素電極５５を形成したが、これに限らず、例えば、画素電極５５の上に第
２絶縁膜６４を形成し、この第２絶縁膜６４の上に共通電極５６を形成しても良い。すな
わち、画素毎に矩形状の画素電極５５と帯状の共通電極５６とは、いずれか一方が上層側
となり、いずれかの他方が下層側となっても良い。ただし、スリット状の開口部５５Ａは
、上層側、つまり液晶に近い側に設けられる。
なお、上述した各実施形態では、液晶がＦＦＳモードで動作するものとしたが、例えば
ＩＰＳモードで動作するものであっても良い。
【０１３６】
上述した各実施形態では、共通電極５６を１行毎に分割して設けたが、これに限らず、
例えば、２、３行以上の所定数の行毎に分割して設けても良い。ここで例えば、共通電極
５６（共通線）を２行毎に分割して設けた場合、走査線数が「３２０」であれば、共通線
数は半分の「１６０」となる。この場合、制御回路３０（３０Ａ）は、電圧ＶＣＯＭＬ、
ＶＣＯＭＨの一方から他方へ、走査線を２行選択する毎に切り替える。このため、各行に
対する書込極性が、正極性→正極性→負極性→負極性→（正極性）、という順番で実行さ
れるので、データ線駆動回路２０は、正極性の画像信号と負極性の画像信号とを２行の走
査線が選択される毎に、書込極性に合わせて交互に供給することになる。
また、所定数の行毎に、例えば２行毎に共通電極５６を設ける場合、行毎に補助共通線
ＺＡを設けるとともに、１つの共通電極５６が共用される２行の補助共通線ＺＡ同士を電
気的に接続しても良いし、共通電極５６と対をなすように１つの補助共通線ＺＡを設ける
とともに、対をなす共通電極５６および補助共通線ＺＡ同士を接続する構成としても良い
。なお、所定数の行毎に共通電極５６を設ける場合において、補助共通線ＺＡを設けなく
ても良いのはもちろんである。
【０１３７】
また、上述した各実施形態では、データ線駆動回路２０とパーシャル回路４０とを別個
に設けたが、これに限らず、例えばデータ線駆動回路２０とパーシャル回路４０とを一体
化した構成であっても良い。
【０１３８】
上述した各実施形態では、走査線駆動回路１０が、シフトレジスタ１１を備えた構成と
したが、これに限らず、例えばシフトレジスタ１１の代わりにデコーダを備えた構成とし
ても良い。走査線駆動回路１０がシフトレジスタ１１の代わりにデコーダを備える場合、
Ｈレベルとなるパルス信号を出力する順番を、１、２、３、…、３２０行目という順番に
限られず、自由に設定することができ、さらに、予め定めた行のみ対してパルス信号を出
力することができる。
【０１３９】
＜電子機器＞
次に、上述した実施形態に係る液晶装置を適用した電子機器の一例について説明する。
図３１は、液晶装置１を適用した携帯電話機の構成を示す斜視図である。携帯電話機３
０００は、複数の操作ボタン３００１およびスクロールボタン３００２ならびに液晶装置
１を備える。スクロールボタン３００２を操作することによって、液晶装置１に表示され
る画面がスクロールされる。
【０１４０】
なお、液晶装置１が適用される電子機器としては、図３１に示した携帯電話機のほか、
パーソナルコンピュータ、情報携帯端末、デジタルスチルカメラ、液晶テレビ、ビューフ
ァインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ
、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、
タッチパネルを備えた機器等が挙げられる。そして、これらの各種電子機器の表示部とし
て、前述した液晶装置が適用可能である。
【図面の簡単な説明】
【０１４１】
【図１】本発明の第１実施形態に係る液晶装置のブロック図である。
【図２】同液晶装置の部分表示モードにおける表示画面を示す図である。
【図３】同液晶装置が備える画素の拡大平面図である。
【図４】同画素近傍の断面図である。
【図５】同液晶装置における走査線駆動回路のブロック図である。
【図６】同液晶装置における制御回路のブロック図である。
【図７】同制御回路におけるラッチ回路のブロック図である。
【図８】同制御回路における表示モード回路のブロック図である。
【図９】同制御回路におけるが備える電圧選択回路のブロック図である。
【図１０】全画面表示モードにおける走査線および共通線の電圧を示す図である。
【図１１】全画面表示モードの正極性書込時における各部の電圧波形を示す図である。
【図１２】全画面表示モードの負極性書込時における各部の電圧波形を示す図である。
【図１３】部分表示モードにおける走査線および共通線の電圧波形を示す図である。
【図１４】部分表示モードにおいて表示領域での正極性書込時の電圧波形図である。
【図１５】部分表示モードにおいて表示領域での負極性書込時の電圧波形図である。
【図１６】部分表示モードにおいて２６行目での書込時の電圧波形図である。
【図１７】部分表示モードにおいて２６行目での書込時の電圧波形図である。
【図１８】部分表示モードにおいて非表示領域での書込時の電圧波形図である。
【図１９】第１実施形態におけるラッチ回路の別の構成を示すブロック図である。
【図２０】第１実施形態におけるラッチ回路のさらに別の構成を示すブロック図である。
【図２１】本発明の第２実施形態に係る液晶装置の制御回路のブロック図である。
【図２２】同制御回路における表示モード回路のブロック図である。
【図２３】同制御回路における電圧選択回路のブロック図である。
【図２４】部分表示モードにおける走査線および共通線の電圧波形を示す図である。
【図２５】部分表示モードにおいて表示領域での正極性書込時の電圧波形図である。
【図２６】部分表示モードにおいて表示領域での負極性書込時の電圧波形図である。
【図２７】部分表示モードにおいて２６行目での書込時の電圧波形図である。
【図２８】部分表示モードにおいて２６行目での書込時の電圧波形図である。
【図２９】部分表示モードにおいて非表示領域での書込時の電圧波形図である。
【図３０】本発明の第３実施形態に係る液晶装置の画素の拡大平面図である。
【図３１】上述した液晶装置を適用した携帯電話機の構成を示す斜視図である。
【図３２】従来例に係る液晶装置の正極性書込時のタイミングチャートである。
【図３３】従来例に係る液晶装置の負極性書込時のタイミングチャートである。
【符号の説明】
【０１４２】
１…液晶装置、１０…走査線駆動回路、２０…データ線駆動回路、３０、３０Ａ…制御回
路（第１制御回路）、３１…ラッチ回路、３２、３２Ａ…表示モード回路、３３、３３Ａ
…電圧、４０…パーシャル回路（第２制御回路）、５０、５０Ａ…画素、５３…蓄積容量
、５４…画素容量、５５…画素電極、５６…共通電極、６０…素子基板（第１基板）、７
０…対向基板（第２基板）、８１…表示領域、８２…非表示領域、３０００…携帯電話機
（電子機器）、Ａ…表示画面（全画面）、Ｘ…データ線、Ｙ…走査線、Ｚ…共通線
【図１】
2008107790.tif 000003
【図２】
2008107790.tif 000004
【図３】
2008107790.tif 000005
【図４】
2008107790.tif 000006
【図５】
2008107790.tif 000007
【図６】
2008107790.tif 000008
【図７】
2008107790.tif 000009
【図８】
2008107790.tif 000010
【図９】
2008107790.tif 000011
【図１０】
2008107790.tif 000012
【図１１】
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【図１２】
2008107790.tif 000014
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
2008107790.tif 000020
【図１９】
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【図２０】
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【図２１】
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【図２２】
2008107790.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
2008107790.tif 000029
【図２８】
2008107790.tif 000030
【図２９】
2008107790.tif 000031
【図３０】
2008107790.tif 000032
【図３１】
2008107790.tif 000033
【図３２】
2008107790.tif 000034
【図３３】
2008107790.tif 000035