(57)【要約】【課題】電極の形状精度を低下させない化合物半導体装置の製造方法を提供する。【解決手段】化合物半導体ウエハ１にダイシングガイド２を隔てて縦横複数列に配列された化合物半導体素子３を形成し、各化合物半導体素子３の表面に電極４を形成すると同時に、この電極４と同じ材料で上記ダイシングガイド２の表面に保護膜５を形成した後、上記化合物半導体ウエハ１をダイシングすることにより、個々の化合物半導体装置６を得る化合物半導体装置６の製造方法において、上記保護膜５を上記化合物半導体素子３との境界に沿って上記ダイシングガイド２より狭い幅に形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
化合物半導体ウエハにダイシングガイドを隔てて縦横複数列に配列された化合物半導体素子を形成し、各化合物半導体素子の表面に電極を形成すると同時に、この電極と同じ材料で上記ダイシングガイドの表面に保護膜を形成した後、上記化合物半導体ウエハをダイシングすることにより、個々の化合物半導体装置を得る化合物半導体装置の製造方法において、上記保護膜を上記化合物半導体素子との境界に沿って上記ダイシングガイドより狭い幅に形成することを特徴とする化合物半導体装置の製造方法。
【請求項２】
上記保護膜の幅を１０μｍ〜２０μｍとすることを特徴とする請求項１記載の化合物半導体装置の製造方法。
【請求項３】
上記化合物半導体素子がＧａＡｓ系半導体素子であることを特徴とする請求項１又は２記載の化合物半導体装置の製造方法。
【請求項４】
上記保護膜は、上記ダイシングガイドの表面に金属を蒸着した後、熱処理することにより得られる半導体結晶と金属との合金膜であることを特徴とする請求項１〜３いずれか記載の化合物半導体装置の製造方法。
【請求項５】
上記保護膜は、表面がｎ型化合物半導体結晶であるＧａＡｓ系半導体素子の表面に、ＡｕＧｅ／Ｎｉ／Ａｕ膜を蒸着により形成し、その後、３９０℃〜５００℃で熱処理することにより、ｎ型化合物半導体結晶とＡｕ，Ｇｅ，Ｎｉ，Ａｕとの合金膜を形成して得ることを特徴とする請求項１〜４いずれか記載の化合物半導体装置の製造方法。
【請求項６】
上記保護膜は、表面がｐ型化合物半導体結晶であるＧａＡｓ系半導体素子の表面に、ＡｕＺｎ／Ｎｉ／Ａｕ膜を蒸着により形成し、その後、３９０℃〜５００℃で熱処理することにより、ｐ型化合物半導体結晶とＡｕ，Ｚｎ，Ｎｉ，Ａｕとの合金膜を形成して得ることを特徴とする請求項１〜４いずれか記載の化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電極の形状精度を低下させない化合物半導体装置の製造方法に関する。
【背景技術】
【０００２】
化合物半導体装置の製造においては、化合物半導体ウエハに多数の化合物半導体素子を形成しておき、各化合物半導体素子の表面に電極を形成して化合物半導体装置（個別でない状態）とし、この化合物半導体ウエハを化合物半導体装置単位に分割して個別の化合物半導体装置を得る。
【０００３】
分割は、ダイシング法という切削加工法の一種で行う。このために、化合物半導体ウエハに化合物半導体素子を形成する際に、化合物半導体素子間にダイシングガイドと呼ばれるエリアが設けられる。
【０００４】
図３に示されるように、従来の化合物半導体装置の製造方法では、化合物半導体ウエハ１にダイシングガイド２を隔てて縦横複数列に配列された化合物半導体素子３を形成し、各化合物半導体素子３の表面に電極４を形成して化合物半導体装置６を形成した後、上記化合物半導体ウエハ１をダイシングすることにより、個々の化合物半導体装置６を得る。
【０００５】
しかし、化合物半導体は、シリコン半導体と異なり、非常に割れやすい。このため、ダイシング時に化合物半導体装置６に欠けやクラックが発生する。図４に示されるように、欠け４１は化合物半導体装置の一部分が脱落してしまうものであり、クラック４２はひび割れである。これら欠け４１やクラック４２があると、化合物半導体装置６の電気的特性の不良や形状の不良が生じる。
【０００６】
この対策として、従来は、ダイシング装置のブレードの材質を改良したり、ダイシング条件（切削速度、切削回転数、切削水量等）を適正化してきた。しかし、大きな効果はなかった。また、ダイシングガイド２の幅を拡大することでダイシングガイド２に生じた欠けやクラックが化合物半導体装置に及ばないようにすると、化合物半導体ウエハの１枚当たりから化合物半導体装置を取得できる個数が低下し、また、切削速度を低減して欠けやクラックの発生を抑えると、ダイシング工程の時間が延びてスループットが低下する。
【０００７】
これに対し、特許文献１では、図５に示されるように、ダイシングガイド２の表面全体に電極４の材料と半導体結晶との合金膜を電極４の形成と同時に形成し、この合金膜をダイシング時の保護膜５１とする。これにより、ダイシング時の欠けやクラックを大幅に低減することができた。
【０００８】
図６に示されるように、ダイシングは、合金膜の全体を切削するのではなく、化合物半導体装置６を囲む所定幅の保護膜５１が残るように行う。
【０００９】
【特許文献１】特開２０００−１５０４２３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、電極４と保護膜５１とをフォトリソグラフィ技術により同時に形成しようとすると、保護膜５１の面積が電極４の面積に比べて顕著に大であるため、微細な形状を要求される電極４の形状の精度が大幅に低下する。
【００１１】
なぜならば、面積小の微細パターンと大パターンとを同時に形成する場合に問題となるのは、面積の違いによって適正フォト条件（露光量、現像時間など）が異なることである。保護膜５１の面積が電極４の面積に比べて顕著に大であるとき、電極４の微細パターンは形成が困難となる。
【００１２】
形状の精度が低下する問題は、レジスト形成工程、電極材料のウエットエッチング工程にも共通の問題である。
【００１３】
また、エッチング法でなく、リフトオフ法により電極を形成する場合にも、金属膜の剥離（リフトオフ）前のレジストを溶解させる前処理において、保護膜近傍と電極近傍でレジスト溶解のムラが発生し易く、電極の形状不良が生じやすくなる。
【００１４】
電極形成の工程と、保護膜形成の工程とを別々に分ければ、電極の形状不良が生じる問題は解決されるが、工程数が増大するマイナス面の方が大きい。
【００１５】
そこで、本発明の目的は、上記課題を解決し、電極の形状精度を低下させない化合物半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
上記目的を達成するために本発明は、化合物半導体ウエハにダイシングガイドを隔てて縦横複数列に配列された化合物半導体素子を形成し、各化合物半導体素子の表面に電極を形成すると同時に、この電極と同じ材料で上記ダイシングガイドの表面に保護膜を形成した後、上記化合物半導体ウエハをダイシングすることにより、個々の化合物半導体装置を得る化合物半導体装置の製造方法において、上記保護膜を上記化合物半導体素子との境界に沿って上記ダイシングガイドより狭い幅に形成するものである。
【００１７】
上記保護膜の幅を１０μｍ〜２０μｍとしてもよい。
【００１８】
上記化合物半導体素子がＧａＡｓ系半導体素子であってもよい。
【００１９】
上記保護膜は、上記ダイシングガイドの表面に金属を蒸着した後、熱処理することにより得られる半導体結晶と金属との合金膜であってもよい。
【００２０】
上記保護膜は、表面がｎ型化合物半導体結晶であるＧａＡｓ系半導体素子の表面に、ＡｕＧｅ／Ｎｉ／Ａｕ膜を蒸着により形成し、その後、３９０℃〜５００℃で熱処理することにより、ｎ型化合物半導体結晶とＡｕ，Ｇｅ，Ｎｉ，Ａｕとの合金膜を形成して得てもよい。
【００２１】
上記保護膜は、表面がｐ型化合物半導体結晶であるＧａＡｓ系半導体素子の表面に、ＡｕＺｎ／Ｎｉ／Ａｕ膜を蒸着により形成し、その後、３９０℃〜５００℃で熱処理することにより、ｐ型化合物半導体結晶とＡｕ，Ｚｎ，Ｎｉ，Ａｕとの合金膜を形成して得てもよい。
【発明の効果】
【００２２】
本発明は次の如き優れた効果を発揮する。
【００２３】
（１）電極の形状精度が低下しない。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の一実施形態を添付図面に基づいて詳述する。
【００２５】
図１に示されるように、本発明は、化合物半導体ウエハ１にダイシングガイド２（図中、寸法線で区切った区間のこと）を隔てて縦横複数列に配列された化合物半導体素子３を形成し、各化合物半導体素子３の表面に電極４を形成すると同時に、この電極４と同じ材料で上記ダイシングガイド２の表面に保護膜５を形成した後、上記化合物半導体ウエハ１をダイシングすることにより、個々の化合物半導体装置６を得る化合物半導体装置６の製造方法において、上記保護膜５を上記化合物半導体素子３との境界に沿って上記ダイシングガイド２より狭い幅に形成するものである。
【００２６】
図１は、ダイシングをする直前の化合物半導体ウエハ１を一部拡大した図である。化合物半導体装置６は、例えば、表面がｎ型結晶であるＧａＡｓ系半導体素子３の表面にｎ型の電極４を形成したＧａＡｓ系半導体装置６である。
【００２７】
化合物半導体素子３は、上面視で矩形のものであり、複数の化合物半導体素子３が縦横に等間隔で配列される。化合物半導体素子３，３間には、ダイシング時に切削除去される部分として、適宜な幅のダイシングガイド２が設定される。ダイシングガイド２の幅は、例えば、４０μｍである。
【００２８】
保護膜５は、電極４と同時に電極４と同じ材料で形成されるので、電極４がｎ型電極であれば、保護膜５もｎ型電極材料で形成される。より詳しくは、表面がｎ型化合物半導体結晶であるＧａＡｓ系半導体素子の表面に、ＡｕＧｅ／Ｎｉ／Ａｕ膜を蒸着により形成する。その後、３９０℃〜５００℃で熱処理することにより、ｎ型化合物半導体結晶とＡｕ，Ｇｅ，Ｎｉ，Ａｕとの合金膜を形成する。または、表面がｐ型化合物半導体結晶であるＧａＡｓ系半導体素子の表面に、ＡｕＺｎ／Ｎｉ／Ａｕ膜を蒸着により形成する。その後、３９０℃〜５００℃で熱処理することにより、ｐ型化合物半導体結晶とＡｕ，Ｚｎ，Ｎｉ，Ａｕとの合金膜を形成する。
【００２９】
この合金膜が化合物半導体素子３内に形成されて電極４となり、同時にダイシングガイド２にも形成されて保護膜５となる。
【００３０】
熱処理は、電極４と化合物半導体素子３の表面の結晶とが良好なオーミック接合となるように行う。熱処理は、例えば、約４１０℃で１０分間行う。
【００３１】
保護膜５は、ダイシングガイド２と化合物半導体素子３との境界に沿ってダイシングガイド２の表面に形成され、かつ、ダイシングガイド２より狭い幅に形成される。保護膜５の幅は、例えば、１０μｍである。このため、ダイシングガイド２には保護膜５がない非保護部７が同時に形成される。
【００３２】
図５、図６に示した特許文献１の発明では、電極４とダイシングガイド２の全体を覆う保護膜５１とを同時に形成しようとしたため、電極４の形状の精度が低下する問題があった。
【００３３】
これに対し、本発明によれば、保護膜５の幅をダイシングガイド２より狭くしたので、電極４と保護膜５とをフォトリソグラフィ技術により同時に形成するとき、保護膜５の面積が電極４の面積に比べて従来ほど顕著には大とならない。よって、電極４の形状の精度が低下することがない。そして、電極４と保護膜５とを同時に形成することができるようになったので、保護膜形成の工程が余分に増加することがない。
【００３４】
図１の化合物半導体ウエハ１をダイシングにより個々の化合物半導体装置６に分割（切り離すこと）すると、図２のようになる。すなわち、ダイシングガイド２の全体を切削するのではなく、保護膜５の外側（非保護部７側）に沿ってｄの部分を切削するようダイシングを行うことにより、ダイシングガイド２は保護膜５の幅だけ残る。このとき、保護膜５の存在により、ダイシング時に化合物半導体素子３（化合物半導体装置６）に欠け、クラックが発生することが防止される。また、ダイシング時に非保護部７に欠け、クラックが発生しても、保護膜５の存在により、その欠け、クラックが化合物半導体素子３（化合物半導体装置６）まで到達することがない。
【００３５】
このように、保護膜５を形成したことにより、ダイシング時に化合物半導体装置６が保護される。保護膜５の幅は１０μｍ〜２０μｍが好ましい。保護膜の幅を１０μｍ未満にすると、欠け、クラックが化合物半導体装置６に生じる可能性が高い。
【図面の簡単な説明】
【００３６】
【図１】本発明の一実施形態を示す化合物半導体ウエハの部分拡大平面図である。
【図２】本発明により製造された化合物半導体装置の平面図である。
【図３】従来の化合物半導体ウエハの部分拡大平面図である。
【図４】従来技術により製造された化合物半導体装置の平面図である。
【図５】特許文献１の化合物半導体ウエハの部分拡大平面図である。
【図６】特許文献１により製造された化合物半導体装置の平面図である。
【符号の説明】
【００３７】
１  化合物半導体ウエハ
２  ダイシングガイド
３  化合物半導体素子
４  電極
５  保護膜
６  化合物半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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