(57)【要約】【課題】素子バラツキなどが生じた場合に、位相ノイズを効果的に低減することが困難であった。【解決手段】電圧制御発振器は、電圧制御発振部へ動作電流を供給する可変電流生成回路と、インダクタと可変容量素子とで構成される共振回路を有し、可変電流生成回路の生成する電流に基づいた振幅の出力信号を出力する電圧制御発振部と、出力信号が入力され、可変電流生成回路の出力する電流の変化量に対する出力信号の振幅変化に基づいて電流設定信号を生成し、可変電流生成回路に供給する第１の最適化回路とを有する【選択図】  図１
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【特許請求の範囲】
【請求項１】
電圧制御発振部へ動作電流を供給する可変電流生成回路と、
インダクタと可変容量素子とで構成される共振回路を有し、前記可変電流生成回路の生成する電流に基づいた振幅の出力信号を出力する前記電圧制御発振部と、
前記出力信号が入力され、前記可変電流生成回路の出力する電流の変化量に対する当該出力信号の振幅変化に基づいて電流設定信号を生成し、前記可変電流生成回路に供給する第１の最適化回路とを有する電圧制御発振器。
【請求項２】
前記第１の最適化回路は、さらに、
前記電圧制御発振部の出力信号のピーク電圧と、予め設定された基準耐圧値とを比較し、当該比較の結果に基づいて、前記電流設定信号を生成することを特徴とする請求項１記載の電圧制御発振器。
【請求項３】
前記第１の最適化回路は、第１の電流設定値変化に基づいた前記可変電流回路の出力する電流の所定の変化量に対応する出力信号の振幅変化を基準値として記憶し、第２の電流設定値変化に基づいた前記可変電流回路の出力する電流の前記所定の変化量に対応する出力信号の振幅変化が前記基準値に満たない場合に、最適化動作を終了することを特徴とする請求項１あるいは２に記載の電圧制御発振器。
【請求項４】
前記電圧制御発振器は、多相出力の電圧制御発振器であることを特徴とする請求項１乃至３のいずれか１項に記載の電圧制御発振器。
【請求項５】
前記電圧制御発振器は、前記多相出力の出力間位相誤差を補正する第２の最適化回路を有することを特徴とする請求項４記載の電圧制御発振器。
【請求項６】
前記第２の最適化回路は、前記多相出力の出力間位相誤差を検出する位相検波回路と、前記位相誤差に基づいて位相誤差を補正する信号を出力する判定回路とを有することを特徴とする請求項５記載の電圧制御発振器
【請求項７】
前記位相誤差を補正する信号は、前記可変容量素子の容量値を設定する信号であることを特徴とする請求項６記載の電圧制御発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電圧制御発振器に関し、特に局部信号発生器などに用いられる電圧制御発振器に関する。
【背景技術】
【０００２】
無線機器では、データ信号を変調あるいは復調を行なうことにより通信が行なわれている。そのため、無線機器には、この変調あるいは復調を行なうための局部発振器が設けられている。この局部発振器としては、入力電圧に基づいて発振周波数が決定される電圧制御発振器などが用いられる。このような電圧制御発振器では、発振出力信号に位相ノイズが重畳されてしまう場合がある。この位相ノイズは、電圧制御発振器を構成する素子の素子特性あるいは、電源のノイズ等に起因している。位相ノイズは、送受信信号に対するノイズであるため、感度や信号品質の劣化を招いてしまう。この位相ノイズを除去するための電圧制御発振器が特許文献１、特許文献２などに記載されている。
【０００３】
図５に特許文献１に記載の電圧制御発振器を示す。図７に示す電圧制御発振器では、制御電圧Ｖｔｕによって、可変容量ＣＶ１１、ＣＶ１２の容量値が制御される。したがって、ＬＣ共振回路の容量成分が変化し、一般的にｆｏ＝１／{２π（Ｌ×Ｃ）０．５}で表される発振周波数ｆｏが変化する。
【０００４】
特許文献１に記載の技術では、発振周波数を制御する電圧Ｖｔｕに基づいて、増幅部４３に流す電流量を変化させる。この電流量の変化によって、増幅部４３のゲインを変化させ、位相ノイズを低減させている。特許文献２には、能動負荷を変化させることにより、発振信号の振幅を制御することが可能な電圧制御発振器が示されている。
【０００５】
しかしながら、特許文献１および２に記載の技術では、電圧制御発振器を形成する素子のバラツキなどにより、増幅部が必要以上の増幅を行なってしまう場合がある。この場合、特許文献１のように出力する周波数を指定する制御電圧に基づいて振幅の制御を行なっても、必要以上の増幅をしてしまい、位相ノイズ特性は劣化してしまう場合がある。
【特許文献１】特開２００１−３１３５２７号公報
【特許文献２】特開２００７−２８６１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来の電圧制御発振器では、素子バラツキによって位相ノイズ特性の劣化が生じる場合があった。
【課題を解決するための手段】
【０００７】
本発明の１態様による電圧制御発振器は、電圧制御発振部へ動作電流を供給する可変電流生成回路と、インダクタと可変容量素子とで構成される共振回路を有し、可変電流生成回路の生成する電流に基づいた振幅の出力信号を出力する電圧制御発振部と、出力信号が入力され、可変電流生成回路の出力する電流の変化量に対する出力信号の振幅変化に基づいて電流設定信号を生成し、可変電流生成回路に供給する第１の最適化回路とを有する。
【０００８】
振幅の変化に基づいて、電流を設定するため、電流量が変化しても振幅変化が見られない場合などに、電圧制御発振部に対して過大な電流を供給することがない。
【発明の効果】
【０００９】
本発明によれば、電圧制御発振器における位相ノイズを低減させることが可能となる。
【発明を実施するための最良の形態】
【００１０】
実施の形態１
【００１１】
以下、図面を参照して本発明の実施の形態について説明する。図１は、本発明の実施の形態１に関わる電圧制御発振器１００を示す図である。図１に示すように、本実施の形態の電圧制御発振器１００は、可変電流生成回路１、電圧制御発振部２、第１の最適化回路３、第２の最適化回路４を有している。
【００１２】
可変電流生成回路１は、入力される電流設定信号ＶＩに基づいて、電圧制御発振部２が動作する際の動作電流を生成する。なお、この動作電流は、電流設定信号ＶＩによって変化させることが可能である。電圧制御発振部２は、周波数制御電圧Ｖｔｕに基づいた周波数の電圧信号を出力する。なお、図１から分かるように、本実施の形態の電圧制御発振部２は、９０度ずつ異なった４相の信号（ＶＰ０、ＶＰ９０、ＶＰ１８０、ＶＰ２７０）を出力する。第１の最適化回路３は、電圧制御発振部２の出力に基づいて、上記した電流設定信号ＶＩを出力する。第２の最適化回路４は、電圧制御発振部２の出力に基づいて、４相の出力信号の直交位相誤差を低く抑えるための信号を出力する。以下、個々のブロックの詳細な構成について説明する。
【００１３】
可変電流生成回路１は、電源電圧ＶＤＤ（第１の電源電圧）、第１のＰＭＯＳトランジスタＰ１、電流源Ｉｐを有している。第１のＰＭＯＳトランジスタＰ１のソースには第１の電源電圧ＶＤＤ１が接続され、ドレインはＰＭＯＳトランジスタＰ１のゲート及び電流源Ｉｐの一端に接続されている。また、電流源Ｉｐの他端は第２の電源電圧である接地電位に接続されている。この電流源Ｉｐには、第１の最適化回路３が出力する電流設定信号ＶＩが与えられ、電流設定信号ＶＩに基づいた電流値Ｉ０の電流を生成している。
【００１４】
電圧制御発振部２は、第２のＰＭＯＳトランジスタＰ２、第３のＰＭＯＳトランジスタＰ３、第１〜第４のインダクタＬ１１、Ｌ１２、Ｌ２１、Ｌ２２、可変キャパシタＣＶ１１、ＣＶ１２、ＣＶ２１、ＣＶ２２、Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２、第１〜第８のＮＭＯＳトランジスタＮ１１〜Ｎ１４、Ｎ２１〜Ｎ２４を有している。
【００１５】
第１のＰＭＯＳトランジスタＰ１及び第２のＰＭＯＳトランジスタＰ２はカレントミラー回路を構成している。このカレントミラーによって電圧制御発振部２に動作電流が供給される。なお、電圧制御発振部２に、実際に供給される電流は、ＰＭＯＳトランジスタＰ１とＰ２のミラー比に基づいたＩ１＝Ｉ０×ｍの電流値と成る。第２のＰＭＯＳトランジスタＰ２のソースは、電源電圧ＶＤＤに接続され、ドレインは第１のインダクタＬ１１と第２のインダクタＬ１２との間のノードに接続されている。また、ＰＭＯＳトランジスタＰ２のゲートは、第１のＰＭＯＳトランジスタＰ１のゲートに接続されている。
【００１６】
第１のＰＭＯＳトランジスタＰ１及び第３のＰＭＯＳトランジスタＰ３はカレントミラー回路を構成している。このカレントミラーによって電圧制御発振部２に動作電流が供給される。電圧制御発振部２に、実際に供給される電流は、ＰＭＯＳトランジスタＰ１とＰ３のミラー比に基づいたＩ１＝Ｉ０×ｍの電流値と成る。第３のＰＭＯＳトランジスタＰ３のソースは、電源電圧ＶＤＤに接続され、ドレインは第３のインダクタＬ２１と第４のインダクタＬ２２との間のノードに接続されている。また、ＰＭＯＳトランジスタＰ３のゲートは、第１のＰＭＯＳトランジスタＰ１のゲートに接続されている。
【００１７】
以下、第１のインダクタＬ１１のＰＭＯＳトランジスタＰ２と接続されないノードをＰ、第２のインダクタＬ１２のＰＭＯＳトランジスタＰ２と接続されないノードをＱ、第３のインダクタＬ２１のＰＭＯＳトランジスタＰ３と接続されないノードをＲ、第４のインダクタＬ２２のＰＭＯＳトランジスタＰ３と接続されないノードをＳと称して、電圧制御発振部２の詳細な接続関係について説明する（図１、参照）。
【００１８】
可変キャパシタＣＶ１１及び可変キャパシタＣＶ１２は、ノードＰ−Ｑ間に直列に接続される。可変キャパシタＣＶ１１は、ノードＰに接続され、可変キャパシタＣＶ１２は、ノードＱに接続される。可変キャパシタＣＶ１１とＣＶ１２の間のノードには周波数制御電圧Ｖｔｕが印加される。
【００１９】
可変キャパシタＣ１１及びＣ１２も、ノードＰ−Ｑ間に直列に接続される。可変キャパシタＣ１１は、ノードＰに接続され、可変キャパシタＣ１２は、ノードＱに接続される。可変キャパシタＣ１１と可変キャパシタＣ１２との間のノードは接地電位に接続されている。
【００２０】
このように、第１のインダクタＬ１１及び第２のインダクタＬ１２、可変キャパシタＣＶ１１及び可変キャパシタＣＶ１２及び可変キャパシタＣ１１及び可変キャパシタＣ１２は、互いに並列に接続されている。
【００２１】
第１のＮＭＯＳトランジスタＮ１１及び第２のＮＭＯＳトランジスタＮ１２のソースはそれぞれ接地電位に接続され、ドレインはノードＰに接続されている。また、ＮＭＯＳトランジスタＮ１１のゲートには出力信号ＶＰ２７０が入力されている。ＮＭＯＳトランジスタＮ１２のゲートは、ノードＱに接続されている。
【００２２】
第３のＮＭＯＳトランジスタＮ１３及び第４のＮＭＯＳトランジスタＮ１４のソースはそれぞれ接地電位に接続され、ドレインはノードＱに接続されている。また、ＮＭＯＳトランジスタＮ１４のゲートには出力信号ＶＰ１８０が入力されている。ＮＭＯＳトランジスタＮ１３のゲートは、ノードＰに接続されている。
【００２３】
本実施の形態において、ノードＰは、第２の出力端子に相当し、第２の出力信号ＶＰ９０を出力している。また、ノードＱは、第１の出力端子に相当し、第１の出力信号ＶＰ０を出力している。
【００２４】
可変キャパシタＣＶ２１及び可変キャパシタＣＶ２２は、ノードＲ−Ｓ間に直列に接続される。可変キャパシタＣＶ２１は、ノードＲに接続され、可変キャパシタＣＶ２２は、ノードＳに接続される。可変キャパシタＣＶ２１とＣＶ２２の間のノードには周波数制御電圧Ｖｔｕが印加される。
【００２５】
可変キャパシタＣ２１及びＣ２２も、ノードＲ−Ｓ間に直列に接続される。可変キャパシタＣ２１は、ノードＲに接続され、可変キャパシタＣ２２は、ノードＳに接続される。可変キャパシタＣ２１と可変キャパシタＣ２２との間のノードは接地電位に接続されている。
【００２６】
第５のＮＭＯＳトランジスタＮ２１及び第６のＮＭＯＳトランジスタＮ２２のソースはそれぞれ接地電位に接続され、ドレインはノードＲに接続されている。また、ＮＭＯＳトランジスタＮ２１のゲートには出力信号ＶＰ０が入力されている。ＮＭＯＳトランジスタＮ２２のゲートは、ノードＳに接続されている。
【００２７】
第７のＮＭＯＳトランジスタＮ２３及び第８のＮＭＯＳトランジスタＮ２４のソースはそれぞれ接地電位に接続され、ドレインはノードＳに接続されている。また、ＮＭＯＳトランジスタＮ２４のゲートには出力信号ＶＰ９０が入力されている。ＮＭＯＳトランジスタＮ２３のゲートは、ノードＲに接続されている。
【００２８】
本実施の形態において、ノードＲは、第４の出力端子に相当し、第４の出力信号ＶＰ２７０を出力している。また、ノードＳは、第３の出力端子に相当し、第３の出力信号ＶＰ１８０を出力している。
【００２９】
第１の最適化回路３は、電流設定信号ＶＩを生成する回路である。第１の最適化回路３は、ピーク電圧検出回路３１、第１の判定回路３２、電流設定値保存回路３３、第１のスイッチＳＷ１、第２のスイッチＳＷ２を有している。
【００３０】
ピーク電圧検出回路３１には、４相の発振信号（電圧制御発振器の出力信号）が第１のスイッチＳＷ１を介して入力される。ピーク電圧検出回路３１は、入力される４相の信号のそれぞれのピーク電圧を検出する。このピーク電圧検出回路３１は、発振信号ＶＰ０、ＶＰ９０、ＶＰ１８０、ＶＰ２７０のピーク電圧値を検出し、平均化した直流電圧を出力する。
【００３１】
第１の判定回路３２は、ピーク電圧検出回路３１によって出力される直流電圧に基づいて、発振振幅を補正するための制御信号を出力する。電流設定値保存回路３３は、第１の判定回路３２から出力される制御信号に基づいて、電流を設定するための電流設定信号ＶＩを定電流生成回路１内部の電流源Ｉｐへと出力する。また、電流設定値保存回路３３は、電流設定信号ＶＩを保存する。第１の判定回路３２と電流設定値保存回路３３との間には第２のスイッチＳＷ２が接続されている。
【００３２】
第２の最適化回路４は、直交位相誤差を補正する信号を生成する回路である。ここで、位相誤差を補正する信号は、電圧制御発振部２内の可変キャパシタＣ１１、Ｃ１２、Ｃ２１、Ｃ２２の容量値を設定する容量設定信号に相当する。第２の最適化回路４は、９０度位相検波器４１、第２の判定回路４２、容量設定値保存回路４３、第３のスイッチＳＷ３、第４のスイッチＳＷ４を有している。
【００３３】
９０度位相検波器４１は、直交する差動対信号の直交誤差を検出する回路である。この差動対信号は、第３のスイッチＳＷ３を介して入力される。なお、差動対信号の詳細については後述する。
【００３４】
第２の判定回路４２は、９０度位相検波器４１によって検出された直交誤差に基づいて、この直交誤差を補正するための信号を出力する回路である。容量設定値保存回路４３は、第２の判定回路４２によって出力された信号に基づいて、直交位相誤差を低く抑えるための容量設定信号を可変キャパシタＣ１１、Ｃ１２、Ｃ２１、Ｃ２２へ供給する。また、容量設定値保存回路４３は、容量設定信号を保存する回路である。第２の判定回路と容量設定値保存回路との間には、第４のスイッチＳＷ４が接続されている。
【００３５】
本実施の形態の電圧制御発振器１００は、上記したような構成となっている。ここで、本実施の形態の電圧制御発振器１００は、４相の出力を行う電圧制御発振器１００を示している。このような４相出力の電圧制御発振器において、バラツキにより、必要以上に振幅が大きくなった場合には、位相ノイズに加え、素子耐圧を超える電圧を増幅部のトランジスタ（Ｎ１１〜Ｎ１４、Ｎ２１〜Ｎ２４）に与えてしまう恐れも生じる。そこで、４相出力の電圧制御発振器において、素子耐圧を超える電圧が与えられてしまう場合を図２および図３を用いて説明する。
【００３６】
図２は、本実施の形態でいえば、ＶＰ９０を出力するノードＰに接続される増幅部のＮＭＯＳトランジスタＮ１１、Ｎ１２を例に、トランジスタの各端子に印加される電圧を示した図である。４相出力のトランジスタの場合、増幅部のトランジスタＮ１１、Ｎ１２のゲートにはノードＰの出力電圧ＶＰ９０と９０度の位相差を持った電圧ＶＰ１８０、ＶＰ０が入力される。Ｎ１２のドレイン電圧ＶＰ９０及びゲート電圧ＶＰ０の波形を図３に示す。図３に示すように、ドレインとゲートには、９０度の位相差を持つ電圧が入力されるため、ドレインに入力される電圧は低くなり、ゲートに印加される電圧が高くなる場合が存在する。このような電圧を印加した場合、トランジスタの耐圧が低下してしまう。４相出力の電圧制御発振器において、バラツキにより、必要以上に振幅が大きくなった場合には、この素子耐圧についても考慮する必要性が生じる。
【００３７】
そのため、本実施の形態のように構成された電圧制御発振器１００では、通常動作の電圧制御による所定周波数信号の出力の前に、上記の耐圧、位相ノイズ、直交位相の誤差を考慮して、第１の最適化回路３及び第２の最適化回路４による最適化動作が実行される。以下、本実施の形態の電圧制御発振器１００の最適化動作について説明する。
【００３８】
まず。第１の最適化回路によって、第１の最適化動作が行なわれる。この第１の最適化は、電圧制御発振部２に流れる電流量を決定するための最適化である。第１の最適化は、以下の２つの観点から行なわれる。
１．  電流が増加することによって増幅部を構成するトランジスタのゲートに耐圧以上の電圧がかかってしまわないようにする。
２．  過剰電流によって、出力波形に２次歪みなどが生じ、位相ノイズの特性が悪化しないようにする。
【００３９】
第１の最適化では、上記１の観点から、ピーク電圧が、耐圧として定められている電圧値以下かどうかの判定、上記２の観点から、電流を増加させた場合に振幅は大きくなっているかという判定が行なわれる。なお、以下の説明において、発振する周波数に対応する周波数制御電圧Ｖｔｕは、予め決定され、電圧制御発振部２に入力されているものとする。電圧制御発振器１００は、制御電圧Ｖｔｕに基づいて電圧制御発振部２のインダクタ、キャパシタによる発振動作が行なわれ、４相の出力信号ＶＰ０、ＶＰ９０、ＶＰ１８０、ＶＰ２７０を出力している。ここで、第１の最適化を行なう前の初期設定状態では、第１の最適化回路は、たとえば最小の電流値に対応する電流設定信号ＶＩを出力しているものとする。そのため、電流生成回路１は、出力しうる電流値のうち最小の電流を生成している。この初期状態における出力信号のピーク電圧値をＶ０とする。
【００４０】
図４は、第１の最適化回路が行なう動作を示すフローチャートである。以下、図４を参照して第１の最適化について説明する。
【００４１】
ステップ１（図４、Ｓ１参照）
出力信号ＶＰ０、ＶＰ９０、ＶＰ１８０、ＶＰ２７０は、スイッチＳＷ１を介してピーク電圧検出回路３１へと入力される。ピーク電圧値検出回路３１は、検出したピーク電圧値に対応するピーク電圧値信号を出力する。
【００４２】
ステップ２（図４、Ｓ２参照）
第１の判定回路３２によってピーク電圧値信号の示す電圧値と耐圧基準の基準値との比較が行なわれる。第１の判定回路３２は、ピーク電圧値が基準値以下であれば次のステップへと進み、ピーク電圧値が基準値以上となれば設定電流値を、前々回の設定値に戻す信号を電流設定値保存回路に出力した後に、電流値の設定を終了する。
【００４３】
ステップ３（図４、Ｓ３参照）
初期状態においては、最小電流に設定されているため、後述するステップＳ５において、少なくとも１回の電流の増加が行われる。ステップＳ３では、この初期状態のピーク電圧Ｖ０と、１回の電流増加を行った後のピーク電圧値Ｖ１の比が計算される。１回の電流増加分を一定の値としておけば、初回の電流増加に対するピーク電圧値の上昇分を基準値として用いることが可能である。そのため、第１の判定回路３２は、下記のステップ４における判断の基準値Ｇ０としてＶ０とＶ１の比を記憶する。
【００４４】
ステップ４（図４、Ｓ４参照）
ステップ４において、前回の電流増加後のピーク電圧値Ｖｎ−１（ｎ−１回の電流増加を行なった後のピーク電圧値）Ｖｎ−１と、最新のピーク電圧値（ｎ回の電流増加を行なった後のピーク電圧値）Ｖｎの比Ｇｎを計算する。ここで計算されたＧｎは、ステップ３で記憶された基準値Ｇ０と比較される。ここで、基準値Ｇ０＞Ｇｎとなっていた場合は電流値の設定を終了し、Ｇ０≦Ｇｎであれば、ステップＳ５へと進む。
【００４５】
ステップ５（図４、Ｓ５参照）
第１の判定回路３２は、所定量の電流値を増加させる信号を電流設定値保存回路３３へと出力する。この所定量の電流値とは予め設定された１ステップに相当する電流量を増加させるような信号であれば良い。電流設定値保存回路３３は、新たな電流設定値を記憶し、対応する電流設定信号ＶＩを出力して再びステップＳ１へと戻る。
【００４６】
本実施の形態の第１の最適化装置は第１の判定回路によって、ステップＳ１〜Ｓ５の動作を繰り返し、電流設定値保存回路３３が記憶する電流設定値を更新していく。そして、最終的に電流値が設定された場合に、スイッチＳＷ２を開放状態として電圧制御発振部２に流れる電流を決定する。
【００４７】
このように第１の最適化回路３では、電圧制御発振部２の出力するピーク電圧が、増幅部の耐圧を超えた場合には、それ以上、電圧制御発振部２に流す電流を増加させず、増幅部のトランジスタに素子耐圧以上の電圧がかかることを防止している。
【００４８】
また、ステップ３、Ｓ４によって初回の電流増加時にピーク電圧がどの程度変化するのかを基準値として記憶し、その後、電流増加のたびにピーク電圧がこの基準値と同じ比の上昇を続けるかを確認している。つまり、一定の電流変化量に対する出力電圧の振幅の変化を測定している。ここで、電流増加量は１回目の電流増加量と変わらないのに、同じ比でピーク電圧が上昇しない場合は、振幅が飽和し、それ以上は電流を増加させても過電流を流してしまうことを意味している。つまり、ステップＳ４において、Ｇ０＞Ｇｎと判定された場合は、それ以上電流を増加させても、２次歪み、３次歪みによる位相ノイズを増加させるのみである。従って、本実施の形態の第１の最適化回路では、Ｇ０＞Ｇｎと判定された場合にも電流値の増加を停止し、電流設定を終了する（図５、参照）。
【００４９】
このように第１の最適化回路によって電圧制御発振部２に流れる電流を設定することで位相ノイズを抑えた電圧制御発振器とすることが可能となる。また、４相出力の電圧制御発振器であれば、増幅部のトランジスタに対する耐圧も考慮して電流値を設定することが可能となる。
【００５０】
上記の第１の最適化回路による最適化動作の後に第２の最適化回路４による第２の最適化が行われる。以下、本実施の形態の第２の最適化回路による第２の最適化動作について説明する。
【００５１】
電圧制御発振部２によって出力された４相の発振信号ＶＰ０、ＶＰ９０、ＶＰ１８０、ＶＰ２７０は、第３のスイッチＳＷ３を介して９０度位相検波器４１に入力される。図６は９０度位相検波器４１の内部構成を示す図である。
【００５２】
９０度位相検波器４１は、ミキサー回路５、低帯域通過フィルタ(ＬＰＦ)６を有している。ミキサー回路５は、ＶＰ０−ＶＰ１８０差動対信号Ｖｉ１と、この差動対信号Ｖｉ１に直交するＶＰ９０−ＶＰ２７０差動対信号Ｖｉ２とを乗算する。ＬＰＦ６は、ミキサー回路５の出力する信号の特定周波数以下の信号を通過させるフィルタである。
【００５３】
ＶＰ０−ＶＰ１８０差動対信号と、ＶＰ９０−ＶＰ２７０差動対信号は互いに直交する信号であるため、一方を正弦波で示せば、他方は余弦波で示すことが可能である。ここで、発振振幅をＶａ、発振周波数をｆｏ、Ｖｉ１とＶｉ２の位相遅延をφで示すと、以下のように各差動対信号を表記することが可能である。
ＶＰ０−ＶＰ１８０差動対信号：Ｖｉ１＝Ｖａ・ｓｉｎ（２πｆｏ）
ＶＰ９０−ＶＰ２７０差動対信号：Ｖｉ２＝−Ｖａ・ｃｏｓ（２πｆｏ＋φ）
【００５４】
このＶｉ１及びＶｉ２をミキサー回路５に入力すると、ミキサー回路５は、以下の式で示される信号を出力する
Ｖｏ１＝（ｂ・Ｖａ２／２）{−ｓｉｎ（２π・２ｆｏ＋φ）＋ｓｉｎφ}
【００５５】
上記式において、１項目は、発振周波数の２倍波成分を示し、２項目は位相誤差φから発生するＤＣ成分を示している。そのため、このＤＣ成分は位相誤差を反映した値となる。
【００５６】
ミキサー回路５によって出力された信号Ｖｏ１は、ＬＰＦ６へと入力される。ＬＰＦ６は、１項目を減衰させ、２項目のＤＣ成分に対応する式の信号を出力する。
Ｖｏ２＝（ｂ・Ｖａ２／２）ｓｉｎφ＝Ｖｂ・ｓｉｎφ。
【００５７】
第２の最適化回路では、９０度位相検波器４１の出力が、位相検波信号Ｖｏ２＝Ｖｂ・ｓｉｎφとして第２の判定回路４２へと入力される。位相検波信号Ｖｏ２は、上記に示すＶＰ０−ＶＰ１８０差動対信号Ｖｉ１とＶＰ９０−ＶＰ２７０差動対信号Ｖｉ２の直交（９０度）信号に対する位相誤差φのｓｉｎφに比例する。よって、位相検波信号Ｖｏ２は直交誤差を検出する基準として設定することができる。
【００５８】
Ｖｏ２＝Ｖｂ・ｓｉｎφが入力された第２の判定回路４２は、以下のような制御動作を実行する。まず、９０度位相検波器４１によって出力される位相検波信号Ｖｏ２が予め設定された基準値に対してプラスである場合は、ＶＰ９０−ＶＰ２７０が位相遅れであると判断する。この場合、ＶＰ９０−ＶＰ２７０差動対位相が進むように設定するための命令を容量設定値保存回路４３へと出力する。容量設定値保存回路４３は、Ｃ１２及びＣ２２の容量よりも、Ｃ１１及びＣ２１の容量が小さくなるように容量設定信号ＶＣＡ、ＶＣＢを出力する。
【００５９】
一方、９０度位相検波器４１によって出力される位相検波信号Ｖｏ２が予め設定された基準値に対してマイナスである場合は、ＶＰ９０−ＶＰ２７０の位相が進んでいると判断する。この場合、ＶＰ９０−ＶＰ２７０差動対位相が遅れるように設定するための命令を容量設定値保存回路４３へと出力する。容量設定値保存回路４３は、Ｃ１２及びＣ２２のユニット容量よりＣ１１及びＣ２１のユニット容量が大きくなるように容量設定信号ＶＣＡ、ＶＣＢを出力する。
【００６０】
この第２の最適化回路４は、第２の判定回路４２による判定結果がある基準値以下になるか、あるいは規定の回数を繰り返し、基準値に対して最小となる状態で収束する。その状態を容量設定値保存回路４３へと保持し、容量設定信号ＶＣＡ、ＶＣＢを保持する。その後、第３のスイッチＳＷ３及び第４のスイッチＳＷ４をオフ状態とする。
【００６１】
このように、第２の最適化回路４を設けることで９０度直交誤差を検出し、その結果に基づいて９０度直交誤差を補正することが可能となる。また、所望の容量設定信号を生成した後は、第３のスイッチＳＷ３及び第４のスイッチＳＷ４をオフ状態とし、この容量設定信号を容量設定値保存回路によって保持することで、無駄な消費電流を抑制し、フィードバック回路で発生するノイズを付加することを防ぐことが可能となる。
【００６２】
以上、詳細に説明したように、本実施の形態の電圧制御発振器１００は、第１の最適化回路および第２の最適化回路を有している。第１の最適化回路によって、電圧制御発振部２に流す電流値を最適化することで、素子バラツキなどがあっても、電圧制御発振部２内の増幅部において必要以上に増幅してしまい、位相ノイズ特性が劣化してしまうことを防ぐことが可能となる。また、４相出力の電圧制御発振器であれば、素子の耐圧を考慮して最適な電流を電圧制御発振部に設定することも可能となる。
【００６３】
また、第２の最適化回路において、直交成分の位相誤差を元に、可変キャパシタＣ１１、Ｃ１２、Ｃ２１、Ｃ２２の容量を制御できる構成としている。このため、位相ノイズに対応するのみでなく、位相誤差も最小とした４相出力を得ることが可能となる。また、第１の最適化回路、第２の最適化回路によって最適化が終了した後は、スイッチＳＷ１〜ＳＷ４をオフ状態とすることにより、通常動作時に余計な電流を消費することもなく、位相ノイズ、位相誤差を低減させた電圧制御発振器を提供することが可能となる。
【００６４】
以上、本発明の実施の形態に基づいて詳細に説明したが、本発明は、実施の形態に限定されず、種々の変形が可能である。例えば、ピーク電圧検出回路は、４相出力の平均値を出力するものとして説明したが、４出力のうち、最も高い電圧を検知して出力する構成であっても良い。この場合、最も高い電圧に基づいて電圧制御発振部に流れる電流を決めるため、増幅部のどの素子にも確実に耐圧以下の電圧を印加することとなる。また、ピーク電圧の比の変化に基づいて電流値を決定すれば、４相出力ではない電圧制御発振器などにおいても最適な電流を決定することが可能である。
【図面の簡単な説明】
【００６５】
【図１】本実施の形態１に関わる電圧制御発振器１００を示す図である。
【図２】増幅部素子に印加される電圧を示す図である。
【図３】Ｎ１２のゲート電圧、ドレイン電圧を示す図である。
【図４】第１の最適化回路の動作を示す図である。
【図５】実施の形態１の特性を示す図である。
【図６】第２の最適化回路の９０度位相検波回路を示す図である。
【図７】従来の電圧制御発振器を示す図である。
【符号の説明】
【００６６】
１００    電圧制御発振器
１    可変電流生成回路
２    電圧制御発振部
３    第１の最適化回路
４    第２の最適化回路
３１        ピーク電圧検出回路
３２        第１の判定回路
３３        電流設定値保存回路
４１        ９０度位相検波器
４２        第２の判定回路
４３        容量設定値保存回路
５    ミキサー回路
６    低帯域通過フィルタ
Ｉｐ    電流源
ＳＷ１〜ＳＷ４    第１〜第４のスイッチ
Ｌ１１、Ｌ１２、Ｌ２１、Ｌ２２    インダクタ
Ｃ１１〜Ｃ２４、ＣＶ１１〜ＣＶ２４、    可変キャパシタ
Ｐ１〜Ｐ３    ＰＭＯＳトランジスタ
Ｎ１１〜Ｎ１４、Ｎ２１〜Ｎ２４    ＮＭＯＳトランジスタ
ＶＤＤ    電源電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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