(57)【要約】【課題】簡易な構成で所望のワンダを有する信号を発生することができるワンダ発生装置、及び当該ワンダ発生装置を備えるディジタル回線試験装置を提供する。【解決手段】ワンダ発生装置１は、ダイレクトディジタルシンセサイザ（ＤＳＳ）１４に発生させる信号の中心周波数を規定するデータを設定する周波数設定部１１と、所定のワンダを発生させるためのワンダデータを記憶するワンダメモリ１２と、周波数設定部１１で設定されたデータとワンダメモリ１２から読み出されたワンダデータとを加算する加算器１３と、加算器１３の加算結果を用いて所定周波数の信号を出力するＤＳＳ１４とを備える。【選択図】図１
2008187330.tif 000002
【特許請求の範囲】
【請求項１】
所望のワンダ特性を有する信号を発生するワンダ発生装置において、
所定のワンダを発生させるためのワンダデータを記憶する記憶部と、
前記記憶部に記憶された前記ワンダデータを用いて、所定周波数の信号を出力するダイレクトディジタルシンセサイザと
を備えることを特徴とするワンダ発生装置。
【請求項２】
前記ワンダデータは、前記ダイレクトディジタルシンセサイザに発生させる信号の中心周波数を規定するデータが加えられたデータであることを特徴とする請求項１記載のワンダ発生装置。
【請求項３】
前記ダイレクトディジタルシンセサイザに発生させる信号の中心周波数を規定するデータを設定する周波数設定部と、
前記周波数設定部で設定されたデータと、前記記憶部から読み出された前記ワンダデータとを加算して前記ダイレクトディジタルシンセサイザに出力する加算部と
を備えることを特徴とする請求項１記載のワンダ発生装置。
【請求項４】
前記記憶部から読み出された前記ワンダデータに対して所定の演算処理を行う演算部を備えることを特徴とする請求項３記載のワンダ発生装置。
【請求項５】
前記記憶部は、複数設けられており、
前記複数の記憶部の中から所定数の記憶部を選択する選択部を備えることを特徴とする請求項３又は請求項４記載のワンダ発生装置。
【請求項６】
前記選択部で選択された記憶部に記憶された前記ワンダデータを加算する加算器を備えることを特徴とする請求項５記載のワンダ発生装置。
【請求項７】
前記複数の記憶部には、互いに異なるワンダ特性を有する信号を発生させるためのワンダデータが記憶されることを特徴とする請求項５又は請求項６記載のワンダ発生装置。
【請求項８】
前記ダイレクトディジタルシンセサイザから出力される前記所定周波数の信号に対して所定のフィルタリング処理を行うフィルタ部と、
前記フィルタ部を介した信号を２値化してディジタル信号に変換する変換部と
を備えることを特徴とする請求項１から請求項７の何れか一項に記載のワンダ発生装置。
【請求項９】
ワンダを有する試験信号を発生するワンダ発生部と、試験対象のディジタル回線を経由した前記試験信号を評価するワンダ測定部とを備えたディジタル回線試験装置において、
請求項８記載のワンダ発生装置を、前記ワンダ発生部として備えることを特徴とするディジタル回線試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所望のワンダを有する信号を発生するワンダ発生装置、及び当該ワンダ発生装置を備えるディジタル回線試験装置に関する。
【背景技術】
【０００２】
ワンダとは、ディジタル信号に生ずる位相揺らぎのうち、周波数が１０Ｈｚより低い成分をいい、例えばディジタル回線を介して伝送されるディジタル信号が雑音の影響を受けることにより生ずる。このワンダが大きくなると符号誤りが大きくなってディジタル信号の正常な伝送を行うことができなくなるため、ディジタル回線を評価する場合にはワンダの測定が重要となる。
【０００３】
図８は、従来のワンダ発生装置の構成を示すブロック図である。図８に示す通り、従来のワンダ発生装置１００は、中心周波数設定手段１０１、特性情報設定手段１０２、揺らぎ信号列発生部１０３、加算器１０４、ＤＤＳ（ダイレクトディジタルシンセサイザ）１０５、及びクロック信号出力回路１０６を備えており、ワンダを有するクロック信号ＣＫ１０１を出力する。
【０００４】
中心周波数設定手段１０１は、出力するクロック信号ＣＫ１０１の中心周波数（例えば２ＭＨｚ）を決めるデータＤ１０１を設定する。特性情報設定手段１０２は、出力したい所望のタイムデビエーション（ＴＤＥＶ：Time DEViation）マスク特性に対応する電力スペクトル密度分布特性の形状や折れ曲がり点の周波数情報等の特性情報Ｄ１０２を設定する。揺らぎ信号列発生部１０３は、雑音発生手段１０３ａ、インパルス応答演算手段１０３ｂ、メモリ１０３ｃ、及び畳込み演算手段１０３ｄを備えており、特性情報設定手段１０２に設定された特性情報Ｄ１０２に基づいて、白色雑音に対するフィルタリング処理を行い、所望のＴＤＥＶマスク特性に対応する周波数変動の電力スペクトル密度分布特性を満足する揺らぎ信号列Ｄ１０３を発生する。この揺らぎ信号列Ｄ１０３によって、クロック信号ＣＫ１０１のワンダ特性が決定される。
【０００５】
加算器１０４は、中心周波数設定手段１０１に設定されたデータＤ１０１と揺らぎ信号列発生部１０３から出力される揺らぎ信号列Ｄ１０３とを加算し、その加算結果Ｄ１０４をＤＤＳ１０５に出力する。ＤＤＳ１０５は、加算器１０５ａと、加算器１０５ａの出力をクロック信号ＣＫ１０２に同期してラッチするラッチ回路１０５ｂと、正弦波データが連続したアドレス領域に予め記憶されておりラッチ回路１０５ｂの出力で指定されたアドレスのデータを読み出す波形メモリ１０５ｃと、波形メモリ１０５ｃから読み出されたデータをアナログ信号に変換するＤ／Ａ変換器１０５ｄとからなり、加算器１０４から出力される加算結果Ｄ１０４に対応した周波数の階段波状の信号を出力する。
【０００６】
このＤＤＳ１０５に入力されるクロック信号ＣＫ１０２は、クロック信号ＣＫ１０１に比べて遥かに高速（例えば５０ＭＨｚ程度）であり、ここでは加算器１０４から出力される加算結果Ｄ１０４に等しい周波数の信号を出力できるように、波形メモリ１０５ｃのアドレス数、クロック信号ＣＫ１０２の周波数が予め設定されているものとする。ＤＤＳ１０５の出力信号Ｄ１０５はクロック信号出力回路１０６に入力される。
【０００７】
クロック信号出力回路１０６は、帯域通過フィルタ（ＢＰＦ）１０６ａ及びコンパレータ１０６ｂを備え、ＤＤＳ１０５の出力信号Ｄ１０５を波形整形してクロック信号ＣＫ１０１として出力する。具体的には、帯域通過フィルタ１０６ａはＤＤＳ１０５から出力される階段波状の信号Ｄ１０５をフィルタリングして正弦波に変換し、コンパレータ１０６ｂは低域通過フィルタ１０６ａからの正弦波信号と閾値Ｖｒとを比較して、低域通過フィルタ１０６ａからの正弦波信号を２値化する。
【０００８】
上記構成において、特性情報設定手段１０２に設定された特性情報Ｄ１０２が読み出されると、揺らぎ信号列発生部１０３において、白色雑音に対するフィルタリング処理が行われて、所望のＴＤＥＶマスク特性に対応する周波数変動の電力スペクトル密度分布特性を満足する揺らぎ信号列Ｄ１０３が出力される。この揺らぎ信号列Ｄ１０３は加算器１０４に入力されて中心周波数設定手段１０１に設定されたデータＤ１０１と加算される。
【０００９】
加算器１０４の加算結果Ｄ１０４がＤＤＳ１０５に入力されると、ＤＤＳ１０５からは加算器１０４からの加算結果Ｄ１０４に対応した周波数の階段波状の信号Ｄ１０５が出力される。この信号Ｄ１０５はクロック信号出力回路１０６に入力され、帯域通過フィルタ１０６ａによって正弦波に変換されるとともに、コンパレータ１０６ｂにより２値化された後にクロック信号ＣＫ１０１として出力される。
【００１０】
尚、図８に示す従来のワンダ発生装置１００の詳細については、以下の特許文献１を参照されたい。
【特許文献１】特許第３４７０１８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、図８に示す従来のワンダ発生装置１００は、出力するクロック信号ＣＫ１０１のワンダ特性を決定する揺らぎ信号列Ｄ１０３を計算により求める揺らぎ信号列発生部１０３を備えており、ワンダを有するクロック信号ＣＫ１０１を発生させる場合には、信号列発生部１０３でその都度揺らぎ信号列Ｄ１０３を計算により求める必要がある。このため、回路構成が複雑になって、コストの上昇、消費電力の増大、及び実装面積の増大等を招くという問題があった。
【００１２】
本発明は上記事情に鑑みてなされたものであり、簡易な構成で所望のワンダを有する信号を発生することができるワンダ発生装置、及び当該ワンダ発生装置を備えるディジタル回線試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、本発明のワンダ発生装置は、所望のワンダ特性を有する信号を発生するワンダ発生装置（１〜３）において、所定のワンダを発生させるためのワンダデータを記憶する記憶部（１２、２１ａ、２１ｂ、３１ａ〜３１ｍ、３２ａ〜３２ｎ、４１ａ〜４１ｋ）と、前記記憶部に記憶された前記ワンダデータを用いて、所定周波数の信号を出力するダイレクトディジタルシンセサイザ（１４）とを備えることを特徴としている。
この発明によると、記憶部に記憶されたワンダデータが読み出され、この読み出されたワンダデータを用いてダイレクトディジタルシンセサイザにおいて所定周波数の信号が生成されて出力される。
また、本発明のワンダ発生装置は、前記ワンダデータが、前記ダイレクトディジタルシンセサイザに発生させる信号の中心周波数を規定するデータが加えられたデータであることを特徴としている。
また、本発明のワンダ発生装置は、前記ダイレクトディジタルシンセサイザに発生させる信号の中心周波数を規定するデータを設定する周波数設定部（１１）と、前記周波数設定部で設定されたデータと、前記記憶部から読み出された前記ワンダデータとを加算して前記ダイレクトディジタルシンセサイザに出力する加算部（１３）とを備えることを特徴としている。
また、本発明のワンダ発生装置は、前記記憶部から読み出された前記ワンダデータに対して所定の演算処理を行う演算部（２０、４２ａ〜４２ｋ）を備えることを特徴としている。
また、本発明のワンダ発生装置は、前記記憶部が、複数設けられており、前記複数の記憶部の中から所定数の記憶部を選択する選択部（２２、３３、４３）を備えることを特徴としている。
また、本発明のワンダ発生装置は、前記選択部で選択された記憶部に記憶された前記ワンダデータを加算する加算器（４４）を備えることを特徴としている。
また、本発明のワンダ発生装置は、前記複数の記憶部には、互いに異なるワンダ特性を有する信号を発生させるためのワンダデータが記憶されることを特徴としている。
更に、また、本発明のワンダ発生装置は、前記ダイレクトディジタルシンセサイザから出力される前記所定周波数の信号に対して所定のフィルタリング処理を行うフィルタ部（１５）と、前記フィルタ部を介した信号を２値化してディジタル信号に変換する変換部とを備えることを特徴としている。
本発明のディジタル回線試験装置は、ワンダを有する試験信号を発生するワンダ発生部（５１）と、試験対象のディジタル回線（Ｌ）を経由した前記試験信号を評価するワンダ測定部（５４、５５）とを備えたディジタル回線試験装置（５０）において、上記のワンダ発生装置を、前記ワンダ発生部として備えることを特徴としている。
【発明の効果】
【００１４】
本発明によれば、ワンダデータを記憶する記憶部を備え、この記憶部に記憶されたワンダデータを用いて所望のワンダ特性を有する信号を得ており、従来のように揺らぎ信号列発生部を備えてその都度揺らぎ信号列を計算により求める必要がないため、回路構成を簡略化することができるとともにコスト、消費電力、及び実装面積を低減することができるという効果がある。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して本発明の実施形態によるワンダ発生装置及びディジタル回線試験装置について詳細に説明する。
【００１６】
〔ワンダ発生装置〕
〈第１実施形態〉
図１は、本発明の第１実施形態によるワンダ発生装置の構成を示すブロック図である。図１に示す通り、本実施形態のワンダ発生装置１は、周波数設定部１１、ワンダメモリ１２、加算器１３、ＤＤＳ（ダイレクトディジタルシンセサイザ）１４、及び帯域通過フィルタ（ＢＰＦ）１５を備えており、ワンダを有する被変調信号Ｓ１を出力する。
【００１７】
周波数設定部１１は、被変調信号Ｓ１の中心周波数（ＤＤＳ１４の出力信号の中心周波数）を規定するデータＤ１を設定する。ワンダメモリ１２は、所定のワンダを発生させるためのワンダデータＤ２を記憶するメモリである。例えば、例えばＩＴＵ−Ｔ（International Telecommunication Union Telecommunication Standardization Sector：国際電気通信連合電気通信標準化部門）の勧告Ｇ．８１２内におけるTable.10，11，12等のワンダトレランス規格に準拠するワンダを発生するためのワンダデータを記憶する。尚、ワンダメモリ１２に記憶されるワンダデータＤ２は上記の規格に準拠するものに制限される訳ではなく、任意のワンダデータを記憶させることも可能である。
【００１８】
ワンダメモリ１２の容量は数ｋ〜数Ｍバイト程度であり、各アドレス毎にワンダメモリを記憶する。尚、発生させるワンダの長さに応じてより大容量のものを使用することもできる。また、ワンダメモリ１２は、ＲＯＭ（Read Only Memory）であっても良く、ＲＡＭ（Random Access Memory）であっても良い。ワンダメモリ１２には、記憶されているワンダデータをアドレス順に読み出すための読み出しクロック信号ＣＫ１が入力されている。このクロック信号ＣＫ１は、数十Ｈｚ〜数ｋＨｚ程度の周波数である。加算器１３は、周波数設定部１１で設定されたデータＤ１とワンダメモリ１２から読み出されたワンダデータＤ２とを加算し、その加算結果Ｄ３をＤＤＳ１４に出力する。
【００１９】
ＤＤＳ１４は、加算器１４ａ、ラッチ回路１４ｂ、波形メモリ１４ｃ、及びＤ／Ａ変換器１４ｄを備え、算器１３から出力される加算結果Ｄ３に対応した周波数の階段波状の信号Ｄ４を出力する。加算器１４ａは、加算器１３から出力される加算結果Ｄ３とラッチ回路１４ｂから出力されるデータとを加算する。ラッチ回路１４ｂは、加算器１４ａの出力をクロック信号ＣＫ２に同期して保持する。
【００２０】
ここで、上記のラッチ回路１４ｂに入力されるクロック信号ＣＫ２の周波数は、ワンダメモリ１２に入力される読み出しクロック信号ＣＫ１に比べて遥かに高速であり、例えば数百ＭＨｚ程度である。尚、クロック信号ＣＫ２と読み出しクロック信号ＣＫ１とは同期していることが望ましいが、読み出しクロック信号ＣＫ１によってデータが切り替わる（遷移する）ときの不確定データをラッチ回路１４ｂで保持しないようなタイミングであれば、これらのクロック信号は非同期であっても良い。
【００２１】
波形メモリ１４ｃは、例えば正弦波の波形を規定するデータを連続したアドレス領域に予め記憶するメモリであり、ラッチ回路１４ｂからデータが出力された場合に、そのデータで指定されるアドレスに記憶されているデータを読み出す。Ｄ／Ａ変換器１４ｄは、波形メモリ１４ｃから読み出されたデータをアナログ信号に変換する。このＤ／Ａ変換器１４ｄから出力される信号が階段波状の信号Ｄ４となる。
【００２２】
ＤＤＳ１４から出力される信号Ｄ４は、帯域通過フィルタ（ＢＰＦ）１５に入力される。帯域通過フィルタ１５は、ＤＤＳ１４から出力される階段波状の信号Ｄ４をフィルタリングして正弦波に変換するものである。尚、この帯域通過フィルタ１５に代えて低域通過フィルタ（ＬＰＦ）を備える構成であっても良い。帯域通過フィルタ１５を介した信号が被変調信号Ｓ１として出力される。
【００２３】
上記構成において、読み出しクロック信号ＣＫ１がワンダメモリ１２に入力されるとともに、クロック信号ＣＫ２がＤＤＳ１４のラッチ回路１４ｂに入力されるとワンダ発生装置１の動作が開始される。読み出しクロック信号ＣＫ１が入力されることにより、ワンダメモリ１２の最初のアドレスからワンダデータＤ２が読み出される。このワンダデータＤ２は、加算器１３に入力されて周波数設定部１１に設定されたデータＤ１と加算される。
【００２４】
加算器１３の加算結果Ｄ３がＤＤＳ１４に入力されると、加算器１４ａにおいてラッチ回路１４ｂから出力されるデータと加算され、この加算結果はクロックＣＫ２のタイミングに同期してラッチ回路１４ｂに保持される。加算器１４ａの加算結果がラッチ回路１４ｂに保持されると、保持されたデータで指定される波形メモリ１４ｃのアドレスに記憶されているデータが読み出される。そして、読み出されたデータは、Ｄ／Ａ変換器１４ｄでアナログ信号に変換される。
【００２５】
以降、クロック信号ＣＫ２が入力される度に、加算器１３の加算結果Ｄ３とラッチ回路１４ｂから出力されるデータとが加算された値がラッチ回路１４ｂに保持される動作が繰り返され、これによりＤＤＳ１４からは階段波状の信号Ｄ４が出力される。ＤＤＳ１４から出力される階段波状の信号Ｄ４は帯域通過フィルタ１５に入力されて正弦波に変換された後、被変調信号Ｓ１として出力される。
【００２６】
以上の動作が繰り返されている間に、次の読み出しクロックＣＫ１が入力されると、ワンダメモリ１２の次のアドレスからワンダデータＤ２が読み出される。このワンダデータＤ２は、加算器１３に入力されて周波数設定部１１に設定されたデータＤ１と加算され、その加算結果Ｄ３がＤＤＳ１４に入力される。ここで、ワンダメモリ１２から読み出されたワンダデータＤ２は先に読み出されたワンダデータＤ２とは値が異なるため、加算器１３の加算結果Ｄ３も先の加算結果とは異なる値になる。このため、ＤＤＳ１４からは、先に出力された信号Ｄ４とは位相又は周波数が異なる階段波状の信号Ｄ４が出力される。ＤＤＳ１４から出力される階段波状の信号Ｄ４は帯域通過フィルタ１５に入力されて正弦波に変換された後、被変調信号Ｓ１として出力される。
【００２７】
以上の動作が繰り返されて、ワンダメモリ１２に記憶されたワンダデータにより規定されるワンダ特性を有する被変調信号Ｓ１が出力される。以上の通り、本実施形態では、ワンダデータを記憶するワンダメモリを備え、このワンダメモリに記憶されたワンダデータを用いて所望のワンダ特性を有する被変調信号Ｓ１を得ている。このため、図８に示す従来のワンダ発生装置１００のように、揺らぎ信号列発生部１０３を備えてその都度揺らぎ信号列Ｄ１０３を計算により求める必要がなく、回路構成を簡略化することができるとともにコスト、消費電力、及び実装面積を低減することができる。
【００２８】
尚、上述した第１実施形態によるワンダ発生装置１は、周波数設定部１１と加算器１３とを備えて、ワンダメモリ１２に記憶されたデータと周波数設定部１１のデータとを加算していた。しかしながら、ワンダデータと周波数設定部１１のデータとを予め加算したデータをワンダデータＤ２としてワンダメモリ１２に記憶させておけば、周波数設定部１１と加算器１３とを省略することが可能である。
【００２９】
〈第２実施形態〉
図２は、本発明の第２実施形態によるワンダ発生装置の構成を示すブロック図である。尚、図２においては、図１に示したワンダ発生装置１が備える構成と同一のブロックには同一の符号を付してある。図２に示す通り、本実施形態のワンダ発生装置２は、図１に示すワンダ発生装置１が備えるワンダメモリ１２と加算器１３との間に掛け算器２０を備えた構成である。
【００３０】
掛け算器２０は、ワンダメモリ１２から読み出されたワンダデータＤ２に対して一定の値を掛ける演算を行うものである。ワンダデータＤ２に対してかかる演算を行うことにより、ワンダ位相変調幅（デビエーション）を可変することができる。このため、ワンダデータＤ２に掛ける値を可変するだけで被変調信号Ｓ１の位相変調幅（デビエーション）を自由に可変することが可能となる。
【００３１】
尚、図２に示す例では、ワンダメモリ１２と加算器１３との間に掛け算器２０を備える構成を例示しているが、この掛け算器２０に代えて除算器を備えた構成であっても良い。また、ワンダメモリ１２から読み出されたワンダデータＤ２に対する演算は、単純な掛け算、割り算に制限されず、任意の演算を施すことが可能である。更に、本実施形態においても、上述した第１実施形態と同様に、ワンダデータと周波数設定部１１のデータとを予め加算したデータをワンダデータＤ２としてワンダメモリ１２に記憶させておくことにより、周波数設定部１１と加算器１３とを省略することが可能である。
【００３２】
〈第３実施形態〉
図３は、本発明の第３実施形態によるワンダ発生装置の構成を示すブロック図である。尚、図３においても、図１に示したワンダ発生装置１が備える構成と同一のブロックには同一の符号を付してある。図３に示す通り、本実施形態のワンダ発生装置２は、図１に示すワンダ発生装置１が備えるワンダメモリ１２に代えて複数のワンダメモリ２１ａ，２１ｂを備え、これらのワンダメモリ２１ａ，２１ｂと加算器１３との間に切り替えスイッチ（ＳＷ）２２を備えた構成である。
【００３３】
ワンダメモリ２１ａ，２１ｂは、図１に示すワンダメモリ１２と同様に、所定のワンダを発生させるためのワンダデータを記憶するメモリである。但し、図１に示すワンダメモリ１２は、ＲＯＭ及びＲＡＭの何れでも良かったが、ワンダメモリ２１ａ，２１ｂは、ワンダデータの読み出し動作及び書き込み動作をそれぞれ個別に制御可能であるＲＡＭである必要がある。尚、ワンダメモリ２１ａが記憶するワンダデータＤ１１とワンダメモリ２１ｂが記憶するワンダデータＤ１２は同じものであっても良く、異なるものであっても良い。
【００３４】
切り替えスイッチ２２は、ワンダメモリ２１ａから読み出されるワンダデータＤ１１とワンダメモリ２１ｂから読み出されるワンダデータＤ１２とを択一的に選択して加算器１３に出力する。切り替えスイッチ２２が何れのワンダデータを選択するかは、ワンダメモリ２１ａ，２１ｂの何れからワンダデータの読み出しを行うのかに依存する。
【００３５】
図４は、本発明の第３実施形態によるワンダ発生装置におけるワンダデータの読み出し・書き込みの動作例を示す図である。図４に示す通り、ワンダメモリ２１ａからのワンダデータの読み出しと、ワンダメモリ２１ｂからのワンダデータの読み出しとは排他的に行われる。つまり、期間Ｔ１，Ｔ３においては、ワンダメモリ２１ａについてはワンダデータの読み出し動作が行われているが、ワンダメモリ２１ｂについてはワンダデータの書き込み動作が行われている。
【００３６】
これに対し、期間Ｔ２においては、ワンダメモリ２１ａについてはワンダデータの書き込み動作が行われているが、ワンダメモリ２１ｂについてはワンダデータの読み出し動作が行われている。このように、本実施形態では、ワンダメモリ２１ａ，２１ｂの何れか一方に対して読み出し動作が行われている場合には、何れか他方に対して書き込み動作が行われ或いは待機状態になっている。
【００３７】
このため、例えば、ワンダ発生装置３とコンピュータとを接続して、ワンダメモリ２１ａ，２１ｂの何れか一方に対して読み出し動作が行われている間に、何れ片方にコンピュータから新たなワンダメモリを転送して書き込むことにより、長時間に亘るワンダの発生を実現することが可能である。尚、図４において、書き込み動作に要する時間よりも読み出し動作に要する時間の方が長いのは、ワンダデータの読み出しは低周波数の読み出しクロックに同期して行われるからである。
【００３８】
尚、本実施形態においても、上述した第１実施形態と同様に、ワンダデータと周波数設定部１１のデータとを予め加算したデータをワンダデータＤ１１，Ｄ１２としてワンダメモリ２１ａ，２１ｂにそれぞれ記憶させておくことにより、周波数設定部１１と加算器１３とを省略することが可能である。また、第２実施形態に示した掛け算器２０をワンダメモリ２１ａと切り替えスイッチ２２との間、及びワンダメモリ２１ｂと切り替えスイッチ２２との間に設けることも可能である。
【００３９】
〈第４実施形態〉
図５は、本発明の第４実施形態によるワンダ発生装置の構成の一部を示すブロック図である。図５に示す通り、本実施形態のワンダ装置は、複数のワンダメモリ３１ａ〜３１ｍ，３２ａ〜３２ｎ及び切り替えスイッチ３３からなるワンダメモリ部３０を備える。このワンダメモリ部３０は、図１に示すワンダ発生装置１のワンダメモリ１２に代えて設けられ、図２に示すワンダ発生装置２のワンダメモリ１２及び掛け算器２０に代えて設けられ、或いは図３に示すワンダ発生装置３のワンダメモリ２１ａ，２１ｂ及び切り替えスイッチ２２に代えて設けられる。
【００４０】
複数のワンダメモリ３１ａ〜３１ｍは、タイムデビエーション（ＴＤＥＶ）マスクと呼ばれるＡＮＳＩ（American National Standards Institute：米国規格協会）等によって規定されたＴＤＥＶ特性を満足するワンダを有する信号を発生させるための互いに異なるワンダデータをそれぞれ記憶する。また、複数のワンダメモリ３２ａ〜３２ｎは、ＭＴＩＥ（Maximum Time Interval Error：最大時間間隔エラー）マスクと呼ばれるＭＴＩＥ特性を満足するワンダを有する信号を発生させるための互いに異なるワンダデータをそれぞれ記憶する。切り替えスイッチ３３は、複数のワンダメモリ３１ａ〜３１ｍ，３２ａ〜３２ｎのうちの何れかから読み出されるワンダデータを選択して加算器１３に出力する。
【００４１】
以上の通り、複数種類のワンダデータを記憶するワンダメモリを備えることにより、目的に応じて必要なワンダデータを選択することができる。尚、本実施形態においても、第１実施形態と同様に、周波数設定部１１のデータが加算されたデータをワンダデータとしてワンダメモリ３１ａ〜３１ｍ，３２ａ〜３２ｎにそれぞれ記憶させておくことにより、周波数設定部１１と加算器１３とを省略することが可能である。また、第２実施形態に示した掛け算器２０を各ワンダメモリ３１ａ〜３１ｍ，３２ａ〜３２ｎと切り替えスイッチ３３との間に設けることも可能である。
【００４２】
〈第５実施形態〉
図６は、本発明の第５実施形態によるワンダ発生装置の構成の一部を示すブロック図である。図６に示す通り、本実施形態のワンダ装置は、複数のワンダメモリ４１ａ〜４１ｋ、複数の掛け算器４２ａ〜４２ｋ、切り替えスイッチ４３、及び加算器４４からなるワンダメモリ部４０を備える。このワンダメモリ部４０は、図１に示すワンダ発生装置１のワンダメモリ１２に代えて設けられ、図２に示すワンダ発生装置２のワンダメモリ１２及び掛け算器２０に代えて設けられ、或いは図３に示すワンダ発生装置３のワンダメモリ２１ａ，２１ｂ及び切り替えスイッチ２２に代えて設けられる。
【００４３】
複数のワンダメモリ４１ａ〜４１ｋは、図１に示すワンダメモリ１２と同様に、所定のワンダを発生させるためのワンダデータを記憶するメモリである。このワンダメモリ４１ａ〜４１ｋには、第４実施形態のワンダメモリ３１ａ〜３１ｍと同様に、所定のＴＤＥＶ特性を満足するワンダを有する信号を発生させるための互いに異なるワンダデータを記憶させることもでき、またワンダメモリ３２ａ〜３２ｎと同様に、所定のＭＴＩＥ特性を満足するワンダを有する信号を発生させるための互いに異なるワンダデータを記憶させることもできる。
【００４４】
掛け算器４２ａ〜４２ｋは、ワンダメモリ４１ａ〜４１ｋに対応してそれぞれ設けられており、ワンダメモリ４２ａ〜４２ｋから読み出されたワンダデータに対してそれぞれある値を掛ける演算を行うものである。切り替えスイッチ４３は、掛け算器４２ａ〜４２ｋから出力される信号のうちの所定数の信号を選択して出力する。切り替えスイッチ４３が選択する信号数は任意に設定することができる。加算器４４は、切り替えスイッチ４３で選択された信号を加算して加算器１３に出力する。
【００４５】
以上の構成により、ワンダメモリ４１ａ〜４１ｋから読み出されるワンダデータに対して個別に所定の値を掛けることができるとともに、切り替えスイッチ４３で選択された複数の信号を加算することができる。これにより、掛け算器４２ａ〜４２ｋで掛け算を行う値及び切り替えスイッチ４３で選択される信号の選択を変えるだけで、種々のワンダデータを作成することができ、この結果として被変調信号Ｓ１の位相変調幅（デビエーション）等を自由に可変することが可能となる。
【００４６】
〔ディジタル回線試験装置〕
次に、本発明の一実施形態によるディジタル回線試験装置について説明する。図７は、本発明の一実施形態によるディジタル回線試験装置の構成を示すブロック図である。図７に示す通り、本実施形態のディジタル回線試験装置５０は、ワンダ発生装置５１、送信部５２、受信部５３、誤り測定部５４、ＴＤＥＶ測定部５５、表示制御部５６、及び表示装置５７を備えており、ディジタル回線Ｌの試験を行う装置である。
【００４７】
ワンダ発生装置５１は、以上説明した第１〜第５実施形態の何れかのワンダ発生装置である。但し、ワンダ発生装置５１は、以上説明した第１〜第５実施形態によるワンダ発生装置から出力される被変調信号Ｓ１を所定の閾値と比較して２値化するコンパレータ（図８に示すコンパレータ１０６ｂと同様のもの）を備えており、２値化した信号をクロック信号ＣＫ１１として出力する。送信部５２は、ワンダ発生装置５１から出力されるクロック信号ＣＫ１１に同期した所定パターンのディジタル信号（例えば擬似ランダム信号）Ｐ１を出力端子ｔ１を介して試験対象のディジタル回線Ｌに送出する。
【００４８】
受信部５３は、ディジタル回線Ｌを介したディジタル信号Ｐ２を入力端子ｔ２を介して受信し、この受信したディジタル信号Ｐ２からクロック信号ＣＫ１２を再生する。誤り測定部５４は、受信部５３が受信したディジタル信号Ｐ２の誤り測定を行うビット単位で行う。ＴＤＥＶ測定部５５は、受信部５３によって再生されたクロック信号ＣＫ１２のタイムデビエーションを測定する。表示制御部５６は、誤り測定部５４の測定結果を表示装置５７に表示するとともに、ＴＤＥＶ測定部５５の測定結果を、前記したワンダ発生装置５１の規定のＴＤＥＶ特性と対比できるように表示装置５７に表示する。
【００４９】
以上の通り、本実施形態のディジタル回線試験装置１は、前述した以上説明した第１〜第５実施形態の何れかのワンダ発生装置を備えているため、コスト、消費電力、及び実装面積を低減することができるとともに、試験対象のディジタル回線Ｌのワンダの評価を容易に且つ効率的に行うことができる。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１実施形態によるワンダ発生装置の構成を示すブロック図である。
【図２】本発明の第２実施形態によるワンダ発生装置の構成を示すブロック図である。
【図３】本発明の第３実施形態によるワンダ発生装置の構成を示すブロック図である。
【図４】本発明の第３実施形態によるワンダ発生装置におけるワンダデータの読み出し・書き込みの動作例を示す図である。
【図５】本発明の第４実施形態によるワンダ発生装置の構成の一部を示すブロック図である。
【図６】本発明の第５実施形態によるワンダ発生装置の構成の一部を示すブロック図である。
【図７】本発明の一実施形態によるディジタル回線試験装置の構成を示すブロック図である。
【図８】従来のワンダ発生装置の構成を示すブロック図である。
【符号の説明】
【００５１】
１〜３            ワンダ発生装置
１１              周波数設定部
１２              ワンダメモリ
１３              加算器
１４              ダイレクトディジタルシンセサイザ
１５              帯域通過フィルタ
２０              掛け算器
２１ａ，２１ｂ    ワンダメモリ
２２              切り替えスイッチ
３１ａ〜３１ｍ    ワンダメモリ
３２ａ〜３２ｎ    ワンダメモリ
３３              切り替えスイッチ
４１ａ〜４１ｋ    ワンダメモリ
４２ａ〜４２ｋ    掛け算器
４３              切り替えスイッチ
４４              加算器
５０              ディジタル回線試験装置
５１              ワンダ発生装置
５４              誤り測定部
５５              ＴＤＥＶ測定部
Ｌ                ディジタル回線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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