(57)【要約】【課題】微細化をはかりつつ、メモリセルのしきい値電圧の変動が抑制された不揮発性半導体記憶装置の製造方法を提供する。【解決手段】不揮発性半導体記憶装置１００の製造方法は、分離領域を形成する工程と、第１絶縁膜を形成する工程と、第１導電膜を形成する工程と、第１導電膜上に第２絶縁膜を形成する工程と、第２絶縁膜をパターニングして、第１活性領域上に位置する第１導電膜の上面を露出すると共に、第２活性領域上に位置する第１導電膜の上面を覆う絶縁膜パターンを形成する工程と、第１導電膜パターンＳＧを形成すると共に、第２活性領域上に位置する第２導電膜を除去する工程と、電荷を蓄積可能な第３絶縁膜２１を形成する工程と、第２導電膜パターンＭＧを形成する工程と、第３導電膜パターンＴＧ１、ＴＧ２を形成する工程と、不純物領域を形成する工程とを備える。【選択図】図２
2008066386.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面に第１および第２活性領域を規定する分離領域を形成する工程と、
前記半導体基板の主表面上に第１絶縁膜を形成する工程と、
前記第１および第２活性領域上に位置する前記第１絶縁膜上に、第１導電膜を形成する工程と、
前記第１導電膜上に第２絶縁膜を形成する工程と、
前記第２絶縁膜をパターニングして、前記第１活性領域上に位置する前記第１導電膜の上面を露出すると共に、前記第２活性領域上に位置する前記第１導電膜の上面を覆う絶縁膜パターンを形成する工程と、
前記第１導電膜および前記絶縁膜パターンを覆う第２導電膜を形成する工程と、
前記第１絶縁膜および前記絶縁膜パターンをストッパとして機能させて、前記第２導電膜および前記第１導電膜をパターニングし、前記第１活性領域上に第１導電膜パターンを形成すると共に、前記第２活性領域上に位置する前記第２導電膜を除去する工程と、
前記第１導電膜パターンの側面上に電荷を蓄積可能な第３絶縁膜を形成する工程と、
前記第１導電膜パターンの側面上に第２導電膜パターンを形成する工程と、
前記絶縁膜パターンを除去し、前記第２活性領域上に位置する前記第１導電膜をパターニングして、第３導電膜パターンを形成する工程と、
前記第１導電膜パターンと前記第２導電膜パターンと前記第３導電膜パターンとをマスクとして、前記半導体基板の主表面に不純物を導入して不純物領域を形成する工程と、
を備えた、不揮発性半導体記憶装置の製造方法。
【請求項２】
前記第１導電膜パターンを形成する工程は、前記第１および第２導電膜上に反射防止膜をスピンコート法で形成する工程を含む、請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記第２導電膜を形成する前に、前記絶縁膜パターンの膜厚を減じる工程をさらに備えた、請求項１または請求項２に記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記第１導電膜パターンを形成する工程は、前記第１および第２導電膜上に反射防止膜を形成する工程を含み、
前記第２導電膜を形成する前に、前記絶縁膜パターンの膜厚を前記反射防止膜の膜厚より薄くする工程をさらに備える、請求項１に記載の不揮発性半導体記憶装置の製造方法。
【請求項５】
第１導電膜パターンを形成する工程は、前記第１導電膜および前記第２導電膜の上面上に第１フォトレジスト膜を形成し、第１光源を用いて前記第１導電膜パターンが形成された第１レジストパターンを形成する工程を含み、
第３導電膜パターンを形成する工程は、前記第１導電膜の上面上に第２フォトレジスト膜を形成し、第２光源を用いて前記第１導電膜パターンが形成された第２レジストパターンを形成する工程を含み、
前記第２露光光源の波長は、前記第１露光光源の波長より長い、請求項１から請求項４のいずれかに記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置の製造方法に関し、特に、制御ゲート電極とメモリゲート電極を有する不揮発性の半導体記憶装置の製造方法に関するものである。
【背景技術】
【０００２】
従来から、電源をオフにしても情報が失われない不揮発性の電荷蓄積方式には、記憶用ＭＯＳ型トランジスタのフローティングゲート方式と、窒化ケイ素膜のような電荷を蓄積する性質をもつ絶縁膜に電荷を蓄積するＭＯＮＯＳ（Metal Oxide Nitride Oxide Silicon）方式とがある。
【０００３】
このフローティングゲート方式は、絶縁膜内に埋設され、どこにも放電経路が形成されていないたとえば、ポリシリコン膜等からなるフローティングゲートを用いている。このようなフローティングゲート方式は、大容量のデータ格納用のフラッシュメモリに用いられている。
【０００４】
しかし、微細化に伴い、フローティングゲートとコントロールゲートとの間のカップリング比が確保しがたくなっている。また、フローティングゲート内に蓄積された電荷のリークを抑制するために、フローティングゲートの周囲を絶縁膜で取り囲む必要がある。しかし、このフローティングゲートの周囲を取り囲む絶縁膜にリークパスが形成されると、このリークパスからフローティングゲート内に蓄積された電荷が外部にリークし易く、電荷保持寿命が低下する。
【０００５】
その一方で、ＭＯＮＯＳ方式は、シリコン窒化膜とシリコン酸化膜との重合構造に代表されるように、少なくとも１つの絶縁膜が有する電荷の蓄積トラップを利用している。
【０００６】
このＭＯＮＯＳ方式においては、窒化シリコン膜等の電荷蓄積トラップ内に電荷を蓄積する離散的記憶方式である。このため、窒化シリコン膜の周囲のシリコン酸化膜等にリークパスが形成されていても、窒化シリコン膜内の全ての蓄積電荷がリークすることがなく、酸化膜欠陥に強い構成となっている。
【０００７】
このようなＭＯＮＯＳ型の不揮発性半導体記憶装置としては、メモリセルに制御ゲート電極を含む制御トランジスタとメモリゲート電極を含むメモリトランジスタの２つのＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備えた不揮発
性の半導体記憶装置が提案されている。
【０００８】
この不揮発性半導体記憶装置では、制御ゲート電極は、半導体基板の表面上にゲート絶縁膜を介在させて形成されている。メモリゲート電極は、半導体基板の表面上にＯＮＯ（Oxide Nitride Oxide）膜を介在させて、制御ゲート電極の側面上にサイドウォール状に
形成されている。そのＯＮＯ膜は、半導体基板の表面から制御ゲート電極の側面上にまで延在して、制御ゲート電極の側面とメモリゲート電極との間に介在する。その制御ゲート電極とメモリゲート電極を挟んで一方の側に位置する半導体基板の領域はソース領域が形成され、他方の半導体基板の領域にはドレイン領域が形成されている。メモリセルの書き込み、読み出しおよび消去のそれぞれの動作は、制御ゲート電極、メモリゲート電極、ソース領域およびドレイン領域にそれぞれ所定の電圧を印加することによって行なわれる。
【０００９】
このようなＭＯＮＯＳ方式で形成されたメモリセルは、構成が単純であるため、理論回路と混載しやすいという特徴がある。
【００１０】
また、蓄積された情報を読み出すには、制御ゲート電極を含むトランジスタのみの動作で行なうことができ、理論回路領域内のトランジスタの薄膜化を図ることができる。
【００１１】
このように構成されたＭＯＮＯＳ型の不揮発性半導体記憶装置を製造する際には、まず、半導体基板の主表面上に導電膜を形成して、この導電膜にパターニングを施して、制御ゲート電極を形成すると共に、周辺回路領域上を覆う導電膜パターンを形成する。そして、この制御ゲート電極の上面および側面上を覆うように、ＯＮＯ膜を形成し、このＯＮＯ膜上であって、制御ゲート電極の側面上にサイドウォール状のメモリゲート電極を形成する。
【００１２】
しかる後に、メモリゲート電極と制御ゲート電極間にＯＮＯ膜を残して、ＯＮＯ膜を除去する。その後、形成された制御ゲート電極およびメモリゲート電極をマスクとして、低濃度の不純物拡散層を形成する。さらに、制御ゲート電極とメモリゲート電極の側面上にサイドウォール絶縁膜を形成する。そして、深い高濃度の不純物拡散層を形成して、ソース領域およびドレイン領域を形成する。
【００１３】
そして、周辺回路領域上に残留する導電膜パターンにパターニングを施して、周辺回路トランジスタのゲート電極を形成する。その後、制御ゲート電極、メモリゲート電極、ソース領域およびドレイン領域上にコバルトシリサイド膜を形成し、コンタクト部を形成する。
【特許文献１】特開２００４−１８６４５２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
近年、不揮発性半導体記憶装置の微細化に伴って、制御ゲート電極やメモリゲート電極の微細化が図られている。
【００１５】
このため、サイドウォール状のメモリゲート電極の高さが低くなり、メモリゲート電極と、制御ゲート電極とをマスクとして不純物を注入する際に、不純物がメモリゲート電極を突き抜けて、チャネル領域に不純物が導入されるという問題が生じる。
【００１６】
この不純物の突き抜けを抑制する手段として、イオン注入エネルギの低減が考えられる。しかし、不純物の注入工程におけるイオン注入エネルギはシリサイド時の半導体基板と不純物拡散層との間の短絡不良対策等の観点から設定されている。このため、スケーリングにかかわらず、必要なシリサイド処理を行なっている限り、変更が難しく、イオン注入のエネルギの低減を図ることにより、不純物の突き抜けを抑制するという手法をとることは困難なものとなっている。
【００１７】
また、制御ゲート電極および周辺トランジスタのゲート電極の微細化を図りつつ、制御ゲート電極および周辺トランジスタのゲート電極を高く形成する方法も考えられる。ここで、制御ゲート電極および周辺トランジスタのゲート電極の微細化を図るには、たとえば、９０ｎｍルールのリソグラフィでは、従来のＫｒＦ光源からＡｒＦ光源への変更、あるいは、ＫｒＦ光源でもより高精度化するために、フォトレジストの薄膜化が図られている。このため、このフォトレジスト膜をマスクとするドライエッチングの除去量は、制限されており、制御ゲート電極などのさらなる厚膜化は困難である。
【００１８】
本発明は、上記のような課題に鑑みてなされたものであり、その目的は、微細化をはかりつつ、メモリセルのしきい値電圧の変動が抑制された不揮発性半導体記憶装置の製造方法を提供することである。
【課題を解決するための手段】
【００１９】
本発明に係る不揮発性半導体記憶装置の製造方法は、半導体基板の主表面に第１および第２活性領域を規定する分離領域を形成する工程と、半導体基板の主表面上に第１絶縁膜を形成する工程と、第１および第２活性領域上に位置する第１絶縁膜上に、第１導電膜を形成する工程と、第１導電膜上に第２絶縁膜を形成する工程と、第２絶縁膜をパターニングして、第１活性領域上に位置する第１導電膜の上面を露出すると共に、第２活性領域上に位置する第１導電膜の上面を覆う絶縁膜パターンを形成する工程と、第１導電膜および絶縁膜パターンを覆う第２導電膜を形成する工程と、第１絶縁膜および絶縁膜パターンをストッパとして機能させて、第２導電膜および第１導電膜をパターニングし、第１活性領域上に第１導電膜パターンを形成すると共に、第２活性領域上に位置する第２導電膜を除去する工程と、第１導電膜パターンの側面上に電荷を蓄積可能な第３絶縁膜を形成する工程と、第１導電膜パターンの側面上に第２導電膜パターンを形成する工程と、絶縁膜パターンを除去し、第２活性領域上に位置する第１導電膜をパターニングして、第３導電膜パターンを形成する工程と、第１導電膜パターンと第２導電膜パターンと第３導電膜パターンとをマスクとして、半導体基板の主表面に不純物を導入して不純物領域を形成する工程とを備える。
【発明の効果】
【００２０】
本発明に係る不揮発性半導体記憶装置の製造方法によれば、微細化を図ることができると共に、メモリセルのしきい値電圧が変動することを抑制することができる。
【発明を実施するための最良の形態】
【００２１】
図１から図１７を用いて、本発明に係る実施の形態について説明する。図１は、本実施の形態に係る不揮発性半導体記憶装置１００の平面図である。この図１に示されるように、不揮発性半導体記憶装置１００は、半導体基板１の主表面上に形成された分離領域５０と、この分離領域５０によって規定され、複数のメモリセルＭＣが形成されたメモリセル領域１Ａと、メモリセルの動作制御を行なう周辺トランジスタが形成された周辺回路領域１Ｄとを備えている。
【００２２】
メモリセル領域１Ａと、周辺回路領域１Ｄとの間に位置する半導体基板１の主表面上には、分離領域５０が位置する境界領域１Ｃが形成されている。
【００２３】
メモリセル領域１Ａは、複数の分離メモリセル領域１Ａａ、１Ａｂと、分離メモリセル領域１Ａａと分離メモリセル領域１Ａｂとの間に形成されたワードシャント領域１Ｅとを備えている。分離メモリセル領域１Ａａ、１Ａｂには、複数のメモリセルＭＣが形成されている。
【００２４】
分離メモリセル領域１Ａａ、１Ａｂが位置する半導体基板１の主表面上には、一方向に向けて延在する制御ゲート電極ＳＧと、この制御ゲート電極ＳＧに沿って延在するメモリゲート電極ＭＧとを備えている。
【００２５】
そして、制御ゲート電極ＳＧ間に位置する半導体基板１の主表面上には、制御ゲート電極ＳＧが延在する方向に、複数の分離領域２が間隔を隔てて複数形成されている。
【００２６】
制御ゲート電極ＳＧ間に位置すると共に、分離領域２間に位置する半導体基板１の主表面上には、ドレイン領域として機能する複数の不純物拡散層ＤＲ１が形成されている。
【００２７】
この各不純物拡散層ＤＲ１には、所定の電圧を不純物拡散層ＤＲ１に印加するコンタクト部（電圧印加部）２３ａが形成されている。
【００２８】
また、メモリゲート電極ＭＧ間に位置する半導体基板１の主表面上には、ドレイン領域として機能可能な不純物拡散層ＳＲ１が形成されている。この不純物拡散層ＳＲ１は、制御ゲート電極ＳＧが延在する方向に沿って延在している。この不純物拡散層ＳＲ１にも、不純物拡散層ＳＲ１に所定の電圧を印加するコンタクト部２３ｂが形成されている。
【００２９】
そして、ワードシャント領域１Ｅ上には、分割メモリセル領域１Ａａに形成された制御ゲート電極ＳＧと、分割メモリセル領域１Ａｂに形成された制御ゲート電極ＳＧとを接続する接続配線９が形成されている。また、ワードシャント領域１Ｅ上には、分割メモリセル領域１Ａａ上のメモリゲート電極ＭＧと、分割メモリセル領域１Ａｂ上に形成されたメモリゲート電極ＭＧとを接続する接続配線１４を備えている。
【００３０】
接続配線９は、パッド部２３ｃと、このパッド部２３ｃに接続され、接続配線９を介して、制御ゲート電極ＳＧに所定の電圧を印加するコンタクト部とを備えている。また、接続配線１４は、パッド部１４ａと、このパッド部１４ａに接続され、接続配線１４を介して、メモリゲート電極ＭＧに所定の電圧を印加するコンタクト部２３ｄとを備えている。
【００３１】
図２は、本実施の形態２に係る不揮発性半導体記憶装置１００の断面図である。なお、図２から図１７において、（Ａ）は、図１に示すメモリセル領域１Ａにおける断面図である。（Ｂ）は、図１に示す周辺回路領域１Ｄのうち、メモリセル領域１Ａおよび境界領域１Ｃに近接する部分における断面図である。さらに、（Ｃ）は、図１における周辺回路領域１Ｄにおける断面図である。
【００３２】
この図２（Ａ）に示されるように、メモリセル領域１Ａが位置する半導体基板１の主表面上には、メモリセルＭＣが形成されており、このメモリセルＭＣは、たとえばシリコン酸化膜等からなる絶縁膜１ｂと、この絶縁膜１ｂの上面上に形成された制御ゲート電極（第１配線）ＳＧと、この制御ゲート電極（第１配線）ＳＧの一方の側面上に形成されたメモリゲート電極（第２配線）ＭＧと、絶縁膜１１と、不純物拡散層ＤＲ１、ＳＲ１とを備えている。
【００３３】
制御ゲート電極ＳＧは、たとえば、ポリシリコン膜等から形成されており、半導体基板１の主表面に対して垂直な方向の厚さが、たとえば、１００ｎｍ以上３００ｎｍ以下程度とされているこの制御ゲート電極ＳＧの上面上には、たとえば、コバルトシリサイド等のシリサイド膜２１が形成されている。
【００３４】
そして、制御ゲート電極ＳＧ下に位置する半導体基板１の主表面上に形成された絶縁膜１ｂの半導体基板１の主表面に対して垂直な方向の厚さは、たとえば、２ｎｍ程度とされている。
【００３５】
制御ゲート電極ＳＧの一方の側面上に、絶縁膜１１を介して形成されたメモリゲート電極ＭＧは、サイドウォール状に形成されており、たとえば、ポリシリコン膜等からなる。なお、サイドウォール状に形成されたメモリゲート電極ＭＧとは、まず、制御ゲート電極ＳＧ側の側面が、制御ゲート電極ＳＧの側面に沿った垂直壁とされている。そして、メモリゲート電極ＭＧに対して反対側に位置する側面は、上端部側から下端部側に向かうに従って、制御ゲート電極ＳＧから離間するように湾曲している。
【００３６】
絶縁膜１１は、メモリゲート電極が形成された制御ゲート電極ＳＧの側面上から、メモリゲート電極ＭＧ下に位置する半導体基板１の主表面上にわたって形成されている。
【００３７】
この絶縁膜１１は、半導体基板１の主表面に対して垂直な方向の厚さが、４ｎｍ程度とされたシリコン酸化膜（ＳｉＯ２）と、このシリコン酸化膜上に形成され、厚さが１０ｎｍ程度とされたシリコン窒化膜（Ｓｉ３Ｎ４）と、このシリコン窒化膜上に形成され、厚さが、４ｎｍ程度とされたシリコン酸化膜等から構成されている。そして、この絶縁膜１１は、窒化シリコン膜等に形成された電荷トラップを用いて、電荷蓄積層として機能する。
【００３８】
このメモリゲート電極ＭＧの側面上および制御ゲート電極ＳＧの側面上には、シリコン酸化膜などからなるサイドウォール状の絶縁膜１８が形成されている。なお、メモリゲート電極ＭＧの上面側は、絶縁膜１８に覆われておらず、コバルトシリサイド膜等からなるシリサイド膜２１が形成されている。
【００３９】
そして、メモリゲートＭＧに対して、制御ゲート電極ＳＧと反対側に位置する半導体基板１の主表面上には、ソース領域として機能する不純物拡散層（第１不純物拡散層）ＳＲ１が形成されている。この不純物拡散層ＳＲ１は、サイドウォール絶縁膜１８下にまで延在する低濃度の不純物拡散層Ｓａ１と、高濃度の不純物拡散層Ｓｂ１とを備えている。また、制御ゲート電極ＳＧに対して、メモリゲート電極ＭＧと反対側に位置する半導体基板１の主表面上には、ドレインとして機能する不純物拡散層（第２不純物拡散層）ＤＲ１が形成されている。この不純物拡散層ＤＲ１も、低濃度の不純物拡散層Ｄａ１と、高濃度の不純物拡散層Ｄｂ１とを備えている。不純物拡散層ＳＲ１、ＤＲ１の上面上にも、シリサイド膜２１が形成されている。
【００４０】
図２（Ｂ）、（Ｃ）に示されるように、周辺回路トランジスタは、半導体基板１の主表面上に形成され、たとえば、シリコン酸化膜等からなる絶縁膜１ａ、１ｃと、この絶縁膜１ａ、１ｃ上に形成されたゲート電極ＴＧ１、ＴＧ２と、このゲート電極ＴＧ、ＴＧ２の側面上に形成されたサイドウォール状の絶縁膜１８と、このゲート電極ＴＧ１、ＴＧ２と隣り合う半導体基板１の主表面上に形成され、ソース領域およびドレイン領域として機能可能な不純物拡散層ＤＲ２、ＤＲ２とを備えている。
【００４１】
周辺回路トランジスタのゲート電極ＴＧ１、ＴＧ２は、たとえば、ポリシリコン膜等から構成され、半導体基板１の主表面に対して垂直な方向の厚さは、たとえば、１５０ｎｍ程度とされている。このように、周辺回路トランジスタのゲート電極ＴＧ１、ＴＧ２の高さは、メモリセルＭＣの制御ゲート電極ＳＧの高さよりも低く形成されている。そして、このゲート電極ＴＧ１、ＴＧ２の上面上にも、シリサイド膜２１が形成されている。このように構成された不揮発性半導体記憶装置１００の各動作について説明する。
【００４２】
【表１】
2008066386.tif 000003
【００４３】
上記表１は、書込み動作、読出し動作、消去動作を行なう際、選択されたメモリセルの制御ゲート電極ＳＧ、メモリゲート電極ＭＧ、ソース領域として機能する不純物拡散層ＳＤ１、ドレイン領域として機能する不純物拡散層ＤＲ１と、半導体基板１の主表面に印加する電圧を示した表である。
【００４４】
なお、表１において、Ｖｍｇは、メモリゲート電極ＭＧに印加される電圧、Ｖｓは、ソース領域として機能する不純物拡散層ＳＲ１に印加される電圧、Ｖｓｇは、制御ゲート電極ＳＧに印加される電圧、Ｖｄは、ドレイン領域として機能する不純物拡散層ＤＲ１に印加される電圧、Ｖｓｕｂは、半導体基板１に印加される電圧を示している。
【００４５】
たとえば、書込み動作の際には、選択されたメモリゲート電極ＭＧに１２Ｖ程度の電圧を印加し、選択されたメモリセルＭＣの制御ゲート電極ＳＧに１．５Ｖ程度の電圧を印加する。そして、不純物拡散層ＳＲ１に、５Ｖ程度の電圧を印加し、不純物拡散層ＤＲ１には、１Ｖ程度の電圧を印加し、さらに、半導体基板１には、０Ｖ程度の電圧を印加する。
【００４６】
このように、電圧を印加すると、メモリゲート電極ＭＧおよび制御ゲート電極ＳＧ下に位置する半導体基板（チャネル領域）１に、ホットエレクトロンが発生する。この発生したホットエレクトロンは、選択されたメモリセルトランジスタの絶縁膜１１内に注入される。そして、絶縁膜１１内に注入された電子は、絶縁膜１１内のシリコン窒化膜内にトラップされる。このように、絶縁膜１１内に、電子がトラップされると、選択されたメモリセルトランジスタのしきい値電圧が上昇する。
【００４７】
消去動作は、上記表１に示されるように、たとえば、選択されたメモリセルトランジスタのメモリゲート電極ＭＧに、−５Ｖ程度の電圧を印加し、制御ゲート電極ＳＧに、０Ｖ程度の電圧を印加する。そして、不純物拡散層ＳＲ１に、７Ｖ程度の電圧を印加する。さらに、不純物拡散層ＤＲ１の電圧は、Ｏｐｅｎとして、半導体基板１の電圧は、０Ｖ程度とする。このとき、バンド間トンネル現象により、ホール（正孔）が発生し、発生したホールは、電界によって加速されて、絶縁膜１１のシリコン窒化膜内に注入される。これにより、選択されたメモリセルトランジスタのしきい値電圧が低下する。
【００４８】
書込み動作は、選択されたメモリセルトランジスタのメモリゲート電極ＭＧに、たとえば、１２Ｖ程度の電圧を印加し、制御ゲート電極ＳＧに、たとえば、１．５Ｖ程度の電圧を印加する。また、不純物拡散層ＳＲ１に、たとえば、５Ｖ程度の電圧を印加し、不純物拡散層ＳＤ１には、１Ｖ程度の電圧を印加し、さらに、半導体基板１には、０Ｖ程度の電圧を印加する。
【００４９】
このとき、メモリゲート電極ＭＧには、消去状態におけるしきい値電圧と、書込み状態におけるメモリセルトランジスタのしきい値電圧との間の電圧を印加する。これにより、選択されたメモリセルトランジスタに情報が書き込まれた状態か、否かが、判断される。
【００５０】
このような不揮発性半導体記憶装置１００の製造方法について説明する。図３（Ａ）〜（Ｃ）は、不揮発性半導体記憶装置１００の製造工程の第１工程をそれぞれ示す断面図である。
【００５１】
まず、半導体基板１の主表面上に、選択的に分離領域５０を形成して、活性領域としてのメモリセル領域（第２領域）１Ａと周辺回路領域（第１領域）１Ｄを規定する。そして、半導体基板１の主表面上に熱酸化処理などを施して、主表面にシリコン酸化膜などからなる絶縁膜１ｅを形成する。そして、この絶縁膜１ｅの上面上に、多結晶シリコン膜などからなる導電膜６０を、たとえば、１６０ｎｍ程度堆積する。さらに、この導電膜６０の上面上に、ＴＥＯＳ（tetraethoxysilane）とＯ３等のソースガスを反応させて、シリコン酸化膜からなる絶縁膜６１をＣＶＤ法により、たとえば、７０ｎｍ程度形成する。そして、図１に示す周辺回路領域１Ｄ上に位置する絶縁膜６１の上面上を覆うレジストパターン９０を形成する。
【００５２】
図４（Ａ）〜（Ｃ）は、不揮発性半導体記憶装置１００の製造工程の第２工程をそれぞれ示す断面図であり、図５（Ａ）〜（Ｃ）は、不揮発性半導体記憶装置１００の製造工程の第３工程をそれぞれ示す断面図である。この図４に示すように、レジストパターン９０をマスクとして、ＨＦ（フッ化水素）を用いて、絶縁膜６１にウエットエッチングを施し、周辺回路領域１Ｄ上を覆う絶縁膜パターン６１Ａを形成する。これにより、図１に示す周辺回路領域１Ｄ上に位置する導電膜６０の上面上に、絶縁膜パターン６１Ａが残留し、図１に示すメモリセル領域１Ａ上に位置する導電膜６０の上面が露出される。
【００５３】
その後、図５に示すように、周辺回路領域１Ｄ上に残留した絶縁膜パターン６１Ａに、ＨＦ等をも用いて、絶縁膜パターン６１Ａの薄膜化を図り、たとえば、絶縁膜パターン（第２絶縁膜パターン）６１Ａの膜厚が３０ｎｍ程度となるようにする。
【００５４】
図６（Ａ）〜（Ｃ）は、不揮発性半導体記憶装置１００の製造工程の第４工程をそれぞれ示す断面図である。この図６に示すように、周辺回路領域１Ｄおよびメモリセル領域１Ａ上を覆うように、たとえば、多結晶シリコン膜からなる導電膜７０をＣＶＤ（Chemical  Vapor  Deposition）法等により堆積する。これにより、絶縁膜パターン６１Ａおよび導電膜６０の上面が、導電膜７０によって覆われる。
【００５５】
この際、絶縁膜パターン６１Ａ下に位置する導電膜７０の上面は、メモリセル領域１Ａから周辺回路領域１Ｄにわたって平坦面状とされている。さらに、上記第３工程において、絶縁膜パターン６１Ａの膜厚を低減することにより、周辺回路領域１Ｄとメモリセル領域１Ａとの境界領域近傍において、周辺回路領域１Ｄ上に形成された絶縁膜パターン６１Ａと、メモリセル領域１Ａ上に形成された導電膜６０の上面との間の段差が小さく低減されている。
【００５６】
図７（Ａ）〜（Ｃ）は、不揮発性半導体記憶装置１００の製造工程の第５工程をそれぞれ示す断面図である。この図７に示されるように、メモリセル領域１Ａおよび周辺回路領域１Ｄ上を覆うＢＡＲＣ(Bottom Anti-Reflection Coating)等の反射防止膜８０をスピンコート法で塗布する。ここで、反射防止膜８０をスピンコート法により形成することにより、ＣＶＤ法で反射防止膜８０を形成した場合より、反射防止膜８０に段差部が形成されることを抑制することができる。
【００５７】
好ましくは、絶縁膜パターン６１Ａは、反射防止膜８０より薄く形成しておく。絶縁膜パターン６１Ａの膜厚を反射防止膜８０より薄く形成することで、絶縁膜パターン６１Ａの周縁部に形成される段差部を反射防止膜８０で埋め込むことができる。このため、絶縁膜パターン６１Ａの周縁部上に位置する反射防止膜８０の上面は、滑らかな傾斜面とされる。具体的には、反射防止膜８０の膜厚は、８０ｎｍ程度とされる。そのため、絶縁膜パターン６１Ａの膜厚を、５０ｎｍ以下３０ｎｍ以上とする。なお、絶縁膜パターン６１Ａの膜厚を３０ｎｍ以上としたのは、後述するように、絶縁膜パターン６１Ａをエッチング時のストッパとして機能させるためである。
【００５８】
ここで、上記第４工程において、メモリセル領域１Ａ，周辺回路領域１Ｄおよび周辺回路領域１Ｄとメモリセル領域１Ａとの境界領域においても、大きな段差部が形成されていない。このため、形成された反射防止膜８０の膜厚は、略全面にわたって略均一となり、反射防止膜８０の膜厚に大きな差が生じることを抑制することができる。すなわち、略全面にわたって、所望の膜厚となるように形成することができる。
【００５９】
そして、このように平坦面状に形成された反射防止膜８０の上面上に、制御ゲートＳＧのパターンが形成されたレジストパターン８１を形成する。ここで、レジストパターン８１を形成する際に、まず、フォトレジスト膜を形成する。そして、このフォトレジスト膜の上方に形成する制御ゲート電極のパターンが形成されたマスクを配置する。
【００６０】
このマスクの上方に、フッ化クリプトン(KrF)エキシマレーザを配置して、このレーザ光源を用いて露光処理を施す。そして、制御ゲート電極ＳＧのパターンが形成されたレジストパターン８１を形成する。ここで、反射防止膜８０は、略全面において膜厚が一定となり、略全面にわたって平坦面状に形成されており、導電膜７０が反射防止膜８０から露出することを抑制することができる。このように、導電膜７０の一部が露出することを抑制することにより、レジストパターン８１を形成する際に、ハレーション（halation）およびオーバ露光が生じることを抑制することができる。
【００６１】
このため、正確に制御ゲート電極ＳＧのパターンが形成されたレジストパターン８１を形成することができる。
【００６２】
図８（Ａ）〜（Ｃ）は、不揮発性半導体記憶装置１００製造工程の第６工程をそれぞれ示す断面図である。この図８（Ａ）〜（Ｃ）に示されるように、レジストパターン８１を用いて、導電膜７０および導電膜６０にパターニングを施して、制御ゲート電極ＳＧをメモリセル領域１Ａが位置する半導体基板１の主表面上に形成する。そして、周辺回路領域１Ｄが位置する半導体基板１の主表面上には、周辺回路領域１Ｄが位置する半導体基板１の主表面を覆う導電膜６０ａを残留させる。
【００６３】
メモリセル領域１Ａにおいては、絶縁膜１ｅをストッパとし、周辺回路領域１Ｄにおいては絶縁膜パターン６１Ａをストッパとして利用する。なお、導電膜７０と導電膜６０とは、いずれも、多結晶シリコン膜等から構成されており、同質の導電膜から構成されているが、互いに異なる導電膜から構成してもよい。
【００６４】
ここで、レジストパターン８１の膜厚は、略全面にわたって均一とされている。このためメモリセル領域１Ａ上のいずれの位置においても、導電膜６０、導電膜７０および反射防止膜８０からなる積層体の膜厚に大きな差が生じることが抑制されている。このため、メモリセル領域１Ａにおいて施すエッチン量が位置によって大きく異なることを抑制することができる。なお、周辺回路領域１Ｄ上においても、同様の効果を得ることができる。
【００６５】
制御ゲート電極ＳＧのパターニング工程が終了すると、制御ゲート電極ＳＧおよび導電膜６０ａの上面に残留した反射防止膜８０の洗浄およびレジストパターン８１を除去する。
【００６６】
反射防止膜８０の膜厚は、全面にわたって略均一とされているため、反射防止膜８０をエッチングする際に、過剰なエッチングを反射防止膜８０に施さなくても、反射防止膜８０を除去することができる。
【００６７】
これにより、反射防止膜８０のエッチングによって、制御ゲート電極ＳＧや導電膜６０ａがエッチングされ、制御ゲート電極ＳＧおよび導電膜６０ａの寸法が変動することを抑制することができる。
【００６８】
図９（Ａ）〜（Ｃ）は、不揮発性半導体記憶装置１００の製造工程の第７工程をそれぞれ示す断面図である。この図９（Ａ）〜（Ｃ）に示されるように、半導体基板１の主表面上をＨＦ等を用いて洗浄することにより、図８に示す絶縁膜パターン６１Ａおよび制御ゲート電極ＳＧと隣り合う半導体基板１の主表面上に形成された絶縁膜１ｅを除去する。なお、制御ゲート電極ＳＧ下に位置する半導体基板１の主表面には、ゲート絶縁膜１ｂが形成され、導電膜６０ａ下に位置する半導体基板１の主表面上には、絶縁膜１ｄが残留する。
【００６９】
図１０（Ａ）〜（Ｃ）は、不揮発性半導体記憶装置１００の製造工程の第８工程をそれぞれ示す断面図であり、図１１（Ａ）〜（Ｃ）は、第９工程をそれぞれ示す断面図であり、さらに、図１２（Ａ）〜（Ｃ）は、第１０工程をそれぞれ示す断面図である。
【００７０】
図１０に示すように、制御ゲート電極ＳＧおよび導電膜６０ａの表面を覆うように、所謂ＯＮＯ膜からなる絶縁膜１１を形成する。
【００７１】
そして、図１１に示すように、多結晶シリコン膜等からなる導電膜を堆積して、この導電膜にドライエッチングを施して、制御ゲート電極ＳＧおよび導電膜６０ａの周縁部に沿って延在する導電膜ＭＧａおよびメモリゲート電極ＭＧを形成する。
【００７２】
さらに、図１２において、導電膜ＭＧａをエッチングして、制御ゲート電極ＳＧの一方の側面上にサイドウォール状のメモリゲート電極ＭＧを形成する。ここで、制御ゲート電極ＳＧの高さは、２５０ｎｍ程度とされているため、メモリゲート電極ＭＧの高さも、２５０ｎｍ程度となる。
【００７３】
図１３（Ａ）〜（Ｃ）は、不揮発性半導体記憶装置１００の製造工程の第１１工程をそれぞれ示す断面図であり、図１４（Ａ）〜（Ｃ）は、不揮発性半導体記憶装置１００の製造工程の第１２工程をそれぞれ示す断面図である。そして、図１３に示すように、絶縁膜１１のうち、メモリゲート電極ＭＧと半導体基板１との間に位置する部分と、制御ゲート電極ＳＧとメモリゲート電極ＭＧとの間に位置する部分とを残すように、絶縁膜１１にエッチングを施す。
【００７４】
その後、図１４に示すように、メモリセル領域１Ａ上を覆うと共に、図１５に示す周辺回路トランジスタのゲート電極ＴＧ１、ＴＧ２のパターンが形成されたレジストパターン１１０を形成する。
【００７５】
図１５（Ａ）〜（Ｃ）は、不揮発性半導体記憶装置１００の製造工程の第１３工程をそれぞれ示す断面図であり、図１６（Ａ）〜（Ｃ）は、不揮発性半導体記憶装置１００の製造工程の第１４工程をそれぞれ示す断面図であり、さらに、図１７（Ａ）〜（Ｃ）は、不揮発性半導体記憶装置１００の製造工程の第１５工程をそれぞれ示す断面図である。
【００７６】
そして、図１５に示すように、導電膜６０ａにパターニングを施して、周辺回路領域１Ｄが位置する半導体基板１の主表面上にゲート電極ＴＧ１、ＴＧ２を形成する。ここで、導電膜６０aの厚さは、１５０ｎｍ程度とされているため、微細パターン用のフォトレジスト膜と、ArF（アルゴン・フッ素）レーザ光源とを用いたリソグラフィを用いて、パターニングを行なうことができる。すなわち、制御ゲート電極ＳＧ電極をパターニングする際に用いられる光源の波長より短い波長の光源を用いて、パターニングをすることができ、ゲート電極ＴＧ１、ＴＧ２の微細化を図ることができる。
【００７７】
ここで、メモリセル領域１Ａが位置する半導体基板１の主表面上においては、制御ゲートＳＧが、導電膜６０と導電膜７０との積層体から構成される一方で、ゲーＦト電極ＴＧ１，ＴＧ２は、導電膜６０から形成され、ゲート電極ＴＧ１，ＴＧ２の高さは、制御ゲート電極ＳＧより低くすることができる。
【００７８】
このように、本実施の形態２に係る不揮発性半導体記憶装置１００の製造方法によれば、制御ゲート電極ＳＧを２層の導電膜６０、７０から構成し、周辺回路トランジスタのゲート電極ＴＧ１、ＴＧ２となる部分には、導電膜６０、７０間にストッパを形成しておく。これにより、制御ゲート電極ＳＧをパターニングする際に、反射防止膜８０を平坦面状に形成することができると共に、周辺回路領域１Ｄ上に形成される導電膜の厚さをゲート電極ＴＧ１、ＴＧ２の高さにまで低減することができる。
【００７９】
そして、図１６に示されるように、メモリゲート電極ＭＧおよび制御ゲート電極ＳＧと隣り合う半導体基板１の主表面に不純物を注入（導入）して、不純物拡散層Ｄａ１，Ｓａ１を形成すると共に、ゲート電極ＴＧ１、ＴＧ２と隣り合う半導体基板１の主表面に不純物を注入して、低濃度の不純物拡散層Ｄａ２，Ｄａ３、Ｓａ２，Ｓａ３を形成する。
【００８０】
具体的には、メモリセル領域１Ａ上に、ヒ素を、５ＫｅＶ，２×１０１５ａｔｏｍｓ／ｃｍ２、周辺回路領域１Ｄ上に、ヒ素を５ＫｅＶ，６×１０１４ａｔｏｍｓ／ｃｍ２のイオン注入を行なう。
【００８１】
ここで、メモリゲート電極ＭＧの高さが、１００ｎｍ以上３００ｎｍ以下程度とされているので、不純物が、メモリゲート電極ＭＧ下に位置する半導体基板（メモリゲート電極下チャネル領域）内に不純物が導入されることを抑制することができる。
【００８２】
このように、低濃度の不純物拡散層Ｄａ１，Ｓａ１，Ｄａ２，Ｄａ３，Ｓａ２，Ｓａ３を形成した後に、図１７に示すように、メモリゲート電極ＭＧの側面上と、制御ゲート電極ＳＧのメモリゲート電極ＭＧと反対側に位置する側面上と、ゲート電極ＴＧの両側面上とに、シリコン酸化膜等からなるサイドウォール状の絶縁膜１８を形成する。
【００８３】
その後に、形成されたメモリゲート電極ＭＧ、制御ゲート電極ＳＧ、ゲート電極ＴＧ１、ＴＧ２およびサイドウォール絶縁膜１８をマスクとして利用して、半導体基板１の主表面に不純物を注入する。
【００８４】
これにより、高濃度不純物拡散層Ｄｂ１，Ｓｂ１，Ｄｂ２，Ｓｂ２を形成する。これにより、ソース領域としての不純物拡散層ＳＲ１、ＳＲ２と、ドレイン領域としての不純物拡散層ＤＲ１、ＤＲ２を形成する。
【００８５】
具体的には、半導体基板１の主表上に、メモリゲート電極ＭＧ、制御ゲート電極、ゲート電極ＴＧをマスクとして、ヒ素を５０ＫｅＶ、２×１０１７ａｔｏｍｓ／ｃｍ２、リンを、４０ＫｅＶ、１×１０１３ａｔｏｍｓ／ｃｍ２の条件で注入する。
【００８６】
不純物拡散層ＳＲ１，ＳＲ２，ＤＲ１，ＤＲ２を形成するためのイオン注入工程において、最も注入エネルギの高いのは、この第１２工程において、リンを４０ＫｅＶ、１×１０１３ａｔｏｍｓ／ｃｍ２の条件で、注入する工程である。
【００８７】
この条件の下で、注入イオンの投影飛程Ｒｐと標準偏差σ（ΔＲｐ）を試算すると、Ｒｐ＝６０ｎｍ、σ＝２５ｎｍとなる。そして、注入されるイオン量がチャネルのしきい値電圧に影響を与えないレベルまで低減されるために必要な高さとしては、（Ｒｐ＋３×σ＝）１３５ｎｍとなる。その一方で、メモリゲート電極の高さは、１００ｎｍ以上３００ｎｍ以下程度とされている。このため、メモリゲート電極ＭＧ下に不純物が導入されることを抑制することができる。このように、メモリセルトランジスタのチャネル領域内に不純物が導入されることを抑制することができるため、メモリセルトランジスタのしきい値電圧が変動することを抑制することができる。
【００８８】
そして、図２に示されるように、制御ゲート電極ＳＧ、メモリゲート電極ＭＧ，ゲート電極ＴＧを覆うように、半導体基板１の主表面上に、たとえば、スパッタリング法により、コバルトや、ニッケルなどの所定の金属膜が形成される。次に、たとえば、窒素等の雰囲気の下で、所定の温度の熱処理を施すことによって、制御ゲート電極ＳＧ等を構成するポリシリコン膜内のシリコンと、金属とが反応（シリサイド化）して、金属シリサイド膜が形成される。その後、未反応の金属膜が除去される。ここで、不純物拡散層ＳＲ１，ＳＲ２，ＤＲ１，ＤＲ２の注入条件は、上記のように所定のエネルギ以上で半導体基板１内に注入されているため、半導体基板１の主表面から所定の深さにまで不純物が達している。このため、不純物拡散層ＳＲ１，ＳＲ２，ＤＲ１，ＤＲ２の上面に形成され金属シリサイド膜が不純物拡散層ＳＲ１，ＳＲ２，ＤＲ１，ＤＲ２下に位置する半導体基板１にまで達することを抑制することができる。このようにして、不揮発性半導体記憶装置１００を製造する。このようにして、本実施の形態に係る不揮発性半導体記憶装置１００を製造することができる。
【００８９】
以上のように本発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００９０】
本発明は、不揮発性半導体記憶装置の製造方法に好適である。
【図面の簡単な説明】
【００９１】
【図１】本実施の形態に係る不揮発性半導体記憶装置の平面図である。
【図２】本実施の形態に係る不揮発性半導体記憶装置の断面図である。
【図３】本実施の形態に係る不揮発性半導体記憶装置の製造工程の第１工程をそれぞれ示す断面図である。
【図４】本実施の形態に係る不揮発性半導体記憶装置の製造工程の第２工程をそれぞれ示す断面図である。
【図５】本実施の形態に係る不揮発性半導体記憶装置の製造工程の第３工程をそれぞれ示す断面図である。
【図６】本実施の形態に係る不揮発性半導体記憶装置の製造工程の第４工程をそれぞれ示す断面図である。
【図７】本実施の形態に係る不揮発性半導体記憶装置の製造工程の第５工程をそれぞれ示す断面図である。
【図８】本実施の形態に係る不揮発性半導体記憶装置の製造工程の第６工程をそれぞれ示す断面図である。
【図９】本実施の形態に係る不揮発性半導体記憶装置の製造工程の第７工程をそれぞれ示す断面図である。
【図１０】本実施の形態に係る不揮発性半導体記憶装置の製造工程の第８工程をそれぞれ示す断面図である。
【図１１】本実施の形態に係る不揮発性半導体記憶装置の製造工程の第９工程をそれぞれ示す断面図である。
【図１２】本実施の形態に係る不揮発性半導体記憶装置の製造工程の第１０工程をそれぞれ示す断面図である。
【図１３】本実施の形態に係る不揮発性半導体記憶装置の製造工程の第１１工程をそれぞれ示す断面図である。
【図１４】本実施の形態に係る不揮発性半導体記憶装置の製造工程の第１２工程をそれぞれ示す断面図である。
【図１５】本実施の形態に係る不揮発性半導体記憶装置の製造工程の第１３工程をそれぞれ示す断面図である。
【図１６】本実施の形態に係る不揮発性半導体記憶装置の製造工程の第１４工程をそれぞれ示す断面図である。
【図１７】本実施の形態に係る不揮発性半導体記憶装置の製造工程の第１５工程をそれぞれ示す断面図である。
【符号の説明】
【００９２】
１Ａ  メモリセル領域、１  半導体基板、１Ｄ  周辺回路領域、１Ｃ  境界領域、２  分離領域、５１ａ  導電膜、５１ｂ  導電膜パターン、５２  レジストパターン、５４  レジストパターン、１００  不揮発性半導体記憶装置、ＭＧ  メモリゲート電極、ＳＧ  制御ゲート電極、ＴＧ  ゲート電極。
【図１】
2008066386.tif 000004
【図２】
2008066386.tif 000005
【図３】
2008066386.tif 000006
【図４】
2008066386.tif 000007
【図５】
2008066386.tif 000008
【図６】
2008066386.tif 000009
【図７】
2008066386.tif 000010
【図８】
2008066386.tif 000011
【図９】
2008066386.tif 000012
【図１０】
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【図１１】
2008066386.tif 000014
【図１２】
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【図１３】
2008066386.tif 000016
【図１４】
2008066386.tif 000017
【図１５】
2008066386.tif 000018
【図１６】
2008066386.tif 000019
【図１７】
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