(57)【要約】【課題】書き込み特性や読み込み特性に優れ、かつ製造が容易な不揮発性半導体記憶装置及びその製造方法を提供すること。【解決手段】ほぼ平行に形成された複数のソース／ドレイン領域１１、及び、前記複数のソース／ドレイン領域１１の間に凹部１２が形成された半導体基板１と、前記半導体基板１の前記凹部１２に形成される電荷蓄積ゲート３と、前記複数のソース／ドレイン領域１１に交差し、かつ、前記蓄積ゲート３上に絶縁層を介して配置される複数の導電ゲート６と、を有する不揮発性半導体記憶装置とする。【選択図】図５
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【特許請求の範囲】
【請求項１】
ほぼ平行に形成された複数のソース／ドレイン領域、及び、前記複数のソース／ドレイン領域の間に凹部が形成された半導体基板と、
前記半導体基板の前記凹部に形成される電荷蓄積ゲートと、
前記複数のソース／ドレイン領域に交差し、かつ、前記蓄積ゲート上に絶縁層を介して配置される複数の導電ゲートと、を有する不揮発性半導体記憶装置。
【請求項２】
前記電荷蓄積ゲートは、前記半導体基板における平坦部にも形成されている請求項１記載の不揮発性半導体記憶装置。
【請求項３】
半導体基板上にマスク層を堆積する工程と、
前記マスク層をパターニングする工程と、
前記半導体基板を侵食して凹部を形成する工程と、
前記半導体基板の前記凹部に電荷蓄積ゲートを形成する工程と、
前記マスク層を除去する工程と、
前記半導体基板にほぼ平行に、かつ、前記電荷蓄積ゲートを挟む複数のソース／ドレイン領域を形成する工程と、
前記複数のソースドレイン領域に交差する複数の導電ゲートを形成する工程と、を有する不揮発性半導体装置の製造方法。
【請求項４】
半導体基板上に絶縁層及びマスク層を堆積する工程と、
前記マスク層をパターニングする工程と、
前記絶縁層を成長させて半導体基板を侵食し、成長した前記絶縁層を除去することで凹部を形成する工程と、
前記半導体基板の前記凹部に電荷蓄積ゲートを形成する工程と、
前記マスク層を除去する工程と、
前記半導体基板にほぼ平行に、かつ、前記電荷蓄積ゲートを挟む複数のソース／ドレイン領域を形成する工程と、
前記複数のソースドレイン領域に交差する複数の導電ゲートを形成する工程と、を有する不揮発性半導体装置の製造方法。
【請求項５】
前記絶縁層は酸化膜であり、酸化により前記絶縁層を成長させ、
前記半導体基板の前記凹部に電荷蓄積ゲートを形成する工程において、前記マスク層を用いて前記電荷蓄積ゲートを自己整合的に形成する請求項４記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリ及びその製造方法に関する。
【背景技術】
【０００２】
近年、不揮発性半導体記憶装置において配線の微細化が進んでいる。配線の微細化はゲート長の縮小をももたらし、ゲート長の縮小は書き込み特性の悪化をもたらすといった課題がある。具体的に説明すると、不揮発性半導体記憶装置、例えばＮＯＲ型の不揮発性記憶装置においてＣＨＥ（Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ）書き込み方式を使用する場合において、ＨＥとして発生した電子がフローティングゲートに注入されるためにはゲート電極（トンネル酸化膜）の障壁を超える程度のエネルギー（最低ドレイン電圧値）が必要である一方、ソース／ドレインの間はその最低ドレイン電圧値に耐えられる程度のゲート長が必要であり、ゲート長の縮小は書き込み特性の悪化につながりうる。
【０００３】
そこで上記課題に対し、シリコン基板との界面にあるスプリットゲート及びフローティングゲートのそれぞれの実効ゲート長を長く確保しようとする技術が下記特許文献１に開示されている。
【０００４】
【特許文献１】特開平１１−１２６８３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１に記載の技術は、配線構造が複雑となり、また工程も複雑になるといった課題を有する。また、配線の微細化に伴いビア配線等も微細化されるが、その微細化に伴うコンタクト抵抗の増大も問題となり、この点からの書き込み特性や読み込み特性の悪化については未だ課題を残している。
【０００６】
そこで、本発明は上記課題を鑑み、書き込み特性や読み込み特性に優れ、かつ製造が容易な不揮発性半導体記憶装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一実施形態によると、ほぼ平行に形成された複数のソース／ドレイン領域、及び、前記複数のソース／ドレイン領域の間に凹部が形成された半導体基板と、前記半導体基板の前記凹部に形成される電荷蓄積ゲートと、前記複数のソース／ドレイン領域に交差して前記蓄積ゲート上に絶縁層を介して配置される複数の導電ゲートと、を有することを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【０００８】
本発明の一実施形態によると、書き込み特性や読み込み特性に優れ、かつ製造が容易な不揮発性半導体記憶装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態について図面を参照しつつ説明する。ただし、本発明は多くの異なる態様で実施することが可能であり、以下に示す実施形態に限定されるものではない。なお、本明細書においては同一又は同様の機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００１０】
（実施形態１）
図１は、不揮発性半導体記憶装置の一実施形態に係るＮＯＲ型フラッシュメモリの概略ブロック図である。本実施形態に係るＮＯＲ型フラッシュメモリは、メモリセルアレイ、ローデコーダ、カラムデコーダ、周辺回路部及びパッド部を備えて構成される。
【００１１】
本実施形態に係るメモリセルアレイは、電気的に書き換え可能な複数のメモリセルをマトリクス状に配置して構成されているが、メモリセルの接続関係の観点から、メモリセルブロック、メモリセルユニット、メモリセルアレイといった概念に分割して考えることができる。そこでまず、図２に本実施形態に係るメモリセルアレイについての概略ブロック図の例を示す。本実施形態に係るメモリセルアレイは、図２で示すとおり、複数の（ｍ個の）メモリセルブロック（ＢＬＫ０、ＢＬＫ１、…、ＢＬＫｍ−１）を有して構成されている。ここでは「メモリセルブロック」とは、データ消去の最小単位となっている。
【００１２】
次に、図３に複数のメモリセルブロックのうちの一つ（例えばＢＬＫ０）について、より詳細な等価回路の例を示す。図３で示すとおり、各メモリセルブロックは、複数のワード線ＷＬ０〜ＷＬｉと、このワード線と交差して配置される複数のビット線ＢＬ０〜ＢＬｊとを有しており、それぞれのワード線においては交差するワード線の間に配置される複数の電荷蓄積ゲートＧａｔｅ０〜Ｇａｔｅｉが形成されており、いわゆるＮＯＲ型のフラッシュメモリとなっている。
【００１３】
次に、図４に、本実施形態に係る不揮発性半導体記憶装置の上面図を、図５に図４におけるＡ−Ａ’断面図を、図６に図４におけるＢ−Ｂ’断面図をそれぞれ示す。図４乃至図６で示されるとおり、本実施形態に係る不揮発性半導体記憶装置は、ソース／ドレイン領域１１が形成された半導体基板１と、この半導体基板１上に形成される第一の絶縁層２と、第一の絶縁層２上に形成される複数の電荷蓄積ゲート３及び第二の絶縁層４と、電荷蓄積ゲート３及び第二の絶縁層４の上に形成される第三の絶縁層５、導電ゲート６及び保護層７と、を有している。また、本実施形態の半導体基板１には電荷蓄積ゲート３が形成される領域に凹部１２が形成されており、この凹部１２はソース／ドレイン領域１１に挟まれている。なお、図３におけるビット線はソース／ドレイン領域１１に相当し、ワード線は導電ゲート６に相当する。本実施形態に係る不揮発性半導体記憶装置はこの構成により、いわゆるＶｉｒｔｕｒａｌ  Ｇｒｏｕｎｄ型のメモリセルアレイ構造となっている。
【００１４】
なお本実施形態において、半導体基板１としては特に限定無く周知な物を使用することができるが、例えばシリコン基板等が好適である。また、上述のとおり本半導体基板１にはソース／ドレイン領域１１が形成されており、このソース／ドレイン領域の間には窪んだ凹部１２が形成されている。なおこの凹部１２は、ソース／ドレイン領域と平行な方向に延びている。ここでソース／ドレイン領域とは、Ａｓ（砒素）やＰ（燐）等の不純物を多く含んでなる領域であり、半導体基板１の凹部以外の領域、例えば平坦な部分に形成されているほうが望ましい。なお、本実施形態において凹部１２は実効的なゲート長を確保するために用いられるものであるため、凹部の深さはソース／ドレイン領域の深さよりも深いことが望ましい。
【００１５】
第一の絶縁層２としては、この上に形成される電荷蓄積ゲート３と絶縁性を確保する一方、ソース／ドレイン領域１１を介して電荷を蓄積できる機能（ＣＨＥ書き込みで可能なバリアハイト）を有する限り限定されることはないが、例えば半導体基板１を酸化することにより形成できる酸化膜や酸化膜系を含む絶縁層が好ましい。
【００１６】
本実施形態に係る電荷蓄積ゲート３は、上記のとおり半導体基板１に形成された凹部１２に形成されている。この電荷蓄積ゲート３としては、ソース／ドレイン領域１１を介して電荷を蓄積する限りにおいて限定は無く、例えばフローティングゲートやＭＯＮＯＳを好適に用いることができ、より具体的には例えば燐（Ｐ）がドープされたポリシリコン層やタングステン（W）やポリサイド等を好適に用いることができる。また図４乃至図６で明らかなとおり、本実施形態に係る電荷蓄積ゲート３は、絶縁膜４のパターニング形状によって規定され、半導体基板凹部分と電荷蓄積ゲートの形状の関係はどのメモリセルにおいてもほぼ同じとなる、いわゆる自己整合的に形成される。なおここで「自己整合的に形成される」をより具体的に説明すると、例えば図７で表すように、半導体基板１の表面に対する凹部１２の傾きが最大となる点における接線１２１と電荷蓄積ゲート３のエッジの接線３１が半導体基板１の表面より高い位置で交差し、その交差点３２の位置が半導体基板１の表面から同じ高さにあることをいう。これにより本実施形態に係る電荷蓄積ゲート３は凹部１２全体を確実に覆うよう形成され、理想的には導電ゲート６が延伸する方向に沿った断面（図５で示す断面と同じ断面）において、凹部１２の最深部を中心軸として左右対称となるよう形成される。これは図８で示すような配置が左または右に偏ることで凹部が露出するようなゲートが形成されてしまうことが殆どないことを意味し、これによりゲート配置の偏りによる書き込み特性、読み出し特性の悪化を防止することができる。
【００１７】
また、本実施形態に係る不揮発性半導体記憶装置は、電荷蓄積ゲート３が半導体基板１における平坦部にも形成されているため、ソース／ドレイン領域から電荷蓄積ゲート３への電子の注入をより効率よく行うことができる。図９に、本不揮発性半導体記憶装置のメモリセルにおける電子の移動のイメージを示す。例えば図９のメモリセルの導電ゲートに１０V、ドレイン領域に５V（ソース領域、Ｗｅｌｌ領域には０Ｖ）印加した場合、電子はソース領域からチャネル領域へ注入され、チャネル領域に沿ってドレイン領域へ向かう。ドレイン領域へ向かう電子はドレイン電界でさらに加速されるためＨＥとして向かう成分が多くなる。そしてこの場合、効率よくＨＥを電荷蓄積ゲートへ注入するためには、ＨＥが向かう先に電荷蓄積ゲートがしっかり存在することが重要となる。本実施形態におけるメモリセルでは、半導体基板１に凹部１２を設け、またこの凹部の側縁近傍において電荷蓄積ゲートを配置しているため、電子の移動方向を基板の平坦部に対しある程度の角度をもたせて電荷蓄積ゲートに注入することができる（ドレイン領域に向かう電子を効率良くキャッチできることになる）。従って、本実施形態において、電荷蓄積ゲートが半導体基板１における平坦部にも形成されていることが望ましい。なお、「平坦部」とは、半導体基板１断面において凹部１２と重ならない部分であり、図７では凹部１２の両脇の平らな部分を意味するものとする。本実施形態では、図７に示すように、電荷蓄積ゲート３が半導体基板１の凹部１２両脇にある平坦部上にも重なるように形成されており、凹部１２における接線１２１と電荷蓄積ゲート３のエッジの接線３１の交点３２は、基板表面の凹部１２の上ではなく、平坦部に位置する。換言すれば、本実施形態においては、電荷蓄積ゲート３の幅は凹部１２の幅より広く、電荷蓄積ゲート３の周縁は凹部１２の周縁より外側にあって半導体基板１を鉛直方向下向きで見た場合、凹部１２の周辺は電荷蓄積ゲート３の内側に位置している。
【００１８】
また、本実施形態において、複数の電荷蓄積ゲート３の間には第二の絶縁層４が配置されており、電荷蓄積ゲート３同士の絶縁性が確保されている。第二の絶縁層４の材質としては上記機能を奏する限りにおいて限定されるわけではないが、例えば酸化膜またはＴＥＯＳ膜等を好適に用いることができる。
【００１９】
更に、上記電荷蓄積ゲート３及び第二の絶縁層４の上には第三の絶縁層５が形成されているが、これは電荷蓄積ゲートとこの上に形成される導電性ゲートとの間を絶縁することができる限りにおいて特段に限定されないが、例えばＯＮＯ層（酸化膜／窒化膜／酸化膜の組み合わせからなる層）やＯＮＯ層の窒化膜の代わりにさらに高い誘電率をもつ膜を使用した絶縁膜等（Ｈｆ等）を好適に用いることができる。
【００２０】
また、導電ゲート６は、導電性を有するゲートであって、図３におけるワード線として機能するものであり、限定されるわけではないが、例えば燐がドープされたポリシリコン層とこの上に形成されたタングステンシリコン層の組み合わせや、タングステン（Ｗ）やポリサイドが好適である。
【００２１】
保護層７は、この下に形成される各層を保護するための保護膜であって、例えば酸化膜、ＴＥＯＳ膜を好適に採用することができる。
【００２２】
本実施形態に係る不揮発性半導体記憶装置は、以上の構成を採用するが、消去、書き込み、読み込みの各動作は以下のように行う。なお、下記の動作においては説明の観点から具体的な電圧値を用いて説明しているがこれに狭く限定されるものではない。
【００２３】
（消去動作）
まず全てのメモリセルを最初に“１”の状態にする。即ち、電荷蓄積ゲート３から電子の引抜を行う。なおこの電子を引き抜く方法としては、ワード線とビット線との間で電子の引抜を行いワード線単位で引き抜く方法、ワード線と半導体基板との間で電子の引抜を行い、アレイ単位で消去を行う（Ｂｌｏｃｋ消去）ことも可能である。これは一般のＮＯＲ型メモリセルの消去動作と同様である。
【００２４】
（書き込み動作）
あるメモリセルを選択して“０”の状態にする場合、そのメモリセルの電荷蓄積ゲートに電子を注入する。この場合、例えば選択するセルにかかるワード線の電圧を１０Ｖ、他のワード線の電圧を全て０Ｖにし、選択するメモリセル（以下「選択メモリセル」という。）の一方のソース／ドレイン領域に接続するビット線とこれより前段のビット線（例えば選択メモリセルの一方のソース／ドレイン領域に接続するビット線がＢＬ２であった場合、ＢＬ２以前のビット線）すべてを５V、選択メモリセルの他方のソース／ドレイン領域に接続するビット線とこれより後段のビット線（例えば選択メモリセルの他方のソース／ドレイン領域に接続するビット線がＢＬ３であった場合、ＢＬ３以降のビット線）すべてを０Ｖとする。このようにすることで、隣接するワード線に存在するメモリセルや、隣接するビット線に存在する選択メモリセル以外のメモリセルにおいて電子の注入は行われず、所望のメモリセルのみへ確実に電子を注入させることができる（図１０参照。図中点線の丸で囲まれたメモリセルが選択メモリセルである。）。なお、上記のような隣接するビット線電位の印加方法が望ましいが、所望のメモリセルの前段のビット線の電圧については、フローティングであってもよい。
【００２５】
（読み込み動作）
あるメモリを読み出す場合、そのメモリセルに対応して配置されるワード線の電圧を５Ｖ、他のワード線の電圧を全て０Ｖにし、選択メモリセルの一方のソース／ドレイン領域に接続されるビット線とこれより前段のビット線を１V、選択メモリセルの他方のソース／ドレイン領域に接続されるビット線とそれ以降のビット線０Ｖとする。この場合に当該一方のビット線に流れる電流又は電圧をセンスし、電流が流れる又は電圧が上がれば“０”とし、電流が流れなければ又は電圧が上がらなければ“１”と判断する（図１１参照。図中点線の丸で囲まれたメモリセルが選択メモリセルである）。
【００２６】
以上のとおり、本実施形態に係る不揮発性半導体装置によれば、ソース／ドレインの間に凹部１２を設けているため、凹部を設けていない場合に比べ、ゲート長を長くすることができるため、通常よりも最低ドレイン耐圧に耐えることが可能となり、より微細化に対応できるものとなる。また、本実施形態では、いわゆるＶｉｒｔｕｒａｌ  Ｇｒｏｕｎｄ型のメモリセル構造となっているため、ビア配線を設ける必要がなくなりビア配線のプロセスを省略することができるだけでなく、微細化に伴うビア配線のコンタクト抵抗の増大を考慮する必要も無くなり、更に微細化が可能となる。
【００２７】
次に、本実施形態に係る不揮発性半導体記憶装置の製造方法について図１２及び図１３を用いて説明する。なお図１２及び図１３は図４におけるＡ−Ａ’断面に対応するものである。
【００２８】
まず半導体基板１に凹部１２及び第一の絶縁層２を形成する（図１２参照）。
【００２９】
上記の工程をより具体的に説明すると、まず半導体基板１の上に絶縁層１３を形成し、Ｗｅｌｌ領域やチャネル領域にイオン注入を行い、マスク層８を堆積する。そしてマスク層８を堆積した後この層をパターニングする（図１２（Ａ））。絶縁層１３としては、後述するように、成長させて半導体基板１に凹部１２を形成することができる限りにおいて限定されないが、酸化物であることが望ましく、特に半導体基板１を酸化することで形成するのが望ましい。マスク層８としては、これに限定されるわけではないが、例えばＳｉＮが好適である。またマスク層８をパターニングする方法としては、限定されるものではないが、フォトリソグラフィ技術やドライエッチング技術等を好適に用いることができる。
【００３０】
次に、露出した部分の絶縁層１３を成長させて半導体基板１を侵食させ（図１２（Ｂ））、その後絶縁膜１３を取り除いて凹部１２を形成する（図１２（Ｃ））。ここで絶縁層１３を成長させる方法としては、限定されるわけではないが、絶縁層１３を酸化物とし、この酸化物の絶縁層１３にＢＯＸ酸化を施してＬＯＣＯＳ１３１を形成することができる。ＬＯＣＯＳ１３１（絶縁膜１３）を取り除く方法としては、限定されるわけではないが、例えば、ＷＥＴ工程が好適である。なお、この工程においてはＬＯＣＯＳ１３１を除去する際にマスク層８の一部も後退させることができる。これによって電荷蓄積ゲート３が重畳する平坦部分（図１２（Ｃ）中の点線で囲まれた領域）を形成することができる。なお、絶縁層１３を成長させる場合において、酸化膜１３がマスク層８の下にバーズビークとして食い込んだ場合は、マスク層を選択除去した後にＴＥＯＳを堆積し、異方性エッチング（ＲＩＥ）を行って側壁を形成し、その後にＢＯＸ酸化を行う方法等ができる。
【００３１】
そして凹部１２を形成した後、この露出した半導体基板１の凹部１２に第一の絶縁層２を形成する（図１２（Ｄ））。なお第一の絶縁層２は、最初に形成した絶縁層１３と同じであってもよく、異なっていてもよい。
【００３２】
そして凹部１２及び第一の絶縁層２を形成した後、電荷蓄積ゲート３及びソース／ドレイン領域１２を形成する（図１３参照）。
【００３３】
この工程を具体的に説明すると、まず、上記凹部１２と第一の絶縁層２が形成された半導体基板１の上のマスク層８の間に不純物を含む半導体層を堆積し、ＣＭＰ等により平坦化する（図１３（Ａ））。不純物を含む半導体層としては、上記したとおり、電荷を蓄積することができる限りにおいて限定されず、例えば燐を含むポリシリコン層とすることができる。
【００３４】
そして次にマスク層８を除去し、ソース／ドレイン領域１１を形成する（図１３（Ｂ））。マスク層の除去工程としては、特段に限定されないが、例えばＷＥＴ工程を用いることができ、ソース／ドレイン領域１１の形成方法としては限定されないが、イオンを注入することにより行うことができる。なおこのイオンの注入については、限定されるわけではないが、例えば砒素を数〜５０ｋｅＶで１×１０１４〜１×１０１６個／ｃｍ２程度であることが好適である。
【００３５】
そしてソース／ドレイン領域１１を形成した後、第二の絶縁層４の堆積及び平坦化を行い、更にその上に第三の絶縁層５を形成する（図１３（Ｄ））。第二の絶縁層４の平坦化は、特段限定されるわけではないが、例えばＣＭＰ等の研磨やエッチバック等を好適に用いることができる。
【００３６】
そして最後に、導電ゲート６及び保護膜７を形成することで本実施形態に係る不揮発性半導体記憶装置を製造することができる。なお導電ゲート６は、上記のとおり限定されるものではないが、例えば燐がドープされたポリシリコンを堆積した後、この上に電極材料としてタングステンシリコン層を堆積し、パターニングすることで形成できる。このパターニングする方法としては、周知の方法を採用できるが、例えばリソグラフィー技術やドライエッチング等を好適に用いることができる。
【００３７】
以上のとおり、本実施形態の製造方法によると、絶縁層とマスク層を堆積し、マスク層を始めにパターニングし、露出した絶縁層を成長させることで凹部を形成する領域を確保することができるとともに、しかもそのまま電荷蓄積ゲートのマスクとしても用いることができる。これにより容易にいわゆる自己整合的にゲートを作成することができ、図８で示したように凹部と電荷蓄積ゲートとがずれて配置されることが殆どない。しかも本実施形態ではこの工程の後、導電性ゲート及び保護膜をソース／ドレイン領域に交差するように形成するだけでＮＯＲ型の不揮発性半導体記憶装置とすることができ、例えばビア配線等の工程を省略することができ、より微細化に対応した信頼性の高い製造方法となっている。
【００３８】
以上、本実施形態の不揮発性半導体記憶装置及びその製造方法は、書き込み特性や読み込み特性に優れ、かつ製造が容易となっている。
【００３９】
なお、本実施形態においては、凹部１２の形成に、絶縁膜１３を成長させることにより半導体基板１を侵食させることとしているが、この例のほか、例えばエッチングにより凹部１２を形成することが可能である。エッチングは、微細化を行う場合により効果的であることから、好適に使用できる。
【００４０】
図１４は、本実施形態の変形例に係るメモリセルの断面図である。この変形例は、凹部１２´がエッチングにより形成され底部が平坦になっている点で、図７に示したメモリセルと異なる。この例でも、電荷蓄積ゲート３´は自己整合的に形成されている。すなわち、半導体基板１の表面に対する凹部１２´の傾きが最大となる点における接線１２１´と電荷蓄積ゲート３´の接線３１は、半導体基板１の表面より高い位置で交差し、その交差点３２´の位置は半導体基板１の表面からほぼ同じ高さに位置するように形成されている。また、凹部１２´は図１４に示すように底部の中央を通る線を軸として左右対称であることが好ましく、これにより凹部１２´の側縁が露出することが防止でき、ゲート配置の偏りを防止できる。
【図面の簡単な説明】
【００４１】
【図１】実施形態に係る不揮発性半導体装置の外略ブロック図である。
【図２】実施形態に係る不揮発性半導体装置のメモリセルアレイの概略ブロック図である。
【図３】実施形態に係る不揮発性半導体装置のメモリセルブロックの等価回路の例を示す図。
【図４】実施形態に係る不揮発性半導体装置のメモリセルブロックの上面図である。
【図５】図４のＡ−Ａ’断面図である。
【図６】図４のＢ−Ｂ’断面図である。
【図７】自己整合的に形成されるメモリセルの説明図である。
【図８】凹部と電荷蓄積ゲートとがずれた場合の例を示すメモリセルの断面図である。
【図９】メモリセルにおける電子の移動のイメージを示す図である。
【図１０】書き込み動作時におけるメモリセルブロックの電圧関係を示す図である。
【図１１】読み込み動作時におけるメモリセルブロックの電圧関係を示す図である。
【図１２】実施形態に係る不揮発性半導体装置の製造工程を示す図である。
【図１３】実施形態に係る不揮発性半導体装置の製造工程を示す図である。
【図１４】前記実施形態の変形例に係るメモリセルの断面図である。
【符号の説明】
【００４２】
１…半導体基板、２…第一の絶縁層、３…電荷蓄積ゲート、４…第二の絶縁層、５…第三の絶縁層、６…導電ゲート、７…保護層、８…マスク層、１１…ソース／ドレイン領域、１２…凹部、１３…絶縁層、１３１…ＬＯＣＯＳ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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