(57)【要約】【課題】レールトゥレール増幅回路の消費電力の低下と小面積化の実現。【解決手段】ＤＡＣからのアナログ信号を増幅するレールトゥレール型増幅回路１００であり、ｎチャネル型トランジスタ対を備える差動入力Ｎｉｎと、ｐチャネル型トランジスタ対を備える差動入力Ｐｉｎを備え、差動入力Ｐｉｎと高電圧側の電源Ｖｃｃとの間に電流源Ｃｓｐ１が設けられ、電流源Ｃｓｐ１と差動入力Ｐｉｎとの間に、ＤＡＣへの入力デジタルデータの所定ビット位置のデータに応じて、差動入力Ｐｉｎへの電流供給を制御するＰｉｎ用電流制御部Ｓｗｐ１を備える。低電圧側の電源Ｖｓｓと差動入力Ｎｉｎとの間に、電流源Ｃｓｎ１が設けられ、電流源Ｃｓｎ１と差動入力Ｎｉｎとの間に、ＤＡＣへの入力デジタルデータの所定ビット位置のデータに応じて、差動入力Ｎｉｎへの電流供給を制御するＮｉｎ用電流制御部Ｓｗｎ１を備える。【選択図】図２
2008219655.tif 000002
【特許請求の範囲】
【請求項１】
デジタルアナログ変換回路からのアナログ信号を増幅するためのレールトゥレール型増幅回路であって、
ｎチャネル型トランジスタ対を備える第１差動入力部と、
ｐチャネル型トランジスタ対を備える第２差動入力部と、
前記第２差動入力部と高電圧側の第１電源ラインとの間に設けられ、前記第１電源ラインからの電流を前記第２差動入力部に供給する第１電流源と、
該第１電流源と前記第２差動入力部との間に設けられ、前記デジタルアナログ変換回路への入力デジタルデータの所定ビット位置のデジタルデータに応じ、前記第２差動入力部への前記第１電流源からの電流供給を制御する第２入力部用電流制御部と、
低電圧側の第２電源ラインと前記第１差動入力部との間に設けられ、前記第１差動入力部から前記第２電源ラインに電流を流すための第２電流源と、
該第２電流源と前記第１差動入力部との間に設けられ、前記デジタルアナログ変換回路への入力デジタルデータの所定ビット位置のデジタルデータに応じ、前記第１差動入力部から前記第２電流源への電流供給を制御する第１入力部用電流制御部と、
を備えることを特徴とするレールトゥレール型増幅回路。
【請求項２】
請求項１に記載のレールトゥレール型増幅回路において、
前記第１入力部用電流制御部と前記第２入力部用電流制御部に対して供給される前記デジタルデータは、前記デジタルアナログ変換回路への入力デジタルデータの最上位ビットデータであることを特徴とするレールトゥレール型増幅回路。
【請求項３】
請求項１に記載のレールトゥレール型増幅回路において、
前記第１入力部用電流制御部と前記第２入力部用電流制御部に対して供給される前記デジタルデータは、前記デジタルアナログ変換回路への入力デジタルデータの最上位ビットデータを含む上位側の複数のビット位置のデータであり、供給される複数のビット位置のデータに応じて前記第１差動入力部と前記第２差動入力部とに流す電流比を制御することを特徴とするレールトゥレール型増幅回路。
【請求項４】
デジタルアナログ変換回路と、該デジタルアナログ変換回路からのアナログ信号を増幅するためのレールトゥレール型増幅回路を備える半導体装置であり、
前記レールトゥレール型増幅回路は、
ｎチャネル型トランジスタ対を備える第１差動入力部と、
ｐチャネル型トランジスタ対を備える第２差動入力部と、
前記第２差動入力部と高電圧側の第１電源ラインとの間に設けられ、前記第１電源ラインからの電流を前記第２差動入力部に供給する第１電流源と、
該第１電流源と前記第２差動入力部の間に設けられ、前記デジタルアナログ変換回路への入力デジタルデータの所定ビット位置のデジタルデータに応じ、前記第２差動入力部への前記第１電流源からの電流供給を制御する第２入力部用電流制御部と、
前記第１差動入力部と低電圧側の第２電源ラインとの間に設けられ、前記第１差動入力部から前記第２電源ラインに電流を流すための第２電流源と、
該第２電流源と前記第１差動入力部の間に設けられ、前記デジタルアナログ変換回路への入力デジタルデータの所定ビット位置のデジタルデータに応じ、前記第１差動入力部から前記第２電流源への電流供給を制御する第１入力部用電流制御部と、
を備え、
前記第１入力部用電流制御部と前記第２入力部用電流制御部に対して供給される前記デジタルデータは、前記デジタルアナログ変換回路への入力デジタルデータの最上位ビットデータを含む上位側の複数のビット位置のデータであり、
供給される複数のビット位置のデータに応じ、前記第１差動入力部と前記第２差動入力部とに流す電流比を制御し、前記デジタルアナログ変換回路の微分直線性誤差を調整することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
レールトゥレールの増幅回路を備える半導体装置に関する。
【背景技術】
【０００２】
図７は、デジタルアナログ変換（ＤＡＣ）回路２００と、従来のレールトゥレール型オペアンプ（増幅回路）３００を用いて後段の負荷（例えば液晶表示パネルの各画素）を駆動する方式を概念的に示している。オペアンプ３００が、ＤＡＣ回路２００から供給される信号を、高圧側−低圧側の電源電圧範囲で最大限の振幅の信号に増幅して出力することが望まれる場合、出力振幅をほぼ電源電圧範囲で最大とすることの可能なレールトゥレール（Rail to Rail）型増幅回路を採用することが有効である。
【０００３】
レールトゥレール型増幅回路３００は、ｎチャネル型トランジスタ対を備える差動入力Ｎｉｎと、ｐチャネル型トランジスタ対を備える差動入力Ｐｉｎとを備え、入力信号の電圧に応じて、差動入力Ｐｉｎ、差動入力Ｎｉｎの動作が切り替わり、入力電圧に対し、増幅回路の高圧側電源Ｖｃｃ、低圧側電源Ｖｓｓの全域を振幅とする増幅信号を出力する。このようなレールトゥレール型増幅回路は、下記特許文献１等に開示されている。
【０００４】
図８は、従来のレールトゥレール型オペアンプの回路構成の一例を示す。このオペアンプは、差動入力部に、正入力端子ＩＮ１、反転入力端子ＩＮ２を備え、さらに、ｎチャネル型トランジスタＱｎ１、Ｑｎ２の差動対により構成される差動入力Ｎｉｎと、ｐチャネル型トランジスタＱｐ１、Ｑｐ２の差動対により構成される差動入力Ｐｉｎとを備え、差動入力Ｎｉｎ及びＰｉｎの何れも、両端子ＩＮ１，ＩＮ２に対応するトランジスタがそれぞれ接続されている。
【０００５】
差動入力Ｐｉｎと高圧側電源Ｖｃｃとの間には、電流源として機能し常時オンのｐｃｈトランジスタ（以下電流源トランジスタという）Ｑｐ２４と、電流ミラー回路ＣＭｐ１を構成するｐｃｈトランジスタＱｐ２５、Ｑｐ２６が設けられている。電流源トランジスタＱｐ２４のゲートはバイアス電源Ｖｂｐ２に接続されており、電流源トランジスタＱｐ２４は、そのバイアス電源電圧Ｖｂｐ２に応じて、電源Ｖｃｃから一定の電流を差動入力Ｐｉｎの共通接続端に供給する。
【０００６】
電流ミラー回路ＣＭｐ１の電流入力側トランジスタＱｐ２６は、ソースが電源Ｖｃｃに接続され、ゲート・ドレインが短絡接続され、このゲートードレインは、ｎｃｈトランジスタＱｎ２３のドレインに接続されている。
【０００７】
ｎｃｈトランジスタＱｎ２３は、ソースが、差動入力Ｎｉｎの共通接続端及び常時オンの電流源トランジスタＱｎ２４のドレインとに接続され、ゲートはバイアス電源Ｖｂｎ１に接続されている。
【０００８】
差動入力Ｎｉｎと低圧側電源Ｖｓｓとの間には、電流源として機能し常時オンのｎｃｈトランジスタ（以下電流源トランジスタという）Ｑｎ２４と、電流ミラー回路ＣＭｎ１を構成するｎｃｈトランジスタＱｎ２５、Ｑｎ２６が設けられている。電流源トランジスタＱｎ２４のゲートはバイアス電源Ｖｂｎ２に接続されており、電流源トランジスタＱｎ２４は、そのバイアス電源電圧Ｖｂｎ２に応じて、一定の電流を差動入力Ｎｉｎの共通接続端から電源Ｖｓｓに引き抜く。
【０００９】
また、電源ミラー回路ＣＭｎ１の電流入力側トランジスタＱｎ２６は、ソースが電源Ｖｓｓに接続され、ゲート・ドレインが短絡接続され、このゲートードレインは、ｐｃｈトランジスタＱｐ２３のソースに接続されている。ｐｃｈトランジスタＱｐ２３は、そのソースが、差動入力Ｐｉｎの共通接続端と及び電流源トランジスタＱｐ２４のドレインとに接続されており、ゲートはバイアス電源Ｖｂｎ１に接続されている。
【００１０】
このような差動入力部、電流源、電流ミラー回路を備えるレールトゥレール型増幅回路３００は、さらに、バッファ部と出力部を備え、バッファ部はトランジスタＱｐ３１〜Ｑｐ３７、Ｑｎ３１〜Ｑｎ３７を備え、出力部は高圧側電源Ｖｃｃと出力端子Ｏｕｔの間に設けられたｐチャネル型出力トランジスタＱｏｐ１、低圧側電源Ｖｓｓと出力端子Ｏｕｔの間に設けられたｎチャネル型出力トランジスタＱｏｎ１とを備える。バッファ部では、差動入力Ｐｉｎ、Ｎｉｎに入力される信号に応じた差動信号の電流を調整し、出力端子Ｏｕｔからは、正入力端子ＩＮ１と反転入力端子ＩＮ２に印加される電圧差に応じた増幅信号が出力される。なお、この増幅回路３００において、反転入力端子ＩＮ２は出力端子Ｏｕｔと接続され負帰還路が設けられている。
【００１１】
ＤＡＣ２００から正入力端子ＩＮ１に供給されるアナログ信号の電圧が、差動入力Ｐｉｎの共通端電位（ＶＰcom）からトランジスタＱｐ１の閾値電圧（｜Ｖthp｜）を引いた電圧（ＶＰcom−｜Ｖthp｜）よりも低く、かつ、差動入力Ｎｉｎの共通端（ＶＮcom）に対し、トランジスタＱｎ１の閾値電圧（｜Ｖthn｜）を加えた電圧（ＶＮcom＋｜Ｖthn｜）よりも低い低い電圧範囲では、差動入力Ｐｉｎのみが動作する。ここで、概ね、この差動入力Ｐｉｎのみが動作する電圧範囲においてｎｃｈトランジスタＱｎ２３がオンするように動作するように設定されており、電流源トランジスタＱｎ２４が低圧側電源Ｖｓｓに向かって引き込む電流量に応じて、トランジスタＱｎ２３を介して、電流ミラー回路ＣＭｐ１のトランジスタＱｐ２６に電流が流れ、対応する電流がトランジスタＱｐ２５を介して差動入力Ｐｉｎのトランジスタ対の共通接続端に供給される。
【００１２】
正入力端子ＩＮ１に供給されるアナログ信号の電圧が、上記差動入力Ｐｉｎが動作可能であると共に、差動入力Ｎｉｎの共通入力端よりもトランジスタＱｎ１の閾値電圧分よりも高い電圧範囲では、差動入力Ｐｉｎ及びＮｉｎの両方が動作する。上記差動入力Ｎｉｎが動作するとその分共通端の電圧が上昇し、バイアス電圧Ｖｂｎ１よりもトランジスタＱｎ２３の閾値電圧Ｖthn23より高くなると、トランジスタＱｎ２３がオフし、電流ミラー回路ＣＭｐ１は動作しない。また、差動入力Ｐｉｎが動作中はその共通端の電圧と、バイアス電圧Ｖｂｐ１との差が、トランジスタＱｐ２３の動作閾値電圧よりも小さくなるように設定されているため、ｐｃｈトランジスタＱｐ２３はオフし、電流ミラー回路ＣＭｎ１も動作しない。
【００１３】
正入力端子ＩＮ１に供給されるアナログ信号の電圧が、差動入力Ｐｉｎの動作可能な電圧（ＶＰcom−｜Ｖthp｜）よりも高くなると、差動入力Ｐｉｎは動作せず、差動入力Ｎｉｎの動作可能な電圧（ＶＮcom＋｜Ｖthn｜）より高い場合には、差動入力Ｎｉｎのみが動作する。この際には、ｐｃｈトランジスタＱｐ２３のソースが接続される差動入力Ｐｉｎの共通入力端の電位が高く、ｐｃｈトランジスタＱｐ２３はオンして、電流ミラー回路ＣＭｎ１が動作し、電流源トランジスタＱｐ２４が高圧側電源Ｖｃｃから流す電流量に応じて、トランジスタＱｐ２３を介して、電流ミラー回路ＣＭｎ１のトランジスタＱｎ２６に電流が流れ、対応する電流がトランジスタＱｎ２５を介して差動入力Ｎｉｎのトランジスタ対の共通接続端から引き抜かれる。
【００１４】
【特許文献１】特開２００５−１２４１７３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上述のような増幅回路３００は、レールトゥレール動作して、出力電圧をほぼ電源電圧（Ｖｓｓ〜Ｖｃｃ）いっぱいまで取り出すことができる。しかし、上述のように、差動入力Ｐｉｎのみが動作する電圧範囲、差動入力Ｎｉｎのみが動作する電圧範囲において、それぞれ、差動入力ＰｉｎとＮｉｎの両方が動作する電圧範囲の時と、２つの差動入力Ｐｉｎ、Ｎｉｎが流す電流の総和が等しくするために、電流源トランジスタＱｐ２４，Ｑｎ２４の他に、電流ミラー回路ＣＭｐ１，ＣＭｎ１を備えている。この電流ミラー回路ＣＭｐ１，ＣＭｎ１は、電流素子であり、集積回路に内蔵するためには基板で大きな面積を必要とする。また、差動入力Ｐｉｎのみが動作する低圧側の入力電圧範囲では、電源ミラー回路ＣＭｐ１が流す電流による電力消費を避けられず、差動入力Ｎｉｎのみが動作する高圧側の入力電圧範囲では、電源ミラー回路ＣＭｎ１が流す電流による電力消費を避けることができない。
【００１６】
そこで、ｐチャネル型とｎチャネル型の一方のみの差動入力を備えるいわゆる片ｃｈ入力型の増幅回路を２つ設け、この２つの増幅回路を入力電圧に応じて選択して用いる方式が考えられる。しかし、このように極性の異なる２つの増幅回路を用いた場合、２つの増幅回路の切り替わりの部分で微分直線性誤差が大きくなる。特に２つの増幅回路の切り替わり部分は、入力されるアナログ信号の電圧振幅の中央付近であり、一般的にそのような範囲のアナログ信号の存在確率は多いといえ、その領域での誤差の拡大は望ましくない。また、２つの増幅回路を必要とするため、素子数が２倍に増えることとなり、増幅回路を備える装置全体の小面積化の上で不利となる。
【００１７】
本発明は、レールトゥレール型増幅回路において低消費電力化を実現する。
【課題を解決するための手段】
【００１８】
本発明は、デジタルアナログ変換回路からのアナログ信号を増幅するためのレールトゥレール型増幅回路であって、ｎチャネル型トランジスタ対を備える第１差動入力部と、ｐチャネル型トランジスタ対を備える第２差動入力部と、前記第２差動入力部と高電圧側の第１電源ラインとの間に設けられ、前記第１電源ラインからの電流を前記第２差動入力部に供給する第１電流源と、該第１電流源と前記第２差動入力部との間に設けられ、前記デジタルアナログ変換回路への入力デジタルデータの所定ビット位置のデジタルデータに応じ、前記第２差動入力部への前記第１電流源からの電流供給を制御する第２入力部用電流制御部と、低電圧側の第２電源ラインと前記第１差動入力部との間に設けられ、前記第１差動入力部から前記第２電源ラインに電流を流すための第２電流源と、該第２電流源と前記第１差動入力部との間に設けられ、前記デジタルアナログ変換回路への入力デジタルデータの所定ビット位置のデジタルデータに応じ、前記第１差動入力部から前記第２電流源への電流供給を制御する第１入力部用電流制御部と、を備える。
【００１９】
本発明の他の態様は、上記レールトゥレール型増幅回路において、前記第１入力部用電流制御部と前記第２入力部用電流制御部に対して供給される前記デジタルデータは、前記デジタルアナログ変換回路への入力デジタルデータの最上位ビットデータである。
【００２０】
本発明の他の態様は、上記レールトゥレール型増幅回路において、前記第１入力部用電流制御部と前記第２入力部用電流制御部に対して供給される前記デジタルデータは、前記デジタルアナログ変換回路への入力デジタルデータの最上位ビットデータを含む上位側の複数のビット位置のデータであり、供給される複数のビット位置のデータに応じて前記第１差動入力部と前記第２差動入力部に流す電流比を制御する。
【００２１】
本発明の他の態様では、デジタルアナログ変換回路と、該デジタルアナログ変換回路からのアナログ信号を増幅するためのレールトゥレール型増幅回路を備える半導体装置であり、前記レールトゥレール型増幅回路は、ｎチャネル型トランジスタ対を備える第１差動入力部と、ｐチャネル型トランジスタ対を備える第２差動入力部と、前記第２差動入力部と高電圧側の第１電源ラインとの間に設けられ、前記第１電源ラインからの電流を前記第２差動入力部に供給する第１電流源と、該第１電流源と前記第２差動入力部の間に設けられ、前記デジタルアナログ変換回路への入力デジタルデータの所定ビット位置のデジタルデータに応じ、前記第２差動入力部への前記第１電流源からの電流供給を制御する第２入力部用電流制御部と、前記第１差動入力部と低電圧側の第２電源ラインとの間に設けられ、前記第１差動入力部から前記第２電源ラインに電流を流すための第２電流源と、該第２電流源と前記第１差動入力部の間に設けられ、前記デジタルアナログ変換回路への入力デジタルデータの所定ビット位置のデジタルデータに応じ、前記第１差動入力部から前記第２電流源への電流供給を制御する第１入力部用電流制御部と、を備える。また、前記第１入力部用電流制御部と前記第２入力部用電流制御部に対して供給される前記デジタルデータは、前記デジタルアナログ変換回路への入力デジタルデータの最上位ビットデータを含む上位側の複数のビット位置のデータであり、供給される複数のビット位置のデータに応じ、前記第１差動入力部と前記第２差動入力部とに流す電流比を制御し、前記デジタルアナログ変換回路の微分直線性誤差を調整する。
【発明の効果】
【００２２】
上述のように、本発明では、増幅回路にアナログ信号を供給するデジタルアナログ変換回路への入力デジタル信号の所定ビット(上位側ビット）を用いて、レールトゥレール型増幅回路の第１及び第２差動入力への電流供給路を切り替えることにより、第１及び第２差動入力に流れる電流の総和を一定に維持することができる。
【００２３】
このため、電流ミラー回路が不要であり、このミラー回路による電流消費を削減できる。また、１つの増幅回路内にｎチャネル型とｐチャネル型の差動入力を設け、これらの差動入力で得られる信号を、共通するバッファ回路、出力部によって、増幅して出力することができるため、最小限の回路素子によって増幅回路を構成することができる。
【００２４】
また、単一の増幅回路によって入力アナログ信号を増幅しているため、増幅処理を第１差動入力と第２差動入力とを切り替えながら実行するが、常に増幅特性を整合させた状態で処理でき、かつ、バッファ回路や出力部は共通である。よって、デジタルアナログ変換回路への入力デジタル信号に対する微分直線性誤差を許容範囲内に維持することができる。
【００２５】
さらに、増幅回路に供給するデジタル信号の所定ビットデータを上位複数ビット分とすることにより、第１及び第２差動入力の切り替わりに上昇しやすい微分直線性誤差を低減することが容易となる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態について図面を用いて説明する。
【００２７】
［実施形態１］
図１は、実施形態１に係るレールトゥレール型増幅回路１００と、デジタルアナログ変換回路（ＤＡＣ）２００について概念的に示している。本実施形態において、ＤＡＣ２００は、入力デジタル信号（例えば８ビットデジタル信号）を抵抗ストリングを用いて対応するアナログ信号に変換し、得られたアナログ信号をレールトゥレール型増幅回路１００の入力部（後述する第１及び第２差動入力部）に供給する。また、本実施形態では、アナログ信号だけでなく、ＤＡＣ２００への入力デジタル信号の所定上位桁のビット（この例では最上位桁ビット（most significant bit）：ＭＳＢ）を切替信号ＳＥＬとして増幅回路１００に供給する切替信号配線がＤＡＣ２００の入力部から増幅回路１００の入力部に設けられている。
【００２８】
レールトゥレール型増幅回路１００の具体的構成は、以下、図２を参照して説明するが、概略すると、ｎチャネル型トランジスタ対を備える第１差動入力部、ｐチャネル型トランジスタ対を備える第２差動入力部を有する入力部、各差動入力部に電流を供給する電流源、入力部で得られた検出信号の電流、電圧を調整するバッファ部、調整された検出信号を増幅して出力する出力部と、を備える。さらに、本実施形態では、上記ＤＡＣ２００からの切替信号ＳＥＬに応じて、２つの差動入力部への供給電流比を切り替える電流制御部を備え、電流ミラー回路を省略してこの電流制御部を設けることで、常時、入力部に供給する電流の総和を一定に維持している。
【００２９】
上記ＤＡＣ２００においてアナログ信号に変換され、レールトゥレール型増幅回路１００において増幅されたアナログ増幅信号は、一例として、図１に示すような液晶表示（ＬＣＤ）パネルなどの表示装置に対し、データ信号などとして供給される。図１においては、ＤＡＣ２００と、増幅回路１００とを複数設けている。これは、一例として、増幅回路１００の出力を、ＬＣＤパネルなど、多数の画素を備えるパネルの各画素の供給するデータ信号として用いる場合には、画素数に応じた多数のデータ信号を限られた期間内に処理してパネルに供給する必要があることから、１つのパネルに対し、デジタルデータ信号をアナログデータ信号に変換するための変換増幅部を複数系列設け、並列処理を行っている。なお、図１に示す複数のＤＡＣ２００は、デジタル信号をアナログ信号に変換する際に、抵抗ストリングを共用することで、複数のＤＡＣ２００を備える半導体装置全体としての小面積化を図ると共に、複数のＤＡＣ２００間で（複数のチャネル間で）、出力するアナログ信号の電圧がばらつくことを防止している。
【００３０】
次に、本実施形態１に係るレールトゥレール型増幅回路のより具体的な回路構成について図２を参照して説明する。なお、既に説明した構成と共通する部分には同一符号を付して説明を簡略化する。
【００３１】
差動入力部は、正入力端子ＩＮ１、反転入力端子ＩＮ２と、を備え、両端子ＩＮ１，ＩＮ２には、ｎチャネル型トランジスタＱｎ１、Ｑｎ２の差動対により構成される差動入力Ｎｉｎ（第１差動入力）と、ｐチャネル型トランジスタＱｐ１、Ｑｐ２の差動対により構成される差動入力Ｐｉｎ（第２差動入力）とが接続されている。
【００３２】
差動入力Ｐｉｎの共通端（トランジスタＱｐ１、Ｑｐ２のソース）と、高圧側電源Ｖｃｃとの間には、電流源Ｃｓｐ１と、Ｐｉｎ用電流制御部Ｓｗｐ１とが設けられている。電流源Ｃｓｐ１は、ゲートがバイアス電源Ｖｂｐ２に接続され、ソースが電源Ｖｃｃに接続されたｐチャネル型トランジスタによって構成され、図２の例では２つのトランジスタＱｐ４，Ｑｐ６が並列して設けられており、この２つのトランジスタＱｐ４，Ｑｐ６は常時オンしていて、電源Ｖｃｃからの電流をＰｉｎ用電流制御部Ｓｗｐ１に供給している。
【００３３】
Ｐｉｎ用電流制御部Ｓｗｐ１は、２つのｐチャネル型トランジスタＱｐ３、Ｑｐ５によって構成されており、そのゲートにはそれぞれ後述するロジック回路Ｌ１０からの切替信号が供給され、切替信号のレベル（ここではＬレベル）に応じてオンし、電流源Ｃｓｐ１の対応する電流源トランジスタＱｐ４，Ｑｐ６からの電流を差動入力Ｐｉｎの共通端に供給する。
【００３４】
差動入力Ｎｉｎの共通端（トランジスタＱｎ１、Ｑｎ２のソース）と、低圧側電源Ｖｓｓとの間には、電流源Ｃｓｎ１と、Ｎｉｎ用電流制御部Ｓｗｎ１とが設けられている。電流源Ｃｓｎ１は、ゲートがバイアス電源Ｖｂｎ２に接続され、ソースが電源Ｖｓｓに接続されたｎチャネル型トランジスタによって構成され、図２の例では２つのトランジスタＱｎ４，Ｑｎ６が並列して設けられており、この２つのトランジスタＱｎ４，Ｑｎ６は常時オンしていて、Ｎｉｎ用電流制御部Ｓｗｎ１側から電源Ｖｓｓに向けて電流を引き抜く。
【００３５】
Ｎｉｎ用電流制御部Ｓｗｎ１は、２つのｎチャネル型トランジスタＱｎ３、Ｑｎ５によって構成されており、そのゲートにはＰｉｎ用電流制御部Ｓｗｐ１と同様ロジック回路Ｌ１０からの切替信号が供給されている。このＮｉｎ用電流制御部Ｓｗｎ１の各トランジスタＱｎ３、Ｑｎ５は、切替信号のレベル（ここではＨレベル）に応じてオンし、差動入力Ｎｉｎの共通端から電流源Ｃｓｎ１に向けて電流を流す。
【００３６】
ＤＡＣから供給される切替信号は、この例では、上記のように最上位桁ビットであり、この切替信号は切替端子ＳＥＬ１からロジック回路Ｌ１０に供給される。ロジック回路Ｌ１０は、この例では、２段のインバータＬ１，Ｌ２であり、このロジック回路Ｌ１０は供給されるＭＳＢデータを電流制御部Ｓｗｐ１、Ｓｗｎ１の各トランジスタＱｐ３，Ｑｐ５、Ｑｎ３，Ｑｎ５を動作させるのに必要な電流量の切替信号に調整し、各トランジスタＱｐ３，Ｑｐ５、Ｑｎ３，Ｑｎ５のゲートに供給する。
【００３７】
以下、上記増幅回路１００の動作について、ＤＡＣ２００への入力デジタル信号のビット数ｎが８であり、ＤＡＣ２００がこれを対応する０レベル〜２５５レベルのアナログ信号に変換し、このアナログ信号が増幅回路１００の正入力端子ＩＮ１に供給され場合を例に簡単に説明する。
【００３８】
アナログ信号が２５５レベルに相当する電圧信号である場合、増幅回路１００のロジック回路Ｌ１０には、ＭＳＢデータとしてＨレベルの切替信号が供給される（１２８レベル以上の場合Ｈレベルの切替信号が供給される）。このため、ｐチャネルトランジスタより構成されるＰｉｎ用電流制御部Ｓｗｐ１の各トランジスタはオン動作せず、一方、ｎチャネルトランジスタより構成されるＮｉｎ用電流制御部Ｓｗｎ１の各トランジスタＱｎ３，Ｑｎ５がオンする。また、増幅回路１００の正入力端子ＩＮ１に供給されるアナログ信号が２５５レベルに相当する電圧信号であるから、差動入力Ｐｉｎは動作せず、差動入力Ｎｉｎが動作する。
【００３９】
Ｎｉｎ用電流制御部Ｓｗｎ１を介して差動入力Ｎｉｎの共通端子から電流源Ｃｓｎ１に流れる電流の総和は一定であり、差動入力ＮｉｎのトランジスタＱｎ１は、正入力端子ＩＮ１に印加されるアナログ信号の電圧と、トランジスタＱｎ２への反転入力端子ＩＮ２に印加される電圧（出力電圧）との差に応じた電流を流す。この例では、電流源Ｃｓｎ１の流す総電流を１とすると、トランジスタＱｎ１に流れる電流が「１」、トランジスタＱｎ２に流れる電流は「０」となる。
【００４０】
差動入力ＮｉｎのトランジスタＱｎ１のドレインは、バッファ部のノードＴ１に接続され、このノードＴ１は、電流調整用のｐチャネルトランジスタＱｐ３５と、電圧調整用のｐチャネル用トランジスタＱｐ３７に接続され、また出力部のｐチャネル型出力トランジスタＱｏｐ１のゲートに接続されている。なお、トランジスタＱｐ３５はそのゲートがバイアス電源Ｖｂｐ２に接続され、バイアス電源電圧Ｖｂｐ２に応じた電流をノードＴ１に対して供給する。また、トランジスタＱｐ３７は、そのゲート及びドレインが上記ノードＴ１に接続されており、そのソースが、バイアス電源Ｖｂｐ２に応じた電流を流すトランジスタＱｐ３６を介して電源Ｖｃｃに接続されている。
【００４１】
差動入力ＮｉｎのトランジスタＱｎ２のドレインは、バッファ部のノードＴ２に対し、電源Ｖｃｃとの間に設けられた電流ミラー回路を構成するｐチャネルトランジスタＱｐ３１，Ｑｐ３２と、このトランジスタＱｐ３１、Ｑｐ３２とカスコード（cascode）接続されたｐチャネル型トランジスタＱｐ３３、Ｑｐ３４とを介して接続されている。このトランジスタＱｐ３３、Ｑｐ３４は、ゲートがバイアス電源Ｖｂｐ１に共通接続され、上記トランジスタＱｐ３１及びＱｐ３２のゲートがトランジスタＱｐ３３のソースに接続されており、増幅回路１００内の出力経路に出力抵抗を設けて増幅回路のゲインを向上させている。
【００４２】
また、ノードＴ２は、電流調整用のｎチャネルトランジスタＱｎ３５と、電圧調整用のｎチャネル用トランジスタＱｎ３７に接続され、また出力部のｎチャネル型出力トランジスタＱｏｎ２のゲートに接続されている。なお、トランジスタＱｎ３５はそのゲートがバイアス電源Ｖｂｎ２に接続され、バイアス電源電圧Ｖｂｎ２に応じた電流をノードＴ２から引き抜く。また、トランジスタＱｎ３７は、そのゲート及びドレインが、上記ノードＴ２に接続されており、そのドレインが、バイアス電源Ｖｂｎ２に応じた電流を流すトランジスタＱｎ３６を介して電源Ｖｓｓに接続されている。
【００４３】
上述のように、差動入力ＮｉｎのトランジスタＱｎ１に流れる電流が「１」、トランジスタＱｎ２に流れる電流が「０」の場合、ノードＴ１とノードＴ２における電流比も１：０が維持され、Ｔ１及びＴ２の電位はこの電流に応じて決まる。したがって、出力部のｐチャネルトランジスタＱｏｐ１からは、最大電圧（ここではＶｃｃに等しい）の信号が出力される。
【００４４】
アナログ信号が０レベルの電圧信号である場合、増幅回路１００のロジック回路Ｌ１０には、Ｌレベルの切替信号が供給され（０〜１２７レベル以下の場合Ｌレベルの切替信号が供給される）、Ｎｉｎ用電流制御部Ｓｗｎ１の各トランジスタは動作せず、ｐチャネルトランジスタより構成されるＰｉｎ用電流制御部Ｓｗｐ１の各トランジスタＱｐ３，Ｑｐ５がオンする。また、増幅回路１００の正入力端子ＩＮ１に供給されるアナログ信号が０レベルに相当する電圧信号であるから、差動入力Ｐｉｎが動作し、差動入力Ｎｉｎは動作しない。
【００４５】
ここで、差動入力ＰｉｎのトランジスタＱｐ１のドレインは上述のノードＴ２に直接接続されており、一方のトランジスタＱｐ２のドレインは、ノードＴ１に対し、電源Ｖｓｓとの間に設けられた電流ミラー回路を構成するｎチャネルトランジスタＱｎ３１，Ｑｎ３２と、このトランジスタＱｎ３１、Ｑｎ３２とカスコード接続されたｎチャネル型トランジスタＱｎ３３、Ｑｎ３４とを介して接続されている。このトランジスタＱｎ３３、Ｑｎ３４は、ゲートがバイアス電源Ｖｂｎ１に共通接続され、上記トランジスタＱｎ３１及びＱｎ３２のゲートが、トランジスタＱｐ３３のソースに接続されており、上記ｐチャネル側のカスコード接続回路と共に、増幅回路１００内の出力経路に出力抵抗を設けて増幅回路のゲインを向上させている。
【００４６】
切替信号ＳＥＬ１がＬレベルの場合には、差動入力Ｎｉｎ側は動作しないので、ノードＴ１の電位は、上記差動入力ＰｉｎのトランジスタＱｐ２の出力によって決まり、またノードＴ２の電位は、同様に差動入力ＰｉｎのトランジスタＱｐ１の出力によって決まる。この例では、ノードＴ１の電位「０」に対しノードＴ２の電位は「１」となり、出力部のｎチャネルトランジスタＱｏｎ１からは、最小電圧（ここではＶｓｓに等しい）の信号が出力される。
【００４７】
以上のように図２に示す回路構成では、ＤＡＣへの入力デジタル信号のＭＳＢデータが切替信号ＳＥＬとして供給されるので、例えば８ビットデジタルデータ（０レベル〜２５５レベル）の場合には、増幅回路１００に供給されるアナログ信号が０〜１２７レベルの場合にはＰｉｎ用電流制御部Ｓｗｐ１が動作して差動入力Ｐｉｎに電流が供給され、１２８レベル〜２５５レベルの場合にはＮｉｎ用電流制御部Ｓｗｎ１が動作して差動入力Ｎｉｎに電流が供給される（電流が引き抜かれる）。
【００４８】
［実施形態２］
図３は、実施形態２に係るレールトゥレール型増幅回路１１０の回路構成例を示す。図２に示す回路構成と相違する点は、図１のＤＡＣ２００から、ＭＳＢだけでなく上位複数ビット（この例では、上位４ビット）データを切替信号ＳＥＬ１〜ＳＥＬ４として供給し、Ｐｉｎ用電流制御部Ｓｗｐ２、Ｎｉｎ用電流制御部Ｓｗｎ２を制御することである。
【００４９】
上位複数ビットを処理するロジック部Ｌ１２は、ＭＳＢデータを反転増幅する２段のインバータＬ１，Ｌ２と、ＭＳＢから２桁目〜４桁目のビットデータに相当する切替信号ＳＥＬ２〜ＳＥＬ４のノア（ＮＯＲ）論理を求めるＮＯＲゲートＬ３と、ＮＯＲ論理結果とインバータＬ１の出力のＮＯＲ論理を求めるＮＯＲゲートＬ４とを備える。
【００５０】
インバータＬ２からのＭＳＢデータに応じたレベルの切替信号は、Ｐｉｎ用電流制御部Ｓｗｐ２に設けられている２つのｐチャネルトランジスタＱｐ３，Ｑｐ５の一方（ここではＱｐ３）と、Ｎｉｎ用電流制御部Ｓｗｎ２に設けられている２つのｎチャネルトランジスタＱｎ３，Ｑｎ５の一方（ここではＱｎ５）のゲートに供給されて対応するトランジスタの動作を制御する。
【００５１】
また、ＮＯＲゲートＬ４の出力は、Ｐｉｎ用電流制御部Ｓｗｐ２に設けられている２つのｐチャネルトランジスタＱｐ３，Ｑｐ５の他方（ここではＱｐ５）と、Ｎｉｎ用電流制御部Ｓｗｎ２に設けられている２つのｎチャネルトランジスタＱｎ３，Ｑｎ５の他方（ここではＱｎ３）のゲートに供給されて対応するトランジスタの動作を制御する。
【００５２】
ＮＯＲゲートＬ３からは、ＭＳＢから２桁目〜４桁目のビットデータのいずれもがＬレベルであるときはＨレベルが出力され、１つでもＨレベルがある場合にはＬレベルが出力される。そして、ＮＯＲゲートＬ４からは、ＭＳＢがＬレベルの場合には、Ｌレベルが出力されるため、ロジック回路Ｌ１２の出力は、（Ｌ，Ｌ）となる。ＭＳＢがＨレベルの時は、残りのビット全てがＬレベル時、ロジック回路Ｌ１２の出力が、（Ｈ，Ｌ）となり、他のビットのいずれか１つでもＨレベルがあると、ロジック回路Ｌ１２の出力は、（Ｈ，Ｈ）となる。したがって、差動入力Ｐｉｎと、差動入力Ｎｉｎへの電流供給比は、
(i)ＭＳＢがＬレベル、他のビットがＬ又はＨの時（Ｌ１２出力＝Ｌ，Ｌ）、
Ｐｉｎ：Ｎｉｎ＝２：０
(ii)ＭＳＢがＨレベル、他のビットがＬの時（Ｌ１２出力＝Ｈ，Ｌ）、
Ｐｉｎ：Ｎｉｎ＝１：１
(iii)ＭＳＢがＨレベル、他のビットに１つでもＨがある時（Ｌ１２出力＝Ｈ，Ｈ）、
Ｐｉｎ：Ｎｉｎ＝０：２
となる。
【００５３】
アナログ信号のレベルで考えると、ｎ＝８ビットの場合を例にすると、０レベル〜１２７レベルの場合には、差動入力Ｐｉｎにのみ電流が供給され、差動入力Ｐｉｎが動作して対応する０〜１２７レベルの信号が出力トランジスタＱｏｎ２側から増幅されて出力される。１２８レベルの場合には、Ｐｉｎ用電流制御部Ｓｗｐ２、Ｎｉｎ用電流制御部Ｓｗｎ２の両方が１：１で電流を流し、また差動入力Ｐｉｎ及び差動入力Ｎｉｎの両方が動作し、対応して出力トランジスタＱｏｐ２，Ｑｏｎ２がバランスをとりながら動作し、電源ＶｃｃとＶｓｓの中間の電圧を持つ信号が出力される。１４４レベル〜２５５レベルの場合には、差動入力Ｎｉｎにのみ電流が供給され、かつ、差動入力Ｎｉｎが動作し、対応する１４４〜２５５レベルの信号が出力トランジスタＱｏｐ１側から増幅されて出力される。
【００５４】
このように実施形態２では、ｎビットのデジタル信号に対応したアナログ信号に対し、３段階で、差動入力Ｐｉｎ及び差動入力Ｎｉｎに流す対する電流比切替が実行される。
【００５５】
ここで、図４及び図５を用いて、上記実施形態１及び２の増幅回路を用いた場合、従来の増幅回路を用いた場合のそれぞれについて、消費電力と、オフセット電圧（微分直線性誤差に対応）の違いについて説明する。
【００５６】
図４は、本実施形態１，２の増幅回路（図２，図３）と従来方式の増幅回路（図８）の入力電圧（ＩＮ１）に対する消費電流（Ａ）の違いを示している。図中、実線が実施形態１の増幅回路、二点鎖線が実施形態２、点線が従来の増幅回路の特性である。従来のように電流ミラー回路ＣＭｐ１、ＣＭｎ１を用いた増幅回路では、上述したように差動入力Ｐｉｎのみを動作させる際の電流ミラー回路ＣＭｐ１での消費電流、差動入力Ｎｉｎのみを動作させる際の電流ミラー回路ＣＭｎ１での消費電流がそれぞれ存在する。しかし、本実施形態１，２のいずれの増幅回路１００、１１０でも、電流ミラー回路を省略することが可能となっているためこの電流ミラー回路での消費電流がなく、入力電圧によらず消費電流は一定であり、実施形態１及び２のいずれも、図４の例では従来方式に対して約８３％の電力消費でよく、低消費電力化が達成されている。回路特性によりこの数値は変動するが、電流ミラー回路を用いた従来方式の回路と比較して本実施形態１，２のようにＤＡＣへの入力デジタル信号の所定ビットを利用して差動入力Ｎｉｎ，Ｐｉｎへの電流供給比を切り替える方式では、約８０％〜８５％程度の電力消費量とでき、低消費電力化が実現できる。また、図４には表されていないが、従来方式と比較して電流ミラー回路を省略できることにより、本実施形態に係る増幅回路の面積は９０％程度にすることが可能となっている（後述する実施形態３の増幅回路でも同様の小面積化が実現できる）。
【００５７】
図５は、本実施形態１，２に係る増幅回路（図２，図３）と、従来方式の増幅回路（図８）の入力電圧に対するオフセット電圧変化（任意単位）の違いを示している（なお、図５は、回路のプロセスばらつきを含まない状態における結果の一例である）。なお、図４と同様に、図中、実線が実施形態１の増幅回路、二点鎖線が実施形態２、点線が従来の増幅回路の特性である。なお、図５では、説明のためグラフ中、丸で囲った領域を一部拡大して示している。
【００５８】
従来方式の増幅回路では、ＤＡＣからのアナログ信号の電圧値（入力電圧）によってｎチャネル型差動入力が動作するか、ｐチャネル型差動入力部が動作するか、その両方の差動入力部が動作するかが切り替わるため、オフセット電圧はそれぞれの切り替わり領域において曲線的な変化ではあるが、切り替わり領域で比較的大きなオフセット電圧が生じている。
【００５９】
これに対し、実施形態１の増幅回路１００は、ＭＳＢデータによって差動入力の動作切替と電流供給比を切り替えるため、ｎ−１桁目のビット位置に相当する入力電圧において切り替わりに伴う一時的なオフセット電圧の上昇が見られる。しかし、一旦切り替わるとその後のオフセット電圧の変化は直線的であり、かつ従来方式と比較し入力電圧全域についての変化量は小さくなっていることが理解できる。
【００６０】
実施形態２の増幅回路１１０は、上位４ビットデータを用い、ＭＳＢデータと、それ以外の上位ビットのレベルに応じて２回、３段階に差動入力Ｎｉｎ、Ｐｉｎの動作及びこの差動入力への電流供給比の切替を行っている。このため、図５に示されるように、各切替領域における変化量は実施形態１における変化量と比較しても低減されている。したがって、デジタル信号のＭＳＢの変化点での直線性を向上させたい場合には、差動入力における動作切り替えを、ＭＳＢだけでなく、複数のビットを用いて実行することで、切り替え時の変動量を小さくすることができることが理解できる。例えば実施形態２の増幅回路１１０のオフセット電圧の変化量は、実施形態１の増幅回路１００の変化量の１／２とすることが可能となっている。
【００６１】
また、このオフセット電圧の変化量は、例えば以下に説明する実施形態３のように切替幅をさらに小さくすることで、より小さくすることができ、入力アナログ信号に対する微分直線性誤差を改善することが可能である。
【００６２】
［実施形態３］
図６は、実施形態３に係るレールトゥレール型増幅回路１２０の回路構成を示している。実施形態２に係る増幅回路１１０（図３）との相違点は、上位桁の複数ビットデータの各レベルをロジック回路Ｌ１４で判定し、各レベルに応じて３回、４段階に差動入力の動作切替を制御することである。ロジック回路Ｌ１４は、ＭＳＢデータを増幅する２つのインバータＬ１，Ｌ２と、２つのナンド（ＮＡＮＤ）ゲートＬ５，Ｌ６、ＮＯＲゲートＬ７，Ｌ８を備える。ＮＡＮＤゲートＬ５は、デジタル信号の２ビット目、３ビット目の切替信号ＳＥＬ２，ＳＥＬ３のナンド（ＮＡＮＤ）論理を求め、ＮＯＲゲートＬ７は、２ビット目、３ビット目の切替信号ＳＥＬ２，ＳＥＬ３のＮＯＲ論理を求める。ＮＡＮＤゲートＬ６は、ＮＡＮＤゲートＬ５の出力とインバータＬ１の出力とのＮＡＮＤ論理を求め、ＮＯＲゲートＬ８は、ＮＯＲゲートＬ７の出力と、インバータＬの出力とのＮＯＲ論理を求める。
【００６３】
また、Ｐｉｎ用電流制御部Ｓｗｐ３は、ＭＳＢに応じた切替信号ＳＥＬ１がゲートに供給されるｐチャネル型トランジスタＱｐ３，Ｑｐ５と、ＮＡＮＤゲートＬ６の出力がゲートに出力されるｐチャネル型トランジスタＱｐ７、ＮＯＲゲートＬ８の出力がゲートに出力されるｐチャネル型トランジスタＱｐ９を備える。また、電源Ｖｃｃとの間に設けられている電流源Ｃｓｐ３の各電流源トランジスタＱｐ４、Ｑｐ６、Ｑｐ８，Ｑｐ１０が、それぞれ上記トランジスタＱｐ３，Ｑｐ５，Ｑｐ７，Ｑｐ９に接続されている。
【００６４】
Ｎｉｎ用電流制御部Ｓｗｎ３は、ＭＳＢに応じた切替信号ＳＥＬ１がゲートに供給されるｎチャネル型トランジスタＱｎ３，Ｑｎｐ５と、ＮＡＮＤゲートＬ６の出力がゲートに出力されるｐチャネル型トランジスタＱｎ９、ＮＯＲゲートＬ８の出力がゲートに出力されるｐチャネル型トランジスタＱｎ７を備える。また、電源Ｖｓｓとの間に設けられている電流源Ｃｓｎ３の各電流源トランジスタＱｎ４、Ｑｎ６、Ｑｎ８，Ｑｐ１０が、それぞれ上記トランジスタＱｎ３，Ｑｎ５，Ｑｎ７，Ｑｎ９に接続されている。
【００６５】
このような回路構成の電流供給比切替動作の一例を説明すると以下のようになる。ＭＳＢ、２桁目、３桁目のビットデータ（ＳＥＬ１，２，３）のいずれもがＬレベルであるときは、インバータＬ２出力、ＮＡＮＤゲートＬ６出力、ＮＯＲゲート出力Ｌ８が、全てＬレベルとなる。ＭＳＢがＬレベル、残りのビットがＨレベルの時は、インバータＬ２出力、ＮＡＮＤゲートＬ６出力、ＮＯＲゲート出力Ｌ８は、（Ｌ，Ｈ，Ｌ）となる。
【００６６】
ＭＳＢがＨレベルで、残りがＬレベルの時は、インバータＬ２出力、ＮＡＮＤゲートＬ６出力、ＮＯＲゲート出力Ｌ８は、（Ｈ，Ｈ，Ｌ）となる。また、ＳＥＬ１，２，３のいずれもがＨレベルであるときは、インバータＬ２出力、ＮＡＮＤゲートＬ６出力、ＮＯＲゲート出力Ｌ８が、全てＨレベルとなる。したがって、差動入力Ｐｉｎと、差動入力Ｎｉｎへの電流供給比をまとめると、
(i)ＭＳＢがＬレベル、他のビットもＬの時、
Ｐｉｎ：Ｎｉｎ＝４：０
(ii)ＭＳＢがＬレベル、他のビットがＨの時、
Ｐｉｎ：Ｎｉｎ＝３：１
(iii)ＭＳＢがＨレベル、他のビットがＬの時、
Ｐｉｎ：Ｎｉｎ＝１：３
(iv)ＭＳＢがＨＬレベル、他のビットがＨの時、
Ｐｉｎ：Ｎｉｎ＝０：４
となる。
【００６７】
上記電流供給比の例において(i)の場合には、差動入力Ｐｉｎのみが動作し、(iv)の場合には差動入力Ｎｉｎのみが動作する。したがって、その際のノードＴ１、Ｔ２は、差動入力Ｐｉｎのみが動作する場合には、ｐチャネル型トランジスタＱｐ１のドレイン出力（ノードＴ２）、差動入力Ｎｉｎのみが動作する場合には、ｎチャネル型トランジスタＱｎ１のドレイン出力（Ｔ１）の電位に応じて出力信号のレベルが決まる。
【００６８】
（ii)及び（iii)の場合には、差動入力ＰｉｎとＮｉｎの両方が動作し、電流ミラー回路Ｑｐ３１、Ｑｐ３２によってノードＴ２において差動入力ＰｉｎのトランジスタＱｐ１の出力信号と、そのときの差動入力ＮｉｎのトランジスタＱｎ２の出力信号とが、切替信号によって制御された電流比で加算される。そして、ノードＴ１，Ｔ２に得られた出力信号に応じて出力トランジスタＱｏｐ１、Ｑｏｎ２がそれぞれ動作し、供給されるアナログ信号に応じた増幅信号が出力端子Ｏｕｔに得られる。
【００６９】
以上のように、実施形態３の増幅回路１２０では、上位３ビットを用いて入力電圧に対する電流供給比の切替を４段階に制御しており、実施形態２の回路１１０よりもさらに細かい調整をしており、例えばＤＡＣが１０ビットデジタルデータを変換するような場合にも、電流供給比の切替領域における微分直線性誤差の増大を抑制し、十分な変換精度を維持することができる。また、ロジック回路Ｌ１４の構成を変更することにより、上位３ビットを用いて、さらにＰｉｎ：Ｎｉｎ＝２：２の電流供給比を実行することもでき、この場合には、切替は５段階となり、さらに微分直線性誤差を低減を図ることが可能となる。
【００７０】
また、一例として図１に示すように本実施形態１〜３によるＤＡＣ及び増幅回路の出力信号が表示パネルの各画素に供給する表示データであるような場合、直線的なデジタルアナログ変換の他に、パネルの表示特性などに応じたγ補正が施される場合がある。そこで、γ補正用のデジタルデータをさらに本実施形態（特に、実施形態２及び３）の増幅回路に供給し、例えばアナログ信号の低電圧側における切替範囲を高電圧側の切替範囲よりも狭め、低電圧側におけるアナログ信号の変換・増幅精度を高めても良い。
【００７１】
なお、以上の各実施形態１〜３において、バイアス電源電圧Ｖｂｐ１，Ｖｂｐ２、Ｖｂｎ１，Ｖｂｎ２は、それぞれ増幅回路の回路素子の閾値、電流特性や、増幅率などに応じて最適な電圧に設定する。一例として、電源Ｖｃｃを５Ｖ、電源Ｖｓｓを０Ｖ（接地）とした場合に、Ｖｂｐ１，Ｖｂｐ２，Ｖｂｎ１，Ｖｂｎ２は、それぞれ、４．５Ｖ，３．５Ｖ，１．５Ｖ，１．０Ｖに設定することができる。
【図面の簡単な説明】
【００７２】
【図１】本発明の実施形態に係るレールトゥレール型増幅回路とこの増幅回路にアナログ信号を供給するＤＡＣとの構成例を示す図である。
【図２】本実施形態に係るレールトゥレール型増幅回路の回路構成例を示す図である。
【図３】本実施形態２に係るレールトゥレール型増幅回路の回路構成例を示す図である。
【図４】本実施形態に係るオペアンプと従来のオペアンプの入力電圧に対する消費電流の変化を示す図である。
【図５】本実施形態に係るオペアンプと従来のオペアンプの入力電圧に対するオフセット電圧の変化を示す図である。
【図６】本実施形態３に係るレールトゥレール型増幅回路の回路構成例を示す図である。
【図７】従来のレールトゥレール型増幅回路とこの増幅回路にアナログ信号を供給するＤＡＣとの構成例を示す図である。
【図８】従来のレールトゥレール型増幅回路の回路構成例を示す図である。
【符号の説明】
【００７３】
１００，１１０，１２０  レールトゥレール増幅回路、２００  ＤＡＣ（デジタルアナログ変換回路）、Ｃｓｐ１，Ｃｓｐ２，Ｃｓｐ３  第１電流源、Ｃｓｎ１，Ｃｓｎ２，Ｃｓｎ３  第２電流源、Ｓｗｐ１，Ｓｗｐ２，Ｓｗｐ３  Ｐｉｎ用電流制御部、Ｌ１０，Ｌ１２，Ｌ１４  ロジック回路。
【図１】
2008219655.tif 000003
【図２】
2008219655.tif 000004
【図３】
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【図４】
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【図５】
2008219655.tif 000007
【図６】
2008219655.tif 000008
【図７】
2008219655.tif 000009
【図８】
2008219655.tif 000010