(57)【要約】      （修正有）【課題】ＣＭＰ工程後のめっき膜の欠陥数の低減された、信頼性の高い半導体装置の製造方法を提供する。【解決手段】微細パターンが形成された凹部と微細パターンと比較して幅広に形成された凹部とを含む基板上において、シード膜を形成する工程と、シード膜をカソードとして、促進剤と抑制剤とを含むめっき液を用いて、凹部を埋設する電解めっき工程とを含む半導体装置の製造方法において、電解めっき工程が、第一の電流密度で微細パターンに形成された凹部を電解めっきにより埋設する第一の電解めっき工程と、第一の電解めっき工程で用いた電流と異なる極性の電流を第二の電流密度で通電する第一の逆バイアス工程と、第一の電流密度よりも大きい第三の電流密度で電解めっきを行う第二の電解めっき工程と、第四の電流密度で通電する第二の逆バイアス工程と、第一の電流密度よりも大きい第五の電流密度で電解めっきを行う第三の電解めっき工程とを含む。【選択図】図３
2008283123.tif 000002
【特許請求の範囲】
【請求項１】
微細パターンが形成された凹部と前記微細パターンと比較して幅広に形成された凹部とを含む凹部が形成された基板上において、シード膜を形成する工程と、前記基板上に形成されたシード膜をカソードとして、促進剤と抑制剤とを含むめっき液を用いて、前記凹部を埋設する電解めっき工程とを含む半導体装置の製造方法において、前記電解めっき工程が、
第一の電流密度で前記微細パターンに形成された凹部を電解めっきにより埋設する第一の電解めっき工程と、
前記微細パターンに形成された凹部の埋設が終了した後に前記第一の電解めっき工程で用いた電流と異なる極性の電流を第二の電流密度で通電する第一の逆バイアス工程と、
前記第一の電解めっき工程で用いた電流と同じ極性で前記第一の電流密度よりも大きい第三の電流密度で電解めっきを行う第二の電解めっき工程と、
前記第一の逆バイアス工程で用いた電流と同じ極性の電流を第四の電流密度で通電する第二の逆バイアス工程と、
前記第一の電解めっき工程で用いた電流と同じ極性で前記第一の電流密度よりも大きい第五の電流密度で電解めっきを行う第三の電解めっき工程と、
を含む、半導体装置の製造方法。
【請求項２】
前記第二の逆バイアス工程における前記第四の電流密度が、アノードから前記カソードに向かう電流方向を正方向として、−４Ａ／ｄｍ２以上、−１Ａ／ｄｍ２以下である、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第二の電解めっき工程における前記第三の電流密度と前記第三の電解めっき工程における前記第五の電流密度とが等しい、請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第一の逆バイアス工程における前記第二の電流密度と前記第二の逆バイアス工程における前記第四の電流密度とが等しい、請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記第二の電解めっき工程と前記第二の逆バイアス工程、および前記第二の逆バイアス工程と前記第三の電解めっき工程との間において、定常的な無バイアス工程を介さずに電流の極性を反転する、請求項１乃至４のいずれかに記載の半導体装置の製造方法。
【請求項６】
めっき厚が所望の厚みより１０〜２００ｎｍ少ない時点で前記第二の電解めっき工程を終了し、続いて前記第二の逆バイアス工程を行い、前記第二の逆バイアス工程において、前記第四の電流密度が、アノードから前記カソードに向かう電流方向を正方向として、−４Ａ／ｄｍ２以上、−１Ａ／ｄｍ２以下であり、かつ０．１秒以上、５秒以下で通電する、請求項１乃至５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記促進剤が有機スルフォン酸塩を含む、請求項１乃至６のいずれに記載の半導体装置の製造方法。
【請求項８】
請求項１乃至７のいずれに記載の方法により製造された半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関する。詳しくは、めっき膜における欠陥数が低減される半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
近年の半導体装置においては配線での信号伝搬の遅延が素子動作を律速している。配線での遅延定数は配線抵抗と配線間容量の積で表され、配線抵抗を下げて素子動作を高速化するために、配線材料には比抵抗値の小さいＣｕが通常用いられている。
【０００３】
また、近年の高集積化の要求に伴う素子の微細化により、Ｃｕ配線幅も狭くなってきている。そのため、配線層における欠陥は配線抵抗を増大させることはもちろん、断線等の原因にもなり、半導体装置の信頼性に深刻な影響を与える。このため、欠陥の少ない高品質なＣｕ配線層を形成することが重要である。
【０００４】
Ｃｕ多層配線は通常、ダマシン（ｄａｍａｓｃｅｎｅ）法で形成される。ダマシン法は、層間絶縁膜等の絶縁膜の成膜工程、凹部(配線層の場合は配線溝、ビアの場合にはビア孔)の形成工程、バリアメタル成膜工程、Ｃｕシードと呼ばれるＣｕ薄膜の成膜工程、前記Ｃｕ薄膜を電解めっきのカソード電極としたＣｕ成膜による埋め込み工程、前記凹部の外に堆積した前記バリアメタルおよびＣｕの化学機械研磨(ケミカル・メカニカル・ポリッシング、ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ：ＣＭＰ)による除去工程、およびバリア絶縁膜成膜工程からなる。
【０００５】
電解めっきにより形成されたＣｕ層の断面形状や膜質はめっき電流値に依存するため、平坦な断面形状や良好な膜質を得るためには電解めっきにおける電流プロファイルの制御が重要となる。一般的に、半導体装置の製造方法における電解めっきでは、概ね０．３μｍ以下程度の微細パターンを埋設するステップ（以下、埋設ステップとする）と幅広配線埋設並びにフィールド上に成膜するステップ（以下、フィールド成膜ステップとする）とに大別される。特許文献４のように表面平坦化を目的とした逆バイアスを印加するステップを挿入する場合には、その後の成膜ステップがフィールド成膜ステップである。
【０００６】
フィールド成膜ステップの電流値は埋設ステップよりも高くするのが一般的であり、例えば特許文献５および６に開示されている。また、凹部におけるめっき膜の平坦性を向上するために二つのステップ間に逆バイアスを挿入することにより、凹部内の促進剤をめっき液中へ分散させて、以降のめっき成膜速度を均一にして平坦性を改善する手法が特許文献１、２および４に開示されている。
【０００７】
さらに、特許文献３では、埋設ステップまたはフィールド成膜ステップにおいて逆バイアスと順バイアスとを交互に複数回印加することにより、抑制剤を基板表面から除去し、エロージョンやディッシングの発生を抑制する手法が開示されている。
【特許文献１】特開２００３−２６８５９０号公報
【特許文献２】特開２００４−２７００２８号公報
【特許文献３】特開平１１−２３８７０３号公報
【特許文献４】特開２００１−２１７２０８号公報
【特許文献５】米国特許公報第６１４０２４１号
【特許文献６】米国特許公報第６３１９８３１号Ｂ１
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記文献記載の従来技術は、以下の点で改善の余地を有していた。
従来技術は、平坦化工程として逆バイアスを挿入することにより、ＣＭＰ工程でのエロージョン等を防止するものであるが、依然としてＣＭＰ後のめっき膜における欠陥が多いという課題があった。ここでいう欠陥とは、Ｃｕ配線層等およびビアにおけるピットや欠けのことである。この欠陥により半導体装置の信頼性に悪影響を与えていた。本発明者らが上記課題について鋭意検討したところ、電解めっきにおけるフィールド成膜ステップの電流プロファイルがＣＭＰ後のＣｕ層等のめっき膜における欠陥数に影響を与えることがわかった。上記のように、フィールド成膜ステップの電流プロファイルに関しては特許文献３に開示されているのみであり、特許文献１乃至６に記載の方法ではＣＭＰ工程後の欠陥が依然として多い。
【０００９】
すなわち、特許文献１および４では、埋設ステップとフィールド成膜ステップとの間に、逆バイアスを１回ないし複数回挿入している。これにより、パターンの平坦性は向上する可能性があるが、ＣＭＰ後のめっき膜における欠陥は依然として多い。特許文献２においても同様に、埋設ステップとフィールド成膜ステップとの間に逆バイアスを１回挿入するが、ＣＭＰ後のめっき膜における欠陥が多いという課題が依然として残っている。
【００１０】
特許文献３には、フィールド成膜ステップにおいて逆バイアスを複数回印加することが記載されているが、この逆バイアス工程は抑制剤の基板表面からの除去を目的としている。抑制剤除去による微細配線パターン上の膜厚増加はエロージョンの抑制には効果的であることが開示されているが、ＣＭＰコストの増加やディッシングを引き起こすことが問題となる。また、特許文献３では、電流極性の反転時に電流値が定常的にゼロとなる無通電状態を介するため、後述するようにめっき膜への不純物の取り込みが促進されず、ＣＭＰ後のめっき膜における欠陥数は依然として多いものとなる。
【００１１】
本発明は上記事情に鑑みてなされたものであり、フィールド成膜ステップ時の電流プロファイルを制御することにより、欠陥の少ないめっき膜を有する半導体装置の製造方法および半導体装置を提供するものである。
【課題を解決するための手段】
【００１２】
本発明によれば、微細パターンが形成された凹部と前記微細パターンと比較して幅広に形成された凹部とを含む凹部が形成された基板上において、シード膜を形成する工程と、前記基板上に形成されたシード膜をカソードとして、促進剤と抑制剤とを含むめっき液を用いて、前記凹部を埋設する電解めっき工程とを含む半導体装置の製造方法において、前記電解めっき工程が、第一の電流密度で前記微細パターンに形成された凹部を電解めっきにより埋設する第一の電解めっき工程と、前記微細パターンに形成された凹部の埋設が終了した後に前記第一の電解めっき工程で用いた電流と異なる極性の電流を第二の電流密度で通電する第一の逆バイアス工程と、前記第一の電解めっき工程で用いた電流と同じ極性で前記第一の電流密度よりも大きい第三の電流密度で電解めっきを行う第二の電解めっき工程と、前記第一の逆バイアス工程で用いた電流と同じ極性の電流を第四の電流密度で通電する第二の逆バイアス工程と、前記第一の電解めっき工程で用いた電流と同じ極性で前記第一の電流密度よりも大きい第五の電流密度で電解めっきを行う第三の電解めっき工程と、を含む、半導体装置の製造方法が提供される。
【００１３】
本発明によれば、フィールド成膜ステップの電流プロファイルを制御することにより、ＣＭＰ工程後のめっき膜における欠陥数が低減される。具体的には、フィールド成膜ステップの途中において、逆バイアス工程（欠陥抑制ステップ）を導入することによりＣＭＰ後のめっき膜における欠陥数を低減できる。
【００１４】
さらに、本発明によれば、本発明の方法により製造された半導体装置が提供される。
本発明の半導体装置はＣＭＰ後のめっき膜における欠陥数が少なく、デバイスとして信頼性の高いものである。
【発明の効果】
【００１５】
本発明によれば、フィールド成膜工程の電流プロファイルを制御することにより、ＣＭＰ工程後のめっき膜の欠陥数が低減された、半導体装置の製造方法および半導体装置が提供される。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態について、図面を用いて説明する。
【００１７】
図１は、本実施の形態における半導体装置の製造方法を説明するフローチャートである。本実施の形態における半導体装置の製造方法は、凹部形成工程（Ｓ１０１）、シード膜形成工程（Ｓ１０３）、第一の電解めっき工程（Ｓ１０５）、第一の逆バイアス工程（Ｓ１０７）、第二の電解めっき工程（Ｓ１０９）、第二の逆バイアス工程（Ｓ１１１）、および第三の電解めっき工程（Ｓ１１３）の順番で、これらの一連の工程を含む。
【００１８】
図２は、本実施の形態における半導体装置２００を製造する工程を表す工程断面図である。本実施の形態において、層間絶縁膜２０６に配線を形成する工程を説明する。図２においては、シングルダマシン法を例にとって銅配線を形成する手順を説明するが、本実施の形態の方法はデュアルダマシン法においても同様に適用することができる。
【００１９】
半導体装置２００は、トランジスタ等が形成されたシリコン基板２０２と、シリコン基板２０２上に形成された第１の層間絶縁膜２０４と、その上に形成された第２の層間絶縁膜２０６とを含む。第１の層間絶縁膜２０４および第２の層間絶縁膜２０６中には、配線やビアが形成されている。
【００２０】
まず、基板上に形成された第２の層間絶縁膜２０６に選択的にエッチングを行うことにより凹部を形成する（図２（ａ））。ここでいう凹部は例えば配線溝であるが、これに限らず、コンタクトホール、ビアホール等であってもよい。図２（ａ）に示すように、第２の層間絶縁膜２０６には、複数の配線溝２０８、２１０、２１２、２１４、２１６、２１８および２２０が形成される。配線溝２１０、２１２、２１４、２１６、および２１８は微細なパターンで形成されており、配線幅は、例えば０．３μｍ以下とする。配線溝２０８および２２０は微細なパターンで形成されている上記配線溝よりも幅広である。
【００２１】
このような微細パターンおよび微細パターンと比較して幅広に形成された配線溝に成膜する手順は、例えば以下のようになる。本実施の形態では、配線材料を電解めっき法により埋め込む。まず、第２の層間絶縁膜２０６の凹部内にバリアメタル膜を形成する（図示せず）。バリアメタル膜は、例えば、ＴａＮ膜上へＴａ膜が形成された積層膜等を通常の銅配線のバリアメタル膜として用いることができる。つづいて、バリア膜上にめっきのシード膜を形成する（図示せず）。ここで、シード膜は、例えばＣＶＤ法等により形成された銅（Ｃｕ）膜等とすることができる。Ｃｕ以外にも、シード膜として、Ｒｕ、Ｐｔ、Ｐｄ、Ｒｈ、Ｉｒ、Ａｇ、Ｔｅ、およびＴｃからなる群より選択される少なくとも１種を主成分として含む材料を用いてもよい。また、本実施の形態では、バリアメタル膜を形成し、つづいてバリア膜上にめっきのシード膜を形成するが、バリアメタルをシードとして、バリアメタル上に直接成膜してもよい。このように、バリアメタルがシードを兼ねる場合、このようなバリアメタルとしては、Ｒｕなど先に挙げたシード膜の材料と同様のものを用いることができる。
【００２２】
ついで、上記シード膜をカソードとし、めっき液中に設けられたアノードとの間にバイアス電圧を印加することにより、凹部を銅で埋設する電解めっき工程を行う。めっき液中には、促進剤と抑制剤を含む。また、本実施の形態では、電解めっき工程は、所定幅以下の微細パターン配線溝２１０、２１２、２１４、２１６、および２１８を低電流で埋設する第一の電解めっき工程と、微細パターン配線溝よりも幅広の配線溝２０８および２２０を第一の電解めっき工程よりも高電流で埋設する第二および第三の電解めっき工程とを含む。本実施の形態におけるめっき処理はボトムアップ堆積される。
【００２３】
まず、第一の電流密度で微細パターンに形成された凹部を埋設する第一の電解めっき工程（埋設工程）（Ｓ１０５）を行う。第一のめっき膜２３０が形成されて微細パターンの埋め込みが終了すると、第一の電解めっき工程を終了する（図２（ｂ））。
【００２４】
次に、第二の電流密度で第一の逆バイアス工程（Ｓ１０７）を行う。第一の逆バイアス工程では、第一の電解めっき工程で用いた電流と異なる極性の電流を通電する。第一の逆バイアス工程は、第一の電解めっき工程が終了した時点、すなわち、埋設工程と後に行うフィールド成膜工程との間に行う。具体的には、第一の電解めっき工程（Ｓ１０５）の後、第二の電解めっき工程（Ｓ１０９）の前に第一の逆バイアス工程を挿入する。第一の逆バイアス工程を第一および第二の電解めっき工程の間に挿入することにより、抑制剤が除去され、めっき膜の平坦化効果が得られる。
【００２５】
続いて、第一の電流密度よりも大きい第三の電流密度で成膜する、第二の電解めっき工程（フィールド成膜工程）（Ｓ１０９）を行う。第二の電解めっき工程では、第一の電解めっき工程で用いた電流と同じ極性の電流を、第一の電流密度よりも大きい電流密度で成膜する。第一の電流密度よりも大きい第二の電流密度を用いることにより、めっき時間の短縮を図ることができる。
【００２６】
次に、第一の逆バイアス工程で用いた電流と同じ極性の電流を第四の電流密度で通電する第二の逆バイアス工程（Ｓ１１１）を行う。第二の逆バイアス工程（Ｓ１１１）では、第一および第二の電解めっき工程で用いた電流と異なる極性の電流を通電する。すなわち、図３に示すように、第三および第五の電流密度で成膜する第二および第三の電解めっき工程の間に、電流方向を反転する逆バイアス工程を挿入する。
【００２７】
ここで、第二の逆バイアス工程を行うタイミングは、埋設工程よりも高電流で行われるフィールド成膜工程の途中であれば特に限定されないが、好ましくは、めっき厚が所望の厚みより１０〜２００ｎｍ少ない厚みまで成長した時点である。例えば、めっき厚が所望のめっき厚より１０〜２００ｎｍ少ない時点で第二の電解めっき工程を終了し、次いで第二の逆バイアス工程を行う。
【００２８】
その後、無バイアス工程を介さずに電流方向を再度反転させて、第五の電流密度で第三の電解めっき工程（Ｓ１１３）を行う。第三の電解めっき工程で用いる電流は、第一の電解めっき工程で用いた電流と同じ極性であり、第五の電流密度は第一の電流密度よりも大きい。
【００２９】
図３に示すように、本実施の形態の電解めっき工程は、第一の電解めっき工程（Ｓ１０５）、第一の逆バイアス工程（Ｓ１０７）、第二の電解めっき工程（Ｓ１０９）、第二の逆バイアス工程（Ｓ１１１）、および第三の電解めっき工程（Ｓ１１３）の順番で、５段階で行われる。
【００３０】
本実施の形態では、逆バイアス工程が、第一および第二の電解めっき工程の間に加えて、第二および第三の電解めっき工程の間、すなわちフィールド成膜工程の途中でも行われる。微細パターンの埋設ステップとフィールド成膜ステップとの間にのみ逆バイアスを挿入する従来の方法で製造された半導体基板は、ＣＭＰ後の欠陥数が依然として多く、デバイスとしての信頼性が低下してしまう。一方、本発明は、フィールド成膜工程における電流値を制御することにより、ＣＭＰ後のめっき膜の欠陥数が低減されることを見出したものである。従って、第二の逆バイアス工程はフィールド成膜工程の途中に挿入される。
【００３１】
ここで、微細パターン埋設工程よりも高電流で成膜するフィールド成膜工程の途中で、逆方向電流を印加することにより、めっき液中に含まれる促進剤が分解される。さらに、逆バイアス工程後に再度電流値を反転させ、順方向電流を流すことにより、逆バイアス工程で分解された促進剤が炭素不純物としてめっき膜中に取り込まれる。本実施の形態では、めっき膜中に取り込まれた炭素不純物の欠陥の抑制効果により、ＣＭＰ工程後の欠陥が低減される。ここで欠陥とは、ＣＭＰ工程により生じる、めっき膜のピット、欠けなどをいう。
【００３２】
第一の電解めっき工程途中、すなわち微細パターン埋設工程において逆バイアス工程を挿入した場合にも、めっき膜中に不純物が取り込まれる。しかしながら、埋設される配線幅が小さいため、不純物の膜への影響が過度に大きくなる。その結果、配線抵抗が上昇するという問題を生じる。また、めっき膜表面に存在していた抑制剤まで除去されてしまうため、膜質が緻密でなくなり、欠陥数が多くなる。一方、フィールド成膜工程の場合には、配線幅が太く、適度に不純物が取り込まれるため、ＣＭＰ後のめっき膜の欠陥数の低減効果が得られる。従って、本実施の形態において、逆バイアス工程は第一の電流密度で微細パターンを埋設する電解めっき工程の途中においては挿入されない。
【００３３】
さらに、本実施の形態の逆バイアス工程では、無バイアス工程を介さないで電流値を反転させることが好ましい。好ましくは、第二の逆バイアス工程は定常的な無バイアス工程を介さずに第二および第三の電解めっき工程間に挿入される。本明細書における定常的な無バイアス工程とは、所定の時間、無バイアス状態が継続することを意味する。つまり、電流極性を反転する際に、一瞬経る無バイアス状態のような過渡的な無バイアス状態は含まない。すなわち、第三の電流密度から極性の異なる第四の電流密度に変換する際に、電流値が定常的にゼロとなる時点が存在しないように、一気に反転させる。これにより、促進剤が効率良く分解される。第四の電流密度から第五の電流密度に反転する際も同様に、電流値が定常的にゼロとなる時点が存在しないように、一気に反転させる。逆バイアス工程から無バイアス工程を介さずに反転させることにより、促進剤の分解物が速やかにめっき膜中に取り込まれる。また、電流差が大きくなり、分解物の素早い取り込みに寄与する。一旦、電流値が定常的にゼロとなる工程を介して極性を戻すと、逆バイアス工程で分解された促進剤がめっき液中に分散してしまい、不純物のめっき膜への取り込み率が大きく低下する。また、一旦、電流値を定常的にゼロとする工程を介することにより、めっき時間も長くなるため、一気に反転させることが好ましい。特許文献３では、電流極性の反転時に電流値が定常的にゼロとなる無通電状態を介するため、上述したようにめっき膜への不純物の取り込みが促進されず、ＣＭＰ後のめっき膜における欠陥数は依然として多いものとなる。
【００３４】
第一の電解めっき工程で用いる第一の電流密度は、特に限定されないが、好ましくは、アノードからカソードへの方向を正とした基板の電流密度が０．１Ａ／ｄｍ２以上、２Ａ／ｄｍ２以下であり、さらに好ましくは、０．２Ａ／ｄｍ２以上、1Ａ／ｄｍ２以下である。ここで、電流密度は、アノードからカソードへ流れる電流値を基板面積で除した値である。
また、第一の電解めっき工程の時間は、特に限定されないが、２０秒以上、２００秒以下である。
【００３５】
また、第二および第三の電解めっき工程で用いる第三および第五の電流密度は、第一の電流密度よりも大きい。第三および第五の電流密度は、好ましくは、３Ａ／ｄｍ２以上、６Ａ／ｄｍ２以下であり、さらに好ましくは、４Ａ／ｄｍ２以上、５Ａ／ｄｍ２以下である。第二および第三の電解めっき工程で用いる第三および第五の電流密度は、同じであっても、異なっていてもよい。好ましくは、第三および第五の電流密度は、等しい。
【００３６】
また、第二の電解めっき工程の時間は、特に限定されないが、1０秒以上、１００秒以下である。第三の電解めっき工程の時間は、特に限定されないが、０．１秒以上、１０秒以下である。
【００３７】
第一の逆バイアス工程で用いる第二の電流密度は、好ましくは、アノードからカソードへの方向を正とした基板の電流密度が−４Ａ／ｄｍ２以上、−１Ａ／ｄｍ２以下であり、さらに好ましくは、−２．５Ａ／ｄｍ２以上、−１．５Ａ／ｄｍ２以下である。
また、第一の逆バイアス工程の時間は、特に限定されないが、好ましくは、０．１秒以上、５秒以下である。さらに好ましくは、１秒以上、３秒以下で通電する。
【００３８】
第二の逆バイアス工程で用いる第四の電流密度は、好ましくは、アノードからカソードへの方向を正とした基板の電流密度が−４Ａ／ｄｍ２以上、−１Ａ／ｄｍ２以下であり、さらに好ましくは、−２．５Ａ／ｄｍ２以上、−１．５Ａ／ｄｍ２である。
また、第二の逆バイアス工程の時間は、特に限定されないが、好ましくは、０．１秒以上、５秒以下である。さらに好ましくは、１秒以上、３秒以下で通電する。
上記範囲内で第二の逆バイアス工程を行うと、効果的に促進剤を分解することができ、ＣＭＰ後の欠陥数を低減できる。また、上記範囲内で第二の逆バイアス工程を行うと、抑制剤の除去を目的として逆バイアス工程を行う特許文献３と比較して、電流値が大きいため、平坦化などの効果を維持しつつ、めっき膜の欠陥を抑制することが可能となる。
【００３９】
第一および第二の逆バイアス工程で用いる電流密度、時間は同じであっても、異なっていてもよい。好ましくは、第一および第二の逆バイアス工程で用いる電流密度は等しく設定される。この理由は次の通りである。逆バイアス工程では、めっき膜は電解エッチングされるため、逆バイアス工程の電流密度が高く、かつ時間が長いと所望の膜厚を成膜するのに必要な時間が長くなってしまい、スループットが低下する。このため、逆バイアスにおける電流密度および時間は、促進剤がめっき液中に放出、分解されるために必要最小限の値に設定されることが好ましい。この必要最小限の値は第一の逆バイアス工程および第二の逆バイアス工程で変わらない。したがって、第一および第二の逆バイアス工程で用いる電流密度は等しく設定されることが好ましい。
【００４０】
上記の説明において、電流密度とは、アノードの電流値を基板の面積で除した値とする。また、第一の電解めっき工程の前に電圧一定として入槽する工程が含まれていてもよい。ここでいう電圧とは、カソードおよびアノード間でもよいし、めっき液中の参照電極とカソード間の電圧でもよい。入槽する工程における電圧は、電流密度にして０．１〜６Ａ／ｄｍ２の範囲になるように設定される。
【００４１】
本実施の形態において、めっき液は抑制剤および促進剤を含み、通常の銅配線形成時のめっき膜を形成するのに用いるものと同様とすることができる。本実施の形態のめっき液はさらに、例えば、硫酸、銅、および塩素を含むことができる。また、めっき液はレベラー等のその他の添加剤も含んでもよい。
【００４２】
抑制剤は、めっき成長を抑制し、めっき膜質を緻密にする効果を有する。本実施の形態で用いられる抑制剤としては、特に限定されないが、例えばポリエチレングリコール（ＰＥＧ）、ポリプロピレングリコール（ＰＰＧ）等が挙げられる。
促進剤は、めっき成長を促進する効果を有する。本実施の形態で用いられる促進剤としては、特に限定されないが、例えば、有機スルフォン酸ナトリウム等の有機スルフォン酸塩等が挙げられる。
【００４３】
第二のめっき膜２３２が形成され第五の電流密度での第三の電解めっき工程が終了すると、一連の電解めっき工程を終了する（図２（ｃ））。なお、埋め込みが終了したかどうかの判断は、例えば、微細パターンに形成された凹部への導電性材料による埋め込みが終了するまでの時間を予め設定しておき、その時間が経過したか否かに基づいて行うことができる。例えば、微細パターンを埋設する工程は２０秒〜２００秒程度、フィールド埋設工程は1０秒〜１００秒程度とすることができる。これらの処理時間は一例であり、所望の膜厚を得るために適宜設定することができる。
【００４４】
電解めっき工程の終了後、アニール処理し、ＣＭＰにより、配線溝外部に露出しためっき膜を除去して平坦化する。本実施の形態の半導体装置は平坦化後における欠陥数が低減されている。この後、さらに層間絶縁膜形成、凹部形成、および金属膜形成を繰り返すことにより、多層配線構造が得られる。
【００４５】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００４６】
例えば、上記の方法では、逆バイアス工程を二回挿入する方法について説明したが、二回ではなく、三回以上の逆バイアス工程を挿入してもよい。この場合も、逆バイアス工程は第一の電解めっき工程が終了した時点またはおよびそれ以降に挿入し、微細パターン埋設工程の途中では挿入しない。ただし、めっき膜中に不純物が過度に増加することによる膜質低下を防止するためには、逆バイアスを行う回数は一または二回程度が好ましい。
【実施例】
【００４７】
（実施例１）
図４に示す電流プロファイル（電流プロファイルＣとする）でＣｕ電解めっきを行った。電流プロファイルＣでは、第一の電流密度（Ｉ１）で微細パターンを埋設する第一の電解めっき工程、微細パターンの埋設が終了した後に第二の電流密度（Ｉ２）で通電する第一の逆バイアス工程、第三の電流密度（Ｉ３）を用いる第二の電解めっき工程、第二の電流密度（Ｉ２）と同じ電流密度で通電する第二の逆バイアス工程、および第三の電流密度（Ｉ３）と同じ電流密度を用いる第三の電解めっき工程を順次行った。
ここで、第一の電流密度（Ｉ１）は、アノードからカソードへの方向を正として、０．２Ａ／ｄｍ２以上、1Ａ／ｄｍ２以下の範囲で設定した。また、第一の電解めっき工程の時間は、２０秒以上、２００秒以下とした。第二の電流密度（Ｉ２）は、アノードからカソードへの方向を正として、−２．５Ａ／ｄｍ２以上、−１．５Ａ／ｄｍ２以下の範囲で設定した。また、第一の逆バイアス工程の時間は、１秒以上、３秒以下とした。さらに、第三の電流密度（Ｉ３）は、アノードからカソードへの方向を正として、４Ａ／ｄｍ２以上、５Ａ／ｄｍ２以下の範囲で設定した。また、第二の電解めっき工程の時間は、1０秒以上、１００秒以下とした。また、第二の電流密度（Ｉ２）と第四の電流密度（Ｉ４）とは等しく設定し、通電時間も等しく設定した。さらに、第三の電流密度（Ｉ３）と第五の電流密度（Ｉ５）とは等しく設定し、第三の電解めっき工程の時間は、０．１秒以上、１０秒以下とした。
【００４８】
電解めっき後のめっき膜における欠陥数の評価を行った。欠陥数の評価は光学顕微鏡により観察した外観データを電子的に解析してパターン欠陥を認識する、パターン欠陥評価装置を用いて行った。
【００４９】
（比較例１）
図５に示す電流プロファイル（電流プロファイルＡとする）でＣｕ電解めっきを行った。電流プロファイルＡでは、第一の電流密度（Ｉ１）を用いる第一の電解めっき工程および第三の電流密度（Ｉ３）を用いる第二の電解めっき工程を順次行った。第一の電流密度（Ｉ１）および第三の電流密度（Ｉ３）は実施例１と同じ値を用いた。
実施例１と同様の方法により、欠陥数の評価を行った。
【００５０】
（比較例２）
図６に示す電流プロファイル（電流プロファイルＢとする）でＣｕ電解めっきを行った。電流プロファイルＢでは、第一の電流密度（Ｉ１）を用いる第一の電解めっき工程、第二の電流密度（Ｉ２）を用いる第一の逆バイアス工程、および第三の電流密度（Ｉ３）を用いる第二の電解めっき工程を順次行った。第一の電流密度（Ｉ１）、第二の電流密度（Ｉ２）および第三の電流密度（Ｉ３）は実施例１と同じ値を用いた。
実施例１と同様の方法により、欠陥数の評価を行った。
【００５１】
図７に、実施例１、比較例１および２における欠陥数の評価を示す。図７における電流プロファイルＡ〜Ｃの欠陥数は、実施例１における電流プロファイルＣの欠陥数を水準として規格化して示したものである。図７より、第二の逆バイアス工程をフィールド成膜工程の途中で含む電流プロファイルＣにおいて、欠陥数が大幅に低減されていることがわかる。
【図面の簡単な説明】
【００５２】
【図１】本実施の形態におけるめっき手順を示すフローチャートである。
【図２】本実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３】本実施の形態における、電流プロファイルを示す概略図である。
【図４】実施例の電解めっき工程における、電流プロファイルＣを示す概略図である。
【図５】比較例の電解めっき工程における、電流プロファイルＡを示す概略図である。
【図６】比較例の電解めっき工程における、電流プロファイルＢを示す概略図である。
【図７】電流プロファイルＡ〜Ｃの欠陥数を示す図である。
【符号の説明】
【００５３】
２００   半導体装置
２０２   シリコン基板
２０４   第１の層間絶縁膜
２０６   第２の層間絶縁膜
２０８   幅広配線溝
２１０   微細パターン配線溝
２１２   微細パターン配線溝
２１４   微細パターン配線溝
２１６   微細パターン配線溝
２１８   微細パターン配線溝
２２０   幅広配線溝
２３０   第１のめっき膜
２３２   第２のめっき膜
【図１】
2008283123.tif 000003
【図２】
2008283123.tif 000004
【図３】
2008283123.tif 000005
【図４】
2008283123.tif 000006
【図５】
2008283123.tif 000007
【図６】
2008283123.tif 000008
【図７】
2008283123.tif 000009