(57)【要約】【課題】従来の製造方法においては、オーバーエッチングによりコンタクト底部の表面荒れが引き起こされ、それにより半導体装置の特性ばらつきが増大してしまう。【解決手段】Ｐ型シリコン基板１に形成されたトレンチの底部に設けられたコレクタ領域４を有するバイポーラトランジスタを形成する。Ｐ型シリコン基板１上に層間絶縁膜２３を形成する。トレンチの上部の層間絶縁膜２３を途中までエッチングすることにより、コレクタコンタクト用開口の一部３０を形成する。トレンチの上部の層間絶縁膜２３を上記底部に達するまでエッチングすることにより、コレクタコンタクト用開口の残りの部分３２を形成する。コレクタコンタクト用開口の残りの部分３２の形成は、エミッタコンタクト用開口２５およびベースコンタクト用開口２７の形成と同時に実行される。【選択図】図１
2008004763.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されたトレンチの底部に設けられたコレクタ領域を有するバイポーラトランジスタを形成する工程と、
前記バイポーラトランジスタが形成された前記半導体基板上に層間絶縁膜を形成する工程と、
前記トレンチの上部の前記層間絶縁膜を途中までエッチングすることにより、前記バイポーラトランジスタのコレクタコンタクト用開口の一部を形成する工程と、
前記トレンチの上部の前記層間絶縁膜を前記底部に達するまでエッチングすることにより、前記コレクタコンタクト用開口の残りの部分を形成する工程と、を含み、
前記コレクタコンタクト用開口の前記残りの部分の形成は、前記バイポーラトランジスタのエミッタコンタクト用開口およびベースコンタクト用開口の形成と同時に実行されることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記コレクタコンタクト用開口の前記一部が形成された前記層間絶縁膜上にレジスト膜を形成する工程を含み、
前記コレクタコンタクト用開口の前記残りの部分、前記エミッタコンタクト用開口および前記ベースコンタクト用開口の形成は、前記レジスト膜をマスクとしたエッチングにより実行される半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記層間絶縁膜上に、エッチングストッパ膜を介してマスク用絶縁膜を形成する工程と、
前記トレンチの上部の前記マスク用絶縁膜を前記エッチングストッパ膜に達するまでエッチングする工程と、を含み、
前記コレクタコンタクト用開口の前記一部の形成は、前記トレンチの上部がエッチングされた前記マスク用絶縁膜をマスクとしたエッチングにより実行される半導体装置の製造方法。
【請求項４】
請求項３に記載の半導体装置の製造方法において、
前記マスク用絶縁膜は、前記層間絶縁膜と同一の材料からなる半導体装置の製造方法。
【請求項５】
請求項１乃至４いずれかに記載の半導体装置の製造方法において、
前記半導体基板に電界効果トランジスタを形成する工程を含み、
前記コレクタコンタクト用開口の前記残りの部分の形成は、前記電界効果トランジスタのソースコンタクト用開口、ゲートコンタクト用開口およびドレインコンタクト用開口の形成と同時に実行される半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記電界効果トランジスタとして、Ｎチャネル型およびＰチャネル型の双方を形成する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来より、バイポーラトランジスタおよびＢｉＣＭＯＳトランジスタにおいても高集積化が求められ、微細化が進んできた。バイポーラのコレクタ部分をトレンチ型にすることにより、コレクタＮ＋埋込層の拡散をなくすことができ、微細化が可能となった。一方、コンタクトサイズも微細化が進み、小口径、高深度のコンタクトを形成する必要が出てきている。トレンチ型のコレクタのコンタクトは、トレンチの分だけ深く開口する必要があり、特性変動なく、精度良くコンタクト開口できるプロセスが求められていた。
【０００３】
トレンチ型コレクタを有するＢｉＣＭＯＳトランジスタは、特許文献１に記載されている。このＢｉＣＭＯＳトランジスタの製造方法を図６（ａ）〜図６（ｃ）を用いて説明する。まず、図６（ａ）のように、Ｐ型シリコン基板１０１の上に、トレンチ型コレクタを有するバイポーラトランジスタと、ＣＭＯＳトランジスタとを形成する。コレクタのトレンチの深さは基板面から４００〜５００ｎｍとする。
【０００４】
バイポーラトランジスタは、Ｎウエル領域１０２に形成された、Ｎ＋コレクタ領域１０４、Ｎ＋エミッタ領域１１２、Ｐ型ベース領域１１１およびＰ＋グラフトベース１０８を含んでいる。Ｎ＋コレクタ領域１０４は、Ｐ型シリコン基板１０１に形成されたトレンチの底部に設けられている。また、Ｎ＋エミッタ領域１１２には、エミッタポリシリコン１１９が接続されている。
【０００５】
ＣＭＯＳトランジスタは、Ｎチャネル型ＦＥＴ（電界効果トランジスタ）およびＰチャネル型ＦＥＴからなる。Ｎチャネル型ＦＥＴは、Ｐウエル領域１０３に形成された、Ｎ＋ソースドレイン１０７およびＮ型ＬＤＤ（Lightly Doped Drain）層１１０と、Ｐ型シリコン基板１０１上に形成された、ゲート酸化膜１１３、ゲートポリシリコン１１４およびゲート電極１１５とを含んでいる。Ｐチャネル型ＦＥＴは、Ｐウエル領域１０２に形成された、Ｐ＋ソースドレイン１０６およびＰ型ＬＤＤ層１０９と、Ｐ型シリコン基板１０１上に形成された、ゲート酸化膜１１３、ゲートポリシリコン１１４およびゲート電極１１５とを含んでいる。
【０００６】
上述のＮ＋コレクタ領域１０４、Ｐ＋グラフトベース１０８、Ｎ＋ソースドレイン１０７、Ｐ＋ソースドレイン１０６およびゲート電極１１５の表面は、シリサイド化されてシリサイド層１２１となっている。また、バイポーラトランジスタ、Ｎチャネル型ＦＥＴおよびＰチャネル型ＦＥＴは、素子分離酸化膜１０５によって互いに分離されている。
【０００７】
これらのバイポーラトランジスタおよびＣＭＯＳトランジスタが形成されたＰ型シリコン基板１０１の上に、窒化膜１２２を約５０〜１００ｎｍ、層間絶縁膜１２３を約５００ｎｍ形成する。
【０００８】
次に、図６（ｂ）のように、全面にレジスト１２４を塗布する。続いて、図６（ｃ）のように、コレクタコンタクト用開口１２６、エミッタコンタクト用開口１２５、ベースコンタクト用開口１２７、およびＣＭＯＳコンタクト用開口１２８を、マスクパターニングおよびエッチングにより同時に形成する。以上により、トレンチ型コレクタを有するＢｉＣＭＯＳトランジスタのコンタクト部分を形成することができる。
【０００９】
なお、本発明に関連する先行技術文献としては、特許文献１の他に、特許文献２が挙げられる。
【特許文献１】特開平１１−１７０４０号公報
【特許文献２】特開平１１−２６５９５３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、図６（ａ）〜図６（ｃ）に示した製造方法において、コレクタコンタクト用開口１２６を形成するためにエッチングを行うと、その他のコンタクト用開口（エミッタコンタクト用開口１２５、ベースコンタクト用開口１２７およびＣＭＯＳコンタクト用開口１２８）については、少なくともトレンチの深さ分はオーバーエッチングとなってしまう。かかるオーバーエッチングは、コンタクト底部の表面荒れを引き起こし、それにより半導体装置の特性ばらつきが増大してしまう。
【課題を解決するための手段】
【００１１】
本発明による半導体装置の製造方法は、半導体基板に形成されたトレンチの底部に設けられたコレクタ領域を有するバイポーラトランジスタを形成する工程と、上記バイポーラトランジスタが形成された上記半導体基板上に層間絶縁膜を形成する工程と、上記トレンチの上部の上記層間絶縁膜を途中まで開口することにより、上記バイポーラトランジスタのコレクタコンタクト用開口の一部を形成する工程と、上記トレンチの上部の上記層間絶縁膜を上記底部に達するまで開口することにより、上記コレクタコンタクト用開口の残りの部分を形成する工程と、を含み、上記コレクタコンタクト用開口の上記残りの部分の形成は、上記バイポーラトランジスタのエミッタコンタクト用開口およびベースコンタクト用開口の形成と同時に実行されることを特徴とする。
【００１２】
この製造方法においては、エミッタコンタクト用開口およびベースコンタクト用開口を形成する前に、層間絶縁膜を途中までエッチングすることによりコレクタコンタクト用開口の一部を形成する。これにより、コレクタコンタクト用開口の残りの部分を形成する際にトレンチの底部に達するまでエッチングを進めても、先にエッチングした分だけエッチング時間を短くすることができるため、コレクタコンタクト用開口以外のコンタクト用開口におけるオーバーエッチング量を小さく抑えることができる。
【発明の効果】
【００１３】
本発明によれば、特性ばらつきの小さな半導体装置を製造するのに適した製造方法が実現される。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照しつつ、本発明による半導体装置の製造方法の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
（第１実施形態）
【００１５】
図１および図２を参照しつつ、本発明による半導体装置の製造方法の第１実施形態を説明する。まず、図１（ａ）に示すように、公知の方法により、トレンチ型コレクタを有するバイポーラトランジスタと、ＣＭＯＳトランジスタとをＰ型シリコン基板１上に形成する。コレクタのトレンチの深さは、例えば、基板面から約４００〜５００ｎｍである。
【００１６】
バイポーラトランジスタは、Ｎウエル領域２に形成された、Ｎ＋コレクタ領域４、Ｎ＋エミッタ領域１２、Ｐ型ベース領域１１およびＰ＋グラフトベース８を含んでいる。Ｎ＋コレクタ領域４は、Ｐ型シリコン基板１に形成されたトレンチの底部に設けられている。また、Ｎ＋エミッタ領域１２には、エミッタポリシリコン１９が接続されている。エミッタポリシリコン１９の周囲には、酸化膜１７およびポリシリコン１８が設けられている。
【００１７】
ＣＭＯＳトランジスタは、Ｎチャネル型ＦＥＴおよびＰチャネル型ＦＥＴからなる。Ｎチャネル型ＦＥＴは、Ｐウエル領域３に形成された、Ｎ＋ソースドレイン７およびＮ型ＬＤＤ層１０と、Ｐ型シリコン基板１上に形成された、ゲート酸化膜１３、ゲートポリシリコン１４およびゲート電極１５とを含んでいる。Ｐチャネル型ＦＥＴは、Ｎウエル領域２に形成された、Ｐ＋ソースドレイン６およびＰ型ＬＤＤ層９と、Ｐ型シリコン基板１上に形成された、ゲート酸化膜１３、ゲートポリシリコン１４およびゲート電極１５とを含んでいる。
【００１８】
上述のＮ＋コレクタ領域４、Ｐ＋グラフトベース８、Ｎ＋ソースドレイン７、Ｐ＋ソースドレイン６およびゲート電極１５の表面は、シリサイド化されてシリサイド層２１となっている。上記トレンチの側面、エミッタポリシリコン１９の側面およびゲート電極１５の側面には、サイドウォール酸化膜１６が形成されている。また、バイポーラトランジスタ、Ｎチャネル型ＦＥＴおよびＰチャネル型ＦＥＴは、素子分離酸化膜５によって互いに分離されている。
【００１９】
これらのバイポーラトランジスタおよびＣＭＯＳトランジスタが形成されたＰ型シリコン基板１の上に、窒化膜２２および層間絶縁膜２３を順に積層する。窒化膜２２および層間絶縁膜２３の厚みは、例えば、それぞれ約５０〜１００ｎｍおよび約５００ｎｍである。
【００２０】
次に、図１（ｂ）に示すように、層間絶縁膜２３上にレジスト膜２９を塗布する。このレジスト膜２９をパターニングした後、それをマスクとして、上記トレンチの上部の層間絶縁膜２３を途中までエッチングする。例えば、層間絶縁膜２３の最上面から約４００ｎｍの深さまでエッチングを行う。これにより、コレクタコンタクト用開口の一部３０が形成される。
【００２１】
続いて、図２（ａ）に示すように、レジスト膜２９を除去した後、層間絶縁膜２３の全面にレジスト膜３１を塗布する。図２（ｂ）に示すように、このレジスト膜３１をパターニングした後、それをマスクとして、上記トレンチの上部の層間絶縁膜２３をトレンチの底部に達するまでエッチングする。このとき、エミッタコンタクト、ベースコンタクトおよびＣＭＯＳコンタクトを形成する部分のエッチングも同時に行う。これにより、コレクタコンタクト用開口の残りの部分３２、エミッタコンタクト用開口２５、ベースコンタクト用開口２７およびＣＭＯＳコンタクト用開口２８が同時に形成される。なお、ＣＭＯＳコンタクト用開口２８とは、具体的には、ＣＭＯＳトランジスタのソースコンタクト用開口、ゲートコンタクト用開口およびドレインコンタクト用開口のことである。その後、レジスト膜３１を除去し、各コンタクト用開口にコンタクトプラグ（図示せず）を埋め込むことにより、半導体装置が得られる。
【００２２】
本実施形態の効果を説明する。上記製造方法においては、エミッタコンタクト用開口２５、ベースコンタクト用開口２７およびＣＭＯＳコンタクト用開口２８を形成する前に、層間絶縁膜２３を途中までエッチングすることによりコレクタコンタクト用開口の一部３０を形成している。これにより、コレクタコンタクト用開口の残りの部分３２を形成する際にトレンチの底部に達するまでエッチングを進めても、先にエッチングした分だけエッチング時間を短くすることができるため、コレクタコンタクト用開口以外のコンタクト用開口２５，２７，２８におけるオーバーエッチング量を小さく抑えることができる。よって、オーバーエッチングによるコンタクト底部の表面荒れが軽減されるため、特性ばらつきも低減することができる。
【００２３】
コンタクト底部の表面荒れの例としては、低抵抗化のために形成したシリサイド層２１が薄化されてしまう、あるいは完全に除去されてしまうことが挙げられる。シリサイド層２１が薄化あるいは除去された場合、コンタクト抵抗の増加やばらつきの増大を招いてしまう。本実施形態によれば、かかるコンタクト抵抗の増加およびばらつきの増大を抑えることができる。
（第２実施形態）
【００２４】
図３〜図５を参照しつつ、本発明による半導体装置の製造方法の第２実施形態を説明する。まず、図３（ａ）に示すように、公知の方法により、バイポーラトランジスタおよびＣＭＯＳトランジスタをＰ型シリコン基板１上に形成した後、その上に窒化膜２２および層間絶縁膜２３を順に積層する。なお、バイポーラトランジスタおよびＣＭＯＳトランジスタの構成は、図１（ａ）で説明したとおりである。
【００２５】
次に、図３（ｂ）に示すように、層間絶縁膜２３上に、窒化膜等のエッチングストッパ膜３３、およびマスク用絶縁膜３４を順に形成する。マスク用絶縁膜３４は、層間絶縁膜２３と同一の材料からなる。エッチングストッパ膜３３およびマスク用絶縁膜３４の厚みは、例えば、それぞれ約５０ｎｍおよび約４００ｎｍである。続いて、図４（ａ）に示すように、層間絶縁膜２３上にレジスト膜３５を塗布する。このレジスト膜３５をパターニングした後、それをマスクとして、上記トレンチの上部のマスク用絶縁膜３４をエッチングストッパ膜３３に達するまでエッチングする。これにより、開口３６ａが形成される。
【００２６】
次に、図４（ｂ）に示すように、レジスト膜３５を除去した後、開口３６ａが形成されたマスク用絶縁膜３４をマスクとして、トレンチの上部の層間絶縁膜２３を途中までエッチングする。これにより、コレクタコンタクト用開口の一部３６ｂが形成される。このとき、エッチングエンドポイントを用い、エッチングストッパ膜３３が露出した時点でエッチングを停止させる。こうすることにより、マスク用絶縁膜３４の厚さと同じ深さまで精度良くエッチングを行うことができる。例えば、マスク用絶縁膜３４を約４００ｎｍ成膜していた場合、形成されるコレクタコンタクト用開口の一部３６ｂの深さは約４００ｎｍとなる。
【００２７】
次に、図５（ａ）に示すように、全面エッチングによりエッチングストッパ膜３３を除去した後、層間絶縁膜２３の全面にレジスト膜３７を塗布する。図５（ｂ）に示すように、このレジスト膜３７をパターニングした後、それをマスクとして層間絶縁膜２３をエッチングし、コレクタコンタクト用開口の残りの部分３２、エミッタコンタクト用開口２５、ベースコンタクト用開口２７およびＣＭＯＳコンタクト用開口２８を同時に形成する。その後、レジスト膜３７を除去し、各コンタクト用開口にコンタクトプラグ（図示せず）を埋め込むことにより、半導体装置が得られる。
【００２８】
本実施形態においては、マスク用絶縁膜３４をマスクとしてエッチングを行い、エッチングストッパ膜３３が露出したところでエッチングエンドポイント検出してエッチングを止めることができる。これにより、エッチングのエッチレートに左右されず、マスク用絶縁膜３４の厚みの分だけ層間絶縁膜２３をエッチングすることができる。したがって、本実施形態によれば、コレクタコンタクト用開口の一部３６ｂの深さを、より精度良く制御することができる。本実施形態のその他の効果は、第１実施形態と同様である。
【００２９】
本発明による半導体装置の製造方法は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態においては半導体基板にバイポーラトランジスタおよびＣＭＯＳトランジスタが設けられた例を示したが、これらのうちバイポーラトランジスタのみが設けられていてもよい。
【００３０】
また、上記実施形態においてはＦＥＴとしてＮチャネル型およびＰチャネル型の双方が設けられた例を示したが、これらのうち一方のみが設けられていてもよい。
【００３１】
また、上記実施形態において示した各部の導電型は例示であり、各部の導電型を変更してもよい。例えば、Ｐ型シリコン基板１の代わりにＮ型シリコン基板を用いてもよい。
【図面の簡単な説明】
【００３２】
【図１】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の第１実施形態を示す工程図である。
【図２】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の第１実施形態を示す工程図である。
【図３】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の第２実施形態を示す工程図である。
【図４】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の第２実施形態を示す工程図である。
【図５】（ａ）および（ｂ）は、本発明による半導体装置の製造方法の第２実施形態を示す工程図である。
【図６】（ａ）〜（ｃ）は、従来の半導体装置の製造方法を示す工程図である。
【符号の説明】
【００３３】
１    Ｐ型シリコン基板
２    Ｎウエル領域
３    Ｐウエル領域
４    Ｎ＋コレクタ領域
５    素子分離酸化膜
６    Ｐ＋ソースドレイン
７    Ｎ＋ソースドレイン
８    Ｐ＋グラフトベース
９    Ｐ型ＬＤＤ層
１０    Ｎ型ＬＤＤ層
１１    Ｐ型ベース領域
１２    Ｎ＋エミッタ領域
１３    ゲート酸化膜
１４    ゲートポリシリコン
１５    ゲート電極
１６    サイドウォール酸化膜
１７    酸化膜
１８    ポリシリコン
１９    エミッタポリシリコン
２０    マスク酸化膜
２１    シリサイド層
２２    窒化膜
２３    層間絶縁膜
２５    エミッタコンタクト用開口
２７    ベースコンタクト用開口
２８    ＣＭＯＳコンタクト用開口
２９    レジスト膜
３０    コレクタコンタクト用開口の一部
３１    レジスト膜
３２    コレクタコンタクト用開口の残りの部分
３３    エッチングストッパ膜
３４    マスク用絶縁膜
３５    レジスト膜
３６ａ    開口
３６ｂ    コレクタコンタクト用開口の一部
３７    レジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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