(57)【要約】 【課題】  画像形成装置が実行する制御プログラムの選択，変更，拡張，縮小あるいは修正を容易にする。【解決手段】  制御プログラムを記憶するＦＲＯＭ  ３，該制御プログラムを実行するＣＰＵ  １，該ＣＰＵにより制御される印刷エンジンＰＥＮ、および、複数種あってその中から選択されたユニット１０４−１又は１０４−２、を装備する画像形成装置において、前記ユニットの種別を表す種別データを発生する種別信号発生手段ｓｗ１；および、ＣＰＵ  １がＦＲＯＭ  ３にアクセスするアドレスデータと前記種別データとの排他的論理和データをＦＲＯＭ  ３に与える排他的論理和手段１２；を備える。更に、カードＩ／Ｆ  １０を備え；排他的論理和手段１２は、ＣＰＵ  １がＩＣカードにアクセスするアドレスデータと前記種別データとの排他的論理和データをＩＣカードに与える。【選択図】  図３
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【特許請求の範囲】
【請求項１】
制御プログラムを記憶するメモリ，該制御プログラムを実行するＣＰＵ，該ＣＰＵにより制御される印刷エンジン、および、複数種あってその中から選択されたユニット、を装備する画像形成装置において、
前記ユニットの種別を表す種別データを発生する種別信号発生手段；および、前記ＣＰＵが前記メモリにアクセスするアドレスデータと前記種別データとの排他的論理和データを前記メモリに与える排他的論理和手段；を備えることを特徴とする画像形成装置。
【請求項２】
前記種別信号発生手段は前記外部接続されるユニットの種別を表す１ビットの種別データを発生し；前記排他的論理和手段は、前記ＣＰＵが前記メモリにアクセスするアドレスデータの最上位アドレスビットを、前記種別データとの排他的論理和に切替える；請求項１に記載の画像形成装置。
【請求項３】
装備する前記ユニットは複数であり；前記種別信号発生手段は、それぞれが各ユニットの種別を表す種別データを発生する複数の種別信号発生手段であり；前記排他的論理和手段は、前記ＣＰＵが前記メモリにアクセスするアドレスデータの各特定アドレスビットと前記複数の種別信号発生手段が発生する各種別データとの排他的論理和データを前記メモリに与える；請求項１に記載の画像形成装置。
【請求項４】
前記排他的論理和をとる特定アドレスビットは、最上位アドレスビットおよびそれから下位側に連続するアドレスビットである、請求項３に記載の画像形成装置。
【請求項５】
前記排他的論理和手段は、前記ＣＰＵが前記メモリにアクセスするアドレスデータの全アドレスビットと前記種別データとの排他的論理和データを前記メモリに与える；請求項１に記載の画像形成装置。
【請求項６】
画像形成装置は更に、ダウンロードプログラムを格納するＩＣカードを接続するためのカードＩ／Ｆを備え；前記排他的論理和手段は、前記ＣＰＵが前記ＩＣカードにアクセスするアドレスデータと前記種別データとの排他的論理和データを前記ＩＣカードに与える；請求項１乃至５のいずれか１つに記載の画像形成装置。
【請求項７】
前記種別信号発生手段は前記外部接続されるユニットの種別を表す１ビットの種別データを発生し；前記排他的論理和手段は、前記ＣＰＵが前記メモリにアクセスするアドレスデータの最上位アドレスビットを、前記種別データとの排他的論理和に切替える；請求項６に記載の画像形成装置。
【請求項８】
装備する前記ユニットは複数であり；前記種別信号発生手段は、それぞれが各ユニットの種別を表す種別データを発生する複数の種別信号発生手段であり；前記排他的論理和手段は、前記ＣＰＵが前記メモリにアクセスするアドレスデータの各特定アドレスビットと前記複数の種別信号発生手段が発生する各種別データとの排他的論理和データを前記ＩＣカードに与える；請求項６に記載の画像形成装置。
【請求項９】
前記排他的論理和をとる特定アドレスビットは、最上位アドレスビットおよびそれから下位側に連続するアドレスビットである、請求項８に記載の画像形成装置。
【請求項１０】
前記排他的論理和手段は、前記ＣＰＵが前記メモリにアクセスするアドレスデータの全アドレスビットと前記種別データとの排他的論理和データを前記ＩＣカードに与える；請求項６に記載の画像形成装置。
【請求項１１】
前記排他的論理和データと、前記ＣＰＵが前記ＩＣカードにアクセスするアドレスデータの一方を、前記ＩＣカードに選択出力する手段、を更に備える請求項６乃至１０のいずれか１つに記載の画像形成装置。
【請求項１２】
前記制御プログラムを記憶するメモリはフラッシュＲＯＭである、請求項１乃至１１のいずれか１つに記載の画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリに記憶した制御プログラムに基づいて印刷コマンドに対応するデータ処理および印刷制御を行う画像形成装置に関し、特に、複数系統の制御プログラムをメモリに保持して、装備しているユニットの種別に対応する系統の制御プログラムに基づいてデータ処理および印刷制御を行う画像形成装置に関する。本発明は例えば、プリンタ，複写機およびファクシミリ装置に実施できる。
【背景技術】
【０００２】
【特許文献１】特開２０００−２０７２７６号公報。
【０００３】
従来の画像形成装置においては、プログラムのアップデートや利便性から内部のフラッシュＲＯＭにプログラムを格納しているものが多くなってきている。フラッシュＲＯＭを搭載することでプログラムの更新も製品の分解を必要とせず、ＩＣカードなどの汎用メモリを使って外部接続用のＩ／Ｆからダウンロードできるようにしている。このように外部接続用のＩ／Ｆを備えてカード接続を検出すると、メモリマップ上のフラッシュＲＯＭとＩＣカードのアドレスを入れ替えることでＩＣカード内のプログラムが走り出し、フラッシュＲＯＭにＩＣカードのデータをダウンロードすることが可能となる。このアドレス入れ替えは、ＣＰＵから出力されるアドレス信号をアドレスデコードし、ＩＣカードを指定するチップセレクト信号をアクセスデバイスに対して発生させることで実現している。アドレスデコードは、回路規模やコストを考慮するとＣＰＵ周辺ＡＳＩＣ（Application Specific IC）に取り込むことが有効であり、このＡＳＩＣを複数機種で共通使用することで開発効率の向上を図っている。同時に、このＡＳＩＣが搭載されている基板自体を複数機種で共通使用した場合、機種によっては必要デバイスや容量に差異が出てくることがある。この差異を吸収するためにアドレスデコードをレジスタ設定によってフレキシブルに変更させ、その装置に適した容量を割り当てられるようにハード検出信号に基づき、各チップセレクト信号に対応するアドレス空間の大きさを変更する装置が、特許文献１に開示されている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら最近の機種開発においては、オプション機能や付加機能を市場で拡張することや、もしくは低機能低価格機／高機能高価格機を作り分けする場合もあり、現地（サービスステーション）で機能付加することで実施するキッティング販売が行われることがある。この場合、付加される機能に対応したプログラムを最初からダウンロードしておく必要があるが、機種開発都合によっては、低機能低価格の機種用プログラムしか盛り込めない場合もありえる。また、付加機能によっては開発効率を考え、低機能機と高機能機のソフト開発を全く独立して実施することがあり、最終的にひとつのプログラムにまとめることが開発期間の都合上、難しいこともある。また、低機能機と高機能機のプログラム容量を開発当初から正確に見積もることは難しく、ハード決定時には大枠での見積もりでそれぞれの容量を割り当てている。
【０００５】
このようなことから従来技術では、アドレスデコードしてチップセレクト信号に対するメモリ容量をフレキシブルに変更することは有効であるが、決められた容量での低機能機と高機能機の容量配分や開発日程の都合により、プログラム量を見積もれないまま、ＲＯＭ容量を決定しなければならないリスクを残してしまう。また、従来技術の方式では、異なるプログラムを配置するには別デバイスに配置する必要があるが、これは基板面積を増大させるとともにコストメリットがでないことが多い。また、従来技術にある方式ではＣＰＵがアクセスするアドレス領域に空領域があれば不足分のＲＯＭ領域を割り当てることは可能であるが、もともと空領域がない場合には、バンク切替えのようにある条件下で均等にＲＯＭ領域を増やすことは可能になるが、低機能低価格機と高機能高価格機との間では、均等な配分は好ましくない場合がある。
【０００６】
本発明は画像形成装置が実行する制御プログラムの選択，変更，拡張，縮小あるいは修正を容易にすることを目的とする。
【課題を解決するための手段】
【０００７】
（１）制御プログラムを記憶するメモリ(3)，該制御プログラムを実行するＣＰＵ(1)，該ＣＰＵにより制御される印刷エンジン(PEN)、および、複数種あってその中から選択されたユニット(104)、を装備する画像形成装置において、
前記ユニットの種別を表す種別データを発生する種別信号発生手段(sw1)；および、前記ＣＰＵが前記メモリにアクセスするアドレスデータと前記種別データとの排他的論理和データを前記メモリに与える排他的論理和手段(12)；を備えることを特徴とする画像形成装置。
【０００８】
なお、理解を容易にするために括弧内には、図面に示し後述する実施例の対応要素又は対応事項の符号を、例示として参考までに付記した。以下も同様である。
【発明の効果】
【０００９】
これによれば、複数種あってその中から選択されて装備されたユニット(103)の種別に対応して、メモリのリセットベクタアドレスを替えることができる。異なる制御プログラムを１組のメモリに共存させることが可能となり、機能が多様な画像形成装置群全体としての開発効率を上げると共に、プログラム分岐による不具合の可能性を回避できる。また、排他的論理和をとる構成としていることで、２つのプログラムを共存させる場合でもメモリエリアを開発当初に固定化する必要がなく、プログラム容量に対して自由度が広がり、開発効率を向上できる。
【発明を実施するための最良の形態】
【００１０】
（２）前記種別信号発生手段(sw1)は、前記外部接続されるユニット(104)の種別を表す１ビットの種別データを発生し；前記排他的論理和手段(12)は、前記ＣＰＵが前記メモリにアクセスするアドレスデータの最上位アドレスビット(A21)を、前記種別データとの排他的論理和に切替える；上記（１）に記載の画像形成装置。
【００１１】
これによれば、排他的論理和をとるアドレスをメモリの最上位ビットとすることで、メモリエリアを連続したアドレス領域に分割することができ、ソフト開発効率を向上させるとともにプログラム分岐による不具合の可能性を回避できる。
【００１２】
（３）装備する前記ユニットは複数(103,104)であり；前記種別信号発生手段は、それぞれが各ユニットの種別を表す種別データを発生する複数の種別信号発生手段(sw1,sw2)であり；前記排他的論理和手段は、前記ＣＰＵが前記メモリにアクセスするアドレスデータの各特定アドレスビットと前記複数の種別信号発生手段(sw1,sw2)が発生する各種別データとの排他的論理和データを前記メモリに与える；上記（１）に記載の画像形成装置。
【００１３】
これによれば、ＣＰＵが出力するアドレスのうち複数の特定ビットについて排他的論理和をとって切替るため、複数の条件下でエリアを細分化することができ、より多くのプログラムのリセットベクタアドレスを切替えて使用することができるので、プログラム分岐による不具合の可能性を回避できる。
【００１４】
（４）前記排他的論理和をとる特定アドレスビットは、最上位アドレスビットおよびそれから下位側に連続するアドレスビットである、上記（３）に記載の画像形成装置。
【００１５】
これによれば、プログラムエリアを連続したアドレス領域に分割することができ、ソフト開発効率を向上させるとともにプログラム分岐による不具合の可能性を回避できる。
【００１６】
（５）前記排他的論理和手段は、前記ＣＰＵが前記メモリにアクセスするアドレスデータの全アドレスビットと前記種別データとの排他的論理和データを前記メモリに与える；上記（１）に記載の画像形成装置。
【００１７】
これによれば、ある条件下では前記メモリの最小番地から連続でプログラムエリアを確保し、もう一方の条件時には最大番地から連続でプログラムエリアを確保することができるので、ソフトはハード構成を考慮することなく、プログラムエリアを最大限活用できるのでソフト開発効率を向上させるとともにプログラム分岐による不具合の可能性を回避できる。
【００１８】
（６）画像形成装置は更に、ダウンロードプログラムを格納するＩＣカードを接続するためのカードＩ／Ｆ(10)を備え；前記排他的論理和手段(12)は、前記ＣＰＵが前記ＩＣカードにアクセスするアドレスデータと前記種別データとの排他的論理和データを前記ＩＣカードに与える；上記（１）乃至（５）のいずれか１つに記載の画像形成装置。
【００１９】
これによれば、複数種あってその中から選択されたユニット(104)の種類に対応して、ＣＰＵがＩＣカードにアクセスするアドレスを切替るため、異なるプログラムをひとつのＩＣカードに共存させることが可能となり、２つのプログラムが共存しているカードを使用することが可能となる。また、排他的論理和をとる構成としていることで、ＩＣカードのプログラムエリアを開発当初に固定化する必要がなく、プログラム容量に対して自由度が広がり、開発効率を向上できる。排他的論理和をとるアドレスビットをＩＣカードの最上位ビットとすると、ＩＣカードのエリアを連続したアドレス領域分割することができ、ソフト開発効率を向上させるとともにプログラム分岐による不具合の可能性を回避できる。
【００２０】
（７）前記種別信号発生手段(sw1)は前記外部接続されるユニット(104)の種別を表す１ビットの種別データを発生し；前記排他的論理和手段(12)は、前記ＣＰＵが前記メモリにアクセスするアドレスデータの最上位アドレスビット(A21)を、前記種別データとの排他的論理和に切替える；上記（６）に記載の画像形成装置。
【００２１】
これによれば、排他的論理和をとるアドレスをメモリの最上位ビットとすることで、ＩＣカードのメモリエリアを連続したアドレス領域に分割することができ、ソフト開発効率を向上することができる。
【００２２】
（８）装備する前記ユニットは複数(103,104)であり；前記種別信号発生手段は、それぞれが各ユニットの種別を表す種別データを発生する複数の種別信号発生手段(sw1,sw2)であり；前記排他的論理和手段は、前記ＣＰＵが前記メモリにアクセスするアドレスデータの各特定アドレスビットと前記複数の種別信号発生手段(sw1,sw2)が発生する各種別データとの排他的論理和データを前記ＩＣカードに与える；上記（６）に記載の画像形成装置。
【００２３】
これによれば、ＣＰＵが出力するアドレスのうち複数の特定ビットについて排他的論理和をとって切替るため、複数の条件下でエリアを細分化することができ、より多くのプログラムのリセットベクタアドレスを切替えて使用することができる。
【００２４】
（９）前記排他的論理和をとる特定アドレスビットは、最上位アドレスビットおよびそれから下位側に連続するアドレスビットである、上記（８）に記載の画像形成装置。
【００２５】
これによれば、プログラムエリアを連続したアドレス領域に分割することができ、ソフト開発効率を向上させることができる。
【００２６】
（１０）前記排他的論理和手段は、前記ＣＰＵが前記メモリにアクセスするアドレスデータの全アドレスビットと前記種別データとの排他的論理和データを前記ＩＣカードに与える；上記（６）に記載の画像形成装置。
【００２７】
これによれば、ある条件下ではＩＣカードの最小番地から連続でプログラムエリアを確保し、もう一方の条件時には最大番地から連続でプログラムエリアを確保することができるので、ソフトはハード構成を考慮することなく、プログラムエリアを最大限活用できるのでソフト開発効率を向上させるとともにプログラム分岐による不具合の可能性を回避できる。
【００２８】
（１１）前記排他的論理和データと、前記ＣＰＵが前記ＩＣカードにアクセスするアドレスデータの一方を、前記ＩＣカードに選択出力する手段(11)、を更に備える上記（６）乃至（１０）のいずれか１つに記載の画像形成装置。
【００２９】
これによれば、前記ＩＣカードにアクセスするアドレスデータを、ＣＰＵがアクセスするアドレスデータとするか、前記排他的論理和データとするかを、選択出力する手段(11)を用いて制御できるので、ＩＣカードへのアップロード時にソフト的なアドレス変換を行う必要がなく、決まったフォーマットでアップロードすることが可能になる。
【００３０】
（１２）前記制御プログラムを記憶するメモリはフラッシュＲＯＭである、上記（１）乃至（１１）のいずれか１つに記載の画像形成装置。
【００３１】
本発明の他の目的および特徴は、図面を参照した以下の実施例の説明より明らかになろう。
【実施例１】
【００３２】
図１に本発明の第１実施例を示す。この実施例は複写機である。ここでは、印刷エンジンおよびプロセスコントローラを含むエンジン１０１が、プリンタ本体であり、機種によっては、低価格低機能なシステムコントローラ（Ｌ＿ＣＴＬ）１０４−２を接続した場合には、システムコントローラ１０４−２はネットワークプリンタとしての印刷コマンド受信および実行を制御し、画像データ処理機能および印刷制御機能の殆どをエンジン１０１で受け持ち、エンジン１０１側のプログラムで動作させる。逆に、高機能化を図った高価格高機能なシステムコントローラ（Ｈ＿ＣＴＬ）１０４−１が接続された場合には、システムコントローラ１０４−１はネットワークプリンタとしての印刷コマンド受信および実行はもとより、原稿画像読み取り，蓄積，転送およびファクシミリ送受信を制御し、多種，高機能な画像データ処理機能および印刷制御機能を制御する。いずれのシステムコントローラが接続されているかによって、エンジン１０１の制御が異なる。すなわちエンジン１０１が実行する制御プログラムが異なる。
【００３３】
同様にスキャナ部についてもカラースキャナ１０３−１が搭載されるか、モノクロスキャナ１０３−２が搭載されるかによって、エンジン１０１のプロセス制御が大きく異なる。すなわち、エンジン１０１が実行する制御プログラムが異なる。
【００３４】
エンジン１０１には、いずれのシステムコントローラ（１０４−１／１−４−２）が接続されているかを表す１ビット信号すなわちコントローラ種別データを発生する、コネクタに付設したコントローラ種別判別スイッチｓｗ１と、いずれのスキャナが接続されているかを表す１ビット信号すなわちスキャナ種別データを発生する、コネクタに付設したスキャナ種別判別スイッチｓｗ２と、がある。
【００３５】
図２に、エンジン１０１内の、主にデータ読み書きに関連する回路部の概要を示す。エンジン１０１には、この実施例では、感光体の帯電面を画像データで変調したレーザ光で走査して静電潜像を形成し、それをトナーで現像し、現像により現れたトナー像を用紙に転写する、レーザ露光電子写真方式の印刷エンジンＰＥＮがある。この印刷エンジンＰＥＮの作像動作を、メインＣＰＵ（Central Processing Unit）１が、フラッシュＲＯＭ（ＦＲＯＭ）３の制御プログラムに従って、デバイスインターフェイス（デバイスＩ／Ｆ）８を介して、制御する。エンジン１０１には更に、ＡＳＩＣ（Application Specific IC）２，ＳＲＡＭ４，ＮＶＲＡＭ５，システムコントローラ１０４を接続するデバイスＩ／Ｆ（インターフェイス）６，スキャナ１０３を接続するデバイスＩ／Ｆ７およびＩ／ＣカードＩ／Ｆ１０がある。メインＣＰＵ１は、ＦＲＯＭ３内のプログラムに基づいて、ＳＲＡＭ４をワークメモリとして利用して、複写機の各部を制御して、複写あるいはＰＣ（パソコン）出力の印刷を行う。
【００３６】
図１に示す高価格高機能なシステムコントローラ（Ｈ＿ＣＴＬ）１０４−１は、ＣＰＵ，ＦＲＯＭ，ＳＲＡＭ，ＮＶＲＡＭの他に、操作部Ｉ／Ｆ，ネットワークＩ／Ｆ，ＦＣＵ（ファクシミリコントロールユニット），ＨＤＤ  Ｉ／Ｆおよび拡張スロットを備え、複写，原稿画像読み取り，書画情報の蓄積，編集，蓄積情報の管理，複写機の使用管理，蓄積情報の印刷，ＰＣとの間の書画情報の転送，ＰＣ出力の印刷等の実行を制御する。低価格低機能なシステムコントローラ（Ｌ＿ＣＴＬ）１０４−２は、ＣＰＵ，ＦＲＯＭ，ＳＲＡＭ，ＮＶＲＡＭの他に、操作部Ｉ／ＦおよびネットワークＩ／Ｆを備え、複写，ＰＣ出力の印刷等の実行を制御する。
【００３７】
コントローラ種別判別スイッチｓｗ１は、デバイスＩ／Ｆ６にシステムコントローラ１０４を接続するためのＩ／Ｆ６側のコネクタに付設されており、高機能システムコントローラ１０４−１側のコネクタが接続されるとき該コネクタによって、スイッチオン（アクティブ＝出力が高レベルＨ：「１」）に切替えられる。低機能システムコントローラ１０４−２側のコネクタが接続されるときは、スイッチｓｗ１は該コネクタによって切替え操作されることはなく、スイッチオフ（ノンアクティブ＝出力が低レベルＬ：「０」）を継続する。
【００３８】
スキャナ種別判別スイッチｓｗ２は、デバイスＩ／Ｆ７にスキャナ１０３を接続するためのＩ／Ｆ７側のコネクタに付設されており、カラースキャナ１０３−１側のコネクタが接続されるとき該コネクタによって、スイッチオン（アクティブ＝出力が高レベルＨ：「１」）に切替えられる。モノクロスキャナ１０３−２側のコネクタが接続されるときは、スイッチｓｗ２は該コネクタによって切替え操作されることはなく、スイッチオフ（ノンアクティブ＝出力が低レベルＬ：「０」）を継続する。
【００３９】
図３に、図２に示すＡＳＩＣ２内の、アドレスデコーダ部分の回路を示す。ＣＰＵ１が発生するアドレスデータの最上位ビット（Ａ２１）とコントローラ種別判別スイッチｓｗ１が発生する、１ビットのコントローラ種別データの排他的論理和を、エクスクルーシブオアゲート１２が、ＦＲＯＭ３とマルチプレクサ１１に出力する。また、ＣＰＵ１が発生するアドレスデータの最上位ビットの１ビット下位のビット（Ａ２０）とスキャナ種別判別スイッチｓｗ２が発生する、１ビットのスキャナ種別データの排他的論理和を、エクスクルーシブオアゲート１３が、ＦＲＯＭ３とマルチプレクサ１１に出力する。
【００４０】
図４に、メインＣＰＵ１が発生するアドレスデータの、各デバイスへの割り当てすなわちアドレスマップを示す。アドレスマップには、ＦＲＯＭ３に対するアドレス割り当て領域の他にワークエリアとしてのＳＲＡＭ領域、ユーザー情報を保持しておくためのＮＶＲＡＭ領域、その他、画像処理やＩ／Ｏ制御のためのデバイス領域を備える。アドレスデコーダを搭載したＡＳＩＣ２では、アドレスマップに割り振られたアドレス指定時に、デコーダ１０から各チップセレクトを出力し、指定アドレス領域のデバイスをアクティブにしている。
【００４１】
図５には、図４の４ＭバイトのフラッシュＲＯＭ領域（図２のＦＲＯＭ３）に割り付けられたアドレスマップを示す。
【００４２】
図３に示すコントローラ種別判別スイッチｓｗ１のコントローラ種別データ（「１」：高機能コントローラ１０４−１が接続されている／「０」：低機能コントローラ１０４−２が接続されている）がノンアクティブ＝「０」（低機能コントローラ１０４−２）の場合に、Ａ２１＝「０」ならば、ＦＲＯＭ３の通常のａｒｅａ０１の０ｘ０００００がリセットベクタアドレスとなるが、コントローラ種別データがアクティブ＝「１」になった場合にはＣＰＵ１は通常とおりリセットベクタアドレス０ｘ０００００にアクセスにいくが、Ａ２１について排他的論理和をとっているのでＦＲＯＭ３のアドレスの０ｘ２００００（ａｒｅａ１１）をアクセスすることになる。ソフト上、特に意識することなくＦＲＯＭ４に対するアクセス領域を変更することができる。すなわち、接続されたコントローラ１０４の機能（種別：１０４−１／１０４−２）によってエンジン１０１側のＣＰＵ１が実行するプログラムを、全く異なるものが走る（同居する）ようにしている。
【００４３】
さらに、スキャナ種別判別スイッチｓｗ２のスキャナ種別データ（「１」：カラースキャナ１０３−１が接続されている／「０」：モノクロスキャナ１０３−２が接続されている）と最上位ビットの次のＡＤ２０ビットとの排他的論理和をとることで、０ｘ１００００（ａｒｅａ０２）をリセットベクタアドレスとするようにしており、ｓｗ１，２の組み合わせにより、０ｘ３００００（ａｒｅａ１２）をリセットベクタアドレスとすることも可能にしている。
【００４４】
上記構成で、アドレスマップ上でフラッシュＲＯＭ領域が２Ｍバイトしかない状態でＦＲＯＭ容量が不足した場合を例にあげる。この場合であればＦＲＯＭ領域として２Ｍバイトの領域が割り当てられているため、４ＭバイトのＦＲＯＭをバンク切替えすることで最大４ＭバイトのＲＯＭを使用することが可能となるが、バンクを切替えるには最上位アドレスをハード固定し、４Ｍバイト領域を等分（２Ｍバイトづつ）することになる。また、図４のアドレスマップに示すように１Ｍバイトのリザーブ領域をもっていれば、この領域をＦＲＯＭ領域に割り当てた場合、ＦＲＯＭに４Ｍバイト品を搭載してやれば、ｓｗ１やｓｗ２によりハード的に固定アドレスとしているわけではなく、排他的論理和をとっているので、２Ｍバイト領域で不足した場合にはもう一方の２Ｍ領域中１Ｍバイトについて使用することも可能となる。このとき、当然、もう一方の空領域を考慮する必要はある。
【００４５】
同様に、カードＩ／Ｆ１０に装着するＩＣカードの割り当てアドレス領域（カード領域）についても、排他的論理和をとることで機種構成、ここではシステムコントローラ１０４の種別、によってプログラムが走り出す領域が異なるため、すなわち実行するプログラムが異なるため、ひとつのＩＣカード内に異なるプログラムが同居可能となり、機種側の構成（システムコントローラ１０４の種別）によってハード的にアクセス領域が決まってくるので、ソフトで接続コントローラの種別判断の必要がない。ＩＣカードも、システムコントローラ１０４およびスキャナ１０３の種別対応で制御プログラムを格納しておくことで、ＩＣカードの各制御プログラムとダウンロードする先のＦＲＯＭ領域とを対応付けることができ、ソフトは意識することなく、ＦＲＯＭ３の所定のアドレス（ＦＲＯＭ領域）に、ＩＣカードの所定の制御プログラムをダウンロードすることが可能である。
【００４６】
カード領域については、プログラムダウンロードなどのリード時には特に領域をソフトが意識することなく使用することが可能だが、アップロードなどカードにライトする機能が必要な場合にハード的に領域をしてしまうとソフトは常にどの状態で書き込んだか、もしくは接続されているシステムコントローラ１０４およびスキャナ１０３の種別によって書き込む領域を固定化するためにアドレス変換しなければならず、煩雑なる。そこでマルチプレクサ１１を装備し、ＣＰＵ１がマルチプレクサ１１を制御して、アップロード時にはカード領域の排他的論理和をとる機能を無効にするようにしている。すなわちアップロード時にはＣＰＵ１が発生するアドレスデータをそのままＩＣカードに与える。
【実施例２】
【００４７】
第２実施例は、図６に示すように、システムコントローラ１０４の種別データと、ＣＰＵ１が出力するアドレスデータの全ビットとの排他的論理和を、ＦＲＯＭ３およびＩＣカードに出力する。第２実施例のその他の構成および機能は、上述の第１実施例と同様である。図６の構成によれば、コントローラ種別判別スイッチｓｗ１のコントローラ種別データ（「１」：高機能コントローラ１０４−１が接続されている／「０」：低機能コントローラ１０４−２が接続されている）がノンアクティブ＝「０」（低機能コントローラ１０４−２）の場合に、ＣＰＵ１が出力するアドレスデータの最上位ビットＡ２１＝０ならば、ＦＲＯＭ３の通常のａｒｅａ０１の０ｘ０００００がリセットベクタアドレスとなるが、コントローラ種別データがアクテイブ＝「１」になった場合には、ＣＰＵ１は通常どおりリセットベクタアドレス０ｘ０００００にアクセスにいくが、全アドレスについて排他的論理和をとっているので、ＦＲＯＭアドレスの０ｘ３ＦＦＦＦ（ａｒｅａ２２）をアクセスすることになる。このように条件によってプログラムエリアを最下位アドレスから連続して使用するか、最上位アドレスから連続して使用するかを切替るため、お互いの領域に進入しなければ、連続するエリアをプログラム領域として割り当てることが可能となり、２種類の混在するプログラムは連続アドレスでＦＲＯＭ領域を使用することが可能となり、容量不足が発生した際にも、対応が安易にできるようになる。
【００４８】
同様にカード領域についても、排他的論理和をとることで機種構成、ここではＣＴＬの種別によってプログラムが走り出す領域が異なるため、ひとつのカード内に異なるプログラムが同居可能となり、機種側の構成によってハード的にアクセス領域が決まってくるので、ソフトで接続コントローラの種別判断の必要がない。このカード種別を判別要因とすることで、カードによってダウンロードする先のＦＲＯＭ領域を決めてやることができ、ソフトは意識することなく、所定のアドレス（ＦＲＯＭ領域）にプログラムをダウンロードすることが可能になる。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１実施例である複写機の、構成の大要を示すブロック図である。
【図２】図１に示す、プリンタ本体であるエンジン１０１の構成の大要を示すブロック図である。
【図３】図２に示すＡＳＩＣ２のアドレスデコーダ部の概要を示すブロック図である。
【図４】図２に示すＣＰＵ１がアクセスするアドレスの、デバイス割り当てを示すアドレスマップの平面図である。
【図５】図２に示すＣＰＵ１がＦＲＯＭ３にアクセスするアドレスの、データ記憶領域に対する割り当てを示すアドレスマップである。
【図６】本発明の第２実施例のＡＳＩＣ２の、第１実施例のものと異なる回路部を示すブロック図である。
【符号の説明】
【００５０】
１０１：プリンタ本体であるエンジン
１０２：電源ユニット
Ｖ：画像処理動作電圧
ＶＥ：省エネ待機動作電圧
１０３−１：カラースキャナ
１０３−２：モノクロスキャナ
１０４−１：高機能システムコントローラ
１０４−２：低機能システムコントローラ
１１：マルチプレクサ
１２，１３，・：エクスクルーシブオアゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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