(57)【要約】【課題】多チャンネル半導体集積回路に用いられ、出力端子の状態を安定させることができる駆動電圧供給回路を提供する。【解決手段】駆動電圧供給回路は、第１の配線（Ｌ１）と、第２の配線（Ｌ２）と、第１の駆動回路（７）と、複数の第２の駆動回路（８）と、第１の駆動回路（７）と複数の第２の駆動回路（８）とを駆動する制御回路と、第１の配線（Ｌ１）と出力端子（１１）の各々との間に接続されたインピーダンス素子（１２Ａ）とを備えている。【選択図】図１
2008003567.tif 000002
【特許請求の範囲】
【請求項１】
第１の電位が供給される第１の配線と、
第２の電位が供給される第２の配線と、
前記第１の配線と第３の配線との間に接続された第１の駆動回路と、
各々が、直列接続されたダイオード及びトランジスタと、前記ダイオードと前記トランジスタとの共通接続ノードに接続された出力端子とを有すると共に、前記第２の配線と前記第３の配線との間に接続された複数の第２の駆動回路と、
前記第１の駆動回路と前記複数の第２の駆動回路とを駆動する制御回路と、
前記第１の配線と前記出力端子の各々との間に接続されたインピーダンス素子とを備えていることを特徴とする駆動電圧供給回路。
【請求項２】
前記インピーダンス素子は、抵抗素子によって構成されていることを特徴とする請求項１に記載の駆動電圧供給回路。
【請求項３】
第１の電位が供給される第１の配線と、
第２の電位が供給される第２の配線と、
前記第１の配線と第３の配線との間に接続された第１の駆動回路と、
各々が、直列接続されたダイオード及びトランジスタと、前記ダイオードと前記トランジスタとの共通接続ノードに接続された出力端子とを有すると共に、前記第２の配線と前記第３の配線との間に接続された複数の第２の駆動回路と、
前記第１の駆動回路と前記複数の第２の駆動回路とを駆動する制御回路と、
前記第１の配線と前記出力端子の各々との間に接続され、前記出力端子への電流供給を行なう電流源を構成するＭＯＳトランジスタとを備えていることを特徴とする駆動電圧供給回路。
【請求項４】
前記第１の配線と前記第２の配線との間に設けられ、前記第２の駆動回路を駆動する信号の位相とは逆位相でスイッチング動作を行なうＭＯＳトランジスタを更に備えていることを特徴とする請求項３に記載の駆動電圧供給回路。
【請求項５】
前記第１の駆動回路を構成するトランジスタと、前記電流源を構成するＭＯＳトランジスタの各々のうちの少なくとも１つとが同時にＯＮしないように、外部入力で切り替える選択回路をさらに備えていることを特徴とする請求項４に記載の駆動電圧供給回路。
【請求項６】
第１の電位が供給される第１の配線と、
第２の電位が供給される第２の配線と、
前記第１の配線に接続された複数の第１の駆動回路と、
前記第１の駆動回路と同数であって、一端が前記第１の駆動回路に接続され且つ他端が前記第２の配線に接続されると共に、前記第１の駆動回路の各出力端子と個々に接続された出力端子を各々に有する第２の駆動回路と、
前記複数の第１の駆動回路と前記複数の第２の駆動回路とを駆動する制御回路と、
前記第１の配線と前記出力端子の各々との間に接続され、前記出力端子への電流供給を行なう電流源を構成するＭＯＳトランジスタと、
前記複数の第１の駆動回路を構成するトランジスタの各々と、前記電流源を構成するＭＯＳトランジスタの各々とが同時にＯＮしないように、外部入力で切り替える選択回路とを備えていることを特徴とする駆動電圧供給回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に関し、特にプラズマディスプレイなどの容量性負荷を駆動させる多チャンネル半導体集積回路に用いられる駆動回路に関するものである。
【背景技術】
【０００２】
多チャンネル半導体集積回路に用いられている従来の駆動電圧供給回路について、図面を参照しながら説明する（例えば、特許文献１参照）。
【０００３】
図１２は、多チャンネル半導体集積回路における従来の駆動電圧供給回路の回路構成を示している。
【０００４】
図１２に示す駆動電圧供給回路は、複数のラッチ回路１ａよりなるシフトレジスタ１と、ゲート回路２と、電源端子９に接続され、入力と同じ極性で且つ電圧をシフトした信号を出力するレベルシフト回路４と、電源端子９及び共通接続端子１３間に接続され、レベルシフト回路４によって制御されるハイサイドトランジスタ３よりなるハイサイド駆動回路７と、共通接続端子１３及びＧＮＤ端子１０間に接続され、ローサイドトランジスタ５及びダイオード６よりなるローサイド駆動回路８と、該ローサイド駆動回路８の出力端子１１及びＧＮＤ端子間に接続された負荷容量１４とを備えている。なお、図１０において、ハイサイドトランジスタ３及びローサイドトランジスタ５には、寄生ダイオード３ａ及び５ａをそれぞれ示している。
【０００５】
なお、以下では、図１２に示すように、複数のローサイド駆動回路８のうち特定のローサイド駆動回路について述べるとき、例えば１番目のローサイド駆動回路であればローサイド駆動回路８（１）と記載する一方で、全てのローサイド駆動回路について述べるときはローサイド駆動回路８と記載することとする。また、ローサイド駆動回路８を構成するローサイドトランジスタ５及びダイオード６、出力端子１１、負荷容量１４、ラッチ回路１ａ、並びに、寄生ダイオード３ａ及び５ａについても同様である。
【０００６】
シフトレジスタ１を構成するラッチ回路１ａ（１）からラッチ回路１ａ（４ｎ−３）へ順に出力されるＱ出力はゲート回路２に供給され、ゲート回路２からの出力信号はレベルシフト回路４に供給され、そして、レベルシフト回路４からの出力信号は、ハイサイドトランジスタ３を制御する。一方で、ラッチ回路１ａ（１）から１ａ（４ｎ−３）へ順に出力されるＱ出力はローサイドトランジスタ５（１）から５（４ｎ−３）を制御する。このようにして、ハイサイドトランジスタ３及びローサイドトランジスタ５を制御することにより、出力端子１１の状態を順次切り替えている。
【特許文献１】特願2003-362063号（図４）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、多チャンネル半導体集積回路に用いる従来の駆動電圧供給回路では、ハイサイドトランジスタは複数のローサイドトランジスタに共有された構成であるため、ある出力端子に接続されたローサイドトランジスタがオンであるとき、他の出力端子に接続されたローサイドトランジスタがオフである場合であっても、電源端子とＧＮＤ端子との間に貫通電流が流れることを防止する目的で、ハイサイドトランジスタをオフさせる。これにより、ハイインピーダンス（以下、ＨＩＺという）状態にして、電荷が通り抜ける経路を遮断することにより、出力端子の信号レベルとしてＨレベルを維持する。しかしながら、ＨＩＺ状態であるために、外乱が入ると、出力端子の電位が振られて、Ｈレベルを維持できなくなるという問題点があった。
【０００８】
以下に、ＨＩＺ状態における外乱による出力端子の電位の振られという問題について、プラズマディスプレイパネル（以下、ＰＤＰという）の場合を例として具体的に説明する。
【０００９】
図１３に示すように、ＰＤＰは、スキャン電極２００、サステイン電極２０１、及びデータ電極２０２の３つの電極を備えている。各電極２００〜２０２は、誘電体によって覆われているので、等価的に見ると、図１３に示すように、各電極２００〜２０２間には、容量２０３、２０４、２０５が接続されていることになる。したがって、ＰＤＰの各ドライバの出力負荷は容量負荷となる。
【００１０】
図１３に示すように、電源端子２０６とＧＮＤ端子２０７との間には、ハイサイドトランジスタ２０８及びローサイドトランジスタ２０９が接続されており、ローサイドトランジスタ２０９がオフであるとき、ハイサイドトランジスタ２０８がオンすることにより、スキャン電極２００にＨレベルの電圧を出力する。一方、ローサイドトランジスタ２０９がオンであるとき、ハイサイドトランジスタ２０８がオフすることにより、スキャン電極２００にＬレベルの電圧を出力する。なお、サステイン電極２０１及びデータ電極２０２についても、スキャン電極２００と同様の構成（サステイン電極２０１に対しては、電源端子２１０及びＧＮＤ端子２１１間に設けたハイサイドトランジスタ２１１及びローサイドトランジスタ２１２が接続され、データ電極２０２に対しては、電源端子２１３及びＧＮＤ端子２１４間に設けたハイサイドトランジスタ２１５及びローサイドトランジスタ２１６が接続されている）及び条件で、サステイン電極２０１及びデータ電極２０２に対してＨレベル又はＬレベルの電圧を出力する。なお、図１３においては、ハイサイドトランジスタ（２０８、２１１、２１５）及びローサイドトランジスタ（２０９、２１２、２１６）の寄生ダイオード（２０８ａ、２０９ａ、２１１ａ、２１２ａ、２１５ａ、２１６ａ）を示している。
【００１１】
以下に、データ電極２０２の出力信号の動作による外乱（ノイズ）の一例として、その外乱によって生じるスキャン電極２００の出力電位の振られについて説明する。
【００１２】
図１４に示すように、データ電極２０２に印加されるデータ波形が、時刻ｔ１でローレベルからハイレベルへ遷移し、時刻ｔ２でハイレベルからローレベルへ遷移するときに、容量２０５を介してノイズがスキャン電極２００に入り込み、スキャン電極２００の電位が振られてしまう。この場合、ハイサイドトランジスタ２０１がオンであると、スキャン電極２００の振られた電位は、僅かな時間で、電源端子２０６の電位と同じＨレベルに復帰するので問題はない。しかしながら、ハイサイドトランジスタ２０８及びローサイドトランジスタ２０９が共にオフであるときは、スキャン電極２００はＨＩＺ状態となるので、電荷の抜ける経路が遮断される。その結果、スキャン電極２００の電位は、データ電極２０２からのノイズが容量２０３を介してスキャン電極２００に入ることによって振られる。
【００１３】
例えば、図１４に示すように、スキャン電極２００に印加されるスキャン波形の電位が時刻ｔ１でＨ側に振られたときは、電源端子２０６の電源電圧に寄生ダイオード２０８ａ分の順方向電圧ＶＤが足された電圧（ＶＤＤＨ＋ＶＤ）までしか振られない。しかしながら、スキャン電極２００の電位が、時刻ｔ２でＬ側に振られたときは、ＧＮＤ端子２０７の電圧（ＶＧＮＤ＝０）から寄生ダイオード２０９ａ分の順方向電圧ＶＤ分が降下した電圧（−ＶＤ）まで振られてしまい、スキャン電極２００の電位はＨレベル（電源電圧）を維持できず、Ｌレベルになってしまう。
【００１４】
前記に鑑み、本発明の目的は、多チャンネル半導体集積回路に用いられ、ＨＩＺ状態の出力端子の電圧を安定させることができる駆動電圧供給回路を提供することである。
【課題を解決するための手段】
【００１５】
前記の目的を達成するために、本発明の第１の側面に係る駆動電圧供給回路は、第１の電位が供給される第１の配線と、第２の電位が供給される第２の配線と、第１の配線と第３の配線との間に接続された第１の駆動回路と、各々が、直列接続されたダイオード及びトランジスタと、ダイオードとトランジスタとの共通接続ノードに接続された出力端子とを有すると共に、第２の配線と第３の配線との間に接続された複数の第２の駆動回路と、第１の駆動回路と複数の第２の駆動回路とを駆動する制御回路と、第１の配線と出力端子の各々との間に接続されたインピーダンス素子とを備えている。
【００１６】
本発明の第１の側面に係る駆動電圧供給回路において、インピーダンス素子は、抵抗素子によって構成されている。
【００１７】
本発明の第２の側面に係る駆動電圧供給回路は、第１の電位が供給される第１の配線と、第２の電位が供給される第２の配線と、第１の配線と第３の配線との間に接続された第１の駆動回路と、各々が、直列接続されたダイオード及びトランジスタと、ダイオードとトランジスタとの共通接続ノードに接続された出力端子とを有すると共に、第２の配線と第３の配線との間に接続された複数の第２の駆動回路と、第１の駆動回路と複数の第２の駆動回路とを駆動する制御回路と、第１の配線と出力端子の各々との間に接続され、出力端子への電流供給を行なう電流源を構成するＭＯＳトランジスタとを備えている。
【００１８】
本発明の第２の側面に係る駆動電圧供給回路において、第１の配線と第２の配線との間に設けられ、第２の駆動回路を駆動する信号の位相とは逆位相でスイッチング動作を行なうＭＯＳトランジスタを更に備えている。
【００１９】
本発明の第２の側面に係る駆動電圧供給回路において、第１の駆動回路を構成するトランジスタと、電流源を構成するＭＯＳトランジスタの各々のうちの少なくとも１つとが同時にＯＮしないように、外部入力で切り替える選択回路をさらに備えている。
【００２０】
本発明の第３の側面に係る駆動電圧供給回路は、第１の電位が供給される第１の配線と、第２の電位が供給される第２の配線と、第１の配線に接続された複数の第１の駆動回路と、第１の駆動回路と同数であって、一端が第１の駆動回路に接続され且つ他端が第２の配線に接続されると共に、第１の駆動回路の各出力端子と個々に接続された出力端子を各々に有する第２の駆動回路と、複数の第１の駆動回路と複数の第２の駆動回路とを駆動する制御回路と、第１の配線と出力端子の各々との間に接続され、出力端子への電流供給を行なう電流源を構成するＭＯＳトランジスタと、複数の第１の駆動回路を構成するトランジスタの各々と、電流源を構成するＭＯＳトランジスタの各々とが同時にＯＮしないように、外部入力で切り替える選択回路とを備えている。
【発明の効果】
【００２１】
多チャンネル半導体集積回路に用いる本発明の駆動電圧供給回路によると、出力端子の電位を固定することが可能となるので、ハイサイドトランジスタとローサイドトランジスタとを両方オフしたときに生じるＨＩＺ期間の外乱による出力端子の電位の振られを抑制することができる。したがって、ＰＤＰパネル等の容量性負荷に対して安定した出力を供給することができ、ＰＤＰパネルなどの画像の品質向上も図ることができる。
【００２２】
また、本発明の駆動電圧供給回路におけるインピーダンス素子としてＭＯＳトランジスタを用いて、ハイサイドトランジスタの代わりをすることにより、端子短絡時の保護機能とすることができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の各実施形態について、図面を参照しながら説明する。
【００２４】
（第１の実施形態）
本発明の第１の実施形態に係る駆動電圧供給回路は、多チャンネル半導体集積回路に用いられる駆動電圧供給回路であって、電源端子と出力端子との間に抵抗素子を設けた構成を備えることに特徴を有し、これにより、出力端子の電位がＨレベルである期間以外の期間、電源端子と出力端子に接続される容量負荷との間に電流を流すことができる。したがって、ハイサイドトランジスタとローサイドトランジスタとが共にオフであってＨＩＺ状態となる場合に、外乱による出力端子の電位の振られを抑制することができる。
【００２５】
以下に、本発明の第１の実施形態に係る駆動電圧供給回路について具体的に説明する。
【００２６】
図１は、多チャンネル半導体集積回路における本発明の第１の実施形態に係る駆動電圧供給回路の回路構成を示している。なお、図において、ｎは２以上の整数とする。
【００２７】
図１に示す駆動電圧供給回路は、複数のラッチ回路１ａよりなるシフトレジスタ１と、ゲート回路２と、レベルシフト回路４と、ハイサイドトランジスタ３よりなるハイサイド駆動回路７と、ローサイドトランジスタ５及びダイオード６よりなるローサイド駆動回路８と、該ローサイド駆動回路８の出力端子１１に接続される負荷容量１４と、インピーダンス素子１２Ａとを備えている。なお、図１において、ハイサイドトランジスタ３及びローサイドトランジスタ５には、寄生ダイオード３ａ及び５ａをそれぞれ示している。
【００２８】
なお、以下では、図１に示すように、複数のローサイド駆動回路８のうち特定のローサイド駆動回路について述べるとき、例えば１番目のローサイド駆動回路であればローサイド駆動回路８（１）と記載する一方で、全てのローサイド駆動回路について述べるときはローサイド駆動回路８と記載することとする。また、ローサイドトランジスタ５及びダイオード６、出力端子１１、容量負荷１４、ラッチ回路１ａ、並びに、寄生ダイオード３ａ及び５ａについても同様である。
【００２９】
次に、図１に示した駆動電圧供給回路の各構成要素について具体的に説明する。
【００３０】
シフトレジスタ１は、複数のラッチ回路１ａによって構成されており、ＣＫ端子に入力されるクロック信号ＣＬＫに同期したタイミングで、順次、Ｄ端子に入力されるデータ信号ＤＡＴＡをＱ端子からの出力信号Ｑとしてゲート回路２へ供給する。
【００３１】
ゲート回路２は、複数のラッチ回路１ａのＱ端子からの出力信号Ｑを受けて、レベルシフト回路４に対して入力信号４６を供給する。
【００３２】
レベルシフト回路４は、電源端子９に接続されており、入力信号４６と同じ極性で且つ電圧をシフトした出力信号４７をハイサイド駆動回路７へ供給する。ここで、レベルシフト回路４の具体的な回路構成例としては、図２に示すように、ＰＭＯＳ４１、ＰＭＯＳ４２、ＮＭＯＳ４３、ＮＭＯＳ４４、及びインバータ４５によって構成されている。
【００３３】
ハイサイド駆動回路７は、電源端子９から電源電圧が供給される第１の配線Ｌ１と、ハイサイド駆動回路７とローサイド駆動回路８とが共有する共通配線Ｌ３との間に接続されており、ハイサイド駆動回路７を構成するハイサイドトランジスタ３の第１の端子が第１の配線Ｌ１に接続されており、第２の端子が共通配線Ｌ３に接続されており、ゲートに受けるレベルシフト回路４からの出力信号４７によってハイサイドトランジスタ３は制御されている。
【００３４】
ローサイド駆動回路８は、共通配線Ｌ３と、ＧＮＤ端子１０に接続される第２の配線Ｌ２との間に接続されており、ローサイドトランジスタ５の第１の端子が第２の配線Ｌ２に接続されており、第２の端子がダイオード６のカソードに接続されており、ゲートに受けるラッチ回路１ａからの出力信号Ｑに応じてローサイドトランジスタ５は制御されている。また、ダイオード６のアノードが共通配線Ｌ３に接続されている。また、ローサイドトランジスタ５とダイオード６との共通接続ノードに出力端子１１が接続されており、出力端子１１と第２の配線Ｌ２との間に容量負荷１４が接続されている。なお、出力端子１１の状態は、ハイサイドトランジスタ３とローサイドトランジスタ５との制御状態によって切り替わる。
【００３５】
インピーダンス素子１２Ａは、第１の配線Ｌ１と出力端子１１との間に接続されており、本実施形態では、抵抗素子１２１によって構成されている。
【００３６】
以下に、本発明の第１の実施形態に係る駆動電圧供給回路の動作について説明する。
【００３７】
図３は、本発明の第１の実施形態に係る駆動電圧出力回路の動作を説明するためのタイミングチャートを示している。なお、上記図１の容量負荷１４の接続は、動作説明を容易にするため、一般的な容量負荷駆動回路としての接続を示しており、図１３に示すＰＤＰの実セットでの回路とは異なる。
【００３８】
図３では、クロック信号ＣＬＫ、ラッチ回路１ａ（１）のＤ端子に供給されるデータ信号ＤＡＴＡ、ラッチ回路１ａ（１）からの出力信号Ｑ（１）、ラッチ回路１ａ（２）からの出力信号Ｑ（２）、ラッチ回路１ａ（３）からの出力信号Ｑ（３）、ラッチ回路１ａ（４）からの出力信号Ｑ（４）、ラッチ回路１ａ（４ｎ−３）からの出力信号Ｑ（４ｎ−３）、ハイサイドトランジスタ３（１）のゲートへの入力信号３Ｓ（１）（出力信号４７に対応する）、ローサイドトランジスタ５（１）のゲートへの入力信号５Ｓ（１）、ローサイドトランジスタ５（５）のゲートへの入力信号５Ｓ（５）、ローサイドトランジスタ５（４ｎ−３）のゲートへの入力信号５Ｓ（４ｎ−３）、ローサイド駆動回路８（１）の出力端子１１（１）の出力信号ＨＶＯ（１）、ローサイド駆動回路８（２）の図示しない出力端子（２）の出力信号ＨＶＯ（２）、ローサイド駆動回路８（３）の出力端子１１（３）の出力信号ＨＶＯ（３）、ローサイド駆動回路８（４）の図示しない出力端子１１（４）の出力信号ＨＶＯ（４）、ローサイド駆動回路８（４ｎ−３）の出力端子１１（４ｎ−３）の出力信号ＨＶＯ（４ｎ−３）、ローサイド駆動回路８（４ｎ−２）の図示しない出力端子１１（４ｎ−２）の出力信号ＨＶＯ（４ｎ−２）を示している。なお、図３では、後述する第３及び第４の実施形態の説明で用いる出力信号１５０Ｓ（１）、１５０Ｓ（５）、１５０Ｓ（４ｎ−３）と出力信号１２７Ｓ（１）、１２７Ｓ（５）、及び１２７Ｓ（４ｎ−３）とを併せて示している。
【００３９】
まず、時刻ｔ１において、データ信号ＤＡＴＡはまだＬレベル（ＧＮＤ）であるため、全てのハイサイド駆動回路７と全てのローサイド駆動回路８とに対応する全てのラッチ回路１ａの出力信号ＱはＬレベル（ＧＮＤ）である。このため、全てのローサイドトランジスタ５はオフ状態であると共に、全てのハイサイドトランジスタ３はオン状態であるので、全ての出力端子１１の出力信号はＨレベル（電源電圧）となる。
【００４０】
次に、時刻ｔ１とｔ２との間において、データ信号ＤＡＴＡがＬレベルからＨレベルに変化すると、ラッチ回路１ａ（１）は、時刻ｔ２のタイミングで、Ｈレベルのデータ信号ＤＡＴＡをゲート回路２とローサイドトランジスタ５（１）とに供給すると共に、ラッチ回路１ａ（２）のＤ端子へ供給する。
【００４１】
入力の１つにＨレベルの信号を受けたゲート回路２は、レベルシフト回路４へＨレベルの信号を供給し、レベルシフト回路４は、ハイサイドトランジスタ３（１）へＨレベルの信号を供給する。これにより、ローサイド駆動回路８（１）の出力端子１１（１）の出力信号ＨＶＯ（１）は、ＨレベルからＬレベルへ変化する。
【００４２】
次に、時刻ｔ３になると、ラッチ回路１ａ（２）は、ラッチ回路１ａ（１）から入力されたＨレベルの信号をゲート回路２とローサイドトランジスタ５（２）とに供給すると共に、ラッチ回路１ａ（３）のＤ端子へ供給する。
【００４３】
そして、ローサイド駆動回路８（２）の出力端子１１（２）の出力信号ＨＶＯ（２）は、ローサイド駆動回路８（１）の出力端子１１（１）の出力信号ＨＶＯ（１）における変化と同様に、ＨレベルからＬレベルに変化する。
【００４４】
シフトレジスタ４を構成するラッチ回路１ａ（１）〜１ａ（４ｎ−３）はカスケード接続されているため、各ラッチ回路１ａの出力はクロック信号ＣＬＫの立ち上がりエッジのタイミングで順次、後段のラッチ回路１ａへシフトされていくので、ローサイド駆動回路８の出力信号ＨＶＯの変化も順次後段にシフトされる。
【００４５】
ところで、図１に示すハイサイドトランジスタ３（１）は、ローサイドトランジスタ５（１）、５（５）、及び５（４ｎ−３）によって共有されているので、ローサイドトランジスタ５（１）、５（５）、及び５（４ｎ−３）のうちのいずれかがオンすると、ハイサイドトランジスタ３（１）がオフしない限り電源端子９とＧＮＤ端子１０との間に貫通電流が流れることになる。
【００４６】
そこで、本発明の第１の実施形態に係る駆動電圧供給回路では、インピーダンス素子１２Ａとして、電源端子９と出力端子１１との間に抵抗素子１２１を設けたことにより、出力端子１１がＨレベル以外の場合に、電源端子９と出力端子１１との間に接続される容量負荷１４に、出力端子１１がＨレベルになるまで電流を流すことができる。
【００４７】
つまり、本発明の第１の実施形態に係る駆動電圧供給回路では、抵抗素子１２１により、配線等の容量結合等に起因する外乱による出力端子１１のＨＩＺ期間における電位の振られ分を補正する電流を流すことが可能になる。
【００４８】
ここで、本発明の第１の実施形態に係る駆動電圧供給回路を、前述した図１３に示したＰＤＰの実セット回路に採用した場合の回路動作について説明する。
【００４９】
図１３はＰＤＰの実セットの回路であり、各ドライバの出力負荷は容量負荷である。図１の出力端子１１に相当するのが図１３のスキャン電極２００である。また、図１の容量負荷１４は図１３の容量２０５に相当している。
【００５０】
まず、図１４に示す従来の駆動電圧供給回路の出力電位の振られ方は、前述したように、データ波形の影響で一旦振られてしまうとその電圧を保持するような振られ方であった。しかしながら、本発明の第１の実施形態に係る駆動電圧供給回路の場合には、図４に示すように、出力電位の振られ方は、データ波形が遷移するタイミングに合わせて瞬間的に変化するような微分波形になり、波形のピーク値は従来の場合と同じではあるが、波形は従来例とは異なりＨＩＺ期間にてＶＤＤＨのレベルに復帰し保持される。
【００５１】
具体的には、図４に示すように、Ａ期間において、出力端子１１（図１３中のスキャン電極２００）の電位が、外乱によって電源電圧（ＶＤＤＨ）以上に振られた場合（具体的には電源電圧（ＶＤＤＨ）に寄生ダイオード分の順方向電圧ＶＤを足した電圧（ＶＤＤＨ＋ＶＤ）に振られる）、電源端子９と容量負荷１４（図１３中の容量２０５）との間に接続されている抵抗素子１２１により、過度的に容量負荷１４（容量２０５）から電荷が放電されて、出力端子１１（スキャン電極２００）の電位は電源端子９の電位と等しくなる。
【００５２】
また、図４に示すように、Ｂ期間において、出力端子１１（スキャン電極２００）の電位が、外乱によって電源電圧（ＶＤＤＨ）以下に振られた場合（具体的にはＧＮＤ端子１０の電圧ＶＧＮＤから寄生ダイオード分の順方向電圧ＶＤを引いた電圧−ＶＤに振られる）、電源端子９と容量負荷１４（容量２０５）との間に接続されている抵抗素子１２１により、過度的に容量負荷１４（容量２０５）から電荷が充電されて、出力端子１１（スキャン電極２００）の電位は電源端子９の電位と等しくなる。
【００５３】
図３に示したタイミングチャートから明らかなように、出力端子１１の出力信号ＨＶＯは、順次Ｌレベルに変化していき、出力端子１１がＬレベルである期間以外の期間ではＨレベルを維持することが分かる。
【００５４】
また、時刻ｔ２から時刻ｔ３における出力端子１１（１）の出力信号ＨＶＯ（１）はＬレベルであるが、従来はＨＩＺ状態であった出力端子（４ｎ−３）の出力信号ＨＶＯ（４ｎ−３）は、抵抗素子１２１によって、Ｈレベルを維持することが分かる。
【００５５】
図１に示すハイサイドトランジスタ３（１）がオンしたときは、出力端子１１（１）、出力端子１１（５）、及び出力端子１１（４ｎ−３）に対してＨレベルが出力される。
【００５６】
次に、ローサイドトランジスタ５（１）がオンしたときは、ハイサイドトランジスタ３（１）がオフし、出力端子１１（１）の出力信号ＨＶＯ（１）はＬレベルが出力される。
【００５７】
ここで、ダイオード素子６（１）が設けられていることにより、共通端子１３はＬレベルとなるが、ダイオード素子６（５）が設けられていることにより、出力端子１１（５）の出力信号ＨＶＯ（５）はＨレベルを維持する。
【００５８】
このとき、ハイサイドトラジスタ３（１）とローサイドトランジスタ５（５）とは共にオフであるので、出力端子１１（５）の出力信号ＨＶＯ（５）は、回路構成上ＨＩＺ状態となるが、上述した抵抗素子１２１により、外乱によって振られた電荷分を充放電する電流を容量負荷１４から出し引きすことにより、電源端子９の電位と等しくする、つまり、Ｈレベルを維持して出力端子１１の電位を安定させることができる。
【００５９】
（第２の実施形態）
本発明の第２の実施形態に係る駆動電圧供給回路では、電源端子と出力端子との間に定電流源を設けたことを特徴とし、これにより、出力端子に接続される容量負荷の電位が電源よりも低い場合に、一定の電流を容量負荷に流すことができる。したがって、ハイサイドトランジスタとローサイドトランジスタとが共にオフであってＨＩＺ状態となる場合に、外乱による出力端子の電位の振られを抑制するものである。
【００６０】
以下に、本発明の第２の実施形態に係る駆動電圧供給回路について具体的に説明する。
【００６１】
図５は、多チャンネル半導体集積回路における本発明の第２の実施形態に係る駆動電圧供給回路の回路構成を示している。なお、図５の容量負荷１４の接続は、動作説明を容易にするため、一般的な容量負荷駆動回路の接続にしており、図１３に示すＰＤＰの実セットでの回路とは異なる。なお、図において、ｎは２以上の整数とする。
【００６２】
図５に示す駆動電圧供給回路は、複数のラッチ回路１ａよりなるシフトレジスタ１と、ゲート回路２と、レベルシフト回路４と、ハイサイドトランジスタ３よりなるハイサイド駆動回路７と、ローサイドトランジスタ５及びダイオード６よりなるローサイド駆動回路８と、該ローサイド駆動回路８の出力端子１１に接続される容量負荷１４と、インピーダンス素子１２Ｂとを備えている。なお、図５において、ハイサイドトランジスタ３及びローサイドトランジスタ５には、寄生ダイオード３ａ及び５ａをそれぞれ示している。また、前述の第１の実施形態で用いた図１に示す構成部分と同一の部分には同一の符号を付しており、該部分の構成及び動作は第１の実施形態と同様であるので、その説明は繰り返さない。
【００６３】
図５に示す駆動電圧供給回路と図１に示した駆動電圧供給回路とが異なるのは、インピーダンス素子１２Ｂの構成である。
【００６４】
インピーダンス素子１２Ｂは、図５に示すように、PMOSトランジスタ１２２及びPMOSトランジスタ１２４からなるミラー回路と、抵抗素子１２３とによって構成されている。具体的には、第１の配線Ｌ１と第３の配線Ｌ３との間にはPMOSトランジスタ１２２と抵抗素子１２３とが接続されており、第１の配線Ｌ１と出力端子１１との間にはPMOSトランジスタ１２４が接続されており、PMOSトランジスタ１２２とPMOSトランジスタ１２４とによってミラー回路が構成されている。なお、図５において、PMOSトランジスタ１２２及びPMOSトランジスタ１２４には、寄生ダイオード１２２ａ及び１２４ａをそれぞれ示している。なお、PMOSトランジスタ１２２及び１２４、寄生ダイオード１２２ａ及び１２４ａ、抵抗素子１２３を特定する記載方法は上述の第１の実施形態と同様である。
【００６５】
図５に示すインピーダンス素子１２Ｂの構成により、出力端子１１に接続される容量負荷１４の電位が電源端子９の電位よりも低い場合には、電源端子９と出力端子１１との間に一定の電流を流すことができる一方、出力端子１１の電位が電源端子９の電位と同電位である場合には、PMOSトランジスタ１２４のドレイン−ソース間電圧が等しくなるため、PMOSトランジスタ１２４はピンチオフし、電源９と出力端子１１との間に電流は流れなくなる。
【００６６】
ここで、本発明の第２の実施形態に係る駆動電圧供給回路を、前述した図１３に示したＰＤＰの実セット回路に採用した場合の回路動作について説明する。
【００６７】
図１３はＰＤＰの実セットの回路であり、各ドライバの出力負荷は容量負荷である。図５の出力端子１１に相当するのが図１３のスキャン電極２００である。また、図５の容量負荷１４は図１３の容量２０５に相当している。
【００６８】
まず、図１４に示す従来の駆動電圧供給回路の出力電位の振られ方は、前述したように、データ波形の影響で一旦振られてしまうとその電圧を保持するような振られ方であった。しかしながら、本発明の第２の実施形態に係る駆動電圧供給回路の場合には、図６に示すように、出力電位の振られ方は、データ波形が遷移するタイミングに合わせて瞬間的に変化するような微分波形になり、波形のピーク値は従来の場合と同じではあるが、波形は従来例とは異なりＨＩＺ期間にてＶＤＤＨのレベルに復帰し保持される。さらに、本実施形態では、前述した第１の実施形態に比べて（図４参照）、ＨＩＺ期間にてＶＤＤＨのレベルに復帰する時間が短いので、出力電位の振られを抑制する効果が高い。
【００６９】
図６に示すように、Ａ期間において、出力端子１１（図１３中のスキャン電極２００）の電位が、外乱によって電源電圧ＶＤＤＨ以上に振られた場合、電源端子９と容量負荷１４（図１３中の容量２０５）との間にはPMOS１２４の寄生ダイオード１２４ａが存在するため、電源端子９の電圧ＶＤＤＨと寄生ダイオード１２４ａ分の順方向電圧ＶＤが足された電圧（ＶＤＤＨ＋ＶＤ）が出力端子１１（スキャン電極２００）にかかると、寄生ダイオード１２４ａがオンするので、出力端子１１（スキャン電極２００）の電位は電源端子９の電位よりも順方向電圧ＶＤ以上上昇することはない。さらに、PMOSトランジスタ１２４がオンしていることにより、オン抵抗成分によって、出力端子１１（スキャン電極２００）の電位は電源端子９の電位と等しくなる。
【００７０】
また、図６に示すように、Ｂ期間において、出力端子１１（スキャン電極２００）の電位が、外乱によって電源電圧（ＶＤＤＨ）以下に振られた場合、電源端子９と容量負荷１４（容量２０５）との間に接続されているPMOSトランジスタ１２４により、振られた電荷を補う分だけの一定電流を流して、容量負荷１４（容量２０５）に電荷を線形に充電することで、出力端子１１（スキャン電極２００）の電位は電源端子９の電位と等しくなる。
【００７１】
本実施形態におけるタイミングチャートは、第１の実施形態における図３を用いた説明と同様となり、図３から明らかなように、出力端子１１の出力信号ＨＶＯは、順次Ｌレベルに変化していき、出力端子１１がＬレベルである期間以外の期間ではＨレベルを維持することが分かる。
【００７２】
また、時刻ｔ２から時刻ｔ３における出力端子１１（１）の出力信号ＨＶＯ（１）はＬレベルであるが、従来はＨＩＺ状態であった出力端子（４ｎ−３）の出力信号ＨＶＯ（４ｎ−３）は、インピーダンス素子１２Ｂによって、Ｈレベルを維持していることが分かる。
【００７３】
図５に示すハイサイドトランジスタ３（１）がオンしたときは、出力端子１１（１）、出力端子１１（５）、及び出力端子１１（４ｎ−３）に対してＨレベルが出力される。
【００７４】
次に、ローサイドトランジスタ５（１）がオンしたときは、ハイサイドトランジスタ３（１）がオフし、出力端子１１（１）の出力信号ＨＶＯ（１）はＬレベルが出力される。
【００７５】
ここで、ダイオード素子６（１）が設けられていることにより、共通端子１３はＬレベルとなるが、ダイオード素子６（５）が設けられていることにより、出力端子１１（５）の出力信号ＨＶＯ（５）はＨレベルを維持する。
【００７６】
このとき、ハイサイドトラジスタ３（１）とローサイドトランジスタ５（５）とは共にオフであるので、出力端子１１（５）の出力信号ＨＶＯ（５）は、回路構成上ＨＩＺ状態となるが、上述したインピーダンス素子１２Ｂにより、外乱によって振られた電荷分を充放電する電流を容量負荷１４に充電することにより、電源端子９の電位と等しくする、つまり、Ｈレベルを維持して出力端子１１の電位を安定させることができる。
【００７７】
（第３の実施形態）
本発明の第３の実施形態に係る駆動電圧供給回路では、電源端子と出力端子との間に、スイッチによって制御される定電流源を設けたことを特徴とし、これにより、出力端子に接続される容量負荷の電位が電源よりも低く且つ出力端子の電位がＬレベルである場合に、一定の電流を容量負荷に流すことができる。したがって、容量負荷に対して振られたくない期間において、電流を効率良く供給しながら、ハイサイドトランジスタとローサイドトランジスタとが共にオフであってＨＩＺ状態となる場合に、外乱による出力端子の電位の振られを抑制することができる。
【００７８】
以下に、本発明の第３の実施形態に係る駆動電圧供給回路について具体的に説明する。
【００７９】
図７は、多チャンネル半導体集積回路における本発明の第３の実施形態に係る駆動電圧供給回路の回路構成を示している。なお、図において、ｎは２以上の整数とする。
【００８０】
図７に示す駆動電圧供給回路は、複数のラッチ回路１ａよりなるシフトレジスタ１と、ゲート回路２と、レベルシフト回路４と、ハイサイドトランジスタ３よりなるハイサイド駆動回路７と、ローサイドトランジスタ５及びダイオード６よりなるローサイド駆動回路８と、該ローサイド駆動回路８の出力端子１１に接続される容量負荷１４と、インピーダンス素子１２Ｃとを備えている。なお、図７において、ハイサイドトランジスタ３及びローサイドトランジスタ５には、寄生ダイオード３ａ及び５ａをそれぞれ示している。また、前述の第１の実施形態で用いた図１に示す構成部分と同一の部分には同一の符号を付しており、該部分の構成及び動作は第１の実施形態と同様であるので、その説明は繰り返さない。
【００８１】
図７に示す駆動電圧供給回路と図１に示した駆動電圧供給回路とが異なるのは、インピーダンス素子１２Ｃの構成である。
【００８２】
インピーダンス素子１２Ｃは、図７に示すように、PMOSトランジスタ１２２及びPMOSトランジスタ１２４からなるミラー回路と、抵抗素子１２３と、アナログスイッチ１５０とによって構成されている。具体的には、第１の配線Ｌ１と第３の配線Ｌ３との間にはPMOSトランジスタ１２２と抵抗素子１２３とアナログスイッチ１５０とがこの順に接続されており、アナログスイッチ１５０は、NMOSトランジスタ１２５と、ラッチ回路１ａからの出力信号Ｑを受けてその反転信号をNMOSトランジスタ１２５のゲートに与えるインバータ１２６とによって構成されている。したがって、アナログスイッチ１５０は、ローサイドトランジスタ５の動作とは逆位相でスイッチング動作を行なう。また、第１の配線Ｌ１と出力端子１１との間にはPMOSトランジスタ１２４が接続されている。なお、図７において、PMOSトランジスタ１２２、PMOSトランジスタ１２４及びNMOSトランジスタ１２５には、寄生ダイオード１２２ａ、１２４ａ及び１２５ａをそれぞれ示している。なお、PMOSトランジスタ１２２及び１２４、NMOSトランジスタ１２５、寄生ダイオード１２２ａ、１２４ａ及び１２５ａ、抵抗素子１２３、インバータ１２６、アナログスイッチ１５０を特定する記載方法は上述の第１の実施形態と同様である。
【００８３】
以下に、本発明の第３の実施形態に係る駆動電圧供給回路の動作について説明する。なお、図７の容量負荷１４の接続は、動作説明を容易にするため、一般的な容量負荷駆動回路としての接続をしており、図１３に示すＰＤＰの実セットでの回路とは異なる。
【００８４】
前述の第１の実施形態で用いた図３は本発明の第３の実施形態における出力動作を説明するためのタイミングチャートでもあり、図３において、前述した第１の実施形態で説明した信号に加えて、アナログスイッチ１５０（１）への入力信号１５０Ｓ（１）、アナログスイッチ１５０（５）への入力信号１５０Ｓ（５）、及びアナログスイッチ１５０（４ｎ−３）の入力信号１５０Ｓ（４ｎ−３）の動作波形が本実施形態に特有のものである。
【００８５】
まず、時刻ｔ１において、データ信号ＤＡＴＡはまだＬレベル（ＧＮＤ）であるため、全てのハイサイド駆動回路７と全てのローサイド駆動回路８とに対応する全てのラッチ回路１ａの出力信号ＱはＬレベル（ＧＮＤ）である。このため、全てのローサイドトランジスタ５はオフ状態であると共に、全てのハイサイドトランジスタ３はオン状態であるので、全ての出力端子１１の出力信号はＨレベル（電源電圧）となる。
【００８６】
次に、時刻ｔ１とｔ２との間において、データ信号ＤＡＴＡがＬレベルからＨレベルに変化すると、ラッチ回路１ａ（１）は、時刻ｔ２のタイミングで、Ｈレベルのデータ信号ＤＡＴＡをゲート回路２とローサイドトランジスタ５（１）とに供給すると共に、ラッチ回路１ａ（２）のＤ端子へ供給し、さらには、アナログスイッチ１５０（１）に供給する。アナログスイッチ１５０では、インバータ１２６に入力された信号がインバータ１２６によって反転されてNMOSトランジスタ１２５（１）に供給される。
【００８７】
入力の１つにＨレベルの信号を受けたゲート回路２は、レベルシフト回路４へＨレベルの信号を供給し、レベルシフト回路４は、ハイサイドトランジスタ３（１）へＨレベルの信号を供給する。これにより、ローサイド駆動回路８（１）の出力端子１１（１）の出力信号ＨＶＯ（１）は、ＨレベルからＬレベルへ変化する。
【００８８】
次に、時刻ｔ３になると、ラッチ回路１ａ（２）は、ラッチ回路１ａ（１）から入力されたＨレベルの信号をゲート回路２とローサイドトランジスタ５（２）とに供給すると共に、ラッチ回路１ａ（３）のＤ端子へ供給する。
【００８９】
そして、ローサイド駆動回路８（２）の出力端子１１（２）の出力信号ＨＶＯ（２）は、ローサイド駆動回路８（１）の出力端子１１（１）の出力信号ＨＶＯ（１）における変化と同様に、ＨレベルからＬレベルに変化する。
【００９０】
シフトレジスタ４を構成するラッチ回路１ａ（１）〜１ａ（４ｎ−３）はカスケード接続されているため、各ラッチ回路１ａの出力はクロック信号ＣＬＫの立ち上がりエッジのタイミングで順次、後段のラッチ回路１ａへシフトされていくので、ローサイド駆動回路８の出力信号ＨＶＯの変化も順次後段にシフトされる。
【００９１】
ところで、図７に示すハイサイドトランジスタ３（１）は、ローサイドトランジスタ５（１）、５（５）、及び５（４ｎ−３）によって共有されているので、ローサイドトランジスタ５（１）、５（５）、及び５（４ｎ−３）のうちのいずれかがオンすると、ハイサイドトランジスタ３（１）がオフしない限り電源端子９とＧＮＤ端子１０との間に貫通電流が流れることになる。
【００９２】
本実施形態では、図７に示すインピーダンス素子１２Ｃの構成により、出力端子１１に接続される容量負荷１４の電位が電源端子９の電位よりも低い場合には、電源端子９と出力端子１１との間に一定の電流を流すことができる一方、出力端子１１の電位が電源端子９の電位と同電位である場合には、PMOSトランジスタ１２４のドレイン−ソース間電圧が等しくなるため、PMOSトランジスタ１２４はピンチオフし、電源９と出力端子１１との間に電流は流れなくなる。
【００９３】
さらに、本実施形態が前述の第２の実施形態と異なる点は、第２の実施形態の図５に示したインピーダンス素子１２Ｂでは、出力端子１１がＬレベルのとき、電流が電源端子９とＧＮＤ端子１０との間に常に流れており、消費電力が増加する傾向にあったが、本実施形態の図７に示したインピーダンス素子１２Ｃでは、出力端子１１がＬレベルのとき、電源端子９とＧＮＤ端子１０との間に接続されたアナログスイッチ１５０がオフするので、電源端子９とＧＮＤ端子１０との間に流れる電流を阻止することができる。
【００９４】
ここで、本発明の第３の実施形態に係る駆動電圧供給回路を、前述した図１３に示したＰＤＰの実セット回路に採用した場合の回路動作について説明する。
【００９５】
図１３はＰＤＰの実セットの回路であり、各ドライバの出力負荷は容量負荷である。図７の出力端子１１に相当するのが図１３のスキャン電極２００である。また、図７の容量負荷１４は図１３の容量２０５に相当している。
【００９６】
まず、図１４に示す従来の駆動電圧供給回路の出力電位の振られ方は、前述したように、データ波形の影響で一旦振られてしまうとその電圧を保持するような振られ方であった。しかしながら、本発明の第３の実施形態に係る駆動電圧供給回路の場合には、図６に示すように、出力電位の振られ方は、データ波形が遷移するタイミングに合わせて瞬間的に変化するような微分波形になり、波形のピーク値は従来の場合と同じではあるが、波形は従来例とは異なりＨＩＺ期間にてＶＤＤＨのレベルに復帰し保持される。さらに、本実施形態では、前述した第１の実施形態に比べて（図４参照）、ＨＩＺ期間にてＶＤＤＨのレベルに復帰する時間が短いので、出力電位の振られを抑制する効果がより高い。
【００９７】
前述の図６を用いた説明と同様に、本実施形態においても、Ａ期間において、出力端子１１（図１３中のスキャン電極２００）の電位が、外乱によって電源電圧ＶＤＤＨ以上に振られた場合、電源端子９と容量負荷１４（図１３中の容量２０５）との間にはPMOS１２４の寄生ダイオード１２４ａが存在するため、電源端子９の電圧ＶＤＤＨと寄生ダイオード１２４ａ分の順方向電圧ＶＤが足された電圧（ＶＤＤＨ＋ＶＤ）が出力端子１１（スキャン電極２００）にかかると、寄生ダイオード１２８がオンするので、出力端子１１（スキャン電極２００）の電位は電源端子９の電位よりも順方向電圧ＶＤ以上上昇することはない。さらに、PMOSトランジスタ１２４がオンしていることにより、オン抵抗成分によって、出力端子１１（スキャン電極２００）の電位は電源端子９の電位と等しくなる。また、Ｂ期間において、容量負荷１４（容量２０５）の電位が、外乱によって電源電圧（ＶＤＤＨ）以下に振られた場合、電源端子９と容量負荷１４（容量２０５）との間に接続されているPMOSトランジスタ１２４により、振られた電荷を補う分だけの一定電流を流して、容量負荷１４（容量２０５）に電荷を線形に充電することで、出力端子１１（スキャン電極２００）の電位は電源端子９の電位と等しくなる。
【００９８】
本実施形態で用いた図３に示したタイミングチャートから明らかなように、出力端子１１の出力信号ＨＶＯは、順次Ｌレベルに変化していき、出力端子１１がＬレベルである期間以外の期間ではＨレベルを維持することが分かる。
【００９９】
また、時刻ｔ２から時刻ｔ３における出力端子１１（１）の出力信号ＨＶＯ（１）はＬレベルであるが、従来はＨＩＺ状態であった出力端子（４ｎ−３）の出力信号ＨＶＯ（４ｎ−３）は、インピーダンス素子１２Ｃによって、Ｈレベルを維持していることが分かる。
【０１００】
図７に示すハイサイドトランジスタ３（１）がオンしたときは、出力端子１１（１）、出力端子１１（５）、及び出力端子１１（４ｎ−３）に対してＨレベルが出力される。
【０１０１】
次に、ローサイドトランジスタ５（１）がオンしたときは、ハイサイドトランジスタ３（１）がオフし、出力端子１１（１）の出力信号ＨＶＯ（１）はＬレベルが出力される。
【０１０２】
ここで、ダイオード素子６（１）が設けられていることにより、共通端子１３はＬレベルとなるが、ダイオード素子６（３）が設けられていることにより、出力端子１１（３）の出力信号ＨＶＯ（３）はＨレベルを維持する。
【０１０３】
このとき、ハイサイドトラジスタ３（１）とローサイドトランジスタ５（５）とは共にオフであるので、出力端子１１（５）の出力信号ＨＶＯ（５）は、回路構成上ＨＩＺ状態となるが、上述したインピーダンス素子１２Ｃにより、外乱によって振られた電荷分を充放電する電流を容量負荷１４に充電することにより、電源端子９の電位と等しくする、つまり、Ｈレベルを維持して出力端子１１の電位を安定させることができる。
【０１０４】
（第４の実施形態）
本発明の第４の実施形態に係る駆動電圧供給回路では、電源端子と出力端子との間に、レベルシフトによってオン・オフするスイッチを設けたことを特徴とし、これにより、出力端子に接続される容量負荷の電位が電源よりも低い場合に、大電流を容量負荷に瞬間的に流すことができる。したがって、ハイサイドトランジスタとローサイドトランジスタとが共にオフであってＨＩＺ状態となるときに、外乱による出力端子の電位の振られを抑制することができる。
【０１０５】
以下に、本発明の第４の実施形態に係る駆動電圧供給回路について具体的に説明する。
【０１０６】
図８は、多チャンネル半導体集積回路における本発明の第４の実施形態に係る駆動電圧供給回路の回路構成を示している。なお、図において、ｎは２以上の整数とする。
【０１０７】
図８に示す駆動電圧供給回路は、複数のラッチ回路１ａよりなるシフトレジスタ１と、ゲート回路２と、レベルシフト回路４と、ハイサイドトランジスタ３よりなるハイサイド駆動回路７と、ローサイドトランジスタ５及びダイオード６よりなるローサイド駆動回路８と、該ローサイド駆動回路８の出力端子１１に接続される容量負荷１４と、インピーダンス素子１２Ｄとを備えている。なお、図８において、ハイサイドトランジスタ３及びローサイドトランジスタ５には、寄生ダイオード３ａ及び５ａをそれぞれ示している。また、前述の第１の実施形態で用いた図１に示す構成部分と同一の部分には同一の符号を付しており、該部分の構成及び動作は第１の実施形態と同様であるので、その説明は繰り返さない。
【０１０８】
図８に示す駆動電圧供給回路と図１に示した駆動電圧供給回路とが異なるのは、インピーダンス素子１２Ｄの構成である。
【０１０９】
インピーダンス素子１２Ｄは、図８に示すように、PMOSトランジスタ（ハイサイドトランジスタ）１２７とレベルシフト回路４ａとによって構成されている。具体的には、第１の配線Ｌ１と第３の配線Ｌ３との間にはPMOSトランジスタ１２７が接続されており、第１の配線Ｌ１に接続されたレベルシフト回路４ａは、ゲート回路２からの信号を受けて、PMOSトランジスタ１２７を制御する。なお、レベルシフト回路４ａの回路構成は、例えば前述した図２に示した回路構成と同様の構成を有している。また、図８において、PMOSトランジスタ１２７には、寄生ダイオード１２７ａを示している。
【０１１０】
以下に、本発明の第４の実施形態に係る駆動電圧供給回路の動作について説明する。なお、図８の容量負荷１４の接続は、動作説明を容易にするため、一般的な容量負荷駆動回路としての接続をしており、図１３に示すＰＤＰ実セットでの回路とは異なる。
【０１１１】
前述の第１の実施形態で用いた図３は本発明の第４の実施形態における出力動作を説明するためのタイミングチャートでもあり、図３において、前述した第１の実施形態で説明した信号に加えて、PMOSトランジスタ１２７（１）への入力信号１２７Ｓ（１）、PMOSトランジスタ１２７（５）への入力信号１２７Ｓ（５）、PMOSトランジスタ１２７（４ｎ−１）への入力信号１２７Ｓ（４ｎ−１）の動作波形が本実施形態に特有のものである。
【０１１２】
まず、時刻ｔ１において、データ信号ＤＡＴＡはまだＬレベル（ＧＮＤ）であるため、全てのハイサイド駆動回路７と全てのローサイド駆動回路８とに対応する全てのラッチ回路１ａの出力信号ＱはＬレベル（ＧＮＤ）である。このため、全てのローサイドトランジスタ５はオフ状態であると共に、全てのハイサイドトランジスタ３はオン状態であるので、全ての出力端子１１の出力信号はＨレベル（電源電圧）となる。
【０１１３】
次に、時刻ｔ１とｔ２との間において、データ信号ＤＡＴＡがＬレベルからＨレベルに変化すると、ラッチ回路１ａ（１）は、時刻ｔ２のタイミングで、Ｈレベルのデータ信号ＤＡＴＡをゲート回路２とローサイドトランジスタ５（１）とに供給すると共に、ラッチ回路１ａ（２）のＤ端子へ供給し、さらには、レベルシフト回路４ａ（１）に供給する。レベルシフト回路４及び４ａは、入力に対して同じ位相で且つ電圧をシフトした信号をハイサイドトランジスタ３及びPMOSトランジスタ１２７に出力する。
【０１１４】
入力の１つにＨレベルの信号を受けたゲート回路２は、レベルシフト回路４へＨレベルの信号を供給し、レベルシフト回路４は、ハイサイドトランジスタ３（１）へＨレベルの信号を供給する。これにより、ローサイド駆動回路８（１）の出力端子１１（１）の出力信号ＨＶＯ（１）は、ＨレベルからＬレベルへ変化する。
【０１１５】
次に、時刻ｔ３になると、ラッチ回路１ａ（２）は、ラッチ回路１ａ（１）から入力されたＨレベルの信号をゲート回路２とローサイドトランジスタ５（２）とに供給すると共に、ラッチ回路１ａ（３）のＤ端子へ供給する。
【０１１６】
そして、ローサイド駆動回路８（２）の出力端子１１（２）の出力信号ＨＶＯ（２）は、ローサイド駆動回路８（１）の出力端子１１（１）の出力信号ＨＶＯ（１）における変化と同様に、ＨレベルからＬレベルに変化する。
【０１１７】
シフトレジスタ４を構成するラッチ回路１ａ（１）〜１ａ（４ｎ−３）はカスケード接続されているため、各ラッチ回路１ａの出力はクロック信号ＣＬＫの立ち上がりエッジのタイミングで順次、後段のラッチ回路１ａへシフトされていくので、ローサイド駆動回路８の出力信号ＨＶＯの変化も順次後段にシフトされる。
【０１１８】
ところで、図８に示すハイサイドトランジスタ３（１）は、ローサイドトランジスタ５（１）、５（５）、及び５（４ｎ−３）によって共有されているので、ローサイドトランジスタ５（１）、５（５）、及び５（４ｎ−３）のうちのいずれかがオンすると、ハイサイドトランジスタ３（１）がオフしない限り電源端子９とＧＮＤ端子１０との間に貫通電流が流れることになる。
【０１１９】
本実施形態では、図８に示すインピーダンス素子１２Ｄの構成により、ハイサイドトランジスタ３とローサイドトランジスタ５とが共にオフしてＨＩＺ状態となることを防止するために、PMOS１２７がオンしているので、オン抵抗成分が発生する。オン抵抗成分は低抵抗であるので、出力端子１１に接続される容量負荷１４の電位が電源端子９の電位よりも低い場合には、電源端子９と出力端子１１との間に瞬間的に大電流を流すことができるので、出力端子１１の電位をＨレベルに維持することができる。
【０１２０】
なお、上述の構成からも明らかなように、本実施形態が前述の第３の実施形態と異なる点は、第３の実施形態の図７に示したインピーダンス素子１２Ｃでは、出力端子１１がＬレベルのとき、電流が電源端子９とＧＮＤ端子１０との間に流れることを阻止するために、アナログスイッチ５０を設けているのに対して、本実施形態の図８に示したインピーダンス素子１２Ｄでは、電源端子１１とＧＮＤ端子１０との間にPMOSトランジスタ１２７をオン・オフさせるレベルシフト回路４ａを設けていることである。
【０１２１】
ここで、本発明の第４の実施形態に係る駆動電圧供給回路を、前述した図１３に示したＰＤＰの実セット回路に採用した場合の回路動作について説明する。
【０１２２】
図１３はＰＤＰの実セットの回路であり、各ドライバの出力負荷は容量負荷である。図８の出力端子１１に相当するのが図１３のスキャン電極２００である。また、図８の容量負荷１４は図１３の容量２０５に相当している。
【０１２３】
まず、図１４に示す従来の駆動電圧供給回路の出力電位の振られ方は、前述したように、データ波形の影響で一旦振られてしまうとその電圧を保持するような振られ方であった。しかしながら、本発明の第４の実施形態に係る駆動電圧供給回路の場合には、図９に示すように、出力電位の振られ方は、データ波形が遷移するタイミングに合わせて瞬間的に変化するような微分波形になり、波形のピーク値は従来の場合と同じではあるが、波形は従来例とは異なりＨＩＺ期間にてＶＤＤＨのレベルに復帰し保持される。さらに、本実施形態では、前述した第１さらには第２及び第３の実施形態に比べて、ＨＩＺ期間にてＶＤＤＨのレベルに復帰する時間が短いので、出力電位の振られを抑制する効果がより高い。
【０１２４】
図９に示すように、Ａ期間において、出力端子１１（図１３中のスキャン電極２００）の電位が、外乱によって電源電圧ＶＤＤＨ以上に振られた場合、電源端子９と容量負荷１４（図１３中の容量２０５）との間にはPMOSトランジスタ１２７の寄生ダイオード１２７ａが存在するため、電源端子９の電圧ＶＤＤＨと寄生ダイオード１２７ａ分の順方向電圧ＶＤが足された電圧（ＶＤＤＨ＋ＶＤ）が出力端子１１（スキャン電極２００）にかかると、寄生ダイオード１２７ａがオンするので、出力端子１１（スキャン電極２００）の電位は電源端子９の電位よりも順方向電圧ＶＤ以上上昇することはない。さらに、PMOSトランジスタ１２７がオンしていることにより、オン抵抗成分によって、出力端子１１（スキャン電極２００）の電位は電源端子９の電位と等しくなる。
【０１２５】
また、図９に示すように、Ｂ期間において、出力端子１１（スキャン電極２００）の電位が、外乱によって電源電圧（ＶＤＤＨ）以下に振られた場合、電源端子９と容量負荷１４（容量２０５）との間に接続されているPMOSトランジスタ１２７により、振られた電荷を瞬間的に容量負荷１４（容量２０５）に電荷を充電することで、出力端子１１（スキャン電極２００）の電位は電源端子９の電位と等しくなる。
【０１２６】
本実施形態で用いた図３に示したタイミングチャートから明らかなように、出力端子１１の出力信号ＨＶＯは、順次Ｌレベルに変化していき、出力端子１１がＬレベルである期間以外の期間ではＨレベルを維持することが分かる。
【０１２７】
また、時刻ｔ２から時刻ｔ３における出力端子１１（１）の出力信号ＨＶＯ（１）はＬレベルであるが、従来はＨＩＺ状態であった出力端子（４ｎ−３）の出力信号ＨＶＯ（４ｎ−３）は、インピーダンス素子１２Ｄによって、Ｈレベルを維持していることが分かる。
【０１２８】
図８に示すハイサイドトランジスタ３（１）がオンしたときは、出力端子１１（１）、出力端子１１（５）、及び出力端子１１（４ｎ−３）に対してＨレベルが出力される。
【０１２９】
次に、ローサイドトランジスタ５（１）がオンしたときは、ハイサイドトランジスタ３（１）がオフし、出力端子１１（１）の出力信号ＨＶＯ（１）はＬレベルが出力される。
【０１３０】
ここで、ダイオード素子６（１）が設けられていることにより、共通端子１３はＬレベルとなるが、ダイオード素子６（５）が設けられていることにより、出力端子１１（５）の出力信号ＨＶＯ（５）はＨレベルを維持する。
【０１３１】
このとき、ハイサイドトラジスタ３（１）とローサイドトランジスタ５（５）とは共にオフであるが、上述したインピーダンス素子１２Ｄにより、外乱によって振られた電荷分を充放電する大電流により容量負荷１４を瞬間的に充電することにより、電源端子９の電位と等しくする、つまり、ＨＩＺ状態とならず、Ｈレベルを維持して出力端子１１の電位を安定させることができる。
【０１３２】
（第５の実施形態）
以下に、本発明の第５の実施形態に係る駆動電圧供給回路について具体的に説明する。
【０１３３】
図１０は、多チャンネル半導体集積回路における本発明の第５の実施形態に係る駆動電圧供給回路の回路構成を示している。なお、図において、ｎは２以上の整数とする。
【０１３４】
図１０に示す駆動電圧供給回路は、複数のラッチ回路１ａよりなるシフトレジスタ１と、ゲート回路２，２ｂ，２ｃと、レベルシフト回路４と、ハイサイドトランジスタ３よりなるハイサイド駆動回路７と、ローサイドトランジスタ５及びダイオード６よりなるローサイド駆動回路８と、該ローサイド駆動回路８の出力端子１１に接続される容量負荷１４と、インピーダンス素子１２Ｅとを備えている。制御入力端子３００はゲート回路２ｂの一方の端子と接続されている。制御入力端子３００はゲート回路２ｂの一方の端子と接続されている。なお、図１０において、ハイサイドトランジスタ３及びローサイドトランジスタ５には、寄生ダイオード３ａ及び５ａをそれぞれ示している。また、前述の第１の実施形態で用いた図１に示す構成部分と同一の部分には同一の符号を付しており、該部分の構成及び動作は第１の実施形態と同様であるので、その説明は繰り返さない。
【０１３５】
インピーダンス素子１２Ｅは、前述した図８と同様であって、PMOSトランジスタ（ハイサイドトランジスタ）１２７とレベルシフト回路４ａとによって構成されている。具体的には、第１の配線Ｌ１と第３の配線Ｌ３との間にはPMOSトランジスタ１２７が接続されており、第１の配線Ｌ１に接続されたレベルシフト回路４ａは、ゲート回路２ｃからの信号を受けて、PMOSトランジスタ１２７を制御する。なお、レベルシフト回路４ａの回路構成は、例えば前述した図２に示した回路構成と同様の構成を有している。また、図８において、PMOSトランジスタ１２７には、寄生ダイオード１２７ａを示している。
【０１３６】
従来例と同じように、シフトレジスタ１を構成するラッチ回路１ａ（１）から１ａ（４ｎ−３）の順番に出力された出力信号Ｑはゲート回路２に入力される。ゲート回路２から出力された信号はレベルシフト４に入力され、レベルシフト４から出力された信号は、ハイサイドトランジスタ３を制御する。シフトレジスタ１から順番に出力された入力信号１ａ（１）から１ａ（４ｎ−３）は各ローサイドトランジスタ５（１）から５（４ｎ−３）を制御し、ハイサイドトランジスタ３とローサイドトランジスタ５の制御状態によって出力端子１１の状態を切り替えている。
【０１３７】
ゲート回路２の出力信号がＬレベルになるのは、入力が全てＬレベルのときであり、この場合は、出力端子１１（１）、１１（５）、１１（４ｎ−３）の全ての出力はＨレベルになる。
【０１３８】
この際に、制御入力端子３００にＬレベルの信号が入力されると、ゲート回路２ｂ（１）はＬレベルの信号を出力し、レベルシフト回路４を介して、ハイサイドトランジスタ３（１）をオンさせる。これにより、全ての出力端子に繋がっている容量負荷１４が充電され、端子電圧をＨレベルにする。
【０１３９】
一方、制御入力端子３００にＨレベルの信号が入力されると、ゲート回路２ｂ（１）はＨレベルの信号を出力するので、ハイサイドトランジスタ３（１）はオンしないが、ゲート回路２ｂ（１）からの出力信号を受けたゲート回路２ｃ（１）、２ｃ（５）、２ｃ（４ｎー３）は、ゲート回路２の入力が全てＬレベルであることから全てＬレベルの信号を出力する。このため、各出力端子１１に接続されているハイサイドトランジスタ１２７（１）、１２７（５）、１２７（４ｎー３）はレベルシフト回路４ａ（１）、４ａ（５）、４ａ（４ｎー３）を介してオンとなり、容量負荷８３が充電され、端子電圧をＨレベル（電源）にする。
【０１４０】
ここで、各出力端子１１に接続されているハイサイドトランジスタ１２７（１）、１２７（５）、１２７（４ｎー３）の能力を、ハイサイドトランジタ３（１）に比べて、能力が低いものにしておくことが好ましい。これにより、各出力端子１１が容量抜けなどの異常動作を起こして、端子電圧が強制的に出力端子１１と同電位になる、すなわち接地状態になったとしても、入力端子３００をＨレベルにして、能力の低いPMOSトランジスタ１２７を使用することで、能力の高いハイサイドトランジスタ３を使用する場合に比べ、接地点との間に流れる貫通電流を低く抑えることができる。
【０１４１】
なお、以上の第５の実施形態に係る駆動電圧供給回路では、図１０の容量負荷１４の接続は、動作説明を容易にするため、一般的な容量負荷駆動回路としての接続をしているが、上述した第１〜第４の実施形態で説明したように、図１３に示すＰＤＰの実セット回路に採用できるものである。
【０１４２】
（第６の実施形態）
以下に、本発明の第６の実施形態に係る駆動電圧供給回路について具体的に説明する。
【０１４３】
図１１は、多チャンネル半導体集積回路における本発明の第６の実施形態に係る駆動電圧供給回路の回路構成を示している。なお、図において、ｎは２以上の整数とする。
【０１４４】
図１１に示す駆動電圧供給回路は、複数のラッチ回路１ａよりなるシフトレジスタ１と、ゲート回路２，２ｂ，２ｃと、レベルシフト回路４，４ａと、ハイサイドトランジスタ３よりなるハイサイド駆動回路７と、ローサイドトランジスタ５よりなるローサイド駆動回路８と、該ローサイド駆動回路８の出力端子１１に接続される容量負荷１４と、インピーダンス素子１２Ｆとを備えている。
【０１４５】
ここで、本実施形態におけるハイサイドトランジスタ３は、ローサイド駆動回路８の出力端子１１の各々によって共有化されているものではなく、ローサイド駆動回路８の出力端子１１の各々にひとつずつ設けられている。複数のローサイドトランジスタ制御入力端子３００はゲート回路２ｂの一方の端子と接続されている。なお、図１１において、ハイサイドトランジスタ３及びローサイドトランジスタ５には、寄生ダイオード３ａ及び５ａをそれぞれ示している。また、前述の第１の実施形態で用いた図１に示す構成部分と同一の部分には同一の符号を付しており、該部分の構成及び動作は第１の実施形態と同様であるので、その説明は繰り返さない。
【０１４６】
インピーダンス素子１２Ｆは、前述した図８と同様であって、PMOSトランジスタ１２７とレベルシフト回路４ａとによって構成されている。具体的には、第１の配線Ｌ１と第３の配線Ｌ３との間にはPMOSトランジスタ１２７が接続されており、第１の配線Ｌ１に接続されたレベルシフト回路４ａは、ゲート回路２ｃからの信号を受けて、PMOSトランジスタ１２７を制御する。なお、レベルシフト回路４ａの回路構成は、例えば前述した図２に示した回路構成と同様の構成を有している。また、図１１において、PMOSトランジスタ１２７には、寄生ダイオード１２７ａを示している。
【０１４７】
ここで、本実施形態に係る駆動電圧供給回路が、前述の第５の実施形態に係る駆動電圧供給回路と異なる点は、上述したように、ハイサイドトランジスタ３を共有化しないことで逆流防止のダイオードが除かれ、各出力端子１１にそれぞれ一対のハイサイドトランジスタ（３，１２７）を持つものである。
【０１４８】
本実施形態に係る駆動電圧供給回路の動作は、前述の第５の実施形態と同じであり、各出力端子１１に接続されたハイサイドトランジスタ（３，１２７）の出力を、制御入力端子３００によって、能力の大きなハイサイドトランジスタ３か、または、能力の低いハイサイドトランジスタ１２７かを選択することができる。このため、前述した５の実施形態と同様に、接続している負荷容量１４の容量抜け他で出力が接地状態になった場合に貫通電流を低く抑えることができる。
【０１４９】
なお、以上の第６の実施形態に係る駆動電圧供給回路では、図１０の容量負荷１４の接続は、動作説明を容易にするため、一般的な容量負荷駆動回路としての接続をしているが、上述した第１〜第４の実施形態で説明したように、図１３に示すＰＤＰの実セット回路に採用できるものである。
【０１５０】
なお、以上の各実施形態における駆動電圧供給回路では、１，５，・・・(４ｎー３)，・・・と３個飛ばしの出力である場合について説明したが、１，２，３・・・  と順次出力する場合であっても、第６の実施形態では、上述と同様の効果を得ることができる。
【０１５１】
また、全ての実施形態について、出力のトランジスタとしてＩＧＢＴや他のスイッチング素子で置き換えても、上述と同様の効果を得ることができる。
【産業上の利用可能性】
【０１５２】
本発明は、ＰＤＰなどの容量性負荷を駆動する多チャンネル半導体集積回路の駆動回路に利用できる。
【図面の簡単な説明】
【０１５３】
【図１】本発明の第１の実施形態における駆動電圧供給回路の回路構成図である。
【図２】本発明の第１の実施形態におけるレベルシフト回路の回路構成図である。
【図３】本発明の第１の実施形態における駆動電圧供給回路の動作を説明するためのタイミングチャートである。
【図４】本発明の第１の実施形態における出力電位の振られ改善図である。
【図５】本発明の第２の実施形態における駆動電圧供給回路の回路構成図である。
【図６】本発明の第２の実施形態における出力電位の振られ改善図である。
【図７】本発明の第３の実施形態における駆動電圧供給回路の回路構成図である。
【図８】本発明の第４の実施形態における駆動電圧供給回路の回路構成図である。
【図９】本発明の第４の実施形態における出力電位の振られ改善図である。
【図１０】本発明の第５の実施形態における駆動電圧供給回路の回路構成図である。
【図１１】本発明の第６の実施形態における出力電位の振られ改善図である。
【図１２】従来の駆動電圧供給回路の回路構成図である。
【図１３】ＰＤＰパネルの等価回路図である。
【図１４】課題を説明するための出力電位の振られ図である。
【符号の説明】
【０１５４】
１      シフトレジスタ
１ａ    ラッチ回路
２、２ａ、２ｂ      ゲート回路
２ｂ    ゲート回路
２ｃ    ゲート回路
３      ハイサイドトランジスタ
３ａ    寄生ダイオード
４      レベルシフト回路
４ａ    レベルシフト
５      ローサイドトランジスタ
５ａ    寄生ダイオード
６      ダイオード素子
７      ハイサイド駆動回路
８      ローサイド駆動回路
９      電源端子
１０    ＧＮＤ端子
１１    出力端子
１２Ａ〜１２Ｆ    インピーダンス素子
１３    共通端子
１４    容量負荷
４１〜４４    ＰＭＯＳトランジスタ
４５    インバータ
４６    入力
４７    出力
１２１  抵抗素子  
１２２  ＰＭＯＳトランジスタ
１２２ａ    寄生ダイオード
１２３  抵抗素子
１２４  ＰＭＯＳトランジスタ
１２４ａ    寄生ダイオード
１２５  ＮＭＯＳトランジスタ
１２５ａ    寄生ダイオード
１２６  インバータ
１２７  ＰＭＯＳ
１５０  アナログスイッチ
３００  制御端子
Ｌ１    第１の配線
Ｌ２    第２の配線
Ｌ３    共通配線（第３の配線）
【図１】
2008003567.tif 000003
【図２】
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【図３】
2008003567.tif 000005
【図４】
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【図５】
2008003567.tif 000007
【図６】
2008003567.tif 000008
【図７】
2008003567.tif 000009
【図８】
2008003567.tif 000010
【図９】
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【図１０】
2008003567.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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