(57)【要約】【課題】少ない素子数のノイズ除去回路で、入力信号のノイズ除去を行う。【解決手段】ノイズ除去回路３０には、信号処理部１及びシュミットトリガ回路２が設けられる。信号処理部１には、２入力ＮＯＲ回路ＮＯＲ１、インバータＩＮＶ１、Ｐｃｈ  ＭＯＳトランジスタＰＴ１、及びＮｃｈ  ＭＯＳトランジスタＮＴ１が設けられ、クロック信号ＣＬＫ及びイネーブル信号ＥＮｂを入力する。シュミットトリガ回路２には、インバータＩＮＶ２、Ｐｃｈ  ＭＯＳトランジスタＰＴ２、Ｐｃｈ  ＭＯＳトランジスタＰＴ３、Ｎｃｈ  ＭＯＳトランジスタＮＴ２、及びＮｃｈ  ＭＯＳトランジスタＮＴ３が設けられ、クロック信号ＣＬＫ及び信号処理部１から出力される２つの信号を入力し、ノイズが除去されたクロック信号ＣＬＫを出力信号Ｓｏｕｔとして出力する。【選択図】図１
2008219181.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２の入力信号が入力され、前記第１の入力信号が“Ｌｏｗ”レベル、前記第２の入力信号が“Ｈｉｇｈ”レベルのとき、“Ｈｉｇｈ”レベルとなる第１の信号と“Ｈｏｌｄ”状態となる第２の信号とを出力する信号処理部と、
前記第１の入力信号、前記第１の信号、及び前記第２の信号が入力され、前記第２の入力信号が“Ｈｉｇｈ”レベルで、前記第１の入力信号の“Ｌｏｗ”レベルのときに混入されたノイズ発生期間から前記第１の入力信号の次の立ち上がりまでの期間を“Ｈｉｇｈ”レベルと判定し、前記第２の入力信号が“Ｈｉｇｈ”レベルで、前記第１の入力信号の“Ｈｉｇｈ”レベルのときに混入されたノイズ発生期間を“Ｈｉｇｈ”レベルと判定し、前記第１の入力信号に混入されたノイズを除去した信号を出力するシュミットトリガ回路と、
を具備することを特徴とするノイズ除去回路。
【請求項２】
前記信号処理部は、前記第１及び第２の入力信号が入力される２入力ＮＯＲ回路と、前記２入力ＮＯＲ回路から出力され、その信号を反転して前記第１の信号を出力するインバータと、ソースが高電位側電源に接続され、ゲートに前記第１の信号が入力される第１のトランジスタと、ソースが低電位側電源に接続され、ゲートに前記第１の入力信号が入力される第２のトランジスタとを有し、前記第１のトランジスタのドレインと前記第２のトランジスタのドレインの間から前記第２の信号を出力することを特徴とする請求項１に記載のノイズ除去回路。
【請求項３】
前記第１の入力信号はクロック信号であり、前記第２の入力信号は前記第１の入力信号とで容量カップリング現象を引き起こす信号を制御するイネーブル信号であることを特徴とする請求項１又は２に記載のノイズ除去回路。
【請求項４】
入力信号が入力され、前記入力信号の立ち上がり及び立ち下がりを遅延させた第１の信号を出力する遅延手段と、
第１のインバータの第１の回路閾値電圧と第２のインバータの前記第１の回路閾値電圧よりも高い第２の回路閾値電圧にもとづいて、前記入力信号の“Ｌｏｗ”レベルのときに混入されたノイズ発生期間を“Ｌｏｗ”レベルと判定し、前記入力信号の“Ｈｉｇｈ”レベルのときに混入されたノイズ発生期間を“Ｈｉｇｈ”レベルと判定する第２の信号を出力する信号処理部と、
前記第２の信号が入力され、前記入力信号に混入されたノイズを除去した信号を出力するシュミットトリガ回路と、
を具備することを特徴とするノイズ除去回路。
【請求項５】
前記信号処理部は、前記第１の信号を入力し、その信号を反転する前記第１のインバータと、前記第１の信号を入力し、その信号を反転する前記第２のインバータと、ソースが高電位側電源に接続され、ゲートに前記第１のインバータから出力される信号が入力される第１のトランジスタと、ソースが低電位側電源に接続され、ゲートに前記第２のインバータから出力される信号が入力される第２のトランジスタとを有し、前記第１のトランジスタのドレインと前記第２のトランジスタのドレインの間から前記第２の信号を出力することを特徴とする請求項４に記載のノイズ除去回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ノイズ除去対策に係り、特に容量カップリング現象により発生する入力信号のノイズ除去に関する。
【背景技術】
【０００２】
電子機器、半導体素子、或いは半導体集積回路では、種々の要因によりノイズが発生する。主要なノイズとして、容量カップリング現象で発生するノイズがある。例えば、半導体集積回路（ＩＣ）に入力される入力信号に発生するノイズは、別の信号の急激な立ち上がり或いは立ち下がりに起因する場合が多い。特に、入力信号がクロック信号の場合、クロックのカウント数が増加してクロック信号を基準として動作する論理回路や順序回路などの誤動作を発生させる。この誤動作を防止するために、クロック信号にはノイズ除去回路が設けられる。ノイズ除去回路にはフリップフロップや論理回路から構成されるシュミットトリガ回路などが用いられる（例えば、特許文献１参照。）。
【０００３】
特許文献１などの記載されるシュミットトリガ回路をクロック信号などのノイズ除去回路に用いる場合、素子数が比較的多く半導体集積回路のチップにしめる占有面積が大きくなるという問題点がある。
【特許文献１】特開２０００−３３２５８０号公報（頁６、図４）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、素子数を削減でき、且つ入力信号のノイズ除去ができるノイズ除去回路を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様のノイズ除去回路は、第１及び第２の入力信号が入力され、前記第１の入力信号が“Ｌｏｗ”レベル、前記第２の入力信号が“Ｈｉｇｈ”レベルのとき、“Ｈｉｇｈ”レベルとなる第１の信号と“Ｈｏｌｄ”状態となる第２の信号とを出力する信号処理部と、前記第１の入力信号、前記第１の信号、及び前記第２の信号が入力され、前記第２の入力信号が“Ｈｉｇｈ”レベルで、前記第１の入力信号の“Ｌｏｗ”レベルのときに混入されたノイズ発生期間から前記第１の入力信号の次の立ち上がりまでの期間を“Ｈｉｇｈ”レベルと判定し、前記第２の入力信号が“Ｈｉｇｈ”レベルで、前記第１の入力信号の“Ｈｉｇｈ”レベルのときに混入されたノイズ発生期間を“Ｈｉｇｈ”レベルと判定し、前記第１の入力信号に混入されたノイズを除去した信号を出力するシュミットトリガ回路とを具備することを特徴とする。
【０００６】
更に、本発明の他態様のノイズ除去回路は、入力信号が入力され、前記入力信号の立ち上がり及び立ち下がりを遅延させた第１の信号を出力する遅延手段と、第１のインバータの第１の回路閾値電圧と第２のインバータの前記第１の回路閾値電圧よりも高い第２の回路閾値電圧にもとづいて、前記入力信号の“Ｌｏｗ”レベルのときに混入されたノイズ発生期間を“Ｌｏｗ”レベルと判定し、前記入力信号の“Ｈｉｇｈ”レベルのときに混入されたノイズ発生期間を“Ｈｉｇｈ”レベルと判定する第２の信号を出力する信号処理部と、前記第２の信号が入力され、前記入力信号に混入されたノイズを除去した信号を出力するシュミットトリガ回路とを具備する。
【発明の効果】
【０００７】
本発明によれば、素子数を削減でき、且つ入力信号のノイズ除去ができるノイズ除去回路を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係るノイズ除去回路について、図面を参照して説明する。図１はノイズ除去回路の構成を示す回路図、図２はノイズ除去回路の真理値を示す図である。本実施例では、ノイズ除去回路を用いてクロック信号のノイズを除去している。
【００１０】
図１に示すように、ノイズ除去回路３０には、信号処理部１及びシュミットトリガ回路２が設けられる。ノイズ除去回路３０は、例えば半導体集積回路（ＩＣ）に搭載され、アクティブマトリックス型液晶表示装置等で発生する容量カップリング現象により混入されるクロック信号のノイズを除去する。
【００１１】
信号処理部１には、２入力ＮＯＲ回路ＮＯＲ１、インバータＩＮＶ１、Ｐｃｈ  ＭＯＳトランジスタＰＴ１、及びＮｃｈ  ＭＯＳトランジスタＮＴ１が設けられる。なお、ＭＯＳトランジスタはＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）とも呼称される。
【００１２】
２入力ＮＯＲ回路ＮＯＲ１は、入力信号としてのクロック信号ＣＬＫとイネーブル信号ＥＮｂを入力し、論理動作した信号を出力する。イネーブル信号ＥＮｂは、例えばゲートドライバの隣接端子同士の干渉防止用として用いられる出力イネーブル信号（ＥＮ）の反転信号である。２入力ＮＯＲ回路ＮＯＲ１の論理動作は、クロック信号ＣＬＫとイネーブル信号ＥＮｂが共に“Ｌｏｗ”レベルのとき、“Ｈｉｇｈ”レベルの信号を出力し、それ以外のとき、“Ｌｏｗ”レベルの信号を出力する。
【００１３】
インバータＩＮＶ１は、２入力ＮＯＲ回路ＮＯＲ１とＰｃｈ  ＭＯＳトランジスタ（Ｐｃｈトランジスタ）ＰＴ１の間に設けられ、２入力ＮＯＲ回路ＮＯＲ１から出力される信号を入力し、反転信号をノードＮ１から出力する。
【００１４】
Ｐｃｈ  ＭＯＳトランジスタ（Ｐｃｈトランジスタ）ＰＴ１は、ソースが高電位側電源Ｖｄｄに接続され、ドレインがノードＮ２に接続され、ゲートにインバータＩＮＶ１の出力信号が入力される。Ｎｃｈ  ＭＯＳトランジスタ（Ｎｃｈトランジスタ）ＮＴ１は、ドレインがノードＮ２に接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートにクロック信号ＣＬＫが入力される。
【００１５】
シュミットトリガ回路２には、インバータＩＮＶ２、Ｐｃｈ  ＭＯＳトランジスタＰＴ２、Ｐｃｈ  ＭＯＳトランジスタＰＴ３、Ｎｃｈ  ＭＯＳトランジスタＮＴ２、及びＮｃｈ  ＭＯＳトランジスタＮＴ３が設けられる。シュミットトリガ回路２はヒステリシス回路とも呼称され、閾値近傍の電圧でのチャタリングの発生を防止して他の回路に安定した出力信号を供給する。
【００１６】
Ｐｃｈ  ＭＯＳトランジスタ（Ｐｃｈトランジスタ）ＰＴ２は、ソースが高電位側電源Ｖｄｄに接続され、ゲートにクロック信号ＣＬＫが入力される。Ｐｃｈ  ＭＯＳトランジスタ（Ｐｃｈトランジスタ）ＰＴ３は、ソースがＰｃｈ  ＭＯＳトランジスタ（Ｐｃｈトランジスタ）ＰＴ２のドレインに接続され、ドレインがノードＮ２及びＮｃｈ  ＭＯＳトランジスタＮＴ２のドレインに接続され、ゲートがノードＮ３に接続される。
【００１７】
Ｎｃｈ  ＭＯＳトランジスタ（Ｎｃｈトランジスタ）ＮＴ２は、ドレインがノードＮ２及びＰｃｈ  ＭＯＳトランジスタ（Ｐｃｈトランジスタ）ＰＴ３のドレインに接続され、ゲートがノードＮ３に接続される。Ｎｃｈ  ＭＯＳトランジスタ（Ｎｃｈトランジスタ）ＮＴ３は、ドレインがＮｃｈ  ＭＯＳトランジスタ（Ｎｃｈトランジスタ）ＮＴ２のソースに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートがノードＮ１に接続される。
【００１８】
インバータＩＮＶ２は、入力側がノードＮ２と、Ｐｃｈ  ＭＯＳトランジスタＰＴ３及びＮｃｈ  ＭＯＳトランジスタＮＴ２のドレインに接続され、出力側がノードＮ３に接続され、入力される信号を反転する。Ｐｃｈ  ＭＯＳトランジスタＰＴ３及びＮｃｈ  ＭＯＳトランジスタＮＴ２はインバータを構成し、入力側がノードＮ３（インバータＩＮＶ２の出力側）に接続され、出力側がインバータＩＮＶ２の入力側に接続される。
【００１９】
ノードＮ３からノイズ除去回路３０の出力信号Ｓｏｕｔが出力される。クロック信号ＣＬＫにノイズが混入された場合、ノイズ除去回路３０でノイズ除去されたクロック信号が出力信号Ｓｏｕｔとして出力される（ノイズが混入されない場合は、クロック信号が出力信号Ｓｏｕｔとして出力される）。
【００２０】
ノイズ除去回路３０の真理値は、図２に示すように、まず、クロック信号ＣＬＫが“Ｌｏｗ”レベル、イネーブル信号ＥＮｂが“Ｌｏｗ”レベルのとき（状態Ｉ）、インバータＩＮＶ１の出力（ノードＮ１）が“Ｌｏｗ”レベルとなり、Ｐｃｈ  ＭＯＳトランジスタＰＴ１が“ＯＮ”し、Ｎｃｈ  ＭＯＳトランジスタＮＴ１が“ＯＦＦ”してノードＮ２が“Ｈｉｇｈ”となり、ノイズ除去回路３０の出力信号Ｓｏｕｔが“Ｌｏｗ”レベルとなる。
【００２１】
次に、クロック信号ＣＬＫが“Ｈｉｇｈ”レベル、イネーブル信号ＥＮｂが“Ｌｏｗ”レベルのとき（状態II）、インバータＩＮＶ１の出力（ノードＮ１）が“Ｈｉｇｈ”レベルとなり、Ｐｃｈ  ＭＯＳトランジスタＰＴ１が“ＯＦＦ”し、Ｎｃｈ  ＭＯＳトランジスタＮＴ１が“ＯＮ”してノードＮ２が“Ｌｏｗ”となり、ノイズ除去回路３０の出力信号Ｓｏｕｔが“Ｈｉｇｈ”レベルとなる。
【００２２】
続いて、クロック信号ＣＬＫが“Ｈｉｇｈ”レベル、イネーブル信号ＥＮｂが“Ｈｉｇｈ”レベルのとき（状態III）、インバータＩＮＶ１の出力（ノードＮ１）が“Ｈｉｇｈ”レベルとなり、Ｐｃｈ  ＭＯＳトランジスタＰＴ１が“ＯＦＦ” し、Ｎｃｈ  ＭＯＳトランジスタＮＴ１が“ＯＮ”してノードＮ２が“Ｌｏｗ”となり、ノイズ除去回路３０の出力信号Ｓｏｕｔが“Ｈｉｇｈ”レベルとなる。
【００２３】
そして、クロック信号ＣＬＫが“Ｌｏｗ”レベル、イネーブル信号ＥＮｂが“Ｈｉｇｈ”レベルのとき（状態IV）、インバータＩＮＶ１の出力（ノードＮ１）が“Ｈｉｇｈ”レベルとなり、Ｐｃｈ  ＭＯＳトランジスタＰＴ１及びＮｃｈ  ＭＯＳトランジスタＮＴ１が共に“ＯＦＦ”してノードＮ２が“Ｈｏｌｄ”状態となり、ノイズ除去回路３０の出力信号Ｓｏｕｔが“Ｈｏｌｄ”状態となる。
【００２４】
ここで、“Ｈｏｌｄ”状態とは、前の状態を保持することを言う。具体的には、状態Ｉから状態IVに変化した場合、“Ｌｏｗ”レベルの“Ｈｏｌｄ”状態となる。状態IIから状態IVに変化した場合、“Ｈｉｇｈ”レベルの“Ｈｏｌｄ”状態となる。状態IIIから状態IVに変化した場合、“Ｈｉｇｈ”レベルの“Ｈｏｌｄ”状態となる。
【００２５】
次に、ノイズ除去回路の動作について、図３及び図４を参照して説明する。図３はノイズ除去回路に入力されるクロック信号を示すタイミングチャート。図4はノイズ除去回路の動作を示すタイミングチャートである。
【００２６】
図３に示すように、他の信号Ｓ１が、例えば、液晶表示装置のゲートドライバ出力信号である場合、他の信号Ｓ１と元のクロック信号ＣＬＫｏとにより、容量カップリング現象を引き起こし、他の信号Ｓ１の急激な立ち上がり及び立ち下りのとき、クロック信号にノイズが発生し、ノイズが混入したクロック信号ＣＬＫとなる。他の信号Ｓ１の急激な立ち上がり及び立ち下りのとき、元のクロック信号ＣＬＫｏが“Ｌｏｗ”レベルのときには“Ｈｉｇｈ”レベルのノイズ（ノイズ発生Ｉ）が混入し、元のクロック信号ＣＬＫｏが“Ｈｉｇｈ”レベルのときには“Ｌｏｗ”レベルのノイズ（ノイズ発生II）が混入する。
【００２７】
ノイズが混入したクロック信号ＣＬＫがノイズ除去回路３０に入力された場合、図４に示すように、ノイズ除去回路３０では、まず、クロック信号が“Ｌｏｗ”レベル、イネーブル信号ＥＮｂが“Ｌｏｗ”レベルのとき（状態Ｉ）、ノイズ除去回路３０の出力信号Ｓｏｕｔが“Ｌｏｗ”レベルとなる。
【００２８】
次に、クロック信号が“Ｌｏｗ”レベル、イネーブル信号ＥＮｂが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化したとき（状態IV）、ノイズ除去回路３０の出力信号Ｓｏｕｔが“Ｈｏｌｄ”状態となり、前の“Ｌｏｗ”レベルを維持する。
【００２９】
続いて、クロック信号ＣＬＫがノイズ発生Ｉ領域（“Ｈｉｇｈ”レベル）になり、イネーブル信号ＥＮｂが“Ｈｉｇｈ”レベルのとき（状態III）、ノイズ除去回路３０の出力信号Ｓｏｕｔが“Ｈｉｇｈ”レベルとなる。
【００３０】
そして、クロック信号ＣＬＫがノイズ発生Ｉ領域（“Ｈｉｇｈ”レベル）外の“Ｌｏｗ”レベルになり、イネーブル信号ＥＮｂが“Ｈｉｇｈ”レベルのとき（状態IV）、ノイズ除去回路３０の出力信号Ｓｏｕｔが“Ｈｏｌｄ”状態となり、前の“Ｈｉｇｈ”レベルを維持する。クロック信号ＣＬＫがノイズ発生Ｉ領域（“Ｈｉｇｈ”レベル）から“Ｈｉｇｈ”レベル（元のクロック信号ＣＬＫ０ｏの“Ｈｉｇｈ”レベル）になるまでの間が“Ｈｏｌｄ”期間Ｉとなる。
【００３１】
次に、クロック信号ＣＬＫが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化し、イネーブル信号ＥＮｂが“Ｈｉｇｈ”レベルのとき（状態III）、ノイズ除去回路３０の出力信号Ｓｏｕｔが“Ｈｉｇｈ”レベルとなる（“Ｈｉｇｈ”レベルを維持）。
【００３２】
続いて、クロック信号ＣＬＫが“Ｈｉｇｈ”レベル、イネーブル信号ＥＮｂが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化すると（状態II）、ノイズ除去回路３０の出力信号Ｓｏｕｔが“Ｈｉｇｈ”レベルとなる（“Ｈｉｇｈ”レベルを維持）。
【００３３】
そして、クロック信号ＣＬＫが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化し、イネーブル信号ＥＮｂが“Ｌｏｗ”レベルのとき（状態II）、ノイズ除去回路３０の出力信号Ｓｏｕｔが“Ｌｏｗ”レベルとなる。
【００３４】
次に、クロック信号が“Ｌｏｗ”レベル、イネーブル信号ＥＮｂが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化したとき（状態IV）、ノイズ除去回路３０の出力信号Ｓｏｕｔが“Ｈｏｌｄ”状態となり、前の“Ｌｏｗ”レベルを維持する。
【００３５】
続いて、クロック信号ＣＬＫが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化し、イネーブル信号ＥＮｂが“Ｈｉｇｈ”レベルのとき（状態III）、ノイズ除去回路３０の出力信号Ｓｏｕｔが“Ｈｉｇｈ”レベルとなる。
【００３６】
そして、クロック信号ＣＬＫがノイズ発生II領域（“Ｌｏｗ”レベル）になり、イネーブル信号ＥＮｂが“Ｈｉｇｈ”レベルのとき（状態IV）、ノイズ除去回路３０の出力信号Ｓｏｕｔが“Ｈｏｌｄ”状態となり、前の“Ｈｉｇｈ”レベルを維持する。クロック信号ＣＬＫがノイズ発生II領域（“Ｌｏｗ”レベル）のときが“Ｈｏｌｄ”期間IIとなる。
【００３７】
次に、クロック信号ＣＬＫがノイズ発生II領域（“Ｌｏｗ”レベル）外の“Ｈｉｇｈ”レベルとなり、イネーブル信号ＥＮｂが“Ｈｉｇｈ”レベルのとき（状態III）、ノイズ除去回路３０の出力信号Ｓｏｕｔが“Ｈｉｇｈ”レベルとなる（“Ｈｉｇｈ”レベルを維持）。
【００３８】
これ以降のステップは、これまで説明した内容と同様なので説明を省略する。なお、他の信号Ｓ１の立ち上がり或いは立ち下がりとイネーブル信号ＥＮｂの“Ｈｉｇｈ”レベル期間とは重なり合うので、イネーブル信号ＥＮｂが“Ｌｏｗ”レベル期間ではクロック信号にノイズが混入しない。
【００３９】
ここで、従来では、ノイズ除去回路として使用されるシュミットトリガ回路は、主にフリップフロップから構成され、素子数が１６乃至２０素子から構成される。一方、本実施例で用いたノイズ除去回路３０は、論理回路を主に構成されている。信号処理部１が８素子で構成され、シュミットトリガ回路２が６素子で構成され、ノイズ除去回路３０が１４素子で構成される。このため、従来よりも素子数を削減でき、ノイズ除去回路３０が搭載される半導体集積回路（ＩＣ）のチップ面積を縮小することができる。
【００４０】
上述したように、本実施例のノイズ除去回路では、信号処理部１及びシュミットトリガ回路２が設けられる。信号処理部１には、２入力ＮＯＲ回路ＮＯＲ１、インバータＩＮＶ１、Ｐｃｈ  ＭＯＳトランジスタＰＴ１、及びＮｃｈ  ＭＯＳトランジスタＮＴ１が設けられ、クロック信号ＣＬＫ及びイネーブル信号ＥＮｂを入力する。シュミットトリガ回路２には、インバータＩＮＶ２、Ｐｃｈ  ＭＯＳトランジスタＰＴ２、Ｐｃｈ  ＭＯＳトランジスタＰＴ３、Ｎｃｈ  ＭＯＳトランジスタＮＴ２、及びＮｃｈ  ＭＯＳトランジスタＮＴ３が設けられ、クロック信号ＣＬＫ及び信号処理部１から出力される２つの信号（ノードＮ１の信号及びノードＮ２の信号）を入力する。クロック信号ＣＬＫの“Ｌｏｗ”レベル期間で混入された“Ｈｉｇｈ”レベルのノイズ（ノイズ発生Ｉ領域）とクロック信号ＣＬＫが立ち上がるまでの期間では、出力信号Ｓｏｕｔが“Ｈｉｇｈ”レベルに保持される。クロック信号ＣＬＫの“Ｈｉｇｈ”レベル期間で混入された“Ｌｏｗ”レベルのノイズ（ノイズ発生II領域）発生期間では、出力信号Ｓｏｕｔが“Ｈｉｇｈ”レベルに保持される。ノイズ除去回路３０は、フリップフロップを使用せず、論理回路から構成されている。
【００４１】
このため、クロック信号ＣＬＫにノイズが混入されても、ノイズが除去されたクロック信号ＣＬＫが出力信号Ｓｏｕｔとして出力される。また、従来よりも素子数を削減でき、ノイズ除去回路が搭載される半導体集積回路（ＩＣ）のチップ面積を縮小することができる。
【００４２】
なお、本実施例では、ノイズ除去回路３０にＭＯＳトランジスタを用いているが、ＭＩＳトランジスタ（ＭＩＳＦＥＴとも呼称される）を用いてもよい。
【実施例２】
【００４３】
次に、本発明の実施例２に係るノイズ除去回路について、図面を参照して説明する。図５はノイズ除去回路の構成を示す回路図である。本実施例では、ノイズ除去回路にＣＲ積分回路及びシュミットトリガ回路を設けている。
【００４４】
図５に示すように、ノイズ除去回路３０ａには、信号処理部１ａ、シュミットトリガ回路２ａ、及びＣＲ積分回路３が設けられる。ノイズ除去回路３０ａは、例えば半導体集積回路（ＩＣ）に搭載され、容量カップリング現象で発生する入力信号としてのクロック信号のノイズを除去する。
【００４５】
ＣＲ積分回路３には、抵抗Ｒ１及びコンデンサＣ１が設けられる。ＣＲ積分回路３は、入力端子ＰａｄＩＮを介して入力されるクロック信号ＣＬＫを入力し、遅延手段としてクロック信号ＣＬＫの立ち上がり及び立ち下がりを遅らせる機能を有する。抵抗Ｒ１は、入力端子ＰａｄＩＮとノードＮ１１の間に設けられ、一端が入力端子ＰａｄＩＮに接続され、他端がノードＮ１１に接続される。コンデンサＣ１は、一端がノードＮ１１に接続され、他端が低電位側電源Ｖｓｓに接続される。
【００４６】
信号処理部１ａには、インバータＩＮＶ１１、インバータＩＮＶ１２、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１、及びＮｃｈ  ＭＯＳトランジスタＮＴ１１が設けられる。
【００４７】
インバータＩＮＶ１１は、回路閾値電圧Ｖｔｈ（ＩＮＶ１１）を有し、ノードＮ１１とＰｃｈ  ＭＯＳトランジスタＰＴ１１の間に設けられ、ノードＮ１１の信号を入力してその反転信号をノードＮ１２から出力する。
【００４８】
インバータＩＮＶ１２は、回路閾値電圧Ｖｔｈ（ＩＮＶ１１）よりも低い電圧の回路閾値電圧Ｖｔｈ（ＩＮＶ１２）を有し、ノードＮ１１とＮｃｈ  ＭＯＳトランジスタＮＴ１１の間に設けられ、ノードＮ１１の信号を入力してその反転信号をノードＮ１３から出力する。
【００４９】
Ｐｃｈ  ＭＯＳトランジスタ（Ｐｃｈトランジスタ）ＰＴ１１は、ソースが高電位側電源Ｖｄｄに接続され、ドレインがノードＮ１４に接続され、ゲートにインバータＩＮＶ１１から出力される信号が入力される。Ｎｃｈ  ＭＯＳトランジスタ（Ｎｃｈトランジスタ）ＮＴ１１は、ドレインがノードＮ１４に接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートにインバータＩＮＶ１２から出力される信号が入力される。
【００５０】
シュミットトリガ回路２ａには、インバータＩＮＶ１３、インバータＩＮＶ１４、及び抵抗Ｒ２が設けられる。シュミットトリガ回路２ａは、閾値近傍の電圧でのチャタリングの発生を防止して他の回路に安定した出力信号を供給する。
【００５１】
インバータＩＮＶ１３は、ノードＮ１４の信号を入力し、その反転信号をノードＮ１５に出力する。インバータＩＮＶ１４は、ノードＮ１５の信号を入力し、その反転信号を出力する。抵抗Ｒ１は、一端がインバータＩＮＶ１４の出力側に接続され、他端がノードＮ１４に接続される。
【００５２】
次に、ノイズ除去回路の動作について図６を参照して説明する。図６はノイズ除去回路の動作を示すタイミングチャートである。ここでは、クロック信号に挿入されるノイズは実施例１と同様な原因で発生し、同じ位置に発生するものとしている。
【００５３】
ノイズが混入したクロック信号ＣＬＫがノイズ除去回路３０ａに入力された場合、図６に示すように、ノイズ除去回路３０ａでは、まず、クロック信号が“Ｌｏｗ”レベルのとき、ＣＲ積分回路３の出力信号（ノードＮ１１の信号）が“Ｌｏｗ”レベル、インバータＩＮＶ１１の出力信号（ノードＮ１２の信号）が“Ｈｉｇｈ”レベル、インバータＩＮＶ１２の出力信号（ノードＮ１３の信号）が“Ｈｉｇｈ”レベルとなり、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１が“ＯＦＦ”し、Ｎｃｈ  ＭＯＳトランジスタＮＴ１１が“ＯＮ”する。その結果ノードＮ１４が“Ｌｏｗ”レベルとなる。
【００５４】
次に、クロック信号ＣＬＫがノイズ発生Ｉ領域（“Ｈｉｇｈ”レベル）になり、ＣＲ積分回路３の出力信号（ノードＮ１１の信号）が“Ｌｏｗ”レベルよりも高くなり、インバータＩＮＶ１１の出力信号（ノードＮ１２の信号）が“Ｈｉｇｈ”レベルを維持し（回路閾値電圧Ｖｔｈ（ＩＮＶ１１）よりもノイズレベルが低いので）、インバータＩＮＶ１２の出力信号（ノードＮ１３の信号）が“Ｌｏｗ”レベルとなると（回路閾値電圧Ｖｔｈ（ＩＮＶ１２）よりもノイズレベルが高いので）、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１及びＮｃｈ  ＭＯＳトランジスタＮＴ１１が共に“ＯＦＦ”する。その結果ノードＮ１４の期間Ｔａでは前のレベルと同じ“Ｌｏｗ”レベルを維持する。
【００５５】
続いて、クロック信号ＣＬＫがノイズ発生Ｉ領域（“Ｈｉｇｈ”レベル）外の“Ｌｏｗ”レベルになり、ＣＲ積分回路３の出力信号（ノードＮ１１の信号）が“Ｌｏｗ”レベルになり、ノードＮ１２の信号が“Ｈｉｇｈ”レベルとなり、ノードＮ１３の信号が“Ｈｉｇｈ”レベルとなると、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１が“ＯＦＦ”し、Ｎｃｈ  ＭＯＳトランジスタＮＴ１１が“ＯＮ”する。その結果ノードＮ１４の期間Ｔｂでは前のレベルと同じ“Ｌｏｗ”レベルを維持する。
【００５６】
そして、クロック信号ＣＬＫが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化し、ＣＲ積分回路３の出力信号（ノードＮ１１の信号）が回路閾値電圧Ｖｔｈ（ＩＮＶ１２）よりも高くなり、ノードＮ１２の信号が“Ｈｉｇｈ”レベル、ノードＮ１３の信号が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化すると、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１及びＮｃｈ  ＭＯＳトランジスタＮＴ１１が共に“ＯＦＦ”する。その結果ノードＮ１４の期間Ｔｃでは前のレベルと同じ“Ｌｏｗ”レベルを維持する。
【００５７】
次に、クロック信号ＣＬＫが“Ｈｉｇｈ”レベル、ＣＲ積分回路３の出力信号（ノードＮ１１の信号）が回路閾値電圧Ｖｔｈ（ＩＮＶ１１）よりも高くなり、ノードＮ１２の信号が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化し、ノードＮ１３の信号が“Ｌｏｗ”レベルのとき、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１が“ＯＮ”し、Ｎｃｈ  ＭＯＳトランジスタＮＴ１１が“ＯＦＦ”する。その結果ノードＮ１４の期間Ｔ１では“Ｈｉｇｈ”レベルとなる。
【００５８】
続いて、クロック信号ＣＬＫが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化し、ＣＲ積分回路３の出力信号（ノードＮ１１の信号）が回路閾値電圧Ｖｔｈ（ＩＮＶ１１）よりも低くなり、ノードＮ１２の信号が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化し、ノードＮ１３の信号が“Ｌｏｗ”レベルのとき、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１及びＮｃｈ  ＭＯＳトランジスタＮＴ１１が共に“ＯＦＦ”する。その結果ノードＮ１４の期間Ｔ２では前のレベルと同じ“Ｈｉｇｈ”レベルを維持する。
【００５９】
そして、クロック信号ＣＬＫが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化し、ＣＲ積分回路３の出力信号（ノードＮ１１の信号）が回路閾値電圧Ｖｔｈ（ＩＮＶ１２）よりも低くなり、ノードＮ１２の信号が“Ｈｉｇｈ”レベル、ノードＮ１３の信号が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化すると、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１が“ＯＦＦ”し、Ｎｃｈ  ＭＯＳトランジスタＮＴ１１が“ＯＮ”する。その結果ノードＮ１４の期間Ｔ３では“Ｌｏｗ”レベルとなる。
【００６０】
次に、クロック信号ＣＬＫが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化し、ＣＲ積分回路３の出力信号（ノードＮ１１の信号）が回路閾値電圧Ｖｔｈ（ＩＮＶ１２）よりも高くなり、ノードＮ１２の信号が“Ｈｉｇｈ”レベル、ノードＮ１３の信号が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化すると、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１及びＮｃｈ  ＭＯＳトランジスタＮＴ１１が共に“ＯＦＦ”する。その結果ノードＮ１４の期間Ｔ４では前のレベルと同じ“Ｌｏｗ”レベルを維持する。
【００６１】
続いて、クロック信号ＣＬＫが“Ｈｉｇｈ”レベル、ＣＲ積分回路３の出力信号（ノードＮ１１の信号）が回路閾値電圧Ｖｔｈ（ＩＮＶ１１）よりも高くなり、ノードＮ１２の信号が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化し、ノードＮ１３の信号が“Ｌｏｗ”レベルのとき、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１が“ＯＮ”し、Ｎｃｈ  ＭＯＳトランジスタＮＴ１１が“ＯＦＦ”する。その結果ノードＮ１４の期間Ｔ５では“Ｈｉｇｈ”レベルとなる。
【００６２】
そして、クロック信号ＣＬＫがノイズ発生II領域（“Ｌｏｗ”レベル）になり、ＣＲ積分回路３の出力信号（ノードＮ１１の信号）が回路閾値電圧Ｖｔｈ（ＩＮＶ１１）よりも低くなり、ノードＮ１２の信号が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化し、ノードＮ１３の信号が“Ｌｏｗ”レベルのとき、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１及びＮｃｈ  ＭＯＳトランジスタＮＴ１１が共に“ＯＦＦ”する。その結果ノードＮ１４の期間Ｔ６では前のレベルと同じ“Ｈｉｇｈ”レベルを維持する。
【００６３】
次に、クロック信号ＣＬＫがノイズ発生II領域（“Ｌｏｗ”レベル）外のＨｉｇｈ“レベルになり、ノードＮ１２の信号が“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化し、ノードＮ１３の信号が“Ｌｏｗ”レベルのとき、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１が“ＯＮ”し、Ｎｃｈ  ＭＯＳトランジスタＮＴ１１が“ＯＦＦ”する。その結果ノードＮ１４の期間Ｔ７では前のレベルと同じ“Ｈｉｇｈ”レベルとなる。
【００６４】
続いて、クロック信号ＣＬＫが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化し、ＣＲ積分回路３の出力信号（ノードＮ１１の信号）が回路閾値電圧Ｖｔｈ（ＩＮＶ１１）よりも低くなり、ノードＮ１２の信号が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化し、ノードＮ１３の信号が“Ｌｏｗ”レベルのとき、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１及びＮｃｈ  ＭＯＳトランジスタＮＴ１１が共に“ＯＦＦ”する。その結果ノードＮ１４の期間Ｔ８では前のレベルと同じ“Ｈｉｇｈ”レベルを維持する。
【００６５】
そして、クロック信号ＣＬＫが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに変化し、ＣＲ積分回路３の出力信号（ノードＮ１１の信号）が回路閾値電圧Ｖｔｈ（ＩＮＶ１２）よりも低くなり、ノードＮ１２の信号が“Ｈｉｇｈ”レベル、ノードＮ１３の信号が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに変化したとき、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１が“ＯＦＦ”し、Ｎｃｈ  ＭＯＳトランジスタＮＴ１１が“ＯＮ”する。その結果ノードＮ１４では“Ｌｏｗ”レベルとなる。なお、ノードＮ１４の信号はシュミットトリガ回路２ａに入力され、ノイズが除去されたクロック信号が出力信号Ｓｏｕｔとして出力される。
【００６６】
ここで、本実施例で用いたＣＲ積分回路を有するノイズ除去回路３０ａは、信号処理部１ａが６素子で構成され、シュミットトリガ回路２ａが５素子で構成され、ＣＲ積分回路を除いたノイズ除去回路３０ａ部分が１１素子で構成される。このため、従来よりも素子数を削減でき、ノイズ除去回路３０ａが搭載される半導体集積回路（ＩＣ）のチップ面積を縮小することができる。また、本実施例では、インバータＩＮＶ１１とインバータＩＮＶ１２を用いて、ノイズ除去回路３０ａの回路閾値を算出しているので、シュミットトリガ回路２ａの入力電圧の“Ｈｉｇｈ”レベル閾値電圧（Ｖｐ）の算出の困難さは発生しない。
【００６７】
上述したように、本実施例のノイズ除去回路では、信号処理部１ａ、シュミットトリガ回路２ａ、及びＣＲ積分回路３が設けられる。信号処理部１ａには、回路閾値電圧Ｖｔｈ（ＩＮＶ１１）を有するインバータＩＮＶ１１、回路閾値電圧Ｖｔｈ（ＩＮＶ１１）よりも低い電圧の回路閾値電圧Ｖｔｈ（ＩＮＶ１２）を有するインバータＩＮＶ１２、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１、及びＮｃｈ  ＭＯＳトランジスタＮＴ１２が設けられる。ＣＲ積分回路３には、抵抗Ｒ１及びコンデンサＣ１が設けられる。シュミットトリガ回路２ａには、インバータＩＮＶ１３、インバータＩＮＶ１４、及び抵抗Ｒ２が設けられる。クロック信号ＣＬＫにノイズが混入されたとき、回路閾値の異なるインバータＩＮＶ１１及び１２により、ノイズ発生期間のデータが前のデータと同じデータに保持される。ノイズ除去回路３０ａは、フリップフロップを使用せず、論理回路から構成されている。
【００６８】
このため、クロック信号ＣＬＫにノイズが混入されても、ノイズが除去されたクロック信号ＣＬＫが出力信号Ｓｏｕｔとして出力される。また、従来よりも素子数を削減でき、ノイズ除去回路が搭載される半導体集積回路（ＩＣ）のチップ面積を縮小することができる。
【実施例３】
【００６９】
次に、本発明の実施例３に係るノイズ除去回路について、図面を参照して説明する。図７はノイズ除去回路の構成を示す回路図である。本実施例では、ノイズ除去回路のシュミットトリガ回路の構成を変更している。
【００７０】
以下、実施例２と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００７１】
図７に示すように、ノイズ除去回路３０ｂには、信号処理部１ａ、シュミットトリガ回路２ｂ、及びＣＲ積分回路３が設けられる。ノイズ除去回路３０ｂは、例えば半導体集積回路（ＩＣ）に搭載され、容量カップリング現象で発生するクロック信号のノイズを除去する。
【００７２】
シュミットトリガ回路２ｂには、インバータＩＮＶ１３、Ｐｃｈ  ＭＯＳトランジスタＰＴ１２、及びＮｃｈ  ＭＯＳトランジスタＮＴ１２が設けられる。シュミットトリガ回路２ｂは、閾値近傍の電圧でのチャタリングの発生を防止して他の回路に安定した出力信号を供給する。
【００７３】
インバータＩＮＶ１３は、ノードＮ１６を介してノードＮ１４の信号を入力し、その反転信号をノードＮ１５に出力する。Ｐｃｈ  ＭＯＳトランジスタＰＴ１２は、ソースが高電位側電源Ｖｄｄに接続され、ドレインがノードＮ１６に接続され、ゲートにノードＮ１５の信号が入力される。Ｎｃｈ  ＭＯＳトランジスタＮＴ１２は、ドレインがノードＮ１６に接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートにノードＮ１５の信号が入力される。Ｐｃｈ  ＭＯＳトランジスタＰＴ１２及びＮｃｈ  ＭＯＳトランジスタＮＴ１２は、インバータを構成する。なお、ノードＮ１４の信号がシュミットトリガ回路２ｂに入力されて、ノイズが除去されたクロック信号が出力信号Ｓｏｕｔとして出力される。
【００７４】
ここで、本実施例で用いたＣＲ積分回路を有するノイズ除去回路３０ｂは、信号処理部１ａが６素子で構成され、シュミットトリガ回路２ｂが４素子で構成され、ＣＲ積分回路を除いたノイズ除去回路３０ｂ部分が１０素子で構成される。なお、ノイズ除去回路３０ｂの動作は実施例２と同様なので説明を省略する。
【００７５】
上述したように、本実施例のノイズ除去回路では、信号処理部１ａ、シュミットトリガ回路２ｂ、及びＣＲ積分回路３が設けられる。信号処理部１ａには、回路閾値電圧Ｖｔｈ（ＩＮＶ１１）を有するインバータＩＮＶ１１、回路閾値電圧Ｖｔｈ（ＩＮＶ１１）よりも低い電圧の回路閾値電圧Ｖｔｈ（ＩＮＶ１２）を有するインバータＩＮＶ１２、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１、及びＮｃｈ  ＭＯＳトランジスタＮＴ１２が設けられる。ＣＲ積分回路３には、抵抗Ｒ１及びコンデンサＣ１が設けられる。シュミットトリガ回路２ｂには、インバータＩＮＶ１３、Ｐｃｈ  ＭＯＳトランジスタＰＴ１２、及びＮｃｈ  ＭＯＳトランジスタＮＴ１２が設けられる。クロック信号ＣＬＫにノイズが混入されたとき、回路閾値の異なるインバータＩＮＶ１１及び１２により、ノイズ発生期間のデータが前のデータと同じデータに保持される。ノイズ除去回路３０ｂは、フリップフロップを使用せず、論理回路から構成されている。
【００７６】
このため、クロック信号ＣＬＫにノイズが混入されても、ノイズが除去されたクロック信号ＣＬＫが出力信号Ｓｏｕｔとして出力される。また、従来よりも素子数を削減でき、ノイズ除去回路が搭載される半導体集積回路（ＩＣ）のチップ面積を縮小することができる。
【実施例４】
【００７７】
次に、本発明の実施例４に係るノイズ除去回路について、図面を参照して説明する。図８はノイズ除去回路の構成を示す回路図である。本実施例では、ノイズ除去回路のシュミットトリガ回路の構成を変更している。
【００７８】
以下、実施例２と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００７９】
図８に示すように、ノイズ除去回路３０ｃには、信号処理部１ａ、シュミットトリガ回路２ｃ、及びＣＲ積分回路３が設けられる。ノイズ除去回路３０ｃは、例えば半導体集積回路（ＩＣ）に搭載され、容量カップリング現象で発生するクロック信号のノイズを除去する。
【００８０】
シュミットトリガ回路２ｃには、インバータＩＮＶ１３、インバータＩＮＶ１５、インバータＩＮＶ１６、Ｐｃｈ  ＭＯＳトランジスタＰＴ１２、Ｐｃｈ  ＭＯＳトランジスタＰＴ１３、Ｎｃｈ  ＭＯＳトランジスタＮＴ１２、及びＮｃｈ  ＭＯＳトランジスタＮＴ１３が設けられる。シュミットトリガ回路２ｃは、閾値近傍の電圧でのチャタリングの発生を防止して他の回路に安定した出力信号を供給する。
【００８１】
インバータＩＮＶ１５は、ノードＮ１２の信号を入力し、その反転信号を出力する。インバータＩＮＶ１６は、ノードＮ１３の信号を入力し、その反転信号を出力する。インバータＩＮＶ１３は、ノードＮ１６を介してノードＮ１４の信号を入力し、その反転信号をノードＮ１５に出力する。
【００８２】
Ｐｃｈ  ＭＯＳトランジスタＰＴ１３は、ソースが低電位側電源Ｖｓｓに接続され、ドレインがＰｃｈ  ＭＯＳトランジスタＰＴ１２のソースに接続され、ゲートにインバータＩＮＶ１５から出力される信号が入力される。Ｐｃｈ  ＭＯＳトランジスタＰＴ１２は、ドレインがノードＮ１６に接続され、ゲートにノードＮ１５の信号が入力される。Ｎｃｈ  ＭＯＳトランジスタＮＴ１２は、ドレインがノードＮ１６に接続され、ソースがＮｃｈ  ＭＯＳトランジスタＮＴ１３のドレインに接続され、ゲートにノードＮ１５の信号が入力される。Ｎｃｈ  ＭＯＳトランジスタＮＴ１３は、ソースが低電位側電源Ｖｓｓに接続され、ゲートにインバータＩＮＶ１６から出力される信号が入力される。Ｐｃｈ  ＭＯＳトランジスタＰＴ１２及びＮｃｈ  ＭＯＳトランジスタＮＴ１２は、インバータを構成する。なお、ノードＮ１４の信号がシュミットトリガ回路２ｃに入力されて、ノイズが除去されたクロック信号が出力信号Ｓｏｕｔとして出力される。ノイズ除去回路３０ｃの動作は実施例２と同様なので説明を省略する。
【００８３】
上述したように、本実施例のノイズ除去回路では、信号処理部１ａ、シュミットトリガ回路２ｃ、及びＣＲ積分回路３が設けられる。信号処理部１ａには、回路閾値電圧Ｖｔｈ（ＩＮＶ１１）を有するインバータＩＮＶ１１、回路閾値電圧Ｖｔｈ（ＩＮＶ１１）よりも低い電圧の回路閾値電圧Ｖｔｈ（ＩＮＶ１２）を有するインバータＩＮＶ１２、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１、及びＮｃｈ  ＭＯＳトランジスタＮＴ１２が設けられる。ＣＲ積分回路３には、抵抗Ｒ１及びコンデンサＣ１が設けられる。シュミットトリガ回路２ｃには、インバータＩＮＶ１３、インバータＩＮＶ１５、インバータＩＮＶ１６、Ｐｃｈ  ＭＯＳトランジスタＰＴ１２、Ｐｃｈ  ＭＯＳトランジスタＰＴ１３、Ｎｃｈ  ＭＯＳトランジスタＮＴ１２、及びＮｃｈ  ＭＯＳトランジスタＮＴ１３が設けられる。クロック信号ＣＬＫにノイズが混入されたとき、回路閾値の異なるインバータＩＮＶ１１及び１２により、ノイズ発生期間のデータが前のデータと同じデータに保持される。ノイズ除去回路３０ｃは、フリップフロップを使用せず、論理回路から構成されている。
【００８４】
このため、クロック信号ＣＬＫに混入してもノイズが除去されたクロック信号ＣＬＫが出力信号Ｓｏｕｔとして出力される。
【実施例５】
【００８５】
次に、本発明の実施例５に係るノイズ除去回路について、図面を参照して説明する。図９はノイズ除去回路の構成を示す回路図である。本実施例では、ノイズ除去回路のシュミットトリガ回路の構成を変更している。
【００８６】
以下、実施例２と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００８７】
図９に示すように、ノイズ除去回路３０ｄには、信号処理部１ａ、シュミットトリガ回路２ｄ、及びＣＲ積分回路３が設けられる。ノイズ除去回路３０ｄは、例えば半導体集積回路（ＩＣ）に搭載され、容量カップリング現象で発生するクロック信号のノイズを除去する。
【００８８】
シュミットトリガ回路２ｄには、インバータＩＮＶ１３、Ｐｃｈ  ＭＯＳトランジスタＰＴ１２、Ｐｃｈ  ＭＯＳトランジスタＰＴ１３、Ｎｃｈ  ＭＯＳトランジスタＮＴ１２、及びＮｃｈ  ＭＯＳトランジスタＮＴ１３が設けられる。シュミットトリガ回路２ｄは、閾値近傍の電圧でのチャタリングの発生を防止して他の回路に安定した出力信号を供給する。
【００８９】
インバータＩＮＶ１３は、ノードＮ１６を介してノードＮ１４の信号を入力し、その反転信号をノードＮ１５に出力する。
【００９０】
Ｐｃｈ  ＭＯＳトランジスタＰＴ１３は、ソースが低電位側電源Ｖｓｓに接続され、ドレインがＰｃｈ  ＭＯＳトランジスタＰＴ１２のソースに接続され、ゲートにノードＮ１３の信号が入力される。Ｐｃｈ  ＭＯＳトランジスタＰＴ１２は、ドレインがノードＮ１６に接続され、ゲートにノードＮ１５の信号が入力される。Ｎｃｈ  ＭＯＳトランジスタＮＴ１２は、ドレインがノードＮ１６に接続され、ソースがＮｃｈ  ＭＯＳトランジスタＮＴ１３のドレインに接続され、ゲートにノードＮ１５の信号が入力される。Ｎｃｈ  ＭＯＳトランジスタＮＴ１３は、ソースが低電位側電源Ｖｓｓに接続され、ゲートにノードＮ１２の信号が入力される。
【００９１】
ここで、クロック信号ＣＬＫが立ち下がるとき（図６で示すノードＮ１４の期間Ｔ２から期間Ｔ３に変化するとき）のノイズ除去回路の動作について説明する。
【００９２】
実施例２乃至４のノイズ除去回路では、期間Ｔ２で、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１及びＮｃｈ  ＭＯＳトランジスタＮＴ１１が共に“ＯＦＦ”し、“Ｈｉｇｈ”インピーダンス状態になっている（ノードＮ１４は“Ｈｉｇｈ”レベル）。期間Ｔ２から期間Ｔ３に変化すると、Ｎｃｈ  ＭＯＳトランジスタＮＴ１１が“ＯＮ”し、ノードＮ１４を“Ｌｏｗ”レベルになるように、Ｎｃｈ  ＭＯＳトランジスタＮＴ１１側から低電位側電源Ｖｓｓ側に貫通電流が流れる。
【００９３】
一方、本実施例では、期間Ｔ２で、インバータＩＮＶ１３の出力（ノードＮ１５）が“Ｌｏｗ”レベル、ノードＮ１２が“Ｈｉｇｈ”レベル、ノードＮ１３が“Ｌｏｗ”レベルであり、Ｐｃｈ  ＭＯＳトランジスタＰＴ１３及びＮｃｈ  ＭＯＳトランジスタＮＴ１３が共に“ＯＮ”し、ノードＮ１４が“Ｈｉｇｈ”レベルとなる。期間Ｔ２から期間Ｔ３に変化し、ノードＮ１２が“Ｈｉｇｈ”レベル、ノードＮ１３が“Ｈｉｇｈ”レベルとなり、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１及びＰＴ１３が共に“ＯＦＦ”する。その結果、Ｎｃｈ  ＭＯＳトランジスタＮＴ１１は高電位側電源Ｖｄｄから切り離されるので、Ｎｃｈ  ＭＯＳトランジスタＮＴ１１側から低電位側電源Ｖｓｓ側に貫通電流が流れない。
【００９４】
ここで、本実施例で用いたＣＲ積分回路を有するノイズ除去回路３０ｄは、信号処理部１ａが６素子で構成され、シュミットトリガ回路２ｄが６素子で構成され、ＣＲ積分回路を除いたノイズ除去回路３０ｄ部分が１２素子で構成される。
【００９５】
なお、ノイズ除去回路３０ｄの他の動作は実施例２と同様なので説明を省略する。ノードＮ１４の信号はシュミットトリガ回路２ｄに入力されて、ノイズが除去されたクロック信号が出力信号Ｓｏｕｔとして出力される。
【００９６】
上述したように、本実施例のノイズ除去回路では、信号処理部１ａ、シュミットトリガ回路２ｄ、及びＣＲ積分回路３が設けられる。信号処理部１ａには、回路閾値電圧Ｖｔｈ（ＩＮＶ１１）を有するインバータＩＮＶ１１、回路閾値電圧Ｖｔｈ（ＩＮＶ１１）よりも低い電圧の回路閾値電圧Ｖｔｈ（ＩＮＶ１２）を有するインバータＩＮＶ１２、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１、及びＮｃｈ  ＭＯＳトランジスタＮＴ１２が設けられる。ＣＲ積分回路３には、抵抗Ｒ１及びコンデンサＣ１が設けられる。シュミットトリガ回路２ｄには、インバータＩＮＶ１３、Ｐｃｈ  ＭＯＳトランジスタＰＴ１２、Ｐｃｈ  ＭＯＳトランジスタＰＴ１３、Ｎｃｈ  ＭＯＳトランジスタＮＴ１２、及びＮｃｈ  ＭＯＳトランジスタＮＴ１３が設けられる。クロック信号ＣＬＫにノイズが混入されたとき、回路閾値の異なるインバータＩＮＶ１１及び１２により、ノイズ発生期間のデータが前のデータと同じデータに保持される。ノードＮ１４が期間Ｔ２から期間Ｔ３に変化するとき、ノードＮ１２が“Ｈｉｇｈ”レベル、ノードＮ１３が“Ｈｉｇｈ”レベルとなり、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１及びＰＴ１３が共に“ＯＦＦ”し、Ｎｃｈ  ＭＯＳトランジスタＮＴ１１は高電位側電源Ｖｄｄから切り離される。ノイズ除去回路３０ｄは、フリップフロップを使用せず、論理回路から構成されている。
【００９７】
このため、クロック信号ＣＬＫにノイズが混入されても、ノイズが除去されたクロック信号ＣＬＫが出力信号Ｓｏｕｔとして出力される。また、従来よりも素子数を削減でき、ノイズ除去回路が搭載される半導体集積回路（ＩＣ）のチップ面積を縮小することができる。更に、ノードＮ１４が期間Ｔ２から期間Ｔ３に変化するとき、Ｎｃｈ  ＭＯＳトランジスタＮＴ１１側から低電位側電源Ｖｓｓ側に貫通電流が流れることを防止でき、ノイズ除去回路の低消費電力化が図れる。
【実施例６】
【００９８】
次に、本発明の実施例６に係るノイズ除去回路について、図面を参照して説明する。図１０はノイズ除去回路の構成を示す回路図である。本実施例では、ノイズ除去回路のシュミットトリガ回路の構成を変更している。
【００９９】
以下、実施例２と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【０１００】
図１０に示すように、ノイズ除去回路３０ｅには、信号処理部１ａ、シュミットトリガ回路２ｅ、及びＣＲ積分回路３が設けられる。ノイズ除去回路３０ｅは、例えば半導体集積回路（ＩＣ）に搭載され、容量カップリング現象で発生するクロック信号のノイズを除去する。
【０１０１】
シュミットトリガ回路２ｅには、インバータＩＮＶ１７、インバータＩＮＶ１８、Ｐｃｈ  ＭＯＳトランジスタＰＴ１４、及びＮｃｈ  ＭＯＳトランジスタＮＴ１４が設けられる。シュミットトリガ回路２ｅは、閾値近傍の電圧でのチャタリングの発生を防止して他の回路に安定した出力信号を供給する。
【０１０２】
インバータＩＮＶ１７は、ノードＮ１６を介してノードＮ１４の信号を入力し、その反転信号を出力する。インバータＩＮＶ１８は、インバータＩＮＶ１７から出力される信号を入力し、その反転信号をノードＮ１５に出力する。
【０１０３】
ノードＮ１５とノードＮ１６の間に、並列接続されるＰｃｈ  ＭＯＳトランジスタＰＴ１４及びＮｃｈ  ＭＯＳトランジスタＮＴ１４が設けられる。Ｐｃｈ  ＭＯＳトランジスタＰＴ１４のゲートがノードＮ１３に接続され、Ｎｃｈ  ＭＯＳトランジスタＮＴ１４のゲートがノードＮ１２に接続される。
【０１０４】
ここで、本実施例では、期間Ｔ２で、ノードＮ１２が“Ｈｉｇｈ”レベル、ノードＮ１３が“Ｌｏｗ”レベルであり、Ｐｃｈ  ＭＯＳトランジスタＰＴ１４及びＮｃｈ  ＭＯＳトランジスタＮＴ１４が共に“ＯＮ”し、ノードＮ１４が“Ｈｉｇｈ”レベルとなる。期間Ｔ２から期間Ｔ３に変化し、ノードＮ１２が“Ｈｉｇｈ”レベル、ノードＮ１３が“Ｈｉｇｈ”レベルとなり、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１及びＰＴ１４が“ＯＦＦ”する。その結果、Ｎｃｈ  ＭＯＳトランジスタＮＴ１１は高電位側電源Ｖｄｄから切り離されるので、Ｎｃｈ  ＭＯＳトランジスタＮＴ１１側から低電位側電源Ｖｓｓ側に貫通電流が流れない。
【０１０５】
ここで、本実施例で用いたＣＲ積分回路を有するノイズ除去回路３０ｅは、信号処理部１ａが６素子で構成され、シュミットトリガ回路２ｅが６素子で構成され、ＣＲ積分回路を除いたノイズ除去回路３０ｅ部分が１２素子で構成される。
【０１０６】
なお、ノイズ除去回路３０ｅの他の動作は実施例２と同様なので説明を省略する。ノードＮ１４の信号はシュミットトリガ回路２ｅに入力されて、ノイズが除去されたクロック信号が出力信号Ｓｏｕｔとして出力される。
【０１０７】
上述したように、本実施例のノイズ除去回路では、信号処理部１ａ、シュミットトリガ回路２ｅ、及びＣＲ積分回路３が設けられる。信号処理部１ａには、回路閾値電圧Ｖｔｈ（ＩＮＶ１１）を有するインバータＩＮＶ１１、回路閾値電圧Ｖｔｈ（ＩＮＶ１１）よりも低い電圧の回路閾値電圧Ｖｔｈ（ＩＮＶ１２）を有するインバータＩＮＶ１２、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１、及びＮｃｈ  ＭＯＳトランジスタＮＴ１２が設けられる。ＣＲ積分回路３には、抵抗Ｒ１及びコンデンサＣ１が設けられる。シュミットトリガ回路２ｅには、インバータＩＮＶ１７、インバータＩＮＶ１８、Ｐｃｈ  ＭＯＳトランジスタＰＴ１４、及びＮｃｈ  ＭＯＳトランジスタＮＴ１４が設けられる。クロック信号ＣＬＫにノイズが混入されたとき、回路閾値の異なるインバータＩＮＶ１１及び１２により、ノイズ発生期間のデータが前のデータと同じデータに保持される。ノードＮ１４が期間Ｔ２から期間Ｔ３に変化するとき、ノードＮ１２が“Ｈｉｇｈ”レベル、ノードＮ１３が“Ｈｉｇｈ”レベルとなり、Ｐｃｈ  ＭＯＳトランジスタＰＴ１１及びＰＴ１４が共に“ＯＦＦ”し、Ｎｃｈ  ＭＯＳトランジスタＮＴ１１は高電位側電源Ｖｄｄから切り離される。ノイズ除去回路３０ｅは、フリップフロップを使用せず、論理回路から構成されている。
【０１０８】
このため、クロック信号ＣＬＫにノイズが混入されても、ノイズが除去されたクロック信号ＣＬＫが出力信号Ｓｏｕｔとして出力される。また、従来よりも素子数を削減でき、ノイズ除去回路が搭載される半導体集積回路（ＩＣ）のチップ面積を縮小することができる。更に、ノードＮ１４が期間Ｔ２から期間Ｔ３に変化するとき、Ｎｃｈ  ＭＯＳトランジスタＮＴ１１側から低電位側電源Ｖｓｓ側に貫通電流が流れることを防止でき、ノイズ除去回路の低消費電力化が図れる。
【０１０９】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【０１１０】
例えば、実施例ではノイズ除去回路にクロック信号を入力させているが、クロック信号以外の入力信号を入力させてノイズを除去してもよい。また、実施例１では、ノイズ除去回路３０を液晶表示装置に用いられるクロック信号のノイズ除去に適用しているが、必ずしもこれに限定されるものではなく、液晶表示装置以外にも適用することができる。
【０１１１】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  第１及び第２の入力信号が入力される２入力ＮＯＲ回路と、前記２入力ＮＯＲ回路から出力され、その信号を反転して前記第１の信号を出力するインバータと、ソースが高電位側電源に接続され、ゲートに前記第１の信号が入力される第１のトランジスタと、ソースが低電位側電源に接続され、ゲートに前記第１の入力信号が入力される第２のトランジスタとを有し、前記第１のトランジスタのドレインと前記第２のトランジスタのドレインの間から前記第２の信号を出力する前記信号処理部と、前記第２の信号が入力され、その信号を反転した第３の信号を出力する第２のインバータと、ソースが前記高電位側電源に接続され、ゲートに前記第１の入力信号が入力される第３のトランジスタと、ソースが前記第３のトランジスタのドレインに接続され、ドレインが前記第１のトランジスタのドレインと前記第２のトランジスタのドレインに接続され、ゲートに前記第３の信号が入力される第４のトランジスタと、ドレインが前記第１のトランジスタのドレインと前記第２のトランジスタのドレインに接続され、ゲートに前記第３の信号が入力される第５のトランジスタと、ドレインが前記第５のトランジスタのソースに接続され、ソースが前記低電位側電源に接続され、ゲートに前記第１の信号が入力される第６のトランジスタとを有し、前記第２のインバータから前記第１の入力信号に混入されたノイズを除去した信号を出力するシュミットトリガ回路とを具備するノイズ除去回路。
【０１１２】
（付記２）  入力信号が入力され、前記入力信号の立ち上がり及び立ち下がりを遅延させた第１の信号を出力するＣＲ積分回路と、前記第１の信号が入力され、第１の回路閾値電圧を有する第１のインバータと、前記第１の信号が入力され、前記第１の回路閾値電圧よりも高い第２の回路閾値電圧を有する第２のインバータと、ソースが高電位側電源に接続され、ゲートに前記第１のインバータから出力される信号が入力される第１のトランジスタと、ソースが低電位側電源に接続され、ゲートに前記第２のインバータから出力される信号が入力される第２のトランジスタとを有し、前記第１のトランジスタのドレインと前記第２のトランジスタのドレインの間から前記第２の信号を出力する信号処理部と、前記第２の信号が入力され、その信号を反転した第３の信号を出力する第３のインバータと、前記第３の信号が入力され、その信号を反転した第４の信号を出力する第４のインバータと、一端が前記第１のトランジスタのドレインと前記第２のトランジスタのドレインに接続され、多端が前記第４にインバータの出力側に接続される抵抗とを有し、前記第３のインバータから前記入力信号に混入されたノイズを除去した信号を出力するシュミットトリガ回路とを具備するノイズ除去回路。
【０１１３】
（付記３）  入力信号が入力され、前記入力信号の立ち上がり及び立ち下がりを遅延させた第１の信号を出力するＣＲ積分回路と、第１の回路閾値電圧を有し、前記第１の信号が入力され、その信号を反転した第２の信号を出力する第１のインバータと、前記第１の回路閾値電圧よりも高い第２の回路閾値電圧を有し、前記第１の信号が入力され、その信号を反転した第３の信号を出力する第２のインバータと、ソースが高電位側電源に接続され、ゲートに前記第２の信号が入力される第１のトランジスタと、ソースが低電位側電源に接続され、ゲートに前記第３の信号が入力される第２のトランジスタとを有し、前記第１のトランジスタのドレインと前記第２のトランジスタのドレインの間から前記第４の信号を出力する信号処理部と、前記第４の信号が入力され、その信号を反転した第５の信号を出力する第３のインバータと、ソースが前記高電位側電源に接続され、ゲートに前記第３の信号が入力される第３のトランジスタと、ソースが前記第３のトランジスタのドレインに接続され、ドレインが前記第１のトランジスタのドレインと前記第２のトランジスタのドレインに接続され、ゲートに前記第５の信号が入力される第４のトランジスタと、ドレインが前記第１のトランジスタのドレインと前記第２のトランジスタのドレインに接続され、ゲートに前記第５の信号が入力される第５のトランジスタと、ドレインが前記第５のトランジスタのソースに接続され、ソースが前記低電位側電源に接続され、ゲートに前記第２の信号が入力される第６のトランジスタとを有し、前記第３のインバータから前記入力信号に混入されたノイズを除去した信号を出力するシュミットトリガ回路とを具備するノイズ除去回路。
【０１１４】
（付記４）  入力信号が入力され、前記入力信号の立ち上がり及び立ち下がりを遅延させた第１の信号を出力するＣＲ積分回路と、第１の回路閾値電圧を有し、前記第１の信号が入力され、その信号を反転した第２の信号を出力する第１のインバータと、前記第１の回路閾値電圧よりも高い第２の回路閾値電圧を有し、前記第１の信号が入力され、その信号を反転した第３の信号を出力する第２のインバータと、ソースが高電位側電源に接続され、ゲートに前記第２の信号が入力される第１のトランジスタと、ソースが低電位側電源に接続され、ゲートに前記第３の信号が入力される第２のトランジスタとを有し、前記第１のトランジスタのドレインと前記第２のトランジスタのドレインの間から前記第４の信号を出力する信号処理部と、前記第４の信号が入力され、その信号を反転した第５の信号を出力する第３のインバータと、前記第５の信号が入力され、その信号を反転した第６の信号を出力する第４のインバータと、ソース及びドレインの一方が前記第４のインバータの出力側に接続され、ソース及びドレインの他方が前記第１のトランジスタのドレインと前記第２のトランジスタのドレインに接続され、ゲートに前記第２の信号が入力される第３のトランジスタと、ドレイン及びソースの一方が前記第４のインバータの出力側に接続され、ドレイン及びソースの他方が前記第１のトランジスタのドレインと前記第２のトランジスタのドレインに接続され、ゲートに前記第３の信号が入力される第３のトランジスタとを有し、前記第４のインバータから前記入力信号に混入されたノイズを除去した信号を出力するシュミットトリガ回路とを具備するノイズ除去回路。
【０１１５】
（付記５）  前記トランジスタは、ＭＯＳＦＥＴ或いはＭＩＳＦＥＴである付記１乃至４のいずれかに記載のノイズ除去回路。
【図面の簡単な説明】
【０１１６】
【図１】本発明の実施例１に係るノイズ除去回路の構成を示す回路図。
【図２】本発明の実施例１に係るノイズ除去回路の真理値を示す図。
【図３】本発明の実施例１に係るノイズ除去回路に入力されるクロック信号を示すタイミングチャート。
【図４】本発明の実施例１に係るノイズ除去回路の動作を示すタイミングチャート。
【図５】本発明の実施例２に係るノイズ除去回路の構成を示す回路図。
【図６】本発明の実施例２に係るノイズ除去回路の動作を示すタイミングチャート。
【図７】本発明の実施例３に係るノイズ除去回路の構成を示す回路図。
【図８】本発明の実施例４に係るノイズ除去回路の構成を示す回路図。
【図９】本発明の実施例５に係るノイズ除去回路の構成を示す回路図。
【図１０】本発明の実施例６に係るノイズ除去回路の構成を示す回路図。
【符号の説明】
【０１１７】
１、１ａ  信号処理部
２、２ａ、２ｂ、２ｃ、２ｄ、２ｅ  シュミットトリガ回路
３  ＣＲ積分回路
３０、３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ  ノイズ除去回路
Ｃ１  コンデンサ
ＣＬＫ  クロック信号
ＥＮｂ  イネーブル信号
ＩＮＶ１、ＩＮＶ２、ＩＮＶ１１〜１８  インバータ
Ｎ１〜３、Ｎ１１〜１６  ノード
ＮＯＲ１  ２入力ＮＯＲ回路
ＮＴ１〜３、ＮＴ１１〜１４  Ｎｃｈ  ＭＯＳトランジスタ
ＰａｄＩＮ  入力端子
ＰＴ１〜３、ＰＴ１１〜１４  Ｐｃｈ  ＭＯＳトランジスタ
Ｒ１、Ｒ２  抵抗
Ｓｏｕｔ  出力信号
Ｖｄｄ  高電位側電源
Ｖｓｓ  低電位側電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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