(57)【要約】【課題】 行列型表示装置において、画素への印加時間を延長して良好な画質を得る。【解決手段】 この行列型表示装置は、多数の画素、前記各画素にそれぞれ連結され走査信号を供給する多数の走査信号線、前記各画素にそれぞれ連結され画像信号を供給する多数の画像信号線を含み、前記多数の画素は多数の画素グループに分類され、前記多数の画像信号線は相互分離された多数の画像信号線グループに分類され、前記多数の走査信号線は相互分離された多数の走査信号線グループに分類され、前記一つの画素グループに属する画素は同一の画像信号線グループに属する画像信号線および同一の走査信号線グループに属する走査信号線と連結されており、相互異なる画素グループに属する画素は互いに異なる画像信号線グループに属する画像信号線および互いに異なる走査信号線グループに属する走査信号線と連結されている。【選択図】図５
2008107851.tif 000002
【特許請求の範囲】
【請求項１】
同数の行を含む上部行と下部行、からなる行列の態様に配列されている多数の画素、
前記上部行に属する画素の間を行方向に延び、前記上部行に属する一行の画素のそれぞれに連結されている、前記上部行に属する行と同数のゲート線、を含む第１ゲート線グループ、
前記下部行に属する画素の間を行方向に延び、前記下部行に属する一行の画素のそれぞれに連結されている、前記下部行に属する行と同数のゲート線、を含む第２ゲート線グループ、
前記第１ゲート線グループの先頭のゲート線の外側に並置されている追加ゲート線、
前記上部行に属する画素の間を列方向に延びて前記追加ゲート線と交差し、さらに、前記第１ゲート線グループの、最後のゲート線以外のゲート線と交差し、前記上部行に属する画素のそれぞれに連結されているデータ線、を含む第１データ線グループ、並びに、
前記下部行に属する画素の間を列方向に延びて前記第２ゲート線グループに属するゲート線のそれぞれと交差し、さらに、前記第１ゲート線グループの最後のゲート線と交差し、前記下部行に属する画素のそれぞれに連結されているデータ線、を含む第２データ線グループ、
を有する行列型表示装置であり、
前記上部行に属する画素はそれぞれ、
前記第１データ線グループに属する第１データ線に隣接して形成されている第１画素電極、
前記第１ゲート線グループに属するゲート線から伝達される信号によってオンオフし、オンしたときに、前記第１データ線から前記第１画素電極に信号を伝達する第１スイッチング素子、および、
前記第１データ線から前記第１スイッチング素子を通して前記第１画素電極に対して印加される信号のレベルを一定に保持する保持蓄電器、
を含み、
前記下部行に属する画素はそれぞれ、
前記第２データ線グループに属する第２データ線に隣接して形成されている第２画素電極、
前記第２ゲート線グループに属するゲート線から伝達される信号によってオンオフし、オンしたときに、前記第２データ線から前記第２画素電極に信号を伝達する第２スイッチング素子、および、
前記第２データ線から前記第２スイッチング素子を通して前記第２画素電極に対して印加される信号のレベルを一定に保持する保持蓄電器、
を含む、行列型表示装置。
【請求項２】
前記行列型表示装置は、
前記第１ゲート線グループの先頭のゲート線と前記追加ゲート線との間に並置されている保持電極用ゲート線、
をさらに含み、
先頭の行を除く各行の画素では保持蓄電器が、直前の行の画素に連結されているゲート線に連結され、
先頭の行の画素では保持蓄電器が前記保持電極用ゲート線に連結されている、
請求項１に記載の行列型表示装置。
【請求項３】
前記第１データ線グループに属するデータ線はさらに前記保持電極用ゲート線および前記第１ゲート線グループの最後のゲート線とも交差し、
前記下部行の先頭の行に属する画素に含まれる第２画素電極はさらに、前記第１データ線グループに属するデータ線のいずれかとも隣接している、
請求項２に記載の行列型表示装置。
【請求項４】
前記第１データ線グループに属するデータ線はさらに前記保持電極用ゲート線とも交差している、請求項２に記載の行列型表示装置。
【請求項５】
前記行列型表示装置は、各ゲート線に一つずつ並置されている保持電極線、をさらに含み、
前記多数の画素のそれぞれでは保持蓄電器が前記保持電極線のいずれかに連結されている、
請求項１に記載の行列型表示装置。
【請求項６】
前記第１データ線グループに属するデータ線はさらに、前記第１ゲート線グループに属するゲート線と同数の前記保持電極線とも交差し、
前記第２データ線グループに属するデータ線はさらに、前記第２ゲート線グループに属するゲート線と同数の前記保持電極線とも交差している、
請求項５に記載の行列型表示装置。
【請求項７】
前記行列型表示装置は、奇数番目のゲート線とその次の偶数番目のゲート線との間に一つずつ並置されている保持電極線、をさらに含み、
前記多数の画素のそれぞれでは保持蓄電器が前記保持電極線のいずれかに連結されている、
請求項１に記載の行列型表示装置。
【請求項８】
前記第１データ線グループに属するデータ線はさらに、前記第１ゲート線グループに属するゲート線の間に並置されている前記保持電極線とも交差し、
前記第２データ線グループに属するデータ線はさらに、前記第２ゲート線グループに属するゲート線に並置されている前記保持電極線とも交差している、
請求項５に記載の行列型表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置、その駆動回路および駆動方法に係り、より詳しくは、画素に十分なデータを印加することができる行列型表示装置、その駆動回路および駆動方法に関する。
【背景技術】
【０００２】
コンピュータのモニターなどの表示装置として主に用いられている重量があり消費電力も大きい従来の陰極線管（CRT:Cathode Ray Tube）の代わりをするものには、液晶表示装置（LCD:Liquid Crystal Display）、プラズマ表示装置（PDP:Plasma Display Panel）、ＥＬ（Electroluminescence ）、ＦＥＤ(Field Emission Display ）などの各種平板表示装置（FPD:Flat Panel Display）がある。かかる平板表示装置には横と縦に互いに直交するように形成されている行列型配線構造が用いられ、各画素も行列の形態に配列される。
【０００３】
液晶表示装置は携帯が簡便な行列型平板表示装置の中で代表的なものであって、この中でも薄膜トランジスタを開閉素子に用いた能動行列型（active matrix）液晶表示装置が主に用いられている。液晶表示装置は、多数の画素電極、スイッチング素子および配線が形成されている第１の基板、コモン電極およびカラーフィルタが形成されている第２の基板、そして、その間に注入されている液晶物質からなる。画素電極と共通電極およびその間の液晶は一つの液晶蓄電器をなし、このとき、二つの電極の間の電位差により液晶分子が捻じれることにより、入射光の偏光が回転する。この液晶蓄電器とスイッチング素子とは一つの画素をなすが、画素電極とスイッチング素子のみを画素という場合もある。
【０００４】
次に、従来の能動行列型液晶表示装置およびその駆動回路について図１を参照して詳細に説明する。液晶基板１には表示動作をする多数の画素（図示省略）が行列の形態で形成されているが、このとき、この画素の行列を“画素行列”といい、“画素行”および“画素列”はそれぞれ画素行列の行および列を意味すると定義する。一方、この画素は配線を通じて印加される信号により駆動され、配線には走査信号を伝達する走査信号線またはゲート線（Ｇ1 、Ｇ2 、…、Ｇm-1 、Ｇm 、Ｇm+1 、…、ＧM ) 、画像信号を伝達する画像信号線またはデータ線（Ｄ1 、Ｄ2 、…、Ｄ2N) があり、各画素は一つのゲート線および一つのデータ線と連結されている。ゲート線（Ｇ1 、Ｇ2 、…、Ｇm-1 、Ｇm 、Ｇm+1 、…、ＧM ) の数は画素行の数と同一であり、データ線（Ｄ1 、Ｄ2 、…、Ｄ2N) の数は画素列の数と同一である。ただし、画素に印加される画像信号電圧を一定に保持するための保持静電容量をつくるため、前端ゲート方式または独立配線方式を用いるが、前端ゲート方式を用いる場合、すなわち画素電極を前端ゲート線と重畳させて保持蓄電器をつくる場合には最上段のゲート線Ｇ1 上に一つの保持電極用ゲート線（図示省略）を別途配置して走査信号または共通電極信号を印加する場合もある。また、独立配線方式、すなわち独立的に保持電極線を別途に形成する場合には多数の保持電極線（図示省略）をゲート線と平行に配置して共通電極信号を印加する。
【０００５】
ゲート線（Ｇ1 、Ｇ2 、…、Ｇm-1 、Ｇm 、Ｇm+1 、…、ＧM ) は液晶基板１に横に形成されているゲート駆動部２０と連結されており、データ線（Ｄ1 、Ｄ2 、…、Ｄ2N) は縦に形成されてソース駆動部１２、１４と連結されている。ソース駆動部１２、１４は基板１の下部および上部にそれぞれ位置しており、データ線（Ｄ1 、Ｄ2 、…、Ｄ2N) のうち、奇数番目のデータ線（Ｄ1 、Ｄ3 、Ｄ5、…、Ｄ2N-1) は下部ソース駆動部１４に、偶数番目のデータ線（Ｄ2 、Ｄ4 、Ｄ6 、…、Ｄ2N) は上部ソース駆動部１２に連結されている。
【０００６】
上部ソース駆動部１２および下部ソース駆動部１４はそれぞれ制御部１００と連結されている。かかる従来の液晶表示装置において各画素に画像信号または画像データを印加する方式は次のようである。外部から入力される画像データが制御部１００に入力されると、制御部１００は奇数列の画素の画像データは下部ソース駆動部１４に、偶数列の画素の画像データは上部ソース駆動部１２に出力する。
【０００７】
開始信号（スタート）がゲート駆動部２０に印加されると、ゲート駆動部２０は一番目のゲート線Ｇ1 に走査信号を供給し、これによって一番目のゲート線Ｇ1 と連結されている画素のスイッチング素子がターンオンされる。このとき、上部ソース駆動部１２および下部ソース駆動部１４は一番目の画素行に該当する画像データを各データ線（Ｄ1 、Ｄ2 、…、Ｄ2N) を通じて一番目の画素行に印加する。
【０００８】
次いで、一番目の画素行にデータがすべて印加されると、一番目のゲート線Ｇ1 に印加された走査信号は切れ、二番目のゲート線Ｇ2 に走査信号が印加される。そうすると、一番目のゲート線Ｇ1 に連結されているスイッチング素子がターンオフされ、二番目のゲート線Ｇ2 に連結されているスイッチング素子がターンオンされながら二番目の画素行に該当する画像信号が印加される。
【０００９】
かかる方式で最後のゲート線ＧM までに順に走査信号が走査されると１フレームの走査が終了し、再び一番目のゲート線Ｇ1 から走査を始めて次のフレームに移る。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、表示画面の解像度が高くなるに従ってさらに多くの数のゲート線が必要な反面、一番目のゲート線から最後のゲート線まで走査するにかかる時間、すなわち１フレームを走査するにかかる時間は制限されているので、１行の画素に画像信号を印加する時間が少なくて画質が低下するという問題点がある。また、表示画面の大面積化に従いデータ線が長くなり、これに従うＲＣ遅延が大きくなるという問題点がある。
【００１１】
従って、本発明はかかる従来の問題点を解決するためのものであって、その目的は、画面を分割駆動することにより、画素にデータを印加する時間を延長して画質を改善することにある。さらに、本発明の目的は、分割駆動の際、１フレームの走査信号を順に連続的に画素に印加して画質の低下を防止することにある。
【課題を解決するための手段】
【００１２】
前記目的を達成するため、本発明に従う行列型表示装置は、多数のグループに分けられている画素、画像信号線および走査信号線を含む。このとき、一つの画素グループに属する画素は同一の画像信号線グループに属する画像信号線および同一の走査信号線グループに属する走査信号線と連結されており、互いに異なる画素グループに属する画素は互いに異なる画像信号線グループに属する画像信号線および互いに異なる走査信号線グループに属する走査信号線と連結されている。
【００１３】
ここで、前記各グループの数は二つであってもよく、この場合は、表示装置の上部に配列されている上部画素グループと下部に配列されている下部画素グループとに分けられる。これによって、走査信号線グループおよび画像信号線グループも上部グループおよび下部グループに分けられる。この場合、上部と下部の境界部分における画像信号線は上部画像信号線と下部画像信号線の信号が同一の電気的な負担を有するよう各種方法で配置することができる。
【００１４】
かかる表示装置を駆動するときには、二つ以上の走査線に同時に信号が印加されるようにし、画像データをメモリから読取る速度がメモリに書き込む速度より遅くして画像データ電圧が画素電極に入力される時間を長くする。このとき、各画素行の駆動条件を同一にするため、１フレームに属する画像データを連続的に出力する。
【発明の効果】
【００１５】
このように、本発明においては、各ゲート線に走査信号が供給される時間を従来の２倍とし、フレームメモリから出力される画像データの周期を入力データの２倍にして駆動するので、従来の方法に比べ、画素にデータが入力される時間が２倍に延長される。このようにして、画素を十分に充電して画質を改善するばかりでなく、電磁気干渉からデータを保護することができ、１フレームの画像データを連続して画素に印加することにより、各画素の駆動条件を同一にして画質を改善することができる。
【発明を実施するための最良の形態】
【００１６】
以下、添付図面を参照して本発明の一実施形態に従う液晶表示装置、その駆動回路および駆動方法について詳細に説明する。図２および図３は本発明の実施形態に従う液晶表示装置およびその駆動回路を示すブロック線図である。
【００１７】
図２からわかるように、本発明の第１実施形態に従う液晶基板１に横に形成されている２ｍ個のゲート線（Ｇ1 、Ｇ2 、…、Ｇ2m) は基板１の上部に位置する上部ゲート線（Ｇ1 、Ｇ2 、…、Ｇm ) と下部に位置する下部ゲート線（Ｇm+1、Ｇm+2 、…、Ｇ2m) の二つのグループに分類され、各グループには同一の数のゲート線が存在する。ここで、上部ゲート線（Ｇ1 、Ｇ2 、…、Ｇm ) は上部ゲート駆動部２２と連結されており、下部ゲート線（Ｇm+1 、Ｇm+2 、…、Ｇ2m)は下部ゲート駆動部２４と連結されている。
【００１８】
さらに、縦に形成されている各データ線（Ｃ1 、Ｃ2 、…、Ｃl ; Ｄ1 、Ｄ2、…、Ｄl ) は上下が分離されている。詳細に説明すると、上部ゲート線（Ｇ1、Ｇ2 、…、Ｇm ) と連結された上部画素行の画素（図示省略、以下、上部画素という）と連結される上部データ線（Ｄ1 、Ｄ2 、…、Ｄl ) と、下部ゲート線（Ｇm+1 、Ｇm+2 、…、Ｇ2m) と連結された下部画素行の画素（図示省略、以下、下部画素という）と連結される下部データ線（Ｃ1 、Ｃ2 、…、Ｃl ) とは互いに分離されている。例えば、一番目の列の上部画素は上部データ線Ｄ1 と連結されており、同一の列の下部画素は下部データ線Ｃ1 と連結されている。ここで、上部データ線（Ｄ1 、Ｄ2 、…、Ｄl ) は上部ソース駆動部１２と連結されており、下部データ線（Ｃ1 、Ｃ2 、…、Ｃl ) は下部ソース駆動部１４と連結されている。もちろん、各画素は一つのゲート線と一つのデータ線にのみ連結されている。
【００１９】
上部および下部ソース駆動部１２、１４は上部および下部フレームメモリ４２、４４と連結されているが、その間にはそれぞれ上部および下部出力バッファ３２、３４が存在する。そして、上部および下部フレームメモリ４２、４４の入力端は入力信号が入る入力バッファ５０と連結されている。ここで、上部および下部フレームメモリ４２、４４は一つのフレームメモリからなることもある。
【００２０】
一方、図３に示す構造においては、ゲート駆動部２０およびフレームメモリ４０がそれぞれ一つだけ存在するということが図２の構造と異なる。すなわち、上部ゲート線（Ｇ1 、Ｇ2 、…、Ｇm ) と下部ゲート線（Ｇm+1 、Ｇm+2 、…、Ｇ2m) が一つのゲート駆動部２０と連結されており、上部および下部ソース駆動部１２、１４が上部および下部出力バッファ３２、３４を媒介にして一つのフレームメモリ４０と連結されている。
【００２１】
ここで、上部データ線（Ｄ1 、Ｄ2 、…、Ｄl ) と下部データ線（Ｃ1 、Ｃ2、…、Ｃl ) の境界部分において各データ線を配置する問題があるが、これを前端ゲート方式と独立配線方式とに分けて説明する。説明の便宜上、ｍ＝２である場合、一つの上部および下部データ線のみを示して説明する。前端ゲート方式を採用する場合を図４および図５の等価回路図を例に挙げて説明する。
【００２２】
図４では、上部ゲート線である一番目、二番目のゲート線Ｇ1 、Ｇ2 と、下部ゲート線である三番目、四番目のゲート線Ｇ3 、Ｇ4 とが横に配置されており、縦に上部データ線Ｄおよび下部データ線Ｃが上部および下部ゲート線Ｇ1 、Ｇ2、Ｇ3 、Ｇ4 と交差し通過している。最上端のゲート線である一番目のゲート線Ｇ1 の上端には保持静電容量を形成せしめるための保持電極用ゲート線Ｇ0 が他のゲート線Ｇ1 、Ｇ2 、Ｇ3 、Ｇ4 と平行に配置されて走査信号が印加される。一方、各画素は画素電極ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４、保持蓄電器ＣＳ１、ＣＳ２、ＣＳ３、ＣＳ４および薄膜トランジスタＴＦＴ１、ＴＦＴ２、ＴＦＴ３、ＴＦＴ４からなる。そして、上部画素である一番目、二番目の画素行の画素は薄膜トランジスタＴＦＴ１、ＴＦＴ２を通じて上部ゲート線Ｇ1 、Ｇ2 および上部データ線Ｄのうち、各一つと連結されており、下部画素である三番目、四番目の画素行の画素は薄膜トランジスタＴＦＴ３、ＴＦＴ４を通じて下部ゲート線Ｇ3 、Ｇ4 および下部データ線Ｃのうち各一つと連結されている。すなわち、各画素電極ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４と連結されてこれを駆動する薄膜トランジスタＴＦＴ１、ＴＦＴ２、ＴＦＴ３、ＴＦＴ４のゲート電極はゲート線Ｇ1 、Ｇ2 、Ｇ3 、Ｇ4 と、ソース電極はデータ線Ｄ；Ｃと、ドレイン電極は画素電極ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４とそれぞれ連結されていて、ゲート線Ｇ1 、Ｇ2 、Ｇ3 、Ｇ4 からの信号に応じてオンまたはオフされ、オンされたときにデータ線からの画像信号を画素電極に伝達する。そして、各画素電極ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４は各保持蓄電器ＣＳ１、ＣＳ２、ＣＳ３、ＣＳ４を媒介に前端のゲート線Ｇ0 、Ｇ1 、Ｇ2 、Ｇ3 と連結されている。ここで、上部データ線Ｄは保持電極用ゲート線Ｇ0 および上部ゲート線Ｇ1 、Ｇ2 と交差し、下部データ線Ｃは下部ゲート線Ｇ3 、Ｇ4 と交差する。さらに、上部データ線Ｄは上部の画素行の画素電極ＰＸ１、ＰＸ２に隣接しており、下部データ線Ｃは下部の一番目の画素行を除いた残り、すなわち四番目の画素行の画素電極ＰＸ４と隣接している。
【００２３】
このとき、ゲート線Ｇ0 、Ｇ1 、Ｇ2 、Ｇ3 、Ｇ4 、画素電極ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４などは上部および下部データ線Ｄ、Ｃと蓄電器をなしてデータ線Ｄ、Ｃに流れる信号に負担を加える静電容量として作用するが、これを分けてみると、データ線Ｄ、Ｃと各ゲート線Ｇ0 、Ｇ1 、Ｇ2 、Ｇ3 、Ｇ4 との重畳によるゲート静電容量Ｃ0 、データ線Ｄ、Ｃと各画素電極ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４との重畳による画素電極静電容量Ｃdp、データ線Ｄ、Ｃと上部基板（図示省略）の共通電極（図示省略）の間に発生する静電容量、データ線Ｄ、Ｃと各薄膜トランジスタＴＦＴ１、ＴＦＴ２、ＴＦＴ３、ＴＦＴ４の間に発生する静電容量などがあり、この中でも、ゲート静電容量Ｃ0 と画素電極静電容量Ｃdpとが重要である。便宜上、蓄電器とその蓄電器の静電容量は同一の符号をつける。
【００２４】
まず、上部データ線Ｄの信号にかかる静電容量を考慮する。上部データ線Ｄは三つのゲート線Ｇ0 、Ｇ1 、Ｇ2 と交叉し、二つの画素電極ＰＸ１、ＰＸ２に隣接して画素電極静電容量Ｃdpをなしているので、上部データ線Ｄの信号に負担を与える静電容量を計算すると、３Ｃ0 ＋２Ｃdpとなる。次に、下部データ線Ｃは二つのゲート線Ｇ3 、Ｇ4 と交叉し、一つの画素電極ＰＸ４に隣接して画素電極静電容量Ｃdpをなしているので、下部データ線Ｃの信号に負担を与える静電容量を計算すると、２Ｃ0 ＋Ｃdpとなり、上部および下部データ線Ｄ、Ｃの信号にかかる静電容量に差異が生じる。従って、上部および下部データ線に同一な信号を印加してもＲＣ遅延が異なり、画素に充電される電圧の大きさに差異が生じる。
【００２５】
かかる問題点をなくすため、図５に示すように、保持電極用ゲート線Ｇ0 の上部に走査信号が印加される追加ゲート線Ｇadd を追加して上部データ線Ｄと交叉するようにする代わりに、上部ゲート線Ｇ1 、Ｇ2 の最後のゲート線、すなわち二番目のゲート線Ｇ2 が上部データ線Ｄと交叉せず下部データ線Ｃと交叉するようにする。結局、上部データ線Ｄは上部ゲート線Ｇ1 、Ｇ2 の最後のゲート線Ｇ2 を除いたすべての上部ゲート線Ｇ1 、保持電極用ゲート線Ｇ0 および追加ゲート線Ｇadd と交叉し、下部データ線Ｃは上部ゲート線Ｇ1 、Ｇ2 のうち、最後のゲート線Ｇ2 と下部ゲート線Ｇ3 、Ｇ4 と交叉する。これと共に、上部画素行の画素電極ＰＸ１、ＰＸ２は上部データ線Ｄと隣接し、下部画素行の画素電極ＰＸ１、ＰＸ２は下部データ線Ｃと隣接するようにする。
【００２６】
このようにすると、図５において、上部データ線Ｄは三つのゲート線Ｇadd 、Ｇ0 、Ｇ1 と交叉し、二つの画素電極ＰＸ１、ＰＸ２と隣接して画素電極静電容量Ｃdpをなしており、下部データ線Ｃも三つのゲート線Ｇ2 、Ｇ3 、Ｇ4 と交叉し、二つの画素電極ＰＸ３、ＰＸ４と隣接して画素電極静電容量Ｃdpをなしているので、上部および下部データ線Ｄ、Ｃの信号それぞれに負担を与える静電容量を計算するといずれも３Ｃ0 ＋２Ｃdpとなり、上部および下部データ線Ｄ、Ｃの信号にかかる静電容量が同一になる。
【００２７】
次に、独立配線方式を採用する場合を図６および図７の回路図を例に挙げて説明する。図６では、上部および下部ゲート線Ｇ1 、Ｇ2 ; Ｇ3 、Ｇ4 が横に配置されており、各ゲート線Ｇ1 、Ｇ2 、Ｇ3 、Ｇ4 の上部にはこれと平行に上部保持電極線である一番目、二番目の保持電極線Ｓ1 、Ｓ2 および下部保持電極線である三番目、四番目の保持電極線Ｓ3 、Ｓ4 が形成されている。上部データ線Ｄおよび下部データ線Ｃが保持電極線Ｓ1 、Ｓ2 、Ｓ3 、Ｓ4 およびゲート線Ｇ1 、Ｇ2、Ｇ3 、Ｇ4 と交叉し縦に通過している。各画素電極ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４は各保持蓄電器ＣＳ１、ＣＳ２、ＣＳ３、ＣＳ４を媒介に保持電極線Ｓ1、Ｓ2 、Ｓ3 、Ｓ4 とそれぞれ連結されており、各画素電極ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４と連結されこれを駆動する薄膜トランジスタＴＦＴ１、ＴＦＴ２、ＴＦＴ３、ＴＦＴ４のゲート電極はゲート線Ｇ1 、Ｇ2 、Ｇ3 、Ｇ4 と、ソース電極は一つのデータ線Ｄ、Ｃと、ドレイン電極は画素電極ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４とそれぞれ連結されている。
【００２８】
ここで、上部データ線Ｄは上部保持電極線Ｓ1 、Ｓ2 および上部ゲート線Ｇ1、Ｇ2 と交叉し、下部データ線Ｃは下部保持電極線Ｓ3 、Ｓ4 および下部ゲート線Ｇ3 、Ｇ4 と交叉する。そして、上部データ線Ｄは上部画素行の画素電極ＰＸ１、ＰＸ２に隣接しており、下部データ線Ｃは下部画素行の画素電極ＰＸ３、ＰＸ４に隣接している。
【００２９】
独立配線方式における別の配置方法である図７では、上部および下部ゲート線Ｇ1 、Ｇ2 ; Ｇ3 、Ｇ4 が横に配置されており、奇数番目のゲート線Ｇ1 ; Ｇ3とその次の偶数番目のゲート線Ｇ2 ; Ｇ4 の間にゲート線Ｇ1 、Ｇ2 、Ｇ3 、Ｇ4 と平行な上部保持電極線Ｓ12および下部保持電極線Ｓ34がそれぞれ配置されている。上部データ線Ｄおよび下部データ線Ｃがゲート線Ｇ1 、Ｇ2 、Ｇ3 、Ｇ4および保持電極線Ｓ12、Ｓ34と交叉し縦に通過している。奇数番目の画素行およびその次の偶数番目の画素行の画素電極ＰＸ１、ＰＸ２；ＰＸ３、ＰＸ４は各保持蓄電器ＣＳ１、ＣＳ２；ＣＳ３、ＣＳ４を媒介に二つの画素行の間に配置されている保持電極線Ｓ12; Ｓ34とそれぞれ連結されており、各画素電極ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４と連結されこれを駆動する薄膜トランジスタＴＦＴ１、ＴＦＴ２、ＴＦＴ３、ＴＦＴ４のゲート電極はゲート線Ｇ1 、Ｇ2 、Ｇ3 、Ｇ4 と、ソース電極は一つのデータ線Ｄ、Ｃと、ドレイン電極は画素電極ＰＸ１、ＰＸ２、ＰＸ３、ＰＸ４とそれぞれ連結されている。
【００３０】
ここで、上部データ線Ｄは上部ゲート線Ｇ1 、Ｇ2 および上部保持電極線Ｓ12と交叉し、下部データ線Ｃは下部ゲート線Ｇ3 、Ｇ4 および下部保持電極線Ｓ34と交叉する。そして、上部データ線Ｄは上部画素行の画素電極ＰＸ１、ＰＸ２に隣接しており、下部データ線Ｃは下部画素行の画素電極ＰＸ３、ＰＸ４に隣接している。
【００３１】
このとき、データ線に負担を与える静電容量としてはデータ線とゲート線との重畳により発生するゲート静電容量Ｃ0 データ線と画素電極との重畳により発生する画素電極静電容量Ｃdp以外にもデータ線と保持電極線の重畳により発生する保持電極線静電容量Ｓ0 が主要であり、その他のデータ線と共通電極との間に発生する静電容量、データ線と薄膜トランジスタとの間に発生する静電容量などがある。
【００３２】
図６の構造においては、上部および下部データ線Ｄ；Ｃはそれぞれ二つのゲート線Ｇ1 、Ｇ2 ; Ｇ3 、Ｇ4 および二つの保持電極線Ｓ1 、Ｓ2 ; Ｓ3 、Ｓ4 と交叉し、それぞれ二つの画素電極ＰＸ１、ＰＸ２；ＰＸ３、ＰＸ４に隣接しているので、上部および下部データ線Ｄ、Ｃの信号に負担を与える静電容量はいずれも２Ｃ0 ＋２Ｃdp＋２Ｓ0になる。一方、図７の構造においては、上部および下部データ線Ｄ；Ｃはそれぞれ二つのゲート線Ｇ1 、Ｇ2 ; Ｇ3 、Ｇ4 および一つの保持電極線Ｓ12; Ｓ34と交叉し、それぞれ二つの画素電極ＰＸ１、ＰＸ２；ＰＸ３、ＰＸ４に隣接しているので、上部および下部データ線Ｄ、Ｃの信号に負担を与える静電容量はいずれも２Ｃ0 ＋２Ｃdp＋Ｓ0になる。結局、独立配線の場合には図６および図７のいずれの場合も、上部および下部データ線Ｄ、Ｃの信号にかかる静電容量が同一である。
【００３３】
次に、本発明の第１実施形態に従う液晶表示装置の動作を図２、図８および図９のタイミング図を参照して説明する。まず、画素の画像データを含む入力信号が外部から入力バッファ５０に入力される。入力バッファ５０からの画像データは、一番目の画素行に該当する画像データから順に垂直および水平同期信号Ｖｓｙｎｃ、Ｈｓｙｎｃによって決められる時刻に、そして書き込みクロック信号ＷＣＫにより決めた速度に合わせて上部フレームメモリ４２に書き込まれて貯蔵される。このようにして、上部フレームメモリ４２に貯蔵される画像データは中間画素行、すなわちｍ番目の画素行に該当する画像データが書き込まれるまで出力されない。
【００３４】
（ｍ＋１）番目の画素行に該当する画像データが下部フレームメモリ４４に書き込まれはじめると同時に、一番目の画素行および（ｍ＋１）番目の画素行に該当する画像データがフレームメモリ４２、４４から読取りクロック信号ＲＣＫによって決まる速度に従い出力されてそれぞれ上部出力バッファ３２および下部出力バッファ３４に入力されはじめる。このとき、読取りクロック信号ＲＣＫは書き込みクロック信号ＷＣＫの１／２の周波数を有するので、出力される画像データは入力された画像データに比べ周期が２倍増加する。
【００３５】
上部および下部出力バッファ３２、３４に貯蔵された画像データはそれぞれ上部および下部ソース駆動部１２、１４に入力される。一方、これと同時に、上部ゲート駆動部２２および下部ゲート駆動部２４には同時に開始信号（スタート１、スタート２）が印加され、一番目のゲート線Ｇ1および（ｍ＋１）番目のゲート線Ｇm+1 に走査信号が同時に供給され始める。このとき、各ゲート線に走査信号が供給される時間は従来に比べ２倍とする。そうすると、上部および下部ソース駆動部１２、１４からの画像データがそれぞれ上部および下部データ線Ｄ1 、Ｄ2 、…、Ｄl ; Ｃ1 、Ｃ2 、…、Ｃl を通じて一番目の画素行および（ｍ＋１）番目の画素行に入力される。このとき、各ゲート線に走査信号が供給される時間が従来の２倍であるばかりでなく、フレームメモリ４２、４４から出力される画像データの周期が従来の２倍であるので、従来の方法に比べ画素にデータが入力される時間が２倍に増加する。
【００３６】
図８からみると、フレームＡの折半であるｍ番目の画素行の画像データが入力されたとき、フレームＡの上部データ（ｕｐ Ａ）と下部データ（ｄｏｗｎ Ａ）が同時に出力し始め、フレームＢの折半が入力される直前にフレームＡの出力が終了し、フレームＢの折半が入力された直後にフレームＢの出力が始まる。このように、上記においてはフレームＡの折半が入力された後上部データ（ｕｐ Ａ）と下部データ（ｄｏｗｎ Ａ）が同時に出力される方式を採択しているが、上部データ（ｕｐ Ａ）の出力時刻は任意にすることができる。例えば、図９に示すように、上部データ（ｕｐ Ａ）はフレームＡが入力されると同時に出力され、フレームＡの折半が入力された後下部データ（ｄｏｗｎ Ａ）が出力されるようにすることもできる。このようにする場合には、図２において、フレームＡが入力されるとき、開始信号（スタート１）が上部ゲート駆動部２２に印加されて一番目のゲート線Ｇ1 から走査信号が印加され、フレームＡの折半が入力された直後、直ぐに開始信号（スタート２）が下部ゲート駆動部２４に印加されて（ｍ＋１）番目のゲート線Ｇm+1 から走査信号が印加される。
【００３７】
また、フレームＡの折半以上が入力された後、ある時点であってもフレームＡの上部データ（ｕｐ Ａ）および下部データ（ｄｏｗｎ Ａ）を同時に出力することができる。例えば、図１０に示すように、フレームＡの入力が終了し、フレームＢの入力が始まるとき、上部ゲート駆動部２２および下部ゲート駆動部２４に同時に開始信号（スタート１、スタート２）が印加されてフレームＡの上部および下部データ（ｕｐ Ａ、ｄｏｗｎ Ａ）が一番目の画素行および（ｍ＋１）番目の画素行から順に印加される。
【００３８】
以上のような駆動方法においては、あるフレームの（ｍ＋１）番目の画素行の画像データ出力時刻は以前のフレームのｍ番目の画素行の出力時刻とは一定の時間間隔ｔ１を有している。かかる出力時刻の差異は、（ｍ＋１）番目の画素行の電圧保持比(holding ratio）が他の画素行とは差異が出るようにし、これによって、（ｍ＋１）番目の画素行の明るさが他の画素行の明るさと差異があるという結果になる。
【００３９】
なお、前端ゲート方式である場合には画素の保持蓄電器が前端ゲート線に連結されているので、この保持蓄電器の静電容量がゲート線の抵抗と混合されて画像信号にＲＣ歪曲が発生する。つまり、図１１に示されるように、実際に入力される走査信号のパルスが理想的な階段波形態を示さないで、一定の時間の間残留電圧ΔＶが残っている。しかし、保持蓄電器と並列に連結されている液晶蓄電器は静電容量が相対的に大きい保持蓄電器と連結されている前端ゲート波形を基準にして充電され、一番目ないしｍ番目の画素行および（ｍ＋２）番目ないし最後の画素行は前端に次いで連続的に充電されるため、図１１に示すように、各画素行の充電電圧は前端ゲート電圧で現れる残留電圧ΔＶほどに縮まる。ｍ番目の画素列の走査信号と（ｍ＋１）番目の走査信号とはｔ１ほどの時間の差異があるので、つまり、ｍ番目の画素行の走査信号が既に一定値を保持する理想的な直流電圧の状態にあるとき、（ｍ＋１）番目の画素行の画素が充電されるので、前端ゲート線の残留電圧の影響を全く受けない。従って、（ｍ＋１）番目の画素は同一のデータ電圧を印加しても他の画素とは明るさが異なる。
【００４０】
かかる問題点をなくすためには、（ｍ＋１）番目の画素行の駆動条件を他の画素行の駆動条件と同一にする必要がある。これを本発明の第２実施形態と関連した図２、図３および図１２を参照して説明する。ただし、図２においては、フレームメモリ４２、４４が二つの場合を示しているが、本実施形態に適用する場合においては一つだけであっても十分である。便宜上、図３を基準にして説明するが、図２の場合は説明を付加し、図２における上部および下部フレームメモリ４２、４４は一つであることにして説明する。
【００４１】
まず、画素の画像データを含む入力信号が外部から入力バッファ５０に入力される。入力バッファ５０からの画像データは、一番目の画素行に該当する画像データから順に垂直および水平同期信号Ｖｓｙｎｃ、Ｈｓｙｎｃにより決まる時刻に、そして書き込みクロック信号ＷＣＫにより決まった速度に合わせてフレームメモリ４０に書き込まれて貯蔵される。これと同時に、一番目の画素行に該当する画像データがフレームメモリ４０から読取りクロック信号ＲＣＫによって決まる速度に従い出力されて上部出力バッファ３２に入力され始める。
【００４２】
一方、これと同時に、ゲート駆動部２０には開始信号Ａ（スタート）が印加され、これによって、一番目のゲート線Ｇ1 から走査信号が順に印加される。ただし、図２の場合には上部ゲート駆動部２２に開始信号Ｂ（スタート１）が印加され、これによって、一番目のゲート線Ｇ1 から走査信号が順に印加される。読取りクロック信号ＲＣＫは書き込みクロック信号ＷＣＫの１／２の周波数を有するので、フレームＡの入力が終了するとき、上部データ（ｕｐ Ａ）の出力が終了する。
【００４３】
上部データ（ｕｐ Ａ）の出力が終了すると同時に、フレームメモリ４０に貯蔵されている下部データ（ｄｏｗｎ Ａ）が出力し始める。一方、図２の場合には、ｍ番目のゲート線Ｇm の走査信号が印加される途中に下部ゲート駆動部２４に開始信号Ｂ（スタート２）が印加され、これによって、ｍ番目のゲート線Ｇmに対する走査信号の印加が終了した直後、次いで、（ｍ＋１）番目のゲート線に走査信号が印加し始める。従って、下部データ（ｄｏｗｎ Ａ）の出力は上部データ（ｕｐ Ａ）の出力と連続性を有する。
【００４４】
一方、フレームＢの入力がフレームＡの入力が終了した後、時間間隔ｔ２をもって開始し、これと共に再び開始信号Ａ（スタート）または開始信号Ｂ（スタート１）がゲート駆動部２０、２２に印加されフレームＢの上部データ（ｕｐ Ｂ）が入力されると同時に出力される。このようにすると、画像データが一番目の画素行から最後の画素行に至るまでに連続的に入力されるので、すべての画素が同一の駆動条件を備えるようになり、本発明の第１実施形態における問題点を解決することができる。
【００４５】
前記においては、フレームＡの入力と共に上部データ（ｕｐ Ａ）が出力され連続的に下部データ（ｄｏｗｎ Ａ）が出力される方法を取っているが、上部データ（ｕｐ Ａ）の出力時期は適切に調節することができる。例えば、フレームＡの入力が始まった後、一定の時間が経過してフレームＡの上部データ（ｕｐＡ）が出力され、上部データ（ｕｐ Ａ）の出力が終了されると同時に下部データ（ｄｏｗｎ Ａ）の出力が始まる方法とすることができる。
【図面の簡単な説明】
【００４６】
【図１】従来の液晶表示装置およびその駆動回路を示すブロック線図
【図２】本発明の実施形態に従う液晶表示装置およびその駆動回路を示すブロック線図
【図３】本発明の実施形態に従う液晶表示装置およびその駆動回路を示すブロック線図
【図４】本発明の実施形態に従う液晶表示装置を示す等価回路図
【図５】本発明の実施形態に従う液晶表示装置を示す等価回路図
【図６】本発明の実施形態に従う液晶表示装置を示す等価回路図
【図７】本発明の実施形態に従う液晶表示装置を示す等価回路図
【図８】本発明の第１実施形態に従う液晶表示装置の駆動方法に用いられる走査信号および画像データのタイミング図
【図９】本発明の第１実施形態に従う液晶表示装置の駆動方法に用いられる走査信号および画像データのタイミング図
【図１０】本発明の第１実施形態に従う液晶表示装置の駆動方法に用いられる走査信号および画像データのタイミング図
【図１１】本発明の第１実施形態に従う液晶表示装置の駆動方法において実際に入力される走査信号を示すタイミング図
【図１２】本発明の第２実施形態に従う液晶表示装置の駆動方法に用いられる走査信号および画像データのタイミング図
【符号の説明】
【００４７】
１２ 上部ソース駆動部
１４ 下部ソース駆動部
２０ ゲート駆動部
２２ 上部ゲート駆動部
２４ 下部ゲート駆動部
３２ 上部出力バッファ
３４ 下部出力バッファ
４０ フレームメモリ
４２ 上部フレームメモリ
４４ 下部フレームメモリ
５０ 入力バッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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