(57)【要約】【課題】ファインピッチ化に対応しうる異方導電性シート等を提供する。【解決手段】多孔質ＰＴＦＥ膜からなるフレーム板２をマスク膜１１，１２により挟んで積層体１４を構成した後、貫通孔５の形成、触媒液への浸漬によるコロイド粒子層１５の形成を行う。さらに、活性化処理により形成される触媒粒子６ａを核として、無電解めっきにより、Ｃｕ層６ｂ及びＮｉ−Ｐ合金層６ｃを順に形成する。また、置換金めっきにより下地Ａｕ層３ｄ１を形成した後、自己触媒型無電解めっきにより、上側Ａｕ層３ｄ２を形成する。下地Ａｕ層６ｄ１および上側Ａｕ層６ｄ１からなる厚いＡｕ層６ｄを有し、Ｃｕ酸化物の析出がほとんどなく、電気抵抗値が小さい筒状電極膜６が得られる。【選択図】図３
2008066077.tif 000002
【特許請求の範囲】
【請求項１】
複数の微細孔を有する多孔質樹脂からなるフレーム板と、
前記フレーム板を板厚方向に貫通する複数の貫通孔と、
前記各貫通孔の内壁面および微細孔内を含む内壁部に形成された筒状電極膜とを備え、
前記筒状電極膜は、
前記内壁部における多孔質樹脂の表面に付着した無電解めっきの触媒粒子と、
前記触媒粒子の周囲に形成されたＣｕ層と、
前記Ｃｕ層の上に形成されたＮｉ合金層と、
前記Ｎｉ合金層の上に形成され、厚さが０．１〜０．５μｍの範囲にあるＡｕ層と、
を有している異方導電性シート。
【請求項２】
請求項１記載の異方導電性シートにおいて、
前記フレーム板は、多孔質ポリテトラフロロエチレン樹脂からなる、異方導電性シート。
【請求項３】
複数の微細孔を有する多孔質樹脂からなるフレーム板に、板厚方向に貫通する複数の貫通孔を形成する工程（ａ）と、
前記貫通孔の内壁部における多孔質樹脂の表面に触媒粒子を付着させる工程（ｂ）と、
前記触媒粒子を核とする無電解めっきにより、前記触媒粒子の周囲にＣｕ層を形成する工程（ｃ）と、
無電解めっきにより、前記Ｃｕ層の上にＮｉ合金層を形成する工程（ｄ）と、
前記Ｎｉ合金層の上に、厚さが０．１〜０．５μｍの範囲にあるＡｕ層を形成する工程（ｅ）と
を含む異方導電性シートの形成方法。
【請求項４】
請求項３記載の異方導電性シートの形成方法において、
前記工程（ａ）では、多孔質ポリテトラフロロエチレン樹脂からなるフレーム板を用いる、異方導電性シートの形成方法。
【請求項５】
請求項３または４記載の異方導電性シートの形成方法において、
前記工程（ｅ）は、
置換金めっきにより、下地Ａｕ層を形成する工程と、
自己触媒型無電解めっきにより、下地Ａｕ層の上に無電解Ａｕ層を形成する工程と
を含む、異方導電性シートの形成方法。
【請求項６】
請求項１または２記載の異方導電性シートと、
前記異方導電性シートが搭載される回路基板と
を貼り合わせてなる積層シート体。
【請求項７】
請求項１または２記載の異方導電性シートと、
前記異方導電性シートが搭載される回路基板と、
前記異方導電性シート，前記回路基板および被検査体を互いに電気的に接続された状態に保持するための保持手段と
を備えている検査ユニット。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の検査に用いられる異方導電性シートおよびその形成方法や、異方導電性シートを用いた積層シート体および検査ユニットに関する。
【背景技術】
【０００２】
従来より、半導体デバイスの初期故障を取り除くスクリーニング手法の一つとして、バーンイン試験が行われている。バーンイン試験では、半導体デバイスの動作条件よりも高温かつ高圧の加速ストレスを印加し、故障発生を加速して短時間で不良品を取り除いている。例えば、パッケージングされた半導体デバイスをバーンインボードに多数個配置し、高温槽中にて、外部から加速ストレスとなる電源電圧及び入力信号を一定時間印加する。その後、半導体デバイスを外部に取り出して、良品と不良品との判定試験を行う。判定試験では、半導体デバイスの欠陥によるリーク電流の増加、多層配線の欠陥による不良品、コンタクトの欠陥などを判定する。半導体デバイスは、一般には、ＢＧＡ(Ball Grid Array) 、ＬＧＡ(Land Grid Array) 、ＰＬＣＣ(Plastic Leaded Chip Carrier) 等の表面実装型ＬＳＩである。
【０００３】
例えば、半導体デバイスのバーンイン試験を行う場合、ＢＧＡ(Ball Grid Array) 、ＬＧＡ(Land Grid Array) 、ＰＬＣＣ(Plastic Leaded Chip Carrier) 等の表面実装型ＬＳＩ表面の電極パッドを介して試験を行う。その際、半導体デバイスの電極パッドと検査用治具のヘッド電極との間の電極高さのバラツキによる接触不良を補うため、通常、これらの電極間に、膜厚方向のみに導電性を有する異方導電性シート（インタ−ポーザ（ｉｎｔｅｒｐｏｓｅｒ））を挟んで試験を行う。この異方導電性シートは、表面電極に対応するパターンに従って配置された導通部において、板厚方向のみに導電性を示すものである。
【０００４】
上記異方導電性シートは、バーンイン試験用の検査用治具の構成部品としてだけでなく、ＬＳＩとプリント回路基板（ＰＣＢ）との接続用ソケットや電気コネクタ、さらには、プリント回路基板間の接続用の電気コネクタとして用いられる。
【０００５】
上記異方導電性シートとして、特許文献１には、フレーム板として多孔質ＰＴＦＥを用い、各孔の内壁面上に無電解めっきにより筒状電極膜を形成して、この筒状電極膜を導通部とする技術が開示されている。その際、低抵抗性を保持するために、筒状電極膜として、触媒粒子であるＰｄの上にＣｕ層を形成し、さらに、Ｃｕ層をＮｉ合金層で覆った後置換金メッキでＡｕ層を形成することが開示されている（段落［００５３］〜［００５５］参照）。一般的な置換金めっきのめっき液においては、溶解したＣｕの蓄積により、めっき反応が低下するため、置換金めっき層の下地としてＮｉ合金層が形成される。このＮｉ合金層は、ＣｕのＡｕへの拡散を防止するためのバリア層として機能する。
【０００６】
【特許文献１】特開２００４−２６５８４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１の技術を用いて製造された異方導電性シートにおいて、比較的高温のバーンイン試験に長時間使用すると、拡散により電極膜表面に達したＣｕが酸化し、筒状電極膜の電気抵抗が大きく上昇することが問題となっている。
【０００８】
本発明の目的は、信頼性の高い、かつ、ファインピッチ化に適した異方導電性シートおよびその形成方法、この異方導電性シートを用いた積層シート体および検査ユニットを提供することにある。
【課題を解決するための手段】
【０００９】
本発明の異方導電性シートは、多孔質樹脂からなるフレーム板を貫通する複数の貫通孔の各内壁部において、触媒粒子の周囲に順に積層され、Ｃｕ層、Ｎｉ合金層、および厚さが０．１〜０．５μｍの範囲にあるＡｕ層を有する筒状電極膜を備えている。
【００１０】
これにより、Ｃｕ酸化物の析出を抑制することができ、信頼性の高い筒状電極膜が得られる。しかも、電気抵抗値も要求レベル内に収めることができるので、ファインピッチ化に対応した筒状電極膜の寸法縮小が可能になる。
【００１１】
フレーム板を多孔質ポリテトラフロロエチレン樹脂によって構成することにより、繰り返し試験荷重を印加したときにも弾力性を失うことがないので、特に高い信頼性を発揮することができる。
【００１２】
本発明の異方導電性シートの形成方法は、多孔質樹脂からなるフレーム板に複数の貫通孔を形成しておいて、貫通孔の内壁部における多孔質樹脂の表面に触媒粒子を付着させてから、貫通孔の内壁部において触媒粒子の周囲にＣｕ層，Ｎｉ合金層を順に形成し、さらに，Ｎｉ合金層の上に、厚さが０．１〜０．５μｍのＡｕ層を形成する方法である。
【００１３】
この方法により得られた筒状電極膜は、Ｃｕ酸化物の析出がほとんどなく、信頼性が高い。しかも、電気抵抗値も要求レベル内に収めることができる。従って、電気的抵抗の小さい筒状電極膜を備え、ファインピッチ化に対応しうる異方導電性シートの作製に適した方法となる。
【００１４】
Ａｕ層を形成する際には、置換金めっきにより下地Ａｕ層を形成した後、自己触媒型無電解めっきにより下地Ａｕ層の上に無電解Ａｕ層を形成することにより、厚いＡｕ層を容易に形成することができる。
【００１５】
本発明の異方導電性シートの作成方法においても、フレーム板が、多孔質ポリテトラフロロエチレン樹脂によって構成されていることが好ましい。
【００１６】
本発明の積層シート体は、上記異方導電性シートに加えて、異方導電性シートを搭載する回路基板を備えている。
【００１７】
これにより、Ｃｕ酸化物の析出がほとんどなく信頼性の高い、かつ電気抵抗値が低い、ファインピッチ化に対応した寸法の小さい筒状電極膜を備えることができ、高密度実装された半導体デバイスなどの検査に適した積層シート体が得られる。また、予め回路基板と異方導電性シートとが一体的に固定されているので、両者の電極同士の位置あわせの手間が省略でき、試験等の迅速化を図ることができる。
【００１８】
本発明の検査ユニットは、上記異方導電性シート、異方導電性シートを搭載する回路基板、および被検査体を互いに電気的に接続された状態に保持するための保持手段を備えている。
【００１９】
これにより、Ｃｕ酸化物の析出がほとんどなく信頼性がたかく、かつ電気抵抗値が低い、ファインピッチ化に対応した寸法の小さい筒状電極膜を備えることができ、高密度実装された半導体デバイスなどの検査に適した検査ユニットが得られる。
【発明の効果】
【００２０】
本発明の異方導電性シートまたはその形成方法によると、高信頼性の無電解めっき層を有し、電気的抵抗の小さい筒状電極膜を利用して、ファインピッチ化に適した異方導電性シートが得られる。
【００２１】
本発明の積層シート体または検査ユニットによると、電気的抵抗の小さい筒状電極膜を有し、ファインピッチ化に適した異方導電性シートを利用して、高密度実装された半導体デバイスなどの検査に適した積層シート体または検査ユニットが得られる。
【発明を実施するための最良の形態】
【００２２】
（実施の形態１）
−異方導電性シートの構造−
図１は、実施の形態１に係る異方導電性シート１の構造を示す斜視図である。図２は、図１に示すII-II線における異方導電性シート１の断面図である。図１および図２に示すように、本実施の形態の異方導電性シート１は、多数の微細孔を有する多孔質樹脂からなる矩形平板状のフレーム板２（厚さがたとえば約６００μｍ）と、フレーム板２の第一面３と第二面４との間を板厚方向に貫通する多数の貫通孔５と、貫通孔５の内壁部に形成された導通部となる筒状電極膜６とを備えている。これにより、板厚方向に導電性を有し板面方向には導通性がないという、異方導電性機能が付与される。貫通孔５は、径ｄが１０μｍ程度の微細孔であり、ピッチｐは２５μｍ程度にファインピッチ化されている。異方導電性シート１は、半導体デバイスのバーンインテスト等の高温環境下で用いられるので、フレーム板２は、耐熱性が高いことが必要である。かつ、導通部となる各筒状電極膜６間の電気的短絡を防ぐために、フレーム板２は絶縁体であることが必要である。しかも、後述するように、本実施の形態では、異方導電性シート１に弾性と高強度とを併せてもたせるために、フレーム板２を多孔質膜の合成樹脂によって構成している。なお、半導体デバイスのバーンイン試験などに用いる導電性シートにおいては、ファインピッチ化のために、貫通孔５の径が１５μｍ以下であることが好ましいが、１５μｍを超えるものであっても、本発明の効果を得ることができるので、たとえば径が３００μｍに達する貫通孔が形成されたものでもよい。
【００２３】
本実施の形態の多孔質膜のフレーム板２を構成する合成樹脂材料としては、ポリテトラフルオロエチレン（ＰＴＦＥ）、テトラフルオロエチレン／ヘキサフルオロプロピレン共重合体（ＦＥＰ）、テトラフルオロエチレン／パーフルオロアルキルビニルエーテル共重合体（ＰＦＡ）、ポリふっ化ビニリデン（ＰＶＤＦ）、ポリふっ化ビニリデン共重合体、エチレン／テトラフルオロエチレン共重合体（ＥＴＦＥ樹脂）などのフッ素樹脂；ポリイミド（ＰＩ）、ポリアミドイミド（ＰＡＩ）、ポリアミド（ＰＡ）、変性ポリフェニレンエーテル（ｍＰＰＥ）、ポリフェニレンスルフィド（ＰＰＳ）、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリスルホン（ＰＳＵ）、ポリエーテルスルホン（ＰＥＳ）、液晶ポリマー（ＬＣＰ）などのエンジニアリングプラスチック、などが挙げられる。これらの中でも、耐熱性、加工性、機械的特性、誘電特性などを総合的に考慮すると、ＰＴＦＥが好ましい。したがって、本実施の形態においては、フレーム板２として、多孔質ＰＴＦＥ膜（多孔質ポリテトラフルオロエチレン膜）を用いている。本実施の形態においては、後述するように、延伸法により得られた多孔質ＰＴＦＥ膜を用いているので、フレーム板２は、それぞれＰＴＦＥにより形成された非常に細い繊維（フィブリル）と該繊維によって互いに連結された結節（ノード）とからなる微細繊維状組織（多孔質構造）を有している。
【００２４】
本実施の形態においては、フレーム板２として使用する多孔質ＰＴＦＥ膜は、気孔率が２０〜８０％程度であることが好ましい。多孔質ＰＴＦＥ膜は、微細孔の平均孔径が１０μｍ以下あるいはバブルポイントが２ｋＰａ以上であることが好ましく、導通部のファインピッチ化の観点からは、平均孔径が１μｍ以下あるいはバブルポイントが１０ｋＰａ以上であることがより好ましい。多孔質ＰＴＦＥ膜の膜厚は、使用目的や使用箇所に応じて適宜選択することができるが、通常、０．０５〜３ｍｍ程度である。
【００２５】
筒状電極膜６は、貫通孔５の内壁面および微細孔内を含む内壁部に、管厚が０．２〜５０μｍの多層金属めっき層（無電解めっき層）を有している。つまり、無電解めっきの際に、内壁面から微細孔内に侵入した触媒粒子や金属によって、多孔質ＰＴＦＥ膜の繊維も含まれる表面領域に筒状電極膜６が形成されている。本実施の形態では、筒状電極膜６は、繊維の表面に付着した触媒粒子を核として堆積したＣｕ層、Ｎｉ合金層およびＡｕ層によって構成されている。。Ｎｉ合金層は、無電解めっきの際に置換金めっきを行うための下地層として必要であるとともに、Ｃｕ層からのＡｕ層へのＣｕ原子の移動に起因する酸化物の生成を防止するバリア層としても機能している。
【００２６】
上記のように、筒状電極膜６は、酸化防止及び電気的接触性を高めるため、酸化防止剤を使用するか、貴金属もしくは貴金属の合金で被覆しておくことが好ましい。貴金属としては、電気抵抗の小さい点で、パラジウム，ロジウム，金，銀が好ましい。貴金属層の厚さは、０．０５〜０．５μｍが好ましく、０．０１〜０．１μｍがより好ましい。この被覆層の厚みが薄すぎると、電気的接触性の改善効果が小さく、厚すぎると、製造コストが増大するため、いずれも好ましくない。たとえば、筒状電極膜６の表面を金で被覆する場合、８ｎｍ程度以上のニッケルで下地金属層を被覆した後、置換金めっきを行う方法が効果的である。
【００２７】
上述のように、無電解めっきの際、触媒粒子は貫通孔５の内壁面だけでなく多孔質ＰＴＦＥ膜の微細孔から内部に侵入して繊維の表面に付着するので、多層金属めっき層も、多孔質ＰＴＦＥ膜の微細孔から内部に浸透して堆積されている。すなわち、図２に示す管厚ｔの領域（内壁部）には、多層金属めっき層だけでなく多孔質ＰＴＦＥ膜の繊維も混在していることになる。この筒状電極膜６は、多孔質構造の樹脂部の表面に付着して形成されているため、筒状電極膜６自体も多孔質としての特性を有している。つまり、異方導電性シート１の板厚方向に圧縮荷重を加えることにより、各筒状電極膜６間の絶縁性を維持しつつ、異方導電性シート１の板厚方向のみに導電性が付与される（異方導電性）。また、圧縮荷重を除去すると、筒状電極膜６を含む異方導電性シート１全体が弾性回復するので、本実施の形態の異方導電性シート１は、繰り返して使用することができる。
【００２８】
後に詳しく説明するが、本実施の形態においては、筒状電極膜６の管厚ｔは、１０μｍ程度であり、所定の圧縮量（１５０μｍ程度）を加えた時に導通部である筒状電極膜６の抵抗値が０．５Ω以下になるように設定されている。なお、圧縮量は、通常、フレーム板２の厚さの１／４程度に設定されており、本実施の形態においては、厚さ約６００μｍのフレーム板２を用いているために、圧縮量を１５０μｍとしている。ただし、異方導電性シート１のタイプや被検査対象によって必要な抵抗値は異なっているので、接触度合いにばらつきのある各筒状電極膜６の抵抗値が、いずれも所望の抵抗値以下に収まる圧縮量であればよい。
【００２９】
−異方導電性シートの製造工程−
図３（ａ）〜（ｅ）は、実施の形態１に係る異方導電性シート１の製造工程を示す斜視図である。以下、図３（ａ）〜（ｅ）を参照しつつ、異方導電性シートの製造工程について説明する。
【００３０】
図３（ａ）に示す工程では、多孔質ＰＴＦＥ膜であるフレーム板２を準備する。一般に、合成樹脂を用いて多孔質膜を作製する方法としては、造孔法、相分離法、溶媒抽出法、延伸法、レーザ照射法などが挙げられる。合成樹脂を用いて多孔質膜を形成することにより、板厚方向に弾性を持たせることができるとともに、誘電率をさらに下げることができる。特に、延伸法により得られた多孔質膜（本実施の形態では多孔質ＰＴＦＥ膜）は、耐熱性、加工性、機械的特性、誘電特性などに優れ、しかも均一な孔径分布を有する多孔質膜が得られ易いため、異方導電性シートの基板（フレーム板２）には最適の材料である。
【００３１】
本実施の形態の多孔質ＰＴＦＥ膜は、例えば、特公昭４２−１３５６０号公報に記載の方法により製造することができる。まず、ＰＴＦＥの未焼結粉末に液体潤滑剤を混合し、ラム押し出しによってチューブ状または板状に押し出す。厚みの薄いシートが所望な場合は、圧延ロールによって板状体の圧延を行う。押出圧延工程の後、必要に応じて、押出品または圧延品から液体潤滑剤を除去する。こうして得られた押出品または圧延品を少なくとも一軸方向に延伸すると、未焼結の多孔質ＰＴＦＥが膜状で得られる。未焼結の多孔質ＰＴＦＥ膜は、収縮が起こらないように固定しながら、ＰＴＦＥの融点である３２７℃以上の温度に加熱して、延伸した構造を焼結・固定すると、強度の高い多孔質ＰＴＦＥ膜が得られる。多孔質ＰＴＦＥ膜がチューブ状である場合には、チューブを切り開くことにより、平らな膜にすることができる。
【００３２】
次に、図３（ｂ）に示す工程では、延伸法により得られた多孔質ＰＴＦＥ膜であるフレーム板２の両面に、マスク膜１１，１２を融着させて３層構成の積層体１４を形成し、積層体１４全体に貫通孔５を形成する（破線参照）。マスク膜１１，１２は、フレーム板２と同じ材質のＰＴＦＥ膜、好ましくは多孔質ＰＴＦＥ膜を用いる。このとき、たとえば、積層された３枚の多孔質ＰＴＦＥ膜の両面を２枚のステンレス板で挟み、各ステンレス板を高温に加熱することにより、３層の多孔質ＰＴＦＥ膜を互いに融着させることができる。
【００３３】
一般に、合成樹脂の特定位置の膜厚方向に貫通孔を形成する方法としては、例えば、化学エッチング法、熱分解法、レーザ光や軟Ｘ線照射によるアブレーション法、超音波法などが挙げられる。延伸法による多孔質ＰＴＦＥ膜からなる積層体１４については、シンクロトロン放射光または波長２５０ｎｍ以下のレーザ光を照射する方法、及び超音波法が好ましい。
【００３４】
シンクロトロン放射光または波長２５０ｎｍ以下のレーザ光を照射して貫通孔５を形成する場合には、貫通孔５を形成する前に、積層体１４の上面に光遮蔽シート（図示せず）を形成する。光遮蔽シートとしては、例えば、タングステンシートが好ましい。タングステンシートに、フォトリソグラフィーなどを用いて複数の開口部を形成し、この開口部を光透過部とする。光遮蔽シートの複数の開口部より積層体１４側に光が透過し照射された箇所は、エッチングされて貫通孔５が形成される。光遮蔽シートの開口部のパターンは、円形、星型、八角形、六角形、四角形、三角形など任意の形状が可能である。開口部の孔径は、使用する多孔質ＰＴＦＥ膜の平均孔径より大きければよい。貫通孔５の孔径は、作製される異方導電性シート１の筒状電極膜６（筒状電極膜）のサイズを決定するので、作製したい筒状電極膜６のサイズに応じて適宜形成すればよい。異方導電性シート１を高密度実装された半導体デバイスの検査用（バーンイン試験等）のインターポーザとして使用する場合には、貫通孔５間のピッチｐは、３０μｍ以下にファインピッチ化されていることが好ましい。この方法による貫通孔５の径ｄは、一般的には、５〜１００μｍ程度であるが、ファインピッチ化に対応するためには、１５μｍ以下が好ましい。
【００３５】
超音波法により貫通孔５を形成する方法についての説明は省略するが、特開２００４−２６５８４４号公報（段落［００４２］〜［００５１］参照）に開示されている通りである。通常のパンチング法により多孔質ＰＴＦＥ膜に貫通孔５を形成すると、バリが発生して、付着物のない正確な形状の貫通孔５を形成することが困難である。これに対して、同公報の超音波法により加工すると、多孔質ＰＴＦＥ膜に容易かつ安価に所望の形状の貫通孔５を形成することができる。その場合にも、貫通孔５の断面形状は、円形、星型、八角形、六角形、四角形、三角形など任意である。この方法による貫通孔５の径ｄは、微小孔が適した用途分野では、通常５〜１００μｍ、好ましくは５〜３０μｍ程度にすることができ、他方、比較的大径孔が適した分野では、通常１００〜１０００μｍ、好ましくは３００〜８００μｍ程度にすることができる。また、ドリルなどを用いた機械加工によって、貫通孔５を形成してもよい。
【００３６】
次に、図３（ｃ）に示す工程では、積層体１４のコンディショニング、水洗、プレディップを経て、触媒の付与を施す。コンディショニングの目的は、撥水性を有するＰＴＦＥの表面にできるだけ親水性を持たせること、および後の工程における触媒粒子の付着を容易化することにある。多孔質ＰＴＦＥ膜に対しては、コンディショナーとして、エタノール等のアルコールや、界面活性剤などを含む溶液を用い、コンディショナーを多孔質構造中の各繊維まで浸透させる。
【００３７】
そして、プレディップ工程の終了後に、積層体１４を、Ｐｄを含む触媒液（たとえば塩化スズ−塩化パラジウムコロイド液）に浸して、積層体１４を構成するＰＴＦＥの各繊維の表面にＰｄ化合物からなるコロイド粒子を付着させて、貫通孔５の内壁部などの表面領域に、各繊維表面にコロイド粒子が付着してなるコロイド粒子付着領域１５を形成する。触媒液中のＰｄ濃度は、約１００ｐｐｍである。コロイド粒子付着領域１５において、コロイド粒子は連続した層になることは少なく、島状の層となっていることが多い。このとき、各マスク膜１１，１２の露出している部分の表面領域（図３（ｃ）に示すハッチング領域）にもコロイド粒子付着領域１５が形成されることになる。なお、プレディップ工程を省略しても、本発明の効果を発揮することはできる。
【００３８】
そして、この工程によって、後の工程で、多孔質ＰＴＦＥ膜の各繊維の表面に触媒粒子が均一に分散して付着することになり、無電解めっきにより形成される筒状電極膜６の電気抵抗値を抑制することができる。ただし、この工程では、Ｐｄ化合物からなるコロイド粒子がＰＴＦＥの繊維の表面に付着していて、Ｐｄ単体が付着しているわけではない。触媒付与の工程が終了すると、積層体１４の水洗を行なって、次工程に進む。
【００３９】
次に、図３（ｄ）に示す工程で、フレーム板２の両面からマスク膜１１，１２をはがす。このとき、フレーム板２の両面にはコロイド粒子形成領域１５は形成されていない。一方、フレーム板２の側端部もコロイド粒子付着領域１５が形成されているが、この部分に形成されているコロイド粒子付着領域１５は、この工程の終了後、または無電解めっきの終了後に適宜除去される。
【００４０】
次に、図３（ｅ）に示す工程で、無電解めっきを行なって、筒状電極膜６を形成するが、その前に、希塩酸、希硫酸等を用いて、Ｐｄ化合物からなるコロイド粒子中のＰｄを活性化する処理を行う。これにより、活性化された触媒粒子６ａが形成される。この触媒粒子６ａは、Ｐｄ化合物（たとえばパラジウム−塩化スズ）と、Ｐｄ単体とを含んでいるのが一般的であり、すべてのコロイド粒子がＰｄ単体に変化していなくても、Ｐｄが表面に露出していれば、無電解めっきの触媒としての機能は発揮することができる。その後、フレーム板２の表面に付着している処理液を水洗により洗い落とす。
【００４１】
無電解めっき工程では、硫酸銅などの銅イオンを含む溶液と、ホルムアルデヒドなどの還元剤とを用いた無電解Ｃｕめっきにより、硫酸銅溶液などから触媒粒子６ａの周囲にＣｕを析出させる。析出したＣｕも触媒活性を有しているので、めっき時間に応じた厚みのＣｕ層６ｂが形成されることになる。Ｃｕの無電解めっきが終了すると、水洗をしてから、次工程に進む。
【００４２】
次に、Ｃｕ層６ｂの表面に触媒を付着させるために、再びフレーム板２を触媒液に浸漬する。ここでは、触媒液として塩化パラジウム溶液を用いる。プレディップやコンディショニングを行なわず、かつ、触媒液が塩化スズを含んでいないので、Ｃｕ層で覆われていない，ＰＴＦＥが露出している部分には、触媒粒子はほとんど付着しない。その後、水洗を行なって、表面に残留する触媒液を除去する。
【００４３】
次に、硫酸ニッケル等のＮｉイオンを含む溶液と、ホスフィン酸イオンを含む還元剤とを用いた無電解Ｎｉ−Ｐ合金めっきにより、触媒粒子６ａを核としてＣｕ層６ｂの上に、厚さ０．０１μｍ程度のＮｉ−Ｐ合金層６ｂを堆積する。その後、水洗を行う。
【００４４】
その後、置換金めっきにより、厚さ０．０１μｍ程度の下地Ａｕ層６ｄ１を形成する。電気化学的に貴な金属（Ａｕ）のイオンを含む溶液に、電気化学的に卑な金属（Ｎｉ）を浸すと、卑な金属の溶解で放出される電子によって貴な金属イオンが還元され、貴な金属（Ａｕ）の被膜が卑な金属（Ｎｉ）表面上に析出する。これを利用して、Ｎｉ−Ｐ合金層６ｂの上に、下地Ａｕ層６ｄ１を形成してＮｉ−Ｐ合金層６ｂを覆い、その後、自己触媒型無電解金めっきを行なって、上側Ａｕ層６ｄ２を形成することにより、最終的に厚さ０．１〜０．５μｍのＡｕ層６ｄを形成する。以上の工程により、触媒粒子６ａ，Ｃｕ層６ｂ，Ｎｉ−Ｐ合金層６ｃおよびＡｕ層６ｄからなる筒状電極膜６を形成する。その後、水洗、アルコール置換を経て乾燥することにより、無電解めっき工程を終了する。なお、置換金めっきを行わずに無電解金めっきだけでＡｕ層６ｄを形成してもよい。
【００４５】
従来の無電解めっき工程では、図３（ｄ）に示す工程において、まず、無電解めっきにより、触媒粒子であるＰｄを核として、厚さ０．１〜０．２μｍ程度のＣｕ層および厚さ０．０１μｍ程度のＮｉ−Ｐ合金層を順に形成し、Ｎｉ−Ｐ合金層の上に厚さ０．０１〜０．０５μｍ程度のＡｕ層を形成している。このＡｕ層およびＮｉ−Ｐ合金層によって、Ｃｕの防錆機能を果たしている。Ｎｉ−Ｐ合金層は、ＣｕのＡｕへの拡散を防止するためのバリア層である。ところが、この構造においては、バーンイン試験等の高温環境下では、数時間でＣｕの酸化物が析出することがある。特に、筒状電極膜６間のピッチｐが５０μｍ以下にまでファインピッチ化されてくると、筒状電極膜６の管厚ｔも薄くせざるを得ないので、Ｃｕの析出物の発生は、信頼性の低下を招く。そこで、Ｎｉ−Ｐ合金層を厚くしてＣｕの酸化物の生成を抑制することが考えられる。ところが、本発明者の実験によると、Ｎｉ−Ｐ合金層を厚くすると、筒状電極膜の硬度が上昇する結果、バーンイン試験などの際に、筒状電極膜に所定の圧縮量（たとえば１５０μｍ程度）を加えると、筒状電極膜の電気抵抗値が上昇するという現象が生じた。詳細に調べると、Ｎｉ−Ｐ合金層に微小クラックが発生していることが原因と推定される。そこで、本発明では、従来行われていた置換金めっきによるＡｕ層の形成に加えて、無電解金めっきを行うことにより、厚さ０．１〜０．０５μｍの範囲のＡｕ層６ｄを形成している。その結果、以下のような優れた特性を有する異方導電性シートが得られた。
【００４６】
図４は、従来の異方導電性シートと本発明の異方導電性シートにおける筒状電極膜の電気抵抗値を測定した結果を表にした図である。このデータは、筒状電極膜中のＡｕ層の厚さが０．０１〜０．０５μｍの範囲にある従来の異方導電性シートのサンプルと、筒状電極膜中のＡｕ層の厚さが０．１〜０．５μｍの範囲にある本実施の形態の異方導電性シートのサンプルとを作成して得られたものである。ここでは、試験荷重による圧縮量を１５０μｍとしている。一般に、異方導電性シートを半導体デバイスのバーンイン試験に用いるときには、測定の誤差をなくすために、電気抵抗値が０．１μｍ付近の値に近づいていることが好ましい。図４を参照すると、従来のサンプルでは、筒状電極膜の電気抵抗値の初期値が０．４５Ωで、バーンイン試験における高温処理を行なってからの初期値がすでに１０Ωを超えており、試験を続行することができない。それに対し、本実施の形態のサンプルでは、バーンイン試験における高温処理を行なってからの初期値が０．１２Ωであり、１４，０００回の繰り返し試験を行なった後も、０．１６Ωと低抵抗性が維持されているので、バーンイン試験を円滑に行うことができる。
【００４７】
本実施の形態では、Ａｕ層６ｄを従来の０．０１〜０．０５μｍ程度から０．１〜０．５μｍ程度まで厚くすることにより、従来のようなＮｉ−Ｐ合金層，Ａｕ層のピンホールを介して表面に析出していたＣｕ酸化物の析出が抑制されると考えられる。その結果、高い信頼性を得ることができ、しかも、試験時の圧縮量を加えたときの電気抵抗値を低くすることができる。すなわち、筒状電極膜６の管厚ｔを薄くして、ファインピッチ化に対応することができる。
【００４８】
（実施の形態２）
次に、本発明の実施の形態２について説明する。実施の形態２においては、実施の形態１における異方導電性シート１を用いた積層シート体および検査ユニットについて説明する。図５は、実施の形態２における検査ユニットの概略構成を示す側面図である。図６は、検査ユニット中の積層シート体の第１例を示す断面図である。図７は、検査ユニット中の積層シート体の第２例を示す断面図である。
【００４９】
図５に示すように、本実施の形態における検査ユニット２０は、異方導電性シート１が載置される回路基板１０と、被検査物である半導体デバイス１７を異方導電性シート１の直上まで案内するためのデバイスガイド１３と、半導体デバイス１７を回路基板１０上に押圧して圧縮荷重を印加するための押さえ蓋１８と、回路基板１０を作業机等に固定するためのコネクタ１９とを備えている。デバイスガイド１３，押さえ蓋１８，コネクタ１９により、半導体デバイス１７，異方導電性シート１，回路基板１０が電気的に接続されるように保持する保持手段が構成されている。被検査物である半導体デバイス１７は、たとえば裏面にＢＧＡ端子１７ａ（ボールグリッドアレイ）を配置させたＬＳＩパッケージである。回路基板１０は、上面には異方導電性シート１と同じピッチｐを有する配列パターンを有する電極を有し、裏面にはそれよりもピッチが拡大された配列パターンを有する電極が設けられている。図５に示す回路基板１０はピッチ変換機能を有しているが、ピッチ変換機能を有していなくてもよい。
【００５０】
本実施の形態における検査ユニットを使用する際には、半導体デバイス１７をデバイスガイド１３に装着し、上方から押さえ蓋１８を下降させて、半導体デバイス１７を裏面から押して、半導体デバイス１７のＢＧＡ端子１７ａと異方導電性シート１の筒状電極膜６とを接触させた後、異方導電性シート１に所定の圧縮量を加える（たとえば１５０μｍ程度）。これにより、半導体デバイス１７の各ＢＧＡ端子１７ａと回路基板１０上の各電極との接触位置が上下方向にばらついていても、異方導電性シート１の弾性によって吸収されることになる。そして、回路基板１０の下方に配置された検査装置の電極を回路基板１０の裏面電極に接触させて、バーンイン試験等を行うようになっている。
【００５１】
図６は、ピッチ変換機能を有しない回路基板１０と異方導電性シート１とを貼り合わせて、一体化した積層シート体３０Ａの断面図である。ファインピッチ化された異方導電性シート１と回路基板１０とは、相互の筒状電極膜６と電極配線３１とを接触させた状態で貼り合わせて一体化されている。
【００５２】
図７は、２つの積層シート体を重ねた複合型の積層シート体３０Ｂの断面図である。図７に示すように、ファインピッチ化された第１の異方導電性シート１ａとピッチ変換機能を有している第１の回路基板１０ａの上にファインピッチ化された第１の異方導電性シート１ａが貼り合わされている。このとき、第１の異方導電性シート１ａの筒状電極膜６ａと、第１の回路基板１０ａの配線電極３１ａとが接触した状態で両者が貼り合わされている。また、ピッチ変換機能を有していない第２の回路基板１０ｂの上に比較的ピッチの大きい第２の異方導電性シート１ｂが貼り合わされている。このとき、第２の異方導電性シート１ｂの筒状電極膜６ｂと、第２の回路基板１０ｂの配線電極３１ｂとが接触した状態で両者が貼り合わされている。また、第１の回路基板１０ａの電極と第２の異方導電性シート１ｂの筒状電極膜６ｂとが接触した状態で、第１の回路基板１０ａと第２の異方導電性シート１ｂとが貼り合わされている。
【００５３】
図６に示す積層シート体３０Ａによると、半導体デバイスの高密度実装に伴い、異方導電性シート１がファインピッチ化されることにより、異方導電性シート１と回路基板１０上の電極との位置あわせの手間も増大するおそれがあるが、本実施の形態の積層シート体１０Ａを用いることで、作業の迅速化が可能となり、著効を発揮することができる。
【００５４】
図７に示す複合型の積層シート体３０Ｂによると、図６に示す積層シート体３０Ａと同様に作業の迅速化を図ることができる効果に加えて、ファインピッチ化された第１の異方導電性シート１ａのピッチを第２の回路基板１０ｂでは拡大して試験装置と接続することが可能となる。また、２つの異方導電性シート１ａ，１ｂが介在していることにより、接触位置の上下方向のばらつきを弾性によって吸収する機能も向上することになる。
【００５５】
図５に示す本実施形態の検査ユニットによると、上述のような効果を発揮しうる積層シート体３０（３０Ａ，３０Ｂ）を備えるとともに、さらに以下の効果を発揮することができる。半導体デバイス１７が高密度実装されたＬＳＩパッケージである場合にも、アフィンピッチ化された異方導電性シート１の筒状電極膜６間の短絡や、筒状電極膜６の高電気抵抗に起因する測定誤差を招くことなく、バーンイン試験等に用いることができる。そして、保持手段であるデバイスガイド１３，押さえ蓋１８，コネクタ１９により、半導体デバイス１７，異方導電性シート１，回路基板１０が電気的に接続されるように保持されるので、試験等の作業が高効率になる。しかも、デバイスガイド１３や押さえ蓋１８の形状や位置が、予めファインピッチ化された異方導電シート１に適合するように設けられているので、バーンイン試験等の際にも、半導体デバイス１７のＢＧＡ端子１７ａと異方導電性シート１の筒状電極膜６との位置合わせの作業が迅速になる。
【００５６】
（他の実施の形態）
上記開示された本発明の実施の形態の構造は、あくまで例示であって、本発明の範囲はこれらの記載の範囲に限定されるものではない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味及び範囲内でのすべての変更を含むものである。
【００５７】
上記実施形態１では、フレーム板２を両面からマスク膜１１，１２で挟んで、積層体１４を形成してから、貫通孔の形成、触媒液への浸漬を行なったが、積層体１４は必ずしも形成する必要はない。たとえば、フレーム板単独で、貫通孔の形成、触媒付与、活性化処理、無電解めっきなど、図３（ｃ）−（ｅ）に示す工程を施してもよい。その場合、フレーム板の板面にも無電解めっき層が形成されるが、研磨などによって除去すればよい。ただし、本実施の形態のように、積層体１４に貫通孔５を形成することにより、高精度の貫通孔５が得られる。また、余分な無電解めっき層を形成しないことで、製造コストも削減することができる。
【００５８】
上記実施の形態１では、コンディショニング，プレディップ，触媒付与，活性化処理によって、触媒粒子であるＰｄをＰＴＦＥ繊維表面に付着させているが、Ｐｄなど触媒粒子の固定方法はこの手順に限定されるものではなく、他のいかなる方法を用いてもよい。触媒粒子もＰｄに限定されるものではなく、他の金属，金属以外の無機材料，有機導電体などであってもよい。
【産業上の利用可能性】
【００５９】
本発明は、半導体集積回路の検査や各種デバイスの検査に用いられる異方導電性シートに利用することができる。
【図面の簡単な説明】
【００６０】
【図１】実施の形態１に係る異方導電性シートの構造を示す斜視図である。
【図２】図１に示すII-II線における異方導電性シートの断面図である。
【図３】（ａ）〜（ｅ）は、実施の形態１に係る異方導電性シートの製造工程を示す斜視図である。
【図４】従来の異方導電性シートと本発明の異方導電性シートにおける筒状電極膜の電気抵抗値を測定した結果を表にした図である。
【図５】実施の形態２における検査ユニットの概略構成を示す側面図である。
【図６】検査ユニット中の積層シート体の第１例を示す断面図である。
【図７】検査ユニット中の積層シート体の第２例を示す断面図である。
【符号の説明】
【００６１】
１    異方導電性シート
２    フレーム板
３    第一面
４    第二面
５    貫通孔
６    筒状電極膜
６ａ  触媒粒子
６ｂ  Ｃｕ層
６ｃ  Ｎｉ−Ｐ合金層
６ｄ  Ａｕ層
６ｄ１  下地Ａｕ層
６ｄ２  上側Ａｕ層
１０  回路基板
１１  マスク膜
１２  マスク膜
１３  デバイスガイド
１４  積層体
１５  コロイド粒子層
１７  半導体デバイス
１７ａ  ＢＧＡ端子
１８  押さえ蓋
１９  コネクタ
２０  積層シート体
３０Ａ  検査ユニット
３０Ｂ  検査ユニット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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