(57)【要約】【課題】広い範囲で遅延調整を可能にしてＡＣタイミングを確保し易くする。【解決手段】フリップフロップ回路ＦＦ１と組合せ論理回路ＬＯＧＩＣ１との間にフリップフロップ回路ＦＦ１ａを挿入し、セレクタＭＵＸ１によりいずれか一方のフリップフロップ回路の出力データ信号を選択可能にする。フリップフロップ回路ＦＦ１に入力するクロック信号をフリップフロップ回路ＦＦ１ａに入力するクロック信号よりも遅らせる。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の組合せ論理回路と、同一の周期を有するクロック信号がそれぞれ供給される複数のフリップフロップ回路とを備え、前記組合せ論理回路と前記フリップフロップ回路とを交互に配置した同期回路において、
前記複数のフリップフロップ回路の内の少なくとも１つを、
第１および第２のフリップフロップ回路と、
前記第１のフリップフロップ回路の出力データ信号を前記第２のフリップフロップ回路に入力し、前記第２のフリップフロップ回路の出力データ信号を後段の組み合わせ回路の入力データ信号として供給する第１の接続状態と、前記第１のフリップフロップ回路の出力データ信号を前記後段の組み合わせ回路の入力データ信号として供給する第２の接続状態とのいずれか一方を設定する第１の選択手段と、
前記第１および第２のフリップフロップ回路に前記クロック信号を供給するクロック信号配線とにより構成し、
前記第１の接続状態において、前記クロック信号配線により、前記第２のフリップフロップ回路に供給される第２のクロック信号の有効エッジタイミングに比較して、前記周期より短い所定の時間だけ遅れた有効エッジタイミングを有する第１のクロック信号を前記第１のフリップフロップ回路に供給する、
ことを特徴とする同期回路。
【請求項２】
前記所定の時間を複数の選択枝の内のいずれかに設定する第２の選択手段をさらに有することを特徴とする請求項１に記載の同期回路。
【請求項３】
前記第１のフリップフロップ回路として同一のデータ信号が入力する複数の調整用フリップフロップ回路を配置し、該複数の調整用フリップフロップ回路に互いに異なる遅延時間をもつ前記第１のクロック信号をそれぞれ入力し、前記複数の調整用フリップフロップ回路の内の１つの出力を第３の選択手段で選択することを特徴とする請求項１に記載の同期回路。
【請求項４】
前記第２のクロック信号の有効エッジタイミングは、前記複数のフリップフロップ回路の内の、前記後段の組合せ論理回路の出力データ信号が入力される第３のフリップフロップ回路に供給される第３のクロック信号の有効エッジタイミングと同一であることを特徴とする請求項１、２又は３に記載の同期回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、組合せ論理回路とフリップフロップ回路を交互に複数段接続し、該各フリップフロップ回路に同一の周期のクロック信号を供給することで、前段の組合せ論理回路で処理されたデータ信号を後段の組合せ論理回路に転送する同期回路に関するものである。
【背景技術】
【０００２】
例えば、図５に示すように、フリップフロップ回路ＦＦ１〜ＦＦ３と組合せ論理回路ＬＯＧＩＣ１〜２により同期回路を構成し、入力データ信号ＤＡＴＡをバッファＢＦ１経由で、入力クロック信号ＣＬＫをバッファＢＦ２経由で、それぞれ取り込む。このとき、図６に示すように、入力データ信号ＤＡＴＡにデータ信号不定期間（斜線部）が存在する場合、この入力データ信号ＤＡＴＡが内部データ信号Ｉｎｔ．ＤＡＴＡ１となってフリップフロップ回路ＦＦ１に入力する際に、フリップフロップＦＦ１において正常に保持するためには、クロック信号Ｉｎｔ．ＣＬＫ１の有効エッジ（上向きの矢印で示した立ち上りエッジ）のタイミングが、データ信号Ｉｎｔ．ＤＡＴＡ１が有効（白色部）になってから後に位置する必要がある。さらに、現実には、データ信号Ｉｎｔ．ＤＡＴＡ１が有効になってからクロック信号Ｉｎｔ．ＣＬＫ１の有効エッジまでの間の時間が短いと、所要のセットアップ時間が確保できず、正常にデータを保持するこができない場合がある。
【０００３】
そこで、このような同期回路を設計する際は、フリップフロップ回路におけるセットアップ時間、ホールド時間等のＡＣタイミングを満足できるよう、フロアープランやＥＣＯ（一部修正作業）を繰り返す手法が採用されている。また、できるだけ高速なＩ／Ｏデバイスを用いたり、最悪の場合は、使用環境条件の緩和やＡＣタイミングの仕様そのものの制約を緩和することも行われている。
【０００４】
ＥＣＯの例では、例えば、図７に示すように、クロック信号Ｉｎｔ．ＣＬＫ１をクロック信号ツリーから分岐し、遅延素子ＤＬ１により遅延してから、フリップフロップ回路ＦＦ１に入力することが行われる。
【０００５】
この手法によれば、フリップフロップ回路ＦＦ１におけるセットアップ時間は確保することができる。しかし、次段の組合せ論理回路ＬＯＧＩＣ１から出力するデータ信号Ｉｎｔ．ＤＡＴＡ２が遅れるので、フリップフロップ回路ＦＦ２において新たにセットアップ時間の確保が困難になる事態を招く恐れがある。図８に図７の同期回路の動作のタイミングチャートを示した。
【０００６】
このような問題に対して、特許文献１には、クロック信号リピータ群やインバータ等をセレクタで選択可能として、クロック信号の遅延やデューティ比を調整することで、ＡＣタイミングを確保する技術が提案されている。また、特許文献２には、ロジック回路群の出力を、複数のディレイセルを介してフリップフロップ回路に入力し、判定回路の判定信号に基づいて適切なディレイセルを選択することで、ＡＣタイミングを確保する技術が提案されている。
【特許文献１】特開２００５−０３８１５７号公報
【特許文献２】特開平１０−０２２７８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１および２に記載の提案は、あくまでも遅延素子のみを使用してクロック信号を遅延させるものであり、広い範囲に亘る遅延調整を実現することはできない。
【０００８】
本発明の目的は、広い範囲の遅延調整を可能にしてＡＣタイミングの確保をし易くできるようにした同期回路を提供することである。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、請求項１に係る発明の同期回路は、複数の組合せ論理回路と、同一の周期を有するクロック信号がそれぞれ供給される複数のフリップフロップ回路とを備え、前記組合せ論理回路と前記フリップフロップ回路とを交互に配置した同期回路において、前記複数のフリップフロップ回路の内の少なくとも１つを、第１および第２のフリップフロップ回路と、前記第１のフリップフロップ回路の出力データ信号を前記第２のフリップフロップ回路に入力し、前記第２のフリップフロップ回路の出力データ信号を後段の組み合わせ回路の入力データ信号として供給する第１の接続状態と、前記第１のフリップフロップ回路の出力データ信号を前記後段の組み合わせ回路の入力データ信号として供給する第２の接続状態とのいずれか一方を設定する第１の選択手段と、前記第１および第２のフリップフロップ回路に前記クロック信号を供給するクロック信号配線とにより構成し、前記第１の接続状態において、前記クロック信号配線により、前記第２のフリップフロップ回路に供給される第２のクロック信号の有効エッジタイミングに比較して、前記周期より短い所定の時間だけ遅れた有効エッジタイミングを有する第１のクロック信号を前記第１のフリップフロップ回路に供給する、ことを特徴とする。
請求項２に係る発明は、請求項１に記載の同期回路において、前記所定の時間を複数の選択枝の内のいずれかに設定する第２の選択手段をさらに有することを特徴とする。
請求項３に係る発明は、請求項１に記載の同期回路において、前記第１のフリップフロップ回路として同一のデータ信号が入力する複数の調整用フリップフロップ回路を配置し、該複数の調整用フリップフロップ回路に互いに異なる遅延時間をもつ前記第１のクロック信号をそれぞれ入力し、前記複数の調整用フリップフロップ回路の内の１つの出力を第３の選択手段で選択することを特徴とする。
請求項４に係る発明は、請求項１、２又は３に記載の同期回路において、前記第２のクロック信号の有効エッジタイミングは、前記複数のフリップフロップ回路の内の、前記後段の組合せ論理回路の出力データ信号が入力される第３のフリップフロップ回路に供給される第３のクロック信号の有効エッジタイミングと同一であることを特徴とする。
【発明の効果】
【００１０】
本発明の同期回路によれば、必要に応じてフリップフロップ回路の段数を切り替えてデータ信号の遅延量を調整すること、およびクロック信号を遅延素子により遅延させることができ、さらにクロック信号の遅延量も切替可能にすることができ、設計変更を伴うことなく、広い範囲に亘って必要な遅延調整を行うことが可能になり、ＡＣタイミングの確保がし易くなる。
【発明を実施するための最良の形態】
【００１１】
＜第１の実施例＞
図１は本発明の第１の実施例の同期回路の構成を示す図である。図７に示したものと同じものには同じ符号を付けた。本実施例では、初段のフリップフロップ回路ＦＦ１と初段の組合せ論理回路ＬＯＧＩＣ１との間に、新たなフリップフロップ回路ＦＦ１ａを挿入し、セレクタＭＵＸ１と選択信号Ｓ１によって、フリップフロップ回路ＦＦ１の出力データ信号Ｉｎｔ．ＤＡＴＡ１ａとフリップフロップ回路ＦＦ１ａの出力データ信号Ｉｎｔ．ＤＡＴＡ１ｂの一方を選択して、次段の組合せ論理回路ＬＯＧＩＣ１に入力させるよう構成している。フリップフロップ回路ＦＦ１の出力データ信号Ｉｎｔ．ＤＡＴＡ１ａを選択した場合は、フリップフロップ回路は１段のみとなるが、フリップフロップ回路ＦＦ１ａの出力データ信号Ｉｎｔ．ＤＡＴＡ１ｂを選択した場合は、フリップフロップ回路は直列の２段となる。
【００１２】
したがって、図７に示したように、初段のフリップフロップ回路ＦＦ１へのクロック信号Ｉｎｔ．ＣＬＫ１を遅延素子ＤＬ１で遅延することにより、そのフリップフロップ回路ＦＦ１におけるセットアップ時間を確保したとき、次段のフリップフロップ回路ＦＦ２におけるセットアップ時間の確保が厳しくなる場合は、セレクタＭＵＸ１によってフリップフロップ回路ＦＦ１ａの出力データ信号Ｉｎｔ．ＤＡＴＡ１ｂを選択して、組合せ論理回路ＬＯＧＩＣ１に入力させる。この場合、レイテンシはフリップフロップ回路ＦＦ１ａ分だけ増大するが、フリップフロップ回路ＦＦ２におけるセットアップ時間を確実に確保することが可能となる。
【００１３】
図２に図１の同期回路のタイミングチャートを示した。この図２では、フリップフロップ回路ＦＦ２に入力するクロック信号Ｉｎｔ．ＣＬＫ２が、フリップフロップ回路ＦＦ１ａに入力するクロック信号Ｉｎｔ．ＣＬＫ１ａとほぼ同期している。従って、セレクタＭＵＸ１において、フリップフロップ回路ＦＦ１ａの出力データ信号Ｉｎｔ．ＤＡＴＡ１ｂを選択した場合、組み合わせ論理回路ＬＯＧＩＣ１から出力されてフリップフロップＦＦ２に入力されるデータ信号Ｉｎｔ．ＤＡＴＡ２と、クロックＩｎｔ．ＣＬＫ２のタイミング関係は、図５で説明した通常構成においてフリップフロップＦＦ２に入力されるデータ信号Ｉｎｔ．ＤＡＴＡ２とクロック信号Ｉｎｔ．ＣＬＫ２とのタイミング関係と同じであり、ＡＣタイミングが不良になることはない。一方、フリップフロップ回路ＦＦ２におけるセットアップ時間に余裕がある場合には、セレクタＭＵＸ１においてフリップフロップ回路ＦＦ１の出力データ信号Ｉｎｔ．ＤＡＴＡ１を選択することにより、レイテンシの増大を避けることが可能である。
【００１４】
なお、以上のように、セレクタＭＵＸ１によりフリップフロップＦＦ１，ＦＦ１ａのいずれの出力データを選択するかは、当該の同期回路を組み込んだチップをボードに搭載してタイミング検証を行う際に決定する。あるいは、そのチップを実際の製品に組み込んで初期設定を行う際に決定する。
【００１５】
＜第２の実施例＞
図３は図１の同期回路におけるフリップフロップ回路ＦＦ１の部分の変形例を示す図である。ここでは、クロックツリーから分岐したクロック信号経路を、１個の遅延素子ＤＬ２のみの経路、２個の直列遅延素子ＤＬ３，ＤＬ４の経路、３個の直列遅延素子ＤＬ５〜ＤＬ７の経路、４個の直列遅延素子ＤＬ８〜ＤＬ１１の経路、５個の直列遅延素子ＤＬ１２〜ＤＬ１６の経路のように５個設け、その内の１つの経路をセレクタＭＵＸ２と選択信号Ｓ２により選択して、得られたクロック信号Ｉｎｔ．ＣＬＫ１を、フリップフロップ回路ＦＦ１に入力するようにしている。
【００１６】
このように初段のフリップフロップ回路ＦＦ１へのクロック信号Ｉｎｔ．ＣＬＫ１の遅延を多数の選択枝から選択可能にすることにより、最適な遅延量を選択することができ、フリップフロップ回路ＦＦ１におけるＡＣタイミングを満たすことができる範囲を拡大することが可能になる。
【００１７】
＜第３の実施例＞
図４は図１の同期回路におけるフリップフロップ回路ＦＦ１の部分の別の変形例を示す図である。ここでは、図３と同様に異なる遅延量のクロック信号経路を５個設けて、その各クロック信号経路を得たクロック信号をフリップフロップ回路ＦＦ１に代えて配置した５個の調整用フリップフロップ回路ＦＦ１１〜ＦＦ１５にそれぞれ入力し、さらにその５個の調整用フリップフロップ回路ＦＦ１１〜ＦＦ１５にはデータ信号Ｉｎｔ．ＤＡＴＡ１を共通に入力して、調整用フリップフロップ回路ＦＦ１１〜ＦＦ１５の出力データ信号ＤＡＴＡ１１〜ＤＡＴＡ１５のいずれか１つをセレクタＭＵＸ３と選択信号Ｓ３により選択して、データ信号Ｉｎｔ．ＤＡＴＡ１ａとするものである。
【００１８】
本実施例では、フリップフロップ回路が４個増大するが、必要十分なＡＣタイミングでラッチしたデータ信号を、選択することができる。
【００１９】
＜その他に実施例＞
なお、以上の実施例では、初段のフリップフロップ回路ＦＦ１のＡＣタイミングおよび次段のフリップフロップ回路ＦＦ２のＡＣタイミングを確保する場合について説明したが、他の段のフリップフロップ回路のＡＣタイミングについても同様に実施できることは勿論である。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１の実施例の同期回路の構成を示す回路図である。
【図２】図１の同期回路の動作のタイミングチャートである。
【図３】本発明の第２の実施例の同期回路の初段のフリップフロップ回路部分の回路図である。
【図４】本発明の第３の実施例の同期回路の初段のフリップフロップ回路部分の回路図である。
【図５】従来の同期回路の構成を示す回路図である。
【図６】図５の同期回路の動作のタイミングチャートである。
【図７】従来の別の同期回路の構成を示す回路図である。
【図８】図７の同期回路の動作のタイミングチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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