(57)【要約】【課題】仮想接地アレイ構造により構成された不揮発性メモリアレイにおいて、プログラム動作時の消費電力を低減する。【解決手段】仮想接地アレイ構造により構成されたメモリセルアレイ内のメモリセルをプログラムする際、制御部１００は、同一のワード線にゲート電極が接続された２つのメモリセルに並列にプログラムを行うように制御する。同一の制御線３４ｓ１、３４ｓ２、３４ｓ３、３４ｓ４に各２つのパスゲート３５ｐ１、３５ｐ５；３５ｐ２、３５ｐ６；３５ｐ３、３５ｐ７；３５ｐ４、３５ｐ８のゲート電極が接続されている。【選択図】図３
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【特許請求の範囲】
【請求項１】
それぞれ電界効果型のトランジスタからなる複数のメモリセルがワード線を共有し、かつ、上記メモリセルは、隣接するメモリセルとビット線を共有する仮想接地アレイ構造を有するメモリセルアレイと、
上記ワード線を共有する少なくとも２つのメモリセルを並列してプログラムする制御部と
を備えることを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
複数の制御線と、
それぞれ電界効果型のトランジスタからなる同極性の複数のパスゲートと
を備え、
上記各制御線毎に、少なくとも２つの上記パスゲートのゲート電極が接続されると共に、上記パスゲートは、それぞれ、隣接するビット線間に接続されており、
上記制御部は、プログラムすべき少なくとも２つのメモリセルのそれぞれの両側のビット線間に接続された上記パスゲートをオフにする一方、プログラムすべきでないメモリセルの両側のビット線間に接続された上記パスゲートをオンにするように、上記制御線の電位を制御することを特徴とする半導体記憶装置。
【請求項３】
請求項１または２に記載の半導体記憶装置において、
上記メモリセルアレイは、ｍ（ｍは整数、ｍ≧４）段のメモリセルが直列に接続されており、
上記制御部は、ｋ番目のメモリセルと、｛ｎ＋（ｋ−１）｝番目のメモリセルとを並列にプログラムする（ここで、ｎ、ｋは、整数、１≦ｋ＜ｎ＜ｍ、かつ、ｎ＋（ｋ−１）≦≦ｍ）
ことを特徴とする半導体記憶装置。
【請求項４】
請求項１または２に記載の半導体記憶装置において、
上記メモリセルアレイは、ｍ（ｍは整数、ｍ≧４）段のメモリセルが直列に接続されており、
上記制御部は、（ｎ−ｋ）番目のメモリセルと、｛ｎ＋（ｋ−１）｝番目のメモリセルとを並列にプログラムする（ここで、ｎ、ｋは、整数、１≦ｋ＜ｎ＜ｍ、かつ、ｎ＋（ｋ−１）≦ｍ）
ことを特徴とする半導体記憶装置。
【請求項５】
請求項１または２に記載の半導体記憶装置において、
上記メモリセルは、
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
このゲート電極下に上記ゲート絶縁膜を介して配置されたチャネル領域と、
このチャネル領域の両側に配置されると共に、上記チャネル領域の導電型と逆導電型を有する拡散領域と、
上記ゲート電極の両側に形成されて、電荷または分極を保持する機能を有するメモリ機能体と
を有することを特徴とする半導体記憶装置。
【請求項６】
請求項１または２に記載の半導体記憶装置において、
上記メモリセルは、
半導体層と、
ゲート電極と、
上記半導体層と上記ゲート電極との間に設けた複合ゲート絶縁膜と、
上記ゲート電極下に上記複合ゲート絶縁膜を介して配置されたチャネル領域と、
このチャネル領域の両側に配置されると共に、上記チャネル領域と逆導電型を有する第１及び第２の拡散領域と
を備え、
上記複合ゲート絶縁膜は、
上記ゲート電極と接する第１の絶縁膜と、
上記チャネル領域と接する第３の絶縁膜と、
上記第１の絶縁膜と第３の絶縁膜との間にある第２の絶縁膜と
を含み、
上記第２の絶縁膜は、
上記第１の拡散領域と上記チャネル領域の境界の上方に位置する第１の記憶領域と、
上記第２の拡散領域と上記チャネル領域との境界の上方に位置する第２の記憶領域と
を含むことを特徴とする半導体記憶装置。
【請求項７】
請求項１または２に記載の半導体記憶装置を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びこれを備えた電子機器に関する。より具体的には、電荷を保持する機能を有する記憶部を備えた電界効果型のトランジスタからなるメモリセルを配列してなる半導体記憶装置及びこの半導体記憶装置を備えた電子機器に関する。
【背景技術】
【０００２】
従来から、不揮発性メモリセルを高密度に配置するメモリセルアレイ構造として、仮想接地アレイ構造が提案されている。
【０００３】
この仮想接地アレイ構造の半導体記憶装置においては、隣接するメモリセルのソース・ドレイン領域と電気的に接続されたビット線を互いに共有している。このため、メモリセル列毎に電気的に独立したビット線を有する場合と比較して、ビット線の本数を大幅に削減することができる。したがって、ビット線の配線ピッチが不揮発性メモリセルアレイの面積に大きく影響する場合、仮想接地アレイ構造を採用することによって、大幅な面積削減を達成することが可能となる。
【０００４】
しかしながら、仮想接地アレイ構造を構成するメモリセルアレイにおいては、メモリセルをプログラムする際、プログラム動作時に隣接するメモリセルの記憶部がわずかにプログラムされてしまい、隣接するメモリセルの記憶部の記憶状態が変化するという問題が生じていた。
【０００５】
このようなプログラム動作時に隣接するメモリセルに与える影響を排除する方法として、例えば、特許文献１（特開平３−１７６８９５号公報）に示す方法が提案されている。
【０００６】
以下、特許文献１に記載されたプログラムの方法について、図９を用いて説明する。
【０００７】
図９は、仮想接地アレイ構造により構成されたＥＰＲＯＭ（消去可能プログラマブルリードオンリーメモリ）回路を示している。
【０００８】
例えば、メモリセル７３ｍ５に情報をプログラムする場合、メモリセル７３ｍ５の制御ゲートに接続されたワード線７１ｗ２に１２Ｖが印加され、ビット線７２ｂ６にトランジスタ７５ｓ３を介して０Ｖが印加され、ビット線７２ｂ５にトランジスタ７５ｓ２を介して７Ｖが印加される。
【０００９】
また、このとき、隣接するメモリセル７３ｍ６、７３ｍ４へのプログラムを防止するため、ビット線７２ｂ７、７２ｂ８、７２ｂ９に０Ｖ、ビット線７２ｂ１、７２ｂ２、７２ｂ３、７２ｂ４に７Ｖをそれぞれ印加する。
【００１０】
即ち、選択したメモリセル７３ｍ５をプログラムする時は、選択されたメモリセル７３ｍ５のソース側の全てのビット線７２ｂ６、７２ｂ７、７２ｂ８、７２ｂ９が接地され、選択されたメモリセルのドレイン側の全てのビット線７２ｂ１、７２ｂ２、７２ｂ３、７２ｂ４、７２ｂ５にプログラム電位が印加される。
【００１１】
なお、図示しないが、隣接するビット線間にパスゲートを設け、等電位にする必要のあるビット線間に設けられたパスゲートをオン状態とすることによって、より高精度にビット線間の電位を等しく保って、電位を与える際の時間的なずれなどに起因する誤プログラムを防止することも可能となる。
【特許文献１】特開平３−１７６８９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、図９に示す方法では、隣接セルへの影響を最小限度に抑制することが可能となるが、仮想接地アレイ構造によって構成されるメモリセルアレイにおいて、メモリアレイの面積を小さくするため、直列に接続するメモリセルの段数が多くなると、プログラム動作に関係しないにもかかわらず、隣接セルの影響を排除するためだけに充放電を行わなければならないビット線の本数が増大し、それに伴って、ビット線の充放電に起因する消費電力が増大するという問題があった。
【００１３】
また、隣接するビット線間でパスゲートを設ける場合において、各パスゲートを制御する制御線は、それぞれ電気的に独立していなければならないが、直列に接続するメモリセルの段数が多くなると、これら電気的に独立した制御線の数も多くなり、半導体記憶装置内において、パスゲートの回路面積が増大するという問題もあった。
【００１４】
そこで、本発明の課題は、直列に接続するメモリセルの数を多くしても、ビット線の充放電に起因する消費電力を低減することができ、しかも、回路面積の増大を従来よりも抑制することが可能な仮想接地アレイ構造の半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１５】
上記課題を解決するため、本発明の半導体記憶装置は、
それぞれ電界効果型のトランジスタからなる複数のメモリセルがワード線を共有し、かつ、上記メモリセルは、隣接するメモリセルとビット線を共有する仮想接地アレイ構造を有するメモリセルアレイと、
上記ワード線を共有する少なくとも２つのメモリセルを並列してプログラムする制御部と
を備えることを特徴としている。
【００１６】
上記発明によれば、仮想接地アレイ構造により構成されたメモリセルアレイおいて、上記制御部は、ワード線を共有する少なくとも２つのメモリセルを並列してプログラムするから、プログラム動作の際に充放電を行うビット線の本数を少なくすることができて、プログラム動作時にビット線の充放電に起因する消費電力を大幅に低減することができる。
【００１７】
１実施形態の半導体記憶装置は、
複数の制御線と、
それぞれ電界効果型のトランジスタからなる同極性の複数のパスゲートと
を備え、
上記各制御線毎に、少なくとも２つの上記パスゲートのゲート電極が接続されると共に、上記パスゲートは、それぞれ、隣接するビット線間に接続されており、
上記制御部は、プログラムすべき少なくとも２つのメモリセルのそれぞれの両側のビット線間に接続された上記パスゲートをオフにする一方、プログラムすべきでないメモリセルの両側のビット線間に接続された上記パスゲートをオンにするように、上記制御線の電位を制御する。
【００１８】
上記実施形態によれば、上記制御部は、上記制御線の電位を制御して、プログラムすべき少なくとも２つのメモリセルのそれぞれの両側のビット線間に接続された上記パスゲートをオフにする一方、プログラムすべきでないメモリセルの両側のビット線間に接続された上記パスゲートをオンにするから、プログラムすべきで無いメモリセルに接続するビット線間の電位を高精度に等しく保つて、電位を与える際の時間的なずれなどに起因する誤プログラムを防止することができる。
【００１９】
しかも、上記各制御線毎に、少なくとも２つの上記同極性のパスゲートのゲート電極が接続されているから、上記パスゲートの総数に対する制御線の数を低減できて、半導体記憶装置の面積を小さくすることができる。
【００２０】
また、１実施形態では、
上記メモリセルアレイは、ｍ（ｍは整数、ｍ≧４）段のメモリセルが直列に接続されており、
上記制御部は、ｋ番目のメモリセルと、｛ｎ＋（ｋ−１）｝番目のメモリセルとを並列にプログラムする（ここで、ｎ、ｋは、整数、１≦ｋ＜ｎ＜ｍ、かつ、ｎ＋（ｋ−１）≦ｍ）。
【００２１】
上記実施形態によれば、ｋ番目（ｋ＝１、２、３、・・・、（ｎ−１））のメモリセルと、｛ｎ＋（ｋ−１）｝番目のメモリセルとを、常に、それらの間に、［｛ｎ＋（ｋ−１）｝−ｋ−１］＝（ｎ−２）個のメモリセル、つまり、一定の（ｎ−２）個数のメモリセルを挟んで、並列に、かつ、規則的に、プログラムすることができる。したがって、プログラムを系統的に順序立ててでき、制御が容易になる。
【００２２】
また、上記制御部によって、制御線の電位を制御することによって、パスゲートのオンオフを制御すると、充放電するビット線の数のバランスを比較的よくすることができる。
【００２３】
また、１実施形態では、
上記メモリセルアレイは、ｍ（ｍは整数、ｍ≧４）段のメモリセルが直列に接続されており、
上記制御部は、（ｎ−ｋ）番目のメモリセルと、｛ｎ＋（ｋ−１）｝番目のメモリセルとを並列にプログラムする（ここで、ｎ、ｋは、整数、１≦ｋ＜ｎ＜ｍ、かつ、ｎ＋（ｋ−１）≦ｍ）。
【００２４】
上記実施形態によれば、（ｎ−ｋ）番目のメモリセルと、｛ｎ＋（ｋ−１）｝番目のメモリセルとを、並列にプログラムする。
【００２５】
このとき、ｋ＝１、２、３、・・・、（ｎ−１）として、｛ｎ＋（ｋ−１）｝番目のメモリセルと、（ｎ−ｋ）番目のメモリセルとの間には、［｛ｎ＋（ｋ−１）｝−（ｎ−ｋ）−１］＝（２ｋ−２）個のメモリセルが存在することになる。したがって、プログラムを系統的に順序立ててでき、プログラムの制御が容易になる。
【００２６】
また、１実施形態では、
上記メモリセルは、
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
このゲート電極下に上記ゲート絶縁膜を介して配置されたチャネル領域と、
このチャネル領域の両側に配置されると共に、上記チャネル領域の導電型と逆導電型を有する拡散領域と、
上記ゲート電極の両側に形成されて、電荷または分極を保持する機能を有するメモリ機能体と
を有する。
【００２７】
上記実施形態は、上記メモリセルが、代表的な不揮発性メモリである従来のＥＰＲＯＭやフラッシュメモリと比較して、一般的に論理回路に用いられるトランジスタ素子と構造が類似しているため、メモリセルアレイと論理回路部との混載プロセスが簡易であるという利点を有している。
【００２８】
また、上記メモリセルは、ゲート絶縁膜の薄膜化が容易であるから、微細化が容易であるという利点も有している。
【００２９】
また、１実施形態では、
上記メモリセルは、
半導体層と、
ゲート電極と、
上記半導体層と上記ゲート電極との間に設けた複合ゲート絶縁膜と、
上記ゲート電極下に上記複合ゲート絶縁膜を介して配置されたチャネル領域と、
このチャネル領域の両側に配置されると共に、上記チャネル領域と逆導電型を有する第１及び第２の拡散領域と
を備え、
上記複合ゲート絶縁膜は、
上記ゲート電極と接する第１の絶縁膜と、
上記チャネル領域と接する第３の絶縁膜と、
上記第１の絶縁膜と第３の絶縁膜との間にある第２の絶縁膜と
を含み、
上記第２の絶縁膜は、
上記第１の拡散領域と上記チャネル領域の境界の上方に位置する第１の記憶領域と、
上記第２の拡散領域と上記チャネル領域との境界の上方に位置する第２の記憶領域と
を含む。
【００３０】
上記実施形態によれば、上記メモリセルの第１の記憶領域及び第２の記憶領域がチャネル領域と拡散領域との境界の上方に位置しているので、上記第１及び第２の記憶領域に蓄えられた電荷の多寡による電流差が大きく、かつ、書込み・消去の速度も速いという利点が得られる。
【００３１】
また、上記第１及び第２の記憶領域が形成される第２の絶縁膜の形状がシンプルであるため、第２の絶縁膜、第１及び第２の記憶領域の製造時のばらつき少なくて、その製造時のばらつきに起因するメモリセルの特性のばらつきも少ない。
【００３２】
また、本発明の電子機器は、上述の半導体記憶装置を備えるので、ビット線の充放電に起因する消費電力を低減することができる。
【００３３】
また、本発明の電子機器は、半導体記憶装置の回路面積を小さくできるから、小型、コンパクトであるという利点を有する。
【００３４】
なお、ここで、電子機器とは、携帯電話等の携帯情報端末、携帯オーディオ機器、携帯映像機器は勿論のこと、ＤＶＤ、テレビ等をも言う。
【発明の効果】
【００３５】
本発明によれば、仮想接地アレイ構造のメモリセルアレイにおいて、直列に接続するメモリセルの数を多くしても、制御部によって、少なくとも２つもメモリセルを並列にプログラムするので、ビット線の充放電に起因する消費電力を低減することができる。
【００３６】
また、本発明の別の実施形態によれば、同一制御線に複数のパスゲートのゲート電極を接続しているので、パスゲートの数に比べて、制御線の数を少なくして、回路面積を小さくすることができる。
【発明を実施するための最良の形態】
【００３７】
図１Ａに本発明の半導体記憶装置に含まれるメモリセルであるメモリ素子の実施形態の断面図を示す。
【００３８】
図１Ａに示すメモリ素子は、半導体基板上表面に形成されたＰ型ウェル領域１４上にゲート絶縁膜１３を介してゲート電極１１が形成されている。ゲート電極１１の側面には書換え動作により実際に電荷もしくは分極が保持されるメモリ機能体１２ａ及び１２ｂを有している。上記ゲート電極１１の両側であってＰ型ウェル領域１４内に、それぞれソース領域又はドレイン領域として機能するＮ型の拡散領域１５ａ及び１５ｂが形成されている。上記拡散領域１５ａ及び１５ｂは、オフセット構造を有している。すなわち、上記拡散領域１５ａ及び１５ｂはゲート電極１１下の領域には達しておらず、メモリ機能体１２ａ及び１２ｂ下のオフセット領域がチャネル領域の一部を構成している。
【００３９】
上記メモリ機能体１２ａ及び１２ｂにおいて電荷もしくは分極を保持する機能を有する保持膜として、シリコン窒化膜や強誘電膜などを用いることができる。なお、メモリ機能体１２ａ及び１２ｂの構成としては、電荷もしくは分極をより長期間保持するため、図示しないが、保持膜の上下がシリコン酸化膜を代表とする絶縁膜で覆われていてもよい。例えば、電荷を保持する機能を有する保持膜としてシリコン窒化膜を用いた場合、メモリ機能体１２ａ及び１２ｂは、シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の三層構造としてもよい。
【００４０】
また、上記メモリ機能体１２ａ及び１２ｂの別の構成例として、ナノメートルサイズの導電体又は半導体からなる微粒子が絶縁膜中に散点状に分布する構造を有していてもよい。
【００４１】
なお、上記メモリ機能体１２ａ及び１２ｂは、上記構成に拘るものではなく、電荷もしくは分極を保持する機能を有していれば、他の構成でも構わない。
【００４２】
以下に、図１Ａに示すメモリセルのプログラム（書込み）動作について説明する。なお、ここではメモリ機能体１２ａ及び１２ｂ全体が電荷を保持する機能を有する場合について説明する。また、プログラム（書込み）とは、メモリセルがＮチャネル型である場合にはメモリ機能体１２ａ、１２ｂに電子を注入することを指す。以後、メモリ素子はＮチャネル型であるとして説明する。
【００４３】
上記メモリ機能体１２ｂに電子を注入してプログラムするためには、Ｎ型の拡散領域１５ａをソース電極、Ｎ型の拡散領域１５ｂをドレイン電極とする。例えば、拡散領域１５ａ及びＰ型ウェル領域１４に０Ｖ、拡散領域１５ｂに＋５Ｖ、ゲート電極１１に＋５Ｖを印加する。
【００４４】
このような電圧条件によれば、反転層が、拡散領域１５ａ（ソース電極）から伸びるが、拡散領域１５ｂ（ドレイン電極）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から拡散領域１５ｂ（ドレイン電極）まで高電界により加速され、いわゆるホットエレクトロン（高エネルギーの伝導電子）となる。このホットエレクトロンがメモリ機能体１２ｂに注入されることにより書込みが行われる。なお、メモリ機能体１２ａ近傍では、ホットエレクトロンが発生しないため、書込みは行われない。
【００４５】
一方、上記メモリ機能体１２ａに電子を注入してプログラムするためには、拡散領域１５ｂをソース電極に、拡散領域１５ａをドレイン電極とする。例えば、拡散領域１５ｂ及びＰ型ウェル領域１４に０Ｖ、拡散領域１５ａに＋５Ｖ、ゲート電極１１に＋５Ｖを印加する。
【００４６】
このように、メモリ機能体１２ｂに電子を注入する場合とは、ソース／ドレイン領域を入れ替えることにより、メモリ機能体１２ａに電子を注入して、プログラムを行うことができる。
【００４７】
次に、消去動作について説明する。
【００４８】
上記メモリ機能体１２ａに記憶された情報を消去するためには、拡散領域１５ａに正電圧（例えば、＋５Ｖ）、Ｐ型ウェル領域１４に０Ｖを印加して、拡散領域１５ａとＰ型ウェル領域１４とのＰＮ接合に逆方向バイアスをかけ、さらにゲート電極１１に負電圧（例えば、−５Ｖ）を印加する。このとき、ＰＮ接合のうちゲート電極１１付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のＰ型ウェル領域１４側にホットホール（高エネルギーの正孔）が発生する。このホットホールが負の電位をもつゲート電極１１方向に引きこまれ、その結果、メモリ機能体１２ａにホール注入が行われる。このようにして、メモリ機能体１２ａの消去が行われる。このとき拡散領域１５ｂには０Ｖを印加すればよい。
【００４９】
メモリ機能体１２ｂに記憶された情報を消去する場合は、上記において拡散領域１５ａと拡散領域５１ｂとの電位を入れ替えればよい。
【００５０】
上述のようにして記憶された情報を読み出す方法について、次に説明する。
【００５１】
上記メモリ機能体１２ａに記憶された情報を読み出す場合は、拡散領域１５ａをソース電極に、拡散領域１５ｂをドレイン電極とし、メモリセルを動作させる。例えば、拡散領域１５ａ及びＰ型ウェル領域１４に０Ｖ、拡散領域１５ｂに＋１．８Ｖ、ゲート電極１１に＋２Ｖを印加する。この際、メモリ機能体１２ａに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第１のメモリ機能体１２ａに電子が蓄積している場合は、メモリ機能体１２ａ近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、メモリ機能体１２ａの記憶情報を読み出すことができる。このとき、メモリ機能体１２ｂにおける電荷蓄積の有無は、ドレイン近傍がピンチオフしているため、ドレイン電流に大きな影響は与えない。
【００５２】
一方、上記メモリ機能体１２ｂに記憶された情報を読み出す場合、拡散領域１５ｂをソース電極に、拡散領域１５ａをドレイン電極とし、メモリセルを動作させる。例えば、拡散領域１５ｂ及びＰ型ウェル領域１４に０Ｖ、拡散領域１５ａに＋１．８Ｖ、ゲート電極１１に＋２Ｖを印加すればよい。
【００５３】
このように、メモリ機能体１２ａに記憶された情報を読み出す場合とは、ソース／ドレイン領域を入れ替えることにより、メモリ機能体１２ｂに記憶された情報の読出しを行うことができる。
【００５４】
上述のように、ソース電極とドレイン電極を入れ替えることによって１つのメモリセル当り２ビットの記憶及び読出しが可能である。
【００５５】
図１Ａに示すメモリセルは、代表的な不揮発性メモリである従来のＥＰＲＯＭやフラッシュメモリと比較して、一般的に論理回路に用いられるトランジスタ素子と構造が類似しているため、メモリ部と論理回路部との混載プロセスが簡易であるという利点を有している。
【００５６】
また、上記ゲート絶縁膜の薄膜化が容易であり、微細化が容易であるという利点も有している。
【００５７】
なお、図１Ａに示すメモリセルの回路記号として、図１Ｂに示す記号を用いる。
【００５８】
本発明の半導体記憶装置に含まれるメモリセルつまりメモリ素子の別の一形態を図２Ａに示す。
【００５９】
図２Ａに示すメモリ素子は、半導体基板上表面に形成されたＰ型ウェル領域２５上にゲート絶縁膜２８を介してゲート電極２１が形成されている。ゲート電極２１の両側であってＰ型ウェル領域２５内に、それぞれソース領域又はドレイン領域として機能するＮ型の拡散領域２６ａ及び２６ｂが形成されている。
【００６０】
上記ゲート絶縁膜２８は、第１の絶縁膜２２、第２の絶縁膜２３、第３の絶縁膜２４より構成されている。また、上記第２の絶縁膜２３は、さらに電荷を保持する領域として、チャネル領域を形成するＰ型ウェル領域２５の部分と、拡散領域２６ａ及び２６ｂとの境界部の上方に記憶領域２７ａ及び２７ｂを有している。
【００６１】
なお、上記第２の絶縁膜２３として、電荷を保持する機能を有し、かつ、記憶領域２７ａ及び２７ｂの干渉がほとんど起こらない膜として、シリコン窒化膜などを用いることができる。なお、第２の絶縁膜２３は、上記構成に拘るものではなく、電荷を保持する機能を有し、かつ、記憶領域の干渉がほとんど起こらない膜により形成されていればよい。
【００６２】
以下に、図２Ａに示すメモリセルのプログラム動作について説明する。
【００６３】
上記記憶領域２７ｂに電子を注入してプログラムするためには、Ｎ型の拡散領域２６ａをソース電極、Ｎ型の拡散領域２６ｂをドレイン電極とする。例えば、拡散領域２６ａ及びＰ型ウェル領域２５に０Ｖ、拡散領域２６ｂに＋４．５Ｖ、ゲート電極２１に＋９Ｖを印加する。
【００６４】
このような電圧条件によれば、Ｐ型ウェル領域２５内に形成されたチャネル領域と拡散領域２６ｂとの境界領域において、ホットエレクトロンが発生し、このホットエレクトロンが記憶領域２７ｂに注入されることにより書き込みが行われる。なお、記憶領域２７ａ近傍では、ホットエレクトロンが発生しないため、書込みは行われない。
【００６５】
一方、上記記憶領域２７ａに電子を注入してプログラムするためには、拡散領域２６ｂをソース電極に、拡散領域２６ａをドレイン電極とする。例えば、拡散領域２６ｂ及びＰ型ウェル領域２５に０Ｖ、拡散領域２６ａに＋４．５Ｖ、ゲート電極２１に＋９Ｖを印加する。
【００６６】
このように、記憶領域２７ｂに電子を注入する場合とは、ソース／ドレイン領域を入れ替えることにより、記憶領域２７ａに電子を注入して、プログラムを行うことができる。
【００６７】
次に、消去動作について説明する。
【００６８】
上記記憶領域２７ａに記憶された情報を消去するためには、拡散領域２６ａに正電圧（例えば、＋５．５Ｖ）、Ｐ型ウェル領域２５に０Ｖを印加して、拡散領域２６ａとＰ型ウェル領域２５とのＰＮ接合に逆方向バイアスをかけ、さらにゲート電極２１に負電圧（例えば、−８Ｖ）を印加する。このとき、ＰＮ接合のうちゲート電極２１付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のＰ型ウェル領域２５側にホットホールが発生する。このホットホールが負の電位をもつゲート電極２１方向に引きこまれ、その結果、記憶領域２７ａにホール注入が行われる。このようにして、記憶領域２７ａの消去が行われる。このとき拡散領域２７ｂには０Ｖを印加すればよい。
【００６９】
上記記憶領域２７ｂに記憶された情報を消去する場合は、上記において拡散領域２６ａと拡散領域２６ｂとの電位を入れ替えればよい。
【００７０】
上述のようにして記憶された情報を読み出す方法について、次に説明する。
【００７１】
上記記憶領域２７ａに記憶された情報を読み出す場合は、拡散領域２６ａをソース電極に、拡散領域２６ｂをドレイン電極とし、メモリセルを動作させる。例えば、拡散領域２６ａ及びＰ型ウェル領域２５に０Ｖ、拡散領域２６ｂに＋２．０Ｖ、ゲート電極２１に＋３Ｖを印加する。この際、記憶領域２７ａに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第１の記憶領域２７ａに電子が蓄積している場合は、記憶領域２７ａ近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、記憶領域２７ａの記憶情報を読み出すことができる。このとき、記憶領域２７ｂにおける電荷蓄積の有無は、ドレイン近傍がピンチオフしているため、ドレイン電流に大きな影響は与えない。
【００７２】
上記記憶領域２７ｂに記憶された情報を読み出す場合、拡散領域２６ｂをソース電極に、拡散領域２６ａをドレイン電極とし、メモリセルを動作させる。例えば、拡散領域２６ｂ及びＰ型ウェル領域２５に０Ｖ、拡散領域２６ａに＋２Ｖ、ゲート電極２１に＋３Ｖを印加すればよい。
【００７３】
このように、記憶領域２７ａに記憶された情報を読み出す場合とは、ソース／ドレイン領域を入れ替えることにより、記憶領域２７ｂに記憶された情報の読出しを行うことができる。
【００７４】
上述のように、ソース電極とドレイン電極を入れ替えることによって１つのメモリセル当り２ビットの記憶及び読出しが可能である。
【００７５】
図２Ａに示すメモリセルつまりメモリ素子は、記憶領域２７ａ及び２７ｂがＰ型ウェル領域２５に形成されるチャネル領域と拡散領域２６ａ及び２６ｂとの境界のすぐ上に形成されているため、記憶領域２７ａ及び２７ｂに蓄えられた電荷の多寡よる電流差が大きく、かつ、書込み・消去の速度も速い。
【００７６】
また、上記記憶領域２７ａ及び２７ｂが形成される絶縁膜２３の形状がシンプルであるから、記憶領域２７ａ及び２７ｂが形成される絶縁膜２３の製造ばらつきに起因する素子特性のばらつきも少ない。
【００７７】
なお、図２Ａに示すメモリセルの回路記号として、図２Ｂに示す記号を用いる。
【００７８】
上述の図１Ａ及び図２Ａに示すメモリ素子のプログラム・消去・読出しの各動作時に各端子に印加する電圧については、上述の値に拘るものではなく、これ以上でも構わないし、これ以下でも構わない。
【００７９】
以下、本発明の半導体記憶装置に含まれるメモリ素子として、図１Ａ、１Ｂに示すメモリ素子を用いた場合について説明する。しかしながら、メモリ素子としては、図１Ａ、１Ｂに示すメモリ素子に拘らず、図２Ａ、２Ｂに示すメモリ素子を用いてもよい。図１Ａ、１Ｂにメモリ素子と図２Ａ、２Ｂに示すメモリ素子とは、書込み・消去・読出しの方法が類似しており、ゲート電極の参照番号１１を２１に、拡散領域の参照番号１５ａを２６ａに、拡散領域の参照番号１５ｂを２６ｂに置き換え、各動作時に印加する電圧を最適化することによって、容易に図１Ａ、１Ｂに示すメモリ素子を図２Ａ、２Ｂに示すメモリ素子に置き換えることが可能となる。
【００８０】
なお、図１Ａ及び図２Ａに示すメモリ素子に拘らず、本発明は他のメモリ素子を用いても構わない。例えば、図７中の参照番号７３ｍ１から７３ｍ８に示すフローティングゲートに情報を記憶するＥＰＲＯＭやフラッシュメモリを用いることも可能である。
【００８１】
（実施形態１）
図３は、本発明の半導体記憶装置の実施形態１を示す。
【００８２】
図３に示すように、仮想接地アレイ構造を構成するメモリセル３３ｍ１、３３ｍ２、３３ｍ３、…、３３ｍ８は、ワード線３１ｗ２を共有しており、各メモリセル３３ｍ１、３３ｍ２、３３ｍ３、…、３３ｍ８は、隣接するメモリセルとビット線３２ｂ２、３２ｂ３、３２ｂ４、３２ｂ５、３２ｂ６、３２ｂ７、３２ｂ８を共有している。
【００８３】
上記メモリセル３３ｍ１、３３ｍ２、３３ｍ３、…、３３ｍ８は、ゲート電極の左側に、メモリ機能体３３ｍ１ｌ、３３ｍ２ｌ、３３ｍ３ｌ、…、３３ｍ８ｌを有し、ゲート電極の右側に、メモリ機能体を３３ｍ１ｒ、３３ｍ２ｒ、３３ｍ３ｒ、…、３３ｍ８ｒを有する。
【００８４】
また、隣接するビット線３２ｂ１、３２ｂ２、３２ｂ３、３２ｂ４、３２ｂ５、３２ｂ６、３２ｂ７、３２ｂ８、３２ｂ９間には、必要に応じて隣接するビット線を短絡させるためのパスゲートとしてのトランジスタ３５ｐ１、３５ｐ２、３５ｐ３、…、３５ｐ８が設けられている。上記パスゲートとしてのトランジスタ３５ｐ１、３５ｐ２、３５ｐ３、…、３５ｐ８は、それぞれ、メモリセル３３ｍ１、３３ｍ２、３３ｍ３、…、３３ｍ８に一対一に対応している。
【００８５】
上記トランジスタ３５ｐ１と３５ｐ５のゲートは、同一の制御線３４ｓ４に接続されている。また、トランジスタ３５ｐ２と３５ｐ６のゲートは、同一の制御線３４ｓ３に接続されており、トランジスタ３５ｐ３と３５ｐ７のゲートは、同一の制御線３４ｓ２に接続されており、トランジスタ３５ｐ４と３５ｐ８のゲートは、同一の制御線３４ｓ１に接続されている。
【００８６】
すなわち、ｋ＝１、２、３、・・・、（ｎ−１）として、ｋ番目のメモリセルに対応するトランジスタのゲート電極と、｛ｎ＋（ｋ−１）｝番目のメモリセルに対応するトランジスタのゲート電極とを、同一の制御線に接続している。
【００８７】
また、制御部１００は、ｋ番目のメモリセルと｛ｎ＋（ｋ−１）｝番目のメモリセルとを並列にプログラムするときには、それらのメモリセルに対応するパスゲートとしてのトランジスタのゲート電極が接続された制御線を低電位に制御して、上記両トランジスタをオフにして、それ以外のトランジスタをオンに制御するようになっている。
【００８８】
こうすることによって、ｋ番目のメモリセルと、｛ｎ＋（ｋ−１）｝番目のメモリセルとを並列にプログラムするときに、常に、それらの間に、［｛ｎ＋（ｋ−１）｝−ｋ−１］＝（ｎ−２）個のメモリセル、つまり、一定の（ｎ−２）個数のメモリセルを挟んで、並列に、かつ、規則的に、プログラムすることができるようにしている。したがって、プログラムを系統的に順序立ててでき、制御が容易になるようにしている。
【００８９】
さらに、このように、上記制御部１００によって、制御線の電位を制御することによって、パスゲートとしてのトランジスタのオンオフを制御して、充放電するビット線の数のバランスを比較的よくしている。
【００９０】
また、上記制御部１００は、制御線３４ｓ１、３４ｓ２、３４ｓ３、３４ｓ４の電位の他に、上記ワード線３１ｗ１、３１ｗ２、３１ｗ３及びビット線３２ｂ１、３２ｂ２、３２ｂ３、３２ｂ４、３２ｂ５、３２ｂ６、３２ｂ７、３２ｂ８、３２ｂ９の電位を後記するように制御して、２つのメモリセルを並列してプログラムすることを可能にしている。
【００９１】
プログラムの方法について、以下に詳細に説明する。
【００９２】
本実施形態１では、上記制御部１００によって、プログラム動作時、仮想接地アレイ構造を構成するメモリセル３３ｍ１、３３ｍ２、３３ｍ３、…、３３ｍ８の内の２つのメモリセルであって、同一の制御線３４ｓ１、３４ｓ２、３４ｓ３、３４ｓ４にゲートが接続された各２つのトランジスタ３５ｐ１、３５ｐ５；３５ｐ２、３５ｐ６；３５ｐ３、３５ｐ７；３５ｐ４、３５ｐ８に接続されたビット線をそれらのトランジスタと共有する２つのメモリセルに並列にプログラムを行う。
【００９３】
図３では、メモリ機能体３３ｍ１ｒと３３ｍ５ｌ；メモリ機能体３３ｍ１ｌと３３ｍ５ｒ；メモリ機能体３３ｍ２ｒと３３ｍ６ｌ；メモリ機能体３３ｍ２ｌと３３ｍ６ｒ；メモリ機能体３３ｍ３ｒと３３ｍ７ｌ；メモリ機能体３３ｍ３ｌと３５ｍ７ｒ；メモリ機能体３３ｍ４ｒと３３ｍ８ｌ；メモリ機能体３３ｍ４ｌと３３ｍ８ｒに対して並列にプログラムすることが可能である。
【００９４】
例えば、メモリ機能体３３ｍ１ｌと３３ｍ５ｒに並列にプログラムする場合、制御部１００は、ワード線３１ｗ２に５Ｖ、ビット線３２ｂ１、３２ｂ６〜３２ｂ９に５Ｖ、ビット線３２ｂ２〜３２ｂ５に０Ｖをそれぞれ印加する。
【００９５】
さらに、このとき、上記制御部１００は、制御線３４ｓ４をローレベルにして、トランジスタ３５ｐ１、３５ｐ５をオフ状態にする一方、制御線３４ｓ３、３４ｓ２、３４ｓ１をハイレベルにして、トランジスタ３５ｐ２、３５ｐ６；３５ｐ３、３５ｐ７；３５ｐ４、３５ｐ８をオン状態にする。このように、制御線３４ｓ４を共有するトランジスタ３５ｐ１及び３５ｐ５をオフ状態、トランジスタ３２ｂ２〜３２ｂ４及び３２ｂ６〜３２ｂ８をオン状態とすることによって、電位を与える際の時間的なずれなどに起因する誤プログラムを防止している。
【００９６】
また、メモリ機能体３３ｍ１ｌのみをプログラムし、メモリ機能体３３ｍ５ｒは消去状態のままとする場合は、ワード線３１ｗ２に５Ｖ、ビット線３２ｂ１に５Ｖ、ビット線３２ｂ２〜３２ｂ９に０Ｖをそれぞれ印加する。
【００９７】
また、メモリ機能体３３ｍ５ｒのみをプログラムし、メモリ機能体３５ｍ１ｌは消去状態のままとする場合は、ワード線３１ｗ２に５Ｖ、ビット線３２ｂ６〜３２ｂ９に５Ｖ、ビット線３２ｂ１〜３２ｂ５に０Ｖをそれぞれ印加する。
【００９８】
図７は、プログラムを行うメモリ機能体及びプログラムデータとビット線３２ｂ１、３２ｂ２、３２ｂ３、…、３２ｂ９、及び、制御線３４ｓ１、３４ｓ２、３４ｓ３への印加電圧との対応を示している。
【００９９】
図７中、データ「１」は、消去状態であることを指し、データ「０」は、プログラム状態であることを指す。従って、例えば、メモリ機能体３３ｍ１１−３３ｍ５ｒに対してデータ「１０」をプログラムするとは、メモリ機能体３３ｍ１１は、プログラムせずに消去状態を保ち、メモリ機能体３３ｍ５ｒのみプログラムすることを指す。
【０１００】
また、ビット線３２ｂ１、３２ｂ２、３２ｂ３、…、３２ｂ９への印加電圧について、「Ｈ」レベルはプログラムを行うメモリセルのドレイン電極に印加する電圧（本実施形態では５Ｖ）、「Ｌ」レベルはログラムを行うメモリセルのソース電極に印加する電圧（本実施形態では０Ｖ）を指し、制御線３４ｓ１、３４ｓ２、３４ｓ３への印加電圧について、「Ｈ」レベルはパスゲートとしてのトランジスタをオン状態とする電圧、「Ｌ」レベルはパスゲートとしてのトランジスタをオフ状態とする電圧を指す。
【０１０１】
上述のように、仮想接地アレイ構造により構成されたメモリセルアレイ内のメモリセル３３ｍ１、３３ｍ２、３３ｍ３、…、３３ｍ８をプログラムする際、上記メモリセルアレイにおいて、ワード線３１ｗ１、３１ｗ２または３１ｗ３を共有する２つのメモリセルを並列にプログラムするので、仮想接地アレイ構造により構成されたメモリセルアレイおいて、プログラム動作の際に充放電を行うビット線３２ｂ１、３２ｂ２、３２ｂ３、３２ｂ４、３２ｂ５、３２ｂ６、３２ｂ７、３２ｂ８、３２ｂ９の本数を１つのメモリセル当たり少なくすることができ、プログラム動作時にビット線の充放電に起因する消費電力を低減することができる。
【０１０２】
また、上記各２つのメモリセル３３ｍ１、３３ｍ５；３３ｍ２、３３ｍ６；３３ｍ３、３３ｍ７；３３ｍ４、３３ｍ８は、それぞれのビット線に接続された各２つのトランジスタ３５ｐ１、３５ｐ５；３５ｐ２、３５ｐ６；３５ｐ３、３５ｐ７；３５ｐ４、３５ｐ８を有し、上記各２つのパスゲートとしてのトランジスタ３５ｐ１、３５ｐ５；３５ｐ２、３５ｐ６；３５ｐ３、３５ｐ７；３５ｐ４、３５ｐ８のゲート電極は、同一の制御線３４ｓ４、３４ｓ３、３４ｓ２、３４ｓ１にそれぞれ電気的に接続されているので、隣接するビット線間を短絡させるためのトランジスタ３５ｐ１、３５ｐ５；３５ｐ２、３５ｐ６；３５ｐ３、３５ｐ７；３５ｐ４、３５ｐ８の制御線３４ｓ４、３４ｓ３、３４ｓ２、３４ｓ１のための面積を従来よりも小さくすることができ、面積の小さい半導体記憶装置を提供することができる。
【０１０３】
なお、上記制御部１００は、プログラムの制御の他に、読み出し、消去の制御も行うようにしてもよい。
【０１０４】
上述の例では、直列に接続するメモリセルの段数を８段としたが、これに拘るものではなく、これより少なくても構わないし、これより多くても構わない。
【０１０５】
図４には、直列に接続するメモリセルの段数を１６段とした例を示す。
【０１０６】
なお、図４においても図３と同様に、メモリセル５３ｍ１、５３ｍ２、５３ｍ３、…、５３ｍ１６は、ゲートの左側に位置するメモリ機能体５３ｍ１ｌ、５３ｍ２ｌ、５３ｍ３ｌ、…、５３ｍ１６ｌを有し、ゲートの右側に位置するメモリ機能体を５３ｍ１ｒ、５３ｍ２ｒ、５３ｍ３ｒ、…、５３ｍ１６ｒを有する。
【０１０７】
また、隣接するビット線５２ｂ１、５２ｂ２、５２ｂ３、…、５２ｂ１７間には、必要に応じて隣接するビット線を短絡させるためのパスゲートとしてのトランジスタ５５ｐ１、５５ｐ２、５５ｐ３、…、５５ｐ１６が設けられている。上記トランジスタ５５ｐ１と５５ｐ９のゲートは、同一の制御線５４ｓ８に接続されており、トランジスタ５５ｐ２と５５ｐ１０のゲートは、同一の制御線５４ｓ７に接続されている。同様に、各２つのトランジスタ５５ｐ３、５５ｐ１１；５５ｐ４、５５ｐ１２；５５ｐ５、５５ｐ１３；５５ｐ６、５５ｐ１４；５５ｐ７、５５ｐ１５；５５ｐ８、５５ｐ１６のゲートは、同一の制御線５４ｓ６、５４ｓ５、５４ｓ４、５４ｓ３、５４ｓ２、５４ｓ１に接続されている。
【０１０８】
図４においても、例えば、メモリ機能体５３ｍ１ｌと５３ｍ９ｒに並列にプログラムする場合、図示しないが、図３と同様の制御部によって、ワード線５１ｗ２に５Ｖ、ビット線５２ｂ１、５２ｂ１０〜５２ｂ１７に５Ｖ、ビット線５２ｂ２〜５２ｂ９に０Ｖをそれぞれ印加する。
【０１０９】
このとき、制御線５４ｓ８を共有するトランジスタ５５ｐ１及び５５ｐ９をオフ状態、トランジスタ５５ｐ２〜５５ｐ９及び５５ｐ１１〜５５ｐ１６をオン状態とすることによって、電位を与える際の時間的なずれなどに起因する誤プログラムを防止することが可能となる。
【０１１０】
また、メモリ機能体５３ｍ１ｌのみをプログラムし、メモリ機能体５３ｍ１ｒは消去状態のままとする場合は、ワード線３１ｗ２に５Ｖ、ビット線３２ｂ１に５Ｖ、ビット線３２ｂ２〜３２ｂ１７に０Ｖをそれぞれ印加する。
【０１１１】
さらに、メモリ機能体５３ｍ９ｒのみをプログラムし、メモリ機能体５３ｍ９ｌは消去状態のままとする場合は、ワード線３１ｗ２に５Ｖ、ビット線３２ｂ１０〜３２ｂ１７に５Ｖ、ビット線３２ｂ１〜３２ｂ９に０Ｖをそれぞれ印加する。
【０１１２】
（実施形態２）
図５は、本発明の半導体記憶装置の実施形態２を示す。
【０１１３】
仮想接地アレイ構造を構成するメモリセル４３ｍ１、４３ｍ２、４３ｍ３、…、４３ｍ８は、ワード線４１ｗ２を共有しており、各メモリセル４３ｍ１、４３ｍ２、４３ｍ３、…、４３ｍ８は、隣接するメモリセルとビット線４２ｂ２、４２ｂ３、４２ｂ４、…、４２ｂ８を共有している。
【０１１４】
上記メモリセル４３ｍ１、４３ｍ２、４３ｍ３、…、４３ｍ８は、それぞれ、ゲート電極の左側に位置するメモリ機能体４３ｍ１ｌ、４３ｍ２ｌ、４３ｍ３ｌ、…、４３ｍ８ｌと、ゲート電極の右側に位置するメモリ機能体を４３ｍ１ｒ、４３ｍ２ｒ、４３ｍ３ｒ、…、４３ｍ８ｒとを有する。
【０１１５】
また、隣接する上記ビット線４２ｂ１、４２ｂ２、４２ｂ３、…、４２ｂ９間には、必要に応じてビット線４２ｂ１、４２ｂ２、４２ｂ３、…、４２ｂ９を短絡させるためのパスゲートとしてのトランジスタ４５ｐ１、４５ｐ２、４５ｐ３、…、４５ｐ８が設けられている。
【０１１６】
図示しない制御部は、ｎ、ｋが整数、１≦ｋ＜ｎとして、（ｎ−ｋ）番目のメモリセルと、｛ｎ＋（ｋ−１）｝番目のメモリセルとを並列にプログラムするように、制御を行う。そして、｛ｎ＋（ｋ−１）｝番目のメモリセルと、（ｎ−ｋ）番目のメモリセルとの間には、［｛ｎ＋（ｋ−１）｝−（ｎ−ｋ）−１］＝（２ｋ−２）個のメモリセルが存在するようにして、プログラムを系統的に順序立ててでき、プログラムの制御が容易になるようにしている。
【０１１７】
プログラムの方法について、以下に説明する。
【０１１８】
図５の実施形態２では、メモリ機能体４３ｍ１ｒと４３ｍ８ｌ；メモリ機能体４３ｍ１ｌと４３ｍ８ｒ；メモリ機能体４３ｍ２ｒと４３ｍ７ｌ；メモリ機能体４３ｍ２ｌと４３ｍ７ｒ；メモリ機能体４３ｍ３ｒと４３ｍ６ｌ；メモリ機能体４３ｍ３ｌと４３ｍ６ｒ；メモリ機能体４３ｍ４ｒと４３ｍ５ｌ；メモリ機能体４３ｍ４ｌと４３ｍ５ｒに対して並列にプログラムすることが可能である。
【０１１９】
例えば、メモリ機能体４３ｍ１ｌと４３ｍ８ｒに並列にプログラムする場合、上記制御部の制御によって、ワード線４１ｗ２に５Ｖ、ビット線４２ｂ１、４２ｂ９に５Ｖ、ビット線４２ｂ２〜４２ｂ８に０Ｖをそれぞれ印加する。
【０１２０】
このとき、上記制御部の制御によって、制御線４４ｓ４を共有するトランジスタ４５ｐ１及び４５ｐ８をオフ状態、トランジスタ４２ｂ２〜４２ｂ７をオン状態とすることによって、電位を与える際の時間的なずれなどに起因する誤プログラムを防止するようにしている。
【０１２１】
また、メモリ機能体４３ｍ１ｌのみをプログラムし、メモリ機能体４３ｍ８ｒは消去状態のままとする場合は、上記制御部の制御によって、ワード線３１ｗ２に５Ｖ、ビット線４２ｂ１に５Ｖ、ビット線４２ｂ２〜３２ｂ９に０Ｖをそれぞれ印加する。
【０１２２】
さらに、メモリ機能体４３ｍ８ｒのみをプログラムし、メモリ機能体４３ｍ１ｌは消去状態のままとする場合は、上記制御部の制御によって、ワード線４１ｗ２に５Ｖ、ビット線４２ｂ９に５Ｖ、ビット線４２ｂ１〜４２ｂ８に０Ｖをそれぞれ印加する。
【０１２３】
図８は、プログラムを行うメモリ機能体及びプログラムデータとビット線４２ｂ１、４２ｂ２、４２ｂ３、…、４２ｂ９、及び、制御線４４ｓ１、４４ｓ２、４４ｓ３への印加電圧との対応を示している。
【０１２４】
図７と同様に、図８中、データ「１」は、消去状態であることを指し、データ「０」は、プログラム状態であることを指す。従って、例えば、メモリ機能体４３ｍ１１−４３ｍ８ｒに対してデータ「１０」をプログラムするとは、メモリ機能体４３ｍ１１は、プログラムせずに消去状態を保ち、メモリ機能体４３ｍ８ｒのみプログラムすることを指す。
【０１２５】
また、ビット線４２ｂ１、４２ｂ２、４２ｂ３、…、４２ｂ９への印加電圧について、「Ｈ」レベルはプログラムを行うメモリセルのドレイン電極に印加する電圧（本実施形態では５Ｖ）、「Ｌ」レベルはログラムを行うメモリセルのソース電極に印加する電圧（本実施形態では０Ｖ）を指し、制御線４４ｓ１、４４ｓ２、４４ｓ３への印加電圧について、「Ｈ」レベルはパスゲートとしてのトランジスタをオン状態とする電圧、「Ｌ」レベルはパスゲートとしてのトランジスタをオフ状態とする電圧を指す。
【０１２６】
（実施形態３）
上述した実施形態１または２の半導体記憶装置が組み込まれた携帯電子機器の一例である携帯電話を、図６に示す。
【０１２７】
この携帯電話は、表示部６１、ＲＯＭ（読出し専用メモリ）６２、ＲＡＭ（ランダムアクセスメモリ）６３、制御回路６４、アンテナ６５、無線回路６６、電源回路６７、オーディオ回路６８、カメラモジュール６９、メモリカード７０により構成されている。
【０１２８】
このうち、ＲＯＭ６２は、図６に示す携帯電話に内蔵されており、不揮発性を有し、かつ、書換え可能であって、制御回路を動作させるためのプログラムデータ、カメラモジュール６９において撮影された画像データ、オーディオ回路６８で再生させるためのオーディオデータ等のデータが記憶されている。
【０１２９】
上記データは、メモリカード７０に記憶されてもよい。メモリカード７０は、ＲＯＭ６２と同様に、不揮発性を有し、かつ、書換え可能である。メモリカード７０は、さらに、着脱可能であって、上記データのバックアップ、他の機器へのデータ転送、ＲＯＭ６２に収めることのできないデータの記憶などの役割を果たす。
【０１３０】
ＲＯＭ６２及びメモリカード７０は、制御回路６４より要求されると、記憶されたデータを制御回路６４に送る。また、ＲＯＭ６２及びメモリカード７０より読み出されたデータは、必要に応じてＲＡＭ６３にも転写される。
【０１３１】
近年、携帯電話の多機能化に伴い、制御プログラムの容量及び保存するデータ量が飛躍的に増大している。そのため、ＲＯＭ６２及びメモリカード７０には、大容量化の要求が高まっている。
【０１３２】
また、電源回路６７に含まれるバッテリーの持続時間を長くするため、低消費電力化の要求も高まっている。
【０１３３】
このため、大容量で、かつ、低消費電力の不揮発性メモリが要求されていた。
【０１３４】
上記実施形態１または２の半導体記憶装置をＲＯＭ６２及びメモリカード７０に用いている。これによって、上記ＲＯＭ６２及びメモリカード７０は、消費電力が従来と比べて低く、かつ、大容量、小型になっている。
【０１３５】
特に、半導体記憶装置のメモリセルとして、図１Ａに示すメモリ素子を用いることによって、メモリ部と論理回路部の混載プロセスが簡易で安価な半導体記憶装置を得ることができるため、大容量、かつ、低消費電力の携帯電子機器を安価に得ることができる。
【図面の簡単な説明】
【０１３６】
【図１Ａ】本発明の半導体記憶装置におけるメモリセルの断面図である。
【図１Ｂ】上記メモリセルの回路記号である。
【図２Ａ】本発明の半導体記憶装置におけるメモリセルの断面図である。
【図２Ｂ】上記メモリセルの回路記号である。
【図３】本発明の半導体記憶装置の１実施形態の回路図である。
【図４】本発明の半導体記憶装置の１実施形態の回路図である。
【図５】本発明の半導体記憶装置の１実施形態の回路図である。
【図６】本発明の半導体記憶装置を組み込んだ携帯電子機器の概略構成図である。
【図７】図３の実施形態におけるプログラムを行うメモリ機能体およびプログラムデータと、ビット線および制御線への印加電圧との対応関係を示す図である。
【図８】図５の実施形態におけるプログラムを行うメモリ機能体およびプログラムデータと、ビット線および制御線への印加電圧との対応関係を示す図である。
【図９】従来の半導体記憶装置の回路図である。
【符号の説明】
【０１３７】
３３ｍ１〜３３ｍ８、４３ｍ１〜４３ｍ８、５３ｍ１〜５３ｍ１６    メモリセル
１４、２５    Ｐ型ウェル領域
１３    ゲート絶縁膜
２８    複合ゲート絶縁膜
１１、２１    ゲート電極
１５ａ、１５ｂ、２６ａ、２６ｂ    拡散領域
１２ａ、１２ｂ    メモリ機能体
２７ａ、２７ｂ    記憶領域
３１ｗ１〜３１ｗ３、４１ｗ１〜４１ｗ３、５１ｗ１〜５１ｗ３    ワード線
３２ｂ１〜３２ｂ９、４２ｂ１〜４２ｂ３、５２ｂ１〜５２ｂ９    ビット線
１００    制御部
【図１Ａ】
2008004164.tif 000003
【図１Ｂ】
2008004164.tif 000004
【図２Ａ】
2008004164.tif 000005
【図２Ｂ】
2008004164.tif 000006
【図３】
2008004164.tif 000007
【図４】
2008004164.tif 000008
【図５】
2008004164.tif 000009
【図６】
2008004164.tif 000010
【図７】
2008004164.tif 000011
【図８】
2008004164.tif 000012
【図９】
2008004164.tif 000013