(57)【要約】【課題】デューティ補正された遅延固定クロックを生成することができ、１つのＤＬＬだけでもデューティ補正が可能で、かつ、入力されるクロック信号のデューティ比を効率的に補正して出力することができる半導体メモリ装置を提供すること。【解決手段】遅延固定動作により遅延固定クロックを生成するＤＬＬ回路と、前記遅延固定クロックと、その遅延固定クロックの偶数倍に分周したクロックとを用いて、前記遅延固定クロックのデューティ比を補正するデューティ補正回路とを備える半導体メモリ装置を提供する。【選択図】図２
2008219866.tif 000002
【特許請求の範囲】
【請求項１】
遅延固定動作により遅延固定クロックを生成するＤＬＬ回路と、
前記遅延固定クロックと、その遅延固定クロックの偶数倍に分周したクロックとを用いて、前記遅延固定クロックのデューティ比を補正するデューティ補正回路と
を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記デューティ補正回路が、
前記遅延固定クロックの第１論理レベル区間に対応する電圧を累積した第１基準電圧の立ち上がり傾きと、前記遅延固定クロックの偶数倍に分周したクロックの第１論理レベル区間に対応する電圧を累積した第２基準電圧の立ち上がり傾きとを比較し、デューティ比を補正することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記偶数倍の分周が、２分周であることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項４】
前記ＤＬＬ回路が、
基準クロックとフィードバッククロックとの位相を比較する位相比較器と、
該位相比較器の比較結果に基づき、前記基準クロックの遅延値を調整して出力する遅延回路部と、
該遅延回路部から出力されるクロックをモデル化した値で遅延させ、前記フィードバッククロックとして出力する遅延モデルと
を備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項５】
前記デューティ補正回路が、
前記遅延固定クロックを偶数倍に分周する分周回路と、
前記遅延固定クロックの第１論理レベル区間に対応する第１基準電圧を生成する第１電圧生成部と、
前記分周回路から出力されるクロックの第１論理レベル区間に対応する第２基準電圧を生成する第２電圧生成部と、
前記第１基準電圧を累積した第１累積値を提供する第１積分器と、
前記第２基準電圧を累積した第２累積値を提供する第２積分器と、
前記第１累積値の傾きと前記第２累積値の傾きとを比較する比較器と、
該比較器の比較結果に対応して、前記遅延固定クロックのデューティ比を補正するデューティ補正部と
を備えることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項６】
前記第１電圧生成部が、
前記遅延固定クロックの第１遷移を基準とする第１基準クロックと、第２遷移を基準とする第２基準クロックとを生成する第１クロック信号分離器と、
前記第１基準クロックと前記第２基準クロックとの位相及び周波数を検出し、それに対応する第１検出信号を出力する第１位相周波数検出部と、
該第１検出信号に応答して電荷をポンピングすることにより、前記第１基準電圧を生成する第１チャージポンプと
を備えることを特徴とする請求項５に記載の半導体メモリ装置。
【請求項７】
前記第２電圧生成部が、
前記分周回路から出力されるクロックの第１遷移を基準とする第３基準クロックと、第２遷移を基準とする第４基準クロックとを生成する第２クロック信号分離器と、
前記第３基準クロックと前記第４基準クロックとの位相及び周波数を検出し、それに対応する第２検出信号を出力する第２位相周波数検出部と、
該第２検出信号に応答して電荷をポンピングすることにより、前記第２基準電圧を生成する第２チャージポンプと
を備えることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
基準クロックとフィードバッククロックとの位相を比較する位相比較器と、
該位相比較器の比較結果に対応して、前記基準クロックを遅延させた遅延クロックを出力する遅延回路部と、
該遅延回路部から出力されるクロックを偶数倍に分周する分周手段と、
前記遅延回路部から出力されるクロックの第１論理レベルの幅に対応して、その値が累積される第１比較電圧を生成して出力する第１電圧生成部と、
前記分周手段から出力されるクロックの第１論理レベルの幅に対応して、その値が累積される第２比較電圧を生成して出力する第２電圧生成部と、
前記第１比較電圧の立ち上がり傾きと前記第２比較電圧の立ち上がり傾きとを比較する比較器と、
該比較器で比較した結果に対応して、前記遅延回路部から出力される遅延クロックのデューティ比を補正するデューティ補正部と、
該デューティ補正部から出力されるクロックをモデル化した値で遅延させ、前記フィードバッククロックとして提供する遅延モデルと
を備えることを特徴とする半導体メモリ装置。
【請求項９】
前記偶数倍の分周が、２分周であることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
前記第１電圧生成部が、
前記遅延クロックの第１遷移を基準とする第１基準クロックと、第２遷移を基準とする第２基準クロックとを生成する第１クロック信号分離器と、
前記第１基準クロックと前記第２基準クロックとの位相及び周波数を検出し、それに対応する第１検出信号を出力する第１位相周波数検出部と、
該第１検出信号に応答して電荷をポンピングすることにより、第１基準電圧を生成する第１チャージポンプと、
該第１基準電圧を累積した前記第１比較電圧を提供する第１積分器と
を備えることを特徴とする請求項９に記載の半導体メモリ装置。
【請求項１１】
前記第２電圧生成部が、
前記分周手段から出力されるクロックの第１遷移を基準とする第３基準クロックと、第２遷移を基準とする第４基準クロックとを生成する第２クロック信号分離器と、
前記第１基準クロックと前記第２基準クロックとの位相及び周波数を検出し、それに対応する第２検出信号を出力する第２位相周波数検出部と、
該第２検出信号に応答して電荷をポンピングすることにより、第２基準電圧を生成する第２チャージポンプと、
該第２基準電圧を累積した前記第２比較電圧を提供する第２積分器と
を備えることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
基準クロックを偶数倍に分周する分周手段と、
前記基準クロックの第１論理レベルの幅に対応して、その値が累積される第１比較電圧を生成して出力する第１電圧生成部と、
前記分周手段から出力されるクロックの第１論理レベルの幅に対応して、その値が累積される第２比較電圧を生成して出力する第２電圧生成部と、
前記第１比較電圧の立ち上がり傾きと前記第２比較電圧の立ち上がり傾きとを比較する比較器と、
該比較器で比較した結果に対応して、前記基準クロックのデューティ比を補正するデューティ補正部と
を備えることを特徴とする半導体メモリ装置。
【請求項１３】
前記偶数倍の分周が、２分周であることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１４】
前記第１電圧生成部が、
前記基準クロックの第１遷移を基準とする第１基準クロックと、第２遷移を基準とする第２基準クロックとを生成する第１クロック信号分離器と、
前記第１基準クロックと前記第２基準クロックとの位相及び周波数を検出し、それに対応する第１検出信号を出力する第１位相周波数検出部と、
該第１検出信号に応答して電荷をポンピングすることにより、第１基準電圧を生成する第１チャージポンプと、
該第１基準電圧を累積した前記第１比較電圧を提供する第１積分器と
を備えることを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１５】
前記第２電圧生成部が、
前記分周手段から出力されるクロックの第１遷移を基準とする第３基準クロックと、第２遷移を基準とする第４基準クロックとを生成する第２クロック信号分離器と、
前記第１基準クロックと前記第２基準クロックとの位相及び周波数を検出し、それに対応する第２検出信号を出力する第２位相周波数検出部と、
該第２検出信号に応答して電荷をポンピングすることにより、第２基準電圧を生成する第２チャージポンプと、
該第２基準電圧を累積した前記第２比較電圧を提供する第２積分器と
を備えることを特徴とする請求項１４に記載の半導体メモリ装置。
【請求項１６】
遅延固定動作により遅延固定クロックを生成するステップと、
前記遅延固定クロックと、その遅延固定クロックの偶数倍に分周したクロックとを用いて、前記遅延固定クロックのデューティ比を補正するステップと
を含むことを特徴とする半導体メモリ装置の駆動方法。
【請求項１７】
前記遅延固定クロックのデューティ比を補正するステップが、
前記遅延固定クロックの第１論理レベル区間に対応する電圧を累積した第１基準電圧の立ち上がり傾きと、前記遅延固定クロックの偶数倍に分周したクロックの第１論理レベル区間に対応する電圧を累積した第２基準電圧の立ち上がり傾きとを比較し、デューティ比を補正することを特徴とする請求項１６に記載の半導体メモリ装置の駆動方法。
【請求項１８】
前記偶数倍の分周が、２分周であることを特徴とする請求項１７に記載の半導体メモリ装置の駆動方法。
【請求項１９】
前記遅延固定動作が、
基準クロックとフィードバッククロックとの位相を比較するステップと、
該比較結果に基づき、前記基準クロックの遅延値を調整して出力するステップと、
該遅延値の調整されたクロックをモデル化した値で遅延させ、前記フィードバッククロックとして出力するステップと
を含むことを特徴とする請求項１６に記載の半導体メモリ装置の駆動方法。
【請求項２０】
前記遅延固定クロックのデューティ比を補正するステップが、
前記遅延固定クロックを偶数倍に分周するステップと、
前記遅延固定クロックの第１論理レベル区間に対応する第１基準電圧を生成するステップと、
前記分周されたクロックの第１論理レベル区間に対応する第２基準電圧を生成するステップと、
前記第１基準電圧を累積した第１累積値を生成するステップと、
前記第２基準電圧を累積した第２累積値を生成するステップと、
前記第１累積値の傾きと前記第２累積値の傾きとを比較するステップと、
該比較結果に対応して、前記遅延固定クロックのデューティ比を補正するステップと
を含むことを特徴とする請求項１６に記載の半導体メモリ装置の駆動方法。
【請求項２１】
前記第１基準電圧を生成するステップが、
前記遅延固定クロックの第１遷移を基準とする第１基準クロックと、第２遷移を基準とする第２基準クロックとを生成するステップと、
前記第１基準クロックと前記第２基準クロックとの位相及び周波数を検出し、それに対応する第１検出信号を出力するステップと、
該第１検出信号に応答して電荷をポンピングすることにより、前記第１基準電圧を生成するステップと
を含むことを特徴とする請求項２０に記載の半導体メモリ装置の駆動方法。
【請求項２２】
前記第２基準電圧を生成するステップが、
前記遅延固定クロックの第１遷移を基準とする第３基準クロックと、第２遷移を基準とする第４基準クロックとを生成するステップと、
前記第３基準クロックと前記第４基準クロックとの位相及び周波数を検出し、それに対応する第２検出信号を出力するステップと、
該第２検出信号に応答して電荷をポンピングすることにより、前記第２基準電圧を生成するステップと
を含むことを特徴とする請求項２１に記載の半導体メモリ装置の駆動方法。
【請求項２３】
基準クロックとフィードバッククロックとの位相を比較するステップと、
該比較結果に対応して、前記基準クロックを遅延させた遅延クロックを出力するステップと、
該遅延クロックを偶数倍に分周するステップと、
前記遅延クロックの第１論理レベルの幅に対応して、その値が累積される第１比較電圧を生成するステップと、
前記分周されたクロックの第１論理レベルの幅に対応して、その値が累積される第２比較電圧を生成するステップと、
前記第１比較電圧の立ち上がり傾きと前記第２比較電圧の立ち上がり傾きとを比較するステップと、
該立ち上がり傾きの比較結果に対応して、前記遅延クロックのデューティ比を補正するステップと、
該デューティ補正クロックをモデル化した値で遅延させ、前記フィードバッククロックとして提供するステップと
を備えることを特徴とする半導体メモリ装置の駆動方法。
【請求項２４】
前記偶数倍の分周が、２分周であることを特徴とする請求項２３に記載の半導体メモリ装置の駆動方法。
【請求項２５】
前記第１比較電圧を生成するステップが、
前記遅延クロックの第１遷移を基準とする第１基準クロックと、第２遷移を基準とする第２基準クロックとを生成するステップと、
前記第１基準クロックと前記第２基準クロックとの位相及び周波数を検出し、それに対応する第１検出信号を出力するステップと、
該第１検出信号に応答して電荷をポンピングすることにより、第１基準電圧を生成するステップと、
該第１基準電圧を累積した前記第１比較電圧を提供するステップと
を含むことを特徴とする請求項２４に記載の半導体メモリ装置の駆動方法。
【請求項２６】
前記第２比較電圧を生成するステップが、
前記分周されたクロックの第１遷移を基準とする第３基準クロックと、第２遷移を基準とする第４基準クロックとを生成するステップと、
前記第３基準クロックと前記第４基準クロックとの位相及び周波数を検出し、それに対応する第２検出信号を出力するステップと、
該第２検出信号に応答して電荷をポンピングすることにより、第２基準電圧を生成するステップと、
該第２基準電圧を累積した前記第２比較電圧を提供するステップと
を含むことを特徴とする請求項２５に記載の半導体メモリ装置の駆動方法。
【請求項２７】
基準クロックを偶数倍に分周するステップと、
前記基準クロックの第１論理レベルの幅に対応して、その値が累積される第１比較電圧を生成するステップと、
前記分周されたクロックの第１論理レベルの幅に対応して、その値が累積される第２比較電圧を生成するステップと、
前記第１比較電圧の立ち上がり傾きと前記第２比較電圧の立ち上がり傾きとを比較するステップと、
該比較結果に対応して、前記基準クロックのデューティ比を補正するステップと
を含むことを特徴とする半導体メモリ装置の駆動方法。
【請求項２８】
前記偶数倍の分周が、２分周であることを特徴とする請求項２７に記載の半導体メモリ装置の駆動方法。
【請求項２９】
前記第１比較電圧を生成するステップが、
前記基準クロックの第１遷移を基準とする第１基準クロックと、第２遷移を基準とする第２基準クロックとを生成するステップと、
前記第１基準クロックと前記第２基準クロックとの位相及び周波数を検出し、それに対応する第１検出信号を出力するステップと、
該第１検出信号に応答して電荷をポンピングすることにより、第１基準電圧を生成するステップと、
該第１基準電圧を累積した前記第１比較電圧を提供するステップと
を含むことを特徴とする請求項２８に記載の半導体メモリ装置の駆動方法。
【請求項３０】
前記第１比較電圧を生成するステップが、
前記分周されたクロックの第１遷移を基準とする第３基準クロックと、第２遷移を基準とする第４基準クロックとを生成するステップと、
前記第３基準クロックと前記第４基準クロックとの位相及び周波数を検出し、それに対応する第２検出信号を出力するステップと、
該第２検出信号に応答して電荷をポンピングすることにより、第２基準電圧を生成するステップと、
該第２基準電圧を累積した前記第２比較電圧を提供するステップと
を含むことを特徴とする請求項２９に記載の半導体メモリ装置の駆動方法。
【請求項３１】
遅延固定動作により遅延固定クロックを生成するＤＬＬ回路と、
該遅延固定クロックの第１レベルの幅に対応する値を累積する第１積分回路と、
前記遅延固定クロックを偶数倍に分周したクロックの第１レベルの幅に対応する値を累積する第２積分回路と、
前記第１積分回路に累積された値と前記第２積分回路に累積された値とを比較し、前記遅延固定クロックのデューティ比を調整するデューティ補正調整部と
を備えることを特徴とする半導体メモリ装置。
【請求項３２】
前記デューティ補正調整部が、
前記遅延固定クロックの第１論理レベル区間に対応する電圧を累積した第１基準電圧の立ち上がり傾きと、前記遅延固定クロックの偶数倍に分周したクロックの第１論理レベル区間に対応する電圧を累積した第２基準電圧の立ち上がり傾きとを比較し、デューティ比を補正することを特徴とする請求項３１に記載の半導体メモリ装置。
【請求項３３】
前記偶数倍の分周が、２分周であることを特徴とする請求項３２に記載の半導体メモリ装置。
【請求項３４】
前記ＤＬＬ回路が、
基準クロックとフィードバッククロックとの位相を比較する位相比較器と、
該位相比較器の比較結果に基づき、前記基準クロックの遅延値を調整して出力する遅延回路部と、
該遅延回路部から出力されるクロックをモデル化した値で遅延させ、前記フィードバッククロックとして出力する遅延モデルと
を備えることを特徴とする請求項３２に記載の半導体メモリ装置。
【請求項３５】
前記第１積分回路が、
前記遅延固定クロックの第１遷移を基準とする第１基準クロックと、第２遷移を基準とする第２基準クロックとを生成する第１クロック信号分離器と、
前記第１基準クロックと前記第２基準クロックとの位相及び周波数を検出し、それに対応する第１検出信号を出力する第１位相周波数検出部と、
該第１検出信号に応答して電荷をポンピングすることにより、前記第１基準電圧を生成する第１チャージポンプと、
該第１基準電圧の値を累積する第１積分器と
を備えることを特徴とする請求項３４に記載の半導体メモリ装置。
【請求項３６】
前記第２積分回路が、
前記分周回路から出力されるクロックの第１遷移を基準とする第３基準クロックと、第２遷移を基準とする第４基準クロックとを生成する第２クロック信号分離器と、
前記第３基準クロックと前記第４基準クロックとの位相及び周波数を検出し、それに対応する第２検出信号を出力する第２位相周波数検出部と、
該第２検出信号に応答して電荷をポンピングすることにより、前記第２基準電圧を生成する第２チャージポンプと、
該第２基準電圧を累積する第２積分器と
を備えることを特徴とする請求項３５に記載の半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、特に、半導体メモリ装置のＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路に関する。
【背景技術】
【０００２】
様々な機能を有する複数の半導体装置を備えるシステムにおいて、半導体メモリ装置は、データを格納する装置である。半導体メモリ装置は、データ処理装置、例えば、中央処理装置から入力されたアドレスに対応するデータをデータ要求装置に出力するか、データ処理装置から伝達されたデータを、そのデータと共に入力されたアドレスに対応して、半導体メモリ装置の単位セルに格納する。
【０００３】
システムの動作速度の高速化に伴い、そのシステムに備えられるデータ処理装置において、より速い速度でデータを入出力する半導体メモリ装置が必要になっている。しかし、現在までの半導体集積回路の技術開発過程において、データ処理装置の動作速度はますます速くなっているが、データ処理装置とデータのやり取りを行う半導体メモリ装置のデータ入出力速度は、データ処理装置の速度に追いつかない状態である。
【０００４】
半導体メモリ装置のデータ入出力速度をデータ処理装置に必要な水準まで上げるため、様々な形態の半導体メモリ装置が開発されている。これまでに最も広く用いられている半導体メモリ装置としては、システムクロックの周期毎にデータを出力させる同期式メモリ装置が提案されている。同期式メモリ装置は、システムクロックを受信し、受信したシステムクロックの周期に対応してデータ処理装置にデータを出力するか、システムクロックの周期毎にデータ処理装置からデータを受信する。しかし、このような同期式メモリ装置でもデータ処理装置の動作速度に追いつくことができないため、ＤＤＲ同期式メモリ装置が開発されるようになった。ＤＤＲ同期式メモリ装置は、システムクロックが遷移するたびにデータを出力又は受信する。すなわち、システムクロックの立ち上がり遷移と立ち下がり遷移にそれぞれ同期させてデータを受信又は出力する。
【０００５】
しかし、メモリ装置に入力されたシステムクロックは、半導体メモリ装置の内部に配置されているクロック入力バッファ及びクロック信号を伝送する伝送ラインなどにより、必然的に遅延時間を有してデータ出力回路に到達する。したがって、データ出力回路が、既に遅延時間を有して伝達されたシステムクロックに同期させてデータを出力すると、半導体メモリ装置の出力データを受信する外部装置は、システムクロックの立ち上がりエッジ及び立ち下がりエッジに同期していないデータを受信することになる。
【０００６】
これを解決するため、半導体メモリ装置は、クロック信号の遅延を固定させるＤＬＬ回路を備えている。ＤＬＬ回路は、システムクロックがメモリ装置に入力されてからデータ出力回路に伝達されるまで、メモリ装置の内部回路によって遅延される値を補正するための回路である。ＤＬＬ回路は、システムクロックが半導体メモリ装置のクロック入力バッファ及びクロック信号の伝送ラインなどによって遅延される時間を検出し、その検出された値に対応してシステムクロックを遅延させてデータ出力回路に出力する。すなわち、メモリ装置に入力されたシステムクロックは、ＤＬＬ回路により、遅延値が一定に固定された状態でデータ出力回路に伝達される。データ出力回路は、遅延固定されたクロックに同期させてデータを出力し、これにより、外部では、データがシステムクロックに正確に同期して出力されたものとして判断される。
【０００７】
実際の動作は、データが出力されるべき時点よりも一周期早い所定の時点で、ＤＬＬ回路から出力される遅延固定クロックが出力バッファに伝達され、伝達された遅延固定クロックに同期させてデータを出力する。したがって、システムクロックがメモリ装置の内部回路により遅延された分よりも早くデータを出力させることになる。これにより、メモリ装置の外部では、データが、メモリ装置に入力されたシステムクロックの立ち上がりエッジ及び立ち下がりエッジにそれぞれ正確に同期して出力されたようにみえるのである。結局、ＤＬＬ回路は、データをどれだけ早く出力させれば、メモリ装置の内部でシステムクロックの遅延値を補正できるかを見出すための回路である。
【０００８】
半導体メモリ装置に入力されるシステムクロックの周波数が次第に増加するにつれ、データ出力のための動作マージンが次第に減少している。したがって、システムクロックの立ち上がりエッジ及び立ち下がりエッジにそれぞれ同期させてデータを出力させる動作マージンを最大化するためには、データを出力させるための基準クロックである遅延固定クロックのデューティ比を正確に５０％に維持しなければならない。最近のＤＬＬ回路は、遅延固定クロックのデューティ比を５０％に補正させるデューティ補正回路を備えている。
【０００９】
遅延固定クロックのデューティ比を補正する最も一般的な方法は、システムクロックの立ち上がりエッジを基準として遅延固定動作を行い、これと並行して、システムクロックの立ち下がりエッジを基準として遅延固定動作を行った後、それぞれの遅延固定クロックの遷移時点の１／２の地点に対応して遷移する波形を生成することである。このように、システムクロックの立ち上がりエッジ及び立ち下がりエッジをそれぞれ基準として遅延固定動作を行うため、ＤＬＬ回路は、２つのループ回路を備える。すなわち、ＤＬＬ回路は、遅延ラインなどを２本ずつ備えることになる。したがって、デューティ補正のため、ＤＬＬ回路は、従来に比べて２倍の回路ブロックを備えなければならない。そのため、ＤＬＬ回路の回路面積が増加し、電流消費が増加する問題が発生する。しかし、データ出力のための動作マージンの効率を最大化するためには、遅延固定クロックのデューティ比を５０％に補正することは避けられない。
【００１０】
先行発明としては、以下のようなものがなされている。
【特許文献１】特開２００４−３５０１１６
【特許文献２】特開２００６−２２０６３１
【発明の開示】
【発明が解決しようとする課題】
【００１１】
そこで、本発明の目的は、デューティ補正された遅延固定クロックを生成することができるＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を備えた半導体メモリ装置を提供することにある。
【００１２】
また、本発明の目的は、１つのＤＬＬだけでもデューティ補正が可能なＤＬＬ回路を備えた半導体メモリ装置を提供することにある。
【００１３】
更に、本発明の目的は、入力されるクロック信号のデューティ比を効率的に補正して出力することができる半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【００１４】
本発明は、遅延固定動作により遅延固定クロックを生成するＤＬＬ回路と、前記遅延固定クロックと、その遅延固定クロックの偶数倍に分周したクロックとを用いて、前記遅延固定クロックのデューティ比を補正するデューティ補正回路とを備える半導体メモリ装置を提供する。
【００１５】
また、本発明は、基準クロックとフィードバッククロックとの位相を比較する位相比較器と、該位相比較器の比較結果に対応して、前記基準クロックを遅延させた遅延クロックを出力する遅延回路部と、該遅延回路部から出力されるクロックを偶数倍に分周する分周手段と、前記遅延回路部から出力されるクロックの第１論理レベルの幅に対応して、その値が累積される第１比較電圧を生成して出力する第１電圧生成部と、前記分周手段から出力されるクロックの第１論理レベルの幅に対応して、その値が累積される第２比較電圧を生成して出力する第２電圧生成部と、前記第１比較電圧の立ち上がり傾きと前記第２比較電圧の立ち上がり傾きとを比較する比較器と、該比較器で比較した結果に対応して、前記遅延回路部から出力される遅延クロックのデューティ比を補正するデューティ補正部と、該デューティ補正部から出力されるクロックをモデル化した値で遅延させ、前記フィードバッククロックとして提供する遅延モデルとを備える半導体メモリ装置を提供する。
【００１６】
更に、本発明は、基準クロックを偶数倍に分周する分周手段と、前記基準クロックの第１論理レベルの幅に対応して、その値が累積される第１比較電圧を生成して出力する第１電圧生成部と、前記分周手段から出力されるクロックの第１論理レベルの幅に対応して、その値が累積される第２比較電圧を生成して出力する第２電圧生成部と、前記第１比較電圧の立ち上がり傾きと前記第２比較電圧の立ち上がり傾きとを比較する比較器と、該比較器で比較した結果に対応して、前記基準クロックのデューティ比を補正するデューティ補正部とを備える半導体メモリ装置を提供する。
【００１７】
また、本発明は、遅延固定動作により遅延固定クロックを生成するステップと、前記遅延固定クロックと、その遅延固定クロックの偶数倍に分周したクロックとを用いて、前記遅延固定クロックのデューティ比を補正するステップとを含む半導体メモリ装置の駆動方法を提供する。
【００１８】
更に、本発明は、基準クロックとフィードバッククロックとの位相を比較するステップと、該比較結果に対応して、前記基準クロックを遅延させた遅延クロックを出力するステップと、該遅延クロックを偶数倍に分周するステップと、前記遅延クロックの第１論理レベルの幅に対応して、その値が累積される第１比較電圧を生成するステップと、前記分周されたクロックの第１論理レベルの幅に対応して、その値が累積される第２比較電圧を生成するステップと、前記第１比較電圧の立ち上がり傾きと前記第２比較電圧の立ち上がり傾きとを比較するステップと、該立ち上がり傾きの比較結果に対応して、前記遅延クロックのデューティ比を補正するステップと、該デューティ補正クロックをモデル化した値で遅延させ、前記フィードバッククロックとして提供するステップとを備える半導体メモリ装置の駆動方法を提供する。
【００１９】
なお、本発明は、基準クロックを偶数倍に分周するステップと、前記基準クロックの第１論理レベルの幅に対応して、その値が累積される第１比較電圧を生成するステップと、前記分周されたクロックの第１論理レベルの幅に対応して、その値が累積される第２比較電圧を生成するステップと、前記第１比較電圧の立ち上がり傾きと前記第２比較電圧の立ち上がり傾きとを比較するステップと、該比較結果に対応して、前記基準クロックのデューティ比を補正するステップとを含む半導体メモリ装置の駆動方法を提供する。
【００２０】
更に、本発明は、遅延固定動作により遅延固定クロックを生成するＤＬＬ回路と、該遅延固定クロックの第１レベルの幅に対応する値を累積する第１積分回路と、前記遅延固定クロックを偶数倍に分周したクロックの第１レベルの幅に対応する値を累積する第２積分回路と、前記第１積分回路に累積された値と前記第２積分回路に累積された値とを比較し、前記遅延固定クロックのデューティ比を調整するデューティ補正調整部とを備える半導体メモリ装置を提供する。
【００２１】
さらに具体的には、以下の発明を提供する。
【００２２】
第一発明では、遅延固定動作により遅延固定クロックを生成するＤＬＬ回路と、前記遅延固定クロックと、その遅延固定クロックの偶数倍に分周したクロックとを用いて、前記遅延固定クロックのデューティ比を補正するデューティ補正回路とを備えることを特徴とする半導体メモリ装置を提供する。
【００２３】
第二発明では、第一発明を基本とし、さらに、前記デューティ補正回路が、前記遅延固定クロックの第１論理レベル区間に対応する電圧を累積した第１基準電圧の立ち上がり傾きと、前記遅延固定クロックの偶数倍に分周したクロックの第１論理レベル区間に対応する電圧を累積した第２基準電圧の立ち上がり傾きとを比較し、デューティ比を補正することを特徴とする半導体メモリ装置を提供する。
【００２４】
第三発明では、第二発明を基本とし、さらに、前記偶数倍の分周が、２分周であることを特徴とする半導体メモリ装置を提供する。
【００２５】
第四発明では、第一発明を基本とし、さらに、前記ＤＬＬ回路が、基準クロックとフィードバッククロックとの位相を比較する位相比較器と、該位相比較器の比較結果に基づき、前記基準クロックの遅延値を調整して出力する遅延回路部と、該遅延回路部から出力されるクロックをモデル化した値で遅延させ、前記フィードバッククロックとして出力する遅延モデルとを備えることを特徴とする半導体メモリ装置を提供する。
【００２６】
第五発明では、第二発明を基本とし、さらに、前記デューティ補正回路が、前記遅延固定クロックを偶数倍に分周する分周回路と、前記遅延固定クロックの第１論理レベル区間に対応する第１基準電圧を生成する第１電圧生成部と、前記分周回路から出力されるクロックの第１論理レベル区間に対応する第２基準電圧を生成する第２電圧生成部と、前記第１基準電圧を累積した第１累積値を提供する第１積分器と、前記第２基準電圧を累積した第２累積値を提供する第２積分器と、前記第１累積値の傾きと前記第２累積値の傾きとを比較する比較器と、該比較器の比較結果に対応して、前記遅延固定クロックのデューティ比を補正するデューティ補正部とを備えることを特徴とする半導体メモリ装置を提供する。
【００２７】
第六発明では、第五発明を基本とし、さらに、前記第１電圧生成部が、前記遅延固定クロックの第１遷移を基準とする第１基準クロックと、第２遷移を基準とする第２基準クロックとを生成する第１クロック信号分離器と、前記第１基準クロックと前記第２基準クロックとの位相及び周波数を検出し、それに対応する第１検出信号を出力する第１位相周波数検出部と、該第１検出信号に応答して電荷をポンピングすることにより、前記第１基準電圧を生成する第１チャージポンプとを備えることを特徴とする半導体メモリ装置を提供する。
【００２８】
第七発明では、第六発明を基本とし、さらに、前記第２電圧生成部が、前記分周回路から出力されるクロックの第１遷移を基準とする第３基準クロックと、第２遷移を基準とする第４基準クロックとを生成する第２クロック信号分離器と、前記第３基準クロックと前記第４基準クロックとの位相及び周波数を検出し、それに対応する第２検出信号を出力する第２位相周波数検出部と、該第２検出信号に応答して電荷をポンピングすることにより、前記第２基準電圧を生成する第２チャージポンプとを備えることを特徴とする半導体メモリ装置を提供する。
【００２９】
第八発明では、基準クロックとフィードバッククロックとの位相を比較する位相比較器と、該位相比較器の比較結果に対応して、前記基準クロックを遅延させた遅延クロックを出力する遅延回路部と、該遅延回路部から出力されるクロックを偶数倍に分周する分周手段と、前記遅延回路部から出力されるクロックの第１論理レベルの幅に対応して、その値が累積される第１比較電圧を生成して出力する第１電圧生成部と、前記分周手段から出力されるクロックの第１論理レベルの幅に対応して、その値が累積される第２比較電圧を生成して出力する第２電圧生成部と、前記第１比較電圧の立ち上がり傾きと前記第２比較電圧の立ち上がり傾きとを比較する比較器と、該比較器で比較した結果に対応して、前記遅延回路部から出力される遅延クロックのデューティ比を補正するデューティ補正部と、該デューティ補正部から出力されるクロックをモデル化した値で遅延させ、前記フィードバッククロックとして提供する遅延モデルとを備えることを特徴とする半導体メモリ装置を提供する。
【００３０】
第九発明では、第二発明を基本とし、さらに、前記偶数倍の分周が、２分周であることを特徴とする半導体メモリ装置を提供する。
【００３１】
第十発明では、第九発明を基本とし、さらに、前記第１電圧生成部が、前記遅延クロックの第１遷移を基準とする第１基準クロックと、第２遷移を基準とする第２基準クロックとを生成する第１クロック信号分離器と、前記第１基準クロックと前記第２基準クロックとの位相及び周波数を検出し、それに対応する第１検出信号を出力する第１位相周波数検出部と、該第１検出信号に応答して電荷をポンピングすることにより、第１基準電圧を生成する第１チャージポンプと、該第１基準電圧を累積した前記第１比較電圧を提供する第１積分器とを備えることを特徴とする半導体メモリ装置を提供する。
【００３２】
第十一発明では、第十発明を基本とし、さらに、前記第２電圧生成部が、前記分周手段から出力されるクロックの第１遷移を基準とする第３基準クロックと、第２遷移を基準とする第４基準クロックとを生成する第２クロック信号分離器と、前記第１基準クロックと前記第２基準クロックとの位相及び周波数を検出し、それに対応する第２検出信号を出力する第２位相周波数検出部と、該第２検出信号に応答して電荷をポンピングすることにより、第２基準電圧を生成する第２チャージポンプと、該第２基準電圧を累積した前記第２比較電圧を提供する第２積分器とを備えることを特徴とする半導体メモリ装置を提供する。
【００３３】
第十二発明では、基準クロックを偶数倍に分周する分周手段と、前記基準クロックの第１論理レベルの幅に対応して、その値が累積される第１比較電圧を生成して出力する第１電圧生成部と、前記分周手段から出力されるクロックの第１論理レベルの幅に対応して、その値が累積される第２比較電圧を生成して出力する第２電圧生成部と、前記第１比較電圧の立ち上がり傾きと前記第２比較電圧の立ち上がり傾きとを比較する比較器と、該比較器で比較した結果に対応して、前記基準クロックのデューティ比を補正するデューティ補正部とを備えることを特徴とする半導体メモリ装置を提供する。
【００３４】
第十三発明では、第十二発明を基本とし、さらに、前記偶数倍の分周が、２分周であることを特徴とする半導体メモリ装置を提供する。
【００３５】
第十四発明では、第十二発明を基本とし、さらに、前記第１電圧生成部が、前記基準クロックの第１遷移を基準とする第１基準クロックと、第２遷移を基準とする第２基準クロックとを生成する第１クロック信号分離器と、前記第１基準クロックと前記第２基準クロックとの位相及び周波数を検出し、それに対応する第１検出信号を出力する第１位相周波数検出部と、該第１検出信号に応答して電荷をポンピングすることにより、第１基準電圧を生成する第１チャージポンプと、該第１基準電圧を累積した前記第１比較電圧を提供する第１積分器とを備えることを特徴とする半導体メモリ装置を提供する。
【００３６】
第十五発明では、第十四発明を基本とし、さらに、前記第２電圧生成部が、前記分周手段から出力されるクロックの第１遷移を基準とする第３基準クロックと、第２遷移を基準とする第４基準クロックとを生成する第２クロック信号分離器と、前記第１基準クロックと前記第２基準クロックとの位相及び周波数を検出し、それに対応する第２検出信号を出力する第２位相周波数検出部と、該第２検出信号に応答して電荷をポンピングすることにより、第２基準電圧を生成する第２チャージポンプと、該第２基準電圧を累積した前記第２比較電圧を提供する第２積分器とを備えることを特徴とする半導体メモリ装置を提供する。
【００３７】
第十六発明では、遅延固定動作により遅延固定クロックを生成するステップと、前記遅延固定クロックと、その遅延固定クロックの偶数倍に分周したクロックとを用いて、前記遅延固定クロックのデューティ比を補正するステップとを含むことを特徴とする半導体メモリ装置の駆動方法を提供する。
【００３８】
第十七発明では、第十六発明を基本とし、さらに、前記遅延固定クロックのデューティ比を補正するステップが、前記遅延固定クロックの第１論理レベル区間に対応する電圧を累積した第１基準電圧の立ち上がり傾きと、前記遅延固定クロックの偶数倍に分周したクロックの第１論理レベル区間に対応する電圧を累積した第２基準電圧の立ち上がり傾きとを比較し、デューティ比を補正することを特徴とする半導体メモリ装置の駆動方法を提供する。
【００３９】
第十八発明では、第十七発明を基本とし、さらに、前記偶数倍の分周が、２分周であることを特徴とする半導体メモリ装置の駆動方法を提供する。
【００４０】
第十九発明では、第十六発明を基本とし、さらに、前記遅延固定動作が、基準クロックとフィードバッククロックとの位相を比較するステップと、該比較結果に基づき、前記基準クロックの遅延値を調整して出力するステップと、該遅延値の調整されたクロックをモデル化した値で遅延させ、前記フィードバッククロックとして出力するステップとを含むことを特徴とする半導体メモリ装置の駆動方法を提供する。
【００４１】
第二十発明では、第十六発明を基本とし、さらに、前記遅延固定クロックのデューティ比を補正するステップが、前記遅延固定クロックを偶数倍に分周するステップと、前記遅延固定クロックの第１論理レベル区間に対応する第１基準電圧を生成するステップと、前記分周されたクロックの第１論理レベル区間に対応する第２基準電圧を生成するステップと、前記第１基準電圧を累積した第１累積値を生成するステップと、前記第２基準電圧を累積した第２累積値を生成するステップと、前記第１累積値の傾きと前記第２累積値の傾きとを比較するステップと、該比較結果に対応して、前記遅延固定クロックのデューティ比を補正するステップとを含むことを特徴とする半導体メモリ装置の駆動方法を提供する。
【００４２】
第二十一発明では、第二十発明を基本とし、さらに、前記第１基準電圧を生成するステップが、前記遅延固定クロックの第１遷移を基準とする第１基準クロックと、第２遷移を基準とする第２基準クロックとを生成するステップと、前記第１基準クロックと前記第２基準クロックとの位相及び周波数を検出し、それに対応する第１検出信号を出力するステップと、該第１検出信号に応答して電荷をポンピングすることにより、前記第１基準電圧を生成するステップとを含むことを特徴とする半導体メモリ装置の駆動方法を提供する。
【００４３】
第二十二発明では、第二十一発明を基本とし、さらに、前記第２基準電圧を生成するステップが、前記遅延固定クロックの第１遷移を基準とする第３基準クロックと、第２遷移を基準とする第４基準クロックとを生成するステップと、前記第３基準クロックと前記第４基準クロックとの位相及び周波数を検出し、それに対応する第２検出信号を出力するステップと、該第２検出信号に応答して電荷をポンピングすることにより、前記第２基準電圧を生成するステップとを含むことを特徴とする半導体メモリ装置の駆動方法を提供する。
【００４４】
第二十三発明では、基準クロックとフィードバッククロックとの位相を比較するステップと、該比較結果に対応して、前記基準クロックを遅延させた遅延クロックを出力するステップと、該遅延クロックを偶数倍に分周するステップと、前記遅延クロックの第１論理レベルの幅に対応して、その値が累積される第１比較電圧を生成するステップと、前記分周されたクロックの第１論理レベルの幅に対応して、その値が累積される第２比較電圧を生成するステップと、前記第１比較電圧の立ち上がり傾きと前記第２比較電圧の立ち上がり傾きとを比較するステップと、該立ち上がり傾きの比較結果に対応して、前記遅延クロックのデューティ比を補正するステップと、該デューティ補正クロックをモデル化した値で遅延させ、前記フィードバッククロックとして提供するステップとを備えることを特徴とする半導体メモリ装置の駆動方法を提供する。
【００４５】
第二十四発明では、第二十三発明を基本とし、さらに、前記偶数倍の分周が、２分周であることを特徴とする半導体メモリ装置の駆動方法を提供する。
【００４６】
第二十五発明では、第二十四発明を基本とし、さらに、前記第１比較電圧を生成するステップが、前記遅延クロックの第１遷移を基準とする第１基準クロックと、第２遷移を基準とする第２基準クロックとを生成するステップと、前記第１基準クロックと前記第２基準クロックとの位相及び周波数を検出し、それに対応する第１検出信号を出力するステップと、該第１検出信号に応答して電荷をポンピングすることにより、第１基準電圧を生成するステップと、該第１基準電圧を累積した前記第１比較電圧を提供するステップと
【００４７】
を含むことを特徴とする半導体メモリ装置の駆動方法を提供する。
【００４８】
第二十六発明では、第二十五発明を基本とし、さらに、前記第２比較電圧を生成するステップが、前記分周されたクロックの第１遷移を基準とする第３基準クロックと、第２遷移を基準とする第４基準クロックとを生成するステップと、前記第３基準クロックと前記第４基準クロックとの位相及び周波数を検出し、それに対応する第２検出信号を出力するステップと、該第２検出信号に応答して電荷をポンピングすることにより、第２基準電圧を生成するステップと、該第２基準電圧を累積した前記第２比較電圧を提供するステップとを含むことを特徴とする半導体メモリ装置の駆動方法を提供する。
【００４９】
第二十七発明では、基準クロックを偶数倍に分周するステップと、前記基準クロックの第１論理レベルの幅に対応して、その値が累積される第１比較電圧を生成するステップと、前記分周されたクロックの第１論理レベルの幅に対応して、その値が累積される第２比較電圧を生成するステップと、前記第１比較電圧の立ち上がり傾きと前記第２比較電圧の立ち上がり傾きとを比較するステップと、該比較結果に対応して、前記基準クロックのデューティ比を補正するステップとを含むことを特徴とする半導体メモリ装置の駆動方法を提供する。
【００５０】
第二十八発明では、第二十七発明を基本とし、さらに、前記偶数倍の分周が、２分周であることを特徴とする半導体メモリ装置の駆動方法を提供する。
【００５１】
第二十九発明では、第二十八発明を基本とし、さらに、前記第１比較電圧を生成するステップが、前記基準クロックの第１遷移を基準とする第１基準クロックと、第２遷移を基準とする第２基準クロックとを生成するステップと、前記第１基準クロックと前記第２基準クロックとの位相及び周波数を検出し、それに対応する第１検出信号を出力するステップと、該第１検出信号に応答して電荷をポンピングすることにより、第１基準電圧を生成するステップと、該第１基準電圧を累積した前記第１比較電圧を提供するステップとを含むことを特徴とする半導体メモリ装置の駆動方法を提供する。
【００５２】
第三十発明では、第二十九発明を基本とし、さらに、前記第１比較電圧を生成するステップが、前記分周されたクロックの第１遷移を基準とする第３基準クロックと、第２遷移を基準とする第４基準クロックとを生成するステップと、前記第３基準クロックと前記第４基準クロックとの位相及び周波数を検出し、それに対応する第２検出信号を出力するステップと、該第２検出信号に応答して電荷をポンピングすることにより、第２基準電圧を生成するステップと、該第２基準電圧を累積した前記第２比較電圧を提供するステップとを含むことを特徴とする半導体メモリ装置の駆動方法を提供する。
【００５３】
第三十一発明では、遅延固定動作により遅延固定クロックを生成するＤＬＬ回路と、該遅延固定クロックの第１レベルの幅に対応する値を累積する第１積分回路と、前記遅延固定クロックを偶数倍に分周したクロックの第１レベルの幅に対応する値を累積する第２積分回路と、前記第１積分回路に累積された値と前記第２積分回路に累積された値とを比較し、前記遅延固定クロックのデューティ比を調整するデューティ補正調整部とを備えることを特徴とする半導体メモリ装置を提供する。
【００５４】
第三十二発明では、第三十一発明を基本とし、さらに、前記デューティ補正調整部が、前記遅延固定クロックの第１論理レベル区間に対応する電圧を累積した第１基準電圧の立ち上がり傾きと、前記遅延固定クロックの偶数倍に分周したクロックの第１論理レベル区間に対応する電圧を累積した第２基準電圧の立ち上がり傾きとを比較し、デューティ比を補正することを特徴とする半導体メモリ装置を提供する。
【００５５】
第三十三発明では、第三十二発明を基本とし、さらに、前記偶数倍の分周が、２分周であることを特徴とする半導体メモリ装置を提供する。
【００５６】
第三十四発明では、第三十二発明を基本とし、さらに、前記ＤＬＬ回路が、基準クロックとフィードバッククロックとの位相を比較する位相比較器と、該位相比較器の比較結果に基づき、前記基準クロックの遅延値を調整して出力する遅延回路部と、該遅延回路部から出力されるクロックをモデル化した値で遅延させ、前記フィードバッククロックとして出力する遅延モデルとを備えることを特徴とする半導体メモリ装置を提供する。
【００５７】
第三十五発明では、第三十四発明を基本とし、さらに、前記第１積分回路が、前記遅延固定クロックの第１遷移を基準とする第１基準クロックと、第２遷移を基準とする第２基準クロックとを生成する第１クロック信号分離器と、前記第１基準クロックと前記第２基準クロックとの位相及び周波数を検出し、それに対応する第１検出信号を出力する第１位相周波数検出部と、該第１検出信号に応答して電荷をポンピングすることにより、前記第１基準電圧を生成する第１チャージポンプと、該第１基準電圧の値を累積する第１積分器とを備えることを特徴とする半導体メモリ装置を提供する。
【００５８】
第三十六発明では、第三十五発明を基本とし、さらに、前記第２積分回路が、前記分周回路から出力されるクロックの第１遷移を基準とする第３基準クロックと、第２遷移を基準とする第４基準クロックとを生成する第２クロック信号分離器と、前記第３基準クロックと前記第４基準クロックとの位相及び周波数を検出し、それに対応する第２検出信号を出力する第２位相周波数検出部と、該第２検出信号に応答して電荷をポンピングすることにより、前記第２基準電圧を生成する第２チャージポンプと、該第２基準電圧を累積する第２積分器とを備えることを特徴とする半導体メモリ装置を提供する。
【発明の効果】
【００５９】
本発明の半導体メモリ装置により、デューティ補正された遅延固定クロックを生成することができるＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を備えることができる。また、本発明の半導体メモリ装置は、１つのＤＬＬだけでもデューティ補正が可能なＤＬＬ回路を備えることができる。更に、本発明の半導体メモリ装置は、入力されるクロック信号のデューティ比を効率的に補正して出力することができる。
【発明を実施するための最良の形態】
【００６０】
以下、添付された図面を参照して本発明の好ましい実施形態をより詳細に説明する。
【００６１】
図１は、半導体メモリ装置のブロック構成図である。特に、ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路を中心に示したものである。
【００６２】
同図を参照して説明すると、半導体メモリ装置は、クロックバッファ部１０と、第１モード制御部２０Ａ及び第２モード制御部２０Ｂと、位相比較器３０と、第１シフト制御部４０Ａ及び第２シフト制御部４０Ｂと、第１シフトレジスタ５０Ａ及び第２シフトレジスタ５０Ｂと、プリＤＣＣ（ｐｒｅ−ｄｕｔｙ  ｃｙｃｌｅ  ｃｏｒｒｅｃｔｉｏｎ）回路６０と、デューティ補正回路７０と、遅延モデル８０と、出力ドライバ９０とを備える。
【００６３】
クロックバッファ部１０は、システムクロックＣＬＫ、ＣＬＫＢを受信してバッファリングし、第１内部クロック信号ＣＬＫＩＮ１及び第２内部クロック信号ＣＬＫＩＮ２と、基準クロックＲＥＦＣＬＫとを生成する。位相比較器３０は、基準クロックＲＥＦＣＬＫと立ち上がりフィードバッククロックＦＢＣＬＫＲとの位相、並びに、基準クロックＲＥＦＣＬＫと立ち下がりフィードバッククロックＦＢＣＬＫＦとの位相をそれぞれ比較し、それに対応する結果信号を生成する。位相比較器３０は、基準クロックＲＥＦＣＬＫと立ち上がりフィードバッククロックＦＢＣＬＫＲとの位相を比較し、高速のロック（ｆａｓｔ  ｌｏｃｋｉｎｇ）動作が必要なときは第１ファストロック信号ＦＭ＿ＰＤＯＵＴを生成し、通常のロック（ｎｏｒｍａｌ  ｌｏｃｋｉｎｇ）動作が必要なときは第１ノーマルロック信号を生成する。高速のロック動作は、ＤＬＬ回路が遅延固定動作を行うとき、遅延値の調整を相対的に急激に変化させるものであり、通常のロック動作は、遅延値の調整を相対的に小さな範囲内で変化させるものである。第１ノーマルロック信号は、粗遅延素子の遅延動作を制御する第１粗信号ＣＯＡＲＳＥ及び微小遅延素子の遅延動作を制御する第１微小信号ＦＩＮＥを含む。粗遅延素子及び微小遅延素子は、シフトレジスタ内に備えられている。一般的に、ＤＬＬ回路のシフトレジスタは、粗遅延素子及び微小遅延素子を備えているため、ここでは図示していない。粗遅延素子は、自体に備えられる単位遅延素子の単位遅延値が相対的に大きく、微小遅延素子は、自体に備えられる単位遅延素子の単位遅延値が相対的に小さい。また、位相比較器３０は、基準クロックＲＥＦＣＬＫと立ち下がりフィードバッククロックＦＢＣＬＫＦとの位相を比較し、高速のロック動作が必要なときは第２ファストロック信号ＦＭ＿ＰＦＯＵＴＦを生成し、通常のロック動作が必要なときは第２粗信号ＣＯＡＲＳＥＦ及び第２微小信号ＦＩＮＥＦを含む第２ノーマルロック信号を生成する。
【００６４】
第１モード制御部２０Ａは、第１ファストロック信号ＦＭ＿ＰＤＯＵＴと、第１粗信号ＣＯＡＲＳＥ及び第１微小信号ＦＩＮＥとを受信し、第１ファストモード制御信号ＦＡＳＴ＿ＭＯＤＥ＿ＥＮＤと第１ロック信号ＬＯＣＫ＿ＳＴＡＴＥとを生成する。第１ファストモード制御信号ＦＡＳＴ＿ＭＯＤＥ＿ＥＮＤは、高速のロック動作の開始及び終了を制御する信号であり、第１ロック信号ＬＯＣＫ＿ＳＴＡＴＥは、第１シフトレジスタ５０Ａに備えられた粗遅延素子の開始及び終了を制御する信号である。第１ロック信号ＬＯＣＫ＿ＳＴＡＴＥは、第１粗信号ＣＯＡＲＳＥ及び第１微小信号ＦＩＮＥに応答して生成され、第１ファストモード制御信号ＦＡＳＴ＿ＭＯＤＥ＿ＥＮＤは、第１ファストロック信号ＦＭ＿ＰＤＯＵＴに応答して生成される。リセット信号ＲＥＳＥＴは、第１モード制御部２０Ａのリセット動作のための信号である。
【００６５】
第２モード制御部２０Ｂは、第２ファストロック信号ＦＭ＿ＰＦＯＵＴＦと、第２粗信号ＣＯＡＲＳＥＦ及び第２微小信号ＦＩＮＥＦとを受信し、第１モード制御部２０Ａと同様の動作を行う。
【００６６】
第１シフト制御部４０Ａは、第１ファストモード制御信号ＦＡＳＴ＿ＭＯＤＥ＿ＥＮＤ、第１ロック信号ＬＯＣＫ＿ＳＴＡＴＥ、及び第１微小信号ＦＩＮＥを受信し、第１右シフト制御信号ＲＲと第１左シフト制御信号ＲＬとを生成する。具体的に説明すると、第１シフト制御部４０Ａは、第１ファストモード制御信号ＦＡＳＴ＿ＭＯＤＥ＿ＥＮＤ、第１ロック信号ＬＯＣＫ＿ＳＴＡＴＥ、及び第１微小信号ＦＩＮＥに応答して、第１シフトレジスタ５０Ａの遅延させる遅延値が相対的に大きく変動できるように、第１右シフト制御信号ＲＲと第１左シフト制御信号ＲＬとを生成する。第２シフト制御部４０Ｂは、第２ファストモード制御信号ＦＡＳＴ＿ＭＯＤＥ＿ＥＮＤＦ、第２ロック信号ＬＯＣＫ＿ＳＴＡＴＥＦ、及び第２微小信号ＦＩＮＥＦを受信し、第２右シフト制御信号ＦＲと第２左シフト制御信号ＦＬとを生成する。リセット信号ＲＥＳＥＴは、第１シフト制御部４０Ａ及び第２シフト制御部４０Ｂのリセット動作を制御する。
【００６７】
第１シフトレジスタ５０Ａは、第１右シフト制御信号ＲＲ及び第１左シフト制御信号ＲＬに対応する遅延量だけ第１内部クロック信号ＣＬＫＩＮ１を遅延させた立ち上がりシフトクロックＭＩＸＯＵＴ＿Ｒを生成する。第２シフトレジスタ５０Ｂは、第２右シフト制御信号ＦＲ及び第２左シフト制御信号ＦＬに対応する遅延量だけ第２内部クロック信号ＣＬＫＩＮ２を遅延させた立ち下がりシフトクロックＭＩＸＯＵＴ＿Ｆを生成する。
【００６８】
プリＤＣＣ回路６０は、立ち上がりシフトクロックＭＩＸＯＵＴ＿Ｒ及び立ち下がりシフトクロックＭＩＸＯＵＴ＿Ｆをそれぞれバッファリングした立ち上がりクロックＲＩＳＩＮＧ＿ＣＬＫ及び立ち下がりクロックＦＡＬＬＩＮＧ＿ＣＬＫを出力する。デューティ補正回路７０は、立ち上がりクロックＲＩＳＩＮＧ＿ＣＬＫ及び立ち下がりクロックＦＡＬＬＩＮＧ＿ＣＬＫを受信し、第１デューティ補正クロックＩＦＢＣＬＫＲ及び第２デューティ補正クロックＩＦＢＣＬＫＦと、デューティ補正結果信号ＤＣＣ＿ＥＮＢとを生成する。リセット信号ＲＥＳＥＴは、デューティ補正回路７０のリセットに用いられる。
【００６９】
遅延モデル８０は、第１デューティ補正クロックＩＦＢＣＬＫＲ及び第２デューティ補正クロックＩＦＢＣＬＫＦをモデル化した値だけ遅延させ、立ち上がりフィードバッククロックＦＢＣＬＫＲ及び立ち下がりフィードバッククロックＦＢＣＬＫＦを生成する。ここで、モデル化した値は、システムクロックが半導体メモリ装置に入力されてからデータを出力させる回路に伝達されるまでの遅延時間をモデル化したものである。出力ドライバ９０は、第１デューティ補正クロックＩＦＢＣＬＫＲ及び第２デューティ補正クロックＩＦＢＣＬＫＦを用いて、第１遅延固定クロックＩＲＣＬＫＤＬＬ及び第２遅延固定クロックＩＦＣＬＫＤＬＬを生成して出力する。データを出力させる回路は、第１遅延固定クロックＩＲＣＬＫＤＬＬ及び第２遅延固定クロックＩＦＣＬＫＤＬＬの遷移に応答してデータを外部に出力する。半導体メモリ装置が第１遅延固定クロックＩＲＣＬＫＤＬＬ及び第２遅延固定クロックＩＦＣＬＫＤＬＬの遷移に同期させてデータを外部に出力すると、データが、システムクロックの遷移に正確に同期して半導体メモリ装置から外部に出力されたようにみえるのである。
【００７０】
システムクロックの周波数が増加すると、半導体メモリ装置が、システムクロックの立ち上がりエッジ及び立ち下がりエッジにそれぞれデータを出力させる動作マージンが次第に減少する。具体的に、システムクロックを遅延固定させた第１遅延固定クロックＩＲＣＬＫＤＬＬ及び第２遅延固定クロックＩＦＣＬＫＤＬＬの遷移タイミングが短すぎ、データを出力させる動作マージンが不十分になる。したがって、最大の動作マージンを確保するため、第１遅延固定クロックＩＲＣＬＫＤＬＬ及び第２遅延固定クロックＩＦＣＬＫＤＬＬのデューティ比を正確に５０％に補正することは、非常に重要になっている。
【００７１】
第１遅延固定クロックＩＲＣＬＫＤＬＬ及び第２遅延固定クロックＩＦＣＬＫＤＬＬのデューティ比を５０％に補正するため、図１に示すように、半導体メモリ装置は、システムクロックの立ち上がりエッジを基準として動作する第１シフト制御部４０Ａ及び第１シフトレジスタ５０Ａと、システムクロックの立ち下がりエッジを基準として動作する第２シフト制御部４０Ｂ及び第２シフトレジスタ５０Ｂをそれぞれ備えている。それぞれの遅延固定動作が完了した後、デューティ補正回路７０が遅延固定された立ち上がりクロックＲＩＳＩＮＧ＿ＣＬＫ及び立ち下がりクロックＦＡＬＬＩＮＧ＿ＣＬＫの遷移タイミングの差を検出し、その差値のｌ／２となる地点に遷移する第１デューティ補正クロックＩＦＢＣＬＫＲ及び第２デューティ補正クロックＩＦＢＣＬＫＦを生成した後、この生成されたクロックを用いて、最終的に第１遅延固定クロックＩＲＣＬＫＤＬＬ及び第２遅延固定クロックＩＦＣＬＫＤＬＬを生成する。この過程において、システムクロックの立ち上がりエッジを基準として動作する回路経路と、システムクロックの立ち下がりエッジを基準として動作する回路経路との動作差により、クロックスキューが生じ得る。したがって、この場合、デューティ補正回路７０でデューティ比を正確に５０％有するクロックを生成するのは難しい。システムクロックの立ち下がりエッジ及び立ち上がりエッジを基準としてそれぞれ遅延固定動作を行うため、２つの動作を完全に対称にするのは難しい。基本的に、第１シフトレジスタ５０Ａ及び第２シフトレジスタ５０Ｂに備えられる単位遅延素子の数が異なるようにしなければならない。これは、いずれか一方が、システムクロックを反転して出力させなければならないからである。また、ＤＬＬ回路に遅延固定させるループ回路を２つ備えることにより、回路ブロックが増加するため、回路面積が増加し、電流消費が増加する問題が発生する。
【００７２】
本発明では、これを解決するため、ＤＬＬ回路において、１つのＤＬＬを有し、かつ、デューティ比を容易に５０％に補正することができるＤＬＬ回路の構造を提案する。具体的に、遅延固定動作によって生成されたクロックと、そのクロックの２周期となるクロックとを用いて、デューティ比を容易に５０％に補正することができるＤＬＬ回路を提案する。
【００７３】
図２は、本発明の実施形態に係る半導体メモリ装置のブロック構成図である。
【００７４】
同図を参照して説明すると、本実施形態に係る半導体メモリ装置は、デューティ補正回路１００と、モード制御部２００と、位相比較器３００と、シフト制御部４００と、シフトレジスタ５００と、クロックバッファ部６００と、遅延モデル８００と、出力ドライバ９００とを備える。モード制御部２００、位相比較器３００、シフト制御部４００、シフトレジスタ５００、クロックバッファ部６００、遅延モデル８００、及び出力ドライバ９００は、図１に示す半導体メモリ装置における同じ名称のブロックと実質的に同じ動作を行う。ただし、デューティ補正回路１００は、１つのクロック信号を受信して入力されるシフトクロックＭＩＸＯＵＴ＿Ｒのデューティ補正動作を行うため、シフト制御部、シフトレジスタなどの回路がそれぞれ１つずつ提供される。すなわち、入力されるクロックの遅延固定動作を行うループは１つだけ存在するということである。
【００７５】
図３は、図２に示すデューティ補正回路のブロック構成図である。
【００７６】
同図に示すように、デューティ補正回路１００は、デューティ補正調整部１１０と、分周回路１２０と、第１クロック信号分離器１３０Ａ及び第２クロック信号分離器１３０Ｂと、第１位相周波数検出器１４０Ａ及び第２位相周波数検出器１４０Ｂと、第１チャージポンプ１５０Ａ及び第２チャージポンプ１５０Ｂと、第１積分器１６０Ａ及び第２積分器１６０Ｂと、電圧比較器１７０と、バイアス電圧提供部１８０とを備える。デューティ補正調整部１１０は、比較結果信号ＷＥＩＧＨＴ＿ＭＯＤＩＦＩＥＤに対応して、シフトレジスタ５００から出力されるシフトクロックＭＩＸＯＵＴ＿Ｒのデューティ比を調整してデューティ補正クロックＤＣＣ＿ＯＵＴを出力する。分周回路１２０は、デューティ補正クロックＤＣＣ＿ＯＵＴを受信して分周し、分周されたクロックＤＯＵＢＬＥ＿ＣＬＫを生成する。特に、分周比は偶数倍にすればよく、ここでは、２分周して出力する。
【００７７】
第１クロック信号分離器１３０Ａは、デューティ補正クロックＤＣＣ＿ＯＵＴの立ち上がりエッジを基準とする第１分離クロックＤＣＣ＿ＣＯＭＮ＿ＣＬＫと、立ち下がりエッジを基準とする第２分離クロックＤＣＣ＿ＣＯＭＮ＿ＣＬＫ＿Ｂとを生成する。バイアス電圧提供部１８０は、所定の電圧レベルを有するバイアス電圧ＢＩＡＳＰを生成する。第１位相周波数検出部１４０Ａは、第１クロック信号分離器１３０Ａから出力される第１分離クロックＤＣＣ＿ＣＯＭＮ＿ＣＬＫと第２分離クロックＤＣＣ＿ＣＯＭＮ＿ＣＬＫ＿Ｂとの位相及び周波数を比較し、それに対応する結果信号である第１アップ信号ＵＰ及び第１ダウン信号ＤＮを出力する。第１チャージポンプ１５０Ａは、第１アップ信号ＵＰ及び第１ダウン信号ＤＮに対応して、第１比較電圧ＶＣＴＲＬを出力する。第１積分器１６０Ａは、第１比較電圧ＶＣＴＲＬの電圧レベルを累積し続ける。したがって、デューティ補正クロックＤＣＣ＿ＯＵＴの論理ハイレベルの区間幅及び論理ローレベルの区間幅に対応して、第１比較電圧ＶＣＴＲＬの電圧レベル値が上昇する。
【００７８】
第２クロック信号分離器１３０Ｂは、分周されたクロックＤＯＵＢＬＥ＿ＣＬＫの立ち上がりエッジを基準とする第３分離クロックＤＣＣ＿ＣＯＭＮと、立ち下がりエッジを基準とする第４分離クロックＤＣＣ＿ＣＯＭＮ＿Ｂとを生成する。第２位相周波数検出部１４０Ｂは、第２クロック信号分離器１３０Ｂから出力される第３分離クロックＤＣＣ＿ＣＯＭＮと第４分離クロックＤＣＣ＿ＣＯＭＮ＿Ｂとの位相及び周波数を比較し、それに対応する結果信号である第２アップ信号ＵＰ１及び第２ダウン信号ＤＮ１を出力する。第２チャージポンプ１５０Ｂは、第２アップ信号ＵＰ１及び第２ダウン信号ＤＮ１に対応して、第２比較電圧ＶＣＴＲＬ１を出力する。第２積分器１６０Ｂは、第２比較電圧ＶＣＴＲＬ１の電圧レベルを累積し続ける。したがって、デューティ補正クロックＤＣＣ＿ＯＵＴの論理ハイレベルの区間幅及び論理ローレベルの区間幅に対応して、第２比較電圧ＶＣＴＲＬ１の電圧レベル値が上昇する。分周回路１２０から出力される分周クロックＤＯＵＢＬＥ＿ＣＬＫは、デューティ補正クロックＤＣＣ＿ＯＵＴを２分周したクロックであるため、正確にデューティ比５０％を有するクロックである。
【００７９】
第２位相周波数検出部１４０Ｂは、常に一定の所定値を有する第２アップ信号ＵＰ１及び第２ダウン信号ＤＮ１を出力する。したがって、第２アップ信号ＵＰ１及び第２ダウン信号ＤＮ１に応答して、第２チャージポンプ１５０Ｂから提供される第２比較電圧ＶＣＴＲＬ１の大きさは、常に一定の値を有する。第２積分器１６０Ｂにより累積される第２比較電圧ＶＣＴＲＬ１も、常に一定の水準を維持する。電圧比較器１７０では第１比較電圧ＶＣＴＲＬ及び第２比較電圧ＶＣＴＲＬ１の傾きの差を比較し、その差値に対応する比較結果信号ＷＥＩＧＨＴ＿ＭＯＤＩＦＩＥＤを生成する。デューティ補正調整部１１０は、比較結果信号ＷＥＩＧＨＴ＿ＭＯＤＩＦＩＥＤに応答して、シフトレジスタ５００から出力されるシフトクロックＭＩＸＯＵＴ＿Ｒのデューティ比を補正する。電圧比較器１７０に入力される第１比較電圧ＶＣＴＲＬ及び第２比較電圧ＶＣＴＲＬ１の傾きの差がなくなるまで、デューティ補正調整部１１０は、比較結果信号ＷＥＩＧＨＴ＿ＭＯＤＩＦＩＥＤに応答して、シフトクロックＭＩＸＯＵＴ＿Ｒのデューティ比を補正する動作を繰り返す。「第１比較電圧ＶＣＴＲＬ及び第２比較電圧ＶＣＴＲＬ１の立ち上がり傾きの差がなくなる」とは、第１比較電圧ＶＣＴＲＬ及び第２比較電圧ＶＣＴＲＬ１の累積レベルが等しくなることを意味する。また、これは、正確にデューティ比５０％を有する分周クロックＤＯＵＢＬＥ＿ＣＬＫと同様、デューティ補正クロックＤＣＣ＿ＯＵＴのデューティ比も５０％になることを意味する。
【００８０】
本実施形態に係る半導体メモリ装置は、以上のように、遅延固定動作を１つのループのみによって行うため、ＤＬＬ回路の回路面積を大幅に減少させることができ、ＤＬＬの遅延固定動作による電流消費を減少させることができる。また、１つのクロックを用いてデューティ補正したクロックがフィードバックされ、ＤＬＬの位相比較器３００に入力されるため、クロックの立ち上がりエッジ及び立ち下がりエッジを基準としてそれぞれ遅延固定動作を行うときに発生するスキューの問題を解決することができる。
【００８１】
図４Ａ及び図４Ｂは、図３に示すデューティ補正回路の動作を示す波形図である。
【００８２】
これらの図に示すように、第２クロック信号分離器１３０Ｂから出力される第３分離クロックＤＣＣ＿ＣＯＭＮ及び第４分離クロックＤＣＣ＿ＣＯＭＮ＿Ｂのデューティ比が５０％になり、第１クロック信号分離器１３０Ａから出力される第１分離クロックＤＣＣ＿ＣＯＭＮ＿ＣＬＫ及び第２分離クロックＤＣＣ＿ＣＯＭＮ＿ＣＬＫ＿Ｂは、デューティ比が５０％にならない。図４Ｃのグラフに示すように、デューティ比５０％を有する第３分離クロックＤＣＣ＿ＣＯＭＮ及び第４分離クロックＤＣＣ＿ＣＯＭＮ＿Ｂにより、第２比較電圧ＶＣＴＲＬ１の累積値の傾きは、常に一定の値を有する。デューティ比５０％を有さない第１分離クロックＤＣＣ＿ＣＯＭＮ＿ＣＬＫ及び第２分離クロックＤＣＣ＿ＣＯＭＮ＿ＣＬＫ＿Ｂにより生成された第１比較電圧ＶＣＴＲＬの傾きは、デューティ補正クロックＤＣＣ＿ＯＵＴの論理ハイレベル及び論理ローレベルの幅の比率に応じて決定される。デューティ補正クロックＤＣＣ＿ＯＵＴの論理ハイレベルの比率が論理ローレベルよりも高ければ、傾きＡを有し、論理ローレベルの比率が論理ハイレベルの比率よりも高ければ、傾きＢを有する。電圧比較器１７０及びデューティ補正調整部１１０により調整された結果として、それぞれ傾きＥを有するように補正される。つまり、傾きＡを有する場合は傾きＣに、傾きＢを有する場合は傾きＤになり、結果として、傾きＥと等しくなっていくのである。
【００８３】
図５は、図３に示す第１クロック信号分離器の回路図である。
【００８４】
同図に示すように、第１クロック信号分離器１３０Ａは、デューティ補正クロックＤＣＣ＿ＯＵＴの立ち上がりエッジを基準として第１分離クロックＤＣＣ＿ＣＯＭＮ＿ＣＬＫを生成するためにインバータＩ１、Ｉ２を備え、立ち下がりエッジを基準として第２分離クロックＤＣＣ＿ＣＯＭＮ＿ＣＬＫ＿Ｂを生成するためにインバータＩ３〜Ｉ５を備える。第２クロック信号分離器１３０Ｂも、同図に示す第１クロック信号分離器１３０Ａに類似した構成を有する。
【００８５】
図６は、図３に示す第１位相周波数検出部の回路図である。
【００８６】
同図を参照して説明すると、第１位相周波数検出部１４０Ａは、イネーブル信号ＰＬＬ＿ＥＮに応答してアクティブになり、第１クロック信号分離器１３０Ａから出力される第１分離クロックＤＣＣ＿ＣＯＭＮ＿ＣＬＫ及び第２分離クロックＤＣＣ＿ＣＯＭＮ＿ＣＬＫ＿Ｂの論理ローレベル及び論理ハイレベルの幅に対応して、第１アップ信号ＵＰ及び第１ダウン信号ＤＮを生成して出力する。第２位相周波数検出部１４０Ｂの回路構成も、第２クロック信号分離器１３０Ｂから出力される第３分離クロックＤＣＣ＿ＣＯＭＮ及び第４分離クロックＤＣＣ＿ＣＯＭＮ＿Ｂを受信することを除き、第１位相周波数検出部１４０Ａに類似した回路構成を有する。
【００８７】
図７は、図３に示す第１チャージポンプの回路図である。
【００８８】
同図に示すように、第１チャージポンプ１５０Ａは、第１アップ信号ＵＰ及び第１ダウン信号ＤＮの論理値に対応する電圧レベルを有する第１比較電圧ＶＣＴＲＬを生成する。第２チャージポンプ１５０Ｂの回路構成も、同図に示す第１チャージポンプ１５０Ａに類似した構成を有する。ここで、伝送ゲートＴ１は、第１アップ信号ＵＰの伝達経路と第１ダウン信号ＤＮの伝達経路とを合わせるためのものである。
【００８９】
本実施形態に係る半導体メモリ装置は、遅延固定動作を１つのループのみによって行うため、ＤＬＬ回路の回路面積を大幅に減少させることができる。また、ＤＬＬ回路の電流消費を減少させることができる。
【００９０】
また、１つのクロックを用いてデューティ補正したクロックがフィードバックされ、ＤＬＬの位相比較器に入力されるため、クロックの立ち上がりエッジ及び立ち下がりエッジを基準として動作するときに発生するスキューの問題を解決することができる。
【００９１】
以上、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【００９２】
例えば、ここで、分周回路１２０から２分周するものとして説明したが、偶数倍に分周すればよく、偶数倍に分周した分周回路を本発明に適用することができる。
【図面の簡単な説明】
【００９３】
【図１】半導体メモリ装置のブロック構成図である。
【図２】本発明の実施形態に係る半導体メモリ装置のブロック構成図である。
【図３】図２に示すデューティ補正回路のブロック構成図である。
【図４Ａ】図３に示すデューティ補正回路の動作を示す波形図である。
【図４Ｂ】図３に示すデューティ補正回路の動作を示す波形図である。
【図４Ｃ】図４Ａ及び図４Ｂに該当するグラフを示す図である。
【図５】図３に示す第１クロック信号分離器の回路図である。
【図６】図３に示す第１位相周波数検出部の回路図である。
【図７】図３に示す第１チャージポンプの回路図である。
【符号の説明】
【００９４】
１００      デューティ補正回路
２００      モード制御部
３００      位相比較器
４００      シフト制御部
５００      シフトレジスタ
６００      クロックバッファ部
８００      遅延モデル
９００      出力ドライバ
【図１】
2008219866.tif 000003
【図２】
2008219866.tif 000004
【図３】
2008219866.tif 000005
【図４Ａ】
2008219866.tif 000006
【図４Ｂ】
2008219866.tif 000007
【図４Ｃ】
2008219866.tif 000008
【図５】
2008219866.tif 000009
【図６】
2008219866.tif 000010
【図７】
2008219866.tif 000011