(57)【要約】      （修正有）【課題】伝送特性を良好に維持しつつ、高密度化が容易で、迅速かつ高精度に製造することができる半導体素子搭載用基板を提供する。【解決手段】複数の板状部５１，５２，５３，５４，５５が積層されてなる基板本体部２と、外部電極に接続される電極用パッド部６と、開口部５１ａ，５２ａ，５４ａ，５５ａを有する導体部５１ｂ，５２ｂ，５４ｂ，５５ｂと、ビア部５１ｄ，５２ｄ，５３ｄ，５４ｄと、前記開口部５１ａ，５２ａ，５４ａ，５５ａ内に設けられたランド部５１ｃ，５２ｃ，５４ｃ，５５ｃとを備え、前記電極用パッド部６が、前記開口部５１ａ，５２ａ，５４ａ，５５ａと同心軸上に配されており、前記電極用パッド部６の径寸法が、前記基板本体部２の他方の主面２ａ側の直上の開口部５１ａの径寸法以下に設定され、さらにその直上の開口部５２ａの径寸法よりも大きく設定されている。【選択図】図２
2008066487.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子が搭載される半導体素子搭載用基板であって、
絶縁材料からなる複数の板状部が積層されてなる基板本体部と、
前記基板本体部の一方の主面に設けられて、外部電極に接続される電極用パッド部と、
前記複数の板状部のそれぞれに設けられ、開口部を有する導体部と、
前記複数の板状部のそれぞれに設けられ、前記板状部の厚さ方向に導通させるためのビア部と、
前記複数の板状部のうちの前記開口部内に設けられ、前記ビア部同士を前記厚さ方向に接続するためのランド部と
を備え、
前記電極用パッド部が、
前記開口部と同心軸上に配されており、
前記電極用パッド部の径寸法が、
前記基板本体部の他方の主面側の直上の開口部の径寸法以下であり、さらにその直上の開口部の径寸法よりも大きいことを特徴とする半導体素子搭載用基板。
【請求項２】
前記ランド部が、
前記開口部と同心軸上に配されており、
前記ランド部の径寸法が、
前記他方の主面側の直上の開口部の径寸法以下であり、さらにその直上の開口部の径寸法よりも大きいことを特徴とする請求項１に記載の半導体素子搭載用基板。
【請求項３】
前記ランド部の径寸法が、
前記一方の主面側に配されたランド部から前記他方の主面側に配されたランド部に向かうにしたがって、順次小さくなることを特徴とする請求項２に記載の半導体素子搭載用基板。
【請求項４】
前記ランド部と、当該ランド部の直上の板状部に配された導体部のさらにその直上に配された導体部とが前記厚さ方向に重なり合うランド側重なり面積が、複数層のそれぞれにおいて等しく、
前記ランド側重なり面積は、
前記電極用パッド部と、前記他方の主面側の直上の板状部に配された導体部のさらにその直上に配された導体部とが前記厚さ方向に重なり合うパッド側重なり面積と等しいことを特徴とする請求項３に記載の半導体素子搭載用基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩ、ＩＣ等の半導体素子を搭載するための基板に関し、特にパッドの反射による伝送損失を抑制した高周波伝送用の半導体素子搭載用基板に関する。
【背景技術】
【０００２】
電子機器の高機能化、高性能化の要求により、半導体素子では動作周波数の上昇が急速に進んでおり、半導体素子と外部回路基板の信号の受け渡しを担う半導体素子搭載用基板は、動作周波数の上昇に対応した高周波伝送特性が求められている。
半導体素子搭載用基板とプリント配線基板（外部回路基板）との接続方法には、主にＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）に代表されるワイヤーボンディング接続、ＰＧＡ（Ｐｉｎ  Ｇｒｉｄ  Ａｒｒａｙ）接続、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）接続又はＬＧＡ（Ｌａｎｄ  Ｇｒｉｄ  Ａｒｒａｙ）接続等が利用されている。
【０００３】
上述のワイヤーボンディング接続及びＰＧＡ接続は、高周波信号の伝送に適した接続方式ではない。なぜなら、ワイヤーボンディング接続は、リードフレームとワイヤー部の誘導性に起因するインピーダンスが無視できず、高周波信号の伝送特性の劣化をもたらしてしまうためであり、また、ＰＧＡ接続は、ＰＧＡのピンの受け皿としてプリント配線基板にスルーホールを設ける必要があり、このスルーホールがスタブとなってしまうためである。
【０００４】
それに対して、ＢＧＡ接続及びＬＧＡ接続（以下「ＢＧＡ接続等」という。）方式はワイヤーボンディング接続に比べて誘導性に起因するインピーダンスの影響は小さく、ＰＧＡ接続のようなスルーホールを形成する必要がない。そのため、近年、ＢＧＡ接続等は高周波信号伝送に用いられる主たる接続方式となっている。
【０００５】
ここで、半導体素子搭載用基板やプリント配線基板に使用している材料は主にプラスチィックである。そのため、半導体素子搭載用基板やプリント配線基板と、主にシリコンを使用している半導体素子とでは熱膨張係数が違うため、熱サイクル試験の高温時と低温時に、ＢＧＡ接続部に応力が生じ、ＢＧＡボール用半田の剥れやクラックが生じる場合がある。そのため、ＢＧＡボールを取り付けるパッド（ＢＧＡパッド）の面積を広く取る必要があり、これによって接続強度を高めている。
そのため、ＢＧＡ接続等であっても、１ＧＨｚ以上の周波数を駆動信号として用いた場合には、半導体素子搭載用基板やプリント配線基板の伝送路の特性インピーダンスと、ＢＧＡパッドなどのＢＧＡ接続部の特性インピーダンスとの差異が無視できなくなり、それら特性インピーダンスの不一致により、信号の反射が生じ、伝送波形が劣化してしまう。
【０００６】
図５は、従来の半導体素子搭載用基板１００を厚さ方向に破断した様子を示す断面図である。
半導体素子搭載用基板１００は、矩形状の基板本体部１０１を備えている。基板本体部１０１の下面には、ＢＧＡパッド１０２が設けられている。これら基板本体部１０１及びＢＧＡパッド１０２のサイズは、一般的に、基板本体部１０１が数１０ｍｍ角であれば、ＢＧＡパッド１０２は、直径φ５００μｍ以上とされる。この程度の大きさのＢＧＡパッド１０２であれば、対向する内部導体層（グランド用導体層又は電源用導体層）１０３ａと容量結合を起こし、ＢＧＡパッド１０２の部分が他の伝送経路の特性インピーダンスに比べて極端に低い箇所となり、信号の反射点となってしまう。
【０００７】
ここで、ＢＧＡパッド１０２の特性インピーダンスの低下について以下に説明する。
ＢＧＡパッド１０２と、このＢＧＡパッド１０２の直上の内部導体層１０３ａとが基板本体部１０１の厚さ方向Ｈに重なり合う面積をＳとおき、ＢＧＡパッド１０２と内部導体層１０３ａとの厚さ方向Ｈにおける距離をｈ、ＢＧＡパッド１０２と内部導体層１０３ａとの間にある誘電体の比誘電率をεｒとおくと、ＢＧＡパッド１０２と内部導体層１０３ａとの間に生じる静電容量Ｃは、
Ｃ＝εｒ×Ｓ／ｈ
で表わされる。
ＢＧＡパッド１０２は、他の伝送経路に比べて極端に大きな面積を有していることから、静電容量が大きいことがわかる。
また、特性インピーダンスＺ０は、Ｚ０＝√（（Ｒ＋ｊωＬ）／（Ｇ＋ｊωＣ））によって導かれることから（Ｒは抵抗、ωは角周波数、Ｌはインダクタンスを示す）、静電容量Ｃの大きいＢＧＡパッド１０２では、特性インピーダンスＺ０が他の伝送経路より低くなることがわかる。よって、ＢＧＡパッド１０２は、特性インピーダンスの不連続点、つまりは信号伝送路における信号の反射点となり、伝送特性の劣化をもたらすことになる。
【０００８】
そこで、パッドと容量結合を起こす内部導体層との間隔（クリアランス）ｄと、パッドの直径ｗとを、０＜ｄ≦ｗとしたものが提案されている（例えば、特許文献１参照。）。これにより、パッド部分の容量成分を低減させ、高周波信号伝送の反射による損失を抑制することができる。
【特許文献１】特開２００１−１６０５９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記特許文献１に記載されたものでは、積層構造をなす基板に適用する場合、各層における開口部のクリアランスが大きくなってしまい、導体パターンなどを設置するスペースが小さくなってしまうという問題がある。
また、開口部のクリアランスを大きく取ると、開口部内に気泡が残り易くなり、それら残された気泡がリフロー時に膨れてしまうという問題や、基板の一括積層時に圧力がかかり難くなりビア同士が接続し難くなるという問題もある。
【００１０】
本発明は、このような事情に鑑みてなされたものであって、伝送特性を良好に維持しつつ、高密度化が容易で、迅速かつ高精度に製造することができる半導体素子搭載用基板を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明は以下の手段を提供する。
本発明に係る半導体素子搭載用基板は、半導体素子が搭載される半導体素子搭載用基板であって、絶縁材料からなる複数の板状部が積層されてなる基板本体部と、前記基板本体部の一方の主面に設けられて、外部電極に接続される電極用パッド部と、前記複数の板状部のそれぞれに設けられ、開口部を有する導体部と、前記複数の板状部のそれぞれに設けられ、前記板状部の厚さ方向に導通させるためのビア部と、前記複数の板状部のうちの前記開口部内に設けられ、前記ビア部同士を前記厚さ方向に接続するためのランド部とを備え、前記電極用パッド部が、前記開口部と同心軸上に配されており、前記電極用パッド部の径寸法が、前記基板本体部の他方の主面側の直上の開口部の径寸法以下であり、さらにその直上の開口部の径寸法よりも大きいことを特徴とする。
【００１２】
この発明に係る半導体素子搭載用基板においては、電極用パッド部が、開口部と同心軸上に配されており、電極用パッド部の径寸法が、基板本体部の他方の主面側の直上の開口部の径寸法以下であり、さらにその直上の開口部の径寸法よりも大きいことから、電極用パッド部と、その直上の導体部とが重ね合わされることなく、さらにその直上の導体部と電極用パッド部とが重ね合わされる。
ここで、電極用パッド部と導体部との間の静電容量は、それら電極用パッド部と導体部との距離寸法に反比例する。
本発明に係る半導体素子搭載用基板によれば、電極用パッド部と、この電極用パッド部が重ね合わされる導体部との距離寸法を十分大きくすることができるので、静電容量を小さくすることができる。また、電極用パッド部と導体部とを重ね合わせることにより、開口部のクリアランスを小さくすることができる。
【００１３】
また、本発明に係る半導体素子搭載用基板は、前記ランド部が、前記開口部と同心軸上に配されており、前記ランド部の径寸法が、前記他方の主面側の直上の開口部の径寸法以下であり、さらにその直上の開口部の径寸法よりも大きいことを特徴とする。
【００１４】
この発明に係る半導体素子搭載用基板によれば、板状部各層の静電容量の差分を小さくすることができ、伝送特性を良好に維持することができる。
【００１５】
また、本発明に係る半導体素子搭載用基板は、前記ランド部の径寸法が、前記一方の主面側に配されたランド部から前記他方の主面側に配されたランド部に向かうにしたがって、順次小さくなることを特徴とする。
【００１６】
この発明に係る半導体素子搭載用基板によれば、電極用パッド部や各ランド部と各導体部とを確実に重ね合わせることができる。
【００１７】
また、本発明に係る半導体素子搭載用基板は、前記ランド部と、前記他方の主面側の直上に配された導体部のさらにその直上に配された導体部とが前記厚さ方向に重なり合うランド側重なり面積が、複数層のそれぞれにおいて等しく、前記ランド側重なり面積は、前記電極用パッド部と、前記他方の主面側の直上に配された導体部のさらにその直上に配された導体部とが前記厚さ方向に重なり合うパッド側重なり面積と等しいことを特徴とする。
【００１８】
この発明に係る半導体素子搭載用基板においては、電極用パッド部や各ランド部と各導体部とが重なり合う面積がすべて等しいことから、板状部各層で静電容量を等しくすることができ、各層の特性インピーダンスのバラツキを抑制することができる。そのため、伝送特性をさらに良好に維持することができる。
【発明の効果】
【００１９】
本発明によれば、電極用パッドと、その直上の導体部とが重ね合わされることがなく、さらに開口部のクリアランスを小さくすることができるため、伝送特性を良好に維持しつつ、高密度化が容易となり、迅速かつ高精度に製造することができる。
【発明を実施するための最良の形態】
【００２０】
（実施形態１）
以下、本発明の第１の実施形態における半導体素子搭載用基板について、図面を参照して説明する。
図１は、本発明の第１の実施形態としての半導体素子搭載用基板１を厚さ方向Ｈに破断した様子を示したものである。
半導体素子搭載用基板１は、立方体形状の基板本体部２を備えている。基板本体部２は、矩形板状の板状部５１，５２，５３，５４，５５が複数積層されてなるものである。この板状部５１，５２，５３，５４，５５の厚さ方向であり積層方向を厚さ方向Ｈとする。また、基板本体部２の厚さ方向Ｈの中心部を起点として、基板本体部２の一方の主面２ａ側を下方とし、他方の主面２ｂ側を上方とする。
また、基板本体部２の一方の主面２ａを構成する板状部５１は、最下板状部となり、他方の主面２ｂを構成する板状部５５は、最上板状部となる。最下板状部である板状部５１の直上に接合されたものが板状部５２であり、板状部５２の直上に接合されたものが板状部５３である。この板状部５３の直上に接合されたものが板状部５４であり、板状部５４の直上に接合されたものが最上板状部となる板状部５５である。
【００２１】
基板本体部２の一方の主面（下面）２ａには、最下導体層７が設けられている。最下導体層７には、円形の最下開口部７ａが形成されている。最下開口部７ａは、最下導体層７と一体的に設けられる導体層の一部がエッチングにより剥離されて形成されるものである。
最下開口部７ａ内には、外部電気回路基板の電極（外部電極）に、はんだボールなどにより接続される円形の電極用パッド６が同心上に設けられている。
また、一方の主面２ａには、最下導体層７及び電極用パッド６を介して、ソルダーレジストからなる下面保護層９が設けられている。なお、下面保護層９は、電極用パッド６に対向する部分には設けられておらず、電極用パッド６の表面は露出している。
【００２２】
また、基板本体部２の他方の主面（上面）２ｂには、最上導体層１１が設けられている。最上導体層１１には、円形の最上開口部１１ａが形成されている。最上開口部１１ａは、最上導体層１１と一体的に設けられる導体層の一部がエッチングにより剥離されて形成されるものである。なお、最上開口部１１ａは、最下開口部７ａとは他軸上に形成されている。
最上開口部１１ａ内には、１ＧＨｚ以上の高周波信号を出力する高周波半導体素子が接続される円形の素子用パッド１３が同心上に設けられている。
また、他方の主面２ｂには、最上導体層１１及び素子用パッド１３を介して、ソルダーレジストからなる上面保護層１４が設けられている。なお、上面保護層１４は、素子用パッド１３に対向する部分には設けられておらず、素子用パッド１３の表面は露出している。
【００２３】
また、板状部５１，５２，５３，５４，５５は、例えばポリイミドなどの絶縁材料からなっている。
最上板状部とその直上の板状部である板状部５１，５２の上面（板状部５１，５２の両主面のうち、他方の主面２ｂ側に配される主面）には、グランド用または電源用の内部導体層（導体部）５１ｂ，５２ｂが設けられている。内部導体層５１ｂ，５２ｂには、それぞれ円形の内部開口部５１ａ，５２ａが形成されている。内部開口部５１ａ，５２ａは、内部導体層５１ｂ，５２ｂと一体的に設けられる導体層の一部がエッチングにより剥離されて形成されるものである。
【００２４】
内部開口部５１ａ，５２ａ内には、円形の信号用ランド（ランド部）５１ｃ，５２ｃが同心上に設けられている。信号用ランド５１ｃ，５２ｃには、一方の主面２ａ側に向けて下方に延びる信号用ビア（ビア部）５１ｄ，５２ｄが接続されている。また、信号用ビア５１ｄ，５２ｄは、板状部５１，５２の下面でそれぞれ露出しており、板状部５１，５２が積層されることにより、電極用パッド６又は信号用ランド５１ｃの上面に接続されている。
【００２５】
また、板状部５３には、厚さ方向Ｈに貫通する信号用ビア５３ｄが設けられている。信号用ビア５３ｄは、板状部５３の両主面から露出しており、その上下の信号用ランド５４ｃ，５２ｃに接続されている。
さらに、板状部５４，５５の下面（板状部５４，５５の両主面のうち、一方の主面２ａ側に配される主面）には、図２に示すように、内部導体層（導体部）５４ｂ，５５ｂが設けられている。なお、図２においては、他方の主面２ｂの表面上の図示を省略しているが、実際には各部材が設けられていることは言うまでもない。内部導体層５４ｂ，５５ｂには、それぞれ円形の内部開口部５４ａ，５５ａが形成されている。内部開口部５４ａ，５５ａは、内部導体層５４ｂ，５５ｂと一体的に設けられる導体層の一部がエッチングにより剥離されて形成されるものである。
【００２６】
内部開口部５４ａ，５５ａ内には、円形の信号用ランド５４ｃ，５５ｃが同心上に設けられている。信号用ランド５４ｃには、他方の主面２ｂ側に向けて上方に延びる信号用ビア５４ｄが接続されている。また、信号用ビア５４ｄは、板状部５４の上面で露出しており、板状部５４，５５が積層されることにより、信号用ランド５５ｃの下面に接続されている。
また、板状部５５には、図１に示すように、素子用パッド１３から下方に向けて延びる信号用ビア５５ｄが設けられている。信号用ビア５５ｄは、最上開口部１１ａと同心軸上に延ばされている。また、信号用ビア５５ｄと、信号用ランド５５ｃとは、板状部５５の下面に延びる信号用配線１６を介して接続されている。
【００２７】
また、最下開口部７ａと、電極用パッド６と、内部開口部５１ａ，５２ａ，５４ａ，５５ａと、信号用ランド５１ｃ，５２ｃ，５４ｃ，５５ｃと、信号用ビア５１ｄ，５２ｄ，５３ｄ，５４ｄとは、同心軸上に配されている。さらに、図２に示すように、電極用パッド６の直径φ６は、その直上の信号用ランド５１ｃの直径φ５１ｃよりも大きく設定されている。また、信号用ランド５２ｃ，５４ｃ，５５ｃの直径φ５２ｃ，φ５４ｃ，φ５５ｃは、それぞれ等しく設定され、信号用ランド５１ｃの直径φ５１ｃよりも小さく設定されている。さらに、電極用パッド６の直径φ６は、その直上の内部開口部５１ａの直径φ５１ａよりも小さく設定され、さらにその直上の内部開口部５２ａの直径φ５２ａよりも大きく設定されている。内部開口部５２ａの直径φ５２ａは、内部開口部５４ａ，５５ａの直径φ５４ａ，φ５５ａと等しく設定されている。
すなわち、
φ６＞φ５１ｃ＞φ５２ｃ＝φ５４ｃ＝φ５５ｃに設定され、
φ５２ａ＝φ５４ａ＝φ５５ａ＜φ６≦φ５１ａに設定されている。
【００２８】
さらに、信号用ランド５１ｃの直径φ５１ｃは、電極用パッド６の直径φ６の１／２よりも大きく設定されており、信号用ランド５２ｃ，５４ｃ，５５ｃの直径φ５２ｃ，φ５４ｃ，φ５５ｃの２倍よりも大きく設定されている。
すなわち、
φ５１ｃ＞φ６／２に設定され、
φ５１ｃ＞２×φ５２ｃ＝２×φ５４ｃ＝２×φ５５ｃに設定されている。
【００２９】
また、電極用パッド６と最下開口部７ａの縁部との間にクリアランス（厚さ方向Ｈに直交する方向の距離寸法）Ｃ６が設定されている。さらに、信号用ランド５１ｃと内部開口部５１ａの縁部との間にはクリアランスＣ５１が設定され、信号用ランド５２ｃと内部開口部５２ａの縁部との間にはクリアランスＣ５２が、信号用ランド５４ｃと内部開口部５４ａとの間にはクリアランスＣ５４が、信号用ランド５５ｃと内部開口部５５ａの縁部との間にはクリアランスＣ５５が設定されている。これらクリアランスＣ６，Ｃ５１，Ｃ５２，Ｃ５４，Ｃ５５は、すべて等しく設定されている。
【００３０】
なお、「直上」とは、基準位置から他方の主面２ｂ側に上方に隣り合うことをいう。また、「さらにその直上」とは、直上の直上をいうものであり、基準位置から他方の主面２ｂ側に上方に一つ分抜かして配置されることをいう。
【００３１】
次に、このように構成された本実施形態における半導体素子搭載用基板１の作用について説明する。
素子用パッド１３に、高周波半導体素子が接続されて、外部電気回路基板の電極に、はんだボールなどにより電極用パッド６が接続される。そして、外部電気回路基板から出力された高周波信号が電極用パッド６を介して入力され、各信号用ビア５１ｄ，５２ｄ，５３ｄ，５４ｄ，５５ｄ、各信号用ランド５１ｃ，５２ｃ，５４ｃ，５５ｃ、信号用配線１６、及び、素子用パッド１３を通って、高周波半導体素子に入力される。また、高周波半導体素子から出力された高周波信号が、上記と逆に伝達され電極用パッド６から出力される。
【００３２】
ここで、従来では、電極用パッド６における特性インピーダンスの差異により、電極用パッド６で、高周波信号が反射し、伝送特性が劣化してしまっていた。
本実施形態における半導体素子搭載用基板１では、以下のようにして、半導体素子搭載用基板１の伝送特性が維持される。
すなわち、電極用パッド６の直径φ６が、その直上の内部開口部５１ａの直径φ５１ａよりも小さく設定されていることから、電極用パッド６と、その直上の内部導体層５１ｂとが厚さ方向Ｈに重なり合わされることはない。そのため、電極用パッド６と内部導体層５１ｂとの間で容量結合は生じない。
【００３３】
なお、電極用パッド６の直径φ６は、内部開口部５１ａの直上の内部開口部５２ａの直径φ５２ａよりも大きく設定されていることから、電極用パッド６と、内部導体層５２ｂとは厚さ方向Ｈに重なり合わされることになる。そのため、電極用パッド６と内部導体層５２ｂとの間では容量結合が生じることになる。
しかし、電極用パッド６と内部導体層５２ｂとの間の厚さ方向Ｈの距離寸法ｄ２は、電極用パッド６と内部導体層５１ｂとの間の距離寸法ｄ１よりも十分に大きいため、静電容量は十分小さくなる。また、内部導体層５４ｂ，５５ｂ及び最上導体層１１と電極用パッド６との間の距離寸法はさらに大きいため、静電容量もさらに小さくなる。
【００３４】
以上より、本実施形態における半導体素子搭載用基板１によれば、電極用パッド６とその直上の内部導体層５１ｂとで容量結合させることなく、電極用パッド６と内部導体層５２ｂなどとの間の静電容量を十分小さくすることができることから、伝送特性を良好に維持することができる。
また、電極用パッド６と内部導体層５２ｂなどとを厚さ方向Ｈに重ね合わせることにより内部開口部５２ａ，５４ａ，５５ａのクリアランスＣ５２，Ｃ５４，Ｃ５５をなるべく小さくすることができることから、配線パターンなどの高密度化が容易となるだけでなく、気泡の発生を抑制することができ、迅速かつ高精度に半導体素子搭載用基板１を製造することができる。
【００３５】
さらに、電極用パッド６の直上の信号用ランド５１ｃの直径φ５１ｃを大きくすることにより、クリアランスＣ５１を小さくすることができ、気泡の発生を確実に抑制することができる。
【００３６】
（実施形態２）
次に、本発明の第２の実施形態について説明する。
図３は、本発明の第２の実施形態を示したものである。
図３において、図１及び図２に記載の構成要素と同一部分については同一符号を付し、その説明を省略する。
この実施形態と上記第１の実施形態とは基本的構成は同一であり、ここでは異なる点についてのみ説明する。
【００３７】
本実施形態においては、電極用パッド６から信号用ランド５１ｃ、さらに信号用ランド５５ｃへと、一方の主面２ａ側から他方の主面２ｂ側に向かうにしたがって、直径φ６，φ５１ｃ，φ５２ｃ，φ５４ｃ，φ５５ｃが順次小さくなるように設定されている。これら直径φ６，φ５１ｃ，φ５２ｃ，φ５４ｃ，φ５５ｃは、一方の主面２ａ側から他方の主面２ｂ側に向かうにしたがって、一定の寸法で段階的に小さくなるように設定されている。すなわち、最下開口部７ａ及び内部開口部５１ａ，５２ａ，５４ａ，５５ａのクリアランスＣ６，Ｃ５１，Ｃ５２，Ｃ５４，Ｃ５５がすべて等しく設定されており、このクリアランスの分、電極用パッド６又は信号用ランド５１ｃ，５２ｃ，５４ｃの直径φ６，φ５１ｃ，φ５２ｃ，φ５４ｃは、それぞれ直上の信号用ランド５１ｃ，５２ｃ，５４ｃ，５５ｃの直径φ５１ｃ，φ５２ｃ，φ５４ｃ，φ５５ｃよりも大きく設定されている。
【００３８】
また、信号用ランド５１ｃの直径φ５１ｃは、その直上の内部開口部５２ａの直径φ５２ａよりも小さく設定され、さらにその直上の内部開口部５４ａの直径φ５４ａよりも大きく設定されている。
さらに、信号用ランド５２ｃの直径φ５２ｃは、その直上の内部開口部５４ａの直径φ５４ａよりも小さく設定され、さらにその直上の内部開口部５５ａの直径φ５５ａよりも大きく設定されている。
すなわち、各信号用ランドは、それぞれ直上に配された内部導体層とは厚さ方向Ｈに重なっておらず、直上の直上に配された内部導体層と厚さ方向Ｈに重なっている。
【００３９】
また、各信号用ランド５１ｃ，５２ｃと、それぞれ直上の直上に配された内部導体層５４ｂ，５５ｂとが厚さ方向Ｈに重なり合うランド側重なり面積Ｓ２，Ｓ３が、複数層のそれぞれにおいて等しく設定されている。また、それらランド側重なり面積Ｓ２，Ｓ３は、電極用パッド６と、その直上の直上に配された内部導体層５２ｂとが厚さ方向Ｈに重なり合うパッド側重なり面積Ｓ１と等しく設定されている。すなわち、電極用パッド６や各信号用ランドと各内部導体層とが重なり合う面積がすべて等しく設定されている。
【００４０】
図４は、本実施形態における半導体素子搭載用基板１をプリント配線基板にＢＧＡ実装した評価基板の透過特性２６と、図５に示す従来の半導体素子搭載用基板をプリント配線基板にＢＧＡ実装した評価基板の透過特性２７とを測定し比較した結果を示す。
半導体素子搭載用基板の線路長は１５ｍｍ、プリント配線基板の線路長は１０ｍｍである。本実施形態における半導体素子搭載用基板１によれば、従来の半導体素子搭載用基板より伝送特性は大きく改善されており、浮いた導体がない場合とほぼ同じであることが分かる。
【００４１】
以上より、本実施形態における半導体素子搭載用基板１によれば、各信号用ランドが、それぞれ直上の直上に配された内部導体層と厚さ方向Ｈに重なっていることから、各層の静電容量の差分を小さくすることができ、半導体素子搭載用基板１の伝送特性を良好に維持することができる。
また、一方の主面２ａ側から他方の主面２ｂ側に向かうにしたがって、直径φ６，φ５１ｃ，φ５２ｃ，φ５４ｃ，φ５５ｃが順次小さくなるように設定されていることから、電極用パッド６や各信号用ランドと各内部導体層とを確実に重ね合わせることができる。
さらに、電極用パッド６や各信号用ランドと各内部導体層とが重なり合う面積がすべて等しく設定されていることから、各層で静電容量を等しくすることができ、各層の特性インピーダンスのバラツキを抑制することができる。そのため、半導体素子搭載用基板１の伝送特性をさらに良好に維持することができる。
【００４２】
なお、上記第１又は第２の実施形態においては、板状部５１，５２，５３，５４，５５を五層分積層しているが、これに限ることはなく、積層数は適宜変更可能である。ただし、四層以上積層することが好ましい。
また、電極用パッド６、素子用パッド１３、最上開口部１１ａ、最下開口部７ａ及び各信号用ランド５１ｃ、５２ｃ、５４ｃ、５５ｃが円形であるとしたが、これに限ることはなく、それら形状は適宜変更可能である。
電極用パッド６の直径φ６や、信号用ランド５１ｃ，５２ｃの直径φ５１ｃ、φ５２ｃが、それぞれ直上の内部開口部の直径よりも小さく設定されることとしたが、これに限ることはなく、それらを等しくてもよい。
なお、本発明の技術範囲は上記の実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において、種々の変更を加えることが可能である。
【図面の簡単な説明】
【００４３】
【図１】本発明に係る半導体素子搭載用基板の第１の実施形態を示す図であって、厚さ方向に破断した様子を示す断面図である。
【図２】図１の半導体素子搭載用基板を別の角度から拡大した様子を示す断面図である。
【図３】本発明に係る半導体素子搭載用基板の第２の実施形態を示す図であって、厚さ方向に破断した様子を示す断面図である。
【図４】図３に示す半導体素子搭載用基板と、従来の半導体素子搭載用基板の透過特性を示したグラフである。
【図５】従来の半導体素子搭載用基板を示す図であって、厚さ方向に破断した様子を示す断面図である。
【符号の説明】
【００４４】
１    半導体素子搭載用基板
２    基板本体部
２ａ  一方の主面
６    電極用パッド
５１，５２，５３，５４，５５  板状部
５１ａ，５２ａ，５４ａ，５５ａ  内部開口部
５１ｂ，５２ｂ，５４ｂ，５５ｂ  内部導体層（導体部）
５１ｃ，５２ｃ，５４ｃ，５５ｃ  信号用ランド（ランド部）
５１ｄ，５２ｄ，５３ｄ，５４ｄ  信号用ビア（ビア部）
Ｈ    厚さ方向
Ｓ１  パッド側重なり面積
Ｓ２，Ｓ３  ランド側重なり面積
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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