(57)【要約】【課題】遅延ロックループクロックが伝送される過程で発生するタイミングエラーを未然に防止できるようにした半導体記憶装置の遅延ロックループ回路を提供する。【解決手段】内部クロックのデューティサイクルを補正して出力するデューティサイクル補正手段と、外部クロックのクロックパルス幅を検出してパルス幅検出信号を出力するクロックパルス幅検出手段と、前記デューティサイクル補正手段の出力の位相を分離し、前記パルス幅検出信号に相応するように前記位相分離された２つの信号のうち少なくとも１つのパルス幅を調節して、遅延ロックループクロックとして出力するドライブ手段とを備えている。【選択図】図４
2008154210.tif 000002
【特許請求の範囲】
【請求項１】
内部クロックのデューティサイクルを補正して出力するデューティサイクル補正手段と、
外部クロックのクロックパルス幅を検出してパルス幅検出信号を出力するクロックパルス幅検出手段と、
前記デューティサイクル補正手段の出力の位相を分離し、前記パルス幅検出信号に相応するように前記位相分離された２つの信号のうち少なくとも１つのパルス幅を調節して、遅延ロックループクロックとして出力するドライブ手段と
を備えることを特徴とする半導体記憶装置の遅延ロックループ回路。
【請求項２】
前記クロックパルス幅検出手段は、
前記外部クロックの周波数を分割する分周部と、
前記分周部の出力を遅延させる遅延部と、
前記分周部の出力と前記遅延部の出力が入力される第１論理回路と、
前記第１論理回路の出力が入力されて前記パルス幅検出信号を出力するラッチと
を備えることを特徴とする請求項１に記載の半導体記憶装置の遅延ロックループ回路。
【請求項３】
前記第１論理回路は、論理積演算を行うように構成されることを特徴とする請求項２に記載の半導体記憶装置の遅延ロックループ回路。
【請求項４】
前記ラッチは、
第１入力端に電源が印加され、出力端を介して前記パルス幅検出信号を出力する第１論理素子と、
前記第１論理回路の出力が入力される反転素子と、
第１入力端には前記第１論理素子の出力が入力され、第２入力端には前記反転素子の出力が入力され、出力端は前記第１論理素子の第２入力端と接続された第２論理素子と
を備えることを特徴とする請求項２に記載の半導体記憶装置の遅延ロックループ回路。
【請求項５】
前記ドライブ手段は、
前記デューティサイクル補正部の出力を第１および第２位相信号に分離して出力する位相分離部と、
前記第１および第２位相信号のうち少なくとも１つのパルス幅を前記パルス幅検出信号によって調節して出力するパルス幅調節部と
を備えることを特徴とする請求項１に記載の半導体記憶装置の遅延ロックループ回路。
【請求項６】
前記パルス幅調節部は、
前記第１位相信号のパルス幅を前記パルス幅検出信号に該当する幅だけ減少させて出力する第１パルス幅調節部と、
前記第２位相信号のパルス幅を前記パルス幅検出信号に該当する幅だけ減少させて出力する第２パルス幅調節部と
を備えることを特徴とする請求項５に記載の半導体記憶装置の遅延ロックループ回路。
【請求項７】
前記第１パルス幅調節部は、
前記第１位相信号を前記パルス幅検出信号に相応する時間だけ遅延させて出力する可変遅延部と、
前記第１位相信号と前記可変遅延部の出力を演算する論理素子と、
前記論理素子の出力と前記第１位相信号を演算する第２論理回路と
を備えることを特徴とする請求項６に記載の半導体記憶装置の遅延ロックループ回路。
【請求項８】
前記可変遅延部は、
前記パルス幅検出信号によって前記第１位相信号を通過させる複数のスイッチング素子と、
前記複数のスイッチング素子の出力を互いに異なる時間だけ遅延させる複数の遅延素子と、
前記複数の遅延素子の出力を演算する第３論理回路と
を備えることを特徴とする請求項７に記載の半導体記憶装置の遅延ロックループ回路。
【請求項９】
前記複数のスイッチング素子は、パスゲートであることを特徴とする請求項８に記載の半導体記憶装置の遅延ロックループ回路。
【請求項１０】
前記第３論理回路は、前記複数の遅延素子の出力を論理和するように構成されることを特徴とする請求項８に記載の半導体記憶装置の遅延ロックループ回路。
【請求項１１】
前記第２論理回路は、前記論理素子の出力と前記第１位相信号を論理積するように構成されることを特徴とする請求項７に記載の半導体記憶装置の遅延ロックループ回路。
【請求項１２】
前記第２パルス幅調節部は、前記第１パルス幅調節部と同一に構成されることを特徴とする請求項６に記載の半導体記憶装置の遅延ロックループ回路。
【請求項１３】
前記ドライブ手段は、前記パルス幅調節部の出力と前記位相分離部の出力をドライブするための第１および第２ドライバをさらに備えることを特徴とする請求項５に記載の半導体記憶装置の遅延ロックループ回路。
【請求項１４】
内部クロックのデューティサイクルを補正して出力するデューティサイクル補正手段と、
前記デューティサイクル補正部の出力の位相を分離し、前記位相分離された２つの信号のうち少なくとも１つのパルス幅を調節して、遅延ロックループクロックとして出力するドライブ手段と
を備えることを特徴とする半導体記憶装置の遅延ロックループ回路。
【請求項１５】
前記ドライブ手段は、
前記デューティサイクル補正部の出力を第１および第２位相信号に分離して出力する位相分離部と、
前記第１および第２位相信号のうち少なくとも１つのパルス幅を調節して出力するパルス幅調節部と
を備えることを特徴とする請求項１４に記載の半導体記憶装置の遅延ロックループ回路。
【請求項１６】
前記パルス幅調節部は、
前記第１位相信号のパルス幅を減少させて出力する第１パルス幅調節部と、
前記第２位相信号のパルス幅を減少させて出力する第２パルス幅調節部と
を備えることを特徴とする請求項１５に記載の半導体記憶装置の遅延ロックループ回路。
【請求項１７】
前記第１パルス幅調節部は、
前記第１位相信号を定められた時間だけ遅延させて出力する遅延部と、
前記第１位相信号と前記遅延部の出力を演算する論理素子と、
前記論理素子の出力と前記第１位相信号を演算する第４論理回路と
を備えることを特徴とする請求項１６に記載の半導体記憶装置の遅延ロックループ回路。
【請求項１８】
前記第４論理回路は、前記論理素子の出力と前記第１位相信号を論理積するように構成されることを特徴とする請求項１７に記載の半導体記憶装置の遅延ロックループ回路。
【請求項１９】
前記第１パルス幅調節部は、前記第２パルス幅調節部と同一に構成されることを特徴とする請求項１６に記載の半導体記憶装置の遅延ロックループ回路。
【請求項２０】
前記ドライブ手段は、前記パルス幅調節部の出力と前記位相分離部の出力をドライブするための第１および第２ドライバをさらに備えることを特徴とする請求項１５に記載の半導体記憶装置の遅延ロックループ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に 半導体記憶装置の遅延ロックループ回路に関するものである。
【背景技術】
【０００２】
遅延ロックループ（Delay Locked Loop:DLL）回路は、半導体記憶装置の外部から供給される外部クロックＣＬＫと半導体記憶装置の内部で用いられる内部クロックｉｃｌｋの位相を同期させるための遅延ロックループクロックＲＣＬＫＤＬＬ，ＦＣＬＫＤＬＬを生成する回路である。
【０００３】
前記遅延ロックループクロックＲＣＬＫＤＬＬは、前記外部クロックＣＬＫの立ち上がりエッジに同期したクロックであり、前記遅延ロックループクロックＦＣＬＫＤＬＬは前記外部クロックＣＬＫの立ち下がりエッジに同期したクロックである。
【０００４】
図１に示すように、前記半導体記憶装置の遅延ロックループ回路１０から出力された遅延ロックループクロックＲＣＬＫＤＬＬ，ＦＣＬＫＤＬＬは、信号線を介して第１データ入出力部１１および第２データ入出力部１２に供給される。
【０００５】
前記第１および第２データ入出力部１１，１２は、前記遅延ロックループクロックＲＣＬＫＤＬＬ，ＦＣＬＫＤＬＬを用いて全体入出力データを半分に分けて処理するための構成である。例えば、一度の入力又は出力命令に応じて出力される全体データが１６ビットであれば、第１データ入出力部１１は０〜７番に該当する８個のデータを処理し、残りのデータは第２データ入出力部１２で処理する。
【０００６】
半導体記憶装置がさらに高速化してデータ処理量が増加するにつれて、円滑なデータ入出力のために上記のようなデータ入出力部を複数用いる方式が使われている。
【０００７】
前記第１および第２データ入出力部１１，１２は、遅延ロックループクロックＲＣＬＫＤＬＬ，ＦＣＬＫＤＬＬのスキューを考慮して、クロックＣＬＫが発生した時点からデータをアクセスするのに必要な時間ｔＡＣとＣＡＳレイテンシに合うように前記遅延ロックループクロックＲＣＬＫＤＬＬ，ＦＣＬＫＤＬＬに対する遅延およびタイミングの調整を行う。
【０００８】
従来の技術に係る遅延ロックループ回路１０は、図２に示すようにデューティサイクル補正部２０および遅延ロックループクロックドライバ３０を備えている。
前記遅延ロックループクロックドライバ３０は、位相分離部４０、第１ドライバ５０、および第２ドライバ６０を備えている。
このように構成された従来技術に係る遅延ロックループ回路の動作を説明すれば次の通りである。
【０００９】
前記デューティサイクル補正部２０は、遅延ロックループ回路１０の内部の遅延ループ（図示せず）によって遅延ロックされた内部クロックｉＲＣＬＫ，ｉＦＣＬＫのデューティサイクルを補正して出力する。
【００１０】
前記遅延ロックループクロックドライバ３０の位相分離部４０は、前記デューティサイクル補正部２０の出力ＤＣＣＯＵＴの位相を分離した位相分離信号ＲＯＵＴ，ＦＯＵＴを出力する。
【００１１】
前記遅延ロックループクロックドライバ３０の第１ドライバ５０は、前記位相分離信号ＲＯＵＴを前記遅延ロックループクロックＲＣＬＫＤＬＬでドライブして遅延ロックループ回路１０の外部の信号線に出力する。
【００１２】
前記第２ドライバ６０は、前記位相分離信号ＦＯＵＴを前記遅延ロックループクロックＦＣＬＫＤＬＬでドライブして遅延ロックループ回路１０の外部の信号線に出力する。
【００１３】
従来の技術に係る半導体記憶装置では、前記遅延ロックループクロックＲＣＬＫＤＬＬ，ＦＣＬＫＤＬＬは、図１に示すように長い信号線を介して伝送され、上述したスキューを有するようになる。
図１の第１および第２データ入出力部１１，１２においては、前記遅延ロックループクロックＲＣＬＫＤＬＬ，ＦＣＬＫＤＬＬのスキューを補償するようになっている。
【００１４】
しかし、従来の技術に係る半導体記憶装置は、図１に示すように第１および第２データ入出力部１１，１２と接続された信号線が非対称的であるため、上述した遅延ロックループクロックＲＣＬＫＤＬＬ，ＦＣＬＫＤＬＬのスキュー補償がなされないだけでなく、むしろスキューをより深刻化させ得る。
【００１５】
このような従来の技術に係る半導体記憶装置では、遅延ロックループクロックＲＣＬＫＤＬＬ，ＦＣＬＫＤＬＬのスキューによってタイミングエラーを誘発する。すなわち、正常な場合、２つの遅延ロックループクロックＲＣＬＫＤＬＬとＦＣＬＫＤＬＬには互いに重なる区間が存在してはいけない。しかし、図３のＡ区間のように２つの遅延ロックループクロックＲＣＬＫＤＬＬとＦＣＬＫＤＬＬには重なる区間が存在するので、タイミングエラーを誘発する。
【００１６】
ＤＤＲ  ＤＲＡＭ（Double Data Rate Dynamic RAM）の場合、クロックの立ち上がりエッジと立ち下がりエッジの各々のタイミングでデータが入力されたりデータを出力したりする。したがって、図３のＡ区間のように重なる区間が存在すれば、それを用いるデータ入出力構成の誤動作により深刻なデータ入出力のエラーが誘発される問題点がある。
【００１７】
詳述した従来技術の問題は、図３に示すように遅延ロックループクロックＲＣＬＫＤＬＬ，ＦＣＬＫＤＬＬのハイレベル区間の幅が異なるために生じるものである。したがって、単に遅延ロックループクロックＲＣＬＫＤＬＬ，ＦＣＬＫＤＬＬのうちいずれか１つを遅延させるだけでは上述した従来の問題を解決することはできない。また、遅延ロックループクロックＲＣＬＫＤＬＬ，ＦＣＬＫＤＬＬを遅延させることは、前記第１および第２データ入出力部において前記データアクセス時間ｔＡＣの調整を困難にするという新らたな問題を生じさせる。いため適用範囲が制限されるという問題点がある。これに似ている技術はアメリカ登録特許7,103,133（特許文献１）に開示されている。
【特許文献１】米国特許7,103,133号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
本発明は、遅延ロックループクロックが伝送される過程で発生するタイミングエラーを未然に防止できるようにした半導体記憶装置の遅延ロックループ回路を提供することにその目的がある。
【課題を解決するための手段】
【００１９】
本発明に係る半導体記憶装置の遅延ロックループ回路は、内部クロックのデューティサイクルを補正して出力するデューティサイクル補正手段と、外部クロックのクロックパルス幅を検出してパルス幅検出信号を出力するクロックパルス幅検出手段と、前記デューティサイクル補正手段の出力の位相を分離し、前記パルス幅検出信号に相応するように前記位相分離された２つの信号のうち少なくとも１つのパルス幅を調節して、遅延ロックループクロックとして出力するドライブ手段とを備えることを特徴とする。
【００２０】
本発明に係る半導体記憶装置の遅延ロックループ回路は、内部クロックのデューティサイクルを補正して出力するデューティサイクル補正手段と、前記デューティサイクル補正部の出力の位相を分離し、前記位相分離された２つの信号のうち少なくとも１つのパルス幅を調節して、遅延ロックループクロックとして出力するドライブ手段とを備えることを他の特徴とする。
【発明の効果】
【００２１】
本発明に係る半導体記憶装置の遅延ロックループ回路は、遅延ロックループ回路の外部に出力され、非対称信号線を介する場合に備えて遅延ロックループクロックのパルス幅を調節して出力するため、伝送経路上で生じ得る遅延ロックループクロックのタイミングエラーの問題を未然防止して、半導体記憶装置の性能を向上させられる効果がある。
【００２２】
また、本発明に係る半導体記憶装置の遅延ロックループ回路は、外部クロックのパルス幅の可変に対応して遅延ロックループクロックのパルス幅を調節するため、半導体記憶装置の動作周波数の変動にも完璧に対応できる効果がある。
【発明を実施するための最良の形態】
【００２３】
以下、添付された図面を参照して本発明に係る半導体記憶装置の遅延ロックループ回路の好ましい実施形態を説明すれば次の通りである。
【００２４】
本発明に係る半導体記憶装置の遅延ロックループ回路１００は、図４に示すように、内部クロックｉＲＣＬＫ，ｉＦＣＬＫのデューティサイクルを補正して出力するデューティサイクル補正部２０、外部クロックＣＬＫのクロックパルス幅を検出してパルス幅検出信号ＤＥＴＷを出力するクロックパルス幅検出部４００、および前記デューティサイクル補正部２０の出力の位相を分離し、前記パルス幅検出信号ＤＥＴＷに相応するように前記位相分離された２つの信号ＲＯＵＴ，ＦＯＵＴのうち少なくとも１つのパルス幅を調節して、遅延ロックループクロックＲＣＬＫＤＬＬ，ＦＣＬＫＤＬＬとして出力する遅延ロックループクロックドライバ２００を備えている。
【００２５】
前記遅延ロックループクロックドライバ２００は、前記デューティサイクル補正部２０の出力を第１および第２位相信号ＲＯＵＴ，ＦＯＵＴに分離して出力する位相分離部４０、前記第１および第２位相信号ＲＯＵＴ，ＦＯＵＴのうち少なくとも１つのパルス幅を前記パルス幅検出信号ＤＥＴＷに応じて調節して出力するパルス幅調節部３００、および前記パルス幅調節部３００の出力をドライブするための第１および第２ドライバ５０，６０を備えている。
【００２６】
前記パルス幅調節部３００は、前記第１位相信号ＲＯＵＴおよび第２位相信号ＦＯＵＴのうちいずれか１つ又は２つとものパルス幅を調節するように構成することができる。
前記パルス幅調節部３００を前記第１および第２位相信号ＲＯＵＴ，ＦＯＵＴのパルス幅全てを調節するように構成した場合、その構成は図４に示す通りである。前記パルス幅調節部３００は、前記第１位相信号ＲＯＵＴのパルス幅を前記パルス幅検出信号ＤＥＴＷに該当する幅だけ減少させて出力する第１パルス幅調節部３１０、および前記第２位相信号ＦＯＵＴのパルス幅を前記パルス幅検出信号ＤＥＴＷに該当する幅だけ減少させて出力する第２パルス幅調節部３２０を備えている。
【００２７】
前記第１パルス幅調節部３１０は、図５に示すように、前記第１位相信号ＲＯＵＴを前記パルス幅検出信号ＤＥＴＷに相応する時間だけ遅延させて出力する可変遅延部３１１、前記第１位相信号ＲＯＵＴと前記可変遅延部３１１の出力を演算する第１ナンドゲートＮＤ３１、および前記第１ナンドゲートＮＤ３１の出力と前記第１位相信号ＲＯＵＴを論理積演算する第２ナンドゲートＮＤ３２とインバータＩＶ３１を備えている。
【００２８】
前記可変遅延部３１１は、図６に示すように前記パルス幅検出信号ＤＥＴＷが入力される第１インバータＩＶ４１、前記パルス幅検出信号ＤＥＴＷと前記第１インバータＩＶ４１の出力により前記第１位相信号ＲＯＵＴを通過させる第１パスゲートＰＧ４１、前記第１インバータＩＶ４１の出力と前記パルス幅検出信号ＤＥＴＷにより前記第２位相信号ＦＯＵＴを通過させる第２パスゲートＰＧ４２、前記第１パスゲートＰＧ４１の出力を第１遅延時間だけ遅延させて出力する第１ディレイ素子３１２、前記第２パスゲートＰＧ４２の出力を第２遅延時間だけ遅延させて出力する第２ディレイ素子３１３、および前記第１および第２パスゲートＰＧ４１，ＰＧ４２の出力を論理和演算するノアゲートＮＲ４１と第２インバータＩＶ４２を備えている。前記第１ディレイ素子３１２に比べて第２ディレイ素子３１３の遅延時間はより大きく設定される。
【００２９】
図４の第２パルス幅調節部３２０は、前記第１パルス幅調節部３１０と同一に構成される。
一方、前記パルス幅調節部３００を前記第１位相信号ＲＯＵＴのパルス幅だけを調節するように構成した場合、図４で第２パルス幅調節部３２０を削除して第２位相信号ＦＯＵＴが直接第２ドライバ６０に印加されるようにすればよい。
【００３０】
前記パルス幅調節部３００を前記第２位相信号ＦＯＵＴのパルス幅だけを調節するように構成した場合、図４で第１パルス幅調節部３１０を削除して第１位相信号ＲＯＵＴが直接第１ドライバ５０に印加されるようにすればよい。
【００３１】
前記クロックパルス幅検出部４００は、図７に示すように前記外部クロックＣＬＫの周波数を分割する分周部４１０、前記分周部４１０の出力を遅延させる遅延部４２０、前記分周部４１０の出力と前記遅延部４２０の出力とが入力される第１ナンドゲートＮＤ５１、前記第１ナンドゲートＮＤ５１の出力が入力される第１インバータＩＶ５１、および前記第１インバータＩＶ５１の出力が入力されるラッチ４３０を備えている。前記クロックパルス幅検出部４００では、分周部４１０が外部クロックＣＬＫの周波数を所定倍率（例えば、１／２）に分けて出力する。前記遅延部４２０は、前記分周部４１０の出力を定められた時間だけ遅延させて出力する。前記第１ナンドゲートＮＤ５１と第１インバータＩＶ５１とは、前記分周部４１０の出力と前記遅延部４２０の出力とを論理積演算して、その演算の結果を出力する。
【００３２】
前記ラッチ４３０は、第１入力端に電源ＶＤＤが印加され、出力端を介して前記パルス幅検出信号ＤＥＴＷを出力する第２ナンドゲートＮＤ５２、前記第１インバータＩＶ５１の出力が入力される第２インバータＩＶ５２、および第１入力端に前記第２ナンドゲートＮＤ５２の出力が入力され、第２入力端に前記第２インバータＩＶ５２の出力が入力され、出力端が前記第２ナンドゲートＮＤ５２の第２入力端と接続された第３ナンドゲートＮＤ５３を備えている。前記ラッチ４３０は、初期動作時から前記第１インバータＩＶ５１の出力がローレベルの区間中、前記パルス幅検出信号ＤＥＴＷをローレベルで出力し、前記第１インバータＩＶ５１の出力がハイレベルに遷移すれば、前記パルス幅検出信号ＤＥＴＷをハイレベルで出力する。
【００３３】
例えば、外部クロックＣＬＫの周波数が高くてクロックパルス幅が狭い場合、図８ａに示すように前記分周部４１０の出力Ｃ１と前記遅延部４２０の出力Ｃ２とを論理積すれば、第１インバータＩＶ５１の出力Ｃ３はローレベルを維持するために、ラッチ４３０を介してパルス幅検出信号ＤＥＴＷはローレベルで出力される。したがって、パルス幅検出信号ＤＥＴＷがローレベルである場合、クロックパルス幅の狭いものを検出することができる。一方、外部クロックＣＬＫの周波数が低くてクロックパルス幅が広い場合、図８ｂに示すように前記分周部４１０の出力Ｃ１と前記遅延部４２０の出力Ｃ２を論理積すれば、第１インバータＩＶ５１の出力Ｃ３はハイレベル区間が繰り返されるパルス形状を示すため、ラッチ４３０を介してパルス幅検出信号ＤＥＴＷはハイレベルで出力される。したがって、パルス幅検出信号ＤＥＴＷがハイレベルである場合、クロックパルス幅の広いものを検出することができる。
【００３４】
このように構成された本発明の実施形態に係る半導体記憶装置の遅延ロックループ回路の動作を説明すれば次の通りである。
【００３５】
前記デューティサイクル補正部２０は、内部クロックｉＲＣＬＫ，ｉＦＣＬＫのデューティサイクルを補正した信号ＤＣＤＣＯＵＴを出力する。
前記クロックパルス幅検出部４００は、図８ａおよび図８ｂに示すように外部クロックＣＬＫのパルス幅に応じたパルス幅検出信号ＤＥＴＷを出力する。
前記位相分離部４０は、前記信号ＤＣＤＣＯＵＴの位相を分離して、第１および第２位相信号ＲＯＵＴ，ＦＯＵＴを出力する。
前記パルス幅調節部３００は、前記パルス幅検出信号ＤＥＴＷにより、第１および第２位相信号ＲＯＵＴ，ＦＯＵＴのパルス幅を調節して出力する。
前記第１および第２パルス幅調節部３１０，３２０のパルス幅調節動作は同一であり、第１パルス幅調節部３１０の動作を説明すれば次の通りである。
前記パルス幅検出信号ＤＥＴＷがハイレベルである場合、すなわち外部クロックＣＬＫの周波数が低くて外部クロックＣＬＫのパルス幅が広い場合について説明すれば次の通りである。
【００３６】
図９ａに示すように、図６の可変遅延部３１１は、前記第１位相信号ＲＯＵＴを前記第１ディレイ素子３１２の遅延時間に比べて長い第２ディレイ素子３１３の遅延時間だけ遅延させて出力する。図５の第１ナンドゲートＮＤ３１は、前記可変遅延部３１１の出力Ｂ１と前記第１位相信号ＲＯＵＴを演算した信号Ｂ２を出力する。前記第２ナンドゲートＮＤ３２とインバータＩＶ３１は、前記信号Ｂ２と前記第１位相信号ＲＯＵＴを論理積することにより、前記第１位相信号ＲＯＵＴのパルス幅を前記第２ディレイ素子３１３の遅延時間だけ減少させた信号ＲＯＵＴＣを出力する。
前記パルス幅検出信号ＤＥＴＷがローレベルである場合、すなわち外部クロックＣＬＫの周波数が高くて外部クロックＣＬＫのパルス幅が狭い場合について説明すれば次の通りである。
【００３７】
図９ｂに示すように、図６の可変遅延部３１１は、前記第１位相信号ＲＯＵＴを前記第１ディレイ素子３１２の遅延時間だけ遅延させて出力する。図５の第１ナンドゲートＮＤ３１は、前記可変遅延部３１１の出力Ｂ１前記第１位相信号ＲＯＵＴを演算した信号Ｂ２を出力する。前記第２ナンドゲートＮＤ３２とインバータＩＶ３１とは、前記信号Ｂ２と前記第１位相信号ＲＯＵＴとを論理積することにより、前記第１位相信号ＲＯＵＴのパルス幅を前記第１ディレイ素子３１２の遅延時間だけ減少させた信号ＲＯＵＴＣを出力する。
つまり、第１パルス幅調節部３１０および第２パルス幅調節部３２０は、外部クロックＣＬＫのパルス幅を検出してパルス幅の調節量を異にすることにより、外部クロックＣＬＫのパルス幅が異なっても信号ＲＯＵＴＣ，ＦＯＵＴＣのパルス幅が一定になるようにする。
前記第１および第２ドライバ５０，６０は、前記信号ＲＯＵＴＣ，ＦＯＵＴＣを各々ドライブして遅延ロックループクロックＲＣＬＫＤＬＬ，ＦＣＬＫＤＬＬとして出力する。
【００３８】
前記出力された遅延ロックループクロックＲＣＬＫＤＬＬ，ＦＣＬＫＤＬＬは、前記パルス幅調節部３００を経由しないで生成された場合に比べてハイレベル区間の幅が減少した。周波数が異なることによって外部クロックＣＬＫのパルス幅が可変しても、前記遅延ロックループクロックＲＣＬＫＤＬＬ，ＦＣＬＫＤＬＬのハイレベル区間の幅は一定に維持される。前記遅延ロックループクロックＲＣＬＫＤＬＬ，ＦＣＬＫＤＬＬは遅延ロックループ回路の外部に出力され、非対称信号線を経てスキューが発生しても互いに重なる区間が存在しなくなる。
【００３９】
本発明の他の実施形態に係る半導体記憶装置の遅延ロックループ回路５００は、図１０に示すように、内部クロックｉＲＣＬＫ，ｉＦＣＬＫのデューティサイクルを補正して出力するデューティサイクル補正部２０、および前記デューティサイクル補正部２０の出力の位相を分離し、前記位相分離された２つの信号ＲＯＵＴ，ＦＯＵＴのうち少なくとも１つのパルス幅を調節して、遅延ロックループクロックＲＣＬＫＤＬＬ，ＦＣＬＫＤＬＬとして出力する遅延ロックループクロックドライバ６００を備えている。
【００４０】
前記遅延ロックループクロックドライバ６００は、前記デューティサイクル補正部２０の出力を第１および第２位相信号ＲＯＵＴ，ＦＯＵＴに分離して出力する位相分離部４０、前記第１および第２位相信号ＲＯＵＴ，ＦＯＵＴのうち少なくとも１つのパルス幅を調節して出力するパルス幅調節部７００、および前記パルス幅調節部７００の出力をドライブするための第１および第２ドライバ５０，６０を備えている。前記パルス幅調節部７００が前記第１位相信号ＲＯＵＴのパルス幅を調節する場合、図１０の第２パルス幅調節部７２０は削除され、第２位相信号ＦＯＵＴは直接第２ドライバ６０に印加される。一方、前記パルス幅調節部７００が前記第２位相信号ＦＯＵＴのパルス幅を調節する場合、図１０の第１パルス幅調節部７１０は削除され、第１位相信号ＲＯＵＴは直接第１ドライバ５０に印加される。
【００４１】
前記パルス幅調節部７００は、前記第１位相信号ＲＯＵＴおよび第２位相信号ＦＯＵＴのうちいずれか１つ又は両方のパルス幅を調節するように構成することができる。
前記パルス幅調節部７００を前記第１および第２位相信号ＲＯＵＴ，ＦＯＵＴのパルス幅を調節するように構成する場合、その構成は図１０に示す通りである。前記パルス幅調節部７００は、前記第１位相信号ＲＯＵＴのパルス幅を定められた幅だけ減少させて出力する第１パルス幅調節部７１０、および前記第２位相信号ＦＯＵＴのパルス幅を定められた幅だけ減少させて出力する第２パルス幅調節部７２０を備えている。
【００４２】
前記第１パルス幅調節部７１０は、図１１に示すように、前記第１位相信号ＲＯＵＴを定められた時間だけ遅延させて出力するディレイ素子７１１、前記第１位相信号ＲＯＵＴと前記ディレイ素子７１１の出力を演算する第１ナンドゲートＮＤ６１、および前記第１ナンドゲートＮＤ６１の出力と前記第１位相信号ＲＯＵＴを論理積演算する第２ナンドゲートＮＤ６２とインバータＩＶ６１を備えている。
【００４３】
図１０の第２パルス幅調節部７２０は、前記第１パルス幅調節部７１０と同一に構成される。但し、第１パルス幅調節部７１０のディレイ素子７１１と第２パルス幅調節部７２０のディレイ素子の遅延時間は、回路設計によって同一であるか異なり得る。
【００４４】
一方、前記パルス幅調節部７００が前記第１位相信号ＲＯＵＴのパルス幅だけを調節するように構成された場合、図１０で第２パルス幅調節部７２０は削除し、第２位相信号ＦＯＵＴは直接第２ドライバ６０に印加されるようにすればよい。
【００４５】
前記パルス幅調節部７００が前記第２位相信号ＦＯＵＴのパルス幅だけを調節するように構成された場合、図１０で第１パルス幅調節部７１０は削除し、第１位相信号ＲＯＵＴは直接第１ドライバ５０に印加されるようにすればよい。
【００４６】
このように構成された本発明の他の実施形態に係る半導体記憶装置の遅延ロックループ回路の動作を説明すれば次の通りである。
前記デューティサイクル補正部２０は、内部クロックｉＲＣＬＫ，ｉＦＣＬＫのデューティサイクルを補正した信号ＤＣＤＣＯＵＴを出力する。
前記位相分離部４０は、前記信号ＤＣＤＣＯＵＴの位相を分離して第１および第２位相信号ＲＯＵＴ，ＦＯＵＴを出力する。
前記パルス幅調節部７００は、前記第１および第２位相信号ＲＯＵＴ，ＦＯＵＴのパルス幅を調節して出力する。
【００４７】
前記第１および第２パルス幅調節部７１０，７２０のパルス幅調節動作は同一であり、第１パルス幅調節部７１０の動作を説明すれば次の通りである。図１１に示すように、ディレイ素子７１１は前記第１位相信号ＲＯＵＴを既に設定された遅延時間だけ遅延させて出力する。前記第１ナンドゲートＮＤ６１は、前記ディレイ素子７１１の出力と前記第１位相信号ＲＯＵＴを演算して出力する。前記第２ナンドゲートＮＤ６２とインバータＩＶ６１は、前記第１ナンドゲートＮＤ６１の出力と前記第１位相信号ＲＯＵＴを論理積して、前記第１位相信号ＲＯＵＴのパルス幅を前記ディレイ素子７１１の遅延時間だけ減少させた信号ＲＯＵＴＣを出力する。
【００４８】
つまり、第１パルス幅調節部７１０および第２パルス幅調節部７２０は、第１および第２位相信号ＲＯＵＴおよびＦＯＵＴのパルス幅を各々一定量だけ減少させた信号ＲＯＵＴＣおよびＦＯＵＴＣを出力する。
【００４９】
前記第１および第２ドライバ５０，６０は、前記信号ＲＯＵＴＣとＦＯＵＴＣを各々ドライブして、遅延ロックループクロックＲＣＬＫＤＬＬ，ＦＣＬＫＤＬＬとして出力する。
前記出力された遅延ロックループクロックＲＣＬＫＤＬＬ，ＦＣＬＫＤＬＬは、前記パルス幅調節部７００を介さずに生成された場合に比べてハイレベル区間の幅が減少した。したがって、前記遅延ロックループクロックＲＣＬＫＤＬＬ，ＦＣＬＫＤＬＬは遅延ロックループ回路の外部に出力され、非対称信号線を経てスキューが発生しても互いに重なる区間が存在しなくなる。
【００５０】
本発明が属する技術分野の当業者は、本発明がその技術的思想や必須の特徴を変更せず、他の具体的な形態によって実施することができるため、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではないことを理解しなければならない。本発明の範囲は、前記詳細な説明よりは後述する特許請求の範囲によって表され、特許請求の範囲の意味および範囲そしてその等価概念から導き出されるすべての変更又は変形された形態が本発明の範囲に含まれると解釈しなければならない。
【図面の簡単な説明】
【００５１】
【図１】従来の技術に係る半導体記憶装置の遅延ロックループクロックの伝送経路を示すブロック図である。
【図２】従来の技術に係る半導体記憶装置の遅延ロックループ回路のブロック図である。
【図３】従来の技術に係る半導体記憶装置の遅延ロックループクロックのエラー発生を示すタイミング図である。
【図４】本発明の実施形態に係る半導体記憶装置の遅延ロックループ回路のブロック図である。
【図５】図４の第１パルス幅調節部の回路図である。
【図６】図５の可変遅延部の回路図である。
【図７】図４のクロックパルス幅検出部の回路図である。
【図８ａ】図７のクロックパルス幅検出部の動作タイミング図である。
【図８ｂ】図７のクロックパルス幅検出部の動作タイミング図である。
【図９ａ】図５の第１パルス幅調節部の動作タイミング図である。
【図９ｂ】図５の第１パルス幅調節部の動作タイミング図である。
【図１０】本発明の他の実施形態に係る半導体記憶装置の遅延ロックループ回路のブロック図である。
【図１１】図１０の第１パルス幅調節部の回路図である。
【符号の説明】
【００５２】
２０…デューティサイクル補正部
４０…位相分離部
５０…第１ドライバ
６０…第２ドライバ
１００，５００…遅延ロックループ回路
２００，６００…遅延ロックループクロックドライバ
３００，７００…パルス幅調節部
３１０…第１パルス幅調節部
３１１…可変遅延部
３１２…第１ディレイ素子
３１３…第２ディレイ素子
３２０，７２０…第２パルス幅調節部
４１０…分周部
４２０…遅延部
４３０…ラッチ
７１０…第１パルス幅調節部
７１１…ディレイ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８ａ】
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【図８ｂ】
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【図９ａ】
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【図９ｂ】
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【図１０】
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【図１１】
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