(57)【要約】【課題】フォトカプラ等の高価な絶縁式の信号伝達手段を用いることなく、外部との間で絶縁しつつ信号を伝達することが可能なパワー半導体の駆動回路、およびパワー半導体の駆動回路の信号伝達方法を提供する。【解決手段】駆動回路１００に、外部から入力されたパルス信号を受信するトランス１２０と、前記パルス信号を増幅して増幅信号を生成するチョッパ型アンプからなる増幅回路１３０と、前記増幅信号のパルス幅を拡張して拡張信号を生成するピークホールド回路からなる拡張回路１４０と、前記拡張信号がセット入力端子に入力されるＲＳフリップフロップ回路１５０と、ＲＳフリップフロップ回路１５０の出力信号に対して所定時間遅延した遅延信号を生成し、ＲＳフリップフロップ回路１５０のリセット入力端子に入力する遅延回路１６０と、を具備した。【選択図】図１
2008066881.tif 000002
【特許請求の範囲】
【請求項１】
外部から入力されたパルス信号を受信するトランスと、
前記パルス信号を増幅して増幅信号を生成するチョッパ型アンプからなる増幅回路と、
前記増幅信号のパルス幅を拡張して拡張信号を生成するピークホールド回路またはボトムホールド回路からなる拡張回路と、
前記拡張信号がセット入力端子に入力されるＲＳフリップフロップ回路と、
前記ＲＳフリップフロップ回路の出力信号に対して所定時間遅延した遅延信号を生成し、前記ＲＳフリップフロップ回路のリセット入力端子に入力する遅延回路と、
を具備することを特徴とするパワー半導体の駆動回路。
【請求項２】
外部から入力されたパルス信号を受信するトランスと、
前記トランスにより受信されたパルス信号を増幅して第一増幅信号を生成する第一チョッパ型アンプからなる第一増幅回路と、
前記第一増幅信号の正の部分のパルス幅を拡張して第一拡張信号を生成する第一ピークホールド回路および前記第一増幅信号の負の部分のパルス幅を拡張して第二拡張信号を生成する第一ボトムホールド回路からなる第一拡張回路と、
前記第一拡張信号が前記第二拡張信号よりも先に生成された場合にはパルス信号からなる第一判定信号を生成し、前記第二拡張信号が前記第一拡張信号よりも先に生成された場合にはパルス信号からなる第二判定信号を生成する判定回路と、
前記第一判定信号を増幅して第二増幅信号を生成し、前記第二判定信号を増幅して第三増幅信号を生成する第二増幅回路と、
前記第二増幅信号のパルス幅を拡張して第三拡張信号を生成し、前記第三増幅信号のパルス幅を拡張して第四拡張信号を生成する第二拡張回路と、
前記第三拡張信号および前記第四拡張信号に基づいて出力信号を生成するＲＳフリップフロップ回路と、
を具備することを特徴とするパワー半導体の駆動回路。
【請求項３】
外部から入力されたパルス信号をトランスにより受信する受信工程と、
前記パルス信号をチョッパ型アンプからなる増幅回路により増幅して増幅信号を生成する増幅工程と、
前記増幅信号のパルス幅をピークホールド回路またはボトムホールド回路により拡張して拡張信号を生成する拡張工程と、
前記拡張信号がセット入力端子に入力されたＲＳフリップフロップ回路の出力信号に対して所定時間遅延した遅延信号を生成し、前記ＲＳフリップフロップ回路のリセット端子に入力することにより、前記出力信号を所定時間出力する出力工程と、
からなることを特徴とするパワー半導体の駆動回路の信号伝達方法。
【請求項４】
外部から入力されたパルス信号をトランスにより受信する受信工程と、
前記パルス信号をチョッパ型アンプにより増幅して第一増幅信号を生成する第一増幅工程と、
前記第一増幅信号の正の部分のパルス幅をピークホールド回路により拡張して第一拡張信号を生成するとともに、前記第一増幅信号の負の部分のパルス幅をボトムホールド回路により拡張して第二拡張信号を生成する第一拡張工程と、
前記第一拡張信号が前記第二拡張信号よりも先に生成された場合にはパルス信号からなる第一判定信号を生成し、前記第二拡張信号が前記第一拡張信号よりも先に生成された場合にはパルス信号からなる第二判定信号を生成する判定工程と、
前記第一判定信号を増幅して第二増幅信号を生成し、前記第二判定信号を増幅して第三増幅信号を生成する第二増幅工程と、
前記第二増幅信号のパルス幅を拡張して第三拡張信号を生成し、前記第三増幅信号のパルス幅を拡張して第四拡張信号を生成する第二拡張工程と、
前記第三拡張信号および前記第四拡張信号の一方をＲＳフリップフロップ回路のセット入力端子に入力し、他方を前記ＲＳフリップフロップ回路のリセット入力端子に入力することにより、出力信号を生成する出力工程と、
からなることを特徴とするパワー半導体の駆動回路の信号伝達方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）、ＧＴＯサイリスタ（Ｇａｔｅ  Ｔｕｒｎ  Ｏｆｆ  Ｔｈｙｒｉｓｔｏｒ）等のパワー半導体の駆動回路およびその信号伝達方法に関する。
より詳細には、フォトカプラ等の高価な絶縁式の信号伝達手段を用いることなく、パワー半導体の駆動回路と外部との間で絶縁しつつ信号を伝達する技術に関する。
【背景技術】
【０００２】
一般に、ＩＧＢＴ等のパワー半導体の耐圧は数１０Ｖから数百Ｖと高いのに対して当該パワー半導体の駆動を行う駆動回路を構成する素子の耐圧は数１０Ｖ程度と低い。よって、当該駆動回路を介して外部に漏電することを防止するためには当該駆動回路も含めたパワー半導体の全体を外部から絶縁する必要がある。
従来、パワー半導体の駆動回路を外部から絶縁しつつ、当該駆動回路と外部との間で信号の伝達を行う方法としては、絶縁式の信号伝達素子であるフォトカプラを用いる方法が挙げられる。例えば、特許文献１に記載の如くである。
【０００３】
フォトカプラは入力端子側に発光ダイオード、出力端子側にフォトダイオードを有する信号伝達素子であり、フォトカプラに入力信号が入力されると発光ダイオードの両端に起電力が生じて発光し、発光ダイオードが発する光をフォトダイオードが受光するとフォトダイオードの両端に起電力が生じて出力信号が出力される。
このように、フォトカプラは、入力端子と出力端子との間が電気的には絶縁されているにも関わらず信号を伝達することが可能である。
しかし、フォトカプラは一般に高価であるため、パワー半導体の駆動回路の製造コスト上昇の原因となるという問題がある。よって、フォトカプラを用いることなく、パワー半導体の駆動回路と外部との間で絶縁しつつ信号を伝達する方法が検討されている。
【０００４】
フォトカプラを用いることなくパワー半導体の駆動回路と外部との間で絶縁しつつ信号を伝達する方法の一つとしては、パワー半導体の駆動回路を構成するＩＣチップの内部の多層配線を利用してトランスを形成し、当該トランスを用いて信号を伝達する方法が挙げられる。
【０００５】
しかし、上記トランスを用いてパワー半導体の駆動回路と外部との間で信号を伝達する場合、以下の問題がある。
すなわち、ＩＣチップの内部の多層配線を利用して形成されたトランスは、そのサイズを大きくすることが困難である。
そのため、当該トランスにより伝達される信号の振幅（エネルギー）が非常に小さく、かつトランスにより伝達される信号の周波数が高い。従って、高周波数の信号に対応可能かつ信号の増幅力が大きい回路が必要となる。
【０００６】
また、信号の増幅力が大きい回路としては一般的には差動型のコンパレータが挙げられるが、差動型のコンパレータは周波数応答性が良くないため、上記トランスと組み合わせて使う用途には適さない。
【特許文献１】特開２００１−３２７１７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は以上の如き状況に鑑み、フォトカプラ等の高価な絶縁式の信号伝達手段を用いることなく、外部との間で絶縁しつつ信号を伝達することが可能なパワー半導体の駆動回路、およびパワー半導体の駆動回路の信号伝達方法を提供するものである。
【課題を解決するための手段】
【０００８】
本発明の解決しようとする課題は以上の如くであり、次にこの課題を解決するための手段を説明する。
【０００９】
即ち、請求項１においては、
外部から入力されたパルス信号を受信するトランスと、
前記パルス信号を増幅して増幅信号を生成するチョッパ型アンプからなる増幅回路と、
前記増幅信号のパルス幅を拡張して拡張信号を生成するピークホールド回路またはボトムホールド回路からなる拡張回路と、
前記拡張信号がセット入力端子に入力されるＲＳフリップフロップ回路と、
前記ＲＳフリップフロップ回路の出力信号に対して所定時間遅延した遅延信号を生成し、前記ＲＳフリップフロップ回路のリセット入力端子に入力する遅延回路と、
を具備するものである。
【００１０】
請求項２においては、
外部から入力されたパルス信号を受信するトランスと、
前記トランスにより受信されたパルス信号を増幅して第一増幅信号を生成する第一チョッパ型アンプからなる第一増幅回路と、
前記第一増幅信号の正の部分のパルス幅を拡張して第一拡張信号を生成する第一ピークホールド回路および前記第一増幅信号の負の部分のパルス幅を拡張して第二拡張信号を生成する第一ボトムホールド回路からなる第一拡張回路と、
前記第一拡張信号が前記第二拡張信号よりも先に生成された場合にはパルス信号からなる第一判定信号を生成し、前記第二拡張信号が前記第一拡張信号よりも先に生成された場合にはパルス信号からなる第二判定信号を生成する判定回路と、
前記第一判定信号を増幅して第二増幅信号を生成し、前記第二判定信号を増幅して第三増幅信号を生成する第二増幅回路と、
前記第二増幅信号のパルス幅を拡張して第三拡張信号を生成し、前記第三増幅信号のパルス幅を拡張して第四拡張信号を生成する第二拡張回路と、
前記第三拡張信号および前記第四拡張信号に基づいて出力信号を生成するＲＳフリップフロップ回路と、
を具備するものである。
【００１１】
請求項３においては、
外部から入力されたパルス信号をトランスにより受信する受信工程と、
前記パルス信号をチョッパ型アンプからなる増幅回路により増幅して増幅信号を生成する増幅工程と、
前記増幅信号のパルス幅をピークホールド回路またはボトムホールド回路により拡張して拡張信号を生成する拡張工程と、
前記拡張信号がセット入力端子に入力されたＲＳフリップフロップ回路の出力信号に対して所定時間遅延した遅延信号を生成し、前記ＲＳフリップフロップ回路のリセット端子に入力することにより、前記出力信号を所定時間出力する出力工程と、
からなるものである。
【００１２】
請求項４においては、
外部から入力されたパルス信号をトランスにより受信する受信工程と、
前記パルス信号をチョッパ型アンプにより増幅して第一増幅信号を生成する第一増幅工程と、
前記第一増幅信号の正の部分のパルス幅をピークホールド回路により拡張して第一拡張信号を生成するとともに、前記第一増幅信号の負の部分のパルス幅をボトムホールド回路により拡張して第二拡張信号を生成する第一拡張工程と、
前記第一拡張信号が前記第二拡張信号よりも先に生成された場合にはパルス信号からなる第一判定信号を生成し、前記第二拡張信号が前記第一拡張信号よりも先に生成された場合にはパルス信号からなる第二判定信号を生成する判定工程と、
前記第一判定信号を増幅して第二増幅信号を生成し、前記第二判定信号を増幅して第三増幅信号を生成する第二増幅工程と、
前記第二増幅信号のパルス幅を拡張して第三拡張信号を生成し、前記第三増幅信号のパルス幅を拡張して第四拡張信号を生成する第二拡張工程と、
前記第三拡張信号および前記第四拡張信号の一方をＲＳフリップフロップ回路のセット入力端子に入力し、他方を前記ＲＳフリップフロップ回路のリセット入力端子に入力することにより、出力信号を生成する出力工程と、
からなるものである。
【発明の効果】
【００１３】
本発明は、駆動回路とパワー半導体の外部との間で電気的に絶縁しつつ信号を伝達することが可能である。
【発明を実施するための最良の形態】
【００１４】
以下では、図１および図２を用いて本発明に係るパワー半導体の駆動回路の第一実施例である駆動回路１００について説明する。
【００１５】
図１に示す如く、駆動回路１００はＩＧＢＴ（不図示）を駆動するための回路である。
駆動回路１００は主としてトランス１２０、増幅回路１３０、拡張回路１４０、ＲＳフリップフロップ回路１５０、遅延回路１６０、その他のデジタル制御回路（不図示）等を具備し、これらの回路群がＩＣチップ上に形成されたものである。また、駆動回路１００の外部には外部入力回路１１０が形成される。
【００１６】
外部入力回路１１０は駆動回路１００の外部に形成されるとともに駆動回路１００（厳密には、トランス１２０の二次コイル１２２より後段）に対して電気的に絶縁された回路であり、トランス１２０の一次コイル１２１に所定の入力信号を入力する回路である。
外部入力回路１１０は抵抗１１１、キャパシタ１１２、ＮチャネルＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ；ＭＯＳ電界効果トランジスタ）１１３を具備する。
【００１７】
抵抗１１１の一端は電源に接続され、抵抗１１１の他端はキャパシタ１１２の一端に接続される。キャパシタ１１２の他端はグラウンドに接続される。抵抗１１１とキャパシタ１１２との接続部はトランス１２０（より厳密には一次コイル１２１の一端）に接続される。ＮチャネルＭＯＳＦＥＴ１１３のドレインはトランス１２０（より厳密には一次コイル１２１の他端）に接続され、ＮチャネルＭＯＳＦＥＴ１１３のソースはグラウンドに接続される。ＮチャネルＭＯＳＦＥＴ１１３のゲートはＩＧＢＴの制御回路（不図示）に接続される。
【００１８】
トランス１２０は駆動回路１００の外部からの入力信号（パルス信号）を受信するものであり、一次コイル１２１、二次コイル１２２を具備する。
【００１９】
一次コイル１２１および二次コイル１２２は駆動回路１００を構成するＩＣチップの内部の多層配線を利用して形成される。このような多層配線は通常はアルミニウムまたはアルミニウム合金等の金属材料からなる。一次コイル１２１および二次コイル１２２は所定の距離を空けて配置され、これらの間は電気的に絶縁される。
【００２０】
一次コイル１２１の一端は抵抗１１１とキャパシタ１１２との接続部に接続され、一次コイル１２１の他端はＮチャネルＭＯＳＦＥＴ１１３のドレインに接続される。二次コイル１２２の一端は増幅回路１３０の入力端子（より厳密には後述するキャパシタ１３１の一端）に接続され、二次コイル１２２の他端はグラウンドに接続される。
【００２１】
以下では、外部から入力信号が入力されたときの外部入力回路１１０の挙動について説明する。
ＮチャネルＭＯＳＦＥＴ１１３がオフの状態では、キャパシタ１１２に電荷が蓄えられている。
外部たるＩＧＢＴの制御回路（不図示）からＮチャネルＭＯＳＦＥＴ１１３のゲートにＬｏからＨｉとなる入力信号を入力すると、ＮチャネルＭＯＳＦＥＴ１１３がオフからオンとなり、予めキャパシタ１１２に蓄えられていた電荷が移動し、トランス１２０の一次コイル１２１に電流が流れる。その結果、一次コイル１２１の両端電圧が変化し、これがトランス１２０への入力信号となる（図２中の「入力信号」参照）。
また、トランス１２０の一次コイル１２１を流れる電流値が経時的に変化することにより二次コイル１２２の周辺に形成される電界が変化し、当該変化を打ち消す方向の電界を形成すべく二次コイル１２２に誘導電流が流れ、これがトランス１２０からの出力信号となる（図２中の「トランス出力信号」参照）。
なお、一次コイル１２１の両端電圧は一次コイル１２１に流れる電流の時間微分（ｄＩ／ｄｔ）に略比例し、二次コイル１２２の両端電圧は一次コイル１２１の両端電圧に略比例する。
【００２２】
このように、トランス１２０は駆動回路１００の外部から入力された入力信号（パルス信号）を、外部入力回路１１０を介して外部と電気的に絶縁された状態で受信することが可能である。
ただし、トランス１２０を構成する一次コイル１２１および二次コイル１２２は駆動回路１００を構成するＩＣチップの内部の多層配線を利用して形成されるため、トランス１２０により受信され、出力されるパルス信号は微弱であり（振幅が小さく）、その周波数は高い。
【００２３】
増幅回路１３０はチョッパ型アンプからなり、トランス１２０により受信され、出力されたパルス信号を増幅して増幅信号を生成するものである。
ここで「チョッパ型アンプ」は、一般的には入力された直流の信号をスイッチング素子等のスイッチング動作（オン・オフ）により交流に変換し、次に交流増幅し、続いて再び直流に変換して低域フィルタに通すことにより、入力された直流の信号に比べて増幅されかつ整流された直流の信号を出力する回路を指す。
増幅回路１３０はキャパシタ１３１、ＰチャネルＭＯＳＦＥＴ１３２、ＮチャネルＭＯＳＦＥＴ１３３、抵抗１３４を具備する。
【００２４】
キャパシタ１３１の一端は増幅回路１３０の入力端子を成し、トランス１２０の二次コイル１２２の一端に接続される。ＰチャネルＭＯＳＦＥＴ１３２のゲートはキャパシタ１３１の他端に接続され、ＰチャネルＭＯＳＦＥＴ１３２のドレインは電源に接続される。ＮチャネルＭＯＳＦＥＴ１３３のゲートはキャパシタ１３１の他端に接続され、ＮチャネルＭＯＳＦＥＴ１３３のドレインはＰチャネルＭＯＳＦＥＴ１３２のソースに接続され、ＮチャネルＭＯＳＦＥＴ１３３のソースはグラウンドに接続される。抵抗１３４の一端はキャパシタ１３１の他端に接続され、抵抗１３４の他端はＰチャネルＭＯＳＦＥＴ１３２のソースとＮチャネルＭＯＳＦＥＴ１３３のドレインとの接続部に接続される。ＰチャネルＭＯＳＦＥＴ１３２のソースとＮチャネルＭＯＳＦＥＴ１３３のドレインとの接続部は増幅回路１３０の出力端子を成す。
【００２５】
トランス１２０で受信され、出力されたパルス信号が増幅回路１３０に入力されると、キャパシタ１３１に蓄えられる電荷が変化し、ＰチャネルＭＯＳＦＥＴ１３２のゲート電圧およびＮチャネルＭＯＳＦＥＴ１３３のゲート電圧が変化してＰチャネルＭＯＳＦＥＴ１３２およびＮチャネルＭＯＳＦＥＴ１３３がスイッチング動作を行う。
その結果、トランス１２０で受信された信号に比べて増幅された（振幅が大きい）パルス信号である増幅信号が生成され、増幅回路１３０の出力端子から出力される（図２中の「増幅信号」参照）。
【００２６】
なお、本実施例の増幅回路１３０はキャパシタ１３１、ＰチャネルＭＯＳＦＥＴ１３２、ＮチャネルＭＯＳＦＥＴ１３３、抵抗１３４を具備するチョッパ型アンプからなる構成としたが、本発明に係る増幅回路はこれに限定されず、トランスにて受信され、出力されるパルス信号の周波数に対する応答性が確保されているチョッパ型アンプであれば、他の構成でも良い。
本発明では増幅回路としてチョッパ型アンプを用いたが、これは差動型の増幅回路に比べると増幅率のリニアリティ（直線性、線形性）は劣るものの、高周波の入力信号に対する応答性に優れているため、微弱かつ高周波のパルス信号を増幅する用途に適していることによる。
【００２７】
拡張回路１４０はピークホールド回路からなり、増幅回路１３０により生成された増幅信号のパルス幅を拡張して拡張信号を生成するものである。
拡張回路１４０はＮＰＮ型バイポーラトランジスタ１４１、抵抗１４２、キャパシタ１４３を具備する。
【００２８】
ＮＰＮ型バイポーラトランジスタ１４１のベースは拡張回路１４０の入力端子を成し、増幅回路１３０の出力端子、すなわちＰチャネルＭＯＳＦＥＴ１３２のソースとＮチャネルＭＯＳＦＥＴ１３３のドレインとの接続部に接続される。ＮＰＮ型バイポーラトランジスタ１４１のコレクタは電源に接続される。
抵抗１４２の一端はＮＰＮ型バイポーラトランジスタ１４１のエミッタに接続され、抵抗１４２の他端はグラウンドに接続される。
キャパシタ１４３の一端はＮＰＮ型バイポーラトランジスタ１４１のエミッタに接続され、キャパシタ１４３の他端はグラウンドに接続される。また、ＮＰＮ型バイポーラトランジスタ１４１のエミッタは拡張回路１４０の出力端子を成す。
【００２９】
増幅回路１３０により生成され、出力された増幅信号が拡張回路１４０に入力されると、増幅信号が正の方向に振れたときにＮＰＮ型バイポーラトランジスタ１４１のベースに電源電圧が印加され、ＮＰＮ型バイポーラトランジスタ１４１がオフからオンとなり、キャパシタ１４３に電荷が蓄えられ、ＮＰＮ型バイポーラトランジスタ１４１のエミッタ電位が所定の値まで上昇する。
次に、増幅信号が負の方向に振れ、その後ゼロとなると、ＮＰＮ型バイポーラトランジスタ１４１がオンからオフとなり、キャパシタ１４３に蓄えられていた電荷が抵抗１４２を通過して徐々に移動し、リセットされる。この間、ＮＰＮ型バイポーラトランジスタ１４１のエミッタ電位は徐々に降下する。
このように、キャパシタ１４３に電荷が蓄えられてからリセットされるまでの時間に対応してパルス幅が拡張されたＨｉパルス信号である拡張信号（ＮＰＮ型バイポーラトランジスタ１４１のエミッタ電位）が生成され、拡張回路１４０の出力端子から出力される（図２中の「拡張信号」参照）。
【００３０】
なお、本実施例の拡張回路１４０はＮＰＮ型バイポーラトランジスタ１４１、抵抗１４２、キャパシタ１４３を具備する構成としたが、本発明に係る拡張回路を成すピークホールド回路はこれに限定されず、パルス信号を拡張可能であれば他の構成でも良い。
【００３１】
本実施例の拡張回路１４０にも用いられるバイポーラトランジスタ（ＮＰＮ型バイポーラトランジスタ１４１）は、一般に電流を増加させる方向（エミッタ−コレクタ間がオフからオンになる方向）の反応速度が速く、電流を減少させる方向（エミッタ−コレクタ間がオンからオフになる方向）の反応速度が遅い特性を有している。
そのため、増幅信号の振幅のピークに対して遅延することなく拡張信号の振幅のピークを立ち上げ、その後拡張信号を拡張する（拡張信号の振幅のレベルが高い状態を保持する）用途に適している。
【００３２】
また、本実施例の拡張回路１４０はピークホールド回路からなる構成としたが、本発明に係る拡張回路はこれに限らず、ボトムホールド回路からなる構成としても良い。
ただし、ボトムホールド回路から出力される出力信号は通常はＬｏ信号であるため、後段のＲＳフリップフロップ回路に入力する際には適宜インバータ等を用いて出力信号を反転させる必要がある。
【００３３】
ＲＳフリップフロップ回路１５０はセット入力端子（Ｓ）、リセット入力端子（Ｒ）および出力端子（Ｑ）を有し、セット入力端子にＨｉ信号が入力されてからリセット入力端子にＨｉ信号が入力されるまでの間、出力端子（Ｑ）から継続してＨｉ信号を出力する回路である。
ＲＳフリップフロップ回路１５０のセット入力端子は拡張回路１４０の出力端子、すなわちＮＰＮ型バイポーラトランジスタ１４１のエミッタに接続される。
【００３４】
遅延回路１６０はＲＳフリップフロップ回路１５０の出力信号（より厳密には、出力信号がＬｏ→Ｈｉとなった時点）に対して振幅のピーク（Ｈｉ）が所定時間遅延した遅延信号を生成し、当該遅延信号をＲＳフリップフロップ回路１５０のリセット入力端子に入力するものである。遅延回路１６０は抵抗１６１、キャパシタ１６２を具備する。
抵抗１６１の一端はＲＳフリップフロップ回路１５０の出力端子に接続される。キャパシタ１６２の一端は抵抗１６１の他端に接続され、キャパシタ１６２の他端はグラウンドに接続される。また、抵抗１６１の他端とキャパシタ１６２の一端との接続部はＲＳフリップフロップ回路１５０のリセット入力端子に接続される。
【００３５】
拡張回路１４０により生成される拡張信号はＲＳフリップフロップ回路１５０が反応可能な程度にまで振幅が増幅されるとともにパルス幅が拡張されたパルス信号であるため、これがＲＳフリップフロップ回路１５０のセット入力端子に入力されると、ＲＳフリップフロップ回路１５０は出力端子からＨｉ信号を出力する。
そして、ＲＳフリップフロップ回路１５０からのＨｉ信号が遅延回路１６０に入力されると、当該Ｈｉ信号が遅延回路１６０に入力されてから所定時間（遅延時間）経過後に振幅のピーク（Ｈｉ）を有するパルス信号である遅延信号が生成され、ＲＳフリップフロップ回路１５０のリセット入力端子に入力される（図２中の「遅延信号」参照）。
遅延信号もまたＲＳフリップフロップ回路１５０が反応可能な振幅およびパルス幅を有するパルス信号であるため、ＲＳフリップフロップ回路１５０はＬｏ信号を出力する。
その結果、ＲＳフリップフロップ回路１５０からは、遅延時間に対応するパルス幅の出力信号（Ｈｉ信号）が出力される（図２中の「ＲＳフリップフロップ回路出力信号」参照）。ＲＳフリップフロップ回路１５０の出力信号は、駆動回路１００の後段の回路（デジタル回路等）が反応可能な程度の振幅およびパルス幅を有するパルス信号である。
【００３６】
なお、ＲＳフリップフロップ回路１５０の出力信号を駆動回路１００の後段の回路が反応可能な程度の振幅およびパルス幅を有するパルス信号とするためには、遅延回路１６０を構成する抵抗１６１の抵抗値およびキャパシタ１６２の容量を適正に選択することにより遅延回路１６０から出力される遅延信号の所定の遅延時間を適正な長さとすることを要する。
また、本実施例の遅延回路１６０は抵抗１６１およびキャパシタ１６２を具備する構成としたが、本発明に係る遅延回路はこれに限定されず、ＲＳフリップフロップ回路からの出力信号に対して所定時間遅延した信号を当該ＲＳフリップフロップ回路に入力可能であれば他の構成でも良い。
【００３７】
以上の如く、本実施例の駆動回路１００は、
外部から入力されたパルス信号を受信するトランス１２０と、
前記パルス信号を増幅して増幅信号を生成するチョッパ型アンプからなる増幅回路１３０と、
前記増幅信号のパルス幅を拡張して拡張信号を生成するピークホールド回路からなる拡張回路１４０と、
前記拡張信号がセット入力端子に入力されるＲＳフリップフロップ回路１５０と、
ＲＳフリップフロップ回路１５０の出力信号に対して所定時間遅延した遅延信号を生成し、ＲＳフリップフロップ回路１５０のリセット入力端子に入力する遅延回路１６０と、
を具備するものである。
このように構成することにより、駆動回路１００とパワー半導体の外部との間で電気的に絶縁しつつ信号を伝達することが可能である。
また、トランス１２０により受信される微弱かつパルス幅の短いパルス信号を、駆動回路１００の後段（デジタル回路等）において反応可能な振幅およびパルス幅を有するパルス信号（出力信号）に変換して伝達することが可能である。
【００３８】
以下では、図３から図７を用いて本発明に係るパワー半導体の駆動回路の第二実施例である駆動回路２００について説明する。
【００３９】
図３に示す如く、駆動回路２００はＩＧＢＴ（不図示）を駆動するための回路である。
駆動回路２００は主としてトランス２２０、第一増幅回路２３０、第一拡張回路２４０、判定回路２５０、第二増幅回路２６０、第二拡張回路２７０、ＲＳフリップフロップ回路２８０等を具備し、これらの回路群がＩＣチップ上に形成されたものである。また、駆動回路２００の外部には第一外部入力回路２１０ａおよび第二外部入力回路２１０ｂが形成される。
【００４０】
第一外部入力回路２１０ａおよび第二外部入力回路２１０ｂは駆動回路２００の外部に形成されるとともに駆動回路２００に対して電気的に絶縁された回路であり、トランス２２０の一次コイル２２１に所定の入力信号を入力する回路である。
【００４１】
第一外部入力回路２１０ａは抵抗２１１ａ、キャパシタ２１２ａ、ＮチャネルＭＯＳＦＥＴ２１３ａ、スイッチ２１４ａを具備する。
【００４２】
抵抗２１１ａの一端は電源に接続され、抵抗２１１ａの他端はキャパシタ２１２ａの一端に接続される。キャパシタ２１２ａの他端はグラウンドに接続される。抵抗２１１ａとキャパシタ２１２ａとの接続部はスイッチ２１４ａを介してトランス２２０（より厳密には一次コイル２２１の一端）に接続される。ＮチャネルＭＯＳＦＥＴ２１３ａのドレインはトランス２２０（より厳密には、一次コイル２２１の他端）に接続され、ＮチャネルＭＯＳＦＥＴ２１３ａのソースはグラウンドに接続される。ＮチャネルＭＯＳＦＥＴ２１３ａのゲートはＩＧＢＴの制御回路（不図示）に接続される。
【００４３】
第二外部入力回路２１０ｂは抵抗２１１ｂ、キャパシタ２１２ｂ、ＰチャネルＭＯＳＦＥＴ２１３ｂ、スイッチ２１４ｂを具備する。
【００４４】
抵抗２１１ｂの一端は電源に接続され、抵抗２１１ｂの他端はキャパシタ２１２ｂの一端に接続される。キャパシタ２１２ｂの他端はグラウンドに接続される。抵抗２１１ｂとキャパシタ２１２ｂとの接続部はスイッチ２１４ｂを介してトランス２２０（より厳密には一次コイル２２１の他端）に接続される。ＰチャネルＭＯＳＦＥＴ２１３ｂのドレインは電源に接続され、ＰチャネルＭＯＳＦＥＴ２１３ｂのソースはトランス２２０（より厳密には一次コイル２２１の一端）に接続される。ＰチャネルＭＯＳＦＥＴ２１３ｂのゲートはＩＧＢＴの制御回路（不図示）に接続される。
【００４５】
トランス２２０は駆動回路２００の外部から入力されたパルス信号を受信するものであり、一次コイル２２１、二次コイル２２２を具備する。
【００４６】
一次コイル２２１および二次コイル２２２は駆動回路２００を構成するＩＣチップの内部の多層配線を利用して形成される。このような多層配線は通常はアルミニウムまたはアルミニウム合金からなる。一次コイル２２１および二次コイル２２２は所定の距離を空けて配置され、これらの間は電気的に絶縁されている。
【００４７】
一次コイル２２１の一端はスイッチ２１４ａを介して抵抗２１１ａとキャパシタ２１２ａとの接続部に接続されるとともに、ＰチャネルＭＯＳＦＥＴ２１３ｂのソースに接続される。一次コイル２２１の他端はＮチャネルＭＯＳＦＥＴ２１３ａのドレインに接続されるとともに、スイッチ２１４ｂを介して抵抗２１１ｂとキャパシタ２１２ｂとの接続部に接続される。
二次コイル２２２の一端は第一増幅回路２３０の入力端子（より厳密には、後述するキャパシタ２３１の一端）に接続され、二次コイル２２２の他端はグラウンドに接続される。
【００４８】
以下では、図３、図４および図６を用いて第一外部入力回路２１０ａに入力信号を入力した場合の第一外部入力回路２１０ａおよびトランス２２０の挙動について説明する。
【００４９】
まず、図６中の「準備スイッチ」に示す如く、スイッチ２１４ａのゲートにＨｉ信号を入力すると、スイッチ２１４ａがオフからオンとなり、キャパシタ２１２ａに電荷が蓄えられる。
【００５０】
次に、図６中の「ゲート信号」に示す如く、ＩＧＢＴの制御回路（不図示）から第一外部入力回路２１０ａのＮチャネルＭＯＳＦＥＴ２１３ａのゲートにＨｉ信号を入力すると、ＮチャネルＭＯＳＦＥＴ２１３ａがオフからオンとなり、図４の（ａ）、（ｂ）および図６中の「トランス入力側電流」に示す如く、キャパシタ２１２ａに蓄えられていた電荷が移動してトランス２２０の一次コイル２２１に電流が流れる。
その結果、一次コイル２２１の両端電圧が変化し、これがトランス２２０への入力信号となる。このとき、一次コイル２２１の両端電圧は、図４の（ｃ）に示す如く、正→負の順に振れる。
【００５１】
また、トランス２２０の一次コイル２２１に流れる電流が変化することにより二次コイル２２２の周辺に形成される電界の強さが変化するため、当該変化を打ち消す方向の電界を形成するべく二次コイル２２２に誘導電流が流れ、これがトランス２２０からの出力信号となる。
なお、このときの二次コイル２２２の両端電圧は、図６中の「トランス出力信号」に示す如く、負→正の順に振れる。
【００５２】
一次コイル２２１の両端電圧は一次コイル２２１に流れる電流の時間微分（ｄＩ／ｄｔ）に略比例し、二次コイル２２２の両端電圧は一次コイル２２１の両端電圧に略比例する。
【００５３】
以下では、図３、図５および図７を用いて第二外部入力回路２１０ｂに入力信号を入力した場合の第二外部入力回路２１０ｂおよびトランス２２０の挙動について説明する。
【００５４】
まず、図７中の「準備スイッチ」に示す如く、スイッチ２１４ｂのゲートにＬｏ信号を入力すると、スイッチ２１４ｂがオフからオンとなり、キャパシタ２１２ｂに蓄えられていた電荷がリセットされる。
【００５５】
次に、図７中の「ゲート信号」に示す如く、ＩＧＢＴの制御回路（不図示）から第二外部入力回路２１０ｂのＰチャネルＭＯＳＦＥＴ２１３ｂのゲートにＬｏ信号を入力すると、ＰチャネルＭＯＳＦＥＴ２１３ｂがオフからオンとなり、図５の（ａ）、（ｂ）および図７中の「トランス入力側電流」に示す如く、トランス２２０の一次コイル２２１に電流が流れてキャパシタ２１２ｂに電荷が蓄えられる。
その結果、一次コイル２２１の両端電圧が変化し、これがトランス２２０への入力信号となる。このとき、一次コイル２２１の両端電圧は、図５の（ｃ）に示す如く、負→正の順に振れる。
【００５６】
また、トランス２２０の一次コイル２２１に流れる電流が変化することにより二次コイル２２２の周辺に形成される電界の強さが変化するため、当該変化を打ち消す方向の電界を形成するべく二次コイル２２２に誘導電流が流れ、これがトランス２２０からの出力信号となる。
なお、このときの二次コイル２２２の両端電圧は、図７中の「トランス出力信号」に示す如く、正→負の順に振れる。
【００５７】
このように、第一外部入力回路２１０ａおよび第二外部入力回路２１０ｂからそれぞれトランス２２０の一次コイル２２１に電圧の振れる向き（の順序）が逆となる二種類の入力信号を入力することにより、トランス２２０から電圧の振れる向き（の順序）が逆となる二種類の出力信号を出力することが可能である。すなわち、トランス２２０は外部から入力された二種類の信号（本実施例の場合、Ｈｉ信号およびＬｏ信号）の種類を受信可能である。
【００５８】
なお、本実施例は第一外部入力回路２１０ａおよび第二外部入力回路２１０ｂの二つの外部入力回路を用いて二種類の入力信号をトランス２２０に入力する構成としたが、これは、ＮチャネルＭＯＳＦＥＴ２１３ａおよびＰチャネルＭＯＳＦＥＴ２１３ｂがオフからオンになるときにはキャパシタ２１２ａおよびキャパシタ２１２ｂの電荷の移動が抵抗２１１ｂを介さない急激なものであるためにトランス２２０の一次コイル２２１に流れる電流の変化（ｄＩ／ｄｔ）が大きく、トランス２２０からの出力信号の振幅が比較的大きいのに対し、ＮチャネルＭＯＳＦＥＴ２１３ａおよびＰチャネルＭＯＳＦＥＴ２１３ｂがオンからオフになるときにはキャパシタ２１２ａおよびキャパシタ２１２ｂの電荷の移動がそれぞれ抵抗２１１ａおよび抵抗２１１ｂを介した緩やかなものとなるためにトランス２２０の一次コイル２２１に流れる電流の変化（ｄＩ／ｄｔ）が小さく、結果としてトランス２２０からの出力信号の振幅が小さく、後段で用いることが困難であることによる。
【００５９】
第一増幅回路２３０はチョッパ型アンプからなり、トランス２２０により受信され、出力されたパルス信号を増幅して第一増幅信号を生成するものである。
第一増幅回路２３０はキャパシタ２３１、ＰチャネルＭＯＳＦＥＴ２３２、ＮチャネルＭＯＳＦＥＴ２３３、抵抗２３４を具備する。
【００６０】
キャパシタ２３１の一端は第一増幅回路２３０の入力端子を成し、トランス２２０の二次コイル２２２の一端に接続される。ＰチャネルＭＯＳＦＥＴ２３２のゲートはキャパシタ２３１の他端に接続され、ＰチャネルＭＯＳＦＥＴ２３２のドレインは電源に接続される。ＮチャネルＭＯＳＦＥＴ２３３のゲートはキャパシタ２３１の他端に接続され、ＮチャネルＭＯＳＦＥＴ２３３のドレインはＰチャネルＭＯＳＦＥＴ２３２のソースに接続され、ＮチャネルＭＯＳＦＥＴ２３３のソースはグラウンドに接続される。抵抗２３４の一端はキャパシタ２３１の他端に接続され、抵抗２３４の他端はＰチャネルＭＯＳＦＥＴ２３２のソースとＮチャネルＭＯＳＦＥＴ２３３のドレインとの接続部に接続される。ＰチャネルＭＯＳＦＥＴ２３２のソースとＮチャネルＭＯＳＦＥＴ２３３のドレインとの接続部は第一増幅回路２３０の出力端子を成す。
【００６１】
トランス２２０で受信され、出力されたパルス信号が第一増幅回路２３０に入力されると、キャパシタ１３１に蓄えられる電荷が変化し、ＰチャネルＭＯＳＦＥＴ２３２のゲート電圧およびＮチャネルＭＯＳＦＥＴ２３３のゲート電圧が変化してＰチャネルＭＯＳＦＥＴ２３２およびＮチャネルＭＯＳＦＥＴ２３３がスイッチング動作を行う。
その結果、トランス２２０で受信された信号に比べて増幅された（振幅が大きい）パルス信号である第一増幅信号が生成され、第一増幅回路２３０の出力端子から出力される。
【００６２】
トランス２２０で生成されたパルス信号（トランス２２０の出力信号）が負→正の順に振れるパルス信号の場合、図６中の「第一増幅信号」に示す如く、第一増幅回路２３０から出力される第一増幅信号は正→負の順に振れるパルス信号となる。
また、トランス２２０で生成されたパルス信号（トランス２２０の出力信号）が正→負の順に振れるパルス信号の場合、図７中の「第一増幅信号」に示す如く、第一増幅回路２３０から出力される第一増幅信号は負→正の順に振れるパルス信号となる。
【００６３】
なお、本実施例の第一増幅回路２３０はキャパシタ２３１、ＰチャネルＭＯＳＦＥＴ２３２、ＮチャネルＭＯＳＦＥＴ２３３、抵抗２３４を具備するチョッパ型アンプからなる構成としたが、本発明に係る第一増幅回路はこれに限定されず、トランスにて受信され、出力されるパルス信号の周波数に対する応答性が確保されているチョッパ型アンプであれば、他の構成でも良い。
【００６４】
第一拡張回路２４０は、第一ピークホールド回路２４０ａおよび第一ボトムホールド回路２４０ｂからなる回路である。
【００６５】
第一ピークホールド回路２４０ａは第一増幅回路２３０により生成された第一増幅信号の正の部分（より厳密には、正のピーク部分）のパルス幅を拡張して第一拡張信号を生成する回路であり、ＮＰＮ型バイポーラトランジスタ２４１ａ、抵抗２４２ａ、キャパシタ２４３ａを具備する。
【００６６】
ＮＰＮ型バイポーラトランジスタ２４１ａのベースは第一拡張回路２４０の入力端子を成し、第一増幅回路２３０の出力端子、すなわちＰチャネルＭＯＳＦＥＴ２３２のソースとＮチャネルＭＯＳＦＥＴ２３３のドレインとの接続部に接続される。ＮＰＮ型バイポーラトランジスタ２４１ａのコレクタは電源に接続される。
抵抗２４２ａの一端はＮＰＮ型バイポーラトランジスタ２４１ａのエミッタに接続され、抵抗２４２ａの他端はグラウンドに接続される。
キャパシタ２４３ａの一端はＮＰＮ型バイポーラトランジスタ２４１ａのエミッタに接続され、キャパシタ２４３ａの他端はグラウンドに接続される。また、ＮＰＮ型バイポーラトランジスタ２４１ａのエミッタは第一拡張回路２４０の一方の出力端子を成す。
【００６７】
第一増幅回路２３０により生成され、出力された第一増幅信号が第一拡張回路２４０に入力されると、増幅信号が正の方向に振れたときに第一ピークホールド回路２４０ａのＮＰＮ型バイポーラトランジスタ２４１ａのベースに電源電圧が印加され、ＮＰＮ型バイポーラトランジスタ２４１ａがオフからオンとなり、キャパシタ２４３ａに電荷が蓄えられ、ＮＰＮ型バイポーラトランジスタ２４１ａのエミッタ電位が所定の値まで上昇する。
また、第一増幅信号が負の方向に振れたときまたは第一増幅信号がゼロ近傍のときには、ＮＰＮ型バイポーラトランジスタ２４１ａがオンからオフとなり、キャパシタ２４３ａに蓄えられた電荷が抵抗２４２ａを通過して徐々に移動し、リセットされる。この間、ＮＰＮ型バイポーラトランジスタ２４１ａのエミッタ電位は徐々に降下する。
従って、キャパシタ２４３ａに電荷が蓄えられてからリセットされるまでの時間に対応してパルス幅が拡張されたＨｉパルス信号、すなわち第一増幅信号の正のピーク部分のパルス幅を拡張したＨｉパルス信号である第一拡張信号（ＮＰＮ型バイポーラトランジスタ２４１ａのエミッタ電位）が生成され、第一拡張回路２４０の一方の出力端子から出力される（図６および図７中の「第一拡張信号」参照）。
【００６８】
第一ボトムホールド回路２４０ｂは第一増幅回路２３０により生成された第一増幅信号の負の部分（より厳密には、負のＬｏレベル）のパルス幅を拡張して第二拡張信号を生成する回路であり、ＰＮＰ型バイポーラトランジスタ２４１ｂ、抵抗２４２ｂ、キャパシタ２４３ｂを具備する。
【００６９】
ＰＮＰ型バイポーラトランジスタ２４１ｂのベースは第一拡張回路２４０の入力端子を成し、第一増幅回路２３０の出力端子、すなわちＰチャネルＭＯＳＦＥＴ２３２のソースとＮチャネルＭＯＳＦＥＴ２３３のドレインとの接続部に接続される。ＰＮＰ型バイポーラトランジスタ２４１ｂのコレクタはグラウンドに接続される。
抵抗２４２ｂの一端は電源に接続され、抵抗２４２ｂの他端はＰＮＰ型バイポーラトランジスタ２４１ｂのエミッタに接続される。キャパシタ２４３ｂの一端は電源に接続され、キャパシタ２４３ｂの他端はＰＮＰ型バイポーラトランジスタ２４１ｂのエミッタに接続される。また、ＰＮＰ型バイポーラトランジスタ２４１ｂのエミッタは第一拡張回路２４０の他方の出力端子を成す。
【００７０】
第一増幅回路２３０により生成され、出力された第一増幅信号が第一拡張回路２４０に入力されると、増幅信号が負の方向に振れたときに第一ボトムホールド回路２４０ｂのＰＮＰ型バイポーラトランジスタ２４１ｂのベース電圧が降下し、ＰＮＰ型バイポーラトランジスタ２４１ｂがオフからオンとなり、キャパシタ２４３ｂに蓄えられていた電荷が移動し、ＰＮＰ型バイポーラトランジスタ２４１ｂのエミッタ電位が降下する。
また、第一増幅信号が正の方向に振れたときまたは第一増幅信号がゼロ近傍のときには、ＰＮＰ型バイポーラトランジスタ２４１ｂがオンからオフとなり、電荷が電源から抵抗２４２ａを通過して徐々に移動し、キャパシタ２４３ｂに蓄えられ、ＰＮＰ型バイポーラトランジスタ２４１ｂのエミッタ電位が所定の値まで徐々に上昇する。
従って、キャパシタ２４３ｂに蓄えられていた電荷が移動してリセットされ、再び蓄えられるまでの時間に対応してパルス幅が拡張されたＬｏパルス信号、すなわち第一増幅信号の負の部分（より厳密には負のＬｏレベル）のパルス幅を拡張したＬｏパルス信号である第二拡張信号が生成され、第一拡張回路２４０の他方の出力端子から出力される（図６および図７中の「第二拡張信号」参照）。
【００７１】
以下では、第一拡張信号および第二拡張信号の生成の先後について説明する。
図３に示す如く、第一ピークホールド回路２４０ａのＮＰＮ型バイポーラトランジスタ２４１ａのベースおよび第一ボトムホールド回路２４０ｂのＰＮＰ型バイポーラトランジスタ２４１ｂのベースはいずれも第一拡張回路２４０の入力端子を成し、第一増幅回路２３０の出力端子に接続されていることから、第一増幅信号は第一ピークホールド回路２４０ａおよび第一ボトムホールド回路２４０ｂに同時に入力されることとなる。
【００７２】
図６に示す如く、第一増幅信号が正→負の順に振れるパルス信号である場合、第一ピークホールド回路２４０ａから出力される第一拡張信号のレベルがＬｏからＨｉに移行するタイミングは第一ボトムホールド回路２４０ｂから出力される第二拡張信号のレベルがＨｉからＬｏに移行するタイミングよりも早くなる。
【００７３】
図７に示す如く、第一増幅信号が負→正の順に振れるパルス信号である場合、第一ピークホールド回路２４０ａから出力される第一拡張信号のレベルがＬｏからＨｉに移行するタイミングは第一ボトムホールド回路２４０ｂから出力される第二拡張信号のレベルがＨｉからＬｏに移行するタイミングよりも遅くなる。
このように、第一増幅信号の正負の振れる順序により、第一拡張信号と第二拡張信号の生成の先後（信号のレベルの急峻な移行が行われるタイミングの先後）が入れ替わる。
【００７４】
判定回路２５０は第一拡張回路２４０により生成される第一拡張信号および第二拡張信号の生成の先後を判定し、第一拡張信号が第二拡張信号よりも先に生成された場合にはパルス信号からなる第一判定信号を生成し、第二拡張信号が第一拡張信号よりも先に生成された場合にはパルス信号からなる第二判定信号を生成する回路である。
判定回路２５０はＮＡＮＤ回路２５１、ＮＯＲ回路２５２からなる。
【００７５】
第一拡張回路２４０の一方の出力端子（第一ピークホールド回路２４０ａの出力端子）はＮＡＮＤ回路２５１の一方の入力端子およびＮＯＲ回路２５２の一方の入力端子に接続され、第一拡張回路２４０の他方の出力端子（第一ボトムホールド回路２４０ｂの出力端子）はＮＡＮＤ回路２５１の他方の入力端子およびＮＯＲ回路２５２の他方の入力端子に接続される。
従って、第一拡張回路２４０により生成される第一拡張信号および第二拡張信号は、生成後直ちに判定回路２５０に入力される。
【００７６】
以下では、図６を用いて第一拡張信号が第二拡張信号よりも先に生成された場合の判定回路２５０の挙動について説明する。
第一拡張信号、第二拡張信号とも生成されていないときには、ＮＡＮＤ回路２５１の出力端子からはＨｉ信号が出力され、ＮＯＲ回路２５２の出力端子からはＬｏ信号が出力される。
第一拡張信号が生成され、第二拡張信号が生成されていないときには、ＮＡＮＤ回路２５１の出力端子からはＬｏ信号が出力され、ＮＯＲ回路２５２の出力端子からはＬｏ信号が出力される。
第一拡張信号、第二拡張信号とも生成されているときには、ＮＡＮＤ回路２５１の出力端子からはＨｉ信号が出力され、ＮＯＲ回路２５２の出力端子からはＬｏ信号が出力される。
再び第一拡張信号、第二拡張信号とも生成されていない状態に戻ったときには、ＮＡＮＤ回路２５１の出力端子からはＨｉ信号が出力され、ＮＯＲ回路２５２の出力端子からはＬｏ信号が出力される。
このように、第一拡張信号が第二拡張信号よりも先に生成された場合には、ＮＡＮＤ回路２５１は第一拡張信号が生成され、第二拡張信号が生成されていないときのみＬｏ信号を出力し、ＮＯＲ回路２５２は常にＬｏ信号を出力する。ＮＡＮＤ回路２５１から出力されるＬｏ信号が本実施例における第一判定信号となる。
【００７７】
以下では、図７を用いて第二拡張信号が第一拡張信号よりも先に生成された場合の判定回路２５０の挙動について説明する。
第一拡張信号、第二拡張信号とも生成されていないときには、ＮＡＮＤ回路２５１の出力端子からはＨｉ信号が出力され、ＮＯＲ回路２５２の出力端子からはＬｏ信号が出力される。
第二拡張信号が生成され、第一拡張信号が生成されていないときには、ＮＡＮＤ回路２５１の出力端子からはＨｉ信号が出力され、ＮＯＲ回路２５２の出力端子からはＨｉ信号が出力される。
第一拡張信号、第二拡張信号とも生成されているときには、ＮＡＮＤ回路２５１の出力端子からはＨｉ信号が出力され、ＮＯＲ回路２５２の出力端子からはＬｏ信号が出力される。
再び第一拡張信号、第二拡張信号とも生成されていない状態に戻ったときには、ＮＡＮＤ回路２５１の出力端子からはＨｉ信号が出力され、ＮＯＲ回路２５２の出力端子からはＬｏ信号が出力される。
このように、第二拡張信号が第一拡張信号よりも先に生成された場合には、ＮＡＮＤ回路２５１は常にＨｉ信号を出力し、ＮＯＲ回路２５２は第二拡張信号が生成され、第一拡張信号が生成されていないときのみＨｉ信号を出力する。ＮＯＲ回路２５２から出力されるＨｉ信号が本実施例における第二判定信号となる。
【００７８】
なお、本実施例の判定回路２５０はＮＡＮＤ回路２５１およびＮＯＲ回路２５２からなる構成としたが、本発明に係る判定回路はこれに限定されず、第一拡張回路により生成される第一拡張信号および第二拡張信号の生成の先後を判定し、当該判定の結果に基づいてそれぞれ異なる信号を生成可能であれば他の構成でも良い。
【００７９】
判定回路２５０により生成される第一判定信号および第二判定信号は通常、その振幅が小さくその周波数も高いため、後段のＲＳフリップフロップ回路２８０に第一判定信号および第二判定信号をそのまま入力してもＲＳフリップフロップ回路２８０が反応することが困難である。
従って、後述する第二増幅回路２６０および第二拡張回路２７０により第一判定信号および第二判定信号を増幅するとともに時間方向に拡張して、ＲＳフリップフロップ回路２８０が反応可能な信号とする。
【００８０】
第二増幅回路２６０は判定回路２５０により生成された第一判定信号を増幅して第二増幅信号を生成し、判定回路２５０により生成された第二判定信号を増幅して第三増幅信号を生成する回路である。
第二増幅回路２６０はチョッパ型アンプ２６０ａおよびチョッパ型アンプ２６０ｂからなる。
【００８１】
チョッパ型アンプ２６０ａは判定回路２５０により生成された第一判定信号を増幅して第二増幅信号を生成する回路であり、キャパシタ２６１ａ、ＰチャネルＭＯＳＦＥＴ２６２ａ、ＮチャネルＭＯＳＦＥＴ２６３ａ、抵抗２６４ａを具備する。
【００８２】
キャパシタ２６１ａの一端は判定回路２５０の一方の出力端子、すなわちＮＡＮＤ回路２５１の出力端子に接続される。ＰチャネルＭＯＳＦＥＴ２６２ａのソースとＮチャネルＭＯＳＦＥＴ２６３ａのドレインとの接続部はチョッパ型アンプ２６０ａの出力端子となる。
なお、本実施例のチョッパ型アンプ２６０ａのその他の構成は第一増幅回路２３０と略同じであるため、説明を省略する。
【００８３】
第一判定信号がチョッパ型アンプ２６０ａに入力されると、キャパシタ２６１ａに蓄えられる電荷が変化し、ＰチャネルＭＯＳＦＥＴ２６２ａのゲート電圧およびＮチャネルＭＯＳＦＥＴ２６３ａのゲート電圧が変化してＰチャネルＭＯＳＦＥＴ２６２ａおよびＮチャネルＭＯＳＦＥＴ２６３ａはスイッチング動作を行う。その結果、第一判定信号に比べて増幅された（振幅が大きい）パルス信号である第二増幅信号（Ｌｏ信号）が生成され、チョッパ型アンプ２６０ａの出力端子から出力される。
【００８４】
チョッパ型アンプ２６０ｂは判定回路２５０により生成された第二判定信号を増幅して第三増幅信号を生成する回路であり、キャパシタ２６１ｂ、ＰチャネルＭＯＳＦＥＴ２６２ｂ、ＮチャネルＭＯＳＦＥＴ２６３ｂ、抵抗２６４ｂを具備する。
【００８５】
キャパシタ２６１ｂの一端は判定回路２５０の他方の出力端子、すなわちＮＯＲ回路２５２の出力端子に接続される。ＰチャネルＭＯＳＦＥＴ２６２ｂのソースとＮチャネルＭＯＳＦＥＴ２６３ｂのドレインとの接続部はチョッパ型アンプ２６０ｂの出力端子となる。
なお、本実施例のチョッパ型アンプ２６０ｂのその他の構成は第一増幅回路２３０と略同じであるため、説明を省略する。
【００８６】
第二判定信号がチョッパ型アンプ２６０ｂに入力されると、キャパシタ２６１ｂに蓄えられる電荷が変化し、ＰチャネルＭＯＳＦＥＴ２６２ｂのゲート電圧およびＮチャネルＭＯＳＦＥＴ２６３ｂのゲート電圧が変化してＰチャネルＭＯＳＦＥＴ２６２ｂおよびＮチャネルＭＯＳＦＥＴ２６３ｂはスイッチング動作を行う。その結果、第二判定信号に比べて増幅された（振幅が大きい）パルス信号である第三増幅信号（Ｈｉ信号）が生成され、チョッパ型アンプ２６０ｂの出力端子から出力される。
【００８７】
このように、第二増幅回路２６０は微弱かつ高周波のパルス信号である第一判定信号および第二判定信号を増幅して、それぞれ第二増幅信号および第三増幅信号を生成し、これらを出力することが可能である。
【００８８】
なお、本実施例の第二増幅回路２６０はチョッパ型アンプ２６０ａおよびチョッパ型アンプ２６０ｂからなる構成としたが、本発明に係る第二増幅回路はこれに限定されず、判定回路から出力される第一判定信号および第二判定信号をそれぞれ区別して増幅可能な回路であって、第一判定信号および第二判定信号の周波数に対する応答性が確保されているものであれば、他の構成でも良い。
【００８９】
第二拡張回路２７０は第二増幅回路２６０により生成された第二増幅信号のパルス幅を拡張して第三拡張信号を生成し、第二増幅回路２６０により生成された第三増幅信号のパルス幅を拡張して第四拡張信号を生成する回路である。
第二拡張信号２７０は第二ボトムホールド回路２７０ａおよび第二ピークホールド回路２７０ｂからなる。
【００９０】
第二ボトムホールド回路２７０ａは第二増幅信号のパルス幅を拡張して第三拡張信号を生成する回路であり、ＰＮＰ型バイポーラトランジスタ２７１ａ、抵抗２７２ａ、キャパシタ２７３ａ、インバータ２７４ａを具備する。
【００９１】
ＰＮＰ型バイポーラトランジスタ２７１ａのベースは第二拡張回路２７０の一方の入力端子を成し、第二増幅回路２６０の一方の出力端子、すなわちＰチャネルＭＯＳＦＥＴ２６２ａのソースとＮチャネルＭＯＳＦＥＴ２６３ａのドレインとの接続部に接続される。
また、インバータ２７４ａの入力端子はＰＮＰ型バイポーラトランジスタ２７１ａのエミッタに接続され、インバータ２７４ａの出力端子は第二拡張回路２７０の一方の出力端子を成す。
なお、本実施例の第二ボトムホールド回路２７０ａのその他の構成は第一拡張回路２４０の第一ボトムホールド回路２４０ｂと略同じであるため、説明を省略する。
【００９２】
第二増幅回路２６０のチョッパ型アンプ２６０ａにより生成され、出力された第二増幅信号（Ｌｏ信号）が第二ボトムホールド回路２７０ａに入力されると、ＰＮＰ型バイポーラトランジスタ２７１ａのベース電圧が低下し、ＰＮＰ型バイポーラトランジスタ２７１ａがオンからオフとなり、キャパシタ２７３ａに蓄えられていた電荷が移動し、ＰＮＰ型バイポーラトランジスタ２７１ａのエミッタ電位が降下する。
従って、キャパシタ２７３ａに蓄えられていた電荷が移動してリセットされ、再び蓄えられるまでの時間に対応してパルス幅が拡張されたパルス信号のパルス幅を拡張したパルス信号（Ｌｏ信号）がインバータ２７４ａに入力される。
【００９３】
インバータ２７４ａは入力信号がＨｉ信号のときにはＬｏ信号を出力し、入力信号がＬｏ信号のときにはＨｉ信号を出力するものであるため、第二ボトムホールド回路２７０ａは第二増幅信号（Ｌｏ信号）に対応してＨｉ信号を出力し、当該Ｈｉ信号が第三拡張信号となる（図６中の「第三拡張信号」参照）。
【００９４】
第二ピークホールド回路２７０ｂは第三増幅信号のパルス幅を拡張して第四拡張信号を生成する回路であり、ＮＰＮ型バイポーラトランジスタ２７１ｂ、抵抗２７２ｂ、キャパシタ２７３ｂを具備する。
【００９５】
ＮＰＮ型バイポーラトランジスタ２７１ｂのベースは第二拡張回路２７０の他方の入力端子を成し、第二増幅回路２６０の他方の出力端子、すなわちＰチャネルＭＯＳＦＥＴ２６２ｂのソースとＮチャネルＭＯＳＦＥＴ２６３ｂのドレインとの接続部に接続される。
また、ＮＰＮ型バイポーラトランジスタ２７１ｂのエミッタは第二拡張回路２７０の他方の出力端子を成す。
なお、本実施例の第二ピークホールド回路２７０ｂのその他の構成は第一拡張回路２４０の第一ピークホールド回路２４０ａと略同じであるため、説明を省略する。
【００９６】
第二増幅回路２６０のチョッパ型アンプ２６０ｂにより生成され、出力された第三増幅信号（Ｈｉ信号）が第二ピークホールド回路２７０ｂに入力されると、ＮＰＮ型バイポーラトランジスタ２７１ｂのベースに電圧が印加され、ＮＰＮ型バイポーラトランジスタ２７１ｂがオフからオンとなり、キャパシタ２７３ｂに電荷が蓄えられ、ＮＰＮ型バイポーラトランジスタ２７１ｂのエミッタ電位が所定の値まで上昇する。
従って、キャパシタ２７３ｂに電荷が蓄えられてからリセットされるまでの時間に対応してパルス幅が拡張されたパルス信号、すなわち第四拡張信号（Ｈｉ信号）が生成され、第二拡張回路２７０の他方の出力端子から出力される（図７中の「第四拡張信号」参照）。
【００９７】
ＲＳフリップフロップ回路２８０はセット入力端子（Ｓ）、リセット入力端子（Ｒ）および出力端子（Ｑ）を有し、セット入力端子にＨｉ信号が入力されてからリセット入力端子にＨｉ信号が入力されるまでの間、出力端子（Ｑ）から継続してＨｉ信号を出力する回路である。
【００９８】
ＲＳフリップフロップ回路２８０のセット入力端子は第二拡張回路２７０の一方の出力端子、すなわち第二ボトムホールド回路２７０ａのインバータ２７４ａの出力端子に接続される。
【００９９】
ＲＳフリップフロップ回路２８０のリセット入力端子は第二拡張回路２７０の他方の出力端子、すなわち第二ピークホールド回路２７０ｂの出力端子に接続される。
【０１００】
従って、ＲＳフリップフロップ回路２８０は、第三拡張信号および第四拡張信号に基づいて、出力信号を出力することが可能である。
より詳細には、ＲＳフリップフロップ回路２８０は第三拡張信号がセット入力端子に入力されてから第四拡張信号がリセット入力端子に入力されるまでの間はＨｉ信号を継続して出力端子から出力し、第四拡張信号がリセット入力端子に入力されてから第三拡張信号がセット入力端子に入力されるまでの間はＬｏ信号を継続して出力端子から出力する。
【０１０１】
なお、本実施例ではＲＳフリップフロップ回路２８０のセット入力端子に第三拡張信号を入力し、リセット入力端子に第四拡張信号を入力することにより出力信号を生成する構成としたが、本発明はこれに限定されず、ＲＳフリップフロップ回路のリセット入力端子に第三拡張信号を入力し、セット入力端子に第四拡張信号を入力することにより出力信号を生成する構成としても良い。
【０１０２】
以上の如く、駆動回路２００は、
外部から入力されたパルス信号を受信するトランス２２０と、
トランス２２０により受信されたパルス信号を増幅して第一増幅信号を生成する第一チョッパ型アンプからなる第一増幅回路２３０と、
前記第一増幅信号の正の部分のパルス幅を拡張して第一拡張信号を生成する第一ピークホールド回路２４０ａおよび前記第一増幅信号の負の部分のパルス幅を拡張して第二拡張信号を生成する第一ボトムホールド回路２４０ｂからなる第一拡張回路２４０と、
前記第一拡張信号が前記第二拡張信号よりも先に生成された場合にはパルス信号からなる第一判定信号を生成し、前記第二拡張信号が前記第一拡張信号よりも先に生成された場合にはパルス信号からなる第二判定信号を生成する判定回路２５０と、
前記第一判定信号を増幅して第二増幅信号を生成し、前記第二判定信号を増幅して第三増幅信号を生成する第二増幅回路２６０と、
前記第二増幅信号のパルス幅を拡張して第三拡張信号を生成し、前記第三増幅信号のパルス幅を拡張して第四拡張信号を生成する第二拡張回路２７０と、
前記第三拡張信号および前記第四拡張信号に基づいて出力信号を生成するＲＳフリップフロップ回路２８０と、
を具備するものである。
このように構成することにより、パワー半導体の駆動回路２００とパワー半導体の外部との間で電気的に絶縁しつつ信号を伝達することが可能である。
また、トランス２２０により受信される微弱かつパルス幅の短いパルス信号を、駆動回路２００の後段のスイッチング素子やデジタル回路等において反応可能な振幅およびパルス幅を有するパルス信号（出力信号）に変換して伝達することが可能である。
【０１０３】
さらに、駆動回路１００は一種類の入力信号しか取り扱うことができないのに対して、駆動回路２００は第一外部入力回路２１０ａから入力信号（Ｈｉ信号）が入力された場合はＨｉ信号を出力し、第二外部入力回路２１０ｂから入力信号（Ｌｏ信号）が入力された場合はＬｏ信号を出力することが可能であることから、一つの回路で二種類の信号を区別して取り扱うことが可能である。
従って、駆動回路２００の後段にデジタル回路等を設けなくとも、駆動回路２００の出力信号で直接パワー半導体のスイッチング動作（オン・オフ）を行うことが可能である。
【０１０４】
なお、駆動回路１００を二つ設け、一方の駆動回路１００でパワー半導体（スイッチング素子）をオンとするための信号を伝達し、他方の駆動回路１００でパワー半導体（スイッチング素子）をオフとするための信号を伝達することも可能であるが、これらの駆動回路を実際にＩＣチップ上に形成する場合にはトランスが大きな面積を占めることから、駆動回路２００は駆動回路１００を二つ設ける場合に比べてＩＣチップ上の占有面積を小さくすることが可能であり、パワー半導体の駆動回路の更なる小型化に寄与する。
【０１０５】
以下では、図８を用いて本発明に係るパワー半導体の駆動回路の信号伝達方法の第一実施例について説明する。
本発明に係るパワー半導体の駆動回路の信号伝達方法の第一実施例は、先に説明した駆動回路１００による信号伝達に対応するものであり、主として受信工程Ｓ１１００、増幅工程Ｓ１２００、拡張工程Ｓ１３００、出力工程Ｓ１４００からなる。
【０１０６】
受信工程Ｓ１１００は、外部から入力されたパルス信号をトランス１２０により受信する工程である。
受信工程Ｓ１１００が終了したら、増幅工程Ｓ１２００に移行する。
【０１０７】
増幅工程Ｓ１２００は、受信工程Ｓ１１００において受信されたパルス信号をチョッパ型アンプからなる増幅回路１３０により増幅して増幅信号を生成する工程である。
増幅工程Ｓ１２００が終了したら、拡張工程Ｓ１３００に移行する。
【０１０８】
拡張工程Ｓ１３００は、増幅工程Ｓ１２００において生成された増幅信号のパルス幅をピークホールド回路またはボトムホールド回路（拡張回路１４０）により拡張して拡張信号を生成する工程である。
拡張工程Ｓ１３００が終了したら、出力工程Ｓ１４００に移行する。
【０１０９】
出力工程Ｓ１４００は、拡張工程Ｓ１３００において生成された拡張信号がセット入力端子に入力されたＲＳフリップフロップ回路１５０の出力信号に対して所定時間遅延した遅延信号を生成し、ＲＳフリップフロップ回路１５０のリセット端子に入力することにより、前記出力信号を所定時間出力する工程である。
【０１１０】
以上の如く本発明に係るパワー半導体の駆動回路の信号伝達方法の第一実施例を構成することにより、駆動回路１００とパワー半導体の外部との間で電気的に絶縁しつつ信号を伝達することが可能である。
また、トランス１２０により受信される微弱かつパルス幅の短いパルス信号を、駆動回路１００の後段（デジタル回路等）において反応可能な振幅およびパルス幅を有するパルス信号（出力信号）に変換して伝達することが可能である。
【０１１１】
以下では、図９を用いて本発明に係るパワー半導体の駆動回路の信号伝達方法の第二実施例について説明する。
本発明に係るパワー半導体の駆動回路の信号伝達方法の第二実施例は先に説明した駆動回路２００による信号伝達に対応するものであり、主として受信工程Ｓ２１００、第一増幅工程Ｓ２２００、第一拡張工程Ｓ２３００、判定工程Ｓ２４００、第二増幅工程Ｓ２５００、第二拡張工程Ｓ２６００、出力工程Ｓ２７００からなる。
【０１１２】
受信工程Ｓ２１００は、外部から入力されたパルス信号をトランス２２０により受信する工程である。
受信工程Ｓ２１００が終了したら、第一増幅工程Ｓ２２００に移行する。
【０１１３】
第一増幅工程Ｓ２２００は、受信工程Ｓ２１００において受信されたパルス信号をチョッパ型アンプ（第一増幅回路２３０）により増幅して第一増幅信号を生成する工程である。
第一増幅工程Ｓ２２００が終了したら、第一拡張工程Ｓ２３００に移行する。
【０１１４】
第一拡張工程Ｓ２３００は、第一増幅工程Ｓ２２００において生成された第一増幅信号の正の部分のパルス幅を第一ピークホールド回路２４０ａにより拡張して第一拡張信号を生成するとともに、前記第一増幅信号の負の部分のパルス幅を第一ボトムホールド回路２４０ｂにより拡張して第二拡張信号を生成する工程である。
第一拡張工程Ｓ２３００が終了したら、判定工程Ｓ２４００に移行する。
【０１１５】
判定工程Ｓ２４００は、第一拡張工程Ｓ２３００において生成された第一拡張信号が同じく第一拡張工程Ｓ２３００において生成された第二拡張信号よりも先に生成された場合にはパルス信号からなる第一判定信号を生成し、前記第二拡張信号が前記第一拡張信号よりも先に生成された場合にはパルス信号からなる第二判定信号を生成する工程である。
判定工程Ｓ２４００が終了したら、第二増幅工程Ｓ２５００に移行する。
【０１１６】
第二増幅工程Ｓ２５００は、判定工程Ｓ２４００において生成された第一判定信号を増幅して第二増幅信号を生成し、同じく判定工程Ｓ２４００において生成された第二判定信号を増幅して第三増幅信号を生成する工程である。
第二増幅工程Ｓ２５００が終了したら、第二拡張工程Ｓ２６００に移行する。
【０１１７】
第二拡張工程Ｓ２６００は、第二増幅工程Ｓ２５００において生成された第二増幅信号のパルス幅を拡張して第三拡張信号を生成し、同じく第二増幅工程Ｓ２５００において生成された第三増幅信号のパルス幅を拡張して第四拡張信号を生成する工程である。
第二拡張工程Ｓ２６００が終了したら、出力工程Ｓ２７００に移行する。
【０１１８】
出力工程Ｓ２７００は、第二拡張工程Ｓ２６００において生成された第三拡張信号および第四拡張信号の一方をＲＳフリップフロップ回路２８０のセット入力端子に入力し、他方をＲＳフリップフロップ回路２８０のリセット入力端子に入力することにより、出力信号を生成する工程である。
【０１１９】
以上の如く本発明に係るパワー半導体の駆動回路の信号伝達方法の第二実施例を構成することにより、パワー半導体の駆動回路２００とパワー半導体の外部との間で電気的に絶縁しつつ信号を伝達することが可能である。
また、トランス２２０により受信される微弱かつパルス幅の短いパルス信号を、駆動回路２００の後段のスイッチング素子やデジタル回路等において反応可能な振幅およびパルス幅を有するパルス信号（出力信号）に変換して伝達することが可能である。
【０１２０】
さらに、駆動回路１００は一種類の入力信号しか取り扱うことができないのに対して、駆動回路２００は第一外部入力回路２１０ａから入力信号（Ｈｉ信号）が入力された場合はＨｉ信号を出力し、第二外部入力回路２１０ｂから入力信号（Ｌｏ信号）が入力された場合はＬｏ信号を出力することが可能であることから、一つの回路で二種類の信号を区別して取り扱うことが可能である。
従って、駆動回路２００の後段にデジタル回路等を設けなくとも、駆動回路２００の出力信号で直接パワー半導体のスイッチング動作（オン・オフ）を行うことが可能である。
【０１２１】
なお、駆動回路１００を二つ設け、一方の駆動回路１００でパワー半導体（スイッチング素子）をオンとするための信号を伝達し、他方の駆動回路１００でパワー半導体（スイッチング素子）をオフとするための信号を伝達することも可能であるが、これらの駆動回路を実際にＩＣチップ上に形成する場合にはトランスが大きな面積を占めることから、駆動回路２００は駆動回路１００を二つ設ける場合に比べてＩＣチップ上の占有面積を小さくすることが可能であり、パワー半導体の駆動回路の更なる小型化に寄与する。
【図面の簡単な説明】
【０１２２】
【図１】本発明に係るパワー半導体の駆動回路の第一実施例を示す図。
【図２】本発明に係るパワー半導体の駆動回路の第一実施例の信号のタイミングチャートを示す図。
【図３】本発明に係るパワー半導体の駆動回路の第二実施例を示す図。
【図４】本発明に係るパワー半導体の駆動回路の第二実施例のトランスの挙動を示す図。
【図５】同じく本発明に係るパワー半導体の駆動回路の第二実施例のトランスの挙動を示す図。
【図６】本発明に係るパワー半導体の駆動回路の第二実施例の信号のタイミングチャートを示す図。
【図７】同じく本発明に係るパワー半導体の駆動回路の第二実施例の信号のタイミングチャートを示す図。
【図８】本発明に係るパワー半導体の駆動回路の信号伝達方法の第一実施例を示すフロー図。
【図９】本発明に係るパワー半導体の駆動回路の信号伝達方法の第二実施例を示すフロー図。
【符号の説明】
【０１２３】
１００    駆動回路
１２０    トランス
１３０    増幅回路
１４０    拡張回路
１５０    ＲＳフリップフロップ回路
１６０    遅延回路
【図１】
2008066881.tif 000003
【図２】
2008066881.tif 000004
【図３】
2008066881.tif 000005
【図４】
2008066881.tif 000006
【図５】
2008066881.tif 000007
【図６】
2008066881.tif 000008
【図７】
2008066881.tif 000009
【図８】
2008066881.tif 000010
【図９】
2008066881.tif 000011