(57)【要約】【課題】従来の半導体記憶装置では、半導体記憶装置の動作速度を満足しつつ、高いＳＥＲ耐性を実現することは難しかった。【解決手段】一対の記憶ノードと、この記憶ノードに一端が接続された容量と、この容量の他端に接続されるとともに、半導体記憶装置が所定の速度以上で動作する場合には、容量の他端の接続状態を変更するスイッチ部と、を備える。このように、半導体記憶装置の動作状態に応じて、容量の他端の接続状態を変更することで、記憶ノードに接続される容量が半導体記憶装置の動作速度に与える影響を抑えることができる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
一対の記憶ノードと、
前記記憶ノードに一端が接続された容量と、
前記容量の他端に接続されるとともに、半導体記憶装置が所定の速度以上で動作するとき、前記他端の接続状態を変更するスイッチ部と、
を備える半導体記憶装置。
【請求項２】
前記スイッチ部は、半導体記憶装置が所定の速度以上で動作するとき、前記他端をフローティングとすることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記スイッチ部は、半導体記憶装置が所定の速度以下で動作するとき又は半導体記憶装置が待機するとき、前記他端の電位を電源電位又は接地電位に設定することを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記スイッチ部は、より高い信号電圧又はより低い信号電圧が与えられて半導体記憶装置が動作するとき、前記他端の電位を電源電位と接地電位との間の電位に設定することを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
前記スイッチ部は、制御回路からの制御信号に基づいて、前記他端の接続状態を変更することを特徴とする請求項１記載の半導体記憶装置。
【請求項６】
前記スイッチ部は、電界効果トランジスタを含んで構成されることを特徴とする請求項５記載の半導体記憶装置。
【請求項７】
前記記憶ノードは、複数のトランジスタの間の配線領域を含むことを特徴とする請求項１記載の半導体記憶装置。
【請求項８】
前記容量は、前記配線領域上にある誘電膜を含んで構成されることを特徴とする請求項７記載の半導体記憶装置。
【請求項９】
前記誘電膜は、実質的に前記配線領域を覆っていることを特徴とする請求項８記載の半導体記憶装置。
【請求項１０】
一対の記憶ノードに容量の一端が接続されており、当該容量の他端にスイッチ部が接続されている半導体記憶装置の動作方法であって、
前記スイッチ部は、半導体記憶装置が所定の速度以上で動作するとき、前記他端の接続状態を変更する、半導体記憶装置の動作方法。
【請求項１１】
前記スイッチ部は、半導体記憶装置が所定の速度以上で動作するとき、前記他端をフローティングとすることを特徴とする請求項１０記載の半導体記憶装置の動作方法。
【請求項１２】
前記スイッチ部は、半導体記憶装置が所定の速度以下で動作するとき又は半導体記憶装置が待機するとき、前記他端の電位を電源電位又は接地電位に設定することを特徴とする請求項１０記載の半導体記憶装置の動作方法。
【請求項１３】
前記スイッチ部は、より高い信号電圧又はより低い信号電圧が与えられて半導体記憶装置が動作するとき、前記他端の電位を電源電位と接地電位との間の電位に設定することを特徴とする請求項１０記載の半導体記憶装置の動作方法。
【請求項１４】
前記スイッチ部は、制御回路からの制御信号に基づいて、前記他端の接続状態を変更することを特徴とする請求項１０記載の半導体記憶装置の動作方法。
【請求項１５】
前記スイッチ部は、電界効果トランジスタを含んで構成されることを特徴とする請求項１４記載の半導体記憶装置の動作方法。
【請求項１６】
少なくとも一対の記憶ノードを備えるＳＲＡＭセルと、
一対の前記記憶ノードの一方に一端が接続される第１の容量素子と、
一対の前記記憶ノードの他方に一端が接続される第２の容量素子と、
前記第１及び第２の容量素子の他端間の節点と電源とを接続するスイッチ部と、
前記ＳＲＡＭセルが所定の動作状態のとき、前記スイッチ部により、前記節点を前記電源から電気的に切り離すことで、前記第１及び第２の容量素子を一対の前記記憶ノードの間に直列接続した状態とさせる制御回路と、
を備える半導体記憶装置。
【請求項１７】
前記所定の動作状態のとき、前記ＳＲＡＭセルは、読み出し又は書き込み動作中にあることを特徴とする請求項１６記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及び半導体記憶装置の動作方法に関する。
【背景技術】
【０００２】
近年、チップサイズの小型化及びメモリの大容量化が進んでいる。これに伴って、半導体記憶装置（例えば、ＳＲＡＭ）にも、高いＳＥＲ（Ｓｏｆｔ  Ｅｒｒｏｒ  Ｒａｔｅ）耐性を備えることが望まれている。
【０００３】
一般的には、ＳＥＲ耐性を向上させるため、ＳＲＡＭのメモリセルの記憶ノード（クロスカップルノード）について容量と抵抗に基づくＣＲ時定数回路を接続したり、クロスカップルノード自体の容量を大きくして蓄積電荷量を大きくしたりする。しかし、単に容量を大きくする方法では、ＳＲＡＭの動作速度が低下してしまう。特許文献１では、データの書き込み時（記憶動作時）に、容量プレートの電位をローレベルとすることで、書き込み時の動作条件を改善している。つまり、ＴＦＴを採用し、容量用プレート電極を備えたＳＲＡＭにおいて、その容量プレート電極の電位の影響を緩和している。
【特許文献１】特開平８−４６０６０
【０００４】
ところで、ＳＲＡＭに対してデータの読み出し又は書き込み動作を連続して行う場合には、クロスカップルノードも連続してＨ又はＬの状態を繰り返すが、このような場合において、クロスカップルノードに付加容量が形成されていると、電位レベル（Ｈ又はＬ）の変化が鈍くなり、結果としてＳＲＡＭの動作速度が低下するという問題がある。すなわち、ＳＲＡＭのＳＥＲ耐性を向上させるためには、クロスカップルノードに容量が付加されていることは好ましいが、ＳＲＡＭの高速動作を実現する観点からはクロスカップルノードに容量が付加されていることは好ましくない。特許文献１では、この点について何ら考慮されていない。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述のように、従来の半導体記憶装置では、半導体記憶装置の動作速度を満足しつつ、高いＳＥＲ耐性を実現することは難しかった。
【課題を解決するための手段】
【０００６】
本発明にかかる半導体記憶装置は、一対の記憶ノードと、前記記憶ノードに一端が接続された容量と、前記容量の他端に接続されるとともに、半導体記憶装置が所定の速度以上で動作するとき、前記他端の接続状態を変更するスイッチ部と、を備える。
本発明にかかる半導体記憶装置は、少なくとも一対の記憶ノードを備えるＳＲＡＭセルと、一対の前記記憶ノードの一方に一端が接続される第１の容量素子と、一対の前記記憶ノードの他方に一端が接続される第２の容量素子と、前記第１及び第２の容量素子の他端間の節点と電源とを接続するスイッチ部と、前記ＳＲＡＭセルが所定の動作状態のとき、前記スイッチ部により、前記節点を前記電源から電気的に切り離すことで、前記第１及び第２の容量素子を一対の前記記憶ノードの間に直列接続した状態とさせる制御回路と、を備える半導体記憶装置。
また、本発明にかかる半導体記憶装置の動作方法は、一対の記憶ノードに容量の一端が接続されており、当該容量の他端にスイッチ部が接続されている半導体記憶装置の動作方法であって、前記スイッチ部は、半導体記憶装置が所定の速度以上で動作するとき、前記他端の接続状態を変更する。
【０００７】
かかる構成によれば、半導体記憶装置の動作状態に応じて、容量の他端の接続状態を変更する。これにより、記憶ノードに接続される容量が半導体記憶装置の動作速度に与える影響を抑えることができる。
【発明の効果】
【０００８】
本発明にかかる半導体記憶装置によれば、半導体記憶装置の動作速度を満足しつつ、高いＳＥＲ耐性を実現することができる。
【発明を実施するための最良の形態】
【０００９】
[第１の実施の形態]
以下、図面を参照して本発明の実施の形態について説明する。図１に示すように、半導体記憶装置（ここでは、ＳＲＡＭ）１は、ＣＭＯＳ型の複数のトランジスタから構成されるメモリセル（ＳＲＡＭセル）２を含む。このメモリセル２は、ＮＭＯＳ駆動トランジスタＴｒ２、Ｔｒ４と、ＰＭＯＳ負荷トランジスタＴｒ１、Ｔｒ３と、ＮＭＯＳ転送トランジスタＴｒ５、Ｔｒ６と、を有する。このメモリセル２には、電位調整回路３が電気的に接続されている。
【００１０】
はじめにメモリセル２の構成について説明する。負荷トランジスタＴｒ１と駆動トランジスタＴｒ２は、電源電位ＶＤＤと接地電位ＶＳＳとの間に直列に接続されている。また、負荷トランジスタＴｒ１と駆動トランジスタＴｒ２のゲートは、負荷トランジスタＴｒ３と駆動トランジスタＴｒ４との間の節点２０及び転送トランジスタＴｒ６に接続されている。また、容量Ｃ１（第１の容量素子）の一端は、節点２０に接続されている。転送トランジスタＴｒ６は、節点２０とビット線ＢＬとの間にあり、そのゲートはワード線ＷＬに接続されている。上述した構成と対をなして、負荷トランジスタＴｒ３と駆動トランジスタＴｒ４は、電源電位ＶＤＤと接地電位ＶＳＳとの間に直列に接続されている。また、負荷トランジスタＴｒ３と駆動トランジスタＴｒ４のゲートは、負荷トランジスタＴｒ１と駆動トランジスタＴｒ２との間の節点１０及び転送トランジスタＴｒ５に接続されている。そして、容量Ｃ２（第２の容量素子）第の一端は、節点１０に接続されている。転送トランジスタＴｒ５は、節点１０とビット線ＢＬとの間にあり、そのゲートはワード線ＷＬに接続されている。
【００１１】
図１に示すように、第１記憶ノード（クロスカップルノード）１１は、トランジスタＴｒ３、Ｔｒ４のゲートからトランジスタＴｒ５に至る配線領域と、節点１０から容量Ｃ２の一端に至る配線領域と、を含む。他方、クロスカップルノード１１と対をなす第２記憶ノード（クロスカップルノード）１２（説明の便宜上、ここでは図示しない。図３にて図示する）は、トランジスタＴｒ１、Ｔｒ２のゲートからトランジスタＴｒ６に至る配線領域と、節点２０から容量Ｃ１の一端に至る配線領域と、を含む。尚、これらのクロスカップルノード１１、１２は、電源電位ＶＤＤ又は接地電位ＶＳＳの電位を有し、記憶される情報に応じて電位が変動する。
【００１２】
このメモリセル２は、次のように動作する。ビット線ＢＬからのＨ信号又はＬ信号に基づいて、転送トランジスタＴｒ５、Ｔｒ６を介して、クロスカップルノード１１及びクロスカップルノード１２にはＨ信号又はＬ信号が書き込まれる（書き込み動作）。また、このクロスカップルノード１１、１２に書き込まれたＨ信号又はＬ信号は、転送トランジスタＴｒ５、Ｔｒ６を介して、ビット線ＢＬに出力される（読み出し動作）。
【００１３】
本実施形態においては、メモリセル２は、クロスカップルノード１１に一端が接続された容量Ｃ２、クロスカップルノード１２に一端が接続された容量Ｃ１を有する。また、この容量Ｃ１、Ｃ２の他端同士は、相互に接続されている。そして、電位調整回路３は、この容量Ｃ１、Ｃ２の他端同士の接続配線にある節点ＣＰに電気的に接続されている。
【００１４】
電位調整回路３は、スイッチ部ＳＷａ及び制御回路を有するスイッチ回路４、基準電位発生回路（電源）、を有する。そして、ＳＲＡＭ１の動作状態に基づいて、節点ＣＰの電位、すなわち容量Ｃ１、Ｃ２の他端の電位を調整する。言い換えると、節点ＣＰの電位を調整（容量Ｃ１、Ｃ２の他端の電位を調整）することで、容量Ｃ１、Ｃ２の一端と他端との間の電位差から規定される容量Ｃ１、Ｃ２の保持容量を調整する。
【００１５】
本実施形態においては、スイッチ部ＳＷａが、接点Ａ又は仮想接点Ｂのいずれかを選択することで、節点ＣＰの電位、すなわち容量Ｃ１、Ｃ２の他端の電位を変更し、容量Ｃ１、Ｃ２の保持容量を調整する。ここでは、接点Ａは、基準電位発生回路の接地電位ＧＮＤ（第１電位）に接続されている。他方、仮想接点Ｂは、フローティングとなっている。スイッチ部ＳＷａの動作によって、接点Ａが選択された場合には、節点ＣＰは接地電位ＧＮＤに固定される。他方、仮想接点Ｂが選択された場合には、節点ＣＰはフローティングとなる。なお、スイッチ部ＳＷａは、例えば、電界効果トランジスタ（ＦＥＴ）から構成すると良い。
【００１６】
制御回路は、ＳＲＡＭ１の動作状態（ＳＲＡＭセル２の所定の動作状態）に基づいて、スイッチ部ＳＷａを制御する。すなわち、ＳＲＡＭ１が所定の速度以上の速度で（高速で）書き込み又は読み出し動作する場合（第１動作状態）には、ＳＥＲ耐性よりもＳＲＡＭ１の動作速度を優先させるため、スイッチ部ＳＷａが仮想接点Ｂを選択するように制御する。他方、ＳＲＡＭ１が所定の速度以下の速度（低速で）で書き込み又は読み出し動作する場合又はＳＲＡＭ１が待機状態の場合（第二動作状態）には、ＳＲＡＭ１の動作速度よりもＳＥＲ耐性を優先させるため、スイッチ部ＳＷａが接点Ａを選択するように制御する。
なお、ＳＲＡＭ１が読み出し又は書き込み動作中にあるときを第一動作状態とし、ＳＲＡＭ１が待機状態にあるときを第二動作状態としてもよい。この場合においても、後述の説明と同様に、ＳＲＡＭ１が読み出し又は書き込み動作中にあれば、ＳＥＲ耐性よりもＳＲＡＭ１の動作速度を優先させることができる。また、後述の説明と同様に、ＳＲＡＭ１が待機状態にあれば、ＳＲＡＭ１の動作速度よりもＳＥＲ耐性を優先させることができる。
【００１７】
制御回路からの制御信号に基づいて、スイッチ部ＳＷａが仮想接点Ｂを選択する場合、節点ＣＰはフローティング状態にあり、容量Ｃ１、Ｃ２の他端もフローティング状態にある。このとき、容量Ｃ１、Ｃ２は、一対のクロスカップルノード１１、１２との間で直列に接続された状態となる。そして、容量Ｃ１、Ｃ２の保持容量は最小となる。従って、節点ＣＰの電位が固定されている場合に比べて、容量Ｃ１、Ｃ２がＳＲＡＭ１の動作速度に与える影響を抑制できる。つまり、ＳＥＲ耐性よりもＳＲＡＭ１の動作速度を優先させることができる。なお、制御回路からスイッチ部ＳＷａに与えられる制御信号は、メモリセル２の動作状態を示す信号であって、チップセレクト信号（ＣＳ信号）又は書き込み信号（ＷＥ信号）等に基づいて生成される。ここでは、制御回路に接続される端子ＰＳに、ＣＳ信号又はＷＥ信号が与えられる。
【００１８】
他方、制御回路からの制御信号に基づいて、スイッチ部ＳＷａが接点Ａを選択すると、節点ＣＰは接地電位ＧＮＤにあり、また容量Ｃ１、Ｃ２の他端も接地電位ＧＮＤに設定される。このとき、容量Ｃ１、Ｃ２は互いに所定の保持容量を持つ。従って、クロスカップルノード１１、１２は、それぞれ容量Ｃ１、Ｃ２が付加された状態となり、より多くの電荷を蓄積できる。つまり、ＳＲＡＭ１の動作速度よりもＳＥＲ耐性を優先させることができる。
【００１９】
図２に、上述した説明を表として整理する。尚、ＳＲＡＭ１が第一動作状態又は第二動作状態のいずれにあるかは、例えば、ＳＲＡＭ１の動作状態に関する情報に基づいて制御回路自体が判断しても良いが、必ずしも制御回路自身が判断する必要はない。人為的に判断してもよい。
【００２０】
ここで、ＳＲＡＭ１の概略的なレイアウトを図３に示す。図３には、容量Ｃ１、Ｃ２の他端を構成する他端電極４０が示されている。この他端電極４０は、複数のメモリセル２Ａａ〜２Ａｄ及び２Ｂａ〜２Ｂｄの各々にあるクロスカップルノード１１、１２を覆うように配置されている。この構成によれば、より好適に容量Ｃ１、Ｃ２をクロスカップルノード１１、１２に付加させることができる。
【００２１】
また、複数のメモリセル２Ａａ〜２Ａｄと、複数のメモリセル２Ｂａ〜２Ｂｄとの間にある配線形成領域２１には、この他端電極４０と電気的に接続された他端電極用配線ラインが設けられている。この他端電極用配線ラインは、ＳＲＡＭ１のチップ上の端子から図１の電位調整回路３に電気的に接続される。なお、この他、ＳＲＡＭ１のメモリセルが配列された領域の周囲の領域まで他端電極４０を延在させ、この他端電極の延長部分と電位調整回路３とを電気的に接続してもよい。なお、図３には、説明の便宜上、ＶＳＳライン、ＶＤＤライン、ビット線ＢＬ等を省略して示している。
【００２２】
図４に、図３に示したＸ−Ｘ'ラインの概略的な断面構成を示す。尚、図４に示された構成要素の大きさ等は説明のためのものであり、実際の大きさを反映しているものではない。
【００２３】
図４に示すように、メモリセル２Ａｃ、２Ａｄのクロスカップルノード１２を構成する上部ノード１２ａの上層には、誘電膜２３が形成されている。また、この誘電膜２３の上層には、図３のレイアウト図に示した他端電極４０が形成されている。このような構成によって、図４に模式的に示したように、クロスカップルノード１２と他端電極４０との間に容量Ｃ１が形成され得る。尚、ここでは、クロスカップルノード１２の上部ノード１２ａが容量の一端を構成している。
また、ここでは、電源ライン（ＶＳＳライン、ＶＤＤライン）とクロスカップルノード１２の上部ノード１２ａとは同層に配置されている。また、誘電膜２３は、クロスカップルノード１２を覆うとともに、電源ライン（ＶＤＤライン、ＶＳＳライン）も覆っている。かかる構成により、好適に容量Ｃ１、Ｃ２を形成できる。誘電膜２３は、誘電材料から構成され、例えば、二酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、酸化チタン（ＴｉＯ２）等の材料を用いて構成できる。
【００２４】
ここで、図５に、図４で示したメモリセル２Ａｃのレイアウトの概略図を示す。なお、ここでは、図面の明確化のため、他端電極４０は省略してある。
図５に示すように、メモリセル２Ａｃは、他端電極４０（図示せず）のほか、拡散領域１１０、１２０、ゲート領域１３、ワード線ＷＬ、ＶＤＤライン、ＶＳＳライン、クロスカップルノード１１、クロスカップルノード１２、ビア１５を有している。
【００２５】
拡散領域１１０は、トランジスタＴｒ２、Ｔｒ４〜Ｔｒ６のソースあるいはドレインを形成する。拡散領域１２０は、トランジスタＴｒ１、Ｔｒ３のソースあるいはドレインを形成する。ゲート領域１３は、トランジスタＴｒ１〜Ｔｒ４のゲートを形成する。ワード線ＷＬは、トランジスタＴｒ５、Ｔｒ６のゲートとして形成される。
【００２６】
クロスカップルノード１１は、トランジスタＴｒ３、Ｔｒ４のゲートとトランジスタＴｒ１、Ｔｒ２のドレインを接続するように形成される。また、クロスカップルノード１２は、トランジスタＴｒ１、Ｔｒ２のゲートとトランジスタＴｒ３、Ｔｒ４のドレインを接続するように形成される。なお、本図において、トランジスタＴｒ２のドレインとトランジスタＴｒ４のソースは、一体に形成される拡散領域１１０によって接続されている。また、トランジスタＴｒ４のドレインとトランジスタＴｒ６のソースは、一体に形成される拡散領域１１０によって接続されている。
【００２７】
[第２の実施の形態]
次に、図６、図７及び図８を用いて、本発明の第２の実施の形態について説明する。同一の要素には同一の符号を付し、重複する説明は省略する。
【００２８】
第１の実施の形態と異なる点は、電位調整回路２０の構成である。すなわち、図６に示すように、スイッチ部ＳＷｂは、制御回路からの制御信号に基づいて、接地電位ＧＮＤに接続された接点Ａ、フローティングの仮想接点Ｂ以外に、電源電位ＶＣＣと接地電位ＧＮＤの中間の電位ＶＣＣ／２（第２電位）に接続された接点Ｃ、電源電位ＶＣＣ（第３電位）に接続された接点Ｄをも選択する。
【００２９】
制御回路からの制御信号に基づいてスイッチ部ＳＷｂが、ＶＣＣ／２電位の接点Ｃを選択する場合は、ＳＲＡＭ１の動作状態は、Ｈ信号として通常の場合（例えば、第一動作状態又は第二動作状態の場合）よりも高い信号電圧又はＬ信号として通常の場合（同上）よりも低い信号電圧が印加されて書き込み動作が行われている動作状態（第三動作状態）にある。このような場合に、スイッチ部ＳＷｂが、接点Ｃを選択することで、容量Ｃ１、Ｃ２の各々の誘電膜には、他端に印加されたＶＣＣ／２電位と一端に印加されうる信号電圧との差分の電位が保持される。従って、容量Ｃ１及び容量Ｃ２の他端を電源電位ＶＣＣ又は接地電位ＧＮＤに固定しておく場合と比較して、通常よりも高いＨ信号又は低いＬ信号が印加されても、誘電膜２３が破壊されることを抑制することができる。この第三動作状態は、例えば、ＳＲＡＭ１の信頼性試験時の動作状態である。
【００３０】
制御回路からの制御信号に基づいてスイッチ部ＳＷｂが、ＶＣＣの接点Ｄを選択する場合は、ＳＲＡＭ１がより遅い速度で動作する場合又はＳＲＡＭ１が待機状態の場合（第二動作状態）にある場合である。スイッチ部ＳＷｂが、接点Ｄを選択すると、容量Ｃ１及び容量Ｃ２の他端は、ＶＤＤが与えられる。このとき、容量Ｃ１、Ｃ２は互いに所定の保持容量を持つ。従って、クロスカップルノード１１、１２は、それぞれ容量Ｃ１、Ｃ２が付加された状態（ＣＲ時定数回路が直列に接続された状態）となり、ＳＥＲ耐性が向上する。つまり、ＳＲＡＭ１の動作速度よりもＳＥＲ耐性を優先させることができる。図７に、上述した説明を表として整理する。
【００３１】
ここで、図８を用いて電位調整回路２０の具体例を説明する。第一動作状態のときは、ＳＷ４をオフとすることで、容量Ｃ１及び容量Ｃ２の容量は最小となる。第二動作状態のときは、ＳＷ４をオンとしＳＷ１をオフとして、ＳＷ２又はＳＷ３のいずれかをオンとする。このとき、容量Ｃ１、Ｃ２は互いに所定の保持容量を持つ。従って、ＳＥＲ耐性が向上する。第三動作状態のときは、ＳＷ４をオンとし、ＳＷ２及びＳＷ３をオフとして、ＳＷ１をオンとする。このとき、容量Ｃ１、Ｃ２は互いに所定の保持容量を持ち、容量Ｃ１及び容量Ｃ２の他端を電源電位ＶＣＣ又は接地電位ＧＮＤに固定しておく場合と比較して、通常よりも高いＨ信号電圧又は低いＬ信号電圧が印加されても、誘電膜２３が破壊されることを抑制することができる。
【００３２】
なお、本発明は上記実施の形態に限られたものではなく、発明の趣旨を逸脱しない範囲で適宜変更することが可能である。所定の速度は、半導体記憶装置の動作環境又は求められる特性等に応じて適宜設定されるべきものである。容量Ｃ１又は容量Ｃ２は、どのように構成しても良い。つまり、いわゆるトレンチ型容量、シリンダー型容量、プレーナー型容量のいずれかにより構成してもよい。また、それぞれのクロスカップルノードについて、二以上の容量を付加しても良い。電位調整回路３の具体的な構成は任意である。
【図面の簡単な説明】
【００３３】
【図１】第１の実施の形態にかかる半導体記憶装置の構成を説明するための概略図である。
【図２】ＳＲＡＭ１の動作状態に基づいて容量他端の状態が変更されることを説明するための表である。
【図３】ＳＲＡＭ１のレイアウトを示す概略図である。
【図４】図３のＸ−Ｘ'の断面構成を示す概略図である。
【図５】メモリセルのレイアウトを示す概略図である。
【図６】第２の実施の形態にかかる半導体記憶装置の構成を説明するための概略図である。
【図７】ＳＲＡＭ１の動作状態に基づいて容量他端の状態が変更されることを説明するための表である。
【図８】電位調整回路２０の具体例を説明するための概略図である。
【符号の説明】
【００３４】
１    ＳＲＡＭ
２    メモリセル
３    電位調整回路
４    スイッチ回路
１１    クロスカップルノード
Ａ    接点
Ｂ    仮想接点
ＣＰ    接点
ＳＷａ    スイッチ部
【図１】
2008004208.tif 000003
【図２】
2008004208.tif 000004
【図３】
2008004208.tif 000005
【図４】
2008004208.tif 000006
【図５】
2008004208.tif 000007
【図６】
2008004208.tif 000008
【図７】
2008004208.tif 000009
【図８】
2008004208.tif 000010