(57)【要約】      （修正有）【課題】低抵抗タングステンを用いてコンタクトとビットライン金属配線を形成することにより、ビットラインの面抵抗値を減少させ、工程を簡素化してTATを改善させる方法を提供する。【解決手段】層間絶縁膜１０１にコンタクトホールを形成し、バリアメタル１０２を形成後、全体構造上にＣＶＤ法によりタングステン膜を形成する。このときの核生成工程において、B2H6またはSiH4をドーピングし、タングステン膜のグレインサイズを増大させる。この後、ＣＭＰによりタングステン膜の表面粗さを緩和し、エッチングにより低抵抗タングステンからなるビットラインパターン１０３を形成する。【選択図】図６
2008066698.tif 000002
【特許請求の範囲】
【請求項１】
下部構造が形成された半導体基板上に第1層間絶縁膜を形成する段階;
上記層間絶縁膜の所定領域をエッチングして上記半導体基板のコンタクト領域が露出されるようにコンタクトホールを形成する段階;
上記コンタクトホールを含む全体構造上に低抵抗タングステン膜を蒸着してコンタクトを形成し、CMP工程を進行して上記低抵抗タングステン膜の表面粗さを緩和する段階;及び
上記層間絶縁膜上の上記低抵抗タングステン膜をビットライン金属配線パターンでパターニングしてビットラインを形成する段階を含む半導体メモリ素子のビットライン形成方法。
【請求項２】
上記コンタクトホールを形成し、上記低抵抗タングステン膜を蒸着する前に上記コンタクトホールの側壁及び底面にバリアメタル層を形成することをさらに含む請求項1に記載の半導体メモリ素子のビットライン形成方法。
【請求項３】
上記低抵抗タングステン膜は、1500Å〜2000Åの厚さで形成する請求項1に記載の半導体メモリ素子のビットライン形成方法。
【請求項４】
上記低抵抗タングステン膜は、抵抗値が9〜12Ω・μmである請求項1に記載の半導体メモリ素子のビットライン形成方法。
【請求項５】
上記低抵抗タングステン膜の蒸着工程時に核生成のためにB2H6またはSiH4をドーピングする請求項1に記載の半導体メモリ素子のビットライン形成方法。
【請求項６】
上記低抵抗タングステン膜パターニング工程は、上記低抵抗タングステン膜上にSiON膜、α-カーボン膜、反射防止膜からなるハードマスクパターンを形成する段階;及び
上記ハードマスクパターンを用いたエッチング工程で上記上記低抵抗タングステン膜をエッチングして上記ビットラインを形成する段階を含む請求項1に記載の半導体メモリ素子のビットライン形成方法。
【請求項７】
上記ビットライン形成段階以後、HDP工程やSOG工程を用いて第2層間絶縁膜を形成する段階をさらに含む請求項1に記載の半導体メモリ素子のビットライン形成方法。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子のビットライン形成方法に関するものであり、ビットラインの抵抗値を減少させることができる半導体メモリ素子のビットライン形成方法に関するものである。
【背景技術】
【０００２】
最近デバイスの大きさは、80nm以下級のデバイスが研究されるにつれてフォト及びエッチング工程によるパターン形成に困難がある。即ち、これまで100nm級以上で研究されたKrF(248nm)光源を用いた露光技術及び反応イオンエッチング(ReactiveIon Etch:以下、RIE)技術は、その限界に到達し、実質的に工程適用が不可能な程度に至った。
【０００３】
現在大部分のDRAMにおいて100nm級以上のデバイス場合、フォトリソグラフィ工程はKrF光源を基本としてクリティカル・レイヤ(Criticallayer)を形成しており、大部分の金属層の場合、 RIEを基本としてパターンを形成している。このような工程技術は、現在までは別の無理なしに量産に適用されているが、今後、ナノ級以下のデバイスの場合には、既存のKrF& RIE方法でなされるパターン形成工程は、その限界に到達すると考えられる。特に、デザインルール上で最も小さいピッチを示すビットラインの場合、100nm級デバイスの場合、既にFICD(Final Inspection Critical Dimension)が80nm以下まで小さくなっている状況でKrFの場合には、完全に限界状況に到達した。従って、次期デバイスの場合には、フォト装備の場合、波長がさらに小さいArF(193nm)光源で微細パターンを形成する状況に置かれるようになった。ArFの場合、現在多くの研究が進行されているが、最も重要な問題の一つがフォトレジストに重点を置いているが、その理由はArF光源の場合、波長が小さく、解像力は高い反面、焦点深度(DepthOf Focus:DOF)マージンが小さいため、なるべく薄いレジストを用いなければならない。そして、ArF用レジストの場合、 RIEエッチング工程の進行時にレジストに対する選択比が小さいため、エッチング工程を進行するにおいて多くの困難が予想される。即ち、薄く、選択比のないレジストを用いれば、エッチング工程マージンが急激に減られ、今後、ナノ級デバイスではエッチング工程に限界をもたらすことができる。
【０００４】
前述したArF光源とレジストとの間にエッチング工程マージンに対する対策として酸化膜をまずパターンし、メタルを蒸着した後、CMPを進行するダマシン(Damascene)工程が研究されているが、その理由は、一般に金属や窒化膜をエッチングするより酸化膜をエッチングするのが同一のレジスト厚さで選択比が高く、エッチング工程において有利なためである。即ち、ダマシン工程を導入する場合、エッチング工程のマージンを解決することができる基本的な方法になり得、無理なしにフォト工程でもレジストに対するマージンが高くなり微細素子の製造に応用され得る。
【０００５】
そして、最近デバイスの大きさが小さくなるにつれてデバイスの速度向上のためにポリシリコンとタングステンシリサイドからタングステンに変化する傾向を示している。このように、ビットラインが金属ラインに変わる現象は、ビットラインが最も小さいピッチを有しており、従って、最も高いライン抵抗を示しているため、抵抗の低い金属を適用している。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする技術的課題は、半導体メモリ素子のビットライン形成の工程時に低抵抗タングステンを用いてコンタクトとビットライン金属配線をRIE方式で形成することにより、ビットラインの面抵抗値を減少させ、工程段階を簡素化してTATを改善させることができる半導体メモリ素子のビットライン形成方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一実施例による半導体メモリ素子のビットライン形成方法は、下部構造が形成された半導体基板上に層間絶縁膜を形成する段階と、上記層間絶縁膜の所定領域をエッチングして上記半導体基板のコンタクト領域が露出されるようにコンタクトホールを形成する段階と、上記コンタクトホールを含む全体の構造上に低抵抗タングステン膜を蒸着してコンタクトを形成し、CMP工程を進行して上記低抵抗タングステン膜の表面粗さを緩和する段階、及び上記層間絶縁膜上の上記低抵抗タングステン膜をビットライン金属配線パターンでパターニングしてビットラインを形成する段階を含む。
【０００８】
上記コンタクトホールを形成し、上記低抵抗タングステン膜を蒸着する前に上記コンタクトホールの側壁及び底面にバリアメタル層を形成することをさらに含む。
【０００９】
上記低抵抗タングステン膜は、抵抗値が9〜12Ω・μmであるタングステンであり、1500Å〜2000Åの厚さで形成する。
【００１０】
上記低抵抗タングステン膜の蒸着工程時に核生成のためにB2H6またはSiH4をドーピングして形成する。
【発明の効果】
【００１１】
本発明の一実施例によれば、半導体メモリ素子のビットライン形成の工程時に低抵抗タングステンを用いてコンタクトとビットライン金属配線をRIE方式で形成することにより、ビットラインの面抵抗値を減少させ、工程段階を簡素化してTATを改善させることができる。
【発明を実施するための最良の形態】
【００１２】
以下、添付した図面を参照して本発明の望ましい実施例を説明する。しかし、本発明は、以下に開示される実施例に限定されるものでなく、互いに異なる多様な形態で具現することができ、単に、本実施例は本発明の開示が完全であるように通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。
【００１３】
図１〜図６は、本発明の一実施例による半導体メモリ素子のビットライン形成方法を説明するための素子の断面図である。
【００１４】
図１を参照すれば、下部構造が形成された半導体基板(100)上にエッチング工程により第1層間絶縁膜(101)を形成する。その後、フォトレジストパターンを用いたエッチング工程を進行し、下部構造とコンタクトが連結される領域が露出されるように第1層間絶縁膜(101)をエッチングしてコンタクトホールを形成する。その後、フォトレジストパターンを除去する。
【００１５】
図２を参照すれば、まず、前処理洗浄工程を実施して下部構造上に残っている残留物を除去する。その後、コンタクトホールを含む全体構造上にバリアメタル膜(102)を形成する。バリアメタル膜(102)は、後続のコンタクト工程時にコンタクト物質が熱により拡散されることを防止する。
【００１６】
図３を参照すれば、バリアメタル膜(102)を含む全体構造上に低抵抗タングステン層(103)を形成する。この時、コンタクトホールは低抵抗タングステン膜(103)で完全にギャップフィルされてコンタクトが形成される。低抵抗タングステン層(103)は、後続のCMP工程によるロス(Loss)を考慮し、1500Å〜2000Åの厚さで形成することが望ましい。低抵抗タングステン層(103)は、抵抗値が9〜12Ω・μmであることが望ましい。低抵抗タングステン層(103)は、核生成工程(Nuclwationstep)でB2H6またはSiH4をドーピングすることが望ましい。これは、タングステンの核生成を制御し、後続のバルクタングステンのグレインサイズを増加させるためである。低抵抗タングステン層(103)をビットラインとして用いる場合、面抵抗(Rs)が減少する。
【００１７】
図４を参照すれば、CMP工程を進行して低抵抗タングステン層(103)の表面を研磨して粗さ(Roughness)を緩和する。この時、CMP工程はバリアメタル膜(102)が露出されずに低抵抗タングステン層(103)の表面のみ研磨するように制御することが望ましい。
【００１８】
図５を参照すれば、低抵抗タングステン層(103)を含む全体構造上にSiON膜、α-カーボン膜、反射防止膜からなるハードマスクパターン(104)を形成する。
【００１９】
図６を参照すれば、ハードマスクパターンを用いたエッチング工程でビットライン領域を除いた所定領域の低抵抗タングステン層(103)及びバリアメタル膜(102)をエッチングする。その後、全体構造上に第2層間絶縁膜(105)を形成する。第2層間絶縁膜(105)は、HDP工程やSOG工程を用いて形成することが望ましい。
【００２０】
上述した通り、ビットラインの形成時に低抵抗タングステンを用いてコンタクトとビットラインをRIE方式で形成すれば、ビットラインの面抵抗値が減少し、ダマシン工程に比べて工程段階の数が減少してTATの改善効果がある。
【００２１】
本発明の技術思想は、上記望ましい実施例により具体的に記述されたが、上記の実施例はその説明のためのものであり、その制限のためのものでないことを周知しなければならない。また、本発明の技術分野において通常の専門家であれば、本発明の技術思想の範囲内で多様な実施例が可能であることを理解することができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施例による半導体メモリ素子のビットライン形成方法を説明するための素子の断面図である。
【図２】本発明の一実施例による半導体メモリ素子のビットライン形成方法を説明するための素子の断面図である。
【図３】本発明の一実施例による半導体メモリ素子のビットライン形成方法を説明するための素子の断面図である。
【図４】本発明の一実施例による半導体メモリ素子のビットライン形成方法を説明するための素子の断面図である。
【図５】本発明の一実施例による半導体メモリ素子のビットライン形成方法を説明するための素子の断面図である。
【図６】本発明の一実施例による半導体メモリ素子のビットライン形成方法を説明するための素子の断面図である。
【符号の説明】
【００２３】
100 :半導体基板   
101 :層間絶縁膜
102 :バリアメタル   
103 :低抵抗タングステン膜
104 :ハードマスクパターン  
105 :層間絶縁膜
【図１】
2008066698.tif 000003
【図２】
2008066698.tif 000004
【図３】
2008066698.tif 000005
【図４】
2008066698.tif 000006
【図５】
2008066698.tif 000007
【図６】
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