(57)【要約】【課題】メモリデバイスとデータ処理デバイスを搭載するのに電源系の安定化と低信号ノイズを保証した２層構造の実装基板を用いた低コストな半導体装置を提供する。【解決手段】実装基板の第１面に、メモリデバイス（４）と前記メモリデバイスをアクセス制御可能なデータ処理デバイス（３）が実装される。前記実装基板は２層の導電パターン構造を有し、第１面にはメモリデバイスとデータ処理デバイスを接続する信号配線パターンと電源配線パターン（３００〜３０７）を有し、第２面にはグランドパターンを有する。実装基板の第１面において、前記電源配線パターンは、前記メモリデバイスから前記データ処理デバイスに向かう複数の離間した経路を構成し、前記電源配線パターン及び信号配線パターンは夫々非交差状態で配置される。【選択図】図２
2008004579.tif 000002
【特許請求の範囲】
【請求項１】
実装基板の第１面に、メモリデバイスと前記メモリデバイスをアクセス制御可能なデータ処理デバイスが実装された半導体装置であって、
前記実装基板は前記第１面とその裏側の第２面に導電パターンが形成された２層の導電パターン構造を有し、
前記メモリデバイスはパッケージの対向２辺に外部接続端子として第１電源端子、第１グランド端子、第１データ端子、第１アドレス端子及び第１制御端子を夫々複数個有し、
前記データ処理デバイスは外部接続端子として前記第１電源端子、第１グランド端子、第１データ端子、第１アドレス端子及び第１制御端子の夫々に対応する前記第２電源端子、第２グランド端子、第２データ端子、第２アドレス端子及び第２制御端子を複数個有し、
前記実装基板は、前記第１電源端子と第２電源端子を接続する電源配線パターン、前記第１データ端子と第２データ端子を接続するデータ配線パターン、前記第１アドレス端子と第２アドレス端子を接続するアドレス配線パターン、及び前記第１制御端子と第２制御端子を接続する制御配線パターンを有し、
前記実装基板は前記第２面に導電パターンで形成されたグランドプレーンを有し、
前記第１グランド端子と第２グランド端子は前記グランドプレーンに接続され、
前記実装基板の第１面において、前記電源配線パターンは、前記メモリデバイスから前記データ処理デバイスに向かう複数の離間した経路を構成し、前記電源配線パターン、データ配線パターン、アドレス配線パターン及び制御配線パターンは非交差状態で並列配置された、半導体装置。
【請求項２】
前記メモリデバイスは、前記第１データ端子が前記第１アドレス端子及び第１制御端子よりもデータ処理デバイス寄りとなる配置を有し、
前記データ処理デバイスにおいて前記第２アドレス端子及び第２制御端子は前記第２データ端子を挟むように配置された請求項１記載の半導体装置。
【請求項３】
前記実装基板の第１面において、前記アドレス配線パターン及び制御配線パターンは前記データ配線パターンを挟むように配置された請求項２記載の半導体装置。
【請求項４】
前記アドレス配線パターン及び制御配線パターンの一部は、第１アドレス端子及び第１制御端子の配列順に従って交互に別層の導電パターンに振り分けられた、請求項２記載の半導体装置。
【請求項５】
前記実装基板はその第１面に、前記アドレス配線パターン及び制御配線パターンの各配線パターンの間に形成されたグランドシールド配線を有し、
前記グランドシールド配線は前記グランドプレーンに接続された、請求項４記載の半導体装置。
【請求項６】
前記アドレス配線パターン及び制御配線パターンのうち前記実装基板の第２面に振り分けて形成された配線パターンは、前記実装基板の第１面に形成された前記グランドシールド配線に重なる配置を有する請求項５記載の半導体装置。
【請求項７】
前記第１電源端子及び第１グランド端子は前記第１データ端子配列中に偏在配置された、請求項４記載の半導体装置。
【請求項８】
前記データ配線パターンは屈曲されて等長化されている請求項７記載の半導体装置。
【請求項９】
前記データ処理デバイスはクワッド・フラット・パッケージ型のパッケージを有し、前記実装基板の第２面に、前記複数個の第２電源端子のうち一部のものを相互に結合する電源端子結合パターンを有する請求項１記載の半導体装置。
【請求項１０】
前記データ処理デバイスはボール・グリッド・アレイ型のパッケージを有し、前記実装基板の第１面に、前記複数個の第２電源端子のうち一部のものを相互に結合する電源端子結合パターンを有する請求項１記載の半導体装置。
【請求項１１】
前記データ処理デバイスはコア回路と、前記コア回路と外部との信号インタフェースを行うための外部インタフェース回路とを有し、
前記第２電源端子及び第２グランド端子は前記外部インタフェース回路に動作電源を供給し、
前記データ処理デバイスはコア回路に動作電源を供給する第３電源端子及び第３グランド端子を有し、
前記第２電源端子及び第２グランド端子が前記第３電源端子と第３グランド端子とに挟まれた配置を有する請求項９記載の半導体装置。
【請求項１２】
前記第２電源端子及び第２グランド端子が前記第３電源端子と第３グランド端子とに挟まれた配置において、前記第３電源端子が前記第２電源端子に隣接され、前記第３グランド端子が前記第２グランド端子に隣接され、前記第３電源端子が前記第２データ端子に隣接され、前記第３グランド端子が前記第２データ端子に隣接された請求項１１記載の半導体装置。
【請求項１３】
前記第２電源端子及び第２グランド端子が前記第３電源端子と第３グランド端子とに挟まれた配置において、前記第３電源端子が前記第２グランド端子に隣接され、前記第３グランド端子が前記第２電源端子に隣接され、前記第３電源端子が前記第２データ端子に隣接され、前記第３グランド端子が前記第２データ端子に隣接された請求項１１記載の半導体装置。
【請求項１４】
前記データ処理デバイスはコア回路と、前記コア回路と外部との信号インタフェースを行うための外部インタフェース回路とを有し、
前記第２電源端子及び第２グランド端子は前記外部インタフェース回路に動作電源を供給し、
前記データ処理デバイスはコア回路に動作電源を供給する第３電源端子及び第３グランド端子を有し、
前記実装基板の第２面に搭載されたバイパスコンデンサと、
前記実装基板を貫通して前記バイパスコンデンサの一方のコンデンサ端子を前記第２グランド端子又は第３グランド端子に接続する導電性グランド貫通孔と、
前記実装基板を貫通して前記バイパスコンデンサの他方のコンデンサ端子を前記第２電源端子又は第３電源端子に接続する導電性電源貫通孔と、を有し、
前記導電性グランド貫通孔はメモリデバイス寄りに配置され、前記導電性電源貫通孔はデータ処理デバイス寄りに配置された、請求項９記載の半導体装置。
【請求項１５】
前記データ処理デバイスは参照電圧の第１入力端子を有し、前記メモリデバイスは参照電圧の第２入力端子を有し、
前記実装基板は前記第１入力端子に参照電圧を供給する第１参照電圧発生回路と、前記第２入力端子に参照電圧を供給する第２参照電圧発生回路とを別々に備える、請求項９記載の半導体装置。
【請求項１６】
前記第１参照電圧発生回路は前記データ処理デバイスのチップコーナー部近傍に配置された請求項１５記載の半導体装置。
【請求項１７】
実装基板の第１面に、メモリデバイスと前記メモリデバイスをアクセス制御可能なデータ処理デバイスが実装された半導体装置であって、
前記実装基板は前記第１面とその裏側の第２面に導電パターンが形成された２層の導電パターン構造を有し、
前記メモリデバイスはパッケージの対向２辺に外部接続端子として第１電源端子、第１グランド端子、第１データ端子、第１アドレス端子及び第１制御端子を有し、前記第１データ端子が前記第１アドレス端子及び第１制御端子よりもデータ処理デバイス寄りとなる配置を有し、
前記データ処理デバイスは外部接続端子として前記第１電源端子、第１グランド端子、第１データ端子、第１アドレス端子及び第１制御端子の夫々に対応する前記第２電源端子、第２グランド端子、第２データ端子、第２アドレス端子及び第２制御端子を有し、前記第２アドレス端子及び第２制御端子は前記第２データ端子を挟むように配置され、
前記実装基板は、その第１面に並列配置された、前記第１電源端子と第２電源端子を接続する電源配線パターン、前記第１データ端子と第２データ端子を接続するデータ配線パターン、前記第１アドレス端子と第２アドレス端子を接続するアドレス配線パターン、及び前記第１制御端子と第２制御端子を接続する制御配線パターンを有する半導体装置。
【請求項１８】
前記実装基板の第１面において、前記電源配線パターンは、並列配置された前記データ配線パターン、アドレス配線パターン及び制御配線パターンの並列経路の中央部を通る経路と最外部を通る経路を少なくとも有する請求項１７記載の半導体装置。
【請求項１９】
実装基板の第１面にメモリデバイスと前記メモリデバイスをアクセス制御可能なデータ処理デバイスが実装された半導体装置であって、
前記実装基板は２層の導電パターン構造を有し、前記第１面には前記メモリデバイスと前記データ処理デバイスを接続する信号配線パターンと電源配線パターンを有し、第２面にはグランドプレーンを有し、
実装基板の第１面において、前記電源配線パターンは、前記メモリデバイスから前記データ処理デバイスに向かう複数の離間した経路を構成し、前記電源配線パターン及び信号配線パターンは夫々非交差状態で並列配置され、前記電源配線パターンは、並列配置された前記信号配線パターンの並列経路の中央部を通る経路とその最外部を通る経路を少なくとも有する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２層の導電パターンを持つ実装基板を用いてメモリデバイスとデータ処理デバイスを実装した半導体装置に関し、例えばメモリデバイスとしてダブルデータレートのシンクロナス・ダイナミック・ランダム・アクセス・メモリ（ＤＤＲ−ＳＤＲＡＭ）を搭載する実装基板に２層導電パターン構造を採用するとき適用して有効な技術に関する。
【背景技術】
【０００２】
ＤＤＲ−ＳＤＲＡＭは外部から差動クロック信号（ＣＫ，／ＣＫ）を入力し、これに同期してメモリ動作を行い、特に、データ入出力バッファからのデータ入出力は、前記差動クロック信号と同じ周波数のデータストローブ信号の立ち上がりと立下りの各々に同期され、データストローブ信号の周期単位でデータを入出力するシングルデータレート（ＳＤＲ）の倍になる。従って、ＤＤＲ−ＳＤＲＡＭを実装する実装基板上には、ＳＤＲ−ＳＤＲＡＭを搭載する場合に比べて、信号線の容量性カップリングや寄生インダクタンス成分の低減、電源系のノイズの低減等について注意を払うことが必要になる。例えば非特許文献１によれば、ＤＤＲインタフェースにおいて受端終端するには、終端電位としてＶｔｔ（ＤＤＲ−ＳＤＲＡＭにおける外部入出力インタフェース用の電源電圧の半分の電圧）を用いることが標準とされている。また、非特許文献２には８６５Ｇ等のチップセットのデザインガイドとしてＤＤＲシステムメモリについてのガイドラインが記載され、ＤＤＲ−ＳＤＲＡＭの典型的な実装基板として導電パターンの４層構造が示され、実装面としてのトップの信号層、電源層、グランド層、及びボトムの信号層の積層とすることが示されている。
【０００３】
【非特許文献１】JEDEC STANDARD, “stab Series Terminated Logic for 2.5V (SSLT_2)” JESD-9a (Revision for JESD-9), December 2000
【非特許文献２】Intel（登録商標）865G/865GV/865PE/865P Chipset Platform Guide, Document Number 252518-005, March 2004, PP.99-121, 平成１８年６月６日検索, インターネット URL: http://www.intel.com/design/chipsets/designex/25251805.pdf
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記４層構造の実装基板を用いれば電源プレーンとグランドプレーンを形成するのに導電層を２層用いることができ、信号配線層にも２層の導電層を使うことができ、実装基板の設計は容易であるが、コスト低減には限界がある。また、終端電位としてＶｔｔを用いるためには、終端電源生成用のレギュレータ、インダクタ、コンデンサ等の多くの部品を実装基板に追加しななければならず、コストアップに繋がる。２層構造の実装基板を用いてコストを低減するときは、電源プレーンとグランドプレーンを別々に持つことが難しくなり、信号配線に用いることができる配線層も少なくなるので、それによって逆に電源系が不安定になったり、信号ノイズが大きくなったりしないようにするための新たな考慮が必要になる。
【０００５】
本発明の目的は、メモリデバイスとデータ処理デバイスを搭載するのに電源系の安定化と低信号ノイズを保証した２層構造の実装基板を用いた低コストな半導体装置を提供することにある。
【０００６】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００８】
〔１〕《導電パターン２層構造の実装基板》
本発明に係る半導体装置は、実装基板の第１面に、メモリデバイスと前記メモリデバイスをアクセス制御可能なデータ処理デバイスが実装される。前記実装基板は前記第１面とその裏側の第２面に導電パターンが形成された２層の導電パターン構造を有する。前記メモリデバイスはパッケージの対向２辺に外部接続端子として第１電源端子、第１グランド端子、第１データ端子、第１アドレス端子及び第１制御端子を夫々複数個有する。前記データ処理デバイスは外部接続端子として前記第１電源端子、第１グランド端子、第１データ端子、第１アドレス端子及び第１制御端子の夫々に対応する前記第２電源端子、第２グランド端子、第２データ端子、第２アドレス端子及び第２制御端子を有する。前記実装基板は、前記第１電源端子と第２電源端子を接続する電源配線パターン、前記第１データ端子と第２データ端子を接続するデータ配線パターン、前記第１アドレス端子と第２アドレス端子を接続するアドレス配線パターン、及び前記第１制御端子と第２制御端子を接続する制御配線パターンを有する。前記実装基板は前記第２面に導電パターンで形成されたグランドプレーンを有する。前記第１グランド端子と第２グランド端子は前記グランドプレーンに接続する。前記実装基板の第１面において、前記電源配線パターンは、前記メモリデバイスから前記データ処理デバイスに向かう複数の離間した経路を構成し、前記電源配線パターン、データ配線パターン、アドレス配線パターン及び制御配線パターンは夫々非交差状態で配置される。
【０００９】
上記した手段によれば、前記電源配線パターン、データ配線パターン、アドレス配線パターン及び制御配線パターンは夫々非交差状態で配置されるから、実装基板の第１面を用いて専ら電源配線パターンと信号配線パターンを形成することができ、さらに第２面を専らグランドプレーンに用いて、電源の基準であるグランドの安定化を図ることができる。データ配線パターン、アドレス配線パターン及び制御配線パターンは離間された複数の電源配線パターンに並列されたパターンレイアウトを有するから、出力動作に伴って充電電流が流れる信号配線パターンとそのリターンカレントが流れる電源配線パターンとの間に形成される不所望なインダクタンス成分を小さくすることができる。出力動作に伴って放電電流が流れる信号配線パターンに対してはグランドイプレーンがそのリターンカレントパスを確保する。
【００１０】
《メモリデバイスの制御端子及びアドレス端子の２分割振り分け》
本発明の一つの具体的な形態として、前記メモリデバイスは、前記第１データ端子が前記第１アドレス端子及び第１制御端子よりもデータ処理デバイス寄りとなる配置を有し、前記データ処理デバイスにおいて前記第２アドレス端子及び第２制御端子は前記第２データ端子を挟むように配置される。この端子レイアウトにより、第１データ端子、第１アドレス端子及び第１制御端子がメモリデバイスの対向２辺に振り分け配置されていても、前記実装基板の第１面において、前記アドレス配線パターン及び制御配線パターンを前記データ配線パターンを挟むように配置することができるようになり、前記電源配線パターン、データ配線パターン、アドレス配線パターン及び制御配線パターンを夫々非交差状態で配置することが容易になる。
【００１１】
《アドレス及び制御配線パターンを交互に別層化》
本発明の一つの具体的な形態として、前記アドレス配線パターン及び制御配線パターンの一部は、第１アドレス端子及び第１制御端子の配列順に従って交互に別層の導電パターンに振り分けてレイアウトされる。従って、それぞれの導電パターン形成面においてアドレス配線パターン及び制御配線パターンのパターンピッチを第１アドレス端子及び第１制御端子の配列ピッチの大凡２倍で形成することができ、隣接配線パターン間のインダクタンス若しくは容量性カップリングが小さくなる。例えばＴＳＯＰ（Thin Small Outline Package）型のパッケージに封止されたＪＥＤＥＣ（Joint Electron Device Engineering Council）標準の×１６ビット構成のＤＤＲ−ＳＤＲＡＭに代表されるように、第１アドレス端子及び第１制御端子の配列には電源端子及びグランド端子が偏在されることが少ないから、上述のようにアドレス及び制御配線パターンを交互に別層化する意義がある。第１データ端子の配列には電源端子及びグランド端子が偏在される場合が多いから、そのような場合には上述のように配線パターンを交互に別層化するに及ばない。
【００１２】
《アドレス及び制御配線パターン間にグランドシールド配線》
本発明の更に具体的な形態として、前記実装基板はその第１面に、前記アドレス配線パターン及び制御配線パターンの各配線パターンの間に形成されたグランドシールド配線を有し、前記グランドシールド配線は前記グランドプレーンに接続される。グランドシールド配線により、隣接するアドレス及び制御配線パターン間のインダクタンス若しくは容量性カップリングが更に小さくなる。
【００１３】
《相互に別層のアドレス及び制御配線パターンとグランドシールドとの重ね合わせ》
前記アドレス配線パターン及び制御配線パターンのうち前記実装基板のグランドプレーン形成面である第２面に振り分けて形成された配線パターンは、前記実装基板の第１面に形成された前記グランドシールド配線に重なる配置を有する。実装基板の表裏方向におけるインダクタンス若しくは容量性カップリングも小さくなる。
【００１４】
《第１データ端子の配列中の電源端子及びグランド端子の偏在》
本発明の一つの具体的な形態として、前記第１電源端子及び第１グランド端子は前記第１データ端子配列中に偏在配置される。これにより、データ配線パターンのパターンピッチを前記第１データ端子の配列ピッチよりも大きくでき、データ配線パターンを形成するスペースに面積的な余裕を確保することが容易になる。これにより、前記データ配線パターンに対する等長化のための屈曲配線が容易になる。一般的にアドレス及び制御信号に比べてデータの方が厳しいタイミングマージンを持つから、それに対する配線パターンの等長化を行うことには意義がある。
【００１５】
《ＱＦＰ型のデータ処理デバイスの第２電源端子への給電》
本発明の一つの具体的な形態として、前記データ処理デバイスはクワッド・フラット・パッケージ(ＱＦＰ：Quad Flat Package)型のパッケージを有するとき、前記実装基板の第２面に、前記複数個の第２電源端子のうち一部のものを相互に結合する電源端子結合パターンを形成する。実装基板の第１面に信号配線パターンと共に電源配線パターンを形成しなければならないという制約により必要十分な電源配線パターンを形成することができないとき、前記電源端子結合パターンよってそれを補うことができる。データ処理デバイスのパッケージがＱＦＰ型の場合には第２電源端子に代表されるその外部端子はパッケージの辺に沿って一列に配置され、ＱＦＰの性質上外部端子数が制約され、その一辺のほとんど全てが第２電源端子になることもないので、前記電源端子結合パターンを設ける部分に対応してグランドプレーンにスリットが形成されてもその面積はさほど大きくならず、グランド電位を不安定にする要因になる虞は無いと考えられる。
【００１６】
《ＢＧＡ型のデータ処理デバイスの第２電源端子への給電》
本発明の一つの具体的な形態として、前記データ処理デバイスはボール・グリッド・アレイ（ＢＧＡ：Ball Grid Array）型のパッケージを有するときには、前記実装基板の第１面に、前記複数個の第２電源端子のうち一部のものを相互に結合する電源端子結合パターンを形成する。上記同様に、実装基板の第１面に信号配線と共に電源配線パターンを形成しなければならないという制約により必要十分な電源配線パターンを形成できないとき、前記電源端子結合パターンよってそれを補うことができる。特にデータ処理デバイスのパッケージがＢＧＡ型の場合には第２電源端子に代表されるその外部端子はパッケージ面に複数列で同心状に多数配置され、それに応じて第２電源端子も内周部に数多く配置される。このため、グランドプレーンにスリットを形成して前記電源端子結合パターンを設けると、スリットによって分断されるグランドプレーンの面積が大きくなってグランド電位が不安定になる虞を生ずる。この点に関し、ここでは、前記電源端子結合パターンを実装基板の第１面に配置するからその虞はない。
【００１７】
《データ処理デバイスのコア回路用の電源・グランド端子配列》
本発明の一つの具体的な形態として、前記データ処理デバイスはコア回路と、前記コア回路と外部との信号インタフェースを行うための外部インタフェース回路とを有するとき、前記第２電源端子及び第２グランド端子は前記外部インタフェース回路に動作電源を供給し、前記データ処理デバイスはコア回路に動作電源を供給する第３電源端子及び第３グランド端子を有する。このとき、前記第２電源端子及び第２グランド端子は前記第３電源端子と第３グランド端子に挟まれた配置にする。
【００１８】
例えばデータ処理デバイスが第２データ端子にハイレベルからローレベルに変化する信号を出力するとき、電流が第２データ端子（ｓ＿ＤＱ）からデータ処理デバイス内部を通過して第２グランド端子（ｓ＿Ｇｄｄｒ）に流れる。このとき、第３グランド端子（ｓ＿Ｇｃｏｒｅ）及び第３電源端子（ｓ＿Ｖｃｏｒｅ）が第２データ端子（ｓ＿ＤＱ）と第２グランド端子（ｓ＿Ｇｄｄｒ）に挟まれているから、第２データ端子に流れ込む信号電流に対して第２グランド端子にリターン電流が流れる。第３グランド端子（ｓ＿Ｇｃｏｒｅ）及び第３電源端子（ｓ＿Ｖｃｏｒｅ）から見れば隣り合う第２グランド端子のリターン電流の向きと第２データ端子に流れ込む信号電流の向きは逆方になる。これにより、第３グランド端子（ｓ＿Ｇｃｏｒｅ）及び第３電源端子（ｓ＿Ｖｃｏｒｅ）に対する第２グランド端子のリターン電流によるインダクタンスカップリングの影響と、第３グランド端子（ｓ＿Ｇｃｏｒｅ）及び第３電源端子（ｓ＿Ｖｃｏｒｅ）に対する第２データ端子に流れ込む信号電流によるインダクタンスカップリングの影響は相殺し合う関係を持つから、第３電源端子及び第３グランド端子を第２電源端子及び第２グランド端子で挟むレイアウトに比べて、外部インタフェース回路の出力動作時に発生するコア回路の動作電源ノイズを小さくすることができる。同様に、データ処理デバイスが第２データ端子にローレベルからハイレベルに変化する信号を出力するとき、電流が第２電源端子（Ｖｄｄｒ）からデータ処理デバイス内部を通過して第２データ端子（ＤＱ）に流れる。このとき、第３グランド端子（ｓ＿Ｇｃｏｒｅ）及び第３電源端子（ｓ＿Ｖｃｏｒｅ）が第２データ端子（ｓ＿ＤＱ）と第２電源端子（ｓ＿Ｖｄｄｒ）に挟まれているから、第２データ端子から出力される信号電流に対して第２電源端子にリターン電流が流れ込む。第３グランド端子（ｓ＿Ｇｃｏｒｅ）及び第３電源端子（ｓ＿Ｖｃｏｒｅ）から見れば隣り合う第２電源端子のリターン電流の向きと第２データ端子から出力される信号電流の向きは逆方になる。これにより、第３グランド端子（ｓ＿Ｇｃｏｒｅ）及び第３電源端子（ｓ＿Ｖｃｏｒｅ）に対する第２電源端子のリターン電流によるインダクタンスカップリングの影響と、第３グランド端子（ｓ＿Ｇｃｏｒｅ）及び第３電源端子（ｓ＿Ｖｃｏｒｅ）に対する第２データ端子から出力される信号電流によるインダクタンスカップリングの影響は相殺し合う関係を持つから、第３電源端子及び第３グランド端子を第２電源端子及び第２グランド端子で挟むレイアウトに比べて、外部インタフェース回路の出力動作時に発生するコア回路の動作電源ノイズを小さくすることができる。
【００１９】
この作用は、第３電源端子及び第３グランド端子に対する第２電源端子及び第２グランド端子の隣接形態が下記のいずれの場合であっても同様である。第１の隣接形態は、前記第２電源端子及び第２グランド端子が前記第３電源端子と第３グランド端子とに挟まれた配置において、前記第３電源端子が前記第２電源端子に隣接され、前記第３グランド端子が前記第２グランド端子に隣接され、前記第３電源端子が前記第２データ端子に隣接され、前記第３グランド端子が前記第２データ端子に隣接された態様である。第２の隣接形態は、前記第２電源端子及び第２グランド端子が前記第３電源端子と第３グランド端子とに挟まれた配置において、前記第３電源端子が前記第２グランド端子に隣接され、前記第３グランド端子が前記第２電源端子に隣接され、前記第３電源端子が前記第２データ端子に隣接され、前記第３グランド端子が前記第２データ端子に隣接された態様である。
【００２０】
《バイパスコンデンサ》
本発明の一つの具体的な形態として、前記データ処理デバイスはコア回路と、前記コア回路と外部との信号インタフェースを行うための外部インタフェース回路とを有する。前記第２電源端子及び第２グランド端子は前記外部インタフェース回路に動作電源を供給し、前記データ処理デバイスはコア回路に動作電源を供給する第３電源端子及び第３グランド端子を有する。さらに、前記実装基板の第２面に搭載されたバイパスコンデンサと、前記実装基板を貫通して前記バイパスコンデンサの一方のコンデンサ端子を前記第２グランド端子又は第３グランド端子に接続する導電性グランド貫通孔と、前記実装基板を貫通して前記バイパスコンデンサの他方のコンデンサ端子を前記第２電源端子又は第３電源端子に接続する導電性電源貫通孔とを有する。前記導電性グランド貫通孔はメモリデバイス寄りに配置され、前記導電性電源貫通孔はデータ処理デバイス寄りに配置される。これよれば、メモリデバイスとデータ処理デバイスとの間のグランド側のリターンカレントパスが形成されるグランドプレーンにおいて、グランドプレーンにグランド端子を接続する導電性グランド貫通孔とメモリデバイスとの間には、導電性電源貫通孔を逃げるためのスリットが介在されず、グランド側のリターンカレントの通路は狭くならずグランドノイズが大きくなることを抑制することができる。さらに、データ処理デバイスの第２電源端子への電源供給系のインピーダンスはグランドプレーンのインピーダンスに比べてはるかに大きいという事情の下では、前記バイパスコンデンサは電源系でのリターンカレントに伴う電源ノイズをインピーダンスの小さなグランドプレーンに吸収するという機能を持つ。このとき、バイパスコンデンサのグランド側には上述のようにメモリデバイスとの間に大きなリターンカレントパスが確保されているので、バイパスコンデンサによる電源系ノイズの吸収を効率的に行なうことができる。
【００２１】
《参照電位発生回路》
本発明の一つの具体的な形態として、前記データ処理デバイスは参照電圧の第１入力端子を有し、前記メモリデバイスは参照電圧の第２入力端子を有し、前記実装基板は前記第１入力端子に参照電圧を供給する第１参照電圧発生回路と、前記第２入力端子に参照電圧を供給する第２参照電圧発生回路とを別々に備える。一つの参照電位発生回路で生成した参照電位をメモリデバイスとデータ処理デバイスの双方に分配する場合に比べて配線の引き回しが少なくなる。前記第１参照電圧発生回路は前記データ処理デバイスのチップコーナー部近傍に配置するのがよい。通常はデッドスペースになることが多い実装基板上のチップコーナー部近傍を有効利用することによって実装基板のサイズ縮小に寄与することができる。
【００２２】
〔２〕本発明の別の観点による半導体装置は、実装基板の第１面に実装されたメモリデバイスと前記メモリデバイスをアクセス制御可能なデータ処理デバイスを有する。前記実装基板は前記第１面とその裏側の第２面に導電パターンが形成された２層の導電パターン構造を有する。前記メモリデバイスはパッケージの対向２辺に外部接続端子として第１電源端子、第１グランド端子、第１データ端子、第１アドレス端子及び第１制御端子を有し、前記第１データ端子が前記第１アドレス端子及び第１制御端子よりもデータ処理デバイス寄りとなる配置を有する。前記データ処理デバイスは外部接続端子として前記第１電源端子、第１グランド端子、第１データ端子、第１アドレス端子及び第１制御端子の夫々に対応する前記第２電源端子、第２グランド端子、第２データ端子、第２アドレス端子及び第２制御端子を有し、前記第２アドレス端子及び第２制御端子は前記第２データ端子を挟むように配置される。前記実装基板は、その第１面に並列配置された、前記第１電源端子と第２電源端子を接続する電源配線パターン、前記第１データ端子と第２データ端子を接続するデータ配線パターン、前記第１アドレス端子と第２アドレス端子を接続するアドレス配線パターン、及び前記第１制御端子と第２制御端子を接続する制御配線パターンを有する。
【００２３】
前記実装基板の第１面において、前記電源配線パターンは、並列配置された前記データ配線パターン、アドレス配線パターン及び制御配線パターンの並列経路の中央部を通る経路と最外部を通る経路を少なくとも有する。
【００２４】
〔３〕本発明の更に別の観点による半導体装置は、実装基板の第１面に実装されたメモリデバイスと前記メモリデバイスをアクセス制御可能なデータ処理デバイスを有する。前記実装基板は２層の導電パターン構造を有し、前記第１面には前記メモリデバイスと前記データ処理デバイスを接続する信号配線パターンと電源配線パターンを有し、第２面にはグランドプレーンを有する。実装基板の第１面において、前記電源配線パターンは、前記メモリデバイスから前記データ処理デバイスに向かう複数の離間した経路を構成し、前記電源配線パターン及び信号配線パターンは夫々非交差状態で並列配置され、前記電源配線パターンは、並列配置された前記信号配線パターンの並列経路の中央部を通る経路とその最外部を通る経路を少なくとも有する。
【発明の効果】
【００２５】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２６】
すなわち、メモリデバイスとデータ処理デバイスを搭載するのに電源系の安定化と低信号ノイズを保証した２層構造の実装基板を用いた低コストな半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００２７】
《システム構成》
図１には本発明の一例に係る半導体装置のブロックダイヤグラムが示される。半導体装置１は実装基板２の第１面（部品面）に、例えばデータ処理デバイス３、ＤＤＲ−ＳＤＲＡＭ４、フラッシュメモリ（ＦＬＳＨ）５、インタフェースコネクタ（ＴＣＮＣＴ、ＶＣＮＣＴ、ＡＣＮＣＴ、ＰＣＮＣＴ）６〜９を備える。
【００２８】
データ処理デバイス３は例えばディジタルＴＶ用のビデオ制御、音声制御、及びチューニング制御を行うためのシステムが一つの半導体チップにオンチップされたＳＯＣ（System On Chip）として構成されたカスタム品である。制限されないが、そのパッケージは低コストを狙ってＱＦＰ型とされ、パッケージの周囲に一列に多数のリード端子が配置されている。
【００２９】
データ処理デバイス３はコア回路（ＣＯＲＥ）３Ａと外部インタフェース回路（ＥＸＩＦ）３Ｂに大別される。コア回路３Ａには、特に図示はしないが、全体的な制御を行うプロセッサ、メモリコントローラ、チューニング制御部、ビデオ制御部、音声制御部、及びその他の周辺回路を備える。外部インタフェース回路３Ｂはメモリコントローラ、チューニング制御部、ビデオ制御部、音声制御部、及びその他の周辺回路に対応して各種入出力バッファ（図示せず）を備え、入出力バッファは信号配線（ＤＩＦＬ、ＦＩＦＬ、ＴＩＦＬ、ＶＩＦＬ、ＡＩＦＬ、ＰＩＦＬ）を介して対応するＤＤＲ−ＳＤＲＡＭ、ＦＬＳＨ、インタフェースコネクタ（ＴＣＮＣＴ、ＶＣＮＣＴ、ＡＣＮＣＴ、ＰＣＮＣＴ）６〜９に結合される。コア回路３Ａの動作電源電圧は例えば１Ｖであり、外部インタフェース回路３Ｂの動作電源電圧はこれに接続される外部回路の動作電源電圧に対応され、例えば２．５Ｖの回路部分と３.３Ｖに回路に大別される。尚、コア回路３Ａと外部インタフェース回路３Ｂとの間にはレベルアップシフタ及びレベルダウンシフタのようなレベル変換回路が配置されていることは言うまでもない。
【００３０】
ＤＤＲ−ＳＤＲＡＭ４はデータ処理デバイス３のワーク領域若しくはフレームバッファ等に利用されるダイナミック型のメモリであり、クロック信号に同期動作される。ＤＤＲ−ＳＤＲＡＭ４は例えば、JEDEC STANDARD, “stab Series Terminated Logic for 2.5V (SSLT_2)” JESD-9a (Revision for JESD-9), December 2000等の規格に従ったＪＥＤＥＣ標準の機能と端子配列を有し、パッケージは同じく低コストを狙ってＴＳＯＰ型とされる。例えばＤＤＲ−ＳＤＲＡＭ４の動作電源電圧を２．５Ｖとすると、信号配線ＤＩＦＬに接続される外部インタフェース回路３ＢにおけるＤＤＲ−ＳＤＲＡＭインタフェース回路の動作電源は２．５Ｖになっている。ＤＤＲ−ＳＤＲＡＭ４は、前記プロセッサやビデオ制御部等からのアクセス要求に応答するメモリコントローラによる制御を受けてアクセスされる。
【００３１】
フラッシュメモリ５はデータ処理デバイス３のプロセッサ等が実行する動作プログラム、更には制御データテーブル等の格納に利用される。フラッシュメモリ５は、前記プロセッサやビデオ制御部等からのアクセス要求に応答するメモリコントローラによる制御を受けてアクセスされる。
【００３２】
図１には図示を省略してあるが実装基板の裏面である第２面（半田面）にはバイパスコンデンサや抵抗素子が搭載されている。
【００３３】
前記実装基板２は低コストを狙って前記第１面とその第２面に導電パターンが形成された２層の導電パターン構造（２層構造）とされる。導電パターンを２層しか形成できないということは、電源プレーンとグランドプレーンを別々に持つことが難しくなり、信号配線に用いることができる配線層も少なくなる。その影響はＤＤＲ動作される前記ＤＤＲ−ＳＤＲＳＡＭ４の高速動作性能に特に関係するので、データ処理デバイス３とＤＤＲ−ＳＤＲＡＭ４との間の信号や電源供給のための配線パターン構成には、それによって電源系が不安定になったり、信号ノイズが大きくなったりしないようにするための幾つかの考慮が払われている。以下、その観点に立って、図１の２点差線で示される領域ＡＥＲ１における実装基板の構成について詳述する。
【００３４】
《非交差配線構造》
図２には第１面（部品面）におけるデータ処理デバイス３とＤＤＲ−ＳＤＲＡＭ４との間の信号や電源供給のための配線パターンの構成を平面的に例示する。図３は図１に対応する第２面（半田面）に平面的レイアウト構成を示す。図２では便宜上データ処理デバイス３及びＤＤＲ−ＳＤＲＡＭ４はその輪郭とリード端子を除いて透明体として図示してある。図４には配線パターンで接続されるデータ処理デバイス３とＤＤＲ−ＳＤＲＡＭ４の外部端子の配列とその接続形態を模式的に例示する。
【００３５】
実装基板２の第２面には図３に示されるように専らグランドプレーン１００の形成に割り当てられ、実装基板２の第１面には図２に示されるようにほとんど信号配線パターンと電源配線パターンの形成に割り当てられる。
【００３６】
図２において２００はコア回路３Ａの動作電源電圧が印可されるコア回路用電源配線パターンであり、データ処理デバイス３の下に形成される。外部インタフェース回路３Ｂが備えるＤＤＲ−ＳＤＲＡＭインタフェース回路とＤＤＲ−ＳＤＲＡＭ４に動作電源電圧を供給するために、ＤＤＲ−ＳＤＲＡＭ４の下には比較的大きな面積の電源パターン３００が確保され、そこからデータ処理デバイス３に向かって電源配線パターン３０１〜３０５が延在され、メモリデバイスの下から前記対向２辺の外側をそれぞれ迂回して電源配線パターン３０６，３０７延在される。電源配線パターン３０１〜３０７の間に各種信号配線パターンが非交差状態で形成されている。
【００３７】
図４に基づいてデータ処理デバイス３とＤＤＲ−ＳＤＲＡＭ４の外部端子の配列について説明する。ｄ＿ＤＱ０〜ｄ＿ＤＱ１５はデータ端子、ｄ＿Ａ０〜ｄ＿Ａ１２はアドレス端子、ｄ＿ＵＤＱＳ（上位データストローブ），ｄ＿ＬＤＱＳ（下位データストローブ），ｄ＿ＵＤＭ（上位データマスク），ｄ＿ＬＤＭ（下位データマスク），ｄ＿ＣＫＥ（クロックイネーブル），ｄ＿ＷＥＮ（ライトイネーブル），ｄ＿ＣＡＳＮ（カラム・アドレス・ストローブ），ｄ＿ＲＡＳＮ（ロウ・アドレス・ストローブ），ｄ＿ＣＳ０（チップセレクト），ｄ＿ＣＫ（非反転クロック），ｄ＿ＣＫＮ（反転クロック）は制御端子である。ｄ＿Ｖｄｄｒは電源端子、ｄ＿Ｇｄｄｒはグランド端子である。ＤＤＲ−ＳＤＲＡＭ４の外部端子配列は上記ＪＥＤＥＣ標準に準拠され、ＴＳＯＰ型パッケージの長手方向に沿った対向２辺４０，４１に配列され、各辺４０，４１にはデータ系、制御系、及びアドレス系の端子がその順位配置されている。データ系の外部端子列には比較的多くの電源端子ｄ＿Ｖｄｄｒ及びグランド端子ｄ＿Ｇｄｄｒが偏在配置される。特にデータ端子ｄ＿ＤＱ０〜ｄ＿ＤＱ１５がデータ処理デバイス３に近くなるようにデータ処理デバイス３に対するＤＤＲ−ＳＤＲＡＭ４の向きが選択されている。
【００３８】
前記データ処理デバイスは、ＤＤＲ−ＳＤＲＡＭの外部端子に対応する外部端子として、電源端子ｓ＿Ｖｄｄｒ、グランド端子ｓ＿Ｇｄｄｒ、データ端子ｓ＿ＤＱ０〜ｓ＿ＤＱ１５、アドレス端子ｓ＿Ａ０〜ｓ＿Ａ１２、及び制御端子ｓ＿ＵＤＱＳ，ｓ＿ＬＤＱＳ，ｓ＿ＵＤＭ，ｓ＿ＬＤＭ，ｓ＿ＣＫＥ，ｓ＿ＷＥＮ，ｓ＿ＣＡＳＮ，ｓ＿ＲＡＳＮ，ｓ＿ＣＳ０，ｓ＿ＣＫ，ｓ＿ＣＫＮを備える。これらの外部端子はＤＤＲ−ＳＤＲＡＭ４に対向する１辺３０と隣の１辺３１に配置され、その配列は、メモリデバイス４とデータ処理デバイス３の対応端子を接続するための配線パターンを交差させないように、メモリデバイス４の外部端子配列との関係が考慮されている。
【００３９】
第１に考慮されている点は、前記ＤＤＲ−ＳＤＲＡＭ４におけるデータ端子ｄ＿ＤＱ０〜ｄ＿ＤＱ１５がｄ＿ＵＤＱＳに代表される制御端子及びアドレス端子ｄ＿Ａ０〜ｄ＿Ａ１２よりもデータ処理デバイス３寄りとなる配置を有することに呼応して、前記データ処理デバイス３においては、ｓ＿ＵＤＱＳに代表される制御端子および前記アドレス端子ｓ＿Ａ０〜ｓ＿Ａ１２は前記データ端子ｓ＿ＤＱ０〜ｓ＿ＤＱ１５を挟むように配置される。例えばＤＤＲ−ＳＤＲＡＭ４の辺４０に沿って配置されたｄ＿ＵＤＱＳ〜ｄ＿Ａ４までのアドレス端子及び制御端子の配列順序の向きを矢印Ａｄ方向とすると、これに対応するデータ処理デバイス３のｓ＿ＵＤＱＳ〜ｓ＿Ａ４までのアドレス端子及び制御端子の配列順序の向きは矢印Ａｓ方向なる。同様に、ＤＤＲ−ＳＤＲＡＭ４の辺４１に沿って配置されたｄ＿ＬＤＱＳ〜ｄ＿Ａ３までのアドレス端子及び制御端子の配列順序の向きを矢印Ｂｄ方向とすると、これに対応するデータ処理デバイス３のｓ＿ＬＤＱＳ〜ｓ＿Ａ３までのアドレス端子及び制御端子の配列順序の向きは矢印Ｂｓ方向なる。これにより、実装基板２の第１面において、ｄ＿ＵＤＱＳ〜ｄ＿Ａ４までのアドレス端子及び制御端子とｓ＿ＵＤＱＳ〜ｓ＿Ａ４までのアドレス端子及び制御端子をそれぞれ接続する配線パターンＬ＿ＣＡ１を交差せずに形成することができ、同様に、ｄ＿ＬＤＱＳ〜ｄ＿Ａ３までのアドレス端子及び制御端子とｓ＿ＬＤＱＳ〜ｓ＿Ａ３までのアドレス端子及び制御端子をそれぞれ接続する配線パターンＬ＿ＣＡ２を交差せずに形成することができる。
【００４０】
第２に考慮されている点は、ＤＤＲ−ＳＤＲＡＭ４のデータ端子ｄ＿ＤＱ０〜ｄ＿ＤＱ１５に結合するデータ配線パターンＬ＿ＤＱ０〜Ｌ＿ＤＱ１５の引出し方向を部分的に逆方向にしていることである。例えば、図２のＤＤＲ−ＳＤＲＡＭ４近傍の領域を拡大した図５にも示されるように、ＤＤＲ−ＳＤＲＡＭ４のデータ端子ｄ＿ＤＱ１５〜ｄ＿ＤＱ１３のデータ配線パターンＬ＿ＤＱ１５〜Ｌ＿ＤＱ１３は辺４０に対してチップの外側、データ端子ｄ＿ＤＱ１２〜ｄ＿ＤＱ９のデータ配線パターンＬ＿ＤＱ１２〜Ｌ＿ＤＱ９は辺４０に対してチップの内側、データ端子ｄ＿ＤＱ８のデータ配線パターンＬ＿ＤＱ８は辺４０に対してチップの外側になっている。この例ではそれぞれ引き出し方向を変える地点には電源端子ｄ＿Ｖｄｄｒが配置されていて、電源端子ｄ＿Ｖｄｄｒに接続する電源配線パターン３０２，３０３の引き出し方向も同じように変更されている。これは、ＤＤＲ−ＳＤＲＡＭ４の外部端子の配列方向とデータ処理デバイス３の外部端子の配列方向が交差する関係にあることを考慮して、交差することなく配線パターンを形成するスペースに無駄が無いようにするためである。
【００４１】
ＤＤＲ−ＳＤＲＡＭ４とデータ処理デバイス３を接続する上記信号配線パターン及び電源配線パターンの構造によれば、前記電源配線パターン３００〜３０７、データ配線パターンＬ＿ＤＱ０〜Ｌ＿ＤＱ１５、アドレス配線パターン及び制御配線パターンＬ＿ＣＡ１．Ｌ＿ＣＡ２は夫々非交差状態で配置されるから、実装基板２の第１面を用いて専ら電源配線パターンと信号配線パターンを形成することができ、さらに第２面を専らグランドプレーン１００に用いて、電源の基準であるグランド電位Ｇｄｄｒ、Ｇｃｏｒｅの安定化を図ることができる。前記電源配線パターン３００〜３０７、データ配線パターンＬ＿ＤＱ０〜Ｌ＿ＤＱ１５、アドレス配線パターン及び制御配線パターンＬ＿ＣＡ１．Ｌ＿ＣＡ２は中央部と外側に配置された電源配線パターン３００〜３０７にほぼ沿ったパターンレイアウトを有するから、データ処理デバイス３又はＤＤＲ−ＳＤＲＡＮ４による出力動作に伴って充電電流が流れる信号配線パターンとそのリターンカレントが流れる電源配線パターン３００〜３０７との間に形成される不所望なインダクタンス成分を小さくすることができる。データ処理デバイス３又はＤＤＲ−ＳＤＲＡＮ４による出力動作に伴って放電電流が流れる信号配線パターンに対してはグランドイプレーン１００によってそのリターンカレントパスが確保可能になる。
【００４２】
《アドレス及び制御配線パターンを交互に別層化》
図４に示された前記アドレス配線パターン及び制御配線パターンＬ＿ＣＡ１，Ｌ＿ＣＡ２の一部は、図２及び図３に示されるようにその配列順に従って交互に第１面と第２面の導電パターンに振り分けてレイアウトされる。即ち、アドレス配線パターン及び制御配線パターンＬ＿ＣＡ１のうち図２に例示されるように配線パターンＬ＿Ａ４，Ｌ＿Ａ６，Ｌ＿Ａ８，Ｌ＿Ａ１１，Ｌ＿ＣＫＥ，Ｌ＿ＣＫ，Ｌ＿ＣＫＮ，Ｌ＿ＵＤＭ，Ｌ＿ＵＤＱＳは第１面（部品面）に形成され、配線パターンＬ＿Ａ５，Ｌ＿Ａ７，Ｌ＿Ａ９，Ｌ＿Ａ１２は第２面（半田面）に形成される。また、アドレス配線パターン及び制御配線パターンＬ＿ＣＡ２のうち図２に例示されるように配線パターンＬ＿Ａ３，Ｌ＿Ａ１，Ｌ＿Ａ１０，Ｌ＿ＢＡ０，Ｌ＿ＲＡＳＮ，Ｌ＿ＷＥＮ，Ｌ＿ＬＤＭ，Ｌ＿ＬＤＱＳは第１面（部品面）に形成され、配線パターンＬ＿Ａ２，Ｌ＿Ａ１０，Ｌ＿ＢＡ１，Ｌ＿ＣＳ０，Ｌ＿ＣＡＳＮは第２面（半田面）に形成される。当然第２面において配線パターンＬ＿Ａ２，Ｌ＿Ａ１０，Ｌ＿ＢＡ１，Ｌ＿ＣＳ０，Ｌ＿ＣＡＳＮが形成されるグランドプレーン１００の部分にはスリットが形成され、電気的に絶縁されている。
【００４３】
これによれば、第１面および第２面においてアドレス配線パターンＬ＿Ａ０〜Ｌ＿Ａ１１とＬ＿ＣＫＥ，Ｌ＿ＲＡＳＮに代表される制御配線パターンとのパターンピッチを第１アドレス端子ｄ＿Ａ０〜ｄ＿Ａ１１とｄ＿ＣＫＥ，ｄ＿ＲＡＳＮに代表される第１制御端子の配列ピッチの大凡２倍で形成することができ、隣接配線パターン間のインダクタンス若しくは容量性カップリングを小さくすることができる。ＴＳＯＰ型のパッケージに封止されたＪＥＤＥＣ標準の×１６ビット構成のＤＤＲ−ＳＤＲＡＭに代表されるように、第１アドレス端子ｄ＿Ａ０〜ｄ＿Ａ１１とｄ＿ＣＫＥ，ｄ＿ＲＡＳＮに代表される第１制御端子との配列には電源端子及びグランド端子が偏在されることが少ないから、上述のようにアドレス配線パターンＬ＿Ａ０〜Ｌ＿Ａ１１とＬ＿ＣＫＥ，Ｌ＿ＲＡＳＮに代表される制御配線パターンとを交互に第１面と第２面に別層化する意義がある。データ端子ｄ＿ＤＱ０〜ＤＱ１５の配列には電源端子ｄ＿Ｖｄｄｒが多いから、データ配線間には電源配線パターンを存在させることができるので、そのような場合には上述のように配線パターンを交互に別層化するに及ばない。
【００４４】
《アドレス及び制御配線パターン間のグランドシールド配線》
前述のように実装基板２の第２面にはグランドプレーン１０が形成され、ＤＤＲ−ＳＤＲＡＭ４のグランド端子ｄ＿Ｇｄｄｒとデータ処理デバイス３のグランド端子ｄ＿Ｖｄｄｒは導電性貫通孔としてのスルーホール（貫通ビア）を介してグランドパターン１００に接続される。図２に示されるように、前記実装基板２の第１面に形成された配線パターンＬ＿Ａ４，Ｌ＿Ａ６，Ｌ＿Ａ８，Ｌ＿Ａ１１，Ｌ＿ＣＫＥ，Ｌ＿ＣＫの各配線パターンの間、そして配線パターンＬ＿Ａ３，Ｌ＿Ａ１，Ｌ＿Ａ１０，Ｌ＿ＢＡ０，Ｌ＿ＲＡＳＮ，Ｌ＿ＷＥＮの各配線パターンの間にはグランドシールド配線Ｌ＿ＧＳＬＤが形成されている。グランドシールド配線Ｌ＿ＧＳＬＤはスルーホールにて前記グランドプレーン１００に接続される。このグランドシールド配線Ｌ＿ＧＳＬＤにより、隣接するアドレス配線パターン及び制御配線パターン間のインダクタンス若しくは容量性カップリングを更に小さくすることができる。
【００４５】
前記グランドシールド配線Ｌ＿ＧＳＬＤの裏には前記第２面（半田面）に形成された図３の前記配線パターンＬ＿Ａ５，Ｌ＿Ａ７，Ｌ＿Ａ９，Ｌ＿Ａ１２，Ｌ＿Ａ２，Ｌ＿Ａ１０，Ｌ＿ＢＡ１，Ｌ＿ＣＳ０，Ｌ＿ＣＡＳＮが配置される。図６及び図７には上記配線パターンとグランドシールド配線Ｌ＿ＧＳＬＤとの配置関係が拡大して図示される。ＴＨ＿ＧＳはグランドシールド配線Ｌ＿ＧＳＬＤをグランドプレーン１００に接続するスルーホールである。第２面に振り分けて形成された配線パターンＬ＿Ａ５，Ｌ＿Ａ７，Ｌ＿Ａ９，Ｌ＿Ａ１２，Ｌ＿Ａ２，Ｌ＿Ａ１０，Ｌ＿ＢＡ１，Ｌ＿ＣＳ０，Ｌ＿ＣＡＳＮは、前記実装基板の第１面に形成された前記グランドシールド配線Ｌ＿ＧＳＬに重なる配置を有するから、実装基板２の表裏方向におけるインダクタンス若しくは容量性カップリングも小さくなる。
【００４６】
アドレス及び制御配線パターン間の干渉は前記グランドシールド配線Ｌ＿ＧＳＬ等によって低減される。この構成はＤＲ−ＳＤＲＡＭ４におけるデータ配線パターンＬ＿ＤＱ０〜Ｌ＿ＤＱ１５には採用していない。これは、ＤＤＲ−ＳＤＲＡＭ４におけるデータ端子ｄ＿ＱＤ０〜ｄ＿ＱＤ１５の配列に電源端子ｄ＿Ｖｄｄｒ及びグランド端子ｄ＿Ｇｄｄｒが偏在されているからである。これにより、データ配線パターンＬ＿ＤＱ０〜Ｌ＿ＤＱ１５のパターンピッチを前記データ端子ｄ＿ＱＤ０〜ｄ＿ＱＤ１５の配列ピッチよりも大きくでき、データ配線パターンＬ＿ＤＱ０〜Ｌ＿ＤＱ１５を形成するスペースに面積的な余裕を確保することが容易になるからである。さらに、前記データ配線パターンＬ＿ＤＱ０〜Ｌ＿ＤＱ１５に対する等長化のための屈曲配線が容易になる。ＤＤＲ−ＳＤＲＡＭ４においてアドレス及び制御信号に比べてデータの方が厳しいタイミングマージンを持つから、データ配線パターンＬ＿ＤＱ０〜Ｌ＿ＤＱ１５に対する配線パターンの等長化を行うことは意義がある。
【００４７】
《データ処理デバイスの電源端子ｄ＿Ｖｄｄｒへの給電》
図４において前記データ処理デバイス３の電源端子ｓ＿Ｖｄｄｒは電源配線パターン３００〜３０７に直結されるものが代表的に図示されているが、実際には辺３０，３１には必要量の給電を受けるために図４には図示を省略した他の電源端子ｓ＿Ｖｄｄｒが配置されている。そのような電源端子に給電を行なうため、更に、近辺に電源端子ｓ＿Ｖｄｄｒを相互に結合するために、図３に例示されるように前記実装基板２の第２面（半田面）には、電源端子ｓ＿Ｖｄｄｒのうち一部のものを相互に結合する電源端子結合パターンＬ＿Ｖｄｄｒを有する。電源端子結合パターンＬ＿Ｖｄｄｒはグランドプレーン１００とは電気的に分離されている。実装基板２の第１面に電源配線パターン３００〜３０７を形成するという制約により必要十分な電源配線パターンを形成することができないとき、前記電源端子結合パターンＬ＿Ｖｄｄｒよってそれを補うことができる。データ処理デバイス３のパッケージがＱＦＰ型の場合には電源端子ｓ＿Ｖｄｄｒに代表されるその外部端子はパッケージの辺に沿って一列に配置され、ＱＦＰの性質上外部端子数が制約され、その一辺のほとんど全てが電源端子ｓ＿Ｖｄｄｒになることもないので、前記電源端子結合パターンＬ＿Ｖｄｄｒを設ける部分に対応してグランドプレーン１００にスリットが形成されてもその面積はさほど大きくならず、グランド電位Ｇｄｄｒを不安定にする要因になる虞は無いと考えられる。
【００４８】
《データ処理デバイスのコア回路用の電源・グランド端子配列》
前記データ処理デバイスにおける前記電源端子ｓ＿Ｖｄｄｒ及びグランド端子ｓ＿Ｇｄｄｒは前記外部インタフェース回路ＥＸＩＦ３ＢのＤＤＲ−ＳＤＲＡＭ４のため入出力回路に動作電源を供給する。図４には図示を省略したが前記データ処理デバイス３はコア回路３Ａに動作電源を供給する電源端子（第３電源端子）ｓ＿Ｖｃｏｒｅ及びグランド端子（第３グランド端子）ｓ＿Ｇｃｏｒｅを有する。図８には電源端子ｓ＿Ｖｃｏｒｅ及びグランド端子ｓ＿Ｇｃｏｒｅと、電源端子ｓ＿Ｖｄｄｒ及びグランド端子ｓ＿Ｇｄｄｒとの配置関係が例示される。
【００４９】
例えば図８の領域ＡＥＲ２においては電源端子ｓ＿Ｖｄｄｒ及びグランド端子ｓ＿Ｇｄｄｒは前記電源端子ｓ＿Ｖｃｏｒｅとグランド端子ｓ＿Ｇｃｏｒｅに挟まれている。電源端子ｓ＿Ｖｃｏｒｅの外側の隣にはデータ端子ｓ＿ＤＱ５が配置され、グランド端子ｓ＿Ｇｃｏｒｅの外側の隣にはデータ端子ｓ＿ＤＱ３が配置される。領域ＡＥＲ２の配置において例えば、データ処理デバイス３がデータ端子ｓ＿ＤＱ５にハイレベルからローレベルに変化する信号を出力するとき、電流がデータ端子ｓ＿ＤＱ５からデータ処理デバイス３に流れ込んでその内部を通過しグランド端子ｓ＿Ｇｄｄｒに流れる。このとき、コア用の電源端子ｓ＿Ｖｃｏｒｅはデータ端子ｓ＿ＤＱ５とＤＤＲインタフェース用のグランド端子ｓ＿Ｇｄｄｒ（Ｇｄｄｒ）に挟まれている。前記データ端子ｓ＿ＤＱ５に流れ込む信号電流に対してＤＤＲ用のグランド端子ｓ＿Ｇｄｄｒにリターン電流が流れる。コア用の電源端子ｓ＿Ｖｃｏｒｅから見れば隣り合うグランド端子ｓ＿Ｇｄｄｒのリターン電流の向きとデータ端子ｓ＿ＤＱ５に流れ込む信号電流の向きは逆方になる。これにより、コア用の電源端子ｓ＿Ｖｃｏｒｅに対するＤＤＲ用のグランド端子ｓ＿Ｇｄｄｒのリターン電流によるインダクタンスカップリングの影響と、コア用の電源端子ｓ＿Ｖｃｏｒｅに対するＤＤＲ用のデータ端子ｓ＿ＤＱ５に流れ込む信号電流によるインダクタンスカップリングの影響は相殺し合う関係を持つから、コア用の電源端子ｓ＿Ｖｃｏｒｅ及びグランド端子ｓ＿ＧｃｏｒｅをＤＤＲ用の電源端子ｓ＿Ｖｄｄ及びグランド端子ｓ＿Ｇｄｄｒで挟むような他の電源端子レイアウトに比べて、外部インタフェース回路３ＢのＤＤＲ用出力動作時に発生するコア回路３Ａの動作電源ノイズを小さくすることができる。このとき、反対側のデータ端子ｓ＿ＤＱ４もハイレベルからローレベルに変化する信号を出力する場合にも、コア用のグランド端子ｓ＿Ｇｃｏｒｅに対して同様の作用によりノイズの回り込みを低減することができる。
【００５０】
同様に、データ処理デバイス３がデータ端子ＤＱ４にローレベルからハイレベルに変化する信号を出力するとき、電流がＤＤＲ用の電源端子ｓ＿Ｖｄｄｒからデータ処理デバイス３の内部を通過してデータ端子ｓ＿ＤＱ４に流れる。このとき、コア用にグランド端子ｓ＿Ｇｃｏｒｅがデータ端子ｓ＿ＤＱ４とＤＤＲ用の電源端子ｓ＿Ｖｄｄｒに挟まれている。データ端子ｓ＿ＤＱ４から出力される信号電流に対してＤＤＲ用の電源端子ｓ＿Ｖｄｄｒにリターン電流が流れ込む。コア用のグランド端子ｓ＿Ｇｃｏｒｅから見れば隣り合う電源端子ｓ＿Ｖｄｄｒのリターン電流の向きとデータ端子ｓ＿ＤＱ４から出力される信号電流の向きは逆方になる。これにより、コア用のグランド端子ｓ＿Ｇｃｏｒｅに対するＤＤＲ用の電源端子ｓ＿Ｖｄｄｒのリターン電流によるインダクタンスカップリングの影響と、コア用のグランド端子ｓ＿Ｇｃｏｒｅに対するデータ端子ｓ＿ＤＱ４から出力される信号電流によるインダクタンスカップリングの影響は相殺し合う関係を持つから、コア用の電源端子ｓ＿Ｖｃｏｒｅ及びグランド端子ｓ＿ＧｃｏｒｅをＤＤＲ用の電源端子ｓ＿Ｖｄｄ及びグランド端子ｓ＿Ｇｄｄｒで挟むような他の電源端子レイアウトに比べて、外部インタフェース回路３ＢのＤＤＲ用出力動作時に発生するコア回路３Ａの動作電源ノイズを小さくすることができる。このとき、反対側のデータ端子ｓ＿ＤＱ５もローレベルからハイレベルに変化する信号を出力する場合にも、コア用の電源端子ｓ＿Ｖｃｏｒｅに対しても同様の作用によりノイズの回り込みを低減することができる。
【００５１】
特に図示はしないが、コア用電源端子ｓ＿ＶｃｏｒｅにＤＤＲ用電源端子ｓ＿Ｖｄｄｒが隣接し且つコア用グランド端子ＧｃｏｒｅにＤＤＲ用グランド端子ｓ＿Ｇｖｄｄｒが隣接する場合も同様の作用及び効果を得ることができる。
【００５２】
図９には図８の領域ＡＥＲ２における端子配列Ｐ１（ｓ＿ＤＱ６），Ｐ２（ｓ＿ＤＱ５），Ｐ３（ｓ＿Ｖｃｏｒｅ），Ｐ４（ｓ＿Ｇｄｄｒ），Ｐ５（ｓ＿Ｖｄｄｒ），Ｐ６（ｓ＿Ｇｃｏｒｅ），Ｐ７（ｓ＿ＤＱ４），Ｐ８（ｓ＿ＤＱ３）に対するインダクタンスマトリックスが示され、各端子の自己インダクタンスと他の端子との間の相互インダクタンスが示される。データ端子の出力動作時における端子間のインダクタンスカップリングによるコア電源端子及ぶコアグランド端子へのノイズの回り込み（ΔＶ）は、
ΔＶ＝ΣＭ・ｄＩｓ／ｄｔ−ΣＭ・ｄＩｖｇ／ｄｔと書ける。ここで、Ｍは相互インダクタンス、ｄＩｓ／ｄｔは信号端子の電流変化、ｄＩｖｇ／ｄｔはＤＤＲ用電源端子及びグランド端子の電流変化である。上記Ｐ１〜Ｐ８の端子配列においてＤＤＲ用の電源端子ｓ＿Ｖｄｄｒ（グランド端子ｓ＿Ｇｄｄｒ）には夫々２個のデータ端子Ｐ１、Ｐ２（Ｐ７，Ｐ８）の２個分の電流が流れるので、ｄＩｖｇ／ｄｔ＝２・ｄｉｓ／ｄｔとなる。コア回路の電源端子Ｐ３（ｓ＿Ｖｃｏｒｅ）へのノイズ電圧ΔＶを求めると、
ΔＶ＝（ｄＩｓ／ｄｔ）・（Ｍｄｑ１＋Ｍｄｑ２−２Ｍｖｄｄｒ−２Ｍｇｄｄｒ＋Ｍｄｑ３＋Ｍｄｑ４）
ΔＶ＝（ｄＩｓ／ｄｔ）・（４．０７３＋５．２３５−２×５．２１５−２×４．０８７＋２．９３７＋２．５９）
ΔＶ＝−３．７７・（ｄＩｓ／ｄｔ）になる。
【００５３】
上記に対する比較例として端子配列Ｐ１〜Ｐ８に対する機能割付けをＰ１（ｓ＿ＤＱ６），Ｐ２（ｓ＿ＤＱ５），Ｐ３（ｓ＿Ｖｄｄｒ），Ｐ４（ｓ＿Ｖｃｏｒｅ），Ｐ５（ｓ＿Ｇｃｏｒｅ），Ｐ６（ｓ＿Ｇｄｄｒ），Ｐ７（ｓ＿ＤＱ４），Ｐ８（ｓ＿ＤＱ３）に変更したときのコア用電源端子ｓ＿Ｖｃｏｒｅ（Ｐ４）へのノイズ電圧を同じように求めると、
ΔＶ＝（ｄＩｓ／ｄｔ）・（Ｍｄｑ１＋Ｍｄｑ２−２Ｍｖｄｄｒ−２Ｍｇｄｄｒ＋Ｍｄｑ３＋Ｍｄｑ４）
ΔＶ＝（ｄＩｓ／ｄｔ）・（３．３８５＋４．０７５−２×５．２１５−２×４．１１９＋３．４４７＋２．９８５）
ΔＶ＝−４．７８・（ｄＩｓ／ｄｔ）になる。この計算からも明らかなように、ＤＤＲ用電源端子及びグランド端子をコア用電源端子及びグランド端子で挟むように配置したほうが、コア用電源へのノイズの回り込みが少ない。
【００５４】
次に、上記ＤＤＲ用電源端子及びグランド端子とコア用電源端子及びグランド端子との配置関係による差動クロックの信号波形についてシミュレーション結果を説明する。図１０はシミュレーションモデルを示す。ＭＤＬ＿ＣＨＰはデータ処理デバイス３の外部インタフェース回路３ＢにけるＤＤＲインタフェース回路のチップモデル、ＭＤＬ＿ＰＫＧはデータ処理デバイスのパッケージモデル、ＭＤＬ＿ＰＣＢは実装基板２のモデル、ＭＤＬ＿ＤＤＲはＤＤＲ−ＳＤＲＡＭ４のシミュレーションモデルである。ここでは実装基板２の配線パターンを経てＤＤＲ−ＳＤＲＡＭに入力される差動クロックＣＫ，ＣＫＮ（ＴＧＴの位置）の波形をシミュレーションにより求めた。図１１にはコア用の電源端子ｓ＿Ｖｃｏｒｅ及びグランド端子ｓ＿ＧｃｏｒｅでＤＤＲ用の電源端子ｓ＿Ｖｄｄｒ及びグランド端子ｓ＿Ｇｄｄｒを挟んだ場合のシミュレーション結果として、図１０の遅延ＴＧにおける差動クロック信号ＣＫ，ＣＫＮの波形と、当該波形のクロスポイントの遷移状態が示される。図１２には比較例として、ＤＤＲ用の電源端子ｓ＿Ｖｄｄｒ及びグランド端子ｓ＿Ｇｄｄｒでコア用の電源端子ｓ＿Ｖｃｏｒｅ及びグランド端子ｓ＿Ｇｃｏｒｅを挟んだ場合のシミュレーション結果として、差動クロック信号ＣＫ，ＣＫＮの波形と、当該波形のクロスポイントの遷移状態が示される。図１１の場合の方がクロック波形が安定し、クロスポイントの電圧Ｌ１，Ｌ２はＪＥＤＥＣの規格化から外れる虞は無い。
【００５５】
《バイパスコンデンサの配置》
グランド端子と電源端子の間には通常バイパスコンデンサを配置して、これによって電源の安定化を図り、電源系ノイズを吸収しようとする。図１３には特に実装基板２の第１面においてデータ処理デバイス３の辺３０の近辺に配置された、電源端子とグランド端子のペアが示される。図１４には図１３に対応する第２面におけるバイパスコンデンサの搭載ランドが示される。図１４においてバイパスコンデンサ２０１は便宜上透明体として輪郭のみ示されている。図１３及び図１４において、ＴＨ（ｓ＿Ｖｄｄｒ）は電源配線パターンＰ＿Ｖｄｄｒに接続し実装基板２を貫通して第２面に至る導電性の電源スルーホール（導電性電源貫通孔）、ＴＨ（ｓ＿Ｖｃｏｒｅ）は電源パターン２００に接続し実装基板２を貫通して第２面に至る導電性の電源スルーホール（導電性電源貫通孔）、ＴＨ（ｓ＿Ｇｄｄｒ）はグランド端子ｓ＿Ｇｄｄｒに接続し実装基板２を貫通して第２面のグランドプレーン１００に至る導電性のグランドスルーホール（導電性グランド貫通孔）、ＴＨ（ｓ＿Ｇｃｏｒｅ）はグランド端子ｓ＿Ｇｃｏｒｅに接続し実装基板２を貫通して第２面のグランドプレーン１００に至る導電性のグランドスルーホール（導電性グランド貫通孔）である。図１４のように前記グランドスルーホールＴＨ（ｓ＿Ｇｄｄｒ），ＴＨ（ｓ＿Ｇｃｏｒｅ）はＤＤＲ−ＳＤＲＡＭ４寄りに配置され、前記電源貫スルーホールＴＨ（ｓ＿Ｖｄｄｒ）、ＴＨ（ｓ＿Ｖｃｏｒｅ）はデータ処理デバイス３寄りに配置される。
【００５６】
これよれば、ＤＤＲ−ＳＤＲＡＭ４とデータ処理デバイス３との間のグランド側のリターンカレントパスが形成されるグランドプレーン１００において、グランドプレーン１００にグランド端子ｓ＿Ｇｄｄｒ，ｓ＿Ｇｃｏｒｅを接続するグランドスルーホールＴＨ（ｓ＿Ｇｄｄｒ），ＴＨ（ｓ＿Ｇｃｏｒｅ）とＤＤＲ−ＳＤＲＡＭ４との間には、電源スルーホールＴＨ（ｓ＿Ｖｄｄｒ），ＴＨ（ｓ＿Ｖｃｏｒｅ）を逃げるためのスリットが介在されない。そのようなスリットはデータ処理デバイス３寄りに形成されている。これにより、データ処理デバイス３とＤＤＲ−ＳＤＡＭ４を結ぶグランド側のリターンカレントの通路は狭くならずグランドノイズが大きくなることを抑制することができる。例えば、図１４において電源スルーホールＴＨ（ｓ＿Ｖｄｄｒ），ＴＨ（ｓ＿Ｖｃｏｒｅ）とグランドスルーホールＴＨ（ｓ＿Ｇｄｄｒ），ＴＨ（ｓ＿Ｇｃｏｒｅ）を形成する位置を左右入れ換えると、グランドプレーン１００上においてグランドスルーホールＴＨ（ｓ＿Ｇｄｄｒ），ＴＨ（ｓ＿Ｇｃｏｒｅ）とＤＤＲ−ＳＤＲＡＭとを結ぶ経路の幅はスリットによって著しく狭くなる。図１４の構成ではグランドプレーン上にＤＤＲ−ＳＤＲＡＭ４とデータ処理デバイス３との間で大きなリターンカレントパスを確保することができる。
【００５７】
さらに、データ処理デバイス３の電源端子ｓ＿Ｖｄｄｒへの電源供給系のインピーダンスはグランドプレーン１００のインピーダンスに比べてはるかに大きい。２層構造の実装基板２を採用するが故に、電源電圧Ｖｄｄｒのための電源プレーは設けていないからである。この事情の下では、前記バイパスコンデンサ２０１は電源系でのリターンカレントに伴う電源ノイズをインピーダンスの小さなグランドプレーン１００に吸収するという機能を持つ。このとき、バイパスコンデンサ２０１のグランド側には図１４で説明した通り、ＤＤＲ−ＳＤＲＡＭ４との間に大きなリターンカレントパスが確保されているので、バイパスコンデンサ２０１による電源系ノイズの吸収を効率的に行なうことができる。図１５には信号レベルがＬ→Ｈになる時のバイパスコンデンサ２０１を介した電流経路が例示される。
【００５８】
《参照電位発生回路》
ＤＤＲ−ＳＤＲＡＭ４及びデータ処理デバイス３のＤＤＲ−ＳＤＲＡＭのメモリコントローラはデータの論理値を判定するのに参照電圧Ｖｒｅｆを用いる。前記データ処理デバイス３は図１６に例示されるように、参照電圧Ｖｒｅｆの入力端子ｓ＿Ｖｒｅｆ（第１入力端子）を有する。参照電圧Ｖｒｅｆを生成する参照電圧発生回路２０２は図１７に例示されるように、第２面に形成される。図１６及び図１７においてＴＨ（Ｖｒｅｆ）は導電性のスルーホールである。実装基板２の第２面には前記スルーホールＴＨ（Ｖｒｅｆ）に導通されたランドＬＮＤ＿Ｖｒｅが形成される。ＬＮＤ＿Ｇｄｄｒはグランドパターン１００に導通されたランドであり、ＬＮＤ＿Ｖｄｄｒは前記電源配線パターンＬ＿Ｖｄｄｒに接続されたランドである。ランドＬＮＤ＿ＧｄｄｒとＬＮＤ＿Ｖｒｅｆの間には抵抗素子Ｒ１とバイパスコンデンサＣ１が並列に接続され、ランドＬＮＤ＿ＶｄｄｒとＬＮＤ＿Ｖｒｅｆの間には抵抗素子Ｒ２とバイパスコンデンサＣ２が並列に接続され、ランドＬＮＤ＿ＧｄｄｒとＬ＿ＶｄｄｒとにはバイパスコンデンサＣ３が接続される。参照電圧Ｖｒｅｆは抵抗素子Ｒ１と抵抗素子Ｒ２との抵抗分圧により、例えば電源電圧Ｖｄｄｒの半分の電圧に形成される。抵抗素子Ｒ１、Ｒ２及びバイパスコンデンサＣ１〜Ｃ３は便宜上透明体として輪郭のみ図示してある。
【００５９】
ＤＤＲ−ＳＤＲＡＭ４は図４に例示されるように、参照電圧Ｖｒｅｆの入力端子ｄ＿Ｖｒｅｆ（第２入力端子）を有する。ＤＤＲ−ＳＤＲＡＭ４のために参照電圧Ｖｒｅｆを生成する参照電圧発生回路は、特に図示はしないが、図１７の回路構成とは別の抵抗分圧回路等によりＤＤＲ−ＳＤＲＡＭ４の近傍に形成される。図３において領域ＡＥＲ３にデータ処理デバイス３のための第１参照電圧発生回路が配置され、領域ＡＥＲ４にＤＤＲ−ＳＤＲＡＭ４のための第２参照電圧発生回路が配置される。第１参照電圧発生回路と、第２参照電圧発生回路とを別々に備えるから、一つの参照電位発生回路で生成した参照電位をＤＤＲ−ＳＤＲＡＭ４とデータ処理デバイス３の双方に分配する場合に比べて配線の引き回しが少なくなる。これにより、他の配線とのカップリングが少なくなり、参照電位の安定化を図ることができる。前記第１参照電圧発生回路は前記データ処理デバイス３のチップコーナー部近傍に配置するのがよい。通常はデッドスペースになることが多い実装基板上のチップコーナー部近傍を有効利用することによって実装基板２のサイズ縮小に寄与することができる。
【００６０】
《ＢＧＡ型のデータ処理デバイスの第２電源端子への給電》
図１８にはＢＧＡ型パッケージに封止されたデータ処理デバイスを用いた半導体装置の例が示される。図１９には図１８の半導体装置における第２面側の構成を示す。図２との主な相違点はＢＧＡ型パッケージのデータ処理デバイス３Ａを採用した点であり、その他の構成は実質的に同じであるからその詳細な説明は省略する。ＱＦＰ型のデータ処理デバイス３を用いた例では、図３のように、電源端子ｓ＿Ｖｄｄｒのうち一部のものを相互に結合する電源端子結合パターンＬ＿Ｖｄｄｒを第２面に形成し、グランドプレーン１００から電気的に分離するためのスリットをグランドプレーン１００に形成した。ＢＧＡ型パッケージのデータ処理デバイス３Ａを用いる場合には、図２０に拡大表示されるように、前記実装基板２の第１面に、前記複数個の第２電源端子ｓ＿Ｖｄｄｒのうち一部のものを相互に結合する電源端子結合パターンＬ＿ＶｄｄｒＡを形成する。電源端子結合パターンＬ＿ＶｄｄｒＡは図２１に示されるように、複数個所でスルーホールを介して第２面のバイパスコンデンサ搭載用ランドに導通されている。ＤＤＲ用電源ピンは、ＳＯＣ用の電源ピンと均一に存在することが要求される。データピンのエリアには、外周部から電源を供給することが可能であるが、コマンド・アドレスピンのエリアは、それが困難である。このため、コマンド・アドレスピンのエリアに電源を供給するためには、電源ピンを連続で配置する必要がある。図２１では破線にてＬ＿ＶｄｄｒＡの概略経路を示している。電源ピンを連続で配置しないと、この経路を実装基板２の第2面に形成しなければならず、この場合、ＧＮＤプレーンが分断し、ＧＮＤ電位が不安定となる。このため、特にデータ処理デバイス３ＡのパッケージがＢＧＡ型の場合には、図２２に示されるようにその外部端子はパッケージ面に複数列で同心状に多数配置され、それに応じて電源端子ｓ＿Ｖｄｄｒも内周部に数多く配置される。
【００６１】
以上説明した半導体装置１によれば、ＤＤＲ−ＳＤＲＡＭ４とデータ処理デバイス３を搭載するのに電源系の安定化と低信号ノイズを保証した２層構造の実装基板２を用いた低コストを実現することができる。電源系の安定化と低信号ノイズの保証が可能であるから、実装基板上のデータ系配線等に対する終端電位Ｖｔｔの処理を要しない。例えばクロック配線等のごく一部の配線に対してだけ終端処理を施せば済み、更なる低コストの実現が可能になる。また、配線トポロジを、全て１対１接続とすることができ、これにより配線の単純化が図れ、信号品質の安定化の効果を得ることもできる。
【００６２】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００６３】
例えば、メモリデバイスはＤＤＲ−ＳＤＲＡＭに限定されない。更に高速のクロック同期動作方のＳＤＲＡＭであってもよい。ＳＤＲＡＭに限定されず、スタティック型のシンクロナスＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）等、その他のメモリであってよい。データ処理デバイスはディジタルＴＶ用の特定用途に限定されず、いかなる用途のデータ処理デバイスであってもよい。かならずしもＳＯＣ形態のデータ処理デバイスで無くても、ＤＤＲ−ＳＤＲＡＭインタフェース機能を有するマイクロコンピュータもしくはデータプロセッサであってもよい。ＤＤＲ−ＳＤＲＡＭをメモリデバイスとする場合でも前記データ処理デバイスの具体的な端子配列は図４に限定されず適宜変更可能である。
【図面の簡単な説明】
【００６４】
【図１】本発明の一例に係る半導体装置のブロックダイヤグラムである。
【図２】第１面（部品面）におけるデータ処理デバイスとＤＤＲ−ＳＤＲＡＭとの間の信号や電源供給のための配線パターンの構成を平面的に例示する平面図である。
【図３】図１に対応する第２面（半田面）の平面的レイアウト構成を示す平面図である。
【図４】配線パターンで接続されるデータ処理デバイスとＤＤＲ−ＳＤＲＡＭの外部端子の配列とその接続形態を模式的に例示する説明図である。
【図５】図２のＤＤＲ−ＳＤＲＡＭ近傍の領域を拡大した平面図である。
【図６】配線パターンとグランドシールド配線Ｌ＿ＧＳＬＤとの配置関係を拡大して図示した第１面の平面図である。
【図７】配線パターンとグランドシールド配線Ｌ＿ＧＳＬＤとの配置関係を拡大して図示した第２面の平面図である。
【図８】電源端子ｓ＿Ｖｃｏｒｅ及びグランド端子ｓ＿Ｇｃｏｒｅと、電源端子ｓ＿Ｖｄｄｒ及びグランド端子ｓ＿Ｇｄｄｒとの配置関係を例示する平面図である。
【図９】図８の領域ＡＥＲ２における端子配列Ｐ１（ｓ＿ＤＱ６），Ｐ２（ｓ＿ＤＱ５），Ｐ３（ｓ＿Ｖｃｏｒｅ），Ｐ４（ｓ＿Ｇｄｄｒ），Ｐ５（ｓ＿Ｖｄｄｒ），Ｐ６（ｓ＿Ｇｃｏｒｅ），Ｐ７（ｓ＿ＤＱ４），Ｐ８（ｓ＿ＤＱ３）に対するインダクタンスマトリックスを示す説明図である。
【図１０】ＤＤＲ用電源端子及びグランド端子とコア用電源端子及びグランド端子との配置関係による差動クロックの信号波形についてシミュレーションを行ったときのシミュレーションモデルの説明図である。
【図１１】コア用の電源端子ｓ＿Ｖｃｏｒｅ及びグランド端子ｓ＿ＧｃｏｒｅでＤＤＲ用の電源端子ｓ＿Ｖｄｄｒ及びグランド端子ｓ＿Ｇｄｄｒを挟んだ場合のシミュレーション結果を例示する説明図である。
【図１２】比較例として、ＤＤＲ用の電源端子ｓ＿Ｖｄｄｒ及びグランド端子ｓ＿Ｇｄｄｒでコア用の電源端子ｓ＿Ｖｃｏｒｅ及びグランド端子ｓ＿Ｇｃｏｒｅを挟んだ場合のシミュレーション結果を例示する説明図である。
【図１３】実装基板の第１面においてデータ処理デバイスの辺に配置された電源端子とグランド端子のスルーホール配置を例示する平面図である。
【図１４】図１３に対応する第２面におけるバイパスコンデンサの搭載ランドを例示する平面図である。
【図１５】バイパスコンデンサを介する電源系ノイズの吸収経路を例示する回路図である。
【図１６】データ処理デバイスにおける参照電圧Ｖｒｅｆの入力端子位置を示す平面図である。
【図１７】データ処理デバイスの参照電圧を生成する参照電圧発生回路の説明図である。
【図１８】ＢＧＡ型パッケージに封止されたデータ処理デバイスを用いた半導体装置を例示する平面図である。
【図１９】図１８の半導体装置における第２面側の構成を示す平面図である。
【図２０】ＢＧＡ型パッケージのデータ処理デバイスにおいて実装基板の第１面に形成した電源端子結合パターンの配置を示す平面図である。
【図２１】実装基板の第２面に対する電源端子結合パターンの経路を例示する平面図である。
【図２２】ＢＧＡ型パッケージのデータ処理デバイスにおけるボール電極の配列形態を例示する平面図である。
【符号の説明】
【００６５】
１  半導体装置
２  実装基板
３  データ処理デバイス
４  ＤＤＲ−ＳＤＲＡＭ
５  フラッシュメモリ（ＦＬＳＨ）
６〜９  インタフェースコネクタ（ＴＣＮＣＴ、ＶＣＮＣＴ、ＡＣＮＣＴ、ＰＣＮＣＴ）
３Ａ  コア回路（ＣＯＲＥ）３Ａ
３Ｂ  外部インタフェース回路（ＥＸＩＦ）
ｄ＿ＤＱ０〜ｄ＿ＤＱ１５  ＤＤＲ−ＳＤＲＡＭのデータ端子
ｄ＿Ａ０〜ｄ＿Ａ１２  ＤＤＲ−ＳＤＲＡＭのアドレス端子
ｄ＿ＵＤＱＳ，ｄ＿ＬＤＱＳ，ｄ＿ＵＤＭ，ｄ＿ＬＤＭ，ｄ＿ＣＫＥ，ｄ＿ＷＥＮ，ｄ＿ＣＡＳＮ，ｄ＿ＲＡＳＮ，ｄ＿ＣＳ０，ｄ＿ＣＫ，ｄ＿ＣＫＮ  ＤＤＲ−ＳＤＲＡＭの制御端子
ｄ＿Ｖｄｄｒ  ＤＤＲ−ＳＤＲＡＭの電源端子（第１電源端子）
ｄ＿Ｇｄｄｒ  ＤＤＲ−ＳＤＲＡＭのグランド端子（第１グランド端子）
ｓ＿Ｖｄｄｒ  ＤＤＲインタフェース用の電源端子（第２電源端子）
ｓ＿Ｇｄｄｒ  ＤＤＲインタフェース用のグランド端子（第２グランド端子）
ｓ＿ＤＱ０〜ｓ＿ＤＱ１５  ＤＤＲインタフェース用のデータ端子
ｓ＿Ａ０〜ｓ＿Ａ１２  ＤＤＲインタフェース用のアドレス端子
ｓ＿ＵＤＱＳ，ｓ＿ＬＤＱＳ，ｓ＿ＵＤＭ，ｓ＿ＬＤＭ，ｓ＿ＣＫＥ，ｓ＿ＷＥＮ，ｓ＿ＣＡＳＮ，ｓ＿ＲＡＳＮ，ｓ＿ＣＳ０，ｓ＿ＣＫ，ｓ＿ＣＫＮ  ＤＤＲインタフェース用の制御端子
Ｌ＿ＤＱ０〜Ｌ＿ＤＱ１５  データ配線パターン
３００〜３０７  電源配線パターン
Ｌ＿ＣＡ１，Ｌ＿ＣＡ２  アドレス配線パターン及び制御配線パターン
アドレス配線パターン  Ｌ＿Ａ０〜Ｌ＿Ａ１２
ｓ＿Ｖｃｏｒｅ  データ処理デバイスのコア回路３Ａの電源端子（第３電源端子）
ｓ＿Ｇｃｏｒｅ  データ処理デバイスのコア回路３Ａのグランド端子（第３グランド端子）
ＴＨ（ｓ＿Ｖｄｄｒ）  電源スルーホール（導電性電源貫通孔）
ＴＨ（ｓ＿Ｖｃｏｒｅ）  電源スルーホール（導電性電源貫通孔）
ＴＨ（ｓ＿Ｇｄｄｒ）  グランドスルーホール（導電性グランド貫通孔）
ＴＨ（ｓ＿Ｇｃｏｒｅ）  グランドスルーホール（導電性グランド貫通孔）
バイパスコンデンサ２０１
子１、Ｒ２  抵抗素
Ｌ＿Ｖｄｄｒ，Ｌ＿ＶｄｄｒＡ  電源端子結合パターン
Ｌ＿ＧＳＬＤ  グランドシールド配線
【図１】
2008004579.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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