(57)【要約】【課題】面積、消費電力、待ち時間が減少され、かつ再構成可能な集積回路を提供する。【解決手段】再構成可能回路は、複数のロジックブロック（１）と、前記複数のロジックブロック（１）の間を接続する複数の配線（５，６）と、前記複数の配線（５，６）の間に選択的に挿入され、１ｋΩ以下のオン抵抗を有する複数のスイッチブロック（２）とを具備する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のロジックブロックと、
前記複数のロジックブロックの間を接続する複数の配線と、
前記複数の配線の間に選択的に挿入され、１ｋΩ以下のオン抵抗を有する複数のスイッチブロックと、
を具備することを特徴とする再構成可能回路。
【請求項２】
前記スイッチブロックは、ＺｎＣｄＳ，Ｔｉ酸化物、Ｎｉ酸化物、Ｗ酸化物、Ｃｕ酸化物のいずれかを含むメモリデバイスであることを特徴とする請求項１に記載の再構成可能回路。
【請求項３】
前記メモリデバイスに付加された電流制限用のＭＯＳトランジスタをさらに具備することを特徴とする請求項２に記載の再構成機能回路。
【請求項４】
前記ＭＯＳトランジスタのゲート幅が１μｍ以下であることを特徴とする請求項３に記載の再構成機能回路。
【請求項５】
１ｋΩ以下のオン抵抗を有するメモリデバイスをクロスポイントデバイスとして具備する再構成可能回路を準備するステップと、
前記メモリデバイスに、ターンオンプログラミングの閾値電流よりも大きい電流を流す過剰電流プログラミングを実行するステップと、
を有することを特徴とする再構成機能回路のプログラミング方法。
【請求項６】
前記メモリデバイスは、ＺｎＣｄＳ，Ｔｉ酸化物、Ｎｉ酸化物、Ｗ酸化物、Ｃｕ酸化物のいずれかを含むことを特徴とする請求項５に記載の再構成機能回路のプログラミング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は再構成可能回路に関し、特にクロスポイントデバイスとそのプログラミング方法に関する。
【背景技術】
【０００２】
固体電解質を用いた不揮発性メモリデバイスが知られている（例えば、非特許文献１〜４参照）。然しながら、これらは、面積や消費電力が大きいという問題が有り、再構成可能回路であるＦＰＧＡ（Field Programmable Gate Array）のクロスポイントデバイスに応用した場合、待ち時間が長いという問題があった。
【０００３】
本発明は、上記の問題を有する従来のシステムや方法を超えて、実効性を伴う効果を奏するものである。従来のシステムや方法は、下記に記す非特許文献１〜４に記載されているので、その全文を引用する。
【０００４】
特に、非特許文献２，３，４は、本出願にも利用されており、本出願の一部を構成している。上記非特許文献２，３，４に引用された参照文献も、背景技術として全文参照されるものとする。
【非特許文献１】IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 40, NO. 1, JANUARY 2005, A Nonvolatile Programmable Solid-Electrolyte Nanometer Switch, S. Kaeriyama et al.
【非特許文献２】Resistive Switching Mechanism in ZnxCd1-xS Nonvolatile Memory Devices, by Zheng Wang, Peter B. Griffin, Jim McVittie, Simon Wang, Paul C. McIntyre, and Yoshio Nishi, IEEE ELECTRON DEVICE LETTERS, VOL. 28, NO. 1, JANUARY 2007.
【非特許文献３】Nonvolatile SRAM Cell, by Wei Wang, Aaron Gibby, Zeng Wang, Shinobu Fujita, Peter Griffin, Yoshio Nishi, and Simon Wang, Center for Integrated systems, Stanford University, CA 94305, Frontier Research Laboratory, Toshiba Corporation.
【非特許文献４】Axon Technologies’ paper: Non-volatile Memory Based on Solid Electrolytes, by Michael N. Kozicki, Chakravarthy Gopalan, Murali Balakrishnan, Mira Park, and Maria Mitkova, Center for Solid State Electronics Research Arizona State University, Tempe, Arizona 85287-6206, USA, at http://www.axontc.com/images/Nov04NVMTSpaper.pdf.
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記のように、従来の固体電解質不揮発性メモリには、面積や消費電力が大きいという問題が有り、ＦＰＧＡに応用した場合、待ち時間が長いという問題があった。本発明はこれらの問題を解決し、面積、消費電力、待ち時間が減少され、かつ再構成可能な集積回路を提供するものである。
【課題を解決するための手段】
【０００６】
以下に述べる実施形態では、ＦＰＧＡのような再構成可能回路に使用されるＺｎＣｄＳメモリデバイスの「過剰電流によるプログラミング方法」を開示する。この手法は、他の種々な応用、例えば、酸化チタンや酸化ニッケル、酸化タングステン、酸化銅等の金属酸化物メモリのような低オン抵抗のメモリデバイスにも適用される。実施形態では、“１ｋΩ”未満のオン抵抗を有するメモリデバイスを提供する。
【０００７】
実施形態では、例えば、ＺｎＣｄＳメモリデバイスがＦＰＧＡ用のＣＰＤ（cross point device）に新しい特徴を与えており、面積や消費電力、ＦＰＧＡの待ち時間を劇的に低減させることができる。さらに、論理動作中の擾乱問題も、小さなトランジスタ幅のＣＭＯＳを用いて、ＣＰＤに電流制限を加えることにより解決することができる。加えて、６ヶ月以上の長期の記憶保持も、過剰電流プログラミング方法で達成され、オン抵抗は３０Ωと、ＣｕＳメモリデバイスでのオン抵抗よりも減少させることができる。
【０００８】
種々の実施形態の上記或いは他の態様、特徴、効果は、以下の記述あるいは図面を参照することにより、さらに明らかになる。種々の実施形態は、必要に応じ、異なる態様、特徴、効果を包含することもでき、あるいは排除することもできる。加えて、種々の実施形態は、適当な場合には他の実施形態の態様あるいは特徴を、１つ以上結合することができる。特定の実施形態の態様、特徴、効果の記述は、他の実施形態や請求項を制限するものと解釈すべきではない。
【発明の効果】
【０００９】
本発明によれば、クロスポイントデバイスの面積、消費電力が減少され、待ち時間が減少された再構成可能回路を実現することができる。
【発明を実施するための最良の形態】
【００１０】
本発明は種々な形で具体化することができるが、以下の実施形態は発明の主旨を例示するためのものであり、本発明をここに例示する実施形態に限定するものではない。
【００１１】
実施形態では、ＦＰＧＡ用のＺｎＣｄＳメモリデバイスに「過剰電流プログラミング方法」を適用した例を説明する。この方法は、他の種々な応用、例えば、酸化チタンや酸化ニッケル、酸化タングステン、酸化銅等の金属酸化物メモリのような低オン抵抗のメモリデバイスにも適用できる。実施形態では、“１ｋΩ”未満のオン抵抗を有するメモリデバイスを提供する。
【００１２】
１．ナノメータスケールのクロスポイントスイッチングデバイスのＦＰＧＡへの応用と問題点
ＦＰＧＡの応用分野はカスタムロジックＬＳＩの分野で拡大しつつある。ＦＰＧＡは、占有面積、遅延時間や消費電力の点でＡＳＩＣ（Application Specific Integrated Circuit）より不利であるが、回路及びシステム設計のターンアラウンドタイムがＡＳＩＣよりもかなり短い。またＡＳＩＣのマスクコスト、リソグラフィコストは、トランジスタのサイズが小さくなるに連れて増加を続けている。上記の占有面積、遅延時間や消費電力の解決すべき課題（重荷）が解決（減少）すれば、その応用分野は劇的に拡がるであろう。上記大きな重荷の主たる原因は、構成可能論理ブロック（Configurable Logic Blocks : CLBs）間の膨大な配線ネットワークであり、その理由を以下に述べる。
【００１３】
ＦＰＧＡで広く使用されているＳＲＡＭ系ＦＰＧＡでは、配線ネットワークルーティングを変更するためのクロスポイントデバイスとして、多数のＳＲＡＭをパストランジスタとともに用いている（図１（ａ）、（ｂ）参照）。図１（ｂ）に示すスイッチ２1 のＳＲＡＭ３は１００ｆ2 以上の面積を有している（ｆはその世代での最小加工寸法）が、トランジスタサイズの減少に伴う静的及び動的リーク電流増加のために、ＳＲＡＭ３の消費電力は増加し続けている。さらに、ＣＬＢ間の配線遅延は大きく、パストランジスタ４のオン抵抗は数ｋΩにも達する。
【００１４】
一方、ＣｕＳメモリデバイスをナノメータスケールのクロスポイントスイッチングデバイス（ＣＰＤ）として用いれば、前記重荷は劇的に減少するとの報告がある（図１（ａ）及び前記非特許文献１参照）。なお、図１（ａ）はアイランドスタイルのＦＰＧＡの構成を示す模式図で、ロジックブロック１の周囲を走る配線５，６の交点にはスイッチブロック２が備えられており、図１（ｂ）に示す従来のＳＲＡＭ系のスイッチ２1 の占有面積は１２０ｆ2 である。これに対し、後述の新しい不揮発性メモリ２2 に基づくＣＰＤ（図１（ｃ））では、理想的には４ｆ2 の面積が実現できる。
【００１５】
ＣｕＳメモリは不揮発性なので電源を必要としない。オン抵抗は５０Ω程度であり、パストランジスタのオン抵抗より大幅に低い。然しながら、ＣｕＳメモリデバイスは実用上の問題を抱えている。問題の一つは、オン−オフ閾値電圧が０．１Ｖ以下であり、これはＣＭＯＳの出力電圧よりも大幅に低いということである。これは、図１（ｄ）に示すように、ＣＰＤのオフ状態からオン状態へのデバイス状態に擾乱を惹き起こす。より詳細には、連続的なパルス信号がメモリデバイスに与えられるので、継続的な擾乱に対し、メモリデバイスは高い耐性が求められる。
【００１６】
もう一つの問題は、ＣｕＳメモリのオン状態の保持時間が短いということである。プログラミング後、オン抵抗は徐々に増加し、３ヶ月以内にはオフ抵抗に近いところまで達する。ＣｕＳは、狭バンドギャップの半導体なのでオフ抵抗が低く、リーク電流も大きい。ＦＰＧＡへの適用にはかなりの問題を有するため、ＣｕＳ系のＣＰＤはＦＰＧＡには使用することができない。
【００１７】
２．ＣｕＳ−ＣＰＤに対するＺｎＣｄＳ−ＣＰＤの有効性
本実施形態では、ＺｎＣｄＳ系のデバイスを提供するが、ＺｎＣｄＳはこれまでも不揮発性記憶回路に提案されていたものであるが（非特許文献２，３参照）、ＦＰＧＡに応用すれば非常に優れたクロスポイントデバイスとなる。加えて、ＦＰＧＡに対して長期信頼性とロバストネスを与えるが、これは「過剰電流プログラミング方法」と「電流制限技術」によって齎される。
【００１８】
ＺｎＣｄＳはＡｇＧｅＳｅ（非特許文献４参照）やＣｕＳ（非特許文献１参照）のような固体電解質メモリの１種である。金属イオンは、固体電解質中に浸入し、陰極と電解質膜の界面で金属を偏析させる。その結果、図２（ａ）に示すように、偏析により小さな導電性ブリッジが形成される。一般的に、固体電解質メモリデバイスに大きなオン−オフ比が認められる。この導電性ブリッジによる導通は、図２（ａ）に示すように、電圧の印加方向により可逆変化（正確にはヒステリシス特性）を示す。
【００１９】
Ｐｔの下部電極とＡｇの上部電極（３×３μｍ）を有する２端子ＲＦスパッタ−ドＺｎ0.4Ｃｄ0.6Ｓのクロスポイントデバイスを、ＦＰＧＡテスト回路を含むＣＭＯＳ（０．２５μｍテクノロジー）の上に作成した。ＺｎＣｄＳシングルデバイスの概念図を図２（ｂ）に、電流制限用ＮＭＯＳと組み合わせた概念図を図２（ｃ）に、その構成を示す摸式的断面図を図２（ｄ）に示す。図２（ｄ）において、Ｍ１，Ｍ２、Ｍ３は金属配線層を示す。このデバイスのＩ−Ｖ特性は図３に示すようにヒステリシスカーブを呈する。
【００２０】
図４に示すように、オン抵抗は略１５０Ωであり、ＣｕＳデバイスのオン抵抗より高い。オフ抵抗は、ＣｕＳデバイスよりも僅かに高い。なお、ＣｕＳのデータは非特許文献１に基づくものである。
【００２１】
上記の事象は、ＺｎＣｄＳのバンドギャップがＣｕＳのバンドギャップより大きいということに起因する。オフ抵抗がデバイス面積に依存し、ＺｎＣｄＳ膜を通じてのリーク電量によって支配されるのに対し、オン抵抗は、図４に示すように、デバイス面積（接触面積）に依存しない。これは、電極間に形成される導電性ブリッジのサイズ（接触面積）がクロスポイントデバイスのサイズ（接触面積）よりも非常に小さいからである（非特許文献２参照）。その結果、オン抵抗に対するオフ抵抗の比は、クロスポイントデバイスのサイズの減少とともに上昇し、１μｍ2 より小さいデバイス面積では、５桁以上の違いに達している。ＦＰＧＡのトータル消費電流は、莫大な数（１００万個以上）のクロスポイントデバイスのリーク電流（オフ抵抗）に強く依存するので、この特徴はクロスポイントデバイスにとって非常に好ましいものである。
【００２２】
ここで、図２（ａ）に示すＺｎＣｄＳスイッチの短絡方法に簡単に触れておく。Ａｇ電極の表面に、常温のスパッタでＺｎＣｄＳ多結晶を昇華させて厚さ１μｍの固体電解質層であるＺｎＣｄＳ層の薄膜を形成する。この段階では、ＺｎＣｄＳ層は絶縁層である。
【００２３】
次に、Ｐｔ電極をＺｎＣｄＳ層６の上に形成する。。続いてＡｇ電極９とＰｔ電極の間に、例えば０．５Ｖの電圧を印加すると、ＺｎＣｄＳ層をＡｇイオンがイオン伝導し、上側のＰｔ電極まで到達した後、電子を捕獲して金属Ａｇとして析出する。これを数秒間続けると、析出したＡｇイオンが下側のＡｇ電極まで到達し、結果的に上下の電極が電気的に接続することになる。これを続けると、接続電極の大きさがさらに大きくなり、接続電極の電気抵抗が下がっていく。垂直電極の抵抗は低い方が望ましいので、電気抵抗が所望の値よりも低くなるまで電圧の印加を継続する。
【００２４】
３．オフ状態ＣＰＤの擾乱問題に対する解決策
オフからオンへの閾値電圧は、図３よりＤＣ測定で０．３Ｖ近辺であり、ＦＰＧＡにおけるＣＭＯＳへの供給電圧（０．８〜１．５Ｖ）よりも非常に小さい。ＣＭＯＳを搭載しない（シングルの）オフ状態のＣＰＤに対するＡＣバイアス擾乱テストでは、ＣＰＤ状態の擾乱は１μ秒間隔の０．５Ｖパルス印加では見られなかったものの、図５（ａ）に示すように、１Ｖパルス印加では擾乱が見られた。なお、図５（ａ）は、オフ状態のシングルデバイスにパルスストレスを印加した場合、図５（ｂ）はオン状態のシングルデバイスにパルスストレスを印加した場合の読出し電流の時間に対する変化を示し、図５（ａ）の１Ｖでは大きな擾乱が認められる。
【００２５】
然しながら、ＣＭＯＳと組み合わせたＣＰＤでは、ＣＭＯＳによる電流制限効果により、この擾乱は見られなかった。この場合、図６に示すＣＭＯＳ用トランジスタのゲート幅を１μｍに設計し、ＣＰＤを通じての最大電流（約６０μＡ）を、ＣＰＤをオフ状態からオン状態に変化させるのに必要な電流レベル（約１０ｍＡ）よりも非常に小さくした。
【００２６】
なお、図６において、中央のＣＰＤは、図１（ｃ）のＣＰＤ２2 に相当し、７は電流制限回路、８はＣＰＤが接続されるルックアップテーブルである。
【００２７】
ここで、閾値電圧を超える電圧がＣＰＤに印加されたとしても、電流が閾値電流よりも小さければ、ＣＰＤ状態を変えることができないことを注記する。１年以上の非常に長い期間の擾乱に対する裕度を考慮し、マルチステップ（１００万サイクル以上）擾乱に注目すべきである。それ故、トランジスタの幅は出来るだけ細くすべきであり、この場合は１μｍとした。トランジスタの幅は望ましくは０．７５μｍ以下、さらに望ましくは０．５μｍ以下にすべきである。
【００２８】
４．オン状態ＣＰＤの長期記憶保持問題の解決策
「過剰電流プログラミング方法」がオン状態のＣＰＤの長期記憶保持に非常に効果的であることを発見した。「過剰電流プログラミング方法」とは、オフ→オン（ターンオン）プログラミングにおける閾値電圧よりも大きな電流を流す方法である。過剰電流プログラミング方法がオフ→オンプログラミングに適用された場合には、過剰電流が増加するに連れて、オン→オフ（ターンオフ）プログラミングの閾値電流も増加するが、これはオン状態の安定性が増加したことを意味する。この傾向は図７に示される。
【００２９】
図９も、過剰電流によりプログラムされたＺｎＣｄＳ−ＣＰＤは、オン抵抗に明らかな変化なしに、６ヶ月以上の長期記憶保持が可能であることを示す。一方、ＣｕＳメモリのオン抵抗は、時間とともに増加し、３ヶ月以内にオフ抵抗レベルまで達する（非特許文献１参照）。
【００３０】
さらに、過剰電流プログラミング方法は、ＣｕＳ系ＣＰＤの記憶保持特性を改善するのに効果的ではない。ＣｕＳ−ＣＰＤの閾値電圧が小さすぎて、銀イオンがＣｕＳ膜中に非常に容易に浸入するからである。固体電解質メモリのオフ状態の記憶保持は充分に長く、従って、オフ状態のＣＰＤの信頼性には問題が無いことが理解されるであろう。
【００３１】
過剰電流プログラミング方法は、ＣＰＤのオン抵抗低減にも効果的であることが判明した。図８に示すように、ＺｎＣｄＳ中に形成するＡｇフィラメント９のサイズがプログラミング電流とともに増大し、それによりオン抵抗が減少するものと思われる。図１０に示すように、一般的なプログラミングによるオン抵抗は１５０Ω程度であるが、本実施形態のオン抵抗は３０Ωまで下がり、ＣｕＳメモリのオン抵抗よりも低い。
【００３２】
５．結論
以上のように、ＺｎＣｄＳメモリデバイスは、ＦＰＧＡ用ＣＰＤとして新規な特徴を有し、面積、消費電力、記憶保持特性での課題を劇的に解決するものである。ロジック動作中の擾乱問題も、狭いトランジスタ幅のＣＭＯＳを使用したＣＰＤへの電流制限により解決される。さらに、６ヶ月以上の長期記憶保持特性も過剰電流プログラミング方法により得られており、それによりオン抵抗も３０Ω程度まで減少し、ＣｕＳメモリのオン抵抗よりも低くなる。
【００３３】
本発明について実施形態を通じ例示したが、本発明は前記した実施形態に限られるものではなく、本開示を通じて理解されるであろう等価な要素、修正、削除、結合（例えば、種々の実施形態を横断する形態）、適合や代替案が含まれる。請求項における限定は、請求項に用いられた文言に基づいて広く解釈されるべきであり、本明細書に記載された、あるいは本出願審査中の例に限定されるものではなく、そのような例は非排他的であると考えるべきである。例えば、本開示における「望ましい」という言葉は非排他的であり、「望ましいが、それに限定されるものではない」という意味である。
【００３４】
本明細書中あるいは出願の審査中、「手段と機能」或いは「ステップと機能」限定は、以下の条件の全てが特定の請求項に存在する場合にのみ採用される：ａ）「手段」や「ステップ」が明白に唄われている、ｂ）対応する機能が明白に唄われている、ｃ）構造、材料あるいはその構造を支える行動が唄われていない。
【００３５】
本明細書中あるいは出願の審査中、「本発明」あるいは「発明」という言葉は、本開示中の１つ以上の態様への参照として使用される。「本発明」あるいは「発明」という言葉は、重要性の同定として不適当に解釈されてはならないし、実施形態の全ての態様に亘って適用されるものと不適当に解釈されてはならない（即ち、本発明は多くの態様と実施形態を有すると理解されねばならない）し、出願あるいは請求項の主旨を限定するものと不適当に解釈してはならない。
【００３６】
本明細書中あるいは出願の審査中、「実施形態」という言葉は如何なる態様、特徴、工程若しくはステップ、前記の組み合わせ、あるいはそれらの部分を記述するのに使用できる。種々の実施形態が重なる特徴を含む例もあり得る。
【図面の簡単な説明】
【００３７】
【図１】（ａ）はナノメータスケールのクロスポイントスイッチングデバイスをＦＰＧＡに応用した例を示す図、（ｂ）はＳＲＡＭとパストランジスタを使用した従来のクロスポイントデバイスの等価回路、（ｃ）は固体電解質スイッチを使用した本発明のクロスポイントデバイスの等価回路、（ｄ）は、連続パルスが印加された際に擾乱が生じることを説明する模式図。
【図２】本発明の実施形態に係るＺｎＣｄＳ―ＣＰＤを説明する図で、（ａ）はスイッチングの原理図、適用した場合の効果を示す図、（ｂ）はＺｎＣｄＳのみのシングルデバイスの接続図、（ｃ）はＮＭＯＳの電流制限回路を加えた接続図、（ｄ）は（ｃ）をＦＰＧＡに組み込んだ場合のＣＰＤ部の模式的断面図。
【図３】ＺｎＣｄＳ―ＣＰＤのヒステリシスを有する電圧電流特性。
【図４】ＺｎＣｄＳ―ＣＰＤに対する過剰電流プログラミングと通常プログラミングを比較して示す接触面積／抵抗特性。
【図５】ＣＰＤのパルス擾乱問題を説明する図で、（ａ）はオフ状態、（ｂ）はオン状態のデバイスにパルスストレスを与えた場合の読み出し電流特性。
【図６】ＣＭＯＳにより電流制限を加える方法を示す回路図。
【図７】過剰電流プログラミングにおいてりターンオン閾値電流につれてターンオフ閾値電流が増加し、オン状態の安定性が向上することを示す図。
【図８】過剰電流プログラミングにより、ＺｎＣＤＳ中のＡｇフィラメントのサイズが増大することを示す模式図。
【図９】過剰電流プログラミングによりプログラムされたＺｎＣｄＳ−ＣＰＤが６ヶ月以上に亘り良好な記憶維持特性を示すことを説明する図。
【図１０】過剰電流プログラミングによりプログラムされたＺｎＣｄＳ−ＣＰＤが３０オームまで低下することを示す図。
【符号の説明】
【００３８】
１…ロジックブロック
２…スイッチブロック（ＣＰＤ）
２1 …ＳＲＡＭ系スイッチブロック
２2 …固体電解質系スイッチブロック
３…ＳＲＡＭ
４…パストランジスタ
５、６…信号線
７…電流制限回路
８…ロックアップテーブル
９…Ａｇフィラメント
１０…ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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