(57)【要約】【課題】高集積化が可能でかつ製造が容易な磁気ランダムアクセスメモリを提供する。【解決手段】磁気ランダムアクセスメモリは、基板１の表面の上方に設けられたゲート電極１１ａと、ゲート電極の下方のチャネル領域を挟む第１、第２不純物拡散領域１３ａ、１２とを有するトランジスタを含む。導電性の第１プラグ１４ａは、第１不純物拡散領域上に設けられる。記録素子ＭＲａは、第１プラグ上に設けられ、積層された複数の層から構成され、内部の磁化の状態に応じて情報を保持する。第１信号線４ａは、記録素子上に設けられる。導電性の第２プラグ１５は、第２不純物拡散領域上に設けられる。電気導体ＭＲｃは、第２プラグ上に設けられ、記録素子を構成する複数の層と同じ複数の層から構成され、その基板の表面に投影された形状の面積が記録素子の基板の表面に投影された形状の面積より大きい。第２信号線４ｂは、電気導体上に設けられる。【選択図】      図６
2008283145.tif 000002
【特許請求の範囲】
【請求項１】
半導体製の基板と、
前記基板の表面の上方に設けられたゲート電極と、前記ゲート電極の下方のチャネル領域を挟む第１不純物拡散領域および第２不純物拡散領域と、を有するトランジスタと、
前記第１不純物拡散領域上に設けられた導電性の第１プラグと、
前記第１プラグ上に設けられ、積層された複数の層から構成され、内部の磁化の状態に応じて情報を保持する記録素子と、
前記記録素子上に設けられた第１信号線と、
前記第２不純物拡散領域上に設けられた導電性の第２プラグと、
前記第２プラグ上に設けられ、前記記録素子を構成する前記複数の層と同じ複数の層から構成され、前記基板の前記表面に投影された形状の面積が前記記録素子の前記基板の前記表面に投影された形状の面積より大きい電気導体と、
前記電気導体上に設けられた第２信号線と、
を具備することを特徴とする磁気ランダムアクセスメモリ。
【請求項２】
前記記録素子が、第１磁性材料からなり且つ磁化の方向が固定された磁化固定層と、第２磁性材料からなり磁化の方向が可変の磁化可変層と、前記磁化固定層と前記磁化可変層との間に設けられ且つ非磁性材料からなる中間層と、を含み、
前記電気導体が、前記第１磁性材料からなる第１層と、前記第２磁性材料からなる第２層と、前記第１層と前記第２層との間に設けられ且つ前記非磁性材料からなる第３層と、を含む、
ことを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
【請求項３】
前記電気導体の前記基板の前記表面に投影された形状が、前記第２信号線の前記基板の前記表面に投影された形状と同じであることを特徴とする請求項２に記載の磁気ランダムアクセスメモリ。
【請求項４】
前記第１層の磁化の方向は固定されており、
前記第２層の磁化の方向は不変である、
ことを特徴とする請求項３に記載の磁気ランダムアクセスメモリ。
【請求項５】
半導体製の基板の表面の上方に設けられたゲート電極と、前記ゲート電極の下方のチャネル領域を挟む第１不純物拡散領域および第２不純物拡散領域と、を有するトランジスタを形成する工程と、
前記第１不純物拡散領域上および前記第２不純物拡散領域上に、導電性の第１プラグおよび導電性の第２プラグをそれぞれ形成する工程と、
前記第１プラグ上および前記第２プラグ上に、積層された複数の層からなる積層構造を形成する工程と、
前記積層構造の一部を上面から下面まで除去することによって、前記第１プラグ上に内部の磁化の状態に応じて情報を保持する記録素子を形成するとともに前記第２プラグ上に前記基板の前記表面に投影された形状の面積が前記記録素子の前記基板の前記表面に投影された形状の面積より大きい電気導体を形成する工程と、
前記記録素子上および前記電気導体上に、第１信号線および第２信号線をそれぞれ形成する工程と、
を具備することを特徴とする磁気ランダムアクセスメモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気ランダムアクセスメモリに関し、例えば、スピン注入書き込み型の磁気ランダムアクセスメモリに関する。
【背景技術】
【０００２】
磁気ランダムアクセスメモリ（Magnetoresistive Random Access Memory（ＭＲＡＭ）)は、メモリセルとして磁気抵抗効果素子を利用する。磁気抵抗効果素子は磁化方向が可変の自由層と磁化方向が固定された固定層とを含み、それらの間に非磁性層が挟まれている。自由層の磁化の向きが固定層の磁化の向きと平行なときに低抵抗状態となり、反平行のときに高抵抗状態となる。この抵抗状態の違いが情報の記録に用いられる。
【０００３】
情報の読み出しは、磁気抵抗効果素子に読み出し電流を流して、読み出し電流を流す前後の抵抗状態の違いを検出することによって行われる。情報の書き込みは、磁気抵抗効果素子の自由層に、固定層の磁気モーメントによりスピン偏極させた電流を流して自由層の磁化の向きを変化させることによって行われる。データの論理は、磁気抵抗効果素子を貫く電流の向きによって制御される（特許文献１）。この書き込み方法は、磁場を用いた書き込みと比べて、ナノスケールの磁性体に対して、より直接的な作用を及ぼすことが可能である。そのため、隣接メモリセルへの誤書き込みが生じないとともに、高速な磁化反転が期待できる。また、セルサイズが小さくなるに従って書き込みに必要な電流量が減少するという利点もある。
【０００４】
磁気ランダムアクセスメモリには、一般に、なるべく少ない工程で製造可能であること、各部をなるべく小さくすることによって高集積化を図ること、歩留まり向上のために欠陥が形成されにくい構成および製造方法を適用すること、が求められる。
【特許文献１】米国特許第5,695,864号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、高集積化が可能でかつ製造が容易な磁気ランダムアクセスメモリを提供しようとするものである。
【課題を解決するための手段】
【０００６】
本発明の一態様による磁気ランダムアクセスメモリは、（１）半導体製の基板と、（２）前記基板の表面の上方に設けられたゲート電極と、前記ゲート電極の下方のチャネル領域を挟む第１不純物拡散領域および第２不純物拡散領域と、を有するトランジスタと、（３）前記第１不純物拡散領域上に設けられた導電性の第１プラグと、（４）前記第１プラグ上に設けられ、積層された複数の層から構成され、内部の磁化の状態に応じて情報を保持する記録素子と、（５）前記記録素子上に設けられた第１信号線と、（６）前記第２不純物拡散領域上に設けられた導電性の第２プラグと、（７）前記第２プラグ上に設けられ、前記記録素子を構成する前記複数の層と同じ複数の層から構成され、前記基板の前記表面に投影された形状の面積が前記記録素子の前記基板の前記表面に投影された形状の面積より大きい電気導体と、（８）前記電気導体上に設けられた第２信号線と、を具備することを特徴とする。
【０００７】
本発明の一態様による磁気ランダムアクセスメモリの製造方法は、（１）半導体製の基板の表面の上方に設けられたゲート電極と、前記ゲート電極の下方のチャネル領域を挟む第１不純物拡散領域および第２不純物拡散領域と、を有するトランジスタを形成する工程と、（２）前記第１不純物拡散領域上および前記第２不純物拡散領域上に、導電性の第１プラグおよび導電性の第２プラグをそれぞれ形成する工程と、（３）前記第１プラグ上および前記第２プラグ上に、積層された複数の層からなる積層構造を形成する工程と、（４）前記積層構造の一部を上面から下面まで除去することによって、前記第１プラグ上に内部の磁化の状態に応じて情報を保持する記録素子を形成するとともに前記第２プラグ上に前記基板の前記表面に投影された形状の面積が前記記録素子の前記基板の前記表面に投影された形状の面積より大きい電気導体を形成する工程と、（５）前記記録素子上および前記電気導体上に、第１信号線および第２信号線をそれぞれ形成する工程と、を具備することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、高集積化が可能でかつ製造が容易な磁気ランダムアクセスメモリを提供できる。
【発明を実施するための最良の形態】
【０００９】
本発明者等は、本発明の開発の過程において、以下に述べるような知見を得た。
【００１０】
まず、スピン注入書き込み型の磁気ランダムアクセスメモリを実現する構造として、図１９（ａ）、図１９（ｂ）に示す構造が考えられる。図１９（ａ）、図１９（ｂ）は、平行な２つの面に沿った断面構造を示している。図１９（ａ）、図１９（ｂ）に示すように、基板５１上に選択トランジスタ５２が設けられている。２つの選択トランジスタ５２は、ソース／ドレイン領域５３を共用し、ソース／ドレイン領域５３は図１９（ｂ）の断面まで広がっている。各選択トランジスタ５２のソース／ドレイン領域５４は、プラグ５５を介して磁気抵抗効果素子（ＭＲ素子）５６の下面と接続されている。ＭＲ素子５６の上面は、信号線６１と接続されている。ソース／ドレイン領域５４上には、また、図１９（ｂ）の断面において、コンタクトプラグ６２が設けられている。コンタクトプラグ６２の上面は、信号線６３と接続されている。信号線６１、６３と基板５１との間は、層間絶縁膜６４で埋め込まれている。
【００１１】
図１９（ａ）、図１９（ｂ）に示す構造とすることによって、メモリセルの一端と接続される信号線６２と他端と接続される信号線６３とを同じ配線層に形成することができる。このため、基板の上方の空間を効率的に使用することができ、高集積化が図れる。
【００１２】
図１９（ａ）、図１９（ｂ）の構造を製造するには、以下に示す工程が取られることが予想される。まず、図２０（ａ）、図２０（ｂ）に示すように、基板５１上に、選択トランジスタ５２が形成される。次に、基板５１上の全面に、層間絶縁膜６４の一部である絶縁膜６４ａが形成される。次に、絶縁膜６４ａ内に、コンタクトプラグ５５が形成され、絶縁膜６４ａおよび各コンタクトプラグ５５上に、ＭＲ素子５６が形成される。次に、ＭＲ素子５６間が層間絶縁膜６４の一部である絶縁膜６４ｂにより埋め込まれる。
【００１３】
次に、図２１（ａ）、図２１（ｂ）に示すように、コンタクトプラグ６２のためのコンタクトホール６５が形成される。このように、コンタクトプラグ５５のためのコンタクトホールと、コンタクトホール６５とは、同じ工程で形成することができない。そして、コンタクトホール５５と、形成済みのコンタクトプラグ５５との間のピッチは、磁気ランダムアクセスメモリの高集積化に起因して、非常に狭い。このため、コンタクトホール５５を、所望の位置に、形成済みの要素に影響を与えることなく形成することが非常に困難である。特に、ＭＲ素子５６に及ぶ影響を回避することが難しい。また、同じ層に位置する、コンタクトプラグ５５のためのコンタクトホールと、コンタクトホール５５を別の工程で形成することになるので、効率が悪い。
【００１４】
以下に、このような知見に基づいて構成された本発明の実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１５】
また、以下に示す各実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１６】
図１乃至図１８を参照して本発明の実施形態に係る磁気ランダムアクセスメモリについて説明する。図１は、本発明の実施形態に係る磁気記憶装置の主要部の回路図である。図１に示すように、行列状に配置された複数のメモリセルＭＣからメモリセルアレイＭＣＡが構成される。各メモリセルＭＣは、直列接続された磁気抵抗効果素子（以下、ＭＲ素子と称する）ＭＲと選択トランジスタＳＴとを含んでいる。ＭＲ素子ＭＲは、スピン注入書き込み方式によって、２つの定常状態を取り得る構成を有しており、後に詳述する。選択トランジスタＳＴは、例えばＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）からなる。
【００１７】
図では、磁気ランダムアクセスメモリの一部として第１列ＣＯＬ１乃至第４列ＣＯＬ４が描かれている。そして、各列ＣＯＬ１乃至ＣＯＬ４に属する各要素には、最後の添え字の数が列の番号と同じ番号が付されている。しかしながら、各列ＣＯＬ１乃至はＣＯＬ４は、皆同じ構成を有するので、以下の説明では、個別に特定する必要が有る場合を除いて、最後の添え字を除いた形で表記する。
【００１８】
各列ＣＯＬにおいて、複数のメモリセルＭＣが並列接続されている。より具体的には、各メモリセルＭＣのＭＲ素子側の端部は別のメモリセルＭＣのＭＲ素子のＭＲ素子側の端部と接続され、各メモリセルＭＣの選択トランジスタ側の端部はさらに別のメモリセルＭＣの選択トランジスタ側の端部と接続される。列ＣＯＬにおいて、ＭＲ素子ＭＲ、および２つのＭＲ素子ＭＲの接続ノードは、第１ビット線ＢＬｕと電気的に接続されている。また列ＣＯＬにおいて、２つの選択トランジスタＳＴの接続ノードは、第２ビット線ＢＬｄと電気的に接続される。
【００１９】
第１ビット線ＢＬｕ１乃至ＢＬｕ４は、例えばＭＯＳＦＥＴからなるスイッチング素子Ｑｕ１乃至Ｑｕ４の各一端とそれぞれ接続されている。スイッチング素子Ｑｕ１乃至Ｑｕ４の各他端は第１共通線ＣＬ１と接続されている。
【００２０】
第２ビット線ＢＬｄ１乃至ＢＬｄ４は、例えばＭＯＳＦＥＴからなるスイッチング素子Ｑｄ１乃至Ｑｄ４の各一端とそれぞれ接続されている。スイッチング素子Ｑｄ１乃至Ｑｄ４の各他端は第２共通線ＣＬ２と接続されている。
【００２１】
第１共通線ＣＬ１は、書き込み電流ソース／シンク・読み出し電流シンク回路ＳＳＣ１と接続される。第２共通線ＣＬ２は、書き込み電流ソース・シンク回路ＳＳＣ２および読み出し回路ＲＣと接続される。書き込み電流ソース／シンク・読み出しシンク回路ＳＳＣ１は、書き込み電流ソース、書き込み電流シンク、読み出し電流シンクの機能を有する。書き込み電流ソース・シンク回路ＳＳＣ２は、書き込み電流ソース、書き込み電流シンクの機能を有する。
【００２２】
書き込みデータに応じて、書き込み電流ソース／シンク・読み出し電流シンク回路ＳＳＣ１と書き込み電流ソース・シンクＳＳＣ２回路の一方が電流シンク、他方が電流ソースとして機能するか、一方が電流ソース、他方が電流シンクとして機能する。この結果、メモリセルＭＣに書き込みデータの論理に応じた方向に向う書き込み電流を流すことができる。また、書き込み電流ソース／シンク・読み出し電流シンク回路ＳＳＣ１が読み出し電流シンクとして機能し、これに向って読み出し回路ＲＣから読み出し電流が、読み出し対象のメモリセルＭＣを介して流れる。読み出し回路ＲＣは、読み出し電流を用いて、読み出し対象のメモリセルＭＣが保持するデータを判別する。
【００２３】
スイッチング素子Ｑｕ１乃至Ｑｕ４、Ｑｄ１乃至Ｑｄ４の制御端子（ゲート電極）は、カラムデコーダＣＤと接続される。カラムデコーダＣＤは、外部からのアドレス信号に応じて、選択されたカラムＣＯＬに属する１組のスイッチング素子Ｑｕ、Ｑｄをオンする。
【００２４】
同じ行に属するメモリセルＭＣの各選択トランジスタＳＴのゲート電極は、相互に接続されてワード線ＷＬ１乃至ＷＬ４を構成する。ワード線ＷＬ１乃至ＷＬ４は、ロウデコーダＲＤと接続される。ロウデコーダＲＤは、外部からのアドレス信号に応じて、選択されたワード線ＷＬ乃至ＷＬ４のいずれかと接続された選択トランジスタＳＴをオンする。
【００２５】
ＭＲ素子ＭＲは、例えば、図２に示すように、少なくとも順に積層された、強磁性材料からなる固定層（磁化固定層）１０３、非磁性材料からなる中間層１０２、強磁性材料からなる自由層（磁化自由層、磁化可変層、記録層）１０１を含む。
【００２６】
なお、自由層１０１および（または）固定層１０３は、複数のサブレイヤーからなる積層構造とすることも可能である。固定層１０３の磁化方向は固定されている。これは、例えば、固定層１０３の、非磁性層と反対の面上に反強磁性層１０４を設けることにより行うことができる。
【００２７】
一方、自由層１０１の磁化方向に関しては、このような固着化機構を設けない。よって、自由層１０１の磁化方向は可変である。自由層１０１の磁化容易軸、および固定層１０３の磁化方向は、自由層１０１、中間層１０２、固定層１０３が相互に面する面に沿った方向を向いている。すなわち、ＭＲ素子ＭＲは、いわゆる面内磁化を有する。
【００２８】
中間層１０２として非磁性金属、非磁性半導体、絶縁膜等を用いることができる。
【００２９】
さらに、自由層１０１の非磁性層１０２と反対の面上、反強磁性層１０４の固定層１０３と反対の面上には、それぞれ、電極１０５、１０６が設けられていても良い。
【００３０】
固定層１０３の磁化方向に反平行な方向を向いた自由層１０１の磁化を反転させて、固定層１０３の磁化方向に平行な方向に向けるには、固定層１０３から自由層１０１に向けて電子流を流す。逆に、固定層１０３の磁化方向に平行な方向を向いた自由層１０１の磁化を反転させて、固定層１０３の磁化方向に反平行な方向に向けるには、自由層１０１から固定層１０３に向けて電子流を流す。
【００３１】
自由層１０１、固定層１０３に用いる強磁性材料として、例えばＣｏ、Ｆｅ、Ｎｉ、またはこれらを含む合金を用いることができる。反強磁性層１０４の材料としては、Ｆｅ−Ｍｎ、Ｐｔ−Ｍｎ、Ｐｔ−Ｃｒ−Ｍｎ、Ｎｉ−Ｍｎ、Ｐｄ−Ｍｎ、ＮｉＯ、Ｆｅ2Ｏ3、磁性半導体などを用いることができる。
【００３２】
中間層１０２として非磁性金属を用いる場合には、Ａｕ、Ｃｕ、Ｃｒ、Ｚｎ、Ｇａ、Ｎｂ、Ｍｏ、Ｒｕ、Ｐｄ、Ａｇ、Ｈｆ、Ｔａ、Ｗ、Ｐｔ、Ｂｉのうちのいずれか、あるいは、これらのいずれか１種以上を含む合金を用いることができる。また、中間層１０２をトンネルバリア層として機能させる場合には、Ａｌ2Ｏ3、ＳｉＯ2、ＭｇＯ、ＡｌＮなどを用いることができる。
【００３３】
なお、ＭＲ素子ＭＲは、図２に示すものの上下が反転した形であっても良い。
【００３４】
図２のＭＲ素子ＭＲの２つの抵抗状態を、例えば図３のように、ＭＲ素子ＭＲが保持するデータの論理と対応させる。すなわち、固定層１０３の磁化方向と自由層１０１の磁化方向が平行の状態（低抵抗状態）を“０”データ保持状態とし、固定層１０３の磁化方向と自由層１０１の磁化方向が反平行の状態（高抵抗状態）を“１”データ保持状態とする。なお、図３では、反強磁性層１０４は省略されている。
【００３５】
次に、図４乃至図９を参照して、実施形態に係る磁気ランダムアクセスメモリの構造について説明する。図４は、実施形態に係る磁気ランダムアクセスメモリの主要部の鳥瞰図であり、図１の相互に隣接する４つのメモリセル部を示している。図５は、図４のＶ−Ｖ線に沿った構造を示す断面図である。図６は、図４のＶＩ−ＶＩ線に沿った構造を示す断面図である。図７は、図４のＶＩＩ−ＶＩＩ線に沿った構造を示す断面図である。
【００３６】
図４乃至図７に示すように、例えばシリコンからなる基板１の表面に素子分離のための絶縁膜２が設けられている。絶縁膜２は、適当な幅を有し、素子領域（活性領域）３を囲み、例えばＳＴＩ（shallow trench isolation）構造を有し、図６乃至図８の断面構造では相互に距離を有して位置している。
【００３７】
基板１の上方に、導電材料からなる信号線（配線）４ａ、４ｂが設けられる。信号線４ａ、４ｂは、列方向（図４の上下方向）に沿って延びており、行方向（図４の左右方向）に沿って離れている。信号線４ａ、４ｂは、それぞれ図２の第１、第２ビット線ＢＬｕ、ＢＬｄの機能を担っている。信号線４ａ、４ｂは、同じ高さに位置している。すなわち、第１層目の配線層（Ｍ１層）によって形成されている。なお、以下の記載で、同じ数字に末尾の異なるアルファベットのついた参照符号について、これらを区別する必要がない場合、末尾のアルファベットを省略して、末尾の異なる参照符号を包括的に表現する。例えば、信号線４という記載は、信号線４ａ、４ｂを意味している。
【００３８】
素子領域３内の基板１の表面上に、積層されたゲート絶縁膜１０、ゲート電極１１ａ、１１ｂが設けられる。ゲート電極１１ａ、１１ｂは、行方向（図４の左右方向）に沿って配置されており、列方向（図４の上下方向）に沿って互いに距離を有して位置している。ゲート電極１１ａ、１１ｂは、図１において、全行のうち、選択トランジスタ同士が接続される２行に属する２本のワード線ＷＬ（例えば、ワード線ＷＬ１、ＷＬ２）の機能を担っている。
【００３９】
基板１の表面の領域のうち、ゲート電極１１ａ、１１ｂの間の部分には、ソース／ドレイン領域としての不純物拡散領域１２が形成されている。基板１の表面の領域のうち、ゲート電極１１ａの不純物拡散領域１２と反対側の部分と、ゲート電極１１ｂの不純物拡散領域１２と反対の部分には、ソース／ドレイン領域としての不純物拡散領域１３ａ、１３ｂがそれぞれ形成されている。不純物拡散領域１２と不純物拡散領域１３ａ、１３ｂとはゲート電極１１ａ、１１ｂの下方で離れている。ゲート電極１１ａと不純物拡散領域１２、１３ａによって、またゲート電極１１ｂと不純物拡散領域１２、１３ｂによって、それぞれ１つの選択トランジスタＳＴが構成される。
【００４０】
不純物拡散領域１２は、信号線４ａの下方の領域から、信号線４ｂの下方の領域までに亘っている。不純物拡散領域１３は、信号線４ａの下方の領域から、信号線４ｂの下方の領域までに亘っていてもよいし、信号線４ａの下方の部分と信号線４ｂの下方の部分とで離れていてもよい。
【００４１】
不純物拡散領域１３ａと信号線４ａとの間、不純物拡散領域１３ｂと信号線４ａとの間には、不純物拡散領域１３ａ、１３ｂとそれぞれ接するコンタクトプラグ１４ａ、１４ｂがそれぞれ設けられる。コンタクトプラグ１４ａ、１４ｂ上には図２に示すＭＲ素子ＭＲが設けられる。コンタクトプラグ１４ａ、１４ｂ上の各ＭＲ素子ＭＲは、それぞれＭＲ素子ＭＲａ、ＭＲｂとして区別されている。
【００４２】
ＭＲ素子ＭＲａ、ＭＲｂは、メモリセルＭＣのデータ記録担体としての機能を有する。また、ＭＲ素子ＭＲａ、ＭＲｂは、図６の断面においてはそれぞれ不純物拡散領域１３ａ、１３ｂと同程度の幅を有し、図５の左右方向に沿った幅は、それぞれ信号線４ａ、４ｂと同程度である。各ＭＲ素子ＭＲａ、ＭＲｂの上面は、信号線４ａの下面と接続されている。なお、図６では、簡略化のため、ＭＲ素子ＭＲ（ＭＲａ、ＭＲｂ）の自由層１０１（１０１ａ、１０１ｂ）、中間層１０２（１０２ａ、１０２ｂ）、固定層１０３（１０３ａ、１０３ｂ）のみが示されており、電極１０５、１０６等は省略されている。なお、図６では、ＭＲ素子ＭＲｂの磁化は反平行状態であるが、これに限られない。参照セル用ＲＣ用のＭＲ素子として、所望の抵抗値を付与できる限り、平行状態、反平行状態は問われない。
【００４３】
不純物拡散領域１２と信号線４ｂとの間には、不純物拡散領域１２と接するコンタクトプラグ１５が設けられる。コンタクトプラグ１５上にはＭＲ素子ＭＲ（ＭＲ素子ＭＲｃ）が設けられる。ＭＲ素子ＭＲｃは、ＭＲ素子ＭＲａ、ＭＲｂと同じ工程によって形成される。したがって、ＭＲｃを構成する自由層１０１ｃ、中間層１０２ｃ、固定層１０３ｃは、面積を除いて、厚さ、材料等を含めて、自由層１０１ａ、１０１ｂ、中間層１０２ａ、１０２ｂ、固定層１０３ａ、１０３ｂとそれぞれ同じ特性を有する。しかしながら、ＭＲ素子ＭＲｃの基板１に投影された形状（図４における形状）は、後に詳述するように、ＭＲ素子ＭＲａ、ＭＲｂと異なる。図６でも、電極１０５、１０６等は省略されている。
【００４４】
ＭＲ素子ＭＲｃは、上記のようにＭＲ素子ＭＲａ、ＭＲｂが記憶保持担体としての機能を有するのに対し、単なる電気導体としての機能を有している。このような機能を持たせるために、ＭＲ素子ＭＲｃの基板１に投影された形状（以下、平面形状と称する）は、ＭＲ素子ＭＲａ、ＭＲｂの平面形状よりも大きい面積を有する。なお、上記のようにＭＲ素子ＭＲｃは複数の層（例えば自由層１０１ｃ、中間層１０２ｃ、固定層１０３ｃ）から構成され、各層は通常、同じ平面形状を有している。このため、ＭＲ素子ＭＲｃの平面形状と記載する場合、ＭＲ素子ＭＲｃを構成する各層の平面形状を包括的に指しているものとする。ＭＲ素子ＭＲａ、ＭＲｂに関しても同じである。
【００４５】
ＭＲ素子ＭＲｃの平面形状は、以下の要素を考慮して決定される。第１に、ＭＲ素子ＭＲｃの抵抗値が、ＭＲ素子ＭＲｃでの電圧降下が磁気ランダムアクセスメモリの動作に影響をほとんど与えない程度、小さい必要がある。ここで、ほとんど与えないとは、動作に対する影響があったとしても、磁気ランダムアクセスメモリの動作マージン等を考慮して許容できる範囲の程度であることを意味している。第２に、ＭＲ素子ＭＲｃの自由層１０１ｃの磁化が反転しないことが必要である。ＭＲ素子ＭＲｃ、より具体的にはＭＲ素子ＭＲｃを構成する各層（少なくとも自由層１０１ｃ、中間層１０２ｃ、固定層１０３ｃ）は、この２つの要請を満たすように、ＭＲ素子ＭＲａ、ＭＲｂの自由層１０１ａ、１０１ｂ、中間層１０２ａ、１０２ｂ、固定層１０３ａ、１０３ｂの平面面積より大きくされている。
【００４６】
具体的な実施形態として、ＭＲ素子ＭＲｃは、例えばコンタクトプラグ１５上とその両側のゲート電極１１ａ、１１ｂの上方に亘っている。すなわち、ＭＲ素子ＭＲｃの図６の左右方向に沿った長さ（図４の上下方向に沿った長さ）は、ＭＲ素子ＭＲａ、ＭＲｂの図５の左右方向に沿った長さ（図４の上下方向に沿った長さ）より大きい。そして、ＭＲ素子ＭＲａ乃至ＭＲｃの図４の左右方向に沿った長さは、信号線４ａ、４ｂの図４の左右方向に沿った長さと同程度である。これは、ＭＲ素子ＭＲａの加工の際の制御の容易さから採用されている規定であり、この長さとすることは必須ではない。ＭＲ素子ＭＲｃの図４の左右方向に沿った長さは、加工技術に制限が無いのであれば、信号線４ａの左右方向に沿った長さよりも大きくてもよい。こうすれば、ＭＲ素子ＭＲｃの平面形状をさらに大きくすることができる。
【００４７】
図４に示すように、ＭＲ素子ＭＲｃのアスペクト比をＭＲ素子ＭＲａ、ＭＲｂのアスペクト比よりも大きくすれば、ＭＲ素子ＭＲｃの自由層１０１ｃの磁化が、より反転し難くなる。
【００４８】
ＭＲ素子ＭＲｃの平面形状は、上記の抵抗値をより小さくし、自由層１０１ｃをより反転しにくくするために、以下のようにすることができる。すなわち、図８、図９に示すように、ＭＲ素子ＭＲｃの平面形状は、信号線４ｂに沿って延びる直線状とされている。図８は、他の実施形態に係る磁気ランダムアクセスメモリの主要部の鳥瞰図である。図９は、図８のＩＸ−ＩＸ線に沿った構造を示す断面図である。図９のＶ−Ｖ線、ＶＩＩ−ＶＩＩ線に沿った構造は、それぞれ図５、図７と同じである。
【００４９】
ＭＲ素子ＭＲｃの自由層１０１ｃの磁化方向と固定層１０３ｃの磁化方向は平行に固定されている。これは、ＭＲ素子内の２つの強磁性層の磁化が平行であると、反平行の場合と比べて抵抗値を小さくできるからである。
【００５０】
信号線４ａ、４ｂと基板１との間の領域は、例えばシリコン酸化膜からなる層間絶縁膜２１で埋め込まれている。
【００５１】
１つのメモリセルＭＣは、ゲート絶縁膜１０、ゲート電極１１ｂ（１１ａ）、不純物拡散領域１２、１３ｂ（１３ａ）、コンタクトプラグ１４ｂ（１４ａ）、ＭＲ素子ＭＲｂ（ＭＲａ）から構成される。
【００５２】
次に、図１０乃至図１５を参照して、本発明の実施形態に係る磁気ランダムアクセスメモリの製造工程について説明する。図１０、図１２、図１４は、図５に示す磁気ランダムアクセスメモリの製造方法における工程を順に示している。図１１、図１３、図１５は、図６に示す磁気ランダムアクセスメモリの製造方法における工程を順に示している。
【００５３】
図１０、図１１に示すように、基板１の表面に、ＣＶＤ（chemical vapor deposition）等の成膜技術、リソグラフィー工程、およびＲＩＥ（reactive ion etching）等の異方性エッチングによって、絶縁膜２の形成予定領域に開口を有するマスク材が形成される。次に、マスク材を用いたＲＩＥ等の異方性エッチングによって、絶縁膜２用のトレンチが形成される。次に、このトレンチ内に、ＣＶＤ（chemical vapor deposition）等の成膜技術によって絶縁膜２が形成される。次に、マスク材が除去される。
【００５４】
次に、選択トランジスタのチャネル形成予定領域に、選択トランジスタの閾値電圧調整のためのイオン注入が行われる。次に、熱酸化工程、ＣＶＤ等の膜形成技術によって、ゲート絶縁膜１０、ゲート電極１１ａ、１１ｂの基となる絶縁膜、導電膜が形成される。次に、リソグラフィー工程、異方性エッチング等によって絶縁膜、導電膜がパターニングされてゲート絶縁膜１０、ゲート電極１１ａ、１１ｂが形成される。次に、イオン注入によって、不純物拡散領域１２、１３ａ、１３ｂが形成される。次に、ＣＶＤ等によって、層間絶縁膜２１の一部である絶縁膜２１ａが形成される。
【００５５】
次に、図１２、図１３に示すように、例えばＣＶＤ、リソグラフィー工程、ＲＩＥ等のエッチングによって、絶縁膜２１ａ上に、コンタクトプラグ１４ａ、１４ｂ、１５の形成予定領域の上方に開口を有するマスク材（図示せぬ）が形成される。次に、マスク材をマスクとした異方性エッチングによって絶縁膜２１ａの一部が除去されることによって、不純物拡散領域１３ａ、１３ｂ上にコンタクトホール２２ａ、２２ｂが形成され、不純物拡散領域１２上にコンタクトホール２３が形成される。このように、１つの選択トランジスタＳＴの一端と接続されるコンタクトホール２２ａ、２２ｂと、他端と接続されるコンタクトホール２３とが同じ工程で形成される。次に、マスク材が除去される。
【００５６】
次に、図１４、図１５に示すように、コンタクトホール２２ａ、２２ｂ、２３内に、ＣＶＤ等の成膜技術によって、コンタクトプラグ１４ａ、１４ｂ、１５が形成される。次に、ここまでの工程で得られる構造上の全面に、ＣＶＤ等の成膜技術によって、固定層１０３ａ、１０３ｂ、１０３ｃ、中間層１０２ａ、１０２ｂ、１０２ｃ、自由層１０１ａ、１０１ｂ、１０１ｃの基となる膜が形成される。次に、ＣＶＤ等の成膜技術によって、ここまでの工程で得られる構造上の全面に、マスク材（図示せぬ）が形成される。次に、リソグラフィー工程によって、マスク材に、ＭＲ素子ＭＲａ、ＭＲｂ、ＭＲｃの形成予定領域上に残存するパタンが形成される。次に、マスク材を用いた異方性エッチングによって、材料膜がパターニングされることによって、ＭＲ素子ＭＲａ、ＭＲｂ、ＭＲｃが形成される。次に、マスク材が除去される。
【００５７】
次に、図５、図６に示すように、さらなる絶縁膜が形成されることによって、層間絶縁膜２１が形成される。次に、リソグラフィー工程、エッチング、成膜技術等によって、信号線４ａ、４ｂが形成される。
【００５８】
ここまでの説明においては、自由層１０１、固定層１０３の磁化が、ＭＲ素子ＭＲの各層が相互に面する面に沿っている例が示されている。しかしながら、本実施形態は、この形態に限られず、図１６乃至図１８に示すように、自由層１０１、固定層１０３の磁化は、ＭＲ素子ＭＲの各層を貫く方向に沿っていてもよい。すなわち、ＭＲ素子ＭＲが、いわゆる垂直磁化を有していてもよい。
【００５９】
図１６は、他の実施形態に係る磁気抵抗効果素子の主要部の断面図である。図１７は、他の実施形態に係る磁気ランダムアクセスメモリの断面図であり、図５と同じ面に沿った構造を示している。図１８は、他の実施形態に係る磁気ランダムアクセスメモリの断面図であり、図６と同じ面に沿った構造を示している。図１６乃至図１８の構造によっても、本発明によって得られる効果は同じである。図８、図９の構成で、自由層１０１、固定層１０３の磁化が、図１６乃至図１８と同じである構造とすることも可能である。
【００６０】
本発明の実施形態に係る磁気ランダムアクセスメモリによれば、２種のビット線としての機能を担う２種の信号線４ａ、４ｂが同じ配線層において形成される。このため、基板の上方の空間を効率的に使用することができ、高い集積度を有する磁気ランダムアクセスメモリを実現できる。
【００６１】
また、実施形態に係る磁気ランダムアクセスメモリによれば、選択トランジスタＳＴの、記録素子としてのＭＲ素子ＭＲａ（またはＭＲｂ）と接続されない方のソース／ドレイン領域１２は、プラグ１５および磁化の状態が変化しない電気導体としてのＭＲ素子ＭＲｃを介して信号線４ｂと接続される。このため、プラグ１４、１５を同じ工程で形成することができ、ＭＲ素子ＭＲａ（ＭＲｂ）を形成後にプラグ１５を形成する必要性は生じない。このため、高集積化を可能としつつ、効率よい製造工程の実現とＭＲ素子ＭＲａ（ＭＲｂ）に損傷を与えかねない工程の回避を達成できる。
【００６２】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施形態に係る磁気記憶装置の主要部の回路図。
【図２】実施形態に係る磁気抵抗効果素子の主要部の断面図。
【図３】磁気抵抗効果素子の２つの状態を示す図。
【図４】実施形態に係る磁気ランダムアクセスメモリの主要部の鳥瞰図。
【図５】図４の磁気ランダムアクセスメモリの断面図。
【図６】図４の磁気ランダムアクセスメモリの断面図。
【図７】図４の磁気ランダムアクセスメモリの断面図。
【図８】他の実施形態に係る磁気ランダムアクセスメモリの主要部の鳥瞰図。
【図９】図８の磁気ランダムアクセスメモリの断面図。
【図１０】実施形態に係る半導体記憶装置の工程における一状態を示す断面図。
【図１１】実施形態に係る半導体記憶装置の工程における一状態を示す断面図。
【図１２】図１０に続く状態を示す断面図。
【図１３】図１１に続く状態を示す断面図。
【図１４】図１２に続く状態を示す断面図。
【図１５】図１３に続く状態を示す断面図。
【図１６】他の実施形態に係る磁気抵抗効果素子の主要部の断面図。
【図１７】他の実施形態に係る磁気ランダムアクセスメモリの断面図。
【図１８】他の実施形態に係る磁気ランダムアクセスメモリの断面図。
【図１９】磁気ランダムアクセスメモリの考えられる構造を示す断面図。
【図２０】図１９の構造の製造工程における一状態を示す断面図。
【図２１】図２０に続く状態を示す断面図。
【符号の説明】
【００６４】
ＭＣ…メモリセル、ＭＣＡ…メモリセルアレイ、ＭＲａ乃至ＭＲｃ…磁気抵抗効果素子、ＳＴ…選択トランジスタ、Ｑｕ１乃至ＱＵ４、Ｑｄ１乃至Ｑｄ４…スイッチング素子、ＢＬｕ１乃至ＢＬｕ４…第１ビット線、ＢＬｄ１乃至ＢＬｄ４…第２ビット線、ＣＬ１…第１共通線、ＣＬ２…第２共通線、ＳＳＣ１…書き込み電流ソース／シンク・読み出し電流シンク回路、ＳＳＣ２…書き込み電流ソース／シンク回路、ＲＣ…読み出し回路、１…基板、２…絶縁膜、３…素子領域、４ａ、４ｂ…信号線、１０…ゲート絶縁膜、１１ａ、１１ｂ…ゲート電極、１２、１３ａ、１３ｂ…不純物拡散領域、１４ａ、１４ｂ、１５…コンタクトプラグ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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