(57)【要約】【課題】  高周波半導体装置において、空間伝搬による高周波信号の漏れが発生し入力部の高周波信号が出力部に悪影響を及ぼす問題がある。これを回避するために入力部と出力部を離間したり、これらの間にボンディングワイヤを固着して接地するなどの方法がとられるが何れもチップ上の入力部と出力部間に十分な離間距離を確保する必要があった。【解決手段】  基板表面に第１素子と第２素子を設け、基板裏面に接地電位の第１電極を設ける。第１素子と第２素子間に基板を貫通する第２電極を設け、第１電極と接続する。第１素子と第２素子間で空間伝搬による高周波信号の漏れが発生しても、接地電位の第２電極によるトラップにより接地することができる。トラップのために基板表面にワイヤボンド固着領域を確保する必要がなく、チップの小型化寄与し配線レイアウトの自由度も大きくなる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
第１主面および第２主面を有する半導体基板と、
前記半導体基板の前記第１主面に設けられ、入力部となる第１素子と、
前記半導体基板の前記第１主面に設けられ、出力部となる第２素子と、
前記半導体基板の前記第２主面に設けられ、接地される第１電極と、
前記第１素子および前記第２素子間に設けられ、前記第１主面側にいずれの接続手段も設けられない突出部を有し前記第１主面から第２主面まで達して前記第１電極と接続する第２電極と、
を具備することを特徴とする高周波半導体装置。
【請求項２】
前記第２電極は前記半導体基板を貫通する貫通孔に導電材料を埋設してなることを特徴とする請求項１に記載の高周波半導体装置。
【請求項３】
前記第２電極は、前記第１素子および前記第２素子のそれぞれの配線電極層より高く突出することを特徴とする請求項１に記載の高周波半導体装置。
【請求項４】
前記第１電極は、前記第１素子および前記第２素子に共通で設けられることを特徴とする請求項１に記載の高周波半導体装置。
【請求項５】
第１主面および第２主面を有する半導体基板を準備し、前記第１主面に入力部となる第１素子と出力部となる第２素子とを形成する工程と、
前記第２主面に、接地用の第１電極を形成する工程と、
前記第１素子および第２素子間の前記半導体基板の前記第１主面側に何れの接続手段も設けられない突出部を有し、該第１主面から第２主面まで貫通して前記第１電極と接続する第２電極を形成する工程と、
を具備することを特徴とする高周波半導体装置の製造方法。
【請求項６】
前記第２主面に前記第１電極を形成後、前記基板の前記第１主面から前記第２主面に達する貫通孔を形成する工程と、
前記貫通孔内に前記第２電極となる導電材料を埋設する工程と、
を有することを特徴とする請求項５に記載の高周波半導体装置の製造方法。
【請求項７】
前記導電材料はメッキにより、前記第１主面から突出させることを特徴とする請求項６に記載の高周波半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波半導体装置およびその製造方法に係り、特に高周波信号の漏洩による悪影響を防止する高周波半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
高周波半導体装置においては、入力部および出力部間の空間伝搬により高周波信号が漏洩し、入力部の高周波信号が出力部に悪影響を及ぼす問題がある。このため、１つのチップ上に配置する入力部および出力部の離間距離を十分確保する必要があった。
【０００３】
また、高周波信号の空間伝搬による漏洩を回避するため、高周波信号をトラップする手段を設ける技術も知られている。
【０００４】
図９は、従来の高周波半導体装置を示す平面図である。
【０００５】
高周波半導体装置に設けられた半導体チップ１１８の中央部には、上方から下方にかけてグランド配線層１３６が形成されている。このグランド配線層１３６は、異なる周波数帯域を増幅するトランジスタＴ１，Ｔ２とトランジスタＴ３，Ｔ４との境界に形成されている。グランド配線層１３６には、チップ電極１３７〜１３９が等間隔で形成されており、いずれか１つのチップ電極が、ボンディングワイヤ１４７を介してボンディング電極１３４に接続されている。ボンディング電極１３４は、半導体チップ１１８を実装するモジュール配線基板１１７に形成されており、グランド配線層１３６が接続されている。（例えば特許文献１参照。）。
【特許文献１】特開２００５−３３３５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
高周波半導体装置においては、入力部および出力部間の空間伝搬による高周波信号の漏洩が問題である。従来の高周波半導体装置においては、漏れた高周波信号が出力部に及ぼす悪影響を回避するため、１つのチップ上に配置する入力部および出力部の離間距離を十分確保する必要があった。
【０００７】
また、特許文献１の如く、グランド配線層１３６、ボンディングワイヤ１４７により、高調波信号をトラップする技術も知られている。しかし、この場合半導体チップ上のグランド配線層は、ボンディングワイヤが固着可能な面積を確保する必要である。しかしボンディングワイヤは直径が例えば８０μｍ程度もあり、実際にはこの固着領域はチップ上で非常に大きな面積を占有してしまう。
【０００８】
また、他のボンディングワイヤとの干渉を避ける必要もあり、ボンディングワイヤの固着位置も制約される。
【０００９】
つまり、何れの方法でも、入力部及び出力部のチップ上でのパターンレイアウトや配線レイアウトが制約される問題があった。更にはチップ上で所定の離間距離を確保する必要があるため、チップサイズの小型化が進まない問題があった。
【課題を解決するための手段】
【００１０】
本発明は上述した諸々の事情に鑑み成されたもので、第１に、第１主面および第２主面を有する半導体基板と、前記半導体基板の前記第１主面に設けられ、入力部となる第１素子と、前記半導体基板の前記第１主面に設けられ、出力部となる第２素子と、前記半導体基板の前記第２主面に設けられ、接地される第１電極と、前記第１素子および前記第２素子間に設けられ、前記第１主面側にいずれの接続手段も設けられない突出部を有し前記第１主面から第２主面まで達して前記第１電極と接続する第２電極と、を具備することにより解決するものである。
【００１１】
第２に、第１主面および第２主面を有する半導体基板を準備し、前記第１主面に入力部となる第１素子と出力部となる第２素子とを形成する工程と、前記第２主面に、接地用の第１電極を形成する工程と、前記第１素子および第２素子間の前記半導体基板の前記第１主面側に何れの接続手段も設けられない突出部を有し、該第１主面から第２主面まで貫通して前記第１電極と接続する第２電極を形成する工程と、を具備することにより解決するものである。
【発明の効果】
【００１２】
本発明によれば、第１に、隣り合う第１素子（入力部）と第２素子（出力部）の間に基板を貫通する第２電極を設け、第１電極（裏面電極）を介して接地することで、入力部と出力部間の空間伝搬により漏洩した高周波入力信号をトラップすることができる。
【００１３】
チップ上でトラップのために確保する領域は、第２電極（幅例えば１０μｍ程度）を配線する面積のみでよい。第２電極の第１主面側には、ボンディングワイヤ等の何れの接続手段も設けず、従来必要であった接地電位を印加するためのボンディングワイヤの固着領域が不要となる。
【００１４】
つまり、従来の如く入力部及び出力部間の大きな離間距離を確保する必要が無く、チップサイズの小型化に大きく寄与できる。またチップ上の第１素子、第２素子（または他の素子）のパターンレイアウトや、配線レイアウトの自由度の向上も図れる。
【００１５】
また、第２電極は、銅（Ｃｕ）、ニッケル（Ｎｉ）等の金属メッキで形成できるので、金（Ａｕ）のボンディングワイヤを用いる従来構造と比較して、安価に実施できる。
【００１６】
本発明の製造方法によれば、第２電極を通常の半導体プロセスに用いるメッキ工程で形成できるので、大量生産が可能となる利点を有する。
【発明を実施するための最良の形態】
【００１７】
以下に本発明の高周波半導体装置の実施の形態について、図１から図８を参照して説明する。
【００１８】
図１は、高周波半導体装置の半導体チップの一例を示す概略図であり、図１（Ａ）が平面図、図１（Ｂ）が図１（Ａ）のａ−ａ線断面図である。尚、図１（Ａ）ではチップ表面の絶縁膜を省略している。
【００１９】
高周波半導体装置（半導体チップ）２０は、半導体基板１０と、第１素子１と、第２素子２と、第１電極５と、第２電極８とから構成される。
【００２０】
図１（Ａ）を参照して、半導体基板１０はシリコン半導体基板などであり、第１領域Ｒ１と第２領域Ｒ２を有する。
【００２１】
第１素子１および第２素子２はその表面にそれぞれ配線電極層３、４を有している。尚、図１は概略図であるので配線金属層３、４はそれぞれ１つのパターンで示しているが、実際には所望のパターンに形成されている。
【００２２】
図１（Ｂ）を参照し、半導体基板１０は、第１主面Ｓ１と第１主面Ｓ１に対向する第２主面Ｓ２を有する。第１領域Ｒ１の第１主面（表面）Ｓ１には、所望の不純物を拡散するなどして第１素子１が設けられる。同様に第２領域Ｒ２の第１主面（表面）Ｓ１には、所望の不純物を拡散するなどして第２素子２が設けられる。
【００２３】
第１領域Ｒ１および第２領域Ｒ２の第２主面（裏面）Ｓ２には、蒸着金属などにより第１電極（裏面電極）５が設けられる。第１電極５は第１素子１および第２素子２に共通の電極であり、接地される。このように、第１領域Ｒ１および第２領域Ｒ２は、第１電極５を裏面電極とする１つの半導体チップ２０上の領域である。
【００２４】
配線電極層３、４は多層配線構造でもよく、その場合には図１では最上層の配線電極層３、４までを１つのパターンで示すとする。配線電極層３、４は絶縁膜７で被覆される。
【００２５】
第１素子１は高周波半導体装置２０の入力部であり、第２素子２は高周波半導体装置２０の出力部である。第１領域Ｒ１と第２領域Ｒ２は例えば１５μｍ程度離間して隣り合って配置される。
【００２６】
第１素子１と第２素子２間には第２電極８が設けられる。詳細は後述するが、本実施形態の第２電極８は、１つの半導体基板１０に、当該基板１０の第１主面Ｓ１から第２主面に貫通する貫通孔６を設け、貫通孔６内壁を絶縁膜７で被覆し、貫通孔６内部に導電材料を充填することにより構成される。尚、貫通孔６内壁の絶縁膜７の厚み（幅）は、例えば０．２μｍ程度である。第２電極８の幅ｗは１０μｍ程度である。
【００２７】
すなわち第２電極８は、第１領域Ｒ１と第２領域Ｒ２の半導体基板１０の側壁に接し、半導体基板１０の第１主面Ｓ１から第２主面Ｓ２に達して設けられる。そして第２電極８は、第２主面Ｓ２側で第１電極５と接続することにより接地される。
【００２８】
また、第２電極８は、第１主面Ｓ１側においては半導体基板１０から突出した突出部８ａを有する。突出部８ａの第１主面Ｓ１からの高さｈ１は、第１素子１および第２素子２の配線金属層３、４の高さ（厚み）ｈ２より高く、例えば２μｍ〜５μｍである。また、突出部８ａには、何れの接続手段も設けられない。つまり、第２電極８は第２主面Ｓ２においては第１電極５と接続するが、第１主面Ｓ１側においては、第１素子１および第２素子２あるいは他の配線等のいずれにも接続しない。
【００２９】
図２は、図１の高周波半導体装置の半導体チップ２０をリードフレームに実装した例を示す。図２（Ａ）は平面図であり、図２（Ｂ）は図２（Ａ）のｂ−ｂ線断面図である。
【００３０】
半導体チップ２０がリードフレーム３０のアイランド３１上に導電ペースト３３等によって固着実装される。アイランド３１に接続するリード３２ａは接地される。表面の絶縁膜７を所望のパターンで開口してボンディングワイヤ３４などを固着し、他のリード３２ｂと、第１素子１および第２素子２の配線金属層３、４とを電気的に接続する。
【００３１】
第２電極８は、第１電極５を介して接地され、第２電極８の突出部８ａにはボンディングワイヤなどを固着しない。
【００３２】
尚ここでは銅の打ち抜きフレームを例に示したが、半導体チップ２０の実装基板は、導電パターンを配置したセラミック基板等であってもよい。
【００３３】
このように本実施形態では、隣り合う第１素子１および第２素子２間に、半導体基板１０を貫通する第２電極８を設け、半導体基板１０の第２主面Ｓ２において接地される第１電極５と接続する。これにより、高周波半導体装置２０の入力部（第１素子）１と出力部（第２素子２）間に接地電位の第２電極８が配置される。従って、高周波信号が３次元的に電磁界として空気中に広がる空間伝搬によって、入力部から出力部に高周波信号が漏洩する場合であっても、その高周波信号を第２電極８を介して接地できる。つまり第２電極８によって漏洩した高周波信号をトラップすることができるので、出力部には漏洩した高周波信号は伝わらず、出力部でのノイズ等の悪影響を大幅に低減できる。
【００３４】
例えば図１０に示す従来構造においては、入力部から出力部へ漏れる高周波信号をトラップするためチップ１１８表面にボンディングワイヤ１４７を固着して接地しており、チップ１１８上にトラップのためのボンディングワイヤの固着領域を確保する必要があった。固着領域は少なくとも８０μｍ四方の大きな面積である。また他のボンディングワイヤとの干渉等を考慮して固着領域の配置が制約されるため、チップの小型化が進まない問題があった。
【００３５】
しかし、本実施形態では半導体基板１０を貫通する第２電極８によりチップ裏面（第２主面Ｓ２）を介して接地することができる。つまり、チップ２０上に漏洩した高周波信号をトラップするためのボンディングワイヤの固着領域が不要である。そして第２電極８の幅ｗは１０μｍ程度で十分であるため、第１素子１と第２素子２間の離間距離を大幅に低減でき、チップの小型化が実現する。
【００３６】
また、トラップのためのボンディングワイヤが不要であるので、これと他のボンディングワイヤとの干渉等によるパターンレイアウト、配線レイアウトの制約がない。第２電極８の形成領域は、チップ２０上で第１素子１および第２素子２またはこれらの配線等を回避して貫通孔６を形成できればよく、パターンレイアウト、配線レイアウトの自由度が大幅に向上する。
【００３７】
図３は、第２電極８のレイアウト例を示す平面図である。
【００３８】
第２電極８は、入力部となる第１素子１と出力部となる第２素子２間に少なくとも設けられればよい。つまり、第２素子２の他に、例えばバッファアンプやミキサ等の他の素子１１が同一チップに集積化されるような場合には、例えば図３の如く、他の領域Ｒ３に設けられた他の素子１１と第１素子１間に配置されてもよい。
【００３９】
次に、図４から図８を参照し、本実施形態の製造方法について説明する。
【００４０】
第１工程（図４）：第１主面および第２主面を有する半導体基板を準備し、第１主面に入力部となる第１素子と出力部となる第２素子とを形成する工程。
【００４１】
第１主面Ｓ１と第１主面Ｓ１に対向する第２主面Ｓ２を有するシリコン半導体基板等の半導体基板１０を準備する。半導体基板１０の厚みは１００μｍ程度である。
【００４２】
半導体基板１０の第１領域Ｒ１の第１主面Ｓ１に、所望の不純物を拡散するなど既知の方法により入力部となる第１素子１を形成する。同様に第２領域Ｒ２の第１主面Ｓ１に、所望の不純物を拡散するなど既知の方法により出力部となる第２素子２を形成する。更に第１素子１および第２素子２の表面に所望のパターンの配線電極層３、４を形成する。
【００４３】
第２工程（図５）：第２主面に、接地用の第１電極を形成する工程。
【００４４】
半導体基板１０の第２主面Ｓ２の全面に多層金属層（例えばＴｉ／Ｎｉ／ＡｕまたはＴｉ／Ａｌ等）を例えば１．０μｍ〜２．０μｍの厚みで蒸着し、第１電極５を形成する。第１電極５は後の工程でリードフレーム等に実装され接地される。
【００４５】
第３工程（図６および図７）：第１素子および第２素子間の半導体基板の第１主面側に何れの接続手段も設けられない突出部を有し、第１主面から第２主面まで貫通して第１電極と接続する第２電極を形成する工程。
【００４６】
まず図６の如く、半導体基板１０の第１主面Ｓ１から第２主面Ｓ２に達する貫通孔を形成する。
【００４７】
すなわちフォトレジストＰＲ（厚み１０μｍ程度）により、第２電極（貫通電極）の形成領域が露出したマスクを設ける（図６（Ａ））。その後、フォトレジストＰＲをマスクとして半導体基板１０をドライエッチングし、第１主面Ｓ１から第２主面Ｓ２に達する貫通孔６を形成する（図６（Ｂ））。貫通孔６の開口幅は１０μｍ程度である。
【００４８】
次に、図７の如く、貫通孔６内に第２電極となる導電材料を埋設する。
【００４９】
すなわち、フォトレジストＰＲを除去し、全面に絶縁膜７（例えば酸化膜）を形成する。絶縁膜７の膜厚は例えば１μｍ程度である。その後、エッチバックにより貫通孔６底部に付着した絶縁膜７のみ除去する。つまり貫通孔６は側壁が半導体基板１０と第２電極の絶縁のため絶縁膜７で被覆される（図７（Ａ））。
【００５０】
その後、貫通孔６底部に露出した第１電極５を下地電極（Ｕｎｄｅｒ  Ｂｕｍｐ  Ｍｅｔａｌ：ＵＭＢ）として金属メッキを行う。メッキ金属は例えば銅（Ｃｕ）、ニッケル（Ｎｉ）等である。
【００５１】
金属メッキは、第１主面Ｓ１から例えば２μｍ〜３μｍ程度の高さまでメッキを行う。これにより、貫通孔６内部はメッキ金属で充填され、第１主面Ｓ１側に突出部８ａを有する第２電極８が形成される。突出部８ａの高さｈ１は、配線金属層３、４の高さ（厚み）ｈ２より高く形成する。第２電極８は半導体基板１０を貫通し、第１電極５と接続する（図７（Ｂ））。
【００５２】
組み立て工程において、ウェハ状の高周波半導体装置はダイシングされて、個別の半導体チップ２０に分離され、リードのアイランドに半導体チップを固着した後、パターンニングした絶縁膜７の開口部を介して、ボンディングワイヤ等の接続手段で所望の接続がなされる。
【００５３】
ここで、第１素子１および第２素子２は所定のリードと接続手段により接続されるが、突出部８ａには何れの接続手段も接続されない。すなわち第１主面Ｓ１において第２電極８は第１素子１および第２素子２または他の配線等と接続することはない。
【００５４】
第２主面Ｓ２においては、第２電極８は第１電極５、リードフレームのアイランドを介してリードと接続し、接地される（図２参照）。
【００５５】
図８は、第３工程において突出部８ａを形成するための他の方法を示す図である。図７（Ａ）で形成する絶縁膜７を例えば窒化膜とし、この上に更に絶縁膜７とのエッチング選択比が大きい他の絶縁膜（例えば酸化膜）７’を形成する。そして貫通孔６底部の絶縁膜７、７’を除去する（図８（Ａ））。
【００５６】
その後、図７（Ｂ）と同様に金属メッキおよびメッキを行う（図８（Ｂ））。その後、選択エッチング（ドライエッチング）を行い酸化膜７’のみ除去する。酸化膜７’をマスクとしてメッキを行うので、５μｍ程度の高さまでメッキする場合であっても、突出部８ａの形状を均一に形成することができる（図８（Ｃ））。
【００５７】
突出部８ａは、第１素子１および第２素子２の配線金属層３、４より高く形成することが望ましいため、例えば配線金属層３、４が多層配線構造等の場合には、この方法が有効である。
【図面の簡単な説明】
【００５８】
【図１】本発明の高周波半導体装置を説明する（Ａ）平面図、（Ｂ）断面図である。
【図２】本発明の高周波半導体装置を説明する（Ａ）平面図、（Ｂ）断面図である。
【図３】本発明の高周波半導体装置を説明する平面図である。
【図４】本発明の高周波半導体装置の製造方法を説明する断面図である。
【図５】本発明の高周波半導体装置の製造方法を説明する断面図である。
【図６】本発明の高周波半導体装置の製造方法を説明する断面図である。
【図７】本発明の高周波半導体装置の製造方法を説明する断面図である。
【図８】本発明の高周波半導体装置の製造方法を説明する断面図である。
【図９】従来技術を説明する平面図である。
【符号の説明】
【００５９】
１      第１素子
２      第２素子
３、４  配線金属層
５      第１電極
６      貫通孔
７、７’  絶縁膜
８      第２電極
８ａ    突出部
１０    半導体基板
１１    他の素子
２０    半導体チップ
３０    リードフレーム
Ｒ１    第１領域  
Ｒ２    第２領域
Ｒ３    他の領域
【図１】
2008066474.tif 000003
【図２】
2008066474.tif 000004
【図３】
2008066474.tif 000005
【図４】
2008066474.tif 000006
【図５】
2008066474.tif 000007
【図６】
2008066474.tif 000008
【図７】
2008066474.tif 000009
【図８】
2008066474.tif 000010
【図９】
2008066474.tif 000011