(57)【要約】      （修正有）【課題】ＳＲＡＭ又は記憶回路素子のソフトエラー率（ＳＥＲ）を製品設計段階で簡単に見積もる方法を提供する。【解決手段】ＭＩＳＦＥＴで構成される記憶回路又は情報保持回路の情報記憶ノード拡散層面積とソフトエラー率（ＳＥＲ）との関係を複数の情報記憶ノード電圧Ｖｎをパラメータとして測定した測定結果を使用し（Ｓ１）、同一情報記憶ノード電圧ＶｎにおけるＳＥＲの情報記憶ノード面積依存性を表す第１の数式を導出する（Ｓ２）。そして、測定結果から同一情報記憶ノード面積ＳｃにおけるＳＥＲの情報記憶ノード電圧依存性の関係を第１の数式に代入して第２の数式を導出する（Ｓ３）。求めたい記憶回路又は情報保持回路の情報記憶ノード面積及び情報記憶ノード電圧を第２の数式に代入すれば、そのＳＥＲを計算することができる（Ｓ４）。【選択図】図５
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【特許請求の範囲】
【請求項１】
トランジスタで構成される記憶回路又は情報保持回路の情報記憶ノード拡散層面積とソフトエラー率との関係を複数の情報記憶ノード電圧をパラメータとして測定した測定結果から、同一情報記憶ノード電圧におけるソフトエラー率の情報記憶ノード面積依存性を表す第１の数式を導出する工程と、
同一情報記憶ノード面積におけるソフトエラー率の情報記憶ノード電圧依存性の関係を前記第１の数式に代入して、ソフトエラー率を情報記憶ノード面積及び情報記憶ノード電圧の関数で示す第２の数式を導出する工程と、
前記第２の数式に所望の情報記憶ノード面積及び情報記憶ノード電圧を代入してソフトエラー率を計算する工程とを有する、記憶回路又は情報保持回路のソフトエラー率の計算方法。
【請求項２】
前記第１の数式は、前記ソフトエラー率をＳＥＲ、前記情報記憶ノード拡散層面積をＳｃ、フィッティングパラメータをｆ、ｇとすると
ＳＥＲ＝ｆ×Ｓｃ＾ｇ
を満たす
ことを特徴とする請求項１記載のソフトエラー率の計算方法。
【請求項３】
前記第２の数式は、前記ソフトエラー率をＳＥＲ、前記情報記憶ノード拡散層面積をＳｃ、情報記憶ノード電圧をＶｎ、フィッティングパラメータをａ、ｂ、ｐ、ｑとすると
ＳＥＲ＝（ａ×Ｖｎ＾ｂ）×Ｓｃ＾（ｐ×ｅｘｐ（ｑ×Ｖｎ））
又は
ＳＥＲ＝（ａ×Ｖｎ＾ｂ）×Ｓｃ＾（ｐ×Ｖｎ＋ｑ）
を満たす
ことを特徴とする請求項１又は２記載のソフトエラー率の計算方法。
【請求項４】
前記記憶回路又は情報保持回路におけるＮ型トランジスタで形成される情報記憶ノード拡散層面積をＳｃｎ、Ｐ型トランジスタで形成される情報記憶ノード拡散層面積をＳｃｐ、情報記憶ノード拡散層面積Ｓｃの関数をＦ（Ｓｃ）、定数をαとしたとき、
ＳＥＲ∝Ｆ（Ｓｃ）、Ｓｃ＝Ｓｃｎ＋α×Ｓｃｐ
が最も実測値に合うように前記αの値を決定する工程を更に有する
ことを特徴とする請求項２又３に記載のソフトエラー率の計算方法。
【請求項５】
基板からキャリアを直接収集しないように前記記憶ノード拡散層の上方に形成した容量を付加した場合の当該容量をＣａ、前記記憶回路又は情報保持回路の前記記憶ノード電圧をＶｎ、前記記憶ノード容量をＣｏとしたとき、
前記第２の数式のＶｎに、
Ｖｎ（１＋Ｃａ／Ｃｏ）
を代入する
ことを特徴とする請求項３記載のソフトエラー率の計算方法。
【請求項６】
前記記憶回路又は情報保持回路を構成するＰ型トランジスタとＮ型トランジスタのサイズを各々変化させてソフトエラー率を測定する工程を有する
ことを特徴とする請求項１記載のソフトエラー率の計算方法。
【請求項７】
前記計算したソフトエラー率が所定の値以上のとき、前記情報記憶ノード拡散層面積、前記情報記憶ノード電圧又は製造プロセスのうち少なくともいずれか１つを変更して換算情報記憶ノード拡散層面積及び／又は換算情報記憶ノード電圧を算出する工程と、
前記第２の数式に前記換算情報記憶ノード拡散層面積及び／又は前記換算情報記憶ノード電圧を代入してソフトエラー率を再計算する工程とを更に有する、請求項１記載のソフトエラー率の計算方法。
【請求項８】
前記換算情報記憶ノード拡散層面積は、前記トランジスタのドレイン面積を変更した場合の換算値である
ことを特徴とする請求項７記載のソフトエラー率の計算方法。
【請求項９】
前記換算情報記憶ノード拡散層面積は、放射線によって発生したキャリアが前記情報記憶ノード拡散層に収集される量に応じた換算値である
ことを特徴とする請求項７記載のソフトエラー率の計算方法。
【請求項１０】
前記放射線によって発生したキャリアが前記情報記憶ノード拡散層に収集される量は、シミュレーション値又は試験デバイスの測定値である
ことを特徴とする請求項９記載のソフトエラー率の計算方法。
【請求項１１】
前記換算情報記憶ノード電圧は、前記トランジスタの拡散層より上方に設けられた容量の容量値に応じて変更する
ことを特徴とする請求項７記載のソフトエラー率の計算方法。
【請求項１２】
前記記憶回路又は情報保持回路は、ＭＩＳＦＥＴで構成されている
ことを特徴とする請求項１乃至１１のいずれか１項記載のソフトエラー率の計算方法。
【請求項１３】
トランジスタで構成される記憶回路又は情報保持回路のソフトエラー率の計算処理をコンピュータに実行させるためのプログラムであって、
前記記憶回路又は情報保持回路の情報記憶ノード拡散層面積とソフトエラー率との関係を複数の情報記憶ノード電圧をパラメータとして測定した測定結果から、同一情報記憶ノード電圧におけるソフトエラー率の情報記憶ノード面積依存性を表す第１の数式を導出する工程と、
前記測定結果から同一情報記憶ノード面積におけるソフトエラー率の情報記憶ノード電圧依存性の関係を前記第１の式に代入して第２の数式を導出する工程と、
前記第２の数式に所望の情報記憶ノード面積及び情報記憶ノード電圧を代入してソフトエラー率を計算する工程とを有する、プログラム。
【請求項１４】
トランジスタで構成される記憶回路又は情報保持回路を有する半導体集積回路の設計方法であって、
前記記憶回路又は情報保持回路の情報記憶ノード拡散層面積とソフトエラー率との関係を複数の情報記憶ノード電圧をパラメータとして測定した測定結果から、同一情報記憶ノード電圧におけるソフトエラー率の情報記憶ノード面積依存性を表す第１の数式を導出する工程と、
前記測定結果から同一情報記憶ノード面積におけるソフトエラー率の情報記憶ノード電圧依存性の関係を前記第１の式に代入して第２の数式を導出する工程と、
前記第２の数式に所望の情報記憶ノード面積及び情報記憶ノード電圧を代入してソフトエラー率を計算する工程と、
前記計算したソフトエラー率が所定の値以上であるときに前記情報記憶ノード拡散層面積、前記情報記憶ノード電圧又は製造プロセスのうち少なくともいずれか１つを変更して換算情報記憶ノード拡散層面積及び／又は換算情報記憶ノード電圧を算出する工程と、
前記第２の数式に前記換算情報記憶ノード拡散層面積及び／又は前記換算情報記憶ノード電圧を代入してソフトエラー率を再計算する工程とを有する、半導体集積回路の設計方法。
【請求項１５】
トランジスタで構成される記憶回路又は情報保持回路を有する半導体集積回路の設計装置であって、
前記記憶回路又は情報保持回路の情報記憶ノード拡散層面積とソフトエラー率との関係を複数の情報記憶ノード電圧をパラメータとして測定した測定結果から、同一情報記憶ノード電圧におけるソフトエラー率の情報記憶ノード面積依存性を表す第１の数式を導出する第１の数式導出部と、
同一情報記憶ノード面積におけるソフトエラー率の情報記憶ノード電圧依存性の関係を前記第１の数式に代入して、ソフトエラー率を情報記憶ノード面積及び情報記憶ノード電圧の関数で示す第２の数式を導出する第２の数式導出部と、
前記第２の数式に所望の情報記憶ノード面積及び情報記憶ノード電圧を代入してソフトエラー率を計算するＳＥＲ演算部とを有する半導体集積回路の設計装置。
【請求項１６】
前記ＳＥＲ演算部が計算したソフトエラー率を評価するＳＥＲ評価部を更に有する、請求項１５記載の半導体集積回路の設計装置。
【請求項１７】
前記ＳＥＲ評価部は、前記計算したソフトエラー率が所定の値以上である場合に、情報記憶ノード拡散層面積、情報記憶ノード電圧又は製造プロセスのうち少なくともいずれか一つを変更して求めた換算情報記憶ノード拡散層面積及び／又は換算情報記憶ノード電圧を入力させ、
前記ＳＥＲ演算部は、前記第２の数式に前記換算情報記憶ノード拡散層面積及び前記換算情報記憶ノード電圧を代入してソフトエラー率を再計算する、
ことを特徴とする請求項１５記載の半導体集積回路の設計装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタで構成される記憶回路又は情報保持回路を有する半導体集積回路、そのソフトエラー率の計算方法及びプログラム、並びにその設計方法及び設計装置に関する。
【背景技術】
【０００２】
近時の半導体デバイスの微細化による問題の一つにソフトエラーがある。半導体デバイスのソフトエラーは、狭義の意味では記憶ノードに蓄積された電荷が放射線によって失われることによって、情報が「反転」する一過性の不良である。低電圧化と相まって今後大きな問題となると予想される。
【０００３】
この問題の対策としては、記憶ノードに容量を付加することでソフトエラー耐性を向上させる方法が知られている。しかしながら、メモリセルが小さくなった今日、簡単なプロセスで多くの容量を付加することは難しい。さらに、高速ＳＲＡＭには、動作速度の面からセルノードにソフトエラーに効果があるほどの容量を付加できないことがある。
【０００４】
また、容量付加とは異なるソフトエラー対策としては、セルノード拡散層や基板（ウェル）の不純物濃度プロファイルを最適化するが知られている。セルノード拡散層や基板（ウェル）の不純物濃度プロファイルの最適化法の一つとしては、セルノード拡散層に入る電子・正孔を少なくすることが挙げられる。ウェルの中にウェルやバリヤ層を設けること等がその代表的な方法である。しかしながら、最適条件を決めるには多くの試作をしなければならないという問題がある。
【０００５】
現状では、どれか一つの対策ではなく、上記のような種々の対策を合わせて製品を作っている。このため、製品を試作あるいはＴＥＧ（Test Element Group）を試作してみないとソフトエラー率（ＳＥＲ）が判らない状態にある。
【０００６】
発表されているＳＲＡＭのＳＥＲのトレンドは発表者によって異なる結果となっている。例えば、非特許文献１には、各世代での単位ビット数当りで比較した場合、微細化でＳＥＲが悪化する（ＦＩＴ値が増加する）ことが記載されている。一方、非特許文献２及び非特許文献３には、微細化でＳＥＲが概ねよくなる（ＦＩＴ値は減少する）ことが示されている。これらは、各世代のＳＲＡＭの電圧（ノード電圧）の設定やセルサイズの違いなどが原因と考えられる。
【０００７】
こうした背景の中、設計段階で微細化デバイスのＳＥＲを精度良く見積もることがますます重要となってきた。従来、ＳＥＲの見積もりに関しては、主にシミュレーションが使われてきた。
【０００８】
一般にソフトエラーのシミュレーションを行うには製品のプロセス情報やマスクレイアウト情報、回路情報、及び核反応モデルなどが必要で、当該シミュレータに精通した技術者（シミュレータの開発者）でないと使用できないという問題がある。シミュレーションの例として、特許文献１が挙げられる。この特許文献１にはシミュレーションを使ってその結果を製品設計へフィードバックすることやシミュレーションの評価方法が開示されている。
【０００９】
また、特定の情報をパラメータとしてシミュレーションを行いその結果をテーブルにしておき、パラメータを入力すれば簡単にＳＥＲを計算できる方法が知られている。例えば、非特許文献４には、ＭＢＧＲ法によるテーブルモデルデータが記載されている。
【特許文献１】特開２００４−２５１８１３号公報（図６）
【非特許文献１】P. Hazucha, et al., "Neutron Soft Error Rate Measurements in a 90-nm CMOS Process and Scaling Trends in SRAM from 0.25um to 90-nm Generation" 2003 IEEE International Electron Devices Meeting TECHNICAL DIGEST, pp.523-526 (Fig.16)
【非特許文献２】Soon -Moon Jung, et al., "Soft Error Immune 0.46um2 SRAM Cell with MIM Node Capacitor by 65nm CMOS Technology for Ultra High Speed SRAM" 2003 IEEE International Electron Devices Meeting TECHNICAL DIGEST, pp.289-292 (Fig.9)
【非特許文献３】Ethan H. Cannon, et al., "SRAM SER in 90,130and180nm Bulk and SOI Technologies" 2004 IEEE International Reliability Physics Symposium, pp.300-304 (Fig.1)
【非特許文献４】Y. Tosaka, et al., "Simple Method for Estimating Neutron-Induced Soft Error Rates Based on Modified BGR Model" IEEE ELECTRON DEVICE LETTERS, VOL. EDL-20, NO.2, pp89-91, 1999
【発明の開示】
【発明が解決しようとする課題】
【００１０】
非特許文献４に記載のテーブルモデルを用いれば、電卓等で簡単にＳＥＲを求めることができる。しかしながら、このテーブルモデルを使用する場合には、セルのノードが反転するのに必要な電荷量（臨界電荷量）Ｑｃと、空乏層Ｗを加味しセルのサイズと深さとの関係から定められる値（感応深さ）ｄを、別途シミュレーションで求めなければならない。このように、現状では、設計段階でＳＥＲを見積もるにはシミュレータが必要である。更に、シミュレーションの精度についても検証が必要であるという問題点もある。したがって、システムの設計段階において、シミュレーションを使用することなく、かつ精度よくＳＥＲを見積もることができれば、システムのソフトエラー対策を施すことができて便利である。
【課題を解決するための手段】
【００１１】
本発明にかかるソフトエラー率の計算方法は、トランジスタで構成される記憶回路又は情報保持回路の情報記憶ノード拡散層面積とソフトエラー率との関係を複数の情報記憶ノード電圧をパラメータとして測定した測定結果から、同一情報記憶ノード電圧におけるソフトエラー率の情報記憶ノード面積依存性を表す第１の数式を導出する工程と、同一情報記憶ノード面積におけるソフトエラー率の情報記憶ノード電圧依存性の関係を前記第１の数式に代入して、ソフトエラー率を情報記憶ノード面積及び情報記憶ノード電圧の関数で示す第２の数式を導出する工程と、前記第２の数式に所望の情報記憶ノード面積及び情報記憶ノード電圧を代入してソフトエラー率を計算する工程とを有するものである。
【００１２】
本発明においては、記憶回路又は情報保持回路の情報記憶ノード拡散層面積とソフトエラー率との関係を複数の情報記憶ノード電圧をパラメータとして測定した測定結果から、ソフトエラー率を情報記憶ノード面積及び情報記憶ノード電圧の関数で示す第２の数式を導出することで、シミュレーションなしで所望のノード電圧、拡散層面積におけるソフトエラー率を算出することができる。
【００１３】
本発明にかかる半導体集積回路の設計方法は、トランジスタで構成される記憶回路又は情報保持回路を有する半導体集積回路の設計方法であって、前記記憶回路又は情報保持回路の情報記憶ノード拡散層面積とソフトエラー率との関係を複数の情報記憶ノード電圧をパラメータとして測定した測定結果から、同一情報記憶ノード電圧におけるソフトエラー率の情報記憶ノード面積依存性を表す第１の数式を導出する工程と、前記測定結果から同一情報記憶ノード面積におけるソフトエラー率の情報記憶ノード電圧依存性の関係を前記第１の式に代入して第２の数式を導出する工程と、前記第２の数式に所望の情報記憶ノード面積及び情報記憶ノード電圧を代入してソフトエラー率を計算する工程と、前記計算したソフトエラー率が所定の値以上であるときに前記情報記憶ノード拡散層面積、前記情報記憶ノード電圧又は製造プロセスのうち少なくともいずれか１つを変更して換算情報記憶ノード拡散層面積及び／又は換算情報記憶ノード電圧を算出する工程と、前記第２の数式に前記換算情報記憶ノード拡散層面積及び／又は前記換算情報記憶ノード電圧を代入してソフトエラー率を再計算する工程とを有するものである。
【００１４】
本発明においては、実測したソフトエラー率から第２の数式を導出し、これに所望のノード電圧及び拡散層面積を代入して見積もったソフトエラー率が所定の値以上である場合には、設計変更してソフトエラー率を再計算することができ、よってソフトエラー率についてのスペックを満たす半導体集積回路の設計を行なうことができる。
【発明の効果】
【００１５】
本発明によれば、ＳＲＡＭ又は記憶回路素子のソフトエラー率（ＳＥＲ）を製品設計段階で簡単に見積もることが可能となる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態は、本発明を、ＳＲＡＭ又は記憶回路素子のソフトエラー率（ＳＥＲ）を簡単な計算により見積もることができるＳＥＲの計算方法、及びこれを利用した半導体集積回路の設計方法に適用したものである。具体的には、データを保持する拡散層の面積、ノード電圧、及び過去の世代の実験結果から、次世代製品のＳＥＲを精度良く見積もるものである。
【００１７】
上述したように、従来、種々のＳＥＲの見積もり方法が提案されているが、結果は一致せず、その見積もり方法は確立されていない。このような中、本願発明者等はＳＥＲを精度よく見積もるべく鋭意実験研究した結果、既存製品のＳＥＲのデータを利用することで、新製品を作る前（設計時）にＳＥＲを精度よく見積もる方法を構築した。
【００１８】
先ず、ＳＥＲを設計段階で見積もるには、ＳＥＲがどのようなファクタで決まるか検討が必要である。ＤＲＡＭ、ＳＲＡＭ、Ｆ／Ｆ等のデータ保持回路におけるソフトエラーは、シリコン基板中（以下、ウェル中も含むものとする。）に入射した放射線や荷電粒子によってキャリアが発生し、これが情報ノード拡散層へ流入し、これにより、情報ノード電位が変化することで起こる。ここで、ソフトエラーとは、広義の意味ではデバイスにおける不良のうち、電源再投入やリセット信号などによって正常動作に戻る一過性の誤動作をいい、回復不可能な不良であるハードエラーと対語をなすものであるが、ここでは（半導体デバイスにおいては）、狭義の意味の記憶情報のデータ反転を言い、放射線や荷電粒子起因のメモリセルなどの記憶素子のデータ反転を意味する。
【００１９】
先ず、本願発明の理解を容易とするためソフトエラーについて簡単に説明しておく。ソフトエラーを引き起こす主な放射線としては、デバイスのパッケージ材料や配線材料に微量に含まれるウラン（Ｕ）やトリウム（Ｔｈ）などの原子核の崩壊過程で放出されるα粒子や地上に到達する宇宙線（主に中性子）がある。
【００２０】
半導体基板に放射線が入射すると、局所的に高密度の電子・正孔対を生成する。記憶ノード拡散層に電子または正孔が収集されると、記憶ノード電位が変化し、場合によっては記憶データの反転が起こり、ソフトエラーとなる。以下、ＣＭＯＳ  ＳＲＡＭを例にとって、ＮＭＩＳＦＥＴの記憶ノード拡散層（「Ｈ」ノード）近傍で、放射線によって基板内で発生した電子・正孔の移動について説明する。
【００２１】
図１に示すように、Ｐウェル１０１に形成された記憶ノードＮ拡散層１０２にα線や中性子線などの放射線（粒子）１０３が突入すると、原子核と衝突して粒子の軌道上に多量のホール・エレクトロンペア１０５が生成される。例えばα線はシリコン中を進む際電子をクーロン力による相互作用により電離させる。α線が一対の電子−正孔対を生成するのに要する平均エネルギーは約３．６ｅＶであり、５ＭｅＶのエネルギーを有するα線の場合約１４０万個の電子−正孔対１０５が発生する。このとき、放射線（２次イオン）によって発生した電子−正孔対１０５の局所的高電界によってあたかも空乏層１０４が引き伸ばされたごとく、（図１では電子が）過剰に収集される。図１は、これを模式的に示したものである。この過剰な電荷収集をファネリング効果といい、図１に示すあたかも空乏層が引き伸ばされた領域を便宜上ファネリング領域と呼ぶ。
【００２２】
空乏層１０４及びファネリング領域では、電子と正孔はドリフトによって移動する。ドリフトによる移動は非常に高速に行われるので、発生した電荷は一気に記憶ノードＮ拡散層１０２方向と基板１０１方向に移動することになる。空乏層１０４とファネリング領域以外で発生した電子及び正孔は拡散によって移動するが、拡散による移動はドリフトと比べ遅く、ほとんどの電子と正孔は対消滅する。しかし、一部（図１では電子）は記憶ノードＮ拡散層１０２に取り込まれる。
【００２３】
このように、基板内に発生した電子・正孔は、発生した場所と記憶ノード拡散層−基板で形成されるＰＮ接合の空乏層との位置関係によって、大きく分けて、ドリフト（drift）、ファネリング（funneling）、拡散（diffusion）の３つの移動メカニズムにより、セルノード拡散層への電荷収集が行なわれる。この電荷収集により記憶ノード電位が大きく変化すると記憶データの反転が起こり、ソフトエラーが発生する。なお、基板中で発生したキャリアが、どのように情報ノード拡散層に収集されるかについては、Eiji Takeda, et al., "A Cross Section of α-Particle-Induced Soft-Error Phenomena in VLSI's" IEEE TRANSACTION ON ELECTRON DEVICES, VOL.36, NO.11, pp2567-2575,1989（非特許文献５）に記載されている。
【００２４】
微細化がソフトエラーに及ぼす影響として、ＡＬＰＥＮ効果や寄生バイポーラトランジスタ動作現象が知られている。ＡＬＰＥＮ効果とは、ＭＩＳＦＥＴのドレイン−ソース間をα粒子が貫通するような場合に情報反転が起こる現象である。ＡＬＰＥＮ効果については、Eiji Takeda, et al., "A New SOFT-ERROR PHENOMENON IN VLSIs The alpha-particle-Induced source/drain penetration (ALPEN) effect" 1988 IEEE International Reliability Physics Symposium, pp.109-112（非特許文献６）や、非特許文献５に記載されている。α粒子だけでなくイオンでも同様の現象が生じる。このＡＬＰＥＮ効果はＭＩＳＦＥＴのゲート長が短くなると起こりやすい。
【００２５】
ＡＬＰＥＮ効果に近い現象として、放射線によってＭＩＳＦＥＴのソース近傍で電子・正孔が多量発生すると、ソースをエミッタ、基板をベース、ドレインをコレクタとする寄生バイポーラＴｒがＯＮすることがある。
【００２６】
そうすると、ドレインの電位が低下（上昇）して情報が反転する。この報告例がKenichi Osada, et al., "SRAM Immunity to Cosmic-Ray-Induced Multierrors Based on Analysis of an Induced Parasitic Bipolar Effect" IEEE JOURNAL OF SOLID=STATE CIRCUITS, VOL.39, NO.5, pp827-833, 2004（非特許文献７）に記載されている。
【００２７】
ここで、ソフトエラーには、「Ｈ」レベルにある情報ノード拡散層（Ｎ型）に電子が流入して「Ｌ」レベルになる場合と、「Ｌ」レベルにある情報ノード拡散層（Ｐ型）に正孔が流入して「Ｈ」レベルになる場合がある。後述するように、電子の拡散速度と正孔の拡散速度とは異なるため、その電荷収集量も異なる。
【００２８】
次に、本願発明の原理について説明する。デバイスのＳＥＲを設計段階で見積もるには、微細化した場合に情報ノード拡散層に収集される電荷量（収集電荷量）がどうなるかを考える必要がある。なお、これに関係する公知技術として、シミュレーションによって求めたＳＥＲと縮小率の関係が上述の特許文献１に記載されている。特許文献１には、寸法（サイズ）を小さくすると、概ね１次元あたり長さの２乗に比例してソフトエラー耐性が向上することが記載されている。また、上述の非特許文献１には、拡散層面積とＳＥＲの関係が示されている。
【００２９】
更に、図２に示すようなＳＲＡＭのＳＥＲの電圧依存性が知られている。すなわち、セルノード電圧Ｖｎが減少すると指数関数的にＳＥＲが悪くなる。このような関係は多くの論文（例えば、P.E. Dodd, et al., "Neutron-Induced Soft Errors, Latchup, and Comparison of SER Test Methods for SRAM Technologies" 2002 IEEE International Electron Devices Meeting TECHNICAL DIGEST, pp.333-336（非特許文献８）のＦｉｇ.３等）に発表されている。
【００３０】
ＳＥＲは、セルノード電圧Ｖｎの累乗近似や指数近似で実測と合う。よって、ＳＥＲとセルノード電圧Ｖｎとの間には図２に示すように、下記の式（１）、又は式（２）が成立することがわかる。なお、ｋはフィッティングパラメータである。
ＳＥＲ∝ｅｘｐ（−Ｖｎ）・・・（１）
ＳＥＲ∝Ｖｎ＾(−ｋ)・・・（２）
【００３１】
なお、非特許文献８には、セルサイズに関わらずセルノード電圧でＳＥＲがほぼ近似できることが記載されている。この結果は広範囲なセルノード電圧で測定した場合の結果であり、ノード電圧が高いセルはセルサイズが大きいものと考えられる。しかしながら、今日の微細化・低電圧デバイスのＳＥＲはノード電圧の式だけで記述することは誤差が大きい。
【００３２】
以上のことから、ソフトエラー率ＳＥＲを見積もる上で、セルノード容量Ｃｓ、セルノード電圧Ｖｎ、及びセルノード拡散層面積（収集電荷量に関係する。）Ｓｃの３つのファクタとＳＥＲの関係を把握する必要がある。次に、本願発明者等によるＳＲＡＭのセルノード面積とＳＥＲの関係について測定した結果を図３に示す。本願発明者等は、この図３に示す測定結果に基づき、セルノード容量Ｃｓ、セルノード電圧Ｖｎ、及びセルノード拡散層面積ＳｃからＳＥＲを見積もる方法を見出した。
【００３３】
図３は、発明者等がＳＲＡＭにα粒子を照射してＳＥＲを測定した結果であって、同一のノード電圧で異なる記憶ノードサイズのＳＲＡＭのＳＥＲの測定結果を示す図である。縦軸はＳＥＲを規格化して示し、横軸はセルノード拡散層面積（ＮＭＩＳＦＥＴとＰＭＩＳＦＥＴの両方のノード面積の和）を示す。図３において、異なる記憶ノードサイズは、プロセスも異なるが、各セル間は一般的なスケーリング則に近い縮小を行ったものである。
【００３４】
ソフトエラー率（ＳＥＲ）は、セルの書き込み情報を、データ表裏（Ｈ／Ｌ）をチェッカーボードパターンに書き込み、そのソフトエラー率を測定し、平均値を求めたものである。図３は、セルノード電圧Ｖｎが１．０Ｖ、１．４Ｖ、１．８Ｖの３電圧で各々ＳＥＲを測定したものである。この図３から、本願発明者等は下記の式（３）が成立することを知見した。
ＳＥＲ∝Ｆ（Ｓｃ，Ｖｎ）・・・（３）
Ｆ（＠）は＠の関数を示す。すなわち、ＳＥＲは、Ｓｃ、Ｖｎの関数で表すことができる。
【００３５】
ここで、図３に示す３本の直線は、コンピュータのソフトウェアで自動フィッティング近似したものである。図３から、かなり広いセルノード電圧Ｖｎの範囲（１．０〜１．８Ｖ）とセルノード拡散層面積Ｓｃに対して式（３）が適用できることが分かる。
【００３６】
さらに、上図の関係をＮＭＩＳＦＥＴで構成される情報保持ノード拡散層面積ＳｃｎとＰＭＩＳＦＥＴで構成される情報保持ノード拡散層面積Ｓｃｐを使って
セルノード拡散層面積Ｓｃ＝Ｓｃｎ＋α×Ｓｃｐ
として表したときに、最も誤差が少なくなるときのαを調べた。結果、αが０．４のときが最も誤差が小さくなった。C.Hu "Alpha-Particle-Induced Field and Enhanced Collection of Carriers" IEEE ELECTRON DEVICE LETTERS, VOL. EDL-3, NO.2, pp31-34, 1982（非特許文献９）によれば、ファネリング効果を表す式としてキャリアの移動度が含まれているように、この差は、電子と正孔の移動度の差、さらに実験したＳＲＡＭのノード拡散層面積のうち、ＮＭＩＳＦＥＴで構成されるノード拡散層面積がＰＭＩＳＦＥＴのそれより大きいということなどによる。
【００３７】
また、図３の結果から注目すべき点は、セルノード拡散層面積Ｓｃがある値Ｋで、ＳＥＲの電圧依存性がなくなることである。このことについての詳細は後述する。
【００３８】
以上の実験結果から、本願発明者等は、次のような手順でＳＲＡＭのＳＥＲを簡単に精度良く見積もる方法を見出した。
【００３９】
［１］
ＮＭＩＳＦＥＴとＰＭＩＳＦＥＴで構成されるＳＲＡＭの情報保持ノード拡散層面積Ｓｃとソフトエラー率（ＳＥＲ）の関係を複数のノード電圧Ｖｎをパラメータとして測定する。すなわち、図３を作成する。
【００４０】
［２］
測定結果から、個々のセルについて、同一情報保持ノード電圧Ｖｎにおけるソフトエラー率ＳＥＲの情報保持ノード拡散層面積Ｓｃ依存性を示す下記式（４）で示す第１の数式を導出する。なお、この第１の数式は、例えばパーソナルコンピュータ（以下、ＰＣという。）などを利用して市販のソフトウェアによる自動フィッティングにより簡単に求めることができる。
ＳＥＲ＝ｆ×Ｓｃ＾（−ｇ）・・・（４）
ここで、ｆ（ｆ＞０）、ｇ（ｇ＞０）には、セルノード電圧Ｖｎ依存性がある。
【００４１】
［３］
測定結果から同一情報保持ノード拡散層面積Ｓｃにおけるソフトエラー率ＳＥＲの情報保持ノード電圧Ｖｎ依存性の関係を第１の数式に代入し、第２の数式を導出する。すなわち、個々のセルのＳＥＲとセルノード電圧Ｖｎの関係から、ｆとｇをＶｎの関数として表す。
【００４２】
このとき、最もよくフィッティングするように、ＰＣ等を利用して自動フィッティングにより近似式を導出することが好ましい。例えば図３では、Ｖｎ＝１．０Ｖ、１．４Ｖ、１．８Ｖに対する３つの式が得られる。これらの３つの式から、各々ｆ１、ｆ２、ｆ３とｇ１、ｇ２、ｇ３が得られる。ｆ１、ｆ２、ｆ３からｆをＶｎの関数として求める。同様にｇ１、ｇ２、ｇ３からｇをＶｎの関数として求める。
【００４３】
この場合、実験結果は次の式（５）、又は式（６）で示す第２の数式で近似することができる。
ＳＥＲ＝（ａ×Ｖｎ＾ｂ）×Ｓｃ＾（ｐ×ｅｘｐ（ｑ×Ｖｎ））・・・（５）
ＳＥＲ＝（ａ×Ｖｎ＾ｂ）×Ｓｃ＾（ｐ×Ｖｎ＋ｑ）・・・（６）
ここで、第２の数式として式（５）を使用するか、式（６）を使用するかは、実験結果による。すなわち、測定結果がよりマッチングする方を選択するなどすればよい。
【００４４】
［４］
上記第２の数式（式（５）又は式（６））に所望の情報保持ノード拡散層面積Ｓｃ（セルサイズでもよい）と情報保持ノード電圧Ｖｎを代入して見積もりたいＳＲＡＭのソフトエラー率ＳＥＲを計算する。この計算はパソコンや関数電卓で簡単に計算することができる。
【００４５】
図３の測定に使用したデバイスは、異なるプロセスで製造された製品も含まれる。しかしながら、本願発明者等がこの方法により導出した第２の数式は、プロセスが異なるのにも関わらず、高精度にフィッティングできる。
【００４６】
以上により、本発明においては、最初にＳＥＲを実測するか、既存の測定データを用意する必要があるが、その後は間単にＳＥＲを見積もることができる。さらに、上述したように、プロセスが異なるのに関わらず式（５）、式（６）のフィッティング結果は極めて高精度であった。すなわち、極めて精度がよいという特長がある。このように、本発明においては、実測データでフィッティングしているので、材料中のα粒子数はモールド材料のロットで変わることや中性子数は時間（季節）や場所で変わることなどを考慮すれば、本方法による見積り精度は充分高いといえる。
【００４７】
ここで、図３は、セルノード面積Ｓｃに対するＳＥＲを示すグラフ図になっているが、セルノード電圧Ｖｎに対するＳＥＲを示すグラフ図としてもよい。その場合、先ず、ＳＥＲのセルノード電圧依存性の式、すなわち上述の式（１）、又は式（２）を求める。
ＳＥＲ∝ｅｘｐ（−Ｖｎ）・・・（１）
ＳＥＲ∝Ｖｎ＾(−ｋ)・・・（２）
【００４８】
そして、この式（１）、又は式（２）に、同一セルノード電圧におけるＳＥＲの情報保持ノード拡散層面積依存性の関係を代入し、
ＳＥＲ＝ｆ（Ｓｃ）ｅｘｐ（−Ｖｎ×ｇ（Ｓｃ））
などを求めればよい。
【００４９】
実施の形態１.
次に、本発明の実施の形態１について説明する。図４は本実施の形態にかかる半導体デバイス設計装置を示す図である。この設計装置は、ＭＩＳＦＥＴ等のトランジスタで構成される記憶回路又は情報保持回路を有する半導体デバイスの設計を行なうものである。図４に示すように、半導体デバイス設計装置１０は、ＳＥＲの測定結果を入力するデータ入力部１１と、第１及び第２の数式導出部１２、１３と、第２の数式から半導体デバイスのＳＥＲを見積もるＳＥＲ演算部１４と、ＳＥＲの見積もり結果からその評価を行なうＳＥＲ評価部１５と、ＳＥＲの見積もり結果等を出力する結果出力部１６とを有する。
【００５０】
データ入力部１１からは、記憶回路又は情報保持回路の情報記憶ノード拡散層面積とソフトエラー率との関係を複数の情報記憶ノード電圧をパラメータとして測定した測定結果を入力する。
【００５１】
第１の数式導出部１２は、データ入力部１１から入力される測定結果に基づき、同一情報記憶ノード電圧におけるソフトエラー率の情報記憶ノード面積依存性を表す第１の数式を導出する。
【００５２】
第２の数式導出部１３は、測定結果から同一情報記憶ノード面積におけるソフトエラー率の情報記憶ノード電圧依存性の関係を第１の数式に代入して、ソフトエラー率を情報記憶ノード面積及び情報記憶ノード電圧の関数で示す第２の数式を導出する。
【００５３】
ＳＥＲ演算部１４は、記第２の数式に所望の情報記憶ノード面積及び情報記憶ノード電圧を代入してソフトエラー率を計算する。
【００５４】
ＳＥＲ評価部１５は、ＳＥＲ演算部１４が計算したソフトエラー率を評価する。このＳＥＲ評価部１５は、計算したソフトエラー率ＳＥＲが所定の値未満であれば、結果出力部１６にてその結果を出力する。一方、ＳＥＲが所定の値以上である場合、すなわち、ＳＥＲを見積もった半導体デバイスが所定ＳＥＲの条件満たさない場合は、その旨、結果出力部１６を介して通知し、例えばＳＥＲの再計算を行なわせることができる。
【００５５】
図５は、ＳＥＲの計算方法（見積もり方法）を示すフローチャートである。先ず、上述の図３にグラフを作成すべく、複数種のセルのＳＥＲの電圧依存性を測定する（ステップＳ１）。そして、データ入力部１１にその測定結果を入力する。具体的には、セルノード面積Ｓｃ、及びセルノード電圧Ｖｎを異ならせてＳＥＲを測定した結果を入力する。
【００５６】
第１の数式導出部１２は、上述したように、個々のセルについて、情報記憶ノード電圧におけるＳＥＲの情報記憶ノード面積依存性を示す第１の数式（式（４））を導出する（ステップＳ２）。第１の数式は、上述したように、ソフトエラー率をＳＥＲ、情報記憶ノード拡散層面積をＳｃ、フィッティングパラメータをｆ、ｇとすると
ＳＥＲ＝ｆ×Ｓｃ＾ｇを満たす。
【００５７】
そして、第２の数式導出部１２は、セルノード電圧Ｖｎが異なる複数の第１の数式（式（４））から第２の数式（式（５）又は式（６））を導出する（ステップＳ３）。第２の数式は、上述したように、フィッティングパラメータをａ、ｂ、ｐ、ｑとすると
ＳＥＲ＝（ａ×Ｖｎ＾ｂ）×Ｓｃ＾（ｐ×ｅｘｐ（ｑ×Ｖｎ））（式（５））
又は
ＳＥＲ＝（ａ×Ｖｎ＾ｂ）×Ｓｃ＾（ｐ×Ｖｎ＋ｑ）（式（６））
を満たす。ここで式（５）、式（６）のいずれを使用するかはユーザが適宜選択、又はフィッティング率の高い方を選択すればよい。
【００５８】
ＳＥＲ演算部１４は、この第２の数式を保持する。ユーザが求めたいデバイスのセルノード電圧及びセルノード面積を入力すると、ＳＥＲ演算部１４は、当該第２の数式にその値を代入して見積もったＳＥＲを結果出力部１６に出力する（ステップＳ４）。
【００５９】
ユーザは、結果出力部１６の表示結果を半導体デバイスの設計に反映させることができる。また、本実施の形態においては、このＳＥＲを自動的に評価するＳＥＲ評価部１５を更に備えているため、ＳＥＲが所定の条件を満たさない場合には、ユーザに対して後述する換算情報記憶ノード拡散層面積及び換算情報記憶ノード電圧を入力させたり、又は換算値を自動生成して、設計変更後のＳＥＲの再計算を行なうことができる。
【００６０】
以上のような半導体デバイス設計装置１０は、例えば図６のようなコンピュータ２００により構成することができる。図６に示すように、コンピュータ２００は、ＣＰＵ（Central Processing Unit）２０１、ＲＯＭ（Read Only Memory）２０２及びＲＡＭ（Random Access Memory）２０３を有し、これらがバス２０４を介して相互に接続されている。このバス２０４にはまた、入出力インターフェイス２０５も接続されている。
【００６１】
入出力インターフェイス２０５には、キーボード、マウスなどよりなる入力部２０６、ＣＲＴ、ＬＣＤなどよりなるディスプレイ、並びにヘッドフォンやスピーカなどよりなる出力部２０７、ハードディスクなどより構成される記憶部２０８、モデム、ターミナルアダプタなどより構成される通信部２０９などが接続されている。
【００６２】
ＣＰＵ２０１は、ＲＯＭ２０２に記憶されているソフトウェアモジュールを構成する各種プログラム、又は記憶部２０８からＲＡＭ２０３にロードされたソフトウェアモジュールを構成する各種プログラムに従って各種の処理を実行する。ＲＡＭ２０３にはまた、ＣＰＵ２０１が各種の処理を実行する上において必要なデータなども適宜記憶される。
【００６３】
通信部２０９は、図示せぬインターネットを介しての通信処理を行う。ＣＰＵ２０１から提供されたデータを送信する。また通信部２０９は通信相手から受信したデータをＣＰＵ２０１、ＲＡＭ２０３、記憶部２０８に出力する。記憶部２０８はＣＰＵ２０１との間でやり取りし、情報の保存・消去を行う。通信部２０９はまた、他の装置との間で、アナログ信号又はディジタル信号の通信処理を行う。
【００６４】
入出力インターフェイス２０５にはまた、必要に応じてドライブ２１０が接続され、磁気ディスク２１１、光ディスク２１２、フレキシブルディスク２１３、又は半導体メモリ２１４などが適宜装着され、それらから読み出されたコンピュータプログラムが必要に応じて記憶部２０８にインストールされる。
【００６５】
そして、半導体デバイス設計装置１０は、各ブロックにおける任意の処理を、ＣＰＵ２０１にコンピュータプログラムを実行させることにより実現することができる。この場合、コンピュータプログラムは、記録媒体に記録して提供することも可能であり、また、インターネットその他の伝送媒体を介して伝送することにより提供することも可能である。
【００６６】
本実施の形態においては、デバイスの設計段階でＳＥＲを高精度に見積もることができるため、この見積もり結果に応じて様々な対応が可能となる。例えば、システム設計は実際のデバイス入手前から開始されるが、このＳＥＲの大きさに応じてシステムのソフトエラー対策を行なうことができる。具体的には、ＥＣＣなどの冗長回路、誤動作防止プログラムや誤動作が起きた場合のフェイルセーフ機能などをＳＥＲに応じたものとすることができる。
【００６７】
すなわち、デバイスの設計段階でＳＥＲを算出することができるため、次期製品のＳＥＲをできるだけ早くから精確に知ることができる。このような設計段階、すなわち、製品が存在しない時点で標準電圧でのＳＥＲだけでなく、その電圧依存性をも提示することができるため、例えばＳＲＡＭなどをスタンバイ時に電圧を下げて使うとどの程度ＳＥＲが変化するのか等を知ることができ、それに応じたソフトエラー対策を講じることができる。
【００６８】
実施の形態２．  
次に本発明の実施の形態２について説明する。上述の実施の形態１に示したように、半導体デバイスの設計段階においてＳＥＲを見積もることができ、見積もり結果に応じた設計変更を行い、ソフトエラー対策を講じることができる。ここで、ソフトエラー対策として、セルトランジスタの記憶ノードにキャパシタを付加したり（以下付加容量という。）、基板をＳＯＩに変更したりすることが考えられる。
【００６９】
上述の実施の形態１におけるＳＥＲ見積もり方法は、一般的なスケーリングに近い関係の複数のセルのデータを使用していることから、多少のプロセス差でも適用可能である。しかしながら、情報記憶ノードに付加容量を設けたり、ＳＯＩ基板を使う場合には、ＳＥＲは前世代の傾向と変わるので、上述の見積もり方法を単純に用いることができなくなる場合がある。本実施の形態は、付加容量を設けた場合や、ＳＯＩ基板を使用した場合にもＳＥＲを正しく見積もることができるものである。
【００７０】
先ず、付加容量を設けた場合のＳＥＲの計算方法について説明する。例えば、ＭＩＭ（Metal - Insulator - Metal）の付加容量を基板上部に設けた場合の計算方法について説明する。なお、本実施の形態における付加容量は、拡散層面積を大きくするものではない。すなわち、ノード拡散層の収集電荷量は変わらないものとして説明する。
【００７１】
上述の第２の数式から付加容量を設けない場合についてＳＥＲを計算する。今、着目メモリセルノードや情報記憶ノードのノード電圧をＶｏ、ノード容量をＣｏ、見積もったＳＥＲまたは実測したＳＥＲをＳＥＲｏ（ＦＩＴ単位）とする。このとき、下記式（７）のような関係がある。
ＳＥＲｏ∝１／[Ｖｏ×Ｃｏ]・・・（７）
記憶ノードに付加する付加容量をＣａとし、そのときのＳＥＲをＳＥＲａとすると、下記式（８）のような関係がある。
ＳＥＲａ∝１／[Ｖｏ×（Ｃｏ＋Ｃａ]]・・・（８）
ＳＥＲ（ＦＩＴ単位で表したとき）は、下記式（９）に示すように、臨界電荷量Ｑｃに逆比例の関係にあり、また臨界電荷量は情報記憶ノード電圧Ｖｎに比例する。
ＳＥＲ∝１／Ｑｃ、Ｑｃ∝Ｖｎ・・・（９）
【００７２】
式（９）と上式（８）から、情報記憶ノード電圧Ｖｏ、情報記憶ノード容量Ｃｏの情報記憶ノードのメモリセルやＦ／Ｆ回路、ラッチ回路に付加容量Ｃａを付加したときのＳＥＲａは、ノード容量Ｃｏにノード電圧をどの程度上昇させた場合に相当するかを考える。ここでは拡散層面積は変わらないので情報記憶ノードでの収集電荷量の変化はなく、情報記憶ノード電圧の換算上昇分をＶａとすると、
Ｖａ×Ｃｏ＝Ｖｏ×Ｃａ
である。よって、下記式（１０）を満たす。
Ｖａ＝Ｖｏ×（Ｃａ／Ｃｏ）・・・（１０）
それゆえ、当該情報記憶ノードサイズ（ノード容量）における下記換算電圧に相当するＳＥＲを読み取ればよい。
Ｖｎ＝Ｖｏ＋Ｖａ＝Ｖｏ（１＋Ｃａ／Ｃｏ）・・・（１１）
【００７３】
このようにして、セルノードに付加容量を付加する場合には、情報記憶ノード電圧を換算情報記憶ノード電圧としてＳＥＲを見積もることが可能である。
【００７４】
次に、ＳＯＩ基板を利用した場合のＳＥＲの計算方法について説明する。ＳＯＩ基板を利用したような場合には収集電荷量がバルク基板と変わることやファネリング効果が異なること、寄生バイポーラ効果（ＳＯＩ基板でなくとも存在する。）のバルク基板との程度差などにより、上述のＳＥＲ見積り方法をバルク基板からＳＯＩ基板に変更する場合に適用することは困難である。ここで、諸条件が大きく変わる場合には、（ＳＯＩ基板や所定の条件で）異なるセルサイズを搭載したＴＥＧ試作後、本発明を適用すればよい。もちろん、実測やシミュレーションで、バルク基板とＳＯＩ基板における収集電荷量差（減少）を調べて、その減少率をセルノード拡散層面積の減少に当てはめれば、既存のバルク基板のデータからでも上述の見積もり方法でＳＥＲを見積もることが可能である。
【００７５】
このような場合の計算方法の例として、バルク基板のＳＥＲデータからＳＯＩ基板に変更した場合のＳＥＲの見積もりに本方法を適用することを考える。バルク基板からＳＯＩ基板にすることによって、セル記憶ノード拡散層に収集される電荷が減少する。この減少率をシミュレーションによって求める。より詳しくは、当該放射線に対して収集電荷量は記憶ノード拡散層面積／体積や周囲の拡散層間の距離などに依存することから、収集電荷量をこれらの関数として扱う。
【００７６】
バルク基板のＳＥＲデータの当該記憶ノード拡散層面積のＳＥＲに対して、
換算記憶ノード拡散層面積＝（記憶ノード拡散層面積）×（収集電荷量の減少率）・・・（１２）
として、換算記憶ノード拡散層面積を求める。この換算記憶ノード拡散層面積に応じたＳＥＲを算出すればＳＯＩ基板でのＳＥＲを見積もることができる。
【００７７】
さらに、プロセス（不純物プロファイル）を大きく変化させた場合にも、ＳＯＩ基板の例のように収集電荷量の増減に着目して、収集電荷量を補正することによってＳＥＲを見積もることができる。
【００７８】
このように、本実施の形態においては、付加容量を設けたり、ＳＯＩ基板を利用した場合であっても、上述の第１の数式及び第２の数式に、換算情報記憶ノード電圧や換算情報記憶ノード拡散層面積を代入することでＳＥＲを見積もることができる。したがって、ＳＥＲの見積もり結果によっては、ＳＥＲ対策のため、付加容量を設けたり、ＳＯＩ基板に変更したりの設計変更を行なって再度ＳＥＲを見積もりし直すことも可能となる。
【００７９】
次に、本実施の形態にかかるＳＥＲの計算方法を使用した半導体集積回路の設計装置及び設計方法について説明する。設計装置は、上述の図４に示す設計装置１０と同様の構成とすることができる。
【００８０】
ここで、本実施の形態においては、ＳＥＲ評価部１５は、見積もったＳＥＲが所定の値より大きい場合には、例えば結果出力部１６を使用してその旨表示する。そして、データ入力部１１から、情報記憶ノード拡散層面積、情報記憶ノード電圧又は製造プロセスのうち少なくともいずれか一つを変更した場合の換算情報記憶ノード拡散層面積と換算情報記憶ノード電圧を入力させる。なお、ＳＥＲ評価部１５がＳＥＲの値に応じて、自動的に換算情報記憶ノード拡散層面積及び換算情報記憶ノード電圧を生成するようにしてもよい。そして、ＳＥＲ演算部１４にＳＥＲを再計算させる。
【００８１】
具体的には、上述したように、付加容量を付加したり、基板をＳＯＩ基板に変更したりすることができる。付加容量を付加した場合には、情報記憶ノード電圧の代わりに、式（１１）で示す換算情報記憶ノード電圧を入力する。また、基板をＳＯＩ基板に変更した場合には、情報記憶ノード拡散層面積の代わりに、式（１２）で示す換算情報記憶ノード拡散層面積を入力すればよい。
【００８２】
ＳＥＲ演算部１４は、第２の数式に換算情報記憶ノード拡散層面積や、換算情報記憶ノード電圧を代入してソフトエラー率ＳＥＲを再計算する。ＳＥＲ評価部１５は、このＳＥＲを再び評価する。このＳＥＲ評価部１５により、見積もったＳＥＲに応じて半導体デバイスのＳＥＲが所定の値未満になるよう、設計変更を行なうことができる。
【００８３】
図７は、本実施の形態にかかる半導体デバイス設計方法を示すフローチャートである。ステップＳ１１〜ステップＳ１４は、上述のステップＳ１〜ステップＳ４と同様である。そして、ＳＥＲ評価部１５が、ＳＥＲ演算部１４が算出したＳＥＲが製品スペックを満たすか否かを判断し（ステップＳ１５）、スペックを満たす場合には処理を終了する。
【００８４】
一方、スペックを満たさない場合には、製品に応じたＳＥＲ対策を施す（ステップＳ１６）。例えばセルサイズを変更することで、ノード面積を変更する。または、付加ＭＩＭ容量を変更する等、プロセスを変更する。さらには、回路構成等を変更することでノード電圧を変更する。以上により、再度ＳＥＲを算出するための新セルノード拡散層面積、新セルノード電圧を決定する（ステップＳ１７）。上述したように、付加容量を付加したり基板を変更した場合は、新セルノード拡散層面積、新セルノード電圧は、上記式（１１）、式（１２）で示す換算情報記憶ノード拡散層面積や換算情報記憶ノード電圧となる。そして、この値を使用して、ＳＥＲスペックを満たすまで、ＳＥＲを再計算させるステップＳ１４からの処理を繰り返す。
【００８５】
本実施の形態においては、ＳＥＲの見積もり結果に応じて様々なソフトエラー対策を講じることができる。そして、ソフトエラー対策として容量付加や、基板の変更等を行なった場合であっても、ＳＥＲを正しく見積もることができる。
【００８６】
また、他のソフトエラーの対策としては、上述したように、使用材料の高純度化による発生放射線の減少や遮蔽、メモリセルのノード電荷量（ノード蓄積電荷量）の増加等の対策がある。また、材料やデバイス構造の面からは、以下のような対策もある。すなわち、
パッケージ材料や配線材料の高純度化により、α粒子放出量を減少させる
α粒子を遮蔽するための膜（ポリイミド膜）でチップ表面をコートする
基板不純物分布を最適化して、放射線によって基板内に発生した電荷のノード拡散層への収集量を減少させる
これらの対策方法等により、ソフトエラー低減を図ってもよい。さらに、ＥＣＣ（Error Checking and Correct）などのエラー訂正機能を導入することで、より信頼性の高いメモリシステムを構築することが可能となる。
【００８７】
ところで、一般にＳＲＡＭは世代が変わっても、セルを構成するドライバーＮＭＩＳＦＥＴ、トランスファＮＭＩＳＦＥＴとロードＰＭＩＳＦＥＴの互いのサイズ（ＴｒのＷ）の比率はそれほど変わらない。すなわち、Ｎ＋ノード拡散層面積とＰ＋ノード拡散層面積の比率も世代間であまり変わらない。そのため、図３に示すように、電圧依存性がなくなるサイズが存在するものと考えられる。ただし、ＮＭＩＳＦＥＴとＰＭＩＳＦＥＴのサイズ比（ノード拡散層面積比率）が世代間で異なれば、必要に応じて数式を変化させればよい。
【００８８】
いずれにせよ、測定データから数式を導くにあたり、先ず第１に、ＳＥＲをセルノード拡散層面積の関数として表し、第２にセルノード拡散層面積の関数の中にノード電圧の関数を組み込むことによって、精度のよい近似式が得られる。
【００８９】
実施の形態３.
上述の実施の形態で説明したように、本発明にかかるＳＥＲ見積もり方法はＳＲＡＭのＳＥＲを見積もることができる他、様々なセル構造に対しても適用可能である。本実施の形態は、ＳＲＡＭ以外の回路構成に特に好適なＳＥＲの見積もり方法である。ここでは、ＳＲＡＭセル以外のＰＭＩＳＦＥＴとＮＭＩＳＦＥＴからなるインバータ回路を含むＦ／Ｆ回路やラッチ回路などに適用する場合について説明する。
【００９０】
一般にＦ／Ｆ回路やラッチ回路は、ＰＭＩＳＦＥＴとＮＭＩＳＦＥＴのサイズ比率や拡散層間隔がＳＲＡＭとは異なる。そのような場合、実測した回路によっては実測データを精度よく近似できる式を導出できないことがある。
【００９１】
H. Fukui et al., "Comprehensive Study on Layout Dependence of Soft Errors in CMOS Latch Circuits and Its Scaling Trend for 65nm Technology Node and Beyond" 2005 IEEE Symposium on VLSI Technology Digest of Technical Papers , pp.222-223（非特許文献１０）には、ＮＭＩＳＦＥＴとＰＭＩＳＦＥＴのサイズでＳＥＲが変化することが示されている。Ｆ／Ｆ回路やラッチ回路のＳＥＲをより精確に見積もるには、ＰＭＩＳＦＥＴとＮＭＩＳＦＥＴのそれぞれのＳＥＲを考えなければならない。
【００９２】
本実施の形態にかかるＳＥＲの計算方法は、そのような場合のＳＥＲを見積もるための方法である。図８は、本実施の形態にかかるＳＥＲの計算方法を示すフローチャートである。
【００９３】
ＮＭＩＳＦＥＴ、ＰＭＩＳＦＥＴ（ＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor））で構成される記憶素子又は情報保持回路のＳＥＲを、ＮＭＩＳＦＥＴサイズ（拡散層面積Ｓｃｎ）とＰＭＩＳＦＥＴサイズ（拡散層面積Ｓｃｐ）のうち、一方のＭＩＳＦＥＴのサイズを固定して、他方のＭＩＳＦＥＴのサイズを変えた複数の回路でＳＥＲを複数のノード電圧をパラメータとして測定する（ステップＳ２１）。
【００９４】
例えば図９に示すように、ＮＭＩＳＦＩＴサイズ、ＰＭＩＳＦＩＴサイズをマトリクス的に組み合わせた回路でＳＥＲを測定をすればよい。なお、通常、ｎ、ｍは、２〜３でよい。このようなＳＥＲのＮＭＩＳＦＥＴ、ＰＭＩＳＦＥＴのサイズ依存性を電圧を変えて測定する。
【００９５】
ここで、マトリスクス的にとは、理想的にはｎ×ｍ通りの回路（ＳＥＲ１１〜ＳＥＲｍｎ）でＳＥＲを測定する。ただし、多くの回路でのＳＥＲ測定は困難な場合もある。この場合は、ＰＭＩＳＦＥＴとＮＭＩＳＦＥＴの組み合わせを適当に、例えばＰＭＩＳＦＥＴとＮＭＩＳＦＥＴのサイズを各々３種類ぐらい選んでＳＥＲ測定すればよい。そして、各ＭＩＳＦＥＴのサイズ依存性を求める。そうすれば、全部の回路でＳＥＲを測定しなくてもＳＥＲを見積もることができる。
【００９６】
例えば、横軸にＮＭＩＳＦＥＴサイズ、縦軸にＳＥＲ実測値のグラフをＰＭＩＳＦＥＴのサイズをパラメータとして作成する。ＮＭＩＳＦＥＴとＰＭＩＳＦＥＴを各々３つのサイズ（Ｎａ、Ｎｂ、Ｎｃと、Ｐａ、Ｐｂ、Ｐｃの９種類とする）で測定しておけば、ＰＭＩＳＦＥＴサイズＰａのときに、ＮＭＩＳＦＥＴのサイズがＮａ、Ｎｂ、Ｎｃであることから、そのほかのＮＭＩＳＦＥＴのサイズでのＳＥＲも予測することができる。同じくＰｂ、Ｐｃの場合もＳＥＲ求めることができる。そして、グラフの横軸をＰＭＩＳＦＥＴして、同様に作成すれば製品で使用するＰとＮのＭＩＳＦＥＴのサイズの組み合わせのＳＥＲを求めることができる。
【００９７】
ここで、ＮＭＩＳＦＥＴ起因のＳＥＲをＳＥＲｎ、ＰＭＩＳＦＥＴ起因のＳＥＲをＳＥＲｐとすると、測定したＳＥＲ（トータルＳＥＲ：ＳＥＲｔ）は次式で示される。
ＳＥＲｔ＝ＳＥＲｎ＋ＳＥＲｐ・・・（１３）
この式（１３）におけるＳＥＲｎ及びＳＥＲｐを直接測定するのは困難である。そこで、上述したように、記憶ノードを構成するＰＭＩＳＦＥＴとＮＭＩＳＦＥＴのサイズ（ノード面積）をマトリクス的に組み合わせた回路でＳＥＲ測定する。または、ＳＥＲを実測とシミュレーションとを組み合わせたもので算出してもよい。すなわち、ｎ×ｍ種類の回路のＳＥＲを測定することが困難な場合、一部は測定した実測値を使用し、測定ができなかった回路のＳＥＲはシミュレーションで補完するようにしてもよい。
【００９８】
次に、Ｎ又はＰのいずれかのＭＩＳＦＥＴのサイズを固定しておき、他方のＭＩＳＦＥＴのサイズの関数としてＳＥＲを表す（ステップＳ２２）。たとえばＮＭＩＳＦＥＴサイズを固定し、ＰＭＩＳＦＥＴサイズの関数としてＳＥＲを表す。次にサイズを固定する一方のＭＩＳＦＥＴを変え同様にＳＥＲを他方のＭＩＳＦＥＴの関数として表す。すなわち、上記の場合であれば、今度はＰＭＩＳＦＥＴサイズを固定し、ＮＭＩＦＥＴサイズの関数としてＳＥＲを表す。
【００９９】
そして、一方のＭＩＳＦＥＴのサイズをパラメータとして、ＳＥＲを他方のＭＩＳＦＥＴの関数として表す。さらに逆の組み合わせでＳＥＲを表す（ステップＳ２３）。例えば、ＮＭＩＳＦＥＴのサイズをパラメータとして、ＳＥＲをＰＭＩＳＦＥＴの関数として表し、ＰＭＩＳＦＥＴのサイズをパラメータとして、ＳＥＲをＮＭＩＳＦＥＴの関数として表す。
【０１００】
次に、図５に示すステップＳ２と同様の処理を行なう。すなわち、ＳＥＲの面積依存性から、セルノード電圧をパラメータとした第１の数式を導出する（ステップＳ２４）。例えば、図９のＳＥＲ１１について第１の数式を導出する。
【０１０１】
次いで、図５に示すステップＳ３と同様に、同一情報保持ノード拡散層面積におけるソフトエラー率の情報保持ノード電圧Ｖｎ依存性の関係をステップＳ２４で求めた第１の数式に代入して第２の数式を導出する（ステップＳ２５）。上記の場合であれば、ステップＳ２４と同様、ＳＥＲ１１について第２の数式を導出すればよい。
【０１０２】
そして、ステップＳ２４、Ｓ２５を繰り返し、種々のＭＩＳＦＥＴサイズについて第１、第２の数式を導出し、テーブルモデルを生成する（ステップＳ２６）。こうして生成したテーブルモデルを使用して、図５のステップＳ４と同様に、所望のＭＩＳＦＥＴサイズや電圧の値を求める。希望のサイズのＭＩＳＦＥＴの組み合わせがテーブルモデルの中にない場合には、近い組み合わせで計算して、その計算結果から近似して求めることも可能である。
【０１０３】
本実施の形態においては、テーブルモデルを使用して、ＳＥＲを精度よく見積もることができる。Ｆ／Ｆ回路やラッチ回路においてもＳＲＡＭセルと同様にＳＥＲを見積もることができるが、ＰＭＩＳＦＥＴとＮＭＩＳＦＥＴのサイズが種々あると、臨界電荷量と収集電荷量が互いに変化するので、ＳＥＲの見積もりも簡単でない。したがって、本実施の形態にかかるＳＥＲ見積もり方法のように、マトリクス的にＭＩＳＦＥＴのサイズ依存性を調べ、テーブルモデルを生成しておくことで、汎用性が高いＳＥＲ計算方法を提供することができる。また、このようにして、マトリクス的に調べることで、新たにＳＥＲのサイズ依存性を数式化することも可能である。すなわち
【０１０４】
ＳＥＲｎ＝Ｆ（Ｓｃｎ、Ｓｃｐ）、ＳＥＲｐ＝Ｆ（Ｓｃｎ、Ｓｃｐ）
Ｆ（＊）は、＊の関数を示す。
を作成することができる。これにより、更に汎用性が高いＳＥＲの計算方法を提供することができる。また、このＳＥＲの見積もり方法は、ＳＲＡＭのデータを使用して、同程度のノード面積のＦ／Ｆ回路などのＳＥＲの見積もりにも使用することができる。
【０１０５】
ところで、上述の図３に示したように、本願発明者等が測定したデータから、ある記憶ノード面積（０．０３〜０．０４μｍ２）になると、セルノード電圧に依存しなくなることを知見した。
【０１０６】
ここで、図３における、ＳＥＲが記憶ノード電圧に依存しなくなる記憶ノード面積（Ｎｏｄｅ  Ｖｏｌｔａｇｅ  Ｉｎｄｅｐｅｎｄｅｎｃｅ  Ｐｏｉｎｔ  :以下、ＮＶＩＰという）は、次のような意味を持つ。上述したように、ＳＥＲは情報記憶ノードの蓄積電荷量（単純には、ノード容量とノード電圧の積で表してよい）と放射線によって発生したキャリアの収集量（収集電荷量）の関係で決まる。
【０１０７】
ＮＶＩＰは、情報記憶ノード電圧が高くなると、以下の２つの効果１、２のＳＥＲへの影響が相殺されてしまうためと考えられる。
効果１：記憶ノードの蓄積電荷量を増加してＳＥＲを低減する効果
効果２：拡散層空乏層幅の増加、寄生バイポーラ効果の増加、及び基板ポテンシャル歪の差等によってセルノード拡散層で放射線によって発生したキャリアの実効収集電荷量が増してＳＥＲを増加する効果
【０１０８】
ここで実効収集電荷量とは、通常の電荷収集量に加え、寄生バイポーラ効果等によって発生したＳＥＲを電荷収集量に換算したものを含めた電荷収集量の値である。例えば、ある回路の測定したＳＥＲがＳＥＲａであり、そのうち純粋な電荷収集ＱｂによるＳＥＲがＳＥＲｂで、寄生バイポーラ効果等によって発生したＳＥＲがＳＥＲｃとする。そして、このときの寄生バイポーラ効果等によるＳＥＲｃを収集電荷量に換算した値をＱｃとする。このとき、当該回路の純粋な電荷収集量はＱｂであるが、見かけ上、電荷収集量はＱｂ＋Ｑｃとなったとみなせる。このＱｂ＋Ｑｃを実効収集電荷量とする。
【０１０９】
上述の図３はα粒子照射による実験結果であるが、発明者等は地上でソフトエラーを起こす放射線の一つである中性子照射の場合においてもほぼ同じセルノード面積のＮＶＩＰを計測した。微細セルでは、一般に臨界電荷量が小さくなるので、高エネルギー中性子とＳｉ基板との反応で発生する２次イオンのうち軽いイオン種の影響が大きくなる。このことは、特許文献１にもシミュレーション結果として記載されている。そのためα粒子照射実験で得られたＮＶＩＰとおおよそ同じ面積に中性子に対するＮＶＩＰが存在する。
【０１１０】
このＳＥＲに対するＮＶＩＰは、ＮＶＩＰからＳＥＲとセル電圧の関係が変わるという重要な意味を有する。一般にＳＥＲは電源電圧（ノード電圧）が高いほどよい。しかしながら、ノード拡散層面積が小さくなると電源電圧（ノード電圧）依存性が小さくなり、ＮＶＩＰに至る。ＮＶＩＰより小面積のノード拡散層面積でのＳＥＲは、電圧依存性がなくなるか、電圧が低いとバイポーラＴｒの動作を抑制できるなどによりＳＥＲがよくなることを意味する。このことは、当該セルが選択されない場合あるいは当該情報記憶ノード素子が選択されない（動作しない）場合には電源電圧（ノード電圧）を可能な限り低くし、選択されたセルや選択された情報記憶ノード素子は通常の周辺回路と同じ電圧で動作させることがよいことを示す。
【０１１１】
すなわち、選択セル電圧をＶＤＤとした場合、非選択セル電圧をＶｎ（Ｖｈ＜Ｖｎ＜ＶＤＤ）とすることができる。すなわち、従来は、ソフトエラー対策から、非選択セル電圧を下げることができなかったが、ＮＶＩＰより小面積であれば電圧依存性が小さい、すなわち、セル電圧を下げてもソフトエラー率ＳＥＲが大きくなることはなく、非選択セル電圧を選択セル電圧ＶＤＤより低くすることで消費電力を低減することができる。
【０１１２】
なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。例えば、上述の実施の形態においては、ＭＩＳＦＥＴから構成されるＳＲＡＭ等の記憶回路又は情報保持回路のＳＥＲを計算するものとして説明したが、バイポーラトランジスタで構成される半導体集積回路のＳＥＲを計算することも可能である。
【図面の簡単な説明】
【０１１３】
【図１】ソフトエラーを説明するための図である。
【図２】ＳＲＡＭのソフトエラー率ＳＥＲの電圧依存性を示すグラフ図である。
【図３】本願発明者等のＳＥＲ測定結果であって、セルノード電圧Ｖｎ、及びセルノード拡散層面積Ｓｃに対するＳＥＲの関係を示すグラフ図である。
【図４】本発明の実施の形態１にかかる半導体デバイス設計装置を示す図である。
【図５】本発明の実施の形態１にかかるＳＥＲの計算方法を示すフローチャートである。
【図６】コンピュータを示すブロック図である。
【図７】本発明の実施の形態２にかかる半導体デバイス設計方法を示すフローチャートである。
【図８】本発明の実施の形態３にかかるＳＥＲの計算方法を示すフローチャートである。
【図９】記憶ノードを構成するＰＭＩＳＦＥＴとＮＭＩＳＦＥＴのサイズ（ノード面積）をマトリクス的に組み合わせた回路を示す図である。
【符号の説明】
【０１１４】
１１  データ入力部
１２  第１の数式導出部
１３  第２の数式導出部
１４  ＳＥＲ演算部
１５  ＳＥＲ評価部
１６  結果出力部
１０１  ウェル
１０１  基板
１０２  拡散層
１０４  空乏層
１０５  ホール・エレクトロンペア
２００  コンピュータ
２０１  ＣＰＵ
２０２  ＲＯＭ
２０３  ＲＡＭ
２０４  バス
２０５  入出力インターフェイス
２０６  入力部
２０７  出力部
２０８  記憶部
２０９  通信部
２１０  ドライブ
２１１  磁気ディスク
２１２  光ディスク
２１３  フレキシビルディスク
２１４  半導体メモリ
２１８  記憶部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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