(57)【要約】【課題】  高価な電流印加／高電圧測定器を使用することなく、Ｌレベル及びＨレベルテストモードでの測定回数を１回として検査時間を短縮できるＩＣテスタを実現する。【解決手段】  複数の出力ピンを有する被試験デバイスの前記各出力ピンの出力抵抗値を検査するＩＣテスタにおいて、  前記各出力ピンに接続された基準抵抗と、  これらの基準抵抗を介して前記各出力ピンに所定の基準電圧を印加する基準電圧印加手段と、  前記各出力ピンに発生する電圧を測定する電圧測定手段と、を備える。【選択図】                    図１
2008107173.tif 000002
【特許請求の範囲】
【請求項１】
複数の出力ピンを有する被試験デバイスの前記各出力ピンの出力抵抗値を検査するＩＣテスタにおいて、
前記各出力ピンに接続された基準抵抗と、
これらの基準抵抗を介して前記各出力ピンに所定の基準電圧を印加する基準電圧印加手段と、
前記各出力ピンに発生する電圧を測定する電圧測定手段と、
を備えたことを特徴とするＩＣテスタ。
【請求項２】
前記各出力ピンと前記電圧測定手段との間に挿入された減衰手段を備えることを特徴とする請求項１に記載のＩＣテスタ。
【請求項３】
前記被試験デバイスは、２種類の出力レベルに対して各出力ピンの出力抵抗値が検査され、前記出力レベルの種類に対応して、前記基準電圧の値または前記減衰手段の減衰量の少なくともいずれかが変更されることを特徴とする請求項１または２に記載のＩＣテスタ。
【請求項４】
前記被試験デバイスは、プラズマディスプレイドライバであることを特徴とする請求項１乃至３のいずれかに記載のＩＣテスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の出力ピンを有する被試験デバイスの前記各出力ピンの出力抵抗値を検査するＩＣテスタに関するものである。
【背景技術】
【０００２】
ＩＣテスタは、被試験デバイス（以下、ＤＵＴ：Device Under Testと略す）、例えばＩＣ，ＬＳＩ等に試験パターンを与え、ＤＵＴの出力と期待値とを比較し、ＤＵＴの良否判定を行うものである。
【０００３】
ＤＵＴが、複数の出力ピンを有するプラズマディスプレイドライバ等では、このようなロジックテストに加えて、各出力ピンの出力抵抗値を検査する、ＤＣテストが実行される。ＤＣテストを行うＩＣテスタについては、特許文献１に技術開示がある。
【０００４】
図３は、特許文献１に従来例（図７）として開示されているＩＣテスタの構成例を示す機能ブロック図である。プラズマディスプレイドライバであるＤＵＴ１は、所定の電源電圧Ｖｃｃが給電され、テスタ制御手段２からの出力レベル切り換え指令により、各出力ピンの電圧が、０〜１０Ｖ程度の低電圧（以下、Ｌレベル）及び５０〜１００Ｖ程度の高電圧（以下、Ｈレベル）の２種類の出力レベルに切り換えられる。
【０００５】
ＤＵＴ１は、ｎ個のドライバＱ１，Ｑ２，…Ｑｎ−１，Ｑｎで構成され、各ドライバの出力抵抗Ｒａ１，Ｒａ２，…Ｒａｎ−１，Ｒａｎは、出力レベルがＬレベルかＨレベルかにより変化し、各出力ピンＰ１，Ｐ２，…Ｐｎ−１，Ｐｎに接続される負荷（プラズマディスプレイパネル）に適切な駆動電圧と電流を供給する。
【０００６】
Ｌレベルテストモードでの出力抵抗検査は、低電圧測定手段３により実行される。このモードでは、高電圧測定手段４を各出力ピンＰ１，Ｐ２，…Ｐｎ−１，Ｐｎに接続するマルチプレクサ５の接点Ｓ１，Ｓ２，…Ｓｎ−１，Ｓｎが、テスタ制御手段２からの切り換え指令で全てオフに制御され、高電圧測定手段４が切り離されている。
【０００７】
低電圧測定手段３は、ＤＵＴ１の各出力ピンＰ１，Ｐ２，…Ｐｎ−１，Ｐｎに所定の定電流を供給すると共に、各出力ピンに発生する電圧Ｖｉ１，Ｖｉ２，…Ｖｉｎ−１，Ｖｉｎを同時に測定する電流印加／低電圧測定器３１，３２，…３ｎ−１，３ｎで構成される。テスタ制御手段２は、各出力ピンの電圧測定値を取得する。
【０００８】
ＬレベルにおけるドライバＱ１，Ｑ２，…Ｑｎ−１，Ｑｎの電圧Ｖａ１，Ｖａ２，…Ｖａｎ−１，Ｖａｎは既知であるから、出力抵抗に定電流を供給したときの各出力ピンの電圧Ｖｉ１，Ｖｉ２，…Ｖｉｎ−１，Ｖｉｎを測定することで、出力抵抗Ｒａ１，Ｒａ２，…Ｒａｎ−１，Ｒａｎの値を算出することは容易である。
【０００９】
Ｈレベルテストモードでの出力抵抗検査は、高電圧測定手段４により実行される。このモードでは、１台の電流印加／高電圧測定器４１を、テスタ制御手段２からの切り換え指令で順次オンとなるマルチプレクサ５の接点Ｓ１，Ｓ２，…Ｓｎ−１，Ｓｎを介して、ＤＵＴ１の各出力ピンＰ１，Ｐ２，…Ｐｎ−１，Ｐｎに順次接続し、各出力ピンに発生する電圧Ｖｉ１，Ｖｉ２，…Ｖｉｎ−１，Ｖｉｎを順次切り換えながら測定する。テスタ制御手段２は、各出力ピンの電圧測定値を順次取得する。
【００１０】
ＨレベルにおけるドライバＱ１，Ｑ２，…Ｑｎ−１，Ｑｎの電圧Ｖａ１，Ｖａ２，…Ｖａｎ−１，Ｖａｎは既知であるから、出力抵抗に定電流を供給したときの各出力ピンの電圧Ｖｉ１，Ｖｉ２，…Ｖｉｎ−１，Ｖｉｎ測定することで、出力抵抗Ｒａ１，Ｒａ２，…Ｒａｎ−１，Ｒａｎの値を算出することは容易である。
【００１１】
高電圧測定手段４を、１台の電流印加／高電圧測定器４１とする理由は、５０〜１００Ｖの高電圧を扱うために高価であり、プラズマディスプレイドライバのように出力ピン数が極めて多いＤＵＴでは、ＨレベルテストモードでＬレベルテストモードのように同時測定を実行しようとした場合に、装置コストがきわめて大となり、実用上採用できないためである。
【００１２】
【特許文献１】特開２００４−０８５２９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
１個のＤＵＴの検査時間を問題とするとき、従来構成では、Ｌレベルテストモードでは全出力ピンの電圧測定は１回で済むが、Ｈレベルテストモードでは出力ピン数のｎ回を必要とし、検査時間のボトルネックとなっている。
【００１４】
図４は、装置コストのアップと検査時間のトレードオフで、高電圧測定手段４の電流印加／高電圧測定器を、４１…４ｍのｍ台構成とし、ｍ台によりｍ個の出力ピン電圧を同時測定する構成を示す。この場合では、Ｈレベルテストモードでの測定回数は、ｎ／ｍ回に減少するが、コストとの兼ね合いでｍの台数に制約がある。
【００１５】
本発明は上述した問題点を解決するためになされたものであり、高価な電流印加／高電圧測定器を使用することなく、Ｌレベル及びＨレベルテストモードでの測定回数を１回として検査時間を短縮できるＩＣテスタの実現を目的としている。
【課題を解決するための手段】
【００１６】
このような課題を達成するために、本発明は次の通りの構成になっている。
（１）複数の出力ピンを有する被試験デバイスの前記各出力ピンの出力抵抗値を検査するＩＣテスタにおいて、
前記各出力ピンに接続された基準抵抗と、
これらの基準抵抗を介して前記各出力ピンに所定の基準電圧を印加する基準電圧印加手段と、
前記各出力ピンに発生する電圧を測定する電圧測定手段と、
を備えたことを特徴とするＩＣテスタ。
【００１７】
（２）前記各出力ピンと前記電圧測定手段との間に挿入された減衰手段を備えることを特徴とする（１）に記載のＩＣテスタ。
【００１８】
（３）前記被試験デバイスは、２種類の出力レベルに対して各出力ピンの出力抵抗値が検査され、前記出力レベルの種類に対応して、前記基準電圧の値または前記減衰手段の減衰量の少なくともいずれかが変更されることを特徴とする（１）または（２）に記載のＩＣテスタ。
【００１９】
（４）前記被試験デバイスは、プラズマディスプレイドライバであることを特徴とする
（１）乃至（３）のいずれかに記載のＩＣテスタ。
【発明の効果】
【００２０】
本発明によれば、次のような効果を期待することできる。
（１）Ｌレベル及びＨレベルテストモードでの測定回数を各１回とすることができ、出力ピン数が多いＤＵＴの検査時間を大幅に短縮できる。
【００２１】
（２）高価な電流印加／高電圧測定器を使用する必要がないので、装置のコストダウンに貢献することができる。
【００２２】
（３）Ｌレベルモード及びＨレベルモードでの各出力ピンの電圧測定では、電流供給機能を持たない単純な電圧測定器が使用できるため、装置のコストダウンに貢献することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明を図面により詳細に説明する。図１は、本発明を適用したＩＣテスタの一実施形態を示す機能ブロック図である。図３で説明した従来テスタと同一要素には同一符号を付して説明を省略する。以下、本発明の特徴部につき説明する。
【００２４】
この実施形態では、ＤＵＴ１は簡単のために出力ピン数は４個で説明する。基準抵抗Ｒｂ１，Ｒｂ２，Ｒｂ３，Ｒｂ４の各一端は、ＤＣテストモードでテスタ制御手段２からの指令で全ての接点Ｓ１，Ｓ２，Ｓ３，Ｓ４がオンに操作されるリレー手段６の各接点を介して各出力ピンＰ１，Ｐ２，Ｐ３，Ｐ４に接続されている。
【００２５】
この接続形態では、ＤＵＴ１の各出力ピンの出力抵抗Ｒａ１，Ｒａ２，Ｒａ３，Ｒａ４と、各基準抵抗Ｒｂ１，Ｒｂ２，Ｒｂ３，Ｒｂ４とが夫々直列接続された状態である。基準抵抗Ｒｂ１，Ｒｂ２，Ｒｂ３，Ｒｂ４の各他端は、共通接続されて基準電圧印加手段７に接続されている。
【００２６】
この接続により、共通の基準電圧印加手段７より各基準抵抗Ｒｂ１，Ｒｂ２，Ｒｂ３，Ｒｂ４を介して各出力ピンＰ１，Ｐ２，Ｐ３，Ｐ４に基準電圧Ｖｂが印加される。
【００２７】
このような接続において、各出力ピンＰ１，Ｐ２，Ｐ３，Ｐ４に発生する電圧Ｖｉ１，Ｖｉ２，Ｖｉ３，Ｖｉ４は、電圧測定手段８を構成する電圧測定器８１，８２，８３，８４により同時に測定される。
【００２８】
ＤＵＴ１は、Ｌレベルテストモード及びＨレベルテストモードの２種類の出力レベルに対して各出力ピンの出力抵抗値が検査されるが、本発明の特徴として、電圧測定手段８は両モードで共通に使用される。
【００２９】
電圧測定器８１，８２，８３，８４の電圧測定スパンを、Ｌレベルテストモードの０〜１０Ｖに合わせた場合、Ｈレベルテストモードの５０〜１００Ｖに対して電圧測定スパンを合わせるために、各出力ピンＰ１，Ｐ２，Ｐ３，Ｐ４と電圧測定手段８との間に減衰手段９が挿入され、例えば１／１０の減衰量が設定される。
【００３０】
減衰手段９は、電圧測定器８１，８２，８３，８４の夫々の入力に対して接続される減衰器９１，９２，９３，９４で構成される。これら減衰器の減衰量は、テストモードに応じてテスタ制御手段２から指令される。減衰量は、スルー（減衰量＝０）を含む。
【００３１】
テスタ制御手段２は、テストモードに応じて基準電圧Ｖｂを変更する印加電圧指令を基準電圧印加手段７に出力する。テスタ制御手段２は、減衰手段９の減衰量の変更または基準電圧Ｖｂの変更の一方または両方を実行して、Ｈレベルテストモードでの電圧測定器８１，８２，８３，８４の入力電圧のスパンを適切に調整する。
【００３２】
図２は、出力ピンの電圧測定による出力抵抗計算の手法を説明する回路構成図である。以下、出力ピンＰ１に関する回路を代表として説明する。
【００３３】
ドライバＱ１の出力電圧Ｖａ１と基準電圧Ｖｂの電位差により出力抵抗Ｒａ１と基準抵抗Ｒｂ１の直列回路を流れる電流Ｉａ１は、
Ｉａ１＝（Ｖａ１−Ｖｂ）／（Ｒａ１＋Ｒｂ１）                            （１）
である。従って出力ピンＰ１に発生する基準電位からの電圧Ｖｉ１は、
Ｖｉ１＝（Ｖａ１−Ｖｂ）／（Ｒａ１＋Ｒｂ１）・Ｒｂ１＋Ｖｂ              （２）
である。
【００３４】
ここで、Ｖａ１、Ｒｂ１、Ｖｂは既知であるから、測定値Ｖｉ１から（２）式に基づいて出力抵抗Ｒａ１を容易に算出することができる。
【００３５】
Ｈレベルテストモードでの計算例を示すと、ドライバＱ１の出力電圧Ｖａ１が８０Ｖ、基準電圧Ｖｂが７４Ｖとし、出力抵抗Ｒａ１の正常値が５００Ω、基準抵抗Ｒｂ１の抵抗値を１００Ωとすると、（２）式より出力ピンＰ１の電圧Ｖｉ１として７５Ｖが発生する。これを減衰器９１で１／１０の減衰させた電圧７．５Ｖが電圧測定器８１で測定される。
【００３６】
つまり、電圧測定器８１で７．５Ｖが測定されたときには、出力ピンＰ１の出力抵抗は５００Ωで正常と判定される。正常判定には所定の閾値が設定され、７．５Ｖを中心に適当な近似値までを正常と判定する。
【００３７】
他の出力ピンＰ２，Ｐ３，Ｐ４での出力抵抗算出と判定についても同様である。また、Ｌレベルテストモードでの各出力ピンの出力抵抗算出と判定についても同様の手法が適用される。
【００３８】
実施形態では、ＨレベルテストモードとＬレベルテストモードに対応して電圧測定手段８の電圧測定スパンを同じにするために減衰手段９を設けた例を示したが、電圧測定手段８の電圧測定スパンが十分大きく、Ｈレベルテストモードでの出力ピン電圧も測定可能範囲であれば、減衰手段９を省く構成も可能である。
【００３９】
実施形態では、リレー手段６により複数の出力ピンを同時測定する手法を例示したが、マルチプレクサにより基準電圧印加手段７を順次切り換えて出力ピンに接続する測定手法をとることも可能である。この手法は、電圧測定手段８の資源が少ないときには有効である。
【図面の簡単な説明】
【００４０】
【図１】本発明を適用したＩＣテスタの一実施形態を示す機能ブロック図である。
【図２】出力ピンの電圧測定による出力抵抗計算の手法を説明する回路構成図である。
【図３】特許文献１に従来例として開示されているＩＣテスタの構成例を示す機能ブロック図である。
【図４】電流印加／高電圧測定器を、複数台としたＩＣテスタの構成例を示す機能ブロック図である。
【符号の説明】
【００４１】
１  被試験デバイス
２  テスタ制御手段
６  リレー手段
７  基準電圧印加手段
８  電圧測定手段
８１〜８４  電圧測定器
９  減衰手段
９１〜９４  減衰器
Ｐ１〜Ｐ４  出力ピン
Ｒａ１〜Ｒａ４  出力抵抗
Ｒｂ１〜Ｒｂ４  基準抵抗
Ｖａ１〜Ｖａ４  ドライバ出力電圧
Ｖｉ１〜Ｖｉ４  出力ピン電圧
Ｖｂ  基準電圧
【図１】
2008107173.tif 000003
【図２】
2008107173.tif 000004
【図３】
2008107173.tif 000005
【図４】
2008107173.tif 000006