(57)【要約】【課題】孔の内面に対する電極膜等の被覆率を高めるとともに、電極膜等の均一性を高めることにより、キャパシタのリーク電流を低減させて高い信頼性を有する半導体装置及びその製造方法を提供する。【解決手段】半導体基板１上に形成されたメモリセル選択用トランジスタＴｒ１と、メモリセル選択用トランジスタＴｒ１の上方に形成され、かつ蓄積容量部２４用の筒状の貫通孔３５ａが設けられてなるポリシリコン層間膜３３と、貫通孔３５ａ内部に形成されるとともにメモリセル選択用トランジスタＴｒ１のソース・ドレインに対しコンタクトプラグ２５を介して接続された蓄積容量部２４と、を少なくとも備え、貫通孔３５ａの底面３５ｃと側壁面３５ｂとの接続部３５ｄが曲面で構成されていることを特徴とする半導体装置を採用する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成されたメモリセル選択用トランジスタと、
前記メモリセル選択用トランジスタの上方に形成され、かつ蓄積容量部用の筒状の貫通孔が設けられてなるポリシリコン層間膜と、
前記貫通孔内部に形成されるとともに前記メモリセル選択用トランジスタのソース・ドレインに対しコンタクトプラグを介して接続された蓄積容量部と、を少なくとも備え、
前記貫通孔の底面と側壁面との接続部が曲面で構成されていることを特徴とする半導体装置。
【請求項２】
前記貫通孔の前記側壁面が、窒化シリコン絶縁膜または酸化シリコン絶縁膜で被覆されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記貫通孔の前記側壁面が酸化シリコン絶縁膜で被覆されるとともに、前記コンタクトプラグがＲｕ、Ｉｒ、Ｗのいずれかまたはこれらの合金で形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体基板上に形成された、ソース・ドレインに接続されるコンタクトプラグを有するメモリセル選択用トランジスタの上方に、少なくともポリシリコン層間膜を形成する層間膜形成工程と、
前記ポリシリコン層間膜に筒状の貫通孔を設けて前記コンタクトプラグを露出させるとともに、前記貫通孔の底面と側壁面との接続部を曲面に成形する貫通孔形成工程と、
前記貫通孔の内面に、前記コンタクトプラグに接続される蓄積容量部を形成する蓄積容量部形成工程と、を具備してなることを特徴とする半導体装置の製造方法。
【請求項５】
前記貫通孔形成工程において、前記ポリシリコン層間膜を水素含有雰囲気または不活性ガス雰囲気中でアニールすることにより、前記貫通孔の前記接続部を曲面に成形することを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記貫通孔形成工程において、前記貫通孔の前記側壁面を窒化シリコン絶縁膜または酸化シリコン絶縁膜で被覆することを特徴とする請求項４または請求項５に記載の半導体装置の製造方法。
【請求項７】
前記貫通孔の前記側壁面を酸化シリコン絶縁膜で被覆するとともに、前記コンタクトプラグを、Ｒｕ、Ｉｒ、Ｗのいずれかまたはこれらの合金で形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関するものであり、特に、キャパシタを備えた半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、コンピューターや電気機器の主要部分には、多数のＭＯＳトランジスタや抵抗等を一つのチップ上に集積化する大規模集積回路(以下、ＬＳＩという)が採用されている。ＬＳＩの中でも、例えば、ＤＲＡＭ（Dynamic Random Access Memory）などの素子においては、急速な微細化が進んでいる。ＤＲＡＭには、電荷を保持するキャパシタが備えられており、ＤＲＡＭにおけるキャパシタの構造や製造方法は、例えば、下記特許文献１にその一例が開示されている。
【０００３】
特許文献１では、半導体基板上にメモリセル選択用ＭＩＳＦＥＴを形成した後に、シリコン窒化膜と絶縁膜からなるキャパシタ部層間絶縁膜を形成する。キャパシタ部層間絶縁膜を構成する絶縁膜にはシリコン酸化膜が用いられ、このシリコン酸化膜は、オゾン（Ｏ３）とテトラエトキシシラン（ＴＥＯＳ）を反応ガスに用いたプラズマＣＶＤ法によって形成されている。次に、メモリセル選択用ＭＩＳＦＥＴのプラグが露出するようにキャパシタ部層間絶縁膜に溝（孔）を形成する。溝（孔）の形成手段としては、フォトレジスト膜をマスクとしたエッチング加工が例示されている。そして形成された溝（孔）の内部に、下部電極膜、容量絶縁膜及び上部電極膜を順次成膜してキャパシタを形成している。下部電極膜、容量絶縁膜及び上部電極膜はいずれも、主としてＣＶＤ法により形成される。
【０００４】
ところで、キャパシタ部層間絶縁膜を構成する酸化シリコン膜に対して、フォトレジスト膜をマスクとしたエッチング加工によって孔を形成した場合、形成される孔の断面視形状は、実際には先細りの形状になるものと考えられる。このような場合の孔の形状は、例えば、非特許文献１に開示されている。
【０００５】
このような先細り状の孔の内部に、主としてＣＶＤ法を用いて下部電極膜、容量絶縁膜及び上部電極膜を形成しようとすると、反応ガスが孔の内部全体、特に孔の底部側に供給されにくくなり、均一な成膜が困難になるという問題があった。具体的には、電極膜等が形成されない部分が発生し、その結果、孔の内面に対する電極膜等の被覆率が低下するおそれがあった。また、局所的に膜厚が薄い部分や、膜質が良好でない部分が生じやすくなるおそれがあった。これにより、キャパシタのリーク電流が大きくなり、高い信頼性が得られない場合があった。
【特許文献１】特開２００３−２４３５３４号公報、段落０１２２、図５
【非特許文献１】Ａ．Ｊ．Ｊ．Ｈｕａｎｇ，ｅｔ ａｌ，ｉｎ Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｄｒｙ Ｐｒｏｃｅｓｓ ２００６（Ｔｈｅ Ｉｎｓｔｉｔｕｔｅ ｏf Ｅｌｅｃｔｒｉｃａｌ Ｅｎｇｉｎｅｅｒｓ ｏｆ Ｊａｐａｎ）,ｐ．２６３−２６４
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記事情に鑑みてなされたものであって、孔の内面に対する電極膜等の被覆率を高めるとともに、電極膜等の均一性を高めることにより、キャパシタのリーク電流を低減させて高い信頼性を有する半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の目的を達成するために、本発明は以下の構成を採用した。
本発明の半導体装置は、半導体基板上に形成されたメモリセル選択用トランジスタと、前記メモリセル選択用トランジスタの上方に形成され、かつ蓄積容量部用の筒状の貫通孔が設けられてなるポリシリコン層間膜と、前記貫通孔内部に形成されるとともに前記メモリセル選択用トランジスタのソース・ドレインに対しコンタクトプラグを介して接続された蓄積容量部と、を少なくとも備え、前記貫通孔の底面と側壁面との接続部が曲面で構成されていることを特徴とする。
また、本発明の半導体装置においては、前記貫通孔の前記側壁面が、窒化シリコン絶縁膜または酸化シリコン絶縁膜で被覆されていることが好ましい。
更に、本発明の半導体装置においては、前記貫通孔の前記側壁面が酸化シリコン絶縁膜で被覆されるとともに、前記コンタクトプラグがＲｕ、Ｉｒ、Ｗのいずれかまたはこれらの合金で形成されていることが好ましい。
【０００８】
また、本発明の半導体装置においては、前記貫通孔の側壁面と前記ポリシリコン層間膜の上面との接続部が曲面で構成されていてもよい。
また、本発明の半導体装置においては、前記蓄積容量部が、前記貫通孔の底面及び側壁面に積層される下部電極膜と、前記下部電極膜に積層される誘電体膜と、前記誘電体膜に積層される上部電極膜とを具備してなることが好ましい。
また、本発明の半導体装置においては、前記貫通孔の底面において前記コンタクトプラグと前記下部電極膜とが接することにより、前記蓄積容量部と前記コンタクトプラグとが接続されることが好ましい。
また、本発明の半導体装置においては、前記コンタクトプラグがＲｕ、Ｉｒ、Ｗのいずれかまたはこれらの合金からなるとともに、前記コンタクトプラグの前記貫通孔側の面がＲｕ、Ｉｒ、Ｗのうちのいずれかの酸化物または複合酸化物からなることが好ましい。
【０００９】
上記の半導体装置によれば、ポリシリコン層間膜に設けられる貫通孔の底面と側壁面との接続部が曲面で構成されるため、蓄積容量部が、この曲面を含む貫通孔の内面に沿った形状に形成されることになり、これにより、貫通孔の底面と側壁面との接続部が角張った形状で構成される場合に比べて、蓄積容量部のリーク電流が低減され、信頼性に優れた半導体装置を提供できる。
また、本発明の半導体装置によれば、貫通孔の側壁面が、窒化シリコン絶縁膜または酸化シリコン絶縁膜で被覆されているので、蓄積容量部の絶縁性を高めることができ、静電容量のロスを防止できる。更に、これら絶縁膜によって、蓄積容量部の構成材料のポリシリコン層間膜への拡散を防止できる。
また、本発明の半導体装置によれば、貫通孔の側壁面が酸化シリコン絶縁膜で被覆されるとともに、コンタクトプラグがＲｕ、Ｉｒ、Ｗのいずれかまたはこれらの合金で形成されるので、蓄積容量部の絶縁性を高めて静電容量のロスを防止できるとともに、コンタクトプラグと蓄積容量部との接触抵抗を低減して静電容量をより高めることができる。
【００１０】
また、貫通孔の側壁面とポリシリコン層間膜の上面との接続部が曲面で構成されることで、蓄積容量部のリーク電流がより低減され、信頼性に更に優れた半導体装置を提供できる。
また、蓄積容量部を下部電極膜、誘電体膜及び上部電極膜とから構成することによって、これら下部電極膜、誘電体膜及び上部電極膜が、曲面を含む貫通孔の内面に沿った形状に形成されることになり、下部電極膜、誘電体膜及び上部電極膜の膜厚及び膜質が均一になり、貫通孔の内面に対する下部電極膜、誘電体膜及び上部電極膜の被覆率が向上し、これにより、蓄積容量部のリーク電流が低減され、信頼性に優れた半導体装置を提供できる。
【００１１】
次に、本発明の半導体装置の製造方法は、半導体基板上に形成された、ソース・ドレインに接続されるコンタクトプラグを有するメモリセル選択用トランジスタの上方に、少なくともポリシリコン層間膜を形成する層間膜形成工程と、前記ポリシリコン層間膜に筒状の貫通孔を設けて前記コンタクトプラグを露出させるとともに、前記貫通孔の底面と側壁面との接続部を曲面に成形する貫通孔形成工程と、前記貫通孔の内面に、前記コンタクトプラグに接続される蓄積容量部を形成する蓄積容量部形成工程と、を具備してなることを特徴とする。
また、本発明の半導体装置の製造方法においては、前記貫通孔形成工程において、前記ポリシリコン層間膜を水素含有雰囲気または不活性ガス雰囲気中でアニールすることにより、前記貫通孔の前記接続部を曲面に成形することが好ましい。
更に、本発明の半導体装置の製造方法においては、前記貫通孔形成工程において、前記貫通孔の前記側壁面を窒化シリコン絶縁膜または酸化シリコン絶縁膜で被覆することが好ましい。
更にまた、本発明の半導体装置の製造方法においては、前記貫通孔の前記側壁面を酸化シリコン絶縁膜で被覆するとともに、前記コンタクトプラグを、Ｒｕ、Ｉｒ、Ｗのいずれかまたはこれらの合金で形成することが好ましい。
【００１２】
また、本発明の半導体装置においては、前記貫通孔形成工程において、前記貫通孔の側壁面と前記ポリシリコン層間膜の上面との接続部を曲面に成形してもよい。
また、本発明の半導体装置の製造方法においては、ポリシリコン層間膜の上に、酸化防止用の酸化シリコン膜を形成してもよい。
また、本発明の半導体装置の製造方法においては、ポリシリコン層間膜の半導体基板側に、窒化シリコン層間膜を形成してもよい。
また、本発明の半導体装置の製造方法においては、窒化シリコン層間膜をエッチングストッパとしてポリシリコン層間膜に貫通孔を形成し、次いで、貫通孔の底面と側壁面との接続部を曲面に成形し、次いで、貫通孔の底面（窒化シリコン層間膜）を異方性エッチングしてコンタクトプラグを露出させてもよい。
また、本発明の半導体装置の製造方法においては、窒化シリコン層間膜をエッチングストッパとしてポリシリコン層間膜に予備貫通孔を形成し、次いで、予備貫通孔の底面と側壁面との接続部を曲面に成形し、次いで、少なくとも予備貫通孔の側壁面を窒化シリコン絶縁膜または酸化シリコン絶縁膜で被覆し、次いで、予備貫通孔の底面を異方性エッチングしてコンタクトプラグを露出させ、これにより貫通孔を形成してもよい。
【００１３】
上記の半導体装置の製造方法によれば、貫通孔形成工程において、ポリシリコン層間膜に設けられた貫通孔の底面と側壁面との接続部を曲面に成形するため、蓄積容量部が、この曲面を含む貫通孔の内面に沿った形状に形成されることになり、これにより、貫通孔の底面と側壁面との接続部が角張った形状で構成される場合に比べて、蓄積容量部のリーク電流が低減され、信頼性に優れた半導体装置を製造できる。
また、ポリシリコン層間膜は従来の酸化シリコン層間膜に比べて、アスペクト比の高い貫通孔を形成できるので、隣接する貫通孔同士が相互に連通して、蓄積容量部同士がショートするおそれがない。なお、ポリシリコン層間膜にアスペクト比の高い貫通孔を形成できるのは、ポリシリコン層間膜における貫通孔の経方向へのエッチング速度が、従来の酸化シリコン膜に比べて低いため、貫通孔の経方向への広がりが均一となり、いわゆるボーイングの問題が回避できるためである。
また、本発明の半導体装置の製造方法によれば、貫通孔形成工程において、ポリシリコン層間膜を水素含有雰囲気または不活性ガス雰囲気中でアニールすることによって、ポリシリコン層間膜を構成するシリコン原子のマイグレーションが促され、これにより貫通孔の接続部を曲面に容易に成形させることができ、蓄積容量部のリーク電流が低減されて、信頼性に優れた半導体装置を製造できる。
また、本発明の半導体装置の製造方法によれば、貫通孔形成工程において、貫通孔の側壁面を窒化シリコン絶縁膜または酸化シリコン絶縁膜で被覆するので、蓄積容量部の絶縁性を高めることができ、これにより静電容量のロスを防止できる。更に、これら絶縁膜の形成によって、その後に形成する蓄積容量部の構成材料のポリシリコン層間膜への拡散を防止できる。
また、本発明の半導体装置の製造方法によれば、貫通孔の側壁面を酸化シリコン絶縁膜で被覆するとともに、コンタクトプラグをＲｕ、Ｉｒ、Ｗのいずれかまたはこれらの合金で形成するので、蓄積容量部の絶縁性を高めて静電容量のロスを防止できるとともに、コンタクトプラグと蓄積容量部との接触抵抗を低減して静電容量をより高めることができる。
【００１４】
また、貫通孔の側壁面とポリシリコン層間膜の上面との接続部を曲面に成形することで、蓄積容量部のリーク電流がより低減され、信頼性に更に優れた半導体装置を製造できる。
また、ポリシリコン層間膜の上に、酸化防止用の酸化シリコン膜を形成することで、ポリシリコン層間膜の酸化が防止され、ポリシリコン層間膜の酸化に伴う体積変化が少なくなってポリシリコン層間膜の膜厚が一定に維持され、これによりポリシリコン層間膜上にマスク等を積層する際にポリシリコン層間膜の平坦化処理が不要になり、貫通孔形成工程及び蓄積容量部形成工程を安定して行うことができる。
また、ポリシリコン層間膜の半導体基板側に窒化シリコン層間膜を形成することで、この窒化シリコン層間膜を貫通孔形成時のエッチングストッパ層として用いることができる。
【発明の効果】
【００１５】
本発明の半導体装置及びその製造方法によれば、孔の内面に対する電極膜等の被覆率が高められるとともに電極膜等の均一性が高まり、キャパシタのリーク電流を低減させて高い信頼性を有する半導体装置及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１６】
「第１の実施形態の半導体装置」
以下、本発明の第１の実施の形態を図面を参照して説明する。本実施形態では、半導体装置をＤＲＡＭ素子に適用した例について説明する。図１は、本実施形態の半導体装置であるＤＲＡＭ素子の断面構造を示す模式図であって、（ａ）がメモリセル部の断面構造を示す図であり、（ｂ）が周辺回路部の断面構造を示す模式図である。尚、以下の説明において参照する図面は、半導体装置及びその製造方法を説明する図面であり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なっている。
【００１７】
本実施形態の半導体装置に係るＤＲＡＭ素子は、メモリセル部と周辺回路部とから概略構成されている。最初に、メモリセル部について図１（ａ）を用いて説明する。メモリセル部は、図１（ａ）に示すように、メモリセル選択用のＭＯＳトランジスタＴｒ１（メモリセル選択用トランジスタ）と、ＭＯＳトランジスタＴｒ１にコンタクトプラグ９Ａ及び容量コンタクトプラグ２５を介して接続された蓄積容量部２４とから概略構成されている。
図１（ａ）において、半導体基板１は所定濃度の不純物を含有する半導体、例えばシリコンにて形成されている。この半導体基板１には、素子分離絶縁膜３が形成されている。素子分離絶縁膜３は、半導体基板１の表面にＳＴＩ（Shallow Trench Isolation）法により、活性領域以外の部分に形成され、隣接する活性領域を絶縁分離している。本実施形態では、１つの活性領域に２ビットのメモリセルが配置されるセル構造に本発明を適用した場合の一例構造を示している。
【００１８】
半導体基板１において素子分離絶縁膜３に区画された活性領域には、不純物拡散領域からなるソース８Ａ及びドレイン８Ｂが離間して形成され、ソース８Ａとドレイン８Ｂとの間にゲート電極５が形成されている。ソース８Ａ及びドレイン８Ｂは、例えば砒素などのＮ型不純物が拡散されて構成されている。
また、ゲート電極５は、多結晶シリコン膜と金属膜との多層膜により形成されており、多結晶シリコン膜はＣＶＤ法（Chemical Vapor Deposition）での成膜時に不純物を含有させて形成するドープド多結晶シリコン膜を用いることができる。金属膜は、タングステン（Ｗ）やタングステンシリサイド（ＷＳｉ）等の高融点金属を用いることができる。更に、ゲート電極５と半導体基板１との間にはゲート絶縁膜５ａが形成されている。また、ゲート電極５は窒化シリコンなどの絶縁膜５ｂによって被覆されている。
【００１９】
また、図１（ａ）に示すように、半導体基板１上には、例えば酸化シリコンからなる第１の層間絶縁膜４が形成され、第１の層間絶縁膜４にはコンタクトホール４ａが設けられ、このコンタクトホール４ａにはソース８Ａ及びドレイン８Ｂに接続されるコンタクトプラグ９Ａが形成されている。コンタクトプラグ９Ａは、たとえば、リンドープドシリコン層から構成される。
更に、第１の層間絶縁膜４の上には、例えば酸化シリコンからなる第２の層間絶縁膜１０が積層され、第２の層間絶縁膜１０にはコンタクトプラグ９Ａに接続されるビット線コンタクトプラグ９Ｂが形成されている。ビット線コンタクトプラグ９Ｂは、Ｔｉ／ＴｉＮ膜１２と、タングステンからなる金属膜１３とが積層されて構成されている。このＴｉ膜はビット線コンタクトプラグ９Ｂを構成するシリコンと反応し、チタンシリサイドを形成する。
第２の層間絶縁膜１０の上には、ビット線コンタクトプラグ９Ｂに接続するようにビット線１０６が形成されている。ビット線１０６は窒化タングステンおよびタングステンからなる積層膜で構成され、ビット線１０６は窒化シリコン等の絶縁膜１０６ａによって被覆されている。
【００２０】
また、第２の層間絶縁膜１０の上には、ビット線１０６を覆うように、例えば酸化シリコンからなる第３の層間絶縁膜２１が形成されている。また、第２の層間絶縁膜１０および第３の層間絶縁膜２１を貫通してコンタクトプラグ９Ａに接続するように、容量コンタクトプラグ２５がポリシリコン等で形成されている。また、第３の層間絶縁膜２１上には、第１の窒化シリコン層間膜３１（窒化シリコン層間膜）、ポリシリコン層間膜３３及び酸化シリコン膜３４が順次積層されている。ポリシリコン層間膜３３及び酸化シリコン膜３４によって蓄積容量部用の積層層間膜３５が構成されている。そして、積層層間膜３５には、容量コンタクトプラグ２５に接続する蓄積容量部２４が形成されている。
第１の窒化シリコン層間膜３１の厚みは例えば５０ｎｍ程度とされ、ポリシリコン層間膜３３の厚みは例えば１．５μｍ乃至３μｍの範囲とされ、酸化シリコン膜３４の厚みは例えば０．０５μｍ乃至０．５μｍの範囲とされている。
【００２１】
蓄積容量部２４は、積層層間膜３５に形成された貫通孔３５ａの内部に、下部電極膜２４ａ、誘電体膜２４ｂ及び上部電極膜２４ｃが順次形成されて構成されている。
貫通孔３５ａは、略円筒状に形成されており、円筒状の側壁面３５ｂ及び底面３５ｃによって区画されている。また側壁面３５ｂは、窒化シリコン絶縁膜２８によって被覆されている。更に底面３５ｃには、第３の層間絶縁膜２１及び容量コンタクトプラグ２５が露出されている。そして、側壁面３５ｂと底面３５ｃとの接続部３５ｄが、なだらかな曲面に成形されている。
【００２２】
下部電極膜２４ａは、貫通孔３５ａの側壁面３５ｂ、底面３５ｃ及び曲面に成形された接続部３５ｄを覆うように形成されている。そして、貫通孔３５ａの底面３５ｃにおいて容量コンタクトプラグ２５に接続され、さらにこの容量コンタクトプラグ２５を介してＭＯＳトランジスタＴｒ１に接続されている。容量コンタクトプラグ２５の貫通孔３５ａ側には、砒素、リン等のＮ型不純物がイオン注入法によって打ち込まれており、これにより容量コンタクトプラグ２５と下部電極膜２４ａとの間における抵抗率が低減されている。また、誘電体膜２４ｂは、下部電極膜２４ａを覆うように形成されるとともに、隣接する貫通孔３５ａ同士の間で連続している。また、上部電極膜２４ｃも誘電体膜２４ｂと同様に、隣接する貫通孔３５ａ同士の間で連続しており、この上部電極膜２４ｃがプレート電極になっている。上部電極膜２４ｃには更にタングステン等からなる導電膜２６が積層され、更にその上には配線層２７が形成されている。配線層２７は、窒化タングステンおよびタングステンからなる積層膜で構成されている。
【００２３】
次に、図１（ｂ）を参照して周辺回路部について説明する。周辺回路部には、半導体基板１に埋め込まれた素子分離絶縁膜３と、半導体基板１上に形成されたゲート電極１０５と、ゲート電極１０５と半導体基板１との間に形成されたゲート絶縁膜１０５ａと、ゲート電極１０５を覆う窒化シリコン等からなる絶縁膜１０５ｂが形成されている。
【００２４】
また、図１（ｂ）に示すように、半導体基板１上には第１の層間絶縁膜４及び第２の層間絶縁膜１０が形成され、第１の層間絶縁膜４及び第２の層間絶縁膜１０にはコンタクトホール４ｂが設けられ、このコンタクトホール４ｂにはコンタクトプラグ９Ｃが形成されている。コンタクトプラグ９Ｃは、たとえば、リンドープドシリコン層から構成されている。
更に、第２の層間絶縁膜１０の上には、コンタクトプラグ９Ｃに接続するようにビット線１０６が形成され、ビット線１０６は窒化シリコン等の絶縁膜１０６ａによって被覆されている。
【００２５】
更に図１（ｂ）に示すように、第２の層間絶縁膜１０の上には、ビット線１０６を覆う第３の層間絶縁膜２１が積層され、第３の層間絶縁膜２１の上には第１の窒化シリコン層間膜３１が形成され、第１の窒化シリコン層間膜３１上には酸化シリコンからなる第４の層間絶縁膜１３４が形成され、第４の層間絶縁膜１３４の上には第２の窒化シリコン層間膜３３５が形成され、更にその上には酸化シリコンからなる第５の層間絶縁膜１３６が形成されている。また、第５の層間絶縁膜１３６上には配線層１２７が形成されている。そして、配線層１２７とビット線１０６とが、コンタクトプラグ１４０によって接続されている。
【００２６】
「第１の実施形態の半導体装置の製造方法」
次に、上記の半導体装置の製造方法の一例について図２乃至図１０を参照して説明する。
本実施形態の半導体装置の製造方法は、ＭＯＳトランジスタＴｒ１等を形成後のメモリセル部の形成領域に、積層層間膜３５を形成する工程と、積層層間膜３５に貫通孔３５ａを形成する工程と、貫通孔３５ａ内に蓄積容量部２４を形成する工程とから概略構成されている。
【００２７】
「積層層間膜３５の形成工程」
本工程の前に、半導体基板１上にＭＯＳトランジスタＴｒ１等を形成する。すなわち図２（ａ）に示すように、メモリセル部側の半導体基板１上に、ゲート電極５、ゲート絶縁膜５ａ、ソース８Ａ及びドレイン８ＢからなるＭＯＳトランジスタＴｒ１を形成し、半導体基板１上には第１、第２、第３の層間絶縁膜４、１０、２１を順次積層する。また、各層間絶縁膜４、１０、２１にはコンタクトプラグ９Ａ及び容量コンタクトプラグ２５並びにビット線コンタクトプラグ９Ｂを形成する。更に、第２の層間絶縁膜１０の上にはビット線コンタクトプラグ９Ｂに接続されるビット線１０６を形成する。
【００２８】
また、図２（ｂ）に示すように、周辺回路部側の半導体基板１上には、ゲート電極１０５及びゲート絶縁膜１０５ａを形成する。また、半導体基板１上には第１、第２、第３の層間絶縁膜４、１０、２１を順次積層し、各層間絶縁膜４、１０、２１にはコンタクトプラグ９Ｃを形成する。そして、第２の層間絶縁膜１０の上にはコンタクトプラグ９Ｃに接続されるビット線１０６を形成する。
【００２９】
そして、本工程では、図２（ａ）及び図２（ｂ）に示すように、第３の層間絶縁膜２１上に、厚さ５０ｎｍの第１の窒化シリコン層間膜３１と、厚さ２μｍの酸化シリコンからなる第４の層間絶縁膜１３４と、厚さ５０ｎｍの第２の窒化シリコン層間膜３３５とを順次積層する。次に、周辺回路部側の第２の窒化シリコン層間膜３３５上に、ハードマスク層Ｍ１及びフォトレジスト層Ｍ２を形成する。
ハードマスク層Ｍ１の材質は、例えばアモルファスカーボン等が好ましい。また、ハードマスク層Ｍ１の膜厚は、例えば０．３μｍ〜１．５μｍの範囲が好ましい。また、フォトレジスト層Ｍ２の膜厚は、例えば１００ｎｍ〜５００ｎｍの範囲が好ましく、例えば３００ｎｍがよい。
また、ハードマスク層Ｍ１とフォトレジスト層Ｍ２との間にＳｉＯ２／ＳｉＯＮの積層膜からなる反射防止膜を形成してもよい。
【００３０】
次に、図３（ａ）及び図３（ｂ）に示すように、ハードマスク層Ｍ１及びフォトレジスト層Ｍ２をマスクにして、メモリセル部側の第４の層間絶縁膜１３４及び第２の窒化シリコン層間膜３３５をドライエッチングで除去する。メモリセル部側の第１の窒化シリコン層間膜３１が、ドライエッチングの際のエッチングストッパとして機能する。また、このドライエッチングによって、フォトレジスト層Ｍ２のほとんど全部が同時にエッチングされる。
【００３１】
次に、図４（ａ）及び図４（ｂ）に示すように、メモリセル部側の第１の窒化シリコン層間膜３１上に、厚さ１．５μｍ〜３μｍのポリシリコン層間膜３３と、酸化防止用の厚さ０．１μｍ〜０．５μｍの酸化シリコン膜３４とを順次積層する。これらポリシリコン層間膜３３及び酸化シリコン膜３４は、周辺回路部側のハードマスク層Ｍ１上にも順次積層される。各膜の積層後に、ハードマスク層Ｍ１を除去する。このとき、ハードマスク層Ｍ１上のポリシリコン層間膜３３及び酸化シリコン膜３４はリフトオフされてハードマスク層Ｍ１と同時に除去される。また、ポリシリコン層間膜３３の形成後に、ポリシリコン層間膜３３の結晶性を高めるために７００℃〜１１５０℃でアニール処理を行ってもよい。これにより、後の工程において形成する、貫通孔３５ａのアスペクト比をより高めることが可能になる。
そして、ＣＭＰ法によって、酸化シリコン膜３４の上面を平坦化する。このときの平坦化は、好ましくは酸化シリコン膜３４の上面が、周辺回路部側の窒化シリコン層間膜３３５の上面と同一面になるように行なうとよい。
このようにして、ポリシリコン層間膜３３及び酸化シリコン膜３４からなる積層層間膜３５を形成する。
【００３２】
「貫通孔３５ａの形成工程」
次に、図５（ａ）及び図５（ｂ）に示すように、貫通孔形成用のハードマスク層Ｍ３及びフォトレジスト層Ｍ４を、酸化シリコン膜３４及び第２の窒化シリコン層間膜３３５の全面に形成する。そして、メモリセル部側のハードマスク層Ｍ３及びフォトレジスト層Ｍ４に、貫通孔形成用の開口部Ｈを設ける。
ハードマスク層Ｍ３の材質は、ポリシリコンよりもエッチング速度が低い材質で形成することが好ましく、例えば、アモルファスカーボン、酸化シリコン、窒化シリコン等で形成することが好ましい。また、ハードマスク層Ｍ３の膜厚は、例えば３００ｎｍ〜１０００ｎｍの範囲が好ましい。また、フォトレジスト層Ｍ４の膜厚は、例えば１００ｎｍ〜５００ｎｍの範囲が好ましい。
【００３３】
次に、図６（ａ）及び図６（ｂ）に示すように、酸化シリコン膜３４及びポリシリコン層間膜３３の開口部Ｈに対応する位置に、第１の窒化シリコン層間膜３１をエッチングストッパとする異方性エッチングを行うことにより予備貫通孔３５ｅを形成する。これにより、予備貫通孔３５ｅの底面に第１の窒化シリコン層間膜３１が露出される。その後、ハードマスク層Ｍ３及びフォトレジスト層Ｍ４を除去する。
貫通孔形成用のハードマスク層Ｍ３は、ポリシリコン層間膜３３に比べてエッチング速度が遅いので、ポリシリコン層間膜３３に予備貫通孔３５ｅを設けた後にも、ハードマスク層Ｍ３は膜厚が薄くなった状態で残存する。このように、予備貫通孔３５ｅを形成する間にはハードマスク層Ｍ３が必ず存在することになるので、結果的に深い貫通孔３５ａを形成することが可能になる。
また、ポリシリコン層間膜３３を異方性エッチングすることによって、従来のように酸化シリコンをエッチングした場合に比べて、予備貫通孔３５ｅのアスペクト比が高められ、最終的に形成される貫通孔３５ａのアスペクト比も高められる。なお、貫通孔３５ａのアスペクト比とは、貫通孔３５ａの深さを、貫通孔３５ａの開孔径で除した値である。
【００３４】
次に、図７（ａ）及び図７（ｂ）に示すように、ポリシリコン層間膜３３に対して、水素含有雰囲気中または不活性ガス雰囲気中でアニールを行う。このアニールによって、ポリシリコン層間膜３３を構成するシリコン原子のマイグレーションが起きる。その結果、予備貫通孔３５ｅの側壁面３５ｂと第１の窒化シリコン層間膜３１との境界部３５ｆが、曲面状に成形される。同時に、予備貫通孔３５ｅの側壁面３５ｂと、ポリシリコン層間膜３３の上面３３ａとの境界部３５ｇも曲面状に成形される。各境界部３５ｆ、３５ｇにおける曲面化は、予備貫通孔３５ｅの表面積が最小となるように、シリコン原子がマイグレーションするために起こるものと考えられる。
【００３５】
水素含有雰囲気中または不活性ガス雰囲気中でのアニールは、例えば、８００℃〜１１００℃の範囲でのＲＴＡ処理が好ましい。また、アニールの雰囲気は、水素含有雰囲気中、不活性ガス雰囲気中のいずれでもよいが、特に水素を含む還元雰囲気中で行うほうがよい。水素を含む還元雰囲気中でアニールすることで、ポリシリコンの表面に薄い酸化膜が存在する場合にもシリコン原子のマイグレーションを容易に起こすことができるためである。
【００３６】
次に、図８（ａ）及び図８（ｂ）に示すように、ＣＶＤ法またはＡＬＤ法によって、予備貫通孔３５ｅの内部及び酸化シリコン膜３４の上に、窒化シリコン絶縁膜２８を形成する。ステップカバレッジ性に優れたＣＶＤ法またはＡＬＤ法を用いることによって、予備貫通孔３５ｅの内部にも膜厚が均一な窒化シリコン絶縁膜２８が形成される。
【００３７】
次に、図９（ａ）及び図９（ｂ）に示すように、異方性エッチングによって、予備貫通孔３５ｅの底部に積層された窒化シリコン絶縁膜２８と、その下の第１の窒化シリコン層間膜３１とを除去する。これにより、容量コンタクトプラグ２５の上面が露出される。なお、予備貫通孔３５ｅの側壁面に形成された窒化シリコン絶縁膜２８はエッチングされずに残存する。このようにして、貫通孔３５ａが形成される。
また、予備貫通孔３５ｅにおける境界部３５ｆの曲面形状は、異方性エッチングの際に、その形状を保った状態でエッチングされる。これにより、貫通孔３５ａの側壁面３５ｂと底面３５ｃとの接続部３５ｄが、境界部３５ｆの形状に対応した曲面状に成形される。
このようにして、曲面状の接続部３５ｄを有する貫通孔３５ａが形成される。
【００３８】
なお、貫通孔３５ａの形成後に、貫通孔３５ａの底部に露出された容量コンタクトプラグ２５に対して、砒素、リン等のＮ型不純物をイオン注入してもよい。これにより容量コンタクトプラグ２５の抵抗率が低減され、後に形成する蓄積容量部２４と容量コンタクトプラグ２５との間の接続抵抗を低減できる。また、酸化シリコン膜３４がイオン注入する際のポリシリコン層間膜３３のマスク層となり、ポリシリコン層間膜３３に対するイオン注入が防止される。
【００３９】
「蓄積容量部２４の形成工程」
次に、メモリセル部側においては、図１０（ａ）に示すように、接続部３５ｄ及び境界部３５ｆを含む貫通孔３５ａの内面を覆うように、厚みが１０ｎｍ〜２０ｎｍ程度の下部電極膜２４ａをたとえばＣＶＤ法により形成する。下部電極膜２４ａの材質は例えば、ＴｉＮ、ＷＮ、Ｒｕ等を例示できる。
下部電極膜２４ａの形成後、下部電極膜２４ａ及び酸化シリコン膜３４上の窒化シリコン絶縁膜２８を覆うように、厚みが７ｎｍ〜１０ｎｍ程度の誘電体膜２４ｂをたとえばＡＬＤ法またはＣＶＤ法により形成する。誘電体膜２４ｂの材質は例えば、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２あるいはこれらの積層膜等を例示できる。
誘電体膜２４ｂの形成後、貫通孔３５ａを埋めるように、上部電極膜２４ｃをＣＶＤ法及びスパッタ法により形成する。すなわち、厚み１０ｎｍ〜２０ｎｍ程度のＴｉＮ、ＷＮまたはＲｕからなる膜をＣＶＤ法で形成してから、Ｗをスパッタ法で１５０ｎｍ程度に成膜することによって、上部電極膜２４ｃを形成する。
上部電極膜２４ｃの上にはタングステン等からなる導電膜２６を積層し、更にその上に配線層２７を形成する。
【００４０】
一方、周辺回路部側においては、図１０（ｂ）に示すように、第２の窒化シリコン層間膜３３５上に、酸化シリコンからなる第５の層間絶縁膜１３６を形成する。第５の層間絶縁膜１３６については、その上面をＣＭＰ法等で平坦化することによって、メモリセル部側の導電膜２６の上面と同一面にするとよい。第５の層間絶縁膜１３６の形成後に、フォトリソグラフィ及びエッチングによって、第５の層間絶縁膜１３６から第３の層間絶縁膜２１の一部までを貫通して、ビット線１０６を露出させるコンタクトホールを形成する。次いで、コンタクトホール内にポリシリコン等を充填してコンタクトプラグ１４０を形成する。次いで、第５の層間絶縁膜１３６の上に配線層１２７を形成する。
以上の工程を経て、本実施形態の半導体装置が製造される。
【００４１】
図１１には、上記の製造方法によって製造された本発明例の半導体装置と、水素含有雰囲気または不活性ガス雰囲気中のアニールを行わなかったこと以外は上記の製造方法と同様にして製造された従来例の半導体装置における、蓄積容量部の漏れ電流密度と電界強度との関係を示すグラフである。図１１に示すように、本発明例は従来例に比べて、漏れ電流密度が低減されており、蓄積容量部のリーク電流が低減されて半導体装置の信頼性が向上していることが明かである。
【００４２】
上記の半導体装置によれば、ポリシリコン層間膜３３に設けられる貫通孔３５ａの底面３５ｃと側壁面３５ｂとの接続部３５ｄが曲面で構成されるため、蓄積容量部２４が、この曲面を含む貫通孔３５ａの内面に沿った形状に形成されることになり、これにより、貫通孔３５ａの底面と側壁面との接続部が角張った形状で構成される場合に比べて、蓄積容量部２４のリーク電流が低減され、信頼性に優れた半導体装置を提供できる。
すなわち、蓄積容量部２４が下部電極膜２４ａ、誘電体膜２４ｂ及び上部電極膜２４ｃとから構成されるところ、これら下部電極膜２４ａ、誘電体膜２４ｂ及び上部電極膜２４ｃが、接続部３５ｄの曲面を含む貫通孔３５ａの内面に沿った形状に形成されることになり、下部電極膜２４ａ、誘電体膜２４ｂ及び上部電極膜２４ｃの膜厚及び膜質が均一になり、貫通孔３５ａの内面に対する下部電極膜２４ａ、誘電体膜２４ｂ及び上部電極膜２４ｃの被覆率が向上し、これにより、蓄積容量部２４のリーク電流が低減され、信頼性に優れた半導体装置を提供できる。
また、貫通孔３５ａの側壁面３５ｂとポリシリコン層間膜３３の上面３３ａとの境界部３５ｇが曲面で構成されることで、蓄積容量部２４のリーク電流がより低減され、信頼性に更に優れた半導体装置を提供できる。
【００４３】
また、上記の半導体装置によれば、貫通孔３５ａの側壁面３５ｂが、窒化シリコン絶縁膜２８で被覆されているので、蓄積容量部２４の絶縁性を高めることができ、静電容量のロスを防止できる。更に、この絶縁膜２８によって、蓄積容量部２４の構成材料のポリシリコン層間膜３３への拡散を防止できる。
【００４４】
また、上記の半導体装置の製造方法によれば、貫通孔形成工程において、貫通孔３５ａの底面３５ｃと側壁面３５ｂとの接続部３５ｄを曲面に成形するため、その後に形成する蓄積容量部２４が、この曲面を含む貫通孔３５ａの内面に沿った形状に形成されることになり、これにより、貫通孔３５ａの接続部３５ｄが角張った形状で構成される場合に比べて、蓄積容量部２４のリーク電流が低減され、信頼性に優れた半導体装置を製造できる。
また、貫通孔３５ａの側壁面３５ｂとポリシリコン層間膜３３の上面３３ａとの境界部３５ｇを曲面に成形することで、蓄積容量部２４のリーク電流がより低減され、信頼性に更に優れた半導体装置を製造できる。
【００４５】
また、上記の半導体装置の製造方法によれば、貫通孔形成工程において、ポリシリコン層間膜３３を水素含有雰囲気または不活性ガス雰囲気中でアニールすることによって、ポリシリコン層間膜３３を構成するシリコン原子のマイグレーションが促され、これにより予備貫通孔３５ｅの境界部３５ｆを曲面に容易に成形させることができ、その後、予備貫通孔３５ｅの底部を異方性エッチングすることで、境界部３５ｆの曲面形状がそのまま貫通孔３５ａの接続部３５ｄの形状として残る。このような貫通孔３５ａに対して蓄積容量部２４を形成することで、蓄積容量部２４の下部電極膜２４ａ、誘電体膜２４ｂ及び上部電極膜２４ｃがそれぞれ、一定の膜厚で形成され、かつ、貫通孔３５ａの内面全面を被覆するように形成される。これにより、蓄積容量部２４のリーク電流が低減されて、信頼性に優れた半導体装置を製造できる。
【００４６】
また、ポリシリコン層間膜３３は従来の酸化シリコン層間膜に比べて、アスペクト比の高い貫通孔３５ａを形成できるので、隣接する貫通孔３５ａ同士が相互に連通して、蓄積容量部２４同士がショートするおそれがない。なお、ポリシリコン層間膜３３にアスペクト比の高い貫通孔３ａを形成できるのは、ポリシリコン層間膜３３における貫通孔３５ａの経方向へのエッチング速度が、従来の酸化シリコン膜に比べて低いため、貫通孔３５ａの経方向への広がりが均一となり、いわゆるボーイングの問題が回避できるためである。
【００４７】
また、貫通孔形成工程において、貫通孔３５ａの側壁面３５ｂを窒化シリコン絶縁膜２８で被覆するので、蓄積容量部２４の絶縁性を高めることができ、これにより静電容量のロスを防止できる。更に、この絶縁膜２８の形成によって、その後に形成する蓄積容量部２４の構成材料のポリシリコン層間膜への拡散を防止できる。
【００４８】
また、ポリシリコン層間膜３３の上に、酸化防止用の酸化シリコン膜３４を形成することで、ポリシリコン層間膜３３を酸化が防止され、ポリシリコン層間膜３３の酸化に伴う体積変化が少なくなってポリシリコン層間膜３３の膜厚が一定に維持され、これによりポリシリコン層間膜３３上にマスク等を積層する際にポリシリコン層間膜３３の平坦化処理が不要になり、貫通孔形成工程及び蓄積容量部形成工程を安定して行うことができる。
また、ポリシリコン層間膜３３の半導体基板側に第１の窒化シリコン層間膜３１を形成することで、この窒化シリコン層間膜３１を貫通孔形成時のエッチングストッパ層として用いることができる。
【００４９】
「第２の実施形態の半導体装置の製造方法」
次に、第２の実施形態である半導体装置の製造方法について説明する。
まず図１２に示すように、第１の実施形態の半導体装置の製造方法と同様にして、第３層間絶縁膜２１上に、第１の窒化シリコン層間膜３１、ポリシリコン層間膜３３及び酸化シリコン膜３４を積層する。なお、本実施形態では、第３層間絶縁膜２１に形成する容量コンタクトプラグ１２５の材質として、Ｒｕ、Ｉｒ、Ｗのいずれかまたはこれらの合金を用いる。この場合、容量コンタクトプラグ１２５の構成材料の第３層間絶縁膜２１中への拡散を防止するために、容量コンタクトプラグ１２５と第３層間絶縁膜との境界に、ＴｉＮ等のバリアメタルを設けてもよい。
そして、第１窒化シリコン層間膜３１をエッチングストッパとして酸化シリコン膜３４及びポリシリコン層間膜３３を異方性エッチングすることにより、予備貫通孔１３５ｅを設ける。次いで、水素含有雰囲気中または不活性ガス雰囲気中でアニールを行う。これにより、図１２に示すように、ポリシリコン層間膜３３を構成するシリコン原子のマイグレーションが起こり、予備貫通孔１３５ｅの側壁面１３５ｂと第１の窒化シリコン層間膜３１との境界部１３５ｆが、曲面状に成形される。同時に、予備貫通孔１３５ｅの側壁面１３５ｂと、ポリシリコン層間膜３３の上面３３ａとの境界部１３５ｇも曲面状に成形される。
【００５０】
また、予備貫通孔１３５ｅの側壁面には、ポリシリコン層間膜３３の一部が露出された状態になっている。そこで、ポリシリコンに対する熱酸化処理を行う。熱酸化処理によって、図１２に示すように、予備貫通孔１３５ｅの側壁面１３５ｂが酸化されて酸化シリコン絶縁膜１２８が形成される。酸化シリコン絶縁膜１２８の膜厚は、熱酸化処理の条件によって調整可能だが、例えば４ｎｍ〜１０ｎｍの範囲が好ましい。
また、熱酸化処理による酸化シリコン絶縁膜１２８の形成に伴って、容量コンタクトプラグ１２５の予備貫通孔１３５ｅ側の部分が酸化されて金属酸化物層１２５ａが形成される。容量コンタクトプラグ１２５は上述の通り、Ｒｕ、Ｉｒ、Ｗまたはこれらの合金で構成されるが、これら元素または合金の酸化物は電気抵抗が小さいので、金属酸化物層１２５ａが形成されても容量コンタクトプラグ自体の電気抵抗は増大することがない。
【００５１】
次に、図１３に示すように、異方性エッチングによって、予備貫通孔１３５ｅの底部にある第１の窒化シリコン層間膜３１を除去する。これにより、容量コンタクトプラグ１２５の金属酸化物層１２５ａが露出される。なお、予備貫通孔１３５ｅの側壁面に形成された酸化シリコン絶縁膜１２８はエッチングされずに残存する。このようにして、貫通孔１３５ａが形成される。
また、第１の実施形態と同様に、予備貫通孔１３５ｅにおける境界部１３５ｆの曲面形状は、異方性エッチングの際にその形状を保った状態でエッチングされる。これにより、貫通孔１３５ａの側壁面１３５ｂと底面１３５ｃとの接続部１３５ｄが、境界部１３５ｆの形状に対応した曲面状に成形される。
このようにして、曲面状の接続部１３５ｄを有する貫通孔１３５ａが形成される。
【００５２】
その後、図１４に示すように、先に説明した半導体装置の製造方法と同様にして、下部電極膜２４ａ、誘電体膜２４ｂ及び上部電極膜２４ｃを順次形成することにより、蓄積容量部２４を形成する。更に、上部電極膜２４ｃの上にタングステン等からなる導電膜２６を積層し、更にその上に配線層２７を形成する。
このようにして、本実施形態の半導体装置が製造される。
【００５３】
上記の製造方法によれば、第１の実施形態と同様に効果が得られる他に、下記の効果も得られる。
すなわち、上記の製造方法によれば、貫通孔１３５ａの内面に、熱酸化処理によって形成された酸化シリコン絶縁膜１２８が備えられているので、蓄積容量部２４の絶縁性を高めることができ、静電容量のロスを防止できる。更に、酸化シリコン絶縁膜１２８によって、蓄積容量部２４の構成材料のポリシリコン層間膜３３への拡散を防止できる。
また、熱酸化法による酸化シリコン絶縁膜１２８の形成の際には、容量コンタクトプラグ１２５の上部が酸化されて電気抵抗が増大するおそれがあるところ、容量コンタクトプラグ１２５の構成材料を、Ｒｕ、Ｉｒ、Ｗのいずれかまたはこれらの合金というような、酸化されても導電率が低下しない材料で形成することで、容量コンタクトプラグ１２５の比抵抗の増大を防止して、蓄積容量部２４における静電容量の低下を防止できる。
【００５４】
「第３の実施形態の半導体装置の製造方法」
次に、第３の実施形態である半導体装置の製造方法について説明する。
まず、図１５に示すように、第１の実施形態の半導体装置の製造方法と同様にして、第３層間絶縁膜２１上に、第１の窒化シリコン層間膜３１、ポリシリコン層間膜３３を積層し、更に０．５〜３μｍ程度の厚みの酸化シリコン膜２３４を積層する。なお、本実施形態では第２の実施形態と同様に、第３層間絶縁膜２１に形成する容量コンタクトプラグ１２５の材質として、Ｒｕ、Ｉｒ、Ｗのいずれかまたはこれらの合金を用いる。この場合、容量コンタクトプラグ１２５と第３層間絶縁膜２１との境界に、ＴｉＮ等のバリアメタルを設けてもよい。
そして、第１窒化シリコン層間膜３１をエッチングストッパとして酸化シリコン膜２３４及びポリシリコン層間膜３３を異方性エッチングすることにより、予備貫通孔２３５ｅを設ける。次いで、水素含有雰囲気中または不活性ガス雰囲気中でアニールを行う。これにより、図１５に示すように、ポリシリコン層間膜３３を構成するシリコン原子のマイグレーションが起こり、予備貫通孔２３５ｅの側壁面２３５ｂと第１の窒化シリコン層間膜３１との境界部２３５ｆが、曲面状に成形される。
【００５５】
また、予備貫通孔２３５ｅの側壁面には、ポリシリコン層間膜３３が露出された状態になっている。そこで、ポリシリコンに対する熱酸化処理を行う。熱酸化処理によって、図１５に示すように、予備貫通孔２３５ｅの側壁面１３５ｂの一部が酸化されて酸化シリコン絶縁膜２２８が形成される。酸化シリコン絶縁膜２２８の膜厚は、熱酸化処理の条件によって調整可能だが、例えば４ｎｍ〜１０ｎｍの範囲が好ましい。
また、熱酸化処理による酸化シリコン絶縁膜２２８の形成に伴って、第２の実施形態と同様に、容量コンタクトプラグ１２５の予備貫通孔２３５ｅ側の部分が酸化されて金属酸化物層１２５ａが形成される。
【００５６】
次に、図１６に示すように、異方性エッチングによって、予備貫通孔２３５ｅの底部にある第１の窒化シリコン層間膜３１を除去する。これにより、容量コンタクトプラグ１２５の金属酸化物層１２５ａが露出される。なお、予備貫通孔２３５ｅの側壁面に形成された酸化シリコン絶縁膜１２８はエッチングされずに残存する。このようにして、貫通孔１３５ａが形成される。
また、第１の実施形態と同様に、予備貫通孔１３５ｅにおける境界部２３５ｆの曲面形状は、異方性エッチングの際にその形状を保った状態でエッチングされる。これにより、貫通孔２３５ａの側壁面２３５ｂと底面２３５ｃとの接続部２３５ｄが、境界部２３５ｆの形状に対応した曲面状に成形される。
このようにして、曲面状の接続部２３５ｄを有する貫通孔２３５ａが形成される。
【００５７】
その後、図１７に示すように、先に説明した半導体装置の製造方法と同様にして、下部電極膜２２４ａ、誘電体膜２２４ｂ及び上部電極膜２２４ｃを順次形成することにより、蓄積容量部２２４を形成する。更に、上部電極膜２２４ｃの上にタングステン等からなる導電膜２６を積層し、更にその上に配線層２７を形成する。
このようにして、本実施形態の半導体装置が製造される。
【００５８】
上記の半導体装置及びその製造方法によれば、第１及び第２の実施形態の場合と同様な効果が得られる他に、以下の効果も得られる。
すなわち、上記の半導体装置によれば、ポリシリコン層間膜３３の上に、０．５μｍ〜３μｍの厚みの酸化シリコン膜２３４を更に積層し、酸化シリコン膜２３４及びポリシリコン層間膜３３を貫通する貫通孔２３５ａを形成し、この貫通孔２３５ａの内部に蓄積容量部２２４を形成するので、蓄積容量部２２４の電極面積を更に拡大することができ、これにより、静電容量を増大することができる。
【図面の簡単な説明】
【００５９】
【図１】図１は本発明の第１の実施形態である半導体装置を示す図であって、（ａ）はメモリセル部の要部を示す断面模式図であり、（ｂ）は周辺回路部の要部を示す断面模式図である。
【図２】図２は本発明の第１の実施形態である半導体装置の製造方法における層間膜の形成工程を説明する工程図であって、（ａ）はメモリセル部の要部を示す断面模式図であり、（ｂ）は周辺回路部の要部を示す断面模式図である。
【図３】図３は本発明の第１の実施形態である半導体装置の製造方法における層間膜の形成工程を説明する工程図であって、（ａ）はメモリセル部の要部を示す断面模式図であり、（ｂ）は周辺回路部の要部を示す断面模式図である。
【図４】図４は本発明の第１の実施形態である半導体装置の製造方法における層間膜の形成工程を説明する工程図であって、（ａ）はメモリセル部の要部を示す断面模式図であり、（ｂ）は周辺回路部の要部を示す断面模式図である。
【図５】図５は本発明の第１の実施形態である半導体装置の製造方法における貫通孔の形成工程を説明する工程図であって、（ａ）はメモリセル部の要部を示す断面模式図であり、（ｂ）は周辺回路部の要部を示す断面模式図である。
【図６】図６は本発明の第１の実施形態である半導体装置の製造方法における貫通孔の形成工程を説明する工程図であって、（ａ）はメモリセル部の要部を示す断面模式図であり、（ｂ）は周辺回路部の要部を示す断面模式図である。
【図７】図７は本発明の第１の実施形態である半導体装置の製造方法における貫通孔の形成工程を説明する工程図であって、（ａ）はメモリセル部の要部を示す断面模式図であり、（ｂ）は周辺回路部の要部を示す断面模式図である。
【図８】図８は本発明の第１の実施形態である半導体装置の製造方法における貫通孔の形成工程を説明する工程図であって、（ａ）はメモリセル部の要部を示す断面模式図であり、（ｂ）は周辺回路部の要部を示す断面模式図である。
【図９】図９は本発明の第１の実施形態である半導体装置の製造方法における貫通孔の形成工程を説明する工程図であって、（ａ）はメモリセル部の要部を示す断面模式図であり、（ｂ）は周辺回路部の要部を示す断面模式図である。
【図１０】図１０は本発明の第１の実施形態である半導体装置の製造方法における蓄積容量部の形成工程を説明する工程図であって、（ａ）はメモリセル部の要部を示す断面模式図であり、（ｂ）は周辺回路部の要部を示す断面模式図である。
【図１１】図１１は本発明例と従来例の蓄積容量部における電流密度と電界強度との関係を示すグラフである。
【図１２】図１２は本発明の第２の実施形態である半導体装置の製造方法における貫通孔の形成工程を説明する工程図である。
【図１３】図１３は本発明の第２の実施形態である半導体装置の製造方法における貫通孔の形成工程を説明する工程図である。
【図１４】図１４は本発明の第２の実施形態である半導体装置の製造方法における蓄積容量部の形成工程を説明する工程図である。
【図１５】図１５は本発明の第３の実施形態である半導体装置の製造方法における貫通孔の形成工程を説明する工程図である。
【図１６】図１６は本発明の第３の実施形態である半導体装置の製造方法における貫通孔の形成工程を説明する工程図である。
【図１７】図１７は本発明の第３の実施形態である半導体装置の製造方法における蓄積容量部の形成工程を説明する工程図である。
【符号の説明】
【００６０】
１…半導体基板、９Ａ…コンタクトプラグ、２４、２２４…蓄積容量部、２５、１２５…容量コンタクトプラグ（コンタクトプラグ）、２８…窒化シリコン絶縁膜、３３…ポリシリコン層間膜、３５ａ、１３５ａ、２３５ａ…貫通孔、３５ｂ、１３５ｂ、２３５ｂ…側壁面（貫通孔の側壁面）、３５ｃ、１３５ｃ、２３５ｃ…底面（貫通孔の底面）、１２８、２２８…酸化シリコン絶縁膜、Ｔｒ１…メモリセル選択用トランジスタ
【図１】
2008187097.tif 000003
【図２】
2008187097.tif 000004
【図３】
2008187097.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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