(57)【要約】【課題】高分解能のＰＷＭ信号を精度良く生成できるＰＷＭ信号生成回路の提供。【解決手段】クロック信号ＣＬＫに基づいてデジタルＰＷＭ信号を生成するデジタルＰＷＭ信号生成回路と、前記クロック信号ＣＬＫと同期した三角波を発生させる三角波発生器と、前記三角波に対する閾値であって、該三角波の直線領域に対応する閾値を生成する閾値生成部と、前記三角波と、前記閾値生成部により生成される閾値とを比較する比較器とを備え、前記比較器の出力に基づいて、前記デジタルＰＷＭ信号の分解能を高くすることを特徴とする。【選択図】図１
2008219155.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号ＣＬＫに基づいてデジタルＰＷＭ信号を生成するデジタルＰＷＭ信号生成回路と、
前記クロック信号ＣＬＫと同期した三角波を発生させる三角波発生器と、
前記三角波に対する閾値であって、該三角波の直線領域に対応する閾値を生成する閾値生成部と、
前記三角波と、前記閾値生成部により生成される閾値とを比較する比較器とを備え、
前記比較器の出力に基づいて、前記デジタルＰＷＭ信号の分解能を高くすることを特徴とする、ＰＷＭ信号生成回路。
【請求項２】
クロック信号ＣＬＫに基づいてデジタルＰＷＭ信号を生成するデジタルＰＷＭ信号生成回路と、
前記クロック信号ＣＬＫと同期した互いに位相の異なる２つ以上の三角波を発生させる三角波発生器と、
前記２つ以上の三角波に対する閾値を生成する閾値生成部と、
前記２つ以上の三角波のそれぞれと、前記閾値生成部により生成される閾値とを比較する比較器とを備え、
前記比較器の出力に基づいて、前記デジタルＰＷＭ信号の分解能を高くすることを特徴とする、ＰＷＭ信号生成回路。
【請求項３】
前記閾値生成部は、前記２つ以上の三角波のそれぞれの直線領域に対応する閾値を生成する、請求項２に記載のＰＷＭ信号生成回路。
【請求項４】
前記三角波発生器は、それぞれの直線領域が連続して現れるように傾き及び位相が調整された２つ以上の三角波を発生させる、請求項３に記載のＰＷＭ信号生成回路。
【請求項５】
前記２つ以上の三角波は、前記クロック信号ＣＬＫの２倍の周期を有し、互いに位相が１８０度ずれ、且つ、それぞれの直線領域が連続して現れるように傾き及び位相が調整された２つの三角波からなる、請求項２に記載のＰＷＭ信号生成回路。
【請求項６】
前記２つ以上の三角波は、前記クロック信号ＣＬＫの２倍の周期を有し、且つ、互いに位相が１８０度ずれた２つの三角波からなり、
前記比較器は、前記２つの三角波がそれぞれ入力される２つの比較器からなり、
前記２つの比較器の出力のうちの一方の比較器の出力を、前記クロック信号ＣＬＫの周期毎に交互に用いて、前記デジタルＰＷＭ信号の分解能を高くする、請求項２に記載のＰＷＭ信号生成回路。
【請求項７】
前記デジタルＰＷＭ信号のデューティを規定するデジタル情報を保持するレジスタと、
前記クロック信号ＣＬＫに基づいて動作するカウンタと、
前記レジスタ内の出力と、前記カウンタの出力とを比較する比較回路と、
前記２つの比較器の出力に基づいて、該２つの比較器の出力のうちの一方の比較器の出力を、前記クロック信号ＣＬＫの周期毎に交互に出力する波形合成回路と、
前記比較回路の出力と、前記波形合成回路の出力との論理積を取るＡＮＤ回路とを更に備え、
前記デジタルＰＷＭ信号生成回路は、前記ＡＮＤ回路の出力と、前記カウンタの出力とが入力されるフリップフロップを備える、請求項６に記載のＰＷＭ信号生成回路。
【請求項８】
前記比較器の出力に基づいて、前記比較器の出力が変化するタイミングで前記デジタルＰＷＭ信号のデューティを変化させる、請求項１又は２に記載のＰＷＭ信号生成回路。
【請求項９】
前記デジタルＰＷＭ信号のデューティを規定するデジタル情報を保持するレジスタと、
前記クロック信号ＣＬＫに基づいて動作するカウンタと、
前記レジスタ内の出力と、前記カウンタの出力とを比較する比較回路と、
前記比較回路の出力と、前記比較器の出力との論理積を取るＡＮＤ回路とを更に備え、
前記デジタルＰＷＭ信号生成回路は、前記ＡＮＤ回路の出力と、前記カウンタの出力とが入力されるフリップフロップを備える、請求項１又は２に記載のＰＷＭ信号生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高い分解能のＰＷＭ信号を生成できるＰＷＭ信号生成回路に関する。
【背景技術】
【０００２】
従来から、出力電圧を制御するＰＷＭ波生成回路において、フィードバック電圧に応じて電流値が変化する定電流回路と、該定電流回路からの電流を充電するコンデンサと、該コンデンサの電荷を放電するスイッチ回路と、前記フィードバック電圧を入力し、デジタル信号を遅延回路に伝送するＡ／Ｄコンバータと、該デジタル信号を入力し、スイッチ回路を制御する遅延回路と、前記コンデンサの電圧によりＰＷＭ波電圧を制御する第１コンパレータとを具備することを特徴とするＰＷＭ波生成回路が知られている（例えば、特許文献１参照）。
【０００３】
また、基準クロック単位に分解可能なＰＷＭ生成するためのＰＷＭのオン，オフ情報と、基準クロックでカウントするカウンタと、該カウンタのとりうるカウント値毎にそれに対応する前記オン，オフ情報を選択し出力するセレクタ回路またはコンパレータ回路を有し、前記セレクタ回路、または前記コンパレータ回路が出力する信号を合成してＰＷＭ信号を形成する波形合成回路からなるＰＷＭ生成回路において、前記波形合成回路は、少なくとも２単位以上の時間範囲の前記コンパレータ回路によるコンパレート結果又は前記セレクタ回路によるセレクト結果同士を演算した結果を基本クロックでラッチし、その異なったラッチ結果同士をさらに少なくとも２個以上演算した結果毎に、基本クロックでラッチし、さらに同等の操作をラッチが１個になるまで繰り返し、その１個のラッチの出力を前記基本クロック分解能のＰＷＭ信号として用いる事を特徴としたデジタルＰＷＭ信号生成回路が知られている（例えば、特許文献２参照）。
【特許文献１】特開２００１−１６９５４１号公報
【特許文献２】特開２００４−３４５２８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、上述の特許文献２に記載される構成も同様であるが、一般的なデジタル型のＰＷＭ信号生成回路では、高い分解能のＰＷＭ信号を生成するためには、高速なクロックを扱う必要があり、高価な回路構成となる問題点がある。
【０００５】
また、一方で、アナログ型のＰＷＭ信号生成回路では、デューティを決定するための指示値と三角波（ランプ波を含む、以下、同じ。）を比較することになるが、高い分解能のＰＷＭ信号を生成するためには、高い精度の指示値及び良好な直線性の三角波を実現する必要がある。また、ノイズの影響などにより指示値や三角波が影響を受けないように配慮しなければならず、また、低ドリフト、低オフセットのコンパレータは一般的に高価であり、デジタル型と同様に、高価な回路構成となる問題点がある。
【０００６】
この点、上述の従来技術では、デジタル信号を遅延回路に伝送するＡ／Ｄコンバータを用いることで、ＰＷＭ信号の高周波化（デジタル信号による不連続なパルス幅の連続化）を図っているが、ＰＷＭ信号の分解能を高めるまでには至っていない。
【０００７】
そこで、本発明は、高分解能のＰＷＭ信号を精度良く生成できるＰＷＭ信号生成回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、第１の発明に係るＰＷＭ信号生成回路は、クロック信号ＣＬＫに基づいてデジタルＰＷＭ信号を生成するデジタルＰＷＭ信号生成回路と、
前記クロック信号ＣＬＫと同期した三角波を発生させる三角波発生器と、
前記三角波に対する閾値であって、該三角波の直線領域に対応する閾値を生成する閾値生成部と、
前記三角波と、前記閾値生成部により生成される閾値とを比較する比較器とを備え、
前記比較器の出力に基づいて、前記デジタルＰＷＭ信号の分解能を高くすることを特徴とする。
【０００９】
第２の発明に係るＰＷＭ信号生成回路は、
クロック信号ＣＬＫに基づいてデジタルＰＷＭ信号を生成するデジタルＰＷＭ信号生成回路と、
前記クロック信号ＣＬＫと同期した互いに位相の異なる２つ以上の三角波を発生させる三角波発生器と、
前記２つ以上の三角波に対する閾値を生成する閾値生成部と、
前記２つ以上の三角波のそれぞれと、前記閾値生成部により生成される閾値とを比較する比較器とを備え、
前記比較器の出力に基づいて、前記デジタルＰＷＭ信号の分解能を高くすることを特徴とする。
【００１０】
第３の発明は、第２の発明に係るＰＷＭ信号生成回路において、
前記閾値生成部は、前記２つ以上の三角波のそれぞれの直線領域に対応する閾値を生成することを特徴とする。
【００１１】
第４の発明は、第３の発明に係るＰＷＭ信号生成回路において、
前記三角波発生器は、それぞれの直線領域が連続して現れるように傾き及び位相が調整された２つ以上の三角波を発生させることを特徴とする。これにより、任意のタイミングで三角波の直線領域を使用することが可能となり、精度の高いＰＷＭ信号を高分解能で生成することが可能となる。
【００１２】
第５の発明は、第２の発明に係るＰＷＭ信号生成回路において、
前記２つ以上の三角波は、前記クロック信号ＣＬＫの２倍の周期を有し、互いに位相が１８０度ずれ、且つ、それぞれの直線領域が連続して現れるように傾き及び位相が調整された２つの三角波からなることを特徴とする。これにより、任意のタイミングで三角波の直線領域を使用することが可能となり、精度の高いＰＷＭ信号を高分解能で生成することが可能となる。
【００１３】
第６の発明は、第２の発明に係るＰＷＭ信号生成回路において、
前記２つ以上の三角波は、前記クロック信号ＣＬＫの２倍の周期を有し、且つ、互いに位相が１８０度ずれた２つの三角波からなり、
前記比較器は、前記２つの三角波がそれぞれ入力される２つの比較器からなり、
前記２つの比較器の出力のうちの一方の比較器の出力を、前記クロック信号ＣＬＫの周期毎に交互に用いて、前記デジタルＰＷＭ信号の分解能を高くすることを特徴とする。これにより、２つの三角波の直線領域を前記クロック信号ＣＬＫの周期毎に交互に用いることで、任意のタイミングで三角波の直線領域を使用することが可能となり、その結果、精度の高いＰＷＭ信号を高分解能で生成することが可能となる。
【００１４】
第７の発明は、第６の発明に係るＰＷＭ信号生成回路において、
前記デジタルＰＷＭ信号のデューティを規定するデジタル情報を保持するレジスタと、
前記クロック信号ＣＬＫに基づいて動作するカウンタと、
前記レジスタ内の出力と、前記カウンタの出力とを比較する比較回路と、
前記２つの比較器の出力に基づいて、該２つの比較器の出力のうちの一方の比較器の出力を、前記クロック信号ＣＬＫの周期毎に交互に出力する波形合成回路と、
前記比較回路の出力と、前記波形合成回路の出力との論理積を取るＡＮＤ回路とを更に備え、
前記デジタルＰＷＭ信号生成回路は、前記ＡＮＤ回路の出力と、前記カウンタの出力とが入力されるフリップフロップを備えることを特徴とする。これにより、前記２つの比較器の出力をクロック信号ＣＬＫの周期毎に交互に用いて、前記デジタルＰＷＭ信号の分解能を適切に高くすることが可能となる。
【００１５】
第８の発明は、第１又は２の発明に係るＰＷＭ信号生成回路において、
前記比較器の出力に基づいて、前記比較器の出力が変化するタイミングで前記デジタルＰＷＭ信号のデューティを変化させることを特徴とする。これにより、前記比較器の出力に基づいて、前記デジタルＰＷＭ信号の分解能を適切に高くすることが可能となる。
【００１６】
第９の発明は、第１又は２の発明に係るＰＷＭ信号生成回路において、
前記デジタルＰＷＭ信号のデューティを規定するデジタル情報を保持するレジスタと、
前記クロック信号ＣＬＫに基づいて動作するカウンタと、
前記レジスタ内の出力と、前記カウンタの出力とを比較する比較回路と、
前記比較回路の出力と、前記比較器の出力との論理積を取るＡＮＤ回路とを更に備え、
前記デジタルＰＷＭ信号生成回路は、前記ＡＮＤ回路の出力と、前記カウンタの出力とが入力されるフリップフロップを備えることを特徴とする。これにより、前記比較器の出力に基づいて、前記デジタルＰＷＭ信号の分解能を適切に高くすることが可能となる。
【発明の効果】
【００１７】
本発明によれば、高分解能のＰＷＭ信号を精度良く生成できるＰＷＭ信号生成回路を得ることができる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。
【実施例１】
【００１９】
図１は、本発明の実施例１によるＰＷＭ信号生成回路１を示す回路図である。図２は、図１に示した回路図における各点の波形等を示す図である。
【００２０】
ＰＷＭ信号生成回路１は、主に、デジタルＰＷＭ信号生成回路と、デューティ追加回路とからなる。ここでは、先ず、デジタルＰＷＭ信号生成回路の構成について説明する。
【００２１】
デジタルＰＷＭ信号生成回路は、主に、図１において、参照符号２００，２０１，２０２，２０３，２０５，２０６及び２０７付された要素とから構成される。
【００２２】
参照符号２００は、クロック信号ＣＬＫの入力を示し、参照符号２０１は、４段のＤフリップフロップを用いた４ビットのアップカウンタを示す。
【００２３】
参照符号２０３は、６ビットのＤｕｔｙ設定レジスタである。尚、図に示す例では、Ｄｕｔｙ設定レジスタ２０３は、６ビットのデジタル情報を格納し、上位４ビット（ＤＤ０〜ＤＤ３）のデータがカウンタ２０１の出力と比較され、下位２ビット（ＤＡ０〜ＤＡ１）のデータが後述の閾値生成のために利用される。Ｄｕｔｙ設定レジスタ２０３内のＤｕｔｙ設定データは、所定のキャリア周波数毎に、図示しないデコーダーからの入力データに基づいて変更される。即ち、Ｄｕｔｙ設定レジスタ２０３の出力（格納データ）は、図示しないデコーダーの出力に応じて変化される（即ち、Ｄｕｔｙを決めるデジタル情報が外部から供給される。）。
【００２４】
参照符号２０２は、Ｄｕｔｙ設定レジスタ２０３の出力ＤＤ０〜ＤＤ３（上位４ビット）とカウンタ２０１の値を比較する比較回路である。より詳細には、比較回路２０２は、カウンタ２０１の各ＤフリップフロップのＱ端子の各出力と、Ｄｕｔｙ設定レジスタ２０３の各出力ＤＤ０〜ＤＤ３との排他的論理和の否定をそれぞれとる計４つのＸＮＯＲ回路で構成された比較回路である。
【００２５】
参照符号２０５は、カウンタ２０１の値が０になったときに一定のパルスを発生させるワンショット（モノステーブルマルチバイブレーター）を含むＮＯＲ回路である。
【００２６】
参照符号２０６は、比較回路２０２の各ＸＮＯＲ回路の出力の論理積を取るＡＮＤ回路２０６Ａと、ＡＮＤ回路２０６Ａの出力（図２の波形Ｋ参照）と後述の波形合成部３２０の出力（図２の波形Ｊ参照）の論理積を取るＡＮＤ回路２０６Ｂと、ＡＮＤ回路２０６Ｂの出力（図２の波形Ｌ参照）が「１」のときに一定のパルスを発生させるワンショットとを含む回路である。
【００２７】
参照符号２０７は、回路２０５及び回路２０６の各ワンショットが出力するパルスによりＰＷＭ信号を生成するフリップフロップである。フリップフロップ２０７のＳ入力には、ＮＯＲ回路２０５の出力が接続され、フリップフロップ２０７のＲ入力には、ＡＮＤ回路２０６の出力が接続されている。フリップフロップ２０７は、カウンタ２０１のオーバーフロー若しくはオールクリアによりセットされ、回路２０６のＨ出力によりリセットされる。
【００２８】
以上の構成において、厳密には、Ｄｕｔｙ設定レジスタ２０３の下位２ビット（ＤＡ０〜ＤＡ１）と、ＡＮＤ回路２０６Ｂとを除いた回路が、“デジタルＰＷＭ信号生成回路”を構成する。このデジタルＰＷＭ信号生成回路では、Ｄｕｔｙ設定レジスタ２０３の出力（ＤＤ０〜ＤＤ３）によって、どのクロック周期（１キャリア周期を１６分周した１６通りのタイミング）でＯＦＦデューティとするかを自由に変えることができる。即ち、このデジタルＰＷＭ信号生成回路では、２４の分解能を有するデジタルＰＷＭ信号の生成が可能である。
【００２９】
尚、デジタルＰＷＭ信号生成回路の構成は、上述したものに限られず多種多様であり、次に説明するデューティ追加回路は、如何なる構成のデジタルＰＷＭ信号生成回路に対しても適用可能である。
【００３０】
次に、本実施例の特徴的な構成であるデューティ追加回路を構成する要素ついて説明する。デューティ追加回路は、主に、図１において、上述のＡＮＤ回路２０６Ｂと、上述のＤｕｔｙ設定レジスタ２０３の下位２ビット（ＤＡ０〜ＤＡ１）と、参照符号３０２，３０４，３０８，３１０，３１２，３２０，３３０が付された要素とから構成される。
【００３１】
参照符号３０２は、Ｄ／Ａコンバータであり、Ｄｕｔｙ設定レジスタ２０３の出力ＤＡ０、ＤＡ１（下位２ビット）をＤ／Ａ変換する。本例では、Ｄ／Ａコンバータ３０２は、Ｄｕｔｙ設定レジスタ２０３の出力ＤＡ０、ＤＡ１に応じて、４値の電圧値を出力可能である。
【００３２】
参照符号３０４は、後述の制御装置３３０のレベルシフト制御部３３２による制御下で、Ｄ／Ａコンバータ３０２の出力電圧のレベルを変化させるレベルシフト回路である。レベルシフト回路３０４の出力は、後述の第１及び第２三角波に対する閾値として機能する。本実施例では、レベルシフト回路３０４は、Ｄ／Ａコンバータ３０２の４値の電圧値のレベルを、後述の如く、三角波の直線領域γ（図３参照）に対応するように、変化させる。図２に示す例では、波形Ｂで示すように、Ｄｕｔｙ設定レジスタ２０３の出力ＤＡ０、ＤＡ１（下位２ビット）が一定であり、それに伴い、レベルシフト回路３０４の出力（閾値）も一定である。
【００３３】
参照符号３０６は、クロック信号ＣＬＫに同期した第１三角波を生成する第１三角波発生器である。第１三角波発生器３０６は、クロック信号ＣＬＫの２周期毎に発生するパルス信号（図２の波形Ｃ参照）に基づいて、当該パルス信号の立ち上がりエッジ及び立下りエッジに同期した第１三角波（図２の波形Ｄ参照）を発生させる。従って、第１三角波の周期は、クロック信号ＣＬＫの周期の２倍である。
【００３４】
参照符号３０８は、クロック信号ＣＬＫに同期した第２三角波を生成する第２三角波発生器である。第２三角波発生器３０８は、クロック信号ＣＬＫの２周期毎に発生するパルス信号（図２の波形Ｆ参照）に基づいて、当該パルス信号の立ち上がりエッジ及び立下りエッジに同期した第２三角波（図２の波形Ｇ参照）を発生させる。従って、第２三角波の周期は、クロック信号ＣＬＫの周期の２倍である。第２三角波用のパルス信号（図２の波形Ｆ参照）は、第１三角波用のパルス信号（図２の波形Ｃ参照）に対して、位相が１８０度ずれされている。従って、第２三角波発生器３０８は、第１三角波に対して位相が１８０度ずれた第２三角波を発生させるように構成されている。
【００３５】
参照符号３３０は、制御装置である。制御装置３３０は、レベルシフト制御部３３２と、電流調整制御部３３４と、位相調整制御部３３６とを備える。
【００３６】
レベルシフト制御部３３２は、レベルシフト回路３０４を制御して、図３に示すように、レベルシフト回路３０４の出力レベル（閾値）が、三角波（第１三角波及び第２三角波）の直線領域γに対応するように、レベルシフト回路３０４の出力レベルを変化させる。即ち、レベルシフト制御部３３２は、レベルシフト回路３０４と協動して、三角波の立ち上がり領域β及び立下り領域α以外の直線性の良い領域γだけが利用されるように、レベルシフト回路３０４の出力（閾値）を調整する。
【００３７】
電流調整制御部３３４は、第１三角波発生器３０６及び第２三角波発生器３０８内の各電流調整回路の可変抵抗の抵抗値を調整して、三角波（第１三角波及び第２三角波）の上りと下りの傾きを調整する。例えば、電流調整回路の抵抗比が１：１に調整した場合には、図４（Ａ）に示すように、上りと下りの傾きが同一の（２等辺三角形の）三角波が生成され、電流調整回路の抵抗比が３：１に調整した場合には、図４（Ｂ）に示すように、上りと下りの傾きの絶対値の比が１：３となる三角波が生成される。
【００３８】
位相調整制御部３３６は、クロック信号ＣＬＫと第１及び第２三角波が同期するように、第１及び第２三角波の位相を調整する。尚、上述の如く、第１及び第２三角波は、クロック信号ＣＬＫの２周期が１周期に対応し、互いに対して位相が１８０度ずれている。
【００３９】
このように、電流調整制御部３３４及び位相調整制御部３３６は、第１及び第２三角波が相似となり、位相だけがずれるように制御を行う。
【００４０】
図１に戻る。参照符号３１０は、第１三角波発生器３０６からの第１三角波と、レベルシフト回路３０４からの閾値とを比較する第１比較器である。第１比較器３１０は、オペアンプで構成されたアナログ式のコンパレータである。第１比較器３１０は、第１三角波発生器３０６により発生される第１三角波と、レベルシフト回路３０４からの閾値とを比較し、第１三角波が閾値以上の場合に「Ｈ」を出力し、第１三角波が閾値より小さい場合に「Ｌ」を出力する（図２の波形Ｂ，Ｄ，Ｅ参照）。
【００４１】
参照符号３１２は、第２三角波発生器３０８からの第２三角波と、レベルシフト回路３０４からの閾値とを比較する第２比較器である。第２比較器３１２は、オペアンプで構成されたアナログ式のコンパレータである。第２比較器３１２は、第２三角波発生器３０８により発生される第２三角波と、レベルシフト回路３０４からの閾値とを比較し、第２三角波が閾値以上の場合に「Ｈ」を出力し、第２三角波が閾値より小さい場合に「Ｌ」を出力する（図２の波形Ｂ，Ｇ，Ｈ参照）。
【００４２】
参照符号３２０は、波形合成部３２０である。波形合成部３２０は、第１比較器３１０の出力とカウンタ２０１の前段のＤフリップフロップ２０１ＡのＱ端子の出力との論理積（図２のＥとＩのＡＮＤ波形参照）と、第２比較器３１２の出力とカウンタ２０１の前段のＤフリップフロップ２０１ＡのＱ端子の出力の反転との論理積（図２のＨとＩ反転のＡＮＤ波形参照）とを、論理和（ＯＲ）により合成する（図２の波形Ｊ参照）。波形合成部３２０の出力は、回路２０６のＡＮＤ回路２０６Ｂに入力される。尚、波形合成部３２０は、上述した合成態様を実現する構成に限られず、ＡＮＤ回路２０６Ｂへの入力が、クロックの１周期毎に、第２比較器３１２の出力と第１比較器３１０の出力とで入れ替わるように構成されていればよい。
【００４３】
次に、図２を参照して、本実施例のＰＷＭ信号生成回路１によるＰＷＭ信号の生成態様の要部を説明する。
【００４４】
図２において、Ｄｕｔｙ設定レジスタ２０３の出力（ＤＤ０〜ＤＤ３）は、ＰＷＭ信号のキャリア周波数の周期（本例では、１６×１クロック周期）毎に変更されている。
【００４５】
ＡＮＤ回路２０６Ａの出力は、図２の波形Ｋにて示すように、Ｄｕｔｙ設定レジスタ２０３の出力とカウンタ２０１の出力とが一致した場合に、「１」となる。この例では、キャリア周波数の１周期目と、２周期目でＤｕｔｙ設定レジスタ２０３の出力（ＤＤ０〜ＤＤ３）が変化したため、「１」の出力タイミングが変化している。即ち、ＡＮＤ回路２０６Ａの出力は、キャリア周波数の１周期目では、カウンタ値が“６”となるタイミングで「１」となり、キャリア周波数の２周期目では、カウンタ値が“３”となるタイミングで「１」となる。
【００４６】
波形合成部３２０の出力は、図２の波形Ｊにて示すように、カウンタ２０１の出力が偶数のときは、第１比較器３１０の出力（波形Ｅ参照）が「Ｈ」になるのと同期して立ち上がり、カウンタ２０１の出力が奇数のときは、第２比較器３１２の出力（波形Ｈ参照）が「Ｈ」になるのと同期して立ち上がる。尚、図２に示す例では、キャリア周波数の１周期目と、２周期目とで閾値（波形Ｂの高さ）は変化していない。閾値が変化した場合は、それに応じて、第１比較器３１０及び第２比較器３１２の「Ｈ」の出力タイミングがクロック信号ＣＬＫの同周期内でずれ、それに伴い、波形合成部３２０の「Ｈ」の出力タイミングがクロック信号ＣＬＫの同周期内でずれることになる。
【００４７】
ＡＮＤ回路２０６Ｂの出力は、図２の波形Ｌにて示すように、キャリア周波数の１周期目では、カウンタ値が“６”となる周期に、第１比較器３１０の出力（波形Ｅ参照）が「Ｈ」になるのと同期して（第１三角波が閾値を超えた時に同期して）、「１」になる。キャリア周波数の２周期目では、カウンタ値が“３”となる周期に、第２比較器３１２の出力（波形Ｈ参照）が「Ｈ」になるのと同期して（第２三角波が閾値を超えた時に同期して）、「１」になる。
【００４８】
この結果、生成されるＰＷＭ信号（フリップフロップ２０７のＱ出力：ＰＷＭＯＵＴ）は、図２の波形ＰＷＭにて示すように、キャリア周波数の１周期目では、カウンタ値が“０”となるタイミングでセットされてＯＮデューティとなり、第１三角波が閾値を超えるタイミングでＯＦＦデューティとなる。また、キャリア周波数の２周期目では、カウンタ値が“０”となるタイミングでセットされてＯＮデューティとなり、第２三角波が閾値を超えるタイミングでＯＦＦデューティとなる。
【００４９】
次に、以上説明した本実施例のデューティ追加回路の技術的な意義について説明する。
【００５０】
ここでは、先ず、デューティ追加回路が存在しない場合を考える。この場合は、図１に示す回路において、波形合成部３２０の出力（図２の波形Ｊ参照）が常に「Ｈ」である場合と等価である。この場合、ＰＷＭ信号（フリップフロップ２０７のＱ出力：ＰＷＭＯＵＴ）のデューティは、ＡＮＤ回路２０６Ａの出力（図２の波形Ｋ）にのみ依存する。波形Ｋは、クロック信号ＣＬＫの周期に同期して「１」と「０」とが切り替わる。このため、ＰＷＭ信号は、クロック信号ＣＬＫの周期に同期したタイミングでしかオン／オフの切り替わりが生じない。この結果、ＰＷＭ信号は、波形Ｋの分解能がＤｕｔｙ設定レジスタ２０３の上位４ビットに対応して２４であることから、２４の分解能しか有さない。
【００５１】
一方、本実施例のように、デジタルＰＷＭ信号生成回路にデューティ追加回路を付加した場合は、ＰＷＭ信号のデューティは、ＡＮＤ回路２０６Ａの出力（図２の波形Ｋ）に加えて、波形合成部３２０の出力（図２の波形Ｊ）にも依存する。波形Ｊは、図２に示すように、第１比較器３１０の出力（波形Ｅ参照）及び第２比較器３１２の出力（波形Ｈ参照）に応じて、クロック信号ＣＬＫの１周期内で「Ｈ」と「Ｌ」とが切り替わる。これにより、デューティ追加回路が存在しない場合に比べて、クロック信号ＣＬＫの１周期の分数倍（何分の１）のデューティを追加することができる。例えば、図示の例のようにＤｕｔｙ設定レジスタ２０３の下位２ビットのデジタル情報で４値の電圧値（閾値）を生成する場合、クロック信号ＣＬＫの１周期を４分割した周期で、波形合成部３２０の出力（及びこれに伴いフリップフロップ２０７のＲ入力）を「１」と「０」間で自由に切り替えることができる。（この場合、２4×４の分解能を有するＰＷＭ信号を生成可能である）。
【００５２】
このように、本実施例によれば、デジタルＰＷＭ信号生成回路に、三角波と閾値とを比較する比較器３１０，３１２の比較結果を用いるデューティ追加回路を付加することで、クロック信号ＣＬＫの１周期の分数倍（何分の１）のデューティを生成することができる。従って、例えば１００ｋＨｚで１４ビットの分解能のＰＷＭをデジタルＰＷＭ信号生成回路のみで実現するのには、約１．６ＧＨｚ（１００×２１４ｋＨｚ）の高速のクロックが必要であるが、本実施例によれば、１４ビットの分解能は、例えばデジタルで８ビット、アナログで６ビット（２６値の閾値）の分担とすると、２６ＭＨｚ程度のクロックで実現できる。
【００５３】
次に、図５乃至図７を参照して、以上説明した本実施例のデューティ追加回路において２つの三角波（第１及び第２三角波）を利用することの技術的な意義について説明する。
【００５４】
ここでは、比較例として、図５に示すような、１つの三角波を利用したデューティ追加回路を備える構成を考える。この比較例では、１つの三角波を利用する関係上、この三角波の周期は、クロック信号ＣＬＫの１周期と同一とされる。この比較例においても、本実施例と同様に、図５に示すように、三角波と閾値とを比較し、その比較結果を用いて、クロック信号ＣＬＫの１周期の分数倍（何分の１）のデューティを追加することができる。即ち、この比較例においても、即ち、Ｄｕｔｙ設定レジスタ２０３の下位２ビットのデジタル情報で４値の閾値を生成する場合には、クロック信号ＣＬＫの１周期を４分割した周期で、比較器４００の出力（及びこれに伴いフリップフロップ２０７のＲ入力）を「Ｈ」と「Ｌ」とを自由に切り替えることができる（この場合、２4×４の分解能を有するＰＷＭ信号を生成可能である）。
【００５５】
図７は、本実施例の三角波（第１及び第２三角波）と閾値との関係と、比較例における三角波と閾値との関係とを、対比して示す図である。
【００５６】
ところで、三角波の全領域において歪のない波形を生成することは困難である。特に、例えば領域αや領域βのような三角波の角の部分には、歪が発生しやすい。三角波と閾値とを比較する際に、例えば領域αや領域βのように歪が出やすい三角波の領域（三角波の角の部分）を閾値との比較に使用すると、三角波の歪の影響により比較精度（ひいてはＰＷＭ信号の精度）が悪化する。一方、ＰＷＭ信号の分解能を更に高くするには、閾値の取りうる値をできるだけ多くする必要がある。従って、精度の高いＰＷＭ信号を高分解能で生成するには、三角波の電圧範囲（波高範囲）ｈ内に、できるだけ多くの閾値を設定すればよい。しかしながら、閾値の値の数を増加させると、比較器のオフセットやドリフトに注意が必要となるので、閾値の値の数を増加させることには限界がある。また、閾値の値の数を増加させると、１ＬＳＢあたりの電圧が小さくなるので、三角波のフルスケールｈを過度に増加させずに閾値の値の数を増加させることには限界がある。
【００５７】
この点、本実施例では、第１及び第２三角波の電圧範囲（波高範囲）は、閾値の取りうる範囲Δｈより大きい三角波で良いため、歪の大きい領域αや領域βを用いる必要が無くなり、精度の良いＰＷＭ信号の生成が可能となる。
【００５８】
また、比較例では、図６の上段に示すように、三角波の直線領域γだけを閾値との比較に使用しようとすると、クロック信号ＣＬＫの１周期内における使用可能な三角波の領域は限られてしまう。即ち、三角波の直線領域γが連続していないためＰＷＭが出力できない領域（ＯＦＦデューティできない領域）が存在してしまう。
【００５９】
これに対して、本実施例によれば、図６の下段に示すように、クロック信号ＣＬＫの１周期毎に交互に第１及び第２三角波を用いるので、三角波の直線領域γだけを閾値との比較に使用しようしても、クロック信号ＣＬＫの１周期当たりの使用可能な三角波の領域は制限を受けない。例えば、図４（Ｂ）に示したように、第１及び第２三角波の上り勾配を小さく設定することで、図６の下段に示すように、第１及び第２三角波の直線領域γを交互に連続させて、第１及び第２三角波の直線領域γだけを途切れることなく使用することも可能である。このように、本実施例によれば、２つの三角波（第１及び第２三角波）を利用することで、三角波の歪の少ない直線領域γを効率的に利用することができ、ＰＷＭ信号の分解能を効率的に高めることができる。
【００６０】
また、一般的に、三角波の角の部分の歪は、三角波が高周波になるほど現れやすくなる。この観点からも、本実施例によれば、クロック信号ＣＬＫの１周期毎に交互に第１及び第２三角波を用いるので、比較例に比べて、三角波の周波数を２分の１に抑えて、三角波の角の部分の歪の出現を抑制することができる。即ち、本実施例によれば、クロック信号ＣＬＫの高周波化された場合であっても、比較例に比べて三角波の直線領域γを確保しやすくなる。
【００６１】
尚、以上説明した実施例１においては、添付の特許請求の範囲における「閾値生成部」は、Ｄｕｔｙ設定レジスタ２０３の下位２ビット（ＤＡ０〜ＤＡ１）、Ｄ／Ａコンバータ３０２、レベルシフト回路３０４及びレベルシフト制御部３３２により協動して実現されている。
【実施例２】
【００６２】
図８は、本発明の実施例２によるＰＷＭ信号生成回路２を示す回路図である。実施例２によるＰＷＭ信号生成回路２のデューティ追加回路は、上述の実施例１によるＰＷＭ信号生成回路１におけるレベルシフト回路３０４及びレベルシフト制御部３３２が存在せず、その代わりに、制御装置３４０において波高位置調整制御部３４２を有する。その他の構成については、上述の実施例１と同様であってよい。
【００６３】
波高位置調整制御部３４２は、第１三角波発生器３０６及び第２三角波発生器３０８内のオペアンプの非反転入力端子への入力電圧を制御して、図３に示すように、Ｄ／Ａコンバータ３０２の出力（閾値）が、三角波（第１三角波及び第２三角波）の直線領域γに対応するように、三角波の波高を変化させる。即ち、波高位置調整制御部３４２は、三角波の立ち上がり領域β及び立下り領域α以外の直線性の良い領域γだけが利用されるように、第１三角波発生器３０６及び第２三角波発生器３０８で発生される三角波の波高（振幅）を調整する。
【００６４】
このように本実施例２によっても、三角波側の波高位置を調整することで、第１及び第２三角波の直線領域γだけを利用して、歪の影響を受けない高精度のＰＷＭ信号を生成することができる。また、本実施例２によっても、２つの第１三角波及び第２三角波を用いることで、上述の実施例１に関連して説明した効果と同等の効果が得られる。
【００６５】
尚、以上説明した実施例２においては、添付の特許請求の範囲における「閾値生成部」は、Ｄｕｔｙ設定レジスタ２０３の下位２ビット（ＤＡ０〜ＤＡ１）及びＤ／Ａコンバータ３０２により協動して実現されている。
【００６６】
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
【００６７】
例えば、上述の実施例では、第１三角波発生器３０６及び第２三角波発生器３０８で発生される２つの第１三角波及び第２三角波に対して共通の閾値を用いているが、第１三角波及び第２三角波に対してそれぞれ別個の閾値を用いてもよい。
【００６８】
また、上述の実施例では、第１三角波発生器３０６及び第２三角波発生器３０８で発生される２つの第１三角波及び第２三角波を用いているが、３以上の三角波を同様に用いてもよい。
【００６９】
尚、上述の実施例１の説明で用いた比較例に関しても、三角波の直線領域γだけを閾値との比較に使用すれば、精度の高いＰＷＭ信号の生成は可能であり、かかる構成であれば、添付の特許請求の範囲における請求項１の範囲内である。
【図面の簡単な説明】
【００７０】
【図１】本発明の実施例１によるＰＷＭ信号生成回路１を示す回路図である。
【図２】図１に示した回路図における各点の波形等を示すタイミングチャート図である。
【図３】閾値の適切な範囲を示す図である。
【図４】電流調整制御部３２４の調整例を示す図である。
【図５】１つの三角波を利用したデューティ追加回路を備える比較例を示す図である。
【図６】比較例における主要な波形を示すタイミングチャート図である。
【図７】本実施例の三角波（第１及び第２三角波）と閾値との関係と、比較例における三角波と閾値との関係とを、対比して示すタイミングチャート図である。
【図８】本発明の実施例２によるＰＷＭ信号生成回路２を示す回路図である。
【図９】波高位置調整制御部３４２の調整方法の説明図である。
【符号の説明】
【００７１】
１，２    ＰＷＭ信号生成回路
２０１    カウンタ
２０２    比較回路
２０３    Ｄｕｔｙ設定レジスタ
３０２    Ｄ／Ａコンバータ
３０４    レベルシフト回路
３０６    第１三角波発生器
３０８    第２三角波発生器
３１０    第１比較器
３１２    第２比較器
３２０    波形合成部
３３０，３４０    制御装置
３３２    レベルシフト制御部
３２４    電流調整制御部
３３６    位相調整制御部
３４２    波高位置調整制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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