(57)【要約】      （修正有）【課題】フローティングゲートの端部付近でのバーズビークが抑制できると共に、製造コストを安くすることができる不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置を提供する。【解決手段】シリコン基板１に分離部２を形成する分離工程と、シリコン基板１の主表面にゲート絶縁膜３を形成する絶縁膜形成工程と、ゲート絶縁膜３の表面にフローティングゲート４をなすポリシリコンを形成するポリシリコン形成工程と、そのポリシリコンの表面に第１酸化膜５を形成する第１酸化膜形成工程と、第１酸化膜の表面に窒化膜６を形成する窒化膜形成工程と、不揮発性メモリ部における窒化膜６の表面にレジスト３０を形成し、ポリシリコン、第１酸化膜５、窒化膜６、ゲート絶縁膜３をエッチングするエッチング工程と、レジストを除去し、全面にゲート間絶縁膜及び、ＣＭＯＳのゲート酸化膜をなす第２酸化膜７を形成する第２酸化膜形成工程とを備える。【選択図】図１
2008066709.tif 000002
【特許請求の範囲】
【請求項１】
フローティングゲートとコントロールゲートとを有する不揮発性メモリ領域と一層ゲート構造を有するロジック回路領域を有する不揮発性半導体記憶装置の製造方法であって、
半導体基板を不揮発性メモリ領域とロジック回路領域とに分離する分離部を形成する分離工程と、
前記半導体基板の主表面に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜の表面に不揮発性メモリのフローティングゲートをなすポリシリコンを形成するポリシリコン形成工程と、
前記ポリシリコンの表面に前記不揮発性メモリのゲート間絶縁膜をなす第１酸化膜を形成する第１酸化膜形成工程と、
前記第１酸化膜の表面に前記不揮発性メモリのゲート間絶縁膜をなす窒化膜を形成する窒化膜形成工程と、
前記不揮発性メモリ領域における前記窒化膜の表面にマスクを形成し、前記ポリシリコン、前記第１酸化膜、前記窒化膜、前記絶縁膜をエッチングするエッチング工程と、
前記マスクを除去し、前記半導体基板上の全面に前記不揮発性メモリのゲート間絶縁膜及び、前記ロジック回路のゲート酸化膜をなす第２酸化膜を形成する第２酸化膜形成工程と、
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
フローティングゲートとコントロールゲートとを有する不揮発性メモリ領域と一層ゲート構造を有するロジック回路領域を有する不揮発性半導体記憶装置の製造方法であって、
半導体基板を不揮発性メモリ領域とロジック回路領域とに分離する分離部を形成する分離工程と、
前記半導体基板の主表面に絶縁膜を形成する絶縁膜形成工程と、
前記絶縁膜の表面に不揮発性メモリのフローティングゲートをなすポリシリコンを形成するポリシリコン形成工程と、
前記不揮発性メモリ領域における前記ポリシリコンの表面にマスクを形成し、前記ポリシリコンをエッチングするエッチング工程と、
前記マスクを除去し、前記半導体基板上の全面に前記不揮発性メモリのゲート間絶縁膜及び、前記ロジック回路のゲート酸化膜をなす酸化膜を形成する酸化膜形成工程と、
を備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項３】
請求項１に記載の不揮発性半導体記憶装置の製造方法によって製造される不揮発性半導体記憶装置であって、前記コントロールゲートの一部が前記フローティングゲートの一部と重なるように配置されたスプリットゲート型構造を有することを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項１に記載の不揮発性半導体記憶装置の製造方法によって製造される不揮発性半導体記憶装置であって、前記コントロールゲートの一部が前記フローティングゲートを覆うように配置されたスプリットゲート型構造を有することを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項２に記載の不揮発性半導体記憶装置の製造方法によって製造される不揮発性半導体記憶装置であって、前記コントロールゲートの一部が前記フローティングゲートの一部と重なるように配置されたスプリットゲート型構造を有することを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項２に記載の不揮発性半導体記憶装置の製造方法によって製造される不揮発性半導体記憶装置であって、前記コントロールゲートの一部が前記フローティングゲートを覆うように配置されたスプリットゲート型構造を有することを特徴とする不揮発性半導体記憶装置。
【請求項７】
前記ゲート間絶縁膜の膜厚は、２６ｎｍ≦６２ｎｍであることを特徴とする請求項５又は請求項６に記載の不揮発性半導体記憶装置。
【請求項８】
前記ゲート間絶縁膜の膜厚は、４５ｎｍ≦６２ｎｍであることを特徴とする請求項７に記載の不揮発性半導体記憶装置。
【請求項９】
前記ゲート間絶縁膜の膜厚は、５２ｎｍ≦６２ｎｍであることを特徴とする請求項７に記載の不揮発性半導体記憶装置。
【請求項１０】
前記ゲート間絶縁膜の膜厚は、５８ｎｍ≦６２ｎｍであることを特徴とする請求項７に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
従来、不揮発性半導体記憶装置の製造方法としては、特許文献１に示すものがあった。特許文献１に示す不揮発性半導体記憶装置の製造方法は、まず、フィールド酸化膜以外の基板表面の酸化膜をエッチング除去し、７５０℃〜８５０℃の酸化雰囲気にさらして、フィールド酸化膜以外の基板表面に７０〜２００Å程度の第１のゲート酸化膜を形成する。次いで厚さ１５００〜２５００Åの第１の多結晶シリコン層を気相成長法で全面に形成し、これにリンをドープしてｎ型とする。そして、メモリ形成領域にフォトレジストを形成し、このフォトレジストをマスクとして周知の異方性ドライエッチングにより他の部分の多結晶シリコン層を除去して、メモリ形成領域にのみ第１の多結晶シリコン層（フローティングゲート）を形成する（マスク工程１）。
【０００３】
次に、フローティングゲートとコントロールゲートとの間のゲート間絶縁膜を形成する。レジスト剥離を行った後、全面に熱酸化法或いは気相成長法で厚さ５０〜１５０Åの下層酸化膜、気相成長法で厚さ５０〜１５０Åの窒化膜、熱酸化法或いは気相成長法で厚さ２０〜８０Åの上層酸化膜（ＯＮＯ（Oxide Nitride Oxide）膜）を順次形成する。その後、メモリ形成領域を覆うようにフォトレジストを形成する。これをマスクとしてＯＮＯ膜のエッチングを順次行い、Ｎチャネルトランジスタ形成領域及びＰチャネルトランジスタ形成領域のシリコン基板を露出させる（マスク工程２）。なお、このフォトレジストは、ＯＮＯ膜をエッチングした後にＯＮＯ膜が第１の多結晶シリコン層（フローティングゲート）の端部を覆うようにエッチングされるように形成する。
【０００４】
次に、ＮチャネルトランジスタとＰチャネルトランジスタのゲート酸化膜を形成する。レジスト剥離を行った、熱酸化法等によりＮチャネルトランジスタ形成領域及びＰチャネルトランジスタ形成領域に厚さ１００〜１８０Å程度のゲート酸化膜を形成する。
【特許文献１】特開２００３−２８９５７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献1に示す不揮発性半導体記憶装置の製造方法においては、エッチング後のＯＮＯ膜がフローティングゲートの端部を覆うようにフォトレジストが形成されており、フローティングゲートの端部付近でのバーズビークを抑制することができる。
【０００６】
しかしながら、特許文献１に示す不揮発性半導体記憶装置の製造方法においては、上述のようにフローティングゲートを形成する際、フローティングゲートとコントロールゲートとの間のゲート間絶縁膜（ＯＮＯ膜）を形成する際に２回のマスク工程が必要であり、その分製造コストが高くなるという問題があった。
【０００７】
本発明は、上記問題点に鑑みなされたものであり、フローティングゲートの端部付近でのバーズビークが抑制できると共に、製造コストを安くすることができる不揮発性半導体記憶装置の製造方法及び不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために請求項１に記載の不揮発性半導体記憶装置の製造方法は、フローティングゲートとコントロールゲートとを有する不揮発性メモリ領域と一層ゲート構造を有するロジック回路領域を有する不揮発性半導体記憶装置の製造方法であって、半導体基板を不揮発性メモリ領域とロジック回路領域とに分離する分離部を形成する分離工程と、半導体基板の主表面に絶縁膜を形成する絶縁膜形成工程と、絶縁膜の表面に不揮発性メモリのフローティングゲートをなすポリシリコンを形成するポリシリコン形成工程と、ポリシリコンの表面に不揮発性メモリのゲート間絶縁膜をなす第１酸化膜を形成する第１酸化膜形成工程と、第１酸化膜の表面に不揮発性メモリのゲート間絶縁膜をなす窒化膜を形成する窒化膜形成工程と、不揮発性メモリ領域における窒化膜の表面にマスクを形成し、ポリシリコン、第１酸化膜、窒化膜、絶縁膜をエッチングするエッチング工程と、マスクを除去し、半導体基板上の全面に不揮発性メモリのゲート間絶縁膜及び、ロジック回路のゲート酸化膜をなす第２酸化膜を形成する第２酸化膜形成工程とを備えることを特徴とするものである。
【０００９】
このようにすることによって、一回のマスクで不揮発性メモリにおけるゲート間絶縁膜（第１酸化膜、窒化膜、第２酸化膜）とロジック回路におけるゲート酸化膜（第２酸化膜）とを形成することができるので製造コストを安くすることができる。
【００１０】
また、エッチング工程後に半導体基板上の全面に第２酸化膜を形成することによって、不揮発性メモリのフローティングゲートの端部、第１酸化膜の端部、及び窒化膜の端部を第２酸化膜で覆うことができるので、フローティングゲートの端部付近でのバーズビークを抑制するこができる。
【００１１】
上記目的を達成するために請求項２に記載の不揮発性半導体記憶装置の製造方法は、フローティングゲートとコントロールゲートとを有する不揮発性メモリ領域と一層ゲート構造を有するロジック回路領域を有する不揮発性半導体記憶装置の製造方法であって、半導体基板を不揮発性メモリ領域とロジック回路領域とに分離する分離部を形成する分離工程と、半導体基板の主表面に絶縁膜を形成する絶縁膜形成工程と、絶縁膜の表面に不揮発性メモリのフローティングゲートをなすポリシリコンを形成するポリシリコン形成工程と、不揮発性メモリ領域におけるポリシリコンの表面にマスクを形成し、ポリシリコンをエッチングするエッチング工程と、マスクを除去し、半導体基板上の全面に不揮発性メモリのゲート間絶縁膜及び、ロジック回路のゲート酸化膜をなす酸化膜を形成する酸化膜形成工程とを備えることを特徴とするものである。
【００１２】
このようにすることによって、一回のマスクで不揮発性メモリにおけるゲート間絶縁膜とロジック回路におけるゲート酸化膜とを形成することができるので製造コストを安くすることができる。また、ゲート間絶縁膜として、第１酸化膜、窒化膜、第２酸化膜を用いる場合に比べて、単層の酸化膜だけでゲート間絶縁膜を形成するので、その分コストを低減することができる。
【００１３】
また、エッチング工程後に半導体基板上の全面に酸化膜を形成することによって、不揮発性メモリのフローティングゲートの端部を覆うことができるので、フローティングゲートの端部付近でのバーズビークを抑制するこができる。
【００１４】
また、請求項３に示すように、請求項１に記載の不揮発性半導体記憶装置の製造方法によって製造される不揮発性半導体記憶装置は、コントロールゲートの一部がフローティングゲートの一部と重なるように配置されたスプリットゲート型構造を有するようにしてもよい。
【００１５】
このように、フローティングゲートとコントロールゲートとが重なった部分におけるフローティングゲート側壁膜の圧膜化を防止でき、電流能力を確保できる。
【００１６】
また、請求項４に示すように、請求項１に記載の不揮発性半導体記憶装置の製造方法によって製造される不揮発性半導体記憶装置は、コントロールゲートの一部がフローティングゲートを覆うように配置されたスプリットゲート型構造を有するようにしてもよい。
【００１７】
このようにすることによって、フローティングゲートとコントロールゲートとが重なった部分におけるフローティングゲート側壁膜の圧膜化を防止でき、電流能力を確保できると共に、ポリシリコンのエッチング残りを防止でき、周囲可動電荷の影響をコントロールゲート電位で完全に固定しリードディスターブ特性を向上させることができる。
【００１８】
また、請求項５に示すように、請求項２に記載の不揮発性半導体記憶装置の製造方法によって製造される不揮発性半導体記憶装置は、コントロールゲートの一部がフローティングゲートの一部と重なるように配置されたスプリットゲート型構造を有するようにしてもよい。
【００１９】
このように、フローティングゲートとコントロールゲートとが重なった部分におけるフローティングゲート側壁膜の圧膜化を防止でき、電流能力を確保できる。
【００２０】
また、請求項６に示すように、請求項２に記載の不揮発性半導体記憶装置の製造方法によって製造される不揮発性半導体記憶装置であって、コントロールゲートの一部がフローティングゲートを覆うように配置されたスプリットゲート型構造を有するようにしてもよい。
【００２１】
このようにすることによって、フローティングゲートとコントロールゲートとが重なった部分におけるフローティングゲート側壁膜の圧膜化を防止でき、電流能力を確保できると共に、ポリシリコンのエッチング残りを防止でき、周囲可動電荷の影響をコントロールゲート電位で完全に固定しリードディスターブ特性を向上させることができる。
【００２２】
また、請求項７に示すように、ゲート間絶縁膜の膜厚は、２６ｎｍ≦６２ｎｍとしてもよい。
【００２３】
このようにすることによって、書込み速度を３００μｓｅｃ以下（１６ＫＢ書込は５ｓｅｃ以下）とすることができる。
【００２４】
また、請求項８に示すように、ゲート間絶縁膜の膜厚は、４５ｎｍ≦６２ｎｍとしてもよい。このようにすることによって、１５０℃での電荷保持寿命を２０年以上とすることができる。
【００２５】
また、請求項９に示すように、ゲート間絶縁膜の膜厚は、５２ｎｍ≦６２ｎｍとしてもよい。このようにすることによって、１７５℃での電荷保持寿命を２０年以上とすることができる。
【００２６】
また、請求項１０に示すように、ゲート間絶縁膜の膜厚は、５８ｎｍ≦６２ｎｍとしてもよい。このようにすることによって、２００℃での電荷保持寿命を２０年以上とすることができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施の形態を図に基づいて説明する。
【００２８】
（第１の実施の形態）
まず、第１の実施の形態について説明する。図１は、本発明の第１の実施の形態における不揮発性半導体記憶装置の概略構成を示す平面図である。図２は、図１における不揮発性半導体記憶装置のＢＢ線に沿った方向の部分的断面図である。図３は、図１における不揮発性半導体記憶装置のＡＡ線に沿った方向の部分的断面図である。図４（ａ）〜（ｄ）は、本発明の第１の実施の形態における不揮発性半導体記憶装置の製造方法を示す分解断面図である。
【００２９】
本実施の形態のスタック型不揮発性半導体記憶装置１００は、複数のワード線１０と複数のビット線２０が形成され、複数の不揮発性メモリの形成領域である不揮発性メモリ部と複数の周辺ロジック回路であるＣＭＯＳの形成領域であるＣＭＯＳ部が形成されてなるものである。
【００３０】
また、図３などに示すように、スタック型不揮発性半導体記憶装置１００は、シリコン基板１（半導体基板）の表面にはＰ型ウェル拡散層１ａ（以下、Ｐウェル１ａとも称する）及びＮ型ウェル拡散層１ｂ（以下、Ｎウェル１ｂとも称する）が形成されている。そして、Ｎウェル１ｂの上部にはＣＭＯＳの一部を構成するＰチャネルＭＯＳトランジスタが形成される。このＰチャネルＭＯＳトランジスタのドレインとなるＰ＋型ドレイン拡散層とソースとなるＰ＋型ソース拡散層がＮウェル１ｂの表層部に形成される。そしてＰ＋型ドレイン拡散層とＰ＋型ソース拡散層の上にはゲート酸化膜である第２酸化膜７が形成されており、このゲート酸化膜（第２酸化膜７）の上にＰチャネルＭＯＳトランジスタのゲートとなるポリシリコン８ｂ（以下、ゲート電極８ｂとも称する）が形成されている。
【００３１】
Ｐウェル１ａの上にはＣＭＯＳの一部を構成するＮチャネルＭＯＳトランジスタと、不揮発性メモリ部を構成する不揮発性メモリ素子が形成されている。このＮチャネルＭＯＳトランジスタのドレインとなるＮ＋型ドレイン拡散層とソースとなるＮ＋型ソース拡散層がＰウェル１ａの表層部に形成されている。そして、Ｎ＋型ドレイン拡散層とＮ＋型ソース拡散層の上にはゲート酸化膜である第２酸化膜７が形成されており、このゲート酸化膜（第２酸化膜７）の上にＮチャネルＭＯＳトランジスタのゲートとなるポリシリコン８ｃ（以下、ゲート電極８ｃとも称する）が形成されている。なお、以下、ＣＭＯＳ部の第２酸化膜７を第２ゲート酸化膜とも称する。
【００３２】
また、不揮発性メモリ素子のドレインとなるＮ＋型ドレイン拡散層と、ソースとなるＮ＋型ソース拡散層がＰウェル１ａの表層部に形成されている。そして、Ｎ＋型ドレイン拡散層とＮ＋型ソース拡散層の上にはゲート絶縁膜３（本発明の請求項における絶縁膜に相当するものである）が形成されており、このゲート絶縁膜３の上に不揮発性メモリ素子のフローティングゲート４とコントロールゲート８ａ（以下、ゲート電極８ａとも称する）となるポリシリコンがゲート間絶縁膜（第１酸化膜５、窒化膜６、第２酸化膜７）を挟んだ三層構造にて形成されている。すなわち、フローティングゲート４とコントロールゲート８ａとは、第１酸化膜５、窒化膜６、第２酸化膜７からなるＯＮＯ（Oxide Nitride Oxide）膜（以下、ＯＮＯ膜とも称する）を介して配置されるものである。また、図２に示すように、第２酸化膜７は、フローティングゲート４の端部、ゲート間絶縁膜である第１酸化膜５の端部、窒化膜６の端部を覆うように形成される。これによって、フローティングゲート４の端部付近でのバーズビークを抑制するこができる。
【００３３】
また、Ｎウェル１ｂ及びＰウェル１ａの表面のうち、前述のＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジスタ、不揮発性メモリ素子それぞれの素子の間には、これらの素子を分離するため素子分離用絶縁膜である分離部２が形成されている。
【００３４】
なお、図示はしてないが、ＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジスタ、不揮発性メモリ素子及び分離部２の上面全面に層間絶縁膜（図示省略）が形成される。この層間絶縁膜にはＮ＋型ソース拡散層、Ｎ＋型ドレイン拡散層、Ｎ＋型ソース拡散層、Ｐ＋型ドレイン拡散層、Ｐ＋型ソース拡散層と電気的導通を取るためのコンタクトホールが形成される。そして、層間絶縁膜にはゲート電極８ａ〜８ｃと電気的導通を取るためのコンタクトホールが形成され、これらのコンタクトホールにはアルミ配線が延設されている。そして、その上面に層間絶縁膜が形成され、この層間絶縁膜にアルミ配線と電気的導通を取るためのビアホールが形成されている。このビアホールにはアルミ配線が延設され、この上面全面に層間絶縁膜が形成されている。このようにして半導体記憶装置が最終的に構成される。
【００３５】
ここで、不揮発性半導体記憶装置１００の製造方法を説明する。図４本発明の第１の実施の形態における不揮発性半導体記憶装置の製造方法を示す工程別断面図である。なお、図３は、図１におけるＡＡ線に沿った方向の部分的断面図である。
【００３６】
まず、図４（ａ）に示すように、Ｐ型シリコン基板１をウェットＯ２雰囲気で熱酸化し、約１０００Åのシリコン酸化膜を形成し、次に、Ｎウェル１ｂ及びＰウェル１ａとなる領域にリン、ボロンをそれぞれイオン注入する。その後、熱処理してＮウェル１ｂとＰウェル１ａを形成する。
【００３７】
この後、図４（ｂ）に示すように、シリコン酸化膜をフッ酸により除去し、再度熱酸化を行って約４００Åのシリコン酸化膜を形成し、次いでＣＶＤ法などによりシリコン窒化膜を約１５００Å形成する。そして、フォトリソグラフィエッチングを行い、素子分離領域（分離部２）となる部分のシリコン窒化膜及びシリコン酸化膜を除去し、ウェットＯ２雰囲気で酸化を行うとこの除去した部分に酸化膜が成長し、分離部２が約９０００Å形成される（分離工程）。そして、加熱したリン酸で上記したシリコン窒化膜を除去し、フッ酸により上記したシリコン酸化膜を除去する。その後、ウェットＯ２雰囲気で熱酸化を行い不揮発性メモリ素子のゲート絶縁膜３となる７０〜３００Åの酸化膜を全面に形成する（絶縁膜形成工程）。
【００３８】
そして、ＣＶＤ法などによりフローティングゲート４となるポリシリコン膜を約２０００Å形成（ポリシリコン形成工程）した後、ＣＶＤ法などにより第１酸化膜５を約６０〜１００Å形成（第１酸化膜形成工程）し、ＣＶＤ法などにより窒化膜６を約１００〜１４０Å形成（窒化膜形成工程）する。そして、図４（ｃ）に示すように、不揮発性メモリ部にマスクであるレジスト３０を形成し、フォトリソグラフィエッチングにより不揮発性メモリ部以外のポリシリコン膜、第１酸化膜５、窒化膜６、ゲート絶縁膜３となる酸化膜を除去する（エッチング工程）。
【００３９】
そして、図４（ｄ）に示すように、シリコン基板１の全面にＣＶＤ法などにより第２酸化膜７を約４０〜１００Å形成する（第２酸化膜形成工程）。すなわち、不揮発性メモリ部の窒化膜６の表面、フローティングゲート４、第１酸化膜５、窒化膜６の端部（側面）、エッチング工程にて露出したシリコン基板１の表面、分離部２の表面に第２酸化膜７を形成する。
【００４０】
このようにして、不揮発性メモリ部におけるゲート間絶縁膜であるＯＮＯ膜の一部をなす第２酸化膜７とＣＭＯＳ部のゲート酸化膜（第２酸化膜７）とを同時に形成することができる。そして、一回のマスクで不揮発性メモリ部におけるゲート間絶縁膜であるＯＮＯ膜の一部をなす第２酸化膜７とＣＭＯＳ部のゲート酸化膜（第２酸化膜７）とを形成することができるので製造コストを安くすることができる。
【００４１】
また、第２酸化膜７に関しては、ＣＶＤ法で第２酸化膜７を形成した後に熱酸化すると好ましい。ＣＶＤ法にて形成された酸化膜は、熱酸化によって形成された酸化膜に比べて絶縁耐圧が低下する可能性がある。そこで、第２酸化膜７をＣＶＤ法と熱酸化とによって形成することによって、従来と同程度の絶縁耐圧を得ることが出来る。図５は、本発明の第１の実施の形態における不揮発性半導体記憶装置のＯＮＯ膜と従来例におけるＯＮＯ膜との絶縁耐圧を比較したグラフである。つまり、第２酸化膜７をＣＶＤ法と熱酸化とによって形成した場合のＯＮＯ膜と、熱酸化のみによって形成した場合のＯＮＯ膜との絶縁耐圧を比較したグラフである。この図５に示すように、第２酸化膜７をＣＶＤ法と熱酸化とで形成することによって、従来と同程度の絶縁耐圧を得ることが出来る。
【００４２】
また。第１酸化膜５、第２酸化膜７のかわりに、ＳｉＮ、ＳｉＯＮ、Ｌｏｗ−Ｋ膜、Ｈｉｇｈ−Ｋ膜などの絶縁膜を用いてもよい。
【００４３】
（第２の実施の形態）
次に、第２の実施の形態について説明する。図６は、本発明の第２の実施の形態におけるスプリットゲート型不揮発性半導体記憶装置の概略構成を示す平面図である。図７は、図６におけるスプリットゲート型不揮発性半導体記憶装置のＣＣ線に沿った方向の部分的断面図である。図８は、比較例におけるスプリットゲート型不揮発性半導体記憶装置の部分的断面図である。図９は、本発明の第２の実施の形態の変形例におけるスプリットゲート型不揮発性半導体記憶装置の部分的断面図である。第２の実施の形態は、本発明の不揮発性半導体記憶装置の製造方法をスプリットゲート型不揮発性半導体記憶装置に適用したものである。なお、本実施の形態においては、上述の第１の実施の形態と類似するため、ことなる箇所を重点的に説明する。なお、図７，８，９は、ＴＥＭ写真をトレースしたものである。
【００４４】
図６における符号４０はスプリットゲート型不揮発性半導体記憶装置２００の単位セル、符号４１はフローティングゲート、符号４２はコントロールゲート、符号５３はドレインコンタクト、符号５４はソースコンタクトである。
【００４５】
また、図７に示すように、スプリットゲート型不揮発性半導体記憶装置２００は、シリコン基板４３（以下、半導体基板とも称する）の表面にはＰ型ウェル拡散層４４（以下、Ｐウェル４４とも称する）が形成されている。そして、Ｐウェル４４の表層部には、Ｎ＋型ドレイン拡散層４５と、Ｎ＋型ソース拡散層４６が形成されている。Ｐウェル４４の表面には、ゲート酸化膜である第１ゲート酸化膜４７（本発明の請求項における絶縁膜に相当するものである）及び第２ゲート酸化膜４８（第２酸化膜５２と同時に形成される酸化膜）が形成されている。
【００４６】
この第１ゲート酸化膜４７の上に不揮発性メモリ素子のフローティングゲート４１とコントロールゲート４２となるポリシリコンがゲート間絶縁膜（第１酸化膜５０、窒化膜５１、第２酸化膜５２）を挟んだ三層構造にて形成されている。すなわち、フローティングゲート４１とコントロールゲート４２とは、第１酸化膜５０、窒化膜５１、第２酸化膜５２からなるＯＮＯ（Oxide Nitride Oxide）膜（以下、ＯＮＯ膜とも称する）を介して配置されるものである。また、コントロールゲート４２は、フローティングゲート４１を部分的に覆うように形成される。つまり、コントロールゲート４２の一部がフローティングゲート４１の一部と重なるように配置されている。
【００４７】
また、第２酸化膜５２は、フローティングゲート４１の端部（側壁）、第１酸化膜５０の端部（側壁）、窒化膜５１の端部（側壁）を覆う側壁酸化膜４９をなすものである。これによって、フローティングゲート４１の端部付近でのバーズビークを抑制するこができる。なお、図示は省略するが、上述の実施の形態と同様に、周辺には複数の周辺ロジック回路であるＣＭＯＳの形成領域であるＣＭＯＳ部が形成されてなるものである。
【００４８】
このスプリットゲート型不揮発性半導体記憶装置２００は、コントロールゲート４２以外に関しては上述と同様の製造方法によって製造されるものである。つまり、半導体基板４３にＰウェル４４を形成し、分離工程などを行った後に、ウェットＯ２雰囲気で熱酸化を行い不揮発性メモリ素子の第１ゲート酸化膜４７となる７０〜３００Åの酸化膜を全面に形成する（絶縁膜形成工程）。
【００４９】
そして、ＣＶＤ法によりフローティングゲート４１となるポリシリコン膜を約２０００Å形成（ポリシリコン形成工程）した後、第１酸化膜５０を熱酸化によって約６０〜１００Å形成（第１酸化膜形成工程）し、ＣＶＤ法などにより窒化膜５１を約１００〜１４０Å形成（窒化膜形成工程）する。そして、不揮発性メモリ部にレジストからなるマスクを形成し、フォトリソグラフィエッチングにより不揮発性メモリ部以外のフローティングゲート４１となるポリシリコン膜、第１酸化膜５０、窒化膜５１、第１ゲート酸化膜４７を除去する（エッチング工程）。さらに、レジストからなるマスクを除去する。
【００５０】
そして、半導体基板４３の全面にＣＶＤ法などにより第２酸化膜５２（第２ゲート酸化膜４８）を約４０〜１００Å形成する（第２酸化膜形成工程）。すなわち、不揮発性メモリ部の窒化膜５１の表面、フローティングゲート４１、第１酸化膜５０、窒化膜５１の端部（側面）、エッチング工程にて露出した半導体基板４３の表面に第２酸化膜５２（第２ゲート酸化膜４８）を形成する。なお、上述の実施の形態と同様に、第２酸化膜５２（第２ゲート酸化膜４８）は、ＣＶＤ法と熱酸化とで形成するようにしてもよい。
【００５１】
さらに、ＣＶＤ法によりコントロールゲート４２となるポリシリコン膜を形成（ポリシリコン形成工程）し、コントロールゲートを形成するためのマスクを形成（フローティングゲートマスク形成）し、フォトリソグラフィエッチングによりコントロールゲート４２となる領域以外のポリシリコン膜を除去する（フローティングゲートエッチング工程）。さらに、レジストからなるマスクを除去する（フローティングゲートマスク除去工程）。そして、Ｐウェル４４の表層部に、Ｎ＋型ドレイン拡散層４５と、Ｎ＋型ソース拡散層４６を形成（ソース・ドレイン拡散層形成工程）する。
【００５２】
このようにして、スプリットゲート型不揮発性半導体記憶装置においても、不揮発性メモリ部におけるゲート間絶縁膜であるＯＮＯ膜の一部をなす第２酸化膜５２とＣＭＯＳ部のゲート酸化膜（第２ゲート酸化膜４８）とを同時に形成することができる。そして、一回のマスクで不揮発性メモリ部におけるゲート間絶縁膜であるＯＮＯ膜の一部をなす第２酸化膜５２とＣＭＯＳ部のゲート酸化膜（第２ゲート酸化膜４８）とを形成することができるので製造コストを安くすることができる。
【００５３】
また、本実施の形態に示すように、窒化膜形成工程後に、不揮発性メモリ部にレジストからなるマスクを形成して第２酸化膜形成工程を行うことによって、良好なスプリットゲート型不揮発性半導体記憶装置を製造することができる。
【００５４】
図８は、比較例におけるスプリットゲート型不揮発性半導体記憶装置の部分的断面図である。この図８は、マスクを形成せずに第２酸化膜形成工程を行った場合のＴＥＭ写真をトレースしたものである。マスクを形成せずに第２酸化膜形成工程を行った場合、第２酸化膜形成工程時にフローティングゲート４１のポリシリコンが表面に露出した状態となるため、エッジ部からの酸化により、図８に示すような形状となる。特に、フローティングゲート４１上下のバーズビークの進行が著しく、スプリットゲート型不揮発性半導体記憶装置では、酸化膜領域を確保できず微細化に支障をきたす可能性があると共に、電流能力を阻害する可能性がある。これに対して、本実施の形態におけるスプリットゲート型不揮発性半導体記憶装置では、フローティングゲート４１側壁膜（側壁酸化膜４９）の圧膜化を防止できると共に、バーズビークを抑制することができるので（特に点線Ａ部分）、微細化を可能とすると共に電流能力を保持することができる。
【００５５】
また。第１酸化膜５０、第２酸化膜５２のかわりに、ＳｉＮ、ＳｉＯＮ、Ｌｏｗ−Ｋ膜、Ｈｉｇｈ−Ｋ膜などの絶縁膜を用いてもよい。
【００５６】
また、第２の実施の形態の変形例として、図９に示すようなスプリットゲート型不揮発性半導体記憶装置であってもよい。この変形例においては、上述の第２の実施の形態と類似する点が多いので、同一の箇所には同じ符号を付与して、異なる箇所を重点的に説明する。
【００５７】
変形例におけるスプリットゲート型不揮発性半導体記憶装置は、コントロールゲート４２１の一部がフローティングゲート４１を覆うように形成（配置）される。つまり、コントロールゲート４２１は、フローティングゲート４１の上側、側壁側にも形成される。このようにすることによっても、フローティングゲート４１側壁膜（側壁酸化膜４９）の圧膜化を防止できると共に、バーズビークを抑制することができるので（特に点線Ａ部分）、微細化を可能とすると共に電流能力を保持することができる。さらに、このようにすることによって、フローティングゲート４１となるポリシリコンのエッチング残り（図７のＢ）を防止でき、周囲可動電荷の影響をコントロールゲート電位で完全に固定しリードディスターブ特性を向上させることができる。
【００５８】
（第３の実施の形態）
次に、第３の実施の形態について説明する。図１０は、本発明の第３の実施の形態におけるスプリットゲート型不揮発性半導体記憶装置の概略構成を示す部分的断面図である。図１１（ａ）〜（ｂ）は、本発明の第３の実施の形態におけるスプリットゲート型不揮発性半導体記憶装置の製造方法を示す工程別断面図である。図１２は、本発明の第３の実施の形態におけるスプリットゲート型不揮発性半導体記憶装置の第２ゲート酸化膜と従来例における熱酸化膜との絶縁耐圧を比較したグラフである。図１３は、本発明の第３の実施の形態の変形例におけるスプリットゲート型不揮発性半導体記憶装置の部分的断面図である。なお、図１０，１３は、ＴＥＭ写真をトレースしたものである。また、本実施の形態においては、上述の第１、２の実施の形態と類似するため、異なる箇所を重点的に説明する。
【００５９】
図１０に示すように、スプリットゲート型不揮発性半導体記憶装置は、シリコン基板４３（以下、半導体基板とも称する）の表面にはＰ型ウェル拡散層４４（以下、Ｐウェル４４とも称する）が形成されている。そして、Ｐウェル４４の表層部には、Ｎ＋型ドレイン拡散層４５と、Ｎ＋型ソース拡散層４６が形成されている。Ｐウェル４４の表面には、ゲート酸化膜である第１ゲート酸化膜４７（本発明の請求項における絶縁膜に相当するものである）及び第２ゲート酸化膜４８（層間酸化膜５０ａと同時に形成される酸化膜）が形成されている。
【００６０】
この第１ゲート酸化膜４７の上に不揮発性メモリ素子のフローティングゲート４１とコントロールゲート４２となるポリシリコンがゲート間絶縁膜（層間酸化膜５０ａ）を挟んだ三層構造にて形成されている。すなわち、フローティングゲート４１とコントロールゲート４２とは、層間酸化膜５０ａを介して配置されるものである。また、コントロールゲート４２は、フローティングゲート４１を部分的に覆うように形成される。つまり、コントロールゲート４２の一部がフローティングゲート４１の一部と重なるように配置されている。
【００６１】
また、層間酸化膜５０ａは、フローティングゲート４１の端部（側壁）を覆う側壁酸化膜４９をなすものである。これによって、フローティングゲート４１の端部付近でのバーズビークを抑制するこができる。なお、図示は省略するが、上述の実施の形態と同様に、周辺には複数の周辺ロジック回路であるＣＭＯＳの形成領域であるＣＭＯＳ部が形成されてなるものである。
【００６２】
このスプリットゲート型不揮発性半導体記憶装置は、ＯＮＯ膜以外に関しては上述の第２の実施の形態と同様の製造方法によって製造されるものである。つまり、半導体基板４３にＰウェル４４を形成し、分離工程などを行った後に、ウェットＯ２雰囲気で熱酸化を行い不揮発性メモリ素子の第１ゲート酸化膜４７となる７０〜３００Åの酸化膜を全面に形成する（絶縁膜形成工程）。
【００６３】
そして、ＣＶＤ法によりフローティングゲート４１となるポリシリコン膜を約２０００Å形成（ポリシリコン形成工程）した後、不揮発性メモリ部にレジストからなるマスクを形成し（図１１（ａ））、フォトリソグラフィエッチングにより不揮発性メモリ部以外のフローティングゲート４１となるポリシリコン膜を除去する（エッチング工程）。さらに、レジストからなるマスクを除去する。
【００６４】
そして、半導体基板４３の全面にＣＶＤ法などにより層間酸化膜５０ａ（第２ゲート酸化膜４８）を約４０〜１００Å形成する（酸化膜形成工程）（図１１（ｂ））。すなわち、不揮発性メモリ部のフローティングゲート４１の上面、フローティングゲート４１の端部（側面）、エッチング工程にて露出した半導体基板４３の表面に層間酸化膜５０ａ（第２ゲート酸化膜４８）を形成する。なお、上述の実施の形態と同様に、層間酸化膜５０ａ（第２ゲート酸化膜４８）は、ＣＶＤ法と熱酸化とで形成するようにしてもよい。
【００６５】
さらに、ＣＶＤ法によりコントロールゲート４２となるポリシリコン膜を形成（ポリシリコン形成工程）し、コントロールゲートを形成するためのマスクを形成（フローティングゲートマスク形成）し、フォトリソグラフィエッチングによりコントロールゲート４２となる領域以外のポリシリコン膜を除去する（フローティングゲートエッチング工程）。さらに、レジストからなるマスクを除去する（フローティングゲートマスク除去工程）。そして、Ｐウェル４４の表層部に、Ｎ＋型ドレイン拡散層４５と、Ｎ＋型ソース拡散層４６を形成（ソース・ドレイン拡散層形成工程）する。
【００６６】
このように、不揮発性メモリ部におけるゲート間絶縁膜及びＣＭＯＳ部のゲート酸化膜（第２ゲート酸化膜４８）を単層の層間酸化膜５０ａで形成してもよい。このようにしても、一回のマスクで不揮発性メモリ部におけるゲート間絶縁膜である層間酸化膜５０ａとＣＭＯＳ部のゲート酸化膜（第２ゲート酸化膜４８）とを形成することができるので製造コストを安くすることができる。さらに、ＯＮＯ膜のかわりに単層の層間酸化膜５０ａを用いることによって、より一層製造コストを低減できる。
【００６７】
また、層間酸化膜５０ａのかわりに、ＳｉＮ、ＳｉＯＮ、Ｌｏｗ−Ｋ膜、Ｈｉｇｈ−Ｋ膜などの絶縁膜を用いてもよい。
【００６８】
また、図１２は、本発明の第３の実施の形態不揮発性半導体記憶装置の第２ゲート酸化膜と従来例における熱酸化膜との絶縁耐圧を比較したグラフである。つまり、第２酸化膜４８をＣＶＤ法と熱酸化とによって形成した場合の第２ゲート酸化膜４８と、熱酸化のみによって形成した場合の第２ゲート酸化膜との絶縁耐圧を比較したグラフである。この図１２に示すように、第２酸化膜４８をＣＶＤ法と熱酸化とで形成することによって、従来と同程度の絶縁耐圧を得ることが出来る。
【００６９】
また、本実施の形態におけるスプリットゲート型不揮発性半導体記憶装置においても、フローティングゲート４１側壁膜（側壁酸化膜４９）の圧膜化を防止できると共に、バーズビークを抑制することができるので、微細化を可能とすると共に電流能力を保持することができる。
【００７０】
また、第３の実施の形態の変形例として、図１３に示すようなスプリットゲート型不揮発性半導体記憶装置であってもよい。この変形例においては、上述の第３の実施の形態と類似する点が多いので、同一の箇所には同じ符号を付与して、異なる箇所を重点的に説明する。
【００７１】
変形例におけるスプリットゲート型不揮発性半導体記憶装置は、コントロールゲート４２１の一部がフローティングゲート４１を覆うように形成（配置）される。つまり、コントロールゲート４２１は、フローティングゲート４１の上側、側壁側にも形成される。このようにすることによっても、フローティングゲート４１側壁膜（側壁酸化膜４９）の圧膜化を防止できると共に、バーズビークを抑制することができるので、微細化を可能とすると共に電流能力を保持することができる。さらに、このようにすることによって、フローティングゲート４１となるポリシリコンのエッチング残り（図７のＢ）を防止でき、周囲可動電荷の影響をコントロールゲート電位で完全に固定しリードディスターブ特性を向上させることができる。
【００７２】
また、この第３の実施の形態及びその変形例においては、図１４乃至図１６の関係が成り立つ。図１４は、本発明の第３の実施の形態におけるスプリットゲート型不揮発性半導体記憶装置の層間酸化膜膜厚と書込時間、電荷保持寿命の関係を示すグラフである。図１５は、本発明の第３の実施の形態におけるスプリットゲート型不揮発性半導体記憶装置の電荷保持率の時間変化を示すグラフである。図１６は、本発明の第３の実施の形態におけるスプリットゲート型不揮発性半導体記憶装置の電荷保持時間の温度依存（アレニウスプロット）を示すグラフである。なお、図１４における実線は、層間酸化膜５０ａの膜厚と書込み時間の関係を示すものであり、点線は、層間酸化膜５０ａの膜厚と各温度における電荷保持寿命の関係を示すものである。また、図１６において、データ保持時間ｔ≒Ａｅｘｐ（Ｅａ／ＫＴ）である（Ｅａ：活性化エネルギー、Ｋボルツマン定数）。
【００７３】
従って、図１４に示す関係から、層間酸化膜５０ａ（ゲート間絶縁膜）は、２６ｎｍ≦層間酸化膜５０ａの膜厚≦６２ｎｍ（範囲ｅ１）とすると好ましい。このようにすることによって、書込み速度を３００μｓｅｃ以下（１６ＫＢ書込は５ｓｅｃ以下）とすることができる。さらに、層間酸化膜５０ａ（ゲート間絶縁膜）は、４５ｎｍ≦層間酸化膜５０ａの膜厚≦６２ｎｍ（範囲ｅ２）とすると好ましい。このようにすることによって、１５０℃環境での電荷保持寿命を２０年以上とすることができる。さらに、層間酸化膜５０ａ（ゲート間絶縁膜）は、５２ｎｍ≦層間酸化膜５０ａの膜厚≦６２ｎｍ（範囲ｅ３）とすると好ましい。このようにすることによって、１７５℃環境での電荷保持寿命を２０年以上とすることができる。さらに、層間酸化膜５０ａ（ゲート間絶縁膜）は、５８ｎｍ≦層間酸化膜５０ａの膜厚≦６２ｎｍ（範囲ｅ２）とすると好ましい。このようにすることによって、２００℃環境での電荷保持寿命を２０年以上とすることができる。
【００７４】
なお、上述の第３の実施の形態では、スプリットゲート型不揮発性半導体記憶装置においてＯＮＯ膜のかわりに、層間酸化膜５０ａを仕様した例を用いて説明したが、上述の第１の実施の形態におけるスタック型不揮発性半導体記憶装置に適用することも可能である。
【図面の簡単な説明】
【００７５】
【図１】本発明の第１の実施の形態における不揮発性半導体記憶装置の概略構成を示す平面図である。
【図２】図１における不揮発性半導体記憶装置のＢＢ線に沿った方向の部分的断面図である。
【図３】図１における不揮発性半導体記憶装置のＡＡ線に沿った方向の部分的断面図である。
【図４】（ａ）〜（ｄ）は、本発明の第１の実施の形態における不揮発性半導体記憶装置の製造方法を示す工程別断面図である。
【図５】本発明の第１の実施の形態における不揮発性半導体記憶装置のＯＮＯ膜と従来例におけるＯＮＯ膜との絶縁耐圧を比較したグラフである。
【図６】本発明の第２の実施の形態におけるスプリットゲート型不揮発性半導体記憶装置の概略構成を示す平面図である。
【図７】図６におけるスプリットゲート型不揮発性半導体記憶装置のＣＣ線に沿った方向の部分的断面図である。
【図８】比較例におけるスプリットゲート型不揮発性半導体記憶装置の部分的断面図である。
【図９】本発明の第２の実施の形態の変形例におけるスプリットゲート型不揮発性半導体記憶装置の部分的断面図である。
【図１０】本発明の第３の実施の形態におけるスプリットゲート型不揮発性半導体記憶装置の概略構成を示す部分的断面図である。
【図１１】（ａ）〜（ｂ）は、本発明の第３の実施の形態におけるスプリットゲート型不揮発性半導体記憶装置の製造方法を示す工程別断面図である。
【図１２】本発明の第３の実施の形態におけるスプリットゲート型不揮発性半導体記憶装置の第２ゲート酸化膜と従来例における熱酸化膜との絶縁耐圧を比較したグラフである。
【図１３】本発明の第３の実施の形態の変形例におけるスプリットゲート型不揮発性半導体記憶装置の部分的断面図である。
【図１４】本発明の第３の実施の形態におけるスプリットゲート型不揮発性半導体記憶装置の層間酸化膜膜厚と書込時間、電荷保持寿命の関係を示すグラフである。
【図１５】本発明の第３の実施の形態におけるスプリットゲート型不揮発性半導体記憶装置の電荷保持率の時間変化を示すグラフである。
【図１６】本発明の第３の実施の形態におけるスプリットゲート型不揮発性半導体記憶装置の電荷保持時間の温度依存（アレニウスプロット）を示すグラフである。
【符号の説明】
【００７６】
１  半導体基板、１ａ  Ｐウェル、１ｂ  Ｎウェル、２  分離部、３  熱酸化膜（絶縁膜）、４  フローティングゲート、５  第１酸化膜、６  窒化膜、７  第２酸化膜、８ａ  コントロールゲート、１０  ワード線、２０  ビット線、３０  レジスト、４０  単位セル、４１  フローティングゲート、４２  コントロールゲート、４３  半導体基板、４４  Ｐウェル、４５  ドレイン拡散層、４６  ソース拡散層、４７  第１ゲート酸化膜、４８  第２ゲート酸化膜、４９  側壁酸化膜、５０  第１酸化膜、５０ａ  層間酸化膜、５１  窒化膜、５２  第２酸化膜、１００  スタック型不揮発性半導体記憶装置、２００  スプリットゲート型不揮発性半導体記憶装置
【図１】
2008066709.tif 000003
【図２】
2008066709.tif 000004
【図３】
2008066709.tif 000005
【図４】
2008066709.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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