(57)【要約】【課題】信号振幅の制御に用いられる制御信号を出力信号に反映させ、信号振幅特性の向上と有効ビット数の増大を図る。【解決手段】信号レベル検出手段３は、入力信号の信号レベルが所定レベル以上の場合には、アナログ入力ゲイン調整手段２に対して減衰動作を選択せしめる制御信号をディジタル出力する一方、入力信号の信号レベルが所定レベル未満の場合には、アナログ入力ゲイン調整手段２に対して増幅動作を選択せしめる制御信号をディジタル出力するよう構成されており、その制御信号は、アナログ入力ゲイン調整手段２の出力をディジタル変換するアナログ・ディジタル変換器４の出力と共に外部に出力されるように構成されている。【選択図】図１
2008278032.tif 000002
【特許請求の範囲】
【請求項１】
外部から入力される制御信号に応じてアナログ入力信号の増幅又は減衰を択一的に行う入力ゲイン調整手段と、
前記アナログ入力信号の信号レベルを検出し、前記入力ゲイン調整手段の動作を制御する制御信号を出力する信号レベル検出手段と、
前記入力ゲイン調整手段の出力をディジタル変換するアナログ・ディジタル変換器と、を具備してなり、
前記信号レベル検出手段は、前記入力ゲイン調整手段に対して、前記アナログ入力信号の信号レベルに応じて複数設定された増幅率又は減衰率若しくは増幅率及び減衰率を択一的に選択せしめる制御信号をディジタル出力するよう構成されてなり、
前記制御信号は、前記入力ゲイン調整手段に入力されると共に、前記アナログ・ディジタル変換器のディジタル出力と共に出力信号として外部へ出力可能に構成されてなることを特徴とするアナログ・ディジタル変換回路。
【請求項２】
ディジタル入力信号をアナログ変換するディジタル・アナログ変換器と、
前記ディジタル・アナログ変換器の出力信号の増幅又は減衰を、外部から入力される制御信号に応じて択一的に行う出力ゲイン調整手段と、を具備し、
前記出力ゲイン調整手段は、前記制御信号のディジタル値に応じて複数設定された増幅率又は減衰率若しくは増幅率及び減衰率を択一的に選択するよう構成されてなることを特徴とするディジタル・アナログ変換回路。
【請求項３】
前記ディジタル入力信号は、前記アナログ・ディジタル変換器の出力信号とし、
前記制御信号は、前記信号レベル検出手段の出力信号としたことを特徴とする請求項２記載のディジタル・アナログ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ・ディジタル変換回路及びディジタル・アナログ変換回路に係り、特に、信号振幅特性の向上及び有効ビット数の拡張等を図ったものに関する。
【背景技術】
【０００２】
従来、この種のアナログ・ディジタル変換回路やディジタル・アナログ変換回路としては、内部に使用されるアナログ回路にさほど精度や規模を要することなく、比較的良好な特性が得られるデルタシグマ方式を用いて構成されたものなどが知られている。
図５には、かかるデルタシグマ方式に基づくアナログ・ディジタル変換回路の構成例が示されており、以下、同図を参照しつつ、この従来回路について説明する。
【０００３】
かかる従来回路は、入力端子２１を介して入力されるアナログ入力信号と微分器２５の出力との差分を生成する減算器２２と、この減算器２２の出力を積分する積分器２３と、この積分器２３の出力を量子化してディジタル信号として出力する量子化器２４と、この量子化器２４の出力を微分する微分器２５とを有して構成されたものとなっている。
【０００４】
ところで、上述の従来回路においては、量子化器２４及び微分器２５は、ディジタル回路によって構成されるものとなっているため、その出力振幅は、一般的に５Ｖ以下であることが多く、システムで扱うことのできる信号振幅を大きくすることは困難である。
これを解決する方策として、例えば、特許文献１等に開示されているように、入力段に減衰器又はオートゲインコントロールなどの振幅調整手段を設けた回路などが種々提案されている。
【特許文献１】特開平９−２３２８９５号公報（第４−８頁、図１−図４）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述のような入力段に振幅調整手段を設けた従来回路にあっては、振幅調整手段の動作を制御する制御信号は、アナログ・ディジタル変換器の最終出力には反映されていないため、クリップなどを防止することはできるが、Ｓ／Ｎなどのダイナミックレンジの向上は困難であるという問題がある。
【０００６】
本発明は、上記実情に鑑みてなされたもので、信号振幅の制御に用いられる制御信号を、出力信号に反映させることができ、信号振幅特性の向上と有効ビット数の増大を図ることのできるアナログ・ディジタル変換回路及びディジタル・アナログ変換回路を提供するものである。
【課題を解決するための手段】
【０００７】
上記本発明の目的を達成するため、本発明に係るアナログ・ディジタル変換回路は、
外部から入力される制御信号に応じてアナログ入力信号の増幅又は減衰を択一的に行う入力ゲイン調整手段と、
前記アナログ入力信号の信号レベルを検出し、前記入力ゲイン調整手段の動作を制御する制御信号を出力する信号レベル検出手段と、
前記入力ゲイン調整手段の出力をディジタル変換するアナログ・ディジタル変換器と、を具備してなり、
前記信号レベル検出手段は、前記入力ゲイン調整手段に対して、前記アナログ入力信号の信号レベルに応じて複数設定された増幅率又は減衰率若しくは増幅率及び減衰率を択一的に選択せしめる制御信号をディジタル出力するよう構成されてなり、
前記制御信号は、前記入力ゲイン調整手段に入力されると共に、前記アナログ・ディジタル変換器のディジタル出力と共に出力信号として外部へ出力可能に構成されてなるものである。
また、本発明に係るディジタル・アナログ変換回路は、
ディジタル入力信号をアナログ変換するディジタル・アナログ変換器と、
前記ディジタル・アナログ変換器の出力信号の増幅又は減衰を、外部から入力される制御信号に応じて択一的に行う出力ゲイン調整手段と、を具備し、
前記出力ゲイン調整手段は、前記制御信号のディジタル値に応じて複数設定された増幅率又は減衰率若しくは増幅率及び減衰率を択一的に選択するよう構成されてなるものである。
かかる構成において、前記ディジタル入力信号は、前記アナログ・ディジタル変換器の出力信号とし、
前記制御信号は、前記信号レベル検出手段の出力信号とすると好適である。
【発明の効果】
【０００８】
本発明に係るアナログ・ディジタル変換回路によれば、入力信号のレベルに応じて、入力信号の増幅又は減衰を行い、その後にアナログ・ディジタル変換器へ入力するよう構成すると共に、入力信号の増幅又は減衰を選択する制御信号をディジタル化して、アナログ・ディジタル変換器の出力信号と共に、外部へ出力できるように構成したので、従来と異なり、処理できる信号の振幅範囲が拡大でき、しかも、信号振幅の制御に用いられる制御信号が出力信号に反映されるので、有効ビット数を広げることができるという効果を奏するものである。
また、本発明に係るディジタル・アナログ変換回路によれば、本発明に係るアナログ・ディジタル変換回路の信号を再生できるよう、ディジタル・アナログ変換器によりアナログ信号に変換された信号を、ディジタル信号で入力された制御信号に応じて、増幅又は減衰できるよう構成したので、本発明に係るアナログ・ディジタル変換回路同様、従来と異なり、処理できる信号の振幅範囲が拡大でき、しかも、入力ディジタル信号に、信号振幅の制御に用いられる制御信号のディジタル信号を含むものを扱うことができるので、有効ビット数を広げることができるという効果を奏するものである。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施の形態について、図１乃至図４を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態におけるアナログ・ディジタル変換回路の基本構成例について、図１を参照しつつ説明する。
本発明の実施の形態におけるアナログ・ディジタル変換回路は、アナログ入力ゲイン調整手段２と、信号レベル検出手段（図１においては「ＤＥＴ−ＬＥＶＥＬ」と表記）３と、アナログ・ディジタル変換器（図１においては「ＡＤＣ」と表記）４とに大別されて構成されたものとなっている。
【００１０】
アナログ入力ゲイン調整手段２は、入力端子１を介して外部から入力されたアナログ信号の振幅レベルを後述するように調整し、後段のアナログ・ディジタル変換器４へ出力するためのものである。
かかるアナログ入力ゲイン調整手段２は、少なくとも一つの増幅器（図１においては「ＡＭＰ」と表記）１５及び減衰器（図１においては「ＡＴＴ」と表記）１６を有してなり、信号レベル検出手段３からの制御信号によって、増幅器１５の出力と減衰器１６の出力のいずれかが択一的に選択されてアナログ・ディジタル変換器４へ出力されるようになっているものである。
【００１１】
一方、信号レベル検出手段３は、入力端子１に印加されたアナログ信号のレベルを検出し、検出されたレベルに応じてアナログ入力ゲイン調整手段２の増幅器１５と減衰器１６のいずれか一方が選択されて、対応する信号が出力されるようアナログ入力ゲイン調整手段２へ対するディジタル化された制御信号を出力するよう構成されたものとなっている。この信号レベル検出手段３からの制御信号は、アナログ入力ゲイン調整手段２に印加されると共に、このアナログ・ディジタル変換回路の出力信号の一部をなし、Ａビット出力として出力されるものとなっている。
アナログ・ディジタル変換器４は、従来の構成を有してなるものであり、Ｂビットのディジタル信号を出力するものである。
【００１２】
かかる構成において、入力端子１に信号が印加されると、その入力信号の信号レベルが信号レベル検出手段３により検出され、その検出結果に応じたＡビットのディジタル制御信号が出力されることとなる。
アナログ入力ゲイン調整手段２においては、入力端子１から入力されたアナログ信号に対して、増幅器１５による増幅と減衰器１６による減衰がそれぞれ行われるが、上述の信号レベル検出手段３からのディジタル制御信号に応じて、増幅器１５又は減衰器１６のいずれかが選択され、アナログ・ディジタル変換器４へ出力されるようになっている。
【００１３】
信号レベル検出手段３からのディジタル制御信号は、より具体的には、例えば、入力信号が大きい場合には減衰器１６が選択される一方、入力信号が小さい場合には、増幅器１５が選択されるように設定されたものとなっている。
このようにして、入力信号の大きさに応じてアナログ入力ゲイン調整手段２から出力されたアナログ信号は、アナログ・ディジタル変換器４においてＢビットのディジタル信号に変換されて出力されることとなる。
【００１４】
次に、本発明の実施の形態におけるディジタル・アナログ変換回路の基本構成例について、図２を参照しつつ説明する。
本発明の実施の形態におけるディジタル・アナログ変換回路は、ディジタル・アナログ変換器（図２においては「ＤＡＣ」と表記）９と、アナログ出力ゲイン調整手段１０とに大別されて構成されたものとなっている。
ディジタル・アナログ変換器９は、従来の構成を有してなるもので、その入力段には、上述した本発明の実施の形態におけるアナログ・ディジタル変換回路の出力信号のＢビット出力が入力されるものとなっている。
【００１５】
アナログ出力ゲイン調整手段１０は、少なくとも一つの減衰器（図２においては「ＡＴＴ」と表記）２５及び増幅器（図２においては「ＡＭＰ」と表記）２６を有してなり、ディジタル・アナログ変換器９のアナログ出力信号の増幅と、ディジタル・アナログ変換器９のアナログ出力信号の減衰とを、それぞれ別個に行うように構成されてなるものである。
さらに、アナログ出力ゲイン調整手段１０は、先の本発明の実施の形態におけるアナログ・ディジタル変換回路の出力信号のＡビット出力を入力し、その入力信号の値に応じて、上述の減衰器２５と増幅器２６のいずれか一方が選択されて、対応する信号が出力されるよう構成されたものとなっている。
【００１６】
かかる構成において、ディジタル・アナログ変換器９に入力されたＢビット入力信号は、アナログ信号に変換されてアナログ出力ゲイン調整手段１０に入力され、減衰器２５による減衰と、増幅器２６による増幅とが、それぞれ別個に行われることとなる。また、同時に、先の本発明の実施の形態におけるアナログ・ディジタル変換回路のＡビットディジタル信号が入力され、その値に応じて、減衰器２５又は増幅器２６のいずれか一方の出力信号が択一的に選択され、出力端子１１を介して外部へ出力可能となる。
【００１７】
例えば、Ａビットディジタル信号が、先に説明した本発明の実施の形態におけるアナログ・ディジタル変換回路への入力信号が大きい場合に対応する所定のディジタル値であるとすると、その場合、アナログ出力ゲイン調整手段１０においては、増幅器２６が選択されて所定の増幅率で増幅された信号が出力されることとなる。
ここで、増幅器２６の所定の増幅率は、先のアナログ入力ゲイン調整手段２の減衰器１６の減衰率に対応する大きさに設定されるものである。
【００１８】
すなわち、減衰率を自然数で表した場合、例えば、減衰率が１／１０の場合、所定の増幅率は、その逆数、すなわち、１０倍と設定されるものである。また、減衰率がｄＢで表される場合、例えば、−２０ｄＢの場合、所定の増幅率は、その値を正の値にしたと同一の大きさ、すなわち、２０ｄＢに設定されるものである。
このようにして、増幅器２６において、アナログ入力ゲイン調整手段２の減衰器１６の減衰率に対応する大きさで増幅されたアナログ信号は、出力端子１１から外部へ出力されることとなる。
【００１９】
一方、Ａビットディジタル信号が、先に説明した本発明の実施の形態におけるアナログ・ディジタル変換回路への入力信号が小さい場合に対応する所定のディジタル値であるとすると、その場合、アナログ出力ゲイン調整手段１０においては、減衰器２５が選択されて、所定の減衰が施されたアナログ信号が出力されることとなる。
【００２０】
ここで、減衰器２５における減衰率は、上述の増幅器２６の所定の増幅率と、アナログ入力ゲイン調整手段２の減衰器１６の減衰率の関係と基本的に同様である。すなわち、アナログ入力ゲイン調整手段２の増幅器１５の増幅率が、例えば、２０ｄＢである場合、このアナログ出力ゲイン調整手段１０の減衰器２５の減衰率は、−２０ｄＢと設定されるものである。
このようにして、減衰器２５において、アナログ入力ゲイン調整手段２の増幅器１５の増幅率に対応する大きさで減衰されたアナログ信号は、出力端子１１から外部へ出力されることとなる。
【００２１】
アナログ・ディジタル変換回路の具体回路例について、図３を参照しつつ説明する。なお、図１に示された構成要素と同一の構成要素については同一の符号を付して、その詳細な説明は省略し、以下、異なる点を中心に説明する。
かかる回路構成例のアナログ入力ゲイン調整手段２においては、増幅器１５は、演算増幅器（図３においては「Ａ０」と表記）１７を主たる構成要素として構成されたものとなっており、また、減衰器１６は、第１及び第２の分圧用抵抗器（図３においては、それぞれ「Ｒ２」、「Ｒ３」と表記）２０，２１から構成されたものとなっている。
【００２２】
増幅器１５における演算増幅器１５は、その非反転入力端子が入力端子１に接続されると共に、信号レベル検出手段３の入力段に接続される一方、反転入力端子とグランドとの間には、信号源抵抗器（図３においては「Ｒ０」と表記）１８が接続されると共に、この反転入力端子と演算増幅器１５の出力端子との間には、帰還抵抗器（図３においては「Ｒ１」と表記）１９が接続されている。
かかる接続により、非反転増幅器が構成されたものとなっている。
【００２３】
一方、減衰器１６を構成する第１及び第２の分圧用抵抗器２０，２１は、それぞれの一端が相互に接続されて直列接続状態とされると共に、第１の分圧用抵抗器２０の他端は、入力端子１に、第２の分圧用抵抗器２１の他端は、グランドに、それぞれ接続されたものとなっている。
【００２４】
また、アナログ入力ゲイン調整手段２には、切換スイッチ（図３においては「Ｓ１」と表記）２２が設けられており、信号レベル検出手段３からの制御信号に応じて、増幅器１５と減衰器１６の出力のいずれかを、択一的に選択し出力できるようになっている。
すなわち、切換スイッチ２２は、切換接点２２ａと、第１の回路接点２２ｂと、第２の回路接点２２ｃとを有して２回路１接点に構成されたものとなっている。切換接点２２ａは、信号レベル検出手段３の制御信号に応じて、第１の回路接点２２ｂと第２の回路接点２２ｃのいずれか一方と択一的に接続されるようになっている。
なお、このような切換スイッチ２２は、半導体素子、例えば、電界効果トランジスタ等を用いて構成された公知・周知のものを用いるのが好適である。
【００２５】
かかる切換スイッチ２２の第１の回路接点２２ｂは、演算増幅器１５の出力端子と接続される一方、第２の回路接点２２ｃは、第１及び第２の分圧用抵抗器２０，２１の相互の接続点と接続されたものとなっている。
また、切換接点２２ａは、アナログ・ディジタル変換器４の入力段に接続されている。
【００２６】
次に、かかる構成における動作について、図１に示された基本構成例で説明した動作と異なる点を中心に説明する。
入力端子１を介して増幅器１５と減衰器１６には、それぞれ入力信号が印加され、増幅器１５においては、（１＋Ｒ１／Ｒ０）の増幅率で増幅されることとなる。なお、ここで、Ｒ０は、信号源抵抗器１８の抵抗値、Ｒ１は、帰還抵抗器１９の抵抗値とする。
【００２７】
一方、減衰器１６に入力された入力信号は、Ｒ３／（Ｒ２＋Ｒ３）に分圧された電圧が減衰出力とされるようになっている。なお、ここで、Ｒ２は、第１の分圧用抵抗器２０の抵抗値、Ｒ３は、第２の分圧用抵抗器２１の抵抗値とする。
【００２８】
そして、信号レベル検出手段３からは、入力信号のレベルに応じた制御信号が切換スイッチ２２へ印加され、その制御信号に対応して、切換接点２２ａと、第１又は第２の回路接点２２ｂ，２２ｃのいずれか一方が接続されて、増幅器１５又は減衰器１６の出力がアナログ・ディジタル変換器４へ出力されることとなる。
ここで、信号レベル検出手段３は、例えば、入力信号の振幅を２段階に区分して検出し、その検出結果に応じた制御信号を、１ビットのディジタル信号として出力するよう構成されたものである。
かかる構成において、制御信号は、入力信号が大きな振幅の際（換言すれば、所定レベル以上）には、”１”とされる一方、入力信号が小さな振幅の際（換言すれば、所定レベル未満）には、”０”とされるとする。
【００２９】
そして、信号レベル検出手段３の制御信号が”１”の場合、すなわち、入力信号が大きな振幅の際には、アナログ入力ゲイン調整手段２においては、切換接点２２ａと第２の回路接点２２ｃとが接続されて、減衰器１６の出力がアナログ入力ゲイン調整手段２の出力信号として出力されることとなる。
一方、信号レベル検出手段３の制御信号が”０”の場合、すなわち、入力信号が小さな振幅の際には、アナログ入力ゲイン調整手段２においては、切換接点２２ａと第１の回路接点２２ｂとが接続されて、増幅器１５の出力がアナログ入力ゲイン調整手段２の出力信号として出力されることとなる。
【００３０】
このように、本発明の実施の形態のアナログ・ディジタル変換回路においては、従来回路であれば入力が制限されるような入力振幅であっっても、アナログ入力ゲイン調整手段２によって減衰されるため、支障無くアナログ・ディジタル変換を行うことができる一方、入力振幅が小さい場合には、アナログ入力ゲイン調整手段２によって増幅されるため、アナログ・ディジタル変換器４内で発生する量子化雑音に対しても有利となると共に、制御信号がアナログ・ディジタル変換回路のディジタル出力に反映されるため有効ビット数の拡大がなされることとなる。
【００３１】
次に、ディジタル・アナログ変換回路の具体回路例について、図４を参照しつつ説明する。なお、図２に示された構成要素と同一の構成要素については同一の符号を付して、その詳細な説明は省略し、以下、異なる点を中心に説明する。
かかる回路構成例のアナログ出力ゲイン調整手段１０において、増幅器２６は、演算増幅器（図４においては「Ａ１」と表記）２７を主たる構成要素として構成されたものとなっている。また、減衰器２５は、第３及び第４の分圧用抵抗器（図４においては、それぞれ「Ｒ６」、「Ｒ７」と表記）３０，３１から構成されたものとなっている。
【００３２】
増幅器２６における演算増幅器２７は、その非反転入力端子がディジタル・アナログ変換器９の出力段に接続される一方、反転入力端子とグランドとの間には、信号源抵抗器（図４においては「Ｒ４」と表記）２８が接続されると共に、この反転入力端子と演算増幅器２７の出力端子との間には、帰還抵抗器（図４においては「Ｒ５」と表記）２９が接続されている。
かかる接続により、非反転増幅器が構成されたものとなっている。
【００３３】
一方、減衰器２５を構成する第３及び第４の分圧用抵抗器３０，３１は、それぞれの一端が相互に接続されて直列接続状態とされると共に、第３の分圧用抵抗器３０の他端は、ディジタル・アナログ変換器９の出力端子に、第４の分圧用抵抗器３１の他端は、グランドに、それぞれ接続されたものとなっている。
また、アナログ出力ゲイン調整手段１０には、切換スイッチ（図４においては「Ｓ２」と表記）３２が設けられており、本発明の実施の形態におけるアナログ・ディジタル変換回路からのＡビットの制御信号に応じて、減衰器２５と増幅器２６との出力のいずれかを、択一的に選択し出力できるようになっている。
【００３４】
すなわち、切換スイッチ３２は、切換接点３２ａと、第１の回路接点３２ｂと、第２の回路接点３２ｃとを有して２回路１接点に構成されたものとなっている。切換接点３２ａは、外部から入力されるＡビットの制御信号に応じて、第１の回路接点３２ｂと第２の回路接点３２ｃのいずれか一方と択一的に接続されるようになっている。
なお、このような切換スイッチ３２は、半導体素子、例えば、電界効果トランジスタ等を用いて構成された公知・周知のものを用いるのが好適である。
【００３５】
かかる切換スイッチ３２の第１の回路接点３２ｂは、演算増幅器２７の出力端子と接続される一方、第２の回路接点３２ｃは、第３及び第４の分圧用抵抗器３０，３１の相互の接続点と接続されたものとなっている。
【００３６】
この回路構成例においては、アナログ出力ゲイン調整手段１０と出力端子１１との間に、演算増幅器を用いてなるバッファアンプ３３が設けられており、切換接点３２ａは、このバッファアンプ３３の非反転入力端子に接続されたものとなっている。
そして、バッファアンプ３３の出力段は、反転入力端子と共に、出力端子１１に接続されたものとなっている。なお、バッファアンプ３３は、出力インピーダンス変換のためのものである。
【００３７】
次に、かかる構成における動作について、図２に示された基本構成例で説明した動作と異なる点を中心に説明する。
かかる構成において、外部からは、図３において具体回路構成例が示されたアナログ・ディジタル変換回路からのＡビット入力信号がアナログ出力ゲイン調整手段１０の切換スイッチ３２に印加される一方、Ｂビット入力信号がディジタル・アナログ変換器９の入力段に印加される。
【００３８】
そして、ディジタル・アナログ変換器９のアナログ出力信号は、減衰器２５と増幅器２６にそれぞれ入力され、増幅器２６においては、（１＋Ｒ５／Ｒ４）の増幅率で増幅されることとなる。なお、ここで、Ｒ４は、信号源抵抗器２８の抵抗値、Ｒ５は、帰還抵抗器２９の抵抗値とする。
一方、減衰器２５に入力された入力信号は、Ｒ７／（Ｒ６＋Ｒ７）に分圧された電圧が減衰出力とされるようになっている。なお、ここで、Ｒ６は、第３の分圧用抵抗器３０の抵抗値、Ｒ７は、第４の分圧抵抗器３１の抵抗値とする。
【００３９】
そして、切換スイッチ３２は、Ａビットで入力された制御信号に対応して、切換接点３２ａと、第１又は第２の回路接点３２ｂ，３２ｃのいずれか一方が接続されて、減衰器２５又は増幅器２６の出力がバッファアンプ３３へ出力されることとなる。
ここで、Ａビットの制御信号は、例えば、先に例示したようにアナログ・ディジタル変換回路側において、入力信号の振幅を２段階に区分して検出するようじした場合に、１ビットで印加されるものである。
【００４０】
すなわち、例えば、アナログ・ディジタル変換回路側において入力信号が大きな振幅の際には、”１”とされる一方、入力信号が小さな振幅の際には、”０”とされるものとする。
かかる場合、切換スイッチ３２にＡビットの制御信号として”１”が印加されると、切換接点３２ａと第１の回路接点３２ｂとが接続されて、増幅器２６の出力がアナログ出力ゲイン調整手段１０の出力信号として出力されることとなる。
【００４１】
一方、切換スイッチ３２にＡビットの制御信号として”０”が印加された場合には、切換接点３２ａと第２の回路接点３２ｃとが接続されて、減衰器２５の出力がアナログ出力ゲイン調整手段１０の出力信号として出力されることとなる。
なお、減衰器２５の減衰率とアナログ入力ゲイン調整手段２における増幅率との関係、及び、増幅器２６の増幅率とアナログ入力ゲイン調整手段２における減衰率との関係は、先に図２の基本構成例で説明した通りであるので、ここでの再度の詳細な説明は省略する。
また、上述の実施の形態においては、増幅器及び減衰器を有する構成のアナログ・ディジタル変換回路及びディジタル・アナログ変換回路で動作を説明したが、増幅率の異なる増幅器又は減衰率の異なる減衰器のいずれか一方を複数有する構成であっても同様の作用、効果を奏する。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施の形態におけるアナログ・ディジタル変換回路の基本構成例を示す構成図である。
【図２】本発明の実施の形態におけるディジタル・アナログ変換回路の基本構成例を示す構成図である。
【図３】図１に基本構成例が示されたアナログ・ディジタル変換回路の具体回路例を示す回路図である。
【図４】図２に基本構成例が示されたディジタル・アナログ変換回路の具体回路例を示す回路図である。
【図５】デルタシグマ方式に基づく従来のアナログ・ディジタル変換回路の一構成例を示す構成図である。
【符号の説明】
【００４３】
１…入力端子
２…アナログ入力ゲイン調整手段
３…信号レベル検出手段
４…アナログ・ディジタル変換器
９…ディジタル・アナログ変換器
１０…アナログ出力ゲイン調整手段
１１…出力端子
【図１】
2008278032.tif 000003
【図２】
2008278032.tif 000004
【図３】
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【図４】
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【図５】
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