(57)【要約】【課題】上述した積み上げソース／ドレイン構造とブースター技術とを両立させることが可能で、これによりキャリア移動度を向上させた素子構造の微細化を図ることができ、これにより更なる高機能化を達成することが可能な半導体装置およびその製造方法を提供する。【解決手段】シリコン基板１上にゲート絶縁膜３を介して設けられたゲート電極４ａと、ゲート電極４ａの側壁に形成された絶縁性のオフセットスペーサ６と、オフセットスペーサ６との間に間隔を保った状態でシリコン基板１１の表面側に設けられた掘り込みパターンａ内にエピタキシャル成長によって形成された化合物半導体層１１と、オフセットスペーサ６によってゲート電極４ａと絶縁された状態でシリコン基板１上および化合物半導体層１１上にエピタキシャル成長によって積上げ形成されたシリコン層１３とを備えたことを特徴とする半導体装置Ｔｒ１。【選択図】図３
2008066548.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して設けられたゲート電極と、
前記ゲート電極の側壁に形成された絶縁性のサイドウォールと、
前記サイドウォールとの間に間隔を保った状態で前記半導体基板の表面側に設けられた掘り込みパターン内にエピタキシャル成長によって形成された当該半導体基板とは格子定数の異なる第１半導体層と、
前記サイドウォールによって前記ゲート電極と絶縁された状態で前記半導体基板上および前記第１半導体層上にエピタキシャル成長によって積上げ形成された第２半導体層とを備えた
ことを特徴とする半導体装置。
【請求項２】
請求項1記載の半導体装置において、
前記第２半導体層は不純物を含有してソース／ドレインの一部を構成している
ことを特徴とする半導体装置。
【請求項３】
請求項1記載の半導体装置において、
前記第２半導体層は、前記半導体基板の表面側に設けられた素子分離領域の端部上に積層されている
ことを特徴とする半導体装置。
【請求項４】
請求項1記載の半導体装置において、
前記第２半導体層上における前記ゲート電極の側壁に前記サイドウォールを介して絶縁性材料からなる第２のサイドウォールが設けられ、
前記第２半導体層中の不純物濃度が、前記第２のサイドウォールの下部で低濃度である
ことを特徴とする半導体装置。
【請求項５】
請求項1記載の半導体装置において、
前記第２半導体層上における前記ゲート電極の側壁に前記サイドウォールを介して絶縁性材料からなる第２のサイドウォールが設けられ、
前記第２のサイドウォールから露出する前記第２半導体層の表面にシリサイド層が設けられている
ことを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置において、
前記第２半導体層は、シリコン層からなる
ことを特徴とする半導体装置。
【請求項７】
半導体基板上にゲート絶縁膜を介してゲート電極を形成し、当該ゲート電極の側壁に絶縁性のサイドウォールを形成し、さらに当該サイドウォールを介してダミーサイドウォールを形成する第１工程と、
前記ゲート電極、サイドウォール、およびダミーサイドウォールをマスクにしたエッチングにより、前記半導体基板の表面層を掘り下げる第２工程と
前記掘り下げられた半導体基板の表面に、当該半導体基板とは格子定数の異なる第１半導体層をエピタキシャル成長によって形成する第３工程と、
前記ダミーサイドウォールを選択的にエッチング除去することにより前記サイドウォールと前記第１半導体層との間に前記半導体基板を露出させる第４工程と、
前記半導体基板の露出表面および前記第1半導体層の表面上に、第２半導体層をエピタキシャル成長によって積上げ形成する第５工程とを行う
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記第５工程の後、
前記ゲート電極の側壁に前記サイドウォールを介して絶縁性材料からなる第２のサイドウォールを形成する工程と、
前記ゲート電極、サイドウォール、および第２のサイドウォールをマスクにして前記第２半導体層に不純物を導入する工程とを行う
ことを特徴とする半導体装置の製造方法。
【請求項９】
請求項７記載の半導体装置の製造方法において、
前記第５工程の後、
前記ゲート電極の側壁に前記サイドウォールを介して絶縁性材料からなる第２のサイドウォールを形成する工程と、
前記第２半導体層の露出面にシリサイド層を成長させる工程を行う
ことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
前記第２半導体層としてシリコン層を形成する
ことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項７記載の半導体装置の製造方法において、
前記第５工程の後、
前記ゲート電極の側壁に前記サイドウォールを介して絶縁性材料からなる第２のサイドウォールを形成する工程と、
前記サイドウォール、および第２のサイドウォールを覆う状態で前記層間絶縁膜を成膜し、当該層間絶縁膜から前記ゲート電極を露出させた後、当該ゲート電極およびゲート絶縁膜を除去することにより前記半導体基板を露出させる工程と、
前記半導体基板の露出面に、新たなゲート絶縁膜を介して新たなゲート電極を埋め込み形成する工程とを行う
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその半導体装置に関し、特にはＭＯＳトランジスタ構造の半導体装置において、積み上げソースドレイン構造とブースター技術とを適用した半導体装置およびその製造方法を提供することを目的とする。
【背景技術】
【０００２】
ＭＯＳＦＥＴ構造の半導体装置においては、半導体基板上にエピタキシャル成長によってソース・ドレインとなるシリコン層を形成した、いわゆる積み上げソース・ドレイン（Elevated Source Drain）構造が提案されている。積み上げソース・ドレイン構造は、拡散深さ（Ｘｊ）を浅く抑えることができ、かつ寄生抵抗の増大も抑制できるため、短チャネル効果の抑制に効果的であるとされている（例えば、下記特許文献１および特許文献２参照）。
【０００３】
一方、ＭＯＳＦＥＴ構造の半導体装置においては、チャネル領域のシリコン基板に応力を印加することによってキャリア移動度を向上させる技術も積極的に利用されている。このような技術の一つに、トランジスタのソース／ドレイン（Ｓ／Ｄ）として、シリコン（Ｓｉ）と格子定数の異なるシリコンゲルマニウム（ＳｉＧｅ）層や炭化シリコン（ＳｉＣ）をエピタキシャル成長によって形成し、チャネル領域に応力を与える、いわゆるブースター技術が提案されている（例えば、下記非特許文献1参照）。
【０００４】
【特許文献１】特開２０００−８２８１３号公報
【特許文献２】特開２００６−１９０８２１号公報
【非特許文献１】「ＩＥＤＭ２００３  Technical Digest」、T. Ghani他、“A 90nm High Volume Manufacturing Logic Technology Featuring Novel 45nm Gate Length Strained Silicon CMOS Transistors”、（米）、２００３年、ｐ．９８７
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、ＭＯＳ型トランジスタ構造の半導体装置において、さらなる高機能化を達成するためには、上記積み上げソース／ドレイン構造を適用した短チャネル効果の抑制による素子構造の微細化と、上記ブースター技術を適用したキャリア移動度の向上による動作速度の高速化が必須となる。
【０００６】
つまり、ブースター技術の適用によってキャリア移動度を向上させた素子構造であっても、その素子構造の微細化を図るためには拡散深さ（Ｘｊ）を浅く抑えて短チャネル効果を抑制する必要が生じるのである。
【０００７】
そこで本発明は、上述した積み上げソース／ドレイン構造とブースター技術とを両立させることが可能で、これによりキャリア移動度を向上させた素子構造の微細化を図ることができ、これにより更なる高機能化を達成することが可能な半導体装置、およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
このような目的を達成するための本発明の半導体装置は、半導体基板上にゲート絶縁膜を介して設けられたゲート電極と、この側壁に形成された絶縁性のサイドウォールと、半導体基板の表面側に設けられた掘り込みパターン内にエピタキシャル成長によって形成された第１半導体層と、この上部にエピタキシャル成長させた第２半導体層とを備えている。そして特に、掘り込みパターンおよび第１半導体層は、サイドウォールとの間に間隔を保った状態で設けられている。また第１半導体層は、半導体基板とは異なる格子定数のものである。そして、第２半導体層は、サイドウォールによってゲート電極と絶縁された状態で、半導体基板上および第１半導体層上に積上げ形成されている。
【０００９】
また本発明は、このような構成の半導体装置の製造方法でもあり、次の手順を行うことを特徴としている。先ず第１工程では、半導体基板上にゲート絶縁膜を介してゲート電極を形成し、当該ゲート電極の側壁に絶縁性のサイドウォールを形成し、さらに当該サイドウォールを介してダミーサイドウォールを形成する。次の第２工程では、ゲート電極、サイドウォール、およびダミーサイドウォールをマスクにしたエッチングにより、半導体基板の表面層を掘り下げる。その後第３工程では、掘り下げられた半導体基板の表面に、半導体基板とは格子定数の異なる第１半導体層をエピタキシャル成長によって形成する。次いで第４工程では、ダミーサイドウォールを選択的にエッチング除去することにより、サイドウォールと第１半導体層との間に半導体基板を露出させる。次の第５工程では、半導体基板の露出表面および第1半導体層の表面上に、第２半導体層をエピタキシャル成長によって積上げ形成する。
【００１０】
このような製造方法によって得られる上記構成の半導体装置では、半導体体基板の掘り込みパターン内に半導体基板とは異なる格子定数の第１半導体層をエピタキシャル成長によって形成したことにより、ゲート電極下の半導体基板部分（すなわちチャネル領域）に応力を印加してキャリア移動度を高める構成とすることができる。
【００１１】
さらに、第１半導体層は、ゲート電極側壁の第１サイドウォールとの間に間隔を保って配置されており、この第１半導体層と第１サイドウォールとの間に露出する半導体基板上に、第２半導体層が積上げ形成されている。これにより、ゲート電極下のチャネル領域に対しては、積上げ形成された第２半導体層が最も近接して配置されることになり、この第２半導体層によってソース／ドレインの接合深さが浅く保たれ、短チャネル効果が抑制される。
【発明の効果】
【００１２】
以上説明したように本発明によれば、埋め込み半導体層によってチャネル領域への応力印加によるキャリア移動度の向上を図りつつ、積み上げ半導体層によってソース／ドレインの接合深さ浅く保って短チャネル効果を抑制することが可能になる。この結果、ＭＯＳ型半導体装置におけるさらなる高機能化を達成することが可能になる。
【発明を実施するための最良の形態】
【００１３】
以下本発明の実施の形態を、図面に基づいて詳細に説明する。尚、各実施形態においては、先ず製造方法を説明し、次にその製造方法によって得られる半導体装置の構成を説明する。
【００１４】
＜第１実施形態＞
先ず、図１（１）に示すように、半導体基板として、例えば単結晶シリコンからなるシリコン基板１を用意し、その表面側にＳＴＩ(Shallow Trench Isolation)などの手法を用いて、素子分離領域２を形成する。これによるシリコン基板１の表面側を複数のアクティブ領域に分離する。次に、ここでの図示は両略したが、シリコン基板１の表面を酸化シリコンからなる保護膜で覆う。そして、この保護膜上からのイオン注入により、各アクティブ領域毎にウェル拡散層を形成するための不純物を導入し、さらに各アクティブ領域に形成するトランジスタのしきい値を調整するための不純物を導入する。
【００１５】
尚、各イオン注入は、ｐ型のトランジスタを形成するアクティブ領域と、ｎ型のトランジスタを形成するアクティブ領域とで、レジストパターンをマスクにして個別に行われることとする。また、各イオン注入は、保護膜によって注入イオンのチャネリングを防止した状態で行う。そして各イオン注入が終了した後には、保護膜を除去する。
【００１６】
次に、シリコン基板１の表面に、酸化シリコンからなるゲート絶縁膜３を約１ｎｍの膜厚で成膜する。次いで、ＣＶＤ法によって、ポリシリコン、アモルファスシリコン、または不純物を含有するアモルファスシリコン等からなるゲート電極膜４を、膜厚１００ｎｍ〜２００ｎｍ程度で成膜する。さらに、ＣＶＤ法のよって、窒化シリコンからなる絶縁膜５を、膜厚３０〜１００ｎｍ程度で成膜する。
【００１７】
その後、光リソグラフィ（ＫｒＦ、ＡｒＦ、Ｆ２）や電子ビームリソグラフィなどのリソグラフィー技術を適用し、絶縁膜５の上部にレジストパターン（図示省略）を形成する。次いで、このレジストパターンをマスクに用いたドライエッチングにより絶縁膜５をパターニングしてハードマスク５ａを形成する。
【００１８】
次に、レジストパターンを除去し、ハードマスク５ａ上からのドライエッチングによりゲート電極層４をパターニングしてゲート電極４ａを形成する。尚、ゲート電極４ａの線幅は、最小で数ｎｍ〜十数ｎｍに形成されることとする。
【００１９】
次に図１（２）に示すように、ゲート電極４ａおよび絶縁膜５の側壁に、サイドウォール形状のオフセットスペーサ６を形成する。このオフセットスペーサ６は、絶縁性材料からなり、例えば窒化シリコン膜のような絶縁性材料からなり、ゲート電極４ａおよびハードマスク５ａの側壁に膜厚１ｎｍ〜１０ｎｍの薄膜状で形成されることとする。
【００２０】
次に図１（３）に示すように、オフセットスペーサ６のさらに外側に、ダミーサイドウォール７を形成する。ダミーサイドウォール７は、オフセットスペーサ６に対して選択的に除去可能な材料膜で形成されることとし、例えば酸化シリコン膜をエッチバックして形成されることとする。尚、ダミーサイドウォール７は、最終的にはエッチング除去されるため、オフセットスペーサ６に対して選択的に除去可能な材料であれば、導電性材料からなるものであっても良い。
【００２１】
次に図１（４）に示すように、ダミーサイドウォール７、ハードマスク５ａ、および素子分離領域２をマスクにして、シリコン基板１の露出している部分をエッチングによって掘下げる、いわゆるリセスエッチングを行う。これにより、ゲート電極４ａの両脇におけるシリコン基板１の表面側に、掘下げパターンａを形成する。
【００２２】
次に図２（１）に示すように、掘下げパターンａ内に、シリコン基板１とは格子定数の異なる化合物半導体層１１を、第１半導体層としてシリコン基板１の露出面上にエピタキシャル成長させる。この化合物半導体層１１は、ソース／ドレイン（Ｓ／Ｄ）を構成するものとなる。
【００２３】
この際、ここで形成する半導体装置が、ｎ型トランジスタである場合には、化合物半導体層１１としてＳｉＣ層をエピタキシャル成長させる。このＳｉＣ層に対しては、ヒ素（Ａｓ）やリン（Ｐ）などのｎ型の不純物を導入しながらエピタキシャル成長を行う。一方、ここで形成する半導体装置が、ｐ型トランジスタである場合には、化合物半導体層１１としてＳｉＧｅ層をエピタキシャル成長させる。また、このＳｉＧｅ層に対しては、ホウ素（Ｂ）などのｐ型の不純物を導入しながらエピタキシャル成長を行う。
【００２４】
尚、以上のエピタキシャル成長による化合物半導体層１１の形成では、化合物半導体層１１を形成する必要のないアクティブ領域を、保護膜で覆っておくこととする。このような保護膜として、ダミーサイドウォール７を構成する酸化シリコン膜を用いることができる。この場合、上記ダミーサイドウォール７の形成において、化合物半導体層を形成する必要のないアクティブ領域では、酸化シリコン膜をエッチバックせずにそのまま保護膜として残すこととする。
【００２５】
次に図２（２）に示すように、酸化シリコンからなるダミーサイドウォール７をウェットエッチングによって除去する。これにより、窒化シリコンからなるオフセットスペーサ６およびダミーサイドウォール７の下層のシリコン基板１を露出させる。
【００２６】
次に図２（３）に示すように、シリコン基板１および化合物半導体層１１の露出面上に、第２半導体層としてシリコン層１３をエピタキシャル成長によって積上げ形成する。この積上げシリコン層１３は、５ｎｍ〜３０ｎｍの膜厚で形成されることとする。また、素子分離領域２上にも乗り上げる状態で形成する。この際、素子分離領域２上への積上げシリコン層１３のせり出し幅は、できる限り少ないほうが望ましく、多くても20nm以下にする。
【００２７】
このような積上げシリコン層１３は、化合物半導体層１１と共にソース／ドレインの一部を構成するように、不純物を含有させる。積上げシリコン層１３への不純物の導入は、積上げシリコン層１３をエピタキシャル成長によって形成した後に、イオン注入によって不純物を導入するか、予め不純物が導入された積上げシリコン層１３をエピタキシャル成長によって形成しても良い。この際、ここで形成する半導体装置が、ｎ型トランジスタである場合には、積上げシリコン層１３には、ヒ素（Ａｓ）やリン（Ｐ）などのｎ型の不純物を導入することとし、その不純物濃度は１×１０19〜１×１０20個/ｃｍ3とする。一方、ここで形成する半導体装置が、ｐ型トランジスタである場合には、積上げシリコン層１３にはホウ素（Ｂ）やインジウム（Ｉｎ）などのｐ型の不純物を導入することし、その不純物濃度はその不純物濃度は１×１０19〜１×１０20個/ｃｍ3とする。
【００２８】
次に図２（４）に示すように、ゲート電極４ａの側壁に、窒化シリコンからなるオフセットスペーサ６を介して絶縁性材料からなる第２のサイドウォール１５を形成する。このサイドウォール１５は、例えば酸化シリコン膜をエッチバックすることによって形成する。またこの工程では、ゲート電極４ａ上の窒化シリコン膜からなる絶縁膜５を除去するためのエッチングを行うことにより、ポリシリコンまたはアモルファスシリコンからなるゲート電極４ａを露出させる。
【００２９】
次いで、ゲート電極４ａおよび積上げシリコン層１３の露出面からのイオン注入により、ゲート電極４ａおよび積上げシリコン層１３の一部を低抵抗化する。この際、サイドウォール１５がマスクとなり、ゲート電極４ａに近い積上げシリコン層１３分部は、自己整合的に不純物が導入されない低濃度のエクステンション領域１３ａとして残される。また、不純物が導入された部分は、高濃度のソース／ドレイン領域１３ｂとなる。
【００３０】
その後は、図３に示すように、ゲート電極４ａの露出面および積上げシリコン層１３の露出面に、コンタクト抵抗低減のためのシリサイド層１７をセルフアラインで成長させる。以降の工程は、ここでの図示は省略したが、一般的な層間絶縁膜の形成、層間絶縁膜を介してのＭＯＳトランジスタへのコンタクトの形成、さらには層間絶縁膜上へのメタル配線の形成を行い、ＭＯＳトランジスタ構成の半導体装置Ｔｒ１の製造工程を終了させる。
【００３１】
以上のようにして得られた半導体装置Ｔｒ１は次のように構成されたものになる。
【００３２】
すなわち、シリコン基板１上にゲート絶縁膜３を介してゲート電極４ａが設けられ、これらの側壁に絶縁性のサイドウォールとしてオフセットスペーサ６が設けられている。また、オフセットスペーサ６との間に間隔を保った状態で、シリコン基板１の表面側に設けられた掘り込みパターンａ内には、エピタキシャル成長によって形成された化合物半導体層１１が設けられている。さらに、オフセットスペーサ６によってゲート電極４ａと絶縁された状態で、シリコン基板１上および化合物半導体層１１上に、第１半導体層上にエピタキシャル成長によって形成された積上げシリコン層１３が設けられている。
【００３３】
また、積上げシリコン層１３は、素子分離領域２の端部上に積層されている。一方、積上げシリコン層１３上におけるゲート電極４ａの側壁には、オフセットスペーサ６を介して絶縁性材料からなるサイドウォール１５が設けられている。そして、積上げシリコン層１３中の不純物濃度が、サイドウォール１５の下部、すなわちゲート電極４ａに近接する分部で、低濃度となっている。つまり、この積上げシリコン層１３は、化合物半導体層１１と共にソース／ドレインの一部を構成するものであるため、特に上記のようにゲート電極４ａに近接する分部が、不純物濃度が低濃度のエクステンション層１３ａとなっているのである。
【００３４】
そして、サイドウォール１５あら露出する前記第２半導体層の表面には、シリサイド層１７が設けられている。これにより、ソース／ドレインを構成する積上げシリコン層１３および化合物半導体層１１に対するコンタクト抵抗の低減を図っている。
【００３５】
以上のような構成の半導体装置Ｔｒ１では、シリコン基板１の掘り込みパターンａ内に化合物半導体層１１をエピタキシャル成長によって形成したことにより、ゲート電極４ａ下のチャネル領域に対して応力が印加され、チャネル領域におけるキャリア移動度が高められる。
【００３６】
さらに、化合物半導体層１１は、ゲート電極４ａ側壁のオフセットスペーサ６との間に間隔を保って配置されており、この間隔部分に露出するシリコン基板１上に積上げシリコン層１３が積上げ形成されており、チャネル領域に対しては化合物半導体層１１よりも積上げ形成した積上げシリコン層１３のエクステンション１３ａが最も近接して配置されることになる。したがって、ソース／ドレインの接合深さが浅く保たれ、短チャネル効果が抑制される。
【００３７】
この結果、ＭＯＳ型の半導体装置Ｔｒ１おけるさらなる高機能化を達成することが可能になる。
【００３８】
またさらに、積上げシリコン層１３は、素子分離領域２の端部上に積層されていることから、この表面にシリサイド層１７を形成する際に、化合物半導体層１１の端部を積上げシリコン層１３によって充分に保護することができる。つまり、化合物半導体層１１の形成においては、化合物半導体層１１を構成する化合物の組成比（Ｓｉ：ＧＥまたはＳｉ：Ｃ）によって、側壁がテーパ形状で形成される場合がある。このような場合、素子分離領域２と化合物半導体層１１との境界部分では、化合物半導体層１１の膜厚が充分ではない。このため、化合物半導体層１１上を積上げシリコン層１３で覆い、さらにこの積上げシリコン層１３を素子分離領域２にオーバーラップさせることで、積上げシリコン層１３を保護膜としてシリサイド層１７を形成することが可能になるのである。これにより、シリサイド層１７がシリコン基板１に達して接合リークが発生することを防止できる。
【００３９】
また、化合物半導体層１１上を積上げシリコン層１３で覆い、この表面にシリサイド層１７を成長させる構成であるため、化合物半導体層１１表面のシリサイド化とは異なり、シリサイド層１７の形成において凝集が発生することはない。したがって、安定したシリサイド層１７の形成を行うことが可能である。
【００４０】
＜第２実施形態＞
【００４１】
先ず、第１実施形態において図１（１）〜図２（３）を用いて説明したと同様の工程を行う。これにより、図４（１）に示すように、シリコン基板１の表面側に掘下げパターンａを形成し、この内部にシリコン基板１とは格子定数の異なる化合物半導体層１１を、シリコン基板１の露出面上にエピタキシャル成長によって形成し、さらに積上げシリコン層１３を形成するまでを行う。
【００４２】
次に、図４（２）に示すように、ゲート電極４ａの側壁に、窒化シリコンからなる絶縁性のオフセットスペーサ６を介して絶縁性のサイドウォール（第２のサイドウォール）２１を形成する。このサイドウォール２１は、例えば酸化シリコン膜をエッチバックすることによって形成する。この際、ゲート電極４ａ上の窒化シリコン膜からなるマスクパターン５ａは、そのまま残して良い。
【００４３】
次いで、ゲート電極４ａおよび積上げシリコン層１３の露出面からのイオン注入により、積上げシリコン層１３の一部を低抵抗化する。この際、サイドウォール２１がマスクとなり、ゲート電極４ａに近い積上げシリコン層１３分部は、自己整合的に不純物が導入されない低濃度のエクステンション領域１３ａとして残されることは、第１実施形態と同様である。
【００４４】
次いで、ゲート電極４ａおよび積上げシリコン層１３の露出面からのイオン注入により、ゲート電極４ａおよび積上げシリコン層１３の一部を低抵抗化する。この際、サイドウォール２１がマスクとなり、ゲート電極４ａに近い積上げシリコン層１３分部は、自己整合的に不純物が導入されない低濃度のエクステンション領域１３ａとして残される。また、不純物が導入された部分は、高濃度のソース／ドレイン領域１３ｂとなる。
【００４５】
次に、図４（３）に示すように、積上げシリコン層１３の露出面に、コンタクト抵抗低減のためのシリサイド層２３をセルフアラインで成長させる。
【００４６】
その後、図４（４）に示すように、ゲート電極４ａおよび絶縁膜５を埋め込む状態で層間絶縁膜２５を成膜する。そして、ゲート電極４ａが露出するまで、層間絶縁膜２５、ハードマスク５ａ、オフセットスペーサ６、サイドウォール２１をＣＭＰ研磨する。
【００４７】
次に図５（１）に示すように、ゲート電極４ａおよびゲート絶縁膜３をダミーパターンとして選択的にエッチング除去する。これにより、エッチング部分に溝パターン２７を形成し、その底面にシリコン基板１を露出させる。この際、酸化シリコンからなるダミーのゲート絶縁膜３の除去は、窒化シリコンからなるオフセットスペーサ６をマスクにして積上げシリコン層１３を保護しつつ、フッ酸を用いたウェットエッチングによって行う。
【００４８】
その後、図５（２）に示すように、溝パターン２７の内壁を覆う状態で、新たなゲート絶縁膜２９として、高誘電率（Ｈｉｇｈ−ｋ）の絶縁性材料膜を成膜する。
【００４９】
次に、図５（３）に示すように、溝パターン２７内を埋め込む状態で、ゲート絶縁膜２９上にゲート電極膜３１を成膜する。このゲート電極膜３１は、金属または金属化合物からなる膜を積層または単層構造で形成する。
【００５０】
その後、図５（４）に示すように、溝パターン２７内のみにゲート電極膜３１が残るようにゲート電極膜３１をＣＭＰ研磨し、ダマシン構造の埋め込みゲート電極３１ａを形成する。さらに、高誘電率（Ｈｉｇｈ−ｋ）材料からなるゲート絶縁膜２９をＣＭＰ研磨することで、層間絶縁膜２５上の余分な高誘電率（Ｈｉｇｈ−ｋ）材料を除去することが好ましい。
【００５１】
その後は、ここでの図示は省略したが、一般的な層間絶縁膜の形成、層間絶縁膜を介してのシリサイド層２３へのコンタクトの形成、さらには層間絶縁膜上へのメタル配線の形成を行い、半導体装置Ｔｒ２の製造工程を終了させる。
【００５２】
以上のようにして得られた半導体装置Ｔｒ２は、ゲート電極３１ａが埋め込みゲート電極であって、金属材料で構成されたものとすることができる。
【００５３】
また、第１実施形態で得られた半導体装置（Ｔｒ１)と同様に、シリコン基板１の掘り込みパターンａ内に化合物半導体層１１がエピタキシャル成長によって形成されていることにより、ゲート電極４ａ下のチャネル領域に対して応力が印加され、チャネル領域におけるキャリア移動度が高められる。さらに、化合物半導体層１１は、ゲート電極４ａ側壁のオフセットスペーサ６との間に間隔を保って配置されており、この間隔部分に露出するシリコン基板１上に積上げシリコン層１３が積上げ形成されており、チャネル領域に対しては化合物半導体層１１よりも積上げ形成した積上げシリコン層１３のエクステンション１３ａが最も近接して配置されることになる。したがって、ソース／ドレインの接合深さが浅く保たれ、短チャネル効果が抑制される。
【００５４】
この結果、第１実施形態と同様にＭＯＳ型の半導体装置Ｔｒ１おけるさらなる高機能化を達成することが可能になる。
【００５５】
またさらに、積上げシリコン層１３は、素子分離領域２の端部上に積層され、この表面にシリサイド層１７が形成されていることから、第１実施形態と同様に、シリサイド層１７がシリコン基板１に達して接合リークが発生することを防止でき、また安定したシリサイド層１７の形成を行うことが可能である。
【００５６】
そして特に本第２実施形態では、埋め込みゲート電極３１ａの形成に際し、図５(１)で説明したように、ダミーのゲート絶縁膜３を除去するフッ酸処理の際には、窒化シリコンからなるオフセットスペーサ６によって積上げシリコン層１３が保護されるため、この積上げシリコン層１３で構成されるエクステンション１３ａにダメージが加わることを防止できる。
【００５７】
尚、第２実施形態においては、オフセットスペーサ６を絶縁性材料で構成してこれを残す構成とした。しかしながら、エクステンション１３ａへのダメージを考慮しなくて良い場合には、図５（１）で説明した工程で、ダミーのゲート電極４ａおよびゲート絶縁膜３を除去した後、オフセットスペーサ６を選択的に除去し、溝パターン２７の側壁にサイドウォール２１および積上げシリコン層１３を露出させ、これらの溝パターン２７の内壁を酸化処理してなるゲート絶縁膜を形成しても良い。これにより、ゲート絶縁膜と接触するエピで形成したエクステンション１３ａ部分に、トランジスタ動作時に蓄積される電荷が増えるためトランジスタの駆動能力を上げることができる。
【図面の簡単な説明】
【００５８】
【図１】第１実施形態の製造方法を説明する断面工程図（その１）である。
【図２】第１実施形態の製造方法を説明する断面工程図（その２）である。
【図３】第１実施形態の製造方法を説明する断面工程図（その３）である。
【図４】第２実施形態の製造方法を説明する断面工程図（その１）である。
【図５】第２実施形態の製造方法を説明する断面工程図（その２）である。
【符号の説明】
【００５９】
１…シリコン基板（半導体基板）、２…素子分離領域、３…ゲート絶縁膜、４ａ…ゲート電極、６…ダミーサイドウォール、７…ダミーサイドウォール、１１…化合物半導体層（第１半導体層）、１３…積上げシリコン層（第２半導体層）、Ｓ／Ｄ…ソース／ドレイン、１５，２１…サイドウォール(第２のサイドウォール）、１７，２３…シリサイド層、２５…層間絶縁膜、２９…新たなゲート絶縁膜、３１ａ…新たなゲート電極、ａ…掘り込みパターン、Ｔｒ１，Ｔｒ２…半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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