(57)【要約】【課題】ダイＤと基板との貼り合わせ精度を高める。【解決手段】基体層１に素子４６，４７の少なくとも一部を形成する工程と、剥離層２８を形成する工程と、平坦化膜３１を形成する工程と、基体層１を分断領域４４で分断してダイＤを形成する工程と、ダイＤを平坦化膜３１の表面において基板に貼り付ける工程と、基体層１の一部を剥離層２８に沿って分離除去する工程とを行う。そして、ダイＤを形成する工程の前に、平坦化膜３１の表面に開口すると共に剥離層２８よりも平坦化膜３１とは反対側に底面を有する凹溝５２を、凹溝５２の底面に分断領域４４の少なくとも一部が含まれるように形成する工程を行う。【選択図】図１９
2008066566.tif 000002
【特許請求の範囲】
【請求項１】
基体層に素子の少なくとも一部を形成する工程と、
前記基体層に対し、離用物質をイオン注入して剥離層を形成する工程と、
前記素子の少なくとも一部を覆うように、平坦な表面を有する平坦化膜を形成する工程と、
前記剥離層が形成された基体層を、前記基体層の厚み方向に所定の分断領域で分断することにより、前記素子の少なくとも一部を有するダイを形成する工程と、
前記ダイを前記平坦化膜の表面において基板に貼り付ける工程と、
前記基板に貼り付けられたダイにおける前記基体層の一部を前記剥離層に沿って分離除去する工程とを備え、
前記ダイを形成する工程の前に行われ、前記平坦化膜の表面に開口する凹溝を、前記凹溝の底面に前記分断領域の少なくとも一部が含まれるように形成する工程を備えている
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１において、
前記凹溝は、前記剥離層よりも前記平坦化膜とは反対側に底面を有する
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１において、
前記基板は、ガラス基板又はシリコン基板である
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１において、
前記基体層は、シリコン層、ゲルマニウム層、II−VI族化合物半導体層又はその混晶層、III−V族化合物半導体層又はその混晶層、IV−IV族化合物半導体層又はその混晶層、ＬｉＮｂＯ３層、ＬａＡｌＯ３層、及びＳｒＴｉＯ３層のいずれか１つである
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１において、
前記剥離用物質は、水素及び不活性元素の少なくとも一方である
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１において、
前記平坦化膜は、前記基体層上に形成した絶縁膜をＣＭＰ法によって平坦化する
ことを特徴とする半導体装置の製造方法。
【請求項７】
活性領域が形成される複数の第１領域と、該各第１領域同士の間にそれぞれ設けられて素子分離領域が形成される第２領域とを有する半導体装置を製造する方法であって、
基体層の前記第１領域に素子の少なくとも一部を形成する工程と、
前記基体層に対し、剥離用物質をイオン注入して剥離層を形成する工程と、
前記素子の少なくとも一部を覆うように、平坦な表面を有する平坦化膜を形成する工程と、
前記剥離層が形成された基体層を、前記基体層の厚み方向に所定の分断領域で分断することにより、前記素子の少なくとも一部を有するダイを形成する工程と、
前記ダイを前記平坦化膜の表面において基板に貼り付ける工程と、
前記基板に貼り付けられたダイにおける前記基体層の一部を前記剥離層に沿って分離除去する工程とを備え、
前記ダイを形成する工程の前に行われ、前記平坦化膜の表面に開口する凹溝を、前記凹溝の底面に前記分断領域の少なくとも一部が含まれるように形成する工程をさらに備えている
ことを特徴とする半導体装置の製造方法。
【請求項８】
請求項７において、
前記凹溝は、前記剥離層よりも前記平坦化膜とは反対側に底面を有する
ことを特徴とする半導体装置の製造方法。
【請求項９】
請求項７において、
前記第１領域は、第１の活性領域と第２の活性領域とを有し、
前記第２の活性領域となる領域にレジストマスクを形成した状態で、前記第１の活性領域となる領域にＮ型不純物元素をイオン注入する工程と、
前記第１の活性領域となる領域にレジストマスクを形成した状態で、前記第２の活性領域となる領域にＰ型不純物元素をイオン注入する工程とを備えている
ことを特徴とする半導体装置の製造方法。
【請求項１０】
請求項７において、
前記第１領域は、第１の活性領域と第２の活性領域とを有し、
前記第１の活性領域となる領域及び前記第２の活性領域となる領域の双方に対し、同時にＮ型不純物元素をイオン注入する工程と、
前記第１の活性領域となる領域にレジストマスクを形成した状態で、前記第２の活性領域となる領域にＰ型不純物元素をイオン注入する工程とを備えている
ことを特徴とする半導体装置の製造方法。
【請求項１１】
請求項７において、
前記第１領域は、第１の活性領域と第２の活性領域とを有し、
前記第２の活性領域となる領域にレジストマスクを形成した状態で、前記第１の活性領域となる領域にＮ型不純物元素をイオン注入する工程と、
前記第１の活性領域となる領域及び前記第２の活性領域となる領域の双方に対し、同時にＰ型不純物元素をイオン注入する工程とを備えている
ことを特徴とする半導体装置の製造方法。
【請求項１２】
請求項７〜１１の何れか１つにおいて、
前記第１領域の表面にゲート酸化膜を形成する工程と、
前記第１領域の前記ゲート酸化膜上にゲート電極を形成する工程を備えている
ことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２において、
前記ゲート電極はポリシリコンによって形成する
ことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項７において、
前記基板は、ガラス基板又はシリコン基板である
ことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項７において、
前記基体層は、シリコン層、ゲルマニウム層、II−VI族化合物半導体層又はその混晶層、III−V族化合物半導体層又はその混晶層、IV−IV族化合物半導体層又はその混晶層、ＬｉＮｂＯ３層、ＬａＡｌＯ３層、及びＳｒＴｉＯ３層のいずれか１つである
ことを特徴とする半導体装置の製造方法。
【請求項１６】
請求項７において、
前記剥離用物質は、水素及び不活性元素の少なくとも一方である
ことを特徴とする半導体装置の製造方法。
【請求項１７】
請求項７において、
前記平坦化膜は、前記第１領域及び前記第２領域上に形成した絶縁膜をＣＭＰ法によって平坦化する
ことを特徴とする半導体装置の製造方法。
【請求項１８】
請求項７において、
前記第１領域には、ＭＯＳトランジスタが形成されている
ことを特徴とする半導体装置の製造方法。
【請求項１９】
素子の少なくとも一部が平坦化膜により覆われたダイと、
前記平坦化膜を介して前記ダイが貼り付けられた基板とを備えた半導体装置であって、
前記ダイの側面は、フォトリソグラフィ及びエッチングによって平面状に形成されている
ことを特徴とする半導体装置。
【請求項２０】
請求項１９において、
前記基板は、ガラス基板又はシリコン基板である
ことを特徴とする半導体装置。
【請求項２１】
請求項１９において、
前記基体層は、シリコン層、ゲルマニウム層、II−VI族化合物半導体層又はその混晶層、III−V族化合物半導体層又はその混晶層、IV−IV族化合物半導体層又はその混晶層、ＬｉＮｂＯ３層、ＬａＡｌＯ３層、及びＳｒＴｉＯ３層のいずれか１つである
ことを特徴とする半導体装置。
【請求項２２】
請求項１９において、
前記剥離用物質は、水素及び不活性元素の少なくとも一方である
ことを特徴とする半導体装置。
【請求項２３】
活性領域が形成された複数の第１領域と、該各第１領域同士の間にそれぞれ設けられて素子分離領域が形成された第２領域とを有する半導体装置であって、
前記第１領域に形成された素子の少なくとも一部と、
前記素子の少なくとも一部が平坦化膜により覆われたダイと、
前記平坦化膜を介して前記ダイが貼り付けられた基板とを備え、
前記ダイの側面は、フォトリソグラフィ及びエッチングによって平面状に形成されている
ことを特徴とする半導体装置。
【請求項２４】
請求項２３において、
前記第１領域は、第１の活性領域と第２の活性領域とを有し、
前記第１の活性領域にはＮ型不純物元素が含まれる一方、前記第２の活性領域にはＰ型不純物元素が含まれている
ことを特徴とする半導体装置。
【請求項２５】
請求項２３において、
前記第１領域は、第１の活性領域と第２の活性領域とを有し、
前記第１の活性領域にはＮ型不純物元素が含まれる一方、前記第２の活性領域にはＮ型不純物元素及びＰ型不純物元素が含まれている
ことを特徴とする半導体装置。
【請求項２６】
請求項２３において、
前記第１領域は、第１の活性領域と第２の活性領域とを有し、
前記第１の活性領域にはＮ型不純物元素及びＰ型不純物元素が含まれる一方、前記第２の活性領域にはＰ型不純物元素が含まれている
ことを特徴とする半導体装置。
【請求項２７】
請求項２３において、
前記基板は、ガラス基板又はシリコン基板である
ことを特徴とする半導体装置。
【請求項２８】
請求項２３において、
前記基体層は、シリコン層、ゲルマニウム層、II−VI族化合物半導体層又はその混晶層、III−V族化合物半導体層又はその混晶層、IV−IV族化合物半導体層又はその混晶層、ＬｉＮｂＯ３層、ＬａＡｌＯ３層、及びＳｒＴｉＯ３層のいずれか１つである
ことを特徴とする半導体装置。
【請求項２９】
請求項２３において、
前記剥離用物質は、水素及び不活性元素の少なくとも一方である
ことを特徴とする半導体装置。
【請求項３０】
請求項２３において、
前記第１領域には、ＭＯＳトランジスタが形成されている
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来より、絶縁層の表面に単結晶シリコン層が形成されたシリコン基板であるＳＯＩ（Silicon on Insulator）が知られている。ＳＯＩ基板上にトランジスタ等のデバイスを形成することにより、寄生容量を低減すると共に絶縁抵抗を高くできる。すなわち、デバイスの高性能化や高集積化を図ることができる。上記絶縁層は、例えばシリコン酸化膜（ＳｉＯ２）により形成されている。
【０００３】
上記ＳＯＩ基板は、デバイスの動作速度を高めると共に寄生容量をさらに低減する観点から、単結晶シリコン層の膜厚を薄くすることが望ましい。一般に、ＳＯＩ基板の形成方法としては、機械研磨や化学的機械研磨（Chemical Mechanical Polishing：ＣＭＰ）や、ポーラスシリコンを利用した方法等、種々の方法が知られている。例えば水素注入による方法の例として、半導体基板の内部に水素を注入し、これは別の他の基板に貼り合わせた後に、熱処理を行うことによって半導体基板を水素注入層に沿って分離し、別基板上に転写するスマートカット法がブルエル（Bruel）によって提案されている（非特許文献１及び非特許文献２等を参照）。
【０００４】
この技術によって、絶縁層の表面に単結晶シリコン層が形成されたシリコン基板であるＳＯＩ基板を形成できる。このような基板構造上にトランジスタ等のデバイスを形成することで、寄生容量を低減できると共に絶縁抵抗を高くできるため、デバイスの高性能化や高集積化を図ることができる。
【非特許文献１】Electronics Letters,Vol.31,No.14,1995,pp.1201
【非特許文献２】JJAP,Vol.36(1997)pp.1636
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者らは、ＭＯＳトランジスタ等の半導体素子の少なくとも一部を形成した半導体基板に対し、水素注入層を形成して半導体基板の一部を分離することにより、半導体素子を他の基板上に薄膜化して製造できることを見出した。そして、上記他の基板を透明基板とすることによって、半導体層が薄膜化された半導体装置を、液晶表示装置に適用することが可能となる。
【０００６】
半導体デバイス部が形成された半導体基板上には複数のダイが形成されているので、各ダイを他の基板上のそれぞれ所定の位置に薄膜化して形成する場合には、半導体基板をダイシングにより個々のダイに分割する。その後各ダイを他の基板上の所定の位置に位置合わせして貼り合わせた後に水素注入層に沿ってシリコン層の一部を分離して半導体デバイス部を他の基板上に薄膜化して形成する。
【０００７】
ところで、ダイシング工程では、半導体基板をダイシングブレードで切断するときに、大量のダイシング屑を発生する。このとき、ダイシング切断部付近のＳｉダイの表面には、そのダイシング屑等のダストが付着し易い。また、その後の洗浄工程においても上記ダストを十分に除去することは難しく、ダイシング切断部付近にダストが残りやすい。一方、レーザーダイシング等によりＳｉダイを分断する方法によれば、ダストの発生を抑制できるのであるが、レーザーダイシング装置自体が高価であるため、製造コストの上昇を招いてしまう。
【０００８】
図２８は、ガラス基板１０１にダイシングされたＳｉダイ１０２が貼り合わされた状態を示す断面図である。Ｓｉダイのダイシングエッジ１０３は、ダイシングカットされることにより、その端面が荒れており、洗浄工程で除去できなかったダスト１０４がダイシングエッジ付近に残留し易い。そのため、ガラス基板１０１とＳｉダイ１０２とを貼り合わせる際に、その間にダスト１０４が介在して、良好な貼り合わせができなくなる。そうして、ガラス基板１０１とＳｉダイ１０２との間には、ダスト１０４の位置を中心として広がる隙間領域１０５が生じることとなる。
【０００９】
ガラス基板１０１の表面の法線方向から見たダスト１０４の位置から隙間領域１０５の端までの距離１０６は、ダスト１０４の厚み、ガラス基板１０１及びＳｉダイ１０２の貼り合わせ強度、各基板の厚み、ヤング率、及びポアソン比等から計算することができる。
【００１０】
例えば、ダストの厚みが０．３μｍで貼り合わせ強度が１５０ｍＪ／ｍ２であり、Ｓｉ基板については、ヤング率が１．０７×１０１１Ｎ／ｍ２であり，ポアソン比が０．２９であり，基板厚みが６２５μｍであるとする。さらに、ガラス基板については、ヤング率が７．１３×１０１０Ｎ／ｍ２であり，ポアソン比が０．２２であり，基板厚みが７００μｍであるとする。この場合、距離１０６は１ｍｍ程度と非常に大きくなり、ダイシングエッジから１ｍｍ程度内側の領域では、上記ガラス基板１０１とＳｉダイ１０２とを良好に貼り合わせることができなくなってしまう。
【００１１】
また、ガラス基板に貼り合わせるＳｉダイの側端部の位置制御がダイシングの加工精度により左右されるため、貼り合わせの位置精度自体を高めることが難しく、貼り合わせマージンを大きく取る必要もある。
【００１２】
本発明は、斯かる諸点に鑑みてなされたものであり、その主たる目的とするところは、ダイと基板との貼り合わせが、ダイの外周領域においてダストにより阻害されないようにして、その貼り合わせ精度を高めようとすることにある。
【課題を解決するための手段】
【００１３】
上記の目的を達成するために、本発明では以下の手段を講じた。
【００１４】
本発明に係る半導体装置の製造方法は、基体層に素子の少なくとも一部を形成する工程と、前記基体層に対し、剥離用物質をイオン注入して剥離層を形成する工程と、前記素子の少なくとも一部を覆うように、平坦な表面を有する平坦化膜を形成する工程と、前記剥離層が形成された基体層を、前記基体層の厚み方向に所定の分断領域で分断することにより、前記素子の少なくとも一部を有するダイを形成する工程と、前記ダイを前記平坦化膜の表面において基板に貼り付ける工程と、前記基板に貼り付けられたダイにおける前記基体層の一部を前記剥離層に沿って分離除去する工程とを備え、前記ダイを形成する工程の前に行われ、前記平坦化膜の表面に開口する凹溝を、前記凹溝の底面に前記分断領域の少なくとも一部が含まれるように形成する工程を備えている。
【００１５】
前記凹溝は、前記剥離層よりも前記平坦化膜とは反対側に底面を有することが望ましい。
【００１６】
前記基板は、ガラス基板又はシリコン基板であることが好ましい。
【００１７】
前記基体層は、シリコン層、ゲルマニウム層、II−VI族化合物半導体層又はその混晶層、III−V族化合物半導体層又はその混晶層、IV−IV族化合物半導体層又はその混晶層、ＬｉＮｂＯ３層、ＬａＡｌＯ３層、及びＳｒＴｉＯ３層のいずれか１つであってもよい。
【００１８】
前記剥離用物質は、水素及び不活性元素の少なくとも一方であることが好ましい。
【００１９】
前記平坦化膜は、前記基体層上に形成した絶縁膜をＣＭＰ法によって平坦化してもよい。
【００２０】
また、本発明に係る半導体装置の製造方法は、活性領域が形成される複数の第１領域と、該各第１領域同士の間にそれぞれ設けられて素子分離領域が形成される第２領域とを有する半導体装置を製造する方法であって、基体層の前記第１領域に素子の少なくとも一部を形成する工程と、前記基体層に対し、剥離用物質をイオン注入して剥離層を形成する工程と、前記素子の少なくとも一部を覆うように、平坦な表面を有する平坦化膜を形成する工程と、前記剥離層が形成された基体層を、前記基体層の厚み方向に所定の分断領域で分断することにより、前記素子の少なくとも一部を有するダイを形成する工程と、前記ダイを前記平坦化膜の表面において基板に貼り付ける工程と、前記基板に貼り付けられたダイにおける前記基体層の一部を前記剥離層に沿って分離除去する工程とを備え、前記ダイを形成する工程の前に行われ、前記平坦化膜の表面に開口する凹溝を、前記凹溝の底面に前記分断領域の少なくとも一部が含まれるように形成する工程をさらに備えている。
【００２１】
前記凹溝は、前記剥離層よりも前記平坦化膜とは反対側に底面を有することが望ましい。
【００２２】
前記第１領域は、第１の活性領域と第２の活性領域とを有し、前記第２の活性領域となる領域にレジストマスクを形成した状態で、前記第１の活性領域となる領域にＮ型不純物元素をイオン注入する工程と、前記第１の活性領域となる領域にレジストマスクを形成した状態で、前記第２の活性領域となる領域にＰ型不純物元素をイオン注入する工程とを備えていてもよい。
【００２３】
前記第１領域は、第１の活性領域と第２の活性領域とを有し、前記第１の活性領域となる領域及び前記第２の活性領域となる領域の双方に対し、同時にＮ型不純物元素をイオン注入する工程と、前記第１の活性領域となる領域にレジストマスクを形成した状態で、前記第２の活性領域となる領域にＰ型不純物元素をイオン注入する工程とを備えていてもよい。
【００２４】
前記第１領域は、第１の活性領域と第２の活性領域とを有し、前記第２の活性領域となる領域にレジストマスクを形成した状態で、前記第１の活性領域となる領域にＮ型不純物元素をイオン注入する工程と、前記第１の活性領域となる領域及び前記第２の活性領域となる領域の双方に対し、同時にＰ型不純物元素をイオン注入する工程とを備えていてもよい。
【００２５】
前記第１領域の表面にゲート酸化膜を形成する工程と、前記第１領域の前記ゲート酸化膜上にゲート電極を形成する工程を備えていてもよい。
【００２６】
前記ゲート電極はポリシリコンによって形成してもよい。
【００２７】
前記基板は、ガラス基板又はシリコン基板であることが好ましい。
【００２８】
前記基体層は、シリコン層、ゲルマニウム層、II−VI族化合物半導体層又はその混晶層、III−V族化合物半導体層又はその混晶層、IV−IV族化合物半導体層又はその混晶層、ＬｉＮｂＯ３層、ＬａＡｌＯ３層、及びＳｒＴｉＯ３層のいずれか１つであってもよい。
【００２９】
前記剥離用物質は、水素及び不活性元素の少なくとも一方であることが好ましい。
【００３０】
前記平坦化膜は、前記第１領域及び前記第２領域上に形成した絶縁膜をＣＭＰ法によって平坦化してもよい。
【００３１】
前記第１領域には、ＭＯＳトランジスタが形成されていてもよい。
【００３２】
また、本発明に係る半導体装置は、素子の少なくとも一部が平坦化膜により覆われたダイと、前記平坦化膜を介して前記ダイが貼り付けられた基板とを備えた半導体装置であって、前記ダイの側面は、フォトリソグラフィ及びエッチングによって平面状に形成されている。
【００３３】
前記基板は、ガラス基板又はシリコン基板であることが好ましい。
【００３４】
前記基体層は、シリコン層、ゲルマニウム層、II−VI族化合物半導体層又はその混晶層、III−V族化合物半導体層又はその混晶層、IV−IV族化合物半導体層又はその混晶層、ＬｉＮｂＯ３層、ＬａＡｌＯ３層、及びＳｒＴｉＯ３層のいずれか１つであってもよい。
【００３５】
前記剥離用物質は、水素及び不活性元素の少なくとも一方であることが好ましい。
【００３６】
また、本発明に係る半導体装置は、活性領域が形成された複数の第１領域と、該各第１領域同士の間にそれぞれ設けられて素子分離領域が形成された第２領域とを有する半導体装置であって、前記第１領域に形成された素子の少なくとも一部と、前記素子の少なくとも一部が平坦化膜により覆われたダイと、前記平坦化膜を介して前記ダイが貼り付けられた基板とを備え、前記ダイの側面は、フォトリソグラフィ及びエッチングによって平面状に形成されている。
【００３７】
前記第１領域は、第１の活性領域と第２の活性領域とを有し、前記第１の活性領域にはＮ型不純物元素が含まれる一方、前記第２の活性領域にはＰ型不純物元素が含まれていてもよい。
【００３８】
前記第１領域は、第１の活性領域と第２の活性領域とを有し、前記第１の活性領域にはＮ型不純物元素が含まれる一方、前記第２の活性領域にはＮ型不純物元素及びＰ型不純物元素が含まれていてもよい。
【００３９】
前記第１領域は、第１の活性領域と第２の活性領域とを有し、前記第１の活性領域にはＮ型不純物元素及びＰ型不純物元素が含まれる一方、前記第２の活性領域にはＰ型不純物元素が含まれていてもよい。
【００４０】
前記基板は、ガラス基板又はシリコン基板であることが好ましい。
【００４１】
前記基体層は、シリコン層、ゲルマニウム層、II−VI族化合物半導体層又はその混晶層、III−V族化合物半導体層又はその混晶層、IV−IV族化合物半導体層又はその混晶層、ＬｉＮｂＯ３層、ＬａＡｌＯ３層、及びＳｒＴｉＯ３層のいずれか１つであってもよい。
【００４２】
前記剥離用物質は、水素及び不活性元素の少なくとも一方であることが好ましい。
【００４３】
前記第１領域には、ＭＯＳトランジスタが形成されていてもよい。
【００４４】
−作用−
次に、本発明の作用について説明する。
【００４５】
半導体装置を製造する場合には、まず、基体層に素子の少なくとも一部を形成する。基体層としては、例えば、シリコン層、ゲルマニウム層、II−VI族化合物半導体層又はその混晶層、III−V族化合物半導体層又はその混晶層、IV−IV族化合物半導体層又はその混晶層、ＬｉＮｂＯ３層、ＬａＡｌＯ３層、及びＳｒＴｉＯ３層のいずれか１つを適用することができる。
【００４６】
続いて、基体層に対し、剥離用物質をイオン注入して剥離層を形成する。剥離用物質には、例えば、水素及び不活性元素の少なくとも一方を適用することができる。
【００４７】
また、前記素子の少なくとも一部を覆うように、平坦な表面を有する平坦化膜を形成する。平坦化膜は、例えば、基体層上に形成した絶縁膜をＣＭＰ法によって平坦化することによって形成することが可能である。
【００４８】
次に、平坦化膜の表面に開口する凹溝を、後工程でダイを形成する際の分断領域の少なくとも一部がその凹溝の底面に含まれるように形成する。このとき、凹溝は、剥離層よりも平坦化膜とは反対側に底面を有することが望ましい。
【００４９】
その後、基体層を基体層の厚み方向に所定の分断領域で分断することにより、前記素子の少なくとも一部を有するダイを形成する。すなわち、ダイの側面の少なくとも一部には、上記凹溝の一方の内側面とそれに連続する底面の一部とが切り欠き状に残ることとなる。
【００５０】
次に、ダイを平坦化膜の表面において基板に貼り付ける。そうすると、ダイが基板に貼り付けられた状態で、上記ダイの切り欠き状部分の底面と基板との間に隙間が形成される。したがって、仮にダイの上記切り欠き状部分にダストが付着しても、上記隙間において、ダストがダイと基板とに挟まれないようにすることが可能になる。その結果、ダイと基板とは互いに良好に貼り合わされることとなる。
【００５１】
基板には、例えば、ガラス基板又はシリコン基板を適用することが可能である。特に、ガラス基板であれば、例えば液晶表示装置等の基板として適用することができる。
【００５２】
その後、基板に貼り付けられたダイにおける基体層の一部を剥離層に沿って分離除去する。そのことにより、基体層を薄型化して、素子の動作速度を高めると共に寄生容量を低減することが可能になる。
【００５３】
また、例えば、上記凹溝をフォトリソグラフィ及びエッチングによって形成すれば、凹溝の内側面をなだらかな平面状に形成することが可能になる。そのことにより、ダイの側面の少なくとも一部が平面状となり、通常のダイシングによる破断面のように荒れた側面とはならないため、ダイの基板への貼り合わせの位置精度を高めることが可能になる。したがって、大きな貼り合わせマージンも不要になる。
【００５４】
半導体装置には、活性領域が形成される複数の第１領域と、各第１領域同士の間に素子分離領域が形成される第２領域とを設けることができる。この場合、第１領域には、第１の活性領域になる領域と第２の活性領域になる領域とを形成し、それぞれＮ型不純物元素やＰ型不純物元素をイオン注入することにより、ＮＭＯＳトランジスタやＰＭＯＳトランジスタを形成することが可能になる。
【発明の効果】
【００５５】
本発明によれば、ダイを形成する前に、平坦化膜の表面に開口すると共に剥離層よりも平坦化膜とは反対側に底面を有する凹溝を、凹溝の底面に分断領域の少なくとも一部が含まれるように形成するようにしたので、ダイの側面の少なくとも一部に、凹溝の内側面と底面とからなる切り欠き状部分を形成することができる。したがって、その切り欠き状部分の底面と基板との間に所定の隙間を形成して、その隙間においてダストがダイと基板とに挟まれないようにすることができる。その結果、ダイと基板との貼り合わせを、ダイの外周領域においてダストにより阻害されないようにして、その貼り合わせ精度を高めることができる。
【発明を実施するための最良の形態】
【００５６】
以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態に限定されるものではない。
【００５７】
《発明の実施形態１》
図１〜図２２は、本発明の実施形態１を示している。図１は、半導体装置Ｓの要部構造を示す断面図である。図２〜図２２は、半導体装置Ｓの各製造工程を示す断面図である。
【００５８】
半導体装置Ｓは、例えば、図示省略は省略するが、液晶表示装置の表示パネルを構成するガラス基板３５に直接に形成され、表示パネルの複数の画素を駆動制御するドライバとして適用することが可能である。
【００５９】
図１に示すように、半導体装置Ｓは、ガラス基板３５と、ガラス基板３５上に高密度且つ高精度に形成されたダイＤとを備えている。ダイＤには、素子であるトランジスタ４６，４７が含まれており、トランジスタ４６，４７は平坦化膜２６，３１によって覆われている。そうして、ダイＤは、平坦化膜３１を介してガラス基板３５に自己接合によって貼り付けられている。そうして、ダイＤの側面は、フォトリソグラフィ及びエッチングによって平面状に形成されている。
【００６０】
尚、半導体装置Ｓを透過表示を行う液晶表示装置に適用する場合には、基板１はガラス基板３５等の透明基板が好ましいが、それ以外の表示装置等に適用する場合には、基板３５はシリコン基板等の他の基板を適用することができる。
【００６１】
ダイＤは、活性領域４１，４２が形成された複数の第１領域Ｒ１（図１では２つの第１領域Ｒ１のみを図示している。）と、各第１領域Ｒ１同士の間にそれぞれ設けられた第２領域Ｒ２とを有している。第１領域Ｒ１には半導体素子であるＮＭＯＳトランジスタ４７及びＰＭＯＳトランジスタ４６が形成されている。第２領域Ｒ２には、各トランジスタ４６，４７同士の間を電気的に分離する素子分離領域が形成され、この素子分離領域には素子分離用膜であるＬＯＣＯＳ酸化膜１０が形成されている。
【００６２】
尚、ここでは、ＮＭＯＳトランジスタ４７及びＰＭＯＳトランジスタ４６を１つずつ示しているが、形成するデバイスはこれらに限るものではなく、あらゆる半導体デバイスについて適用できる。また、その個数も１個から数百万個レベルまで制限はない。また、ダイＤには素子の少なくとも一部を形成しておくことが可能である。
【００６３】
活性領域４１，４２は、基体層１に形成され、図１で右側の第１領域Ｒ１に設けられてＰＭＯＳトランジスタ４６を構成する第１の活性領域４１と、図１で左側の第１領域Ｒ１に設けられてＮＭＯＳトランジスタ４７を構成する第２の活性領域４２とからなる。第１の活性領域４１には、例えばリン等のＮ型不純物元素及び例えばホウ素等のＰ型不純物元素が含まれている。一方、第２の活性領域４２には、例えばホウ素等のＰ型不純物元素が含まれている。
【００６４】
各活性領域４１，４２は、チャネル領域７，８の左右両外側に形成された低濃度不純物領域１５，１８と、その低濃度不純物領域１５，１８の外側に形成された高濃度不純物領域２２，２５とによって構成されたＬＤＤ（Lightly Doped Drain）構造をそれぞれ有している。すなわち、第１の活性領域４１には、チャネル領域７を構成するＮウェル領域７が形成されると共に、チャネル領域７の左右両側に配置されたＰ型低濃度不純物領域１８と、そのＰ型低濃度不純物領域１８の外側にそれぞれ配置されたＰ型高濃度不純物領域２５とが形成されている。一方、第２の活性領域４２には、チャネル領域８を構成するＰウェル領域８が形成されると共に、チャネル領域８の左右両側に配置されたＮ型低濃度不純物領域１５と、そのＮ型低濃度不純物領域１５の外側にそれぞれ配置されたＮ型高濃度不純物領域２２とが形成されている。
【００６５】
基体層１は、例えば単結晶シリコン層等の半導体層である。尚、基体層１には、シリコン層以外に、ゲルマニウム層、II−VI族化合物半導体層又はその混晶層、III−V族化合物半導体層又はその混晶層、IV−IV族化合物半導体層又はその混晶層、ＬｉＮｂＯ３層、ＬａＡｌＯ３層、及びＳｒＴｉＯ３層のいずれか１つを適用することが可能である。
【００６６】
基体層１の一部は、後述するように、水素等の剥離用物質がイオン注入されることにより形成された剥離層に沿って分離されている。尚、剥離用物質には、水素及び不活性元素（すなわち、ヘリウム、ネオン、アルゴン、クリプトン等）の少なくとも一方を適用することが可能である。基体層１はその一部が分離除去されることにより薄膜化されている。
【００６７】
図１に示すように、ガラス基板３５の表面には絶縁膜である平坦化膜３１が積層されている。この平坦化膜３１にはさらに平坦化膜２６が積層されている。平坦化膜２６の上には、第１領域Ｒ１にゲート酸化膜１１が形成される一方、第２領域Ｒ２にＬＯＣＯＳ酸化膜１０が形成されている。ゲート酸化膜１１の上には上記活性領域４１，４２が形成されている。これら活性領域は、ＬＯＣＯＳ酸化膜１０と共に、その表面を保護するための保護膜３６によって覆われている。
【００６８】
また、第１領域Ｒ１には、例えばポリシリコン等からなるゲート電極１２及びサイドウォール２１が、平坦化膜２６とゲート酸化膜１１との間に形成されている。第１領域Ｒ１の平坦化膜２６の表面は局部的に凹状に形成され、その凹状部分にゲート電極１２及びサイドウォール２１が配置されている。ゲート電極１２は、ゲート酸化膜１１を介してチャネル領域７，８に対向している。一方、サイドウォール２１は、ゲート電極１２の側方に配置されゲート酸化膜１１を介して低濃度不純物領域１５，１８に対向している。
【００６９】
平坦化膜２６，３１には、各高濃度不純物領域２２，２５と重なる位置において、コンタクトホール２９が貫通形成されている。コンタクトホール２９には、メタル電極であるソース電極３０及びドレイン電極３０がそれぞれ形成されている。
【００７０】
−製造方法−
次に、上記半導体装置Ｓの製造方法について説明する。
【００７１】
まず、素子形成工程では基体層１に素子であるＮＭＯＳトランジスタ４７及びＰＭＯＳトランジスタ４６の少なくとも一部を形成する。すなわち、図２に示すように、ウェハであるシリコン基板１（基体層１に相当する）に対し、３０ｎｍ程度の厚みの熱酸化膜２を形成する。熱酸化膜２は、後にイオン注入を行う工程においてシリコン基板１の表面の汚染を防ぐことを目的とするものであるが、必ずしも必須ではない。
【００７２】
次に、図３に示すように、第２の活性領域４２となる領域にレジストマスク３を形成した状態で、第１の活性領域４１となる領域にＮ型不純物元素４（例えばリン等）をイオン注入する。リン元素をイオン注入する場合、その注入エネルギーを５０〜１５０ＫｅＶ程度に設定すると共に、ドーズ量を１×１０１２〜１×１０１３ｃｍ−２程度とする。このとき、次の工程においてＰ型不純物をシリコン基板１の全面に注入する場合には、Ｐ型不純物元素によって打ち消される相当分を考慮して、Ｎ型不純物元素の注入量を設定する。
【００７３】
次に、図４に示すように、レジスト３を除去した後に、第１の活性領域４１となる領域及び第２の活性領域４２となる領域の双方に対し、同時にＰ型不純物元素５（例えばホウ素）をイオン注入する。ホウ素をイオン注入する場合、注入エネルギーを１０〜５０ＫｅＶ程度にすると共に、ドーズ量を１×１０１２〜１×１０１３ｃｍ−２程度とする。尚、ホウ素に比べてリンは熱処理に対するシリコン中の拡散係数が小さいため、ホウ素元素の注入前に熱処理を行って予めリンをシリコン基板中に適度に拡散させてもよい。また、Ｎウェル領域７でのＰ型不純物によるＮ型不純物の打ち消しを避けたい場合には、Ｎウェル領域７上にレジストを形成した後にＰ型不純物元素５を注入してもよい。この場合、Ｎウェル領域７のＮ型不純物注入時にＰ型不純物による打消しを考慮する必要はない。
【００７４】
その後、図５に示すように、熱酸化膜２を除去した後、酸化雰囲気中で９００〜１０００°程度の熱処理をすることによって、３０ｎｍ程度の厚みの熱酸化膜６を形成すると共に、Ｎウェル領域７及びＰウェル領域８に注入された不純物元素を拡散させ、Ｎウェル領域７及びＰウェル領域８を形成する。
【００７５】
次に、シリコン基板１（Ｎウェル領域７及びＰウェル領域８）の表面にＣＶＤ等により２００ｎｍ程度の厚みの窒化珪素膜９を形成した後、図６に示すように、窒化珪素膜９及び熱酸化膜６のパターニングを行う。
このとき、Ｎウェル領域７及びＰウェル領域８の一部が窒化珪素膜９及び熱酸化膜６によって覆われている。また、Ｎウェル領域７及びＰウェル領域８の境界を含む領域が露出している。そうして、これら窒化珪素膜９及び熱酸化膜６が残された領域が後に第１領域Ｒ１となる一方、それ以外の窒化珪素膜９及び熱酸化膜６が除去された領域が後に第２領域Ｒ２となる。
【００７６】
続いて、図７に示すように、酸素雰囲気中で９００〜１０００°程度の熱処理を行うことによりＬＯＣＯＳ酸化を行う。そうして、２００〜５００ｎｍ程度の厚みであって例えば３５０ｎｍのＬＯＣＯＳ酸化膜１０を形成する。ＬＯＣＯＳ酸化膜１０は、上記窒化珪素膜９及び熱酸化膜６から露出している領域に形成される。こうして、ＬＯＣＯＳ酸化膜１０が形成された複数の領域がそれぞれ第２領域Ｒ２となる。また、これら第２領域Ｒ２の間の領域は、後工程で活性領域４１，４２が形成される第１領域Ｒ１となる。尚、ＬＯＣＯＳ酸化は素子分離のための方法であるが、例えばＳＴＩ（Shallow Trench Isolation）等のＬＯＣＯＳ酸化以外の方法によって素子分離を行ってもよい。
【００７７】
次に、窒化珪素膜９及び熱酸化膜６を一旦除去した後に、酸素雰囲気中で１０００℃程度の熱処理を行って、図８に示すように、第１領域Ｒ１におけるＮウェル領域７及びＰウェル領域８の表面に１０〜２０ｎｍ程度の厚みのゲート酸化膜１１を形成する。尚、ＮＭＯＳ及びＰＭＯＳトランジスタのしきい値電圧を調整するために、窒化珪素膜９を除去した後に、ＮＭＯＳ及びＰＭＯＳトランジスタにそれぞれＮ型不純物イオン又はＰ型不純物イオンをイオン注入してもよい。
【００７８】
その後、図９に示すように、第１領域Ｒ１のゲート酸化膜１１の上に、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのゲート電極１２を形成する。ゲート電極１２はＣＶＤ等により３００ｎｍ程度の厚みのポリシリコンをゲート酸化膜１１の上に堆積させた後、フォトリソグラフィによりパターニングして形成する。
【００７９】
続いて、図１０に示すように、ＮＭＯＳトランジスタを形成する領域（図１０で右側の領域）で開口するようにレジスト１３を形成し、ゲート電極１２をマスクとして、Ｎ型不純物元素１４をイオン注入する。そうして、シリコン基板１にＮ型低濃度不純物領域１５を形成する。Ｎ型不純物元素１４には例えばリン元素を適用し、そのイオン注入条件としては、例えばドーズ量を５×１０１２〜５×１０１３ｃｍ−２程度とする。
【００８０】
次に、図１１に示すように、ＰＭＯＳトランジスタを形成する領域（図１１で左側の領域）で開口するようにレジスト１６を形成し、ゲート電極１２をマスクとして、Ｐ型不純物元素１７をイオン注入する。そうして、Ｐ型低濃度不純物領域１８を形成する。Ｐ型不純物元素１７には例えばホウ素元素を適用し、そのイオン注入条件としては、例えばドーズ量を５×１０１２〜５×１０１３ｃｍ−２程度とする。
【００８１】
尚、ホウ素は熱拡散係数が比較的大きいため、後工程においてＰＭＯＳトランジスタのＰ型高濃度不純物領域を形成する際に注入されたホウ素の熱拡散のみによって、ＰＭＯＳトランジスタのＰ型低濃度不純物領域を形成できる場合がある。したがって、必ずしもＰ型低濃度不純物領域１８を形成するためのイオン注入を行わなくてもよい。
【００８２】
次に、ゲート酸化膜１１及びＬＯＣＯＳ酸化膜１０等を覆うようにＣＶＤ等によりＳｉＯ２膜を形成する。その後、前記ＳｉＯ２膜に対して異方性ドライエッチングを行うことにより、図１２に示すように、ゲート電極１２の両側壁にＳｉＯ２からなるサイドウォール２１を形成する。
【００８３】
次に、図１３に示すように、ＮＭＯＳトランジスタを形成する領域で開口するようにレジスト２０を形成し、ゲート電極１２及びサイドウォール２１をマスクとして、リン等のＮ型不純物元素１９をシリコン基板１にイオン注入する。そうして、Ｎ型低濃度不純物領域１５の両外側にＮ型高濃度不純物領域２２を形成する。
【００８４】
続いて、図１４に示すように、ＰＭＯＳトランジスタを形成する領域で開口するようにレジスト２３を形成し、ゲート電極１２及びサイドウォール２１をマスクとして、ホウ素等のＰ型不純物元素２４をシリコン基板１にイオン注入する。そうして、Ｐ型低濃度不純物領域１８の両外側にＰ型高濃度不純物領域２５を形成する。その後、不純物元素がイオン注入された領域に熱処理を行って、その不純物元素の活性化を行う。熱処理としては例えば９００℃で１０分間の熱処理を行う。
【００８５】
その後、図１５に示すように、ゲート電極１２及びサイドウォール２１等を覆うようにＳｉＯ２等の絶縁膜を形成した後に、これをＣＭＰ等により平坦化して厚さ６００ｎｍ程度の平坦化膜２６を形成する。このことにより、第２領域Ｒ２の絶縁膜の厚みは９５０ｎｍ（＝６００ｎｍ＋３００ｎｍ）程度となる。
【００８６】
次に、剥離層形成工程を行う。剥離層形成工程では、図１６に示すように、シリコン基板１に対し、平坦化膜３１を介して剥離用物質２７をイオン注入して剥離層２８を形成する。剥離用物質２７は、水素、及びＨｅやＮｅ等の不活性元素の少なくとも一つを含むようにする。イオン注入の条件としては、例えば剥離用物質２７が水素の場合、ドーズ量を２×１０１６〜１×１０１７ｃｍ−２とし、注入エネルギーを１００〜２００ＫｅＶ程度とする。そうして、例えば１５０ＫｅＶで水素をイオン注入した場合には、水素濃度のピークは、平坦化膜２６の表面から１４００ｎｍ程度の深さに形成される。
【００８７】
続いて、平坦化膜２６にコンタクトホール２９を形成し、コンタクトホール２９の底で高濃度不純物領域２２，２５が露出させる。その後、コンタクトホール２９の内部にメタル材料を充填して、図１７に示すように、メタル電極３０を形成する。尚、メタル配線層の容量低減等のために、層間絶縁膜としての平坦化膜２６の膜厚を大きくする場合には、コンタクトホール２９を形成する前に、ＳｉＯ２等の絶縁膜をＣＶＤ等により追加形成してもよい。以上のように、素子形成工程を行う。
【００８８】
次に、平坦化膜形成工程を行う。平坦化膜形成工程では、素子である上記ＮＭＯＳトランジスタ４７及びＰＭＯＳトランジスタ４６の少なくとも一部を覆うように、シリコン基板１（後の基体層１に相当する）に平坦な表面を有する平坦化膜３１を形成する。すなわち、まず、第１領域Ｒ１及び第２領域Ｒ２の平坦化膜２６上に、ＣＶＤ等により絶縁膜を２μｍ程度の厚みで堆積させて形成する。その後、その絶縁膜をＣＭＰ法等によって１μｍ程度の厚みに研磨して表面を平坦化し、図１８に示すように、平坦化膜３１を形成する。
【００８９】
次に、凹溝形成工程を行う。凹溝形成工程では、平坦化膜３１の表面に開口すると共に剥離層２８よりも平坦化膜３１とは反対側に底面を有する凹溝５２を形成する。すなわち、まず、図１９及び図２３に示すように、後工程でダイシングにより切断する分断領域４４を含む領域で開口するようにフォトレジスト３２を形成する。このフォトレジスト３２から格子状に露出している領域をドライエッチングによってエッチングすることにより、剥離層２８よりも深い位置まで凹溝５２を形成する。例えば、この実施形態では基板表面から剥離層２８までの深さは２．４μｍ程度なので、ドライエッチングにより３〜３．５μｍ程度の深さの凹溝５２部を形成する。尚、凹溝５２はウェットエッチングによっても形成することが可能である。
【００９０】
ダイシング時の分断領域４４は、図２３に示すように、ダイＤとなる領域の周りに形成される格子状の領域である。凹溝５２は、図２３及び図２４に示すように、分断領域４４よりも幅広に形成されると共に、分断領域４４に沿って延びる格子状の溝により構成されている。逆に言えば、分断領域４４は、格子状の凹溝５２の底面の略中央に形成されると共に、凹溝５２に沿って延びている。
【００９１】
こうして、凹溝５２は、凹溝５２の底面に分断領域４４の少なくとも一部が含まれるように形成され、平坦化膜２６，３１、ＬＯＣＯＳ酸化膜１０、基体層１及び剥離層２８が、平面視で格子状に除去されることにより形成される。
【００９２】
次に、ダイ形成工程を行う。ダイ形成工程では、剥離層２８が形成された基体層１を、基体層１の厚み方向に上記分断領域４４で分断する。そのことにより、素子である前記ＮＭＯＳトランジスタ４７及びＰＭＯＳトランジスタ４６の少なくとも一部を有するダイＤを形成する。すなわち、フォトレジスト３２を除去した後に、レジスト等を塗布して表面保護膜３３を形成する。その後、図２０に示すように、ダイシングによって複数のダイＤを形成する。このとき、ダイシング切断面３４は、凹溝５２の内部に形成されると共に、その切断面３４は比較的粗い表面になる。
【００９３】
尚、凹溝５２を形成したときのフォトレジスト３２を、そのまま表面保護膜として流用してもよい。ただし、ダイＤの側面を滑らかな表面に形成する観点から、上述のように、フォトレジスト３２とは別に、表面保護膜３３を形成することが望ましい。
【００９４】
次に、貼付工程を行う。貼付工程では、ダイＤを平坦化膜３１の表面において基板３５に貼り付ける。基板３５には例えばガラス基板３５を適用する。すなわち、表面保護膜３３を除去した後に、平坦化膜３１の表面をＳＣ１洗浄して表面の有機物を除去し、かつ、水酸基で終端する。その後、図２１に示すように、同じくＳＣ１洗浄したガラス基板３５に位置合わせして、ファンデルワールス力による自己接合により、平坦化膜３１の表面を貼り合わせる。
【００９５】
次に、分離工程を行う。分離工程では、ガラス基板３５に貼り付けられたダイＤにおける基体層１の一部を剥離層２８に沿って分離除去する。図２２に示すように、４００〜６００℃程度の熱処理を行うことにより、剥離層２８に沿ってシリコン基板１（基体層１）の一部（つまり、剥離層２８を介してゲート電極１２とは反対側の部分）が分離除去され、ガラス基板３５上にＮＭＯＳトランジスタ４７及びＰＭＯＳトランジスタ４６が移される。このとき、ダイシング切断面３４はシリコン基板１と共に除去される。
【００９６】
その後、図１に示すように、剥離層２８をエッチング等により取り除いた後、ＬＯＣＯＳ酸化膜１０が露出するまで基体層１（Ｎウェル領域７及びＰウェル領域８）をエッチングやＣＭＰ等により薄膜化して、素子分離を行う。さらに、図１に示すように、露出した基体層１の表面を保護し、電気絶縁性を確保するために、保護膜３６を形成する。尚、ＬＯＣＯＳ酸化膜１０が露出するまで基体層１をエッチングする工程は必ずしも必須ではない。以上のようにして、半導体装置Ｓを製造する。
【００９７】
−実施形態１の効果−
したがって、この実施形態１によると、ダイＤを形成する前に、平坦化膜３１の表面に開口すると共に剥離層２８よりも平坦化膜３１とは反対側に底面を有する凹溝５２を、凹溝５２の底面に分断領域４４の少なくとも一部が含まれるように形成するようにしたので、ダイＤの側面の少なくとも一部に、凹溝５２の内側面と底面とからなる切り欠き状部分を形成することができる。したがって、仮にダイＤの上記切り欠き状部分にダストが付着しても、拡大断面図である図２６に示すように、その切り欠き状部分の底面とガラス基板３５との間に所定の隙間５０を形成して、その隙間５０においてダスト５５がダイＤとガラス基板３５とに挟まれないようにすることができる。その結果、ダイＤとガラス基板３５との貼り合わせを、ダイＤの外周領域においてダスト５５により阻害されないようにして、その貼り合わせ精度を高めることができる。
【００９８】
また、凹溝５２の深さはダスト５５の高さよりも深く、且つダイＤの水素注入深さ（つまり、平坦化膜３１の表面から剥離層２８までの距離）よりも深い。ダスト５５の高さは、ダイシングによって通常生じるダストの高さを想定することが好ましい。そうして、凹溝５２を水素注入深さよりも深く形成したので、拡大断面図である図２７に示すように、分離工程において、ダイシング切断面３４を含むダイシングエッジを除去して、ガラス基板３５上に残らないようにすることができる。
【００９９】
ところで、ガラス基板３５に貼り合わせるダイＤの側端部の位置制御は、ダイシングの加工精度により左右される。ダイシングによる切断面３４は、機械的な切断によって形成されるために、比較的粗くなることが避けられない。そのため、一般には、貼り合わせの位置合わせマージンを大きくする必要があった。
【０１００】
これに対し、本実施形態では、ダイＤの側面を、フォトリソグラフィ及びエッチングによって形成された凹溝５２の側面によって構成して、滑らかな平面状に形成することができる。すなわち、ダイＤの側面を精度の良い平面状に形成できることから、貼り合わせの位置精度自体を容易に高めることができ、貼り合わせマージンを大きく取る必要もなくなる。そうして、製造された半導体装置の良品率を向上させると共に、集積度を高めることが可能になる。
【０１０１】
《その他の実施形態》
本発明は、上記実施形態１について、以下のような構成としてもよい。
【０１０２】
上記実施形態１ではガラス基板３５にダイＤを貼り合わせる例について説明したが、図２５に示すように、そのガラス基板３５に予め形成した電気素子４０に対し、ガラス基板３５に貼り付けたダイＤのＮＭＯＳトランジスタ４７及びＰＭＯＳトランジスタ４６を電気的に接続するようにしてもよい。
【０１０３】
すなわち、能動素子や受動素子等の電気素子４０が形成されたガラス基板３５に対し、上記貼付工程においてダイＤを貼り付ける。次に、ガラス基板３５上のダイＤ及び電気素子４０を覆うように、保護膜３６を形成する。その後、ダイＤの例えば第２領域Ｒ２にコンタクトホール３７を形成し、そのコンタクトホール３７の底でソース電極３０及びドレイン電極３０を露出させる。コンタクトホール３７は、平坦化膜２６、ＬＯＣＯＳ酸化膜１０及び保護膜３６を貫通して形成される。一方、ダイＤの側方には、電気素子４０が露出するように、保護膜３６にコンタクトホール３８を形成する。そうして、コンタクトホール３７，３８を介して電気素子４０と、ソース電極３０又はドレイン電極３０とを接続するように、メタル配線３９をパターン形成する。
【０１０４】
また、上記実施形態１では、第１の活性領域４１にＮ型不純物元素及びＰ型不純物元素が含まれる一方、第２の活性領域４２にＰ型不純物元素が含まれるようにしたが、これに限らず、第１の活性領域４１にはＮ型不純物元素が含まれる一方、第２の活性領域４２にはＰ型不純物元素が含まれるようにしてもよい。
【０１０５】
この場合には、第２の活性領域４２となる領域にレジストマスクを形成した状態で、第１の活性領域４１となる領域にＮ型不純物元素（例えばリン等）をイオン注入する工程と、第１の活性領域４１となる領域にレジストマスクを形成した状態で、第２の活性領域４２となる領域にＰ型不純物元素をイオン注入する工程とを行う。
【０１０６】
また、第１の活性領域４１にはＮ型不純物元素が含まれる一方、第２の活性領域４２にはＮ型不純物元素及びＰ型不純物元素が含まれるようにしてもよい。
【０１０７】
この場合には、第１の活性領域４１となる領域及び第２の活性領域４２となる領域の双方に対し、同時にＮ型不純物元素をイオン注入する工程と、第１の活性領域４１となる領域にレジストマスクを形成した状態で、第２の活性領域４２となる領域にＰ型不純物元素をイオン注入する工程とを行う。
【産業上の利用可能性】
【０１０８】
以上説明したように、本発明は、素子の少なくとも一部を有するダイが基板に貼り付けられた半導体装置、及びその製造方法について有用であり、特に、ダイと基板との貼り合わせ精度を高める場合に適している。
【図面の簡単な説明】
【０１０９】
【図１】実施形態１の半導体装置の構造を示す断面図である。
【図２】シリコン基板に形成された熱酸化膜を示す断面図である。
【図３】第１領域にＮ型不純物元素をイオン注入する工程を示す断面図である。
【図４】第１領域及び第２領域にＰ型不純物元素をイオン注入する工程を示す断面図である。
【図５】Ｎウェル領域及びＰウェル領域に形成された熱酸化膜を示す断面図である。
【図６】パターニングされた熱酸化膜及び窒化珪素膜を示す断面図である。
【図７】第２領域に形成されたＬＯＣＯＳ酸化膜を示す断面図である。
【図８】第１領域に形成されたゲート酸化膜を示す断面図である。
【図９】第１領域に形成されたゲート電極を示す断面図である。
【図１０】第２領域に低濃度不純物領域を形成する工程を示す断面図である。
【図１１】第１領域に低濃度不純物領域を形成する工程を示す断面図である。
【図１２】サイドウォールが形成された状態を示す断面図である。
【図１３】第２領域に高濃度不純物領域を形成する工程を示す断面図である。
【図１４】第１領域に高濃度不純物領域を形成する工程を示す断面図である。
【図１５】平坦化膜が形成された状態を示す断面図である。
【図１６】剥離層が形成された状態を示す断面図である。
【図１７】コンタクトホール及び電極が形成された状態を示す断面図である。
【図１８】電極を覆う平坦化膜形成された状態を示す断面図である。
【図１９】凹溝が形成された状態を示す断面図である。
【図２０】保護膜が形成された状態でダイシングされたダイを示す断面図である。
【図２１】ガラス基板に貼り付けられたダイを示す断面図である。
【図２２】剥離層に沿ってシリコン基板の一部が分離されたダイを示す断面図である。
【図２３】凹溝が形成された状態を示す平面図である。
【図２４】凹溝が形成された状態を示す断面図である。
【図２５】ガラス基板上の電気素子に接続されたダイを示す断面図である。
【図２６】ガラス基板とダイとの間の隙間を示す拡大断面図である。
【図２７】シリコン基板の一部が分離された状態を示す拡大断面図である。
【図２８】従来のガラス基板にダイが貼り合わされた状態を示す断面図である。
【符号の説明】
【０１１０】
Ｓ      半導体装置
Ｄ      ダイ
Ｒ１      第１領域
Ｒ２      第２領域
１      シリコン基板（基体層）
４，１４，１９      Ｎ型不純物元素
５，１７，２４      Ｐ型不純物元素
７      Ｎウェル領域（チャネル領域）
８      Ｐウェル領域（チャネル領域）
１０      ＬＯＣＯＳ酸化膜
１１      ゲート酸化膜
１２      ゲート電極
１５      Ｎ型低濃度不純物領域
１８      Ｐ型低濃度不純物領域
２２      Ｎ型高濃度不純物領域
２５      Ｐ型高濃度不純物領域
２８      剥離層
３０      メタル電極（ソース電極、ドレイン電極）
３１      平坦化膜
３３      表面保護膜
３４      ダイシング切断面
３５      ガラス基板
３６      保護膜
４１      第１の活性領域
４２      第２の活性領域
４４      分断領域
４６      ＰＭＯＳトランジスタ
４７      ＮＭＯＳトランジスタ
５０      隙間
５２      凹溝
５５      ダスト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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