(57)【要約】【課題】マスクの設計方法、半導体素子及びその製造方法を提供する。【解決手段】実施の形態による半導体素子は、基板上に形成されたメインパターンと、メインパターンの一側に形成された第２ダミーパターンと、第２ダミーパターンを取り囲むように形成された第１ダミーパターンと、を含むことを特徴とする。第１ダミーパターンはリング状からなることを特徴とする。第１ダミーパターンはアクティブダミーパターンであり、第２ダミーパターンはポリダミーパターンであることを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に形成されたメインパターンと、
前記メインパターンの一側に形成された第２ダミーパターンと、
前記第２ダミーパターンを取り囲むように形成された第１ダミーパターンと、を含むことを特徴とする半導体素子。
【請求項２】
前記第１ダミーパターンはリング状からなることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第１ダミーパターンはアクティブダミーパターンであり、前記第２ダミーパターンはポリダミーパターンであることを特徴とする請求項１に記載の半導体素子。
【請求項４】
基板上にメインパターンを形成するステップと、
内側に空間を含む第１ダミーパターンを前記メインパターンの一側に形成するステップと、
前記第１ダミーパターンの内側の空間上に位置するように第２ダミーパターンを形成するステップと、を含むことを特徴とする半導体素子の製造方法。
【請求項５】
前記第１ダミーパターンはリング状からなることを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項６】
前記第１ダミーパターンはアクティブダミーパターンであり、前記第２ダミーパターンはポリダミーパターンであることを特徴とする請求項４に記載の半導体素子の製造方法。
【請求項７】
内側に空間を含む第１ダミーパターンを形成するステップと、
第２ダミーパターンを前記第１ダミーパターンの内側に位置させるステップと、を含むことを特徴とするマスクの設計方法。
【請求項８】
前記第１ダミーパターンを形成するステップは、
第１母ダミーパターンを形成するステップと、
前記第１母ダミーパターンを縮小して第３ダミーパターンを形成するステップと、
前記第３ダミーパターンと前記第１母ダミーパターンを合成し、重なる部分を除去して、第１ダミーパターンを形成するステップと、を含むことを特徴とする請求項７に記載のマスクの設計方法。
【請求項９】
前記第２ダミーパターンは、
前記第３ダミーパターンを縮小して形成されることを特徴とする請求項８に記載のマスクの設計方法。
【請求項１０】
前記第２ダミーパターンを前記第１ダミーパターンの内側に位置させるステップの後、
前記第２ダミーパターンが前記第１ダミーパターンとは異なるタイプのダミーパターンに置換されるステップをさらに含むことを特徴とする請求項９に記載のマスクの設計方法。
【請求項１１】
前記第１ダミーパターンはアクティブダミーパターンであり、前記第２ダミーパターンはポリダミーパターンであることを特徴とする請求項１０に記載のマスクの設計方法。
【請求項１２】
前記第１ダミーパターンはリング状からなることを特徴とする請求項７に記載のマスクの設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
実施の形態は、マスクの設計方法、半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
一般的に半導体素子は多層構造を有し、かかる多層構造の各層はスパッタリング、 化学気相蒸着などの方法によって形成され、リソグラフィ工程を経てパターニングされる。
【０００３】
しかし、半導体素子の基板上におけるパターンのサイズ、パターン密度などの差により様々な問題が発生する場合があるため、ダミーパターン（Ｄｕｍｍｙ  Ｐａｔｔｅｒｎ）をメインパターン（Ｍａｉｎ  Ｐａｔｔｅｒｎ）と共に形成する技術が発展してきた。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
実施の形態の目的は、新しい形態のダミーパターンを提供できるマスクの設計方法、半導体素子及びその製造方法を提供することにある。
【０００５】
また、実施の形態の他の目的は、パターンの均一性を確保できるマスクの設計方法、半導体素子及びその製造方法を提供することにある。
【０００６】
また、実施の形態の他の目的は、パターンの密度を高めることができるマスクの設計方法、半導体素子及びその製造方法を提供することにある。
【０００７】
また、実施の形態の他の目的は、設計工程及び製造工程を単純化できるマスクの設計方法、半導体素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成すべく、実施の形態による半導体素子は、基板上に形成されたメインパターンと、前記メインパターンの一側に形成された第２ダミーパターンと、第２ダミーパターンを取り囲むように形成された第１ダミーパターンと、を含むことを特徴とする。
【０００９】
半導体素子の製造方法は、基板上にメインパターンを形成するステップと、内側に空間を含む第１ダミーパターンを前記メインパターンの一側に形成するステップと、前記第１ダミーパターンの内側の空間上に位置するように第２ダミーパターンを形成するステップと、を含むことを特徴とする。
【００１０】
実施の形態によるマスクの設計方法は、内側に空間を含む第１ダミーパターンを形成するステップと、第２ダミーパターンを前記第１ダミーパターンの内側に位置させるステップと、を含むことを特徴とする。
【発明の効果】
【００１１】
第１実施の形態による半導体素子によると、第１ダミーパターンが第２ダミーパターンを取り囲むように形成されることによって、パターンの均一性をさらに向上させることができる。
【００１２】
また、第１実施の形態によると、第１ダミーパターンが第２ダミーパターンを取り囲むように形成されることによって、ダミーパターンの構造が堅固になる効果がある。
【００１３】
また、第１実施の形態によると、パターンの均一性を確保することで、各パターンのＣＤ（Ｃｒｉｔｉｃａｌ  Ｄｉａｍｅｔｅｒ）を一定化させることができる。
【００１４】
また、第１実施の形態は、第１ダミーパターンが第２ダミーパターンを取り囲んで一つのセットとして形成されるので、設計工程及び製造工程を単純化することができる。
【００１５】
本発明の第２の実施の形態によると、第１ダミーパターンが第２ダミーパターンを取り囲むように形成されることによって、パターンの均一性をさらに向上させることができる。
【００１６】
また、第２の実施の形態によると、第１ダミーパターンが第２ダミーパターンを取り囲んで一つのセットとして形成されるので、ダミーパターン設計のためのデータの負担が最小になる効果がある。
【００１７】
また、第２の実施の形態によると、第１ダミーパターンが第２ダミーパターンを取り囲むように形成されることによって、ダミーパターンの構造が堅固になる効果がある。
【００１８】
また、第２実施の形態によると、パターンの均一性を確保することで、各パターンのＣＤ（Ｃｒｉｔｉｃａｌ  Ｄｉａｍｅｔｅｒ）を一定化させることができる。
【００１９】
また、第２実施の形態は、第１ダミーパターンが第２ダミーパターンを取り囲んで一つのセットとして形成されるので、設計工程を単純化することができる。
【発明を実施するための最良の形態】
【００２０】
以下、実施の形態によるマスクの設計方法、半導体素子及びその製造方法を添付図面に基づき詳細に説明する。
【００２１】
（第１の実施の形態）
図１は、第１実施の形態による半導体素子の平面図であり、図２は、第１実施の形態による半導体素子の断面図である。
【００２２】
第１実施の形態による半導体素子は、基板１００上に形成されたメインパターン１０１と、前記メインパターン１０１の一側に形成された第２ダミーパターン１０３と、前記第２ダミーパターン１０３を取り囲むように形成された第１ダミーパターン１０２と、を含むことを特徴とする。
【００２３】
前記第２ダミーパターン１０３が形成された基板１００上には層間絶縁層１１０がさらに形成されることができる。
【００２４】
ここで、前記第１ダミーパターン１０２はリング状に形成されることができる。
【００２５】
また、前記第１ダミーパターン１０２はアクティブダミーパターンであり、前記第２ダミーパターン１０３はポリダミーパターンであり得る。
【００２６】
以下、第１実施の形態による半導体素子の製造方法を図１及び図２を参照して説明する。
【００２７】
先ず、基板１００上にメインパターン１０１を形成する。例えば、前記メインパターン１０１は、アクティブパターン、ポリパターン、メタルパターン、コンタクトパターンなどであり得る。第１実施の形態では、前記メインパターン１０１がアクティブパターンである場合を説明するが、これに限定されるのではない。
【００２８】
次に、内側に空間を含む第１ダミーパターン１０２を前記メインパターン１０１の一側に形成する。この時、前記メインパターン１０１を形成する工程と前記第１ダミーパターン１０２を形成する工程は、各々異なるマスクを利用して時間差を持って行われることができ、または一つのマスクを利用して同時に行われることもできる。
【００２９】
前記第１ダミーパターン１０２はリング状で内側に空間を含むことができるが、前記第１ダミーパターン１０２がリング状に限定されるのではない。
【００３０】
次に、前記第１ダミーパターン１０２の内側の空間上に位置するように第２ダミーパターン１０３を形成する。
【００３１】
前記第１ダミーパターン１０２はアクティブダミーパターンであり、前記第２ダミーパターン１０３はポリダミーパターンであり得るが、これに限定されるのではない。
【００３２】
以後、前記第２ダミーパターン１０３が形成された基板１００上に層間絶縁層１１０をさらに形成することができる。
【００３３】
（第２の実施の形態）
図３は、第２実施の形態によるマスク設計方法を説明するための概念図である。
【００３４】
第２実施の形態によるマスク設計方法において、図３Ｃ示すように、内側に空間を含む第１ダミーパターン１０２を形成する。
【００３５】
以下、内側に空間を含む第１ダミーパターン１０２を形成する方法の一例について説明する。
【００３６】
先ず、図３Ａに示すように、第１母ダミーパターン１０２ａを形成する。
【００３７】
次いで、図３Ｂに示すように、前記第１母ダミーパターン１０２ａを縮小して第３ダミーパターン１０３ａを形成する。
【００３８】
以後、図３Ｃに示すように、前記第３ダミーパターン１０３ａと前記第１母ダミーパターン１０２ａを合成し、重なる部分を除去して、第１ダミーパターン１０２を形成することができる。
【００３９】
前記第１ダミーパターン１０２は、リング状で内側に空間を含むことができるが、前記第１ダミーパターン１０２がリング状に限定されるのではない。
【００４０】
次に、図３Ｄに示すように、第２ダミーパターン１０３を形成する。
【００４１】
この時、例えば、第３ダミーパターン１０３ａを縮小して第２ダミーパターン１０３を形成ることができる。
【００４２】
第２の実施の形態には、各々異なるレイヤーのダミーパターンを設計する間、別途の過程によりダミーパターンを設計せず、第１ダミーパターン１０２を形成するために利用された第３ダミーパターン１０３ａを利用することによって、マスク設計過程が簡略且つ正確になり、データ負担も減少させる効果がある。
【００４３】
次に、図３Ｅに示すように、前記第１ダミーパターン１０２の内側に前記第２ダミーパターン１０３を位置させる。
【００４４】
この時、前記第２ダミーパターン１０３を前記第１ダミーパターン１０２の内側に位置させた後、前記第２ダミーパターン１０３が前記第１ダミーパターン１０２とは異なるタイプのダミーパターンに置換されるステップを含むことができる。
【００４５】
例えば、前記第１ダミーパターン１０２はアクティブダミーパターンであり、前記第２ダミーパターン１０３はポリダミーパターンであり得る。
【００４６】
または、前記第１ダミーパターン１０２の内側に前記第２ダミーパターン１０３を位置させる前に、前記第２ダミーパターン１０３が前記第１ダミーパターン１０２とは異なるタイプのダミーパターンに置換されることもできる。
【図面の簡単な説明】
【００４７】
【図１】第１実施の形態による半導体素子の平面図である。
【図２】第１実施の形態による半導体素子の断面図である。
【図３Ａ】第２実施の形態によるマスク設計方法を説明するための概念図である。
【図３Ｂ】第２実施の形態によるマスク設計方法を説明するための概念図である。
【図３Ｃ】第２実施の形態によるマスク設計方法を説明するための概念図である。
【図３Ｄ】第２実施の形態によるマスク設計方法を説明するための概念図である。
【図３Ｅ】第２実施の形態によるマスク設計方法を説明するための概念図である。
【符号の説明】
【００４８】
１００  基板、  １０１  メインパターン、  １０２  第１ダミーパターン、  １０２ａ  第１母ダミーパターン、  １０３  第２ダミーパターン、  １０３ａ  第３ダミーパターン、  １１０  層間絶縁層。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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