(57)【要約】【課題】シリアルデータとパラレルデータが入力される入力端子を共通化する。【解決手段】第１〜第３ビットデータを含む複数ビットの第１パラレルデータのうちの第１ビットデータとシリアルデータとが入力される第１入力端子と、第２ビットデータと所定周波数のクロックとが入力される第２入力端子と、第３ビットデータが入力される第３入力端子と、第３ビットデータが第３入力端子に入力されているか否かを判別する判別回路と、複数ビットに対応する複数の出力端子と、第３ビットデータの入力を示す判別回路の判別結果に基づいて第１パラレルデータを複数の出力端子から出力し、第３ビットデータが非入力を示す判別回路の判別結果に基づいてクロックに応じて入力されたシリアルデータを複数ビットの第２パラレルデータに変換して、複数の出力端子から出力する出力回路と、を備える。【選択図】図１
2008283299.tif 000002
【特許請求の範囲】
【請求項１】
第１、第２、第３ビットデータを含む複数ビットの第１パラレルデータのうちの前記第１ビットデータと、シリアルデータと、が選択的に入力される第１入力端子と、
前記第２ビットデータと、前記シリアルデータを入力するための所定周波数のクロックと、が選択的に入力される第２入力端子と、
前記第３ビットデータが入力される第３入力端子と、
前記第３ビットデータが前記第３入力端子に入力されているか否かを判別する判別回路と、
前記複数ビットに対応する複数の出力端子と、
前記第３ビットデータが前記第３入力端子に入力されていることを示す前記判別回路の判別結果に基づいて、前記第１パラレルデータを前記複数の出力端子から出力し、
前記第３ビットデータが前記第３入力端子に入力されていないことを示す前記判別回路の判別結果に基づいて、前記クロックに応じて入力された前記シリアルデータを前記複数ビットの第２パラレルデータに変換して、前記複数の出力端子から出力する出力回路と、
を備えたことを特徴とするデータ制御回路。
【請求項２】
請求項１に記載のデータ制御回路において、
前記第３ビットデータは、一方の論理レベルと他方の論理レベル（＜前記一方の論理レベル）とからなり、
前記判別回路は、
前記第３入力端子のレベルが、第１レベル（前記一方の論理レベル＞前記第１レベル＞前記他方の論理レベル）から第２レベル（前記第１レベル＞前記第２レベル＞前記他方の論理レベル）までの範囲内であるか否かを判別し、
前記第３入力端子のレベルが前記範囲内ではないと判別する際に、前記第３ビットデータが前記第３入力端子に入力されていることを示す判別結果を出力し、
前記第３入力端子のレベルが前記範囲内であると判別する際に、前記第３ビットデータが前記第３入力端子に入力されていないことを示す判別結果を出力する、
ことを特徴とするデータ制御回路。
【請求項３】
請求項２に記載のデータ制御回路において、
前記判別回路は、
前記第３入力端子のレベルが前記第１レベルよりも高いときに一方の論理レベルを出力し、前記第３入力端子のレベルが前記第１レベルよりも低いときに他方の論理レベルを出力する第１ＣＭＯＳインバータ回路と、
前記第３入力端子のレベルが前記第２レベルよりも高いときに一方の論理レベルを出力し、前記第３入力端子のレベルが前記第２レベルよりも低いときに他方の論理レベルを出力する第２ＣＭＯＳインバータ回路と、を備え、
前記出力回路は、
前記第１ＣＭＯＳインバータ回路の出力と第２ＣＭＯＳインバータ回路の出力とに応じて、前記第１パラレルデータ及び前記第２パラレルデータを選択的に出力する、
ことを特徴とするデータ制御回路。
【請求項４】
第１、第２ビットデータを含む複数ビットの第１パラレルデータと、シリアルデータと、の何れかを選択する選択データが入力される選択データ入力端子と、
前記第１ビットデータと、前記シリアルデータと、が選択的に入力される第１入力端子と、
前記第２ビットデータと、前記シリアルデータを入力するための所定周波数のクロックと、が選択的に入力される第２入力端子と、
前記複数ビットに対応する複数の出力端子と、
前記第１パラレルデータを選択する前記選択データに基づいて、前記第１パラレルデータを前記複数の出力端子から出力し、
前記シリアルデータを選択する前記選択データに基づいて、前記クロックに応じて入力された前記シリアルデータを前記複数ビットの第２パラレルデータに変換して、前記複数の出力端子から出力する出力回路と、
を備えたことを特徴とするデータ制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ制御回路に関する。
【背景技術】
【０００２】
図７は、シリアルデータとパラレルデータの何れにも対応可能なデータ制御回路の一例を示す図である。データ制御回路１００は、選択信号入力端子１０１、シリアルデータ入力端子１０２、クロック入力端子１０３、第１入力端子１０４〜第４入力端子１０７、シフトレジスタ１０８、切替回路１０９〜１１２、第１出力端子１１３〜第４出力端子１１６を備える。尚、パラレルデータは、例えば、４ビットデータから構成される場合とし、それぞれを第１ビットデータ、第２ビットデータ、第３ビットデータ、第４ビットデータと呼ぶ。
【０００３】
選択信号入力端子１０１には、シリアルデータとパラレルデータの何れかを選択する選択信号が入力される。仮に、シリアルデータを選択するＨレベルの選択信号が選択信号入力端子１０１に入力されると、シリアルデータ入力端子１０２にはシリアルデータが入力され、クロック入力端子１０３にはシリアルデータを入力するための所定周波数のクロックが入力される。そして、Ｈレベルの選択信号に基づいて、切替回路１０９〜１１２がシフトレジスタ１０８側へ切替わる。
【０００４】
シフトレジスタ１０８は、４つのクロックの立上りにより入力されるシリアルデータをラッチし、４ビットのパラレルデータに変換して、切替回路１０９〜１１２へ出力する。この結果、４ビットのパラレルデータが第１出力端子１１３〜第４出力端子１１６より出力され、後段回路（不図示）において所定の処理が行われる。一方、パラレルデータを選択するＬレベルの選択信号が選択信号入力端子１０１に入力されると、第１入力端子１０４に第１ビットデータが入力され、第２入力端子１０５に第２ビットデータが入力され、第３入力端子１０６に第３ビットデータが入力され、第４入力端子１０７に第４ビットデータが入力される。そして、Ｌレベルの選択信号に基づいて、切替回路１０９〜１１２が第１入力端子１０４〜第４入力端子１０７側に切替わる。この結果、第１ビットデータ〜第４ビットデータが第１出力端子１１３〜第４出力端子１１６より出力され、後段回路（不図示）において所定の処理が行われる。
【０００５】
このように、シリアルデータとパラレルデータの何れにも対応する従来のデータ制御回路は、シリアルデータ用の入力端子と、パラレルデータ用の入力端子とをそれぞれ別個に備え、更に選択信号が入力される入力端子を備えている。
【特許文献１】特開平６−３７８４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、シリアルデータ用の入力端子とパラレルデータ用の入力端子とをそれぞれ別個に備えると、データ制御回路の回路規模の増大化やコストアップ等を招くおそれがあった。また、データ制御回路が、元々パラレルデータのみに対応可能な回路であった場合、シリアルデータに対応すべく入力端子を増加するとデータ制御回路のピン互換性を損なうおそれがあった。
【課題を解決するための手段】
【０００７】
前記課題を解決するための発明は、第１、第２、第３ビットデータを含む複数ビットの第１パラレルデータのうちの前記第１ビットデータと、シリアルデータと、が選択的に入力される第１入力端子と、前記第２ビットデータと、前記シリアルデータを入力するための所定周波数のクロックと、が選択的に入力される第２入力端子と、前記第３ビットデータが入力される第３入力端子と、前記第３ビットデータが前記第３入力端子に印加されているか否かを判別する判別回路と、前記複数ビットに対応する複数の出力端子と、前記第３ビットデータが前記第３入力端子に入力されていることを示す前記判別回路の判別結果に基づいて、前記第１パラレルデータを前記複数の出力端子から出力し、前記第３ビットデータが前記第３入力端子に印可されていないことを示す前記判別回路の判別結果に基づいて、前記クロックに応じて入力された前記シリアルデータを前記複数ビットの第２パラレルデータに変換して、前記複数の出力端子から出力する出力回路と、を備える。
【０００８】
また、第１、第２ビットデータを含む複数ビットの第１パラレルデータと、シリアルデータと、の何れかを選択する選択データが入力される選択データ入力端子と、前記第１ビットデータと、前記シリアルデータと、が選択的に入力される第１入力端子と、前記第２ビットデータと、前記シリアルデータを入力するための所定周波数のクロックと、が選択的に入力される第２入力端子と、前記複数ビットに対応する複数の出力端子と、前記第１パラレルデータを選択する前記選択データに基づいて、前記第１パラレルデータを前記複数の出力端子から出力し、前記シリアルデータを選択する前記選択データに基づいて、前記クロックに応じて入力された前記シリアルデータを前記複数ビットの第２パラレルデータに変換して、前記複数の出力端子から出力する出力回路と、を備える。
【発明の効果】
【０００９】
本発明によれば、シリアルデータとパラレルデータが入力される入力端子を共通化して入力端子数を抑制できる。
【発明を実施するための最良の形態】
【００１０】
本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。
【００１１】
＜＜第１の実施形態＞＞
図１〜図３を参照しつつ、本発明の第１実施形態に係るデータ制御回路１の構成について説明する。尚、図１は、集積回路の場合のデータ制御回路１の構成の一例を示す図である。図２は、図１に示す判別回路６の構成の一例を示す図である。図３は、Ｈレベル及びＬレベルとハイインピーダンス（以下、Ｚレベルという）の関係を説明するための図である。
【００１２】
データ制御回路１は、シリアルデータと所定周波数のクロック及びＺレベルとパラレルデータ（第１パラレルデータ）とが選択的に入力される場合とする。尚、パラレルデータは、例えば、４ビットデータから構成される場合とし、それぞれを第１ビットデータ、第２ビットデータ、第３ビットデータ、第４ビットデータと呼ぶ。そこで、データ制御回路１は、シリアルデータと第１ビットデータとが選択的に入力される第１入力端子２と、所定周波数のクロックと第２ビットデータとが選択的に入力される第２入力端子３と、第３ビットデータとＺレベルとが選択的に入力される第３入力端子４と、第４ビットデータと例えばＺレベルとが選択的に入力される第４入力端子５と、を備える。
【００１３】
また、データ制御回路１は、更に、判別回路６、切替回路７、８、シフトレジスタ９、切替回路１０〜１３、第１出力端子１４〜第４出力端子１７（複数の出力端子）を備える。尚、切替回路７、８、シフトレジスタ９、切替回路１０〜１３は、本発明に係る出力回路を構成するものである。  
判別回路６は、図２に示す構成からなる。
【００１４】
抵抗２１、２２は、電圧Ｖccを発生する電源と接地との間に直列接続される。抵抗２１、２２の接続点は、第３入力端子４と、Ｐ型ＭＯＳＦＥＴ２３とＮ型ＭＯＳＦＥＴ２４の各ゲート電極の接続点と、Ｐ型ＭＯＳＦＥＴ２７とＮ型ＭＯＳＦＥＴ２８の各ゲート電極の接続点と接続される。
【００１５】
Ｐ型ＭＯＳＦＥＴ２３とＮ型ＭＯＳＦＥＴ２４は、ＣＭＯＳインバータ回路（第１ＣＭＯＳインバータ回路）を構成する。Ｐ型ＭＯＳＦＥＴ２３は、ゲート電極に、Ｌレベルの第３ビットデータ（他方の論理レベル）及びＺレベルが印加されてオンし、Ｈレベルの第３ビットデータ（一方の論理レベル）が印加されてオフする。Ｎ型ＭＯＳＦＥＴ２４は、ゲート電極に、Ｈレベルの第３ビットデータが印加されてオンし、Ｌレベルの第３ビットデータ及びＺレベルが印加されてオフする。
【００１６】
尚、第３ビットデータのＨレベルとは、図３に示すように、電圧Ｖcc／ａから電圧Ｖccまでの範囲内のレベルである。また、第３ビットデータのＬレベルとは、例えば接地電圧Ｖssから電圧Ｖcc／ｂ（ｂ＞ａ）までの範囲内のレベルである。また、Ｚレベルとは、電圧Ｖcc／ｂから電圧Ｖcc／ａまでの範囲内のレベルである。Ｐ型ＭＯＳＦＥＴ２３、Ｎ型ＭＯＳＦＥＴ２４は、電圧Ｖcc／ａを境にオン及びオフが制御されるように製造される。
【００１７】
Ｐ型ＭＯＳＦＥＴ２３がオン、Ｎ型ＭＯＳＦＥＴ２４がオフする際の各ドレイン電極の電圧は、Ｐ型ＭＯＳＦＥＴ２５をオフ、Ｎ型ＭＯＳＦＥＴ２６をオンさせるのに十分な電圧（以下、Ｈレベルという）である。また、Ｐ型ＭＯＳＦＥＴ２３がオフ、Ｎ型ＭＯＳＦＥＴ２４がオンする際の各ドレイン電極の電圧は、Ｐ型ＭＯＳＦＥＴ２５をオン、Ｎ型ＭＯＳＦＥＴ２６をオフさせるのに十分な電圧（以下、Ｌレベルという）である。
【００１８】
Ｐ型ＭＯＳＦＥＴ２５とＮ型ＭＯＳＦＥＴ２６は、Ｐ型ＭＯＳＦＥＴ２３とＮ型ＭＯＳＦＥＴ２４からなるＣＭＯＳインバータ回路の後段のＣＭＯＳインバータ回路を構成する。Ｐ型ＭＯＳＦＥＴ２５は、ゲート電極に、Ｌレベルが印加されてオンし、Ｈレベルが印加されてオフする。Ｎ型ＭＯＳＦＥＴ２６は、ゲート電極に、Ｈレベルが印加されてオンし、Ｌレベルが印加されてオフする。尚、Ｐ型ＭＯＳＦＥＴ２５がオン、Ｎ型ＭＯＳＦＥＴ２６がオフする際の各ドレイン電極の電圧を、Ｈレベルとする。また、Ｐ型ＭＯＳＦＥＴ２５がオフ、Ｎ型ＭＯＳＦＥＴ２６がオンする際の各ドレイン電極の電圧を、Ｌレベルとする。
【００１９】
以上により、Ｐ型ＭＯＳＦＥＴ２５、Ｎ型ＭＯＳＦＥＴ２６は、Ｐ型ＭＯＳＦＥＴ２３、Ｎ型ＭＯＳＦＥＴ２４の各ゲート電極に、Ｈレベルの第３ビットデータが印加される際にＨレベルを出力し、Ｌレベルの第３ビットデータ及びＺレベルが印加される際にＬレベルを出力する。
【００２０】
Ｐ型ＭＯＳＦＥＴ２７とＮ型ＭＯＳＦＥＴ２８は、ＣＭＯＳインバータ回路（第２ＣＭＯＳインバータ回路）を構成する。Ｐ型ＭＯＳＦＥＴ２７は、ゲート電極に、Ｌレベルの第３ビットデータが印加されてオンし、Ｈレベルの第３ビットデータ及びＺレベルが印加されてオフする。Ｎ型ＭＯＳＦＥＴ２８は、ゲート電極に、Ｈレベルの第３ビットデータ及びＺレベルが印加されてオンし、Ｌレベルの第３ビットデータが印加されてオフする。
【００２１】
つまり、Ｐ型ＭＯＳＦＥＴ２７、Ｎ型ＭＯＳＦＥＴ２８は、図３に示す前述の電圧Ｖcc／ｂを境にオン及びオフが制御されるように製造される。尚、Ｐ型ＭＯＳＦＥＴ２７がオン、Ｎ型ＭＯＳＦＥＴ２８がオフする際の各ドレイン電極の電圧は、Ｐ型ＭＯＳＦＥＴ２９をオフ、Ｎ型ＭＯＳＦＥＴ３０をオンさせるのに十分な電圧（以下、Ｈレベルという）である。また、Ｐ型ＭＯＳＦＥＴ２７がオフ、Ｎ型ＭＯＳＦＥＴ２８がオンする際の各ドレイン電極の電圧は、Ｐ型ＭＯＳＦＥＴ２９をオン、Ｎ型ＭＯＳＦＥＴ３０をオフさせるのに十分な電圧（以下、Ｌレベルという）である。
【００２２】
Ｐ型ＭＯＳＦＥＴ２９とＮ型ＭＯＳＦＥＴ３０は、Ｐ型ＭＯＳＦＥＴ２７とＮ型ＭＯＳＦＥＴ２８から成るＣＭＯＳインバータ回路の後段のＣＭＯＳインバータ回路を構成する。Ｐ型ＭＯＳＦＥＴ２９は、ゲート電極に、Ｌレベルが印加されてオンし、Ｈレベルが印加されてオフする。Ｎ型ＭＯＳＦＥＴ３０は、ゲート電極に、Ｈレベルが印加されてオンし、Ｌレベルが印加されてオフする。尚、Ｐ型ＭＯＳＦＥＴ２９がオン、Ｎ型ＭＯＳＦＥＴ３０がオフする際の各ドレイン電極の電圧を、Ｈレベルという。また、Ｐ型ＭＯＳＦＥＴ２９がオフ、Ｎ型ＭＯＳＦＥＴ３０がオンする際の各ドレイン電極の電圧を、Ｌレベルという。
【００２３】
以上により、Ｐ型ＭＯＳＦＥＴ２９、Ｎ型ＭＯＳＦＥＴ３０は、Ｐ型ＭＯＳＦＥＴ２７、Ｎ型ＭＯＳＦＥＴ２８の各ゲート電極に、Ｈレベルの第３ビットデータ及びＺレベルが印加される際にＨレベルを出力し、Ｌレベルの第３ビットデータが印加される際にＬレベルを出力する。
【００２４】
ＥｘＮＯＲ回路３１は、第３入力端子４に第３ビットデータが入力される際にＨレベルを出力し、第３入力端子４にＺレベルが入力される際にＬレベルを出力する。尚、ＥｘＮＯＲ回路３１の出力は、切替回路３３、７、８、１０〜１３の各切替を制御する信号（以下、切替信号という）となる。
【００２５】
ＡＮＤ回路３２は、第３入力端子４にＨレベルの第３ビットデータが入力される際にＨレベルを出力し、Ｌレベルの第３ビットデータが入力される際にＬレベルを出力する。従って、ＡＮＤ回路３２は、第３入力端子４に入力される第３ビットデータと同じ論理レベルの出力（以下、第３ビットデータという）をする。また、ＡＮＤ回路３２は、第３入力端子４にＺレベルが入力される際にＬレベルを出力する。
【００２６】
切替回路３３は、Ｈレベルの切替信号に基づいてＡＮＤ回路３２側へ切替わり、ＡＮＤ回路３２と切替回路１２との間を短絡するとともに、ＥｘＮＯＲ回路３１と切替回路１２との間を開放する。また、切替回路３３は、Ｌレベルの切替信号に基づいてＥｘＮＯＲ回路３１側へ切替わり、ＥｘＮＯＲ回路３１と切替回路１２との間を短絡するとともに、ＡＮＤ回路３２と切替回路１２との間を開放する。つまり、切替回路３３は、第３入力端子４に第３ビットデータが入力される際にＡＮＤ回路３２側へ切替わってＡＮＤ回路３２の出力を切替回路１２へ入力させ、第３入力端子４にＺレベルが入力される際にＥｘＮＯＲ回路３１側へ切替わってＥｘＮＯＲ回路３１の出力を切替回路１２へ入力させる。
【００２７】
切替回路７は、Ｌレベルの切替信号に基づいてシフトレジスタ９側へ切替わり、第１入力端子２とシフトレジスタ９との間を短絡する。また、切替回路７は、Ｈレベルの切替信号に基づいて切替回路１０側へ切替わり、第１入力端子２と切替回路１０との間を短絡する。つまり、切替回路７は、第３入力端子４にＺレベルが入力される際にシフトレジスタ９側へ切替わってシリアルデータをシフトレジスタ９へ入力させ、第３入力端子４に第３ビットデータが入力される際に切替回路１０側へ切替わって第１ビットデータを切替回路１０へ入力させる。
【００２８】
切替回路８は、Ｌレベルの切替信号に基づいてシフトレジスタ９側へ切替わり、第２入力端子３とシフトレジスタ９との間を短絡する。また、切替回路８は、Ｈレベルの切替信号に基づいて切替回路１１側へ切替わり、第２入力端子３と切替回路１１との間を短絡する。つまり、切替回路８は、第３入力端子４にＺレベルが入力される際にシフトレジスタ９側へ切替わってクロックをシフトレジスタ９へ入力させ、第３入力端子４に第３ビットデータが入力される際に切替回路１１側へ切替わって第２ビットデータを切替回路１１へ入力させる。
【００２９】
シフトレジスタ９は、例えば４つのクロックの立上りごとに入力されるシリアルデータをラッチし、４ビットのパラレルデータ（第２パラレルデータ）に変換して、切替回路１０〜１３へ出力する。尚、このパラレルデータを構成する各ビットデータを、第５ビットデータ、第６ビットデータ、第７ビットデータ、第８ビットデータと称する。そして、第５ビットデータは切替回路１０に対して出力され、第６ビットデータは切替回路１１に対して出力され、第７ビットデータは切替回路１２に対して出力され、第８ビットデータは切替回路１３に対して出力されるものとする。
【００３０】
切替回路１０は、Ｌレベルの切替信号に基づいてシフトレジスタ９側へ切替わり、シフトレジスタ９と第１出力端子１４との間を短絡する。また、切替回路１０は、Ｈレベルの切替信号に基づいて切替回路７側へ切替わり、切替回路７と第１出力端子１４との間を短絡する。つまり、切替回路１０は、第３入力端子４にＺレベルが入力される際にシフトレジスタ９側へ切替わって第５ビットデータを第１出力端子１４から出力させ、第３入力端子４に第３ビットデータが入力される際に切替回路７側へ切替わって第１ビットデータを第１出力端子１４から出力させる。
【００３１】
切替回路１１は、Ｌレベルの切替信号に基づいてシフトレジスタ９側へ切替わり、シフトレジスタ９と第２出力端子１５との間を短絡する。また、切替回路１１は、Ｈレベルの切替信号に基づいて切替回路８側へ切替わり、切替回路８と第２出力端子１５との間を短絡する。つまり、切替回路１１は、第３入力端子４にＺレベルが入力される際にシフトレジスタ９側へ切替わって第６ビットデータを第２出力端子１５から出力させ、第３入力端子４に第３ビットデータが入力される際に切替回路８側へ切替わって第２ビットデータを第２出力端子１５から出力させる。
【００３２】
切替回路１２は、Ｌレベルの切替信号に基づいてシフトレジスタ９側へ切替わり、シフトレジスタ９と第３出力端子１６との間を短絡する。また、切替回路１２は、Ｈレベルの切替信号に基づいて前記切替回路３３側へ切替わり、切替回路３３と第３出力端子１６との間を短絡する。つまり、切替回路１２は、第３入力端子４にＺレベルが入力される際にシフトレジスタ９側へ切替わって第７ビットデータを第３出力端子１６から出力させ、第３入力端子４に第３ビットデータが入力される際に前記切替回路３３側へ切替わって第３ビットデータを第３出力端子１６から出力させる。
【００３３】
切替回路１３は、Ｌレベルの切替信号に基づいてシフトレジスタ９側へ切替わり、シフトレジスタ９と第４出力端子１７との間を短絡する。また、切替回路１３は、Ｈレベルの切替信号に基づいて第４入力端子５側へ切替わり、第４入力端子５と第４出力端子１７との間を短絡する。つまり、切替回路１３は、第３入力端子４にＺレベルが入力される際にシフトレジスタ９側へ切替わって第８ビットデータを第４出力端子１７から出力させ、第３入力端子４に第３ビットデータが入力される際に第４入力端子５側へ切替わって第４ビットデータを第４出力端子１７から出力させる。
【００３４】
以下、図１、図２を参照しつつ図４を用いて、データ制御回路１の動作について説明する。尚、図４は、データ制御回路１の動作の一例を示すタイミングチャートである。図４では、データ制御回路１に対して、ｔ０〜ｔ７間に、シリアルデータとクロック及びＺレベルとが入力され、ｔ８〜ｔ１４間にパラレルデータが入力される場合とする。
【００３５】
第１入力端子２にシリアルデータが入力され、第２入力端子３にクロックが入力され、第４入力端子５にＺレベルが入力されるとともに、第３入力端子４にＺレベルが入力されると（ｔ０若しくはｔ０以前）、Ｐ型ＭＯＳＦＥＴ２３がオン、Ｎ型ＭＯＳＦＥＴ２４がオフし、Ｐ型ＭＯＳＦＥＴ２５がオフ、Ｎ型ＭＯＳＦＥＴ２６がオンする。従って、ＥｘＮＯＲ回路３１及びＡＮＤ回路３２の各一方の入力端子にＬレベルが入力される。また、Ｚレベルに基づいて、Ｐ型ＭＯＳＦＥＴ２７がオフ、Ｎ型ＭＯＳＦＥＴ２８がオンし、Ｐ型ＭＯＳＦＥＴ２９がオン、Ｎ型ＭＯＳＦＥＴ３０がオフする。従って、ＥｘＮＯＲ回路３１及びＡＮＤ回路３２の各他方の入力端子にＨレベルが入力される。
【００３６】
ここで、ＥｘＮＯＲ回路３１は、一方の入力端子の入力（Ｌレベル）と他方の入力端子の入力（Ｈレベル）とが異なることによりＬレベルを出力する。切替回路３３は、Ｌレベルの切替信号に基づいてＥｘＮＯＲ回路３１側へ切替わり、ＥｘＮＯＲ回路３１と切替回路１２との間が短絡する。そして、Ｌレベルの切替信号に基づいて、切替回路７がシフトレジスタ９側へ切替わり、切替回路８がシフトレジスタ９側へ切替わり、切替回路１０〜１３がシフトレジスタ９側へ切替わる。従って、第１入力端子２とシフトレジスタ９との間が短絡され、第２入力端子３とシフトレジスタ９との間が短絡される。また、シフトレジスタ９と第１出力端子１４〜第４出力端子１７との間が短絡される。
【００３７】
つまり、第１入力端子２からのシリアルデータと第２入力端子３からのクロックとがシフトレジスタ９へ入力され、シフトレジスタ９からの第５ビットデータ〜第８ビットデータが第１出力端子１４〜第４出力端子１７から出力可能な状態となる。尚、上述の各短絡状態は、第３入力端子４にＺレベルが入力される期間（ｔ０〜ｔ７）継続される。
【００３８】
シフトレジスタ９は、ｔ０、ｔ１、ｔ２、ｔ３のクロックの立上りで入力されるシリアルデータ（Ｌレベル（ｔ０）、Ｈレベル（ｔ１）、Ｈレベル（ｔ２）、Ｈレベル（ｔ３））をラッチし、Ｌレベルの第５ビットデータ、Ｈレベルの第６ビットデータ、Ｈレベルの第７ビットデータ、Ｈレベルの第８ビットデータを切替回路１０〜１３へ出力する。従って、第１出力端子１４〜第４出力端子１７から当該第５ビットデータ〜第８ビットデータが出力される。
【００３９】
次に、シフトレジスタ９は、ｔ４、ｔ５、ｔ６、ｔ７のクロックの立上りで入力されるシリアルデータ（Ｌレベル（ｔ４）、Ｈレベル（ｔ５）、Ｌレベル（ｔ６）、Ｈレベル（ｔ７））をラッチし、Ｌレベルの第５ビットデータ、Ｈレベルの第６ビットデータ、Ｌレベルの第７ビットデータ、Ｈレベルの第８ビットデータを切替回路１０〜１３へ出力する。従って、第１出力端子１４〜第４出力端子１７から当該第５ビットデータ〜第８ビットデータが出力される。
【００４０】
次に、第１入力端子２にＨレベルの第１ビットデータが入力され、第２入力端子３にＨレベルの第２ビットデータが入力され、第４入力端子５にＨレベルの第４ビットデータが入力されるとともに、第３入力端子４にＬレベルの第３ビットデータが入力されると（ｔ８）、Ｐ型ＭＯＳＦＥＴ２３がオン、Ｎ型ＭＯＳＦＥＴ２４がオフし、Ｐ型ＭＯＳＦＥＴ２５がオフ、Ｎ型ＭＯＳＦＥＴ２６がオンする。従って、ＥｘＮＯＲ回路３１及びＡＮＤ回路３２の各一方の入力端子にＬレベルが入力される。また、Ｌレベルの第３ビットデータに基づいて、Ｐ型ＭＯＳＦＥＴ２７がオン、Ｎ型ＭＯＳＦＥＴ２８がオフし、Ｐ型ＭＯＳＦＥＴ２９がオフ、Ｎ型ＭＯＳＦＥＴ３０がオンする。従って、ＥｘＮＯＲ回路３１及びＡＮＤ回路３２の各他方の入力端子にＬレベルが入力される。
【００４１】
ここで、ＥｘＮＯＲ回路３１は、一方の入力端子の入力（Ｌレベル）と他方の入力端子の入力（Ｌレベル）とが一致することによりＨレベルを出力する。また、ＡＮＤ回路３２は、一方の入力端子の入力と他方の入力端子の入力とがともにＬレベルであることによりＬレベル（＝第３ビットデータ）を出力する。そして、切替回路３３は、Ｈレベルの切替信号に基づいてＡＮＤ回路３２側へ切替わる。従って、ＡＮＤ回路３２と切替回路１２との間が短絡され、ＡＮＤ回路３２からのＬレベルの第３ビットデータが切替回路１２へ出力される。
【００４２】
そして、Ｈレベルの切替信号に基づいて、切替回路７が切替回路１０側へ切替わり、切替回路８が切替回路１１側へ切替わり、切替回路１０が切替回路７側へ切替わり、切替回路１１が切替回路８側へ切替わり、切替回路１２が切替回路３３側へ切替わり、切替回路１３が第４入力端子５側へ切替わる。従って、第１入力端子２と第１出力端子１４との間が短絡され、第２入力端子３と第２出力端子１５との間が短絡され、ＡＮＤ回路３２と第３出力端子１６との間が短絡され、第４入力端子５と第４出力端子１７との間が短絡される。
【００４３】
つまり、第１入力端子２からのＨレベルの第１ビットデータが第１出力端子１４から出力され、第２入力端子３からのＨレベルの第２ビットデータが第２出力端子１５から出力され、第３入力端子４からのＬレベルの第３ビットデータが判別回路６を介して第３出力端子１６から出力され、第４入力端子５からのＨレベルの第４ビットデータが第４出力端子１７から出力される。
【００４４】
第３入力端子４にＬレベルの第３ビットデータが入力されるｔ１２、ｔ１３時のデータ制御回路１の動作は、上述と同様であるため説明を省略する。
【００４５】
次に、第１入力端子２にＬレベルの第１ビットデータが入力され、第２入力端子３にＨレベルの第２ビットデータが入力され、第４入力端子５にＬレベルの第４ビットデータが入力されるとともに、第３入力端子４にＨレベルの第３ビットデータが入力されると（ｔ９）、Ｐ型ＭＯＳＦＥＴ２３がオフ、Ｎ型ＭＯＳＦＥＴ２４がオンし、Ｐ型ＭＯＳＦＥＴ２５がオン、Ｎ型ＭＯＳＦＥＴ２６がオフする。従って、ＥｘＮＯＲ回路３１及びＡＮＤ回路３２の各一方の入力端子にＨレベルが入力される。また、Ｈレベルの第３ビットデータに基づいて、Ｐ型ＭＯＳＦＥＴ２７がオフ、Ｎ型ＭＯＳＦＥＴ２８がオンし、Ｐ型ＭＯＳＦＥＴ２９がオン、Ｎ型ＭＯＳＦＥＴ３０がオフする。従って、ＥｘＮＯＲ回路３１及びＡＮＤ回路３２の各他方の入力端子にＨレベルが入力される。
【００４６】
ここで、ＥｘＮＯＲ回路３１は、一方の入力端子の入力（Ｈレベル）と他方の入力端子の入力（Ｈレベル）とが一致することによりＨレベルを出力する。また、ＡＮＤ回路３２は、一方の入力端子の入力と他方の入力端子の入力とがともにＨレベルであることによりＨレベル（＝第３ビットデータ）を出力する。切替回路３３は、このときのＨレベルの切替信号に基づいてＡＮＤ回路３２側への切替え状態が保持される。従って、ＡＮＤ回路３２と切替回路１２との間の短絡状態が保持され、ＡＮＤ回路３２からのＨレベルの第３ビットデータが切替回路１２へ出力される。
【００４７】
そして、当該Ｈレベルの切替信号に基づいて、切替回路７の切替回路１０側への切替え状態、切替回路８の切替回路１１側への切替え状態、切替回路１０の切替回路７側への切替状態、切替回路１１の切替回路８側への切替え状態、切替回路１２の切替回路３３側への切替え状態、切替回路１３の第４入力端子５側への切替え状態が保持される。従って、第１入力端子２と第１出力端子１４との間の短絡状態、第２入力端子３と第２出力端子１５との間の短絡状態、ＡＮＤ回路３２と第３出力端子１６との間の短絡状態、第４入力端子５と第４出力端子１７との間の短絡状態が保持される。
【００４８】
つまり、第１入力端子２からのＬレベルの第１ビットデータが第１出力端子１４から出力され、第２入力端子３からのＨレベルの第２ビットデータが第２出力端子１５から出力され、第３入力端子４からのＨレベルの第３ビットデータが判別回路６を介して第３出力端子１６から出力され、第４入力端子５からのＬレベルの第４ビットデータが第４出力端子１７から出力される。尚、第３入力端子４にＨレベルの第３ビットデータが入力されるｔ１０、ｔ１１、ｔ１４時のデータ制御回路１の動作は、上述と同様であるため説明を省略する。
【００４９】
以上のように、第３入力端子４に第３ビットデータが入力されているか否かを判別する仕組みによって、第１ビットデータ用の入力端子とシリアルデータ用の入力端子を第１入力端子２として共通化し、第２ビットデータ用の入力端子とクロック用の入力端子を第２入力端子３として共通化する。この結果、図７に示した従来のデータ制御回路１００に比べて入力端子数の抑制でき、データ制御回路１の回路規模の大型化やコストアップを抑制できる。また、パラレルデータが入力される数分の入力端子のみを設ければよく、シリアルデータに対応するためにデータ制御回路１のピン互換性が損なわれることを防止できる。更に、データ制御回路１がシリアルデータに基づく上述の処理を行う場合、第４入力端子５を他の用途等に用いることも可能となる。
【００５０】
尚、説明の便宜上、４つの入力端子（第１入力端子２〜第４入力端子５）を備えたデータ制御回路１の場合について説明したが、３つの入力端子（第１入力端子２〜第３入力端子４）以上の数の入力端子を設けても良い。更に、第３入力端子４のレベルで第３ビットデータが入力されているか否かを判別することにより、より簡易且つ正確にパラレルデータ及びシリアルデータに応じた処理を行うことが可能となる。更に、Ｐ型ＭＯＳＦＥＴ２３とＮ型ＭＯＳＦＥＴ２４からなるＣＭＯＳインバータ回路、Ｐ型ＭＯＳＦＥＴ２７とＮ型ＭＯＳＦＥＴ２８からなるＣＭＯＳインバータ回路によって、より正確に第３ビットデータが入力されているか否かを判別することが可能となる。
【００５１】
＜＜第２の実施形態＞＞
以下、図５を参照しつつ、本発明の第２実施形態に係るデータ制御回路５１の構成について説明する。図５は、データ制御回路５１の構成を示す図である。尚、図１に示したデータ制御回路１と同様の構成については同一符号を付して説明を省略する。
【００５２】
データ制御回路５１が、データ制御回路１と相違する点は、判別回路６を設けず、更に、判別回路６の切替信号の代わりに、選択信号入力端子５２（選択データ入力端子）に入力される選択信号（選択データ）を用いる点である。具体的には、選択信号入力端子５２には、第１入力端子２〜第４入力端子５に対してシリアルデータとクロック及びＺレベルが入力される際、例えばＬレベルの選択信号（選択データ）が入力される。また、選択信号入力端子５２には、第１入力端子２〜第４入力端子５に対して第１ビットデータ〜第４ビットデータが入力される際、Ｈレベルの選択信号が入力される。切替回路５３〜５８は、切替回路７〜８、１０〜１３にそれぞれ対応しており、選択信号のレベルに従って同様の切替の制御を行う。
【００５３】
以下、図５を参照しつつ、図６を用いてデータ制御回路５１の動作について説明する。尚、図６は、データ制御回路５１の動作の一例を示すタイミングチャートである。尚、図６は、データ制御回路５１に対して、ｔ２０〜ｔ２７間にパラレルデータが入力され、ｔ２８〜ｔ３５間にシリアルデータとクロック及びＺレベルが入力される場合とする。
【００５４】
第１入力端子２にＨレベルの第１ビットデータが入力され、第２入力端子３にＨレベルの第２ビットデータが入力され、第３入力端子４にＬレベルの第３ビットデータが入力され、第４入力端子５にＨレベルの第４ビットデータが入力されるとともに、選択信号入力端子５２にＨレベルの選択信号が入力されると（ｔ２０）、切替回路５３が切替回路５５側へ切替わり、切替回路５４が切替回路５６側へ切替わり、切替回路５５が切替回路５３側へ切替わり、切替回路５６が切替回路５４側へ切替わり、切替回路５７が第３入力端子４側へ切替わり、切替回路５８が第４入力端子５側へ切替わる。従って、第１入力端子２と第１出力端子１４との間が短絡され、第２入力端子３と第２出力端子１５との間が短絡され、第３入力端子４と第３出力端子１６との間が短絡され、第４入力端子５と第４出力端子１７との間が短絡される。
【００５５】
つまり、第１入力端子２からのＨレベルの第１ビットデータが第１出力端子１４から出力され、第２入力端子３からのＨレベルの第２ビットデータが第２出力端子１５から出力され、第３入力端子４からのＬレベルの第３ビットデータが第３出力端子１６から出力され、第４入力端子５からのＨレベルの第４ビットデータが第４出力端子１７から出力される。尚、上述の各短絡状態は、選択信号入力端子５２にＬレベルの選択信号が入力される期間（ｔ２０〜ｔ２７）継続され、第１入力端子２〜第４入力端子５に入力される第１ビットデータ〜第４ビットデータが第１出力端子１４〜第４出力端子１７から出力される。
【００５６】
次に、第１入力端子２にシリアルデータが入力され、第２入力端子３にクロックが入力され、第３入力端子４にＺレベルが入力され、第４入力端子５にＺレベルが入力されるとともに、選択信号入力端子５２にＬレベルの選択信号が入力されると（ｔ２８）、切替回路５３がシフトレジスタ９側へ切替わり、切替回路５４がシフトレジスタ９側へ切替わり、切替回路５５がシフトレジスタ９側へ切替わり、切替回路５６がシフトレジスタ９側へ切替わり、切替回路５７がシフトレジスタ９側へ切替わり、切替回路５８がシフトレジスタ９側へ切替わる。従って、第１入力端子２とシフトレジスタ９との間が短絡され、第２入力端子３とシフトレジスタ９との間が短絡される。また、シフトレジスタ９と第１出力端子１４〜第４出力端子１７との間が短絡される。
【００５７】
つまり、第１入力端子２からのシリアルデータと第２入力端子３からのクロックとがシフトレジスタ９へ入力され、シフトレジスタ９からの第５ビットデータ〜第８ビットデータが第１出力端子１４〜第４出力端子１７から出力可能な状態となる。尚、上述の各短絡状態は、選択信号入力端子５２にＬレベルの選択信号が入力される期間（ｔ２８〜ｔ３５）継続される。
【００５８】
シフトレジスタ９は、ｔ２８、ｔ２９、ｔ３０、ｔ３１のクロックの立上りで入力されるシリアルデータ（Ｌレベル（ｔ２８）、Ｈレベル（ｔ２９）、Ｈレベル（ｔ３０）、Ｈレベル（ｔ３１））をラッチし、４ビットのパラレルデータに変換して、切替回路５５〜切替回路５８へ出力する。つまり、シフトレジスタ９は、Ｌレベルの第５ビットデータ、Ｈレベルの第６ビットデータ、Ｈレベルの第７ビットデータ、Ｈレベルの第８ビットデータを出力する。従って、第１出力端子１４〜第４出力端子１７から当該第５ビットデータ〜第８ビットデータが出力される。
【００５９】
次に、シフトレジスタ９は、ｔ３２、ｔ３３、ｔ３４、ｔ３５のクロックの立上りで入力されるシリアルデータ（Ｌレベル（ｔ３２）、Ｈレベル（ｔ３３）、Ｌレベル（ｔ３４）、Ｈレベル（ｔ３５））をラッチし、４ビットのパラレルデータに変換して、切替回路５５〜切替回路５８へ出力する。つまり、シフトレジスタ９は、Ｌレベルの第５ビットデータ、Ｈレベルの第６ビットデータ、Ｌレベルの第７ビットデータ、Ｈレベルの第８ビットデータを出力する。従って、第１出力端子１４〜第４出力端子１７から当該第５ビットデータ〜第８ビットデータが出力される。
【００６０】
以上により、選択信号入力端子５２に入力される選択信号に基づいて、第１ビットデータ用の入力端子とシリアルデータ用の入力端子を第１入力端子２として共通化し、第２ビットデータ用の入力端子とクロック用の入力端子を第２入力端子３として共通化する。この結果、図７に示した従来のデータ制御回路１００に比べて入力端子数の抑制が可能となり、ひいては、データ制御回路５１の回路規模の大型化やコストアップを抑制できる。また、パラレルデータが入力される数分の入力端子及び選択信号入力端子５２のみを設ければ良く、シリアルデータに対応するためにデータ制御回路１のピン互換性が損なわれることを防止できる。更に、データ制御回路５１がシリアルデータに基づく上述の処理を行う場合、第３入力端子４及び第４入力端子５を他の用途等に用いることも可能となる。尚、説明の便宜上、５つの入力端子（選択信号入力端子５２、第１入力端子２〜第４入力端子５）を備えたデータ制御回路５１の場合について説明したが、３つの入力端子（選択信号入力端子５２、第１入力端子２、第２入力端子３）以上の数の入力端子を設けても良い。
【図面の簡単な説明】
【００６１】
【図１】本発明に係るデータ制御回路の構成の一例を示す図である。
【図２】本発明に係る判別回路の構成の一例を示す図である。
【図３】本発明に係るＨレベル及びＬレベルの第３ビットデータとＺレベルを説明するための図である。
【図４】本発明に係るデータ制御回路の動作の一例を示すタイミングチャートである。
【図５】本発明に係るデータ制御回路の構成の一例を示す図である。
【図６】本発明に係るデータ制御回路の動作の一例を示すタイミングチャートである。
【図７】従来のデータ制御回路の構成の一例を示す図である。
【符号の説明】
【００６２】
１、５１、１００  データ制御回路
２、１０４  第１入力端子
３、１０５  第２入力端子
４、１０６  第３入力端子
５、１０７  第４入力端子
６  判別回路
７、８、１０、１１、１２、１３、３３  切替回路
９、１０８  シフトレジスタ
１４、１１３  第１出力端子
１５、１１４  第２出力端子
１６、１１５  第３出力端子
１７、１１６  第４出力端子
２１、２２  抵抗
２３、２５、２７、２９  Ｐ型ＭＯＳＦＥＴ
２４、２６、２８、３０  Ｎ型ＭＯＳＦＥＴ
３１  ＥｘＮＯＲ回路
３２  ＡＮＤ回路
５２、１０１  選択信号入力端子
５３、５４、５５、５６、５７、５８  切替回路
１０２  シリアルデータ入力端子
１０３  クロック入力端子
１０９、１１０、１１１、１１２  切替回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2008283299.tif 000007
【図６】
2008283299.tif 000008
【図７】
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