(57)【要約】【課題】円滑な並列データ処理を行うことのできるデータ処理装置を提供する。【解決手段】データが入力され、所定の処理を行って出力する回路２と、回路２から出力されたデータが書き込まれる記憶部７と、前記書き込まれたデータを読み出し、所定の処理を行って記憶部７に書き込む回路３と、記憶部７からデータを読み出して出力する回路４と、記憶部７に対して回路２、３、４から発行されるアクセス要求を調停する要求調停回路６と、を備え、要求調停回路６は、記憶部７内で回路２がアクセスしているアドレス、回路３がアクセスしているアドレス及び回路４がアクセスしているアドレスから回路２の処理可能な記憶量、回路３の処理可能な記憶量及び回路４の処理可能な記憶量の少なくともいずれか一つを演算し、その演算した記憶量を基準にして回路２、３、４からのアクセス要求の優先順位を設定する。【選択図】図１
2008003775.tif 000002
【特許請求の範囲】
【請求項１】
データが入力され、所定の処理を行って出力する第１の回路と、
前記第１の回路から出力されたデータが書き込まれる記憶部と、
前記書き込まれたデータを読み出し、所定の処理を行って前記記憶部に書き込む第２の回路と、
前記記憶部からデータを読み出して出力する第３の回路と、
前記記憶部に対して前記第１、第２及び第３の回路から発行されるアクセス要求を調停する要求調停回路と、
を備え、
前記要求調停回路は、前記記憶部内で前記第１の回路がアクセスしているアドレス、前記第２の回路がアクセスしているアドレス及び前記第３の回路がアクセスしているアドレスから前記第１の回路の処理可能な記憶量、前記第２の回路の処理可能な記憶量及び前記第３の回路の処理可能な記憶量の少なくともいずれか一つを演算し、その演算した記憶量を基準にして前記第１、第２及び第３の回路からのアクセス要求の優先順位を設定することを特徴とするデータ処理装置。
【請求項２】
データ格納可能なバッファメモリと、
データを与えられて復調し、その復調データを前記バッファメモリに書き込む復調回路と、
前記バッファメモリから前記復調されたデータを読み出し、エラー訂正処理を行い、そのエラー訂正データを前記バッファメモリに書き込む訂正回路と、
前記バッファメモリからデータを読み出して出力するインタフェース回路と、
前記バッファメモリにアクセスする前記復調回路、前記訂正回路及び前記インタフェース回路からのアクセス要求を調停するバスアービトレーション回路と、
を備え、
前記バスアービトレーション回路は、前記バッファメモリ内で前記復調回路が書き込んでいるデータのアドレス、前記訂正回路が読み出しているデータのアドレス及び前記インタフェース回路が読み出しているデータのアドレスから前記復調回路が処理可能なメモリ量、前記訂正回路が処理可能なメモリ量及び前記インタフェース回路が処理可能なメモリ量の少なくともいずれか一つを演算し、その演算したメモリ量を基準にして前記復調回路、前記訂正回路及び前記インタフェース回路からのアクセス要求の優先順位を設定することを特徴とするデータ処理装置。
【請求項３】
データ格納可能なバッファメモリと、
データが格納された媒体からデータを与えられて復調し、その復調データを前記バッファメモリに書き込む復調回路と、
前記バッファメモリから前記復調されたデータを読み出し、エラー訂正処理を行い、そのエラー訂正データを前記バッファメモリに書き込む訂正回路と、
前記バッファメモリからデータを読み出して出力するインタフェース回路と、
前記バッファメモリにアクセスする前記復調回路、前記訂正回路及び前記インタフェース回路からのアクセス要求を調停するバスアービトレーション回路と、
を備え、
前記バスアービトレーション回路は、前記復調回路に与えられるデータの前記媒体におけるアドレスＩＤを基準にして前記復調回路、前記訂正回路及び前記インタフェース回路からのアクセス要求の優先順位を設定することを特徴とするデータ処理装置。
【請求項４】
データ格納可能なバッファメモリと、
データを与えられて前記バッファメモリに書き込むインタフェース回路と、
前記バッファメモリ内の前記インタフェース回路により書き込まれたデータを読み出し、訂正パリティ付加処理を行い、その訂正パリティ付加データを前記バッファメモリに書き込む訂正パリティ付加回路と、
前記バッファメモリからデータを読み出し、変調して出力する変調回路と、
前記バッファメモリにアクセスする前記インタフェース回路、訂正パリティ付加回路及び変調回路からのアクセス要求を調停するバスアービトレーション回路と、
を備え、
前記バスアービトレーション回路は、前記バッファメモリ内で前記インタフェース回路が書き込んでいるデータのアドレス、前記訂正パリティ付加回路が読み出しているデータのアドレス及び前記変調回路が読み出しているデータのアドレスから前記インタフェース回路が処理可能なメモリ量、前記訂正パリティ付加回路が処理可能なメモリ量及び前記変調回路が処理可能なメモリ量の少なくともいずれか一つを演算し、その演算したメモリ量を基準にして前記インタフェース回路、前記訂正パリティ付加回路及び前記変調回路からのアクセス要求の優先順位を設定することを特徴とするデータ処理装置。
【請求項５】
データ格納可能なバッファメモリと、
データを与えられて前記バッファメモリに書き込むインタフェース回路と、
前記バッファメモリ内の前記インタフェース回路により書き込まれたデータを読み出し、訂正パリティ付加処理を行い、その訂正パリティ付加データを前記バッファメモリに書き込む訂正パリティ付加回路と、
前記バッファメモリからデータを読み出し、変調して出力する変調回路と、
前記バッファメモリにアクセスする前記インタフェース回路、訂正パリティ付加回路及び変調回路からのアクセス要求を調停するバスアービトレーション回路と、
を備え、
前記バスアービトレーション回路は、前記変調回路から出力される変調データが格納される媒体における前記変調データのアドレスＩＤを基準にして前記復調回路、前記訂正回路及び前記インタフェース回路からのアクセス要求の優先順位を設定することを特徴とするデータ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ処理装置に関するものである。
【背景技術】
【０００２】
データ処理装置のうちディスクに記憶されたデータを再生する装置（ディスク再生装置）では、振動等による外乱でピックアップがジャンプして再生トラックから外れ、再生が途切れる虞がある。そこでディスク再生装置はバッファメモリを有し、再生データの連続性を維持できるようにしている。また、ディスク上の埃やゴミ等が原因となって読みとったデータにエラーが生じることがある。そのため、ディスク再生装置はこのエラーを訂正して元の正しいデータに復元するエラー訂正回路を有する。従って、ディスク再生装置のバッファメモリには、ディスクから読みとったデータを復調する復調回路、エラー訂正回路及びＰＣ等のホスト装置（ホストインタフェース）からアクセス要求があり、これらのアクセス要求を調停し、アクセス許可を与える要求調停手段（アービタ）が備えられている。そして、復調回路、エラー訂正回路及びホスト装置のバッファメモリへのアクセス権の優先順位はバッファメモリの容量や転送レート、ディスクの再生倍速、ホスト装置への応答速度、訂正処理能力等の要因から設定されている。
【０００３】
しかし、例えば優先順位が復調回路＞ホスト装置＞エラー訂正回路の順で設定されている時にホスト装置のデータ読み込み要求が突発的に多く生じた場合、ホスト装置よりアクセス権が低く設定されているエラー訂正回路での処理はその間滞る。エラー訂正処理が滞るとバッファメモリ内に復調データを書き込める余裕がなくなり、データの復調が停止してしまい、データ処理に要する時間が長くなるという問題がある。また、優先順位が復調回路＞エラー訂正回路＞ホスト装置の順で設定されている場合は、エラー訂正処理が滞ることは抑えられるが、ホスト装置への応答性が低下する。
【０００４】
このような問題を解決する方法の一つとして、バスアクセス優先順位を「ＣＤデータ転送＞エラー訂正１＞ホストＣＰＵ転送＞エラー訂正２」というようにエラー訂正回路のバスアクセス権を２通り確保するように設定するＣＤ−ＲＯＭドライブが提案されている（例えば特許文献１参照）。エラー訂正１は制限付きであり、「使用不可」、「バンド幅ＸＸ以下」等の設定ができる。ＸＸの値は扱うデータの種類やホストＣＰＵ側の要求するデータ転送レート等に応じて設定を行うようにする。これによりエラー訂正よりホストＣＰＵを優先する場合、エラー訂正を高いバス使用効率で実行でき、また、ホストＣＰＵ転送よりエラー訂正を優先する場合、エラー訂正は一定時間内の終了を保証される。
【０００５】
しかし、このＣＤ−ＲＯＭドライブではエラー訂正１の制限設定をアクセス開始前に行う。ホストＣＰＵからのデータ転送要求のタイミングは不定であり、アクセス開始前にこの設定を行ったのでは、ホストＣＰＵからのデータ転送要求が多いときにエラー訂正が優先されるといったことが起き得る。従って、効率の良いバスアクセスが実現できない。
【０００６】
また、このような問題を解決する別の方法として、バッファメモリの転送レートを上げることや容量を大きくすることが考えられる。しかし、転送レートを上げるためには動作周波数を上げることとなり、回路全体の消費電流が増え、容量を大きくすると高コストになるという問題が起きる。
【特許文献１】特開平１１−１２０１２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明は、バッファメモリの転送レートを上げたり容量を大きくしたりすることなく円滑な並列データ処理を行うことのできるデータ処理装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一態様によるデータ処理装置は、データが入力され、所定の処理を行って出力する第１の回路と、前記第１の回路から出力されたデータが書き込まれる記憶部と、前記書き込まれたデータを読み出し、所定の処理を行って前記記憶部に書き込む第２の回路と、前記記憶部からデータを読み出して出力する第３の回路と、前記記憶部に対して前記第１、第２及び第３の回路から発行されるアクセス要求を調停する要求調停回路と、を備え、前記要求調停回路は、前記記憶部内で前記第１の回路がアクセスしているアドレス、前記第２の回路がアクセスしているアドレス及び前記第３の回路がアクセスしているアドレスから前記第１の回路の処理可能な記憶量、前記第２の回路の処理可能な記憶量及び前記第３の回路の処理可能な記憶量の少なくともいずれか一つを演算し、その演算した記憶量を基準にして前記第１、第２及び第３の回路からのアクセス要求の優先順位を設定するものである。
【０００９】
本発明の一態様によるデータ処理装置は、データ格納可能なバッファメモリと、データを与えられて復調し、その復調データを前記バッファメモリに書き込む復調回路と、前記バッファメモリから前記復調されたデータを読み出し、エラー訂正処理を行い、そのエラー訂正データを前記バッファメモリに書き込む訂正回路と、前記バッファメモリからデータを読み出して出力するインタフェース回路と、前記バッファメモリにアクセスする前記復調回路、前記訂正回路及び前記インタフェース回路からのアクセス要求を調停するバスアービトレーション回路と、を備え、前記バスアービトレーション回路は、前記バッファメモリ内で前記復調回路が書き込んでいるデータのアドレス、前記訂正回路が読み出しているデータのアドレス及び前記インタフェース回路が読み出しているデータのアドレスから前記復調回路が処理可能なメモリ量、前記訂正回路が処理可能なメモリ量及び前記インタフェース回路が処理可能なメモリ量の少なくともいずれか一つを演算し、その演算したメモリ量を基準にして前記復調回路、前記訂正回路及び前記インタフェース回路からのアクセス要求の優先順位を設定するものである。
【００１０】
本発明の一態様によるデータ処理装置は、データ格納可能なバッファメモリと、データが格納された媒体からデータを与えられて復調し、その復調データを前記バッファメモリに書き込む復調回路と、前記バッファメモリから前記復調されたデータを読み出し、エラー訂正処理を行い、そのエラー訂正データを前記バッファメモリに書き込む訂正回路と、前記バッファメモリからデータを読み出して出力するインタフェース回路と、前記バッファメモリにアクセスする前記復調回路、前記訂正回路及び前記インタフェース回路からのアクセス要求を調停するバスアービトレーション回路と、を備え、前記バスアービトレーション回路は、前記復調回路に与えられるデータの前記媒体におけるアドレスＩＤを基準にして前記復調回路、前記訂正回路及び前記インタフェース回路からのアクセス要求の優先順位を設定するものである。
【００１１】
本発明の一態様によるデータ処理装置は、データ格納可能なバッファメモリと、データを与えられて前記バッファメモリに書き込むインタフェース回路と、前記バッファメモリ内の前記インタフェース回路により書き込まれたデータを読み出し、訂正パリティ付加処理を行い、その訂正パリティ付加データを前記バッファメモリに書き込む訂正パリティ付加回路と、前記バッファメモリからデータを読み出し、変調して出力する変調回路と、前記バッファメモリにアクセスする前記インタフェース回路、訂正パリティ付加回路及び変調回路からのアクセス要求を調停するバスアービトレーション回路と、を備え、前記バスアービトレーション回路は、前記バッファメモリ内で前記インタフェース回路が書き込んでいるデータのアドレス、前記訂正パリティ付加回路が読み出しているデータのアドレス及び前記変調回路が読み出しているデータのアドレスから前記インタフェース回路が処理可能なメモリ量、前記訂正パリティ付加回路が処理可能なメモリ量及び前記変調回路が処理可能なメモリ量の少なくともいずれか一つを演算し、その演算したメモリ量を基準にして前記インタフェース回路、前記訂正パリティ付加回路及び前記変調回路からのアクセス要求の優先順位を設定するものである。
【００１２】
本発明の一態様によるデータ処理装置は、データ格納可能なバッファメモリと、データを与えられて前記バッファメモリに書き込むインタフェース回路と、前記バッファメモリ内の前記インタフェース回路により書き込まれたデータを読み出し、訂正パリティ付加処理を行い、その訂正パリティ付加データを前記バッファメモリに書き込む訂正パリティ付加回路と、前記バッファメモリからデータを読み出し、変調して出力する変調回路と、前記バッファメモリにアクセスする前記インタフェース回路、訂正パリティ付加回路及び変調回路からのアクセス要求を調停するバスアービトレーション回路と、を備え、前記バスアービトレーション回路は、前記変調回路から出力される変調データが格納される媒体における前記変調データのアドレスＩＤを基準にして前記復調回路、前記訂正回路及び前記インタフェース回路からのアクセス要求の優先順位を設定するものである。
【発明の効果】
【００１３】
本発明によれば、バッファメモリの転送レートを上げることなく円滑な並列データ処理を行うことができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１５】
（第１の実施形態）図１に本発明の第１の実施形態によるデータ処理装置の概略構成を示す。ディスク等のデータが記録された媒体から読み取り装置１でデータが読み取られ、復調回路２に与えられる。与えられたデータは復調回路２で復調され、復調回路２内の復調回路インタフェース（図示せず）を介してリングバッファ（ＲＡＭ）７に書き込まれる。この書き込まれたデータは訂正回路３により読み出され、エラー訂正処理された後、リングバッファ７に書き込まれる。このエラー訂正されたデータがリングバッファ７からホストインタフェース４を介してホスト装置５へ転送される。ホスト装置５はＰＣやＡＶ機器等である。
【００１６】
従って、リングバッファ７には復調データの書き込み、エラー訂正処理のためのデータ読み込み、エラー訂正データの書き込み、ホスト装置５へ転送するデータの読み込みといったアクセス要求があり、これらのアクセス要求をバスアービトレーション回路６が調停する。そして、データ処理装置の通常動作時は復調回路２＞ホストインタフェース４＞訂正回路３の順にアクセス権の優先順位を設定する。復調回路２の優先順位を一番上にしてデータ書きこぼしによるリトライ処理が起きるのを抑える。ホストインタフェース４の順位を次にし、ホスト装置５への応答性を良くする。訂正回路３は優先順位が一番下であるが、リングバッファ７にデータをキャッシュすることで処理を追従させる。
【００１７】
図２にリングバッファの模式図を示す。リングバッファは復調回路２が処理（復調データの書き込み）可能なメモリ量Ａ１、訂正回路３が処理（エラー訂正処理）可能なメモリ量Ｂ１、ホストインタフェース４が処理（ホスト装置５へ転送するためのデータ読み込み）可能なメモリ量Ｃ１の３つに分けられる。バスアービトレーション回路６は復調回路２、訂正回路３及びホストインタフェース４がアクセスしているデータのアドレス（ポインタａ１、ｂ１、ｃ１）の差分からメモリ量（セクタ数）Ａ１、Ｂ１、Ｃ１を求める。通常動作時はメモリ量Ａ１が大きく、エラー訂正処理が滞ってくるとメモリ量Ｂ１が大きくなり、メモリ量Ａ１が小さくなる。そこで、メモリ量Ｂ１が所定値ｘ１を超えたとき訂正回路３の処理が滞っていると判定し、アクセス権の優先順位を復調回路２＞訂正回路３＞ホストインタフェース４の順にすることで訂正回路３でのエラー訂正処理を進ませる。その後、メモリ量Ｂ１が減少し、所定値ｙ１を下回ったとき、アクセス権の優先順位を元に戻す。所定値ｙ１は所定値ｘ１と同じ値でも良いし、小さい値でも良い。例えば、リングバッファ７が１６００セクタのメモリ量を有するときメモリ量Ｂ１が２０％（３２０セクタ）を超えたとき訂正回路３とホストインタフェース４のアクセス権の優先順位を入れ替え、その後エラー訂正処理が進み、メモリ量Ｂ１が１０％（１６０セクタ）を下回ったときに元の優先順位に戻すようにする。
【００１８】
図３に訂正回路とホストインタフェースの優先順位を入れ替える時のバッファアクセス処理の一例を示す。横軸は時間を表す。時刻ｔ１以前は、ホストインタフェースからのアクセス要求が多く、エラー訂正処理とホストインタフェースのデータ読み出しが重なることが多い。そのため、優先順位の低いエラー訂正処理が滞り、訂正回路３が処理可能なメモリ量Ｂ１が大きくなる。時刻ｔ１で訂正回路３が処理可能なメモリ量Ｂ１が所定値ｘ１を超え、アクセス権の優先順位が復調回路＞訂正回路＞ホストインタフェースの順に設定される。時刻ｔ１以後は、ホストインタフェースのデータ読み出しに要する時間は長くなるが、エラー訂正処理が進み、メモリ量Ｂ１は減少していく。
【００１９】
図４に訂正回路とホストインタフェースの優先順位を元の順位に戻す時のバッファアクセス処理の一例を示す。横軸は時間を表す。時刻ｔ２以前は訂正回路の優先順位がホストインタフェースより高く、エラー訂正処理が進み、メモリ量Ｂ１は減少する。時刻ｔ２でメモリ量Ｂ１の大きさが所定値ｙ１を下回り、アクセス権の優先順位が復調回路＞ホストインタフェース＞訂正回路の順に戻る。時刻ｔ２以後は、ホストインタフェースのデータ読み出しに要する時間が短くなり、ホスト装置への応答性が良くなる。
【００２０】
このように、本発明の第１の実施形態により、データ処理中にアクセス権の優先順位を入れ替えることで、バッファメモリの転送レートを上げたり容量を大きくしたりすることなく円滑な並列データ処理を行うことができる。
【００２１】
（第２の実施形態）図５に本発明の第２の実施形態によるデータ処理装置の概略構成を示す。ＲＡＭ１７はリングバッファ１８とリングバッファ１９とにメモリ領域が区分されている。ディスク等のデータが記録された媒体から読み取り装置１でデータが読み取られ、復調回路２に与えられる。与えられたデータは復調回路２で復調され、リングバッファ１８に書き込まれる。この書き込まれたデータは訂正回路３により読み出され、エラー訂正処理された後、リングバッファ１９に書き込まれる。このエラー訂正されたデータがリングバッファ１９からホストインタフェース４を介してホスト装置５へ転送される。リングバッファを２つにすることでエラー訂正前のデータとエラー訂正後のデータを別領域に記憶させている。
【００２２】
ＲＡＭ１７には復調データの書き込み、エラー訂正処理のためのデータ読み込み、エラー訂正データの書き込み、ホスト装置５へ転送するデータの読み込みといったアクセス要求があり、これらのアクセス要求をバスアービトレーション回路１６が調停する。そして、データ処理装置の通常動作時は上記第１の実施形態と同様に復調回路２＞ホストインタフェース４＞訂正回路３の順にアクセス権の優先順位を設定する。
【００２３】
図６にリングバッファ１８、１９の模式図を示す。リングバッファ１８は復調回路２の処理（復調データの書き込み）可能なメモリ量Ａ２、訂正回路３の処理（エラー訂正のためのデータ読み込み）可能なメモリ量Ｂ２に分けられる。リングバッファ１９は訂正回路３の処理（エラー訂正データの書き込み）可能なメモリ量Ｃ２、ホストインタフェース４の処理（ホスト装置５へ転送するためのデータ読み込み）可能なメモリ量Ｄ２に分けられる。バスアービトレーション回路１６は復調回路２、訂正回路３及びホストインタフェース４がアクセスしているデータのアドレス（ポインタａ２、ｂ２、ｃ２、ｄ２）の差分からメモリ量（セクタ数）Ａ２、Ｂ２、Ｃ２、Ｄ２を求める。そして、メモリ量Ｂ２が所定値ｘ２を超えたとき訂正回路３の処理が滞っていると判定し、アクセス権の優先順位を復調回路２＞訂正回路３＞ホストインタフェース４の順にすることで訂正回路３でのエラー訂正処理を進ませる。その後、メモリ量Ｂ２が減少し、所定値ｙ２を下回ったとき、アクセス権の優先順位を元に戻す。所定値ｙ２は所定値ｘ２と同じ値でも良いし、小さい値でも良い。
【００２４】
上記第１の実施形態と同じ容量のＲＡＭを使用した場合、リングバッファ１つ当たりの容量は小さくなる。リングバッファの容量が小さいほど復調データを書き込み可能なメモリ量Ａ２も小さくなり、エラー訂正処理が滞ることでメモリ量Ａ２がほとんどなくなり復調処理が止まってしまう虞が増大する。しかし、本実施形態のような構成にすることによりエラー訂正処理の滞りを迅速に検出することができるので、復調処理が止まる可能性を低減することができ、円滑な並列データ処理をすることができる。
【００２５】
このように、本発明の第２の実施形態により、データ処理中にアクセス権の優先順位を入れ替えることで、リングバッファの容量が小さい場合でも円滑な並列データ処理を行うことができる。
【００２６】
上記第１及び第２の実施形態のデータ記録媒体がディスクである場合、ＣＡＶ（Ｃｏｎｓｔａｎｔ  Ａｎｇｕｌａｒ  Ｖｅｌｏｃｉｔｙ、角速度一定）再生動作ではディスクの外周側は内周側より再生倍速が高く、復調回路２のデータ転送レートが高くなるため、アクセス権の優先順位の低いエラー訂正処理が滞りやすくなる。従って、ディスクの再生倍速または再生しているデータのアドレスＩＤを基準にして、復調回路２のデータ転送レートが高くなっているかどうかを判定し、高くなっていると判定された場合は、エラー訂正回路３とホストインタフェース４の優先順位を入れ替える閾値（所定値ｘ１、ｘ２）を低くし、効率よく並列データ処理を行うようにしてもよい。
【００２７】
また、復調回路２でリングバッファ７、１８にデータを書き込みながらディスクの品位をチェックし、品位が良くない場合はエラー訂正処理の回数が増えるため、エラー訂正処理が滞ることが予測されるので、訂正回路３の優先順位を上げるようにしてもよい。ディスクの品位は、データに付加された誤り訂正符号を用いてエラーの位置を検出する演算（シンドローム演算）を復調回路２で行うことでチェックできる。
【００２８】
（第３の実施形態）図７に本発明の第３の実施形態によるデータ処理装置の概略構成を示す。ホスト装置２５から転送されるデータがホストインタフェース２４を介してリングバッファ（ＲＡＭ）２７に書き込まれる。この書き込まれたデータは訂正パリティ付加回路２３により読み出され、データ列に対し所定の誤り訂正符号化処理が実行され、誤り訂正用パリティを付加された後、リングバッファ２７に書き込まれる。この訂正パリティ付加処理されたデータがリングバッファ２７から変調回路２２内の変調回路インタフェース（図示せず）を介して変調回路２２により読み出され、ディスク等の記録媒体の記録形式に応じた変調方式に従って変調されて書き込み装置２１により記録媒体に書き込まれる。
【００２９】
従って、リングバッファ２７にはホスト装置２５から転送されるデータの書き込み、訂正パリティ付加処理のためのデータ読み込み、訂正パリティ付加データの書き込み、変調回路のデータ読み込みといったアクセス要求があり、これらの要求をバスアービトレーション回路２６が調停する。そして、データ処理装置の通常動作時は変調回路２２＞ホストインタフェース２４＞訂正パリティ付加回路２３の順にアクセス権を設定する。変調データの読み込みができなくなると、記録動作が一旦停止し、ピックアップがディスク中心に戻りデータを書き込んだ領域の終点まで移動する動作（書きつなぎ）をすることになり処理が遅くなるので、変調回路２２の優先順位を一番上にする。ホストインタフェース２４の順位を次にし、ホスト装置２５への応答性を良くする。訂正パリティ付加回路２３は優先順位が一番下であるが、リングバッファ２７にデータをキャッシュすることで処理を追従させる。
【００３０】
図８にリングバッファの模式図を示す。リングバッファはホストインタフェース２４を介してホスト装置２５から転送されるデータを書き込み可能なメモリ量Ａ３、訂正パリティ付加回路２３が処理（訂正パリティ付加のためのデータ読み出し）可能なメモリ量Ｂ３、変調回路２２が処理（変調のためのデータ読み出し）可能なメモリ量Ｃ３に分けられる。バスアービトレーション回路２６はホストインタフェース２４、訂正パリティ付加回路２３、変調回路２２がアクセスしているデータのアドレス（ポインタａ３、ｂ３、ｃ３）の差分からメモリ量（セクタ数）Ａ３、Ｂ３、Ｃ３を求める。そして、メモリ量Ｂ３が所定値ｘ３を超えたとき訂正パリティ付加回路２３の処理が滞っていると判定し、アクセス権の優先順位を復調回路２２＞訂正パリティ付加回路２３＞ホストインタフェース２４の順にすることで訂正パリティ付加回路２３での訂正パリティ付加処理を進ませる。その後、メモリ量Ｂ３が減少し、所定値ｙ３を下回ったとき、アクセス権の優先順位を元に戻す。所定値ｙ３は所定値ｘ３と同じ値でも良いし、小さい値でも良い。
【００３１】
このように、本発明の第３の実施形態により、データ処理中にアクセス権の優先順位を入れ替えることで、バッファメモリの転送レートを上げたり容量を大きくしたりすることなく円滑な並列データ処理を行うことができる。
【００３２】
（第４の実施形態）図９に本発明の第４の実施形態によるデータ処理装置の概略構成を示す。ＲＡＭ３７はリングバッファ３８とリングバッファ３９とにメモリ領域が区分されている。ホスト装置２５から転送されるデータがホストインタフェース２４を介してリングバッファ３９に書き込まれる。この書き込まれたデータは訂正パリティ付加回路２３により読み出され、データ列に対し所定の誤り訂正符号化処理が実行され、誤り訂正用パリティを付加された後、リングバッファ３８に書き込まれる。この訂正パリティ付加処理されたデータがリングバッファ３８から変調回路２２により読み出され、ディスク等の記録媒体の記録形式に応じた変調方式に従って変調されて書き込み装置２１により記録媒体に書き込まれる。リングバッファを２つにすることで訂正パリティ付加前のデータと訂正パリティ付加後のデータを別領域に記憶させている。
【００３３】
従って、ＲＡＭ３７にはホスト装置２５から転送されるデータの書き込み、訂正パリティ付加処理のためのデータ読み込み、訂正パリティ付加データの書き込み、変調回路のデータ読み込みといったアクセス要求があり、これらの要求をバスアービトレーション回路３６が調停する。そして、データ処理装置の通常動作時は上記第３の実施形態と同様に変調回路２２＞ホストインタフェース２４＞訂正パリティ付加回路２３の順にアクセス権の優先順位を設定する。
【００３４】
図１０にリングバッファ３８、３９の模式図を示す。リングバッファ３９はホストインタフェース２４を介してホスト装置２５から転送されるデータを書き込み可能なメモリ量Ａ４、訂正パリティ付加回路２３が処理（訂正パリティ付加のためのデータ読みだし）可能なメモリ量Ｂ４に分けられる。リングバッファ３８は訂正パリティ付加回路２３が処理（訂正パリティ付加データの書き込み）可能なメモリ量Ｃ４、変調回路２２が処理（変調のためのデータ読みだし）可能なメモリ量Ｄ４に分けられる。バスアービトレーション回路３６はホストインタフェース２４、訂正パリティ付加回路２３、変調回路２２がアクセスしているデータのアドレス（ポインタａ４、ｂ４、ｃ４、ｄ４）の差分からメモリ量（セクタ数）Ａ４、Ｂ４、Ｃ４、Ｄ４を求める。そして、メモリ量Ｂ４が所定値ｘ４を超えたとき訂正パリティ付加回路２３の処理が滞っていると判定し、アクセス権の優先順位を変調回路２２＞訂正パリティ付加回路２３＞ホストインタフェース２４の順にすることで訂正パリティ付加回路２３での訂正パリティ付加処理を進ませる。その後、メモリ量Ｂ４が減少し、所定値ｙ４を下回ったとき、アクセス権の優先順位を元に戻す。所定値ｙ４は所定値ｘ４と同じ値でも良いし、小さい値でも良い。
【００３５】
上記第３の実施形態と同じ容量のＲＡＭを使用した場合、リングバッファ１つ当たりの容量は小さくなる。リングバッファの容量が小さいほど変調回路２２が読み出し可能なメモリ量Ｄ４も小さくなり、訂正パリティ付加処理が滞ることによりメモリ量Ｄ４がほとんどなくなり記録動作が停止し、書きつなぎを行う可能性が増す。しかし、本実施形態のような構成にすることにより訂正パリティ付加処理の滞りを迅速に検出することができるので、変調処理が止まる可能性を低減することができ、円滑な並列データ処理をすることができる。
【００３６】
このように、本発明の第４の実施形態により、データ処理中にアクセス権の優先順位を入れ替えることで、リングバッファの容量が小さい場合でも円滑な並列データ処理を行うことができる。
【００３７】
上記第３及び第４の実施形態の記録媒体がディスクの場合、ＣＡＶ記録動作ではディスクの外周側は内周側より記録倍速が高く、変調回路２２のデータ転送レートが高くなるため、アクセス権の優先順位の低い訂正パリティ付加処理が滞りやすくなる。従って、ディスクの記録倍速または記録しているデータのアドレスＩＤを基準にして変調回路２２のデータ転送レートが高くなっているかどうかを判定し、高くなっていると判定された場合は、訂正パリティ付加回路２３とホストインタフェース２４の優先順位を入れ替える閾値（所定値ｘ３、ｘ４）を低くし、効率よく並列データ処理を行うようにしてもよい。
【００３８】
上述した実施の形態はいずれも一例であって制限的なものではないと考えられるべきである。本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１の実施形態によるデータ処理装置の概略構成図である。
【図２】同第１の実施形態によるデータ処理装置のリングバッファの模式図である。
【図３】バッファアクセス処理の一例を示す図である。
【図４】バッファアクセス処理の一例を示す図である。
【図５】本発明の第２の実施形態によるデータ処理装置の概略構成図である。
【図６】同第３の実施形態によるデータ処理装置のリングバッファの模式図である。
【図７】本発明の第３の実施形態によるデータ処理装置の概略構成図である。
【図８】同第３の実施形態によるデータ処理装置のリングバッファの模式図である。
【図９】本発明の第４の実施形態によるデータ処理装置の概略構成図である。
【図１０】同第４の実施形態によるデータ処理装置のリングバッファの模式図である。
【符号の説明】
【００４０】
１  読み取り装置
２  復調回路
３  訂正回路
４  ホストインタフェース
５  ホスト装置
６  バスアービトレーション回路
７  リングバッファ（ＲＡＭ）
【図１】
2008003775.tif 000003
【図２】
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【図３】
2008003775.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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