(57)【要約】【課題】本発明は、素子領域および金属配線の周期性を保つようにしたＮＯＲ型フラッシュメモリにおいて、メモリセルの特性の悪化および動作不良の発生を回避できるようにする。【解決手段】たとえば、各メモリセルＭＣのソース拡散層を、ローカルソース線ＬＳＬにより、ワード線ＷＬ方向に共通に接続する。そのローカルソース線ＬＳＬをビット線ＢＬ方向に共通に接続するための上層の共通ソース線ＳＬを、ビット線との周期性が保たれた２本の金属配線ＳＬ１，ＳＬ２を用いて構成する。そして、ローカルソース線ＬＳＬと共通ソース線ＳＬとを接続するソースコンタクトＳＣを、２本の金属配線ＳＬ１，ＳＬ２にまたがるようにして形成する構成となっている。【選択図】      図２
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に二次元的に配置された複数のメモリセルと、
層間絶縁膜を介して、前記メモリセルの上方に形成されるとともに、前記半導体基板の表面に沿った第１の方向に、それぞれ第１の配線幅および第１の配線間距離を有して配設され、前記複数のメモリセルの各ドレイン部が接続される複数のビット線と、
前記第１の方向と交差する第２の方向に沿ってそれぞれ配設され、前記複数のメモリセルの各ソース部が共通に接続される複数のローカルソース線と、
前記複数のビット線が形成される層と同じ層に形成されるとともに、前記第１の方向に、それぞれ前記第１の配線幅および前記第１の配線間距離を有して互いに隣接して配設される複数本の共通ソース線と、
前記複数本の共通ソース線にまたがるようにして設けられ、前記複数本の共通ソース線および前記ローカルソース線の相互を接続する、少なくとも１つのコンタクトと
を具備したことを特徴とする半導体記憶装置。
【請求項２】
前記ローカルソース線は、埋め込み配線によって形成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ローカルソース線は、拡散層配線によって形成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記複数本の共通ソース線は、前記複数のビット線に対して、所定ビット線数ごとに配設されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
前記複数本の共通ソース線の下層には、前記複数のメモリセルの素子領域および素子分離領域と寸法の等しい素子領域および素子分離領域が形成されていることを特徴とする請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、たとえば、各メモリセルのソース側がワード線方向に共通に接続される、埋め込み配線またはシリコン基板に形成された拡散層配線などのローカルソース線（ＬＳＬ）を、一定間隔ごとに設けられたコンタクトを介して金属配線からなる共通ソース線（ＳＬ）に接続してなる構成の、いわゆるＮＯＲ型セル方式のフラッシュメモリ（以下、ＮＯＲ型フラッシュメモリ）に関する。
【背景技術】
【０００２】
半導体記憶装置、特に、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）は、データを不揮発に記憶できるだけでなく、データの電気的書き換えが可能となっている。このＥＥＰＲＯＭには、ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリ（ＮＡＮＤ型セル方式のフラッシュメモリ）とがある。ＮＯＲ型フラッシュメモリの場合、個々のメモリセルのドレイン側をビット線にそれぞれ接続してなる構成となっている（たとえば、特許文献１参照）。
【０００３】
ところで、従来のＮＯＲ型フラッシュメモリにおいて、各メモリセルのソース側がワード線方向に共通に接続される、埋め込み配線またはシリコン基板に形成された拡散層配線などのローカルソース線（ＬＳＬ）を、一定間隔ごとに設けられたコンタクトを介して、ビット線方向に平行に配設された金属配線からなる共通ソース線（ＳＬ）に接続してなる構成のものが知られている。この構成のＮＯＲ型フラッシュメモリの場合、一般に、メモリセルの素子領域の幅（チャネル幅）および素子領域間における素子分離領域の幅が、どのメモリセルでもほぼ同じになっている（周期性が保たれている）。しかしながら、共通ソース線の下層の素子領域の幅は、メモリセルの素子領域の幅とは異なっている。また、共通ソース線の下層の素子領域とメモリセルの素子領域との間の素子分離領域の幅も、各メモリセルの素子領域間における素子分離領域の幅とは異なっている。上層の金属配線についても同様に、ビット線の幅およびビット線間距離は周期性が保たれている。これに対し、共通ソース線は、隣接するビット線との間の距離が、ビット線間距離とは異なっており、周期性が崩れている。
【０００４】
近年、メモリセルの微細化にともない、素子領域の幅および素子分離領域の幅または金属配線の幅および配線間距離が小さくなるにしたがって悪化する、フォトリソグラフィー工程での寸法制御性、ドライエッチング工程での均一性、酸化膜などの埋め込みの制御性を確保するために、素子領域の周期性および金属配線の周期性を保つことが必要になってきている。すなわち、共通ソース線の下層の素子領域の幅とメモリセルの素子領域の幅との周期性および素子領域間における素子分離領域の幅の周期性が崩れている場合、それが、共通ソース線の下層の素子領域に隣接するメモリセル側の素子領域の、フォトリソグラフィー工程での寸法ばらつきの増大もしくはパターンの未形成、および、ドライエッチング工程での不均一性に起因する形状異常、または、素子分離領域を形成するための酸化膜の埋め込み不良の発生の原因となる。同様に、金属配線についても、共通ソース線とビット線との幅および配線間距離の周期性が崩れている場合、それが、共通ソース線に隣接するビット線のフォトリソグラフィー工程での寸法ばらつきの増大もしくはパターンの未形成、および、ドライエッチング工程での不均一性に起因する形状異常、または、配線間への酸化膜の埋め込み不良の発生の原因となる。これらは、結果的に、メモリセルの特性の悪化および動作不良を引き起こすことになる。
【０００５】
上記の構成に対し、素子領域の周期性および金属配線の周期性を保つようにした構成のＮＯＲ型フラッシュメモリが開発されている。つまり、このＮＯＲ型フラッシュメモリは、メモリセルの素子領域の幅および素子分離領域の幅が、どのメモリセルでもほぼ同じになっている。また、共通ソース線の下層の素子領域の幅も、メモリセルの素子領域の幅とほぼ等しくなっている。共通ソース線の下層の素子領域と、これに隣接するメモリセルの素子領域との間の素子分離領域の幅も、また、各メモリセルの素子領域間における素子分離領域の幅とほぼ等しくなっている。同様に、上層の金属配線についても、ビット線に関しては、ビット線の幅およびビット線間距離は周期性が保たれている。また、共通ソース線の幅もビット線の幅とほぼ等しく、共通ソース線とこれに隣接するビット線との間の距離もビット線間距離とほぼ等しくなっている。
【０００６】
しかしながら、このＮＯＲ型フラッシュメモリの場合、ローカルソース線と共通ソース線とを接続するコンタクトの長辺寸法（ワード線方向の長さであるコンタクト幅）を小さくせざるを得ない。これは、コンタクト抵抗の増大およびばらつきの増加、または、コンタクト孔の未開孔を引き起こす。その結果として、メモリセルの特性の悪化および動作不良を招くことになる。
【０００７】
なお、上記のような問題は、ローカルソース線に埋め込み配線またはシリコン基板に形成された拡散層配線を用いてなる構成の、いずれのＮＯＲ型フラッシュメモリの場合にも同様にあった。
【特許文献１】特開２０００−９１４５０
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、素子領域の周期性および金属配線の周期性を保つようにした場合においても、ローカルソース線と共通ソース線とを接続するコンタクトの、コンタクト抵抗の増大およびばらつきの増加、または、コンタクト孔の未開孔を防止でき、それに起因するメモリセルの特性の悪化および動作不良の発生を回避することが可能な半導体記憶装置を提供することを目的としている。
【課題を解決するための手段】
【０００９】
本願発明の一態様によれば、半導体基板と、前記半導体基板上に二次元的に配置された複数のメモリセルと、層間絶縁膜を介して、前記メモリセルの上方に形成されるとともに、前記半導体基板の表面に沿った第１の方向に、それぞれ第１の配線幅および第１の配線間距離を有して配設され、前記複数のメモリセルの各ドレイン部が接続される複数のビット線と、前記第１の方向と交差する第２の方向に沿ってそれぞれ配設され、前記複数のメモリセルの各ソース部が共通に接続される複数のローカルソース線と、前記複数のビット線が形成される層と同じ層に形成されるとともに、前記第１の方向に、それぞれ前記第１の配線幅および前記第１の配線間距離を有して互いに隣接して配設される複数本の共通ソース線と、前記複数本の共通ソース線にまたがるようにして設けられ、前記複数本の共通ソース線および前記ローカルソース線の相互を接続する、少なくとも１つのコンタクトとを具備したことを特徴とする半導体記憶装置が提供される。
【発明の効果】
【００１０】
上記の構成により、素子領域の周期性および金属配線の周期性を保ちつつ、ローカルソース線と共通ソース線とを接続するコンタクトの長辺寸法を十分に確保できるようになる結果、素子領域の周期性および金属配線の周期性を保つようにした場合においても、ローカルソース線と共通ソース線とを接続するコンタクトの、コンタクト抵抗の増大およびばらつきの増加、または、コンタクト孔の未開孔を防止でき、それに起因するメモリセルの特性の悪化および動作不良の発生を回避することが可能な半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、寸法の比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１２】
［第１の実施形態］
図１および図２は、この発明の第１の実施形態にしたがった半導体記憶装置の基本構成を示すものである。なお、ここでは、ローカルソース線に埋め込み配線を用いてなる構成の、ＮＯＲ型フラッシュメモリ（ＥＥＰＲＯＭ）に適用した場合を例に説明する。
【００１３】
図１は、ＮＯＲ型フラッシュメモリのセル部の等価回路を示すものである。図１に示すように、本構成のＮＯＲ型フラッシュメモリは、複数のメモリセルＭＣが二次元状に配置されている。各メモリセルＭＣは、データに応じて電荷の蓄積を不揮発に行う、積層ゲート構造のＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いて構成されている。すなわち、メモリセルＭＣのそれぞれは、たとえば、シリコン基板（半導体基板）の表面に形成されたソースおよびドレイン拡散層を有している。ソースおよびドレイン拡散層の相互間に対応する、上記シリコン基板上には、トンネル絶縁膜を介して浮遊ゲートが設けられている。この浮遊ゲート上には、ゲート間絶縁膜を介して制御ゲートが設けられている。浮遊ゲートは、メモリセルＭＣごとに独立して設けられ、電荷蓄積層として機能する。制御ゲートは、複数のメモリセルＭＣで共通に設けられ、それぞれワード線ＷＬとして用いられる。
【００１４】
各メモリセルＭＣのドレイン拡散層は、ビットコンタクトＢＣを介して、ワード線ＷＬと直交する方向（第１の方向）にそれぞれ配設されたビット線ＢＬに共通に接続されている。各メモリセルＭＣのソース拡散層は、ワード線ＷＬ方向（第２の方向）に配設された、たとえば埋め込み配線からなるローカルソース線ＬＳＬにそれぞれ共通に接続されている。ローカルソース線ＬＳＬは、それぞれ一定間隔ごとに設けられたソースコンタクトＳＣを介して、ビット線ＢＬ方向に配設された上層の金属配線からなる共通ソース線ＳＬに共通に接続されている。
【００１５】
図２は、上記したＮＯＲ型フラッシュメモリの素子構造を示すものである。なお、同図（ａ）は一部を透過して示す平面図であり、同図（ｂ）は図（ａ）のIIｂ−IIｂ線に沿う断面図である。本実施形態の場合、ビット線ＢＬ方向に、たとえば２本の金属配線ＳＬ１，ＳＬ２からなる共通ソース線ＳＬが配設されている。つまり、この例においては、２本の金属配線ＳＬ１，ＳＬ２によって、１本の共通ソース線ＳＬが構成されている。上記２本の金属配線ＳＬ１，ＳＬ２は、ビット線ＢＬと同層の配線層（たとえば、Ｍ１層）により、ビット線ＢＬと同じ幅（第１の配線幅）Ａおよび同じ配線間距離（第１の配線間距離）Ｂを有して形成されている。そして、この２本の金属配線ＳＬ１，ＳＬ２にまたがるようにして、上記ソースコンタクトＳＣが設けられている。
【００１６】
すなわち、このＮＯＲ型フラッシュメモリの場合、まず、シリコン基板１１の表面にフォトリソグラフィー工程によってレジストパターン（図示していない）を形成する。その後、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）工程などにより、シリコン基板１１のエッチングを行う。そして、そのエッチングされた部分に酸化膜２１の埋め込みを行う。これにより、ビット線ＢＬの下層の、各メモリセルＭＣの素子領域１２ａ、および、素子領域１２ａ間における素子分離領域１２ｂが、それぞれビット線ＢＬ方向に形成される。この例の場合、ワード線ＷＬ方向の、上記メモリセルＭＣの素子領域１２ａの幅（チャネル幅）ａおよび素子分離領域１２ｂの幅ｂが、どのメモリセルＭＣでもほぼ同じになるように形成される（周期性が保たれる）。
【００１７】
一方、共通ソース線ＳＬの下層については、素子領域１３ａ、素子領域１３ａ間における素子分離領域１３ｂ、および、隣接するメモリセルＭＣの素子領域１２ａとの間の素子分離領域１３ｂ’が、それぞれビット線ＢＬ方向に形成される。この例の場合、共通ソース線ＳＬの下層の素子領域１３ａは、そのワード線ＷＬ方向に対する幅（チャネル幅）ａが、各メモリセルＭＣの素子領域１２ａの幅ａとほぼ同じになるように形成される。同様に、素子分離領域１３ｂ，１３ｂ’は、そのワード線ＷＬ方向に対する幅ｂが、各メモリセルＭＣの素子分離領域１２ｂの幅ｂとほぼ同じになるように形成される。したがって、メモリセルＭＣに限らず、共通ソース線ＳＬの下層をも含めて、素子領域１２ａ，１３ａおよび素子分離領域１２ｂ，１３ｂ，１３ｂ’の周期性が保たれる。
【００１８】
続いて、シリコン基板１１の表面部に、メモリセルＭＣとなる上記ＭＯＳトランジスタを形成する。つまり、全面にトンネル絶縁膜（図示していない）を形成した後、電極材料を堆積させ、その電極材料をフォトリソグラフィー工程およびＲＩＥ工程などによりパターニングして、各メモリセルＭＣの形成位置に浮遊ゲート１５ａを形成する。
【００１９】
続いて、浮遊ゲート１５ａ上にゲート間絶縁膜（図示していない）を形成した後、さらに電極材料を堆積させ、その電極材料をフォトリソグラフィー工程およびＲＩＥ工程などによりパターニングを行い、同一方向に同一の幅および同一の配線間距離を有して、ワード線ＷＬとなる制御ゲートを形成する。さらに、その制御ゲートをマスクに、上記トンネル絶縁膜を介して不純物をイオン注入し、シリコン基板１１の表面部（素子領域１２ａ，１３ａ）に、それぞれ、ソースおよびドレイン拡散層となる拡散層領域１５ｂを形成する。こうして、シリコン基板１１上に、二次元状に複数のメモリセルＭＣが形成される。
【００２０】
その後、全面に層間絶縁膜１６を形成した後、フォトリソグラフィー工程およびＲＩＥ工程などによりパターニングして、この層間絶縁膜１６および上記トンネル絶縁膜の、上記ローカルソース線ＬＳＬの形成位置に対応する部分を選択的に除去する。そして、その除去された部分に、それぞれ、上記ソース拡散層（拡散層領域１５ｂ）につながるローカルソース線（たとえば、タングステン）ＬＳＬ、および、バリアメタル膜１７を埋め込み形成する。さらに、全面に層間絶縁膜１６を形成した後、フォトリソグラフィー工程およびＲＩＥ工程などによりパターニングして、この層間絶縁膜１６の、上記ソースコンタクトＳＣの形成位置に対応する部分を選択的に除去する。そして、その除去された部分に、バリアメタル膜１８ならびにタングステンを埋め込み、上記ローカルソース線ＬＳＬにつながるソースコンタクトＳＣを形成する。この場合、上記ソースコンタクトＳＣは、ワード線ＷＬ方向のコンタクト幅が、２本の金属配線ＳＬ１，ＳＬ２にまたがるような十分な長辺寸法を有して形成される。
【００２１】
なお、上記層間絶縁膜１６の、ドレイン拡散層に対応する部分には、それぞれ、上記ドレイン拡散層につながるビットコンタクトＢＣが形成される。
【００２２】
次に、全面に、バリアメタル膜２０ａ、アルミニウム（Ａｌ）などの金属材料２０ｂ、および、バリアメタル膜２０ｃを順に堆積する。そして、フォトリソグラフィー工程によってレジストパターンを形成した後、ＲＩＥ工程などによりエッチングを行って、上記ビット線ＢＬ、および、上記ソースコンタクトＳＣにつながる上層の金属配線ＳＬ１，ＳＬ２を、それぞれ形成する。さらに、ビット線ＢＬおよび金属配線ＳＬ１，ＳＬ２の相互間に酸化膜１９の埋め込みなどを行うことにより、図２に示した構成のＮＯＲ型フラッシュメモリが完成する。
【００２３】
金属配線ＳＬ１，ＳＬ２の場合も、上記した素子領域１２ａ，１３ａおよび素子分離領域１２ｂ，１３ｂ，１３ｂ’の場合と同様に、ビット線ＢＬ方向に、ビット線ＢＬと同じ幅Ａおよび同じ配線間距離Ｂを有して形成されて、その周期性が保たれる。つまり、ビット線ＢＬの幅Ａおよびビット線間距離Ｂは周期性が保たれており、金属配線ＳＬ１，ＳＬ２は、幅Ａおよび配線間距離Ｂがビット線ＢＬの幅Ａおよびビット線間距離Ｂと等しく、隣接するビット線ＢＬとの配線間距離Ｂもビット線間距離Ｂと等しくなっている。
【００２４】
上記したように、素子領域の周期性および金属配線の周期性を保ちつつ、ローカルソース線と共通ソース線とを接続するコンタクトの長辺寸法を十分に確保できるようにしている。すなわち、共通ソース線をビット線との周期性が保たれた２本の金属配線によって構成し、その２本の金属配線にまたがるようにしてソースコンタクトを形成するようにしている。これにより、メモリセルの微細化にともない、素子領域の幅および素子分離領域の幅または金属配線の幅および配線間距離が小さくなるにしたがって悪化する、フォトリソグラフィー工程での寸法制御性、ドライエッチング工程での均一性、および、酸化膜などの埋め込みの制御性を確保するために、素子領域の周期性および金属配線の周期性を保つようにした場合においても、十分な長辺寸法を有してソースコンタクトを形成できるようになる。その結果、ローカルソース線と共通ソース線とを接続するソースコンタクトの、コンタクト抵抗の増大およびばらつきの増加、または、コンタクト孔の未開孔を防止することが可能となる。したがって、これらに起因する、メモリセルの特性の悪化および動作不良の発生を回避できるようになるものである。特に、ビット線とソースコンタクトとの間のマージンも十分に確保することが可能になるなど、ショートといった不良も未然に防止できる。
【００２５】
［第２の実施形態］
図３は、この発明の第２の実施形態にしたがった半導体記憶装置の基本構成を示すものである。ここでは、シリコン基板上に形成される拡散層配線をローカルソース線として用いてなる構成の、ＮＯＲ型フラッシュメモリ（ＥＥＰＲＯＭ）に適用した場合を例に説明する。なお、同図（ａ）は一部を透過して示す平面図であり、同図（ｂ）は図（ａ）の IIIｂ− IIIｂ線に沿う断面図である。また、第１の実施形態（図２）と同一部分には同一符号を付して、詳しい説明は割愛する。
【００２６】
本実施形態の場合、各メモリセルＭＣのソース拡散層が、ワード線ＷＬ方向（第２の方向）に共通に接続されるように、シリコン基板１１に形成された拡散層配線からなるローカルソース線ＬＳＬ’と一体化されている。ローカルソース線ＬＳＬ’は、それぞれ一定間隔ごとに設けられたソースコンタクトＳＣを介して、ビット線ＢＬ方向（第１の方向）に配設された上層の金属配線からなる共通ソース線ＳＬに共通に接続されている。共通ソース線ＳＬは、たとえば２本の金属配線ＳＬ１，ＳＬ２によって構成されている。上記２本の金属配線ＳＬ１，ＳＬ２は、ビット線ＢＬと同層の配線層（たとえば、Ｍ１層）により、ビット線ＢＬと同じ幅（第１の配線幅）Ａおよび同じ配線間距離（第１の配線間距離）Ｂを有して形成されている。そして、この２本の金属配線ＳＬ１，ＳＬ２にまたがるようにして、上記ソースコンタクトＳＣが設けられている。
【００２７】
すなわち、このＮＯＲ型フラッシュメモリは、ワード線ＷＬ方向の、上記メモリセルＭＣの素子領域１２ａの幅（チャネル幅）ａおよび素子分離領域１２ｂの幅ｂが、どのメモリセルＭＣでもほぼ同じになるように形成されている（周期性が保たれている）。また、共通ソース線ＳＬの下層の素子領域１３ａは、そのワード線ＷＬ方向に対する幅ａが、各メモリセルＭＣの素子領域１２ａの幅ａとほぼ同じになるように形成されている。同様に、素子領域１３ａ間における素子分離領域１３ｂ、および、隣接するメモリセルＭＣの素子領域１２ａとの間の素子分離領域１３ｂ’は、そのワード線ＷＬ方向に対する幅ｂが、各メモリセルＭＣの素子分離領域１２ｂの幅ｂとほぼ同じになるように形成されて、周期性が保たれている。
【００２８】
上層の金属配線についても同様に、ビット線ＢＬは、幅Ａおよびビット線間距離Ｂの周期性が保たれている。一方、２本の金属配線ＳＬ１，ＳＬ２は、その幅Ａおよび配線間距離Ｂが、ビット線ＳＬの幅Ａおよびビット線間距離Ｂと等しくなるように形成されている。また、隣接するビット線ＢＬとの間の配線間距離Ｂも、ビット線間距離Ｂと等しく、周期性が保たれている。
【００２９】
ローカルソース線ＬＳＬ’と共通ソース線ＳＬとを接続するソースコンタクトＳＣは、２本の金属配線ＳＬ１，ＳＬ２にまたがるように、十分な長辺寸法を有して形成されている。上記ソースコンタクトＳＣは、たとえばタングステンにより埋め込み形成されている。また、その下地層として、ソースコンタクトＳＣと上記ローカルソース線ＬＳＬ’との間には、たとえばバリアメタル膜１８が形成されている。
【００３０】
上記したように、シリコン基板上に形成される拡散層配線をローカルソース線として用いてなる構成の、ＮＯＲ型フラッシュメモリに適用した場合においても、第１の実施形態の場合と同様の効果が期待できる。すなわち、共通ソース線をビット線との周期性が保たれた２本の金属配線によって構成し、その２本の金属配線にまたがるようにしてソースコンタクトを形成するようにしている。これにより、素子領域の周期性および金属配線の周期性を保つようにした場合においても、十分な長辺寸法を有してソースコンタクトを形成できるようになる。その結果、ローカルソース線と共通ソース線とを接続するソースコンタクトの、コンタクト抵抗の増大およびばらつきの増加、または、コンタクト孔の未開孔を防止することが可能となる。したがって、これらに起因する、メモリセルの特性の悪化および動作不良の発生を回避できるようになる。特に、ビット線とソースコンタクトとの間のマージンも十分に確保することが可能になるなど、ショートといった不良も未然に防止できる。
【００３１】
なお、上記した実施形態においては、いずれも、低抵抗化のための共通ソース線を２本の金属配線により構成するようにした場合について説明したが、これに限らず、たとえば３本以上の金属配線を用いて構成することも可能である。
【００３２】
また、いずれの実施形態においても、ソースコンタクトとしては１つのコンタクトからなる場合に限らず、たとえば複数のコンタクトにより形成するようにしてもよい。
【００３３】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００３４】
【図１】この発明の第１の実施形態にしたがった、ＮＯＲ型フラッシュメモリの構成例を示す回路図。
【図２】この発明の第１の実施形態にしたがった、ＮＯＲ型フラッシュメモリの一例を示す構成図。
【図３】この発明の第２の実施形態にしたがった、ＮＯＲ型フラッシュメモリの一例を示す構成図。
【符号の説明】
【００３５】
１１…シリコン基板、１２ａ，１３ａ…素子領域、１２ｂ，１３ｂ，１３ｂ’…素子分離領域、ＭＣ…メモリセル、ＢＬ…ビット線、ＷＬ…ワード線、ＳＬ…共通ソース線、ＳＬ１，ＳＬ２…金属配線、ＳＣ…ソースコンタクト、ＬＳＬ，ＬＳＬ’…ローカルソース線。
【図１】
2008066667.tif 000003
【図２】
2008066667.tif 000004
【図３】
2008066667.tif 000005