(57)【要約】      （修正有）【課題】ゲート電極を埋め込み形成する際の埋め込み特性を改善する半導体装置の製造方法および半導体装置を提供する。【解決手段】半導体基板１上にゲート絶縁膜２を介して、第１ゲート電極層３ａと第２ゲート電極層３ｂとをこの順に積層してなるゲート電極３を形成する半導体装置の製造方法であって、まず、半導体基板１上に、ゲート絶縁膜２と、ゲート電極３の仕事関数を規定する金属含有材料からなる第１ゲート電極層３ａとをこの順に積層する工程を行う。次に、第１ゲート電極層３ａ上に、第１ゲート電極層３ａに達する凹部８を有する絶縁層７を形成する工程を行う。次いで、凹部８に、第１ゲート電極層３ａよりも抵抗値の低い金属含有材料からなる第２ゲート電極層３ｂを埋め込む工程を行う。その後、第２ゲート電極層３ｂをマスクとして、第１ゲート電極層３ａをパターンニングする工程を行うことを特徴とする半導体装置の製造方法と半導体装置である。【選択図】図２
2008004727.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して、第１ゲート電極層と第２ゲート電極層とをこの順に積層してなるゲート電極を形成する半導体装置の製造方法であって、
前記半導体基板上に、前記ゲート絶縁膜と、前記ゲート電極の仕事関数を規定する金属含有材料からなる前記第１ゲート電極層とをこの順に積層する第１工程と、
前記第１ゲート電極層上に、当該第１ゲート電極層に達する凹部を有する絶縁層を形成する第２工程と、
前記凹部に、前記第１ゲート電極層よりも抵抗値の低い金属含有材料からなる前記第２ゲート電極層を埋め込む第３工程と、
前記第２ゲート電極層をマスクとして、前記第１ゲート電極層をパターンニングする第４工程とを有する
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第２工程と前記第３工程の間に、前記凹部の上部側の幅が下部側よりも広くなるように、前記絶縁層を加工する工程を行い、
前記第３工程では、前記凹部に前記第２ゲート電極層を埋め込むことで、当該第２ゲート電極層の下部側よりも上部側の幅を広くするとともに、
前記第４工程では、前記第２ゲート電極層の上部をマスクとして、前記第１ゲート電極層とともに、前記絶縁層をパターンニングする
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記第２ゲート電極層はタングステンで形成されている
ことを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板上にゲート絶縁膜を介してゲート電極が設けられた半導体装置であって、
前記ゲート電極は、当該ゲート電極の仕事関数を規定する金属含有材料からなる第１ゲート電極層と、当該第１ゲート電極層よりも抵抗値の低い金属含有材料からなり、下部側よりも上部側の幅が広い第２ゲート電極層とを、この順に積層してなる
ことを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第２ゲート電極層の上部の幅と前記第１ゲート電極層の幅が略同一である
ことを特徴とする半導体装置。
【請求項６】
請求項４記載の半導体装置において、
前記第２ゲート電極層の上部と前記第１ゲート電極層との間には、酸化シリコンよりも比誘電率の低い材料からなる絶縁層が配置されている
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、さらに詳しくは、金属を含むメタルゲート電極を有する半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
トランジスタの微細化に伴う駆動電流の低下の対策としてメタルゲートの適用や、High-k絶縁膜のゲート絶縁膜への適用検討が活発に行われている。メタルゲート材料として白金（Ｐｔ）、ルテニウム（Ｒｕ）、ニッケル（Ｎｉ）等がトランジスタの閾値電圧（Ｖth）の制御のために検討されている。これらの金属は、閾値電圧（Ｖth）を制御するために用いるため、十分厚い必要はなく、ゲート絶縁膜との界面側に１０ｎｍ〜２０ｎｍ程度あれば十分である。そして、良好なコンタクト特性を得るために、その上層にタングステン（Ｗ）や窒化チタン（ＴｉＮ）等の加工しやすく、抵抗値の低い金属含有材料が１００ｎｍ程度の膜厚で形成される。
【０００３】
ここで、一般に、上記金属含有材料のドライエッチングは下地選択比と形状がトレードオフになりやすく、下地選択比を改善すると形状がテーパーになりやすい。このことから、メタルゲートを適用する微細トランジスタの製造プロセスでは、例えばリプレイスゲートによる製造方法が提案されている（例えば、特許文献１参照）。
【０００４】
ここで、従来のリプレイスゲートによる製造方法について、図７〜図８の製造工程断面図を用いて説明する。まず、図７（ａ）に示すように、シリコン基板からなる半導体基板１１上に、酸化シリコン（ＳｉＯ2）膜１２を介して、ポリシリコンからなるダミー電極１３を形成する。次に、このダミー電極１３をマスクとして、ダミー電極１３の両側の半導体基板１１に不純物を導入し、ソース・ドレイン領域１４、１５を形成する。ここで、ダミー電極１３の幅は５０ｎｍ、高さは１００ｎｍである。
【０００５】
次に、図７（ｂ）に示すように、化学的気相成長（Chemical Vapor Deposition（ＣＶＤ））法により、ダミー電極１３を覆う状態で、ＳｉＯ2膜１２上に、例えばＳｉＯ2からなる絶縁層１６を２００ｎｍの膜厚で成膜する。続いて、化学的機械的研磨（Chemical Mechanical Polishing（ＣＭＰ））法により、ダミー電極１３の表面が露出されるまで、絶縁層１６を研磨除去する。
【０００６】
次いで、図７（ｃ）に示すように、ウェットエッチングにより、ダミー電極１３（前記図７（ｂ）参照）を除去した後、さらに、ウェットエッチングを行うことで、露出されたＳｉＯ2膜１２を除去し、絶縁層１６に半導体基板１１に達する凹部１７を形成する。この際、凹部１７の開口幅は５０ｎｍとなる。
【０００７】
続いて、図８（ｄ）に示すように、凹部１７の底部に露出された半導体基板１１の表面に、熱酸化法によりＳｉＯ2膜１８ａを１ｎｍの膜厚で形成する。次いで、原子層蒸着（Atomic layer Deposition（ＡＬＤ）)法により、凹部１７の内壁を覆う状態で、絶縁層１６上に、酸化ハフニウム（ＨｆＯ2）からなるhigh-k膜１８ｂを２ｎｍの膜厚で形成する。これにより、凹部１７の底部の半導体基板１１上に積層されたＳｉＯ2膜１８ａとhigh-k膜１８ｂとが、ゲート絶縁膜１８として機能する。
【０００８】
続いて、high-k膜１８ｂが設けられた凹部１７に、ゲート電極を埋め込み形成する。まず、スパッタリング法により、凹部１７の内壁を覆う状態で、絶縁層１６上に、ゲート電極の仕事関数を規定する例えばルテニウム（Ｒｕ）からなる第１ゲート電極層１９ａを１０ｎｍの膜厚で成膜する。ここで、high-k膜１８ｂと第１ゲート電極層１９ａが成膜された状態の凹部１７のアスペクト比は２．５〜３となる。
【０００９】
次いで、ＣＶＤ法により、第１ゲート電極層１９ａが設けられた凹部１７内を埋め込む状態で、第１ゲート電極層１９ａ上に、Ｗからなる第２ゲート電極層１９ｂを６０ｎｍの膜厚で成膜する。
【００１０】
その後、図８（ｅ）に示すように、ＣＭＰ法により、凹部１７以外の第２ゲート電極層１９ｂを除去し、第１ゲート電極層１９ａの表面を露出させる。次いで、図８（ｆ）に示すように、通常のリソグラフィー技術を用いて、第１ゲート電極層１９ａをパターンニングする。これにより、凹部１７内に凹部１７の内壁を覆う状態で設けられたhigh-k膜１８ｂを介して第１ゲート電極層１９ａと第２ゲート電極層１９ｂとが順次積層されたゲート電極１９が埋め込み形成される。
【００１１】
【特許文献１】特開平１０−１８９９６６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかし、上述したような製造方法によれば、図８（ｄ）を用いて説明したように、第２ゲート電極層１９ｂを埋め込む前の凹部１７のアスペクト比が２．５〜３となる。このため、ＣＶＤ法により第２ゲート電極層１９ｂを埋め込む際に、埋め込み不良が生じボイドＶが形成されてしまう。そして、このボイドＶにより、電気的なコンタクト特性が悪化するため、ゲート電極１９の寄生抵抗の増大によりトランジスタの駆動能力が低下する、という問題につながる。また、さらにゲート長が狭まった場合には、第２ゲート電極層１９ｂの埋め込みは不可能になる。また、凹部１７の内壁を覆う状態で設けられたhigh-k膜１２ｂが、ゲート電極１９の両側に残存するため、隣接するゲート電極１９間の絶縁膜の比誘電率が高くなり、容量が増大するため、配線遅延が生じ易い、という問題がある。
【００１３】
そこで、本発明は、ゲート電極を埋め込み形成する際の埋め込み特性を改善するとともに、配線遅延が抑制された半導体装置の製造方法および半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００１４】
上述したような目的を達成するために、本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介して、第１ゲート電極層と第２ゲート電極層とをこの順に積層してなるゲート電極を形成する半導体装置の製造方法であって、次のような工程を順次行うことを特徴としている。まず、第１工程では、半導体基板上に、ゲート絶縁膜と、ゲート電極の仕事関数を規定する金属含有材料からなる第１ゲート電極層とをこの順に積層する工程を行う。次に、第２工程では、第１ゲート電極層上に、この第１ゲート電極層に達する凹部を有する絶縁膜を形成する工程を行う。次いで、第３工程では、凹部に、第１ゲート電極層よりも抵抗値の低い金属含有材料からなる第２ゲート電極層を埋め込む工程を行う。その後、第４工程では、第２ゲート電極層をマスクとして、第１ゲート電極層をパターンニングする工程を行う。
【００１５】
このような半導体装置の製造方法によれば、半導体基板上にゲート絶縁膜を介して第１ゲート電極層を形成した後、第１ゲート電極層上に、第１ゲート電極層に達する凹部を有する絶縁膜を形成し、この凹部を第２ゲート電極層で埋め込むことから、背景技術で図８（ｄ）を用いて説明したように、high-k膜や第１ゲート電極層が内壁を覆う状態で設けられた凹部に第２ゲート電極層を埋め込む場合と比較して、アスペクト比の低い凹部に第２ゲート電極層を埋め込むことが可能となる。これにより、第２ゲート電極層の埋め込み不良が防止され、ボイドの発生が防止される。また、ゲート電極の両側にゲート絶縁膜を構成するhigh-k膜が残存しないため、隣接するゲート電極間の絶縁膜の比誘電率が低くなり、容量を低減することが可能になる。
【００１６】
また、本発明の半導体装置は、半導体基板上にゲート絶縁膜を介してゲート電極が設けられた半導体装置であって、ゲート電極は、ゲート電極の仕事関数を規定する金属含有材料からなる第１ゲート電極層と、第１ゲート電極層よりも抵抗値の低い金属含有材料からなり、下部側よりも上部側の幅が広い第２ゲート電極層とを、この順に積層してなることを特徴としている。
【００１７】
このような半導体装置は、上述した半導体装置の製造方法において、凹部の上部側の幅が下部側よりも広くなるように、絶縁層を加工する工程を行い、この凹部に第２ゲート電極層を埋め込むことで形成される。これにより、凹部のアスペクト比が低くなるため、第２ゲート電極層の埋め込み不良によるボイドの発生が防止される。また、ゲート電極の両側にゲート絶縁膜を構成するhigh-k膜が残存しないため、隣接するゲート電極間の絶縁膜の比誘電率が低くなり、容量を低減することが可能になる。
【発明の効果】
【００１８】
以上、説明したように、本発明の半導体装置の製造方法および半導体装置によれば、凹部内への第２ゲート電極層の埋め込み不良によるボイドの発生が防止されるため、ボイドによるゲート電極の寄生抵抗の上昇が防止され、トランジスタ特性の駆動能力の低下を防止することができる。また、容量を低減することができるため、配線遅延を防止することができる。したがって、トランジスタの高性能化および高品質化が図れる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２０】
（第１実施形態）
本発明の半導体装置の製造方法に係る第１の実施形態の一例を、ＰチャネルＭＯＳ型電界効果トランジスタ（ＰＭＯＳＦＥＴ）の製造方法を例にとり、図１〜図２の製造工程断面図によって説明する。
【００２１】
図１（ａ）に示すように、通常のＰＭＯＳＦＥＴの製造方法と同様の方法で、例えば、素子分離領域（図示省略）が形成されたシリコン基板からなる半導体基板１上に、熱酸化法により、ＳｉＯ2膜２ａを1ｎｍの膜厚で成膜した後、ＳｉＯ2膜２ａ上に、ＨｆＯ2からなるhigh-k膜２ｂを２ｎｍ程度の膜厚で成膜し、ＳｉＯ2膜２ａとhigh-k膜２ｂとを順次積層してなるゲート絶縁膜２を形成する。ここで、半導体基板１上にhigh-k膜２ｂを含むゲート絶縁膜２が配置されることから、後述するように、ゲート電極の両側にはhigh-k膜２ｂが残存しないため、隣接するゲート電極間の絶縁膜の比誘電率が低くなる。上記high-k膜２ｂとしては、ＨｆＯ2の他に、ハフニウムシリケート（ＨｆＳｉＯ）、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）、酸窒化ハフニウム（ＨｆＯＮ）、酸化チタンハフニウム（ＨｆＴｉＯ）等が用いられる。
【００２２】
次に、例えばスパッタリング法により、ゲート絶縁膜２上に、例えばＲｕからなる第１ゲート電極層３ａを１０ｎｍの膜厚で形成する。この第１ゲート電極層３ａは、後述するゲート電極の仕事関数を規定するものであり、ＰＭＯＳＦＥＴにおける適正な閾値電圧を得るために、適正な仕事関数（例えば４．８ｅＶ〜５．２ｅＶ）を有する金属含有材料で構成される。第１ゲート電極層３ａとしては、上述したＲｕ以外に、白金（Ｐｔ）、ニッケル（Ｎｉ）、イリジウム（Ｉｒ）、タングステン（Ｗ）、レニウム（Ｒｅ）等の純金属、およびそれらの合金、シリサイド、窒化物、酸化物などを用いてもよい。
【００２３】
次いで、第１ゲート電極層３ａ上にダミー電極４をパターン形成する。続いて、例えばイオン注入法により、ダミー電極４をマスクとして、ダミー電極４の両側の半導体基板１にｐ型不純物を導入し、熱処理により不純物を活性化させることで、ソース・ドレイン領域５、６を形成する。ここで、ダミー電極４の幅は５０ｎｍ、高さは１００ｎｍであり、このダミー電極４の幅と高さにより、後述するゲート電極の幅と高さが規定される。
【００２４】
なお、ここでは、ダミー電極４の両側の半導体基板１にソース・ドレイン領域５、６を形成する例について説明するが、ダミー電極４の両側の半導体基板１１にＬＤＤ（Lightly Doped Drain）領域（図示省略）を介してソース・ドレイン領域５、６を形成してもよい。この場合には、ダミー電極４の両側の半導体基板１に低濃度のｐ型不純物を導入してＬＤＤ領域を形成する。その後、ダミー電極４の両脇にサイドウォール（図示省略）を形成し、ダミー電極４とサイドウォールをマスクとして、高濃度のｐ型不純物を導入することで、ソース・ドレイン領域５、６を形成する。
【００２５】
続いて、図１（ｂ）に示すように、上記ダミー電極４を覆う状態で、半導体基板１上に、例えばＳｉＯ2からなる絶縁層７を２００ｎｍの膜厚で形成する。ここで、絶縁層７としては、ＳｉＯ2以外に、ＳｉＯ2よりも比誘電率の低いlow-k材料を用いることができる。この絶縁層７を構成するlow-k材料としては、フッ素含有酸化シリコン（ＦＳＧ）、炭素含有酸化シリコン（ＳｉＯＣ）、ハイドロゲンシルセスキオキサン（ＨＳＱ）、メチルシルセスキオキサン（ＭＳＱ）等の無機材料や、ポリアリールエーテル（ＰＡＥ）、ベンゾシクロブテン（ＢＣＢ）、ポリイミド等の有機材料、またはこれらを多孔質化させた膜を用いることができる。次に、ＣＭＰ法により、ダミー電極４の表面が露出するまで、絶縁層７を除去する。
【００２６】
次いで、図１（ｃ）に示すように、ウェットエッチングにより、ダミー電極４（前記図１（ｂ）参照）を除去して、第１ゲート電極層３ａに達する凹部８を形成する。この凹部８のアスペクト比は２である。この際、high-k膜２ｂは、第１ゲート電極層３ａで覆われていることから、このウェットエッチングによるhigh-k膜２ｂへのダメージは防止される。
【００２７】
続いて、図２（ｄ）に示すように、例えばＣＶＤ法により、凹部８を埋め込む状態で、絶縁層７上に、例えばＷからなる第２ゲート電極層３ｂを２００ｎｍの膜厚で成膜する。ここで、第２ゲート電極層３ｂを埋め込む前の凹部８のアスペクト比は２以下であることが好ましく、この範囲であれば、ボイドの発生を防ぐことが可能である。ここでは、凹部８の内壁には、high-k膜２ｂや第１ゲート電極層３ａが形成されていないため、凹部８のアスペクト比は２であり、ボイドを生じさせることなく、凹部８に第２ゲート電極層３ｂを埋め込むことが可能となるため、埋め込み特性が改善される。
【００２８】
ここで、第２ゲート電極層３ｂとしては、第１ゲート電極層３ａよりも抵抗値が低い金属含有材料が用いられ、上記Ｗの他に、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、銅（Ｃｕ）等を用いることが可能である。これらの金属含有材料のうち、特にＷは埋め込み特性に優れているため、好ましい。また、第２ゲート電極層３ｂとしてＣｕを用いる場合には、凹部８ｂの内壁を覆う状態で、絶縁層７へのＣｕの拡散を防止するバリア膜を形成した後にＣｕを埋め込む必要がある。
【００２９】
続いて、図２（ｅ）に示すように、例えばＣＭＰ法により、絶縁層７の表面が露出されるまで、凹部８以外の第２ゲート電極層３ｂを除去する。
【００３０】
その後、図２（ｆ）に示すように、マグネトロンタイプのドライエッチング装置を用いた異方性エッチングにより、絶縁層７（前記図２（ｅ）参照）を除去する。エッチングガスには一般的なフロロカーボンガスを用いる。
【００３１】
その後、同じくマグネトロンタイプのドライエッチング装置を用いた異方性エッチングにより、第２ゲート電極層３ｂをマスクとして、第１ゲート電極層３ａをパターンニングする。この際、エッチングガスとして、酸素（Ｏ2）または窒素（Ｎ2）とハロゲンガスとの混合ガスを用いることで、下地のhigh-k膜２ｂに対する選択比が高くなるため、第１ゲート電極層３ａのみを選択的にエッチングすることができる。これにより、半導体基板１上にゲート絶縁膜２を介して、第１ゲート電極層３ａと第２ゲート電極層３ｂとを順次積層してなる断面矩形状のゲート電極３が形成される。なお、ここでは、ゲート絶縁膜２を残存させる例について説明したが、ゲート電極３の直下領域を除くゲート絶縁膜２は除去してもよい。
【００３２】
この後の工程は、通常のＰＭＯＳＦＥＴの製造方法と同様に、ゲート電極３を覆う状態で、ゲート絶縁膜２上に、層間絶縁膜を形成する。
【００３３】
このような半導体装置の製造方法によれば、半導体基板１上にゲート絶縁膜２を介して第１ゲート電極層３ａを形成した後、第１ゲート電極層３ａ上に、第１ゲート電極層３ａに達する凹部８を有する絶縁層７を形成し、この凹部８を第２ゲート電極層３ｂで埋め込むことから、high-k膜２ｂや第１ゲート電極層３ａが内壁を覆う状態で設けられた凹部８に第２ゲート電極層３ｂを埋め込む場合と比較して、アスペクト比の低い凹部８に第２ゲート電極層３ｂを埋め込むことが可能となる。これにより、第２ゲート電極層３ｂの埋め込み不良が抑制され、ボイドの発生が防止される。したがって、ボイドによるゲート電極３の寄生抵抗の上昇が防止され、トランジスタ特性の駆動能力の低下を防止することができる。また、ゲート電極３の両側にゲート絶縁膜２を構成するhigh-k膜２ｂが残存しないため、隣接するゲート電極３間の絶縁膜の比誘電率が低くなり、容量を低減することが可能になる。したがって、配線遅延を抑制することができる。以上のことから、トランジスタの高性能化および高品質化が図れる。
【００３４】
また、本実施形態の半導体装置の製造方法によれば、ゲート長を増加させずに、第２ゲート電極層３ｂを埋め込む際の凹部８のアスペクト比を低くすることができることから、駆動電流の低下を防止することができる。
【００３５】
（第２実施形態）
次に、本発明の半導体装置の製造方法に係る第２の実施形態の一例について、図３〜図４の製造工程断面図を用いて説明する。なお、本実施形態においては、本発明に係る半導体装置の構成を製造工程順に説明する。
【００３６】
なお、本実施形態において、絶縁層７に第１ゲート電極層３ａに達する凹部８を形成する工程までは、第１実施形態で、図１（ａ）〜（ｃ）を用いて説明した工程と同様に行うこととするが、絶縁層７の構成材料としては、第１実施形態で例示した材料のうち、例えば炭素含有酸化シリコン（ＳｉＯＣ）からなるlow-k材料を用いることとする。絶縁層７をlow-k材料で形成することにより、本実施形態においては、後述するように、ゲート電極脇に比誘電率の低い絶縁層７が残存するため、隣接するゲート電極間の容量を低減することが可能となる。
【００３７】
まず、図３（ａ）に示すように、low-k材料からなる絶縁層７上に、凹部８と重なる位置に凹部８よりも広い開口パターンを有するレジストパターンＲを形成する。ここでは、凹部８の開口幅が５０ｎｍであるのに対し、レジストパターンＲの開口パターンの幅は１５０ｎｍであることとする。また、凹部８が上記開口パターンのほぼ中央に配置されるように、上記レジストパターンＲを形成する。
【００３８】
次に、図３（ｂ）に示すように、このレジストパターンＲ（前記図３（ａ）参照）をマスクに用いて、絶縁層７を途中までエッチングする。ここでは、１００ｎｍ程度の絶縁層７を、６０ｎｍ程度の深さまでエッチングする。これにより、下部側よりも上部側の開口幅が広く設けられた凹部８’が形成される。ここで、下部側を凹部８ａ’、下部側よりも開口幅の広い上部側を凹部８ｂ’とすると、凹部８ａ’のアスペクト比は０．８程度、凹部８ｂ’のアスペクト比は０．４程度となる。
【００３９】
次いで、図３（ｃ）に示すように、例えばＣＶＤ法により、凹部８’を埋め込む状態で、絶縁層７上に、例えばＷからなる第２ゲート電極層３ｂ’を成膜する。この際、上記凹部８ａ’および凹部８ｂ’はどちらもアスペクト比が１以下であることから、第２ゲート電極層３ｂ’の埋め込み特性が向上し、ボイドの発生が防止される。
【００４０】
その後、例えばＣＭＰ法により、絶縁層７の表面が露出するまで、第２ゲート電極層３ｂ’を除去する。これにより、第１ゲート電極層３ａ上に、下部側よりも上部側の幅が広い例えばＴ字型の断面形状を有する第２ゲート電極層３ｂ’が形成される。すなわち、凹部８ａ’内に設けられた第２ゲート電極層３ｂ’の下部３ｂ1’よりも、凹部８ｂ’内に設けられた第２ゲート電極層３ｂ’の上部３ｂ2’の幅が広く形成される。
【００４１】
なお、ここでは、第２ゲート電極層３ｂ’の断面形状がＴ字型である例について説明するが、第２ゲート電極層３ｂ’は下部３ｂ1’よりも上部３ｂ2’の幅が広ければよく、例えば下部３ｂ1’と上部３ｂ2’の一方の側端面を一致させるように形成してもよい。この場合には、上記レジストパターンＲ（前記図３（ａ）参照）の開口パターンの一方の側壁が、凹部８（前記図３（ａ）参照）の一方の側壁と一致するように、レジストパターンＲを形成する。
【００４２】
続いて、図４に示すように、例えばマグネトロンタイプのドライエッチング装置を用い、第２ゲート電極層３ｂ’の上部３ｂ2’をマスクとして、エッチングガスにフロロカーボンガスを用いた異方性エッチングにより、ＳｉＯＣからなる絶縁層７をパターンニングする。続いて、例えばマグネトロンタイプのドライエッチング装置を用い、第２ゲート電極層３ｂ’の上部３ｂ2’をマスクとして、エッチングガスにＯ2またはＮ2とハロゲンガスとの混合ガスを用いた異方性エッチングにより、第１ゲート電極層３ａをパターンニングする。これにより、Ｔ字型の第２ゲート電極層３ｂ’の上部３ｂ2’の幅と略同一の幅に第１ゲート電極層３ａがパターンニングされる。これにより、第１ゲート電極層３ａ上に、Ｔ字型の断面形状を有する第２ゲート電極層３ｂ’が積層されたゲート電極３’が形成される。
【００４３】
また、この際、Ｔ字型の第２ゲート電極層３ｂ’における上部３ｂ2’の直下の絶縁層７は残存するため、上部３ｂ2’と第１ゲート電極層３ａとの間に、絶縁層７が配置された状態となる。ここで、上述したように、この絶縁層７はlow-k材料で形成されていることから、隣接するゲート電極３’との間の容量を低減することができる。
【００４４】
このような半導体装置の製造方法および半導体装置によれば、第１実施形態と同様に、内壁がhigh-k膜２ｂや第１ゲート電極層３ａで覆われていない凹部８’に第２ゲート電極層３ｂ’を埋め込むため、埋め込み不良が防止され、ボイドの発生が防止されるとともに、ゲート電極３の両側にhigh-k膜２ｂが残存しないため、隣接するゲート電極３’間の絶縁膜の比誘電率が低くなることから、第１実施形態と同様の効果を奏することができる。また、本実施形態の半導体装置の製造方法によれば、凹部８の上部側の開口幅を下部側よりも広く加工することで、第２ゲート電極層３ｂ’を埋め込む前の凹部８ａ’および凹部８ｂ’のアスペクト比をさらに低くすることができる。これにより、第２ゲート電極層３ｂ’の埋め込む際のボイドの発生を確実に防止することができる。
【００４５】
また、本実施形態の半導体装置の製造方法および半導体装置によれば、第２ゲート電極層３ｂ’の上部３ｂ2’の直下に絶縁層７が残存した状態となる。このため、絶縁層７がlow-k材料で形成される場合には、隣接するゲート電極３’間の容量が低減されるため、、配線遅延を抑制することができる。
【００４６】
さらに、下部側よりも上部側の幅が広い第２ゲート電極層３ｂ’が形成されるため、同じ高さで上部側と同一の幅を有する断面矩形状の第２ゲート電極層を形成する場合と比較して、隣接するゲート電極３’の下部３ｂ1’間の間隔を広くとれるため、さらに容量を低減することができ、配線遅延を抑制することができる。
【００４７】
ここで、図５に示すように、ゲート電極３’の高さを１５０ｎｍ、Ｔ字型の断面形状を有する第２ゲート電極層３ｂ’の上部３ｂ2’の幅ｗを１００ｎｍ、第２ゲート電極層３ｂ’の下部３ｂ1’の幅を２０ｎｍ、隣接するゲート電極３’との上部３ｂ2’間の間隔ｄを１５ｎｍに設定し、上部３ｂ2’の高さｈを２０ｎｍ〜１５０ｎｍまで、２０ｎｍずつ変化させた場合のゲート電極３’の抵抗値（Ｒc）、ゲート電極３’間の容量（Ｃ）、配線遅延（τ）を測定した。ただし、この場合には、絶縁層７はＳｉＯ2で形成され、ゲート電極３’間を覆う層間絶縁膜（図示省略）もＳｉＯ2で形成されることとする。
【００４８】
そして、上部３ｂ2’の高さｈが１５０ｎｍの場合、すなわち、第２ゲート電極層３ｂ’が矩形型（高さ１５０ｎｍ、幅１００ｎｍ）の断面形状を有する場合の抵抗値（Ｒ0）、容量（Ｃ0）、配線遅延（τ0）をそれぞれ１として、比較した。この結果を表１に示す。
【表１】
2008004727.tif 000003
【００４９】
この表に示すように、上部３ｂ2’の高さｈが低くなるのにともない、抵抗値（Ｒc／Ｒ0）は高くなるものの、ゲート電極３’間の容量（Ｃ／Ｃ0）は顕著に低くなり、配線遅延（τ／τ0）が抑制されることが確認された。ここで、上部３ｂ2’の高さｈと配線遅延（τ／τ0）との関係を、図６に示す。このグラフに示すように、上部３ｂ2’の高さｈが低くなるのにともない、配線遅延（τ／τ0）は徐々に抑制され、上部３ｂ2’の高さｈが８０ｎｍよりも小さくなると、配線遅延の抑制率の変化が大きくなることが確認された。
【００５０】
なお、上述した第１実施形態および第２実施形態においては、ＰＭＯＳＦＥＴの製造方法の例を用いて説明したが、本発明はＮチャネルＭＯＳ型電界効果トランジスタＮＭＯＳＦＥＴでも適用可能である。この場合には、ＮＭＯＳＦＥＴにおける適正な閾値電圧を得るために、適正な仕事関数（３．９ｅＶ〜４．３ｅＶ）を有する第１ゲート電極層３ａとして、ＨｆまたはＴａを含む金属含有材料が用いられる。Ｈｆ含有材料としては、Ｈｆの他に、ハフニウムシリコン（ＨｆＳｉ）、窒化ハフニウムシリコン（ＨｆＳｉＮ）、窒化ハフニウム（ＨｆＮ）を用いることが可能である。また、Ｔａ含有材料としては、Ｔａの他に、タンタルシリコン（ＴａＳｉ）、窒化タンタルシリコン（ＴａＳｉＮ）、窒化タンタル（ＴａＮ）を用いることが可能である。
【００５１】
さらに、本発明は、ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴが同一基板上に搭載されたＣＭＯＳ（Complementary Metal Oxide Semiconductor)ＦＥＴに好適に用いることが可能である。この場合には、半導体基板上にゲート絶縁膜を介してＰＭＯＳＦＥＴに用いられる例えばＲｕからなる第１ゲート電極層を形成した後、ＮＭＯＳ領域のＲｕ膜を除去し、ＮＭＯＳ領域の半導体基板上にＮＭＯＳＦＥＴに用いられる例えばＨｆからなる第１ゲート電極層を形成する。次いで、ＮＭＯＳ領域およびＰＭＯＳ領域とで異なる第１ゲート電極層上に、第１ゲート電極層に達する凹部を有する絶縁層を形成した後、凹部内にＮＭＯＳ領域およびＰＭＯＳ領域で共通となる第２ゲート電極層を埋め込む。その後、第２ゲート電極層をマスクとして、第１ゲート電極層をパターンニングすることで、ゲート電極を形成する。
【図面の簡単な説明】
【００５２】
【図１】本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その１）である。
【図２】本発明の半導体装置の製造方法に係る第１実施形態を説明するための製造工程断面図（その２）である。
【図３】本発明の半導体装置の製造方法に係る第２実施形態を説明するための製造工程断面図である。
【図４】本発明の半導体装置の製造方法に係る第２実施形態を説明するための断面図である。
【図５】本発明の第２実施形態の半導体装置を説明するための断面図である。
【図６】本発明の第２実施形態の半導体装置における第２ゲート電極層の上部の高さを変化させた場合の、配線遅延の値を示すグラフである。
【図７】従来の半導体装置の製造方法を説明するための製造工程断面図（その１）である。
【図８】従来の半導体装置の製造方法を説明するための製造工程断面図（その２）である。
【符号の説明】
【００５３】
１…半導体基板、２…ゲート絶縁膜、３，３’…ゲート電極、３ａ…第１ゲート電極層、３ｂ，３ｂ’…第２ゲート電極層、７…絶縁層、８，８’…凹部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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