(57)【要約】【課題】ループフィルタの帯域幅切換時の周波数変動を低減することによって、高速に周波数切換が可能なＰＬＬ周波数シンセサイザを提供する。【解決手段】本発明の一実施形態のＰＬＬ周波数シンセサイザ１は、分周器３０と、位相比較器４０と、チャージポンプ５０と、ループフィルタ６０と、電圧制御発振器７０と、切換スイッチ（切換部８０の内部）とを備える。ループフィルタ６０は、半導体基板上の基準電位を接地電位とし、切換スイッチは、半導体基板２上に形成され、ループフィルタ６０の時定数を切り換えるためにループフィルタ６０の中間ノードと半導体基板２上の基準電位とを接続するか否かを切り換える。【選択図】図１
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【特許請求の範囲】
【請求項１】
電圧制御発振器と、
前記電圧制御発振器の出力を分周する分周器と、
前記分周器の出力信号と基準信号とを入力する位相比較器と、
前記位相比較器の出力信号に応じて充放電電流を生成するチャージポンプと、
前記チャージポンプの出力端子と前記電圧制御発振器の制御端子との間に接続され、半導体基板上の基準電位を接地電位とするループフィルタと、
半導体基板上に形成されており、前記ループフィルタの時定数を切り換えるために前記ループフィルタの中間ノードと前記半導体基板上の基準電位とを接続するか否かを切り換える切換スイッチと、
を備える、ＰＬＬ周波数シンセサイザ。
【請求項２】
前記ループフィルタは、第１の抵抗素子と、前記チャージポンプの出力端子と前記半導体基板上の基準電位配線との間に順に直列に接続された容量素子と第２の抵抗素子とを有しており、
前記第１の抵抗素子は、前記切換スイッチと直列に接続されており、
前記第１の抵抗素子と前記切換スイッチとの直列回路は、前記容量素子と前記第２の抵抗素子との間の前記中間ノードと前記半導体基板上の基準電位配線との間に直列に接続されている、
請求項１に記載のＰＬＬ周波数シンセサイザ。
【請求項３】
前記ループフィルタは、前記チャージポンプの出力端子と前記半導体基板上の基準電位配線との間に順に直列に接続された容量素子と、第１の抵抗素子と、第２の抵抗素子とを有しており、
前記切換スイッチは、前記第１の抵抗素子と前記第２の抵抗素子との間の前記中間ノードと前記半導体基板上の基準電位配線との間に直列に接続されている、
請求項１に記載のＰＬＬ周波数シンセサイザ。
【請求項４】
前記半導体基板上に形成されており、前記第２の抵抗素子と前記半導体基板上の基準電位配線との間に直列に接続された整合スイッチを更に備え、
前記整合スイッチのインピーダンスは、前記切換スイッチのインピーダンスと略同一である、
請求項２又は３に記載のＰＬＬ周波数シンセサイザ。
【請求項５】
前記切換スイッチ及び前記整合スイッチは、トランジスタであり、
前記整合スイッチのトランジスタサイズは、前記切換スイッチのトランジスタサイズと同一である、
請求項４に記載のＰＬＬ周波数シンセサイザ。
【請求項６】
前記半導体基板上に形成されており、前記第２の抵抗素子と前記半導体基板上の基準電位配線との間に直列に接続された整合インピーダンス素子を更に備え、
前記整合インピーダンス素子のインピーダンスは、前記切換スイッチのインピーダンスと略同一である、
請求項２又は３に記載のＰＬＬ周波数シンセサイザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ周波数シンセサイザに関するものである。
【背景技術】
【０００２】
通信量が増大している携帯電話システムでは、周波数利用効率が高いＧＳＭなどのＴＤＭＡ方式が採用されている。このＴＤＭＡ方式では、複数のデータがガードバンドを介して時系列に配列されており、各データにはそれぞれ異なる周波数が割り振られる。このため、携帯電話基地局に用いられるＰＬＬ周波数シンセサイザは、ガードタイム期間内に、高速に周波数を切り換えられることが要求されている。特許文献１には、この種のＰＬＬ周波数シンセサイザが記載されている。
【０００３】
特許文献１に記載のＰＬＬ周波数シンセサイザは、ループフィルタのループ帯域幅を切り換える切換スイッチを備えており、周波数を切り換える際には一時的にループ帯域幅を広げて高速に周波数を切り換える。また、このＰＬＬ周波数シンセサイザは、周波数を切り換えた後にはループ帯域幅を狭めてスプリアスノイズを低減する。
【特許文献１】特開２００４−１４０６８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、小型化や高速化のために、ＰＬＬ周波数シンセサイザを集積回路として単一の半導体基板上に形成することが好ましい。しかしながら、切換スイッチを半導体基板上に形成することは容易であるが、ループフィルタにおける容量素子を半導体基板上に形成するには大きな実装面積を必要とするので、ループフィルタを半導体基板上に形成することが困難である。
【０００５】
そこで、ＰＬＬ周波数シンセサイザでは、ループフィルタを構成する容量素子と、第１の抵抗素子と、第２の抵抗素子とが半導体外部に設けられている。そのため、容量素子と第２の抵抗素子とは、チャージポンプの出力端子と半導体外部の接地電位との間に順に直列に接続される。一方、容量素子と第２の抵抗素子との間の中間ノードは、第１の抵抗素子と半導体基板上に形成された切換スイッチとを順に介して半導体内部の接地電位に接続される。
【０００６】
一般に、半導体内部の接地電位は、配線メタルやボンディングワイヤなどの抵抗成分、半導体基板（サブストレート）の影響などによって、半導体外部の接地電位と異なる。そのために、従来のＰＬＬ周波数シンセサイザでは、切換スイッチのオン・オフを切り換える際に、半導体外部の接地電位と半導体内部の接地電位との電位差に起因して、ループフィルタの出力電圧、すなわち電圧制御発振器の制御電圧が変動してしまう。その結果、出力信号の周波数が変動してしまう。
【０００７】
このように、従来のＰＬＬ周波数シンセサイザでは、ループフィルタの帯域幅を広くして所望の周波数に高速に引き込んだ後、帯域幅の狭いループフィルタに切換える際に出力信号の周波数がずれてしまう。このずれた周波数から所望の周波数へはループ帯域幅が狭い状態で引き込むことになるため、所望の周波数にロックするまでの時間を短縮することが困難であった。
【０００８】
そこで、本発明は、ループフィルタの帯域幅切換時の周波数変動を低減することによって、高速に周波数切換が可能なＰＬＬ周波数シンセサイザを提供することを目的としている。
【課題を解決するための手段】
【０００９】
本発明のＰＬＬ周波数シンセサイザは、（１）電圧制御発振器と、（２）電圧制御発振器の出力を分周する分周器と、（３）分周器の出力信号と基準信号とを入力する位相比較器と、（４）位相比較器の出力信号に応じて充放電電流を生成するチャージポンプと、（５）チャージポンプの出力端子と電圧制御発振器の制御端子との間に接続され、半導体基板上の基準電位を接地電位とするループフィルタと、（６）半導体基板上に形成されており、ループフィルタの時定数を切り換えるためにループフィルタの中間ノードと半導体基板上の基準電位とを接続するか否かを切り換える切換スイッチとを備える。
【００１０】
このＰＬＬ周波数シンセサイザによれば、ループフィルタが、半導体基板上の基準電位（例えば、半導体基板上の接地電位）を接地電位とし、切換スイッチが、ループフィルタの中間ノードと半導体基板上の基準電位とを接続するか否かを切り換えるので、切換スイッチがオフであってもオンであっても、ループフィルタの接地電位は半導体基板上の基準電位となる。したがって、切換スイッチのオンとオフとを切り換える際に、制御信号の電圧変動を低減することができ、出力信号の周波数変動を低減することができる。故に、このＰＬＬ周波数シンセサイザによれば、周波数引き込み後にループフィルタの時定数を大きくする際の周波数変動を低減することができ、高速に周波数切換が可能となる。
【００１１】
上記したループフィルタは、第１の抵抗素子と、チャージポンプの出力端子と半導体基板上の基準電位配線との間に順に直列に接続された容量素子と第２の抵抗素子とを有しており、第１の抵抗素子は、上記した切換スイッチと直列に接続されており、第１の抵抗素子と切換スイッチとの直列回路は、容量素子と第２の抵抗素子との間の中間ノードと半導体基板上の基準電位配線との間に直列に接続されていることが好ましい。
【００１２】
また、上記したループフィルタは、チャージポンプの出力端子と半導体基板上の基準電位配線との間に順に直列に接続された容量素子と、第１の抵抗素子と、第２の抵抗素子とを有しており、上記した切換スイッチは、第１の抵抗素子と第２の抵抗素子とに間の中間ノードと半導体基板上の基準電位配線との間に直列に接続されていることが好ましい。
【００１３】
上記したＰＬＬ周波数シンセサイザは、第２の抵抗素子と半導体基板上の基準電位配線との間に直列に接続され、半導体基板上に形成された整合スイッチを更に備え、整合スイッチのインピーダンスは、切換スイッチのインピーダンスと略同一であることが好ましい。
【００１４】
この構成によれば、切換スイッチにおける電圧降下量と整合スイッチにおける電圧降下量とが略同一となるので、切換スイッチのオンとオフとを切り換える際に、制御信号の電圧変動をより低減することができる。その結果、出力信号の周波数変動をより低減することができる。
【００１５】
上記した切換スイッチ及び整合スイッチはトランジスタであり、整合スイッチのトランジスタサイズは切換スイッチのトランジスタサイズと同一であることが好ましい。
【００１６】
この構成によれば、整合スイッチのインピーダンスと切換スイッチのインピーダンスとを略同一とすることが容易である。
【００１７】
上記したＰＬＬ周波数シンセサイザは、第２の抵抗素子と半導体基板上の基準電位配線との間に直列に接続され、半導体基板上に形成された整合インピーダンス素子を更に備え、整合インピーダンス素子のインピーダンスは切換スイッチのインピーダンスと略同一であることが好ましい。
【００１８】
この構成によれば、切換スイッチにおける電圧降下量と整合インピーダンス素子における電圧降下量とが略同一となるので、切換スイッチのオンとオフとを切り換える際に、制御信号の電圧変動をより低減することができる。その結果、出力信号の周波数変動をより低減することができる。
【発明の効果】
【００１９】
本発明によれば、ループフィルタの帯域幅切換時の周波数変動を低減することによって、高速に周波数切換が可能なＰＬＬ周波数シンセサイザを得ることができる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附すこととする。
［第１の実施形態］
【００２１】
図１は、本発明の第１の実施形態に係るＰＬＬ周波数シンセサイザを示す回路図である。図１に示すＰＬＬ周波数シンセサイザ１は、基準発振器１０と、分周器３０と、位相比較器４０と、チャージポンプ５０と、ループフィルタ６０と、電圧制御発振器（ＶＣＯ：Voltage Controlled Oscillator）７０と、切換部８０と、制御回路９０とを備えている。なお、本実施形態では、分周器３０と、位相比較器４０と、チャージポンプ５０と、切換部８０と、制御回路９０とは、集積回路として一つの半導体基板２上に形成されており、基準発振器１０と、ループフィルタ６０と、ＶＣＯ７０とは、半導体基板２外部に設けられている。例えば、半導体基板２には、Ｓｉ基板、ＧａＡｓ基板及びＩｎＰ基板などが適用される。
【００２２】
基準発振器１０は、例えば水晶発振器であり、周波数が高精度に安定化された基準信号Ｃｒｅｆを生成する。基準発振器１０は、この基準信号Ｃｒｅｆを位相比較器４０の一方の入力端子へ出力する。
【００２３】
分周器３０は、ＶＣＯ７０からの出力信号Ｃｏｕｔを１／Ｎ（Ｎは２以上の整数）に分周した分周信号Ｃｄを生成する。分周器３０は、この分周信号Ｃｄを位相比較器４０の他方の入力端子へ出力する。なお、この分周器３０の分周比１／Ｎを変更することによって、出力信号Ｃｏｕｔの周波数を変更することができる。
【００２４】
位相比較器４０は、基準発振器１０からの基準信号Ｃｒｅｆと分周器３０からの分周信号Ｃｄとの位相差に応じた比較信号Ｓｕｐ，Ｓｄｏｗｎを生成する。例えば、基準信号Ｃｒｅｆの周波数に対して分周信号Ｃｄの周波数が低い場合、すなわち、基準信号Ｃｒｅｆの位相に対して分周信号Ｃｄの位相が遅れている場合には、位相比較器４０は、基準信号Ｃｒｅｆと分周信号Ｃｄとの位相差に応じたパルス幅を有する比較信号Ｓｕｐを生成する。一方、基準信号Ｃｒｅｆの周波数に対して分周信号Ｃｄの周波数が高い場合、すなわち、基準信号Ｃｒｅｆの位相に対して分周信号Ｃｄの位相が進んでいる場合には、位相比較器４０は、基準信号Ｃｒｅｆと分周信号Ｃｄとの位相差に応じたパルス幅を有する比較信号Ｓｄｏｗｎを生成する。位相比較器４０は、これらの比較信号Ｓｕｐ，Ｓｄｏｗｎをチャージポンプ５０へ出力する。
【００２５】
チャージポンプ５０は、位相比較器４０からの比較信号Ｓｕｐ，Ｓｄｏｗｎに応じて充放電電流Ｓｉを生成する。例えば、チャージポンプ５０は、比較信号Ｓｕｐを受けた場合には比較信号Ｓｕｐのパルス幅に応じたパルス幅を有する充電電流Ｓｉをループフィルタ６０における容量素子へ供給し、比較信号Ｓｄｏｗｎを受けた場合には比較信号Ｓｄｏｗｎのパルス幅に応じたパルス幅を有する放電電流Ｓｉをループフィルタ６０における容量素子から受ける。
【００２６】
ループフィルタ６０は、チャージポンプ５０からの充放電電流Ｓｉに応じた電圧値を有する制御信号Ｓｃを生成する。ループフィルタ６０の詳細は後述する。ループフィルタ６０は、この制御信号ＳｃをＶＣＯ７０の制御端子へ出力する。
【００２７】
ＶＣＯ７０は、ループフィルタ６０からの制御信号Ｓｃの電圧値に応じた周波数を有する出力信号Ｃｏｕｔを生成する。
【００２８】
切換部８０は、制御回路９０からの切換信号Ｓｔ１に応じてループフィルタ６０の時定数を切り換える。切換部８０の詳細は後述する。
【００２９】
制御回路９０は、出力信号Ｃｏｕｔの周波数を切り換える際に、ループフィルタ６０の時定数を小さくさせる切換信号Ｓｔ１を生成し、出力信号Ｃｏｕｔの周波数が所望の周波数に引き込まれた後には、ループフィルタ６０の時定数を大きくさせる切換信号Ｓｔ１を生成する。換言すれば、制御回路９０は、出力信号Ｃｏｕｔの周波数を切り換える際には、ループフィルタ６０のループ帯域幅を広げ、出力信号Ｃｏｕｔの周波数が所望の周波数に引き込まれた後には、ループフィルタ６０のループ帯域幅を狭めるように切換部８０を制御する。
【００３０】
次に、ループフィルタ６０及び切換部８０について詳細に説明する。図２にループフィルタ６０と切換部８０とを示す回路図である。
【００３１】
ループフィルタ６０は、容量素子６１，６２と、第１の抵抗素子６３と、第２の抵抗素子６４とを有している。容量素子６１は、チャージポンプ５０の出力端子及びＶＣＯ７０の制御端子と半導体外部の接地電位（基準電位）ＧＮＤ１との間に接続されている。容量素子６２と第２の抵抗素子６４とは、チャージポンプ５０の出力端子及びＶＣＯ７０の制御端子と切換部８０との間に順に直列に接続されている。第１の抵抗素子６３は、容量素子６２と第２の抵抗素子６４との間の中間ノードＡと、切換部８０との間に接続されている。
【００３２】
切換部８０は、図２に示すように、切換スイッチ８１と整合スイッチ８２とを有している。切換スイッチ８１は、第１の抵抗素子６３のノードAに接続された端子と異なる端子と半導体基板上の接地電位（基準電位）ＧＮＤ２配線との間に接続されており、制御回路９０からの切換信号Ｓｔ１の電圧値に応じてオンとオフとを切り替える。具体的には、切換スイッチ８１は、出力信号Ｃｏｕｔの周波数を切り換える際にはオンとなり、出力信号Ｃｏｕｔの周波数を切り換えた後（所望の周波数に引き込んだ後）にはオフとなる。
【００３３】
ここで、半導体基板上の接地電位ＧＮＤ２とは、半導体基板２上に形成された集積回路の接地電位であり、例えば、半導体基板２において回路を形成された表面側における接地電位である。一方、半導体外部の接地電位ＧＮＤ１とは、半導体基板２の外部に形成された回路や半導体基板２の接地電位であり、例えば、半導体基板２の裏面側における接地電位である。
【００３４】
整合スイッチ８２は、第２の抵抗素子６４のノードAに接続された端子と異なる端子と半導体基板上の接地電位ＧＮＤ２配線との間に接続されており、制御回路９０からの切換信号Ｓｔ２の電圧値に応じて常時オンとなっている。本実施形態では、切換スイッチ８１及び整合スイッチ８２はそれぞれトランジスタであり、整合スイッチ８２のトランジスタサイズは切換スイッチ８１のトランジスタサイズと略同一である。すなわち、整合スイッチ８２のインピーダンスは、切換スイッチ８１のインピーダンスと略同一である。
【００３５】
なお、トランジスタサイズとは、電界効果トランジスタの場合、ゲート幅とゲート長との比であり、バイポーラトランジスタの場合、エミッタ断面積、すなわち最大エミッタ電流（最大コレクタ電流＋最大ベース電流）に応じた値である。
【００３６】
次に、第１の実施形態のＰＬＬ周波数シンセサイザの動作を説明する。以下では、出力信号Ｃｏｕｔの周波数ｆ１を周波数ｆ２に切り替える場合について説明する。
【００３７】
まず、分周器３０の分周比１／Ｎが変更され、分周信号Ｃｄの周波数が変更される。すると、位相比較器４０によって、基準信号Ｃｒｅｆと分周信号Ｃｄとの周波数差、すなわち位相差に応じたパルス幅を有する比較信号Ｓｕｐ，Ｓｄｏｗｎが生成され、チャージポンプ５０によって、ループフィルタ６０における容量素子６１，６２が充電又は放電される。これによって、制御信号Ｓｃの電圧値が変更され、ＶＣＯ７０によって、出力信号Ｃｏｕｔの周波数が変更される。このように、分周器３０、位相比較器４０、チャージポンプ５０、ループフィルタ６０及びＶＣＯ７０の帰還ループ処理によって、比較信号Ｓｕｐ，Ｓｄｏｗｎのパルス幅が小さくなるように制御され、出力信号Ｃｏｕｔの周波数がｆ１からｆ２に切り換えられる。
【００３８】
ところで、分周器３０の分周比１／Ｎが変更される際、制御回路９０からの切換信号Ｓｔ１に応じて、切換スイッチ８１がオフからオンに切り換えられる。これによって、ループフィルタ６０の時定数が小さくなるので、換言すれば、ループフィルタ６０のループ帯域幅が広くなるので、出力信号Ｃｏｕｔの周波数をｆ１からｆ２に高速に引き込むことができる。
【００３９】
図３は、周波数切換時の出力信号の周波数変化を示す図である。図３には、切換スイッチ８１がオンであるとき、すなわちループフィルタ６０の時定数が小さいときの出力信号Ｃｏｕｔの周波数引き込み特性１０１と、切換スイッチ８１がオフであるとき、すなわちループフィルタ６０の時定数が大きいときの出力信号Ｃｏｕｔの周波数引き込み特性１０２とが示されている。図３に示すように、切換スイッチ８１をオンとすることによって、出力信号Ｃｏｕｔの周波数を高速に引き込むことができる。
【００４０】
次に、出力信号Ｃｏｕｔの周波数をｆ２に引き込んだ後には、制御回路９０からの切換信号Ｓｔ１に応じて、切換スイッチ８１がオンからオフに切り換えられる。これによって、ループフィルタ６０の時定数が大きくなるので、換言すれば、ループフィルタ６０のループ帯域幅が狭くなるので、スプリアスを低減することができる。
【００４１】
図４は、出力信号のスペクトルを示す図である。図４には、切換スイッチ８１がオフであるとき、すなわちループフィルタ６０のループ帯域幅が狭いときの出力信号Ｃｏｕｔのスペクトル１０３と、切換スイッチ８１がオンであるとき、すなわちループフィルタ６０のループ帯域幅が広いときの出力信号Ｃｏｕｔのスペクトル１０４とが示されている。図４に示すように、切換スイッチ８１をオフとすることによって、出力信号Ｃｏｕｔのスプリアスを低減できることがわかる。
【００４２】
ここで、第１の実施形態のＰＬＬ周波数シンセサイザ１の特徴を明確にするために、従来のＰＬＬ周波数シンセサイザの一例と対比して説明する。
【００４３】
従来のＰＬＬ周波数シンセサイザは、ＰＬＬ周波数シンセサイザ１においてループフィルタ６０、切換部８０に代えてループフィルタ６０Ｘ、切換部８０Ｘを備える構成で第１の実施形態と異なっている。
【００４４】
図５に、従来のＰＬＬ周波数シンセサイザにおけるループフィルタ６０Ｘと切換部８０Ｘの回路図を示す。ループフィルタ６０Ｘは、ループフィルタ６０において容量素子６２と第２の抵抗素子６４とがチャージポンプ５０の出力端子及びＶＣＯ７０の制御端子と半導体外部の接地電位ＧＮＤ１との間に順に直列に接続されている点で第１の実施形態と異なっている。また、切換部８０Ｘは、切換部８０において整合スイッチ８２を備えていない点で第１の実施形態と異なっている。
【００４５】
一般に、半導体基板上の接地電位ＧＮＤ２は、配線メタルやボンディングワイヤなどの抵抗成分、半導体基板（サブストレート）の影響などによって、半導体外部の接地電位ＧＮＤ１と異なる。そのために、半導体基板上の接地電位ＧＮＤ２と半導体基板外部の接地電位ＧＮＤ１との電位差をΔＶ、抵抗素子６３，６４の抵抗値をそれぞれＲ６３，Ｒ６４とすると、従来のＰＬＬ周波数シンセサイザでは、ループフィルタ６０Ｘの中間ノードＡの電位は、切換スイッチ８１がオフであるときに略０Ｖであるのに対して、切換スイッチ８１がオンであるときにはΔＶ×Ｒ６４／（Ｒ６４＋Ｒ６３）と異なる。これによって、切換スイッチ８１をオンからオフに切り換える際に制御信号Ｓｃの電圧が変動してしまい、出力信号Ｃｏｕｔの周波数が変動してしまう。
【００４６】
図６は、周波数切換時及び周波数切換後の出力信号の周波数変移を示す図である。図６には、第１の実施形態のＰＬＬ周波数シンセサイザ１の出力信号Ｃｏｕｔの周波数変移１０５と、従来のＰＬＬ周波数シンセサイザの出力信号Ｃｏｕｔの周波数変移１０６とが示されている。図６に示すように、従来のＰＬＬ周波数シンセサイザでは、出力信号Ｃｏｕｔの周波数をｆ１からｆ２へ引き込んだ後に、時刻Ｔにおいて切換スイッチ８１をオンからオフに切り換えると、半導体基板上の接地電位ＧＮＤ２と半導体外部の接地電位ＧＮＤ１との電位差ΔＶに起因して、出力信号Ｃｏｕｔの周波数がｆ２からずれてしまっていることがわかる。
【００４７】
時刻Ｔ以降では、ループフィルタ６０Ｘの時定数が大きいので、ずれた周波数をｆ２に引き込むには時間が掛かり、出力信号Ｃｏｕｔの周波数をｆ２に高速に安定させることが困難であった。
【００４８】
しかしながら、第１の実施形態のＰＬＬ周波数シンセサイザ１では、容量素子６２と第２の抵抗素子６４とがチャージポンプ５０の出力端子及びＶＣＯ７０の制御端子と半導体基板上の接地電位ＧＮＤ２配線との間に順に直列に接続されているので、切換スイッチ８１がオンであってもオフであっても、ループフィルタ６０の接地電位は半導体基板上の接地電位ＧＮＤ２の電位となり、中間ノードＡの電位が略ΔＶに保たれる。その結果、切換スイッチ８１のオンとオフとを切り換える際に、制御信号Ｓｃの電圧変動が低減され、図６の周波数変移１０５に示すように出力信号Ｃｏｕｔの周波数変動が低減される。
【００４９】
次に、第１の実施形態のループフィルタ６０及び切換部８０を備えた構成、並びに従来のループフィルタ６０Ｘ及び切換部８０Ｘを備えた構成において、切換スイッチ８１を切り換えた際の制御信号Ｓｃの電圧、中間ノードＡの電圧のシミュレーション結果について説明する。
【００５０】
図７に、第１の実施形態のループフィルタ６０及び切換部８０のシミュレーション回路を示し、図８に、従来のループフィルタ６０Ｘ及び切換部８０Ｘのシミュレーション回路を示す。また、図９は、第１の実施形態及び従来のループフィルタと切換部とにおいて、切換スイッチを切り換えた際の各部信号電圧を示す図である。なお、図９（ａ），（ｂ）には、それぞれ、第１の実施形態のループフィルタ６０及び切換部８０における制御信号Ｓｃの電圧、中間ノードＡの電圧Ｖａが示されており、図９（ｃ），（ｄ）には、それぞれ、従来のループフィルタ６０Ｘ及び切換部８０Ｘにおける制御信号Ｓｃの電圧、中間ノードＡの電圧Ｖａが示されている。
【００５１】
図７に示すように、第１の実施形態のループフィルタ６０及び切換部８０のシミュレーション回路では、切換部８０が、切換スイッチ８１及び整合スイッチ８２を動作させるための基準電流源１１１とカレントミラー回路１１２、１１３、１１４、１１５とを有している。
【００５２】
具体的には、基準電流源１１１からの基準電流がカレントミラー回路１１２を介して切換スイッチ８１に供給され、切換スイッチ８１のオン・オフに応じて、この基準電流がカレントミラー回路１１３を介して容量素子６２及び第１の抵抗素子６３に供給される。同様に、基準電流源１１１からの基準電流がカレントミラー回路１１４を介して整合スイッチ８２に供給され、この基準電流がカレントミラー回路１１５を介して容量素子６２及び第２の抵抗素子６４に常時供給される。
【００５３】
また、図８に示すように、従来のループフィルタ６０Ｘ及び切換部８０Ｘのシミュレーション回路では、切換部８０Ｘが、切換スイッチ８１を動作させるための基準電流源１１１とカレントミラー回路１１２、１１３とを有している。具体的には、基準電流源１１１からの基準電流がカレントミラー回路１１２を介して切換スイッチ８１に供給され、切換スイッチ８１のオン・オフに応じて、この基準電流がカレントミラー回路１１３を介して容量素子６２及び第１の抵抗素子６３に供給される。
【００５４】
図９には、図７及び図８に示すシミュレーション回路において、第１の抵抗素子６３の抵抗値Ｒ６３を８２０Ω、第２の抵抗素子６４の抵抗値Ｒ６４を３ｋΩ、ＶＣＯ７０の制御端子の初期電圧を１Ｖ、半導体基板上の接地電位ＧＮＤ２と半導体外部の接地電位ＧＮＤ１との電位差ΔＶを５ｍＶとした場合のシミュレーション結果が示されている。
【００５５】
図９に示すように、従来のループフィルタ６０Ｘ及び切換部８０Ｘでは、切換スイッチ８１をオンからオフに切り換える際に、半導体基板上の接地電位ＧＮＤ２と半導体外部の接地電位ＧＮＤ１との電位差ΔＶ＝５ｍＶに起因して、ループフィルタ６０Ｘの中間ノードＡの電圧Ｖａが３．９０１ｍＶ（切換時）から０．１４５ｍＶ（切換時から４μｓ後）に約３．７５６ｍＶ変化してしまい（図９（ｄ））、その結果、制御信号Ｓｃの電圧が１．００００００Ｖ（切換時）から０．９９６８１７Ｖ（切換時から４μｓ後）に約３．１８３ｍＶ変化してしまう（図９（ｃ））。
【００５６】
ここで、制御信号Ｓｃの電圧が１Ｖ変化したときに出力信号Ｃｏｕｔの周波数が４５ＭＨｚ変化するＶＣＯ７０では、制御信号Ｓｃの電圧が約３．１８３ｍＶ変化すると出力信号Ｃｏｕｔの周波数が約１４３．２３５ｋＨｚ変化してしまう。例えば、チャンネル間周波数差が２００ｋＨｚであるＴＤＭＡ方式において、出力信号Ｃｏｕｔの周波数が約１４３．２３５ｋＨｚも変化してしまうことは問題である。
【００５７】
一方、第１の実施形態のループフィルタ６０及び切換部８０では、切換スイッチ８１をオンからオフに切り換える際に、ループフィルタ６０の接地電位が半導体基板上の基準電位ＧＮＤ２のまま変化しないので、ループフィルタ６０の中間ノードＡの電圧Ｖａが５．０００ｍＶ（切換時）から４．９９７ｍＶ（切換時から４μｓ後）に約０．００３ｍＶしか変化しない（図９（ｂ））。その結果、制御信号Ｓｃの電圧が１．００００００Ｖ（切換時）から０．９９９９９８Ｖ（切換時から４μｓ後）に約０．００２ｍＶしか変化しないことがわかる（図９（ａ））。したがって、出力信号Ｃｏｕｔの周波数変動が約０．０９０ｋＨｚに低減されることとなる。
【００５８】
このように、第１の実施形態のＰＬＬ周波数シンセサイザ１によれば、切換スイッチ８１がオフであってもオンであっても、ループフィルタ６０の接地電位は半導体基板上の接地電位ＧＮＤ２となる。したがって、切換スイッチ８１のオンとオフとを切り換える際に、制御信号Ｓｃの電圧変動を低減することができ、出力信号Ｃｏｕｔの周波数変動を低減することができる。故に、周波数切換を高速で行うと共に、定常状態では、スプリアス等の雑音を低減することができる。
【００５９】
また、第１の実施形態のＰＬＬ周波数シンセサイザ１によれば、整合スイッチ８２のインピーダンスが切換スイッチ８１のインピーダンスと略同一であるので、切換スイッチ８１における電圧降下量と整合スイッチ８２における電圧降下量とが略同一となる。したがって、切換スイッチ８１のオンとオフとを切り換える際に、ループフィルタ６０における中間ノードＡ及び制御信号Ｓｃの電圧変動をより低減することができ、出力信号Ｃｏｕｔの周波数変動をより低減することができる。
［第２の実施形態］
【００６０】
次に、本発明の第２の実施形態に係るＰＬＬ周波数シンセサイザ１Ａについて説明する。図１に示すように、ＰＬＬ周波数シンセサイザ１Ａは、ＰＬＬ周波数シンセサイザ１においてループフィルタ６０、切換部８０に代えてループフィルタ６０Ａ、切換部８０Ａを備えている構成で第１の実施形態と異なっている。ＰＬＬ周波数シンセサイザ１Ａの他の構成は、ＰＬＬ周波数シンセサイザ１と同一である。
【００６１】
図１０は、第２の実施形態のループフィルタと切換スイッチとを示す回路図である。ループフィルタ６０Ａは、ループフィルタ６０において、容量素子６２と、第１の抵抗素子６３と、第２の抵抗素子６４とが、チャージポンプ５０の出力端子及びＶＣＯ７０の制御端子と切換部８０との間に順に直列に接続されており、容量素子６２と第２の抵抗素子６４との間の中間ノードＡが切換部８０に直接接続されている点で、第１の実施形態と異なっている。ループフィルタ６０Ａの他の構成は、ループフィルタ６０と同一である。
【００６２】
切換部８０Ａは、切換部８０において整合スイッチ８２に代えて整合インピーダンス素子８２Ａを備えている構成で第１に実施形態と異なっている。切換部８０Ａの他の構成は、切換部８０と同一である。
【００６３】
整合インピーダンス素子８２Ａのインピーダンスは、切換スイッチ８１のインピーダンスと略同一である。整合インピーダンス素子８２Ａには、抵抗素子、容量素子、インダクタ、これらの合成回路、及びこれらの機能を有する配線メタルなどが適用可能である。
【００６４】
このように、第２の実施形態のＰＬＬ周波数シンセサイザ１Ａでも、第１の実施形態のＰＬＬ周波数シンセサイザ１と同様な利点を得ることができる。
【００６５】
なお、本発明は上記した本実施形態に限定されることなく種々の変形が可能である。
【００６６】
本実施形態では、整合スイッチ８２又は整合インピーダンス素子８２Ａを備えたが、整合スイッチ８２及び整合インピーダンス素子８２Ａを備えず、第２の抵抗素子６４と半導体基板上の接地電位ＧＮＤ２配線とを直接配線で接続する構成でも接地電位の電位差に起因する変動の低減効果を得ることができる。
【図面の簡単な説明】
【００６７】
【図１】本発明の第１の実施形態に係るＰＬＬ周波数シンセサイザを示す回路図である。
【図２】図１におけるループフィルタと切換スイッチとを示す回路図である。
【図３】周波数切換時の出力信号の周波数変化を示す図である。
【図４】出力信号のスペクトルを示す図である。
【図５】従来のＰＬＬ周波数シンセサイザにおけるループフィルタと切換部とを示す回路図である。
【図６】周波数切換時及び周波数切換後の出力信号の周波数変移を示す図である。
【図７】第１の実施形態のループフィルタ及び切換部のシミュレーション回路を示す回路図である。
【図８】従来のループフィルタ６０Ｘ及び切換部８０Ｘのシミュレーション回路を示す回路図である。
【図９】第１の実施形態及び従来のループフィルタと切換部とにおいて、切換スイッチを切り換えた際の各部信号電圧を示す図である。
【図１０】第２の実施形態のループフィルタと切換スイッチとを示す回路図である。
【符号の説明】
【００６８】
１，１Ａ…ＰＬＬ周波数シンセサイザ、２…半導体基板、１０…基準発振器、３０…分周器、４０…位相比較器、５０…チャージポンプ、６０，６０Ａ…ループフィルタ、６１，６２…容量素子、６３…第１の抵抗素子、６４…第２の抵抗素子、７０…電圧制御発振器、８０，８０Ａ…切換部、８１…切換スイッチ、８２…整合スイッチ、８２Ａ…整合インピーダンス素子、９０…制御回路、Ａ…中間ノード、ＧＮＤ１…半導体外部の接地電位（基準電位）、ＧＮＤ２…半導体基板上の接地電位（基準電位）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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