(57)【要約】【課題】低コストで、高い分解能を実現する信号変換装置を提供すること。【解決手段】信号変換装置１１ａにおいて、一連のデジタル値が順次入力されるＤＡＣ１１０−１及びＤＡＣ１１０−２と、ＤＡＣ１１０−１及びＤＡＣ１１０−２がそれぞれ順次出力するアナログ信号の振幅平均値を順次算出し、算出した振幅平均値に基づいてアナログ信号を生成する加算部１１１及び電圧調整部１１２と、を含むことを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
一連のデジタル値が順次入力される複数のデジタル／アナログ変換器と、
前記複数のデジタル／アナログ変換器がそれぞれ順次出力するアナログ信号の振幅平均値を順次算出し、算出した振幅平均値に基づいてアナログ信号を生成するアナログ信号生成手段と、
を含むことを特徴とする信号変換装置。
【請求項２】
請求項１に記載の信号変換装置において、
第１の一連のデジタル値の入力を順次受け付け、該第１の一連のデジタル値において時間的に隣接するデジタル値の中間値を順次算出し、第２の一連のデジタル値として順次出力する中間値算出手段、
を含み、
第１−１の前記デジタル／アナログ変換器には前記第１の一連のデジタル値が順次入力され、
第１−２の前記デジタル／アナログ変換器には前記第２の一連のデジタル値が順次入力され、
前記アナログ信号生成手段は、前記第１−１及び前記第１−２のデジタル／アナログ変換器がそれぞれ出力するアナログ信号の振幅平均値を算出し、算出した振幅平均値に基づいてアナログ信号を生成する、
ことを特徴とする信号変換装置。
【請求項３】
請求項２に記載の信号変換装置において、
前記各デジタル／アナログ変換器に順次入力される前記一連のデジタル値は、第１のクロック信号により示されるサンプリング周期の間隔で更新され、
当該信号変換装置は、
前記第１のクロック信号の入力を受け付け、その位相をシフトすることにより第２のクロック信号を生成するクロック信号生成手段、
を含み、
第２−１の前記デジタル／アナログ変換器には前記第１の一連のデジタル値が順次入力され、
第２−２の前記デジタル／アナログ変換器には前記第２の一連のデジタル値が順次入力され、
前記第１−１及び前記第１−２のデジタル／アナログ変換器は、前記第１のクロック信号により示されるサンプリング周期で、入力されるデジタル値の取得と、アナログ信号の出力と、を行い、
前記第２−１及び前記第２−２のデジタル／アナログ変換器は、前記第２のクロック信号により示されるサンプリング周期で、入力されるデジタル値の取得と、アナログ信号の出力と、を行い、
前記アナログ信号生成手段は、前記第１−１、前記第１−２、前記第２−１、及び前記第２−２のデジタル／アナログ変換器がそれぞれ出力するアナログ信号の振幅平均値を算出し、算出した振幅平均値に基づいてアナログ信号を生成する、
ことを特徴とする信号変換装置。
【請求項４】
請求項１に記載の信号変換装置において、
前記各デジタル／アナログ変換器に順次入力される前記一連のデジタル値は、第１のクロック信号により示されるサンプリング周期の間隔で更新され、
当該信号変換装置は、
前記第１のクロック信号の入力を受け付け、その位相をシフトすることにより第２のクロック信号を生成するクロック信号生成手段、
を含み、
第１−１の前記デジタル／アナログ変換器は、前記第１のクロック信号により示されるサンプリング周期で、入力されるデジタル値の取得と、アナログ信号の出力と、を行い、
第２−１の前記デジタル／アナログ変換器は、前記第２のクロック信号により示されるサンプリング周期で、入力されるデジタル値の取得と、アナログ信号の出力と、を行い、
前記アナログ信号生成手段は、前記第１−１及び前記第２−１のデジタル／アナログ変換器がそれぞれ出力するアナログ信号の振幅平均値を算出し、算出した振幅平均値に基づいてアナログ信号を生成する、
ことを特徴とする信号変換装置。
【請求項５】
一連のアナログ信号が順次入力される複数のアナログ／デジタル変換器と、
前記複数のアナログ／デジタル変換器がそれぞれ順次出力するデジタル値の平均値を順次算出し、算出した平均値を出力する平均値出力手段と、
を含むことを特徴とする信号変換装置。
【請求項６】
信号変換装置であって、
一連のアナログ信号が順次入力される第１−１及び第２−１のアナログ／デジタル変換器と、
第１のクロック信号の入力を受け付け、その位相をシフトすることにより第２のクロック信号を生成するクロック信号生成手段と、
を含み、
前記第１−１のデジタル／アナログ変換器は、前記第１のクロック信号により示されるサンプリング周期で、入力されるアナログ信号の振幅値の取得と、デジタル値の出力と、を行い、
前記第２−１のデジタル／アナログ変換器は、前記第２のクロック信号により示されるサンプリング周期で、入力されるアナログ信号の振幅値の取得と、デジタル値の出力と、を行い、
当該信号変換装置は、前記第１−１及び前記第２−１のデジタル／アナログ変換器が交互に出力するデジタル値を、一連のデジタル値として出力する、
ことを特徴とする信号変換装置。
【請求項７】
請求項６に記載の信号変換装置において、
一連のアナログ信号が順次入力される第１−２及び第２−２のアナログ／デジタル変換器、
を含み、
前記第１−２のデジタル／アナログ変換器は、前記第１のクロック信号により示されるサンプリング周期で、入力されるアナログ信号の振幅値の取得と、デジタル値の出力と、を行い、
前記第２−２のデジタル／アナログ変換器は、前記第２のクロック信号により示されるサンプリング周期で、入力されるアナログ信号の振幅値の取得と、デジタル値の出力と、を行い、
当該信号変換装置は、
前記第１−１のアナログ／デジタル変換器及び前記第１−２のアナログ／デジタル変換器がそれぞれ順次出力するデジタル値の平均値を順次算出し、算出した平均値を出力する第１平均値出力手段と、
前記第２−１のアナログ／デジタル変換器及び前記第２−２のアナログ／デジタル変換器がそれぞれ順次出力するデジタル値の平均値を順次算出し、算出した平均値を出力する第２平均値出力手段と、
を含み、
当該信号変換装置は、第１平均値出力手段及び第２平均値出力手段が交互に出力するデジタル値を、一連のデジタル値として出力する、
ことを特徴とする信号変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデジタル／アナログ変換又はアナログ／デジタル変換を行うための信号変換装置に関する。
【背景技術】
【０００２】
オシロスコープ、スペクトラムアナライザー、半導体測定器、ＡＴＥ(Auto Test Equipment)テスター等の測定装置は、一般に、物理量を計測するための計測モジュールを備えている。また、上記各測定装置のうち半導体測定器やＡＴＥテスターは、任意波形の信号を発生する任意波形発生器も備えている。
【０００３】
計測モジュールは、センサ及びコンピュータと、センサが出力するアナログ信号をデジタル値に変換してコンピュータに入力するためのアナログ／デジタル変換器（A/D Converter）と、を備えている。一方、任意波形発生器は、デジタル値（振幅値を離散値で表現したもの）を出力するコンピュータと、該デジタル値をアナログ信号に変換して出力するデジタル／アナログ変換器（D/A Converter)と、を備えている。以下では、アナログ／デジタル変換器とデジタル／アナログ変換器を信号変換装置と総称する。
【０００４】
測定装置のメーカーは、測定装置に搭載する信号変換装置について、自社開発せず、汎用品を購入して当てることが多い。ここで、測定装置に搭載する信号変換装置には２０ｂｉｔ以上の高い分解能が要求されるので、この要求を満たす汎用品として、分解能２４ビット・サンプリングレート１９２Ｋｓａ／ｓのオーディオ用ステレオ信号変換装置がよく用いられる。なお、特許文献１には、オーディオ用のデジタル／アナログ変換器の例が開示されている。
【０００５】
オーディオ用ステレオ信号変換装置について簡単に説明しておく。オーディオ用ステレオ信号変換装置は、右チャネル用と左チャネル用の２つの信号変換装置を備えている。これらの信号変換装置は、少なくとも信号出力タイミングが同時になるよう構成されている。右チャネル及び左チャネルを同時に出力する必要があるためである。
【特許文献１】特許第２７２０１５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、近年の測定装置では、上記オーディオ用ステレオ信号変換装置の分解能では分解能が足りず、さらに高い分解能の信号変換装置を用いなければならない場合がある。この点、より分解能の高い信号変換装置を用いれば当然に分解能が向上するが、そのような信号変換装置は高価であり、測定装置の価格が高くなってしまう。
【０００７】
従って、本発明の課題の一つは、低コストで、高い分解能を実現する信号変換装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するための本発明にかかる信号変換装置は、一連のデジタル値が順次入力される複数のデジタル／アナログ変換器と、前記複数のデジタル／アナログ変換器がそれぞれ順次出力するアナログ信号の振幅平均値を順次算出し、算出した振幅平均値に基づいてアナログ信号を生成するアナログ信号生成手段と、を含むことを特徴とする。
一般に、デジタル／アナログ変換器が出力するアナログ信号の振幅は、同じデジタル値が入力されたとしても、ノイズ等による誤差のため、必ずしも全く同じとはならない。例えば、振幅値変化の最小単位（ＬＳＢ:least significant bit相当の変化幅）が１である２つのデジタル／アナログ変換器の一方から出力されるアナログ信号の振幅が１、他方から出力されるアナログ信号の振幅が２ということがあり得る。この場合、これらの振幅平均値は１．５となり、結果的に上記最小単位未満の振幅値変化（高い分解能）が実現されることになる。
また、デジタル／アナログ変換用に用いられる上記オーディオ用ステレオ信号変換装置は元々２つのデジタル／アナログ変換器を備えており、これらを有効活用することにより高い分解能を実現できるので、低コストで高い分解能が実現されている。
【０００９】
また、上記信号変換装置において、第１の一連のデジタル値の入力を順次受け付け、該第１の一連のデジタル値において時間的に隣接するデジタル値の中間値を順次算出し、第２の一連のデジタル値として順次出力する中間値算出手段、を含み、第１−１の前記デジタル／アナログ変換器には前記第１の一連のデジタル値が順次入力され、第１−２の前記デジタル／アナログ変換器には前記第２の一連のデジタル値が順次入力され、前記アナログ信号生成手段は、前記第１−１及び前記第１−２のデジタル／アナログ変換器がそれぞれ出力するアナログ信号の振幅平均値を算出し、算出した振幅平均値に基づいてアナログ信号を生成する、こととしてもよい。
これによれば、出力されるアナログ信号の振幅値を上記誤差によらず異ならせることができるので、より確実に高い分解能が実現される。
【００１０】
また、上記信号変換装置において、前記各デジタル／アナログ変換器に順次入力される前記一連のデジタル値は、第１のクロック信号により示されるサンプリング周期の間隔で更新され、当該信号変換装置は、前記第１のクロック信号の入力を受け付け、その位相をシフトすることにより第２のクロック信号を生成するクロック信号生成手段、を含み、第２−１の前記デジタル／アナログ変換器には前記第１の一連のデジタル値が順次入力され、第２−２の前記デジタル／アナログ変換器には前記第２の一連のデジタル値が順次入力され、前記第１−１及び前記第１−２のデジタル／アナログ変換器は、前記第１のクロック信号により示されるサンプリング周期で、入力されるデジタル値の取得と、アナログ信号の出力と、を行い、前記第２−１及び前記第２−２のデジタル／アナログ変換器は、前記第２のクロック信号により示されるサンプリング周期で、入力されるデジタル値の取得と、アナログ信号の出力と、を行い、前記アナログ信号生成手段は、前記第１−１、前記第１−２、前記第２−１、及び前記第２−２のデジタル／アナログ変換器がそれぞれ出力するアナログ信号の振幅平均値を算出し、算出した振幅平均値に基づいてアナログ信号を生成する、こととしてもよい。
これによれば、サンプリング周期をずらしていることで、各デジタル／アナログ変換器から出力されるアナログ信号の振幅値が上記誤差によらず異なる期間を設けることができるので、より確実に高い分解能が実現される。
【００１１】
また、上記信号変換装置において、前記各デジタル／アナログ変換器に順次入力される前記一連のデジタル値は、第１のクロック信号により示されるサンプリング周期の間隔で更新され、当該信号変換装置は、前記第１のクロック信号の入力を受け付け、その位相をシフトすることにより第２のクロック信号を生成するクロック信号生成手段、を含み、第１−１の前記デジタル／アナログ変換器は、前記第１のクロック信号により示されるサンプリング周期で、入力されるデジタル値の取得と、アナログ信号の出力と、を行い、第２−１の前記デジタル／アナログ変換器は、前記第２のクロック信号により示されるサンプリング周期で、入力されるデジタル値の取得と、アナログ信号の出力と、を行い、前記アナログ信号生成手段は、前記第１−１及び前記第２−１のデジタル／アナログ変換器がそれぞれ出力するアナログ信号の振幅平均値を算出し、算出した振幅平均値に基づいてアナログ信号を生成する、こととしてもよい。
これによれば、サンプリング周期をずらしていることで、各デジタル／アナログ変換器から出力されるアナログ信号の振幅値が上記誤差によらず異なる期間を設けることができるので、より確実に高い分解能が実現される。
なお、上記オーディオ用ステレオ信号変換装置を構成する２つのデジタル／アナログ変換器は、上述したようにアナログ信号を同時出力するものであるので、この２つのデジタル／アナログ変換器を上記第１−１及び第２−１のデジタル／アナログ変換器とすることはできない。しかしながら、２つの上記オーディオ用ステレオ信号変換装置を用意し、それぞれから１つずつデジタル／アナログ変換器を用いることにより、高い分解能を実現することが可能となる。
【００１２】
また、本発明の一側面にかかる信号変換装置は、一連のアナログ信号が順次入力される複数のアナログ／デジタル変換器と、前記複数のアナログ／デジタル変換器がそれぞれ順次出力するデジタル値の平均値を順次算出し、算出した平均値を出力する平均値出力手段と、を含むことを特徴とする。
一般に、アナログ／デジタル変換器が出力するデジタル値は、同じアナログ信号が入力されたとしても、ノイズ等による誤差のため、必ずしも全く同じとはならない。上記信号変換装置によれば、複数のアナログ／デジタル変換器を用い、その平均値を取るようにしているので、上記ノイズが相対的に低減され、結果的に高い分解能が実現される。例えば、２つのアナログ／デジタル変換器を用いる場合、ノイズが１／１．４１４倍になり、分解能が０．２５ビット改善する。
また、アナログ／デジタル変換用に用いられる上記オーディオ用ステレオ信号変換装置は元々２つのアナログ／デジタル変換器を備えており、これらを有効活用することにより高い分解能を実現できるので、低コストで高い分解能が実現されている。
【００１３】
また、本発明の別の一側面にかかる信号変換装置は、一連のアナログ信号が順次入力される第１−１及び第２−１のアナログ／デジタル変換器と、第１のクロック信号の入力を受け付け、その位相をシフトすることにより第２のクロック信号を生成するクロック信号生成手段と、を含み、前記第１−１のデジタル／アナログ変換器は、前記第１のクロック信号により示されるサンプリング周期で、入力されるアナログ信号の振幅値の取得と、デジタル値の出力と、を行い、前記第２−１のデジタル／アナログ変換器は、前記第２のクロック信号により示されるサンプリング周期で、入力されるアナログ信号の振幅値の取得と、デジタル値の出力と、を行い、当該信号変換装置は、前記第１−１及び前記第２−１のデジタル／アナログ変換器が交互に出力するデジタル値を、一連のデジタル値として出力する、ことを特徴とする。
これによれば、サンプリング周期をずらしていることにより、１つのデジタル／アナログ変換器のみを用いる場合に比べて２倍のサンプリングレートでサンプリングできていることになる。
なお、上記オーディオ用ステレオ信号変換装置を構成する２つのアナログ／デジタル変換器は、上述したようにデジタル値を同時出力するものであるので、この２つのアナログ／デジタル変換器を上記第１−１及び第２−１のアナログ／デジタル変換器とすることはできない。しかしながら、２つの上記オーディオ用ステレオ信号変換装置を用意し、それぞれから１つずつアナログ／デジタル変換器を用いることにより、高い分解能を実現することが可能となる。
【００１４】
また、上記信号変換装置において、一連のアナログ信号が順次入力される第１−２及び第２−２のアナログ／デジタル変換器、を含み、前記第１−２のデジタル／アナログ変換器は、前記第１のクロック信号により示されるサンプリング周期で、入力されるアナログ信号の振幅値の取得と、デジタル値の出力と、を行い、前記第２−２のデジタル／アナログ変換器は、前記第２のクロック信号により示されるサンプリング周期で、入力されるアナログ信号の振幅値の取得と、デジタル値の出力と、を行い、当該信号変換装置は、前記第１−１のアナログ／デジタル変換器及び前記第１−２のアナログ／デジタル変換器がそれぞれ順次出力するデジタル値の平均値を順次算出し、算出した平均値を出力する第１平均値出力手段と、前記第２−１のアナログ／デジタル変換器及び前記第２−２のアナログ／デジタル変換器がそれぞれ順次出力するデジタル値の平均値を順次算出し、算出した平均値を出力する第２平均値出力手段と、を含み、当該信号変換装置は、第１平均値出力手段及び第２平均値出力手段が交互に出力するデジタル値を、一連のデジタル値として出力する、こととしてもよい。
【発明を実施するための最良の形態】
【００１５】
本発明の実施の形態１から５について、図面を参照しながら順次説明する。
【００１６】
［実施の形態１］
図１は、本実施の形態にかかる信号変換装置１１ａを備えた任意波形発生器１０ａのシステム構成を示す概略ブロック図である。同図に示すように、任意波形発生器１０ａは、信号変換装置１１ａの他、コンピュータ１３、デジタル部１４、メモリ１５、サンプリングクロック発生部１６、フィルタ部１７を含んで構成される。
【００１７】
コンピュータ１３は、任意波形発生器１０ａが発生するアナログ信号のもとになる一連のデジタル値を作成し、デジタル部１４を介してメモリ１５に記憶させる。デジタル部１４は、外部からの指示に応じてメモリ１５に記憶される一連のデジタル値を読み出し、信号変換装置１１ａに出力する。
【００１８】
サンプリングクロック発生部１６は、所定の周期（サンプリング周期）を示すクロック信号を発生している。デジタル部１４は、信号変換装置１１ａに順次入力する一連のデジタル値を、このクロック信号により示されるサンプリング周期（以下、１／ｆＳとする。ｆＳはサンプリング周波数である。）の間隔で更新する。すなわち、デジタル部１４は、クロック信号により示されるタイミング（時刻Ｔ１とする。）で入力デジタル値を更新し、クロック信号により示される次のタイミング（時刻Ｔ１＋１／ｆＳ）まで入力デジタル値を一定に保つ。
【００１９】
信号変換装置１１ａは、その内部に、ＤＡＣ(D/A Converter：デジタル／アナログ変換器)１１０−１（第１−１のデジタル／アナログ変換器）、ＤＡＣ１１０−２（第１−２のデジタル／アナログ変換器）、加算部１１１、電圧調整部１１２を含んで構成される。ＤＡＣ１１０−１及び２は１台のオーディオ用ステレオ信号変換装置を構成しており、オーディオ用ステレオ信号変換装置として用いるときには、それぞれ右チャネル用及び左チャネル用として用いられるものである。
【００２０】
ＤＡＣ１１０−１及び２は、デジタル部１４から上記一連のデジタル値の入力を順次受け付け、受け付けたデジタル値により示される振幅（電圧）を有するアナログ信号に変換して順次出力する。
【００２１】
具体的には、ＤＡＣ１１０−１及び２は、サンプリングクロック発生部１６が発生するクロック信号により示されるサンプリング周期で、入力されるデジタル値の取得と、アナログ信号の出力と、を行う。より詳しく説明すると、ＤＡＣ１１０−１及び２は、クロック信号により示されるタイミングにおいて、そのときに入力されているデジタル値を取得する。そして、取得したデジタル値により示される振幅（電圧）を有するアナログ信号を生成し、クロック信号により示されるタイミング（時刻Ｔ２とする。）においてその出力を開始する。その後、クロック信号により示される次のタイミング（時刻Ｔ２＋１／ｆＳ）まで電圧を一定に保つ。
【００２２】
なお、ＤＡＣ１１０−１及び２がデジタル値を取得するタイミングは必ずしも同じではないが、アナログ信号の出力を開始するタイミングは常に同時である。すなわち、ＤＡＣ１１０−１及び２は、サンプリングクロック発生部１６が発生するクロック信号に同期した共通のタイミング（時刻Ｔ２）でアナログ信号の出力を開始する。
【００２３】
加算部１１１及び電圧調整部１１２は、ＤＡＣ１１０−１及び２がそれぞれ出力するアナログ信号の振幅平均値を算出し、算出した振幅平均値に基づいてアナログ信号を生成するアナログ信号生成手段として機能する。すなわち、加算部１１１はＤＡＣ１１０−１及び２がそれぞれ出力するアナログ信号を加算する。電圧調整部１１２は、加算部１１１が出力したアナログ信号の振幅を１／２倍する（正規化する）ことにより、アナログ信号の振幅平均値を算出する。
【００２４】
フィルタ部１７はローパスフィルタ（不図示）を含んで構成されており、電圧調整部１１２が生成したアナログ信号の高周波成分を除去して、外部に出力する。その結果、外部には滑らかな波形を有するアナログ信号が出力される。
【００２５】
ここで、ノイズ等による誤差のため、ＤＡＣ１１０−１及び２が出力するアナログ信号の振幅は、同じデジタル値が入力されたとしても、必ずしも全く同じとはならない。例えば、ＤＡＣ１１０−１及び２が出力するアナログ信号の振幅値変化の最小単位（ＬＳＢ相当の変化幅）がＸであるとして、ＤＡＣ１１０−１が出力するアナログ信号の振幅がＡ、ＤＡＣ１１０−２が出力するアナログ信号の振幅がＡ＋Ｘということがあり得る。
【００２６】
信号変換装置１１ａは、各ＤＡＣ１１０のこのような性質を利用して、上記最小単位未満の振幅値変化（高い分解能）を実現している。例えば上記例では、電圧調整部１１２が出力するアナログ信号の振幅はＡ＋Ｘ／２となり、結果的に上記最小単位未満の振幅値変化（高い分解能）が実現されている。なお、振幅値変化の改善分Ｘ／２は、分解能１ビット分に相当する。
【００２７】
また、デジタル／アナログ変換用に用いられるオーディオ用ステレオ信号変換装置は元々２つのデジタル／アナログ変換器を備えており、これらを有効活用することにより高い分解能を実現できるので、低コストで高い分解能が実現されている。また、従来は用いていなかった一方のデジタル／アナログ変換器を用いることができるという意味においても、低コスト化が実現されている。
【００２８】
［実施の形態２］
図２は、本実施の形態にかかる信号変換装置１１ｂを備えた任意波形発生器１０ｂのシステム構成を示す概略ブロック図である。同図において、信号変換装置１１ａと同じブロックには図１と同一の符号を付している。
【００２９】
ノイズによる誤差がなく、ＤＡＣ１１０−１及び２がそれぞれ出力するアナログ信号の振幅値が常に同一である場合、実施の形態１によっても分解能は向上しない。本実施の形態では、各ＤＡＣ１１０から出力されるアナログ信号の振幅値が上記誤差によらず異なるようにすることにより、より確実に高い分解能を実現する。以下、詳細に説明する。
【００３０】
信号変換装置１１ｂは、信号変換装置１１ａにおいて、ＤＡＣ１１０−２の前段に中間データ生成部１１３を設置したものである。以下、この中間データ生成部１１３の処理を中心に説明する。
【００３１】
中間データ生成部１１３は、デジタル部１４から上記一連のデジタル値（第１の一連のデジタル値）の入力を順次受け付け、該第１の一連のデジタル値において時間的に隣接するデジタル値の中間値を順次算出し、第２の一連のデジタル値として順次出力する。なお、中間データ生成部１１３も、デジタル部１４同様、サンプリング周期にわたって入力デジタル値を保持する。
【００３２】
図３は、中間データ生成部１１３の処理を説明するための説明図である。同図には、任意波形発生器１０ａが発生するアナログ信号の目標値を示す曲線と、第１の一連のデジタル値を示す白丸と、第２の一連のデジタル値を示す黒丸と、を示している。同図に示すように、第２の一連のデジタル値のうちの１つであるデジタル値Ｄ２−１は、時間的に隣接するデジタル値Ｄ１−１とデジタル値Ｄ１−２（いずれも第１の一連のデジタル値のうちの１つ）の中間値となっている。
【００３３】
なお、図３においては第１の一連のデジタル値と第２の一連のデジタル値とが時間方向にずれているように示されているが、これは図示の便宜のためであり、中間データ生成部１１３の処理遅延分を無視すると、デジタル部１４と中間データ生成部１１３は、それぞれＤＡＣ１１０−１とＤＡＣ１１０−２へ入力するデジタル値の更新を同時に行う。
【００３４】
以上説明したように、信号変換装置１１ｂによれば、各ＤＡＣ１１０から出力されるアナログ信号の振幅値が上記誤差によらず異なるようにしているので、電圧調整部１１２により算出される振幅平均値が、上述した振幅値変化の最小単位を下回ることになる可能性が高まる。すなわち、より確実に高い分解能が実現される。
【００３５】
［実施の形態３］
図４は、本実施の形態にかかる信号変換装置１２を備えた任意波形発生器１０ｃのシステム構成を示す概略ブロック図である。同図において、信号変換装置１１ａと同じブロックには図１と同一の符号を付している。
【００３６】
ノイズによる誤差がなく、ＤＡＣ１１０−１及び２がそれぞれ出力するアナログ信号の振幅値が常に同一である場合、実施の形態１によっても分解能は向上しないというのは、実施の形態２において上述した通りである。本実施の形態では、各ＤＡＣ１１０から出力されるアナログ信号の振幅値が上記誤差によらず異なる期間を設けることにより、より確実に高い分解能を実現する。
【００３７】
信号変換装置１２は、その内部に信号変換装置１１ａを２つ含んで構成される。ここでは、それぞれ信号変換装置１１ａ−１及び２と称する。信号変換装置１１ａ−１に含まれる２つのＤＡＣ１１０は第１−１のデジタル／アナログ変換器と第１−２のデジタル／アナログ変換器を構成し、信号変換装置１１ａ−２に含まれる２つのＤＡＣ１１０は第２−１のデジタル／アナログ変換器と第２−２のデジタル／アナログ変換器を構成する。その他、信号変換装置１２は、その内部に、１／２サンプリングクロックシフト部１２０、加算部１２１、電圧調整部１２２を含んで構成される。
【００３８】
各信号変換装置１１ａの処理は実施の形態１で説明した通りである。ただし、１／２サンプリングクロックシフト部１２０は、サンプリングクロック発生部１６が発生するクロック信号（第１のクロック信号）の位相を、サンプリング周期の半周期分（１／２ｆＳ）だけシフトすることにより第２のクロック信号を生成しており、信号変換装置１１ａ−２には、第１のクロック信号の代わりに第２のクロック信号が入力される。このため、信号変換装置１１ａ−２に含まれる２つのＤＡＣ１１０は、第２のクロック信号により示されるサンプリング周期で、入力されるデジタル値の取得と、アナログ信号の出力と、を行うことになる。その結果、信号変換装置１１ａ−１から出力されるアナログ信号と、信号変換装置１１ａ−２から出力されるアナログ信号とでは、半周期分位相がずれたものとなっている。
【００３９】
加算部１２１及び電圧調整部１２２は、加算部１１１及び電圧調整部１１２とともに、各信号変換装置１１ａに含まれる各ＤＡＣ１１０がそれぞれ出力するアナログ信号の振幅平均値を算出し、算出した振幅平均値に基づいてアナログ信号を生成するアナログ信号生成手段として機能する。すなわち、加算部１２１は各信号変換装置１１ａがそれぞれ出力するアナログ信号を加算する。電圧調整部１２２は、加算部１２１が出力したアナログ信号の振幅を１／２倍する（正規化する）ことにより、アナログ信号の振幅平均値を算出する。
【００４０】
図５は、以上の処理の結果を説明するための説明図である。同図に示すように、信号変換装置１１ａ−１が出力するアナログ信号と、信号変換装置１１ａ−２が出力するアナログ信号とは半周期分位相がずれている。同図に示すように、各アナログ信号の振幅が上述した振幅値変化の最小単位（１ＬＳＢ  ｓｔｅｐ）ずつ上昇していくとすると、加算部１２１が出力するアナログ信号の振幅は、半周期ごとに１ＬＳＢ  ｓｔｅｐずつ上昇していくことになる。
【００４１】
従って、信号変換装置１２によれば、見かけ上のサンプリングレートが２倍になっているとともに、サンプリング周期をずらしていることで、各信号変換装置１１ａから出力されるアナログ信号の振幅値が上記誤差によらず異なる期間を設けることができるので、より確実に高い分解能が実現される。
【００４２】
なお、サンプリング周期をずらしていることによる分解能改善の効果は、サンプリング周波数を基準にすると、分解能０．５ビット分と評価できる。従って、信号変換装置１２による分解能改善の効果は、各信号変換装置１１ａによる分解能の改善効果１ビットと合わせ、１．５ビットとなる。
【００４３】
なお、本実施の形態では信号変換装置１１ａを２つ用いて信号変換装置１２を構成したが、信号変換装置１１ｂを２つ用いて信号変換装置１２を構成してもよい。こうすれば、実施の形態２で説明した効果も得られ、より確実な分解能の向上が実現できる。
【００４４】
また、各信号変換装置１１ａがそれぞれ有するＤＡＣ１１０のうち、１つずつを用いることとしてもよい。この場合、各信号変換装置１１ａによる分解能の改善効果１ビットは得られないが、サンプリング周期をずらしていることによる分解能改善の効果を得ることは可能である。
【００４５】
［実施の形態４］
図６は、本実施の形態にかかる信号変換装置２１を備えた計測モジュール２０ａのシステム構成を示す概略ブロック図である。同図において、信号変換装置１１ａと同じブロックには図１と同一の符号を付している。同図に示すように、計測モジュール２０ａは、信号変換装置２１の他、サンプリングクロック発生部１６、電圧調整部２３、フィルタ部２４、デジタル部２６、メモリ２７、コンピュータ２８を含んで構成される。
【００４６】
電圧調整部２３は、センサ（不図示）から一連のアナログ信号である被測定信号の入力を受け付け、その電圧を調整し、フィルタ部２４に出力する。フィルタ部２４はバンドパスフィルタ（不図示）を含んで構成されており、電圧調整部２３から入力された一連のアナログ信号から必要な帯域のみを取り出して、信号変換装置２１に出力する。
【００４７】
信号変換装置２１は、その内部に、分岐部２１０、ＡＤＣ(A/D Converter：アナログ／デジタル変換器)２１１−１（第１−１のアナログ／デジタル変換器）、ＡＤＣ２１１−２（第１−２のアナログ／デジタル変換器）、平均値出力部２１３を含んで構成される。ＡＤＣ２１１−１及び２は１台のオーディオ用ステレオ信号変換装置を構成しており、オーディオ用ステレオ信号変換装置として用いるときには、それぞれ右チャネル用及び左チャネル用として用いられるものである。
【００４８】
分岐部２１０は、フィルタ部２４が出力した一連のアナログ信号を、ＡＤＣ２１１−１及び２の両方に出力する。
【００４９】
ＡＤＣ２１１−１及び２は、分岐部２１０から上記一連のアナログ信号の入力を順次受け付け、受け付けたアナログ信号の振幅をデジタル値に変換して順次出力する。
【００５０】
具体的には、ＡＤＣ２１１−１及び２は、サンプリングクロック発生部１６が発生するクロック信号により示されるサンプリング周期で、入力されるアナログ信号の振幅値の取得と、デジタル値の出力と、を行う。より詳しく説明すると、ＡＤＣ２１１−１及び２は、クロック信号により示されるタイミングにおいて、そのときに入力されているアナログ信号の振幅値を取得する（こうして振幅値を取得することを「サンプリングする」という。）。そして、取得した振幅値をデジタル値に変換し、クロック信号により示されるタイミングにおいてその出力を行う。
【００５１】
なお、ＡＤＣ２１１−１及び２がアナログ信号の振幅値を取得するタイミングは常に同時である。すなわち、ＡＤＣ２１１−１及び２は、サンプリングクロック発生部１６が発生するクロック信号に同期した共通のタイミングでアナログ信号の振幅値を取得する。
【００５２】
平均値出力部２１３は、ＡＤＣ２１１−１及び２がそれぞれ順次出力するデジタル値の平均値を順次算出し、算出した平均値を出力する。
【００５３】
図７は、平均値出力部２１３の処理を説明するための説明図である。同図には、被測定信号を示す曲線と、ＡＤＣ２１１−１が出力するデジタル値を示す白丸と、ＡＤＣ２１１−２が出力するデジタル値を示す×印と、平均値出力部２１３が出力する平均値（デジタル値）を示す黒丸と、を示している。ＡＤＣ２１１−１が出力するデジタル値と、ＡＤＣ２１１−２が出力するデジタル値と、は理想的には常に同じ値となるはずであるが、ノイズのため、実際には図７に示すように一致しないことが多い。同図に示すように、平均値出力部２１３が出力するデジタル値は、クロック信号により示されるサンプリングタイミングごとの、ＡＤＣ２１１−１が出力するデジタル値と、ＡＤＣ２１１−２が出力するデジタル値と、の平均値となっている。
【００５４】
平均値出力部２１３が出力した一連のデジタル値は、デジタル部２６を介して一旦メモリ２７に記憶される。デジタル部１４は、外部からの指示に応じてメモリ２７に記憶される一連のデジタル値を読み出し、コンピュータ２８に出力する。
【００５５】
信号変換装置２１では、以上説明したように２つのＡＤＣ２１１を用いているので、ノイズの影響が低減され、結果的に高い分解能が実現されている。具体的には、ノイズが１／１．４１４倍になり、分解能が０．２５ビット改善されている。
【００５６】
また、アナログ／デジタル変換用に用いられるオーディオ用ステレオ信号変換装置は元々２つのアナログ／デジタル変換器を備えており、これらを有効活用することにより高い分解能を実現できるので、低コストで高い分解能が実現されている。また、従来は用いていなかった一方のアナログ／デジタル変換器を用いることができるという意味においても、低コスト化が実現されている。
【００５７】
［実施の形態５］
図８は、本実施の形態にかかる信号変換装置２２を備えた計測モジュール２０ｂのシステム構成を示す概略ブロック図である。同図において、計測モジュール２０ａと同じブロックには図６と同一の符号を付している。
【００５８】
本実施の形態では、実施の形態４に比べて２倍のサンプリングレートを実現する。以下、詳細に説明する。
【００５９】
信号変換装置２２は、その内部に信号変換装置２１を２つ含んで構成される。ここでは、それぞれ信号変換装置２１−１及び２と称する。信号変換装置２１−１に含まれる２つのＡＤＣ２１１は第１−１のアナログ／デジタル変換器と第１−２のアナログ／デジタル変換器を構成し、信号変換装置２１−２に含まれる２つのＡＤＣ２１１は第２−１のアナログ／デジタル変換器と第２−２のアナログ／デジタル変換器を構成する。その他、信号変換装置２２は、その内部に、分岐部２２０及び１／２サンプリングクロックシフト部２２１を含んで構成される。
【００６０】
分岐部２１０は、フィルタ部２４が出力した一連のアナログ信号を、信号変換装置２１−１及び２の両方に出力する。
【００６１】
各信号変換装置２１の処理は実施の形態４で説明した通りである。ただし、１／２サンプリングクロックシフト部２２１は、サンプリングクロック発生部１６が発生するクロック信号（第１のクロック信号）の位相を、サンプリング周期の半周期分（１／２ｆＳ）だけシフトすることにより第２のクロック信号を生成しており、信号変換装置２１−２には、第１のクロック信号の代わりに第２のクロック信号が入力される。このため、信号変換装置２１−２に含まれる２つのＡＤＣ２１１は、第２のクロック信号により示されるサンプリング周期で、入力されるアナログ信号の振幅値の取得（サンプリング）と、デジタル値の出力と、を行うことになる。その結果、信号変換装置２１−１から出力されるデジタル値と、信号変換装置２１−２から出力されるデジタル値とでは、半周期分位相がずれたものとなっている。
【００６２】
なお、信号変換装置２１−１は、その内部に備えられる２つのＡＤＣ２１１がそれぞれ順次出力するデジタル値の平均値を順次算出し、算出した平均値を出力する第１平均値出力手段として機能する。同様に、信号変換装置２１−２は、その内部に備えられる２つのＡＤＣ２１１がそれぞれ順次出力するデジタル値の平均値を順次算出し、算出した平均値を出力する第２平均値出力手段として機能する。信号変換装置２２は、各信号変換装置２１が交互に出力するデジタル値（平均値）を、一連のデジタル値としてデジタル部２６に出力する。
【００６３】
図９は、信号変換装置２２が出力する一連のデジタル値について説明するための説明図である。同図には、被測定信号を示す曲線と、信号変換装置２１−１が出力するデジタル値を示す白丸と、信号変換装置２１−２が出力するデジタル値を示す黒丸と、を示している。同図に示すように、信号変換装置２１−１と信号変換装置２１−２とは半周期ずつずれたタイミングでサンプリングを行い、半周期ずつずれたタイミングでデジタル値を出力する。そして、信号変換装置２２は、これらを交互に出力する。これにより、２倍のサンプリングレートでアナログ／デジタル変換しているのと同様の効果が得られている。
【００６４】
以上説明したように、信号変換装置２２によれば、サンプリング周期をずらしていることにより、１つのＡＤＣ２１１のみを用いる場合に比べて２倍のサンプリングレートが実現できる。
【００６５】
なお、各信号変換装置２１がそれぞれ有するＡＤＣ２１１のうち、１つずつを用いることとしてもよい。この場合、ノイズの影響を低減することによる分解能の改善効果０．２５ビットは得られないが、２倍のサンプリングレートは実現できる。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施の形態１にかかる信号変換装置を備えた任意波形発生器のシステム構成を示す概略ブロック図である。
【図２】本発明の実施の形態２にかかる信号変換装置を備えた任意波形発生器のシステム構成を示す概略ブロック図である。
【図３】本発明の実施の形態２にかかる中間データ生成部の処理を説明するための説明図である。
【図４】本発明の実施の形態３にかかる信号変換装置を備えた任意波形発生器のシステム構成を示す概略ブロック図である。
【図５】本発明の実施の形態３にかかる信号変換装置の処理の結果を説明するための説明図である。
【図６】本発明の実施の形態４にかかる信号変換装置を備えた計測モジュールのシステム構成を示す概略ブロック図である。
【図７】本発明の実施の形態４にかかる平均値出力部の処理を説明するための説明図である。
【図８】本発明の実施の形態５にかかる信号変換装置を備えた計測モジュールのシステム構成を示す概略ブロック図である。
【図９】本発明の実施の形態５にかかる信号変換装置が出力する一連のデジタル値について説明するための説明図である。
【符号の説明】
【００６７】
１０ａ，１０ｂ，１０ｃ  任意波形発生器、
１１ａ，１１ｂ，１２，２１，２２  信号変換装置、
１３  コンピュータ、
１４  デジタル部、
１５  メモリ、
１６  サンプリングクロック発生部、
１７  フィルタ部、
２０ａ，２０ｂ  計測モジュール、
２３  電圧調整部、
２４  フィルタ部、
２６  デジタル部、
２７  メモリ、
２８  コンピュータ、
１１０  ＤＡＣ、
１１１，１２１  加算部、
１１２，１２２  電圧調整部、
１１３  中間データ生成部、
１２０，２２１  １／２サンプリングクロックシフト部、
２１０，２２０  分岐部、
２１１  ＡＤＣ、
２１３  平均値出力部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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