(57)【要約】【課題】本発明は、ＣＭＯＳ型のイメージセンサにおいて、Ｓ／Ｎの劣化を改善できるようにする。【解決手段】たとえば、ＣＤＳ／ＡＤＣ２１は、フォトダイオードＰＤ１，ＰＤ２の信号電荷を、三角波ＶＲＥＦを用いてデジタル信号に変換する。その信号をもとに、飽和信号レベル算出回路３１は、フォトダイオードＰＤ１，ＰＤ２の飽和信号レベルを算出する。パラメータＭＡＸレベル設定回路３６は、三角波ＶＲＥＦの振幅レベルを制御するための、レベル設定時に設定されるパラメータＭＡＸレベルを、実際のセンサ動作時に、飽和信号レベル算出回路３１からの飽和信号レベルに応じて最適化する。その最適値にしたがって、ＶＲＥＦ発生回路３８は、ＡＤ変換処理に用いる三角波ＶＲＥＦを発生する。【選択図】      図１
2008283467.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子によって光電変換した信号電荷を出力する画素部と、
前記画素部からの出力信号をデジタル信号に変換する変換回路と、
前記変換回路からの前記デジタル信号をもとに、前記光電変換素子の飽和信号レベルを算出する飽和信号レベル算出回路と、
前記飽和信号レベル算出回路からの前記飽和信号レベルに応じて、前記変換回路で用いる前記変換回路の最大信号レベルを設定する設定回路と
を具備したことを特徴とする固体撮像装置。
【請求項２】
前記画素部は、二次元的に配置された複数のセルを有し、前記複数のセルは、それぞれ、第１の光電変換素子と、前記第１の光電変換素子の信号電荷を検出部に読み出す第１の読み出し用トランジスタと、前記検出部をリセットするための第１のリセットトランジスタ、および、前記検出部に読み出された前記信号電荷を増幅するための第１の増幅用トランジスタを含む、画素構造を有することを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記画素部には、さらに、飽和レベルの信号電荷の注入と読み出しとが行われる電荷注入用のセルが設けられていることを特徴とする請求項１または２に記載の固体撮像装置。
【請求項４】
前記電荷注入用のセルは、
第２の光電変換素子と、前記第２の光電変換素子の信号電荷を検出部に読み出す第２の読み出し用トランジスタと、前記検出部をリセットするための第２のリセットトランジスタ、および、前記検出部に読み出された前記信号電荷を増幅するための第２の増幅用トランジスタを含む、画素構造を有するとともに、
さらに、前記第２のリセットトランジスタのドレイン電圧を制御するドレイン電圧制御回路を備え、
前記ドレイン電圧制御回路によって前記第２のリセットトランジスタのドレイン電圧が０Ｖに制御された状態で、前記飽和レベルの信号電荷の注入が、前記第２の光電変換素子に対して行われることを特徴とする請求項３に記載の固体撮像装置。
【請求項５】
前記飽和レベルの信号電荷の注入と読み出しは、垂直帰線期間内に動作させることを特徴とする請求項３または４に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に関するもので、たとえば、カメラ付き携帯電話またはデジタルカメラおよびビデオカメラなどに使用される、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のイメージセンサに関する。
【背景技術】
【０００２】
周知のように、ＣＣＤ（Ｃｈａｒｇｅｄ  Ｃｏｕｐｌｅｄ  Ｄｅｖｉｃｅ）型およびＣＭＯＳ型のイメージセンサにおいては、画素の微細化が進められている。現在では、面積（画素サイズ）が２μｍ以下の、たとえば１．７５μｍまたは１．４μｍのセルが開発されている。そんな中で、微細画素の感度劣化を改善するために、いわゆる垂直２画素１セル構造により、実質的にフォトダイオード（ＰＤ）の面積を増加させるようにしたＣＭＯＳ型のイメージセンサが既に提案されている（たとえば、特許文献１参照）。
【０００３】
しかしながら、フォトダイオードの面積が小さくなると、イメージセンサの飽和電子数が大幅に減少する。飽和電子数の減少は、光の揺らぎで発生するショットノイズ（＝√電子数）の比率を大きくし、Ｓ／Ｎ（信号対ノイズ比）を劣化させる。そのため、微細画素における飽和電子数の向上が求められている。
【０００４】
ここで、イメージセンサの飽和電子数は、通常、製造プロセス、環境温度、供給電源電圧などのバラツキを考慮して設定される。たとえば、１０ビットのＡＤ変換処理の場合には、１０ビットの最大値である１０２３ＬＳＢレベルのデジタル信号が得られるように、最悪の動作環境下での最小飽和電子数を設定している。これは、一般的な製造プロセスバラツキのセンター条件・室温・標準電源電圧に対する飽和電子数の約６０〜７０％に相当する。特に、飽和電子数は温度特性補償６０℃の高温で低下するなど、温度依存性が大きい。そのため、飽和電子数が１万電子のデバイスの場合には６０００電子に、５０００電子のデバイスの場合には３０００電子にと、著しく低いレベルに設定している。
【特許文献１】特開平１０−１５０１８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記の問題点を解決すべくなされたもので、微細画素における飽和電子数を向上でき、Ｓ／Ｎの劣化を改善することが可能な固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本願発明の一態様によれば、光電変換素子によって光電変換した信号電荷を出力する画素部と、前記画素部からの出力信号をデジタル信号に変換する変換回路と、前記変換回路からの前記デジタル信号をもとに、前記光電変換素子の飽和信号レベルを算出する飽和信号レベル算出回路と、前記飽和信号レベル算出回路からの前記飽和信号レベルに応じて、前記変換回路で用いる前記変換回路の最大信号レベルを設定する設定回路とを具備したことを特徴とする固体撮像装置が提供される。
【発明の効果】
【０００７】
上記の構成により、微細画素における飽和電子数を向上でき、Ｓ／Ｎの劣化を改善することが可能な固体撮像装置を提供できる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、寸法の比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【０００９】
［第１の実施形態］
図１は、本発明の第１の実施形態にしたがった、固体撮像装置の基本構成を示すものである。ここでは、垂直２画素１セル構造の、増幅型のＣＭＯＳイメージセンサを例に説明する。
【００１０】
増幅型のＣＭＯＳイメージセンサ１０は、レンズ１の後方に配置される。このＣＭＯＳイメージセンサ１０は、たとえば図１に示すように、画素部１１と、この画素部１１の下方部にそれぞれ設けられた、ＣＤＳ／ＡＤＣ回路２１、ラッチ回路２２、１Ｈ（水平）ラインメモリ２３、および、水平シフトレジスタ２４とを有している。ＣＤＳ／ＡＤＣ回路２１は、カラム型ノイズキャンセル回路（ＣＤＳ）とアナログデジタルコンバータ（ＡＤＣ）とが一体になったものである。ラッチ回路２２は、ＣＤＳ／ＡＤＣ回路２１でアナログデジタル（ＡＤ）変換されたデジタル信号をラッチするものである。１Ｈラインメモリ２３は、ラッチ回路２２でラッチされたデジタル信号を記憶するためのものである。水平シフトレジスタ２４は、１Ｈラインメモリ２３に記憶されているデジタル信号を読み出すためのものである。
【００１１】
なお、１Ｈラインメモリ２３から読み出されたデジタル信号は、１０ｂｉｔのセンサ出力ＤＯＵＴ０〜９として外部に出力されるとともに、飽和信号レベル算出処理回路３１に入力される。また、本実施形態のＣＤＳ／ＡＤＣ回路２１は、後述するＶＲＥＦ発生回路で発生された三角波ＶＲＥＦを用いて、１０ｂｉｔの０〜１０２３ＬＳＢレベルを判定することによって、画素部１１の出力（信号電荷）をデジタル信号に変換する。
【００１２】
画素部１１の、たとえば左側には、信号読み出し用の垂直レジスタ（ＶＲレジスタ）２５と、蓄積時間制御用の垂直レジスタ（ＥＳレジスタ）２６と、パルスセレクタ回路２７とが設けられている。ＶＲレジスタ２５およびＥＳレジスタ２６は、画素部１１の垂直ラインを選択するものである。パルスセレクタ回路２７は、ＶＲレジスタ２５およびＥＳレジスタ２６によって選択された垂直ライン上のセル１２ｎに対して、リセット（ＲＥＳＥＴ）／アドレス（ＡＤＲＥＳ）／リード（ＲＥＡＤ）の各パルスを供給するものである。
【００１３】
また、ＣＭＯＳイメージセンサ１０には、上記飽和信号レベル算出処理回路３１のほか、シリアルＩ／Ｆ（インターフェース）３２、コマンド制御回路３３、ＴＧ（タイミング発生）回路３４、切り換え回路３５、パラメータＭＡＸレベル設定回路３６、比較回路３７、および、ＶＲＥＦ発生回路３８などが設けられている。飽和信号レベル算出処理回路３１は、センサの飽和信号読み出し動作時（垂直帰線期間内）に、１Ｈラインメモリ２３から読み出されたデジタル信号からフォトダイオード（光電変換素子）の飽和信号レベルを算出するものである。
【００１４】
シリアルＩ／Ｆ３２は、外部より供給されるデータＤＡＴＡを取り込んで、コマンド制御回路３３に供給するものである。上記データＤＡＴＡは、後述する三角波ＶＲＥＦの波形振幅などを制御するためのものである。コマンド制御回路３３は、シリアルＩ／Ｆ３２からのデータＤＡＴＡに応じたコマンドデータを生成して、ＴＧ回路３４、パラメータＭＡＸレベル設定回路３６、および、比較回路３７に出力するものである。ＴＧ回路３４は、外部からのメインクロックＭＣＫおよびコマンド制御回路３３からのコマンドデータにしたがって、ＶＲレジスタ２５、ＥＳレジスタ２６、パルスセレクタ回路２７、切り換え回路３５、および、ＶＲＥＦ発生回路３８を制御するものである。
【００１５】
切り換え回路３５はドレイン電圧制御回路であって、飽和信号レベル算出時（垂直帰線期間内）に、ＴＧ回路３４の制御によりドレイン電圧制御回路の出力レベルを切り換えることによって、ＶＤＤ電源またはＶＳＳ電位のいずれか一方をドレイン電圧ＳＶＤＤとして画素部１１に供給するものである。パラメータＭＡＸレベル設定回路３６は、ＣＤＳ／ＡＤＣ回路２１で使用する三角波の振幅レベルを制御するための最大信号レベル（ＶＲＥＦ＿Ｍ（測定用ＶＲＥＦ振幅パラメータ））を設定するものである。また、通常のセンサ動作時には、飽和信号レベル算出処理回路３１の算出データをもとに最適なパラメータＭＡＸレベルを設定し直して、それを比較回路３７に出力するようになっている。つまり、このパラメータＭＡＸレベル設定回路３６では、通常のセンサ動作時に、個々のサンプルバラツキおよび環境変化に対応した最適なパラメータＭＡＸレベルが適宜設定更新される。
【００１６】
比較回路３７は、パラメータＭＡＸレベル設定回路３６で設定されたパラメータＭＡＸレベルとコマンド制御回路３３からのコマンドデータとを比較し、その比較結果をＶＲＥＦ発生回路３８に出力するものである。ＶＲＥＦ発生回路３８は、ＣＤＳ／ＡＤＣ回路２１でのＡＤ変換処理に用いる三角波ＶＲＥＦを発生するものである。このＶＲＥＦ発生回路３８は、ＴＧ回路３４の制御のもと、外部からのメインクロックＭＣＫおよび比較回路３７での比較結果に応じて、所望の振幅レベルを有する三角波ＶＲＥＦを発生するようになっている。
【００１７】
ここで、三角波ＶＲＥＦの振幅レベルが大きすぎると、デジタル信号の最大値が１０ｂｉｔの１０２３ＬＳＢレベルよりも小さくなる不具合が発生する。そこで、本実施形態の場合においては、通常のセンサ動作時に、パラメータＭＡＸレベルを小さめに設定することによって、三角波ＶＲＥＦの振幅レベルがフォトダイオードの飽和信号レベルよりも大きくならないように制御している。パラメータＭＡＸレベルを小さめに設定するために、たとえば、上記コマンドデータがセンサ起動時に小さめに生成される、もしくは、上記初期値が電源オン時に小さめに設定されるようになっている。
【００１８】
画素部１１の有効画素部には、信号電荷検出のための複数のセル１２ｎが２次元的に配置されている（ただし、ｎ＝１，２，…）。各セル１２ｎは、５つのトランジスタ（Ｔａ，Ｔｂ，Ｔｃ，Ｔｄ１，Ｔｄ２）と２つのフォトダイオード（ＰＤ１，ＰＤ２）とからなる、垂直２画素１セル構造とされている。また、この画素部１１の、たとえば有効画素部の上部（もしくは、下部）には、電荷注入画素１３が設けられている。電荷注入画素１３は、有効画素部と同じ、垂直２画素１セル構造を有する１組分のセルからなっている。なお、この電荷注入画素１３は、精度を向上させるために複数組み設けてもよい。また、電荷注入画素１３および各セル１２ｎに対しては、切り換え回路３５からのドレイン電圧ＳＶＤＤが供給されるようになっている。
【００１９】
一方、たとえば有効画素部の下部には、水平ラインごとに、ソースフォロワ回路用の負荷トランジスタＴＬＭｎが設けられている。各負荷トランジスタＴＬＭｎのドレインは、対応する垂直信号線ＶＬＩＮｎに接続され、ソースは接地されている。各負荷トランジスタＴＬＭｎのゲートには、バイアス回路３９からバイアス電圧ＶＶＬが印加されるようになっている。
【００２０】
ここで、セル１２ｎの構成について簡単に説明する。たとえば、二次元状に配置された複数のフォトダイオードＰＤｎのうち、垂直方向の２個のフォトダイオードＰＤ１，ＰＤ２に対して、それぞれ１個の制御回路（５つのトランジスタＴａ，Ｔｂ，Ｔｃ，Ｔｄ１，Ｔｄ２）が配置されて、各セル１２ｎが構成されている。セル１２ｎは、垂直２画素１セル構造とすることにより、フォトダイオードの面積を実質的に増加させることができ、微細画素の感度の劣化の改善が図られる。
【００２１】
制御回路は、たとえばセレクトトランジスタＴａ、出力（増幅用）トランジスタＴｂ、リセットトランジスタＴｃ、および、信号電荷読み出し用トランジスタＴｄ１，Ｔｄ２により構成されている。要するに、フォトダイオードＰＤ１，ＰＤ２の各アノードは、それぞれ接地されている。フォトダイオードＰＤ１，ＰＤ２の各カソードには、トランジスタＴｄ１，Ｔｄ２のソースがそれぞれ接続されている。トランジスタＴｄ１，Ｔｄ２の各ゲート（ＴＧゲート）には、リードパルスＲＥＡＤｎ，ＲＥＡＤｎ＋１がそれぞれ印加されるようになっている。トランジスタＴｄ１，Ｔｄ２の各ドレインには、トランジスタＴｂのゲートおよびトランジスタＴｃのソースが共通に接続されている。そして、この共通接続点が検出部ＦＤとなっている。
【００２２】
トランジスタＴｃのゲートにはリセットパルスＲＥＳＥＴｎが、ドレインには上記ドレイン電圧ＳＶＤＤが、それぞれ印加されるようになっている。トランジスタＴａのゲートには、アドレスパルスＡＤＲＥＳｎが印加されるようになっている。トランジスタＴａのソースはトランジスタＴｂのドレインに接続され、ドレインには上記ドレイン電圧ＳＶＤＤが印加されるようになっている。トランジスタＴｂのソースは、対応する垂直信号線ＶＬＩＮｎに接続されている。
【００２３】
以下に、上記した構成における信号電荷の読み出し動作について説明する。たとえば、垂直ラインｎの信号電荷を読み出す場合、まず、アドレスパルスＡＤＲＥＳｎによりトランジスタＴａをオンさせて、トランジスタＴｂと負荷トランジスタＴＬＭｎとからなるソースフォロワ回路を動作させる。一定期間、フォトダイオードＰＤ１に光電変換により得た信号電荷を蓄積させた後、それを読み出す前に、検出部ＦＤの暗電流などのノイズ信号（リーク電流）を除去するために、リセットパルスＲＥＳＥＴｎをオンにする。これにより、トランジスタＴｃがオンとなり、検出部ＦＤの電位は、ＶＤＤ電圧（たとえば、２．８Ｖ）にリセットされる。
【００２４】
一方、垂直信号線ＶＬＩＮｎには、基準となる検出部ＦＤに信号がない状態の電圧（リセットレベル）が出力される。この状態で、最初の読み出しラインの時にはリードパルスＲＥＡＤｎをオンにすることにより、トランジスタＴｄ１をオンさせる。こうして、フォトダイオードＰＤ１に蓄積されている信号電荷を、検出部ＦＤに読み出す。すると、垂直信号線ＶＬＩＮｎには、検出部ＦＤの電圧（信号電荷＋リセットレベル）が読み出される。このリセットレベルは、先のリセットレベルとの差分をとることで除去できる。つまり、リセットレベルを減算することによって信号成分（有効信号）のみを抽出できる。この動作を、低ノイズ化処理動作（ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ：相関二重サンプリング）動作）と呼ぶ。
【００２５】
こうして、垂直信号線ＶＬＩＮｎに読み出された検出部ＦＤの電圧（信号電荷）は、ＣＤＳ／ＡＤＣ回路２１において、上記ＣＤＳ動作により有効信号の抽出が行われた後、さらに、ＶＲＥＦ発生回路３８で発生させた三角波ＶＲＥＦを用いて、１０ｂｉｔの０〜１０２３ＬＳＢレベルのデジタル信号に変換される。
【００２６】
同様にして、次の読み出しラインの時にはリードパルスＲＥＡＤｎ＋１をオンにすることにより、トランジスタＴｄ２をオンさせる。こうして、フォトダイオードＰＤ２に蓄積されている信号電荷を、検出部ＦＤに読み出す。すると、垂直信号線ＶＬＩＮｎには、検出部ＦＤの電圧（信号電荷＋リセットレベル）が読み出される。
【００２７】
以降、上記した同様の処理が繰り返される。
【００２８】
図２は、上記したＣＭＯＳイメージセンサ１０の動作タイミング波形を示すものである。ここでは、電荷注入画素１３を、１ライン目のフォトダイオードＰＤ１と２ライン目のフォトダイオードＰＤ２とを用いて構成した場合を例に説明する。
【００２９】
通常、ＣＭＯＳイメージセンサ１０は同期信号に同期して動作する。垂直方向の同期パルスＶＢＬＫは、画素部１１の有効信号を読み出さない垂直帰線期間と、有効信号を読み出す垂直有効走査期間とに分けられる。垂直有効走査期間では、電荷注入画素１３を除いた、たとえば３ライン目のフォトダイオードＰＤ１から順次、有効信号の読み出が行われる（通常のセンサ動作）。また、水平方向の同期パルスＨＢＬＫは、水平帰線期間と水平有効走査期間とに分けられる。
【００３０】
垂直有効走査期間では、検出部ＦＤのリーク電流を除去するために、まず、時刻ｔ７において、ＴＧ回路３４が、リセットパルスＲＥＳＥＴｎのパルスΦＲＥＳＥＴ３４をオンする。また、時刻ｔ７から時刻ｔ１０までの間（たとえば、最初の水平帰線期間）は、パルスΦＡＤＲＥＳ３４が“ハイ（ＨＩ）レベル”になるように、アドレスパルスＡＤＲＥＳｎをオンする。さらに、時刻ｔ９では、リードパルスＲＥＡＤｎのパルスΦＲＥＡＤ３をオンして、３ライン目（奇数ラインまたは最初の読み出しライン）のフォトダイオードＰＤ１に蓄積されている信号電荷を検出部ＦＤに読み出す。
【００３１】
ＣＤＳ動作としては、時刻ｔ８と時刻ｔ１０とにおける信号差分動作を実施する。そのため、次の水平帰線期間では、同様に、リセットパルスＲＥＳＥＴｎのパルスΦＲＥＳＥＴ３４およびアドレスパルスＡＤＲＥＳｎのパルスΦＡＤＲＥＳ３４と、リードパルスＲＥＡＤｎのパルスΦＲＥＡＤ４とをオンする。これにより、４ライン目（偶数ラインまたは次の読み出しライン）のフォトダイオードＰＤ２に蓄積されている信号電荷を検出部ＦＤに読み出す。
【００３２】
一方、垂直帰線期間では、ある水平帰線期間において、まず、ＴＧ回路３４が切り換え回路３５などを制御し、電荷注入画素１３の、１ライン目および２ライン目のフォトダイオードＰＤ１，ＰＤ２に、飽和レベルの信号電荷を注入する。そのため、時刻ｔ１では、リセットパルスＲＥＳＥＴｎのパルスΦＲＥＳＥＴ１２とリードパルスＲＥＡＤｎのパルスΦＲＥＡＤ１とを同時にオン（ＨＩレベルに設定）する。この際、ドレイン電圧ＳＶＤＤは０Ｖ（ＶＳＳ電位）に設定されている。この動作により、１ライン目のフォトダイオードＰＤ１に、飽和レベルの信号電荷が注入される。
【００３３】
同様に、次の水平帰線期間では、ＴＧ回路３４により、リセットパルスＲＥＳＥＴｎのパルスΦＲＥＳＥＴ１２およびリードパルスＲＥＡＤｎのパルスΦＲＥＡＤ２をＨＩレベルに設定する。ＴＧ回路３４は、パルスΦＲＥＳＥＴ１２がパルスΦＲＥＡＤ２と同時にＨＩレベルになるように、パルスΦＲＥＳＥＴ１２の位相を制御する。また、ドレイン電圧ＳＶＤＤを０Ｖに設定して、２ライン目のフォトダイオードＰＤ２に飽和レベルの信号電荷が注入されるようにする。この動作は、リードパルスＲＥＡＤｎのパルスΦＲＥＡＤ１，ΦＲＥＡＤ２を同時にＨＩレベルに設定することにより、同時に行うようにしてもよい。
【００３４】
フォトダイオードＰＤ１，ＰＤ２に注入された信号電荷は、垂直帰線期間内に読み出される。すなわち、検出部ＦＤのリーク電流を除去するために、まず、時刻ｔ３において、ＴＧ回路３４が、リセットパルスＲＥＳＥＴｎのパルスΦＲＥＳＥＴ１２をオンする。また、時刻ｔ３から時刻ｔ５までの間は、パルスΦＡＤＲＥＳ１２がＨＩレベルになるように、アドレスパルスＡＤＲＥＳｎをオンする。さらに、時刻ｔ４では、リードパルスＲＥＡＤｎのパルスΦＲＥＡＤ１をオンして、１ライン目のフォトダイオードＰＤ１に注入した飽和レベルの信号電荷を検出部ＦＤに読み出す。
【００３５】
ＣＤＳ／ＡＤＣ回路２１においては、１ライン目のフォトダイオードＰＤ１の出力を用いてＣＤＳ動作を実施することにより、１ライン目のフォトダイオードＰＤ１の飽和信号電荷（飽和レベルの信号電荷）を得ることができる。
【００３６】
同様に、次の水平帰線期間では、リセットパルスＲＥＳＥＴｎのパルスΦＲＥＳＥＴ１２およびアドレスパルスＡＤＲＥＳｎのパルスΦＡＤＲＥＳ１２と、リードパルスＲＥＡＤｎ＋１のパルスΦＲＥＡＤ２とをオンする。これにより、ＣＤＳ／ＡＤＣ回路２１でのＣＤＳ動作により、２ライン目のフォトダイオードＰＤ２の出力からは、２ライン目のフォトダイオードＰＤ２の飽和信号電荷が得られる。
【００３７】
上記ＣＤＳ動作時、ＣＤＳ／ＡＤＣ回路２１に供給される三角波ＶＲＥＦは、その振幅レベルがＶＲＥＦ＿Ｍ（測定用ＶＲＥＦ振幅パラメータ）となるように、通常のセンサ動作時よりも大きめに設定されている。こうすることで、１０ｂｉｔのＡＤ変換によってデジタル信号がクリップするのを防ぐことができる。つまり、この三角波ＶＲＥＦの振幅レベルを、通常のセンサ動作時には、飽和信号レベル算出処理回路３１で算出した算出データをもとに設定される、個々のサンプルバラツキおよび環境変化に対応した最適なパラメータＭＡＸレベルの波形振幅とすることで、１０ｂｉｔの１０２３ＬＳＢレベルのデジタル信号を得ることが可能となる。
【００３８】
図３〜図１２は、図２の動作タイミング波形における各時刻でのポテンシャルの変化を示すものである。ここでは、理解を容易なものとするために、フォトダイオードＰＤ１を対象とした場合について説明する。なお、各図において、（ａ）はそれぞれ画素部１１の断面構造を部分的に示す図であり、（ｂ）はそれぞれの時刻ｔ１〜時刻ｔ１０におけるポテンシャルの状態を示す図である。また、図３〜図７はフォトダイオードＰＤ１への飽和レベルの信号電荷注入／読み出し時を、図８〜図１２はフォトダイオードＰＤ１からの有効信号の読み出し時を、それぞれ示している。
【００３９】
画素部１１において、たとえば図の断面に対応するｐ型半導体基板１１ａの表面部には、フォトダイオードＰＤ１となるｎ型のＰＤ層１１ｂが形成されている。ＰＤ層１１ｂの表面は、ｐ型層１１ｃによってシールドされている。これにより、キズ暗時ムラの小さい埋め込み型のフォトダイオードＰＤ１が実現されている（便宜上、図示していないが、フォトダイオードＰＤ２は他の断面に同様に形成されている）。
【００４０】
また、図の同じ断面には、トランジスタＴｄ１，Ｔｃが形成されている。つまり、図の断面に対応するｐ型半導体基板１１ａの表面部には、信号電荷読み出し用トランジスタＴｄ１のドレインおよびリセットトランジスタＴｃのソースとなるｎ型層１１ｄと、リセットトランジスタＴｃのドレインとなるｎ型層１１ｅとが、それぞれ形成されている。ＰＤ層１１ｂとｎ型層１１ｄとの相互間に対応する、ｐ型半導体基板１１ａの表面上には、信号電荷読み出し用トランジスタＴｄ１のゲート（ＲＥＡＤ）が形成されている。ｎ型層１１ｄとｎ型層１１ｅとの相互間に対応する、ｐ型半導体基板１１ａの表面上には、リセットトランジスタＴｃのゲート（ＲＥＳＥＴ）が形成されている。各ゲート（ＲＥＡＤおよびＲＥＳＥＴ）は、たとえばポリシリコンにより形成されている。
【００４１】
なお、本実施形態の場合、ｎ型層１１ｄが検出部ＦＤとして機能する。また、ｎ型層（リセットトランジスタＴｃのドレイン）１１ｅには、切り換え回路３５からドレイン電圧ＳＶＤＤが供給されるようになっている。
【００４２】
まず、レベル設定時の、フォトダイオードＰＤ１への飽和信号電荷の注入と注入された飽和信号電荷の読み出しのための動作について説明する。
【００４３】
時刻ｔ１では、たとえば図３（ａ），（ｂ）に示すように、１ライン目のフォトダイオードＰＤ１に対応する、信号電荷読み出し用トランジスタＴｄ１およびリセットトランジスタＴｃをオン（ゲートＲＥＡＤ，ＲＥＳＥＴをＨＩレベル）にして、ドレイン電圧ＳＶＤＤを０Ｖに設定する。これにより、フォトダイオードＰＤ１に、飽和レベルの信号電荷が注入される。
【００４４】
時刻ｔ２では、たとえば図４（ａ），（ｂ）に示すように、１ライン目のフォトダイオードＰＤ１に対応する、信号電荷読み出し用トランジスタＴｄ１およびリセットトランジスタＴｃをオフ（ゲートＲＥＡＤ，ＲＥＳＥＴをロウ（ＬＯ）レベル）にし、ドレイン電圧ＳＶＤＤは０Ｖのままにする（もしくは、ドレイン電圧ＳＶＤＤは２．８Ｖに切り換えてもよい）。
【００４５】
時刻ｔ３では、たとえば図５（ａ），（ｂ）に示すように、１ライン目のフォトダイオードＰＤ１に対応する、ドレイン電圧ＳＶＤＤをＶＤＤ電圧（２．８Ｖ）に設定し、リセットトランジスタＴｃをオンにする。これにより、検出部ＦＤの不要な電荷（リーク電流）が排出される。なお、フォトダイオードＰＤ１には、飽和レベルの信号電荷ＱＭＡＸが保持されている。
【００４６】
時刻ｔ４では、たとえば図６（ａ），（ｂ）に示すように、１ライン目のフォトダイオードＰＤ１に対応する、リセットトランジスタＴｃをオフし、信号電荷読み出し用トランジスタＴｄ１をオンにする。これにより、フォトダイオードＰＤ１の飽和レベルの信号電荷ＱＭＡＸが検出部ＦＤに読み出される。
【００４７】
時刻ｔ５では、たとえば図７（ａ），（ｂ）に示すように、１ライン目のフォトダイオードＰＤ１より飽和レベルの信号電荷ＱＭＡＸがすべて検出部ＦＤに読み出された後に、信号電荷読み出し用トランジスタＴｄ１をオフにする。
【００４８】
このようにして、フォトダイオードＰＤ１への飽和信号電荷の注入と注入された飽和信号電荷の読み出しのための動作が行われる。
【００４９】
次に、通常のセンサ動作時の、最初の読み出しラインのフォトダイオードＰＤ１に蓄積されている信号電荷を読み出す際の動作について説明する。
【００５０】
時刻ｔ６では、たとえば図８（ａ），（ｂ）に示すように、すでに最初の読み出しラインのフォトダイオードＰＤ１に有効信号である信号電荷Ｑｓｉｇが蓄積されている。一方、検出部ＦＤには、リーク電流などの不要な電荷が発生している。
【００５１】
時刻ｔ７，ｔ８では、たとえば図９（ａ），（ｂ）および図１０（ａ），（ｂ）に示すように、最初の読み出しラインのフォトダイオードＰＤ１に対応する、リセットトランジスタＴｃをオンにして、検出部ＦＤの不要な電荷を切り換え回路３５へと排出させる。その後、リセットトランジスタＴｃをオフする。
【００５２】
時刻ｔ９では、たとえば図１１（ａ），（ｂ）に示すように、最初の読み出しラインのフォトダイオードＰＤ１に対応する、信号電荷読み出し用トランジスタＴｄ１をオンにする。これにより、フォトダイオードＰＤ１に蓄積されている信号電荷Ｑｓｉｇが、検出部ＦＤにすべて読み出される。
【００５３】
時刻ｔ１０では、たとえば図１２（ａ），（ｂ）に示すように、フォトダイオードＰＤ１の信号電荷Ｑｓｉｇがすべて検出部ＦＤに読み出された後に、信号電荷読み出し用トランジスタＴｄ１をオフにする。
【００５４】
このようにして、フォトダイオードＰＤ１に蓄積されている信号電荷の読み出しのための動作が行われる。
【００５５】
図１３は、飽和信号レベル算出処理回路３１での処理の流れを説明するために示すものである。ここでは、黒キズの除去とライン上の最初信号レベルの抽出とを行うようにした場合について説明する。
【００５６】
飽和信号レベル算出処理回路３１での算出処理を行う前に、まず、飽和信号レベルを測定できるようにするために、三角波ＶＲＥＦの振幅レベルが最大となるように、測定用ＶＲＥＦ振幅パラメータＶＲＥＦ＿Ｍを設定する（ステップＳＴ１）。この設定は、垂直帰線期間での、上記したレベル設定のための動作を実行することによって行われる。
【００５７】
また、ＶＲＥＦ＿Ｍという振幅レベルの大きい三角波ＶＲＥＦを用いて、検出部ＦＤに読み出された信号電荷をＡＤ変換する（ステップＳＴ２）。ＡＤ変換処理されたデジタル信号は、同一ライン内またはライン間であっても、セルごとにフォトダイオードの飽和レベルがばらついている。そのため、デジタル信号としては、最小の飽和レベルが抽出される。
【００５８】
この状態において、飽和信号レベル算出処理回路３１では、黒キズを抽出しないように、パラメータ黒キズレベルとデジタル信号とを比較する（ステップＳＴ３）。もし、黒キズと判断したら抽出処理を中止する。黒キズでないと判断した場合には、抽出するラインの中で最小となるデジタル信号（ＭＩＮレベル）を抽出する（ステップＳＴ４）。
【００５９】
以上の動作を、２ライン目（次の読み出しライン）の終わりのフォトダイオードＰＤ２まで繰り返す（ステップＳＴ５）。
【００６０】
最後に、抽出した最小のＭＩＮレベルを１０２３ＬＳＢレベルで割り、さらに、その商に測定用ＶＲＥＦ振幅パラメータＶＲＥＦ＿Ｍの値を掛算して、パラメータＭＡＸレベルを設定し直すためのデータを算出する（ステップＳＴ６）。
【００６１】
しかる後、この算出データをもとに（算出データがリニアに変化すると仮定して）、三角波ＶＲＥＦの振幅レベルが最適となるように、パラメータＭＡＸレベルを更新する（ステップＳＴ７）。
【００６２】
このように、レベル設定時（垂直帰線期間）に最大となるように設定された三角波ＶＲＥＦの振幅レベルを、通常のセンサ動作時に、実際のデジタル信号をもとに抽出されるフォトダイオードの飽和信号レベルに応じて最適化できるようにしている。すなわち、個々のサンプルとして、逐次、フォトダイオードの飽和信号レベルを抽出し、三角波ＶＲＥＦの振幅レベルを最適化することで、どのような動作環境化であっても、フォトダイオードの飽和電子数を最大限に設定できるようになる。このため、一般的な室温状態においては、従来よりもフォトダイオードの飽和電子数を１．４〜１．７倍も大きく設定することが可能となる結果、Ｓ／Ｎを約２．９〜４．６ｄＢと大幅に改善できる。
【００６３】
上記したように、イメージセンサとして、通常の室温で最大限の飽和電子数を得ることができ、常時、最大飽和信号レベルで動作することが可能となる。すなわち、周期的にフォトダイオードに飽和信号レベルとなる信号電荷を注入し、この注入した信号電荷に応じたパラメータＭＡＸレベルをもとに、最適な振幅レベルをもつ三角波ＶＲＥＦを発生させるようにしている。これにより、フォトダイオードを最大限の飽和電子数で動作させるようにした場合にも、常に、１０２３ＬＳＢレベルの飽和信号が得られる（１０ビットのＡＤ変換処理の場合）。したがって、たとえ温度特性補償６０℃の高温状態であっても、ショットノイズによるＳ／Ｎの劣化を改善できるなど、常時、最大飽和信号レベルで動作することが可能なイメージセンサを実現できるものである。
【００６４】
上記実施形態では、カラム型ＡＤ変換回路を例に説明したが、フラッシュ型のＡＤ変換回路にも適用できる。また、垂直帰線期間内に飽和信号レベルの信号電荷の注入と読み出しとを実施したが、カメラＯＮの立ち上がり時に実施してもよい。画素構成は２画素１セルに限定されず、１画素１セル、４画素１セルなどにも適用できる。また、セレクトトランジスタなしの画素構成にも適用できる。
【００６５】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００６６】
【図１】本発明の第１の実施形態にしたがった固体撮像装置（増幅型のＣＭＯＳイメージセンサ）の構成例を示すブロック図。
【図２】図１に示したＣＭＯＳイメージセンサの動作を説明するために示すタイミングチャート。
【図３】図２の時刻ｔ１でのポテンシャルを示す図。
【図４】図２の時刻ｔ２でのポテンシャルを示す図。
【図５】図２の時刻ｔ３でのポテンシャルを示す図。
【図６】図２の時刻ｔ４でのポテンシャルを示す図。
【図７】図２の時刻ｔ５でのポテンシャルを示す図。
【図８】図２の時刻ｔ６でのポテンシャルを示す図。
【図９】図２の時刻ｔ７でのポテンシャルを示す図。
【図１０】図２の時刻ｔ８でのポテンシャルを示す図。
【図１１】図２の時刻ｔ９でのポテンシャルを示す図。
【図１２】図２の時刻ｔ１０でのポテンシャルを示す図。
【図１３】飽和信号レベル算出処理にかかる処理の流れを説明するために示すフローチャート。
【符号の説明】
【００６７】
１０…ＣＭＯＳイメージセンサ、１１…画素部、１２ｎ…セル、１３…電荷注入画素、２１…ＣＤＳ／ＡＤＣ回路、２３…１Ｈラインメモリ、２４…水平シフトレジスタ、３１…飽和信号レベル算出処理回路、３３…コマンド制御回路、３４…ＴＧ回路、３５…切り換え回路、３６…パラメータＭＡＸレベル設定回路、３８…ＶＲＥＦ発生回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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