(57)【要約】【課題】インクジェット直描を用い、かつソース電極とドレイン電極間のギャップを４μｍ以下の狭小化をプロセスの増加なしに実現する。【解決手段】薄膜トランジスタのソース電極ＳＤ１およびドレイン電極ＳＤ２を、シリコン半導体層ＳＩの上層にインクジェット直描により第１の間隔で対向配置した導体層ＳＤ１ＡとＳＤ２Ａ、該第１の層の上層と該対向配置された導体層の各対向端のそれぞれを覆って導体層の各対向端の第１の間隔より狭い第２の間隔で対向する透明導電膜ＳＤ１とＳＤ２の積層で構成した。【選択図】図６
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【特許請求の範囲】
【請求項１】
複数のゲート配線から能動層の領域に延びるゲート電極を有する薄膜トランジスタが形成された第１基板と、カラーフィルタ層と対向電極が形成された第２基板と、前記第１基板の内面の最上層に成膜された第１配向膜と前記第２基板の最上層に成膜された第２配向膜との間に封入された液晶層とを有する液晶表示パネルであって、
前記第１基板の薄膜トランジスタのソース電極およびドレイン電極は、前記能動層の上層に第１の間隔で対向配置された導体層と、該第１の層の上層と前記対向配置された導体層の各対向端のそれぞれを覆って前記導体層の各対向端の前記第１の間隔より狭い第２の間隔で対向する透明導電膜との積層からなることを特徴とする液晶表示パネル。
【請求項２】
請求項１において、
前記第１の間隔で配置された前記ソース電極およびドレイン電極を構成する前記導体層の各々は金属微粒子を含む導電性インクのインクジェットの直描により形成されたものであり、
前記透明導電膜は導電性金属酸化物のスパッタ膜からなり、前記第２の間隔が当該スパッタ膜のエッチングで形成されたものであることを特徴とする液晶表示パネル。
【請求項３】
請求項２において、
前記第１の間隔は１０μｍ以上であり、前記第２の間隔は４μｍ以下であることを特徴とする液晶表示パネル。
【請求項４】
複数のゲート配線から能動層の領域に延びるゲート電極を有する薄膜トランジスタが形成された第１基板と、カラーフィルタ層と対向電極が形成された第２基板と、前記第１基板の内面の最上層に成膜された第１配向膜と前記第２基板の最上層に成膜された第２配向膜との間に封入された液晶層とを有する液晶表示パネルの製造方法であって、
前記第１基板にゲート配線とゲート電極を覆って形成されたゲート絶縁膜の上に半導体アイランドをパターニングし、
前記半導体アイランドを能動層とし、インクジェット直描により当該能動層をチャネルとするための第１の間隔でソース電極とドレイン電極を形成し、
前記ソース電極と前記ドレイン電極の上層および両電極の対向端を覆って透明導電膜をスパッタしてスパッタ膜を成膜し、当該両電極の対向端の間をエッチングして前記第１の間隔よりも狭い第２の間隔のギャップを形成することを特徴とする液晶表示パネルの製造方法。
【請求項５】
請求項４において、
前記インクジェット直描により形成する前記第１の間隔を１０μｍ以上とし、前記エッチングで形成する前記第２の間隔を４μｍ以下とすることを特徴とする液晶表示パネルの製造方法。
【請求項６】
請求項４において、
前記ドレイン配線を前記ドレイン電極と同時にインクジェット直描により形成することを特徴とする液晶表示パネルの製造方法。
【請求項７】
請求項５において、
前記ドレイン配線を前記ドレイン電極と同時にインクジェット直描により形成することを特徴とする液晶表示パネルの製造方法。
【請求項８】
請求項４において、
前記ゲート配線と前記ゲート電極を、撥親コントラストパターンとインクジェットの直描と滴下により形成することを特徴とする液晶表示パネルの製造方法。
【請求項９】
請求項８において、
前記ゲート配線をインクジェットの直描により、前記ゲート電極をインクジェットの滴下により形成することを特徴とする液晶表示パネルの製造方法。
【請求項１０】
請求項５において、
前記ゲート配線と前記ゲート電極を、撥親コントラストパターンとインクジェットの直描と滴下により形成することを特徴とする液晶表示パネルの製造方法。
【請求項１１】
請求項１０において、
前記ゲート配線をインクジェットの直描により、前記ゲート電極をインクジェットの滴下により形成することを特徴とする液晶表示パネルの製造方法。
【請求項１２】
請求項６において、
前記ゲート配線と前記ゲート電極を、撥親コントラストパターンとインクジェットの直描と滴下により形成することを特徴とする液晶表示パネルの製造方法。
【請求項１３】
請求項１２において、
前記ゲート配線をインクジェットの直描により、前記ゲート電極をインクジェットの滴下により形成することを特徴とする液晶表示パネルの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に係り、特に、アクティブ・マトリクス型の液晶表示パネルとその製造方法に関する。
【背景技術】
【０００２】
この種の液晶表示装置は、液晶表示パネルＰＮＬと駆動回路およびバックライト等の周辺装置を組み合わせて構成される。図８は、典型的な縦電界型（所謂ＴＮ型）の液晶表示装置の概略構成例を説明する断面模式図である。通常、アクティブ・マトリクス型の液晶表示装置を構成する液晶表示パネルは、第１基板（アクティブ・マトリクス基板あるいは薄膜トランジスタ基板）で構成される第１パネルＰＮＬ１と、第２基板（対向基板あるいはカラーフィルタ基板）で構成される第２パネルＰＮＬ２との間に液晶ＬＣを封入して形成される。
【０００３】
第１パネルＰＮＬ１を構成する第１基板ＳＵＢ１の内面には、薄膜トランジスタＴＦＴと、この薄膜トランジスタＴＦＴで駆動される画素電極ＰＸを有し、最上層には第１配向膜ＯＲＩ１が成膜され、液晶配向制御能が付与されている。また、外面（背面）には第１偏光板ＰＯＬ１が貼付されている。一方、第２パネルＰＮＬ２を構成する第２基板ＳＵＢ２の内面には、カラーフィルタＣＦ、隣接画素のカラーフィルタとの間を区画する遮光層（ブラックマトリクス）ＢＭ、対向電極ＣＴを有し、最上層には第２配向膜ＯＲＩ２が成膜され、液晶配向制御能が付与されている。また、外面（表面）には、偏光軸を第１偏光板ＰＯＬ１の偏光軸とはクロスニコル配置した第２偏光板ＰＯＬ２が貼付されている。なお、細かな構成は図示を省略した。
【０００４】
第１基板ＳＵＢ１に薄膜トランジスタＴＦＴを作り込む製造工程では、当該基板上に、先ず、クロム等の金属膜からなる平行配置された複数のゲート配線およびこの各ゲート配線から画素毎に延びるゲート電極が形成される。その後、絶縁層、能動層（シリコン半導体層）、データ配線、データ電極（ソース・ドレイン電極）、画素電極、保護膜、配向膜などを形成し、配向膜に液晶配向制御能を付与して第１基板が形成される。第１基板ＳＵＢ１の背面には、バックライトＢＬＫが設置されている。なお、この液晶表示パネルを駆動するための回路は図示していない。
【０００５】
図９は、図８で説明した液晶表示パネルの１画素の構成とこの画素を構成する薄膜トランジスタの構成を説明する図である。すなわち、図９（ａ）は画素の平面図、図９（ｂ）は、図９（ａ）のＤ−Ｄ’線に沿った断面図である。図９（ａ）に示したように、薄膜トランジスタＴＦＴがゲート配線ＧＬとデータ配線ＤＬとの交差部に画素が配置されている。また、画素を構成する画素電極ＰＸがコンタクトホールＴＨを通して薄膜トランジスタＴＦＴのソース電極（又はドレイン電極）ＳＤ１に接続され、また補助容量配線ＣＬとの間で補助容量を形成している。
【０００６】
図９（ｂ）において、薄膜トランジスタＴＦＴは、第１基板ＳＵＢ１の表面に形成された下地膜ＵＷの上に、ゲート配線ＧＬから延びるゲート電極ＧＴと、このゲート電極ＧＴを覆うようにゲート絶縁膜ＧＩが形成されている。このゲート絶縁膜ＧＩ上に能動層としてのシリコン（Ｓｉ）半導体層ＳＩとオーミックコンタクト層（ｎ+Ｓｉ）ＮＳ、ソース電極ＳＤ１及びドレイン電極ＳＤ２が順次積層される。下地膜ＵＷは、窒化シリコンと酸化シリコンの積層膜で形成される。
【０００７】
このゲート配線ＧＬおよびゲート電極ＧＴを覆ってシリコン・ナイトライド（ＳｉＮｘ）を好適とするゲート絶縁膜ＧＩが成膜され、その上にゲート配線ＧＬと交差する複数のデータ配線ＤＬが形成される。なお、このデータ配線ＤＬと同時にソース電極（又はドレイン電極）ＳＤ１とドレイン電極（又はソース電極）ＳＤ２が同層で形成される。
【０００８】
この画素はフルカラー表示の場合は各単色（赤、緑、青）の副画素となるが、ここでは単に画素と称する。画素を構成する薄膜トランジスタＴＦＴは、上記したように、ゲート電極ＧＴと、このゲート電極の上にパターニングされたシリコン半導体膜ＳＩと、シリコン半導体膜の上層に分離して形成されたオーミックコンタクト層（ｎ+シリコン）ＮＳと、分離したオーミックコンタクト層のそれぞれに接続したソース電極（ドレイン電極）とドレイン電極（ソース電極）とで構成される。
【０００９】
この薄膜トランジスタの上層には保護膜ＰＡＳが成膜され、その上にＩＴＯを好適とする画素電極ＰＸがパターニングされて、保護膜ＰＡＳに開けたコンタクトホールＴＨでソース電極（又はドレイン電極）ＳＤ１に接続している。なお、画素電極ＰＸと保護膜ＰＡＳを覆って第１配向膜（図８参照）が成膜されるが図示はしていない。
【００１０】
一方、図示しない他方の基板には、フルカラーの場合は３色のカラーフィルタと平滑層（オーバーコート層、図８には示していない）を介した対向電極（図８参照）が形成される。そして、対向電極を覆って第２配向膜（図８参照）が成膜され、上記した一方の基板であるアクティブ・マトリクス基板と重ねあわせ、その間隙に液晶が封入される。
【００１１】
図１０は、第１パネルＰＮＬ１の薄膜トランジスタの製造工程の要部を従来のホトリソプロセスによるものと、ゲート電極およびソース・ドレイン電極をインクジェット直描プロセスに置き換えた場合の工程数を比較した説明図である。図１０の上段は従来のホトリソプロセスによる薄膜トランジスタの形成工程図、下段は薄膜トランジスタの配線・電極部分にインクジェット直描法を導入した工程図である。先ず、上段に示した各工程について、その処理内容を順に説明する。
【００１２】
（１）薄膜トランジスタの「ゲート電極形成工程」：薄膜トランジスタ基板（の下地膜）の上にゲート電極となるメタルをスパッタしてメタル薄膜を成膜する。このメタルには、クロムやアルミニウムが好適である。この上に感光性レジストを塗布し、露光マスクを用いたパターン露光と現像でゲート電極となる部分を除いて当該メタル薄膜を露出させる。なお、このとき、ゲート配線となる部分も残す。感光性レジストから露出したメタル薄膜をエッチングしてゲート電極（および、ゲート配線）の部分以外を溶解する。そして、感光性レジストを剥離し、洗浄してゲート電極（およびゲート配線）を形成する。
【００１３】
（２）「アイランド形成工程」：先ず、ゲート形成後、ゲート絶縁膜、シリコン半導体層、コンタクト層となるｎ+シリコン層を、この順にＣＶＤ法で成膜する（３層ＣＶＤ）。この上に感光性レジストを塗布し、露光マスクを用いた露光と現像を含むホトリソプロセスでレジストのアイランドパターンを形成し、エッチング処理し、レジスト剥離と洗浄にて所要のアイランドを形成する。
【００１４】
（３）「ソース・ドレイン電極形成工程（Ｓ・Ｄ形成工程）」：ソース電極、ドレイン電極形成用のメタルをスパッタし、メタル薄膜を形成し、上記と同様のホトリソプロセスでレジストのＳ・Ｄ電極パターンを形成し、エッチング処理してソース電極とドレイン電極を形成する。このとき、薄膜トランジスタのチャネル部のＳ・Ｄギャップ、すなわちソース電極とドレイン電極の対向間隙）もエッチングにより形成する。そして、レジストを剥離し、洗浄する。
【００１５】
（４）「層間絶縁膜形成工程」：ソース・ドレイン電極を含む全域に層間絶縁膜を形成し、ホトリソプロセスで画素電極をソース・ドレイン電極の一方に接続するためのホール（コンタクトホール）部分のレジストを除去し、エッチングしてコンタクトホールを形成する。
【００１６】
（５）「画素電極形成工程」：コンタクトホールを形成した層間絶縁膜の上にＩＴＯを好適とする透明導電膜材料をスパッタし、透明導電薄膜を成膜する。この透明導電薄膜はコンタクトホールを通して薄膜トランジスタのソース・ドレイン電極の一方に接続する。透明導電薄膜を覆って感光性レジストを塗布し、ホトリソプロセスで画素電極となる部分を残すパターニングを行う。露出した透明導電薄膜をエッチングで除去し残留レジストを除去し、洗浄して画素電極を形成する。
【００１７】
その後、配向膜を塗布し、液晶配向制御能を付与して図８で説明した第１パネルＰＮＬ１が完成する。この第１パネルにカラーフィルタと対向電極を有する第２パネルを重ね、その間隙に液晶を封入して液晶表示パネルとする。
【００１８】
次に、図１０の下段に示した薄膜トランジスタの配線・電極部分にインクジェット直描法を導入した工程を説明する。図１０の下段に示した工程では、前記した（１）「ゲート電極形成工程」に替えてインクジェット直描により薄膜トランジスタ基板にゲート電極およびゲート配線を直接形成する。また（３）「ソース・ドレイン電極形成工程（Ｓ・Ｄ形成工程）」ではインクジェット直描でソース電極およびドレイン電極となる金属膜を形成する。そして、この金属膜を、アイランドのチャネル部分でエッチングしてソース電極とドレイン電極の間にギャップを形成する。その後のプロセスは図１０の上段と同様である。
【００１９】
上記した薄膜トランジスタ基板の配線等をインクジェット法で形成するものが特許文献１に開示されている。特許文献１では、薄膜トランジスタＴＦＴのゲート電極を導電材料を含有する液体材料を用いて、インクジェット法によって形成し、また、薄膜トランジスタＴＦＴのソース電極及びドレイン電極を、半導体材料を含有する液体材料を用いて、インクジェット法によって形成することが記載されている。また、特許文献２は光触媒層に露光を施して親液パターンを得ることを開示する。なお、特許文献３は後述するマスクレス露光を開示する文献例である。
【特許文献１】特開２００３−３１８１９３号公報
【特許文献２】特開２０００−２４９８２１号公報
【特許文献３】特表２００２−５２０８４０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
薄膜トランジスタ基板に薄膜トランジスタを作り込む際に、そのゲート電極あるいはソース・ドレイン電極を形成するパターニングは、メタルスパッタ工程、レジスト塗布とフォトリソ工程、エッチング肯定、レジスト剥離・洗浄工程の繰り返しで行われる。しかし、このような工程を繰り返す方法では、製造設備の削減、処理時間の大幅なコストダウンを実現することは難しい。
【００２１】
上記のような工程に替えて、インクジェットを用いた直描が提案されている。インクジェット直描を採用することにより、薄膜トランジスタ形成の簡素化が図られ、製造設備の削減と生産効率の大幅な向上が可能となり、液晶表示装置のコストダウンが期待されている。ソース電極とドレイン電極のギャップを図１０で説明したインクジェット直描とパターンエッチングを組み合わせたものでは、依然としてホトリソプロセスが必要となり、コストダウンの障害となっている。
【００２２】
ソース・ドレイン電極をホトリソプロセス無しに直接分離してギャップ形成するためにインクジェット直描を用いることも考えられる。しかし、インクジェット直描の採用で薄膜トランジスタの形成は容易になるが、インクジェット直描によるパターニングでは、３０μｍ以下の狭いスペースを持つパターンを形成することは困難である。液晶表示装置の高精細化に伴い、薄膜トランジスタの高精細構造化が必要となってくる。薄膜トランジスタの高精細構造化はチャネル部の狭小化すなわちソース電極とドレイン電極の対向部のギャップの狭小化が必然である。
【００２３】
インクジェット方式を用いたゲート配線やゲート電極の形成には、ＩＪ直描に替えて、所謂撥親液コントラストパターン法も提案されている。この撥親液コントラストパターン法は、例えば、基板上のゲート配線形成部とゲート電極形成部とを親液性のパターンとし、それ以外の部分は撥液性としておき、親液性のゲート配線形成部とゲート電極形成部に導電性インクをＩＪ法で滴下して流し込むという手法である（前掲特許文献２）。なお、光触媒を塗布し、マイクロミラーを用いたマスクレス露光による親液化とＩＪ塗布を組合わせた手法も知られている（前掲特許文献３）。
【００２４】
しかし、撥親液コントラストパターン法では親液性パターン中に幅が異なるパターンがあると、狭い幅のパターンの先端に導電性インクが流れ込まない部分が発生したり、幅が狭いパターンの膜厚が薄くなるという現象が生じる。また、バンクを用いる方法では、バンク形成のためのホトリソプロセスと撥親性パターンの作製のためのプロセスが必要となり、工程数の削減が難しい。
【００２５】
本発明の目的は、薄膜トランジスタの電極や配線にインクジェット直描を用い、かつソース電極とドレイン電極間のギャップをプロセスの増加なしに４μｍ以下の狭小化を実現することを可能とした液晶表示パネルとその製造方法を提供することにある。
【課題を解決するための手段】
【００２６】
上記目的を達成するために、本発明の液晶表示パネルは、薄膜トランジスタのソース電極およびドレイン電極を、能動層の上層に第１の間隔で対向配置された導体層と、該第１の層の上層と該対向配置された導体層の各対向端のそれぞれを覆って導体層の各対向端の第１の間隔より狭い第２の間隔で対向する透明導電膜との積層で構成した。その製造では、導体層の形成にインクジェットの直描を用いることで薄膜トランジスタの形成のためのホトリソプロセス数を削減し、その上に透明導電膜を積層し、これをホトリソプロセスで分離することで、狭いチャネルのための精細ギャップを得る。
【発明の効果】
【００２７】
本発明によれば、液晶表示パネルを構成する薄膜トランジスタの形成に要するプロセス数が大幅に削減でき、低コストで高精細の液晶表示装置を提供できる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施の形態を、実施例の図面を参照して詳細に説明する。
【００２９】
図１は、本発明の液晶表示パネルを構成する第１基板（薄膜トランジスタ基板）の製造プロセスの要部を説明する工程図である。先ず、ガラス基板を好適とする第１基板（薄膜トランジスタ基板）の内面（下地膜の上）にインクジェットの直描でゲート電極とゲート配線を形成する。このゲート電極とゲート配線の直描は、図１０の下段に示したゲート直描プロセスと同じである。
【００３０】
アイランド形成工程では、先ず、ゲート形成後、ゲート絶縁膜、シリコン半導体層、コンタクト層となるｎ+シリコン層を、この順にＣＶＤ法で成膜する（３層ＣＶＤ）。この上に感光性レジストを塗布し、露光マスクを用いた露光と現像を含むホトリソプロセスでレジストのアイランドパターンを形成し、エッチング処理し、レジスト剥離と洗浄にて所要のアイランドを形成する。
【００３１】
ソース・ドレイン電極形成工程（Ｓ‐Ｄ形成工程）では、アイランド上でチャネルを形成するソース電極とドレイン電極の対向端部分に間隔を残してソース電極−ドレイン電極形成用の導電性インクをインクジェットの直描で形成する。
【００３２】
層間絶縁膜形成工程は、ソース・ドレイン電極を含む基板上の全域に層間絶縁膜を形成し、ホトリソプロセスでソース電極とドレイン電極の対向端部分を含む少なくともチャネル領域を露出させる。
【００３３】
画素形成工程では、先ず、露出したチャネル領域と層間絶縁膜を覆ってＩＴＯを好適とする透明導電膜ＴＣＦをスパッタする。スパッタした透明導電膜ＴＣＦの上にホトレジストを塗布し、ホトリソプロセスでチャネル部分のレジストを除去してインクジェット直描で形成されたソース電極とドレイン電極の対向端の間隔よりも狭い間隔の溝を形成する。このとき、ホトレジストは画素電極をドレイン配線およびゲート配線から分離するようにドレイン配線、ゲート配線およびゲート電極の遊端部分でも除去される。
【００３４】
エッチングによりホトレジストが除去された部分の透明導電膜ＴＣＦが加工される。その後、残留したホトレジストを剥離し、洗浄して、チャネル部分ではギャップエッチングがなされ、狭い間隔で対向した透明導電膜ＴＣＦのソース電極とドレイン電極の対向構造が得られる。このとき、ソース電極と接続した画素電極も形成される。その後、配向膜の成膜とラビング処理を行って薄膜トランジスタ基板が完成する。
【００３５】
図２〜図６は、上記した薄膜トランジスタの製造工程を具体的な構造として説明する図で、図２〜図４の（a）は平面を、（b）はその点線に沿った要部断面を示す。先ず、図２のように、第１基板であるガラス基板ＳＵＢ１の内面にインクジェット法により形成したゲート配線ＧＬとゲート電極ＧＴの上にゲート絶縁膜ＧＩを形成する。このゲート絶縁膜ＧＩの上にシリコン半導体層ＳＩとｎ+コンタクト層ｎＳＩを成膜し、ホトリソプロセスで薄膜トランジスタの能動層を形成するアイランドを形成する。
【００３６】
この能動層の上を含み、薄膜トランジスタのチャネル部分を中心にしてソース電極ＳＤ１とドレイン配線ＤＬおよびドレイン電極ＳＤ２となる導体層をインクジェット直描で形成する。このとき、ソース電極ＳＤ１の部分とドレイン電極ＳＤ２部分の間隙Ｄはインクジェット直描の限界である１０μｍ以上となっている。なお、ソース電極とドレイン電極は動作中に切り替わる場合があるが、ここでは、図示のように固定して説明する。
【００３７】
図３では、ソース電極ＳＤ１とドレイン配線ＤＬおよびドレイン電極ＳＤ２となる導体層を覆って層間絶縁層ＩＮＳを成膜し、ホトリソプロセスでソース電極ＳＤ１とドレイン電極ＳＤ２の対向領域に形成されるチャネル部分の層間絶縁層ＩＮＳを除去し、ソース電極ＳＤ１とドレイン電極ＳＤ２となる導体の端部およびｎ+コンタクト層ｎＳＩを露出させる。
【００３８】
ソース電極ＳＤ１とドレイン電極ＳＤ２となる導体の端部およびＮ＋コンタクト層ｎＳＩの露出部分も含めて、基板表示の全域にＩＴＯを好適とする透明導電膜ＴＣＦをスパッタし、その上を覆ってホトレジストＲＧを塗布する。このホトレジストＲＧにホトリソプロセスでチャネル部分のホトレジストを除去してインクジェット直描で形成されたソース電極とドレイン電極の対向端の間隔よりも狭い間隔の溝Ｖを形成する。このとき、ホトレジストＲＧに対して、画素電極をドレイン配線およびゲート配線から分離するようにドレイン配線、ゲート配線およびゲート電極の遊端部分も除去するパターンの露光マスクを用いる（図４参照）。
【００３９】
エッチングによりホトレジストＲＧが除去された部分の透明導電膜ＴＣＦを加工する。その後、図５に示したように、残留したホトレジストを剥離し、洗浄して透明導電膜を露出させる。ソース電極ＳＤ１層に積層した透明導電膜につながる部分は画素電極ＰＸを形成する。そして、チャネル部分の透明導電膜はギャップエッチングがなされ、インクジェット直描で設けられたソース電極部分ＳＤ１Ａとドレイン電極部分ＳＤ２Ａの対向部間隔Ｄよりも狭い間隔ｄで対向した透明導電膜ＴＣＦのソース電極ＳＤ１とドレイン電極ＳＤ２の対向構造が得られる。
【００４０】
その後、図６に示したように、ｎ+コンタクト層ｎＳＩをエッチング加工して下層のシリコン半導体層ＳＩにチャネルを形成する。その後、配向膜の成膜とラビング処理を行って薄膜トランジスタ基板が完成する。この薄膜トランジスタ基板に図示しないカラーフィルタ基板を貼り合わせ、液晶を封入して液晶表示パネルが得られる。この液晶表示パネルに駆動回路やバックライト、その他の構造部材を組み合わせて液晶表示装置が構成される。
【００４１】
図７は、アクティブ・マトリクス型液晶表示装置の等価回路を説明する図である。図７（ａ）は液晶表示パネル全体の回路図、図７（ｂ）は図７（ａ）における画素部ＰＸＬの拡大図である。図７（ａ）において、表示パネルＰＮＬには多数の画素部ＰＸＬがマトリクス配列されており、各画素部ＰＸＬはゲート配線駆動回路ＧＤＲで選択され、データ配線(ドレイン配線、ソース配線とも言う)駆動回路ＤＤＲからの表示データ信号に応じて点灯される。
【００４２】
すなわち、ゲート配線駆動回路ＧＤＲによって選択されたゲート配線ＧＬに対応して、データ配線駆動回路ＤＤＲからデータ配線ＤＬを通して液晶表示パネルＰＮＬの画素部ＰＸＬにおける薄膜トランジスタＴＦＴに表示データ（電圧）が供給される。
【００４３】
図７（ｂ）に示したように、画素部ＰＸＬを構成する薄膜トランジスタＴＦＴは、ゲート配線ＧＬとドレイン配線ＤＬとの交差部に設けられる。薄膜トランジスタＴＦＴのゲート電極ＧＴはゲート配線ＧＬに接続し、薄膜トランジスタＴＦＴのドレイン電極又はソース電極（この時点ではドレイン電極）ＳＤ２には、ドレイン配線ＤＬが接続されている。
【００４４】
薄膜トランジスタＴＦＴのドレイン電極又はソース電極（この時点ではソース電極）ＳＤ１は液晶（素子）ＬＣの画素電極ＰＸに接続される。液晶ＬＣは、画素電極ＰＸと共通電極ＣＴとの間にあって、画素電極ＰＸに供給されるデータ(電圧)により駆動される。なお、データを一時保持するための補助容量Ｃａがドレイン電極ＳＤ２と補助容量配線ＣＬとの間に接続されている。
【００４５】
図７におけるドレイン電極又はソース電極は、前記した本発明の実施例によって形成されたものである。
【図面の簡単な説明】
【００４６】
【図１】本発明の液晶表示パネルを構成する第１基板（薄膜トランジスタ基板）の製造プロセスの要部を説明する工程図である。
【図２】本発明の液晶表示パネルの実施例１を説明する薄膜トランジスタの製造工程を具体的な構造として説明する図である。
【図３】本発明の液晶表示パネルの実施例１を説明する薄膜トランジスタの製造工程を具体的な構造として説明する図２に続く図である。
【図４】本発明の液晶表示パネルの実施例１を説明する薄膜トランジスタの製造工程を具体的な構造として説明する図３に続く図である。
【図５】本発明の液晶表示パネルの実施例１を説明する薄膜トランジスタの製造工程を具体的な構造として説明する図４に続く図である。
【図６】本発明の液晶表示パネルの実施例１を説明する薄膜トランジスタの製造工程を具体的な構造として説明する図５に続く図である。
【図７】アクティブ・マトリクス型液晶表示装置の等価回路を説明する図である。
【図８】典型的は縦電界型（所謂ＴＮ型）の液晶表示装置の概略構成例を説明する断面模式図である。
【図９】図８で説明した液晶表示パネルの１画素の構成とこの画素を構成する薄膜トランジスタの構成を説明する図である。
【図１０】第１パネルＰＮＬ１の薄膜トランジスタの製造工程の要部を従来のホトリソプロセスによるものと、ゲート電極およびソース・ドレイン電極をインクジェット直描プロセスに置き換えた場合の工程数を比較した説明図である。
【符号の説明】
【００４７】
ＳＵＢ１・・・第１基板（薄膜トランジスタ基板）、ＳＵＢ２・・・第２基板（カラーフィルタ基板）、ＧＬ・・・ゲート配線、ＧＴ・・・ゲート電極、ＧＩ・・・ゲート絶縁膜、ｎＳＩ・・・ｎ+コンタクト層、ＳＩ・・・シリコン半導体層、ＴＣＦ・・・ＴＣＦ、ＲＧ・・・ホトレジスト、Ｖ・・・ソース‐ドレイン間ギャップ形成用の溝。
【図１】
2008066358.tif 000003
【図２】
2008066358.tif 000004
【図３】
2008066358.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【手続補正書】
【提出日】平成20年1月10日(2008.1.10)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
（３）「ソース・ドレイン電極形成工程（Ｓ―Ｄ形成工程）」：ソース電極、ドレイン電極形成用のメタルをスパッタし、メタル薄膜を形成し、上記と同様のホトリソプロセスでレジストのＳ―Ｄ電極パターンを形成し、エッチング処理してソース電極とドレイン電極を形成する。このとき、薄膜トランジスタのチャネル部のＳ―Ｄギャップ、すなわちソース電極とドレイン電極の対向間隙もエッチングにより形成する。そして、レジストを剥離し、洗浄する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
上記目的を達成するために、本発明の液晶表示パネルは、薄膜トランジスタのソース電極およびドレイン電極を、能動層の上層に第１の間隔で対向配置された導体層と、前記能動層の上層と該対向配置された導体層の各対向端のそれぞれを覆って導体層の各対向端の第１の間隔より狭い第２の間隔で対向する透明導電膜との積層で構成した。その製造では、導体層の形成にインクジェットの直描を用いることで薄膜トランジスタの形成のためのホトリソプロセス数を削減し、その上に透明導電膜を積層し、これをホトリソプロセスで分離することで、狭いチャネルのための精細ギャップを得る。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
ホトレジストが除去された部分の透明導電膜ＴＣＦがエッチングにより加工される。その後、残留したホトレジストを剥離し、洗浄して、チャネル部分ではギャップエッチングがなされ、狭い間隔で対向した透明導電膜ＴＣＦのソース電極とドレイン電極の対向構造が得られる。このとき、ソース電極と接続した画素電極も形成される。その後、配向膜の成膜とラビング処理を行って薄膜トランジスタ基板が完成する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
ホトレジストＲＧが除去された部分の透明導電膜ＴＣＦがエッチングにより加工される。その後、図５に示したように、残留したホトレジストを剥離し、洗浄して透明導電膜を露出させる。ソース電極ＳＤ１層に積層した透明導電膜につながる部分に画素電極ＰＸを形成する。そして、チャネル部分の透明導電膜はギャップエッチングがなされ、インクジェット直描で設けられたソース電極部分ＳＤ１Ａとドレイン電極部分ＳＤ２Ａの対向部間隔Ｄよりも狭い間隔ｄで対向した透明導電膜ＴＣＦのソース電極ＳＤ１とドレイン電極ＳＤ２の対向構造が得られる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
ＳＵＢ１・・・第１基板（薄膜トランジスタ基板）、ＳＵＢ２・・・第２基板（カラーフィルタ基板）、ＧＬ・・・ゲート配線、ＧＴ・・・ゲート電極、ＧＩ・・・ゲート絶縁膜、ｎＳＩ・・・ｎ+コンタクト層、ＳＩ・・・シリコン半導体層、ＴＣＦ・・・透明導電膜、ＲＧ・・・ホトレジスト、Ｖ・・・ソース−ドレイン間ギャップ形成用の溝。
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図９
【補正方法】変更
【補正の内容】
【図９】
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