(57)【要約】  【課題】  駆動回路を基板上に形成した画像表示装置において、外部制御回路と表示装置間で新たな配線が不要で、消費電力の増加も少なく、設置面積の増加が極小な駆動回路を備える画像表示装置を提供する。  【解決手段】  マトリックス型画像表示装置１００において、信号線駆動回路３は、階調データをラッチする第１ラッチ回路部１２と、複数の階調データおきに所定のタイミングで生成される第１ラッチパルスを出力する水平シフトレジスタ部１０と、前記第１ラッチパルス（ＮＥＴ＿１〜１２０）を一方の入力とし、ラッチ制御信号（Ｌ１〜Ｌ４）を他方の入力として第１ラッチ回路１２における階調データのラッチを制御する第２ラッチパルス（ＬＡＴ１＿１〜２４０）を出力するＮＡＮＤ回路部１６とを具備する。  【選択図】        図１
2008107395.tif 000002
【特許請求の範囲】
【請求項１】
複数の走査線及び複数の信号線が列設され、前記走査線と前記信号線とが交差する近傍のそれぞれに画素トランジスタが形成された表示部と、
前記走査線を駆動する走査線駆動回路と、
前記信号線を駆動する信号線駆動回路と、
前記信号線駆動回路及び前記走査線駆動回路のタイミングを制御するタイミングコントローラとを備える画像表示装置であって、
前記信号線駆動回路は、階調データをラッチする第１ラッチ回路と、
複数の前記階調データおきに所定のタイミングで生成される第１ラッチパルスを出力する水平シフトレジスタ部と、
前記第１ラッチパルスを一方の入力とし、ラッチ制御信号を他方の入力として前記第１ラッチ回路における前記階調データのラッチを制御する第２ラッチパルスを出力するラッチタイミング調整回路とを備えことを特徴とする画像表示装置。
【請求項２】
遅延型フリップフロップ回路を用いて前記ラッチ制御信号を生成するラッチ制御信号生成回路を具備することを特徴とする請求項１に記載の画像表示装置。
【請求項３】
ラッチ制御信号を生成するラッチ制御信号生成回路の内部マスタクロックが、水平シフトレジスタを駆動する水平クロック信号に比べ、マスタクロックから出力までのインバータ段数が小さいことを特徴とする請求項１または２に記載の画像表示装置。
【請求項４】
内部第２マスタクロック信号の生成のためのレベル変換回路は、水平シフトレジスタを駆動する水平クロック信号を生成するためのレベル変換回路とは異なることを特徴とする請求項１乃至３のいずれか一つに記載の画像表示装置。
【請求項５】
ラッチタイミング調整回路は、第１ラッチパルスを一方の入力とし、ラッチ制御信号を他方の入力とし、前記第２ラッチパルスを出力するＮＡＮＤ回路またはＮＯＲ回路を搭載したことを特徴する請求項１乃至４のいずれか一つに記載の画像表示装置。
【請求項６】
ラッチ制御信号の本数は、4乃至8のいずれか一つの本数で構成されていることを特徴する請求項１乃至４のいずれか一つに記載の画像表示装置。
【請求項７】
第１ラッチパルスのパルス幅は、ラッチ制御信号のパルス幅のほぼ４倍であることを特徴とする請求項１乃至６のいずれか一つに記載の画像表示装置。
【請求項８】
水平シフトレジスタを駆動する水平クロック信号は、タイミング調整回路を経由して出力されることを特徴とする請求項１乃至７のいずれか一つに記載の画像表示装置。
【請求項９】
表示装置を構成する能動素子が多結晶シリコン薄膜トランジスタである請求項１乃至８のいずれか一つに記載の画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像表示装置に係る発明であって、特に、絶縁基板上に形成された薄膜トランジスタを用いた駆動回路を有するアクティブマトリクス型表示装置において好適に利用できるものである。
【背景技術】
【０００２】
近年、絶縁基板上、特にガラス基板上に形成された薄膜トランジスタ（以後ＴＦＴ：Thin Film Transistorと称す）を用いたアクティブマトリクス型半導体表示装置の普及が進んでいる。この半導体表示装置、特に液晶表示装置は、マトリクス状に配置された数十万から数百万の画素を駆動するＴＦＴを有し、各画素の電荷を制御することによって映像の表示を行っている。
【０００３】
特に多結晶シリコンＴＦＴ技術を用いて、画素を駆動する画素ＴＦＴの他に、画素部の周辺部においてもＴＦＴを同時に形成して駆動回路をガラス基板上に搭載する技術が普及してきている。さらにガラス基板などの絶縁基板上に搭載する駆動回路にはデジタル映像信号に対応したものが実現されている。
【０００４】
前記デジタル映像信号に対応した駆動回路、特にソース線駆動回路には、シフトレジスタ回路、データラッチ回路、デジタル・アナログ変換回路およびバッファ回路などが搭載されており、入力したデジタル映像信号をデータラッチ回路に一旦取り込んでアナログ信号に変換しソース線を駆動している。
【０００５】
ところで、前記駆動回路に多結晶シリコンＴＦＴを採用した場合、該ＴＦＴは単結晶シリコントランジスタに比べトランジスタ特性が非常に悪いため、多結晶シリコンＴＦＴにより構成された回路は、入力信号に対する出力信号の遅延時間が非常に大きい。このため、多結晶シリコンＴＦＴによりシフトレジスタ回路を構成した場合、特に数ＭＨｚ以上の高速駆動を行う場合に、シフトレジスタから出力される信号の遅延時間が非常に大きいことによりデータラッチが正常に行われない場合がある。例えば特許文献１の図２に記載のように、動作に必要な十分なラッチタイミングマージン（セットアップ時間とも言う）が確保できず、このため入力信号の電圧レベルが所定の期間ではなく一周期後にラッチ回路に取り込まれ、出力信号が一周期分遅延して出力されてしまうことが発生する。また、トランジスタ特性のばらつきも大きいため、トランジスタ特性が最も悪く遅延が一番大きいタイミングに合わせて外部から入力されるデータのタイミング調整を行ったとしても、今度は、トランジスタ特性が良い場合に、ラッチタイミングがより早すぎて正常にラッチできなくなってなってしまう。
【０００６】
前記駆動回路内で生じるクロックやデータの遅延やＴＦＴのばらつきによって生じる前記遅延量の変化に対して、デジタル映像信号を適切なタイミングでラッチする回路構成例が周知である。（例えば特許文献１、図１、図２０〜２２参照）
【０００７】
【特許文献１】特開２００２−１３２２３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、前記構成例（例えば特許文献１）においては、外部制御回路からの制御信号（ＭＰＸ１、ＭＰＸ２、ＰｒｅＣｈａｒｇｅ）が必要であり、さらに外部制御回路と表示装置間での配線も必要となり、外部制御回路内の論理回路増大、消費電力の増加、設置面積増加などの問題があった。さらに、このような回路をガラス基板上に搭載した場合、トランジスタ特性が単結晶シリコントランジスタに比べ非常に悪いため、正常なラッチタイミングが生成されないことが発生する。
【０００９】
この発明は、上述のような課題を解決するためになされたものであり、外部制御回路と表示装置間で新たな配線が不要で、消費電力の増加も少なく、設置面積の増加が極小な駆動回路を備える画像表示装置を提供するものである。
【課題を解決するための手段】
【００１０】
本発明に係る画像表示装置は、複数の走査線及び複数の信号線が列設され、前記走査線と前記信号線とが交差する近傍のそれぞれに画素トランジスタが形成された表示部と、前記走査線を駆動する走査線駆動回路と、前記信号線を駆動する信号線駆動回路と、前記信号線駆動回路及び前記走査線駆動回路のタイミングを制御するタイミングコントローラとを備える画像表示装置であって、前記信号線駆動回路は、階調データをラッチする第１ラッチ回路と、複数の前記階調データおきに所定のタイミングで生成される第１ラッチパルスを出力する水平シフトレジスタ部と、前記第１ラッチパルスを一方の入力とし、ラッチ制御信号を他方の入力として前記第１ラッチ回路における前記階調データのラッチを制御する第２ラッチパルスを出力するラッチタイミング調整回路とを具備する。
【発明の効果】
【００１１】
本発明に記載の画像表示装置は信号線駆動回路にて、複数の前記階調データおきに所定のタイミングで生成される第１ラッチパルスを出力する水平シフトレジスタ部と、前記第１ラッチパルスを一方の入力とし、ラッチ制御信号を他方の入力として前記第１ラッチ回路における前記階調データのラッチを制御する第２ラッチパルスを出力するラッチタイミング調整回路を備えるので、外部制御回路と表示装置間で特別な配線が不要で、クロックやデータの遅延やＴＦＴのばらつきによって生じる遅延量が変化してもデジタル映像信号の誤ラッチの生じない画像表示装置を提供する。
【００１２】
また、本機能実現のために新たに外部制御回路から入力する信号の追加も不要で、内蔵する回路規模も小さく、コストアップを抑制できる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図における同一または相当する機能を有する要素には同一の符号を付してある。
【００１４】
実施の形態１．
図１に、本実施の形態に係る駆動回路を内蔵した画像表示装置であるＴＦＴマトリクス液晶表示装置（以下、液晶表示装置と称す）１００のブロック図を示す。図１に示した液晶表示装置１００は横２４０×縦３２０画素マトリクス型の表示解像度を有し、３２０行×７２０列状にサブ画素が配置された液晶表示部１、各サブ画素を駆動する３２０本のゲート線（走査線）を駆動するゲート線（走査線）駆動回路２、表示データを印加する７２０本のソース線（信号線）を駆動するソース（信号線）線駆動回路３およびタイミングコントローラ４が示されている。
【００１５】
次に、液晶表示部１内の詳細構成を説明するため、代表してその一部切り出しであるＧＬ１００〜ＧＬ１０２とＳＬ２０１〜ＳＬ２０３マトリックスの回路図を図２に示す。図２に示すマトリックスでは、個々のサブ画素を駆動するＴＦＴ５のドレイン電極（画素電極）に接続された液晶セル６と、ＴＦＴ５のドレイン電極に接続された蓄積容量７とから構成されている。
【００１６】
さらに、ＴＦＴ５のゲート電極がゲート線ＧＬ１００に接続され、ＴＦＴ５のソース電極がソース線ＳＬ２０３に接続されている。また、液晶セル６の対向電極および蓄積容量７の他方の電極にはコモン電位ＶＣＯＭが与えられている。なお、図２に示した各サブ画素は、図示しないカラーフィルタのＲＧＢストライプと対応している（例えば、ＳＬ２０１はＲ（赤）に対応、ＳＬ２０２はＧ（緑）に対応、ＳＬ２０３はＢ（青）に対応）。ＲＧＢのそれぞれに対応した３つのサブ画素が１画素分の色表示を行っている。そのため、本実施の形態に係る液晶表示部１が横２４０×縦３２０画素のマトリクス型表示解像度を有する場合、各画素はそれぞれＲＧＢの３つのサブ画素から構成されているので、各画素のそれぞれには３本にソース線が設けられている。従って、本実施の形態に係る液晶表示部１のソース線の総数は２４０×３＝７２０本となる。これらの配線や接続構成および画素の駆動方法は既に周知であり、以降に説明はしない。
【００１７】
また、図１におけるゲート線駆動回路２はゲート線走査信号（図示しない）をシフトさせる垂直シフトレジスタ部８とゲート線駆動バッファ部９とを備えている。各々のゲート線駆動バッファ部９は、接続された各々のゲート線ＧＬに対して走査信号を出力する。垂直シフトレジスタ部８にはタイミングコントローラ４よりゲート線走査信号の元となるゲートクロック信号ＣＬＫＹおよび垂直スタート信号ＳＴＹなどの制御信号が入力される。
【００１８】
ソース線駆動回路３は、遅延型ラッチ回路を内蔵した水平シフトレジスタ部１０と、デジタルデータバスライン１１と、ラッチを内蔵した第１ラッチ回路部１２と第２ラッチ回路部１３と、ソース線本数分のＤ／Ａ変換回路を内蔵したＤ／Ａ変換回路部１４と、ソース線本数分のアンプ回路を内蔵したアナログアンプ部１５より構成され、前記各々のアンプ出力がソース信号線ＳＬ１〜ＳＬ７２０に夫々接続される。また、水平シフトレジスタ部１０にはタイミングコントローラ４より水平クロック信号ＣＬＫＸと水平スタート信号ＳＴＸが入力される。第１ラッチ回路部１２にはデジタル諧調データＤＡＴＡがタイミング調整のためのラッチ回路４０を介して外部映像信号源（図示しない）より入力される。デジタルデータバスライン１１は、前記デジタル階調データＤＡＴＡを第１ラッチ回路に階調データを接続するためのデータバス配線であり、本実施の形態では１８ビット（ＲＧＢ×６ビット）構成の階調データの例を示している。また、水平シフトレジスタ部１０と第１ラッチ回路部１２間にラッチタイミング調整回路部１６が設置されている。
【００１９】
タイミングコントローラ４は、外部映像信号源（図示しない）からマスタクロック信号ＭＣＬＫ、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣを入力し、水平シフトレジスタ部１０に対し水平スタート信号ＳＴＸ、水平クロック信号ＣＬＫＸを、第２ラッチ回路部１３、Ｄ／Ａ変換回路部１４及びアナログアンプ部１５に対し、第２ラッチパルスなど各制御信号を出力する。
【００２０】
次に、ソース線駆動回路３の構成およびその動作について詳細に説明する。図３にソース線駆動回路３の構成を示すブロック図を示す。前述のようにソース線駆動回路３は、１２０個のフリップフロップ回路（ここでは図示せず）から成る水平シフトレジスタ部１０、デジタルデータバスライン１１、一個あたり１８ビットのデジタル階調データＤＡＴＡをラッチする２４０個のラッチ回路から成る第１ラッチ回路部１２、同様に２４０個のラッチ回路から成る第２ラッチ回路部１３、一個あたり６ビットのデジタル階調データから一出力のアナログ信号を得る７２０個のデジタル・アナログ変換回路から成るＤ／Ａ変換回路部１４および７２０個のアンプ回路から成るアナログアンプ部１５とにより構成されている。前記デジタル階調データＤＡＴＡは、タイミング調整のためのラッチ回路４０を介してマスタクロックＭＣＬＫに同期して第１ラッチ回路部１２にラッチされる。このように前記第２ラッチパルスのタイミングを調整する回路であるラッチタイミング調整回路部１６（ＮＡＮＤ回路部）にはラッチを制御するラッチ制御信号（Ｌ１、Ｌ２、Ｌ３、Ｌ４）がタイミングコントローラ４から入力される。また水平シフトレジスタ部１０の各出力（第１ラッチパルス：ＮＥＴ＿１、ＮＥＴ＿２・・・ＮＥＴ＿１２０）は、奇数・偶数画素対応で二分割されて２４０個のＮＡＮＤ回路の一方の入力端子に接続され、他方の入力端子には前記ラッチ制御信号（Ｌ１、Ｌ２、Ｌ３、Ｌ４）が４画素おきにそれぞれ接続される。前記ＮＡＮＤ回路の出力はインバータと図示しないバッファを経て前記第２ラッチパルス（ＬＡＴ_１、ＬＡＴ_２、・・・ＬＡＴ_２４０）となる。ここで、“ＬＡＴ”の接尾符号“＿１”、“＿２”・・・“＿２４０”はソース線方向の画素数への対応を表す。“＿１”は１番目の画素への対応を意味し、“＿２４０”は２４０番目の画素に対応する。なお、1個の第１ラッチ回路および第２ラッチ回路は、１８ビットのデジタル階調データＤＡＴＡに対応して１８個のラッチ回路（１８ビット対応）より構成される。
【００２１】
また、第１ラッチ回路部１２での一水平ライン分のデジタル階調データＤＡＴＡのラッチが終了するまでの時間は一ライン期間と呼ばれる。第２ラッチ回路部１３は、前記第１ラッチ回路部１２内の各ラッチ回路が夫々異なるタイミングでラッチしたデータを同一タイミングでラッチする。第２ラッチ回路部１３でのラッチ動作が終了した後、第１ラッチ回路部１２内の２４０個のラッチ回路は次の水平ラインのラッチ動作を順に行う。第１ラッチ回路部１２がラッチ動作を行っている最中に、その直前の水平ラインについて、Ｄ／Ａ変換回路部１４は第２ラッチ回路部１３でラッチされているデジタル階調データを入力してアナログ階調電圧に変換し出力する。このアナログ階調電圧はアナログアンプ部１５を経て、対応するソース信号線ＳＬに供給される。上述した動作を水平同期信号ＨＳＹＮＣに同期して３２０行分繰り返すことにより、液晶表示部１内の全画素表示領域に画像が表示される。
【００２２】
水平シフトレジスタ部１０には、タイミングコントローラ４より生成される水平クロック信号ＣＬＫＸおよび水平スタート信号ＳＴＸが入力され（図１参照）、前記第１ラッチパルス（ＮＥＴ_１、ＮＥＴ_２、・・・ＮＥＴ_１２０）を生成する。
【００２３】
次に、図３で示した水平シフトレジスタ部１０およびラッチタイミング調整回路部１６（ＮＡＮＤ回路部）の２段相当分の抜粋回路詳細図を図４に示す。本実施の形態における水平シフトレジスタ部１０では、１段のシフトレジスタは遅延型ラッチ回路１８とバッファ回路１９で構成される。遅延型ラッチ回路１８でシフトパルスが生成され、バッファ回路１９を経て次段へのシフトパルスとなるとともに前記第１ラッチパルスとしてラッチタイミング調整回路部１６へ出力される。ラッチタイミング調整回路部１６はＮＡＮＤ回路２０と、その出力を受けて論理変更を行うインバータ回路２１と、インバータ回路２１の出力バッファ回路２２により構成される。ＮＡＮＤ回路２０の入力信号は既に説明したように、前記第１ラッチパルスを一方の入力とし、ラッチ制御信号（Ｌ１、Ｌ２、Ｌ３、Ｌ４）を他方の入力としている。バッファ回路部２２の出力である第２ラッチパルス（例えばＬＡＴ＿１，／ＬＡＴ＿１、ＬＡＴ＿２，／ＬＡＴ＿２：以後、記号の前の／は負論理信号を表す）は第１ラッチ回路部１２に入力する。ここで前述の図３における第２ラッチパルスの説明において、同パルスをＬＡＴ_１、ＬＡＴ_２、・・・ＬＡＴ_２４０と略して説明したが、正確には（ＬＡＴ＿１，／ＬＡＴ＿１）、（ＬＡＴ＿２，／ＬＡＴ＿２）、・・・、（ＬＡＴ_２４０，／ＬＡＴ_２４０）であり、夫々の第２ラッチパルス信号は、第１ラッチ回路部１２のラッチ回路を駆動するために正負２種の極性を持つ相補信号から構成される。以降、特に言及しない場合は、正負２極性を持つ信号を前記ＬＡＴ_１、ＬＡＴ_２・・・ＬＡＴ＿２４０などのように一つの信号として説明する。
【００２４】
尚、本実施の形態では、ラッチタイミング調整回路部としてＮＡＮＤ回路を使用しているが、入力信号の論理レベルを変更すればＮＯＲ回路でもかまわない。
【００２５】
ここで、前述したように図４は、図３における水平シフトレジスタ部１０およびラッチタイミング調整回路部１６のうち、1段目および２段目のみを抜粋して記載した図であり、実際には液晶表示部１内のソース線ＳＬの本数７２０に対応して、水平シフトレジスタ部１０内には１２０個の遅延型ラッチ回路１８とバッファ回路１９が、ラッチタイミング調整回路部１６内には２４０個のＮＡＮＤ回路２０、インバータ回路２１とバッファ回路２２が内蔵されている。
【００２６】
次に、図５に水平クロック信号ＣＬＫＸ発生回路例を示す。外部基準信号であるマスタクロック信号ＭＣＬＫをレベルシフト回路１７によりレベル変換を行い、さらに２個の分周回路３１、３２を経てマスタクロック信号を４分周した信号を生成し、さらにバッファ回路２３を経て水平シフトレジスタ部に出力される。本実施の形態では、水平クロック信号ＣＬＫＸ発生回路はタイミングコントローラ４内に位置するとしたが、ガラス基板や石英基板など透明基板上であればタイミングコントローラ４外でもよく、特に搭載場所は限定しない。
【００２７】
図１０に本実施の形態における分周回路３１の構成を示す。分周回路３２も３１と同一構成である。同図を見れば明らかなように分周回路３１に入力される第１マスタクロック信号ＭＣＬＫ_ｉｎｔ1は、分周回路３１と３２で合計インバータ４段分の遅延が生じる。また図４において示したように、前記バッファ回路２３の出力信号である水平クロック信号ＣＬＫＸは、水平シフトレジスタを構成する遅延型ラッチ回路１８を駆動のためのローカルクロックバッファ４２へ入力される。バッファ回路２３のインバータ段数は、以降で示すラッチ制御信号（Ｌ１、Ｌ２、Ｌ３、Ｌ４）生成のためのバッファ回路（４５〜４８）内のインバータ段数より大きくなるよう設定される。
【００２８】
図６にＮＡＮＤ回路２０に入力されるラッチ制御信号（Ｌ１、Ｌ２、Ｌ３、Ｌ４）を生成するラッチ制御信号生成回路４９の構成を示す。前述の様にこの生成回路はタイミングコントローラ４内に搭載されており、外部基準信号であるマスタクロック信号ＭＣＬＫは、レベルシフト回路２４によりレベル変換を行い、さらにクロックバッファ２５を経て出力される。
この出力信号は、４段の遅延型フリップフロップ回路（２６〜２９）を主構成とするラッチ信号発生回路４１へ入力される。ここで、ラッチ信号発生回路４１へ入力される内部第２マスタクロック信号ＭＣＬＫ_ｉｎｔ２は、図５で示したＣＬＫＸ信号生成回路部のレベルシフト回路１７の出力である第１マスタクロック信号ＭＣＬＫ_ｉｎｔ１と共用することも可能である。ただし、この場合、レベルシフト回路１７の出力負荷が大きくなるため、バッファ段数を大きくする必要がある。このため、第１マスタクロック信号ＭＣＬＫ_ｉｎｔ1の出力信号の遅延やばらつきが発生し、その結果、ラッチ制御信号（Ｌ１、Ｌ２、Ｌ３、Ｌ４）の遅延やばらつきが大きくなる。このため、図６で示した様に、ラッチ制御信号（Ｌ１、Ｌ２、Ｌ３、Ｌ４）の生成回路（ラッチ制御信号生成回路４９）に入力される内部第２マスタクロック信号ＭＣＬＫ_ｉｎｔ２は、水平クロック信号ＣＬＫＸ信号生成のために使用されるレベルシフト回路１７とは別に設けられたレベルシフト回路２４を用いている。
【００２９】
また、本実施の形態におけるラッチ制御信号生成回路４９は、図１１に示す遅延型フリップフロップ回路を用いている。図１１においては、一段目の遅延型フリップフロップ回路２６のみ記載した。後段の遅延型フリップフロップ回路（２７、２８、２９）も同一構成である。
【００３０】
一方、前記ラッチ制御信号（Ｌ１、Ｌ２、Ｌ３、Ｌ４）のようなパルス生成には遅延型ラッチ回路（図示せず）を用い、後段の遅延型ラッチ回路出力とのＡＮＤ出力をパルス出力とする方法が一般には知られている。この遅延型ラッチ回路を使用した場合、図１２でその構成を詳細に示した（入出力構成は図６参照）クロックバッファ２５で駆動されるトランジスタ数が減るため、クロックバッファ２５のインバータ段数を少なくすることができ、遅延時間を小さくするのに有利である。しかし、前述の様に遅延型ラッチ回路を用いたパルス生成回路に多結晶シリコンＴＦＴを使用した場合、そのトランジスタ特性が単結晶シリコントランジスタと比べトランジスタ能力が低く、そのためクロックバッファ２５の実際の出力である相補信号(ｍｃｌｋ_ｉｎｔ２、／ｍｃｌｋ_ｉｎｔ２)間のタイミングずれが大きい。この結果、出力されるパルス幅が異なってしまい、これが原因によりデータラッチミスが発生する可能性がある。また、タイミング生成のためのトリガ信号がｍｃｌｋ_ｉｎｔ２と／ｍｃｌｋ_ｉｎｔ２の２系統になるため、トランジスタ特性がばらついたときに信号ｍｃｌｋ_ｉｎｔ２と信号／ｍｃｌｋ_ｉｎｔ２のタイミングばらつきも大きくなりやすくなり、同様にデータラッチミスが発生する可能性がある。このように、多結晶シリコンＴＦＴを用いて遅延型ラッチ回路によるパルス生成回路では生成されるパルス幅のばらつきが大きくなる。
【００３１】
このため本実施の形態では、図１２に示したようにクロックバッファ２５のインバータ段数は多くなり遅延時間は大きくなるが図１１に示す遅延型フリップフロップ回路２６を使用している。
【００３２】
図６に示したようにラッチ制御信号生成回路４９へ入力するスタート信号として、ＳＴＬ信号が入力される。このＳＴＬ信号は水平同期信号ＨＳＹＮＣに同期して、タイミングコントローラ内で生成される（図示せず）。また、水平同期信号ＨＳＹＮＣに同期して、切換えスイッチ３４によりＳＴＬ信号が１段目の遅延型フリップフロップ回路２６へ接続される。（例えばＳＴＬ信号が活性期間にて同信号を遅延型フリップフロップ回路２６に接続する構成とする。それ以外は遅延型フリップフロップ回路２９の出力を接続する。）このスタート信号ＳＴＬは４段の遅延型フリップフロップ回路（２６〜２９）にて内部第２マスタクロック信号ＭＣＬＫ_ｉｎｔ２に同期してシフトされる。このシフトパルスはバッファ回路（４５〜４８）を経てラッチ制御信号（Ｌ１、Ｌ２、Ｌ３、Ｌ4）として出力される。４段目の遅延型フリップフロップ回路２９の出力信号は、ＳＴＬ信号が活性する期間以外は、１段目の遅延型フリップフロップ回路２６へ接続され、ラッチ制御信号（Ｌ１、Ｌ２、Ｌ３、Ｌ４）を繰り返し出力する。
【００３３】
次に、図７に本実施の形態におけるタイミング図を示す。水平シフトレジスタ部１０の出力（第１ラッチパルス：ＮＥＴ＿１、ＮＥＴ＿２〜ＮＥＴ＿１２０）の内、奇数番目の出力（ＮＥＴ＿１、ＮＥＴ＿３〜ＮＥＴ＿１１９）は水平クロック信号ＣＬＫＸの立ち上がりエッジに同期してパルス出力がされる。また、偶数番目の出力（ＮＥＴ＿２、ＮＥＴ＿４〜ＮＥＴ＿１２０）は水平クロック信号ＣＬＫＸの立ち下がりエッジに同期してパルス出力がされる。水平クロック信号ＣＬＫＸは、マスタクロック信号ＭＣＬＫに対し出力遅延時間ｔｄ１が大きいため、前記水平シフトレジスタ部１０の第１ラッチパルス出力（ＮＥＴ＿１,ＮＥＴ＿２・・・ＮＥＴ＿１２０）もマスタクロックＭＣＬＫに対する遅延が大きい。ＮＡＮＤ回路２０は、ラッチ制御信号（Ｌ１、Ｌ２、Ｌ３、Ｌ４）が“Ｈ”の期間、水平シフトレジスタ部出力信号を次段へ伝える。このラッチ制御信号は、水平クロック信号ＣＬＫＸに比べマスタクロックＭＣＬＫに対する出力遅延時間ｔｄ２が小さい。即ち前記ラッチ制御信号は、その負荷は１信号当り２４０／４＝６０個分のＮＡＮＤ回路であるため、その負荷が小さく、インバータ段数を少なくすることが可能となる。その結果、出力遅延時間ｔｄ２も小さくなる。
【００３４】
このようにマスタクロック信号ＭＣＬＫに対するラッチ制御信号の出力遅延時間ｔｄ２は、水平クロック信号ＣＬＫＸの出力遅延時間ｔｄ１より少ないため、水平シフトレジスタの第１ラッチパルス出力信号（ＮＥＴ_１、ＮＥＴ_２、・・・ＮＥＴ_１２０）は、ＴＦＴのトランジスタ特性が悪い方へばらついた場合でもマスタクロックＭＣＬＫに対する遅延が小さく、特殊な同期信号を外部映像信号源（図示しない）から入力することなく、前記信号減から入力されるデジタル階調データを正常にラッチすることが可能となる。
【００３５】
なお、図７におけるタイミング図では、図４のバッファ回路２２での遅延時間やローカルクロックバッファ４２の、例えばクロック信号ＣＬＫ１とクロック信号／ＣＬＫ１間のタイミング遅延差（ＣＬＫ２とクロック信号／ＣＬＫ２以降の段も同様）は無視しているが、実際の回路設計時は、前記遅延も見込んで全体のタイミング調整が行われるのは言うまでもない。
【００３６】
また、水平シフトレジスタの第１ラッチパルス出力（ＮＥＴ_１、ＮＥＴ_２、・・・ＮＥＴ_１２０）のパルス幅は、本信号とＮＡＮＤ出力を行うラッチ制御信号（Ｌ１、Ｌ２、Ｌ３、Ｌ４）の活性期間(“Ｈ”期間：本実施の形態では２００ｎｓ)の４倍の８００ｎｓに設定している（但し、現実には水平シフトレジスタや水平クロック信号発生回路部の遅延時間がばらついて正確に８００ｎｓとはならない）。このため、トランジスタ特性がばらつき各回路ブロックの遅延時間がばらついても正常に第１ラッチパルスの出力が可能となる。
【００３７】
また、本実施の形態では、水平シフトレジスタ回路１０は１２０段の遅延型ラッチ回路で構成され、１２０本の第１ラッチパルスを出力し、４本のラッチ制御信号で第２ラッチパルスを生成していたが、これに限らず、水平シフトレジスタ回路は６０段の遅延型ラッチ回路で構成し、６０本の第１ラッチパルス信号を出力し、８本のラッチ制御信号で第２ラッチパルスを生成しても構わない。ただし、ラッチ制御信号をさらに増やすと、ラッチ制御信号を生成する遅延型フリップフロップ回路の段数が増え、このため、この遅延型フリップフロップ回路を駆動する内部第２マスタクロック信号ＭＣＬＫ_ｉｎｔ２の負荷が増える。このため、内部第２マスタクロック信号のクロックバッファ２５のインバータ段数を大きくしなければならず、この結果、内部第２マスタクロック信号ＭＣＬＫ_ｉｎｔ２の遅延が増加し、ラッチ制御信号の遅延も増加してしまう。このため、ラッチ制御信号の本数は、4本〜８本が好ましい。
【００３８】
実施の形態２．
本実施の形態においては、ＴＦＴ液晶表示装置のタイミングコントローラ４内の、前述の実施の形態１の図５で説明した水平クロック信号ＣＬＫＸ発生回路の代わりに図８で示した水平クロック信号ＣＬＫＸ発生回路を採用した例を示す。ＴＦＴ液晶表示装置では、例えば産業用途で使用される場合、広範囲の温度で動作する必要がある。この場合、トランジスタの温度特性ばらつきが加わるため、トランジスタの特性ばらつきは、さらに大きくなる。このような場合、ラッチ制御信号（Ｌ１、Ｌ２、Ｌ３、Ｌ４）の遅延に対し水平クロック信号ＣＬＫＸの遅延が過大になり、第２ラッチパルスの奇数段の第２ラッチパルス（ＬＡＴ１＿１、ＬＡＴ１＿３、・・・ＬＡＴ１＿２９９）の一部が欠けてしまう可能性がある。
【００３９】
図８に示すように、水平クロック信号ＣＬＫＸ発生回路において、分周回路３２の出力の後段に、クロックタイミング調整回路３０を入れる。図９は、クロックタイミング調整回路３０の具体例である遅延型フリップフロップ回路である。分周回路３２の出力ＤＶ＿ＯＵＴは、図９、（ａ）に示した遅延型フリップフロップ回路へ入力される。また、マスタクロック信号ＭＣＬＫのレベルシフト出力である内部第１マスタクロック信号ＭＣＬＫ_ｉｎｔ１が、遅延型フリップフロップ回路を駆動するクロック信号として遅延型フリップフロップ回路に入力され、図９、（ｂ）に示すインバータにより相補信号であるｍｃｌｋ＿ｉｎｔ１，/ｍｃｌｋ＿ｉｎｔ１が生成され、遅延型フリップフロップ回路を構成する図９、（ａ）のクロックドインバータ回路へ入力される。こうして分周回路の出力信号ＤＩＶ_ＯＵＴは、内部第１マスタクロック信号が“Ｌ”の期間(ｍｃｌｋ＿ｉｎｔ１=”Ｌ”)、遅延型フリップフロップ回路へ取り込まれ、さらにマスタクロック信号が“Ｈ”の期間(ｍｃｌｋ＿ｉｎｔ１=”Ｈ”)、遅延型フリップフロップ回路のＯＵＴ端子からバッファ回路２３へ出力される。こうして、クロックタイミング調整回路で一旦、マスタクロック信号と同期を取るため、水平クロック信号ＣＬＫＸ信号の遅延が抑えられる。こうして、広温度範囲内にても、ラッチ制御信号の遅延に対し水平クロック信号ＣＬＫＸ信号の遅延が大きくなりすぎず第２ラッチパルスの奇数段のパルスの一部が欠けてしまうことはなく、正常に第１ラッチ回路が出力される。
なお、本実施の形態の場合、水平クロック信号ＣＬＫＸの出力タイミングが１クロック分、後ろにずれるため、ラッチ制御信号も1クロック分、後ろにずらす必要があることは言うまでもない。
【００４０】
本実施の形態１および２では、遅延型フリップフロップ回路としてクロックドインバータについて説明したが、トランスミッションゲートを用いた場合であっても同様の効果が得られる。
【００４１】
尚、図６で示したラッチ制御信号生成回路４９は、タイミングコントローラ４内に形成するとして説明したが、画像表示装置の構成の都合で、タイミングコントローラ４をガラス基板の外部に持つ場合（例えば画像表示装置に接続されプリント基板上など）、ラッチタイミング調整回路部１６内またはその近傍のガラス基板上に搭載してもよい。この場合、タイミングコントローラ４からラッチイネーブルスタート信号ＳＴＬまたはこれに相当する信号が前記生成回路に供給される。
また、上記実施の形態１および２では、液晶表示装置を例に採って述べてきたが、この発明は液晶表示装置に限定されるわけではなく、例えば有機ＥＬディスプレイなど、多結晶シリコンＴＦＴを採用した駆動回路を絶縁基板上に形成した画像表示装置に適用可能である。
【図面の簡単な説明】
【００４２】
【図１】この発明の形態１および２に係る画像表示装置の構成図である。
【図２】この発明の実施の形態１および２に係る液晶表示部の構成図である。
【図３】この発明の実施の形態１および２に係るソース線駆動回路の構成図である。
【図４】この発明の実施の形態１および２に係る水平シフトレジスタ部およびラッチタイミング調整回路部の抜粋回路構成図である。
【図５】この発明の実施の形態１に係る水平クロック信号発生回路構成図である。
【図６】この発明の実施の形態１および２に係るラッチ制御信号生成回路図である。
【図７】この発明の実施の形態１および２に係る水平シフトレジスタ部およびラッチタイミング調整回路部の動作を表すタイミング図である。
【図８】この発明の実施の形態２に係る水平クロック信号発生回路構成図である。
【図９】の発明の実施の形態２に係るクロックタイミング調整回路の構成図である。
【図１０】この発明の実施の形態１および２係る分周回路図である。
【図１１】この発明の実施の形態１および２に係る遅延型フリップフロップ回路図である。
【図１２】この発明の実施の形態２に係るラッチ制御信号生成回路に搭載のクロックバッファ回路図である。
【符号の説明】
【００４３】
１  液晶表示部
３  ソース線駆動回路
４  タイミングコントローラ
１０  水平シフトレジスタ部
１１  デジタルデータバスライン
１２  第１ラッチ回路部
１３  第２ラッチ回路部
１６  ラッチタイミング調整回路部
１７、２４  レベルシフト回路
１８  遅延型ラッチ回路
１９、２２、２３、４５、４６、４７、４８  バッファ回路
２０  ＮＡＮＤ回路
２１  インバータ回路
２５  クロックバッファ
２６、２７、２８、２９  遅延型フリップフロップ回路
３０  クロックタイミング調整回路
３１、３２  分周回路
４１  ラッチ信号発生回路
Ｌ１、Ｌ２、Ｌ３、Ｌ４  ラッチ制御信号
ＭＣＬＫ  マスタクロック信号
ＣＬＫＸ  水平クロック信号
ＳＴＸ  水平スタート信号
ＳＴＬ  ラッチイネーブルスタート信号
ｔｄ１、ｔｄ２  出力遅延時間
ＮＥＴ＿１、ＮＥＴ＿２、ＮＥＴ＿１２０  第１ラッチパルス
ＬＡＴ＿１，ＬＡＴ＿２、ＬＡＴ＿２４０  第２ラッチパルス
ＭＣＬＫ_ｉｎｔ１  第１マスタクロック信号
ＭＣＬＫ_ｉｎｔ２  第２マスタクロック信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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