(57)【要約】      （修正有）【課題】トライステイトドライバステージを使用するルックアップテーブルを有し、マルティプレクサを使用する従来のルックアップテーブルを有するものと比較して速度を増加し、電力消費とレイアウト面積を減少するプログラマブルロジックデバイスを提供する。【解決手段】プログラマブルロジックデバイスであって、構成ビット入力を有するルックアップテーブルを含み、上記ルックアップテーブルの第１ステージが構成ビット入力を受信するように接続されたトライステートバッファと、１個以上の選択信号を受信し、上記第１ステージによって１個以上の上記構成ビット入力が選択されるように上記トライステートバッファを制御するように接続されたデコーダから成るものである、プログラマブルロジックデバイス。【選択図】図３
2008219883.tif 000002
【特許請求の範囲】
【請求項１】
プログラマブルロジックデバイスであって、構成ビット入力を有するルックアップテーブルを含み、上記ルックアップテーブルの第１ステージが構成ビット入力を受信するように接続されたトライステートバッファと、１個以上の選択信号を受信し、上記第１ステージによって１個以上の上記構成ビット入力が選択されるように上記トライステートバッファを制御するように接続されたデコーダから成るものである、プログラマブルロジックデバイス。
【請求項２】
上記デコーダが、ＡＮＤ，ＮＡＮＤ，ＯＲ，ＮＯＲ，ＥＸＯＲ及びその組み合わせから選ばれる一種以上の論理ゲートを含むものである、請求項１に記載のプログラマブルロジックデバイス。
【請求項３】
上記トライステートバッファが２個のｐ-型トランジスタと２個のｎ-型トランジスタを有する、請求項１に記載のプログラマブルロジックデバイス。
【請求項４】
上記２個のｐ-型トランジスタと上記２個のｎ-型トランジスタのチャンネルが直列に連結されて居る、請求項３に記載のプログラマブルロジックデバイス。
【請求項５】
上記２個のｐ-型トランジスタと上記２個のｎ-型トランジスタのチャンネルが電源とアース間で直列に連結されて居る、請求項４に記載のプログラマブルロジックデバイス。
【請求項６】
上記ｐ-型トランジスタと上記ｎ-型トランジスタから選ばれた２個が、夫々の構成ビット入力に連結されて居る、請求項３に記載のプログラマブルロジックデバイス。
【請求項７】
上記デコーダが、上記トライステートバッファを制御する制御信号を生成するものである、請求項３に記載のプログラマブルロジックデバイス。
【請求項８】
ｐ-型トランジスタと上記ｎ-型トランジスタから選ばれた２個が、１個以上の上記制御信号と連結して居る、請求項７に記載のプログラマブルロジックデバイス。
【請求項９】
上記制御信号は、１個以上のトライステートバッファを選択するように構成可能である、請求項８に記載のプログラマブルロジックデバイス。
【請求項１０】
上記制御信号は、選択された信号によって、異なる１個以上のトライステートバッファを選択するように構成可能である、請求項９に記載のプログラマブルロジックデバイス。
【請求項１１】
更に、上記トライステートバッファの出力と連結する１個以上のマルティプレクサステージを含み、上記１個以上のマルティプレクサステージが上記第１ステージによって選択される上記１個以上の構成ビット入力を受信するものである、請求項１に記載のプログラマブルロジックデバイス。
【請求項１２】
更に、上記１個以上のマルティプレクサステージを制御するための追加的選択信号を含む、請求項１１に記載のプログラマブルロジックデバイス。
【請求項１３】
上記ルックアップテーブルがＮ個のステージから成るものである、請求項１に記載のプログラマブルロジックデバイス。
【請求項１４】
構成ビットが数２Ｎを入力するものである、請求項１３に記載のプログラマブルロジックデバイス。
【請求項１５】
トライステートが数２Ｎをバッファするものである、請求項１３に記載のプログラマブルロジックデバイス。
【請求項１６】
構成ビットを受信するトライステートバッファステージと、
第１セットの１個以上の選択信号に対応して１個以上の構成ビットを選択するトライステートバッファステージに連結されたデコーダと、
上記トライステートバッファステージの出力に連結し、第２セットの１個以上の選択信号に対応して上記選択された構成ビットをマルティプレクスし、ロジックデバイス出力信号を生成する１個以上のマルティプレクサステージとから成る、ロジックデバイス。
【請求項１７】
上記トライステートバッファステージが夫々の構成ビット用の第１、第２、第３及び第４のトランジスタを有し、
第１と第２のトランジスタの夫々のゲートは対応する構成ビットと連結し、それらのチャンネルは電力源ＶＤＤとアース間で直列に連結されて居り、
第３と第４のトランジスタの夫々のゲートは上記デコーダで生成されたデコード信号と連結し、それらのチャンネルは電力源ＶＤＤとアース間で第１と第２のトランジスタと直列に連結されて居る、請求項１６に記載のロジックデバイス。
【請求項１８】
第１と第３のトランジスタがｐ-型トランジスタであり、第２と第４のトランジスタがｎ-型トランジスタである、請求項１７に記載のロジックデバイス。
【請求項１９】
第１と第３のトランジスタがｎ-型トランジスタであり、第２と第４のトランジスタがｐ-型トランジスタである、請求項１７に記載のロジックデバイス。
【請求項２０】
上記デコーダが、ＡＮＤ，ＮＡＮＤ，ＯＲ，ＮＯＲ，ＥＸＯＲ及びその組み合わせから選ばれる一種以上の論理ゲートを含むものである、請求項１６に記載のロジックデバイス。
【請求項２１】
上記トライステートバッファステージが１６個の構成ビットを受信するように構成され、上記デコーダが第１選択信号と第２選択信号を生成して上記１６個の構成ビットから４個の構成ビットを選択するように構成されて居る、請求項１６に記載のロジックデバイス。
【請求項２２】
更に、上記４個の選択された構成ビットを受信し、第３選択信号に対応して上記４個の構成ビットから更に２個を選択するように構成された第１マルティプレクサステージを含む、請求項２１に記載のロジックデバイス。
【請求項２３】
更に、上記２個の選択された構成ビットを受信し、第４選択信号に対応して上記２個の構成ビットから更に１個を上記ロジックデバイスの出力として選択するように構成された第２マルティプレクサステージを含む、請求項２２に記載のロジックデバイス。
【請求項２４】
構成ビット入力を有するルックアップテーブルを作成する工程であって、作成されたルックアップテーブルの第１ステージが上記構成ビット入力を受信するように連結されたトライステートバッファを含むものである工程と、
１個以上の選択信号を受信し、１個以上の上記構成ビット入力が上記第１ステージで選択されるように上記トライステートバッファ制御するデコーダを作成する工程とから成る、プログラマブルロジックデバイスの作成方法。
【請求項２５】
上記デコーダを作成する工程が、ＡＮＤ，ＮＡＮＤ，ＯＲ，ＮＯＲ，ＥＸＯＲ及びその組み合わせから選ばれる一種以上の論理ゲートを含むデコーダを作成する工程を含むものである、請求項２４に記載のプログラマブルロジックデバイスの作成方法。
【請求項２６】
上記トライステートバッファを作成する工程が、２個のｐ-型と２個のｎ-型トランジスタを作成する工程を含むものである、請求項２５に記載のプログラマブルロジックデバイスの作成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（発明の技術分野）
この発明は一般的にはプログラマブルロジックデバイスに関し、殊にトライステイトドライバステージ（ｔｒｉ−ｓｔａｔｅ  ｄｒｉｖｅｒ  ｓｔａｇｅ）を使用するルックアップテーブルを有し、マルティプレクサを使用する従来のルックアップテーブルを有するものと比較して速度を増加し、電力消費とレイアウト面積を減少するプログラマブルロジックデバイスに関する。
【背景技術】
【０００２】
（関連技術の説明）
プログラマブルロジックデバイス（ＰＬＤ）とは固定した論理回路を含み各種の論理機能を果たすようにプログロム可能な半導体集積回路のことである。半導体産業に於いてＰＬＤが益々ポピュラになって居るのには、多くの理由がある。チップ製造技術の進歩によって、特定用途向け集積回路（ＡＳＩＣ）の設計は複雑化されて居る。この複雑化により、設計費のみか、特定用途向けの設計開発に要する時間も増大する。事態悪化の要素として、製品の有効期間は急速に短縮して居る。その結果、元の設備製造者（ｏｒｉｇｉｎａｌ  ｅｑｕｉｐｍｅｎｔ  ｍａｎｕｆａｃｔｕｒｅｒｓ（ＯＥＭｓ）がＡＳＩＣを設計したり使用したりすることがしばしば実行不適当となり、ＯＥＭｓは益々ＰＬＤを頼ることになる。製造技術での同様な進歩の結果として、密度と運転速度が改良されたＰＬＤがある。洗練されたプログラミングソフトウエアによって、ＰＬＤ用に複雑な論理機能が急速に開発可能となって居る。しかも、論理設計は一般に或る世代のＰＬＤから次の世代へとの移行が容易であり、これで開発費はより軽減される。価格性能間のＡＳＩＣとのギャップの狭まりとか製品開発に要する時間の短縮により、ＯＥＭｓにとってＰＬＤの使用は余儀ないことになる。
【０００３】
ＰＬＤの大部分は，注文論理を実装するために、構成に基づいた二次元的行と列を含む。典型的に長さと速度の異なる行と列のシリーズの相互連結子が、ＰＬＤの上の論理ブロック間の信号とクロックの連結を行う。ＰＬＤはユーザ定義の論理機能を実装するための基本的論理要素を含み、これらは企業の間ではロジックエレメント（Ｌｏｇｉｃ  Ｅｌｅｍｅｎｔｓ（ＬＥｓ））、アダプティブロジックモジュール（Ａｄａｐｔｉｖｅ  Ｌｏｇｉｃ  Ｍｏｄｕｌｅｓ（ＡＬＭｓ））、コンプレクスロジックブロックス（Ｃｏｍｐｌｅｘ  Ｌｏｇｉｃ  Ｂｌｏｃｋｓ（ＣＬＢｓ））などの名で呼ばれて居る。名称の如何に拘らず、これらの基本的論理要素は、各種の論理的算術的機能を実装するため、通常一つ以上のルックアップテーブル（ＬＵＴ）、登録された論理出力を生成するためのレジスタ、加算器、その他の回路を含む。本発明の目的上、特に断らない場合、論理要素とはＡＬＭｓ、ＣＬＢｓ、ＬＥｓを含み、これらに限られない一般の論理要素を意味するものとする。
【０００４】
市場で購買可能な大部分のＰＬＤで使用されるルックアップテーブルは１６対１マルティプレクサである。４個の入力を複数個の２対１マルティプレクサに印加することによって、１６個の選択可能な構成ＲＡＭビット入力の中の１個を選択する。これら２対１マルティプレクサは通常４ステージのカスケード型木構成（ｃａｓｃａｄｅｄ，ｔｒｅｅ  ｓｔｒｕｃｔｕｒｅ）に配列される。第１ステージに於いては、１６個の構成ＲＡＭビットの内容は８個の第１セットの２対１マルティプレクサの入力に接続されて居る。第２ステージに於いては、４個の２対１マルティプレクサが、第１ステージのマルティプレクサの出力を夫々受信するように構成されて居る。第３ステージでは同様に、２個の２対１マルティプレクサが、前ステージの４個のマルティプレクサの出力受信する。最後に第４ステージに於いては、１個の２対１マルティプレクサが第３ステージの２個のマルティプレクサの出力を受信するように組み合わされて居る。４個の選択信号Ａ，Ｂ，Ｃ，Ｄが４個のステージのマルティプレクサの各々に夫々組み合わされて居る。第１、第２、第３、第４の選択信号Ａ，Ｂ，Ｃ，Ｄは夫々第１、第２、第３、第４のマルティプレクシングステージに与えられる（１６個の中の８個）、（８個の中の４個）、（４個の中の２個）、（２個の中の１個）の入力を選択する。これら１６個の構成ＲＡＭビットの内容をプログラミングすることによって、各種の論理機能をルックアップテーブルに実装することが出来る。
【０００５】
半導体産業にあっては、チップ製造技術改良に絶えず努力が続いて居る。新しい世代の製造技術の到来の度に、装置とか、トランジスタとか接続子のような、ダイに搭載される集積回路に実装される部品の特徴サイズは小さくなって行く。より大きな回路の機能性が設計可能となり与えられた大きさのダイの上に実装可能となる理由から、小さいデザインはもとより望ましいものではあるが、それと同時に望ましくない欠点も潜んで居る。例えば、装置のデザインが小さくなるにつれて、トランジスタは電流を漏らしやすくなる。言を変えて言えば、トランジスタが通電して居ない筈の場合に通電すると言うことである。
【０００６】
この問題は俗に「閾値以下の漏電」として知られ、数々の理由で問題となる。チップ上の多数のトランジスタに於いて閾値以下の漏電があれば、電力の浪費が増加することになる。電力の浪費が増加すればチップが高温になる。この高温度は運行を悪化し、厳しい条件のもとではチップの行動が不適切若しくは規格外になる。場合によって、問題の緩和化にヒートシンクが必要ともなる。かかる浪費電力の増加はチップが電池を電源とする装置の場合特に問題となる。
【０００７】
これらの理由により、トライステイトドライバステージ（ｔｒｉ−ｓｔａｔｅ  ｄｒｉｖｅｒ  ｓｔａｇｅ）を使用するルックアップテーブルを有し、マルティプレクサを使用する従来のルックアップテーブルを有するものと比較して速度を増加し、電力消費とレイアウト面積を減少するプログラマブルロジックデバイスが必要とされて居る。
【発明の開示】
【課題を解決するための手段】
【０００８】
例えば、本願発明は、以下を提供する。
（項目１）
プログラマブルロジックデバイスであって、構成ビット入力を有するルックアップテーブルを含み、上記ルックアップテーブルの第１ステージが構成ビット入力を受信するように接続されたトライステートバッファと、１個以上の選択信号を受信し、上記第１ステージによって１個以上の上記構成ビット入力が選択されるように上記トライステートバッファを制御するように接続されたデコーダから成るものである、プログラマブルロジックデバイス。
（項目２）
上記デコーダが、ＡＮＤ，ＮＡＮＤ，ＯＲ，ＮＯＲ，ＥＸＯＲ及びその組み合わせから選ばれる一種以上の論理ゲートを含むものである、項目１に記載のプログラマブルロジックデバイス。
（項目３）
上記トライステートバッファが２個のｐ-型トランジスタと２個のｎ-型トランジスタを有する、項目１に記載のプログラマブルロジックデバイス。
（項目４）
上記２個のｐ-型トランジスタと上記２個のｎ-型トランジスタのチャンネルが直列に連結されて居る、項目３に記載のプログラマブルロジックデバイス。
（項目５）
上記２個のｐ-型トランジスタと上記２個のｎ-型トランジスタのチャンネルが電源とアース間で直列に連結されて居る、項目４に記載のプログラマブルロジックデバイス。
（項目６）
上記ｐ-型トランジスタと上記ｎ-型トランジスタから選ばれた２個が、夫々の構成ビット入力に連結されて居る、項目３に記載のプログラマブルロジックデバイス。
（項目７）
上記デコーダが、上記トライステートバッファを制御する制御信号を生成するものである、項目３に記載のプログラマブルロジックデバイス。
（項目８）
ｐ-型トランジスタと上記ｎ-型トランジスタから選ばれた２個が、１個以上の上記制御信号と連結して居る、項目７に記載のプログラマブルロジックデバイス。
（項目９）
上記制御信号は、１個以上のトライステートバッファを選択するように構成可能である、項目８に記載のプログラマブルロジックデバイス。
（項目１０）
上記制御信号は、選択された信号によって、異なる１個以上のトライステートバッファを選択するように構成可能である、項目９に記載のプログラマブルロジックデバイス。
（項目１１）
更に、上記トライステートバッファの出力と連結する１個以上のマルティプレクサステージを含み、上記１個以上のマルティプレクサステージが上記第１ステージによって選択される上記１個以上の構成ビット入力を受信するものである、項目１に記載のプログラマブルロジックデバイス。
（項目１２）
更に、上記１個以上のマルティプレクサステージを制御するための追加的選択信号を含む、項目１１に記載のプログラマブルロジックデバイス。
（項目１３）
上記ルックアップテーブルがＮ個のステージから成るものである、項目１に記載のプログラマブルロジックデバイス。
（項目１４）
構成ビットが数２Ｎを入力するものである、項目１３に記載のプログラマブルロジックデバイス。
（項目１５）
トライステートが数２Ｎをバッファするものである、項目１３に記載のプログラマブルロジックデバイス。
（項目１６）
構成ビットを受信するトライステートバッファステージと、
第１セットの１個以上の選択信号に対応して１個以上の構成ビットを選択するトライステートバッファステージに連結されたデコーダと、
上記トライステートバッファステージの出力に連結し、第２セットの１個以上の選択信号に対応して上記選択された構成ビットをマルティプレクスし、ロジックデバイス出力信号を生成する１個以上のマルティプレクサステージとから成る、ロジックデバイス。
（項目１７）
上記トライステートバッファステージが夫々の構成ビット用の第１、第２、第３及び第４のトランジスタを有し、
第１と第２のトランジスタの夫々のゲートは対応する構成ビットと連結し、それらのチャンネルは電力源ＶＤＤとアース間で直列に連結されて居り、
第３と第４のトランジスタの夫々のゲートは上記デコーダで生成されたデコード信号と連結し、それらのチャンネルは電力源ＶＤＤとアース間で第１と第２のトランジスタと直列に連結されて居る、項目１６に記載のロジックデバイス。
（項目１８）
第１と第３のトランジスタがｐ-型トランジスタであり、第２と第４のトランジスタがｎ-型トランジスタである、項目１７に記載のロジックデバイス。
（項目１９）
第１と第３のトランジスタがｎ-型トランジスタであり、第２と第４のトランジスタがｐ-型トランジスタである、項目１７に記載のロジックデバイス。
（項目２０）
上記デコーダが、ＡＮＤ，ＮＡＮＤ，ＯＲ，ＮＯＲ，ＥＸＯＲ及びその組み合わせから選ばれる一種以上の論理ゲートを含むものである、項目１６に記載のロジックデバイス。
（項目２１）
上記トライステートバッファステージが１６個の構成ビットを受信するように構成され、上記デコーダが第１選択信号と第２選択信号を生成して上記１６個の構成ビットから４個の構成ビットを選択するように構成されて居る、項目１６に記載のロジックデバイス。
（項目２２）
更に、上記４個の選択された構成ビットを受信し、第３選択信号に対応して上記４個の構成ビットから更に２個を選択するように構成された第１マルティプレクサステージを含む、項目２１に記載のロジックデバイス。
（項目２３）
更に、上記２個の選択された構成ビットを受信し、第４選択信号に対応して上記２個の構成ビットから更に１個を上記ロジックデバイスの出力として選択するように構成された第２マルティプレクサステージを含む、項目２２に記載のロジックデバイス。
（項目２４）
構成ビット入力を有するルックアップテーブルを作成する工程であって、作成されたルックアップテーブルの第１ステージが上記構成ビット入力を受信するように連結されたトライステートバッファを含むものである工程と、
１個以上の選択信号を受信し、１個以上の上記構成ビット入力が上記第１ステージで選択されるように上記トライステートバッファ制御するデコーダを作成する工程とから成る、プログラマブルロジックデバイスの作成方法。
（項目２５）
上記デコーダを作成する工程が、ＡＮＤ，ＮＡＮＤ，ＯＲ，ＮＯＲ，ＥＸＯＲ及びその組み合わせから選ばれる一種以上の論理ゲートを含むデコーダを作成する工程を含むものである、項目２４に記載のプログラマブルロジックデバイスの作成方法。
（項目２６）
上記トライステートバッファを作成する工程が、２個のｐ-型と２個のｎ-型トランジスタを作成する工程を含むものである、項目２５に記載のプログラマブルロジックデバイスの作成方法。
（項目２７）
構成ビットを受信するトライステートバッファステージと、
第１セットの１個以上の選択信号に対応して１個以上の構成ビットを選択するトライステートバッファステージに連結されたデコーダと、
上記トライステートバッファステージの出力に連結し、第２セットの１個以上の選択信号に対応して上記選択された構成ビットをマルティプレクスし、ルックアップテーブル出力信号を生成する１個以上のマルティプレクサステージとから成る、ルックアップテーブル。
（項目２８）
上記トライステートバッファステージが夫々の構成ビット用の第１、第２、第３及び第４のトランジスタを有し、
第１と第２のトランジスタの夫々のゲートは対応する構成ビットと連結し、それらのチャンネルは電力源ＶＤＤとアース間で直列に連結されて居り、
第３と第４のトランジスタの夫々のゲートは上記デコーダで生成されたデコード信号と連結し、それらのチャンネルは電力源ＶＤＤとアース間で第１と第２のトランジスタと直列に連結されて居る、項目２７に記載のルックアップテーブル。
（項目２９）
第１と第３のトランジスタがｐ-型トランジスタであり、第２と第４のトランジスタがｎ-型トランジスタである、項目２８に記載のルックアップテーブル。
（項目３０）
第１と第３のトランジスタがｎ-型トランジスタであり、第２と第４のトランジスタがｐ-型トランジスタである、項目２８に記載のルックアップテーブル。
（項目３１）
上記デコーダが、ＡＮＤ，ＮＡＮＤ，ＯＲ，ＮＯＲ，ＥＸＯＲ及びその組み合わせから選ばれる一種以上の論理ゲートを含むものである、項目２７に記載のルックアップテーブル。
（項目３２）
上記トライステートバッファステージが１６個の構成ビットを受信するように構成され、上記デコーダが第１選択信号と第２選択信号を生成して上記１６個の構成ビットから４個の構成ビットを選択するように構成されて居る、項目２７に記載のルックアップテーブル。
（項目３３）
更に、上記４個の選択された構成ビットを受信し、第３選択信号に対応して上記４個の構成ビットから更に２個を選択するように構成された第１マルティプレクサステージを含む、項目３２に記載のルックアップテーブル。
（項目３４）
更に、上記２個の選択された構成ビットを受信し、第４選択信号に対応して上記２個の構成ビットから更に１個を上記ルックアップテーブルの出力として選択するように構成された第２マルティプレクサステージを含む、項目３３に記載のルックアップテーブル。
【０００９】
トライステイトドライバステージを使用するルックアップテーブルを有し、従来例のマルティプレクサを使用する従来のルックアップテーブルを有するものと比較して速度を増加し、電力消費と面積を減少するプログラマブルロジックデバイスを提出する。このプログラマブルロジックデバイスはアレイに配列された複数個の論理要素から成り、各論理要素は構成ビット入力とルックアップテーブル出力を有するステージのルックアップテーブル構成を含む。ルックアップテーブルの第１ステージは構成ビット入力を夫々受信するように連結された複数個のトライステートバッファが含まれる。論理ゲートで構成されるデコーダは１個以上のルックアップテーブル選択信号を受信し、第１ステージが構成ビット入力から１個以上を選択するためトライステートバッファへの制御信号を生成するように連結されて居る。構成ビットはルックアップテーブルのその後のマルティプレクサステージに与えられる。
【００１０】
（開示の概要）
プログラマブルロジックデバイスは行列に配列された論理要素から成り、各論理要素は２Ｎ個の構成ビット入力とルックアップテーブル出力を有するＮステージのルックアップテーブル構成を含む。ルックアップテーブルの第１ステージは２Ｎ個の構成ビット入力を夫々受信するように連結された２Ｎ個のトライステートバッファが含まれる。論理ゲートで構成されるデコーダは１個以上のルックアップテーブル選択信号を受信し、第１ステージが２Ｎ個の構成ビット入力から１個以上を選択するため２Ｎ個のトライステートバッファへの制御信号を生成するように連結されて居る。構成ビットはルックアップテーブルのその後のマルティプレクサステージに与えられる。
【発明を実施するための最良の形態】
【００１１】
この発明は、本発明の実施例を示す同伴の図面を参照すると共に、以降の記述により理解することが出来よう。
【００１２】
以上の図に於いて、同様な部品は同様な数字で示されて居る。
【００１３】
（特定の実施形態の詳細な説明）
次に、同伴の図を参照しながら、実施例によってこの発明を詳細に説明する。以下の説明に於いて、明確な理解のために特定な詳細が記述されるが、発明の実施のためにこれらの記述された特定な詳細の全部が必要なのではないことは、当業者には自明であろう。また、本発明の内容を不明確にしないため、周知のことについては詳細な記述は省略してある。さらに留意されるべきことは、本発明のテクニクはプログラマブルデバイスとか特定用途向け集積回路（ＡＳＩＣ）装置のような他の多くの種類のシステムとか電子装置に応用可能であるということである。
【００１４】
第１図は本発明にかかるプログラマブルロジックデバイス（ＰＬＤ）の一例のブロック図である。ＰＬＤ１０は二次元的行列に基づく構成であり、この構成にはチップの周囲に沿って配列された複数の入力／出力要素（ＩＯＥ）１２、デバイスに沿って行と列にまとめられた複数のロジックアレイブロック（ＬＡＢ）１４、或るＬＡＢ１４の間の列としてまとめられたランダムアクセスメモリ（ＲＡＭ）ブロック１６、デバイスに沿って列にまとめられたディジタルシグナルプロセシング（ＤＳＰ）ブロック１８、デバイスに沿ってこれも或るＬＡＢ１４間の列にまとめられた第二ＲＡＭブロック２０、及び１個以上のＭ−ＲＡＭメモリブロック２２が夫々デバイスの異なる位置に含まれて居る。
【００１５】
本発明の権利所有者であるアルテラ株式会社（Ａｌｔｅｒａ  Ｃｏｒｐｏｒａｔｉｏｎ）のＳｔｒａｔｉｘ（Ｒ）ＩとＳｔｒａｔｉｘ（Ｒ）ＩＩ  のデバイスは共に此処で開示される構成と同じ若しくは同様の構成を持つ市場で購買可能なＰＬＤの二例である。これらのＰＬＤの詳細な情報については、Ｔｈｅ  Ｓｔｒａｔｉｘ（Ｒ）  Ａｒｃｈｉｔｅｃｔｕｒｅ，Ｆｕｎｃｔｉｏｎａｌ  Ｄｅｓｃｒｉｐｔｉｏｎ，ｐａｇｅｓ  ２−１  ｔｈｒｏｕｇｈ  ２−１４０，ｆｒｏｍ  ｔｈｅ  Ａｌｔｅｒａ  Ｃｏｒｐｏｒａｔｉｏｎ，Ｊｕｌｙ，２００５（Ａｌｔｅｒａ  Ｉｎｔｅｒｎａｌ  ｄｏｃｕｍｅｎｔ  Ｎｕｍｂｅｒ  Ｓ５１００２−３．２），Ｔｈｅ  Ｓｔｒａｔｉｘ（Ｒ）  ＩＩ  Ａｒｃｈｉｔｅｃｔｕｒｅ，Ｆｕｎｃｔｉｏｎａｌ  Ｄｅｓｃｒｉｐｔｉｏｎ，ｐａｇｅｓ  ２−１０４，Ｔｈｅ  Ｓｔｒａｔｉｘ（Ｒ）ＩＩ  Ｄｅｖｉｃｅ  ｈａｎｄｂｏｏｋ，Ｖｏｌｕｍｅ  １，Ｄｅｃｅｍｂｅｒ  ２００５（Ａｌｔｅｒａ  Ｉｎｔｅｒｎａｌ  Ｄｏｃｕｍｅｎｔ  Ｎｕｍｂｅｒ  ＳＩＩ５１００２−４．０）などを参照されたい。これら文献の内容は本発明の開示に組み込まれるものとする。
【００１６】
第２図は例示されたＰＬＤ１０の中の数個のロジックアレイブロック（Ｌｏｇｉｃ  Ａｒｒａｙ  Ｂｌｏｃｋ（ＬＡＢ））のブロック図である。図に於いては、４個のＬＡＢ１４が複数本の水平（列）と鉛直（行）な接続線２４によって接続されて居る。各ＬＡＢ１４は複数の論理要素（ＬＥ）２６を含む。図示の実施例では、ＬＡＢ１４ごとに１０個のＬＥ２６が含まれて居る。この数は任意であり、ＬＡＢ１４ごとに何個のＬＥ２６があってもよい。各ＬＡＢ１４内のＬＥ２６どうしを接続する内部接続線２８も備えて居る。接続線２９は各ＬＡＢ１４のＬＥ２６を水平及び鉛直接続線２４に接続するものである。
【００１７】
第３図は本発明の論理要素（ＬＥ）２６の簡素化された図である。１６個の構成ＲＡＭ入力ビット（Ｒ０−Ｒ１５）と４個の選択信号Ａ−Ｄと結合するルックアップテーブル３０がＬＥ２６に含まれて居り、このルックアップテーブル３０は組み合わせ出力信号３２又はレジスタ３６を経由して登録出力信号３４を生成する。組み合わせ信号３２と登録出力３４を受信する出力マルティプレクサ３８が設置されて居り、選択信号４０に応じて、このマルティプレクサ３８は組み合わせ信号３２又は登録信号３４をＬＥ出力として選択する。
【００１８】
第４図は従来例のルックアップテーブル３０内のマルティプレクシング構成の図である。ルックアップテーブル３０は、選択信号Ａ，Ｂ，Ｃ，Ｄを夫々受信すうように構成された４個のステージから成る。第１ステージでは、１６個の構成ＲＡＭ入力ビット（Ｒ０−Ｒ１５）の内容が夫々インバータ５２を通して８個の第１セットの２対１マルティプレクサ４２の入力に接続されて居る。第２ステージでは、４個の２対１マルティプレクサ４２が夫々第１ステージのマルティプレクサの出力を受信するように構成されて居る。第３ステージでは同様に、２個の２対１マルティプレクサ４２が４個の前ステージのマルティプレクサの出力を受信する。最後に第４ステージでは、１個の２対１マルティプレクサ４２が２個の第３ステージのマルティプレクサの出力を受信するように組み合わされて居る。これら４個の選択信号Ａ，Ｂ，Ｃ，Ｄの状態によって、構成ＲＡＭ入力ビットＲ０−Ｒ１５の中の１個の内容がルックアップテーブル３０の出力４４に与えられる。選択信号Ａ，Ｂ，Ｃ，Ｄは、第１、第２、第３、第４ステージに夫々与えられるえられる（１６個の中の８個）、（８個の中の４個）、（４個の中の２個）、（２個の中の１個）の入力を選択するのに使用される。ステージＢとＣの後段には、その夫々の後段であるステージＣとＤを駆動するために複数個のバッファ４６が設置されてある。
【００１９】
第５図はマルティプレクサ４２の図である。マルティプレクサ４２には第１送信ゲート５４と第２送信ゲート５８とがあり、これら２個の送信ゲート５４、５８は２個のインバータ５２を通じ、夫々ＲＮとＲＮ＋１の構成ＲＡＭ信号により駆動される。双方のインバータ５２はｐ-型トランジスタとｎ-型トランジスタを有し、これらのチャンネルは電源ＶＤＤとアースの間に連結されて居る。第１インバータ５２と第２インバータ５２のｐ-型とｎ-型のトランジスタは構成ビットＲＮとＲＮ＋１とに夫々連結して居る。送信ゲート５４、５８は共にｐ-型トランジスタとｎ-型トランジスタを有する。第１送信ゲート５４に於いては、ｐ-チャンネルが選択信号（例えばＡ）に接続する一方、ｎ-チャンネルがその相補選択信号
【００２０】
【数１】
2008219883.tif 000003
に接続する。これら２個のトランジスタのソース／ドレイン端子は相互に接続されて居る。第２送信ゲート５８は、第１送信ゲート５４の相補信号に接続される。Ａがｎ-型トランジスタに接続する一方、
【００２１】
【数２】
2008219883.tif 000004
がｐ-チャンネルに接続される。ここでも、２個のトランジスタのソース／ドレイン端子は相互に接続されて居る。
【００２２】
上記のように配列することにより、選択信号がＬＯＷの場合（例えばＡ＝０，
【００２３】
【数３】
2008219883.tif 000005
）、第１送信ゲート５４の両方のトランジスタはオンとなり、入力Ｎがトランジスタの出力５９に与えられる。第２送信ゲート５８のトランジスタは両方ともオフとなり、入力Ｎ＋１の内容はトランジスタの出力５９に与えられない。選択信号の相補信号の場合（例えばＡ＝１，
【００２４】
【数４】
2008219883.tif 000006
）には、第２送信ゲート５８のトランジスタはオンとなり、第１送信ゲート５４はオンとなって、入力Ｎ＋１の内容は出力５９に与えられる。
【００２５】
マルティプレクサ４２に関しては多くの問題点がある。半導体製造技術の進歩につれてトランジスタのデザインが小型化すれば、閾値以下の漏電の問題はより深刻化する。数字６０、６２、６４で示される矢印は、ルックアップテーブル３０での各マルティプレクサ４２の第１インバータ５２、第２インバータ５６、送信ゲート５４、５８を通じての閾値以下の漏電経路を示す。加えるに、ルックアップテーブル３０のステージ間のバッファ４６内のトランジスタも、同様な漏電の問題を抱えて居る。
【００２６】
いずれのステージかに拘らず、ルックアップテーブル３０内の各マルティプレクサ４２は上記のものと同一である。記述の便宜上、第５図には只１個のマルティプレクサ４２のみ示されて居る。只、構成ビット入力Ｒ０−Ｒ１５、前段のマルティプレクサ４２からの入力、及び／或は選択入力（Ａ，Ｂ，Ｃ或はＤ）に於いて各マルティプレクサ４２は相違する。その他の面に於いては、総てのマルティプレクサ４２の運転機能は上記と同一である。
【００２７】
第６図は本発明のルックアップテーブルの図である。ルックアップテーブル６０は、構成ＲＡＭビットＲ０乃至Ｒ７を受信するように接続されたトライステートバッファステージ６２ａ，構成ＲＡＭビットＲ８乃至Ｒ１５を受信するように接続されたトライステートバッファステージ６２ｂ，バッファステージ６２ａと６２ｂとに接続されて選択信号ＡとＢをプレデコードするのに使用されるデコーダ６４、選択信号Ｃを受信するように接続された１対のマルティプレクサ４２、及び選択信号Ｄに接続された出力マルティプレクサ４２とから成る。ステージＣとＤのマルティプレクサ４２の間にはバッファ４６が設置されて居る。ルックアップテーブル６０の出力は信号６６と記述されて居る。トライステートバッファステージ６２ａと６２ｂ及びデコーダ６４とは、例えば第４図に示した従来例のルックアップテーブルに関して記述されたステージＡ及びＢと論理的に同等である。
【００２８】
ルックアップテーブル６０と第４図のルックアップテーブルとを比較すると、多くの相違が存在する。トライステートバッファステージ６２ａと６２ｂとは、インバータ５２、ステージＡとＢのマルティプレクサ４２及びステージＢの出力のバッファ４６とを置き換えるものである。従って、ステージが１個減り、装置の個数もかなり減少する。トランジスタの個数の減少により、漏電が減少し、電力のロスが減少する。従来のルックアップテーブルよりステージの個数が１個減少して居ることにより、運転も速くなる。ステージ数の減少でゲート遅延も減り、その結果、出力信号は回路内をより高速で伝搬することになる。最後に、トランジスタの個数が減少するため、ダイ上の面積乃至レイアウトが小さく出来る。このことは、比較的大きな装置となる傾向のあるインバータ５２のトランジスタの場合に顕著である。
【００２９】
第７Ａ図と第７Ｂ図は夫々本発明のルックアップテーブル６０のトライステートバッファステージ６２ａと６２ｂの論理図である。先ず第７Ａ図を参照し、バッファステージ６２ａは８個のトライステートバッファ７０に夫々連結された構成ＲＡＭビットＲ０乃至Ｒ７から成る。デコーダ６４は周知のロジックゲート（即ち、ＡＮＤ，ＮＡＮＤ，ＯＲ，ＮＯＲ，ＥＸＯＲゲート或はこれらの組み合わせ）を使用して構成された標準的なデコーダである。図示された実施例に於いては、デコーダは夫々記号７２ａと７２ｂとで示された二組の同一の制御信号を生成する。４個の信号が７２ａと７２ｂの各組に含まれる。７２ａと７２ｂの各組に於いて、異なる信号が夫々上方と下方の４個のトライステートバッファ７０に連結されて居る。即ち、Ｒ０−Ｒ３とＲ４−Ｒ７のトライステートバッファ７０は夫々信号７２ａと７２ｂに同様に結線されて居る。従って、２個の選択入力ＡとＢとの状態よって、８個のトライステートバッファ７０の中の２個が活性化され、それらに対応する構成ＲＡＭセルが選択信号Ｃによって制御されるマルティプレクサ４２へと通過される。
【００３０】
第７Ｂ図のトライステートバッファ６２ｂは、トライステートバッファ７０が夫々構成ＲＡＭセルＲ８乃至Ｒ１５に接続されて居ること以外、要素的には上記の通りである。此処に於いても、２個の選択入力ＡとＢとの状態よって、バッファ６２ｂの中の８個のトライステートバッファ７０の中の２個が活性化され、それらに対応する構成ＲＡＭセルが選択信号Ｃによって制御されるマルティプレクサ４２へと通過させられる。従って、バッファステージ６２ａと６２ｂの間から、構成ＲＡＭセルＲ０乃至Ｒ１５の中の４個の内容が選択され、選択信号Ｃによって制御されるステージのマルティプレクサ４２へと通過されられる。
【００３１】
第８図には２個の本発明のトライステートバッファ７０のトランジスタレベル図が示されて居る。各トライステートバッファ７０は２個のｐ-型トランジスタ８２、８４と２個のｎ-型トランジスタ８６、８８とを含み、これらのチャンネルは電源ＶＤＤとアース間に直列に接続されて居る。各トライステートバッファ７０に於いて、ｐ-型トランジスタ８２とｎ-型トランジスタ８８のゲートは、夫々構成ビットＲＮとＲＮ＋１とに連結して居る。その他のｐ-型トランジスタ８４とｎ-型トランジスタ８６のゲートは、７２ａと７２ｂの組からの制御信号の異なる組み合わせと連結されて居る。２個のトライステートバッファ７０の出力は，選択信号Ｃによって制御されるマルティプレクサ４２に連結されて居る。従って、トライステートバッファ６２ａと６２ｂとは、従来例のルックアップテーブル内の２個のマルティプレクサステージ（即ちステージＡ及びＢ）と論理的に均等の行動をする。
【００３２】
いずれのトライステートバッファに於いても、ｐ-型トランジスタ８４に連結されたデコーダ信号がロー（ｌｏｗ）であり、ｎ-型トランジスタ８６に連結されたデコーダ信号がハイ（ｈｉｇｈ）である場合、両方のトランジスタはオンとなり、トライステートバッファと接続する構成ＲＡＭセルの内容は次のステージへと通過させられる。例えば、ＲＮがハイであった場合、ステージＣのマルティプレクサ４２へ行く出力はローである。もしＲＮがローならば、ステージＣのマルティプレクサ４２へ行く出力はハイとなる。
【００３３】
バッファ７０が「トライステート」とされるのは、「０」、「１」、及び高インピダンス状態である「Ｚ」のいずれかの状態を取り得るからである。
【００３４】
本発明のルックアップテーブルには多くの利点が存する。その最なるものは、トランジスタの漏電の問題点改良に関することである。各トライステートバッファ７０に於いてより多く（例えば４個）のトランジスタが電源ＶＤＤとアース間に結合されるので、従来例のマルティプレクサ４２の場合より高抵抗となる。普通のインバータでは、ＰＭＯＳかＮＭＯＳかがオンされるので、インバータ内では電源ＶＤＤとアース間（経路１と経路２）で只１個のオフされたトランジスタが存在することになる。経路３にも、電源ＶＤＤとアース間にオフされたトランジスタは只１個であろう（オフされたトランジスタは送信ゲート）。しかし、トライステートバッファに於いては、オフのバッファには電源ＶＤＤとアース間（どちらがオフされたかによって経路１或は経路２）にオフされたトランジスタが３個である。経路３にはオフのトランジスタが最低２個となる。抵抗が増加すれば、漏電は減少する。４個のインバータが不要となるにつれ、デコーダ６４とトライステートバッファ７０はその製造に要する表面積も空間サイズも少なくてすむ。この不要化は、デコーダのステージが減少し、バッファに関する必要条件が最小化されたことに起因する。その結果として、与えられたサイズのＰＬＤダイに余分の論理その他の資源を実装することが可能となる。最後に、本発明のルックアップテーブルを実装するのに使用される回路構成は、与えられた製造工程と実質的に同じものである。
【００３５】
本発明の改良されたルックアップテーブル３０に於いて、多くのバッファ４６が除去されることにより、多くの利点がある。バッファ４６は現実的にはインバータであり、可成りの面積を必要とし、漏電により可成りの電力を消費する比較的大きなトランジスタを使用する。従って、バッファ４６の中の幾つかを除去することにより、ルックアップテーブル３０は小さくなり、消費電力は減少する。しかも、臨界経路でのゲート遅延数を減少し、回路の速度を改良される。
【００３６】
本発明は論理要素を有する特種なプログラマブルロジックデバイスに関して記述されたものであるが、本発明は論理機能を実施するためのルックアップテーブルを使用するどのような種類のプログラマブルロジックデバイスに於いても実施や使用が可能であることに留意されたい。例えば、本発明は、コンプレクスロジックブロックス（Ｃｏｍｐｌｅｘ  Ｌｏｇｉｃ  Ｂｌｏｃｋｓ）を基本的ロジックブロックとして含むプログラマブルゲートアレイ（ＦＰＧＡ）に使用される。尚、コンプレクスロジックブロックスに関するより詳細な情報については、Ｘｉｌｉｎｘ  Ｃｏｒｐｏｒａｔｉｏｎにより発行されたＶｉｒｔｅｘ  Ｆａｍｉｌｙ  Ｏｖｅｒｖｉｅｗ（Ｍａｒｃｈ  ２６，２００５）を参照されたい。この内容は本発明の開示に組み込まれるものとする。同様に、本発明はＡｌｔｅｒａ  Ｓｔｒａｔｉｘ  ＩＩ及びＳｔｒａｔｉｘ  Ｉの装置に夫々使用されて居るＡＬＭｓやＬＥｓを有するＰＬＤにも使用出来る。
【００３７】
更に本発明は１６個の入力を持つルックアップテーブルの場合について記述されたが、これは発明を限定するものではない。その反対であって、本発明は１６個以上若しくは以下（例えば４個，８個、３２個、６４個など）の入力を持つルックアップテーブルにも使用可能である。
【００３８】
以上の記載において、部品や工程を便宜上単数形で表現された場合であっても、当業者には複数の部品が使用されたり、工程が複数回繰り返される場合も含まれることは理解されるべきである。更に、発明は特種な実施例によって開示されたが、形式上とか細目についての変更が発明の範囲内で可能であることは当業者に理解可能であろう。例えば、本発明は各種の部品を以て実施可能であり、上記の例に限定されるものではない。本発明にはその真意とするすべての変化例が含まれるものとする。
【図面の簡単な説明】
【００３９】
【図１】第１図はＣの一例のブロック図である。
【図２】第２図は例示されたプログラマブルロジックデバイスのロジックアレイブロック（Ｌｏｇｉｃ  Ａｒｒａｙ  Ｂｌｏｃｋ（ＬＡＢ））のブロック図である。
【図３】第３図は例示されたプログラマブルロジックデバイスのロジックエレメント（Ｌｏｇｉｃ  Ｅｌｅｍｅｎｔ）の図である。
【図４】第４図は従来例のルックアップテーブル内のマルティプレクシング構成の図である。
【図５】第５図は従来例のルックアップテーブルで使用されるマルティプレクサの図である。
【図６】第６図は本発明のルックアップテーブルの図である。
【図７Ａ】第７Ａ図と第７Ｂ図は本発明のルックアップテーブルの第１ステージの図である。
【図７Ｂ】第７Ａ図と第７Ｂ図は本発明のルックアップテーブルの第１ステージの図である。
【図８】第８図は本発明のルックアップテーブルの第１ステージで使用されるトライステートバッファの図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【外国語明細書】
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