(57)【要約】【課題】ハイサイドドライバを使用することなく、ＧＮＤ基準の低圧信号によりｐ型ＭＯＳ−ＦＥＴが制御されるインバータ回路を提供する。【解決手段】インバータ回路は、ハイサイドＭＯＳ−ＦＥＴ（１２）とローサイドＭＯＳ−ＦＥＴ（１３）とが入力信号に従って一方がＯＮし他方がＯＦＦするインバータ回路において、上記入力信号のＤＣレベルをカットするＤＣレベルカット用コンデンサ（１、２）と、上記ＤＣレベルがカットされた入力信号の最小ピーク値を電源電圧の近傍の値にクリップし上記ハイサイドＭＯＳ−ＦＥＴのベースに出力する第１のトランジスタ（７）と、上記ＤＣレベルがカットされた入力信号の最大ピーク値をＧＮＤの近傍の値にクリップし上記ローサイドＭＯＳ−ＦＥＴのベースに出力する第２のトランジスタ（８）と、を備える。【選択図】図１
2008289249.tif 000002
【特許請求の範囲】
【請求項１】
ハイサイドＭＯＳ−ＦＥＴとローサイドＭＯＳ−ＦＥＴとが入力信号に従って一方がＯＮし他方がＯＦＦするインバータ回路において、
上記入力信号のＤＣレベルをカットするＤＣレベルカット用コンデンサと、
上記ＤＣレベルがカットされた入力信号の最小ピーク値を電源電圧の近傍の値にクリップし上記ハイサイドＭＯＳ−ＦＥＴのベースに出力する第１のトランジスタと、
上記ＤＣレベルがカットされた入力信号の最大ピーク値をＧＮＤの近傍の値にクリップし上記ローサイドＭＯＳ−ＦＥＴのベースに出力する第２のトランジスタと、
を備えることを特徴とするインバータ回路。
【請求項２】
ハイサイドＭＯＳ−ＦＥＴとローサイドＭＯＳ−ＦＥＴとが入力信号に従って一方がＯＮし他方がＯＦＦするインバータ回路において、
上記入力信号のＤＣレベルをカットするＤＣレベルカット用コンデンサと、
上記ＤＣレベルがカットされた入力信号の最大ピーク値を電源電圧の近傍の値にクリップし上記ハイサイドＭＯＳ−ＦＥＴのベースに出力する第１のトランジスタと、
上記ＤＣレベルがカットされた入力信号の最小ピーク値をＧＮＤの近傍の値にクリップし上記ローサイドＭＯＳ−ＦＥＴのベースに出力する第２のトランジスタと、
上記第１のトランジスタとエミッタフォロア型のプッシュプル回路を構成する第３のトランジスタと、
上記第２のトランジスタとエミッタフォロア型のプッシュプル回路を構成する第４のトランジスタと、
を備えることを特徴とするインバータ回路。
【請求項３】
上記第１のトランジスタの出力側に上記ハイサイドＭＯＳ−ＦＥＴのベースと並列に、且つ上記第２のトランジスタの出力側に上記ローサイドＭＯＳ−ＦＥＴのベースと並列に接続された抵抗を備えることを特徴とする請求項１または２に記載のインバータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、低耐圧のスイッチング素子を用いた広い電圧入力に対応するフルブリッジ型インバータ回路に関するものである。
【背景技術】
【０００２】
インバータ回路は、交流／直流変換や直流／直流変換に用いられるスイッチング回路や交流出力回路などとして用いられ、特に近年需要の伸びている放電管点灯用のインバータとしても有用である。
ところで、近年の電源に要求される内容は小型化や高効率化であり、そのため益々スイッチング化が進み、インバータ回路の需要が増えている。特に、２００Ｖ以下で大電流を扱う回路では、専らスイッチング素子としてＭＯＳ−ＦＥＴが使用されている。
また、インバータ動作部をフルブリッジ回路とする場合、高圧側ＭＯＳ−ＦＥＴの制御には専用ＩＣのハイサイドドライバを用いることが一般的である（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開２００３−１６８５８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、高耐圧大電流に対応するスイッチング素子はコストが高いし、ＭＯＳ−ＦＥＴはゲート−ソース間の電圧でスイッチング制御を行うが、高耐圧品であってもゲート−ソース間の定格電圧は２０〜３０Ｖ程度と低いという問題がある。
また、ハイサイドドライバを使用すると、ハイサイドドライバが高価であるので安価なインバータを構成することができないという問題がある。
また、フルブリッジ回路では、同極のＰ型ＭＯＳ−ＦＥＴとＮ型ＭＯＳ−ＦＥＴが同時にＯＮした際の貫通電流が発生する可能性があるという問題がある。
【０００５】
この発明の目的は、ハイサイドドライバを使用することなく、ＧＮＤ基準の低圧信号によりｐ型ＭＯＳ−ＦＥＴが制御されるインバータ回路を提供することである。
【課題を解決するための手段】
【０００６】
この発明に係るインバータ回路は、ハイサイドＭＯＳ−ＦＥＴとローサイドＭＯＳ−ＦＥＴとが入力信号に従って一方がＯＮし他方がＯＦＦするインバータ回路において、上記入力信号のＤＣレベルをカットするＤＣレベルカット用コンデンサと、上記ＤＣレベルがカットされた入力信号の最小ピーク値を電源電圧の近傍の値にクリップし上記ハイサイドＭＯＳ−ＦＥＴのベースに出力する第１のトランジスタと、上記ＤＣレベルがカットされた入力信号の最大ピーク値をＧＮＤの近傍の値にクリップし上記ローサイドＭＯＳ−ＦＥＴのベースに出力する第２のトランジスタと、を備える。
【発明の効果】
【０００７】
この発明に係るインバータ回路の効果は、ハイサイドドライバを用いずに、汎用の安価なマイコン、汎用ロジックなどを用いたブリッジ回路で構成することができることである。
【発明を実施するための最良の形態】
【０００８】
実施の形態１．
図１は、この発明に係る実施の形態１によるインバータ回路の回路図である。
この発明に係る実施の形態１によるインバータ回路は、ソースに電源、ドレインに出力端子が接続されたハイサイド側のｐ型ＭＯＳ−ＦＥＴ１２、ソースにＧＮＤ、ドレインに出力端子が接続されたローサイド側のｎ型ＭＯＳ−ＦＥＴ１３、ｐ型ＭＯＳ−ＦＥＴ１２のゲートに接続されたゲート抵抗１０、ｎ型ＭＯＳ−ＦＥＴ１３のゲートに接続されたゲート抵抗１１、エミッタに電源、コレクタにゲート抵抗１０が接続された第１のトランジスタとしてのｐｎｐトランジスタ７、エミッタにＧＮＤ、コレクタにゲート抵抗１１が接続された第２のトランジスタとしてのｎｐｎトランジスタ８、ｐｎｐトランジスタ７のコレクタとｎｐｎトランジスタ８のコレクタとの間を接続するデッドタイム生成抵抗９を備える。
【０００９】
また、この発明に係る実施の形態１によるインバータ回路は、ｐｎｐトランジスタ７のベースと入力端子を接続するＤＣレベルカット用コンデンサ１、ｎｐｎトランジスタ８のベースと入力端子を接続するＤＣレベルカット用コンデンサ２、ｐｎｐトランジスタ７のベースを電源でプルアップする抵抗３、ｐｎｐトランジスタ７のベースをＧＮＤでプルダウンする抵抗４、ｎｐｎトランジスタ８のベースを電源でプルアップする抵抗５、ｎｐｎトランジスタ８のベースをＧＮＤでプルダウンする抵抗６を備える。
【００１０】
なお、ゲート抵抗１０、ゲート抵抗１１、ｐｎｐトランジスタ７、ｎｐｎトランジスタ８、デッドタイム生成抵抗９、ＤＣレベルカット用コンデンサ１、ＤＣレベルカット用コンデンサ２、抵抗３、４、５、６をまとめてゲート制御回路５０と称す。
【００１１】
次に、この発明に係る実施の形態１によるインバータ回路の動作を説明する。図２は、この発明に係る実施の形態１によるインバータ回路の動作を説明するためのタイミングチャートである。なお、図２では、ｐｎｐトランジスタ７およびｎｐｎトランジスタ８のコレクタ−エミッタ間飽和電圧、ｐ型ＭＯＳ−ＦＥＴ１２およびｎ型ＭＯＳ−ＦＥＴ１３のオン抵抗は無視している。
入力端子に供給される信号は、汎用の安価なマイコン、汎用ロジックなどから供給される。そして、入力端子に供給される入力信号は、図２（ａ）に示すように電圧がＧＮＤと電圧レベルＳＶＣＣとの間で変化する信号である。入力信号のＤＣ成分は、ＤＣレベルカット用コンデンサ１、２によりカットされ、ｐｎｐトランジスタ７とｎｐｎトランジスタ８のベースにはＡＣ成分だけ供給される。
【００１２】
供給されたＡＣ成分は、それぞれｐｎｐトランジスタ７とｎｐｎトランジスタ８のエミッタ−ベース間寄生ダイオードによってクリップされる。このとき、ｐｎｐトランジスタ７のベース電圧は、図２（ｂ）に示すように、最小ピーク値が電源電圧ＶＣＣからエミッタ−ベース間飽和電圧分だけＧＮＤ側へシフトした電圧となる。また、ｎｐｎトランジスタ８のベース電圧は、図２（ｃ）に示すように、最大ピーク値がＧＮＤからエミッタ−ベース間飽和電圧分だけＶＣＣ側へシフトした電圧となる。
この電圧がｐｎｐトランジスタ７とｎｐｎトランジスタ８のベースに供給される。
【００１３】
なお、入力停止時など入力信号にｐｎｐトランジスタ７またはｎｐｎトランジスタ８のベース−エミッタ間飽和電圧以上のＡＣ成分が含まれない場合に、ｐｎｐトランジスタ７およびｎｐｎトランジスタ８がＯＮしないように、電源電圧ＶＣＣの分圧がそれぞれｐｎｐトランジスタ７およびｎｐｎトランジスタ８のベース−エミッタ間飽和電圧を超えないように抵抗３、４、５、６の値を選択する必要がある。
【００１４】
ｐｎｐトランジスタ７とｎｐｎトランジスタ８は、それぞれベースに入力された信号によって交互にＯＮ／ＯＦＦし、ｐｎｐトランジスタ７とｎｐｎトランジスタ８のコレクタ−エミッタ間飽和電圧を無視すれば、ゲート抵抗１０、１１を介してｐ型ＭＯＳ−ＦＥＴ１２とｎ型ＭＯＳ−ＦＥＴ１３のゲートに電圧が電源電圧ＶＣＣとＧＮＤ間で変化するパルス状の信号が供給される。
但し、デッドタイム生成抵抗９によってｐ型ＭＯＳ−ＦＥＴ１２とｎ型ＭＯＳ−ＦＥＴ１３のゲート電圧は、図２（ｄ）と図２（ｅ）に示すように、それぞれ立ち下がり時間と立ち上がり時間が遅延される。
このようにｐ型ＭＯＳ−ＦＥＴ１２とｎ型ＭＯＳ−ＦＥＴ１３のＯＮタイミングが少々ずれることより貫通電流の発生を防止することができる。
【００１５】
ｐ型ＭＯＳ−ＦＥＴ１２とｎ型ＭＯＳ−ＦＥＴ１３は、図２（ｄ）、図２（ｅ）に示すゲート電圧によってＯＮ／ＯＦＦされ、出力端子からの出力は、図２（ｆ）に示すように、図２（ａ）に示す入力と同相となる。
【００１６】
このように実施の形態１によるインバータ回路は、入力信号の電圧レベルＳＶＣＣと電源電圧ＶＣＣが使用するｐ型ＭＯＳ−ＦＥＴ１２およびｎ型ＭＯＳ−ＦＥＴ１３のゲート−ソース間の定格電圧以内である場合に有用な方法である。
なお、図１に記入した抵抗値は入力信号の電圧レベルＳＶＣＣと電源電圧ＶＣＣが共に１２Ｖのとき上記条件を満たす一例の値である。
【００１７】
また、ｐｎｐトランジスタ７およびｎｐｎトランジスタ８とｐ型ＭＯＳ−ＦＥＴ１２およびｎ型ＭＯＳ−ＦＥＴ１３間の信号パターン長が長くなる場合、パターンの寄生インダクタによる影響で高速スイッチングが難しくなる為、ｐ型ＭＯＳ−ＦＥＴ１２のゲートの直近の信号パターンを電源でプルアップ、ｎ型ＭＯＳ−ＦＥＴ１３のゲートの直近の信号パターンをＧＮＤでプルダウンすることで寄生インダクタの影響を軽減し、より安定にスイッチングを行うことができる。
【００１８】
この発明に係る実施の形態１によるインバータ回路は、ハイサイドドライバを用いずに、汎用の安価なマイコン、汎用ロジックなどを用いたブリッジ回路で構成することができる。
【００１９】
実施の形態２．
図３は、この発明に係る実施の形態２によるインバータ回路の回路図である。
この発明に係る実施の形態２によるインバータ回路は、ソースに電源、ドレインに出力端子が接続されたｐ型ＭＯＳ−ＦＥＴ３１、ソースにＧＮＤ、ドレインに出力端子が接続されたｎ型ＭＯＳ−ＦＥＴ３２、ｐ型ＭＯＳ−ＦＥＴ３１のゲートに接続されたゲート抵抗２９、ｎ型ＭＯＳ−ＦＥＴ３２のゲートに接続されたゲート抵抗３０、コレクタに電源、エミッタにゲート抵抗２９が接続された第１のトランジスタとしてのｎｐｎトランジスタ２２、エミッタにデッドタイム生成抵抗２６を介してゲート抵抗２９、コレクタにＧＮＤが接続された第３のトランジスタとしてのｐｎｐトランジスタ２３、コレクタに電源、エミッタにデッドタイム生成抵抗２７を介してゲート抵抗３０が接続された第４のトランジスタとしてのｎｐｎトランジスタ２４、エミッタにゲート抵抗３０、コレクタにＧＮＤが接続された第２のトランジスタとしてのｐｎｐトランジスタ２５、ｎｐｎトランジスタ２２のエミッタとｐｎｐトランジスタ２５のエミッタを接続するデッドタイム生成コンデンサ２８を備える。
【００２０】
また、この発明に係る実施の形態２によるインバータ回路は、ｎｐｎトランジスタ２２およびｐｎｐトランジスタ２３のベースと入力端子を接続するＤＣレベルカット用コンデンサ１４、ｎｐｎトランジスタ２４およびｐｎｐトランジスタ２５のベースと入力端子を接続するＤＣレベルカット用コンデンサ１５、ｎｐｎトランジスタ２２およびｐｎｐトランジスタ２３のベースを電源でプルアップする抵抗１８、ｎｐｎトランジスタ２２およびｐｎｐトランジスタ２３のベースをＧＮＤでプルダウンする抵抗１９、ｎｐｎトランジスタ２４およびｐｎｐトランジスタ２５のベースを電源でプルアップする抵抗２０、ｎｐｎトランジスタ２４およびｐｎｐトランジスタ２５のベースをＧＮＤでプルダウンする抵抗２１、ｎｐｎトランジスタ２２およびｐｎｐトランジスタ２３のベースの電圧が所定の電圧以下にならないようにカットするツェナーダイオード１６、ｎｐｎトランジスタ２４およびｐｎｐトランジスタ２５のベースの電圧が所定の電圧以上にならないようにカットするツェナーダイオード１７を備える。
【００２１】
次に、この発明に係る実施の形態２によるインバータ回路の動作を説明する。図４は、この発明に係る実施の形態２によるインバータ回路の動作を説明するためのタイミングチャートである。なお、図４では、ｎｐｎトランジスタ２２、ｐｎｐトランジスタ２３、ｎｐｎトランジスタ２４およびｐｎｐトランジスタ２５のコレクタ−エミッタ間飽和電圧、ｐ型ＭＯＳ−ＦＥＴ３１およびｎ型ＭＯＳ−ＦＥＴ３２のオン抵抗は無視している。
【００２２】
入力端子に供給される信号は、汎用の安価なマイコン、汎用ロジックなどから供給される。そして、入力端子に供給される入力信号は、図４（ａ）に示すように、電圧がＧＮＤと電圧レベルＳＶＣＣとの間で変化する信号である。入力信号のＤＣ成分は、ＤＣレベルカット用コンデンサ１４、１５によりカットされる。
【００２３】
なお、入力信号の電圧レベルＳＶＣＣは、ツェナーダイオード１６、１７のツェナー電圧Ｖｚを超えているとして以下説明する。
また、入力信号にｐ型ＭＯＳ−ＦＥＴ３１およびｎ型ＭＯＳ−ＦＥＴ３２のオン電圧以上のＡＣ成分が含まれない場合に、ｐ型ＭＯＳ−ＦＥＴ３１およびｎ型ＭＯＳ−ＦＥＴ３２がＯＮしないように、電源電圧ＶＣＣの分圧がそれぞれｐ型ＭＯＳ−ＦＥＴ３１およびｎ型ＭＯＳ−ＦＥＴ３２のオン電圧を超えないように抵抗１８、１９、２０、２１の値を選択する必要がある。
【００２４】
そして、入力端子より供給された信号のＡＣ成分は、ｎｐｎトランジスタ２２のベース−コレクタ間寄生ダイオードによって、ＡＣ成分の最大ピーク値が電源電圧ＶＣＣよりｎｐｎトランジスタ２２のベース−コレクタ間寄生ダイオードの順方向電圧降下分だけシフトした電圧にクリップされ、電源電圧ＶＣＣよりツェナーダイオード１６のツェナー電圧Ｖｚ分以上低圧の部分はカットされて、ｎｐｎトランジスタ２２およびｐｎｐトランジスタ２３のベースに入力される。
【００２５】
また、入力端子より供給された信号のＡＣ成分は、ｐｎｐトランジスタ２５のベース−コレクタ間寄生ダイオードによって、ＡＣ成分の最小ピーク値がＧＮＤよりｐｎｐトランジスタ２５のベース−コレクタ間寄生ダイオードの順方向電圧降下分だけシフトした電圧にクリップされ、ＧＮＤよりツェナーダイオード１７のツェナー電圧Ｖｚ分以上高圧の部分はカットされて、ｎｐｎトランジスタ２４およびｐｎｐトランジスタ２５のベースに入力される。
【００２６】
ｎｐｎトランジスタ２２およびｐｎｐトランジスタ２３のベースに信号が供給されると、ｎｐｎトランジスタ２２とｐｎｐトランジスタ２３で構成されるエミッタフォロワ型のプッシュプル回路によってバッファリングされ、ゲート抵抗２９を介してｐ型ＭＯＳ−ＦＥＴ３１のゲートに供給される。
【００２７】
また、ｎｐｎトランジスタ２４およびｐｎｐトランジスタ２５のベースに信号が供給されると、ｎｐｎトランジスタ２４とｐｎｐトランジスタ２５で構成されるエミッタフォロワ型のプッシュプル回路によってバッファリングされ、ゲート抵抗３０を介してｎ型ＭＯＳ−ＦＥＴ３２のゲートに供給される。
【００２８】
ｐ型ＭＯＳ−ＦＥＴ３１とｎ型ＭＯＳ−ＦＥＴ３２は、それぞれ図４（ｄ）と図４（ｅ）に示すゲート電圧によって駆動されてＯＮ／ＯＦＦされるので、出力端子からの出力は、図４（ｆ）に示すように、図４（ａ）に示す入力と逆相となる。
【００２９】
このように実施の形態２によるインバータ回路は、入力信号の電圧レベルＳＶＣＣまたは電源電圧ＶＣＣの一方、または双方が使用するＭＯＳ−ＦＥＴのゲート−ソース間の定格電圧を超える場合に対応することができる。
入力信号がツェナー電圧Ｖｚを超える振幅の矩形波の場合、ツェナー電圧Ｖｚを１２Ｖとすれば、ＭＯＳ−ＦＥＴにはソースを基準に１０Ｖ程度の信号が供給され、多くのＭＯＳ−ＦＥＴに対してオン抵抗が少なく、ゲート−ソース間の定格電圧に対してもマージンをもって制御できる。
【００３０】
デッドタイム生成抵抗２６、２７を備えることで、ｐ型ＭＯＳ−ＦＥＴ３１とｎ型ＭＯＳ−ＦＥＴ３２のゲート電圧はそれぞれ立ち下がり時間と立ち上がり時間が遅延され、ｐ型ＭＯＳ−ＦＥＴ３１とｎ型ＭＯＳ−ＦＥＴ３２のＯＮタイミングが少々ずれることにより貫通電流の発生を防止することができる。
【００３１】
また、デッドタイム生成コンデンサ２８を備えることで、一方のＭＯＳ−ＦＥＴのＯＮ信号によって過渡的に他方のＭＯＳ−ＦＥＴのＯＦＦ信号を得られるので、より確実にデッドタイムを確保することができる。
【００３２】
なお、図３中に示す抵抗値は電源電圧ＶＣＣが２４Ｖ、入力信号の電圧レベルＳＶＣＣが１２Ｖのときに上記条件を満たす一例の値である。
【００３３】
また、ｎｐｎトランジスタ２２、ｐｎｐトランジスタ２３、ｎｐｎトランジスタ２４およびｐｎｐトランジスタ２５とｐ型ＭＯＳ−ＦＥＴ３１およびｎ型ＭＯＳ−ＦＥＴ３２間の信号パターン長が長くなる場合、パターンの寄生インダクタによる影響で高速スイッチングが難しくなる為、ｐ型ＭＯＳ−ＦＥＴ３１およびｎ型ＭＯＳ−ＦＥＴ３２のゲートに直近の信号パターンをそれぞれ電源電圧ＶＣＣでプルアップ、ＧＮＤでプルダウンすることで寄生インダクタの影響を軽減し、より安定にスイッチングを行うことができる。
【００３４】
実施の形態３．
図５は、この発明に係る実施の形態３によるインバータ回路を適用した放電管点灯用のインバータの構成図である。
この発明に係る実施の形態３によるインバータは、間欠点灯によるバースト調光を行う放電管点灯用のインバータであり、昇圧トランス４１を駆動するインバータ回路４２と、インバータ回路４２に供給する電源を生成する降圧チョッパ回路４３を備える。
インバータ回路４２は、ＭＯＳ−ＦＥＴ３７、３８、３９、４０から構成されるフルブリッジ回路４４と、フルブリッジ回路４４を制御する２つのゲート制御回路５０とから構成される。
ゲート制御回路５０は、実施の形態１または実施の形態２によるゲート制御回路と同様である。ゲート制御回路５０には、デューティ５０％の連続矩形波信号が入力信号として入力される。
降圧チョッパ回路４３は、汎用ＰＷＭ制御ＩＣ４５により制御されている。そして、降圧チョッパ回路４３のＭＯＳ−ＦＥＴ３３に、降圧チョッパ回路４３の出力を定電圧化するための１００ｋＨｚ〜５００ｋＨｚ程度の信号と、バースト用の１００Ｈｚ〜１ｋＨｚ程度の信号の論理積を印加する。
また、ＭＯＳ−ＦＥＴ３３を制御する信号と、ＭＯＳ−ＦＥＴ３７、３８、３９、４０の制御信号との同期がとられている。このようにすることでスイッチング時のオーバーシュートやアンダーシュートが軽減できる。
なお、汎用ＰＷＭ制御ＩＣ４５のフィードバック信号を放電管の電流値で生成すれば、放電管点灯に適した構成とすることができる。
【００３５】
このように汎用ＰＷＭ制御ＩＣ４５を用いた降圧チョッパ回路４３と併せてインバータ回路４２を用いることにより広い入力電源電圧に対応した高効率のインバータ回路を実現することができる。
また、フルブリッジ回路４４を構成することで、ＭＯＳ−ＦＥＴ１素子あたりに要求されるドレイン−ソース間電圧を抑えることができる。
【図面の簡単な説明】
【００３６】
【図１】この発明に係る実施の形態１によるインバータ回路の回路図である。
【図２】この発明に係る実施の形態１によるインバータ回路の動作を説明するためのタイミングチャートである。
【図３】この発明に係る実施の形態２によるインバータ回路の回路図である。
【図４】この発明に係る実施の形態２によるインバータ回路の動作を説明するためのタイミングチャートである。
【図５】この発明に係る実施の形態３によるインバータ回路を適用した放電管点灯用のインバータの構成図である。
【符号の説明】
【００３７】
１、２、１４、１５  ＤＣレベルカット用コンデンサ、３、４、５、６、１８、１９、２０、２１  抵抗、７、２３、２５  ｐｎｐトランジスタ、８、２２、２４  ｎｐｎトランジスタ、９、２６、２７  デッドタイム生成抵抗、１０、１１、２９、３０  ゲート抵抗、１２、３１、３３、３７、３９  ｐ型ＭＯＳ−ＦＥＴ、１３、３２、３８、４０  ｎ型ＭＯＳ−ＦＥＴ、１６、１７  ツェナーダイオード、２８  デッドタイム生成コンデンサ、４１  昇圧トランス、４２  インバータ回路、４３  降圧チョッパ回路、４４  フルブリッジ回路、４５  汎用ＰＷＭ制御ＩＣ、５０  ゲート制御回路。
【図１】
2008289249.tif 000003
【図２】
2008289249.tif 000004
【図３】
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【図４】
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【図５】
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