(57)【要約】【課題】Ａ−Ｄ変換を提供すること。【解決手段】高い周波数信号のＡ−Ｄ変換に関する改善を開示する。複数のＡ−Ｄ変換器（ＡＤＣ）と分布サンプリング・システム（分布ＳＳ）の使用によって達成される。この組合せによって従来デバイスの使用が可能になり、非常に高い周波数の正確なサンプリングも可能になる。分布ＳＳは、複数のサンプリングに複数のＡＤＣを使用して複数のサンプリングを行い、各サンプリングは一定時間量だけ連続してずれている。各ＡＤＣはＣＰＵを有する。デジタル出力値はすべて同じまたは異なる周波数でのサンプリング結果とすることができる。分布ＳＳの型には、直列接続の複数の細長い配線パターン、直列接続の複数のインバータ対、特定誘電率材料デバイス、及びシーケンサ又はマルチプライヤがある。また、可変サイズ・アパーチャ・ウィンドウ（ＶＳＡＷ）を含み、サンプル・パルスの幅が可変クロック機構により制御される。【選択図】図１３
2008271531.tif 000002
【特許請求の範囲】
【請求項１】
アナログ−デジタル変換器（ＡＤＣ）システムであって、
入力信号ラインと、
入力サンプリング・スイッチと、
サンプル・ホールド・コンデンサと、
可変アパーチャ・クロック部と、
カウンタと、
電圧制御発振器と
を備えることを特徴とするアナログ−デジタル変換器（ＡＤＣ）システム。
【請求項２】
前記サンプル・ホールド・コンデンサは、前記電圧制御発振器を制御することを特徴とする請求項１に記載のＡＤＣシステム。
【請求項３】
前記可変アパーチャ・クロック部は、抵抗器−コンデンサ微分器を備えることを特徴とする請求項１に記載のＡＤＣシステム。
【請求項４】
前記システムは、中央処理装置（ＣＰＵ）をさらに備えることを特徴とする請求項１に記載のＡＤＣシステム。
【請求項５】
前記入力サンプリング・スイッチは、前記可変アパーチャ・クロック部を通して前記ＣＰＵによって制御されることを特徴とする請求項４に記載のＡＤＣシステム。
【請求項６】
前記ＣＰＵおよび前記可変アパーチャ・クロック部は、サンプリング期間のパルス幅を変えることを特徴とする請求項４に記載のＡＤＣシステム。
【請求項７】
前記可変アパーチャ・クロック部は、電圧制御抵抗器およびコンデンサを備えることを特徴とする請求項１に記載のＡＤＣシステム。
【請求項８】
アナログ−デジタル変換器（ＡＤＣ）システムを使用する方法であって、
入力サンプリング・スイッチを設けること、
中央処理装置（ＣＰＵ）を設けること、
電圧制御発振器を設けること、
可変アパーチャ・クロック部を設けること、
前記ＣＰＵによってサンプリング・パルスを生成すること、および
前記可変アパーチャ・クロック部によって前記サンプリング・パルスから微分パルスを形成すること
を含むことを特徴とする方法。
【請求項９】
前記可変アパーチャ・クロック部は、抵抗器−コンデンサ微分器を備えることを特徴とする請求項８に記載の方法。
【請求項１０】
前記可変アパーチャ・クロック部は、
電圧制御抵抗器、および
コンデンサを
備えることを特徴とする請求項８に記載の方法。
【請求項１１】
前記可変アパーチャ・クロック部は、前記入力サンプリング・スイッチの可変速度アパーチャ・ウィンドウを生成することを特徴とする請求項８に記載の方法。
【請求項１２】
前記可変アパーチャ・クロック部は、サンプリング期間のパルス幅を変えることを特徴とする請求項８に記載の方法。
【請求項１３】
前記可変アパーチャ・クロック部は、前記入力サンプリング・スイッチのアパーチャ・ウィンドウ・サイズを制御することを特徴とする請求項８に記載の方法。
【請求項１４】
入力アナログ信号をサンプリングする方法であって、
分布サンプリング・システムを通してタイミング信号を送ること、
複数のアナログ−デジタル変換器（ＡＤＣ）の少なくとも１つに対して、可変アパーチャ・クロック部によって、サンプリング・パルスから微分パルスを形成すること、
前記複数のＡＤＣをそれぞれ使用して入力アナログ信号を複数回サンプリングすること、および
前記入力アナログ信号サンプリングの各々を組み合わせ、一連の連続したデジタル出力値を形成すること
を備えることを特徴とする方法。
【請求項１５】
中央処理装置（ＣＰＵ）をさらに備えることを特徴とする請求項１４に記載の方法。
【請求項１６】
前記可変アパーチャ・クロック部は、抵抗器−コンデンサ微分器を備えることを特徴とする請求項１４に記載の方法。
【請求項１７】
前記可変アパーチャ・クロック部は、
電圧制御抵抗器、および
コンデンサ
を備えることを特徴とする請求項１５に記載の方法。
【請求項１８】
前記ＣＰＵは、前記電圧制御抵抗器の電圧を制御することを特徴とする請求項１７に記載の方法。
【請求項１９】
前記可変アパーチャ・クロック部は、サンプリング期間のパルス幅を変えることを特徴とする請求項１４に記載の方法。
【請求項２０】
前記可変アパーチャ・クロック部は、入力サンプリング・スイッチのアパーチャ・ウィンドウ・サイズを制御することを特徴とする請求項１４に記載の方法。
【請求項２１】
前記微分パルスは、前記サンプリング・パルスよりも短いことを特徴とする請求項１４に記載の方法。
【請求項２２】
前記微分パルスは、入力サンプリング・スイッチの、より小さなアパーチャ・ウィンドウ・サイズを生じさせることを特徴とする請求項１４に記載の方法。
【請求項２３】
前記分布サンプリング・システムは、連続的にタイミング調整されたサンプリングの各々が、先行する最後のサンプリングからある量の時間だけずれているように、前記入力アナログ信号の前記連続的にタイミング調整されたサンプリングを行うことを特徴とする請求項１４に記載の方法。
【請求項２４】
前記複数のＡＤＣの各々は、所定のサンプリング速度でサンプリングすることができ、さらに、
前記方法は、基本的に、前記所定のサンプリング速度にＡＤＣの総数を掛けた速度でサンプリングすることができる単一のＡＤＣを使用するのと同じ出力を生成すること
を特徴とする請求項１４に記載の方法。
【請求項２５】
前記分布サンプリング・システムは、
複数の導電性配線パターンの各々の間に接合点を形成するように互いに直列に電気的に接続された前記複数の導電性配線パターンと、
それぞれ前記タイミング信号による、前記接合点の各々からの複数の連続したサンプリング・プロンプトと
を備えることを特徴とする請求項１４に記載の方法。
【請求項２６】
前記分布サンプリング・システムは、
複数のインバータ対の各々の間に接合点を形成するように互いに直列に電気的に接続された前記複数のインバータ対と、
それぞれ前記タイミング信号による、前記接合点の各々からの複数の連続したサンプリング・プロンプトと
を備えることを特徴とする請求項１４に記載の方法。
【請求項２７】
前記分布サンプリング・システムは、
特定誘電率材料で構成されたデバイスと、
前記デバイスに沿った複数の等間隔点の各々からの複数の連続したサンプリング・プロンプトと
を備えることを特徴とする請求項１４に記載の方法。
【請求項２８】
前記分布サンプリング・システムは、
複数のトリガで構成されたシーケンサ・デバイスであって、前記複数のトリガが前記複数のＡＤＣにそれぞれ接続されているシーケンサ・デバイスと、
前記シーケンサ・デバイスに送り込まれるタイミング信号であって、複数のパルスに増加されるタイミング信号と
を備え、
前記複数のパルスの各々が前記複数のトリガの各々にそれぞれ対応することを特徴とする請求項１４に記載の方法。
【請求項２９】
前記入力アナログ信号サンプリングの各々は、一定周波数の入力アナログ信号から得られることを特徴とする請求項１４に記載の方法。
【請求項３０】
前記入力アナログ信号サンプリングの各々は、可変周波数の入力アナログ信号から得られることを特徴とする請求項１４に記載の方法。
【請求項３１】
アナログ−デジタル変換器（ＡＤＣ）のサンプリング速度を高める方法であって、
入力サンプリング・スイッチを設けること、
可変アパーチャ・クロックを設けること、
中央処理装置（ＣＰＵ）によってサンプリング・パルス幅を生成すること、および
前記サンプリング・パルスを変更し、前記ＡＤＣのサンプリング期間の微分パルス幅を形成すること
を備えることを特徴とする方法。
【請求項３２】
前記微分パルス幅は、前記サンプリング・パルス幅よりも狭いことを特徴とする請求項３１に記載の方法。
【請求項３３】
前記狭くされた微分パルス幅は、前記ＡＤＣのサンプリング速度の増加を生じさせることを特徴とする請求項３２に記載の方法。
【請求項３４】
前記可変アパーチャ・クロック部は、抵抗器−コンデンサ微分器を備えることを特徴とする請求項３１に記載の方法。
【請求項３５】
前記可変アパーチャ・クロック部は、
電圧制御抵抗器、および
コンデンサ
を備えることを特徴とする請求項３１に記載の方法。
【請求項３６】
アナログ−デジタル変換器（ＡＤＣ）回路であって、
電圧制御発振器（ＶＣＯ）と、
カウンタと、
基準周波数供給源と、
入力信号供給源と、
ＸＯＲゲートと
を備えることを特徴とするアナログ−デジタル変換器（ＡＤＣ）回路。
【請求項３７】
中央処理装置（ＣＰＵ）への接続をさらに備えることを特徴とする請求項３６に記載の回路。
【請求項３８】
前記ＶＣＯの出力は、前記カウンタに入ることを特徴とする請求項３７に記載の回路。
【請求項３９】
前記出力は、前記ゲートによって前記基準周波数と比較されることを特徴とする請求項３８に記載の回路。
【請求項４０】
前記ＣＰＵは、前記カウンタのリセットを制御することを特徴とする請求項３７に記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンピュータおよびコンピュータプロセッサの分野に関し、より詳細には、アナログ−デジタル変換器（ＡＤＣ）に関する。
【背景技術】
【０００２】
アナログ−デジタル変換器（ＡＤＣ）は、連続的な信号を離散的なデジタル数（discrete digital numbers）に変換する電子回路である。一般に、ＡＤＣは、入力アナログ信号をデジタル数に変換する電子デバイスである。
【０００３】
アナログ信号は、時間に関して連続的であり、これをデジタル値の流れに変換することが必要である。したがって、アナログ信号から新しいデジタル値がサンプリングされる速度を確定することが必要である。この新しい値の速度は、変換器のサンプリング速度（sampling rate）またはサンプリング周波数（sampling frequency）と呼ばれ、一般に、１秒当たりのサンプルの数（ｓｐｓ）として報告される。
【０００４】
連続的に変化する帯域の制限された信号が、時間間隔Ｔすなわちサンプリング（標本抽出）時間でサンプリングされ、測定保存される。それから、離散した時間の値から補間式によって元の信号を正確に再現することができる。しかし、この再現（reproduction）は、サンプリング速度が信号の最高周波数の２倍よりも高い場合に可能なだけである。このことは、シャノン−ナイキストのサンプリング理論と呼ばれることがある。実際のＡＤＣは瞬時変換を行うことができないので、入力値は、変換器が変換を行う変換時間と呼ばれる時間の間、必ず一定に保たれなければならない。
【０００５】
アナログ信号を非常に高い周波数（very high frequencies）で、例えば数ギガ・ヘルツ（ＧＨｚ）の範囲で、集積回路内でサンプリングできることがしばしば望ましい。しかし、ある特定の型のＩＣは、比較的低い周波数で、例えば１〜２ＧＨｚ以下の範囲でしか信号をサンプリングすることができない比較的古い半導体製造および材料技術を用いて作られている。
【０００６】
図１は、現在当技術分野で知られているようなアナログ−デジタル（Ａ−Ｄ）サンプリング・システム１００の例の図である。チップ１０１の中にＡ−Ｄブロック１０２が埋め込まれている。Ａ−Ｄブロック１０２は、一般に、データ出力１０５（これは、必ずしも並列バスである必要はない）、および入力信号１０３をサンプリングするために使用されるサンプリング周波数制御１０４を有する。入力成分の最高周波数成分はｆｉであり、フーリエ変換（ＦＴ）または高速フーリエ変換（ＦＦＴ）などの機能に対応するサンプリングのために、サンプリング周波数ｆｓは、ｆｉの周波数の少なくとも２倍、好ましくはｆｉの周波数の２．２倍でなければならない。したがって、所望の入力周波数ｆｉが１０ＧＨｚの範囲にある場合には、チップは、ナイキスト周波数に基づいて、ほぼ２０〜２２ＧＨｚでサンプリング周波数ｆｓをクロックさせることができなければならない。そのような高いサンプリング周波数のチップを作ることはいっそう高価になり、そのようなチップのアーキテクチャは、ＣＰＵ、メモリなどのような大きなデータ機能（data functions）をそのようなチップに埋め込むことを可能にしない。
【０００７】
いくつかのアナログ−デジタル変換方法が知られている。図１Ａは、ＡＤＣ用のサンプル・ホールド回路図の模式的な図であり、この回路はトラック・ホールド回路とも呼ばれる。サンプル・ホールド・スイッチ１１０が開くと、入力電圧の最後の瞬時値がサンプル・ホールド・コンデンサ１１１に保持される。サンプル・ホールド・スイッチ１１０が閉じたとき、回路はトラック・モードになる。入力および出力のバッファ１１２は、サンプル・ホールド・コンデンサ１１１を隔離している。サンプル・ホールドＡＤＣは、単純で信頼性が高いが、サンプリング周波数速度が制限され、かつエラーの確率が高い。
【０００８】
第２のアナログ−デジタル変換方法は、位相検出ＡＤＣを利用するものである。位相検出器は、２つの信号入力間の位相差を表す電圧信号を生成する。２つの比較される信号が同相であるとき、ＸＯＲゲートへのこの２つの等しい入力で、ゼロの一定レベルが出力される。１度の位相差の場合、ＸＯＲゲートは、異なる信号が異なっている間中（サイクルの１／３６０）、１を出力する。信号が１８０度離れているとき、ＸＯＲゲートは安定した１の信号を出力する。出力信号を積分すると、位相差に比例したアナログ電圧になる。位相検出器は、入力信号のいくつかの位相差を同時に測定するいくつかのＸＯＲゲートを含む。これには、高速動作デバイスという有利点があるが、大電力消費デバイスという不利点がある。
【０００９】
第３のアナログ−デジタル変換方法は、並列ＡＤＣとも呼ばれるフラッシュＡＤＣを利用するものである。図１Ｂは、フラッシュＡＤＣ回路図の模式的な図である。フラッシュＡＤＣは一連の比較器１２０から形成され、各比較器１２０は、入力信号を固有の基準電圧と比較する。比較器１２０の出力は、プライオリティ・エンコーダプライオリティ・エンコーダ回路１２１の入力に接続し、これはは、２進出力１２２を生成する。アナログ入力電圧が各比較器１２０で基準電圧を超えたときに、比較器１２０の出力は、順次にハイ状態で飽和状態になる。プライオリティ・エンコーダ１２１は、他のすべてのアクティブ入力を無視して、最高順位のアクティブ入力に基づいて２進数を生成する。フラッシュＡＤＣは速度の点で効率的であるが、多数の部品を含む。例えば、３ビットフラッシュＡＤＣは８個の比較器を必要とし、４ビットのものは１６個の比較器を必要とし、８ビットのものは２５６個の比較器を必要とする。
【００１０】
第４のアナログ−デジタル変換方法は、逐次近似ＡＤＣであり、図１Ｃに模式的に示されている。逐次近似ＡＤＣは、逐次近似レジスタ（successive approximation register）（ＳＡＲ）１３０をシーケンス・カウンタとして使用する。このＳＡＲ１３０は、最上位ビット（ＭＳＢ）から始まって最下位ビット（ＬＳＢ）で終わるビットのすべての値を、試して数える。この計数プロセスの間中、ＳＡＲ１３０は、比較器の出力を監視して、２進カウントがアナログ信号入力よりも小さいか大きいかを調べ、次に、それに応じてビットの値を調整する。元の１０進数に等しい２進数を得るように、ＭＳＢからＬＳＢまでビットの異なる値が試される。デジタル−アナログ変換器（ＤＡＣ）１３１の出力は、通常のシーケンス・カウンタによるよりも遥かに速くアナログ信号入力に収斂する。確率的再正規化グループ（stoichastic renormalization group）（ＳＲＧ）１３２は、１０進から２進への変換器として動作する。逐次近似ＡＤＣは、比較的高速なデバイスであるが、高電力消費で部品数が多いという不利点がある。
【００１１】
高い周波数の入力速度をサンプリングすることができる経済的なシステムを見つけ出すために様々な手法が取られてきた。非特許文献１で、Ｎａｒｙは、折り返し補間型（folding and interpolating）の８ビット、２ＧｓｐｓＡＤＣを開示している。４ビットＡＤＣに必要な比較器の数は、アーキテクチャをフラッシュ（flash）から折り返し（folding）に切り換えると、１５個から６個に減少する。このＡＤＣは、アナログ帯域幅および最大サンプリング速度を大きくし、かつフラッシュ・アーキテクチャＡＤＣよりも消費電力を小さくする。折り返し機能を実現する１つの方法は交差結合差動増幅器（cross-coupled, differential amplifiers）を使用し、この場合、１回の折り返し（fold）は、２つの交差結合差動増幅器を用いて実現される。より多くの抵抗器および差動増幅器対を追加することによって、折り返しの数を増すことができる。Ｎａｒｙは、９８ＭＨｚの入力周波数を使用して、２ＧＨｚのサンプリング周波数という結果を報告している。
【００１２】
他の手法は、非特許文献２に開示され、これは、デジタル出力を逆多重化する方法を開示している。１．５ＧＨｚのサンプリング速度の場合、変換データは７５０ＭＨｚのクロックに同期して出力され、この変換データはクロックの立上りエッジと立下りエッジの両方で出力に現れる。そのとき、２つのラッチが使用され、１つのラッチは、位相同期データクロックの立上りエッジでクロックされ、第２のラッチは、１８０度位相のずれた信号を使用してクロックされる。これは、出力を３７５ＭＨｚに減少させる。入力データをラッチした後で、クロックド・メインは中間のラッチの組を使用してシフトされ、その結果、データのすべてが同じクロックエッジでメモリ・アレイにクロック入力される。これによって、そのデータ速度は１８７．５ＭＨｚに逆多重化される。単チャネル・デバイスをデュアル・エッジ・サンプリングモードにして、サンプリング速度を１．５Ｇｓｐｓから３．０Ｇｓｐｓにあげることができ、これによって、出力データのビット数は８から１６に増加する。２〜３ＧＨｚよりも遥かに高いサンプリング周波数を変換することができるシステムおよび方法が必要とされることは明らかである。
【００１３】
【非特許文献１】Kevin Nary, "Design of a High-Performance Analog-to-Digital Converter", CSD Magazine, Oct. 1998
【非特許文献２】Ian King, "Capturing Data from Gigasample Analog-to-Digital Converters", I/O Magazine, Jan. 2006
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明の目的は、もしそうしなければ十分に高い速度でサンプリングすることができないかもしれない回路を使用して、非常に高い周波数の入力アナログ信号を適切にサンプリングすることである。
【課題を解決するための手段】
【００１５】
ここで、説明される発明の実施形態は、いくつかのＡＤＣおよび中央処理装置（ＣＰＵ）を有する基板（substrate）および分布サンプリング・システムを含む。各ＡＤＣは、指定されたＣＰＵと連動して動作し、ＡＤＣシステムを形成する。それぞれの個々のＡＤＣシステムは、例として、０．１８ミクロン・シリコンから形成された従来のデバイスを含むことができる。この例では、そのような個々のシステムは、１〜２ＧＨｚ以下の範囲で信号をサンプリングすることができる。
【００１６】
本発明の説明は、非常に高い周波数の入力信号を適切にサンプリングするために複数の従来デバイスをどのように使用することができるかを例示する。タイミング信号は、遅延サンプリング・システムまたはリレー・サンプリング・システムとも呼ばれる分布サンプリング・システム（distributed sampling system）を通って進む。タイミング信号が分布サンプリング・システムに沿った第１の指定点に達したとき、第１のＡＤＣが入力信号をサンプリングする。タイミング信号が分布サンプリング・システムに沿った第２の指定点に達したとき、第２のＡＤＣが入力信号をサンプリングする。既定数のサンプリングが同じ既定数のＡＤＣシステムによって行われるまで、タイミング信号は分布サンプリング・システムを通り続ける。
【００１７】
今の例のように、デバイスが単一チップ上にある場合、タイミング信号は、分布サンプリング・システムを通ってチップに沿って転送される。それぞれ後続するサンプリングの発生は、前のサンプリング後のクロックされた時間量後に発生する。このことは、タイミング信号が分布サンプリング・システムを通って進むにつれて、この分布サンプリング・システムから生じる複数の連続して発生するサンプリング・プロンプト、またはタップに基づいて、達成される。これによって、結果として、いくつかのＡＤＣによる高い周波数の入力信号の累積的なサンプリングが行われることになり、これにより、最適なナイキスト−シャノン・サンプリングに必要な適切なサンプリングが実現される。例えば、ほんの１ＧＨｚサンプリングが可能な従来のシステムを使用して１０ＧＨｚの入力信号を適切にサンプリングすることが望ましい場合には、入力アナログ信号を連続的にサンプリングするために２０個のＡＤＣシステムが必要である。本実施例では、各ＡＤＣシステムは、前のサンプリングから５０ｐｓｅｃのクロック間隔後にサンプリングを得ることになる。２０個のＡＤＣシステムすべてのサンプリング結果は、２０ＧＨｚでサンプリングすることができる単一のＡＤＣシステムとほぼ同じ出力を生成する結果を得るように組み合わされる。
【００１８】
いくつかの分布サンプリング・システムが説明される。１つのそのような分布サンプリング・システムは、いくつかの細長い（引き延ばされた）配線パターン（elongated trace patterns）または追加された長さの金属線を含み、これらは電気的に直列に相互接続されている。タイミング信号は第１の追加された長さの金属線を通って進み、その後で、タイミング信号タップまたはプロンプトによって、入力信号のサンプリングが第１のＡＤＣシステムで行われるようになる。これは、Δｔで与えられる指定された期間に起こる。このタイミング信号は、第２の追加された長さの金属線を通って続き、その後で、タイミング信号タップまたはプロンプトによって入力信号の第２のサンプリングが第２のＡＤＣシステムで行われるようになる。これは、第２の期間Δｔ後に起こる。タイミング信号は既定数の長さの金属線を通って続き、これによって、同じ既定数のＡＤＣシステムによる累積的なサンプリングが起こる。連続したサンプリングの結果は、複数のＡＤＣからの一連の連続したデジタル出力値である。デジタル出力値は、すべて同じ周波数か、または異なる周波数でのサンプリングの結果であるかもしれない。
【００１９】
分布サンプリング・システムの他の例には、ＳＡＷデバイスなどの特定誘電率材料デバイスがある。デバイスの材料は、タイミング信号がそのデバイスを通って進む速度を決定する。タイミング信号がデバイスに沿った複数の等間隔点に達したとき、入力アナログ信号のサンプルが複数のＡＤＣシステムによって取得される。複数の連続したサンプリングのそれぞれの結果は、複数のＡＤＣからの一連の連続して発生するたデジタル出力値である。このデジタル出力値は、すべて同じ周波数か、または異なる周波数でのサンプリングの結果であるかもしれない。
【００２０】
分布サンプリング・システムのさらに他の例では、シーケンサまたはマルチプライヤが使用され、これにより、設定された回数だけタイミング信号が増加され、各段（each stage）ごとに増分期間Δｔが生成される。このＡＤＣシステムは、それぞれの期間Δｔ後に入力アナログ信号をサンプリングする。マルチプライヤ・サンプリング・システムによる入力信号のサンプリングの結果は、複数のＡＤＣからの一連の連続したデジタル出力値である。デジタル出力値は、すべて同じ周波数か、または異なる周波数でのサンプリングの結果であるかもしれない。
【００２１】
大きな同相信号除去を実現するＡＤＣ差動オペアンプの回路の例がまた説明される。位相をずらして入力信号をサンプリングすることによって、入力信号が完全に差動化され、背景雑音から分離される。このことは、いっそうきれいな信号を提供し、いっそう正確なサンプリング結果を提供する。
【００２２】
ＡＤＣ回路のなお他の例はＡ−Ｄセルを開示し、このセルの基本は、入力に接続された電圧制御発振器（ＶＣＯ）回路である。ＶＣＯ出力はカウンタに入り、その出力は、ＸＯＲゲートなどのゲートを通して基準周波数と比較されるか、または計時される（timed）。この出力は、ＣＰＵに接続し、ＣＰＵは、カウンタのリセットを制御する。
【００２３】
可変サイズ・アパーチャ・ウィンドウ（aperture window）サンプリング・システムの例も説明される。この例は、電圧制御抵抗器とコンデンサで構成された抵抗器−コンデンサ微分器などの可変アパーチャ・クロックを利用することによって実現される。この可変アパーチャ・クロックは、より狭いパルス幅、したがってより高速のサンプリング速度を形成するために、サンプリング・パルスのパルス幅を変えることができる。この可変サイズ・アパーチャ・ウィンドウ・サンプリング・システムは、単独でＡＤＣサンプリングに使用することができ、または前に説明された複数ＡＤＣ分布サンプリング・システムのどれとでも組み合わせることができる。
【００２４】
本発明のこれらおよび他の目的および有利点は、本明細書で説明されるような、また図面のいくつかの図に例示されるような、本発明を実施する態様についての説明および本発明の産業上の応用性を考慮して、当業者には明らかになるだろう。列挙された目的および有利点は、本発明のすべての可能な有利点の網羅的な羅列ではない。さらに、１つまたは複数の意図された目的および／または有利点が、アプリケーションの中にないか、必要とされないかもしれない場合でさえも、本発明を実施することはできる。
【００２５】
さらに、当業者は、本発明の様々な実施形態は、説明された目的および／または有利点の、必ずしもすべてではないが、１つまたは複数を実現することができることを認めるであろう。したがって、本明細書で説明された目的および／または有利点は、本発明についての本質的な要素（essential elements）ではないので、限定するものとして解釈されるべきでない。
【発明を実施するための最良の形態】
【００２６】
この発明は、図を参照して説明され、これらの図では、類似の番号は、同じまたは類似の要素を表している。この発明は、この発明の目的を達成する態様に関して説明されるが、今回特許請求される発明の精神および範囲から逸脱することなく、これらの教示を考慮して変形物（variations）が実現される可能性があることを、当業者は理解するであろう。
【００２７】
本明細書で説明され、かつ／または図面に示される本発明の実施形態および変形物は、例としてのみ示され、本発明の範囲について限定しない。本発明は、多くの変形物に適応可能であるように意図されているので、特に具体的に述べられない場合、本発明の個々の態様および構成要素は、特許請求される発明の精神および範囲内にありながらも、様々な用途のために省略されたり、または修正されたりすることができる。
【００２８】
図２は、本発明に従ったＡＤＣシステム２００の例を示す。入力信号２０４は、チップ２０１の複数のアナログ−デジタル変換器セル２０２aから２０２nに渡される。この例では、外部サンプリング・クロック部２０５が示されているが、内部クロックも、同様に利用することができる。サンプリング・クロック２０５は、意図されたサンプリング速度よりも実質的に低い周波数、例えば１０分の１または２０分の１の周波数で出力される。時間分布装置（time distribution apparatus）２０６aから２０６nで、連続して発生する複数の期間を与えることによって、正味のサンプリング速度をｎ倍に上げることが可能である。この例では、これらの期間は、外部ソースによって与えられているが、上で述べたように、内部タイミング・ソーズも使用することができる。１０ＧＨｚまでの周波数をもつ入力信号２０４を正確にサンプリングしなければならない場合には、最適なナイキスト−シャノン・サンプリングとして、に２０ＧＨｚまたは２２ＧＨｚのサンプリング・クロック２０５が必要であろう。しかし、本発明のシステムでは、サンプリング・クロック２０５は、例えばｎ＝２０または２２の場合、それぞれ１ＧＨｚで動作させることができる。時間分布装置２０６aから２０６nによって与えられる期間は、１／２０、１／２２の増分であるか、またはサンプリング周波数の同様な増分であり、その結果、各ＡＤＣ２０２はわずかに遅れた点で入力信号２０４をサンプリングするようになり、結果的に、２０または２２ＧＨｚの速度でサンプリングする単一のＡＤＣを使用することと同等なサンプリングとなる。時間分布装置２０６aから２０６nによって与えられる期間は、個々の分布ステーション（２０６aなど）と、対応する個々のＡＤＣ（Ａ／Ｄ２０２aなど）との間のタップ線接続２０７aから２０７nの結果として生じる。タイミング信号（サンプリング・クロック２０５によって生成された）が複数の直列接続分布ステーションすなわち分布装置２０６aから２０６nを通って進むとき、一連のタップまたはサンプリング・プロンプトが、タップ線接続２０７aから２０７nを通して対応するＡＤＣ２０２aから２０２nに、それぞれ送られる。
【００２９】
この手法は、多数のＡＤＣまたはＡ−Ｄチャネル２０２を必要とし、この場合には少なくとも２０または２２を必要とすることは明らかであるが、比較的古い技術のチップ２０１、例えば０．１８ミクロンのシリコンを使用することを可能にし、１０ＧＨｚ範囲ぐらいで伝わる信号をサンプリングすることを可能にする。Ａ−Ｄチャネル２０２の数をさらにもっと増やすことによって、サンプリングされる信号の周波数（すなわち最高フーリエ変換成分）をさらに高くすることができるだろう。
【００３０】
要素２０２aから２０２nの、ＡＤＣ、変換器セル、またはチャネルとしての名前は、この例では交換可能に使用されている。一般に、処理中にサンプル・データを失うことなくデータ量を処理することができるために、各Ａ−Ｄチャネル２０２は、十分なデータ転送能力、例えば、Ａ−Ｄチャネル２０２aから２０２nに対応するそれ自体のＣＰＵ２０３aから２０３nを持たなければならない。
【００３１】
入力信号の各ＡＤＣサンプリング間の期間は、以下の実施形態で例示されるように、様々なやり方で実現することができる。図３ａは、本発明の第１の実施形態における、入力信号３０１について行われたそれぞれのサンプリングと、時間分布サンプリング・システムの配線パターン（trace pattern）３０３の複数のタップと、の間の時間関係を開示している。配線パターン３０３は、直列に接続された複数の、細長い（引き延ばされた）金属線（elongated wires）を含む。この時間分布サンプリング・システムは、複数のＡＤＣシステムを有し、各ＡＤＣシステムは、図２に関連して前に述べられたように、ＡＤＣ２０２および関連した中央処理装置（ＣＰＵ）２０３を備える。タイミング信号３０６が金属線の第１の長さ３０３ａを通ってＷ１のタップ点に進んだとき、Δｔ３０４で与えられる測定可能な時間の量の後で入力信号３０１をサンプリングするためのプロンプトが作られる。このタイミングは、ＡＤＣサンプリング点Ｃ１として表される。タイミング信号３０６が金属線の第２の長さ３０３ｂを通って続いてＷ２の第２のタップ点に至ったときに、第２の期間Δｔ後に入力信号３０１をサンプリングするためのプロンプトが作られる。このタイミングは、ＡＤＣサンプリング点Ｃ２によって表される。個々のＡＤＣシステムは、タイミング信号３０６が分布線の各タップのタップ点Ｗ1からＷnの各配線パターン３０３に達した後で、入力信号３０１をサンプリングする。連続して発生したサンプリングのそれぞれの結果は、複数のＡＤＣからの一連の連続して発生するデジタル出力値である。このデジタル出力値は、すべて同じ周波数か、または異なる周波数での、サンプリングの結果とすることができる。
【００３２】
図３ａを参照して、より詳細な説明がさらに説明される。タイミング信号３０６は、金属線の第１の長さ３０３aを通ってタップ点Ｗ1に進む。その時点で、入力信号３０１が第１のＡＤＣシステムによってサンプリングされ、ＡＤＣサンプリング点Ｃ1で時間が示されている。タイミング信号３０６が金属線の第２の長さ３０３bを通ってＷ2で表されるタップ点に進んだとき、入力信号３０１は、ＡＤＣサンプリング点Ｃ2で第２のＡＤＣシステムによってサンプリングされる。上述の分布サンプリング・システムは、Ｃ1、Ｃ2などで時間が示されたＡＤＣサンプリング点３０２で入力信号３０１をサンプリングし続ける。タイミング信号３０６が金属線の複数の長さ３０３を通って進むときに、入力信号３０１は、各連続して発生する期間Δｔ３０４の後でサンプリングされる。ナイキスト−シャノンの要求条件を満たすように入力信号３０１を適切にサンプリングするために、複数のＡＤＣシステムがチップ上に設けられる。
【００３３】
次の例を考える、これは、本発明をさらにはっきりさせるために与えられる。この与えられた例は、特徴を限定するものとして解釈されるべきでない。例えば、周波数１０ＧＨｚの入力信号３０１がサンプリングされるべき場合、１０ＧＨｚ入力信号の適切なサンプリング速度についてのナイキスト−シャノン要求条件を満たすために、ＡＤＣサンプリング点３０２間の時間差３０４は、少なくとも５０ｐｓｅｃである必要がある。各連続するＡＤＣシステムは、サンプリング点Ｃ1、Ｃ2などで入力信号３０１をサンプリングし、各サンプリングは、前のＡＤＣサンプリングから５０ｐｓｅｃ後に行われる。ＡＤＣサンプリング点３０２の時間は、配線パターン３０３に沿ったＷ1、Ｗ2などの連続するタップ点に対応している。各ＡＤＣシステムが１ｎｓｅｃごとにサンプルを取り込む、または取得することができる場合、１０ＧＨｚ入力信号を適切にサンプリングするために、合計２０個のＡＤＣシステムが必要である。この例では、今説明される発明の、相互接続された金属線の複数の長さを使用する分布サンプリング・システムは、２０Ｇｓｐｓのサンプリング速度で１０ＧＨｚの入力信号をサンプリングすることができる単一ＡＤＣを使用することと同等である。
【００３４】
図３ｂは、本発明の第２の実施形態における、入力信号３０１について行われる複数のサンプリングと時間分布サンプリング・システムのインバータ対３０５の直列接続で作られた各タップとの間の時間関係を開示している。図３ａの各クロック配線パターン３０３は、図３ｂでは、一対のインバータ３０５と取り替えられている。タイミング信号３０６は一連の接続されたインバータ対３０５を通って進む。タイミング信号３０６が第１のインバータ対３０５ａを通って進んだとき、第１の期間Δｔ３０４後に入力信号３０１をサンプリングするためのプロンプトが作られ、これは、ＡＤＣサンプリング点Ｃ１と一致している。タイミング信号３０６が第２のインバータ対３０５ｂを通って続くときに、第２の期間Δｔ３０４後に入力信号３０１をサンプリングするためのプロンプトが作られ、これは、ＡＤＣサンプリング点Ｃ2と一致している。個々のＡＤＣシステムは、タイミング信号３０６が各インバータ対を通ってＷ1からＷnで示された点に、それぞれ進んだときに生じるＡＤＣサンプリング点Ｃ1からＣnの各々で、入力信号３０１をサンプリングする。この連続して発生するサンプリングの結果は、複数のＡＤＣからの一連の連続して発生するデジタル出力値である。デジタル出力値は、すべて同じ周波数か、または異なる周波数での、サンプリングの結果とすることができる。
【００３５】
図３ｂを参照して、さらに詳細に説明する。タイミング信号３０６が第１のインバータ対３０５ａを通ってＷ1で表されたタップ点に進んだとき、時間がＣ1で示される第１のＡＤＣサンプリング点で、第１のＡＤＣシステムによって入力信号３０１はサンプリングされる。タイミング信号３０６が第２のインバータ対３０５ｂを通ってＷ2で表されるタップ点に進んだとき、第２のＡＤＣサンプリング点Ｃ2で、第２のＡＤＣシステムによって入力信号３０１はサンプリングされる。上に与えられた分布サンプリング・システムは、タイミング信号３０６が複数のインバータ対３０５を通って進むときに入力信号３０１をサンプリングし続ける。タイミング信号３０６が各インバータ対３０２を通過するときに、入力信号３０１は、各連続した期間Δｔ３０４後に各ＡＤＣサンプリング点３０２でサンプリングされる。ナイキスト−シャノンの要求条件を満たすように入力信号３０１を適切にサンプリングするために、いくつかのＡＤＣシステムがチップに設けられる。
【００３６】
図４は、本発明の第３の実施形態における、入力アナログ信号４０５について行われるサンプリングと特定誘電率材料デバイス４０１に作られたタップ列との間の時間関係を開示している。時間分布サンプリングは、表面音響波（ＳＡＷ）デバイスなどの特定誘電率材料デバイス４０１を使用することによって実現される。入力信号４０５は、タイミング信号４０６がデバイス４０１に沿ってＳ1からＳnで与えられる各等間隔点を通りすぎて進むときに、各測定可能期間Δｔ４０３後にサンプリングされる。
【００３７】
図４で表された特定誘電率材料デバイスの分布サンプリング・システムは、図３ａの配線分布サンプリング・システムと同様に動作する。図２を参照して前に説明されたように、個々のＡＤＣシステムはＡＤＣおよび対応するＣＰＵを含む。各連続したＡＤＣシステムは、タイミング信号４０６が点Ｓ1からＳnに対応するデバイス４０１に沿った各連続した等間隔点に達したとき、ＡＤＣサンプリング点４０２で表される入力信号４０５をサンプリングする。タイミング信号４０６がデバイス４０１を通って進むときに、各増分期間Δｔ４０３後に入力信号４０５をサンプリングするためのプロンプトが作られ、Δｔ４０３の値は、デバイス４０１の特有の材料によって決定される。タイミング信号４０６がＳ1で与えられる第１のサンプリング点４０２に達したとき、第１のＡＤＣシステムによって第１のＡＤＣサンプリング点Ｃ1で入力信号４０５をサンプリングするためのプロンプトが作られる。第２の期間Δｔ４０３後にデバイス４０１内の第２のサンプリング点Ｓ2にタイミング信号４０６が達したとき、対応する第２のＡＤＣサンプリング点Ｃ2で入力信号４０５をサンプリングするように第２のＡＤＣシステムが促される。上述の分布サンプリング・システムは、ＡＤＣサンプリング点４０２で入力信号４０５をサンプリングし続け、このサンプリング点４０２は、時間がデバイス４０１のＳ1からＳnに対応している。連続したサンプリングの結果は、複数のＡＤＣからの一連の連続して発生するデジタル出力値である。デジタル出力値は、すべて同じ周波数か、または異なる周波数での、サンプリングの結果とすることができる。
【００３８】
１０ＧＨｚの入力信号４０５を使用する例では、タイミング信号４０６は、デバイス４０１内のＳ1で与えられる第１の点に進む。この点で、５０ｐｓｅｃの第１の期間４０３後に第１のＡＤＣサンプリング点Ｃ１で入力信号４０５をサンプリングするように、第１のＡＤＣシステムが促される。タイミング信号４０６がデバイス４０１内の第２の点Ｓ２に進んだとき、５０ｐｓｅｃの第２の期間４０３後に生じる第２のサンプリング点Ｃ２で入力信号４０５をサンプリングするように、第２のＡＤＣシステムが促される。各ＡＤＣシステムが１ｎｓｅｃの速度で入力信号４０５をサンプリングする場合、１０ＧＨｚの入力信号４０５を適切にサンプリングするために２０個のＡＤＣシステムが必要であろう。この例では、今説明される発明の特定誘電率材料デバイスを使用する分布サンプリング・システムは、２０Ｇｓｐｓのサンプリング速度で１０ＧＨｚの入力信号をサンプリングすることができる単一ＡＤＣを使用することと同等である。
【００３９】
第４の実施形態は、シーケンサまたはマルチプライヤ分布サンプリング・システム（sequencer or multiplier distributed sampling system）６０１を開示し、図５を参照して説明される。シーケンサ分布サンプリング・システム６０１の例は、シーケンサ５０１としてエミッタ結合論理（ＥＣＬ）を使用することができる。シーケンサ５０１は、ｗ1からｗnで表されている複数のトリガ５０８からなるグループを含む。各トリガ５０８はＡＤＣ５０２に接続され、各ＡＤＣ５０２は、関連付けられたＣＰＵ５０６に接続されている。タイミング信号５０７がシーケンサ５０１に入り、各段は、Δｔ５０３で与えられる同じ増分量の差でタイミング信号５０７を配列し、すなわち増やす。したがって、パルス５０４が第１のＡＤＣトリガｗ1を通って進むときに、入力信号５０５がＡＤＣ1によってサンプリングされる。第２の期間Δｔ５０３後に、パルス５０４は第２のＡＤＣトリガｗ２を通って進み、入力信号５０５はＡＤＣ2によってサンプリングされる。上述の分布サンプリング・システムは、ｎ個のトリガｗ1からｗnを利用し、かつＡＤＣ1からＡＤＣnの変換器を使用して入力信号５０５をそれぞれサンプリングし続ける。これらのサンプリングの結果は、ｎ個の関連付けられたＣＰＵ５０６によって処理される。連続して発生する複数のサンプリングの結果は、複数のＡＤＣからの一連の連続したデジタル出力値である。デジタル出力値は、すべて同じ周波数か、または異なる周波数での、サンプリングの結果とすることができる。シーケンサ５０１の重要な特徴は、各トリガ５０８間の時間を変えることができることである。
【００４０】
１０ＧＨｚの入力信号５０５の例では、シーケンサ５０１は、ｗ1からｗ20で表されるような２０個のトリガ５０８を備える。入力アナログ信号５０５は、５０ｐｓｅｃの期間Δｔ５０３の間隔で連続的にサンプリングされる。例えば、５０ｐｓｅｃの第１の期間Δｔ５０３後にパルス５０４が第１のＡＤＣトリガｗ1を通って進んだとき、ＡＤＣ１は、入力アナログ信号５０５をサンプリングする。次に、５０ｐｓｅｃの第２の期間Δｔ５０３後にパルス５０４が第２のＡＤＣトリガｗ2を通って進んだとき、ＡＤＣ２は、入力アナログ信号５０５をサンプリングする。各ＡＤＣ５０２が１ｎｓｅｃの速度で入力アナログ信号５０５をサンプリングすることができる場合、２０Ｇｓｐｓのサンプリング速度で１０ＧＨｚの入力信号５０５を適切にサンプリングするために、２０個の関連したＡＤＣ５０２および２０個の関連したＣＰＵ５０６に加えて２０個のトリガ５０８が必要である。この例では、今説明される発明のシーケンサまたはマルチプライヤと共に複数のＡＤＣを使用する分布サンプリング・システムは、２０Ｇｓｐｓのサンプリング速度で１０ＧＨｚの入力信号をサンプリングすることができる単一のＡＤＣを使用することと同等である。
【００４１】
図６は、クロック発生ブロック６０２を追加した、図５を参照して説明したシーケンサまたはマルチプライヤ分布サンプリング・システム６０１のブロック図である。クロック発生ブロック６０２は、内部または外部とすることができ、位相同期ループ（ＰＬＬ）、遅延同期ループ（ＤＬＬ）、電圧制御発振器（ＶＣＯ）、リング発振器、水晶発振器、または他の型の発振器を含むことができるが、これらに限定されない。図６は、また、タイミング信号６０３を示す。
【００４２】
図７ａは、前に説明された発明で使用することができるＡＤＣの回路図７０７であり、差動オペアンプを利用している。図７ａに示された差動オペアンプ・システムは、オペアンプ７０２ａおよび７０２ｂに接続して使用される２つの入力源７０１を有し、ここで、オペアンプ７０２ｂは、選択可能利得マルチプライヤ（selectable gain multiplier）を有する電圧−電流ドライバである。この構成は、入力信号を非常に正確に再生するために大きな同相信号除去を提供する。図７ａのシステムは、さらに、カウンタ７０４、ＣＰＵ７０５、およびデジタル出力信号７０６を示す。
【００４３】
図７ｂは、シングルエンド電圧制御発振器７０３を備えるＡＤＣの回路図７０７を示す。残りの要素は図７ａと同じである。図７ａのインバータ・システムには、サンプリングされるべき所望の入力信号７０１を望ましくない背景雑音から分離するという利点がある。図７ｂは、ノイズ耐性がない。しかし、図７ｂのインバータ・システムはただ１つのピン接続を必要とするが、図７ａのインバータ・システムは２つのピン接続を必要とする。
【００４４】
図７ａおよび７ｂのＡＤＣ回路図は、入力アナログ信号をサンプリングするために、前に説明されたＡＤＣ／ＣＰＵ分布サンプリング・システムのどれとでも一緒に使用することができる。
【００４５】
上述のＡＤＣ／ＣＰＵ分布サンプリング・システムは、また、発明者によく知られた様々なアーキテクチャのいずれかを使用して集積化することができる。本発明を実施する１つの態様は、個々のコンピュータのアレイを利用することである。アレイが、図８の図に示され、ここで全体的な参照番号１０で示されている。このコンピュータ・アレイ１０は、複数（図示の例では２４）のコンピュータ１２（アレイのこの例では「コア」または「ノード」と呼ばれることもある）を含む。図示の例では、コンピュータ１２のすべてが単一のダイ（die）１４の上にある。本発明によれば、コンピュータ１２の各々は、一般に独立して機能するコンピュータであるが、このことは以下でより詳細に述べられる。コンピュータ１２は、複数（この数は以下でより詳細に述べられる）の相互接続データ・バス１６で相互接続されている。この例では、データ・バス１６は、双方向非同期高速並列データ・バスであるが、他の相互接続手段もこの目的のために使用することができることは本発明の範囲内である。アレイ１０の本実施形態では、複数のコンピュータ１２間のデータ通信が非同期とすることができるだけでなく、個々のコンピュータ１２は、内部的に非同期モードで動作することもできる。個々のコンピュータ１２は非同期で動作し、各コンピュータ１２は、命令を実行していないときに基本的に電力を使用せず、さらにコンピュータ内を走っているクロックがないので、大量の電力を節約する。
【００４６】
分かり易くするために、図８の図から省略された追加の構成要素がダイ１４上にあることを、当業者は認めることであろう。そのような追加の構成要素には、マイクロ・プロセッサ・チップの電力バス、外部接続パッド、および他のそのような一般相（common aspects）がある。
【００４７】
コンピュータ１２ｅは、アレイ１０の周辺部にないコンピュータ１２の１つの例である。すなわち、コンピュータ１２ｅは、４つの直交方向に隣接したコンピュータ１２ａ、１２ｂ、１２ｃおよび１２ｄを有している。コンピュータ１２ａから１２ｅのこのグループは、以下では、アレイ１０の複数のコンピュータ１２間の通信についてのより詳細な議論に関連して、一つの例として使用される。図８の図で理解されるように、コンピュータ１２ｅなどの複数の内部コンピュータ１２は、バス１６を介して直接通信することができる４つの他のコンピュータ１２を有している。以下の議論において、議論される原理は、アレイ１０の端のコンピュータ１２が３つだけの他のコンピュータ１２と直接連絡し、また角のコンピュータ１２が２つだけの他のコンピュータ１２と直接連絡していることを除いて、コンピュータ１２のすべてに当てはまる。
【００４８】
図９は、図８の一部のより詳細な図であり、コンピュータ１２のうちの一部のみ、特にコンピュータ１２ａから１２ｅまでを示している。図９の図は、また、データ・バス１６各々が読出しライン１８、書込みライン２０および複数（この例では、１８）のデータ・ライン２２を有することを明らかにしている。データ・ライン２２は、１つの１８ビット命令ワードのすべてのビットを同時に並列に転送することができる。
【００４９】
本発明方法によると、コンピュータ１２ｅなどのコンピュータ１２は、それぞれの１つ、２つ、３つまたは４つすべての隣接したコンピュータ１２からデータを受け取ることが準備されるように、読出しライン１８の１つ、２つ、３つまたは４つすべてをハイに設定することができる。同様に、また、コンピュータ１２がそれの書込みライン２０の１つ、２つ、３つまたは４つすべてをハイに設定することが可能である。
【００５０】
隣接したコンピュータ１２ａ、１２ｂ、１２ｃまたは１２ｄのうちの１つが、それ自体とコンピュータ１２ｅの間の書込みライン２０をハイに設定したとき、コンピュータ１２ｅが対応する読出しライン１８を既にハイに設定していれば、関連したデータ・ライン２２上でコンピュータ１２ａ、１２ｂ、１２ｃまたは１２ｄからコンピュータ１２ｅにワードが転送される。次ぎに、送信コンピュータ１２は書込みライン２０を解放し、受信コンピュータ（この例では、１２ｅ）は書込みライン２０と読出しライン１８の両方をローに引き込む。この後者の動作は、データが受信されたことを送信コンピュータ１２に通知する。上の説明は必ずしも事象の連続を順序で示すことを意図していないことに注意されたい。実際には、送信コンピュータ１２が書込みライン２０を解放する（ハイに引き込むのを止める）わずか前に、受信コンピュータが書込みライン２０をローに設定しようとすることがある。そのような例では、送信コンピュータ１２が書込みライン２０を解放するや否や、書込みライン２０は、受信コンピュータ１２ｅによってローに引き込まれることになる。
【００５１】
コンピュータ１２ｅなどのコンピュータ１２が、書込みを見越して書込みライン２０の１つをハイに設定しているときはいつでも、データが送信されるべきコンピュータ１２が読出しライン１８を既にハイに設定しているという場合（この場合には、データは直ちに転送される）を除いて、コンピュータ１２は、基本的に電力を使用しないで、適切な隣接コンピュータ１２から上述のようにデータが「要求」されるまで、ただ単に待っている。同様に、コンピュータ１２が読出しを見越して読出しライン１８の１つまたは複数をハイに設定しているときはいつでも、そのコンピュータ１２は、選ばれたコンピュータ１２に接続された書込みライン２０がハイになって２つのコンピュータ１２の間で命令ワードを転送するようになるまで、基本的に電力を使用しないでただ単に待っている。
【００５２】
上で述べたように、コンピュータ１２を上述のように機能させるいくつかの可能な手段および／または方法がある可能性がある。しかし、この例では、コンピュータ１２は、ただ全体的に内部非同期で動作しているために（上述の非同期のやり方でその間でデータを転送するほかに）、そのように動作する。すなわち、命令は、一般に連続的に達成される。書込みか読出しかのどちらかの命令が起きたとき、その命令が達成されるまで（または、おそらく代わりに、その命令が、「リセット」などによるやり方で中止されるまで）、他の動作はあり得ない。従来技術の意味では、規則的なクロック・パルスは存在しない。それどころか、実行される命令が読出し型か書込み型かの命令でないときだけ（読出し型または書込み型命令はしばしば他のエンティティによる達成を要求すると仮定して）、そうでなければ、その読出し型または書込み型動作が実際に達成されたとき、次の命令を達成するためにパルスが生成される。
【００５３】
図１０は、図８および９のコンピュータ１２の１つの例の全体的な配置を示すブロック図である。図１０の図で理解できるように、コンピュータ１２の各々は、一般に、ＲＡＭ２４およびＲＯＭ２６をそれ自身に有するコンピュータ（self contained computer）である。前に言及したように、複数のコンピュータ１２は、また、この例では単一チップ上で組み合わされていると仮定して、個々に「ノード」と呼ばれることもある。
【００５４】
コンピュータ１２の他の基本的な構成要素は、Ｒレジスタ２９を含んだ戻りスタック（return stack）２８、命令領域３０、論理演算装置（「ＡＬＵ」または「プロセッサ」）３２、データ・スタック３４、および命令を復号するための復号論理部分３６である。当業者は、この例のコンピュータ１２などのスタック・ベースのコンピュータの動作を一般によく分かっているだろう。コンピュータ１２は、データ・スタック３４と別個の戻りスタック２８を有するデュアル・スタック・コンピュータである。
【００５５】
本発明のこの実施形態では、コンピュータ１２は、隣接コンピュータ１２と通信するために４つの通信ポート３８を有している。これらの通信ポート３８は、上ポート３８ａ、右ポート３８ｂ、左ポート３８ｃ、下ポート３８ｄによってさらに特定される。通信ポート３８は３状態ドライバであり、オフ状態、受信状態（信号をコンピュータ１２の中へ入れるため）および送信状態（信号をコンピュータ１２から外に出すため）を有している。特定のコンピュータ１２が、コンピュータ１２ｅの例などの、アレイ（図８）の内部にない場合には、その特定のコンピュータでは、通信ポート３８の１つまたは複数が少なくとも上述の目的のために使用されない。しかし、ダイ１４の端部にあるそれらの通信ポート３８は、このポート３８が外部Ｉ／Ｏポート３９（図８）として動作するようにするために、そのコンピュータ１２の中に設計された追加の回路か、代わりにコンピュータ１２の外であるがそのコンピュータに関連付けられた追加回路か、を含むことができる。そのような外部Ｉ／Ｏポート３９の例には、制限されないが、ＵＳＢ（ユニバーサル・シリアル・バス）ポート、ＲＳ２３２シリアル・バス・ポート、並列通信ポート、アナログ−デジタルおよび／またはデジタル−アナログ変換ポート、および他の多くの可能な変形がある。本発明の今説明される実施形態によれば、この目的のためにどのようなタイプの追加または修正回路が使用されようとも、「外部」Ｉ／Ｏポート３９の、そこから受信された命令および／またはデータの処理に関する動作方法は、「内部」通信ポート３８に関連して本明細書で説明されたものと似ているであろう。図８において、「端」のコンピュータ１２ｆは、外部Ｉ／Ｏポート３９を介して外部デバイス８２と通信するための関連インターフェース回路８０（ブロック図の形で示されている）と共に示されている。
【００５６】
ここで説明される実施形態では、命令領域３０は、この例ではＡレジスタ４０ａ、Ｂレジスタ４０ｂおよびＰレジスタ４０ｃを含んだいくつかのレジスタ４０を含む。この例では、Ａレジスタ４０ａは、完全１８ビット・レジスタであるが、一方で、Ｂレジスタ４０ｂおよびＰレジスタ４０ｃは、９ビット・レジスタである。また、図１０の図にブロック図の形で、スロット・シーケンサ４２が示されている。
【００５７】
データ・スタック３４および戻りスタック２８は、多くの従来技術のコンピュータなどの、スタック・ポインタによってアクセスされるメモリの形式のアレイではない。そうではなくて、スタック３４および２８は、レジスタのアレイである。データ・スタック３４の最上部の２個のレジスタは、Ｔレジスタ４４とＳレジスタ４６である。データ・スタック３４の残りのものは、この例ではＳ２からＳ９の番号が付けられた８個の追加ハードウェア・レジスタをその中に有する循環レジスタ・アレイ（circular register array）３４ａを含む。循環レジスタ・アレイ３４ａの中の８個のレジスタのうちの１つは、随時Ｓレジスタ４６より下位のレジスタとして選ばれることになる。スタック・レジスタをＳより下位であるように選ぶシフトレジスタの値は、ソフトウェアで読み出したり書き込んだりすることができない。同様に、戻りスタック２８の最上位の位置は、専用Ｒレジスタ２９であるが、一方で、戻りスタック２８の残りのものは、この例ではＲ１からＲ８の番号が付けられた８個の追加ハードウェア・レジスタ（図面に具体的に示されていない）を有する循環レジスタ・アレイ２８ａを含む。
【００５８】
本明細書で前に述べられたレジスタに加えて、命令領域３０は、また、現在使用されている命令ワードを格納するための１８ビット命令レジスタ３０ａと、現在実行されている特定の命令ワードのための追加の５ビット演算コードレジスタ（opcode register）３０ｂとを含む。
【００５９】
前述のＡＤＣ／ＣＰＵ分布サンプリング・システムは、上述のコンピュータ・アレイと共に集積化され、異なるタイプ、大きさおよび目的の数多くのシステム組合せをもたらすことができる。さらに、そのようなシステムは、基板上に共に集積化された個々の個別部品として処理（process）されるか、または単一チップ上に、すべて処理されるか、またはこれら２つの処理の組合せとすることができる。
【００６０】
次の説明は、ＡＤＣアレイの様々な実施形態のうちの２つの例を与える。しかしながら、これらの例は、本発明をさらにはっきりさせるために与えられ、限定する特徴と解釈されるべきでない。図１１ａは、いくつかのコンピュータ、すなわちノード１２を有するチップまたはダイ１４を示す。内部コンピュータ１２は、汎用コンピュータ（Ｇ）９４として示され、これらは、相互接続されて前述のようにそれらの間で資源を共用することができる。ダイ１４の周辺部は、いくつかのＡＤＣ（Ａ）９５を含む。各ＡＤＣ（Ａ）９５は、ＡＤＣコンピュータ（Ｃ）９６と呼ばれる専用コンピュータを有している。各ＡＤＣコンピュータ（Ｃ）９６は、汎用コンピュータ（Ｇ）９４のどれかまたはすべてにアクセスすることができる。ＡＤＣコンピュータ（Ｃ）９６間の接続は、利用されることもあり、利用されないこともある。
【００６１】
図１１ｂは、いくつかのコンピュータ１２を有するダイ１４の他の実施形態を示す。ＡＤＣ（Ａ）９５は、ダイ１４の周辺部に形成されているが、図１１ａのように専用ＡＤＣコンピュータ（Ｃ）９６はない。各ＡＤＣ（Ａ）９５は、相互接続された汎用コンピュータ（Ｇ）９４のどれか、またはすべてとの直接アクセスを有することになる。
【００６２】
図１１ｃは、合計４０個のコンピュータ１２を有するダイ１４を示し、２０個のコンピュータ１２はＡＤＣ（Ａ）９５であり、２０個のコンピュータ１２は汎用コンピュータ（Ｇ）９４である。図１１ｃは、１０ＧＨｚの入力アナログ信号をサンプリングする前の例で利用することができるダイ１４の例である。各個々のＡＤＣは、１Ｇｓｐｓの速度でサンプリングすることができ、これにより、２０個のそのようなＡＤＣ（Ａ）９５および２０個の関連汎用コンピュータ（Ｇ）９４が、１０ＧＨｚ入力アナログ信号をサンプリングするために必要になることになる。
【００６３】
図１２ａは、本発明の他の実施形態によるＡＤＣシステム１２００の回路図である。この実施形態では、測定された電圧は周波数に変換され、この周波数が次にデジタル回路によって読み取られる。Ａ−Ｄセル２０２の基本は、入力２０４に接続された電圧制御発振器（ＶＣＯ）１２０１を使用するＶＣＯ回路である。このＶＣＯ出力は、カウンタ１２０２に入り、その出力は次にゲートによって基準周波数１２０３と比較されるか、または基準周波数１２０３で計時される。ゲート信号１２０３がゲート１２０４の一方の入力でアクティブにされると、カウンタ１２０２によってゲート１２０４の他方の入力でアクティブにされた計数値は、ゲート１２０４の出力に通される。ゲート１２０４の出力（入力２０４の電圧を表す計数値）は、ＣＰＵ２０３に接続され、このＣＰＵ２０３は、また、信号ライン１２０５を通してカウンタ１２０２のリセットを制御する。信号１２０３は、同時にＣＰＵ２０３に供給されるか、もしくはＣＰＵ２０３によって供給され、この結果、ＣＰＵ２０３は、何時、有効な計数信号がゲート１２０４によって供給されるかの目安（indication）を有する。この例では、ゲート１２０４は、ＸＯＲゲート１２０４である。言い換えれば、ＸＯＲゲート１２０４は、単にゲートとして動作する。
【００６４】
図１２ａのＡＤＣ回路図は、前に上で述べられた従来技術のＡＤＣ変換方法の利点を組み合わせ、これらの方法の不利な点を軽減し、または除去している。図１２ａのＡＤＣ回路図は、図１Ａのサンプル・ホールド回路の簡単さおよび信頼性を有し、かつ位相検出器、フラッシュ（図１Ｂ）および逐次近似（図１Ｃ）の回路の速度および精度を有している。図１２ａの本発明の新規な回路は、部品の数が少なく、諸費電力は、高速回路にも関わらず、大変少ない。本発明の新規なＡＤＣ回路の入力２０４は、電圧源に限定されず、さらに周波数に依存しない。ＶＣＯ１２０１の範囲に対して制限がなく、またカウンタ１２０２は、どんな速度（speed or rate）にも開かれている。
【００６５】
図１２ｂは、０．１８ミクロンのシリコンなどのＣＭＯＳシリコン・プロセスのＶＣＯ１２０１の特性を線図（diagram）１２１１として示す。入力電圧範囲は、０から１．８ボルトであるが、この範囲で、周波数は１ＧＨｚから２ＧＨｚまで動く。しかし、そこには、ほぼ１ボルトまたは１〜１．２ボルト幅の狭いダイナミックレンジまたは有効範囲１２１２しか存在しない。伝達曲線１２１３は、ｘ軸に入力電圧を示し、ｙ軸にＧＨｚ単位の出力周波数を示す。入力２０４（図１２ａ）は、電圧値と周波数値の間に１対１の関係のある有効範囲内１２１２にその電圧振幅が入るように、バイアスされるべきであることを、当業者は理解することであろう。留意されたいことであるが、この１対１の関係は線形である必要はない。
【００６６】
図１３は、本発明の他の実施形態に従った高度サンプリング・システム１３００を示す。Ａ−Ｄ変換器セル２０２で、入力ライン２０４は、任意の入力バッファ１３０７に接続される。次に、入力バッファ１３０７は、入力サンプリング・スイッチ１３０１に接続され、この入力サンプリング・スイッチ１３０１は、サンプル・ホールド・コンデンサ１３０２に接続され、サンプル・ホールド・コンデンサ１３０２の電圧がＶＣＯ１２０１を制御する。この手法は、発振器が、サンプリングとサンプリングの間で安定した周波数で動作することを可能にする。ＶＣＯ１２０１は、次ぎに、カウンタ１２０２に接続され、上述のように、このカウンタ１２０２は次にＣＰＵ２０３に接続される。
【００６７】
ＣＰＵ２０３は、また、この例では、サンプリング・パルスを制御し、これをバッファ１３０６に送る。電圧制御抵抗器１３０４とコンデンサ１３０５で作られた抵抗器−コンデンサ微分器などの、可変アパーチャ・クロック・システムが利用され、ここで抵抗器１３０４は、電圧で調節可能な抵抗器である。ＣＰＵ２０３は、微分される、短いパルスを生じさせ、これは、バッファ１３０３によってバッファリングされ、入力サンプリング・スイッチ１３０１を制御する。ＣＰＵ２０３は、この抵抗器の電圧を制御することによって、サンプリング期間のパルス幅を変えて、より小さなアパーチャ・ウィンドウを生成し、それによってサンプリング速度を高めることができる。
【００６８】
電圧制御抵抗器１３０４およびコンデンサ１３０５は、抵抗器−コンデンサ微分器を生成し、この微分器が、入力サンプリング・スイッチ１３０１のアパーチャ・ウィンドウ・サイズすなわち可変可能な速度を決定する。ＣＰＵ２０３は、抵抗器１３０４の電圧を制御することによってサンプリング期間のパルス幅を変える。ＣＰＵ２０３は、より短い微分パルスを生成し、それによって、入力サンプリング用のサンプル・ホールド・スイッチ１３０１を制御する。より短いサンプリング・アパーチャ・ウィンドウは、より高い周波数の入力信号をサンプリングする能力を与える。可変サンプリング・アパーチャ・ウィンドウは、また、再同期化回路によって、さらに、全体的に、そのサンプリング位相の後部を再同期させる。
【００６９】
パルス幅を変えることは、コンデンサのセトリング・タイム（settling time）などに影響を及ぼし、したがってサンプリングの精度に影響を及ぼす。速度と精度の間にはトレードオフ（trade-off）があり、より高い速度は、より精度の劣る測定をもたらす。したがって、抵抗器１３０４は、システムが、ＣＰＵ２０３でコードとして実行される、精度に関するソフトウェア制御（図示せず）を行うことを可能にする。
【００７０】
抵抗器−コンデンサ（ＲＣ）微分器は、この例では、説明を明確にするために、ＣＰＵ２０３の外部に示されている。このＲＣ回路の詳細な細部は、本発明の実施にとって特に重要というわけではない。実際、当業者は、多くのＣＰＵにはパルス幅変調信号を出力する内部機能があることを認めるであろう。したがって、特定の用途の細部が要求する場合に、制御された幅のパルスが、ＣＰＵ２０３から直接に、またはある外部回路を通して、スイッチ１３０１に供給されることができることは、認められるべきである。パルス幅変調信号をスイッチ１３０２に供給するのに任意の手段を使用することができる。
【００７１】
可変サンプリング速度を可能にする可変幅アパーチャ・ウィンドウのここで説明された発明は、単独で、または前に説明された時間分布ＡＤＣサンプリング・システムのどれとでも組み合わせて、使用することができる。したがって、複数のＡＤＣ分布サンプリング・システムの各ＡＤＣは、また、より短いパルス生成するために、したがってより短いアパーチャ・ウィンドウおよびより高速のサンプリング速度を実現するために、抵抗器−コンデンサ微分器などの可変アパーチャ・クロックを備えることができる。同様に、ＡＤＣ可変速度アパーチャ・ウィンドウ・サンプリング・システムは、前に説明された複数のＡＤＣ分布サンプリング・システムの実施形態のどれとでも一緒に使用されことができ、これらの実施形態には、図３ａに関連して説明された配線パターンの実施形態、図３ｂに関連して説明されたインバータ対の実施形態、図４に関連して説明された特定誘電率材料デバイスの実施形態、および図５および６に関連して説明されたシーケンサの実施形態があるが、これらに限定されない。
【００７２】
上の例のすべては、本発明の利用可能な実施形態の例のうちのいくつかにすぎない。本発明の精神および範囲から逸脱することなく、数多くの他の変形または変更がなされる可能性があることは、当業者は容易に気づくことであろう。したがって、本明細書の開示は、限定するものとして意図されておらず、特許請求の範囲は、本発明の全範囲を包含するものとして解釈されるべきである。
【図面の簡単な説明】
【００７３】
【図１】従来のＡＤＣシステムを示すブロック図である。
【図１Ａ】サンプル・ホールドＡＤＣを示す回路図である。
【図１Ｂ】フラッシュＡＤＣを示す回路図である。
【図１Ｃ】逐次近似ＡＤＣを示す回路図である。
【図２】本発明に従った全体的なＡＤＣシステムを示すブロック図である。
【図３ａ】説明された発明の第１の実施形態による、入力アナログ信号について行われるサンプリングとタイミング信号分布ラインに作られたタップとの間のタイミング関係を示す図である。
【図３ｂ】説明された発明の第１の実施形態による、入力アナログ信号について行われるサンプリングとタイミング信号分布ラインに作られたタップとの間のタイミング関係を示す図である。
【図４】説明された発明の第２の実施形態による、入力アナログ信号について行われるサンプリングとタイミング信号分布ラインに作られたタップとの間のタイミング関係を示す図である。
【図５】説明された発明の第３の実施形態を示すブロック図である。
【図６】説明された発明の第３の実施形態を示すブロック図である。
【図７ａ】説明された発明で使用することができるＡＤＣを示す回路図である。
【図７ｂ】説明された発明で使用することができるＡＤＣを示す回路図である。
【図８】本発明による、コンピュータ・アレイを示す図である。
【図９】図８のコンピュータのサブセットを示す詳細な図および図８の相互接続データ・バスのより詳細な図である。
【図１０】スタック・コンピュータの全体的な配置を示すブロック図である。
【図１１ａ】本発明による、ＡＤＣおよびコンピュータ・システムのアレイを示す図である。
【図１１ｂ】本発明による、ＡＤＣおよびコンピュータ・システムのアレイを示す図である。
【図１１ｃ】本発明による、ＡＤＣおよびコンピュータ・システムのアレイを示す図である。
【図１２ａ】本発明による、ＡＤＣサンプリング・システムを示す回路図である。
【図１２ｂ】ＣＭＯＳシリコン・プロセスの入力電圧対出力周波数の特性を示す図である。
【図１３】本発明による、高度ＡＤＣサンプリング・システムを示す回路図である。
【符号の説明】
【００７４】
１００    アナログ−デジタル（Ａ−Ｄ）サンプリング・システム
１０１    チップ
１０２    Ａ−Ｄブロック
１０３    入力信号
１０４    サンプリング周波数制御
１０５    データ出力
２００    ＡＤＣシステム
２０１    チップ
２０２    アナログ−デジタル変換器セル
２０３    ＣＰＵ
２０４    入力信号
２０５    外部サンプリング・クロック部
２０６    時間分布装置
３０１    入力信号
３０２    ＡＤＣサンプリング点
３０３    配線パターン
３０４    時間差
３０５    インバータ対
３０６    タイミング信号
Ｃ    ＡＤＣサンプリング点
Ｗ    タップ点
４０１    特定誘電率材料デバイス
４０２    ＡＤＣサンプリング点
４０３    測定可能期間Δｔ
４０５    入力信号
４０６    タイミング信号
Ｓ    タイミング信号のサンプリング点
５０１    シーケンサ
５０２    ＡＤＣ
５０３    増分量の差
５０４    パルス
５０６    ＣＰＵ
５０７    タイミング信号
５０８    トリガ
６０１    マルチプライヤ分布サンプリング・システム
６０２    クロック発生ブロック
６０３    タイミング信号
７０１    入力源
７０２    オペアンプ
７０３    シングルエンド電圧制御発振器
７０４    カウンタ
７０５    ＣＰＵ
７０６    デジタル出力信号
７０７    ＡＤＣの回路図
１０    コンピュータ・アレイ
１２    コンピュータ
１４    ダイ
１６    相互接続データ・バス
１８    読出しライン
２０    書込みライン
２２    データ・ライン
２４    ＲＡＭ
２６    ＲＯＭ
２８    戻りスタック
２９    Ｒレジスタ
３０    命令領域
３２    論理演算装置（ＡＬＵ）
３４    データ・スタック
３６    復号論理部分
３８    通信ポート
３９    外部Ｉ／Ｏポート
４０    レジスタ
４２    スロット・シーケンサ
４４    Ｔレジスタ
４６    Ｓレジスタ
８０    関連インターフェース回路
９４    汎用コンピュータ
９５    ＡＤＣ
９６    ＡＤＣコンピュータ
１２００    ＡＤＣシステム
１２０１    電圧制御発振器（ＶＣＯ）
１２０２    カウンタ
１２０３    基準周波数
１２０４    ゲート
１２０５    信号ライン
１２１１    ０．１８ミクロンのシリコンなどのＣＭＯＳシリコン・プロセスのＶＣＯ１２０１の特性図
１２１２    ダイナミックレンジ（有効範囲）
１２１３    伝達曲線
１３００    高度サンプリング・システム
１３０１    力サンプリング・スイッチ
１３０２    サンプル・ホールド・コンデンサ
１３０３    バッファ
１３０４    抵抗器
１３０５    コンデンサ
１３０６    バッファ
１３０７    入力バッファ
【図１】
2008271531.tif 000003
【図１Ａ】
2008271531.tif 000004
【図１Ｂ】
2008271531.tif 000005
【図１Ｃ】
2008271531.tif 000006
【図２】
2008271531.tif 000007
【図３ａ】
2008271531.tif 000008
【図３ｂ】
2008271531.tif 000009
【図４】
2008271531.tif 000010
【図５】
2008271531.tif 000011
【図６】
2008271531.tif 000012
【図７ａ】
2008271531.tif 000013
【図７ｂ】
2008271531.tif 000014
【図８】
2008271531.tif 000015
【図９】
2008271531.tif 000016
【図１０】
2008271531.tif 000017
【図１１ａ】
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【図１１ｂ】
2008271531.tif 000019
【図１１ｃ】
2008271531.tif 000020
【図１２ａ】
2008271531.tif 000021
【図１２ｂ】
2008271531.tif 000022
【図１３】
2008271531.tif 000023
【外国語明細書】
2008271531000001.pdf