(57)【要約】【課題】低い配線抵抗および高い歩留まりならびに低いコストを実現できる半導体装置およびそれを備える液晶表示装置を提供する。【解決手段】半導体装置１００は、ゲート電極５ａおよびゲート配線５ｂと、ソース／ドレイン電極７ａおよびソース／ドレイン配線７ｂと、画素電極線９とを備えている。接続孔１０は、断面矩形状であり、ゲート絶縁膜４およびパッシベーション膜８を貫通しゲート配線５ｂおよびソース／ドレイン電極線７それぞれの端部を露出させるように、１個が設けられている。画素電極線９は、少なくとも接続孔１０に沿って設けられ、その底面の一部はゲート配線５ｂに他の一部はソース／ドレイン電極線７にそれぞれ接している。【選択図】図１
2008066443.tif 000002
【特許請求の範囲】
【請求項１】
絶縁性基板上に複数個の薄膜トランジスタおよび配線が設けられた半導体装置であって、
それぞれ異なる高さ位置に配設された部分を有する第１乃至第３の導電層と、
高さ方向において前記第１の導電層・前記第２の導電層間に介在する第１の絶縁膜と、
高さ方向において前記第２の導電層・前記第３の導電層間に介在する第２の絶縁膜と、
前記第１乃至第２の絶縁膜を高さ方向に貫通する接続孔と
を備え、
前記第３の導電層は、前記接続孔に沿って設けられたコンタクト部を有し、前記コンタクト部の一部は前記第１の導電層に他の一部は前記第２の導電層にそれぞれ接しており、
前記第３の導電層上には膜が設けられていない
半導体装置。
【請求項２】
絶縁性基板上に複数個の薄膜トランジスタおよび配線が設けられた半導体装置であって、
それぞれ異なる高さ位置に配設された部分を有する第１乃至第３の導電層と、
高さ方向において前記第１の導電層・前記第２の導電層間に介在する第１の絶縁膜と、
高さ方向において前記第２の導電層・前記第３の導電層間に介在する第２の絶縁膜と、
前記第１乃至第２の絶縁膜を高さ方向に貫通する接続孔と
を備え、
前記第３の導電層は、前記接続孔に沿って設けられたコンタクト部を有し、前記コンタクト部の一部は前記第１の導電層に他の一部は前記第２の導電層にそれぞれ接しており、
前記第３の導電層上には配向膜が設けられている
半導体装置。
【請求項３】
請求項１又は請求項２に記載の半導体装置であって、
前記接続孔は、前記第１乃至第２の導電層それぞれの端部を跨いでいる
半導体装置。
【請求項４】
請求項１又は請求項２に記載の半導体装置であって、
前記第１の導電層と前記第２の導電層とは平面的にオーバーラップしており、
前記接続孔は、前記第２の導電層の端部を跨いでいる
半導体装置。
【請求項５】
請求項１又は請求項２に記載の半導体装置であって、
前記コンタクト部の底面は、全て、前記第１乃至第２の導電層のいずれかに接している
半導体装置。
【請求項６】
請求項５に記載の半導体装置であって、
前記接続孔の幅は、前記第１乃至第２の導電層いずれの幅より小さい
半導体装置。
【請求項７】
請求項１又は請求項２に記載の半導体装置であって、
前記第３の導電層は、画素電極層である
半導体装置。
【請求項８】
請求項１又は請求項２に記載の半導体装置であって、
前記第３の導電層は、反射電極層である
半導体装置。
【請求項９】
請求項１又は請求項２に記載の半導体装置であって、
前記薄膜トランジスタは、
前記第１の絶縁膜に接するように設けられたゲート電極線と、
前記第１の絶縁膜に接するように設けられた半導体層と、
前記半導体層に接するように設けられたソース／ドレイン電極線と
を有し、
前記ゲート電極線は前記第１の導電層であり、
前記ソース／ドレイン電極線は前記第２の導電層である
半導体装置。
【請求項１０】
請求項１又は請求項２に記載の半導体装置であって、
前記薄膜トランジスタは、
前記第１の絶縁膜に接するように設けられたゲート電極線と、
前記第１の絶縁膜に接するように設けられた半導体層と、
前記半導体層に接するように設けられたソース／ドレイン電極線と
を有し、
前記ソース／ドレイン電極線は前記第１の導電層であり、
前記ゲート電極線は前記第２の導電層である
半導体装置。
【請求項１１】
請求項１又は請求項２に記載の半導体装置であって、
前記第２の導電層は、下層導電層と上層導電層との２層積層構造を有し、
前記コンタクト部の底面は、前記下層導電層に接する
半導体装置。
【請求項１２】
請求項９又は請求項１０に記載の半導体装置であって、
前記半導体層は、非晶質Ｓｉからなる
半導体装置。
【請求項１３】
請求項１乃至請求項１１のいずれかに記載の半導体装置であって、
前記絶縁性基板は、ガラスからなる
半導体装置。
【請求項１４】
請求項１又は請求項２に記載の半導体装置であって、
前記第３の導電層のうち前記第１の導電層に接する前記コンタクト部の一部と前記第２の導電層に接する前記コンタクト部の他の一部とを接続する接続部は、前記接続孔内にのみ設けられている
半導体装置。
【請求項１５】
請求項１乃至請求項１４のいずれかに記載の半導体装置を備える液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびそれを備える液晶表示装置に関し、特に、薄膜トランジスタ（ＴＦＴ）の配線において低い配線抵抗および高い歩留まりならびに低いコストを実現するための技術に関する。
【背景技術】
【０００２】
従来から、表示デバイス用に、逆スタガー型の薄膜トランジスタ（ＴＦＴ）が用いられている。このような薄膜トランジスタが設けられた薄膜トランジスタアレイ基板の例は、例えば、特許文献１に開示されている。
【０００３】
特許文献１に開示された薄膜トランジスタアレイ基板においては、ガラス基板上に、半導体膜、ｎ型半導体膜、ゲート絶縁膜、ゲート電極線、ソース／ドレイン電極線、絶縁膜よりなるパッシベーション膜、ＩＴＯ（Indium Tin Oxide）よりなる画素電極線、および接続孔等が設けられている。
【０００４】
特許文献１に開示された従来の薄膜トランジスタは、以下のようにして作製することができる。
【０００５】
まず、所定の材料をスパッタにより成膜し、（第１の）写真製版およびエッチングを行うことにより、ゲート電極線（第１の導電層）を形成する。
【０００６】
次に、プラズマＣＶＤにより、ゲート絶縁膜、非晶質Ｓｉ膜、およびｎ型非晶質Ｓｉ膜を順次成膜し、（第２の）写真製版およびエッチングを行うことにより、ゲート絶縁膜上にアイランド状の半導体層を形成する。
【０００７】
次に、所定の材料をスパッタにより成膜し、（第３の）写真製版およびエッチングを行うことにより、ソース／ドレイン電極線（第２の導電層）を形成する。
【０００８】
次に、ソース／ドレイン電極線をマスクとしてｎ型非晶質Ｓｉ膜をドライエッチングすることにより、半導体層のソース・ドレイン間の領域において、ｎ型非晶質Ｓｉ膜の上層が部分的に除去する。
【０００９】
次に、プラズマＣＶＤにより、パッシベーション膜を形成する。
【００１０】
次に、（第４の）写真製版およびエッチングを行うことにより、パッシベーション膜およびゲート絶縁膜を貫通しゲート電極線およびソース／ドレイン電極をそれぞれ部分的に露出させる第１乃至第２の接続孔を形成する。
【００１１】
次に、所定の材料をスパッタにより成膜し、（第５の）写真製版およびウェットエッチングを行うことにより、画素電極線（第３の導電層）を形成する。
【００１２】
一方、特許文献２に開示された薄膜トランジスタアレイ基板においては、ガラス基板上に、半導体膜、ｎ型半導体膜、ゲート絶縁膜、ゲート電極線、ソース／ドレイン電極線、絶縁膜よりなるパッシベーション膜、ＩＴＯ（Indium Tin Oxide）よりなる画素電極線、および接続孔等が設けられている。
【００１３】
特許文献２に開示された従来の薄膜トランジスタは、以下のようにして作製することができる。
【００１４】
まず、プラズマＣＶＤにより、ガラス基板上に絶縁膜、非晶質Ｓｉ膜を順次形成する。
【００１５】
次に、非晶質Ｓｉ膜にレーザー光を照射することにより、多結晶Ｓｉ膜を形成する。そして、（第１の）写真製版およびエッチングを行うことにより、アイランド状の半導体層を形成する。
【００１６】
次に、プラズマＣＶＤによりゲート絶縁膜を形成する。そして、（第２の）写真製版を行い、レジスタマスクを形成した後、レジストマスクをマスクとしてイオン注入法によりリンイオンを注入し、ｎ型多結晶Ｓｉ部（第１の導電層）を形成する。
【００１７】
次に、レジストマスクを除去した後、所定の材料をスパッタにより成膜し、（第３の）写真製版およびエッチングを行うことにより、ゲート電極線（第２の導電層）を形成する。
【００１８】
次に、プラズマＣＶＤにより層間絶縁膜を形成する。
【００１９】
次に、（第４の）写真製版およびエッチングを行うことにより、層間絶縁膜およびゲート絶縁膜を貫通しｎ型多結晶Ｓｉ部およびゲート電極線をそれぞれ部分的に露出させる接続孔を形成する。
【００２０】
次に、所定の材料をスパッタにより成膜し、（第５の）写真製版およびエッチングを行うことにより、ソース／ドレイン電極線（第３の導電層）を形成する。
【００２１】
次に、プラズマＣＶＤにより、パッシベーション膜を形成する。
【００２２】
次に、（第６の）写真製版およびエッチングを行うことにより、パッシベーション膜を貫通しソース／ドレイン電極を部分的に露出させる接続孔を形成する。
【００２３】
次に、所定の材料をスパッタにより成膜し、（第７の）写真製版およびウェットエッチングを行うことにより、画素電極線を形成する。
【００２４】
【特許文献１】特開２００３−１５６７６４号公報（第１〜２図）
【特許文献２】特開２０００−３５７７３５号公報（第２、８図）
【発明の開示】
【発明が解決しようとする課題】
【００２５】
特許文献１に開示された従来の薄膜トランジスタの構造においては、画素電極線は、２個の接続孔（第１乃至第２の接続孔）を介して、それぞれ、ゲート電極線およびソース／ドレイン電極線と接続している。すなわち、画素電極線とゲート電極線とを第１の接続孔で接続し、画素電極線とソース／ドレイン電極線とを第２の接続孔で接続することにより、ゲート電極線とソース／ドレイン電極線とを画素電極線を介して接続している。しかし、画素電極にはＩＴＯなどの透明導電材料が用いられており、透明導電材料の比抵抗は極めて高いため、配線抵抗が非常に高いという問題があった。また、このような構造では、画素電極を保護するような膜が形成されていないため、実装工程などにおいて画素電極の断線を引き起こし、歩留まりが低下するという問題があった。
【００２６】
一方、特許文献２に開示された従来の薄膜トランジスタの構造においては、第３の電極であるソース／ドレイン電極線には金属材料を用いており、配線抵抗を低くすることができる。また、ソース／ドレイン電極線上にパッシベーション膜が形成されており、実装工程などにおいて第３の電極の断線を防止することができる。しかし、７つの写真製版工程が必要であり、極めて工程数が多く、コストも高くなるという問題があった。
【００２７】
本発明は以上のような問題点を解決するためになされたものであり、低い配線抵抗および高い歩留まりならびに低いコストを実現できる半導体装置およびそれを備える液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【００２８】
本発明に係る半導体装置は、絶縁性基板上に複数個の薄膜トランジスタおよび配線が設けられた半導体装置であって、それぞれ異なる高さ位置に配設された部分を有する第１乃至第３の導電層と、高さ方向において第１の導電層・第２の導電層間に介在する第１の絶縁膜と、高さ方向において第２の導電層・第３の導電層間に介在する第２の絶縁膜と、第１乃至第２の絶縁膜を高さ方向に貫通する接続孔とを備え、第３の導電層は、接続孔に沿って設けられたコンタクト部を有し、コンタクト部の一部は第１の導電層に他の一部は第２の導電層にそれぞれ接しており、第３の導電層上には膜が設けられていない。
【発明の効果】
【００２９】
本発明に係る半導体装置は、絶縁性基板上に複数個の薄膜トランジスタおよび配線が設けられた半導体装置であって、それぞれ異なる高さ位置に配設された部分を有する第１乃至第３の導電層と、高さ方向において第１の導電層・第２の導電層間に介在する第１の絶縁膜と、高さ方向において第２の導電層・第３の導電層間に介在する第２の絶縁膜と、第１乃至第２の絶縁膜を高さ方向に貫通する接続孔とを備え、第３の導電層は、接続孔に沿って設けられたコンタクト部を有し、コンタクト部の一部は第１の導電層に他の一部は第２の導電層にそれぞれ接しており、第３の導電層上には膜が設けられていない。従って、第１の導電層と第２の導電層とを接続する距離を低減することにより、低い配線抵抗を実現できる。また、接続孔内に設けられた第３の導電層が後の工程で断線することを防ぐことができるので、高い歩留まりを実現できる。また、コンタクト部を設ける工程数を減らすことができるので、低いコストを実現できる。
【発明を実施するための最良の形態】
【００３０】
＜実施の形態１＞
以下、本発明の実施の形態１を図１〜１５を参照して詳細に説明する。
【００３１】
図１は、本実施の形態に係る半導体装置１００の構造を示す断面図である。図２は、図１に対応する平面図である。なお、図２では、図１における部材の一部が省略されている。
【００３２】
図１〜２に示されるように、半導体装置１００においては、ガラス基板１（絶縁性基板）上に、複数個の逆スタガー型の薄膜トランジスタ（ＴＦＴ）および配線が設けられる。
【００３３】
図１において、半導体装置１００は、ゲート電極５ａおよびゲート配線５ｂ（これらは第１の導電層として機能するものであり以下ではゲート電極線５とも総称する）と、ソース／ドレイン電極７ａおよびソース／ドレイン配線７ｂ（これらは第２の導電層として機能するものであり以下ではソース／ドレイン電極線７とも総称する）と、画素電極線９（第３の導電層）とを備えている。ゲート電極線５とソース／ドレイン電極線７と画素電極線９とは、それぞれ、異なる高さ位置に配設された部分を有している。ゲート電極線５とソース／ドレイン電極線７との間には、ゲート絶縁膜４（第１の絶縁膜）が高さ方向において介在している。ソース／ドレイン電極線７と画素電極線９との間には、パッシベーション膜８（第２の絶縁膜）が高さ方向において介在している。接続孔１０は、断面は矩形の角部分が丸まった形状であり、ゲート絶縁膜４およびパッシベーション膜８を貫通しゲート配線５ｂおよびソース／ドレイン電極線７それぞれの端部を露出させるように、１個が設けられている。画素電極線９は、接続孔１０に沿って設けられたコンタクト部を有し、コンタクト部の一部はゲート配線５ｂに他の一部はソース／ドレイン電極線７にそれぞれ接している。
【００３４】
接続孔１０は、ゲート配線５ｂおよびソース／ドレイン電極線７それぞれの端部を跨いでおり、ゲート配線５ｂとソース／ドレイン電極線７とは、画素電極線９を介して電気的に接続されている。従って、１個の接続孔１０でゲート配線５ｂとソース／ドレイン電極線７とを接続できるので、図３の断面図および図４の平面図に比較用に示されるような２個の接続孔１０でゲート配線５ｂとソース／ドレイン電極線７とを接続させる従来の半導体装置に比べて、接続孔１０の個数を減らし配線が占有する面積（配線占有面積）を低減することができる。
【００３５】
非晶質Ｓｉ膜３ａおよびｎ型非晶質Ｓｉ膜３ｂはアイランド状の半導体層（以下では半導体層３とも呼ぶ）を構成しており、この半導体層３は、図１では明確には示されていないが、ソース／ドレイン電極線７とゲート電極線５とに接している。
【００３６】
次に、図５〜１０を用いて、図１〜２の半導体装置１００の製造方法について説明する。
【００３７】
まず、図５を参照して、ガラス基板１上に、スパッタにより、全面的に、Ｍｏを形成する。このガラス基板１としては、コーニング社製１７３７を用いた。そして、写真製版によりＭｏ上に所定パターンのレジストマスク（第１マスク）を形成し、Ｍｏをウェットエッチングした後に、レジストマスクを除去する。これにより、ゲート電極５ａおよびゲート配線５ｂが形成される。
【００３８】
次に、図６を参照して、プラズマＣＶＤにより、全面的に、ＳｉＮ膜からなるゲート絶縁膜４、非晶質Ｓｉ膜３ａ、およびｎ型非晶質Ｓｉ膜３ｂを順次形成する。そして、写真製版によりｎ型非晶質Ｓｉ膜３ｂ上に所定パターンのレジストマスク（第２マスク）を形成し、非晶質Ｓｉ膜３ａおよびｎ型非晶質Ｓｉ膜３ｂをドライエッチングした後に、レジストマスクを除去する。これにより、非晶質Ｓｉ膜３ａおよびｎ型非晶質Ｓｉ膜３ｂからなるアイランド状の半導体層３が形成される。
【００３９】
次に、図７を参照して、全面的に、Ｍｏからなる積層膜を形成する。そして、写真製版により積層膜上に所定パターンのレジストマスク（第３マスク）を形成し、積層膜をウェットエッチングした後に、レジストマスクを除去する。これにより、ソース／ドレイン電極線７が形成される。
【００４０】
次に、図８を参照して、ソース／ドレイン電極線７をマスクとしてｎ型非晶質Ｓｉ膜３ｂをドライエッチングする。これにより、半導体層３のソース／ドレイン間の領域において、ｎ型非晶質Ｓｉ膜３ｂが部分的に除去される。なお、半導体層３は、ソース／ドレイン間の領域において非晶質Ｓｉ膜３ａが残るので、ソース／ドレイン電極線７と良好なコンタクトを得ることができる。
【００４１】
次に、図９を参照して、全面的に、ＳｉＯ2膜およびＳｉＮ膜からなるパッシベーション膜８を形成する。
【００４２】
次に、図１０を参照して、写真製版によりパッシベーション膜８上に所定パターンのレジストマスク（第４マスク）を形成し、パッシベーション膜８およびゲート絶縁膜４を順次ドライエッチングした後に、レジストマスクを除去する。これにより、パッシベーション膜８およびゲート絶縁膜４を貫通しゲート配線５ｂおよびソース／ドレイン電極線７それぞれの端部を露出させる接続孔１０が形成される。なお、金属は、絶縁膜に比べて、エッチングレートが極めて小さいので、ゲート配線５ｂおよびソース／ドレイン電極線７はほとんどエッチングされない。
【００４３】
次に、図１を参照して、スパッタにより、全面的に、ＩＴＯ膜を１００ｎｍ程度形成する。そして、写真製版によりＩＴＯ膜上に所定パターンのレジストマスク（第５マスク）を形成し、ＩＴＯ膜をウェットエッチングした後に、レジストマスクを除去する。これにより、接続孔１０を覆うような画素電極線９が形成され、ゲート配線５ｂとソース／ドレイン電極線７とは画素電極線９を介して接続孔１０内で電気的に接続される。
【００４４】
以上のプロセスにより図１〜２の半導体装置１００が形成される。以上のように、このプロセスによれば写真製版工程は５回ですみ、マスクの枚数も５枚と少ない。ＴＦＴ製造の各プロセスの１回あたりのコストを比較すると、写真製版工程のコストが高く、この工程数を少なくすることでプロセスコストを大幅に削減することができる。このように工程数を大幅に削減できた理由は、第３の導電層として画素電極線９を用いることによりゲート電極線５とソース／ドレイン電極線７とを接続するような構造とすることができ、コンタクトの工程を１回で済ますことができたためである。
【００４５】
次に、図１１〜１３を用いて、本実施の形態に係る半導体装置１００と従来の半導体装置とでコンタクトを有する配線の配線抵抗を比較する。
【００４６】
図１１は、ゲート電極線５とソース／ドレイン電極線７とを画素電極線９を介して交互に接続させたコンタクトチェーンを示す概念図である。図１１（ａ）には半導体装置１００におけるコンタクトチェーンが、図１１（ｂ）には従来の半導体装置におけるコンタクトチェーンが、それぞれ示されている。図１１（ａ）と図１１（ｂ）とでは、ゲート電極線５およびソース／ドレイン電極線７の長さ（図面横方向）はいずれも等しい。
【００４７】
図１３は、図１１でゲート配線５ｂとソース／ドレイン配線７ｂとの接続部の個数を２０個とし、貫通孔径を２〜１０μｍと変化させた場合における半導体装置１００のコンタクトチェーンの抵抗値（コンタクトチェーン抵抗）を示す図である。通常、貫通孔は最小寸法で形成されるので、従来の構造では同じ画素電極線に接続する貫通孔間の距離を貫通孔径と同じ値としている。また、配線幅は貫通孔に対するアライメントマージンを考慮し、貫通孔より１μｍのマージンを持たせている。図１３に示されるように、コンタクトチェーン抵抗は、半導体装置１００において、従来の半導体装置に比べて低くなっている。上述したように、本実施の形態においては、隣り合う電極線間において接続孔１０を接続する（画素電極線９に用いられる）ＩＴＯが不要となるので、（比較的に抵抗値が高く、膜厚が薄い）ＩＴＯの長さを短縮しコンタクトチェーン抵抗を低減することができる。また、従来の構造では接続にゲート絶縁膜４とパッシベーション膜８とを貫通する深いコンタクトを介する必要があったのに対し、本実施の形態ではゲート絶縁膜４の膜厚に相当する段差ですむため、コンタクトチェーン抵抗を低減することができる効果もある。
【００４８】
図１２は、図１１で１個の電極線に対して形成され互いに隣り合う２個の接続孔１０どうしの距離（図１１に示される矢印の長さ）を配線長とした場合において、従来の半導体装置の配線占有面積に対する半導体装置１００の配線占有面積の比を示したグラフである。図１２は、半導体装置１００における接続孔１０は（開口部周辺における）長さ（図１，２の横方向）が７μｍで幅（図１の奥行き方向あるいは図２の縦方向）が５μｍであり従来の半導体装置における接続孔１０は長さが５μｍで幅が５μｍであるものとし、ゲート配線５ｂとソース／ドレイン配線７ｂとの接続部の個数を２０個として、配線長を５〜５０μｍと変化させ算出された。
【００４９】
図１２においては、配線占有面積の対従来比は配線長に依らず１を下回っているので、本実施の形態に係る構造を採用することにより、従来の構造に比べ配線占有面積を低減できることが分かる。言い換えれば、本実施の形態に係る構造を採用することにより、単位面積当たりの配線密度を高くすることができる。すなわち、本実施の形態においては、接続孔１０の個数を半分に減らすことができるのに加え、隣り合う電極線間において接続孔１０を接続する（画素電極線９に用いられる）ＩＴＯが不要となるので、このような効果を得ることができる。図１２に示されるように、このような効果は、配線長が短くなるほど大きくなるので、本発明は、接続孔１０が密集している場合にほどより有効となる。
【００５０】
このように、本実施の形態に係る半導体装置１００においては、１個の接続孔１０に沿って設けられた画素電極線９を介してゲート配線５ｂとソース／ドレイン電極線７とを電気的に接続させているので、接続に必要な画素電極線の長さを大幅に短くすることができ、低抵抗な配線を実現することができる。
【００５１】
なお、上述においては、図１〜２を用いて、画素電極線９を介してソース／ドレイン電極７ａおよびソース／ドレイン配線７ｂとゲート配線５ｂとを接続させる構造について説明したが、これに限らず、あるいは、図１４〜１５に示されるように、画素電極線９を介してソース／ドレイン配線７ｂとゲート配線５ｂとを接続させる構造であってもよい。
【００５２】
また、上述においては、第１乃至第２の導電層として、それぞれ、ゲート電極線５およびソース／ドレイン電極線７を用いてこれらを電気的に接続させる場合について説明したが、あるいは、他の導電層であってもよい。
【００５３】
次に、半導体装置１００を備える液晶表示装置の構成について説明する。図４９〜５０は液晶表示装置の構成を示している。
【００５４】
図４９は、液晶表示装置の断面図である。図４９に示されるように、液晶表示装置は、ＴＦＴアレイ基板４３と、対向基板４４と、シール部４５と、液晶４６と、偏光板５１とを備えている。ＴＦＴアレイ基板４３上には、多数のＴＦＴと画素電極とがアレイ状に形成されるとともに、ドライバー回路部を構成するＴＦＴや外部信号とのインタフェースとなる端子部が形成されている。また、対向基板４４にはブラックマトリックス、カラーフィルター、オーバーコート膜、対向電極、および配向膜が形成されている。ＴＦＴアレイ基板４３と対向基板４４との間には液晶４６が挟まれており、シール部４５により封入されている。以上のような構成で、画素電極と対向電極との間に電圧を印加することにより、液晶４６の配向状態を制御し、透過光量を変化させることができ、画像表示を行うことができる。
【００５５】
図５０は、ＴＦＴアレイ基板４３の平面図を示し、ガラス基板１上に、シール部４５と、画素アレイ部４７と、ドライバー回路部４８と、端子部４９とが設けられている。画素アレイ部４７にはＴＦＴと画素電極とがアレイ状に配置されており、周囲をシール部４５で囲まれている。この部分が画像表示を行う領域となる。また、ドライバー回路部４８は、シール部４５の外側に配置され、画素への選択信号や画像信号を制御している。
【００５６】
次に、画素アレイ部４７およびドライバー回路部４８について説明する。図５１〜５２に、それぞれ、画素アレイ部４７の画素およびＴＦＴの平面図および断面図の例を示す（なお、ドライバー回路部４８のＴＦＴの断面図および平面図は、それぞれ図１〜２に相当する）。
【００５７】
ＴＦＴの作製方法は上述の通りであるが、画素電極は画素電極線９と同時に形成される。ＴＦＴの作製が終わった後、画素アレイ部４７にのみ配向膜を形成し、配向処理を行うことでＴＦＴアレイ基板４３の作製が完了する。
【００５８】
次に、ＴＦＴアレイ基板４３のシール部４５の位置にシール材を形成する。但し、シール材の一部には液晶注入口を設けておく必要がある。
【００５９】
更に、ＴＦＴアレイ基板４３上に上述の対向基板４４を配向膜が下になるように貼り合わせる。貼り合わせは、シール材を硬化することで完了する。一般に、ガラス基板１上にはＴＦＴアレイ基板４３が複数形成されているので、対向基板４４を張り合わせた後、ガラス基板１の切断を行う。
【００６０】
更に、液晶注入口より液晶４６を注入し、ＴＦＴアレイ基板４３と対向基板４４との間に液晶４６を充填する。
【００６１】
更に、液晶注入口を封止材で封止する。以上のようにして液晶セルが作成できる。
【００６２】
次に、端子部４９に異方性導電膜とＦＰＣとを設置し、熱圧着させることで、端子とＦＰＣとを異方性導電膜を介して接続させる。これにより、液晶セルに駆動ＩＣからの信号を送ることができるようになる。液晶セルに偏光フィルムあるいは光学補正フィルムからなる偏光板５１を貼り付けることで、透過光の強度を変化させることができるようになる。
【００６３】
更に、反射板や導光板、バックライトが一体となった筐体に液晶セルを設置することで液晶表示装置が完成する。
【００６４】
以上のように、ＴＦＴアレイ基板４３と対向基板４４とを貼り合わせた後の工程において、画素アレイ部４７は表面に露出することがないのに対し、ドライバー回路部４８は全ての工程で表面に露出することになる。
【００６５】
本実施の形態においては、半導体装置１００と従来の半導体装置とで、コンタクトを有する配線の歩留まりを比較した。シール部４５の外周部にゲート配線５ｂとソース／ドレイン配線７ｂとのコンタクトチェーンを配置し、上述の工程を全て行った後、コンタクトチェーンの歩留まりを測定した。但し、ゲート配線５ｂとソース／ドレイン配線７ｂとの接続部の個数は２０００個とした。貫通孔径を５μｍ、配線長を１０μｍ、貫通孔間の距離５μｍとした。また、配線幅は貫通孔に対するアライメントマージンを考慮し、貫通孔より１μｍのマージンを持たせている。コンタクトチェーンの抵抗が１ＭΩ以上か１０ｋΩ以下のものを不良とした。その結果、本実施の形態によるコンタクトチェーンの歩留まりは１００％であったのに対し、従来の構造では８５％と低かった。以上の結果より本実施の形態によるコンタクトチェーンの歩留まりは従来の構造に比べて高くなっていることがわかる。上述のように、ＴＦＴアレイ基板４３のドライバー回路部４８の表面は全ての工程で露出している。コンタクトチェーンの部分について考えると、画素電極線９が最上層で露出することになる。従来の構造では、ゲート配線５ｂとソース／ドレイン配線７ｂとを接続する画素電極線９が最上層に露出しているため、ＴＦＴアレイ基板４３完成後の工程において、機械的なダメージなどによる断線が起こり易く、歩留まりが低下する。一方、本実施の形態においては、貫通孔内に形成された画素電極線９によりゲート配線５ｂとソース／ドレイン配線７ｂとの接続が確保される。貫通孔のサイズは５μｍと小さいため、貫通孔内に形成された画素電極線９は機械的なダメージを受けにくく、高い歩留まりを得ることができる。
【００６６】
以上のように、本実施の形態に係る半導体装置１００およびそれを備える液晶表示装置においては、１個の接続孔１０に沿って設けられた画素電極線９を介してゲート配線５ｂとソース／ドレイン電極線７とを電気的に接続させているので、ＴＦＴアレイ基板４３完成後の工程において、機械的なダメージなどによる断線が起こりにくく、高い歩留まりを実現することができる。
【００６７】
なお、上述においては、画素電極線９を介してソース／ドレイン電極７ａおよびソース／ドレイン配線７ｂとゲート配線５ｂとを接続させる構造について説明したが、これに限らず、あるいは、図１４〜１５に示されるように、画素電極線９を介してソース／ドレイン配線７ｂとゲート配線５ｂとを接続させる構造であってもよい。
【００６８】
また、上述においては、第１乃至第２の導電層として、それぞれ、ゲート電極線５およびソース／ドレイン電極線７を用いてこれらを電気的に接続させる場合について説明したが、あるいは、他の導電層であってもよい。
【００６９】
また、上述においては、配向膜が画素アレイ部４７上にのみ形成され、ドライバー回路部４８では画素電極線９が最上層にある場合について述べたが、ドライバー回路部４８上に配向膜が形成された場合でも同様の効果を得ることができる。すなわち、本実施の形態に係る半導体装置１００においては、画素電極線９上には、配向膜等の膜が、形成されていてもよく、形成されていなくてもよい。
【００７０】
＜実施の形態２＞
実施の形態１に係る半導体装置１００においては、図１〜２に示されるように、ゲート配線５ｂとソース／ドレイン電極線７との間が空いているので、接続孔１０がガラス基板１に達しているが、あるいは、ゲート配線５ｂとソース／ドレイン電極線７とをオーバーラップさせることにより、接続孔１０がガラス基板１に達さずゲート配線５ｂで止まるようにしてもよい。
【００７１】
以下、本発明の実施の形態２を図１６〜２５を参照して詳細に説明する。
【００７２】
図１６は、本実施の形態に係る半導体装置１０１の構造を示す断面図である。図１７は、図１６のうち矢印で示される領域に対応する平面図である。なお、図１７では、図１６における部材の一部が省略されている。
【００７３】
図１６〜１７は、図１〜２において、ゲート配線５ｂとソース／ドレイン電極線７とを長さ方向において平面的にオーバーラップさせたものである。図１６〜１７においては、接続孔１０は、ソース／ドレイン電極線７の端部を跨いでいる。また、図１６においては、図１とは異なり、画素電極線９の（コンタクト部の）底面（すなわち接続孔１０の底面）は全て、ゲート電極線５またはソース／ドレイン電極線７に接している（言い換えれば、図１のように底面がガラス基板１に接することはない）。
【００７４】
なお、半導体装置１０１の製造方法については、実施の形態１に係る半導体装置１００の製造方法とほぼ同様であるので、ここでの詳細な説明は省略する。
【００７５】
図１７に示されるように、接続孔１０の幅（図１７の縦方向）は、ゲート配線５ｂの幅より小さく且つソース／ドレイン電極線７の幅より小さい。すなわち、オーバーラップ領域は、幅方向において、接続孔１０を横切っている。
【００７６】
このような構造では、接続孔１０を設けるべき領域の全体の下方において、ゲート電極線５またはソース／ドレイン電極線７のいずれかが配置される。従って、実施の形態１で図１０を用いて上述したようにエッチングにより接続孔１０を形成する場合においても、ゲート電極線５またはソース／ドレイン電極線７のいずれかでエッチングが停止する（図１０では、ゲート電極線５およびソース／ドレイン電極線７のいずれにもカバーされていない領域において、エッチングがガラス基板１に達しオーバーエッチングしている）。
【００７７】
この構造ではソース／ドレイン電極線７とゲート電極線５とはオーバーラップしているので、ソース／ドレイン電極線７に対するコンタクト部とゲート電極線５に対するコンタクト部との距離（これらを接続する画素電極線９の長さ）は、ゲート絶縁膜４に相当する段差のみで決まり、実施の形態１と比べ、更に配線抵抗を低減することができる。
【００７８】
図１０におけるオーバーエッチングの深さは、エッチングがゲート電極線５に達してからエッチングが終了するまでのオーバーエッチング時間で定められる。このオーバーエッチング時間は、接続孔１０においてエッチング不足による開口不良が生じるのを防ぐために、エッチング速度やパッシベーション膜８およびゲート絶縁膜４の膜厚分布を考慮しゲート電極線５へ達する時間の５０％程度に定められる。従って、ガラス基板１のオーバーエッチングの深さは、接続孔１０の深さの５０％程度と非常に大きくなる。よって、歩留まりの低下を招く可能性がある。
【００７９】
一方、本実施の形態においては、上述したようにオーバーラップ領域が設けられるので、オーバーエッチングを防ぐことができるとともに、接続孔１０の（開口部周辺における）長さを小さくすることができる。従って、実施の形態１に比べて、配線抵抗を低減することができるとともに歩留まりの低下を抑えることができる。
【００８０】
図１９は、図１１でゲート配線５ｂとソース／ドレイン配線７ｂとの接続部の個数を２０個とし、貫通孔径を２〜１０μｍと変化させた場合における半導体装置１０１のコンタクトチェーンの抵抗値（コンタクトチェーン抵抗）を示す図である。通常、貫通孔は最小寸法で形成されるので、貫通孔間の距離も貫通孔径と同じ値としている。また、配線幅は貫通孔に対するアライメントマージンを考慮し、貫通孔より１μｍのマージンを持たせている。図１９に示されるように、コンタクトチェーン抵抗は、半導体装置１０１において、半導体装置１００に比べて低くなっている。
【００８１】
図１８は、従来の半導体装置の配線占有面積に対する半導体装置１０１の配線占有面積の比を示したグラフである。図１８は、半導体装置１０１および従来の半導体装置における接続孔１０は（開口部周辺における）長さが５μｍで幅が５μｍであるものとし、ゲート配線５ｂとソース／ドレイン配線７ｂとの接続部の個数を２０個として、配線長を５〜５０μｍと変化させ算出された。
【００８２】
図１８においては、配線占有面積の対従来比は配線長に依らず図１２を下回っているので、本実施の形態に係る構造を採用することにより、実施の形態１に係る構造に比べ配線占有面積を低減できることが分かる。従って、実施の形態１に比べて、さらに高密度なレイアウトを実現させることができる。
【００８３】
また、本実施の形態においても、実施の形態１と同様に貫通孔内に形成された画素電極線９によりゲート配線５ｂとソース／ドレイン配線７ｂとの接続が確保されるので、ゲート配線５ｂとソース／ドレイン配線７ｂとの接続部は機械的なダメージを受けにくく、高い歩留まりを得ることができることは言うまでもない。
【００８４】
このように、本実施の形態に係る半導体装置１０１においては、ゲート電極線５とソース／ドレイン電極線７とがオーバーラップしているので、実施の形態１に係る半導体装置１００に比べて、歩留まりの低下を抑えることができるとともに、さらに抵抗値を低減させることができ、さらに高密度なレイアウトを実現させることができる。また、ＴＦＴアレイ基板４３完成後の工程において、機械的なダメージなどによる断線が起こりにくく、高い歩留まりを実現することができる。
【００８５】
なお、上述においては、図１６〜１７を用いて、画素電極線９を介してソース／ドレイン電極７ａおよびソース／ドレイン配線７ｂとゲート配線５ｂとを接続させる構造について説明したが、これに限らず、あるいは、図２０〜２１に示されるように、実施の形態１と同様に、画素電極線９を介してソース／ドレイン配線７ｂとゲート配線５ｂとを接続させてもよい。
【００８６】
また、上述においては、第１乃至第２の導電層として、それぞれ、ゲート電極線およびソース／ドレイン電極線７を用いてこれらを電気的に接続させる場合について説明したが、あるいは、いずれか一方は他の導電層であってもよい。
【００８７】
また、上述においては、配向膜が画素アレイ部４７上にのみ形成され、ドライバー回路部４８では画素電極線９が最上層にある場合について述べたが、ドライバー回路部４８上に配向膜が形成された場合でも同様の効果を得ることができる。
【００８８】
また、上述においては、第３の導電層として画素電極線９を用いる場合について説明したが、これに限らず、あるいは、図２２の断面図および図２３の平面図に半導体装置１０２として示されるように、第３の導電層として反射電極１１を用いてもよい。図２２は、図１６において、画素電極線９に代えて反射電極１１を設けたものである。半導体装置１０２の製造方法は、半導体装置１０１の製造方法において、画素電極線９を形成する工程に代えて、反射電極１１を形成する工程を備えたものである。
【００８９】
すなわち、接続孔１０を形成する工程に引き続き、スパッタにより、全面的に、ＡｌおよびＭｏからなる積層膜を形成する。そして、写真製版により積層膜上に所定パターンのレジストマスク（第５マスク）を形成し、積層膜をウェットエッチングした後に、レジストマスクを除去する。これにより、接続孔１０を覆うような反射電極１１が形成され、ゲート配線５ｂとソース／ドレイン電極線７とは反射電極１１を介して接続孔１０内で電気的に接続される。
【００９０】
図２２〜２３の半導体装置１０２においては、ＩＴＯからなる画素電極線９に代えて、ＩＴＯより抵抗値が低いＡｌおよびＭｏからなる反射電極１１を用いることにより、図２４に示されるように、さらにコンタクトチェーン抵抗を低減することが可能となる。
【００９１】
また、あるいは、反射電極１１は、画素電極線９に代えて形成されるのではなく、画素電極線９の上に形成されてもよい（積層電極構造）。このとき、画素アレイ部４７の画素では１つの画素に対して透過電極と反射電極とが形成されることになる。また、このとき、実施の形態６で後に詳述するように、レジストに対してハーフトーン露光を用いた写真製版とエッチングとを行うことにより、同じマスクで画素電極線９と反射電極１１とを形成してもよい。これにより、マスク枚数を減らすことが可能となる。
【００９２】
また、あるいは、画素電極線９の上に反射電極１１を形成するのではなく、反射電極１１の上に画素電極線９を形成してもよい。
【００９３】
また、上述においては、接続孔１０の幅をゲート配線５ｂの幅より小さく且つソース／ドレイン電極線７の幅より小さくすることによりオーバーラップ領域が幅方向において接続孔１０を横切るようにする場合について説明したが、これに限らず、あるいは、図２５に示されるように、ゲート配線５ｂとソース／ドレイン電極線７とを幅方向においてずらしてレイアウトすることにより、接続孔１０の幅が大きい場合にもオーバーラップ領域が長さ方向において接続孔１０を横切るようにすることが可能となる。
【００９４】
＜実施の形態３＞
実施の形態２では、ゲート電極線５とソース／ドレイン電極線７とをオーバーラップさせオーバーラップ領域が接続孔１０を横切るようにすることにより、接続孔１０の底面が全てゲート電極線５またはソース／ドレイン電極線７に接するようにしている。このオーバーラップ領域の面積（オーバーラップ量）は、アライメントマージンを確保した上で、可能な限り小さくすることが望ましい。オーバーラップ量を最小限にすることにより、ゲート電極線およびソース／ドレイン電極線７の占有面積を最小限にすることができるので、配線密度を高めることが可能となる。
【００９５】
以下、本発明の実施の形態３を図２６〜３１を参照して詳細に説明する。
【００９６】
図２６は、本実施の形態に係る半導体装置の構造を示す平面図である。図２６においては、図２等と同様に、ゲート配線５ｂとソース／ドレイン配線７ｂとは、いずれも、長さ方向（横方向）に延在しており、画素電極線９を介して電気的に接続されている。一方、ゲート配線５ｂ’とソース／ドレイン配線７ｂ’とは、いずれも、幅方向（縦方向）に延在しており、画素電極線９とは電気的に絶縁されている。また、図２６においては、接続孔１０の幅および長さが製造プロセスで定められる最小寸法（矢印で表す）となるようにレイアウトされている。このようにレイアウトすることにより、接続孔１０の占有面積を低減することができる。また、ゲート配線５ｂ’は、接続孔１０との距離が上記の最小寸法より小さくなるようにレイアウトされており、ソース／ドレイン配線７ｂ’は、接続孔１０との距離が上記の最小寸法に等しくなるようにレイアウトされている。このようにレイアウトすることにより、オーバーラップ量を最小限にし配線密度を高めることができる。一般に、製造プロセスにおける最小寸法は露光プロセスの能力で定められる。
【００９７】
上述したように、接続孔１０の底面は全て、ゲート電極線５またはソース／ドレイン電極線７に接している。この底面のうちゲート電極線５に接している面をゲート接触面と呼びソース／ドレイン電極線７に接している面をソース／ドレイン接触面と呼ぶこととすると、ゲート接触面はソース／ドレイン接触面と面積が同じかより大きいことが望ましい。すなわち、ゲート電極線５はソース／ドレイン電極７に比べてより下方に配置されておりゲート接触面はソース／ドレイン接触面より深く位置するので、開口不良がより生じやすいゲート接触面をより大きくすることが望ましい。
【００９８】
また、ゲート接触面およびソース／ドレイン接触面の面積が小さくなると、コンタクト抵抗が大きくなる。従って、接続孔１０の面積は、ゲート接触面およびソース／ドレイン接触面の面積が小さくなり過ぎコンタクトチェーン抵抗が大きくなり過ぎることがない範囲で小さくすることが望ましい。図２７は、接続孔１０とソース／ドレイン配線７ｂとの重なり量（ソース／ドレイン接触面の面積に比例する）に対するコンタクトチェーン抵抗の変化を示すグラフである。図２７は、接続孔１０は（開口部周辺における）長さが５μｍで幅が５μｍであるものとし、接続孔１０の個数を２０個として、配線長を１０μｍとして算出された。
【００９９】
図２７においては、重なり量が１μｍ以下になるとコンタクトチェーン抵抗が急激に増加し始める。従って、重なり量を１μｍ程度にすることにより、コンタクトチェーン抵抗が大きくなり過ぎない範囲で接続孔１０の占有面積を低減することができる。
【０１００】
このように、本実施の形態に係る半導体装置においては、ゲート電極線５とソース／ドレイン電極線７とのオーバーラップ量を、不具合が生じない範囲で可能な限り小さくする。従って、実施の形態２に係る半導体装置１０１に比べて、さらに高密度なレイアウトを実現させることができる。
【０１０１】
なお、上述においては、図２６を用いて、ゲート配線５ｂとソース／ドレイン配線７ｂとが長さ方向に延在しゲート配線５ｂ’とソース／ドレイン配線７ｂ’とが幅方向に延在するようにレイアウトする場合について説明した。しかし、これに限らず、あるいは、図２８に示されるように、ゲート配線５ｂが長さ方向に延在しゲート配線５ｂ’とソース／ドレイン配線７ｂ，７ｂ’とが幅方向に延在するようにレイアウトしてもよい。また、あるいは、図２９に示されるように、ソース／ドレイン配線７ｂが長さ方向に延在しゲート配線５ｂ，５ｂ’とソース／ドレイン配線７ｂ’とが幅方向に延在するようにレイアウトしてもよい。また、あるいは、図３０に示されるように、ゲート配線５ｂ’が設けられずゲート配線５ｂとソース／ドレイン配線７ｂとが互いに幅方向にずれつつ長さ方向に延在しソース／ドレイン配線７ｂ’が幅方向に延在するようにレイアウトしてもよい（図３０は、接続孔１０がソース／ドレイン電極線７の角部に配置される場合のレイアウトを示している）。
【０１０２】
また、上述においては、図２６等を用いて、接続孔１０が断面正方形状（幅および長さがいずれも５μｍ）である場合について説明したが、これに限らず、あるいは、図３１に示されるように、接続孔１０の断面形状は、長さが幅より長い矩形状であってもよい。このようにレイアウトすることにより、コンタクト面積を大きくすることが可能となる。
【０１０３】
＜実施の形態４＞
実施の形態１では、複数個の逆スタガー型の薄膜トランジスタが設けられた半導体装置１００について説明したが、逆スタガー型に限らず、正スタガー型の薄膜トランジスタが設けられてもよい。
【０１０４】
以下、本発明の実施の形態４を図３２〜３５を参照して詳細に説明する。
【０１０５】
図３２は、本実施の形態に係る半導体装置１０３の構造を示す平面図である。図３３は、図３２のうち矢印で示される領域に対応する平面図である。なお、図３３では、図３２における部材の一部が省略されている。
【０１０６】
図３２〜３３は、図１〜２において、ガラス基板１上に設けられる複数個の薄膜トランジスタを、逆スタガー型に代えて正スタガー型としたものである。
【０１０７】
すなわち、図１の半導体装置１００においては、ゲート電極線５が本発明に係る第１の導電層として機能しソース／ドレイン電極線７が本発明に係る第２の導電層として機能するが、図３２の半導体装置１０３においては、ソース／ドレイン電極線７が本発明に係る第１の導電層として機能しゲート電極線５が本発明に係る第２の導電層として機能する。
【０１０８】
従って、実施の形態１と同様に、１個の接続孔１０でゲート電極線５とソース／ドレイン電極線７とを接続できるので、実施の形態１と同様に、従来の半導体装置に比べて、接続孔１０の個数を減らし配線が占有する面積（配線占有面積）を低減することができる。
【０１０９】
次に、図３２〜３３の半導体装置１０３の製造方法について説明する。
【０１１０】
まず、ガラス基板１上に、スパッタにより、全面的に、ＡｌおよびＭｏからなる積層膜を形成する。このガラス基板１としては、コーニング社製１７３７を用いた。そして、プラズマＣＶＤにより、全面的に、ｎ型非晶質Ｓｉ膜３ｂを形成する。そして、写真製版によりｎ型非晶質Ｓｉ膜３ｂ上に所定パターンのレジストマスク（第１マスク）を形成し、ｎ型非晶質Ｓｉ膜３ｂをドライエッチングした後に、レジストマスクを除去する。そして、写真製版によりｎ型非晶質Ｓｉ膜３ｂ上および積層膜上に所定パターンのレジストマスク（第２マスク）を形成し、積層膜をウェットエッチングした後に、レジストマスクを除去する。これにより、ソース／ドレイン電極線７が形成される。
【０１１１】
次に、プラズマＣＶＤにより、全面的に、非晶質Ｓｉ膜３ａを形成する。そして、写真製版により非晶質Ｓｉ膜３ａ上に所定パターンのレジストマスク（第３マスク）を形成し、非晶質Ｓｉ膜３ａをドライエッチングした後に、レジストマスクを除去する。これにより、非晶質Ｓｉ膜３ａおよびｎ型非晶質Ｓｉ膜３ｂからなるアイランド状の半導体層３が形成される。なお、半導体層３は、ソース／ドレイン間の領域において非晶質Ｓｉ膜３ａが残るので、ソース／ドレイン電極線７と良好なコンタクトを得ることができる。
【０１１２】
次に、プラズマＣＶＤにより、全面的に、ＳｉＮ膜からなるゲート絶縁膜４を形成する。
【０１１３】
次に、スパッタにより、全面的に、Ｍｏを形成する。そして、写真製版によりＭｏ上に所定パターンのレジストマスク（第４マスク）を形成し、Ｍｏをウェットエッチングした後に、レジストマスクを除去する。これにより、ゲート電極５ａおよびゲート配線５ｂが形成される。
【０１１４】
次に、全面的に、ＳｉＯ2膜およびＳｉＮ膜からなるパッシベーション膜８を形成する。
【０１１５】
次に、写真製版によりパッシベーション膜８上に所定パターンのレジストマスク（第５マスク）を形成し、パッシベーション膜８およびゲート絶縁膜４を順次ドライエッチングした後に、レジストマスクを除去する。これにより、パッシベーション膜８およびゲート絶縁膜４を貫通しゲート配線５ｂの端部を露出させる接続孔１０が形成される。なお、金属は、絶縁膜に比べて、エッチングレートが極めて小さいので、ゲート配線５ｂおよびソース／ドレイン電極線７はほとんどエッチングされない。
【０１１６】
次に、スパッタにより、全面的に、ＩＴＯ膜を１００ｎｍ程度形成する。そして、写真製版によりＩＴＯ膜上に所定パターンのレジストマスク（第６マスク）を形成し、ＩＴＯ膜をウェットエッチングした後に、レジストマスクを除去する。これにより、接続孔１０を覆うような画素電極線９が形成され、ゲート配線５ｂとソース／ドレイン電極線７とは画素電極線９を介して接続孔１０内で電気的に接続される。
【０１１７】
以上のプロセスにより図３２〜３３の半導体装置１０３が形成される。上述したように、このプロセスは、計６枚のレジストマスクを用いるので、６枚マスクプロセスと呼ばれる。
【０１１８】
次に、図３４〜３５を用いて、本実施の形態に係る半導体装置１０３と従来の半導体装置とでコンタクト抵抗を有する配線の配線抵抗を比較する。
【０１１９】
図３４は、従来の半導体装置の配線占有面積に対する半導体装置１０３の配線占有面積の比を示したグラフである。図３４は、半導体装置１０３および従来の半導体装置における接続孔１０は（開口部周辺における）長さが５μｍで幅が５μｍであるものとし、ゲート配線５ｂとソース／ドレイン配線７ｂとの接続部の個数を２０個として、配線長を５〜５０μｍと変化させ算出された。
【０１２０】
図３４においては、配線占有面積の対従来比は配線長に依らず１を下回っているので、本実施の形態に係る構造を採用することにより、実施の形態１と同様に、従来の構造に比べ配線占有面積を低減できることが分かる。
【０１２１】
図３５は、配線長を１０μｍとした場合における半導体装置１０３のコンタクトチェーンの抵抗値（コンタクトチェーン抵抗）を示す図である。図３５に示されるように、コンタクトチェーン抵抗は、半導体装置１０３において、従来の半導体装置に比べて低くなっている。
【０１２２】
このように本実施の形態に係る半導体装置１０３は、ガラス基板１上に複数個の正スタガー型の薄膜トランジスタが設けられ、１個の接続孔１０に沿って設けられた画素電極線９を介してゲート配線５ｂとソース／ドレイン電極線７とを電気的に接続させている。従って、実施の形態１と同様の効果を奏する。
【０１２３】
また、本実施の形態においても、実施の形態１と同様に貫通孔内に形成された画素電極線９によりゲート配線５ｂとソース／ドレイン配線７ｂとの接続が確保されるので、ゲート配線５ｂとソース／ドレイン配線７ｂとの接続部は機械的なダメージを受けにくく、高い歩留まりを得ることができることは言うまでもない。
【０１２４】
＜実施の形態５＞
実施の形態１に係る半導体装置１００においては、図１，１０に示されるように、接続孔１０を形成するときにソース／ドレイン電極線７はほとんどエッチングされない。しかし、これに限らず、あるいは、ソース／ドレイン電極線７は部分的にエッチングされてもよい。
【０１２５】
以下、本発明の実施の形態５を図３６〜３９を参照して詳細に説明する。
【０１２６】
図３６は、本実施の形態に係る半導体装置１０４の構造を示す断面図である。
【０１２７】
図３６は、図１において、ソース／ドレイン電極線７をＭｏからなる下層側のソース／ドレイン電極線７１（下層導電層）およびＡｌからなる上層側のソース／ドレイン電極線７２（上層導電層）から構成される２層積層構造にするとともに、ソース／ドレイン電極７ａをＭｏからなる下層側のソース／ドレイン電極７ａ１およびＡｌからなる上層側のソース／ドレイン電極７ａ２から構成される２層積層構造にしたものである。また、ソース／ドレイン電極線７２は端部において部分的にエッチングされているので、画素電極線９の（コンタクト部の）ソース／ドレイン接触面は、ソース／ドレイン電極線７１に接している。ソース／ドレイン電極線７２を部分的にエッチングすることにより、ゲート接触面におけるアスペクト比すなわち距離ｄ２／距離ｄ１を小さくできるので、画素電極線９において、側壁に対するカバレッジを向上させることができる。これにより、コンタクト抵抗のばらつきを低減することが可能となる。
【０１２８】
半導体装置１０４の製造方法は、実施の形態１に係る半導体装置１００の製造方法において、ソース／ドレイン電極線７２を端部において部分的にエッチングする工程を備えたものである。すなわち、接続孔１０を形成する工程に引き続き、写真製版により所定パターンのレジストマスクを形成し、リン酸と酢酸との混合液でソース／ドレイン電極線７２をウェットエッチングした後に、レジストマスクを除去する。エッチング手法としてウェットエッチングを採用することにより、大きな選択比を得ることが可能となる。
【０１２９】
なお、上述においては、上層側のソース／ドレイン電極線７２をＡｌから構成し下層側のソース／ドレイン電極線７１をＭｏから構成する場合について説明したが、これに限らず、上層側のソース／ドレイン電極線７２のみを選択的にエッチングできる材料であればよい。例えば、上層側のソース／ドレイン電極線７２の材料がＡｌである場合には、下層側のソース／ドレイン電極線７１の材料をＩＴＯ、またはＴｉ、Ｔａ、Ｗ、シリサイドとすることにより、リン酸と酢酸との混合液でソース／ドレイン電極線７２のみを選択的にウェットエッチングできる。また、上層側のソース／ドレイン電極線７２の材料がＣｕである場合には、下層側のソース／ドレイン電極線７１の材料をＩＴＯ、またはＴｉ、Ｔａ、シリサイドとすることにより、硫酸と過硫酸アンモニウムと過酸化水素水との混合液でソース／ドレイン電極線７２のみを選択的にウェットエッチングできる。
【０１３０】
図３７は、半導体装置１０４のコンタクトチェーンの抵抗値（コンタクトチェーン抵抗）のばらつきを示す図である。図３７は、接続孔１０は（開口部周辺における）長さが５μｍで幅が５μｍであるものとし、ゲート配線５ｂとソース／ドレイン配線７ｂとの接続部の個数を２０個として、配線長を１０μｍとして算出された。図３７に示されるように、コンタクトチェーン抵抗のばらつきは、半導体装置１０４において、従来の半導体装置に比べて低減されている。
【０１３１】
このように、本実施の形態に係る半導体装置１０４においては、ソース／ドレイン電極線７を部分的にエッチングすることにより、ゲート接触面におけるアスペクト比ｄ２／ｄ１を小さくできるので、画素電極線９において、側壁に対するカバレッジを向上させることができる。従って、コンタクト抵抗のばらつきを低減することが可能となる。
【０１３２】
なお、上述においては、図３６を用いて、画素電極線９のソース／ドレイン接触面がソース／ドレイン電極線７１のみに接する場合について説明した。しかし、これに限らず、あるいは、図３８に示されるように、画素電極線９のソース／ドレイン接触面がソース／ドレイン電極線７２にも接するようにしてもよい。
【０１３３】
また、上述においては、図３６を用いて、逆スタガー型の薄膜トランジスタが設けられた半導体装置１０４において、ソース／ドレイン電極線７およびソース／ドレイン電極７ａを２層積層構造にする場合について説明した。しかし、これに限らず、あるいは、図３９に示されるように、正スタガー型の薄膜トランジスタが設けられた半導体装置においても、ゲート電極５ａおよびゲート配線５ｂを２層積層構造にしてもよい。図３９は、図３２において、ゲート電極５ａをＭｏからなる下層側のゲート電極５ａ１およびＡｌからなる上層側のゲート電極５ａ２から構成される２層積層構造にするとともに、ゲート配線５ｂをＭｏからなる下層側のゲート配線５ｂ１およびＡｌからなる上層側のゲート配線５ｂ２から構成される２層積層構造にしたものである。また、ゲート配線５ｂ２は端部において部分的にエッチングされているので、画素電極線９のゲート接触面は、ゲート配線５ｂ１に接している。ゲート配線５ｂを部分的にエッチングすることにより、ソース／ドレイン接触面におけるアスペクト比すなわち（距離ｄ４／距離ｄ３）を小さくできるので、画素電極線９において、側壁に対するカバレッジを向上させることができる。これにより、コンタクト抵抗のばらつきを低減することが可能となる。また、図３９においても、図３８と同様に、画素電極線９のソース／ドレイン接触面がゲート配線５ｂ２にも接するようにしてもよい。
【０１３４】
＜実施の形態６＞
実施の形態１（２）においては、図５〜１０に示されるように、計５枚のレジストマスクを用いた半導体装置の製造方法（５枚マスクプロセス）について説明した。しかし、上述したように、レジストに対してハーフトーン露光を用いた写真製版とエッチングとを行うことにより、マスク枚数を減らすことが可能となる。
【０１３５】
以下、本発明の実施の形態６を図４０〜４８を参照して詳細に説明する。
【０１３６】
図４０は、本実施の形態に係る半導体装置１０５の構造を示す断面図である。図４１は、図４０のうち矢印で示される領域に対応する平面図である。なお、図４１では、図４０における部材の一部が省略されている。
【０１３７】
図４０は、実施の形態２に係る図１６において、非晶質Ｓｉ膜３ａおよびｎ型非晶質Ｓｉ膜３ｂからなる半導体層３の端部を拡げソース／ドレイン電極線７の端部に揃えたものである。
【０１３８】
次に、図４２〜４７を用いて、図４０の半導体装置１０５の製造方法について説明する。
【０１３９】
まず、図４２を参照して、ガラス基板１上に、スパッタにより、全面的に、Ｍｏを形成する。このガラス基板１としては、コーニング社製１７３７を用いた。そして、写真製版によりＭｏ上に所定パターンのレジストマスク（第１マスク）を形成し、Ｍｏをウェットエッチングした後に、レジストマスクを除去する。これにより、ゲート電極５ａおよびゲート配線５ｂが形成される。
【０１４０】
次に、図４３を参照して、プラズマＣＶＤにより、全面的に、ＳｉＮ膜からなるゲート絶縁膜４、非晶質Ｓｉ膜３ａ、およびｎ型非晶質Ｓｉ膜３ｂを順次形成する。そして、さらに、全面的に、Ｍｏからなる積層膜を形成する。そして、ハーフトーン露光を用いた写真製版により積層膜上に所定パターンのレジストマスク２０（第２マスク）を形成する。このレジストマスク２０は、その端部が半導体層３およびソース／ドレイン電極線７の端部に一致し、且つアイランド状の半導体層３の開口パターンに対応する領域２０ａを有するように露光される。すなわち、領域２０ａはハーフトーンで露光され、レジストマスク２０から領域２０ａを除いた残りの領域２０ｂは完全に露光される。そして、露光されたパターン（すなわち領域２０ａ，２０ｂからなるレジストマスク全体）に基づき、Ｍｏからなる積層膜をウェットエッチングするとともに非晶質Ｓｉ膜３ａおよびｎ型非晶質Ｓｉ膜３ｂをドライエッチングする。
【０１４１】
次に、図４４を参照して、レジストマスク２０において、全面的にエッチバックを行うことにより、ハーフトーンで露光された領域２０ａを選択的に除去する。これにより、レジストマスク２０において、完全に露光された領域２０ｂすなわちソース／ドレイン電極線７に対応する領域のみが残される。そして、領域２０ｂに基づき、Ｍｏからなる積層膜をウェットエッチングするとともに非晶質Ｓｉ膜３ａおよびｎ型非晶質Ｓｉ膜３ｂをドライエッチングした後に、領域２０ｂを除去する。これにより、アイランド状の半導体層３およびソース／ドレイン電極線７が形成される。すなわち、本実施の形態においては、実施の形態１とは異なり、１枚のレジストマスクを用いて、アイランド状の半導体層３およびソース／ドレイン電極７が形成される。
【０１４２】
次に、図４５を参照して、ソース／ドレイン電極線７をマスクとしてｎ型非晶質Ｓｉ膜３ｂをドライエッチングする。これにより、半導体層３のソース・ドレイン間の領域において、ｎ型非晶質Ｓｉ膜３ｂが部分的に除去される。なお、半導体層３は、ソース／ドレイン間の領域において非晶質Ｓｉ膜３ａが残るので、ソース／ドレイン電極線７と良好なコンタクトを得ることができる。
【０１４３】
次に、図４６を参照して、全面的に、ＳｉＯ2膜およびＳｉＮ膜からなるパッシベーション膜８を形成する。
【０１４４】
次に、図４７を参照して、写真製版によりパッシベーション膜８上に所定パターンのレジストマスク（第３マスク）を形成し、パッシベーション膜８およびゲート絶縁膜４を順次ドライエッチングした後に、レジストマスクを除去する。これにより、パッシベーション膜８およびゲート絶縁膜４を貫通しゲート配線５ｂおよびソース／ドレイン電極線７それぞれの端部を露出させる接続孔１０が形成される。なお、金属は、絶縁膜に比べて、エッチングレートが極めて小さいので、ゲート配線５ｂおよびソース／ドレイン電極線７はほとんどエッチングされない。
【０１４５】
次に、図４０を参照して、スパッタにより、全面的に、ＩＴＯ膜を１００ｎｍ程度形成する。そして、写真製版によりＩＴＯ膜上に所定パターンのレジストマスク（第４マスク）を形成し、ＩＴＯ膜をウェットエッチングした後に、レジストマスクを除去する。これにより、接続孔１０を覆うような画素電極線９が形成され、ゲート配線５ｂとソース／ドレイン電極線７とは画素電極線９を介して接続孔１０内で電気的に接続される。
【０１４６】
以上のプロセスにより図４０〜４１の半導体装置１０５が形成される。上述したように、このプロセスにおいては、計４枚のレジストマスクのみを用いるので、実施の形態１に比べて、マスク枚数を減らす（すなわち工程数を減らす）ことが可能となる。
【０１４７】
図５３は、図１１でゲート配線５ｂとソース／ドレイン配線７ｂとの接続部の個数を２０個とし、貫通孔径を２〜１０μｍと変化させた場合における半導体装置１０５のコンタクトチェーンの抵抗値（コンタクトチェーン抵抗）を示す図である。通常、貫通孔は最小寸法で形成されるので、貫通孔間の距離も貫通孔径と同じ値としている。また、配線幅は貫通孔に対するアライメントマージンを考慮し、貫通孔より１μｍのマージンを持たせている。図５３に示されるように、コンタクトチェーン抵抗は、半導体装置１０５において、半導体装置１００に比べて低くなっている。
【０１４８】
このように、本実施の形態に係る半導体装置においては、１個の接続孔１０に沿って設けられた画素電極線９を介してゲート配線５ｂとソース／ドレイン電極線７とを電気的に接続させているので、接続に必要な画素電極線の長さを大幅に短くすることができ、低抵抗な配線を実現することができる。
【０１４９】
図４８は、従来の半導体装置の配線占有面積に対する半導体装置１０５の配線占有面積の比を示したグラフである。図４８は、半導体装置１０５および従来の半導体装置における接続孔１０は（開口部周辺における）長さが５μｍで幅が５μｍであるものとし、ゲート配線５ｂとソース／ドレイン配線７ｂとの接続部の個数を２０個として、配線長を５〜５０μｍと変化させ算出された。
【０１５０】
図４８においては、配線占有面積の対従来比は配線長に依らず１を下回っているので、本実施の形態に係る構造を採用することにより、実施の形態１と同様に、従来の構造に比べ配線占有面積を低減できることが分かる。
【０１５１】
このように、本実施の形態に係る半導体装置１０５の製造方法においては、レジストマスク２０に対してハーフトーン露光を用いた写真製版とエッチングとを行うので、実施の形態１（２）に比べて、マスク枚数を減らす（すなわち工程数を減らす）ことが可能となる。
【０１５２】
なお、上述では、実施の形態１（２）においてハーフトーン露光を用いる場合について説明したが、これに限らず、あるいは、実施の形態３〜５においてハーフトーン露光を用いてもよい。
【０１５３】
また、本実施の形態においても、実施の形態１と同様に貫通孔内に形成された画素電極線９によりゲート配線５ｂとソース／ドレイン配線７ｂとの接続が確保されるので、ゲート配線５ｂとソース／ドレイン配線７ｂとの接続部は機械的なダメージを受けにくく、高い歩留まりを得ることができることは言うまでもない。
【図面の簡単な説明】
【０１５４】
【図１】実施の形態１に係る半導体装置の構造を示す断面図である。
【図２】実施の形態１に係る半導体装置の構造を示す平面図である。
【図３】比較用の半導体装置の構造を示す断面図である。
【図４】比較用の半導体装置の構造を示す平面図である。
【図５】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図６】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図７】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図８】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図９】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１０】実施の形態１に係る半導体装置の製造方法を示す断面図である。
【図１１】実施の形態１に係る半導体装置におけるコンタクトチェーンを示す概念図である。
【図１２】実施の形態１に係る半導体装置の配線占有面積比を示したグラフである。
【図１３】実施の形態１に係る半導体装置のコンタクトチェーン抵抗を示す図である。
【図１４】実施の形態１に係る半導体装置の構造を示す断面図である。
【図１５】実施の形態１に係る半導体装置の構造を示す平面図である。
【図１６】実施の形態２に係る半導体装置の構造を示す断面図である。
【図１７】実施の形態２に係る半導体装置の構造を示す平面図である。
【図１８】実施の形態２に係る半導体装置の配線占有面積比を示したグラフである。
【図１９】実施の形態２に係る半導体装置のコンタクトチェーン抵抗を示す図である。
【図２０】実施の形態２に係る半導体装置の構造を示す断面図である。
【図２１】実施の形態２に係る半導体装置の構造を示す平面図である。
【図２２】実施の形態２に係る半導体装置の構造を示す断面図である。
【図２３】実施の形態２に係る半導体装置の構造を示す平面図である。
【図２４】実施の形態２に係る半導体装置のコンタクトチェーン抵抗を示す図である。
【図２５】実施の形態２に係る半導体装置の構造を示す平面図である。
【図２６】実施の形態３に係る半導体装置の構造を示す平面図である。
【図２７】実施の形態３に係る半導体装置のコンタクトチェーン抵抗を示す図である。
【図２８】実施の形態３に係る半導体装置の構造を示す平面図である。
【図２９】実施の形態３に係る半導体装置の構造を示す平面図である。
【図３０】実施の形態３に係る半導体装置の構造を示す平面図である。
【図３１】実施の形態３に係る半導体装置の構造を示す平面図である。
【図３２】実施の形態４に係る半導体装置の構造を示す断面図である。
【図３３】実施の形態４に係る半導体装置の構造を示す平面図である。
【図３４】実施の形態４に係る半導体装置の配線占有面積比を示したグラフである。
【図３５】実施の形態４に係る半導体装置のコンタクトチェーン抵抗を示す図である。
【図３６】実施の形態５に係る半導体装置の構造を示す断面図である。
【図３７】実施の形態５に係る半導体装置のコンタクトチェーン抵抗のばらつきを示す図である。
【図３８】実施の形態５に係る半導体装置の構造を示す断面図である。
【図３９】実施の形態５に係る半導体装置の構造を示す断面図である。
【図４０】実施の形態６に係る半導体装置の構造を示す断面図である。
【図４１】実施の形態６に係る半導体装置の構造を示す平面図である。
【図４２】実施の形態６に係る半導体装置の製造方法を示す断面図である。
【図４３】実施の形態６に係る半導体装置の製造方法を示す断面図である。
【図４４】実施の形態６に係る半導体装置の製造方法を示す断面図である。
【図４５】実施の形態６に係る半導体装置の製造方法を示す断面図である。
【図４６】実施の形態６に係る半導体装置の製造方法を示す断面図である。
【図４７】実施の形態６に係る半導体装置の製造方法を示す断面図である。
【図４８】実施の形態６に係る半導体装置の配線占有面積比を示したグラフである。
【図４９】実施の形態１に係る液晶表示装置の構造を示す断面図である。
【図５０】実施の形態１に係る液晶表示装置の構造を示す平面図である。
【図５１】実施の形態１に係る画素アレイ部の構造を示す平面図である。
【図５２】実施の形態１に係る画素アレイ部の構造を示す断面図である。
【図５３】実施の形態６に係る半導体装置のコンタクトチェーン抵抗を示す図である。
【符号の説明】
【０１５５】
１  ガラス基板、３ａ  非晶質Ｓｉ膜、３ｂ  ｎ型非晶質Ｓｉ膜、５ａ，５ａ１〜５ａ  ゲート電極、５ｂ，５ｂ１〜５ｂ２  ゲート配線、７ａ，７ａ１〜７ａ２  ソース／ドレイン電極、７ｂ  ソース／ドレイン配線、８  パッシベーション膜、９  画素電極線、１０  接続孔、１１  反射電極、２０  レジストマスク、２０ａ，２０ｂ  領域、４３  ＴＦＴアレイ基板、４４  対向基板、４５  シール部、４６  液晶、４７  画素アレイ部、４８  ドライバー回路部、４９  端子部、５１  偏光板、７１〜７２  ソース／ドレイン電極線、１００〜１０５  半導体装置、ｄ１〜ｄ４  距離。
【図１】
2008066443.tif 000003
【図２】
2008066443.tif 000004
【図３】
2008066443.tif 000005
【図４】
2008066443.tif 000006
【図５】
2008066443.tif 000007
【図６】
2008066443.tif 000008
【図７】
2008066443.tif 000009
【図８】
2008066443.tif 000010
【図９】
2008066443.tif 000011
【図１０】
2008066443.tif 000012
【図１１】
2008066443.tif 000013
【図１２】
2008066443.tif 000014
【図１３】
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【図１４】
2008066443.tif 000016
【図１５】
2008066443.tif 000017
【図１６】
2008066443.tif 000018
【図１７】
2008066443.tif 000019
【図１８】
2008066443.tif 000020
【図１９】
2008066443.tif 000021
【図２０】
2008066443.tif 000022
【図２１】
2008066443.tif 000023
【図２２】
2008066443.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
2008066443.tif 000028
【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
2008066443.tif 000041
【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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