(57)【要約】      （修正有）【課題】プレート線とビット線との間に接続されたメモリセルを有するデータ記憶装置に関し、信頼性が高く消費電力が低減されたデータ記憶装置を提供する。【解決手段】プレート線とビット線との間に接続されたメモリセルを有するデータ記憶装置であって、ビット線を第１電位に設定し、プレート線の電位が第１電位から第２電位へ遷移する期間にビット線の電位が上昇すると、期間においてビット線の電位を第1電位に戻す制御回路を有する。【選択図】図３
2008004262.tif 000002
【特許請求の範囲】
【請求項１】
プレート線とビット線との間に接続されたメモリセルを有するデータ記憶装置であって、
前記ビット線を第１電位に設定し、前記プレート線の電位が前記第１電位から第２電位へ遷移する期間に前記ビット線の電位が上昇すると、前記期間において前記ビット線の電位を前記第1電位に戻す制御回路を有するデータ記憶装置。
【請求項２】
前記制御回路は、電荷を蓄積する蓄積部と、
前記期間に、前記ビット線の電荷を前記蓄積部に転送する転送部とを含む請求項１記載のデータ記憶装置。
【請求項３】
前記制御回路は、前記ビット線の電位を前記第１電位に保持する請求項１又は２記載のデータ記憶装置。
【請求項４】
前記第２電位は、前記第１電位より高電位である請求項１乃至３のいずれか一項記載のデータ記憶装置。
【請求項５】
前記制御回路は、前記ビット線の電位の上昇を検知する検知部を含み、
前記検知部は、前記ビット線の電位の上昇を検知すると、前記転送部が前記蓄積部に前記電荷の転送を開始する請求項２乃至４のいずれか一項記載のデータ記憶装置。
【請求項６】
前記メモリセルは、前記プレート線と前記ビット線との間に接続された強誘電体コンデンサを含む請求項１乃至５のいずれか一項記載のデータ記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プレート線とビット線との間に接続されたメモリセルを有するデータ記憶装置に関するものである。
【背景技術】
【０００２】
図１は、従来の強誘電体メモリの構成を示す回路図である。図１に示されるように、従来の強誘電体メモリはワード線ＷＬ及びビット線ＢＬと、強誘電体コンデンサＣＦと、ＮチャネルＭＯＳトランジスタ１２，１４，１７Ａ，１７Ｂ，１８Ａ，１８Ｂ，Ｔ１と、ＰチャネルＭＯＳトランジスタＴ８〜Ｔ１０と、キャパシタ１９，２２と、ノードＮＡ，ＮＢとを備える。なお、ビット線ＢＬはビット線容量ＣＢＬを有する。
【０００３】
ここで、ＮチャネルＭＯＳトランジスタ１４はゲートがワード線ＷＬに接続され、ソース／ドレインの一端がビット線ＢＬに接続され、他端が強誘電体コンデンサＣＦに接続される。そして、強誘電体コンデンサＣＦの一端にはプレート線ＣＰが接続される。
【０００４】
また、ＮチャネルＭＯＳトランジスタ１７Ａ，１７Ｂのゲートには電圧ＶＣＯＮが供給され、ＮチャネルＭＯＳトランジスタ１７Ａのソース／ドレインには参照電圧Ｖｒｅｆが供給される。また、ＮチャネルＭＯＳトランジスタ１２のゲートには電圧ＶＮが供給され、ＮチャネルＭＯＳトランジスタＴ１のゲートには電圧ＲＥＳが供給される。一方、ＰチャネルＭＯＳトランジスタＴ８のゲートには電圧ＶＰが供給される。
【０００５】
ここで、上記強誘電体メモリにおいては、図１に示されるように、一つの強誘電体メモリセルは一個のＮチャネルＭＯＳトランジスタ１４と一個の強誘電体コンデンサＣＦとにより構成される。そして、この強誘電体コンデンサＣＦは、逆向きの分極状態をとることによって、１または０のデジタル情報を不揮発的に保持する。
【０００６】
次に、上記強誘電体メモリセルへデータを書きこむ場合の動作を説明する。まず、強誘電体メモリセルへ「１」の情報を書き込む場合はビット線ＢＬを接地電位とし、「０」の情報を書き込む場合はビット線ＢＬを電源電位Ｖｃｃとする。そしてこのとき、ワード線ＷＬを活性化してＮチャネルＭＯＳトランジスタ１４を導通状態とすると共に、プレート線ＣＰを接地電位とした後に一旦電源電位Ｖｃｃとして再び接地電位に戻す。強誘電体コンデンサＣＦは、このように電圧が印加されることによって所定の分極状態に遷移し、「１」または「０」の情報を保持することになる。なお、データの書き込みが終了した場合には、ビット線ＢＬの電位は、接地電位に戻される。
【０００７】
次に、上記強誘電体メモリセルからデータを読み出す場合の動作を説明する。この場合には、まずビット線ＢＬの電位を接地電位とする。そしてワード線ＷＬを活性化することによりＮチャネルＭＯＳトランジスタ１４を導通状態とすると共に、プレート線ＣＰを接地電位から電源電位Ｖｃｃまで移行させることにより、強誘電体コンデンサＣＦに分極している電荷をビット線ＢＬに移動する。ここで、ビット線ＢＬの電位は、強誘電体コンデンサＣＦの分極状態に応じて大きく又は小さく上昇する。
【０００８】
そして、例えばラッチ型センスアンプ回路は、上記ビット線ＢＬの電位とリファレンス電位とを比較する。ここで、センスアンプ回路は初期状態において電源がオフとされ、二つの入力端子に電圧が入力された時点において電源が投入される。これにより、他方より高い電位を有する入力端子は電源電位Ｖｃｃまで上昇し、他方より低い電位を有する入力端子は接地電位まで下降する。従って、上記のようなセンスアンプ回路により、強誘電体コンデンサＣＦに保持されたデータを読み出すことが可能となる。
【０００９】
図２は、図１に示された従来の強誘電体メモリのデータ読み出し動作を示すタイミングチャートである。まず図２（ａ）及び図２（ｂ）に示されるように、電圧ＶＣＯＮ及び電圧ＲＥＳは共に時刻Ｔ１において、０Ｖ（ロウレベル）から３Ｖ（ハイレベル）へ活性化される。これにより、図２（ｇ）に示されるように、ビット線ＢＬの電位は０Ｖに初期化される。なお、図２（ａ）に示されるように、電圧ＶＣＯＮは時刻Ｔ４までハイレベルとされる。
【００１０】
次に、図２（ｃ）に示されるように、時刻Ｔ２においてワード線ＷＬが活性化され、ＮチャネルＭＯＳトランジスタ１４がオンする。そして、図２（ｄ）に示されるように、時刻Ｔ３においてプレート線ＣＰの電位が０Ｖから電源電位（３Ｖ）まで引き上げられる。このとき、図２（ｇ）に示されるように、強誘電体コンデンサＣＦの分極電荷量に応じてビット線ＢＬの電位が上昇する。
【００１１】
ここで、例えば強誘電体コンデンサＣＦの換算容量値が0.2ｐＦの場合は実線、0.05ｐＦの場合は破線によりそれぞれ示される。従って、分極電荷量が大きいほどビット線ＢＬの電位は上昇し、強誘電体コンデンサＣＦの換算容量値が0.2ｐＦの場合は0.5Ｖまで上昇することが分かるが、このことについては後述する。
【００１２】
次に、図２（ｅ）に示されるように、時刻Ｔ５においてセンスアンプを構成するＮチャネルＭＯＳトランジスタ１２のゲートに供給される電圧ＶＮがハイレベルとされる。このとき、図２（ｈ）及び図２（ｉ）に示されるように、ノードＮＡの電位（ビット線ＢＬの電位）がノードＮＢの電位（参照電圧Ｖｒｅｆ）よりも低い場合には、破線で示されるようにノードＮＡの電位は０Ｖとなり、ノードＮＢの電位は参照電圧Ｖｒｅｆとなる。一方、ノードＮＡの電位がノードＮＢの電位よりも高い場合には、実線で示されるようにノードＮＡの電位は変化せず、ノードＮＢの電位は０Ｖとなる。
【００１３】
次に、図２（ｆ）に示されるように、時刻Ｔ６においてセンスアンプを構成するＰチャネルＭＯＳトランジスタＴ８のゲートに供給される電圧ＶＰがロウレベルとされる。このとき、図２（ｈ）及び図２（ｉ）に示されるように、ノードＮＡの電位がノードＮＢの電位よりも低い場合には、破線で示されるようにノードＮＡの電位は０Ｖとなり、ノードＮＢの電位は３Ｖとなる。一方、ノードＮＡの電位がノードＮＢの電位よりも高い場合には、実線で示されるようにノードＮＡの電位は３Ｖとなり、ノードＮＢの電位は０Ｖとなる。
【００１４】
上記のように、ノードＮＡ及びノードＮＢの一方の電位が０Ｖとされ他方の電位が３Ｖとされた後に、ノードＮＡの電位がビット線ＢＬを介して伝達されることによって、強誘電体メモリセルに保持されていた情報が読み出されることになる。
【００１５】
以上のように、図１に示された従来の強誘電体メモリにおける情報読み出し過程では、強誘電体の分極状態に応じてビット線の電位が上昇する。このとき、強誘電体の分極電荷量と該電極間に印加される電圧から算出される容量値を約0.2ｐＦ、ビット線の寄生容量を１ｐＦ、電源電圧を３Ｖとそれぞれ仮定すると、プレート線を０Ｖから３Ｖまで上昇させたときのビット線の電圧は図２（ｇ）に示されるように、約３Ｖ×0.2ｐＦ／（0.2ｐＦ＋１ｐＦ）により算出される0.5Ｖだけ上昇することになる。従って、該強誘電体に印加される電圧は（３Ｖ−0.5Ｖ）により算出され2.5Ｖとなる。
【００１６】
ところで、該強誘電体に印加される読み出し電圧を低電圧化する技術が材料の改良も含め盛んに研究されているが、読み出し電圧が小さいと十分に分極電荷を読み出すことが出来ないため、正確な情報読み出しに支障をきたして読み出しマージンの減少をもたらすという問題がある。
【００１７】
一方、携帯電話やモバイル機器の低電力化のため電源電圧も低下させることが強く求められている。ここで、仮にビット線容量を大きくすればビット線の電圧上昇は減少するが、このことは読み出し信号が小さくなることを意味するため、強誘電体メモリにおけるラッチ型センスアンプ回路においては、入力オフセット電圧の誤差により誤動作する可能性が高くなる。
【００１８】
従って、該ラッチ型センスアンプ回路は、実際的にはビット線の電圧上昇が0.5Ｖ程度となるよう容量比が設計される必要があるが、電源電圧が２Ｖ又は１Ｖの場合には該電圧上昇を担保するのが難しいという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
本発明は、上述の問題を解消するためになされたもので、信頼性が高く消費電力が低減されたデータ記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明は、プレート線とビット線との間に接続されたメモリセルを有するデータ記憶装置であって、前記ビット線を第１電位に設定し、前記プレート線の電位が前記第１電位から第２電位へ遷移する期間に前記ビット線の電位が上昇すると、前記期間において前記ビット線の電位を前記第1電位に戻す制御回路を有することを特徴とする。
【００２１】
また、前記制御回路は、電荷を蓄積する蓄積部と、前記期間に、前記ビット線の電荷を前記蓄積部に転送する転送部とを含むことを特徴とする。
【００２２】
前記制御回路は、前記ビット線の電位を前記第１電位に保持することを特徴とする。
【００２３】
前記第２電位は、前記第１電位より高電位であることを特徴とする。
【００２４】
また、前記制御回路は、前記ビット線の電位の上昇を検知する検知部を含み、前記検知部は、前記ビット線の電位の上昇を検知すると、前記転送部が前記蓄積部に前記電荷の転送を開始することを特徴とする。
【００２５】
さらに、前記メモリセルは、前記プレート線と前記ビット線との間に接続された強誘電体コンデンサを含むことを特徴とする。
【発明の効果】
【００２６】
上述の如く、本発明に係るデータ記憶装置によれば、メモリセルに蓄積された電荷を確実に読み出すことができるため、信頼性の高い読み出し動作を実現することができる。
【００２７】
ここで、上記メモリセルに供給されるプレート電圧が変動する場合においてもビット線の電位が変動しないよう電荷を転送すれば、強誘電体コンデンサに効率的に電圧を印加することができるため、消費電力を低減することができる。
【発明を実施するための最良の形態】
【００２８】
以下において、本発明の実施の形態を、図面を参照して詳しく説明する。なお、図中、同一符号は同一又は相当部分を示す。
【００２９】
本発明の実施の形態に係る強誘電体メモリでは、ビット線の電圧が接地電位から上昇しないようにして、強誘電体メモリを構成する強誘電体コンデンサに印加する最大電圧を電源電圧と同じ３Ｖとする。ここで、ビット線の電位を接地電位のままとして、該強誘電体からビット線へ流出した電荷量を測定する。
【００３０】
以下において、本実施の形態に係る強誘電体メモリを詳しく説明する。図３は、本発明の実施の形態に係る強誘電体メモリの構成を示す回路図である。図３に示されるように、本実施の形態に係る強誘電体メモリはセンスアンプ回路５と、電圧シフト回路７と、マイナス電圧発生回路９と、Ｖｔｈ発生回路１１と、フィードバック回路１３と、メモリセル領域１５と、ＮチャネルＭＯＳトランジスタＴ１と、ＰチャネルＭＯＳトランジスタＴ２と、キャパシタＣ５と、スイッチ２３Ａ，２３Ｂとを備える。
【００３１】
そして、センスアンプ回路５は、ＮチャネルＭＯＳトランジスタ１２，１７，１８Ａ，１８ＢとＰチャネルＭＯＳトランジスタＴ８〜Ｔ１０と、キャパシタ１９と、ノードＮＡ，ＮＢとを含む。また、電圧シフト回路７はゲート回路２０と、反転回路２１及びキャパシタＣ６を含む。また、フィードバック回路１３は、キャパシタＣ１，Ｃ２と反転回路２４及び抵抗素子２５を含み、メモリセル領域１５はビット線ＢＬとビット線容量ＣＢＬ、及び強誘電体コンデンサＣＦとプレート線ＣＰとを含む。
【００３２】
また、メモリセル領域１５には、ビット線ＢＬと強誘電体コンデンサＣＦ、プレート線ＣＰ、及びビット線容量ＣＢＬが含まれる。なお、ビット線容量ＣＢＬは、回路図上において等価回路として表したビット線ＢＬの寄生容量を意味するものである。
【００３３】
ここで、電圧シフト回路７に含まれたキャパシタＣ６はキャパシタＣ５と並列接続され、電圧シフト回路７の出力ノードはセンスアンプ回路５のノードＮＡに接続される。また、マイナス電圧発生回路９はマイナスの電圧ＶＭＮを生成し、スイッチ２３Ｂを介してビット線ＢＬへ供給する。
【００３４】
さらに、Ｖｔｈ発生回路１１はしきい値電圧ＶＴＨを生成し、スイッチ２３Ａを介してＰチャネルＭＯＳトランジスタＴ２のゲートへ供給する。また、フィードバック回路１３は、ビット線ＢＬとＰチャネルＭＯＳトランジスタＴ２のゲートとの間に接続される。
【００３５】
なお、スイッチ２３Ａは供給される電圧ＶＳＷに応じて制御され、スイッチ２３Ｂは供給される電圧ＶＳＷＭに応じて制御される。また、センスアンプ回路５に含まれたＮチャネルＭＯＳトランジスタ１７のゲートには電圧ＶＣＯＮが供給され、ソース／ドレインには参照電圧Ｖｒｅｆ２が供給される。
【００３６】
図４は、図３に示された本実施の形態に係る強誘電体メモリをより具体的に示す具体例である。ここで、図４に示されるように、マイナス電圧発生回路９はダイオード接続されたＰチャネルＭＯＳトランジスタＴ６により構成され、Ｖｔｈ発生回路１１はキャパシタＣ４と、それぞれダイオード接続されたＰチャネルＭＯＳトランジスタＴ４，Ｔ５とにより構成される。ここで、キャパシタＣ４を構成する一方の電極には電圧ＶＧＶが供給される。
【００３７】
また、スイッチ２３ＡはキャパシタＣ３とＰチャネルＭＯＳトランジスタＴ３、及びダイオード接続されたＰチャネルＭＯＳトランジスタＴ７とにより構成され、キャパシタＣ３を構成する一方の電極には電圧ＶＳＷが供給される。
【００３８】
なお、図４に示されるように、キャパシタＣ５を構成する一方の電極とゲート回路２０へは接地電圧の代わりに電圧ＶＧＭを供給してもよい。
【００３９】
上記のように、本実施の形態に係る強誘電体メモリにおいては、使用する負電圧はＰチャネルＭＯＳトランジスタとキャパシタにより生成する構成をとっており、負電源を必要としない。また、ＰチャネルＭＯＳトランジスタのＮウェルバックゲート電位は一般的には電源電圧レベルとされるが、低耐圧のトランジスタでも使用できるよう負電圧が使用されるＰチャネルＭＯＳトランジスタにおいては、Ｎウェルバックゲート電位が０Ｖとされる。
【００４０】
以下において、図３に示された本実施の形態に係る強誘電体メモリの動作を、図５に示されたタイミングチャートを参照しつつ説明する。
【００４１】
まず、図５（ａ）に示されるように、ＮチャネルＭＯＳトランジスタＴ１のゲートに供給される信号ＲＥＳが時刻Ｔ１においてハイレベルに活性化されると、図５（ｆ）に示されたビット線ＢＬの電位は接地電位に初期化される。一方このとき、図５（ｄ）に示されるように、時刻Ｔ１から時刻Ｔ２までの間において電圧ＶＳＷがロウレベルとされることによりスイッチ２３Ａがオンされ、ＰチャネルＭＯＳトランジスタＴ２のゲートにしきい値電圧ＶＴＨが印加される。
【００４２】
ここで、図４に示されたＶｔｈ発生回路１１において、ＰチャネルＭＯＳトランジスタＴ５はダイオード接続されているので、＋0.7Ｖのクランプ回路として働くと共に、キャパシタＣ４へ充電させる意義を持つ。従って、電圧ＶＧＶを３ＶとするとキャパシタＣ４には約2.3Ｖだけ充電される。一方、ＰチャネルＭＯＳトランジスタＴ４もダイオード接続され約0.7Ｖの電圧降下を生じさせるため、−0.7Ｖのクランプ回路として働くと共に、電圧ＶＴＨを−0.7Ｖより下げないようにする意義を持つ。従って、電圧ＶＧＶを０Ｖとすると電圧ＶＴＨは約−0.7Ｖとなる。
【００４３】
このとき、電圧ＶＴＨはＰチャネルＭＯＳトランジスタＴ２のしきい値電圧とほぼ等しいため、ＰチャネルＭＯＳトランジスタＴ２は非導通状態（オフ状態）と導通状態（オン状態）の中間状態となる。これより、少しでもゲート電圧が下降すればオン状態となり、ゲート電圧が上昇すればオフ状態となる。そして、ＰチャネルＭＯＳトランジスタＴ２のゲート電圧を設定した後の時刻Ｔ２において、ＰチャネルＭＯＳトランジスタＴ３がオフされる。
【００４４】
また、ＰチャネルＭＯＳトランジスタＴ３のゲートには電圧ＶＳＷに応じた電圧が供給される。ここで、ＰチャネルＭＯＳトランジスタＴ７はダイオード接続になっているため、約0.7Ｖの電圧降下を生じ＋0.7Ｖのクランプ回路として働く。従って、電圧ＶＳＷを３Ｖとすると、ＰチャネルＭＯＳトランジスタＴ３のゲートには＋0.7Ｖが供給されるためオフ状態になると共に、キャパシタＣ３には2.3Ｖが充電される。次に電圧ＶＳＷを０Ｖにすると、ＰチャネルＭＯＳトランジスタＴ３のゲートには−2.3Ｖが供給されるためオン状態になる。
【００４５】
そして、図５（ａ）に示されるように、時刻Ｔ３において信号ＲＥＳがロウレベルに不活性化され、ＮチャネルＭＯＳトランジスタＴ１がオフされる。次に、図５（ｂ）に示されるように、時刻Ｔ４において電圧ＶＳＷＭがロウレベルとされ、スイッチ２３Ｂがオンされる。これにより、マイナス電圧発生回路９において発生された負の電圧はスイッチ２３Ｂを導通し、図５（ｊ）に示されるように、電圧ＶＭＮは例えば約−2.3Ｖとなる。なお、上記電圧ＶＭＮの値は−３Ｖや−1.5Ｖ等となるように設計してもよい。
【００４６】
ここで、図４に示される具体例においては、ＰチャネルＭＯＳトランジスタＴ６とキャパシタＣ５，Ｃ６及び電圧ＶＧＭを制御することにより電圧ＶＭＮが負の電圧とされる。すなわち、まず、最初に信号ＳＥＬがハイレベルとされることによりキャパシタＣ５，Ｃ６が並列接続される。次に、ＰチャネルＭＯＳトランジスタＴ６はダイオード接続されているため、約0.7Ｖの電圧降下を生じ＋0.7Ｖのクランプ回路として働く。従って、電圧ＶＧＭが３ＶとされることによりキャパシタＣ５，Ｃ６には約2.3Ｖ充電され、次に電圧ＶＧＭを０Ｖとすることにより電圧ＶＭＮが−2.3Ｖとされる。
【００４７】
また、図３に示された電圧シフト回路７は、電圧ＶＭＮを約2.3Ｖだけ正方向へシフトした電圧を出力する回路とされる。すなわち、電圧ＶＭＮは負電圧とされるが、負電圧を使用する回路は一般に設計面や消費電力の面において問題を生じるため、該電圧ＶＭＮを正電圧の領域までシフトさせることにより、次段に接続されるラッチ型のセンスアンプ回路５を正電圧の範囲で使用するようにするものである。
【００４８】
ここで、図５（ｃ）に示されるように、時刻Ｔ１から時刻Ｔ５までの間において信号ＳＥＬがハイレベルとされ、キャパシタＣ６の一方の電極は接地される。そして、時刻Ｔ５以降において信号ＳＥＬのレベルがロウレベルとされると、上記電極がセンスアンプ回路５のノードＮＡに接続される。これにより、ノードＮＡの電位は電圧ＶＭＮに対し約2.3Ｖだけ高い電圧となる。
【００４９】
次に、図５（ｃ）に示されるように、時刻Ｔ６においてプレート線ＣＰの電位が接地電位から電源電圧電位Ｖｃｃへ遷移されると、強誘電体コンデンサＣＦからビット線ＢＬへ電荷が放出され、ビット線ＢＬの電位が上昇する。このとき、ビット線ＢＬの電位が接地電位より上昇すると、フィードバック回路１３によりＰチャネルＭＯＳトランジスタＴ２のゲート電圧が下げられる。これより、ＰチャネルＭＯＳトランジスタＴ２がオンし、ソース・ドレイン間に電流が流れるため、ビット線ＢＬの該電荷は負の電圧ＶＭＮを有する部分へ流れ込む。
【００５０】
従って、図５（ｊ）に示されるように電圧ＶＭＮは時刻Ｔ６において上昇すると共に、図５（ｆ）に示されるようにビット線ＢＬの電位はロウレベルに保たれる。ここで、ビット線ＢＬの電圧が変化しないということは、換言すれば、ビット線ＢＬが低インピーダンス状態であることを意味する。
【００５１】
なお、上記のようにビット線ＢＬに読み出された電荷を、ＰチャネルＭＯＳトランジスタＴ２を介して負の電圧ＶＭＮを有する部分へ転送する回路は、電荷転送回路と呼ぶことができる。
【００５２】
また、上記における電圧ＶＭＮはキャパシタＣ５の両電極間に印加される電圧でもあり、結果的には強誘電体コンデンサＣＦに蓄積された電荷は、全てキャパシタＣ５に転送されビット線ＢＬの電位上昇が回避される。これより、キャパシタＣ５の電圧は強誘電体コンデンサＣＦの分極電荷量に応じて変化することになる。
【００５３】
ここで、キャパシタＣ５の上記電圧は、キャパシタＣ６を介してセンスアンプ回路５のノードＮＡに接続されているため、図５（ｊ）及び図５（ｋ）に示されるように時刻Ｔ６においては、ノードＮＡの電位は電圧ＶＭＮと同じ大きさだけ上昇することとなる。また、センスアンプ回路５に供給する参照電圧Ｖｒｅｆ２を適当に選ぶことにより、強誘電体コンデンサＣＦの分極状態を検出することが可能である。
【００５４】
すなわち、図５（ｇ）に示されるように、ＮチャネルＭＯＳトランジスタ１７のゲートに供給する電圧ＶＣＯＮを、時刻Ｔ６近傍の所定期間ハイレベルに活性化することによりＮチャネルＭＯＳトランジスタ１７をオンし、ノードＮＢへ参照電圧Ｖｒｅｆ２を供給する。
【００５５】
そして、図５（ｈ）及び図５（ｉ）に示されるように、時刻Ｔ７においてＮチャネルＭＯＳトランジスタ１２のゲートに供給する電圧ＶＮをハイレベルに活性化させ、時刻Ｔ８においてＰチャネルＭＯＳトランジスタＴ８のゲートに供給する電圧ＶＰをロウレベルに活性化させる。これにより、ノードＮＡの電位がノードＮＢの電位（参照電圧Ｖｒｅｆ２）より高い場合には、図５（ｋ）の実線に示されるように、ノードＮＡの電位は電源電圧レベル（３Ｖ）まで上昇し、ノードＮＡの電位がノードＮＢの電位（参照電圧Ｖｒｅｆ２）より低い場合には、図５（ｋ）の破線に示されるように、ノードＮＡの電位は接地電圧レベル（０Ｖ）まで下降する。
【００５６】
以上より、本実施の形態に係る強誘電体メモリにおいては、時刻Ｔ８以降におけるノードＮＡの電位を調べることにより、ビット線ＢＬの電位を接地電位より上昇させることなく、強誘電体コンデンサＣＦの分極状態（強誘電体メモリセルに記憶されたデータ）を読み取ることができる。
【００５７】
また、上記本発明の実施の形態に係る強誘電体メモリは、負の電圧をキャパシタＣ５の一方の電極へ供給し、データの読み出しに際してビット線ＢＬに生じた電荷をキャパシタＣ５へ流れるようにすることによって、ビット線ＢＬの電圧上昇を防ぐと共に、キャパシタＣ５の電圧値を調べることにより強誘電体コンデンサＣＦの分極状態を検出するものであるといえる。
【００５８】
従って、本発明の実施の形態に係る強誘電体メモリによれば、強誘電体コンデンサＣＦが保持する電荷を確実に読み出すことにより、データの読み出し精度を向上させて強誘電体メモリの信頼性を高めると共に、ビット線ＢＬの電圧上昇を回避して強誘電体コンデンサＣＦに対する印加電圧を、従来より効率を高められ、強誘電体メモリの消費電力を低減することができる。
【００５９】
なお、本発明の実施の形態に係る強誘電体メモリによれば、データの読み出しにおいてビット線ＢＬの電位が一定とされるため、ビット線ＢＬ同士におけるノイズの影響も低減することができる。
【００６０】
また、従来はメモリセルから電荷が読み出されるとビット線の電位が上昇する。そして、ビット線の電位が上昇することによって、プレート線とビット線の間にあるメモリセルに印加される電圧は小さくなるため、読み出せる電荷量は少なくなってしまう。そのため、ビット線容量を増加させてビット線の電圧上昇を防ぐこともできるが、この場合には読み出せる信号の電圧が小さくなり問題である。
【００６１】
従って、セルに印加される電圧を大きくしつつ読み出し信号も大きくするために、ビット線容量とセル容量の比率を最適化する必要があり、設計の障害となる。 本発明においては、ビット線電位を変化させない読み出し方法を実現することにより、ビット線容量やセル容量を自由に設定することができるため、プロセスにあわせて自由に設定できる。
（付記１）
プレート線とビット線との間に接続されたメモリセルを有するデータ記憶装置であって、前記プレート線へ電圧を印加しても前記ビット線の電位が変動しないよう、前記ビット線の電位を所定の電位に保持する電位保持手段を備えたことを特徴とするデータ記憶装置。
（付記２）
メモリセルに記憶されたデータを読み出すデータ読み出し回路であって、供給された電荷を蓄積する電荷蓄積手段と、前記データに応じて前記メモリセルに蓄積された電荷を前記電荷蓄積手段へ転送する電荷転送手段と、前記電荷蓄積手段に蓄積された電荷により生ずる電圧を増幅して、前記メモリセルに記憶されていたデータを読み出す増幅手段とを備えたことを特徴とするデータ読み出し回路。
（付記３）
ビット線と、前記ビット線に接続されたメモリセルとを含むデータ記憶装置であって、供給された電荷を蓄積する電荷蓄積手段と、記憶されるデータに応じて前記メモリセルに蓄積され、前記データの読み出し時に前記ビット線へ出力された電荷を前記電荷蓄積手段へ転送する電荷転送手段と、前記電荷蓄積手段に蓄積された電荷により生ずる電圧を増幅して、前記メモリセルに記憶されていたデータを読み出す増幅手段とを備えたことを特徴とするデータ記憶装置。
（付記４）
前記メモリセルは、プレート電圧が供給されるプレート線と、前記ビット線と前記プレート線との間に接続された強誘電体コンデンサとを含む付記３に記載のデータ記憶装置。
（付記５）
前記電荷転送手段は、前記プレート電圧が変動した場合においても前記ビット線の電位が変動しないよう前記電荷を転送する付記４に記載のデータ記憶装置。
（付記６）
前記電荷転送手段は、前記電荷蓄積手段へ負の電圧を充電することにより前記電荷を転送する付記３に記載のデータ記憶装置。
（付記７）
前記電荷蓄積手段に転送された前記電荷により生ずる電圧をレベルシフトして前記増幅手段へ供給する電圧シフト手段をさらに備えた付記３に記載のデータ記憶装置。
（付記８）
前記電荷転送手段では、負の電圧を導通するスイッチング素子としてＰ型トランジスタが使用される付記３に記載のデータ記憶装置。
（付記９）
メモリセルに記憶されたデータを読み出すデータ読み出し方法であって、前記データに応じて前記メモリセルに蓄積された電荷を電荷蓄積手段へ転送する転送ステップと、前記電荷蓄積手段に蓄積された電荷により生ずる電圧を増幅して、前記メモリセルに記憶されていたデータを読み出す増幅ステップとを有することを特徴とするデータ読み出し方法。
（付記１０）
前記メモリセルは、プレート電圧が供給されるプレート線と、前記ビット線と前記プレート線との間に接続された強誘電体コンデンサとを含む付記９に記載のデータ読み出し方法。
（付記１１）
前記転送ステップでは、前記プレート電圧が変動した場合においても前記ビット線の電位が変動しないよう前記電荷を転送する付記１０に記載のデータ読み出し方法。
【００６２】
なお、本発明は上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変形例が考えられることは言うまでもない。
【図面の簡単な説明】
【００６３】
【図１】従来の強誘電体メモリの構成を示す回路図である。
【図２】図１に示された強誘電体メモリのデータ読み出し動作を示すタイミングチャートである。
【図３】本発明の実施の形態に係る強誘電体メモリの構成を示す回路図である。
【図４】図３に示された強誘電体メモリの具体例を示す回路図である。
【図５】図４に示された強誘電体メモリの動作を示すタイミングチャートである。
【符号の説明】
【００６４】
１，５ センスアンプ回路
３，１５ メモリセル領域
７ 電圧シフト回路
９ マイナス電圧発生回路
１１ Ｖｔｈ発生回路
１３ フィードバック回路
１２，１４，１７，１７Ａ，１７Ｂ，１８Ａ，１８Ｂ，Ｔ１ ＮチャネルＭＯＳトランジスタ
１９，２２，Ｃ１〜Ｃ６ キャパシタ
２０ ゲート回路
２１，２４ 反転回路
２３Ａ，２３Ｂ スイッチ
２５ 抵抗素子
ＢＬ ビット線
ＣＰ プレート線
ＣＢＬ ビット線容量
ＣＦ 強誘電体コンデンサ
Ｔ２〜Ｔ１０ ＰチャネルＭＯＳトランジスタ
ＮＡ，ＮＢ ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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