(57)【要約】【課題】電流出力装置の出力端子電圧における誤差を小さくする。【解決手段】ソース端子がグランド（ＶＳＳ）に接続され、定電流を決定する第１のＮＭＯＳ（２）と、第１のＮＭＯＳ（２）のドレイン端子にソース端子が接続され、ドレイン端子が出力端子（ＩＯＵＴ）に接続された第２のＮＭＯＳ（３）と、第２のＮＭＯＳ（３）のゲート端子にオン／オフ制御信号を与える回路（１１）とを備え、第２のＮＭＯＳのゲート電圧により、前記第１のＮＭＯＳ（２）のドレイン電圧（Ｖｄ）を出力端子（ＩＯＵＴ）よりも低くなるようにした。【選択図】図１
2008310221.tif 000002
【特許請求の範囲】
【請求項１】
ソース端子がグランドに接続され、定電流を流す第１のＮＭＯＳトランジスタと、
前記第１のＮＭＯＳトランジスタのドレイン端子にソース端子が接続され、ドレイン端子が出力端子に接続された第２のＮＭＯＳトランジスタと、
前記第２のＮＭＯＳトランジスタのゲート端子にオン／オフ制御信号を与える回路とを備え、
前記第２のＮＭＯＳトランジスタのゲート電圧により、前記第１のＮＭＯＳトランジスタのドレイン電圧を出力端子よりも低くなるようにした
ことを特徴とする電流出力装置。
【請求項２】
出力電流値を設定する基準電圧回路をさらに備え、
前記第１のＮＭＯＳトランジスタは、前記基準電圧回路の出力をそのゲート端子に受けて、上記定電流を流す動作を行うことを特徴とする請求項１に記載の電流出力装置。
【請求項３】
高電圧電源に接続されて、基準電圧を定め、該基準電圧を前記第１のＮＭＯＳトランジスタのゲート端子に供給する回路と、
前記オン／オフ制御信号が、前記出力端子の電圧および前記高電圧電源の電圧よりも低いことを特徴とする請求項１又は２に記載の電流出力装置。
【請求項４】
前記オン／オフ制御信号を与える回路が、低電圧電源及びグランドに接続されたバッファと、該バッファ回路の出力端子と、前記第２のＮＭＯＳトランジスタのゲート端子の間に挿入された抵抗と、前記バッファの出力端子と前記定電圧電源の間に接続された第１のＰＭＯＳトランジスタと、前記バッファの出力端子と前記グランドの間に接続された第３のＮＭＯＳトランジスタと
を備えた請求項１乃至３のいずれかに記載の電流出力装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電流出力装置に関し、例えば発光表示パネルの表示素子の定電流駆動のために用いられる電流出力装置に関する。
【背景技術】
【０００２】
この種の電流出力装置として、例えば特許文献１に開示されたものがある。
【０００３】
【特許文献１】特開２００６−１８４６４９公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
電流出力装置の出力端子の電圧は、電源電圧に比例して広い範囲で変動する。このため、高耐圧の電流出力装置は、出力端子電圧における誤差を生じやすい。これは、定電流を出力する素子や、その駆動回路には、高い耐圧が要求され、高耐圧の素子は、ドレイン・ソース電流Ｉｄｓが少なく、同じ素子サイズが同じであれば、低耐圧素子に比べて、ゲート電圧を高く設定する必要があり、そのため飽和領域の定電流特性が悪化するためである。
【０００５】
本発明は、上記の課題を解決することを目的とするものである。
【課題を解決するための手段】
【０００６】
本発明は、
ソース端子がグランドに接続され、定電流を流す第１のＮＭＯＳトランジスタと、
前記第１のＮＭＯＳトランジスタのドレイン端子にソース端子が接続され、ドレイン端子が出力端子に接続された第２のＮＭＯＳトランジスタと、
前記第２のＮＭＯＳトランジスタのゲート端子にオン／オフ制御信号を与える回路とを備え、
前記第２のＮＭＯＳトランジスタのゲート電圧により、前記第１のＮＭＯＳトランジスタのドレイン電圧を出力端子よりも低くなるようにした
ことを特徴とする電流出力装置を提供する。
【発明の効果】
【０００７】
本発明によれば、出力端子電圧における誤差を小さくすることができ、また、定電流を出力する素子や、その駆動回路が、高い耐圧を有する。
【発明を実施するための最良の形態】
【０００８】
実施の形態１．
図１は、本発明の実施の形態１の電流出力装置を示す回路図である。図２は、図１の電流出力装置の出力特性を示す。
【０００９】
図１に示される電流出力装置は、スイッチ端子ＳＷを介して入力された電流のオン／オフ信号を入力とするバッファ１１と、バッファ１１の出力端子にドレイン端子が接続され、ソース端子及びゲート端子が低電圧電源ＶＤＤに接続されたｐチャンネルＭＯＳトランジスタ（以下「ＰＭＯＳトランジスタ」或いは単に「ＰＭＯＳ」と言う）５と、バッファ１１の出力端子にドレイン端子が接続され、ソース端子及びゲート端子が接地電位ノード即ちグランドＶＳＳに接続されたｎチャンネルＭＯＳトランジスタ（以下「ＮＭＯＳトランジスタ」或いは単に「ＮＭＯＳ」と言う）４と、電圧設定端子ＶＥＬに入力される電流決定用電圧を反転入力端子で受ける差動増幅回路１２と、グランドＶＳＳにソース端子が接続されたＮＭＯＳ１と、高電圧電源ＶＤＤＨとＮＭＯＳ１のドレイン端子の間に接続された抵抗１４と、グランドＶＳＳにソース端子が接続されたＮＭＯＳ２と、ＮＭＯＳ２のドレイン端子にソース端子が接続され、出力端子ＩＯＵＴにドレイン端子が接続されたＮＭＯＳ３と、ＮＭＯＳ３のゲート端子とバッファ１１の出力端子の間に接続された保護抵抗１３とを有する。
【００１０】
上記の回路においては、ＰＭＯＳ５とＮＭＯＳ４は、低電圧電源ＶＤＤとグランドＶＳＳの間に直列接続されており、ゲート端子がそれぞれ低電圧電源ＶＤＤ、グランドＶＳＳに接続されているので、常時オンの状態に維持され、分圧回路を構成している。
抵抗１４とＮＭＯＳ１は、高電圧電源ＶＤＤＨとグランドＶＳＳの間に直列接続されている。
ＮＭＯＳ３とＮＭＯＳ２は、出力端子ＩＯＵＴとグランドＶＳＳの間に直列接続されて、定電流を出力する回路を構成している。ＮＭＯＳ３は、スイッチ動作を行うものであり、電流能力が比較的大きい素子が用いられるのに対し、ＮＭＯＳ２は、定電流動作を行うため、電流能力が比較的小さく、飽和特性が良い素子が用いられる。ＮＭＯＳ３のドレイン電圧の変動範囲が広く、ＮＭＯＳ２のドレイン電圧の変動範囲が狭い。
【００１１】
ＮＭＯＳ２とＮＭＯＳ１はゲート端子が互いに接続されており、カレントミラー回路を構成している。
差動増幅回路１２、ＮＭＯＳ１、及び抵抗１４によって、差動増幅回路１２の出力端子に基準電圧ＶＧ１を供給する基準電圧回路が構成されている。
バッファ１１の入力端子に接続されたスイッチ端子ＳＷには、低電圧のロジック回路が接続され、該ロジック回路から制御信号が供給される。
バッファ１１及び保護抵抗１３によってＮＭＯＳ３のゲート端子にオン／オフ制御信号を供給し、出力電流をオン／オフする電流スイッチ回路が構成されている。
一方、保護抵抗１３、ＮＭＯＳ４、ＰＭＯＳ５によって過電圧保護回路が構成される。
【００１２】
高電圧電源ＶＤＤＨには例えば２０Ｖの高耐圧の正電源が入力される。グランドＶＳＳには負電源（０Ｖ）が入力される。低電圧電源ＶＤＤは、例えば２．５Ｖの電圧を供給するものである。
【００１３】
差動増幅回路１２の非反転入力端子には、ＮＭＯＳ１のドレイン端子の電圧が入力され、差動増幅回路１２の出力端子は、基準電圧ＶＧ１として、ＮＭＯＳ１ゲート端子に接続され、これにより帰還回路が構成されている。この結果、ＮＭＯＳ１、抵抗１４には流れる電流Ｉｒｅｆは、設定電圧ＶＥＬによって制御され、その値は、
ＶＤＤＨ−ＶＥＬ＝Ｉｒｅｆ×ＲＥＬ      …（１）
を満たすものとなる。上記の式（１）で、ＲＥＬは抵抗１４の抵抗値である。上記の式（１）を満たす電流Ｉｒｅｆが基準電流として用いられる。
【００１４】
スイッチ端子ＳＷが「Ｈ」のとき、バッファ１１の出力も「Ｈ」＝ＶＤＤとなり、出力端子Ｉｏｕｔ）が負荷ＬＤを介して電源ＶＤＤＨに接続されていれば、ＮＭＯＳ３がオンとなり、ＮＭＯＳ２、ＮＭＯＳ３に電流が流れる。ＮＭＯＳ２のゲート端子には、差動増幅回路１２から出力されるゲート電圧ＶＧ１が基準電圧として供給されており、ＮＭＯＳ２に流れる電流もＩｒｅｆと同じ値のものとなる。
【００１５】
ここで低電圧電源をＶＤＤ、ＮＭＯＳ３の増幅率をβ、ＮＭＯＳ３のソース・ゲート電圧をＶｇｓ、ＮＭＯＳ３のスレッショルド電圧をＶｔｈとすると、電流ＩｒｅｆとＮＭＯＳ３のソース・ゲート電圧Ｖｇｓの関係は、簡易的に以下の式で表される。
Ｉｒｅｆ＝（β／２）×（Ｖｇｓ−Ｖｔｈ）２      …（２）
【００１６】
ＮＭＯＳ２のドレイン端子の電圧Ｖｄは、
Ｖｄ＝ＶＤＤ−Ｖｇｓ      …（３）
で与えられる。上記の式が成り立つのは、バッファ１１の出力（ＶＤＤレベル）が保護抵抗１３を経て、ＮＭＯＳ３のゲート端子に印加されるからである。
従って、ＮＭＯＳ２のドレイン端子にかかる電圧Ｖｄは、出力端子ＩＯＵＴの電圧よりも低く、低電圧であり、略一定となり、電流の変動を抑えることができる。即ち、ＮＭＯＳ２のＶｄｓ−Ｉｄｓ特性には傾きがあり、Ｖｄｓの変化に伴いソース・ドレイン電流Ｉｄｓも変化するが、Ｖｄｓを小さくすることで、電流の変動の幅も小さくなる。このことにより、実施の形態１は、定電流特性を改善することができる。
【００１７】
例えば、ＶＤＤ＝２．５Ｖ、ＶＤＤＨ＝２０Ｖの場合、ＮＭＯＳ３のドレイン端子の電圧（出力端子ＩＯＵＴの電圧）は、２０Ｖから２．５−（Ｖｔｈ＋ΔＯｖ）の範囲で変動する。ここで、ΔＯｖは出力電流に応じたドライブ電圧（オーバドライブ電圧）である。
ＮＭＯＳ２のドレイン端子の電圧Ｖｄは、ＮＭＯＳ３のソース端子の電圧と同じであり、
Ｖｄ＝２．５−（Ｖｔｈ＋ΔＯｖ）      …（４）
となる。
ＮＭＯＳ２とＮＭＯＳ３は直列接続されているので、ＮＭＯＳ３のソース・ドレイン電流は、ＮＭＯＳ２のソース・ドレイン電流に等しく、ＮＭＯＳ２のソース・ドレイン電圧変動を押さえ込むことで、定電流特性が改善される。
【００１８】
ＮＭＯＳ３のゲート電圧ＶＧ２は、出力端子ＩＯＵＴの電圧の変動によりＶＤＤを超える場合がある。しかしながら、ＮＭＯＳ３のゲート端子とバッファ１１の出力端子の間には、保護抵抗１３が挿入され、さらにバッファ１１の出力端子は、ＰＭＯＳ５、ＮＭＯＳ４で構成された分圧回路により低電圧に維持される。従って、バッファ１１の入力端子に接続された低電圧のロジック回路に高電圧が伝わることがなく、該ロジック回路が高電圧から保護される。
【００１９】
実施の形態１の電流出力装置では、ＮＭＯＳ２のドレイン端子の電圧Ｖｄの変動を抑えるので、定電流特性を改善することができる。また、実施の形態１は、ＮＭＯＳ２のドレイン端子Ｖｄの電圧およびＮＭＯＳ２を駆動する差動増幅回路１２の電圧を低電圧に制限することができるので、素子の耐圧を低くすることができ、レイアウト面積を縮小することができる。
【００２０】
実施の形態２．
図３は、本発明の実施の形態２の電流出力装置を示す。図４は、図３の電流出力装置の出力特性を示す。
【００２１】
図３に示される電流出力装置は、概して図１に示される電流出力装置と同じであるが、ＮＭＯＳ１のソース端子とグランドＶＳＳの間にＮＭＯＳ６が挿入され、ＮＭＯＳ２のソース端子とグランドＶＳＳの間にＮＮＭＯＳ７が挿入されている。即ち、ＮＭＯＳ６は、そのソース端子がグランドＶＳＳに接続され、ドレイン端子及びゲート端子がＮＭＯＳ１のソース端子に接続されている。ＮＭＯＳ７は、そのソース端子がグランドＶＳＳに接続され、ドレイン端子がＮＭＯＳ２のソース端子に接続され、ゲート端子がＮＭＯＳ６のドレイン端子に接続されており、高インピーダンス動作をする。
【００２２】
ＮＭＯＳ６とＮＭＯＳ７とはソース端子がともにグランドＶＳＳに接続され、ゲート端子が互いに接続されて、カレントミラー回路を構成している。
ＮＭＯＳ１とＮＭＯＳ２も、ゲート端子が互いに接続されてカレントミラー回路を構成している。
直列接続されたＮＭＯＳ７、ＮＭＯＳ２、及びＮＭＯＳ３によって定電流を出力する回路が構成されている。
【００２３】
抵抗１４、ＮＭＯＳ１，ＮＭＯＳ６に流れる電流Ｉｒｅｆは、
ＶＥＬ＝Ｉｒｅｆ×ＲＥＬ      …（５）
を満たす値を有するものである。上記の式（５）で、ＲＥＬは抵抗１４の抵抗値である。上記の式（５）を満たす電流Ｉｒｅｆにより、ＮＭＯＳ６のゲート電圧ＶＧ３は電流Ｉｒｅｆに相当する値となり、このゲート電圧ＶＧ３がＮＭＯＳ７にゲート端子にも印加される。
【００２４】
また、差動増幅回路１２から出力されるゲート電圧ＶＧ１がＮＭＯＳ２に供給され、ＮＭＯＳ２に流れる電流もＩｒｅｆと同じ値のものとなる。
ＮＭＯＳ７は、定電流ｌｒｅｆを流すような、高インピーダンス動作をする。ＮＭＯＳ２の定電流は、そのソース端子に接続されているＮＭＯＳ７により負帰還がかかり、Ｉｒｅｆの電流に収束する。
【００２５】
実施の形態２でも実施の形態１と同様、ＮＭＯＳ２のドレイン端子の電圧Ｖｄは、ほぼ一定となる。このことにより、実施の形態２でも、定電流特性を改善することができる（図４）。
【００２６】
実施の形態２で、ＮＭＯＳ１、ＮＭＯＳ２、ＮＭＯＳ６、ＮＭＯＳ７で構成され定電流回路は、実施の形態１に比べるとＮＭＯＳ２のドレイン端子の電圧Ｖｄの影響を受けにくい。一方で、実施の形態２で、ＮＭＯＳ２のドレイン端子の電圧Ｖｄは、ＮＭＯＳ３のオーバードライブ電圧だけ変動する。ＮＭＯＳ３の駆動能力を絞った場合でも、実施の形態２の出力電流は、オーバードライブ電圧に相当する誤差（変動）を減少させることができる。
【００２７】
実施の形態３．
図５は本発明の実施の形態３の電流出力装置を示す。図５に示される電流出力装置は、図１に示されるものと概して同じであるが、図１のＰＭＯＳ５、ＮＭＯＳ４及び保護抵抗１３が省略されており、バッファ１１の出力が直接ＮＭＯＳ３のゲート端子に接続され、バッファ１１の出力でＮＭＯＳをオン／オフ制御する。
【００２８】
バッファ１１としては高耐圧素子で構成された高耐圧バッファが用いられている。高耐圧バッファ１１は、低電圧電源ＶＤＤに接続されている。
【００２９】
ＮＭＯＳ３に接続されたノードＶＧ２には、ＮＭＯＳ３の影響で高電圧がかかる場合がある。その場合、高耐圧バッファ１１の出力端子には、その寄生ダイオードを経由して低電圧電源ＶＤＤに電流が流れ、電流経路が保護回路として作用する。この作用により高耐圧バッファ１１の入力端子に接続されたスイッチ端子ＳＷに、高電圧ノイズが回り込むことはなく、従って低電圧のロジック回路が保護される。
【００３０】
実施の形態３でも、ＮＭＯＳ２のドレイン端子にかかる電圧Ｖｄは、低電圧で、電流の変動を抑えることができる。
【００３１】
実施の形態３では、バッファ１１として高耐圧バッフアを使用することで保護素子を省略することができる。このためレイアウト面積を縮小することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施の形態１の電流出力装置を示す回路図である。
【図２】図１の電流出力装置の出力特性を示す。
【図３】本発明の実施の形態１の電流出力装置を示す回路図である。
【図４】図３の電流出力装置の出力特性を示す。
【図５】本発明の実施の形態１の電流出力装置を示す回路図である。
【符号の説明】
【００３３】
１、２、３、４  ＮＭＯＳ、  ５  ＰＭＯＳ、  １１  バッファ、  １２  差動増幅回路、  １３  保護抵抗、  １４  抵抗、  ＩＯＵＴ  出力端子、  ＳＷ  スイッチ端子、  ＶＥＬ  設定電圧。
【図１】
2008310221.tif 000003
【図２】
2008310221.tif 000004
【図３】
2008310221.tif 000005
【図４】
2008310221.tif 000006
【図５】
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