(57)【要約】【課題】終端部での局所的な電界集中を抑えることで、高信頼性、高耐量が得られる半導体装置を提供する。【解決手段】第１導電型の第１の半導体層と、第１の半導体層の主面上に設けられた第１導電型の第１の半導体ピラー領域と、第１の半導体層の前記主面に対して略平行な方向に第１の半導体ピラー領域と共に周期的配列構造を形成するように、第１の半導体ピラー領域に隣接して第１の半導体層の主面上に設けられた第２導電型の第２の半導体ピラー領域と、第１の半導体ピラー領域及び第２の半導体ピラー領域の周期的配列構造が形成された素子部の外側の終端部における第１の半導体層の上に設けられ、第１の半導体ピラー領域よりも不純物濃度が低い第１導電型の第２の半導体層と、第２の半導体層中に選択的に埋め込まれた第２導電型半導体の埋め込みガードリング層と、を備えている。【選択図】図１
2008004643.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体層と、
前記第１の半導体層の主面上に設けられた第１導電型の第１の半導体ピラー領域と、
前記第１の半導体層の前記主面に対して略平行な方向に前記第１の半導体ピラー領域と共に周期的配列構造を形成するように、前記第１の半導体ピラー領域に隣接して前記第１の半導体層の前記主面上に設けられた第２導電型の第２の半導体ピラー領域と、
前記第１の半導体層の前記主面の反対側に設けられた第１の主電極と、
前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域の上に選択的に設けられた第２導電型の第１の半導体領域と、
前記第１の半導体領域の表面に選択的に設けられた第１導電型の第２の半導体領域と、
前記第１の半導体領域及び前記第２の半導体領域に接して設けられた第２の主電極と、
前記第１の半導体領域、前記第２の半導体領域および前記第１の半導体ピラー領域の上に絶縁膜を介して設けられた制御電極と、
前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域の周期的配列構造が形成された素子部の外側の終端部における前記第１の半導体層の上に設けられ、前記第１の半導体ピラー領域よりも不純物濃度が低い第１導電型の第２の半導体層と、
前記第２の半導体層中に選択的に埋め込まれた第２導電型半導体の埋め込みガードリング層と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記埋め込みガードリング層は、高電圧が印加されると空乏化することを特徴とする請求項１記載の半導体装置。
【請求項３】
第１の半導体層と、
前記第１の半導体層の主面側に設けられた第１導電型の第２の半導体層と、
前記第１の半導体層の前記主面の反対側に設けられた第１の主電極と、
前記第２の半導体層の表面に選択的に設けられた第２導電型の半導体領域と、
前記半導体領域に接して設けられた第２の主電極と、
前記半導体領域の外側の終端部における前記第２の半導体層中に選択的に埋め込まれ、高電圧が印加されると空乏化する第２導電型半導体の埋め込みガードリング層と、
を備えたことを特徴とする半導体装置。
【請求項４】
前記終端部における前記第２の半導体層の表面に、第２導電型半導体のガードリング層が選択的に設けられたことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
前記埋め込みガードリング層と、前記ガードリング層とが同心円状に設けられたことを特徴とする請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、例えばパワーエレクトロニクス用途に適した半導体装置に関する。
【背景技術】
【０００２】
縦形パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）のオン抵抗は、伝導層（ドリフト層）部分の電気抵抗に大きく依存する。そして、このドリフト層の電気抵抗を決定するドープ濃度は、ベースとドリフト層とが形成するｐｎ接合の耐圧に応じて限界以上には上げられない。このため、素子耐圧とオン抵抗にはトレードオフの関係が存在する。このトレードオフを改善することが低消費電力素子には重要となる。このトレードオフには素子材料により決まる限界が有り、この限界を越える事が既存のパワー素子を越える低オン抵抗素子の実現への道である。
【０００３】
この問題を解決するＭＯＳＦＥＴの一例として、ドリフト層にｐ型ピラー領域とｎ型ピラー領域とを埋め込んだ「スーパージャンクション構造」が知られている。「スーパージャンクション構造」は、ｐ型ピラー領域とｎ型ピラー領域に含まれるチャージ量（不純物量）を同じとすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、高ドープされたｎ型ピラー領域を通して電流を流すことで、材料限界を越えた低オン抵抗を実現する。耐圧を保持するためには、ｎ型ピラー領域及びｐ型ピラー領域の不純物量を精度良く制御する必要がある。
【０００４】
このようなドリフト層に「スーパージャンクション構造」が形成されたＭＯＳＦＥＴでは、終端構造の設計も通常のパワーＭＯＳＦＥＴと異なる。例えば、高耐圧を保持すべく終端部にも「スーパージャンクション構造」を形成したとしても、ｎ型ピラー領域とｐ型ピラー領域の不純物量が等しくなくなると、素子部（セル部）よりも大きく終端部の耐圧が低下してしまう。
【０００５】
また、特許文献１には、終端部に「スーパージャンクション構造」を設けず、高抵抗層を形成した構造が提案されている。しかし、「スーパージャンクション構造」を形成しない終端部では縦方向と横方向に空乏層が伸びるため、ソース電極に接続されたベース端部に電界が集中する。ベース端部での電界集中を抑制するためにガードリング構造やフィールドプレート構造を採用したとしても、終端部の半導体層中におけるガードリング層端部やフィールドプレート電極端部で電界集中が起こる。
【０００６】
また、高耐圧が保持できても、終端部に鋭い電界ピークが存在した場合、高電界により発生したホットキャリアの影響でフィールド絶縁膜が劣化し、リーク電流変動、耐圧変動、破壊といった信頼性劣化が起こり易い。また、高電圧印加時に終端部にてアバランシェ降伏が起きた場合、アバランシェ電流により発生したキャリアによって、電界ピークがより大きくなって、電流集中を起こし、素子が破壊するといった問題が起き易く、高アバランシェ耐量が得られ難い。内蔵ダイオードを動作させた後のリカバリー状態においても、終端部のベース端付近は、高キャリア状態となるため、電界ピークが大きいと、局所的なアバランシェ降伏が起こり、素子が破壊し易くなって、リカバリー耐量が得られ難い。
【特許文献１】特開２０００−２７７７２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、終端部での局所的な電界集中を抑えることで、高信頼性、高耐量が得られる半導体装置を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、第１導電型の第１の半導体層と、前記第１の半導体層の主面上に設けられた第１導電型の第１の半導体ピラー領域と、前記第１の半導体層の前記主面に対して略平行な方向に前記第１の半導体ピラー領域と共に周期的配列構造を形成するように、前記第１の半導体ピラー領域に隣接して前記第１の半導体層の前記主面上に設けられた第２導電型の第２の半導体ピラー領域と、前記第１の半導体層の前記主面の反対側に設けられた第１の主電極と、前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域の上に選択的に設けられた第２導電型の第１の半導体領域と、前記第１の半導体領域の表面に選択的に設けられた第１導電型の第２の半導体領域と、前記第１の半導体領域及び前記第２の半導体領域に接して設けられた第２の主電極と、前記第１の半導体領域、前記第２の半導体領域および前記第１の半導体ピラー領域の上に絶縁膜を介して設けられた制御電極と、前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域の周期的配列構造が形成された素子部の外側の終端部における前記第１の半導体層の上に設けられ、前記第１の半導体ピラー領域よりも不純物濃度が低い第１導電型の第２の半導体層と、前記第２の半導体層中に選択的に埋め込まれた第２導電型半導体の埋め込みガードリング層と、を備えたことを特徴とする半導体装置が提供される。
【０００９】
また、本発明の他の一態様によれば、第１の半導体層と、前記第１の半導体層の主面側に設けられた第１導電型の第２の半導体層と、前記第１の半導体層の前記主面の反対側に設けられた第１の主電極と、前記第２の半導体層の表面に選択的に設けられた第２導電型の半導体領域と、前記半導体領域に接して設けられた第２の主電極と、前記半導体領域の外側の終端部における前記第２の半導体層中に選択的に埋め込まれ、高電圧が印加されると空乏化する第２導電型半導体の埋め込みガードリング層と、を備えたことを特徴とする半導体装置が提供される。
【発明の効果】
【００１０】
本発明によれば、終端部での局所的な電界集中を抑えることで、高信頼性、高耐量が得られる半導体装置が提供される。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施形態では第１導電型をｎ型、第２導電型をｐ型としている。また、各図面中の同一部分には同一番号を付している。
【００１２】
［第１の実施形態］
図１は本発明の第1の実施形態に係る半導体装置の要部断面構造を例示する模式図である。  
図２（ｂ）は、図１における要部の拡大図であり、図２（ａ）は、その要部の平面パターンの一例を示す模式図である。  
図３（ｂ）は、図２（ｂ）と同様に図１における要部の拡大図であり、図３（ａ）は、その要部の平面パターンの他の具体例を示す模式図である。
【００１３】
高不純物濃度のｎ＋型シリコンからなるドレイン層（第１の半導体層）２の主面上に、ｎ型シリコンからなる第１の半導体ピラー領域３（以下、単に「ｎ型ピラー領域」とも称する）と、ｐ型シリコンからなる第２の半導体ピラー領域４（以下、単に「ｐ型ピラー領域」とも称する）とが、ドレイン層２の主面に対して略平行な方向に周期的に配列されて設けられている。ｎ型ピラー領域３とｐ型ピラー領域４は、いわゆる「スーパージャンクション構造」を構成している。すなわち、ｎ型ピラー領域３とｐ型ピラー領域４は互いに隣接してｐｎ接合部を形成している。ｎ型ピラー領域３及びｐ型ピラー領域４の平面パターンは、図２に表すように、例えばストライプ状に設けても、あるいは図３に表すように格子状に設けてもよい。
【００１４】
本実施形態に係る半導体装置は、ｎ型ピラー領域３及びｐ型ピラー領域４の周期的配列構造が形成された素子部（セル部）と、この素子部を囲むように素子部の外側に設けられた終端部とに大きく分けられる。終端部におけるドレイン層２の主面上には、スーパージャンクション構造は設けられず、高抵抗層（第２の半導体層）１３が設けられている。高抵抗層（第２の半導体層）１３は、ｎ型ピラー領域３よりも不純物濃度が低い（高抵抗な）例えばｎ型シリコンからなる。
【００１５】
素子部におけるｐ型ピラー領域４の上には、ｐ型シリコンからなるベース領域（第１の半導体領域）５が、ｐ型ピラー領域４に接して設けられている。ベース領域５も、ｐ型ピラー領域４と同様に、ｎ型ピラー領域３に隣接してｐｎ接合部を形成している。ベース領域５の表面には、ｎ＋型シリコンからなるソース領域（第２の半導体領域）６が選択的に設けられている。また、終端部との境界近くのｎ型ピラー領域３及びｐ型ピラー領域４の上に、ベース領域５の最外部５ａが設けられている。ベース領域５の最外部５ａには、ソース領域６は設けられていない。
【００１６】
ｎ型ピラー領域３から、ベース領域５を経てソース領域６に至る部分の上には、絶縁膜７が設けられている。絶縁膜７は、例えば、シリコン酸化膜であり、膜厚は約０．１μｍである。絶縁膜７の上には、制御電極（ゲート電極）８が設けられている。
【００１７】
ソース領域６の一部、およびベース領域５におけるソース領域６間の部分の上には、ソース電極（第２の主電極）９が設けられている。また、ドレイン層２の主面の反対側の面には、ドレイン電極（第１の主電極）１が設けられている。
【００１８】
スーパージャンクション構造の最外部にあたるピラー領域は、ｐ型ピラー領域４でもｎ型ピラー領域３でもよい。但し、最外ピラー領域は、高抵抗層１３よりも不純物濃度が高い為、高電圧印加時に高抵抗層１３から最外ピラー領域に向かって空乏層は伸びず、隣のピラー領域からのみ空乏層が伸びる。最外ピラー領域を完全空乏化させるために、最外ピラー領域の不純物量は、他のピラー領域の０．３５〜０．６５倍程度とすることが望ましい。
【００１９】
終端最外部には、高電圧印加時に空乏層がダイシングラインまで到達しないように、ｎ型のフィールドストップ層１２が形成されている。フィールドストップ層１２は、ｎ型ピラー領域３と同時に形成することができる。また、フィールドストップ層１２上部にフィールドストップ電極を形成しても実施可能である。
【００２０】
終端部における高抵抗層１３の表面には、ｐ型シリコンからなるガードリング層１０が形成されている。高抵抗層１３、ガードリング層１０およびフィールドストップ層１２の表面は、フィールド絶縁膜１１で覆われている。ガードリング層１０を形成することで、最外ベース領域５ａ端部における電界集中を抑制し、高耐圧を実現する。また、終端部にスーパージャンクション構造を設けず、高抵抗（低不純物濃度）層１３を設けることで空乏層が伸び易く、素子部よりも高い終端耐圧を実現することができる。高耐圧な終端耐圧を実現するために、高抵抗層１３の不純物濃度は、ｎ型ピラー領域３の濃度の１／１００〜１／１０程度とすることが望ましい。
【００２１】
高抵抗層１３中には、最外ベース領域５ａ及びガードリング層１０のそれぞれの外側のコーナー部に接して覆うように、ｐ型シリコンからなる埋め込みガードリング層１４が埋め込まれている。ソース−ドレイン間に高電圧が印加されたとき、埋め込みガードリング層１４が完全空乏化するように、埋め込みガードリング層１４の不純物濃度は、ｐ型ピラー領域４の不純物濃度の０．５〜２倍程度とすることが望ましい。
【００２２】
図２に表される平面パターンでは、最外ベース領域５ａのコーナー部において、ガードリング層１０及び埋め込みガードリング層１４が同心円状となるような曲率をもって形成されている。最外ベース領域５ａのコーナー部での電界集中を抑制する為に、最外ベース領域５ａの曲率半径は、ドリフト層（ｎ型ピラー領域３）の厚さの２〜４倍程度とすることが望ましい。
【００２３】
埋め込みガードリング層１４の平面パターンと、素子部のスーパージャンクション構造の平面パターンとは、それぞれ独立に設計することができる。スーパージャンクション構造の平面パターンは、図２に表すようにストライプ状に形成しても、あるいは図３に表すように格子状に形成しても実施可能である。また、ｐ型ピラー領域４を千鳥状に配置するなど、他の平面パターンでも実施可能である。
【００２４】
図４（ａ）は、素子部及び終端部の表層部分の模式断面図であり、図４（ｂ）は、最外ベース領域５ａから終端部にかけての部分の電界分布を表す模式図である。図４（ｂ）において、破線は、埋め込みガードリング層１４を設けない場合の電界分布を表し、実線は、埋め込みガードリング層１４を設けた場合の電界分布を表す。
【００２５】
埋め込みガードリング層１４を設けない構造では、最外ベース領域５ａ及びガードリング層１０の外側コーナー部で鋭いピークを持つ電界分布となっている。電圧の変化やフィールド絶縁膜１１中のチャージの変化、半導体中のキャリア分布の変化により終端部の電界分布は変化するため、設計段階で予め鋭いピークを持つ電界分布となっていると、高電圧を一時的に保持することができても、上記のような変動により電界分布が変化してしまったときに、電界ピーク付近で局所的にアバランシェ降伏が起き易い。局所的なアバランシェ降伏が起こると、降伏により発生したキャリアによるフィールド絶縁膜１１の劣化や電流集中による破壊といった信頼性劣化やアバランシェ耐量、リカバリー耐量の低下といった問題が起き易い。
【００２６】
本実施形態では、最外ベース領域５ａ及びガードリング層１０の外側コーナー部などの電界集中が起きやすい部分に、埋め込みガードリング層１４を埋め込むことで、それら部分での局所的な電界集中を抑えて電界を緩和することができる。
【００２７】
埋め込みガードリング層１４を形成することで、最外ベース領域５ａ及びガードリング層１０の外側コーナー部の曲率が大きくなる。そして、高電圧印加時に、埋め込みガードリング層１４が空乏化することで、埋め込みガードリング層１４中にも電界が加わるようになり、図４（ｂ）において実線で表されるように緩やかな電界分布となる。埋め込みガードリング層１４が空乏化することで、ピーク以外の電界は大きくなるが、ピークの電界が下がることで局所的なアバランシェ降伏が起き難くなって、高信頼性、高耐量を実現することができる。
【００２８】
埋め込みガードリング層１４は、ｐ型ピラー領域４と同時に形成することで、高電圧印加時に空乏化する低濃度な埋め込み層を形成することができる。また、埋め込みガードリング層１４をあまり深く形成すると、高抵抗層１３の厚さが薄くなったのと同じになり耐圧が低下してしまう。このため、埋め込みガードリング層１４の深さは、ｐ型ピラー領域４よりも浅いことが望ましい。
【００２９】
ｎ型ピラー領域３とｐ型ピラー領域４とから成るスーパージャンクション構造は、例えば、高抵抗ｎ−層中にイオン注入を行い、その後高抵抗ｎ−層で埋め込み結晶成長を行うプロセスを複数回繰り返して、熱拡散することで深さ方向に接続させることで形成可能である。また、高抵抗ｎ−層中に加速電圧を変化させて、複数回イオン注入を繰り返しても形成可能である。さらにまた、加速電圧を変化させて、複数回イオン注入を行った後、埋め込み結晶成長を行うことを複数回繰り返しても形成可能である。
【００３０】
これらの工程を用いて、スーパージャンクション構造を形成する場合、最表層側に埋め込まれるｐ型ドープ層をイオン注入により形成する際に、埋め込みガードリング層１４も形成されるようなマスクパターンとすれば、ｐ型ピラー領域４よりも浅い埋め込みガードリング層１４を形成することができる。すなわち、既存の工程にて、マスクパターンを変えるだけで簡単に本実施形態の構造が得られる。
【００３１】
なお、高抵抗層１３の表面に形成されるガードリング層１０の数は２本でなくともよく、１本、もしくは、３本以上でも実施可能である。
【００３２】
また、図５に表されるように、ガードリング層１４にフィールドプレート電極１５が接続されている構造でも実施可能である。
【００３３】
また、フィールドプレート電極１５の（外側の）端部における電界集中を抑制するために、図６に表すように、高抵抗層１３中、フィールドプレート電極１５端部の直下に埋め込みガードリング層１４を設けてもよい。
【００３４】
また、図７に表されるように、ガードリング層１０間の間隔が比較的広い場合、それらガードリング層１０の間に、埋め込みガードリング層１４を配置することで、その埋め込みガードリング層１４よりも内側のガードリング層１０への電界集中を抑制することができる。このため、高抵抗層１３表面のガードリング層１０を比較的自由に配置することができる。ガードリング層１０は、ベース領域５と別工程で形成し、ベース領域５と異なる拡散深さであっても、あるいはベース領域５と同時に形成し、ベース領域５と同じ拡散深さであっても実施可能である。
【００３５】
［第２の実施形態］
図８は本発明の第２の実施形態に係る半導体装置の要部断面構造を例示する模式図である。前述の実施形態と同一部分の詳しい説明は省略し、ここでは異なる部分についてのみ説明する。
【００３６】
図８に示す構造では、終端部表面に形成されたフィールド絶縁膜１１の厚さが段階的に変化している。具体的には、フィールド絶縁膜１１は、最外ベース領域５ａ端部から終端最外部に向かって段階的に厚く形成されている。
【００３７】
フィールド絶縁膜１１において、段階的に厚さが変化した部分の上には、ソース電極９と一体に形成されたフィールドプレート電極１５が形成されている。フィールドプレート電極１５を形成することで、最外ベース領域５ａ端部の電界集中を抑制し、高耐圧を実現できる。
【００３８】
図８に示したフィールドプレート構造でも、図１に示したガードリング終端構造と同様に、最外ベース領域５ａ端部やフィールド絶縁膜１１の厚さが変化している角部で局所的な電界ピークが発生する。この電界ピークを抑制する為に、本実施形態でも、最外ベース領域５ａ端部、フィールド絶縁膜１１の厚さが変化している角部の下、およびフィールドプレート電極１５の端部の下の高抵抗層１３中に、埋め込みガードリング層１４が埋め込まれている。
【００３９】
フィールドプレート電極１５の平面パターンは、図２、３に表されるガードリング層１０と同様に、コーナー部で最外ベース領域５ａに対して同心円状となるように曲率が付けられる。
【００４０】
本実施形態においても、電界が集中しやすい部分に埋め込みガードリング層１４を形成することで、フィールドプレート電極１５コーナー部の曲率を大きくして電界集中を緩和し、また、高電圧印加時に、埋め込みガードリング層１４が空乏化することで、埋め込みガードリング層１４中にも電界が加わるようになり、終端部の電界分布を緩やかにする。埋め込みガードリング層１４が空乏化することで、ピーク以外の電界は大きくなるが、ピークの電界が下がることで局所的なアバランシェ降伏が起き難くなって、高信頼性、高耐量を実現することができる。
【００４１】
局所的な電界ピークの緩和という点から、埋め込みガードリング層１４は、最外ベース領域５ａ端部、フィールド絶縁膜１１の厚さが変化する箇所、フィールドプレート電極１５端部の直下に配置することが望ましい。
【００４２】
また、図９に表されるように、フィールドプレート電極１５端部の外側に埋め込みガードリング層１４を配置しても実施可能である。フィールド絶縁膜１１の厚さが薄いと、フィールドプレート電極１５端部の電界が大きくなるが、埋め込みガードリング層１４をフィールドプレート電極１５端部の外側にも配置することで、フィールドプレート電極１５端部の電界を抑制することができ、フィールド絶縁膜１１の厚さを比較的自由に設定することができる。
【００４３】
また、図１０に表されるように、フィールド絶縁膜１１の厚さが変化していないフィールドプレート電極１５の下に、埋め込みガードリング層１４を設けても実施可能である。フィールドプレート電極１５の長さが短いと最外ベース領域５ａ端部の電界が大きくなるが、埋め込みガードリング層１４をフィールドプレート電極１５の下に配置することで、電界を抑制することができ、フィールドプレート電極１５の長さを比較的自由に設定することができる。
【００４４】
図８〜１０に表される構造では、フィールドプレート電極１５は、ソース電極９に接続されていたが、フィールドプレート電極１５はゲート電極８に接続されていても実施可能である。
【００４５】
［第３の実施形態］
図１１は本発明の第３の実施形態に係る半導体装置の要部断面構造を例示する模式図である。前述の実施形態と同一部分の詳しい説明は省略し、ここでは異なる部分についてのみ説明する。
【００４６】
図１１に示す終端構造は、フィールドプレート構造と、ガードリング構造とを組み合わせた構造である。フィールドプレート電極１５は、ゲート電極８に接続され、フィールドプレート電極１５の外側にガードリング層１０が設けられている。
【００４７】
本実施形態においても、最外ベース領域５ａ端部、フィールドプレート電極１５端部、ガードリング層１０端部などの電界集中しやすい部分に対応する位置の高抵抗層１３中に埋め込みガードリング層１４を埋め込むことで、それら部分における電界集中を抑制し、高信頼性及び高耐量を実現することができる。なお、図１１では、フィールドプレート電極１５は、ゲート電極８に接続されているが、ソース電極９に接続されていても実施可能である。
【００４８】
また、図１２に表すように、ガードリング層１０にフィールドプレート電極１５が接続されていても実施可能である。このガードリング層１０に接続されたフィールドプレート電極１５端部の電界集中を抑制する為に、フィールドプレート電極１５端部直下に埋め込みガードリング層１４を形成することが望ましい。
【００４９】
［第４の実施形態］
図１３は本発明の第４の実施形態に係る半導体装置の要部断面構造を例示する模式図である。前述の実施形態と同一部分の詳しい説明は省略し、ここでは異なる部分についてのみ説明する。
【００５０】
図１３に示す構造では、スーパージャンクション構造の最外ピラー領域（図１３では例えばｎ型ピラー領域３）と、最外ベース領域５ａ端部に設けられた埋め込みガードリング層１４とが接している。
【００５１】
最外ベース領域５ａ端部に電界が集中することにより、最外ベース領域５ａ端部の近くにスーパージャンクション構造を形成してしまうと、最外ベース領域５ａ端部に近いスーパージャンクション構造の耐圧が低下し易い。
【００５２】
しかし、最外ベース領域５ａ端部に埋め込みガードリング層１４を設けることで、最外ベース領域５ａ端部の電界集中が抑制されるため、スーパージャンクション構造を最外ベース領域５ａ端部に近づけても高耐圧を得ることができる。スーパージャンクション構造を最外ベース領域５ａ端部に近付けることで、素子有効面積を増やすことができ、チップオン抵抗を低減することができる。
【００５３】
［第５の実施形態］
図１４は本発明の第５の実施形態に係る半導体装置の要部断面構造を例示する模式図である。前述の実施形態と同一部分の詳しい説明は省略し、ここでは異なる部分についてのみ説明する。
【００５４】
図１４に示す構造では、素子部におけるベース領域５間に、ｎ型ピラー領域３よりも高不純物濃度の高濃度ｎ層１６が形成されている。ベース領域５間の間隔は、ｎ型ピラー領域３の幅より狭くなるので、抵抗が上がり易い。ベース領域５間の間隔が短い分だけピンチオフしやすいので、耐圧が低下することのない程度まで高濃度ｎ層１６の不純物濃度を上げることで、オン抵抗を低減することができる。
【００５５】
高濃度ｎ層１６を形成する方法として、素子部のフィールド絶縁膜１１を除去する工程と同時に行う方法が考えられる。具体的には、フィールド絶縁膜１１を全面に形成後、リソグラフィーにより素子部のフィールド絶縁膜１１を除去するようなパターンを形成し、エッチングにより素子部のフィールド絶縁膜１１を除去する。このフィールド絶縁膜１１のパターンを用いて、ｎ型ドーパントである例えばリン（Ｐ）をイオン注入することで、高濃度ｎ層１６を形成することができる。これにより、フィールド絶縁膜１１のエッチング用リソグラフィー工程と、高濃度ｎ層１６のイオン注入用リソグラフィー工程とを一括で行うことができ、工程を短縮することが可能となる。
【００５６】
しかし、この方法を用いる場合、高濃度ｎ層１６の所望の拡散深さを確保する観点から、ベース領域５を形成する前に高濃度ｎ層１６を形成するため、最外ベース領域５ａよりも外側（終端部側）にも高濃度ｎ層１６が形成されてしまう。最外ベース領域５ａよりも外側に高濃度ｎ層１６が形成されていると、最外ベース領域５ａ端部で電界集中が起きてしまい、耐圧が低下する。しかし、最外ベース領域５ａ端部に、埋め込みガードリング層１４を形成することで、最外ベース領域５ａ端部の電界を抑制でき、高耐圧を保持することができる。確実に最外ベース領域５ａ端部の電界を抑制する為に、埋め込みガードリング層１４は、高濃度ｎ層１６よりも外側に伸びて形成されていることが望ましい。
【００５７】
最外ベース領域５ａ端部に埋め込みガードリング層１４を設けることで最外ベース領域５ａ端部の電界集中を抑制するため、最外ベース領域５ａよりも外側に形成された高濃度ｎ層１６を、例えば別工程にてｐ型層でつぶす必要はなく、工程削減が図れる。
【００５８】
また、ガードリング層１０をベース領域５と同時に形成する場合、図１５に示すようにガードリング層１０の外側にも高濃度ｎ層１６が形成される。この場合、ガードリング層１０端部の電界を抑制する為に、ガードリング層１０の外側に形成された高濃度ｎ層１６よりも外側まで伸ばして埋め込みガードリング層１４を形成することが望ましい。
【００５９】
また、ガードリング終端構造に限らず、フィールドプレート終端構造において、フィールド絶縁膜１１のエッチング用リソグラフィー工程と、高濃度ｎ層１６のイオン注入用リソグラフィー工程とを一括で行って工程短縮を図った場合でも高濃度ｎ層１６は最外ベース領域５ａの外側に形成されるため、前述と同様に埋め込みガードリング層１４を高濃度ｎ層１６の外側まで形成することで高耐圧を得ることができる。
【００６０】
［第６の実施形態］
図１６は本発明の第６の実施形態に係る半導体装置の要部断面構造を例示する模式図である。前述の実施形態と同一部分の詳しい説明は省略し、ここでは異なる部分についてのみ説明する。
【００６１】
図１６に示す構造では、ドレイン層２上にｎ−層１７が形成され、そのｎ−層１７の上にスーパージャンクション構造と、高抵抗層１３が形成されている。ソース−ドレイン間に電圧が印加されると、ｎ−層１７が空乏化することで電圧を保持する。これにより、ｎ−層１７の保持電圧分だけ、素子耐圧は増加することが可能である。ｎ−層１７の不純物濃度と厚さを変化させることで、ｎ−層１７の保持電圧を変化させることができ、素子耐圧を変化させることができる。ｎ−層１７を確実に空乏化させるために、ｎ−層１７はｎ型ピラー領域３よりも低い不純物濃度を有することが望ましい。
【００６２】
［第７の実施形態］
図１７は本発明の第７の実施形態に係る半導体装置の要部断面構造を例示する模式図である。  
図１８（ｂ）は、図１７における要部の拡大図であり、図１８（ａ）は、その要部の平面パターンの一例を示す模式図である。  
図１９（ｂ）は、図１８（ｂ）と同様に図１７における要部の拡大図であり、図１９（ａ）は、その要部の平面パターンの他の具体例を示す模式図である。
【００６３】
図１７に示す構造では、終端部にもスーパージャンクション構造が形成されている。この場合においても、最外ベース領域５ａ端部やフィールドプレート電極１５端部などの電界集中しやすい箇所に、埋め込みガードリング層１４を形成することで、高信頼性、高耐量を得ることができる。
【００６４】
埋め込みガードリング層１４は、スーパージャンクション構造の位置とは独立に配置することが可能であり、例えば、図１８に示すように、ｎ型ピラー領域３とｐ型ピラー領域４とはストライプ状に形成され、埋め込みガードリング層１４は、最外ベース領域５ａのコーナー部、フィールドプレート電極１５のコーナー部を覆うようにそれらと同心円状に形成される。
【００６５】
また、図１９に示すようにｐ型ピラー領域４が格子状に配置されていても実施可能である。あるいは、ｐ型ピラー領域４が千鳥状に配置されていても実施可能である。
【００６６】
終端部の耐圧を高くするために、終端部のスーパージャンクション構造や埋め込みガードリング層１４は、空乏化し易いように、素子部のスーパージャンクション構造よりも不純物濃度が低いことが望ましい。
【００６７】
素子部スーパージャンクション構造の最外部は、ｐ型ピラー領域でも、ｎ型ピラー領域でも同等の効果を得ることができる。
【００６８】
ＭＯＳゲート部やスーパージャンクション構造の平面パターンは、ストライプ状に限らず、格子状や千鳥状に形成してもよい。ＭＯＳゲート構造はプレーナ構造にて説明したが、トレンチ構造でも実施可能である。
【００６９】
前述した実施形態では、終端部表面は、ガードリング構造やフィールドプレート構造を用いた構造を示したが、図２０に表すように、高抵抗層１３表面にリサーフ（ＲＥＳＵＲＦ：Reduced-Surface-Field）層１８を設けた構造、図２１に表すように、フィールド絶縁膜１１上にフローティングフィールドプレート電極１９を設けた構造、図２２に表すように、埋め込みガードリング層１４のみの構造などでも実施可能であり、終端部表面の構造には限定されない。
【００７０】
複数の埋め込みガードリング層１４を形成する場合には、終端最外部に向かって、隣り合う埋め込みガードリング層１４間の間隔を広げていった方が、終端部における電界分布をより緩やかにできる。
【００７１】
ｐ型ピラー領域４は、ドレイン層２に接していなくとも実施可能である。高抵抗層１３が成長されている基板表面にイオン注入を行うことでスーパージャンクション構造を形成すると、ｐ型ピラー領域４はドレイン層２に接しているが、ドレイン層２上にｎ型半導体層を成長させることで、ｐ型ピラー領域がドレイン層２に接していない構造を形成することも可能である。
【００７２】
前述した具体例では、スーパージャンクション構造を有するＭＯＳＦＥＴで説明したが、本発明の構造は、スーパージャンクション構造を有する素子であれば、ＳＢＤ（Schottky Barrier Diode）、ＭＯＳＦＥＴとＳＢＤとの混載素子、ＳＩＴ（Static Induction Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの素子でも適用可能である。
【００７３】
［第８の実施形態］
図２３は本発明の第８の実施形態に係る半導体装置の要部断面構造を例示する模式図である。本実施形態に係る半導体装置は、pin（p-intrinsic-n）ダイオードである。
【００７４】
高不純物濃度のｎ＋型シリコンからなるカソード（第１の半導体層）２２の主面上に、ｎ型シリコンからなるバッファー層２３が設けられ、このバッファー層２３の上にｎ−型シリコンからなるドリフト層（第２の半導体層）２４が設けられている。
【００７５】
素子部におけるドリフト層２４上には、ｐ＋型シリコンからなるアノード領域（半導体領域）２５が設けられている。アノード領域２５上には、アノード領域２５に接してアノード電極（第２の主電極）２６が設けられている。また、カソード層２２の主面の反対側の面には、カソード電極（第１の主電極）２１が設けられている。
【００７６】
終端部におけるドリフト層２４の表面には、ｐ型シリコンからなるガードリング層１０が形成されている。終端部におけるドリフト層２４中には、アノード領域２５及びガードリング層１０のそれぞれの外側のコーナー部に接して覆うように、ｐ型シリコンからなる埋め込みガードリング層１４が埋め込まれている。ソース−ドレイン間に高電圧が印加されたとき、埋め込みガードリング層１４が完全空乏化するように、埋め込みガードリング層１４の不純物濃度は設定されている。
【００７７】
本実施形態においても、アノード領域２５及びガードリング層１０の外側コーナー部などの電界集中が起きやすい部分に、埋め込みガードリング層１４を埋め込むことで、それら部分での局所的な電界集中を抑えて電界を緩和することができる。アノード−カソード間に高電圧が印加されたとき、埋め込みガードリング層１４が空乏化することで、埋め込みガードリング層１４中にも電界が加わるようになり、終端部の電界分布が緩やかになる。埋め込みガードリング層１４が空乏化することで、ピーク以外の電界は大きくなるが、ピークの電界が下がることで局所的なアバランシェ降伏が起き難くなって、高信頼性、高耐量を実現することができる。
【００７８】
埋め込みガードリング層１４は、前述した実施形態におけるスーパージャンクション構造のｐ型ピラー領域と同様に、イオン注入した後の埋め込み結晶成長や、高加速イオン注入などにより形成可能である。
【００７９】
［第９の実施形態］
図２４は本発明の第９の実施形態に係る半導体装置の要部断面構造を例示する模式図である。本実施形態に係る半導体装置は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）である。
【００８０】
高不純物濃度のｐ＋型シリコンからなるコレクタ層（第１の半導体層）３２の主面上に、ｎ型シリコンからなるバッファー層３３が設けられ、このバッファー層３３の上にｎ型シリコンからなるベース層（第２の半導体層）３４が設けられている。
【００８１】
素子部におけるベース層３４の表面には、ｐ型シリコンからなるベース領域（第１の半導体領域）３５が設けられている。ベース領域３５の表面には、ｎ型シリコンからなるエミッタ領域（第２の半導体領域）３６が選択的に設けられている。
【００８２】
素子部には、選択的に、ベース領域３５を貫通してベース層３４に至るトレンチが形成され、そのトレンチ内には絶縁膜３７を介して制御電極（ゲート電極）３８が充填されている。制御電極３８は、絶縁膜３７を介して、エミッタ領域３６、およびエミッタ領域３６とベース層３４との間のベース領域３５に対向している。
【００８３】
エミッタ領域３６およびベース領域３５に接してエミッタ電極（第２の主電極）３９が設けられている。また、コレクタ層３２の主面の反対側の面には、コレクタ電極（第１の主電極）３１が設けられている。
【００８４】
終端部におけるベース層３４の表面には、ｐ型シリコンからなるガードリング層１０が形成されている。終端部におけるベース層３４中には、ベース領域３５及びガードリング層１０のそれぞれの外側のコーナー部に接して覆うように、ｐ型シリコンからなる埋め込みガードリング層１４が埋め込まれている。エミッタ−コレクタ間に高電圧が印加されたとき、埋め込みガードリング層１４が完全空乏化するように、埋め込みガードリング層１４の不純物濃度は設定されている。
【００８５】
本実施形態においても、ベース領域３５及びガードリング層１０の外側コーナー部などの電界集中が起きやすい部分に、埋め込みガードリング層１４を埋め込むことで、それら部分での局所的な電界集中を抑えて電界を緩和することができる。エミッタ−コレクタ間に高電圧が印加されたとき、埋め込みガードリング層１４が空乏化することで、埋め込みガードリング層１４中にも電界が加わるようになり、終端部の電界分布が緩やかになる。埋め込みガードリング層１４が空乏化することで、ピーク以外の電界は大きくなるが、ピークの電界が下がることで局所的なアバランシェ降伏が起き難くなって、高信頼性、高耐量を実現することができる。
【００８６】
埋め込みガードリング層１４は、前述した実施形態におけるスーパージャンクション構造のｐ型ピラー領域と同様に、イオン注入した後の埋め込み結晶成長や、高加速イオン注入などにより形成可能である。また、ＩＧＢＴは、プレーナゲート構造やノンパンチスルー構造でも実施可能である。
【００８７】
以上の説明では、第１導電型をｎ型、第２導電型をｐ型として説明したが、第１導電型をｐ型、第２導電型をｎ型としても実施可能である。
【００８８】
また、半導体としてシリコン（Ｓｉ）を用いたＭＯＳＦＥＴを説明したが、半導体としては、例えばシリコンカーバイト（ＳｉＣ）や窒化ガリウム（ＧａＮ）等の化合物半導体やダイアモンドなどのワイドバンドギャップ半導体を用いることができる。
【図面の簡単な説明】
【００８９】
【図１】本発明の第1の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
【図２】（ｂ）は、図１における要部の拡大図であり、（ａ）は、その要部の平面パターンの一例を示す模式図である。
【図３】（ｂ）は、図２（ｂ）と同様に図１における要部の拡大図であり、（ａ）は、その要部の平面パターンの他の具体例を示す模式図である。
【図４】（ａ）は、素子部及び終端部の表層部分の模式断面図であり、（ｂ）は、最外ベース領域から終端部にかけての部分の電界分布を表す模式図である。
【図５】第1の実施形態に係る半導体装置において、他の具体例を表す模式図である。
【図６】第1の実施形態に係る半導体装置において、さらに他の具体例を表す模式図である。
【図７】第1の実施形態に係る半導体装置において、さらに他の具体例を表す模式図である。
【図８】本発明の第２の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
【図９】第２の実施形態に係る半導体装置において、他の具体例を表す模式図である。
【図１０】第２の実施形態に係る半導体装置において、さらに他の具体例を表す模式図である。
【図１１】本発明の第３の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
【図１２】第３の実施形態に係る半導体装置において、他の具体例を表す模式図である。
【図１３】本発明の第４の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
【図１４】本発明の第５の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
【図１５】第５の実施形態に係る半導体装置において、他の具体例を表す模式図である。
【図１６】本発明の第６の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
【図１７】本発明の第７の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
【図１８】（ｂ）は、図１７における要部の拡大図であり、（ａ）は、その要部の平面パターンの一例を示す模式図である。
【図１９】（ｂ）は、図１８（ｂ）と同様に図１７における要部の拡大図であり、（ａ）は、その要部の平面パターンの他の具体例を示す模式図である。
【図２０】本発明の実施形態に係る半導体装置において、終端部表面の他の構造を例示する模式図である。
【図２１】本発明の実施形態に係る半導体装置において、終端部表面のさらに他の構造を例示する模式図である。
【図２２】本発明の実施形態に係る半導体装置において、終端部表面のさらに他の構造を例示する模式図である。
【図２３】本発明の第８の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
【図２４】本発明の第９の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
【符号の説明】
【００９０】
１…ドレイン電極（第１の主電極）、２…ｎ＋型ドレイン層（第１の半導体層）、３…ｎ型ピラー領域（第１の半導体ピラー領域）、４…ｐ型ピラー領域（第２の半導体ピラー領域）、５…ベース領域（第１の半導体領域）、６…ソース領域（第２の半導体領域）、７…ゲート絶縁膜、８…制御電極、９…ソース電極（第２の主電極）、１０…ガードリング層、１１…フィールド絶縁膜、１３…ｎ−層（第２の半導体層）、１４…埋め込みガードリング層、１５…フィールドプレート電極、２１…カソード電極（第１の主電極）、２２…ｎ＋カソード層（第１の半導体層）、２３…ｎ型バッファー層、２４…ｎ−型ドリフト層（第２の半導体層）、２５…ｐ＋型アノード領域（半導体領域）、２６…アノード電極（第２の主電極）、３１…コレクタ電極（第１の主電極）、３２ｐ＋コレクタ層（第１の半導体層）、３３…ｎ型バッファー層、３４…ｎ型ベース層（第２の半導体層）、３５…ｐ型ベース領域（半導体領域）、３６…ｎ型エミッタ層、３７…ゲート絶縁膜、３８…制御電極、３９…エミッタ電極（第２の主電極）
【図１】
2008004643.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
2008004643.tif 000024
【図２３】
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【図２４】
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