(57)【要約】【課題】外部からトランジスタの容量値を調整できる容量調整機能を有し、処理する信号の応答特性を適宜調整可能とし、成形波形の特性を一致させることが可能なキャパシタンス回路を提供する。【解決手段】トランジスタを用いるキャパシタンス回路において、容量調整信号を受け付ける容量調整端子と、トランジスタのソース端子とドレイン端子とに接続されて、容量調整信号によりトランジスタの容量を調整する容量調整回路と、を具備する。【選択図】図４
2008283633.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタを用いるキャパシタンス回路において、
容量調整信号を受け付ける容量調整端子と、
前記トランジスタのソース端子とドレイン端子とに接続されて、前記容量調整信号により前記トランジスタの容量を調整する容量調整回路と、
を具備することを特徴とするキャパシタンス回路。
【請求項２】
前記容量調整回路は、前記トランジスタのソース／ドレイン端子に接続された第１のスイッチングトランジスタと、前記トランジスタのドレイン／ソース端子に接続された第２のスイッチングトランジスタを有し、
前記容量調整端子は、前記第１および前記第２のスイッチングトランジスタの各ゲート端子に前記容量調整信号を入力し、前記容量調整回路は、前記第１および第２のスイッチングトランジスタの各動作により前記トランジスタの容量を調整すること、
を特徴とする請求項１記載のキャパシタンス回路。
【請求項３】
前記容量調整回路は、前記トランジスタのソース端子に接続された第１のスイッチングトランジスタと、前記トランジスタのドレイン端子に接続された第２のスイッチングトランジスタを有し、
前記容量調整端子は、第１の容量調整信号を受け付けて、前記第１のスイッチングトランジスタのゲート端子に入力する第１の容量調整端子と、第２の容量調整信号を受け付けて、前記第２のスイッチングトランジスタのゲート端子に入力する第２の容量調整端子と、を有し、
前記容量調整回路は、前記第１および第２のスイッチングトランジスタの各動作により前記トランジスタの容量を調整すること、
を特徴とする請求項１記載のキャパシタンス回路。
【請求項４】
前記容量調整回路は、前記トランジスタのソース端子に接続された第１のスイッチングトランジスタおよび第２のスイッチングトランジスタと、前記トランジスタのドレイン端子に接続された第３のスイッチングトランジスタおよび第４のスイッチングトランジスタを有し、
前記容量調整端子は、前記第１、第２、第３および第４のスイッチングトランジスタの各ゲート端子に前記容量調整信号を入力し、前記容量調整回路は、前記第１、第２、第３および第４のスイッチングトランジスタの各動作により前記トランジスタの容量を調整すること、
を特徴とする請求項１記載のキャパシタンス回路。
【請求項５】
前記容量調整端子は、第１の容量調整信号を受け付けて、前記第１および第２のスイッチングトランジスタの各ゲート端子に入力する第１の容量調整端子と、第２の容量調整信号を受け付けて、前記第３および第４のスイッチングトランジスタの各ゲート端子に入力する第２の容量調整端子と、を有すること、
を特徴とする請求項４記載のキャパシタンス回路。

【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタを用いるキャパシタンス回路に関する。
【背景技術】
【０００２】
トランジスタのゲート−ソース間の容量をスイッチドキャパシタとして用いるキャパシタンス回路は、アナログ回路やデジタル回路で多く利用されている。特に、主に多数のトランジスタを集積するＩＣやＬＳＩ等の半導体集積回路では、トランジスタのみを用いてキャパシタンス回路を容易に構成できるため、スイッチドキャパシタを利用する場合が多い。
【０００３】
半導体集積回路内で利用される上記キャパシタンス回路は、その容量成分（Ｃ）と抵抗成分（Ｒ）から決定される時定数（τ＝ＣＲ）によりデジタル信号波形を成形するフィルタ用途等に利用されている。
【０００４】
上記キャパシタンス回路をフィルタ用途で利用する場合は、例えば、デジタル信号であるパルス信号（“Ｌｏｗ”→“Ｈｉ”又は“Ｈｉ”→“Ｌｏｗ”に変化する信号）に重畳されるリンギング等のノイズ成分を除去することが可能である。
【０００５】
しかし、トランジスタのみで構成されるキャパシタンス回路は、その時定数が一定であるため、次のような場合があった。パルス信号の波形成形動作において、“Ｌｏｗ”→“Ｈｉ”に変化するパルス信号波形を充電動作で成形する場合と、“Ｈｉ”→“Ｌｏｗ”に変化するパルス信号波形を放電動作で成形する場合とで、成形波形が異なる特性となる場合がある。すなわち、上記キャパシタンス回路では、容量調整機能を持たないため、成形波形の特性を一致させる為には、異なる容量成分を有するトランジスタを用いたキャパシタンス回路を別途設ける必要があった。また、キャパシタンス回路を利用したものとして、例えば、特許文献１に記載されたスイッチドキャパシタを導入した低電圧差動増幅器がある。この低電圧差動増幅器では、負荷トランジスタのゲート−ソース間のバイアス電圧を整合させるためにスイッチドキャパシタンス回路を利用している。このスイッチドキャパシタンス回路では、バイアス電圧を調整するための容量調整機能は備えられていない。
【特許文献１】特開平８−３１６７４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、外部からトランジスタの容量値を調整する容量調整機能を有して、処理する信号の応答特性を適宜調整可能にするキャパシタンス回路を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一実施形態に係るキャパシタンス回路は、トランジスタを用いるキャパシタンス回路において、容量調整信号を受け付ける容量調整端子と、前記トランジスタのソース端子とドレイン端子とに接続されて、前記容量調整信号により前記トランジスタの容量を調整する容量調整回路と、を具備することを特徴とする。
【発明の効果】
【０００８】
本発明の一実施形態によれば、キャパシタンス回路に容量調整機能を持たせることによって、キャパシタンス回路のトランジスタの容量値を調整可能とし、処理する信号の応答特性が調整可能になる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明の実施形態を詳細に説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００１０】
（基本回路構成）
まず、本発明の一実施形態に係るキャパシタンス回路の基本回路構成について、図１および図２を参照して説明する。図１はキャパシタンス回路の概略構成図を示し、図２は図１の等価回路である。図１および図２に示すように、キャパシタンス回路１００（２００）は、入力端子１０３（２０３）と、入力端子１０３に印加された信号を伝送する信号ライン１０１（２０１）と、信号ライン１０１（２０１）にゲート端子を接続したＮＭＯＳトランジスタ１０２（２０２）と、出力端子１０４（２０４）とを有する。ＮＭＯＳトランジスタ１０２（２０２）は、キャパシタンスとして機能する。入力端子１０３（２０３）に印加された入力信号Ａは、ＮＭＯＳトランジスタ１０２（２０２）によってノイズ成分を除去され、出力端子１０４（２０４）から出力信号Ｂとして出力される。
【００１１】
図３は、図１に示した回路の動作波形例である。図３における実線は、入力信号Ａが“Ｌｏｗ”→“Ｈｉ”→“Ｌｏｗ”に遷移する時の出力信号Ｂの出力波形である。破線は、入力信号Ａが“Ｈｉ”→“Ｌｏｗ”→“Ｈｉ”に遷移する時の出力信号Ｂの出力波形である。入力信号Ａが“Ｌｏｗ”→“Ｈｉ”→“Ｌｏｗ”に遷移する時とＨｉ”→“Ｌｏｗ”→“Ｈｉ”に遷移する時とでは、出力信号Ｂの波形の特性が異なる場合がある。即ち、図１の基本回路１００では、レベルが変化する入力信号Ａに対する応答特性がＮＭＯＳトランジスタ１２で構成されるキャパシタンスの容量値Ｃに支配されているため、出力信号Ｂの波形の特性が異なる現象が発生する。
【００１２】
以下の実施形態では、図１のキャパシタンス回路に容量調整回路を付加することによって、入力信号Ａに対する出力信号Ｂの特性を調整可能とする例を説明する。
【００１３】
（実施形態１）
図４は、本発明の実施形態１に係るキャパシタンス回路の回路構成を示す図である。図４において、キャパシタンス回路４００は、入力端子４０３と、出力端子４０４と、入力端子４０３に印加される入力信号Ａを伝送する信号ライン４０１と、信号ライン４０１にゲート端子を接続したＮＭＯＳトランジスタ４０２と、ＣＮＴ入力端子（容量調整端子）４０７と、ＣＮＴ入力端子４０７に印加されるＣＮＴ信号（容量調整信号）を伝送するＣＮＴ信号ライン４０８と、ＮＭＯＳトランジスタ４０２のソース／ドレイン端子にドレイン端子を接続し、ソース端子をＧＮＤに接続し、ゲート端子をＣＮＴ信号ライン４０８に接続したＮＭＯＳトランジスタ（第１のスイッチングトランジスタ）４０５と、ＮＭＯＳトランジスタ４０２のドレイン／ソース端子にドレイン端子を接続し、ソース端子をＶＤＤに接続し、ゲート端子にＣＮＴ信号ライン４０８を接続したＰＭＯＳトランジスタ（第２のスイッチングトランジスタ）４０６と、ＮＭＯＳトランジスタ４０２のソース／ドレイン端子間を接続する短絡ライン４０９とを有する。ＮＭＯＳトランジスタ４０５およびＰＭＯＳトランジスタ４０６およびＣＮＴ入力端子４０７は容量調整回路４１０を構成する。
【００１４】
（入力信号Ａ：“Ｌｏｗ”→“Ｈｉ”、ＣＮＴ信号：“Ｌｏｗ”の場合）
入力端子４０３に印加される入力信号Ａが“Ｌｏｗ”から“Ｈｉ”に遷移すると、キャパシタンス回路４００のＮＭＯＳトランジスタ４０２のゲート端子とソース／ドレイン端子間は充電を開始する。ここで、ＣＮＴ入力端子４０７に印加されるＣＮＴ信号が“Ｌｏｗ”の場合、容量調整回路４１０のＰＭＯＳトランジスタ４０６はＯＮし、ＮＭＯＳトランジスタ４０５はＯＦＦする。ＰＭＯＳトランジスタ４０６のソース端子はＶＤＤに接続しており、そのドレイン端子が“Ｈｉ”レベルになるため、ＮＭＯＳトランジスタ４０２からＰＭＯＳトランジスタ４０６へ充電電流は流れない。一方、ＮＭＯＳトランジスタ４０５はＯＦＦであり、そのドレイン端子が“Ｌｏｗ”レベルになるため、ＮＭＯＳトランジスタ４０２からＮＭＯＳトランジスタ４０５へ充電電流が流れるようになる。よって、ＮＭＯＳトランジスタ４０５がＮＭＯＳトランジスタ４０２に対して容量調整をする機能を果たす。ＮＭＯＳトランジスタ４０２の容量を調整することにより、入力信号Ａに対するキャパシタンス回路４００の応答特性を変更し、応答特性が調整された信号が、出力端子４０４から出力信号Ｂとして出力される。
【００１５】
上記の場合、キャパシタンス回路４００内でキャパシタンスとして機能する素子は、ＮＭＯＳトランジスタ４０２，４０５となる。このため、入力信号Ａに対する応答特性に関わる容量値は、これら２つの素子より形成される合成キャパシタンスの容量値となり、基本回路の容量値Ｃを調整することが可能となる。その結果、入力信号Ａが“Ｌｏｗ”→“Ｈｉ”に変化する際のキャパシタンス回路４００の応答特性を改善可能である。
【００１６】
（入力信号Ａ：“Ｈｉ”→“Ｌｏｗ”、ＣＮＴ信号：“Ｌｏｗ”の場合）
なお、本動作の前提として、ＮＭＯＳトランジスタ４０２の充電電圧は“Ｈｉ”の状態にあるものとする。入力端子４０３に印加される入力信号Ａが“Ｈｉ”から“Ｌｏｗ”に遷移すると、キャパシタンス回路４００のＮＭＯＳトランジスタ４０２のゲート端子とソース／ドレイン端子間の充電電圧は放電を開始する。この時、ＣＮＴ入力端子４０７に入力されるＣＮＴ信号が“Ｌｏｗ”の場合、ＮＭＯＳトランジスタ４０２が充電状態にあった時に容量調整の機能を果たしていたＮＭＯＳトランジスタ４０５に充電されていた電荷が放電される。
【００１７】
上記のように、ＣＮＴ信号が“Ｌｏｗ”の場合、キャパシタンス回路４００内でキャパシタンスとして機能する素子はＮＭＯＳトランジスタ４０２，４０５であり、これら２つの素子によって、キャパシタンス回路４００の容量値Ｃが調整される。この結果、ＣＮＴ入力端子４０７に印加されるＣＮＴ信号が“Ｌｏｗ”の場合、入力端子４０３に印加される入力信号Ａが“Ｌｏｗ”→“Ｈｉ”に遷移した際のキャパシタンス回路４００の応答特性と、“Ｈｉ”→“Ｌｏｗ”に遷移した際のキャパシタンス回路の応答特性とが改善可能となる。即ち、入力端子４０３に印加される入力信号Ａが“Ｌｏｗ”→“Ｈｉ”に遷移した際の、出力端子４０４から出力される入力信号Ａに対する出力信号Ｂの応答特性と、入力信号Ａが“Ｈｉ”→“Ｌｏｗ”に遷移した際の入力信号Ａに対する出力信号Ｂの応答特性とが改善可能である。
【００１８】
（入力信号Ａ：“Ｌｏｗ”→“Ｈｉ”、ＣＮＴ信号：“Ｈｉ”の場合）
入力端子４０３に印加される入力信号Ａが“Ｌｏｗ”から“Ｈｉ”に遷移すると、キャパシタンス回路４００のＮＭＯＳトランジスタ４０２のゲート端子とソース／ドレイン端子間は充電を開始する。ここで、ＣＮＴ入力端子４０７に印加されるＣＮＴ信号が“Ｈｉ”の場合、容量調整回路４１０のＮＭＯＳトランジスタ４０５はＯＮし、ＰＭＯＳトランジスタ４０６はＯＦＦする。ＮＭＯＳトランジスタ４０５のソース端子はＧＮＤに接続しているため、ＮＭＯＳトランジスタ４０２からＮＭＯＳトランジスタ４０５へ流れる電流はＧＮＤへ流れる。一方、ＰＭＯＳトランジスタ４０６はＯＦＦであり、そのドレイン端子が“Ｌｏｗ”レベルになるため、ＮＭＯＳトランジスタ４０２からＰＭＯＳトランジスタ４０６へ充電電流が流れるようになる。よってＰＭＯＳトランジスタ４０６がＮＭＯＳトランジスタ４０２に対して容量調整をする機能を果たす。ＮＭＯＳトランジスタ４０２の容量を調整することにより、入力信号Ａに対するキャパシタンス回路４００の応答特性は変更可能となり、応答特性が調整された信号が、出力端子４０４から出力信号Ｂとして出力される。
【００１９】
上記の場合、キャパシタンス回路４００内でキャパシタンスとして機能する素子は、ＮＭＯＳトランジスタ４０２およびＰＭＯＳトランジスタ４０６となる。このため、入力信号Ａに対する応答特性に関わる容量値は、これら２つの素子により形成される合成キャパシタンスの容量値となり、基本回路の容量値Ｃを調整することが可能となる。その結果、入力信号Ａが“Ｌｏｗ”→“Ｈｉ”に変化する際のキャパシタンス回路４００の応答特性が改善可能である。
【００２０】
（入力信号Ａ：“Ｈｉ”→“Ｌｏｗ”、ＣＮＴ信号：“Ｈｉ”の場合）
本動作の前提として、ＮＭＯＳトランジスタ４０２の充電電圧は“Ｈｉ”の状態にあるものとする。入力端子４０３に印加される入力信号Ａが“Ｈｉ”から“Ｌｏｗ”に遷移すると、キャパシタンス回路４００のＮＭＯＳトランジスタ４０２のゲート端子とソース／ドレイン端子間の充電電圧は放電を開始する。ＣＮＴ入力端子４０７に印加されるＣＮＴ信号が“Ｌｏｗ”の場合、ＮＭＯＳトランジスタ４０２が充電状態にあった時、容量調整の機能を果たしていたＰＭＯＳトランジスタ４０６に充電されていた電荷が放電される。
【００２１】
上記のように、ＣＮＴ信号が“Ｈｉ”の場合、キャパシタンス回路４００内でキャパシタンスとして機能する素子はＮＭＯＳトランジスタ４０２およびＰＭＯＳトランジスタ４０６であり、これら２つの素子によって、キャパシタンス回路４００の容量値Ｃが調整される。この結果、ＣＮＴ入力端子４０７に印加されるＣＮＴ信号が“Ｈｉ”の場合、入力端子４０７に印加される入力信号Ａが“Ｌｏｗ”→“Ｈｉ”に遷移した際のキャパシタンス回路４００の応答特性と、“Ｈｉ”→“Ｌｏｗ”に遷移した際の応答特性とが改善可能となる。即ち、入力端子４０３に印加される入力信号Ａが“Ｌｏｗ”→“Ｈｉ”に遷移した際の、出力端子４０４から出力される入力信号Ａに対する出力信号Ｂの応答特性と、入力信号ＡがＨｉ”→“Ｌｏｗ”に遷移した際の、入力信号Ａに対する出力信号Ｂの応答特性とが改善可能である。
【００２２】
このように、本実施形態１では、少ない素子数で、キャパシタンス回路に容量調整機能を持たせることが可能である。素子数が少ないため、コストを低く抑えることが可能となる。
【００２３】
（実施形態２）
図５は、本発明の実施形態２に係るキャパシタンス回路の回路構成を示す図である。図５において、キャパシタンス回路５００は、入力端子５０３と、出力端子５０４と、入力端子５０３に印加された入力信号Ａを伝送する信号ライン５０１と、信号ライン５０１にゲート端子を接続したＮＭＯＳトランジスタ５０２と、ＣＮＴＮ入力端子（第１の容量調整端子）５０７と、ＣＮＴＮ入力端子５０７に印加されるＣＮＴＮ信号（第１の容量調整信号）を伝送するＣＮＴＮ信号ライン５０８と、ＮＭＯＳトランジスタ５０２のソース端子にドレイン端子を接続し、ソース端子をＧＮＤに接続し、ゲート端子をＣＮＴＮ信号ライン５０８に接続したＮＭＯＳトランジスタ（第１のスイッチングトランジスタ）５０５と、ＣＮＴＰ入力端子（第２の容量調整端子）５０９と、ＣＮＴＰ入力端子５０９に印加されるＣＮＴＰ信号（第２の容量調整信号）を伝送するＣＮＴＰ信号ライン５１０と、ＮＭＯＳトランジスタ５０２のドレイン端子にドレイン端子を接続し、ソース端子をＶＤＤに接続し、ゲート端子をＣＮＴＰ信号ライン５１０に接続したＰＭＯＳトランジスタ（第２のスイッチングトランジスタ）５０６とを有する。ＮＭＯＳトランジスタ５０５、ＰＭＯＳトランジスタ５０６、ＣＮＴＮ入力端子５０７およびＣＮＴＰ入力端子５０９は容量調整回路５１１を構成する。
【００２４】
（入力信号Ａ：“Ｌｏｗ”→“Ｈｉ”、ＣＮＴＮ信号：“Ｌｏｗ”、ＣＮＴＰ信号：“Ｌｏｗ”の場合）
入力端子５０３に印加される入力信号Ａが“Ｌｏｗ”から“Ｈｉ”に遷移すると、キャパシタンス回路５００のＮＭＯＳトランジスタ５０２のゲート端子とソース／ドレイン端子間は充電を開始する。ここで、ＣＮＴＮ入力端子５０７に印加されるＣＮＴＮ信号が“Ｌｏｗ”であり且つＣＮＴＰ入力端子５０９に印加されるＣＮＴＰ信号が“Ｌｏｗ”である場合、容量調整回路５１１のＮＭＯＳトランジスタ５０５はＯＦＦし、ＰＭＯＳトランジスタ５０６はＯＮする。ＰＭＯＳトランジスタ５０６のソース端子はＶＤＤに接続しており、そのドレイン端子が“Ｈｉ”レベルになるため、ＮＭＯＳトランジスタ５０２からＰＭＯＳトランジスタ５０６へ充電電流は流れない。一方、ＮＭＯＳトランジスタ５０５はＯＦＦであり、そのドレイン端子が“Ｌｏｗ”レベルになるため、ＮＭＯＳトランジスタ５０２からＮＭＯＳトランジスタ５０５へ充電電流が流れるようになる。よってＮＭＯＳトランジスタ５０５がＮＭＯＳトランジスタ５０２に対して容量調整する機能を果たす。ＮＭＯＳトランジスタ５０２の容量を調整することにより、入力信号Ａに対するキャパシタンス回路５００の応答特性は変更可能となり、応答特性が調整された信号が、出力端子５０４から出力信号Ｂとして出力される。
【００２５】
上記の場合、キャパシタンス回路５００内でキャパシタンスとして機
能する素子は、ＮＭＯＳトランジスタ５０２，５０５となる。このため、入力信号Ａに対する応答特性に関わる容量値は、これら２つの素子より形成される合成キャパシタンスの容量値となり、基本回路の容量値Ｃを調整することが可能となる。その結果、入力信号Ａが“Ｌｏｗ”→“Ｈｉ”に遷移する際のキャパシタンス回路５００の応答特性が改善可能である。
【００２６】
（入力信号Ａ：“Ｈｉ”→“Ｌｏｗ”、ＣＮＴＮ信号：“Ｌｏｗ”、ＣＮＴＰ信号：“Ｌｏｗ”の場合）
本動作の前提として、ＮＭＯＳトランジスタ５０２の充電電圧は“Ｈｉ”状態にあるものとする。入力端子５０３に印加される入力信号Ａが“Ｈｉ”から“Ｌｏｗ”に遷移すると、キャパシタンス回路５００のＮＭＯＳトランジスタ５０２のゲート端子とソース／ドレイン端子間の充電電圧は放電を開始する。この時、ＣＮＴＮ入力端子５０７に印加されるＣＮＴＮ信号が“Ｌｏｗ”であり且つＣＮＴＰ入力端子５０９に印加されるＣＮＴＰ信号が“Ｌｏｗ”の場合、ＮＭＯＳトランジスタ５０２が充電状態にあった時に、容量調整機能を果たしていたＮＭＯＳトランジスタ５０５に充電されていた電荷が放電される。
【００２７】
上記のように、ＣＮＴＮ信号およびＣＮＴＰ信号が“Ｌｏｗ”である場合、キャパシタンス回路５００内でキャパシタンスとして機能する素子はＮＭＯＳトランジスタ５０２，５０５であり、これら２つの素子によってキャパシタンス回路５００の容量値Ｃが調整される。この結果、ＣＮＴＮ信号およびＣＮＴＰ信号が“Ｌｏｗ”である場合、入力端子５０３に印加される入力信号Ａが“Ｌｏｗ”→“Ｈｉ”に遷移した際のキャパシタンス回路５００の応答特性と、入力信号Ａが“Ｈｉ”→“Ｌｏｗ”に遷移した際のキャパシタンス回路５００の応答特性とが改善可能となる。即ち、入力信号Ａが“Ｌｏｗ”→“Ｈｉ”に遷移した際の、入力信号Ａに対する出力信号Ｂの応答特性と、入力信号Ａが“Ｈｉ”→“Ｌｏｗ”に遷移した際の、入力信号Ａに対する出力信号Ｂの応答特性とが改善可能である。
【００２８】
（入力信号Ａ：“Ｌｏｗ”→“Ｈｉ”、ＣＮＴＮ信号：“Ｌｏｗ”、ＣＮＴＰ信号：“Ｈｉ”の場合）
入力端子５０３に印加される入力信号Ａが、“Ｌｏｗ”から“Ｈｉ”に遷移すると、キャパシタンス回路５００のＮＭＯＳトランジスタ５０２のゲート端子とソース／ドレイン端子間は充電を開始する。ここで、ＣＮＴＮ入力端子５０７に印加されるＣＮＴＮ信号が“Ｌｏｗ”であり、且つＣＮＴＰ入力端子５０９に印加されるＣＮＴＰ信号が“Ｈｉ”である場合、容量調整回路５１１のＮＭＯＳトランジスタ５０５はＯＦＦし、ＰＭＯＳトランジスタ５０６もＯＦＦする。ＮＭＯＳトランジスタ５０５およびＰＭＯＳトランジスタ５０６は両方ともＯＦＦであり、これら２つのトランジスタの各ドレイン端子が“Ｌｏｗ”レベルになるため、ＮＭＯＳトランジスタ５０２からＮＭＯＳトランジスタ５０５およびＰＭＯＳトランジスタ５０６へ充電電流が流れるようになる。よって、ＮＭＯＳトランジスタ５０５およびＰＭＯＳトランジスタ５０６がＮＭＯＳトランジスタ５０２に対して容量調整をする機能を果たす。ＮＭＯＳトランジスタ５０２の容量を調整することにより、入力信号Ａに対するキャパシタンス回路５００の応答特性は変更可能となり、応答特性が調整された信号が、出力端子５０４から出力信号Ｂとして出力される。
【００２９】
上記の場合、キャパシタンス回路５００内でキャパシタンスとして機能する素子は、ＮＭＯＳトランジスタ５０２，５０５およびＰＭＯＳトランジスタ５０６となる。このため、入力信号Ａに対する応答特性に関わる容量値は、これら３つの素子により形成される合成キャパシタンスの容量値となり、基本回路の容量値Ｃを調整することが可能となる。その結果、入力信号Ａが“Ｌｏｗ”→“Ｈｉ”に遷移する際のキャパシタンス回路５００の応答特性が改善可能である。
【００３０】
（入力信号Ａ：“Ｈｉ”→“Ｌｏｗ”、ＣＮＴＮ信号：“Ｌｏｗ”、ＣＮＴＰ信号：“Ｈｉ”の場合）
本動作の前提として、ＮＭＯＳトランジスタ５０２の充電電圧は“Ｈｉ”状態にあるものとする。入力端子５０３に印加される入力信号Ａが“Ｈｉ”から“Ｌｏｗ”に遷移すると、キャパシタンス回路５００のＮＭＯＳトランジスタ５０２のゲート端子とソース／ドレイン端子間の充電電圧は放電を開始する。この時、ＣＮＴＮ入力端子５０７に印加されるＣＮＴＮ信号が“Ｌｏｗ”であり且つＣＮＴＰ入力端子５０９に印加されるＣＮＴＰ信号が“Ｈｉ”である場合、ＮＭＯＳトランジスタ５０２が充電状態にあった時に、容量調整の機能を果たしていたＮＭＯＳトランジスタ５０５およびＰＭＯＳトランジスタ５０６に充電されていた電荷が放電される。
【００３１】
上記のように、ＣＮＴＮ信号が“Ｌｏｗ”であり且つＣＮＴＰ信号が“Ｈｉ”である場合、キャパシタンス回路５００内でキャパシタンスとして機能する素子は、ＮＭＯＳトランジスタ５０２，５０５およびＰＭＯＳトランジスタ５０６である。これら３つの素子によって、キャパシタンス回路５００の容量値Ｃが調整される。この結果、ＣＮＴＮ入力端子５０７に印加されるＣＮＴＮ信号が“Ｌｏｗ”であり、ＣＮＴＰ入力端子５０９に印加されるＣＮＴＰ信号が“Ｈｉ”である場合、入力端子５０３に印加される入力信号Ａが“Ｌｏｗ”→“Ｈｉ”に遷移した際のキャパシタンス回路５００の応答特性と、“Ｈｉ”→“Ｌｏｗ”に遷移した際のキャパシタンス回路５００の応答特性とが改善可能となる。即ち、入力信号Ａが“Ｌｏｗ”→“Ｈｉ”に遷移した際の、入力信号Ａに対する出力信号Ｂの応答特性と、入力信号Ａが“Ｈｉ”→“Ｌｏｗ”に遷移した際の、入力信号Ａに対する出力信号Ｂの応答特性とが改善可能である。
【００３２】
（入力信号Ａ：“Ｌｏｗ”→“Ｈｉ”、ＣＮＴＮ信号：“Ｈｉ”、ＣＮＴＰ信号：“Ｈｉ”の場合）
入力端子５０３に印加される入力信号Ａが“Ｌｏｗ”→“Ｈｉ”に遷移すると、キャパシタンス回路５００のＮＭＯＳトランジスタ５０２のゲート端子とソース／ドレイン端子間は充電を開始する。ここで、ＣＮＴＮ入力端子５０７に印加されるＣＮＴＮ信号が“Ｈｉ”であり且つＣＮＴＰ入力端子５０９に印加されるＣＮＴＰ信号が“Ｈｉ”である場合、容量調整回路５１１のＮＭＯＳトランジスタ５０５はＯＮし、ＰＭＯＳトランジスタ５０６はＯＦＦする。ＮＭＯＳトランジスタ５０５のソース端子はＧＮＤに接続しているため、ＮＭＯＳトランジスタ５０２からＮＭＯＳトランジスタ５０５へ流れる充電電流はＧＮＤへ流れる。一方、ＰＭＯＳトランジスタ５０６はＯＦＦであり、そのドレイン端子が“Ｌｏｗ”レベルになるため、ＮＭＯＳトランジスタ５０２からＰＭＯＳトランジスタ５０６へ充電電流が流れるようになる。よって、ＰＭＯＳトランジスタ５０６がＮＭＯＳトランジスタ５０２に対して容量調整をする機能を果たす。ＮＭＯＳトランジスタ５０２の容量を調整することにより、入力信号Ａに対するキャパシタンス回路５００の応答特性は変更可能となり、応答特性が調整された信号が、出力端子５０４から出力信号Ｂとして出力される。
【００３３】
上記の場合、キャパシタンス回路５００内でキャパシタンスとして機能する素子は、ＮＭＯＳトランジスタ５０２およびＰＭＯＳトランジスタ５０６である。このため、入力信号Ａに対する応答特性に関わる容量値は、これら２つの素子により形成される合成キャパシタンスの容量値となり、基本回路の容量値Ｃを調整することが可能となる。その結果、入力信号Ａが“Ｌｏｗ”→“Ｈｉ”に変化する際のキャパシタンス回路５００の応答特性を改善可能である。
【００３４】
（入力信号Ａ：“Ｈｉ”→“Ｌｏｗ”、ＣＮＴＮ信号：“Ｈｉ”、ＣＮＴＰ信号：“Ｈｉ”の場合）
本動作の前提として、ＮＭＯＳトランジスタ５０２の充電電圧は“Ｈｉ”状態であるものとする。入力端子５０３に印加される入力信号Ａが“Ｈｉ”→“Ｌｏｗ”に遷移すると、キャパシタンス回路５００のＮＭＯＳトランジスタ４０２のゲート端子とソース／ドレイン端子間の充電電圧は放電を開始する。ＣＮＴＮ入力端子５０７に印加されるＣＮＴＮ信号が“Ｈｉ”であり、ＣＮＴＰ入力端子５０９に印加されるＣＮＴＰ信号が“Ｈｉ”である場合、入力端子５０３に印加される入力信号Ａが“Ｈｉ”である時に、容量調整の機能を果たしていたＰＭＯＳトランジスタ５０６に充電されていた電荷が放電される。
【００３５】
上記のように、ＣＮＴＮ信号が“Ｈｉ”であり、ＣＮＴＰ信号が“Ｈｉ”である場合、キャパシタンス回路５００内でキャパシタンスとして機能する素子は、ＮＭＯＳトランジスタ５０２およびＰＭＯＳトランジスタ５０６であり、これら２つの素子によってキャパシタンス回路５００の容量値Ｃが調整される。この結果、ＣＮＴＮ入力端子５０７に印加されるＣＮＴＮ信号が“Ｈｉ”であり、ＣＮＴＰ入力端子５０９に印加されるＣＮＴＰ信号が“Ｈｉ”である場合、入力端子５０３に印加される入力信号Ａが“Ｌｏｗ”→“Ｈｉ”に遷移した際のキャパシタンス回路５００の応答特性と、“Ｈｉ”→“Ｌｏｗ”に遷移した際のキャパシタンス回路５００の応答特性とが改善可能となる。即ち、入力信号Ａが“Ｌｏｗ”→“Ｈｉ”に遷移した際の、入力信号Ａの基づく出力信号Ｂの応答特性と、入力信号Ａが“Ｈｉ”→“Ｌｏｗ”に遷移した際の、入力信号Ａに基づく出力信号Ｂの応答特性とが改善可能である。
【００３６】
このように、本実施形態２では、少ない素子数で、キャパシタンス回路に容量調整機能を持たせることが可能である。さらに、ＮＭＯＳトランジスタ５０５およびＰＭＯＳトランジスタ５０６の各ゲート端子にそれぞれ別の容量調整信号を入力にすることによって、容量調整機能のパターンが増え、容量調整範囲が広がるため、上記実施形態１よりもキャパシタンス回路の利便性が増す。
【００３７】
（実施形態３）
図６は、本発明の実施形態３に係るキャパシタンス回路の回路構成を示す図である。図６において、キャパシタンス回路６００は、入力端子６０３と、出力端子６０４と、入力端子６０３に印加される入力信号Ａを伝送する信号ライン６０１と、信号ライン６０１にゲート端子を接続したＮＭＯＳトランジスタ６０２と、ＣＮＴ入力端子（容量調整端子）６０９と、ＣＮＴ入力端子６０９に印加されるＣＮＴ信号（容量調整信号）を伝送するＣＮＴ信号ライン６１０と、ＮＭＯＳトランジスタ６０２のソース端子にドレイン端子を接続し、ソース端子をＧＮＤに接続し、ゲート端子をＣＮＴ信号ライン６１０に接続したＮＭＯＳトランジスタ６０５（第１のスイッチングトランジスタ）と、ＮＭＯＳトランジスタ６０２のソース端子にドレイン端子を接続し、ソース端子をＶＤＤに接続し、ゲート端子をＣＮＴ信号ライン６１０に接続したＰＭＯＳトランジスタ（第２のスイッチングトランジスタ）６０６と、ＮＭＯＳトランジスタ６０２のドレイン端子にドレイン端子を接続し、ソース端子をＶＤＤに接続し、ゲート端子をＣＮＴ信号ライン６１０に接続したＰＭＯＳトランジスタ（第３のスイッチングトランジスタ）６０７と、ＮＭＯＳトランジスタ６０２のドレイン端子にドレイン端子を接続し、ソース端子にＧＮＤを接続し、ゲート端子をＣＮＴ信号ライン６１０に接続したＮＭＯＳトランジスタ（第４のスイッチングトランジスタ）６０８と、を有する。ＮＭＯＳトランジスタ６０５、ＰＭＯＳトランジスタ６０６、ＮＭＯＳトランジスタ６０７、ＰＭＯＳトランジスタ６０８およびＣＮＴ入力端子６０９は容量調整回路６１１を構成する。
【００３８】
（入力信号Ａ：“Ｌｏｗ”→“Ｈｉ”、ＣＮＴ信号：“Ｌｏｗ”の場合）
入力端子６０３に印加される入力信号Ａが“Ｌｏｗ”→“Ｈｉ”に遷移すると、キャパシタンス回路６００のＮＭＯＳトランジスタ６０２のゲート端子とソース／ドレイン端子間は充電を開始する。ここで、ＣＮＴ入力端子６０９に印加されるＣＮＴ信号が“Ｌｏｗ”である場合、容量調整回路６１１のＮＭＯＳトランジスタ６０５，６０８はＯＦＦし、ＰＭＯＳトランジスタ６０６，６０７はＯＮする。ＰＭＯＳトランジスタ６０６，６０７の各ソース端子はＶＤＤに接続しており、各ドレイン端子が“Ｈｉ”レベルになるため、ＮＭＯＳトランジスタ６０２からＰＭＯＳトランジスタ６０６および６０７へ充電電流は流れない。一方、ＮＭＯＳトランジスタ６０５，６０８はＯＦＦであり、ＮＭＯＳトランジスタ６０５，６０８の各ドレイン端子は、“Ｌｏｗ”レベルになるため、ＮＭＯＳトランジスタ６０２からＮＭＯＳトランジスタ６０５およびＮＭＯＳトランジスタ６０８へ充電電流が流れるようになる。よって、ＮＭＯＳトランジスタ６０５，６０８がＮＭＯＳトランジスタ６０２に対して容量調整をする機能を果たす。ＮＭＯＳトランジスタ６０２の容量を調整することにより、入力信号Ａに対するキャパシタンス回路６００の応答特性が変更可能となり、応答特性が調整された信号が、出力端子６０４から出力信号Ｂとして出力される。
【００３９】
上記の場合、キャパシタンス回路６００内でキャパシタンスとして機能する素子は、ＮＭＯＳトランジスタ６０２，６０５，６０８となる。このため、入力信号Ａに対する応答特性に関わる容量値は、これら３つの素子より形成される合成キャパシタンスの容量値となり、基本回路の容量値Ｃを調整することが可能となる。その結果、入力信号Ａが“Ｌｏｗ”→“Ｈｉ”に遷移する際のキャパシタンス回路６００の応答特性が改善可能である。
【００４０】
（入力信号Ａ：“Ｈｉ”→“Ｌｏｗ”、ＣＮＴ信号：“Ｌｏｗ”の場合）
本動作の前提として、ＮＭＯＳトランジスタ６０２の充電電圧は“Ｈｉ”の状態にあるものとする。入力端子６０３に印加される入力信号Ａが“Ｈｉ”→“Ｌｏｗ”に遷移すると、キャパシタンス回路６００のＮＭＯＳトランジスタ６０２のゲート端子とソース／ドレイン端子間の充電電圧は放電を開始する。この時、ＣＮＴ入力端子６０９に印加されるＣＮＴ信号が“Ｌｏｗ”の場合、ＮＭＯＳトランジスタ６０２が充電状態にあった時、容量調整機能を果たしていたＮＭＯＳトランジスタ６０５，６０８に充電されていた電荷が放電される。
【００４１】
上記のように、ＣＮＴ信号が“Ｌｏｗ”である場合、キャパシタンス回路６００内でキャパシタンスとして機能する素子は、ＮＭＯＳトランジスタ６０２，６０５，６０８である。これら３つの素子によってキャパシタンス回路６００の容量値Ｃが調整される。この結果、ＣＮＴ入力端子６０９に印加されるＣＮＴ信号が“Ｌｏｗ”である場合、入力端子６０３に印加される入力信号Ａが“Ｌｏｗ”→“Ｈｉ”に遷移した際の、キャパシタンス回路６００の応答特性と、入力信号Ａが“Ｈｉ”→“Ｌｏｗ”に遷移した際の、キャパシタンス回路６００の応答特性とが改善可能となる。即ち、入力信号Ａが“Ｌｏｗ”→“Ｈｉ”に遷移した際の、入力信号Ａに基づく出力信号Ｂの応答特性と、入力信号Ａが“Ｈｉ”→“Ｌｏｗ”に遷移した際の、入力信号Ａに基づく出力信号Ｂの応答特性とが改善可能である。
【００４２】
（入力信号Ａ：“Ｌｏｗ”→“Ｈｉ”、ＣＮＴ信号：“Ｈｉ”の場合）
入力端子６０３に印加される入力信号Ａが“Ｌｏｗ”→“Ｈｉ”に遷移すると、キャパシタンス回路６００のＮＭＯＳトランジスタ６０２のゲート端子とソース／ドレイン端子間は充電を開始する。ここで、ＣＮＴ入力端子６０９に印加されるＣＮＴ信号が“Ｈｉ”の場合、容量調整回路６１１のＮＭＯＳトランジスタ６０５，６０８はＯＮし、ＰＭＯＳトランジスタ６０６，６０７はＯＦＦする。ＮＭＯＳトランジスタ６０５，６０８の各ソース端子は、ＧＮＤに接続しているため、ＮＭＯＳトランジスタ６０２からＮＭＯＳトランジスタ６０５およびＮＭＯＳトランジスタ６０８へ流れる充電電流はＧＮＤへ流れる。一方、ＰＭＯＳトランジスタ６０６，６０７はＯＦＦであり、ＰＭＯＳトランジスタ６０６，６０７の各ドレイン端子は“Ｌｏｗ”レベルになるため、ＮＭＯＳトランジスタ６０２からＰＭＯＳトランジスタ６０６およびＰＭＯＳトランジスタ６０７へ充電電流が流れるようになる。よってＰＭＯＳトランジスタ６０６，６０７がＮＭＯＳトランジスタ６０２に対して容量調整をする機能を果たす。ＮＭＯＳトランジスタ６０２の容量を調整することにより、入力信号Ａに対するキャパシタンス回路６００の応答特性が変更可能となり、応答特性が調整された信号が、出力端子６０４から出力信号Ｂとして出力される。
【００４３】
上記の場合、キャパシタンス回路６００内でキャパシタンスとして機能する素子は、ＮＭＯＳトランジスタ６０２およびＰＭＯＳトランジスタ６０６，６０７となる。このため、入力信号Ａに対する応答特性に関わる容量値は、これら３つの素子により形成される合成キャパシタンスの容量値となり、基本回路の容量値Ｃを調整することが可能である。その結果、入力信号Ａが“Ｌｏｗ”→“Ｈｉ”に変化する際のキャパシタンス回路６００の応答特性が改善可能である。
【００４４】
（入力信号Ａ：“Ｈｉ”→“Ｌｏｗ”、ＣＮＴ信号：“Ｈｉ”の場合）
本動作の前提として、ＮＭＯＳトランジスタ６０２の充電電圧が“Ｈｉ”状態にあるものとする。入力端子６０３に印加される入力信号Ａが“Ｈｉ”→“Ｌｏｗ”に遷移すると、キャパシタンス回路６００のＮＭＯＳトランジスタ４０２のゲート端子とソース／ドレイン端子間の充電電圧は放電を開始する。この時、ＣＮＴ入力端子６０９に印加されるＣＮＴ信号“Ｈｉ”の場合、ＮＭＯＳトランジスタ６０２が充電状態にあった時、容量調整の機能を果たしていたＰＭＯＳトランジスタ６０６，６０７に充電されていた電荷が放電される。
【００４５】
上記のように、ＣＮＴ信号が“Ｈｉ”の場合、キャパシタンスとして機能する素子は、ＮＭＯＳトランジスタ６０２およびＰＭＯＳトランジスタ６０６，６０７である。これら３つの素子によって、キャパシタンス回路６００の容量値Ｃが調整される。この結果、ＣＮＴ入力端子６０９に印加されるＣＮＴ信号が“Ｈｉ”の場合、入力端子６０３に印加される入力信号Ａが“Ｌｏｗ”→“Ｈｉ”に遷移した際の、キャパシタンス回路６００の応答特性と、入力信号Ａが“Ｈｉ”→“Ｌｏｗ”に遷移した際の、キャパシタンス回路６００の応答特性とが改善可能となる。即ち、入力信号Ａが“Ｌｏｗ”→“Ｈｉ”に遷移した際の、入力信号Ａに対応する出力信号Ｂの応答特性と、入力信号Ａが“Ｈｉ”→“Ｌｏｗ”に遷移した際の、入力信号Ａに対応する出力信号Ｂの応答特性とが改善可能である。
【００４６】
このように、本実施形態３では、キャパシタンス回路に容量調整機能を持たせることが可能となる。本実施形態３では、容量調整機能を果たす素子数が多いため、上記実施形態１および実施形態２よりも、容量調整範囲を拡大することが可能となる。
【００４７】
（実施形態４）
図７は、本発明の実施形態４に係るキャパシタンス回路の回路構成を示す図である。図７において、キャパシタンス回路７００は、入力端子７０３と、出力端子７０４と、入力端子７０３に印加される入力信号Ａを伝送する信号ライン７０１と、ＮＭＯＳトランジスタ７０２と、ＣＮＴＮ入力端子（第１の容量調整端子）７０９と、ＣＮＴＮ入力端子７０９に印加されるＣＮＴＮ信号（第１の容量調整信号）を伝送するＣＮＴＮ信号ライン７１０と、ＮＭＯＳトランジスタ７０２のソース端子にドレイン端子を接続し、ソース端子にＧＮＤを接続し、ゲート端子をＣＮＴＮ信号ライン７１０に接続したＮＭＯＳトランジスタ（第１のスイッチングトランジスタ）７０５と、ＮＭＯＳトランジスタ７０２のソース端子にドレイン端子を接続し、ソース端子をＶＤＤに接続し、ゲート端子をＣＮＴＮ信号ライン７１０に接続したＰＭＯＳトランジスタ（第２のスイッチングトランジスタ）７０６と、ＣＮＴＰ入力端子（第２の容量調整端子）７１１と、ＣＮＴＰ入力端子（第２の容量調整信号）７１１に印加されるＣＮＴＰ信号を伝送するＣＮＴＰ信号ライン７１２と、ＮＭＯＳトランジスタ７０２のドレイン端子にドレイン端子を接続し、ソース端子にＶＤＤを接続し、ゲート端子にＣＮＴＰ信号ライン７１２を接続したＰＭＯＳトランジスタ（第３のスイッチングトランジスタ）７０７と、ＮＭＯＳトランジスタ７０２のドレイン端子にドレイン端子を接続し、ソース端子をＧＮＤに接続し、ゲート端子にＣＮＴＰ信号ライン７１２を接続したＮＭＯＳトランジスタ（第４のスイッチングトランジスタ）７０８と、を有する。ＮＭＯＳトランジスタ７０５、ＰＭＯＳトランジスタ７０６、ＮＭＯＳトランジスタ７０７、ＰＭＯＳトランジスタ７０８、ＣＮＴＮ入力端子７０９およびＣＮＴＰ入力端子７１１は容量調整回路７１３を構成する。
【００４８】
（入力信号Ａ：“Ｌｏｗ”→“Ｈｉ”、ＣＮＴＮ信号：“Ｌｏｗ”、ＣＮＴＰ信号：“Ｌｏｗ”の場合）
入力端子７０３に印加される入力信号Ａが“Ｌｏｗ”→“Ｈｉ”に遷移すると、キャパシタンス回路７００のＮＭＯＳトランジスタ７０２のゲート端子とソース／ドレイン端子間は充電を開始する。ここで、ＣＮＴＮ入力端子７０９に印加されるＣＮＴＮ信号が“Ｌｏｗ”であり、ＣＮＴＰ入力端子７１１に印加されるＣＮＴＰ信号が“Ｌｏｗ”である場合、容量調整回路７１３のＮＭＯＳトランジスタ７０５，７０８はＯＦＦし、ＰＭＯＳトランジスタ７０６，７０７はＯＮする。ＮＭＯＳトランジスタ７０５，７０８はＯＦＦであり、それぞれのドレイン端子が“Ｌｏｗ”レベルになるため、ＮＭＯＳトランジスタ７０２からＮＭＯＳトランジスタ７０５およびＮＭＯＳトランジスタ７０８へ充電電流が流れる。ＰＭＯＳトランジスタ７０６，７０７はＯＮであり、それぞれのドレイン端子が“Ｈｉ”レベルになるため、ＮＭＯＳトランジスタ７０２からＰＭＯＳトランジスタ７０６およびＰＭＯＳトランジスタ７０７へ充電電流は流れない。よって、ＮＭＯＳトランジスタ７０５，７０８がＮＭＯＳトランジスタ７０２に対して容量調整をする機能を果たす。ＮＭＯＳトランジスタ７０２の容量を調整することにより、入力信号Ａに対するキャパシタンス回路７００の応答特性が変更可能となり、応答特性が調整された信号が、出力端子７０４から出力信号Ｂとして出力される。
【００４９】
上記の場合、キャパシタンス回路７００内でキャパシタンスとして機能する素子は、ＮＭＯＳトランジスタ７０２，７０５，７０８となる。このため、入力信号Ａに対する応答特性に関わる容量値は、これら３つの素子により形成される合成キャパシタンスの容量値となり、基本回路の容量値Ｃを調整することが可能となる。その結果、入力信号Ａが“Ｌｏｗ”→“Ｈｉ”に遷移する際の、キャパシタンス回路７００の応答特性が改善可能となる。
【００５０】
（入力信号Ａ：“Ｈｉ”→“Ｌｏｗ”、ＣＮＴＮ信号：“Ｌｏｗ”、ＣＮＴＰ信号：“Ｌｏｗ”の場合）
本動作の前提として、ＮＭＯＳトランジスタ７０２の充電電圧は“Ｈｉ”状態にあるものとする。入力端子７０３に印加される入力信号Ａが“Ｈｉ”→“Ｌｏｗ”に遷移すると、キャパシタンス回路７００のＮＭＯＳトランジスタ７０２のゲート端子とソース／ドレイン端子間の充電電圧は放電を開始する。ＣＮＴＮ入力端子７０９に印加されるＣＮＴＮ信号が“Ｌｏｗ”であり、ＣＮＴＰ入力端子７１１に印加されるＣＮＴＰ信号が“Ｌｏｗ”である場合、入力端子７０３に印加される入力信号Ａが“Ｈｉ”であったときに、容量調整機能を果たしていたＮＭＯＳトランジスタ７０５，７０８に充電されていた電荷が放電される。
【００５１】
上記のように、ＣＮＴＮ信号が“Ｌｏｗ”であり、ＣＮＴＰ信号が“Ｌｏｗ”である場合、キャパシタンス回路７００内でキャパシタンスとして機能する素子は、ＮＭＯＳトランジスタ７０２，７０５，７０８である。これら３つの素子によって、キャパシタンス回路７００の容量値Ｃが調整される。この結果、ＣＮＴＮ入力端子７０９に印加されるＣＮＴＮ信号が“Ｌｏｗ”であり、ＣＮＴＰ入力端子７１１に印加されるＣＮＴＰ信号が“Ｌｏｗ”である場合、入力端子７０３に印加される入力信号Ａが“Ｌｏｗ”→“Ｈｉ”に遷移した際の、キャパシタンス回路７００の応答特性と、入力信号Ａが“Ｈｉ”→“Ｌｏｗ”に遷移した際のキャパシタンス回路７００の応答特性とが改善可能となる。即ち、入力信号Ａが“Ｌｏｗ”→“Ｈｉ”に遷移した際の、入力信号Ａに基づく出力信号Ｂの応答特性と、入力信号Ａが“Ｈｉ”→“Ｌｏｗ”に遷移した際の、入力信号Ａに基づく出力信号Ｂの応答特性とが改善可能である。
【００５２】
（入力信号Ａ：“Ｌｏｗ”→“Ｈｉ”、ＣＮＴＮ信号：“Ｌｏｗ”、ＣＮＴＰ信号：“Ｈｉ”の場合）
入力端子７０３に印加される入力信号Ａが“Ｌｏｗ”→“Ｈｉ”に遷移すると、キャパシタンス回路７００のＮＭＯＳトランジスタ７０２のゲート端子とソース／ドレイン端子間は充電を開始する。ここで、ＣＮＴＮ入力端子７０９に印加されるＣＮＴＮ信号が“Ｌｏｗ”であり、ＣＮＴＰ入力端子７１１に印加されるＣＮＴＰ信号が“Ｈｉ”である場合、容量調整回路７１３のＮＭＯＳトランジスタ７０５はＯＦＦし、ＰＭＯＳトランジスタ７０６はＯＮし、ＰＭＯＳトランジスタ７０７はＯＦＦし、ＮＭＯＳトランジスタ７０８はＯＮする。ＮＭＯＳトランジスタ７０５はＯＦＦであり、そのドレイン端子が“Ｌｏｗ”レベルになるため、ＮＭＯＳトランジスタ７０２からＮＭＯＳトランジスタ７０５へ充電電流が流れる。ＰＭＯＳトランジスタ７０６はＯＮであり、そのドレイン端子が“Ｈｉ”レベルになるため、ＮＭＯＳトランジスタ７０２からＰＭＯＳトランジスタ７０６へ充電電流は流れない。ＰＭＯＳトランジスタ７０７はＯＦＦであり、そのドレイン端子が“Ｌｏｗ”レベルになるため、ＮＭＯＳトランジスタ７０２からＰＭＯＳトランジスタ７０７へ充電電流が流れる。ＮＭＯＳトランジスタ７０８はＯＮであり、そのソース端子はＧＮＤへ接続しているため、ＮＭＯＳトランジスタ７０２からＮＭＯＳトランジスタ７０８へ流れる充電電流はＧＮＤへ流れる。よって、ＮＭＯＳトランジスタ７０５およびＰＭＯＳトランジスタ７０７がＮＭＯＳトランジスタ７０２に対して容量調整をする機能を果たす。ＮＭＯＳトランジスタ７０２の容量を調整することにより、入力信号Ａに対するキャパシタンス回路７００の応答特性が変更可能となり、応答特性が調整された信号が、出力端子７０４から出力信号Ｂとして出力される。
【００５３】
上記の場合、キャパシタンス回路７００内でキャパシタンスとして機能する素子は、ＮＭＯＳトランジスタ７０２，７０５およびＰＭＯＳトランジスタ７０７となる。このため、入力信号Ａに対する応答特性に関わる容量値は、これら３つの素子により形成される合成キャパシタンスの容量値となり、基本回路の容量値Ｃを調整することが可能となる。その結果、入力信号Ａが“Ｌｏｗ”→“Ｈｉ”に遷移する際の、キャパシタンス回路７００の応答特性が改善可能である。
【００５４】
（入力信号Ａ：“Ｈｉ”→“Ｌｏｗ”、ＣＮＴＮ信号：“Ｌｏｗ”、ＣＮＴＰ信号：“Ｈｉ”の場合）
本動作の前提として、ＮＭＯＳトランジスタ７０２の充電電圧は“Ｈｉ”状態にあるものとする。入力端子７０３に印加される入力信号Ａが“Ｈｉ”→“Ｌｏｗ”に遷移すると、キャパシタンス回路７００のＮＭＯＳトランジスタ７０２のゲート端子とソース／ドレイン端子間の充電電圧は放電を開始する。ＣＮＴＮ入力端子７０９に印加されるＣＮＴＮ信号が“Ｌｏｗ”であり、ＣＮＴＰ入力端子７１１に印加されるＣＮＴＰ信号が“Ｈｉ”である場合、入力端子７０３に印加される入力信号Ａが“Ｈｉ”であるときに、容量調整機能を果たしていたＮＭＯＳトランジスタ７０５およびＰＭＯＳトランジスタ７０７に充電されていた電荷が放電される。
【００５５】
上記のように、ＣＮＴＮ信号が“Ｌｏｗ”であり、ＣＮＴＰ信号が“Ｈｉ”である場合、キャパシタンス回路７００内でキャパシタンスとして機能する素子は、ＮＭＯＳトランジスタ７０２，７０５およびＰＭＯＳトランジスタ７０７である。これら３つの素子によって、キャパシタンス回路７００の容量値Ｃが調整される。この結果、ＣＮＴＮ信号が“Ｌｏｗ”であり、ＣＮＴＰ信号が“Ｈｉ”である場合、入力端子７０３に印加される入力信号Ａが“Ｌｏｗ”→“Ｈｉ”に遷移した際の、キャパシタンス回路７００の応答特性と、入力信号Ａが“Ｈｉ”→“Ｌｏｗ”に遷移した際の、キャパシタンス回路の応答特性とが改善可能となる。即ち、入力信号Ａが“Ｌｏｗ”→“Ｈｉ”に遷移した際の、入力信号Ａに基づく出力信号Ｂの応答特性と、入力信号Ａが“Ｈｉ”→“Ｌｏｗ”に遷移した際の、入力信号Ａに基づく出力信号Ｂの応答特性とが改善可能となる。
【００５６】
（入力信号Ａ：“Ｌｏｗ”→“Ｈｉ”、ＣＮＴＮ信号：“Ｈｉ”、ＣＮＴＰ信号“Ｌｏｗ”の場合）
入力端子７０３に印加される入力信号Ａが“Ｌｏｗ”→“Ｈｉ”に遷移すると、キャパシタンス回路７００のＮＭＯＳトランジスタ７０２のゲート端子とソース／ドレイン端子間は充電を開始する。ここで、ＣＮＴＮ入力信号が“Ｈｉ”であり、ＣＮＴＰ入力信号が“Ｌｏｗ”である場合、容量調整回路７１３のＮＭＯＳトランジスタ７０５はＯＮし、ＰＭＯＳトランジスタ７０６はＯＦＦし、ＰＭＯＳトランジスタ７０７はＯＮし、ＮＭＯＳトランジスタ７０８はＯＦＦする。ＮＭＯＳトランジスタ７０５はＯＮであり、そのソース端子はＧＮＤに接続されているため、ＮＭＯＳトランジスタ７０２からＮＭＯＳトランジスタ７０５へ流れる充電電流はＧＮＤへ流れる。ＰＭＯＳトランジスタ７０６はＯＦＦであり、そのドレイン端子が“Ｌｏｗ”レベルになるため、ＮＭＯＳトランジスタ７０２からＰＭＯＳトランジスタ７０６へ充電電流が流れる。ＰＭＯＳトランジスタ７０７はＯＮであり、そのドレイン端子は“Ｈｉ”レベルになるため、ＮＭＯＳトランジスタ７０２からＰＭＯＳトランジスタ７０７へ充電電流は流れない。ＮＭＯＳトランジスタ７０８はＯＦＦであり、そのドレイン端子は“Ｌｏｗ”レベルになるため、ＮＭＯＳトランジスタ７０２からＮＭＯＳトランジスタ７０８へ充電電流が流れる。よって、ＰＭＯＳトランジスタ７０６およびＮＭＯＳトランジスタ７０８がＮＭＯＳトランジスタ７０２に対して容量調整をする機能を果たす。ＮＭＯＳトランジスタ７０２の容量を調整することにより、入力信号Ａに対するキャパシタンス回路７００の応答特性が変更可能となり、応答特性が調整された信号が、出力端子４０４から出力信号Ｂとして出力される。
【００５７】
上記の場合、キャパシタンス回路７００内でキャパシタンスとして機能する素子は、ＮＭＯＳトランジスタ７０２，７０８およびＰＭＯＳトランジスタ７０６となる。このため、入力信号Ａに対する応答特性に関わる容量値は、これら３つの素子により形成される合成キャパシタンスの容量値となり、基本回路の容量値Ｃを調整することが可能となる。その結果、入力信号Ａが“Ｌｏｗ”→“Ｈｉ”に遷移する際の、キャパシタンス回路７００の応答特性が改善可能である。
【００５８】
（入力信号Ａ：“Ｈｉ”→“Ｌｏｗ”、ＣＮＴＮ信号：“Ｈｉ”、ＣＮＴＰ信号：“Ｌｏｗ”の場合）
本動作の前提として、ＮＭＯＳトランジスタ７０２の充電電圧は“Ｈｉ”の状態にあるものとする。入力端子７０３に印加される入力信号Ａが“Ｈｉ”→“Ｌｏｗ”に遷移すると、キャパシタンス回路７００のＮＭＯＳトランジスタ７０２のゲート端子とソース／ドレイン端子間の充電電圧は放電を開始する。この時、ＣＮＴＮ入力端子７０９に印加されるＣＮＴＮ信号が“Ｈｉ”であり、ＣＮＴＰ入力端子７１１に印加されるＣＮＴＰ信号が“Ｌｏｗ”である場合、入力端子７０３に印加される入力信号Ａが“Ｈｉ”であったときに、容量調整の機能を果たしていたＰＭＯＳトランジスタ７０６およびＮＭＯＳトランジスタ７０８に充電されていた電荷が放電される。
【００５９】
上記のように、ＣＮＴＮ信号が“Ｈｉ”であり、ＣＮＴＰ信号が“Ｌｏｗ”である場合、キャパシタンス回路７００内でキャパシタンスとして機能する素子は、ＮＭＯＳトランジスタ７０２，７０８およびＰＭＯＳトランジスタ７０６であり、これら３つの素子によって、キャパシタンス回路７００の容量値Ｃが調整される。この結果、ＣＮＴＮ入力端子７０９に印加されるＣＮＴＮ信号が“Ｈｉ”であり、ＣＮＴＰ入力端子７１１に印加されるＣＮＴＰ信号が“Ｌｏｗ”である場合、入力端子７０３に印加される入力信号Ａが“Ｌｏｗ”→“Ｈｉ”に遷移した際の、キャパシタンス回路７００の応答特性と、入力信号Ａが“Ｈｉ”→“Ｌｏｗ”に遷移した際の、キャパシタンス回路７００の応答特性とが改善可能となる。即ち、入力信号Ａが“Ｌｏｗ”→“Ｈｉ”に遷移した際の、入力信号Ａに基づく出力信号Ｂの応答特性と、入力信号Ａが“Ｈｉ”→“Ｌｏｗ”に遷移した際の、入力信号Ａに基づく出力信号Ｂの応答特性とが改善可能となる。
【００６０】
（入力信号Ａ：“Ｌｏｗ”→“Ｈｉ”、ＣＮＴＮ信号：“Ｈｉ”、ＣＮＴＰ信号：“Ｈｉ”の場合）
入力端子７０３に印加される入力信号Ａが“Ｌｏｗ”→“Ｈｉ”に遷移にすると、キャパシタンス回路７００のＮＭＯＳトランジスタ７０２のゲート端子とソース／ドレイン端子間は充電を開始する。ここで、ＣＮＴＮ入力端子７０９に印加されるＣＮＴＮ信号が“Ｈｉ”であり、ＣＮＴＰ入力端子７１１に印加されるＣＮＴＰ信号が“Ｈｉ”である場合、容量調整回路のＮＭＯＳトランジスタ７０５，７０８はＯＮし、ＰＭＯＳトランジスタ７０６，７０７はＯＦＦする。ＮＭＯＳトランジスタ７０５，７０８の各ソース端子は、それぞれＧＮＤへ接続しているため、ＮＭＯＳトランジスタ７０２からＮＭＯＳトランジスタ７０５およびＮＭＯＳトランジスタ７０８へ流れる充電電流はＧＮＤへ流れる。一方、ＰＭＯＳトランジスタ７０６，７０７はＯＦＦであり、ＰＭＯＳトランジスタ７０６および７０７の各ドレイン端子はそれぞれ“Ｌｏｗ”レベルになるため、ＮＭＯＳトランジスタ７０２からＰＭＯＳトランジスタ７０６およびＰＭＯＳトランジスタ７０７へ充電電流が流れる。よってＰＭＯＳトランジスタ７０６，７０７がＮＭＯＳトランジスタ７０２に対して容量調整をする機能を果たす。ＮＭＯＳトランジスタ７０２の容量を調整することにより、入力信号Ａに対するキャパシタンス回路７００の応答特性が変更可能となり、応答特性が調整された信号が、出力端子７０４から出力信号Ｂとして出力される。
【００６１】
上記の場合、キャパシタンス回路７００内でキャパシタンスとして機能する素子は、ＮＭＯＳトランジスタ７０２およびＰＭＯＳトランジスタ７０６，７０７となる。このため、入力信号Ａに対する応答特性に関わる容量値は、これら３つの素子により形成される合成キャパシタンスの容量値となり、基本回路の容量値Ｃを調整することが可能となる。その結果、入力信号Ａが“Ｌｏｗ”→“Ｈｉ”に遷移した際の、キャパシタンス回路７００の応答特性が改善可能である。
【００６２】
（入力信号Ａ：“Ｈｉ”→“Ｌｏｗ”、ＣＮＴＮ信号：“Ｈｉ”、ＣＮＴＰ信号：“Ｈｉ”の場合）
本動作の前提として、ＮＭＯＳトランジスタ７０２の充電電圧は“Ｈｉ”状態にあるものとする。入力端子７０３に印加される入力信号Ａが“Ｈｉ”→“Ｌｏｗ”に遷移すると、キャパシタンス回路７００のＮＭＯＳトランジスタ７０２のゲート端子とソース／ドレイン端子間の充電電圧は放電を開始する。ＣＮＴＮ入力端子７０９に印加されるＣＮＴＮ入力信号が“Ｈｉ”であり、ＣＮＴＰ入力信号が“Ｈｉ”である場合、入力端子７０３に印加される入力信号Ａが“Ｈｉ”である時に、容量調整機能を果たしていたＰＭＯＳトランジスタ７０６，７０７に充電されていた電荷が放電される。
【００６３】
上記のように、ＣＮＴＮ信号が“Ｈｉ”であり、ＣＮＴＰ信号が“Ｈｉ”の場合、キャパシタンス回路７００内でキャパシタンスとして機能する素子はＮＭＯＳトランジスタ７０２およびＰＭＯＳトランジスタ７０６，７０７であり、これら３つの素子によって、キャパシタンス回路７００の容量値Ｃが調整される。この結果、ＣＮＴＮ入力端子７０９に印加されるＣＮＴＮ信号が“Ｈｉ”であり、ＣＮＴＰ入力端子７１１に印加されるＣＮＴＰ信号が“Ｈｉ”である場合、入力端子７０３に印加される入力信号Ａが“Ｌｏｗ”→“Ｈｉ”に遷移した際の、キャパシタンス回路７００の応答特性と、入力信号Ａが“Ｈｉ”→“Ｌｏｗ”に遷移した際の、キャパシタンス回路７００の応答特性とが改善可能となる。即ち、入力信号Ａが“Ｌｏｗ”→“Ｈｉ”に遷移した際の、入力信号Ａに基づく出力信号Ｂの応答特性と、入力信号Ａが“Ｈｉ”→“Ｌｏｗ”に遷移した際の、入力信号Ａに基づく出力信号Ｂの応答特性とが改善可能となる。
【００６４】
このように、本実施形態４では、キャパシタンス回路に容量調整機能を持たせることが可能となる。本実施形態４では、容量調整機能を果たす素子数が多いため、上記実施形態１および実施形態２よりも、容量調整範囲を拡大することが可能となる。さらに、ＮＭＯＳトランジスタ７０５およびＰＭＯＳトランジスタ７０６と、ＰＭＯＳトランジスタ７０７およびＰＭＯＳトランジスタ７０８の各ゲートにそれぞれ別の容量調整信号を入力にすることによって、容量調整機能のパターンが増え、応用範囲が広がるため、上記実施形態３よりもキャパシタンス回路の利便性が増す。
【００６５】
上記実施形態１〜４に示した容量調整回路４００〜７００をキャパシタンス回路に適用して、容量調整機能を持たせたことにより、応答特性が改善された出力信号Ｂの具体例を図８に示す。図８に示すように、入力信号Ａが“Ｌｏｗ”→“Ｈｉ”に遷移するとき（実線）に対する出力信号Ｂの応答特性（実線）と、入力信号Ａが“Ｈｉ”→“Ｌｏｗ”に遷移するとき（破線）に対する出力信号Ｂの応答特性（破線）とが、図３に比べ改善することが可能となる。即ち、入力信号Ａが“Ｌｏｗ”→“Ｈｉ”に遷移する際の出力信号Ｂの応答時間および入力信号Ａが“Ｈｉ”→“Ｌｏｗ”に遷移する際の出力信号Ｂの応答時間が短縮可能となる。その結果、上記実施形態１〜４の容量調整機能を有するキャパシタンス回路を半導体集積回路に適用することにより、その後段に伝送する信号の伝達特性を改善することが可能となり、半導体集積回路の信号処理能力を改善できる。
【図面の簡単な説明】
【００６６】
【図１】本発明の一実施形態に係るキャパシタンス回路の基本回路の構成を示す図である。
【図２】図１に示す基本回路の等価回路を示す図である。
【図３】図１に示す基本回路の入力信号および出力信号の動作波形の一例を示す図である。
【図４】本発明の実施形態１に係るキャパシタンス回路の構成を示す図である。
【図５】本発明の実施形態２に係るキャパシタンス回路の構成を示す図である。
【図６】本発明の実施形態３に係るキャパシタンス回路の構成を示す図である。
【図７】本発明の実施形態４に係るキャパシタンス回路の構成を示す図である。
【図８】本発明の一実施形態に係るキャパシタンス回路の入力信号および出力信号の動作波形例を示す図である。
【符号の説明】
【００６７】
４００，５００，６００，７００  キャパシタンス回路
４０２，５０２，６０２，７０２  ＮＭＯＳトランジスタ
４０５，５０５  ＮＭＯＳトランジスタ
４０６，５０６  ＰＭＯＳトランジスタ
４０７，６０９  ＣＮＴ入力端子
４１０，５１１，６１１，７１３  容量調整回路
５０７，７０９  ＣＮＴＮ入力端子
５０９，７１１  ＣＮＴＰ入力端子
６０５，７０５  ＮＭＯＳトランジスタ
６０６，７０６  ＰＭＯＳトランジスタ
６０７，７０７  ＰＭＯＳトランジスタ
６０８，７０８  ＮＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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