(57)【要約】【課題】必要なＳ／Ｎを保持したまま十分に幅広いゲイン調整を行うことができるＤ級アンプを提供する。【解決手段】デジタル信号処理回路１と、デジタル信号処理回路１の出力に接続されるＤ級出力段２と、Ｄ級出力段２から出力される信号を平滑する出力フィルタ４と、Ｄ級出力段２に接続されるアナログゲイン調整回路３とを備え、アナログゲイン調整回路３からＤ級出力段２に供給する電流量を調整することにより、Ｄ級出力段２のＤ級増幅ゲインを調整する。【選択図】図１
2008154117.tif 000002
【特許請求の範囲】
【請求項１】
デジタル信号処理回路と、
前記デジタル信号処理回路からの出力信号をＤ級増幅するＤ級出力段と、
前記Ｄ級出力段からの出力信号を平滑する出力フィルタとを備え、
前記Ｄ級出力段は、
電流出力により前記デジタル信号処理回路からの出力信号をＤ級増幅する
ことを特徴とするＤ級アンプ。
【請求項２】
前記Ｄ級出力段の出力電流を調整して前記Ｄ級増幅のゲインを調整するアナログゲイン調整回路を備えた
ことを特徴とする請求項１記載のＤ級アンプ。
【請求項３】
前記Ｄ級出力段は、
電源の高圧側に接続されるハイサイドスイッチングトランジスタと、前記電源の低圧側に接続されるローサイドスイッチングトランジスタとの直列構成を有し、
前記アナログゲイン調整回路は、
前記ハイサイドスイッチングトランジスタと前記ローサイドスイッチングトランジスタを含むカレントミラー構成で、前記Ｄ級出力段の出力電流を調整する電流源回路をなしている
ことを特徴とする請求項１または請求項２記載のＤ級アンプ。
【請求項４】
前記デジタル信号処理回路は、デジタル信号に対するゲイン調整機能を有している
ことを特徴とする請求項１〜請求項３のいずれかに記載のＤ級アンプ。
【請求項５】
前記アナログゲイン調整回路と前記Ｄ級出力段とを切り離す切替回路を備えた
ことを特徴とする請求項１〜請求項４のいずれかに記載のＤ級アンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング技術により入力信号を高効率に増幅して出力するＤ級アンプに関するものである。
【背景技術】
【０００２】
従来から、高効率増幅器としてＤ級増幅器が知られている。このＤ級増幅器によれば、アナログ入力信号の振幅情報がパルス幅に反映されたパルス信号により電力増幅を行い、このパルス信号がローパスフィルタを通過することにより、電力増幅されたアナログ量の信号が得られる。
【０００３】
入力されるアナログ信号の振幅情報をパルス信号に変換する方式としては、パルスのＯＮ時間の幅で制御するＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ）や、パルスの密度で制御するＰＤＭ（Ｐｕｌｓｅ  Ｄｅｎｓｉｔｙ  Ｍｏｄｕｌａｔｉｏｎ）などがある。これらのパルス信号を入力として、Ｄ級出力段のトランジスタがスイッチング動作により電力増幅を行うことで、高効率な電力増幅を行うことができる。
【０００４】
このようなＤ級増幅器は、シリコンチップ上に形成することができるため、小型かつ安価に実現することができ、低消費電力が要求される携帯端末やパソコンなどに多用されている。
【０００５】
図５は従来のＤ級アンプの構成例を示すブロック図である。図５において、１９はデジタル信号処理回路、２０はデジタルゲイン調整回路、２１はＤ級出力段、２２は出力フィルタを示している。
【０００６】
図６は従来のＤ級アンプにおけるデジタル信号処理回路１９に入力される入力信号の一例としてＰＷＭ信号を示したものである。図６に示すように、Ｄ級アンプによる増幅対象であるアナログ信号とそれより十分に周波数の高い三角波信号を電圧比較し、アナログ信号のほうが三角波よりも電圧が高い期間を‘Ｈ（ハイ）’レベル、その逆を‘Ｌ（ロー）’レベルとすることで、アナログ信号の電圧値（振幅）が、基準値レベル（例えば、０Ｖ）に対して高くなるに従ってパルス信号のＨ期間が長くなり、基準値レベル（例えば、０Ｖ）に対して低くなるに従ってパルス信号のＬ期間が長くなり、デジタル信号処理回路１９への入力信号として、アナログ信号の振幅情報がパルス幅（Ｈ期間あるいはＬ期間の長さ）に変換されたことになる。
【０００７】
このようにアナログ信号の振幅情報をパルス幅（Ｈ期間あるいはＬ期間の長さ）に変換した入力信号（ＰＷＭ信号）は、デジタル信号処理回路１９に入力され、サンプリングレート変換、オーバーサンプリング、ノイズシェーパといったデジタル信号処理が行われる。デジタルゲイン調整回路２０は、デジタル信号処理回路１９の一部として構成され、入力信号に対するデジタル信号処理の過程でゲイン調整を行う。デジタル信号処理回路１９の出力はＤ級出力段２１に入力され、さらにＤ級出力段２１の出力は出力フィルタ２２へ入力される。
【０００８】
図７は従来のＤ級アンプにおけるＤ級出力段２１の構成例を示す回路図である。Ｄ級出力段２１は‘Ｈ’レベルまたは‘Ｌ’レベルを出力するスイッチング回路で、この例では、ＮＭＯＳトランジスタ２３とＰＭＯＳトランジスタ２４のゲートを入力端子、ドレインを共通接続して出力端子とし、ＮＭＯＳトランジスタ２３、ＰＭＯＳトランジスタ２４のソースをそれぞれＧＮＤ、ＶＣＣに接続したドレイン出力型の構成をとっている。
【０００９】
ここで、例えばＰＷＭ信号が‘Ｈ’レベルの期間において、ＮＭＯＳトランジスタ２３をオン、ＰＭＯＳトランジスタ２４をオフとして、出力電圧がほぼＧＮＤ電位となるように出力し、ＰＷＭ信号が‘Ｌ’レベルの期間においては、ＮＭＯＳトランジスタ２３をオフ、ＰＭＯＳトランジスタ２４をオンとして、出力電圧がほぼＶＣＣ電位となるように出力する。このようにＤ級出力段はＶＣＣ電位、ＧＮＤ電位を出力するスイッチング回路として動作し、負荷抵抗をＲＬとした場合、出力電流は０Ａから最大値Ｉｍａｘ＝ＶＣＣ／ＲＬまで増減する。
【００１０】
トランジスタＯＮ時は最大電流Ｉｍａｘがトランジスタを通過するが、このときドレイン−ソース間の抵抗値は非常に小さく、損失はほぼゼロとなる。トランジスタＯＦＦ時は電流が流れないため、やはり損失はゼロとなる。このように、Ｄ級出力段は損失が非常に小さいという特徴があり、このＤ級出力段を使用したＤ級アンプは高効率に増幅を行うことができる。
【００１１】
Ｄ級出力段２１から出力される信号は、出力フィルタ２２で不要な高調波成分が除去され、アナログ信号として出力される。図８は従来のＤ級アンプにおける出力フィルタ２２の構成例を示す回路図であり、図９は図８で示した出力フィルタ２２の入出力波形を示している。
【００１２】
出力フィルタ２２はインダクタ２５とコンデンサ２６によりローパスフィルタとして構成されており、これにより不要な高周波成分を除去する。Ｄ級出力段２１はスイッチング動作をしているので、ＶＣＣかＧＮＤのどちらかの電圧しか出力されない。再生したいアナログ信号の振幅情報はパルス幅に含まれている。このパルス信号を出力フィルタ２２に通すことでアナログ信号が再生される。
【００１３】
図９（ａ）のように、パルス波形の‘Ｈ’の期間が長ければその時間に比例して高い電圧のアナログ信号が再生される。逆に図９（ｂ）のように‘Ｌ’の期間が長ければその時間に比例して低い電圧のアナログ信号が再生される。図９（ｃ）のように‘Ｈ’と‘Ｌ’の比率が同じときは出力電圧は基準値になる。このように入力されるパルス信号のパルス幅に比例して動作することで、ＰＷＭ信号からアナログ信号を再生することが可能となる。
【００１４】
以上のように、Ｄ級アンプはアナログ信号の振幅情報をパルス幅に反映されたパルス信号としてデジタル信号処理回路１９でデジタル処理し、Ｄ級出力段２１でスイッチング動作により高効率に電力増幅を行い、このパルス信号が出力フィルタ２２を通過することにより、電力増幅されたアナログ量の信号が得られる。
【００１５】
このように構成された従来のＤ級アンプでは、デジタル信号処理回路１９で処理されるデジタル信号に対して、デジタルゲイン調整回路２０により任意の値を乗算、もしくは除算することで、ゲインの調整が行われている。そのため、ゲイン調整では信号成分のみを調整することになり、デジタル信号処理回路１９で発生する量子化雑音レベルは変わらない。例えば、ゲインを−６ｄＢと設定した場合、信号成分が−６ｄＢされたデジタル信号が出力されるが、出力される量子化雑音レベルは変わらない。その結果、Ｓ／Ｎは−６ｄＢ劣化することになる。このように、出力レベルを下げるためゲインをダウンさせると、ゲインをダウンさせた分だけＳ／Ｎの劣化を生じさせる。
【００１６】
この問題に対し、デジタル信号処理回路１９でデジタル的に増幅ゲインの調整を行うのではなく、Ｄ級出力段２１でアナログ的に増幅ゲインの調整を行うことで、Ｓ／Ｎの劣化を防ぐことができるが、このようにＤ級出力段２１でゲイン調整を行う方法（例えば、特許文献１を参照）では、コントロール回路により、Ｄ級出力段２１で動作させるトランジスタの数を制御して出力インピーダンスを変化させることにより、Ｄ級出力段２１での増幅ゲインを調整している。
【特許文献１】特開２００１−２２３５３７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、上記のような従来のＤ級アンプでは、Ｄ級出力段で動作させるトランジスタの出力インピーダンスは非常に小さく、動作させるトランジスタの数で出力インピーダンスを変化させるには、多くのトランジスタが必要となり、回路規模の増大につながるという問題がある。
【００１８】
また、動作させるトランジスタの数をゲインの調整が可能なほど大きな規模で変化させると、ドレイン‐ソース間の抵抗が変化して出力信号の振幅に変動が発生し、ゲイン調整の誤差が生じてしまうという問題もある。
【００１９】
本発明は、上記従来の問題点を解決するもので、回路規模を増大させることなく、出力レベルを下げるために増幅ゲインをダウンさせるときにでも、必要なＳ／Ｎを保持したままゲイン調整を幅広くかつ正確に行うことができるＤ級アンプを提供する。
【課題を解決するための手段】
【００２０】
上記の課題を解決するために、本発明の請求項１に記載のＤ級アンプは、デジタル信号処理回路と、前記デジタル信号処理回路からの出力信号をＤ級増幅するＤ級出力段と、前記Ｄ級出力段からの出力信号を平滑する出力フィルタとを備え、前記Ｄ級出力段は、電流出力により前記デジタル信号処理回路からの出力信号をＤ級増幅することを特徴とする。
【００２１】
また、本発明の請求項２に記載のＤ級アンプは、請求項１記載のＤ級アンプであって、前記Ｄ級出力段の出力電流を調整して前記Ｄ級増幅のゲインを調整するアナログゲイン調整回路を備えたことを特徴とする。
【００２２】
また、本発明の請求項３に記載のＤ級アンプは、請求項１または請求項２記載のＤ級アンプであって、前記Ｄ級出力段は、電源の高圧側に接続されるハイサイドスイッチングトランジスタと、前記電源の低圧側に接続されるローサイドスイッチングトランジスタとの直列構成を有し、前記アナログゲイン調整回路は、前記ハイサイドスイッチングトランジスタと前記ローサイドスイッチングトランジスタを含むカレントミラー構成で、前記Ｄ級出力段の出力電流を調整する電流源回路をなしていることを特徴とする。
【００２３】
また、本発明の請求項４に記載のＤ級アンプは、請求項１〜請求項３のいずれかに記載のＤ級アンプであって、前記デジタル信号処理回路は、デジタル信号に対するゲイン調整機能を有していることを特徴とする。
【００２４】
また、本発明の請求項５に記載のＤ級アンプは、請求項１〜請求項４のいずれかに記載のＤ級アンプであって、前記アナログゲイン調整回路と前記Ｄ級出力段とを切り離す切替回路を備えたことを特徴とする。
【発明の効果】
【００２５】
以上のように本発明によれば、Ｄ級出力段に接続されるカレントミラー構成のアナログゲイン調整回路により、Ｄ級出力段に供給する電流値をアナログ的に調整することができる。
【００２６】
そのため、回路規模を増大させることなく、出力レベルを下げるために増幅ゲインをダウンさせるときにでも、必要なＳ／Ｎを保持したままゲイン調整を幅広くかつ正確に行うことができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施の形態を示すＤ級アンプについて、図面を参照しながら具体的に説明する。
（実施の形態１）
図１は本実施の形態１のＤ級アンプの構成を示すブロック図である。図１において、１はデジタル信号処理回路、２はＤ級出力段、３はアナログゲイン調整回路、４は出力フィルタを示している。
【００２８】
入力された信号は、デジタル信号処理回路１によりサンプリングレート変換、オーバーサンプリング、ノイズシェーパといったデジタル信号処理が行われ、Ｄ級出力段２に出力される。Ｄ級出力段２は、完全にオンオフする厳密なスイッチング動作ではなく、アナログゲイン調整回路３から供給される電流量に従った負荷電流を、‘Ｈ’レベルを出力する場合は出力フィルタ４へ排出し、‘Ｌ’レベルを出力する場合は出力フィルタ４から流入する。この動作によりデジタル信号処理回路１から入力されるデジタル信号を増幅する。
出力フィルタ４は、不要な高調波成分を除去し、出力信号をアナログ信号として取り出す。
【００２９】
かかる構成によれば、ゲイン調整を行う場合、入力信号とデジタル信号処理回路１で発生する量子化雑音とが一緒にゲイン調整されるため、出力される信号のＳ／Ｎが劣化しない。
【００３０】
図２は図１におけるアナログゲイン調整回路３とＤ級出力段２の詳細な構成例を示す回路図である。図２において、５はＰｃｈＭＯＳトランジスタ、６はＮｃｈＭＯＳトランジスタ、２はＤ級出力段、８は可変電流源、９はＮｃｈＭＯＳトランジスタ、１０はＮｃｈＭＯＳトランジスタ、１１はＰｃｈＭＯＳトランジスタ、３はアナログゲイン調整回路を示している。
【００３１】
Ｄ級出力段２はＰｃｈＭＯＳトランジスタ５とＮｃｈＭＯＳトランジスタ６とで構成される。入力信号はＰｃｈＭＯＳトランジスタ５とＮｃｈＭＯＳトランジスタ６のゲートにそれぞれ入力され、共通接続されたドレインが出力端子となる。アナログゲイン調整回路３は、可変電流源８、ＮｃｈＭＯＳトランジスタ９、ＮｃｈＭＯＳトランジスタ１０、ＰｃｈＭＯＳトランジスタ１１で構成される。
【００３２】
ＮｃｈＭＯＳトランジスタ９のゲートは、可変電流源８、ＮｃｈＭＯＳトランジスタ９のドレイン、ＮｃｈＭＯＳトランジスタ１０のゲート、ＮｃｈＭＯＳトランジスタ６のゲートに接続され、ＮｃｈＭＯＳトランジスタ９、１０、６はＮｃｈＭＯＳトランジスタ９を親としたカレントミラー回路を構成する。
【００３３】
ＮｃｈＭＯＳトランジスタ１０のドレインは、ＰｃｈＭＯＳトランジスタ１１のドレインと接続され、ＰｃｈＭＯＳトランジスタ１１のゲートはＮｃｈＭＯＳトランジスタ１１のドレイン、ＰｃｈＭＯＳトランジスタ５のゲートと接続され、ＰｃｈＭＯＳトランジスタ１１、５はＰｃｈＭＯＳトランジスタ１１を親としたカレントミラー回路を構成する。
【００３４】
以上のように構成されたアナログゲイン調整回路３とＤ級出力段２について、その動作を以下に説明する。
Ｄ級出力段２は、入力信号によりＯＮ／ＯＦＦするスイッチング動作を行い、出力から負荷電流を供給する。このとき、ＮｃｈＭＯＳトランジスタ６はＮｃｈＭＯＳトランジスタ９を親としたカレントミラー回路を構成しているため、ＮｃｈＭＯＳトランジスタ６がＯＮしたときに供給される負荷電流は、可変電流源８の電流にＮｃｈＭＯＳトランジスタ６、９で構成されたカレントミラーのミラー比を掛けたものとなる。
【００３５】
同様に、ＰｃｈＭＯＳトランジスタ５はＰｃｈＭＯＳトランジスタ１１を親としたカレントミラー回路を構成しているため、ＰｃｈＭＯＳトランジスタ５がＯＮしたときに供給される負荷電流は、可変電流源８の電流にＮｃｈＭＯＳトランジスタ９、１０で構成されたカレントミラーのミラー比を掛け、さらにＰｃｈＭＯＳトランジスタ１１、５で構成されたカレントミラーのミラー比を掛けたものになる。
【００３６】
したがって、アナログゲイン調整回路３は、可変電流源８の電流を変化させることにより、Ｄ級出力段２から出力される負荷電流をコントロールすることができ、Ｄ級アンプのゲインが調整可能となる。
【００３７】
本実施の形態では、Ｄ級出力段２をＰｃｈＭＯＳトランジスタとＮｃｈＭＯＳトランジスタで構成し、アナログゲイン調整回路３をＰｃｈＭＯＳトランジスタとＮｃｈＭＯＳトランジスタによるカレントミラー回路で構成した場合を例に示したが、Ｄ級出力段２をＮｃｈＭＯＳトランジスタのみで構成する場合やバイポーラトランジスタで構成する場合も、カレントミラー回路構成におけるトランジスタ極性の整合性をとることで、同様の効果が得られる。
【００３８】
また、本実施の形態では、Ｄ級出力段２に供給する電流の切り替えを、可変電流源８の電流量を可変することにより行ったが、カレントミラー構成のミラー比を切り替えることでも行うことができ、同様の効果が得られる。
（実施の形態２）
図３は本実施の形態２のＤ級アンプの構成を示すブロック図である。図３において、１３はデジタル信号処理回路、１４はデジタルゲイン調整回路、１５はＤ級出力段、１６はアナログゲイン調整回路、１７は出力フィルタを示している。
【００３９】
入力された信号は、デジタル信号処理回路１３によりサンプリングレート変換、オーバーサンプリング、ノイズシェーパといったデジタル信号処理が行われ、同時にデジタル信号処理回路１３の一部として構成されるデジタルゲイン調整回路１４によりゲイン調整が行われる。Ｄ級出力段１５は、アナログゲイン調整回路１６から供給される電流量に従い、デジタル信号処理回路１３から入力される信号を増幅し、出力フィルタ１７へ出力する。出力フィルタ１７は、不要な高調波成分を除去し、出力信号をアナログ信号として取り出す。
【００４０】
かかる構成によれば、Ｓ／Ｎの劣化は伴うが回路規模が小さく消費電流も少ないデジタルゲイン調整回路１４と、Ｓ／Ｎの劣化を伴わないアナログゲイン調整回路１６を組み合わせて使用することができる。
【００４１】
例えば、０ｄＢから−１０ｄＢまで１ｄＢステップでゲイン調整を行いたい場合、デジタルゲイン調整回路１４のゲイン設定を０ｄＢから−５ｄＢまで１ｄＢステップで調整できるものとし、アナログゲイン調整回路１６のゲイン設定を０ｄＢと−５ｄＢに切り替えられるものとする。
【００４２】
０ｄＢから−４ｄＢまではアナログゲイン調整回路１６を０ｄＢに設定し、−５ｄＢから−１０ｄＢまではアナログゲイン調整回路を−５ｄＢに設定して残りをデジタルゲイン調整回路で調整することで、Ｓ／Ｎの劣化は最大５ｄＢに抑えつつ、ゲインの調整を−１０ｄＢまで行うことが可能となり、最大５ｄＢのＳ／Ｎの劣化が許容できるシステムにおいては、回路規模や消費電流を必要以上に大きくすることなくＤ級アンプを実現できる。
（実施の形態３）
図４は本実施の形態３のＤ級アンプの構成を示すブロック図である。図３と同じ構成要素については同じ符号を用いているので説明を省略する。図４において、１８は切替回路を示している。
【００４３】
切替回路１８は、Ｄ級出力段１５とアナログゲイン調整回路１６の間に接続され、アナログゲイン調整回路１６によるＤ級出力段１５のゲイン調整の有無を切替える機能を有している。
【００４４】
かかる構成によれば、大振幅の出力信号を必要とする場合や、アナログゲイン調整回路１６を機能させることによる消費電流の増大を避けたい場合に、切替回路１８によりアナログゲイン調整回路１６を無効にすることができ、消費電流を抑える必要がある場合や大振幅の出力信号が必要となる場合に、幅広く対応が可能となる。
【産業上の利用可能性】
【００４５】
本発明のＤ級アンプは、回路規模を増大させることなく、出力レベルを下げるために増幅ゲインをダウンさせるときにでも、必要なＳ／Ｎを保持したままゲイン調整を幅広くかつ正確に行うことができるもので、音声出力のほかゲイン調整を要する各種電力増幅器として有用である。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施の形態１のＤ級アンプの構成を示すブロック図
【図２】同実施の形態１のＤ級アンプにおけるアナログゲイン調整回路とＤ級出力段の詳細な構成例を示す回路図
【図３】本発明の実施の形態２のＤ級アンプの構成を示すブロック図
【図４】本発明の実施の形態３のＤ級アンプの構成を示すブロック図
【図５】従来のＤ級アンプの構成を示すブロック図
【図６】同従来例のＤ級アンプにおけるデジタル信号処理回路に入力される信号例としてＰＷＭ信号を示す波形図
【図７】同従来例のＤ級アンプにおけるＤ級出力段の構成例を示す回路図
【図８】同従来例のＤ級アンプにおける出力フィルタの構成例を示す回路図
【図９】同従来例のＤ級アンプにおける出力フィルタの入出力信号を示す波形図
【符号の説明】
【００４７】
１    デジタル信号処理回路
２    Ｄ級出力段
３    アナログゲイン調整回路
４    出力フィルタ
５    ＰｃｈＭＯＳトランジスタ
６    ＮｃｈＭＯＳトランジスタ
８    可変電流源
９    ＮｃｈＭＯＳトランジスタ
１０    ＮｃｈＭＯＳトランジスタ
１１    ＰｃｈＭＯＳトランジスタ
１３    デジタル信号処理回路
１４    デジタルゲイン調整回路
１５    Ｄ級出力段
１６    アナログゲイン調整回路
１７    出力フィルタ
１８    切替回路
１９    デジタル信号処理回路
２０    デジタルゲイン調整回路
２１    Ｄ級出力段
２２    出力フィルタ
２３    ＮＭＯＳトランジスタ
２４    ＰＭＯＳトランジスタ
２５    インダクタ
２６    コンデンサ
【図１】
2008154117.tif 000003
【図２】
2008154117.tif 000004
【図３】
2008154117.tif 000005
【図４】
2008154117.tif 000006
【図５】
2008154117.tif 000007
【図６】
2008154117.tif 000008
【図７】
2008154117.tif 000009
【図８】
2008154117.tif 000010
【図９】
2008154117.tif 000011