(57)【要約】【課題】トレンチの底部付近でのシリコン電極層の不純物の濃度を高めた溝型ＭＯＳＦＥＴを有する半導体装置の製造方法を提供する。【解決手段】シリコン基板１１の表面にトレンチ１３を形成する工程と、トレンチ１３の表面にゲート絶縁膜１４を形成する工程と、トレンチ１３内のゲート絶縁膜１４上に、トレンチ１３の表面に平行な酸素混入層が形成されたシリコン電極層１７を堆積する工程と、シリコン電極層１７に不純物を注入する工程と、シリコン電極層１７を熱処理して不純物を拡散する工程と、を順次に有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に溝型ＭＯＳＦＥＴを有する半導体装置の製造方法において、
半導体基板の表面にトレンチを形成する工程と、
前記トレンチの表面にゲート絶縁膜を形成する工程と、
前記トレンチ内のゲート絶縁膜上に、前記トレンチの表面に平行な酸素混入層が形成されたシリコン電極層を堆積する工程と、
前記シリコン電極層に不純物を注入する工程と、
前記シリコン電極層を熱処理して前記不純物を拡散する工程と、
を順次に有することを特徴とする半導体装置の製造方法。
【請求項２】
前記トレンチの表面から前記酸素混入層までの距離が、前記トレンチの最小幅の１／２以下である、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記不純物がＮ型不純物である、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記不純物がＰ型不純物である、請求項１又は２に記載の半導体装置の製造方法。
【請求項５】
前記熱処理工程によって、前記シリコン電極層が結晶化されると共に、前記酸素混入層を境界とする結晶粒界面が形成される、請求項１〜４の何れか一に記載の半導体装置の製造方法。
【請求項６】
半導体基板上に形成されたトレンチ内に収容された不純物含有シリコン層を有する半導体装置において、
前記不純物含有シリコン層は、前記トレンチの表面と平行に延在する結晶粒界面を有することを特徴とする半導体装置。
【請求項７】
前記不純物含有シリコン層は、前記結晶粒界面の近傍に酸素を含有する、請求項６に記載の半導体装置。
【請求項８】
前記結晶粒界面と前記トレンチの表面との間の距離が、前記トレンチの最小幅の１／２以下である、請求項６又は７に記載の半導体装置。
【請求項９】
前記不純物含有シリコン層は、溝型ＭＯＳＦＥＴのゲート電極である、請求項６〜８の何れか一に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、半導体基板上に溝型ＭＯＳＦＥＴを有する半導体装置として好適な半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）は、メモリセルがアレイ状に配設されたメモリアレイ領域と、メモリアレイ領域の周辺に配設されると共に、各メモリセルを駆動する周辺回路が配設された周辺回路領域とを備えている。メモリセルは、シリコン基板の表面部分に形成されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、このＭＯＳＦＥＴに接続されたキャパシタとから構成され、ＭＯＳＦＥＴを介してキャパシタに電荷を蓄積することによって、情報の記憶が行われる。キャパシタに蓄積された電荷は、ＭＯＳＦＥＴの接合リーク電流により、時間の経過に伴って減少する。従って、蓄積された電荷を読出し可能な時間内に、その電荷を読み出すと共に蓄積し直すリフレッシュ動作を行っている。
【０００３】
ＤＲＡＭでは、特に携帯式の電子機器への搭載に際しては、消費電力を少なくして電子機器のバッテリ駆動時間を確保する要請が強い。この目的のためには、装置の電源電圧を下げると共に、ＤＲＡＭのメモリセルの電荷保持能力を向上させ、リフレッシュ動作の周期を長くすることが望ましい。
【０００４】
メモリセルの電荷保持能力を向上する方法の一つとして、非特許文献１は、溝型ＭＯＳＦＥＴ（ＲＣＡＴ：Recessed Channel Array Transistor）を提案している。溝型ＭＯＳＦＥＴは、ゲート電極を構成するシリコン層（シリコン電極層）が、シリコン基板の表面部分に形成されたトレンチに収容される特徴を有している。
【０００５】
溝型ＭＯＳＦＥＴでは、トレンチの表面に沿って略Ｕ字状のチャネルが形成されるので、近年の配線ピッチの小さな半導体装置であってもチャネル長を確保できる。溝型ＭＯＳＦＥＴでは、その大きなチャネル長によって、プレーナ型ＭＯＳＦＥＴに比して、所要のしきい値電圧を得るための不純物濃度を低くできる。従って、ＰＮ接合部における電界強度を低減して、接合リーク電流を抑制し、メモリセルの電荷保持能力を向上させることが出来る。
【０００６】
溝型ＭＯＳＦＥＴの製造に際しては、シリコン基板の表面部分にトレンチを形成した後、トレンチ内部を含むシリコン基板上にシリコン電極層を堆積する。イオン注入技術を用いてシリコン電極層に不純物を注入した後、シリコン電極層をゲート電極形状にパターニングする。更に、熱処理によってシリコン電極層に注入した不純物を拡散、活性化させ、導電性を有するゲート電極に形成する。
【０００７】
一方、周辺回路領域に配設されるＭＯＳＦＥＴは、メモリセルのＭＯＳＦＥＴと異なり、チャネル長を短くして高速動作を確保することが好ましく、プレーナ型ＭＯＳＦＥＴが採用される。溝型ＭＯＳＦＥＴ及びその製造方法については、例えば非特許文献１に記載されている。
【非特許文献１】Symposium on VLSI Technology, p.11-12, 2003
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、ＤＲＡＭの製造に際しては、スループットを向上させるために、メモリアレイ領域のシリコン電極層へのイオン注入と、周辺回路領域のシリコン電極層であって、メモリアレイ領域のシリコン電極層と同じ導電型を有する層へのイオン注入とを一つの工程で行うことが望ましい。ところが、この製造方法では、イオン注入の加速エネルギーが周辺回路領域のシリコン電極層の厚みに合わせて小さく設定されるので、熱処理条件の制約と相まって、図５に示すように、メモリアレイ領域１０Ａでは、注入された不純物３４をトレンチ１３の底部付近まで充分に拡散させることが出来ない問題がある。
【０００９】
トレンチ１３の底部付近でシリコン電極層１７中の不純物濃度が不足すると、ＭＯＳＦＥＴの動作に際して上記底部付近でシリコン電極層１７が空乏化することによって、ＭＯＳＦＥＴのオン電流が低下し、ＤＲＡＭの動作速度が低下する。
【００１０】
本発明は、上記に鑑み、半導体基板上に溝型ＭＯＳＦＥＴを有する半導体装置として好適な半導体装置及びその製造方法であって、製造のスループットを低下させることなく、トレンチの底部付近におけるシリコン電極層の不純物濃度の低下を抑制可能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板上に溝型ＭＯＳＦＥＴを有する半導体装置の製造方法において、
半導体基板の表面にトレンチを形成する工程と、
前記トレンチの表面にゲート絶縁膜を形成する工程と、
前記トレンチ内のゲート絶縁膜上に、前記トレンチの表面に平行な酸素混入層が形成されたシリコン電極層を堆積する工程と、
前記シリコン電極層に不純物を注入する工程と、
前記シリコン電極層を熱処理して前記不純物を拡散する工程と、
を順次に有することを特徴とする。
【００１２】
また、本発明の半導体装置は、半導体基板上に形成されたトレンチ内に収容された不純物含有シリコン層を有する半導体装置において、
前記不純物含有シリコン層は、前記トレンチの表面と平行に延在する結晶粒界面を有することを特徴とする。
【発明の効果】
【００１３】
本発明に係る半導体装置の製造方法によれば、シリコン電極層の結晶化に際して、酸素混入層を境界とする結晶粒界面を形成できる。シリコン電極層の表面付近に注入した不純物は、トレンチの表面に平行な結晶粒界面に沿ってトレンチの底部付近へ効率的に拡散するので、トレンチの底部付近におけるシリコン電極層の不純物濃度の低下を抑制できる。酸素混入層の形成に際しては、シリコン電極層の堆積を一旦中止すると共に、シリコン電極層の表面に微量の酸素を供給するだけでよいので、スループットが大きく低下することがない。なお、結晶粒界とは、多結晶体における結晶粒の境界をいう。
【００１４】
本発明に係る半導体装置の製造方法の好適な態様では、前記トレンチの表面から前記酸素混入層までの距離が、前記トレンチの最小幅の１／２以下である。結晶粒界面をトレンチの底部付近へ延在させることによって、トレンチの底部付近におけるシリコン電極層の不純物濃度の低下をより効果的に抑制できる。
【００１５】
本発明に係る半導体装置の製造方法では、前記不純物はＮ型不純物であってもよく、或いは、Ｐ型不純物であってもよい。Ｎ型不純物としては、例えばリン、ヒ素、又は、ガリウムを用いてもよく、Ｐ型不純物としては、例えばホウ素、ＢＦ２、又は、インジウムを用いてもよい。本発明に係る半導体装置の製造方法では、前記熱処理工程によって、前記シリコン電極層が結晶化されると共に、前記酸素混入層を境界とする結晶粒界面が形成されてもよい。
【００１６】
本発明に係る半導体装置の製造方法では、シリコン電極層中に１層の酸素混入層が形成されてもよく、或いは、複数層の酸素混入層が形成されてもよい。複数層の酸素混入層が形成されることによって、不純物をより効率的に拡散させることが出来る。
【００１７】
本発明の半導体装置によれば、トレンチの表面と平行に延在する結晶粒界面を有することによって、熱処理に際して、シリコン電極層の表面付近に注入された不純物を結晶粒界面に沿ってトレンチの底部付近へ効率的に拡散させることが出来る。従って、トレンチの底部付近における不純物含有シリコン層の不純物濃度の低下を抑制でき、上記底部付近における不純物含有シリコン層の空乏化を抑制し、ＤＲＡＭの動作速度の低下を抑制できる。
【００１８】
本発明の半導体装置の好適な態様では、前記不純物含有シリコン層は、前記結晶粒界面の近傍に酸素を含有する。シリコン電極層中に酸素混入層を形成することによって、熱処理に際して、酸素混入層を境界とする結晶粒界面を容易に形成できる。
【００１９】
本発明の半導体装置の好適な態様では、前記結晶粒界面と前記トレンチの表面との間の距離が、前記トレンチの最小幅の１／２以下である。本発明の半導体装置では、前記不純物含有シリコン層が、溝型ＭＯＳＦＥＴのゲート電極であってもよい。
【発明を実施するための最良の形態】
【００２０】
以下に、図面を参照し、本発明の実施形態を詳細に説明する。図１は、本発明の一実施形態に係る半導体装置の構成を示す断面図である。半導体装置１０は、ＤＲＡＭであって、メモリセルがアレイ状に配設されたメモリアレイ領域１０Ａと、メモリアレイ領域１０Ａの周辺に配設されると共に、メモリセルを駆動する周辺回路が配設された周辺回路領域とを備える。同図中、メモリアレイ領域１０Ａでは、ソース拡散層３１を共有する２つのメモリセルを、周辺回路領域では、ＣＭＯＳＦＥＴのうちのＮＭＯＳＦＥＴが配設されるＮＭＯＳＦＥＴ領域１０Ｂ、及び、ＰＭＯＳＦＥＴが配設されるＰＭＯＳＦＥＴ領域１０Ｃをそれぞれ示している。
【００２１】
半導体装置１０は、シリコン基板１１を備える。シリコン基板１１の表面部分には、ＳＴＩ（Shallow Trench Isolation）型の素子分離構造１２が形成され、ＭＯＳＦＥＴが形成される素子形成領域を区画している。シリコン基板１１上にはゲート絶縁膜１４が形成され、ゲート絶縁膜１４上にはゲート電極１５及び電極保護膜１６が順次に積層されている。ゲート電極１５は、ポリメタル構造を有し、下層は不純物が導入されたポリシリコン層（シリコン電極層）１７で、上層はタングステン層１８で構成されている。メモリアレイ領域１０Ａ及びＮＭＯＳＦＥＴ領域１０Ｂのシリコン電極層１７にはＮ型不純物としてリンが、ＰＭＯＳＦＥＴ領域１０Ｃのシリコン電極層１７にはＰ型不純物としてホウ素がそれぞれ導入されている。電極保護膜１６は、例えば窒化膜からなる。
【００２２】
メモリアレイ領域１０Ａの素子形成領域にはトレンチ１３が形成され、シリコン電極層１７の下部は、ゲート絶縁膜１４を介してトレンチ１３の内部に収容されている。ゲート電極１５の両脇のシリコン基板１１の表面付近には不純物が導入され、ソース・ドレイン拡散層１９が形成されている。メモリアレイ領域１０Ａ及びＮＭＯＳＦＥＴ領域１０Ｂのソース・ドレイン拡散層１９にはＮ型不純物が、ＰＭＯＳＦＥＴ領域１０ＣにはＰ型不純物が、それぞれ導入されている。
【００２３】
ゲート電極１５と、ゲート電極１５両脇のシリコン基板１１に形成されたソース・ドレイン拡散層１９とが、ＭＯＳＦＥＴを構成する。メモリアレイ領域１０Ａに形成されたＭＯＳＦＥＴは、シリコン電極層１７がトレンチ１３内に収容された溝型ＭＯＳＦＥＴを、周辺回路領域に形成されたＭＯＳＦＥＴは、シリコン電極層１７が略平らなシリコン基板１１上に形成されたプレーナ型ＭＯＳＦＥＴを構成する。
【００２４】
ソース・ドレイン拡散層１９下のシリコン基板１１の部分はウェル２０を構成し、ソース・ドレイン拡散層１９よりも低濃度の不純物が導入されている。なお、ウェル２０の不純物濃度を調節することによって、ＭＯＳＦＥＴのしきい値電圧を制御できる。
【００２５】
シリコン電極層１７中には、結晶粒界面２１がシリコン基板１１の表面に沿って一様に延在している。結晶粒界面２１は、トレンチ１３の内部では、トレンチ１３の表面に略平行に延在している。図示しないが、ゲート電極１５の側壁を覆って側壁保護膜が形成されており、電極保護膜１６及び側壁保護膜を覆ってシリコン基板１１上に層間絶縁膜が形成されている。層間絶縁膜上には、上層配線やメモリセルのキャパシタが形成されている。層間絶縁膜及びゲート絶縁膜１４を貫通して、ソース・ドレイン拡散層１９と上層配線やキャパシタとの間を接続するプラグが形成されている。
【００２６】
本実施形態の半導体装置１０によれば、シリコン電極層１７中に一様に延在する結晶粒界面２１を備えることによって、熱処理に際して、シリコン電極層１７の表面付近に注入された不純物を結晶粒界面２１に沿ってトレンチ１３の底部付近へ効率的に拡散させることが出来る。従って、トレンチ１３の底部付近におけるシリコン電極層１７の不純物濃度の低下を抑制でき、上記底部付近におけるシリコン電極層１７の空乏化を抑制し、ＤＲＡＭの動作速度の低下を抑制できる。
【００２７】
図２は、図１の半導体装置を製造する各製造段階を順次に示す断面図である。先ず、公知の方法で、シリコン基板１１の表面部分に素子分離構造１２を形成し、素子分離領域を区画する。次いで、公知のイオン注入技術を用いて、各素子形成領域に不純物を注入し、ウェル２０を形成する。引き続き、公知のドライエッチング技術を用いて、メモリアレイ領域１０Ａのシリコン基板１１をエッチングし、１５０ｎｍ程度の深さを有するトレンチ１３を形成する。トレンチ１３の幅は設計ルールに依存するが、本実施形態では例えば６０ｎｍに設定する。
【００２８】
公知の酸化技術等を用いて、６ｎｍ程度の厚みを有するゲート絶縁膜１４を形成した後、ＣＶＤ（Chemical Vapor Deposition）法を用いて、ノンドープのシリコン電極層１７を例えば７０ｎｍの厚みに堆積する。シリコン電極層１７の堆積に際しては、例えばポリシリコンを堆積するが、アモルファスシリコンを堆積してもよい。シリコン電極層１７の堆積に際しては、また、堆積の初期の段階で堆積を一旦中断し、反応炉内に微量のＯ２を導入する。導入されたＯ２は、シリコン電極層１７の表面を僅かに酸化し、酸素混入層２２を形成する。なお、堆積の中断は、堆積されたシリコン電極層１７の厚みがトレンチ１３の最小の幅の半分以下である時点で行うことが好ましく、これによって、酸素混入層２２をトレンチ１３の表面に略平行に形成すると共に、酸素混入層２２をトレンチ１３の底部付近に延在させることが出来る。
【００２９】
次いで、公知のリソグラフィ技術及びイオン注入技術を用いて、図２（ａ）の符号３２に示すように、メモリアレイ領域１０Ａ及びＮＭＯＳＦＥＴ領域１０Ｂのシリコン電極層１７に、Ｎ型不純物としてリンを注入する。注入するＮ型不純物の濃度は、例えば５×１０１５ｃｍ−２とする。Ｎ型不純物の注入に際しては、ＮＭＯＳＦＥＴ領域１０Ｂにおいて、シリコン電極層１７に注入されたＮ型不純物がシリコン基板１１のチャネル部分に到達しないように、加速エネルギーを設定する。Ｎ型不純物がリンで、シリコン電極層１７の厚みが７０ｎｍである場合には、加速エネルギーは１０ｋｅＶ以下が望ましい。なお、リンに代えてヒ素を注入してもよい。
【００３０】
引き続き、公知のリソグラフィ技術及びイオン注入技術を用い、図２（ｂ）の符号３３に示すように、ＰＭＯＳＦＥＴ領域１０Ｃのシリコン電極層１７に、Ｐ型不純物としてホウ素を注入する。注入するＰ型不純物の濃度は、例えば２×１０１５ｃｍ−２とする。Ｐ型不純物の注入に際しては、ＰＭＯＳＦＥＴ領域１０Ｃにおいて、シリコン電極層１７に注入されたＰ型不純物がシリコン基板１１のチャネル部分に到達しないように、加速エネルギーを設定する。Ｐ型不純物がホウ素で、シリコン電極層１７の厚みが７０ｎｍである場合には、加速エネルギーは５ｋｅＶ以下が望ましい。なお、ホウ素に代えてＢＦ２やインジウムを注入してもよい。
【００３１】
なお、上記図２（ａ）、（ｂ）に示した不純物導入方法に代えて、シリコン電極層１７の堆積に際して、in-situでシリコン電極層１７内に不純物を導入する方法もある。しかし、この方法では、例えばＮ型のシリコン電極層１７を堆積した場合には、ＰＭＯＳＦＥＴ領域１０Ｃに対して、Ｐ型の不純物をイオン注入し、導電型をＰ型に変える工程が必要となる。
【００３２】
次いで、シリコン電極層１７上にタングステン層１８を堆積する。タングステン層１８上に例えば窒化シリコン層を堆積した後、公知のリソグラフィ技術及びドライエッチング技術を用いて、この窒化シリコン層をパターンニングし、電極保護膜１６に形成する。引き続き、電極保護膜１６をハードマスクとして用いて、タングステン層１８及びシリコン電極層１７をゲート電極１５の形状にパターニングする。
【００３３】
次いで、公知のリソグラフィ技術及びイオン注入技術を用いて、メモリアレイ領域１０Ａ及びＮＭＯＳＦＥＴ領域１０Ｂで、電極保護膜１６から露出するシリコン基板１１の表面付近にＮ型不純物を注入する。引き続き、ＰＭＯＳＦＥＴ領域１０Ｃで、電極保護膜１６から露出するシリコン基板１１の表面付近にＰ型不純物を注入する。更に、熱処理によって、シリコン電極層１７又はシリコン基板１１の表面付近に注入した不純物を拡散させる。
【００３４】
上記熱処理に際して、シリコン電極層１７が再結晶化する。シリコン電極層１７の再結晶化に際して、シリコン電極層１７中では酸素混入層２２を境界とする結晶粒界面２１が形成される。結晶粒界は、不純物を拡散させ易い性質があり、メモリアレイ領域１０Ａでは、シリコン電極層１７の表面付近に注入されたリンは、図３に示すように、結晶粒界面２１に沿ってトレンチ１３の底部付近へ拡散する。結晶粒界面２１に沿ってトレンチ１３の底部付近へ拡散したリンは、更に、結晶粒界面２１からその近くのシリコン電極層１７中へ拡散する。同図は、メモリアレイ領域１０Ａの一部を拡大して示している。シリコン基板１１の表面付近では、熱処理によって、ソース・ドレイン拡散層１９が形成される（図１）。
【００３５】
更に、ゲート電極１５の側壁を覆う側壁保護膜を形成した後、電極保護膜１６及び側壁保護膜を覆ってシリコン基板１１上に層間絶縁膜を堆積する。層間絶縁膜及びゲート絶縁膜１４を貫通して、ソース・ドレイン拡散層１９に接続するプラグを形成した後、層間絶縁膜上にプラグに接続する上層配線やキャパシタを形成する。これらの工程を経ることによって、半導体装置を製造できる。
【００３６】
本実施形態の製造方法によれば、シリコン電極層１７中にトレンチ１３の表面に略平行な酸素混入層２２を形成することによって、熱処理に際して、酸素混入層２２を境界とする結晶粒界面２１を形成すると共に、シリコン電極層１７の表面付近に注入された不純物をこの結晶粒界面２１に沿ってトレンチ１３の底部付近へ拡散させることが出来る。従って、トレンチ１３の底部付近におけるシリコン電極層１７中の不純物濃度の低下を抑制できる。結晶粒界面２１の形成に際しては、シリコン電極層１７の堆積を一旦中断し、微量のＯ２を導入するだけでよいので、スループットの低下を抑制できる。
【００３７】
なお、上記実施形態では、シリコン電極層１７中に１層の結晶粒界面２１を形成したが、複数層の結晶粒界面２１を形成してもよく、この場合、シリコン電極層１７の表面付近に注入された不純物をトレンチ１３の底部付近へより効率的に拡散させることが出来る。また、上記実施形態では、シリコン電極層１７に導入するＮ型不純物としてリンを用いたが、ヒ素やガリウム等を用いても同様の効果を得ることが出来る。更に、シリコン電極層１７をＰ型にしても同様の効果を得ることが出来る。Ｐ型不純物としては、例えばホウ素やインジウムを用いることができ、ホウ素を用いる場合にはＢＦ２を注入してもよい。
【００３８】
上記実施形態の製造方法に従って半導体装置を製造し、実施例の半導体装置とした。また、上記実施形態の製造方法との比較のために、シリコン電極層１７の堆積に際して酸素混入層２２を形成することなく堆積し、比較例の半導体装置を製造した。実施例の半導体装置、及び、比較例の半導体装置について測定した、図３のIV−IV断面に沿ったリン濃度を図４に示す。同図中、グラフ（ｉ）が実施例の半導体装置の結果を、グラフ（ii）が比較例の半導体装置の結果をそれぞれ示している。
【００３９】
同図から判るように、比較例の半導体装置では、トレンチ１３の底部付近のリン濃度が大きく低下しているのに対して、実施例の半導体装置では、結晶粒界面２１でリン濃度が大きく増大していると共に、トレンチ１３の底部付近のリン濃度の低下が抑制されている。これによって、上記実施形態の製造方法によって、トレンチ１３の底部付近の不純物濃度の低下を抑制できることを確認できた。
【００４０】
ところで、従来の半導体装置では、上記実施形態とは異なり、周辺回路領域のＰＭＯＳＦＥＴにおけるシリコン電極層１７をＮ型にすると共に、シリコン基板１１表面よりやや下方にチャネルを形成した埋込みチャネル型が採用されていた。しかし、このＰＭＯＳＦＥＴでは、シリコン基板１１とシリコン電極層１７との間の仕事関数差によって、しきい値電圧を充分に低減できない問題があった。埋込みチャネル型のＰＭＯＳＦＥＴにおけるしきい値電圧は、例えば〜０．７Ｖである。
【００４１】
上記に対して、本実施形態の半導体装置では、周辺回路領域のＰＭＯＳＦＥＴにおけるシリコン電極層１７をＰ型にすると共に、シリコン基板１１の直下にチャネルを形成した表面チャネル型を採用することによって、上記仕事関数差を低減し、しきい値電圧を０．３Ｖ程度に下げることが出来る。ＰＭＯＳＦＥＴのシリコン電極層１７をＰ型に、ＮＭＯＳＦＥＴのシリコン電極層１７をＮ型にしたトランジスタ構造はＰＮデュアルゲート構造と、また、その製造プロセスはＰＮデュアルゲートプロセスと呼ばれ、最新のロジック半導体装置等で採用されている。
【００４２】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置及びその製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施した半導体装置及びその製造方法も、本発明の範囲に含まれる。
【図面の簡単な説明】
【００４３】
【図１】本発明の一実施形態に係る半導体装置の構成を示す断面図である。
【図２】図２（ａ）、（ｂ）は、図１の半導体装置を製造する各製造段階を順次に示す断面図である。
【図３】図２に後続する一製造段階を示す断面図である。
【図４】図３のIV‐IV線に沿ったリン濃度分布を示すグラフである。
【図５】従来の半導体装置の製造方法について、図３に相当する製造段階を示す断面図である。
【符号の説明】
【００４４】
１０Ａ：メモリアレイ領域
１０Ｂ：周辺回路領域のＮＭＯＳＦＥＴ領域
１０Ｃ：周辺回路領域のＰＭＯＳＦＥＴ領域
１１：シリコン基板
１２：素子分離構造
１３：トレンチ
１４：ゲート絶縁膜
１５：ゲート電極
１６：電極保護膜
１７：シリコン電極層
１８：タングステン層
１９：ソース・ドレイン拡散層
２０：ウェル
２１：結晶粒界面
２２：酸素混入層
３１：ソース拡散層
【図１】
2008004594.tif 000003
【図２】
2008004594.tif 000004
【図３】
2008004594.tif 000005
【図４】
2008004594.tif 000006
【図５】
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