(57)【要約】【課題】シリコン電極層から半導体基板内への不純物の拡散を抑制しつつ、トレンチの底部付近におけるシリコン電極層の不純物濃度の低下を抑制可能な溝型ＭＯＳＦＥＴを有する半導体装置の製造方法を提供する。【解決手段】メモリアレイ領域１０Ａ内のシリコン基板１１上にトレンチ１４を形成する工程と、トレンチ１４を含むシリコン基板１１の表面に、Ｎ型の不純物ドープシリコンから成る下層膜１６ａ、及び、ノンドープシリコンから成る上層膜１６ｂを順次に堆積して、シリコン電極層１６を形成する工程と、シリコン基板１１上のメモリアレイ領域１０Ａ及びＮＭＯＳＦＥＴ領域１０Ｂ内のシリコン電極層１６にＮ型の不純物を注入する工程と、シリコン基板１１上のＰＭＯＳＦＥＴ領域１０Ｃ内のシリコン電極層１６にＰ型の不純物を注入する工程と、Ｎ型及びＰ型の不純物注入工程に後続してシリコン電極層１６を熱処理する工程とを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に第１導電型の不純物ドープシリコン層及びノンドープシリコン層を順次に堆積して、シリコン積層を形成する工程と、
前記半導体基板上の第１領域内のシリコン積層に第１導電型の不純物を注入する工程と、
前記半導体基板上の第２領域内のシリコン積層に第２導電型の不純物を注入する工程と、
前記第１導電型及び第２導電型の不純物注入工程に後続して前記シリコン積層を熱処理し、前記第１領域内のシリコン積層を第１導電型のシリコン層に、前記第２領域内のシリコン積層を第２導電型シリコン層に形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記シリコン積層を形成する工程に先立って、前記第１領域内の半導体基板上にトレンチを形成する工程を有し、前記不純物ドープシリコン層及びノンドープシリコン層は前記トレンチ内を含む半導体基板の表面に堆積され、前記ノンドープシリコン層の表面は実質的に平坦である、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記不純物ドープシリコン層の厚みが、前記トレンチの最小幅の１／２よりも大きい、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記熱処理する工程に先だって又は後続して、前記シリコン積層の上に金属層を堆積する工程を更に有する、請求項１〜３の何れか一に記載の半導体装置の製造方法。
【請求項５】
前記シリコン積層及び金属層をパターニングして、ＭＯＳＦＥＴのゲート電極に加工する工程を更に有する、請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、半導体基板上に溝型ＭＯＳＦＥＴを有する半導体装置の製造に好適な半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）は、メモリセルがアレイ状に配設されたメモリアレイ領域と、メモリアレイ領域の周辺に配設されると共に、各メモリセルを駆動する周辺回路が配設された周辺回路領域とを備えている。メモリセルは、シリコン基板の表面部分に形成されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、このＭＯＳＦＥＴに接続されたキャパシタとから構成され、ＭＯＳＦＥＴを介してキャパシタに電荷を蓄積することによって、情報の記憶が行われる。キャパシタに蓄積された電荷は、ＭＯＳＦＥＴの接合リーク電流により、時間の経過に伴って減少する。従って、蓄積された電荷を読出し可能な時間内に、その電荷を読み出すと共に蓄積し直すリフレッシュ動作を行っている。
【０００３】
ＤＲＡＭでは、特に携帯式の電子機器への搭載に際しては、消費電力を少なくして電子機器のバッテリ駆動時間を確保する要請が強い。この目的のためには、装置の電源電圧を下げると共に、ＤＲＡＭのメモリセルの電荷保持能力を向上させて、多くの電力を必要とするリフレッシュ動作の周期を長くすることが望ましい。
【０００４】
メモリセルの電荷保持能力を向上する方法の一つとして、非特許文献１は、溝型ＭＯＳＦＥＴ（ＲＣＡＴ：Recessed Channel Array Transistor）を提案している。溝型ＭＯＳＦＥＴは、ゲート電極を構成するシリコン層（シリコン電極層）が、シリコン基板の表面部分に形成されたトレンチに収容される特徴を有している。
【０００５】
溝型ＭＯＳＦＥＴでは、トレンチの表面に沿って略Ｕ字状のチャネルが形成されるので、近年の配線ピッチの小さな半導体装置であってもチャネル長を確保できる。溝型ＭＯＳＦＥＴでは、プレーナ型ＭＯＳＦＥＴに比して、所要のしきい値電圧を得るための不純物濃度を低くできるので、ＰＮ接合部における電界強度を低減して、接合リーク電流を抑制し、メモリセルの電荷保持能力を向上させることが出来る。
【０００６】
溝型ＭＯＳＦＥＴの製造に際しては、シリコン基板の表面部分にトレンチを形成した後、トレンチ内部を含むシリコン基板上にシリコン電極層を堆積する。イオン注入によってシリコン電極層に不純物を注入した後、シリコン電極層をゲート電極形状にパターニングする。更に、熱処理によってシリコン電極層に注入した不純物を拡散、活性化させ、導電性を有するゲート電極に形成する。
【０００７】
一方、周辺回路領域に配設されるＭＯＳＦＥＴは、メモリセルのＭＯＳＦＥＴと異なり、チャネル長を短くして高速動作を確保することが好ましく、プレーナ型ＭＯＳＦＥＴが採用される。溝型ＭＯＳＦＥＴ及びその製造方法については、例えば非特許文献１に記載されている。
【非特許文献１】Symposium on VLSI Technology, p.11-12, 2003
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、ＤＲＡＭの製造に際しては、スループットを向上させるために、メモリアレイ領域のシリコン電極層へのイオン注入と、周辺回路領域のシリコン電極層であって、メモリアレイ領域のシリコン電極層と同じ導電型を有する層へのイオン注入とを一つの工程で行うことが望ましい。
【０００９】
ところが、上記製造方法では、イオン注入の加速エネルギーが周辺回路領域のシリコン電極層の厚みに合わせて小さく設定されるので、熱処理条件の制約と相まって、図５、６に示すように、メモリアレイ領域１０Ａでは、注入した不純物をトレンチ１４の底部付近まで充分に拡散させることが出来ない問題がある。図５中、記号Ｐはシリコン電極層１６に導入された不純物がリンである旨を示し、表示したＰの数によってリンの濃度を示している。図６は、図５のVI−VI線に沿った断面におけるリンの濃度プロファイルを示している。
【００１０】
トレンチ１４の底部付近でシリコン電極層１６中の不純物濃度が不足すると、ＭＯＳＦＥＴの動作に際して上記底部付近でシリコン電極層１６が空乏化することによって、ＭＯＳＦＥＴのオン電流が低下し、ＤＲＡＭの動作速度が低下する。
【００１１】
上記トレンチ１４の底部付近での不純物濃度の不足を抑制するために、シリコン電極層１６の堆積に際して、in-situでシリコン電極層１６内に一方の導電型の不純物を導入する方法も考えられる。この方法では、例えばＮ型のシリコン電極層１６を堆積した場合には、ＰＭＯＳＦＥＴを形成するＰＭＯＳＦＥＴ領域に対して、Ｐ型不純物をイオン注入し、導電型をＰ型に反転させる工程が必要である。
【００１２】
しかし、導電型の反転に際しては、シリコン電極層１６の空乏化を防止するために、シリコン電極層１６に既に導入されたＮ型不純物の総原子数を充分に上回る総原子数のＰ型不純物を注入する必要がある。この場合、多量のＰ型不純物がシリコン電極層１６に導入されることによって、図７の符号３３に示すように、シリコン電極層１６中のＰ型不純物がシリコン基板１１内へ拡散する問題が生じる。シリコン電極層１６中の不純物がシリコン基板１１内へ拡散すると、ＭＯＳＦＥＴのしきい値電圧が変動する。同図中、記号Ｐ、Ｂは、リン、ホウ素をそれぞれ示している。
【００１３】
本発明は、上記に鑑み、半導体基板上に溝型ＭＯＳＦＥＴを有する半導体装置の製造に好適な半導体装置の製造方法であって、シリコン電極層から半導体基板内への不純物の拡散を抑制しつつ、トレンチの底部付近におけるシリコン電極層の不純物濃度の低下を抑制可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板上に第１導電型の不純物ドープシリコン層及びノンドープシリコン層を順次に堆積して、シリコン積層を形成する工程と、
前記半導体基板上の第１領域内のシリコン積層に第１導電型の不純物を注入する工程と、
前記半導体基板上の第２領域内のシリコン積層に第２導電型の不純物を注入する工程と、
前記第１導電型及び第２導電型の不純物注入工程に後続して前記シリコン積層を熱処理し、前記第１領域内のシリコン積層を第１導電型のシリコン層に、前記第２領域内のシリコン積層を第２導電型シリコン層に形成する工程とを有することを特徴とする。
【発明の効果】
【００１５】
本発明によれば、シリコン積層の下部を第１導電型の不純物ドープシリコン層で堆積するので、シリコン積層の底部付近における、不純物濃度の低下を抑制できる。また、第１導電型の不純物ドープシリコン層上にノンドープシリコン層を堆積するので、第２領域では、第２導電型のシリコン積層に含まれる第１導電型の不純物の総原子数を制限できる。従って、第２領域でシリコン積層の導電型の反転に必要な第２導電型の不純物の総原子数を適度な範囲に制限できるので、第２領域において、シリコン積層の空乏化を抑制しつつも、第２導電型の不純物のシリコン基板内への拡散を抑制できる。
【００１６】
本発明では、不純物ドープシリコン層の堆積及びノンドープシリコン層の堆積は、連続して行ってもよく、或いは、別個に行ってもよい。また、第１導電型はＮ型であってもよく、或いは、Ｐ型であってもよい。Ｎ型不純物には、例えばリン、ヒ素、又は、ガリウムを用いてもよく、Ｐ型不純物には、例えばホウ素、又は、インジウムを用いてもよい。ホウ素の注入に際しては、ＢＦ２を注入してもよい。
【００１７】
本発明では、前記シリコン積層を形成する工程に先立って、前記第１領域内の半導体基板上にトレンチを形成する工程を有し、前記不純物ドープシリコン層及びノンドープシリコン層は前記トレンチ内を含む半導体基板の表面に堆積され、前記ノンドープシリコン層の表面は実質的に平坦であってもよい。トレンチの底部付近が不純物ドープシリコン層で堆積されることによって、トレンチの底部付近における不純物濃度を向上できる。
【００１８】
不純物ドープシリコン層をトレンチ内に堆積する場合には、前記不純物ドープシリコン層の厚みが、前記トレンチの最小幅の１／２よりも大きいことが好ましい。不純物ドープシリコン層を充分な厚みで堆積することによって、トレンチの内部での不純物濃度の不足を抑制できる。
【００１９】
本発明の好適な態様では、前記熱処理する工程に先だって又は後続して、前記シリコン積層の上に金属層を堆積する工程を更に有する。電気抵抗の小さな金属層を堆積することによって、信号の伝達速度を向上できる。この場合、前記シリコン積層及び金属層をパターニングして、ＭＯＳＦＥＴのゲート電極に加工する工程を更に有してもよい。
【発明を実施するための最良の形態】
【００２０】
以下に、図面を参照し、本発明の実施形態を詳細に説明する。図１、２は、本発明の一実施形態に係る半導体装置の製造方法について、各製造段階を順次に示す断面図である。シリコン基板１１上には、メモリセルがアレイ状に配設されるメモリアレイ領域１０Ａと、メモリアレイ領域１０Ａの周辺に配設されると共に、メモリセルを駆動する周辺回路が配設される周辺回路領域とが設定されている。同図中、メモリアレイ領域１０Ａでは、ソース拡散層を共有する２つのメモリセルが形成される領域を、周辺回路領域では、ＣＭＯＳＦＥＴのうちのＮＭＯＳＦＥＴが配設されるＮＭＯＳＦＥＴ領域１０Ｂ、及び、ＰＭＯＳＦＥＴが配設されるＰＭＯＳＦＥＴ領域１０Ｃをそれぞれ示している。
【００２１】
先ず、公知の方法で、シリコン基板１１の表面部分にＳＴＩ（Shallow Trench Isolation）型の素子分離構造１２を形成し、ＭＯＳＦＥＴが形成される素子形成領域を区画する。次いで、公知のイオン注入技術を用いて、各素子形成領域に不純物を注入し、ウェル１３を形成する。ウェル１３の不純物濃度を調節することによって、ＭＯＳＦＥＴのしきい値電圧を制御できる。
【００２２】
引き続き、公知のドライエッチング技術を用いて、メモリアレイ領域１０Ａのシリコン基板１１をエッチングし、１５０ｎｍ程度の深さを有するトレンチ１４を形成する。トレンチ１４の幅は設計ルールに依存するが、本実施形態では例えば６０ｎｍに設定する。次いで、公知の酸化技術等を用いて、６ｎｍ程度の厚みを有するゲート絶縁膜１５を形成する。
【００２３】
引き続き、ＣＶＤ（Chemical Vapor Deposition）法を用いて、シリコン電極層の下層膜１６ａを例えば３０ｎｍの厚みで堆積し、トレンチ１４を完全に埋め込む（図１（ａ））。下層膜１６ａの堆積に際しては、in-situで高濃度のＮ型不純物を導入する。Ｎ型不純物として、例えばリンを導入する。次いで、下層膜１６ａ上に、ＣＶＤ法を用いて、シリコン電極層の上層膜１６ｂを例えば４０ｎｍの厚みで堆積する。これによって、シリコン基板１１表面から見た厚みが７０ｎｍで、且つ、表面が略平坦なシリコン電極層１６を形成する（図１（ｂ））。上層膜１６ｂの堆積に際しては、不純物を導入しない。
【００２４】
下層膜１６ａ及び上層膜１６ｂの堆積に際しては、同じ炉内で連続的に行ってもよく、或いは、下層膜１６ａの堆積後にウエハを一旦出炉させて、同一又は別の炉内で上層膜１６ｂを堆積してもよい。本実施形態では、シリコン電極層１６の堆積に際してポリシリコンを堆積するが、アモルファスシリコンを堆積してもよい。
【００２５】
次いで、公知のリソグラフィ技術及びイオン注入技術を用いて、図１（ｃ）の符号３１に示すように、メモリアレイ領域１０Ａ及びＮＭＯＳＦＥＴ領域１０Ｂのシリコン電極層１６に、Ｎ型不純物としてリンを注入する。注入するＮ型不純物の濃度は、例えば５×１０１５ｃｍ−２とする。Ｎ型不純物の注入に際しては、ＮＭＯＳＦＥＴ領域１０Ｂにおいて、シリコン電極層１６に注入されたＮ型不純物がシリコン基板１１のチャネルに到達しないように、加速エネルギーを設定する。Ｎ型不純物がリンで、シリコン電極層１６の厚みが７０ｎｍである場合には、加速エネルギーは１０ｋｅＶ以下が望ましい。なお、リンに代えてヒ素を注入してもよい。
【００２６】
引き続き、公知のリソグラフィ技術及びイオン注入技術を用い、図２（ｄ）の符号３２に示すように、ＰＭＯＳＦＥＴ領域１０Ｃのシリコン電極層１６に、Ｐ型不純物としてホウ素を注入する。注入するＰ型不純物の濃度は、注入するＰ型不純物の総原子数が、ＰＭＯＳＦＥＴ領域１０Ｃのシリコン電極層の下層膜１６ａに導入されたＮ型不純物の総原子数を充分に上回る濃度とし、例えば２×１０１５ｃｍ−２とする。Ｐ型不純物の注入に際しては、ＰＭＯＳＦＥＴ領域１０Ｃにおいて、シリコン電極層１６に注入されたＰ型不純物がシリコン基板１１のチャネルに到達しないように、加速エネルギーを設定する。Ｐ型不純物がホウ素で、シリコン電極層１６の厚みが７０ｎｍである場合には、加速エネルギーは５ｋｅＶ以下が望ましい。なお、ホウ素に代えてＢＦ２やインジウムを注入してもよい。
【００２７】
次いで、シリコン電極層１６上に例えばタングステン層１７を堆積する。タングステン層１７上に例えば窒化シリコン層を堆積した後、公知のリソグラフィ技術及びドライエッチング技術を用いて、この窒化シリコン層をパターンニングし、電極保護膜１８に形成する。引き続き、電極保護膜１８をハードマスクとして用いて、タングステン層１７、シリコン電極層１６、及び、ゲート絶縁膜１５をゲート電極１９の形状にパターニングする。
【００２８】
次いで、公知のリソグラフィ技術及びイオン注入技術を用いて、メモリアレイ領域１０Ａ及びＮＭＯＳＦＥＴ領域１０Ｂで、電極保護膜１８から露出するシリコン基板１１の表面付近にＮ型不純物を注入する。引き続き、ＰＭＯＳＦＥＴ領域１０Ｃで、電極保護膜１８から露出するシリコン基板１１の表面付近にＰ型不純物を注入する。更に、熱処理によって、シリコン電極層１６又はシリコン基板１１の表面付近に注入した不純物を拡散させる。シリコン基板１１の表面付近では、シリコン基板１１の表面付近に注入された不純物が熱処理工程で拡散し、ソース・ドレイン拡散層２０が形成される。
【００２９】
メモリアレイ領域１０Ａ及びＮＭＯＳＦＥＴ領域１０Ｂのシリコン電極層１６では、注入されたＮ型不純物が熱処理工程で拡散する。これによって、図３（ａ）、（ｂ）に示すように、上層膜１６ｂを含めて、略一様なＮ型不純物の濃度を有するシリコン電極層１６が形成される。図３（ａ）は、メモリアレイ領域１０Ａの一部を、図３（ｂ）は、ＮＭＯＳＦＥＴ領域１０Ｂの一部をそれぞれ示し、記号Ｐはリンを、その表示数がリンの濃度を示している。
【００３０】
ＰＭＯＳＦＥＴ領域１０Ｃのシリコン電極層１６では、下層膜１６ａにＮ型不純物が導入されているものの、下層膜１６ａに導入されたＮ型不純物の総原子数を充分に上回る総原子数のＰ型不純物が注入されている。従って、注入されたＰ型不純物が熱処理工程で拡散することによって、図４に示すように、下層膜１６ａを含めて全体としてＰ型に形成される。本実施形態では、ＰＭＯＳＦＥＴ領域１０Ｃにおいてシリコン電極層１６に注入するＰ型不純物の総原子数が適度な範囲に制限されているので、同図に示すように、シリコン電極層１６内のＰ型不純物がシリコン基板１１内へ拡散することが抑制される。同図は、ＰＭＯＳＦＥＴ領域１０Ｃの一部を示し、記号Ｐ、Ｂはリン、ホウ素をそれぞれ示している。
【００３１】
シリコン電極層１６は、熱処理によって再結晶化する。これによって、下層が不純物ドープ・ポリシリコンからなるシリコン電極層１６で、上層がタングステン層１７で構成される、ポリメタル構造のゲート電極１９が形成される。ゲート電極１９と、その両脇のシリコン基板１１の表面部分に形成されたソース・ドレイン拡散層２０とがＭＯＳＦＥＴを構成する。メモリアレイ領域１０Ａでは、シリコン電極層１６がトレンチ１４内に収容された溝型ＭＯＳＦＥＴが、周辺回路領域では、シリコン電極層１６が略平らなシリコン基板１１上に形成されたプレーナ型ＭＯＳＦＥＴが形成される（図２（ｅ））。
【００３２】
更に、ゲート電極１９の側壁を覆う側壁保護膜を形成した後、電極保護膜１８及び側壁保護膜を覆ってシリコン基板１１上に層間絶縁膜を堆積する。層間絶縁膜及びゲート絶縁膜１５を貫通して、ソース・ドレイン拡散層２０に接続するプラグを形成した後、層間絶縁膜上にプラグに接続する上層配線やキャパシタを形成する。これらの工程を経ることによって、半導体装置を製造できる。
【００３３】
本実施形態の製造方法によれば、シリコン電極層の下層膜１６ａの堆積に際して、Ｎ型不純物をin-situで導入することによって、トレンチ１４の底部付近におけるシリコン電極層１６の不純物濃度の低下を抑制できる。また、ＮＭＯＳＦＥＴ領域１０Ｂにおいても同様に、シリコン電極層１６の底部付近の不純物濃度の低下を抑制できる。従って、シリコン電極層１６の空乏化を抑制し、ＭＯＳＦＥＴのオン電流低下を抑制できる。
【００３４】
また、シリコン電極層の下層膜１６ａ上に不純物を導入しない上層膜１６ｂを堆積することによって、ＰＭＯＳＦＥＴ領域１０Ｃにおいて、シリコン電極層１６中に含まれるＮ型不純物の総原子数を低減し、これによって、シリコン電極層１６に注入するＰ型不純物の総原子数を減らすことが出来る。従って、ＰＭＯＳＦＥＴ領域１０Ｃのシリコン電極層１６の空乏化を抑制しつつも、シリコン電極層１６中のＰ型不純物がシリコン基板１１内へ拡散することを抑制し、しきい値電圧の変動を抑制できる。
【００３５】
なお、上記実施形態では、シリコン電極層１６に導入するＮ型不純物としてリンを用いたが、ヒ素やガリウム等を用いても同様の効果を得ることが出来る。また、ＰＭＯＳＦＥＴ領域１０Ｃのシリコン電極層１６に注入するＰ型不純物をホウ素としたが、ＢＦ２やインジウム等を注入することも出来る。更に、メモリアレイ領域１０Ａのシリコン電極層１６の導電型をＰ型とし、上記製造方法における不純物の導電型を逆にしても同様の効果を得ることが出来る。
【００３６】
ところで、従来の半導体装置では、上記実施形態とは異なり、周辺回路領域のＰＭＯＳＦＥＴにおけるシリコン電極層１６をＮ型にすると共に、シリコン基板１１表面よりやや下方にチャネルを形成した埋込みチャネル型が採用されていた。しかし、このＰＭＯＳＦＥＴでは、シリコン基板１１とシリコン電極層１６との間の仕事関数差によって、しきい値電圧を充分に低減できない問題があった。埋込みチャネル型のＰＭＯＳＦＥＴにおけるしきい値電圧は、例えば〜０．７Ｖである。
【００３７】
上記に対して、本実施形態の半導体装置では、周辺回路領域のＰＭＯＳＦＥＴにおけるシリコン電極層１６をＰ型にすると共に、シリコン基板１１の直下にチャネルを形成した表面チャネル型を採用することによって、上記仕事関数差を低減し、しきい値電圧を０．３Ｖ程度に下げることが出来る。ＰＭＯＳＦＥＴのシリコン電極層１６をＰ型に、ＮＭＯＳＦＥＴのシリコン電極層１６をＮ型にしたトランジスタ構造はＰＮデュアルゲート構造と、また、その製造プロセスはＰＮデュアルゲートプロセスと呼ばれ、最新のロジック半導体装置等で採用されている。
【００３８】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置の製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施した半導体装置の製造方法も、本発明の範囲に含まれる。
【図面の簡単な説明】
【００３９】
【図１】図１（ａ）〜（ｃ）は、本発明の一実施形態に係る半導体装置の製造方法について、各製造段階を順次に示す断面図である。
【図２】図２（ｄ）、（ｅ）は、図１に後続する各製造段階を順次に示す断面図である。
【図３】図３（ａ）、（ｂ）は、メモリアレイ領域の一部及びＮＭＯＳＦＥＴ領域の一部をそれぞれ拡大して示す断面図である。
【図４】ＰＭＯＳＦＥＴ領域の一部を拡大して示す断面図である。
【図５】従来の半導体装置の製造方法について、図３（ａ）に相当する製造段階の断面を示す断面図である。
【図６】図５のVI−VI線に沿った不純物の濃度プロファイルを示すグラフである。
【図７】従来の半導体装置の製造方法について、図４に相当する製造段階の断面を示す断面図である。
【符号の説明】
【００４０】
１０Ａ：メモリアレイ領域
１０Ｂ：周辺回路領域のＮＭＯＳＦＥＴ領域
１０Ｃ：周辺回路領域のＰＭＯＳＦＥＴ領域
１１：シリコン基板
１２：素子分離構造
１３：ウェル
１４：トレンチ
１５：ゲート絶縁膜
１６：シリコン電極層
１６ａ：シリコン電極層の下層膜
１６ｂ：シリコン電極層の上層膜
１７：タングステン層
１８：電極保護膜
１９：ゲート電極
２０：ソース・ドレイン拡散層
３１：Ｎ型不純物
３２：Ｐ型不純物
３３：シリコン基板へ拡散したＰ型不純物
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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