(57)【要約】【課題】回路規模を大きくせずに高分解能のＡ／Ｄ変換器を実現することである。【解決手段】サンプルホールド回路１３は、基準信号Ｖｒｅｆを一定のクロックでサンプリングして階段状に振幅が変化する信号を保持する。第１の比較器１５は、測定対象信号と階段状の信号の振幅を比較する。ＴＤＣ回路１９は、測定対象信号の振幅が階段状の信号の振幅と等しくなるタイミングを基準にして、測定対象信号の振幅が基準信号の振幅と等しくなるまでの時間Δｔを計測する。階段状の信号の振幅と基準信号の振幅と時間Δｔからアナログの測定対象信号の振幅のデジタル値を算出する。【選択図】      図１
2008187537.tif 000002
【特許請求の範囲】
【請求項１】
振幅が階段状に変化する信号を出力する信号出力回路と、
アナログの測定対象信号の振幅と階段状の前記信号の振幅を比較する第１の比較器と、
前記測定対象信号の振幅と基準信号の振幅を比較する第２の比較器と、
前記測定対象信号の振幅が階段状の前記信号の振幅と一致したタイミングを基準にして前記測定対象信号の振幅が前記基準信号の振幅と一致するまでの時間Δｔを計測する計測回路と、
前記測定対象信号と階段状の前記信号の振幅が一致したときの階段状の前記信号の振幅に対応する第１のデジタル値を取得すると共に、前記時間Δｔに基づいて前記基準信号の振幅に対応する第２のデジタル値を算出し、前記第１のデジタル値と前記第２のデジタル値に基づいて前記測定対象信号の振幅をデジタル値に変換する演算回路とを備えるＡ／Ｄ変換器。
【請求項２】
基準信号を一定のサンプリング間隔でサンプリングして得られる振幅が階段状に変化する信号の振幅を保持する保持回路と、
アナログの測定対象信号の振幅と階段状の前記信号の振幅を比較する第１の比較器と、
前記測定対象信号の振幅と前記基準信号の振幅を比較する第２の比較器と、
前記測定対象信号の振幅が階段状の前記信号の振幅と一致したタイミングを基準として、前記測定対象信号の振幅が前記基準信号の振幅と一致するまでの時間Δｔを計測する計測回路と、
前記測定対象信号の振幅が階段状の前記信号の振幅と一致したときの階段状の前記信号の振幅に対応する第１のデジタル値を取得すると共に、前記時間Δｔに基づいて前記基準信号の振幅に対応する第２のデジタル値を算出し、前記第１のデジタル値と前記第２のデジタル値に基づいて前記測定対象信号の振幅をデジタル値に変換する演算回路とを備えるＡ／Ｄ変換器。
【請求項３】
前記演算回路は、前記基準信号の微分係数と前記時間Δｔに基づいて前記第２のデジタル値を算出する請求項１または２記載のＡ／Ｄ変換器。
【請求項４】
階段状の前記信号の各振幅に対応する第１のデジタル値を予め記憶しておく記憶回路を有し、
前記演算回路は、前記測定対象信号と階段状の前記信号の振幅が一致したときの前記振幅に対応する第１のデジタル値を前記記憶回路から取得する請求項１または２記載のＡ／Ｄ変換器。
【請求項５】
前記計測回路は、縦続接続された、同一の遅延特性を有する複数のバッファまたはインバータと、前記複数のバッファまたはインバータの出力にそれぞれ入力が接続され、クロック端子に前記第２の比較器の出力信号が供給される複数のＤフリップフロップ回路とからなる請求項１または２記載のＡ／Ｄ変換器。
【請求項６】
前記基準信号は正弦波または余弦波の絶対値の信号である請求項１または２記載のＡ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＴＤＣ回路を用いたＡ／Ｄ変換器に関する。
【背景技術】
【０００２】
Ａ／Ｄ変換器としてパイプライン型Ａ／Ｄ変換器や並列型（フラッシュ型）Ａ／Ｄ変換器が知られている。パイプライン型Ａ／Ｄ変換器は、比較器を縦続接続して構成される。パイプライン型Ａ／Ｄ変換器は比較器が縦続接続されるので、高精度のＡ／Ｄ変換器を実現するためには、ノイズ特性や優れた周波数特性を有する高性能の演算増幅器を使用する必要がある。また、フラッシュ型Ａ／Ｄ変換器は、抵抗が並列に接続された回路構成となるために有効Bit数を増やすと消費電力が大きくなるという欠点がある。
【０００３】
特許文献１には、ＴＤＣ（Time to Digital Converter）回路を複数系統用いて、ＴＤＣ方式によるデータ収集と、ＡＤＣ方式によるデータ収集とを切り換え可能にすることが記載されている。
【０００４】
特許文献２には、上位ビット用ラッチ回路と下位ビット用ラッチ回路を設け、低クロック周波数で、高速かつ高分解能なＡ／Ｄ変換器を実現することが記載されている。
特許文献３には、アナログ信号の振幅と複数の基準信号の振幅を比較し、アナログ信号の振幅が各基準信号の振幅と等しいときにタイムスタンプを生成し、Ａ／Ｄ変換を行うことが記載されている。
【０００５】
特許文献４には、標本化したアナログ信号と基準信号を比較し、標本化した信号が所定の条件を満たす時点までの時間間隔を計測し、その時間間隔と基準信号からアナログ信号の振幅をデジタル値に変換することが記載されている。
【０００６】
上述したようにパイプライン型Ａ／Ｄ変換器は高性能の演算増幅器を必要とし、フラッシュ型Ａ／Ｄ変換器は消費電力が大きくなるという問題点があった。また、特許文献３及び４に記載されているＴＤＣ回路を用いるものは、Ａ／Ｄ変換の分解能分の精度で時間計測を行う必要があり、ＴＤＣ回路の回路構成が複雑になる。
【特許文献１】特開２００２−２４５９６３号公報
【特許文献２】特開１１−１６８３８３号公報
【特許文献３】特開２００３−１２４８１０号公報
【特許文献４】特開２００６−３０４２３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の課題は、回路規模を大きくせずに高分解能・低消費電力のＡ／Ｄ変換器を実現することである。
【課題を解決するための手段】
【０００８】
本発明のＡ／Ｄ変換器は、振幅が階段状に変化する信号を出力する信号出力回路と、アナログの測定対象信号の振幅と階段状の前記信号の振幅を比較する第１の比較器と、前記測定対象信号の振幅と基準信号の振幅を比較する第２の比較器と、前記測定対象信号の振幅が階段状の前記信号の振幅と一致したタイミングを基準にして前記測定対象信号の振幅が前記基準信号の振幅と一致するまでの時間Δｔを計測する計測回路と、前記測定対象信号と階段状の前記信号の振幅が一致したときの階段状の前記信号の振幅に対応する第１のデジタル値を取得すると共に、前記時間Δｔに基づいて前記基準信号の振幅に対応する第２のデジタル値を算出し、前記第１のデジタル値と前記第２のデジタル値に基づいて前記測定対象信号の振幅をデジタル値に変換する演算回路とを備える。
【０００９】
この発明によれば、回路規模を大きくせずに高分解能のＡ／Ｄ変換器を実現できる。
本発明のＡ／Ｄ変換器の他の態様は、基準信号を一定のサンプリング間隔でサンプリングして得られる振幅が階段状に変化する信号の振幅を保持する保持回路と、アナログの測定対象信号の振幅と階段状の前記信号の振幅を比較する第１の比較器と、前記測定対象信号の振幅と前記基準信号の振幅を比較する第２の比較器と、前記測定対象信号の振幅が階段状の前記信号の振幅と一致したタイミングを基準として、前記測定対象信号の振幅が前記基準信号の振幅と一致するまでの時間Δｔを計測する計測回路と、前記測定対象信号の振幅が階段状の前記信号の振幅と一致したときの階段状の前記信号の振幅に対応する第１のデジタル値を取得すると共に、前記時間Δｔに基づいて前記基準信号の振幅に対応する第２のデジタル値を算出し、前記第１のデジタル値と前記第２のデジタル値に基づいて前記測定対象信号の振幅をデジタル値に変換する演算回路とを備える。
【００１０】
この発明によれば、回路規模を大きくせずに高分解能のＡ／Ｄ変換器を実現できる。
上記の発明のＡ／Ｄ変換器において、前記演算回路は、前記基準信号の微分係数と前記時間Δｔに基づいて前記第２のデジタル値を算出する。
【００１１】
このように構成することで、時間Δｔと基準信号の微分係数から基準信号の振幅に対応する第２のデジタル値を算出することができる。
上記の発明のＡ／Ｄ変換器において、階段状の前記信号の各振幅に対応する第１のデジタル値を予め記憶しておく記憶回路を有し、前記演算回路は、前記測定対象信号と階段状の前記信号の振幅が一致したときの振幅に対応する第１のデジタル値を前記記憶回路から取得する。
【００１２】
このように構成することで、測定対象信号の信号と階段状の信号の振幅が一致したときの振幅に対応する第１のデジタル値を記憶回路から取得することができる。
上記の発明のＡ／Ｄ変換器において、前記計測回路は、縦続接続された、同一の遅延特性を有する複数のバッファまたはインバータと、前記複数のバッファまたはインバータの出力にそれぞれ入力が接続され、クロック端子に前記第２の比較器の出力信号が供給される複数のＤフリップフロップ回路とからなる。
【００１３】
このように構成することで、測定対象信号と階段状の信号の振幅が一致したタイミングを基準にして測定対象信号の振幅が基準信号の振幅と一致するまでの時間Δｔを計測することができる。この時間Δｔと、例えば、基準信号の微分係数から振幅のデジタル値を求めることができる。
【発明の効果】
【００１４】
本発明によれば、回路規模を大きくせずに高分解能のＡ／Ｄ変換器を実現できる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について図面を参照して説明する。図１は、実施の形態のＡ／Ｄ変換器１１の回路図である。このＡ／Ｄ変換器１１は、例えば、ＭＯＳトランジスタで構成される半導体集積回路上に形成される。
【００１６】
基準信号生成回路１２は、測定対象信号Ｓ（ｔ）より周波数が高い正弦波または余弦波の全波整流信号を生成する回路である。
図２は、基準信号生成回路１２の回路構成の一例を示す図である。基準信号生成回路１２は、リングオシレータ２１とバッファ回路２２とフィルタ２３と絶対値生成回路２４とからなる。
【００１７】
リングオシレータ２１は３個のインバータ２１ａ〜２１ｃからなり、測定対象信号ｓ（ｔ）のｋ（整数）倍の周波数の信号を生成する。バッファ回路２２は、４個（偶数個）のインバータ２２ａ〜２２ｄからなり、リングオシレータ２１で生成される信号の波形を成形する回路である。フィルタ回路２３は、バッファ回路２２の出力信号から目的とする周波数（リングオシレータ２１の発振周波数）以外の信号を除去する。絶対値生成回路２４は、フィルタ回路２３から出力される信号の全波整流信号を基準信号Ｖｒｅｆとして生成する。
【００１８】
図１に戻り、サンプルホールド回路（Ｓ／Ｈ）１３は、基準信号ＶｒｅｆをサンプルホールドクロックＳ／Ｈｃｌｏｃｋに同期したタイミングでサンプリングして各サンプリング時刻における振幅を保持する。基準信号Ｖｒｅｆは正弦波または余弦波の全波整流信号であり、サンプルホールド回路１３は、その基準信号Ｖｒｅｆを一定時間間隔でサンプリングすることで振幅が階段状に変化する信号を保持・生成する。サンプルホールド回路１３は、例えば、基準信号Ｖｒｅｆをサンプルホールドクロックに基づいて８ステップの振幅に分割して保持する回路である。サンプルホールド回路１３は、信号出力回路または保持回路に対応する。
【００１９】
第１の比較器１５は、測定対象信号Ｓ（ｔ）とサンプルホールド回路１３に保持された階段状の信号の振幅を比較して、測定対象信号Ｓ（ｔ）の振幅が階段状の信号の振幅と一致したとき、あるいは階段状の信号の振幅より大きいときハイレベルの信号を出力する。また、第１の比較器１５は、測定対象信号Ｓ（ｔ）の振幅が、階段状の信号の振幅より小さいときローレベルの信号を出力する。
【００２０】
第２の比較器１６は、測定対象信号Ｓ（ｔ）と基準信号Ｖｒｅｆの振幅を比較し、測定対象信号Ｓ（ｔ）の振幅が基準信号Ｖｒｅｆの振幅と等しくなったとき、あるいは測定対象信号Ｓ（ｔ）ｓの振幅が基準信号Ｖｒｅｆの振幅より大きくなったときハイレベルの信号を出力する。また、第２の比較器１６は、測定対象信号Ｓ（ｔ）の振幅が基準信号Ｖｒｅｆの振幅より小さいときローレベルの信号を出力する。
【００２１】
ＴＤＣ（Time to Digital Converter）回路（計測回路に対応する）１９は、縦続接続された複数のバッファ（またはインバータ）１７ａ〜１７ｎ+１と、各バッファ１７の出力がそれぞれ入力する複数のＤフリップフロップ１８ａ〜１８ｎからなる。
【００２２】
１段目のＤフリップフロップ１８ａの入力端子には、１段目のバッファ１７ａの出力信号ｄ１が入力し、２段目のＤフリップフロップ１８ｂの入力端子には、２段目のバッファ１７ｂの出力信号ｄ２が入力する。以下、同様に縦続接続された各バッファ１７ｃ〜１７ｎ+１の出力信号がそれぞれＤフリップフロップ１８ｃ〜１８ｎの入力端子に入力する。各Ｄフリップフロップ１８ａ〜１８ｎのクロック端子には第２の比較器１６の出力信号が供給されている。各Ｄフリップフロップ１８ａ〜１８ｎの出力は、Ａ／Ｄ変換のデジタル値の下位ビットを算出するためのデータとしてＤＳＰ１４に出力される。
【００２３】
測定対象信号Ｓ（ｔ）の振幅が、階段状の信号の任意のステップの振幅と一致したとき第１の比較器１５の出力信号がローレベルからハイレベルに変化する。第１の比較器１５の出力がハイレベルに変化し、１段分目のバッファ１７ａの入力がハイレベルになると、バッファ１７ａの遅延時間が経過した後、１段目のバッファ１７ａの出力がローレベルからハイレベルに変化する。１段目のバッファ１７ａの出力がハイレベルに変化すると、２段目のバッファ１７ｂの遅延時間経過後に２段目のバッファ１７ｂの出力がハイレベルに変化する。２段目のバッファ１７ｂの出力がハイレベルに変化すると、３段目のバッファ１７ｃの遅延時間経過後に３段目のバッファ１７ｃの出力がハイレベルに変化する。以下、各バッファの遅延時間経過後にそれぞれのバッファ１７ａ〜１７ｎ+１の出力がハイレベルに変化する。このとき、各Ｄフリップフロップ１８ａ〜１８ｎのクロック端子には第２の比較器１６の出力信号が供給されている。
【００２４】
従って、測定対象信号Ｓ（ｔ）の振幅が基準信号Ｖｒｅｆの振幅と等しくなり、第２の比較器１６の出力信号がハイレベルに変化するタイミングで、各Ｄフリップフロップ１８ａ〜１８ｎの入力信号がラッチされ、そのとき入力信号がハイレベルとなっているＤフリップフロップの出力がハイレベルとなる。
【００２５】
すなわち、測定対象信号Ｓ（ｔ）の振幅が階段状の信号の振幅と一致して第１の比較器１５の出力がハイレベルに変化した後、測定対象信号Ｓ（ｔ）の振幅が基準信号Ｖｒｅｆの振幅と一致して第２の比較器１６の出力がハイレベルとなったとき、そのハイレベルの信号に同期したタイミングで各Ｄフリップフロップ１８ａ〜１８ｎの入力信号がラッチされる。このとき、各Ｄフリップフロップ１８ａ〜１８ｎの出力は、測定対象信号Ｓ（ｔ）が階段状の信号の振幅と等しくなってから、測定対象信号Ｓ（ｔ）が基準信号Ｖｒｅｆの振幅と等しくまるまでの時間Δｔを示している。
【００２６】
よって、上記のＴＤＣ回路１９により、測定対象信号Ｓ（ｔ）の振幅が階段状の信号の振幅と等しくなるタイミングを基準にして、測定対象信号Ｓ（ｔ）の振幅が基準信号Ｖｒｅｆの振幅と等しくまでの時間Δｔを計測することができる。この時間Δｔは、バッファ１７ａ〜１７ｎ+１の遅延時間の精度で決まるので、バッファ１７ａ〜１７ｎ+１の１段当たりの遅延時間を小さくしてバッファの段数を増やせば時間精度を高くすることができる。
【００２７】
測定対象信号Ｓ（ｔ）の振幅が階段状の信号の任意のステップの振幅と等しくなったタイミングを基準して、測定対象信号が基準信号Ｖｒｅｆの振幅と等しくなるまでの時間Δｔを計測できれば、基準信号Ｖｒｅｆは既知であるので、時間Δｔの近傍の微分係数を基準信号Ｖｒｅｆから算出することができる。あるいは、任意時刻の微分計数を予め求めておくこともできる。そして、その微分係数と時間Δｔから、階段状の信号の任意のステップにおける基準信号Ｖｒｅｆの振幅を求めることができる。基準信号Ｖｒｅｆの振幅は、微分係数と時間Δｔとから予め算出することができるので、基準信号Ｖｒｅｆの振幅に対応するデジタル値を予めメモリ等に記憶しておくことで、階段状の信号の任意のステップにおける基準信号Ｖｒｅｆの振幅のデジタル値を求めることができる。
【００２８】
階段状の信号の各ステップの振幅のデジタル値と、各ステップにおける基準信号Ｖｒｅｆの振幅のデジタル値を予めメモリに記憶しておけば、測定対象信号Ｓ（ｔ）の振幅が階段状の信号の何ステップ目の振幅と等しくなったか、そのステップ（区間）において測定対象信号Ｓ（ｔ）の振幅と基準信号Ｖｒｅｆの振幅が等しくなるまでの時間Δｔが分かれば、測定対象信号Ｓ（ｔ）の振幅に対応するデジタル値の上位ビットと下位ビットを求めることができる。階段状の信号の各ステップの振幅のデジタル値の上位ビットは第１のデジタル値に対応し、各ステップにおける基準信号Ｖｒｅｆの振幅のデジタル値の下位ビットは、第２のデジタル値に対応する。
【００２９】
ＤＳＰ（digital signal processor）１４は、測定対象信号Ｓ（ｔ）の振幅のデジタル値の演算を行う演算回路であり、ＴＤＣ回路１９のＤフリップフロップ１８ａ〜１８ｎの出力に基づいて振幅のデジタル値の下位ビットの演算を行い、サンプルホールド回路１３に供給されるシフトクロック信号をカウンタ１４ａでカウントして測定対象信号Ｓ（ｔ）の振幅のデジタル値の上位ビットの演算を行う。
【００３０】
基準信号Ｖｒｅｆの波形は既知であるので、その基準信号Ｖｒｅｆをサンプルホールド回路１３でサンプルホールドしたときのサンプルホールドクロックのクロック数をカウントすれば、測定対象信号Ｓ（ｔ）の振幅が、階段状の信号の何ステップ目の振幅と等しくなったかを判定することができる。そして、階段状の信号の各ステップの高さ（振幅）は既知であるので、クロック数から、測定対象信号Ｓ（ｔ）と階段状の信号の振幅が等しくなったときの振幅を算出することができる。
【００３１】
従って、階段状の信号の各ステップの振幅のデジタル値をクロック数と対応付けて予めＤＳＰ１４のメモリ等に記憶しておくことで、カウンタ１４ａでカウントしたクロック数から、測定対象信号Ｓ（ｔ）の振幅のデジタル値をメモリから取得することができる。階段状の信号の各ステップの振幅のデジタル値は、測定対象信号Ｓ（ｔ）の振幅をＡ／Ｄ変換するときのデジタル値の上位ビットに該当する。
【００３２】
さらに、ＤＳＰ１４は、ＴＤＣ回路１９のＤフリップフロップ１８ａ〜１８ｎの出力の変化を検出することで、測定対象信号Ｓ（ｔ）が階段状の信号の任意のステップの振幅と等しくなったタイミングを基準にして、そのステップにおいて、測定対象信号Ｓ（ｔ）の振幅が基準信号Ｖｒｅｆの振幅と等しくなるまでの時間Δｔを算出することができる。基準信号Ｖｒｅｆの波形は既知であるので、時間Δｔを測定することができれば、基準信号Ｖｒｅｆのある振幅から時間Δｔ経過した点の基準信号Ｖｒｅｆの微分係数は演算により求めることができる。この微分係数と時間Δｔに基づいて基準信号Ｖｒｅｆの振幅のデジタル値の下位ビットを算出することができる。あるいは、微分係数を予めメモリに記憶しておき、メモリから読み出した微分係数と時間Δｔから振幅を算出し、その振幅に対応するデジタル値の下位ビットをメモリから取得するようにしても良い。
【００３３】
ここで、図３を参照して測定対象信号Ｓ（ｔ）の振幅をデジタル値に変換するときの回路動作を説明する。
測定対象信号Ｓ（ｔ）の振幅が、階段状の信号の３ステップ目の振幅と等しくなった後、基準信号Ｖｒｅｆの振幅と時刻ｔｓに等しくなった場合についての回路動作を説明する。
【００３４】
図３に示す階段状の信号の振幅は、基準信号Ｖｒｅｆをサンプルホールド回路１３でサンプルホールドした信号の振幅である。
測定対象信号Ｓ（ｔ）の振幅が、時刻ｔ１において階段状の信号の３ステップ目（Ｎ＝３）の振幅と等しくなったとすると、そのとき第１の比較器１５の出力信号ｃｏｍｐ１が、ローレベルからハイレベルに変化する。そして、測定対象信号Ｓ（ｔ）の振幅が時刻ｔｓにおいて基準信号Ｖｒｅｆの振幅と等しくなると、そのとき第２の比較器１６の出力信号ｃｏｍｐ２がローレベルからハイレベルに変化する。
【００３５】
第１の比較器１５のハイレベルの出力信号ｃｏｍｐ１は、バッファ１７ａに入力しているので、各段のバッファ１７ａ〜１７ｎ+１の遅延時間を経過した後、それぞれのバッファ１７ａ〜１７ｎ+１の出力がハイレベルに変化する。そして、Ｄフリップフロップ１８ａ〜１８ｎのクロック端子には第２の比較器１６の出力信号ｃｏｍｐ２が供給されているので、第２の比較器１６の出力信号ｃｏｍｐ２の立ち上がりのタイミングで各Ｄフリップフロップ１８ａ〜１８ｎの入力信号がラッチされる。
【００３６】
ＤＳＰ１４は、測定対象信号Ｓ（ｔ）が階段状の信号の振幅と等しくなったことを、第１の比較器１５の出力信号ｃｏｍｐ１がハイレベルに変化することから検出することができる。そのときのサンプルホールドクロックのクロック数はカウンタ１４ａのカウント値から求めることができるので、測定対象信号Ｓ（ｔ）が階段状の信号の何ステップ目の振幅と等しくなったかを知ることができる。基準信号Ｖｒｅｆの波形とサンプルホールドクロックの周期は既知であるので、サンプルホールドクロックのクロック数が分かれば、基準信号Ｖｒｅｆの振幅から階段状の信号の任意のステップの振幅を求めることができる。ＤＳＰ１４は、階段状の信号の振幅に対応するデジタル値の上位ビットを予め算出してメモリに記憶しておいても良いし、階段状の信号の振幅が分かった時点で対応するデジタル値の上位ビットを算出しても良い。
【００３７】
ＤＳＰ１４は、さらに、Ｄフリップフロップ１８ａ〜１８ｎの内のどのＤフリップフロップの出力がハイレベルになっているかを検出することで、つまりバッファ１７ａ〜１７ｎの内の何個のバッファの出力がハイレベルに変化しているかを検出することで、第１の比較器１５の出力信号ｃｏｍｐ１がハイレベルに変化してから第２の比較器１６の出力信号ｃｏｍｐ２がハイレベルに変化するまでの時間Δｔを算出することができる。
【００３８】
すなわち、測定対象信号Ｓ（ｔ）の振幅が階段状の信号の振幅と等しくなったタイミングを基準にして、測定対象信号Ｓ（ｔ）の振幅が基準信号Ｖｒｅｆの振幅と等しくなるまでの時間Δｔを算出することができる。基準信号Ｖｒｅｆの波形は既知であるので任意時刻の微分係数は計算により求めることができる。あるいは、予め算出した微分係数をメモリ等に記憶しておいても良い。基準信号Ｖｒｅｆの微分係数が分かれば、その微分係数と時間Δｔから、測定対象信号Ｓ（ｔ）の振幅が基準信号Ｖｒｅｆの振幅と等しくなったとき（時刻ｔｓ）の振幅を求めることができる。ＤＳＰ１４は、基準信号Ｖｒｅｆのアナログの振幅に対応するデジタル値の下位ビットを予め算出してメモリに格納しておくことで、階段状の信号の各ステップの間の基準信号Ｖｒｅｆの振幅に対応するデジタル値の下位ビットをメモリから取得することができる。そして、アナログの測定対象信号Ｓ（ｔ）の振幅を取得したデジタル値の上位ビットと下位ビットを用いてデジタル値に変換することができる。
【００３９】
アナログ回路で構成されている部分は第１の比較器１５と第２の比較器１６のみで、その他の部分はデジタル回路で構成されている。待機時、デジタル回路はほとんど電力を消費しない。よって、上記のＡ／Ｄ変換器１１はパイプライン型・フラッシュ型と比較して消費電力が少ない。
【００４０】
図４（Ａ）は、カウンタ１４ａの値と階段状の信号の振幅のデジタル値の上位ビットｂ5、ｂ4、ｂ3を対応付けたテーブルを示す図である。このテーブルをＤＳＰ１４のメモリに記憶しておくことで、カウンタ値に対応する振幅のデジタル値の上位ビットを取得することができる。
【００４１】
図４（Ｂ）は、ＴＤＣ回路１９のＤフリップフロップ１８ａ〜１８ｎが８個の場合のそれぞれの出力信号Ｑ1〜Ｑ8と振幅のデジタル値の下位ビットｂ0、ｂ1、ｂ2を対応付けたテーブルを示す図である。このテーブルをＤＳＰ１４のメモリに記憶しておくことで、Ｄフリップフロップ１８ａ〜１８ｎの出力信号Ｑ1〜Ｑ8に応じた基準信号Ｖｒｅｆの振幅のデジタル値の下位ビットｂ0、ｂ1、ｂ2を取得することができる。
【００４２】
上述した実施の形態によれば、測定対象信号Ｓ（ｔ）と階段状の信号の振幅を比較して振幅のデジタル値の上位ビットを取得し、さらに、測定対象信号Ｓ（ｔ）と正弦波または余弦波の絶対値からなる基準信号Ｖｒｅｆの振幅を比較して振幅のデジタル値の下位ビットを算出することができる。これにより、回路規模を大きくせずに高分解能のＡ／Ｄ変換器を実現できる。
【００４３】
また、測定対象信号Ｓ（ｔ）と一致する階段状の信号の振幅に対応するデジタル値を上位ビット、ステップ間の基準信号Ｖｒｅｆの振幅に対応するデジタル値を下位ビットとして求めているので、ＴＤＣ回路の遅延時間の時間精度をＡ／Ｄ変換の分解能より粗く設定することができる。これによりＴＤＣ回路の構成を簡素にできる。
【００４４】
さらに、従来のアナログ信号の振幅と基準電圧を比較するＡ／Ｄ変換器では、電源電圧が変更されると、つまり信号の振幅の最大値が変化すると、それに応じて基準電圧の値を設計し直す必要があるが、実施の形態のＡ／Ｄ変換器では、２個の比較器で測定対象信号Ｓ（ｔ）と階段状の信号の各ステップの振幅と基準信号Ｖｒｅｆの振幅を比較してデジタル値に変換しているので、電源電圧が変更された場合、メモリに記憶されている各ステップの振幅とデジタル値を対応付けたデータを変更するだけで良い。従って、電源電圧が変更された場合でもハードウェア回路を変更せずに対応できる。
【００４５】
上述した実施の形態では、ＤＳＰ１４によりデジタル値の演算を行っているが、ＤＳＰ１４による演算に限らず、ＴＤＣ回路１９で計測される遅延時間から振幅のデジタル値を算出する専用の演算回路を設けても良い。
【００４６】
また、実施の形態では、基準信号をサンプルホールドして階段状の信号を生成しているが、基準信号とは別に、例えば直流電圧から階段状の振幅を有する信号を生成しても良い。あるいは、階段状の信号の振幅をメモリ等に記憶しておいて、メモリのデータを読み出しても良い。
【図面の簡単な説明】
【００４７】
【図１】実施の形態のＡ／Ｄ変換器の回路構成を示す図である。
【図２】基準信号生成回路の回路図である。
【図３】測定対象信号の振幅のデジタル値を算出動作の説明図である。
【図４】デジタル値の上位ビットと下位ビットの説明図である。
【符号の説明】
【００４８】
１１        Ａ／Ｄ変換器
１２        基準信号生成回路
１３        サンプルホールド回路
１４        ＤＳＰ
１５        第１の比較器
１６        第２の比較器
１７ａ〜１７ｎ+１    バッファ
１８ａ〜１８ｎ      Ｄフリップフロップ
１９        ＴＤＣ回路
【図１】
2008187537.tif 000003
【図２】
2008187537.tif 000004
【図３】
2008187537.tif 000005
【図４】
2008187537.tif 000006