(57)【要約】【課題】炭化珪素バルク基板を備えた半導体素子において、炭化珪素バルク基板の裏面側に設けられるオーミック電極のコンタクト抵抗を低減する。【解決手段】半導体素子７００は、主面１ｐおよび裏面１ｒを有する第１導電型の炭化珪素バルク基板１と、炭化珪素バルク基板１における裏面１ｒに形成され、炭化珪素バルク基板１よりも高い濃度で不純物を含む第１導電型の高濃度不純物エピタキシャル層３とを備える。【選択図】図５
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【特許請求の範囲】
【請求項１】
主面および裏面を有する第１導電型の炭化珪素バルク基板と、
前記炭化珪素バルク基板の裏面に形成され、前記炭化珪素バルク基板よりも高い濃度で不純物を含む第１導電型の高濃度不純物エピタキシャル層と
を備えた半導体素子。
【請求項２】
前記炭化珪素バルク基板の主面に形成され、前記炭化珪素バルク基板よりも低い濃度で不純物を含む第１導電型の低濃度不純物エピタキシャル層をさらに備えた請求項１に記載の半導体素子。
【請求項３】
前記炭化珪素バルク基板の主面に設けられた上部電極と、
前記高濃度不純物エピタキシャル層を介して前記炭化珪素バルク基板に電気的に接続された下部電極と
をさらに備えた請求項１または２に記載の半導体素子。
【請求項４】
前記高濃度不純物エピタキシャル層における不純物濃度は１×１０19ｃｍ-3以上である請求項１から３のいずれかに記載の半導体素子。
【請求項５】
前記高濃度不純物エピタキシャル層における不純物濃度は深さ方向に略一定である請求項１から４のいずれかに記載の半導体素子。
【請求項６】
前記炭化珪素バルク基板の裏面はカーボン面である請求項１から５のいずれかに記載の半導体素子。
【請求項７】
前記炭化珪素バルク基板の裏面はシリコン面である請求項１から５のいずれかに記載の半導体素子。
【請求項８】
前記半導体素子は縦型ＭＯＳＦＥＴである請求項１から７のいずれかに記載の半導体素子。
【請求項９】
前記半導体素子は縦型ＰＮダイオードである請求項１から７のいずれかに記載の半導体素子。
【請求項１０】
前記半導体素子は縦型ショットキーダイオードである請求項１から７のいずれかに記載の半導体素子。
【請求項１１】
第１導電型の炭化珪素バルク基板と、
前記炭化珪素バルク基板の第１面に形成され、前記炭化珪素バルク基板よりも高い濃度で不純物を含む第１導電型の高濃度不純物エピタキシャル層と
を備えた半導体基板。
【請求項１２】
前記炭化珪素バルク基板における前記第１面の反対側の第２面に設けられ、前記炭化珪素バルク基板よりも低い濃度で不純物を含む低濃度不純物エピタキシャル層をさらに備えた請求項１１に記載の半導体基板。
【請求項１３】
前記高濃度不純物エピタキシャル層の厚さは３００ｎｍ以上である請求項１１または１２に記載の半導体基板。
【請求項１４】
前記高濃度不純物エピタキシャル層における不純物濃度は１×１０19ｃｍ-3以上である請求項１１から１３のいずれかに記載の半導体基板。
【請求項１５】
前記高濃度不純物エピタキシャル層における不純物濃度は深さ方向に略一定である請求項１１から１４のいずれかに記載の半導体基板。
【請求項１６】
前記炭化珪素バルク基板における第１面はカーボン面である請求項１１から１５のいずれかに記載の半導体基板。
【請求項１７】
前記炭化珪素バルク基板における第１面はシリコン面である請求項１１から１５のいずれかに記載の半導体基板。
【請求項１８】
主面および裏面を有する第１導電型の炭化珪素バルク基板を備えた半導体素子の製造方法であって、
（ａ）前記炭化珪素バルク基板よりも低い濃度で不純物を含む第１導電型の低濃度不純物エピタキシャル層が主面に形成され、かつ、前記炭化珪素バルク基板よりも高い濃度で不純物を含む第１導電型の高濃度不純物エピタキシャル層が裏面に形成された炭化珪素バルク基板を用意する工程と、
（ｂ）前記炭化珪素バルク基板の裏面に、前記高濃度不純物エピタキシャル層に接する電極を形成する工程と
を包含する半導体素子の製造方法。
【請求項１９】
前記工程（ａ）は、
（ａ１）前記炭化珪素バルク基板の裏面に、前記高濃度不純物エピタキシャル層を形成する工程と、
（ａ２）前記炭化珪素バルク基板の主面に、前記低濃度不純物エピタキシャル層を形成する工程と
を含む請求項１８に記載の半導体素子の製造方法。
【請求項２０】
前記工程（ａ２）は、前記工程（ａ１）の後に行われる請求項１９に記載の半導体素子の製造方法。
【請求項２１】
前記工程（ａ）は、前記工程（ａ１）の前に、前記炭化珪素バルク基板の主面に保護膜を形成する工程、および、前記工程（ａ１）と前記工程（ａ２）との間に、前記炭化珪素バルク基板から前記保護膜を除去する工程をさらに含む請求項２０に記載の半導体素子の製造方法。
【請求項２２】
前記工程（ａ）は、前記工程（ａ１）と前記工程（ａ２）との間に、前記炭化珪素バルク基板の主面を平坦化する工程をさらに含む請求項２０に記載の半導体素子の製造方法。
【請求項２３】
第１導電型の炭化珪素バルク基板における第１面に、前記炭化珪素バルク基板よりも高い濃度で不純物を含む第１導電型の高濃度不純物エピタキシャル層を形成する工程
を包含する半導体基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子およびその製造方法に関する。
【背景技術】
【０００２】
耐圧が高く、大電流を流すことができる半導体素子（パワーデバイス）は、様々な分野で使用されている。従来は、シリコン（Ｓｉ）半導体を用いたＳｉパワーデバイスが主流であったが、近年、パワーデバイスの低損失化を目的として、炭化珪素（ＳｉＣ）半導体を用いたＳｉＣパワーデバイスの開発が進められている。「ＳｉＣ」半導体とは、シリコン（Ｓｉ）と炭素（Ｃ）とが１：１の成分比で結合してなる半導体を指し、一般に「Ｓｉ：Ｃ」で表わされるＣを微量（例えば数％以下）含んだＳｉ半導体とは、物理的、化学的性質の異なる材料である。
【０００３】
ＳｉＣ半導体は、Ｓｉ半導体に比べてバンドギャップの大きな半導体材料であり、また、Ｓｉ半導体よりも１桁高い絶縁破壊電界を有している。そのため、ＳｉＣ半導体を用いたＰＮ接合やショットキー接合において、ＳｉＣ半導体層に形成する空乏層を、Ｓｉ半導体を用いた接合における空乏層より薄くしても、逆耐圧を維持できる。従って、ＳｉＣ半導体を用いると、デバイスの厚さを小さくし、かつドーピング濃度を高くできるため、オン抵抗が低減され、高耐圧で低損失なパワーデバイスを実現できる。
【０００４】
ＳｉＣパワーデバイスは、低抵抗のＳｉＣバルク基板を用いて形成され、その多くは、電流がＳｉＣバルク基板に垂直な方向に流れる、いわゆる縦型構造を有している。
【０００５】
縦型ＰＮダイオードを例に説明すると、ＳｉＣバルク基板の主面上には、耐圧を維持するための高抵抗エピタキシャル層が形成され、この高抵抗エピタキシャル層の上にＰＮ接合およびオーミック電極が形成されている。一方、ＳｉＣバルク基板の裏面には裏面電極が形成されている。また、縦型ＭＯＳＦＥＴを例に説明すると、ＳｉＣバルク基板の主面上には、高抵抗エピタキシャル層が形成され、この高抵抗エピタキシャル層の上にチャネルを含むＭＯＳＦＥＴ部分およびソース電極が形成されている。一方、ＳｉＣバルク基板の裏面にはドレイン電極が形成されている。
【０００６】
なお、本明細書では、「ＳｉＣバルク基板」とは、改良レーリー（Ｌｅｌｙ）法や昇華法などにより作製された単結晶ＳｉＣを所定のサイズに切断・研磨して得られた単結晶基板を指す。また、上記の例を用いて説明すると、ＳｉＣバルク基板において、デバイスを構成する高抵抗エピタキシャル層、ＰＮ接合、チャネル領域、ソース電極などの素子構成要素が形成される側の面を「主面」、その反対側の面、すなわち基本的には電極のみが形成される側の面を「裏面」と称する。
【０００７】
縦型ＰＮダイオードや縦型ＭＯＳＦＥＴを例に説明したように、縦型構造のＳｉＣパワーデバイスでは、ＳｉＣバルク基板の主面側および裏面側に、それぞれ電極が設けられる。以下の説明では、パワーデバイスの機能にかかわらず、ＳｉＣバルク基板の主面側に設けられる電極を「上部電極」、裏面側に設けられる電極を「下部電極」と呼んで、両者を区別する。
【０００８】
このようなＳｉＣパワーデバイスの電力損失をさらに低減するためには、ＳｉＣパワーデバイスに電流を流した状態（オン状態）で、その電流通路に沿ったオン抵抗を小さく抑える必要がある。オン抵抗を抑える手段の１つとして、ＳｉＣバルク基板の裏面側に設けられる下部電極のコンタクト抵抗を小さくすることが考えられる。下部電極は、通常、ＳｉＣバルク基板の裏面に接触して設けられるが、ＳｉＣバルク基板の不純物濃度が低いために、下部電極とＳｉＣバルク基板裏面との間のコンタクト抵抗が大きくなってしまい、パワーデバイスの電力損失を増大させる要因の１つになっているからである。
【０００９】
ＳｉＣバルク基板の不純物濃度を高くすれば、ＳｉＣバルク基板裏面近傍の不純物濃度も高くなるので、上記コンタクト抵抗を低減することが可能になる。しかし、不純物濃度が高くなるほど、ＳｉＣバルク基板の結晶性が低下してしまい、ＳｉＣバルク基板上に形成される高抵抗エピタキシャル層により多くの欠陥が生じる。そのため、不純物濃度の高いＳｉＣバルク基板を用いてデバイスを作製すると、高抵抗エピタキシャル層に生じた欠陥に起因してリーク電流が増大し、高い特性が得られない。従って、市販されているＳｉＣバルク基板の不純物濃度は、５×１０18ｃｍ-3程度以下に抑えられている。
【００１０】
これに対し、本出願人による特許文献１は、ＳｉＣバルク基板の裏面に不純物イオンを注入することにより、ＳｉＣバルク基板裏面近傍の不純物濃度を高める技術を開示している。
【００１１】
図８（ａ）および（ｂ）は、特許文献１に開示された技術を説明するための工程断面図である。まず、図８（ａ）に示すように、ＳｉＣバルク基板１１１の裏面１１１ｒに不純物イオン１１３を注入した後、活性化アニールを行うことにより、不純物ドープ層１１２を形成する。次いで、図８（ｂ）に示すように、ＳｉＣバルク基板１１１の主面１１１ｐに、エピタキシャル成長により活性層１１４を形成する。この後、図示しないが、活性層１１４に拡散領域が形成される。また、活性層１１４の上には上部電極が設けられ、不純物ドープ層１１２の上には下部電極が設けられる。
【００１２】
上記技術によると、高い濃度で不純物を含む不純物ドープ層１１２を設けることにより、ＳｉＣバルク基板１１１の裏面１１１ｒの近傍における不純物濃度を高めることができるので、下部電極と炭化珪素バルク基板１１１の裏面１１１ｒとのコンタクト抵抗を低減できる。
【特許文献１】特開２００３−８６８１６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、本願発明者らが、特許文献１に開示された技術を検討したところ、以下のような２つの問題があることがわかった。
【００１４】
第１に、コンタクト抵抗をより確実に低減するためには、ＳｉＣバルク基板１１１に形成された不純物ドープ層１１２は十分な厚さ（例えば１μｍ以上）を有することが好ましいが、そのような厚さの不純物ドープ層１１２をイオン注入によって形成することは難しいという問題がある。第２に、イオン注入を用いて不純物ドープ層１１２を形成するために、不純物ドープ層１１２における不純物濃度は深さ方向に分布を有し、その結果、製品間でコンタクト抵抗にばらつきを生じるという問題がある。
【００１５】
まず、上記第１の問題について説明する。
【００１６】
不純物ドープ層１１２が形成されたＳｉＣバルク基板１１１を用いてデバイスを製造する際には、表面清浄化のための犠牲酸化によって、また、ＭＯＳＦＥＴを製造する場合にはゲート絶縁膜を形成するためのゲート酸化によって、不純物ドープ層１１２の表面部分が酸化されて熱酸化膜が形成される。このとき、不純物ドープ層１１２は、形成される熱酸化膜の厚さに応じて薄くなる。ＳｉＣの密度および熱酸化膜の密度から算出したところ、厚さｔの熱酸化膜が形成されると、不純物ドープ層１１２の厚さは０．４６×ｔ減少する。特に、ＳｉＣバルク基板１１１として４Ｈ−ＳｉＣあるいは６Ｈ−ＳｉＣ基板を用い、このような基板のＣ面に不純物ドープ層１１２を形成し、Ｓｉ面に活性層１１４を形成する場合には、Ｃ面における熱酸化のレートがＳｉ面における熱酸化のレートに比べて５〜１０倍高いことから、不純物ドープ層１１２には、より厚い酸化膜が形成され、これに伴って不純物ドープ層１１２の厚さは大きく減少する。例えば、活性層１１４の表面（Ｓｉ面）に厚さが数１０ｎｍの熱酸化膜を形成するとき、不純物ドープ層１１２の表面（Ｃ面）には厚さが数１００ｎｍの熱酸化膜が形成されてしまい、不純物ドープ層１１２の厚さは大きく目減りする。
【００１７】
さらに、ＳｉＣバルク基板１１１の裏面に下部電極を形成する際、良好なオーミック特性を得るためにＰｏｓｔ  Ｄｅｐｏｓｉｔｉｏｎ  Ａｎｎｅａｌｉｎｇ（ＰＤＡ）法を採用すると、不純物ドープ層１１２の厚さはさらに減少する。ＰＤＡ法を用いると、下部電極は、不純物ドープ層１１２の上にニッケルなどの導電体（厚さ：例えば数１０ｎｍ）を堆積させた後に、１０００℃程度のアニールを行うことによって形成できる。このアニールによってニッケルがシリサイド化され、不純物ドープ層１１２と導電体との界面にニッケルシリサイドが形成されるため、不純物ドープ層１１２と下部電極との間にオーミック接合が形成される。このとき、不純物ドープ層１１２における炭化珪素がシリサイド化のために消費されるので、不純物ドープ層１１２はさらに薄くなる。典型的には、不純物ドープ層１１２の厚さは、堆積したニッケルの厚さと略同じだけ目減りする。
【００１８】
縦型ＭＯＳＦＥＴを作製する工程を例に、より具体的に説明する。ＳｉＣバルク基板１１１のＳｉ面を主面１１１ｐとして用いる場合、ＳｉＣバルク基板１１１の主面１１１ｐに形成された活性層１１１４の表面（Ｓｉ面）に厚さが８０ｎｍのゲート酸化膜を形成すると、不純物ドープ層１１２の表面（Ｃ面）には、厚さが８００ｎｍの熱酸化膜が形成される。これにより、不純物ドープ層１１２の厚さは３７０ｎｍ程度減少する。また、前述したＰＤＡ法を用いて下部電極（ドレイン電極）を形成すると、不純物ドープ層１１２はさらに薄くなる。例えば、厚さが１００〜２００ｎｍのニッケルを不純物ドープ層１１２の上に堆積した後、１０００℃程度のアニールを行うことによりドレイン電極を形成すると、不純物ドープ層１１２の厚さは１００〜２００ｎｍ程度目減りする。従って、この例では、ゲート酸化膜およびドレイン電極の形成によって、不純物ドープ層１１２の厚さは、合わせて４７０ｎｍ〜５７０ｎｍ減少する。
【００１９】
よって、コンタクト抵抗を確実に低減するためには、イオン注入によって形成される不純物ドープ層１１２の厚さは、デバイス製造工程における減少分（目減り量）よりも十分大きいことが必要である。上述した縦型ＭＯＳＦＥＴの例では、不純物ドープ層１１２の厚さは、少なくとも６００ｎｍ以上、好ましくは１μｍ以上必要である。
【００２０】
しかしながら、このような厚さの不純物ドープ層１１２を、通常のイオン注入によって形成することは困難である。この理由を以下に説明する。
【００２１】
本願発明者らは、炭化珪素バルク基板に対して窒素イオン（Ｎ+）またはリンイオン（Ｐ+）を注入する際のそれぞれのイオンの飛程をシミュレーションによって求めたので、その結果を図９に示す。図９に示すグラフの横軸はイオン注入の際のイオンエネルギー、縦軸はイオンの注入深さを表わしている。通常、デバイスの製造工程で使用されるイオン注入設備の加速エネルギーは４００ｋｅＶ以下であるが、図９からわかるように、そのようなイオン注入設備を用いると、窒素イオンは６００ｎｍ、リンイオンは４００ｎｍよりも深い領域に注入できない。従って、窒素イオンを注入する場合には６００ｎｍ、リンイオンを注入する場合には４００ｎｍよりも厚い不純物ドープ層１１２を形成することができない。
【００２２】
一方、特許文献１では、ＭｅＶレベルの高エネルギーでイオン注入を行うことにより、厚さが例えば３μｍ程度の不純物ドープ層１１２を形成している。このような高エネルギー注入にはかなり大型の設備が必要であり、また、製造コストの増大を招くため、量産プロセスに適用することは難しい。
【００２３】
次に、上記第２の問題について説明する。
【００２４】
特許文献１の技術を用いてコンタクト抵抗を低減するためには、デバイス製造工程において厚さが目減りした後の不純物ドープ層１１２は、その表面近傍（すなわち、下部電極が形成される表面の近傍）で高い不純物濃度を有することが必要である。不純物ドープ層１１２における不純物濃度が深さ方向に一定であれば、デバイスの製造工程における目減り量にかかわらず、下部電極が形成される表面近傍の不純物濃度は一定となるので、コンタクト抵抗を確実に低減できる。しかしながら、イオン注入によって形成された不純物ドープ層１１２の不純物濃度プロファイルは概ねガウス分布に従う。そのため、上記目減り量を考慮して、不純物ドープ層１１２を形成する際に、その不純物濃度プロファイルがピークを有する深さを調整しておく必要がある。ところが、不純物ドープ層１１２の目減り量は、様々な要因によってばらつきやすく、また、デバイスの種類や製造方法によってもそれぞれ異なる。従って、不純物ドープ層１１２の目減り量によっては、不純物ドープ層１１２における下部電極が形成される表面において、所定の高い不純物濃度が得られないおそれがある。また、目減り量にばらつきが生じると、不純物ドープ層１１２における下部電極が形成される表面近傍の不純物濃度が大きくばらつき、その結果、コンタクト抵抗にばらつきが生じて、信頼性が低下するおそれもある。
【００２５】
図１０は、炭化珪素層に対して窒素イオンを５００ｋｅＶのエネルギーおよび１×１０14ｃｍ-2のドーズ量で注入したときの、深さ方向における窒素イオンの濃度プロファイルを示すグラフである。図１０に示すグラフの横軸は、炭化珪素層の表面からの深さ、縦軸は窒素イオンの濃度を表わしている。このグラフから、窒素イオンの濃度プロファイルは深さが６００ｎｍ近辺にピークを有し、深さが６００ｎｍから１００ｎｍずれると、窒素イオンの濃度は１桁も低下することがわかる。
【００２６】
上述した縦型ＭＯＳＦＥＴの製造工程では、不純物ドープ層１１２の厚さは、例えば４７０ｎｍ〜５７０ｎｍ程度目減りするが、この目減り量が約６００ｎｍであれば、目減りした後の不純物ドープ層１１２の表面近傍の不純物濃度がピーク値に近くなるので、不純物ドープ層１１２と下部電極との間のコンタクト抵抗を大幅に低減できる。これに対し、目減り量が１００ｎｍ程度ばらつくと、コンタクト抵抗を十分に低減できない可能性がある。
【００２７】
特許文献１では、不純物イオンの濃度プロファイルに起因するコンタクト抵抗のばらつきを抑えるために、加速エネルギーを変えながら複数回のイオン注入を行う、いわゆる多段注入を行うことが開示されている。しかしながら、高ドーズで多段注入を行うためには、注入プロセスが複雑になり、また注入プロセスに費やされる時間が大幅に増加するので、量産プロセスに適用することは難しい。さらに、多段注入を行っても、不純物イオンの濃度プロファイルは深さ方向に完全に均一ではなく、各イオン注入に対応した複数のピークを有するので、濃度プロファイルに起因するコンタクト抵抗のばらつきを完全に抑えることは困難である。
【００２８】
このように、従来技術では、量産化に適したプロセスによって、ＳｉＣバルク基板１１１の裏面１１１ｒに設けられる電極とＳｉＣバルク基板１１１とのコンタクト抵抗を低減することは困難であった。
【００２９】
本発明は、上記従来の問題点に鑑みてなされたものであり、その目的は、ＳｉＣバルク基板を備えた半導体素子において、ＳｉＣバルク基板の裏面側に設けられるオーミック電極のコンタクト抵抗を低減して、電力損失を従来よりも低くすることにある。
【課題を解決するための手段】
【００３０】
本発明の半導体素子は、主面および裏面を有する第１導電型の炭化珪素バルク基板と、前記炭化珪素バルク基板の裏面に形成され、前記炭化珪素バルク基板よりも高い濃度で不純物を含む第１導電型の高濃度不純物エピタキシャル層とを備える。
【００３１】
ある好ましい実施形態において、前記炭化珪素バルク基板の主面に形成され、前記炭化珪素バルク基板よりも低い濃度で不純物を含む第１導電型の低濃度不純物エピタキシャル層をさらに備える。
【００３２】
前記炭化珪素バルク基板の主面に設けられた上部電極と、前記高濃度不純物エピタキシャル層を介して前記炭化珪素バルク基板に電気的に接続された下部電極とをさらに備えてもよい。
【００３３】
前記高濃度不純物エピタキシャル層における不純物濃度は１×１０19ｃｍ-3以上であることが好ましい。
【００３４】
ある好ましい実施形態において、前記高濃度不純物エピタキシャル層における不純物濃度は深さ方向に略一定である。
【００３５】
前記炭化珪素バルク基板の裏面はカーボン面であってもよい。あるいは、前記炭化珪素バルク基板の裏面はシリコン面であってもよい。
【００３６】
前記半導体素子は縦型ＭＯＳＦＥＴであってもよい。または、前記半導体素子は縦型ＰＮダイオードであってもよい。あるいは、前記半導体素子は縦型ショットキーダイオードであってもよい。
【００３７】
本発明の半導体基板は、第１導電型の炭化珪素バルク基板と、前記炭化珪素バルク基板の第１面に形成され、前記炭化珪素バルク基板よりも高い濃度で不純物を含む第１導電型の高濃度不純物エピタキシャル層とを備える。
【００３８】
ある好ましい実施形態において、前記炭化珪素バルク基板における前記第１面の反対側の第２面に設けられ、前記炭化珪素バルク基板よりも低い濃度で不純物を含む低濃度不純物エピタキシャル層をさらに備える。
【００３９】
ある好ましい実施形態において、前記高濃度不純物エピタキシャル層の厚さは３００ｎｍ以上である。
【００４０】
前記高濃度不純物エピタキシャル層における不純物濃度は１×１０19ｃｍ-3以上であることが好ましい。
【００４１】
ある好ましい実施形態において、前記高濃度不純物エピタキシャル層における不純物濃度は深さ方向に略一定である。
【００４２】
前記炭化珪素バルク基板における第１面はカーボン面であってもよい。あるいは、前記炭化珪素バルク基板における第１面はシリコン面であってもよい。
【００４３】
本発明の半導体素子の製造方法は、主面および裏面を有する第１導電型の炭化珪素バルク基板を備えた半導体素子の製造方法であって、（ａ）前記炭化珪素バルク基板よりも低い濃度で不純物を含む第１導電型の低濃度不純物エピタキシャル層が主面に形成され、かつ、前記炭化珪素バルク基板よりも高い濃度で不純物を含む第１導電型の高濃度不純物エピタキシャル層が裏面に形成された炭化珪素バルク基板を用意する工程と、（ｂ）前記炭化珪素バルク基板の裏面に、前記高濃度不純物エピタキシャル層に接する電極を形成する工程とを包含する。
【００４４】
ある好ましい実施形態において、前記工程（ａ）は、（ａ１）前記炭化珪素バルク基板の裏面に、前記高濃度不純物エピタキシャル層を形成する工程と、（ａ２）前記炭化珪素バルク基板の主面に、前記低濃度不純物エピタキシャル層を形成する工程とを含む。
【００４５】
前記工程（ａ２）は、前記工程（ａ１）の後に行われることが好ましい。
【００４６】
前記工程（ａ）は、前記工程（ａ１）の前に、前記炭化珪素バルク基板の主面に保護膜を形成する工程、および、前記工程（ａ１）と前記工程（ａ２）との間に、前記炭化珪素バルク基板から前記保護膜を除去する工程をさらに含んでもよい。
【００４７】
前記工程（ａ）は、前記工程（ａ１）と前記工程（ａ２）との間に、前記炭化珪素バルク基板の主面を平坦化する工程をさらに含んでもよい。
【００４８】
本発明の半導体基板の製造方法は、第１導電型の炭化珪素バルク基板における第１面に、前記炭化珪素バルク基板よりも高い濃度で不純物を含む第１導電型の高濃度不純物エピタキシャル層を形成する工程を包含する。
【発明の効果】
【００４９】
本発明によると、ＳｉＣバルク基板を備えた半導体素子において、ＳｉＣバルク基板の裏面に高濃度不純物エピタキシャル層を設けることにより、ＳｉＣバルク基板の裏面側に設けられる電極のコンタクト抵抗を低減できる。従って、従来よりも電力損失を低くできる。
【００５０】
また、本発明によると、量産化に適した簡便なプロセスで、上記のような半導体素子を製造できる。
【発明を実施するための最良の形態】
【００５１】
本発明の半導体素子は、ＳｉＣバルク基板の裏面に、ＳｉＣバルク基板よりも高い濃度で不純物を含む高濃度不純物エピタキシャル層が形成されていることを特徴とする。
【００５２】
本明細書における「半導体素子」は、半導体層を用いて形成された素子を少なくとも１つ備えていればよく、縦型ＭＯＳＦＥＴ、ＪＦＥＴ、ショットキーダイオード、ＰＮダイオードなどの素子の他、これらの素子を備えた装置を広く含むものとする。
【００５３】
本発明によると、ＳｉＣバルク基板の裏面に高濃度不純物エピタキシャル層が形成されているので、ＳｉＣバルク基板の裏面側に設けられる下部電極のコンタクト抵抗を低減できる。
【００５４】
図８を参照しながら上述したように、特許文献１に開示された従来技術では、十分な厚さの不純物ドープ層１１２を形成できない（第１の問題）、不純物ドープ層１１２の不純物濃度プロファイルに起因してコンタクト抵抗にばらつきが生じる（第２の問題）といった問題があった。
【００５５】
これに対し、本発明では、エピタキシャル成長の際の成長時間などの条件を制御することにより、ＳｉＣバルク基板の裏面に、所望の厚さの高濃度不純物エピタキシャル層を容易に形成できる。従って、デバイスの製造工程において、高濃度不純物エピタキシャル層の厚さが目減りしても、コンタクト抵抗を確実に低減できる。
【００５６】
また、本発明では、高濃度不純物エピタキシャル層の不純物濃度プロファイルを深さ方向に略均一にできる。ここで、「不純物濃度プロファイルが深さ方向に略均一」とは、高濃度不純物層３の深さ方向における不純物濃度プロファイルが、イオン注入による不純物濃度プロファイルのようなピークを有しておらず、不純物濃度の設定値の±１０％以内、典型的には設定値の±５％以内であることを意味する。このような高濃度不純物エピタキシャル層を形成すると、デバイスの製造工程において高濃度不純物エピタキシャル層が目減りしても、目減りした後の高濃度不純物層の表面（すなわち、下部電極が形成される面）の不純物濃度を略一定にできる。従って、目減り量にかかわらず、安定してコンタクト抵抗を低減できるので有利である。さらに、目減り量がばらついても、コンタクト抵抗にばらつきが生じることを防止できる。
【００５７】
一方、本願発明者らは、上記の半導体素子を製造するプロセスを検討したところ、特許文献１の技術にはなかった新たな問題があることを見出した。一般に、ＳｉＣバルク基板を用いてデバイスを形成する際には、ＳｉＣバルク基板の主面にエピタキシャル層が形成されるが、上記半導体素子では、ＳｉＣバルク基板の裏面にもエピタキシャル層が形成される。従来は、このように、ＳｉＣバルク基板の両面（主面および裏面）に対してエピタキシャル層が形成されることは無かったため認識されていなかったが、ＳｉＣバルク基板の裏面に対してもエピタキシャル層を形成しようとすると、主面側のエピタキシャル層に悪影響を及ぼし、デバイス特性が低下するという問題がある。この問題については、後で詳述する。また、一方のエピタキシャル層を形成した後、他方のエピタキシャル層を形成する際に、先に形成されたエピタキシャル層に表面荒れが生じてしまい、デバイス特性の低下を引き起こすという問題もある。さらに、六方晶型（４Ｈ、６Ｈ）の結晶構造を有するＳｉＣバルク基板の場合、Ｓｉ面だけでなくＣ面上にもＳｉＣをエピタキシャル成長させる必要があるが、Ｃ面に対するエピタキシャル成長のプロセス条件を最適化することが難しいという問題もある。
【００５８】
本願発明者らは、独自の工夫により上記のようなプロセス上の問題を克服するとともに、先に形成されたエピタキシャル層に生じる表面荒れを積極的に利用することにより、コンタクト抵抗をさらに低減できることを見出した。これについても、後で詳しく述べる。
【００５９】
（第１の実施形態）
以下、図面を参照しながら、本発明による第１の実施形態の半導体基板を説明する。図１（ａ）および（ｂ）は、それぞれ、本実施形態の半導体基板を示す断面模式図である。なお、本明細書における「半導体基板」は、半導体バルク基板を用いて形成され、半導体素子の形成に使用される基板を指し、例えば半導体バルク基板の表面にエピタキシャル層が形成されたエピ付き基板など、半導体バルク基板に対して何らかの加工を行って得られた基板を広く含むものとする。
【００６０】
半導体基板１００は、図１（ａ）に示すように、ＳｉＣを含む第１導電型（例えばｎ型）のバルク基板１と、バルク基板１の表面１ｒにエピタキシャル成長によって形成された高濃度不純物層３とを備えている。高濃度不純物層３は、バルク基板１と同じ導電型（例えばｎ型）であり、バルク基板１よりも高い濃度で不純物を含んでいる。
【００６１】
このように、半導体基板１００は高濃度不純物層３を備えているので、半導体基板１００を用いて縦型の半導体素子を形成する場合に、高濃度不純物層３の上にオーミック電極を設けることにより、オーミック電極のコンタクト抵抗を低減できる。
【００６２】
本実施形態では、エピタキシャル成長を用いるため、成長時間を制御することにより、特許文献１における不純物ドープ層１１２よりも厚い高濃度不純物層３を形成できる。また、不純物濃度プロファイルを深さ方向に略均一にできる。よって、ＳｉＣデバイスを作製する工程における高濃度不純物層３の目減り量にかかわらず、高濃度不純物層３の表面近傍の不純物濃度を設計値に略等しく（典型的には設計値の±５％以内）できるので、コンタクト抵抗をより確実に低減できる。さらに、製品間のコンタクト抵抗のばらつきが抑制され、信頼性を向上できる。
【００６３】
高濃度不純物層３の厚さは特に限定しないが、半導体基板１００を用いてデバイスを形成する際の熱酸化プロセスや電極形成プロセスによる目減り量よりも大きくなるように設定される。バルク基板１として４Ｈ−ＳｉＣあるいは６Ｈ−ＳｉＣ基板を用い、このような基板のＣ面に高濃度不純物層３を形成する場合には、Ｃ面における熱酸化レートはＳｉ面よりも高いので、熱酸化プロセスによる目減り量が大きくなる。従って、このような場合、高濃度不純物層３の厚さは、好ましくは１μｍ以上、より好ましくは１．２μｍ以上である。一方、高濃度不純物層３を４Ｈ−ＳｉＣあるいは６Ｈ−ＳｉＣ基板のＳｉ面に形成する場合には、熱酸化プロセスによる目減り量は小さく抑えられるため、高濃度不純物層３の厚さは、例えば３００ｎｍ以上であればよく、好ましくは５００ｎｍ以上である。なお、Ｃ面、Ｓｉ面のいずれに高濃度不純物層３を形成する場合においても、熱酸化やシリサイドによる目減り量を除いて、少なくとも１００ｎｍ〜２００ｎｍ程度が残存するように高濃度不純物層３の厚さを設定することが好ましい。このことは、第２〜第４の実施形態においても同様である。
【００６４】
高濃度不純物層３の不純物濃度は、バルク基板１よりも高ければよく、特に限定しないが、バルク基板１の不純物濃度の１０倍以上であれば、コンタクト抵抗をより効果的に改善できるので好ましい。バルク基板１として不純物濃度が１×１０18ｃｍ-3のＳｉＣバルク基板を用いる場合、高濃度不純物層３の不純物濃度が１×１０19ｃｍ-3以上、より好ましくは１×１０20ｃｍ-3以上であれば、バルク基板１の表面１ｒよりも１桁以上高い濃度で不純物を含むＳｉＣ表面に対してオーミック電極を形成できるので、コンタクト抵抗を大幅に低減できる。一方、高濃度不純物層３の不純物濃度は、５×１０20ｃｍ-3程度以下に設定されることが好ましい。以上のことは、第２〜第４の実施形態においても同様である。
【００６５】
高濃度不純物層３は、深さ方向に略均一な不純物濃度プロファイルを有していなくてもよい。例えば、デバイスの製造工程における目減り量を考慮して、所定の領域（例えば深さが５００ｎｍ〜１μｍの領域）で高い不純物濃度を有するように調整されていれば、コンタクト抵抗を低減する効果が得られる。このような場合、上記所定の領域における不純物濃度が十分に高く、かつ、深さ方向に略一定であれば、より確実にコンタクト抵抗を低減できるので好ましい。
【００６６】
高濃度不純物層３は、バルク基板１におけるいずれか一方の表面に形成される。バルク基板１として４Ｈ−ＳｉＣあるいは６Ｈ−ＳｉＣ基板を用いる場合、高濃度不純物層３はＣ面に形成されていることが好ましい。例えばＭａｔｅｒｉａｌｓ  Ｓｃｉｅｎｃｅ  Ｆｏｒｕｍ  Ｖｏｌｓ．３８３−３９３（２００２）ｐｐ１６５−１７０に記載されているように、Ｓｉ面に比べてＣ面には高い濃度で不純物を含むエピタキシャル層をより容易に形成できる。従って、高濃度不純物層３をＣ面に形成すると、高濃度不純物層３における不純物濃度を高くすることが可能になり、コンタクト抵抗をより低くできる。
【００６７】
一方、高濃度不純物層３をＳｉ面に形成すると、Ｓｉ面の熱酸化レートはＣ面よりも小さいために、高濃度不純物層３の熱酸化プロセスによる目減り量を小さくできるので、高濃度不純物層３の厚さを小さくできるという利点がある。
【００６８】
本実施形態における半導体基板の構成は、図１（ａ）に示す構成に限定されない。例えば、バルク基板１の両面にエピタキシャル層を備えたエピ付き基板であってもよい。図１（ｂ）を参照しながら、本実施形態におけるエピ付き基板の構成を説明する。
【００６９】
半導体基板２００は、図示するように、バルク基板１における高濃度不純物層３が形成された表面１ｒの反対側の面１ｐに、バルク基板１よりも低い濃度で不純物を含むエピタキシャル層５をさらに備えている。エピタキシャル層５は、半導体基板２００に形成される縦型パワーデバイスのオフ耐圧を確保する機能を有する。エピタキシャル層５における不純物濃度は、例えば５×１０15ｃｍ-3以上１×１０16ｃｍ-3以下である。また、エピタキシャル層５の厚さは、例えば１０μｍ以上１５μｍ以下である。
【００７０】
半導体基板１００および２００における高濃度不純物層３は、図示するように、バルク基板１の表面１ｒに接することが好ましいが、高濃度不純物層３とバルク基板１との間に他の層（例えば炭化珪素エピタキシャル層など）が設けられていてもよい。
【００７１】
次に、図面を参照しながら、本実施形態の半導体基板を製造する方法を説明する。ここでは、図１（ｂ）に示す半導体基板２００の製造方法を例に説明する。
【００７２】
まず、図２（ａ）に示すように、炭化珪素を含むバルク基板１を用意する。バルク基板１としては、例えば、４Ｈ−ＳｉＣ基板（導電型：ｎ型、不純物濃度：１×１０18ｃｍ-3）を用いる。このバルク基板１の表面１ｒ、１ｐのうち、一方はシリコン原子のみが露出したＳｉ面であり、他方はカーボン原子のみが露出したＣ面である。また、バルク基板１は、Ｓｉ面が（０００１）から＜１１２―０＞（１１２バー０）方向に８度のオフ角度を有するオフカット基板である。本実施形態では、バルク基板１における両面１ｐ、1ｒに対してエピタキシャル成長を行うため、バルク基板１の両面１ｐ、１ｒを研磨して、それらの表面粗さを同程度にしておくことが好ましい。
【００７３】
上記のようなバルク基板１を硫酸過水、アンモニア過水、フッ酸などを用いて洗浄した後、図２（ｂ）に示すように、バルク基板１の表面（ここではＣ面）１ｒに、ＣＶＤ法により高濃度不純物層３をエピタキシャル成長させる。これにより、半導体基板１００が得られる。
【００７４】
高濃度不純物層３の形成には、特許文献１に開示されている縦型ＣＶＤ炉を用いることができる。また、本実施形態では、原料ガスとしてモノシラン（ＳｉＨ4）およびプロパン（Ｃ3Ｈ8）、キャリアガスとして水素、ｎ型のドーパントガスとして窒素を用いる。
【００７５】
高濃度不純物層３の形成方法を具体的に説明する。まず、縦型ＣＶＤ炉におけるチャンバー内のサセプタに、高濃度不純物層３を形成しようとする面１ｒが表になるようにバルク基板１を設置し、チャンバー内の真空度が１０-6Ｐａ以下になるまで減圧する。その後、キャリアガスである水素を例えば２Ｌ／ｍｉｎの流量でチャンバーに供給してチャンバー内の圧力を１ａｔｍに保ちつつ、高周波加熱法によってバルク基板１を成長温度（例えば１６００℃）まで加熱する。バルク基板１の温度が成長温度に達すると、原料ガスであるシランおよびプロパンと、ドーパントガスである窒素とをチャンバー内に供給する。ここでは、シランおよびプロパンを、それぞれ１０ｍＬ／ｍｉｎおよび１ｍＬ／ｍｉｎの流量で供給するとともに、ドーパントガスである窒素を１０ｍＬ／ｍｉｎの流量で供給する。なお、Ｃ面にエピタキシャル成長させるためのプロセス条件については、例えばＭａｔｅｒｉａｌｓ  Ｓｃｉｅｎｃｅ  Ｆｏｒｕｍ  Ｖｏｌｓ．４８３−４８５（２００５）ｐｐ９２−９６やＭａｔｅｒｉａｌｓ  Ｓｃｉｅｎｃｅ  Ｆｏｒｕｍ  Ｖｏｌｓ．３８９−３９３（２００２）ｐｐ１６５−１７０に記載されている。このようにして、高濃度不純物層３が形成される。形成された高濃度不純物層３の厚さは例えば１μｍであり、不純物濃度は例えば１×１０19ｃｍ-3である。
【００７６】
次いで、図２（ｃ）に示すように、チャンバー内のサセプタに設置されたバルク基板１を裏返して、バルク基板１における表面（ここではＳｉ面）１ｐが表になるように設置し、ＣＶＤ法により、バルク基板１よりも低い濃度で不純物を含むエピタキシャル層５を表面１ｐに形成する。これにより、半導体基板２００が得られる。
【００７７】
エピタキシャル層５の形成に用いるＣＶＤ炉やガス（原料ガス、キャリアガスおよびｎ型ドーパントガスなど）の種類は、図２（ｂ）を参照しながら上述したＣＶＤ炉やガスと同じであってもよい。好適な成長条件は、エピタキシャル層５を形成しようとするバルク基板の表面１ｐがＣ面であるか、Ｓｉ面であるかによって異なる。ここでは、バルク基板１のＳｉ面にエピタキシャル成長させるため、例えば原料ガス中のＣ／Ｓｉ比は、０．３程度になるように調整される。
【００７８】
エピタキシャル層５の具体的な形成方法を説明する。まず、チャンバー内を１０-6Ｐａ以下の真空度になるまで減圧した後、キャリアガスである水素ガスを例えば２Ｌ／ｍｉｎの流量でチャンバーに供給してチャンバー内の圧力を１ａｔｍに保ちつつ、高周波加熱法によってバルク基板１を成長温度（例えば１６００℃）まで加熱する。バルク基板１の温度が成長温度に達すると、原料ガスであるシランおよびプロパンをそれぞれ１０ｍＬ／ｍｉｎおよび１ｍＬ／ｍｉｎの流量でチャンバーに供給するとともに、ドーパントガスである窒素ガスを３ｍＬ／ｍｉｎの流量で供給する。このようにして、エピタキシャル層５が形成される。得られたエピタキシャル層５の厚さは例えば１５μｍ、不純物濃度はバルク基板１の不純物濃度よりも低く、例えば５×１０15cm-3である。
【００７９】
上記方法では、高濃度不純物層３の厚さを１μｍとしているが、エピタキシャル成長における成長時間を長くすることにより、さらに厚い高濃度不純物層３を形成することが可能である。このように、本実施形態では、イオン注入によって形成する場合のようにイオンの加速エネルギーによって制約を受けないので、作製しようとする半導体素子の構成や半導体素子の作製プロセスに応じて、高濃度不純物層３の厚さを任意に設定できる。
【００８０】
なお、上記方法では、両面を研磨したバルク基板１を用いているが、片面のみが研磨されたバルク基板１を用いてもよい。この場合には、研磨された表面、すなわち表面粗さがより小さい表面にエピタキシャル層５を形成し、その反対側の表面に高濃度不純物層３を形成することが好ましい。多くの場合、高濃度不純物層３の上にはオーミック電極が形成されるだけであるのに対し、エピタキシャル層５の表面には拡散領域やゲート構造などが形成されるため、より高い結晶性が要求されるからである。
【００８１】
また、高濃度不純物層３およびエピタキシャル層５を形成する際の原料ガスの種類や流量、成長温度などのプロセス条件は、上述した条件に限定されず、適宜選択される。
【００８２】
エピタキシャル層５および高濃度不純物層３の形成順序は特に限定されないが、上記方法のように、高濃度不純物層３の後にエピタキシャル層５を形成すると、次のような利点もある。
【００８３】
図２（ｃ）に示す工程で、ＣＶＤ炉を用いてバルク基板１の表面（例えばＳｉ面）１ｐにエピタキシャル層５を成長させる際、バルク基板１における反対側の表面（例えばＣ面）１ｒに形成された高濃度不純物層３の表面３ｒは、ＣＶＤ炉のサセプタに接しているので、原料ガスが供給されない状態で１６００℃の高温になる。そのため、表面３ｒから炭素あるいは珪素が昇華して表面荒れが生じる。この結果、半導体基板２００における高濃度不純物層３の表面粗さＲａは、例えば１０ｎｍ以上１００ｎｍ以下となる。なお、本明細書における「表面粗さＲａ」は、ＪＩＳＢ０６０１−１９９４で規格される算術平均粗さＲａで定義される。
【００８４】
半導体基板２００を用いて半導体素子を形成する際には、高濃度不純物層３の上に、Ｎｉなどの導電材料を堆積し、必要に応じてＰＤＡを行うことによって電極が形成される。このときに、高濃度不純物層３が上記のような表面荒れを有していると、高濃度不純物層３とその上に形成される電極との抵抗を大幅に低減できる。このように、上記方法によると、バルク基板１の両面にエピタキシャル層を順次形成するにあたって、先に形成されたエピタキシャル層に生じる表面荒れを利用して、半導体素子におけるオン抵抗をさらに低減できる。
【００８５】
ところで、本願発明者らは、バルク基板の両面にそれぞれエピタキシャル層を形成しようとすると、次のようなプロセス上の問題があることに気付いた。この問題について、図２（ａ）〜（ｃ）を参照しながら説明する。
【００８６】
図２（ｂ）に示す工程において、ＣＶＤ炉のチャンバー内でバルク基板１の表面１ｒに高濃度不純物層３をエピタキシャル成長させる際に、バルク基板１における反対側の表面１ｐはチャンバー内のサセプタに接している。従って、バルク基板１の表面１ｐは、原料ガスが供給されない状態で高温（１６００℃）になるので、炭素あるいは珪素が昇華して表面荒れを生じたり、サセプタからの物質が表面１ｐに付着して表面荒れや汚染が生じる場合がある。このような表面荒れや汚染が生じた表面１ｐに対して、図２（ｃ）を参照しながら説明した方法でエピタキシャル成長を行うと、得られたエピタキシャル層５の結晶性は、上記表面荒れや汚染に起因して低下するおそれがある。このようなエピタキシャル層５を用いて、例えば縦型ＭＯＳＦＥＴを作製すると、ゲート絶縁膜の耐圧が劣化したり、チャネル移動度が低下するなどのデバイス特性の劣化を引き起こす可能性がある。
【００８７】
そこで、このようなバルク基板１の表面１ｐの表面荒れや汚染に起因するデバイス特性の劣化を防ぐために、エピタキシャル層５を形成する前に、バルク基板１における表面１ｐに平坦化処理を施し、その上に形成されるエピタキシャル層５の結晶性の低下を抑制してもよい。以下、図面を参照しながら、具体的に説明する。
【００８８】
図３（ａ）〜（ｃ）は、本実施形態における他の半導体基板の製造方法を説明するための工程断面図である。簡単のため、半導体基板１００、２００と同様の構成要素には同じ参照符号を付し、その説明を省略する。
【００８９】
まず、図３（ａ）に示すように、炭化珪素を含むバルク基板１における表面（ここではＣ面）１ｒに、エピタキシャル成長により高濃度不純物層３を形成する。バルク基板１として、図２（ａ）を参照しながら説明した４Ｈ−ＳｉＣ基板を用いる。また、高濃度不純物層３の形成方法は、図２（ａ）および（ｂ）を参照しながら前述した方法と同様に、ＣＶＤ炉を用いて行う。この工程によって、高濃度不純物層３が形成されるとともに、バルク基板１における高濃度不純物層３が形成された面１ｒと反対側の表面（ここではＳｉ面）１ｐ’には、図示するように、表面荒れや汚染が生じる。
【００９０】
次いで、図３（ｂ）に示すように、表面荒れや汚染が生じた表面１ｐ’を、ＣＭＰ（化学的機械研磨）を用いて平坦化して、表面粗さＲａが０．１ｎｍ程度に低減された表面１ｐ’’を得る。ＣＭＰスラリーとして、例えばコロライドシリカや酸化クロムのスラリーを用いることができる。平坦化された表面１ｐ’’の表面粗さＲａは特に限定しないが、好ましくは０．１ｎｍ以下である。ＣＭＰを行った後は、スラリー残りがないように、バルク基板１の表面１ｐ’’を洗浄する。このようにして、半導体基板３００が得られる。
【００９１】
この後、図３（ｃ）に示すように、ＣＶＤ炉のチャンバー内のサセプタに、平坦化された表面１ｐ’’が表になるように半導体基板３００を設置し、表面１ｐ’’にエピタキシャル層５を形成する。エピタキシャル層５の形成方法は、図２（ｃ）を参照しながら説明した方法と同様である。これにより、半導体基板（エピ付き基板）４００が得られる。
【００９２】
この方法によると、高濃度不純物層３をバルク基板１の表面（例えばＣ面）１ｒにエピタキシャル成長させる際に、バルク基板１における反対側の面（例えばＳｉ面）１ｐに表面荒れや汚染が生じた場合であっても、そのような表面荒れや汚染に起因するデバイス特性の劣化を抑制できる。
【００９３】
あるいは、バルク基板１の表面１ｐにおける表面荒れや汚染に起因するデバイス特性の劣化を防ぐために、バルク基板１の表面１ｐを保護膜で覆った状態で、バルク基板１の表面１ｒに高濃度不純物層３をエピタキシャル成長させることもできる。以下、図面を参照しながら具体的に説明する。
【００９４】
図４（ａ）〜（ｄ）は、本実施形態における他の半導体基板の製造方法を説明するための工程断面図である。簡単のため、半導体基板１００、２００と同様の構成要素には同じ参照符号を付し、その説明を省略する。
【００９５】
まず、図４（ａ）に示すように、炭化珪素を含むバルク基板１における、高濃度不純物層を形成しようとする面と反対側の面（ここではＳｉ面）１ｐに、保護膜４を形成する。ここでは、保護膜４として、厚さが０．１μｍのカーボン膜を、スパッタ法を用いて形成する。保護膜４の厚さは特に限定しないが、例えば０．０５μｍ以上、好ましくは０．１μｍ以上である。
【００９６】
なお、保護膜４は、炭化珪素のエピタキシャル成長における成長温度（例えば１６００℃）に耐え得る材料から形成されていることが好ましく、カーボン膜に限定されない。保護膜４の材料として、例えば窒化アルミや炭化タンタルを用いてもよい。また、ここでは、スパッタ法を用いて保護膜４を形成しているが、代わりにＣＶＤ法を用いてもよい。
【００９７】
次いで、図４（ｂ）に示すように、保護膜４の形成されたバルク基板１を、高濃度不純物層を形成しようとする表面１ｒが表になるようにＣＶＤ炉のサセプタに設置し、高濃度不純物層３をエピタキシャル成長させる。エピタキシャル成長を行う際の原料ガスの種類や流量、成長温度などの条件については、図２（ｂ）を参照しながら前述した条件と同様である。得られた高濃度不純物層３の厚さは１μｍ以上、ｎ型不純物（窒素）の濃度は１×１０19ｃｍ-3以上であることが好ましい。
【００９８】
この後、図４（ｃ）に示すように、保護膜４をバルク基板１から除去し、半導体基板５００を得る。保護膜４の除去方法は特に限定しないが、例えばバルク基板１を高温に保ちながら、水素ガスに暴露することによって行うことが好ましい。
【００９９】
保護膜４を除去する方法をより具体的に説明する。まず、ＣＶＤ炉のチャンバー内のサセプタに、保護膜４が形成された面１ｐが表になるように、バルク基板１を設置する。次に、チャンバー内の真空度が１０-6Ｐａ以下になるまで減圧した後、水素を例えば２Ｌ／ｍｉｎの流量でチャンバーに供給し、チャンバー内の圧力を１ａｔｍに保ちながら、高周波加熱法によってバルク基板１を例えば１６００℃に加熱する。これにより、保護膜４の材料であるカーボンが水素と反応して炭化水素となり、バルク基板１の表面１ｐから離脱する。このようにして、バルク基板１の表面１ｐにダメージを与えることなく、保護膜４を略完全に除去することができる。なお、この方法によると、ＣＶＤ炉を用いて保護膜４を除去できるので、バルク基板１をＣＶＤ炉に設置した状態で、保護膜４の除去と、その後の工程であるエピタキシャル層５の形成とを連続して行うことが可能になるので有利である。
【０１００】
続いて、図４（ｄ）に示すように、半導体基板５００をＣＶＤ炉から取り出すことなく、サセプタに設置したままの状態で、バルク基板１の表面１ｐにエピタキシャル層５を形成する。エピタキシャル層５の形成条件は、図２（ｃ）を参照しながら前述した条件と同様である。このようにして、エピ付き基板である半導体基板６００が得られる。
【０１０１】
この方法によると、高濃度不純物層３をバルク基板１の表面（例えばＣ面）１ｒにエピタキシャル成長させる際に、バルク基板１における反対側の表面（例えばＳｉ面）１ｐは保護膜４によって覆われているので、バルク基板１の表面１ｐに表面荒れや汚染が生じることを防止できる。従って、バルク基板１の表面１ｐに結晶性に優れたエピタキシャル層５を形成できるので、高いデバイス特性が得られる。
【０１０２】
（第２の実施形態）
以下、図面を参照しながら、本発明による第２の実施形態の半導体素子を説明する。本実施形態の半導体素子は、ＳｉＣバルク基板を用いて形成された縦型のＰＮダイオードであり、ＳｉＣバルク基板における主面側には、ＰＮ接合やオーミック電極が形成され、裏面側には、高濃度不純物層を介してバルク基板と電気的に接続された裏面電極が形成された構造を有している。
【０１０３】
本実施形態の半導体素子を製造する方法を説明する。図５（ａ）〜（ｋ）は、本実施形態の半導体素子の製造方法を例示する工程断面図である。簡単のため、半導体基板１００、２００と同様の構成要素には同じ参照符号を付し、その説明を省略する。
【０１０４】
図５（ａ）に示すように、炭化珪素を含むバルク基板１の表面１ｒに高濃度不純物層３をエピタキシャル成長させることにより、半導体基板１００を得る。本実施形態では、バルク基板１として、図２（ａ）を参照しながら説明した４Ｈ−ＳｉＣ基板を用い、この４Ｈ−ＳｉＣ基板におけるＣ面を表面１ｒとする。本実施形態における半導体基板１００は、図２（ａ）〜（ｃ）を参照しながら前述した方法と同様の方法で作製される。高濃度不純物層３の厚さは１μｍ以上（例えば１．１μｍ）、ｎ型不純物の濃度は１×１０19ｃｍ-3以上（例えば２×１０19ｃｍ-3）である。
【０１０５】
次いで、図５（ｂ）に示すように、バルク基板１における高濃度不純物層３を形成した面１ｒの反対側の表面（Ｓｉ面）１ｐに、エピタキシャル層５を形成する。エピタキシャル層５の形成方法は、図２（ｃ）を参照しながら前述した方法と同様である。このエピタキシャル層５は、ＰＮダイオードの活性領域を構成する活性層となり、ＰＮダイオードのオフ耐圧を確保する機能を有する。例えば１０００Ｖの耐圧を有するＰＮダイオードを作製する場合、エピタキシャル層５の厚さは１０μｍ以上１５μｍ以下、不純物濃度は５×１０15ｃｍ-3以上１×１０16ｃｍ-3以下に設定される。
【０１０６】
この後、図５（ｃ）に示すように、イオン注入法を用いて、エピタキシャル層５の表面に、Ｐ型ウェル領域、終端構造となるフィールドリミッティングリング、およびＰ型コンタクト領域をそれぞれ規定する注入層７’、９’、１１’を形成する。
【０１０７】
これらの注入層７’、９’、１１’の形成方法を具体的に説明する。まず、エピタキシャル層５にＰ型不純物（ここではＡｌ）をイオン注入することにより、Ｐ型ウェル領域およびフィールドリミッティングリングをそれぞれ規定する注入層７’、９’を形成する（第１の注入工程）。フィールドリミッティングリングを規定する注入層９’は、エピタキシャル層５の表面において、Ｐ型ウェル領域を規定する注入層７’を包囲するように配置される。ここでは、第１の注入工程として、３０ｋｅＶ〜３５０ｋｅＶの範囲から選択された４種類の加速電圧で、４段の多段注入を行う。多段注入におけるトータルドーズ量は１×１０14ｃｍ-2程度とする。続いて、Ｐ型ウェル領域を規定する注入層７’の内部にＰ型コンタクト領域を規定する注入層１１’を形成する（第２の注入工程）。Ｐ型コンタクト領域を規定する注入層１１’は、Ｐ型ウェル領域を規定する注入層７’よりも高い濃度でＰ型不純物を含み、かつ、Ｐ型ウェル領域を規定する注入層７’よりも浅い。ここでは、第２の注入工程として、３０ｋｅＶ〜１５０ｋｅＶの範囲から選択された３種類の加速電圧で、３段の多段注入を行う。多段注入におけるトータルドーズ量は１×１０15ｃｍ-2程度とする。第１および第２の注入工程は、何れも、５００℃の高温で行う。炭化珪素に対するイオン注入では、注入時に炭化珪素の結晶性が崩れると、注入後に高温のアニールを施しても結晶性が回復しないが、そのような高温で注入を行うことにより、注入時にも結晶性を維持できるからである。
【０１０８】
第１および第２の注入工程の後、アルゴンなどの不活性雰囲気中、１７００℃の温度で３０分間のアニールを行い、Ａｌイオンを活性化させる。これにより、図５（ｄ）に示すように、注入層７’、９’、１１’は、それぞれ、Ｐ型ウェル領域７、フィールドリミッティングリング９、およびＰ型コンタクト領域１１となる。得られたＰ型ウェル領域７およびフィールドリミッティングリング９の深さは約０．４μｍであり、不純物濃度は２×１０18ｃｍ-3程度である。Ｐ型コンタクト領域１１の深さは約０．２μｍであり、不純物濃度は５×１０19ｃｍ-3程度である。
【０１０９】
上記の注入工程により、エピタキシャル層５および高濃度不純物層３の表面にはダメージ層が生じるので、これを除去するために、これらの表面に対して熱酸化処理（第１の熱酸化処理）を行う。これにより、図５（ｅ）に示すように、エピタキシャル層５および高濃度不純物層３の表面が酸化されて犠牲酸化膜１３、１５が形成される。本実施形態では、第１の熱酸化処理は、熱酸化炉を用いて、乾燥酸素雰囲気中、１２００℃の温度で３時間行う。このような熱酸化処理によって、Ｓｉ面であるエピタキシャル層５の表面には厚さが約８０ｎｍの犠牲酸化膜１３、Ｃ面である高濃度不純物層３の表面には厚さが約８００ｎｍの犠牲酸化膜１５がそれぞれ形成される。
【０１１０】
続いて、図５（ｆ）に示すように、犠牲酸化膜１３、１５を除去する。犠牲酸化膜１３、１５は、例えば１０：１のバッファードフッ酸をエッチング液として用い、３０分間のウェットエッチングを行うことにより除去できる。
【０１１１】
上述したように、ＳｉＣ表面に厚さがｔの熱酸化膜を形成すると、消費されるＳｉＣの厚さは０．４６×ｔである。従って、犠牲酸化膜１５を除去した後の高濃度不純物層３の厚さは、犠牲酸化膜１５を形成する前と比べて、約４００ｎｍ程度目減りする。
【０１１２】
次いで、図５（ｇ）に示すように、エピタキシャル層５および高濃度不純物層３に対して熱酸化処理（第２の熱酸化処理）を行い、これらの層５、３の表面に、表面保護膜として、新たな酸化膜１７、１９を形成する。本実施形態では、第２の熱酸化処理は、熱酸化炉を用いて、乾燥酸素雰囲気中、１２００℃の温度で３時間行う。このような熱酸化処理によって、エピタキシャル層５の表面に厚さが８０ｎｍの酸化膜１７が形成されるとともに、高濃度不純物層３の表面に厚さが８００ｎｍの酸化膜１９が形成される。
【０１１３】
酸化膜１９を形成するために、高濃度不純物層３の厚さは、さらに約４００ｎｍ目減りする。従って、第１および第２の熱酸化処理によって、高濃度不純物層３の厚さは、合わせて約８００ｎｍ程度目減りする。
【０１１４】
この後、図５（ｈ）に示すように、Ｐ型コンタクト領域１１の上に位置する酸化膜１７の一部を除去した後、Ｐ型コンタクト領域１１に接するオーミック電極２１を形成する。
【０１１５】
オーミック電極２１は、例えばリフトオフ法を用いて形成できる。まず、酸化膜１７における所定の領域上に、公知のフォトリソグラフィーによりレジスト層（図示せず）を形成する。この後、バッファードフッ酸をエッチング液として用いてウェットエッチングを行い、酸化膜１７のうちレジスト層によって覆われていない部分を除去する。これによって、Ｐ型コンタクト領域１１の表面が露出する。続いて、Ｐ型コンタクト領域１１の露出表面およびレジスト層の上に、ＥＢ蒸着法により、例えば厚さが１００ｎｍのニッケル膜を堆積する。その後、レジスト層を除去することにより、ニッケル膜がパターニングされ（リフトオフ法）、オーミック電極２１が形成される。
【０１１６】
続いて、図５（ｉ）に示すように、バルク基板１の裏面側に、高濃度不純物層３に接する裏面電極２３を形成する。
【０１１７】
裏面電極２３を形成する方法を説明する。まず，バルク基板１の主面側の表面を保護するために、フォトレジスト（図示せず）を塗布する。この状態で、バルク基板１の裏面側に形成された酸化膜１９を除去して、高濃度不純物層３を露出する。酸化膜１９は、エッチング液としてバッファードフッ酸を用い、３０分間のエッチングを行うことによって除去できる。エッチングで露出した高濃度不純物層３の上に、例えば厚さが２００ｎｍ程度のニッケルをＥＢ蒸着法によって堆積する。この後、バルク基板１の主面側の表面を保護するためのフォトレジストを除去し、続いて、アルゴンなどの不活性雰囲気中、約１０００℃の温度で約２分のアニールを行う。このようにして、裏面電極２３が得られる。
【０１１８】
上記アニールによって、裏面電極２３と高濃度不純物層３との界面には、ニッケルシリサイドが形成されるので、良好なオーミック特性が得られる。ニッケルシリサイドの形成には、堆積されたニッケルと同程度の厚さ（２００ｎｍ）の高濃度不純物層３が消費されるため、高濃度不純物層３の厚さはさらに２００nm程度目減りし、例えば１００ｎｍ以上５００ｎｍ以下になる。なお、このアニールにより、オーミック電極２１とＰ型コンタクト領域１１との界面にも、ニッケルシリサイドが形成される。
【０１１９】
この後、図５（ｊ）に示すように、オーミック電極２１および酸化膜１７を覆うように、層間絶縁膜２５を形成する。層間絶縁膜２５は、例えば酸化シリコンなどの絶縁材料をプラズマＣＶＤ法によって堆積することによって形成される。層間絶縁膜２５の厚さは例えば１μｍ程度である。
【０１２０】
次いで、図５（ｋ）に示すように、公知のドライエッチング技術を用いて、層間絶縁膜２５にオーミック電極２１に達するコンタクトホールを形成した後、コンタクトホール内部および層間絶縁膜２５の上に電極パッド２７を設ける。電極パッド２７は、例えばアルミニウムなどの導電材料をコンタクトホール内部および層間絶縁膜２５の表面全体に堆積することにより導電膜（厚さ：例えば３μｍ）を形成し、この導電膜に対して、公知のフォトリソグラフィー技術およびエッチング技術を用いてパターニングを行うことによって形成できる。このようにして、半導体素子７００が得られる。
【０１２１】
上記方法で得られた半導体素子７００は、バルク基板１の主面側に、Ｎ型のエピタキシャル層５とＰ型ウェル領域７およびＰ型コンタクト領域１１とから構成されたＰＮ接合を有している。また、Ｐ型コンタクト領域１１に対してオーミック接合されたオーミック電極２１を有している。一方、バルク基板１の裏面側に、高濃度不純物層３と、高濃度不純物層３を介してバルク基板１に電気的に接続された裏面電極２３とを有している。裏面電極２３は、バルク基板１よりも高い不純物濃度を有する高濃度不純物層３に接しているので、バルク基板１の裏面１ｒに接する従来の構成に比べて、コンタクト抵抗を低減できる。
【０１２２】
本実施形態によると、高濃度不純物層３をエピタキシャル成長によって形成するので、成長時間を調整することによって、高濃度不純物層３の厚さを容易に制御できる。そのため、ＰＮダイオードを形成するプロセスで行われる熱酸化処理に応じて、十分な厚さの高濃度不純物層３を形成できるという利点がある。
【０１２３】
具体的に説明すると、上記方法では、活性層となるエピタキシャル層５の表面清浄化および表面保護のために、２回の熱酸化処理（第１および第２の熱酸化処理）を行っている。何れの熱酸化処理でも、Ｓｉ面であるエピタキシャル層５の表面に、厚さが８０ｎｍの熱酸化膜を形成するが、このとき、Ｃ面である高濃度不純物層３の表面には、厚さが８００ｎｍの熱酸化膜が形成される。従って、これらの熱酸化処理によって消費される高濃度不純物層３の厚さを合わせると、少なくとも約７００ｎｍ以上（例えば８００ｎｍ程度）となる。よって、エピタキシャル成長によって形成される高濃度不純物層３の厚さは、少なくとも７００ｎｍ以上であることが好ましい。なお、裏面電極２３を形成する際にＰＤＡを行う場合、裏面電極２３を構成する導電材料（ニッケルなど）のシリサイド化に１００〜２００ｎｍ程度の厚さの高濃度不純物層３が消費されるため、エピタキシャル成長によって形成される高濃度不純物層３の厚さは、例えば９００ｎｍ以上であることが好ましい。より好ましくは１μｍ以上、さらに好ましくは１．１μｍ以上である。
【０１２４】
ここで、特許文献１のようにバルク基板１に対するイオン注入によって不純物ドープ層１１２を形成する場合を考えると、厚さが７００ｎｍ以上の不純物ドープ層１１２を得るためには、極めて高い加速電圧が必要となる。図９に示すグラフから、より深い注入を行うために、注入種として窒素を選択したとしても、イオン注入の際に必要な加速電圧は６００ｋｅＶとなる。半導体素子の製造で通常使用されるイオン注入設備の加速電圧は５００ｋｅＶ以下であり、６００ｋｅＶの加速電圧でイオン注入を行うためには、特殊な大型設備が必要となり、製造コストの増大を招く。
【０１２５】
これに対し、本実施形態では、エピタキシャル成長を行う際の成長時間を長くすることにより、容易に７００ｎｍ以上の厚さを有する高濃度不純物層３を形成できるので有利である。
【０１２６】
また、本実施形態では、エピタキシャル成長によって高濃度不純物層３を形成するため、高濃度不純物層３の不純物濃度プロファイルは深さ方向に略均一である。従って、半導体素子７００を形成するプロセスにおける高濃度不純物層３の目減り量がばらついても、得られた半導体素子７００の高濃度不純物層３における裏面電極２３に接する表面近傍の不純物濃度は一定である。よって、製品間におけるオン抵抗のばらつきが低減され、信頼性を向上できる。
【０１２７】
本実施形態の製造方法は、図５（ａ）〜（ｋ）を参照しながら説明した方法に限定されない。図３（ｂ）を参照しながら説明したように、バルク基板１の表面１ｒに高濃度不純物層３を形成した後に、バルク基板１における表面１ｐに対する平坦化処理を行ってもよいし、図４（ｂ）を参照しながら説明したように、バルク基板１における表面１ｐに保護膜を形成した状態で、バルク基板１の表面１ｒに高濃度不純物層３を形成してもよい。これにより、バルク基板１の表面１ｐに高品質なエピタキシャル層（活性層）５を形成できるので、デバイス特性を向上できる。
【０１２８】
また、上記方法では、バルク基板１におけるＳｉ面を主面として用いたが、Ｃ面を主面としてもよい。その場合、高濃度不純物層３はＳｉ面に形成されるため、Ｃ面に形成される場合よりも、熱酸化処理による目減り量が少なくなる。従って、エピタキシャル成長させる高濃度不純物層３の厚さを小さくできる。
【０１２９】
（第３の実施形態）
以下、図面を参照しながら、本発明による第３の実施形態の半導体素子を説明する。本実施形態の半導体素子は、ＳｉＣバルク基板を用いて形成された縦型のショットキーダイオードであり、ＳｉＣバルク基板における主面側にはショットキー電極が形成され、裏面側には、高濃度不純物層を介してＳｉＣバルク基板と電気的に接続された裏面電極が形成された構造を有している。
【０１３０】
本実施形態の半導体素子は、例えば次のような方法で製造できる。図６（ａ）〜（ｊ）は、本実施形態の半導体素子の製造方法を例示する工程断面図である。簡単のため、半導体基板１００、２００と同様の構成要素には同じ参照符号を付し、その説明を省略する。なお、次に説明する方法では、前述の第２の実施形態と異なり、バルク基板１のＣ面を主面として用い、Ｓｉ面に高濃度不純物層３を形成する。
【０１３１】
まず、図６（ａ）に示すように、炭化珪素を含むバルク基板１の表面（ここではＳｉ面）１ｒに高濃度不純物層３をエピタキシャル成長させることにより、半導体基板１００’を得る。バルク基板１としては、図２（ａ）を参照しながら説明した４Ｈ−ＳｉＣ基板を用いることができる。ここでは、バルク基板１における両面１ｒ、１ｐに対してエピタキシャル成長を行うため、バルク基板１の両面１ｒ、１ｐを研磨して、それらの表面粗さを同程度にしておくことが好ましい。高濃度不純物層３の形成には、図２（ｂ）で説明した方法と同様のＣＶＤ炉や原料ガスを用いることができるが、本実施形態では、バルク基板１のＳｉ面にエピタキシャル成長させるため、好適なプロセス条件は異なる。
【０１３２】
高濃度不純物層３の具体的な形成方法を説明する。まず、バルク基板１を硫酸過水、アンモニア過水、フッ酸などを用いて洗浄した後、表面１ｒが表になるようにして、ＣＶＤ炉のチャンバー内に設けられたサセプタに設置する。次いで、チャンバー内を１０-6Ｐａ以下の真空度になるまで減圧する。この後、キャリアガスである水素ガスを例えば２Ｌ／ｍｉｎの流量でチャンバーに供給してチャンバー内の圧力を１ａｔｍに保ちつつ、高周波加熱法によってバルク基板１を成長温度（例えば１６００℃）まで加熱する。バルク基板１の温度が成長温度に達すると、原料ガスであるシランおよびプロパンと、ドーパントガスである窒素をチャンバーに供給する。シランおよびプロパンの流量は、Ｃ／Ｓｉ比が０．３程度になるように調整されることが好ましく、それぞれ、例えば３ｍＬ／ｍｉｎおよび２ｍＬ／ｍｉｎである。ドーパントガスである窒素の流量は例えば１０ｍＬ／ｍｉｎである。
【０１３３】
このようにして形成された高濃度不純物層３の厚さは３００ｎｍ以上（例えば４００ｎｍ）であり、高濃度不純物層３の不純物濃度は１×１０19ｃｍ-3（例えば２×１０19ｃｍ-3）である。
【０１３４】
次いで、図６（ｂ）に示すように、チャンバー内のサセプタに設置されたバルク基板１を裏返して、バルク基板１における高濃度不純物層３が形成された面１ｒと反対側の表面（ここではＣ面）１ｐが表になるように設置し、バルク基板１における表面１ｐにエピタキシャル層５を形成する。エピタキシャル層５の形成方法は、図２（ｃ）を参照しながら前述した方法と同様であるが、本実施形態では、バルク基板１のＣ面にエピタキシャル層５を形成するため、好適なプロセス条件は異なる。
【０１３５】
エピタキシャル層５の具体的な形成方法を説明する。まず、チャンバー内を１０-6Ｐａ以下の真空度になるまで減圧した後、キャリアガスである水素ガスを例えば２Ｌ／ｍｉｎの流量でチャンバーに供給してチャンバー内の圧力を１ａｔｍに保ちつつ、高周波加熱法によってバルク基板１を成長温度（例えば１６００℃）まで加熱する。バルク基板１の温度が成長温度に達すると、原料ガスであるシランおよびプロパンと、ドーパントガスである窒素ガスをチャンバーに供給する。シランおよびプロパンの流量は、それぞれ、例えば１０ｍＬ／ｍｉｎおよび１ｍＬ／ｍｉｎである。ドーパントガスである窒素ガスの流量は例えば０．１ｍＬ／ｍｉｎである。このようにして、エピタキシャル層５が得られる。
【０１３６】
エピタキシャル層５は、ショットキーダイオードの活性領域を構成する活性層となり、ショットキーダイオードのオフ耐圧を確保する機能を有する。例えば１０００Ｖの耐圧を有するショットキーダイオードを作製する場合、エピタキシャル層５の厚さは１０μｍ以上１５μｍ以下、不純物濃度は５×１０15ｃｍ-3以上１×１０16ｃｍ-3以下に設定される。
【０１３７】
この後、図６（ｃ）に示すように、エピタキシャル層５の表面のうちショットキー電極を形成しようとする領域の周辺に、イオン注入法を用いて、終端構造となるガードリング３１を形成する。本実施形態では、エピタキシャル層５にＰ型不純物（ここではボロン）を、３０ｋＶの加速電圧でイオン注入する。ドーズ量は１×１０15ｃｍ-2とする。イオン注入後、アルゴンなどの不活性雰囲気中で、１７００℃の温度で３０分間の活性化アニールを行い、Ｐ型のガードリング３１を得る。得られたガードリング３１の不純物濃度は２×１０20ｃｍ-3であり、その深さは０．０８μｍである。
【０１３８】
上記の注入工程により、エピタキシャル層５および高濃度不純物層３の表面にはダメージ層が生じるので、これを除去するために、これらの表面に対して熱酸化処理（第１の熱酸化処理）を行う。これにより、図６（ｄ）に示すように、エピタキシャル層５および高濃度不純物層３の表面が酸化されて犠牲酸化膜３３、３５が形成される。本実施形態では、第１の熱酸化処理は、熱酸化炉を用いて、乾燥酸素雰囲気中、１２００℃の温度で０．５時間行う。このような熱酸化処理によって、Ｃ面であるエピタキシャル層５の表面には、厚さが約８０ｎｍの犠牲酸化膜３３が形成される。一方、Ｓｉ面である高濃度不純物層３の表面は熱酸化レートが小さいため、犠牲酸化膜３３よりも薄い犠牲酸化膜（厚さ：例えば約８ｎｍ）３５が形成される。
【０１３９】
続いて、図６（ｅ）に示すように、例えば１０：１のバッファードフッ酸をエッチング液として用い、１０分間程度のウェットエッチングを行うことにより、犠牲酸化膜３３、３５を除去する。
【０１４０】
次いで、図６（ｆ）に示すように、エピタキシャル層５および高濃度不純物層３に対して熱酸化処理（第２の熱酸化処理）を行い、これらの層５、３の表面に、表面保護膜として、新たな酸化膜３７、３９を形成する。本実施形態では、第２の熱酸化処理は、熱酸化炉を用いて、乾燥酸素雰囲気中、１２００℃の温度で０．５時間行う。このような熱酸化処理によって、エピタキシャル層５の表面に厚さが８０ｎｍの酸化膜３７が形成されるとともに、高濃度不純物層３の表面に厚さが８ｎｍ程度の酸化膜３９が形成される。
【０１４１】
なお、上述した第１および第２の熱酸化処理では、犠牲酸化膜３５および酸化膜３９を形成するために、高濃度不純物層３の表面部分が消費される。本実施形態では、これらの酸化膜３５、３９の厚さは何れも８ｎｍ程度であるので、消費される高濃度不純物層３の厚さは、合わせて約７ｎｍ程度（０．４６×８（ｎｍ）＋０．４６×８（ｎｍ））になる。
【０１４２】
続いて、図６（ｇ）に示すように、バルク基板１の裏面側に、高濃度不純物層３に接する裏面電極４１を形成する。
【０１４３】
裏面電極４１は、例えば次のような方法で形成できる。まず，バルク基板１の主面側の表面を保護するために、主面側の表面にフォトレジスト（図示せず）を塗布する。この状態で、バルク基板１の裏面側に形成された酸化膜３９を除去して、高濃度不純物層３を露出する。酸化膜３９は、エッチング液としてバッファードフッ酸を用い、３分間のエッチングを行うことによって除去できる。エッチングによって露出した高濃度不純物層３の上に、例えばニッケル（厚さ：２００ｎｍ程度）をＥＢ蒸着法で堆積する。この後、主面側の表面を保護するためのフォトレジストを除去し、続いて、アルゴンなどの不活性雰囲気中、約１０００℃の温度で約２分のアニールを行う。これにより、ニッケルと高濃度不純物層３におけるＳｉとが反応してニッケルシリサイド（図示せず）となる。このようにして、裏面電極４１が得られる。
【０１４４】
裏面電極４１と高濃度不純物層３との界面には、ニッケルシリサイドが形成されているため、良好なオーミック特性を実現できる。なお、ニッケルシリサイドの形成には、堆積されたニッケルと同程度の厚さ（２００ｎｍ）の高濃度不純物層３がさらに消費される。
【０１４５】
この後、図６（ｈ）に示すように、酸化膜３７の一部を除去して、エピタキシャル層５に接するショットキー電極４３を形成する。ショットキー電極４３は、エピタキシャル層５の表面のうちガードリング３１に包囲された領域、および、ガードリング３１の表面における内縁部に接するように設けられる。
【０１４６】
ショットキー電極４３は、例えば次のような方法で形成できる。まず、酸化膜３７における所定の領域上に、公知のフォトリソグラフィーによりレジスト層（図示せず）を形成する。この後、バッファードフッ酸をエッチング液として用いてウェットエッチングを行い、酸化膜３７のうちレジスト層によって覆われていない部分を除去する。これによって、エピタキシャル層５の表面が露出する。続いて、エピタキシャル層５の露出表面およびレジスト層の上に、ＥＢ蒸着法により、厚さが１００ｎｍのニッケル膜を堆積する。その後、レジスト層を除去することにより、ニッケル膜がパターニングされ（リフトオフ法）、ショットキー電極４３が形成される。なお、本実施形態では、ショットキー電極４３とエピタキシャル層５との密着性を強化するために、レジスト層を除去した後に、アルゴンなどの不活性雰囲気中、４００℃程度の温度で３０分間のアニールを行う。ここでは、ニッケルを用いてショットキー電極４３を形成しているが、ショットキー電極４３の材料は特に限定されず、例えばチタンであってもよい。
【０１４７】
次いで、図６（ｉ）に示すように、ショットキー電極４３を覆うように層間絶縁膜４５を形成する。層間絶縁膜４５は、ＣＶＤ法を用いて、酸化シリコンなどの絶縁材料を堆積させることによって形成できる。層間絶縁膜４５の厚さは例えば１μｍ程度である。
【０１４８】
続いて、図６（ｊ）に示すように、公知のドライエッチング技術を用いて、層間絶縁膜４５にショットキー電極４３に達するコンタクトホールを形成した後、コンタクトホール内部および層間絶縁膜４５の上に電極パッド４７を設ける。電極パッド４７は、例えばアルミニウムなどの導電材料をコンタクトホール内部および層間絶縁膜４５の表面全体に堆積させて導電膜（厚さ：例えば３μｍ）を形成し、この導電膜に対して、公知のフォトリソグラフィー技術およびエッチング技術を用いてパターニングすることによって形成できる。このようにして、半導体素子８００が得られる。
【０１４９】
上記方法で得られた半導体素子８００では、裏面電極４１は高濃度不純物層３を介してバルク基板１に電気的に接続されている。従って、裏面電極４１とバルク基板１の裏面とが接する従来の構成に比べて、コンタクト抵抗を低減できる。
【０１５０】
上記方法では、前述の実施形態と異なり、バルク基板１におけるＳｉ面に高濃度不純物層３を形成し、Ｃ面にエピタキシャル層５を形成している。そのため、第１および第２の熱酸化処理によって高濃度不純物層３の表面に形成される酸化膜３５、３９の厚さは、エピタキシャル層５の表面に形成される酸化膜３３、３７の１／１０程度に抑えられる。従って、酸化膜３５、３９の形成によって消費される高濃度不純物層３の厚さを小さくできるので、エピタキシャル成長によってバルク基板１に形成する高濃度不純物層３の厚さを小さくできる。
【０１５１】
具体的には、第１および第２の熱酸化処理および裏面電極４１の形成によって消費される高濃度不純物層３の厚さは合わせて約２０７ｎｍである。従って、エピタキシャル成長によって形成される高濃度不純物層３の厚さは、３００ｎｍ以上であることが好ましく、より好ましくは４００ｎｍ以上である。これにより、より確実に、裏面電極２３とバルク基板１との間のオン抵抗を低減できる。
【０１５２】
本実施形態における高濃度不純物層３は、エピタキシャル成長によって形成され、その不純物濃度プロファイルは深さ方向に略均一である。そのため、半導体素子８００を形成するプロセスにおける高濃度不純物層３の目減り量がばらついても、得られた半導体素子８００の高濃度不純物層３における裏面電極２３に接する表面近傍の不純物濃度は一定となる。従って、製品間におけるオン抵抗のばらつきが低減されるので、信頼性を高めることができる。
【０１５３】
本実施形態の製造方法は、図６（ａ）〜（ｊ）を参照しながら説明した方法に限定されない。図３（ｂ）を参照しながら説明したように、バルク基板１の表面１ｒに高濃度不純物層３を形成した後に、バルク基板１における表面１ｐに対する平坦化処理を行ってもよいし、図４（ｂ）を参照しながら説明したように、バルク基板１における表面１ｐに保護膜を形成した状態で、バルク基板１の表面１ｒに高濃度不純物層３を形成してもよい。これにより、バルク基板１の表面１ｐに高品質なエピタキシャル層（活性層）５を形成できるので、デバイス特性を向上できる。
【０１５４】
また、本実施形態では、バルク基板１におけるＣ面を主面として用いたが、Ｓｉ面を主面として用いて、ショットキーダイオードを構成してもよい。その場合、高濃度不純物層３はＣ面に形成されるため、熱酸化処理などによる目減り量を考慮して、エピタキシャル成長させる高濃度不純物層３を厚く（例えば１μｍ以上）する必要がある。
【０１５５】
（第４の実施形態）
以下、図面を参照しながら、本発明による第４の実施形態の半導体素子を説明する。本実施形態の半導体素子は、ＳｉＣバルク基板を用いて形成された縦型ＭＯＳＦＥＴであり、ＳｉＣバルク基板における主面側には、ゲートによってオンオフされるチャネルを含むＭＯＳＦＥＴ部分やソース電極などが形成され、裏面側には、高濃度不純物層を介してＳｉＣバルク基板と電気的に接続されたドレイン電極が形成された構造を有している。
【０１５６】
本実施形態の半導体素子を製造する方法を説明する。図７（ａ）〜（ｋ）は、本実施形態の半導体素子の製造方法を例示する工程断面図である。簡単のため、半導体基板１００、２００と同様の構成要素には同じ参照符号を付し、その説明を省略する。
【０１５７】
図７（ａ）に示すように、炭化珪素を含むバルク基板１の表面１ｒに高濃度不純物層３をエピタキシャル成長させることにより、半導体基板１００を得る。本実施形態では、バルク基板１として、図２（ａ）を参照しながら説明した４Ｈ−ＳｉＣ基板を用い、この４Ｈ−ＳｉＣ基板におけるＳｉ面を表面１ｒとする。高濃度不純物層３は、図２（ｂ）を参照しながら前述した方法と同様の方法で作製される。高濃度不純物層３の厚さは１μｍ以上（例えば１．２μｍ）、ｎ型不純物の濃度は１×１０19ｃｍ-3以上（例えば２×1019ｃｍ-3）である。
【０１５８】
次いで、図７（ｂ）に示すように、バルク基板１における第１表面１ｒと反対側の第２表面（すなわちＳｉ面）１ｐに、エピタキシャル層５を形成する。エピタキシャル層５の形成方法は、図２（ｃ）を参照しながら前述した方法と同様である。このエピタキシャル層５は、ＭＯＳＦＥＴの活性領域を構成する活性層となり、ＭＯＳＦＥＴのオフ耐圧を確保する機能を有する。例えば１０００Ｖの耐圧を有するＭＯＳＦＥＴを作製する場合、エピタキシャル層５の厚さは１０μｍ以上１５μｍ以下、不純物濃度は５×１０15ｃｍ-3以上１×１０16ｃｍ-3以下に設定される。
【０１５９】
この後、図７（ｃ）に示すように、イオン注入法を用いてエピタキシャル層５の表面に、フィールドリミッティングリング、Ｐ型ウェル領域、ソース領域、およびＰ型コンタクト領域をそれぞれ規定する注入層５１’、５２’、５３’、５５’を形成する。
【０１６０】
これらの注入層５１’、５２’、５３’、５５’の形成方法を具体的に説明する。まず、エピタキシャル層５にＰ型不純物（例えばＡｌ）をイオン注入することにより、フィールドリミッティングリングおよび複数のＰ型ウェル領域をそれぞれ規定する注入層５１’、５２’を形成する（第１の注入工程）。フィールドリミッティングリングを規定する注入層５１’は、エピタキシャル層５の表面において、Ｐ型ウェル領域を規定する注入層５２’を包囲するように配置される。ここでは、第１の注入工程として、３０ｋｅＶ〜３５０ｋｅＶの範囲から選択された４種類の加速電圧で、４段の多段注入を行う。多段注入におけるトータルドーズ量は１×１０14ｃｍ-2程度とする。続いて、イオン注入法により、Ｐ型ウェル領域を規定する注入層５２’の内部にＰ型コンタクト領域を規定する注入層５５’を形成する（第２の注入工程）。Ｐ型コンタクト領域を規定する注入層５５’は、Ｐ型ウェル領域を規定する注入層５２’よりも高い濃度でＰ型不純物を含み、かつ、Ｐ型ウェル領域を規定する注入層５２’よりも浅い。ここでは、第２の注入工程として、３０ｋｅＶ〜１５０ｋｅＶの範囲から選択された３種類の加速電圧で、３段の多段注入を行う。多段注入におけるトータルドーズ量は１×１０15ｃｍ-2程度とする。同様に、Ｐ型ウェル領域を規定する注入層５２’の内部にＮ型ソース領域を規定する注入層５３’を形成するために、Ｎ型不純物（例えば窒素）をイオン注入する（第３の注入工程）。ここでは、第３の注入工程として、３０ｋｅＶ〜１８０ｋｅＶの範囲から選択された４種類の加速電圧で、４段の多段注入を行う。多段注入におけるトータルドーズ量は１．７×１０15ｃｍ-2程度とする。
【０１６１】
第１、第２および第３の注入工程は、何れも、５００℃の高温で行う。炭化珪素に対するイオン注入では、注入時に炭化珪素の結晶性が崩れると、注入後に高温のアニールを施しても結晶性が回復しないが、そのような高温で注入を行うことにより、注入時にも結晶性を維持できるからである。
【０１６２】
第１、第２および第３の注入工程の後、アルゴンなどの不活性雰囲気中、１７００℃の温度で３０分間のアニールを行い、Ａｌイオンおよび窒素イオンを活性化させる。これにより、図７（ｄ）に示すように、注入層５１’、５２’、５３’、５５’は、それぞれ、フィールドリミッティングリング５１、Ｐ型ウェル領域５２、ソース領域５３、およびＰ型コンタクト領域５５となる。得られたフィールドリミッティングリング５１およびＰ型ウェル領域５２の深さは約０．４μｍであり、不純物濃度は２×１０18ｃｍ-3程度である。
【０１６３】
上記の注入工程により、エピタキシャル層５および高濃度不純物層３の表面にはダメージ層が生じるので、これを除去するために、これらの表面に対して熱酸化処理（第１の熱酸化処理）を行う。これにより、図７（ｅ）に示すように、エピタキシャル層５および高濃度不純物層３の表面が酸化されて犠牲酸化膜５７、５９が形成される。本実施形態では、第１の熱酸化処理は、熱酸化炉を用いて、乾燥酸素雰囲気中、１２００℃の温度で３時間行う。このような熱酸化処理によって、Ｓｉ面であるエピタキシャル層５の表面には、厚さが約８０ｎｍの犠牲酸化膜５７が形成され、Ｃ面である高濃度不純物層３の表面には、厚さが約８００ｎｍの犠牲酸化膜５９が形成される。
【０１６４】
続いて、図７（ｆ）に示すように、例えば１０：１のバッファードフッ酸をエッチング液として用いて、３０分間程度のウェットエッチングを行うことにより、犠牲酸化膜５７、５９を除去する。
【０１６５】
次いで、図７（ｇ）に示すように、熱酸化処理（第２の熱酸化処理）を行い、エピタキシャル層５の表面に、表面保護膜として新たな酸化膜６１を形成する。このとき、高濃度不純物層３の表面にも、酸化膜６３が形成される。本実施形態における第２の熱酸化処理は、熱酸化炉を用いて、乾燥酸素雰囲気中、１２００℃の温度で３時間行う。このような条件で熱酸化処理を行うと、エピタキシャル層５の表面に厚さが８０ｎｍの酸化膜６１が形成されるとともに、高濃度不純物層３の表面に厚さが８００ｎｍの酸化膜６３が形成される。
【０１６６】
なお、上述した第１および第２の熱酸化処理では、犠牲酸化膜５９および酸化膜６３を形成するために、高濃度不純物層３の表面部分におけるＳｉＣが消費される。本実施形態では、これらの酸化膜５９、６３の厚さは何れも８００ｎｍ程度であるので、消費される高濃度不純物層３の厚さは、合わせて約８００ｎｍ程度（０．４６×８００（ｎｍ）＋０．４６×８００（ｎｍ））になる。
【０１６７】
この後、図７（ｈ）に示すように、酸化膜６１の上にゲート電極６５を形成する。ゲート電極６５は、エピタキシャル層５におけるチャネルとなる部分を覆うように配置される。ゲート電極６５は、例えば高濃度にＮ型不純物がドープされたＮ型の多結晶シリコンを用いて形成される。具体的には、７×１０20ｃｍ-3の濃度でリンを含む多結晶シリコンを酸化膜６１の上に堆積させて、厚さが例えば４００ｎｍの多結晶シリコン膜を形成する。この後、公知のフォトリソグラフィーおよびドライエッチングを用いて、多結晶シリコン膜のパターニングを行うことによって、ゲート電極６５が形成される。
【０１６８】
続いて、図７（ｉ）に示すように、層間絶縁膜６７およびソース電極６９を形成する。
【０１６９】
層間絶縁膜６７は、例えばプラズマＣＶＤ法によって、酸化シリコンなどの絶縁材料を酸化膜６１およびゲート電極６５の上に堆積させることによって形成される。層間絶縁膜６７の厚さは例えば１μｍ程度である。
【０１７０】
ソース電極６９は、層間絶縁膜６７に設けたコンタクトホールの内部に形成され、Ｎ型ソース領域５３の一部およびＰ型コンタクト領域５５に対してオーミック接合を形成する。このようなソース電極６９は、例えば次のようにして形成される。まず、公知のフォトリソグラフィーおよびドライエッチングを用いて、層間絶縁膜６７に、Ｎ型ソース領域５３の一部およびＰ型コンタクト領域５５に達するコンタクトホールを形成する。続いて、コンタクトホール内部および層間絶縁膜６７の上にニッケル（厚さ：例えば１００ｎｍ）を蒸着した後、６００℃の温度でＲＴＡ（Rapid Thermal Annealing）を行い、コンタクトホール内部に堆積したニッケルを炭化珪素と反応させる。これにより、ソース電極６９を得る。次いで、層間絶縁膜６７の上に堆積した未反応のニッケルをウェットエッチングによって除去する。その後、さらに１０００℃の温度で２分間のＲＴＡを施すことにより、ソース電極６９とＮ型ソース領域５３およびＰ型コンタクト領域５５との間に良好なオーミック特性が得られる。
【０１７１】
次いで、図７（ｊ）に示すように、ソース電極６９と電気的に接続された電極パッド７１を設ける。電極パッド７１は、例えばＥＢ蒸着によって、層間絶縁膜６７のコンタクトホール内部および層間絶縁膜６７の上にアルミニウムなどの導電材料を堆積して導電膜（厚さ：例えば３μｍ）を形成し、公知のフォトリソグラフィー技術およびエッチング技術を用いて、この導電膜のパターニングを行うことによって形成できる。
【０１７２】
この後、図７（ｋ）に示すように、バルク基板１の裏面側に、高濃度不純物層３に接するドレイン電極７３を形成する。このようにして、半導体素子９００が得られる。
【０１７３】
ドレイン電極７３は、例えば次のような方法で形成できる。まず，バルク基板１の裏面側に形成された酸化膜６３を除去して、高濃度不純物層３を露出する。酸化膜６３は、バッファードフッ酸を用いて、３０分間のウェットエッチングを行うことによって除去できる。エッチングにより露出した高濃度不純物層３の上に、例えばニッケル（厚さ：１００ｎｍ程度）をＥＢ蒸着法によって堆積する。この後、良好なオーミック特性を得るために、必要に応じて、アルゴンなどの不活性雰囲気中、約１０００℃の温度で約２分のアニールを行い、ドレイン電極７３を得る。なお、上記アニールを行う場合には、堆積されたニッケルと同程度の厚さ（１００ｎｍ）の高濃度不純物層３が消費される。
【０１７４】
上記方法で得られた半導体素子９００では、ドレイン電極７３は高濃度不純物層３を介してバルク基板１に電気的に接続されている。従って、ドレイン電極７３とバルク基板１の裏面とが接する従来の構成に比べて、コンタクト抵抗を低減できる。
【０１７５】
本実施形態によると、高濃度不純物層３をエピタキシャル成長によって形成するので、成長時間を調整することによって、高濃度不純物層３の厚さを容易に制御できる。そのため、ＭＯＳＦＥＴを製造する際に行われる熱酸化処理や電極形成プロセスに応じて、十分な厚さの高濃度不純物層３を形成できるという利点がある。上記方法では、２回の熱酸化処理（第１および第２の熱酸化処理）によって消費される高濃度不純物層３の厚さは、少なくとも約７００ｎｍ以上（例えば８００ｎｍ）となる。よって、エピタキシャル成長によって形成される高濃度不純物層３の厚さは、少なくとも７００ｎｍ以上であることが好ましい。なお、ドレイン電極７３を形成する際にＰＤＡを行う場合、高濃度不純物層３がさらに消費されるため、エピタキシャル成長によって形成される高濃度不純物層３の厚さは、例えば９００ｎｍ以上であることが好ましい。より好ましくは１μｍ以上、さらに好ましくは１．１μｍ以上である。これにより、より確実に、ドレイン電極７３とバルク基板１との間のオン抵抗を低減できる。
【０１７６】
また、エピタキシャル成長によって形成された高濃度不純物層３の不純物濃度プロファイルは深さ方向に略均一である。そのため、半導体素子９００を形成するプロセスにおける高濃度不純物層３の目減り量がばらついても、得られた半導体素子９００の高濃度不純物層３におけるドレイン電極７３に接する表面近傍の不純物濃度は一定である。従って、製品間におけるオン抵抗のばらつきが抑えられるので、信頼性を高めることができる。
【０１７７】
本実施形態の製造方法は、図７（ａ）〜（ｋ）を参照しながら説明した方法に限定されない。上記方法では、バルク基板１におけるＳｉ面を主面として用いたが、Ｃ面を主面としてもよい。また、図３（ｂ）を参照しながら説明したように、バルク基板１の表面１ｒに高濃度不純物層３を形成した後に、バルク基板１における表面１ｐに対する平坦化処理を行ってもよいし、図４（ｂ）を参照しながら説明したように、バルク基板１における表面１ｐに保護膜を形成した状態で、バルク基板１の表面１ｒに高濃度不純物層３を形成してもよい。これにより、バルク基板１の表面１ｐに高品質なエピタキシャル層（活性層）５を形成できるので、デバイス特性を向上できる。
【産業上の利用可能性】
【０１７８】
本発明によると、ＳｉＣバルク基板を備えた半導体素子において、ＳｉＣバルク基板の裏面側に設けられる電極のコンタクト抵抗を低減できるので、電力損失を小さく抑えることが可能になる。また、本発明によると、量産化に適した簡便なプロセスで、上記のような半導体素子を製造できる。
【０１７９】
本発明は、ＳｉＣバルク基板を用いて形成された縦型ＰＮダイオード、縦型ショットキーダイオード、縦型ＭＯＳＦＥＴなどの縦型の半導体素子、およびそのような半導体素子を含む装置に広く適用できる。
【図面の簡単な説明】
【０１８０】
【図１】（ａ）および（ｂ）は、それぞれ、本発明による第１の実施形態の半導体基板を示す断面模式図である。
【図２】（ａ）〜（ｃ）は、本発明による第１の実施形態の半導体基板を製造する方法を説明するための工程断面図である。
【図３】（ａ）〜（ｃ）は、本発明による第１の実施形態の半導体基板を製造する他の方法を説明するための工程断面図である。
【図４】（ａ）〜（ｄ）は、本発明による第１の実施形態の半導体基板を製造するさらに他の方法を説明するための工程断面図である。
【図５】（ａ）〜（ｋ）は、本発明による第２の実施形態の半導体素子を製造する方法を説明するための工程断面図である。
【図６】（ａ）〜（ｊ）は、本発明による第３の実施形態の半導体素子を製造する方法を説明するための工程断面図である。
【図７】（ａ）〜（ｋ）は、本発明による第４の実施形態の半導体素子を製造する方法を説明するための工程断面図である。
【図８】（ａ）および（ｂ）は、従来の半導体基板の製造方法を説明するための断面工程図である。
【図９】炭化珪素バルク基板に対して窒素またはリンイオンを注入する際のイオンエネルギーと注入深さとの関係を表わすグラフである。
【図１０】炭化珪素層に対して窒素イオンを注入したときの、炭化珪素層の深さ方向における窒素イオンの濃度プロファイルを示すグラフである。
【符号の説明】
【０１８１】
１                    バルク基板
１ｒ、１ｐ            バルク基板の表面
３                    高濃度不純物層
４                    保護膜
５                    エピタキシャル層
７、５２              Ｐ型ウェル領域
９、５１              フィールドリミッティングリング
１１、５５            Ｐ型コンタクト領域
１３、１５、１７、１９、３３、３５、３７、３９、５７、５９、６１，６３  酸化膜
２１                  オーミック電極
２３、４１            裏面電極
２５、４５、６７      層間絶縁膜
２７、４７、７１      電極パッド
３１                  ガードリング
４３                  ショットキー電極
５３                  ソース領域
６５                  ゲート電極
６９                  ソース電極
７３                  ドレイン電極
１００、１００’、２００、３００、４００、５００、６００        半導体基板
７００、８００、９００        半導体素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008004726.tif 000009
【図８】
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【図９】
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【図１０】
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