(57)【要約】【課題】層間絶縁膜のディッシングを抑制すること。【解決手段】本発明に係る半導体装置の設計方法は、（Ａ）半導体チップ１０のレイアウト領域ＬＡＹを単位領域ＵＮＩＴ毎にマトリックス状に区分けするステップと、（Ｂ）配線密度ＤＷが所定の基準値を超える単位領域ＵＮＩＴの集合である高密度領域ＲＨの、上記レイアウト領域ＬＡＹに対する占有率ＯＣＣが５０％未満になるように、配線レイアウトを決定するステップと、を有する。【選択図】図５
2008004922.tif 000002
【特許請求の範囲】
【請求項１】
（Ａ）半導体チップのレイアウト領域を単位領域毎にマトリックス状に区分けするステップと、
（Ｂ）配線密度が所定の基準値を超える前記単位領域の集合である高密度領域の前記レイアウト領域に対する占有率が５０％未満になるように、配線レイアウトを決定するステップと
を有する
半導体装置の設計方法。
【請求項２】
請求項１に記載の半導体装置の設計方法であって、
前記単位領域は、一辺の長さがスクライブ線の幅より小さい正方形である
半導体装置の設計方法。
【請求項３】
請求項１又は２に記載の半導体装置の設計方法であって、
前記（Ｂ）ステップは、
（ｂ１）仮の配線レイアウトを決定するステップと、
（ｂ２）前記単位領域毎に、前記仮の配線レイアウトの前記配線密度を計算するステップと、
（ｂ３）前記計算された配線密度が前記所定の基準値を超える前記単位領域を前記高密度領域としてカウントするステップと、
（ｂ４）前記高密度領域の前記レイアウト領域全体に対する占有率を算出するステップと、
（ｂ５）前記占有率が５０％以上の場合、前記（ｂ１）〜（ｂ４）ステップを再度実行するステップと、
（ｂ６）前記占有率が５０％未満の場合、前記仮の配線レイアウトを前記配線レイアウトとして決定するステップと
を含む
半導体装置の設計方法。
【請求項４】
請求項１乃至３のいずれかに記載の半導体装置の設計方法であって、
更に、（Ｃ）前記高密度領域を複数の分割高密度領域に分割し、前記複数の分割高密度領域を前記レイアウト領域中に分配することによって前記配線レイアウトを修正するステップを含む
半導体装置の設計方法。
【請求項５】
請求項４に記載の半導体装置の設計方法であって、
前記（Ｃ）ステップにおいて、前記複数の分割高密度領域は、ストライプ状に配置される
半導体装置の設計方法。
【請求項６】
請求項５に記載の半導体装置の設計方法であって、
前記ストライプ状に配置された複数の分割高密度領域の間隔は、スクライブ線の幅より大きい
半導体装置の設計方法。
【請求項７】
請求項４に記載の半導体装置の設計方法であって、
前記（Ｃ）ステップは、
（ｃ１）前記レイアウト領域を複数のストリップ領域に区分けするステップと、
ここで、前記複数のストリップ領域の各々の長手方向は、第１方向であり、前記複数のストリップ領域は、前記第１方向に直交する第２方向に沿って並んでおり、
（ｃ２）前記複数の分割高密度領域の各々の前記第２方向に沿った幅が前記各々のストリップ領域の前記第２方向に沿った幅よりも小さくなるように、前記高密度領域を前記複数の分割高密度領域に分割するステップと、
（ｃ３）前記複数の分割高密度領域を、対応する数の前記複数のストリップ領域のそれぞれに配置するステップと
を含む
半導体装置の設計方法。
【請求項８】
請求項７に記載の半導体装置の設計方法であって、
前記（ｃ３）ステップにおいて、前記複数の分割高密度領域は、前記複数のストリップ領域に対して少なくとも一つおきに順番に配置される
半導体装置の設計方法。
【請求項９】
請求項７又は８に記載の半導体装置の設計方法であって、
前記（ｃ１）ステップにおいて、前記レイアウト領域は、端部から前記第２方向に向かって等間隔で区分けされる
半導体装置の設計方法。
【請求項１０】
請求項９に記載の半導体装置の設計方法であって、
前記各々のストリップ領域の前記第２方向に沿った幅は、スクライブ線の幅と等しい
半導体装置の設計方法。
【請求項１１】
請求項１乃至１０のいずれかに記載の半導体装置の設計方法をコンピュータに実行させるための設計プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の設計方法に関する。特に、本発明は、半導体装置における配線をレイアウトする方法に関する。
【背景技術】
【０００２】
半導体装置の製造プロセスで用いられる平坦化技術として、ＣＭＰ（Chemical Mechanical Polishing）が知られている。ＣＭＰは、メタル配線の研磨や、多層配線構造が形成される際の層間絶縁膜の研磨に適用されている。
【０００３】
例えば、ダマシンと呼ばれる手法によって低抵抗のＣｕ配線が形成される時、ＣＭＰが用いられる。具体的には、絶縁膜に溝が形成された後、その溝にＣｕが埋め込まれ、溝外のＣｕがＣＭＰによって削り取られる。ここで、形成されるＣｕ配線の幅が大きい場合、ＣＭＰによって表面が皿状にくぼむ「ディッシング」と呼ばれる現象が発生する。このＣｕ配線のディッシングの抑制を目的とした技術が、特許文献１に記載されている。その従来技術によれば、幅広のメタル配線が、ストライプ状に分割される。
【０００４】
また、ＣＭＰは、多層配線構造が形成される際の層間絶縁膜の研磨にも用いられる。図１Ａ及び図１Ｂは、ある層間絶縁膜が形成される工程を示す断面図である。図１Ａにおいて、メタル配線１の分布は不均一であり、密な領域Ｒ１と疎な領域Ｒ２が混在し、密な領域Ｒ１におけるメタル配線１の配線密度は、疎な領域Ｒ２におけるものより高い。このようなメタル配線１を覆うように、層間絶縁膜２が、プラズマＣＶＤ（Chemical Vapor Deposition）法、あるいは、高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）法により堆積される。この時、形成された層間絶縁膜２の表面は、下地のメタル配線１を反映しており、平坦ではない。つまり、密な領域Ｒ１における層間絶縁膜２は厚く、疎な領域Ｒ２における層間絶縁膜２は薄くなる。
【０００５】
この状態でＣＭＰが行われると、図１Ｂに示されるように、疎な領域Ｒ２における層間絶縁膜２の表面の方が、密な領域Ｒ１における層間絶縁膜２の表面よりも低くなる。つまり、局所的には平坦性が高くなるものの、研磨後の層間絶縁膜２の表面にはグローバルな段差（ディッシング）が生じる。よって、フォトリソグラフィ時に焦点が合わなくなり、製造される半導体装置の信頼性が劣化する。また、疎な領域Ｒ２における層間絶縁膜２が、密な領域Ｒ１におけるものよりも薄くなり、層間絶縁膜２の容量が空間的に変動する。よって、製造される半導体装置の電気特性が劣化する。
【０００６】
このような層間絶縁膜のディッシングを抑制することを目的とした技術が、例えば、特許文献２や特許文献３に開示されている。上述の通り、層間絶縁膜のディッシングは、配線密度のばらつきが顕著な場合に発生する。そのため、特許文献２や特許文献３に記載された技術によれば、ディッシングが生じる可能性のある領域に、通常配線とは別のダミー配線が形成される。
【０００７】
図２Ａ及び図２Ｂは、ダミー配線を含む配線群が形成される例を示している。図２Ａ及び図２Ｂにおいて、領域Ｒ１は、通常配線の配線密度が高い領域であり、領域Ｒ２は、通常配線の配線密度が低い領域である。図２Ａにおいて、絶縁膜３上にバリアメタル膜４が形成され、そのバリアメタル膜４上にＡｌ膜５が形成されている。バリアメタル膜４は、例えばＴｉＮ膜であり、Ａｌ膜５と絶縁膜３との密着性を向上させ、また、絶縁膜３へのＡｌの拡散を防止する役割を果たす。更に、Ａｌ膜５上には、所定のパターンを有するレジストマスク６が形成される。
【０００８】
次に、そのレジストマスク６を用い、ＲＩＥ（Reactive Ion Etching）等のドライエッチングが実施される。その結果、図２Ｂに示されるように、領域Ｒ１には通常配線７が形成され、領域Ｒ２には通常配線７に加えてダミー配線８が形成される。このうち通常配線７だけが回路の動作に用いられる。このように、従来技術によれば、ディッシングが生じる可能性のある領域Ｒ２に、配線パターンとは別のダミー配線８が形成される。これにより、配線密度のばらつきが最小限に抑えられ、次に形成される層間絶縁膜のディッシングが抑制される。
【０００９】
【特許文献１】特開２０００−６８２７７号公報
【特許文献２】特開平１１−１２６８２２号公報
【特許文献３】特開２００２−３４２３９９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本願発明者は、次の点に着目した。従来技術のようにダミー配線８を形成することは、全体として配線密度（データ率）が増加することを意味する。配線密度があまりにも増加すると、図２Ｂに示されたドライエッチング工程において、次のような不具合が生じる。
【００１１】
ドライエッチングの終点は、一般的に、エッチングの際生成される反応生成物の発光強度をモニタすることによって決定される。図３は、ドライエッチング工程におけるプラズマの発光強度の遷移を示している。図３中、実線（サンプルＡ）は、ダミー配線８が形成されない場合の発光強度を示している。一方、破線（サンプルＢ）は、ダミー配線８が形成される場合、すなわち、配線密度が高い場合の発光強度を示している。
【００１２】
エッチングが進むと、Ａｌ膜５に関連する発光強度が減少し、バリアメタル膜４に関連する発光強度が増加する。そのバリアメタル膜４に関連する発光強度が負値で表される場合、全体としての発光強度は、図３に示されるように、エッチングの途中で減少し始める。その減少が終了する点が、ドライエッチングの終点として認識される。実線（サンプルＡ）の場合、勾配が急であるため、ドライエッチングの終点を良好に検知することができる。
【００１３】
一方、破線（サンプルＢ）の場合、ダミー配線８が形成されるため、レジストマスク６が占める面積は大きくなり、Ａｌ膜５やバリアメタル膜４が露出する面積は小さくなる。従って、Ａｌ膜５に関連する発光強度やバリアメタル膜４に関連する発光強度は、サンプルＡの場合より弱くなる。この場合、発光強度の減少時の勾配が緩やかになり、ドライエッチングの終点を正確に検知することができなくなる可能性がある。ドライエッチングの終点が正確に検知されないと、オーバーエッチングが発生する、あるいは、残渣が生じてしまう。このことは、半導体装置の電気特性や信頼性の劣化を招く。
【００１４】
このように、配線密度のばらつきを抑えるためにダミー配線８が設けられる場合、全体としての配線密度が更に増加してしまい、ドライエッチング工程において不具合が生じる。また、ダミー配線８が設けられる場合、配線容量が増大するという不具合も生じる。
【課題を解決するための手段】
【００１５】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１６】
本願発明者は、配線密度の高い高密度領域（密な領域Ｒ１）の半導体チップ全体に対する「占有率」に着目した。そして、本願発明者は、その占有率が５０％以上の場合、製造プロセスにおいて層間絶縁膜のディッシングが発生することを見出した。言い換えれば、その占有率が５０％未満の場合に、製造プロセスにおけるディッシングの発生が抑制されることが見出された。
【００１７】
もちろん、半導体チップ上の１つの配線層の配線領域の全てが前述の密な領域Ｒ１であればディッシングは起こりえない。しかし、ダミー配線等を用いることなく、設計上の要求で配線領域の全てが密な領域Ｒ１となることは極めてまれである。通常の製品の場合は、密な領域Ｒ１と疎な領域Ｒ２が混在する。そのような場合に、本願発明者が見出した上記知見に基づいて配線を設計すれば、ディシングの発生を許容範囲内に抑えることができる。本発明によれば、密な領域Ｒ１と疎な領域Ｒ２が混在する場合に、密な領域Ｒ１と疎な領域Ｒ２のバランスを取ることによりディッシングの発生を抑制する技術が提供される。
【００１８】
より詳細には、本発明に係る半導体装置の設計方法は、（Ａ）半導体チップ（１０）のレイアウト領域（ＬＡＹ）を単位領域（ＵＮＩＴ）毎にマトリックス状に区分けするステップと、（Ｂ）配線密度（ＤＷ）が所定の基準値を超える単位領域（ＵＮＩＴ）の集合である高密度領域（ＲＨ）の、上記レイアウト領域（ＬＡＹ）に対する占有率（ＯＣＣ）が５０％未満になるように、配線レイアウトを決定するステップと、を有する。このように半導体装置が設計されると、製造プロセスにおいて層間絶縁膜のディッシングが抑制される。また、ダミー配線は設けられないので、ダミー配線による配線密度の増加が防止される。よって、ドライエッチングの終点を精度良く検出することが可能となる。その結果、オーバーエッチングや残渣の発生が防止され、半導体装置の特性が向上する。また、ダミー配線が設けられないため、配線容量の増加が防止される。
【発明の効果】
【００１９】
本発明に係る半導体装置の設計方法によれば、製造プロセスにおける層間絶縁膜のディッシングが抑制される。また、ダミー配線は設けられないので、配線容量の増加が防止される。更に、ダミー配線が設けられないため、ドライエッチングの終点を精度良く検出することが可能となり、オーバーエッチングや残渣の発生が防止され、半導体装置の特性が向上する。
【発明を実施するための最良の形態】
【００２０】
添付図面を参照して、本発明の実施の形態に係る半導体装置の設計方法を説明する。本実施の形態に係る半導体装置は、例えば、配線がランダムに配置されるロジックデバイスである。
【００２１】
１．第１の実施の形態
図４は、設計中の半導体装置の一例を概念的に示している。その半導体装置のチップ（半導体チップ１０）に対応して、あるレイアウト領域ＬＡＹが定義されている。そのレイアウト領域ＬＡＹ内に複数の配線がレイアウトされる。
【００２２】
図４において、レイアウト領域ＬＡＹは、配線密度が比較的高い高密度領域ＲＨと、配線密度が比較的低い低密度領域ＲＬに区分けされる。具体的には、高密度領域ＲＨは、単位面積あたりの配線密度が所定の基準値を超えている領域として定義される。一方、低密度領域ＲＬは、単位面積あたりの配線密度が所定の基準値以下である領域として定義される。その所定の基準値は、例えば７０％に設定される。
【００２３】
このとき、高密度領域ＲＨのレイアウト領域ＬＡＹに対する占有率ＯＣＣは、次の式（１）により算出される：
占有率ＯＣＣ＝（高密度領域ＲＨの面積）／（レイアウト領域ＬＡＹの面積）  …（１）
【００２４】
本願発明者は、異なる高密度領域ＲＨの占有率ＯＣＣを有する複数の製品に関して、層間絶縁膜のディッシングが発生したか否かを調査した。図５は、その調査により得られた占有率ＯＣＣとディッシングの発生との関係を示している。ここでは、一辺がスクライブ線幅の１／３である正方形を単位領域とした場合に、配線密度が７０％を超える単位領域を高密度領域ＲＨとしてカウントし、高密度領域ＲＨの占有率ＯＣＣを求めた。また、ディッシングに関しては、層間絶縁膜の段差が０．３μｍ以下（製品上許容できる範囲）の場合を“ディッシング無し”と判定し、それを超える場合を“ディシング発生”と判定した。図５より、占有率ＯＣＣが５０％以上である場合に、層間絶縁膜のディッシングが発生することが分かる。逆に言えば、ディッシングを抑制するためには、高密度領域ＲＨの占有率ＯＣＣが５０％未満になるように配線レイアウトを決定する必要がある。そのような配線レイアウトにより、高密度領域ＲＨと低密度領域ＲＬとのバランスをとることができ、ディッシングを低減することが可能となる。
【００２５】
以下、図６に示されるフローチャートを参照し、本実施の形態に係る配線のレイアウト方法を更に詳しく説明する。
【００２６】
ステップＳ１０：
まず、半導体チップ１０のレイアウト領域ＬＡＹが、複数の単位領域に区分けされる。図７には、複数の単位領域ＵＮＩＴに区分けされたレイアウト領域ＬＡＹの一例が示されている。図７に示されるように、複数の単位領域ＵＮＩＴは、マトリックス状に並んでいる。つまり、レイアウト領域ＬＡＹは、単位領域ＵＮＩＴ毎にマトリックス状に区分けされている。各単位領域ＵＮＩＴは、正方形状を有している。
【００２７】
また、図７には、半導体チップ１０を囲むスクライブ線２０も示されている。半導体ウエハに対するダイシング工程において、ダイシングは、このスクライブ線２０に沿って行われる。図７に示されるように、単位領域ＵＮＩＴの一辺の長さは、スクライブ線２０の幅ＷＳよりも小さいことが好適である。例えば、単位領域ＵＮＩＴの一辺の長さは、幅ＷＳの３分の１に設定される。スクライブ線２０の幅ＷＳが１００μｍの場合、単位領域ＵＮＩＴは、３３μｍ四方の正方形に設定される。これにより、後述されるように、局所的な配線密度を精度良く算出することが可能となる。
【００２８】
ステップＳ１１：
レイアウト領域ＬＡＹに対して、複数の配線がレイアウトされる。この段階で決定される配線レイアウトは、仮のものである。
【００２９】
ステップＳ１２：
次に、上述の単位領域ＵＮＩＴ毎に、配線密度の計算が行われる。ある単位領域ＵＮＩＴの配線密度ＤＷは、次の式（２）で与えられる：
配線密度ＤＷ＝（単位領域中の配線の面積）／（単位領域の面積）  …（２）
単位領域ＵＮＩＴの一辺はスクライブ線２０の幅ＷＳよりも小さく設定されているため、局所的な配線密度ＤＷまで精度良く算出することが可能である。
【００３０】
ステップＳ１３：
次に、計算された配線密度ＤＷに基づいて、各単位領域ＵＮＩＴが高密度領域ＲＨに含まれるか低密度領域ＲＬに含まれるかの判定が行われる。具体的には、計算された配線密度ＤＷが所定の基準値を超える場合、当該単位領域ＵＮＩＴは高密度領域ＲＨとしてカウントされる。一方、計算された配線密度ＤＷが所定の基準値以下である場合、当該単位領域ＵＮＩＴは低密度領域ＲＬとしてカウントされる。その所定の基準値は、例えば７０％に設定される。
【００３１】
ステップＳ１４：
高密度領域ＲＨは、配線密度ＤＷが基準値を超える単位領域ＵＮＩＴの集合である。そのような単位領域ＵＮＩＴの累積面積が、レイアウト領域ＬＡＹ上の高密度領域ＲＨの面積に相当する。そして、既出の式（１）に基づいて、高密度領域ＲＨのレイアウト領域ＬＡＹ全体に対する占有率ＯＣＣが算出される。
【００３２】
ステップＳ１５：
算出された占有率ＯＣＣが５０％以上の場合（ステップＳ１５；Ｎｏ）、ステップＳ１１〜Ｓ１４が再度実行される。算出された占有率ＯＣＣが５０％未満の場合（ステップＳ１５；Ｙｅｓ）、図５に示されたように、層間絶縁膜のディッシングが抑制される。従って、現在の高密度領域ＲＨの範囲が採用され（ステップＳ１６）、現在の配線レイアウトが最終的な配線レイアウトとして決定される（ステップＳ１７）。
【００３３】
ここで、配線層は、半導体基板上に形成されたトランジスタなどの素子上に、層間絶縁膜と接続プラグを介して形成されるものであるから、当然、配線レイアウトはこれら素子の配置の制約を受ける。特に、接続プラグの配置は、トランジスタなどの素子の配置に制約される。しかし、配線自体は、密な領域と疎な領域とが混在するものであるから、ある程度レイアウトの自由度を有する。上述の通り、占有率ＯＣＣが５０％以上となった場合（ステップＳ１５；Ｎｏ）、処理はステップＳ１１に戻り、レイアウト処理が再度実施される。この再レイアウト処理では、例えば、別の単位領域ＵＮＩＴ（例：隣接する単位領域ＵＮＩＴ）に移動可能な配線が、その単位領域ＵＮＩＴに移動させられる。そのような操作を繰り返すことにより、占有率ＯＣＣを５０％未満に下げる。そのような操作を繰り返しても占有率ＯＣＣを５０％未満にすることが不可能な場合には、トランジスタなどの素子の配置自体が変更される。
【００３４】
以上に説明されたように、本実施の形態によれば、高密度領域ＲＨの占有率ＯＣＣが５０％未満となるように、配線レイアウトが決定される。これにより、図５に示された通り、製造プロセスにおいて層間絶縁膜のディッシングが抑制される。また、ダミー配線は設けられないので、ダミー配線による配線密度の増加が防止される。よって、配線容量を増加させることがなく、また、ドライエッチングの終点を精度良く検出することが可能となり、オーバーエッチングや残渣の発生が防止され、半導体装置の特性が向上する。
【００３５】
２．第２の実施の形態
上述の通り、本発明によれば、占有率ＯＣＣが５０％未満になるように高密度領域ＲＨは設定される。その占有率ＯＣＣを維持したまま、高密度領域ＲＨをレイアウト領域ＬＡＹ中に分散させることも可能である。その場合、半導体チップ１０中の高密度領域ＲＨと低密度領域ＲＬの配置バランスが更に改善されるため、層間絶縁膜のディッシングをより低減することが可能となる。第２の実施の形態では、高密度領域ＲＨをレイアウト領域ＬＡＹ中に分散する手法が説明される。
【００３６】
図８は、設計中の半導体チップ１０の一例を概念的に示している。また、図８には、半導体チップ１０を囲むスクライブ線２０も示されている。半導体チップ１０の一辺の長さはＷＣであり、スクライブ線２０の幅はＷＳであるとする。図８において、レイアウト領域ＬＡＹは、高密度領域ＲＨと低密度領域ＲＬに区分けされている。第１の実施の形態で示されたレイアウトの結果、高密度領域ＲＨの占有率ＯＣＣは５０％未満となっている。
【００３７】
また、高密度領域ＲＨは、Ｘ方向及びＹ方向に連続して分布しているとする。図８において、高密度領域ＲＨは長方形状に分布しており、そのＸ方向の長さはＬＸであり、そのＹ方向の長さはＬＹであるとする。また、Ｘ方向の長さＬＸは、Ｙ方向の長さＬＹより小さいとする（ＬＸ＜ＬＹ）。更に、Ｘ方向における長さＬＸと半導体チップ１０の幅ＷＣは、次の関係式を満たしているとする：
ＬＸ  ＜  ＷＣ／２    …（３）
高密度領域ＲＨの占有率ＯＣＣは５０％未満であるため、高密度領域ＲＨがこのような関係式（３）を満たすことは可能である。
【００３８】
このような高密度領域ＲＨが、図９に示されるように、複数の分割高密度領域ＲＨ’に分割される。長さＬＸが長さＬＹより小さいため、複数の分割高密度領域ＲＨ’がＸ方向に沿って並ぶように高密度領域ＲＨを分割することが簡便である。それら複数の分割高密度領域ＲＨ’が、レイアウト領域ＬＡＹ中に分配されている。特に、図９において、複数の分割高密度領域ＲＨ’は、ストライプ状に配置されている。
【００３９】
より具体的には、まずレイアウト領域ＬＡＹが、複数のストリップ領域ＳＴＰに区分けされる。各ストリップ領域ＳＴＰは、短冊形状を有しており、その長手方向はＸ方向に直交するＹ方向である。また、複数のストリップ領域ＳＴＰは、Ｘ方向に沿って並んでおり、それぞれの幅は同じに設定されている。このような複数のストリップ領域ＳＴＰを得るためには、レイアウト領域ＬＡＹが、例えば左端から＋Ｘ方向に向かって仮想的に分割される。分割幅は、所定の値に設定されている。このとき、レイアウト領域ＬＡＹの右端に、その所定の幅に満たない余剰領域ＲＥＭが現れてもよい。あるいは、レイアウト領域ＬＡＹは、右端から−Ｘ方向に向かって仮想的に分割されてもよい。
【００４０】
各ストリップ領域ＳＴＰのＸ方向の幅は、好適には、スクライブ線２０の幅ＷＳと同じに設定される。つまり、レイアウト領域ＬＡＹが区分けされる上記所定の幅は、スクライブ線２０の幅ＷＳと等しいと好適である。その理由は次の通りである。スクライブ線２０には配線が配置されない、つまり、スクライブ線２０は、データ密度が低い低密度領域ＲＬに相当する。そのようなスクライブ線２０を基準として用いることは、高密度領域ＲＨと低密度領域ＲＬの配置バランスをとる観点から好ましい。
【００４１】
次に、高密度領域ＲＨが、複数の分割高密度領域ＲＨ’に分割される。このとき、各分割高密度領域ＲＨ’のＸ方向に沿った幅ＷＨは、スクライブ線２０の幅ＷＳよりも小さくなるように設定される（ＷＨ＜ＷＳ）。すなわち、幅ＷＨがストリップ領域ＳＴＰの幅ＷＳよりも小さくなるように、高密度領域ＲＨが複数の分割高密度領域ＲＨ’に分割される。
【００４２】
そして、複数の分割高密度領域ＲＨ’が、対応する数のストリップ領域ＳＴＰのそれぞれに分散して配置される。例えば、複数の分割高密度領域ＲＨ’は、複数のストリップ領域ＳＴＰに対して一つおきに配置される。その結果、図９に示されるように、複数の分割高密度領域ＲＨ’が、ストライプ状に配置されることになる。分割高密度領域ＲＨ’は、余剰領域ＲＥＭに配置されてもよい。更に、あるストリップ領域ＲＴＰ中で、分割高密度領域ＲＨ’が、Ｙ方向に更に分割されていてもよい。
【００４３】
図１０は、図９に示されたレイアウト領域ＬＡＹの一部の拡大図である。ストリップ領域ＳＴＰのＸ方向に沿った幅は、スクライブ線２０の幅ＷＳに設定されている。また、上述の通り、分割高密度領域ＲＨ’のＸ方向に沿った幅ＷＨは、その幅ＷＳより小さくなるように設定されている。更に、分割高密度領域ＲＨ’は、一つおきのストリップ領域ＳＴＰに配置されている。従って、分割高密度領域ＲＨ’の間隔ＷＬ、すなわち、分割高密度領域ＲＨ’に挟まれた低密度領域ＲＬの幅ＷＬは、幅ＷＳより大きくなる。つまり、次の関係式が満たされている。
【００４４】
ＷＨ  ＜  ＷＳ    ・・・（４）
ＷＬ  ＞  ＷＳ    ・・・（５）
【００４５】
このように、隣接する分割高密度領域ＲＨ’の間に、十分な幅の低密度領域ＲＬが確保される。従って、層間絶縁膜のディッシングをより低減することが可能となる。言い換えれば、半導体チップ１０中の高密度領域ＲＨと低密度領域ＲＬの配置バランスが改善されるため、層間絶縁膜のディッシングが低減される。
【００４６】
高密度領域ＲＨのＸ方向の長さＬＸが上記関係式（３）を満たしている場合、上述の関係式（５）を満たすような分割が可能である。例えば、ストリップ領域ＳＴＰの数が偶数（２ｍ；ｍは自然数）の場合を考える。上記式（３）が満たされていれば、明らかに、ｍ個のストリップ領域ＳＴＰに複数の分割高密度領域ＲＨ’を分散させることが可能である。分割高密度領域ＲＨ’が配置されるｍ個のストリップ領域ＳＴＰと分割高密度領域ＲＨ’が配置されないｍ個のストリップ領域ＳＴＰが交互に現れれば、ストライプ状のパターンが得られる。つまり、分割高密度領域ＲＨ’が一つおきのストリップ領域ＳＴＰに配置され、関係式（５）が満たされる。また、ストリップ領域ＳＴＰの数が奇数（２ｍ＋１）の場合は、両端を含めて最大ｍ＋１個のストリップ領域ＳＴＰに分割高密度領域ＲＨ’を配置することが可能である。同様の議論により、上記式（３）が満たされていれば、明らかに関係式（５）が満たされる。
【００４７】
図１１は、本実施の形態に係る配線のレイアウト方法を要約的に示している。本実施の形態によれば、図６に示されたステップＳ１６とステップＳ１７の間に、配線レイアウトの修正が行われる。
【００４８】
ステップＳ２０：
ステップＳ１６で得られた高密度領域ＲＨが上記関係式（３）を満たしている場合、高密度領域ＲＨの形状の変更は行われない。ステップＳ１６で得られた高密度領域ＲＨが上記関係式（３）を満たしていない場合、その関係式（３）を満たすように、高密度領域ＲＨの配置・形状を変更することが可能である。それは、高密度領域ＲＨの占有率ＯＣＣが５０％未満だからである（図８参照）。
【００４９】
ステップＳ２１：
レイアウト領域ＬＡＹが、複数のストリップ領域ＳＴＰに区分けされる（図９参照）。例えば、レイアウト領域ＬＡＹは、左端からＸ方向に向かって等間隔で区分けされる。上述の通り、各ストリップ領域ＳＴＰの幅は、スクライブ線２０の幅ＷＳと等しいことが好適である。
【００５０】
ステップＳ２２：
高密度領域ＲＨが、複数の分割高密度領域ＲＨ’に分割される（図９参照）。分割高密度領域ＲＨ’のそれぞれの幅ＷＨは、関係式（４）を満たしていれば、互いに同じであっても異なっていてもよい。
【００５１】
ステップＳ２３：
複数の分割高密度領域ＲＨ’が、対応する数のストリップ領域ＳＴＰのそれぞれに分散して配置される。具体的には、複数の分割高密度領域ＲＨ’は、少なくとも一つおきのストリップ領域ＳＴＰに対して配置される。その結果、図９に示されるように、複数の分割高密度領域ＲＨ’が、ストライプ状に配置されることになる。半導体チップ１０中の高密度領域ＲＨと低密度領域ＲＬの配置バランスが改善されるため、層間絶縁膜のディッシングが更に低減される。
【００５２】
３．半導体装置設計システム
本発明に係る半導体装置の設計方法は、ＣＡＤ（Computer Aided Design）システムにより実現され得る。そのＣＡＤシステムは、当業者によって適宜構築され得る。図１２は、半導体装置設計システム（ＣＡＤシステム）１００の一例を示すブロック図である。その半導体装置設計システム１００は、記憶装置１１０、演算処理装置１２０、レイアウトプログラム１３０、入力装置１４０、及び表示装置１５０を備えている。
【００５３】
記憶装置１１０としては、ＲＡＭやＨＤＤが例示される。その記憶装置１１０には、ネットリスト１１１やレイアウトデータ１１２が格納される。ネットリスト１１１には、回路中の素子の接続関係が記述されている。レイアウトデータ１１２は、レイアウト処理の結果得られる回路のレイアウトを示すデータである。
【００５４】
レイアウトプログラム１３０は、演算処理装置１２０によって実行されるコンピュータプログラムである。好適には、レイアウトプログラム１３０は、コンピュータ読み取り可能な記録媒体に格納されている。
【００５５】
入力装置１４０としては、キーボードやマウスが例示される。設計者は、表示装置１５０に表示される情報を参照しながら、入力装置１４０を用いて各種コマンドやデータを入力することができる。
【００５６】
演算処理装置１２０とレイアウトプログラム１３０との協働により、本発明に係る配線のレイアウトが実現される。レイアウトプログラム１３０は、記憶装置１１０からネットリスト１１１を読み込み、そのネットリスト１１１に基づいて本発明に係る配線レイアウト手法を実行する。その結果、レイアウトデータ１１２が生成される。
【００５７】
その後、そのレイアウトデータ１１２に基づいて、レチクルマスクが製造される。そのレチクルマスクを用いたフォトリソグラフィによって、メタル配線が形成される（図２Ａ，図２Ｂ参照）。本発明によれば、ダミー配線が形成されるわけではないので、配線容量を増加させることがなく、また、ドライエッチングの終点を精度良く検出することが可能となり、オーバーエッチングや残渣の発生が防止される。その後、層間絶縁膜が形成される（図１Ａ，図１Ｂ参照）。本発明によれば、高密度領域ＲＨの占有率ＯＣＣが５０％未満に設定されているため、層間絶縁膜のディッシングが抑制される（図５参照）。
【図面の簡単な説明】
【００５８】
【図１Ａ】図１Ａは、一般的な層間絶縁膜の形成工程を示す断面図である。
【図１Ｂ】図１Ｂは、一般的な層間絶縁膜の形成工程を示す断面図である。
【図２Ａ】図２Ａは、従来技術に係るダミー配線を含む配線群の形成工程を示す断面図である。
【図２Ｂ】図２Ｂは、従来技術に係るダミー配線を含む配線群の形成工程を示す断面図である。
【図３】図３は、ドライエッチング中のプラズマ発光強度の遷移を示すグラフである。
【図４】図４は、本発明の実施の形態に係る半導体チップのレイアウト領域を示す平面図である。
【図５】図５は、高密度領域の占有率とディッシングの発生との関係を示すグラフである。
【図６】図６は、本発明の第１の実施の形態に係る配線のレイアウト方法を示すフローチャートである。
【図７】図７は、第１の実施の形態に係る配線のレイアウト方法を説明するための平面図である。
【図８】図８は、本発明の第２の実施の形態に係る配線のレイアウト方法を説明するための平面図である。
【図９】図９は、第２の実施の形態に係る配線のレイアウト方法を説明するための平面図である。
【図１０】図１０は、第２の実施の形態に係る配線のレイアウト方法を説明するための平面図である。
【図１１】図１１は、第２の実施の形態に係る配線のレイアウト方法を示すフローチャートである。
【図１２】図１２は、本発明の実施の形態に係る半導体装置設計システムの構成を示すブロック図である。
【符号の説明】
【００５９】
１    メタル配線
２    層間絶縁膜
３    絶縁膜
４    バリアメタル膜
５    Ａｌ膜
６    レジストマスク
７    通常配線
８    ダミー配線
１０    半導体チップ
２０    スクライブ線
ＬＡＹ    レイアウト領域
ＬＸ    高密度領域のＸ方向の長さ
ＬＹ    高密度領域のＹ方向の長さ
ＲＥＭ    余剰領域
ＲＨ    高密度領域
ＲＨ’  分割高密度領域
ＲＬ    低密度領域
ＳＴＰ    ストリップ領域
ＵＮＩＴ  単位領域
ＷＣ    半導体チップの幅
ＷＨ    分割高密度領域の幅
ＷＬ    低密度領域の幅、分割高密度領域の間隔
ＷＳ    スクライブ線の幅
【図１Ａ】
2008004922.tif 000003
【図１Ｂ】
2008004922.tif 000004
【図２Ａ】
2008004922.tif 000005
【図２Ｂ】
2008004922.tif 000006
【図３】
2008004922.tif 000007
【図４】
2008004922.tif 000008
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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