(57)【要約】【課題】携帯電話等の小型化が要求される電子機器内においては、ディスプレイに接続されたフレキシブルケーブルにより機器内部の部品実装が制約を受けるという課題がある。【解決手段】画像データや制御信号等を、非接触伝送路を介して受信する方式を採用し、信号を受信し増幅する受信回路をディスプレイ装置と同一の絶縁性基板上に形成する。このために、絶縁基板上において所定の方向に結晶化された半導体薄膜に形成された薄膜トランジスタと、絶縁基板上に形成された導電性薄膜を用いて形成された、誘導性結合回路を形成するためのインダクタとを有し、薄膜トランジスタを流れるキャリアの移動方向が、半導体薄膜の前記結晶化の方向と並行な方向であり、インダクタと薄膜トランジスタとが直接的にまたは間接的に電気的に結合するように集積されている半導体装置を採用する。【選択図】図１
2008310298.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板上に設けられた、所定の方向に結晶化された半導体薄膜に形成された複数の薄膜トランジスタと、
前記絶縁基板上に設けられた金属配線膜を用いて構成されたアンテナと、
金属配線膜を用いて構成されたインダクタと、キャパシタと、抵抗とを選択的に集積回路として構成された増幅回路、周波数混合回路、発振回路のうちの全ての回路あるいは少なくとも一つの回路から構成される前記薄膜トランジスタを複数用いた電磁波受信回路と、
前記薄膜トランジスタを複数用いて構成されたデジタル信号処理回路と、
マトリクス状に配置された複数の薄膜トランジスタとそれらの間を接続する走査配線と信号配線と、
個々の前記薄膜トランジスタに接続された画素電極とからなるアクティブマトリクスを含むことを特徴とする表示装置。
【請求項２】
絶縁基板上に設けられた、所定の方向に結晶化された半導体薄膜に形成された複数の薄膜トランジスタと、
前記絶縁基板上に設けられた導電性薄膜を用いて形成された、誘導性結合回路を構成するためのインダクタと、
金属配線膜を用いて構成されたインダクタと、キャパシタと、抵抗とを選択的に集積回路として構成された増幅回路、周波数混合回路、発振回路のうちの全ての回路あるいは少なくとも一つの回路から構成される前記薄膜トランジスタを複数用いた電磁波受信回路と、
前記薄膜トランジスタを複数用いて構成されたデジタル信号処理回路と、
マトリクス状に配置された複数の薄膜トランジスタとそれらの間を接続する走査配線と信号配線と、個々の薄膜トランジスタに接続された画素電極とからなるアクティブマトリクスを含むことを特徴とする表示装置。
【請求項３】
前記薄膜トランジスタはその遮断周波数が１ＧＨｚを超える薄膜トランジスタを含むことを特徴とする請求項１または請求項２に記載の表示装置。
【請求項４】
前記薄膜トランジスタはその最大発振周波数が１０ＧＨｚを超える薄膜トランジスタを含むことを特徴とする請求項１または請求項２に記載の表示装置。
【請求項５】
最大発振周波数/遮断周波数比が４を超える薄膜トランジスタを含むことを特徴とする請求項１または請求項２に記載の表示装置。
【請求項６】
受信電磁波信号の周波数が９００ＭＨｚを越えることを特徴とする請求項１または２記載の表示装置。
【請求項７】
前記インダクタのインダクタンス値が２０ｎＨを超え、かつＱが４を超えるインダクタであることを特徴とする請求項１または２記載の表示装置。
【請求項８】
前記インダクタの金属配線膜が前記薄膜トランジスタのいずれかの電極と同時に形成されることを特徴とする請求項１または２記載の表示装置。
【請求項９】
前記絶縁基板はガラス基板またはプラスチック基板であることを特徴とする請求項１または請求項２に記載の表示装置。
【請求項１０】
絶縁基板上に設けられ、所定の方向に結晶化された半導体薄膜に形成された薄膜トランジスタと、
少なくとも前記絶縁基板上に設けられた金属配線膜を用いて構成されたアンテナと、
前記絶縁基板上に設けられた金属配線膜を用いて構成されたインダクタと、キャパシタと、抵抗とを選択的に集積回路として構成された増幅回路、周波数混合回路、発振回路のうちの少なくとも一つの回路を前記薄膜トランジスタを用いて絶縁基板上に形成したことを特徴とする電子装置。
【請求項１１】
前記電子装置の信号周波数が９００ＭＨｚを超えることを特徴とする請求項１０記載の電子装置。
【請求項１２】
前記絶縁基板はガラス基板またはプラスチック基板であることを特徴とする請求項１０記載の電子装置。
【請求項１３】
前記薄膜トランジスタの遮断周波数が１ＧＨｚを超える、または、前記薄膜トランジスタの最大発振周波数が１０ＧＨｚを超える、または、前記薄膜トランジスタの最大発振周波数/遮断周波数比が４を超えることを特徴とする請求項１０記載の電子装置。
【請求項１４】
前記インダクタのインダクタンス値が２０ｎＨを超え、かつＱが４を超えるインダクタであることを特徴とする請求項１０記載の電子装置。
【請求項１５】
前記インダクタの金属配線膜が前記薄膜トランジスタのいずれかの電極と同時に形成されることを特徴とする請求項１０記載の電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁基板上に堆積され所定の方向に結晶化された半導体薄膜に形成された薄膜トランジスタおよびそれを用いて構成される電子装置および表示装置に関する。特に横方向に結晶成長された領域内にチャンネル領域を形成した薄膜トランジスタを使用し、１ＧＨｚ以上の信号処理を行うアナログ回路において好適に適用される。
【背景技術】
【０００２】
ＯＡ機器等の画像情報、文字情報の表示装置として、薄膜トランジスタを用いたアクティブマトリックス方式の平面型ディスプレイが知られている。近年、マルチメディア通信技術の発展に伴い、パーソナル用途向けの小型軽量で、高解像度、高画質を有し、かつドライバ回路やその他のメモリ回路、ＤＡコンバータ回路、画像処理回路などの画像表示にかかわる周辺機能をディスプレイパネル上に集積したシステムオンパネルとよばれる機能集積型のディスプレイが次世代のディスプレイとして注目を集めている。
【特許文献１】特開２００１−３３０８６０
【特許文献２】特開２００６−３０２２６７
【非特許文献１】R. R. J. Vanoppen, J. A. M. Geelen and D. B. M. Klaassen, “The high-frequency analogue performance of MOSFETs”  IEDM  94, Tech Dig. pp. 173-176, 1994.
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来のディスプレイ装置の構成では、例えばデスクトップ型のコンピュータでは、システム装置とディスプレイ装置は不要輻射対策をした専用のシールドケーブルで接続する必要がある。あるいはノートブック型のコンピュータでは、ディスプレイとシステムは一体化され、短いフレキシブルケーブルで接続される。即ち従来の技術では、システムとディスプレイ間の伝送路は、表示する画像データを伝送するに十分な伝送速度をもつものとして設計されている。このため、ディスプレイに画像を表示させるためには、システム装置はディスプレイの近傍に配置せざるを得ない。
【０００４】
しかしながら、このように従来型のディスプレイ装置は、今後到来が予想されるいつでもどこでも、というユビキタス社会適合したものではない。
【０００５】
また、携帯電話等の小型化が要求される電子機器内においては、ディスプレイに接続されたフレキシブルケーブルにより機器内部の部品実装が制約を受けるという課題がある。
【課題を解決するための手段】
【０００６】
上記の目的を達成するために、本発明においては以下の手段を採用する。
【０００７】
（１）ガラスやプラスティック等の絶縁性基板上に形成された薄膜トランジスタを用いて構成された電子装置および表示装置において、画像データや制御信号等を、非接触伝送路を介して受信する方式を採用し、電磁波信号を受信し増幅する受信回路をディスプレイ装置と同一の絶縁性基板上に形成する。特に薄膜トランジスタは所定の方向に結晶化された半導体薄膜に形成され、そして薄膜トランジスタを流れる電子、ホール等のキャリアの移動方向は結晶化の方向と一致するようにする。なお、結晶化された半導体薄膜に発生する結晶粒界がキャリアの方向と平行となることが望ましいので、半導体薄膜の成長の向きは薄膜トランジスタにおけるキャリアの移動方向に対しては平行であればどちらの向きでも良い。
【０００８】
（２）上記の非接触伝送路として、インダクタンスを用いた誘導性結合回路を用いる。
【０００９】
（３）上記受信回路をガラスやプラスティック等の絶縁性基板上に形成した薄膜トランジスタを用いて形成した。また、前記薄膜トランジスタとして、１０ＧＨｚ以上の最大発振周波数を持つ薄膜トランジスタを用いる。かかる薄膜トランジスタは、所定の方向に結晶化された半導体薄膜を使用し、薄膜トランジスタを流れる電子、ホール等のキャリアの移動する方向が結晶化の方向と一致するようにすることにより達成できる。
【００１０】
（４）上記の受信回路内に用いられるインダクタ素子を、ガラスまたはプラスティック等の絶縁性基板上に、前記薄膜トランジスタを構成する配線材料を用いて、前記薄膜トランジスタと一体化して形成する。
【００１１】
受信された高周波信号を処理する信号増幅回路は、一般に受信されたアナログ信号をバンドパスフィルター、低ノイズアンプ（ＬＮＡ）、イメージ除去フィルタ、局部発振器、ミキサー、ローパスフィルター、サンプル＆ホールド回路を使用して処理し、デジタル信号として出力する（図１６参照）。通常の信号処理装置においてアンテナが拾う周波数は１ＧＨｚ〜５ＧＨｚであり、かかるアナログ信号処理回路においては、その遮断周波数がＧＨｚのオーダで、且つ最大発振周波数が１０ＧＨｚを超える薄膜トランジスタを使用することが望ましい。かかる高周波性能は、所定の方向に結晶化された半導体薄膜を使用することによって達成できることがわかった。このため薄膜トランジスタは横方向に結晶成長された領域内にチャンネル領域が形成されることが望ましく、特に横方向に成長した結晶中にチャンネル領域が存在することが望ましい。
【００１２】
上記特徴を有する実施例に記載の発明は、絶縁基板上に設けられた、所定の方向に結晶化された半導体薄膜に形成された複数の薄膜トランジスタと、絶縁基板上に設けられた金属配線膜を用いて構成されたアンテナと、金属配線膜を用いて構成されたインダクタと、キャパシタと、抵抗とを選択的に集積回路として構成された増幅回路、周波数混合回路、発振回路のうちの全ての回路あるいは少なくとも一つの回路から構成される薄膜トランジスタを複数用いた電磁波受信回路と、薄膜トランジスタを複数用いて構成されたデジタル信号処理回路と、マトリクス状に配置された複数の薄膜トランジスタとそれらの間を接続する走査配線と信号配線と、個々の薄膜トランジスタに接続された画素電極とからなるアクティブマトリクスを含むことを特徴とする表示装置に係る。
【００１３】
また上記特徴を有する実施例に記載の発明は、絶縁基板上に設けられた、所定の方向に結晶化された半導体薄膜に形成された複数の薄膜トランジスタと、絶縁基板上に設けられた導電性薄膜を用いて形成された、誘導性結合回路を構成するためのインダクタと、金属配線膜を用いて構成されたインダクタと、キャパシタと、抵抗とを選択的に集積回路として構成された増幅回路、周波数混合回路、発振回路のうちの全ての回路あるいは少なくとも一つの回路から構成される前記薄膜トランジスタを複数用いた電磁波受信回路と、薄膜トランジスタを複数用いて構成されたデジタル信号処理回路と、マトリクス状に配置された複数の薄膜トランジスタとそれらの間を接続する走査配線と信号配線と、個々の薄膜トランジスタに接続された画素電極とからなるアクティブマトリクスを含むことを特徴とする表示装置に係る。
【００１４】
さらに、上記各実施例は、絶縁基板上に設けられ所定の方向に再結晶化された半導体薄膜に形成された薄膜トランジスタは遮断周波数が１ＧＨｚを超える薄膜トランジスタを含むことを特徴とし、または絶縁基板上に設けられ所定の方向に再結晶化された半導体薄膜に形成された薄膜トランジスタはその最大発振周波数が１０ＧＨｚを超える薄膜トランジスタを含むことを特徴とし、または最大発振周波数/遮断周波数比が４を超える薄膜トランジスタを含むことを特徴とし、または受信電磁波信号の周波数が９００ＭＨｚを越えることを特徴とし、またはインダクタのインダクタンス値が２０ｎＨを超え、かつＱが４を超えるインダクタであることを特徴とし、またはインダクタの金属配線膜が薄膜トランジスタのいずれかの電極と同時に形成されることを特徴とし、または絶縁基板はガラス基板またはプラスチック基板であることを特徴とする表示装置に係る。
【００１５】
また上記特徴を有する実施例に記載の発明は、絶縁基板上に設けられ、所定の方向に結晶化された半導体薄膜に形成された薄膜トランジスタと、少なくとも絶縁基板上に設けられた金属配線膜を用いて構成されたアンテナと、絶縁基板上に設けられた金属配線膜を用いて構成されたインダクタと、キャパシタと、抵抗とを選択的に集積回路として構成された増幅回路、周波数混合回路、発振回路のうちの少なくとも一つの回路を絶縁基板上に形成したことを特徴とする電子装置に係る。
【００１６】
さらに、上記実施例において、電子装置の信号周波数は９００ＭＨｚを超えることを特徴とし、または絶縁基板はガラス基板またはプラスチック基板であることを特徴とし、または薄膜トランジスタの遮断周波数が１ＧＨｚを超え、または、薄膜トランジスタの最大発振周波数が１０ＧＨｚを超え、または、薄膜トランジスタの最大発振周波数/遮断周波数比が４を超えることを特徴とし、インダクタのインダクタンス値が２０ｎＨを超え、かつＱが４を超えるインダクタであることを特徴とし、インダクタの金属配線膜が薄膜トランジスタのいずれかの電極と同時に形成されることを特徴とする電子装置に係る。
【発明の効果】
【００１７】
絶縁基板上に設けられた薄膜トランジスタにおいて、所定の方向に結晶化された半導体薄膜を使用し、薄膜トランジスタを流れるキャリアの方向が結晶化の方向と一致するようにすることによりＧＨｚ以上の高周波特性を得ることができた。このためアナログ信号についてＧＨｚ以上の領域での増幅回路等の形成が容易になった。
【発明を実施するための最良の形態】
【００１８】
先ず本発明に使用される薄膜トランジスタについて説明する。図１は絶縁基板１１上に、この実施においてはガラス基板上に形成した、所定の方向に再結晶化された半導体薄膜に形成されたチャネル幅２０ミクロンの電界効果型薄膜トランジスタ１２を１０個並列に接続したチャネル幅２００ミクロンの薄膜トランジスタ回路１０を示す平面図である。絶縁基板１１としては、ガラス基板以外にも石英基板やプラスチック基板等を使用することができる。大きな電流を駆動するトランジスタでは、チャネル幅の小さいトランジスタを複数個並列に並べることで、良好な特性を維持することができる。また、このような構造により大電流動作時の素子の自己発熱による熱破壊を防止できる。
【００１９】
図２は図1のＡ−Ａ’線の断面図である。全体は絶縁基板である無アルカリガラス基板１１上に膜厚５０ｎｍのＳｉＮｘ膜１４と、膜厚１００ｎｍのＳｉＯ２膜からなるバッファ絶縁膜１５の上に形成されている。バッファ絶縁膜１５はガラス基板１１からの不純物の拡散を防止することおよび後の結晶化工程や活性化工程などでの高温度に対する絶縁基板を保護する役割を持つ。上記ＳｉＯ２膜１５上には、薄膜トランジスタ１２を構成する膜厚１００ｎｍの半導体膜である例えばＳｉ膜のアイランドパターン１７が形成される。このＳｉ膜のアイランドは、バッファ絶縁膜１５上に非単結晶半導体膜例えば非晶質Ｓｉ膜を形成した後、後で説明するレーザ光照射による熱処理による結晶化工程において横方向の結晶成長をさせた層２３を形成し、この層２３を薄膜トランジスタ１２を形成する位置に関連付けて島状に残留させたものである。なお、半導体膜の材料はＳｉに限定されるものではなく、例えばＧｅやＧａＡｓ等のIII-V半導体その他の半導体材料が使用可能である。半導体膜アイランド１７内には、ｎ＋型にドープされた層１９であるソース２０およびドレイン２１層が形成されている。なおチャネル２２上には、膜厚３０nmのＳｉＯ２からなるゲート絶縁膜２４を介して例えばＭｏＷ合金膜よりなるゲート電極２５が形成されている。ゲート電極２５は複数のトランジスタを並列に接続するように櫛歯状の形状となっている。このような電極形状とすることにより、ゲート電極の抵抗の影響による最大発振周波数の低下を最小限とすることができる。
【００２０】
Ｓｉ膜アイランド１７およびゲート電極２５上には、層間絶縁膜２７に設けたコンタクトスルーホール２８を介して、例えばＴｉ／Ａｌ／Ｔｉの３層金属膜よりなるソース配線２９、ドレイン配線３０が接続されている。上記部材全部を覆うようにＳｉO２からなる保護絶縁膜３３が形成されている。
【００２１】
図３は、図２のバッファ絶縁膜１５上に非晶質Ｓｉ膜を形成した後、所定の光強度分布を有するレーザ光を照射して非晶質Ｓｉ膜対し熱処理を行い、結晶化の工程において横方向に結晶成長させたＳｉ膜の走査電子顕微鏡像である。結晶成長方向とほぼ並行に結晶粒界３２が形成されていることがわかる。このような結晶粒界がキャリアの伝導経路を横切るとキャリア伝導を阻害する要因となることが知られている。このため、チャネルは電流方向が結晶成長方向すなわち結晶粒界の方向と並行となるように形成されている。このことにより高いキャリア移動度が実現できる。薄膜トランジスタの遮断周波数はキャリア移動度に比例し、高周波応用上非常に重要な因子である。本実施の形態によれば、高いキャリア移動度を確保できるため、良好な高周波特性を実現できる。
【００２２】
図４は結晶化されたＳｉ膜を形成するために使用可能な位相シフタ３５の断面図(ａ)と光強度分布の模式図（ｂ）である。位相シフタ３５は、この構造に限定されるわけではないが、例えば石英板３６上にＳｉＯ２で構成された所定のサイズの複数の凸パターン３７が所定の密度で配置された構造を有する。この位相シフタ３５に空間的に均一化されたレーザ光３９を通過させることにより、絶縁基板１１上にＳｉＮｘ膜１４、ＳｉＯ２膜１５および非晶質Ｓｉ膜が順次形成された多層基板の照射面に、鋸歯状の繰り返しパターン４０の光強度分布を形成することができる。この実施の形態では、凸パターン３７の繰り返しのピッチＬｘは１０μｍとしたが、この値は設計により所望の値に設定可能である。
【００２３】
図４の光強度分布は傾斜の異なる一対の直線部４１、４２により各鋸の歯の部分が形成されている。なお、光度分布はかかる鋸歯状の分布に限定されるものではなく、結晶化に適する任意の光度分布を採用することができる。例えば図１の実施例のように、結晶成長方向(矢印ご参照)が互いに向き合う対称な結晶成長領域４５、４６を形成する場合は、対称な光度分布が採用される。
【００２４】
かかるレーザ光たとえばエキシマレーザ光の照射により半導体膜の照射領域を溶融した後、パルスレーザ光の遮断期間に照射が停止され降温することにより、半導体膜を再結晶させる。この際に、溶融再結晶化はレーザ光強度の低い領域（低温領域）４３に発生した結晶核から高い領域（高温領域）４４に向かって（図３の左から右に）順次凝固点を通過したとき結晶化が起こる（結晶成長する）。その結果、再結晶化開始部では多結晶状態であるが、横方向に結晶成長が進むに従い結晶化容易な方向性を有する結晶粒４８が次第に大きくなる。このため、後に形成される薄膜トランジスタのゲート寸法（チャネル領域）を超える単結晶粒の集合とすることが可能である。
【００２５】
上記結晶化領域は、レーザ光強度の低い領域（低温領域）４３に発生した結晶核から横方向に結晶成長するため予め定められた薄膜トランジスタの形成位置に位置合わせして結晶化領域を形成することができる。
【００２６】
図５はこのようにして形成した結晶Ｓｉ膜上に作製した、図１に示した構造、寸法を有する薄膜トランジスタの出力特性である。ゲート電圧（Ｖｇｓ）=ドレイン電圧（Ｖｄｓ）=２Ｖのバイアス条件において４−５ｍＡのオン電流が得られている。
【００２７】
図６に薄膜トランジスタの高周波特性を測定するための評価システム５０を示す。２ポートのネットワークアナライザ５２を用いることができる。この場合、これら２つのポートをそれぞれ測定対象の薄膜トランジスタ５４のゲート５６とドレイン５８にバイアスTee６０、６１を介して接続する。ＤＣバイアス電圧Ｖ１、Ｖ２がバイアスＴｅｅ６０、６１を介して薄膜トランジスタのゲート５６とドレイン５６に印加される。信号周波数を変化させながら、薄膜トランジスタの４端子Ｓパラメータ（Ｓ１１、Ｓ１２、Ｓ２１、Ｓ２２）を測定する。Ｓ１１は入力側の反射係数、Ｓ１２は逆方向ゲイン、Ｓ２１は順方向のゲイン、Ｓ２２は出力側の反射係数を示す。一般に、Ｓ１１は低い方が良く、Ｓ１２は極めて小さい値であり、Ｓ２１は高い方が良く、Ｓ２２は低い方が良い。信号周波数は、９００ＭＨzを超える周波数が選択される。
【００２８】
そして、測定されたＳパラメータをＹパラメータ、ｈパラメータ等に変換する。薄膜トランジスタの高周波性能を評価する上で重要な指標は遮断周波数（ｆT）と最大発振周波数（ｆｍａｘ）である。遮断周波数（ｆＴ）は電流ゲイン(ｈ２１）が１となる周波数として定義される。最大発振周波数（ｆｍａｘ）は最大有能電力利得（ＭＡＧ）あるいはＭａｓｏｎのｕｎｉｌａｔｅｒａｌ  ゲイン（Ｕ）が１となる周波数として定義される。
【００２９】
最大有能電力利得（ＭＡＧ）とは、素子の入力側、出力側を共にインピーダンス整合した場合の電力利得である。Ｍａｓｏｎのｕｎｉｌａｔｅｒａｌ  ゲイン（Ｕ）とは、出力から入力への逆方向利得をゼロにするような中和回路を仮想的に設けて単方向化（ｕｎｉｌａｔｅｒａｌｉｚａｔｉｏｎ）した時に得られる電力利得である。
【００３０】
ＭＡＧは
MAG ＝  ｜S21/S12 | ( K − （K2 −１）0.5)
ここでKは安定係数とよばれ、
K  ＝  ( 1 + |S11S11−S12S21|2−|S11|2−|S22|2 ) / 2 |S12S21|
で定義される。また、Uは
U  ＝  (｜S21/S12 −１|2 / 2 ) / ( K｜S21/S12 | − Re (S21/S12))
＝  MAG｜S21/S12 −１|2 /｜S21/S12 −MAG|2 
で与えられる。上式から分かるように、ＭＡＧ＝１の時にＵ＝１となるため、ＭＡＧとＵどちらで評価してもｆｍａｘが得られる。
【００３１】
図７に、本発明にかかるゲート長０．５ミクロンの薄膜トランジスタの電流ゲイン（ｈ２１）とｕｎｉｌａｔｅｒａｌ ゲイン（Ｕ）の周波数特性を、比較のために作成したＳＯＩ（Silicon On Insulator）ウエハ上の同一ゲート寸法のＭＯＳＦＥＴｓと比較して示す。ｈ２１＝０（ｄＢ）Ｕ＝０（ｄＢ）となる周波数から、この実施例の薄膜トランジスタの遮断周波数は６ＧＨｚ、ＳＯＩ−ＭＯＳＦＥＴｓの遮断周波数として１５ＧＨｚが得られた。一方、薄膜トランジスタの最大発振周波数は約２５ＧＨｚ、ＳＯＩ−ＭＯＳＦＥＴｓの最大発振周波数は３５ＧＨｚとなった。
【００３２】
図８は測定された遮断周波数（ｆＴ）と最大発振周波数（ｆｍａｘ）のゲート長依存性である。ゲート長の縮小とともに遮断周波数と最大発振周波数は増大する。本発明実施例の効果を示すために、Ｓｉウエハ上に作製されたバルクＭＯＳＦＥＴｓ における測定データ（文献６）も示してある。
【００３３】
上記薄膜トランジスタの遮断周波数は、ＳＯＩ−ＭＯＳＦＥＴｓやバルクＭＯＳＦＥＴｓ比べて小さい。一方、ＳＯＩ−ＭＯＳＦＥＴｓとバルクＭＯＳＦＥＴｓはほぼ同じ遮断周波数を持つ。遮断周波数はトランジスタの相互コンダクタンスｇｍとゲート容量の比で与えられるため、キャリア移動度の差がそのまま遮断周波数の差となる。薄膜トランジスタの移動度は高々３００（ｃｍ２／Ｖ s）程度であるのに対し、ＳＯＩ−ＭＯＳＦＥＴｓやバルクＭＯＳＦＥＴｓの移動度は６００〜７００  （ｃｍ２／Ｖ s）と大きい。薄膜トランジスタとその他の単結晶デバイスの遮断周波数の差はこれにより説明される。
【００３４】
一方、最大発振周波数は、ＳＯＩ−ＭＯＳＦＥＴｓは大きな値を示すが、バルクＭＯＳＦＥＴｓと薄膜トランジスタを比較すると薄膜トランジスタの方がキャリア移動度が低いにも関わらず高い値を持つ。最大発振周波数は、相互コンダクタンスｇｍだけでなく、ドレインの寄生容量、Ｓｉ基板の寄生インダクタンス、ゲート電極の抵抗等によって影響される。バルクＭＯＳＦＥＴｓでは、これらの寄生容量、抵抗成分がいずれも大きく、最大発振周波数を制限している。一方、薄膜トランジスタはｇｍは小さいものの、基板が絶縁物であることから、ドレインの寄生容量、基板の寄生インダクタンスは非常に小さく、また、ゲート電極に低抵抗の高融点金属材料（ＭｏＷ）を用いたため、バルクＭＯＳＦＥＴｓを超える最大発振周波数が得られた。
【００３５】
図９はそれぞれのデバイスについて最大発振周波数と遮断周波数の比をゲート長に対してプロットした図である。ＳＯＩ−ＭＯＳＦＥＴｓとバルクＭＯＳＦＥＴｓにおいては、最大発振周波数／遮断周波数の比は概ね３以下なのに対して、ガラス基板上の薄膜トランジスタでは４以上となっている。実用上はチャネルの性能を示す遮断周波数よりも、寄生容量成分や寄生インダクタンス成分を含んだ性能である最大発振周波数が大きいことが重要であり、ガラス基板上の薄膜トランジスタは高周波回路に適したものである。
【００３６】
このような、基板の材質による高周波特性の違いはアドミタンス（Ｙ）パラメータの周波数特性にも現れる。
【００３７】
図１０（ａ）（ｂ）は測定されたＳパラメータをＹパラメータに変換して周波数に対してプロットした図である。図上半分がＹパラメータの絶対値、下半分が位相を示す。図１０（ａ）はガラス基板上のゲート長０．５μｍの薄膜トランジスタ、図１０（ｂ）はＳＯＩ−ＭＯＳＦＥＴｓの結果である。図中実線は測定値であり、□のシンボルは図１１（ａ）（ｂ）に示した等価回路モデルに従って計算した計算値である。
【００３８】
図１１（ａ）は一般的に知られているＭＯＳＦＥＴの小信号等価回路モデルである。このモデルは基板における寄生成分の影響は含まれていない。図１０（ａ）に示した薄膜トランジスタのＹパラメータの実測値は、図１１（ａ）に示した最も単純な等価回路モデルでほぼ再現できる。このことは、寄生成分が無視できるほど小さいことを示している。一方、図１０（ｂ）に示したＳＯＩ−ＭＯＳＦＥＴｓの実測結果は図１１（ａ）のような簡単な回路もモデルで再現することは困難である。
【００３９】
図１１（ｂ）は図１１（a）のモデルに有限な基板抵抗ＲSubとこれを介した寄生容量Ｃboxを付け加えたモデルである。このような、寄生成分を考慮するで、図１０（ｂ） に示すようにＳＯＩ−ＭＯＳＦＥＴｓの実測値は大まかに再現できる。しかしながら、1ＧＨｚ付近の実測値に見られるＹ１１、Ｙ１２の持ち上がり（ハンプ）は図１１（ｂ）のモデルによっても再現できない。このハンプはＳｉ基板中を流れる渦電流に起因する寄生インダクタンスによるものと推察される。
【００４０】
これに対し、本発明実施例のようにガラス基板上の薄膜トランジスタでは、このような寄生容量や寄生インダクタンスがないため、高い最大発振周波数が得られる。また、簡単な等価回路モデルでデバイスを記述できることは回路シミュレーションを実行する上で計算精度向上に寄与し、設計が大幅に簡単化され設計工数を短縮することが可能である。
【００４１】
図１２は本発明の実施の形態を示す液晶表示装置７０全体の構成図である。表示装置たとえば液晶表示装置７０全体の構成は、絶縁基板上に設けられた、所定の方向に結晶化された半導体薄膜に形成された薄膜トランジスタと、上記絶縁基板上に設けられた金属配線膜を用いて構成されたアンテナと、金属配線膜を用いて構成されたインダクタと、キャパシタと、抵抗とを選択的に集積回路として構成された増幅回路、周波数混合回路、発振回路のうちの全ての回路あるいは少なくとも一つの回路から構成される電磁波受信回路と、上記薄膜トランジスタを複数用いて構成されたデジタル信号処理回路と、マトリクス状に配置された複数の薄膜トランジスタとそれらの間を接続する走査配線と信号配線と、個々の上記薄膜トランジスタに接続された画素電極とからなるアクティブマトリクスを含む。
【００４２】
本実施の形態においては、ディスプレイ基板７２上の導電性薄膜例えば金属配線膜で構成されたインダクタ素子７４と、データ送信側システムを構成する基板ＰＣＢ７６上に導電性薄膜例えば金属配線膜で構成された形成された別のインダクタ素子７８によって構成される誘導結合性８０の非接触伝送路によって画像データが転送される。非接触伝送路として、インダクタンスを用いた誘導性結合回路を用いることにより、より高周波数において高い伝送レートを確保できるため、ビットエラー率の低い信号伝送が可能となる。
【００４３】
外部からの画像データを受信するための素子として金属配線薄膜で構成されたアンテナ例えばインダクタ７４がアクティブマトリクス８２の領域外のガラス基板上の領域８４に形成され、このインダクタ７４の出力には、増幅回路たとえば信号増幅回路８６、周波数混合回路（図示せず）に接続されている。信号増幅回路８６の出力は映像信号だけでなく、クロック信号Iclk、アナログーデジタル変換回路、制御信号等を含む。み、これらはデジタル信号処理回路の例えばレベルシフト回路８８を経て適正な電圧レベルに調整された後、映像信号はシリアルパラレル変換回路８９によりパラレル信号化される。またクロック信号はパラレル化の程度に応じて分周回路９４により分周され、タイミングコントローラ９０に送られる。またパラレル化された映像信号はバッファメモリ９２を経て分周されたクロック信号とともに水平ドライバ回路９６に送られる、水平ドライバ回路のラッチ部９８で適切なタイミングで映像信号をラッチし、これを信号線毎に設けたＤＡ変換回路１００に送りアナログ信号に変換してバッファ１０２を介して表示部１０４に供給される。表示部１０４では垂直走査回路１０６から供給される走査信号によって各画素に設けられたスイッチトランジスタ１０８がオン、オフされ水平ドライバ回路９６からのアナログ電圧を走査配線および信号配線を介して液晶層に供給し画像表示が行われる。
【００４４】
尚、これらの電磁波受信回路は全て、ガラス基板上に設けられた薄膜トランジスタ、インダクタと、キャパシタと、抵抗とを選択的に集積回路として構成されている。薄膜トランジスタは所定の方向に結晶化された半導体薄膜に形成することができ、高い応答周波数を有する。
【００４５】
電磁波受信回路は、増幅回路、周波数混合回路、発振回路のうちの全ての回路あるいは少なくとも一つの回路から構成される。
【００４６】
図１３はディスプレイ基板７２上のインダクタ素子７４と、データ送信側システム(図示せず)を構成する基板ＰＣＢ７６上に形成された別のインダクタ素子７８によって構成される誘導結合性の非接触伝送路８０の断面模式図を示す。
【００４７】
システム基板ＰＣＢ７６上には画像データの送信回路８１と自己インダクタンスＬ１のインダクタ７８が形成され。ディスプレイ基板７２上の自己インダクタンスＬ２インダクタ７４とほぼ同軸に配置される。画像データの送信回路８１からの信号電圧はこれらの間の相互インダクタンスＬｍを介して、インダクタ素子７８からインダクタ素子７４への伝送され、データ処理回路内の薄膜トランジスタによって増幅されメモリに蓄積される。インダクタのインダクタンス値は、２０nＨを超えるインダクタンスが選択される。
【００４８】
図１４は、液晶表示装置７０の全体鳥瞰図であり、図１５は液晶表示装置７０の断面図を示す。透明絶縁基板１２１および１２２の間に液晶材料１２３が配置される。透明絶縁基板１２１には、図１２のアクティブマトリクス回路によりそれぞれ駆動されるマトリクス状に配置された複数の画素電極１２４が形成されている。透明絶縁基板１２２には対向電極１２７が配置されている。図１２のスイッチトランジスタ１０８によって各画素電極１２４の電位が制御される。対向電極１２７と各画素電極１２４の間に配置された液晶材料１２３にかかる電位が制御されることにより、液晶材料１２３の光学特性が制御される。
【００４９】
図１６は、図１２の信号増幅回路８６の機能ブロック図の例を示す。受信コイル７４に入力される高周波信号（搬送周波数１．５ＧＨｚ）はＦＳＫ（Ｆｒｅｑｕｅｎｃｙ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）あるいはＰＳＫ（Ｐｈａｓｅ  Ｓｈｉｆｔ  Ｋｅｙｉｎｇ）等の方法でデジタル変調された信号であり、信号増幅回路８６はこれを復調してもとのデジタル信号を取り出す機能を持つ。
【００５０】
バンドパスフィルター１３０にて所望の周波数の信号を選択したあと、低ノイズアンプ（ＬＮＡ）１３２により増幅される。本発明にかかる高周波特性に優れた薄膜トランジスタはこのＬＮＡを構成する欠かせないデバイスである。ＬＮＡ１３２の出力はイメージ除去フィルタ１３４を経たあと、ミキサー１３６に入力される。ミキサー１３６の他方の入力には局部発振器１３８からの参照高周波信号が入力され、ＬＮＡ１３２の出力との差分周波数の信号がローパスフィルター１４０に入力され、サンプル＆ホールド回路１４２を経てデジタル信号として出力される。
【００５１】
上記表示装置は、次のような特徴がある。（１）使用される薄膜トランジスタのチャネル領域は横方向に結晶成長させた半導体薄膜に形成される。そして、チャネル領域における電子またはホール等のキャリアの移動方向を結晶化領域に発生する結晶粒界とほぼ平行になるように配置する。かかる構造により１ＧＨｚを超える高周波アナログ信号の処理が可能な薄膜トランジスタとして使用できる。
【００５２】
（２）非接触伝送路を介して受信する方式を採用することにより、電子装置および表示装置に信号を供給する信号線が不要となるため、装置の可搬性が増し、使いやすくなる。また、小型の電子機器内においては信号供給のためのフレキシブルケーブルが不要となるため、機器内部の部品実装が容易となり機器設計の自由度が大きくなる効果がある。
【００５３】
（３）非接触伝送路として、インダクタンスを用いた誘導性結合回路を用いることにより、より高周波数において高い伝送レートを確保できるため、ビットエラー率の低い信号伝送が可能となる。
【００５４】
（４）また、受信回路を所定の方向に結晶化された半導体薄膜を使用する薄膜トランジスタを用いて形成することにより、高周波信号処理用の特別なＩＣチップが不要となるため、装置コストを下げることができる。更に、最大発振周波数として１０ＧＨｚ以上を有する高性能な薄膜トランジスタを用いることにより、より、高い周波数の信号を増幅できるため、伝送路の搬送周波数として高い周波数を用いることができ、インダクタンスを用いた誘導性結合回路を用いることにより、より高周波数において高い伝送レートを確保できるため、ビットエラー率の低い信号伝送が可能となる。このことは、より高精細の表示に対応できることを意味する。
【００５５】
（５）受信回路内に用いられるインダクタ素子を薄膜トランジスタと一体化して形成することで、個別インダクタ素子が不要となるためトータルコストを下げることができる。また、ガラスやプラスチック基板等の絶縁性基板上にインダクタを集積することで、大きなインダクタンス値を持ち同時に損失の小さいインダクタを構成できるので、受信回路の感度を向上しノイズ低減して高性能化することができる。
【００５６】
図１７は、本発明にかかる薄膜トランジスタを用いて構成した図１６の低ノイズアンプ（ＬＮＡ）１３２の回路図の一例を示す。ＬＮＡ１３２の初段はＭ１、Ｍ２の２つのＮ型薄膜トランジスタで構成されるカスコード増幅器であり、高周波信号はＭ１のゲートに入力される。インダクタＬｇ、Ｌｓは所望の周波数（1.5ＧＨｚ）においてＭ１の入力インピーダンスが５０Ωとなるように、調整される。
【００５７】
Ｍ１の遮断角周波数をωＴとするとＭ１の入力インピーダンスはゲート容量ＣｇとＬｓで定まる共振周波数ωo=１／√ ＬｓＣｇ  において純実数となりωＴＬｓで与えられる。Ｌｓの値は、これが５０Ωとなるように決める。次に、ωｓは所望の周波数には一般には一致しない。そこで、Ｍ１のゲートにインダクタＬｇを付加する。このとき共振周波数はωo=１/√ （Ｌｓ+Ｌｇ）Ｃｇ となるのでこれが１．５ＧＨｚとなるようにＬｇの値を決める。以上の手法はＬｓ,Ｌｇに付随する寄生抵抗ｒｓとｒｇが十分小さい場合に成り立つ。
【００５８】
ガラス基板上の金属薄膜でＬｓ,Ｌｇを構成する場合には、ｒｓとｒｇは数十Ωに達するので無視できない。よって、実際にはωＴＬｓ+ｒｇが５０Ωに近くなるようにＬｓを決める必要がある。
【００５９】
カスコード構成の1段目の出力は単純な抵抗負荷のソース接地回路を構成するＭ３のゲートに入力される。負荷抵抗は５０Ωであり、出力インピーダンスは約５０Ωとなる。ドレインインダクタＬｄはＭ３のゲート容量との間で共振回路を構成し、所望の周波数（１．５ＧＨｚ）でＬＮＡ全体のゲインが最大となるように調整される。
【００６０】
表１にＭ1〜Ｍ３の寸法およびｇｍ、ゲートーソース間容量の値を示す。これらのトランジスタはガラス基板上のＳｉ薄膜を用いて形成されたものでその電界効果移動度は約２００ （ｃｍ２／Ｖs)である。
【表１】
2008310298.tif 000003
【００６１】
表２は上記の手順により決定された各コンポーネンツの定数を示す。
【表２】
2008310298.tif 000004
【００６２】
図１８はＬＮＡ回路１３２全体のレイアウト図の一例を示す。２５ｎＨを超えるスパイラルインダクタＬｇ１５０、Ｌｄ１５１が大きな面積を占める。大面積のインダクタの形成は望ましくないとの理由により、従来は外付けのインダクタが使用されてきた。しかしこの実施例におけるＬＮＡ回路１３２は、特にガラス基板上に薄膜トランジスタと金属薄膜を用いて集積されたものである。図１８の３つのスパイラルインダクタＬｇ１５０、Ｌｄ１５１、Ｌｓ１５２は、例えば薄膜トランジスタのソース、ドレイン配線に使用する膜厚１ミクロンのＡｌ電極とＭｏＷによるゲート電極を用いて構成することができる。かかる構造を採用することによりインダクタは絶縁基板上に薄膜トランジスタと同じ工程で製造することができる。ガラス基板上にスパイラルインダクタを形成することにより、例えばＳОＩ基板上にスパイラルインダクタを形成する場合と比較し、より高いインダクタンスが得られる。薄膜インダクタ１５０、１５１、１５２との間で容量結合を形成する導体（ＳОＩ基板の場合にはＳｉ基板）が存在しないためである。他の絶縁基板、例えば石英基板、プラスチック基板等を使用しても同様の効果が得られる。
【００６３】
図１９はスパイラルインダクタの立体模式図の一例である。配線に交差部にＭｏＷを用いた構成となっている。膜厚１ミクロンのＡｌ薄膜を用いることで、インダクタの寄生抵抗はおおよそ０．８Ω/ｎＨ程度となった。このような基板損失がないインダクタのＱ値はωoL/rで与えられる。本実施の形態ではL=２５ｎＨ、ｒ＝２２Ω  ωo＝１．５ＧＨｚでＱ値は約５となる。
【００６４】
インダクタのＱ値を大きくすることはＬＮＡのゲインを改善することに直結するため非常に重要である。インダクタのＱ値は、４を超えることが重要である。Ｑ値を大きくするためには寄生抵抗を小さくする必要がある。このためにはＡｌの膜厚を厚くすることが必要となる。しかしながら、本実施の形態では、インダクタをアクティブマトリクス部を構成する他の薄膜トランジスタや配線に用いられるＡｌ電極をそのまま用いているため、膜厚をやみくもに厚くすること、液晶表示部分に大きな段差が生じることになり、配向膜をラビング処理する時にむらが発生し表示性能に悪影響が生じる。
【００６５】
そこで、より望ましい構成として、図２０に示すようにアクティブマトリクス部を構成する他の薄膜トランジスタ１６０や配線に用いられるＡｌ電極１６２の上層に別の電極層１６４を設けて、これによりインダクタ１６６を構成する方法も考えられる。この場合、インダクタ形成用金属配線膜は、５〜1０ミクロン程度の厚膜のＣｕやＡｇなどのより抵抗率の小さな材料をめっきや印刷等で形成することにより、高いＱ値を持つインダクタを集積回路に形成することができる。
【００６６】
配線金属を用いて抵抗素子を形成することが可能である。しかし高抵抗が必要とされる場合には、例えばニッケル−クロム合金のような導電率の小さい金属薄膜を別途堆積して形成することも可能である。また、回路素子としてキャパシタを構成要素とする場合の金属配線膜間の誘電体膜としては、薄膜トランジスタの形成に使用される絶縁膜の他に、例えばＳｉО2、ＴｉО2、Ａl2О3等の誘電体材料を別途堆積して使用することも可能である。
【００６７】
図２１は本発明の実施の形態のＬＮＡ１３２の伝達特性を示す。１．５ＧＨｚにおいて、約３０ｄＢの順方向ゲイン（Ｓ２１）が得られており、入出力の反射損失（Ｓ１１、S２２）も−２０ｄＢ以下の値に抑えられている。Ｓ１２は小さいので図示されていない。
【００６８】
図２２は入出力の反射係数Ｓ１１、S２２をスミスチャート上の表示である。チャート中央の点が５０Ωに対する整合点である。Ｓ２２は中央のまま移動しない。図２２はＳ１１とＳ２２が共に１．５ＧＨｚで５０Ω整合が実現されていることを示す。入出力の整合が取れ、反射係数が小さくなる。
【００６９】
尚、本実施例で使用した２５ｎＨを超えるような大きなインダクタを通常のＣＭＯＳ用低抵抗Ｓｉ基板やＳＯＩ基板上に集積することは困難である。これは、基板による損失が大きくＱ値が非常に小さくなることと対基板間容量が大きく自己共振周波数が低くなり、1.5ＧＨｚといった周波数ではもはやインダクタとして機能しない等の理由による。Ｓｉ基板上のデバイスでＬＮＡを構成する場合、従来このような大きなインダクタは個別部品として実装されるのが通例である。これに対し絶縁基板上に形成したインダクタにおいては下部の基板による損失がないため２５ｎＨを超えるような大きなインダクタを薄膜トランジスタと同一の製造工程において形成することができる。
【００７０】
ガラス基板上に高い性能を有する薄膜トランジスタが形成されることによって始めて低損失のインダクタとの集積が可能となり、良好な性能をもつ高周波回路が実現できる。
【産業上の利用可能性】
【００７１】
本発明は、絶縁基板上に形成した薄膜トランジスタおよびそれを用いて構成される電子装置および表示装置に好適なものである。１ＧＨｚを超える高周波アナログ信号の処理が可能となる。特に例えば誘導性結合や容量性結合を用いるワイアレスインターフェイス機能を内蔵した表示装置に適する。
【図面の簡単な説明】
【００７２】
【図１】絶縁基板上に形成した電界効果型薄膜トランジスタを複数個並列接続した本発明に係る薄膜トランジスタを示す平面図である。
【図２】図1の薄膜トランジスタにおけるＡ−Ａ’線の断面図である。
【図３】横方向に結晶成長させたＳｉ膜の走査電子顕微鏡像(ａ)および発生した結晶粒界を模式的に示す図（ｂ）である。
【図４】結晶化されたＳｉ膜を形成するために使用可能な位相シフタ３５の断面図(ａ)と光強度分布の模式図（ｂ）である。
【図５】本発明に係る薄膜トランジスタの出力特性である。
【図６】薄膜トランジスタの高周波特性を測定するための評価システムを示す図である。
【図７】本発明にかかる薄膜トランジスタと比較のために作成したＳＯＩの薄膜トランジスタの電流ゲイン（ｈ２１）とｕｎｉｌａｔｅｒａｌ ゲイン（Ｕ）の周波数特性を示す図である。
【図８】本発明にかかる薄膜トランジスタの遮断周波数（ｆＴ）と最大発振周波数（ｆｍａｘ）のゲート長依存性を示す図である。
【図９】最大発振周波数と遮断周波数の比をゲート長に対してプロットした図である。
【図１０】測定されたＳパラメータをＹパラメータに変換して周波数に対してプロットした図である。
【図１１】（ａ）は一般的に知られているＭＯＳＦＥＴの小信号等価回路モデルである。（ｂ）は（a）のモデルに有限な基板抵抗ＲSubと寄生容量Ｃboxを加えたモデルである。
【図１２】本発明の実施の形態を示す液晶表示装置７０全体の構成図である。
【図１３】ディスプレイ基板上のインダクタ素子とデータ送信側システムのインダクタ素子によって構成される誘導結合性の非接触伝送路断面模式図を示す。
【図１４】液晶表示装置の全体鳥瞰図である。
【図１５】液晶表示装置の断面図である。
【図１６】図１２の信号増幅回路の機能ブロック図の事例を示す。
【図１７】本発明に係る薄膜トランジスタを用いて構成した図１６の低ノイズアンプ１３２の回路図の一例を示す。
【図１８】低ノイズアンプ１３２全体のレイアウト図の一例を示す。
【図１９】スパイラルインダクタの立体模式図の一例である。
【図２０】薄膜トランジスタや配線に用いられるＡｌ電極の上層に別の電極層を設けてインダクタを構成する例を示す図である、
【図２１】本発明の実施の形態のＬＮＡ１３２の伝達特性を示す図である。
【図２２】入出力の反射係数Ｓ１１、S２２をスミスチャート上で表示したものである。
【符号の説明】
【００７３】
１０…  薄膜トランジスタ、  １１…  絶縁基板、  １２…  薄膜トランジスタ、  １４…  ＳｉＮｘ膜、  １５…  バッファ絶縁膜（ＳｉＯ２膜）、  １７…  半導体膜アイランド、  １９…  ｎ＋ドープ層、  ２０…  ソース、  ２１…  ドレイン、  ２２…  チャネル、  ２３…  横方向結晶成長層、  ２４…  ゲート絶縁膜、  ２５…  ゲート電極、  ２７…  層間絶縁膜、  ２８…  コンタクトスルーホール、  ２９…  ソース配線、  ３０…  ドレイン配線、  ３２…  結晶粒界、  ３３…  保護絶縁膜、  ３５…  位相シフタ、  ３６…  石英板、  ３７…  凸パターン、  ３９…  レーザ光、  ４０…  鋸歯状の繰り返しパターン、  ４１、４２…  一対の直線部、  ４３…  低温領域、  ４４…  高温領域、  ４５、４６…  結晶成長領域、  ４８…  結晶粒、  ５０…  評価システム、  ５２…  ネットワークアナライザ、  ５４…  薄膜トランジスタ、  ５６…  ゲート、  ５８…  ドレイン、  ６０、６１…  バイアスTee、  ６３、６４…  ＤＣバイアス電圧、  ７０…  液晶表示装置、  ７２…  ディスプレイ基板、  ７４…  インダクタ素子、  ７６…  基板ＰＣＢ、  ７８…  インダクタ素子、  ８０…  誘導結合性の非接触伝送路、  ８１…  画像データの送信回路、  ８２…  アクティブマトリクス、  ８４…  ガラス基板上の領域、  ８６…  信号増幅回路、  ８８…  レベルシフト回路、  ８９…  シリアルパラレル変換回路、  ９０…  タイミングコントローラ、  ９２…  バッファメモリ、  ９４…  分周回路、  ９６…  水平ドライバ回路、  ９８…  ラッチ部、  １００…  ＤＡ変換回路、  １０２…  バッファ、  １０４…  表示部、  １０６…  垂直走査回路、  １０８…  スイッチトランジスタ、  １２１，１２２…  透明基板、  １２３…  液晶材料、  １２４…  画素電極、  １２７…  対向電極、  １３０…  バンドパスフィルター、  １３２…  低ノイズアンプ（ＬＮＡ）、  １３４…  イメージ除去フィルタ、  １３６…  ミキサー、  １３８…  局部発振器、  １４０…  ローパスフィルター、  １４２…  サンプル＆ホールド回路、  １５０…  スパイラルインダクタＬｇ、  １５１…  スパイラルインダクタＬｄ、  １５２…  スパイラルインダクタＬｓ、  １６０…  薄膜トランジスタ、  １６２…  電極、  １６４…  電極層、  １５５…  インダクタ
【図１】
2008310298.tif 000005
【図２】
2008310298.tif 000006
【図３】
2008310298.tif 000007
【図４】
2008310298.tif 000008
【図５】
2008310298.tif 000009
【図６】
2008310298.tif 000010
【図７】
2008310298.tif 000011
【図８】
2008310298.tif 000012
【図９】
2008310298.tif 000013
【図１０】
2008310298.tif 000014
【図１１】
2008310298.tif 000015
【図１２】
2008310298.tif 000016
【図１３】
2008310298.tif 000017
【図１４】
2008310298.tif 000018
【図１５】
2008310298.tif 000019
【図１６】
2008310298.tif 000020
【図１７】
2008310298.tif 000021
【図１８】
2008310298.tif 000022
【図１９】
2008310298.tif 000023
【図２０】
2008310298.tif 000024
【図２１】
2008310298.tif 000025
【図２２】
2008310298.tif 000026