(57)【要約】【課題】スタンバイモード時において、消費電力をより低減することが可能な半導体集積回路装置を提供する。【解決手段】制御信号ＳＴＢＹが電源管理部４０に入力されてアサートされると、これを受けて、電源管理部４０は、パワーダウンを指示する制御信号ＰＤ，／ＰＤをアサートする。これにより、Ｉ／Ｏ部２０への電源供給が遮断される。また、制御部３０は、リフレッシュ指示信号／ＳＲＥＦのアサートによってメモリアレイ１５に対して集中リフレッシュを実行する。全メモリ空間のリフレッシュ動作が完了した後、リフレッシュ指示信号／ＳＲＥＦをネゲートする。リフレッシュ指示信号／ＳＲＥＦのネゲート後、制御信号ＡＬＩＶＥをネゲートし、電源制御回路３５に対する外部電源電圧ＶＤＤおよび接地電圧ＧＮＤの供給を遮断する。リフレッシュ動作前に再び電源制御回路３５に対して電源供給を実行し、リフレッシュ動作を実行する。これらの動作をリフレッシュ周期毎に繰り返す。【選択図】図２
2008004249.tif 000002
【特許請求の範囲】
【請求項１】
通常モードとスタンバイモードとを有する半導体集積回路装置であって、
複数のメモリセルを有するメモリアレイと、
前記メモリアレイに対して所定のリフレッシュ時間に基づくリフレッシュ指示信号に従って、前記複数のメモリセルのリフレッシュ動作を実行するための制御回路と、
外部電源電圧を受けて、前記メモリアレイの所定動作を実行するための内部電圧を生成する内部電圧生成回路と、
前記半導体集積回路の電源供給を制御するための管理部とを備え、
前記内部電圧生成回路は、指示に応答して前記外部電源電圧の供給を遮断する第１の電源遮断スイッチを含み、
前記スタンバイモード時に、前記制御回路は、前記所定のリフレッシュ時間に基づく前記リフレッシュ指示信号の入力に応答して前記リフレッシュ動作を実行し、
前記管理部は、前記スタンバイモード時に前記リフレッシュ動作の完了後に前記第１の電源遮断スイッチに対して前記外部電源電圧の供給の遮断を指示し、前記リフレッシュ動作の実行前に前記第１の電源遮断スイッチに対して前記外部電源電圧の供給を指示する、半導体集積回路装置。
【請求項２】
前記管理部は、クロック信号に同期して前記所定のリフレッシュ時間に基づく前記リフレッシュ指示信号を出力する、請求項１に記載の半導体集積回路装置。
【請求項３】
前記内部電圧生成回路とは独立に外部電源電圧の供給を受けて前記メモリアレイに対して入出力されるデータの授受を実行するための入出力部をさらに備え、
前記入出力部は、指示に応答して前記外部電源電圧の供給を遮断する第２の電源遮断スイッチを含み、
前記管理部は、前記スタンバイモードを指示する信号に応答して前記第２の電源遮断スイッチに対して前記外部電源電圧の供給の遮断を指示する、請求項１に記載の半導体集積回路装置。
【請求項４】
前記外部電源電圧は、第１の電源電圧と前記第１の電源電圧よりも低い電圧である第２の電源電圧を含み、
前記制御部により制御されて、メモリアレイを駆動するためのアレイ駆動部をさらに備え、
前記メモリアレイは、複数のメモリブロックに分割され、
前記アレイ駆動部は、前記複数のメモリブロックにそれぞれ対応して設けられ、各々が前記内部電圧生成回路により生成される内部電圧および前記第２の電源電圧の供給を受けて対応するメモリブロックを駆動するための複数のアレイ駆動ユニットと、
前記複数のアレイ駆動ユニットにそれぞれ対応して設けられ、指示に応答して対応するアレイ駆動ユニットに対して前記内部電圧および前記第２の電源電圧の少なくとも一方の供給を遮断するための複数の第２の電源遮断スイッチを含み、
前記スタンバイモード時に、前記制御回路は、前記複数のメモリブロックのうちの一部の選択されたメモリブロックに対して前記リフレッシュ動作の実行を指示する前記リフレッシュ指示信号の入力を受けて、前記選択されたメモリブロックに対応するアレイ駆動ユニットを駆動して前記選択されたメモリブロックに含まれるメモリセルに対して前記リフレッシュ動作を実行し、
前記管理部は、前記スタンバイモードを指示する信号の入力に応答して前記リフレッシュ動作の非選択対象となるメモリブロックに対応するアレイ駆動ユニットの前記第２の電源遮断スイッチに対して前記内部電圧および前記第２の電源電圧の少なくとも一方の供給の遮断を指示する、請求項１に記載の半導体集積回路装置。
【請求項５】
使用される温度に応じて前記リフレッシュ指示信号をアサートするタイミングが調整される、請求項２または４に記載の半導体集積回路装置。
【請求項６】
前記管理部は、前記スタンバイモード時に前記複数のメモリブロックのうちの一部のメモリブロックを選択するデータの入力に基づいて、前記選択されたメモリブロックに対して前記リフレッシュ指示信号をアサートして前記リフレッシュ動作の実行を指示する、請求項４に記載の半導体集積回路装置。
【請求項７】
前記半導体集積回路装置は、前記通常モードにおいて、第１のクロック信号に同期して動作し、前記スタンバイモードにおいては、第１のクロックよりも周波数の低い第２のクロック信号に同期して動作する、請求項１に記載の半導体集積回路装置。
【請求項８】
複数個の前記メモリアレイと、
複数個の前記メモリアレイに対応して設けられる前記制御回路と、
複数個の前記メモリアレイに対応して設けられる前記内部電圧生成回路とを備え、
前記スタンバイモード時に、前記複数個の前記メモリアレイのうちの一部の選択されたメモリアレイに対応する前記制御回路は、前記リフレッシュ動作の実行を指示する前記リフレッシュ指示信号の入力を受けて、対応するメモリアレイに対して前記リフレッシュ動作を実行し、
前記管理部は、前記スタンバイモードを指示する信号の入力に応答して前記複数個の前記メモリアレイのうちの非選択対象となるメモリアレイに対応する内部電圧生成回路の前記第１の電源遮断スイッチに対して前記外部電源電圧の供給の遮断を指示する、請求項１に記載の半導体集積回路装置。
【請求項９】
前記スタンバイモード時に前記リフレッシュ動作が実行される前記複数のメモリブロックのうちの一部の選択されたメモリブロックに対してリフレッシュ時間が他のメモリブロックよりも長くなるようにウェハテスト時のテスト規格を変更する、請求項４に記載の半導体集積回路装置。
【請求項１０】
記憶データのリフレッシュが必要なメモリセルを有するメモリアレイと、前記メモリアレイのメモリセルのデータをリフレッシュ動作を制御するアレイ制御部、前記アレイ制御部の制御の下に前記メモリアレイのメモリセルのデータのリフレッシュを実行するアレイ駆動制御部と、前記メモリセルに対してデータの書込および読出を行う入出力部とを含むメモリコア、
リフレッシュ実行指示信号に従って前記メモリコアの周囲温度を検出し、該検出結果に従ってリフレッシュ時間を規定するカウント値を設定するリフレッシュ時間制御回路、
ウェークアップ信号の活性化時、前記メモリコアに対して必要な電源電圧の供給を行うとともにスタンバイモードを指示するスタンバイモード指示信号に従って前記入出力部に対する電源の供給を遮断する制御信号を生成する電源制御回路、および
前記メモリコアのリフレッシュ動作を制御する電源管理部を備え、前記電源管理部は、前記スタンバイモード指示信号の活性化時、前記リフレッシュ時間制御回路からのカウント値に従って規定される周期で前記ウェークアップ信号を非活性化して少なくとも前記電源制御回路へ与え、かつリフレッシュ指示信号を活性化して前記メモリコアへ与え、前記メモリコアのアレイ制御部は、前記リフレッシュ指示信号の活性化に従って前記アレイ駆動制御部を制御してメモリセルのデータをリフレッシュする、半導体集積回路装置。
【請求項１１】
前記リフレッシュ実行指示信号は、外部のコントローラから与えられ、前記スタンバイモードに入るときに、前記スタンバイモード指示信号の活性化前に活性化される、請求項１０記載の半導体集積回路装置。
【請求項１２】
前記リフレッシュ実行指示信号は、前記ウェークアップ信号と前記スタンバイを指示するスタンバイモード指示信号とに従って生成される、請求項１０記載の半導体集積回路装置。
【請求項１３】
前記スタンバイモード指示信号の活性化時、外部からのクロック信号よりも高周波数の内部クロック信号を生成して前記メモリコアへ供給するクロック切換回路をさらに備え、前記メモリコアの制御部は、前記リフレッシュ指示信号の活性化時、前記内部クロック信号をリフレッシュ動作サイクル規定信号として用いてリフレッシュ動作を制御する、請求項１０記載の半導体集積回路装置。
【請求項１４】
前記電源制御回路は、前記リフレッシュが実行される単位サイクル期間を規定するリフレッシュクロック信号を生成するリフレッシュクロック生成回路をさらに備え、
前記電源管理部は、前記スタンバイモード時に、外部クロック信号に代えて前記リフレッシュクロック信号を内部クロック信号として生成して前記メモリコアへ供給する、請求項１０記載の半導体集積回路装置。
【請求項１５】
前記リフレッシュ時間制御回路は、
第１の温度特性を有し、前記リフレッシュ実行指示信号の活性化に応答して発振する第１の発振回路と、
前記第１の発振回路の出力をカウントし、カウントアップするまでの間カウントアップ信号を活性状態に維持し、前記カウントアップ信号の活性化期間中、少なくとも前記第１の発振回路を発振状態を維持する第１のカウンタと、
前記第１のカウンタからのカウントアップ信号の活性化中発振動作を行なう、前記第１の温度特性と異なる第２の温度特性を有する第２発振回路と、
前記第１のカウンタからのカウントアップ信号の活性化中、前記第２の発振回路の出力信号をカウントする第２のカウンタと、
前記第２のカウンタのカウント値に従って前記リフレッシュ時間を規定する選択コードを生成して前記カウント値として前記電源管理部へ与えるチューニングコード選択回路とを備える、請求項１０記載の半導体集積回路装置。
【請求項１６】
前記リフレッシュ時間制御回路は、さらに、前記チューニングコード選択信号の出力と同期して前記低消費スタンバイモード指示信号と前記第１カウンタのカウントアップ信号とに従って前記スタンバイモード指示信号を生成して前記電源管理部へ供給する、請求項１５記載の半導体集積回路装置。
【請求項１７】
前記リフレッシュ実行指示信号は所定期間の間活性状態に維持され、
前記リフレッシュ時間制御回路は、
第１の温度特性を有し、前記リフレッシュ実行指示信号の活性化に応答して活性化され、前記インディケータ信号の活性状態の間発振する第１の発振回路と、
前記第１の発振回路の出力をカウントする第１のカウンタと、
前記リフレッシュ実行指示信号の活性化に応答して活性化され、前記リフレッシュ実行指示信号の活性化状態の間発振動作を行なう、前記第１の温度特性と異なる第２の温度特性を有する第２の発振回路と、
前記第２の発振回路の出力をカウントする第２のカウンタと、
前記第１および第２のカウンタのカウント値の差分値を求める減算回路と、
前記減算回路からの差分値に従って前記リフレッシュ時間を規定する選択コードを生成して前記カウント値として前記電源管理部へ与えるチューニングコード選択回路とを備える、請求項１０記載の半導体集積回路装置。
【請求項１８】
前記リフレッシュ時間制御回路は、
前記リフレッシュ実行指示信号の活性化に応答して所定のパルス幅を有するパルス信号を生成するパルス発生回路、
第１の温度特性を有し、前記パルス信号の活性化に応答して活性化され、前記パルス信号の活性化期間の間発振する第１の発振回路と、
前記パルス信号の活性化に応答して活性化され、前記第１の発振回路の出力をカウントし、該カウント値を出力するカウンタと、
前記カウンタのカウント値に従って前記リフレッシュ時間を規定する選択コードを生成して前記カウント値として前記電源管理制御部へ与えるチューニングコード選択回路とを備える、請求項１０記載の半導体集積回路装置。
【請求項１９】
前記電源管理部は、さらに、複数のリフレッシュ時間指定データを格納し、前記リフレッシュ時間制御回路からのカウント値に従って前記複数のリフレッシュデータからリフレッシュ時間指定データを選択するレジスタ回路を備え、前記レジスタ回路からの選択されたリフレッシュ時間指定データにより前記ウェークアップ信号およびリフレッシュ指示信号の非活性化期間が規定される、請求項１０記載の半導体集積回路装置。
【請求項２０】
前記リフレッシュ実行指示信号は、前記スタンバイモードを指定する低消費スタンバイモード指示信号であり、
前記リフレッシュ時間制御回路は、前記低消費スタンバイモード指示信号に従って前記カウント値の出力と並行して前記スタンバイ指示信号を生成して前記電源管理部へ与える、請求項１０記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路装置に関し、特にシステムＬＳＩに集積されたダイナミック・ランダム・アクセスメモリ（ＤＲＡＭ；ＤＲＡＭコア；メモリコア）に関する。より特定的には、ＤＲＡＭコアのスタンバイ時の消費電流を低減するための構成に関する。
【背景技術】
【０００２】
近年、画像データ処理分野等において高速でデータ処理するために、プロセッサ等のロジック回路とメモリ回路とを同一の半導体チップ上に集積したシステムＬＳＩが注目されている。このシステムＬＳＩにおいては、ロジック回路とメモリ回路とがチップ上配線で相互接続されるため、以下の効果が得られる：
（１）信号配線の負荷がボード上配線に比べて小さく、高速でデータあるいは信号を伝達することが可能である、
（２）ピン数の制約を受けないために、データバス幅を大きくすることができ、データ転送のバンド幅を広くすることができる、
（３）同一半導体チップ上に各構成要素が集積されるため、小型軽量のシステムを実現することが可能となる、および
（４）半導体チップ上に形成される構成要素としてライブラリ化されたマクロを配置することができ、設計効率の改善を図ることができる。
【０００３】
これらの理由により、システムＬＳＩは、ＳＯＣ（システム・オン・チップ）などとして各分野において現在広く一般的に用いられている。
【０００４】
システムＬＳＩにおいて用いられるメモリ回路としては、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）等のメモリを挙げることができる。また、ロジック回路としては、制御およびデータ処理を行なうためのプロセッサ、Ａ／Ｄ（アナログ／デジタル）変換回路等のアナログ処理回路および専用の論理処理を行なう論理回路等を挙げることができる。
【０００５】
メモリ回路として用いられるＤＲＡＭにおいては、メモリセルのキャパシタに電荷が蓄積されることによってデータがストアされる方式である。従って、データを保持するために、いわゆるリフレッシュ動作が必要になる。しかしながら、メモリセルの構成が比較的単純であるため、低コストで大記憶容量を有するメモリ回路を製造することができる。このため今後、ますます情報処理量が増大していくシステムＬＳＩにおいて、ＤＲＡＭは不可欠な混載メモリとして用いられ今後もますます重要となってくる。非特許文献１には、混載メモリとしてＤＲＡＭが用いられる場合が示されている。
【非特許文献１】N. Watanabe et al. , "An Embedded DRAM Hybrid Macro with Auto Signal Management and Enhanced-on-Chip Tester", IEICE Trans. Electron., vol. E86-C, No.4 APRIL 2003, pp. 624 - 632
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述のように、ＤＲＡＭは、メモリセル内のキャパシタに電荷が蓄積されることによってデータがストアされる方式である．従って、蓄積された電荷が，種々のリーク電流、たとえばストレージノードにおける接合リーク電流、メモリセル内のトランジスタのチャネルリーク電流、キャパシタ絶縁膜のゲートリーク電流等によって、時間の経過とともに失われることになる。
【０００７】
したがって、チップ内で一番短いデータ保持特性を持つメモリセルによって決定されるリフレッシュ時間ｔＲＥＦの期間内で、ＤＲＡＭ内の全メモリ空間にわたってメモリセルに対してデータを保持するためのリフレッシュ動作を繰返す必要がある。ここで、リフレッシュ時間は、１つのメモリセルに着目して、この着目メモリセルに対してリフレッシュを行なう時間間隔を示す。
【０００８】
従って、ＤＲＡＭにおいては、データアクセスが行なわれないスタンバイモード期間においても、一連のリフレッシュ動作を繰返す必要がある。このリフレッシュ動作時において、ＤＲＡＭのメモリアレイを駆動するためのＡＣ的な消費電流や、さらにはメモリアレイおよびその周辺回路を構成するトランジスタのオフ電流（オフリーク電流）等によるＤＣ的な消費電流が流れる。このため、無視できないレベルの電流が、スタンバイ時においても流れ続けることになる。
【０００９】
特に、近年においてはデバイスの低消費電力化が求められ、スタンバイモード時の消費電流仕様値が厳しい製品も多く、スタンバイモード時の消費電力を低減することは重要な課題となっている。
【００１０】
この発明は、上記のような問題を解決するためになされたものであって、スタンバイモード時において、消費電力をより低減することが可能な半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
この発明は、要約すれば、スタンバイモード時において、リフレッシュ時間毎にメモリアレイの一部のメモリセルを集中的にリフレッシュし、このリフレッシュ完了後には、電源電圧の内部電圧生成回路への供給を遮断し、内部電圧の生成を停止する。好ましくは、リフレッシュ時間は、動作温度（チップ温度）に従って調整される。
【００１２】
この発明に係る半導体集積回路装置は、１つの実施の形態においては、複数のメモリセルを有するメモリアレイと、メモリアレイに対して所定のリフレッシュ時間に基づくリフレッシュ指示信号に従って、リフレッシュクロックに同期してメモリアレイの一部のメモリセル毎に順次リフレッシュ動作を実行するための制御回路と、外部電源電圧を受けて、メモリアレイの所定動作を実行するための内部電圧を生成する内部電圧生成回路と、半導体集積回路の電源供給を制御するための管理部とを備える。内部電圧生成回路は、指示に応答して外部電源電圧の供給を遮断する第１の電源遮断スイッチを含む。スタンバイモード時に、この制御回路は、リフレッシュ時間に基づくリフレッシュ指示信号の入力に応答してリフレッシュ動作を実行する。管理部は、スタンバイモード時にリフレッシュ動作の完了後に第１の電源遮断スイッチに対して外部電源電圧の供給の遮断を指示し、リフレッシュ動作の実行前に第１の電源遮断スイッチに対して前記外部電源電圧の供給を指示する。
【００１３】
別の実施の形態においては、この発明に係る半導体集積回路装置は、半導体集積回路装置の動作温度（チップ温度）を検出し、この検出温度に従ってリフレッシュ時間を調整する。
【発明の効果】
【００１４】
この発明においては、スタンバイモード時においては、リフレッシュ動作を行なう期間以外では電源の内部回路への供給を停止している。従って、ＡＣ的およびＤＣ的な電流は流れず、消費電流を低減することができる。
【００１５】
この発明の１つの実施の形態に係る半導体集積回路装置は、スタンバイモードにおいて
、リフレッシュ動作の完了後に第１の電源遮断スイッチに対して外部電源電圧の供給の遮断を指示し、リフレッシュ動作の実行前に外部電源電圧の供給を指示する。従って、スタンバイモードにおいて、リフレッシュ動作を実行しない期間においては外部電源電圧の供給が遮断されており、スタンバイモード時において、消費電力をより低減することができる。
【００１６】
また、別の実施の形態においては、動作温度（チップ温度）に従ってリフレッシュ時間を調整しており、動作環境に応じてさいてきなリフレッシュ時間を設定することができ、リフレッシュに要する消費電流をより低減することができる。
【発明を実施するための最良の形態】
【００１７】
以下、この発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【００１８】
（実施の形態１）
図１は、この発明の実施の形態１に従うシステムＬＳＩ１の概略ブロック図である。図１を参照すると、この発明の実施の形態１に従うシステムＬＳＩ１には、プロセッサ等のロジック回路およびメモリ回路が同一の半導体チップ上に集積された構成が示される。
【００１９】
図１においては、一例として、３種類のメモリ回路ＭＥＭ１〜ＭＥＭ３と、ロジック回路ＬＧＣ１，ＬＧＣ２と、アナログ回路ＡＮＧが１つの半導体チップ上に集積された場合が示される。メモリ回路の種類としては、例えば、ＤＲＡＭ、ＳＲＡＭ、不揮発性ＲＡＭを挙げることができる。
【００２０】
各回路ブロックは、パッドＰＡＤからのハイ側およびロー側の外部電源電圧ＶＤＤおよび外部電源電圧ＧＮＤ（以下、接地電圧とも称する）の供給を受けて、所定の動作を実行する。
【００２１】
以下においては、一例として大容量のメモリ回路ＭＥＭ１として集積されたＤＲＡＭの構成について説明する。
【００２２】
図２は、この発明の実施の形態１に従うメモリ回路ＭＥＭ１とその周辺回路を説明する図である。
【００２３】
図２を参照して、この発明の実施の形態１に従うメモリ回路ＭＥＭ１は、行列状に集積配置されたメモリセルＭＣを有するメモリアレイ１５と、メモリアレイを駆動するためのアレイ駆動制御部２５と、メモリアレイ１５に対するデータの授受を行なうＩ／Ｏ（入出力）２０とを含む。
【００２４】
Ｉ／Ｏ部２０は、外部から直接電源電圧ＶＤＤおよび接地電圧ＧＮＤの供給を受けて動作し、例えば、メモリアレイ１５に対する入出力データが６４ビットである場合、メモリアレイ１５に対して入出力される入力データＤＩＮ［６３：０］および出力データＱ［６３：０］の授受を実行する。
【００２５】
メモリ回路ＭＥＭ１は、さらに、メモリアレイ１５、アレイ駆動制御部２５およびＩ／Ｏ部２０全体を制御する制御部３０と、アレイ駆動制御部２５および制御部３０に対して動作電圧である内部電圧を供給する電源制御回路３５とを含む。
【００２６】
電源制御回路３５は、外部電源電圧ＶＤＤおよび接地電圧ＧＮＤの供給を受けて、指示に応答して内部電圧ＶＰＰ、ＶＢＢ、ＶＣＰ、ＶＢＬ、ＶＤＤＴを、メモリアレイ１５、
アレイ駆動制御部２５および制御部３０に対して供給する。なお、本例においては、主にハイ側の外部電源電圧として外部電源電圧ＶＤＤが供給される場合について説明する。しかしながら、特にこれに限定されず、ハイ側の外部電源電圧ＶＤＤとは異なる外部電源電圧ＶＤＤＨが供給される構成とすることも可能である。
【００２７】
また、周辺回路としては、メモリ回路ＭＥＭ１に対してその電源供給等を管理するための電源管理部４０が設けられ、例えばロジック回路等に設けられる。なお、一例としてロジック回路等に電源管理部が設けられる構成について説明するが、これに限定されず、システムＬＳＩ１の任意の領域に設けることが可能である。この電源管理部４０は、メモリ回路（ＤＲＡＭコア）と同一半導体チップ上にＤＲＡＭコア周辺に配置されていればよい。
【００２８】
電源管理部４０は、制御信号（スタンバイモード指示信号）ＳＴＢＹおよびクロック信号ＣＬＫに基づいてＩ／Ｏ部２０および電源制御回路３５の電源供給を制御するとともに制御部３０に対して内部クロック信号ｉｎｔＣＬＫおよびメモリアレイ１５に対してリフレッシュ動作を指示するリフレッシュ指示信号／ＳＲＥＦを出力する。なお、本例においては、電源管理部４０は、入力されたクロック信号ＣＬＫを内部でカウントし、リフレッシュ指示信号／ＳＲＥＦを、予め設定されている所定のリフレッシュ時間に基づいて所定のタイミングで出力するように構成される。
【００２９】
後に詳細に説明するが、電源制御回路３５は、電源管理部４０から出力される制御信号（ウェイクアップ信号）ＡＬＩＶＥ（／ＡＬＩＶＥ）に応答して外部電源電圧の供給を制御する。制御部３０は、電源管理部４０から出力されるリフレッシュ指示信号／ＳＲＥＦに応じて、リフレッシュ動作を実行するようにアレイ駆動制御部２５に対して指示する。Ｉ／Ｏ部２０は、電源管理部４０から出力される制御信号（パワーダウン指示信号）ＰＤ，／ＰＤを受ける。後に説明するように、これらの制御信号ＰＤ，／ＰＤに応答してＩ／Ｏ部２０に対する外部電源電圧の供給が制御される。
【００３０】
電源制御回路３５は、内部電圧生成の基準電圧が所定の電圧レベルにあるかを検知する基準電圧レベル検知回路１３と、リフレッシュ動作の頻度を規定するリフレッシュクロックＰＨＹを発行するクロック発生回路１２とを含む。
【００３１】
基準電圧レベル検知回路１３は、外部電源電圧の供給を受けて生成する内部電圧の基準となる電圧が所定の電圧レベル以上か否かを示す信号を制御信号（電源レディー指示信号）ＰＷＲ＿ＲＤＹとして出力する。たとえば、基準電圧レベル検知回路１３は、基準の電圧レベルが所定の電圧レベル以下となった場合に、一例として、制御信号ＰＷＲ＿ＲＤＹを「Ｌ」レベルに設定し、所定の電圧レベル以上となった場合に「Ｈ」レベルに設定する。この制御信号ＰＷＲ＿ＲＤＹにより、電源制御回路３５から所期の電圧レベルの内部電圧が出力されているか否かを判断することが可能である。
【００３２】
リフレッシュクロックＰＨＹは、リフレッシュ動作が実行されるサイクルを規定する。このリフレッシュクロックＰＨＹに従って、メモリ回路において行選択に関連するロウ系回路が動作して、メモリセルのデータのリフレッシュを実行する。
【００３３】
制御部３０は、コマンドＣＭＤおよびアドレスＡＤＤ等の入力に基づいて内部クロック信号ｉｎｔＣＬＫに同期してアレイ駆動制御部２５およびＩ／Ｏ部２０を制御して所定の動作を実行させる。また、制御部３０は、リフレッシュアドレスカウンタ１１を含む。リフレッシュアドレスカウンタ１１は、電源管理部４０から供給される内部クロック信号ｉｎｔＣＬＫに同期して、リフレッシュ動作を実行するメモリセルを指定するリフレッシュアドレスを更新（インクリメント）してアレイ駆動制御部２５に対して出力する。
【００３４】
アレイ駆動制御部２５は、制御部３０から出力されるリフレッシュアドレスに基づいてメモリアレイの対応のアドレスのメモリセルに対してリフレッシュ動作を実行する。また、制御部３０は、コマンドＣＭＤおよびアドレスＡＤＤを受けてデータ書込およびデータ読出のための指示をアレイ駆動制御部２５およびＩ／Ｏ部２０に対して出力する。アレイ駆動制御部２５およびＩ／Ｏ部２０は、与えられた指示に応答して所定の動作を実行する。
【００３５】
なお、本実施の形態においては、データ書込およびデータ読出を実行する通常モード時ではなく、主にデータ書込およびデータ読出を実行しないスタンバイモード時について説明する。従って、一般的な技術であるデータ書込およびデータ読出の動作の詳細な説明は省略する。
【００３６】
図３は、この発明の実施の形態１に従うメモリアレイの構成およびメモリアレイの周辺回路の構成を概略的に示す図である。
【００３７】
図３（ａ）を参照すると、メモリアレイ１５が、複数のサブメモリアレイブロックＭＡ０〜ＭＡｋ（但し、ｋは０以上の整数）に分割されている場合が示される。複数のサブメモリアレイブロックＭＡ０〜ＭＡｋに対応してデータ読出動作を実行するためのセンスアンプ帯ＳＡ０〜ＳＡｋ＋１が設けられる。隣接するサブメモリアレイブロックＭＡの間に挟まれるセンスアンプ帯ＳＡは、隣接するサブメモリアレイブロックＭＡで互いに共有される。
【００３８】
メモリアレイ１５に対してさらに、入力アドレスＡＤＤに含まれるロウアドレスＲＡ０−ＲＡｉに基づいて、複数のサブメモリアレイブロックＭＡ０〜Ｍａｋの行選択動作を実行する行デコーダ４と、入力アドレスＡＤＤに含まれるコラムアドレスＣＡ０−ＣＡｉに基づいて複数のサブメモリアレイブロックＭＡ０〜ＭＡｋの列選択動作を実行する列デコーダ５とが設けられる。
【００３９】
図３（ｂ）を参照すると、サブメモリアレイブロックＭＡおよびセンスアンプ帯ＳＡの具体的構成が示される。
【００４０】
サブメモリアレイブロックＭＡは、行列状に配置された複数のメモリセルＭＣと、各メモリセル行に対応して設けられたワード線ＷＬと、各メモリセル列に対応して設けられたビット線対ＢＬ，／ＢＬとを含む。各メモリセルＭＣは、図示しないが、アクセストランジスタと情報記憶用のキャパシタとを含むＤＲＡＭセルの構成であり、電気的等価回路としては周知の回路構成である。なお、このアクセストランジスタは、ＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）あるいはＰチャネルＭＯＳトランジスタで形成される。メモリセルキャパシタとしては、ＮチャネルＭＯＳトランジスタあるいはＰチャネルＭＯＳトランジスタで形成されるＭＯＳキャパシタあるいはスタックトキャパシタ等の３次元キャパシタを利用することが可能である。
【００４１】
行デコーダ４は、サブメモリアレイブロックＭＡ０ないしＭＡｋの周辺領域に設けられ、入力されたアドレスＡＤＤに含まれるロウアドレスＲＡ０〜ＲＡｉに基づいて指定されたサブメモリアレイの指定された行に対応して配置されたワード線ＷＬを選択状態へ駆動する。応じて、選択された行のメモリセルＭＣにおいてアクセストランジスタが導通し、、対応するビット線ＢＬまたは／ＢＬとメモリセルキャパシタとが電気的に結合されて、選択されたメモリセルＭＣに対するデータ信号の入出力が実行される。
【００４２】
列デコーダ５は、入力されたアドレスＡＤＤに含まれるコラムアドレスＣＡ０〜ＣＡｉ
に基づいて、アドレス指定された列に対応する列選択線ＣＳＬを選択状態へ駆動する。
【００４３】
センスアンプ帯ＳＡには、各列にそれぞれ対応して列選択ゲート６およびセンスアンプ７およびイコライザ８が設けられる。列選択ゲート６は、ビット線ＢＬ，／ＢＬとデータ入出力線ＩＯ，／ＩＯとの間に接続された１対のＮチャネルＭＯＳトランジスタを含む。各列選択ゲート６の１対のＮチャネルＭＯＳトランジスタのゲートは、列選択線ＣＳＬを介して列デコーダ５に接続される。列デコーダ５において列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上げられると（選択状態へ駆動されると）、対応の列選択ゲートの１対のＮチャネルＭＯＳトランジスタが導通し、対応のビット線ＢＬ，／ＢＬとデータ入出力線ＩＯ，／ＩＯとが結合される。
【００４４】
センスアンプ７は、データ読出時あるいはリフレッシュ動作時にセンスアンプ活性化信号ＳＥ，／ＳＥにより活性化される。すなわち、例えばセンスアンプ活性化信号ＳＥ，／ＳＥがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルに設定されるに従い、対応するビット線ＢＬ，／ＢＬ間の微小電位差となって現れるデータすなわちメモリセルＭＣにストアされているデータに従って、一方のビット線の電位を内部電源電圧ＶＤＤＴまで、他方のビット線の電位を接地電圧ＧＮＤまで振幅させる。この増幅されたビット線信号振幅がデータ入出力線ＩＯ，／ＩＯを介して後段のＩ／Ｏ部に伝達されて、最終的にデータＱとして外部に出力される。
【００４５】
イコライザ８は、ビット線イコライズ信号ＢＬＥＱが活性化されて例えば「Ｈ」レベルになると活性化されて、対応のビット線ＢＬ，／ＢＬの電位を、例えば中間電圧レベルの内部電圧ＶＢＬのレベルにイコライズする。
【００４６】
なお、上記のデータ駆動制御部を駆動するための制御信号たとえばセンスアンプ活性化信号ＳＥ，／ＳＥおよびビット線イコライズ信号ＢＬＥＱ等は、一例として、コマンドＣＭＤおよびアドレスＡＤＤ等の入力に基づいて制御部３０からの図示していないマスタ制御信号に従って、アレイ駆動制御部２５から出力される。
【００４７】
ここで、リフレッシュ動作について説明する。
リフレッシュ動作は、上述したように制御部３０のリフレッシュアドレスカウンタ１１が生成するアドレスに基づいて実行される。たとえば、リフレッシュクロックに同期してリフレッシュアドレスカウンタ１１がロウアドレスＲＡをカウントアップすることにより、複数のメモリセルの一部ずつ、あるいは複数本のワード線ずつを対象に順次リフレッシュ動作が実行される。具体的には、ワード線ＷＬが１本ずつ順次選択されて、各行のメモリセルキャパシタとビット線ＢＬまたは／ＢＬとが電気的に結合される。そして、上述したようにセンスアンプ活性化信号ＳＥ，／ＳＥを活性化させて、ビット線ＢＬ，／ＢＬ間の微小電位差となって現れるデータすなわちメモリセルＭＣにストアされているデータに従って、センスアンプ７により一方のビット線の電位を内部電源電圧ＶＤＤＴまで、他方のビット線の電位を接地電圧ＧＮＤまで振幅させる。このセンスアンプ動作により、メモリセルＭＣにストアされているデータに従って再度ビット線を介してメモリセルキャパシタに対して電荷が充電あるいは放電されるため、蓄積されたデータをリフレッシュすることができる。
【００４８】
なお、上記で説明した行デコーダ４、列デコーダ５等は、上述したメモリアレイ１５を駆動するためのアレイ駆動制御部２５の一部を構成する。
【００４９】
図４は、この発明の実施の形態１に従うＩ／Ｏ部（データパス）２０の構成を示す概略ブロック図である。
【００５０】
図４を参照して、この発明の実施の形態１に従うＩ／Ｏ部２０は、外部との間でのデータの授受を実行するためのバッファ等を含むデータ線制御部５１と、外部からの入力データを書込データとしてデータ線ＩＯ，／ＩＯに伝達する書込ドライバ５２と、データ線ＩＯ，／ＩＯから読み出されたデータを増幅して出力部５４に出力する読出アンプ５３と、読出アンプ５４から出力されたデータをバッファ処理等して外部とのデータの授受に用いられる信号配線等に出力する出力部５４とを含む。
【００５１】
これらの回路は、ローカル電源線ＩＶＬ１およびローカル接地線ＩＧＬ１からの電源電圧を供給されて動作する。
【００５２】
Ｉ／Ｏ部２０の電源供給について説明する。外部電源電圧ＶＤＤを供給する電源ノードとローカル電源線ＩＶＬ１との間に、ＰチャネルＭＯＳトランジスタＰＴ１（以下、トランジスタＰＴ１とも称する）が設けられる。また、接地電圧ＧＮＤを供給するノードとローカル接地線ＩＧＬ１との間にＮチャネルＭＯＳトランジスタＮＴ１（以下、トランジスタＮＴ１とも称する）が設けられる。制御信号ＰＤ，／ＰＤに応答してローカル電源線ＩＶＬ１およびローカル接地線ＩＧＬ１と電源電圧ＶＤＤおよび接地電圧ＧＮＤとの電気的な結合が制御される。具体的に、トランジスタＰＴ１，ＮＴ１は、それぞれパワーダウンを指示する制御信号ＰＤ，／ＰＤに応答して導通／非導通状態（オン／オフ）となる。制御信号ＰＤ，／ＰＤが「Ｌ」レベルおよび「Ｈ」レベルの場合には、トランジスタＰＴ１，ＮＴ１はオンして、外部電源電圧ＶＤＤがローカル電源線ＩＶＬ１に供給され、接地電圧ＧＮＤがローカル接地線ＩＧＬ１に供給される。一方、制御信号ＰＤ，／ＰＤが「Ｈ」レベルおよび「Ｌ」レベルの場合には、トランジスタＰＴ１，ＮＴ１はオフして、ローカル電源線ＩＶＬ１およびローカル接地線ＩＧＬ１に対する電源電圧ＶＤＤおよび接地電圧ＧＮＤの供給が停止される。すなわち、Ｉ／Ｏ部２０の電源供給が遮断（パワーダウン）され、内部を流れる電流は遮断される。
【００５３】
なお、出力部５４は、図示しないが外部とのデータの授受に用いられる信号配線等と接続されておりパワーダウンを指示する制御信号ＰＤ（「Ｈ」レベル）が入力された場合には、信号配線等と接地電圧ＧＮＤとを電気的に結合して信号配線の電位を接地電圧ＧＮＤに固定する。
【００５４】
図５は、電源制御回路３５の内部電圧を生成する内部電圧発生回路の構成を概略的に示す図である。
【００５５】
図５を参照して、この発明の実施の形態１に従う電源制御回路３５は、昇圧電圧である内部電圧ＶＰＰを発生するＶＰＰ発生回路６１と、負電圧である内部電圧ＶＢＢを発生するＶＢＢ発生回路６２と、メモリセルキャパシタのセルプレート電極に対して供給する内部電圧ＶＣＰを発生するＶＣＰ発生回路６３と、ビット線のプリチャージ電圧である中間電圧レベルの内部電圧ＶＢＬを発生するＶＢＬ発生回路６４と、各回路の駆動電圧である内部電源電圧ＶＤＤＴを発生するＶＤＤＴ発生回路６５とを含む。
【００５６】
これらの内部電圧発生回路は、ローカル電源線ＩＶＬ２およびローカル接地線ＩＧＬ２からの電源供給を受けて内部電圧を生成する。
【００５７】
ここで、電源制御回路３５の電源供給について説明すると、外部電源電圧ＶＤＤあるいは外部電源電圧ＶＤＤとは異なる外部電源電圧ＶＤＤＨを供給する外部電源ノードとローカル電源線ＩＶＬ２との間にＰチャネルＭＯＳトランジスタＰＴ２（以下、トランジスタＰＴ２とも称する）が設けられる。また、接地電圧ＧＮＤを供給する接地ノードとローカル接地線ＩＧＬ２との間にＮチャネルＭＯＳトランジスタＮＴ２（以下、トランジスタＮＴ２とも称する）が設けられる。
【００５８】
制御信号（ウェイクアップ信号）ＡＬＩＶＥ，／ＡＬＩＶＥに応答してローカル電源線ＩＶＬ２およびローカル接地線ＩＧＬ２と電源電圧ＶＤＤおよび接地電圧ＧＮＤとの電気的な結合が制御される。具体的に、トランジスタＰＴ２，ＮＴ２は、それぞれ制御信号ＡＬＩＶＥ，／ＡＬＩＶＥの入力に応答して導通／非導通状態（オン／オフ）となる。御信号ＡＬＩＶＥ，／ＡＬＩＶＥが「Ｈ」レベルおよび「Ｌ」レベルの場合には、トランジスタＰＴ２，ＮＴ２はオンして、外部電源電圧ＶＤＤがローカル電源線ＩＶＬ２に供給され、接地電圧ＧＮＤがローカル接地線ＩＧＬ２に供給される。一方、制御信号ＡＬＩＶＥ，／ＡＬＩＶＥが「Ｌ」レベルおよび「Ｈ」レベルの場合には、トランジスタＰＴ２，ＮＴ２はオフして、ローカル電源線ＩＶＬ２およびローカル接地線ＩＧＬ２に対する外部電源電圧ＶＤＤ、あるいは外部電源電圧ＶＤＤとは異なる外部電源電圧ＶＤＤＨおよび接地電圧ＧＮＤの供給が停止される。すなわち、電源制御回路３５の電源供給が遮断（パワーダウン）され、内部を流れる電流は遮断される。
【００５９】
図６は、この発明の実施の形態１に従うメモリ回路のスタンバイモード時の動作を示す各信号のタイミングチャートである。
【００６０】
図６に示されるように、外部クロック信号ＣＬＫの各サイクルを、サイクルＴ１，Ｔ２，Ｔ３，…と表記することとする。また、クロック信号発生回路１２から出力されるリフレッシュクロックＰＨＹの各サイクルを、サイクルＴａ１，Ｔａ２，Ｔａ３，…と表記することとする。
【００６１】
外部クロック信号ＣＬＫのサイクルＴ２で、低消費スタンバイモードに移行するように指示する制御信号（低消費スタンバイモード指示信号）ＳＴＢＹがアサートされる。応じて、サイクルＴ３で、電源管理部４０は、パワーダウンを指示する制御信号ＰＤ，／ＰＤをアサートして、それぞれ「Ｈ」レベルおよび「Ｌ」レベルに設定する。制御信号ＰＤ，／ＰＤがアサートされると、Ｉ／Ｏ部２０において図４を参照して上で説明したように、トランジスタＰＴ１，ＮＴ１が共にオフとなる。応じて、電源電圧ＶＤＤおよび接地電圧ＧＮＤとローカル電源線ＩＶＬ１およびローカル接地線ＩＧＬ１との電気的な結合が切離され、Ｉ／Ｏ部２０への電源供給が遮断される。この低消費スタンバイモード期間においては、データ読出およびデータ書込は実行されない。従って、Ｉ／Ｏ部２０を駆動する必要は無い。制御信号ＰＤ，／ＰＤをアサートすることにより、スタンバイモードの全期間（ただし、リフレッシュ期間は除く）においてＩ／Ｏ部２０の電源供給を遮断し、内部を流れる電流を遮断して消費電力を低減することができる。
【００６２】
制御信号ＳＴＢＹがアサートされると、電源制御回路４０は、内部クロック信号ｉｎｔＣＬＫを、外部クロック信号ＣＬＫから電源制御回路３５から入力されるリフレッシュクロックＰＨＹに切り替えて、制御部３０に出力する。図６においては、リフレッシュクロックＰＨＹのサイクルＴａ１の「Ｌ」レベルの期間において、クロックの切換が行なわれ、リフレッシュクロックＰＨＹが内部クロック信号ｉｎｔＣＬＫとして出力される場合が示されている。そして、本例においては、リフレッシュクロックＰＨＹのサイクルＴａ３にリフレッシュ指示信号／ＳＲＥＦがアサートされた場合が示される。このリフレッシュ指示信号／ＳＲＥＦのアサートによって、メモリアレイ１５に対して集中リフレッシュが実行される。この集中リフレッシュにおいては、所定のサイズのメモリ空間（例えば全メモリ空間）のメモリセルのデータのリフレッシュが行われる。
【００６３】
具体的には、上述したように制御部３０のリフレッシュアドレスカウンタ１１において内部クロック信号ｉｎｔＣＬＫすなわちリフレッシュクロックＰＨＹに同期して、ロウアドレスがカウントアップされ、対応するアドレスのメモリセルに対して上述したリフレッシュ動作が実行される。そして、リフレッシュサイクル数ＮＲＥＦ分リフレッシュ動作を
繰返すと全メモリ空間のリフレッシュ動作が完了する。
【００６４】
ここで、リフレッシュサイクル数ＮＲＥＦは、メモリアレイ１５に配置されている全ワード線数ＮＷＬに対してワード線ＷＬを１本ずつ活性化してリフレッシュ動作を実行する場合には、リフレッシュサイクル数ＮＲＥＦは、全ワード線数ＮＷＬと等しくなる。すなわち、リフレッシュサイクル数ＮＲＥＦ＝全ワード線数ＮＷＬとなる。また、メモリアレイ１５が例えば２つの独立のメモリブロックに分割されているような場合には、ワード線ＷＬを２本ずつ活性してリフレッシ動作を実行することにより、リフレッシュサイクル数ＮＥＲＦ＝ＮＷＬ／２となる。独立のメモリブロックとは、少なくとも行選択動作を個々に実行することのできるメモリブロックを示す。
【００６５】
また、メモリアレイが、４つの独立のメモリブロックに分割されているような場合には、ワード線ＷＬを４本ずつ活性してリフレッシュ動作を実行することにより、リフレッシュサイクル数ＮＥＲＦ＝ＮＷＬ／４となる。
【００６６】
全メモリ空間のリフレッシュ動作が完了して、リフレッシュサイクル数ＮＲＥＦ経過後に、リフレッシュ指示信号／ＳＲＥＦがクロック信号ＣＬＫのサイクルＴｎにネゲートされる。リフレッシュ指示信号／ＳＲＥＦのネゲート後、次のクロック信号ＣＬＫのサイクルＴｎ＋１に、制御信号ＡＬＩＶＥがネゲートされて、「Ｌ」レベルに設定される。上述したように、制御信号ＡＬＩＶＥがネゲートされたのに応じて、電源制御回路３５に対する外部電源電圧ＶＤＤ、あるいは外部電源電圧ＶＤＤＨおよび接地電圧ＧＮＤの供給が遮断される。これにより、電源制御回路３５の内部電圧生成回路の内部電圧の生成が停止する。すなわち、内部電圧生成回路の動作電流が遮断され、基準電圧レベル検知回路１３は、制御信号ＰＷＲ＿ＲＤＹをネゲートして「Ｌ」レベルに設定する。また、クロック信号発生回路１２からのリフレッシュクロックＰＨＹの供給も停止される。すなわち、リフレシュ動作完了後においては、電源制御回路３５に対する電源供給を遮断（パワーダウン）し、すなわち内部を流れる動作電流を遮断して消費電力を低減する。
【００６７】
電源管理部４０は、クロック信号ＣＬＫをカウントアップして、所定期間経過後のＴｍ＋１サイクルに、制御信号ＡＬＩＶＥを再びアサートする。制御信号ＡＬＩＶＥのアサートに応じて、電源制御回路３５に対して再び外部電源電圧ＶＤＤあるいは外部電源電圧ＶＤＤＨおよび接地電圧ＧＮＤが供給されて内部電圧が生成される。内部電圧を生成するための基準となる電圧が安定した電圧レベルまで回復したときに、基準電圧レベル検知回路１３は、制御信号ＰＷＲ＿ＲＤＹをアサートして「Ｈ」レベルに設定する。そして、再びクロック信号発生回路１２からリフレッシュクロックＰＨＹが生成されて電源管理部４０に出力される。このとき、制御信号ＳＴＢＹはアサートされているため、リフレッシュクロックＰＨＹが、内部クロック信号ｉｎｔＣＬＫとして制御部３０に出力される。
【００６８】
制御信号ＰＷＲ＿ＲＤＹがアサートされた直後のクロック信号ＣＬＫのサイクルＴｌに再びリフレッシュ指示信号／ＳＲＥＦがアサートされて、再び集中リフレッシュが開始され、上述したのと同様に、リフレッシュサイクル数ＮＲＥＦ分、リフレッシュ動作を繰返すと全メモリ空間のリフレッシュ動作が完了する。
【００６９】
すなわち、この発明の実施の形態１に従うメモリ回路のスタンバイモードにおいては、リフレッシュ動作を実行した後、電源制御回路３５の電源供給を遮断し（パワーダウンし）、リフレッシュ動作前に再び電源制御回路３５に対して電源供給を実行し、そしてリフレッシュ動作を実行するという動作を、リフレッシュ時間毎に繰り返すことになる。
【００７０】
ここで、一番短いデータ保持特性を持つメモリセルによって決まるリフレッシュ時間ｔＲＥＦの期間内でリフレッシュ動作を繰返す必要があるため、以下の関係式を満たす必要
がある：
期間ＰＡ＋期間ＰＢ＋期間ＰＣ＋期間ＰＤ≦リフレッシュ時間ｔＲＥＦ、
ＰＡ：リフレッシュクロックＰＨＹの周期×ＮＲＥＦ、
ＰＢ：リフレッシュ動作が完了してから制御信号ＡＬＩＶＥが電源制御回路に与えられて電源が遮断されるまでの時間、
ＰＣ：制御信号ＡＬＩＶＥがネゲートされてから次にアサートされるまでの時間、
ＰＤ：制御信号ＡＬＩＶＥがアサートされてから、電源制御回路の内部電圧が所定の電圧レベルに復帰して、次のリフレッシュを実行するまでの時間。
【００７１】
ここで、期間ＰＣは、外部クロック信号ＣＬＫをカウントし、そのカウント値がカウントアップ値に到達すると終了する。すなわち、リフレッシュ時間ｔＲＥＦに基づいて、外部クロック信号ＣＬＫをカウントするカウントアップ値が設定される。この期間ＰＣの長さ（カウントアップ値）は、リフレッシュ時間が最も短くなる最大動作保障温度におけるリフレッシュ時間ｔＲＥＦに従って固定してもよい。
【００７２】
また、これに代えて、温度に対応して調整される複数の段階のリフレッシュ時間ｔＲＥＦを予め設定しておき、チップ外あるいはチップ内に温度センサを設けて動作温度を検出し、実際の動作温度範囲に従って、期間ＰＣを温度に対応して調整することも可能である（この構成については、後に、具体的に実施の形態として詳細に説明する）。あるいは、予め実際の動作温度が判明している場合には、期間ＰＣを規定するレジスタ（図示せず）のレジスタ値を設定することにより、期間ＰＣを設定することも可能である。
【００７３】
これらの温度依存リフレッシュ時間の仕組みを組み入れて、当該期間を考慮してリフレッシュ指示信号／ＳＲＥＦを出力するタイミングを調整することにより、例えば、実際の動作温度が意図していた温度よりも低い場合には、リフレッシュ時間が長くなるため、電源供給の遮断期間を大きくすることにより、スタンバイモードにおけるさらなる消費電流の低減が実現できる。
【００７４】
ここで、たとえば、リフレッシュ時間ｔＲＥＦ＝１０ｍｓの実力のあるメモリアレイにおいて、リフレッシュサイクル数ＮＲＥＦ＝５１２、リフレッククロックＰＨＹの周期＝１５ｎｓであるとすると、期間ＰＡ＝７．６８μｓとなる。
【００７５】
したがって、リフレッシュ時間ｔＲＥＦ＝１０ｍｓ中７．６８μｓの間はリフレッシュ動作を実行し、残りの９．９９ｍｓ−（α１＋α２）の期間は、電源制御回路３５は、パワーダウンされている。この場合、Ｉ／Ｏ部２０に対する電源供給も遮断されているためメモリ回路への電源電圧の供給は完全に遮断されている。
【００７６】
上記のパラメータα１，α２は、期間ＰＢ，ＰＤに対応している。上述のように、期間ＰＢは、電源制御回路３５がパワーダウンモードに入る前において、リフレッシュ動作が完了してから制御信号ＡＬＩＶＥがネゲートされるまでの期間である。また、期間ＰＤは、制御信号ＡＬＩＶＥがアサートされてから電源制御回路３５が復帰してリフレッシュを実行するまでの期間である。これらの期間は、ｎｓオーダで実現可能である。
【００７７】
したがって、リフレッシュ時間ｔＲＥＦ中、メモリ回路がリフレッシュ動作のために動作している期間は、９．９９ｍｓ−（α１＋α２）≒９．９９ｍｓと近似することができる。すなわち、メモリアレイおよびその周辺回路の各ブロックはリフレッシュ時間ｔＲＥＦのうち０．０８％の期間はリフレッシュ動作を実行するが、残りの９９．９２％の期間は、電源供給が遮断され、すなわち電流パスが遮断された状態になる。この電流パスが遮断される期間の割合は、リフレッシュサイクル数ＮＲＥＦに依存しており、リフレッシュサイクル数が減少すればするほど、その割合は大きくなる。
【００７８】
また、上述したように制御信号ＳＴＢＹのアサートに応答して制御信号ＰＤ，／ＰＤがアサートされてＩ／Ｏ部２０に出力される。応じて、Ｉ／Ｏ部２０を構成する回路ブロックの電源供給が遮断されて全電流パスも遮断されるため、スタンバイモードにおける消費電流を著しく低減することができる。
【００７９】
以上のように、この発明の実施の形態１に従う構成においては、スタンバイモードにおいてデータ保持期間のほとんど全ての全期間において電流パスを遮断した状態にすることができる。従って、低消費電力化を図ることができ、いわゆる低消費ＳＲＡＭ並のデータ保持スタンバイ電流を実現することができる。
【００８０】
（実施の形態２）
上記の実施の形態１においては、メモリアレイの全空間についてリフレッシュを実行する場合について説明したが、この発明の実施の形態２においては、スタンバイモードにおいてリフレッシュするメモリ空間を指定する場合について説明する。
【００８１】
図７は、この発明の実施の形態２に従うメモリアレイおよびその周辺回路の構成を概略的に示す図である。
【００８２】
図７を参照して、この発明の実施の形態２に従うメモリアレイおよびその周辺回路は、図２で説明した構成と比較して、電源管理部４０を電源管理部４１に置換するとともに制御部３０を制御部３１に置換した点が異なる。その他の点は同様であるので、その詳細な説明は繰返さない。
【００８３】
電源管理部４１は、制御データＤＲ［１：０］を入力してデコードして制御信号／ＰＤＡＲＲ［３：０］を生成してアレイ駆動制御部２５に出力する。電源管理部４１は、制御部３１に対して、後述する各サブアレイブロックに対応してリフレッシュの実行を指示するリフレッシュ指示信号／ＳＲＥＦ［３：０］を出力する。なお、信号［ｐ：０］の表記は、０〜ｐ個の信号を指し示すものとする。また、データ等を示す場合には、データ［ｐ：０］の表記は、０番目〜ｐ番目までのｐ＋１ビットのデータを指し示すものとする。
【００８４】
図８は、入力される制御データＤＲ［１：０］に応答してリフレッシュするメモリアレイの空間を説明する図である。
【００８５】
なお、ここでは、図３で説明したようにメモリアレイが複数のサブメモリアレイブロックに分割されているものとし、一例として、４つのグループに分けられて、サブメモリアレイブロックを複数個含むサブメモリアレイブロック群ＳＢＫ０〜ＳＢＫ３が示されている。
【００８６】
上述したように、この発明の実施の形態２に従うメモリアレイは、一例として、４つのサブメモリアレイブロック群に分割される。メモリアレイを駆動するアレイ駆動制御回路についても、各サブメモリアレイブロック群毎に駆動可能なようにアレイ駆動制御ユニットに分割されて制御される。本例においては、サブメモリアレイブロック群ＳＢＫおよびそれを駆動するアレイ駆動制御ユニットをサブアレイブロック群ＳＢＫＧとして表記している。なお、ここでは、４つのサブメモリアレイブロック群ＳＢＫに分割されているため、それぞれに対応して４つのサブアレイブロック群ＳＢＫＧ０〜ＳＢＫＧ３が示されている。
【００８７】
いま、一例として、制御データＤＲ［１：０］の上位ビット側から「１１」が入力された場合には、メモリアレイ１５の全メモリアレイ区間に対してリフレッシュを実行するも
のとする。また、制御データＤＲ［１：０］の上位ビット側から「１０」が入力された場合には、全メモリアレイ空間の１／２の領域に対して、具体的には、サブアレイブロック群ＳＢＫＧ０，ＳＢＫＧ１に対してリフレッシュを実行するものとする。また、制御データＤＲ［１：０］の上位ビット側から「０１」が入力された場合には、全メモリアレイ空間の１／４の領域に対して、具体的にはサブアレイブロック群ＳＢＫＧ０に対してリフレッシュを実行するものとする。
【００８８】
図９は、この発明の実施の形態２に従うサブアレイブロック群に対する電源供給を説明する図である。
【００８９】
図９を参照して、上述したように４つのサブアレイブロック群ＳＢＫＧ０ないしＳＢＫＧ３に対して、駆動電圧として内部電源電圧ＶＤＤＴおよび接地電圧ＧＮＤが供給される。サブアレイブロック群ＳＢＫＧ０〜ＳＢＫＧ３にそれぞれ対応してローカル接地線ＳＧＬ０〜ＳＧＬ３が互いに独立に設けられる。また、ローカル接地線ＳＧＬ０〜ＳＧＬ３と接地電圧ＧＮＤとの間にはそれぞれトランジスタＮＴ２〜ＮＴ５が設けられ、トランジスタＮＴ２〜ＮＴ５のゲートには、それぞれ制御信号／ＰＤＡＲＲ０〜／ＰＤＡＲＲ３が与えられる。なお、ここでは、主に内部電源電圧ＶＤＤＴについて説明するが、他の内部電圧ＶＰＰ，ＶＢＢ，ＶＣＰ，ＶＢＬについても、同様に、適用可能である。
【００９０】
たとえば制御信号／ＰＤＡＲＲｉは、「Ｈ」レベルに設定される場合には、対応するローカル接地線ＳＧＬｉ（ｉ＝０−３）に対して接地電圧ＧＮＤが供給され、「Ｌ」レベルに設定された場合にはローカル接地線ＳＧＬｉに対する接地電圧ＧＮＤの供給が遮断される。なお、ここでは、ローカル接地線ＳＧＬｉと接地電圧ＧＮＤとの接続がトランジスタにより制御される構成について説明するが、これに限られず、図示しないが内部電源電圧ＶＤＤＴの供給を受けるローカル電源線と内部電源電圧ＶＤＤＴとの間にトランジスタを設けて、その間の接続を制御する構成とすることも当然に可能である。また、ハイ側およびロー側のローカル電源線両者に対して電源制御のスイッチングトランジスタが設けられる構成を利用することも可能である。
【００９１】
たとえば、スタンバイモード時において上述した制御データＤＲ［１：０］の上位ビット側から「０１」が入力された場合には、サブアレイブロック群ＳＢＫＧ０のサブメモリアレイブロック群ＳＢＫ０が選択されて、サブメモリアレイブロック群ＳＢＫ０のみに対してリフレッシュ動作が実行され、その他のサブメモリアレイブロック群ＳＢＫ１〜ＳＢＫ３に対してリフレッシュ動作は実行されない。
【００９２】
具体的には、制御データＤＲ［１：０］の上位ビット側から「０１」が入力された場合には、制御信号／ＰＤＡＲＲ０を「Ｈ」レベルに設定し、その他の制御信号／ＰＤＡＲＲ１〜／ＰＤＡＲＲ３を「Ｌ」レベルに設定する。これにより、サブアレイブロック群ＳＢＫＧ１〜ＳＢＫＧ３については、対応するローカル接地線ＳＧＬと接地電圧ＧＮＤとが電気的に切離された状態であり、サブアレイブロック群ＳＢＫＧ１〜ＳＢＫＧ３についてスタンバイ時に流れるスタンバイ電流を遮断することができる。
【００９３】
電源管理部４１は、制御データＤＲ［１：０］の上位ビット側から「０１」の入力に基づいて、サブメモリアレイブロック群ＳＢＫ０〜ＳＢＫ３にそれぞれ対応して出力されるリフレッシュ動作を指示するリフレッシュ指示信号／ＳＲＥＦ０〜／ＳＲＥＦ３について、リフレッシュ指示信号／ＳＲＥＦ０のみをアサートして出力し、それ以外のリフレッシュ指示信号／ＳＲＥＦ１〜／ＳＲＥＦ３についてはネゲート状態とする。
【００９４】
これにより、制御部３１は、サブメモリアレイブロック群ＳＢＫ０に対応するアレイ駆動制御ユニットを制御して上述したリフレッシュ動作の実行を指示し、残りのサブメモリ
アレイブロック群ＳＢＫ１〜ＳＢＫ３に対応するアレイ駆動制御ユニットはリフレッシュ動作を実行しない。すなわち、全メモリ空間の１／４の領域のサブメモリアレイブロック群ＳＢＫ０に対してリフレッシュ動作を実行する。残りの領域については、スタンバイモードにおいて、電源の供給が遮断された状態となる。
【００９５】
同様の方式に従って、たとえば制御データＤＲ［１：０］の上位ビット側から「１０」が入力された場合には、制御信号／ＰＤＡＲＲ０，／ＰＤＡＲＲ１を「Ｈ」レベルに設定し、残りの制御信号／ＰＤＡＲＲ２，／ＰＤＡＲＲ３を「Ｌ」レベルに設定する。また、リフレッシュ指示信号／ＳＲＥＦ０，／ＳＲＥＦ１をアサートし、それ以外のリフレッシュ指示信号／ＳＲＥＦ２，／ＳＲＥＦ３についてはネゲート状態とする。これにより、全メモリ空間に対して１／２の領域のサブメモリアレイブロック群ＳＢＫ０，ＳＢＫ１に対してリフレッシュ動作を実行することができる。残りの領域については、スタンバイモードにおいて、電源の供給が遮断された状態となる。
【００９６】
また、同様の方式に従って、たとえば制御データＤＲ［１：０］の上位ビット側から「１１」が入力された場合には、制御信号／ＰＤＡＲＲ０〜／ＰＤＡＲＲ３を「Ｈ」レベルに設定し、リフレッシュ指示信号／ＳＲＥＦ０〜／ＳＲＥＦ３すべてをアサートするように制御する。これにより、メモリアレイの全メモリ空間に対してリフレッシュ動作を実行することも可能である。
【００９７】
この発明の実施の形態２に従う構成により、メモリアレイの一部分についてのみ部分リフレッシュを実行することができ、スタンバイ期間中に部分リフレッシュするサブアレイブロック群以外のサブアレイブロック群の電源供給を遮断して全電流パスを遮断することにより、メモリアレイにおける消費電力をさらに低減することができる。
【００９８】
なお、本例においては２ビットの制御データＤＲ［１：０］を入力して全メモリ空間を４分割した方式について説明した。しかしながら、メモリ空間を他の分割、たとえば制御データＤＲを１ビットにして２分割あるいは３ビットにして８分割あるいはそれ以上に分割して、メモリアレイの一部に対してリフレッシュを実行する方式を採用することも当然に可能である。
【００９９】
なお、本例においては、たとえば制御データＤＲ［１：０］の上位ビット側から「０１」が入力された場合には全メモリアレイ空間の１／４の領域に対してリフレッシュを実行するとして説明したが、特にこの条件に限られず、制御データＤＲ［１：０］の値とリフレッシュされるメモリ空間との対応は、任意の条件に設定することが可能である。
【０１００】
この発明の実施の形態２の構成に従えば、スタンバイモードにおいてデータを保持する必要があるメモリ空間が全空間ではなくて一部である場合には、一部のメモリ空間についてのみ部分リフレッシュを実行し、それ以外のメモリ空間については電源供給を遮断して電流パスを常に遮断する。これにより、実施の形態１よりもさらに低消費電力化を実現することができる。
【０１０１】
なお、上述の説明においては、制御データＤＲ［１：０］を電源管理部４１においてデコードし、デコード結果に従って、４分割に分割されたサブアレイブロック群を選択的にリフレッシュ動作を実行する方式について説明している。しかしながら、以下の構成も可能である：制御部３０のリフレッシュアドレスカウンタ１１に制御データＤＲ［１：０］を入力し、制御データＤＲ［１：０］に基づいて、指定されるサブメモリアレイブロックＳＢＫに対応する内部アドレスのみリフレッシュアドレスカウンタ１１から発生する。リフレッシュアドレスに含まれるサブメモリアレイブロック群を指定する２ビットのブロックアドレスを、制御データＤＲ［１：０］の値に従って選択的に設定する。例えば、制御
データＤＲ「１：０」が「１１」、「１０」および「０１」のとき、２ビットリフレッシュブロックアドレスを、それぞれ、リフレッシュカウンタのカウント値に従って設定、上位１ビットを固定、および２ビットをともに固定する。この構成により、リフレッシュカウンタから生成されてアレイ駆動部へ供給されるリフレッシュアドレスにおいて、指定メモリ空間に応じたブロックアドレスを指定することができる。
【０１０２】
（実施の形態３）
この発明の実施の形態３においては、スタンバイモードに入る前に、外部から与えるクロック信号ＣＬＫが、低周波数のクロック信号に切り換えられて入力される場合について説明する。
【０１０３】
図１０は、この発明の実施の形態３に従うメモリコア（ＤＲＡＭコア）およびその周辺回路の構成を概略的に示す図である。
【０１０４】
図１０を参照して、この発明の実施の形態３に従う構成は、図２で説明したこの発明の実施の形態１に従う構成と比較して、電源管理部４０を電源管理部４０♯に置換するとともに電源制御回路３５を電源制御回路３５♯に置換した点が異なる。
【０１０５】
電源制御回路３５♯は、内部にリフレッシュクロックＰＨＹを生成するリフレッシュクロック生成回路１２を内蔵せず、電源管理部４０♯にリフレッシュクロックＰＨＹを生成するリフレッシュクロック生成回路１２♯が含まれている点で異なる。
【０１０６】
本実施の形態においては、スタンバイモードに入る前に、通常モードにおいては、たとえば６６ＭＨｚの周波数のクロック信号ＣＬＫが入力されていた場合に、たとえば３２ｋＨｚの低周波数のクロック信号ＣＬＫに切り換えられて電源管理部４０♯に入力される。
【０１０７】
電源管理部４０♯のリフレッシュクロック生成回路１２♯は、制御信号ＳＴＢＹのアサートに応答して、クロック信号ＣＬＫが「Ｈ」レベルの期間中において、適当な周期たとえば１５ｎｓの周期でリフレッシュクロックＰＨＹを生成し、電源管理部４０♯から内部クロック信号ｉｎｔＣＬＫとして制御部３０に出力する。
【０１０８】
図１１は、この発明の実施の形態３に従うメモリ回路のスタンバイモードにおける動作を示す各信号のタイミングチャートである。クロック信号のサイクルの表記は、先の図６において示したものと同様である。
【０１０９】
図１１を参照して、サイクルＴ１のクロック信号ＣＬＫの立ち上がりに応答して、制御信号ＳＴＢＹがアサートされて、制御信号ＰＤ，／ＰＤがネゲートされる。応じて、上述したようにＩ／Ｏ部２０の電源供給が遮断される。また、リフレッシュモード指示信号／ＳＲＥＦがアサートされる。
【０１１０】
制御信号ＳＴＢＹがアサートされ、また、リフレッシュモード指示信号／ＳＲＥＦがアサートされると、リフレッシュクロック生成回路１２♯において、外部クロック信号ＣＬＫのＨレベル期間においてリフレッシュクロックＰＨＹが生成されて、内部クロック信号ｉｎｔＣＬＫとして制御部３０に出力される。制御部３０は、リフレッシュモード指示信号／ＳＲＥＦがアサートされると、制御信号内部クロック信号ｉｎｔＣＬＫに同期して、上述したのと同様の方式に従ってメモリアレイに対して集中リフレッシュを実行する。
【０１１１】
全メモリ空間のリフレッシュが完了して、内部クロック信号ｉｎｔＣＬＫのＮＲＥＦサイクル後に、リフレッシュ指示信号／ＳＲＥＦがネゲートされる。
【０１１２】
リフレッシュクロック生成回路１２♯は、リフレッシュ指示信号／ＳＲＥＦがネゲートされるのに応答して、リフレッシュクロックＰＨＹの発生を停止する。
【０１１３】
そして、上述したのと同様に、リフレッシュ指示信号／ＳＲＥＦのネゲートを受けて制御信号ＡＬＩＶＥがネゲートされて、電源制御回路３５♯の電源供給が遮断（パワーダウン）されて、制御信号（電源レディ信号）ＰＷＲ＿ＲＤＹがネゲートされる。
【０１１４】
電源管理部４０♯は、クロック信号ＣＬＫをカウントアップして、上述したように所定期間経過後、すなわちリフレッシュ時間に従う次の集中リフレッシュの開始時期よりも前に所定のタイミングで制御信号ＡＬＩＶＥをアサートする。これにより、電源制御回路３５♯に対して再び電源供給が開始される。内部電圧生成用の基準電圧の電圧レベルが所定電圧レベルに復帰すると、基準電圧レベル検知回路１３は、制御信号ＰＷＲ＿ＲＤＹをアサートして「Ｈ」レベルに設定する。応じて、リフレッシュ指示信号／ＳＲＥＦがアサートされて、再び、クロック信号発生回路１２からリフレッシュクロックＰＨＹが生成され、このリフレッシュクロックに従って再び集中リフレッシュが開始される。
【０１１５】
したがって、この発明の実施の形態２に従う構成においては、実施の形態１で説明した場合と同様、スタンバイモードにおいてデータ保持期間のほとんど全ての全期間において電流パスを遮断した状態にすることができる。従って、低消費電力化を図ることができ、いわゆる低消費ＳＲＡＭ並のデータ保持スタンバイ電流を実現することができる。
【０１１６】
また、電源管理部４０♯には、スタンバイモードにおいて、低周波数のクロック信号ＣＬＫが入力されるため、クロック信号ＣＬＫに同期して動作する内部回路の消費電力を低減することが可能である。
【０１１７】
また、本実施の形態においては、リフレッシュ指示信号／ＳＲＥＦがアサートされるに従ってリフレッシュクロックＰＨＹが生成されるため、リフレッシュを実行しない場合においてはリフレッシュクロックを発生する発振回路は発振しておらず、回路動作に伴う消費電力を低減することができる。
【０１１８】
また、本例においては、メモリアレイ空間の全空間についてリフレッシュを実行する場合について説明している。しかしながら、これに限定されず、上述の実施の形態２で説明したように、メモリアレイ空間の１／２あるいはその１／４等に分割した空間についてのみリフレッシュを実行する構成とすることも当然に可能である。
【０１１９】
また、本例においては、実施の形態１と同様にここで、リフレッシュ時間が最も短くなる最大動作保障温度におけるリフレッシュ時間ｔＲＥＦに従って、外部クロック信号ＣＬＫをカウントアップして設定される期間ＰＣを固定してもよい。また、チップ外、あるいはチップ内に温度センサを設け、温度に対応して調整される複数の段階のリフレッシュ時間ｔＲＥＦを予め準備しておき、実際の動作温度範囲にしたがって期間ＰＣを温度に対応して調整することも可能である。あるいは、予め実際の動作温度が判明している場合には、期間ＰＣを規定するレジスタ（図示せず）のレジスタ値を設定することにより、期間ＰＣを設定することも可能である。
【０１２０】
これらの仕組みを組み入れることにより、温度依存性のリフレッシュ時間を考慮してリフレッシュ指示信号／ＳＲＥＦをアサートするタイミングを調整することにより、例えば、実際の動作温度が意図していた温度よりも低い場合には、リフレッシュ時間が長くなるため電源供給の遮断期間を大きくするができ、さらなるスタンバイモードにおける消費電流の低減が実現できる。
【０１２１】
（実施の形態４）
システムＬＳＩによっては、通常動作時は、複数のメモリコアを搭載しなければならないほど大容量のメモリ空間を必要とする場合もあるが、スタンバイモードにおいてはそのうちの一部のメモリコアのメモリ空間しかデータ保持に必要としない場合も存在する。
【０１２２】
本実施の形態４においては、かかる場合において、一例としてスタンバイモードにおいて、１つのメモリコアの１つのメモリアレイについてデータ保持する場合について説明する。なお、１つのメモリコアには複数のメモリアレイが搭載されているものとする。
【０１２３】
図１２は、この発明の実施の形態４に従うメモリコアおよびその周辺回路の構成を概略的に示す図である。
【０１２４】
図１２を参照すると、メモリアレイ１５、アレイ駆動制御部２５、制御部３０、Ｉ／Ｏ部２０および電源制御回路３５が複数組（複数個）設けられている場合が示されている。なお、メモリアレイ１５、アレイ駆動制御部２５、制御部３０、Ｉ／Ｏ部２０および電源制御回路３５が、１つのメモリコア（ＤＲＡＭコア）を構成してもよい。
【０１２５】
電源管理部４０♯ａは、複数組のメモリコア等に対して共通に設けられているものとする。
【０１２６】
ここでは、スタンバイモードにおいて複数組のメモリアレイ１５等のうちの１つのメモリアレイ１５Ｓについてのみリフレッシュ動作を実行する場合について説明する。
【０１２７】
電源管理部４０♯ａは、制御信号ＳＴＢＹのアサートに応答して上述したように制御信号ＰＤ，／ＰＤをアサートし、複数組のメモリアレイに対応する全てのＩ／Ｏ部２０の電源供給を遮断する。また、電源管理部４０♯ａは、メモリアレイ１５Ｓに対応する電源制御回路３５、制御部３０等については、実施の形態１で説明したのと同様の方式にしたがって、リフレッシュ指示信号／ＳＲＥＦｓを出力してリフレッシュ動作を実行した後、制御信号ＡＬＩＶＥｓをネゲートして電源制御回路３５の電源供給を遮断する。リフレッシュ時の動作等については、実施の形態１で説明したのと同様であるので、その詳細な説明は繰り返さない。
【０１２８】
一方、電源管理部４０♯ａは、メモリアレイ１５Ｓ以外のメモリアレイ１５に対応する電源制御回路３５に対しては、制御信号ＳＴＢＹのアサートに応答して制御信号ＡＬＩＶＥをネゲートして、電源制御回路３５に対する電源供給を遮断する。また、対応の制御部３０に対しては、リフレッシュ指示信号／ＳＲＥＦをアサートしないこととする。これにより、スタンバイモードにおいては、メモリアレイ１５Ｓ以外のメモリアレイ１５に対応する回路は常にパワーダウン状態を維持し、消費電力を低減することが可能である。
【０１２９】
当該構成により、複数のメモリアレイのうちの少なくとも一部のメモリアレイのみをスタンバイモードにおいて駆動し、残りのメモリアレイをパワーダウンすることによって、システムＬＳＩ全体における低消費電力化を図ることができる。
【０１３０】
なお、ここでは、１つのメモリコアのみを駆動する場合について説明したが、これに限定されず、それ以上の数のメモリコアを駆動する構成とすることも可能である。
【０１３１】
また、実施の形態２で説明したように、メモリアレイ１５Ｓにおいて、メモリアレイ空間の全空間についてリフレッシュを実行する場合に限定されず、メモリアレイ空間の１／２あるいはその１／４等に分割した空間についてのみリフレッシュを実行する構成とすることも当然に可能である。
【０１３２】
（実施の形態５）
上記の実施の形態２においては、スタンバイモードにおいて、メモリアレイのうちの一部のサブメモリアレイブロックに対してリフレッシュを実行する部分リフレッシュを実行することにより低消費電力化を図る方式について説明した。この発明の実施の形態５においては、部分リフレッシュを実行する場合に、さらに低消費電力化を図る方式について説明する。
【０１３３】
メモリアレイは、一般的にメモリセルの不良を救済するための冗長メモリセルで構成される冗長ライン（冗長行あるいは冗長列）を有している。ウェハプロセス完了後のウェハテストにおいて不良となったメモリセルあるいはメモリセルのラインを、冗長ラインで置換して救済する。このような冗長置換により不良メモリセルを救済して歩留まりを改善する不良救済方式が、一般に採用されている。具体的には、置換するべきメモリセルのアドレスを示す救済コードをヒューズ等にプログラムする。実使用時に、入力アドレスと救済コードとを比較する。不良であるメモリセルのアドレス（不良アドレス）が入力された場合には、救済コードと一致する。この場合、冗長ラインを選択して置換することにより、不良メモリセルを、等価的に救済することが可能である。
【０１３４】
図１３は、メモリアレイに含まれる不良ラインを冗長ラインで救済する操作を説明する図である。
【０１３５】
図１３を参照すると、メモリアレイが、複数のサブメモリブロックＭＡ０〜ＭＡｋ＋１に分割される場合が示されている。
【０１３６】
そして、複数のサブメモリブロックＭＡ０〜ＭＡｋ＋１の各々の両側にそれぞれ対応してデータ読出動作を実行するためのセンスアンプ帯ＳＡ０〜ＳＡｋ＋２が設けられる。また、隣接するサブメモリアレイブロックＭＡの間に挟まれるセンスアンプ帯ＳＡは、隣接するサブメモリアレイブロックＭＡにより共有される。いま、サブメモリブロックＭＡｋ＋１は、冗長メモリセルを有しており、複数の冗長ライン（冗長行）を含むものとする。
【０１３７】
この構成において、例えば、サブメモリアレイブロックＭＡｋ−２に不良メモリセルの存在が判明した場合には、この不良メモリセルを含む不良ラインをサブメモリアレイブロックＭＡｋ＋１に配置されている冗長ラインと置換する。これにより、不良ラインを救済することが可能である。
【０１３８】
ここで、ウェハテストにおけるリフレッシュテストを実行する場合、チップ内で一番短いデータ保持特性を有するメモリセルを有するライン（行または列）を不良ラインとして、順次、冗長ライン（冗長行または冗長列）と置換する。これにより、すべてのメモリセルが所定のリフレッシュ時間ｔＲＥＦを満たすように設定される。この場合、冗長ラインのメモリセルは、所定のリフレッシュ時間を満たすことが保証される必要がある。
【０１３９】
図１４は、リフレッシュテストにおけるリフレッシュ時間ｔＲＥＦと、リフレッシュ時間ｔＲＥＦを満たさない不良ビット数（ＦＢＣ（Fail bit count））との関係を示す図である。図１４において、横軸は、リフレッシュ時間を示し、縦軸は、ＦＢＣを示す。
【０１４０】
図１４を参照して、リフレッシュ時間ｔＲＥＦ＝１０ｍｓを満足するためには、リフレッシュ救済のためにｍｌ本の冗長ラインと置換する必要がある。
【０１４１】
本実施の形態４に従う構成においては、実施の形態２で説明したように、スタンバイモード時においては部分リフレッシュを実行して、メモリ空間の一部に対してリフレッシュ
を実行する。
【０１４２】
メモリ空間の一部であるリフレッシュが実行される部分リフレッシュ空間に対しては、ウェハテスト時のリフレッシュテスト規格を厳しく設定して、冗長ラインと置換して救済する。
【０１４３】
例えば、ウェハテスト時のリフレッシュテスト規格（冗長救済テスト規格）として、全メモリ空間に対して、リフレッシュ時間ｔＲＥＦ＝１０ｍｓのウェハテストを実行して、リフレッシュ時間ｔＲＥＦ＝１０ｍｓを満足するように冗長ラインと置換して救済する。さらに、部分リフレッシュ空間に対しては、その数倍たとえば２０ｍｓのリフレッシュ時間ｔＲＥＦを要求することにより、リフレッシュテスト規格を厳しくしてテストして、不良ラインを冗長ラインと置換して救済を図る。
【０１４４】
本実施の形態５に従う構成により、スタンバイモード時にデータを保持する部分リフレッシュ空間のリフレッシュ時間ｔＲＥＦを全メモリアレイ空間に対して数倍に設定することが可能である。従って、期間ＰＣ等を調整（長く）して、スタンバイモードにおける消費電力をさらに低減することが可能である。
【０１４５】
なお、本実施の形態５に従う構成においては、メモリ空間の一部についてのみリフレッシュ時間ｔＲＥＦのテスト規格を厳しくしてリフレッシュテストを実行する方式である。従って、必要とする冗長ライン数も少なくすることができる。
【０１４６】
なお、この発明の実施の形態５に従う構成においては、実施の形態４に従う部分リフレッシュを実行する構成についても同様に適用可能である。
【０１４７】
（実施の形態６）
図１５は、この発明の実施の形態６に従うメモリ回路およびその周辺回路の全体の構成を概略的に示す図である。図１５に示すメモリ回路に対しては、周辺回路として、外部のロジックなどのコントローラから与えられるインディケータ信号Ｉｎｉｄに従って活性化され、周囲温度（動作温度）に従ってｍビットのリフレッシュ時間制御コードＲＴＳＥＬを生成するリフレッシュ時間制御回路１５０が設けられる。電源管理部１４０およびリフレッシュ時間制御回路１５０は、メモリ回路（ＤＲＡＭコア）と同一半導体チップに形成されるメモリコア周辺部の回路であり、システムＬＳＩにおけるＤＲＡＭコア以外のロジックブロックの一部である。リフレッシュ時間制御回路１５０は、ハイ側電源電圧として外部電源電圧ＶＤＤを受ける。
【０１４８】
ＤＲＡＭコアは、メモリアレイ１５、アレイ駆動制御部２５、制御部３０、Ｉ／Ｏ部２０、および電源制御回路３５により構成される。図１５においては、１つのＤＲＡＭコアに対して電源管理部１４０およびリフレッシュ時間制御回路１５０が設けられるように示すが、これらの電源管理部１４０およびリフレッシュ時間制御回路１５０は、複数のＤＲＡＭコアに対して共通に設けられてもよい。
【０１４９】
電源管理部１４０は、リフレッシュ時間制御回路１５０からのリフレッシュ時間制御コードＲＴＳＥＬに従って、ウェークアップ信号ＡＬＩＶＥのアサート間隔を調整し、応じてリフレッシュ時間を調整する。
【０１５０】
電源制御回路３５においては、ウェークアップ信号ＡＬＩＶＥがアサートされると、リフレッシュクロック生成回路１２が、リフレッシュクロックＰＨＹを生成する。このリフレッシュクロックＰＨＹが、メモリアレイ１５内においてメモリセルデータのリフレッシュが行われるリフレッシュサイクルを規定する。このリフレッシュクロックＰＨＹの１サ
イクルで、メモリアレイ１５において１回リフレッシュが実行される。
【０１５１】
この図１５に示すメモリ回路（ＤＲＡＭコア）の他の構成は、図２に示すメモリ回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１５２】
図１６は、図１５に示す回路の動作を示すタイミング図である。この図１６に示すタイミング図は、図６に示すタイミング図と実質的に同じである。
【０１５３】
外部クロック信号ＣＬＫのサイクル（以下、単にクロックサイクルと称す）Ｔ１において、ウェークアップ信号ＡＬＩＶＥの活性状態に従ってリフレッシュクロックＰＨＹが生成される。このリフレッシュクロックＰＨＹは、一例として、リフレッシュクロック生成回路１２において、ＤＲＡＭコアへのアクセスをモニタし、所定時間以上アクセスが行なわれないときに、タイマの出力信号に従って、所定の時間間隔で生成される（パワーダウンを行なわないセルフリフレッシュモード）。これに代えて、低消費スタンバイモード移行時に、図示しないロジックからの制御信号により、リフレッシュクロック生成回路１２が起動されても良い。
【０１５４】
低消費スタンバイモード指示信号（パワーダウンモード指示信号）ＳＴＢＹがアサートされると、電源管理部１４０は、電源制御回路３５のリフレッシュクロック生成回路１２から与えられるリフレッシュクロックＰＨＹを、内部クロック信号ｉｎｔＣＬＫとして発行する。この図１６においても、リフレッシュクロックサイクルＴａ１において、リフレッシュクロックＰＨＹが「Ｌ」レベルの期間に、リフレッシュクロックＰＨＹが内部クロック信号ｉｎｔＣＬＫとして出力される状態を示す。
【０１５５】
クロックサイクルＴ２において、内部クロック信号ｉｎｔＣＬＫの切換が行なわれ、低消費スタンバイモードにはいる。
【０１５６】
次いで、外部クロック信号ＣＬＫのサイクルＴ３において、パワーダウン指示信号ＰＤおよび／ＰＤがそれぞれ、「Ｈ」レベルおよび「Ｌ」レベルに設定され、先の図４に示すように、Ｉ／Ｏ部２０、アレイ駆動制御部２５および制御部３０においてリフレッシュに関係する回路以外の回路部分の電源供給が停止される。
【０１５７】
次いで、ＤＲＡＭコアにおいては、内部のリフレッシュアドレスカウンタ１１からのリフレッシュアドレスに従って、リフレッシュが実行される。本実施の形態においても、リフレッシュは、集中リフレッシュが行われる。このリフレッシュは、内部クロックｉｎｔＣＬＫの各サイクルにおいて実行される。ＮＲＥＦ回リフレッシュが実行されると、全メモリ空間のリフレッシュが完了する。
【０１５８】
この全メモリ空間のリフレッシュが完了すると、クロックサイクルＴｎにおいて、リフレッシュ指示信号／ＳＲＥＦが非活性状態とされ、次のクロックサイクルＴｎ＋１において、ウェークアップ指示信号ＡＬＩＶＥがＬレベルとなる（以後、「Ｈ」レベルおよび「Ｌ」レベルは、単にＨレベルおよびＬレベルとして表記する）。
【０１５９】
このウェークアップ信号ＡＬＩＶＥがネゲートされると、次いで、電源制御回路３５において、実施の形態１と同様にして、電源供給が停止され、内部電圧ＶＰＰ・・・の生成が停止され、電源レディ信号ＰＷＲ＿ＲＤＹが非活性化される。また、リフレッシュクロックＰＨＹの生成も停止される。
【０１６０】
次いで、低消費スタンバイモード指示信号ＳＴＢＹがＨレベルにある期間、ウェークアップ信号ＡＬＩＶＥが、所定の間隔でアサートされる。ウェークアップ信号ＡＬＩＶＥの
ネゲート期間は、後に詳細に説明するように、温度に応じて調整可能である。
【０１６１】
このウェークアップ信号ＡＬＩＶＥのネゲートからアサートへの移行に従って、電源管理部１４０内の内部クロック生成回路は外部クロック信号ＣＬＫに従って内部クロック信号ｉｎｔＣＬＫを生成する。リフレッシュクロック生成回路１２へは、安定な電源電圧が供給されておらず、リフレッシュクロックの生成は行なわれていない。なお、図１６においては、外部クロック信号ＣＬＫと内部クロック信号ｉｎｔＣＬＫとは非同期のように示されるが、このクロックサイクルＴｍ＋１からクロックサイクルＴｌにおいては、内部クロック信号ｉｎｔＣＬＫは、外部クロック信号ＣＬＫと同期して生成される。
【０１６２】
次いで、クロックサイクルＴｌにおいて、メモリコア（ＤＲＡＭコア）に対する内部電源電圧ＶＤＤＴ、ＶＰＰ、ＶＢＢ、ＶＣＰおよびＶＢＬが所定の電圧レベルに復帰すると、電源レディ信号ＰＷＲ＿ＲＤＹがアサートされる。応じて、再び、リフレッシュ指示信号／ＳＲＥＦが、アサートされ、また、リフレッシュクロックＰＨＹが、リフレッシュクロック生成回路１２から生成され、電源管理部１４０内のクロック切換回路により、このリフレッシュクロックＰＨＹが、内部クロック信号ｉｎｔＣＬＫとして出力される。
【０１６３】
以降、リフレッシュクロックサイクルＴａｌから、内部クロック信号ｉｎｔＣＬＫに従ってリフレッシュサイクルが規定されて、リフレッシュがＤＲＡＭコアにおいて実行される。この動作が、低消費スタンバイモード指示信号ＳＴＢＹがアサートされている間、実施の形態１において説明したのと同様の態様で、繰返し行われる。
【０１６４】
本実施の形態６においては、このウェークアップ信号ＡＬＩＶＥのネゲート期間ＰＣを、動作温度に応じて調整する。電源管理部１４０において、ウェークアップ指示信号ＡＬＩＶＥのネゲート期間を調整する構成については、後に詳細に説明する。
【０１６５】
なお、図１６においては、リフレッシュクロックＰＨＹがサイクルＴａ１において発生されると、内部クロック信号ｉｎｔＣＬＫとして用いられて、リフレッシュが実行されている。しかしながら、このリフレッシュ指示信号／ＳＲＥＦは、リフレッシュクロックＰＨＹが安定に発行されてからアサートされてもよい。すなわち、サイクルＴａｌ＋２から、リフレッシュが実行されてもよい。
【０１６６】
クロックサイクルＴｍからリフレッシュサイクルＴａｌまでの期間ＰＤは、ウェークアップ信号ＡＬＩＶＥがアサートされてから、電源制御回路３５が正常状態に復帰して、次のリフレッシュを実行するまでに要求される期間であり、ｎｓ（ナノ秒）のオーダである。したがって、リフレッシュ指示信号／ＳＥＲＦのアサートタイミングは、リフレッシュクロックＰＨＹが安定に生成されてから後のタイミングに設定されてもよい。この状態を示すため、図１６において、外部クロック信号ＣＬＫのサイクルＴｍ＋１とサイクルＴｌの間に、数サイクルが存在するように示す。これにより、ウェークアップ信号ＡＬＩＶＥが活性化されてからリフレッシュが実行されるまでのクロックサイクル数（外部クロック信号についての）は、その内部構成に応じて調整可能であることを示す。
【０１６７】
図１６において、外部クロック信号ＣＬＫをカウントしている期間ＰＣ、すなわちウェークアップ信号ＡＬＩＶＥがネゲートされている期間は、リフレッシュ時間ｔＲＥＦにより決定される。したがって、リフレッシュ時間ｔＲＥＦが長くなると、応じて、期間ＰＣも長くすることができる。したがって、電流パスが遮断された期間の割合が増加することになり、ＤＣ電流成分の低減およびＡＣ電流成分の低減併せて、データ保持を行なうスタンバイモード時の消費電流をさらに低減することができる。
【０１６８】
図１７は、図１５に示すリフレッシュクロック生成回路１２および電源管理部１４０の
構成を概略的に示す図である。図１７において、リフレッシュクロック生成回路１２は、タイマ１５５と、リフレッシュクロックＰＨＹを生成する発振回路１５７とを含む。タイマ１５５は、このメモリ回路に対し所定時間以上アクセスされないときに起動されて、内部で自動的にリフレッシュを行なうモード（セルフリフレッシュモード）を活性化する。この場合には、内部電源の遮断は行なわれない（パワーダウンモードは設定されない）。
【０１６９】
発振回路１５７は、電源レディ信号ＰＷＲ＿ＲＤＹのアサート時、およびウェークアップ信号ＡＬＩＶＥのアサート時にタイマ１５５の出力信号がタイムアップ信号を示すと、活性化されて所定の周期で発振動作を行なって、リフレッシュクロックＰＨＹを生成する。この発振回路１５７は、低消費スタンバイモード時、指示信号ＳＴＢＹよりも早いタイミングで活性化される制御信号に従って発振動作を行なっても良い。
【０１７０】
なお、所定時間以上ロジック回路が処理を行なわず、ウェイト状態にあり、ＤＲＡＭコアへのアクセスが長期に渡って行なわれない場合に、外部のロジック回路内のコントローラが、低消費スタンバイモード指示信号ＳＴＢＹをアサートする。このロジック回路からの低消費スタンバイモード指示信号ＳＴＢＹとＤＲＡＭコア内部でノンアクセス期間長を検出してリフレッシュを行なうセルフリフレッシュモード両者のリフレッシュモードを実現する。
【０１７１】
なお、発振回路１５７は、ＤＲＡＭコア内部でリフレッシュモードを検出してリフレッシュを行なうときに、所定の間隔でワード線を順次選択して分散的にリフレッシュを行ない、外部のロジック回路からの低消費スタンバイモード指示の時には全メモリ空間をリフレッシュする集中リフレッシュを実行する場合には、このリフレッシュモードに応じて発振周波数を変更する様に構成される。分散リフレッシュ時には、発振周波数が低くされ、集中リフレッシュ時には、発振周波数が高くされる。この制御は、低消費スタンバイモード指示信号ＳＴＢＹのアサート／ネゲートにより発振周波数を切換えることにより、実現することができる。
【０１７２】
発振回路１５７は、ウェークアップ信号ＡＬＩＶＥがネゲートされると、その発振動作を停止する。したがって、このウェークアップ指示信号ＡＬＩＶＥのネゲート期間中、リフレッシュクロックＰＨＹは発行されない。また、電源投入時、不安定な動作を行なわないように、発振回路１５７は、電源レディ信号ＰＷＲ＿ＲＤＹがアサートされたときに、動作可能状態とされる。
【０１７３】
電源管理部１４０は、リフレッシュ間隔（期間ＰＣ）を設定するレジスタ回路１６０と、レジスタ回路１６０からのカウントアップ値に従って外部クロック信号ＣＬＫを、ウェークアップ指示信号ＡＬＩＶＥの非活性化時カウントする第１カウンタ１６２と、第１カウンタ１６２のカウントアップ指示信号ＣＵＰ１と、リフレッシュモード指示信号／ＳＲＥＦと低消費スタンバイモード指示信号ＳＴＢＹとに従ってウェークアップ信号ＡＬＩＶＥを生成するウェークアップ制御回路１６４を含む。
【０１７４】
レジスタ回路１６０は、複数のレジスタＲｅｇ１−Ｒｅｇｍと、図１５に示すリフレッシュ時間制御回路１５０からのリフレッシュ時間制御コードＲＴＳＥＬに従ってレジスタＲｅｇ１−Ｒｅｇｍの１つの格納値を選択するセレクタＳＬＫを含む。レジスタＲｅｇ１−Ｒｅｇｍには、動作温度（または周囲温度；チップ温度）に応じて、集中リフレッシュ間隔またはリフレッシュ時間が設定される。セレクタＳＬＫが選択するレジスタ格納値が、第１カウンタ１６２に対してカウントアップ値として与えられる。レジスタを利用することにより、容易に複数のリフレッシュ時間に対応するカウント値を格納して、リフレッシュ時間制御回路からの温度検知情報に従って対応のリフレッシュ時間を選択することができる。
【０１７５】
第１カウンタ１６２は、ウェークアップ信号ＡＬＩＶＥのネゲート状態への移行をトリガとして外部クロック信号ＣＬＫをカウントする。そのカウント値が、レジスタ回路１６０から与えられるカウント値に到達するとカウントアップ指示信号ＣＵＰ１を生成する。
【０１７６】
ウェークアップ制御回路１６４は、低消費スタンバイモード指示信号ＳＴＢＹがアサートされると、リフレッシュモード指示信号／ＳＲＥＦのネゲートに応答して、次のクロックサイクルでウェークアップ信号ＡＬＩＶＥをネゲートする。ウェークアップ制御回路１６４は、また、第１カウンタ１６２からのカウントアップ指示信号ＣＵＰ１がアサートされると、ウェークアップ信号ＡＬＩＶＥをアサートする。
【０１７７】
したがって、このウェークアップ指示信号ＡＬＩＶＥのアサート期間は、リフレッシュモード指示信号／ＳＲＥＦのアサート期間により決定され、ウェークアップ信号ＡＬＩＶＥのネゲート期間は、第１カウンタ１６２のカウント値により決定される。この第１カウンタ１６２のカウントアップ値、すなわち、レジスタ回路１６０からのカウント値により、図１６に示す期間ＰＣの長さが設定される。
【０１７８】
実施の形態１において説明したように、図１６に示す期間ＰＡは、リフレッシュクロックＰＨＹの周期とリフレッシュサイクル数ＮＲＥＦの積により決定される定数である。期間ＰＢは、リフレッシュ動作が完了してから、ウェークアップ指示信号ＡＬＩＶＥがネゲートされて、電源制御回路３５において電源が遮断されるまでの期間であり、回路特性に応じて、予め予測可能である。また、期間ＰＤは、ウェークアップ信号ＡＬＩＶＥがアサートされてから、電源制御回路３５において電源が復帰して、次のリフレッシュを実行するまでの期間である。この期間ＰＤも予め、回路特性に応じて予測可能である。期間ＰＡ、ＰＢ、ＰＣおよびＰＤの和が、リフレッシュ時間ｔＲＥＦ以下の期間となる。したがって期間ＰＣを、リフレッシュ時間ｔＲＥＦを長くできる場合に長くすることにより、電流パス遮断期間が長くなり、スタンバイ時の消費電流を低減することができる。リフレッシュ時間ｔＲＥＦの温度依存性については、後に説明する。
【０１７９】
電源制御部１４０は、さらに、リフレッシュ指示信号／ＳＲＥＦを生成する第２カウンタ１６６と、パワーダウン指示信号ＰＤ、／ＰＤを生成するパワーダウン制御回路１６８と、内部クロック信号ｉｎｔＣＬＫを生成する内部クロック生成回路１６９とを含む。
【０１８０】
第２カウンタ１６６は、低消費スタンバイモード指示信号ＳＴＢＹのアサートまたは電源レディ信号ＰＷＲ＿ＲＤＹのアサートに応答して活性化され、リフレッシュクロックＰＨＹをリフレッシュサイクル数ＮＲＥＦカウントする。カウント期間中は、第２カウンタ１６６は、リフレッシュ指示信号／ＳＲＥＦをアサートし、カウントアップするとリフレッシュ指示信号／ＲＥＦをネゲートする。
【０１８１】
図１６に示すタイミングチャートにおいて示されるように、第２カウンタ１６６は、低消費スタンバイモード指示信号ＳＴＢＹのアサート後１クロックサイクル経過後にリフレッシュ指示信号／ＳＲＥＦをアサートし、電源レディ信号ＰＷＲ＿ＲＤＹのアサートに従ってリフレッシュ指示信号／ＳＲＥＦをアサートする。このタイミング調整は、信号ＳＴＢＹを１クロックサイクル遅延する回路を設けることにより行なう。遅延回路の出力信号のアサートまたは電源レディ信号ＰＷＲ＿ＲＤＹのアサートにより、リフレッシュ指示信号／ＳＲＥＦをアサートする。
【０１８２】
リフレッシュ指示信号／ＳＲＥＦのアサート期間は、第２カウンタ１６６のカウントアップ値により決定される。１回のリフレッシュ動作時に選択されるワード線の数に応じてリフレッシュサイクル数ＮＲＥＦが異なる。第２カウンタ１６６において、カウントする
リフレッシュサイクル数ＮＲＥＦを変更可能とする場合には、以下の構成を利用することができる。第２カウンタ１６６に対して、複数のレジスタを設ける。これらのレジスタに、リフレッシュサイクル数に応じたカウント値を設定する。使用されるリフレッシュサイクルに応じて、レジスタの内容を選択して第２カウンタ１６６へカウントアップ値として与える。これに代えて、初期化時にモードレジスタにリフレッシュサイクル数情報を格納して、このモードレジスタの格納値を第２カウンタ１６６へ与える。
【０１８３】
この第２カウンタ１６６は、さらに、低消費スタンバイ指示信号ＳＴＢＹのネゲート時には、リフレッシュクロックＰＨＹに従ってリフレッシュ指示信号／ＳＲＥＦを生成する（リフレッシュクロックＰＨＹをリフレッシュ指示信号／ＳＲＥＦとして出力する）。この構成により、ＤＲＡＭコアにおいてタイマ１５５の出力信号に従ってリフレッシュモードを検出して、リフレッシュを行なうことができる。
【０１８４】
パワーダウン制御回路１６８は、低消費スタンバイモード指示信号ＳＴＢＹがアサートされると、所定のタイミングで（図１６においては１クロックサイクル経過後に）パワーダウン指示信号ＰＤおよび／ＰＤをアサートする。このパワーダウン指示信号ＰＤおよび／ＰＤのアサート状態は、低消費スタンバイモードが設定されている間維持される。このパワーダウン指示信号ＰＤおよび／ＰＤのアサートに従って、Ｉ／Ｏ部２０における電源トランジスタが遮断状態に設定される。電源管理部１４０における電源供給の停止は、ウェークアップ信号ＡＬＩＶＥにより制御される。
【０１８５】
内部クロック生成回路１６９は、低消費リフレッシュモード指示信号ＳＴＢＹと電源レディ信号ＰＷＲ＿ＲＤＹとウェークアップ信号ＡＬＩＶＥとに従ってリフレッシュクロックＰＨＹおよび外部クロック信号ＣＬＫの一方を選択して内部クロック信号ｉｎｔＣＬＫを生成する。すなわち、内部クロック生成回路１６９は、まず、低消費スタンバイモード指示信号ＳＴＢＹがネゲート状態からアサート状態へ駆動されると、このアサートへの移行に応答して、リフレッシュクロックＰＨＹを、外部クロック信号ＣＬＫに代えて選択する。この状態は、ウェークアップ信号ＡＬＩＶＥがネゲートされるまで維持される。内部クロック生成回路１６９は、ウェークアップ信号ＡＬＩＶＥがネゲートされると、外部クロック信号ＣＬＫを選択する状態に設定される。ウェークアップ信号ＡＬＩＶＥのネゲート時には、内部クロック生成回路１６９は、その出力信号がＬレベルに固定される。これに代えて、内部クロック生成回路１６９においては、ウェークアップ信号ＡＬＩＶＥのネゲート時に電源供給を停止して、内部クロック発生動作を停止する構成としてもよい。
【０１８６】
内部クロック生成回路１６９は、また、低消費スタンバイモード指示信号ＳＴＢＹのアサート時、電源レディ信号ＰＷＲ＿ＲＤＹがアサートされると、外部からのクロック信号ＣＬＫに代えてリフレッシュクロックＰＨＹを選択して、内部クロック信号ｉｎｔＣＬＫとして出力する。内部クロック生成回路１６９は、ウェークアップ信号ＡＬＩＶＥがネゲートされると外部クロック信号ＣＬＫを選択する状態に設定される。この切換の構成は、例えば、以下の構成により実現することができる。すなわち、低消費スタンバイモード指示信号ＳＴＢＹのアサートまたは信号ＳＴＢＹのアサート時における電源レディ信号ＰＷＲ＿ＲＤＹのアサートに従ってセットされ、ウェークアップ信号ＡＬＩＶＥのネゲートに従ってリセットされるフリップフロップを用い、その出力信号を内部クロック選択信号として利用する。
【０１８７】
この内部クロック生成回路１６９としては、低消費スタンバイモード指示信号ＳＴＢＹがアサートされると、リフレッシュクロックＰＨＹを、常時、外部クロック信号ＣＬＫに代えて選択する構成が用いられてもよい。発振回路１５７からのリフレッシュクロックＰＨＹは、ウェークアップ指示信号ＡＬＩＶＥのネゲート時生成されず、また電源レディ信号ＰＷＲ＿ＲＤＹがネゲート状態にある間、リフレッシュクロックＰＨＹは生成されない
ため、この内部クロック生成回路１６９を、低消費スタンバイモード時に、常時、リフレッシュクロックＰＨＹを選択して内部クロック信号ｉｎｔＣＬＫを生成する構成とされても、特に問題は生じない。内部クロック信号をスタンバイ時に内部で生成する構成とすることにより、スタンバイ時において、ウェイクアップ信号ＡＬＩＶＥのネゲート時に内部クロック信号の生成を停止させることができ、必要な期間において内部クロック信号を生成することができ、消費電流を低減することができる。
【０１８８】
図１８は、リフレッシュ時間ｔＲＥＦの温度依存性を示す図である。図１８において横軸に温度を示し、縦軸にリフレッシュ時間の対数値を示す。図１８に示すように、リフレッシュ時間ｔＲＥＦは、温度上昇とともに短くなる。すなわち、リフレッシュ時間ｔＲＥＦは、メモリセルキャパシタに蓄積された電荷に対する種々のリーク電流、たとえば、ストレージノードにおける接合リーク電流、メモリセル内のトランジスタのチャネルリーク電流、およびキャパシタ絶縁膜のゲートリーク電流等の温度特性に依存する。これらのリーク電流は、温度が上昇すると、大きくなる。
【０１８９】
半導体集積回路装置（半導体チップ）の最大動作保証温度でリフレッシュ時間ｔＲＥＦを固定してしまった場合、低消費スタンバイモードに設定したときのチップ温度がたとえ室温近くの低い温度であっても、最大動作保証温度での短いリフレッシュ時間ｔＲＥＦに従ってデータを保持することになる。したがって、この場合、必要以上に短い間隔でリフレッシュが実行され、消費電流が増大する。チップの温度（動作温度）範囲に対応して複数段階のリフレッシュ時間ｔＲＥＦを設定するように、レジスタ回路１６０内のレジスタＲｅｇ１−Ｒｅｇｍにカウントアップ値を設定し、温度情報に従ってカウントアップ値を選択する。この場合、チップ温度に最適なリフレッシュ時間でリフレッシュを行なうことができ、チップ温度における最小のデータ保持スタンバイ電流を実現することが可能となる。
【０１９０】
図１５に示すリフレッシュ時間制御回路１５０へは、システム側がスリープモード（低消費スタンバイモード）に入る直前に、信号Ｉｎｄｉをアサートする。このスリープモード時に、低消費スタンバイモード指示信号ＳＴＢＹが、また、システム側からアサートされる。リフレッシュ時間制御回路１５０は、信号Ｉｎｄｉのアサートに従って、チップ温度（動作温度または周囲温度）に応じたカウントアップ値選択ビット（リフレッシュ時間制御コード）ＲＴＳＥＬを生成し、電源管理部１４０におけるレジスタ回路１６０へ与える。
【０１９１】
図１９は、図１５に示すリフレッシュ時間制御回路１５０の構成の一例を示す図である。図１９において、リフレッシュ時間制御回路１５０は、デジタル制御温度特性検知回路１７０と、この温度特性検知回路１７０の出力値に従ってリフレッシュ時間制御コードＲＴＳＥＬを生成するチューニングコード選択回路１７２を含む。
【０１９２】
温度特性検知回路１７０は、正の温度特性を有し、所定の時間幅を有する信号Ｉｎｄｉに従って発振動作を行なう正特性短周期オシレータ１７５と、この信号Ｉｎｄｉのアサート時、正特性短周期オシレータ１７５の出力ノードＮＤＢからのパルス信号をカウントするカウンタ１７６と、負の温度特性を有し、カウンタ１７６の出力信号に従って発振動作を行なう負特性短周期オシレータ１７７と、負特性短周期オシレータ１７７の出力パルス信号をカウントするカウンタ１７８を含む。
【０１９３】
カウンタ１７６は、信号Ｉｎｄｉのアサート時、自身のカウント値が所定値Ｎに到達するまで、その出力信号をアサートする。カウンタ１７６の出力信号がネゲートされると、正特性オシレータ１７５は、発振動作を停止する。
【０１９４】
負特性短周期オシレータ１７７は、カウンタ１７６の出力信号のアサート時、発振動作を行なう。カウンタ１７８は、また、カウンタ１７６の出力信号のアサート時に負特性短周期オシレータ１７７の出力パルスをカウントする。
【０１９５】
正特性短周期オシレータ１７５の発振周期は、負特性短周期オシレータ１７７の発振周期よりも長くても良く、また同じであってもよい。
【０１９６】
図２０は、図１９に示す温度特性検知回路１７０の動作を示すタイミング図である。以下、図２０を参照して、図１９に示す温度特性検知回路１７０の動作について説明する。
【０１９７】
システム側のたとえばメモリ管理ユニットまたはコントローラから与えられる信号Ｉｎｄｉは、スリープモードにはいるとき、所定の時間幅を有するパルスで与えられる。パルスがＨレベルの期間において、温度検出動作を行なう。図２０においては、この信号Ｉｎｄｉの１つのパルスを拡大して示す。信号Ｉｎｄｉが、複数回与えられるのは、各スリープモード移行時に、このパルス信号Ｉｎｄｉが生成されることを示す。この信号Ｉｎｄｉを利用して、チップ温度を検出することにより、低消費スタンバイモード時に、確実にチップ温度に応じたリフレッシュ時間を設定することができる。
【０１９８】
正特性短周期オシレータ１７５は、この信号ＩｎｄｉのＨレベル時の移行に応答して起動されて発振動作を行なう。カウンタ１７６は、この正特性短周期オシレータ１７５の出力ノードＮＤＢを介して与えられるパルス信号を所定数（Ｎ）カウントする。そのカウント値がＮに到達するまで、カウンタ１７６は、Ｈレベルの信号を出力する。このカウンタ１７６の出力信号がＨレベルの間、正特性短周期オシレータ１７５および負特性短周期オシレータ１７７およびカウンタ１７８は、活性化されて、それぞれ所定の動作を行なう。
【０１９９】
正特性短周期オシレータ１７５は、正の温度特性を有し、温度上昇に従って発振周波数が高くなる。負特性短周期オシレータ１７７は、負の温度特性を有し、温度上昇に従って発振周波数が低下する。
【０２００】
カウンタ１７６のノードＮＤＣの出力信号がアサートされている間（Ｈレベルの間）負特性短周期オシレータ１７７が、所定の周期で発振動作を行なう。カウンタ１７６の出力信号がＨレベルの間、カウンタ１７８は、負特性短周期オシレータ１７７からノードＮＤＤを介して与えられるパルスの数を、カウントする。
【０２０１】
チューニングコード選択回路１７２においては、カウンタ１７８のカウント値を、カウンタ１７６のカウント値Ｎと比較し、その大小結果またはその差分値に従って、リフレッシュ時間制御コードＲＴＳＥＬを生成する。
【０２０２】
図２１は、この図１９に示す短周期オシレータ１７５および１７７の動作特性を示す図である。図２１において、横軸に温度ＴＭＰを示し、縦軸に発振周波数を示す。正特性オシレータ（正特性短周期オシレータ）１７５は、温度ＴＭＰが上昇するにつれて、その発振周波数も高くなる。一方、負特性オシレータ（負特性短周期オシレータ）１７７は、温度ＴＭＰが上昇するにつれて、その発振周波数が低くなる。室温ＴＭＰ０において、正特性オシレータ１７５および短周期オシレータ１７７の発振周波数が等しいとする（短周期オシレータ１７７は、短周期オシレータ１７５の発振周期のＭ倍（Ｍ≧１とする）。この場合、室温ＴＭＰ０において、カウンタ１７８のカウント値はＮ・Ｍとなる。
【０２０３】
温度ＴＭＰが室温ＴＭＰ０よりも高い場合には、この正特性オシレータ１７５の発振周波数が高くなり、一方、負特性オシレータ１７７の発振周波数が低くなる。カウンタ１７６が、カウント値Ｎに到達する期間が短くなり、また、短周期オシレータ１７７からのパ
ルス信号の数も少なくなる。したがって、この場合、カウンタ１７８のカウント値は室温時の値Ｎ・Ｍよりも小さくなる。したがって、カウンタ１７８のカウント値が室温時の値Ｎ・Ｍよりも小さい場合には、温度（動作温度：チップ温度）ＴＭＰは、室温ＴＭＰ０よりも高い状態であると判定することができる。
【０２０４】
一方、温度ＴＭＰが、室温ＴＭＰ０よりも低くなると、負特性短周期オシレータ１７７の発振周波数が高くなり、一方、正特性短周期オシレータ１７５の発振周波数が低くなる。したがって、カウンタ１７６からノードＮＤＣを介して出力される出力信号のＨレベル期間が長くなる。このとき、また、負特性短周期オシレータ１７７から与えられるパルスの数が多くなる。したがって、カウンタ１７８のカウント値は、室温ＴＭＰ０のときにおけるカウント値Ｎ・Ｍよりも大きくなる。したがって、このカウンタ１７８のカウント値を室温時のカウント値Ｎ・Ｍよりも大きい場合には、温度ＴＭＰは室温ＴＭＰ０よりも低い状態であると識別することができる。
【０２０５】
カウンタ１７８のカウント値と室温時の値Ｎ・Ｍとの差に応じて、チューニングコード選択回路１７２で、リフレッシュ時間制御コードＲＴＳＥＬを生成する。このチューニングコード選択回路１７２は、単にカウンタ１７８のカウント値をデコードして、リフレッシュ時間制御コードＲＴＳＥＬを生成してもよい。カウンタ１７８の室温時のカウント値を基準として、この基準値からの符号付差分値に従って、リフレッシュ時間制御コードＲＴＳＥＬを生成してもよい。
【０２０６】
なお、この短周期オシレータ１７５および１７７の発振周波数は、図２０に示すタイミング図においては、短周期オシレータ１７７の発振周波数が高い状態を示す。しかしながら、これらの短周期オシレータ１７５および１７７の発振周波数が同じ周波数に設定されてもよい。
【０２０７】
正の温度特性を有する正特性短周期オシレータ１７５は、たとえば電流制御型発振器で構成でき、また負の温度特性を有する負特性短周期オシレータ１７７は、たとえばインバータ型オシレータで実現することができる。以下、これらのオシレータ１７５および１７７の具体的構成について説明する。
【０２０８】
図２２は、図１９に示す正特性短周期オシレータ１７５の構成の一例を示す図である。図２２において、正特性短周期オシレータ１７５は、ｎ段の縦続接続されるＣＭＯＳインバータＩＶ１−ＩＶｎと、最終段のインバータＩＶｎの出力信号と発振活性化信号ＯＳＣ＿ＡＣＴ（＝Ｉｎｄｉ）とを受けて初段のＣＭＯＳインバータＩＶ１へその出力信号を与えるＮＡＮＤゲートＮＧ１と、ＣＭＯＳインバータＩＶ１−ＩＶｎの動作電流を調整する電流制御トランジスタＣＳＴ１−ＣＳＴｎを含む。
【０２０９】
これらの電流制御源トランジスタＣＳＴ１−ＣＳＴｎは、それぞれ、ＣＭＯＳインバータＩＶ１−ＩＶｎに対応して設けられ、対応のＣＭＯＳインバータのＮチャネルＭＯＳトランジスタと接地ノードの間に接続される。これらの電流制御トランジスタＣＳＴ１−ＣＳＴｎのゲートへは、正の温度特性を有するバイアス電圧ＢＩＡＳＬが与えられる。ＣＭＯＳインバータＩＶ１−ＩＶｎへは、ハイ側電源電圧として電源電圧ＶＤＤが供給される。
【０２１０】
この図２２に示す電流制御型オシレータにおいて、バイアス電圧ＢＩＡＳＬが、正の温度特性を有し、温度上昇とともに、その電圧レベルが上昇する。電流制御トランジスタＣＳＴ１−ＣＳＴｎは、温度上昇に応じてそれぞれのゲート電圧が上昇し、駆動電流量が増大する。したがって、ＣＭＯＳインバータＩＶ１−ＩＶｎの動作電流が、温度上昇とともに増大し、ＮＡＮＤゲートＮＧ１およびＣＭＯＳインバータＩＶ１−ＩＶｎで構成される
リングオシレータの動作時、その発振周期が短くなり、発振周波数が高くなる。このオシレータの出力信号ＯＳＣ＿ＡＵＴが、図１９に示すノードＮＤＢへ与えられる。
【０２１１】
なお、この図２２に示す正特性短周期オシレータ１７５の構成において、電流制御トランジスタＣＳＴ１−ＣＳＴｎは、ＰＭＯＳトランジスタで構成されて、ハイ側電源ノードに設けられてもよい。この場合には、バイアス電圧（ＢＩＡＳＨ）は、温度上昇とともに電圧レベルが低下する。また、電流制御トランジスタは、ＣＭＯＳインバータＩＶ１からＩＶｎのハイ側およびロー側電源ノードに対して設けられてもよい。
【０２１２】
図２３は、バイアス電圧ＢＩＡＳＬを発生する回路の一例を示す図である。図２３において、バイアス電圧発生回路は、ハイ側電源ノードの電圧ＶＤＤから温度に依存しない一定の電流を生成する定電流発生回路１８０と、定電流発生回路１８０からの電流Ｉを電圧に変換してバイアス電圧ＢＩＡＳＬを生成する抵抗素子ＺＲ１を含む。この抵抗素子ＺＲ１の抵抗値は、正の温度特性を有し、温度上昇とともに抵抗値が増大する。したがって、このバイアス電圧ＢＩＡＳＬも、温度上昇とともにその電圧レベルが上昇する。
【０２１３】
バイアス電圧ＢＩＡＳＬを生成する回路としては、図２３に示すバイアス電圧発生回路の構成に限定されない。正の温度特性を有するバイアス電圧ＢＩＡＳＬを生成する定電圧発生回路が用いられればよい。
【０２１４】
また、定電流発生回路１８０が結合されるハイ側電源ノードの電圧ＶＤＤは、外部電圧としているが、これに代えて、内部で生成される電源電圧が、定電流発生回路１８０のハイ側電源電圧として用いられてもよい。定電流発生回路１８０において、このハイ側電源電圧ＶＤＤおよび温度に依存しない定電流が生成されるため、外部電源電圧および内部発生される電源電圧のいずれがハイ側電源電圧として用いられてもよい。
【０２１５】
図２４は、図１９に示す負特性短周期オシレータ１７７の構成の一例を示す図である。図２４において、負特性短周期オシレータ１７７は、ｋ段の縦続接続されるＣＭＯＳインバータＩＶ１１−ＩＶ１ｋと、最終段のインバータＩＶ１ｋの出力信号とノードＮＤＣから与えられる発振活性化信号ＯＳＣ＿ＡＣＴとを受けるＮＡＮＤゲートＮＧ２とを含む。このＮＡＮＤゲートＮＧ２の出力信号が、初段のインバータＩＶ１１へ与えられる。最終段インバータＩＶ１ｋから、ノードＮＤＤへ発振パルス信号ＯＳＣ＿ＯＵＴが出力される。
【０２１６】
この図２４に示す構成においては、負の温度特性を有する負特性短周期オシレータ１７７は、インバータ型オシレータで構成される。ｋ段の縦続接続されるＣＭＯＳインバータＩＶ１１−ＩＶ１ｋは、温度上昇につれて、その動作速度が遅くなる。したがって、温度上昇につれて、その発振周波数が低くなり、負の温度特性を実現することができる。
【０２１７】
なお、このＣＭＯＳインバータＩＶ１１−ＩＶ１ｋに対してもハイ側電源ノードへは、電源電圧ＶＤＤが与えられる。
【０２１８】
図２５は、この負特性短周期オシレータ１７７の他の構成を示す図である。図２５において、負特性短周期オシレータ１７７は、ｈ段の縦続接続されるＣＭＯＳインバータＩＶ２１−ＩＶ２ｈと、インバータＩＶ２１−ＩＶ２ｈ各々の入力部に設けられるＲＣ遅延回路ＲＣＤＬ１−ＲＣＤＬｈと、最終段のインバータＩＶ２ｈの出力信号と発振活性化信号ＯＳＣ＿ＡＣＴを受けるＮＡＮＤゲートＮＧ３を含む。
【０２１９】
ＣＭＯＳインバータＩＶ２１−ＩＶ２ｈは、ＲＣ遅延回路ＲＣＤＬ１−ＲＣＬＤｈと直列に接続される。ＲＣ遅延回路ＲＣＤＬ１−ＲＣＬＤｈの各々は、次段のＣＭＯＳインバ
ータの入力へ前段回路からの信号を伝達する抵抗素子Ｒと対応のＣＭＯＳインバータの入力と接地ノードの間に接続される容量素子Ｃを含む。
【０２２０】
ＮＡＮＤゲートＮＧ３の出力信号が初段のＲＣ遅延回路ＲＣＤＬ１を介してＣＭＯＳインバータＩＶ２１へ与えられる。最終段のＣＭＯＳインバータＩＶ２ｈから、ノードＮＤＤ上に伝達される発振出力信号ＯＳＣ＿ＯＵＴが生成される。
【０２２１】
この図２５に示す負特性短周期オシレータ１７７の構成の場合、ＲＣ遅延回路ＲＣＤＬ１−ＲＣＬＤｈが設けられる。ＲＣＤＬ１−ＲＣＤＬｈは、抵抗素子Ｒの抵抗値が温度上昇とともに高くなり、また、ＣＭＯＳインバータＩＶ２１−ＩＶ２ｈの動作速度も、温度上昇とともに遅くなる。したがって、温度上昇に伴ってより発振周期が遅くなるオシレータを実現することができる。特に、ＲＣ遅延回路を利用することにより、温度依存性の大きな負特性短周期オシレータを実現することができる。
【０２２２】
この図２５に示すオシレータ１７７においても、ＣＭＯＳインバータＩＶ２１−ＩＶ２ｈのハイ側電源ノードへ電源電圧ＶＤＤが与えられる。
【０２２３】
図２６は、図１９に示すチューニングコード選択回路１７２の構成の一例を示す図である。図２６においては、温度検知回路のカウンタ１７８が、３ビットのカウント値を出力し、チューニングコード選択回路が、２ビットのリフレッシュ時間制御コードを生成する構成を一例として示す。
【０２２４】
図２６において、チューニングコード選択回路１７２は、カウンタ１７８からのカウントビットＣ＜１：０＞を受けるＯＲゲート１７２ａと、カウントビットＣ＜２＞とＯＲゲート１７２ａの出力信号を受けて、選択ビットＳｅｌ＜１＞を生成するＡＮＤゲート１７２ｃと、カウントビットＣ＜２＞とＯＲゲート１７２ａの出力信号とを受けて選択ビットＳｅｌ＜０＞を生成するＮＡＮＤゲート１７２ｂとを含む。
【０２２５】
図２７は、図２６に示すチューニングコード選択回路１７２の論理を一覧にして示す図である。図２７に示すように、カウンタ１７８のカウント値が０から３の間、カウントビットＣ＜２＞が“０”（Ｌレベル）となり、チューニングコード選択回路１７２においては、ＮＡＮＤゲート１７２ｂからの選択ビットＳｅｌ＜０＞が“１”（Ｈレベル）となり、選択ビットＳｅｌ＜１＞は、“０”となる。
【０２２６】
カウント値が４の場合、ビットＣ＜２：０＞は、（１，０，０）となり、ＯＲゲート１７２ａの出力信号がＬレベルとなる。従って、ＮＡＮＤゲート１７２ｂからの選択ビットＳｅｌ＜０＞が“１”となり、一方、ＡＮＤゲート１７２ｃからの選択ビットＳｅｌ＜１＞は、“０”となる。
【０２２７】
カウント値が５から７の間、ビットＣ＜２＞は、“１”であり、またカウントビットＣ＜１＞およびＣ＜０＞の一方が“１”となる。したがって、ＯＲゲート１７２ａの出力信号がＨレベルであり、ＡＮＤゲート１７２ｃからの選択ビットＳｅｌ＜１＞は“１”となる。一方、ＮＡＮＤゲート１７２ｂは、両入力にＨレベルの信号を受けるため、選択ビットＳｅｌ＜０＞が“０”となる。
【０２２８】
この図２６に示すチューニングコード選択回路の構成の場合、２ビット（ｍ＝２）のリフレッシュ時間制御コードＲＴＳＥＬが生成される。これにより、リフレッシュ時間が２段階で調整される。
【０２２９】
カウント値Ｃ＜２：０＞は、温度特性検知回路のカウンタ１７８から与えられる。この
カウンタ１７８のカウント値が大きくなった場合、負特性短周期オシレータの発振周波数が高くなった状態を示し、一方、カウンタ１７８のカウント値が小さくなった場合、負特性短周期オシレータ１７７の発振周波数が低くなった状態に対応する。すなわち、カウントビットＣ＜２：０＞の値が大きくなった場合、周囲温度（チップ温度）ＴＭＰが基準の室温ＴＭＰ０より低い状態となる。一方、このカウントビットＣ＜２：０＞の値が小さくなった場合、温度ＴＭＰが高くなった状態に対応する。
【０２３０】
したがって、制御ビットＳｅｌ＜１：０＞が、（１０）の時にはリフレッシュ時間ｔＲＥＦを長くし、（０１）の時には、リフレッシュ時間を短くする。カウントビットＣ＜２：０＞の値に従ってリフレッシュ時間ｔＲＥＦを調整することにより、周囲温度に応じたリフレッシュ時間を設定することができる。
【０２３１】
なお、このカウンタ１７８のカウント値は、２ビットの限定されない。短周期オシレータ１７５および１７７の発振周波数および温度特性に応じて適切なビット数が選択されればよい。また、リフレッシュ時間の調整も、２段階でなく、３段階以上の段階にわたって調整されてもよい（リフレッシュ時間制御コードＲＴＳＥＬのビット数ｍを３以上に設定する）。
【０２３２】
また、図１９に示す温度特性検知回路１７０において、短周期オシレータ１７５が負の温度特性を有し、短周期オシレータ１７７が正の温度特性を有するように構成されてもよい。カウント値と温度との関係が、逆になるだけであり、同様、カウンタ１７８のカウント値に従ってリフレッシュ時間を調整することができる。
【０２３３】
以上のように、この発明の実施の形態６に従えば、半導体集積回路装置が搭載されるチップの温度を検出し、その検出温度に従ってリフレッシュ時間を調整している。したがって、動作環境に応じて最適なリフレッシュ時間を設定することができ、スタンバイ時における消費電流を低減することができる。これにより、スタンバイ時のデータ保持に要する電流（データ保持スタンバイ電流）を最小値に設定することができ、超低スタンバイ電流ＳＲＡＭと同程度のスタンバイ電流を実現することができる。
【０２３４】
また、温度検出回路としては温度特性の異なるオシレータを利用し、それらの発振周波数に基づいて温度を検出している。これらのオシレータを半導体集積回路装置のチップ上に近接して配置される。従って、トランジスタパラメータのプロセス依存性によるオシレータの温度特性のばらつきは、これらの温度特性の異なるオシレータにおいて相殺させることが可能となり、正確な温度検出を行なうことができる。
【０２３５】
なお、この温度検出およびリフレッシュ時間更新タイミングを設定する信号Ｉｎｄｉは、スリープモード移行時に、複数回システム側から与えられ、各パルスにおいてカウント動作を行ない、このカウント値の平均値に基づいてリフレッシュ時間を設定／調整する構成が用いられてもよい。
【０２３６】
（実施の形態７）
図２８は、この発明の実施の形態７に従うＤＲＡＭコアおよび周辺回路の構成を概略的に示す図である。なお、以下、ＤＲＡＭコアおよびその周辺回路を含めてメモリ回路と称す。
【０２３７】
この図２８に示すメモリ回路は、以下の点で、図１５に示すメモリ回路とその構成が異なる。すなわち、リフレッシュ時間制御回路１５０には、信号Ｉｎｄｉに代えて低消費スタンバイモード指示信号ＳＴＢＹが与えられる。このリフレッシュ時間制御回路１５０は、低消費スタンバイモード指示信号ＳＴＢＹがアサートされると、内部で、リフレッシュ
時間制御コードＲＴＳＥＬを生成する。このリフレッシュ時間制御回路１５０は、さらに、生成したリフレッシュ時間制御コードＲＴＳＥＬと同期して、遅延スタンバイモード指示信号ＳＴＢＹＤを生成して電源管理部１４０へ与える。図２８に示すメモリ回路の他の構成は、図１５に示すメモリ回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２３８】
図２９は、図２８に示すリフレッシュ時間制御回路１５０の構成をより具体的に示す図である。この図２９に示すリフレッシュ時間制御回路１５０は、以下の点で、図１９に示すリフレッシュ時間制御回路１５０と、その構成が異なる。すなわち、このリフレッシュ時間制御回路１５０においては、低消費スタンバイモード指示信号ＳＴＢＹを所定時間遅延する遅延回路１９０と、この遅延回路１９０の出力信号と温度特性検知回路１７０に含まれるカウンタ１７６の出力信号とに従って遅延スタンバイモード指示信号ＳＴＢＹＤを生成するゲート回路１９２とが設けられる。この図２９に示すリフレッシュ時間制御回路１５０の他の構成は、図１９に示すリフレッシュ時間制御回路１５０の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２３９】
ゲート回路１９２は、遅延回路１９０の出力信号がアサートされてＨレベルとなり、またカウンタ１７６がカウント動作を完了し、その出力ノードＮＤＣの信号がＬレベルとなると、遅延スタンバイモード指示信号ＳＴＢＹＤをアサートする。
【０２４０】
図３０は、図２９に示すリフレッシュ時間制御回路１５０の動作を示すタイミング図である。以下、図３０を参照して、図２９に示すリフレッシュ時間制御回路１５０の動作について説明する。
【０２４１】
低消費スタンバイモード移行時、まず、低消費スタンバイモード指示信号ＳＴＢＹがアサートされる。この低消費スタンバイモード指示信号ＳＴＢＹのアサートに従って、温度特性検知回路１７０において正特性短周期オシレータ１７５が発振動作を開始し、また、カウンタ１７６もカウント動作を開始する。カウンタ１７６のカウント期間中、ノードＮＤＣの信号はＨレベルであり、短周期オシレータ１７７およびカウンタ１７８が、それぞれ、発振およびカウント動作を行なう。
【０２４２】
カウンタ１７６がカウント数Ｎをカウントすると、カウンタ１７６の出力ノードＮＤＣの信号はＬレベルとなる。応じて、短周期オシレータ１７５および１７７が発振動作を停止し、また、カウンタ１７８がカウント動作を停止する。このときには、カウンタ１７８のカウント値がチューニングコード選択回路１７２に与えられており、チューニングコード選択回路１７２からのリフレッシュ時間制御コードＲＴＳＥＬが、確定状態となる（図２６に示すように、チューニングコード選択回路１７２は、スタティックに選択動作を行なっている）。
【０２４３】
一方、遅延回路１９０の出力信号が、このカウンタ１７６のカウント期間中にＨレベルとなる。応じて、ゲート回路１９２は、カウンタ１７６のカウント期間が完了すると、その遅延スタンバイモード指示信号ＳＴＢＹＤをアサートする（Ｈレベルに駆動する）。
【０２４４】
電源管理部１４０は、この遅延スタンバイモード指示信号ＳＴＢＹＤに従って先の実施の形態１において説明したのと同じ動作制御を実行する。
【０２４５】
カウンタ１７６のカウント期間の長さは、正特性短周期オシレータ１７５の温度特性に応じて異なる。遅延回路１９０は、カウンタ１７６がカウント期間中に、その周囲温度にかかわらずＨレベルとされる。したがって、カウンタ１７６のカウント動作が完了すると、遅延スタンバイモード指示信号ＳＴＢＹＤを、リフレッシュ時間制御コードＲＴＳＥＬ
と同期して電源管理部１４０へ与えることができる。
【０２４６】
遅延回路１９０およびゲート回路１９２を利用することにより、カウンタ１７６のカウント動作完了後に、低消費スタンバイモード時に、遅延スタンバイモード指示信号ＳＴＢＹＤをアサートすることができる。また、低消費スタンバイ指示信号ＳＴＢＹに従って遅延スタンバイ指示信号ＤＳＴＢＹをネゲートすることができる。
【０２４７】
なお、遅延回路１９０の有する遅延時間は、カウンタ１７６のカウント期間よりも長い時間に設定されてもよい。この場合、チューニングコード選択回路１７２の出力するリフレッシュ時間制御コードＲＴＳＥＬが確定状態とされて、電源管理部１４０においてリフレッシュ時間が選択された後に、セルフリフレッシュモード（低消費スタンバイモード）に移行することができる。
【０２４８】
このリフレッシュ時間制御回路１５０へ、システム側から、低消費スタンバイモード指示信号ＳＴＢＹを信号Ｉｎｄｉに代えて与えている。したがって、システム側で、低消費スタンバイモード指示信号ＳＴＢＹおよびリフレッシュ時間調整用の制御信号Ｉｎｄｉ両者を生成する必要がなく、タイミング制御が容易となる。また、１種類の信号をシステム側は生成するだけであり、その低消費スタンバイモード時のリフレッシュ時間調整のための構成が簡略化される。
【０２４９】
また、リフレッシュ時間制御回路１５０へは、スタンバイモード指示信号ＳＴＢＹに従って内部でリフレッシュ時間選択動作が完了した後に、これと同期して遅延スタンバイモード指示信号ＳＴＢＹＤをアサートして電源管理部１４０へ与えている。したがって、電源管理部１４０においては、低消費スタンバイモード移行時に、確実に、チップ温度（周囲温度）に応じたリフレッシュ時間を設定することができる。
【０２５０】
（実施の形態８）
図３１は、この発明の実施の形態８に従うメモリ回路の全体の構成を概略的に示す図である。この図３１に示すメモリ回路は、以下の点で、図２８に示すメモリ回路と、その構成が異なる。すなわち、リフレッシュ時間制御回路１５０に対し、ウェークアップ信号ＡＬＩＶＥと低消費スタンバイモード指示信号ＳＴＢＹを受けるＡＮＤ回路１９５が設けられる。このＡＮＤ回路１９５の出力信号ＭＯＤＦのアサート時、リフレッシュ時間制御回路１５０が、内部で温度に応じたリフレッシュ時間選択動作を行ない、リフレッシュ時間制御コードＲＴＳＥＬを更新する。この図３１に示すメモリ回路の他の構成は、図２８に示すメモリ回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２５１】
図３２は、図３１に示す電源管理部１４０に含まれるレジスタ回路１６０とそれに関連する部分の構成を概略的に示す図である。図３２において、レジスタ回路１６０に対し、ウェークアップ信号ＡＬＩＶＥと遅延スタンバイモード指示信号ＳＴＢＹＤとに従ってパルス信号を発生するパルス発生回路２００が設けられる。このパルス発生回路２００は、ウェークアップ信号ＡＬＩＶＥのネゲート状態への移行または遅延スタンバイモード指示信号ＳＴＢＹＤのアサート状態への移行に従って所定の時間幅を有するワンショットパルス信号を発生する。
【０２５２】
レジスタ回路１６０は、セレクタＳＬＫＡが、このパルス発生回路２００からのパルス信号に従って活性化され、リフレッシュ時間制御回路１５０から与えられるリフレッシュ時間制御コードＲＴＳＥＬに従ってレジスタＲｅｇ１−Ｒｅｇｍのいずれかの格納値を選択して、リフレッシュ時間設定値ＲＥＦＴＡとして出力する。
【０２５３】
図３３は、図３１および図３２に示すメモリ回路の動作を示すタイミング図である。以下、図３３を参照して、図３１および図３２に示す電源管理部１４０およびリフレッシュ時間制御回路１５０の動作について説明する。
【０２５４】
時刻ｔ１０において、低消費スタンバイモード指示信号ＳＴＢＹがシステム側においてアサートされる。このとき、ウェークアップ信号ＡＬＩＶＥは、アサート状態である。したがって、ＡＮＤ回路１９５の出力信号ＭＯＤＦがアサートされ、リフレッシュ時間制御回路１５０が、内部でリフレッシュ時間選択動作（温度検知および制御ビットの生成）を実行する。
【０２５５】
リフレッシュ時間制御回路１５０において選択動作が完了すると、時刻ｔ１１において、リフレッシュ時間制御コードＲＴＳＥＬが確定し、また、これと同期して遅延スタンバイモード指示信号ＳＴＢＹＤがアサートされる。遅延スタンバイモード指示信号ＳＴＢＹＤのアサートに従って、図３２に示すパルス発生回路２００がワンショットのパルス信号を生成する。応じて、レジスタ回路１６０において、セレクタＳＬＫＡが活性化され、このリフレッシュ時間制御コードＲＴＳＥＬに従ってレジスタＲｅｇ１−Ｒｅｇｍのいずれかの格納値を選択して、リフレッシュ時間設定値ＲＥＦＴＡを生成する。内部でリフレッシュが実行されるとき、スタンバイモード移行時のチップ温度（周囲温度）に応じたリフレッシュ時間でリフレッシュが実行される。
【０２５６】
時刻ｔ１２において、リフレッシュ期間が完了すると、ウェークアップ信号ＡＬＩＶＥがネゲートされる。応じて、ＡＮＤ回路１９５の出力信号ＭＯＤＦがネゲートされ、リフレッシュ時間制御回路１５０の内部回路（オシレータおよびカウンタ）がリセットされる。このとき、ウェークアップ信号ＡＬＩＶＥのネゲートに従ってパルス発生回路２００がワンショットのパルス信号を生成する。しかしながら、このとき、リフレッシュ時間制御回路１５０においては新たな温度検知動作は行なわれていない。従って、リフレッシュ時間制御コードＲＴＳＥＬは、時刻ｔ１１において確定されたリフレッシュ時間制御コードＡと同じ値である（温度検知回路１７０の内部リフレッシュを、レジスタ回路１６０の更新よりも遅れて実行する）。したがって、レジスタ回路１６０からのリフレッシュ時間設定値ＲＥＦＴＡも、時刻ｔ１１において設定された値Ａと同じ値である。
【０２５７】
時刻ｔ１３において再び、ウェークアップ信号ＡＬＩＶＥがアサートされると、再び、ＡＮＤ回路１９５の出力信号ＭＯＤＦがアサートされる。応じて、リフレッシュ時間制御回路１５０において再び、チップ温度に応じたリフレッシュ時間制御コードＲＴＳＥＬの生成動作が行なわれ、リフレッシュ時間制御コードＲＴＳＥＬが、チップ温度に応じた値Ｂに更新される。このとき、まだ、図３２に示すパルス発生回路２００は、パルスを発生しないため、レジスタ回路１６０の出力するリフレッシュ時間設定値ＲＥＦＴＡは、先の値Ａに維持される。
【０２５８】
ウェークアップ信号ＡＬＩＶＥが、時刻ｔ１４においてネゲートされると、図３２に示すパルス発生回路２００がワンショットのパルス信号を生成し、レジスタ回路１６０において、セレクタＳＬＫＡが新たに選択動作を行ない、新たなリフレッシュ時間設定値ＲＥＦＴＡ（Ｂ）を出力する。
【０２５９】
したがって、低消費スタンバイモード移行時、最初のリフレッシュ期間および次の第２回目のリフレッシュ期間においては、同じリフレッシュ時間でリフレッシュが行なわれる。この場合、低消費スタンバイモード移行時から２回目のリフレッシュ期間までの時間（ｔ１３から時刻ｔ１０）の間は短く、このメモリ回路の動作温度（チップ温度）はそれほど変化せず、特に問題は生じない。
【０２６０】
長期にわたって低消費スタンバイモードが維持される場合、メモリ回路が通常動作モードから低消費スタンバイモードに入ると、次第にチップ温度（周囲温度）が低下していくことが期待できる。すなわち、低消費スタンバイモードに移行した直後は、リフレッシュ時間ｔＲＥＦは短くても、この時間が経過するにつれて、リフレッシュ時間ｔＲＥＦが長くなることが期待できる。これにより、チップ温度に応じて適当な時間間隔をおいてリフレッシュ時間ｔＲＥＦに従ってデータ保持を行なうことができ、データ保持スタンバイ電流をより低減することができる。
【０２６１】
なお、遅延スタンバイモード指示信号ＳＴＢＹＤのアサート移行に応答して、リフレッシュ時間制御回路１５０の内部をリセットする構成が用いられてもよい。この場合、ウェークアップ信号ＡＬＩＶＥおよび低消費スタンバイモード指示信号ＳＴＢＹがアサート状態であり、リフレッシュ時間制御回路１５０は、再び、発振およびカウント動作を開始することができる。これにより、時刻ｔ１２において、新たなリフレッシュ時間制御コードに従って、リフレッシュ期間設定値ＲＥＦＴＡを更新することができる。
【０２６２】
以上のように、この発明の実施の形態８に従えば、スタンバイモード移行時および以後のセルフリフレッシュ動作開始時に、チップ温度（周囲温度）に従ってリフレッシュ時間設定情報を更新している。これにより、低消費スタンバイモード時においてチップ温度が徐々に低下する場合でも、リフレッシュ時間を調整することができ、データ保持スタンバイ電流を低減することができる。
【０２６３】
（実施の形態９）
図３４は、この発明の実施の形態９に従うメモリ回路の全体の構成を概略的に示す図である。この図３４に示すメモリ回路は、以下の点で、図１５に示すメモリ回路とその構成が異なる。すなわち、電源制御回路３５においては、リフレッシュクロック発生回路１２は設けられない。一方、電源管理部１４０に対しては、与えられる外部クロック信号ＣＬＫは、図１０に示す構成と同様、通常動作モード時とスタンバイモード時とでその周波数が切換えられる。すなわち、外部クロック信号ＣＬＫは、通常動作モード時においては高速のクロック信号である。一方、低スタンバイモード移行時においては、システム側では、低消費スタンバイモード時においては、このロジックブロック（プロセッサ等のロジック回路）の消費電流も低減するため、外部クロック信号ＣＬＫを、たとえば３２ＫＨｚ程度の低周波数のクロック信号に切換える。
【０２６４】
電源管理部１４０は、低消費スタンバイモード期間中、外部クロック信号ＣＬＫがＨレベルの期間中、たとえば１５ｎｓの適当な周期で発振するオシレータにより、内部クロック信号ｉｎｔＣＬＫを生成する。ＤＲＡＭコアにおいては、この内部クロック信号ｉｎｔＣＬＫをリフレッシュクロックとして用いて、リフレッシュ動作を実行する。
【０２６５】
この図３４に示すメモリ回路の他の構成は、図１５に示すメモリ回路と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２６６】
図３５は、図３４に示す電源管理部１４０の内部クロック信号ｉｎｔＣＬＫとリフレッシュ指示信号／ＳＲＥＦを発生する部分の構成を概略的に示す図である。この内部クロック生成回路２１０は、図１７に示す内部クロック生成回路１６９に対応し、リフレッシュ指示信号発生回路２２０は、図１７に示す第２カウンタ１６０に対応する。
【０２６７】
図３５において、内部クロック生成回路２１０は、活性化時発振動作を行なうオシレータ２１２と、低消費スタンバイモード指示信号ＳＴＢＹに従って、オシレータ２１２の出力パルス信号と外部クロック信号ＣＬＫの一方を選択して内部クロック信号ｉｎｔＣＬＫを生成するセレクタ２１４を含む。
【０２６８】
オシレータ２１２は、リフレッシュ指示信号／ＳＲＥＦがＬレベルでありかつ外部クロック信号ＣＬＫがＨレベルのときに発振動作を行なう。オシレータ２１２は、前述のように、たとえば１５ｎｓの周期で発振するオシレータである。このオシレータ２１２は、温度検出機能は要求されず、その発振周波数は、温度依存性が少ないように調整される。また、電源電圧ＶＤＤを、オシレータ２１２のハイ側電源電圧として利用する。
【０２６９】
セレクタ２１４は、低消費スタンバイモード指示信号ＳＴＢＹがアサートされたときには、オシレータ２１２の出力パルス信号を選択し、低消費スタンバイモード指示信号ＳＴＢＹがネゲートされると、外部クロック信号ＣＬＫを選択する。
【０２７０】
リフレッシュ指示信号発生回路２２０は、低消費スタンバイモード移行時および低消費スタンバイモードにおける電源復帰時にパルス信号を生成するパルス発生回路２２１および２２２を含む。パルス発生回路２２１は、電源レディ信号ＰＷＲ＿ＲＤＹのアサートへの移行に応答してワンショットのパルス信号を生成する。パルス発生回路２２２は、低消費スタンバイモード指示信号ＳＴＢＹのアサートへの移行に応答してワンショットのパルス信号を生成する。
【０２７１】
リフレッシュ指示信号発生回路２２０は、さらに、パルス発生回路２２１のパルス信号と低消費スタンバイモード指示信号ＳＴＢＹを受けるＡＮＤ回路２２３と、パルス発生回路２２２の出力信号と外部クロック信号ＣＬＫを受けるＡＮＤ回路２２４と、これらのＡＮＤ回路２２３および２２４の出力信号を受けるＯＲ回路２２５を含む。
【０２７２】
ＡＮＤ回路２２３は、したがって、低消費スタンバイモード時、内部の電源復帰時に、ワンショットのＨレベルとなるパルス信号を生成する。ＡＮＤ回路２２４は、低消費スタンバイモード移行時、外部クロック信号ＣＬＫがＨレベルのときに、ワンショットのパルス信号を生成する。したがって、ＯＲ回路２２５からは、スタンバイモード移行時または内部での電源復帰時に、ワンショットのパルス信号が生成される。
【０２７３】
リフレッシュ指示信号発生回路２２０は、さらに、活性化時、内部クロック信号ｉｎｔＣＬＫをカウントするカウンタ２２６と、カウンタ２２６のカウントアップ信号に応答してセットされかつＯＲ回路２２５の出力信号に従ってリセットされるセット／リセットフリップフロップ２２７を含む。
【０２７４】
カウンタ２２６は、低消費スタンバイモード指示信号ＳＴＢＹおよびウェークアップ信号ＡＬＩＶＥがＨレベルのとき（アサート状態のとき）、すなわち、低消費スタンバイモード時において、ウェークアップ信号ＡＬＩＶＥがアサート期間中、内部信号ｉｎｔＣＬＫを、リフレッシュサイクル数ＮＲＥＦカウントすると、ワンショットのカウントアップ信号を生成する。
【０２７５】
セット／リセットフリップフロップ２２７は、その出力Ｑからリフレッシュ指示信号／ＳＲＥＦを生成する。したがって、リフレッシュ指示信号／ＳＲＥＦは、ＯＲ回路２２５の出力信号がＨレベルとなるとアサートされ、カウンタ２２６のカウント値がリフレッシュサイクル数ＮＲＥＦになり、全メモリ空間がリフレッシュされると、ネゲートされる。
【０２７６】
ここで、ＡＮＤ回路２２３を用いているのは、システム立上げ時の電源投入時に、電源レディ信号ＰＷＲ＿ＲＤＹが立上がり、内部で低消費リフレッシュモードに入るのを防止するためである。
【０２７７】
図３６は、この発明の実施の形態９に従うメモリ回路の動作を示すタイミング図である
。以下、図３６を参照して、図３４および図３５に示す回路の動作について説明する。
【０２７８】
低消費スタンバイモード移行時、まず、システムのコントローラまたはプロッセサ（ロジック回路）側では、外部クロック信号ＣＬＫの周波数を低周波に切換える。この後、低消費スタンバイモード指示信号ＳＴＢＹがアサートされる。
【０２７９】
電源管理部１４０においては、リフレッシュ指示信号発生回路２２０のパルス発生回路２２２が、この低消費スタンバイモード指示信号のアサートに従ってワンショットのパルス信号を生成する。すなわち、サイクルＴ１において、外部クロック信号ＣＬＫがＨレベルに立上がると、ＡＮＤ回路２２４およびＯＲ回路２２５を介してフリップフロップ２２７がリセットされ、リフレッシュ指示信号／ＳＲＥＦがアサートされる。
【０２８０】
このリフレッシュ指示信号／ＳＲＥＦのアサートに応答して、内部クロック生成回路２１０においてオシレータ２１２が活性化され、所定のたとえば１５ｎｓの周期で発振する。セレクタ２１４は、低消費スタンバイモード指示信号ＳＴＢＹのアサートに従って、オシレータ２１２の出力信号を選択する。したがって、内部クロック信号ｉｎｔＣＬＫが、この時刻Ｔ１の後所定の時間をおいて、サイクルＴａ１から順次発行される。ＤＲＡＭコアの制御部３０においては、このリフレッシュ指示信号／ＳＲＥＦのアサート時、内部クロック信号ｉｎｔＣＬＫに従ってリフレッシュ動作を実行するための制御信号を生成する（ロウアクセスを実行させる）。
【０２８１】
カウンタ２２６は、低消費スタンバイモード時、ウェークアップ信号ＡＬＩＶＥがアサート状態にあると、内部クロック信号ｉｎｔＣＬＫをカウントし、メモリコアにおけるリフレッシュサイクル数ＮＲＥＦまで、カウントアップする。内部クロック信号ｉｎｔＣＬＫのサイクルＴａＮＲＥＦとなると、カウンタ２２６の出力するカウントアップ信号がアサートされる。応じて、セット／リセットフリップフロップ２２７がセットされ、リフレッシュ指示信号／ＳＲＥＦがネゲートされる。応じて、オシレータ２１２が、その発振動作を停止し、内部クロック信号ｉｎｔＣＬＫは、Ｌレベルに固定される。
【０２８２】
リフレッシュ指示信号／ＳＲＥＦがネゲートされると、所定時間経過後に、ウェークアップ信号ＡＬＩＶＥがネゲートされる（図１７参照）。これにより、電源制御回路３５においても、内部の電源供給が停止される。ＤＲＡＭコアのＩ／Ｏ部２０においては、既にパワーダウン指示信号ＰＤおよび／ＰＤがスタンバイモード移行時にアサートされており、その電源電圧の供給は停止されている。
【０２８３】
ウェークアップ信号ＡＬＩＶＥは、電源管理部１４０において、リフレッシュ時間制御回路１５０からのリフレッシュ時間制御コードＲＴＳＥＬにより規定される期間、ネゲート状態に維持される。ウェークアップ信号ＡＬＩＶＥがネゲートされると、続いて、電源レディ信号ＰＷＲ＿ＲＤＹもネゲートされ、電源制御回路３５内の電圧ＶＰＰ等の全ての内部電圧の発生動作が停止される。
【０２８４】
所定のリフレッシュ間隔期間が経過すると、サイクルＴｎの外部クロック信号ＣＬＫの立上がりに同期して、ウェークアップ信号ＡＬＩＶＥがアサートされる。このウェークアップ信号ＡＬＩＶＥのアサートに従って、カウンタ２２６がイネーブルされる。このとき内部クロック信号ｉｎｔＣＬＫは、まだ生成されていないため、カウンタ２２６のカウント値は更新されない。
【０２８５】
ウェークアップ信号ＡＬＩＶＥがアサートされると、電源制御回路３５において内部電圧が再び生成され、これらの内部電圧の電圧レベルまたは内部電圧を生成する基準電圧が所定値に復帰すると、電源レディ信号ＰＷＲ＿ＲＤＹがアサートされる。この電源レディ
信号ＰＷＲ＿ＲＤＹのアサートに従って、図３５に示すパルス発生回路２２１がワンショットのパルス信号を生成する。応じて、ＡＮＤ回路２２３およびＯＲ回路２２５を介して、セット／リセットフリップフロップ２２７がリセットされ、再び、リフレッシュ指示信号／ＳＲＥＦがアサートされる。
【０２８６】
このリフレッシュ指示信号／ＳＲＥＦのアサートに従って、オシレータ２１２が発振動作を開始し、内部クロック信号ｉｎｔＣＬＫが生成される。したがって、再び、内部クロック信号ｉｎｔＣＬＫのサイクルＴａｎからサイクルＴａｎ＋ＮＲＥＦ−１の期間、リフレッシュアドレスＱＡ［１］からＱＡ［ＮＲＥＦ］が順次生成されて、集中リフレッシュが実行される。この集中リフレッシュが完了すると、再び、リフレッシュ指示信号／ＳＲＥＦがネゲートされて、再び、電源制御回路３５をパワーダウンモードに設定する。以降、これらの一連の動作が、低消費スタンバイモードが設定されている期間、繰返し実行される。
【０２８７】
期間ＰＡ、ＰＢ、ＰＣ、およびＰＤは、先の実施の形態１の場合と同じである。また、電源制御回路３５におけるウェークアップ信号ＡＬＩＶＥのネゲート時の電源遮断およびパワーダウンモード指示信号ＰＤおよび／ＰＤのアサート時の制御部３０におけるＩ／Ｏ部２０における電源遮断の制御は、先の実施の形態１の場合と同じである（図４および図５参照）。
【０２８８】
この場合においても、リフレッシュ時間制御回路１５０は、図３６のタイミング図には示していないものの、システム側から与えられる信号Ｉｎｄｉに従って、リフレッシュ期間のチップ温度に応じて調整する。このリフレッシュ時間の調整のために、先の実施の形態７または８の構成が利用されてもよい。
【０２８９】
以上のように、この発明の実施の形態９に従えば、低消費スタンバイモード時、周波数が低くされる外部クロック信号ＣＬＫを利用して、リフレッシュクロックを生成している。したがって、電源制御回路３５において、リフレッシュクロックＰＨＹを生成する回路が不要となり、さらに、消費電流を低減することができる。また、先の実施の形態６から８と同様の効果をも得ることができる。
【０２９０】
（実施の形態１０）
図３７は、この発明の実施の形態１０に従うメモリ回路の全体の構成を概略的に示す図である。図３７に示すメモリ回路は、図３４に示すメモリ回路と、その構成が、以下の点で異なる。すなわち、リフレッシュ時間制御回路１５０へは、ウェークアップ信号ＡＬＩＶＥと低消費スタンバイモード指示信号ＳＴＢＹを受けるＡＮＤ回路１９５の出力信号ＭＯＤＦがリフレッシュ時間調整起動信号として与えられる。この図３７に示すメモリ回路の他の構成は、図３４に示すメモリ回路の構成と同じであり、対応する部分には同一参照番号を付しその詳細説明は省略する。
【０２９１】
この図３７に示すメモリ回路の構成は、実質的に、実施の形態８および９に示す構成を組合せたものと等価である。したがって、この図３７に示すメモリ回路の構成においても、より消費電流を低減することができる。また、スタンバイモードの設定時間の経過につれて周囲温度が変化しても、正確に、チップ温度に応じたリフレッシュ時間を設定することができ、消費電流を低減することができる。
【０２９２】
この図３７においては、さらに、メモリ管理ユニット２５２およびクロック発生回路２５４を示す。これらのメモリ管理ユニット２５２およびクロック発生回路２５４は、メモリ回路外部のロジック回路部またはロジック回路周辺部に設けられる。メモリ管理ユニット２５２は、図示しないプロセッサなどのロジックからのアクセス要求に従ってアドレス
信号ＡＤＤおよびコマンドＣＭＤを生成するとともに、スリープモード指示信号ＳＬＥＥＰに従って低消費スタンバイモード指示信号ＳＴＢＹをアサートする。
【０２９３】
スリープモード指示信号ＳＬＥＥＰは、所定時間以上ロジック回路の処理が停止されているときまたは外部からのスタンバイ指示信号に従ってアサートされる。クロック発生回路２５４は、このスリープモード指示信号ＳＬＥＥＰのアサートに従って、生成するクロック信号ＣＬＫの周波数を高周波数から低周波数へ切換える。クロック発生回路２５４からのクロック信号ＣＬＫが、システムＬＳＩが形成される半導体チップ上のＤＲＡＭコアおよびロジック回路などの各回路ブロックへ与えられる。
【０２９４】
以上のように、この発明の実施の形態１０に従えば、低消費スタンバイモード時に、クロック信号が低周波数クロック信号とされる構成において、ウェークアップ信号と低消費スタンバイモード指示信号とに従ってリフレッシュ時間制御コードを生成している。したがって、スタンバイモードの移行後、時間の経過に伴ってチップ温度が変化しても、温度変化に追随して最適値にリフレッシュ時間を設定することができ、データ保持のためのスタンバイ電流を低減することができる。
【０２９５】
なお、この実施の形態１０に従うメモリ回路の動作については説明していないが、先の実施の形態８と同様、ウェークアップ信号ＡＬＩＶＥのアサート時に、リフレッシュ時間制御回路１５０が、リフレッシュ時間制御コードＲＴＳＥＬの更新を行ない、電源管理部１４０において、ウェークアップ信号ＡＬＩＶＥのネゲート時に、そのリフレッシュ制御ビットに従ってリフレッシュ時間ｔＲＥＦを設定する。最初のリフレッシュ期間においては、スタンバイ指示信号ＳＴＢＹのアサートに従ってリフレッシュ時間制御コードＲＴＳＥＬを設定する。電源管理部１４０において、遅延スタンバイモード指示信号ＳＴＢＹＤのアサートへの移行に従ってリフレッシュ時間更新がイネーブルされ、リフレッシュ時間制御コードＲＴＳＥＬに従ってリフレッシュ時間を設定する。
【０２９６】
したがって、その電源管理部１４０のレジスタ回路の構成およびリフレッシュ時間制御回路１５０の内部構成としては、先の実施の形態８の構成を利用することができる。
【０２９７】
（実施の形態１１）
図３８は、この発明の実施の形態１１に従うリフレッシュ時間制御回路１５０の構成を概略的に示す図である。この図３８に示すリフレッシュ時間制御回路１７０においては、短周期オシレータ１７５および１７７は、信号Ｉｎｄｉのアサート時に発振動作を実行する。カウンタ１７６および１７８は、信号Ｉｎｄｉのアサート時、短周期オシレータ１７５および１７７のそれぞれの出力パルス信号をカウントする。
【０２９８】
この温度特性検知回路１７０においては、さらに、カウンタ１７６および１７８のカウント値を減算する減算回路２６０が設けられる。カウンタ１７６および１７８は、信号Ｉｎｄｉのネゲート時に、減算回路２６０の出力信号の確定の後に、初期値にリセットされる化、または、信号Ｉｎｔｉのアサートへの移行に応答してそれぞれのカウント値がリセットされる。
【０２９９】
チューニングコード選択回路１７２は、温度特性検知回路１７０の減算回路２６０の出力値ＤＩＦに従って、リフレッシュ時間制御コードＲＴＳＥＬを生成する。
【０３００】
短周期オシレータ１７５および１７７は、それぞれ、正の温度特性および負の温度特性を有する。
【０３０１】
図３９は、図３８に示す温度特性検知回路の動作を示すタイミング図である。以下、図
３９を参照して、この図３８に示すリフレッシュ時間制御回路１５０の動作について説明する。
【０３０２】
スリープモードに移行すると、メモリ回路は、値消費スタンバイモードに移行する。このとき、スタンバイモード指示信号ＳＴＢＹ（図示せず）のアサート前に、システム側から、リフレッシュ時間を調整する信号Ｉｎｄｉが発行される。この信号Ｉｎｄｉのアサートに従って、短周期オシレータ１７５および１７７が発振する。カウンタ１７６および１７８は、また、信号Ｉｎｄｉのアサート期間中イネーブルされ、それぞれ、短周期オシレータ１７５および１７７の出力パルス信号をカウントする。
【０３０３】
低温時においては、負特性短周期オシレータ１７７の発振周波数が、正特性短周期オシレータ１７５の発振周波数よりも高く、カウンタ１７８のカウント値が、カウント１７６のカウント値よりも高くなる。一方、高温時においては、正特性短周期オシレータ１７５の発振周波数が、短周期オシレータ１７７の発振周波数よりも高くなる。したがって、温度上昇時には、カウンタ１７６のカウント値が、カウンタ１７８のカウント値よりも大きくなる。減算回路２６０は、これらのカウンタ１７６および１７８のカウント値を減算し、その減算結果を示す差分値ＤＩＦを生成する。したがって、この差分値ＤＩＦにより、チップ温度（周囲温度）を識別することが可能となる。チューニングコード選択回路１７２は、たとえばデコード回路で構成され、この差分値ＤＩＦに従ってｍビットのリフレッシュ時間制御コードＲＴＳＥＬを生成する。
【０３０４】
図４０は、この図３８に示す温度特性検知回路１７０の動作態様を示す図である。図４０に示すように、正特性短周期オシレータ１７５の発振周波数は、温度ＴＭＰが上昇するにつれて高くなる。一方、負特性短周期オシレータ１７７は、温度ＴＭＰが低下するにつれて、その発振周波数が高くなる。
【０３０５】
室温ＴＭＰ０のとき、これら短周期オシレータ１７５および１７７の発振周波数が等しい状態を考える。この場合、カウンタ１７６および１７８のカウント値が等しくなり、減算回路２６０の出力差分値ＤＩＦは、０である。したがって、差分値ＤＩＦが、２の補数表示で表現される場合、その符号ビットが“０”であれば、差分値ＤＩＦは正であり、正特性短周期オシレータ１７５の発振周波数が、負特性短周期オシレータ１７７の発振周波数よりも高いことが示される。したがって、この場合、温度ＴＭＰは、室温ＴＭＰ０よりも高い状態であるとして識別することができる。一方、この差分値ＤＩＦの符号ビットが“１”のとき、正特性短周期オシレータ１７５の発振周波数が、負特性短周期オシレータ１７７の発振周波数よりも低いことが示される。したがって、この場合、温度ＴＭＰが、室温ＴＭＰ０よりも低いことが識別される。
【０３０６】
また、差分値ＤＩＦにより、温度ＴＭＰが、室温ＴＭＰ０よりもどれだけずれているかを識別することができる。従って、温度ＴＭＰを多段階の領域に分割して、各温度領域ごとに、リフレッシュ時間ｔＲＥＦを設定することができる。この場合、チューニングコード選択回路１７５２は、差分値ＤＩＦをデコードして、ｍビットのリフレッシュ時間制御コードＲＴＳＥＬを生成するように構成される。チューニングコード選択回路１７２の構成としては、以下の構成が利用できる。ｍビットのリフレッシュ時間制御コードＲＴＳＥＬをデコードして、ｍビットのうちの１ビットのみを“１”に設定して、電源管理部１４０に含まれるレジスタ回路内のレジスタＲｅｇ１−Ｒｅｇｍの１つを指定する。
【０３０７】
なお、この実施の形態１１において、電源管理部１４０の構成としては、先の実施の形態６から１０に示す構成を利用することができる。
【０３０８】
また、短周期オシレータ１７５および１７７の発振周波数は、室温ＴＭＰ０において等
しくされることは特に要求されない。室温ＴＭＰ０において短周期オシレータ１７５の発振周波数Ｆ０に対し、負特性短周期オシレータ１７７が、Ｍ・Ｆ０の発振周波数を有していればよい（Ｍ≧１）。一定期間内における出力パルス数の差分値ＤＩＦの値が、温度とともに変化するため、その場合でも、デコード回路を利用するチューニングコード選択回路１７２において、ｍビットのリフレッシュ時間制御コードＲＴＳＥＬを生成することができる。
【０３０９】
また、短周期オシレータ１７５および１７７としては、先の実施の形態６において示した構成を利用することができる。しかしながら、差分値を利用しており、正確に温度を検出するためには、温度特性の大きい回路をオシレータとして利用するのが望ましい。たとえば、バイアス電圧でＣＭＯＳインバータの動作電流を調整する場合、定電流を電圧に変換する抵抗素子として、温度依存性の高い抵抗素子（ポリシリコン抵抗）を利用し、その抵抗値をできるだけ大きくする。抵抗値が大きければ、温度変化に応じて変化する抵抗値の大きさが、大きくなるためである。
【０３１０】
以上のように、この発明の実施の形態１１に従えば、リフレッシュ時間制御回路において、一定期間内におけるオシレータの出力パルス数をカウントし、そのカウント値の差分値に従ってリフレッシュ時間制御コードを生成している。したがって、正確に、チップ温度（周囲温度または動作温度）に応じてリフレッシュ時間を最適値に設定することができる。
【０３１１】
また、差分値を利用して温度を検知しており、プロセスのばらつきによるトランジスタ特性（動作速度）のバラツキを、正特性および負特性オシレータにおいて相殺することができ、正確に温度の検知を行なうことが可能となる。
【０３１２】
（実施の形態１２）
図４１は、この発明の実施の形態１２に従うリフレッシュ時間制御回路１５０の構成を概略的に示す図である。図４１に示すリフレッシュ時間制御回路１５０の構成においては、温度特性検知回路１７０の前段に、信号Ｉｎｄｉに従ってワンショットのパルス信号を生成する制御回路２７０が設けられる。
【０３１３】
温度特性検知回路１７０は、制御回路２７０の出力パルス信号の活性時活性化され、発振動作を行なう正特性短周期オシレータ１７５と、制御回路２７０の出力パルス信号の発生時活性化され、短周期オシレータ１７５の出力パルス信号をカウントするカウンタ１７６を含む。カウンタ１７６のカウント値は、チューニングコード選択回路１７２に与えられる。
【０３１４】
この図４１に示すリフレッシュ時間制御回路１５０の構成においては、１つの正の温度特性を有するオシレータ１７５が利用される。このオシレータ１７５の温度特性による発振周波数の変化に従って、リフレッシュ時間を調整する。
【０３１５】
図４２は、図４１に示す温度特性検知回路１７０の動作を示すタイミング図である。以下、図４２を参照して、図４１に示す温度特性検知回路１７０の動作について説明する。
【０３１６】
スリープモード移行時、まずシステム側から、信号Ｉｎｄｉがアサートされる。制御回路２７０は、信号Ｉｎｄｉのアサートに応答して、所定の時間幅を有するパルス信号を生成する。短周期オシレータ１７５およびカウンタ１７６が、それぞれ、制御回路２７０からノードＮＤＡに与えられるパルス信号がＨレベルの期間（アサート期間）動作する。低温時においては、正特性短周期オシレータ１７５の発振周波数は低く、カウンタ１７６カウント値が小さくなる。一方、高温時においては、正特性短周期オシレータ１７５の発振
周波数が高くなり、カウンタ１７６のカウント値が増加する。このカウンタ１７６のカウント値に従ってチューニングコード選択回路１７２においてリフレッシュ時間制御コードＲＴＳＥＬを生成する。
【０３１７】
図４３は、図４１に示す温度特性検知回路１７０の動作原理を示す図である。図４３において、横軸に温度ＴＭＰを示し、縦軸に周波数Ｆを示す。今、室温ＴＭＰ０で、正特性短周期オシレータ１７５の発振周波数がＦ０であるとする。温度ＴＭＰが、室温ＴＭＰ０よりも高くなると、正特性短周期オシレータ１７５の発振周波数が高くなる（Ｆ０＜Ｆ）。一方、温度ＴＭＰが室温ＴＭＰ０よりも低くなると、正特性短周期オシレータ１７５の発振周波数Ｆが、周波数Ｆ０よりも低くなる（Ｆ０＞Ｆ）。したがって、このカウンタ１７６のカウント値が周波数Ｆ０に対応するカウント値よりも増大すると、温度ＴＭＰが室温ＴＭＰ０よりも高く、逆に、カウンタ１７６のカウント値が、周波数Ｆ０に対応するカウント値よりも小さい場合には、温度ＴＭＰは室温ＴＭＰ０よりも低いと識別することができる。また、このカウンタ１７６のカウント値を見ることにより、温度ＴＭＰと室温ＴＭＰ０のずれを併せて識別することができる。
【０３１８】
したがって、チューニングコード選択回路１７２においては、この室温ＴＭＰ０における周波数Ｆ０に対するリフレッシュ時間ｔＲＥＦを基準として、カウンタ１７６のカウント値に従ってｍビットのリフレッシュ時間制御コードＲＴＳＥＬを生成する。この場合、チューニングコード選択回路１７２は、カウンタ１７６のカウント値をデコードするデコード回路で構成することができる。また、これに代えて、チューニングコード選択回路１７２は、制御コードＲＴＳＥＬをアドレスとして、各アドレスにリフレッシュ時間に対応するレジスタのアドレスが格納されるテーブルメモリで構成されてもよい。
【０３１９】
また、正特性短周期オシレータ１７５の構成としては、先の図２２において示したように、電流制御型オシレータを利用することができる（バイアス電圧を温度上昇とともに高くする）。
【０３２０】
実施の形態１１のように減算回路を用いてカウンタのカウント値を差分する場合、正および負の温度特性両者の影響により温度特性が、等価的に拡大されていると見ることができる。したがって差分値を利用する場合、その温度特性が、特に大きくすることは要求されない。しかしながら、本実施の形態１２においては、１つの正特性短周期オシレータ１７５の温度特性に従ってリフレッシュ時間を設定している。したがって、この正特性短周期オシレータ１７５としては、できるだけ温度依存性の大きい回路を利用するのが望ましい。この温度特性を大きくするためには、電流制御型オシレータにおいて、バイアス電圧の温度特性を大きくする（バイアス電圧発生部の電流／電圧変換用の駆動素子の温度特性を大きくする）。
【０３２１】
なお、この実施の形態１２に示すリフレッシュ時間制御回路の構成は、先の実施の形態６から１０に示すメモリ回路のリフレッシュ時間制御回路に適用することもできる。また、オシレータは負の温度特性を有するオシレータであってもよい。
【０３２２】
また、制御回路２７０へは信号Ｉｎｄｉが与えられている。しかしながら、図４１において括弧内に示すように、低消費スタンバイモード指示信号ＳＴＢＹのアサートに従って、制御回路２７０が所定の時間幅を有するパルス信号を生成するように構成してもよい。
【０３２３】
また、制御回路２７０のノードＮＤＡ上のパルス信号のデアサートに従って遅延低消費スタンバイ指示信号ＳＴＢＹＤを生成する構成が利用されてもよい。
【０３２４】
以上のように、この発明の実施の形態１２に従えば、リフレッシュ時間制御回路におい
て、温度特性検知回路として、１つのオシレータおよび１つのカウンタを用いている。したがって温度特性検知回路の占有面積を低減することができ、また消費電流を低減することができる。また、メモリ回路として、先の実施の形態６から１０に示すメモリ回路の効果をも併せて得ることができる。
【０３２５】
なお、実施の形態６から１２に示される構成においては、チューニングコード選択回路によりｍビットのリフレッシュ時間制御コードを生成して、レジスタ回路のレジスタを選択している。この場合、温度特性検知回路１７０からチューニングコード選択回路１７２へ与えられる値をアドレスとして利用して格納値（信号ＡＬＩＶＥのネゲート期間を設定するカウント値）を選択するテーブルメモリが用いられてもよい。
【０３２６】
また、このレジスタ回路としては、ＲＯＭで構成して、固定的にその格納値が設定されてもよく、電源投入時の初期化時にレジスタの格納値が設定されてもよい。
【０３２７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。この発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【０３２８】
この発明に従う半導体集積回路装置は、システムＬＳＩに含まれるＤＲＡＭコアに対して適用することができる。このシステムＬＳＩの用途としては、携帯機器などのバッテリを電源として用いる機器があり、低スタンバイ消費電流が要求される用途に対して適用することにより、スタンバイ時の消費電流を大きく低減することができる。また、この発明は、一般に、混載ＤＲＡＭに対しても適用することができる。
【図面の簡単な説明】
【０３２９】
【図１】この発明の実施の形態１に従うシステムＬＳＩ１の概略ブロック図である。
【図２】この発明の実施の形態１に従うメモリ回路ＭＥＭ１とその周辺回路を説明する図である。
【図３】この発明の実施の形態１に従うメモリアレイの構成およびその周辺回路について説明する図である。
【図４】この発明の実施の形態１に従うＩ／Ｏ部２０を説明する概略ブロック図である。
【図５】電源制御回路３５の内部電圧を生成する内部電圧発生回路を説明する図である。
【図６】この発明の実施の形態１に従うメモリ回路のスタンバイモード時の動作を示すタイミングチャートである。
【図７】この発明の実施の形態２に従うメモリアレイおよびその周辺回路を概略的に示す図である。
【図８】入力される制御データＤＲ［１：０］の入力に応答してリフレッシュするメモリアレイの空間を説明する図である。
【図９】この発明の実施の形態２に従うサブアレイブロック群に対する電源供給を説明する図である。
【図１０】この発明の実施の形態３に従うメモリアレイおよびその周辺回路の構成を概略的に示す図である。
【図１１】この発明の実施の形態３に従うメモリ回路のスタンバイモードの動作を示すタイミング図である。
【図１２】この発明の実施の形態４に従うメモリアレイおよびその周辺回路の概略的構成を示す図である。
【図１３】メモリアレイに含まれる不良ラインを冗長ラインで救済する場合を説明する図である。
【図１４】リフレッシュテストにおけるリフレッシュ時間ｔＲＥＦと、リフレッシュ時間ｔＲＥＦを満たさない不良ビット数との関係を示す図である。
【図１５】この発明の実施の形態６に従う半導体集積回路装置の全体の構成を概略的に示す図である。
【図１６】図１５に示す半導体集積回路装置の動作を示すタイミング図である。
【図１７】図１５に示すリフレッシュクロック生成回路および電源管理部の構成を概略的に示す図である。
【図１８】リフレッシュ時間の温度依存性を示す図である。
【図１９】図１５に示すリフレッシュ時間制御回路の構成を概略的に示す図である。
【図２０】図１９に示すリフレッシュ時間制御回路の動作を示すタイミング図である。
【図２１】図１９に示すリフレッシュ時間制御回路の動作原理を説明するための図である。
【図２２】図１９に示す正特性短周期オシレータの構成の一例を示す図である。
【図２３】図２２に示すバイアス電圧を発生する回路の一例を示す図である。
【図２４】図１９に示す負特性短周期オシレータの構成の一例を示す図である。
【図２５】図１９に示す負特性短周期オシレータの他の構成を示す図である。
【図２６】図１９に示すチューニングコード選択回路の構成の一例を示す図である。
【図２７】図２６に示すチューニングコード選択回路の動作の論理を示す図である。
【図２８】この発明の実施の形態７に従う半導体集積回路装置の全体の構成を概略的に示す図である。
【図２９】図２８に示すリフレッシュ時間制御回路の構成を概略的に示す図である。
【図３０】図２９に示すリフレッシュ時間制御回路の動作を示すタイミング図である。
【図３１】この発明の実施の形態８に従う半導体集積回路装置の全体の構成を概略的に示す図である。
【図３２】図３１に示す電源管理部に含まれるレジスタ回路およびそれに関連する部分の構成を概略的に示す図である。
【図３３】図３１に示す半導体集積回路装置の動作を示すタイミング図である。
【図３４】この発明の実施の形態９に従う半導体集積回路装置の全体の構成を概略的に示す図である。
【図３５】図３４に示す電源管理部の要部の構成を概略的に示す図である。
【図３６】図３４に示す半導体集積回路装置の動作を示すタイミング図である。
【図３７】この発明の実施の形態１０に従う半導体集積回路装置の全体の構成を概略的に示す図である。
【図３８】この発明の実施の形態１１に従うリフレッシュ時間制御回路の構成を概略的に示す図である。
【図３９】図３８に示すリフレッシュ時間制御回路の動作を示すタイミング図である。
【図４０】図３８に示す温度特性検知回路の動作原理を説明するための図である。
【図４１】この発明の実施の形態１２に従う半導体集積回路装置のリフレッシュ時間制御回路の構成を概略的に示す図である。
【図４２】図４１に示すリフレッシュ時間制御回路の動作を示すタイミング図である。
【図４３】図４１に示すリフレッシュ時間制御回路の動作原理を説明するための図である。
【符号の説明】
【０３３０】
１  システムＬＳＩ、４  行デコーダ、５  列デコーダ、１１  リフレッシュアドレスカウンタ、１２，１２♯  リフレッシュクロック生成回路、１３  基準電圧レベル検知回路、１５，１５ｓ  メモリアレイ、２０  Ｉ／Ｏ部、２５  アレイ駆動制御部、３０，３１  制御部、３５，３５♯  電源制御回路、４０，４０♯，４０♯ａ，４１  電源管理部、５１  データ線制御部、５２  書込ドライバ、５３  読出アンプ、５４  出力部、６１
ＶＰＰ発生回路、６２  ＶＢＢ発生回路、６３  ＶＣＲ発生回路、６４  ＶＢＬ発生回路、６５  ＶＤＤＴ発生回路、１４０  電源管理部、１５０  リフレッシュ時間制御回路、１６０  レジスタ回路、１６２  第１カウンタ、１６４  ウェークアップ制御回路、１６６  第２カウンタ、１６８  パワーダウン制御回路、１６９  内部クロック生成回路、１７０  温度特性検知回路、１７２  チューニングコード選択回路、１７５  正特性短周期オシレータ、１７６  カウンタ、１７７  負特性短周期オシレータ、１７８  カウンタ、１９０  遅延回路、１９２  ゲート回路、１９５  ＡＮＤ回路、２００  パルス発生回路、２１０  内部クロック生成回路、２２０  リフレッシュ指示信号発生回路、２６０  減算回路、２７０  制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2008004249.tif 000007
【図６】
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【図７】
2008004249.tif 000009
【図８】
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【図９】
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【図１０】
2008004249.tif 000012
【図１１】
2008004249.tif 000013
【図１２】
2008004249.tif 000014
【図１３】
2008004249.tif 000015
【図１４】
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【図１５】
2008004249.tif 000017
【図１６】
2008004249.tif 000018
【図１７】
2008004249.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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