(57)【要約】【課題】アナログ信号経路、サンプリング用クロック信号の信号経路、各Ａ／Ｄ変換器の動作遅延等のバラツキがあっても、高精度な信号変換処理を行えるようにする。【解決手段】基準信号発生器２１から出力された基準信号Ｒを信号分岐部２３に入力したときのＡ／Ｄ変換器２５（１）〜２５（４）の出力値を瞬時振幅とする信号の位相差を位相差算出手段３１により求め、その算出した位相差の誤差を誤差算出手段３２で求める。制御部３５は、算出された位相差の誤差が小さくなるように、クロック信号Ｃ１〜Ｃ４を受ける可変遅延器３４（１）〜３４（４）の遅延量を制御してから、スイッチ２２を変換対象のアナログの入力信号Ｘ（ｔ）側に切り替える。【選択図】図１
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【特許請求の範囲】
【請求項１】
アナログの入力信号を複数Ｍに分岐する信号分岐手段（２３）と、
前記分岐された信号をそれぞれ受け、クロック信号の入力タイミングにサンプリングしてデジタル値に変換する複数ＭのＡ／Ｄ変換器（２５（１）〜２５（４））とを有し、
前記Ａ／Ｄ変換器が前記分岐された入力信号に対する所定周期Ｔのサンプリングを相対的にＴ／Ｍずつシフトさせて行うインタリーブ方式のＡ／Ｄ変換装置において、
既知の周波数の基準信号を出力する基準信号発生手段（２１）と、
前記基準信号が前記信号分岐手段に入力されたときに前記複数ＭのＡ／Ｄ変換器の出力値を取得し、Ａ／Ｄ変換器毎の出力値を瞬時振幅とする信号の位相差を算出する位相差算出手段（３１）と、
前記位相差算出手段によって算出された位相差の誤差を求める誤差算出手段（３２）と、
前記各Ａ／Ｄ変換器の入力信号に対する各サンプリングタイミングを相対的に可変させる可変遅延器（３４（１）〜３４（４））と、
前記誤差算出手段によって得られた位相差の誤差が小さくなるように、前記可変遅延器の遅延量を制御する制御手段（３５）とを備えたことを特徴とするＡ／Ｄ変換装置。
【請求項２】
前記基準信号発生手段は、任意に指定された周波数が異なる第１基準信号と第２基準信号とを選択的に出力できるように構成され、
前記制御手段は、前記第１基準信号が入力されたときに算出された位相差の誤差と、前記第２基準信号が入力されたときに算出された位相差の誤差の絶対値がほぼ等しくなるように前記可変遅延器の遅延量を制御することを特徴とする請求項１記載のＡ／Ｄ変換装置。
【請求項３】
前記基準信号発生手段は、複数の周波数成分が重畳された基準信号を出力できるように構成され、
前記位相差算出手段は、前記基準信号に含まれる各周波数成分についての位相を求めてその差をそれぞれ算出するように構成され、
前記誤差算出手段は、前記各周波数成分についての位相差の誤差をそれぞれ求めるように構成され、
前記制御手段は、前記各周波数成分についての位相差の誤差の絶対値がほぼ等しくなるように前記可変遅延器の遅延量を制御することを特徴とする請求項１記載のＡ／Ｄ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インタリーブ方式のＡ／Ｄ変換装置において、高精度な信号変換処理を可能にするための技術に関する。
【背景技術】
【０００２】
アナログ信号に対するサンプリングを高速に行うための技術として、そのアナログ信号を共通に受ける複数ＭのＡ／Ｄ変換器を用い、これら複数ＭのＡ／Ｄ変換器がアナログ信号に対する所定周期ＴのサンプリングをＴ／Ｍずつずれたタイミングで行うインタリーブ方式が知られている。
【０００３】
このインタリーブ方式のＡ／Ｄ変換装置では、例えば図９のように、入力するアナログ信号Ｘ（ｔ）を信号分配器１１により複数Ｍ（この例ではＭ＝４）に分岐してそれぞれＡ／Ｄ変換器１２（１）〜１２（４）に入力している。
【０００４】
各Ａ／Ｄ変換器１２（１）〜１２（４）には、クロック発生器１３から周期Ｔで互いにＴ／４ずつ位相がシフトしたクロック信号Ｃ１〜Ｃ４が与えられているため、アナログ信号Ｘ（ｔ）は、実質的にクロック周期Ｔの１／４の周期でサンプリングされてデジタル値Ｄ１〜Ｄ４に変換されることになり、高速なアナログ信号に対するサンプリングが可能となる。
【０００５】
なお、このようなインタリーブ方式のＡ／Ｄ変換装置は、例えば次の特許文献１に開示されている。
【０００６】
【特許文献１】特許第３７５２２３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、アナログ信号の周波数が高くなってくると、信号経路、各Ａ／Ｄ変換器の動作遅延等のバラツキによるサンプリングタイミングの誤差が無視できなくなり、Ａ／Ｄ変換処理で得られたデジタルの信号列にスプリアスが生じ、高精度な信号変換処理が行えないという問題があった。
【０００８】
図１０は、２つのＡ／Ｄ変換器を用いたインタリーブ方式のＡ／Ｄ変換装置でサンプリングを行って得られた出力値に対してＦＦＴ処理を行い、スプリアス成分を求めた結果を示すものであり、位相誤差に応じて信号のスプリアスレベルが増加しており、スプリアスレベルを例えば６０ｄＢ以下にするためには、位相誤差を１／１０００以下にする必要があり、従来の技術ではこのような小さい位相誤差を定常的に得ることは困難であった。
【０００９】
本発明は、この問題を解決して、信号経路、サンプリング用クロック信号の信号経路、各Ａ／Ｄ変換器の動作遅延等のバラツキがあっても、高精度な信号変換処理を行えるＡ／Ｄ変換装置を提供することを目的としている。
【課題を解決するための手段】
【００１０】
前記目的を達成するために、本発明の請求項１のＡ／Ｄ変換装置は、
アナログの入力信号を複数Ｍに分岐する信号分岐手段（２３）と、
前記分岐された信号をそれぞれ受け、クロック信号の入力タイミングにサンプリングしてデジタル値に変換する複数ＭのＡ／Ｄ変換器（２５（１）〜２５（４））とを有し、
前記Ａ／Ｄ変換器が前記分岐された入力信号に対する所定周期Ｔのサンプリングを相対的にＴ／Ｍずつシフトさせて行うインタリーブ方式のＡ／Ｄ変換装置において、
既知の周波数の基準信号を出力する基準信号発生手段（２１）と、
前記基準信号が前記信号分岐手段に入力されたときに前記複数ＭのＡ／Ｄ変換器の出力値を取得し、Ａ／Ｄ変換器毎の出力値を瞬時振幅とする信号の位相差を算出する位相差算出手段（３１）と、
前記位相差算出手段によって算出された位相差の誤差を求める誤差算出手段（３２）と、
前記各Ａ／Ｄ変換器の入力信号に対する各サンプリングタイミングを相対的に可変させる可変遅延器（３４（１）〜３４（４））と、
前記誤差算出手段によって得られた位相差の誤差が小さくなるように、前記可変遅延器の遅延量を制御する制御手段（３５）とを備えたことを特徴としている。
【００１１】
また、本発明の請求項２のＡ／Ｄ変換装置は、請求項１記載のＡ／Ｄ変換装置において、
前記基準信号発生手段は、任意に指定された周波数が異なる第１基準信号と第２基準信号とを選択的に出力できるように構成され、
前記制御手段は、前記第１基準信号が入力されたときに算出された位相差の誤差と、前記第２基準信号が入力されたときに算出された位相差の誤差の絶対値がほぼ等しくなるように前記可変遅延器の遅延量を制御することを特徴としている。
【００１２】
また、本発明の請求項３のＡ／Ｄ変換装置は、請求項１記載のＡ／Ｄ変換装置において、
前記基準信号発生手段は、複数の周波数成分が重畳された基準信号を出力できるように構成され、
前記位相差算出手段は、前記基準信号に含まれる各周波数成分についての位相を高速フーリエ変換処理により求めてその差をそれぞれ算出するように構成され、
前記誤差算出手段は、前記各周波数成分についての位相差の誤差をそれぞれ求めるように構成され、
前記制御手段は、前記各周波数成分についての位相差の誤差の絶対値がほぼ等しくなるように前記可変遅延器の遅延量を制御することを特徴としている。
【発明の効果】
【００１３】
上記のように本発明のＡ／Ｄ変換装置は、基準信号を信号分岐手段に入力したときに複数ＭのＡ／Ｄ変換器の出力値を瞬時振幅とする信号の位相差を算出し、その算出した位相差の誤差を求め、その位相差の誤差が小さくなるように、可変遅延器の遅延量を制御しているので、アナログの信号経路、サンプリング用のクロック信号の信号経路、Ａ／Ｄ変換器の動作遅延等のバラツキがあっても、高精度な信号変換処理を行うことができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面に基づいて本発明の実施の形態を説明する。
図１は、本発明を適用したＡ／Ｄ変換装置２０の構成を示している。
【００１５】
このＡ／Ｄ変換装置２０は、変換対象のアナログ信号Ｘ（ｔ）と、基準信号発生器２１から出力される所定周波数ｆｒ、一定振幅の正弦波の基準信号Ｒとのいずれか一方をスイッチ２２で選択して信号分岐部２３に入力する。
【００１６】
信号分岐部２３は、入力信号を同相で複数Ｍ（以下、Ｍ＝４の場合で説明する）に分岐し、その分岐した各信号Ｘ１〜Ｘ４をそれぞれＡ／Ｄ変換器２５（１）〜２５（４）に入力させる。
【００１７】
一方、クロック発生器２６は、所定周期Ｔで互いに位相がＴ／４ずつシフトした４相のクロック信号Ｃ１〜Ｃ４を各Ａ／Ｄ変換器２５（１）〜２５（４）に与えるサンプリング用のクロック信号として生成する。
【００１８】
このクロック信号Ｃ１〜Ｃ４は、後述する可変遅延器３４（１）〜３４（４）により位相制御されてＡ／Ｄ変換器２５（１）〜２５（４）に供給される。
【００１９】
各Ａ／Ｄ変換器２５（１）〜２５（４）の出力値Ｄ１〜Ｄ４は、位相差算出手段３１に入力される。
【００２０】
位相差算出手段３１は、アナログ信号Ｘ（ｔ）に代わって基準信号Ｒが入力されている状態で各Ａ／Ｄ変換器２５（１）〜２５（４）の出力値Ｄ１〜Ｄ４を取得し、各Ａ／Ｄ変換器毎の出力値をそれぞれ瞬時振幅とする４相の信号の位相を求め、その差を算出する。
【００２１】
この位相の算出は、例えば入力値に対する直交変換処理、即ち、基準信号Ｒの周波数をｆｒとすると、入力値Ｄｉに対して次の直交変換演算を行い、Ａ／Ｄ変換器毎の位相値θｉを求める。
【００２２】
Ｉ＝Σ［Ｄｉ・ｃｏｓ（２πｆｒｔ）］
Ｑ＝Σ［Ｄｉ・ｓｉｎ（２πｆｒｔ）］
θｉ＝ｔａｎ（Ｑ／Ｉ）
ここで、記号Σは、サンプル数分の総和を表す。
【００２３】
そして、４つＡ／Ｄ変換器２５（１）〜２５（４）の一つ、ここではＡ／Ｄ変換器２５（１）の出力値Ｄ１の位相θ１を基準位相とし、他の各Ａ／Ｄ変換器２５（２）〜２５（４）の出力値Ｄ２〜Ｄ４の位相θ２〜θ４との位相差φ１〜φ３を次の演算によって算出する。
【００２４】
φ１＝θ２−θ１
φ２＝θ３−θ１
φ３＝θ４−θ１
【００２５】
なお、ここで求める位相差は４相の信号の相対的な位相差が得られればよく、上記のように一つの信号の位相を基準として他の信号の相対的な位相差を求める方法だけでなく、各信号の位相差をサンプリング順に求める方法であってもよい。
【００２６】
誤差算出手段３２は、位相差算出手段３１によって算出された位相差φ１〜φ３の理論値に対する誤差Δφ１〜Δφ３を求める。
【００２７】
誤差算出手段３２によって得られた位相差の誤差Δφ１〜Δφ３は、後述する制御部３５に入力され、その誤差が小さくなるように、基準信号Ｒに対するＡ／Ｄ変換器２５（１）〜２５（４）の各サンプリングタイミングが補正される。
【００２８】
その位相補正は、クロック発生器２６から出力される４相のクロック信号Ｃ１〜Ｃ４に制御信号ｄ１〜ｄ４に応じた遅延を与える可変遅延器３４（１）〜３４（４）の制御によって行われ、遅延制御されたクロック信号Ｃ１′〜Ｃ４′が各Ａ／Ｄ変換器２５（１）〜Ａ／Ｄ変換器２５（４）に入力される。
【００２９】
制御部３５は、所定タイミング、例えば図示しない操作部等により位相補正処理の指示を受けたタイミングあるいは装置の電源投入タイミング等に、スイッチ２２を基準信号側に接続し、そのときに算出された位相差の誤差が小さくなるように可変遅延器３４（１）〜３４（４）の遅延量を制御してから、スイッチ２２を切り替えて未知のアナログ信号Ｘ（ｔ）に対するＡ／Ｄ変換処理を行わせる。
【００３０】
なお、ここでは、可変遅延器の遅延量が温度変化等により変動しても、クロック信号Ｃ１′〜Ｃ４′の位相が相対的に変化しないように、基準となるＡ／Ｄ変換器２５（１）に対しても可変遅延器３４（１）を介してクロック信号を与えているが、温度変化等による遅延量の変化が問題にならない場合には、基準のＡ／Ｄ変換器２５（１）に対して固定遅延器を介してあるいは無遅延でクロック信号を与えてもよい。
【００３１】
上記のように構成されたＡ／Ｄ変換装置２０において、例えば位相補正処理が指示されると、制御部３５は、各可変遅延器３４（１）〜３４（４）の遅延量を一定値ｄ０に設定した状態で、スイッチ２２を基準信号発生器２１側に接続して、図２の（ａ）に示す基準信号Ｒを信号分岐部２３に入力させる。
【００３２】
この状態で、各Ａ／Ｄ変換器２５（１）〜２５（４）には、基準信号の分岐出力とともに周期ＴでほぼＴ／４ずつ位相がシフトしたクロック信号Ｃ１′〜Ｃ４′が与えられ、そのクロック信号に同期して基準信号Ｒに対するサンプリングが行われて、図２の（ｂ１）〜（ｂ４）に示す値Ｄｉ（０）、Ｄｉ（１）、……が順次出力される（ｉ＝１〜４）。
【００３３】
位相差算出手段３１は、これらの出力値を一定数取得し、図２の（ｃ１）〜（ｃ４）のように、各Ａ／Ｄ変換器２５（１）〜２５（４）の出力値Ｄ１〜Ｄ４によってそれぞれ決まる信号Ｙ１〜Ｙ４の位相θ１〜θ４を前記したように求め、位相θ１を基準位相とする位相差を求める。
【００３４】
これら演算によって得られる位相差φ１〜φ３は、装置が理想状態であれば等しいはずであるが、実際には信号分岐部２３から各Ａ／Ｄ変換器２５（１）〜２５（４）までの信号経路長の差、クロック信号Ｃ１〜Ｃ４の生成時の位相誤差およびその信号経路長の差等により誤差が生じている。
【００３５】
また、位相差φ１〜φ３は基準信号Ｒの位相角であり、基準信号Ｒの周期をＴｒとすれば、各位相差φ１〜φ３に対応した遅延時間Ｔｄ１〜Ｔｄ３は、
Ｔｄ１＝Ｔｒ・φ１／２π
Ｔｄ２＝Ｔｒ・φ２／２π
Ｔｄ３＝Ｔｒ・φ３／２π
と表すことができる。
【００３６】
理想状態において各遅延時間Ｔｄ１〜Ｔｄ３は、サンプリング用のクロック信号Ｃ１〜Ｃ４の周期Ｔの１／４に等しくなるはずである。
【００３７】
また、時間Ｔ／４を基準信号Ｒの位相角φｒに変換すると、
φｒ＝πＴ／（２Ｔｒ）  （ラジアン）
と表される。
【００３８】
つまり、誤差算出手段３２は、次の演算により位相差の誤差を算出する。
Δφ１＝φ１−φｒ    （ラジアン）
Δφ２＝φ２−φｒ    （ラジアン）
Δφ３＝φ３−φｒ    （ラジアン）
【００３９】
なお、位相差の誤差を位相角でなく時間で求めてもよく、その場合には、各位相差の誤差を、
Δφ１＝Ｔｄ１−Ｔ／４    （秒）
Δφ２＝Ｔｄ２−Ｔ／４    （秒）
Δφ３＝Ｔｄ３−Ｔ／４    （秒）
の演算で求めてもよい。
【００４０】
このようにして得られた位相差の誤差を受けた制御部３５は、その誤差が小さくなるように可変遅延器３４（２）〜３４（４）の遅延量を制御する。
【００４１】
この制御により、各Ａ／Ｄ変換器２５（１）〜２５（Ｍ）の入力信号に対する相対的なサンプリングタイミングが所定周期Ｔの１／４ずつ正確にずれることになり、正確なデータの取得が可能となる。
【００４２】
そして、上記の位相制御の動作が終了して誤差が最小となった段階で、スイッチ２２を切り替えて変換対象のアナログ信号Ｘ（ｔ）を入力させることで、その信号Ｘ（ｔ）に対するインタリーブ方式のＡ／Ｄ変換処理を正確に行うことができ、スプリアスを抑圧することができる。
【００４３】
なお、上記説明では、基準信号Ｒの周波数ｆｒが固定の場合であったが、この周波数ｆｒとしては、線路長などのバラツキによる位相誤差が顕著に現れるように、Ａ／Ｄ変換装置２０全体として許容される入力信号の上限周波数ｆａに等しい（または近い）周波数とし、図３のように、この周波数ｆａで誤差が最小となるようにすればよい。
【００４４】
また、図４に示すように、制御部３５の制御等により、任意の異なる周波数の２つの基準信号、例えば、入力信号の許容される帯域の上限周波数ｆａと下限周波数ｆｂに等しい（または近い）周波数の正弦波の第１基準信号Ｒａと第２基準信号Ｒｂとを基準信号発生器２１から選択的に出力させるように構成し、周波数ｆａの第１基準信号を入力させた状態で、前記同様に位相差の誤差Δφ１（ｆａ）〜Δφ３（ｆａ）を求め、周波数ｆｂの第２基準信号を入力した状態で位相差の誤差Δφ１（ｆｂ）〜Δφ３（ｆｂ）を求める。
【００４５】
そして、制御部３５が、次のように、各誤差の絶対値が等しくなるように制御して、例えば図５のように、Ａ／Ｄ変換器間の各誤差を小さく且つ周波数特性を平坦化させる。
【００４６】
｜Δφ１（ｆａ）｜＝｜Δφ１（ｆｂ）｜
｜Δφ２（ｆａ）｜＝｜Δφ２（ｆｂ）｜
｜Δφ３（ｆａ）｜＝｜Δφ３（ｆｂ）｜
【００４７】
なお、ここで、さらに次のように、各誤差の絶対値が等しく符号が反対となるように制御すれば、図６のように、帯域中央部に誤差の小さい領域を設定することができる。
【００４８】
Δφ１（ｆａ）＝−Δφ１（ｆｂ）
Δφ２（ｆａ）＝−Δφ２（ｆｂ）
Δφ３（ｆａ）＝−Δφ３（ｆｂ）
【００４９】
また、基準信号Ｒの周波数ｆｒを、Ａ／Ｄ変換装置２０全体として許容される入力信号の周波数範囲内で、例えば所定ステップΔｆで変化させながら上記同様に基準のＡ／Ｄ変換器２５（１）の出力に対する各Ａ／Ｄ変換器２５（２）〜２５（４）の出力の位相差の誤差を周波数毎に求め、最小自乗法等を用いて、誤差の絶対値が小さく且つ周波数特性が平坦となるような遅延量を与えることもできる。
【００５０】
また、基準信号発生器２１が発生する基準信号Ｒとして複数の周波数成分が重畳されたパルス波形のものを用いることも可能である。
【００５１】
この場合、基本波成分とその整数倍の高調波成分が含まれることになるが、入力信号の帯域外の成分についてはＡ／Ｄ変換器の作用により帯域内へ折り返されるので、元の高調波成分とその折り返し成分とが重なり合わないように基本波の周波数を設定しておく。
【００５２】
また、この場合、上記実施形態のような正弦波の単一波についての直交変換演算では複数の周波数成分の位相を算出することはできない。したがって、この場合には、位相差算出手段３１において、各Ａ／Ｄ変換器２５（１）〜２５（４）の出力信号についてそれぞれＦＦＴ（高速フーリエ変換）処理を行い、それぞれの周波数成分（例えばｆ１、ｆ２、ｆ３とする）についての位相θ１（ｆ１）〜θ１（ｆ３）、θ２（ｆ１）〜θ２（ｆ３）、θ３（ｆ１）〜θ３（ｆ３）、θ４（ｆ１）〜θ４（ｆ３）をそれぞれ求め、周波数毎の位相差φ１〜φ３を以下の演算で求める。
【００５３】
φ１（ｆ１）＝θ２（ｆ１）−θ１（ｆ１）
φ１（ｆ２）＝θ２（ｆ２）−θ１（ｆ２）
φ１（ｆ３）＝θ２（ｆ３）−θ１（ｆ３）
【００５４】
φ２（ｆ１）＝θ３（ｆ１）−θ１（ｆ１）
φ２（ｆ２）＝θ３（ｆ２）−θ１（ｆ２）
φ２（ｆ３）＝θ３（ｆ３）−θ１（ｆ３）
【００５５】
φ３（ｆ１）＝θ４（ｆ１）−θ１（ｆ１）
φ３（ｆ２）＝θ４（ｆ２）−θ１（ｆ２）
φ３（ｆ３）＝θ４（ｆ３）−θ１（ｆ３）
【００５６】
そして、上記のように得られた位相差の誤差の絶対値が小さくその周波数特性が平坦となるように各可変遅延器３４（２）〜３４（４）の遅延量を制御する。
【００５７】
なお、この場合であっても、前記図６に示したように周波数帯域の中央の領域で誤差０を横切るように遅延量を設定することで、帯域中央部に誤差の小さい領域を設定することができる。
【００５８】
また、前記実施形態では、Ａ／Ｄ変換器２５（１）〜２５（４）に入力される４相のクロック信号の位相を可変遅延器３４（１）〜３４（４）を用いて微調整することで、各Ａ／Ｄ変換器２５（１）〜２５（４）の入力信号に対するサンプリングタイミングを調整しているが、図７に示すように、信号分岐部２３で同相分岐した信号を各可変遅延器３４（１）〜３４（４）に与えて、その出力をＡ／Ｄ変換器２５（１）〜２５（４）に入力させる構成とし、位相差の誤差を入力信号の遅延量制御により小さくすることも可能である。
【００５９】
さらに、図８に示すように、信号分岐部２３とＡ／Ｄ変換器２５（１）〜２５（４）の間に、入力信号に対する遅延時間が周期Ｔの１／４ずつ異なる固定の遅延器５１（１）〜５１（４）を挿入して、アナログ信号をＴ／４ずつ移相し、各可変遅延器３４（１）〜３４（４）を介して各Ａ／Ｄ変換器２５（１）〜２５（４）に入力させ、クロック発生器２６′からは、周期Ｔのクロック信号Ｃを各Ａ／Ｄ変換器２５（１）〜２５（４）に同相入力する構成としてもよい。
【００６０】
また、上記した固定の遅延器５１（１）〜５１（４）によりアナログ信号をＴ／４ずつ移相するとともに、可変遅延器３４（１）〜３４（４）を、図１や図４の実施形態と同様に、クロック信号Ｃ１〜Ｃ４側に設けて位相調整する構成としてもよい。
【００６１】
また、前記実施形態では、基準信号Ｒの周波数ｆｒが各Ａ／Ｄ変換器２５（１）〜２５（４）のナイキスト周波数１／（２Ｔ）を超えない例を説明したが、基準信号Ｒの周波数ｆｒが各Ａ／Ｄ変換器２５（１）〜２５（４）のナイキスト周波数１／（２Ｔ）を超える場合、折り返し現象によりその差の周波数の信号をサンプリングした場合と等価な結果を得ることができ、その差周波数信号についての位相および位相差を求めることができ、前記同様に位相誤差を抑圧することができる。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施形態の構成図
【図２】実施形態の動作を説明するための信号図
【図３】誤差の周波数特性を示す図
【図４】基準信号の周波数を可変する場合の構成を示す図
【図５】誤差の周波数特性を示す図
【図６】誤差の周波数特性を示す図
【図７】入力信号側の位相を微調整する場合の構成を示す図
【図８】入力信号側でＴ／４の移相処理と微調整を行う場合の構成を示す図
【図９】従来装置の構成図
【図１０】位相誤差とスプリアスの関係を示す図
【符号の説明】
【００６３】
２０……Ａ／Ｄ変換装置、２１……基準信号発生器、２２……スイッチ、２３……信号分配部、２５（１）〜２５（４）……Ａ／Ｄ変換器、２６、２６′……クロック発生器、３１……位相差算出手段、３２……誤差算出手段、３４（１）〜３４（４）……可変遅延器、３５……制御部、５１（１）〜５１（４）……遅延器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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