(57)【要約】      （修正有）【課題】加熱損失を減少させる相変化メモリ素子を提供する。【解決手段】相変化メモリ素子は、基板１０上に形成された下電極１２と、絶縁層１４上に形成され、誘電材料１６と低熱伝導材料１８からなる複合層２０と、複合層２０に形成された貫通孔に充填される相変化物質２４と、上電極２６からなる。相変化物質２４は、貫通孔の少なくとも一部に形成され、Ｉｎ、Ｇｅ、Ｓｂ、Ｔｅ、あるいは、その混合物、ＧｅＳｂＴｅ、あるいは、ＩｎＧｅＳｂＴｅである。複合層２０は、ケイ素含有の化合物、例えば、酸化ケイ素、窒化ケイ素、あるいは、それらの混合物である誘電材料１６と、相変化物質、窒素をドープした相変化物質、あるいは、酸素をドープした相変化物質である低熱伝導材料１８、との交錯層、あるいは、混合層である。【選択図】図１ｅ
2008283163.tif 000002
【特許請求の範囲】
【請求項１】
相変化メモリ素子であって、
誘電材料と低熱伝導材料からなる複合層と、
前記複合層中に形成される貫通孔と、
前記貫通孔の少なくとも一部に形成される相変化物質と、
からなることを特徴とする相変化メモリ素子。
【請求項２】
前記低熱伝導材料は、０．１〜１Ｗ／ｍ−Ｋの熱伝導率を有することを特徴とする請求項１記載の相変化メモリ素子。
【請求項３】
前記誘電材料は、酸化ケイ素、窒化ケイ素、あるいは、それらの混合物であることを特徴とする請求項１記載の相変化メモリ素子。
【請求項４】
前記低熱伝導材料は、相変化物質であることを特徴とする請求項１記載の相変化メモリ素子。
【請求項５】
前記低熱伝導材料は、窒素をドープした相変化物質であることを特徴とする請求項１記載の相変化メモリ素子。
【請求項６】
前記低熱伝導材料は、酸素をドープした相変化物質であることを特徴とする請求項１記載の相変化メモリ素子。
【請求項７】
前記複合層は、前記誘電材料層と前記低熱伝導材料層が交互に重なった層であることを特徴とする請求項１記載の相変化メモリ素子。
【請求項８】
前記誘電材料層の厚さは少なくとも３ｎｍであることを特徴とする請求項７記載の相変化メモリ素子。
【請求項９】
前記低熱伝導材料層の厚さは少なくとも３ｎｍであることを特徴とする請求項７記載の相変化メモリ素子。
【請求項１０】
少なくとも一層の誘電材料層と低熱伝導材料を有することを特徴とする請求項７記載の相変化メモリ素子。
【請求項１１】
前記複合層は、前記誘電材料と前記低熱伝導材料の混合物であることを特徴とする請求項１記載の相変化メモリ素子。
【請求項１２】
前記誘電材料と前記低熱伝導材料間の複合層の荷重配分比は、１：１０〜１：１であるとことを特徴とする請求項１１記載の相変化メモリ素子。
【請求項１３】
前記複合層は、交互の同心環の誘電材料層と低熱伝導材料層を有し、前記貫通孔を環繞することを特徴とする請求項１記載の相変化メモリ素子。
【請求項１４】
前記誘電材料は前記貫通孔周囲に形成され、直接接触することを特徴とする請求項１３記載の相変化メモリ素子。
【請求項１５】
相変化メモリ素子であって、
基板と、
前記基板上に形成される電極と、
前記基板上に形成され、誘電材料と低熱伝導材料からなる複合層と、
前記複合層を貫通する貫通孔と、
前記貫通孔の少なくとも一部に形成され、前記電極と接触する相変化物質層と、
からなることを特徴とする相変化メモリ素子。
【請求項１６】
前記低熱伝導材料は、０．１〜１Ｗ／ｍ−Ｋの熱伝導率を有することを特徴とする請求項１５記載の相変化メモリ素子。
【請求項１７】
前記低熱伝導材料は、相変化物質、窒素をドープした相変化物質、あるいは、酸素をドープした相変化物質であることを特徴とする請求項１５記載の相変化メモリ素子。
【請求項１８】
前記複合層は、前記誘電材料と前記低熱伝導材料が交互に重なった層であることを特徴とする請求項１５記載の相変化メモリ素子。
【請求項１９】
前記複合層は、前記誘電材料と前記低熱伝導材料の混合物であることを特徴とする請求項１５記載の相変化メモリ素子。
【請求項２０】
前記複合層は、交互の同心環の誘電材料層と低熱伝導材料層を有し、前記貫通孔を環繞することを特徴とする請求項１５記載の相変化メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ素子に関するものであって、特に、相変化メモリ素子に関するものである。
【背景技術】
【０００２】
相変化メモリ素子は、拡張性があり、高速で、不揮発性メモリ技術である。一般に、携帯式装置は低電力消耗が要求される。よって、相変化メモリセルは、低プログラミング電流、高電圧の回避、小セルサイズ、速い相変態速度、低コストであることが望まれる。しかし、現時点で、これらの要求に符合させるのは難しい。
【０００３】
プログラミング電流を減少させる簡単な方法は、加熱領域を減少させることである。この方法の長所は、セル尺寸を同時に減少できることである。しかし、領域が減少すると、セル抵抗が高くなり、必要な駆動電圧を増加させる。ジュール加熱の量が保存され、操作電圧がプログラミング電流に反比例する。これは、明らかに望ましくない。加熱領域の減少は、必ずしも、他の性能特徴を改善するものではない。相変態速度は、セルのアクティブ領域中、良好な熱均一性を必要とする。
【０００４】
実際には、冷却が、小構造にとって重要で、表面と体積が増加するにつれて、周囲への放熱がさらに重要である。その結果、温度の均一性が悪化する。さらに、加熱領域が減少する時、電流密度は増加しなければならない。これは、エレクトロマイグレーションの信頼度に影響する。よって、電流を減少させるだけでなく、加熱も必須である。ジュール加熱入力量が減少するので、環境への加熱損失もさらに減少させなければならない。
【０００５】
加熱損失は、周辺の誘電材料の熱伝導率に比例する。一般に、相変化カルコゲニドＧｅ2Ｓｂ2Ｔｅ5に用いられる一般の熱伝導率は平均０．３Ｗ／ｍ−Ｋである。低導電率は、フェノン拡散を増加する微細構造中の電子密度と空間が共に少ないからである。活性材料なので、周囲誘電体とすることができない。窒化ケイ素と酸化ケイ素はカルコゲニドとしっかりと接触する。しかし、それらの熱導電率は、１Ｗ／ｍ−Ｋ以上であり、現状は、プログラミング電流の縮小を妨げる。
【０００６】
方策として、安定した高熱伝導誘電体と低熱伝導カルコゲニド材料の混合を利用し、混合物の効果的な熱伝導率がカルコゲニドに接近する。
【０００７】
特許文献１で「エネルギー制御メカニズムを有するメモリ素子」が開示され、熱的分離層を用い、相変化物質を少なくとも部分的にカプセルする。しかし、材料が取得しにくく、また、最新技術のメモリセル製造工程と適合性がないので、現段階では、業界が使用する相変化メモリ素子製造工程に導入できない。
【０００８】
よって、相変化メモリを開発し、上述の問題を改善する必要がある。
【０００９】
【特許文献１】米国特許第５９３３３６５号明細書抜粋
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、上述の問題を改善する相変化メモリ素子を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の具体例による相変化メモリ素子は、誘電材料と低熱伝導材料からなる複合層と、複合層中に形成される貫通孔と、前記貫通孔の少なくとも一部に形成される相変化物質と、からなる。
【００１２】
本発明のもう一つの具体例による相変化メモリ素子は、基板と、基板上に形成される電極と、基板上に形成され、誘電材料と低熱伝導材料からなる複合層と、複合層を貫通する貫通孔と、貫通孔の少なくとも一部に形成され、電極と接触する相変化物質層と、からなる。
【発明の効果】
【００１３】
本発明により、プログラミング電流とプログラミング電圧を効果的に低下させ、プログラミング電流密度が減少するので、信頼性が向上し、さらに、製造工程が簡単で、異なる素子の製造工程に適用でき、かつ、製造工程費用が安いという長所が得られる。
【発明を実施するための最良の形態】
【００１４】
実施例１
図１ａを参照すると、下電極１２を有する基板１０が提供され、絶縁層１４が下電極１２を環繞し、下電極１２の上表面１５を露出する。特に、基板１０は、半導体製造工程に使用する基板で、例えば、ケイ素基板である。基板１０は、ＣＭＯＳ回路、隔離構造、キャパシタ、ダイオードを含む基板である。図を簡潔にするため、図中では平坦な長方形で表示される。下電極１２は、例えば、Ａｌ、Ｗ、Ｍｏ、ＴｉＮ、あるいは、ＴｉＷ等の材料からなる。絶縁層１４はケイ素含有の化合物、例えば、酸化ケイ素、あるいは、窒化ケイ素である。
【００１５】
続いて、図１ｂを参照すると、複合層２０が下電極１２と絶縁層１４上に形成され、複合層２０は、誘電材料層１６と低熱伝導材料層１８が交互に重なった層である。少なくとも一層の誘電材料層１６と低熱伝導材料層１８が提供される。単一の誘電材料層１６、および、低熱伝導材料層１８の厚さは少なくとも３ｎｍである。低熱伝導材料層１８は、０．１〜１Ｗ／ｍ−Ｋ、例えば、０．２〜０．３Ｗ／ｍ−Ｋの熱伝導率を有し、低熱伝導材料は相変化物質、窒素をドープした相変化物質、あるいは、酸素をドープした相変化物質、例えば、Ｇｅ2Ｓｂ2Ｔｅ5である。誘電材料層１６は、ケイ素含有の化合物、例えば、酸化ケイ素、窒化ケイ素、あるいは、それらの混合物である。
【００１６】
続いて、図１ｃを参照すると、複合層２０は、さらに、パターン化されて、貫通孔２２を形成し、貫通孔２２は、フォトリソグラフィとエッチング工程により形成され、複合層２０を貫通し、下電極１２の上表面１５を露出する。エッチングは例えば、ドライエッチングである。
【００１７】
続いて、図１ｄを参照すると、相変化物質層２４を蒸着して、貫通孔２２内に充填する。相変化物質層２４はＩｎ、Ｇｅ、Ｓｂ、Ｔｅ、あるいは、その混合物、ＧｅＳｂＴｅ、あるいは、ＩｎＧｅＳｂＴｅである。
【００１８】
最後に、図１ｅを参照すると、上電極２６が複合層２０の上に形成され、相変化物質層２４と電気的に接続される。上電極２６に適する材料は、ＴａＮ、Ｗ、ＴｉＮ、あるいは、ＴｉＷである。
【００１９】
実施例２
まず、図２ａを参照すると、下電極１０２を有する基板１００が提供され、絶縁層１０４が下電極１０２を環繞し、下電極１０２の上表面１０５を露出する。基板１００は、半導体製造工程が使用する基板で、例えば、ケイ素基板である。基板１００は、ＣＭＯＳ、隔離構造、キャパシタ、ダイオードを含む基板である。図を簡潔にするため、図中では平坦な長方形で表示される。下電極１０２は、例えば、Ａｌ、Ｗ、Ｍｏ、ＴｉＮ、あるいは、ＴｉＷ等の材料からなる。絶縁層１０４はケイ素含有の化合物、例えば、酸化ケイ素、あるいは、窒化ケイ素である。
【００２０】
続いて、図２ｂを参照すると、複合層１１０が下電極１０２と絶縁層１０４上に形成され、複合層１１０は、誘電材料層１０６と低熱伝導材料層１０８を混合して得られる膜層である。特に、誘電材料と低熱伝導材料間の複合層の荷重配分比は、１：１０〜１：１である。低熱伝導材料層１０８は、０．１〜１Ｗ／ｍ−Ｋ、例えば、０．２〜０．３Ｗ／ｍ−Ｋの熱伝導率を有し、低熱伝導材料は相変化物質、窒素をドープした相変化物質、あるいは、酸素をドープした相変化物質、例えば、Ｇｅ2Ｓｂ2Ｔｅ5である。誘電材料層１０６は、ケイ素含有の化合物、例えば、酸化ケイ素、窒化ケイ素、あるいは、それらの混合物である。
【００２１】
続いて、図２ｃを参照すると、複合層１１０は、パターン化されて、貫通孔１１１を形成し、貫通孔１１１は、フォトリソグラフィとエッチング工程により形成され、下電極１０２の上表面１０５を露出する。エッチングは例えば、ドライエッチングである。
【００２２】
続いて、図２ｄを参照すると、相変化物質層１１２を蒸着し、そして積層して、貫通孔１１１内に充填する。相変化物質層１１２はＩｎ、Ｇｅ、Ｓｂ、Ｔｅ、あるいは、その混合物、ＧｅＳｂＴｅ、あるいは、ＩｎＧｅＳｂＴｅである。
【００２３】
最後に、図２ｅを参照すると、上電極１１４が複合層１１０の上に形成され、相変化物質層１１２と電気的に接続される。上電極１１４に適する材料は、ＴａＮ、Ｗ、ＴｉＮ、あるいは、ＴｉＷである。
【００２４】
実施例３
まず、図３ａを参照すると、下電極２０２を有する基板２００が提供され、絶縁層２０４が下電極２０２を環繞し、下電極２０２の上表面２０５を露出する。基板２００は、半導体製造工程に使用する基板で、例えば、ケイ素基板である。基板２００は、ＣＭＯＳ回路、隔離構造、キャパシタ、ダイオードを含む基板である。図を簡潔にするため、図中では平坦な長方形で表示される。下電極２０２は、例えば、Ａｌ、Ｗ、Ｍｏ、ＴｉＮ、あるいは、ＴｉＷ等から形成される。絶縁層２０４はケイ素含有の化合物、例えば、酸化ケイ素、あるいは、窒化ケイ素である。
【００２５】
続いて、図３ｂを参照すると、相変化物質層２１２が下電極２０２上に形成され、電気的に接続する。続いて、上電極２１４を相変化物質層２１２に形成し、下電極２０２と電気的に接続する。相変化物質層２１２は、Ｉｎ、Ｇｅ、Ｓｂ、Ｔｅ、あるいは、それらの混合物、ＧｅＳｂＴｅ、あるいは、ＩｎＧｅＳｂＴｅである。上電極２１４に適する材料は、ＴａＮ、Ｗ、ＴｉＮ、あるいは、ＴｉＷである。相変化物質層２１２と上電極２１４の形成方法は、相変化物質層と導電層を基板２００に形成する工程と、リソグラフィとエッチングにより、相変化物質層２１２と上電極２１４のパターンを形成する工程とからなる。
【００２６】
続いて、図３ｃを参照すると、誘電材料層２０６と低熱伝導材料層２０８が基板２００上に交互に形成される。特に、誘電材料層と低熱伝導材料層間の複合層の荷重配分比は、１：１０〜１：１である。低熱伝導材料層２０８は、０．１〜１Ｗ／ｍ−Ｋ、例えば、０．２〜０．３Ｗ／ｍ−Ｋの熱伝導率を有し、低熱伝導材料層２０８は相変化物質、窒素をドープした相変化物質、あるいは、酸素をドープした相変化物質、例えば、Ｇｅ2Ｓｂ2Ｔｅ5である。誘電材料層２０６は、ケイ素含有の化合物、例えば、酸化ケイ素、窒化ケイ素、あるいは、それらの混合物である。
【００２７】
最後に、図３ｄを参照すると、基板がエッチングされて、誘電材料層２０６と低熱伝導材料層２０８を上電極２１４と基板２００上で除去し、上電極２１４の上表面と基板２００を露出する。図４は図３ｄの上視図で、図から分かるように、誘電材料層２０６と低熱伝導材料層２０８はエッチング後、複合層２１０を形成し、複合層２１０は、交互の同心環のパターン化された誘電材料層２０６ａとパターン化された低熱伝導材料層２０８ａを有し、相変化物質２１２と上電極２１４パターンを環繞する。特に、誘電材料層２０６は、相変化物質層２１２と上電極２１４の側壁と周囲に形成されて、直接接触する。
【００２８】
上述のように、必要なジュール加熱が減少するので、本発明の相変化メモリ素子はプログラミング電流とプログラミング電圧を効果的に低下させる。この他、プログラミング電流密度が減少するので、信頼性が向上する。さらに、本発明の相変化メモリ素子の製造工程は簡単で、異なる素子の製造工程に適用でき、かつ、製造工程費用が安い。
【００２９】
本発明では好ましい実施例を前述の通り開示したが、これらは決して本発明に限定するものではなく、当該技術を熟知する者なら誰でも、本発明の精神と領域を脱しない範囲内で各種の変動や潤色を加えることができ、従って本発明の保護範囲は、特許請求の範囲で指定した内容を基準とする。
【図面の簡単な説明】
【００３０】
【図１ａ】本発明の第一実施例の相変化メモリ素子の製造工程図である。
【図１ｂ】本発明の第一実施例の相変化メモリ素子の製造工程図である。
【図１ｃ】本発明の第一実施例の相変化メモリ素子の製造工程図である。
【図１ｄ】本発明の第一実施例の相変化メモリ素子の製造工程図である。
【図１ｅ】本発明の第一実施例の相変化メモリ素子の製造工程図である。
【図２ａ】本発明の第二実施例の相変化メモリ素子の製造工程図である。
【図２ｂ】本発明の第二実施例の相変化メモリ素子の製造工程図である。
【図２ｃ】本発明の第二実施例の相変化メモリ素子の製造工程図である。
【図２ｄ】本発明の第二実施例の相変化メモリ素子の製造工程図である。
【図２ｅ】本発明の第二実施例の相変化メモリ素子の製造工程図である。
【図３ａ】本発明の第三実施例の相変化メモリ素子の製造工程図である。
【図３ｂ】本発明の第三実施例の相変化メモリ素子の製造工程図である。
【図３ｃ】本発明の第三実施例の相変化メモリ素子の製造工程図である。
【図３ｄ】本発明の第三実施例の相変化メモリ素子の製造工程図である。
【図４】図３ｄの上視図である。
【符号の説明】
【００３１】
１０、１００、２００  基板
１２、１０２、２０２  下電極
１４、１０４、２０４  絶縁層
１５、１０５、２０５  下電極の上表面
１６、２０６、１０６  誘電材料層
１８、２０８、１０８  低熱伝導材料層
２０、１１０、２１０  複合層
２２、１１１  貫通孔
２４、１１２、２１２  相変化物質層
２６、１１４、２１４  上電極
２０６ａ  パターン化された誘電材料層
２０８ａ  パターン化された低熱伝導材料層
【図１ａ】
2008283163.tif 000003
【図１ｂ】
2008283163.tif 000004
【図１ｃ】
2008283163.tif 000005
【図１ｄ】
2008283163.tif 000006
【図１ｅ】
2008283163.tif 000007
【図２ａ】
2008283163.tif 000008
【図２ｂ】
2008283163.tif 000009
【図２ｃ】
2008283163.tif 000010
【図２ｄ】
2008283163.tif 000011
【図２ｅ】
2008283163.tif 000012
【図３ａ】
2008283163.tif 000013
【図３ｂ】
2008283163.tif 000014
【図３ｃ】
2008283163.tif 000015
【図３ｄ】
2008283163.tif 000016
【図４】
2008283163.tif 000017