(57)【要約】【課題】複数ＬＳＩ間でなされる共有メモリの競合に起因したライン同期エラーに対して、製品機能に影響を及ぼす同期エラーを適確に解消し、ユーザビリティの向上を図るコントローラ装置等を提供する。【解決手段】ラインエラー判定回路１１は、ラインエラーカウンタ１２、ラインエラー画素カウンタ１３、判定条件設定回路１４、及びエラー発生回路１５を備える。判定条件設定回路１４は、製品機能に影響を及ぼすライン同期エラーを判定するための判定条件を設定するとともに、ラインエラーカウンタ１２からの同期エラーやラインエラー画素カウンタ１３からのエラー画素と判定条件とを参照してライン同期エラーの判定を行い、判定結果をエラー発生回路１５に出力して同期エラー割り込みを発生させる。【選択図】図３
2008219195.tif 000002
【特許請求の範囲】
【請求項１】
複数の機能を搭載し、該複数の機能による要求を送出して共有メモリへアクセスするとともに、ライン同期信号に従ってデータ転送を行うコントローラ装置において、
前記ライン同期信号の周期とデータ転送期間のタイミングのずれに対して、ライン同期エラーが発生したものとしてエラー割り込みを生成するか否かを判定するライン同期エラー判定回路を有することを特徴とするコントローラ装置。
【請求項２】
前記ライン同期エラー判定回路は、
前記ライン同期信号及び画像データを入力し、前記ライン同期信号の周期とデータ転送期間のタイミングがずれていたときにエラーデータを検出するエラーデータ検出回路と、
前記エラー割り込みを生成するか否かの判定条件を設定し、前記エラーデータ検出回路による検出結果と前記判定条件との比較からエラー判定を行って判定結果を出力するエラー判定回路と、
前記エラー判定回路による判定結果に基づいてエラー割り込みを発生するエラー割り込み発生回路と、
を有することを特徴とする請求項１に記載のコントローラ装置。
【請求項３】
前記エラーデータ検出回路は、前記ライン同期信号の周期とデータ転送期間のタイミングのずれについて同期エラーとして前記ライン同期信号ごとにカウントして出力し、
前記エラー判定回路は、前記同期エラーの連続入力数を判定条件に設定し、前記エラーデータ検出回路からの入力結果と該判定条件との比較からエラー判定を行って判定結果を出力することを特徴とする請求項２に記載のコントローラ装置。
【請求項４】
前記エラー判定回路は、１ページ分の同期エラー数を判定条件に設定するとともに、前記エラーデータ検出回路からの入力結果により１ページ分の同期エラー数を求め、該求めた１ページ分の同期エラー数と該判定条件との比較からエラー判定を行って判定結果を出力することを特徴とする請求項３に記載のコントローラ装置。
【請求項５】
前記エラーデータ検出回路は、前記タイミングのずれたデータ転送がなされた画素についてエラー画素として前記ライン同期信号ごとにカウントして出力し、
前記エラー判定回路は、前記エラー画素を判定条件に設定し、前記エラーデータ検出回路からの入力結果と該判定条件との比較からエラー判定を行って判定結果を出力することを特徴とする請求項２から４のいずれか１項に記載のコントローラ装置。
【請求項６】
前記エラー判定回路は、１ページ分のエラー画素数を判定条件に設定するとともに、前記エラーデータ検出回路からの入力結果により１ページ分のエラー画素数を求め、該求めた１ページ分のエラー画素数と該判定条件との比較からエラー判定を行って判定結果を出力することを特徴とする請求項５に記載のコントローラ装置。
【請求項７】
複数の機能を搭載し、該複数の機能による要求を送出して共有メモリへアクセスするとともに、ライン同期信号に従ってデータ転送を行うコントローラ装置のライン同期エラー判定方法において、
判定回路により、前記ライン同期信号の周期とデータ転送期間のタイミングのずれに対して、ライン同期エラーが発生したものとしてエラー割り込みを生成するか否かを判定することを特徴とするライン同期エラー判定方法。
【請求項８】
前記ライン同期信号及び画像データを入力し、前記ライン同期信号の周期とデータ転送期間のタイミングがずれていたときにエラーデータを検出するエラーデータ検出工程と、
前記エラー割り込みを生成するか否かの判定条件を設定し、前記エラーデータ検出工程による検出結果と前記判定条件との比較からエラー判定を行って判定結果を出力するエラー判定工程と、
前記エラー判定工程による判定結果に基づいてエラー割り込みを発生するエラー割り込み発生工程と、
を有することを特徴とする請求項７に記載のライン同期エラー判定方法。
【請求項９】
前記エラーデータ検出工程は、前記ライン同期信号の周期とデータ転送期間のタイミングのずれについて同期エラーとして前記ライン同期信号ごとにカウントして出力し、
前記エラー判定工程は、前記同期エラーの連続入力数を判定条件に設定し、前記エラーデータ検出工程による入力結果と該判定条件との比較からエラー判定を行って判定結果を出力することを特徴とする請求項８に記載のライン同期エラー判定方法。
【請求項１０】
前記エラー判定工程は、１ページ分の同期エラー数を判定条件に設定するとともに、前記エラーデータ検出工程による入力結果から１ページ分の同期エラー数を求め、該求めた１ページ分の同期エラー数と該判定条件との比較からエラー判定を行って判定結果を出力することを特徴とする請求項９に記載のライン同期エラー判定方法。
【請求項１１】
前記エラーデータ検出工程は、前記タイミングのずれたデータ転送がなされた画素についてエラー画素として前記ライン同期信号ごとにカウントして出力し、
前記エラー判定工程は、前記エラー画素を判定条件に設定し、前記エラーデータ検出工程による入力結果と該判定条件との比較からエラー判定を行って判定結果を出力することを特徴とする請求項８から１０のいずれか１項に記載のライン同期エラー判定方法。
【請求項１２】
前記エラー判定工程は、１ページ分のエラー画素数を判定条件に設定するとともに、前記エラーデータ検出工程による入力結果から１ページ分のエラー画素数を求め、該求めた１ページ分のエラー画素数と該判定条件との比較からエラー判定を行って判定結果を出力することを特徴とする請求項１１に記載のライン同期エラー判定方法。
【請求項１３】
請求項１から６のいずれか１項に記載のコントローラ装置を搭載したことを特徴とする画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コントローラ装置、ライン同期エラー判定方法、及び画像処理装置に関し、特に、複数の機能を搭載したコントローラ装置が共有メモリとの間でライン同期信号に従ってデータ転送を行う際に発生する同期エラーに対して適用される技術に関するものである。
【背景技術】
【０００２】
近年、微細加工技術の向上により、ＬＳＩ（Large Scale Integration：大規模集積回路）の動作速度が高速化するとともに、多くの機能が１つのＬＳＩに集積される方向にある。また、ＬＳＩには多くの回路が内蔵されており、共通のメモリデバイス（共有メモリ）をアクセスするように回路形成されている。
【０００３】
図６に示すように、ＣＰＵベンダが提供するＣＨＩＰ  ＳＥＴは多くのＬＳＩが接続可能になっており、多くの機能がシステムに搭載されている。しかし、上述したように、メモリは通常は共有メモリとして利用されているため、１つのＬＳＩに搭載されている複数の機能（第１機能１１０〜第Ｎ機能１３０）から共有メモリに対し要求（リード／ライト）することになり、要求が重なるほど待ち時間が長くなることになる。さらに、当然のことながら、複数あるＬＳＩ（ＬＳＩ  Ａ１００〜ＬＳＩ  Ｃ３００）も同様にメモリ要求を行いうるため、これら複数のＬＳＩが行う要求の重なりにより待ち時間がますます長くなる。
【０００４】
他方、図１に示すようなビデオＩ／Ｆ（Interface）を持つＬＳＩにおいては、ライン同期信号が存在し、このライン同期信号により物理的に１ラインの間隔が決まっている。複数ＬＳＩ間の共有メモリへの競合が増加するほど、ライン同期信号間でのデータ転送は時間を必要とし、ある条件になるとライン同期信号間では転送終了しない場合が出てくる。ところが、プリンタ等の場合は、ライン同期信号内で転送終了しない状態が必ずしも製品性能を満足していない状態ではないため、単純に同期エラーと判断して動作の中断を行うことは、単にユーザビリティの劣化にすぎない。
【０００５】
ところで、例えば特許文献１では、汎用的な高速シリアルバスインターフェースを用いた際の送信側と受信側の転送速度のずれを吸収するために必要な緩衝メモリのサイズ、及び補正に必要な処理量を増大させることなく画像データを転送することができる画像データ転送装置が開示されている。当該画像データ転送装置では、送信ライン転送同期制御部が、送信側同期信号の発生周期を初期化して同期化制御を開始し、送信ライン同期信号発生部の同期信号が発生するごとに、送信ライン同期信号記憶レジスタの同期信号発生時刻と受信ライン同期信号記憶レジスタの同期信号発生時刻とを取得し、その差が時刻差目標値に対し許容範囲内に収まるように発生周期補正制御部で送信ライン同期信号発生部を補正制御している。
【特許文献１】特開２０００−１７４７３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１で開示された技術は、汎用的な高速シリアルバスインターフェースを用いた際の送信側と受信側の転送速度のずれを解消するために、補正制御部により同期信号の発生周期を補正するものであるが、複数のＬＳＩが共有メモリへ要求を送出したときにライン同期信号内でのデータ転送未了として発生するライン同期エラーについて、製品性能に影響を与える同期エラーとして適切に対処しうるものではない。
【０００７】
そこで、本発明は、複数ＬＳＩ間でなされる共有メモリの競合に起因したライン同期エラーに対して、製品機能に影響を及ぼす同期エラーを適確に解消し、ユーザビリティの向上を図るコントローラ装置等を提供することを目的とする。
【課題を解決するための手段】
【０００８】
係る目的を達成するために、本発明は、複数の機能を搭載し、該複数の機能による要求を送出して共有メモリへアクセスするとともに、ライン同期信号に従ってデータ転送を行うコントローラ装置において、ライン同期信号の周期とデータ転送期間のタイミングのずれに対して、ライン同期エラーが発生したものとしてエラー割り込みを生成するか否かを判定するライン同期エラー判定回路を有することを特徴とするコントローラ装置である。
【０００９】
また、本発明は、上記コントローラ装置において、ライン同期エラー判定回路が、ライン同期信号及び画像データを入力し、ライン同期信号の周期とデータ転送期間のタイミングがずれていたときにエラーデータを検出するエラーデータ検出回路と、エラー割り込みを生成するか否かの判定条件を設定し、エラーデータ検出回路による検出結果と判定条件との比較からエラー判定を行って判定結果を出力するエラー判定回路と、エラー判定回路による判定結果に基づいてエラー割り込みを発生するエラー割り込み発生回路と、を有することを特徴とするものであってもよい。
【００１０】
また、本発明は、上記コントローラ装置において、エラーデータ検出回路が、ライン同期信号の周期とデータ転送期間のタイミングのずれについて同期エラーとしてライン同期信号ごとにカウントして出力し、エラー判定回路が、同期エラーの連続入力数を判定条件に設定し、エラーデータ検出回路からの入力結果と該判定条件との比較からエラー判定を行って判定結果を出力することを特徴とするものであってもよい。
【００１１】
また、本発明は、上記コントローラ装置において、エラー判定回路が、１ページ分の同期エラー数を判定条件に設定するとともに、エラーデータ検出回路からの入力結果により１ページ分の同期エラー数を求め、該求めた１ページ分の同期エラー数と該判定条件との比較からエラー判定を行って判定結果を出力することを特徴とするものであってもよい。
【００１２】
また、本発明は、上記コントローラ装置において、エラーデータ検出回路が、タイミングのずれたデータ転送がなされた画素についてエラー画素としてライン同期信号ごとにカウントして出力し、エラー判定回路が、エラー画素を判定条件に設定し、エラーデータ検出回路からの入力結果と該判定条件との比較からエラー判定を行って判定結果を出力することを特徴とするものであってもよい。
【００１３】
また、本発明は、上記コントローラ装置において、エラー判定回路が、１ページ分のエラー画素数を判定条件に設定するとともに、エラーデータ検出回路からの入力結果により１ページ分のエラー画素数を求め、該求めた１ページ分のエラー画素数と該判定条件との比較からエラー判定を行って判定結果を出力することを特徴とするものであってもよい。
【００１４】
他の態様として、本発明は、複数の機能を搭載し、該複数の機能による要求を送出して共有メモリへアクセスするとともに、ライン同期信号に従ってデータ転送を行うコントローラ装置のライン同期エラー判定方法において、判定回路により、ライン同期信号の周期とデータ転送期間のタイミングのずれに対して、ライン同期エラーが発生したものとしてエラー割り込みを生成するか否かを判定することを特徴とするライン同期エラー判定方法である。
【００１５】
また、本発明は、上記ライン同期エラー判定方法において、ライン同期信号及び画像データを入力し、ライン同期信号の周期とデータ転送期間のタイミングがずれていたときにエラーデータを検出するエラーデータ検出工程と、エラー割り込みを生成するか否かの判定条件を設定し、エラーデータ検出工程による検出結果と判定条件との比較からエラー判定を行って判定結果を出力するエラー判定工程と、エラー判定工程による判定結果に基づいてエラー割り込みを発生するエラー割り込み発生工程と、を有することを特徴とするものであってもよい。
【００１６】
また、本発明は、上記ライン同期エラー判定方法において、エラーデータ検出工程が、ライン同期信号の周期とデータ転送期間のタイミングのずれについて同期エラーとしてライン同期信号ごとにカウントして出力し、エラー判定工程が、同期エラーの連続入力数を判定条件に設定し、エラーデータ検出工程による入力結果と該判定条件との比較からエラー判定を行って判定結果を出力することを特徴とするものであってもよい。
【００１７】
また、本発明は、上記ライン同期エラー判定方法において、エラー判定工程が、１ページ分の同期エラー数を判定条件に設定するとともに、エラーデータ検出工程による入力結果から１ページ分の同期エラー数を求め、該求めた１ページ分の同期エラー数と該判定条件との比較からエラー判定を行って判定結果を出力することを特徴とするものであってもよい。
【００１８】
また、本発明は、上記ライン同期エラー判定方法において、エラーデータ検出工程が、タイミングのずれたデータ転送がなされた画素についてエラー画素としてライン同期信号ごとにカウントして出力し、エラー判定工程が、エラー画素を判定条件に設定し、エラーデータ検出工程による入力結果と該判定条件との比較からエラー判定を行って判定結果を出力することを特徴とするものであってもよい。
【００１９】
また、本発明は、上記ライン同期エラー判定方法において、エラー判定工程が、１ページ分のエラー画素数を判定条件に設定するとともに、エラーデータ検出工程による入力結果から１ページ分のエラー画素数を求め、該求めた１ページ分のエラー画素数と該判定条件との比較からエラー判定を行って判定結果を出力することを特徴とするものであってもよい。
【００２０】
他の態様として、本発明は、上述したコントローラ装置を搭載したことを特徴とする画像処理装置である。
【発明の効果】
【００２１】
本発明によれば、複数ＬＳＩ間でなされる共有メモリの競合に起因したライン同期エラーに対して、製品機能に影響を及ぼす同期エラーを適確に解消し、ユーザビリティの向上を図るコントローラ装置等が実現される。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照しながら、本発明の実施形態について説明する。第１の実施形態は本発明を適用したコントロール装置であり、第２の実施形態は該コントロール装置を搭載した画像処理装置を備える画像形成装置であり、第３の実施形態は該コントロール装置を搭載した画像処理装置である。
【００２３】
［実施形態１］
図１は、本発明の第１の実施形態におけるコントロール装置の内部構成を示した図である。本実施形態のコントロール装置であるＬＳＩ  Ａ１は、プリンタ制御部３０及び共有メモリ２６と接続されており、ビデオＩ／Ｆ部１０と、第１機能２１から第Ｎ機能２３と、メモリアビータ回路２４と、メモリＩ／Ｆ回路２５とを備える。
【００２４】
ビデオＩ／Ｆ部１０は、プリンタ制御部３０からライン同期信号３１及び画像データ３２をビデオデータとして入力するインターフェースであり、複数の機能とデータのやり取りを行う。また、ビデオＩ／Ｆ部１０は、本発明の中核をなすラインエラー判定回路１１を内蔵する。
【００２５】
第１機能２１から第Ｎ機能２３は、ビデオＩ／Ｆ部１０との間でデータのやり取りを行い、メモリアビータ回路２４を介して共有メモリ２６内の画像データ等を取得し、それぞれ設定された機能を実行する。
【００２６】
メモリアビータ回路２４は、複数の機能により共有メモリへのアクセスの競合があったときにこれを調停する役割を担い、それぞれのメモリアクセスを調停し順次メモリにアクセス可能にする。
【００２７】
メモリＩ／Ｆ回路２５は、メモリアビータ回路２４の調停に従って共有メモリ２６内の画像データ等をメモリアビータ回路２４に送出するインターフェースである。
【００２８】
プリンタ制御部３０は、ＬＳＩ  Ａ１へライン同期信号３１及び画像データ３２を送出し、複数の機能が実行された後のデータを受け取る。共有メモリ２６は、画像データ等のデータを格納し、また、複数のＬＳＩと接続されこれらとデータのやり取りを行う。
【００２９】
図３は、本実施形態における同期エラー判定回路の内部構成を示した図である。本実施形態の同期エラー判定回路であるラインエラー判定回路１１は、ラインエラーカウンタ１２、ラインエラー画素カウンタ１３、判定条件設定回路１４、及びエラー発生回路１５を内蔵する。
【００３０】
ラインエラーカウンタ１２は、入力されたライン同期信号３１及び画像データ３２を参照し、画像データ３２の転送期間がライン同期信号３１の周期（画像転送可能な期間）とずれているデータ転送について、ライン同期信号ごとに同期エラーとして検出しカウントする。そして、そのカウント結果を判定条件設定回路１４に出力する。
【００３１】
ここで、画像データの転送期間とライン同期信号の周期とのずれについて説明する。図２は、ライン同期信号の周期と画像データの転送期間を表したタイミングチャートである。１段目のライン同期信号と２段目の画像データ期間１との関係を見ると、共有メモリとのデータ転送はライン同期信号の周期に対していずれも十分間に合っている（図２（１））。
【００３２】
一方、３段目のライン同期信号と４段目の画像データ期間２との関係を見ると、まず、図２（１）の場合に比べて複数ＬＳＩ間での共有メモリの競合が多いことから、データ転送により多くの時間が必要な状態となっている。そして、最初のデータ転送ではライン同期信号の周期内にきわどい状態で終了しているのに対し（図２（２））、次のデータ転送では共有メモリの競合がさらに増えライン同期信号の周期内で間に合っていない状態となっている（図２（３））。この状態が画像データの転送期間とライン同期信号の周期とのずれである。
【００３３】
ラインエラー画素カウンタ１３は、入力されたライン同期信号３１及び画像データ３２を参照し、ライン同期信号３１の周期とのずれが生じた転送画像データについて、ライン同期信号ごとにエラー画像として検出しカウントする。そして、そのカウント結果を判定条件設定回路１４に出力する。
【００３４】
判定条件設定回路１４は、ラインエラーカウンタ１２で検出された同期エラーや、ラインエラー画素カウンタ１３で検出されたエラー画素が製品機能に影響を及ぼすライン同期エラーかどうかを判定するための判定条件を設定し、ラインエラーカウンタ１２やラインエラー画素カウンタ１３の検出結果と該判定条件とを比較してライン同期エラーの判定を行う。また、判定条件設定回路１４は、判定結果をエラー発生回路１５へ出力する。
【００３５】
エラー発生回路１５は、判定条件設定回路１４から入力した判定結果に基づいて同期エラー割り込みを発生し出力する。
【００３６】
本実施形態では、ライン同期エラーの判定について以下の手法により行う。なお、これらの手法は、それぞれを単独に設定して行ってもよいし、また、複数の手法を組み合わせて設定して行ってもよい。
【００３７】
１．ライン同期エラー連続性判定
ラインエラーカウンタ１２により１ラインごとに同期エラーがカウントされ、判定条件設定回路１４にその値が入力される。判定条件設定回路１４では、ライン同期信号ごとに値を確認し、入力されるカウント値が前回の値から連続して更新されていれば連続フラグを内部回路で立て、連続していなければ連続フラグを下げる。このとき、判定条件設定回路１４は、連続フラグが立てる際に連続回数をカウントする。例えば、判定レジスタに設定する値を３に設定すると、判定条件設定回路１４は、同期エラーが３回連続するとレジスタ値と比較してライン同期エラーを判定し、エラー発生回路１４に判定結果を出力して同期エラー割り込みを発生させる。
【００３８】
２．１ライン同期エラー中のデータ数（画素数）判定
ラインエラー画素カウンタ１３により１ラインごとに同期エラー中の画素数がカウントされ、その値が判定条件設定回路１４に入力される。例えば、製品性能に影響しない画素数が１％だとすると、判定条件設定回路１４は、１％に相当する画素数の値Ｎを判定レジスタに設定し、ラインエラー画素カウンタ１３から入力されるカウント値が設定値Ｎを超えた場合に該画素エラーをライン同期エラーと判定し、エラー発生回路１４に判定結果を出力して同期エラー割り込みを発生させる。
【００３９】
３．１ページ中のライン同期エラー数判定
ラインエラーカウンタ１２により１ラインごとに同期エラーがカウントされ、その値が判定条件設定回路１４に入力される。例えば、転送データ１ページ（副走査の幅を表すページ信号が有効な期間）の同期信号数に対する製品性能に影響しない１ページの同期エラー数の占率が０．５％だとすると、判定条件設定回路１４は、０．５％に相当する同期エラー数Mを判定レジスタに設定する。また、判定条件設定回路１４は、ラインエラーカウンタ１２からのライン同期信号ごとの値を確認し蓄積して１ページ分の同期エラー数を取得し、取得した同期エラー数がレジスタ値を超えた場合にライン同期エラーと判定し、エラー発生回路１４に判定結果を出力して同期エラー割り込みを発生させる。
【００４０】
４．１ページ中の同期エラーデータ（画素）総数判定
ラインエラー画素カウンタ１３により１ラインごとに同期エラー中の画素数がカウントされ、その値が判定条件設定回路１４に入力される。例えば、転送データ１ページの画素総数に対する製品性能に影響しない１ページのエラー画素数の占率が３％だとすると、判定条件設定回路１４は、３％に相当するエラー画素数Ｋを判定レジスタに設定する。また、判定条件設定回路１４は、ラインエラー画素カウンタ１３からのライン同期信号ごとの値を確認し蓄積して１ページ分のエラー画素数を取得し、取得したエラー画素数がレジスタ値を超えた場合にライン同期エラーと判定し、エラー発生回路１４に判定結果を出力して同期エラー割り込みを発生させる。
【００４１】
［実施形態２］
図４は、本発明の第２の実施形態における画像形成装置の概略構成を示した図で、画像形成装置の制御系を表している。画像形成装置５０は、メインコントローラ５１、操作部５２、液晶ディスプレイ５３、キー入力４、中ＣＬ（クラッチ）２１、ＣＬ５６〜５８、メインＭ（モータ）５９、ＩＰＵ（Image Processing Unit：画像処理ユニット）６０、連結Ｉ／Ｆ６１、ＡＤＦ（Auto Document Feeder：自動用紙送り装置）６２、及びＭ６３を具備する。
【００４２】
メインコントローラ５１は、各分散制御装置の制御を司っており、システムバスを介して、ＩＰＵ６０と、ＡＤＦ６２と、操作部５２とが接続されている。また、メインコントローラ５１には、メインＭ５９と、中間ＣＬ５５と、ＣＬ５６〜５８（ＣＬ５６：第１給紙クラッチ、ＣＬ５７：第２給紙クラッチ、ＣＬ５８：第３給紙クラッチ）とが接続されている。
【００４３】
操作部５２は、液晶表示ディスプレイ５３及びキー入力５４と接続されており、液晶ディスプレイ５３によりオペレータに対する表示を行ったり、キー入力５４によるオペレータからの機能設定を行ったりする。
【００４４】
ＩＰＵ６０は、メインコントローラ５１及び連結Ｉ／Ｆ６１と接続され、スキャナの制御や、原稿画像をＩＰＵ６０の画像メモリに書き込む制御、また、その画像メモリ内の画像データに対する所望の作像処理を行う。なお、実施形態１のコントロール装置は、このＩＰＵ６０に内蔵される。
【００４５】
［実施形態３］
図５は、本発明の第３の実施形態における画像処理装置の概略構成を示した図で、ＩＰＵの内部構成を表している。ＩＰＵ６０は、ＣＣＤ（Charge Coupled Device）６１、Ａ／Ｄ（Analog／Digital）コンバータ６２、シェーディング補正部６３、ＭＴＦ（Modulation Transfer Function）・γ補正部６４、変倍処理部６５、セレクタ６６、書き込みγ補正部６７、書き込みユニット６８、画像メモリコントローラ６９、画像メモリ７０、連結Ｉ／Ｆ７１、ＨＤＤ（Hard Disk Drive）７２、ＣＰＵ（Central Processing Unit）７３、ＲＯＭ（Read Only Memory）７４、ＲＡＭ（Random Access Memory）７５、及びＩ／Ｏポート（In／Out）７６を備えている。
【００４６】
ＩＰＵ６０では、露光ランプから照射された光の反射光をＣＣＤ６１で受光し、光電変換を行う。Ａ／Ｄコンバータ６２は、光電変換したアナログ画像データをデジタル画像データに変換する。シェーディング補正部６３は、Ａ／Ｄコンバータ６２で変換されたデジタル画像データに対しシェーディング補正を行う。ＭＴＦ補正部・γ補正部６４は、シェーディング補正を行った画像データに対しＭＴＦ補正、γ補正等を施す。
【００４７】
変倍処理部６４は、画像データに対し変倍処理を行い、変倍率に合わせて画像データを拡大縮小し、セレクタ６６に出力する。セレクタ６６は、書き込みγ補正部６７または画像メモリコントローラ６９に出力先として選択し、画像データを出力する。書き込みγ補正部６７は、画像データにγ補正を行い、書き込みユニット６８に出力する。
【００４８】
なお、画像メモリコントローラ６９とセレクタ６６との間は、双方向に画像信号を入出力可能な構成となっている。
【００４９】
また、ＩＰＵ６０では、読み取りユニットから入力される画像データ以外にも、Ｉ／Ｏポート７６を介して外部から供給される画像データ（例えば、パーソナルコンピュータ等のデータ処理装置から出力されるデータ）も処理することが可能となるように、複数のデータの入出力を選択実行することができる機能を有する。
【００５０】
ＣＰＵ７３は、画像メモリコントローラ６９の設定や、読み取りユニット、書き込みユニットの制御を行う。ＲＯＭ７４及びＲＡＭ７５は、ＣＰＵ７３により制御されるプログラムやデータを格納する。
【００５１】
また、ＣＰＵ７３は、画像メモリコントローラ６９を介して、画像メモリ７０のデータの書き込み処理や、読み出し処理を行う。なお、実施形態１のコントローラ装置は、この画像メモリコントローラ６９内に搭載される。そして、画像メモリコントローラ６９に送られた画像データは、画像メモリコントローラ６９内にある画像圧縮装置で圧縮され、画像メモリ７０に送られる。
【００５２】
最大画像サイズ分の２５６階調の画像データを、そのまま画像メモリ７０に書き込むことも可能であるが、これでは１枚の原稿画像データで画像メモリ７０の容量を多く使用することになる。そこで、画像メモリコントローラ６９内の画像圧縮装置で画像データを圧縮することにより画像データの容量を小さくすることで、限られた画像メモリ７０の容量を有効に利用できることが可能となる。また、一度に多くの画像データを画像メモリ７０に記憶することが可能となるため、ソート機能として、画像メモリ７０に貯えられた画像データをページ順に出力することが可能となる。なお、この場合は、画像メモリ７０に貯えられた画像データを出力した際に、画像メモリコントローラ６９内の伸長装置で画像データを順次伸長しながら出力することになる。このような機能は一般に電子ソートと称される。
【００５３】
また、画像メモリ７０に記憶された画像データは、ＣＰＵ７３からアクセス可能な構成となっている。これにより画像メモリ７０に記憶された画像データを加工することができ、例えば画像データの間引き処理、画像データの切り出し処理等を行うことが可能となる。なお、画像メモリ７０に記憶された画像データは画像メモリコントローラ６９内のレジスタにデータを書き込むことで加工され、その加工された画像データは再度画像メモリ７０に記憶される。
【００５４】
なお、上述する実施形態は、本発明の好適な実施形態であり、上記実施形態のみに本発明の範囲を限定するものではなく、本発明の要旨を逸脱しない範囲において種々の変更を施した形態での実施が可能である。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施形態に係るコントローラ装置の内部構成を示した図である。
【図２】ライン同期エラーを説明するための図である。
【図３】本発明の実施形態における同期エラー判定回路の内部構成を示した図である。
【図４】本発明の実施形態に係る画像形成装置の概略構成を示した図である。
【図５】本発明の実施形態に係る画像処理装置の概略構成を示した図である。
【図６】従来のコントローラ装置の構成を示した図である。
【符号の説明】
【００５６】
１，１００    ＬＳＩ  Ａ
１０    ビデオＩ／Ｆ部
１１    ラインエラー判定回路
１２    ラインエラーカウンタ
１３    ラインエラー画素カウンタ
１４    判定条件設定回路
１５    エラー発生回路
２１，１１０    第１機能
２２，１２０    第２機能
２３，１３０    第Ｎ機能
２４，１４０    メモリアビータ回路
２５，１５０    メモリＩ／Ｆ回路
２６，４００    共有メモリ
３０    プリンタ制御部
３１    ライン同期信号
３２    画像データ
３３    ページ信号
【図１】
2008219195.tif 000003
【図２】
2008219195.tif 000004
【図３】
2008219195.tif 000005
【図４】
2008219195.tif 000006
【図５】
2008219195.tif 000007
【図６】
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