(57)【要約】【課題】  メモリのバッファ領域を必要最小限に抑えるとともに、フレーム周波数差分量がバッファ容量を越えた場合においてもアドレス制御回路を適切に制御することができ、正常な画像を出力することが出来るフレームシンクロナイザ回路を提供することを目的とする。【解決手段】  判定範囲状態のときに書き込みアドレス信号と読み出しアドレス信号とが一致することを検出した場合、書き込みアドレス信号のアドレス値を保持して、メモリへの書き込みを停止することにより、新旧フレームを混在させることなく、映像信号を出力する。【選択図】  図５
2008154011.tif 000002
【特許請求の範囲】
【請求項１】
メモリ内の１フレーム分のメモリ領域に対して、非標準信号を含む入力映像信号を書き込みアドレス信号で随時書き込み、読み出しアドレス信号で随時読み出すことにより周波数を変換するフレームシンクロナイザ装置において、
前記書き込みアドレス信号と前記読み出しアドレス信号とを比較し、一方のアドレス信号が他方のアドレス信号を追い越しそうな状態を検出し、かつ、そのときの前記両アドレス信号間のフレーム周波数差分が一定値以上であることを検出したときにフラグをたてるフラグ手段と、
前記フラグの発生の有無に応じて前記メモリの書き込み/読み出し対象となるアドレス範囲を設定するアドレス制御手段とを備えた、
ことを特徴とするフレームシンクロナイザ装置。
【請求項２】
請求項１に記載のフレームシンクロナイザ装置において、
前記メモリは、予測される入力映像信号と出力映像信号との間のフレーム周波数差分の信号量より小さいバッファ領域を含み、
前記アドレス制御手段は、
前記フラグが発生した場合は、前記１フレーム分のメモリ領域を、メモリの書き込み／読み出し対象のアドレス範囲とし、前記一方のアドレス信号が他方のアドレス信号を追い越しそうな状態を検出し、かつ、前記フラグが発生していない場合は、前記バッファ領域を、前記メモリの書き込み／読み出し対象のアドレス範囲に含ませる、
ことを特徴とするフレームシンクロナイザ装置。
【請求項３】
メモリ内の１フレーム分のメモリ領域に対して、非標準信号を含む入力映像信号を書き込みアドレス信号で随時書き込み、読み出しアドレス信号で随時読み出すことにより周波数を変換するフレームシンクロナイザ装置において、
前記書き込みアドレス信号と前記読み出しアドレス信号とを比較し、一方のアドレス信号が他方のアドレス信号を追い越しそうな状態を検出して第１のフラグをたてる第１のフラグ手段と、
前記両アドレス信号が一致したときに第２のフラグをたてる第２のフラグ手段と、
前記第１のフラグの発生の有無に応じて前記メモリの書き込み／読み出し対象となるアドレス範囲を設定し、前記両フラグが共にたったとき、前記書き込みアドレス信号のアドレス値を、所定のアドレス分減算するアドレス制御手段とを備えた、
ことを特徴とするフレームシンクロナイザ装置。
【請求項４】
請求項３に記載のフレームシンクロナイザ装置において、
前記メモリは、予測される入力映像信号と出力映像信号との間のフレーム周波数差分の信号量より小さいバッファ領域を含み、
前記アドレス制御手段は、
前記第１のフラグが発生していない場合は、前記１フレーム分のメモリ領域を、前記メモリの書き込み／読み出し対象となるアドレス範囲とし、前記第１のフラグが発生した場合は、前記バッファ領域を、前記メモリの書き込み／読み出し対象となるアドレス範囲に含ませる、
ことを特徴とするフレームシンクロナイザ装置。
【請求項５】
請求項４に記載のフレームシンクロナイザ装置において、
前記アドレス制御手段は、前記両フラグが共にたったとき、前記書き込みアドレス信号のアドレス値を、前記バッファ領域分減算する、
ことを特徴とするフレームシンクロナイザ装置。
【請求項６】
メモリ内の１フレーム分のメモリ領域に対して、非標準信号を含む入力映像信号を書き込みアドレス信号で随時書き込み、読み出しアドレス信号で随時読み出すことにより周波数を変換するフレームシンクロナイザ装置において、
前記書き込みアドレス信号と前記読み出しアドレス信号とを比較し、一方のアドレス信号が他方のアドレス信号を追い越しそうな状態を検出して第１のフラグをたてる第１のフラグ手段と、
前記両アドレス信号が一致した場合に第２のフラグをたてる第２のフラグ手段と、
前記第１のフラグの発生の有無に応じて前記メモリの書き込み/読み出し対象となるアドレス範囲を設定し、前記両フラグが共にたったとき、前記書き込みアドレス信号のアドレス値を、所定の時間保持するアドレス制御手段とを備えた、
ことを特徴とするフレームシンクロナイザ装置。
【請求項７】
請求項６に記載のフレームシンクロナイザ装置において、
前記メモリは、予測される入力映像信号と出力映像信号との間のフレーム周波数差分の信号量より小さいバッファ領域を含み、
前記アドレス制御手段は、
前記第１のフラグが発生していない場合は、前記１フレーム分のメモリ領域を、前記メモリの書き込み／読み出し対象となるアドレス範囲とし、前記第１のフラグが発生した場合は、前記バッファ領域を、前記メモリの書き込み／読み出し対象となるアドレス範囲に含ませる、
ことを特徴とするフレームシンクロナイザ装置。
【請求項８】
請求項６または請求項７に記載のフレームシンクロナイザ装置において、
前記アドレス制御手段は、前記両フラグが共にたったとき、前記書き込みアドレス信号のアドレス値を、１フレーム分の書き込みが終了するまで保持する、
ことを特徴とするフレームシンクロナイザ装置。
【請求項９】
請求項６ないし請求項８のいずか１項に記載のフレームシンクロナイザ装置において、
前記メモリはユニファイドメモリであり、前記第２のフラグがたったとき、前記メモリの所定のメモリ領域への書き込みを停止する、
ことを特徴とするフレームシンクロナイザ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＶＴＲやＤＶＤレコーダ等の映像信号処理機器において、規格外の信号（以下、非標準信号）を含んだ映像信号を安定した標準信号に変換するフレームシンクロナイザ装置に関する。
【背景技術】
【０００２】
ＤＶＤレコーダでは、チューナーや外部端子から入力された映像信号をＭＰＥＧ２規格などに圧縮して記録を行う。このとき入力される映像信号に含まれる、ＶＴＲの再生信号や早送り・巻き戻し再生信号など所謂非標準信号と呼ばれる信号を、規格に準拠した標準信号に変換するためにフレームシンクロナイザ回路が用いられる。非標準信号とは、１フレーム内のライン数の増減により、フレーム周波数が規格から外れてしまった信号である。
【０００３】
一般的に、フレームシンクロナイザ回路は、１フレーム以上のデータを格納可能なメモリを有し、書き込みクロックで入力映像信号をメモリへ書き込み、読み出しクロックで出力映像信号をメモリから読み出す。書き込みクロックで生成させるメモリへの書き込みアドレスと、読み出しクロックで生成されるメモリからの読み出しアドレスは非同期であるため、アドレスの追い越しや追い越されにより、現フレームと前フレームのデータが入れ替わり、１つのフレームに新旧フレームが混在したフレームが発生して、出力データが時間的に不連続になるという問題が発生する。この現象は、特に動きのある画像の場合に画面上に不連続な画像となって表示されるために、同じフレームを２回出力する（ｈｏｌｄ）、あるいは、１フレームを飛ばす(ｓｋｉｐ)ことにより、回避する必要がある。このｈｏｌｄやｓｋｉｐは、書き込み及び読み出しクロックの周波数差分や入出力信号のフレーム周波数差分により発生する。
【０００４】
また機器システムとして、従来は機能毎に専用メモリを使用していたが、近年はメモリのユニファイド化が進んで１つのメモリを複数機能で使用するために、メモリの使用容量をできるだけ少なくする必要がある。
【０００５】
図６は従来のフレームシンクロナイザ回路の構成を示すブロック図である。
図６に示すフレームシンクロナイザ回路は、メモリ１、書き込みアドレスカウンタ２、読み出しアドレスカウンタ３、同期分離回路４、アドレス比較回路５、判定回路６、およびアドレス制御回路７を備えている。
【０００６】
メモリ１は、１フレーム分のメモリ領域（フレームメモリ領域）と、所定の容量のバッファ領域とを有する。
【０００７】
書き込みアドレスカウンタ２は、メモリ１に入力映像信号Ｓ１を書き込むためのアドレスを、読み出しアドレスカウンタ３は、メモリ１から出力映像信号Ｓ３を読み出すためのアドレスを、それぞれ生成する。なお、両アドレスカウンタ２，３は、定常状態のとき、通常のアドレス開始位置からカウントを行い、フレームメモリ領域を書き込み／読み出し対象のアドレス範囲とする。
【０００８】
同期分離回路４は、入力映像信号Ｓ１から垂直同期信号と水平同期信号を分離する。
【０００９】
アドレス比較回路５は、書き込みアドレス信号と読み出しアドレス信号とを比較する。これにより、書き込みアドレス信号と読み出しアドレス信号とのアドレス差分を監視している。
【００１０】
判定回路６は、垂直同期信号のタイミングでアドレス比較回路５の比較結果を判定し、いずれか一方のアドレス信号が他方のアドレス信号を追い越しそうな状態を検出したとき、フラグ信号Ｓ５が出力される。
【００１１】
アドレス制御回路７は、判定回路６の判定結果を示すフラグ信号Ｓ５に基づいて、書き込みアドレスカウンタ２と読み出しアドレスカウンタ３を制御する。つまり、フラグ信号Ｓ５が出力されていない状態を定常状態とし、フレームメモリ領域を書き込み／読み出し対象となるアドレス範囲と設定する。また、フラグ信号Ｓ５が出力されている状態を判定範囲状態とし、書き込み／読み出し対象となるアドレス範囲をフレームメモリ領域だけでなく、バッファ領域まで延長し、メモリ１内の全領域を書き込み／読み出し対象のアドレス範囲と設定する。
【００１２】
以下、従来のフレームシンクロナイザ回路の動作について説明する。
入力映像信号Ｓ１は、書き込みクロックＳ２を基準に書き込みアドレスカウンタ２で生成された書き込みアドレス信号によってメモリ１へ書き込まれる。一方、出力映像信号Ｓ３は、読み出しクロックＳ４を基準に読み出しアドレスカウンタ３で生成された読み出しアドレス信号によってメモリ１から読み出される。これにより、書き込みクロックＳ２に同期した入力映像信号Ｓ１は、読み出しクロックＳ４に同期した出力映像信号Ｓ３に変換される。
【００１３】
書き込みアドレス信号と読み出しアドレス信号との間のアドレス差分が、アドレス比較回路５により監視されており、一方のアドレス信号が他方のアドレス信号を追い越しそうな状態になると、入力映像信号Ｓ１の垂直同期信号のタイミングで判定回路６からフラグ信号Ｓ５がアドレス制御回路７へ出力される。
【００１４】
図７を用いてアドレス制御回路７で制御された書き込みアドレスカウンタ２及び読み出しアドレスカウンタ３によって制御されるメモリ１の使用領域を説明する。なお、メモリ１に対する映像信号の書き込みおよび読み出しは、映像データのフレーム単位で行われる。
【００１５】
定常状態では、図７（ａ）に示すように、書き込みアドレスカウンタ２は、映像の先頭ラインをメモリ１の先頭位置、つまり、アドレス開始位置から書き込み、最終ラインを１フレーム分のメモリ領域の最後に書き終える。次フレームの先頭ラインは、再度メモリ１の先頭位置へ書き込む。一方、読み出しアドレスカウンタ３は、映像の先頭ラインをメモリ１の先頭位置から読み出し、最終ラインをレームメモリ領域の終了位置から読み出す。次フレームの先頭ラインは、再度メモリ１の先頭位置から読み出す。このように定常状態では、メモリ１内のフレームメモリ領域のみを使用してバッファ領域は使用しない。
【００１６】
一方、判定範囲状態では、アドレス範囲がバッファ領域にまで延長されて、メモリ１内の全アドレスに対してデータの書き込み／読み出しが行われ、図７（ｂ）に示すように、フレーム毎にバッファ領域がシフトする。
【００１７】
図７（ｂ）において、（Ｎ−１）フレームが定常状態での最後の状態を示すものとし、次のＮフレーム目で判定範囲状態になった場合、Ｎフレームの先頭ラインは、（Ｎ−１）フレームのフレームメモリ領域の終了位置の次の位置、つまり、バッファ領域の先頭位置へ書き込まれる。該バッファ領域への書き込みが終わると、その続きをメモリ１の先頭位置へ戻って該先頭位置から書き込む。１フレーム分の書き込みが終了すると、（Ｎ−１）フレームの画像の最終ラインの後にバッファ領域がシフトすることになる。次の（Ｎ＋１）フレームの先頭ラインは、Ｎフレームのバッファ領域の先頭位置へ書き込まれ、メモリ１の最終ラインまで書き込みが終了すると、その続きをメモリ１の先頭位置へ戻って該先頭位置からの書き込みが行われる。１フレーム分の書き込みが終了すると、（Ｎ＋１）フレームの画像の最終ラインの後にバッファ領域がシフトする。
【００１８】
このように判定範囲状態においては、書き込み動作は、メモリ１をリングバッファとして使用する。読み出し動作も同様に、メモリ１をリングバッファとして使用し、バッファ領域を含むメモリ１内の全アドレス範囲から連続的に読み出す。
【００１９】
図８は、書き込みアドレス信号および読み出しアドレス信号とフラグ信号の詳細な動作を表している。図８（ａ）は書き込みアドレス信号が読み出しアドレス信号を追い越す場合の書き込みアドレス信号および読み出しアドレス信号の位相と時間との関係を示す図である。実線が書き込みアドレス信号、点線が読み出しアドレス信号を示している。図８（ｂ）はフラグ信号を、図８（ｃ）は書き込みアドレス信号が制御している映像信号のフレーム番号を、図８（ｄ）は読み出しアドレス信号が制御している映像信号のフレーム番号を示している。
【００２０】
図８において、書き込みアドレス信号が読み出しアドレス信号を追い越しそうになるのは、書き込みフレーム番号３のときである。この書き込みフレーム番号３が定常状態の最後のフレームとなる。
【００２１】
書き込みフレーム番号４のときにフラグ信号Ｓ５が出力され、判定範囲状態となる。判定範囲状態では、バッファ領域への書き込みを行うことによりメモリ１をリングバッファとして使用する。このとき読み出しフレーム番号３はまだ定常状態動作をしているため、書き込みアドレス信号と読み出しアドレス信号とがバッファ領域分だけ一旦離れることになる。その後、フラグ信号が出力されている間は、書き込みアドレス信号の開始位置がフレーム毎にシフトしていく。また読み出し動作も、メモリから連続的に正常な信号を読み出すために、読み出しアドレス信号の開始位置を、上記書き込み動作と同様にフレーム毎にシフトしていく。
【００２２】
次に、再度書き込みアドレス信号が読み出しアドレス信号を追い越しそうになるのは、書き込みフレーム番号６のときである。書き込みフレーム番号７では、フラグ信号が出力されなくなり、定常状態に戻る。このときの書き込み動作では、フレームの先頭ラインがメモリ１の先頭位置へ書き込まれる。更に読み出し動作は、読み出しフレーム番号５を読み出した時点で定常状態に戻る。このときに読み出される読み出しフレーム番号は７となる。すなわち、ｓｋｉｐが発生し、読み出しフレーム番号６が読み飛ばされる。これにより、１つのフレームに新旧フレームが混在したフレームを発生させることなく、出力映像信号Ｓ３を出力することができる。
【特許文献１】特開２００１−３６８６８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
しかしながら、従来のフレームシンクロナイザ回路では、入力映像信号Ｓ１と出力映像信号Ｓ３とのフレーム周波数差分量がメモリ１で確保しているバッファ容量より小さい必要がある。更に、従来のフレームシンクロナイザ回路は、判定範囲状態では書き込みアドレス信号と読み出しアドレス信号の制御を常に正常動作を保つ必要がある。
【００２４】
入力映像信号Ｓ１が規格に準拠した標準信号の場合には入力映像信号Ｓ１と出力映像信号Ｓ３間のフレーム周波数差分量が非常に小さいためにバッファ領域は数ラインで十分である。しかし、入力映像信号Ｓ１がＶＴＲの早送り再生等の非標準信号を含む場合、入力映像信号Ｓ１と出力映像信号Ｓ３とのフレーム差分量が５０ラインとすると、バッファ容量を大きくしなければフラグ信号を正確に出力することができず、出力映像信号が正常に出力されないという問題が発生する。
【００２５】
ここで、フレーム周波数差分量がバッファ容量より大きい場合の動作を、図９を用いて説明する。
図９において、（ａ）は、書き込みアドレス信号および読み出しアドレス信号の位相と時間との関係を示す。（ｂ）は、フラグ信号、（ｃ）は書き込みアドレス信号が制御している映像信号のフレーム番号、（ｄ）は読み出しアドレス信号が制御している映像信号のフレーム番号を示す。
【００２６】
書き込みフレーム番号３のときに書き込みアドレス信号が読み出しアドレス信号を追い越しそうになるので、書き込みフレーム番号４のときにフラグ信号が出力され、バッファ領域への書き込みを始める。このとき読み出しアドレス信号は、読み出しフレーム番号３を読み出している。しかし、フレーム周波数差分量が大きいために、フレーム番号３を読み出している途中で、書き込みアドレス信号が読み出しアドレス信号を追い越してしまい、読み出しフレーム番号３の途中で読み出しフレーム番号４が出力されてしまう。
【００２７】
本来このようにフレームの途中で追い越しが発生した場合には、図９（ｄ）に示すように、新旧フレーム、つまり、読み出しフレーム番号３と読み出しフレーム番号４のフレームが混在するために動画時には映像の切り目が発生するが、静止画の場合、新旧フレームが同じ映像のために事実上映像の切れ目が発生しないので問題にならない。また、ＶＴＲの早送り再生はノイズバーが数本挿入されているため動画時でも映像の切れ目はほとんど目立たない為に問題にはならない。
【００２８】
ところが、上記従来のフレームシンクロナイザ回路は、図１０（ａ）のような静止画が入力された場合、フラグ信号が出力されている間はメモリ１をリングバッファとして使用するために、出力映像信号は、図１０（ｂ）に示すように、新旧フレームが混在するだけでなく、読み出しフレーム番号４に対応する画像がバッファ領域の分だけ上にずれて出力されることになる。このように、上記従来のフレームシンクロナイザ回路では、フラグ信号が出力されている間は、動画、静止画に関わらず、異常映像信号を出力することになる。
【００２９】
本発明は、上記問題点を解消するためになされたものであり、メモリのバッファ領域を必要最小限に抑えるとともに、フレーム周波数差分量がバッファ容量を越えた場合においてもアドレス制御回路を適切に制御することができ、正常な画像を出力することが出来るフレームシンクロナイザ回路を提供することを目的とする。
【課題を解決するための手段】
【００３０】
上記課題を解決するため、本発明の請求項１にかかるフレームシンクロナイザ装置は、メモリ内の１フレーム分のメモリ領域に対して、非標準信号を含む入力映像信号を書き込みアドレス信号で随時書き込み、読み出しアドレス信号で随時読み出すことにより周波数を変換するフレームシンクロナイザ装置において、前記書き込みアドレス信号と前記読み出しアドレス信号とを比較し、一方のアドレス信号が他方のアドレス信号を追い越しそうな状態を検出し、かつ、そのときの前記両アドレス信号間のフレーム周波数差分が一定値以上であることを検出したときにフラグをたてるフラグ手段と、前記フラグの発生の有無に応じて前記メモリの書き込み/読み出し対象となるアドレス範囲を設定するアドレス制御手段とを備えた、ことを特徴とする。
【００３１】
これにより、アドレス信号の追い越しを回避し、新旧フレームが混在しても、出力映像が上下にずれるのを防ぐことができる。
【００３２】
また、本発明の請求項２にかかるフレームシンクロナイザ装置は、請求項１に記載のフレームシンクロナイザ装置において、前記メモリは、予測される入力映像信号と出力映像信号との間のフレーム周波数差分の信号量より小さいバッファ領域を含み、前記アドレス制御手段は、前記フラグが発生した場合は、前記１フレーム分のメモリ領域を、メモリの書き込み／読み出し対象のアドレス範囲とし、前記一方のアドレス信号が他方のアドレス信号を追い越しそうな状態を検出し、かつ、前記フラグが発生していない場合は、前記バッファ領域を、前記メモリの書き込み／読み出し対象のアドレス範囲に含ませる、ことを特徴とする。
【００３３】
これにより、バッファ領域を必要最小限に抑えるとともに、フレーム周波数差分量がバッファ容量を越えた場合にも書き込み動作および読み出し動作を適切に制御することができ、出力映像が不連続な画像となって表示されるのを防ぐことができる。
【００３４】
また、本発明の請求項３にかかるフレームシンクロナイザ装置は、メモリ内の１フレーム分のメモリ領域に対して、非標準信号を含む入力映像信号を書き込みアドレス信号で随時書き込み、読み出しアドレス信号で随時読み出すことにより周波数を変換するフレームシンクロナイザ装置において、前記書き込みアドレス信号と前記読み出しアドレス信号とを比較し、一方のアドレス信号が他方のアドレス信号を追い越しそうな状態を検出して第１のフラグをたてる第１のフラグ手段と、前記両アドレス信号が一致したときに第２のフラグをたてる第２のフラグ手段と、前記第１のフラグの発生の有無に応じて前記メモリの書き込み／読み出し対象となるアドレス範囲を設定し、前記両フラグが共にたったとき、前記書き込みアドレス信号のアドレス値を、所定のアドレス分減算するアドレス制御手段とを備えた、ことを特徴とする。
【００３５】
これにより、アドレス信号の追い越しを回避し、新旧フレームを混在させることなく、出力映像の乱れを防ぐことができる。
【００３６】
また、本発明の請求項４にかかるフレームシンクロナイザ装置は、請求項３に記載のフレームシンクロナイザ装置において、前記メモリは、予測される入力映像信号と出力映像信号との間のフレーム周波数差分の信号量より小さいバッファ領域を含み、前記アドレス制御手段は、前記第１のフラグが発生していない場合は、前記１フレーム分のメモリ領域を、前記メモリの書き込み／読み出し対象となるアドレス範囲とし、前記第１のフラグが発生した場合は、前記バッファ領域を、前記メモリの書き込み／読み出し対象となるアドレス範囲に含ませる、ことを特徴とする。
【００３７】
これにより、バッファ領域を必要最小限に抑えるとともに、フレーム周波数差分量がバッファ容量を越えた場合にも書き込み動作および読み出し動作を適切に制御することができ、出力映像が不連続な画像となって表示されるのを防ぐことができる。
【００３８】
また、本発明の請求項５にかかるフレームシンクロナイザ装置は、請求項４に記載のフレームシンクロナイザ装置において、前記アドレス制御手段は、前記両フラグが共にたったとき、前記書き込みアドレス信号のアドレス値を、前記バッファ領域分減算する、ことを特徴とする。
【００３９】
これにより、一方のアドレス信号が他方のアドレス信号を追い越すのを回避することができ、その結果、新旧フレームが混在することなく映像信号を出力することができる。
【００４０】
また、本発明の請求項６にかかるフレームシンクロナイザ装置は、メモリ内の１フレーム分のメモリ領域に対して、非標準信号を含む入力映像信号を書き込みアドレス信号で随時書き込み、読み出しアドレス信号で随時読み出すことにより周波数を変換するフレームシンクロナイザ装置において、前記書き込みアドレス信号と前記読み出しアドレス信号とを比較し、一方のアドレス信号が他方のアドレス信号を追い越しそうな状態を検出して第１のフラグをたてる第１のフラグ手段と、前記両アドレス信号が一致した場合に第２のフラグをたてる第２のフラグ手段と、前記第１のフラグの発生の有無に応じて前記メモリの書き込み/読み出し対象となるアドレス範囲を設定し、前記両フラグが共にたったとき、前記書き込みアドレス信号のアドレス値を、所定の時間保持するアドレス制御手段とを備えた、ことを特徴とする。
【００４１】
これにより、アドレス信号の追い越しを回避し、新旧フレームを混在させることなく、出力映像の乱れを防ぐことができる。
【００４２】
また、本発明の請求項７にかかるフレームシンクロナイザ装置は、請求項６に記載のフレームシンクロナイザ装置において、前記メモリは、予測される入力映像信号と出力映像信号との間のフレーム周波数差分の信号量より小さいバッファ領域を含み、前記アドレス制御手段は、前記第１のフラグが発生していない場合は、前記１フレーム分のメモリ領域を、前記メモリの書き込み／読み出し対象となるアドレス範囲とし、前記第１のフラグが発生した場合は、前記バッファ領域を、前記メモリの書き込み／読み出し対象となるアドレス範囲に含ませる、ことを特徴とする。
【００４３】
これにより、バッファ領域を必要最小限に抑えるとともに、フレーム周波数差分量がバッファ容量を越えた場合にも書き込み動作および読み出し動作を適切に制御することができ、出力映像が不連続な画像となって表示されるのを防ぐことができる。
【００４４】
また、本発明の請求項８にかかるフレームシンクロナイザ装置は、請求項６または請求項７に記載のフレームシンクロナイザ装置において、前記アドレス制御手段は、前記両フラグが共にたったとき、前記書き込みアドレス信号のアドレス値を、１フレーム分の書き込みが終了するまで保持する、ことを特徴とする。
【００４５】
これにより、一方のアドレス信号が他方のアドレス信号を追い越すのを回避することができ、その結果、新旧フレームが混在することなく映像信号を出力することができる。
【００４６】
また、本発明の請求項９にかかるフレームシンクロナイザ装置は、請求項６ないし請求項８のいずか１項に記載のフレームシンクロナイザ装置において、前記メモリはユニファイドメモリであり、前記第２のフラグがたったとき、前記メモリの所定のメモリ領域への書き込みを停止する、ことを特徴とする。
【００４７】
これにより、バンド幅を抑制してシステム性能を向上させることができるとともに、消費電力を削減することができる。
【発明の効果】
【００４８】
本発明のフレームシンクロナイザ回路によれば、入力映像信号と出力映像信号のフレーム周波数差分量を算出する手段を備え、差分量がバッファ容量以上の場合にはフラグ信号の出力を停止して判定範囲状態にならないようにすることにより、新旧フレームが混在しても映像が上にずれることが無いようにすることができる。
【００４９】
また、本発明のフレームシンクロナイザ回路によれば、書き込みアドレス信号と読み出しアドレス信号とが一致する場合を検出して、判定範囲状態のときに前記両アドレス信号が一致した場合には書き込みアドレス信号のアドレス値をバッファ容量の分だけ減算することにより、新旧フレームを混在させることなく、映像信号を出力することができる。
【００５０】
また、本発明のフレームシンクロナイザ回路によれば、書き込みアドレス信号と読み出しアドレス信号とが一致する場合を検出して、判定範囲状態のときに前記両アドレス信号が一致した場合には書き込みアドレス信号のアドレス値を保持し、メモリへの書き込みを停止することにより、新旧フレームを混在させることなく映像信号を出力することが出来るとともに、バンド幅を抑制することができ、システム性能を向上することが出来る。
【発明を実施するための最良の形態】
【００５１】
以下、本発明の実施の形態について説明する。
（実施の形態１）
以下、本発明の実施の形態１にかかるフレームシンクロナイザ回路について、図１を用いて説明する。
図１は、本実施の形態１にかかるフレームシンクロナイザ回路構成を示す図である。
【００５２】
図１に示すフレームシンクロナイザ回路は、メモリ１、書き込みアドレスカウンタ２、読み出しアドレスカウンタ３、同期分離回路４、アドレス比較回路５、判定回路６、アドレス制御回路７、差分算出回路１１、およびゲート回路１４を備えている。
【００５３】
メモリ１は、１フレーム分のメモリ領域（フレームメモリ領域）と、所定の容量のバッファ領域とを有する。なお、バッファ領域は、予測される入力映像信号Ｓ１と出力映像信号３との間のフレーム周波数差分の信号量より小さい。
【００５４】
書き込みアドレスカウンタ２は、メモリ１に入力映像信号Ｓ１を書き込むためのアドレスを、読み出しアドレスカウンタ３は、メモリ１から出力映像信号Ｓ３を読み出すためのアドレスを、それぞれ生成する。なお、両アドレスカウンタ２，３は、定常状態のとき、通常のアドレス開始位置からカウントを行い、フレームメモリ領域を書き込み／読み出し対象のアドレス範囲とする。
【００５５】
同期分離回路４は、入力映像信号Ｓ１から垂直同期信号と水平同期信号を分離する。
【００５６】
アドレス比較回路５は、書き込みアドレス信号と読み出しアドレス信号を比較する。これにより、書き込みアドレス信号と読み出しアドレス信号とのアドレス差分を監視している。
【００５７】
判定回路６は、垂直同期信号のタイミングでアドレス比較回路５の比較結果を判定し、いずれか一方のアドレス信号が他方のアドレス信号を追い越しそうな状態を検出したとき、フラグ信号Ｓ５を出力する。
【００５８】
差分算出回路１１は、読み出しアドレスカウンタ３から出力される読み出しアドレス信号が１フレーム動作する間に、書き込みアドレスカウンタ２から出力される書き込みアドレス信号の動作量を観測することにより、フレーム周波数差分量を算出し、該算出したフレーム周波数差分量が所定容量（ここでは、バッファ容量）を越えるとき、オーバーフロー信号Ｓ１１を出力する。
【００５９】
ゲート回路１４は、差分算出回路１１で算出されたフレーム周波数差分量に基づいて、判定回路６から出力されるフラグ信号Ｓ５をアドレス制御部７に出力するか否かを決定する。オーバーフロー信号Ｓ１１が出力されている間は、フラグ信号Ｓ５をゲートする。
【００６０】
アドレス制御部７は、ゲート回路１４から出力されるフラグ信号Ｓ１４に基づいて書き込みアドレスカウンタ２および読み出しアドレスカウンタ３を制御する。つまり、フラグ信号Ｓ１４が出力されていない状態を定常状態とし、フレームメモリ領域を書き込み／読み出し対象のアドレス範囲と設定する。また、フラグ信号Ｓ１４が出力されている状態を判定範囲状態とし、フレームメモリ領域だけでなくバッファ領域も含ませたメモリ１内の全領域を、書き込み／読み出し対象のアドレス範囲と設定する。
【００６１】
次に、本実施の形態１における、書き込み動作、および読み出し動作を、図２を用いて説明する。
図２（ａ）は、書き込みアドレス信号および読み出しアドレス信号と時間との関係を示す図である。図２（ｂ）はオーバーフロー信号Ｓ１１を、図２（ｃ）はフラグ信号Ｓ１４を、図２（ｄ）は書き込みアドレス信号が制御している映像信号のフレーム番号を、図２（ｅ）は読み出しアドレス信号が制御している映像信号のフレーム番号を示す。
【００６２】
ここでは、既に入力映像信号Ｓ１と出力映像信号Ｓ３とのフレーム周波数差分がバッファ容量を越えた状態となった場合について説明する。なお、差分算出回路１１からはオーバーフローを示すオーバーフロー信号Ｓ１１が出力されている。
【００６３】
書き込みフレーム番号４のときに書き込みアドレス信号が読み出しアドレス信号を追い越しそうになるため、判定回路６からフラグ信号が出力される。しかし、アドレス制御回路７に入力されるフラグ信号Ｓ１４は、差分算出回路１１から出力されるオーバーフロー信号Ｓ１１によりゲートされるため、書き込みフレーム番号４は判定範囲状態にならない。したがって、フレームの先頭ラインは再度メモリ１の先頭位置へ書き込まれる。更にフレーム周波数差分量が大きいため、読み出しフレーム番号３を読み出している途中で書き込みアドレス信号が読み出しアドレス信号を追い越してしまい、読み出しフレーム番号３の途中で読み出しフレーム番号４が出力されることになる。このときメモリ１の使用状態は定常状態であるため、メモリ１がリングバッファにならず、新旧フレームの映像はメモリの同じ位置に書き込まれる。
【００６４】
これにより、静止画の場合、事実上映像の切れ目やバッファ領域分だけ上にずれるなどの現象が起こらず、新旧フレームが混在しても正常な映像を出力することが可能となる。また、ＶＴＲの早送り再生また巻き戻し再生などを行うことによりフレーム周波数差分量がバッファ容量を越える場合にも、既に映像信号にノイズバーが発生しており、映像の切れ目はほとんど目立たないために問題にはならない。
【００６５】
このような本実施の形態１のフレームシンクロナイザ回路によれば、入力映像信号と出力映像信号との間のフレーム周波数差分量がバッファ容量以上の場合には判定回路６から出力されるフラグ信号Ｓ５をゲートして判定範囲状態にならないように制御することにより、新旧フレームが混在しても映像が上にずれることが無く、好ましい映像表示を得ることができる。
【００６６】
（実施の形態２）
以下、本発明の実施の形態２にかかるフレームシンクロナイザ回路について、図３を用いて説明する。
図３は、本実施の形態２にかかるフレームシンクロナイザ回路構成を示す図である。
本実施の形態２のフレームシンクロナイザ回路は、メモリ１、書き込みアドレスカウンタ２、読み出しアドレスカウンタ３、同期分離回路４、アドレス比較回路５、判定回路６、一致判定回路１２、およびアドレス制御回路１３を備えている。図３において、図１と同一構成要素については同一符号を用い、その詳細な説明を省略する。
【００６７】
一致判定回路１２は、書き込みアドレス信号と読み出しアドレス信号が一致しているかどうかを判定し、判定結果を示す一致フラグ信号Ｓ１２を出力する。
【００６８】
アドレス制御回路１３は、フラグ信号Ｓ５および一致フラグ信号Ｓ１２に基づいて書き込みアドレスカウンタ回路２と読み出しアドレスカウンタ回路３を制御する。つまり、フラグ信号Ｓ５が出力されていない状態を定常状態とし、フレームメモリ領域を書き込み／読み出し対象となるアドレス範囲と設定する。また、フラグ信号Ｓ５が出力されている状態を判定範囲状態とし、フレームメモリ領域だけでなくバッファ領域も含ませたメモリ１内の全領域を、書き込み／読み出し対象となるアドレス範囲と設定する。
【００６９】
次に、本実施の形態２の動作を、図４を用いて説明する。
図４（ａ）は、書き込みアドレス信号および読み出しアドレス信号と時間との関係を示す図である。図４（ｂ）はフラグ信号Ｓ５を、図４（ｃ）は一致フラグ信号Ｓ１２を、図４（ｄ）は書き込みアドレス信号が制御している映像信号のフレーム番号を、図４（ｅ）は読み出しアドレス信号が制御している映像信号のフレーム番号を示す。
【００７０】
書き込みフレーム番号４のときに書き込みアドレス信号が読み出しアドレス信号を追い越しそうになるため、判定回路６からフラグ信号Ｓ５が出力される。更にフレーム周波数差分量が大きいため、読み出しフレーム番号３を読み出している途中で書き込みアドレス信号が読み出しアドレス信号を追い越しそうになるが、双方のアドレス信号が一致した場合には一致判定回路１２から一致フラグ信号Ｓ１２が出力される。このとき、書き込みアドレスカウンタ２がバッファ容量の分だけアドレス値を戻す。
【００７１】
これにより、読み出しフレーム番号３は、書き込みフレーム番号４に途中から上書きされることがなくなる。また、読み出しフレーム番号３の次フレームは、読み出しフレーム番号５となるために新旧フレームが混在することはない。
【００７２】
このような本実施の形態２のフレームシンクロナイザ回路によれば、書き込みアドレス信号と読み出しアドレス信号とが一致するのを検出する一致判定回路１２を備え、判定範囲状態のときに前記両アドレス信号が一致した場合には書き込みアドレス信号のアドレス値をバッファ容量の分減算することにより、判定範囲状態のときに新旧フレームが混在することなく映像信号を出力でき、好ましい映像表示を得ることができる。
【００７３】
（実施の形態３）
本発明の実施の形態３にかかるフレームシンクロナイザ回路は、実施の形態２の一致フラグ信号が出力されたときには、書き込みアドレスカウンタ値を保持するものである。
【００７４】
本実施の形態３のフレームシンクロナイザ回路の構成は、図３に示すとおりであり、上記実施の形態２と同一の構成であるため、ここでは説明を省略する。
【００７５】
次に、本実施の形態３の動作を、図５を用いて説明する。
図５（ａ）は、書き込みアドレス信号および読み出しアドレス信号と時間との関係を示す図である。図５（ｂ）はフラグ信号Ｓ５を、図５（ｃ）は一致フラグ信号Ｓ１２を、図５（ｄ）は書き込みアドレス信号が制御している映像信号のフレーム番号を、図５（ｅ）は読み出しアドレス信号が制御している映像信号のフレーム番号を示す。
【００７６】
書き込みフレーム番号４のときに書き込みアドレス信号が読み出しアドレス信号を追い越しそうになるため、判定回路６からフラグ信号Ｓ５が出力される。更にフレーム周波数差分量が大きいため、読み出しフレーム番号３を読み出している途中で書き込みアドレス信号が読み出しアドレス信号を追い越しそうになるが、双方のアドレス信号が一致した場合には一致判定回路１２から一致フラグ信号Ｓ１２が出力される。このときに書き込みアドレス値を所定の時間保持するように制御する。ここでは、１フレーム分の書き込みが終了するまで保持するように制御している。これにより、読み出しフレーム番号３は書き込みフレーム番号４に途中から上書きされることがなく、また読み出しフレーム番号３の次フレームは読み出しフレーム番号５となるために新旧フレームが混在することはない。更に上記実施の形態２に比べて、書き込みアドレスカウンタ２のカウンタ値を戻す回路が不要となる。
【００７７】
メモリ１がユニファイドメモリの場合、複数の機能回路がメモリ１へのデータ読み書きを調停されながらシステム動作することになる。近年では機能回路が多くなり、メモリのバンド幅制限が厳しくなってきており、不要なデータの読み書きをできるだけ削減してバンド幅を抑えることがシステム性能の向上につながる。そのため、一致フラグ信号Ｓ１２が出力される時には入力映像信号Ｓ１のメモリ１への書き込みを停止してもよい。この場合、読み出しフレーム番号３は書き込みフレーム番号４に途中から上書きされることがなく、また読み出しフレーム番号３の次フレームは読み出しフレーム番号５となるために新旧フレームが混在することはない。さらに、余分な映像信号をメモリ１へ書き込まないようにしたので、バンド幅を削減して他機能のバンド幅を増やすことができ、システム性能を向上させることができるともに、消費電力を削減することができる。
【００７８】
このような本実施の形態３のフレームシンクロナイザ回路によれば、書き込みアドレス信号と読み出しアドレス信号とが一致するのを検出する一致判定回路１２を備え、判定範囲状態のときに前記両アドレス信号が一致した場合には書き込みアドレス信号のアドレス値を保持してメモリ１への書き込みを停止することにより、新旧フレームが混在することなく映像信号を出力でき、好ましい映像表示を得るこことができる。
【産業上の利用可能性】
【００７９】
本発明にかかるフレームシンクロナイザ回路は、非標準信号が入力されても少ないバッファ容量で構成出来る回路として有用である。
【図面の簡単な説明】
【００８０】
【図１】本発明の実施の形態１によるフレームシンクロナイザ回路の概略構成を示す図である。
【図２】本発明の実施の形態１によるフレームシンクロナイザ回路の動作を示す図である。
【図３】本発明の実施の形態２によるフレームシンクロナイザ回路の概略構成を示す図である。
【図４】本発明の実施の形態２によるフレームシンクロナイザ回路の動作を示す図である。
【図５】本発明の実施の形態３によるフレームシンクロナイザ回路の動作を示す図である。
【図６】従来のフレームシンクロナイザ回路を示す構成図である。
【図７】従来のフレームシンクロナイザ回路における、メモリの使用領域を説明するための図である。
【図８】従来のフレームシンクロナイザ回路における、書き込みアドレス信号及び読み出しアドレス信号とフラグ信号との関係を説明するための図である。
【図９】従来のフレームシンクロナイザ回路における、フレーム周波数差分量がバッファ容量より大きい場合の動作を示す図である。
【図１０】従来のフレームシンクロナイザ回路に静止画が入力された場合の出力映像信号を示す図である。
【符号の説明】
【００８１】
１    １フレーム＋バッファで構成されたメモリ
２    書き込みアドレスカウンタ回路
３    読み出しアドレスカウンタ回路
４    同期分離回路
５    アドレス比較回路
６    判定回路
７、１３    アドレス制御回路
１１    差分算出回路
１２    一致判定回路
１４    ゲート回路
【図１】
2008154011.tif 000003
【図２】
2008154011.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2008154011.tif 000008
【図７】
2008154011.tif 000009
【図８】
2008154011.tif 000010
【図９】
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【図１０】
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