(57)【要約】【課題】同相モードのフィードバックおよび利得制御を有する差動低ノイズ増幅器（ＬＮＡ）。【解決手段】低ノイズ増幅の方法、アルゴリズム、アーキテクチャ、回路、および／あるいはシステムが開示される。一実施形態で、増幅器は差動信号を受信するよう構成される第１差動入力、第１差動入力に連結される第１電流ソース、第１バイアス電圧を受け、入力段を第１電源に連結する第１電流ロード、および第１電流ロードの出力に連結され第１電流ソースへの電流を制限するよう構成される第１対の同相モードのフィードバック・トランジスタを含むことができる。入力段は入力段に類似した構造を有し、増幅信号をさらに増幅するよう構成される追加段に増幅信号を提供する。【選択図】図１
2008289156.tif 000002
【特許請求の範囲】
【請求項１】
差動信号を受信する第１差動入力と、前記第１差動入力に接続される第１電流ソースと
、第１バイアス電圧を受け第１電源に接続する第１電流ロードと、前記第１電流ロードの
出力に接続され前記第１電流ソースへの電流を制限する第１の一対の同相モードのフィー
ドバック・トランジスタと、を含み、第１の増幅信号を出力する第１の回路と、
前記第１の増幅信号を前記第１の回路から受信する第２差動入力と、前記第２差動入力
に接続される第２電流ソースと、前記第１バイアス電圧が印加され前記第１電源に接続す
る第２電流ロードと、前記第２電流ロードの出力に接続され前記第２電流ロードへの電流
を制限する第２の一対の同相モードのフィードバック・トランジスタと、を含み、第２の
増幅信号を出力する第２の回路と、
前記第１バイアス電圧を前記第１電流ロードおよび前記第２電流ロードに供給する第１
バイアス回路と、
前記第１電流ソースおよび前記第２電流ソースをバイアスするバイアス回路と、を含む
ことを特徴とする増幅器。
【請求項２】
前記増幅信号は前記第１の回路と前記第２の回路との間のＡＣ結合キャパシタンスを含
むことを特徴とする請求項１に記載の増幅器。
【請求項３】
前記第１の回路はさらに、前記第１差動入力および前記第１電流ソースに接続した第１
の１対の利得制御トランジスタを含み、前記第１の一対の利得制御トランジスタは第２バ
イアス電圧が印加されることを特徴とする請求項１に記載の増幅器。
【請求項４】
前記第２の回路はさらに、前記第２差動入力と前記第２電流ソースに連結した第２の１
対の利得制御トランジスタを含み、前記第２の一対の利得制御トランジスタは前記第２バ
イアス電圧を受けることを特徴とする請求項３に記載の増幅器。
【請求項５】
前記第１の一対の同相モードのフィードバック・トランジスタおよび前記第２の一対の
同相モードのフィードバック・トランジスタは調整された電源電圧に連結していることを
特徴とする請求項１に記載の増幅器。
【請求項６】
前記増幅器がディスエーブルされた場合、前記第１バイアス電圧を放電するよう構成さ
れるイネーブル信号を含むことを特徴とする請求項１に記載の増幅器。
【請求項７】
前記第２の増幅信号を前記第２の回路から受信する第３差動入力と、前記第３差動入力
に連結される第３電流ソースと、第１バイアス電圧を受け、前記第２の回路を前記第１電
源に連結する第３電流ロードと、前記第３電流ロードの出力に連結され、前記第３電流ロ
ードへの電流を制限する第３の一対の同相モードのフィードバック・トランジスタとを含
み、第３の増幅出力を出力する第３段を含むことを特徴とする請求項１に記載の増幅器。
【請求項８】
前記第１バイアス回路は前記第１バイアス電圧を生成するためのバイアス電流を受ける
ことを特徴とする請求項１に記載の増幅器。
【請求項９】
前記第１差動入力および前記第２差動入力の各々は、第１の１対の入力トランジスタお
よび第２の１対の入力トランジスタを含み、前記第１の１対の入力トランジスタおよび前
記第２の１対の入力トランジスタは各々ＰＭＯＳトランジスタであることを特徴とする請
求項１に記載の増幅器。
【請求項１０】
前記第１電流ロードおよび前記第２電流ロードの各々は、第１の１対の電流ロード・ト
ランジスタおよび第２の１対の電流ロード・トランジスタを含み、前記第１の１対の電流
ロード・トランジスタおよび前記第２の１対の電流ロード・トランジスタはＮＭＯＳトラ
ンジスタであることを特徴とする請求項１に記載の増幅器。
【請求項１１】
前記第１電流ソースおよび前記第２電流ソースは各々第１電流ソース・トランジスタお
よび第２電流ソース・トランジスタを含み、前記第１電流ソース・トランジスタおよび第
２電流ソース・トランジスタはＰＭＯＳトランジスタを含むことを特徴とする請求項１に
記載の増幅器。
【請求項１２】
前記第１の一対の同相モードのフィードバック・トランジスタおよび前記第２の一対の
同相モードのフィードバック・トランジスタはＰＭＯＳトランジスタを含むことを特徴と
する請求項１に記載の増幅器。
【請求項１３】
第１の電源電圧及び第１のバイアス電流を受信し、第２の電源電圧を生成する電圧調整
回路と、
前記第２の電源電圧、前記第１のバイアス電流および第２のバイアス電流が印加され、
第１のバイアス電圧および第２のバイアス電圧を生成するバイアス生成回路と、
第１の信号と前記第１の差動信号と逆の論理の第２の信号とを受信し、前記電圧調整回
路から前記第２の電源電圧が印加され、前記バイアス生成回路から前記第１のバイアス電
圧及び前記第２のバイアス電圧が印加され、ゲイン調整信号を受信し、前記第１の信号を
増幅した第３の信号と前記第２の信号を増幅した第４の信号を出力する、第１の回路と、
前記第３の信号と前記第４の信号を受信し、前記電圧調整回路から前記第２の電源電圧
が印加され、前記バイアス生成回路から前記第１のバイアス電圧及び前記第２のバイアス
電圧が印加され、前記ゲイン調整信号を受信し、前記第３の信号を増幅した第５の信号と
前記第４の信号を増幅した第６の信号を出力する、第２の回路と、
前記第５の信号と前記第６の信号を受信し、前記電圧調整回路から前記第２の電源電圧
が印加され、前記バイアス生成回路から前記第１のバイアス電圧及び前記第２のバイアス
電圧が印加され、前記ゲイン調整信号を受信し、前記第５の信号を増幅した第７の信号と
前記第６の信号を増幅した第８の信号を出力する、第３の回路と、
を含み、
前記第１の回路は、
前記第１の信号を受信する第１の入力トランジスタと、
前記第２の信号を受信する第２の入力トランジスタと、
前記第１の入力トランジスタのソースが接続される第１のノードと、
前記第２の入力トランジスタのソースが接続される第２のノードと、
前記第２の電源電圧が供給され前記第１のノードの直流レベルを制御する第１のフィ
ードバック・トランジスタと、
前記第２の電源電圧が供給され前記第２のノードの直流レベルを制御する第２のフィ
ードバック・トランジスタと、
前記ゲイン調整信号を受信し、前記ゲイン調整信号に基づいて前記第１の入力トラン
ジスタのソースとドレインを短絡させることを調整する第１のゲイン調整トランジスタと
、
前記ゲイン調整信号を受信し、前記ゲイン調整信号に基づいて前記第２の入力トラン
ジスタのソースとドレインを短絡させることを調整する第２のゲイン調整トランジスタと
、
前記第１のフィードバック・トランジスタおよび前記第２のフィードバック・トラン
ジスタと、前記第１の入力トランジスタ、前記第２の入力トランジスタ、前記第１のゲイ
ン調整トランジスタ及び前記第２のゲイン調整トランジスタと、の間に設けられ、前記第
１のバイアス電圧が印加された第１の減衰調整トランジスタと、
前記第１のノードに接続され交流成分を出力する第１のコンデンサと、
前記第２のノードに接続され交流成分を出力する第２のコンデンサと、
前記第１の信号をプルダウンする第１のプルダウン抵抗と、
前記第２の信号をプルダウンする第２のプルダウン抵抗と、
前記第１のコンデンサの出力に接続され、前記第３の信号をプルダウンする第３のプ
ルダウン抵抗と、
前記第２のコンデンサの出力に接続され、前記第４の信号をプルダウンする第４のプ
ルダウン抵抗と、
を含み、
前記第２の回路は、
前記第３の信号を受信する第３の入力トランジスタと、
前記第４の信号を受信する第４の入力トランジスタと、
前記第３の入力トランジスタのソースが接続される第３のノードと、
前記第４の入力トランジスタのソースが接続される第４のノードと、
前記第２の電源電圧が供給され前記第３のノードの直流レベルを制御する第３のフィ
ードバック・トランジスタと、
前記第２の電源電圧が供給され前記第４のノードの直流レベルを制御する第４のフィ
ードバック・トランジスタと、
前記ゲイン調整信号を受信し、前記ゲイン調整信号に基づいて前記第３の入力トラン
ジスタのソースとドレインを短絡させることを調整する第３のゲイン調整トランジスタと
、
前記ゲイン調整信号を受信し、前記ゲイン調整信号に基づいて前記第４の入力トラン
ジスタのソースとドレインを短絡させることを調整する第４のゲイン調整トランジスタと
、
前記第３のフィードバック・トランジスタおよび前記第４のフィードバック・トラン
ジスタと、前記第３の入力トランジスタ、前記第４の入力トランジスタ、前記第３のゲイ
ン調整トランジスタ及び前記第４のゲイン調整トランジスタと、の間に設けられ、前記第
１のバイアス電圧が印加された第２の減衰調整トランジスタと、
前記第３のノードに接続され交流成分を出力する第３のコンデンサと、
前記第４のノードに接続され交流成分を出力する第４のコンデンサと、
を含むことを特徴とする増幅器。
【請求項１４】
前記第１の回路の消費電流は、前記第２の回路の消費電流より大きく、
前記第１の入力トランジスタは、前記第３の入力トランジスタよりゲート電極のサイズ
が大きく、
前記第２の入力トランジスタは、前記第４の入力トランジスタよりゲート電極のサイズ
が大きいことを特徴とする請求項１３に記載の増幅器。
【請求項１５】
低ノイズ増幅器（ＬＮＡ）の利得を制御する方法であって、
入力段に差動信号を受信することで、入力段は（i）前記入力段の差動入力に連結した
第１電流ソースと、（ii）第１バイアス電圧を受け前記入力段を第１電源に連結する第１
電流ロードと、（iii）前記第１電流ロードの出力に連結し、前記第１電流ソースへの電
流を制限するよう構成される第１対の同相モードのフィードバック・トランジスタとを含
み、前記入力段は増幅信号を提供することと、
追加段が前記入力段から前記増幅信号を受信することで、前記追加段は（i）前記追加
段の差動入力に連結される第２電流ソースと、（ii）前記第１バイアス電圧を受け、前記
追加段を前記第１電源に連結する第２電流ロードと、（iii）前記第２電流ロードの出力
に連結し前記第２電流ソースへの電流を制限するよう構成される第２対の同相モードのフ
ィードバック・トランジスタとを含み、前記追加段は増幅信号を提供することと、
前記第１バイアス電圧を前記第１電流ロードおよび前記第２電流ロードに提供すること
と、
前記第１電流ソースおよび前記第２電流ソースをバイアスすることと、の工程を含むこ
とを特徴とする低ノイズ増幅器（ＬＮＡ）の利得を制御する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は全般的に増幅器回路の分野に関する。より具体的に、本発明の実施形態は同相
モードのフィードバックおよび利得制御を有する差動低ノイズ増幅の方法、回路、および
／あるいはシステムに関する。
【背景技術】
【０００２】
多くの増幅器回路において、低ノイズ性能は一般的に比較的大型の抵抗器および同相フ
ィードバック用に別のエラー増幅器を用いて達成される。しかし、大型抵抗器は比較的大
面積を消耗しがちである。また、別のエラー増幅器は電力消費が増える可能性がある。
【０００３】
別の従来の解決法はＤＣ結合増幅器に関わる。しかしこのような方法においてはＤＣオ
フセットの形成のため通常１つまたは２つの増幅段しか利用されない。他の従来の解決法
は簡単なフィードバック仕組みで利得を設定するのに抵抗器の比率を利用する。しかし、
これらの解決法は増幅器の利得を変更するのには向いていないかもしれない。
【０００４】
【特許文献１】米国特許第６６２４６９８号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従って、信頼性があり、電力消費を最小限に抑え、比較的広範囲の電源電圧で動作し、
容易に調節可能な利得を有する簡単な低ノイズ増幅方法があれば好都合である。
【課題を解決するための手段】
【０００６】
本発明の実施形態は低ノイズ増幅器（ＬＮＡ）の利得を制御する方法、アルゴリズム、
アーキテクチャ、および／あるいはシステムに関する。
【０００７】
一実施形態で、増幅器は、（ａ）入力段で、（i）差動信号を受信するよう構成される
第１対の入力トランジスタと、（ii）第１対の入力トランジスタに連結される第１電流ソ
ース・トランジスタと、（iii）第１バイアス電圧を受け、入力段を第１電源に連結する
第１対の電流ロード・トランジスタと、（iv）第１対の電流ロード・トランジスタの出力
に連結され第１電流ソース・トランジスタへの電流を制限するよう構成される第１対の同
相モードのフィードバック・トランジスタとを含み、増幅信号を提供する入力段と、（ｂ
）追加段で、（i）増幅信号を入力段から受信するよう構成される第２対の入力トランジ
スタと、（ii）第２対の入力トランジスタに連結される第２電流ソース・トランジスタと
、（iii）第１バイアス電圧を受け、追加段を第１電源に連結する第２対の電流ロード・
トランジスタと、（iv）第２対の電流ロード・トランジスタの出力に連結され、第２電流
ロード・トランジスタへの電流を制限するよう構成される第２対の同相モードのフィード
バック・トランジスタとを含み、増幅出力を提供する追加段と、（ｃ）第１バイアス電圧
を第１および第２対の電流ロード・トランジスタに提供するよう構成される第１バイアス
回路と、（ｄ）第１および第２電流ソース・トランジスタをバイアスするよう構成される
１つ以上のバイアス回路とを含むことができる。
【０００８】
別の実施形態で、低ノイズ増幅器（ＬＮＡ）における利得を制御する方法は、（ａ）入
力段に差動信号を受信することで、入力段は（i）入力段の差動入力に連結した第１電流
ソースと、（ii）第１バイアス電圧を受け入力段を第１電源に連結する第１電流ロードと
、（iii）第１電流ロードの出力に連結し、第１電流ソースへの電流を制限するよう構成
される第１対の同相モードのフィードバック・トランジスタとを含み、入力段は増幅信号
を提供することと、（ｂ）追加段が入力段から増幅信号を受信することで、追加段は（i
）追加段の差動入力に連結される第２電流ソースと、（ii）第１バイアス電圧を受け、追
加段を第１電源に連結する第２電流ロードと、（iii）第２電流ロードの出力に連結し第
２電流ソースへの電流を制限するよう構成される第２対の同相モードのフィードバック・
トランジスタとを含み、追加段は増幅信号を提供することと、（ｃ）第１バイアス電圧を
第１および第２電流ロードに提供することと、（ｄ）第１および第２電流ソースをバイア
スすることの工程を含むことができる。
【発明を実施するための最良の形態】
【０００９】
次に発明の好ましい実施形態について詳細に言及し、その例が添付図面で図示される。
発明は好ましい実施形態と併せて説明されるが、これらは発明をこれらの実施形態に限定
する意図ではないことが理解されよう。逆に、発明は添付特許請求の範囲で定義される精
神および範囲に含まれる代替、修正、および同等のものを対象とすることを意図している
。さらに、本発明の以下の詳細な説明において、本発明の充分な理解を提供するために多
数の具体的な詳細が述べられる。しかし当業者であれば本発明がこれらの具体的な詳細な
しでも実施され得ることが直ちに明らかであろう。それ以外で、周知の方法、手順、部品
、および回路は本発明の態様を不必要に分かりにくくしないよう詳細に説明していない。
【００１０】
続く詳細な説明のある部分はプロセス、手順、論理ブロック、機能ブロック、処理、お
よびコンピュータ、プロセッサ、コントローラ、および／あるいはメモリ内のコード、デ
ータ・ビット、データ・ストリーム、または波形に対する操作の、他の象徴的表現の形で
提示される。これらの説明および表現は一般的にデータ処理技術の当業者が他の当業者に
自己の仕事の実態を有効に説明するために使用される。プロセス、手順、論理ブロック、
機能、プロセス、等々は本明細書において、また一般的に、望ましいおよび／あるいは期
待される結果につながる工程または命令の筋の通ったシーケンスとみなされる。工程は一
般的に物理量の物理的操作を含む。必ずしもではないが、通常これらの量はコンピュータ
またはデータ処理システムにおいて格納、移転、組み合わせ、比較、および別途操作が可
能な電気的、磁気的、光学的、または量子的信号の形を取る。主に一般的な用法から、こ
れらの信号をビット、波、波形、ストリーム、値、要素、符号、文字、用語、数字等々、
およびコンピュータ・プログラムまたはソフトウェアにおけるこれらの表現をコード（オ
ブジェクト・コード、ソース・コード、またはバイナリ・コードであり得る）と時に呼ぶ
ことが便利であることが分かっている。
【００１１】
しかし、これらおよび類似した用語は適当な物理量および／あるいは信号と関連付けら
れ、単にこれらの量および／あるいは信号に適用される便利なラベルであることを忘れな
いことが必要である。具体的に別途述べられず、および／あるいは以下の考察で明らかで
ない限り、本明細書を通じ、「処理」、「操作」、「演算」、「計算」、「決定」、「操
作」、「変換」等々の用語を利用している考察は物理（例えば電子）量を操作または返還
するコンピュータもしくはデータ処理システム、または類似した処理装置（例えば電気、
光、または量子演算または処理装置または回路）の行為およびプロセスを指す。これらの
用語は回路、システム、またはアーキテクチャ（例えばレジスタ、メモリ、他の類似した
情報記憶、伝送、または表示装置、等々）内の物理量を同じまたは別のシステムまたはア
ーキテクチャの、他のコンポーネント内の物理量として同様に表される他のデータに操作
または変換する行為およびプロセスを指す。
【００１２】
さらに、本出願内で、「線」、および「信号」は電気的、光学的、または波形に基づく
情報を回路における１点から別の点に物理的に移転させる任意の既知の構造、構成、配置
、手法、方法、および／あるいはプロセスを指す。また、本明細書の使用文脈から別途示
されない限り、「既知の」、「固定の」、「一定の」、「ある」、および「所定の」とい
った用語は、理論的には可変であるが、通常前以て設定され、その後使用中に変わらない
値、量、パラメータ、制限、条件、状態、プロセス、手順、方法、実施、またはその組み
合わせを一般的に指す。
【００１３】
同様に、便宜上および簡素化の点から、「クロック」、「時間」、「タイミング」、「
率」、「期間」、および「周波数」の用語は一般的に互換性があり、本明細書においても
互換的に使用できるが、概してそれらの技術的に認められる意味を与えられている。さら
に便宜上および簡素化の点から、「データ」、「データ・ストリーム」、「波形」、およ
び「情報」は互換的に使用でき、「接続される」、「と連結される」、「に連結される」
、および「と通信する」（これは直接的または間接的な接続、連結または通信を指し得る
）の用語も同様であるが、本明細書においてこれらの用語は概して技術的に認められる意
味を与えられている。
【００１４】
本発明の実施形態は低ノイズ増幅の方法、アルゴリズム、アーキテクチャ、および／あ
るいはシステムに関する。発明の別の態様は低ノイズ増幅器（ＬＮＡ）における利得を制
御する方法に関する。発明はさらに本アーキテクチャ、方法、および回路のハードウェア
実施に関する。本発明の実施形態はエラー増幅器による電力消費の増加を蒙らない、信頼
性がある簡略化された低ノイズ増幅方法を有利に提供する。さらに本発明の実施形態は比
較的広範囲の電源電圧で動作することができ、また比較的容易に調節可能な利得を含むこ
とができる。発明とその各種態様は代表的な実施形態に関連して以下さらに詳細に説明さ
れる。
【００１５】
本発明の各種実施形態によると、利得制御を有する低ノイズ増幅器（ＬＮＡ）のアーキ
テクチャおよび／あるいは回路は望ましい利得を達成するために３つの段を含むことがで
きる。もちろん最大増幅器利得を増やす／減らすために段を追加し（例えば合計３段を超
える）、または除去する（例えば合計３段未満）ことができる。いずれにせよ、設計を簡
素化しすべての段が単一のバイアス・ネットワークを共有できるよう、含まれる段はすべ
て同じまたは類似したトポロジーを利用することができる。この方法は従来の方法と比較
して電量消費の削減をもたらすことができる。
【００１６】
本明細書に示される回路の特定例が対象とする用途は振幅変調（ＡＭ）電波受信機で、
低電力消費および感度が強調される。例えば、特定の実施形態の増幅器は自動利得制御（
ＡＧＣ）機構により設定できる可変利得を含むことができる。一用途において、低ノイズ
増幅器（ＬＮＡ）は４０ｋＨｚから７７．５ｋＨｚの範囲にある周波数ｓで０．３μＶｒ
ｍｓのように小さい信号を受信することができる。一般的に低ノイズ増幅器（ＬＮＡ）の
利得は周波数および基準電流に依存することができ、周波数が増加すると利得は減少する
ことになる（逆もしかり）。またこの用途の一実施における低ノイズ増幅器（ＬＮＡ）の
対象利得は約６６，０００Ｖ／Ｖであったが、他の用途では約２０，０００Ｖ／Ｖから約
１００，０００Ｖ／Ｖであることができる。さらに、この用途において、約２０ｋＨｚの
帯域幅で一定の基準電流に対し段毎の対象利得は約２００Ｖ／Ｖから約４００Ｖ／Ｖの範
囲にあることができる。もちろん、他の用途および／あるいは他の基準電流を用いる場合
他の利得（段毎および増幅器全体として双方）および帯域幅が存在できる。
【００１７】
（増幅器）
増幅器は、（ａ）入力段で、（i）差動信号を受信するよう構成される第１対の入力ト
ランジスタ、（ii）第１対の入力トランジスタに連結される第１電流ソース・トランジス
タ、（iii）第１バイアス電圧を受け、入力段を第１電源に連結する第１対の電流ロード
・トランジスタ、および（iv）第１対の電流ロード・トランジスタの出力に連結され第１
電流ソース・トランジスタへの電流を制限するよう構成される第１対の同相モードのフィ
ードバック・トランジスタを含み、増幅信号を提供する入力段と、（ｂ）追加段で、（i
）増幅信号を入力段から受信するよう構成される第２対の入力トランジスタ、（ii）第２
対の入力トランジスタに連結される第２電流ソース・トランジスタ、（iii）第１バイア
ス電圧を受け、追加段を第１電源に連結する第２対の電流ロード・トランジスタ、および
（iv）第２対の電流ロード・トランジスタの出力に連結され、第２電流ロード・トランジ
スタへの電流を制限するよう構成される第２対の同相モードのフィードバック・トランジ
スタを含み、増幅出力を提供する追加段と、（ｃ）第１バイアス電圧を第１および第２対
の電流ロード・トランジスタに提供するよう構成される第１バイアス回路と、（ｄ）第１
および第２電流ソース・トランジスタをバイアスするよう構成される１つ以上のバイアス
回路と、を含むことができる。
【００１８】
図１は本発明の実施形態による低ノイズ増幅器（ＬＮＡ（Low Noise Amplifier））１
００の概略ブロック図を示す。低ノイズ増幅器（ＬＮＡ）１００は、バイアス電流または
基準電流である第１バイアス電流Ｉ_Ｂｉａｓ１および第２バイアス電流Ｉ_Ｂｉａｓ２を
受信する。第１バイアス電流Ｉ_Ｂｉａｓ１および第２バイアス電流Ｉ_Ｂｉａｓ２は同じ
値（例えば約１００ｎＡ）を有しても良いし、設計上の選択および目的により異なった値
を有しても良い。第１バイアス電流Ｉ_Ｂｉａｓ１は、電圧調整器１０２、バイアス・ネ
ットワーク１０４、第１の回路１０６、および第３の回路１１０に供給される。第２バイ
アス電流Ｉ_Ｂｉａｓ２は、バイアス・ネットワーク１０４に供給される。さらに、電圧
調整器１０２は、電源電圧ＶＤＤ（広義の第１電圧）および接地電位ＧＮＤ（広義の第２
電圧）が印加される。
【００１９】
第１バイアス電流Ｉ_Ｂｉａｓ１は、増幅器段の各々（例えば、第１段の第１の回路１
０６、第２段の第２の回路１０８、および第３段の第３の回路１１０）においてＮＭＯＳ
電流ソース・ロード（例えば第２のバイアス電圧Ｎ_Ｂｉａｓ経由で）、ＮＭＯＳプルダ
ウン・トランジスタ、およびＰＭＯＳ電流ソース（例えば第１のバイアス電圧Ｐ_Ｂｉａ
ｓ経由で）をバイアスするのに用いる。第２バイアス電流Ｉ_Ｂｉａｓ２は、第１段の第
１の回路１０６の出力（例えば差動信号Ｖｏ１Ｐ（プラス）および差動信号Ｖｏ１Ｎ（マ
イナス））の同相モードを設定する基準電圧を生成するために用いる。第１段の第１の回
路１０６の差動信号Ｖｏ１Ｐおよび差動信号Ｖｏ１Ｎは第２段の第２の回路１０８への入
力（例えば各々差動信号Ｖｉｎ２Ｐおよび差動信号Ｖｉｎ２Ｎ）となる。同様に、第２段
の第２の回路１０８の差動信号Ｖｏ２Ｐおよび差動信号Ｖｏ２Ｎは次に第３段の第３の回
路１１０への入力（例えば各々差動信号Ｖｉｎ３Ｐおよび差動信号Ｖｉｎ３Ｎ）となる。
また、利得制御入力Ｖｃｏｎｔを用いて第１段の第１の回路１０６、第２段の第２の回路
１０８、および第３段の第３の回路１１０における望ましい利得／減衰を設定することが
できる。第３段の第３の回路１１０の出力は差動信号（例えば差動信号ＶｏｕｔＰおよび
差動信号ＶｏｕｔＮ）であって良い。さらに、低ノイズ増幅器（ＬＮＡ）１００または低
ノイズ増幅器（ＬＮＡ）１００が実装されている電子機器が動作中でない時の電力消費を
削減するために、イネーブル信号（例えば電圧調整器１０２への入力としてのＥｎａｂｌ
ｅおよび／あるいはバイアス・ネットワーク１０４への入力としてのイネーブル反転信号
Ｅｎａｂｌｅ_ｘ）を用いて低ノイズ増幅器（ＬＮＡ）１００をオフにすることができる
。
【００２０】
（電圧調整器）
図２は本発明の実施形態による電圧調整器２００（例えば、図１の電圧調整器１０２）
の概略図である。上述したように、電圧調整器２００は、イネーブル信号Ｅｎａｂｌｅと
第１バイアス電流Ｉ_Ｂｉａｓ１を受信し、信号ＶＳｕｐｐｌｙおよびイネーブル反転信
号Ｅｎａｂｌｅ_ｘを出力する。
【００２１】
電圧調整器２００は、受信した電圧の昇圧または降圧をするため、低ノイズ増幅器（Ｌ
ＮＡ）１００が受信して動作する電圧範囲を拡張することができる。そのため、本発明の
低ノイズ増幅器（ＬＮＡ）１００は、比較的大きな供給範囲が許容される。例えば、一般
的な低ノイズ増幅器（ＬＮＡ）１００では電源電圧ＶＤＤが１．２Ｖから５Ｖで動作する
。しかし、本実施形態では電源電圧ＶＤＤがより低い供給電圧、またはより高い供給電圧
にも対応することができる。例えば、電源電圧ＶＤＤが１．２Ｖ未満または５Ｖ以上の範
囲であっても、低ノイズ増幅器（ＬＮＡ）１００の外部から受信した電源電圧ＶＤＤを電
圧調整器２００で後段の回路（例えば、図１のバイアス・ネットワーク１０４、第１段の
第１の回路１０６、第２段の第２の回路１０８および第３段の第３の回路１１０）が動作
可能な電圧（例えば、図１の信号ＶＳｕｐｐｌｙの電圧）に調整して出力することで、本
実施形態の低ノイズ増幅器（ＬＮＡ）１００が動作できる。
【００２２】
イネーブル信号Ｅｎａｂｌｅがアクティブになり電圧調整器２００が動作すると、約１
００ｎＡの第１バイアス電流Ｉ_Ｂｉａｓ１がＮＭＯＳトランジスタＭ２０１のソースか
らドレインに流れる。第１バイアス電流Ｉ_Ｂｉａｓ１を供給する端子は、ＮＭＯＳトラ
ンジスタＭ２０１のソース、ＮＭＯＳトランジスタＭ２０１のゲート、ＮＭＯＳトランジ
スタＭ２０２のゲートに接続されている。ＮＭＯＳトランジスタＭ２０１のドレイン、Ｎ
ＭＯＳトランジスタＭ２０２のドレインは第２の電圧（例えば、接地電位ＧＮＤ）に接続
されている。なお、ＮＭＯＳトランジスタＭ２０１，Ｍ２０２のドレインは、それぞれ抵
抗を介して第２の電圧に接続されていてもよい。よって、ＮＭＯＳトランジスタＭ２０１
を流れる第１バイアス電流Ｉ_Ｂｉａｓ１は、ＮＭＯＳトランジスタＭ２０２にミラーさ
れる。例えば、ＮＭＯＳトランジスタＭ２０１とＮＭＯＳトランジスタＭ２０２のトラン
ジスタ・サイズ（ゲート幅／ゲート長）が等しい場合は、ＮＭＯＳトランジスタＭ２０１
に流れる電流と略同一の電流がＮＭＯＳトランジスタＭ２０２にも流れる。本実施例の場
合、ＮＭＯＳトランジスタＭ２０１のソースからドレインへ約１００ｎＡの電流が流れる
。本実施例では、ＮＭＯＳトランジスタＭ２０１とＮＭＯＳトランジスタＭ２０２のトラ
ンジスタ・サイズ比を等しくしているが、ＮＭＯＳトランジスタＭ２０１とＮＭＯＳトラ
ンジスタＭ２０２のトランジスタ・サイズ比でＮＭＯＳトランジスタＭ２０２を流れる電
流量を変更することもできる。ＮＭＯＳトランジスタＭ２０２のソースはＰＭＯＳトラン
ジスタＭ２０６のドレインに接続され、ＰＭＯＳトランジスタＭ２０６のソースは第１の
電圧（例えば、電源電圧ＶＤＤ）に接続されている。従って、ＰＭＯＳトランジスタＭ２
１２がオフでＰＭＯＳトランジスタＭ２１２に電流が流れない場合は、ＰＭＯＳトランジ
スタＭ２０６にもＮＭＯＳトランジスタＭ２０２と略同一の電流が流れ、約１００ｎＡの
電流がＰＭＯＳトランジスタＭ２０６から引き出される。
【００２３】
イネーブル信号Ｅｎａｂｌｅは、インバータ２０８に入力される。インバータ２０８は
、イネーブル信号Ｅｎａｂｌｅの論理を反転させたイネーブル反転信号Ｅｎａｂｌｅ_ｘ
を出力する。例えば、イネーブル信号Ｅｎａｂｌｅの論理が「１」（例えば電源電圧ＶＤ
Ｄ）の場合は、イネーブル反転信号Ｅｎａｂｌｅ_ｘの論理は「０」（例えば接地電位Ｇ
ＮＤ）になる。逆に、イネーブル信号Ｅｎａｂｌｅの論理が「０」（例えば接地電位ＧＮ
Ｄ）の場合は、イネーブル反転信号Ｅｎａｂｌｅ_ｘの論理は「１」（例えば電源電圧Ｖ
ＤＤ）になる。
【００２４】
電圧調整器２００はさらに、接地電位ＧＮＤと電源電圧ＶＤＤとの間に直列に接続され
たＰＭＯＳトランジスタＭ２０３、ＮＭＯＳトランジスタＭ２０４、ＰＭＯＳトランジス
タＭ２０５を有する。すなわち、ＰＭＯＳトランジスタＭ２０３のドレインは接地電位Ｇ
ＮＤに接続され、ＰＭＯＳトランジスタＭ２０３のソースとＮＭＯＳトランジスタＭ２０
４のドレインが接続され、ＮＭＯＳトランジスタＭ２０４のソースとＰＭＯＳトランジス
タＭ２０５のドレインが接続され、ＰＭＯＳトランジスタＭ２０５のソースは電源電圧Ｖ
ＤＤに接続されている。イネーブル反転信号Ｅｎａｂｌｅ_ｘは、ＰＭＯＳトランジスタ
Ｍ２０３のゲートに供給される。イネーブル信号Ｅｎａｂｌｅが第１のレベル（例えば電
源電圧ＶＤＤ）でイネーブル反転信号Ｅｎａｂｌｅ_ｘが第２のレベル（例えば接地電位
ＧＮＤ）の場合において、ＰＭＯＳトランジスタＭ２０３のゲート電圧には第２のレベル
の電圧が印加され、ＰＭＯＳトランジスタＭ２０３がオンになる。ＰＭＯＳトランジスタ
２１２のゲートに第２レベル（接地電位ＧＮＤ）の電荷が印加され、ＰＭＯＳトランジス
タ２１２はオフになる。そのため、ＰＭＯＳトランジスタＭ２０６には、ＮＭＯＳトラン
ジスタを流れる電流と同じ１００ｎＡの電流が流れる。ＰＭＯＳトランジスタＭ２０３が
オンの場合、ＮＭＯＳトランジスタＭ２０４のゲートはネガティブフィードバック（負帰
還）により１００ｎＡがＰＭＯＳトランジスタＭ２０３、ＮＭＯＳトランジスタＭ２０４
、およびＰＭＯＳトランジスタＭ２０５に流れるような電圧レベルへ設定できる。
【００２５】
このように、信号ＶＳｕｐｐｌｙはＰＭＯＳトランジスタＭ２０３のゲート・ソース間
電圧ＶｇｓとＮＭＯＳトランジスタＭ２０４のゲート・ソース間電圧Ｖｇｓを足した最大
値を有する。電源電圧ＶＤＤが低い場合、ＰＭＯＳトランジスタＭ２０３、ＮＭＯＳトラ
ンジスタＭ２０４、およびＰＭＯＳトランジスタＭ２０５は１００ｎＡバイアス電流に対
応できない可能性もある。この場合、ＰＭＯＳトランジスタＭ２０７のゲートをグラウン
ドに落とし、信号ＶＳｕｐｐｌｙを電源電圧ＶＤＤに荷電することができる。このように
、ＰＭＯＳトランジスタＭ２０７は、ＰＭＯＳトランジスタＭ２０７のゲートが接地電位
ＧＮＤに近い場合最小の電圧低下を以って電圧調整器２００が必要とする電流を供給する
ようなサイズにする。この設計により電源電圧ＶＤＤが比較的広い範囲を有しながら、信
号ＶＳｕｐｐｌｙを上述のように最大約Ｖｇｓ（Ｍ２０３）＋Ｖｇｓ（Ｍ２０４）に制限
することができる。
【００２６】
図２の電圧調整器２００は、安定化コンデンサ(stabilizing capacitor、安定化容量）
を用いて、イネーブル信号Ｅｎａｂｌｅ及びイネーブル反転信号Ｅｎａｂｌｅ_ｘ以外の
端子からの入力または端子への出力を、安定化させている。例えば、電圧調整器２００は
、第１バイアス電流Ｉ_Ｂｉａｓ１を受けるＮＭＯＳトランジスタＭ２０１およびＮＭＯ
ＳトランジスタＭ２０２のゲートを安定化しコンデンサをして機能するＮＭＯＳトランジ
スタＭ２１０、電圧供給ノードとしての信号ＶＳｕｐｐｌｙを安定化しコンデンサとして
機能するＮＭＯＳトランジスタＭ２１１、電源電圧ＶＤＤを安定化させる追加電源キャパ
シタンスＣ２０１を含む。ＮＭＯＳトランジスタＭ２１０は、ゲートが第１バイアス電流
Ｉ_Ｂｉａｓ１に接続され、ソースおよびドレインが接地電位ＧＮＤに接続されている。
ＮＭＯＳトランジスタＭ２１１は、ゲートが電圧供給ノードとしての信号ＶＳｕｐｐｌｙ
に接続され、ソースおよびドレインが接地電位ＧＮＤに接続されている。ＮＭＯＳトラン
ジスタＭ２１０，Ｍ２１１のソースおよびドレインは、抵抗を介して接地電位ＧＮＤに接
続されていても良い。
【００２７】
ＰＭＯＳトランジスタＭ２１２のゲートにイネーブル信号Ｅｎａｌｂｅが供給されてい
るので、イネーブル信号Ｅｎａｂｌｅの論理が「０」のとき、ＰＭＯＳトランジスタＭ２
１２はオンになる。ＰＭＯＳトランジスタＭ２１２のドレインがおよびＰＭＯＳトランジ
スタＭ２０６のドレインが、ＰＭＯＳトランジスタＭ２０７のゲートに接続されているの
で、ＰＭＯＳトランジスタＭ２１２はＰＭＯＳトランジスタＭ２０７のオン／オフの制御
に用いることができる。ＰＭＯＳトランジスタＭ２１２がオンになりＰＭＯＳトランジス
タＭ２０７のゲート電圧を論理「１」（例えば、電源電圧ＶＤＤ）に引き上げることによ
り、ＰＭＯＳトランジスタＭ２０７をオフにすることができる。
【００２８】
（バイアス・ネットワーク）
図３は本発明の実施形態による増幅器（たとえば図１の低ノイズ増幅器（ＬＮＡ）１０
０）内の回路にバイアス信号を提供するよう構成されるバイアス・ネットワーク３００（
たとえば図１のバイアス・ネットワーク１０４）の概略図を示す。
【００２９】
バイアス・ネットワーク３００は、第１段の第１の回路１０６（図１参照）、第２段の
第２の回路１０８（図１参照）および第３段の第３の回路１１０（図１参照）に供給する
第１のバイアス電圧Ｐ_Ｂｉａｓ（図１参照）および第２のバイアス電圧Ｎ_Ｂｉａｓ（図
１参照）を生成する。第１段の第１の回路１０６、第２段の第２の回路１０８および第３
段の第３の回路１１０のＰＭＯＳトランジスタに第１のバイアス電圧Ｐ_Ｂｉａｓを供給
し、第１段の第１の回路１０６、第２段の第２の回路１０８および第３段の第３の回路１
１０の電流源の電流量を調整する。電流源は、使用される特定の回路構成により「逆方向
」電流（head current）または「順方向」電流（tail current）を提供する。同様に、第
１段の第１の回路１０６、第２段の第２の回路１０８および第３段の第３の回路１１０の
ＮＭＯＳトランジスタに第１のバイアス電圧Ｐ_Ｂｉａｓと別の第２のバイアス電圧Ｎ_Ｂ
ｉａｓを供給することによって、ＮＭＯＳトランジスタの電流ロードを制御する。より正
確なトランジスタのサイズ比を作り出すべくトランジスタのレイアウトは多指装置（mult
i-finger device）として構成する。これにより、カレントミラーにおいて精度を高め、
ある電流消費に対する回路帯域幅を減らす可能性のある装置のキャパシタンスを削減でき
る。
【００３０】
第１バイアス電流Ｉ_Ｂｉａｓ１は、低ノイズ増幅器（ＬＮＡ）１００の３つの段（第
１段の第１の回路１０６、第２段の第２の回路１０８および第３段の第３の回路１１０）
をバイアスするのに用いるバイアス電流入力である。ここでは、バイアス電流として１０
０ｎＡを例に挙げて説明する。この第１バイアス電流Ｉ_Ｂｉａｓ１をバイアス・ネット
ワーク３００のＮＭＯＳトランジスタＭ３１０のゲートおよびソースに印加する。ＮＭＯ
ＳトランジスタＭ３１０のドレインは接地電位ＧＮＤに接続されている。また、ＮＭＯＳ
トランジスタＭ３１１のゲートにも第１バイアス電流Ｉ_Ｂｉａｓ１が供給され、ＮＭＯ
ＳトランジスタＭ３１１のドレインも接地電位ＧＮＤに接続されている。ＮＭＯＳトラン
ジスタＭ３１０，Ｍ３１１のドレインは抵抗を介して接地電位ＧＮＤに接続されていても
よい。これにより、ＮＭＯＳトランジスタＭ３１０，Ｍ３１１の相対サイズにより、ＮＭ
ＯＳトランジスタＭ３１０を流れる電流と異なる量の電流をＮＭＯＳトランジスタＭ３１
１にミラーすることが出来る。たとえば、ＮＭＯＳトランジスタＭ３１１がＮＭＯＳトラ
ンジスタＭ３１０のＫ倍のトランジスタ・サイズを有している場合は、ＮＭＯＳトランジ
スタＭ３１１に約Ｉ_Ｂｉａｓ１×Ｋの電流が流れる。本実施例では、Ｋ＝５の場合を例
に挙げて説明し、５００ｎＡがＮＭＯＳトランジスタＭ３１１にミラーされる。ＮＭＯＳ
トランジスタＭ３１１、ＰＭＯＳトランジスタＭ３２４，Ｍ３２５は、第１の電圧源（例
えば接地電位ＧＮＤ）と第２の電圧源（ＶＳｕｐｐｌｙ）との間に直列に接続されている
。これにより、ＮＭＯＳトランジスタＭ３１１を流れる電流量と同じ５００ｎＡをＰＭＯ
ＳトランジスタＭ３２４，Ｍ３２５から引き出すことができる。
【００３１】
ＰＭＯＳトランジスタＭ３２４のゲートは、ＰＭＯＳトランジスタＭ３２４のドレイン
およびＰＭＯＳトランジスタＭ３２７のゲートと接続されていて、ＰＭＯＳトランジスタ
Ｍ３２５に流れるこの５００ｎＡの電流はＰＭＯＳトランジスタＭ３２７にミラーされる
。ＮＭＯＳトランジスタＭ３１９は、ＰＭＯＳトランジスタＭ３２７と直列に接続されて
いる。つまり、ＮＭＯＳトランジスタＭ３１９のソースはＰＭＯＳトランジスタＭ３２７
のドレインに接続され、ＮＭＯＳトランジスタＭ３１９のドレインは接地電位ＧＮＤに接
続されている。これにより５００ｎＡがＮＭＯＳトランジスタＭ３１９に印加される。
【００３２】
ＰＭＯＳトランジスタＭ３２５のゲートおよびドレインの電圧が第１のバイアス電圧Ｐ
_Ｂｉａｓとして出力され、ＰＭＯＳトランジスタＭ３２５は各段のＰＭＯＳトランジス
タの電流をバイアスする電流ミラーである。ＮＭＯＳトランジスタＭ３１９のゲートおよ
びソースの電圧が第２のバイアス電圧Ｎ_Ｂｉａｓとして出力され、ＮＭＯＳトランジス
タＭ３１９はすべてのＮＭＯＳ電流ソース・ロードをバイアスする電流ミラーである。比
較的簡単な多指化比率（multi-finger ratio）により低ノイズ増幅器（ＬＮＡ）１００の
各段に対する電流を設定することができる。
【００３３】
イネーブル反転信号Ｅｎａｂｌｅ_ｘは、ＮＭＯＳトランジスタＭ３２８のゲートに印
加される。イネーブル信号の論理が「０」（例えば接地電位ＧＮＤ）のとき、すなわちイ
ネーブル反転信号の論理が「１」（例えば電源電圧ＶＤＤ）のとき、ＮＭＯＳトランジス
タＭ３２８はオンになる。同様に、イネーブル信号の論理が「１」（例えば電源電圧ＶＤ
Ｄ）のとき、すなわちイネーブル反転信号の論理が「０」（例えば接地電位ＧＮＤ）のと
き、ＮＭＯＳトランジスタＭ３２８はオフになる。本実施例の増幅器が使用されていない
場合（例えばイネーブル信号Ｅｎａｂｌｅの電圧が低いとき、すなわちイネーブル信号Ｅ
ｎａｂｌｅの論理が「０」で、イネーブル反転信号Ｅｎａｂｌｅ_ｘのとき）はＮＭＯＳ
トランジスタＭ３１８，Ｍ３２８を用いて低ノイズ増幅器（ＬＮＡ）１００をオフにする
ことができる。低ノイズ増幅器（ＬＮＡ）１００をディスエーブルするこの方法は、ＮＭ
ＯＳトランジスタＭ３１８がオンの場合に第１バイアス電流Ｉ_Ｂｉａｓ１からグラウン
ドへの短絡を防ぐために１００ｎＡバイアス電流（第１バイアス電流Ｉ_Ｂｉａｓ１）を
バイアス・ジェネレータからディスエーブルする必要がある。
【００３４】
ＮＭＯＳトランジスタＭ３２０は、そのゲートが第１バイアス電流Ｉ_Ｂｉａｓ１に接
続されソース・ドレインが接地電位ＧＮＤに接続され、ＤＣバイアス線におけるＡＣ成分
を抑制するために用いられる単純なＮＭＯＳトランジスタである。差動構造が用いられる
ので、これの殆どは同相モード情報であり、回路によって拒絶され得るが、装置間の固有
の不一致があれば完全な同相モード拒絶ができない可能性がある。
【００３５】
第２バイアス電流Ｉ_Ｂｉａｓ２は約１００ｎＡのバイアス電流入力である。これは電
流のＰＭＯＳトランジスタＭ３２３およびダイオードに接続されるＮＭＯＳトランジスタ
Ｍ３２２に電流を印加することにより各段の出力の同相モードを設定する電圧基準を作り
出すことができる。もちろん特定の実施形態において他の適当な第１バイアス電流Ｉ_Ｂ
ｉａｓ１の値および第２バイアス電流Ｉ_Ｂｉａｓ２の値、および電流ミラー用の相対ト
ランジスタ・サイズを利用することができる。例えば、第２バイアス電流Ｉ_Ｂｉａｓ２
はある実施形態において基準電圧で置き換えることもでき、この場合ＮＭＯＳトランジス
タＭ３２２およびＰＭＯＳトランジスタＭ３２３は省略することができる。
【００３６】
（第１段の回路）
図４は本発明の実施形態による増幅器（例えば図１の低ノイズ増幅器（ＬＮＡ）１００
）の第１段の第１の回路４００（例えば図１の第１段の第１の回路１０６）の該略図を示
す。
【００３７】
ＰＭＯＳトランジスタＭ３０１，Ｍ３０２の各々のゲートに差動信号ＶｉｎＰおよび差
動信号ＶｉｎＮが入力され、ＰＭＯＳトランジスタＭ３０１，Ｍ３０２により差動入力が
形成される。ＰＭＯＳトランジスタはＮＭＯＳトランジスタに比べ、比較的優れたノイズ
特性を有する。そのため、差動信号ＶｉｎＰおよび差動信号ＶｉｎＮが入力されるＰＭＯ
ＳトランジスタＭ３０１，Ｍ３０２には、ＰＭＯＳトランジスタを用いるのが好ましい。
ＰＭＯＳトランジスタＭ３０１，Ｍ３０２は、プロセス等に依存したそれぞれのトランジ
スタに固有のフリッカノイズ（１／ｆノイズ）を有する。フリッカノイズを低減するため
に、ＰＭＯＳトランジスタＭ３０１，Ｍ３０２のゲート電極の面積（ゲート幅×ゲート長
）を第１段の第１の回路４００が具備する他のトランジスタより大きくする。また、後述
するように第１段の第１の回路４００のＳＮ比は、後段の第２段の第２の回路および第３
段の第３の回路のＳＮ比より大きくする必要があるため、ＰＭＯＳトランジスタＭ３０１
，Ｍ３０２のゲート電極の面積は、それぞれ後段の回路の入力トランジスタのゲート電極
の面積よりも大きくする。フリッカノイズは周波数に依存するノイズで、ノイズの大きさ
は周波数に反比例する。すなわち、それぞれのトランジスタに固有のフリッカノイズは、
高周波より低周波において寄与が大きくなる。そのため、ｋＨｚの周波数範囲ではノイズ
の主要な原因となり得る。
【００３８】
次いで、周波数に依存しないノイズについて説明する。第１段の第１の回路はノイズ性
能の理由から第２段の第２の回路および第３段の第３の回路より電力を多く消費するよう
に形成されている。特に、第１段の第１の回路の消費電流が後段の消費電流より高いとド
レイン電流のノイズを削減するのに役立つ可能性がある。この種のノイズは周波数に依存
しないという点で前述のフリッカノイズと異なり、トランジスタの電流密度を増加させる
ことでノイズが削減される（ＳＮ比が大きくなる）。一実施形態で、第１段の第１の回路
の入力トランジスタとしてのＰＭＯＳトランジスタＭ３０１，Ｍ３０２は、フリッカノイ
ズが許容できるレベルに削減されるように比較的大きなサイズに設定されている。そのた
め、第１段の第１の回路に流れる電流の量が増加し、ドレイン電流のノイズを容認できる
レベルに削減するのに充分に入力トランジスタ対としてのＰＭＯＳトランジスタＭ３０１
，Ｍ３０２の電流密度が増加される。本出願で、「許容できるレベル」および／あるいは
「容認できる」はこのようなノイズが原因となる信号処理エラーの可能性が所定および／
あるいは商業的に容認される閾値未満であるレベルを意味する。このドレイン電流ノイズ
は正しい電流密度が達成されるべくバイアス・ネットワークにおけるトランジスタのサイ
ズおよび電流ソース・ロードにも影響を与える。
【００３９】
第１段の第１の回路で増幅した差動信号を、さらに第２段の第２の回路および第３段の
第３の回路で増幅するため、第１段の第１の回路の出力に含まれるノイズは第２段の第２
の回路および第３段の第３の回路において信号成分とともに増幅されてしまう。つまり、
第１段の第１の回路のノイズ性能は低ノイズ増幅器（ＬＮＡ）１００全体の入力基準ノイ
ズに作用する可能性があるので、第１段の第１の回路のノイズを第２段の第２の回路及び
第３段の第３の回路などの後段の回路のノイズよりも小さくすることが望ましい。言い換
えると、第１段の第１の回路の出力のＳＮ比は、第２段の第２の回路の出力および第３段
の第３の回路の出力のＳＮ比より高くすることが望ましい。そこで、増幅回路が多段に形
成されている場合、最も前段に位置する増幅回路の消費電流を、その後段に位置する複数
の増幅回路の各々の消費電流よりも大きくする。つまり、第ｊ−１段の第ｊ−１の回路で
増幅した信号を第ｊ段の第ｊの回路でさらに増幅する増幅器で、第ｊ段の第ｊの回路の消
費電流をＩｊとすると、Ｉ１＞Ｉｎ（ｎは２以上の整数）となる。例えば、第１段の第１
の回路の消費電流を第２段の第２の回路の消費電流よりも大きくし、かつ第１段の第１の
回路の消費電流を第３段の第３の回路の消費電流よりも大きくする。さらに、最も前段に
位置する１つの増幅回路の消費電流を、その後段に位置する増幅回路が消費する電流の合
計よりも大きくするのが好ましい。つまり、Ｉ１＞ΣＩｎとなる。例えば、一実施におい
て、第１段の第１の回路は約１２μＡを消費する一方、第２段の第２の回路および第３段
の第３の回路は合わせて約６μＡしか消費しないようにする。
【００４０】
本実施形態は、電源電圧ＶＤＤを第１の電圧（例えば１．２Ｖ）から第１の電圧より高
電圧の第２の電圧（例えば５Ｖ）にした場合にも適応できる。また、第１段の第１の回路
などの回路で、第１の電圧から第２の電圧の範囲より高電圧の電源電圧を使用する場合は
、電圧調整器（例えば図２の電圧調整器２００）を用いて第１段の第１の回路が動作可能
な電圧である信号ＶＳｕｐｐｌｙを生成することで、本実施形態の発明に適用できる。ま
た、第１の電圧から第２の電圧の範囲より低電圧の電源電圧ＶＤＤを使用する場合は、電
圧調整器を必要としない場合もある。
【００４１】
ＰＭＯＳトランジスタＭ３０６，Ｍ３０７は同相帰還回路（Common Mode Feedback）と
して機能し、第１段の第１の回路のハイ・インピーダンス出力のＤＣレベルを設定する。
ハイ・インピーダンス出力は、ＰＭＯＳトランジスタＭ３０１のドレインとＮＭＯＳトラ
ンジスタＭ３０３のソースが接続されている第１のノードＮ１からコンデンサＣ３０１へ
供給される出力と、ＰＭＯＳトランジスタＭ３０２のドレインとＮＭＯＳトランジスタＭ
３０４のソースが接続されている第２のノードＮ２からコンデンサＣ３０２へ供給される
出力である。第１のノードＮ１には、同相帰還回路として機能するＰＭＯＳトランジスタ
３０６のゲート、差動信号ＶｉｎＰがゲートに印加されるＰＭＯＳトランジスタＭ３０１
のドレイン等が接続されている。第２のノードＮ２には、同相帰還回路として機能するＰ
ＭＯＳトランジスタ３０７のゲート、差動信号ＶｉｎＮがゲートに印加されるＰＭＯＳト
ランジスタＭ３０２のドレイン等が接続されている。第１のノードＮ１のＡＣレベルはコ
ンデンサＣ３０１を介して差動信号Ｖｏ１Ｐに出力され、第２のノードＮ２のＡＣレベル
はコンデンサＣ３０２を介して差動信号Ｖｏ１Ｎに出力される。Ｖｏ１Ｐ／Ｖｏ１ＮのＤ
Ｃレベルは、プルダウンＮＭＯＳトランジスタＭ３１４，Ｍ３１５，Ｍ３１６，Ｍ３１７
によって固定される。本実施形態において、プルダウンＮＭＯＳトランジスタＭ３１４，
Ｍ３１５，Ｍ３１６，Ｍ３１７はプルダウン・トランジスタで、ゲートには第１バイアス
電流Ｉ_Ｂｉａｓ１が接続され、プルダウンＮＭＯＳトランジスタＭ３１４，Ｍ３１６は
差動信号Ｖｏ１Ｎと接地電位ＧＮＤの間に直列に接続され、プルダウンＮＭＯＳトランジ
スタＭ３１５，Ｍ３１７は差動信号Ｖｏ１Ｐと接地電位ＧＮＤの間に直列に接続され、Ｖ
ｏ１Ｐ／Ｖｏ１ＮのＤＣレベルは接地電位ＧＮＤ近くに固定される。第１段の第１の回路
の入力ＶｉｎＰ／ＶｉｎＮと接地電位ＧＮＤとの間に接続されるＮＭＯＳトランジスタＭ
３１２，Ｍ３１３の数より、第１段の第１の回路の出力Ｖｏ１Ｐ／Ｖｏ１Ｎと接地電位Ｇ
ＮＤとの間に接続されるプルダウンＮＭＯＳトランジスタＭ３１４，Ｍ３１５，Ｍ３１６
，Ｍ３１７の数のほうが多い。
【００４２】
増幅器を正常に動作させるために、ＰＭＯＳトランジスタＭ３０６，Ｍ３０７はトライ
オード領域（非飽和領域）でバイアスされる。ＰＭＯＳトランジスタＭ３０６，Ｍ３０７
のソースは信号ＶＳｕｐｐｌｙに接続され、ドレインはＰＭＯＳトランジスタＭ３０５の
ソースに接続されている。ＰＭＯＳトランジスタＭ３０６，Ｍ３０７はトライオード領域
で動作することにより、ＰＭＯＳトランジスタＭ３０５のソースの電圧を調整する。ＰＭ
ＯＳトランジスタＭ３０５は、第１段の第１の回路のＰＭＯＳトランジスタＭ３０１，Ｍ
３０２、ＮＭＯＳトランジスタＭ３０３，Ｍ３０４，Ｍ３０８，Ｍ３０９等に電流を供給
する回路であるため、ＰＭＯＳトランジスタＭ３０６，Ｍ３０７は、ＰＭＯＳトランジス
タＭ３０５のソース電圧を調整することにより、ソース・デジェネレイションとして作用
する。このように、ＰＭＯＳトランジスタＭ３０５を流れて第１段の第１の回路のＰＭＯ
ＳトランジスタＭ３０１，Ｍ３０２、ＮＭＯＳトランジスタＭ３０８，Ｍ３０９に印加さ
れる電流は、ＮＭＯＳトランジスタＭ３０３，Ｍ３０４の電流ソース・ロードの合計に一
致する。
【００４３】
同相モードのフィードバックがなく、ＰＭＯＳトランジスタＭ３０５からの電流がＰＭ
ＯＳトランジスタＭ３０６，Ｍ３０７の合計電流に一致しない場合、第１段の第１の回路
の出力にコンデンサを介して接続されるノードのＤＣレベルが明確に定まらない。ノード
とは、ＰＭＯＳトランジスタＭ３０１がＮＭＯＳトランジスタＭ３０３に接続する第１の
ノードＮ１およびＰＭＯＳトランジスタＭ３０２がＮＭＯＳトランジスタＭ３０４に接続
する第２のノードＮ２である。また、電流をソース・ロードするＮＭＯＳトランジスタＭ
３０３，Ｍ３０４と差動対の信号ＶｉｎＰ／ＶｉｎＮを受信するＰＭＯＳトランジスタＭ
３０１，Ｍ３０２のいずれかがトライオード領域で動作することになり、それらの出力イ
ンピーダンスおよび各々の利得を低下させる可能性がある。
【００４４】
バイアス・ネットワーク３００のＰＭＯＳトランジスタＭ３２５，Ｍ３２７（図３参照
）はソース・デジェネレイション（減衰）用にトランジスタである。そのため、第１段の
第１の回路のＰＭＯＳトランジスタＭ３０６，Ｍ３０７が、バイアス・ネットワーク３０
０のＰＭＯＳトランジスタＭ３２５，Ｍ３２７と同じソース・デジェネレイションを具備
することにより、ＰＭＯＳトランジスタＭ３０５はＰＭＯＳトランジスタＭ３２５からの
電流をミラーすることができる。これによりＰＭＯＳトランジスタＭ３０６，Ｍ３０７の
ゲートの同相モード電圧（common mode voltage）は、第２バイアス電流Ｉ_Ｂｉａｓ２に
よって設定された同相モードの基準電圧になる。ＰＭＯＳトランジスタＭ３０６，Ｍ３０
７は２つの並列抵抗器のように作用し、出力の同相モード電圧を感知（sense）すること
ができる。差動信号が存在すると、ＰＭＯＳトランジスタＭ３０６，Ｍ３０７の片方の抵
抗が上昇し他方は低下し、ＰＭＯＳトランジスタＭ３０６，Ｍ３０７で形成される並列抵
抗はほぼ一定の抵抗を維持し、ＰＭＯＳトランジスタＭ３０５を流れる電流をデジェネレ
ート（縮退）させる。これにより、ＮＭＯＳトランジスタＭ３０３，Ｍ３０４の電流ソー
ス・ロードのバランスをとることができる。これにより、第１のノードＮ１および第２の
ノードＮ２のＤＣレベルも調整することができる。
【００４５】
ＮＭＯＳトランジスタＭ３１２，Ｍ３１３は１００ｎＡの電流源である。電流源である
ＮＭＯＳトランジスタＭ３１２，Ｍ３１３は、低ノイズ増幅器（ＬＮＡ）１００の差動信
号ＶｉｎＰおよび差動信号ＶｉｎＮをそれぞれグラウンドにバイアスする。これによって
、本発明の低ノイズ増幅器（ＬＮＡ）１００が、差動信号またはシングルエンド信号アン
テナに使用されることができる。例えば、シングルエンド信号に対応するために第１段の
第１の回路の入力の１つ（例えば差動信号ＶｉｎＰまたは差動信号ＶｉｎＮ）を固定する
（例えば基準電圧またはグラウンドに）。実施形態によっては、ＮＭＯＳトランジスタＭ
３１２，Ｍ３１３は回路のノイズ性能に大きな影響がないかもしれない。
【００４６】
さらに、第１段の第１の回路４００は、ＮＭＯＳトランジスタＭ３２１を有する。ＮＭ
ＯＳトランジスタＭ３２１は、ゲートがＤＣバイアス線としての第２のバイアス電圧Ｎ_
Ｂｉａｓに接続され、ソースとドレインが接地電位ＧＮＤに接続されたＮＭＯＳトランジ
スタであり、ＤＣバイアス線としての第２のバイアス電圧Ｎ_Ｂｉａｓ上のＡＣ成分を抑
制するために用いられる。同様に、ＤＣバイアス線としての第１のバイアス電圧Ｐ_Ｂｉ
ａｓ上のＡＣ成分を抑制するために、ＮＭＯＳトランジスタＭ３０３のゲートとドレイン
を接続し、安定化コンデンサとして機能するトランジスタを設けてもよい。
【００４７】
コンデンサＣ３０１，Ｃ３０２は第１段と第２段との間（例えば図１の第１段出力／第
２段入力ノード（図５の差動信号Ｖｉｎ２Ｐ（図４の差動信号Ｖｏ１Ｐ）および図５の差
動信号Ｖｉｎ２Ｎ（図４の差動信号Ｖｏ１Ｎ））に位置するＡＣ結合（AC coupling）コ
ンデンサである。ＡＣ結合は回路全体に有害になり得る１つの段から次へのＤＣオフセッ
トの蓄積を防ぐために用いる。コンデンサＣ３０１，Ｃ３０２はＡＣ結合コンデンサおよ
び／あるいは次の段における入力のゲート・ソース間コンデンサとの間の容量性分圧によ
る信号損失が大きくないだけ充分なサイズであって良い。同時に、ＡＣ結合コンデンサを
過度に大きくするとコンデンサの寄生的底板（コンデンサＣ３０１，Ｃ３０２の第２段側
の電極）のため段の帯域幅を劣化させるかもしれない。一実施形態で、ＭＯＳコンデンサ
の非線形性のためＭＯＳコンデンサの代わりにポリシコン・コンデンサを用いることがで
きる。ポリシリコン・コンデンサとして、例えばＰＩＰコンデンサ（一対のポリシリコン
の間に絶縁層を介在させたコンデンサ）を用いることができる。
【００４８】
プルダウンＮＭＯＳトランジスタＭ３１４，Ｍ３１５，Ｍ３１６，Ｍ３１７は第２段の
入力をグラウンドでバイアスすることができる。プルダウンＮＭＯＳトランジスタＭ３１
４，Ｍ３１５，Ｍ３１６，Ｍ３１７のサイズが第１段と第２段との間のハイパス・フィル
タの極位置を決定できる。このハイパス・フィルタは、対地分路抵抗（shunt resistance
シャント抵抗）（プルダウン・トランジスタ）を有する直列コンデンサ（ＡＣ結合）と
みなすことができる。
【００４９】
また、第１段の第１の回路４００は、ＮＭＯＳトランジスタＭ３０８，Ｍ３０９を有す
る。ＮＭＯＳトランジスタＭ３０８，Ｍ３０９のゲートには、各段のゲインを制御するた
めの信号であるゲイン制御信号Ｖｃｏｕｎｔが印加され、ＮＭＯＳトランジスタＭ３０８
，Ｍ３０９は第１段の第１の回路４００の増幅率（利得または減衰）の大きさを制御する
。ＮＭＯＳトランジスタＭ３０８，Ｍ３０９はそれぞれ差動信号ＶｉｎＰ／ＶｉｎＮが入
力されるＰＭＯＳトランジスタＭ３０１，Ｍ３０２のソースとドレインを短絡させること
ができる。具体的には、ＮＭＯＳトランジスタＭ３０８のソースはＰＭＯＳトランジスタ
Ｍ３０１のソースと、ＮＭＯＳトランジスタＭ３０８のドレインはＰＭＯＳトランジスタ
Ｍ３０１のドレインと、それぞれ接続されているため、ＮＭＯＳトランジスタＭ３０８を
オンにすることで、ＰＭＯＳトランジスタＭ３０１のソースとドレインを短絡することが
できる。同様に、ＮＭＯＳトランジスタＭ３０９のソースはＰＭＯＳトランジスタＭ３０
２のソースと、ＮＭＯＳトランジスタＭ３０９のドレインはＰＭＯＳトランジスタＭ３０
２のドレインと、それぞれ接続されているため、ＮＭＯＳトランジスタＭ３０９をオンに
することで、ＰＭＯＳトランジスタＭ３０２のソースとドレインを短絡することができる
。それにより関連相互コンダクタンスｇmを低減させ、第１段の第１の回路の利得を減少
させる。従って、ゲイン制御信号Ｖｃｏｕｎｔが印加されるこれらのＮＭＯＳトランジス
タＭ３０８，Ｍ３０９のトランジスタ・サイズは、第１段の第１の回路の利得／減衰曲線
の勾配を決定することができる。一般的に、ゲイン制御信号Ｖｃｏｕｎｔを受信するＮＭ
ＯＳトランジスタＭ３０８，Ｍ３０９のトランジスタ・サイズは第１段の第１の回路の利
得の正確な制御のために、第１段の第１の回路の他のＮＭＯＳトランジスタＭ３０３，Ｍ
３０４，Ｍ３１２，Ｍ３１３、プルダウンＮＭＯＳトランジスタＭ３１４，Ｍ３１５，Ｍ
３１６，Ｍ３１７より小さくすることができる。
【００５０】
第２段の第２の回路および第３段の第３の回路のトポロジー（接続）および動作は第１
段の第１の回路と大体同じか類似している。この第２段の第２の回路は約２μＡの電流で
バイアスすることができ、電流は第２段の第２の回路が充分な帯域幅で第３段の第３の回
路を駆動できるだけ大きければ良い。さらに、第２段の第２の回路の後に追加の低電流段
を配置することができ、先行する段が各々追加（または後続）段を充分な帯域幅で駆動で
きさえすれば良い。図４の例において、第３／最終段は約４μＡの電流でバイアスするこ
とができ、この電流は充分な帯域幅を以って第３段のロード（例えばミキサ）に対し充分
な駆動力を提供することができる。
【００５１】
（第２段の回路）
図５は本発明の実施形態による増幅器（例えば図１の低ノイズ増幅器（ＬＮＡ）１００
）用の第２段の第２の回路５００の該略図を示す。入力差動対はＰＭＯＳトランジスタＭ
４０１，Ｍ４０２により形成される。つまり、差動信号Ｖｉｎ２Ｐ（Ｖｏ１Ｐ）と差動信
号Ｖｉｎ２Ｎ（Ｖｏ１Ｎ）は、それぞれＰＭＯＳトランジスタＭ４０１，Ｍ４０２のゲー
トに入力される。ＰＭＯＳトランジスタＭ４０６，Ｍ４０７は第２段の第２の回路の出力
（例えばＰＭＯＳトランジスタＭ４０６，Ｍ４０７のゲート）のＤＣレベルを設定する同
相モードのフィードバックを提供する。正しい動作のためにＰＭＯＳトランジスタＭ４０
６，Ｍ４０７はトライオード領域においてバイアスすることができる。従って、ＰＭＯＳ
トランジスタＭ４０５により第２段の第２の回路に印加される電流はＮＭＯＳトランジス
タＭ４０３，Ｍ４０４の電流ソース・ロードの合計に一致することができる。
【００５２】
ＰＭＯＳトランジスタＭ４０６，Ｍ４０７のゲートの同相モード電圧はＮＭＯＳトラン
ジスタＭ４０３，Ｍ４０４経由で第２のバイアス電圧Ｎ_Ｂｉａｓにより設定された同相
モード基準電圧であることができる。ＰＭＯＳトランジスタＭ４０６，Ｍ４０７は２つの
並列な抵抗器として作用し、出力の同相モード電圧を感知することができる。差動信号が
存在する場合、片方の抵抗が上昇し、他方は低下し、これによりほぼ一定の抵抗を維持し
、電流ソース・ロード（たとえばＮＭＯＳトランジスタＭ４０３，Ｍ４０４）をバランス
させるべくＰＭＯＳトランジスタＭ３０５（図４参照）をデジェネレート（縮退）させる
か、ソースにおいて電圧降下を提供する。このように、ＮＭＯＳトランジスタＭ４０３，
Ｍ４０４を通る一致電流はＰＭＯＳトランジスタＭ４０６，Ｍ４０７を通る電流をバラン
スすることができる。コンデンサＣ４０１，Ｃ４０２は第２段の第２の回路と第３段の第
３の回路との間で用いられるＡＣ結合コンデンサであり得る。さらに、ＮＭＯＳトランジ
スタＭ４０８，Ｍ４０９は低ノイズ増幅器（ＬＮＡ）１００の第２段の利得／減衰の制御
を可能にし得る。
【００５３】
（第３段の回路）
図６は本発明の実施形態により増幅器（例えば図１の低ノイズ増幅器（ＬＮＡ）１００
）用の第３段の第３の回路６００の代表的な該略図を示す。入力差動対はＰＭＯＳトラン
ジスタＭ４１４，Ｍ４１５により形成される。ＰＭＯＳトランジスタＭ４１４，Ｍ４１５
はトライオード領域においてバイアスされ、第３段の第３の回路の出力（例えばＶｏｕＰ
／ＶｏｕｔＮ）のＤＣレベルを設定する同相モードのフィードバックを提供することがで
きる。ＰＭＯＳトランジスタＭ４１８により第３段の第３の回路に印加される電流はＮＭ
ＯＳトランジスタＭ４１６，Ｍ４１７の電流ソース・ロードの合計に一致することができ
る。
【００５４】
ＰＭＯＳトランジスタＭ４１９，Ｍ４２０のゲートの同相モード電圧はＮＭＯＳトラン
ジスタＭ４１６，Ｍ４１７経由で第２のバイアス電圧Ｎ_Ｂｉａｓにより設定された同相
モード基準電圧であることができる。ＰＭＯＳトランジスタＭ４１９，Ｍ４２０は２つの
並列な抵抗器として作用し、出力の同相モード電圧を感知することができる。差動信号が
存在する場合、片方の抵抗が上昇し、他方は低下し、これによりほぼ一定の抵抗を維持し
、電流ソース・ロード（たとえばＮＭＯＳトランジスタＭ４１６，Ｍ４１７）をバランス
させるべくＰＭＯＳトランジスタＭ３０５をデジェネレート（縮退）させる。プルダウン
ＮＭＯＳトランジスタＭ４１０，Ｍ４１１，Ｍ４１２，Ｍ４１３は第３段の第３の回路の
入力をグラウンドでバイアスできる。さらに、ＮＭＯＳトランジスタＭ４２１，Ｍ４２２
は低ノイズ増幅器（ＬＮＡ）１００の第３段の第３の回路に対し利得／減衰の制御を提供
することができる。
【００５５】
（増幅器の利得を制御する方法）
増幅器で利得を制御する方法は、（ａ）入力段に差動信号を受信することで、入力段は
（i）入力段の差動入力に連結した第１電流ソース、（ii）第１バイアス電圧を受け入力
段を第１電源に連結する第１電流ロード、および（iii）第１電流ロードの出力に連結し
、第１電流ソースへの電流を制限するよう構成される第１対の同相モードのフィードバッ
ク・トランジスタ、を含み、入力段は増幅信号を提供することと、（ｂ）追加段の入力段
から増幅信号を受信することで、追加段は（i）追加段の差動入力に連結される第２電流
ソース、（ii）第１バイアス電圧を受け、追加段を第１電源に連結する第２電流ロード、
および（iii）第２電流ロードの出力に連結し第２電流ソースへの電流を制限するよう構
成される第２対の同相モードのフィードバック・トランジスタを含み、追加段は増幅信号
を提供することと、（ｃ）第１バイアス電圧を第１および第２電流ロードに提供すること
と、（ｄ）第１電流ソースおよび第２電流ソースをバイアスすることの工程を含むことが
できる。一般的に第１電源はグラウンド電位を含む。
【００５６】
図７は本発明の実施形態による低ノイズ増幅器（ＬＮＡ）１００の利得制御する方法の
フロー図を示す。フロー７００はステップＳ７０２で開始する。同相モードのフィードバ
ック・トランジスタを有する差動入力段を用いて差動入力信号が増幅される（ステップＳ
７０４）。差動入力信号は、同様に同相モードのフィードバック・トランジスタを有する
追加段を用いてさらに増幅される（ステップＳ７０６）。差動入力信号は次に、同相モー
ドのフィードバック・トランジスタを有する第３段の第３の回路を用いてさらに増幅され
、（ステップＳ７０８）、フロー７００は終了する（ステップＳ７１０）。このように、
少なくとも一実施形態で、方法はさらに増幅された出力を第３段の第３の回路で増幅する
ことを含むことができる。加えて、調整された基準電圧および第１バイアス電圧を増幅段
の３段各々に供給できる。第２段の第２の回路と類似し、第３段の第３の回路は、（i）
第３段の第３の回路の差動入力に連結される第３電流ソース、（ii）第１バイアス電圧を
受け、第３段の第３の回路を第１電源に連結する第３電流ロード、および（iii）第３電
流ロードの出力に連結し第３電流ソースへの電流を制限するよう構成される第３対の同相
モードのフィードバック・トランジスタを含むことができ、第３段の第３の回路は増幅信
号を提供する。
【００５７】
各種実施形態において、方法はさらに追加段（例えば図１の第２段の第２の回路１０８
）に入力段（例えば図１の第１段の第１の回路１０６）、および／あるいは追加段をさら
なる段（例えば図１の第３段の第３の回路１１０）に容量的に結合することを含むことが
できる。また、同相モードのフィードバック・トランジスタの第１対および第２対は入力
段、追加段、および（ある場合）第３段に調整された電源電圧を提供するように構成され
ることができる。加えてまたは代わりに、方法はさらに入力段の第１対の利得制御トラン
ジスタに第２バイアス電圧を印加することを含むことができ、第１対の利得制御トランジ
スタは第１電流ソースに連結される。増幅器が第３（差動）段を含む場合、方法はさらに
追加段の第２対の制御トランジスタに第２バイアス電圧を印加することを含むことができ
、第２対の利得制御トランジスタは第２電流ソースに連結される。方法はさらに増幅器を
ディスエーブルし、増幅器がディスエーブルされると第１バイアス電圧を放電することを
含むことができる。
【００５８】
上記例は低ノイズ増幅器（ＬＮＡ）回路のＭＯＳトランジスタの実施を含むが、当業者
であれば、実施形態により他の技術も用いることができることを理解しよう。さらに、当
業者であれば実施形態により電流に基づく差動信号および／あるいは制御も用い得ること
を理解しよう。
【００５９】
本発明の特定実施形態に関わる前述の説明は例示および説明の目的で呈される。これら
は網羅的または発明を開示の正確な形態に限定する意図はなく、上記の教示に照らし多数
の修正および変形が可能であることが明らかである。実施形態は発明の原理およびその実
際的な適用を最も良く説明し、それにより他の当業者が検討する特定用途に適するような
修正を加えて発明および各種実施形態を最も良く利用できるように選ばれ説明された。発
明の範囲は本明細書に添付される特許請求の範囲およびこれらの匹敵するものにより定義
されることが意図される。
【００６０】
（電子機器）
図８は、本発明の増幅器を用いた電子機器（例えば電波時計）の概略図を示す。アンテ
ナ１１で時刻情報を含む無線信号を受信し、入力手段１０において電気信号に変換して出
力する。入力手段１０から出力された電気信号は、本発明の増幅器に対応する高周波増幅
手段１４で増幅され、混合手段（ミキサ）３２に入力される。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施形態による低ノイズ増幅器（ＬＮＡ）を示す概略ブロック図。
【図２】本発明の実施形態による低ノイズ増幅器（ＬＮＡ）供給用の電圧調整器を示す概略図。
【図３】本発明の実施形態による低ノイズ増幅器（ＬＮＡ）用のバイアス・ネットワークを示す概略図。
【図４】本発明の実施形態による低ノイズ増幅器（ＬＮＡ）用の代表的な第１段の第１の回路を示す概略図。
【図５】本発明の実施形態による低ノイズ増幅器（ＬＮＡ）用の代表的な第２段の第２の回路を示す概略図。
【図６】本発明の実施形態による低ノイズ増幅器（ＬＮＡ）用の代表的な第３段の第３の回路を示す概略図。
【図７】本発明の実施形態による低ノイズ増幅器（ＬＮＡ）用の利得制御方法を示すフロー。
【図８】本発明の実施形態による電子機器を示す概略ブロック図。
【符号の説明】
【００６２】
１００…低ノイズ増幅器（ＬＮＡ）、１０２…電圧調整器、１０４…バイアス・ネット
ワーク、１０６…第１段の第１の回路、１０８…第２段の第２の回路、１１０…第３段の
第３の回路。
【図１】
2008289156.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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