(57)【要約】【課題】遊技に影響を与えることなく、ハード乱数について、ビット単位で異常を検出する。【解決手段】所定のタイミングでハード乱数を発生するハード乱数発生回路を備えた遊技機における、前記ハード乱数発生回路の異常を検出するためのエラー検出方法において、一遊技の中で行われる１回の乱数更新確認処理であって、前記遊技機の中央処理装置が、前記ハード乱数発生回路から複数のハード乱数を取得し、前記複数のハード乱数のビット演算を行って、前記ハード乱数を構成する全てのビットが更新されたか否かを確認することにより、前記ハード乱数発生回路の異常の有無を判定する。【選択図】図６
2008245956.tif 000002
【特許請求の範囲】
【請求項１】
遊技価値の投入の検出から払出し処理までを一遊技とし、該一遊技内の所定のタイミングでハード乱数を発生するハード乱数発生回路を備えた遊技機における、前記ハード乱数発生回路の異常を検出するためのエラー検出方法において、
前記一遊技の中で行われる１回の乱数更新確認処理であって、
前記遊技機の中央処理装置が、前記ハード乱数発生回路から複数のハード乱数を取得し、前記複数のハード乱数のビット演算を行って、前記ハード乱数を構成する全てのビットが更新されたか否かを確認することにより、前記ハード乱数発生回路の異常の有無を判定することを特徴とするハード乱数発生回路のエラー検出方法。
【請求項２】
前記乱数更新確認処理は、前回の前記一遊技の終了から次の一遊技の前記ハード乱数を用いた抽選処理を行うまでの間に実行されることを特徴とする請求項１に記載のハード乱数発生回路のエラー検出方法。
【請求項３】
前記乱数更新確認処理は、前記ハード乱数を用いた抽選処理を行った後の待機処理の間に実行されることを特徴とする請求項１に記載のハード乱数発生回路のエラー検出方法。
【請求項４】
前記乱数更新確認処理は、取得した前記複数のハード乱数のビット演算を行って、前記ハード乱数を構成する各々のビットについて、全てのビットが１から０および０から１に更新されている場合に、前記ハード乱数発生回路に異常が無いことを判定することを特徴とする請求項１、２または３に記載のハード乱数発生回路のエラー検出方法。
【請求項５】
前記ビット演算は、Ｎ個のハード乱数を取得して、
取得した第１のハード乱数と、全てのビットが０のレジスタＡと論理和演算を行って前記レジスタＡに格納する第１ステップと、
前記第１のハード乱数と、全てのビットが１のレジスタＢと排他的論理和演算を行って前記レジスタＢに格納する第２ステップと、
該レジスタＢと、全てのビットが０のレジスタＣと論理和演算を行って前記レジスタＣに格納する第３ステップと、
取得した第２のハード乱数と、前記レジスタＡと論理和演算を行って前記レジスタＡに格納する第４ステップと、
前記第２のハード乱数と、全てのビットが１のレジスタＢと排他的論理和演算を行って前記レジスタＢに格納する第５ステップと、
該レジスタＢと、前記レジスタＣと論理和演算を行って前記レジスタＣに格納する第６ステップとを含み、
前記第４ステップから前記第６ステップをＮ−１回繰り返し、
前記乱数更新確認処理は、前記レジスタＡおよび前記レジスタＣの全てのビットが１の場合に、前記ハード乱数発生回路に異常が無いことを判定することを特徴とする請求項４に記載のハード乱数発生回路のエラー検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ハード乱数発生回路のエラー検出方法に関し、より詳細には、ハード乱数発生回路で生成されたハード乱数について、ビット単位で異常を検出することができるエラー検出方法に関する。
【背景技術】
【０００２】
従来、弾球遊技機または回胴式遊技機などの遊技機においては、所定のタイミングで乱数を発生させて抽選、すなわち役の当選及び落選（はずれ、役の不当選）を決定している。乱数の発生は、ソフトウェア・プログラムによってインクリメントカウンタを実現し、そのカウント値から発生させるソフト乱数と、ハードウェアであるインクリメントカウンタを用いて発生させるハード乱数とがある。ソフト乱数は、外部クロックと同期してインクリメントカウンタが動作してしまうために不正行為が行われやすい。また、ソフト乱数の発生は、遊技機内のＣＰＵの処理能力に制限されるので、遊技機内の抽選は、ハード乱数が用いられることが多い。
【０００３】
一方、遊技機内の抽選においてハード乱数を用いる場合、ハードウェアであるインクリメントカウンタに異常があっても、ハード乱数の異常を検出するのが困難であった。特に、ハード乱数の特定のビットのみに不具合が生じた場合には、当選の発生頻度が設計値と異なってしまう。そこで、インクリメントカウンタから出力されるカウンタ値の上位ビットと下位ビットのそれぞれに比較手段を備えたハード乱数監視装置が知られている（例えば、特許文献１参照）。この装置は、ハード乱数の上位ビットおよび下位ビットのそれぞれを、以前に取得したハード乱数の上位ビットおよび下位ビットのそれぞれと比較することにより、ハード乱数の異常を検出する。
【０００４】
【特許文献１】特開２００５−１６８５６２号公報（第４〜１１頁、第３〜１０図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のハード乱数監視装置では、ハード乱数の上位ビットおよび下位ビットのビットセットのそれぞれに対して異常の検出が行われるだけであった。すなわち、いずれかのビットセット内において一箇所でもビット値が変更されていれば、ハード乱数の異常とはみなされない。いずれかのビットセット内の特定の１ビットのみが全く変化しないような異常状態を、ハード乱数の異常として検出することができないという問題があった。
【０００６】
また、従来のハード乱数監視装置においては、以前に取得したハード乱数と今回取得したハード乱数との比較を行うので、遊技を２回以上実行しないと異常を検出することができない。すなわち、遊技がされていない状態では、ハード乱数の異常を検出することができない。さらに、遊技中に判定処理を入れることは、遊技を中断することになり、一遊技の最短時間に影響を与えるという問題もあった。
【０００７】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、遊技に影響を与えることなく、ハード乱数について、ビット単位で異常を検出することができるハード乱数発生回路のエラー検出方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明は、このような目的を達成するために、請求項１に記載の発明は、遊技価値の投入の検出から払出し処理までを一遊技とし、該一遊技内の所定のタイミングでハード乱数を発生するハード乱数発生回路を備えた遊技機における、前記ハード乱数発生回路の異常を検出するためのエラー検出方法において、前記一遊技の中で行われる１回の乱数更新確認処理であって、前記遊技機の中央処理装置が、前記ハード乱数発生回路から複数のハード乱数を取得し、前記複数のハード乱数のビット演算を行って、前記ハード乱数を構成する全てのビットが更新されたか否かを確認することにより、前記ハード乱数発生回路の異常の有無を判定することを特徴とする。
【０００９】
請求項２に記載の発明は、請求項１に記載の前記乱数更新確認処理は、前回の前記一遊技の終了から次の一遊技の前記ハード乱数を用いた抽選処理を行うまでの間に実行されることを特徴とする。
【００１０】
請求項３に記載の発明は、請求項１に記載の前記乱数更新確認処理は、前記ハード乱数を用いた抽選処理を行った後の待機処理の間に実行されることを特徴とする。
【００１１】
請求項４に記載の発明は、請求項１、２または３に記載の前記乱数更新確認処理は、取得した前記複数のハード乱数のビット演算を行って、前記ハード乱数を構成する各々のビットについて、全てのビットが１から０および０から１に更新されている場合に、前記ハード乱数発生回路に異常が無いことを判定することを特徴とする。
【００１２】
請求項５に記載の発明は、請求項４に記載のハード乱数発生回路のエラー検出方法において、前記ビット演算は、Ｎ個のハード乱数を取得して、取得した第１のハード乱数と、全てのビットが０のレジスタＡと論理和演算を行って前記レジスタＡに格納する第１ステップと、前記第１のハード乱数と、全てのビットが１のレジスタＢと排他的論理和演算を行って前記レジスタＢに格納する第２ステップと、該レジスタＢと、全てのビットが０のレジスタＣと論理和演算を行って前記レジスタＣに格納する第３ステップと、取得した第２のハード乱数と、前記レジスタＡと論理和演算を行って前記レジスタＡに格納する第４ステップと、前記第２のハード乱数と、全てのビットが１のレジスタＢと排他的論理和演算を行って前記レジスタＢに格納する第５ステップと、該レジスタＢと、前記レジスタＣと論理和演算を行って前記レジスタＣに格納する第６ステップとを含み、前記第４ステップから前記第６ステップをＮ−１回繰り返し、前記乱数更新確認処理は、前記レジスタＡおよび前記レジスタＣの全てのビットが１の場合に、前記ハード乱数発生回路に異常が無いことを判定することを特徴とする。
【発明の効果】
【００１３】
以上説明したように、本発明によれば、一遊技の中で行われる１回の乱数更新確認処理であって、遊技機の中央処理装置が、ハード乱数発生回路から複数のハード乱数を取得し、複数のハード乱数のビット演算を行って、ハード乱数を構成する全てのビットが更新されたか否かを確認することにより、ハード乱数発生回路の異常の有無を判定するので、ハード乱数について、ビット単位で異常を検出することが可能となる。
【００１４】
また、乱数更新確認処理を、前回の一遊技の終了から次の一遊技のハード乱数を用いた抽選処理を行うまでの間、またはハード乱数を用いた抽選処理を行った後の待機処理の間に実行することにより、遊技に影響を与えることなく、ハード乱数発生回路のエラー検出を行うことが可能となる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照しながら本発明の実施形態について詳細に説明する。本実施形態では、回胴式遊技機のハード乱数発生回路を例に説明するが、弾球遊技機その他の遊技機のハード乱数発生回路にも適用することができる。
【００１６】
図１は、本発明の一実施形態にかかる回胴式遊技機の外観を示す図である。本実施形態の回胴式遊技機１００は、内部で回転するリール（回胴）の図柄を表示する表示窓１０１〜１０３と、遊技上の価値として使用するメダルが投入されるメダル投入口１０４と、クレジット数を表示するクレジット数表示装置１１５と、ベットボタン１１６〜１１８と、スタートレバー１１９と、停止ボタン１２０〜１２２とを有している。表示窓１０１〜１０３には、図柄停止の有効ラインとなりうる５本のラインを表示する入賞ライン表示１０５〜１０９が施され、投入されたメダル枚数により有効となったラインを表示する有効ラインＬＥＤ１１０〜１１４が備えられている。
【００１７】
クレジット数表示装置１１５は、７セグメントＬＥＤ等で、メダル投入口１０４からメダルが投入された場合の投入メダル数、又は役に対応して払い出されるメダルの払出枚数を加算表示する。ベットボタン１１６が押下されると、クレジットされているメダルが１枚投入され、クレジット数表示装置１１５に表示されているクレジット数を１減少させ、有効ラインＬＥＤ１１０を点灯させる。ベットボタン１１７が押下されると、クレジットされているメダルが２枚投入され、クレジット数表示装置１１５に表示されているクレジット数を２減少させ、有効ラインＬＥＤ１１０〜１１２を点灯させる。ベットボタン１１８が押下されると、クレジットされているメダルが３枚投入され、クレジット数表示装置１１５に表示されているクレジット数を３減少させ、有効ラインＬＥＤ１１０〜１１４を点灯させる。
【００１８】
遊技者がスタートレバー１１９を操作（スタートレバーＯＮ）すると、左から順に横３列に並んだ表示窓１０１〜１０３内のリールが上から下向きへ回転を始める。リールの回転と同時に、主制御部（後述）において抽選が行われ、役の当選及び落選が決定される。停止ボタン１２０〜１２２が押下されると、それぞれ左から順に回転するリールの停止の契機が与えられる。
【００１９】
また、回胴式遊技機１００は、払出されるメダル枚数を表示する払出数表示装置１２３と、メダルが放出されるメダル放出口１２４と、放出されたメダルをためておくメダル受皿１２５と、遊技状態を報知する状態ランプ１２６と、クレジットを精算する精算ボタン１２８とを有している。さらに、遊技者に対する遊技の演出のために、回胴式遊技機１００は、効果音が出力されるスピーカ１２７と、抽選が当選していることを示す告知ランプ１２９と、遊技者が獲得可能なメダル枚数を示すゲームカウンタ表示装置１３０と、演出による画像が表示される画像表示装置１３１とを有している。
【００２０】
図２は、本発明の一実施形態にかかる回胴式遊技機の制御回路を示すブロック図である。本実施形態の回胴式遊技機の制御回路は、主制御部２０１と、主制御部２０１の出力に接続され、演出に関する処理を実行する副制御部２０２とに分けられる。主制御部２０１は、中央処理装置（ＣＰＵ）２１１と、読取専用のデータが格納される読取専用記憶領域（ＲＯＭ）２１２と、読み書き可能なデータが格納される一時記憶領域（ＲＡＭ）２１３と、カウンタ値を出力するハードウェア（例えばＩＣ）であるインクリメントカウンタ２１４とを備え、それぞれバスを介して接続されている。
【００２１】
また、制御回路には、上述したボタン、レバー等の状態変化を検出するための信号入力を受信する入力ポート２１５と、上述したリール、ＬＥＤ、表示装置等および副制御部２０２を制御するための信号出力を送信する出力ポート２１６とが備えられている。
【００２２】
図３に、本発明の一実施例にかかるハード乱数発生回路の詳細を示す。遊技者がスタートレバー１１９をＯＮすると、ＳＴＴＳＷ信号が主制御部２０１のラッチ回路２２１に送信される。ラッチ回路２２１の出力により、インクリメントカウンタ２１４を構成する２つの８ビットカウンタ２１４ａ，２１４ｂがインクリメントを開始する。ＣＰＵ２１１は、所定のタイミングで８ビットカウンタ２１４ａ，２１４ｂにチップセレクト（ＣＳ）信号を送信し、１６ビットのカウンタ値を、データバス２２２を介して取り込む。
【００２３】
すなわち、主制御部２０１のインクリメントカウンタ２１４は、１６進数の０からＦＦＦＦまでの値を、単に１ずつインクリメントし、ＣＰＵ２１１が所定のタイミングでインクリメントカウンタ２１４から読み出した１６ビットのカウンタ値がハード乱数となる。ＣＰＵ２１１は、取り込んだカウンタ値を、ＲＡＭ２１３に格納しておく。ＣＰＵ２１１は、ＲＡＭ２１３に格納されたカウンタ値とＲＯＭ２１２に格納された抽選テーブルの値とを比較する。抽選テーブルには、各々の役に応じた値が格納されており、いずれかに一致した場合に、該当する役に当選したと決定される。
【００２４】
なお、本実施例のハード乱数発生回路は、ＣＰＵとカウンタとを個別の素子で構成しているが、ＣＰＵの内部に設けられたカウンタ回路を使用してもよいし、１６ビットのカウンタ１個を使用してもよい。
【００２５】
図４は、本発明の第１の実施例にかかるハード乱数発生回路のエラー検出方法を示すフローチャートである。エラー検出方法は、主制御部２０１のＲＯＭ２１２に、プログラムとして格納されており、主制御部２０１のメインループ処理に組み込まれている。メインループ処理は、一遊技ごとに行われるループ処理である。回胴式遊技機の電源が投入されると、主制御部２０１は初期化処理を行い（Ｓ３０１）、後述する乱数更新確認処理、すなわちハード乱数発生回路のエラー検出を行う（Ｓ３０２）。遊技価値であるメダルの投入が検出されると、一遊技の開始となり、押下されたベットボタンに応じて処理が行われ（Ｓ３０３）、スタートレバーがＯＮされるのを待つ。
【００２６】
スタートレバーがＯＮされると（Ｓ３０４）、リプレイ投入処理（Ｓ３０５）が行われた後、ハード乱数発生回路を用いて、乱数抽選処理が行われる（Ｓ３０６）。また、スタートレバーＯＮを契機として、左から順に横３列に並んだ表示窓内のリールが回転を始め（Ｓ３０７）、停止ボタンの押下に従ってリールの停止が行われる（Ｓ３０８）。リールが停止すると、抽選の結果に従って払出しの処理が行われ（Ｓ３０９）、一遊技が終了して乱数更新確認処理（Ｓ３０２）に戻る。
【００２７】
第１の実施例では、乱数更新確認処理は、メダル投入処理（Ｓ３０３）の前に行われる。すなわち、ＣＰＵ２１１が待機状態のときに処理を行う。乱数更新確認処理は、数μｓの処理なので、初期化処理の終了後または前回の一遊技の終了から次の一遊技の乱数抽選処理の直前までの間ならば、いつ行っても構わない。第１の実施例によれば、一遊技ごとに乱数更新確認処理を行うことができ、リールが回転を始めるまでの間、ＣＰＵ２１１の処理の空き時間を利用して行うので、遊技を中断することもない。
【００２８】
図５は、本発明の第２の実施例にかかるハード乱数発生回路のエラー検出方法を示すフローチャートである。第２の実施例では、回胴回転処理を始める直前に乱数更新確認処理を実行する。初期化処理（Ｓ４０１）、メダル投入処理・ベットボタン処理（Ｓ４０２）、スタートレバー押下処理（Ｓ４０３）、リプレイ投入処理（Ｓ４０４）、乱数抽選処理（Ｓ４０５）の手順、内容は、第１の実施例と同じである。ここで、回胴式遊技機は、一遊技と一遊技の間隔を４．１秒以上とすることが定められているので、前回の回胴回転処理、すなわちリールの回転開始時点から、次にリールを回転させるまでの間が、４．１秒となるように待機処理がなされている（Ｓ４０６）。そこで、この待機処理の間に乱数更新確認処理を行う（Ｓ４０７）。以下、回胴回転処理（Ｓ４０８）、回胴停止処理（Ｓ４０９）、払出し処理（Ｓ４１０）が第１の実施例と同じ手順で行われ、メダル投入処理（Ｓ４０２）の前に戻る。
【００２９】
第２の実施例では、乱数更新確認処理は、待機処理中に行われる。乱数更新確認処理は、数μｓの処理なので、４．１秒という一遊技の最短時間に影響を与えることなく、乱数更新確認処理を行うことができる。なお、第２の実施例では、必ずしも一遊技ごとに乱数更新確認処理を行う訳ではないが、一般的に待機処理の頻度を考慮すると、ハード乱数発生回路のエラー検出には十分である。
【００３０】
図６は、本発明の一実施形態にかかる乱数更新確認処理を示すフローチャートである。上述したフローチャートのＳ３０２およびＳ４０７で行われる処理である。最初に、ＣＰＵ２１１は、ＲＡＭ２１３に、それぞれ１６ビットのカウンタ値格納領域（レジスタＸ）、ビット値０確認用領域Ａ（レジスタＡ）、ビット値１確認用領域Ｂ（レジスタＢ）およびビット値１確認用領域Ｃ（レジスタＣ）を設定する。ＣＰＵ２１１は、ビット値０確認用領域Ａおよびビット値１確認用領域Ｃは全て０に、ビット値１確認用領域Ｂは全て１に初期設定する（Ｓ５０１）。また、処理回数も設定しておく。
【００３１】
ＣＰＵ２１１は、乱数チェック処理において、ビット演算を行い（Ｓ５０２）、ＲＡＭ２１３に設定した領域の更新を行う。乱数チェック処理の詳細は、図７を参照して後述する。ＣＰＵ２１１は、ビット値０確認用領域Ａを読み出して、全てのビットが０→１に変化しているか確認する（Ｓ５０３）。さらに、ビット値１確認用領域Ｃを読み出して、全てのビットが１→０に変化しているか確認する（Ｓ５０４）。いずれも肯定の場合は、ハード乱数発生回路に異常が無いと判定して終了する。
【００３２】
Ｓ５０３、Ｓ５０４のいずれかが否定の場合は、処理回数に達するまで（Ｓ５０５）、乱数チェック処理（Ｓ５０２）を行う。処理回数に達しても、全てのビットが０→１または１→０に変化していない場合は、乱数発生回路に異常が生じていると判定し、エラー処理を実行する（Ｓ５０６）。このように、乱数更新確認処理は、ＣＰＵ２１１が、ハード乱数発生回路から複数のハード乱数を取得し、複数のハード乱数のビット演算を行って、ハード乱数を構成する全てのビットが更新されたか否かを確認することにより、ハード乱数発生回路の異常の有無を判定する。
【００３３】
乱数更新確認処理は、例えば、処理回数＝１００回とすると、乱数更新確認処理用のプログラムが１５０サイクル程度であるとして、システムクロック＝８ＭＨｚとすると、約１．８μｓで終了する。従って、一遊技の中の１回の乱数更新確認処理によって、ハード乱数発生回路のエラー検出を行うことができる。
【００３４】
図７に、本発明の一実施形態にかかる乱数チェック処理を示す。図６のフローチャートのＳ５０２の処理である。また、図８に、ＲＡＭ２１３に設定された各領域のビット演算の結果の変遷を示す。ＣＰＵ２１１は、乱数更新確認処理の間、ラッチ回路２２１に制御（ＣＯＮＴ）信号を送信し、インクリメントカウンタ２１４をインクリメント動作状態にしておく。ＣＰＵ２１１は、所定のタイミングでチップセレクト（ＣＳ）信号を送信し、インクリメントカウンタ２１４から読み出した１６ビットのカウンタ値をカウンタ値格納領域に格納する（Ｓ６０１）。次に、カウンタ値格納領域の内容とビット値０確認用領域Ａの内容とを論理和（ＯＲ）演算し（Ｓ６０２）、ビット値０確認用領域Ａに格納する（Ｓ６０３）。乱数更新確認処理の１回の処理回数ごとに、ビット値０確認用演算（Ｓ６０３）を行うので、少なくとも数十回の処理回数の実行により全てのビットが０→１に変化したことを確認することができる。言い換えると、数十回の実行によっても、０から変化しなかったビットがあるという異常状態を検出することができる。
【００３５】
一方、カウンタ値格納領域の内容とビット値１確認用領域Ｂの内容とを排他的論理和（ＸＯＲ）演算し、ビット値１確認用領域Ｂに格納する。ビット値１確認用領域Ｂには、カウンタ値格納領域の内容の０と１が反転した内容が格納される。次に、ビット値１確認用領域Ｂの内容とビット値１確認用領域Ｃの内容とをＯＲ演算し（Ｓ６０４）、ビット値１確認用領域Ｃに格納する（Ｓ６０５）。なお、ビット値１確認用領域Ｂは次の処理までに、全て１にリセットしておく。初期設定する乱数更新確認処理の１回の処理回数ごとに、ビット値１確認用演算を行うので、少なくとも数十回の処理回数の実行により全てのビットが１→０に変化したことを確認することができる。言い換えると、数十回の実行によっても、１から変化しなかったビットがあるという異常状態を検出することができる。
【００３６】
このようにして、ハード乱数発生回路のエラー検出は、インクリメントカウンタ２１４の全てのビットが０→１および１→０に変化しているのを確認するので、ハード乱数の全てのビットについて、異常の有無を検出することができる。
【００３７】
本実施形態によれば、一遊技の中の１回の乱数更新確認処理によって、ハード乱数発生回路のエラー検出を行うことができ、４．１秒という一遊技の最短時間に影響を与えることがない。また、ハード乱数について、ビット単位で異常を検出することができるので、回胴式遊技機の生産時に発生したハード乱数発生回路の不具合、市場に導入した後のハード乱数発生回路の不具合も、早期に発見することが可能なる。
【図面の簡単な説明】
【００３８】
【図１】本発明の一実施形態にかかる回胴式遊技機の外観を示す図である。
【図２】本発明の一実施形態にかかる回胴式遊技機の制御回路を示すブロック図である。
【図３】本発明の一実施例にかかるハード乱数発生回路を示す図である。
【図４】本発明の第１の実施例にかかるハード乱数発生回路のエラー検出方法を示すフローチャートである。
【図５】本発明の第２の実施例にかかるハード乱数発生回路のエラー検出方法を示すフローチャートである。
【図６】本発明の一実施形態にかかる乱数更新確認処理を示すフローチャートである。
【図７】本発明の一実施形態にかかる乱数チェック処理を示すフローチャートである。
【図８】乱数チェック処理においてＲＡＭに設定された各領域のビット演算の結果の変遷を示す図である。
【符号の説明】
【００３９】
１００  回胴式遊技機
１０１〜１０３  表示窓
１０４  メダル投入口
１０５〜１０９  入賞ライン表示
１１０〜１１４  有効ラインＬＥＤ
１１５  クレジット数表示装置
１１６〜１１８  ベットボタン
１１９  スタートレバー
１２０〜１２２  停止ボタン
１２３  払出数表示装置
１２４  メダル放出口
１２５  メダル受皿
１２６  状態ランプ
１２７  スピーカ
１２８  精算ボタン
１２９  告知ランプ
１３０  ゲームカウンタ表示装置
１３１  画像表示装置
２０１  主制御部
２０２  副制御部
２１１  中央処理装置（ＣＰＵ）
２１２  読取専用記憶領域（ＲＯＭ）
２１３  一時記憶領域（ＲＡＭ）
２１４  インクリメントカウンタ
２１５  入力ポート
２１６  出力ポート
２２１  ラッチ回路
２２２  データバス
【図１】
2008245956.tif 000003
【図２】
2008245956.tif 000004
【図３】
2008245956.tif 000005
【図４】
2008245956.tif 000006
【図５】
2008245956.tif 000007
【図６】
2008245956.tif 000008
【図７】
2008245956.tif 000009
【図８】
2008245956.tif 000010