(57)【要約】【課題】  ボイドやトレンチ上端に窪みを持たない素子分離領域を有する半導体装置の製造方法を提供する。【解決手段】シリコン酸化膜１０２をシリコン基板１０１表面方向にフッ酸でエッチングする。その後、シリコン基板１０１に形成したトレンチ１０５ａ、１０５ｂおよび１０５ｃの内壁およびシリコン窒化膜１０３の側面をドライエッチングする。これにより、トレンチ１０５ａ、１０５ｂおよび１０５ｃの上にシリコン酸化膜１０２およびシリコン窒化膜１０３が張り出さなくて、トレンチ１０５ａ、１０５ｂおよび１０５ｃ内のシリコン酸化膜１０７にボイドや窪みが生じない。【選択図】図１
2008187208.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１の酸化膜および耐酸化性の絶縁膜を順次形成する工程と、
素子分離領域を形成するべき領域の上の上記第１の酸化膜および耐酸化性の絶縁膜を除去する工程と、
上記半導体基板に上記耐酸化性の絶縁膜をマスクとして使用して上記素子分離領域のためのトレンチを形成する工程と、
上記第１の酸化膜をエッチングした後、上記耐酸化性の絶縁膜、上記トレンチの底部および側壁をエッチングする工程と、
上記トレンチの底部および側壁に第２の酸化膜を形成する工程と、
上記トレンチを埋め込むように第３の酸化膜を形成して素子分離領域を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、上記酸化膜をエッチングした後、上記耐酸化性の絶縁膜、上記トレンチの底部および側壁をエッチングする工程によって、上記酸化膜および上記耐酸化性の絶縁膜が上記トレンチの上に張り出さないようにすることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、上記耐酸化性の絶縁膜と、上記トレンチの底部および側壁をエッチングする工程は、ドライエッチングにより行う工程であることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１乃至３のいずれか１つに記載の半導体装置の製造方法において、上記耐酸化性の絶縁膜はシリコン窒化膜であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、トレンチ素子分離技術により素子間分離を行う半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の高集積化および高性能化が進展するにつれて、素子分離領域の微細化の要求が厳しくなっている。
【０００３】
LSI（大規模集積回路）における基板の素子間分離には、以前からLOCOS (Local Oxidation of Silicon)法のような選択酸化技術が用いられてきた。LOCOS法は、窒化シリコン膜をマスクとしてシリコン基板自身を熱酸化させる技術で、プロセスが簡単で、また、熱酸化により得られる素子分離領域のシリコン酸化膜の膜質が良好であるという大きな利点がある。そのため、LOCOS法は、技術革新の激しいLSIプロセスにおいても、改良を重ねつつ使われ続けてきた。
【０００４】
しかしながら、半導体装置の微細化がさらに進み、いわゆる０．２５μm世代が本格化してくると、LOCOS法による素子分離技術には限界がある。これは、LOCOS法の場合、シリコン基板を熱酸化する際に横方向にも酸化反応が広がるため、バーズビークと呼ばれるシリコン酸化膜が素子領域に形成されてしまうからである。素子が微細化されていくとこのバーズビークが無視できず、所望の寸法に素子が形成できなくなった。バーズビークの抑制には、シリコン窒化膜の直下のパッド酸化膜を削除する方法が効果的だが、この場合、シリコン窒化膜によるシリコン基板への応力が結晶欠陥を引き起こすという問題が生じる。よって、トータルではやはりバーズビークが致命的となり、LOCOS法の場合、微細化は非常に困難であると言わざるを得ない。
【０００５】
そこで、LOCOS法に代わる素子間分離技術として特開２０００−３１１９３８号公報に記載のようなトレンチ素子分離技術が提案されている。そのトレンチ素子分離技術の製造方法を図７および図８を用いて説明する。
【０００６】
まず、図７（a）に示すように、シリコン基板３０１の表面に、熱酸化法によりパッド酸化膜として厚さ５〜２０nm程度のシリコン酸化膜３０２を形成した後、減圧化学気相成長（LPCVD）法により、厚さ５０〜２５０nm程度のシリコン窒化膜３０３を形成する。
【０００７】
次に、図７（b）に示すように、シリコン窒化膜３０３上にリソグラフィ法により所定形状のレジストパターン３０４を形成した後、このレジストパターン３０４をマスクにして反応性イオンエッチング（RIE）法によりシリコン窒化膜３０３およびシリコン酸化膜３０２を加工する。このときシリコン基板３０１の活性領域となる部分にシリコン窒化膜３０３が残る。
【０００８】
次に、図７（c）に示すように、エッチングマスクとして用いたレジストパターン３０４を除去した後、シリコン窒化膜３０３をマスクとして、RIE法によりシリコン基板３０１を、シリコン基板３０１の表面と垂直方向に異方性エッチングすることにより、所望の深さを有するトレンチ３０５a、３０５bおよび３０５cを形成する。
【０００９】
次に、図７（d）に示すように、トレンチ加工時にシリコン基板３０１に導入されるダメージ層を除去するため、トレンチの底部と側壁を熱酸化により１０〜５０nmのシリコン酸化膜３０６を形成する。
【００１０】
次に、図８（a）に示すように、そのシリコン酸化膜３０６をフッ酸により除去する。
【００１１】
次に、図８（b）に示すように、シリコン基板３０１に形成したトレンチの底部と側壁を再度１０〜５０nm酸化しシリコン酸化膜３０７を形成した後、CVD法により、シリコン酸化膜３０８を堆積してトレンチ３０５a、３０５b および３０５c の内部をこのシリコン酸化膜３０８で埋める。
【００１２】
次に、図８（c）に示すように、化学機械研磨（CMP）法により、シリコン窒化膜３０３上のシリコン酸化膜３０８が完全に除去されるまで研磨を行う。これにより、トレンチ３０５a、３０５b および３０５c の内部以外の部分に形成されたシリコン酸化膜３０８が除去され、これらのトレンチ３０５a、３０５b および３０５c の内部のみにシリコン酸化膜３０８が残される。
【００１３】
次に、図８（d）に示したように、トレンチ内の余分なシリコン酸化膜を除去するためにフッ酸処理を施した後に、例えば熱リン酸処理を施すことにより、活性領域に対応するシリコン窒化膜３０３を除去する。以上のようにして、トレンチ素子分離領域が形成される。
【００１４】
また、特開平１０−２２４６２号公報に記載のようにトレンチ内を多結晶シリコン膜で埋め込むトレンチ素子分離技術も提案されている。そのトレンチ素子分離技術の製造方法を図９および図１０を用いて説明する。
【００１５】
まず、図９（a）に示すように、シリコン基板４０１の表面に、熱酸化法によりパッド酸化膜として厚さ５〜２０nm程度のシリコン酸化膜４０２を形成する。次に、LPCVD法により、厚さ５０〜２５０nm程度のシリコン窒化膜４０３を形成する。
【００１６】
次に、図９（b）に示すように、シリコン窒化膜４０３上にリソグラフィ法により所定形状のレジストパターン４０４を形成した後、このレジストパターン４０４をマスクにして反応性イオンエッチング（RIE）法によりシリコン窒化膜４０３およびシリコン酸化膜４０２を加工する。
【００１７】
次に、図９（c）に示すように、エッチングマスクとして用いたレジストパターン４０４を除去した後、シリコン窒化膜４０３をマスクとして、RIE法によりシリコン基板４０１を、シリコン基板４０１の表面と垂直方向に異方性エッチングすることにより、所望の深さを有するトレンチ４０５aおよび４０５b を形成する。
【００１８】
次に、図９（d）に示すように、トレンチ加工時にシリコン基板４０１に導入されるダメージ層を除去するため、トレンチ４０５ａおよび４０５ｂの底部と側壁を熱酸化して１０〜５０nmのシリコン酸化膜４０６を形成する。
【００１９】
次に、図１０（a）に示すように、シリコン酸化膜４０６をフッ酸により除去し、再度、トレンチの底部と側壁を１０〜５０nm酸化してシリコン酸化膜４０７を形成した後、LPCVD法により多結晶シリコン膜４０８を堆積してトレンチ４０５aおよび４０５bの内部をこの多結晶シリコン膜４０８で埋める。
【００２０】
次に、図１０（b）に示すように、RIE法により、多結晶シリコン膜４０８をシリコン基板４０１表面と同じ位置までエッチバックした後、シリコン窒化膜４０３上にリソグラフィ法により所定形状のレジストパターン４０９を形成する。このときシリコン基板４０１表面とは、このシリコン基板４０１と酸化膜４０２の境界をいう。
【００２１】
次に、図１０（c）に示すように、このレジストパターン４０９をマスクにしてRIE法によりシリコン窒化膜４０３およびシリコン酸化膜４０２を加工した後、レジストパターン４０９を除去する。
【００２２】
次に、図１０（d）に示すように、露出したシリコン基板４０１表面およびトレンチ内に埋め込んだ多結晶シリコン膜４０８を選択的に熱酸化してシリコン酸化膜４１０を得た後、例えば熱リン酸処理を施すことにより、活性領域に対応するシリコン窒化膜４０３を除去する。以上のようにして、トレンチ４０５ａおよび４０５ｂとロコス４１０により形成された素子分離領域が完成する。
【００２３】
しかしながら、図７，８に示す特開２０００−３１１９３８号公報の素子分離技術には以下に示すような問題がある。図１１（ａ），（ｂ）を用いてその問題を説明する。図１１（a）は図８（b）に、図１１（b）は図８（d）にそれぞれ対応し、その工程時点での従来例の問題を詳細に説明する図である。素子分離深さはデバイスにより異なるが、世代によりあまり左右されず、２５０〜４００nmは必要である。本発明者等は、特開２０００−３１１９３８号公報の方法に基づいて素子分離領域を形成した。その結果、特に、０．２０μm以下の素子分離領域幅において、図１１（a）に示すように、トレンチ３０５ａ内に埋め込まれたシリコン酸化膜３０８にボイドと呼ばれる空洞３１０が発生した。これは、一般的には、素子分離領域の深さと幅の比、いわゆるトレンチ３０５ａのアスペクト比が大きくなったことが一原因である。しかしながら、断面観察を詳細に行うと、シリコン窒化膜３０３のスペースがトレンチ幅より小さくなって、シリコン窒化膜３０３がトレンチ３０５ａの内側の方向に出っ張った埋め込み難い構造になっていることがボイド３１０の特に大きな発生原因であることを突き止めた。トレンチ３０５ａ、３０５ｂおよび３０５ｃの加工時にトレンチ底部および側壁に発生するダメージは、熱酸化によりトレンチ底部および側壁部のシリコンを酸化した後、その酸化膜３０６を除去するプロセスを用いて除去されるが、その熱酸化時にシリコン窒化膜３０３はほとんど酸化されずそのまま残ってしまうために、このシリコン窒化膜３０３の出っ張りが形成されてしまう。現状のCVD技術では高アスペクト比でこのような形状のトレンチ３０５ａ、３０５ｂを埋め込むのは困難である。トレンチ３０５ａ内にボイド３１０が形成されると、図１１（b）に示したようにCMP処理後にボイド３１０が残ってしまうため、ゲート電極として形成される多結晶シリコン膜（図示せず）がゲート加工時に除去できずボイド３１０内に残り、素子がゲート電極（ボイド中の多結晶シリコン膜）によりショートしてしまうという問題が起こる。また、図１１（b）に示すように、トレンチ３０５ａ内のシリコン酸化膜３０８の上端周縁に窪み３０９が形成される。この窪み３０９は半導体基板３０１の表面より下方に形成されるため、ゲート電極（図示せず）からの電界集中が起こって、キンク現象やゲート絶縁膜（図示せず）のリーク電流の増大をもたらすという問題がある。
【００２４】
この窪み３０９が形成される原因を以下に説明する。図１１（ａ)，（ｂ）に示すように、トレンチ３０５ａ内に埋設される酸化膜３０８は、ウエハ側に直流バイアスが印可された条件下のCVD法により堆積されるが、本従来例のように、シリコン窒化膜３０３のスペースがトレンチ３０５ａの幅より小さくなって埋め込み難い構造になっていると、トレンチ３０５ａの開口部直下には密度の大きい酸化膜３０８が形成され、トレンチ３０５ａの上端部の周縁（シリコン窒化膜３０３の陰に隠れている領域）には、トレンチ３０５ａの開口部直下と比べて半分以下の密度の酸化膜３０８が形成されてしまう。その密度の小さな酸化膜３０８はフッ酸に対するエッチング速度がその他の領域に形成された酸化膜３０８よりも著しく大きいため、このような窪み３０９が形成される。
【００２５】
また、密度の小さい酸化膜３０８は吸湿性が大きい。このため、図示しないゲート電極として多結晶シリコン膜をCVD法により成長させるときに、CVDの材料ガスであるシランガスと密度の小さい酸化膜３０８から放出された水分が反応してトレンチ窪み３０９の表面のみに酸素リッチな多結晶シリコン膜が成長してしまう。ゲート電極のエッチングは下地のゲート酸化膜に対して選択性の高い条件にて行われるため、酸素リッチな多結晶シリコン膜が除去しきれずに残ってしまい、ゲート電極間でショートしてしまうと言う問題がある。
【００２６】
また、図９および１０に示す特開平１０−２２４６２号公報に記載の素子分離技術のように，トレンチ４０５ａ、４０５ｂ内をLPCVD法により形成される多結晶シリコン膜４０８で埋め込む場合にも同じような問題は起こる。多結晶シリコン膜４０８は、CVD法により形成されるシリコン酸化膜よりも埋め込み特性は良いが、特開２０００−３１１９３８号公報の素子分離技術と同様に、トレンチ４０５ａおよび４０５ｂの加工時にシリコン基板４０１に導入されるダメージ層を除去するための工程を行うと、トレンチ４０５ａおよび４０５ｂの幅よりシリコン窒化膜４０３の開口幅の方が小さくなって、トレンチ４０５ａおよび４０５ｂが埋め込みしにくい構造になるため、図１２に示すように、トレンチ４０５ａ内に埋め込まれた多結晶シリコン膜４０８中にボイド４１１が形成されてしまう。また、本従来例では、幅が大きい素子分離領域は熱酸化によるシリコン酸化膜をLOCOS法により形成しているので、シリコン酸化膜４１０の両端にバーズビークが形成されてしまうため、素子が微細化されると、所望の寸法に素子が形成できなくなるという問題がある。さらに、本従来例で用いられている多結晶シリコン膜４０８は５０〜２００nmと粒径が大きいものが含まれているため、後工程のゲート酸化や活性化アニールの高温処理時に多結晶シリコン膜４０８の再配置が起こったとき、シリコン基板４０１に対して大きな応力を及ぼし結晶欠陥や結晶に歪みを起こさせ、デバイス特性を劣化させるという問題がある。
【００２７】
なお、上記ボイド３１０，４１１や窪み３０９の問題は、トレンチ３０５ａ、３０５ｂ、３０５ｃおよび４０５ａ、４０５ｂの幅が０．２μm以下である場合に著しくなるが、幅が０．２μmを越える場合でも潜在的に問題になる。従前においては、当業者において意識されていなかったが、トレンチの幅が０．２μmを越える場合でも、現実には、窪みが生じていた。
【特許文献１】特開平１０−２２４６２号公報
【特許文献２】特開２０００−３１１９３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２８】
そこで、本発明の課題は、ボイドや窪みが無くて確実に素子分離ができて素子の特性を劣化させない素子分離領域を有する半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００２９】
上記の課題を解決するため、この発明の半導体装置の製造方法は、
半導体基板上に第１の酸化膜および耐酸化性の絶縁膜を順次形成する工程と、
素子分離領域を形成するべき領域の上の上記第１の酸化膜および耐酸化性の絶縁膜を除去する工程と、
上記半導体基板に上記耐酸化性の絶縁膜をマスクとして使用して上記素子分離領域のためのトレンチを形成する工程と、
上記第１の酸化膜をエッチングした後、上記耐酸化性の絶縁膜、上記トレンチの底部および側壁をエッチングする工程と、
上記トレンチの底部および側壁に第２の酸化膜を形成する工程と、
上記トレンチを埋め込むように第３の酸化膜を形成して素子分離領域を形成する工程と
を備えることを特徴としている。
【００３０】
この発明の半導体装置の製造方法によれば、上記第１の酸化膜をエッチングした後、上記耐酸化性の絶縁膜、上記トレンチの底部および側壁をエッチングする工程により、上記第１の酸化膜および耐酸化性の絶縁膜の側面がエッチングされて、上記第１の酸化膜および耐酸化性の絶縁膜のトレンチ上の開口の幅が、上記トレンチの上端の幅に等しいか、または、上記トレンチの上端の幅よりも大きくすることができる。つまり、上記第１の酸化膜および耐酸化性の絶縁膜が上記トレンチの上に張り出さないようにして、上記トレンチ内に第３の酸化膜を埋め込み易くすることができる。したがって、上記第３の酸化膜の中にボイドが発生するのを防止でき、かつ、トレンチ内の第３の酸化膜の上端コーナに窪みが形成されるのを防止できる。したがって、図示しないＭＯＳＦＥＴ等の素子のゲート電極からの電界集中によるキンク現象やゲート絶縁膜のリーク電流の増大を防止できる。
【００３１】
また、１実施の形態では、上記第１の酸化膜をエッチングした後、上記耐酸化性の絶縁膜、上記トレンチの底部および側壁をエッチングする工程によって、上記酸化膜および上記耐酸化性の絶縁膜が上記トレンチの上に張り出さないようにしている。
【００３２】
上記実施の形態では、上記第１の酸化膜および上記耐酸化性の絶縁膜が上記トレンチの上に張り出さないので、上記トレンチ内に埋め込まれた第３の酸化膜にはボイドや窪みが生じることがない。したがって、ＭＯＳＦＥＴ等の素子のゲート電極からの電界集中によるキンク現象やゲート絶縁膜のリーク電流の増大を防止できる。
【００３３】
また、１実施の形態では、上記耐酸化性の絶縁膜と、上記トレンチの底部および側壁をエッチングする工程は、ドライエッチングにより行う工程である。
【００３４】
上記実施の形態によると、ドライエッチングを用いるので、現状の製造設備を用いてエッチング処理が可能で、新たな設備導入が不要となって余計なコストがかからない。
【００３５】
また、１実施の形態では、上記耐酸化性の絶縁膜はシリコン窒化膜である。
【００３６】
上記実施の形態に用いたシリコン窒化膜は、優れた耐酸化性を有している。また、上記シリコン窒化膜は、現状の製造設備を用いて形成が可能なため、上記実施の形態の半導体装置の製造方法は、新たな設備の導入が不要となって、余計なコストがかからないと言う利点を有する。
【発明の効果】
【００３７】
この発明の半導体装置の製造方法によれば、半導体基板上の第１の酸化膜をエッチングした後、耐酸化性の絶縁膜、トレンチの底部および側壁をエッチングする工程を備えるので、上記第１の酸化膜および耐酸化性の絶縁膜を上記トレンチの上に張り出さないようにすることが可能で、上記トレンチ内に第３の酸化膜を埋め込み易くして、上記第３の酸化膜の中にボイドが発生するのを防止でき、かつ、トレンチ内の第３の酸化膜の上端コーナに窪みが形成されるのを防止できる。したがって、この発明の半導体装置の製造方法によれば、ＭＯＳＦＥＴ等の素子のゲート電極からの電界集中によるキンク現象やゲート絶縁膜のリーク電流の増大を防止できる。
【発明を実施するための最良の形態】
【００３８】
（実施の形態１）
本発明の実施の形態１を、図１および図２を用いて説明する。
【００３９】
まず、図１（a）に示すように、シリコン基板１０１の表面に、熱酸化法によりパッド酸化膜として厚さ５〜２０nm程度の第１の酸化膜としてのシリコン酸化膜１０２を形成する。次に、LPCVD法により、厚さ５０〜２５０nm程度の耐酸化性の絶縁膜としてのシリコン窒化膜１０３を形成する。
【００４０】
次に、図１（b）に示すように、上記シリコン窒化膜１０３上にリソグラフィ法により所定形状のレジストパターンを形成した後、このレジストパターン１０４をマスクにしてRIE法によりシリコン窒化膜１０３およびシリコン酸化膜１０２を加工する。このときシリコン基板１０１の活性領域となる部分にシリコン窒化膜１０３が残る。
【００４１】
次に、図１（c）に示すように、エッチングマスクとして用いたレジストパターン１０４を除去した後、シリコン窒化膜１０３をマスクとして、RIE法によりシリコン基板１０１を、シリコン基板１０１の表面と垂直方向に異方性エッチングすることにより、所望の深さを有するトレンチ１０５a、１０５b および１０５c を形成する。次に、フッ酸によりシリコン酸化膜１０２をシリコン基板１０１表面方向に５〜３０nm程エッチングする。本工程は、後工程においてシリコン窒化膜１０３とトレンチ１０５ａ、１０５ｂおよび１０５ｃの底部および側壁（トレンチ内壁）をエッチングする際に、シリコン酸化膜１０２がトレンチ１０５a、１０５b および１０５c内に凸部を形成してシリコン酸化膜１０７を埋設しにくい形状になるのを防止するために行われる。
【００４２】
次に、図１（d）に示すように、等方性ドライエッチング法を用いて、シリコン基板１０１に形成したトレンチ１０５ａ、１０５ｂおよび１０５ｃの内壁およびシリコン窒化膜１０３を５〜３０nm程除去する。これにより、トレンチ加工時にシリコン基板１０１に導入されるダメージ層が除去される。このとき、等方性ドライエッチングは、上記トレンチ１０５ａ、１０５ｂおよび１０５ｃの内壁およびシリコン窒化膜１０３のエッチング量が等しいか、または、シリコン窒化膜１０３の方が大きい条件で行われる。このため、上記トレンチ１０５a、１０５b および１０５cの上にシリコン窒化膜１０３がはみでることがなくて、図２(ａ)に示すシリコン酸化膜１０７をトレンチ１０５a、１０５b および１０５c内に埋設し易い形状を制御性良く簡単に形成することができる。上記シリコン酸化膜１０７は、第３の酸化膜の一例であって、埋め込み物質の一例であり、かつ、絶縁性素子分離物質である酸化シリコンからなる。上記等方性ドライエッチングの条件は、酸素とCF4の流量比（全体の流量に対する酸素の割合）が０〜２５％程度、圧力が１０〜３０Pa程度、マイクロ波パワーは２００〜８００W程度とした。
【００４３】
また、本実施の形態１において、上記シリコン酸化膜１０２とシリコン窒化膜１０３およびトレンチ１０５a、１０５b および１０５cの内壁は、別々にエッチングしたが、これは現行の設備を用いた場合の記述であって、これら３者のエッチングが同時に実行できるプロセスの場合、これら３者を同時にエッチングしても良い。さらに、本工程はドライエッチングには限らず、ウェットエッチング法を用いても良い。
【００４４】
次に、図２（a）に示すように、上記シリコン基板１０１に形成したトレンチ１０５a、１０５b および１０５cの底部と側壁を再度１０〜５０nm酸化して第２の酸化膜としてのシリコン酸化膜１０６を形成した後、CVD法により、第３の酸化膜としてのシリコン酸化膜１０７を堆積してトレンチ１０５a、１０５b および１０５c の内部をこのシリコン酸化膜１０７で埋める。
【００４５】
このとき、上記シリコン酸化膜１０７は、ウエハ側に直流バイアスが印可された条件の下のCVD法により堆積される。
【００４６】
次に、図２（b）に示すように、化学機械研磨（CMP）法により、シリコン窒化膜１０３上のシリコン酸化膜１０７が完全に除去されるまで研磨を行う。これにより、トレンチ１０５a、１０５b および１０５c の内部以外の部分に形成されたシリコン酸化膜１０７が除去され、これらのトレンチ１０５a、１０５b および１０５c の内部のみにシリコン酸化膜１０７が残される。
【００４７】
次に、図２（c）に示したように、トレンチ中の余分な酸化膜１０７をフッ酸により除去した後、例えば熱リン酸処理を施すことにより、活性領域に対応するシリコン窒化膜１０３を除去する。以上のようにして、トレンチ素子分離領域が形成される。
【００４８】
上記実施の形態１の半導体装置の製造方法によれば、トレンチ加工時にシリコン基板１０１に導入されるダメージ層を、等方性ドライエッチングにより除去するので、新たなダメージを導入することなく、トレンチ１０５a、１０５b および１０５cの底部および側壁を清浄なシリコン表面にすることができる。また、上記トレンチ１０５a、１０５b および１０５cの底部および側壁のみのシリコンを除去するのではなく、シリコン窒化膜１０３も同時に同じ厚さもしくはトレンチ１０５a、１０５b および１０５cの底部および側壁のシリコンよりも厚く除去するので、トレンチ幅が０．２μm以下になっても図１１（ａ）にて説明した従来例より埋め込みやすい構造が実現できて、CVD法により堆積されるシリコン酸化膜１０７をトレンチ１０５a、１０５b および１０５c内に完全に埋め込むことができる。
【００４９】
また、上記実施の形態１の半導体装置では、上記シリコン酸化膜１０７をトレンチ１０５a、１０５b および１０５cに埋め込む際に、シリコン窒化膜１０３およびシリコン酸化膜１０２がトレンチ１０５a、１０５b および１０５cの周縁の上に出っ張っていないため、半導体基板１０１の表面より下方向においてトレンチ１０５a、１０５b および１０５cの上端部の周縁に窪みが存在しない。すなわち、上記トレンチ１０５a、１０５b および１０５cにおいて半導体基板１０１表面より下方にシリコン酸化膜１０７が完全に埋め込まれている。したがって、ゲート電極（図示せず）からの電界集中によるキンク現象やゲート絶縁膜（図示せず）のリーク電流の増大を防止できる。なお、上記半導体基板１０１の表面とは、半導体基板１０１とシリコン酸化膜１０２との界面のことを言う。
【００５０】
さらに、上記実施の形態１の半導体装置は、上記シリコン酸化膜１０７をトレンチ１０５a、１０５b および１０５cに埋め込む際に、シリコン窒化膜１０３およびシリコン酸化膜１０２がトレンチ１０５a、１０５b および１０５cの周縁の上に出っ張っていないため、トレンチ１０５a、１０５b および１０５c内に埋設されたシリコン酸化膜１０７の密度の均一性が２５％以下に形成されている。したがって、従来例の問題として説明したようなトレンチの上端部の周縁の酸化膜の密度低下を防止できるため、ゲート酸化工程以前のフッ酸処理などで除去されるトレンチ１０５a、１０５b および１０５c内のシリコン酸化膜が少なくできる。したがって、従来例とは異なって、トレンチ１０５a、１０５b および１０５c内の上端部周縁において、シリコン基板１０１の表面より下部に窪みが形成されない。したがって、ゲート電極からの電界集中によるキンク現象やゲート絶縁膜のリーク電流の増大を防止できる。また、ゲート電極として多結晶シリコン膜をCVD法により成長させるときに、従来例とは違って、トレンチ酸化膜上部に酸素リッチな多結晶シリコン膜が成長しないので、ゲートエッチング時にエッチング残りが発生してゲート電極間がショートすると言う問題が起こらない。
【００５１】
（実施の形態２）
本発明の実施の形態２を、図３〜図６を用いて説明する。図４（d）および図５は本実施の形態２の半導体装置の断面図である。図３および図４は、本実施の形態２の半導体装置を製造する手順を示すものである。
【００５２】
まず、本実施の形態２の半導体装置の構造を、図４（d）および図５を用いて説明する。図４（d）は素子分離領域形成工程が全て完了した段階での断面図で、図５は図４（b）におけるトレンチ幅が０．２０μm以下のトレンチ２０５aを拡大した断面図である。
【００５３】
図４（d）に示すように、トレンチ幅が０．２０μm以下の小さなトレンチ２０５aおよび２０５bにおいて、トレンチ底部および側壁には熱酸化法により第１の絶縁膜かつ第２の酸化膜としてのシリコン酸化膜２０６が１０〜５０nmの膜厚で形成されており、内部は下方からCVD法により堆積した多結晶シリコン膜２０７とCVD法により堆積した第３の酸化膜かつ第２の絶縁膜としてのシリコン酸化膜２０８の積層構造になっている。上記多結晶シリコン膜２０７は、半導体膜の一例であり、埋め込み物質の一例である多結晶シリコンからなり、また、上記シリコン酸化膜２０８は、埋め込み物質であって、絶縁性素子分離物質の一例である酸化物である酸化シリコンからなる。
【００５４】
また、十分幅の広いトレンチ２０５cは、トレンチ底部および側壁には熱酸化法により第２の酸化膜としてのシリコン酸化膜２０６が１０〜５０nmの膜厚で形成されており、トレンチ２０５ｃの端部には多結晶シリコン膜２０７のサイドウォールが存在し、その他はCVD法により堆積したシリコン酸化膜２０８によって埋め込まれている。上記多結晶シリコン膜２０７は埋め込み特性がシリコン酸化膜２０８より優れるので、トレンチ幅が０．２０μm以下の小さなトレンチ２０５aおよび２０５bには、上記多結晶シリコン膜２０７とシリコン酸化膜２０８との積層構造で埋め込むと、トレンチ２０５aおよび２０５b内をシリコン酸化膜のみで埋め込む方法よりも制御性よく、トレンチ２０５aおよび２０５b内をボイド無く埋め込むことができる。
【００５５】
また、図５に示すように、シリコン基板２０１に形成したトレンチ２０５ａの幅よりシリコン窒化膜２０３のスペース幅の方が大きく、かつ、トレンチ幅はシリコン基板２０１表面よりトレンチ底部に向かうにしたがって小さくなっているため、さらに０．２μm以下にトレンチ幅が小さくなっても、多結晶シリコン膜２０７をトレンチ内に完全に埋め込むことができる。また、上記多結晶シリコン膜２０７とシリコン酸化膜２０８との界面は、シリコン基板２０１の表面より下方で、且つ、図５中に示した深さBとトレンチ幅Aの比が３以下になることを満足する位置にある。このため、シリコン酸化膜２０８をボイド無く埋め込むことができるとともに、ゲート電極と多結晶シリコン膜２０７が直接接続されるのを防げる。さらに、LOCOS法より格段にバーズビークを小さくすることができるので、素子の微細化が可能となる。
【００５６】
また、上記多結晶シリコン膜２０７の粒径は５〜５０nmと小さい。したがって、後工程のゲート酸化や活性化アニールなどの高温処理時に多結晶シリコン膜２０７の再配置が起るが、このとき、粒径がおおきい場合と比べてシリコン基板２０１に対して応力を小さく抑えることができるため、結晶欠陥や結晶に歪みが発生することがなくて素子特性を劣化させることがない。
【００５７】
次に、本実施の形態２の半導体装置の形成方法を、図３および図４を用いて説明する。
まず、図３（a）に示すように、シリコン基板２０１の表面に、熱酸化法によりパッド酸化膜として厚さ５〜２０nm程度の第１の酸化膜としてのシリコン酸化膜２０２を形成する。次に、LPCVD法により、厚さ５０〜２５０nm程度の耐酸化性の絶縁膜としてのシリコン窒化膜２０３を形成する。
次に、図３（b）に示すように、上記シリコン窒化膜２０３上にリソグラフィ法により所定形状のレジストパターン２０４を形成した後、このレジストパターン２０４をマスクにしてRIE法によりシリコン窒化膜２０３およびシリコン酸化膜２０２を加工する。
【００５８】
次に、図３（c）に示すように、エッチングマスクとして用いたレジストパターン２０４を除去した後、シリコン窒化膜２０３をマスクとして、RIE法によりシリコン基板２０１を、シリコン基板２０１の表面と垂直方向に異方性エッチングすることにより、所望の深さを有するトレンチ２０５a、２０５bおよび２０５cを形成する。次に、フッ酸によりシリコン酸化膜２０２をシリコン基板２０１の表面方向に５〜３０nm程エッチングする。
【００５９】
次に、図３（d）に示すように、トレンチ加工時にシリコン基板２０１に導入されるダメージ層を除去するため、等方性ドライエッチング法を用いて、シリコン基板２０１に形成したトレンチ２０５a、２０５bおよび２０５cの底部と側壁およびシリコン窒化膜２０３を５〜３０nm程除去する。このとき、等方性ドライエッチングは実施の形態１と同じ条件を用いて、トレンチ２０５a、２０５bおよび２０５cの底部と側壁およびシリコン窒化膜２０３のエッチング量が等しいか、またはシリコン窒化膜２０３の方が大きい条件で行われるため、シリコン窒化膜２０３およびシリコン酸化膜２０２の開口幅のほうがトレンチ幅よりも大きくできる。等方性ドライエッチングの条件は、酸素とCF4の流量比（全体の流量に対する酸素の割合）が０〜２５％程度、圧力が１０〜３０Pa程度、マイクロ波パワーは２００〜８００W程度とした。
【００６０】
次に、図４（a）に示すように、再度、上記シリコン基板２０１に形成したトレンチ２０５a、２０５bおよび２０５cの底部と側壁を１０〜５０nm酸化して第２の酸化膜としてのシリコン酸化膜２０６を形成した後、CVD法により、多結晶シリコン膜２０７を１００〜５００nm程度堆積してトレンチ２０５aおよび２０５bの内部をこの多結晶シリコン膜２０７で埋める。このとき、幅の広いトレンチ２０５cに多結晶シリコン膜２０７を完全に埋め込むことはできない。この幅の広いトレンチ２０５cのトレンチ幅は通常数μmなので、これを完全に埋め込むためには、多結晶シリコン膜２０７を最低でも５００nm以上堆積する必要がある。CVD法により堆積した多結晶シリコン膜２０７は、シリコン窒化膜２０３上に堆積する膜厚とトレンチ２０５cの側壁に堆積する膜厚がほぼ等しいため、トレンチ２０５cを完全に埋め込むためには、最低でもトレンチ幅の半分は堆積する必要があるためである。しかしながら、堆積膜厚が５００nm以上になると、堆積時間が長くなってスループットが落ちると言う問題、および、エッチバックする際にエッチング量増大に伴う加工バラツキが大きくなってトレンチ２０５aおよび２０５bにおける多結晶シリコン膜２０７とシリコン酸化膜２０８の界面位置が制御できなくなるという問題が生じる。さらに、図示しないゲート電極とトレンチ２０５a、２０５bおよび２０５c内の多結晶シリコン膜２０７とが直接接続されることを防止するため、多結晶シリコン膜２０７の上部には第３の酸化膜としてのシリコン酸化膜２０８を形成して積層構造にする必要があるので、多結晶シリコン膜２０７はトレンチ幅が０．２μm以下と小さいトレンチ２０５aおよび２０５bを完全に埋め込むことができる膜厚を堆積すればよく、幅の広いトレンチ２０５cを全て多結晶シリコン膜２０７で埋め込む必要はない。また、図６に示すように、図１２の従来例よりも埋め込みやすい構造、すなわち、トレンチを加工するためのシリコン窒化膜２０３の開口幅がトレンチ幅（シリコン）よりも大きくなっているため、トレンチ幅が小さくなってもボイド無く多結晶シリコン膜２０７をトレンチ２０５a、２０５bおよび２０５c内に埋め込めることができる。
【００６１】
次に、図４（b）に示すように、RIE法により、多結晶シリコン膜２０７をシリコン基板２０１の表面より下方で、かつ、図５に示した深さBとトレンチ幅Aの比が３以下になることを満足する位置までエッチバックする。その後、CVD法によりシリコン酸化膜２０８を堆積して、多結晶シリコン膜２０７では埋めることができなかったトレンチ部分を完全に埋める。
【００６２】
次に、図４（c）に示すように、化学機械研磨（CMP）法により、シリコン窒化膜２０３上のシリコン酸化膜２０８が完全に除去されるまで研磨を行う。これにより、トレンチ２０５a、２０５bおよび２０５cの内部以外の部分に形成されたシリコン酸化膜２０８が除去され、これらのトレンチ２０５a、２０５bおよび２０５cの内部のみにシリコン酸化膜２０８が残される。
【００６３】
次に、例えば熱リン酸処理を施すことにより、活性領域に対応するシリコン窒化膜２０３を除去する。以上のようにして、図４（d）に示したようにトレンチ素子分離領域が完成する。
【図面の簡単な説明】
【００６４】
【図１】図１(ａ)、(ｂ)、(ｃ)および(ｄ）は本発明の実施の形態１の半導体装置のトレンチ素子分離領域を形成する方法を説明する図である。
【図２】図２(ａ)、(ｂ)および(ｃ）は本発明の実施の形態１の半導体装置のトレンチ素子分離領域を形成する方法を説明する図である。
【図３】図３(ａ)、(ｂ)、(ｃ)および(ｄ）は本発明の実施の形態２の半導体装置のトレンチ素子分離領域を形成する方法を説明する図である。
【図４】図４(ａ)、(ｂ)、(ｃ)および(ｄ）は本発明の実施の形態２の半導体装置のトレンチ素子分離領域を形成する方法を説明する図である。
【図５】図５は本発明の実施の形態２の半導体装置の素子分離領域を説明する図である。
【図６】図６は図４（a）を詳細に説明する図である。
【図７】図７(ａ)、(ｂ)、(ｃ)および(ｄ）は従来の半導体装置のトレンチ素子分離領域を形成する方法を説明する図である。
【図８】図８(ａ)、(ｂ)、(ｃ)および(ｄ）は従来の半導体装置のトレンチ素子分離領域を形成する方法を説明する図である。
【図９】図９(ａ)、(ｂ)、(ｃ)および(ｄ）は従来の半導体装置のトレンチ素子分離領域を形成する方法を説明する図である。
【図１０】図１０(ａ)、(ｂ)、(ｃ)および(ｄ）は従来の半導体装置のトレンチ素子分離領域を形成する方法を説明する図である。
【図１１】図１１(ａ)および(ｂ)は図８（b）および（d）を詳細に説明する図である。
【図１２】図１２は図１０（a）を詳細に説明する図である。
【符号の説明】
【００６５】
１０１、２０１  シリコン半導体基板
１０２、１０６、１０７、２０２、２０６、２０８  シリコン酸化膜
１０３、２０３  シリコン窒化膜
１０５a 、１０５b 、１０５c 、２０５a 、２０５b 、２０５c  トレンチ
２０７  多結晶シリコン膜
３０９  酸化膜の窪み
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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