(57)【要約】【課題】配線基板の微細配線形成、特に、Ｌ／Ｓ＝１５μｍ／１５μｍ以下または配線厚み１５μｍ以下の微細配線形成が可能な銅のエッチング処理方法およびこの方法を用いてなる配線基板を提供することである。【解決手段】銅をエッチング処理する方法であって、銅を酸化処理して酸化銅とする工程、その後、前記酸化銅を酸性溶液で溶解する工程を有する、銅のエッチング処理方法。【選択図】なし【特許請求の範囲】
【請求項１】
銅をエッチング処理する方法であって、銅を酸化処理して酸化銅とする工程、その後、前記酸化銅を酸性溶液で溶解する工程を有する、銅のエッチング処理方法。
【請求項２】
前記酸化処理を、酸化剤を含むアルカリ性溶液を用いて行う、請求項１に記載の銅のエッチング処理方法。
【請求項３】
前記酸化剤が、塩素酸塩、亜塩素酸塩、次亜塩素酸塩、過塩素酸塩、ペルオキソ二硫酸塩からなる群から選択される１種以上である、請求項２に記載の銅のエッチング処理方法。
【請求項４】
前記酸化処理する工程の前に、銅表面に銅よりも貴な金属を離散的に形成する工程をさらに有する、請求項１〜３のいずれかに記載の銅のエッチング処理方法。
【請求項５】
前記銅よりも貴な金属が、金、銀、白金、パラジウム、ロジウム、レニウム、ルテニウム、オスミウム、イリジウムからなる群から選択される金属または前記金属を含む合金である、請求項４に記載の銅のエッチング処理方法。
【請求項６】
前記銅よりも貴な金属の形成量が、０．００１μｍｏｌ／ｄｍ２以上かつ５μｍｏｌ／ｄｍ２以下である、請求項４または５に記載の銅のエッチング処理方法。
【請求項７】
請求項１〜６のいずれかに記載の銅のエッチング処理方法を適用して形成された銅配線を有する、配線基板。
【請求項８】
前記銅配線の幅が１５μｍ以下または銅配線の厚みが１５μｍ以下である請求項７に記載の配線基板。
【請求項９】
絶縁基材上に銅層を形成する工程、
前記銅層上に電気めっきにより銅配線パターンを形成する工程、および
前記銅配線パターン部以外の前記銅層を、請求項１〜６のいずれかに記載の銅のエッチング処理方法を適用して除去する工程、
を有する、配線基板の製造方法。
【請求項１０】
絶縁基材上に銅層を形成する工程、
請求項１〜６のいずれかに記載の銅のエッチング処理方法を適用して不要な前記銅層を除去し、銅配線パターンを形成する工程、
を有する、配線基板の製造方法。
【請求項１１】
前記銅層の厚みが１μｍ以下である、請求項９または１０に記載の配線基板の製造方法。
【請求項１２】
請求項７もしくは８に記載の配線基板または請求項９〜１１のいずれかに記載の製造方法により得られた配線基板に半導体チップを搭載してなる、半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、銅のエッチング処理方法に関するものであり、特に、セミアディティブ法による微細配線形成が可能な銅のエッチング処理方法、およびこの方法を用いてなる配線基板と半導体パッケージに関する。
【背景技術】
【０００２】
近年の情報化社会の発展は目覚しく、民生機器ではパソコン、携帯電話などの小型化、軽量化、高性能化、高機能化が進められ、産業用機器としては無線基地局、光通信装置、サーバ、ルータなどのネットワーク関連機器など、大型、小型を問わず、同じように機能の向上が求められている。また、情報伝達量の増加に伴い、年々扱う信号の高周波化が進む傾向にあり、高速処理および高速伝送技術の開発が進められている。実装関係についてみると、ＣＰＵ、ＤＳＰや各種のメモリなどのＬＳＩの高速化、高機能化と共に、新たな高密度実装技術としてシステムオンチップ（ＳｏＣ）、システムインパッケージ（ＳｉＰ）などの開発が盛んに行われている。このために、半導体チップ搭載用基板やマザーボードも、高周波化、高密度配線化、高機能化に対応するために、Ｌ／Ｓ＝１５μｍ／１５μｍ以下の微細配線を形成したビルドアップ方式の多層配線基板が使用されるようになってきた。
【０００３】
配線基板の配線形成方法としては、サブトラクティブ法、アディティブ法あるいはセミアディティブ法により行われているが、配線幅／スペース（Ｌ／Ｓ）＝１５μｍ／１５μｍ以下の微細配線の形成においては、セミアディティブ法が使用されるようになってきた。
【０００４】
セミアディティブ法による配線形成工程は、通常、絶縁層上に、銅めっきを形成する方法、キャリア付銅箔を積層した後キャリアを除去する方法、あるいは蒸着やスパッタリングなどの方法により、厚み数μｍ以下の銅のシード層を形成する。その後、シード層表面にめっきレジストを形成し、露光、現像を行いレジストパターンを形成する。次に、電気めっき、レジスト剥離を行い、最後にシード層のエッチングを行うことにより配線を形成する。
【０００５】
しかし、上記シード層をエッチングする際、配線（電気めっきパターン）も同時エッチングされるため、Ｌ／Ｓ＝１５μｍ／１５μｍ以下の微細配線を形成する場合には、特にエッチング条件等の制御が重要である。そのため、シード層の膜厚は、極力薄いほうが好ましい。
【０００６】
また、シード層と電気めっきによって形成された銅配線を均一にエッチングすることも重要である。
【０００７】
上記に示す特性を満足するため、従来は、シード層として、スパッタリングにより厚み数百ナノレベルの薄膜銅層を形成し、電気めっきにより配線パターンを形成した後、シード層を、下記３つのいずれかの方法によりエッチング除去している。
【０００８】
１つ目の方法としては、非特許文献１に示されるように、塩化第二銅あるいは塩化第二鉄により銅を酸化させ、それと同時に塩化第一銅あるいは塩化第一鉄として溶解除去することによりシード層をエッチング処理する方法である（下記反応式１や反応式２）。 
（反応式１）  Ｃｕ＋ＣｕＣｌ２→２ＣｕＣｌ
（反応式２）  Ｃｕ＋２ＦｅＣｌ３→ＣｕＣｌ２＋２ＦｅＣｌ２
【０００９】
２つ目の方法としては、非特許文献２および非特許文献３に示されるように、ペルオキソ二硫酸塩により銅を酸化させ、それと同時に硫酸銅として銅を溶解除去することによりシード層をエッチング処理する方法である（下記反応式３、反応式４あるいは反応式５）。 
（反応式３）  Ｃｕ＋（ＮＨ４）２Ｓ２Ｏ８→ＣｕＳＯ４＋（ＮＨ４）２ＳＯ４
（反応式４）  Ｃｕ＋Ｎａ２Ｓ２Ｏ８→ＣｕＳＯ４＋Ｎａ２ＳＯ４
（反応式５）  Ｃｕ＋Ｋ２Ｓ２Ｏ８→ＣｕＳＯ４＋Ｋ２ＳＯ４
【００１０】
３つ目の方法としては、非特許文献３に示されるように、過酸化水素水により銅を酸化させ、それと同時に硫酸によって、硫酸銅として銅を溶解除去することによりシード層をエッチング処理する方法である（下記反応式６）。 
（反応式６）  Ｃｕ＋Ｈ２Ｏ２＋Ｈ２ＳＯ４→ＣｕＳＯ４＋２Ｈ２Ｏ
【００１１】
【非特許文献１】塩化第二銅および塩化第二鉄溶液による回路用銅箔のウェットエッチング特性：ＭＥＳ２０００（２０００）、ｐ．２４３−２４６
【非特許文献２】多層プリント配線板キーワード１００：（株）工業調査会（１９８５）、ｐ．１５９−１６０
【非特許文献３】硫酸／過酸化水素系エッチング液による銅のエッチング挙動：ＭＥＳ２００２（２００２）、ｐ．３５１−３５４
【非特許文献４】低誘電樹脂と高接着可能な新規銅配線表面処理の検討：ＭＥＳ２００５（２００５）、ｐ．３７７−３８０
【発明の開示】
【発明が解決しようとする課題】
【００１２】
前述のシード層のエッチング処理において、塩化第二銅を含む塩酸溶液でエッチング処理する方法は、塩化第二銅と銅の反応について、液側物質の移動速度が律速であり（非特許文献１参照。）、エッチング速度の攪拌依存性が大きくなる。そのため、液が攪拌されている状態では配線トップ、配線側面、シード層の順に、液の流動が大きくなり、エッチングされる問題がある。また、微細配線化が進むほど配線のアスペクト比は高くなる傾向にあることから、更に、配線トップ、配線側面、シード層の順にエッチングされやすい。
【００１３】
従って、設計値に対する配線精度の維持が困難となる問題がある。塩化第二鉄を含む塩酸溶液でエッチング処理する方法においても、前記と同様の問題がある。
【００１４】
ペルオキソ二硫酸塩を含む酸性溶液でエッチング処理する方法は、塩化第二銅を含む塩酸溶液でエッチング処理する方法と比較してエッチング速度の攪拌依存性が小さくなる（非特許文献３参照。）。しかし、前記と同様に、微細配線化が進むほど配線のアスペクト比は高くなる傾向にあることから、同様に、配線トップ、配線側面、シード層の順にエッチングされやすい。従って、設計値に対する配線精度の維持が困難となる問題がある。
【００１５】
過酸化水素水を含む硫酸溶液でエッチング処理する方法は、ペルオキソ二硫酸塩を含む酸性溶液でエッチング処理する方法と同様、エッチング速度の攪拌依存性が小さくなる（非特許文献３参照。）。しかし、銅の種類によってエッチング速度に差異があり（非特許文献３参照）、実際にはシード層がエッチングされやすく、また、銅のエッチング量調整が困難であるために、部分的に配線のアンダーカットが発生しやすいという問題がある。
【００１６】
また、従来技術のエッチング処理法では、エッチング量のバラツキが大きいため、銅箔等をある一定厚みで均一にエッチングすることが困難である。したがって、所定の厚みを精度良くエッチングするためには、エッチング条件を厳密に管理する必要があり、実用的でない。
【００１７】
本発明の目的は、上記従来技術の問題点を改善するためになされたものであり、微細配線形成、特に、Ｌ／Ｓ＝１５μｍ／１５μｍ以下または配線厚み１５μｍ以下の微細配線形成が可能な銅のエッチング処理方法およびこの方法を用いてなる配線基板と半導体パッケージを提供することである。
【００１８】
また、本発明の別の目的は、銅層を容易かつ均一に一定厚みでエッチングすることが可能な銅のエッチング処理方法を提供することである。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、本発明は、エッチング対象となる銅を酸化して酸化銅とし、その後、当該酸化銅を酸性溶液で溶解することによりこれを除去することを基本とし、下記（１）〜（１２）のように構成される。
【００２０】
（１）銅をエッチング処理する方法であって、銅を酸化処理して酸化銅とする工程、その後、前記酸化銅を酸性溶液で溶解する工程を有する、銅のエッチング処理方法。
【００２１】
（２）前記酸化処理を、酸化剤を含むアルカリ性溶液を用いて行う、上記（１）に記載の銅のエッチング処理方法。
【００２２】
（３）前記酸化剤が、塩素酸塩、亜塩素酸塩、次亜塩素酸塩、過塩素酸塩、ペルオキソ二硫酸塩からなる群から選択される１種以上である、上記（２）に記載の銅のエッチング処理方法。
【００２３】
（４）前記酸化処理する工程の前に、銅表面に銅よりも貴な金属を離散的に形成する工程をさらに有する、上記（１）〜（３）のいずれかに記載の銅のエッチング処理方法。
【００２４】
（５）前記銅よりも貴な金属が、金、銀、白金、パラジウム、ロジウム、レニウム、ルテニウム、オスミウム、イリジウムからなる群から選択される金属または前記金属を含む合金である、上記（４）に記載の銅のエッチング処理方法。
【００２５】
（６）前記銅よりも貴な金属の形成量が、０．００１μｍｏｌ／ｄｍ２以上かつ５μｍｏｌ／ｄｍ２以下である、上記（４）または（５）に記載の銅のエッチング処理方法。
【００２６】
（７）上記（１）〜（６）のいずれかに記載の銅のエッチング処理方法を適用して形成された銅配線を有する、配線基板。
【００２７】
（８）前記銅配線の幅が１５μｍ以下または銅配線の厚みが１５μｍ以下である上記（７）に記載の配線基板。
【００２８】
（９）絶縁基材上に銅層を形成する工程、前記銅層上に電気めっきにより銅配線パターンを形成する工程、および前記銅配線パターン部以外の前記銅層を、上記（１）〜（６）のいずれかに記載の銅のエッチング処理方法を適用して除去する工程、を有する、配線基板の製造方法。
【００２９】
（１０）絶縁基材上に銅層を形成する工程、上記（１）〜（６）のいずれかに記載の銅のエッチング処理方法を適用して不要な前記銅層を除去し、銅配線パターンを形成する工程、を有する、配線基板の製造方法。
【００３０】
（１１）前記銅層の厚みが１μｍ以下である、上記（９）または（１０）に記載の配線基板の製造方法。
【００３１】
（１２）上記（７）もしくは（８）に記載の配線基板または上記（９）〜（１１）のいずれかに記載の製造方法により得られた配線基板に半導体チップを搭載してなる、半導体パッケージ。
【発明の効果】
【００３２】
本発明の銅のエッチング処理方法によれば、銅層を容易かつ均一に一定厚みでエッチングすることが可能であり、また、微細配線を精度良く形成することができるため、信頼性に優れる配線基板と半導体パッケージを提供することが可能である。
【発明を実施するための最良の形態】
【００３３】
＜本発明の銅のエッチング処理方法＞
本発明の銅のエッチング処理方法は、銅を酸化処理して酸化銅とする工程、および当該酸化銅を酸性溶液中で溶解する工程を有することをその特徴とするものである。つまり、銅の酸化工程と酸化銅の溶解工程を同時進行させるのではなく完全に分離して行うことで銅のエッチング量を制御し、微細な銅配線形成および均一厚みのエッチング除去を可能とするものである。なお、本発明においては、上記各処理工程の前処理として、銅表面の清浄化を行う脱脂処理、酸洗処理あるいはこれら処理を適宜組み合わせて行うことが好ましい。
【００３４】
また、本発明のエッチング処理方法によりエッチング対象となる銅、特にシード層を除去する場合には、できるだけその厚みを薄くすることが望ましい。エッチング対象となる銅の厚みが厚すぎると、その表面近傍が酸化銅で覆われてそこで酸化反応が停止し、酸化されない銅が残ってしまう恐れがあり、また、セミアデティブ法により銅配線を形成する場合、シード層の酸化処理に時間がかかると、銅配線パターンの酸化も進行し、設計通りの配線幅を確保できなく恐れがある。したがって、本発明は、厚み１μｍ以下の薄膜銅をエッチング除去するのに好適であり、特に、厚み５００ｎｍ以下の薄膜銅のエッチング除去に適用することが好ましく、厚み２００ｎｍ以下の薄膜銅のエッチング除去に適用することがより好ましく、厚み１００ｎｍ以下の薄膜銅のエッチング除去に適用することが最も好ましい。もちろん、酸化処理条件を適宜変更することで、厚み１μｍを越える銅層のエッチング除去に適用することもできる。
【００３５】
また、本発明では、銅の表面近傍が酸化銅で覆われると酸化処理が停止することを利用して、銅層表面近傍のみを均一厚みで除去することも容易である。ここで、上記シード層は、コア基板またはビルドアップ層に接着機能がある場合、スパッタリングやめっきの他に、銅箔をプレスやラミネートを貼り合わせることで形成することもできるが、薄い銅箔を直接貼り合わせることは非常に困難であるため、通常、厚い銅箔を張り合わせた後にエッチング等によりこれを薄くする方法やキャリア付銅箔を貼り合わせた後にキャリア層を剥離する方法などが採用されている。そこで、前者の形成方法において、例えば、コア基板またはビルドアップ層に厚み９〜１８μｍの比較的厚い銅箔を貼り付けた後、本発明のエッチング処理方法により当該銅箔を厚み５μｍ以下になるように均一に薄くし、シード層を形成することができる。
【００３６】
また、本発明のエッチング処理方法は、配線基板の微細配線形成性に優れているが、特に、配線パターンの溶解量を抑えることが要求されるＬ／Ｓ＝１５μｍ／１５μｍ以下または配線厚み１５μｍ以下の微細配線形成に好適である。さらに、本発明のエッチング処理方法を用いて、Ｌ／Ｓ＝１０μｍ／１０μｍ以下または配線厚み１０μｍ以下の微細配線形成を行った場合、従来のエッチング方法と比べて、より顕著な効果が得られる。
【００３７】
以下、各工程について、より詳細に説明する。また、本発明において「銅」という場合には、銅表面もしくは銅全体を意味する。
【００３８】
＜銅の酸化処理工程＞
銅を酸化処理して酸化銅とする工程において適用可能な酸化処理手段としては、特に限定されないが、例えば、加熱酸化処理、酸素プラズマ処理、オゾン処理、過酸化水素水処理、酸化剤を含むアルカリ性溶液による処理などを挙げることができる。この酸化処理により１００ｎｍ以上の厚みの酸化銅を形成するためには、加熱酸化処理、または酸化剤を含むアルカリ性溶液による処理（下記反応式７（酸化剤が亜塩素酸ナトリウムの場合）参照）を適用することが好ましい。更に、酸化銅の生成量をコントロールしやすい酸化剤を含むアルカリ性溶液による処理が最も好ましい。 
（反応式７）  ２Ｃｕ＋ＮａＣｌＯ２→２ＣｕＯ＋ＮａＣｌ
【００３９】
（加熱酸化処理）
上記加熱酸化処理は、空気中または酸素を含む雰囲気中で銅を加熱することで当該銅を酸化銅とする方法である。加熱方法等は特に問わないが、全体に均一に酸化銅を形成するためには、オーブン等で加熱することが好ましい。加熱条件は、形成する酸化銅の厚みによって適宜選択すればよいが、温度１５０〜２５０℃で１０〜６０分程度加熱することが好ましい。
【００４０】
（酸化剤を含むアルカリ性溶液による処理）
上記酸化剤を含むアルカリ性溶液による処理は、当該溶液により銅を直接酸化処理する方法と、銅表面に銅よりも貴な金属を離散的に形成した後、当該溶液により銅を酸化処理する方法が挙げられ、これにより、銅に酸化銅の結晶による連続膜を形成することができる。短時間で緻密且つ均一な酸化銅の結晶による連続膜を形成できる点で、後者の方法を適用することが好ましい。前者の方法の場合、処理時間が短いと銅表面に不均一な酸化銅の結晶が生成し（非特許文献４参照）、部分的に金属銅が残り、その結果、酸性溶液で浸漬処理しても均一厚みで銅を除去できない恐れがあり、また、銅を完全に酸化銅の膜にするために処理時間を長くすると、必要以上に配線表面を酸化してしまう恐れがあるため、Ｌ／Ｓ＝１５μｍ／１５μｍ以下または配線厚み１５μｍ以下の微細配線形成には不利である。これに対し、後者の方法、すなわち、銅表面に銅よりも貴な金属を予め離散的に形成した後、酸化剤を含むアルカリ性溶液で銅を酸化処理する方法では、当該貴金属処理によって銅表面の電位が上がり、酸化剤による銅の酸化反応を促進させることができるため、銅を短時間で緻密且つ均一な酸化銅の結晶による連続膜とすることができ、その結果、エッチング量の制御が容易となり、均一厚みのエッチング除去や微細配線形成に有利となる。なお、上記「緻密且つ均一」とは、銅表面の形状を走査型電子顕微鏡（ＳＥＭ）により、あるいは集束イオンビーム加工観察装置（ＦＩＢ）により加工を行い、走査イオン顕微鏡（ＳＩＭ）像を用いて観察した時に、酸化処理によって生成した酸化銅の結晶あるいは金属銅の結晶の大きさおよび高さが１ｎｍ以上かつ１，０００ｎｍ以下で形成され、結晶が密集しているという意味である。また、「酸化銅の結晶による連続膜」とは、参照極（Ｒ．Ｅ．）に銀・塩化銀電極（Ａｇ／ＡｇＣｌ）を使用し、ポテンショスタット（北斗電工製ＨＡ−５０１）を用いて、酸化処理時に銅表面の自然電位を測定した時、（＋）の電位に変化した時点における銅表面の状態を意味する。
【００４１】
また、上記酸化剤を含むアルカリ性溶液により銅の酸化処理を行う際の当該溶液の温度は、特に限定されないが、十分な酸化処理やアルカリ性溶液が与える基材へのダメージを考慮すると、２０〜９５℃であることが好ましく、３０〜８０℃であることがより好ましく、４０〜６０℃であることが特に好ましい。また、酸化剤を含むアルカリ性溶液の酸化剤濃度や当該溶液による酸化処理時間等については、所望するエッチング量や配線パターンのサイズ等を考慮して、エッチング除去すべき銅が全て酸化銅となるように（酸化銅の結晶による連続膜の厚みが所望するエッチング厚みとなるように）、適宜条件を決定することが好ましい。
【００４２】
（酸化剤を含むアルカリ性溶液）
上記酸化剤を含むアルカリ性溶液としては、特に限定されないが、例えば、アルカリ金属またはアルカリ土類金属などを含むアルカリ性溶液に、塩素酸塩、亜塩素酸塩、次亜塩素酸塩、過塩素酸塩、ペルオキソ二硫酸塩等の酸化剤がさらに含まれるアルカリ性溶液であることが好ましい。上記アルカリ金属やアルカリ土類金属などを含むアルカリ性溶液は、例えば、水酸化ナトリウム、水酸化カリウム、炭酸ナトリウム等のアルカリ金属化合物やアルカリ土類金属化合物を水あるいはイオン交換樹脂により処理した水などの溶媒に添加することで得ることができる。また、上記酸化剤は、より具体的には、例えば、次亜塩素酸ナトリウム、亜塩素酸ナトリウム、塩素酸ナトリウム、過塩素酸ナトリウム、次亜塩素酸カリウム、亜塩素酸カリウム、塩素酸カリウム、過塩素酸カリウム、ペルオキソ二硫酸アンモニウム、ペルオキソ二硫酸カリウム、ペルオキソ二硫酸ナトリウム等が挙げられ、特に、保存安定性、安全性等の取扱い性や価格などの観点から、亜塩素酸ナトリウムが好ましい。また、上記アルカリ性溶液にリン酸塩を添加することが好ましい。使用できるリン酸塩としては、特に限定されないが、例えば、リン酸三ナトリウム、リン酸三カリウム、リン酸三リチウム等が挙げられる。さらに、上記アルカリ性溶液に公知の有機酸やキレート剤を添加してもよい。
【００４３】
また、酸化剤を含むアルカリ性溶液の酸化剤濃度は、前述のとおり、適宜条件を決定すればよく、特に限定されないが、１〜１００ｇ／Ｌであることが好ましい。また、当該溶液にリン酸塩を添加する場合には、その濃度が１〜４０ｇ／Ｌとなるように添加することが好ましい。また、当該溶液のｐＨは、アルカリ性を示す値であればよく、特に限定されないが、１１〜１３であることが好ましい。なお、ｐＨの調整は、塩酸、硫酸、硝酸や水酸化ナトリウム、水酸化カリウム等の水溶液を適宜用いて行うことができる。
【００４４】
（銅よりも貴な金属形成法）
上記銅より貴な金属を離散的に銅表面に形成する方法としては、特に限定されないが、銅よりも貴な金属を、無電解めっき、電気めっき、置換めっき、スプレー噴霧、塗布、スパッタリング、蒸着等により、下地の銅表面を完全に覆うことなく、銅表面に均一に分散するように形成することが好ましい。より好ましくは、銅より貴な金属を置換めっきにより離散的に銅表面に形成する方法である。置換めっきは、銅と銅よりも貴な金属とのイオン化傾向の違いを利用するものであり、これによれば銅より貴な金属を容易かつ安価に銅表面に離散的に形成することができる。
【００４５】
上記銅より貴な金属としては、特に限定されないが、金、銀、白金、パラジウム、ロジウム、レニウム、ルテニウム、オスミウム、イリジウムから選択される金属またはこれらの金属を含む合金を用いることができ、特にパラジウムが好ましい。
【００４６】
また、銅表面上に離散的に形成する上記銅よりも貴な金属の形成量は、特に限定されないが、０．００１μｍｏｌ／ｄｍ２以上かつ５μｍｏｌ／ｄｍ２以下であることが好ましい。つまり、本発明において銅表面上に銅よりも貴な金属を形成する場合には、銅表面を貴金属で完全に被覆することなく、０．００１μｍｏｌ／ｄｍ２以上かつ５μｍｏｌ／ｄｍ２以下の範囲で貴金属が銅表面に分散している状態（離散的）とすることが望ましい。また、銅よりも貴な金属の形成量は０．００５μｍｏｌ／ｄｍ２以上かつ１μｍｏｌ／ｄｍ２以下であることがより好ましく、０．０１μｍｏｌ／ｄｍ２以上かつ０．２μｍｏｌ／ｄｍ２以下であることがさらに好ましい。形成量が０．００１μｍｏｌ／ｄｍ２未満では、緻密且つ均一な酸化銅の結晶による連続膜を形成することが困難になる傾向があり、５μｍｏｌ／ｄｍ２を超えると酸化銅の連続膜の膜厚が薄くなり、後工程でのシード層のエッチング効率が低下する傾向がある。なお、銅より貴な金属を離散的に銅表面に形成した量は、王水によって銅表面上の貴な金属を溶解させた後、その溶解液を原子吸光光度計で定量分析を行うことにより求めることができる。
【００４７】
＜酸化銅の溶解処理工程＞
本発明では、上記のようにして銅を酸化処理して所定厚みの酸化銅の層を形成した後、当該酸化銅を酸性溶液により溶解する処理を行う（下記反応式８（酸性溶液が硫酸の場合）参照）。 
（反応式８）  ２ＣｕＯ＋２Ｈ２ＳＯ４→２ＣｕＳＯ４＋２Ｈ２Ｏ
【００４８】
上記酸性溶液としては、特に限定されないが、例えば、塩酸、硫酸、硝酸等の無機酸あるいは蟻酸、酢酸、乳酸、りんご酸、クエン酸等の有機酸を用いることが好ましい。このような酸性溶液は、例えば、無機酸あるいは有機酸を、水あるいはイオン交換樹脂により処理した水などの溶媒に添加することで得ることができる。
【００４９】
また、酸性溶液中の酸成分濃度や溶解処理時の条件は、エッチング効率等を考慮して適宜決定すればよく、特に限定されない。
【００５０】
＜本発明の配線基板とその製造方法＞
本発明の配線基板は、本発明の銅のエッチング処理方法を適用して形成された配線を有するものである。以下、本発明の配線基板の一実施形態として、半導体チップ搭載用基板を例に挙げ、その一般的な構造、本発明の銅のエッチング処理方法を適用して半導体チップ搭載用基板を製造する方法、および当該基板を用いた半導体パッケージについて、図面を用いて説明するが、本発明はこれら記載に限定されるものではない。
【００５１】
（半導体チップ搭載用基板）
図１に、本発明の半導体チップ搭載用基板の一実施形態の断面模式図を示す。ここでは、ビルドアップ層（層間絶縁層）を片面に２層形成した実施形態で説明するが、ビルドアップ層は必要に応じて両面に形成しても良い（図８参照）。
【００５２】
図１に示す半導体チップ搭載用基板は、絶縁層であるコア基板１００の、半導体チップが搭載される側に、半導体チップ接続端子及び第１の層間接続端子１０１を含む第１の配線１０６ａが形成され、コア基板１００の他方の側には、第２の層間接続端子１０３を含む第２の配線１０６ｂが形成され、当該第２の層間接続端子１０３は、コア基板１００に形成された第１の層間接続用ＩＶＨ（インタースティシャルバイアホール）１０２を介して第１の層間接続端子１０１と電気的に接続されている。また、上記第２の配線１０６ｂ上には、ビルドアップ層１０４が形成され、当該ビルドアップ層１０４上には第３の層間接続端子を含む第３の配線１０６ｃが形成され、当該第３の層間接続端子は、第２の層間接続用ＩＶＨ１０８を介して第２の層間接続端子１０３と電気的に接続されている。さらに、最外層のビルドアップ層上には、マザーボードと接続される外部接続端子１０７が形成され、外部接続端子１０７と第３の層間接続端子は第３の層間接続用ＩＶＨ１０５を介して電気的に接続されている。なお、配線の形状や各々の接続端子の配置等は特に制限されず、搭載する半導体チップや目的とする半導体パッケージを製造するために、適宜設計可能である。また、半導体チップ接続端子と第１の層間接続端子等を共用することも可能である。更に、最外層のビルドアップ層上には、必要に応じてソルダーレジスト等の絶縁被覆１０９を設けることもできる。
【００５３】
（コア基板）
上記コア基板１００の材質は、一定以上の強度と絶縁性を有するものであれば、特に限定されないが、有機基材、セラミック基材、シリコン基材、ガラス基材などが使用できる。熱膨張係数や絶縁性を考慮すると、セラミック基材やガラス基材を用いることが好ましい。ガラス基材としては、非感光性ガラス基材や感光性ガラス基材を用いることができ、非感光性ガラス基材としては、例えば、ソーダ石灰ガラス（成分例：ＳｉＯ２６５〜７５ｗｔ％、Ａｌ２Ｏ３０．５〜４ｗｔ％、ＣａＯ５〜１５ｗｔ％、ＭｇＯ０．５〜４ｗｔ％、Ｎａ２Ｏ１０〜２０ｗｔ％）、ホウ珪酸ガラス（成分例：ＳｉＯ２６５〜８０ｗｔ％、Ｂ２Ｏ３５〜２５ｗｔ％、Ａｌ２Ｏ３１〜５ｗｔ％、ＣａＯ５〜８ｗｔ％、ＭｇＯ０．５〜２ｗｔ％、Ｎａ２Ｏ６〜１４ｗｔ％、Ｋ２Ｏ１〜６ｗｔ％）等が挙げられる。また、感光性ガラスとしては、例えば、Ｌｉ２Ｏ−ＳｉＯ２系結晶化ガラスに感光剤として金イオン及び銀イオンを含むものが挙げられる。
【００５４】
上記有機基材としては、ガラス布に樹脂を含浸させた材料（プリプレグ）を積層した基板や樹脂フィルムなどを使用することができる。使用しうる樹脂としては、熱硬化性樹脂、熱可塑性樹脂、またはそれらの混合樹脂が使用できるが、熱硬化性樹脂であることが好ましい。熱硬化性樹脂としては、例えば、フェノール樹脂、尿素樹脂、メラミン樹脂、アルキド樹脂、アクリル樹脂、不飽和ポリエステル樹脂、ジアリルフタレート樹脂、エポキシ樹脂、ポリベンゾイミダゾール樹脂、ポリアミド樹脂、ポリアミドイミド樹脂、シリコン樹脂、シクロペンタジエンから合成した樹脂、トリス（２−ヒドロキシエチル）イソシアヌラートを含む樹脂、芳香族ニトリルから合成した樹脂、３量化芳香族ジシアナミド樹脂、トリアリルトリメタリレートを含む樹脂、フラン樹脂、ケトン樹脂、キシレン樹脂、縮合多環芳香族を含む熱硬化性樹脂、ベンゾシクロブテン樹脂等を用いることができる。熱可塑性樹脂としては、例えば、ポリイミド樹脂、ポリフェニレンオキサイド樹脂、ポリフェニレンサルファイド樹脂、アラミド樹脂、液晶ポリマ等が挙げられる。また、これらの樹脂に充填材を添加しても良い。充填材としては、シリカ、タルク、水酸化アルミニウム、ホウ酸アルミニウム、窒化アルミニウム、アルミナ等が挙げられる。
【００５５】
また、コア基板１００の厚さは、特に限定されないが、１００〜８００μｍの範囲であることが、ＩＶＨ形成性の点で好ましく、更に１５０〜５００μｍの範囲であることがより好ましい。厚さ１００μｍ未満では、基板の剛性が得にくく反りやねじれが発生しやすくなり、厚さ８００μｍを超えると、基板全体が厚くなり穴加工が困難になるなどの傾向がある。
【００５６】
（ビルドアップ層）
上記ビルドアップ層（層間絶縁層）１０４は、絶縁材料からなる層であればよく、その材質は特に限定されない。絶縁材料としては、熱硬化性樹脂、熱可塑性樹脂、またはそれらの混合樹脂を使用することができ、特に限定されないが、熱硬化性樹脂を主成分として用いることが好ましい。熱硬化性樹脂としては、フェノール樹脂、尿素樹脂、メラミン樹脂、アルキド樹脂、アクリル樹脂、不飽和ポリエステル樹脂、ジアリルフタレート樹脂、エポキシ樹脂、ポリベンゾイミダゾール樹脂、ポリアミド樹脂、ポリアミドイミド樹脂、シリコン樹脂、シクロペンタジエンから合成した樹脂、トリス（２−ヒドロキシエチル）イソシアヌラートを含む樹脂、芳香族ニトリルから合成した樹脂、３量化芳香族ジシアナミド樹脂、トリアリルトリメタリレートを含む樹脂、フラン樹脂、ケトン樹脂、キシレン樹脂、縮合多環芳香族を含む熱硬化性樹脂、ベンゾシクロブテン樹脂等を用いることができる。熱可塑性樹脂としては、ポリイミド樹脂、ポリフェニレンオキサイド樹脂、ポリフェニレンサルファイド樹脂、アラミド樹脂、液晶ポリマ等が挙げられる。また、絶縁材料には充填材を添加しても良い。充填材としては、シリカ、タルク、水酸化アルミニウム、ホウ酸アルミニウム、窒化アルミニウム、アルミナ等が挙げられる。
【００５７】
（熱膨張係数）
上記コア基板１００の熱膨張係数は、特に限定されないが、半導体チップの熱膨張係数と近似していて、かつビルドアップ層の熱膨張係数と近似していることが好ましく、半導体チップ、コア基板、ビルドアップ層の各々の熱膨張係数をα１、α２、α３（ｐｐｍ／℃）としたとき、α１≦α２≦α３であることがより好ましい。
【００５８】
具体的には、コア基板の熱膨張係数α２は、７〜１３ｐｐｍ／℃であることが好ましく、更に好ましくは９〜１１ｐｐｍ／℃である。また、ビルドアップ層の熱膨張係数α３は、１０〜４０ｐｐｍ／℃であることが好ましく、更に好ましくは１０〜２０ｐｐｍ／℃であり、特に好ましくは１１〜１７ｐｐｍ／℃である。
【００５９】
（ヤング率）
上記ビルドアップ層のヤング率は、１〜５ＧＰａの範囲であることが、熱ストレスに対する応力緩和の点で好ましい。ビルドアップ層のヤング率と熱膨張係数は、充填材の添加量で制御することができ、好ましくは、ビルドアップ層の熱膨張係数が１０〜４０ｐｐｍ／℃で、ヤング率が１〜５ＧＰａとなるように調整する。
【００６０】
（配線の配置と端子の形状）
配線の配置は、特に限定されないが、図５や図６（内層配線、層間接続端子等は省略）に示すように、少なくとも半導体チップが搭載される側には、半導体チップ接続端子１６（ワイヤボンド端子等）を配置し、その反対面には、マザーボードと電気的に接続される外部接続端子（はんだボール等が搭載される箇所）及びそれらを繋ぐ展開配線、層間接続端子等を配置する。なお、図５は、半導体チップ接続端子１６より内側に外部接続端子１９を形成したファン−インタイプの半導体チップ搭載用基板であり、図６は、半導体チップ接続端子１６の外側に外部接続端子１９を形成したファン−アウトタイプの半導体チップ搭載用基板であるが、これらを組み合わせたタイプでもよい。また、図５および図６において、１３は半導体パッケージ領域、１４はダイボンドフィルム接着領域（フリップチップタイプ）、１５は半導体チップ搭載領域（フリップチップタイプ）、１７はダイボンドフィルム接着領域（ワイヤボンドタイプ）、１８は半導体チップ搭載領域（ワイヤボンドタイプ）、２０は展開配線を示す。
【００６１】
また、半導体チップ接続端子１６の形状は、ワイヤボンド接続やフリップチップ接続などが可能であればよく、特に限定されない。また、ファン−アウト、ファン−インどちらのタイプでも、ワイヤボンド接続やフリップチップ接続などは可能である。さらに必要に応じて、半導体チップと電気的に接続されないダミーパターン２１（図６参照）を形成してもかまわない。ダミーパターンの形状や配置も特には問わないが、半導体チップ搭載領域に均一に配置するのが好ましい。これによって、ダイボンド接着剤で半導体チップを搭載する際に、ボイドが発生しにくくなり、信頼性を向上できる。
【００６２】
（半導体チップ搭載用基板の形状）
半導体チップ搭載用基板の形状は、特に問わないが、図７に示すようなフレーム形状であることが好ましい。半導体チップ搭載用基板の形状をフレーム形状とすることで、半導体パッケージの組立てを効率よく行うことができる。以下、フレーム形状の半導体チップ搭載用基板の好ましい形態について図７を用いて詳細に説明する。
【００６３】
図７に示すフレーム形状の半導体チップ搭載用基板は、半導体パッケージ領域１３（１個の半導体パッケージとなる部分）が行及び列に各々複数個等間隔で格子状に配置されて１つのブロック２３を形成しており、さらに当該ブロックが行及び列に各々複数個等間隔で格子状に配置されている。なお、図７では、説明のために最低限必要な２個のブロックを示し、その他のブロックは省略してある。ここで、半導体パッケージ領域間のスペース部の幅は、５０〜５００μｍが好ましく、１００〜３００μｍがより好ましい。さらに、後に半導体パッケージを切断するときに使用するダイサーのブレード幅と同じにするのが最も好ましい。
【００６４】
上記のように半導体パッケージ領域を配置することで、半導体チップ搭載用基板の有効利用が可能になる。また、半導体チップ搭載用基板の端部には、位置決めのマーク等１１が形成されていることが好ましく、貫通穴によるピン穴であることがより好ましい。ピン穴の形状や配置は、形成方法や半導体パッケージの組立て装置に合うように選択すればよい。
【００６５】
さらに、前記半導体パッケージ領域間のスペース部や前記ブロックの外側には、補強パターン２４が形成されていることが好ましい。補強パターンは、別途作製し半導体チップ搭載用基板と貼り合わせてもよいが、半導体パッケージ領域に形成される配線と同時に形成された金属パターンであることが好ましく、さらに、その表面には、配線と同様のニッケル、金などのめっきが施されているか、絶縁被覆が施されていることがより好ましい。補強パターンがこのような金属の場合は、電解めっきの際のめっきリードとして利用することも可能である。また、ブロックの外側には、ダイサーで切断する際の切断位置合わせマーク２５が形成されていることが好ましい。
【００６６】
（半導体チップ搭載用基板の製造方法）
本発明による半導体チップ搭載用基板の製造方法は、本発明の銅のエッチング処理方法を適用して銅配線パターンを形成する工程を有するものであり、その他の、バイアホール形成やビルドアップ層形成等の工程は公知の手段により行うことができる。本発明による配線形成工程は、特に、配線幅が１５μｍ以下（Ｌ／Ｓ＝１５μｍ／１５μｍ以下）の様な微細配線形成を行う場合に好適であり、例えば、コア基板表面またはビルドアップ層上に銅層を形成し、銅層の不要な箇所を本発明の銅のエッチング処理方法を適用して除去する方法（サブトラクティブ法）や、コア基板表面またはビルドアップ層上に銅層（シード層）を形成し、その後、当該銅層上に電解めっきで必要な配線を形成した後、露出している上記銅層（配線パターン部以外の銅層）を本発明の銅のエッチング処理方法を適用して除去する方法（セミアディティブ法）により微細配線形成を行うことができる。また、上記銅層の厚みを薄く形成する際に、本発明の銅のエッチング処理方法を適用することもできる。
【００６７】
また、本発明の配線基板を製造する上で、複数回の配線形成工程を必要とする場合には、本発明の銅のエッチング処理方法を適用して銅配線パターンを形成する工程の他に、必要に応じて従来公知の方法により銅配線パターンを形成する工程を併用してもよい。従来公知の方法の方法として、具体的には、例えば、コア基板表面またはビルドアップ層上に銅箔を形成し、銅箔の不要な箇所を公知のエッチング液で処理する方法（サブトラクティブ法）、コア基板表面またはビルドアップ層上に銅層（シード層）を形成し、その後、電解めっきで必要な配線を形成した後、上記銅層を公知のエッチング液により除去する方法（セミアディティブ法）が挙げられる。
【００６８】
（半導体チップ搭載用基板の好ましい製造方法）
以下、微細配線を有し信頼性の高い半導体パッケージを得る上で好ましい半導体チップ搭載用基板の製造方法の一実施形態を、図２（ａ）〜（ｇ）の断面模式図を参照しながら工程ごとに説明する。ただし、各工程の順番は、本発明の目的を逸脱しない範囲で、特に限定しない。
【００６９】
（工程ａ）
（工程ａ）は、図２の（ａ）に示すように、コア基板１００の両面に、第１の銅層１１８ａおよび第２の銅層１１８ｂを形成する工程である。これら銅層は、例えば、コア基板１００上に銅箔を積層したり、無電解銅めっきを施すことで形成することができる。ここでは、銅箔を積層接着する場合について説明する。
【００７０】
まず、コア基板１００に接着させる側の銅箔表面を、脱脂処理を行い、塩酸あるいは硫酸洗浄を行う。次に、銅箔表面に、銅よりも貴な金属を離散的に形成し、これを酸化剤を含むアルカリ性溶液に浸漬することにより酸化処理を行い、酸化銅の針状結晶を形成する（粗化処理）。好ましくは、その後、還元処理を行い、酸化銅を銅に還元する。さらに、必要に応じて、カップリング処理、腐食抑制処理、亜鉛めっき処理、クロメート処理の少なくとも１つ以上の処理を行ってもよい。なお、粗化処理は、上記以外の公知の方法により行ってもよい。
【００７１】
次に、コア基板１００の両面に、粗化処理した側が接するように上記銅箔を接着させ、第１の銅層１１８ａおよび第２の銅層１１８ｂを形成する。コア基板１００の絶縁材料としては、前述した材料を適宜用いることができる。また、銅箔の接着方法は、プレスやラミネートなどの公知の手法を適用することができる。また、コア基板が熱硬化性材料を含む場合は、さらに加熱硬化させることが望ましい。
【００７２】
（工程ｂ）
（工程ｂ）は、図２（ｂ）に示すように、後述する第１の配線１０６ａと第２の配線１０６ｂとを接続するための第１の層間接続用ＩＶＨ（バイアホール）１０２を形成する工程である。
【００７３】
バイアホールは、コア基板またはビルドアップ層に接続用の穴を設け、この穴を導電性ペーストやめっき等で充填、導電化して形成することができる。穴の加工方法としては、パンチやドリル等の機械加工、ＣＯ２レーザ、ＹＡＧレーザ、エキシマレーザ等のレーザ加工、薬液による化学エッチング加工、プラズマを用いたドライエッチング法などを適用することができる。生産性及び穴品質の観点からは、ＣＯ２レーザを用いることが好ましく、ＩＶＨ径が３０μｍ未満の場合には、レーザ光を絞ることが可能なＹＡＧレーザが適している。
【００７４】
（工程ｃ）
（工程ｃ）は、図２（ｃ）に示すように、コア基板１００上に第１の配線１０６ａと反対側の面に第２の配線１０６ｂを形成する工程である。なお、第１の配線１０６ａは、第１の層間接続端子１０１及び半導体チップ接続端子（半導体チップと電気的に接続される部分）を含んでいる。また、第２の配線１０６ｂは、第２の層間接続端子１０３を含んでいる。
【００７５】
このような配線は、例えば、第１の銅層１１８ａおよび第２の銅層１１８ｂに対して、それぞれ第１および第２の配線形状にエッチングレジストを形成し、塩化銅や塩化鉄、硫酸−過酸化水素、硝酸−過酸化水素などのエッチング液により銅層をエッチングした後、エッチングレジストを除去することで形成することができる。また、上記方法に代えて、本発明の銅のエッチング処理方法を適用した方法でもよく、この場合には、第１の銅層１１８ａおよび第２の銅層１１８ｂ上に微細配線が形成されることになる。また、必要に応じて、第１の配線１０６ａを上記従来公知の方法、第２の配線１０６ｂを本発明の銅のエッチング処理方法を適用した方法により形成してもよい。
【００７６】
（工程ｄ）
（工程ｄ）は、図２（ｄ）に示すように、上記第２の配線１０６ｂを形成した面にビルドアップ層（層間絶縁層）１０４を形成する工程である。
【００７７】
まず、第２の配線１０６ｂ表面を、前記脱脂処理を行い、塩酸あるいは硫酸洗浄を行う。次に、銅配線表面（第２の配線１０６ｂ上）を、上記（工程ａ）と同様にして、粗化処理する。
【００７８】
次に、コア基板１００表面及び第２の配線１０６ｂ表面に、前述した絶縁材料からなるフィルム等を接着し、ビルドアップ層１０４とする。接着方法は、プレスやラミネートなどの手法を適用することができる。また、絶縁材料が熱硬化性材料を含む場合は、さらに加熱硬化させることが望ましい。
【００７９】
（工程ｅ）
（工程ｅ）は、図２（ｅ）に示すように、上記ビルドアップ層１０４に第２の層間接続用ＩＶＨ（バイアホール）１０８を形成する工程であり、その形成手段は、上記（工程ｂ）における第１の層間接続用ＩＶＨ１０２と同様に行うことができる。
【００８０】
（工程ｆ）
（工程ｆ）は、図２（ｆ）に示すように、第２のＩＶＨ１０８が形成されたビルドアップ層上に、第３の配線１０６ｃを形成する工程である。ここで、当該第３の配線は、上記（工程ｃ）において、第１もしくは第２の配線を本発明の銅のエッチング処理方法を適用する方法により形成した場合には、従来公知の方法を適用して形成してもよいが、下記（工程ｆ−１）〜（工程ｆ−４）では、本発明の好ましいエッチング処理方法を適用して当該第３の配線１０６ｃを形成する場合について説明する。
【００８１】
（工程ｆ−１）
まず、ＩＶＨ１０８が形成されたビルドアップ層上に、蒸着、めっき、スパッタリング等により接着金属層（Ｃｒ層）とその上に薄いシード層（薄膜銅１１８ｃ）を形成する。その後、当該シード層上に、めっきレジストを必要なパターンに形成し、シード層を介して電解銅めっきにより配線を形成した後、めっきレジストを剥離する。
【００８２】
（工程ｆ−２）
次に、少なくともシード層の露出表面を、必要に応じて脱脂処理、酸洗浄を行う。
【００８３】
（工程ｆ−３）
次に、前述の、銅よりも貴な金属を離散的にシード層の露出表面に形成し、これを酸化剤を含むアルカリ性溶液に浸漬することにより酸化処理を行い、シード層の露出面下の銅を酸化銅とする。その後、酸性溶液により酸化銅を溶解することにより配線パターン部以外の銅のシード層をエッチング除去する。
【００８４】
（工程ｆ−４）
最後に、フェリシアン化カリウムを含むアルカリ性溶液により処理を行うことにより、Ｃｒ層を除去し、微細配線を形成することができる。
【００８５】
（工程ｇ）
（工程ｄ）から（工程ｆ）までを繰り返すことで、図２（ｇ）に示すような、ビルドアップ層１０４を２層有する半導体チップ搭載用基板を作製することができる。また、（工程ｄ）から（工程ｆ）をさらに繰り返すことで、更に多層化された半導体チップ搭載用基板を得ることも可能である。
【００８６】
また、最外のビルドアップ層に形成された層間接続端子を含む配線は、マザーボードまたは他の半導体パッケージと電気的に接続するための外部接続端子１０７となる。この外部接続端子には、ニッケル、金めっきを順次施すことができ、必要に応じてニッケル、パラジウム、金めっきとしても良い。このめっきは、無電解めっきまたは電解めっきのどちらを用いてもよい。
【００８７】
また、外部接続端子１０７以外の最外層配線を保護するために、これら表面に絶縁被覆１０９を形成してもよい。絶縁被覆材としては、熱硬化型や紫外線硬化型のソルダーレジストを用いることができるが、レジスト形状を精度良く仕上げることができる紫外線硬化型のものが好ましい。絶縁被覆パターン形成は、ワニス状の材料であれば印刷で行うことも可能であるが、より精度を確保するためには、感光性のソルダーレジスト、カバーレイフィルム、フィルム状レジストを用いることが好ましい。材質としては、エポキシ系、ポリイミド系、エポキシアクリレート系、フルオレン系の材料を用いることができる。なお、このような絶縁被覆は硬化時の収縮があるため、片面だけに形成すると基板に大きな反りを生じやすい。そこで、必要に応じて半導体チップ搭載用基板の両面に絶縁被覆を形成することもできる。さらに、反りは絶縁被覆の厚みによって変化するため、両面に絶縁被覆を形成する場合には、それぞれの厚みを反りが発生しないように調整することがより好ましい。この場合、予備検討を行い、両面の絶縁被覆の厚みを決定することが好ましい。また、薄型の半導体パッケージを得るためには、絶縁被覆の厚みが５０μｍ以下であることが好ましく、３０μｍ以下がより好ましい。
【００８８】
（半導体パッケージ）
本発明の半導体パッケージは、本発明の配線基板（半導体チップ搭載用基板）に半導体チップを搭載してなるものである。図３に、本発明の半導体パッケージの一実施形態（フリップチップタイプ半導体パッケージ）の断面模式図を示す。この半導体パッケージは、図２（ｇ）の半導体チップ搭載用基板の所定位置に半導体チップ１１１が搭載され、外部接続端子１０７に、マザーボードとの電気的な接続を行うためのはんだボール１１４が形成されているもので、半導体チップと半導体チップ接続端子は接続バンプ１１２によりフリップチップ接続されている。また、半導体チップと半導体チップ搭載用基板の間はアンダーフィル材１１３で封止されている。アンダーフィル材の熱膨張係数は、半導体チップ及びコア基板１００の熱膨張係数と近似していることが好ましいがこれに限定したものではない。さらに好ましくは（半導体チップの熱膨張係数）≦（アンダーフィル材の熱膨張係数）≦（コア基板の熱膨張係数）である。また、半導体チップの搭載には、異方導電性フィルム（ＡＣＦ）や導電性粒子を含まない接着フィルム（ＮＣＦ）を用いて行うこともでき、この場合、アンダーフィル材で封止する必要がなく、好ましい。さらに、半導体チップを搭載する際に超音波を併用すれば、電気的な接続が低温でしかも短時間で行うことができる。また、上記はんだボールは、共晶はんだやＰｂフリーはんだを用いることができる。上記はんだボールを外部接続端子１０７に固着する方法としては、例えば、Ｎ２リフロー装置などを用いることができるが、これに限定されない。
【００８９】
図４には、ワイヤボンドタイプ半導体パッケージの実施形態の断面図を示す。半導体チップの搭載には、一般のダイボンドペーストも使用できるが、ダイボンドフィルム１１７を用いることがより好ましい。半導体チップと半導体チップ接続端子との電気的な接続は金ワイヤ１１５を用いたワイヤボンドで行う。また、半導体チップの封止は、半導体用封止樹脂１１６をトランスファモールドで行うことができる。この場合、封止領域は、必要な部分だけ、例えば、半導体チップのフェース面だけを封止しても良いが、図４のように半導体パッケージ領域全体を封止することが望ましい。これは、半導体パッケージ領域を行及び列に複数個配列した半導体チップ搭載用基板において、基板と封止樹脂を同時にダイサー等で切断し、個々の半導体パッケージを得る場合に特に有効な方法である。
【実施例】
【００９０】
以下に、本発明を実施例に基づいて具体的に説明するが、本発明はこれに限定されるものではない。
【００９１】
実施例１
＜半導体チップ搭載用基板の作製＞
（工程ａ）
粗化処理および化成処理、防錆処理をしていない１８μｍの電解銅箔マット面（Ｍ面）を、２００ｍｌ／Ｌに調整した酸性脱脂液Ｚ−２００（ワールドメタル社製、商品名）に、液温５０℃で２分間浸漬した後、液温５０℃の水に２分間浸漬することにより湯洗し、さらに１分間水洗した。次いで、３．６Ｎの硫酸水溶液に１分間浸漬し、１分間水洗した。
【００９２】
上記前処理工程を経た電解銅箔のＭ面を、置換パラジウムめっき液ＳＡ−１００（日立化成工業株式会社、製品名）に３０℃で３分間浸漬し、１．０μｍｏｌ／ｄｍ２の置換パラジウムめっきを施した後、１分間水洗し、りん酸三ナトリウム１０ｇ／Ｌおよび水酸化カリウム２５ｇ／Ｌを含むアルカリ性溶液に亜塩素酸ナトリウム１５ｇ／Ｌ添加した酸化処理液に５０℃で１分間浸漬した。この後、電解銅箔の酸化処理済みＭ面を、５分間水洗し、還元処理液ＨＩＳＴ−１００Ｄ（日立化成工業株式会社製、商品名）に３０℃で１分間浸漬し、１０分間水洗を行い、さらに、８５℃で３０分間乾燥させることでＭ面の粗化処理を行った。
【００９３】
ついで、コア基板１００となる基材として、０．１ｍｍ厚のプリプレグ（日立化成工業株式会社製、商品名ＧＸＡ−６７Ｙ、低誘電率樹脂）を４枚重ねたものの両面に、上記で粗化処理した銅箔を、当該銅箔のＭ面がコアに接するように重ね、これを熱板プレスにより、以下に示す（条件１）で加熱加圧し、コア基板１００表面に第１の銅層１１８ａおよび第２の銅層１１８ｂを形成した。
【００９４】
（条件１）
熱板昇温速度：５℃／ｍｉｎ
熱板保持温度・時間：２００℃・９０ｍｉｎ
加圧時間：３０ｋｇｆ／ｃｍ２・１５５ｍｉｎ
熱板冷却速度：５℃／ｍｉｎ
熱板冷却時間：３０ｍｉｎ
【００９５】
（工程ｂ）
コア基板１００の第２の銅層１１８ｂの側から第１の銅層１１８ａに到達するまでドリルでΦ１５０μｍの穴を形成し、ついで、穴内のデスミア処理を行った。デスミア処理は、膨潤液サーキュポジットホールプリップ４１２５（ローム・アンド・ハース電子材料株式会社、製品名）に銅層付きコア基板を８０℃で３分浸漬し、３分間水洗した後、デスミア液サーキュポジットＭＬＢプロモーター２１３（ローム・アンド・ハース電子材料株式会社、製品名）に８０℃で５分浸漬後、３分間水洗し、さらに、還元液サーキュポジットＭＬＢ２１６−４（ローム・アンド・ハース電子材料株式会社、製品名）に４０℃で３分浸漬後、３分間水洗し、８５℃で３０分間乾燥させることで行った。
【００９６】
ついで、得られた穴の側壁に、無電解銅めっき、電気銅めっきの順に銅めっきを形成した。その後、穴埋めを行い、更に、無電解銅めっき、電気銅めっきの順に銅めっき（フタ銅めっき）を形成し、コア基板１００に第１の層間接続用ＩＶＨ１０２（バイアホール）を形成した。
【００９７】
（工程ｃ）
（工程ａ）で形成された第１の銅層１１８ａ上に、第１の配線１０６ａの形状にエッチングレジストを形成し、また、第２の銅層１１８ｂ上に、第２の配線１０６ｂの形状にエッチングレジストを形成し、塩化第二銅１３０ｇ／Ｌおよび塩酸１００ｇ／Ｌを含むエッチング液を用いて各銅層をエッチングして、その後、エッチングレジストを除去することで、第１の配線１０６ａ（第１の層間接続端子１０１及び半導体チップ接続端子を含む）および第２の配線１０６ｂ（第２の層間接続端子１０３を含む）を形成した。
【００９８】
（工程ｄ）
（工程ｃ）で形成した第２の配線１０６ｂ表面を、２００ｍｌ／Ｌに調整した酸性脱脂液Ｚ−２００（ワールドメタル社製、商品名）に液温５０℃で２分間浸漬した後、液温５０℃の水に２分間浸漬することにより湯洗し、１分間水洗し、さらに、３．６Ｎの硫酸水溶液に１分間浸漬し、１分間水洗した。この前処理工程を経た配線表面を置換パラジウムめっき液ＳＡ−１００（日立化成工業株式会社、製品名）に３０℃で３分間浸漬して１．０μｍｏｌ／ｄｍ２の置換パラジウムめっきを施した後、１分間水洗し、りん酸三ナトリウム１０ｇ／Ｌおよび水酸化カリウム２５ｇ／Ｌを含むアルカリ性溶液に亜塩素酸ナトリウム１５ｇ／Ｌ添加した酸化処理液に５０℃で１分間浸漬した。この後、当該配線の酸化処理済み表面を、５分間水洗し、還元処理液ＨＩＳＴ−１００Ｄ（日立化成工業株式会社製、商品名）に３０℃で１分間浸漬し、１０分間水洗を行い、さらに８５℃で３０分間乾燥させることで、配線表面の粗化処理を行った。
【００９９】
ついで、上記で粗化処理した第２の配線１０６ｂ表面に、０．０３ｍｍ厚のプリプレグ（日立化成工業株式会社製、商品名ＧＸＡ−６７Ｙ、低誘電率樹脂）を重ね、これを熱板プレスにより、以下に示す（条件２）で加熱加圧を行い、ビルドアップ層１０４を形成した。
【０１００】
（条件２）
熱板昇温速度：５℃／ｍｉｎ
熱板保持温度・時間：１７５℃・２０ｍｉｎ、２００℃・９０ｍｉｎ
加圧時間：５ｋｇｆ／ｃｍ２・１０ｍｉｎ、３０ｋｇｆ／ｃｍ２・１６５ｍｉｎ
熱板冷却速度：５℃／ｍｉｎ
熱板冷却時間：３０ｍｉｎ
【０１０１】
（工程ｅ）
上記で形成したビルドアップ層１０４の表面から第２の層間接続用端子１０３に到達するまで、レーザで穴径５０μｍの第２のＩＶＨ１０８となる穴を形成した。レーザにはＹＡＧレーザＬＡＶＩＡ−ＵＶ２０００（住友重機械工業株式会社製、商品名）を使用し、周波数４ｋＨｚ、ショット数２０、マスク径０．４ｍｍの条件でＩＶＨとなる穴の形成を行った。その後、（工程ｂ）と同様の方法でデスミア処理を行った。
【０１０２】
（工程ｆ）
（工程ｆ−１）
上記で形成したビルドアップ層１０４上に第３の配線１０６ｃ及び第２のＩＶＨ１０８を形成するために、ビルドアップ層１０４上にスパッタリングにより、厚さ２０ｎｍのＣｒ層（接着金属層）を形成し、さらに当該Ｃｒ層上に厚さ２００ｎｍの薄膜銅層１１８ｃを形成することで、シード層を形成した。スパッタリングは、日本真空技術株式会社製ＭＬＨ−６３１５を用いて以下に示した（条件３）で行った。
【０１０３】
（条件３）
Ｃｒ層
電流：５．０Ａ
電圧：３５０Ｖ
アルゴン流量：３５ＳＣＣＭ（０．０５９Ｐａ・ｍ３／ｓ）
圧力：５×１０−３Ｔｏｒｒ（６．６×１０−１Ｐａ）
成膜速度：０．３ｎｍ／秒
薄膜銅層
電流：３．５Ａ
電圧：５００Ｖ
アルゴン流量：３５ＳＣＣＭ（０．０５９Ｐａ・ｍ３／ｓ）
圧力：５×１０−３Ｔｏｒｒ（６．６×１０−１Ｐａ）
成膜速度：５ｎｍ／秒
【０１０４】
次に、シード層（薄膜銅層１１８ｃ）上に、スピンコート法でめっきレジストＰＭＥＲＰ−ＬＡ９００ＰＭ（東京応化工業株式会社製、商品名）を塗布し、膜厚１０μｍのめっきレジスト層を形成した。ついで、めっきレジスト層を１０００ｍＪ／ｃｍ２の条件で露光した後、ＰＭＥＲ現像液Ｐ−７Ｇに２３℃で６分間浸漬し、Ｌ／Ｓ＝１０μｍ／１０μｍのレジストパターンを形成した。その後、硫酸銅めっき液（硫酸銅濃度７０ｇ／Ｌ、硫酸濃度１７０ｇ／Ｌ、塩化ナトリウム０．１ｇ／Ｌ、添加剤カパラシドＧ４０（アドテックジャパン株式会社製）２０ｍｌ／Ｌ、補正剤カパラシドＧＳ（アドテックジャパン株式会社製）０．３ｍｌ／Ｌ）を用いて電気銅めっきを行い（条件：電流密度２Ａ／ｄｍ２）、厚さ約５μｍの第３の配線１０６ｃを形成し、めっきレジストを剥離した。めっきレジストの剥離は、メチルエチルケトンを用いて室温（２５℃）で１分間浸漬して行った。
【０１０５】
（工程ｆ−２）
次に、シード層の露出表面を、２００ｍｌ／Ｌに調整した酸性脱脂液Ｚ−２００（ワールドメタル社製、商品名）に液温５０℃で２分間浸漬した後、液温５０℃の水に２分間浸漬することにより湯洗し、さらに１分間水洗した。次いで、３．６Ｎの硫酸水溶液に１分間浸漬し、１分間水洗した。
【０１０６】
（工程ｆ−３）
上記前処理工程を経たシード層表面を、置換パラジウムめっき液ＳＡ−１００（日立化成工業株式会社、製品名）に３０℃で１０秒間浸漬して０．０６μｍｏｌ／ｄｍ２の置換パラジウムめっきを施した後、１分間水洗し、りん酸三ナトリウム１０ｇ／Ｌおよび水酸化カリウム２５ｇ／Ｌを含むアルカリ性溶液に亜塩素酸ナトリウム１５ｇ／Ｌ添加した酸化処理液に８０℃で２分間浸漬した。この後、酸化処理されたシード層を５分間水洗し、５％塩酸溶液に３０℃で１分間浸漬し、さらに５分間水洗を行い、配線パターン部以外のシード層（薄膜銅層）１１８ｃをエッチング除去した。
【０１０７】
（工程ｆ−４）
上記エッチング処理工程を経た後に、フェリシアン化カリウム１５０ｇ／Ｌおよび水酸化カリウム２５ｇ／Ｌ含む処理液に４０℃で１分間浸漬することにより、Ｃｒ層のエッチングを行った。この後、５分間水洗し、８５℃で３０分間乾燥させ、Ｌ／Ｓ＝１０μｍ／１０μｍの第３の配線１０６ｃを形成した。
【０１０８】
この後、上記（工程ｄ）〜（工程ｆ）までを再度繰り返し、ビルドアップ層及び外部接続端子１０７を含む最外層の配線をさらに一層形成した。
【０１０９】
（工程ｇ）
最後にソルダーレジスト１０９を形成し、外部接続端子１０７および半導体チップ接続端子に金めっき処理を施すことで、図１（１パッケージ分の断面図）、図５（１パッケージ分の平面図）、及び図７（半導体チップ搭載用基板全体図）に示すようなファン−インタイプＢＧＡ用半導体チップ搭載用基板を作製した。
【０１１０】
＜半導体パッケージの作製＞
（工程ｈ）
次に、上記で得た半導体チップ搭載用基板の半導体チップ搭載領域に、接続バンプ１１２が形成された半導体チップ１１１を、フリップチップボンダを用いて超音波を印加しながら必要な数だけ搭載した。さらに、半導体チップ搭載用基板と半導体チップの隙間に、半導体チップ端部からアンダーフィル材１１３を注入し、オーブンを用いて８０℃で１時間の１次硬化及び１５０℃で４時間の２次硬化を行った。次に、外部接続端子１０７に直径０．４５ｍｍの鉛・錫共晶はんだボール１１４をＮ２リフロー装置用いて融着した。最後に、幅２００μｍのブレードを装着したダイサーで半導体チップ搭載用基板を切断し、図３に示すような半導体パッケージを作製した。
【０１１１】
実施例２
実施例１の（工程ｆ−３）において、５％塩酸溶液の代わりに５％硫酸溶液を用いた以外は、実施例１と同様にしてファン−インタイプＢＧＡ用半導体チップ搭載用基板及び半導体パッケージを作製した。
【０１１２】
実施例３
実施例１の（工程ｆ−３）において、５％塩酸溶液の代わりに５％硝酸溶液を用いた以外は、実施例１と同様にしてファン−インタイプＢＧＡ用半導体チップ搭載用基板及び半導体パッケージを作製した。
【０１１３】
実施例４
実施例１の（工程ｆ−３）において、置換パラジウムめっき液ＳＡ−１００の代わりに、置換金めっき液ＨＧＳ−５００（日立化成工業株式会社、製品名）を用い、シード層表面に０．２μｍｏｌ／ｄｍ２の置換金めっきを施した以外は、実施例１と同様にしてファン−インタイプＢＧＡ用半導体チップ搭載用基板及び半導体パッケージを作製した。
【０１１４】
実施例５
実施例１の（工程ｆ−３）において、置換パラジウムめっき液ＳＡ−１００の代わりに、硝酸銀７．５ｇ／Ｌ、水酸化アンモニア７５ｇ／Ｌおよびチオ硫酸ナトリウム５水和物２０ｇ／Ｌを含む置換銀めっき液を用い、シード層表面に０．２μｍｏｌ／ｄｍ２の置換銀めっきを施した以外は、実施例１と同様にしてファン−インタイプＢＧＡ用半導体チップ搭載用基板及び半導体パッケージを作製した。
【０１１５】
実施例６
実施例１の（工程ｆ−３）において、シード層表面に置換パラジウムめっきを施さずに酸化処理を行い、また、５％塩酸溶液の代わりに５％硫酸溶液を用いた以外は、実施例１と同様にしてファン−インタイプＢＧＡ用半導体チップ搭載用基板及び半導体パッケージを作製した。
【０１１６】
比較例１
実施例１の（工程ｆ−３）の代わりに、シード層を、塩化第二銅１３０ｇ／Ｌおよび塩酸１００ｇ／Ｌを含むエッチング液に３０℃で１分間浸漬し、５分間水洗を行うことでエッチング除去した以外は、実施例１と同様にしてファン−インタイプＢＧＡ用半導体チップ搭載用基板及び半導体パッケージを作製した。
【０１１７】
比較例２
実施例１の（工程ｆ−３）の代わりに、シード層を、ペルオキソ二硫酸アンモニウム２４０ｇ／Ｌを含むエッチング液に３０℃で１分間浸漬し、５分間水洗を行うことでエッチング除去した以外は、実施例１と同様にしてファン−インタイプＢＧＡ用半導体チップ搭載用基板及び半導体パッケージを作製した。
【０１１８】
比較例３
実施例１の（工程ｆ−３）の代わりに、シード層を、硫酸７０ｇ／Ｌおよび過酸化水素水３０ｇ／Ｌを含むエッチング液に３０℃で０．５分間浸漬しし、５分間水洗を行うことでエッチング除去した以外は、実施例１と同様にしてファン−インタイプＢＧＡ用半導体チップ搭載用基板及び半導体パッケージを作製した。
【０１１９】
＜半導体パッケージの信頼性試験＞
実施例１〜６及び比較例１〜３で得た各々２２個の半導体パッケージを、吸湿処理を行った後に、到達温度２４０℃、長さ２ｍのリフロー炉に０．５ｍ／分の条件で流し、リフローを行った。その後、各サンプルについてクラック発生の有無を調べ、発生したサンプルをＮＧとした。結果を表１に示す（ＮＧ数が「１／２２」の場合、クラック発生サンプルが２２個中に１個あったということである。以下同様。）。
【０１２０】
また、同様に各々２２個のサンプルを厚さ０．８ｍｍのマザーボードに実装したものについて、−５５℃、３０分〜１２５℃、３０分を１サイクルとする温度サイクル試験を行い、５００サイクル目、１０００サイクル目、１５００サイクル目に、ヒューレットパッカード社製マルチメータ３４５７Ａを用い、配線の導通抵抗値を測定した。測定した抵抗値が初期抵抗値より１０％以上変化した場合をＮＧとした。結果を表１に示す。
【０１２１】
但し、比較例１および２は、（工程ｆ）においてＬ／Ｓ＝１０μｍ／１０μｍの配線を形成することができず、サンプルを作製することができなかった。
【表１】
2008088541.tif 000002
【０１２２】
＜絶縁信頼性と配線形成性の評価＞
（評価用基板の作製）
実施例７
（工程ａ’）
図１２（ａ’）に示すように、コア基板１００として０．４ｍｍ厚のソーダガラス基板（熱膨張係数１１ｐｐｍ／℃）を用意し、片面にスパッタリングにより厚さ２０ｎｍのＣｒ層（接着金属層）を形成し、さらに当該Ｃｒ層上に厚さ２００ｎｍの薄膜銅１１８ｃを形成した。なお、スパッタリングの条件は実施例１に示す（工程ｆ−１）（条件３）と同様である。
【０１２３】
（工程ｃ’）
（工程ｃ’−１）
次に、薄膜銅層１１８ｃ上に、スピンコート法でめっきレジストＰＭＥＲ  Ｐ−ＬＡ９００ＰＭ（東京応化工業株式会社製、商品名）を塗布し、膜厚１０μｍのめっきレジスト層を形成した。ついで、めっきレジスト層を１０００ｍＪ／ｃｍ２の条件で露光した後、ＰＭＥＲ現像液Ｐ−７Ｇに２３℃で６分間浸漬し、レジストパターンを形成した。その後、硫酸銅めっき液を用いて電気銅めっきを行い、厚さ約５μｍの配線１０６を形成し、めっきレジストを剥離した。めっきレジストの剥離は、メチルエチルケトンを用いて室温（２５℃）で１分間浸漬して行った。
【０１２４】
（工程ｃ’−２）
実施例１に示す（工程ｆ−２）と同様にして、薄膜銅層露出面の前処理を行った。
【０１２５】
（工程ｃ’−３）
実施例１に示す（工程ｆ−３）と同様にして、銅配線パターン部以外の薄膜銅層をエッチング除去した。
【０１２６】
（工程ｃ’−４）
実施例１に示す（工程ｆ−４）と同様にして、Ｃｒ層のエッチングを行い、図１２（ｃ’）に示すような配線１０６を形成した（Ｌ／Ｓ＝５μｍ／５μｍの配線を有する基板（図９）とＬ／Ｓ＝１０μｍ／１０μｍの配線を有する基板（図１０）の２種類）。
【０１２７】
（工程ｄ’）
最後に、（工程ｃ’）で形成した配線１０６上に（工程ｄ）と同様にしてビルドアップ層１０４を形成し、絶縁信頼性評価用くし型基板を作製した（図１２（ｄ’））。
【０１２８】
実施例８
（工程ｃ’）の（工程ｃ’−３）を、実施例２における（工程ｆ−３）と同様に行った（５％塩酸溶液の代わりに５％硫酸溶液を用いた）以外は、実施例７と同様にして絶縁信頼性評価用くし型基板を作製した。
【０１２９】
実施例９
（工程ｃ’）の（工程ｃ’−３）を、実施例３における（工程ｆ−３）と同様に行った（５％塩酸溶液の代わりに５％硝酸溶液を用いた）以外は、実施例７と同様にして絶縁信頼性評価用くし型基板を作製した。
【０１３０】
実施例１０
（工程ｃ’）の（工程ｃ’−３）を、実施例４における（工程ｆ−３）と同様に行った（置換パラジウムめっきの代わりに置換金めっきを施した）以外は、実施例７と同様にして絶縁信頼性評価用くし型基板を作製した。
【０１３１】
実施例１１
（工程ｃ’）の（工程ｃ’−３）を、実施例５における（工程ｆ−３）と同様に行った（置換パラジウムめっきの代わりに置換銀めっきを施した）以外は、実施例７と同様にして絶縁信頼性評価用くし型基板を作製した。
【０１３２】
実施例１２
（工程ｃ’）の（工程ｃ’−３）を、実施例６における（工程ｆ−３）と同様に行った（置換パラジウムめっきを施さず、また５％塩酸溶液の代わりに５％硫酸溶液を用いた）以外は、実施例７と同様にして絶縁信頼性評価用くし型基板を作製した。
【０１３３】
比較例４
（工程ｃ’）の（工程ｃ’−３）の代わりに、比較例１と同様のエッチング除去を行った（塩化第二銅および塩酸を含むエッチング液を用いた）以外は、実施例７と同様にして絶縁信頼性評価用くし型基板を作製した。
【０１３４】
比較例５
（工程ｃ’）の（工程ｃ’−３）の代わりに、比較例２と同様のエッチング除去を行った（ペルオキソ二硫酸アンモニウムを含むエッチング液を用いた）以外は、実施例７と同様にして絶縁信頼性評価用くし型基板を作製した。
【０１３５】
比較例６
（工程ｃ’）の（工程ｃ’−３）の代わりに、比較例３と同様のエッチング除去を行った（硫酸および過酸化水素水を含むエッチング液を用いた）以外は、実施例７と同様にして絶縁信頼性評価用くし型基板を作製した。
【０１３６】
（配線間絶縁信頼性評価試験）
実施例７〜１２及び比較例４〜６で作製した各評価用くし型基板について、Ｌ／Ｓ＝５μｍ／５μｍおよびＬ／Ｓ＝１０μｍ／１０μｍの配線間（くし型間）の絶縁抵抗値を、アドバンテスト（株）社製Ｒ−８３４０Ａ型デジタル超高抵抗微小電流計を用いて、室温でＤＣ５Ｖの電圧を３０秒間印加して測定した。また、１ＧΩ以下の絶縁抵抗測定には、（株）ヒューレット・パッカード（ＨＰ）社製デジタルマルチメータ３４５７Ａを用いた。
【０１３７】
次に、８５℃・相対湿度８５％に保った恒湿層（（株）日立製作所製ＥＣ−１０ＨＨＰＳ型恒湿層）中で連続的に電圧ＤＣ５Ｖを印加し、２４ｈ、４８ｈ、９６ｈ、２００ｈ、５００ｈ、１，０００ｈ後に上記と同様に各配線間の絶縁抵抗値を測定した。
【０１３８】
抵抗値が１．０×１０９Ω以上の値を示した場合を○、１．０×１０９Ω未満の値を示した場合を×とした。結果を表２、表３に示す。但し、比較例４〜６は、Ｌ／Ｓ＝５μｍ／５μｍの配線を形成することができず、さらに、比較例４および５は、Ｌ／Ｓ＝１０μｍ／１０μｍの配線も形成することができず、サンプルを作製することはできなかった。
【表２】
2008088541.tif 000003
【表３】
2008088541.tif 000004
【０１３９】
（配線形成性評価試験）
実施例７〜１２及び比較例４〜６で作製した各評価用くし基板のＬ／Ｓ＝１０μｍ／１０μｍの配線について、（工程ｃ’）後、ビルドアップ層形成前に、そのアンダーカット（ＵＣ）幅および配線厚（Ｈ）を測定した（図１１参照）。結果を表４に示す。但し、比較例４および５は、Ｌ／Ｓ＝１０μｍ／１０μｍの配線を形成することができず、サンプルを作製することができなかった。
【表４】
2008088541.tif 000005
【０１４０】
実施例１から１２に示したように、本発明の銅のエッチング処理方法を適用して作製した半導体パッケージの信頼性、ならびに評価用基板のＬ／Ｓ＝５μｍ／５μｍおよびＬ／Ｓ＝１０μｍ／１０μｍの配線間絶縁信頼性は、極めて良好であった。さらに、配線のアンダーカットの幅が狭く、配線のエッチング量が少ないことから、微細配線形成性（配線精度）も極めて良好であることも分かる。
【０１４１】
これに対し、従来技術では、比較例１から６に示したように、半導体パッケージの信頼性、配線間絶縁信頼性、微細配線形成性の全てを満足させることはできなかった。
【０１４２】
従って、本発明によれば、Ｌ／Ｓ＝１５μｍ／１５μｍ以下程度の微細配線を精度良く形成することができ、信頼性に優れる配線基板を製造することが可能となる。
【図面の簡単な説明】
【０１４３】
【図１】本発明の配線基板（半導体チップ搭載用基板）の一実施形態を示す断面図である。
【図２】本発明の配線基板（半導体チップ搭載用基板）の製造方法の一実施形態を示す工程図である。
【図３】本発明の半導体パッケージ（フリップチップタイプ）の一実施形態を示す断面図である。
【図４】本発明の半導体パッケージ（ワイヤボンドタイプ）の一実施形態を示す断面図である。
【図５】本発明の配線基板（ファン−インタイプ半導体チップ搭載用基板）の一実施形態を示す平面図である
【図６】本発明の配線基板（ファン−アウトタイプ半導体チップ搭載用基板）の一実施形態を示す平面図である。
【図７】本発明の配線基板（半導体チップ搭載用基板）のフレーム形状の一部を表す平面図である。
【図８】本発明の配線基板（半導体チップ搭載用基板）の一実施形態を示す断面図である。
【図９】実施例で作製した評価用くし型基板（Ｌ／Ｓ＝５μｍ／５μｍ）の平面図である。
【図１０】実施例で作製した評価用くし型基板（Ｌ／Ｓ＝１０μｍ／１０μｍ）の平面図である。
【図１１】実施例で作製した評価用くし型基板の配線部分の断面図である。
【図１２】実施例における評価用くし型基板の製造方法を示す工程図である。
【符号の説明】
【０１４４】
１１．位置決めマーク（位置合わせ用ガイド穴）
１３．半導体パッケージ領域
１４．ダイボンドフィルム接着領域（フリップチップタイプ）
１５．半導体チップ搭載領域（フリップチップタイプ）
１６．半導体チップ接続端子
１７．ダイボンドフィルム接着領域（ワイヤボンドタイプ）
１８．半導体チップ搭載領域（ワイヤボンドタイプ）
１９．外部接続端子
２０．展開配線
２１．ダミーパターン
２２．半導体チップ搭載用基板
２３．ブロック
２４．補強パターン
２５．切断位置合わせマーク
１００    コア基板
１０１    第１の層間接続端子
１０２    第１の層間接続用ＩＶＨ（バイアホール）
１０３    第２の層間接続端子
１０４    層間絶縁層（ビルドアップ層）
１０５    第３の層間接続用ＩＶＨ（バイアホール）
１０６    配線
１０６ａ  第１の配線
１０６ｂ  第２の配線
１０６ｃ  第３の配線
１０７    外部接続端子
１０８    第２の層間接続用ＩＶＨ（バイアホール）
１０９    絶縁被覆（ソルダーレジスト）
１１１    半導体チップ
１１２    接続バンプ
１１３    アンダーフィル材
１１４    はんだボール
１１５    金ワイヤ
１１６    半導体用封止樹脂
１１７    ダイボンドフィルム
１１８ａ  第１の銅層
１１８ｂ  第２の銅層
１１８ｃ  薄膜銅層
ＵＣ  アンダーカット幅
Ｈ  配線厚
【図１】
2008088541.tif 000006
【図２】
2008088541.tif 000007
【図３】
2008088541.tif 000008
【図４】
2008088541.tif 000009
【図５】
2008088541.tif 000010
【図６】
2008088541.tif 000011
【図７】
2008088541.tif 000012
【図８】
2008088541.tif 000013
【図９】
2008088541.tif 000014
【図１０】
2008088541.tif 000015
【図１１】
2008088541.tif 000016
【図１２】
2008088541.tif 000017