(57)【要約】【課題】スキューを検出すること無く、スキューや製造プロセスのばらつき、外因要素の影響を抑えた最適なストローブ信号を用いることにより、受信エラーを防止する。【解決手段】シリアルデータおよびクロック信号を入力し、ストローブ信号に同期して上記シリアルデータをパラレルデータに変換するＬＶＤＳ受信制御装置２００であって、上記クロック信号に基づいて、位相が異なる複数のクロック信号を作成するＰＬＬ回路２０３と、製造プロセスのばらつき、および、外部負荷のうち少なくとも一方の情報を検出し、該検出した情報により、上記ストローブ信号を作成するための最適条件を特定する特性検出制御部２１０と、特性検出制御部２１０にて特定した最適条件に応じて、ＰＬＬ回路２０３にて作成した複数のクロック信号から、上記ストローブ信号を作成するストローブ選択回路２０２とを備える。【選択図】図１
2008219813.tif 000002
【特許請求の範囲】
【請求項１】
シリアルデータおよびクロック信号を入力し、ストローブ信号に同期して上記シリアルデータをパラレルデータに変換するＬＶＤＳ受信装置であって、
上記クロック信号に基づいて、位相が異なる複数のクロック信号を作成する信号発生手段と、
製造プロセスのばらつき、および、外部負荷のうち少なくとも一方の情報を検出し、該検出した情報により、上記ストローブ信号を作成するための最適条件を特定する特性検出制御手段と、
上記特性検出制御手段にて特定した最適条件に応じて、上記信号発生手段にて作成した複数のクロック信号から、上記ストローブ信号を作成するストローブ信号作成手段とを備えることを特徴とするＬＶＤＳ受信装置。
【請求項２】
上記特性検出制御手段は、
上記製造プロセスのばらつきの情報と上記外部負荷の情報とに対応して定義した上記最適条件が格納されたＬＵＴと、
上記製造プロセスのばらつきを検出する製造プロセス特性検出手段と、
上記外部負荷を検出する外部負荷検出手段と、
上記ＬＵＴを参照して、上記製造プロセス特性検出手段が検出した製造プロセスのばらつきの情報と外部負荷検出手段が検出した外部負荷の情報とから、上記ＬＵＴに格納された最適条件を特定する最適条件特定手段とを備えることを特徴とする請求項１に記載のＬＶＤＳ受信装置。
【請求項３】
上記製造プロセス特性検出手段は、
ＣＭＯＳインバータ回路と、
上記ＣＭＯＳインバータ回路の出力電圧を符号化して出力するアナログ／デジタル変換回路とにより構成されていることを特徴とする請求項２に記載のＬＶＤＳ受信装置。
【請求項４】
上記特性検出制御手段は、周囲温度を検出する温度検出手段を備え、
上記ＬＵＴには、さらに周囲温度の情報に対応して定義した上記最適条件が格納され、
上記最適条件特定手段は、上記ＬＵＴを参照して、上記製造プロセス特性検出手段が検出した製造プロセスのばらつきの情報と外部負荷検出手段が検出した外部負荷の情報と上記温度検出手段が検出した周囲温度の情報とから、上記ＬＵＴに格納された最適条件を特定することを特徴とする請求項２に記載のＬＶＤＳ受信装置。
【請求項５】
シリアルデータおよびクロック信号を入力し、ストローブ信号に同期して上記シリアルデータをパラレルデータに変換するＬＶＤＳ受信方法であって、
上記クロック信号に基づいて、位相が異なる複数のクロック信号を作成する第１のステップと、
製造プロセスのばらつき、および、外部負荷のうち少なくとも一方の情報を検出する第２のステップと、
上記第２のステップにて検出した情報により、上記ストローブ信号を作成するための最適条件を特定する第３のステップと、
上記第３のステップにて特定した最適条件に応じて、上記第１のステップにて作成した複数のクロック信号から、上記ストローブ信号を作成する第４のステップとを含むことを特徴とするＬＶＤＳ受信方法。
【請求項６】
請求項１〜４のいずれか１項に記載のＬＶＤＳ受信装置と、
ＬＶＤＳ伝送手段を介して、上記シリアルデータおよびクロック信号を上記ＬＶＤＳ受信装置に出力するＬＶＤＳ送信装置とを備えることを特徴とするＬＶＤＳデータ伝送システム。
【請求項７】
請求項１〜４のいずれか１項に記載のＬＶＤＳ受信装置を内蔵することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＶＤＳ受信装置、ＬＶＤＳ受信方法、ＬＶＤＳデータ伝送システム、および半導体装置に関するものである。
【背景技術】
【０００２】
従来、液晶表示装置やプラズマディスプレイパネルをはじめとするフラットパネルディスプレイ、液晶プロジェクタ、マルチディスプレイシステムなどに、情報処理装置からデジタル画像情報を伝送するシステムとして、例えば、図１７に示すようなデータ伝送システムが公知である。
【０００３】
上記表示装置などへのデジタル画像情報の伝送手段として、１対または複数対の線を用いたＬＶＤＳ（Low Voltage Differential Signal：低電圧差動信号）伝送技術が知られている。図１７のデータ伝送システムでは、ＬＶＤＳケーブルを用いて、一方の情報処理装置（送信器（ＬＶＤＳＴｘ）５００）側から他方の情報処理装置（受信器（ＬＶＤＳＲｘ）６００）側へ向けて、データ転送が行われている。
【０００４】
この場合、送信器５００は、入力したクロック信号をＰＬＬ（Phase Locked Loop）回路５０２にて逓倍する。そして、逓倍したクロック信号に基づいて、入力した映像情報などのパラレル伝送データ（以下、パラレルデータとする）を、パラレル／シリアル変換部（Parallel／ＬＶＤＳ）５０１にてシリアル伝送データ（以下、シリアルデータとする）に変換する。
【０００５】
そして、送信器５００は、入力したクロックのままのクロック信号、および、変換したシリアルデータを、チャンネル毎（図１７に示す例ではチャンネルＣＬＫ，Ａ〜Ｄ）に、ドライバ、ケーブル、レシーバの順に介して受信器６００に伝送する。
【０００６】
受信器６００は、受信したクロック信号をＰＬＬ回路６０２にて逓倍する。そして、逓倍したクロック信号に基づいて、シリアルデータをシリアル／パラレル変換部（ＬＶＤＳ／Parallel）６０１にてパラレルデータに変換する。
【０００７】
ここで、シリアルデータをパラレルデータに変換するためには、シリアルデータの各データ列の切れ目（先頭位置）を判別する必要がある。そこで、この判別のための情報を与えるのが受信したクロック信号である。つまりは、クロックの一周期が単位データ列の長さに対応しているので、クロックの立ち上がり（または立ち下がり）のタイミングと、シリアルデータの各データ列の先頭位置とは一定の時間間隔が保たれている。
【０００８】
このため、受信したクロックの立ち上がり（または立ち下がり）により、シリアルデータの各データ列の先頭位置を知ることができる。これにより、ビットずれを起こすことなくパラレルデータへと変換することができる。
【０００９】
しかしながら、送信器５００から出力されるクロック信号は、大きなジッタを伴う場合が多い。それゆえ、受信器６００ではクロック信号を抽出したり、入力したクロック信号を逓倍する際に、このジッタの影響を受けることにより、パラレルデータへの変換、およびデータの再生が正常に行われないという問題点があった。
【００１０】
つまりは、受信器６００において使用されるクロック信号がジッタを伴う状態では、クロック信号とデータ信号とのそれぞれの伝播時間が異なる現象が生じている。この現象の場合、両信号間に、信号の位相のばらつきであるスキュー（Ｓｋｅｗ）が生じる。
【００１１】
スキューが生じた結果として、クロック信号に対するデータ信号のセットアップ時間やホールド時間が、充分満たされなくなるといった問題が生じることがある。また、高速データ伝送などの場合には、誤ったデータの受信につながってしまうという問題が発生しやすい。
【００１２】
そこで、上述のスキューが発生する問題の解決策として、例えば、スキューの補正に関する技術が、特許文献１に開示されている。
【００１３】
上記特許文献１のスキュー補正装置は、入力データ信号の遷移を検出し、かつ該検出を表すパルス信号を供給する遷移検出器と、入力データ信号を所定の遅延量だけ遅延させた遅延データ信号の遷移を、クロック信号の位相と比較するためのフェーズコンパレータとを備えている。これにより、フェーズコンパレータが、遷移検出器からパルス信号が供給されることを条件として、遅延データ信号の遷移がクロック信号の立ち上がりエッジと実質的に同相になるように、上記遅延量が制御される。そして、制御された遅延量により遅延された遅延データ信号が、クロック信号とともに出力される。
【００１４】
よって、データ信号の遷移があった場合にのみフェーズコンパレータによる遅延量の制御を有効化しているので、セットアップモードのみならず通常動作モードでもクロック信号とデータ信号との間のスキューを補正することができる。したがって、通常動作中における温度上昇などの環境変化に応じたスキュー補正が可能になる。
【００１５】
しかしながら、上記スキュー補正装置では、クロックレートとデータレートとが等しい場合は有効となり得るが、１クロックレートに対し多ビットのシリアルデータが存在し、これらのシリアルデータをパラレルデータに変換するようなデータ伝送システムに使用するには不適当である。
【００１６】
また、上述のスキューが発生する問題の解決策として、例えば、送信側でジッタが生じても受信側にてクロックの位相ずれを解消する技術が、特許文献２に開示されている。
【００１７】
上記特許文献２のシリアルパラレル変換装置は、送信クロックからシリアルパラレル変換を行うためのクロックを再生させるとともに、シリアルデータの単位データ列ごとに同期検出ビットを設け、再生クロックと同期をとり、安定したシリアルパラレル変換を行うことを特長としている。
【００１８】
これにより、シリアルパラレル変換部での変換タイミングのズレを解消し、シリアルデータを正確にパラレルデータに変換することによって、受信側の表示画像を良好にすることができる。
【００１９】
しかしながら、上記シリアルパラレル変換装置では、送信側に予め、同期検出ビットをデータにコーディングさせておく必要があり、単純なシリアルデータをパラレルデータに変換する場合には適さない。
【００２０】
そこで、例えば、特許文献３には、予め、同期検出ビットをデータにコーディングさせることなく、データ信号とクロック信号との間でスキューが生じても、クロック信号に対する入力データ信号を自己補正するシリアルパラレル変換装置（すなわちＬＶＤＳ受信装置）が提案されている。
【００２１】
続いて、図１８〜２１を参照しながら、特許文献３に記載のＬＶＤＳ受信装置７００の構成および動作について説明する。
【００２２】
図１８は、ＬＶＤＳ受信装置７００の構成を示す図である。
【００２３】
ＬＶＤＳ受信装置７００は、図１８に示すように、クロック信号を分周して複数のタップ出力信号を出力するＰＬＬ回路７０１、複数のタップ出力信号を用いて位相が異なった複数のストローブ信号を作成するストローブ作成回路７０２、シリアルデータとクロック信号とのスキューを検出するスキュー検出回路７０３、検出したスキューに応じたストローブ信号を選択するストローブ選択回路７０４、選択したストローブ信号によってシリアルデータをパラレルデータに変換するＳ／Ｐ変換部（シリアルパラレル変換回路）７０５、外部からのクロック信号を入力するレシーバ７０６、並びに、外部からのシリアルデータを入力するレシーバ７０７を備えている。
【００２４】
ＬＶＤＳ受信装置７００では、まず、ＰＬＬ回路７０１において内部のＶＣＯ（電圧制御発振器）でクロック信号が分周され、複数のタップ出力信号が作成および出力される。そして、作成された複数のタップ出力信号に対し、ストローブ作成回路７０２にて、規則性を持った複数のストローブ信号が作成される。
【００２５】
続いて、スキュー検出回路７０３にて、この複数のストローブ信号を使用して、シリアルデータのスキューが検出される。スキュー検出回路７０３では、ＰＬＬ回路７０１からストローブ作成回路７０２を経て作成された複数のストローブ信号を使用して、シリアルデータをサンプリングする。そして、このサンプリング結果からスキューの有無および状態を検出する。
【００２６】
また、複数のストローブ信号は、ストローブ選択回路７０４へも供給されている。ストローブ選択回路７０４では、スキュー検出回路７０３の検出結果に応じた最適なストローブ信号が、ストローブ作成回路７０２にて作成された複数のストローブ信号の中から選択される。そして、選択されたストローブ信号が、Ｓ／Ｐ変換用ストローブ信号として、Ｓ／Ｐ変換部７０５に出力される。
【００２７】
次いで、ＬＶＤＳ受信装置７００における、ストローブ信号の選択過程について説明する。
【００２８】
図１９は、ＬＶＤＳ受信装置７００における、スキューが無い場合のストローブ選択方法を説明するための図である。
【００２９】
図１９では、ＣＬＫＩＮは入力したクロック信号を示し、ＤａｔａＩＮは入力したシリアルデータを示している。ここでは、７ｂｉｔシリアルデータが、Ｔ期間内に入力され、データＤ［６：０］＝［０００１０００］でマッピングされるとする。この場合、データＤ［４：２］の３ｂｉｔに着目する。
【００３０】
矢印は、ストローブ作成回路７０２で規則的に作成されたストローブ信号を示している。ストローブ信号は、１ｂｉｔデータ当たり３本作成されている。つまりは、ストローブ選択回路７０４は、スキュー検出回路７０３の結果に基づいて、各ビットに対して点線の矢印で示されるストローブ信号、各ビットに対して実線の矢印で示されるストローブ信号、および、各ビットに対して破線の矢印で示されるストローブ信号のうち何れか１つを選択することになる。例えば、点線の矢印で示されるストローブ信号を選択すれば、各ビット全てにおいて、点線の矢印で示されるストローブ信号が選択されることになる。
【００３１】
スキュー検出回路７０３では、スキュー検出用としてストローブ作成回路７０２から供給される９本のストローブ（１ｂｉｔ当たり３本）によって、Ｄ［４：２］データがサンプリングされる。
【００３２】
スキューが無い場合、そのサンプリング結果は、Ｓ［８：０］＝［０００  １１１  ０００］となる。この結果、Ｓ［８：０］＝［０００  １１１  ０００］が、スキュー検出回路７０３からストローブ選択回路７０４に、セレクト信号として供給される。
【００３３】
ストローブ選択回路７０４には、ストローブ作成回路７０２より規則性を持った複数のストローブ信号が供給されている。ストローブ選択回路７０４は、セレクト信号に基づいてＳ［８：０］の組み合わせによりスキュー無しと特定して、最適なストローブ信号（図１９の実線の矢印で示した各ストローブ信号）を選択する。そして、選択したストローブ信号を、Ｓ／Ｐ変換部７０５に出力する。
【００３４】
よって、図１９に示す場合、ＰＬＬ回路７０１にて規則的に作成されたストローブ信号は、１データについて３ストローブ構成とし、Ｄ４，Ｄ３，およびＤ２に対するスキュー検出を行うことによって、最適なストローブ信号を選択している。
【００３５】
図２０は、ＬＶＤＳ受信装置７００における、データのアドバンススキュー（Data Advance Skew）がある場合のストローブ選択方法を説明するための図である。シリアルデータおよびクロック信号などの入力パラメータは、図１９と同様とする。
【００３６】
スキュー検出回路７０３では、スキュー検出用としてストローブ作成回路７０２より供給される９本のストローブ（１ｂｉｔ当たり３本）によって、Ｄ［４：２］データがサンプリングされる。
【００３７】
この場合、シリアルデータがクロック信号に対してアドバンスしている（進んでいる）ため、サンプリング結果は、Ｓ［８：０］＝［００１  １１０  ０００］となる。そして、この結果が、スキュー検出回路７０３からストローブ選択回路７０４に、セレクト信号として供給される。
【００３８】
ストローブ選択回路７０４は、セレクト信号に基づいてアドバンススキューありと特定して、最適なストローブ信号（図２０の点線の矢印で示した各ストローブ信号）を選択する。そして、選択したストローブ信号を、Ｓ／Ｐ変換部７０５に出力する。
【００３９】
よって、図２０に示すようにデータのアドバンススキューが存在していても、最適なストローブ信号が選択され、Ｓ／Ｐ変換部７０５へ供給される。このため、安定したストローブマージンを確保した状態でＳ／Ｐ変換が可能となる。
【００４０】
図２１は、ＬＶＤＳ受信装置７００における、データのディレイスキュー（Data Delay Skew）がある場合のストローブ選択方法を説明するための図である。シリアルデータおよびクロック信号などの入力パラメータは、図１９と同様とする。
【００４１】
スキュー検出回路７０３では、スキュー検出用としてストローブ作成回路７０２より供給される９本のストローブ（１ｂｉｔ当たり３本）によって、Ｄ［４：２］データがサンプリングされる。
【００４２】
この場合、シリアルデータがクロック信号に対してディレイしている（遅れている）ため、サンプリング結果は、Ｓ［８：０］＝［０００  ０１１  １００］となる。そして、この結果が、スキュー検出回路７０３からストローブ選択回路７０４に、セレクト信号として供給される。
【００４３】
ストローブ選択回路７０４は、セレクト信号に基づいてディレイスキューありと特定して、最適なストローブ信号（図２１の破線の矢印で示した各ストローブ信号）を選択する。そして、選択したストローブ信号を、Ｓ／Ｐ変換部７０５に出力する。
【００４４】
よって、図２１に示すようにデータのディレイスキューが存在していても、最適なストローブ信号が選択され、Ｓ／Ｐ変換部７０５へ供給される。このため、安定したストローブマージンを確保した状態でＳ／Ｐ変換が可能となる。
【特許文献１】特開平１１−１６８３６５号公報（１９９９年６月２２日公開）
【特許文献２】特開２０００−７８０２７号公報（平成１２年３月１４日公開）
【特許文献３】特開２００３−１３３９６５号公報（平成１５年５月９日公開）
【発明の開示】
【発明が解決しようとする課題】
【００４５】
しかしながら、上記特許文献３に記載のＬＶＤＳ受信装置７００では、スキューを検出する必要があるため、スキュー検出回路７０３を具備しなければならないという問題点を有している。
【００４６】
また、上記では、データＤ［４：２］の３ｂｉｔに着目してスキューを検出する例を説明したが、例えば、Ｄ［６：０］の７ｂｉｔに着目した場合、常にシリアルデータを２１箇所でサンプリングする必要があるため、サンプリング数が多くなる。それゆえ、ＬＶＤＳ受信装置７００は、シリアルデータを変換する際の処理が重くて煩雑になり、消費電力も大きくなるという問題点を有している。
【００４７】
ところで、一般的な受信装置では、受信装置の製造工程（製造プロセス）で生じる熱処理などのゆらぎの影響により、当該ゆらぎが素子の形状や物性的な条件に影響を与えることによって、チップ内およびチップ間でトランジスタの特性がばらつくことがある。トランジスタの特性がばらつけば、受信装置に構成した回路が仕様どおりに動作しないことがある。
【００４８】
ＬＶＤＳ受信装置も例外ではなく、製造プロセスのばらつきによって、トランジスタの閾値Ｖｔｈがばらついた際に生ずるストローブ信号のシフトは、特に、受信マージンをさらに減少させる要因にもなる。
【００４９】
さらに、この製造プロセスのばらつきに、ユーザによる基板設計、内部接続ケーブル、およびコネクタにおける伝送線路のばらつきの影響、並びに、過酷な温度の動作環境の影響が加わることにより、受信マージンを超えるスキューが発生する。このため、正常にシリアルデータを変換できなくなり、受信エラーが発生するという問題が生じる。
【００５０】
ＬＶＤＳ受信装置は、高速動作による動作温度環境が激しい場所で使用され、基板および伝送線路の正確なインピーダンスマッチングが要求されるため、上記問題を解決したＬＶＤＳ受信装置が要望されている。
【００５１】
本発明は、上記従来の問題点に鑑みなされたものであって、スキューを検出すること無く、スキューや製造プロセスのばらつき、外因要素（伝送線路、および動作周囲温度など）の影響を抑えた最適なストローブ信号を用いることにより、受信エラーを防止することができるＬＶＤＳ受信装置、ＬＶＤＳ受信方法、ＬＶＤＳデータ伝送システム、および半導体装置を提供することにある。
【課題を解決するための手段】
【００５２】
本発明のＬＶＤＳ受信装置は、上記課題を解決するために、シリアルデータおよびクロック信号を入力し、ストローブ信号に同期して上記シリアルデータをパラレルデータに変換するＬＶＤＳ受信装置であって、上記クロック信号に基づいて、位相が異なる複数のクロック信号を作成する信号発生手段と、製造プロセスのばらつき、および、外部負荷のうち少なくとも一方の情報を検出し、該検出した情報により、上記ストローブ信号を作成するための最適条件を特定する特性検出制御手段と、上記特性検出制御手段にて特定した最適条件に応じて、上記信号発生手段にて作成した複数のクロック信号から、上記ストローブ信号を作成するストローブ信号作成手段とを備えることを特徴としている。
【００５３】
また、本発明のＬＶＤＳ受信方法は、シリアルデータおよびクロック信号を入力し、ストローブ信号に同期して上記シリアルデータをパラレルデータに変換するＬＶＤＳ受信方法であって、上記クロック信号に基づいて、位相が異なる複数のクロック信号を作成する第１のステップと、製造プロセスのばらつき、および、外部負荷のうち少なくとも一方の情報を検出する第２のステップと、上記第２のステップにて検出した情報により、上記ストローブ信号を作成するための最適条件を特定する第３のステップと、上記第３のステップにて特定した最適条件に応じて、上記第１のステップにて作成した複数のクロック信号から、上記ストローブ信号を作成する第４のステップとを含むことを特徴としている。
【００５４】
上記の構成によれば、製造プロセスのばらつき、および、外部負荷のうち少なくとも一方の情報が検出され、該検出された情報により、シリアルデータをパラレルデータに変換する際に使用するストローブ信号を作成するための最適条件が特定される。そして、特定された最適条件に応じて、複数のクロック信号からストローブ信号が作成される。
【００５５】
これにより、製造プロセスのばらつきや外因要素のうち少なくとも一方の影響を抑えた、最適なストローブ信号を作成することが可能になる。また、最適なストローブ信号に同期してシリアルデータをパラレルデータに変換するので、受信エラーを防止することが可能になる。しかも、変換時にスキューによる影響を受けることが無くなり、スキューを検出する必要が無い。
【００５６】
よって、スキューを検出すること無く、スキューや製造プロセスのばらつき、外因要素の影響を抑えた最適なストローブ信号を用いることにより、受信エラーを防止することが可能となる。
【００５７】
また、本発明のＬＶＤＳ受信装置は、上記特性検出制御手段は、上記製造プロセスのばらつきの情報と上記外部負荷の情報とに対応して定義した上記最適条件が格納されたＬＵＴと、上記製造プロセスのばらつきを検出する製造プロセス特性検出手段と、上記外部負荷を検出する外部負荷検出手段と、上記ＬＵＴを参照して、上記製造プロセス特性検出手段が検出した製造プロセスのばらつきの情報と外部負荷検出手段が検出した外部負荷の情報とから、上記ＬＵＴに格納された最適条件を特定する最適条件特定手段とを備えることが好ましい。
【００５８】
上記の構成によれば、製造プロセスのばらつきが検出され、外部負荷が検出され、これらの情報に対応して定義した最適条件が格納されたＬＵＴから、最適条件が特定される。これにより、製造プロセスのばらつきや外部負荷の影響を考慮して特定した最適条件を、ストローブ信号作成手段に供給することが可能となる。
【００５９】
また、本発明のＬＶＤＳ受信装置は、上記製造プロセス特性検出手段は、ＣＭＯＳインバータ回路と、上記ＣＭＯＳインバータ回路の出力電圧を符号化して出力するアナログ／デジタル変換回路とにより構成されていることが好ましい。
【００６０】
製造プロセスがばらついた場合には、ＣＭＯＳインバータ回路を構成するＰチャネル型ＭＯＳトランジスタおよびＮチャネル型ＭＯＳトランジスタのそれぞれの閾値が変動する。これにより、上記の構成によれば、ＣＭＯＳインバータ回路の出力電圧の電圧レベルが変動する。よって、アナログ／デジタル変換回路からは、製造プロセスのばらつきが反映されたデータ信号が出力される。それゆえ、簡単な構成で、製造プロセスのばらつきを反映したデータ信号を作成することが可能となる。
【００６１】
また、本発明のＬＶＤＳ受信装置は、上記特性検出制御手段は、周囲温度を検出する温度検出手段を備え、上記ＬＵＴには、さらに周囲温度の情報に対応して定義した上記最適条件が格納され、上記最適条件特定手段は、上記ＬＵＴを参照して、上記製造プロセス特性検出手段が検出した製造プロセスのばらつきの情報と外部負荷検出手段が検出した外部負荷の情報と上記温度検出手段が検出した周囲温度の情報とから、上記ＬＵＴに格納された最適条件を特定することが好ましい。
【００６２】
上記の構成によれば、周囲温度が検出されることにより、さらに周囲温度の影響も考慮して特定した最適条件が特定される。これにより、動作温度環境が厳しい場合であっても、動作温度環境に対応した最適条件をストローブ信号作成手段に供給することが可能となる。
【００６３】
また、本発明のＬＶＤＳデータ伝送システムは、上記ＬＶＤＳ受信装置と、ＬＶＤＳ伝送手段を介して、上記シリアルデータおよびクロック信号を上記ＬＶＤＳ受信装置に出力するＬＶＤＳ送信装置とを備えることを特徴としている。
【００６４】
上記の構成によれば、ＬＶＤＳ受信装置は、スキューを検出しなくても、スキューや製造プロセスのばらつき、外因要素の影響を抑えた最適なストローブ信号を用いて、シリアルデータをパラレルデータに変換し、受信エラーを防止する。
【００６５】
このため、ＬＶＤＳ送信装置では、ＬＶＤＳ受信装置に入力されるシリアルデータおよびクロック信号のスキューを、確実にパラレルデータに変換可能なマージン内となるように制御する必要が無い。また、ＬＶＤＳ送信装置を実装する基板や、伝送線路などの機構設計の自由度を向上することが可能となる。よって、安定した送受信システムを実現することが可能となる。
【００６６】
また、本発明の半導体装置は、上記ＬＶＤＳ受信装置を内蔵することを特徴としている。
【００６７】
上記の構成によれば、上記ＬＶＤＳ受信装置、あるいは、上記ＬＶＤＳ受信装置およびその周辺回路を半導体装置の形態で簡単に実現することが可能となる。
【発明の効果】
【００６８】
以上のように、本発明のＬＶＤＳ受信装置は、クロック信号に基づいて、位相が異なる複数のクロック信号を作成する信号発生手段と、製造プロセスのばらつき、および、外部負荷のうち少なくとも一方の情報を検出し、該検出した情報により、ストローブ信号を作成するための最適条件を特定する特性検出制御手段と、上記特性検出制御手段にて特定した最適条件に応じて、上記信号発生手段にて作成した複数のクロック信号から、上記ストローブ信号を作成するストローブ信号作成手段とを備える構成である。
【００６９】
また、本発明のＬＶＤＳ受信方法は、クロック信号に基づいて、位相が異なる複数のクロック信号を作成する第１のステップと、製造プロセスのばらつき、および、外部負荷のうち少なくとも一方の情報を検出する第２のステップと、上記第２のステップにて検出した情報により、ストローブ信号を作成するための最適条件を特定する第３のステップと、上記第３のステップにて特定した最適条件に応じて、上記第１のステップにて作成した複数のクロック信号から、上記ストローブ信号を作成する第４のステップとを含む方法である。
【００７０】
それゆえ、製造プロセスのばらつきや外因要素のうち少なくとも一方の影響を抑えた、最適なストローブ信号を作成することが可能になる。また、最適なストローブ信号に同期してシリアルデータをパラレルデータに変換するので、受信エラーを防止することが可能になる。しかも、変換時にスキューによる影響を受けることが無くなり、スキューを検出する必要が無い。
【００７１】
よって、スキューを検出すること無く、スキューや製造プロセスのばらつき、外因要素の影響を抑えた最適なストローブ信号を用いることにより、受信エラーを防止することができるという効果を奏する。
【００７２】
また、本発明のＬＶＤＳデータ伝送システムは、上記ＬＶＤＳ受信装置と、ＬＶＤＳ伝送手段を介して、上記シリアルデータおよびクロック信号を上記ＬＶＤＳ受信装置に出力するＬＶＤＳ送信装置とを備える。
【００７３】
それゆえ、ＬＶＤＳ送信装置では、ＬＶＤＳ受信装置に入力されるシリアルデータおよびクロック信号のスキューを、確実にパラレルデータに変換可能なマージン内となるように制御する必要が無い。また、ＬＶＤＳ送信装置を実装する基板や、伝送線路などの機構設計の自由度を向上することが可能となる。よって、安定した送受信システムを実現することができるという効果を奏する。
【００７４】
また、本発明の半導体装置は、上記ＬＶＤＳ受信装置を内蔵する。
【００７５】
それゆえ、上記ＬＶＤＳ受信装置、あるいは、上記ＬＶＤＳ受信装置およびその周辺回路を半導体装置の形態で簡単に実現することができるという効果を奏する。
【発明を実施するための最良の形態】
【００７６】
本発明の一実施形態について図面に基づいて説明すれば、以下の通りである。
【００７７】
図２は、本発明のＬＶＤＳデータ伝送システムの概要を示す概略構成図である。
【００７８】
本発明のＬＶＤＳデータ伝送システムは、図２に示すように、データ信号を送信する側であるＨｏｓｔ側、例えば、ＬＶＤＳ送信装置１００から、１対または複数対の線を用いたＬＶＤＳ（Low Voltage Differential Signal：低電圧差動信号）伝送手段を用いて、デジタル画像情報などをＬＶＤＳ受信制御装置２００（ＬＶＤＳ受信装置）に送信するシステムである。
【００７９】
なお、本明細書において、ＬＶＤＳ伝送を行う受信装置をＬＶＤＳ受信制御装置２００と呼ぶ。また、このＬＶＤＳ受信制御装置２００にデータを送信するＨｏｓｔ側の装置を、ＬＶＤＳ送信装置１００とする。
【００８０】
ＬＶＤＳ送信装置１００は、デジタル画像情報に限らず、ＬＶＤＳ受信制御装置２００に対応した様々なデータ情報を送信する。また、ＬＶＤＳ送信装置１００は、送信するデータ情報をパラレルデータからシリアルデータに変換して、変換したシリアルデータをクロック信号と共に送信する。
【００８１】
ＬＶＤＳ受信制御装置２００は、通信機器や表示装置などの高速の信号伝送が求められる装置に用いられる。例えば、高速動作による動作温度環境が激しく、基板および伝送線路の正確なインピーダンスマッチングが要求される大型ＬＣＤパネルに代表されるような、ＦＰＤパネルインタフェースに用いられる。また、液晶表示装置やプラズマディスプレイパネルをはじめとするフラットパネルディスプレイ、液晶プロジェクタ、マルチディスプレイシステムなどに用いられる。
【００８２】
次に、本実施の形態のＬＶＤＳ受信制御装置２００の詳細な構成について説明する。
【００８３】
図１は、ＬＶＤＳ受信制御装置２００の一構成例を示すブロック図である。
【００８４】
本実施の形態のＬＶＤＳ受信制御装置２００は、図１に示すように、シリアル／パラレル変換回路（Serial/Parallel Converter）２０１、ストローブ選択回路２０２（ストローブ信号作成手段）、ＰＬＬ回路２０３（信号発生手段）、ＬＵＴ（Look Up Table）２０４、レジスタ制御部２０５（最適条件特定手段、外部負荷検出手段）、Ｖｔｈ検出回路２０６（製造プロセス特性検出手段）、温度センサ２０７（温度検出手段）、およびＬＶＤＳ／ＣＭＯＳ変換部（LVDS to CMOS）２１１〜２１５を備えている。
【００８５】
シリアル／パラレル変換回路２０１は、ＣＭＯＳレベルのシリアルデータをパラレルデータに変換する回路である。詳細には、シリアル／パラレル変換回路２０１は、ストローブ選択回路２０２から出力された最適なストローブ信号に同期して、ＬＶＤＳ／ＣＭＯＳ変換部２１１〜２１４からそれぞれ出力されたシリアルデータを、チャンネル毎に、パラレルデータに変換する。また、シリアル／パラレル変換回路２０１は、変換したパラレルデータ（出力Ａ〜Ｄ）を、例えば、メモリ部や制御部などの後段の回路部に出力する。
【００８６】
ストローブ選択回路２０２は、ＰＬＬ回路２０３にて作成した複数のサンプリングクロックから、最適なストローブ信号を作成する。詳細には、ストローブ選択回路２０２は、ＬＵＴ２０４から出力された最適なストローブ信号選択条件を示すデータ信号（ＬＴＲ）に基づいて、ＰＬＬ回路２０３から出力された複数のサンプリングクロックの中から、最適なサンプリングクロックを選択して、最適なストローブ信号を作成する。なお、ストローブ信号は、入力時間および出力時間が瞬間的なパルス信号のような信号である。
【００８７】
また、ストローブ選択回路２０２は、ＭＵＸ（マルチプレクサ）回路などで構成される。ストローブ選択回路２０２は、選択したサンプリングクロックをシリアル／パラレル変換回路２０１に出力する。
【００８８】
ＰＬＬ回路２０３は、ＬＶＤＳ／ＣＭＯＳ変換部２１５から出力されたクロック信号に同期させた、位相の異なる複数のサンプリングクロックを作成する回路である。この複数のサンプリングクロックは、シリアル／パラレル変換回路２０１にて用いるストローブ信号を作成する基となる。また、ＰＬＬ回路２０３は、作成した複数のサンプリングクロックをストローブ選択回路２０２に出力する。
【００８９】
ここで、一例として、ＰＬＬ回路２０３の詳細な構成を図３に示す。
【００９０】
ＰＬＬ回路２０３は、図３に示すように、位相比較器２２１、チャージポンプ２２２、ＬＰＦ（ローパスフィルタ）２２３、ＶＣＯ（電圧制御発振器）２２４、および分周器２２５により構成される、一般的なＰＬＬ回路である。
【００９１】
位相比較器２２１は、基準信号ＣＫと、分周器２２５からの帰還信号ＦＰとの間の位相差を検出する。そして、検出結果に応じて、ＶＣＯ２２４の発振周波数を上昇させる制御信号ＵＰ、または下降させる制御信号ＤＮをチャージポンプ２２２に出力する。
【００９２】
詳細には、基準信号ＣＫに対して帰還信号ＦＰが遅れているときは、位相比較器２２１は、ＶＣＯ２２４の発振周波数を上昇させる制御信号ＵＰを、位相差に相当する期間出力する。逆に、基準信号ＣＫに対して帰還信号ＦＰが進んでいるときは、位相比較器２２１は、ＶＣＯ２２４の発振周波数を下降させる制御信号ＤＮを、位相差に相当する期間出力する。よって、位相比較器２２１は、入力される２つの信号の位相差をパルス幅に変換した信号を、チャージポンプ２２２に出力する。
【００９３】
チャージポンプ２２２は、位相比較器２２１からの制御信号ＵＰおよびＤＮをアナログ信号に変換する。そして、その出力信号ＣＰＯを、ＬＰＦ２２３に通して、制御電圧ＶｃとしてＶＣＯ２２４に与える。
【００９４】
ＬＰＦ２２３は、抵抗およびコンデンサにより構成される。ＬＰＦ２２３は、チャージポンプ２２２からの出力信号ＣＰＯに含まれるスイッチングノイズなどを低減する目的、および、フィードバックループを安定化する目的により用いられる。
【００９５】
ＶＣＯ２２４は、発振周波数に応じて、ＰＬＬ回路２０３として出力する複数の位相の異なるクロックを作成する。なお、ＶＣＯ２２４の詳細な構成については後述する。ＶＣＯ２２４の出力信号は、図１に示すＰＬＬ回路２０３の出力信号Ｃｌｏｃｋとして出力されるとともに、分周器２２５にて分周されて帰還信号ＦＰとして位相比較器２２１に入力される。
【００９６】
その際、ＶＣＯ２２４の出力信号は、分周器２２５にて１／Ｎの周波数へ変換される。これにより、帰還信号ＦＰと出力信号との周波数の関係は、ＶＣＯ２２４の出力信号をｆｏとすると、以下の式（１）で表される。なお、分周器２２５は、分周比を変更可能である。
【００９７】
ＦＰ＝ｆｏ／Ｎ      ・・・（１）
また、ＰＬＬ回路２０３は、ＣＫ＝ＦＰとなるように、制御電圧Ｖｃを制御する。このため、出力信号ｆｏは、以下の式（２）のように表される。すなわち、基準信号ＣＫに対してＮ倍の周波数の出力信号ｆｏが、ＰＬＬ回路２０３から出力されることになる。
【００９８】
ｆｏ＝Ｎ×ＣＫ      ・・・（２）
続いて、ＶＣＯ２２４の詳細な構成について説明する。図４は、ＶＣＯ２２４の概略構成を示した回路図である。
【００９９】
ＶＣＯ２２４は、図４に示すように、入力される制御電圧Ｖｃに応じて、発振周波数が変化するＭ段リング発振器２３１（Ｍ：奇数）を備えた構成を有している。
【０１００】
本発明では、Ｍ段リング発振器２３１を構成するＭ個のインバータ素子の各タップから出力される出力信号ｐｈｉ１〜ｐｈｉ（Ｍ）をＰＬＬ回路２０３の出力として利用している。また、出力信号ｐｈｉ１がＶＣＯ２２４の出力信号ｆｏとなる。
【０１０１】
上記構成により、ＰＬＬ回路２０３の出力となる出力信号ｐｈｉ１〜ｐｈｉ（Ｍ）は、基準信号ＣＫの分周比（Ｎ）倍の周波数となる。そして、基準信号ＣＫの周期をＴとすると、それぞれの位相は、Ｔ／（Ｎ・Ｍ）ずつ遅延した出力信号となる。すなわち、出力信号ｐｈｉ１〜ｐｈｉ（Ｍ）は、ＰＬＬ回路２０３から出力される位相の異なる複数のサンプリングクロックとなる。
【０１０２】
ＬＵＴ２０４は、最適なストローブ信号を選択するための制御データテーブルが格納されている格納部である。
【０１０３】
例えば、ＬＵＴ２０４には、１つ目として、製造プロセスのばらつきに対応して定義された、ＰＬＬ回路２０３から出力される複数のサンプリングクロックの移動量（ずれ）、２つ目として、基板やコネクタ、ケーブルなどの伝送線路の外部負荷に対応して定義されたスキューの発生量、３つ目として、動作環境の周囲温度に対応して定義された回路に与える影響、などのシリアルパラレル変換に悪影響を及ぼす様々な要因に対して、予めシミュレーションなどで計測したパラメータが格納されている。そしてまた、上記各パラメータおよび各パラメータを組み合わせに応じて、最適なストローブ信号を作成するための条件を定義した制御データテーブルが格納されている。
【０１０４】
また、ＬＵＴ２０４に格納するパラメータは、上述した３つのものに限らず、負荷条件などのその他の条件が加わった場合においても、追加条件ごとの設定を適宜追加格納することが好ましい。よって、予め想定されるシリアルパラレル変換に悪影響を及ぼす様々な要因に関して、その要因毎の条件の設定をＬＵＴ２０４に格納しておくことにより、あらゆる上記要因に対応したＬＶＤＳ受信制御装置２００を実現することが可能となる。
【０１０５】
レジスタ制御部２０５は、伝送線路などの負荷の状態を示すデータ信号（ＣＬ）、Ｖｔｈ検出回路２０６による製造ばらつきの結果を示すデータ信号（ＶｔｈＳ）、および温度センサ２０７による周囲温度の計測結果を示すデータ信号（ＳＣ）を入力し、これらの信号を組み合わせて、レジスタ出力信号（ＲＧ）を作成する。そして、このレジスタ出力信号をＬＵＴ２０４に出力し、レジスタ出力信号に基づいてＬＵＴ２０４に格納された最適なストローブ信号選択条件を特定する。レジスタ制御部２０５は、特定した最適なストローブ信号選択条件をストローブ選択回路２０２に与える。
【０１０６】
Ｖｔｈ検出回路２０６は、ＬＶＤＳ受信制御装置２００における製造ばらつきを検出する回路である。Ｖｔｈ検出回路２０６は、検出した製造ばらつきの検出結果をレジスタ制御部２０５に出力する。ここで、一例として、Ｖｔｈ検出回路２０６の詳細な構成を図５に示す。
【０１０７】
Ｖｔｈ検出回路２０６は、図５に示すように、Ｐチャネル型ＭＯＳトランジスタ２４１およびＮチャネル型ＭＯＳトランジスタ２４２により構成されるＣＭＯＳインバータ回路、並びに、Ａ／Ｄコンバータ２４３（アナログ／デジタル変換回路）を備えている。上記の構成によれば、ＣＭＯＳインバータ回路の入出力を短絡させた出力電圧Ｖを、Ａ／Ｄコンバータ２４３へ入力することにより、符号化することが可能となる。
【０１０８】
仮に、製造プロセスがばらついた場合には、Ｐチャネル型ＭＯＳトランジスタ２４１およびＮチャネル型ＭＯＳトランジスタ２４２のそれぞれの閾値（Ｖｔｈ）が変動する。これにより、ＣＭＯＳインバータ回路の出力電圧Ｖの電圧レベルが変化する。よって、Ｖｔｈ検出回路２０６において、製造プロセスのばらつきを検出することが可能となる。
【０１０９】
温度センサ２０７は、ＬＶＤＳ受信制御装置２００の周囲温度を検出する回路である。温度センサ２０７は、周囲温度の計測結果をレジスタ制御部２０５に出力する。
【０１１０】
なお、ＬＵＴ２０４、レジスタ制御部２０５、Ｖｔｈ検出回路２０６、および温度センサ２０７は、特性検出制御部２１０（特性検出制御手段）を構成している。つまりは、特性検出制御部２１０は、ＬＶＤＳ受信制御装置２００において、製造プロセスのばらつきや、外部負荷、周囲温度などのシリアルパラレル変換に悪影響を及ぼす情報を検出し、検出した情報により、最適なストローブ信号選択条件を特定する部分となっている。
【０１１１】
ＬＶＤＳ／ＣＭＯＳ変換部２１１〜２１４は、ＬＶＤＳをＣＭＯＳレベルに変換する部分である。詳細には、ＬＶＤＳ／ＣＭＯＳ変換部２１１〜２１４は、ＬＶＤＳ送信制御装置からのＬＶＤＳを入力（ＬＡ〜ＬＤ）して、ＣＭＯＳレベルに変換した後、シリアル／パラレル変換回路２０１にそれぞれ出力する。なお、ＬＶＤＳ／ＣＭＯＳ変換部２１１〜２１４のチャンネル毎に、シリアルデータがそれぞれ入力されている。
【０１１２】
ＬＶＤＳ／ＣＭＯＳ変換部２１５は、ＬＶＤＳをＣＭＯＳレベルに変換する部分である。詳細には、ＬＶＤＳ／ＣＭＯＳ変換部２１５は、ＬＶＤＳ送信制御装置からのＬＶＤＳを入力（ＬＣＫ）して、ＣＭＯＳレベルに変換した後、ＰＬＬ回路２０３に出力する。なお、ＬＶＤＳ／ＣＭＯＳ変換部２１５には、クロック信号が入力されている。
【０１１３】
ここで、図２を用いて説明したように、ＬＶＤＳ送信装置１００から送信されたシリアルデータおよびクロック信号を、ＬＶＤＳ伝送を介して、ＬＶＤＳ受信制御装置２００は受信している。この受信時に、シリアルデータとクロック信号とのそれぞれの伝播時間が異なる場合には、両信号間に、信号の位相のばらつきであるスキュー（Ｓｋｅｗ）が生じる。
【０１１４】
そこで、次に、図６〜９を参照しながら、スキューの発生状態におけるＬＶＤＳ受信制御装置２００のデータ受信について説明する。
【０１１５】
図６は、ＬＶＤＳ受信制御装置２００における、データにスキューが無い場合のデータの取り込みを説明するための図である。
【０１１６】
図７は、ＬＶＤＳ受信制御装置２００における、ストローブ信号が遅れ側にシフトした場合のデータの取り込みを説明するための図である。
【０１１７】
図８は、ＬＶＤＳ受信制御装置２００における、ストローブ信号が進み側にシフトした場合のデータの取り込みを説明するための図である。
【０１１８】
図９は、ＬＶＤＳ受信制御装置２００における、ストローブ信号が遅れ側にシフトし、かつ、進みスキューがある場合の受信エラーを説明するための図である。
【０１１９】
また、図６〜９では、１クロック周期に７ビットのシリアルデータを受信した場合の、シリアル／パラレル変換回路２０１における各パラメータを時系列に示している。ＬＡはＬＶＤＳ／ＣＭＯＳ変換部２１１からの出力データ、ＬＢはＬＶＤＳ／ＣＭＯＳ変換部２１２からの出力データ、ＬＣはＬＶＤＳ／ＣＭＯＳ変換部２１３からの出力データ、ＬＤはＬＶＤＳ／ＣＭＯＳ変換部２１４からの出力データ、および、ＬＣＫはＬＶＤＳ／ＣＭＯＳ変換部２１５からの出力クロック信号を示している。また、Ｓｔｒｂ１〜Ｓｔｒｂ７はストローブ選択回路２０２にて作成されたストローブ信号を示し、出力Ａ〜Ｄはシリアル／パラレル変換回路２０１から出力されるパラレルデータを示している。
【０１２０】
通常、ＬＶＤＳシリアルデータ（ＬＡ〜ＬＤ，ＬＣＫ）は、図６に示すように、スキューがなく伝送される。このときＬＶＤＳ受信制御装置２００の製造プロセスのばらつきがなく、Ｖｔｈがターゲットのセンターであれば、作成されたストローブ信号Ｓｔｒｂ１〜Ｓｔｒｂ７は、ＬＶＤＳシリアルデータに対しセンターに位置している。
【０１２１】
このストローブ信号Ｓｔｒｂ１〜Ｓｔｒｂ７がセンターに位置することは、１ビットデータの先頭から当該１ビットデータのセンターに位置するストローブ信号までの時間Setup・Time、および、当該ストローブ信号から１ビットデータの終了までの時間Hold・Timeが最大となる。
【０１２２】
しかしながら、ＬＶＤＳ受信制御装置２００にて製造プロセスのばらつき（Ｖｔｈのばらつき）が生じた場合、ストローブ信号Ｓｔｒｂ１〜Ｓｔｒｂ７がシフトする（同期していた位置からずれる）ことになる。
【０１２３】
ストローブ信号Ｓｔｒｂ１〜Ｓｔｒｂ７が遅れ側（後ろ）にシフトした場合、図７に示すように、ストローブ信号Ｓｔｒｂ１〜Ｓｔｒｂ７に対し、ＬＶＤＳシリアルデータＬＡ〜ＬＤのHold・Timeマージンが削減されることになる。
【０１２４】
反対に、ストローブ信号Ｓｔｒｂ１〜Ｓｔｒｂ７が進み側（前）にシフトした場合、図８に示すように、ストローブ信号Ｓｔｒｂ１〜Ｓｔｒｂ７に対し、ＬＶＤＳシリアルデータＬＡ〜ＬＤのSetup・Timeマージンが削減されることになる。
【０１２５】
図７および８に示すように、Hold・TimeマージンおよびSetup・Timeマージンが残っていれば、ストローブ信号がシフトしてもデータの取り込みは可能である。
【０１２６】
しかし、例えば、図７に示す場合のときに、さらに伝送線路設計時の不具合などにより、ＬＶＤＳシリアルデータ対ＬＶＤＳクロック信号間に、スキューが発生するような伝送システムであった場合、図９に示すように、受信エラーが発生することになる。図９では、ＬＶＤＳシリアルデータＬＣに進みスキューが発生した例を示している。
【０１２７】
よって、図９に示すように、Ｖｔｈが変動することによってＬＶＤＳシリアルデータをサンプリングするストローブ信号がシフトし、さらに伝送線路の影響でＬＶＤＳクロック信号とＬＶＤＳシリアルデータとの間にスキューが発生した場合、対処することができない。
【０１２８】
これに対し、本実施の形態のＬＶＤＳ受信制御装置２００では、Ｖｔｈ検出回路２０６を備え、また伝送線路の状態を表すＣＬ信号を入力することにより、ＬＶＤＳ受信制御装置２００の物理的要因（伝送線路情報、不等長配線）とＶｔｈの変動によるシフト量とを符号化した情報から、レジスタ制御部２０５が、ＬＵＴ２０４を参照して、最適なストローブ信号を作成するための条件を特定し、特定した条件を示すデータ信号をストローブ選択回路２０２に出力する。
【０１２９】
これにより、ＬＶＤＳ受信制御装置２００の製造プロセスのばらつきによるＬＶＤＳシリアルデータのストローブ信号Ｓｔｒｂ１〜Ｓｔｒｂ７のシフトを補正し、ストローブ信号Ｓｔｒｂ１〜Ｓｔｒｂ７に対するＬＶＤＳシリアルデータのSetup／Hold・Timeマージンの最大化が可能となる。また同時に、製造プロセスのばらつきの変動と伝送線路要因によるスキューとの影響を受けることがない、安定したＬＶＤＳ受信制御装置２００を実現することが可能となる。
【０１３０】
つまりは、本実施の形態のＬＶＤＳ受信制御装置２００では、図１０に示すように、チャンネル毎に最適なストローブ信号が作成され、シリアルパラレル変換を行うことが可能となっている。
【０１３１】
次に、本実施の形態のＬＶＤＳ受信制御装置２００における、チャンネル毎に最適なストローブ信号を作成する一連の動作について説明する。ここで、以下の説明では、説明を簡単にわかりやすくするために、図１１に示すＬＶＤＳシリアルデータが１ｃｈ（ＬＡ）のＬＶＤＳ受信制御装置２５０（ＬＶＤＳ受信装置）を用いる。
【０１３２】
本実施の形態のＬＶＤＳ受信制御装置２５０は、図１１に示すように、ＬＶＤＳ／ＣＭＯＳ変換部２１２〜２１４を除いたＬＶＤＳ受信制御装置２００の構成と同様の構成を有している。また、本実施の形態のＬＶＤＳ受信制御装置２５０は、図１２に示すように、ＬＶＤＳ送信装置（ＬＶＤＳＴｘ）１５０と、ＬＶＤＳデータ伝送を行う。
【０１３３】
図１２は、ＬＶＤＳ受信制御装置２５０とＬＶＤＳ送信装置１５０とのＬＶＤＳデータ伝送システムの一構成例を示す構成図である。
【０１３４】
ＬＶＤＳ受信制御装置２５０は、シリアルデータを受信する外部接続可能端子であるコネクタ２５１を備えている。
【０１３５】
ＬＶＤＳ送信装置１５０は、シリアルデータおよびクロック信号を送信可能な機能を有するＩＣチップなどの送信器である。ＬＶＤＳ送信装置１５０は、プリント基板１６１に実装されており、同じプリント基板１６１に取り付けられたコネクタ１６２と、ＬＶＤＳ送信装置１５０の入出力部とコネクタ１６２の入出力部とを接続する配線とによって、外部とのデータ送信が可能なように構成されている。
【０１３６】
また、ＬＶＤＳ送信装置１５０とＬＶＤＳ受信制御装置２５０とは、データ情報を含むシリアルデータを伝送するケーブル１７１、および、クロック信号を伝送するケーブル１７２により接続されている。
【０１３７】
ＰＬＬ回路２０３では、図１３に示すように、ＶＣＯ２２４のオシレータ素子の段数を１４段として、出力信号Ｐｈｉ１〜Ｐｈｉ２８が作成される。なお、作成する出力信号Ｐｈｉの分解能は、ＶＣＯ２２４の段数（Ｍ）を変えることにより設定可能となる。分解能が高いほど、受信エラーを防止する能力を向上させることが可能となる。
【０１３８】
まず、ＬＶＤＳ送信装置１５０から、１クロック周期に７ｂｉｔのＬＶＤＳシリアルデータ（ＬＡ）とＬＶＤＳクロック信号（ＬＣＫ）とが、プリント基板１６１に形成された配線、コネクタ１６２、ケーブル１７１および１７２、コネクタ２５１の順に介して、ＬＶＤＳ受信制御装置２５０のＬＶＤＳ／ＣＭＯＳ変換部２１１および２１５に入力される。
【０１３９】
また、２ｂｉｔのＣＬ信号が、レジスタ制御部２０５に入力される。ＣＬ信号［１:０］は、ＬＶＤＳ受信制御装置２５０へのＬＡおよびＬＣＫラインの伝送線路差（スキュー）の情報（基板、ケーブルなど）を示す信号である。このとき、ＬＡおよびＬＣＫは、図１４に示すようなタイミングチャートで入力されることが考えられる。
【０１４０】
ＣＬ信号［１:０］は、例えば、図１４の（Ａ）に示すように、ＬＣＫに対しＬＡの線長差がない場合、ＣＬ［１:０］＝［００］の信号として供給される。また、図１４の（Ｂ）に示すように、ＬＣＫに対しＬＡの伝送路長が長い場合、すなわちＬＣＫに対してＬＡが遅れている場合、ＣＬ［１:０］＝［０１］の信号として供給される。さらに反対に、図１４の（Ｃ）に示すように、ＬＣＫに対しＬＡの伝送線路長が短い場合、すなわちＬＣＫに対してＬＡが進んでいる場合を、ＣＬ［１:０］＝［１０］の信号として供給される。
【０１４１】
このＣＬ信号は、送信側の基板配線を含めた伝送線路情報である。それゆえ、この情報は接続される送信側で知りえる情報であるので、送信側に変更があった場合でもこの信号を制御することにより、あらゆる送信側の伝送線路変化に対応できることになる。
【０１４２】
また、ＣＬ信号は、ＬＣＫ対ＬＡの関係を予め設定して供給すればよく、２ｂｉｔに限らない。ＣＬ信号にＬＣＫ対ＬＡの関係を設定した情報をレジスタ制御部２０５に設定することによって、レジスタ制御部２０５がＣＬ信号を検出することにより、スキューが発生しているかどうかの情報を得ることが可能となる。
【０１４３】
一方、Ｖｔｈ検出回路２０６では、ＬＶＤＳ受信制御装置２５０の製造プロセスのばらつきによって生じる、Ｖｔｈの組み合わせが検出される。
【０１４４】
ここで、Ｖｔｈの組み合わせについて、図５を参照しながら説明する。
【０１４５】
Ｐチャネル型ＭＯＳトランジスタ２４１と、Ｎチャネル型ＭＯＳトランジスタ２４２との特性の組み合わせは、大別して以下の５条件に限定される。すなわち、Ｖｔｈ（Ｐｃｈ，Ｎｃｈ）=（Typical，Typical），（High，High），（High，Low），（Low，High），（Low，Low）である。よって、Ｖｔｈ検出回路２０６は、上記５条件のうち、どの特性に該当するのかを検出することになる。
【０１４６】
例えば、Ｖｔｈ（Ｐｃｈ，Ｎｃｈ）＝（High，High）であるとすると、Ｖｔｈ検出回路２０６では、これに応じてＣＭＯＳインバータ回路の出力電圧Ｖが出力され、（high，high）を示すようにＡＤ変換器にて符号化される。
【０１４７】
本発明では、Typical値は、製造プロセスのＶｔｈターゲット値を意味している。Highは、Typical値に対してＶｔｈ電圧が高いことを意味している。反対に、Lowは、Typical値に対してＶｔｈ電圧が低いことを意味している。
【０１４８】
また、半導体上に形成させるトランジスタのスレッショルド電圧Ｖｔｈは、製造プロセス毎にばらつきが生じる。製造ターゲットＶｔｈセンター値（Typical）を、例えば、Ｖｔｈ（Ｐｃｈ，Ｎｃｈ）=（−０．７０Ｖ，０．５５Ｖ）とすると、±０．１５Ｖ位のばらつきがある。
【０１４９】
この場合のＶｔｈ（Ｐｃｈ，Ｎｃｈ）＝（High，High）は、上記ばらつきの範囲で考えると、Ｖｔｈの絶対値が高い組み合わせを意味し、Ｖｔｈ（Ｐｃｈ，Ｎｃｈ）＝（−０．８５Ｖ，０．７０Ｖ）となる。また、Ｖｔｈ（Ｐｃｈ，Ｎｃｈ）＝（Low，Low）の場合の値は、反対にＶｔｈの絶対値が低い組み合わせを意味し、Ｖｔｈ（Ｐｃｈ，Ｎｃｈ）＝（−０．５５Ｖ，０．４０Ｖ）となる。
【０１５０】
つまりは、Ｖｔｈ検出回路２０６では、Ｐチャネル型ＭＯＳトランジスタ２４１とＮチャネル型ＭＯＳトランジスタ２４２とのＶｔｈの組み合わせによって、図５に示す出力電圧Ｖの電圧値は違った値となる。
【０１５１】
よって、Ｖｔｈ（Ｐｃｈ，Ｎｃｈ）＝（Typical，Typical）のときの出力電圧Ｖに対して、Ｖｔｈ（Ｐｃｈ，Ｎｃｈ）＝（High，High）のときの出力電圧Ｖは高い電圧値となる。一方、Ｖｔｈ（Ｐｃｈ，Ｎｃｈ）＝（Low，Low）のときの出力電圧Ｖは、Ｖｔｈ（Ｐｃｈ，Ｎｃｈ）＝（Typical，Typical）のときの出力電圧Ｖに対して、低い電圧値となる。
【０１５２】
また、Ｖｔｈ検出回路２０６では、Ｖｔｈの組み合わせ範囲は決まっているため、出力電圧ＶをＡ／Ｄコンバータ２４３で符号化した結果は、その組み合わせに応じた範囲内で決まってくる。よって、組み合わせ毎に符号化の範囲を割り振ることによって、Ｖｔｈの状態（High，Typical，Low）を検出することが可能となる。
【０１５３】
例えば、Ａ／Ｄコンバータ２４３を４ｂｉｔのＡＤ変換器とすると、Ｖｔｈ（Ｐｃｈ，Ｎｃｈ）＝（Typical，Typical）のとき［０１００］〜［１１００］、Ｖｔｈ（Ｐｃｈ，Ｎｃｈ）＝（High，High）のとき［１１０１］〜［１１１１］などと、符号化の範囲を割り振ることができる。
【０１５４】
よって、Ｖｔｈの組み合わせによって、ＣＭＯＳインバータ回路の出力電圧Ｖが変動することにより、Ｖｔｈ検出回路２０６のＡＤ変換後の出力は、このＶｔｈ特性の変動を反映して符号化されるため、符号化されたデータ信号でもってＶｔｈを検出することが可能となる。
【０１５５】
以上、ＣＬ信号とＶｔｈ検出回路２０６の出力信号（Ｖｔｈ検出結果ＶｔｈＳ）とが、レジスタ制御部２０５に入力される。
【０１５６】
レジスタ制御部２０５では、ＣＬ信号とＶｔｈ検出結果ＶｔｈＳとが組み合わせられ、ＬＵＴ２０４を参照して、この組み合わせ結果に応じたＬＵＴデータＬＴＲがストローブ選択回路２０２に供給される。
【０１５７】
一例として、Ｖｔｈ検出結果ＶｔｈＳを２ｂｉｔ、ＣＬ信号を２ｂｉｔとし、レジスタ制御部２０５からの出力信号ＲＧを４ｂｉｔ［３:０］レジスタとする。ＲＧ［３:０］＝［ＶｔｈＳ＋ＣＬ］の組み合わせとすると、ＲＧ［３:０］値に対応したＬＵＴ２０４のＬＵＴデータＬＴＲがストローブ選択回路２０２に供給される。
【０１５８】
ＶｔｈＳの組み合わせは、ＶｔｈＳ＝（Typical，Typical）のとき：ＶｔｈＳ＝［０１］、ＶｔｈＳ＝（High，High）のとき：ＶｔｈＳ＝［１１］、ＶｔｈＳ＝（Low，Low）のとき：ＶｔｈＳ＝［００］とする。また、ＣＬ信号［１:０］は、伝送線路情報として図１４に示したように、（Ａ）ＬＡとＬＣＫと間にスキューがない場合：ＣＬ［１:０］＝［００］、（Ｂ）ＬＣＫに対してＬＡがDelayしている場合：ＣＬ［１:０］＝［０１］、（Ｃ）ＬＣＫに対してＬＡが進んでいる場合：ＣＬ［１:０］＝［１０］とする。
【０１５９】
例えば、ＶｔｈＳ［１:０］＝［０１］およびＣＬ［１:０］＝［００］のとき、レジスタ制御部２０５は、ＲＧ［３:０］＝［０１００］（［０１:ＶｔｈＳ、００:ＣＬ］）と組み合わせ、ＬＵＴ２０４に出力する。
【０１６０】
ＬＵＴ２０４には、ＲＧ＝［ＶｔｈＳ＋ＣＬ］の組み合わせに対応するテーブルデータが設定されており、ＲＧの組み合わせに応じて、ストローブ選択回路２０２に供給する最適なストローブ信号選択条件の設定データが格納されている。
【０１６１】
ＲＧ［３:０］＝［０１００］が供給されたＬＵＴ２０４では、ＲＧ＝［０１００］に対応したＬＵＴデータ（Ｖｔｈが［Typical，Typical］、ＣＬがＳｋｅｗなし）が、最適なストローブ信号選択条件としてストローブ選択回路２０２に出力される。
【０１６２】
次いで、ＲＧ値に対応したＬＵＴデータすなわち最適なストローブ信号選択条件に基づいて、ストローブ選択回路２０２にて最適なストローブ信号が選択され、シリアル／パラレル変換回路２０１に供給される。これにより、Ｓｋｅｗマージンに優れたＬＶＤＳ受信制御装置２５０を提供することができる。
【０１６３】
また、温度センサ２０７の検出結果も加えることによって、製造ばらつき（Ｖｔｈ）およびプリント基板１６１の状態（ＣＬ）に加え、動作環境に影響されず、Ｓｋｅｗマージンに優れたＬＶＤＳ受信制御装置２５０を提供することができる。
【０１６４】
一例として、Ｖｔｈ検出回路２０６のＶｔｈ検出結果ＶｔｈＳを２ｂｉｔ、基板配線などのＳｋｅｗ情報を示すＣＬ信号を２ｂｉｔ、温度センサ２０７の検出結果ＳＣを１ｂｉｔとし、温度センサ２０７の結果を反映させたＬＶＤＳ受信制御装置２５０の動作を説明する。このとき、レジスタ制御部２０５からの出力信号ＲＧは、５ｂｉｔ［４:０］レジスタとなる。
【０１６５】
温度センサ２０７の検出結果ＳＣは、ある温度よりも高くなったとき“１”を出力し、ある温度以下は“０”を出力するとする。また、ＶｔｈＳの組み合わせおよびＣＬ信号は、上述したものと同様とする。
【０１６６】
レジスタ制御部２０５では、ＶｔｈＳ、ＣＬ、ＳＣを組み合わせたＲＧ［４:０］＝［ＶｔｈＳ＋ＣＬ＋ＳＣ］が、ＬＵＴ２０４に出力される。ＬＵＴ２０４では、ＲＧ［４:０］値に対応したＬＵＴデータＬＴＲが、ストローブ選択回路２０２に供給され、シリアル／パラレル変換回路２０１に供給される。これにより、動作環境に影響されず、Ｓｋｅｗマージンに優れたＬＶＤＳ受信制御装置２５０を提供することができる。
【０１６７】
なお、レジスタ制御部２０５の出力信号ＲＧにおける、ＶｔｈＳ、ＣＬ、ＳＣの組み合わせは、上述した順番に限らず、もちろん他のパラメータを組み合わせてもよい。レジスタ制御部２０５の出力信号ＲＧの組み合わせに応じて、ＬＵＴ２０４に格納される制御データテーブルが設定される。
【０１６８】
続いて、一例として、Ｖｔｈ（Ｐｃｈ，Ｎｃｈ）＝（Typical，Typical）であり、かつ、ＣＬ信号が無い（すなわち外部要因によるスキューが無い）場合、最適なストローブ信号を選択する過程を図示したものを、図１５に示す。
【０１６９】
図１５に示す場合、レジスタ制御部２０５では、ＣＬ信号［００］とＶｔｈ検出結果（Typical，Typical）とに応じて、ＬＵＴ２０４を参照し、最適なストローブ信号選択条件であるＬＵＴデータ［００］が特定される。ＬＵＴデータ［００］は、ストローブ選択回路２０２に出力される。
【０１７０】
ＬＵＴデータ［００］には、Ｖｔｈ（Typical，Typical）および外部スキュー無しの場合に、ＰＬＬ回路２０３から出力された複数のサンプリングクロック（出力信号Ｐｈｉ１〜Ｐｈｉ２８（Ｐｈｉ［１:２８］））の中から最適なサンプリングクロックを選択して、最適なストローブ信号を作成するための最適なストローブ信号選択条件が定義されている。
【０１７１】
ストローブ選択回路２０２では、ＬＵＴデータ［００］に応じて、ＰＬＬ回路２０３にて作成された出力信号Ｐｈｉ１〜Ｐｈｉ２８の中から出力信号が選択され、最適なストローブ信号が作成された後、シリアル／パラレル変換回路２０１に出力される。なお、図１５に示す例では、ＬＵＴデータ［００］に応じて、例えば、データＤ１に対してはＰｈｉ［３］のように、太線の矢印で示されるストローブ信号が最適であるとして選択されている。
【０１７２】
これにより、シリアル／パラレル変換回路２０１では、最適なストローブ信号に同期してシリアルデータをパラレルデータに変換することが可能となり、受信エラーを防止することが可能となる。
【０１７３】
また、Ｖｔｈ（Ｐｃｈ，Ｎｃｈ）＝（High，High）であり、かつ、ＣＬ信号が無い（すなわち外部要因によるスキューが無い）場合、最適なストローブ信号を選択する過程を図示したものを、図１６に示す。
【０１７４】
図１６に示す場合、レジスタ制御部２０５では、ＣＬ信号［００］とＶｔｈ検出結果（High，High）とに応じて、ＬＵＴ２０４を参照し、最適なストローブ信号選択条件であるＬＵＴデータ［０１］が特定される。ＬＵＴデータ［０１］は、ストローブ選択回路２０２に出力される。
【０１７５】
ＬＵＴデータ［０１］は、Ｖｔｈ（High，High）および外部スキュー無しの場合に、ＰＬＬ回路２０３から出力された複数のサンプリングクロック（出力信号Ｐｈｉ１〜Ｐｈｉ２８）の中から最適なサンプリングクロックを選択して、最適なストローブ信号を作成するための最適なストローブ信号選択条件が定義されている。
【０１７６】
ストローブ選択回路２０２では、ＬＵＴデータ［０１］に応じて、ＰＬＬ回路２０３にて作成された出力信号Ｐｈｉ１〜Ｐｈｉ２８の中から出力信号が選択され、最適なストローブ信号が作成された後、シリアル／パラレル変換回路２０１に出力される。なお、図１６に示す例では、ＬＵＴデータ［０１］に応じて、例えば、データＤ１に対してはＰｈｉ［２］のように、太線の矢印で示されるストローブ信号が最適であるとして選択されている。
【０１７７】
ここで、ＰＬＬ回路２０３にて作成される出力信号Ｐｈｉ１〜Ｐｈｉ２８は、製造プロセスのばらつき、すなわちＶｔｈの組み合わせにより前後にシフトする。このＶｔｈの組み合わせにより前後どちらに動くかは、ＰＬＬ回路２０３のシミュレーションを行うことによって予め知ることが可能である。
【０１７８】
例えば、図１６に示すように、Ｖｔｈ（High，High）の場合、矢印Ｘに示すように、出力信号Ｐｈｉ１〜Ｐｈｉ２８は、Typical時の位置に対して、Delay側にシフトしている。これは、Ｖｔｈの絶対値が高いと、トランジスタの応答速度が遅くなるためである。これにより、データをサンプリングするＰｈｉ［１:２８］は、矢印Ｘに示す時間だけDelayする。
【０１７９】
ゆえに、データＤ１に着目すると、図１５に示した例では、Ｖｔｈ検出がないのでＰｈｉ［３］でデータＤ１をサンプリングしていた。これに対し、図１６に示した例では、Ｐｈｉ［１:２８］がDelayしているので、Ｐｈｉ［３］は、データＤ１に対してDelay（右）側にシフトしている。このため、Hold時間、すなわちHoldマージンが少ない。
【０１８０】
そこで、Ｖｔｈが高いときは、Ｐｈｉ［１:２８］がDelay側にシフトすることがわかっているため、Ｖｔｈ検出回路２０６にてＶｔｈ検出を行うことにより、検出結果のＶｔｈの絶対値が高い結果であれば、図１６に示した例のようにＰｈｉ［２］が選択される。これにより、データＤ１に対するＰｈｉのSetupおよびHold時間マージンが最大となるＰｈｉを用いて、データＤ１をサンプリングすることが可能となっている。
【０１８１】
よって、シリアル／パラレル変換回路２０１では、出力信号Ｐｈｉ１〜Ｐｈｉ２８のシフトの影響も考慮した最適なストローブ信号が供給されているので、問題なく、最適なストローブ信号に同期してシリアルデータをパラレルデータに変換することが可能となり、受信エラーを防止することが可能となる。
【０１８２】
また、半導体素子では、動作温度により特性がシフトすることが予めわかっている。つまりは、温度上昇によってＶｔｈは絶対値が高い側にシフトする。それゆえ、Ｖｔｈ検出回路２０６、伝送線路情報を示すＣＬ信号、および温度センサ２０７を設け、これらの結果をレジスタ制御部２０５で組み合わせ、組み合わせ結果に応じてＬＵＴ２０４からストローブ選択回路２０２へ供給するＬＵＴデータＬＴＲの値を読み出すことによって、製造ばらつき、基板配線などの伝送線路情報、および動作環境などの影響を受けることなく安定したＬＶＤＳ受信制御装置２５０を提供できる。
【０１８３】
以上により、製造プロセスのばらつきの影響、および、伝送線路差によるスキューの影響を受けることなく、受信エラーを防止することが可能となるので、安定したＬＶＤＳ受信制御装置２５０を実現することが可能となる。
【０１８４】
つまりは、本実施の形態のＬＶＤＳ受信制御装置２００および２５０は、製造プロセスのばらつきを検出し、その検出結果と、ユーザ基板、コネクタ、およびケーブルなどの伝送線路長差などの外因要素データとから、最適なストローブ信号選択条件を特定し、この特定した条件に基づいて最適なストローブ信号を作成する手段を備えている。
【０１８５】
これにより、製造プロセスのばらつきの影響と、伝送線路長差などの外因スキューの影響とを受けることが無い最適なストローブ信号を選択することが可能となっている。
【０１８６】
また、本実施の形態のＬＶＤＳ受信制御装置２００および２５０は、製造プロセスの変動と伝送線路長差などの外因要素に加え、動作周囲温度も考慮することによって、さらに周囲温度の影響も抑えた最適なストローブ信号選択条件を特定する。これにより、動作環境が厳しい場合であっても安定して、シリアルパラレル変化を行うことが可能となる。
【０１８７】
さらに、本実施の形態のＬＶＤＳ受信制御装置２００および２５０では、変換時にスキューによる影響を受けることが無くなり、スキューを検出する必要が無い。つまりは、本実施の形態のＬＶＤＳ受信制御装置２００および２５０は、ＣＬ信号によりスキューの影響を抑えているので、スキューを補正（キャンセル）する機能（Ｄｅ−Ｓｋｅｗ機能）を備えさせていることになる。
【０１８８】
このため、ＬＶＤＳデータ伝送システムにおいて、ホスト側（ＬＶＤＳ送信装置１００および１５０）では、セット基板やコネクタ、ケーブルなどの伝送線路の機構設計を含めたユーザ設計の自由度を向上することが可能となる。
【０１８９】
また、ＬＶＤＳ送信装置では、ＬＶＤＳ受信装置に入力されるシリアルデータおよびクロック信号のスキューを、確実にパラレルデータに変換可能なマージン内となるように制御する必要が無い。よって、安定した送受信システムを実現することが可能となる。
【０１９０】
ところで、本実施の形態のＬＶＤＳ受信制御装置２００および２５０は、半導体装置に内蔵して構成してもよい。これにより、ＬＶＤＳ受信制御装置２００および２５０、あるいは、ＬＶＤＳ受信制御装置２００および２５０およびその周辺回路を、ＩＣの形態で簡単に実現することが可能となる。
【０１９１】
なお、本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１９２】
本発明は、高速動作による動作温度環境が激しく、基板および伝送路の正確なインピーダンスマッチングが要求される大型ＬＣＤパネルに代表されるような、ＦＰＤパネルインタフェースに使用されるＬＶＤＳ受信装置に適用できるが、これに限らず、他の分野にも適用できる。例えば、製造工程で生じる熱処理などのゆらぎの影響により、上記ゆらぎが素子の形状や物性的な条件に影響を与えることによって、内蔵した部品の特性がばらつくことにより回路が仕様どおりに動作しないことが発生するような受信装置にも適用できる。
【図面の簡単な説明】
【０１９３】
【図１】本発明におけるＬＶＤＳ受信装置の実施の一形態を示すブロック図である。
【図２】上記ＬＶＤＳ受信装置を含むＬＶＤＳデータ伝送システムの概略を示す概略構成図である。
【図３】上記ＬＶＤＳ受信装置におけるＰＬＬ回路の構成を示すブロック図である。
【図４】上記ＰＬＬ回路におけるＶＣＯの構成を示す回路図である。
【図５】上記ＬＶＤＳ受信装置におけるＶｔｈ検出回路の構成を示す回路図である。
【図６】上記ＬＶＤＳ受信装置におけるスキューが無い場合の、入力データ、クロック信号、ストローブ信号、および出力データを時系列で示すタイミングチャートである。
【図７】上記ＬＶＤＳ受信装置におけるストローブ信号が遅れ側にシフトした場合の、入力データ、クロック信号、ストローブ信号、および出力データを時系列で示すタイミングチャートである。
【図８】上記ＬＶＤＳ受信装置におけるストローブ信号が進み側にシフトした場合の、入力データ、クロック信号、ストローブ信号、および出力データを時系列で示すタイミングチャートである。
【図９】上記ＬＶＤＳ受信装置における、ストローブ信号が遅れ側にシフトし、かつ、進みスキューがあり、受信エラーが発生する場合の、入力データ、クロック信号、ストローブ信号、および出力データを時系列で示すタイミングチャートである。
【図１０】上記ＬＶＤＳ受信装置における、最適なストローブ信号を選択した結果を示すタイミングチャートである。
【図１１】本発明におけるＬＶＤＳ受信装置の他の実施の形態を示すブロック図である。
【図１２】上記ＬＶＤＳ受信装置とＬＶＤＳ送信装置との接続構成を示す模式図である。
【図１３】上記ＬＶＤＳ受信装置におけるＰＬＬ回路の構成を示すブロック図である。
【図１４】上記ＬＶＤＳ受信装置における、ＣＬ信号の状態の組み合わせを説明するための図である。
【図１５】上記ＬＶＤＳ受信装置における、最適なストローブ信号を選択する過程の一例を説明するための図である。
【図１６】上記ＬＶＤＳ受信装置における、最適なストローブ信号を選択する過程の他の例を説明するための図である。
【図１７】従来のＬＶＤＳデータ伝送システムの概略を示す概略構成図である。
【図１８】従来のＬＶＤＳ受信装置の構成を示すブロック図である。
【図１９】上記従来のＬＶＤＳ受信装置における、スキューが無い場合のスキュー検出例を説明するための図である。
【図２０】上記従来のＬＶＤＳ受信装置における、進みスキューがある場合のスキュー検出例を説明するための図である。
【図２１】上記従来のＬＶＤＳ受信装置における、遅れスキューがある場合のスキュー検出例を説明するための図である。
【符号の説明】
【０１９４】
１００，１５０  ＬＶＤＳ送信装置
１６２  コネクタ
１７１，１７２  ケーブル
２００，２５０  ＬＶＤＳ受信制御装置（ＬＶＤＳ受信装置）
２０１  シリアル／パラレル変換回路
２０２  ストローブ選択回路（ストローブ信号作成手段）
２０３  ＰＬＬ回路（信号発生手段）
２０４  ＬＵＴ
２０５  レジスタ制御部（最適条件特定手段、外部負荷検出手段）
２０６  Ｖｔｈ検出回路（製造プロセス特性検出手段）
２０７  温度センサ（温度検出手段）
２１０  特性検出制御部（特性検出制御手段）
２１１〜２１５  ＬＶＤＳ／ＣＭＯＳ変換部
２４１  Ｐチャネル型ＭＯＳトランジスタ（ＣＭＯＳインバータ回路）
２４２  Ｎチャネル型ＭＯＳトランジスタ（ＣＭＯＳインバータ回路）
２４３  Ａ／Ｄコンバータ（アナログ／デジタル変換回路）
２５１  コネクタ
【図１】
2008219813.tif 000003
【図２】
2008219813.tif 000004
【図３】
2008219813.tif 000005
【図４】
2008219813.tif 000006
【図５】
2008219813.tif 000007
【図６】
2008219813.tif 000008
【図７】
2008219813.tif 000009
【図８】
2008219813.tif 000010
【図９】
2008219813.tif 000011
【図１０】
2008219813.tif 000012
【図１１】
2008219813.tif 000013
【図１２】
2008219813.tif 000014
【図１３】
2008219813.tif 000015
【図１４】
2008219813.tif 000016
【図１５】
2008219813.tif 000017
【図１６】
2008219813.tif 000018
【図１７】
2008219813.tif 000019
【図１８】
2008219813.tif 000020
【図１９】
2008219813.tif 000021
【図２０】
2008219813.tif 000022
【図２１】
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