(57)【要約】  【課題】  第１のプラズマ処理工程とその工程より放電開始電圧が高い第２のプラズマ処理工程を同一プラズマ反応室内において行う場合に、第２のプラズマ処理工程において均一なプラズマを電極間に発生および維持させるためには、電極間に高電圧を印加する必要があり、プラズマへの投入電力量が大きくなる。  【解決手段】  放電開始電圧が高い条件の第２のプラズマ処理工程においてパルス変調された交流電力を用いることにより、均一なプラズマを電極間に発生および維持させ、かつ、電極間に投入される電力量を低減することが可能となる。これにより、プラズマ処理速度を低下させ、その処理量の制御が容易となる。  【選択図】図１
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【特許請求の範囲】
【請求項１】
同一のプラズマ反応室内で少なくとも２のプラズマ処理工程を行うプラズマ処理方法であって、
プラズマ処理用の電源としてＣＷ交流電力を用いる第１のプラズマ処理工程と、
プラズマ処理用の電源としてパルス変調された交流電力を用い、第１のプラズマ処理工程より放電開始電圧が高い第２のプラズマ処理工程と、
前記第１のプラズマ処理工程と前記第２のプラズマ処理工程を適宜切換える切換工程と、
を有することを特徴とするプラズマ処理方法。
【請求項２】
前記第１のプラズマ処理工程および前記第２のプラズマ処理工程は、前記プラズマ反応室内に設置されたカソード・アノード電極対の電極間距離が同一の構成で行われることを特徴とする請求項１に記載のプラズマ処理方法。
【請求項３】
前記プラズマ反応室内のガス圧力は、前記第１のプラズマ処理工程と前記第２のプラズマ処理工程の間で異なることを特徴とする請求項１または請求項２に記載のプラズマ処理方法。
【請求項４】
前記第１のプラズマ処理工程で前記プラズマ反応室内に導入され分解されるガスは、前記第２のプラズマ処理工程で前記プラズマ反応室内に導入され分解されるガスより印加電圧により電離され易いことを特徴とする請求項１から請求項３の何れか１項に記載のプラズマ処理方法。
【請求項５】
前記第１のプラズマ処理工程はプラズマＣＶＤ法による成膜工程であり、前記第２のプラズマ処理工程はプラズマエッチング処理を行う工程であることを特徴とする請求項１から請求項４の何れか１項に記載のプラズマ処理方法。
【請求項６】
前記プラズマエッチング処理は、前記第１のプラズマ処理工程において前記プラズマ反応室内に付着した膜をプラズマエッチングすることを特徴とする請求項５に記載のプラズマ処理方法。
【請求項７】
前記第１のプラズマ処理工程は、光電変換素子の半導体層の少なくとも１層をプラズマＣＶＤ法により成膜する工程であることを特徴とする請求項６に記載のプラズマ処理方法。
【請求項８】
前記第１のプラズマ処理工程および前記第２のプラズマ処理工程は、プラズマＣＶＤ法により半導体膜を成膜する工程であることを特徴する請求項１から請求項４の何れか１項に記載のプラズマ処理方法。
【請求項９】
前記第１のプラズマ処理工程のプラズマＣＶＤ法により結晶性シリコン系半導体層を成膜し、前記第２のプラズマ処理工程のプラズマＣＶＤ法により非晶質シリコン系半導体層を成膜し、さらに当該結晶性シリコン半導体層及び当該非晶質シリコン半導体層の成膜の後、前記第２のプラズマ処理工程により、前記プラズマ反応室内に付着した膜をプラズマエッチングすることを特徴とする請求項１から請求項４の何れか１項に記載のプラズマ処理方法。
【請求項１０】
請求項７から請求項９の何れか１項に記載のプラズマ処理方法を用いて製造された光電変換素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマ処理方法およびその方法を用いて製造された光電変換素子に関するものであり、より詳しくは、同一のプラズマ反応室内において少なくとも２つのプラズマ処理工程を行うプラズマ処理方法およびその方法を用いて製造された光電変換素子に関するものである。
【背景技術】
【０００２】
従来、半導体薄膜層を成膜するプラズマＣＶＤ装置として、複数のプラズマ反応室（チャンバとも呼ばれる、以下同じ）を直線状に連結したインライン方式、または中央に中間室を設け、その周りに複数のプラズマ反応室を配置するマルチチャンバ方式が採用されている。しかし、インライン方式では、基板搬送の動線が直線状であるため、部分的にメンテナンスの必要が生じた場合でも、装置全体を停止させなければならない。
【０００３】
一方、マルチチャンバ方式は、成膜されるべき基板が中間室を経由して各プラズマ反応室に移動させられる方式であり、それぞれのプラズマ反応室と中間室との間に気密を維持し得る可動仕切りが設けられているため、ある１つのプラズマ反応室に不都合が生じた場合でも、他のプラズマ反応室は使用可能であり、生産が全体的に停止させられるということはない。しかし、このマルチチャンバ方式の生産装置では、中間室を介した基板の動線が複数あり、中間室の機械的な構造が複雑になることは避けられない。たとえば、中間室と各プラズマ反応室との間の気密性を維持しつつ基板を移動させる機構が複雑であって高価になる。また、中間室の周りに配置されるプラズマ反応室の数が空間的に制限されるという問題もある。
【０００４】
このような問題点を鑑みて、特許文献１には、ｐ型半導体層、ｉ型結晶性シリコン系光電変換層およびｎ型半導体層が、同一のプラズマＣＶＤプラズマ反応室内で順に引続いて成膜され、かつｐ型半導体層は、プラズマ反応室内の圧力が５Ｔｏｒｒ（６６７Ｐａ）以上の条件で成膜されることを特徴とするシリコン系薄膜光電変換装置の製造方法が提案されている。この方法によれば、良好な性能および品質を有する光電変換装置を簡易な装置により低コストかつ高効率で製造できるとされている。
【０００５】
このように、プラズマＣＶＤ装置の効率的利用による装置コスト低減のため、同一プラズマ反応室内において異なった成膜工程を実施する試みがなされている。
【特許文献１】特開２０００−２５２４９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、同一のプラズマ反応室内において、異なる処理条件のプラズマＣＶＤ工程を２工程以上行う場合またはプラズマＣＶＤ工程およびプラズマエッチング工程を行う場合等の異なった処理条件のプラズマ処理工程を２工程以上行う場合には以下のような問題が生じる。
【０００７】
薄膜の成膜、エッチングにおいては、平行平板電極を用いたプラズマＣＶＤ装置、又はエッチング装置が一般的に使用されている。この装置において、平行平板間にグロー放電が起こる電圧（放電開始電圧）は、パッシェンの法則に従い、平行平板電極間距離ｄ（ｍ）とガス圧力ｐ（Ｔｏｒｒ）の積の関数であらわされる。放電開始電圧とｐｄ積の関係は気体の種類により異なるが、ｐｄ積が10-2〜10-1の時に放電開始電圧が最低値となる。火花放電は、電界で加速された電子が気体分子と衝突し、気体を電離させることによっておこるため、気体が少なくなると衝突が起こり難くなり、逆に気体が多くなると電子が衝突までに充分加速され難くなるので、ガス圧に対して最低値を有することとなる。
【０００８】
ここで、電極間距離ｄがほぼ一定である同一のプラズマ反応室内において、ガス圧力およびガス種類が異なる工程を行う場合、一方の条件において放電開始電圧が最小となるように電極間距離ｄを設定すると、他方の処理条件においては放電開始電圧が大きくなってしまい、プラズマ発生のためにより大きな電圧印加が必要となる。印加電圧の大きさが不足している場合には、プラズマが発生しないか発生しても均一なプラズマを維持できない。
【０００９】
また、電極間距離ｄが調整できる構造としても、その可動範囲が制限され、各プラズマ処理工程毎の放電開始電圧の最小化または各プラズマ処理工程毎に放電開始電圧を略同一にすることが可能であるとは限らず、各プラズマ処理工程毎に放電開始電圧が異なるといった場合がある。
【００１０】
すなわち、異なった処理条件のプラズマ処理工程を同一のプラズマ反応室で行う場合、それぞれの工程の使用ガス又はガス圧力が異なるため、一方の工程において放電開始電圧が大きくなり、当該工程においては均一なプラズマの発生および維持のために大きな電圧を印加することが必要となる。
【００１１】
そこで、電極間に大きな電圧を印加すると均一なプラズマを電極間に発生および維持させることはできるが、電極間に過大な電力量を投入することとなり、ガス分解に使用される電力量が増大するため、プラズマ処理速度が上昇し、その処理量の制御が難しくなるといった問題が生じる。
【００１２】
本発明は、上記の点に鑑みてなされたものであり、プラズマ発生電圧（放電開始電圧）が異なる少なくとも２工程のプラズマ処理工程を同一のプラズマ反応室内で行う場合に、両工程において均一なプラズマを電極間に発生および維持し、かつ、電極間に投入される電力量を低減しプラズマ処理速度を低下させ処理量の制御を容易にするプラズマ処理方法およびその方法を用いて製造された光電変換素子を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明は、同一のプラズマ反応室内で少なくとも２のプラズマ処理工程を行うプラズマ処理方法であって、
プラズマ処理用の電源としてＣＷ交流電力を用いる第１のプラズマ処理工程と、
プラズマ処理用の電源としてパルス変調された交流電力を用い、第１のプラズマ処理工程より放電開始電圧が高い第２のプラズマ処理工程と、
前記第１のプラズマ処理工程と前記第２のプラズマ処理工程を適宜切換える切換工程と、
を有するプラズマ処理方法である。
【００１４】
本方法によれば、少なくとも２のプラズマ処理工程を同一のプラズマ反応室内において行う場合に、放電開始電圧が低いプラズマ処理工程においてはＣＷ交流電力をプラズマ処理用の電力として用い、放電開始電圧が高いプラズマ処理工程においてはパルス変調された交流電力をプラズマ処理用の電力として用いることにより、放電開始電圧が高いプラズマ処理工程においても、電極間に均一なプラズマを発生および維持させ、かつ、電極間に投入される電力量を低減しプラズマ処理速度を低下させ処理量の制御を容易にすることができる。
【００１５】
さらに、本発明は、前記第１のプラズマ処理工程および前記第２のプラズマ処理工程は、前記プラズマ反応室内に設置されたカソード・アノード電極対の電極間距離が同一の構成で行われるプラズマ処理方法である。
【００１６】
さらに、本発明は、前記プラズマ反応室内のガス圧力は、前記第１のプラズマ処理工程と前記第２のプラズマ処理工程の間で異なるプラズマ処理方法である。
【００１７】
さらに、本発明は、前記第１のプラズマ処理工程で前記プラズマ反応室内に導入され分解されるガスは、前記第２のプラズマ処理工程で前記プラズマ反応室内に導入され分解されるガスより印加電圧により電離され易いプラズマ処理方法である。
【００１８】
さらに、本発明は、前記第１のプラズマ処理工程はプラズマＣＶＤ法による成膜工程であり、前記第２のプラズマ処理工程はプラズマエッチング処理を行う工程であるプラズマ処理方法である。
【００１９】
さらに、本発明は、前記プラズマエッチング処理は、前記第１のプラズマ処理工程において前記プラズマ反応室内に付着した膜をプラズマエッチングするプラズマ処理方法である。
【００２０】
さらに、本発明は、前記第１のプラズマ処理工程は、光電変換素子の半導体層の少なくとも１層をプラズマＣＶＤ法により成膜する工程であるプラズマ処理方法である。
【００２１】
さらに、本発明は、前記第１のプラズマ処理工程および前記第２のプラズマ処理工程は、プラズマＣＶＤ法により半導体膜を成膜する工程であるプラズマ処理方法である。
【００２２】
さらに、本発明は、前記第１のプラズマ処理工程のプラズマＣＶＤ法により結晶性シリコン系半導体層を成膜し、前記第２のプラズマ処理工程のプラズマＣＶＤ法により非晶質シリコン系半導体層を成膜し、さらに当該結晶性シリコン半導体層及び当該非晶質シリコン半導体層の成膜の後、前記第２のプラズマ処理工程により、前記プラズマ反応室内に付着した膜をプラズマエッチングするプラズマ処理方法である。
【００２３】
さらにまた、本発明は、前記プラズマ処理方法を用いて製造された光電変換素子である。
【発明の効果】
【００２４】
本発明は、同一のプラズマ反応室内で少なくとも２のプラズマ処理工程を行うプラズマ処理方法であって、プラズマ処理用の電源としてＣＷ交流電力を用いる第１のプラズマ処理工程と、プラズマ処理用の電源としてパルス変調された交流電力を用い、第１のプラズマ処理工程より放電開始電圧が高い第２のプラズマ処理工程と、前記第１のプラズマ処理工程と前記第２のプラズマ処理工程を適宜切換える切換工程と、を有するプラズマ処理方法である。
【００２５】
本方法によれば、放電開始電圧の異なる少なくとも２のプラズマ処理工程を同一のプラズマ反応室内において行う場合に、放電開始電圧が低い第１のプラズマ処理工程においてはＣＷ交流電力をプラズマ処理用の電力として用い、放電開始電圧が高い第２のプラズマ処理工程においてはパルス変調された交流電力をプラズマ処理用の電力として用いることにより、放電開始電圧が高い第２のプラズマ処理工程においても、カソード・アノード電極間に大きな電圧を印加できると同時に投入電力の時間平均を低減することができるため、電極間に均一なプラズマを発生および維持させ、かつ、プラズマ処理速度を低減し、その処理量の制御を容易とすることができる。
【発明を実施するための最良の形態】
【００２６】
本発明の実施形態を図面を参照して説明する。図１は、本発明のプラズマ処理方法が実施されるプラズマ処理装置の概略断面図である。
【００２７】
図１のプラズマ処理装置は、密閉可能なプラズマ反応室１０１内に、カソード電極１０２・アノード電極１０３対が設置された平行平板型の電極構造を有するプラズマＣＶＤ法による半導体層成膜装置である。カソード電極１０２とアノード電極１０３の電極間距離は、所望の処理条件に従って決定され、数ｍｍから数十ｍｍ程度とされのが一般的である。プラズマ反応室１０１外には、カソード電極１０２に電力を供給する電力供給手段１０８と、電力供給手段１０８とカソード電極１０２・アノード電極１０３対の間のインピーダンス整合を行うインピーダンス整合回路１０５が設置されている。
【００２８】
電力供給手段１０８は、電力導入線１０６ａの一端に接続され、他端は、インピーダンス整合回路１０５に接続されている。インピーダンス整合回路１０５には電力導入線１０６ｂの一端が接続され、他端は、カソード電極１０２に接続されている。
【００２９】
電力供給手段１０８は、ＣＷ（連続波形）交流出力とパルス変調（オンオフ制御）された交流出力が可能であれば良く、通常、交流電源と変調回路により構成される。出力される交流電力の周波数は、１３、５６ＭＨｚが一般的であるが、これに限られるものではなく、数ｋＨｚからＶＨＦ帯、さらにマイクロ波帯の周波数を使用しても良い。また、パルス変調時のオン時間・オフ時間は任意に設定可能であり、数μ秒から数ｍ秒程度の範囲で設定される。
【００３０】
一方、アノード電極１０３は電気的に接地されており、アノード電極１０３上には、ワーク１０７が載置される。
【００３１】
ワーク１０７は、カソード電極１０２上に載置されても良いが、プラズマ中のイオンダメージによる膜質低下を低減するためアノード電極１０３上に設置されることが一般的である。
【００３２】
プラズマ反応室１０１には、ガス導入口１１０が設けられている。ガス導入口１１０からは、希釈ガス、材料ガス、ドーピングガス等のガス１１８が導入される。
【００３３】
また、プラズマ反応室１０１には、真空ポンプ１１６と圧力調整用バルブ１１７が直列に接続され、プラズマ反応室１０１内のガス圧力が略一定に保たれる。
【００３４】
（実施形態１）
本実施形態に係るプラズマ処理方法は、プラズマＣＶＤ法によりワーク１０７上に薄膜を成膜するプラズマＣＶＤ工程（第１のプラズマ処理工程を含む工程）と、別のワーク１０７をエッチング処理するプラズマエッチング工程（第２のプラズマ処理工程）を同一プラズマ反応室１０１内において行うものである。
【００３５】
プラズマＣＶＤ工程は、ＣＷ交流電力を用いる第１のプラズマ処理工程を少なくとも１工程含むものであれば良く、パルス変調された交流電力を用いるプラズマＣＶＤ工程を含んでいても良い。プラズマＣＶＤ工程は、単層の膜を成膜する工程でも良く、複数層の膜を成膜する工程であっても良い。本実施形態においては、プラズマＣＶＤ工程により複数層の膜を成膜した。
【００３６】
一方、プラズマエッチング工程は、第１のプラズマ処理工程より放電開始電圧が高く、パルス変調された交流電力を用いてプラズマエッチングを行う工程である。
【００３７】
以下に本実施形態について詳述する。
プラズマＣＶＤ工程としては、例えば、材料ガスとしてＨ２ガスで希釈されたＳｉＨ４ガス、ドーピングガスとしてＢ２Ｈ６、ＰＨ３を用い、ｐｉｎ構造を有するシリコン系薄膜光電変換素子の半導体層成膜工程が挙げられる。本プラズマＣＶＤ工程に含まれる第１のプラズマ処理工程においては、プラズマ反応室１０１内の圧力は圧力調整用バルブ１１７により一定値（例えば約５００Ｐａ）に調節され、カソード電極１０２には電力供給手段１０８から出力されたＣＷ交流電力が投入される。ここで、カソード電極１０２、アノード電極１０３の電極間距離は数ｍｍから数十ｍｍ程度とされる。この電極間距離は、所望の成膜条件により決定される。この工程によって、ワーク１０７にシリコン系薄膜が成膜される。
【００３８】
一方、プラズマエッチング工程においては、ワーク１０７をして、部分的にマスキングされたシリコン基板をセットし、エッチングガスとして例えば数倍の流量のＡｒガスで希釈されたＮＦ３ガスを使用する。本工程において、プラズマ反応室１０１内の圧力は一定値（例えば約５００Ｐａ）に調節され、カソード電極１０２には電力供給手段１０８から出力されたパルス変調された交流電力が投入される。エッチングガスとしては、ＮＦ３ガス以外にＣＦ４ガス等のフッ素系エッチングガスをＡｒガス等の不活性ガスにより希釈したものを用いることができる。この工程により、マスキングされていない部分のシリコン基板表面に所望のエッチング処理を施すことができる。
【００３９】
上記プラズマＣＶＤ工程およびプラズマエッチング工程は同一プラズマ反応室１０１において実施され、両工程において、カソード電極１０２・アノード電極１０３の電極間距離は一定とし、設定ガス圧力も略同一とした。この場合、前述したｐｄ積は各工程において略一定であるが、プラズマエッチング工程で使用するＮＦ３ガス、Ａｒガスの混合ガスは、プラズマＣＶＤ工程で使用するＳｉＨ４ガス、Ｈ２ガスの混合ガスと比較して電離し難いため、プラズマエッチング工程における放電開始電圧がプラズマＣＶＤ工程の場合より大きくなる。したがって、プラズマエッチング工程において電極間に均一なプラズマを発生および維持させるためには、より大きな電圧を印加する必要がある。この工程においてＣＷ交流電力を使用した場合には、プラズマを発生および維持させる際に投入される電力量が過大となり、カソード電極１０２・アノード電極１０３の電極間以外の絶縁部分にプラズマが発生し、その部分に損傷を与える可能性がある。
【００４０】
本実施形態では、プラズマエッチング工程において、カソード電極１０２にパルス変調された交流電力を投入しているため、カソード電極１０２・アノード電極１０３間に大きな電圧を印加し均一なプラズマを容易に発生させることができ、かつ、パルスのデューティー比を調整することにより、投入電力量を小さく抑えることができる。これにより、エッチング速度を低減し、エッチング速度の制御を容易にすることができ、また、装置損傷を防止することが可能となる。
【００４１】
本発明の実施形態は、これに限られるものではなく、プラズマエッチング工程とこの工程より放電開始電圧が小さな第１のプラズマ処理工程を有するプラズマＣＶＤ工程を含んでいれば良い。通常、プラズマＣＶＤ工程で使用されるガスはプラズマエッチング工程で使用されるガスと異なるものであり、両工程における放電開始電圧に差異が生じるため、本発明のプラズマ処理方法が適用できる。また、各工程におけるプラズマ反応室１０１内の設定圧力条件が異なる場合にも、放電開始電圧の差が大きくなることが考えられ、本発明のプラズマ処理方法が有効である。
【００４２】
（実施形態２）
本実施形態は、放電開始電圧の異なる少なくとも２のプラズマＣＶＤ工程が同一のプラズマ反応室１０１内で実施されるものであり、一例として、シリコン系薄膜光電変換素子の半導体層を成膜する工程を以下に記載する。
【００４３】
本実施形態が行われるプラズマ処理装置は、図１と同様である。図１のプラズマ処理装置において、アノード電極１０３上には、ワーク１０７として透明導電膜２０２が成膜された透明基板２０１が載置されている。透明基板２０１は、カソード電極１０２上に設置されていても良いが、プラズマ中のイオンダメージによる膜質低下を低減するためアノード電極１０３上に設置されることが一般的である。
【００４４】
ガス導入口１１０からは、希釈ガス、材料ガス、ドーピングガスが導入される。希釈ガスとしては水素ガスを含むガス、材料ガスとしてはシラン系ガス、メタンガス、ゲルマンガス等、ｐ型不純物ドーピングガスとしてはジボランガス等、ｎ型不純物ドーピングガスとしてはホスフィンガス等が使用される。
【００４５】
図２は、本実施形態に係るシリコン系薄膜光電変換素子の概略断面図である。基板２０１上に第一電極２０２が成膜され、第一電極２０２上に、第一ｐ型半導体層２１１、ｉ型非晶質シリコン系光電変換層２１２、第一ｎ型半導体層２１３が順次積層され、第一ｐｉｎ構造積層体２１４が成膜される。続いて、第二ｐ型半導体層２２１、ｉ型結晶質シリコン系光電変換層２２２および第二ｎ型半導体層２２３が順次積層され、第二ｐｉｎ構造積層体２２４が成膜される。第一ｐｉｎ構造積層体２１４および第二ｐｉｎ構造積層体２２４により二重ｐｉｎ構造積層体２３０が構成され、二重ｐｉｎ構造積層体２３０上には第二電極２０３が成膜され、シリコン系薄膜光電変換素子２０６が完成する。
【００４６】
基板２０１としては、プラズマＣＶＤ成膜プロセスにおける耐熱性および透光性を有するガラス基板、ポリイミド等の樹脂基板が一般的に使用される。本実施形態においては、基板２０１としてガラス基板を使用した。
【００４７】
第一電極２０２としては、ＳｎＯ2、ＩＴＯ、ＺｎＯなどの透明導電膜が使用される。これらは、ＣＶＤ、スパッタ、蒸着等の方法により成膜することが一般的である。本実施形態においては、第一電極２０２として、ＳｎＯ2を使用した。
【００４８】
二重ｐｉｎ構造積層体２３０は、同一のプラズマ反応室１０１内においてプラズマＣＶＤ法により成膜される。本実施形態においては、基板２０１からｐ型、ｉ型、ｎ型の半導体を順に二重に積層した二重ｐｉｎ構造とした。
【００４９】
本実施形態においては、第一ｐ型半導体層２１１をボロンドーピングしたｐ型非晶質シリコンカーバイド半導体層とし、ｉ型非晶質シリコン系光電変換層２１２をｉ型非晶質シリコン半導体層とし、第一ｎ型半導体層２１３をリンドーピングしたｎ型結晶質シリコン半導体層とした。シリコン系半導体層としては、シリコン、シリコンカーバイド、シリコンゲルマニウム等が一般的に用いられ、導電型半導体層のドーピング材料としては、ｐ型にはボロン、アルミニウム等、ｎ型にはリン等が用いられることが一般的である。
【００５０】
第二電極２０３としては、銀，アルミニウム等の金属やＳｎＯ2、ＩＴＯ、ＺｎＯなどの透明導電膜あるいはこれらを積層したものが使用される。これらは、ＣＶＤ、スパッタ、蒸着等の方法により成膜することが一般的である。本実施形態においては、第二電極２０３として、ＺｎＯと銀をこの順に積層した。
【００５１】
以下に二重ｐｉｎ構造積層体２３０の成膜方法について詳述する。
二重ｐｉｎ構造積層体２３０は、同一のプラズマ反応室１０１内においてプラズマＣＶＤ法により成膜される。
【００５２】
第一ｐ型半導体層２１１であるｐ型非晶質シリコンカーバイド半導体層は、以下の成膜条件において成膜することができる。成膜時のプラズマ反応室１０１内の圧力は、２００Ｐａ以上３０００Ｐａであることが望ましく、本実施形態では４００Ｐａとした。また、基板２０１の下地温度は、２５０℃以下の条件とすることが望ましく、本実施形態では１８０℃とした。また、カソード電極１０２に投入されるプラズマ処理用の電力とし、パルス変調された周波数１３．５６ＭＨｚの交流電力を使用した。カソード電極１０２単位面積あたりの電力密度は０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下とすることが望ましく、本実施形態では０．１Ｗ／ｃｍ2とした。パルス変調時のオン時間・オフ時間は所望の成膜速度に応じて設定可能であり、通常数μ秒から数ｍ秒程度の範囲で設定される。本実施形態では、オン時間を５０μｓ、オフ時間を１００μｓとした。
【００５３】
プラズマ反応室１０１内に導入される混合ガスは、シランガス、水素ガス、メタンガスおよびジボランガスを含むものを使用する。プラズマ反応室１０１内に導入する原料ガスは、シラン系ガスと、水素ガスを含有する希釈ガスとを含むことが好ましく、さらに、メタンあるいはトリメチルジボランを含むものであれば良い。シランガスに対する水素ガスの流量は、数倍から数十倍程度が望ましく、本実施形態では１０倍とした。
【００５４】
第一ｐ型半導体層２１１の膜厚は、ｉ型非晶質シリコン系光電変換層２１２に十分な内部電界を与えるため２ｎｍ以上が望ましく、非活性層である第一ｐ型半導体層２１１の光吸収量を抑えｉ型非晶質シリコン系光電変換層２１２へ到達する光を増大するため、できる限り薄いことが望ましく、通常５０ｎｍ以下とされる。本実施形態では、第一ｐ型半導体層２１１の膜厚を２０ｎｍとした。
【００５５】
ｉ型非晶質シリコン系光電変換層２１２であるｉ型非晶質シリコン半導体層は、以下の成膜条件において成膜することができる。成膜時のプラズマ反応室１０１内の圧力は、２００Ｐａ以上３０００Ｐａであることが望ましく、本実施形態では４００Ｐａとした。また、基板２０１の下地温度は、２５０℃以下の条件とすることが望ましく、本実施形態では１８０℃とした。また、カソード電極１０２に投入されるプラズマ処理用の電力とし、周波数１３．５６ＭＨｚのＣＷ交流電力を使用した。カソード電極１０２単位面積あたりの電力密度は０．０１Ｗ／ｃｍ2以上０．３Ｗ／ｃｍ2以下とすることが望ましく、本実施形態では０．１Ｗ／ｃｍ2とした。
【００５６】
プラズマ反応室１０１内に導入される混合ガスは、シランガス、水素ガスを含むものを使用する。シランガスに対する水素ガスの流量は、５倍以上２０倍以下が好ましく、良好な膜質の非晶質ｉ型光電変換層を成膜することができる。本実施形態では１０倍とした。
【００５７】
ｉ型非晶質シリコン系光電変換層２１２の膜厚は、光吸収量、光劣化による特性低下を考慮して、０．１μｍから０．５μｍの値に設定される。本実施形態では、ｉ型非晶質シリコン系光電変換層２１２の厚さを０．３μｍとした。
【００５８】
ここで、ｉ型非晶質シリコン系光電変換層２１２は、その成膜速度が速すぎると膜中の欠陥密度増大等の膜質低下が起こることが一般的に知られており、成膜速度の制御が重要である。本実施形態において、膜厚設定の関係から膜質向上が必要な場合には、成膜速度低下のため、プラズマ処理用にパルス変調された交流電力を使用しても良い。
【００５９】
第一ｎ型半導体層２１３であるｎ型結晶質シリコン半導体層は、以下の成膜条件において成膜することができる。成膜時のプラズマ反応室１０１内の圧力は、２４０Ｐａ以上３６００Ｐａ以下であることが望ましく、本実施形態では２０００Ｐａとした。また、基板２０１の下地温度は、２５０℃以下の条件とすることが望ましく、本実施形態では１８０℃とした。また、カソード電極１０２に投入されるプラズマ処理用の電力とし、周波数１３．５６ＭＨｚのＣＷ交流電力を使用した。カソード電極１０２単位面積あたりの電力密度は０．０２Ｗ／ｃｍ2以上０．５Ｗ／ｃｍ2以下とすることが望ましく、本実施形態では０．３Ｗ／ｃｍ2とした。
【００６０】
プラズマ反応室１０１内に導入される混合ガスは、シランガス、水素ガス、ホスフィンガスを含むものを使用する。シランガスに対する水素ガスの流量は、３０倍から数１００倍程度が望ましく、本実施形態では１００倍とした。
【００６１】
第一ｎ型半導体層２１３の膜厚は、ｉ型非晶質シリコン系光電変換層２１２に十分な内部電界を与えるため２ｎｍ以上が好ましく、非活性層である第一ｎ型半導体層２１３の光吸収量を抑えるためできる限り薄いことが好ましく、通常５０ｎｍ以下とされる。本実施形態では、第一ｎ型半導体層２１３の厚さを４０ｎｍとした。
【００６２】
以上により、第一ｐｉｎ構造積層体２１４が成膜される。
次に、第二ｐｉｎ構造積層体２２４の成膜方法について説明する。
【００６３】
第二ｐ型半導体層２２１であるｐ型結晶質シリコン半導体層は、以下の成膜条件において成膜することができる。成膜時のプラズマ反応室１０１内の圧力は、２４０Ｐａ以上３６００Ｐａ以下であることが望ましく、本実施形態では２０００Ｐａとした。また、基板２０１の下地温度は、２５０℃以下の条件とすることが望ましく、本実施形態では１８０℃とした。また、カソード電極１０２に投入されるプラズマ処理用の電力とし、周波数１３．５６ＭＨｚのＣＷ交流電力を使用した。カソード電極１０２単位面積あたりの電力密度は０．０２Ｗ／ｃｍ2以上０．５Ｗ／ｃｍ2以下とすることが望ましく、本実施形態では０．３Ｗ／ｃｍ2とした。
【００６４】
プラズマ反応室１０１内に導入される混合ガスは、シランガス、水素ガス、ジボランガスを含むものを使用する。シランガスに対する水素ガスの流量は、３０倍から数１００倍程度が望ましく、本実施形態では１００倍とした。
【００６５】
第二ｐ型半導体層２２１の膜厚は、ｉ型結晶質シリコン系光電変換層２２２に十分な内部電界を与えるため２ｎｍ以上が好ましく、非活性層である第二ｐ型半導体層２２１の光吸収量を抑えｉ型結晶質シリコン系光電変換層２２２へ到達する光を増大するため、できる限り薄いことが望ましく、通常５０ｎｍ以下とされる。本実施形態では、第二ｐ型半導体層２２１の厚さを４０ｎｍとした。
【００６６】
第二ｐ型半導体層２２１は、非晶質および結晶質のシリコンカーバイドまたは非晶質のシリコンゲルマニウムなどの合金材料からなる層で成膜されていてもよい。また、第二ｐ型半導体層２２１は、異なる複数の薄膜を積層したものでも良い。
【００６７】
ｉ型結晶質シリコン系光電変換層２２２は、以下の成膜条件において成膜することができる。成膜時のプラズマ反応室１０１内の圧力は、２４０Ｐａ以上３６００Ｐａ以下であることが望ましく、本実施形態では２０００Ｐａとした。また、基板２０１の下地温度は、２５０℃以下の条件とすることが望ましく、本実施形態では１８０℃とした。また、カソード電極１０２に投入されるプラズマ処理用の電力とし、周波数１３．５６ＭＨｚのＣＷ交流電力を使用した。カソード電極１０２単位面積あたりの電力密度は０．０２Ｗ／ｃｍ2以上０．５Ｗ／ｃｍ2以下とすることが望ましく、本実施形態では０．３Ｗ／ｃｍ2とした。
【００６８】
プラズマ反応室１０１内に導入される混合ガスは、シランガス、水素ガスを含むものを使用する。シランガスに対する水素ガスの流量は、３０倍から１００倍程度が望ましく、本実施形態では１００倍とした。
【００６９】
ｉ型結晶質シリコン系光電変換層２２２の厚さは、光電変換層として十分な光吸収量を確保するため０．５μｍ以上が好ましく、１μｍ以上がより好ましい。また、ｉ型結晶質シリコン系光電変換層２２２の厚さは、装置の生産性を確保することが必要であるため２０μｍ以下が好ましく１５μｍ以下がより好ましい。本実施形態では、ｉ型結晶質シリコン系光電変換層２２２の厚さを２μｍとした。
【００７０】
なお、本実施形態において、ｉ型結晶質シリコン系光電変換層２２２として良質な膜をより高い成膜速度で成膜する必要があることから、プラズマ処理装置の構成を本工程の成膜条件に最も適したように設定した。具体的には、カソード電極１０２・アノード電極１０３の電極間距離を１５ｍｍとし、他の全ての工程において同一の構成とした。
【００７１】
このようにして、ラマン分光法により測定される４８０ｎｍ-1におけるピークに対する５２０ｎｍ-1におけるピークのピーク強度比Ｉ520／Ｉ480が５以上１０以下である十分な結晶化率を有するｉ型結晶質シリコン系光電変換層２２２が得られる。また、ｉ型結晶質シリコン系光電変換層２２２として、ｉ型結晶質シリコン薄膜または微量の不純物を含む弱ｐ型もしくは弱ｎ型で、光電変換機能を十分に備えている結晶質シリコン薄膜が用いられてもよい。さらに、ｉ型結晶質シリコン系光電変換層２２２は、上記結晶質シリコン薄膜に限定されず、合金材料であるシリコンカーバイドまたはシリコンゲルマニウムなどの薄膜が用いられてもよい。
【００７２】
第二ｎ型半導体層２２３であるｎ型結晶質シリコン半導体層は、以下の成膜条件において成膜することができる。成膜時のプラズマ反応室１０１内の圧力は、２４０Ｐａ以上３６００Ｐａ以下であることが望ましく、本実施形態では２０００Ｐａとした。また、基板２０１の下地温度は、２５０℃以下の条件とすることが望ましく、本実施形態では１８０℃とした。また、カソード電極１０２に投入されるプラズマ処理用の電力とし、周波数１３．５６ＭＨｚのＣＷ交流電力を使用した。カソード電極１０２単位面積あたりの電力密度は０．０２Ｗ／ｃｍ2以上０．５Ｗ／ｃｍ2以下とすることが望ましく、本実施形態では０．３Ｗ／ｃｍ2とした。
【００７３】
プラズマ反応室１０１内に導入される混合ガスは、シランガス、水素ガス、ホスフィンガスを含むものを使用する。シランガスに対する水素ガスの流量は、３０倍から数１００倍程度が望ましく、本実施形態では１００倍とした。
【００７４】
第二ｎ型半導体層２２３の膜厚は、ｉ型結晶質シリコン系光電変換層２２２に十分な内部電界を与えるため２ｎｍ以上が好ましく、非活性層である第二ｎ型半導体層２２３の光吸収量を抑えるためできる限り薄いことが好ましく、通常５０ｎｍ以下とされる。本実施形態では、第二ｎ型半導体層２２３の厚さを４０ｎｍとした。
【００７５】
第二のｎ型半導体層２２３は、結晶質のシリコンカーバイドまたはシリコンゲルマニウムなどの合金材料で成膜されていてもよい。
【００７６】
以上のようにして、第一ｐｉｎ構造積層体２１４および第二ｐｉｎ構造積層体２２４を同一のプラズマ反応室１０１内において連続して成膜する。
【００７７】
この後、ＺｎＯなどの導電膜とアルミニウム、銀などの金属膜をスパッタ法や蒸着法などにより成膜し第二電極２０３を成膜することにより、シリコン系薄膜光電変換素子２０６を製造することができる。
【００７８】
本実施形態において、第一ｐ型半導体層２１１であるｐ型非晶質シリコンカーバイド半導体層の成膜工程ではプラズマ処理用の電源としてパルス変調された交流電力を用い（第２のプラズマ処理工程）、ｉ型結晶質シリコン系光電変換層２２２の成膜工程（第１のプラズマ処理工程）においては、パルス変調された交流電力を用いた。
【００７９】
このｉ型結晶質シリコン系光電変換層２２２の成膜工程において、成膜される膜の結晶化率、結晶粒径等の膜質を所望のものに維持するためには、カソード電極１０２・アノード電極１０３間距離等の装置構成を本工程に適したように設定する必要がある。例えば、ｉ型結晶質シリコン系光電変換層２２２の成膜工程においては、非晶質シリコン系半層体層（例えば非晶質シリコンカーバイド半導体層）を成膜する場合より、カソード電極１０２・アノード電極１０３間距離を狭くし、プラズマ反応室１０１内の圧力を高く設定することが一般的である。
【００８０】
このように、ｉ型結晶質シリコン系光電変換層２２２の成膜工程に適したように設定された装置の同一プラズマ反応室１０１内において、第一ｐ型半導体層２１１であるｐ型非晶質シリコンカーバイド半導体層を成膜する場合、成膜条件（特にプラズマ反応室１０１内の設定圧力）が異なるためｉ型結晶質シリコン系光電変換層２２２の成膜工程の場合より放電開始電圧が高くなる。
【００８１】
したがって、放電開始電圧が相対的に高い第一ｐ型半導体層２１１であるｐ型非晶質シリコンカーバイド半導体層の成膜工程において、均一なプラズマを発生および維持させるためには、より大きな投入電力を投入する必要があり、投入電力を大きくすると、プラズマ処理速度が大きくなり、成膜速度が速くなる。第一ｐ型半導体層２１１であるｐ型非晶質シリコンカーバイド半導体層は、その厚みが５０ｎｍ以下と非常に薄く、その厚みの制御を行うためには成膜速度を低下させる必要がある。
【００８２】
そこで、本実施形態では、第一ｐ型半導体層２１１であるｐ型非晶質シリコンカーバイド半導体層を成膜する工程において、プラズマ処理用の電源としてパルス変調された交流電力を使用した。これより、成膜速度の低下と均一なプラズマの発生および維持を両立することができる。すなわち、パルス変調された交流電力を用いることにより、投入電力量を抑えて成膜速度を低減させ、かつ瞬時の投入電力および電圧を大きくでき、電極間に均一なプラズマを発生および維持させることが可能となる。
【００８３】
（実施形態３）
本実施形態のプラズマ処理方法は、プラズマ反応室１０１内のアノード電極１０３に基板２０１をセットし、基板２０１上に二重ｐｉｎ構造積層体２３０を成膜するプラズマＣＶＤ工程を実施した後に、この二重ｐｉｎ構造積層体２３０が成膜された基板２０１をプラズマ反応室１０１から取り出し、プラズマ反応室１０１内のカソード電極１０２・アノード電極１０３およびプラズマ反応室１０１内面壁の残留膜をエッチングするプラズマエッチング工程をこの順に行うものである。
【００８４】
プラズマＣＶＤ工程は、ＣＷ交流電力を用いて結晶質シリコン系光電変換層を成膜する第１のプラズマ処理工程を含む。また、プラズマエッチング工程は、第１のプラズマ処理工程より放電開始電圧が高く、パルス変調された交流電力を用いてプラズマエッチングを行う工程であり、プラズマＣＶＤ工程においてプラズマ反応室１０１内のカソード電極１０２・アノード電極１０３およびプラズマ反応室１０１内面壁に付着したシリコン系半導体膜をエッチングするものである。
【００８５】
本実施形態のように、プラズマＣＶＤ工程は、ＣＷ交流電力を用いる第１のプラズマ処理工程を少なくとも含んでいれば良く、パルス変調された交流電力を用いる成膜工程を含んでいても構わない。また、プラズマエッチング工程は、第１のプラズマ処理工程より放電開始電圧が高く、パルス変調された交流電力を用いてプラズマエッチングを実施する工程であれば良い。
【００８６】
本実施形態が行われるプラズマ処理装置は、図１と同様である。
基板２０１上には、実施形態２と同様の条件により二重ｐｉｎ構造積層体２３０が形成される。
【００８７】
二重ｐｉｎ構造積層体２３０を成膜するプラズマＣＶＤ工程を複数回実施した後、プラズマ反応室１０１内のカソード電極１０２・アノード電極１０３およびプラズマ反応室１０１内面壁の残留膜をエッチングするプラズマエッチング工程を行うことにより、装置のクリーニングを行うことができる。プラズマエッチング工程の条件は、実施形態１のプラズマエッチング工程と同条件とすることができる。
【００８８】
一般的に、良質な結晶質シリコン系薄膜層の成膜条件および装置構成は、その設定範囲が狭く制限されるため、その条件に適したように装置構成が設計される。
【００８９】
本実施形態のように、結晶質シリコン系薄膜層をＣＷ交流電力を用いて成膜する第１のプラズマ処理工程がプラズマＣＶＤ工程に含まれている場合には、電極間距離等の装置構成がその工程に適したように設定されている。この装置において、第２のプラズマ処理工程であるプラズマエッチング工程を行う場合、使用ガスが電離し難いため放電開始電圧が大きくなる。本実施形態においては、プラズマエッチング工程において、カソード電極１０２にパルス変調された交流電力を投入しているため、電極間に大きな電圧を印加し電極間に均一なプラズマを発生および維持させ、かつ、投入電力量を小さく抑えることができる。また、この方法により、電極間以外の部分にプラズマが発生した場合であっても、装置の絶縁部分に損傷を与える可能性を低減することができる。
【００９０】
（実施形態４）
本実施形態のプラズマ処理方法について以下に説明する。
【００９１】
本実施形態ののプラズマ処理方法が実施されるプラズマ処理装置は、図１に示した構成と同様である。
【００９２】
本実施形態は、実施形態１のプラズマエッチング工程を実施した後、基板２０１をセットし、二重ｐｉｎ構造積層体２３０を成膜する実施形態３のプラズマＣＶＤ工程を実施し、基板２０１を取出す工程を繰り返し行うものである。
【００９３】
プラズマエッチング工程は、第一ｐｉｎ構造積層体２１４を成膜する前に実施され、カソード電極１０２・アノード電極１０３およびプラズマ反応室１０１内壁に付着した半導体膜が最表面層からエッチングされる。二重ｐｉｎ構造積層体２３０を再現性良く成膜するためには、その成膜開始の時点においてプラズマ反応室１０１内の環境が略同一であることが好ましく、また、プラズマの安定および不純物の混入防止のためには、カソード電極１０２・アノード電極１０３およびプラズマ反応室１０１内壁に一定の膜表面を有する膜が成膜されていることが望ましく、その残留膜最表面には、ｉ型半導体層が露出していることがさらに望ましい。
【００９４】
この工程により、良好な品質を有する二重ｐｉｎ構造積層体２３０を同一プラズマ反応室１０１内で繰返し成膜することができる。
【００９５】
当該プラズマエッチング工程において、カソード電極１０２・アノード電極１０３およびプラズマ反応室１０１内壁にそれ以前に成膜された残留膜をエッチングしてｉ型半導体層を表面に露出させるためには、エッチング膜厚の制御が重要であり、エッチング速度を低下させる必要がある。
【００９６】
本実施形態のプラズマ処理装置のカソード電極１０２・アノード電極１０３間距離は、ｉ型結晶性シリコン系光電変換層を成膜するプラズマＣＶＤ工程に適するように設計されている。このため、不活性ガスとフッ素系エッチングガスの混合ガスを用いるプラズマエッチング工程においては、エッチングガスが電圧印加により電離し難いため、プラズマの発生により高い印加電圧を必要とする。
【００９７】
プラズマエッチング工程においては、実施形態１と同様にプラズマ発生用にパルス変調された交流電力を使用する。これにより、電極間に均一なプラズマを発生および維持する目的で高電圧を印加した場合においても、投入される電力量を低減でき、エッチング速度を低減することができる。また、パルスのデューティー比を調整することにより、投入電力量を調節することができ、エッチング膜厚の制御が容易となる。
【００９８】
（実施形態５）
本実施形態を図面を参照して説明する。図３は、本実施形態に係るプラズマ処理装置の概略図であり、電力供給手段１０８からインピーダンス整合回路１０５一つに対して複数のアノード電極１０３・カソード電極１０２対を接続した構造である。
【００９９】
この構造の場合、複数のアノード電極１０３・カソード電極１０２対にグロー放電プラズマを同時に発生させることが難しくなる。すなわち、複数の電極対のうちの一部にグロー放電プラズマが発生してしまうと、その電極間のインピーダンスが小さくなり、他の電極間に供給される電力が小さくなり、それらの電極間にプラズマが発生しないといった問題が発生する。
【０１００】
この問題は、カソード電極１０２に投入する電力および電圧が小さい工程において特に問題となり、より大きな電圧を各電極間に印加する必要がある。各電極間に印加される電圧が大きいほど、グロー放電プラズマが各電極間に同時に発生する確率が高くなり、電極間に均一なプラズマを発生および維持させることができる。
【０１０１】
本実施形態の構成を有するプラズマ処理装置において、放電開始電圧の大きなプラズマエッチング工程を行う場合、全ての電極間に同時にグロー放電プラズマを発生および維持させることはさらに困難であり、より高い印加電圧が必要になる。このような場合にも、実施形態１から４と同様に、パルス変調された交流電力を用いることが有効である。
【図面の簡単な説明】
【０１０２】
【図１】本発明の実施形態１から４に係るプラズマ処理装置の概略断面図である。
【図２】本発明の本実施形態３に係るシリコン系薄膜光電変換素子の概略断面図である。
【図３】本発明の実施形態５に係るプラズマ処理方法を行うプラズマ処理装置の概略断面図である。
【符号の説明】
【０１０３】
１０１  プラズマ反応室
１０２  カソード電極
１０３  アノード電極
１０５  インピーダンス整合回路
１０７  ワーク
１０８  電力供給手段
２０１  基板
２０６  シリコン系薄膜光電変換素子
２１１  第一ｐ型半導体層
２１２  ｉ型非晶質シリコン系光電変換層
２１３  第一ｎ型半導体層
２１４  第一ｐｉｎ構造積層体
２２１  第二ｐ型半導体層
２２２  ｉ型結晶質シリコン系光電変換層
２２３  第二ｎ型半導体層
２２４  第二ｐｉｎ構造積層体
【図１】
2008004815.tif 000003
【図２】
2008004815.tif 000004
【図３】
2008004815.tif 000005