(57)【要約】【課題】マスク数を可及的に減らし、製造歩留まり及びＴＦＴの信頼性の低下が抑制されれた薄膜トランジスタ基板を提供する。【解決手段】絶縁基板上に第１導電膜、第１絶縁膜、第１半導体膜、第２半導体膜及び第２導電膜を順に成膜した後にパターニングして、ゲート線１を構成する第１積層部、及びソース線２の一部を構成する第２積層部を形成する第１工程と、各第１積層部をパターニングして、第１半導体膜の一部を露出させて、ＴＦＴ５を形成する第２工程と、各第１積層部及び各第２積層部を覆うように第２絶縁膜を成膜した後にパターニングして、コンタクトホール１６ａ〜１６ｅを形成する第３工程と、第２絶縁膜を覆うように第３導電膜を成膜した後にパターニングして、ソース線２の残りを構成する導電部１７ａ、及び画素電極１７ｂを形成する第４工程とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のゲート線と、該各ゲート線に交差する複数のソース線と、上記各ゲート線及び各ソース線の交差部分にそれぞれ設けられ、各々、ソース領域、ドレイン領域及びチャネル領域を有する複数の薄膜トランジスタと、該各薄膜トランジスタのドレイン領域にそれぞれ電気的に接続された複数の画素電極とを備えた薄膜トランジスタ基板を製造する方法であって、
基板上に第１導電膜、第１絶縁膜、第１半導体膜、第２半導体膜及び第２導電膜を順に成膜して積層膜を形成した後に、該積層膜をパターニングして、上記各ゲート線を構成する複数の第１積層部、及び該隣り合う各第１積層部の間に上記各ソース線の一部を構成する第２積層部を形成する第１工程と、
上記各第１積層部を覆うレジスト膜を形成した後に、該レジスト膜に対し、上記ソース領域、ドレイン領域及びチャネル領域となる部分以外の上方位置に上記第２導電膜を露出させる第１開口部と、上記チャネル領域となる部分の上方位置に所定厚さの底部を有する第２開口部とをそれぞれ形成するレジストパターン形成工程、上記第１開口部から露出している上記第１半導体膜、第２半導体膜及び第２導電膜の積層膜をエッチングする第１エッチング工程、並びに上記第２開口部の底部を除去して露出させた上記第２半導体膜及び第２導電膜の積層膜をエッチングする第２エッチング工程を含み、上記ソース領域、ドレイン領域及びチャネル領域を形成する第２工程と、
上記チャネル領域、ソース領域及びドレイン領域が形成された各第１積層部、及び上記各第２積層部を覆うように第２絶縁膜を成膜した後に、上記第１絶縁膜、第１半導体膜及び第２絶縁膜をパターニングして、上記ソース領域に第１コンタクトホール、上記ドレイン領域に第２コンタクトホール、及び上記各第２積層部に第３コンタクトホールをそれぞれ形成する第３工程と、
上記各コンタクトホールが形成された第２絶縁膜を覆うように第３導電膜を成膜した後に、該第３導電膜をパターニングして、上記第２コンタクトホールを介して上記ドレイン領域に接続された上記各画素電極、及び上記第１コンタクトホールを介して上記ソース領域に接続され、且つ上記第３コンタクトホールを介して上記各第２積層部に接続され、上記各ソース線の残りを構成する導電部を形成する第４工程とを備えることを特徴とする薄膜トランジスタ基板の製造方法。
【請求項２】
請求項１に記載された薄膜トランジスタ基板の製造方法において、
上記第１導電膜は、アルミニウム膜、又は、アルミニウム合金膜を含んでいることを特徴とする薄膜トランジスタ基板の製造方法。
【請求項３】
請求項１に記載された薄膜トランジスタ基板の製造方法において、
上記第２導電膜は、チタン膜、又は、チタン合金膜を含んでいることを特徴とする薄膜トランジスタ基板の製造方法。
【請求項４】
請求項１に記載された薄膜トランジスタ基板の製造方法において、
上記第３導電膜は、酸化インジウムと酸化スズとの非晶質の化合物であることを特徴とする薄膜トランジスタ基板の製造方法。
【請求項５】
請求項１に記載された薄膜トランジスタ基板の製造方法において、
上記第２絶縁膜は、感光性樹脂膜、又は、下層の無機絶縁膜及び上層の感光性樹脂膜の積層膜であることを特徴とする薄膜トランジスタ基板の製造方法。
【請求項６】
請求項１に記載された薄膜トランジスタ基板の製造方法により製造されたことを特徴とする薄膜トランジスタ基板。
【請求項７】
請求項６に記載された薄膜トランジスタ基板において、
上記第２絶縁膜の下層の構造は、上記第１導電膜、第１絶縁膜、第１半導体膜、第２半導体膜及び第２導電膜が順に積層した第１の構造と、上記第１導電膜、第１絶縁膜及び第１半導体膜が順に積層した第２の構造と、上記第１導電膜のみである第３の構造と、上記第１導電膜、第１絶縁膜、第１半導体膜、第２半導体膜及び第２導電膜の何れも存在しない第４の構造とにより構成されていることを特徴とする薄膜トランジスタ基板。
【請求項８】
請求項６に記載された薄膜トランジスタ基板において、
上記各ソース線では、上記第３導電膜が上記第１導電膜に接続されていることを特徴とする薄膜トランジスタ基板。
【請求項９】
請求項６に記載された薄膜トランジスタ基板において、
上記各ソース線では、上記第３導電膜が上記第１導電膜及び第２導電膜にそれぞれ接続されていることを特徴とする薄膜トランジスタ基板。
【請求項１０】
請求項６に記載された薄膜トランジスタ基板において、
上記各画素において、上記第１積層部及び第２積層部の間では、上記基板と上記各導電部との層間に上記第２絶縁膜のみが設けられていることを特徴とする薄膜トランジスタ基板。
【請求項１１】
請求項１に記載された薄膜トランジスタ基板の製造方法により製造された薄膜トランジスタ基板と、該薄膜トランジスタ基板に対向して配置された対向基板と、上記薄膜トランジスタ基板及び対向基板の間に設けられた液晶層とを備えていることを特徴とする液晶表示装置。
【請求項１２】
請求項１に記載された薄膜トランジスタ基板の製造方法により製造された薄膜トランジスタ基板と、該薄膜トランジスタ基板上に設けられ、電磁波の照射により電荷を発生させる電荷変換層とを備えていることを特徴とする検出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ基板の製造方法、薄膜トランジスタ基板、並びにその薄膜トランジスタ基板を備えた液晶表示装置及び検出装置に関し、特に、薄膜トランジスタ基板の製造における工程の短縮技術に関するものである。
【背景技術】
【０００２】
アクティブマトリクス型の液晶表示装置は、画像の最小単位である各画素毎にスイッチング素子として薄膜トランジスタ（ＴＦＴ）を備え、精細な動画表示が可能であるので、パソコンなどのＯＡ機器、液晶テレビなどのＡＶ機器や携帯電話などに広く利用されている。そして、アクティブマトリクス型の液晶表示装置では、利用分野が拡大していると共に、低価格化が望まれている。例えば、ＴＦＴ基板の生産性を高めることにより製造コストを低減し、低価格化を図る検討が種々なされている。具体的には、ＴＦＴ基板の製造工程における１つの工程であって、フォトリソグラフィ法を利用するフォトリソグラフィ工程の回数、すなわち、マスク数を削減させる方法について、広く研究されている（特許文献１〜４参照）。
【０００３】
ここで、フォトリソグラフィ工程は、例えば、第１の工程として薄膜が形成された基板上にレジストを塗布する工程、第２の工程としてフォトマスクを用いて光露光を行いレジストにマスクパターンの潜像を形成する工程、第３の工程として現像してレジストをパターン化し薄膜をエッチングする工程、第４の工程としてレジストを剥離する工程を含み、ＴＦＴ基板の製造工程において必要不可欠な製造プロセスである。
【特許文献１】米国特許第５３４６８３３号明細書
【特許文献２】米国特許第５７９３４６０号明細書
【特許文献３】米国特許第５８６７２３３号明細書
【特許文献４】米国特許第５９９０９９８号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のＴＦＴ基板の製造工程では、例えば、表示用配線及び画素電極が同一平面上に配設されることによりリーク不良を起こしやすい構造となり製造歩留まりが低下しやすい、また、ＴＦＴのチャネル領域上の保護膜が省略されることによりＴＦＴの信頼性が低下してしまうなど、マスク数の削減とＴＦＴ基板の製造歩留まり及びＴＦＴの信頼性とがトレードオフの関係にあるので、マスク数の削減とＴＦＴ基板の製造歩留まり及びＴＦＴの信頼性との両立が困難であった。
【０００５】
本発明は、かかる点に鑑みてなされたものであり、その目的とするところは、マスク数を可及的に減らし、製造歩留まり及びＴＦＴの信頼性の低下が抑制されれた薄膜トランジスタ基板を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明は、第１工程、第２工程、第３工程及び第４工程の各工程における計４枚のマスクの使用により、各薄膜トランジスタのチャネル領域上に第２絶縁膜を設けると共に、各ソース線が第２積層部及び導電部を備えるようにしたものである。
【０００７】
具体的に本発明に係る薄膜トランジスタ基板の製造方法は、複数のゲート線と、該各ゲート線に交差する複数のソース線と、上記各ゲート線及び各ソース線の交差部分にそれぞれ設けられ、各々、ソース領域、ドレイン領域及びチャネル領域を有する複数の薄膜トランジスタと、該各薄膜トランジスタのドレイン領域にそれぞれ電気的に接続された複数の画素電極とを備えた薄膜トランジスタ基板を製造する方法であって、基板上に第１導電膜、第１絶縁膜、第１半導体膜、第２半導体膜及び第２導電膜を順に成膜して積層膜を形成した後に、該積層膜をパターニングして、上記各ゲート線を構成する複数の第１積層部、及び該隣り合う各第１積層部の間に上記各ソース線の一部を構成する第２積層部を形成する第１工程と、上記各第１積層部を覆うレジスト膜を形成した後に、該レジスト膜に対し、上記ソース領域、ドレイン領域及びチャネル領域となる部分以外の上方位置に上記第２導電膜を露出させる第１開口部と、上記チャネル領域となる部分の上方位置に所定厚さの底部を有する第２開口部とをそれぞれ形成するレジストパターン形成工程、上記第１開口部から露出している上記第１半導体膜、第２半導体膜及び第２導電膜の積層膜をエッチングする第１エッチング工程、並びに上記第２開口部の底部を除去して露出させた上記第２半導体膜及び第２導電膜の積層膜をエッチングする第２エッチング工程を含み、上記ソース領域、ドレイン領域及びチャネル領域を形成する第２工程と、上記チャネル領域、ソース領域及びドレイン領域が形成された各第１積層部、及び上記各第２積層部を覆うように第２絶縁膜を成膜した後に、上記第１絶縁膜、第１半導体膜及び第２絶縁膜をパターニングして、上記ソース領域に第１コンタクトホール、上記ドレイン領域に第２コンタクトホール、及び上記各第２積層部に第３コンタクトホールをそれぞれ形成する第３工程と、上記各コンタクトホールが形成された第２絶縁膜を覆うように第３導電膜を成膜した後に、該第３導電膜をパターニングして、上記第２コンタクトホールを介して上記ドレイン領域に接続された上記各画素電極、及び上記第１コンタクトホールを介して上記ソース領域に接続され、且つ上記第３コンタクトホールを介して上記各第２積層部に接続され、上記各ソース線の残りを構成する導電部を形成する第４工程とを備えることを特徴とする。
【０００８】
上記の方法によれば、まず、第１工程において、第１導電膜、第１絶縁膜、第１半導体膜、第２半導体膜及び第２導電膜を順に成膜して積層膜を形成した後に、その積層膜を例えば第１のフォトマスクを用いてパターニングすることにより、各ゲート線を構成する複数の第１積層部、及び各第１積層部の間に各ソース線の一部を構成する第２積層部が形成される。
【０００９】
続いて、第２工程において、各第１積層部を覆うレジスト膜を形成した後に、そのレジスト膜に対し、例えば第２のフォトマスクを用いて、ソース領域、ドレイン領域及びチャネル領域となる部分以外の上方位置に第２導電膜を露出させる第１開口部と、チャネル領域となる部分の上方位置に所定厚さの底部を有する第２開口部とをそれぞれ形成することにより、レジストパターンが形成される（レジストパターン形成工程）。さらに、第１開口部から露出している第１半導体膜、第２半導体膜及び第２導電膜の積層膜をエッチングした後に、第２開口部の底部を除去して第２導電膜を露出させ、第２半導体膜及び第２導電膜の積層膜をエッチングして、ソース領域、ドレイン領域及びチャネル領域を有する薄膜トランジスタが形成される（第１エッチング工程及び第２エッチング工程）。
【００１０】
そして、第３工程において、各第１積層部及び各第２積層部を覆うように第２絶縁膜を成膜した後に、第１絶縁膜、第１半導体膜及び第２絶縁膜を例えば第３のフォトマスクを用いてパターニングすることにより、ソース領域に第１コンタクトホール、ドレイン領域に第２コンタクトホール、及び各第２積層部に第３コンタクトホールがそれぞれ形成される。
【００１１】
最後に、第４工程において、第２絶縁膜を覆うように第３導電膜を成膜した後に、その第３導電膜を例えば第４のフォトマスクを用いてパターニングすることにより、第２コンタクトホールを介してドレイン領域に接続された各画素電極、及び第１コンタクトホールを介してソース領域に接続され、且つ第３コンタクトホールを介して各第２積層部に接続された各ソース線の残りを構成する導電部が形成される。
【００１２】
以上のようにして、第１工程、第２工程、第３工程及び第４工程の計４枚のフォトマスクによって、薄膜トランジスタ基板が製造される。そして、製造された薄膜トランジスタ基板では、各薄膜トランジスタのチャネル領域上に第２絶縁膜が設けられているので、第２絶縁膜がチャネル領域の保護膜として機能し、薄膜トランジスタの信頼性の低下が抑制される。また、各ソース線が、第１積層部と同一の層に形成された第２積層部、及び画素電極と同一の層に形成された導電部を備えているので、ソース線及び画素電極が同一平面上に形成された場合よりも、各画素において画素電極とソース線とが短絡することが少なくなり、各画素電極と表示用配線（ソース線）との間の短絡が抑制され、薄膜トランジスタの製造歩留まりの低下が抑制される。これにより、マスク数を可及的に減らし、製造歩留まり及びＴＦＴの信頼性の低下が抑制された薄膜トランジスタ基板を提供することが可能になる。
【００１３】
上記第１導電膜は、アルミニウム膜、又は、アルミニウム合金膜を含んでいてもよい。
【００１４】
上記の方法によれば、アルミニウム膜（アルミニウム合金膜）は、低抵抗であるので、第１導電膜の低抵抗化が可能になる。また、アルミニウム膜（アルミニウム合金膜）は、酸化されやすい材料であるので、例えば、アルミニウム膜（アルミニウム合金膜）を第１導電膜の中間層にするなどして、アルミニウム膜（アルミニウム合金膜）が露出しないように第１導電膜を構成することにより、第１導電膜の酸化を抑制して、第１導電膜の低抵抗化が可能になる。
【００１５】
上記第２導電膜は、チタン膜、又は、チタン合金膜を含んでいてもよい。
【００１６】
上記の方法によれば、第３工程における第１絶縁膜、第１半導体膜及び第２半導体膜の例えばエッチングによるパターニングにおいて、第２導電膜がエッチングされないよう選択性を持たすことが可能になる。
【００１７】
上記第３導電膜は、酸化インジウムと酸化スズとの非晶質の化合物であってもよい。
【００１８】
上記の方法によれば、パターニングする際のエッチャントに弱酸を選択することが可能になり、下層膜へのダメージが抑制される。
【００１９】
上記第２絶縁膜は、感光性樹脂膜、又は、下層の無機絶縁膜及び上層の感光性樹脂膜の積層膜であってもよい。
【００２０】
上記の方法によれば、第２絶縁膜が感光性を有するので、第２絶縁膜の一部を露光及び現像などすることにより、第２絶縁膜が具体的にパターニングされる。
【００２１】
また、本発明に係る薄膜トランジスタ基板は、本発明の薄膜トランジスタ基板の製造方法により製造されたことを特徴とする。
【００２２】
上記の構成によれば、本発明の作用効果が具体的に奏される。
【００２３】
上記第２絶縁膜の下層の構造は、上記第１導電膜、第１絶縁膜、第１半導体膜、第２半導体膜及び第２導電膜が順に積層した第１の構造と、上記第１導電膜、第１絶縁膜及び第１半導体膜が順に積層した第２の構造と、上記第１導電膜のみである第３の構造と、上記第１導電膜、第１絶縁膜、第１半導体膜、第２半導体膜及び第２導電膜の何れも存在しない第４の構造とにより構成されていてもよい。
【００２４】
上記の構成によれば、第３工程において第２絶縁膜がパターニングされ、第４工程において第３導電膜がパターニングされ、第１工程及び第２工程において、第１導電膜、第１絶縁膜、第１半導体膜、第２半導体膜及び第２導電膜からなる積層膜がパターニングされることになるので、薄膜トランジスタ基板として機能させるための第２絶縁膜の下層の構造は、必然的に第１、第２、第３及び第４の構造となり、本発明の作用効果が具体的に奏される。
【００２５】
上記各ソース線では、上記第３導電膜が上記第１導電膜に接続されていてもよい。
【００２６】
上記の構成によれば、各ソース線において、第２積層部及び導電部が第１導電膜及び第３導電膜を介して接続される。
【００２７】
上記各ソース線では、上記第３導電膜が上記第１導電膜及び第２導電膜にそれぞれ接続されていてもよい。
【００２８】
上記の構成によれば、各ソース線において、第２積層部及び導電部が第１導電膜、第２導電膜及び第３導電膜を介して接続される。そして、第３導電膜が第１導電膜及び第２導電膜の双方に接続されているので、ソース線の冗長回路が形成され、ソース線の断線が抑制される。
【００２９】
上記各画素において、上記第１積層部及び第２積層部の間では、上記基板と上記各導電部との層間に上記第２絶縁膜のみが設けられていてもよい。
【００３０】
上記の構成によれば、本発明の作用効果が具体的に奏される。
【００３１】
また、本発明の薄膜トランジスタ基板の製造方法により製造された薄膜トランジスタ基板は、液晶表示装置及び検出装置において特に有効である。
【発明の効果】
【００３２】
本発明によれば、第１工程、第２工程、第３工程及び第４工程の各工程における計４枚のマスクの使用により、各薄膜トランジスタのチャネル領域上に第２絶縁膜を設けると共に、各ソース線が第２積層部及び導電部を備えるので、マスク数を可及的に減らし、製造歩留まり及びＴＦＴの信頼性の低下が抑制された薄膜トランジスタ基板を提供することができる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明は、以下の実施形態に限定されるものではない。
【００３４】
図１は、本実施形態のＴＦＴ基板２０の平面図である。そして、図２、図３及び図４は、図１中の各断面線（II−II、III−III及びIV−IV）に沿ったＴＦＴ基板２０の各断面図である。なお、図２は、ＴＦＴが配設された部分の断面を示し、図３は、ソース線が配設された部分の断面を示し、図４は、容量線が配設された部分の断面図を示している。
【００３５】
ＴＦＴ基板２０は、絶縁基板１０上に、図１に示すように、互いに平行に延びる複数のゲート線１と、各ゲート線１に直交する方向で互いに平行に延びる複数のソース線２と、各ゲート線１の間で互いに平行に延びる容量線３とを備えている。そして、ＴＦＴ基板２０では、ゲート線１とソース線２との各交差部分に、ＴＦＴ５が設けられている。また、ＴＦＴ基板２０では、隣り合う一対のゲート線１及びソース線２で囲われる各領域に画素を構成する画素電極１７ｂが設けられている。
【００３６】
ゲート線１は、図１に示すように、後述する各第１積層部ＧＬにより形成されたゲート絶縁膜１２ａを備えている。
【００３７】
容量線３は、図１に示すように、後述する各第３積層部ＣＬにより形成されたゲート絶縁膜１２ｃを備えている。
【００３８】
ソース線２は、図１に示すように、後述する各第２積層部ＳＬにより形成された第２導電層１５ｂと、ゲート線１及び容量線３をそれぞれ跨ぐように設けられた導電部１７ａとを備えている。そして、各ソース線２では、図３に示すように、導電部１７ａが第３コンタクトホール１６ｃを介して第１導電層１１ｂ及び第２導電層１５ｂに接続されている。なお、第１積層部ＧＬを構成する第２導電層１５ａａと第２積層部ＳＬを構成する第１導電層１１ｂとの間では、図３に示すように、絶縁基板１０と導電部１７ａとの層間に後述する保護絶縁膜１６のみが設けられている。
【００３９】
ＴＦＴ５は、図２に示すように、ゲート線１を構成すると共にゲート電極として機能する第１導電層１１ａと、第１導電層１１ａ上に第１絶縁膜として設けられたゲート絶縁膜１２ａと、ゲート絶縁膜１２ａ上に設けられチャネル領域Ｃを有する真性半導体層１３ａと、真性半導体層１３ａ上でチャネル領域Ｃを露出させるように設けられた不純物半導体層１４ａａ及び１４ａｂと、不純物半導体層１４ａａ上に設けられてソース領域Ｓを構成する第２導電層１５ａａと、不純物半導体層１４ａｂ上に設けられてドレイン領域Ｄを構成する第２導電層１５ａｂとを備えている。そして、ソース領域Ｓを構成する第２導電層１５ａａ（及び不純物半導体層１４ａａ）は、第１コンタクトホール１６ａを介して導電部１７ａに接続されている。また、ドレイン領域Ｄを構成する第２導電層１５ａｂ（及び不純物半導体層１４ａｂ）は、第２コンタクトホール１６ｂを介して画素電極１７ｂに接続されている。
【００４０】
画素電極１７ｂには、図４に示すように、第５コンタクトホール１６ｅを介して第２導電層１５ｃが接続されている。そして、第２導電層１５ｃは、各容量線３を構成する第１導電層１１ｃとの間で補助容量を構成している。
【００４１】
次に、上記構成のＴＦＴ基板２０を備えた装置について説明する。
【００４２】
図５は、ＴＦＴ基板２０を備えた液晶表示装置５０の断面図である。
【００４３】
液晶表示装置５０は、図５に示すように、上記構成のＴＦＴ基板２０と、ＴＦＴ基板２０に対向して配置された対向基板３０と、ＴＦＴ基板２０及び対向基板３０の間に設けられた液晶層２５と、ＴＦＴ基板２０及び対向基板３０を互いに接着すると共に液晶層２５を包囲するように枠状に設けられたシール部２６とを備えている。対向基板３０には、ＴＦＴ基板２０上に設けられた複数の画素電極１７ｂの群に対向して配置される共通電極（不図示）が設けられている。
【００４４】
液晶表示装置５０では、各画素において、ゲート線１からゲート信号がＴＦＴ５のゲート電極に送られて、ＴＦＴ５がオン状態になったときに、ソース線２からソース信号がＴＦＴ５のソース領域Ｓに送られて、真性半導体層１３ａ及びドレイン領域Ｄを介して、画素電極１７ｂに所定の電荷が書き込まれる。このとき、ＴＦＴ基板２０の各画素電極１７ｂと対向基板３０の共通電極との間において電位差が生じ、液晶層２５に所定の電圧が印加される。そして、液晶表示装置５０では、液晶層２５に印加された電圧の大きさによって液晶層２５の配向状態を変えることにより、液晶層２５の光透過率を調整して画像が表示される。
【００４５】
また、図６は、ＴＦＴ基板２０を備えた検出装置６０の斜視図である。
【００４６】
検出装置６０は、図６に示すように、上記構成のＴＦＴ基板２０と、各ＴＦＴ５を覆うように形成され、電磁波の照射により電荷を発生させる電荷変換層４０と、ＴＦＴ基板２０の端部に取り付けられた信号読み出し回路４５とを備えている。
【００４７】
電荷変換層４０は、電磁波導電性を有し、表面に入射したＸ線などの電磁波による電磁波画像情報を電荷画像情報に変換する半導体膜である。
【００４８】
検出装置６０では、ＴＦＴ基板２０を構成する各画素電極１７ｂが電荷収集電極として機能し、電荷変換層４０に電磁波画像情報が入力されると、その電荷変換層４０によって電荷画像情報に変換され、その電荷画像情報が各画素電極１７ｂに接続された補助容量に蓄積される。そして、検出装置６０では、ＴＦＴ５を順次走査することにより、２次元の電荷画像情報が信号読み出し回路４５を介して外部のモニターなどに読み出される。
【００４９】
次に、上記構成のＴＦＴ基板２０の製造方法について、図７〜図１０を用いて説明する。ここで、図７〜図１０は、図１のＴＦＴ基板２０の平面図に対応する各工程における基板の表面を示す平面図である。本実施形態の製造方法は、第１工程、第２工程、第３工程及び第４工程を備えている。
【００５０】
〜第１工程〜
まず、ガラス基板などの絶縁基板１０上の基板全体に、スパッタリング法により、第１導電膜として、チタン膜（厚さ１００Å〜１０００Å程度）、アルミニウム膜（厚さ１０００Å〜５０００Å程度）及びチタン膜（厚さ３００Å〜３０００Å程度）を順に成膜する。
【００５１】
続いて、チタン膜、アルミニウム膜及びチタン膜が順に成膜された基板全体に、ＣＶＤ（Chemical Vapor Deposition）法により、第１絶縁膜として窒化シリコン膜からなるゲート絶縁膜（厚さ２０００Å〜８０００Å程度）、第１半導体膜として真性アモルファスシリコン膜（厚さ５００Å〜３０００Å程度）、及び第２半導体膜としてリンなどの不純物ドープされたｎ＋アモルファスシリコン膜（厚さ２００Å〜１０００Å程度）を順に成膜する。
【００５２】
さらに、チタン膜、アルミニウム膜、チタン膜、ゲート絶縁膜、真性アモルファスシリコン膜及びｎ＋アモルファスシリコン膜が順に成膜された基板全体に、スパッタリング法により、第２導電膜として、チタン膜（厚さ２００Å〜１０００Å程度）を成膜する。
【００５３】
その後、チタン膜、アルミニウム膜、チタン膜、ゲート絶縁膜、真性アモルファスシリコン膜、ｎ＋アモルファスシリコン膜及びチタン膜が順に成膜された積層膜を、第１のフォトマスクを用いてフォトリソグラフィによりパターニングして、図７に示すように、互いに平行に延びる複数の第１積層部ＧＬ、隣り合う各第１積層部ＧＬの間に延びる第３積層部ＣＬ、及び第１積層部ＧＬと第３積層部ＣＬの間で、各第１積層部ＧＬと直交する方向に互いに平行に延びる複数の第２積層部ＳＬを形成する。
【００５４】
〜第２工程〜
＜レジストパターン形成工程＞
まず、第１積層部ＧＬ、第２積層部ＳＬ及び第３積層部ＣＬが形成された基板全体に、感光性樹脂からなるレジストを塗布して、レジスト膜を形成する。
【００５５】
続いて、スリットなどが部分的に形成されてハーフトーンの露光が可能な第２のフォトマスクを用いて、基板全体に形成されたレジスト膜に対し露光を行い、図８及び図１１に示すような２種類の膜厚を有するレジストパターンＲ１を形成する。ここで、図１１は、図８中のXI−XIに沿った断面図である。具体的にレジストパターンＲ１は、図８及び図１１に示すように、ＴＦＴ５のソース領域Ｓ、ドレイン領域Ｄ及びチャネル領域Ｃとなる部分以外の上方位置に第２導電層１５ａ、１５ｂ及び１５ｃを露出させる第１開口部Ｈ１と、チャネル領域Ｃとなる部分の上方位置に所定厚さの底部を有する第２開口部Ｈ２とを備えている。例えば、レジストパターンＲ１は、第２開口部Ｈ２以外の膜厚が５０００Å〜３００００Å程度であり、第２開口部Ｈ２の膜厚が２０００Å〜１００００Å程度である。
【００５６】
＜第１エッチング工程＞
図８に示すように、レジストパターンＲ１をマスクとして、第２導電層１５ａ、１５ｂ及び１５ｃ、不純物半導体層１４ａ、１４ｂ及び１４ｃ、並びに真性半導体層１３ａ、１３ｂ及び１３ｃをエッチングして、ゲート絶縁膜１２ａ、１２ｂ及び１２ｃを露出させる。
【００５７】
＜第２エッチング工程＞
まず、レジストパターンＲ１全体をアッシングする。これにより、レジストパターンＲ１が全体に薄肉化し、第２開口部Ｈ２の底部が除去されて、図９及び図１２に示すようなレジストパターンＲ２が形成される。ここで、図１２は、図９中のXII−XIIに沿った断面図である。このレジストパターンＲ２では、レジストパターンＲ１の第２開口部Ｈ２に覆われていた第２導電層１５ａが露出する。
【００５８】
続いて、レジストパターンＲ２をマスクとして、第２導電層１５ａ及び不純物半導体層１４ａをエッチングして、真性半導体層１３ａを露出させる。これにより、ソース領域Ｓ（第２導電層１５ａａ）、ドレイン領域Ｄ（第２導電層１５ａｂ）及びチャネル領域Ｃ（真性半導体層１３ａ）が形成され、ＴＦＴ５が形成される。
【００５９】
〜第３工程〜
まず、ＴＦＴ５が形成された基板上のレジストパターンＲ２を除去した後に、その基板全体に、保護絶縁膜（第２絶縁膜）の下層として、ＣＶＤ法により、窒化シリコン膜（厚さ５００Å〜５０００Å程度）などを成膜する。
【００６０】
続いて、窒化シリコン膜が成膜された基板全体に、保護絶縁膜（第２絶縁膜）の上層として、スピンコート法などにより、感光性アクリル樹脂などの感光性樹脂膜（厚さ０．３μｍ〜５．０μｍ程度）を成膜する。
【００６１】
その後、感光性樹脂膜に、第３のフォトマスクを用いて露光、現像、及びベーキングを行い、各コンタクトホール１６ａ〜１６ｅに対応して開口した樹脂層を形成する。
【００６２】
さらに、形成された樹脂層をマスクとして、下層の窒化シリコン膜、及びゲート絶縁膜１２ｂの一部をエッチングして、図１０に示すように、各コンタクトホール１６ａ〜１６ｅを有する保護絶縁膜１６を形成する。ここで、保護絶縁膜１６では、第１コンタクトホール１６ａによって第２導電層１５ａａが、第２コンタクトホール１６ｂによって第２導電層１５ａｂが、第３コンタクトホール１６ｃによって第２導電層１５ｂ及び第１導電層１１ｂが、第４コンタクトホール１６ｄ及び第５コンタクトホール１６ｅによって第２導電層１５ｃが、それぞれ部分的に露出することになる。
【００６３】
〜第４工程〜
保護絶縁膜１６が形成された基板全体に、第３導電膜として、例えば、酸化インジウムと酸化スズとの非晶質の化合物であるＩＴＯ（Indium Tin Oxide）膜からなる透明導電膜（厚さ２００Å〜３０００Å程度）を、スパッタリング法により成膜した後に、その透明導電膜を第４のフォトマスクを用いてフォトリソグラフィによりパターニングして、導電部１７ａ及び画素電極１７ｂを形成する。
【００６４】
以上のようにして、ＴＦＴ基板２０を製造することができる。
【００６５】
以上説明したように、本実施形態のＴＦＴ基板２０の製造方法によれば、まず、第１工程において、チタン膜／アルミニウム膜／チタン膜の金属積層膜（第１導電膜）、ゲート絶縁膜（第１絶縁膜）、真性アモルファスシリコン膜（第１半導体膜）、ｎ＋アモルファスシリコン膜（第２半導体膜）、及びチタン膜（第２導電膜）を順に成膜して積層膜を形成した後に、その積層膜を第１のフォトマスクを用いて、フォトリソグラフィによりパターニングして、各ゲート線１を構成する複数の第１積層部ＧＬ、及び各第１積層部ＧＬの間に各ソース線２の一部を構成する複数の第２積層部ＳＬが形成される。
【００６６】
続いて、第２工程において、第１積層部ＧＬを覆うレジスト膜を形成した後に、そのレジスト膜に対し、第２のフォトマスクを用いて、ソース領域Ｓ、ドレイン領域Ｄ及びチャネル領域Ｃとなる部分以外の上方位置にチタン膜を露出させる第１開口部Ｈ１と、チャネル領域Ｃとなる部分の上方位置に所定厚さの底部を有する第２開口部Ｈ２とをそれぞれ形成することにより、レジストパターンＲ１が形成される（レジストパターン形成工程）。さらに、第１開口部Ｈ１から露出している真性アモルファスシリコン膜、ｎ＋アモルファスシリコン膜、及びチタン膜の積層膜をエッチングした後に、第２開口部Ｈ２の底部を除去してチタン膜を露出させ、ｎ＋アモルファスシリコン膜及びチタン膜の積層膜をエッチングして、ソース領域Ｓ、ドレイン領域Ｄ及びチャネル領域Ｃを有するＴＦＴ５が形成される（第１エッチング工程及び第２エッチング工程）。
【００６７】
そして、第３工程において、各第１積層部ＧＬ及び各第２積層部ＳＬを覆うように保護絶縁膜（第２絶縁膜）１６を構成する窒化シリコン膜及び感光性樹脂膜を成膜した後に、ゲート絶縁膜、真性アモルファスシリコン膜、窒化シリコン膜及び感光性樹脂膜を第３のフォトマスクを用いてフォトリソグラフィによりパターニングして、すなわち、感光性樹脂膜により形成された樹脂層をマスクとして、ゲート絶縁膜、真性アモルファスシリコン膜及び窒化シリコン膜をエッチングして、ソース領域Ｓに第１コンタクトホール１６ａ、ドレイン領域Ｄに第２コンタクトホール１６ｂ、及び各第２積層部ＳＬの両端部分に一対の第３コンタクトホール１６ｃがそれぞれ形成される。
【００６８】
最後に、第４工程において、保護絶縁膜１６を覆うように透明導電膜（第３導電膜）を成膜した後に、その透明導電膜を第４のフォトマスクを用いてフォトリソグラフィによりパターニングして、第２コンタクトホール１６ｂを介してドレイン領域Ｄに接続された各画素電極１７ｂ、及び第１コンタクトホール１６ａを介してソース領域Ｓに接続され、且つ各第３コンタクトホール１６ｃを介して各第２積層部ＳＬ（第２導電層１５ｂ及び第１導電層１１ｂ）に接続され、各ソース線１の残りを構成する複数の導電部１７ａが形成される。
【００６９】
以上のようにして、第１工程、第２工程、第３工程及び第４工程の各工程における計４枚のフォトマスクの使用によって、ＴＦＴ基板２０を製造することができる。そして、製造されたＴＦＴ基板２０では、各ＴＦＴ５のチャネル領域Ｃ上に保護絶縁膜１６が設けられているので、保護絶縁膜１６がチャネル領域Ｃの保護膜として機能し、薄膜トランジスタの信頼性の低下を抑制することができる。また、各ソース線２が、第１積層部ＧＬと同一の層に形成された第２積層部ＳＬ、及び画素電極１７ｂと同一の層に形成された導電部１７ａを備えているので、ソース線及び画素電極が同一平面上に形成された場合よりも各画素において画素電極１７ｂとソース線２とが短絡することが少なくなり、各画素電極１７ｂとソース線２との間の短絡が抑制され、ＴＦＴ基板２０ａの製造歩留まりの低下を抑制することができる。これにより、マスク数を可及的に減らし、製造歩留まり及びＴＦＴの信頼性の低下が抑制された薄膜トランジスタ基板を提供することができる。
【００７０】
また、本実施形態では、第１導電層１１ａ〜１１ｃの中間層がアルミニウム膜であるので、第１導電層１１ａ〜１１ｃの酸化を抑制して、第１導電層１１ａ〜１１ｃの低抵抗にすることができる。なお、本実施形態では、第１導電層１１ａ〜１１ｃの中間層として、アルミニウム膜を例示したが、アルミニウム合金膜であってもよい。
【００７１】
さらに、本実施形態では、第２導電膜としてチタン膜を例示したが、チタン合金膜であってもよい。
【００７２】
また、本実施形態では、第２絶縁膜として、下層の無機絶縁膜及び上層の感光性樹脂膜の積層膜を例示したが、感光性樹脂膜のみであってもよい。
【００７３】
ここで、本実施形態の製造方法によれば、４枚のフォトマスクを用いて計４回のフォトリソグラフィによってＴＦＴ基板を製造するので、必然的にＴＦＴ基板を構成する積層膜の構造が限定される。すなわち、第２絶縁膜の下層の構造は、第１導電膜、第１絶縁膜、第１半導体膜、第２半導体膜及び第２導電膜が順に積層した第１の構造と、上記第１導電膜、第１絶縁膜及び第１半導体膜が順に積層した第２の構造と、上記第１導電膜のみである第３の構造と、上記第１導電膜、第１絶縁膜、第１半導体膜、第２半導体膜及び第２導電膜の何れも存在しない第４の構造とにより構成される。
【００７４】
具体的には、下記の表１及び表２を用いて説明する。
【００７５】
【表１】
2008066537.tif 000003
【００７６】
【表２】
2008066537.tif 000004
【００７７】
ここで、表１及び表２中の上段における○印は、対応するマスク（１ｓｔ〜４ｔｈ）を使用することを示し、×印は、対応するマスクを使用しないことを示し、△印は、２ｎｄマスクをハーフ露光で使用することを示している。そして、表１及び表２中の下段は、使用する各マスクの組み合わせにより形成される膜構造を示している。また、前提条件として、第３工程に使用する３ｒｄマスクによって、第２絶縁膜をパターニングすることにより、保護絶縁膜（表中の「Ｐａｓ」）が形成され、第４工程に使用する４ｔｈマスクによって、第３導電膜をパターニングすることによって、画素電極など（表中の「ＩＴＯ」）が形成されるので、第１工程に使用する１ｓｔマスク、及び第２工程に使用する２ｎｄマスクによって、第１導電膜、第１絶縁膜、第１半導体膜、第２半導体膜及び第２導電膜からなる積層膜が種々のケースにパターニングされることになる。なお、表１及び表２に示すように、第１導電膜、第１絶縁膜、第１半導体膜、第２半導体膜及び第２導電膜によって、「Ｇ（ゲート層）」、「ＧＩ（ゲート絶縁膜）」、「ｉ（真性半導体層）」、「ｎ＋（不純物半導体層）」及び「Ｓ（ソース層）」がそれぞれ形成される。
【００７８】
４枚のマスクを用いた場合には、単純にI〜XXIVの２４個のケースが考えられる。ここで、XIII〜XXのケースは、１ｓｔマスクによって積層膜が存在していないので、実際に考えられるケースは、１６個になる。そして、第２絶縁膜の下層の構造に限定すると、I及びIIIのケースの第１導電膜（Ｇ）、第１絶縁膜（ＧＩ）、第１半導体膜（ｉ）、第２半導体膜（ｎ＋）及び第２導電膜（Ｓ）が積層した第１の構造ａと、II及びIVのケースの第１導電膜（Ｇ）、第１絶縁膜（ＧＩ）及び第１半導体膜（ｉ）が積層した第２の構造ｂと、IX及びXのケースの第１導電膜（Ｇ）のみである第３の構造ｃと、XXI及びXXIIのケースの第１導電膜（Ｇ）、第１絶縁膜（ＧＩ）、第１半導体膜（ｉ）、第２半導体膜（ｎ＋）及び第２導電膜（Ｓ）の何れも存在しない第４の構造とになる。したがって、第２絶縁膜の下層の構造が、上記第１の構造ａ、第２の構造ｂ、第３の構造ｃ及び第４の構造ｄだけである場合には、本発明の製造方法を用いたことが推測される。
【産業上の利用可能性】
【００７９】
以上説明したように、本発明は、信頼性の高いＴＦＴを有するＴＦＴ基板を効率的に製造することができるので、ＴＦＴ基板を備えた液晶表示装置及び検出装置などについて有用である。
【図面の簡単な説明】
【００８０】
【図１】本発明の一実施形態に係るＴＦＴ基板２０の平面図である。
【図２】図１中のII−II線に沿ったＴＦＴ基板２０の断面図である。
【図３】図１中のIII−III線に沿ったＴＦＴ基板２０の断面図である。
【図４】図１中のIV−IV線に沿ったＴＦＴ基板２０の断面図である。
【図５】ＴＦＴ基板２０を備えた液晶表示装置５０の断面図である。
【図６】ＴＦＴ基板２０を備えた検出装置６０の斜視図である。
【図７】ＴＦＴ基板２０を製造するための第１工程後の基板の平面図である。
【図８】ＴＦＴ基板２０を製造するための第２工程における第１エッチング工程後の基板の平面図である。
【図９】ＴＦＴ基板２０を製造するための第２工程における第２エッチング工程後の基板の平面図である。
【図１０】ＴＦＴ基板２０を製造するための第３工程後の基板の平面図である。
【図１１】図８中のXI−XI線に沿った基板の断面図である。
【図１２】図９中のXII−XII線に沿った基板の断面図である。
【符号の説明】
【００８１】
Ｃ        チャネル領域
Ｄ        ドレイン領域
ＧＬ      第１積層部
Ｈ１      第１開口部
Ｈ２      第２開口部
Ｒ１，Ｒ２    レジストパターン（レジスト膜）
Ｓ        ソース領域
ＳＬ      第２積層部
１        ゲート線
２        ソース線
５        ＴＦＴ（薄膜トランジスタ）
１０      絶縁基板
１１ａ〜１１ｃ    第１導電層（第１導電膜）
１２ａ    ゲート絶縁膜（第１絶縁膜）
１３ａ〜１３ｃ    真性半導体層（第１半導体膜）
１４ａ〜１４ｃ    不純物半導体層（第２半導体膜）
１５ａ〜１５ｃ    第２導電層（第２導電膜）
１６      保護絶縁膜（第２絶縁膜）
１６ａ    第１コンタクトホール
１６ｂ    第２コンタクトホール
１６ｃ    第３コンタクトホール
１７ａ    ソース上層部（ソース線の上層部、第３導電膜）
１７ｂ    画素電極（第３導電膜）
２０      ＴＦＴ基板（薄膜トランジスタ基板）
２５      液晶層
３０      対向基板
４０      電荷変換層
５０      液晶表示装置
６０      検出装置
【図１】
2008066537.tif 000005
【図２】
2008066537.tif 000006
【図３】
2008066537.tif 000007
【図４】
2008066537.tif 000008
【図５】
2008066537.tif 000009
【図６】
2008066537.tif 000010
【図７】
2008066537.tif 000011
【図８】
2008066537.tif 000012
【図９】
2008066537.tif 000013
【図１０】
2008066537.tif 000014
【図１１】
2008066537.tif 000015
【図１２】
2008066537.tif 000016