(57)【要約】      （修正有）【課題】相変化抵抗性メモリ材料膜を利用した不揮発性半導体メモリ素子及びその製造方法を提供する。【解決手段】半導体メモリ素子は、基板１００上の第１導電性配線２００と、基板１００上に複数のビアホールＨを備える層間絶縁膜５００と、層間絶縁膜５００上の第２導電性配線と、ビアホールＨ内に形成され、第１導電性配線２００及び第２導電性配線４００と電気的に連結され、基板１００に対して垂直方向に不均一な比抵抗プロファイルを有する抵抗性メモリ材料３００と、を備え、抵抗性メモリ材料３００は、基板１００に対して垂直方向に異なる比抵抗プロファイルを有する第１及び第２抵抗性メモリ材料膜３１０，３２０を備える。例えば、第１抵抗性メモリ材料膜３１０は、下部に高い比抵抗領域を有し、第２抵抗性メモリ材料膜３２０は、上部に高い比抵抗領域を有し、高い比抵抗領域は、プログラミング領域ＰＶを提供する。【選択図】図１Ｂ
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【特許請求の範囲】
【請求項１】
基板上の第１導電性配線と、
前記基板上に複数のビアホールを備える層間絶縁膜と、
前記層間絶縁膜上の第２導電性配線と、
前記ビアホール内に形成され、前記第１導電性配線及び前記第２導電性配線と電気的に連結され、前記基板に対して垂直方向に不均一な比抵抗プロファイルを有する抵抗性メモリ材料と、を備えることを特徴とする半導体メモリ素子。
【請求項２】
前記抵抗性メモリ材料は、互いに隣接する第１及び第２抵抗性メモリ材料膜を備え、前記第１抵抗性メモリ材料膜は、前記基板に対して垂直方向に、前記第２抵抗性メモリ材料膜と異なる比抵抗プロファイルを有することを特徴とする請求項１に記載の半導体メモリ素子。
【請求項３】
前記第１抵抗性メモリ材料膜は、下部に高い比抵抗領域を備え、前記第２抵抗性メモリ材料膜は、上部に高い比抵抗領域を備えることを特徴とする請求項２に記載の半導体メモリ素子。
【請求項４】
前記第１及び第２抵抗性メモリ材料膜は、交互型マトリックスパターンを有するように配されることを特徴とする請求項２に記載の半導体メモリ素子。
【請求項５】
前記第１抵抗性メモリ材料膜は、前記マトリックスパターンの奇数行と奇数列との交差点及び偶数行と偶数列との交差点に配されることを特徴とする請求項４に記載の半導体メモリ素子。
【請求項６】
前記抵抗性メモリ材料は、ＧｅＳｂＴｅ系材料を含むことを特徴とする請求項１に記載の半導体メモリ素子。
【請求項７】
前記第１導電性配線と前記抵抗性メモリ材料との間の前記ビアホール内に、下部電極をさらに備えることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項８】
前記第１導電性配線と前記抵抗性メモリ材料との間の前記ビアホール内に、導電性プラグ及びダイオードのうち少なくとも一つ以上をさらに備えることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項９】
前記抵抗性メモリ材料と前記第２導電性配線との間に上部電極をさらに備えることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項１０】
前記第１導電性配線は、ワードラインであり、前記第２導電性配線は、ビットラインであることを特徴とする請求項１に記載の半導体メモリ素子。
【請求項１１】
基板上に第１導電性配線を形成するステップと、
前記基板上にビアホールを備える層間絶縁膜を形成するステップと、
前記ビアホール内に形成され、前記第１導電性配線と電気的に連結され、前記基板に対して垂直方向に不均一な比抵抗プロファイルを有する抵抗性メモリ材料を形成するステップと、
前記層間絶縁膜上に前記抵抗性メモリ材料と電気的に連結される第２導電性配線を形成するステップと、を含むことを特徴とする半導体メモリ素子の製造方法。
【請求項１２】
前記抵抗性メモリ材料を形成するステップは、
前記抵抗性メモリ材料の第１深さ及び前記第１深さと異なる第２深さに不純物層を形成して、それぞれ第１及び第２抵抗性メモリ材料膜を形成するステップを含むことを特徴とする請求項１１に記載の半導体メモリ素子の製造方法。
【請求項１３】
前記第１及び第２抵抗性メモリ材料膜を形成するステップは、
高い比抵抗領域として機能する前記不純物層を形成するステップを含むことを特徴とする請求項１２に記載の半導体メモリ素子の製造方法。
【請求項１４】
前記不純物層を形成するステップは、
第１ホールを備える第１イオン注入マスクを使用して、前記第１深さに第１不純物層をイオン注入するステップと、
第２ホールを備える第２イオン注入マスクを使用して、前記第２深さに第２不純物層をイオン注入するステップと、を含み、
前記第１不純物層と前記第２不純物層とは、互いに隣接することを特徴とする請求項１２に記載の半導体メモリ素子の製造方法。
【請求項１５】
前記不純物層を形成するステップは、
交互型マトリックスパターンに前記第１不純物層及び前記第２不純物層を形成するステップを含み、
前記第１深さは、前記第１抵抗性メモリ材料膜の下部に対応し、前記第２深さは、前記第２抵抗性メモリ材料膜の上部に対応することを特徴とする請求項１４に記載の半導体メモリ素子の製造方法。
【請求項１６】
前記不純物層を形成するステップは、
ホウ素、炭素、窒素、酸素、シリコン、タンタル、スズ、インジウム及びチタンのうち、一つ以上のもののイオンをイオン注入するステップを含むことを特徴とする請求項１２に記載の半導体メモリ素子の製造方法。
【請求項１７】
前記不純物層を形成するステップは、
第３ホールを備える第２イオン注入マスクを使用して、スクリーンイオン注入方式で、前記第１深さと前記第２深さとに不純物を同時にイオン注入するステップを含むことを特徴とする請求項１２に記載の半導体メモリ素子の製造方法。
【請求項１８】
前記ビアホール内にイリジウム、白金、ルテニウム、ポリシリコン、タングステン、チタン窒化物、チタンアルミニウム窒化物またはそれらの組み合わせからなる下部電極を形成するステップをさらに含むことを特徴とする請求項１１に記載の半導体メモリ素子の製造方法。
【請求項１９】
前記ビアホールまたは前記抵抗性メモリ材料上に、イリジウム、白金、ルテニウム、ポリシリコン、タングステン、チタン窒化物、チタンアルミニウム窒化物またはそれらの組み合わせからなる上部電極を形成するステップをさらに含むことを特徴とする請求項１１に記載の半導体メモリ素子の製造方法。
【請求項２０】
前記第１導電性配線に電気的に連結される導電性プラグ及びダイオードのうち、少なくとも一つを形成するステップをさらに含むことを特徴とする請求項１１に記載の半導体メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子及びその製造方法に係り、特に抵抗性メモリ材料膜を利用した不揮発性メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
最近、デジタルカメラ、ＭＰ３プレーヤー、ＰＤＡ（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ）及び携帯電話のような携帯用デジタル応用機器に、不揮発性メモリ素子の需要が急増しつつある。かかる応用機器のためのプログラミングが可能な不揮発性メモリとして、フラッシュメモリ素子が広く使われている。一般的なフラッシュメモリ素子は、フローティングゲート上に制御ゲートを重ねることによって、単一のＭＯＳトランジスタ型メモリセルを実現できるため、低コストで高集積メモリ素子を提供できるという利点がある。しかし、メモリ素子に対する製造コストの低減及び高集積化に対する要求は、従来のフラッシュメモリのみで満たされず、これにより、最近、製造コストをさらに低減させ、集積度を向上させる新たなメモリセル構造を有するメモリ素子が活発に研究されている。
【０００３】
例えば、抵抗性メモリ材料を使用するメモリセル構造を有するメモリ素子が提案された。前記抵抗性メモリ材料とは、二つの安定した抵抗性状態を有する材料である。抵抗性メモリ材料は、印加される電気的パルスにより発生するジュール熱により非晶質または結晶質状態を有し、抵抗性状態が可逆的にスイッチングされる材料である。抵抗性メモリ材料において、非晶質状態は、電気抵抗が高く、結晶質状態は、電気抵抗が低いため、かかる抵抗差は、読み取りモードでプログラミング状態または消去状態であるかを検出するのに利用される。
【０００４】
しかし、かかる抵抗性メモリ材料を利用するメモリ素子の場合にも、集積度の増加により隣接したメモリセル間の間隔が縮小され、これにより、隣接したメモリセル間に熱干渉が起こる、すなわち一つのメモリセルで発生した熱が隣接する他のメモリセルに伝達されるという問題が重要になっている。すなわち、選択されたメモリセルで行われるプログラミングまたは消去動作時に発生するジュール熱が、層間絶縁膜またはワードラインまたはビットラインのような配線を通じて、隣接する他のメモリセルにも伝達される。
【０００５】
例えば、非晶質状態の隣接した他のメモリセルが、選択されたメモリセルから伝達されたジュール熱により結晶質状態となって、選択されていない前記メモリセルで消去動作が行われる。このように、隣接するメモリセルの間で発生する熱干渉効果は、抵抗性メモリ材料膜を使用する不揮発性メモリ素子の集積度の向上において重大な障害要因となっている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、プログラミングまたは消去動作時に発生するジュール熱により隣接する交差点の間で発生しうる干渉効果を改善できる抵抗性メモリ材料膜を利用した不揮発性メモリ素子を提供するところにある。
【０００７】
本発明が解決しようとする他の課題は、プログラミングまたは消去動作時に発生するジュール熱により隣接する交差点の間で発生しうる干渉効果を改善できる抵抗性メモリ材料膜を利用した不揮発性メモリ素子の製造方法を提供するところにある。
【課題を解決するための手段】
【０００８】
前記課題を解決するための本発明の実施形態による半導体メモリ素子は、基板上の第１導電性配線と、前記基板上に複数のビアホールを備える層間絶縁膜と、前記層間絶縁膜上の第２導電性配線と、前記ビアホール内に形成され、前記第１導電性配線及び前記第２導電性配線と電気的に連結され、前記基板に対して垂直方向に不均一な比抵抗プロファイルを有する抵抗性メモリ材料と、を備える。
【０００９】
前記抵抗性メモリ材料は、互いに隣接する第１及び第２抵抗性メモリ材料膜を備え、前記第１抵抗性メモリ材料膜は、前記基板に対して垂直方向に前記第２抵抗性メモリ材料膜と異なる比抵抗プロファイルを有する。前記第１抵抗性メモリ材料膜は、下部に高い比抵抗領域を備え、前記第２抵抗性メモリ材料膜は、上部に高い比抵抗領域を備える。前記第１及び第２抵抗性メモリ材料膜は、交互型マトリックスパターンを有する。前記第１抵抗性メモリ材料膜は、前記マトリックスパターンの奇数行と奇数列との交差点及び偶数行と偶数列との交差点に配される。前記抵抗性メモリ材料は、ＧｅＳｂＴｅ系材料を含む。
【００１０】
前記半導体メモリ素子は、前記第１導電性配線と前記抵抗性メモリ材料との間の前記ビアホール内に下部電極をさらに備える。また、前記半導体メモリ素子は、前記第１導電性配線と前記抵抗性メモリ材料との間の前記ビアホール内に、導電性プラグ及びダイオードのうち少なくとも一つ以上をさらに含む。前記半導体メモリ素子は、前記抵抗性メモリ材料と前記第２導電性配線との間に上部電極をさらに備える。前記第１導電性配線は、ワードラインであり、前記第２導電性配線は、ビットラインである。
【００１１】
前記他の課題を解決するための本発明の一実施形態による半導体メモリ素子の製造方法は、基板上に第１導電性配線を形成するステップと、前記基板上にビアホールを備える層間絶縁膜を形成するステップと、前記層間絶縁膜上に第２導電性配線を形成するステップと、前記ビアホール内に形成され、前記第１導電性配線及び前記第２導電性配線と電気的に連結され、前記基板に対して垂直方向に不均一な比抵抗プロファイルを有する抵抗性メモリ材料を形成するステップと、により行われる。
【００１２】
前記抵抗性メモリ材料を形成するステップは、前記抵抗性メモリ材料の第１深さ及び前記第１深さと異なる第２深さに不純物層を形成して、それぞれ第１及び第２抵抗性メモリ材料膜を形成するステップを含む。前記第１及び第２抵抗性メモリ材料膜を形成するステップは、高い比抵抗領域として機能する前記不純物層を形成するステップを含む。
【００１３】
前記不純物層を形成するステップは、第１ホールを備える第１イオン注入マスクを使用して、前記第１深さに第１不純物層をイオン注入するステップと、第２ホールを備える第２イオン注入マスクを使用して、前記第２深さに第２不純物層をイオン注入するステップと、により行われ、前記第１不純物層と前記第２不純物層とは、互いに隣接する。前記不純物層を形成するステップは、交互型マトリックスパターンで前記第１不純物層及び前記第２不純物層を形成するステップにより行われ、前記第１深さは、前記第１抵抗性メモリ材料膜の下部に対応し、前記第２深さは、前記第２抵抗性メモリ材料膜の上部に対応する。前記不純物層を形成するステップは、ホウ素、炭素、窒素、酸素、シリコン、タンタル、スズ、インジウム及びチタンのうち、一つ以上のもののイオンをイオン注入するステップにより行われる。前記不純物層を形成するステップは、第３ホールを備える第２イオン注入マスクを使用して、スクリーンイオン注入方式で、前記第１深さと前記第２深さとに不純物を同時にイオン注入するステップにより行われることもできる。
【００１４】
前記半導体メモリ素子の製造方法は、前記ビアホール内にイリジウム、白金、ルテニウム、ポリシリコン、タングステン、チタン窒化物、チタンアルミニウム窒化物またはそれらの組み合わせからなる下部電極を形成するステップをさらに含む。また、前記半導体メモリ素子の製造方法は、前記ビアホールまたは前記抵抗性メモリ材料上にイリジウム、白金、ルテニウム、ポリシリコン、タングステン、チタン窒化物、チタンアルミニウム窒化物またはそれらの組み合わせからなる上部電極を形成するステップをさらに含むこともできる。また、前記半導体メモリ素子の製造方法は、前記第１導電性配線に電気的に連結される導電性プラグ及びダイオードのうち、少なくとも一つを形成するステップをさらに含む。
【発明の効果】
【００１５】
本発明の半導体メモリ素子は、互いに隣接する複数の抵抗性メモリ材料膜が基板に対して垂直方向に異なる比抵抗プロファイルを有するように配されることによって、隣接する抵抗性メモリ材料膜のプログラミング領域の距離が延長されて、隣接する交差点の間で発生する熱干渉効果を改善して集積度を向上させることができる。
【００１６】
また、本発明の半導体メモリ素子の製造方法は、基板に対して垂直方向に異なる比抵抗プロファイルを有する複数の抵抗性メモリ材料膜を形成する工程を行うことによって、選択された抵抗性メモリ材料膜のプログラミングまたは消去動作時に発生するジュール熱により選択されていない隣接する交差点に発生しうる熱干渉効果を改善できる。
【発明を実施するための最良の形態】
【００１７】
以下、添付された図面を参照して、本発明の実施形態を詳細に説明する。
【００１８】
本発明の実施形態は、当業者に本発明をさらに完全に説明するために提供されるものであり、下記実施形態は、色々な他の形態に変形され、本発明の範囲が下記実施形態に限定されるものではない。以下の説明で、ある層が他の層上に存在すると記述されるとき、これは、他の層の真上に存在してもよく、その間に第３の層が介在されてもよい。また、図面で、各層の厚さや大きさは、説明の便宜及び明確性のために誇張されたものであり、図面上で同じ符号は同じ要素を指す。本明細書で使われたように、用語“及び／または”は、該列挙された項目のうちいずれか一つ及び一つ以上のあらゆる組み合わせを含む。
【００１９】
本明細書において、第１、第２などの用語が多様な部材、部品、領域、層及び／または部分を説明するために使われるが、それらの部材、部品、領域、層及び／または部分は、それらの用語により限定されてはならないことは自明である。それらの用語は、一つの部材、部品、領域、層または部分を、他の領域、層または部分と区別するためにのみ使われる。したがって、後述する第１の部材、部品、領域、層または部分は、本発明の範囲を逸脱しない限り、第２の部材、部品、領域、層または部分を指す。
【００２０】
以下では、図１Ａないし図１Ｄを参照して、本発明による半導体メモリ素子、例えば不揮発性メモリ素子の実施形態について詳述する。図１Ａ及び図１Ｂに示したように、半導体メモリ素子１０００は、半導体基板１００上に形成された第１導電性配線２００、半導体基板１００上に形成され、ビアホールＨを備える層間絶縁膜５００、ビアホールＨ内の抵抗性メモリ材料３００、及び層間絶縁膜５００上の第２導電性配線４００を備える。基板１００、第１及び第２導電性配線２００，４００及び層間絶縁膜５００は、半導体メモリ素子１０００、例えばフラッシュメモリＭＯＳトランジスタを形成するために、当該技術分野で周知されたように適した構成を有する。例えば、第１導電性配線２００と第２導電性配線４００とは、それぞれワードライン及びビットラインとして機能し、互いに交差してビアホールＨが第１導電性配線２００と第２導電性配線４００との交差点の間に配される。
【００２１】
半導体メモリ素子１０００の抵抗性メモリ材料３００は、層間絶縁膜５００のビアホールＨ内に配され、ビアホールＨを通じて第１及び第２導電性配線２００，４００に電気的に連結される。抵抗性メモリ材料３００は、層間絶縁膜５００のビアホールＨ内に抵抗性メモリ材料３００の一部が挿入される不連続層でありうる。一つのビアホールＨ内の抵抗性メモリ材料の少なくとも一部からなる構造は、以下で‘クロスポイント’と称し、前記構造は、交差点にある第１導電性配線２００と第２導電性配線４００との間に配される。前記クロスポイントは、例えばマトリックス形態に配される。かかる点と関連して、クロスポイントと対応する交差点という用語は、第１及び第２導電性配線２００，４００が交差する位置に対応し、ビアホールＨ内の抵抗性メモリ材料３００の物理的構造を含むものではない。
【００２２】
さらに詳しくは、抵抗性メモリ材料３００は、図１Ａ及び図１Ｂに示したように第１及び第２抵抗性メモリ材料膜３１０，３２０を備える。第１及び第２抵抗性メモリ材料膜３１０，３２０は互いに隣接し、交互型マトリックスパターン、すなわち水平及び／または垂直方向に沿っていかなる同じ部材も互いに隣接して配されないマトリックスパターンを形成する。例えば、第１抵抗性メモリ材料膜３１０のクロスポイントは、図１Ａ及び図１Ｂに示したように、垂直及び水平方向に沿って第２抵抗性メモリ材料膜３２０の二つのクロスポイント間に配される。さらに詳しくは、図１Ａに示したように、第１抵抗性メモリ材料膜３１０は、クロスポイントａ、すなわち奇数行…，Ｍ２ｎ−１，Ｍ２ｎ＋１，…と奇数列…，Ｎ２ｎ−１，Ｎ２ｎ＋１，Ｎ２ｎ＋３，…との交差点、及び偶数行…，Ｍ２ｎ，Ｍ２ｎ＋２，…と偶数列…，Ｎ２ｎ，Ｎ２ｎ＋２，Ｎ２ｎ＋４，…との交差点にあるビアホールＨ内の抵抗性メモリ材料３００の構造を形成する。第２抵抗性メモリ材料膜３２０は、クロスポイントｂ、すなわち奇数行…，Ｍ２ｎ−１，Ｍ２ｎ＋１，…と偶数列…，Ｎ２ｎ，Ｎ２ｎ＋２，Ｎ２ｎ＋４，…との交差点、及び偶数行…，Ｍ２ｎ，Ｍ２ｎ＋２，…と奇数列…，Ｎ２ｎ−１，Ｎ２ｎ＋１，Ｎ２ｎ＋３，…との交差点にあるビアホールＨ内の抵抗性メモリ材料３００の構造を形成する。
【００２３】
第１及び第２抵抗性メモリ材料膜３１０，３２０は、基板１００に対して垂直方向に異なる比抵抗プロファイルを有する。例えば、第１抵抗性メモリ材料膜３１０は、下部に高い比抵抗領域を有し、第２抵抗性メモリ材料膜３２０は、上部に高い比抵抗領域を有する。選択的には、第１及び第２抵抗性メモリ材料膜３１０，３２０は、それぞれ上部及び下部に高い比抵抗領域を有することもある。その結果、比抵抗メモリ材料３００は、垂直方向に不均一な比抵抗プロファイルを有する。高い比抵抗領域は、図１Ｂに示したようにプログラミング領域ＰＶを提供する。
【００２４】
すなわち、それぞれの第１及び第２抵抗性メモリ材料膜３１０，３２０は、図１Ｃ及び図１Ｄに示したように垂直方向に不均一な比抵抗プロファイルを有することによって、それらの所定部分が他の部分に比べてさらに高い比抵抗を有する。また、第１抵抗性メモリ材料膜３１０の高い比抵抗領域は、第２抵抗性メモリ材料膜３２０と比較する時に異なる垂直レベルに形成されて、不均一な抵抗性メモリ材料３００を提供する。第１及び第２抵抗性メモリ材料膜３１０，３２０からなる交互型メモリ構造は、高い比抵抗領域、すなわち垂直方向に不均一なプログラミング領域ＰＶの交互型構造を形成できる。
【００２５】
したがって、第１及び第２抵抗性メモリ材料膜３１０，３２０の各プログラミング領域ＰＶは、図１Ｂに示したように、基板１００に対して異なる高さ、すなわち異なる垂直レベルに配され、それらの間の距離は、対角線距離Ｌとなりうる。前記対角線距離Ｌは、図１Ｂに示したように、方程式１に表したように、二つの隣接するクロスポイントａ，ｂのプログラミング領域ＰＶの間に形成された三角形の斜辺により定義される。
【００２６】
【数１】
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【００２７】
ここで、Ｄは、隣接するクロスポイントａ，ｂの間の水平距離であり、Δｈは、隣接するクロスポイントａ，ｂ、すなわち隣接する第１及び第２抵抗性メモリ材料膜３１０，３２０のプログラミング領域ＰＶの間の高さ差、すなわち垂直距離を指す。
【００２８】
方程式１によれば、前記対角線距離Ｌは、前記水平距離Ｄより長い。したがって、高密度集積化により隣接するクロスポイント間の水平方向の間隔、すなわち水平距離Ｄが縮まっても、前記高さ差Δｈを増大させることによって前記距離Ｌが維持される。また、高さ差Δｈの十分な増大は、隣接するプログラミング領域ＰＶの間の距離Ｌを増大させてそれらの間の熱伝達を最小化できる。例えば、隣接するプログラミング領域ＰＶの高さ差Δｈがそれらの間の水平距離Ｄと実質的に同一であれば、隣接するプログラミング領域ＰＶの間の距離Ｌは、それらの間の水平距離Ｄより約４０％以上さらに長い。したがって、隣接するプログラミング領域ＰＶの間の距離Ｌの延長によりそれらの間の熱伝達が減少して、抵抗性メモリ材料３００内のプログラミング領域の誤った活性化が非常に低下し、これにより、半導体メモリ素子１０００のプログラミング及び／または消去動作のエラーが減少する。
【００２９】
抵抗性メモリ材料３００で垂直方向に不均一な比抵抗プロファイルは、隣接するプログラミング領域ＰＶの間の距離を延長させるのに効果的であり、それらの間の熱伝達を最小化する。従来の半導体メモリ素子のように、垂直方向に均一な比抵抗プロファイルを備える抵抗性メモリ材料膜が使われる場合には、プログラミング領域がクロスポイントの中心部に均一に形成され、これにより、高集積化時に隣接するクロスポイントの間隔と実質的に同じ多少狭い水平距離を提供する。しかし、本発明の実施形態による抵抗性メモリ材料３００の不均一な比抵抗プロファイルによれば、水平面に対して互いにオフセットされたプログラミング領域が容易に形成される。したがって、前記プログラミング領域間の距離は、プログラミング及び／または消去動作の誤動作を実質的に最小化または防止するために十分な程度に長く調節されうる。
【００３０】
抵抗性メモリ材料３００は、任意の相変化材料を含む。例えば、抵抗性メモリ材料３００は、ＧｅＳｂＴｅ系材料、例えばＧｅＳｂ２Ｔｅ３，Ｇｅ２Ｓｂ２Ｔｅ５，ＧｅＳｂ２Ｔｅ４を使用できる。その他にも、ＧｅＴｅＡｓ，ＧｅＳｎＴｅ，ＳｅＳｎＴｅ，ＧａＳｅＴｅ，ＧｅＴｅＳｎＡｕ，ＳｅＳｂ２，ＩｎＳｅ，ＧｅＴｅ，ＢｉＳｅＳｂ，ＰｄＴｅＧｅＳｎ，ＩｎＳｅＴｉＣｏ，ＩｎＳｂＴｅ，Ｉｎ３ＳｂＴｅ２，ＧｅＴｅＳｂ２Ｔｅ３Ｓｂ，ＧｅＳｂＴｅＰｄ，ＡｇＩｎＳｂＴｅなどが使われる。また、抵抗性メモリ材料３００は、不純物元素として非金属元素、例えばＢ，Ｃ，Ｎ，ＯまたはＳｉを、または金属元素、例えばＴａ，Ｓｎ，ＩｎまたはＴｉを含む。抵抗性メモリ材料３００の前記相変化材料に前記金属性または非金属性の不純物をイオン注入することによって、抵抗性メモリ材料３００内の異なる垂直位置にプログラミング領域ＰＶを容易に形成できる。各クロスポイントで比抵抗のレベルは、注入された不純物の濃度により決定される。このように異なる比抵抗プロファイルを有する抵抗性メモリ材料膜を備える半導体メモリ素子は、次のような製造方法により製造される。
【００３１】
半導体メモリ素子１０００の製造方法は、半導体メモリ素子１０００の隣接するクロスポイントが基板１００に対して異なる垂直方向の比抵抗プロファイルを有するように、ビアホールＨ内に抵抗性メモリ材料３００を形成する工程を含む。
【００３２】
さらに詳しくは、図２Ａに示したように、基板１００上にアルミニウムまたはタングステンのような金属材料からなる第１導電性配線２００を形成する。第１導電性配線２００は、基板１００上で第１方向に、例えばストライプ状のようなパターンに形成された複数の縦方向ラインでありうる。次いで、第１導電性配線２００上に層間絶縁膜５００を形成し、第１導電性配線２００の上部表面を露出させるビアホールＨを形成する。ビアホールＨは、例えばマトリックスパターンに構成される。
【００３３】
一旦ビアホールＨが形成されれば、層間絶縁膜５００上に抵抗性メモリ材料層（図示せず）を蒸着して層間絶縁膜５００のビアホールＨを埋め込む。前記抵抗性メモリ材料層は、例えばＧｅＳｂＴｅ系材料、例えばＧｅＳｂ２Ｔｅ３，Ｇｅ２Ｓｂ２Ｔｅ５，ＧｅＳｂ２Ｔｅ４を使用できる。その他にも、ＧｅＴｅＡｓ，ＧｅＳｎＴｅ，ＳｅＳｎＴｅ，ＧａＳｅＴｅ，ＧｅＴｅＳｎＡｕ，ＳｅＳｂ２，ＩｎＳｅ，ＧｅＴｅ，ＢｉＳｅＳｂ，ＰｄＴｅＧｅＳｎ，ＩｎＳｅＴｉＣｏ，ＩｎＳｂＴｅ，Ｉｎ３ＳｂＴｅ２，ＧｅＴｅＳｂ２Ｔｅ３Ｓｂ，ＧｅＳｂＴｅＰｄ，ＡｇＩｎＳｂＴｅなどで形成される。次いで、層間絶縁膜５００の上部表面が露出されるまで、前記抵抗性メモリ材料層を化学機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）工程またはエッチバック工程により平坦化する。その結果、図２Ａに示したように、ビアホールＨ内には、所定の高さを有する平坦化された抵抗性メモリ材料層３００Ｌが形成される。
【００３４】
次いで、前記平坦化された抵抗性メモリ材料層３００Ｌ内に不純物層を形成して、異なる高さで異なる比抵抗プロファイルを有する領域を形成できる。前記不純物層は、例えばＢ，Ｃ，Ｎ，ＯまたはＳｉのような非金属元素、または例えばＴａ，Ｓｎ，ＩｎまたはＴｉのような金属元素のような不純物元素を堆積させることによって形成される。さらに詳しくは、図２Ｂに示したように、層間絶縁膜５００上に、例えばフォトレジストマスクである第１ホールｈ１を備える第１マスクＭ１が配される。第１ホールｈ１は、平坦化された抵抗性メモリ材料層３００Ｌの所定部分、すなわち所定のビアホールＨに対応する。例えば、第１マスク層Ｍ１の第１ホールｈ１は、クロスポイントｂと完全に重なる。次いで、イオン注入により第１マスクＭ１の第１ホールｈ１を通じて露出された抵抗性メモリ材料層３００Ｌ内に第１深さに不純物元素が注入され、これにより、クロスポイントｂの第１深さにプログラミング領域ＰＶが形成される。
【００３５】
次いで、第１マスクＭ１が除去された後、図２Ｃに示したように、層間絶縁膜５００上に、例えばフォトレジストマスクである第２マスクＭ２を配する。第２マスクＭ２は、クロスポイントａに完全に重なる第２ホールｈ２を有する。次いで、例えばイオン注入により第２マスクＭ２の第２ホールｈ２を通じて露出された平坦化された抵抗性メモリ材料層３００Ｌの第２深さに不純物元素が注入される。すなわち、第１及び第２マスクＭ１，Ｍ２の第１及び第２ホールｈ１，ｈ２は、平坦化された抵抗性メモリ材料層３００Ｌの異なる部分に対応し、これにより、ビアホールＨ内の第１及び第２深さに形成された不純物層を交互にするマトリックスパターンを形成できる。前記第１深さは、前記第２深さと異なり、クロスポイントａでは、第２深さにプログラミング領域ＰＶが形成される。異なる高さのプログラミング領域ＰＶが第１及び第２抵抗性メモリ材料膜３１０，３２０を定義でき、その結果、垂直方向に不均一な抵抗性メモリ材料３００が提供される。前記不純物イオン注入後に、前記不純物層を活性化するために熱処理がさらに行われる。
【００３６】
抵抗性メモリ材料３００が完成すれば、層間絶縁膜５００上に抵抗性メモリ材料３００と電気的に連結される第２導電性配線４００が形成される。第２導電性配線４００は、第２方向に形成される。前記第２方向は、前記第１方向に垂直である。しかし、第１及び第２導電性配線２００，４００の他の構成も可能である。例えば、前記第１及び第２方向は、本発明の思想を逸脱せずに直角でない角に交差することもできる。  選択的には、図３に示したように、半導体メモリ素子１０００の抵抗性メモリ材料３００は、層間絶縁膜５００上の第３マスクＭ３を使用して形成されることも可能である。第３マスクＭ３は、クロスポイントｂに重なる第３ホールｈ３を備える。実質的に、第３ホールｈ３は、第２マスクＭ２の第２ホールｈ２の構成と類似している。第３マスクＭ３は、スクリーンイオン注入マスクとして使われ、第３ホールｈ３を通じては平坦化された抵抗性メモリ材料層３００Ｌの下部に不純物元素が注入され、第３マスクＭ３のスクリーン部を通じては平坦化された抵抗性メモリ材料層３００Ｌの上部に不純物元素が注入される。例えば、マスクＭ３の第３ホールｈ３を通じて注入された不純物元素は、奇数行…，Ｍ２ｎ−１，Ｍ２ｎ＋１，…と偶数列…，Ｎ２ｎ，Ｎ２ｎ＋２，Ｎ２ｎ＋４，…との交差点、及び偶数行…，Ｍ２ｎ，Ｍ２ｎ＋２，…と奇数列…，Ｎ２ｎ−１，Ｎ２ｎ＋１，Ｎ２ｎ＋３，…との交差点にあるクロスポイントａの下部に注入される。第３マスクＭ３のスクリーン効果、すなわち第３ホールｈ３がない部分を通じたイオン注入により、平坦化された抵抗性メモリ材料層３００を透過可能なエネルギーが不足するので、不純物元素は、奇数行…，Ｍ２ｎ−１，Ｍ２ｎ＋１，…と偶数列…，Ｎ２ｎ，Ｎ２ｎ＋２，Ｎ２ｎ＋４，…との交差点、及び偶数行…，Ｍ２ｎ，Ｍ２ｎ＋２，…と奇数列…，Ｎ２ｎ−１，Ｎ２ｎ＋１，Ｎ２ｎ＋３，…との交差点にあるクロスポイントｂの上部に注入される。第３マスクＭ３は、シリコン酸化物またはシリコン窒化物で形成される。
【００３７】
図４及び図５は、本発明の多様な実施形態による半導体メモリ素子２０００，３０００を示す斜視図である。図６及び図７は、図４及び図５の半導体メモリ素子のそれぞれＩＩ線及びＩＩＩ線の断面図である。
【００３８】
半導体メモリ素子２０００，３０００は、抵抗性メモリ材料３００のための下部電極２１０及び上部電極２４０のうち少なくとも一つを備える。下部電極２１０及び／または上部電極２４０は、第１導電性配線２００と第２導電性配線４００との間のビアホールＨ内に形成される。半導体メモリ素子２０００，３０００の下部電極２１０は、イリジウム、白金、ルテニウムまたはそれらの組み合わせのような貴金属材料、ポリシリコン、タングステン、チタン窒化物、チタンアルミニウム窒化物またはそれらの組み合わせで形成される。タングステンは、下部電極用材料として非常に優秀な特性を有する。上部電極２４０も、下部電極２１０と類似した材料で形成される。
【００３９】
本発明の一部の実施形態では、図４に示したように、半導体メモリ素子２０００が第１導電性配線２００と接触する導電性プラグ２２０を備える。本発明の他の実施形態では、図５に示したように、半導体メモリ素子３０００は、第１導電性配線２００と接触するダイオード２３０を備える。
【００４０】
半導体メモリ素子２０００の導電性プラグ２２０は、下部電極２１０と第１導電性配線２００との間で直列に連結され、ビアホールＨ内に配される。半導体メモリ素子３０００のダイオード２３０も、ビアホールＨ内の第１導電性配線２００と下部電極２１０との間で直列に連結される。本発明の他の実施形態において、半導体メモリ素子は、直列に連結された導電性プラグとダイオードとをいずれも備えることもできる。
【００４１】
直列に連結された導電性プラグ２２０及び／またはダイオード２３０は、隣接する動作クロスポイントと動作しないクロスポイントとの間の漏れ電流を非常に最小化または防止できる。特に、従来の半導体メモリ素子において、選択されたクロスポイントでプログラミングが行われ、前記選択されたクロスポイントに隣接する選択されていないクロスポイントは、低い電気抵抗を有する場合、前記選択されたクロスポイントをプログラミングするための電流の一部が前記選択されていないクロスポイントを通じて漏れる。このように選択されていないクロスポイントを通じて電流が漏れれば、選択されたクロスポイントの抵抗性メモリ材料を通じて流れるプログラミング電流が不十分になり、これにより、前記選択されたクロスポイントのプログラミングが失敗しうる。ダイオード２３０は、選択されていないクロスポイントに流れる漏れ電流を防止して、動作するクロスポイントの電流レベルを適切に維持でき、これにより、プログラミング不良を防止できる。かかるダイオードの代わりに、他の整流の作用を行える素子が適用されることは自明である。
【００４２】
以下では、半導体メモリ素子２０００，３０００の製造方法について詳述する。図８及び図９に示したように、第１導電性配線２００及び層間絶縁膜５００は、半導体基板上に順次に形成される。層間絶縁膜５００の所定位置に、第１導電性配線２００の上部表面を露出させる複数のビアホールＨを形成できる。図８に示すように、導電性プラグ２２０を形成するために、前記層間絶縁膜５００上にビアホールＨの内部を埋め込むように、導電性ポリシリコン層のような導電性材料層を蒸着する。例えば、ＣＭＰまたはエッチバック工程を使用して、層間絶縁膜の上部表面が露出されるまで平坦化を行う。ビアホールＨ内に残っている前記導電性材料層は、例えばプラズマエッチング工程を使用してリセスされて、導電性プラグ２２０が形成される。
【００４３】
ダイオード２３０も、導電性プラグ２２０を形成する工程と類似した工程で形成される。図９に示すように、ポリシリコン層のような半導体材料層を形成し、平坦化してリセスさせて、層間絶縁膜５００内のビアホールＨの底内に半導体材料領域を形成する。次いで、前記半導体材料領域内にｎ型及びｐ型不純物イオンを順次に注入して、Ｐ−Ｎ接合を備えるダイオードを形成する。前記不純物イオンを活性化するために、熱処理工程がさらに行われる。
【００４４】
次いで、図１０及び図１１に示したように、下部電極２１０がビアホールＨ内に、すなわち導電性プラグ２２０またはダイオード２３０上に形成される。下部電極２１０は、実質的に導電性プラグ２２０と類似した方法で形成され、詳細な形成方法については省略する。
【００４５】
次いで、図１２及び図１３に示したように、各ビアホールＨ内に導電性メモリ材料３００を図２及び図３を参照して詳述した工程により蒸着し、イオン注入を行って、基板１００に対して垂直方向に不均一な比抵抗プロファイルを形成する。その結果、第１及び第２抵抗性メモリ材料膜３１０，３２０が形成される。次いで、層間絶縁膜５００上に第２導電性配線４００を形成する。
【００４６】
半導体メモリ素子２０００，３０００のように、上部電極が使われる場合には、抵抗性メモリ材料３００が、例えばプラズマエッチング工程によりリセスされる。その結果、ビアホールＨ内に上部電極２４０を形成するための空間が提供される。上部電極２４０は、下部電極２１０のように実質的に類似した材料と類似した工程により、ビアホールＨの上部に、すなわち層間絶縁膜内に局地的に形成される。選択的には、抵抗性メモリ材料３００が層間絶縁膜５００の上部表面と同じレベルを有するように抵抗性メモリ材料３００を平坦化した後、ライン形態、すなわち第２導電性配線４００と同じ形態の上部電極２４０を形成できる。上部電極２４０の形成は、抵抗性メモリ材料３００との接触特性を考慮して行われる。第２導電性配線４００は、上部電極２４０に電気的に連結されるように形成される。
【００４７】
半導体メモリ素子１０００ないし３０００の製造時、抵抗性メモリ材料３００は、層間絶縁膜５００内に局地的に形成されてもよく、層間絶縁膜５００の外部に形成されてもよいことに注目せねばならない。また、導電性プラグ、ダイオード、上部電極及び下部電極の構造と形成方法は、公知の他の工程により変更されることもある。
【００４８】
前述した本発明は、前記実施形態及び添付された図面に限定されず、本発明の技術的思想を逸脱しない範囲内で色々な置換、変形及び変更が可能であるというのは、当業者にとって明白である。
【産業上の利用可能性】
【００４９】
本発明は、メモリ関連の技術分野に適用可能である。
【図面の簡単な説明】
【００５０】
【図１Ａ】本発明の実施形態による半導体メモリ素子を示す斜視図である。
【図１Ｂ】図１ＡのＩ線の断面図である。
【図１Ｃ】本発明の実施形態による抵抗性メモリ材料膜の比抵抗プロファイルを示すグラフである。
【図１Ｄ】本発明の実施形態による抵抗性メモリ材料膜の比抵抗プロファイルを示すグラフである。
【図２Ａ】本発明の一実施形態による半導体メモリ素子の製造方法を示す斜視図である。
【図２Ｂ】本発明の一実施形態による半導体メモリ素子の製造方法を示す斜視図である。
【図２Ｃ】本発明の一実施形態による半導体メモリ素子の製造方法を示す斜視図である。
【図３】本発明の他の実施形態による半導体メモリ素子の製造方法を示す斜視図である。
【図４】本発明の他の実施形態による半導体メモリ素子を示す斜視図である。
【図５】本発明の他の実施形態による半導体メモリ素子を示す斜視図である。
【図６】図４のＩＩ線の断面図である。
【図７】図５のＩＩＩ線の断面図である。
【図８】本発明の他の実施形態による半導体メモリ素子の製造方法を示す平面図である。
【図９】本発明の他の実施形態による半導体メモリ素子の製造方法を示す平面図である。
【図１０】本発明の他の実施形態による半導体メモリ素子の製造方法を示す平面図である。
【図１１】本発明の他の実施形態による半導体メモリ素子の製造方法を示す平面図である。
【図１２】本発明の他の実施形態による半導体メモリ素子の製造方法を示す平面図である。
【図１３】本発明の他の実施形態による半導体メモリ素子の製造方法を示す平面図である。
【符号の説明】
【００５１】
１００  基板
２００  第１導電性配線
３００  抵抗性メモリ材料
３１０  第１抵抗性メモリ材料膜
３２０  第２抵抗性メモリ材料膜
４００  第２導電性配線
５００  層間絶縁膜
ＰＶ  プログラミング領域
１０００  半導体メモリ素子
【図１Ａ】
2008187182.tif 000004
【図１Ｂ】
2008187182.tif 000005
【図１Ｃ】
2008187182.tif 000006
【図１Ｄ】
2008187182.tif 000007
【図２Ａ】
2008187182.tif 000008
【図２Ｂ】
2008187182.tif 000009
【図２Ｃ】
2008187182.tif 000010
【図３】
2008187182.tif 000011
【図４】
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【図５】
2008187182.tif 000013
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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