(57)【要約】【課題】マルチゲートデバイスに歪を導入することにより、そしてＮＭＯＳまたはＰＭＯＳに対してこの歪を制御しながら緩和することにより、マルチゲートデバイス中の移動度を増大させる。【解決手段】マルチゲートデバイス中の歪を緩和する方法であって、かかる方法が、歪材料を含む基板を提供する工程と、歪材料中に複数のフィンをパターニングする工程と、少なくとも１つのフィンを含む第１領域を規定する工程と、少なくとも１つのフィンを含む第２領域を規定する工程と、第１領域上に拡散バリア層を形成する工程と、第２領域の少なくとも１つのフィンの歪材料が緩和されるように水素アニールを行う工程とを含む。【選択図】図１
2008004910.tif 000002
【特許請求の範囲】
【請求項１】
マルチゲートデバイス中の歪を緩和する方法であって、
歪材料を含む基板を提供する工程と、
該歪材料中に、複数のフィンをパターニングする工程と、
少なくとも１つのフィンを含む第１領域を規定する工程と、
少なくとも１つのフィンを含む第２領域を規定する工程と、
該第１領域上に、拡散バリア層を形成する工程と、
該第２領域の該少なくとも１つのフィンの該歪材料が緩和されるように、水素アニールを行う工程と、を含む方法。
【請求項２】
上記第１領域の少なくとも１つのフィンの歪材料が、上記水素アニール工程後に、部分的に緩和される請求項１にかかる方法。
【請求項３】
上記第１領域の少なくとも１つのフィンの歪材料が、上記水素アニール工程後に、変化しないで残る請求項１にかかる方法。
【請求項４】
上記拡散バリア層が所定の厚みを有し、該厚みが上記水素アニールのアニールパラメータに依存する請求項１〜３のいずれかにかかる方法。
【請求項５】
上記アニールパラメータが、温度、圧力、濃度、または時間を含む請求項４にかかる方法。
【請求項６】
上記水素アニールの温度が、９００℃またはそれ以下である請求項５にかかる方法。
【請求項７】
上記水素アニールの時間が、１分から５分の範囲内である請求項５〜６のいずれかにかかる方法。
【請求項８】
上記拡散バリア層が、５ｎｍから５０ｎｍの範囲内の厚みである請求項１〜７のいずれかにかかる方法。
【請求項９】
上記拡散バリア層が、窒化物を含む請求項１〜８のいずれかにかかる方法。
【請求項１０】
上記拡散バリア層が、コンタクト・エッチ・ストップ層を含む請求項１〜９のいずれかにかかる方法。
【請求項１１】
上記コンタクト・エッチ・ストップ層が、圧縮歪または引っ張り歪を有する請求項１〜１０のいずれかにかかる方法。
【請求項１２】
上記歪材料が、歪シリコンを含む請求項１〜１１のいずれかにかかる方法。
【請求項１３】
上記基板が、歪シリコン・オン・インシュレータ基板である請求項１２にかかる方法。
【請求項１４】
上記第１領域がＮＭＯＳ領域であり、上記第２領域がＰＭＯＳ領域である請求項１２または１３にかかる方法。
【請求項１５】
上記歪材料が、ゲルマニウムを含む請求項１〜１１のいずれかにかかる方法。
【請求項１６】
上記基板が、シリコン・ゲルマニウム・オン・インシュレータ基板である請求項１５にかかる方法。
【請求項１７】
上記第１領域がＰＭＯＳ領域であり、上記第２領域がＮＭＯＳ領域である請求項１５または１６にかかる方法。
【請求項１８】
半導体デバイス中の歪を緩和する方法であって、
歪材料を含む基板を提供する工程と、
第１領域を規定する工程と、
第２領域を規定する工程と、
該第１領域上に、拡散バリア層を形成する工程と、
該第２領域中の該歪材料が緩和されるように、水素アニールを行う工程と、を含む方法。
【請求項１９】
上記第１領域の上記歪材料が、上記水素アニール工程後に、部分的に緩和される請求項１８にかかる方法。
【請求項２０】
上記拡散バリア層が所定の厚みを有し、該厚みが上記水素アニールのアニールパラメータに依存する請求項１８〜１９のいずれかにかかる方法。
【請求項２１】
上記アニールパラメータが、温度、圧力、濃度、または時間を含む請求項２０にかかる方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般には、マルチゲートデバイスのような半導体装置の性能改良に関する。
【０００２】
特に、本発明は、それらのマルチゲートデバイス中で、移動度を向上させる方法に関する。
【背景技術】
【０００３】
シリコンＭＯＳ半導体デバイスの小型化は、半導体産業における主たる挑戦である。初期においては、デバイスの幾何学的な縮小は、集積回路（ＩＣ）の製造の多くの改良を与えたのに対し、今日の新技術、方法、及び材料は９０ｎｍ技術ノードを超えて導入される必要がある。
【０００４】
従来のプレーナ型デバイスを小型化する際の１つの大きな問題は、デバイス性能を支配し始める短チャネル効果である。この問題の解決は、マルチゲート電界効果型トランジスタ（ＭＵＧＦＥＴ）によりもたらされる。薄いシリコンフィンの周囲で覆われたゲートを有する、その３次元構造により、チャネルを超える改良されたゲート制御（およびこれによる少ない短チャネル効果）が、マルチゲートの使用により達成できた。
【０００５】
しかしながら、この新しいデバイス構造の導入により新しい問題が発生した。この問題の１つは、デバイス中でのキャリアの移動度である。フィンの上面と側面の異なった結晶方位により、電子とホールに対する移動度の違いが見られる。＜１１０＞ノッチを有する標準（１００）ウエハ表面を用いる場合、ｎＭＯＳのＭＵＧＦＥＴ中の電子の移動度は、好ましくない側壁表面の結晶方位により、十分に障害を生じる。最大の貢献は、（１００）／＜１１０＞のオリエンテーション／方位を有するそれらの側壁表面から生じるが、これは電子の移動度にとっては最悪である。ｎＭＯＳのＭＵＧＦＥＴの上面における（１００）／＜１１０＞のオリエンテーション／方位は、しかしながら、電子の移動度に対して非常に有用である。しかしながら、ｐＭＯＳのＭＵＧＦＥＴに対しては、反対の現象が起きる。側壁における（１００）／＜１１０＞のオリエンテーション／方位が、ホールの移動度に対して非常に有用な場合、上面における（１００）／＜１１０＞のオリエンテーション／方位は、好ましくない。
【０００６】
異なった可能性が、同じ原理に従って、ｎＭＯＳとｐＭＯＳ双方のＭＵＧＦＥＴで移動度を向上させるために提案されてきた。即ち、電子とホール双方の移動度を向上させるために、歪を導入することである。それらの解決のために、フィンの半導体材料が、応力に対する電荷の移動度の、結晶オリエンテーション依存感度を有することを心にとめておく必要がある。標準の（１００）／＜１１０＞基板上の、ｎＭＯＳデバイスについては、チャネルに沿った平行方向の引っ張り応力と、ウエハ表面に対して垂直方向の圧縮応力が有用である。ｐＭＯＳデバイスに対しては反対で、チャネルに沿った平行方向の圧縮応力と、ウエハ表面に対して垂直方向の引っ張り応力が有用である。
【０００７】
歪は、チャネルに対して２つの方法で導入できる。２軸全体歪（biaxial global strain）又は１軸局所歪（uniaxial local strain）である。
【０００８】
前者は、基板誘起歪とも呼ばれるJ. Wesler らの論文、"NMOS and PMOS Transistors Fabricated in Strained Silicon/Relaxed Silicon-Germanium Structures", Electron Devices Meeting, 1992 Technical Digest (1992年12月13日)の、31.7.1頁から31.7.3頁に説明されているように、従来知られている２軸全体歪は、歪シリコン（Ｓｉ）表面層を有する傾斜シリコンゲルマニウム（ＳｉＧｅ）基板の導入である。緩和Ｓｉに比較して緩和ＳｉＧｅの格子定数は高いため、Ｓｉ格子はＳｉＧｅ格子に揃うようになり、結果として、Ｓｉ表面層に２軸引っ張り歪がかかり、これは、この歪んだＳｉ層に形成されたチャネル領域にもかかる。２軸歪により、この技術はｐＭＯＳとｎＭＯＳの双方のデバイスにおいて有用である。しかしながら、不利な点は、より短いゲート長による性能の低下である。
【０００９】
２軸全体歪の他の可能性は、絶縁基板上の歪シリコン（ＳＳＯＩ）の使用である。これは、E. Augendreらの "On the scalability of source/drain current enhancement in thin film sSOI", Proceedings of 35th European Solid-State Device Research Conference 2005 (ESSDERC 2005, 2005年9月12-16日), 301頁から304頁に示されている。歪シリコン・オン・インシュレータ（ＳＳＯＩ）基板を使用することにより、ＳＯＩ基板を使用する利点（改良された絶縁性、寄生容量の低減）と、歪シリコンを使用する利点（移動度の増大）が、結合される。しかしながら、この場合、ｎＭＯＳデバイスのみがよりよい性能を示す。
【００１０】
他の可能性としては、絶縁基板上のシリコンゲルマニウム（ＳＧＯＩ）の使用がある。これは、T. Irisawaらの "High current drive uniaxially-strained SGOI for pMOSFETs fabricated by lateral strain relaxation technique", Symposium of VLSI Technology Digest of Technical Papers 2005 (2006年6月14-16日), 178頁から179頁に示されている。ＳＧＯＩ基板は、ＳＯＩ基板を使用する利点（改良された絶縁性、寄生容量の低減）と、ＳｉＧｅ技術を使用する利点（移動度の増大）とを併せ持つ。しかしながら、この場合は、ｐＭＯＳデバイスのみがよりよい性能を示す。
【００１１】
１軸局所歪を導入した場合、異なったアプローチが探求される。
【００１２】
１つのアプローチは、ＭＵＧＦＥＴの上に応力ライナを導入することである。これは、Collaertらの論文 "Performance improvement of tall triple gate devices with strained SiN layers", Electron Devices Letters IEEE (2005年11月), Volume 26, Issue 11, 820頁から82頁に説明されている。
【００１３】
トランジスタの上にコンタクト・エッチ・ストップ窒化シリコン層（ＣＥＳＬ）を形成することにより、チャネル領域に歪を導入することができる。ｐＭＯＳの場合、引っ張り層と圧縮層が、改良されたデバイス特性を示す。一方、ｎＭＯＳの場合、引っ張り層のみが、高い性能を与える。デュアルＣＥＳＬアプローチでは、双方のタイプの応力がＣＭＯＳデバイス中に導入される。この技術の主な不利益は、圧縮および引っ張りＣＥＳＬの双方を堆積するのに必要な追加のプロセス工程にある。
【００１４】
第２のアプローチは、ＭＵＧＦＥＴデバイスのソースおよびドレイン領域に、リセスの歪んだＳｉＧｅを導入することである。これは、P. Verheyenらの "25% drive current improvement for p-type multiple gate FET (MuGFET) devices by the introduction of recessed Si0.8Ge0.2 in the source and drain regions", Symposium of VLSI Technology Digest of Technical Papers 2005 (2006年6月14-16日), 194頁から195頁に示されている。シリコン基板をエッチングすることにより、リセスが形成され、そのリセスの中に選択成長ＳｉＧｅが形成される。Ｓｉに比較してＳｉＧｅのより大きな格子定数により、ソース／ドレイン領域の間のチャネル領域が、１軸圧縮応力の下におかれ、これはｐＭＯＳデバイスに対してのみ有用である。
【００１５】
従来技術で見出された、全ての提案した方法の主な欠点は、多くの場合、多数キャリア（例えば、応力源がＳＳＯＩの場合の、ｎ型ＭＵＧＦＥＴトランジスタにおける電子）の移動度のみが高くなり、一方で、他の少数キャリア（例えば、応力源がＳＳＯＩの場合の、ｎ型ＭＵＧＦＥＴトランジスタにおけるホール）の移動度は、等しいままか低くなることである。それゆえに、ＮＭＯＳおよびＰＭＯＳの双方に対して、同時に移動度を高くすることができる方法が、いまだ必要とされる。
【００１６】
従来技術で見出された、全ての提案した方法の第２の欠点は、応力源の手段により歪（更なる歪）を導入することにより、ＮＭＯＳ中またはＰＭＯＳ中の歪を増大するための解決策が求められることである。このため、制御された方法で、歪んだ材料中の歪を選択的に減少させる方法が必要となる。
【非特許文献１】J. Wesler et al. "NMOS and PMOS Transistors Fabricated in Strained Silicon/Relaxed Silicon-Germanium Structures", Electron Devices Meeting, 1992 Technical Digest (Dec. 13, 1992) pp. 31.7.1-31.7.3
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明の形態の１の目的は、マルチゲートデバイスに歪を導入することにより、そしてＮＭＯＳまたはＰＭＯＳに対してこの歪を制御しながら緩和することにより、マルチゲートデバイス中の移動度を増大させる方法を導入することである。
【００１８】
１の形態では、マルチゲートデバイス中の歪を緩和する方法が記載されている。かかる方法は、歪材料を有する基板を提供する工程と、歪材料中に複数のフィンをパターニングする工程と、少なくとも１つのフィンを含む第１領域を規定する工程と、少なくとも１つのフィンを含む第２領域を規定する工程と、第１領域上に、拡散バリア層を形成する工程と、第２領域の少なくとも１つのフィンの歪材料が緩和されるように、水素アニールを行う工程とを含む。
【００１９】
本発明の拡散バリア層は、窒化物を含んでも良い。代わりに、拡散バリア層は、コンタクト・エッチ・ストップ層（ＣＥＳＬ）であっても良い。このコンタクト・エッチ・ストップ層は、引っ張り歪または圧縮歪であっても良い。
【００２０】
拡散バリア層の厚みは、一般には、水素アニールのアニールパラメータに依存する。水素アニールのアニールパラメータは、例えば、温度、圧力、濃度、時間から選択されるのが好ましい。拡散バリア層の厚みは、５ｎｍから５０ｎｍの範囲であることが好ましい。
【００２１】
具体例では、拡散バリア層の厚みは、水素が拡散バリア層を通り抜けないように選択される。歪材料は、水素アニールによって影響されない。第１領域の少なくとも１つのフィンの歪材料は、水素アニール工程の後においても変わらないで残る。
【００２２】
他の具体例では、拡散バリア層の厚みは、水素アニールによって歪材料が部分的に緩和されるように選択される。水素アニール工程の後に、第１領域の少なくとも１つのフィン中の歪材料が、部分的に緩和される。
【００２３】
マルチゲートデバイス中の歪を緩和する方法は、水素アニール工程を基礎とする。水素アニール工程は、９００℃またはそれ以下で行われるのが好ましい。１の具体例では、水素アニールのために最も好ましい温度は、更に、拡散バリア層の厚みにも依存する。
【００２４】
水素アニール工程は、１分から５分の範囲内の時間で行われるのが好ましい。１の具体例では、水素アニールに最も好ましい時間は、更に、拡散バリア層の厚みにも依存する。
【００２５】
他の具体例では、本発明の基板は歪材料を含み、この歪材料は歪シリコンを含む。歪材料はまたＳｉＧｅであっても良い。
【００２６】
１の具体例では、基板はＳＳＯＩ基板である。他の具体例では、基板はＳＧＯＩ基板である。
【００２７】
１の具体例では、第１領域がＮＭＯＳ領域であり、第２領域がＰＭＯＳ領域である。この具体例では、ＰＭＯＳ領域の歪は、水素アニール工程により緩和される。
【００２８】
他の具体例では、第１領域がＰＭＯＳ領域であり、第２領域がＮＭＯＳ領域である。この具体例では、水素アニール工程により、ＮＭＯＳ領域の歪が緩和される。
【発明を実施するための最良の形態】
【００２９】
本発明の１またはそれ以上の具体例は、添付された図面を参照しながら詳細に説明されるが、本発明はこれに限定されるものではない。記載された図面は単なる模式図であり、限定するものではない。図面において、要素のいくつかの大きさは、図示するために拡張され、実際の大きさには記載されていない。当業者は、本発明の範囲により含まれた本発明の多くの変形や修正に気づくであろう。このように、ある発明的な具体例の以下の記載は、本発明の範囲を限定するものと思ってはいけない。
【００３０】
更に、明細書や請求の範囲中の、第１、第２等の用語は、類似した要素の間の区別のために使用され、連続したまたは時間の順を表す必要は無い。この用語は、適当な状況下で置換可能なように使用されること、ここに記載された本発明の具体例はここに記載され、表されたのとは異なった順に使用可能であることを理解すべきである。
【００３１】
請求の範囲で使用される「含む（comprising）」の用語は、それ以降に挙げられた手段に限定することを意味するものと解釈すべきでなく、他の要素や工程を排除するものではない。このように、「Ａ手段とＢ手段とを含むデバイス」の表現の範囲は、Ａ成分とＢ成分のみからなるデバイスに限定されるべきではない。本発明に関しては、デバイスの意味のある成分は、ＡとＢであることを意味する。
【００３２】
この出願で言及される「拡散バリア層」の用語は、水素アニール工程中に、水素を完全にまたは部分的に遮る層を定義するために使用される。もし、拡散バリア層が完全に水素を遮断した場合、水素はこの拡散バリア層を通って拡散できない。これは、（拡散バリア層の下に配置され、拡散バリア層により水素環境から分離された）下層の材料が、水素によって影響されないことを意味する。もし、拡散バリア層が部分的に水素を遮断した場合、水素は、この拡散バリア層を通って部分的に拡散することができる。これは、（拡散バリア層の下に配置され、拡散バリア層により水素環境から分離された）下層の材料が、水素により影響されることを意味する。
【００３３】
プレーナ型の電解効果トランジスタは、ウエハ表面の平面にあるチャネルと、チャネルと同じ平面にあるこのウエハ表面の上に配置されたゲートとからなる。本発明は、マルチゲート電界効果トランジスタ（ＭＵＧＦＥＴ）に関する。マルチゲート電界効果トランジスタを作製するために、半導体材料（例えば、Ｓｉ、ＳｉＧｅ）がパターニングされて、フィン形状のボディが形成される。このフィン形状のボディのために、マルチゲートデバイスは、しばしば、フィンＦＥＴ（finfet）デバイスと呼ばれる。フィンは、ウエハ／基板表面の上に立てられる。フィンは、その幅（Ｗ）、高さ（Ｈ）、および長さ（Ｌ）により定義され、上面、底面、および２つの側壁面を含む。ゲート電極は、フィンのチャネル領域の周囲に巻かれる。ゲート電極の形状によって、マルチゲート電界効果トランジスタを定義することができる。ダブルゲートフィンＦＥＴは、ゲートが、フィンの２つの側壁面の導電性のみを制御する、マルチゲートデバイスである。このようなデバイスは、またダブルゲートデバイスと呼ばれる。オメガゲートフィンＦＥＴ（ΩゲートフィンＦＥＴ）は、ゲートが、２つの側壁面とフィンの上面の導電性を制御するマルチゲートデバイスである。ＵゲートフィンＦＥＴは、ゲートが、２つの側壁面とフィンの底面の導電性を制御するマルチゲートデバイスである。円形ゲートフィンＦＥＴは、ゲートが、フィンの２つの側壁面、フォンの上面、およびフィンの底面の導電性を制御するマルチゲートデバイスである。
【００３４】
ＭＵＧＦＥＴは、シリコン・オン・インシュレータ基板（ＳＯＩ）上に作製できる。ＳＯＩ基板は、注入酸素による分離（ＩＭＯＸ）やウエハの貼り合わせのような、異なった方法でも作製できる。基板に歪を導入するために、歪シリコン・オン・インシュレータ基板（ＳＳＯＩ）や緩和Ｓｉ１−ＸＧａＸ・オン・インシュレータ（ＳＧＯＩ）を用いても良い。
【００３５】
歪シリコン・オン・インシュレータ基板（ＳＳＯＩ）は、シリコン・オン・インシュレータ基板（ＳＯＩ）を使用した場合の長所（改良された絶縁性、寄生容量の低減）と、歪基板を使用した場合の長所（移動度の増大）とを併せ持つ。絶縁層は、歪シリコン層とバルク基板との間に形成される。基板は、例えば、シリコンから形成されても良い。歪シリコン層は、例えば１０ｎｍから５０ｎｍの範囲内の厚みを有する。絶縁層は、一般には、膜厚が例えば１３０ｎｍのＳｉＯ２である。
【００３６】
緩和Ｓｉ１−ＸＧａＸ・オン・インシュレータ（ＳＧＯＩ）基板は、シリコン・オン・インシュレータ基板（ＳＯＩ）を使用した場合の長所（改良された絶縁性、寄生容量の低減）と、ＳｉＧｅ技術を用いた場合の長所（移動度の増大）とを併せ持つ。絶縁層は、Ｓｉ１−ＸＧａＸ層とバルクシリコン基板との間に形成される。緩和Ｓｉ１−ＸＧａＸ層は、例えば１０ｎｍから５０ｎｍの範囲内の厚みを有する。絶縁層は、一般には、膜厚が例えば１３０ｎｍのＳｉＯ２である。更に、シリコン層を、ＳＧＯＩ基板の上に結晶成長しても良い。ＳｉとＳｉＧｅとの間の格子常数の不整合により、シリコン層は引っ張り歪の下にある。また、歪ＳｉＧｅ層を、ＳＧＯＩ基板の上に結晶成長しても良い。
【００３７】
本発明は、マルチゲートデバイス中で歪を制御して緩和する方法を提供する。基板の歪材料中でフィンをパターニングした後、第１領域および第２領域が定義され、それぞれが少なくとも１つのフィンを含む。次の工程では、拡散バリア層が、第１領域上に堆積され、水素アニールが行われ、拡散バリア層で覆われていない第２領域の歪材料中の歪が緩和される。
【００３８】
本発明の各工程は、図１を参照しながら、より詳細に述べられる。
【００３９】
出発材料は、バルク層１０１、絶縁層１０２、および歪材料１０３を含む基板１００である（図１ａ）。歪材料は、好ましくは、歪Ｓｉまたは歪ＳｉＧｅから選ばれる。基板は、例えば、ＳＳＯＩ基板、歪Ｓｉ表面層を有するＳＧＯＩ基板、歪Ｓｉ表面層を有する傾斜ＳｉＧｅ基板でも良い。代わりに、回転したノッチを有する基板が、デバイス中の移動度を更に大きくするために使用されても良い。
【００４０】
フォトリソグラフィ工程や、規定されたフィンのスペーサをパターニングするためのスペーサ技術を用いて、歪基板中に、複数のフィン１０３がパターニングされる（図１ｂ）。少なくとも２つのフィンが、パターニングされる必要がある。この点で、全てのフィンは歪材料１０３を含む。フィンの幅と高さは、技術ノードに依存する。フィンの幅は、例えば、１０ｎｍから５０ｎｍの範囲内であっても良い。フィンの高さは、例えば、１０ｎｍから６０ｎｍの範囲内であっても良い。例えば、３２ｎｍの技術ノードでは、フィン幅は１０ｎｍから２０ｎｍであり、フィン高さは約６０ｎｍである。
【００４１】
次の工程（図１ｃ）では、第１領域１０３ａが少なくとも１つのフィンを含むように規定され、第２領域１０３ｂが少なくとも他のフィンを含むように規定される。第１領域１０３ａと第２領域１０３ｂを規定するこの工程の後において、第１領域および第２領域の全てのフィンは、歪材料を含む。
【００４２】
次の工程では、拡散バリア層１０４が、少なくとも、第１領域１０３ａ上のパターニングされたフィンの上に提供される（図１ｃ）。拡散バリア層は、窒化物を含んでも構わない。堆積は、例えばＬＰ−ＣＶＤ、プラズマ強化ＣＶＤ、又は他の公知の堆積技術のような、ＣＶＤにより行われる。拡散バリア層の膜厚は、水素アニールパラメータに依存する。
【００４３】
次の工程では、水素（Ｈ２）アニールが行われる（図１ｄ）。このＨ２アニール中に、拡散バリア層１０４で覆われていない、第２領域１０３ｂの少なくとも１つのフィン中の歪材料が、リフローされて歪が緩和される。水素アニール（図１ｆ）の後、第１領域１０３中の歪材料は歪んだままであり、一方、第２領域１０５の歪材料中の歪は緩和される。拡散バリア層１０４の厚みは、例えば温度、時間、濃度、圧力のような、水素アニール工程のパラメータに依存する。好適には、拡散バリア層１０４で覆われた、第１領域１０３ａ中の少なくとも１つのフィン中の歪材料の歪に水素が影響しないように、水素アニールの温度と時間が選択される。これは、拡散バリア領域１０４が、完全に水素を遮断することを意味する。フィンの幅に応じて、水素アニールのパラメータは、歪材料のリフローを確実にするために、適用されなければならない。より小さなフィン幅では、歪材料を緩和するために、水素アニールからより小さな熱量を必要とする。好適には、水素アニールは、９００℃またはそれ以下であり、１分から５分の範囲の時間で行われる。より好適には、フィンの幅は１０ｎｍと５０ｎｍとの間であり、水素アニールは９００℃で２分間行われる。しかしながら、また、拡散バリア層の厚みを調整することにより、大体の水素がこの拡散バリア層で遮断され、この結果、拡散バリア層により覆われた歪材料中の大体の歪が緩和される。このように、拡散バリア層は、拡散バリア層の下の歪材料に水素が流れるのを完全にまたは部分的に遮断するために使用され、これにより、歪み材料中の歪を緩和する。歪緩和の量は、水素アニールパラメータ、例えば、圧力、温度、濃度、時間に依存する。
【００４４】
好ましい具体例では、拡散バリア層１０４は、例えばＳｉＮやＳｉＯＮのような窒化物を含む。
【００４５】
他の好ましい具体例では、拡散バリア層１０４は、コンタクト・エッチ・ストッパ層（ＣＥＳＬ）である。ＣＥＳＬ層は、圧縮され、または引っ張られている。ＣＥＳＬ層は水素アニール工程中に水素を遮断する。加えて、ＣＥＳＬ層は、また、下層の材料により多くの歪を導入する。ｎＭＯＳのＭＵＧＦＥＴ中の移動度を増大させるために、ＣＥＳＬ層は引っ張り歪であることが好ましく、一方、ｐＭＯＳのＭＵＧＦＥＴ中の移動度を増大させるために、ＣＥＳＬ層は圧縮歪であることが好ましい。
【００４６】
好ましい具体例では、基板は歪シリコンを含む。基板は、例えばＳＳＯＩ基板、歪Ｓｉ表面層を有するＳＧＯＩ基板、歪Ｓｉ表面層を有する傾斜ＳｉＧｅ基板であることが好ましい。
【００４７】
他の好ましい具体例では、基板は、シリコンゲルマニウムを含む。基板は、例えば、ＳＧＯＩ基板であることが好ましい。
【００４８】
図２は、マルチゲートデバイス中の歪を緩和する方法の好ましい具体例を示すフローダイアグラムである。出発材料として、ＳＳＯＩ基板が使用される。この具体例は、この分野の当業者よって、歪シリコンを含むいかなる基板にも簡単に適用できるであろう。フォトリソグラフィ工程や、フィンを規定するスペーサをパターニングするスペーサ技術を使用することにより、複数のフィンが、歪シリコン層にパターニングされる２０１。少なくとも２つのフィンが、パターニングされる必要がある。次の工程で、少なくとも１つのフィンを含むようにｎＭＯＳ領域が規定され、少なくとも１つのフィンを含むようにｐＭＯＳ領域が規定される２０２。ｎＭＯＳ領域およびｐＭＯＳ領域を規定するこの工程の後に、ｐＭＯＳ領域およびｎＭＯＳ領域の双方が、歪シリコンを含む。歪シリコンは、ｎＭＯＳ領域の少なくとも１つのフィン中の電子の移動度に有益であるが、ｐＭＯＳ領域の少なくとも１つのフィン中のホールの移動度には有益ではない。ｐＭＯＳ領域の少なくとも１つのフィン中のホールの移動度を増大させるために、ｐＭＯＳ領域中の歪シリコン中の歪を緩和することが、本発明の目的である。次の工程では、ＳｉＮ層が、パターニングされたフィンの上に堆積される２０３。これは、ＣＶＤにより行われてもよい。ＳｉＮ層の厚みは、温度、時間、圧力、濃度のような、水素アニール工程のパラメータに依存する。ＳｉＮ層の代わりに、コンタクト・エッチ・ストップ層を使用してもかまわない。圧縮された歪コンタクト・エッチ・ストップ層を使用することにより、より多くの歪が、ｎＭＯＳ領域の少なくとも１つのフィンの下に導入される。続いて、酸化層がＳｉＮ層の上に堆積される２０４。酸化物の堆積は、ＣＶＤにより行っても良い。酸化層の厚みは、好ましくは２ｎｍから２０ｎｍの間の範囲である。続いて、フォトレジストエッチマスクを用いて酸化層が部分的にエッチングされ、ｐＭＯＳ領域のために下層のＳｉＮ層が露出され、一方、ｎＭＯＳ領域では酸化層とＳｉＮ層が残る２０５。エッチング工程は、例えば５％バッファＨＦ中で行われるような、ウエット化学エッチングにより行われるのが好ましい。この工程の後に、フォトレジストが剥がされ、ｐＭＯＳ領域上のＳｉＮ層が選択的にエッチングされる２０６。ｎＭＯＳ領域上の酸化層は、ＳｉＮ層のエッチング用のハードマスクとして働く。このエッチングは、例えば、１５０℃のリン酸（Ｈ３ＰＯ４）中で行われるエッチングのような、ウエット化学エッチングで行われるのが好ましい。この工程の後、ｎＭＯＳ領域上の残った酸化層が除去される２０７。酸化膜を除去するこの工程は、好ましくはウエット化学エッチング工程により行われる。次の工程では、ｎＭＯＳ領域中の歪シリコンの少なくとも１つのフィンはいまだＳｉＮ層に覆われており、一方ｐＭＯＳ領域中の歪シリコンの少なくとも１つのフィンは、露出している。ｎＭＯＲ領域中の歪シリコンの少なくとも１つのフィンの上のＳｉＮ層は、拡散バリア層である。次の工程で、水素（Ｈ２）アニールが行われる２０８。このＨ２アニール中に、ＳｉＮ層で覆われていない、ｐＭＯＳ領域中の少なくとも１つのフィン中のシリコンが、リフローされて歪が緩和される。一方、ｎＭＯＳ領域中の少なくとも１つのフィンでは、少なくとも１つのフィンを覆うＳｉＮ層により、歪シリコンがいまだ歪を有している。水素を完全に遮断するＳｉＮ層により覆われたシリコンの歪みには、水素は影響を与えない。次の工程では、ＳＳＯＩ基板の絶縁層に向かって、ＳｉＮ層がエッチング除去される２０９。本発明で述べた方法を用いることにより、ｎＭＯＳ領域中の少なくとも１つのフィンが、出発材料である歪シリコンから形成され、一方、ｐＭＯＳ領域中の少なくとも１つのフィンが、低歪（緩和）シリコンから形成される。
【００４９】
図３は、マルチゲートデバイス中の歪を緩和する方法の他の好適な具体例を示すフローダイアグラムである。出発材料としてＳＧＯＩ基板が使用される。この具体例は、歪ＳｉＧｅを含むいずれの基板に対しても、この技術分野の当業者は容易に適用できるであろう。フォトリソグラフィ工程や、フィンを規定するスペーサをパターニングするスペーサ技術を使用することにより、複数のフィンが、歪ＳｉＧｅにパターニングされる３０１。少なくとも２つのフィンが、パターニングされる必要がある。次の工程で、少なくとも１つのフィンを含むようにｎＭＯＳ領域が規定され、少なくとも１つのフィンを含むようにｐＭＯＳ領域が規定される３０２。ｎＭＯＳ領域およびｐＭＯＳ領域を規定するこの工程の後に、ｐＭＯＳ領域およびｎＭＯＳ領域の双方が、歪ＳｉＧｅを含む。歪ＳｉＧｅは、ｐＭＯＳ領域の少なくとも１つのフィン中のホールの移動度に有益であるが、ｎＭＯＳ領域の少なくとも１つのフィン中の電子の移動度には有益ではない。ｎＭＯＳ領域の少なくとも１つのフィン中の電子の移動度を増大させるために、ｎＭＯＳ領域中の歪ＳｉＧｅ中の歪を緩和することが、本発明の目的である。次の工程では、ＳｉＮ層が、パターニングされたフィンの上に堆積される３０３。これは、ＣＶＤにより行われてもよい。ＳｉＮ層の厚みは、温度、時間、濃度、圧力のような、水素アニール工程のパラメータに依存する。ＳｉＮ層の代わりに、コンタクト・エッチ・ストップ層を使用してもかまわない。引っ張られた歪コンタクト・エッチ・ストップ層を使用することにより、より多くの歪が、ｐＭＯＳ領域の少なくとも１つのフィンの下に導入される。続いて、酸化層がＳｉＮ層の上に堆積される３０４。酸化物の堆積は、ＣＶＤにより行っても良い。酸化層の厚みは、好ましくは２ｎｍから２０ｎｍの間の範囲である。続いて、フォトレジストエッチマスクを用いて酸化層が部分的にエッチングされ、ｎＭＯＳ領域のために下層のＳｉＮ層が露出され、一方、ｐＭＯＳ領域では酸化層とＳｉＮ層が残る３０５。エッチング工程は、例えば５％バッファＨＦ中で行われるような、ウエット化学エッチングにより行われるのが好ましい。この工程の後に、フォトレジストが剥がされ、ｐＭＯＳ領域上のＳｉＮ層が選択的にエッチングされる３０６。ｐＭＯＳ領域上の酸化層は、ＳｉＮ層のエッチング用のハードマスクとして働く。このエッチングは、例えば、１５０℃のリン酸（Ｈ３ＰＯ４）中で行われるような、ウエット化学エッチングで行われるのが好ましい。この工程の後、ｐＭＯＳ領域上の残った酸化層が除去される３０７。酸化膜を除去するこの工程は、好ましくはウエット化学エッチング工程により行われる。次の工程では、ｐＭＯＳ領域中の歪ＳｉＧｅの少なくとも１つのフィンはいまだＳｉＮ層に覆われており、一方ｎＭＯＳ領域中の歪ＳｉＧｅの少なくとも１つのフィンは、露出している。次の工程で、水素（Ｈ２）アニールが行われる３０８。このＨ２アニール中に、ＳｉＮ層で覆われていない、ｎＭＯＳ領域中の少なくとも１つのフィン中のＳｉＧｅが、リフローされて歪が緩和される。一方、ｐＭＯＳ領域中の少なくとも１つのフィンでは、少なくとも１つのフィンを覆うＳｉＮ層により、歪ＳｉＧｅがいまだ歪を有している。水素を完全に遮断するＳｉＮ層により覆われたＳｉＧｅの歪には、Ｈ２は影響を与えない。次の工程では、ＳＧＯＩ基板の絶縁層に向かって、ＳｉＮ層がエッチング除去される３０９。本発明で述べた方法を用いることにより、ｐＭＯＳ領域中の少なくとも１つのフィンが、出発材料である歪ＳｉＧｅから形成され、一方、ｎＭＯＳ領域中の少なくとも１つのフィンが、低歪（緩和）ＳｉＧｅから形成される。
【００５０】
本発明の方法を使用した後に、ｎＭＯＳ領域の少なくとも１つのフィンと、ｐＭＯＳ領域の少なくとも１つのフィンとを含むマルチゲートデバイスは、当業者に知られた、例えば、ゲート酸化膜の堆積、ゲートパターニング、ソース／ドレイン・エクステンション注入のような異なった製造工程が行われる。更に、マルチゲートデバイスの移動度を増大させるために、例えば、ＳｉＧｅソース／ドレイン領域、追加のＣＥＳＬ層のように、この分野の当業者は、このような続く工程において、他のストレス因子をマルチゲートデバイスに加えることができる。これらのストレス因子は、ｎＭＯＳ領域またはｐＭＯＳ領域に加えることができる。
【００５１】
本発明の方法は、アナログＩ／Ｏへの応用や、静電放電（ＥＳＤ）トランジスタに適用することができる。静電放電またはＥＳＤと呼ばれる問題は、ＩＣ製造において大きな関心事である。直接接触や静電場により、有限の帯電が静電ポテンシャルの異なる２つの物体の間を移動する際に、ＥＳＤが発生する。このような電荷の移動により、大きな電流が非常に短時間にチップを通って流れ、この結果、回路の損傷を引き起こす。異なった抵抗を有する異なったトランジスタを使用することにより、電気放電からの妨害に対する抵抗となる回路を形成できる。高い、低い抵抗特性を有するトランジスタを得るために、それらのトランジスタ中の移動度が調整される。この移動度の調整は、本発明を適応することにより行われる。異なった水素アニールパラメータを適用することにより、または、それぞれのトランジスタに対して異なった厚みのバリア拡散層を使用することにより、トランジスタ中の歪が調子できる。
【００５２】
本発明の具体例では、同じ材料の積み重ねから、例えば、高移動度ｎＭＯＳトランジスタと低移動度ｎＭＯＳトランジスタとを、作製することができる。
【００５３】
フォトリソグラフィック工程や、規定されたフィンのスペーサをパターニングするためのスペーサ技術を用いて、歪基板中に、複数のフィンがパターニングされる。少なくとも２つのフィンが、パターニングされる必要がある。この時点において、全てのフィンは歪材料を含む。フィンの幅は、１０ｎｍから５０ｎｍの範囲から選択されるのが好ましい。フィンの高さは、１０ｎｍから６０ｎｍの範囲から選択されるのが好ましい。
【００５４】
次の工程では、少なくとも１つのフィンを含むように第１領域が規定され、また、少なくとも１つの他のフィンを含むように第２領域が規定される。第１領域および第２領域を規定した後、第１領域および第２領域のフィンの全てが、歪材料を含む。この例では、第１領域および第２領域のフィンが同じ導電性、即ち、ｎＭＯＳトランジスタである。
【００５５】
次の工程では、拡散バリア層が、少なくとも、第１領域のパターニングされたフィンの上に提供される。拡散バリア層は、窒化物を含んでも良い。堆積は、例えばＬＰ−ＣＶＤ、プラズマ強化ＣＶＤ、又は他の公知の堆積技術のような、ＣＶＤにより行われる。拡散バリア層の膜厚は、水素アニールパラメータに依存する。
【００５６】
次の工程では、水素（Ｈ２）アニールが行われる。このＨ２アニール中に、拡散バリア層で覆われていない、第２領域の少なくとも１つのフィン中の歪材料がリフローされて、歪が緩和される。拡散バリア層の厚みは、水素アニール工程の温度や時間に依存する。好適には、拡散バリア層で覆われた、第１領域中の少なくとも１つのフィン中の歪材料の歪に水素が影響しないように、水素アニールの温度と時間が選択される。これは、拡散バリア領域が、完全に水素を遮断することを意味する。フィンの幅に応じて、水素アニールのパラメータは、歪材料のリフローを確実にするために、適用されなければならない。
【００５７】
本発明の方法は、また、プレーナデバイスに対しても適用可能である。プレーナデバイスでは、チャネル領域の移動度を増大させるために、異なったストレス因子を導入してもかまわない。本発明の方法を使用することにより、チャネル領域の歪が、制御された方法で緩和される。
【００５８】
本発明の具体例は、このように、例えば、歪シリコンからなるチャネル領域を有する高移動度ｎＭＯＳトランジスタと、高移動度ｐＭＯＳトランジスタとを、同じ材料の積み重ねから作製することができる。
【００５９】
ｎＭＯＳトランジスタとｐＭＯＳトランジスタは、歪材料を含む基板中に規定される。ｎＭＯＳトランジスタとｐＭＯＳトランジスタのチャネル領域は、双方とも、歪材料を含む。歪シリコンは、ｎＭＯＳトランジスタ中の電子の移動度のためには有用であるが、ｐＭＯＳトランジスタ中のホール移動度に対しては有用でない。ｐＭＯＳトランジスタ中のホールの移動度を増大させるために、ｐＭＯＳ領域の歪シリコン中の歪を緩和することが、本発明の目的である。
【００６０】
次の工程で、拡散バリア領域が、少なくともｎＭＯＳトランジスタのチャネル領域に提供される。拡散バリア層は、窒化物を含んでもかまわない。堆積は、例えばＬＰ−ＣＶＤ、プラズマ強化ＣＶＤ、又は他の公知の堆積技術のような、ＣＶＤにより行われる。拡散バリア層の膜厚は、例えば、温度、時間、圧力、濃度のような水素アニールパラメータに依存する。
【００６１】
次の工程では、水素（Ｈ２）アニールが行われる。このＨ２アニール中に、拡散バリア層で覆われていない、ｐＭＯＳトランジスタのチャネル中の歪材料が、リフローされて歪が緩和される。好適には、拡散バリア層で覆われた、ｎＭＯＳトランジスタのチャネル中の歪材料の歪に水素が影響しないように、水素アニールの温度と時間が選択される。
【００６２】
本発明の方法を使用した後に、少なくとも１つのｎＭＯＳ領域と、少なくとも１つのｐＭＯＳ領域とを含むプレーナＣＭＯＳデバイスは、当業者に知られた、例えば、ゲート酸化膜の堆積、ゲートパターニング、ソース／ドレイン注入のような異なった製造工程が行われる。更に、プレーナＣＭＯＳデバイスの移動度を増大させるために、例えば、ＳｉＧｅソース／ドレイン領域、追加のＣＥＳＬ層のようなこの分野の当業者に知られた異なった製造工程を行っても良い。このような続く工程において、例えば、ＳｉＧｅソース／ドレイン領域、追加のＣＥＳＬ層のような、プレーナＣＭＯＳデバイスの移動度を更に増大させるために、他のストレス因子をマルチゲートデバイスに加えることができる。これらのストレス因子は、ｎＭＯＳ領域またはｐＭＯＳ領域に加えることができる。
【実施例】
【００６３】
図４は、ＳＳＯＩ基板上に形成されたｎＭＯＳＭＵＧＦＥＴ中の歪に対する、Ｈ２アニールの影響を示すものである。マイクロラマン（μ−ラマン）分光分析測定による実験結果を示す。円は、フィンのパターニング後の、フィン幅の関数としての歪量を示す。三角は、ハードマスクを用いたＨ２アニール後の、フィン幅の関数としての歪量を示す。ハードマスクは、拡散バリア層として機能する。ハードマスクは、窒化物／酸化物マスクである。四角は、例えばハードマスクのような、拡散バリア層を用いないＨ２アニール後の、フィン幅の関数としての歪量を示す。
【００６４】
ＳＳＯＩ基板のフィンパターニングの後に、フィン幅の減少に伴って、全歪量が減少する。これは、広いフィンに対しては２軸応力の変化に起因し、狭いフィンに対しては１軸の長手方向の引っ張り応力に起因する。５０ｎｍと２μｍとの間にフィン幅を有するフィンに対しては、歪レベルの増加は、（ハードマスクを用いずに）Ｈ２アニールを行ったデバイスで明らかである。これは、広いフィン表面リフローにより導入される余分の歪に起因する。しかしながら、フィン幅が５０ｎｍより小さいフィンでは、Ｓｉリフローがフィン全体に影響して歪の緩和を行う。一方、フィンのパターニング後の歪が１０００ＭＰあの場合、Ｈ２アニール（ハードマスクなし）後の歪は、５００ＭＰまで減少する。フィン幅が３５ｎｍのフィンを、Ｈ２アニール中に窒化物／酸化物ハードマスクで覆うことにより、歪は再度２．５倍に、特に、５００ＭＰａから１４００ＭＰａに増大する。フィン幅が３５ｎｍのフィンを、Ｈ２アニール中にハードマスクで覆うことにより、フィンパターニングの後より歪が大きくなることも観察できる。これは、Ｈ２アニール中にハードマスクにより誘起された歪に起因するものである。
【図面の簡単な説明】
【００６５】
全ての図面は、本発明のいくつかの形態や具体例を示すことを意図する。図面は、単に模式的に示されたもので、限定的なものではない。図面において、要素のいくつかの大きさは、図示目的のために、誇張されて原寸通りではない。
【００６６】
【図１】本発明の具体例にかかる第２領域の歪を緩和するためのプロセスフローの模式図である。
【図２】本発明の具体例にかかるＳＳＯＩ基板上のＭＵＧＦＥＴ中のｐＭＯＳ領域の歪を緩和するためのフローダイアグラムである。
【図３】本発明の具体例にかかるＳＧＯＩ基板上のＭＵＧＦＥＴ中のｎＭＯＳ領域の歪を緩和するためのフローダイアグラムである。
【図４】本発明の具体例にかかるＳＳＯＩ基板上に形成されたｎＭＯＳのＭＵＧＦＥＴ中の歪に対する水素（Ｈ２）アニールの効果を表す。実験結果は、マイクロラマン測定による。円は、フィンのパターニング後における、フィン幅の関数としての歪を示す。四角は、拡散バリア層を使用しない（ハードマスク無し）Ｈ２アニール後における、フィン幅の関数としての歪を示す。三角は、拡散バリア層を使用した（ハードマスク有り）Ｈ２アニール後における、フィン幅の関数としての歪を示す。
【符号の説明】
【００６７】
１００  基板、１０１  バルク層、１０３  歪材料、１０３ａ  第１領域、１０３ｂ  第２領域、１０４  拡散バリア層。
【図２】
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【図３】
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【図４】
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【図１】
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【外国語明細書】
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