(57)【要約】【課題】基板に電流を流すことで基板バイアスを生成可能な半導体集積回路装置に関し、基板電流量を適正化する。【解決手段】半導体基板と、第１の電源線と前記半導体基板上に設けられた第２の基板ウェルとの間に直列に接続された第１の第１導電型トランジスタと第２の第１導電型トランジスタとを備え、前記第１の第１導電型トランジスタのゲートには、外部から入力された第１の制御信号が入力され、前記第２の第１導電型トランジスタのゲートは、第２の電源線に接続されており、前記第２の電源線と前記半導体基板上に設けられた第１の基板ウェルとの間に直列に接続された第１の第２導電型トランジスタと第２の第２導電型トランジスタとを更に備え、前記第１の第２導電型トランジスタのゲートには、外部から入力された第２の制御信号が入力され、前記第２の第２導電型トランジスタのゲートは、前記第１の電源線に接続されていることを特徴とする半導体集積回路装置。【選択図】図３
2008289129.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
第１の電源線と前記半導体基板上に設けられた第２の基板ウェルとの間に直列に接続された第１の第１導電型トランジスタと第２の第１導電型トランジスタとを備え、
前記第１の第１導電型トランジスタのソース又はドレインは、前記第１の電源線に接続され、前記第１の第１導電型トランジスタのゲートには、外部から入力された第１の制御信号が入力され、
前記第２の第１導電型トランジスタのソース又はドレインは、前記第２の基板ウェルに接続され、前記第２の第１導電型トランジスタのゲートは、第２の電源線に接続されており、
前記第２の電源線と前記半導体基板上に設けられた第１の基板ウェルとの間に直列に接続された第１の第２導電型トランジスタと第２の第２導電型トランジスタとを更に備え、
前記第１の第２導電型トランジスタのソース又はドレインは、前記第２の電源線に接続され、前記第１の第２導電型トランジスタのゲートには、外部から入力された第２の制御信号が入力され、
前記第２の第２導電型トランジスタのソース又はドレインは、前記第１の基板ウェルに接続され、前記第２の第２導電型トランジスタのゲートは、前記第１の電源線に接続されていることを特徴とする半導体集積回路装置。
【請求項２】
半導体基板と、
第１の電源線と前記半導体基板上に設けられた第２の基板ウェルとの間に直列に接続された第１の第１導電型トランジスタと第１の第２導電型トランジスタとを備え、
前記第１の第１導電型トランジスタのソース又はドレインは、前記第１の電源線に接続され、前記第１の第１導電型トランジスタのゲートには、外部から入力された第１の制御信号が入力され、
前記第１の第２導電型トランジスタのソース又はドレインは、前記第２の基板ウェルに接続され、前記第１の第２導電型トランジスタのゲートは、前記第１の電源線に接続されており、
第２の電源線と前記半導体基板上に設けられた第１の基板ウェルとの間に直列に接続された第２の第１導電型トランジスタと第２の第２導電型トランジスタとを更に備え、
前記第２の第２導電型トランジスタのソース又はドレインは、前記第２の電源線に接続され、前記第２の第２導電型トランジスタのゲートには、外部から入力された第２の制御信号が入力され、
前記第２の第１導電型トランジスタのソース又はドレインは、前記第１の基板ウェルに接続され、前記第２の第１導電型トランジスタのゲートは、前記第２の電源線に接続されていることを特徴とする半導体集積回路装置。
【請求項３】
前記第２の電源線と前記第２の基板ウェルとの間に接続された第３の第２導電型トランジスタを更に備え、
前記第３の第２導電型トランジスタのゲートには、前記第１の制御信号が入力され、
前記第１の電源線と前記第１の基板ウェルとの間に接続された第３の第１導電型トランジスタを更に備え、
前記第３の第１導電型トランジスタのゲートには、前記第２の制御信号が入力されることを特徴とする請求項１又は２に記載の半導体集積回路装置。
【請求項４】
前記第２の電源線と前記第２の基板ウェルとの間に接続された第４の第２導電型トランジスタを更に備え、
前記第４の第２導電型トランジスタのゲートは、前記第２の基板ウェルに接続され、前記第４の第２導電型トランジスタのソース及びドレインの一方は、前記第２の電源線に接続され、前記ソース及び前記ドレインの残りの一方は、前記第２の基板ウェルに接続されており、
前記第１の電源線と前記第１の基板ウェルとの間に接続された第４の第１導電型トランジスタを更に備え、
前記第４の第１導電型トランジスタのゲートは、前記第１の基板ウェルに接続され、前記第４の第１導電型トランジスタのソース及びドレインの一方は、前記第１の電源線に接続され、前記ソース及び前記ドレインの残りの一方は、前記第１の基板ウェルに接続されていることを特徴とする請求項１又は２に記載の半導体集積回路装置。
【請求項５】
前記半導体基板上に形成された論理セルと、
前記半導体基板上の前記論理セルとは異なる領域に配置されたフィルセルとを更に備え、
前記フィルセルは、前記第２の基板ウェル上に形成された１つの第２導電型トランジスタと、前記第１の基板ウェル上に形成された１つの第１導電型トランジスタと、を有するペアを複数ペア具備することを特徴とする請求項１又は２に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置、例えば、基板バイアスが印加されて使用されるトランジスタを備える半導体集積回路装置に関する。
【背景技術】
【０００２】
近年、ＣＭＯＳの微細化に伴い、ＣＭＯＳ間の製造工程上のばらつきが増大しており、ＩＣチップ間のパフォーマンスのばらつきが増大する一因となっている。ＩＣを設計する際には、動作速度のワースト条件と消費電力のワースト条件の両方を考慮する必要があるが、ＩＣチップ間のパフォーマンスのばらつきの増大は、これらワースト条件への対応を困難にし、ＩＣの設計の難易度を高めるおそれがある。
【０００３】
ＩＣチップ間のパフォーマンスのばらつきを抑制する技術としては、基板バイアス技術が知られている。基板バイアス技術では、基板電位（バックゲート）をソース電位よりも高くし、順方向バイアスの基板バイアスを発生させることで、トランジスタの閾値電圧を制御する。
【０００４】
順方向バイアスは例えば、基板ノードに電圧源を接続することで生成される。しかし、基板とソースとの間にはＰＮ順接合が存在するため、基板電圧がＰＮ順接合電圧を超えると、基板には大きなリーク電流が生じる。また、ＰＮ順接合電圧は温度に応じて変化し、高温では、常温のＰＮ順接合電圧である０．６Ｖよりも小さな基板電圧で、大きなリーク電流が生じる。そのため、温度変化を考慮すると、基板電圧は０．６Ｖよりも十分小さな電圧（例えば０．４５Ｖ）とせざるを得ない。
【０００５】
他には例えば、電流源回路を用いて基板に電流を流し込み、ＰＮ順接合に生じる順方向電圧を基板バイアスとして用いる方法が知られている（例えば、特許文献１参照。）。この方法では、ＰＮ順接合に所定量の電流を流し込むことで、温度変化が生じた場合にも各温度で許容される最大の基板バイアスを与えることができる。
【０００６】
この方法では、電流源回路の制御信号がクロストークノイズ等の影響を受けて揺らいだ場合、基板電流量が大きく変化する可能性がある。
【０００７】
さらに、基板電流量を論理回路の規模（ＰＮ接合面積）に応じて見積もる必要がある。しかし、集積回路面積に占める論理回路面積の割合（セルの使用率：utilization）が集積回路毎に異なることや、集積回路の回路設計が論理合成のやり直しや最適化により何度も変更される可能性があることから、論理回路の規模は特定しにくい。そのため、基板電流量を論理回路の規模に応じて見積もるのは容易ではない。
【特許文献１】特開２００４−２８９１０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、基板に電流を流すことで基板バイアスを生成可能な半導体集積回路装置に関し、基板電流量を適正化することを課題とする。
【課題を解決するための手段】
【０００９】
本発明の一態様の半導体集積回路装置によれば、半導体基板と、第１の電源線と前記半導体基板上に設けられた第２の基板ウェルとの間に直列に接続された第１の第１導電型トランジスタと第２の第１導電型トランジスタとを備え、前記第１の第１導電型トランジスタのソース又はドレインは、前記第１の電源線に接続され、前記第１の第１導電型トランジスタのゲートには、外部から入力された第１の制御信号が入力され、前記第２の第１導電型トランジスタのソース又はドレインは、前記第２の基板ウェルに接続され、前記第２の第１導電型トランジスタのゲートは、第２の電源線に接続されており、前記第２の電源線と前記半導体基板上に設けられた第１の基板ウェルとの間に直列に接続された第１の第２導電型トランジスタと第２の第２導電型トランジスタとを更に備え、前記第１の第２導電型トランジスタのソース又はドレインは、前記第２の電源線に接続され、前記第１の第２導電型トランジスタのゲートには、外部から入力された第２の制御信号が入力され、前記第２の第２導電型トランジスタのソース又はドレインは、前記第１の基板ウェルに接続され、前記第２の第２導電型トランジスタのゲートは、前記第１の電源線に接続されていることを特徴とする。
【００１０】
また、本発明の別の一態様の半導体回路装置によれば、半導体基板と、第１の電源線と前記半導体基板上に設けられた第２の基板ウェルとの間に直列に接続された第１の第１導電型トランジスタと第１の第２導電型トランジスタとを備え、前記第１の第１導電型トランジスタのソース又はドレインは、前記第１の電源線に接続され、前記第１の第１導電型トランジスタのゲートには、外部から入力された第１の制御信号が入力され、前記第１の第２導電型トランジスタのソース又はドレインは、前記第２の基板ウェルに接続され、前記第１の第２導電型トランジスタのゲートは、前記第１の電源線に接続されており、第２の電源線と前記半導体基板上に設けられた第１の基板ウェルとの間に直列に接続された第２の第１導電型トランジスタと第２の第２導電型トランジスタとを更に備え、前記第２の第２導電型トランジスタのソース又はドレインは、前記第２の電源線に接続され、前記第２の第２導電型トランジスタのゲートには、外部から入力された第２の制御信号が入力され、前記第２の第１導電型トランジスタのソース又はドレインは、前記第１の基板ウェルに接続され、前記第２の第１導電型トランジスタのゲートは、前記第２の電源線に接続されていることを特徴とする。
【発明を実施するための最良の形態】
【００１１】
以下に、本発明の実施例につき、説明する。
【００１２】
本発明の実施例は、次の（１）及び（２）を用いて、基板バイアス電圧を安定的に発生させる。
（１）基板バイアス発生回路を用いて、ＰＮ接合に起因する寄生ダイオードを利用して
基板バイアスを発生させること。
（２）集積回路中の論理セル以外の部分（フィルセル）に置かれるＰＮ接合を利用し、
論理セルの使用率にかかわらず一定のＰＮ接合面積を集積回路中に作ること。
【００１３】
先ず、第１実施例乃至第１４実施例を用いて、（１）に記した基板バイアス発生回路とその基板上における配置について説明する。
【００１４】
次に、第１５実施例以降で、（２）に記した一定のＰＮ接合面積を集積回路中に作る方法について説明する。
【００１５】
（第１実施例）
図１は、第１実施例の半導体集積回路装置１０１の側方断面図である。第１実施例の半導体集積回路装置１０１は、ｐＭＯＳ１２１（以下、ｐＭＯＳと称する）と、ｎＭＯＳ１２２（以下、ｎＭＯＳと称する）と、ｐＭＯＳ用の基板バイアス生成回路１１３と、ｎＭＯＳ用の基板バイアス生成回路１１４とを具備する。図１には更に、ｐＭＯＳ１２１、ｎＭＯＳ１２２それぞれのゲート（Ｇ）、ソース（Ｓ）、ドレイン（Ｄ）、ボディ（Ｂ）が示されている。
【００１６】
半導体集積装置回路１０１は、基板３０１を具備する。基板３０１内には、ディープＮウェルに相当する第１の基板ウェルとしてのＮウェル３１１と、第２の基板ウェルとしてのＰウェル３１２とが存在している。ｐＭＯＳ１２１はＮウェル３１１上に形成されており、ｎＭＯＳ１２２はＰウェル３１２上に形成されている。基板３０１内には更に、Ｎウェル３１１に囲まれたｎ＋拡散領域３２１と、Ｐウェル３１２に囲まれたｐ＋拡散領域３２２とが存在している。
【００１７】
後に説明する通り、ｐＭＯＳ用の基板バイアス生成回路１１３はｐＭＯＳ用の電流源トランジスタ１３１を有する。この、ｐＭＯＳ用の電流源トランジスタ１３１はｎ＋拡散領域３２１に接続されている。また、後に説明するとおり、ｎＭＯＳ用の基板バイアス生成回路１１４はｎＭＯＳ用の電流源トランジスタ１４１を有する。この、ｎＭＯＳ用の電流源トランジスタ１４１はｐ＋拡散領域３２２に接続されている。
【００１８】
半導体集積回路装置１０１では、ｐＭＯＳ１２１のＳＢ間（ソース・ボディ間）、ｐＭＯＳ１２１のＤＢ間（ドレイン・ボディ間）、ｎＭＯＳ１２２のＳＢ間、ｎＭＯＳ１２２のＤＢ間にそれぞれ、寄生ダイオード１２３，１２４，１２５，１２６と、寄生バイポーラ１２７，１２８，１２９，１３０が存在する。寄生ダイオード１２３−１２６はそれぞれ、基板１０１内のＰＮ構造により形成されるダイオードである。寄生バイポーラ１２７−１３０はそれぞれ、基板１０１内のＰＮＰ構造又はＮＰＮ構造により形成されるバイポーラである。
【００１９】
本実施例では、電流源トランジスタ１３１の電流Ｉｂｐが寄生ダイオード１２３，１２４に順方向に流れることで、Ｎウェル３１１（ｐＭＯＳ１２１のボディ）に基板バイアス電圧Ｖｂｐが生じる。本実施例ではまた、電流源トランジスタ１４１の電流Ｉｂｎが寄生ダイオード１２５，１２６に順方向に流れることで、Ｐウェル３１２（ｎＭＯＳ１２２のボディ）に基板バイアス電圧Ｖｂｎが生じる。これらの更なる詳細については、以下具体的に説明する。
【００２０】
図２は、第１実施例の半導体集積回路装置１０１の回路構成図である。図２には、当該半導体集積回路装置１０１の回路構成が概念的に示されている。当該半導体集積回路装置１０１は、論理回路１１１と基板バイアス生成回路１１２とを備える。論理回路１１１と基板バイアス生成回路１１２は、同じ基板上に設けられており、半導体集積回路装置１０１は、当該基板に電流を流すことで基板バイアスを生成することができる。当該基板はここでは、シリコン基板等の半導体基板、例えば、バルクシリコン基板等のバルク半導体基板である。
【００２１】
論理回路１１１は、論理セル２１１とフィルセル２１２を有する。論理セル２１１は、本実施例ではインバータであり、ＣＭＯＳを構成するｐＭＯＳトランジスタ１２１とｎＭＯＳトランジスタ１２２とを具備する。ｐＭＯＳ１２１、ｎＭＯＳ１２２それぞれのゲート（Ｇ）、ソース（Ｓ）、ドレイン（Ｄ）、ボディ（Ｂ）を図２に示す。ｐＭＯＳ１２１のソースとｎＭＯＳ１２２のソースはそれぞれ、第１の電源線としての電源線ＶＤＤと第２の電源線としての接地線ＶＳＳに接続されている。ｐＭＯＳ１２１のドレインとｎＭＯＳ１２２のドレインは、共通の出力端子ＯＵＴに接続されている。ｐＭＯＳ１２１のボディとｎＭＯＳ１２２のボディはそれぞれ、ｐＭＯＳ用の基板バイアス線ＶｂｐとｎＭＯＳ用の基板バイアス線Ｖｂｎに接続されている。ｐＭＯＳ１２１のＳＢ間（ソース・ボディ間），ＤＢ間（ドレイン・ボディ間）にはそれぞれ、寄生ダイオード１２３，１２４が存在している。ｎＭＯＳ１２２のＳＢ間，ＤＢ間にはそれぞれ、寄生ダイオード１２５，１２６が存在している。なお、論理セル２１１は、本実施例ではインバータであるが、ｐＭＯＳトランジスタもしくはｎＭＯＳトランジスタを有するインバータ以外の他の論理回路の構成でも構わない。また、フィルセル２１２は、第１５実施例以降（図３６以降）で詳細に記述する。なお、図６、図７、図１４、図１６、図１８については、説明の便宜上、論理セル２１１のみ表示する。
【００２２】
基板バイアス生成回路１１２は、ｐＭＯＳ用の基板バイアス生成回路１１３とｎＭＯＳ用の基板バイアス生成回路１１４とを備える。ｐＭＯＳ用の基板バイアス生成回路１１３には、ＭＯＳトランジスタとして、電流源トランジスタ１３１と、スイッチトランジスタ１３２と、スイッチトランジスタ１３３が存在する。ｎＭＯＳ用の基板バイアス生成回路１１４には、ＭＯＳトランジスタとして、電流源トランジスタ１４１と、スイッチトランジスタ１４２と、スイッチトランジスタ１４３が存在する。トランジスタ１３１，１３２，１３３，１４１，１４２，１４３それぞれのゲート（Ｇ）、ソース（Ｓ）、ドレイン（Ｄ）、ボディ（Ｂ）を図２に示す。
【００２３】
電流源トランジスタ１３１は、ｐＭＯＳ用の電流源トランジスタであり、ｐＭＯＳ用の基板電流Ｉｂｐを生成する。ｐＭＯＳ１２１のボディに基板電流Ｉｂｐが流れると、ｐＭＯＳ１２１に基板バイアスが生じる。当該基板バイアスは、基板電流Ｉｂｐが寄生ダイオード１２３，１２４に流れることで生じる電圧である。一方、電流源トランジスタ１４１は、ｎＭＯＳ用の電流源トランジスタであり、ｎＭＯＳ用の基板電流Ｉｂｎを生成する。ｎＭＯＳ１２２のボディに基板電流Ｉｂｎが流れると、ｎＭＯＳ１２２に基板バイアスが生じる。当該基板バイアスは、基板電流Ｉｂｎが寄生ダイオード１２５，１２６に流れることで生じる電圧である。電流源トランジスタ１３１，電流源トランジスタ１４１のゲートはそれぞれ、電源線ＶＤＤ，接地線ＶＳＳに接続されている。電流源トランジスタ１３１，１４１のソースはそれぞれ、スイッチトランジスタ１３３，１４３のドレインに接続されている。電流源トランジスタ１３１，１４１のドレインはそれぞれ、基板電流Ｉｂｐ，Ｉｂｎによる基板バイアス用の基板バイアス線Ｖｂｐ，Ｖｂｎに接続されており、基板電流Ｉｂｐ，Ｉｂｎを出力する。電流源トランジスタ１３１，１４１のボディはそれぞれ、基板バイアス線Ｖｂｎ，Ｖｂｐに接続されているが、論理回路１１１とウェルとを分離する場合には接地線ＶＳＳ，電源線ＶＤＤに接続してもよい。
【００２４】
スイッチトランジスタ１３２は、ｐＭＯＳ用のスイッチトランジスタであり、ｐＭＯＳ用の制御信号Ｃｂｐに応じてｐＭＯＳ用の基板バイアスのＯＮ・ＯＦＦを切り替える。一方、スイッチトランジスタ１４２は、ｎＭＯＳ用のスイッチトランジスタであり、ｎＭＯＳ用の制御信号Ｃｂｎに応じてｎＭＯＳ用の基板バイアスのＯＮ・ＯＦＦを切り替える。スイッチトランジスタ１３２，１４２のゲートにはそれぞれ、制御信号Ｃｂｐ，Ｃｂｎが入力される。スイッチトランジスタ１３２，１４２のソースはそれぞれ、電源線ＶＤＤ，接地線ＶＳＳに接続されている。スイッチトランジスタ１３２，１４２のドレインはそれぞれ、基板バイアス線Ｖｂｐ，Ｖｂｎに接続されている。スイッチトランジスタ１３２，１４２のボディはそれぞれ、基板バイアス線Ｖｂｐ，Ｖｂｎに接続されているが、スイッチトランジスタ１３２，１４２が形成されるウェルと論理回路１１１が形成されるウェルとを分離する場合には電源線ＶＤＤ，接地線ＶＳＳに接続してもよい（ウェルについては図３５参照）。
【００２５】
スイッチトランジスタ１３３は、電流源トランジスタ１３１用のスイッチトランジスタであり、電流源トランジスタ１３１と直列に接続されており、ｐＭＯＳ用の制御信号Ｃｂｐに応じて電流源トランジスタ１３１のＯＮ・ＯＦＦを切り替える。一方、スイッチトランジスタ１４３は、電流源トランジスタ１４１用のスイッチトランジスタであり、電流源トランジスタ１４１と直列に接続されており、ｎＭＯＳ用の制御信号Ｃｂｎに応じて電流源トランジスタ１４１のＯＮ・ＯＦＦを切り替える。スイッチトランジスタ１３３，１４３のゲートにはそれぞれ、制御信号Ｃｂｐ，Ｃｂｎが入力される。スイッチトランジスタ１３３，１４３のソースはそれぞれ、接地線ＶＳＳ，電源線ＶＤＤに接続されている。スイッチトランジスタ１３３，１４３のドレインはそれぞれ、電流源トランジスタ１３１，１４１のソースに接続されている。スイッチトランジスタ１３３，１４３のボディはそれぞれ、基板バイアス線Ｖｂｎ，Ｖｂｐに接続されているが、論理回路１１１とウェルとを分離する場合には接地線ＶＳＳ，電源線ＶＤＤに接続してもよい。
【００２６】
ｐＭＯＳ用の制御信号ＣｂｐがＯＮ（Ｈｉｇｈ）になると、スイッチトランジスタ１３２はＯＦＦになり、スイッチトランジスタ１３３はＯＮになり、スイッチトランジスタ１３３が電流源トランジスタ１３１を導通状態にさせる。これは、すなわち、所定の値の電流がｐＭＯＳに流れるということである。これにより、電流源トランジスタ１３１から基板電流Ｉｂｐが発生し、基板バイアス電圧ＶｂｐはＶＤＤより低い値となる（基板バイアスＯＮ状態）。
【００２７】
一方、ｐＭＯＳ用の制御信号ＣｂｐがＯＦＦ（Ｌｏｗ）になると、スイッチトランジスタ１３２はＯＮになり、スイッチトランジスタ１３３はＯＦＦになり、スイッチトランジスタ１３３が電流源トランジスタ１３１を非導通状態にさせる。これは、すなわち、所定の値の電流がｐＭＯＳに流れないということである。これにより、ｐＭＯＳ用の基板バイアス線と電源線とが等電位となり、基板バイアス電圧ＶｂｐはＶＤＤ、即ち、ゼロバイアスとなる（基板バイアスＯＦＦ状態）。
【００２８】
ｎＭＯＳ用の制御信号ＣｂｎがＯＮ（Ｌｏｗ）になると、スイッチトランジスタ１４２はＯＦＦになり、スイッチトランジスタ１４３はＯＮになり、スイッチトランジスタ１４３が電流源トランジスタ１４１を導通状態にさせる。これは、すなわち、所定の値の電流がｎＭＯＳに流れるということである。これにより、電流源トランジスタ１４１から基板電流Ｉｂｎが発生し、基板バイアス電圧ＶｂｎはＶＳＳより高い値となる（基板バイアスＯＮ状態）。
【００２９】
一方、ｎＭＯＳ用の制御信号ＣｂｎがＯＦＦ（Ｈｉｇｈ）になると、スイッチトランジスタ１４２はＯＮになり、スイッチトランジスタ１４３はＯＦＦになり、スイッチトランジスタ１４３が電流源トランジスタ１４１を非導通状態にさせる。これは、すなわち、所定の値の電流がｎＭＯＳに流れないということである。これにより、ｎＭＯＳ用の基板バイアス線と接地線とが等電位となり、基板バイアス電圧ＶｂｎはＶＳＳ、即ち、ゼロバイアスとなる（基板バイアスＯＦＦ状態）。
【００３０】
図３に、第１実施例の基板バイアス生成回路１１２の配線レイアウトの一例を示す。図３には、電源線ＶＤＤ、接地線ＶＳＳ、ｐＭＯＳ用の基板バイアス線Ｖｂｐ、ｎＭＯＳ用の基板バイアス線Ｖｂｎ、ｐＭＯＳ用の制御信号線Ｃｂｐ、ｎＭＯＳ用の制御信号線Ｃｂｎのレイアウトの一例が示されている。図３には更に、ｐＭＯＳ用の電流源トランジスタ１３１、ｐＭＯＳ用のスイッチトランジスタ１３２、ｐＭＯＳ用のスイッチトランジスタ１３３、ｎＭＯＳ用の電流源トランジスタ１４１、ｎＭＯＳ用のスイッチトランジスタ１４２、ｎＭＯＳ用のスイッチトランジスタ１４３のレイアウトの一例が示されている。
【００３１】
この図３に示される通り、ｐＭＯＳ用の電流源トランジスタ１３１のゲート長は、ｐＭＯＳ用のスイッチトランジスタ１３３のゲート長よりも長い。従って、ｐＭＯＳ用の電流源トランジスタ１３１は、ｐＭＯＳ用のスイッチトランジスタ１３３に比べて、製造工程における加工精度が向上し、製造上のバラツキを減らすことが可能である。また、ｐＭＯＳ用のスイッチトランジスタ１３３はｐＭＯＳ用の電源トランジスタ１３１に比べてスイッチング動作が速いため、基板バイアス電流を制御動作を早くすることが可能である。
【００３２】
同様に、図３に示される通り、ｎＭＯＳ用の電流源トランジスタ１４１のゲート長は、ｎＭＯＳ用のスイッチトランジスタ１４３のゲート長よりも長い。従って、ｎＭＯＳ用の電流源トランジスタ１４１は、ｎＭＯＳ用のスイッチトランジスタ１４３に比べて、製造工程における加工精度が向上し、製造上のバラツキを減らすことが可能である。また、ｎＭＯＳ用のスイッチトランジスタ１４３はｎＭＯＳ用の電源トランジスタ１４１に比べてスイッチング動作が速いため、基板バイアス電流を制御動作を早くすることが可能である。
【００３３】
なお、本実施形態では、ｐＭＯＳ用の電流源トランジスタ１３１のゲート長がｐＭＯＳ用のスイッチトランジスタ１３３のゲート長よりも長い構成を示したが、ｐＭＯＳ用の電流源トランジスタ１３１のゲート幅がｐＭＯＳ用のスイッチトランジスタ１３３のゲート幅よりも小さい構成でも構わない。同様に、ｎＭＯＳ用の電流源トランジスタ１４１のゲート幅がｎＭＯＳ用のスイッチトランジスタ１４３のゲート幅よりも小さい構成でも構わない。
【００３４】
図４に、寄生ダイオード１２３−１２６のダイオード特性を示す。図４に示すように、寄生ダイオード１２３−１２６を流れる電流Ｉは、順方向バイアス電圧Ｖｆに応じて指数関数的に増加する。順方向バイアス電圧Ｖｆは、基板電流Ｉｂｐ，Ｉｂｎと釣り合う値で固定される。ＭＯＳトランジスタ１２１，１２２に順方向バイアス電圧Ｖｆが印加されると、これらＭＯＳトランジスタ１２１，１２２の閾値電圧Ｖｔｈが低下し、これらＭＯＳトランジスタ１２１，１２２の動作速度が向上する。なお、図４に示すように、寄生ダイオード１２３−１２６を流れる電流Ｉは、温度に応じて増加する。
【００３５】
本実施例の半導体集積回路装置１０１は、基板に電流を流すことで基板バイアスを生成するためのトランジスタとして、電流源トランジスタ１３１，電流源トランジスタ１４１と、スイッチトランジスタ１３２，１４２と、スイッチトランジスタ１３３，１４３とを具備する。そして、電流源トランジスタ１３１，１４１のゲートはそれぞれ、制御信号線Ｃｂｐ，Ｃｂｎではなく、電源線ＶＤＤ，接地線ＶＳＳに接続されている。これにより、電流源トランジスタ１３１，１４１の入力が、ノイズの影響を比較的受けやすい制御信号Ｃｂｐ，Ｃｂｎではなく、ノイズの影響を比較的受けにくい電源電位ＶＤＤ，接地電位ＶＳＳとなる。これにより、基板電流Ｉｂｐ，Ｉｂｎの電流量が安定し、基板バイアス線Ｖｂｐ，Ｖｂｎの電圧値が固定される。なお、制御信号線Ｃｂｐ，Ｃｂｎにはそれぞれ、スイッチトランジスタ１３２，１４２のゲートやスイッチトランジスタ１３３，１４３のゲートが接続される。
【００３６】
ここで、図２の実施例と図５の比較例とを比較する。図５は、比較例の半導体集積回路装置１０１の回路構成図である。本比較例の半導体集積回路装置１０１は、電流源トランジスタ１３１，１４１とスイッチトランジスタ１３２，１４２とを具備するが、スイッチトランジスタ１３３，１４３は具備しない。また、電流源トランジスタ１３１，１４１のゲートやスイッチトランジスタ１３２，１４２のゲートはそれぞれ、制御信号線Ｃｂｐ，Ｃｂｎに接続されている。そのため、図２の実施例と図５の比較例とを比較すると、図２の実施例の電流源トランジスタ１３１，１４１の入力の方が、ノイズの影響をより受けにくく、図５の比較例の電流源トランジスタ１３１，１４１の入力の方が、ノイズの影響をより受けやすい。よって、本実施例の方が、基板電流Ｉｂｐ，Ｉｂｎの電流量の安定性に優れ、基板バイアス線Ｖｂｐ，Ｖｂｎの電圧値の固定性が良い。
【００３７】
本実施例の基板バイアス生成回路１１２は、ｐＭＯＳ用の基板バイアス生成回路１１３とｎＭＯＳ用の基板バイアス生成回路１１４とを具備するが、ｐＭＯＳ用の基板バイアス生成回路１１３のみを具備していてもよいし、ｎＭＯＳ用の基板バイアス生成回路１１４のみを具備していてもよい。ｐＭＯＳトランジスタ１２１とｎＭＯＳトランジスタ１２２の一方が、第１導電型トランジスタの一例に相当し、ｐＭＯＳトランジスタ１２１とｎＭＯＳトランジスタ１２２の他方が、第２導電型トランジスタの一例に相当する。
【００３８】
以下、本実施例の種々の変形実施例について説明するが、これら変形実施例については本実施例との相違点を中心に説明する。
【００３９】
（第２実施例）
図６は、第２実施例の半導体集積回路装置１０１の回路構成図である。当該半導体集積回路装置１０１は、論理回路１１１と、基板バイアス生成回路１１２とを具備する。なお、先に記載したとおり、論理回路１１１は、論理セル２１１とフィルセル２１２を有しているが、説明の便宜上、図６では論理セル２１１のみ表示する。基板バイアス生成回路１１２は、ｐＭＯＳ用の基板バイアス生成回路１１３と、ｎＭＯＳ用の基板バイアス生成回路１１４とを具備している。なお、当該半導体集積回路装置１０１の側方断面図は図１の通りである。
【００４０】
第１実施例では、電流源トランジスタ１３１，１４１がそれぞれ、ｎＭＯＳ，ｐＭＯＳであるのに対して、第２実施例では、電流源トランジスタ１３１，１４１がそれぞれ、ｐＭＯＳ，ｎＭＯＳである。更に、第１実施例では、電流源トランジスタ１３１，１４１のソースがそれぞれ、電源線ＶＤＤ，接地線ＶＳＳに接続されているのに対して、第２実施例では、電流源トランジスタ１３１，１４１のソースがそれぞれ、接地線ＶＳＳ，電源線ＶＤＤに接続されている。更に、第１実施例では、電流源トランジスタ１３１，１４１のボディがそれぞれ、基板バイアス線Ｖｂｎ，Ｖｂｐに接続されているのに対して、第２実施例では、電流源トランジスタ１３１，１４１のボディがそれぞれ、基板バイアス線Ｖｂｐ，Ｖｂｎに接続されている。電流源トランジスタ１３１，１４１のボディはそれぞれ、論理回路１１１とウェルとを分離する場合には電源線ＶＤＤ，接地線ＶＳＳに接続してもよい。
【００４１】
図４に示したように、低温時に寄生ダイオード１２３−１２６を流れる電流は、高温時と比べて非常に小さい。第１実施例では、低温時に電流源トランジスタ１３１，１４１を流れる電流は高温時とほぼ同じであるため、低温時に基板バイアス電圧Ｖｂｐ，Ｖｂｎは大きく上昇する。しかし、第２実施例では、基板バイアス電圧Ｖｂｐ，Ｖｂｎの上昇に伴い、電流源トランジスタ１３１，１４１に印加されるゲート電圧が減少し、電流源トランジスタ１３１，１４１を流れる電流が小さくなるため、基板バイアス電圧Ｖｂｐ，Ｖｂｎの上昇を抑制することができる。第２実施例では、電流源トランジスタ１３１，１４１のソース電位がそれぞれ基板バイアス電位Ｖｂｐ，Ｖｂｎとなるため、このような動作が可能となる。
【００４２】
このように、第２実施例では、電流源トランジスタ１３１，１４１はそれぞれＶＳＳ，ＶＤＤとＶｂｐ，Ｖｂｎとの間で電流を流す電流源であり、ｐＭＯＳ，ｎＭＯＳであり、ゲートがＶＳＳ，ＶＤＤに接続されており、スイッチトランジスタ１３３，１４３はそれぞれｎＭＯＳ，ｐＭＯＳである。Ｖｂｐ，Ｖｂｎが上昇する際には、電流源トランジスタ１３１，１４１の働きによって、電流源トランジスタ１３１，１４１に印加されるゲート電圧が減少し、電流源トランジスタ１３１，１４１を流れる電流が小さくなるため、Ｖｂｐ，Ｖｂｎの過度の上昇が抑制される。
【００４３】
（第３実施例）
図７は、第３実施例の半導体集積回路装置１０１の回路構成図である。当該半導体集積回路装置１０１は、論理回路１１１と、第１の基板バイアス生成回路１１２Ａと、第２の基板バイアス生成回路１１２Ｂとを具備する。なお、先に記載したとおり、論理回路１１１は、論理セル２１１とフィルセル２１２を有しているが、説明の便宜上、図７では論理セル２１１のみ表示する。第１の基板バイアス生成回路１１２Ａは、ｐＭＯＳ用の第１の基板バイアス生成回路１１３Ａと、ｎＭＯＳ用の第１の基板バイアス生成回路１１４Ａとを具備している。第２の基板バイアス生成回路１１２Ｂは、ｐＭＯＳ用の第２の基板バイアス生成回路１１３Ｂと、ｎＭＯＳ用の第２の基板バイアス生成回路１１４Ｂとを具備している。
【００４４】
第１の基板バイアス生成回路１１２Ａは、第１実施例の基板バイアス生成回路１１２と同一の回路構成となっている。一方、第２の基板バイアス生成回路１１２Ｂは、第１実施例の基板バイアス生成回路１１２からスイッチトランジスタ１３２，１４２を除いた回路構成となっている。図７では、第１の基板バイアス生成回路１１２Ａを構成する各トランジスタの参照番号には添字「Ａ」が付されており、第２の基板バイアス生成回路１１２Ｂを構成する各トランジスタの参照番号には添字「Ｂ」が付されている。
【００４５】
第１の基板バイアス生成回路１１２Ａにて、スイッチトランジスタ１３２Ａ，１３３ＡのゲートにはｐＭＯＳ用の第１の制御信号Ｃｂｐ１が入力される。スイッチトランジスタ１４２Ａ，１４３ＡのゲートにはｎＭＯＳ用の第１の制御信号Ｃｂｎ１が入力される。一方、第２の基板バイアス生成回路１１２Ｂにて、スイッチトランジスタ１３３ＢのゲートにはｐＭＯＳ用の第２の制御信号Ｃｂｐ２が入力される。スイッチトランジスタ１４３ＢのゲートにはｎＭＯＳ用の第２の制御信号Ｃｂｎ２が入力される。
【００４６】
第３実施例では、第１の制御信号Ｃｂｐ１，Ｃｂｎ１によって、基板バイアスのＯＮ・ＯＦＦを切り替えることができる。ｐＭＯＳ用の制御信号Ｃｂｐ１により、ｐＭＯＳ用の基板バイアスのＯＮ・ＯＦＦが切り替えられ、ｎＭＯＳ用の制御信号Ｃｂｎ１により、ｎＭＯＳ用の基板バイアスのＯＮ・ＯＦＦが切り替えられる。
【００４７】
第３実施例では更に、第２の制御信号Ｃｂｐ２，Ｃｂｎ２によって、基板電流の電流量を変更することができる。第１の制御信号のみをＯＮすれば、第１のバイアス生成回路の電流源トランジスタのみがＯＮになり、第１及び第２の制御信号をＯＮにすれば、第１及び第２のバイアス生成回路の電流源トランジスタがＯＮになるからである。ｐＭＯＳ用の制御信号Ｃｂｐ２により、ｐＭＯＳ用の基板電流の電流量が変更され、ｎＭＯＳ用の制御信号Ｃｂｎ２により、ｎＭＯＳ用の基板電流の電流量が変更される。
【００４８】
以上のように、第３実施例では、基板電流の電流量を変更することができる。従って、第３実施例では、基板バイアスＶｂｐ，ＶｂｎのＯＮ・ＯＦＦを切り替えるだけでなく、基板バイアスＶｂｐ，Ｖｂｎの電圧値を変更することができる。ここでは、電流源トランジスタ１３１Ａと１３１Ｂは同じ構造のｎＭＯＳであり、電流源トランジスタ１４１Ａと１４１Ｂは同じ構造のｐＭＯＳである。よって、電流源トランジスタ１３１Ａと１３１Ｂが共にＯＮの場合、電流源トランジスタ１３１ＡのみがＯＮの場合に比べて、ｐＭＯＳ用の基板電流の電流量が２倍になり、電流源トランジスタ１４１Ａと１４１Ｂが共にＯＮの場合、電流源トランジスタ１４１ＡのみがＯＮの場合に比べて、ｎＭＯＳ用の基板電流の電流量が２倍になる。なお、第３実施例では、第１の基板バイアス生成回路１１２Ａにはスイッチトランジスタ１３２，１４２が設けられているが、第２の基板バイアス生成回路１１２Ｂにはスイッチトランジスタ１３２，１４２が設けられていない。スイッチトランジスタ１３２，１４２は、ゼロバイアス制御用のスイッチトランジスタであり、それぞれ１つ設けられていれば十分だからである。
【００４９】
図８Ａに、制御信号Ｃｂｐ１，Ｃｂｐ２と基板バイアスＶｂｐとの関係を、図８Ｂに、制御信号Ｃｂｎ１，Ｃｂｎ２と基板バイアスＶｂｎとの関係を示す。
【００５０】
図８Ａに示すように、制御信号Ｃｂｐ１，Ｃｂｐ２がそれぞれＬ，Ｌの場合には、基板バイアスＶｂｐはＶＤＤ（０バイアス）になる。制御信号Ｃｂｐ１，Ｃｂｐ２がそれぞれＨ，Ｌの場合には、基板バイアスＶｂｐは第１の電圧値Ｖｂｐ１になる。これは、電流源トランジスタ１３１ＡがＯＮで、電流源トランジスタ１３１ＢがＯＦＦの場合の基板バイアスに相当する。制御信号Ｃｂｐ１，Ｃｂｐ２がそれぞれＨ，Ｈの場合には、基板バイアスＶｂｐは第２の電圧値Ｖｂｐ２になる。これは、電流源トランジスタ１３１Ａと電流源トランジスタ１３１Ｂが共にＯＮの場合の基板バイアスに相当する。なお、ここではＶＤＤ＞Ｖｂｐ１＞Ｖｂｐ２＞ＶＳＳとする。
【００５１】
図８Ｂに示すように、制御信号Ｃｂｎ１，Ｃｂｎ２がそれぞれＨ，Ｈの場合には、基板バイアスＶｂｎはＶＳＳ（０バイアス）になる。制御信号Ｃｂｎ１，Ｃｂｎ２がそれぞれＬ，Ｈの場合には、基板バイアスＶｂｎは第１の電圧値Ｖｂｎ１になる。これは、電流源トランジスタ１４１ＡがＯＮで、電流源トランジスタ１４１ＢがＯＦＦの場合の基板バイアスに相当する。制御信号Ｃｂｎ１，Ｃｂｎ２がそれぞれＬ，Ｌの場合には、基板バイアスＶｂｎは第２の電圧値Ｖｂｎ２になる。これは、電流源トランジスタ１４１Ａと電流源トランジスタ１４１Ｂが共にＯＮの場合の基板バイアスに相当する。なお、ここではＶＳＳ＜Ｖｂｎ１＜Ｖｂｎ２＜ＶＤＤとする。
【００５２】
第３実施例の半導体集積回路装置１０１は、２つの基板バイアス生成回路１１２を具備するが、所望の電流値に応じて、３つ以上の基板バイアス生成回路１１２を具備していてもよい。図９は、Ｎ個の基板バイアス生成回路１１２を具備する半導体集積回路装置１０１の回路構成図である。Ｎは３以上の整数である。
【００５３】
図９の半導体集積回路装置１０１は、論理回路１１１と、第１から第Ｎの基板バイアス生成回路１１２−１，２，，，Ｎと、制御回路１１５とを備える。第１の基板バイアス生成回路１１２−１は、第１実施例の基板バイアス生成回路１１２と同一の回路構成となっており、図７の基板バイアス生成回路１１２Ａと同一の回路構成となっている。一方、第２から第Ｎの基板バイアス生成回路１１２−２，，，Ｎは、第１実施例の基板バイアス生成回路１１２からスイッチトランジスタ１３２，１４２を除いた回路構成となっており、図７の基板バイアス生成回路１１２Ｂと同一の回路構成となっている。
【００５４】
図９の実施例では、ｐＭＯＳ用の第１から第Ｎの制御信号Ｃｂｐ１，２，，，Ｎが、制御回路１１５から出力され、第１から第Ｎの基板バイアス生成回路１１２−１，２，，，Ｎに入力される。同様に、ｎＭＯＳ用の第１から第Ｎの制御信号Ｃｂｎ１，２，，，Ｎが、制御回路１１５から出力され、第１から第Ｎの基板バイアス生成回路１１２−１，２，，，Ｎに入力される。そして、図９の実施例では、第１の制御信号Ｃｂｐ１，Ｃｂｎ１によって、基板バイアスのＯＮ・ＯＦＦを切り替えることができる。更に、第２から第Ｎの制御信号Ｃｂｐ２，，，Ｎ，Ｃｂｎ２，，，Ｎによって、基板電流の電流量を変更することができる。よって、図９の実施例では、基板電流の電流量を細かく変更し、基板バイアスＶｂｐ，Ｖｂｎの電圧値を細かく変更することができる。
【００５５】
（第４実施例）
図１０は、第４実施例の半導体集積回路装置１０１の回路構成図である。当該半導体集積回路装置１０１は、論理回路１１１と、第１の基板バイアス生成回路１１２Ａと、第２の基板バイアス生成回路１１２Ｂと、制御回路１１５と、温度モニタ１１６とを具備する。第１の基板バイアス生成回路１１２Ａは、図７の第１の基板バイアス生成回路１１２Ａと同一の回路構成となっている。同様に、第２の基板バイアス生成回路１１２Ｂは、図７の第２の基板バイアス生成回路１１２Ｂと同一の回路構成となっている。
【００５６】
本実施例では、制御回路１１５に温度モニタ１１６が搭載されており、温度の測定結果が温度モニタ１１６から制御回路１１５に提供される。そして、制御回路１１５は、温度の測定結果に応じて基板電流量を変化させる。本実施例では、制御回路１１５は、高温時には第１及び第２の基板バイアス生成回路１１２Ａ及び１１２Ｂを動作させ、基板電流を多めに流し、低温時には第１の基板バイアス生成回路１１２Ａのみを動作させ、基板電流を抑制する。これにより、本実施例では、低温時に基板バイアス電圧Ｖｂｐ及びＶｂｎが上昇するのを抑えることができる。なお、本実施例の半導体集積回路装置１０１は、図９と同様に、３つ以上の基板バイアス生成回路１１２を具備していてもよい。これにより、より細かな温度変化に対し、より細かな電流制御で対応できるようになる。
【００５７】
図１１Ａに、動作モードと制御信号Ｃｂｐ１，Ｃｂｐ２との関係を、図１１Ｂに、動作モードと制御信号Ｃｂｎ１，Ｃｂｎ２との関係を示す。
【００５８】
図１１Ａに示すように、待機モードでは、制御信号Ｃｂｐ１，Ｃｂｐ２はそれぞれＬ，Ｌになる。低温動作モードでは、制御信号Ｃｂｐ１，Ｃｂｐ２はそれぞれＨ，Ｌになる。高温動作モードでは、制御信号Ｃｂｐ１，Ｃｂｐ２はそれぞれＨ，Ｈになる。
【００５９】
図１１Ｂに示すように、待機モードでは、制御信号Ｃｂｎ１，Ｃｂｎ２はそれぞれＨ，Ｈになる。低温動作モードでは、制御信号Ｃｂｎ１，Ｃｂｎ２はそれぞれＬ，Ｈになる。高温動作モードでは、制御信号Ｃｂｎ１，Ｃｂｎ２はそれぞれＬ，Ｌになる。
【００６０】
（第５実施例）
図１２は、第５実施例の半導体集積回路装置１０１の回路構成図である。該半導体集積回路装置１０１は、論理回路１１１と、第１の基板バイアス生成回路１１２Ａと、第２の基板バイアス生成回路１１２Ｂと、制御回路１１５と、温度モニタ１１６とを具備する。第１の基板バイアス生成回路１１２Ａは、図７の第１の基板バイアス生成回路１１２Ａと同一の回路構成となっている。同様に、第２の基板バイアス生成回路１１２Ｂは、図７の第２の基板バイアス生成回路１１２Ｂと同一の回路構成となっている。
【００６１】
本実施例では、制御回路１１５に温度モニタ１１６が搭載されており、温度の測定結果が温度モニタ１１６から制御回路１１５に提供される。そして、制御回路１１５は、温度の測定結果に応じて基板電流量を変化させる。ただし、第５実施例の制御回路１１５は、第４実施例の制御回路１１５とは逆で、低温時には第１及び第２の基板バイアス生成回路１１２Ａ及び１１２Ｂを動作させ、基板電流を多めに流し、高温時には第１の基板バイアス生成回路１１２Ａのみを動作させ、基板電流を抑制する。これにより、本実施例では、高温時の基板バイアス電圧Ｖｂｐ及びＶｂｎを抑制し、高温時のリーク電流を抑制することができる。なお、本実施例の半導体集積回路装置１０１は、図９と同様に、３つ以上の基板バイアス生成回路１１２を具備していてもよい。これにより、より細かな温度変化に対し、より細かな電流制御で対応できるようになる。
【００６２】
図１３Ａに、動作モードと制御信号Ｃｂｐ１，Ｃｂｐ２との関係を、図１３Ｂに、動作モードと制御信号Ｃｂｎ１，Ｃｂｎ２との関係を示す。
【００６３】
図１３Ａに示すように、待機モードでは、制御信号Ｃｂｐ１，Ｃｂｐ２はそれぞれＬ，Ｌになる。低温動作モードでは、制御信号Ｃｂｐ１，Ｃｂｐ２はそれぞれＨ，Ｈになる。高温動作モードでは、制御信号Ｃｂｐ１，Ｃｂｐ２はそれぞれＨ，Ｌになる。
【００６４】
図１３Ｂに示すように、待機モードでは、制御信号Ｃｂｎ１，Ｃｂｎ２はそれぞれＨ，Ｈになる。低温動作モードでは、制御信号Ｃｂｎ１，Ｃｂｎ２はそれぞれＬ，Ｌになる。高温動作モードでは、制御信号Ｃｂｎ１，Ｃｂｎ２はそれぞれＬ，Ｈになる。
【００６５】
（第６実施例）
図１４は、第６実施例の半導体集積回路装置１０１の回路構成図である。該半導体集積回路装置１０１は、論理回路１１１と、基板バイアス生成回路１１２とを具備する。尚、先に記載したとおり、論理回路１１１は、論理セル２１１とフィルセル２１２を有しているが、説明の便宜上、図１４では論理セル２１１のみ表示する。基板バイアス生成回路１１２は、ｐＭＯＳ用の基板バイアス生成回路１１３と、ｎＭＯＳ用の基板バイアス生成回路１１４とを具備している。なお、当該半導体集積回路装置１０１の側方断面図は図１の通りである。
【００６６】
第１実施例では、スイッチトランジスタ１３２のソースはＶＳＳに、ドレインとボディはＶｂｎに接続されているのに対して、第６実施例では、スイッチトランジスタ１３２のソースとボディは第３の電源線Ｖｂｎｒに、ドレインはＶｂｎに接続される。更に、第１実施例では、スイッチトランジスタ１４２のソースはＶＤＤに、ドレインとボディはＶｂｐに接続されているのに対して、第６実施例では、スイッチトランジスタ１４２のソースとボディは第４の電源線Ｖｂｐｒに、ドレインはＶｂｐに接続される。
【００６７】
制御信号ＣｂｐがＬの場合には、基板バイアスＶｂｐは逆方向バイアスＶｂｐｒになる。制御信号ＣｂｐがＨの場合には、基板バイアスＶｂｐは順方向バイアスＶｂｐｆになる。これは、スイッチトランジスタ１３２がＯＦＦ、スイッチトランジスタ１３３がＯＮになり、電流源トランジスタ１３１がＯＮになった場合の基板バイアスに相当する。なお、ここではＶＳＳ＜Ｖｂｐｆ＜ＶＤＤ＜Ｖｂｐｒとする。
【００６８】
制御信号ＣｂｎがＨの場合には、基板バイアスＶｂｎは逆方向バイアスＶｂｎｒになる。制御信号ＣｂｎがＬの場合には、基板バイアスＶｂｎは順方向バイアスＶｂｎｆになる。これは、スイッチトランジスタ１４２がＯＦＦ、スイッチトランジスタ１４３がＯＮになり、電流源トランジスタ１４１がＯＮになった場合の基板バイアスに相当する。なお、ここではＶＤＤ＞Ｖｂｎｆ＞ＶＳＳ＞Ｖｂｎｒとする。
【００６９】
（第７実施例）
図１５は、第７実施例の半導体集積回路装置１０１の側方断面図である。第１実施例の半導体集積回路装置１０１が、ｐＭＯＳ用の電流源トランジスタ１３１と、ｎＭＯＳ用の電流源トランジスタ１４１とを備えているのに対して、第７実施例の半導体集積回路装置１０１は、ｐＭＯＳ用の電流源トランジスタ１３１は備えているが、ｎＭＯＳ用の電流源トランジスタ１４１は備えていない。そのため、第７実施例では、ｐＭＯＳ１２１は基板バイアスが印加されて使用されるが、ｎＭＯＳ１２２は基板バイアスが印加されずに使用される。
【００７０】
本実施例では、ｐＭＯＳ１２１には基板バイアスが印加されるが、ｎＭＯＳ１２２には基板バイアスが印加されない。よって、本実施例では、ｐＭＯＳ１２１のＳＢ間及びＤＢ間の寄生バイポーラ１２７及び１２８のベース端子には電流が流れるが、ｎＭＯＳ１２２のＳＢ間及びＤＢ間の寄生バイポーラ１２９及び１３０のベース端子にはほとんど電流が流れない。これにより、本実施例では、ベース電流（バイポーラのベースを流れる電流）が抑制され、ラッチアップが発生しにくくなる。なお、本実施例では、ディープＮウェルは不要である。
【００７１】
図１６に、第７実施例の半導体集積回路装置１０１の回路構成図を示す。該半導体集積回路装置１０１は、論理回路１１１と基板バイアス生成回路１１２とを備えている。なお、先に記載したとおり、論理回路１１１は、論理セル２１１とフィルセル２１２を有しているが、説明の便宜上、図１６では論理セル２１１のみ表示する。基板バイアス生成回路１１２は、ｐＭＯＳ用の基板バイアス生成回路１１３は備えているが、ｎＭＯＳ用の基板バイアス生成回路１１４は備えていない。
【００７２】
本実施例の基板バイアス生成回路１１２は、ｐＭＯＳ用の基板バイアス生成回路１１３を備え、ｎＭＯＳ用の基板バイアス生成回路１１４は備えないが、逆に、ｎＭＯＳ用の基板バイアス生成回路１１４を備え、ｐＭＯＳ用の基板バイアス生成回路１１３は備えないようにしてもよい。この場合、ｎＭＯＳ１２２は基板バイアスが印加されて使用され、ｐＭＯＳ１２１は基板バイアスが印加されずに使用される。
【００７３】
なお、本実施例の基板バイアス生成回路１１２は、第１実施例の基板バイアス生成回路１１２からｎＭＯＳ用の基板バイアス生成回路１１４を除いた回路構成になっているが、第２乃至第６実施例のいずれかの基板バイアス生成回路１１２からｎＭＯＳ用の基板バイアス生成回路１１４を除いた回路構成になっていてもよい。
【００７４】
（第８実施例）
図１７は、第８実施例の半導体集積回路装置１０１の側方断面図である。第８実施例の半導体集積回路装置１０１は、第１実施例の半導体集積回路装置１０１と同様、ｐＭＯＳ１２１と、ｎＭＯＳ１２２と、ｐＭＯＳ用の電流源トランジスタ１３１と、ｎＭＯＳ用の電流源トランジスタ１４１とを備える。第８実施例でも、第１実施例と同様、ｐＭＯＳ用の基板バイアスＶｂｐが電流源トランジスタ１３１により生成され、ｎＭＯＳ用の基板バイアスＶｂｎが電流源トランジスタ１４１により生成される。そして、ｐＭＯＳ１２１は基板バイアスＶｂｐが印加されて使用され、ｎＭＯＳ１２２は基板バイアスＶｂｎが印加されて使用される。
【００７５】
第８実施例の半導体集積回路装置１０１はさらに、ｐＭＯＳ用のリミッタトランジスタ１５１と、ｎＭＯＳ用のリミッタトランジスタ１６１とを備える。リミッタトランジスタは、電圧振幅を設定電圧以下に抑えるためのトランジスタである。リミッタトランジスタ１５１，１６１については、図１８により詳細に説明する。
【００７６】
図１８は、第８実施例の半導体集積回路装置１０１の回路構成図である。該半導体集積回路装置１０１は、論理回路１１１と、基板バイアス生成回路１１２とを具備する。なお、先に記載したとおり、論理回路１１１は、論理セル２１１とフィルセル２１２を有しているが、説明の便宜上、図１８では論理セル２１１のみ表示する。基板バイアス生成回路１１２は、ｐＭＯＳ用の基板バイアス生成回路１１３と、ｎＭＯＳ用の基板バイアス生成回路１１４と、ｐＭＯＳ用のリミッタトランジスタ１５１と、ｎＭＯＳ用のリミッタトランジスタ１６１とを具備する。
【００７７】
リミッタトランジスタ１５１は、ｐＭＯＳ用のリミッタとして使用されるＭＯＳトランジスタである。一方、リミッタトランジスタ１６１は、ｎＭＯＳ用のリミッタとして使用されるＭＯＳトランジスタである。リミッタトランジスタ１５１，１６１のゲートはそれぞれ、基板バイアス線Ｖｂｐ，Ｖｂｎに接続されている。リミッタトランジスタ１５１，１６１のソースはそれぞれ、電源線ＶＤＤ，接地線ＶＳＳに接続されている。リミッタトランジスタ１５１，１６１のドレインはそれぞれ、基板バイアス線Ｖｂｐ，Ｖｂｎに接続されている。リミッタトランジスタ１５１，１６１のボディはそれぞれ、基板バイアス線Ｖｂｐ，Ｖｂｎに接続されている。基板バイアス線Ｖｂｐ，Ｖｂｎの電圧値はそれぞれ、リミッタトランジスタ１５１，１６１の閾値電圧Ｖｔｈにより決定される。
【００７８】
本実施例では、電流源トランジスタ１３１，１４１が出力した電流の大部分をそれぞれリミッタトランジスタ１５１，１６１に流すことで、ベース電流（バイポーラのベースを流れる電流）を抑制し、ラッチアップを回避することができる。
【００７９】
なお、本実施例の基板バイアス生成回路１１２は、ｐＭＯＳ用のリミッタトランジスタ１５１とｎＭＯＳ用のリミッタトランジスタ１６１とをそれぞれ１個具備しているが、ｐＭＯＳ用のリミッタトランジスタ１５１とｎＭＯＳ用のリミッタトランジスタ１６１とをそれぞれ複数個具備していてもよい。
【００８０】
（第９実施例）
図１９は、第９実施例の半導体集積回路装置１０１の回路構成図である。
【００８１】
図１９には、第１乃至第３実施例のいずれかの論理回路１１１と基板バイアス生成回路１１２とが示されている。図１９にはさらに、制御信号Ｃｂを出力する制御回路１１５が示されている。図１９の制御信号Ｃｂは、制御信号Ｃｂｎ又はＣｂｐを表す。図１９にはさらに、基板バイアスＶｂが示されている。図１９の基板バイアスＶｂは、基板バイアスＶｂｎ又はＶｂｐを表す。
【００８２】
Ｃｂ及びＶｂの詳細については、以下の文中で説明する。Ｃｂ及びＶｂについての以下の説明は、Ｃｂｎ及びＶｂｎのみ（即ちｎＭＯＳのみ）に適用してもよいし、Ｃｂｐ及びＶｂｐのみ（即ちｐＭＯＳのみ）に適用してもよいし、これら両方に適用してもよい。
【００８３】
本実施例では、ＩＣチップの動作速度と電源電圧との関連性に着目する。ＩＣチップの動作速度は、電源電圧の影響を強く受ける傾向がある。従って、電源電圧が所定の値よりも高い場合には、一般に、ＩＣチップの動作速度は十分に確保され、ＩＣチップに対する順方向基板バイアスの印加は不要となる。本実施例では、電源線ＶＤＤに供給される電圧に応じて順方向基板バイアスを制御するような制御回路１１５について説明する。本実施例の制御回路１１５は、電源線ＶＤＤに供給される電圧が所定の基準電圧よりも高い場合には、基板バイアスＶｂをゼロバイアスに制御する。
【００８４】
図１９の半導体集積回路装置１０１は、コンパレータ４０１を備える。
【００８５】
コンパレータ４０１は、２入力１出力のコンパレータである。コンパレータ４０１は、一方の入力端子に入力される電圧と他方の入力端子に入力される電圧とを比較して、比較結果ＣＯＭＰを出力する。本実施例では、コンパレータ４０１の一方の入力端子は電源線ＶＤＤに接続されており、他方の入力端子は基準電圧Ｖｒｅｆに接続されている。コンパレータ４０１は、ＶＤＤとＶｒｅｆとを比較し、ＶＤＤ＞Ｖｒｅｆの場合には、基板バイアスＶｂがゼロバイアス（ＺＢＢ）となるようＣＯＭＰ＝Ｌを出力し、ＶＤＤ≦Ｖｒｅｆの場合には、基板バイアスＶｂを順方向バイアス（ＦＢＢ）とすることが可能となるようＣＯＭＰ＝Ｈを出力する。なお、ＣＯＭＰにおけるＨ及びＬの設定は、上記の論理とは逆でも構わない。
【００８６】
制御回路１１５は、制御信号Ｃｂを出力する回路である。制御回路１１５は、比較結果ＣＯＭＰとチップ情報ＣＨＩＰ＿ＩＤとに応じて、制御信号Ｃｂの値を制御する。チップ情報ＣＨＩＰ＿ＩＤは、論理回路１１１におけるチップの閾値Ｖｔｈと目標閾値Ｖｔｈ＿ｔａｒｇｅｔとの関係に応じて決まる値である。本実施例では、Ｖｔｈ＞Ｖｔｈ＿ｔａｒｇｅｔの場合には、チップに順方向基板バイアスを印加してチップの閾値を下げる（即ち動作速度を上げる）必要があるため、ＣＨＩＰ＿ＩＤ＝Ｈとする。一方、Ｖｔｈ≦Ｖｔｈ＿ｔａｒｇｅｔの場合には、チップに順方向基板バイアスを印加する必要がないため、ＣＨＩＰ＿ＩＤ＝Ｌとする。なお、ＣＨＩＰ＿ＩＤにおけるＨ及びＬの設定は、上記の論理とは逆でも構わない。
【００８７】
本実施例では、制御信号ＣｂがＨの場合には、基板バイアスＶｂがＦＢＢに設定され、制御信号ＣｂがＬの場合には、基板バイアスＶｂがＺＢＢに設定される。なお、制御信号ＣｂにおけるＨ及びＬの設定は、上記の論理とは逆でも構わない。制御回路１１５は、図２０に示す通り、比較結果ＣＯＭＰとチップ情報ＣＨＩＰ＿ＩＤとを受け取り、ＶＤＤ≦ＶｒｅｆかつＶｔｈ＞Ｖｔｈ＿ｔａｒｇｅｔの場合にのみチップに順方向基板バイアスが印加されるよう、制御信号Ｃｂを制御する。
【００８８】
半導体集積回路装置１０１が、本実施例のような制御回路１１５とコンパレータ４０１とを備えていない場合には、電源電圧が所定の値を超えた場合にも、順方向基板バイアスがチップに印加される。この場合、電源電圧が高くなればなるほど、基板バイアスＶｂが高くなり、消費電力が増大してしまう。一方、本実施例では、電源電圧が所定の基準電圧を超えた場合には、基板バイアスＶｂがゼロバイアスになるため、このような消費電力の増大が抑制される。
【００８９】
図２１は、図１９の回路の具体例を表す。図２１では、制御回路１１５がＡＮＤ回路Ｘで構成されている。ＡＮＤ回路Ｘには、比較結果ＣＯＭＰ及びチップ情報ＣＨＩＰ＿ＩＤが入力される。ＡＮＤ回路Ｘからは、制御信号Ｃｂが出力される。
【００９０】
（第１０実施例）
図２２は、第１０実施例の半導体集積回路装置１０１の回路構成図である。本実施例は第９実施例の変形実施例であり、本実施例については第９実施例との相違点を中心に説明する。
【００９１】
第９実施例では、図２３のように、電源線ＶＤＤに供給される電圧が基準電圧Ｖｒｅｆの近傍にある場合がある。この場合、電源線ＶＤＤに重畳されるノイズによって、ＺＢＢモードとＦＢＢモードとが頻繁に切り替わることになる。なお、ＺＢＢモードとは、基板バイアスＶｂがＺＢＢ（ゼロバイアス）に設定されるモードを指し、ＦＢＢモードとは、基板バイアスＶｂがＦＢＢ（順方向バイアス）に設定されるモードを指す。上記のような頻繁なモードの切り替わりは、ＩＣチップの動作を不安定にしてしまう。そこで本実施例では、第１の基準電圧Ｖｒｅｆ１と第２の基準電圧Ｖｒｅｆ２とを利用してモード制御を行う。本実施例では、電源線ＶＤＤに供給される電圧が第１の基準電圧Ｖｒｅｆ１以上の場合には、基板バイアスＶｂがゼロバイアスに制御され、電源線ＶＤＤに供給される電圧が第２の基準電圧Ｖｒｅｆ２以下の場合には、基板バイアスＶｂを順方向バイアスに制御することが可能になる。
【００９２】
図２２の半導体集積回路装置１０１は、コンパレータ４０１と、選択スイッチ４０２とを備える。
【００９３】
選択スイッチ４０２は、２つの入力と１つの出力を有し、入力された２つの信号のいずれかを出力するスイッチである。選択スイッチ４０２は、出力する信号を、基準電圧制御信号ＲＥＦに応じて切り換える。本実施例では、選択スイッチ４０２に、第１の基準電圧Ｖｒｅｆ１と、第２の基準電圧Ｖｒｅｆ２とが入力される。第１の基準電圧Ｖｒｅｆ１と第２の基準電圧Ｖｒｅｆ２との間には、Ｖｒｅｆ１＞Ｖｒｅｆ２の関係がある。基準電圧制御信号ＲＥＦは、図示されない制御回路によって出力される信号である。選択スイッチ４０２は、ＲＥＦが論理的にＨ（＝Ｈｉｇｈ）の場合には、Ｖｒｅｆ１を出力し、ＲＥＦが論理的にＬ（＝Ｌｏｗ）の場合には、Ｖｒｅｆ２を出力する。なお、基準電圧制御信号ＲＥＦにおけるＨ及びＬの設定は、上記の論理とは逆でも構わない。
【００９４】
コンパレータ４０１は、２入力１出力のコンパレータである。コンパレータ４０１は、一方の入力端子に入力される電圧と他方の入力端子に入力される電圧とを比較して、比較結果ＣＯＭＰを出力する。本実施例では、コンパレータ４０１の一方の入力端子が電源線ＶＤＤに、他方の入力端子が選択スイッチ４０２の出力に接続されている。そのため、本実施例では、コンパレータ４０１に、Ｖｒｅｆ１又はＶｒｅｆ２が選択スイッチ４０２を介して入力される。
【００９５】
制御回路１１５は、制御信号Ｃｂを出力する回路である。制御回路１１５は、比較結果ＣＯＭＰと基準電圧制御信号ＲＥＦとチップ情報ＣＨＩＰ＿ＩＤに応じて、かつ、セット信号ＳＥＴにより規定されるタイミングで、制御信号Ｃｂの値を制御する。従って、制御回路１１５は、４つの入力端子と１つの出力端子を有する。これらの入力端子のそれぞれには、比較結果ＣＯＭＰ、基準電圧制御信号ＲＥＦ、チップ情報ＣＨＩＰ＿ＩＤ、セット信号ＳＥＴのいずれかが入力される。
【００９６】
セット信号ＳＥＴは、制御回路１１５が比較結果ＣＯＭＰ及び基準電圧制御信号ＲＥＦの状態を取り入れるタイミングを決めるための信号である。なお、チップ情報ＣＨＩＰ＿ＩＤの状態を取り入れるタイミングは、制限する必要がない。本実施例の制御回路１１５は、ＳＥＴが立ち上がるタイミングで、ＣＯＭＰ及びＲＥＦの状態を取り入れる。ＳＥＴの立ち上がりを取り入れの基準とする代わりに、ＳＥＴの立ち下がりを取り入れの基準としてもよい。なお、チップ情報ＣＨＩＰ＿ＩＤについては、第９実施例と同様である。
【００９７】
制御回路１１５の出力端子からは、制御信号Ｃｂが出力される。ＣｂがＨの場合には、基板バイアスＶｂがＦＢＢに設定され、ＣｂがＬの場合には、基板バイアスＶｂがＺＢＢに設定される。なお、ＣｂにおけるＨ及びＬの設定は、上記の論理とは逆でも構わない。
【００９８】
制御信号Ｃｂの値は、図２４に示す通り、比較結果ＣＯＭＰと基準電圧制御信号ＲＥＦとチップ情報ＣＨＩＰ＿ＩＤに応じて制御される。ＣＨＩＰ＿ＩＤ＝Ｈの場合、図２４に示すように、ＲＥＦ＝ＨであればＶｒｅｆ１が選択され、ＲＥＦ＝ＬであればＶｒｅｆ２が選択される。Ｖｒｅｆ１が選択された場合には、ＶＤＤ＞Ｖｒｅｆ１であれば基板バイアスＶｂはＺＢＢに設定され、ＶＤＤ≦Ｖｒｅｆ１であれば制御信号Ｃｂは前の値を維持する（図２４参照）。Ｖｒｅｆ２が選択された場合には、ＶＤＤ≦Ｖｒｅｆ２であれば基板バイアスＶｂはＦＢＢに設定され、ＶＤＤ＞Ｖｒｅｆ２であれば制御信号Ｃｂは前の値を維持する（図２４参照）。一方、ＣＨＩＰ＿ＩＤ＝Ｌの場合には、チップに順方向基板バイアスを印加する必要がないため、制御信号Ｃｂは常にＬになる。即ち、基板バイアスＶｂは常にＺＢＢになる。
【００９９】
以上のように、本実施例では、ＶＤＤをＶｒｅｆ１及びＶｒｅｆ２と比較し、比較結果に応じて基板バイアスＶｂを制御する。
【０１００】
本実施例の効果は特に、図２５に示すように、Ｖｒｅｆ１とＶｒｅｆ２との電位差を、外部ノイズの振幅よりも大きく取った場合に明確になる。図２５の場合、ＺＢＢモードとＦＢＢモードが頻繁に切り替わることは回避され、半導体集積回路装置１０１のモードはいずれか一方のモードに落ち着く。この場合、制御信号Ｃｂは、図２６及び図２７に示すように一定の値を取り、頻繁に切り替わることはない。図２７は、ＣＯＭＰ＝Ｈの場合のタイミングチャートを表す。本実施例では、ＲＥＦ＝Ｈの場合、ＳＥＴの立ち上がりで、ＣＯＭＰが制御回路１１５に取り込まれ、ＳＥＴの立ち下がりで、Ｃｂが制御回路１１５から出力される。基準電圧制御信号ＲＥＦは、一定周期でオン・オフを繰り返し、これにより、ＶＤＤがＶｒｅｆ１及びＶｒｅｆ２の両方と比較される。
【０１０１】
図２８は、図２２の回路の具体例を表す。図２８では、制御回路１１５が、ＡＮＤ回路Ｘ１と、ＮＯＲ回路Ｘ２と、ＥｘＯＲ回路Ｘ３と、ＮＯＴ回路Ｘ４と、フリップフロップＹ１，Ｙ２，Ｙ３で構成されている。図２８に示すＡ，Ｂ，ＲＥＦ’はそれぞれ、図２７に示すＡ，Ｂ，ＲＥＦ’に対応する。
【０１０２】
なお、本実施例は、順方向基板バイアスだけでなく、逆方向基板バイアスにも適用可能である。例えば、ＶＤＤ＜Ｖｒｅｆ２の場合には、基板バイアスＶｂがゼロバイアスに設定され、ＶＤＤ＞Ｖｒｅｆ１の場合には、基板バイアスＶｂを逆方向バイアスに設定可能になるよう、制御信号Ｃｂを制御すればよい。
【０１０３】
（第１１実施例）
図２９は、第１１実施例の半導体集積回路装置１０１の回路構成図である。本実施例は第１０実施例の変形実施例であり、本実施例については第１０実施例との相違点を中心に説明する。
【０１０４】
図２９の半導体集積回路装置１０１は、コンパレータ４０１と、選択スイッチ４０２と、カウンタ４０３とを備える。
【０１０５】
選択スイッチ４０２は、２つの入力と１つの出力を有し、入力された２つの信号のいずれかを出力するスイッチである。選択スイッチ４０２は、出力する信号を、基準電圧制御信号ＲＥＦに応じて切り換える。本実施例の選択スイッチ４０２の詳細は、第１０実施例の選択スイッチ４０２と同様である。
【０１０６】
コンパレータ４０１は、２入力１出力のエッジトリガ型のコンパレータである。コンパレータ４０１は、一方の入力端子に入力される電圧と他方の入力端子に入力される電圧とを比較して、比較結果ＣＯＭＰを出力する。本実施例のコンパレータ４０１は、クロック信号ＣＬＫに応じて、一定時間内に一定回数の比較動作を行う。
【０１０７】
カウンタ４０３は、１つの入力と１つの出力を有し、入力された信号がＨになる回数をカウントするカウンタである。カウンタ４０３は、入力された信号がＬになる回数をカウントするカウンタでもよい。本実施例では、カウンタ４０３に、比較結果ＣＯＭＰが入力される。カウンタ４０３は、比較結果ＣＯＭＰがＨになる回数をカウントし、カウント値Ｎを出力する。カウンタ４０３のカウント回数は、リセット信号ＲＥＳＥＴに応じてリセットされる。リセット信号ＲＥＳＥＴは、カウンタ４０３がカウント回数をリセットするタイミングを決めるための信号である。
【０１０８】
制御回路１１５は、制御信号Ｃｂを出力する回路である。制御回路１１５は、カウント値Ｎと基準電圧制御信号ＲＥＦとチップ情報ＣＨＩＰ＿ＩＤに応じて、かつ、セット信号ＳＥＴにより規定されるタイミングで、制御信号Ｃｂの値を制御する。
【０１０９】
ＲＥＦ＝Ｈの場合、カウント値ＮはＶＤＤ＞Ｖｒｅｆ１となる回数を表す。この場合、制御回路１１５は、カウント値Ｎが一定値以上であれば、制御信号ＣｂをＬに設定する。この場合、基板バイアスＶｂはＺＢＢに設定される。一方、ＲＥＦ＝Ｌの場合、カウント値ＮはＶＤＤ＞Ｖｒｅｆ２となる回数を表す。この場合、制御回路１１５は、カウント値Ｎが一定値以下であれば、制御信号ＣｂをＨに設定する。この場合、基板バイアスＶｂはＦＢＢに設定される。これにより、本実施例では、ＶＤＤの値が平均化され、ＶＤＤの値に対するノイズの影響が小さくなる。その結果、本実施例では、Ｖｒｅｆ１とＶｒｅｆ２との電位差を第１０実施例のそれよりも小さくすることが可能になり、ＶＤＤの値を低くすることが可能になる。
【０１１０】
図３０は、第１１実施例におけるタイミングチャートを表す。選択スイッチ４０２は、ＲＥＦに応じて第１の基準電圧Ｖｒｅｆ１又は第２の基準電圧Ｖｒｅｆ２を選択し、選択した基準電圧を出力する。コンパレータ４０１は、ＣＬＫに応じて比較動作を行い、比較結果ＣＯＭＰを出力する。カウンタ４０３は、ＲＥＳＥＴがＨになると、カウント回数をリセットする。カウンタ４０３は、カウント回数のリセット後、比較結果ＣＯＭＰがＨになる回数をカウントし、カウント値Ｎを出力する。制御回路１１５は、ＳＥＴにより規定されるタイミングでカウント値Ｎを取り込み、カウント値Ｎと比較用の値ＮＵＭ（図３１参照）とを比較する。制御回路１１５は、ＮとＮＵＭとの比較結果に応じた制御信号Ｃｂを出力する。なお、基準電圧制御信号ＲＥＦは、一定周期でオン・オフを繰り返し、これにより、ＶＤＤがＶｒｅｆ１及びＶｒｅｆ２の両方と比較される。
【０１１１】
図３１は、図２９の回路の具体例を表す。図３１では、制御回路１１５が、ＡＮＤ回路Ｘ１と、ＮＯＲ回路Ｘ２と、ＥｘＯＲ回路Ｘ３と、ＮＯＴ回路Ｘ４と、フリップフロップＹ１，Ｙ２，Ｙ３と、デジタル比較器Ｚ１で構成されている。
【０１１２】
なお、本実施例は、第１０実施例と同様、順方向基板バイアスだけでなく、逆方向基板バイアスにも適用可能である。
【０１１３】
（第１２実施例）
図３２は、第１２実施例の半導体集積回路装置１０１の回路構成図である。本実施例は第１０実施例の変形実施例であり、本実施例については第１０実施例との相違点を中心に説明する。
【０１１４】
図３２の半導体集積回路装置１０１は、コンパレータ４０１と、選択スイッチ４０２とを備える。
【０１１５】
選択スイッチ４０２は、４つの入力と１つの出力を有し、入力された４つの信号のいずれかを出力するスイッチである。選択スイッチ４０２は、出力する信号を、基準電圧制御信号ＲＥＦと動作モード信号ＭＯＤＥに応じて切り換える。
【０１１６】
本実施例では、ＶＤＤの値が動作モードに応じて変化する。動作モードＡでは、ＶＤＤの値がＶＤＤａになり、動作モードＢでは、ＶＤＤの値がＶＤＤｂになる。そのため、本実施例では、基準電圧の値を動作モードに応じて変える必要がある。
【０１１７】
本実施例では、選択スイッチ４０２に、４つの基準電圧Ｖｒｅｆ１ａ，Ｖｒｅｆ２ａ，Ｖｒｅｆ１ｂ，Ｖｒｅｆ２ｂが入力される。基準電圧Ｖｒｅｆ１ａ，Ｖｒｅｆ２ａはそれぞれ、動作モードＡにおける第１，第２の基準電圧を表す。第１の基準電圧Ｖｒｅｆ１ａと第２の基準電圧Ｖｒｅｆ２ａとの間には、Ｖｒｅｆ１ａ＞Ｖｒｅｆ２ａの関係がある。これらの基準電圧は、動作モード信号ＭＯＤＥがＨの場合に選択される。一方、基準電圧Ｖｒｅｆ１ｂ，Ｖｒｅｆ２ｂはそれぞれ、動作モードＢにおける第１，第２の基準電圧を表す。第１の基準電圧Ｖｒｅｆ１ｂと第２の基準電圧Ｖｒｅｆ２ｂとの間には、Ｖｒｅｆ１ｂ＞Ｖｒｅｆ２ｂの関係がある。これらの基準電圧は、動作モード信号ＭＯＤＥがＬの場合に選択される。動作モード信号ＭＯＤＥにおけるＨ及びＬの設定は、上記の論理とは逆でも構わない。
【０１１８】
コンパレータ４０１は、２入力１出力のコンパレータである。コンパレータ４０１は、一方の入力端子に入力される電圧と他方の入力端子に入力される電圧とを比較して、比較結果ＣＯＭＰを出力する。本実施例のコンパレータ４０１の詳細は、第１０実施例のコンパレータ４０１と同様である。
【０１１９】
なお、本実施例は、ＶＤＤの値が２種類存在する場合だけでなく、ＶＤＤの値がｎ種類存在する場合にも適用可能である。ｎは、３以上の整数である。この場合、選択スイッチ４０２には、２ｎ種類の基準電圧が入力される。
【０１２０】
（第１３実施例）
図３３は、第１３実施例の半導体集積回路装置１０１の回路構成図である。図３３の半導体集積回路装置１０１は、クロック制御回路４１１を備える。クロック制御回路４１１は、クロック信号ＣＬＫ１からクロック信号ＣＬＫ２を生成し、クロック信号ＣＬＫ２を論理回路１１１に供給する。なお、本実施例は第９乃至１２実施例の変形実施例であり、本実施例については第９乃至１２実施例との相違点を中心に説明する。
【０１２１】
第９乃至第１２実施例では、ＶＤＤの変化によって制御信号Ｃｂが変わることがある。そのため、制御信号Ｃｂが切り替わる際の動作保証が必要となる。そこで本実施例では、制御信号Ｃｂが切り替わる際、論理回路１１１へのクロック信号ＣＬＫ２の供給を止め、基板バイアスＶｂが安定するまで待機することにより、動作保証を行う。この待機処理の一例を、図３４のタイミングチャートに示す。
【０１２２】
（第１４実施例）
図３５は、第１４実施例の半導体集積回路装置１０１の回路構成図である。該半導体集積回路装置１０１は、１個以上の論理回路１１１と１個以上の基板バイアス生成回路１１２とを備えている。各論理回路１１１の回路構成は、第１乃至第１３実施例のいずれかの論理回路１１１の回路構成と同一である。各基板バイアス生成回路１１２の回路構成は、第１乃至第１３実施例のいずれかの基板バイアス生成回路１１２の回路構成と同一である。
【０１２３】
第１４実施例では、各基板バイアス生成回路１１２内の各ｐＭＯＳのボディと各ｎＭＯＳのボディがそれぞれ、ｐＭＯＳ用の基板バイアス線ＶｂｐとｎＭＯＳ用の基板バイアス線Ｖｂｎに接続される。この様子は、図２（第１実施例）、図６（第２実施例）、図７（第３実施例）、図１４（第６実施例）、図１６（第７実施例）、図１８（第８実施例）に示されている。例えば、スイッチトランジスタ１３３，１４３のボディはそれぞれ、基板バイアス線Ｖｂｎ，Ｖｂｐに接続されている。
【０１２４】
これにより、第１４実施例では、基板バイアス生成回路１１２と基板バイアスの印加対象である論理回路１１１とを、同一のウェル上に配置することができる。図３５では、基板バイアス生成回路１及び論理回路１，２がいずれも、Ｐウェル１及びＮウェル１上に配置されている。更に、基板バイアス生成回路２及び論理回路１，２がいずれも、Ｐウェル３及びＮウェル３上に配置されている。更に、基板バイアス生成回路３及び論理回路１，２がいずれも、Ｐウェル５及びＮウェル５上に配置されている。
【０１２５】
これにより、第１４実施例では、図３５のように、基板バイアス生成回路１１２を、電源ストラップ等の素子の配置されていない領域に配置することができる。これにより、第１４実施例では、基板バイアス生成回路１１２の搭載に伴う回路面積の増大を抑制することができる。
【０１２６】
（第１５実施例）
図３６は、第１５実施例の半導体集積回路装置１０１の回路構成図である。当該半導体集積回路装置１０１には、論理セル部分と、論理セル以外の部分（フィルセル部分）とが存在する。図３６には、当該半導体集積回路装置１０１を構成する論理セル２１１とフィルセル２１２が図示されている。論理セル２１１とフィルセル２１２は、同じ基板上に設けられており、半導体集積回路装置１０１は、当該基板に電流を流すことで基板バイアスを生成することができる。当該基板はここでは、シリコン基板等の半導体基板、例えば、バルクシリコン基板等のバルク半導体基板である。
【０１２７】
論理セル２１１内には、ＣＭＯＳを構成するｐＭＯＳ１２１とｎＭＯＳ１２２とが配置されている。第１５実施例のｐＭＯＳ１２１とｎＭＯＳ１２２はそれぞれ、第１実施例のｐＭＯＳ１２１とｎＭＯＳ１２２と同一の構成のトランジスタである。ｐＭＯＳ１２１のゲート、ソース、ドレイン、ボディの接続先はそれぞれ、第１実施例のｐＭＯＳ１２１と同様である。ｎＭＯＳ１２２のゲート、ソース、ドレイン、ボディの接続先はそれぞれ、第１実施例のｎＭＯＳ１２２と同様である。第１実施例と同様に、ｐＭＯＳ１２１のＳＢ間，ＤＢ間にはそれぞれ、寄生ダイオード１２３，１２４が存在している。第１実施例と同様に、ｎＭＯＳ１２２のＳＢ間，ＤＢ間にはそれぞれ、寄生ダイオード１２５，１２６が存在している。第１実施例と同様に、ｐＭＯＳ１２１とｎＭＯＳ１２２はここではインバータを構成しているが、これらはインバータを構成していなくても構わない。
【０１２８】
種々の論理セルを配置したセルベース設計において、論理セルが配置されなかった領域にはフィルセルが配置される。第１５実施例では、そのようなフィルセルに置かれるＰＮ接合を利用して、電源線ＶＤＤと基板バイアス線Ｖｂｐとの間や接地線ＶＳＳと基板バイアス線Ｖｂｎとの間に、ＰＮ接合を接続する。
【０１２９】
フィルセル２１２内には、ｐＭＯＳトランジスタ２２１とｎＭＯＳトランジスタ２２２とが配置されている。ｐＭＯＳ２２１のゲートとｎＭＯＳ２２２のゲートはそれぞれ、電源線ＶＤＤと接地線ＶＳＳに接続されている。ｐＭＯＳ２２１のソースとｎＭＯＳ２２２のソースもそれぞれ、電源線ＶＤＤと接地線ＶＳＳに接続されている。ｐＭＯＳ２２１のドレインとｎＭＯＳ２２２のドレインもそれぞれ、電源線ＶＤＤと接地線ＶＳＳに接続されている。ｐＭＯＳ２２１のボディとｎＭＯＳ２２２のボディはそれぞれ、ｐＭＯＳ用の基板バイアス線ＶｂｐとｎＭＯＳ用の基板バイアス線Ｖｂｎに接続されている。ｐＭＯＳ２２１のＳＢ間，ＤＢ間にはそれぞれ、寄生ダイオード２２３，２２４が存在している。ｎＭＯＳ２２２のＳＢ間，ＤＢ間にはそれぞれ、寄生ダイオード２２５，２２６が存在している。
【０１３０】
このように、本実施例では、空きスペースであるフィルセル２１２に、ｐＭＯＳ２２１とｎＭＯＳ２２２が配置されている。そして、本実施例では、ｐＭＯＳ２２１のソースとドレインが電源線ＶＤＤに接続されており、ｎＭＯＳ２２２のソースとドレインが接地線ＶＳＳに接続されている。よって、本実施例では、電源線ＶＤＤと基板バイアス線Ｖｂｐとの間に、寄生ダイオード２２３，２２４が介在しており、接地線ＶＳＳと基板バイアス線Ｖｂｎとの間に、寄生ダイオード２２５，２２６が介在している。これにより、本実施例では、半導体集積回路装置１０１のＰＮ接合面積が、ｐＭＯＳ２１１とｎＭＯＳ２２２がない場合と比べて、寄生ダイオード２２３−２２６の分だけ増大している。
【０１３１】
このようなｐＭＯＳ２２１やｎＭＯＳ２２２を利用すれば、半導体集積回路装置１０１のＰＮ接合面積を調整することができる。ＰＮ接合面積を増やしたければ、このようなｐＭＯＳ２２１やｎＭＯＳ２２２の個数を増やせばよく、ＰＮ接合面積を減らしたければ、このようなｐＭＯＳ２２１やｎＭＯＳ２２２の個数を減らせばよいからである。よって、本実施例では、論理セル２１１におけるＰＮ接合面積の変動を、フィルセル２１２におけるＰＮ接合面積の変動で吸収することで、半導体集積回路装置１０１のＰＮ接合面積を、セル使用率（utilization）にかかわらず一定にすることができる。これにより、本実施例では、基板電流量を適正化することができる。なお、フィルセル２１２のｐＭＯＳ２２１やｎＭＯＳ２２２は、半導体集積回路装置１０１の拡散領域面積やゲート配線面積を調整するのにも利用可能である。また、フィルセル２１２内のＡＡを電源線ＶＤＤにメタルで接続すれば、これが電源線ＶＤＤと基板との間の負荷容量となる。これにより、基板電位の揺れを抑えることができる。
【０１３２】
また、本実施例では、上述のように、ｐＭＯＳ２２１のソースとドレインが共に電源線ＶＤＤに接続されており、ｎＭＯＳ２２２のソースとドレインが共に接地線ＶＳＳに接続されている。これにより、本実施例では、ｐＭＯＳ２２１のソースとドレインが等電位になっていると共に、ｎＭＯＳ２２２のソースとドレインが等電位になっている。これにより、本実施例では、ｐＭＯＳ２２１及びｎＭＯＳ２２２に対するリーク電流の影響が軽減されている。
【０１３３】
なお、上述のｐＭＯＳ２２１とｎＭＯＳ２２２の一方が、フィルセルに配置された第１導電型トランジスタの一例に相当し、上述のｐＭＯＳ２２１とｎＭＯＳ２２２の他方が、フィルセルに配置された第２導電型トランジスタの一例に相当する。
【０１３４】
図４２Ａ，Ｂにそれぞれ、第１５実施例の半導体集積回路装置１０１の配線レイアウトの一例を示す。図４２Ａ，Ｂにはそれぞれ、フィルセル２１２内のｐＭＯＳ２２１及びｎＭＯＳ２２２のレイアウトの一例と共に、電源線ＶＤＤ及び接地線ＶＳＳのレイアウトの一例が示されている。
【０１３５】
また、本実施例では、フィルセル２１２内にｐＭＯＳトランジスタとｎＭＯＳトランジスタを配置する構成例を示したが、必ずしもトランジスタである必要はなく、ｐ型の拡散部とｎ型の拡散部を配置する構成でも構わない。
【０１３６】
（第１６実施例）
図３７は、第１６実施例の半導体集積回路装置１０１の回路構成図である。第１６実施例は第１５実施例の変形実施例であり、第１６実施例については第１５実施例との相違点を中心に説明する。
【０１３７】
第１５実施例では、図３６に示すように、ｐＭＯＳ２２１のゲートとｎＭＯＳ２２２のゲートがそれぞれ、電源線ＶＤＤと接地線ＶＳＳに接続されているのに対し、第１６実施例では、図３７に示すように、ｐＭＯＳ２２１のゲートとｎＭＯＳ２２２のゲートが配線で接続されている。
【０１３８】
一般に、ｓｕｂ−１００ｎｍプロセスでは、ゲート配線を規則的にエッチングしないと加工精度が良くならないと言われている。これに関し、本実施例では、論理セル２１１内のトランジスタのゲート形状とフィルセル２１２内のトランジスタのゲート形状とが同じなので、加工精度は良好である。なお、本実施例では、ｐＭＯＳ２２１，ｎＭＯＳ２２２のゲートがフローティングノードとなっている。このように、ｐＭＯＳ２２１，ｎＭＯＳ２２２のゲートをフローティングノードとすることにより、配線リソースを削減できるとともに、ｐＭＯＳ２２１，ｎＭＯＳ２２２のゲートリークを小さくすることができる。逆に、本実施例では、ｐＭＯＳ２２１，ｎＭＯＳ２２２のゲートを電源線ＶＤＤ又は接地線ＶＳＳ（又はその他の固定電位線）に接続することにより、フローティングノードを解消しても構わない。
【０１３９】
図４３Ａ，Ｂにそれぞれ、第１６実施例の半導体集積回路装置１０１の配線レイアウトの一例を示す。図４３Ａ，Ｂにはそれぞれ、フィルセル２１２内のｐＭＯＳ２２１及びｎＭＯＳ２２２のレイアウトの一例と共に、電源線ＶＤＤ及び接地線ＶＳＳのレイアウトの一例が示されている。図４３Ａでは、ｐＭＯＳ２２１，ｎＭＯＳ２２２のゲートがフローティングノードとなっており、図４３Ｂでは、ｐＭＯＳ２２１，ｎＭＯＳ２２２のゲートが電源線ＶＤＤに接続されている。また、図４３Ｂでは、矢印Ｎで示すように、ｎＭＯＳ２２２のソースと接地線ＶＳＳとの間の配線とドレインと接地線ＶＳＳとの間の配線とが共通化されている。
【０１４０】
（第１７実施例）
図３８は、第１７実施例の半導体集積回路装置１０１の回路構成図である。第１７実施例は第１５実施例の変形実施例であり、第１７実施例については第１５実施例との相違点を中心に説明する。
【０１４１】
第１５実施例では、図３６に示すように、ｐＭＯＳ２２１のゲートとｎＭＯＳ２２２のゲートがそれぞれ、電源線ＶＤＤと接地線ＶＳＳに接続されているのに対し、第１７実施例では、図３８に示すように、ｐＭＯＳ２２１のゲートとｎＭＯＳ２２２のゲートがどの配線にも接続されていない。
【０１４２】
これにより、本実施例では、ｐＭＯＳ２２１及びｎＭＯＳ２２２用のゲートコンタクト領域を確保する必要がなくなり、フィルセル２１２の回路面積を縮小することができる。なお、本実施例では、ｐＭＯＳ２２１及びｎＭＯＳ２２２のゲート電圧を特定することができないが、これらのソースとドレインが等電位であり電源線ＶＤＤ又は接地線ＶＳＳに接続されているので、特に問題にはならない。
【０１４３】
図４４に、第１７実施例の半導体集積回路装置１０１の配線レイアウトの一例を示す。図４４には、フィルセル２１２内のｐＭＯＳ２２１及びｎＭＯＳ２２２のレイアウトの一例と共に、電源線ＶＤＤ及び接地線ＶＳＳのレイアウトの一例が示されている。図４４では、矢印Ｐで示すように、ｐＭＯＳ２２１のソースと電源線ＶＤＤとの間の配線とドレインと電源線ＶＤＤとの間の配線とが共通化されている。
【０１４４】
（第１８実施例）
図３９は、第１８実施例の半導体集積回路装置１０１の回路構成図である。第１８実施例は第１５実施例の変形実施例であり、第１８実施例については第１５実施例との相違点を中心に説明する。
【０１４５】
第１５実施例では、図３６に示すように、ｐＭＯＳ２２１のゲートとｎＭＯＳ２２２のゲートがそれぞれ、電源線ＶＤＤと接地線ＶＳＳに接続されているのに対し、第１８実施例では、図３９に示すように、ｐＭＯＳ２２１のゲートとｎＭＯＳ２２２のゲートがそれぞれ、接地線ＶＳＳと接地線ＶＤＤに接続されている。
【０１４６】
これにより、本実施例では、ｐＭＯＳ２２１とｎＭＯＳ２２２にチャネルが形成され、ｐＭＯＳ２１１とｎＭＯＳ２２２の実効的なＰＮ接合面積が大きくなる。
【０１４７】
図４５に、第１８実施例の半導体集積回路装置１０１の配線レイアウトの一例を示す。図４５には、フィルセル２１２内のｐＭＯＳ２２１及びｎＭＯＳ２２２のレイアウトの一例と共に、電源線ＶＤＤ及び接地線ＶＳＳのレイアウトの一例が示されている。図４５では、矢印Ｐで示すように、ｐＭＯＳ２２１のソースと電源線ＶＤＤとの間の配線とドレインと電源線ＶＤＤとの間の配線とが共通化されている。
【０１４８】
（第１９実施例）
図４０は、第１９実施例の半導体集積回路装置１０１の回路構成図である。第１９実施例は第１５実施例の変形実施例であり、第１９実施例については第１５実施例との相違点を中心に説明する。
【０１４９】
第１５実施例では、図３６に示すように、ｐＭＯＳ２２１のドレインとｎＭＯＳ２２２のドレインがそれぞれ、電源線ＶＤＤと接地線ＶＳＳに接続されているのに対し、第１９実施例では、図４０に示すように、ｐＭＯＳ２２１のドレインとｎＭＯＳ２２２のドレインがどの配線にも接続されていない。
【０１５０】
一般的に、論理回路用のトランジスタは、そのソースが電源線又は接地線に接続され、そのドレインが出力端子に接続される。そして、ドレインの電位は、出力の論理によって異なる。例えば、インバータを構成するｐＭＯＳとｎＭＯＳの出力がＬの場合、ｎＭＯＳではソースとドレインの両方に基板電流が流れるが、ｐＭＯＳではソースにしか基板電流が流れない。ドレイン側のＰＮ接合は、出力の論理値によって基板電流に影響を与えたり与えなかったりする。
【０１５１】
そして、フィルセルのトランジスタについて、このようなドレイン側のＰＮ接合の影響を回避したのが本実施例である。本実施例では、ｐＭＯＳ２２１，ｎＭＯＳ２２２のゲートはそれぞれ電源線ＶＤＤ，接地線ＶＳＳに接続されており、ｐＭＯＳ２２１，ｎＭＯＳ２２２のドレインはどの配線にも接続されていない。よって、寄生ダイオード２２３−２２６の内、電源線ＶＤＤと基板バイアス線Ｖｂｐとの間や接地線ＶＳＳと基板バイアス線Ｖｂｎとの間に介在するのは、寄生ダイオード２２３，２２５（ソース側のＰＮ接合）のみとなる。本実施例は例えば、ＰＮ接合面積を正確に設計したい場合に用いるのに適している。
【０１５２】
なお、半導体集積回路装置１０１に、複数個の第１５実施例のフィルセル２１２と複数個の第１９実施例のフィルセル２１２とを、任意の個数比で配置してもよい。代わりに、複数個の第１９実施例のフィルセル２１２と複数個の第２０実施例のフィルセル２１２とでもよい。これにより、実際の論理セルで出力論理値がＨとＬが任意の状態と同等の接合面積を実現できる。
【０１５３】
図４６に、第１９実施例の半導体集積回路装置１０１の配線レイアウトの一例を示す。図４６には、フィルセル２１２内のｐＭＯＳ２２１及びｎＭＯＳ２２２のレイアウトの一例と共に、電源線ＶＤＤ及び接地線ＶＳＳのレイアウトの一例が示されている。
【０１５４】
（第２０実施例）
図４１は、第２０実施例の半導体集積回路装置１０１の回路構成図である。第２０実施例は第１８実施例の変形実施例であり、第２０実施例については第１８実施例との相違点を中心に説明する。
【０１５５】
第１８実施例では、図３９に示すように、ｐＭＯＳ２２１のドレインとｎＭＯＳ２２２のドレインがそれぞれ、電源線ＶＤＤと接地線ＶＳＳに接続されているのに対し、第２０実施例では、図４１に示すように、ｐＭＯＳ２２１のドレインとｎＭＯＳ２２２のドレインがどの配線にも接続されていない。
【０１５６】
本実施例では、ｐＭＯＳ２２１，ｎＭＯＳ２２２のドレインはどの配線にも接続されていないが、ｐＭＯＳ２２１，ｎＭＯＳ２２２のゲートはそれぞれ接地線ＶＳＳ，電源線ＶＤＤに接続されている。よって、本実施例では、ｐＭＯＳ２２１とｎＭＯＳ２２２にチャネルが形成され、ｐＭＯＳ２２１とｎＭＯＳ２２２のドレインはそれぞれ実効的に電源線ＶＤＤと接地線ＶＳＳに接続されているのと同等になる。即ち、第２０実施例のｐＭＯＳ２２１とｎＭＯＳ２２２のＰＮ接合面積は、第１８実施例と同様に、ソース側のＰＮ接合面積とドレイン側のＰＮ接合面積とを合わせた面積となる。
【０１５７】
但し、本実施例では、ｐＭＯＳ２２１とｎＭＯＳ２２２のドレイン配線が不要なので、ｐＭＯＳ２２１とｎＭＯＳ２２２のドレイン領域を他の配線が通過でき、配線の引き回しが効率化される。
【０１５８】
図４７Ａ，Ｂにそれぞれ、第２０実施例の半導体集積回路装置１０１の配線レイアウトの一例を示す。図４７Ａ，Ｂにはそれぞれ、フィルセル２１２内のｐＭＯＳ２２１及びｎＭＯＳ２２２のレイアウトの一例と共に、電源線ＶＤＤ及び接地線ＶＳＳのレイアウトの一例が示されている。図４７Ａでは、ｐＭＯＳ２２１，ｎＭＯＳ２２２への配線の形状が非直線的になっており、図４７Ｂでは、ｐＭＯＳ２２１，ｎＭＯＳ２２２への配線の形状が直線的になっている。
【図面の簡単な説明】
【０１５９】
【図１】第１実施例の半導体集積回路装置の側方断面図である。
【図２】第１実施例の半導体集積回路装置の回路構成図である。
【図３】第１実施例の基板バイアス生成回路の配線レイアウトの一例を示す。
【図４】寄生ダイオードのダイオード特性を示す。
【図５】比較例の半導体集積回路装置の回路構成図である。
【図６】第２実施例の半導体集積回路装置の回路構成図である。
【図７】第３実施例の半導体集積回路装置の回路構成図である。
【図８Ａ】制御信号Ｃｂｐ１，Ｃｂｐ２と基板バイアスＶｂｐとの関係を示す。
【図８Ｂ】制御信号Ｃｂｎ１，Ｃｂｎ２と基板バイアスＶｂｎとの関係を示す。
【図９】第３実施例の変形実施例の半導体集積回路装置の回路構成図である。
【図１０】第４実施例の半導体集積回路装置の回路構成図である。
【図１１Ａ】動作モードと制御信号Ｃｂｐ１，Ｃｂｐ２との関係を示す。
【図１１Ｂ】動作モードと制御信号Ｃｂｎ１，Ｃｂｎ２との関係を示す。
【図１２】第５実施例の半導体集積回路装置の回路構成図である。
【図１３Ａ】動作モードと制御信号Ｃｂｐ１，Ｃｂｐ２との関係を示す。
【図１３Ｂ】動作モードと制御信号Ｃｂｎ１，Ｃｂｎ２との関係を示す。
【図１４】第６実施例の半導体集積回路装置の回路構成図である。
【図１５】第７実施例の半導体集積回路装置の側方断面図である。
【図１６】第７実施例の半導体集積回路装置の回路構成図である。
【図１７】第８実施例の半導体集積回路装置の側方断面図である。
【図１８】第８実施例の半導体集積回路装置の回路構成図である。
【図１９】第９実施例の半導体集積回路装置の回路構成図である。
【図２０】第９実施例の制御信号Ｃｂについて説明するための表である。
【図２１】図１９の回路の具体例を表す。
【図２２】第１０実施例の半導体集積回路装置の回路構成図である。
【図２３】ＶｒｅｆとＶＤＤとの関係を説明するための図である。
【図２４】第１０実施例の制御信号Ｃｂについて説明するための表である。
【図２５】Ｖｒｅｆ１とＶｒｅｆ２とＶＤＤとの関係を説明するための図である。
【図２６】第１０実施例の制御信号Ｃｂについて説明するための表である。
【図２７】第１０実施例におけるタイミングチャートを表す。
【図２８】図２２の回路の具体例を表す。
【図２９】第１１実施例の半導体集積回路装置の回路構成図である。
【図３０】第１１実施例におけるタイミングチャートを表す。
【図３１】図２９の回路の具体例を表す。
【図３２】第１２実施例の半導体集積回路装置の回路構成図である。
【図３３】第１３実施例の半導体集積回路装置の回路構成図である。
【図３４】第１３実施例におけるタイミングチャートを表す。
【図３５】第１４実施例の半導体集積回路装置の回路構成図である。
【図３６】第１５実施例の半導体集積回路装置の回路構成図である。
【図３７】第１６実施例の半導体集積回路装置の回路構成図である。
【図３８】第１７実施例の半導体集積回路装置の回路構成図である。
【図３９】第１８実施例の半導体集積回路装置の回路構成図である。
【図４０】第１９実施例の半導体集積回路装置の回路構成図である。
【図４１】第２０実施例の半導体集積回路装置の回路構成図である。
【図４２Ａ】第１５実施例の半導体集積回路装置の配線レイアウトの一例を示す。
【図４２Ｂ】第１５実施例の半導体集積回路装置の配線レイアウトの一例を示す。
【図４３Ａ】第１６実施例の半導体集積回路装置の配線レイアウトの一例を示す。
【図４３Ｂ】第１６実施例の半導体集積回路装置の配線レイアウトの一例を示す。
【図４４】第１７実施例の半導体集積回路装置の配線レイアウトの一例を示す。
【図４５】第１８実施例の半導体集積回路装置の配線レイアウトの一例を示す。
【図４６】第１９実施例の半導体集積回路装置の配線レイアウトの一例を示す。
【図４７Ａ】第２０実施例の半導体集積回路装置の配線レイアウトの一例を示す。
【図４７Ｂ】第２０実施例の半導体集積回路装置の配線レイアウトの一例を示す。
【符号の説明】
【０１６０】
１０１  半導体集積回路装置
１１１  論理回路
１１２  基板バイアス生成回路
１１３  ｐＭＯＳ用の基板バイアス生成回路
１１４  ｎＭＯＳ用の基板バイアス生成回路
１１５  制御回路
１１６  温度モニタ
１１７  逆方向基板バイアス生成回路
１２１  ｐＭＯＳ
１２２  ｎＭＯＳ
１２３  ｐＭＯＳのＳＢ間の寄生ダイオード
１２４  ｐＭＯＳのＤＢ間の寄生ダイオード
１２５  ｎＭＯＳのＳＢ間の寄生ダイオード
１２６  ｎＭＯＳのＤＢ間の寄生ダイオード
１２７  ｐＭＯＳのＳＢ間の寄生バイポーラ
１２８  ｐＭＯＳのＤＢ間の寄生バイポーラ
１２９  ｎＭＯＳのＳＢ間の寄生バイポーラ
１３０  ｎＭＯＳのＤＢ間の寄生バイポーラ
１３１  電流源トランジスタ
１３２  スイッチトランジスタ
１３３  スイッチトランジスタ
１４１  電流源トランジスタ
１４２  スイッチトランジスタ
１４３  スイッチトランジスタ
１５１  リミッタトランジスタ
１６１  リミッタトランジスタ
２１１  論理セル
２１２  フィルセル
２２１  ｐＭＯＳ
２２２  ｎＭＯＳ
２２３  ｐＭＯＳのＳＢ間の寄生ダイオード
２２４  ｐＭＯＳのＤＢ間の寄生ダイオード
２２５  ｎＭＯＳのＳＢ間の寄生ダイオード
２２６  ｎＭＯＳのＤＢ間の寄生ダイオード
３０１  基板
３１１  Ｎウェル
３１２  Ｐウェル
３２１  ｎ＋拡散領域
３２２  ｐ＋拡散領域
４０１  コンパレータ
４０２  選択スイッチ
４０３  カウンタ
４１１  クロック制御回路
【図１】
2008289129.tif 000003
【図２】
2008289129.tif 000004
【図３】
2008289129.tif 000005
【図４】
2008289129.tif 000006
【図５】
2008289129.tif 000007
【図６】
2008289129.tif 000008
【図７】
2008289129.tif 000009
【図８Ａ】
2008289129.tif 000010
【図８Ｂ】
2008289129.tif 000011
【図９】
2008289129.tif 000012
【図１０】
2008289129.tif 000013
【図１１Ａ】
2008289129.tif 000014
【図１１Ｂ】
2008289129.tif 000015
【図１２】
2008289129.tif 000016
【図１３Ａ】
2008289129.tif 000017
【図１３Ｂ】
2008289129.tif 000018
【図１４】
2008289129.tif 000019
【図１５】
2008289129.tif 000020
【図１６】
2008289129.tif 000021
【図１７】
2008289129.tif 000022
【図１８】
2008289129.tif 000023
【図１９】
2008289129.tif 000024
【図２０】
2008289129.tif 000025
【図２１】
2008289129.tif 000026
【図２２】
2008289129.tif 000027
【図２３】
2008289129.tif 000028
【図２４】
2008289129.tif 000029
【図２５】
2008289129.tif 000030
【図２６】
2008289129.tif 000031
【図２７】
2008289129.tif 000032
【図２８】
2008289129.tif 000033
【図２９】
2008289129.tif 000034
【図３０】
2008289129.tif 000035
【図３１】
2008289129.tif 000036
【図３２】
2008289129.tif 000037
【図３３】
2008289129.tif 000038
【図３４】
2008289129.tif 000039
【図３５】
2008289129.tif 000040
【図３６】
2008289129.tif 000041
【図３７】
2008289129.tif 000042
【図３８】
2008289129.tif 000043
【図３９】
2008289129.tif 000044
【図４０】
2008289129.tif 000045
【図４１】
2008289129.tif 000046
【図４２Ａ】
2008289129.tif 000047
【図４２Ｂ】
2008289129.tif 000048
【図４３Ａ】
2008289129.tif 000049
【図４３Ｂ】
2008289129.tif 000050
【図４４】
2008289129.tif 000051
【図４５】
2008289129.tif 000052
【図４６】
2008289129.tif 000053
【図４７Ａ】
2008289129.tif 000054
【図４７Ｂ】
2008289129.tif 000055