(57)【要約】      （修正有）【課題】絶縁層である酸化膜の酸化応力による転位を防止できる微細で深い素子分離領域を実現して高信頼な誘電体分離型半導体装置及びその製造方法を提供する。【解決手段】誘電体分離型半導体装置は、単結晶シリコン支持基板５の上に酸化膜６を介して単結晶シリコンを作成した基板（以下、この構造基板をＳＯＩという）を適用した半導体装置において、素子活性層は、素子に印加される最も高い電圧で形成される空乏層の広がりよりも厚い構造であり、この素子活性層１０を取り囲んで形成される素子分離領域２００を具備する。この素子分離領域２００では、前述のＳＯＩ基板での絶縁膜６に達する深溝を有しており、深溝は、両面の側壁に形成されるｎ型の高不純物濃度層１１０と、このｎ型の高不純物濃度層１１０に隣接して前記深溝の中に配置される第２の絶縁膜１０５と、該第２の絶縁膜１０５の間に形成される多結晶半導体層１０４とで充填する構成。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板と、該半導体基板の一方の面に形成された第１の絶縁膜と、該第１の絶縁膜上に形成された低不純物濃度の半導体層と、を備え、
前記低不純物濃度の半導体層は、素子に印加される最も高い電圧で形成される空乏層の広がりよりも深く、中性領域が形成される厚さを有し、
前記低不純物濃度の半導体層には、半導体素子が形成される領域と該素子形成領域を囲んで形成される素子分離領域が設けられ、
前記素子分離領域では、前記第１の絶縁膜に達する平面的に閉ループ構造の深溝が形成され、
前記深溝の両面の側壁にはｎ型の高不純物濃度層が形成され、該ｎ型の高不純物濃度層に隣接して第２の絶縁膜が前記深溝の中に配置されることを特徴とする誘電体分離型半導体装置。
【請求項２】
さらに、前記第２の絶縁膜が形成された前記深溝の側壁の間に多結晶半導体層が充填されていることを特徴とする請求項１に記載の誘電体分離型半導体装置。
【請求項３】
前記素子分離領域はｎ重に設けられ、各素子形成領域は、多結晶半導体層とこの多結晶半導体層の両面で隣接する第２の絶縁膜と、この第２の絶縁膜の他方の面に隣接してｎ＋型高濃度不純物層とで形成され、それぞれの隣接層はｎ重、２ｎ重、ｎ＋１重の閉ループ構造で構成される誘電体分離構造であることを特徴とする請求項１に記載の誘電体分離型半導体装置。
【請求項４】
前記第１の絶縁膜と前記低不純物濃度の半導体層との間に、高不純物濃度層が形成されていることを特徴とする請求項１に記載の誘電体分離型半導体装置。
【請求項５】
前記第１の絶縁膜および前記第２の絶縁膜は、熱酸化法により形成されるシリコン酸化膜であることを特徴とする請求項１に記載の誘電体分離型半導体装置。
【請求項６】
前記素子分離領域を構成するｎ型高不純物濃度層、酸化膜及び多結晶半導体層は全て、前記第１の絶縁膜に達する深溝に対して自己整合的に形成されていることを特徴とする請求項２に記載の誘電体分離型半導体装置。
【請求項７】
請求項１に記載の誘電体分離型半導体装置を備えるプリドライバＩＣ。
【請求項８】
請求項１に記載の誘電体分離型半導体装置を備えるワンチップインバータ。
【請求項９】
シリコン支持基板上に第１のシリコン酸化膜およびシリコン層が積層されたＳＯＩ基板を準備する工程と、
前記シリコン層の主表面からシリコン酸化膜に達する略垂直な分離溝を形成する工程と、
前記分離溝の側面にｎ型不純物元素を高濃度にドーピングする工程と、
前記分離溝の中を熱酸化膜と多結晶シリコンとで埋め込む工程と、
選択酸化により素子活性層を分離する少なくとも２種類以上の膜厚を有するフィールド酸化膜を形成する工程と、を備え、
前記シリコン層は、素子に印加される最も高い電圧で形成される空乏層の広がりよりも深く、中性領域が形成される厚さを有するように形成されることを特徴とする誘電体分離型半導体装置の製造方法。
【請求項１０】
前記分離溝を形成する工程において、複数の分離溝が形成され、
前記ドーピングする工程において、前記複数の分離溝のそれぞれの側面にｎ型不純物元素が高濃度にドーピングされ、
前記埋め込む工程において、前記複数の分離溝の中が熱酸化膜と多結晶シリコンとで埋め込まれることを特徴とする請求項９に記載の誘電体分離型半導体装置の製造方法。
【請求項１１】
前記ＳＯＩ基板を準備する工程において、前記第１のシリコン酸化膜と前記シリコン層との間にｎ型不純物濃度層が形成されているＳＯＩ基板が提供されることを特徴とする請求項９に記載の誘電体分離型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子間絶縁に誘電体分離方式を用いる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
モータ制御用の半導体装置ではそれぞれの素子をシリコン酸化膜などの誘電体材料で取り囲み素子間及び素子と基板との間を高電圧で絶縁分離させ、高耐圧素子、大電流出力回路、及び中耐圧、低耐圧のロジック回路が集積化された誘電体分離型半導体装置が提案されている。特許文献１には、このような半導体装置の例が開示されている。
【０００３】
図１に、１チップインバータの誘電体分離型半導体装置を用いたモータドライブシステムを示す。太い枠で取り囲まれた部分が同一のウエハ内に集積化された１チップインバータの誘電体分離型半導体装置である。この半導体装置は、負荷のモータを駆動するＩＧＢＴと、このＩＧＢＴのスイッチング動作を制御する上下のＭＯＳトランジスタを基本構成とする駆動回路と、ＰＷＭ制御信号を発生する回路、それらを各相に分配する回路等からなる。さらにシステム全体を制御するデジタル制御ＩＣとのインターフェースをとる図示しない制御ロジック回路、図示しない各種の保護回路などで構成されている。
【０００４】
ここで、図２に、特許文献１に開示され、図１のシステムに用いることのできる高耐圧ＩＧＢＴの断面図を示す。図２（ａ）において、１０はＩＧＢＴの各機能領域が形成される低不純物濃度領域であり、この中にｎ＋型の高不純物濃度のエミッタ領域１、はゲート電極２、ｐ＋型の高不純物濃度のコレクタ領域３、コレクタ領域３を囲むｎ型不純物濃度領域３０、チャネルが形成されるｐ型不純物領域２０、等の機能領域が形成されている。５はシリコン支持基板、６は第１の酸化膜、１０５は第２の酸化膜、１０４は多結晶シリコン、４０はｎ＋型高不純物濃度領域、である。６，１０５の酸化膜により上記ＩＧＢＴが形成されている低不純物濃度のｎ−−半導体領域１０が誘電体分離される。図２（ｂ）は、ＩＧＢＴのコレクタとエミッタ間に電圧が印加されて阻止状態を形成している場合の図である。
【０００５】
【特許文献１】特開平５−１３６４３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１に開示された従来構造（図２）の場合、低不純物濃度領域１０が薄いため中性領域が形成されず、阻止電圧が印加されるとキャリアの欠乏した領域、つまり空乏層が低不純物領域１０内にひろがりエミッタ領域１、ゲート酸化膜容量、コレクタ領域３などがこの空乏層容量を介して支持基板５との間に容量性結合される。つまり、図２に示されている従来のＩＧＢＴでは、支持基板５に発生したノイズ電圧は第１の酸化膜６の形成する容量ＣＯＸと素子の空乏層容量、ゲート容量とを介して図中矢印で示した変位電流としてゲートに伝播してしまう（図２（ｂ）参照）。この結果、ゲート端子の電位が上昇し所定の電圧（これを「閾電圧」という）より高くなると阻止状態を維持できなくなり低抵抗で電流を流すオン状態に切り替わってしまい、半導体装置が誤動作してしまう。この誤動作を回避させるには前述の容量性結合のない素子構造とする必要がある。つまり、低不純物濃度領域１０の厚みを充分に増大させ空乏層がのびても酸化膜６には接触しないようにして電気的に中性の領域が残るようにすればよい。
【０００７】
ただし、その際、低不純物濃度領域１０が厚くすると共に横方向領域との誘電体分離のために狭くて深い分離溝を形成する必要がある。狭い分離溝は、横方向の素子分離領域を縮小してチップの面積を小さくするために必須だからである。そして、素子分離するためには酸化膜が必要である。この素子分離用の酸化膜としては、ＣＶＤ（Chemical Vapor Deposition）法による酸化膜と熱酸化法による酸化膜の２つの選択形成法が考えられる。
【０００８】
ところが、深い溝の中に均一な酸化膜をＣＶＤ法で形成するのは非常に困難である。また、熱酸化法によれば均一な酸化膜を形成できる反面酸化膜形成のときに起きる体積膨張でシリコン側に大きな圧縮応力が印加されこの酸化応力により転位（低不純物濃度領域１０にずれ部分）が形成され、そのずれた部分に不純物が溜まりやすく、リーク電流発生の原因になってしまうなどの重大な問題が生じてしまう。この問題を解決しなければ半導体装置として機能させることはできない。
【０００９】
本発明はこのような状況に鑑みてなされたものであり、絶縁層である酸化膜の酸化応力による転位を防止できる微細で深い素子分離領域を実現して信頼度の高い誘電体分離型半導体装置及びその製造方法を提供するものである。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明による誘電体分離型半導体装置は、単結晶シリコン支持基板の上に酸化膜を介して単結晶シリコンを作成した基板（以下、この構造基板をＳＯＩという）を適用した半導体装置において、素子活性層は、素子に印加される最も高い電圧で形成される空乏層の広がりよりも厚い構造であり、この素子活性層を取り囲んで形成される素子分離領域を具備する。この素子分離領域では、前述のＳＯＩ基板での絶縁膜に達する深溝を有しており、深溝は、両面の側壁に形成されるｎ型の高不純物濃度層と、このｎ型の高不純物濃度層に隣接して前記深溝の中に配置される第２の絶縁膜と、該第２の絶縁膜の間に形成される多結晶半導体層とで充填される構成を有している。
【００１１】
また、本発明では、ＳＯＩ構造の基板に設けられる素子形成領域が多結晶シリコン／酸化膜／ｎ＋高濃度層とで構成された、それぞれはｎ重／２ｎ重／ｎ＋１重からなる閉ループ構造の素子分離領域で囲まれるようにしてもよい。
【００１２】
つまり、本発明による誘電体分離型半導体装置は、半導体基板と、該半導体基板の一方の面に形成された第１の絶縁膜と、該第１の絶縁膜上に形成された低不純物濃度の半導体層と、を備え、前記低不純物濃度の半導体層は、素子に印加される最も高い電圧で形成される空乏層の広がりよりも深く、中性領域が形成される厚さを有する。そして、前記低不純物濃度の半導体層には、半導体素子が形成される領域と該素子形成領域を囲んで形成される素子分離領域が設けられ、前記素子分離領域では、前記第１の絶縁膜に達する平面的に閉ループ構造の深溝が形成され、前記深溝の両面の側壁にはｎ型の高不純物濃度層が形成され、該ｎ型の高不純物濃度層に隣接して第２の絶縁膜が前記深溝の中に配置されることを特徴とする。さらに、前記第２の絶縁膜が形成された前記深溝の側壁の間に多結晶半導体層が充填されている。
【００１３】
また、前記素子分離領域はｎ重に設けられ、各素子形成領域は、多結晶半導体層とこの多結晶半導体層の両面で隣接する第２の絶縁膜と、この第２の絶縁膜の他方の面に隣接してｎ＋型高濃度不純物層とで形成される。それぞれの隣接層はｎ重、２ｎ重、ｎ＋１重の閉ループ構造で構成される誘電体分離構造となっている。
【００１４】
なお、前記第１の絶縁膜と前記低不純物濃度の半導体層との間に、高不純物濃度層が形成されるようにしてもよい。
【００１５】
また、上述の誘電体分離型半導体装置をプリドライバＩＣ及びワンチップインバータに適用してもよい。
【００１６】
本発明による誘電体分離型半導体装置の製造方法は、シリコン支持基板上に第１のシリコン酸化膜およびシリコン層が積層されたＳＯＩ基板を準備する工程と、前記シリコン層の主表面からシリコン酸化膜に達する略垂直な分離溝を形成する工程と、前記分離溝の側面にｎ型不純物元素を高濃度にドーピングする工程と、前記分離溝の中を熱酸化膜と多結晶シリコンとで埋め込む工程と、選択酸化により素子活性層を分離する少なくとも２種類以上の膜厚を有するフィールド酸化膜を形成する工程と、を備える。ここで、前記シリコン層は、素子に印加される最も高い電圧で形成される空乏層の広がりよりも深く、中性領域が形成される厚さを有するように形成されている。
【００１７】
また、前記分離溝を形成する工程において、複数の分離溝が形成され、前記ドーピングする工程において、前記複数の分離溝のそれぞれの側面にｎ型不純物元素が高濃度にドーピングされ、前記埋め込む工程において、前記複数の分離溝の中が熱酸化膜と多結晶シリコンとで埋め込まれるようにしてもよい。
【００１８】
さらに、前記ＳＯＩ基板を準備する工程において、前記第１のシリコン酸化膜と前記シリコン層との間にｎ型不純物濃度層が形成されているＳＯＩ基板が提供されるようにしてもよい。
【００１９】
さらなる本発明の特徴は、以下本発明を実施するための最良の形態および添付図面によって明らかになるものである。
【発明の効果】
【００２０】
本発明によれば、絶縁層である酸化膜の酸化応力による転位を防止でき、微細で深い素子分離領域を実現できるので、信頼度の高い誘電体分離型半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態について添付図面（図３乃至図１４）を参照して詳細に説明する。なお、実施の形態を説明するための全図、前述した従来技術を説明するための全図において、同一または類似の部分には原則として同一または類似の符号を付し、その繰り返しの説明は省略する。
【００２２】
まず、本発明の実施形態の概念について簡単に述べる。本実施形態に係る誘電体分離型半導体装置では、半導体、特にシリコンを半導体材料として選択し、誘電体分離に有利なＳＯＩ（Silicon on Insulator）基板が用いられる。そして、基板の主表面から中間のシリコン酸化膜に達する深いトレンチ（溝）が形成され、溝の開口を利用して自己整合てきに側面ｎ＋型の高濃度不純物層を形成した後にこのトレンチをシリコン酸化膜と多結晶シリコン等の部材で埋め込み誘電体分離の構造が形成される。その後、ＩＧＢＴ、ＭＯＳトランジスタ、ダイオード等の素子を形成する領域を定義するためＬＯＣＯＳ（local oxidation of silicon）法により所定の領域に厚い酸化膜が形成される。さらに、ゲート酸化膜工程、ゲート電極としての多結晶シリコンの成膜と加工、通常のイオン注入技術と熱処理工程を加えてソース領域、ドレイン領域、その他の活性領域が形成されることにより上記半導体装置が実現される。
【００２３】
＜第１の実施形態＞
図３は、本発明の第１の実施形態に係る誘電体分離型半導体装置の断面構造を示す図である。図３では１つの素子を素子形成領域１００に誘電体分離させる場合のみが示されており、その他の素子の形成領域については省略されている。基板はＳＯＩ構造であり、シリコン支持基板５と第１のシリコン酸化膜６を介して高抵抗（低不純物濃度）のｎ- -型シリコン活性層１０とが積層されている。ｎ- -型基板１０の主表面からシリコン酸化膜６に達する略垂直な溝（図８の溝７参照）が形成される。この溝の平面的形状は閉ループとなっており内と外を絶縁分離する機能を有する。誘電体分離溝の両側にはｎ＋型高濃度不純物層１１０が形成される。分離溝はｎ＋型高濃度不純物層１１０と隣接して形成される第２のシリコン酸化膜１０５、該第２のシリコン酸化膜１０５に挟まれた領域に配置される多結晶シリコン層１０４とにより充填されて素子分離領域２００を構成する。素子分離領域２００の上面領域は、厚いシリコン酸化膜５１（絶縁破壊を起こさないような膜厚）と薄い酸化膜５２とで構成されている。
【００２４】
図４は、図３に示す断面図に対応した平面図である。素子形成領域１００がｎ＋高濃度不純物層１１０、シリコン酸化膜１０５、多結晶シリコン１０４とで囲まれ周辺領域と分離されている状況が示されている。図３は、点線ＢＢ’に沿った断面を示した場合である。
【００２５】
図３及び図４において、ｎ- -型シリコン活性層１０は素子が形成される層であり、その厚みは素子の定格電圧により決定される。本発明の半導体装置では高耐圧仕様から低耐圧仕様まで異なる仕様の半導体素子が集積されているが、この定格電圧の中で最も高い定格電圧に対してｎ- -型シリコン活性層１０の厚みが設定される必要がある。図５（ａ）は、この定格電圧とｎ- -型シリコン活性層１０との関係を示した図である。各定格電圧に対して直線より厚い領域（グラフの斜線で示される領域）にシリコン活性層の厚みを設定する必要がある。
【００２６】
図５（ａ）によれば、例えば最大の定格電圧６００Ｖの場合では、ｎ- -型シリコン活性層１０の厚みは少なくとも５０μｍ以上である。このような厚みを満足すれば、図５（ｂ）に示しているように定格電圧が素子に印加された場合でもｎ- -型シリコン活性層１０に広がる空乏層は中間の埋め込み酸化膜６に到達することなく、空乏化されない中性のｎ- -型層領域が残ることになる。この中性領域の電位を固定することにより支持基板５との容量性結合が回避され従来構造で問題となる支持基板５からのノイズ伝播による素子の誤動作の問題が解消できる。なお、空乏層の深さと定格電圧との関係は、Ｋを定数とすると、空乏層∝Ｋ√（定格電圧）で表される。
【００２７】
＜第２の実施形態＞
誘電体分離型半導体装置においては、酸化膜の厚さはできるだけ薄くしたい。しかし、薄くしすぎると素子分離の度合いは必然的に落ちることになる。そこで、第２の実施形態では、分離構造を多重にして合計として酸化膜の厚さを一定以上になるようにしている。
【００２８】
図６は、本発明の第２の実施形態に係る誘電体分離型半導体装置の平面構造を示す図である。また、図７は、本発明の第２の実施形態に係る誘電体分離型半導体装置の断面構造を示す図である。
【００２９】
本実施形態の誘電体分離型半導体装置では、多結晶シリコン層１０４は２重で、多結晶シリコン層１０４と隣接する酸化膜１０５は４重で、さらに酸化膜１０５に隣接するｎ＋型高濃度不純物層１１０が３重でそれぞれ素子形成領域１００を囲んで形成され、外周の領域と横方向で分離されていることを特徴としている。本実施形態のように横方向の分離を多重構造とすることにより、素子分離耐圧の不良率を大幅に低減できる。たとえば、素子形成領域が大きな面積となる場合、絶縁分離する酸化膜１０５の周辺の一部分に製造工程で異物が付着してしまい、この部分での絶縁性能を悪化させる事態の発生確率が増大する。このような場合でも多重構造とすることで、不可避的な異物問題での絶縁不良を回避できる。つまり、一層目に欠陥があっても二層目で絶縁分離を実現できるので、半導体装置の信頼性を担保することができる。また、酸化膜１０５の多重構造では、一重での酸化膜の幅を薄くできるのでこの酸化膜を形成するときにおこる応力の影響を低減できることも本実施例の顕著な効果である。
【００３０】
また、本実施形態では多結晶シリコン１０４、酸化膜１０５、ｎ＋型高濃度不純物層１１０がそれぞれ２重、４重、３重とした構造について示しているが、さらに囲む本数を増加することで横方向の絶縁分離耐圧を向上することができる。一般的には、多結晶シリコン１０４、酸化膜１０５、ｎ＋型高濃度不純物層１１０がそれぞれｎ重、２ｎ重、ｎ＋１重で構成される構造が好ましい。この構造によれば、酸化膜１０５は側面において必ずｎ＋型高濃度不純物層１１０と接触しているため酸化応力による転位の拡大を防止できる。また、溝７と溝７（図８参照）との間をｎ＋型高濃度不純物層１１０にし、ｎ- -型シリコン活性層１０を溝に設けないので、素子分離領域の幅を必要な寸法として素子の面積増加を抑えることができる。
【００３１】
図８は、本発明の第２の実施形態に係る誘電体分離型半導体装置の製造方法を示す工程断面図である。
まず、図８（ａ）において、シリコン基板５の一方の面にシリコン酸化膜６を介してｎ- -型シリコン活性層１０が積層されたＳＯＩ基板を用意する。
次に、図８（ｂ）において、ｎ- -型シリコン活性層の主表面にＣＶＤ法で酸化膜２１を形成する。ＣＶＤ酸化膜２１を通常のホトレジスト２２の加工技術をもちいてドライエッチング技術により加工する。続いて、同じレジストをマスクとして高密度のプラズマを発生するドライエッチング装置を用いてシリコンを加工するが、埋め込みシリコン酸化膜６まで達する垂直な深い溝７の形状となるように加工する。本実施形態では、溝幅は２μｍ前後としその深さは２０μｍ以上から８０μｍである。
【００３２】
また、図８（ｃ）において、ＣＶＤ酸化膜２１のパターニングとｎ- -型シリコン活性層１０への深い溝７を形成するのに用いたレジスト２２を除去した後、該ＣＶＤ酸化膜２１をマスクとして溝７の側面で露出するｎ- -型シリコン活性層のみに気相拡散法によりアンチモン（Ｓｂ）、砒素、リンなどのｎ型不純物を拡散させてｎ＋型高不純物濃度層１１０を形成する。なお、ｎ＋型高不純物濃度層１１０の幅は気相拡散処理の時間と温度によって制御される。
【００３３】
さらに、図８（ｄ）において、ＣＶＤ酸化膜２１を除去しシリコン面を露出させる。その後酸化性雰囲気において熱処理することで露出したシリコン面には略均一な膜厚のシリコン酸化膜１１５、１０５がｎ- -型シリコン活性層１０の表面と溝７の側壁にそれぞれ形成される。ここでは溝側面の酸化膜１０５を熱酸化法で形成しているため溝幅が２μｍ以下と狭く、かつ深さ８０μｍでも露出している溝７の側面に均一な膜厚で酸化膜１０５を形成できる利点を有する。
【００３４】
そして、図８（ｅ）において、溝７の側面に形成された酸化膜１０５には隙間が存在するのでこの隙間にはＣＶＤ法により多結晶シリコン１０４を成膜して充填する。一方、溝７の幅が狭い場合には図８（ｄ）の工程での溝の対向する側面に形成される酸化膜の成長過程において、溝の中心近傍で対向酸化膜１０５が接触してしまい、接触と同時に大きな圧縮応力をシリコン側面に与える結果転位を発生させてしまう。このため、溝幅と側面の酸化量については注意が必要であり、本実施形態で開示するように図８（ｄ）の工程では溝７に隙間がのこり、しかもこの隙間を図８（ｅ）の工程で示す多結晶シリコンで埋める製造方法が上述の応力の問題を回避できる優れた方法である。
最後に、図８（ｆ）において、素子分離領域には選択的に厚い熱酸化膜を形成して誘電体分離型基板の作製が完了する。
【００３５】
＜第３の実施形態＞
図９は、本発明の第３の実施形態に係る誘電体分離型半導体装置の断面を示す図である。なお、本実施形態では高耐圧ＩＧＢＴについて示している。
【００３６】
第３の実施形態について、図６及び図７に示す誘電体分離基板と異なる点は、第１の酸化膜６に隣接して形成されるシリコン活性層１０が酸化膜６と接する底面の部分にｎ＋型高不純物濃度の層９が設けられ、ＩＧＢＴが形成される領域の全体をｎ＋型の高濃度不純物層１１０、９で囲みＩＧＢＴのコレクタ抵抗を低減させている点である。ｎ＋型高不純物濃度の層９を設けることにより電位変化を少なくすることができる。なお、ｎ＋型高不純物濃度の層９の厚さは定格電圧を掛けたときに発生する空乏層に達しない程度であるのが好ましい。また、ｎ＋型高不純物濃度の層９は、砒素（Ａｓ）をｎ型不純物元素として実施したが、Ｓｂでもよい。
【００３７】
図１０は、本発明の第３の実施形態に係る誘電体分離型半導体装置の製造方法を示す図である。
まず、図１０（ａ）において、素子形成のシリコン活性層がｎ- -型シリコン活性層１０とｎ＋型高濃度不純物層９との積層構造で形成されたＳＯＩ構造の基板をスタートとして図８（ｂ）、（ｃ）、（ｄ）、（ｅ）と同じ製造方法によりＩＧＢＴ素子を形成する誘電体基板を形成する。
【００３８】
次に、図１０（ｂ）において、シリコン窒化膜を用いた選択的酸化法を２回にわたり繰り返し厚い酸化膜領域５１と薄い酸化膜領域５２を形成する。また、３回に渡り選択酸化法を繰り返して厚みの異なる酸化膜を３種形成する場合もある。
【００３９】
また、図１０（ｃ）において、ｎ- -型シリコン活性層１０の主表面に５０ｎｍから８０ｎｍの厚さでシリコン酸化膜を形成しゲート酸化膜とする。ゲート酸化膜の上に多結晶シリコン膜を成膜し、通常のドライエッチング装置でこの多結晶シリコン膜をパターニングしてゲート電極２を形成する。
【００４０】
さらに、図１０（ｄ）において、ゲート電極２に対して自己整合的にｐ型チャネル形成領域２０を、また、ゲート電極２を挟む形で素子分離領域２００に近いところにｎ型不純物濃度領域３０をそれぞれ形成する。
【００４１】
その後、ｐ型チャネル形成領域２０の中にゲート電極２に自己整合的（１つの決めたパターンでその後の位置関係が決まること）にｎ＋型高不純物濃度のソース層１（図９参照）とｎ型不純物濃度領域３０の中にｐ＋型高不純物濃度のコレクタ３を形成して図７に示すＩＧＢＴ素子が形成される。
【００４２】
本実施形態では、ゲート電極２を素子形成領域の中央領域に形成させ、コレクタ領域を周辺の素子分離領域の近傍に形成した場合を示したが、素子の大容量化をはかる方法としては素子形成領域の中でゲート電極、ソース領域、コレクタ領域を繰り返して配列させることが望ましい。
【００４３】
＜第４の実施形態＞
図１１は、本発明の第４の実施形態に係る誘電体分離型半導体装置の断面を示す図である。本実施形態では、高耐圧ＩＧＢＴと耐圧１５Ｖ程度の中耐圧のＰＭＯＳトランジスタと中耐圧のＮＭＯＳトランジスタからなるＣＭＯＳを備えている。中耐圧のＰＭＯＳトランジスタにおいて、ドレインはｐ型低濃度ドレイン領域３２２とｐ＋型高濃度ドレイン３２からなり中耐圧の阻止電圧が得られる。１２は、ｐ＋型高濃度ソースである。中耐圧のＮＭＯＳもＰＭＯＳと同じく、ドレインはｎ型低濃度ドレイン領域３１１とｎ＋型高濃度ドレイン３１からなり中耐圧の阻止電圧が得られる。１１は、ｎ＋型高濃度ソースである。また、ＮＭＯＳでは、ソース１１、ドレイン３１１を囲んでｐ型の半導体領域（以後これをｐウエルとよぶ）４１が形成されｎ- -型シリコン活性層１０との間でｐｎ接合が形成されている。本実施例では中耐圧のＣＭＯＳはＮＭＯＳとＰＭＯＳとの間に多結晶シリコン１０４、酸化１０５、ｎ＋型高不純物濃度層とで構成される誘電体分離領域が設けられ寄生ｐｎｐｎサイリスタ構造の存在しない構造である。このためラッチアップ現象が完全に回避され高信頼度化が実現できる。
【００４４】
＜適用例＞
（１）図１２は、本発明の誘電体分離型半導体装置を大容量のモータドライブシステムに適用した例を示す。大容量のモータを駆動するＩＧＢＴモジュールと、このＩＧＢＴモジュールのスイッチング動作を制御する上下２個のＭＯＳトランジスタと、この駆動素子を最適に制御する誘電体分離型半導体装置からなるシステムである。大容量の電力がスイッチング動作されてノイズ環境の厳しい状況でも本発明の誘電体分離型半導体装置が適用される結果、決して誤動作することがない。
【００４５】
なお、図１との差は、図１のＩＧＢＴがＩＣチップの中に設けられているのに対し、図１２のＩＧＢＴはＩＣチップの中に設けられていないことである。これは、接続するモータの容量が大きいためであり、ＩＣの中にＩＧＢＴを設けるとモータに電流を流すだけの能力をそれに持たせることができないからである。図１の誘電体分離型半導体装置を１チップインバータＩＣといい、図１２のそれをプリドライバＩＣという。
【００４６】
このように、本発明による誘電体分離型半導体装置は、モータの可変速制御を直接制御するワンチップインバータＩＣや大電力のモータをドライブするパワーデバイスを最適に制御するプリドライバーＩＣに適用される。
【００４７】
（２）図１３は、電話等の有線回線の加入者から電話局への経路を示したブロック図である。現在、電話はアナログ回線とＩＳＤＮ回線であるデジタル回線の両方が混在しているが、ブロック図中遠隔ターミナルと示された交換機ラインカードで、アナログ、デジタル回線から来た信号とも、デジタル信号に変換され、光ファイバーを通して電話局内に設置された交換機に送られる。ここで、交換機ラインカード用のＩＣは、現在高耐圧部と低耐圧部の２チップ構成となっている。また、高耐圧部では耐圧が３００Ｖ以上のＭＯＳトランジスタやバイポーラトランジスタが必要となっている。ここに、本発明の高信頼度な誘電体分離型基板を用いた半導体素子を適用することで、システムを小さくすることができ、コストも抑えることができる。また、耐圧３００Ｖ以上のデバイスを作成することが可能となり、交換機ラインカード用のＩＣの１チップ化が可能となる。
【００４８】
（３）図１４は、ＰＤＰ（Plasma Display Panel）のブロック図である。パネル部を囲むようにパネル点灯用のドライバＩＣが配置される。このドライバＩＣは、通常アドレス用ドライバＩＣとデータドライバＩＣとの２種類に分けられる。耐圧はアドレスドライバＩＣの方が高く通常２００Ｖ程度である。このとき、ＩＣの高耐圧化が進展されれば発光効率を改善でき低損失なＰＤＰが実現できる。本発明の高信頼度な誘電体分離型基板を用いた半導体素子をアドレスドライバＩＣとして適用することで、耐圧２００Ｖ以上のデバイスを作成することが可能となり、アドレスドライバＩＣの高耐圧化とＰＤＰの低損失化・低消費電力化を実現することが可能となる。
【００４９】
＜まとめ＞
実施形態による半導体装置は、半導体基板と、該半導体基板の一方の面に形成された第１の絶縁膜と、該第１の絶縁膜上に形成された低不純物濃度の半導体層と、を備える。そして、低不純物濃度の半導体層は、素子に印加される最も高い電圧で形成される空乏層の広がりよりも深く、中性領域が形成される厚さを有する。また、低不純物濃度の半導体層には、半導体素子が形成される領域と該素子形成領域を囲んで形成される素子分離領域が設けられ、その素子分離領域では、前記第１の絶縁膜に達する平面的に閉ループ構造の深溝が形成される。さらに、深溝の両面の側壁にはｎ型の高不純物濃度層が形成され、このｎ型の高不純物濃度層に隣接して第２の絶縁膜が深溝の中に配置され、さらに、第２の絶縁膜が形成された深溝の側壁の間に多結晶半導体層が充填されている。このように、深溝の側面にｎ＋層を介して熱酸化膜が形成されているため、深い溝でも均一な膜厚の酸化膜で溝側面を被覆でき、転位が溝側面に設けられたｎ＋層で不動化される新規に見出された効果を適用しているため熱応力により発生する転位も不動化されている。また、溝内の隙間部分をカバレージの優れた多結晶シリコン膜で被覆することにより空隙をうめることができるため、コロナ放電が発生することもなく、狭幅で深溝の素子分離領域を実現でき、結果として最小の分離領域で誤動作の発生しない誘電体分離型半導体装置が実現できる。
【００５０】
また、素子分離領域をｎ重に設け、各素子形成領域は、多結晶半導体層とこの多結晶半導体層の両面で隣接する第２の絶縁膜と、この第２の絶縁膜の他方の面に隣接してｎ＋型高濃度不純物層とで形成される。そして、それぞれの隣接層はｎ重、２ｎ重、ｎ＋１重の閉ループ構造で構成される誘電体分離構造となっている。これにより、酸化膜が側面において必ずｎ＋型高濃度不純物層と接触するようにするため、酸化膜の酸化応力による転位の拡大を防止することができる。また、分離の構造を多重としているので、素子分離耐圧の不良率を大幅に低減できる半導体装置を提供できる。さらに、溝と溝との間の層の全体をｎ＋型高濃度不純物層にするので、素子の面積増加を抑えることができる。
【００５１】
さらに、実施形態の誘電体分離型半導体装置では、第１の絶縁膜と低不純物濃度の半導体層との間に、高不純物濃度層が形成されている。この層をさらに設けることにより、電位の変化をさらに少なくすることができるようになる。
【００５２】
実施形態による半導体装置の製造方法では、シリコン支持基板上に第１のシリコン酸化膜およびシリコン層が積層されたＳＯＩ基板を準備し、シリコン層の主表面からシリコン酸化膜に達する略垂直な分離溝を形成し、分離溝の側面にｎ型不純物元素を高濃度にドーピングし、分離溝の中を熱酸化膜と多結晶シリコンとで埋め込み、選択酸化により素子活性層を分離する少なくとも２種類以上の膜厚を有するフィールド酸化膜を形成している。そして、シリコン層は、素子に印加される最も高い電圧で形成される空乏層の広がりよりも深く、中性領域が形成される厚さを有するように積層される。これにより、絶縁層である酸化膜の酸化応力による転位を防止でき、微細で深い素子分離領域を実現できるので、信頼度の高い誘電体分離型半導体装置を提供できる。
【００５３】
分離溝は複数形成され、この場合、複数の分離溝のそれぞれの側面にｎ型不純物元素が高濃度にドーピングされる。また、複数の分離溝の中が熱酸化膜と多結晶シリコンとで埋め込まれる。これにより、分離の構造を多重としているので、素子分離耐圧の不良率を大幅に低減できる半導体装置を提供できる。
【００５４】
以上、発明を実施の形態に基づき本発明について具体的に説明したが、本発明は上述の各実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種種変更可能であることはいうまでも無い。
【００５５】
例えば、前述した各実施形態では、ＩＧＢＴ  ならびに  ＩＧＢＴとＣＭＯＳなど代表的素子についてのみしめされているが、その他の抵抗素子、ダイオード素子、バイポーラ素子、高耐圧ＮＭＯＳ，高耐圧ＰＭＯＳ等などについても上述の各実施形態で示した誘電体分離構造を適用できる。
【図面の簡単な説明】
【００５６】
【図１】従来技術による１チップインバータ適用のモータドライブシステムを示すブロック図である。
【図２】従来技術による誘電体分離型半導体装置を示す断面図である。
【図３】本発明の第１の実施形態による誘電体分離型半導体装置を示す断面図である。
【図４】本発明の第１の実施形態による誘電体分離型半導体装置を示す平面図である
【図５】本発明のｎ- -型素子活性層の厚さと素子定格電圧の関係を示す図である。
【図６】本発明の第２の実施形態による誘電体分離型半導体装置を示す断面図である。
【図７】本発明の第２の実施形態による誘電体分離型半導体装置を示す平面図である。
【図８】本発明の第２の実施形態による誘電体分離型半導体装置の製造方法を示す図である。
【図９】本発明の第３の実施形態による誘電体分離型半導体装置を示す断面図である。
【図１０】本発明の第３の実施形態による誘電体分離型半導体装置の製造方法を示す図である。
【図１１】本発明の第４の実施形態による誘電体分離型半導体装置の断面図である。
【図１２】本発明の誘電体分離型半導体装置を適用した大容量のモータドライブシステムを示すブロック図である。
【図１３】本発明の誘電体分離型半導体装置を交換機加入者回路システムに適用したブロック図である。
【図１４】本発明の誘電体分離型半導体装置をＰＤＰに適用したシステムブロック図である。
【符号の説明】
【００５７】
１・・・ｎ＋型エミッタ、２・・・ゲート電極、３・・・ｐ＋型コレクタ、５・・・シリコン支持基板、６・・・第１のシリコン酸化膜、７・・・分離溝、  １０・・・ｎ- -低不純物濃度素子活性層、１００・・・素子形成領域、２００・・・素子分離領域、１０４・・・多結晶シリコン層、１０５・・・第２のシリコン酸化膜、１１０・・・ｎ＋高不純物濃度層  ５１・・・厚い酸化膜、５２・・・薄い酸化膜、１１・・・ｎ＋ソース、３１・・・ｎ＋ドレイン領域、３１１・・・ｎ型低濃度ドレイン領域、４１・・・ｐ型ウエル領域、１２・・・ｐ＋型ソース領域、３２・・・ｐ＋型ドレイン領域、３２２・・・ｐ型低濃度ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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