(57)【要約】【課題】ＢＩＣＭＯＳ統合のために選択的エピタキシャル成長を用いる、隆起した外因性自己整合型ベースを有するバイポーラ・トランジスタを提供する。【解決手段】隆起した外因性自己整合型ベースを有する高性能バイポーラ・トランジスタが、ＣＭＯＳデバイスを含むＢｉＣＭＯＳ構造と統合される。パッド層を形成して、先在するＣＭＯＳデバイスのソースおよびドレインに対して真性ベース層の高さを隆起させることにより、かつ選択的エピタキシを介して外因性ベースを形成することにより、表面の凹凸の影響は、外因性ベースのリソグラフィによるパターン形成時に最小になる。また、バイポーラ構造の製作の間に、化学機械研磨プロセスを使用しないことにより、プロセス統合の複雑さが軽減される。内側のスペーサまたは外側のスペーサが、エミッタからベースを分離するために形成されうる。パッド層、真性ベース層、および外因性ベース層は、一致した外側の側壁表面を有するメサ構造を形成する。【選択図】図１６
2008219003.tif 000002
【特許請求の範囲】
【請求項１】
活性半導体領域全体を覆う少なくとも１つのパッド層を形成するステップと、
前記少なくとも１つのパッド層内に、前記活性半導体領域を露出するための開口部を形成するステップと、
前記活性半導体領域の直上に真性ベース層を蒸着するステップと、
前記真性ベース層上に少なくとも１つのエミッタ基底層を形成するステップと、
前記真性ベース層の直上にエミッタ基底を形成するステップと、
前記真性ベース層の露出部分上に外因性ベース層を選択的に蒸着するステップと、
前記外因性ベース層上にベース・キャップ誘電体層を形成するステップと、
前記少なくとも１つのパッド層と、前記真性ベース層と、前記外因性ベース層とを含む実質的に平面状でかつ垂直な側壁表面、を有するメサ構造を形成するステップとを含む、
半導体構造を製作する方法。
【請求項２】
前記ベース・キャップ誘電体層の前記形成ステップの後に、前記エミッタ基底の少なくとも一部を除去するステップと、
前記外因性ベース層と前記ベース・キャップ誘電体層との内側の側壁上に少なくとも１つのスペーサを形成するステップと、
前記メサ構造の前記形成ステップの前に、前記真性ベース層の直上と、前記少なくとも１つのスペーサの直上とにエミッタを形成するステップとをさらに含む、請求項１に記載の方法。
【請求項３】
パターン形成領域が前記活性半導体領域を含むように、前記ベース・キャップ誘電体層と、前記外因性ベース層と、前記真性ベース層とをパターン形成するステップをさらに含む、請求項２に記載の方法。
【請求項４】
前記少なくとも１つのＣＭＯＳデバイス全体を覆って形成される前記少なくとも１つのパッド層の前記形成ステップの前に、半導体基板上に少なくとも１つのＣＭＯＳデバイスを形成するステップと、
前記少なくとも１つのＣＭＯＳデバイス上から前記少なくとも１つのパッド層を除去するステップとをさらに含む、請求項３に記載の方法。
【請求項５】
前記少なくとも１つのパッド層、前記真性ベース層、前記少なくとも１つのエミッタ基底層、前記外因性ベース層、および前記ベース・キャップ誘電体層が、前記少なくとも１つのＣＭＯＳデバイス全体を覆って形成され、前記外因性ベース層は、前記エミッタ基底の上端面上には形成されない、請求項４に記載の方法。
【請求項６】
前記少なくとも１つのパッド層が、シリコン酸化物層とシリコン窒化物層とのスタックを含む、請求項５に記載の方法。
【請求項７】
前記真性ベース層が、ｐ型ドープされたシリコンと、ｎ型ドープされたシリコンと、ｐ型ドープされたシリコン・ゲルマニウム合金と、ｎ型ドープされたシリコン・ゲルマニウム合金と、ｐ型ドープされたシリコン・カーボン合金と、ｎ型ドープされたシリコン・カーボン合金と、ｐ型ドープされたシリコン・ゲルマニウム・カーボン合金と、ｎ型ドープされたシリコン・ゲルマニウム・カーボン合金とからなる群から選択された材料を含む、請求項５に記載の方法。
【請求項８】
活性半導体領域全体を覆う少なくとも１つのパッド層を形成するステップと、
前記少なくとも１つのパッド層内に、前記活性半導体領域を露出するための開口部を形成するステップと、
前記活性半導体領域の直上に真性ベース層を蒸着するステップと、
前記真性ベース層上に基底エッチ・ストップ層を形成するステップと、
前記基底エッチ・ストップ層上に少なくとも１つのエミッタ基底層を形成するステップと、
前記真性ベース層の直上にエミッタ基底を形成するステップと、
前記エミッタ基底により被覆されていない前記基底エッチ・ストップ層の部分を除去するステップと、
前記真性ベース層の露出部分上に外因性ベース層を選択的に蒸着するステップと、
前記少なくとも１つのパッド層と、前記真性ベース層と、前記外因性ベース層とを含む実質的に平面状でかつ垂直な側壁表面、を有するメサ構造を形成するステップとを含む、
半導体構造を製作する方法。
【請求項９】
前記エミッタ基底の前記形成ステップの後に、前記エミッタ基底の側壁上に少なくとも１つのスペーサを形成するステップと、
前記外因性ベース層の前記選択蒸着ステップの後に、前記エミッタ基底の少なくとも一部を除去するステップと、
前記メサ構造の前記形成ステップの前に、前記真性ベース層の直上と、前記少なくとも１つのスペーサの直上とにエミッタを形成するステップとをさらに含む、請求項８に記載の方法。
【請求項１０】
前記エミッタの前記形成ステップの前に、前記外因性ベース層上にベース・キャップ誘電体層を形成するステップと、
パターン形成領域が前記活性半導体領域を含むように、前記ベース・キャップ誘電体層と、前記外因性ベース層と、前記真性ベース層とをパターン形成するステップとをさらに含む、請求項９に記載の方法。
【請求項１１】
前記少なくとも１つのＣＭＯＳデバイス全体を覆って形成される前記少なくとも１つのパッド層の前記形成ステップの前に、半導体基板上に少なくとも１つのＣＭＯＳデバイスを形成するステップと、
前記少なくとも１つのＣＭＯＳデバイス上から前記少なくとも１つのパッド層を除去するステップとをさらに含む、請求項１０に記載の方法。
【請求項１２】
前記少なくとも１つのパッド層、前記真性ベース層、前記基底エッチ・ストップ層、前記少なくとも１つのエミッタ基底層、前記外因性ベース層、および前記ベース・キャップ誘電体層が、前記少なくとも１つのＣＭＯＳデバイス全体を覆って形成され、前記外因性ベース層は、前記エミッタ基底の上端面上には形成されない、請求項１１に記載の方法。
【請求項１３】
前記少なくとも１つのパッド層が、シリコン酸化物層とシリコン窒化物層とのスタックを含む、請求項１２に記載の方法。
【請求項１４】
前記真性ベース層が、ｐ型ドープされたシリコンと、ｎ型ドープされたシリコンと、ｐ型ドープされたシリコン・ゲルマニウム合金と、ｎ型ドープされたシリコン・ゲルマニウム合金と、ｐ型ドープされたシリコン・カーボン合金と、ｎ型ドープされたシリコン・カーボン合金と、ｐ型ドープされたシリコン・ゲルマニウム・カーボン合金と、ｎ型ドープされたシリコン・ゲルマニウム・カーボン合金とからなる群から選択された材料を含む、請求項１２に記載の方法。
【請求項１５】
半導体基板と、
前記半導体基板内に位置するコレクタと、
前記コレクタに隣接し、かつ前記コレクタを取り囲むシャロー・トレンチ素子分離（ＳＴＩ）と、
前記ＳＴＩの直上に位置する少なくとも１つのパッド層と、
前記コレクタの直上と、前記少なくとも１つのパッド層の直上とに位置する真性ベース層と、
前記真性ベース層の直上に位置するエミッタと、
前記エミッタに対して自己整合され、かつ前記真性ベース層に直接接触する外因性ベース層と、
前記少なくとも１つのパッド層と、前記真性ベース層と、前記外因性ベース層とを含む実質的に平面状でかつ垂直な側壁表面、を有するメサ構造とを含む、半導体構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスに関し、さらに詳細には、選択的エピタキシで形成された隆起型外因性ベースと、そのベースを含むメサ構造とを有するＢｉＣＭＯＳ集積回路に関する。
【背景技術】
【０００２】
高性能混在信号用途で利用されるとき、高性能バイポーラ・トランジスタをＢｉＣＭＯＳ回路と統合する際の主要な課題は、ＣＭＯＳトランジスタのパフォーマンスに悪影響を与えずに、かつ製造プロセスを過度に複雑にすることなく、高性能バイポーラ・トランジスタを形成することである。バイポーラ・トランジスタの様々な製造方法が当技術分野で知られているが、それらの多くが両立しないか、または実質的にＣＭＯＳデバイスのパフォーマンスに悪影響を及ぼすため、ＢｉＣＭＯＳ回路で、それらのすべてを使用することができるというわけではない。ＣＭＯＳデバイスのパフォーマンスを完全に保護するインテグレーション・スキームだけが、ＣＭＯＳ回路性能の低下なしに高性能バイポーラ・トランジスタをＣＭＯＳデバイスと、うまく統合できる。
【０００３】
バイポーラ・トランジスタにおいて高性能を実現するためには、電流利得が１になる周波数であるユニット電流利得周波数（ｆＴ）、および依然として電力利得がある最大周波数である最大発振周波数（ｆＭＡＸ）のような、バイポーラ・トランジスタの重要な性能パラメータに影響する要素について検討する必要がある。２つの性能パラメータ、ｆＴおよびｆＭＡＸは、バイポーラ・トランジスタ構造の寄生パラメータに非常に大きく依存する。ユニット電流利得周波数は、ベース走行時間（ｔｂ）とコレクタ‐ベース静電容量（Ｃｃｂ）の積に逆比例し、すなわち、ｆＴ∝１／（ｔｂ×Ｃｃｂ）である。ベース走行時間は、真性ベースの厚さと共に増加するため、真性ベースの熱拡散を最小にするために高温を回避しなければならない。最大発振周波数は、ユニット電流利得周波数の平方根に比例するとともに、真性抵抗と外因性抵抗の両方の合計であるベース抵抗（Ｒｂ）と、コレクタ‐ベース静電容量（Ｃｃｂ）との積に逆比例し、すなわち、ｆＭＡＸ∝（ｆＴ／（Ｒｂ×Ｃｃｂ））０．５である。ｆＭＡＸを大きくするためには、ｆＴを大きくすることが必要であり、かつＲｂとＣｃｂの両方を小さくすることが必要である。したがって、エミッタに対する外因性ベースの自己整合は、ベース抵抗Ｒｂを減少させて、その結果、ｆＭＡＸを増加させるために好ましい。
【０００４】
通常、先行技術のバイポーラ・トランジスタ内の隆起型外因性ベースの形成は、化学機械研磨（ＣＭＰ）プロセスを使用する。しかしながら、ＣＭＯＳデバイスのパターン形成されたゲート電極は、表面の凹凸、すなわち、バイポーラ構造とＣＭＯＳ構造の高さの食い違いをもたらすため、隆起型外因性ベース・バイポーラ・トランジスタと、ＢｉＣＭＯＳ回路内のＣＭＯＳデバイスとの統合は難問に直面する。これらの食い違いは、およそＣＭＯＳデバイスのゲート電極の高さあり、通常、約１００から約２５０ナノメートルの範囲にある。通常、少なくとも１種類の構造の高さは、デバイス性能における随伴する妥協により調整される。
【０００５】
特許文献１に開示されるように、チェン他は、ＣＭＯＳデバイス領域内のゲート・ポリシリコンの蒸着と同時に、バイポーラ・トランジスタ領域内に犠牲ポリシリコン層を蒸着することにより、デバイス・タイプ間の高さの食い違いの問題を回避する。全体的な構造は、ポリシリコン・プレースホルダ材料で平坦化される。バイポーラ・トランジスタは、犠牲ポリシリコンを除去して活性シリコン領域を露出し、真性ベースおよびエミッタ基底を形成し、その後、犠牲ポリシリコン層の開口部内に閉じ込められた外因性ベースを形成することにより形成される。チェン他は、高性能ＢｉＣＭＯＳ回路に対するインテグレーション・スキームを可能にするが、プロセスの複雑さは、付加的なステップ、特に、ポリシリコン・プレースホルダ材料の蒸着および平担化、ベース酸化物を覆うポリシリコン層の蒸着、および付加的なリソグラフィによるパターン形成を利用した後続の平担化の導入により増大する。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
したがって、少なくとも１つのＣＭＯＳデバイスを含むＢｉＣＭＯＳ構造内の、自己整合型の隆起型外因性ベースの利点を有する高性能バイポーラ・トランジスタを可能にする必要性が存在する。
【０００７】
また、バイポーラ・トランジスタまたはＣＭＯＳデバイスのパフォーマンスを犠牲にすることなく、最小のプロセスの複雑さで高性能ＢｉＣＭＯＳ構造を提供する必要性が存在する。
【特許文献１】アメリカ特許第６，７８０，６９５号
【０００８】
本発明は、自己整合型の隆起型外因性ベースを有するバイポーラ・トランジスタがＣＭＯＳデバイスと共に形成される高性能ＢｉＣＭＯＳ回路に対する構造および方法を提供することにより、上述した必要性に対処する。
【課題を解決するための手段】
【０００９】
また、本発明は、先行技術と比較して、プロセスがさほど複雑でない、特に、バイポーラ・トランジスタの製造時に化学機械研磨（ＣＭＰ）を利用せずに、ＢｉＣＭＯＳ回路を形成する構造および方法を提供する。
【００１０】
本発明に基づいて、半導体基板と、半導体基板内に位置するコレクタと、コレクタに隣接し、かつコレクタを取り囲むシャロー・トレンチ素子分離（ＳＴＩ）と、ＳＴＩの直上に位置する少なくとも１つのパッド層と、コレクタの直上と、少なくとも１つのパッド層の直上とに位置する真性ベース層と、真性ベース層の直上に位置するエミッタと、エミッタに対して自己整合され、かつ真性ベース層に直接接触する外因性ベース層と、少なくとも１つのパッド層と、真性ベース層と、外因性ベース層とを含む実質的に平面状でかつ垂直な側壁表面、を有するメサ構造とを含む、半導体構造が開示される。
【００１１】
上述した半導体構造は、同じ半導体基板上に位置する少なくとも１つのＣＭＯＳデバイスを含むＢｉＣＭＯＳ構造に統合されうる。少なくとも１つのパッド層は、パッド酸化物層とパッド窒化物層とのスタックを含みうる。外因性ベースは、ドープされたシリコン・ゲルマニウム合金と、ドープされたシリコンと、ドープされたシリコン・カーボン合金と、ドープされたシリコン・ゲルマニウム・カーボン合金とからなる群から選択された半導体材料を含みうる。
【００１２】
上述した半導体構造は、さらに、エミッタの外側に位置し、エミッタと真性ベース層とに接触する第１スペーサと、第１スペーサと、エミッタと、外因性ベース層とに接触する第２スペーサと、第２スペーサと、外因性ベース層と、第２スペーサ層とを有する第３スペーサとを含みうる。
【００１３】
この場合、第１スペーサは酸化シリコンを含み、第２スペーサは窒化シリコンを含み、第３スペーサは酸化シリコンを含むことが好ましい。
【００１４】
本発明の一態様では、少なくとも１つのパッド層が、メサ構造内に含まれている。活性半導体領域の外側の真性ベース層の高さおよび外因性ベース層の高さは、少なくとも１つのパッド層により隆起している。これは、活性半導体領域上のエピタキシャル真性ベース層の高い成長速度と、活性半導体領域の外側の多結晶真性ベース層の低い成長速度の間の差異を補う。少なくとも１つのパッド層の厚さは、バイポーラ・トランジスタ領域内の多結晶真性ベース層の上端面の高さに一致するように調整されることが好ましい。
【００１５】
上述した半導体構造を製作するための２つの実施形態が、実行可能性を示すために本明細書に開示されている。しかしながら、本発明は、必ずしも２つの実施形態により限定されない。シャロー・トレンチ素子分離およびサブコレクタ層が最初に形成される。通常、製作される各バイポーラ・トランジスタに対するコレクタおよびサブコレクタ接点もまた形成される。ＳＴＩにより取り囲まれた露出したエピタキシャル（単結晶）半導体表面領域である、少なくとも１つの活性半導体領域が、バイポーラ・デバイス領域内に設けられる。両方の実施形態に基づいて、真性ベース層は、次の共通ステップ、すなわち、活性半導体領域全体を覆う少なくとも１つのパッド層を形成するステップと、少なくとも１つのパッド層内に、活性半導体領域を露出するための開口部を形成するステップと、活性半導体領域の直上に真性ベース層を蒸着するステップとを用いて形成される。
【００１６】
本発明の第１の実施形態に基づいて、次のステップ、すなわち、真性ベース層上に少なくとも１つのエミッタ基底層を形成するステップと、真性ベース層の直上にエミッタ基底を形成するステップと、真性ベース層の露出部分上に外因性ベース層を選択的に蒸着するステップと、外因性ベース層上にベース・キャップ誘電体層を形成するステップと、少なくとも１つのパッド層と、真性ベース層と、外因性ベース層とを含む実質的に平面状でかつ垂直な側壁表面、を有するメサ構造を形成するステップと、が上述したステップに続く。
【００１７】
第１の実施形態に基づいて、第２スペーサは、外因性ベース層の選択蒸着の後に形成される。
【００１８】
本発明の第２の実施形態に基づいて、次のステップ、すなわち、真性ベース層上に基底エッチ・ストップ層を形成するステップと、基底エッチ・ストップ層上に少なくとも１つのエミッタ基底層を形成するステップと、真性ベース層の直上にエミッタ基底を形成するステップと、エミッタ基底により覆われていない基底エッチ・ストップ層の部分を除去するステップと、真性ベース層の露出部分上に外因性ベース層を選択的に蒸着するステップと、少なくとも１つのパッド層と、真性ベース層と、外因性ベース層とを含む実質的に平面状でかつ垂直な側壁表面、を有するメサ構造を形成するステップと、が上述した共通ステップに続く。
【００１９】
本発明の第２の実施形態に基づいて、第２スペーサは、外因性ベース層の選択蒸着の前に形成される。
【００２０】
両方の実施形態では、外因性ベース層は、エミッタ基底の形成後に選択的に蒸着される。したがって、外因性ベースは、エミッタに対して自己整合される。本発明のいずれかの実施形態で使用されるプロセス・ステップも、高性能ＢｉＣＭＯＳ構造に対して先行技術で既知の方法と比較して、ステップ数と複雑さの両方において、より少なくなっている。特に、真性ベース層の形成とメサ構造の形成の間では化学機械研磨は必要とされず、この化学機械研磨は、バイポーラ・デバイスの製作においては珍しく、最後のステップである。
【発明を実施するための最良の形態】
【００２１】
ここで、選択的エピタキシにより形成される隆起型外因性ベースと、ベースを含むメサ構造とを有するバイポーラ・トランジスタ、およびそれを製作する方法を提供する本発明を、添付図面を参照することにより詳細に説明する。類似の、および対応する要素は、類似の参照番号で示されることに注意すること。
【００２２】
本発明は、同じ半導体基板上に、いかなるＣＭＯＳデバイスもない状態でバイポーラ・トランジスタ構造を製作するために実行されうるが、ＣＭＯＳデバイスを含むＢｉＣＭＯＳ構造に対して実行されるとき、本発明の利点は最大になる。本発明を説明するために、ＣＭＯＳトランジスタおよびバイポーラ・トランジスタを含む模範的ＢｉＣＭＯＳ構造が使用される。半導体構造に対する本発明を、複数のＣＭＯＳデバイスおよびバイポーラ・デバイスを有する集積回路に適用することは、簡単である。
【００２３】
図１の縦断面図を参照すると、バイポーラ・デバイス領域Ｂ、およびＣＭＯＳデバイス領域Ｃを有するＢｉＣＭＯＳ構造が提供されている。シャロー・トレンチ素子分離２０が、半導体基板１０内に形成されることが好ましい。半導体基板は、シリコン、シリコン・ゲルマニウム合金、シリコン・カーボン合金、またはシリコン・ゲルマニウム・カーボン合金のような半導体材料を含みうる。半導体基板のドーピングは、最適のデバイス性能に対して変化しうる。
【００２４】
その後、コレクタ３０、サブコレクタ接点３１、およびこの例ではＭＯＳＦＥＴであるＣＭＯＳデバイスが形成される。コレクタのドーピングの種類は、バイポーラ・トランジスタの種類により決定され、すなわち、ＮＰＮトランジスタではｎ型、またはＰＮＰトランジスタではｐ型である。コレクタ３０のドーピング濃度は、約１．０×１０１８／ｃｍ３から約１．０×１０２１／ｃｍ３の範囲であり、好ましくは、約１．０×１０１９／ｃｍ３から約１．０×１０２０／ｃｍ３の範囲である。コレクタ３０の厚さは、約０．２ミクロンから約１．５ミクロンの範囲であり、好ましくは、約０．３ミクロンから約０．５ミクロンの範囲にある。コレクタ３０のドーピング・プロファイルおよび厚さは、トランジスタ性能に対して最適化される。サブコレクタ３１およびサブコレクタ接点３１は、コレクタ３０と同じ種類のドーパントにより、通常、およそ１．０×１０２１／ｃｍ３の濃度で高濃度にドープされる。ＭＯＳＦＥＴは、ゲート誘電体４１、ゲート導体４２、ゲート・スペーサ４３、ならびにソースおよびドレイン領域４４を含む。この構造は、バイポーラ・デバイス領域Ｂ内に活性半導体領域を有する。活性半導体領域Ａは、コレクタ３０上の露出した単結晶半導体表面領域であり、ＳＴＩ２０により取り囲まれている。活性領域Ａの表面は、基板１０と同じ材料を含むことが好ましい。
【００２５】
図２に示されるように、少なくとも１つのパッド層（５１、５２）が、上述した半導体構造の上端面全体を覆って蒸着される。少なくとも１つのパッド層（５１、５２）は、バイポーラ・デバイス領域ＢとＣＭＯＳデバイス領域Ｃの両方を覆い、活性半導体領域Ａ、ＳＴＩ２０、サブコレクタ接点３１の上端、ならびにＭＯＳＦＥＴのゲート導体４２、スペーサ４３、およびソースとドレイン領域４４に直接接触する。少なくとも１つのパッド層（５１、５２）の厚さは、バイポーラ・デバイス領域Ｂ内の真性ベース層および外因性ベース層が後で形成されるとき、それらの表面の凸凹を最小にするように最適化されることが好ましい。少なくとも１つのパッド層（５１、５２）の厚さは、約２０ナノメートルから約２００ナノメートルの範囲にあり、好ましくは、約５０ナノメートルから約１１０ナノメートルの範囲にある。少なくとも１つのパッド層（５１、５２）は、第１パッド層５１と第２パッド層５２とのスタックを含むことが好ましい。第１パッド層５１はシリコン酸化物層であり、第２パッド層５２はシリコン窒化物層であることが好ましい。第１パッド層の厚さは、約１０ナノメートルから約１００ナノメートルの範囲にあり、好ましくは、約２０ナノメートルから約５０ナノメートルの範囲にある。第２パッド層の厚さは、約３０ナノメートルから約６０ナノメートルの範囲にある。
【００２６】
図３に示されるように、その後、少なくとも１つのパッド層は、開口部Ｏの縁端部が、活性半導体領域Ａを取り囲むＳＴＩ２０の中に位置するように、リソグラフィでパターン形成され、活性半導体領域Ａ上から除去される。
【００２７】
図４を参照すると、活性半導体領域上でのシリコンまたはシリコン合金のエピタキシャル成長を促進するために好適な表面クリーニングの後に、真性ベース層６０が、先在する半導体構造の上端面全体を覆って形成される。真性ベース層６０は、エピタキシャル真性ベース層６０Ａおよび多結晶真性ベース層６０Ｂを含む。エピタキシャル真性ベース層６０Ａは、高い成長速度で、活性半導体領域Ａ上に、その全体を覆って、下方にあるコレクタ３０に対してエピタキシャル配向した状態で形成される。多結晶真性ベース層６０Ｂは、低い成長速度で、利用できるエピタキシャル・シーディング表面がない領域、すなわち、ＳＴＩ２０上、および少なくとも１つのパッド層（５１、５２）上の活性半導体領域Ａの外側に形成される。エピタキシャル真性ベース層６０Ａおよび多結晶真性ベース層６０Ｂの間の境界は、図４の点線で示されている。また、通常、エピタキシャル真性ベース層６０Ａの縁端部は、図４に示されるような形態ファセットである。
【００２８】
真性ベース層６０は、シリコン含有半導体材料を含む。真性ベース層６０は、ｐ型ドープされたシリコン、ｎ型ドープされたシリコン、ｐ型ドープされたシリコン・ゲルマニウム合金、ｎ型ドープされたシリコン・ゲルマニウム合金、ｐ型ドープされたシリコン・カーボン合金、ｎ型ドープされたシリコン・カーボン合金、ｐ型ドープされたシリコン・ゲルマニウム・カーボン合金、ｎ型ドープされたシリコン・ゲルマニウム・カーボン合金、または他の任意の半電導性のドープされたシリコン合金を含むことが好ましい。エピタキシャル真性層６０Ａの厚さと、多結晶真性ベース層６０Ｂの厚さの比率は、これらの層の組成、リアクタント・フロー、および蒸着温度に依存し、通常、約１．１から約３．０の範囲にあり、より典型的には、約１．３から約１．８の範囲にある。エピタキシャル真性ベース層６０Ｂの厚さは、約４０ナノメートルから約４００ナノメートルの範囲にあり、好ましくは、約８０ナノメートルから約２００ナノメートルの範囲にある。真性ベース層６０のドーピングの種類は、バイポーラ・トランジスタの種類により決定され、すなわち、ＮＰＮトランジスタではｐ型、またはＰＮＰトランジスタではｎ型である。エピタキシャル真性ベース層６０Ａのピーク・ドーピング濃度は、約１．０×１０１７／ｃｍ３から約１．０×１０２０／ｃｍ３の範囲であり、好ましくは、約１．０×１０１８／ｃｍ３から約１．０×１０１９／ｃｍ３の範囲である。ドーパント・プロファイルのピークは、エピタキシャル真性ベース層６０Ａの上端面から測定して、０ナノメートルから約５０ナノメートルの深さに位置しており、好ましくは、約１０ナノメートルから約３０ナノメートルの深さに位置している。真性ベース層のドーピング・プロファイルおよび厚さは、動作性能に対して最適化される。多結晶真性ベース層６０Ｂのドーピング濃度は、エピタキシャル真性ベース層６０Ａのドーピング濃度と比較して同じ大きさであり、通常、係数３未満だけ異なる。
【００２９】
少なくとも１つのパッド層（５１、５２）の厚さは、エピタキシャル真性ベース層６０Ａの上端面の高さと、多結晶真性ベース層６０Ｂの上端面の高さとが、実質的に異ならないように、例えば、５０ナノメートル未満だけ異なるように調整されることが好ましく、バイポーラ・デバイス領域Ｂ内で実質的に同じであるように調整されることが最も好ましい。
【００３０】
本発明の第１の実施形態に基づいて、その後、少なくとも１つのエミッタ基底層（７１、７２）が、図５に示されるように、真性ベース層６０の直上に形成される。少なくとも１つのエミッタ基底層（７１、７２）は、バイポーラ・デバイス領域Ｂ全体を覆って、およびＣＭＯＳデバイス領域Ｃ全体を覆って形成される。少なくとも１つのエミッタ基底層（７１、７２）は、第１エミッタ基底層７１および第２エミッタ基底層７２を含むことが好ましい。第１エミッタ基底層の厚さは、５ナノメートルから約２０ナノメートルの範囲にあり、より好ましくは、約１０ナノメートルから約１５ナノメートルの範囲である。第２エミッタ基底層の厚さは、２０ナノメートルから約１００ナノメートルの範囲にあり、より好ましくは、約３０ナノメートルから約５０ナノメートルの範囲にある。第１エミッタ基底層はシリコン酸化物層であり、第２エミッタ基底層はシリコン窒化物層であることが好ましい。
【００３１】
エミッタ基底は、図６に示されるように、第１フォトレジスト７５を塗布して、リソグラフィでパターン形成し、少なくとも１つのエミッタ基底層（７１、７２）をリアクティブ・イオン・エッチング（ＲＩＥ）でエッチングすることにより形成される。ＲＩＥは、下方にある真性ベース層６０を露出するために、単独で、またはウェット・エッチと組み合わせて使用されうる。２つのエミッタ基底層が使用されるとき、図６の構造を製作するために、ＲＩＥは第２エミッタ基底層７２の露出部分を除去することができ、ウェット・エッチは第１エミッタ基底層７１の露出部分を除去するために使用されうる。
【００３２】
その後、第１フォトレジスト７５が除去される。この時点で、適切な表面クリーニング、例えば、フッ化水素酸（ＨＦ）中でのウェット・エッチが実行されうる。
【００３３】
本発明の第１の実施形態に基づいて、外因性ベース層６２は、図７に示されるように、シリコン含有材料の選択蒸着で形成される。シリコン含有材料は、シリコン、シリコン・ゲルマニウム合金、シリコン・カーボン合金、またはシリコン・ゲルマニウム・カーボン合金でありうる。シリコン含有材料は、真性ベース層６０と同じ種類のドーパントで高濃度にドープされることが好ましい。外因性ベース層６２のドーピング濃度は、約１．０×１０１９／ｃｍ３から約１．０×１０２２／ｃｍ３の範囲にあり、好ましくは、約１．０×１０２０／ｃｍ３から約１．０×１０２１／ｃｍ３の範囲にある。外因性ベース層６２の厚さは、約１０ナノメートルから約１５０ナノメートルの範囲にあり、好ましくは、約２０ナノメートルから約５０ナノメートルの範囲にある。外因性ベース層６２のドーピング濃度と、エピタキシャル真性ベース層６０Ａのピーク・ドーピング濃度の比率は、約１０から約１０，０００の範囲であり、好ましくは、約３００から約３０００の範囲である。
【００３４】
外因性ベース層６２の選択蒸着は、その名の示すように「選択的」である。「外因性ベース層６２の」選択蒸着プロセスでは、半導体材料は、半導体表面上、すなわち、真性ベース層６０の表面上には凝集し、かつ蒸着するが、少なくとも１つのエミッタ基底層（７１、７２）を含むエミッタ基底の表面のような絶縁体表面上には蒸着しない。したがって、外因性ベース層６２は、露出した真性ベース層６０からのみ成長し、エミッタ基底の表面からは成長しない。外因性ベース層６２は、エミッタ基底の上端面上には形成されない。
【００３５】
蒸着プロセスの選択性は、リアクタント・ストリーム内の塩化水素（ＨＣｌ）のようなエッチング液で、もしくはゲルマン（ＧｅＨ４）またはダイゲルマン（Ｇｅ２Ｈ６）のようなゲルマニウム・ソースで提供されうる。外因性ベース層６２がゲルマニウムを含んでいないとき、別個のエッチング液を反応チャンバに供給する必要がある。外因性ベース層６２がゲルマニウムを含んでおり、したがって、ゲルマニウム・ソース・ガスが反応チャンバに供給されるとき、付加的なエッチング液の供給は任意である。
【００３６】
多結晶真性ベース層６０Ｂ全体を覆って形成される外因性ベース層６２の部分は、エピタキシャル配向のための格子構造が下方の表面により提供されないため、常に多結晶であり、すなわち、エピタキシャルではない。エピタキシャル真性ベース層６０全体を覆って形成される外因性ベース層６２の部分は、蒸着条件および表面処理に応じて、エピタキシャルまたは多結晶でありうる。選択蒸着は、単一ウェハ処理チャンバ内またはバッチ炉内で実行されうる。蒸着温度は、約４５０℃から約１，０００℃の範囲であり、好ましくは、約６００℃から約９００℃の範囲である。プロセス圧力は、単一ウェハ処理チャンバとバッチ炉の間で変化しうる。典型的なプロセス圧力は、単一ウェハ処理チャンバ内では約１トールから２００トールの範囲であり、より好ましくは、約４０トールから約８０トールの範囲であり、バッチ炉内では約１ミリトールから５トールの範囲であり、より好ましくは、約５ミリトールから約２００ミリトールの範囲である。
【００３７】
図８を参照すると、ベース・キャップ誘電体層６４は、下方にある外因性ベース層６２の直上に形成される。ベース・キャップ層６４は、外因性ベース層上に選択的に形成されるが、エミッタ基底上には形成されない。ベース・キャップ誘電体層６４の厚さは、約１０ナノメートルから約１００ナノメートルの範囲にあり、好ましくは、約３０ナノメートルから約８０ナノメートルの範囲にある。ベース・キャップ誘電体層６４は、熱酸化で、または酸化シリコンの選択蒸着のような、誘電体の選択蒸着で形成されうる。ベース・キャップ誘電体層６４が熱酸化で形成されるとき、下方にある外因性ベース層６２の一部が消費されて、酸化シリコンに変換される。熱酸化は、大気圧で、または、より高圧で実行されうる。大気中の酸化プロセスが使用されるとき、酸化プロセス温度は、約７００℃から約８００℃の範囲である。温度を下げるために、高圧酸化（ＨｉＰＯｘ）プロセスが使用されることが好ましく、その場合、酸化プロセス温度は、約５７５℃から約６７５℃の範囲である。ＨｉＰＯｘプロセスの典型的なプロセス圧力は、約１０気圧から約２０気圧の範囲である。
【００３８】
図９を参照すると、その後、少なくとも１つのエミッタ基底層（７１、７２）の一部が除去される。少なくとも１つのエミッタ基底層（７１、７２）は、第１エミッタ基底層７１と第２エミッタ基底層７２とのスタックを含むことが好ましい。上述したように、第１エミッタ基底層はシリコン酸化物層であり、第２エミッタ基底層はシリコン窒化物層であることが好ましい。この場合、第２エミッタ基底層は、図９に示されるように、内側の外因性ベース側壁６６を露出するために除去される。
【００３９】
誘電体層のコンフォーマル蒸着と、ＲＩＥにより、以下で「第２スペーサ」８１とされるスペーサが、図１０に示されるように、外因性ベース層６２の内壁に沿って、また、ベース・キャップ誘電体層６４の内壁に沿って形成される。第２スペーサ８１は、位相的にトーラスと同形の連続構造である。上記から分かるように、２つの内壁は一致している。第２スペーサ８１は、窒化シリコンを含むことが好ましい。
【００４０】
図１１に示されるように、少なくとも１つのエミッタ基底層（７１、７２）の他の部分が、真性ベース層６０の一部の上端面、特に、エピタキシャル真性ベース層６０Ａの一部の上端面を露出するために除去される。第１エミッタ基底層７１は酸化物であり、第２エミッタ基底層７２は窒化物である、上述した好ましいバージョンでは、第１エミッタ基底層７１は、例えば、フッ化水素酸（ＨＦ）水溶液中のウェット・エッチで除去される。第１エミッタ基底層７１およびベース酸化物誘電体キャップ層６４の好ましい厚さの範囲は、このようなウェット・エッチの後でも、ベース酸化物誘電体キャップ層６４の多くの部分が依然として残るようになされている。ウェット・エッチは、第１エミッタ基底層７１の残部に向かってアンダーカットを作り出して、第１エミッタ基底層７１の残部が、第２スペーサ８１の中の開口部のまわりに、以下で「第１スペーサ」７１’とされる他のスペーサを形成する。第１スペーサ７１’は、位相的にトーラスと同形の連続構造である。第１スペーサ７１’は、真性ベース６０および外因性ベース６２に接触する。第２スペーサ８１は、第１スペーサ７１’、外因性ベース６２、およびベース・キャップ誘電体層６４に接触する。
【００４１】
図１２を参照すると、ドープエミッタ層９０が蒸着される。ドープエミッタ層９０は、ドープされたシリコン含有材料を含み、コレクタ内のドーパントと同じ種類のドーパントで、すなわち、ＮＰＮトランジスタではｎ型、またはＰＮＰトランジスタではｐ型のドーパントでドープされる。ドープエミッタ層９０のドーピング濃度は、約１．０×１０２０／ｃｍ３から約１．０×１０２２／ｃｍ３の範囲にあり、好ましくは、約３．０×１０２０／ｃｍ３から約１．０×１０２１／ｃｍ３の範囲にある。ドープエミッタ層９０の厚さは、約８０ナノメートルから約３００ナノメートルの範囲にあり、好ましくは、約１００ナノメートルから約２００ナノメートルの範囲にある。真性ベース層６０とドープエミッタ層９０の間の境界面に薄い熱酸化物を形成することにより、下方にある真性ベース層６０とのエピタキシャル配向が回避されることが好ましい。
【００４２】
図１３を参照すると、その後、第２フォトレジスト９５が、上述した半導体構造の上端面全体を覆って塗布され、リソグラフィでパターン形成される。この後に、ドープエミッタ層９０へのパターン転写が続き、エミッタ９１を形成する。上記から分かるように、エミッタ９１は、下方にある第２スペーサ８１を完全に覆う。エミッタ９１の側壁は、ベース・キャップ誘電体層６４の上方に位置する。ドープエミッタ層９０は、エミッタ９１を除く他のすべての領域から除去される。
【００４３】
図１４を参照すると、第３フォトレジスト９６が、上述した半導体構造の上端面全体を覆って塗布され、エミッタ９１および活性半導体領域Ａの領域を少なくとも含むメサ領域を画定するためにリソグラフィでパターン形成される。この後に、ＲＩＥによる、ベース・キャップ誘電体層６４、外因性ベース層６２、真性ベース層６０、および任意に、少なくとも１つのパッド層（５１、５２）の一部へのパターン転写が続く。第１の実施形態の好ましいバージョンでは、第１パッド層５１はシリコン酸化物であり、第２パッド層５２はシリコン窒化物である。この場合、ＲＩＥは、第２パッド層５２の露出部分を除去できるが、第１パッド層５１を除去しない。あるいは、ＲＩＥは、露出したパッド層（５１、５２）のすべてを除去できる。
【００４４】
その後、フォトレジスト９６が除去される。ウェット・エッチまたはＲＩＥのどちらかが、少なくとも１つのパッド層（５１、５２）の残存部分を除去するために実行される。結果として得られる構造が図１５に示されている。上述した第１の実施形態の好ましいバージョンでは、第１パッド層５１の残存部分は、すべての露出領域から除去される。これにより、エミッタ９１の下方に、以下で「第３スペーサ」６４’と示される他のスペーサが残る。第３スペーサ６４’は、位相的にトーラスと同形の連続構造である。第３スペーサ６４’は、ベース・キャップ誘電体層６４と同じ材料を含み、好ましくは酸化シリコンである。
【００４５】
図１５の構造は、外因性ベース層６２と、真性ベース層６０と、少なくとも１つのパッド層（５１、５２）とを含むメサ構造を有する。メサ構造の側壁９９は、実質的に平面状でかつ垂直である。図１６は、図１５の構造の平面図を示す。点線Ｘ‐Ｘ’は、図１５の横断面図の平面を表す。上記から分かるように、個々の層の側壁、すなわち、外因性ベース層６２の側壁、真性ベース層６０の側壁、および少なくとも１つのパッド層（５１、５２）の側壁は、一致している。したがって、任意の角度から見て、個々の層の側壁は、実質的に平面状でかつ垂直なメサ構造の側壁を形成する。
【００４６】
本発明の第２の実施形態に基づいて、他の方法が、図１５〜１６に示されているのと同様の半導体構造を形成するために使用される。製作プロセスは、図４に対応する構造までは同じである。図５に示されるように少なくとも１つのエミッタ基底層（７１、７２）を形成する代わりに、第２の実施形態に基づいて、基底エッチ・ストップ層１７１が、図１７に示されるように真性ベース層６０上に形成される。基底エッチ・ストップ層１７１は誘電体層である。基底エッチ・ストップ層１７１は、シリコン酸化物層であることが好ましい。基底エッチ・ストップ層の厚さは、約５ナノメートルから約５０ナノメートルの範囲にあり、好ましくは、１０ナノメートルから約３０ナノメートルの範囲にある。
【００４７】
その後、少なくとも１つのエミッタ基底層（１７２、１７３、１７４）が、基底エッチ・ストップ層上に形成される。第２の実施形態の好ましいバージョンでは、少なくとも１つのエミッタ基底層（１７２、１７３、１７４）は、第１エミッタ基底層１７２、第２エミッタ基底層１７３、および第３エミッタ基底層１７４を含む。第２の実施形態の最も好ましいバージョンでは、第１エミッタ基底層１７２はポリシリコン層であり、第２エミッタ基底層１７３はシリコン窒化物層であり、第３エミッタ基底層１７４はシリコン酸化物層である。この場合、第１エミッタ基底層１７２は、約３０ナノメートルから約１５０ナノメートルの範囲の厚さ、好ましくは、約５０ナノメートルから約１００ナノメートルの範囲の厚さを有し、第２エミッタ基底層１７３は、約１０ナノメートルから約８０ナノメートルの範囲の厚さ、好ましくは、約２０ナノメートルから約５０ナノメートルの範囲の厚さを有し、第３エミッタ基底層１７４は、約５ナノメートルから約５０ナノメートルの範囲の厚さ、好ましくは、約１０ナノメートルから約３０ナノメートルの範囲の厚さを有する。
【００４８】
エミッタ基底は、図１８に示されるように、第１フォトレジスト７５を塗布して、リソグラフィでパターン形成し、少なくとも１つのエミッタ基底層（１７２、１７３、１７４）をリアクティブ・イオン・エッチング（ＲＩＥ）でエッチングすることにより形成される。ＲＩＥは、基底エッチ・ストップ層１７１上で止まる。エミッタ基底は、少なくとも１つのエミッタ基底層（１７２、１７３、１７４）の露出部分が除去された後の、パターン形成された第１フォトレジスト７５の下方の少なくとも１つのエミッタ基底層（１７２、１７３、１７４）の残部により画定される。その後、第１フォトレジスト７５が除去される。
【００４９】
外側の基底スペーサ１８１が、図１９に示されるように、誘電体層のコンフォーマル蒸着と、ＲＩＥにより形成される。外側の基底スペーサ１８１は、エミッタ基底と、基底エッチ・ストップ層１７１の上端面の一部とに接触する。第２の実施形態の最も好ましいバージョンでは、外側の基底スペーサ１８１層は、窒化シリコンである。
【００５０】
その後、基底エッチ・ストップ層１７１の露出部分、および任意に、少なくとも１つのエミッタ基底層（１７２、１７３、１７４）の一部が、図２０に示されるように除去される。第２の実施形態の最も好ましいバージョンでは、基底エッチ・ストップ層１７１と第３エミッタ基底層１７４の両方は、酸化シリコンであり、例えば、フッ化水素酸（ＨＦ）水溶液中でのウェット・エッチで除去されることが好ましい。このバージョンでは、アンダーカットが、外側の基底スペーサ１８１の下方の残存する基底エッチ・ストップ層１７１内に形成される。また、このようなウェット・エッチは、真性ベース層６０の露出した上端面の表面をクリーニングするために利用されうる。
【００５１】
本発明の第２の実施形態に基づいて、外因性ベース層６２は、図２１に示されるように、シリコン含有材料の選択蒸着で形成される。第２の実施形態に基づいて、組成、ドーピング、厚さ、および結晶構造を含む、外因性ベース層６２およびその中のシリコン含有材料の仕様は、図７に伴う記述で説明されているような第１の実施形態の仕様と同一である。同様に、外因性ベース層６２の選択蒸着プロセスの仕様は、図７に伴う記述で説明されているような第１の実施形態の仕様と同一である。外因性ベース層６２の蒸着プロセスは選択的であるため、外因性層６２は、エミッタ基底の上端面上には形成されない。
【００５２】
図２２を参照すると、ベース・キャップ誘電体層６４は、下方にある外因性ベース層６２の直上に形成される。第２の実施形態に基づくベース・キャップ誘電体層６４の構造および形成プロセスに関する仕様は、図８に伴う記述で説明されているような第１の実施形態の仕様と同一である。
【００５３】
図２３を参照すると、その後、残存するエミッタ基底構造内の外側の基底スペーサ１８１の一部、および任意に、少なくとも１つのエミッタ基底層（１７２、１７３、１７４）の他の部分が、好ましくはウェット・エッチで除去される。以下で「第２スペーサ」１８１’とされる、外側のスペーサ層１８１の残存部分が、外因性ベース層６２に接触する短いスペーサを形成する。第２スペーサ１８１’は、位相的にトーラスと同形の連続構造である。
【００５４】
第２の実施形態の最も好ましいバージョンでは、外側の基底スペーサ１８１’と第２エミッタ基底層１７２の両方は窒化シリコンであり、ウェット・エッチで除去される。ポリシリコン層である第２エミッタ基底層１７２は、ウェット・エッチ後に露出され、第２スペーサ１８１’は窒化シリコンを含む。
【００５５】
図２４を参照すると、少なくとも１つのエミッタ基底層（１７２、１７３、１７４）の他の部分が、基底エッチ・ストップ層１７１を露出するために、必要に応じて除去される。第２の実施形態の最も好ましいバージョンでは、ポリシリコン層である第２エミッタ基底層１７２は、ＲＩＥまたはウェット・エッチで除去されて、このバージョンでは酸化シリコンである下方にある基底エッチ・ストップ層１７１を露出する。
【００５６】
図２５を参照すると、基底エッチ・ストップ層１７１の一部が、活性半導体領域Ａ内の真性ベース層６０の上端面を露出するために除去される。除去部分は、上記から分かるように、第２スペーサ１８１’の内壁で囲まれた領域内の基底エッチ・ストップ層１７１の一部を含む。以下で「第１スペーサ」とされる基底エッチ・ストップ層１７１の残部が形成されて、真性ベース層６０および外因性ベース層６２に接触する。第１スペーサ１７１’は、位相的にトーラスと同形の連続構造を有する。第２の実施形態の最も好ましいバージョンでは、基底エッチ・ストップ層１７１’は、酸化物であり、フッ化水素酸（ＨＦ）水溶液中でのウェット・エッチ、またはＲＩＥが、真性ベース層６０の上端面を露出するために使用される。このバージョンでは、アンダーカットが第２スペーサ１８１’の下方に形成されうる。
【００５７】
図２６を参照すると、ドープエミッタ層９０が蒸着される。第２の実施形態に基づくドープエミッタ層９０構造的および組成的態様に対する仕様は、図１２に伴う記述で説明されているような第１の実施形態の仕様と同一である。
【００５８】
図２７を参照すると、その後、第２フォトレジスト９５が、上述した半導体構造の上端面全体を覆って塗布され、リソグラフィでパターン形成される。この後に、ドープエミッタ層９０へのパターン転写が続き、エミッタ９１を形成する。上記から分かるように、エミッタ９１は、下方にある第２スペーサ１８１’を完全に覆う。エミッタ９１の側壁は、ベース・キャップ誘電体層６４の上方に位置する。ドープエミッタ層９０は、エミッタ９１を除く他のすべての領域から除去される。
【００５９】
図２８を参照すると、第３フォトレジスト９６が、上述した半導体構造の上端面全体を覆って塗布され、エミッタ９１および活性半導体領域Ａの領域を少なくとも含むメサ領域を画定するためにリソグラフィでパターン形成される。この後に、ＲＩＥによる、ベース・キャップ誘電体層６４、外因性ベース層６２、真性ベース層６０、および任意に、少なくとも１つのパッド層（５１、５２）の一部へのパターン転写が続く。第１の実施形態の好ましいバージョンでは、第１パッド層５１はシリコン酸化物であり、第２パッド層５２はシリコン窒化物である。この場合、ＲＩＥは、第２パッド層５２の露出部分を除去できるが、第１パッド層５１を除去しない。あるいは、ＲＩＥは、露出したパッド層（５１、５２）のすべてを除去できる。様々なスペーサ、すなわち、第１スペーサ、第２スペーサ、および第３スペーサの識別番号と、様々なスペーサの寸法と、エミッタ９１の寸法とにおける小異を除き、図２８の構造は、図１４の構造と同一である。
【００６０】
その後、フォトレジスト９６が除去される。ウェット・エッチまたはＲＩＥのいずれかが、少なくとも１つのパッド層（５１、５２）の残存部分を除去するために実行される。結果として得られる構造が図２９に示されている。上述した第１の実施形態の好ましいバージョンでは、第１パッド層５１の残存部分は、すべての露出領域から除去される。これは、エミッタ９１の下方に、以下で「第３スペーサ」６４’と示される別のスペーサを残す。第３スペーサ６４’は、位相的にトーラスと同形の連続構造である。第３スペーサ６４’は、ベース・キャップ誘電体層６４と同じ材料を含み、好ましくは酸化シリコンである。
【００６１】
図２９の構造は、外因性ベース層６２と、真性ベース層６０と、少なくとも１つのパッド層（５１、５２）とを含むメサ構造を有する。メサ構造の側壁９９は、実質的に平面状でかつ垂直である。様々なスペーサの識別番号、および様々なスペーサの寸法における僅かな差異を除き、図２９の構造は、図１５の構造と同一である。したがって、図２９の構造は、図１５の構造と同じ平面図、図１６を有し、ただし、エミッタ９１の寸法における小異を除く。上記から分かるように、個々の層の側壁、すなわち、外因性ベース層６２の側壁、真性ベース層６０の側壁、および少なくとも１つのパッド層（５１、５２）の側壁は、一致している。したがって、任意の角度から見て、個々の層の側壁は、実質的に平面状でかつ垂直なメサ構造の側壁を形成する。
【００６２】
添付図の全体にわたって、バイポーラ・デバイス領域Ｂ内で蒸着または酸化を用いて形成されたすべての層は、ＣＭＯＳデバイス領域Ｃ内でも形成される。特に、本発明の第１の実施形態に基づく少なくとも１つのパッド層、真性ベース層、少なくとも１つのエミッタ基底層、外因性ベース層、およびベース・キャップ層は、バイポーラ・デバイス領域Ｂ内と、ＣＭＯＳデバイス領域Ｃ内の両方で形成される。また、本発明の第２の実施形態に基づく少なくとも１つのパッド層、真性ベース層、基底エッチ・ストップ層、少なくとも１つのエミッタ基底層、外因性ベース層、およびベース・キャップ層は、バイポーラ・デバイス領域Ｂ内と、ＣＭＯＳデバイス領域Ｃ内の両方で形成される。本発明の一態様は、これらの層が、バイポーラ・トランジスタを形成するプロセスを通して、ＣＭＯＳデバイス領域Ｃ内のＣＭＯＳデバイスを保護するということである。
【産業上の利用可能性】
【００６３】
本発明は、その好ましい実施形態に関して特に図示し、かつ説明したが、本発明の要旨および範囲を逸脱することなく、形態および詳細において上述のおよび他の変更がなされうることを当業者は理解するであろう。したがって、本発明は、説明されかつ図示された正確な形態および細部に制限されるものではなく、むしろ本発明は、添付クレームの範囲にある。
【図面の簡単な説明】
【００６４】
【図１】本発明の第１および第２の実施形態の、共通プロセス・ステップの間の模範的ＢｉＣＭＯＳ構造の連続した横断面図である。
【図２】本発明の第１および第２の実施形態の、共通プロセス・ステップの間の模範的ＢｉＣＭＯＳ構造の連続した横断面図である。
【図３】本発明の第１および第２の実施形態の、共通プロセス・ステップの間の模範的ＢｉＣＭＯＳ構造の連続した横断面図である。
【図４】本発明の第１および第２の実施形態の、共通プロセス・ステップの間の模範的ＢｉＣＭＯＳ構造の連続した横断面図である。
【図５】本発明の第１の実施形態の、模範的ＢｉＣＭＯＳ構造の連続した横断面図である。
【図６】本発明の第１の実施形態の、模範的ＢｉＣＭＯＳ構造の連続した横断面図である。
【図７】本発明の第１の実施形態の、模範的ＢｉＣＭＯＳ構造の連続した横断面図である。
【図８】本発明の第１の実施形態の、模範的ＢｉＣＭＯＳ構造の連続した横断面図である。
【図９】本発明の第１の実施形態の、模範的ＢｉＣＭＯＳ構造の連続した横断面図である。
【図１０】本発明の第１の実施形態の、模範的ＢｉＣＭＯＳ構造の連続した横断面図である。
【図１１】本発明の第１の実施形態の、模範的ＢｉＣＭＯＳ構造の連続した横断面図である。
【図１２】本発明の第１の実施形態の、模範的ＢｉＣＭＯＳ構造の連続した横断面図である。
【図１３】本発明の第１の実施形態の、模範的ＢｉＣＭＯＳ構造の連続した横断面図である。
【図１４】本発明の第１の実施形態の、模範的ＢｉＣＭＯＳ構造の連続した横断面図である。
【図１５】本発明の第１の実施形態の、模範的ＢｉＣＭＯＳ構造の連続した横断面図である。
【図１６】本発明の第１の実施形態の、図１５の模範的ＢｉＣＭＯＳ構造の平面図である。点線Ｘ‐Ｘ’は、図１５の横断面図の平面を表す。
【図１７】本発明の第２の実施形態の、模範的ＢｉＣＭＯＳ構造の連続した横断面図である。
【図１８】本発明の第２の実施形態の、模範的ＢｉＣＭＯＳ構造の連続した横断面図である。
【図１９】本発明の第２の実施形態の、模範的ＢｉＣＭＯＳ構造の連続した横断面図である。
【図２０】本発明の第２の実施形態の、模範的ＢｉＣＭＯＳ構造の連続した横断面図である。
【図２１】本発明の第２の実施形態の、模範的ＢｉＣＭＯＳ構造の連続した横断面図である。
【図２２】本発明の第２の実施形態の、模範的ＢｉＣＭＯＳ構造の連続した横断面図である。
【図２３】本発明の第２の実施形態の、模範的ＢｉＣＭＯＳ構造の連続した横断面図である。
【図２４】本発明の第２の実施形態の、模範的ＢｉＣＭＯＳ構造の連続した横断面図である。
【図２５】本発明の第２の実施形態の、模範的ＢｉＣＭＯＳ構造の連続した横断面図である。
【図２６】本発明の第２の実施形態の、模範的ＢｉＣＭＯＳ構造の連続した横断面図である。
【図２７】本発明の第２の実施形態の、模範的ＢｉＣＭＯＳ構造の連続した横断面図である。
【図２８】本発明の第２の実施形態の、模範的ＢｉＣＭＯＳ構造の連続した横断面図である。
【図２９】本発明の第２の実施形態の、模範的ＢｉＣＭＯＳ構造の連続した横断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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