(57)【要約】【課題】  工程の段階を減らし且つ素子の電気的特性及び集積度を向上させることが可能なフラッシュメモリセルを提供すること。【解決手段】  ＳＯＩ基板にソース領域を形成し、前記ＳＯＩ基板の前記ソース領域を挟み込んだ両側にＰ型不純物領域である一対の第１及び第２チャネル領域を形成し、前記一対の第１及び第２チャネル領域のそれぞれ外側にＮ型不純物領域である一対の第１及び第２ドレイン領域を形成し、熱酸化工程によって前記第１及び第２ドレイン領域に素子分離膜を形成し、前記第１及び第２チャネル領域と前記ソース領域にＯＮＯ膜を形成し、伝導性物質層を形成した後、ワードラインマスクを用いたエッチング工程でワードラインを形成し、前記ＯＮＯ膜は順に、下部酸化膜であるトンネル酸化膜の両端部を前記第１及び第２チャネル領域に接触させて形成し、前記トンネル酸化膜上にフローティングゲートとして機能する窒化膜を形成し、さらに前記窒化膜上に上部酸化膜である誘電体膜を形成して積層したことを特徴とする。【選択図】        図８
2008219027.tif 000002
【特許請求の範囲】
【請求項１】
ＳＯＩ基板にソース領域を形成し、
前記ＳＯＩ基板の前記ソース領域を挟み込んだ両側にＰ型不純物領域である一対の第１及び第２チャネル領域を形成し、
前記一対の第１及び第２チャネル領域のそれぞれ外側にＮ型不純物領域である一対の第１及び第２ドレイン領域を形成し、
熱酸化工程によって前記第１及び第２ドレイン領域に素子分離膜を形成し、前記第１及び第２チャネル領域と前記ソース領域にＯＮＯ膜を形成し、
伝導性物質層を形成した後、ワードラインマスクを用いたエッチング工程でワードラインを形成し、
前記ＯＮＯ膜は順に、下部酸化膜であるトンネル酸化膜の両端部を前記第１及び第２チャネル領域に接触させて形成し、前記トンネル酸化膜上にフローティングゲートとして機能する窒化膜を形成し、さらに前記窒化膜上に上部酸化膜である誘電体膜を形成して積層したことを特徴とするフラッシュメモリセル。
【請求項２】
前記第１及び第２チャネル領域はそれぞれＰ型不純物領域からなり、前記第１及び第２ドレイン領域はＮ型不純物領域からなることを特徴とする請求項１記載のフラッシュメモリセル。
【請求項３】
前記第１及び第２ドレイン領域は、前記第１チャネル領域を形成するＰ型不純物領域と前記第２チャネル領域を形成するＰ型不純物領域にそれぞれ形成されることを特徴とする請求項２記載のフラッシュメモリセル。
【請求項４】
前記ソース領域は、前記ＳＯＩ基板に含まれた絶縁膜層によって下部が遮断され、他のソース領域と電気的に分離されることを特徴とする請求項１記載のフラッシュメモリセル。
【請求項５】
前記第１及び第２ドレイン領域の上部に形成された素子分離膜を含んでなり、前記素子分離膜によって前記ＯＮＯ膜を構成する窒化膜がそれぞれ分離されることを特徴とする請求項１記載のフラッシュメモリセル。
【請求項６】
前記ソース領域、前記第１ドレイン領域及び第２ドレイン領域と電気的に連結されるように形成されたコンタクトプラグをさらに含んでなることを特徴とする請求項１記載のフラッシュメモリセル。
【請求項７】
前記コンタクトプラグは、５個乃至１０個のフラッシュメモリセル当たり一つずつ形成されることを特徴とする請求項６記載のフラッシュメモリセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリセルに関し、特に、シリコン、酸化膜、窒化膜、酸化膜及びシリコンが順次積層されたＳＯＮＯＳ(Silicon-Oxide-Nitride-Oxide-Silicon)構造からなるフラッシュメモリセルに関する。
【背景技術】
【０００２】
フラッシュメモリセルは、電気的にプログラム及び消去が可能な不揮発性メモリ素子であって、その基本構成及びプログラム動作／消去動作を説明すると、次の通りである。
【０００３】
図１は一般的なフラッシュメモリセルの構造及びプログラム動作／消去動作を説明するための素子の断面図である。
【０００４】
図１に示すように、フラッシュメモリセルは、半導体基板１１上に順次積層されたトンネル酸化膜１２と、第１ポリシリコン層からなるフローティングゲート１３と、ＯＮＯ誘電体膜１４と、第２ポリシリコン層からなるコントロールゲート１５と、トンネル酸化膜１２の両縁に形成されたソース１６ａ及びドレイン１６ｂとから構成される。
【０００５】
このような構造を有するフラッシュメモリセルのコントロールゲート１５に約９Ｖの高電圧を印加し、約５Ｖの電圧を約５μｓのパルスとしてドレイン１６ｂへ印加すると、ゲート酸化膜１２の下部の半導体基板１１表面から発生するチャネルホットエレクトロン(channel hot electron)がゲート酸化膜１２を通ってフローティングゲート１３に蓄えられてプログラム動作が行われる。
【０００６】
また、フラッシュメモリセルのコントロールゲート１５に約−９Ｖの陰電圧を印加し、半導体基板１１に約９Ｖの高電圧を印加すると、フローティングゲート１３に蓄えられた電子がＦＮ(Fowler-Nordheim)トンネリングによってフローティングゲート１３から放出されて消去動作が行われる。
【０００７】
前記の構造を有するフラッシュメモリセルは、数回の露光／エッチング工程によって形成されるので、工程の段階が複雑で工程マージンの確保が難しい。また、周辺素子に比べて大きい面積を占め、単位セル当たり１ビットのデータしか格納することができないので、集積度の面において効率が低下するという問題点がある。
【０００８】
一方、トンネル酸化膜を薄く形成した後、コントロールゲート及びフローティングゲートを形成するためのいろいろのエッチング工程またはイオン注入工程によってトンネル酸化膜のエッジ部分が損傷し、フローティングゲートの電荷蓄積能力が低下するという問題点が発生し、激しい場合には不良セルが発生するので、工程の信頼性及び素子の信頼性が低下するという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従って、本発明は、かかる問題点を解決するためのもので、その目的は、ソース領域とドレイン領域をまず形成した後、トンネル酸化膜を形成してイオン注入工程によってトンネル酸化膜が損傷することを防止し、フローティングゲートの下部に独立した２つのチャネル領域を形成して一つのセルに２ビットのデータが格納できるようにし、所定の領域にトンネル酸化膜、フローティングゲート及び誘電体膜をＯＮＯ構造で形成することにより、工程の段階を減らし且つ素子の電気的特性及び集積度を向上させることが可能なフラッシュメモリセルを提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明に係るフラッシュメモリセルは、ＳＯＩ基板にソース領域を形成し、前記ＳＯＩ基板の前記ソース領域を挟み込んだ両側にＰ型不純物領域である一対の第１及び第２チャネル領域を形成し、前記一対の第１及び第２チャネル領域のそれぞれ外側にＮ型不純物領域である一対の第１及び第２ドレイン領域を形成し、熱酸化工程によって前記第１及び第２ドレイン領域に素子分離膜を形成し、前記第１及び第２チャネル領域と前記ソース領域にＯＮＯ膜を形成し、伝導性物質層を形成した後、ワードラインマスクを用いたエッチング工程でワードラインを形成し、前記ＯＮＯ膜は順に、下部酸化膜であるトンネル酸化膜の両端部を前記第１及び第２チャネル領域に接触させて形成し、前記トンネル酸化膜上にフローティングゲートとして機能する窒化膜を形成し、さらに前記窒化膜上に上部酸化膜である誘電体膜を形成して積層したことを特徴とする。
【００１１】
前記において、フローティングゲートは窒化膜で形成し、誘電体膜は酸化膜で形成して、トンネル酸化膜、フローティングゲート及び誘電体膜をＯＮＯ構造で形成する。
【００１２】
フラッシュメモリセルが製造されると、全体上部に層間絶縁膜を形成した後、所定の領域のソース領域及びドレイン領域上にコンタクトプラグを形成するが、コンタクトプラグは５個以上、且つ１０個以下のセル当たり一つずつ形成され、デザインルールまたは印加電圧によってその個数が調節される。
【発明の効果】
【００１３】
上述したように、本発明は、一つのセルに２ビットのデータまたはそれ以上のデータを安定的に格納するので、素子の集積度を向上させることができ、ソース領域及びドレイン領域を先に形成した後トンネル酸化膜を形成するので、イオン注入工程によってトンネル酸化膜が損傷することを防止して素子の電気的特性を向上させることができ、フラッシュメモリセルをＳＯＮＯＳ構造に形成して工程の段階を減らし且つ工程の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１４】
以下、添付図に基づいて本発明の実施例を詳細に説明する。
【００１５】
図２は本発明に係るフラッシュメモリセルのレイアウト図、図３は図２のレイアウト図を矢線Ｘ−Ｘ′方向に沿って切り取った状態の断面図である。
【００１６】
図２及び図３を参照すると、本発明に係るフラッシュメモリセル２００は、ＳＯＩ半導体基板２０の所定の領域の上部に形成されたＯＮＯ膜３０と、ＯＮＯ膜３０の両端部のＳＯＩ基板２０に形成された第１及び第２チャネル領域２３ａ及び２３ｂと、第１チャネル領域２３ａ及び第２チャネル領域２３ｂとの間にソース領域２１と、ＯＮＯ膜３０の両側部のＳＯＩ基板２０に形成された第１及び第２ドレイン領域２５ａ及び２５ｂと、ＯＮＯ膜３０の上部に形成されたワードライン３１とからなる。
【００１７】
ＯＮＯ膜３０は下部酸化膜２７、窒化膜２８及び上部酸化膜２９が順次積層されたＯＮＯ構造で形成される。前記下部酸化膜２７はトンネル酸化膜の役割をし、窒化膜２８はフローティングゲートの役割をし、上部酸化膜２９は窒化膜２８に注入された電子がワードライン３１に流れることを防止する絶縁膜（誘電体膜）の役割をする。
【００１８】
第１及び第２チャネル領域２３ａ及び２３ｂはＰ型不純物領域２３からなる。第１ドレイン領域２５ａ及び第２ドレイン領域２５ｂは、Ｎ型不純物領域からなり、第１チャネル領域２３ａを形成するＰ型不純物領域２３と第２チャネル領域２３ｂを形成するＰ型不純物領域２３にそれぞれ形成される。ソース領域２１はＳＯＩ基板２０に含まれた絶縁膜層２０ｂと両側のＰ型不純物領域２３によって下部が遮断され、他のソース領域と電気的に分離される。第１及び第２ドレイン領域２５ａ及び２５ｂ上には素子分離膜２６が形成され、ＯＮＯ膜３０を電気的に分離させる。
【００１９】
前記構成を有するフラッシュメモリセル２００のソース領域２１にはソースコンタクトプラグ３３ａが形成され、ドレイン領域２５ａ及び２５ｂにはドレインコンタクトプラグ３３ｂが形成される。ソースコンタクトプラグ３３ａとドレインコンタクトプラグ３３ｂは５個以上、且つ１０個以下のセル２００毎に一つずつ形成され、このようなプラグの個数はデザインルール（設計仕様）または印加電圧の条件によって異なる。
【００２０】
次に、前記構成を有するフラッシュメモリセルの製造方法を説明する。図４乃至図６は本発明に係るフラッシュメモリセルの製造方法を説明するためのレイアウト図、図７及び図８は本発明に係るフラッシュメモリセルの製造方法を説明するための素子の断面図である。
【００２１】
図４（ａ）及び図７（ａ）を参照すると、所定の深さに絶縁層２０ｂが形成されたＳＯＩ基板２０上に第１フォトレジストパターン２２を形成した後、１次イオン注入工程を行ってＰ型不純物領域２３を形成する。この際、Ｐ型不純物領域２３の深さは絶縁層２０ａが形成された深さに制限される。
【００２２】
ＳＯＩ基板２０はシリコン基板２０ａ、絶縁層２０ｂ及びＮ型不純物がドーピングされたシリコン層２０ｃが順次形成されたスタック構造を有する。1次イオン注入工程の行われていないＳＯＩ基板２０のシリコン層２０ｃの領域はソース領域２１に定義される。Ｐ型不純物領域２３はＹ軸方向（図４の上下方向）に長く形成され、これによりソース領域２１もＹ軸方向に長く形成されて共通ソースとして形成される。
【００２３】
前記シリコン層２０ｃはＮ型不純物を使用して形成されるので、ソース領域２１もＮ型になる。従って、ソース領域２１を定義するために不純物イオン注入工程を行う必要がなく、ソース領域２１の不純物濃度を増加させる場合にはソース領域２１にさらにイオン注入工程を行う。
【００２４】
図４（ａ）及び図７（ｂ）を参照すると、第１フォトレジストパターン２２を除去し、Ｐ型不純物領域２３の中央領域が露出される第２フォトレジストパターン２４を形成した後、２次不純物イオン注入工程によってＰ型不純物領域２３の中央領域にＮ型不純物領域からなるドレイン領域２５ａ及び２５ｂを形成する。Ｎ型不純物領域は２つずつ対を成して一つのフラッシュメモリセルに対する第１及び第２ドレイン領域２５ａ及び２５ｂになる。この際、第１及び第２ドレイン領域２５ａ及び２５ｂはＰ型不純物領域２３に比べて高濃度に形成され、Ｙ軸方向に長く形成されて共通ドレインになる。
【００２５】
Ｐ型不純物領域２３の中央領域に第１及び第２ドレイン領域２５ａ及び２５ｂが形成されることにより、第１及び第２ドレイン領域２５ａ及び２５ｂが形成されていないＰ型不純物領域２３の上縁は第１及び第２チャネル領域２３ａ及び２３ｂに確定される。
【００２６】
図４（ｂ）及び図８（ａ）を参照すると、第２フォトレジストパターン２４を除去した後、ドレイン領域２５ａ及び２５ｂに素子分離膜２６を形成する。素子分離膜２６は酸化膜からなり、熱酸化工程によって形成される。熱酸化工程によって形成される素子分離膜２６は、他の領域に比べて不純物の濃度が相対的に高いドレイン領域２５ａ及び２５ｂで速く成長する。従って、ドレイン領域２５ａ及び２５ｂを除いた残りの領域に形成された酸化膜は洗浄工程によって容易に除去することができる。
【００２７】
図５（ａ）及び図８（ｂ）を参照すると、全体上部に下部酸化膜２７、窒化膜２８及び上部酸化膜２９を順次形成した後、パターニング工程によって素子分離膜２６上の上部酸化膜２９、窒化膜２８及び下部酸化膜２７を除去してソース領域２１、Ｐ型不純物領域２３の第１及び第２チャネル領域２３ａ及び２３ｂ上にのみ残留させる。これにより、上部酸化膜２９、窒化膜２８及び下部酸化膜２７からなるＯＮＯ膜３０が形成される。前記下部酸化膜２７はトンネル酸化膜の役割をし、窒化膜２８はフローティングゲートの役割をする。そして、上部酸化膜２９は、窒化膜２８に注入された電子が、後続の工程で形成されるワードラインに流れることを防止する絶縁膜の役割をする。ここで、ＯＮＯ膜３０の両端部は第１及び第２チャネル領域２３ａ及び２３ｂとそれぞれオーバーラップするので、第１及び第２チャネル領域２３ａ及び２３ｂを介して窒化膜２８の両端部に互いに異なるデータを格納することができる。従って、一つのセルに２ビットのデータを格納することが可能になる。
【００２８】
一方、ＯＮＯ膜３０の下部酸化膜２７を形成する工程において、素子分離膜２６を同時に形成することもできる。即ち、図８（ａ）において素子分離膜２６を形成せず下部酸化膜２７を直ちに形成する場合、同様に他の領域に比べて不純物の濃度が相対的に高いドレイン領域２５ａ及び２５ｂで下部酸化膜２７が速く成長して、ドレイン領域２５ａ及び２５ｂでは下部酸化膜２７が厚く形成される。このような現象を用いて、下部酸化膜２７を形成する工程で素子分離膜２６まで形成することもできる。
【００２９】
図５（ｂ）及び図８（ｃ）を形成すると、全体上部に伝導性物質層を形成した後、パターニング工程（ワードラインマスクを用いたエッチング工程）によって、伝導性物質層からなるワードライン３１を形成する。伝導性物質層はポリシリコン層で形成する。これにより、ＳＯＩ基板２０上に、ＯＮＯ膜３０とポリシリコン層が積層されたＳＯＮＯＳ構造のゲートを含むフラッシュメモリセル２００が形成される。前記ワードラインエッチング工程を行った後、自己整列エッチング工程で上部酸化膜２９（誘電体膜）、窒化膜２８（フローティングゲート）及び下部酸化膜２７（トンネル酸化膜）をエッチングする。
【００３０】
フラッシュメモリセル２００におけるＯＮＯ膜３０の窒化膜２８はフローティングゲートの役割を行う。ＯＮＯ膜３０の両端部はＰ型不純物領域２３からなる第１及び第２チャネル領域２３ａ及び２３ｂにオーバーラップし、第１及び第２チャネル領域２３ａ及び２３ｂを介して窒化膜２８の両端部に電子を注入し、或いは注入された電子を放出させて独立的にデータを格納する。これにより、一つのフラッシュメモリセル２００に２ビットのデータを格納することができる。その後、ソース領域２１と第１及び第２ドレイン領域２５ａ及び２５ｂにそれぞれプラグを形成する。
【００３１】
図９（ａ）は図６でソースプラグが形成された領域をＸ軸方向（矢線Ｘ−Ｘ′方向）に切り取った状態の断面図、図９（ｂ）は図６でドレインプラグが形成された領域をＸ軸方向（矢線Ｘ−Ｘ′方向）に切り取った状態の断面図である。
【００３２】
図６、図９（ａ）及び図９（ｂ）を参照すると、全体上部に層間絶縁膜３２を形成した後、ソース領域２１上の層間絶縁膜３２とドレイン領域２５ａ及び２５ｂ上の素子分離膜２６及び層間絶縁膜３２を除去する。その後、伝導性物質を埋め込んでソースコンタクトプラグ３３ａ及びドレインコンタクトプラグ３３ｂを形成する。ソースコンタクトプラグ３３ａとドレインコンタクトプラグ３３ｂは５個以上、且つ１０個以下のセル２００毎に一つずつ形成され、このようなプラグの個数はデザインルールまたは印加電圧条件によって異なる。
【００３３】
前記の工程により、ＯＮＯ膜３０と、第１及び第２チャネル領域２３ａ及び２３ｂと、ソース領域２１と、第１及び第２ドレイン領域２５ａ及び２５ｂと、ワードライン３１とを備えたフラッシュメモリセル２００が製造される。
【００３４】
次に、前記方法によって製造されたフラッシュメモリセルのプログラム方法を説明する。
【００３５】
図10（ａ）乃至図11（ｂ）は図３に示したフラッシュメモリセルのプログラム方法を説明するための素子の断面図である。
【００３６】
図10（ａ）を参照すると、本発明に係るフラッシュメモリセルは、第１チャネル領域２３ａを介して窒化膜２８の他端部とは独立的に窒化膜２８の一端部に電子を注入してデータを格納することができる。
【００３７】
次に、第１チャネル領域２３ａを介して、窒化膜２８からなるフローティングゲートの一端部に電子を注入する動作を図10（ａ）に基づいて説明する。
【００３８】
フラッシュメモリセルをプログラムするために、ワードライン３１にはプログラム電圧として９Ｖ以上、且つ１２Ｖ以下（９Ｖ以上、且つ１０Ｖ以下がより好ましい）を印加し、第１ドレイン領域２５ａには約５Ｖの電圧を印加する。ソース領域２１は接地端子ＧＮＤに連結し、第２チャネル領域２３ｂを介して窒化膜２８の他端部に電子が注入されることを防止するために、第２ドレイン領域２５ｂも接地端子ＧＮＤに連結する。この際、周辺のフラッシュメモリセルの全領域をフローティング状態に作って、プログラム動作が行われることを防止する。
【００３９】
前記の条件で電圧が印加されると、第１チャネル領域２３ａではホットキャリアが発生し、ホットキャリアはワードライン３１に印加された電圧によってＯＮＯ膜３０の下部酸化膜２７を通過して窒化膜２８の一端部にトラップされる。これにより、窒化膜２８からなるフローティングゲートの一端部にプログラムが完了する。
【００４０】
次に、第１チャネル領域２３ａを介して、窒化膜２８からなるフローティングゲートの一端に電子を注入するプログラム動作の他の実施例を説明する。
【００４１】
図10（ｂ）を参照すると、フラッシュメモリセルをプログラムするために、ワードライン３１にはプログラム電圧として９Ｖ以上、且つ１２Ｖ以下（９Ｖ以上、且つ１０Ｖ以下がより好ましい）を印加し、ソース領域２１には約５Ｖの電圧を印加する。第１ドレイン領域２５ａは接地端子ＧＮＤに連結し、第２チャネル領域２３ｂを介して窒化膜２８の他端部に電子が注入されることを防止するために、第２ドレイン領域２５ｂはフローティング状態に作る。この際、周辺のフラッシュメモリセルの全領域をフローティング状態に作って、プログラム動作が行われることを防止する。
【００４２】
前記の条件で電圧が印加されると、第１チャネル領域２３ａではホットキャリアが発生し、ホットキャリアはワードライン３１に印加された電圧によってＯＮＯ膜３０の下部酸化膜２７を通過して窒化膜２８の一端部にトラップされる。これにより、窒化膜２８からなるフローティングゲートの一端部にプログラムが完了する。
【００４３】
図11（ａ）を参照すると、本発明に係るフラッシュメモリセルは、第２チャネル領域２３ｂを介して窒化膜２８の一端部とは独立的に窒化膜２８の他端部に電子を注入してデータを格納することができる。
【００４４】
次に、第２チャネル領域２３ａを介して、窒化膜２８からなるフローティングゲートの他端部に電子を注入する動作を説明する。
【００４５】
フラッシュメモリセルをプログラムするために、ワードライン３１にはプログラム電圧として９Ｖ以上、且つ１２Ｖ以下（９Ｖ以上、且つ１０Ｖ以下がより好ましい）を印加し、第２ドレイン領域２５ｂには約５Ｖの電圧を印加する。ソース領域２１は接地端子ＧＮＤに連結し、第１チャネル領域２３ａを介して窒化膜２８の他端部に電子が注入されることを防止するために、第１ドレイン領域２５ａも接地端子ＧＮＤに連結する。この際、周辺のフラッシュメモリセルの全領域をフローティング状態に作って、プログラム動作が行われることを防止する。
【００４６】
前記の条件で電圧が印加されると、第２チャネル領域２３ｂではホットキャリアが発生し、ホットキャリアはワードライン３１に印加された電圧によってＯＮＯ膜３０の下部酸化膜２７を通過して窒化膜２８の一端部にトラップされる。これにより、窒化膜２８からなるフローティングゲートの他端部にプログラムが完了する。これにより、窒化膜２８（フローティングゲート）の一端部と他端部に独立的に電子を注入して一つのセルに２ビットのデータを格納することができる。
【００４７】
次に、第２チャネル領域２３ｂを介して、窒化膜２８からなるフローティングゲートの一端に電子を注入するプログラム動作の他の実施例を図11（ｂ）に基づいて説明する。
【００４８】
フラッシュメモリセルをプログラムするために、ワードライン３１にはプログラム電圧として９Ｖ以上、且つ１２Ｖ以下（９Ｖ以上、且つ１０Ｖ以下がより好ましい）を印加し、ソース領域２１には約５Ｖの電圧を印加する。第２ドレイン領域２５ｂは接地端子ＧＮＤに連結し、第１チャネル領域２３ｂを介して窒化膜２８の一端部に電子が注入されることを防止するために、第１ドレイン領域２５ａはフローティング状態に作る。この際、周辺のフラッシュメモリセルの全領域をフローティング状態に作って、プログラム動作が行われることを防止する。
【００４９】
前記の条件で電圧が印加されると、第２チャネル領域２３ｂではホットキャリアが発生し、ホットキャリアはワードライン３１に印加された電圧によってＯＮＯ膜３０の下部酸化膜２７を通過して窒化膜２８の他端部にトラップされる。これにより、窒化膜２８からなるフローティングゲートの一端部にプログラムが完了する。
【００５０】
次に、フラッシュメモリセルの消去方法を説明する。図12は図３に示したフラッシュメモリセルを消去する方法を説明するための素子の断面図である。
【００５１】
図12に示すように、プログラム動作によって、窒化膜２８からなるフローティングゲートに注入された電子を放出させるためには、ソース領域２１をフローティング状態に作った状態で、ワードライン３１には消去電圧として約−１０Ｖを印加し、第１及び第２ドレイン領域２５ａ及び２５ｂには約５Ｖの電圧を印加する。この際、周辺のフラッシュメモリセルの全領域はフローティング状態に作って、消去動作が行われることを防止する。消去電圧は−１０Ｖ以下、且つ−１２Ｖ以上であれば好ましい。
【００５２】
前記の条件で電圧が印加されると、窒化膜２８の一端部及び他端部に注入された電子が第１及び第２チャネル領域２３ａ及び２３ｂを介して放出されて電荷が充填される。これにより、窒化膜２８からなるフローティングゲートの一端部及び他端部に消去動作が完了する。
【００５３】
次に、フラッシュメモリセルに格納されたデータを読み出す方法を説明する。図13はフラッシュメモリセルに格納されたデータを読み出す方法を説明するための素子の断面図である。
【００５４】
図13に示すように、フラッシュメモリセルに格納されたデータを読み出すために、ワードライン３１に約４Ｖの読出電圧を印加し、ソース領域２１には０Ｖ以上、且つ０.８Ｖ以下の電圧を印加する。第１及び第２ドレイン領域２５ａ及び２５ｂにはカレントミラー回路をそれぞれ連結する。カレントミラー回路とは、図示しないが、あたかも鏡に映されたかのように入力信号と同じ向きの電流が出力される回路をいう。ワードライン３１に読出電圧が印加されると、第１及び第２チャネル領域２３ａ及び２３ｂにはチャネルが形成され、第１及び第２チャネル領域２３ａ及び２３ｂを介して第１及び第２セル電流ＩC1及びＩC2が流れる。第１及び第２セル電流ＩC1及びＩC2を介して窒化膜２８の一端部と他端部のプログラム状態を検出し、これによりフラッシュメモリセルに格納された２ビットのデータを読み出す。
【００５５】
前記では窒化膜２８の両端部にそれぞれ注入される電子によって２ビットのデータを格納したが、それぞれの端部毎に電子を注入するためのプログラム動作条件を調節することにより、一端部と他端部にそれぞれ２ビットのデータを格納することもできる。これにより、一つのセルに４ビットのデータを格納することができる。
【００５６】
次に、一つのセルに対して４ビットのデータを格納／読出する方法を説明する。図10（ａ）及び図10（ｂ）に示したプログラム方法で窒化膜２８の一端部に電子を注入しても、図10（ａ）に示したプログラム方法と図10（ｂ）に示したプログラム方法によって窒化膜２８の一端部に電子が注入される位置が異なる。即ち、図10（ａ）に示す方法によって電子を注入すると、電子は窒化膜２８の一端部の左側部に注入され、図10（ｂ）に示した方法によって電子を注入すると、電子は窒化膜２８の一端部の右側部に注入される。これは図11（ａ）及び図11（ｂ）に示したプログラム方法で窒化膜２８の他端部に電子を注入する場合にも同様である。
【００５７】
より詳しく説明すると、プログラム動作が行われず、窒化膜２８の一端部に電子が一つも注入されていない状態を「１１」と定義し、図10（ａ）に示したプログラム動作によって窒化膜２８の一端部の左側部にのみ電子が注入された状態を「１０」と定義し、図10（ｂ）に示したプログラム動作によって窒化膜２８の一端部の右側部にのみ電子が注入された状態を「０１」と定義し、図10（ａ）及び図10（ｂ）に示したプログラム動作によって窒化膜２８の一端部の両側部に電子が全て注入された状態を「００」と定義すると、窒化膜２８の一端部でのみ２ビットのデータを格納することができる。従って、窒化膜２８の他端部においても同一に前記の方法を適用すると、窒化膜２８の両端部を用いて一つのフラッシュメモリセルに４ビットデータを格納することができる。
【００５８】
次に、上述したプログラム方法によって定義された４つの状態を検出してデータを読み出す方法について説明する。図14（ａ）及び図14（ｂ）は本発明の他の実施例に係るフラッシュメモリセルの読出方法を説明するための素子の断面図である。
【００５９】
図14（ａ）及び図14（ｂ）を参照して、窒化膜の一端部に注入された電子の状態に応じてセル電流を測定しデータを読み出す方法を説明すると、次の通りである。
【００６０】
窒化膜２８の一端部に注入された電子の位置と第１ドレイン領域２５ａ及びソース領域２１に印加される電圧によって、ソース領域２１で測定される第１セル流ＩC11と第１ドレイン領域２５ａで測定される第２セル電流ＩC12が異なる。
【００６１】
図14（ａ）に示すように、ワードライン３１に約３Ｖの電圧を印加し、ソース領域２１に約１Ｖの電圧を印加した状態で、第１ドレイン領域２５ａを接地端子ＧＮＤと連結させた後、ソース領域２１に流れる第１セル電流ＩC11を検出する。この際、第１セル電流ＩC11を検出する過程で第２ドレイン領域２５ｂに流れる電流によって誤差が発生することを防止するために、第２ドレイン領域２５ｂはフローティング状態に作る。
【００６２】
その後、図14（ｂ）に示すように、ワードライン３１に約３Ｖの電圧を印加し、第１ドレイン領域２５ａに約１Ｖの電圧を印加した状態で、ソース領域２１を接地端子ＧＮＤと連結した後、第１ドレイン領域２５ａに流れる第２セル電流ＩC12を検出する。同様に、第２セル電流ＩC12を検出する過程で第２ドレイン領域２５ｂに流れる電流によって誤差が発生することを防止するために、第２ドレイン領域２５ｂはフローティング状態に作る。
【００６３】
前記読出条件状態で第１及び第２電流ＩC11及びＩC12が全て基準電流量として検出された場合には、プログラム動作が実施されず窒化膜２８の一端部に電子が一つも注入されていない状態なので、格納されたデータが「１１」に該当する。
【００６４】
第１電流ＩC11が基準電流量として検出され、第２電流ＩC12が０Ａと検出された場合には、図10（ａ）に示したプログラム方法によって窒化膜２８の一端部の左側部にのみ電子が注入された状態なので、格納されたデータが「１０」に該当する。
【００６５】
第１電流ＩC11が０Ａと検出され、第２電流ＩC12が基準電流量として検出された場合には、図10（ｂ）に示したプログラム方法によって窒化膜２８の一端部の右側部にのみ電子が注入された状態なので、格納されたデータが「０１」に該当する。
【００６６】
第１及び第２電流ＩC11及びＩC12が全て０Ａと検出された場合には、図10（ａ）及び図10（ｂ）に示したプログラム動作が全て実施されて窒化膜２８の一端部の両側部に電子が全て注入された状態なので、格納されたデータが「００」に該当する。
【００６７】
上述したように、図10（ａ）及び図10（ｂ）に示したプログラム方法によって窒化膜２８の一端部に電子を注入した後、図14（ａ）及び図14（ｂ）に示した読出方法によって第１及び第２セル電流ＩC11及びＩC12を検出することにより、窒化膜２８の一端部に２ビットのデータを格納／読出することができる。
【００６８】
前記の方法を窒化膜２８の他端部にも同一に適用すると、窒化膜２８の一端部に対しても２ビットのデータを格納し読出することができる。これにより、一つのメモリセルに４ビットのデータを格納し読出することができる。
【産業上の利用可能性】
【００６９】
本発明の活用例として、フラッシュメモリセルに適用出来、特に、シリコン、酸化膜、窒化膜、酸化膜及びシリコンが順次積層されたＳＯＮＯＳ(Silicon-Oxide-Nitride-Oxide-Silicon)構造からなるフラッシュメモリセルに適用出来る。
【図面の簡単な説明】
【００７０】
【図１】一般的なフラッシュメモリセルの構造及びプログラム動作／消去動作を説明するための素子の断面図である。
【図２】本発明に係るフラッシュメモリセルのレイアウト図である。
【図３】図２のレイアウト図を矢線Ｘ−Ｘ′方向に沿って切り取った状態の断面図である。
【図４】本発明に係るフラッシュメモリセルの製造方法を説明するためのレイアウト図である。
【図５】本発明に係るフラッシュメモリセルの製造方法を説明するためのレイアウト図である。
【図６】本発明に係るフラッシュメモリセルの製造方法を説明するためのレイアウト図である。
【図７】本発明に係るフラッシュメモリセルの製造方法を説明するための素子の断面図である。
【図８】本発明に係るフラッシュメモリセルの製造方法を説明するための素子の断面図である。
【図９】図６でソースコンタクトプラグ及びドレインコンタクトプラグが形成された領域をそれぞれＸ軸方向（矢線Ｘ−Ｘ′方向）に切り取った状態の断面図である。
【図１０】図３に示したフラッシュメモリセルをプログラムする方法を説明するための素子の断面図である。
【図１１】図３に示したフラッシュメモリセルをプログラムする方法を説明するための素子の断面図である。
【図１２】図３に示したフラッシュメモリセルを消去する方法を説明するための素子の断面図である。
【図１３】フラッシュメモリセルに格納されたデータを読み出す方法を説明するための素子の断面図である。
【図１４】本発明の他の実施例に係るフラッシュメモリセルの読出方法を説明するための素子の断面図である。
【符号の説明】
【００７１】
１１…半導体基板
１２…ゲート酸化膜
１３…フローティングゲート
１４…ＯＮＯ誘電体膜
１５…コントロールゲート
１６ａ…ソース
１６ｂ…ドレイン
２０…ＳＯＩ基板
２０ａ…絶縁層
２１…ソース領域
２２…第１フォトレジストパターン
２３…Ｐ型不純物領域
２３ａ、２３ｂ…チャネル領域
２４…第２フォトレジストパターン
２５ａ、２５ｂ…ドレイン領域
２６…素子分離膜
２７…下部酸化膜
２８…窒化膜
２９…上部酸化膜
３０…ＯＮＯ膜
３１…ワードライン
２００…フラッシュメモリセル
３２…層間絶縁膜
３３ａ…ソースコンタクトプラグ
３３ｂ…ドレインコンタクトプラグ
３４…電子
【図１】
2008219027.tif 000003
【図２】
2008219027.tif 000004
【図３】
2008219027.tif 000005
【図４】
2008219027.tif 000006
【図５】
2008219027.tif 000007
【図６】
2008219027.tif 000008
【図７】
2008219027.tif 000009
【図８】
2008219027.tif 000010
【図９】
2008219027.tif 000011
【図１０】
2008219027.tif 000012
【図１１】
2008219027.tif 000013
【図１２】
2008219027.tif 000014
【図１３】
2008219027.tif 000015
【図１４】
2008219027.tif 000016