(57)【要約】      （修正有）【課題】ベースバンド周波数回復の際、電波信号に対して、広範囲な周波数差にわたり基準クロックを同期化する方法を提供する。【解決手段】直接変換電波受信機における位相調節に遅延ロック・ループ（ＤＬＬ）を用いる。受信機回路は、（１）基準クロックを提供する電圧制御発振器（ＶＣＯ）と、（２）基準クロックを受信し遅延調節信号を提供することができる遅延要素と、（３）電波信号を受信し電波信号および遅延調節信号から回復電波信号を提供する第１チャンネルで、第１ミキサおよび第１フィルタを含む第１チャンネルと、（４）電波信号および遅延調節信号から引き出される位相調節信号を受信し、電波信号および位相調節信号から遅延制御信号を遅延要素に提供する第２チャンネルで、第２ミキサおよび第２フィルタを含む第２チャンネルと、を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
基準クロックを供給する発振器と、
前記基準クロックを受信し、前記基準クロックを遅延した遅延調節信号を供給する遅延
要素と、
第１ミキサおよび第１フィルタを含み、変調信号を受信し、前記変調信号および前記遅
延調節信号から復調電波信号を生成する、第１チャンネルと、
第２ミキサを含み、前記変調信号および前記遅延調節信号から生成された位相調節信号
を受信し、前記変調信号および前記位相調節信号から遅延制御信号を前記遅延要素に供給
する第２チャンネルと、
を含むことを特徴とする受信機回路。
【請求項２】
基準クロックを生成する基準クロック生成回路と、
前記基準クロックを受信し、前記発振器に接続された位相ロック・ループ（ＰＬＬ）と
、
前記遅延調節信号を前記遅延要素から受信し、前記第２チャンネルに位相調節信号を送
信する位相器と、をさらに含むことを特徴とする請求項１に記載の受信機回路。
【請求項３】
前記変調信号がＡ（ｔ）ｃｏｓ（ωcｔ）である場合、前記回復電波信号は１／２ＢＡ
（ｔ）であり、前記基準クロックはＢｃｏｓ（ω1ｔ）であることを特徴とする請求項１
または請求項２に記載の受信機回路。
【請求項４】
前記遅延制御信号を所定時間にリセットするリセット回路を含むことを特徴とする請求
項１乃至請求項３のいずれか一項に記載の受信機回路。
【請求項５】
前記リセット回路は、前記遅延要素と略同一の遅延量増幅率を有する第１レプリカ回路
および第２レプリカ回路を有し、
前記第１レプリカ回路には、前記基準クロックと、前記遅延制御信号の最小値に相当す
る制御信号と、が入力され、
前記第２レプリカ回路には、前記基準クロックと、前記遅延制御信号の最大値に相当す
る制御信号と、が入力され、
前記第１レプリカ回路と前記第２レプリカ回路の出力に基づいて、前記遅延量制御信号
をモニタする期間を設定することを特徴とする請求項４に記載の受信機回路。
【請求項６】
前記リセット回路は、
前記第２チャンネルからの出力に一端が接続された抵抗と、
前記抵抗の他端に一端が接続されたスイッチと、
前記抵抗の他端に一端が接続されたコンデンサと、
前記抵抗の他端に第１入力端子が接続され、前記遅延制御信号の最小値に相当する第１
制御信号が第２入力端子に接続され、前記遅延制御信号を出力する増幅器と、
前記遅延制御信号と前記遅延制御信号の最大値に相当する第２制御信号とを受信し、前
記遅延制御信号が前記第２制御信号より大きくなると、前記スイッチを短絡させる制御信
号を発生する比較器と、を含むことを特徴とする請求項４に記載の受信機回路。
【請求項７】
電波信号を受信し電気信号に変換するアンテナと、
前記電気信号を増幅して変調信号を生成する増幅器と、
請求項１乃至請求項６のいずれか一項に記載の受信機回路と、
を含むことを特徴とする電子機器。
【請求項８】
変調電波信号を回復する方法であって、
設定可能な遅延で基準クロックを遅延することにより遅延調節信号を生成することと、
前記遅延調節信号を移相して位相調節信号を提供することと、
受信電波信号および前記位相調節信号から遅延制御信号を生成することと、
前記受信電波信号および前記遅延調節信号から前記変調電波信号を回復することと、の
工程を含むことを特徴とする変調電波信号を回復する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般的に受信機回路および方法に関する。より具体的に、本発明の実施形態は
直接変換電波受信機において位相調節および／あるいは信号回復用に遅延ロック・ループ
（ＤＬＬ）を用いる方法、アルゴリズム、アーキテクチャ、回路、および／あるいはシス
テムに関する。
【背景技術】
【０００２】
「ベースバンド」信号（例えば第１周波数を有する電波信号）を伝送データ（例えば第
１周波数より高い第２周波数を有する電波信号）から復調するために電波受信機を用いる
ことができる。場合により、ベースバンド信号は０Ｈｚに近い周波数（例えば１Ｈｚ）を
含む。無線通信信号システムでは、伝送信号が伝送用に元の低周波数無線信号部分をより
高い伝送キャリア周波数（例えば無線周波数［ＲＦ］信号）に変調したものを含む。この
ような低周波数成分（すなわちベースバンド電波信号）は、その後、電波受信機を用いて
高周波成分へ変換したり再生したりすることができる。
【０００３】
ベースバンド信号周波数への変換において、入力データ（例えば電波信号）が受信機で
伝送周波数または放送チャンネル（例えば通常約４０〜約６０ｋＨｚ）からベースバンド
周波数（例えば約１Ｈｚ）に直接変換される「ダイレクト・ダウン（direct down）」変
換する方法として、１つ又は２つのミキサまたは乗算器回路を用いる。しかし、この方法
の欠点の一つは、伝送周波数と受信機の基準周波数との間に不一致が生じる可能性がある
ことである。これらの周波数が同一でない場合、回復電波信号用に「デルタ」周波数また
は周波数差が受信機出力波形で信号部分または成分に変換される。
【０００４】
電波信号は一般的に正弦波的な性質で、複数の異なる成分によって構成される。例えば
、伝送信号がＡＭ正弦波形を有し（例えば一般的にＡ（ｔ）ｃｏｓ（ωcｔ）の形をする
。Ａ（ｔ）は時間的に変化する任意の信号であり、コサインは正弦波形を示し、ωは角周
波数を表し、ω＝２πｆであり、「ｆ」は正弦波形の周波数を表し、「ｔ」は時間を表す
）、受信機は正弦波、または理想的には方形波信号（例えば一般的にＢｃｏｓ（ω1ｔ＋
φ）に臨時の高調波を加えた形を有する。ただし、本明細書では、基本周波数に簡略化し
て記載する）を提供する基準発振器を有する場合、ミキサ出力はＡ（ｔ）Ｂｃｏｓ（ωc
ｔ）ｃｏｓ（ω1ｔ＋φ）と定義され、これは１／２Ａ（ｔ）Ｂ［ｃｏｓ（（ω1＋ωc）
ｔ＋φ）＋ｃｏｓ（（ω1−ωc）ｔ＋φ）］に等しい。また合計周波数項がローパス・フ
ィルタで除去される場合、このミキサ出力は下記の式（１）で示すようにさらに簡略化す
ることができる。
【０００５】
【数１】
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【０００６】
上述のように、Ａ（ｔ）が検出すべき信号でｃｏｓ（Δωｔ＋φ）部分は時間的に変化
する信号である。第１の課題は、このｃｏｓ（Δωｔ＋φ）部分の信号Ａ（ｔ）に対する
周波数と強さによっては、ｃｏｓ（Δωｔ＋φ）部分が検出すべき信号と間違えられる可
能性がある。第２の課題は位相エラーに関わる。例えば基準信号および受信信号の周波数
が同一で位相差が９０°の場合、ミキサ出力はゼロになる可能性がある。この課題の解決
方法として、従来は図６に示すようにコスタス受信機（Costas receiver）１００を使用
していた。この方法では、電圧制御発振器（以降、ＶＣＯという）１０８の出力がミキサ
または乗積変調器１０２−Ｉに供給され、ＶＣＯ１０８の出力は、さらに９０°移相器１
０６経由で乗積変調器１０２−Ｑにも供給される。Ｉ−チャンネルでは乗積変調器１０２
−Ｉの出力がローパス・フィルタ１０４−Ｉに接続され、その出力は位相検波器１１０に
供給される。同様に、Ｑ−チャンネルでは、乗積変調器１０２−Ｑの出力がローパス・フ
ィルタ１０４−Ｑに接続され、その出力は位相検波器１１０に供給される。さらに位相検
波器１１０の出力は制御電圧としてＶＣＯ１０８に供給され、位相ロック・ループ（ＰＬ
Ｌ）を形成する。
【０００７】
ＰＬＬのフィードバックが正しい場合は、ｃｏｓ（φ）＝１、またはφ＝０度に強制す
る。このようなアーキテクチャにおいて、位相ロックのためにはＶＣＯ出力周波数がキャ
リア周波数に比較的近いことが必要な場合がある。通常、このように適当なＶＣＯ出力周
波数を提供するために水晶を用いる。しかし水晶発振器は伝送周波数等の理由によって実
用的でない場合もある。従って図７のレプリカＶＣＯ２００で２つ目のＰＬＬを用いるこ
ともできる。図７において、基準２０２がＰＬＬ２０４に基準クロックを提供し、ＰＬＬ
２０４はＶＣＯ２０８−１からの出力も受信する。ＰＬＬ２０４の出力はＶＣＯ２０８−
１および加算回路２１０に入力し、加算回路２１０はさらに位相検波器２０６からの出力
も受信する。加算回路２１０からの出力はＶＣＯ２０８−０に供給され、その出力はミキ
サ（例えば図６の乗積変調器１０２−Ｉおよび乗積変調器１０２−Ｑ）に供給される。こ
こで、２つのＶＣＯ制御電圧の合計を用いて発振器（例えばＶＣＯ２０８−０）の周波数
を調節することができ、ＰＬＬ２０４からの制御電圧は周波数の粗調整をし、位相検波器
２０６は位相補正とともに周波数の微調整をすることができる。
【０００８】
【特許文献１】米国特許出願公開第２００５／３３１３６９号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図６および図７に示すような従来の方法の欠点は、入力電波信号に対し基準クロックの
同期化範囲が限られていることである。従ってベースバンド周波数回復の際、電波信号に
対して、より広範囲な周波数差にわたり基準クロックを同期化する方法が望まれる。
【課題を解決するための手段】
【００１０】
本発明の実施形態はベースバンド周波数回復の際、電波信号に対基準クロックを同期化
する確実な方法を有利に提供できる。本発明のこれらおよび他の利点は以下の好ましい実
施形態の詳細な説明から容易に明らかになろう。
【００１１】
本発明の受信機回路は、基準クロックを供給する発振器と、前記基準クロックを受信し
、前記基準クロックを遅延した遅延調節信号を供給する遅延要素と、第１ミキサおよび第
１フィルタを含み、変調信号を受信し、前記変調信号および前記遅延調節信号から復調電
波信号を生成する、第１チャンネルと、第２ミキサを含み、前記変調信号および前記遅延
調節信号から生成された位相調節信号を受信し、前記変調信号および前記位相調節信号か
ら遅延制御信号を前記遅延要素に供給する第２チャンネルと、を有する。
【発明を実施するための最良の形態】
【００１２】
次に発明の好ましい実施形態について詳細に言及し、その例が添付図面で図示される。
発明は好ましい実施形態と併せて説明されるが、これらは発明をこれらの実施形態に限定
する意図ではないことが理解されよう。逆に、発明は添付の特許請求の範囲で定義される
精神および範囲に含まれる代替、修正、および同等のものを対象とすることを意図してい
る。さらに、本発明の以下の詳細な説明において、本発明の充分な理解を提供するために
多数の具体的な詳細が述べられる。しかし当業者であれば本発明がこれらの具体的な詳細
なしでも実施され得ることが直ちに明らかであろう。それ以外で、周知の方法、手順、部
品、および回路は本発明の態様を不必要に分かりにくくしないよう詳細に説明していない
。
【００１３】
続く詳細な説明のある部分はプロセス、手順、論理ブロック、機能ブロック、処理、お
よびコンピュータ、プロセッサ、コントローラ、および／あるいはメモリ内のコード、デ
ータ・ビット、データ・ストリーム、または波形に対する操作の、他の象徴的表現の形で
提示される。これらの説明および表現は一般的にデータ処理技術の当業者が他の当業者に
自己の仕事の実態を有効に説明するために使用される。プロセス、手順、論理ブロック、
機能、プロセス、等々は本明細書において、また一般的に、望ましいおよび／あるいは期
待される結果につながる工程または命令の筋の通ったシーケンスとみなされる。工程は一
般的に物理量の物理的操作を含む。必ずしもではないが、通常これらの量はコンピュータ
またはデータ処理システムにおいて格納、移転、組み合わせ、比較、および別途操作が可
能な電気的、磁気的、光学的、または量子的信号の形を取る。主に一般的な用法から、こ
れらの信号をビット、波、波形、ストリーム、値、要素、符号、文字、用語、数字等々、
およびコンピュータ・プログラムまたはソフトウェアにおけるこれらの表現をコード（オ
ブジェクト・コード、ソース・コード、またはバイナリ・コードであり得る）と時に呼ぶ
ことが便利であることが分かっている。
【００１４】
しかし、これらおよび類似した用語は適当な物理量および／あるいは信号と関連付けら
れ、単にこれらの量および／あるいは信号に適用される便利なラベルであることを忘れな
いことが必要である。具体的に別途述べられず、および／あるいは以下の考察で明らかで
ない限り、本明細書を通じ、「操作」、「計算」、「決定」等々の用語を利用している考
察は物理（例えば電子）量を操作または返還するコンピュータもしくはデータ処理システ
ム、または類似した処理装置（例えば電気、光、または量子演算または処理装置または回
路）の行為およびプロセスを指す。これらの用語は回路、システム、またはアーキテクチ
ャ（例えばレジスタ、メモリ、他の類似した情報記憶、伝送、または表示装置、等々）内
の物理量を同じまたは別のシステムまたはアーキテクチャの、他のコンポーネント内の物
理量として同様に表される他のデータに操作または変換する行為およびプロセスを指す。
【００１５】
さらに、本出願内で、「電線」、「配線」、「線」、および「信号」は信号を回路にお
ける１点から別の点に物理的に移転させる任意の既知の構造、構成、配置、手法、方法、
および／あるいはプロセスを指す。また、本明細書の使用文脈から別途示されない限り、
「既知の」、「固定の」、「一定の」、「ある」、および「所定の」といった用語は、理
論的には可変であるが、通常前以て設定され、その後使用中に変わらない値、量、パラメ
ータ、制限、条件、状態、プロセス、手順、方法、実施、またはその組み合わせを一般的
に指す。
【００１６】
同様に、便宜上および簡素化の点から、「クロック」、「時間」、「タイミング」、「
率」、「期間」、および「周波数」の用語は一般的に互換性があり、本明細書においても
互換的に使用できるが、概してそれらの技術的に認められる意味を与えられている。さら
に便宜上および簡素化の点から、「データ」、「データ・ストリーム」、「波形」、およ
び「情報」は互換的に使用でき、「接続される」、「と連結される」、「に連結される」
、および「と通信する」（これは直接的または間接的な接続、連結または通信を指し得る
）の用語も同様であるが、本明細書においてこれらの用語は概して技術的に認められる意
味を与えられている。
【００１７】
本発明の実施形態はベースバンド周波数の回復の際、基準クロックを入って来る信号に
同期化する確実な方法を有利に提供する。発明はその各種態様において、代表的な実施形
態について以下により詳細に説明される。
【００１８】
本発明の各種実施形態によれば、ベースバンド周波数の回復の際、基準クロックを入っ
て来る信号（例えば電波信号）に同期化するためのアーキテクチャまたは回路は遅延ロッ
ク・ループ（ＤＬＬ）の遅延要素および／あるいは回路を含むことができる。この遅延要
素からの遅延調節信号は第１チャンネルに提供される一方、位相調節信号が第２チャンネ
ルに提供されることが良い。第２チャンネルは遅延要素の制御用の遅延調節信号を提供す
る一方、第１チャンネルは遅延調節信号を用いて回復電波信号を提供することができる。
さらに遅延制御信号を適当にリセットするためにリセット制御回路を含むことができる。
【００１９】
伝送データ（例えば電波信号）を直接ベースバンド信号周波数に変換するために変形コ
スタス受信機を用いることができる。この種の受信機の従来の変形において、受信機の基
準クロック生成パスの電圧制御発振器（ＶＣＯ）に加え、第２のＶＣＯを用いることがで
きる。しかし本発明の実施形態によれば、これら２つのＶＣＯの内１つを遅延要素で置き
換えることができる。特に、コスタス受信機の移相出力および基準クロックを受信できる
ＤＬＬを含むことができる。この方法によりベースバンド周波数の回復の際、基準クロッ
クを受信電波信号に同期化することを向上させることができる。
【００２０】
（受信機回路）
本発明による代表的な受信機回路は、（１）基準クロックを供給する基準クロック供給
回路と、（２）基準クロックを受信し、基準クロックを遅延した遅延クロック信号を供給
する遅延回路と、（３）電波信号を電気信号に変換したデータ信号を受信し、データ信号
および遅延クロック信号から回復電波信号を提供する第１チャンネルで、第１ミキサおよ
び第１フィルタを含む第１チャンネルと、（４）電波信号および遅延調節信号から引き出
される位相調節信号を受信し、電波信号および位相調節信号から遅延制御信号を遅延要素
に提供する第２チャンネルで、第２ミキサおよび第２フィルタを含む第２チャンネルと、
を含むことができる。
【００２１】
図１に、本発明の実施形態による受信機３００のブロック概略図を示す。受信機３００
は、Ｑ−チャンネルを含むＤＬＬ、Ｉ−チャンネル、基準クロック生成回路を有する。
【００２２】
まず、ＤＬＬに含まれる遅延線３１０について説明する。遅延線３１０は、バイアス（
例えば遅延制御信号ｘ）が供給されるアナログ遅延線を含む。アナログ遅延線は、例えば
、バイアスで制御されるインバータ・チェーン又はデジタル的に選択可能なインバータ・
チェーンである。前者のバイアスで制御されるインバータ・チェーンの場合は、インバー
タ・チェーンは複数の直列に接続されたインバータを含み、インバータによって遅延され
る遅延量は、複数のインバータの各々に供給されるバイアスに依存する。
【００２３】
例えば、いわゆる「電流欠乏」インバータ（current-starved inverter）で、各々のイ
ンバータの遅延量は、各々のインバータに供給される電流の大きさまたはインバータから
排出される電流の大きさに依存する。遅延線の遅延量は、複数のインバータの遅延量に依
存する。すなわち、遅延線の遅延量は、インバータに供給される電流の大きさを調整する
トランジスタまたはインバータから流れ出る電流の大きさを調整するトランジスタに印加
されるバイアス電圧の値に依存する。バイアス電圧の値は、後述の遅延制御信号ｘに依存
する。後者のデジタル的に選択可能なインバータ・チェーンの場合は、遅延線３１０はさ
らにアナログ−デジタル変換器（ＡＤＣ）を含む。遅延制御信号ｘは、ＡＤＣによりマル
チビットのデジタル信号に変換され、マルチビットのデジタル信号によって遅延量が制御
される。遅延ロック・ループ（ＤＬＬ）は、遅延線３１０、９０°移相器３０６、ミキサ
３０２−Ｑ、およびローパス・フィルタ３０４−Ｑを含む。
【００２４】
遅延ロック・ループ（ＤＬＬ）の遅延線３１０は、図６の位相検波器１１０および位相
検波器１１０の後段に設けられたＶＣＯ１０８の代わりに用いることができる。さらに、
遅延線３１０は遅延量の遅延量増幅率（ゲイン）ｃを有し、例えば遅延制御信号ｘに基づ
いて入力信号をｃｘ遅延して出力する。いずれにせよ、遅延制御信号ｘは遅延線３１０、
または制御可能な遅延パスを提供するのに別の遅延回路、の調節可能な遅延要素または類
似した回路要素を用いて信号の遅延を制御するのに用いることができる。
【００２５】
受信機３００は、さらにミキサ３０２−Ｉおよびミキサ３０２−Ｑを含む。ミキサ３０
２−Ｉおよびミキサ３０２−Ｑはそれぞれ、周期的および／あるいは正弦波形を有する入
力信号を受信する。ミキサ３０２−Ｉは後述するように、変調信号Ａ（ｔ）ｃｏｓ（ωc
ｔ）と遅延調節信号Ｂｃｏｓ（ω1ｔ＋ｃｘ）とを受信して掛けるのでＩ−チャンネルを
構成し、ミキサ３０２−Ｑは後述するように、変調信号Ａ（ｔ）ｃｏｓ（ωcｔ）と遅延
調節信号を９０°移相した位相調節信号Ｂｓｉｎ（ω1ｔ＋ｃｘ）を受信して掛けるので
Ｑ−チャンネルを構成する。
【００２６】
入力信号は、電波信号を受信して電気信号に変換し、その後所定の処理を加えられた変
調信号であって、Ａ（ｔ）ｃｏｓ（ωcｔ）の波形を有する。所定の処理は、本発明の受
信機回路が、アンテナ、増幅器およびハイパス・フィルタを有する電子機器に実装される
場合、例えば、電波信号がアンテナにより受信されて電波信号から電気信号に変換された
後、その電気信号を増幅器により増幅され、ハイパス・フィルタによって増幅器の出力の
うち所定の周波数より低い成分を減衰させ所定の周波数より高い成分を通過させた変調信
号を生成することができる。増幅器の増幅率は、Ｉ−チャンネルのローパス・フィルタ３
０４−Ｉの出力に基づいて調整される。前述の電子機器として、例えば電波時計に本発明
の受信機回路が実装される。
【００２７】
マルチプレクサ（図示なし）またはミキサ３０２−Ｉおよびミキサ３０２−Ｑは、遅延
線３１０とカップリングされている。ミキサ３０２−Ｉおよびミキサ３０２−Ｑが受信す
る信号は、ほぼ等しい周波数を有する。しかし、ミキサ３０２−Ｑと遅延線３１０との間
に９０°移相器３０６が設けられているため、ミキサ３０２−Ｉおよびミキサ３０２−Ｑ
が受信する遅延線３１０が生成した信号は、９０度の位相差を有する。例えば、遅延線３
１０が出力する遅延信号（例えばＢｃｏｓ（ω1ｔ＋ｃｘ））は、ミキサ３０２−Ｉと９
０°移相器３０６とに供給される。
【００２８】
９０°移相器３０６が受信した遅延信号（例えばＢｃｏｓ（ω1ｔ＋ｃｘ））は、９０
°移相器３０６で９０度位相がシフトされて移相信号（位相信号）（例えばＢｓｉｎ（ω
1ｔ＋ｃｘ））に変換される。ミキサ３０２−Ｉが、９０°移相器３０６から出力される
移相信号を受信する。ここでは、遅延信号を９０度移相した移相信号（例えばＢｓｉｎ（
ω1ｔ＋ｃｘ））を例示したが、９０°移相器３０６で遅延制御信号ｘに基づいた他の移
相量を用いてもよい。
【００２９】
ミキサ３０２−Ｉおよびミキサ３０２−Ｑの出力はそれぞれローパス・フィルタ３０４
−Ｉ，３０４−Ｑに通して高周波総和項（higher frequency summation term）を除去し
ても良い。すなわち、ローパス・フィルタ３０４−Ｉ，３０４−Ｑでは、所定の値より大
きい周波数成分は減衰させ、所定の値以下の周波数成分は通過させることができる。また
、Ｉ−チャンネルのミキサ３０２−Ｉの出力のみローパス・フィルタ３０４−Ｉを通して
、Ｑ−チャンネルの出力にはローパス・フィルタ３０４−Ｑを通さずに遅延線３１０に供
給してもよい。
【００３０】
上述のように、本実施例において受信機３００が受信する信号は、Ａ（ｔ）ｃｏｓ（ω
cｔ）を有する。Ａ（ｔ）は任時間的に変化する信号で、信号振幅が時間の関数になる。
「ｃｏｓ」（コサイン）は正弦および／あるいは周期的波形であり、ωは角周波数を表し
、ω＝２πｆ（「ｆ」は正弦波形の周波数）である。「ｔ」は時間を表している。Ｂ（ｔ
）も任時間的に変化する信号で、信号振幅が時間の関数になる。Ｂ（ｔ）は理想的に方形
波であるが、正弦または他の規則的な周期形を有する任意の振動信号であってもよい。
【００３１】
受信機３００はさらに、基準クロック・ジェネレータ３１４、ＰＬＬ３１２、およびＶ
ＣＯ３０８を含む。基準クロック・ジェネレータ３１４（例えば水晶振動子）を用いて振
動信号を生成し、その振動信号をＰＬＬ３１２に供給する。ＰＬＬ３１２の出力信号が、
ＶＣＯ３０８に供給される。ＶＣＯ３０８は、ＰＬＬ３１２の出力信号から基準クロック
信号（例えばＢｃｏｓ（ω1ｔ））を生成し、遅延線３１０に供給する。遅延線３１０は
、ミキサ３０２−Ｉに遅延調節信号（例えばＢｃｏｓ（ω1ｔ＋ｃｘ））を供給し、また
／あるいはミキサ３０２−Ｑに９０°移相器３０６経由で位相調節信号（例えばＢｓｉｎ
（ω1ｔ＋ｃｘ））を供給することができる。
【００３２】
一般的に、Ｉ−チャンネルは、復元したい信号（例えば回復電波信号（recovered radi
o signal））を供給し、Ｑ−チャンネルは、補正項または遅延制御信号ｘを供給する。遅
延制御信号ｘは、遅延線３１０又はそれに類する遅延要素に供給する信号である。遅延線
３１０に入力する遅延制御信号ｘは所定の周波数を取ることができ、遅延線３１０は、そ
の所定の周波数の遅延制御信号ｘに基づいてＶＣＯ３０８からの基準クロック信号を所定
時間遅延した遅延調節信号を生成する。
【００３３】
この実施例において、遅延線３１０は、受信した基準クロック信号Ｂｃｏｓ（ω1ｔ）
から遅延調節信号Ｂｃｏｓ（ω1ｔ＋ｃｘ）を生成することができる。遅延制御信号ｘは
遅延線３１０により提供される遅延時間で、遅延量増幅率（ゲイン）ｃは遅延線３１０の
ゲインである。従って、マルチプレクサまたはミキサ３０２−Ｉの出力はＡ（ｔ）ｃｏｓ
（ωcｔ）Ｂｃｏｓ（ω1ｔ＋ｃｘ）＝１／２Ａ（ｔ）Ｂ｛ｃｏｓ（（ω1−ωc）ｔ＋ｃｘ
）＋ｃｏｓ（（ω1＋ωc）ｔ−ｃｘ）｝である。さらに、ミキサ３０２−Ｉの出力信号の
合計（またはミックス）周波数項の周波数が高い成分に対応する１／２Ａ（ｔ）Ｂｃｏｓ
（（ω1＋ωc）ｔ−ｃｘ）は、ローパス・フィルタ３０４−Ｉの使用により除去される。
除去された場合、下記の式（２）で示すように、Ｉ−チャンネルの出力はさらに簡略化さ
れる。ここでΔω＝ω1−ωcである。
【００３４】
【数２】
2008289155.tif 000004
【００３５】
マルチプレクサまたはミキサ３０２−Ｑの出力はこのように波形Ａ（ｔ）ｃｏｓ（ωc
ｔ）Ｂｓｉｎ（ω1ｔ＋ｃｘ）＝１／２Ａ（ｔ）Ｂ｛ｓｉｎ（（ω1−ωc）ｔ＋ｃｘ）＋
ｓｉｎ（（ω1＋ωc）ｔ−ｃｘ）｝で表される。またその合計周波数項ｓｉｎ（（ω1＋
ωc）ｔ−ｃｘ）がローパス・フィルタ３０４−Ｑにより除去されると、下記の式（３）
で示すように、Ｑ−チャンネルの出力はさらに簡略化できる。
【００３６】
【数３】
2008289155.tif 000005
ｓｉｎ（Ｙ）が比較的小さい場合、ｓｉｎ（Ｙ）の線形近似は約Ｙであるとみなすこと
ができる。従って、式（３）のｓｉｎ（Δωｔ＋ｃｘ）は、（Δωｔ＋ｃｘ）と見なすこ
とができ、式（３）は下記の式（４）で示すように、さらに簡略化することができる。
【００３７】
【数４】
2008289155.tif 000006
従って式（４）のようにＱ−チャンネルの出力を表すことができ、これは遅延制御信号
ｘと指定することができる。この結果、式（４）を遅延制御信号ｘについて解くと、式（
５）のように表すことができる。
【００３８】
【数５】
2008289155.tif 000007
【００３９】
さらに、受信機３００が受信した信号や受信機３００の構成によっては、遅延線３１０
の遅延量増幅率（ゲイン）ｃは２／Ａ（ｔ）Ｂよりはるかに大きい場合もある。その場合
、下記の式（６）で示すように、式（５）はさらに簡略化できる。
【００４０】
【数６】
2008289155.tif 000008
式（６）は、遅延線３１０により提供される時間遅延の近似を表している。式（６）を
式（２）および式（３）に代入して簡略化する。式（２）のＩ−チャンネル出力における
復調電波信号は、
【００４１】
【数７】
2008289155.tif 000009
と簡略化できる。
式（３）のＱ−チャンネルにおける遅延制御信号は、
【００４２】
【数８】
2008289155.tif 000010
と簡略化できる。従って、ｃ＞＞２／Ａ（ｔ）Ｂである場合は、ｓｉｎ（Ｙ）に対する
上記の線形近似は有効とみなすことができる。従って、受信機３００は、遅延制御信号が
０に対応する出力１／２ＢＡ（ｔ）を生成する。
【００４３】
（遅延ロック・ループ（ＤＬＬ）のリセット回路）
ＤＬＬの代表的な遅延リセット回路は、（１）電波信号を受信し電波信号および移送調
節信号から遅延制御信号を提供するよう構成されるチャンネルで、チャンネルはミキサお
よびフィルタを含み、ＤＬＬは各々基準クロックから引き出される遅延調節信号および位
相調節信号を含む、チャンネルと、（２）遅延制御信号を所定時にリセットするよう構成
されるリセット回路と、を含むことができる。
【００４４】
式（６）に見られるように、遅延線３１０内の遅延要素に提供される制御入力または遅
延制御信号ｘは時間に基づくデルタに対しマイナスに比例する（例えばｃｘ＝−Δωｔ）
。従って比較的長時間の後、遅延制御信号ｘ、従って制御電圧または遅延線３１０のＤＣ
オフセットも規模がますます大きくなり得る。電源および／あるいは使用可能な電源電圧
が制限されるようなシステムおよび／あるいは用途に対応するために、遅延制御信号は本
発明の実施形態に従い、（１）共通の入力信号（例えば基準クロック信号）を受信する類
似または同一の並列回路（例えばレプリカ遅延線）および正弦波形（例えばコサイン関数
）の反復性または周期的な性質を利用することと、および／あるいは（２）周期的に遅延
制御信号をリセットすることによりリセットされることができる。さらに、このような信
号リセット操作に「自動リセット」機能を用いることができる。
【００４５】
次に図２（ａ）、図２（ｂ）および図３を参照してリセット回路について説明する。図
２（ａ）は本発明の一実施形態で、正弦波形の反復性を活用するレプリカ回路を利用した
リセット回路で、図２（ｂ）は本発明の別の実施形態で、周期的にリセットするリセット
回路である。
【００４６】
まず、図２（ａ）のＤＬＬリセット回路４００について説明する。遅延制御信号ｘは、
時間と共に増加するためリセットを行い所定の値に初期化する。ＤＬＬリセット回路４０
０は、サイン／コサイン関数の反復性を利用するＤＬＬリセット回路である。ＤＬＬリセ
ット回路４００は、遅延線４０２と略同一の構成を有するレプリカ遅延線４０４およびレ
プリカ遅延線４０６を有する。遅延線４０２、レプリカ遅延線４０４，４０６は正弦波形
の基準クロック信号Ｂｃｏｓ（ω1ｔ）を受信し、遅延線４０２、レプリカ遅延線４０４
，４０６はそれぞれ遅延制御信号ｘ，ｘa，ｘbを受信している。遅延線４０２はＢｃｏｓ
（ω1ｔ＋ｃｘ）を出力する。レプリカ遅延線４０４，４０６は、遅延線４０２のレプリ
カ回路で遅延線４０２と同じ遅延量増幅率（ゲイン）ｃを有するので、遅延線４０２の出
力信号であるＢｃｏｓ（ω1ｔ＋ｃｘ）の特定の値に対応した信号を出力する。例えば、
レプリカ遅延線４０４は、Ｂｃｏｓ（ω1ｔ＋ｃｘa）を出力し、レプリカ遅延線４０６は
、Ｂｃｏｓ（ω1ｔ＋ｃｘb）を出力する。レプリカ遅延線４０４およびレプリカ遅延線４
０６の出力は、遅延線４０２と遅延時間は異なるものの同じ周波数を有し、２πラジアン
または３６０°周期のサインおよび／またはコサイン関数の周期的な信号を出力するので
、遅延線４０２の出力をレプリカ遅延線４０４およびレプリカ遅延線４０６の出力と比較
することで、遅延線を制御する制御電圧または遅延制御信号ｘが有効な２π移相が起こる
ようにリセットすることができる。
【００４７】
本実施形態で、レプリカ遅延線４０４およびレプリカ遅延線４０６などのレプリカ回路
部分は２π閾値を検出するのに用いることができる。図２（ａ）の遅延線回路は図１の遅
延線３１０に対応する。遅延制御信号ｘaは、遅延制御信号ｘの最小値に等しく、遅延制
御信号ｘbは遅延制御信号ｘの最大値に等しいような固定または所定の値を有する。その
ため、レプリカ遅延線４０８の出力はレプリカ遅延線４０４（遅延制御信号ｘaにより制
御）の出力がＢｃｏｓ（０）に等しくなり（レプリカ遅延線４０４の出力が１回目の最大
値を迎えるまで）、レプリカ遅延線４０６（遅延制御信号ｘbにより制御）がＢｃｏｓ（
２π）に等しくなる期間（レプリカ遅延線４０６の出力が２回目の最大値を迎えるまで）
、遅延線４０２の出力およびレプリカ遅延線４０４およびレプリカ遅延線４０６の出力並
びに遅延制御信号ｘ，ｘa，ｘbをモニタする。
【００４８】
次に図２（ｂ）を参照して、リセット回路の別の実施形態について説明する。リセット
回路はローパス・フィルタ４１０とコンパレータ４１２を有する。ローパス・フィルタ４
１０は、抵抗器Ｒ１、コンデンサＣ１、および演算増幅器４１４、スイッチＳＷ１を有す
る。ローパス・フィルタ４１０は、図１のローパス・フィルタ３０４−Ｑに対応し、アナ
ログ・インテグレータ含むことができる。抵抗器Ｒ１は、ミキサ（図１のミキサ３０２−
Ｑに対応する）からの出力を受信する。抵抗器Ｒ１の出力に、コンデンサＣ１、および演
算増幅器４１４、スイッチＳＷ１に接続され、コンデンサＣ１、および演算増幅器４１４
、スイッチＳＷ１は、遅延制御信号ｘを出力する出力端子に接続されている。演算増幅器
４１４には、遅延制御信号ｘaも入力している。遅延制御信号ｘは、コンパレータ４１２
にも供給されている。コンパレータ４１２は、遅延制御信号ｘおよび遅延制御信号ｘbを
受信し、遅延制御信号ｘと遅延制御信号ｘbの大きさを比較する。遅延制御信号ｘが遅延
制御信号ｘbよりも大きくなると、すなわち、遅延制御信号ｘが上限値の遅延制御信号ｘb
を超えるとスイッチＳＷ１を閉じるためのパルスをスイッチＳＷ１に供給する。スイッチ
ＳＷ１が閉じられると、演算増幅器４１４は遅延制御信号ｘが入力の遅延制御信号ｘaの
値にリセットされるような単位ゲイン・フィードバックを形成する。これにより、遅延制
御信号ｘを最小値の遅延制御信号ｘaにリセットすることができる。
【００４９】
もちろん、図２（ｂ）の機構において遅延制御信号ｘaおよび遅延制御信号ｘbの入力を
切り替えてマイナス傾斜の遅延制御信号ｘを得ることもできる。例えば、遅延制御信号ｘ
が時間とともに減少する信号の場合は、遅延制御信号ｘaおよび遅延制御信号ｘbの入力を
それぞれ遅延制御信号ｘの最大値および最小値に設定し、遅延制御信号ｘが遅延制御信号
ｘbを下回ったのをコンパレータ４１２が検出したときにスイッチＳＷ１を閉じ、遅延制
御信号ｘを最大値の遅延制御信号ｘaにリセットしてもよい。あるいは、第３の固定／所
定値の遅延制御信号ｘcを第２コンパレータ（遅延制御信号ｘも受信する）に提供し、２
つのコンパレータの出力を論理的なＯＲにかけ、スイッチＳＷ１を閉じるための制御信号
を提供することができる。
【００５０】
図１に戻ると、遅延制御信号ｘはコサイン関数に対応する２π移相毎ではなく固定間隔
または所定時間に１度周期的にリセットすることができる。本実施形態で、リセットを行
う率が受信機が受信する信号の率よりはるかに高い場合、（たとえば１０倍、２０倍、４
０倍、またはそれ以上の倍数）、ミキサ出力（例えばミキサ３０２−Ｑ）を受信するロー
パス・フィルタ（例えばローパス・フィルタ３０４−Ｑ）はリセット操作の結果生じるノ
イズまたは「非理想的なもの」をフィルタして除去することができる。この実施例におい
て、ミキサ出力はリセット・スイッチを含むアナログ・インテグレータまたはローパス・
フィルタに提供することができ、これは後述の図３を用いて詳細に説明する。リセット・
スイッチは次に周期的にパルスを与えローパス・フィルタをリセットすることができる。
さらに、リセット・パルスの持続時間はローパス・フィルタ内のコンデンサを実質的に放
電させるだけ十分に長くあり得る。従って、比較的小さいコンデンサ値および比較的低抵
抗のリセット・スイッチであればリセット・パルスの持続時間は比較的短くて良い。ある
いは、リセット・パルス幅がベースバンド周波数と比較して有意であるほど十分に広くな
ると、このリセット・パルスからの影響をローパス・フィルタでフィルタして除去しない
とデータが破壊される可能性がある。
【００５１】
次に図３の概略的ブロック図を用いて、本発明のリセット操作の結果生じるノイズを除
去するノイズ除去回路５００のについて説明する。ノイズ除去回路５００は、ローパス・
フィルタ５１０に設けられている。ローパス・フィルタ５１０は、図１のローパス・フィ
ルタ３０４−Ｑに対応し、アナログ・インテグレータ含むことができる。ローパス・フィ
ルタ５１０は、抵抗器Ｒ１、コンデンサＣ１、演算増幅器５０４およびスイッチＳＷ１を
含む。ローパス・フィルタ５１０は、ミキサ５０２（図１のミキサ３０２−Ｑに対応する
）の出力を受信する。受信したミキサ５０２からの出力は、抵抗器Ｒ１に入力される。抵
抗器Ｒ１を経た信号は、コンデンサＣ１、演算増幅器５０４およびスイッチＳＷ１に入力
される。演算増幅器５０４は、ＲＣでフィルタされたミキサ５０２の出力と基準電圧の双
方を受信する。スイッチＳＷ１を短絡させることで、コンデンサＣ１に蓄積された電荷が
放電され、コンデンサＣ１の電位差は０となる。これにより、ローパス・フィルタ５１０
をリセットすることができる。
【００５２】
スイッチＳＷ１の短絡は、能動的なリセット信号によって調整され、コンデンサＣ１の
電荷を実質的にすべて放電させる時間、スイッチＳＷ１が短絡させているのが好ましい。
さらに、ローパス・フィルタ５１０からの遅延制御信号出力（遅延制御信号ｘ）は遅延線
５０６（図１の遅延線３１０に対応し得る）に入力され、遅延線５０６は基準パス５０８
経由で基準クロックも受信する。例えば、基準パス５０８は図１に示す配置における基準
クロック・ジェネレータ３１４、ＰＬＬ３１２、およびＶＣＯ３０８を含む。もちろん、
本発明の実施形態により他の基準クロックの配置および／あるいは生成回路も用いること
ができる。
【００５３】
（変調電波信号を回復する方法）
変調電波信号を回復する代表的な方法は、（１）基準クロックを設定可能な遅延分遅延
して遅延調節信号を生成することと、（２）遅延調節信号を移相して位相調節信号を提供
することと、（３）受信電波信号および位相調節信号から遅延制御信号を生成することと
、および（４）受信電波信号および遅延調節信号から変調電波信号を回復することと、の
工程を含むことができる。
【００５４】
図４のフロー６００を参照して、本発明の変調電波信号を回復する方法の一例を説明す
る。変調電波信号を回復する方法のフロー６００は工程Ｓ６０２で開始する。まず、工程
Ｓ６０４において、基準クロックを遅延線によって遅延することで遅延調節信号を生成す
る。遅延調節信号の基準クロックに対する遅延量は可変である。次いで、工程Ｓ６０６に
おいて、遅延調節信号が移相され（例えば約９０°）、位相調節信号を生成する。移相は
、遅延調節信号および遅延要素（例えば図１の遅延線３１０）による遅延量との間で所定
の関係を有する別の量であっても良い。工程Ｓ６０８において、図１のミキサ３０２−Ｑ
では、位相調節信号と受信機が受信した変調信号から遅延制御信号が生成される。一方、
工程Ｓ６１０において、図１のミキサ３０２−Ｉでは、遅延調節信号を用いて受信機が受
信した変調信号を復調する。以上で、工程Ｓ６１２としてフロー６００が終了する。方法
は図１に関し上述の受信機３００の操作、図２および図３に関し上述のリセット回路、お
よび／あるいは図５に関し後述する方法により修正および／あるいは補完されることがで
きる。
【００５５】
（ベースバンド周波数の回復の際、基準クロックを電波信号に同期化する方法）
基準クロックを電波信号に同期化する代表的な方法は、（１）電波信号を第１および第
２チャンネルで受信することで、第１チャンネルは遅延調節信号を用いて回復電波信号を
提供し、第２チャンネルは遅延調節信号から引き出される位相調節信号を用いて遅延制御
信号を提供することと、（２）遅延制御信号を用いて遅延要素を制御することで、遅延要
素は基準クロックを受信し遅延調節信号を提供することと、（３）遅延制御信号を所定時
間にリセットすることと、の工程を含む。リセットは一定間隔で、または例えばｃｏｓ（
０）またはｃｏｓ（２π）値を有する遅延調節信号に対応する時間の長さで起こることが
できる。
【００５６】
図５のフロー７００を参照しながら、本発明の基準クロックを電波信号に同期化する方
法の一例を説明する。工程Ｓ７０２で基準クロックを電波信号に同期化する方法のフロー
７００が開始する。次いで、工程Ｓ７０４において変調信号を第１チャンネルおよび第２
チャンネルで受信される。例えば、第１チャンネルは図１のＩ−チャンネルで、第２チャ
ンネルは図１のＱ−チャンネルであり、各チャンネルは、図１に示すように、ミキサ３０
２−Ｉおよびミキサ３０２−Ｑを含む。また、各チャンネルは、ローパス・フィルタ３０
４−Ｉおよびローパス・フィルタ３０４−Ｑが含んでいてもよいし、Ｉ−チャンネルのロ
ーパス・フィルタ３０４−Ｉのみが設けられていてもよい。また、ローパス・フィルタ３
０４−Ｉが、複数のローパス・フィルタによって形成されていても良い。
【００５７】
次に、工程Ｓ７０６において、第２チャンネルで受信した変調信号をもとに遅延制御信
号が生成され、遅延要素（例えばＤＬＬ）を遅延制御信号によって制御する。図１におい
て、第２チャンネルはＱ−チャンネルであり、遅延制御信号はＱ−チャンネルによって生
成される。次に、工程Ｓ７０８において、遅延制御信号が所定の時間にリセットされる。
工程Ｓ７１０で、フロー７００が終了する。
【００５８】
所定の時間にリセットする方法として、レプリカ回路を用いた方法を図２（ａ）で、固
定間隔（例えば周期的）にリセットする方法を図２（ｂ）で説明した。詳述すると、図２
（ａ）の遅延リセット方法では、コサイン関数などの正弦波形（例えばｃｏｓ（０）およ
びｃｏｓ（２π）において）の反復性を活用するレプリカ回路を利用し、図２（ｂ）の遅
延リセット方法では、リセット・スイッチを用いて周期的にリセットすることができる。
【００５９】
上述の例は電波受信機、ＤＬＬ制御、およびリセット回路の特定実施、ならびに時間的
に変化する信号の特定の形を含むが、当業者であれば他の技術および／あるいは信号の種
類または形も実施形態に従い用いることができることを理解しよう。さらに当業者であれ
ば実施形態に従い電流に基づく差分信号送信も用いることができる。
【００６０】
本発明の特定実施形態に関わる前述の説明は例示および説明の目的で呈される。これら
は網羅的または発明を開示の正確な形態に限定する意図はなく、上記の教示に照らし多数
の修正および変形が可能であることが明らかである。実施形態は発明の原理およびその実
際的な適用を最も良く説明し、それにより他の当業者が検討する特定用途に適するような
修正を加えて発明および各種実施形態を最も良く利用できるように選ばれ説明された。発
明の範囲は本明細書に添付される特許請求の範囲およびこれらの均等物により定義される
ことが意図される。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施形態による遅延線受信機を示す代表的なブロック該略図。
【図２】（ａ）、（ｂ）は、本発明の実施形態によりコサイン関数の反復性を利用したレプリカ回路部分を有する遅延ロック・ループ（ＤＬＬ）用のリセット回路を示す代表的な概略的ブロック図。
【図３】本発明の実施形態によるリセット可能なＤＬＬを示す代表的概略ブロック図。
【図４】本発明の実施形態に従い変調電波信号を回復する代表的な方法を示すフロー。
【図５】本発明の実施形態に従いベースバンド周波数回復の際、電波信号に基準クロックを同期化する代表的な方法を示すフロー。
【図６】従来のコスタス受信機回路を示す概略的なブロック図。
【図７】従来の基準位相ロック・ループ（ＰＬＬ）を示す概略的なブロック図。
【符号の説明】
【００６２】
３００…受信機、３０２−Ｉ，３０２−Ｑ，５０２…ミキサ、３０４−Ｉ，３０４−Ｑ
，４１０，５１０…ローパス・フィルタ、３０６…９０°移相器、３０８…ＶＣＯ、３１
０，４０２，５０６…遅延線、３１２…ＰＬＬ、３１４…基準クロック・ジェネレータ、
４００…ＤＬＬリセット回路、４０４，４０６，４０８…レプリカ遅延線、４１２…コン
パレータ、４１４，５０４…演算増幅器、５００…ノイズ除去回路、５０８…基準パス、
６００，７００…フロー、Ａ（ｔ）ｃｏｓ（ωcｔ）…変調信号、Ｂｃｏｓ（ω1ｔ）…基
準クロック信号、Ｂｃｏｓ（ω1ｔ＋ｃｘ）…遅延調節信号、Ｂｓｉｎ（ω1ｔ＋ｃｘ）…
位相調節信号、ｃ…遅延量増幅率（ゲイン）、Ｃ１…コンデンサ、Ｒ１…抵抗器、ＳＷ１
…スイッチ、ｘ，ｘa，ｘb，ｘc…遅延制御信号。
【図１】
2008289155.tif 000011
【図２】
2008289155.tif 000012
【図３】
2008289155.tif 000013
【図４】
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【図５】
2008289155.tif 000015
【図６】
2008289155.tif 000016
【図７】
2008289155.tif 000017