(57)【要約】【課題】信頼性を向上できる半導体記憶装置を提供し、歩留まりを向上できる半導体記憶装置の読み出し電圧の補正方法を提供する。【解決手段】半導体記憶装置は、半導体メモリ１２と、前記半導体メモリの読み出し電圧を補正した補正電圧Ｖread´を記憶する補正電圧記憶回路１９と、前記補正電圧記憶回路から前記補正電圧を読み出し、前記補正電圧により前記半導体メモリの読み出し動作を行うように構成されたコントローラ１３とを具備する。【選択図】      図１
2008066466.tif 000002
【特許請求の範囲】
【請求項１】
半導体メモリと、
前記半導体メモリの読み出し電圧を補正した補正電圧を記憶する補正電圧記憶回路と、
前記補正電圧記憶回路から前記補正電圧を読み出し、前記補正電圧により前記半導体メモリの読み出し動作を行うように構成されたコントローラとを具備すること
を特徴とする半導体記憶装置。
【請求項２】
前記半導体メモリは、ＮＡＮＤ型フラッシュメモリであること
を特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記補正回路は、前記半導体メモリの周辺回路に配置されること
を特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
基準チップと、補正電圧記憶回路を有する補正チップとを備え、
前記補正チップの書き込み電圧を取得し、
前記補正チップの消去電圧を取得し、
取得した前記書き込み電圧および前記消去電圧により、前記補正チップの読み出し電圧を補正し、
前記補正した読み出し電圧を前記補正電圧記憶回路に記録することを具備すること
を特徴とする半導体記憶装置の読み出し電圧の補正方法。
【請求項５】
前記補正した読み出し電圧は、
Cγ´を前記補正チップのカップリング比、Cγを前記基準チップのカップリング比、Ｖreadを補正前の前記補正チップの読み出し電圧、Ｖtを前記基準チップのメモリセルの閾値電圧、Ｖt0を前記基準チップのメモリセルの中性閾値電圧とすれば、
(Cγ´÷ Cγ)×Ｖread＋(Ｖt−Ｖt0)×{1−(Cγ´÷ Cγ)}
であること
を特徴とする請求項４に記載の半導体記憶装置の読み出し電圧の補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置およびその読み出し電圧の補正方法に関し、例えば、ＮＡＮＤ型フラッシュメモリ等に適用されるものである。
【背景技術】
【０００２】
従来より、ＮＡＮＤ型フラッシュメモリ等の読み出し不良特性（Read Disturb特性）の評価を同一半導体ウェハ内かつ同一の読み出し電圧で行った場合であっても、半導体チップ間でRead Disturb特性の測定結果にバラツキが生じることが知られている（例えば、特許文献１参照）。これは、製造プロセス際のさまざまな加工・処理のバラツキに起因した、メモリセル特性のバラツキが原因であると考えられている。特に、ＮＡＮＤ型フラッシュメモリの場合には、メモリセルのカップリング比・中性閾値が、読み出し電圧（Ｖread）印加に対するトンネル絶縁膜中の電界強度に大きな影響を与えて、Read Disturb特性に大きく影響する。よって、同一の読み出し電圧を印加した際に発生するリーク電流量はこれらに大きく依存し、Read Disturb特性を左右する。
【０００３】
そのため、読み出し電圧Ｖreadを半導体ウェハ内すべての半導体チップで共通の値に設定すると、カップリング比・中性閾値等のバラツキにより、トンネル絶縁膜のリーク電流量にバラツキが生じ、Read Disturb特性のバラツキが発生する。
【０００４】
一方、現行の製造プロセス技術では、Read Disturb特性バラツキへの影響を無視できる程度のレベルの精度を得ることは、実質的に不可能である。
【０００５】
上記のように、従来の半導体記憶装置では、統一された読み出し電圧Ｖreadで読み出し動作がなされ、半導体チップごとにRead Disturb特性が最適化するように補正された読み出し電圧により読み出し動作がなされていない。そのため、Read Disturb特性が最適化されておらず、不良ビット数が増大して、信頼性が低下するという問題があった。
【０００６】
また、従来の半導体記憶装置の検査方法の際には、各々の半導体チップのRead Disturb特性が最適化するように、半導体チップごとに読み出し電圧Ｖreadを補正することは行われていない。
【０００７】
そのため、一定の値に統一された読み出し電圧では、所定の規格基準のRead Disturb特性を満たさないとして扱われる不良チップが増大し、半導体ウェハから取得できる適正チップが低減するため、歩留まりが低下するという問題があった。
【特許文献１】特開２００２−０１６１５４号公報  明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
この発明は、信頼性を向上できる半導体記憶装置を提供する。
【０００９】
この発明は、歩留まりを向上できる半導体記憶装置の読み出し電圧の補正方法を提供する。
【課題を解決するための手段】
【００１０】
この発明の一態様によれば、半導体メモリと、前記半導体メモリの読み出し電圧を補正した補正電圧を記憶する補正電圧記憶回路と、前記補正電圧記憶回路から前記補正電圧を読み出し、前記補正電圧により前記半導体メモリの読み出し動作を行うように構成されたコントローラとを具備する半導体記憶装置を提供できる。
【００１１】
この発明の一態様によれば、基準チップと、補正電圧記憶回路を有する補正チップとを備え、前記補正チップの書き込み電圧を取得し、前記補正チップの消去電圧を取得し、取得した前記書き込み電圧および前記消去電圧により、前記補正チップの読み出し電圧を補正し、前記補正した読み出し電圧を前記補正電圧記憶回路に記録することを具備する半導体記憶装置の読み出し電圧の補正方法を提供できる。
【発明の効果】
【００１２】
この発明によれば、信頼性を向上できる半導体記憶装置が得られる。
【００１３】
この発明によれば、歩留まりを向上できる半導体記憶装置の読み出し電圧の補正方法が得られる。
【発明を実施するための最良の形態】
【００１４】
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１５】
[一実施形態]
まず、図１乃至図３を用いて、この発明の一実施形態に係る半導体記憶装置を説明する。図１は、この実施形態に係る半導体記憶装置を示す平面図である。図３は、図１中のＮＡＮＤ型フラッシュメモリの一構成例を示す回路図である。
【００１６】
図示するように、半導体チップ１１は、ＮＡＮＤ型フラッシュメモリ１２、補正電圧記憶回路１９、およびメモリコントローラ１３を備えている。
【００１７】
ＮＡＮＤ型フラッシュメモリ１２は、メモリセルトランジスタＭＴがアレイ状に配置されたメモリセルアレイ１４、このメモリセルアレイ１５を選択するロウデコーダ１５、およびセンスアンプ等が設けられた周辺回路１６を有している。このＮＡＮＤ型フラッシュメモリ１２は、１つのメモリセルに１ビットのデータを記憶することが可能な２値ＮＡＮＤ型フラッシュメモリであってもよいし、１つのメモリセルに多ビットの複数データを記憶することが可能な多値ＮＡＮＤ型フラッシュメモリであってもよい。
【００１８】
補正電圧記憶回路１９は、ＮＡＮＤ型フラッシュメモリ１２の周辺回路１６中に設けられ、補正電圧（Ｖread´）を記憶するように構成されている。上記補正電圧Ｖread´は、ＮＡＮＤ型フラッシュメモリ１２の読み出し電圧（Ｖread）に対して、後述する方法により補正された読み出し電圧である。補正電圧Ｖread´は、読み出し動作の際に、配線１７−２を介して、メモリコントローラ１３により読み出される。
【００１９】
補正電圧記憶回路１９は、図２（ａ）、（ｂ）に示すように、例えば、フラッシュメモリ、強誘電体メモリ（ＦｅＲＡＭ；Ferroelectric Random Access Memory）等をメモリセルとして備えた回路を適用することができる。さらに、これらに限らず、例えば、ＳＲＡＭ（Static Random Access Memory）、ＭＲＡＭ（Magnetic Random Access Memory）等をメモリセルとして備え補正電圧（Ｖread´）を記憶するように構成された回路であれば良い。
【００２０】
メモリコントローラ１３は、ＮＡＮＤ型フラッシュメモリ１２内部の物理状態（例えば、何処の物理ブロックアドレスに、何番目の論理セクタアドレスデータが含まれているか、あるいは、何処のブロックが消去状態であるか）を制御し、読み出し動作の際に、補正電圧記憶回路１９から補正電圧Ｖread´を読み出し、補正電圧Ｖread´によりＮＡＮＤ型フラッシュメモリ１２の読み出し動作を行うように構成されている。また、コントローラ１３は、ＮＡＮＤ型フラッシュメモリ１２に対してデータの入出力制御、データの管理、及びデータを書き込む際には誤り訂正符号（ＥＣＣ）を付加し、読み出す際にも誤り訂正符号（ＥＣＣ）の解析・処理を行う。
【００２１】
次に、ＮＡＮＤ型フラッシュメモリ１２の一構成例について、図３を用いて説明する。図示するように、ＮＡＮＤ型フラッシュメモリ１２は、ロウデコーダ１５、メモリセルアレイ１４、センスアンプ２４、ソース線ドライバ２５を備えている。
【００２２】
ロウデコーダ１５は、アドレスバッファ（図示せず）からのアドレスに従い、ワード線ＷＬ１〜ＷＬ８、選択セレクトゲート線ＳＧＤ、ＳＧＳを選択するように構成されている。また、ロウデコーダ１５は、ロウメインデコーダ回路２６、コア部（ロウサブデコーダ回路）２７を備えている。
【００２３】
ロウメインデコーダ回路２６は、ロウアドレス信号をデコードして、ロウアドレスデコード信号をコア部２７に送信する。コア部２７は、転送ゲート線ＴＧにゲートが共通接続されたトランスファゲートトランジスタＴＧＴＤ、ＴＧＴＳ、転送トランジスタＴＲ１〜ＴＲ８を備えている。
【００２４】
メモリセルアレイ１４は、マトリクス状に配置され電流経路の一端および他端が直列に接続された選択トランジスタＳＴ１、ＳＴ２、メモリセルトランジスタＭＴ１〜ＭＴ８から構成されたＮＡＮＤセル列２８を備えている。ＮＡＮＤセル列２８の電流経路の一端はセンスアンプ２４に接続され、他端はソース線ＳＬに接続されている。
【００２５】
メモリセルトランジスタＭＴ１〜ＭＴ８のそれぞれは、半導体基板上に設けられたトンネル絶縁膜、トンネル絶縁膜上に設けられた浮遊ゲートＦＧ、浮遊ゲートＦＧ上に設けられたゲート間絶縁膜、ゲート間絶縁膜上に設けられた制御ゲートＣＧを備えた積層構造である。メモリセルトランジスタＭＴ１〜ＭＴ８は、ビット線方向に沿って隣接するもので電流経路であるソース／ドレインを共有し、それぞれの電流経路の一端および他端が直列に接続するように配置されている。
【００２６】
尚、メモリセルトランジスタＭＴの個数は、本例の８個に限らず、例えば、１６個、３２個等であっても良い。また、選択トランジスタＳＴ１、ＳＴ２は、ＮＡＮＤセル列２８を選択できる構成であれば、選択トランジスタＳＴ１、ＳＴ２のいずれか一方のみが設けられていても良い。
【００２７】
同一列にあるメモリセルトランジスタＭＴの制御ゲートＣＧはワード線ＷＬ１〜ＷＬ８のいずれかに共通接続され、同一列にある選択トランジスタＳＴ１、ＳＴ２のゲートはそれぞれセレクトゲートＳＧＤ、ＳＧＳの一方に接続されている。選択トランジスタＳＴ１のドレインは、ビット線ＢＬ１〜ＢＬｎのいずれかに接続されている。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続されている。ソース線ＳＬは、ソース線ドライバ２５に接続されている。
【００２８】
センスアンプ２４は、周辺回路１６に配置され、選択されたメモリセルトランジスタＭＴから読み出したデータを増幅するように構成されている。
【００２９】
ソース線ドライバ２５は、周辺回路１６に配置され、ソース線ＳＬにソース電圧を印加するように構成されている。
【００３０】
＜読み出し動作＞
次に、この実施形態に係る半導体記憶装置の読み出し動作について、図３乃至図５を用いて説明する。ＮＡＮＤ型フラッシュメモリ１２の読み出し動作は、ワード線単位（１PEGE単位）で行われるが、本例では、メモリセルトランジスタＭＴ３のデータを読み出す場合を例に挙げて説明する。図４は、本例の読み出し動作の際のＮＡＮＤセル列２８を示す断面図である。
【００３１】
まず、図３に示すように、メモリコントローラ１３は、補正電圧記憶回路１９に記憶された補正電圧Ｖread´を読み出す。
【００３２】
続いて、メモリコントローラ１３は、図４に示す電位が印加されるように、ロウデコーダ１５、ソース線ドライバ２３、およびセンスアンプ２４を制御する。
【００３３】
即ち、ロウデコーダ１５は、非選択のメモリセルトランジスタＭＴ１、ＭＴ２、ＭＴ４〜ＭＴ８の制御ゲートＣＧに補正電圧Ｖread´を印加し、選択のメモリセルトランジスタＭＴ３の制御ゲートＣＧに０Ｖを印加するように、転送トランジスタＴＲ１〜ＴＲ８を駆動させる。ロウデコーダ１５は、選択トランジスタＳＴ１、ＳＴ２のゲート電極Ｇ１、Ｇ２に所望の電圧Ｖsgを印加するように、トランスファゲートトランジスタＴＧＴＤ、ＴＧＴＳを駆動させる。同様に、選択トランジスタＳＴ２のソースＳ／Ｄに０Ｖを印加するようにソース線ドライバ２５を制御し、選択トランジスタＳＴ１のドレインＳ／Ｄに電圧Ｖblを印加するように、センスアンプ２４を制御する。
【００３４】
そのため、非選択のメモリセルトランジスタＭＴ１、ＭＴ２、ＭＴ４〜ＭＴ８間のチャネルＣＨが補正電圧Ｖread´によりオンとされ、選択のメモリセルトランジスタＭＴ３中のデータが上記チャネルＣＨを通じてセンスアンプ２４により増幅され、読み出し動作が完了する。
【００３５】
上記のように、ロウデコーダ１５は、非選択のメモリセルトランジスタＭＴ１、ＭＴ２、ＭＴ４〜ＭＴ８の制御ゲートＣＧに補正電圧Ｖread´が印加されるように、転送トランジスタＴＲ１、ＴＲ２、ＴＲ４〜ＴＲ８を駆動させる。
【００３６】
そのため、図５に示すように、読み出し不良特性（Read Disturb特性）ＲＤ´を向上できる。図５中の実線ＲＤ´は本例の補正電圧Ｖread´によるRead Disturb特性であり、破線ＲＤは補正電圧によらない補正前の読み出し電圧によるRead Disturb特性を示している。
【００３７】
図中の実線ＲＤ´および破線ＲＤに示すように、補正電圧Ｖread´により読み出し動作を行った場合では、実線ＲＤ´はいずれの時間においても破線ＲＤよりも下方であり、不良ビット数を低減できることが分かる。例えば、時間１０３［ｓ］では、その差５５に示される不良ビット数を１０００個程度低減することができる。
【００３８】
そのため、Read Disturb特性ＲＤ´を向上でき、不良ビット数を低減できる点で、信頼性を向上できる。
【００３９】
ここで、Read Disturb特性について、図６乃至図９を用いて説明する。
【００４０】
上記のように、読み出し動作の際には、非選択ワード線に読み出し電圧を印加し、非選択のメモリセルトランジスタをオンさせる必要がある。
【００４１】
図６に示すように、この際、非選択のメモリセルトランジスタのトンネル絶縁膜に印加される読み出し電圧によって、電子が基板から浮遊電極ＦＧにリークして弱い書き込みが発生し得る。その結果、非選択のメモリセルトランジスタの閾値が上昇し、データ変化が生じ、読み出し不良（Read Disturb）が発生する。
【００４２】
この閾値上昇がより早いセルは、Read Disturb特性が悪いと定義され、読み出し動作を継続することにより、分布の裾として現れる。例えば、図７は、ある閾値電圧値Ｖth以上に変化したセルを不良ビット（Fail Bit）とし、この不良ビットの総数と時間（Tstress）との関係を示す図である。図示するように、時間Ｔ０の場合では、正規分布であった閾値電圧値Ｖthの分布が、時間Ｔ１から時間Ｔ２の場合に示す時間の経過に伴って閾値上昇が早くなっている。
【００４３】
そして、図８に示すように、時間（Tstress）とある閾値以上に変化したメモリセルトランジスタの数（不良ビット数）との関係からRead Disturb特性が得られ、この特性線が下方ほど特性は良いことを示している。
【００４４】
さらに、図９は、同一のシリコンウェハから得られた異なる半導体チップのRead Disturb特性を示す図である。図示するように、同一のシリコンウェハから得られた半導体チップであっても、製造プロセス際のさまざまな加工・処理のバラツキに起因して、Read Disturb特性にもバラツキが生じる。例えば、上記図６中に示したトンネル絶縁膜３５の膜厚のバラツキや、制御電極ＣＧの形状のバラツキ等である。図中の実線５７に示すRead Disturb特性は、実線５８に示すRead Disturb特性よりも上方に位置し、その特性が悪いことを示している。
【００４５】
しかし、本例では、図５中の補正電圧Ｖread´により読み出し動作を行った場合の実線ＲＤ´の示すように、いずれの時間においても破線ＲＤよりも下方であり、不良ビット数を低減できる。そのため、製造プロセス際のさまざまな加工・処理のバラツキにかかわらず、Read Disturb特性を向上でき、不良ビット数を低減でき、信頼性を向上できる点で有利である。
【００４６】
＜読み出し電圧の補正方法＞
次に、この実施形態に係る半導体記憶装置の読み出し電圧の補正方法について、図１０乃至図１６を用いて説明する。本例に係る補正方法は、読み出し不良特性（Read Disturb特性）を向上する目的で、半導体チップごとに読み出し電圧に対して所定の補正を行って、補正電圧Ｖread´を求め、この補正電圧Ｖread´を補正電圧記憶回路１９に記憶させる方法に関する。
【００４７】
図１０は、本例に係るダイシングされる前のシリコンウェハ１０上に形成された、多数のＮＡＮＤ型フラッシュメモリ１２を示す平面図である。
【００４８】
図示するように、チップにはコントローラ１３は今だ実装されていない。この状態で、読み出し電圧の補正を行う。
【００４９】
ここで、この補正方法の基準となる一のＮＡＮＤ型フラッシュメモリ１２−０を基準チップchip（Ａ）、この補正方法の対象となる一のＮＡＮＤ型フラッシュメモリを補正チップchip（Ｂ）として、以下説明する。尚、本例では、上記基準チップchip（Ａ）と補正チップchip（Ｂ）は、同一のシリコンウェハ１０上に形成された半導体チップを例に挙げて説明するが、基準チップchip（Ａ）と補正チップchip（Ｂ）は異なるシリコンウェハ上に形成された半導体チップであっても良い。
【００５０】
図１１に示すように、この説明における必要な各値は、ＮＡＮＤ型フラッシュメモリ１２に電気的に接続されたプローバ３２により検出され、テスタ３１により表示・処理される。図１１では、補正チップchip（Ｂ）の必要な値を検出する様子を示している。また、本例の読み出し電圧の補正方法は、図１２に示すステップＳＴ１〜ＳＴ４に従って行われる。
【００５１】
続いて、図１３は、この補正方法により必要な値を示す図であり、（ａ）は基準チップchip（Ａ）についての必要な値であり、（ｂ）は補正チップchip（Ｂ）についての必要な値である。図示する値のうち測定する必要がある値は、補正チップchip（Ｂ）の書き込み電圧Ｖpgm0および消去電圧Ｖerese0であり、その他の値は、以下の代入式等により計算により求める値である。
【００５２】
（ステップＳＴ１）
まず、図１４に示すように、相当数（例えば、数Ｍビット程度）のメモリセルトランジスタＭＴに対して書き込み動作を行い、その閾値電圧Ｖthの分布をテスタ３１により表示および処理を行う。そして、この分布の最大値（Ｖthw peak）の解析結果から、補正チップchip（Ｂ）の書き込み電圧Ｖpgm0を取得する。
【００５３】
（ステップＳＴ２）
続いて、図１５に示すように、相当数のメモリセルトランジスタＭＴに対して消去動作を行い、その閾値電圧Ｖthの分布をテスタ３１に表示および処理を行う。この分布の最大値（Ｖthe peak）の解析結果から、補正チップchip（Ｂ）の消去電圧Ｖerase0を取得する。
【００５４】
（ステップＳＴ３）
続いて、上記取得した補正チップchip（Ｂ）の書き込み電圧Ｖpgm0、および消去電圧Ｖerase0を用いて、以下のような計算により、補正電圧Ｖread´を算出する。
【００５５】
まず、基準チップchip（Ａ）のフローティングゲート電位Ｖfgは、以下のように表わされる。
【００５６】
Ｖfg=Cγ(Ｖcg-Ｖth+Ｖt0)・・・(＊) 
[Cγ: chip（Ａ）のカップリング比、Ｖcg: chip（Ａ）のゲート電位、Ｖth:セルの閾値電位、Ｖt0: chip（Ａ）のセルの中性閾値] 、
一方、補正チップchip（Ｂ）のフローティングゲート電位Ｖfg´は、以下の関係式により表わされる。
【００５７】
Ｖfg´=Cγ´(Ｖcg´-Ｖth+Ｖt0´)・・・(＊＊) 
[Cγ´: chip（Ｂ）のカップリング比、Ｖcg´: chip（Ｂ）のゲート電位、Ｖth:セルの閾値電位、Ｖt0´: chip（Ｂ）のセルの中性閾値] 
ここで、補正chip（Ｂ）は、基準チップchip（Ａ）よりαだけ、中性閾値が高いことが知られている。即ち、補正chip（Ｂ）のセルの中性閾値Ｖt0´は、上記αと下記のような関係にある。
【００５８】
Ｖt0´＝Ｖt0 +α
上記αは、chip（Ａ）の書き込み電圧Ｖpgm・消去電圧Ｖerase、および取得したChip（Ｂ）の書き込み電圧Ｖpgm0・消去電圧・Ｖerase0を用いて以下のように表わされる。
【００５９】
α= (Ｖpgm0＋Ｖerase0)／２−(Ｖpgm＋Ｖerase)／２
さらに、補正chip（Ｂ）のセルのカップリング比Cγ´は、カップリング比係数βを用いて以下のように表わされる。
【００６０】
Cγ´＝ β×Cγ
上記カップリング比係数βは、以下のように表わされる。
【００６１】
β= 100×[{(Ｖpgm−Ｖerase)−(Ｖpgm0−Ｖerase0)}]／２／Ｖpgm
上記式および関係式（＊）、（＊＊）より、補正チップ（Ｂ）のゲート電圧Ｖcg´は、以下のようになる。
【００６２】
Ｖcg´= (Cγ´÷ Cγ)×Ｖcg＋(Ｖt−Ｖt0)×{1−(Cγ´÷ Cγ)}−α
以上より、補正チップchip（Ｂ）の補正電圧Ｖread´は、以下のように求めることができる。
【００６３】
Ｖread´= (Cγ´÷ Cγ)×Ｖread＋(Ｖt−Ｖt0)×{1−(Cγ´÷ Cγ)} 
（ステップＳＴ４）
続いて、上記計算により求めた、補正電圧Ｖread´を補正チップchip（Ｂ）の補正電圧記憶回路１９に記憶させる。
【００６４】
上記のように、この実施形態に係る半導体記憶装置の読み出し電圧の補正方法によれば、下記（１）および（２）の効果が得られる。
【００６５】
（１）歩留まりを向上できる。
【００６６】
上記のように、本例の補正方法によれば、補正チップchip（Ｂ）の書き込み電圧Ｖpgm0および消去電圧Ｖerese0を取得し、上記計算を行うことに求めた補正チップchip（Ｂ）の補正電圧Ｖread´を、補正チップchip（Ｂ）の補正電圧記憶回路１９に記憶させる。
【００６７】
そのため、図１６に示すように、補正チップ（Ｂ）の読み出し不良特性（Read Disturb特性）ＲＤ（Ｂ）´を向上できる。図中の実線ＲＤ（Ｂ）´は補正後の補正電圧Ｖread´による補正チップchip（Ｂ）のRead Disturb特性であり、破線ＲＤ（Ｂ）は補正前の読み出し電圧による補正チップchip（Ｂ）のRead Disturb特性を示している。実線ＲＤ（Ａ）は基準チップchip（Ａ）のRead Disturb特性である。
【００６８】
図示するように、実線ＲＤ（Ｂ）´は、基準チップchip（Ａ）のRead Disturb特性を示す実線ＲＤ（Ａ）により近づいており、いずれの時間においても破線ＲＤ（Ｂ）よりも不良ビット数を低減できることが分かる。
【００６９】
一方、従来のRead Disturb特性の検査は、統一された読み出し電圧Ｖreadで読み出し動作がなされていた。そのため、所定の規格基準のRead Disturb特性を満たさない不良チップ（例えば、図１６中の破線ＲＤ（Ｂ）の特性を有する補正前のチップchip（Ｂ））の数が増大し、半導体ウェハから取得できる適正チップが低減するため、歩留まりが低下するという問題があった。
【００７０】
しかし、本例では、チップごとにRead Disturb特性を最適化した補正電圧Ｖread´を算出することができる。そのため、統一された読み出し電圧Ｖreadでは不良チップ扱われるものであっても、所定の規格基準のRead Disturb特性を満たした使用可能な適正チップ（例えば、図１６中の実線ＲＤ（Ｂ）´の特性を有する補正後のチップchip（Ｂ））として補正することができる。
【００７１】
そのため、半導体ウェハから取得できる適正チップを増大でき、歩留まりを向上できる。
【００７２】
（２）製造コスト低減に対して有利である。
【００７３】
本例の方法は、Read Disturb特性の検査の際に、プローバ３２およびテスタ３１等を用いて必要な値を取得し、所定の計算を行えばよい。そのため、メモリセルトランジスタＭＴのセル形状のバラツキを是正する高精度な露光装置等が必要なく、製造プロセスを変えることなくRead Disturb特性を向上することができる点で製造コストの低減に対して有利である。
【００７４】
例えば、より短波長の高精度な露光装置を導入するのであれば１台あたり数億円程度の製造コスト、製造プロセスの変化に伴うフォトマスクが増大するのであれば１枚当たり数百万円程度の製造コストが必要となるが、本例では、かかる製造コストをかけることなく同様の効果を得ることが可能である。
【００７５】
また、本例の補正方法は、検査の際に、対象チップの書き込み電圧Ｖpgm0および消去電圧Ｖerese0のみを取得し、所定の計算を行えばよいため、検査時間が増大することもない。
【００７６】
尚、本例では、一例として読み出し電圧を補正した補正電圧Ｖread´を記憶する補正電圧記憶回路１９を備えた半導体チップ１１およびその読み出し電圧の補正方法を示した。しかし、書き込み電圧を補正した補正電圧等を記憶する補正電圧記憶回路１９を備えた半導体チップであっても同様の効果を得ることができる。
【００７７】
以上、一実施形態を用いて本発明の説明を行ったが、この発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００７８】
【図１】この発明の一実施形態に係る半導体記憶装置を示す平面図。
【図２】（ａ）、（ｂ）は、図１中の補正電圧記憶回路の一例を示す回路図。
【図３】図１中のＮＡＮＤ型フラッシュメモリの一構成例を示す回路図。
【図４】この実施形態に係る半導体記憶装置の読み出し動作の際のＮＡＮＤセル列を示す断面図。
【図５】この実施形態に係る半導体記憶装置のRead Disturb特性を示す図。
【図６】Read Disturb特性を説明するための断面図。
【図７】Read Disturb特性を説明するための図。
【図８】Read Disturb特性を示す図。
【図９】同一のシリコンウェハから得られた異なる半導体チップのRead Disturb特性を示す図。
【図１０】この実施形態に係る半導体記憶装置の読み出し電圧の補正方法を説明するための平面図。
【図１１】この実施形態に係る半導体記憶装置の読み出し電圧の補正方法を説明するための図。
【図１２】この実施形態に係る読み出し電圧の補正方法を説明するためのフローチャート図。
【図１３】この実施形態に係る読み出し電圧の補正方法の際に必要な値を示す図。
【図１４】この実施形態に係る読み出し電圧の補正方法の一ステップを示す図。
【図１５】この実施形態に係る読み出し電圧の補正方法の一ステップを示す図。
【図１６】この実施形態に係る読み出し電圧の補正方法を行った後のRead Disturb特性を示す図。
【符号の説明】
【００７９】
１１…半導体チップ、１２…ＮＡＮＤ型フラッシュメモリ、１３…メモリコントローラ、１４…ロウデコーダ、１５…メモリセルアレイ、１６…周辺回路、１７−１、１７−２…配線、１９…補正電圧記憶回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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