(57)【要約】【課題】電極のシリサイド化のための熱処理による素子の電気的特性の劣化を抑制し、また電極の膨張による短絡を防止すると共に、材料選択の自由度およびプロセスマージンの向上を図る。【解決手段】半導体基板１上に、キャップ膜１３，２３に有するゲート電極１２，２２を形成し、その側面にサイドウォール膜１７を形成する。このときゲート電極１２，２２をキャップ膜１３，２３よりも細く、且つ、サイドウォール膜１７の高さをキャップ膜１３，２３の上面の高さよりも低く形成する。ゲート電極１２，２２上を層間絶縁膜３で覆った後、ＣＭＰにより当該層間絶縁膜３からキャップ膜１３，２３を露出させる。その後ゲート電極１２上のキャップ膜１３を除去し、シリサイド化金属５２を堆積して当該ゲート電極１２を選択的にシリサイド化する。【選択図】図７
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【特許請求の範囲】
【請求項１】
（ａ）半導体基板上に電極材およびシリサイド化保護膜を順次堆積しそれらをパターニングすることで、前記シリサイド化保護膜によるキャップ膜を上面に有する電極を形成する工程と、
（ｂ）前記電極の側面にサイドウォールを形成する工程と、
（ｃ）前記電極上を層間絶縁膜で覆い、その上面を平坦化して、当該層間絶縁膜から前記キャップ膜の上面を露出させる工程と、
（ｄ）前記キャップ膜を除去して前記電極の上面を露出させる工程と、
（ｅ）露出した前記電極の上面に金属を堆積して熱処理を行うことにより、当該電極をシリサイド化する工程と、を備える半導体装置の製造方法であって、
前記工程（ａ）において、前記パターニングは前記シリサイド化保護膜よりも前記電極材の方がエッチングレートが高くなるエッチングにより行われ、それにより前記電極が前記キャップ膜よりも細く形成され、
前記工程（ｂ）において形成される前記サイドウォールの高さは、前記キャップ膜の上面の高さよりも低い
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法であって、
前記工程（ｄ）において、前記電極の上面の一部に前記キャップ膜を残存させる
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法であって、
前記工程（ａ）において形成される前記電極は複数個であり、互いに太さの異なる第１および第２の電極を含み、
前記工程（ｄ）において、前記第１および第２の電極の細い方の上面の一部に前記キャップ膜を残存させる
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１から請求項３のいずれか記載の半導体装置の製造方法であって、
前記工程（ａ）において形成される前記電極は複数個であり、
前記工程（ｄ）および（ｅ）は、前記複数の電極の幾つかごとに、前記金属の種類を変えて２回以上行われる
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１または請求項２記載の半導体装置の製造方法であって、
前記工程（ａ）において形成される前記電極は複数個であり、ＰＭＯＳトランジスタのゲート電極並びにＮＭＯＳトランジスタのゲート電極を含み、
前記工程（ｄ）および（ｅ）は、ＰＭＯＳトランジスタのゲート電極とＮＭＯＳトランジスタのゲート電極とに分けて、前記金属の種類を変えて行われる
ことを特徴とする半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法であって、
前記ＰＭＯＳトランジスタのゲート電極および前記ＮＭＯＳトランジスタのゲート電極の少なくとも片方は、複数個であり、互いに太さの異なる第１および第２の電極を含み、
前記工程（ｄ）において、前記第１および第２の電極の細い方の上面の一部に前記キャップ膜を残存させる
ことを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板と、
前記半導体基板上に形成された、シリサイド化された電極と、
前記電極の側面に形成されたサイドウォールと、
前記半導体基板上を覆う層間絶縁膜とを備え、
前記電極は、その上部の幅が他の部分よりも広く、
前記サイドウォールの高さは、前記ゲート電極の上面および前記層間絶縁膜の上面よりも低い
ことを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置であって、
シリサイド化に用いられた金属が異なる複数の前記電極を備える
ことを特徴とする半導体装置。
【請求項９】
請求項７記載の半導体装置であって、
前記電極を複数個有し、
前記複数の電極は、ＰＭＯＳトランジスタのゲート電極並びにＮＭＯＳトランジスタのゲート電極を含み、
前記ＰＭＯＳトランジスタのゲート電極と前記ＮＭＯＳトランジスタのゲート電極とは、それぞれ異なる金属を用いてシリサイド化されている
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、シリサイド化された電極を有する相補型半導体装置に関するものである。
【背景技術】
【０００２】
Ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）およびＮチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）を有する相補型半導体装置は広く知られており、その電気的特性を向上させるために、ＰＭＯＳ、ＮＭＯＳトランジスタそれぞれの各電極をシリサイド化する技術が種々提案されている。また用途に応じて、ＰＭＯＳトランジスタのゲート電極とＮＭＯＳトランジスタのゲート電極とが、互いに異なる金属でシリサイド化されるように作り分ける技術が提案されている（例えば下記の特許文献１〜３）。
【０００３】
【特許文献１】特開２００４−１５８５９３号公報
【特許文献２】特開２００４−２２１２２６号公報
【特許文献３】特開２００５−２０７５９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
例えば特許文献１においては、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの一方のトランジスタのゲート電極のみを選択的にシリサイド化するために、そのシリサイド化工程の前に、シリサイド化しない他方のトランジスタ上をバリア膜（チタン窒化膜やシリコン窒化膜）で覆う手法が示されている。しかしこの手法では他方のトランジスタ全体がバリア膜で覆われた状態でシリサイド化のための熱処理が行われるため、他方のトランジスタのソースドレイン領域に余剰な熱エネルギーが加わって半導体基板の浅い部分での接合が成されず、耐電圧特性の劣化を招くことが懸念される。
【０００５】
また特許文献２においては、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの一方のゲート電極のみを選択的にシリサイド化するために、フォトリソグラフィ技術によりシリサイド化のための金属膜をパターニングすることにより、シリサイド化しない他方のゲート電極上から当該金属膜を除去する手法が示されている。この手法によれば特許文献１で用いたようなバリア膜は不要である。しかし、ポリシリコン等のゲート電極材はシリサイド化の際に体積が膨張し、その膨張の程度を制御することは難しい。そのため、ゲート電極のシリサイド化を伴う半導体装置では、シリサイド化の際にゲート電極の上部が横方向に過度に広がって他の電極やコンタクプラグとの短絡が生じる可能性があるが、特許文献２の技術ではその問題は解決されない。
【０００６】
さらに特許文献３においては、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの一方のゲート電極のみを選択的にシリサイド化するために、各ゲート電極上にシリコン窒化膜のキャップ膜を設けておき、シリサイド化の対象である一方のゲート電極上のキャップ膜のみを選択的に除去してから、シリサイド化工程を行う手法が示されている。この手法によれば、キャップ膜を除去する際にゲート電極の上面がそのサイドウォールおよび層間絶縁膜よりも低くなる。よってシリサイド化によって体積が膨張しても横方向の広がりが抑制され、他の電極やコンタクプラグとの短絡は防止される。特許文献３の手法においては、トランジスタ上に層間絶縁膜を形成した後に、当該層間絶縁膜からキャップ膜が露出するようにＣＭＰによる研磨が行われる。この手法では、キャップ膜の上面とサイドウォールの上部の高さはほぼ同じになるため、上記ＣＭＰ後には、層間絶縁膜からゲート電極のサイドウォールも露出しやすい。その場合、サイドウォールとキャップ膜の材料の組み合わせによってはキャップ膜を除去するエッチングでサイドウォールの一部も除去され、トランジスタの電気的特性の劣化を引き起こす恐れがある。そのため、他の手法と比較して材料の選択の自由度およびプロセスマージンの低下は避けられない。
【０００７】
本発明は以上のような課題を解決するためになされたものであり、電極のシリサイド化工程を有する半導体装置の製造方法において、シリサイド化のための熱処理による半導体素子の電気的特性の劣化を抑制し、また電極の膨張による短絡の問題を防止すると共に、材料選択の自由度およびプロセスマージンの向上を図ることを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置の製造方法は、（ａ）半導体基板上に電極材およびシリサイド化保護膜を順次堆積しそれらをパターニングすることで、前記シリサイド化保護膜によるキャップ膜を上面に有する電極を形成する工程と、（ｂ）前記電極の側面にサイドウォールを形成する工程と、（ｃ）前記電極上を層間絶縁膜で覆い、その上面を平坦化して、当該層間絶縁膜から前記キャップ膜の上面を露出させる工程と、（ｄ）前記キャップ膜を除去して前記電極の上面を露出させる工程と、（ｅ）露出した前記電極の上面に金属を堆積して熱処理を行うことにより、当該電極をシリサイド化する工程と、を備える半導体装置の製造方法であって、前記工程（ａ）において、前記パターニングは前記シリサイド化保護膜よりも前記電極材の方がエッチングレートが高くなるエッチングにより行われ、それにより前記電極が前記キャップ膜よりも細く形成され、前記工程（ｂ）において形成される前記サイドウォールの高さは、前記キャップ膜の上面の高さよりも低いものである。
【発明の効果】
【０００９】
本発明に係る半導体装置の製造方法によれば、工程（ｄ）において、電極の上面はキャップ膜を除去してできる層間絶縁膜の凹み部分に露出し、層間絶縁膜の上面よりも低くなる。そのため工程（ｅ）のシリサイド化の際、電極は主に縦方向に膨張し、横方向への膨張は抑制される。従って、シリサイド化後の電極が他の電極やコンタクプラグとの短絡を起こすことが防止される。またサイドウォールの上部が、キャップ膜上面の高さよりも低いため、工程（ｃ）でサイドウォールの上部は層間絶縁膜から露出しない。従って、材料選択の自由度およびプロセスマージンを向上させることができる。また工程（ａ）では、電極はキャップ膜よりも細く形成されるが、シリサイド化後の電極の上部は、キャップ膜の幅と同程度にまで広くなるので、電極上にコンタクトホールを形成する際の重ね合わせマージンが大きくなるという利点も得られる。
【発明を実施するための最良の形態】
【００１０】
＜実施の形態１＞
図１〜図１１は、実施の形態１に係る半導体装置の製造方法を示す工程図である。以下、これらの図に基づいて、本発明の半導体装置の製造方法を説明する。ここではその具体例として、互いに異なる金属によりシリサイド化されたフルシリサイドゲートを有するＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを作製する手法を説明する。
【００１１】
まず、例えばシリコンの半導体基板１において、活性領域を規定する分離領域に素子分離絶縁膜２を形成し、イオン注入によりＰＭＯＳトランジスタの形成領域（図１の左半分の領域）にＮウェル１０を形成し、ＮＭＯＳトランジスタの形成領域（図１の右半分の領域）にＰウェル２０を形成する。その後、ＣＶＤ（Chemical Vapor Deposition）法等により高誘電率絶縁膜（high-k膜）、ポリシリコン膜（電極材）およびシリサイド化保護膜（シリコン酸化膜やシリコン窒化膜など後述のシリサイド化工程の際にシリサイド化反応を生じない膜）を順次堆積し、リソグラフィ技術及びドライエッチング技術等を用いてゲート電極形状にパターニングする。それにより、下面にhigh-k膜のゲート絶縁膜１１，２１、上面にシリサイド化保護膜のキャップ膜１３，２３を備えた、ポリシリコンのゲート電極１２，２２が形成される（図１）。
【００１２】
但し、このパターニング工程においては、シリサイド化保護膜よりもポリシリコン膜（電極材）の方がエッチングレートが高くなるエッチング手法を行う。その結果、このエッチングレートの差に起因して、図１の如くゲート電極１２，２２がキャップ膜１３，２３よりも細い形状になる。
【００１３】
次に、ゲート電極１２，２２の側面に例えばＴＥＯＳ（Tetra Ethyl Oxysilane）膜等のオフセットスペーサ１５，２５をそれぞれ形成する。そして、ゲート電極１２、キャップ膜１３およびオフセットスペーサ１５をマスクにしてのイオン注入により、Ｎウェル１０内にＰ型のＬＤＤ（Lightly Doped Drain）領域１４を形成し、同様にゲート電極２２、キャップ膜２３およびオフセットスペーサ２５をマスクにしてのイオン注入により、Ｐウェル２０内にＮ型のＬＤＤ領域２４を形成する（図２）。
【００１４】
その後、ＣＶＤ法等により、シリコン酸化膜およびシリコン窒化膜を順次堆積してエッチバックすることにより、ゲート電極１２の側面に第１サイドウォール膜１６並びに第２サイドウォール膜１７を形成すると共に、ゲート電極２２の側面に第１サイドウォール膜２６並びに第２サイドウォール膜２７を形成する。このときのエッチバックは、第２サイドウォール膜１７，２７の最上部がキャップ膜１３，２３上面の高さよりも低くなるまで行う（図３に示す符号“ｄ”は、第２サイドウォール膜１７とキャップ膜１３の高さの差を示している）。本実施の形態ではゲート電極１２，２４がキャップ膜１３，２３よりも細く形成されているため、第２サイドウォール膜１７，２７がキャップ膜１３，２３よりも低くなるまでエッチバックを行った場合でも、第２サイドウォール膜１７，２７の幅を十分に確保できる。
【００１５】
そして、ゲート電極１２、キャップ膜１３、オフセットスペーサ１５および第１、第２サイドウォール膜１６，１７をマスクにしてのイオン注入により、Ｎウェル１０内にＰ型のソースドレイン領域１８を形成し、同様にゲート電極２２、キャップ膜２３およびオフセットスペーサ２５および第１、第２サイドウォール膜２６，２７をマスクにしてのイオン注入により、Ｐウェル２０内にＮ型のソースドレイン領域２８を形成する。それにより、Ｎウェル１０内にゲート電極１２およびソースドレイン領域１８を含むＰＭＯＳトランジスタが形成され、Ｐウェル２０内にゲート電極２２およびソースドレイン領域２８を含むＮＭＯＳトランジスタが形成される（図３）。
【００１６】
続いて、全面に第１のシリサイド化金属（例えば、Ｃｏ、Ｎｉ、Ｔｉ、Ｐｔ、Ｒｕ、Ｗ、Ｍｏおよびこれらを含有する合金）をスパッタ法等により成膜し、熱処理を行って第１のシリサイド金属膜とソースドレイン領域１８，２８の上部とを反応させた後、未反応の第１のシリサイド化金属を除去することにより、ソースドレイン領域１８，２８の上部にそれぞれシリサイド層１９，２９を自己整合的に形成する（図４）。
【００１７】
その後全面に、ゲート絶縁膜１１，２１の厚さと、ゲート電極１２，２２の厚さと、キャップ膜１３，２３の厚さの合計よりも厚く、シリコン酸化膜の層間絶縁膜３を成膜してゲート絶縁膜１１，２１を覆う。そしてＣＭＰ法等により、キャップ膜１３，２３の上面が露出するまで層間絶縁膜３の上面を平坦化する（図５）。本実施の形態では、第２サイドウォール膜１７，２７の高さが、キャップ膜１３，２３上面の高さよりも低くなっているため、このとき第２サイドウォール膜１７，２７の上部が層間絶縁膜３から露出しない。
【００１８】
さらに、フォトリソグラフィ技術によりＮＭＯＳトランジスタ上を覆うフォトレジスト５１を形成する。そして当該フォトレジスト５１をマスクにするエッチングにより、ＰＭＯＳトランジスタのゲート絶縁膜１１上のキャップ膜１３を除去する（このときＮＭＯＳトランジスタのゲート電極２２上のキャップ膜２３は除去されない）。するとキャップ膜１３の除去により形成された層間絶縁膜３の凹み部分に、ポリシリコンのゲート電極１２の上面が露出する（図６）。
【００１９】
フォトレジスト５１を除去した後、全面に第２のシリサイド化金属５２（例えば、Ｃｏ、Ｎｉ、Ｔｉ、Ｐｔ、Ｒｕ、Ｗ、Ｍｏおよびこれらを含有する合金）を成膜する（図７）。このとき第２のシリサイド化金属５２は上記凹み部分にも入り込み、ゲート電極１２の上面と接する。一方、ＮＭＯＳトランジスタのゲート電極２２上にはキャップ膜２３が残存しているため、当該ゲート電極２２は第２のシリサイド化金属５２とは接しない。そして２５０℃〜４５０℃の温度範囲での熱処理を行い、ゲート電極１２と第２のシリサイド化金属５２とを反応させる。この熱処理の際には、上記の特許文献１の手法と異なりＮＭＯＳトランジスタ全体がバリア膜で覆われていないので、ＮＭＯＳトランジスタのＬＤＤ領域２４およびソースドレイン領域２８に余剰な熱エネルギーが加わることは防止され、それらの浅い接合が実現できる。
【００２０】
ゲート電極１２は第２のシリサイド化金属５２と反応した結果、シリサイドゲート電極１２ｓとなる。この例では、シリサイドゲート電極１２ｓはその全体がシリサイド化したいわゆる「フルシリサイドゲート」となっている。その後、未反応の第２のシリサイド化金属５２を除去する（図８）。
【００２１】
上記のように、ゲート電極１２のシリサイド化の際には体積の膨張を伴うが、図６に示したように、反応前のゲート電極１２の上面はキャップ膜１３の除去によりできた層間絶縁膜３の凹み部分の底に露出し、層間絶縁膜３の上面よりも低くなっている。従って、ゲート電極１２は主に縦方向に膨張し、横方向への膨張は抑制される。従って、膨張したシリサイドゲート電極１２ｓが他の電極やコンタクプラグとの短絡を起こすことは防止される。
【００２２】
続いて、フォトリソグラフィ技術によりＰＭＯＳトランジスタ上を覆うフォトレジスト５３を形成する。そして当該フォトレジスト５３をマスクにするエッチングにより、ＮＭＯＳトランジスタのゲート絶縁膜２１上のキャップ膜２３を除去する。するとキャップ膜２３の除去によりできた層間絶縁膜３の凹み部分に、ポリシリコンのゲート電極２２の上面が露出する（図９）。
【００２３】
フォトレジスト５３を除去した後、全面に第３のシリサイド化金属５４（例えば、Ｃｏ、Ｎｉ、Ｔｉ、Ｐｔ、Ｒｕ、Ｗ、Ｍｏおよびこれらを含有する合金であって、第２のシリサイド化金属５２とは異なるもの）を成膜する（図１０）。このとき第３のシリサイド化金属５４は上記凹み部分にも入り込み、ゲート電極２２の上面と接する。そして２５０℃〜４５０℃の温度範囲での熱処理を行い、ゲート電極２２と第３のシリサイド化金属５４とを反応させる。この熱処理の際にも、ＰＭＯＳトランジスタ全体をバリア膜で覆うこと行っていないので、ＰＭＯＳトランジスタのＬＤＤ領域１４およびソースドレイン領域１８に余剰な熱エネルギーが加わることが防止され、それらの浅い接合が実現できる。
【００２４】
ゲート電極２２は第３のシリサイド化金属５４と反応した結果、シリサイドゲート電極２２ｓとなる。この例では、シリサイドゲート電極１２ｓもフルシリサイドゲートとなっている。その後、未反応の第３のシリサイド化金属５４を除去する（図１１）。
【００２５】
図９に示したように、反応前のゲート電極２２の上面もまた層間絶縁膜３の凹み部分の底に露出し、層間絶縁膜３の上面よりも低くなっている。従って、ゲート電極２２も主に縦方向に膨張し、横方向への膨張は抑制される。従って、膨張したシリサイドゲート電極２２ｓが他の電極やコンタクプラグとの短絡を起こすことは防止される。
【００２６】
そして最後に４５０℃〜６００℃の温度範囲での熱処理を行い、本実施の形態に係る半導体装置が形成される。
【００２７】
以上のように、本実施の形態によれば、ゲート電極１２，２２のシリサイド化のための熱処理の際に、ＬＤＤ領域１４，２４およびソースドレイン領域１８，２８に余剰な熱エネルギーが加わることが防止される。またゲート電極１２，２２のシリサイド化に伴う横方向の膨張が抑制されており、膨張後のシリサイドゲート電極１２ｓ，２２ｓが他の電極やコンタクプラグとの短絡を起こすことは防止される。
【００２８】
さらに、図３に示したように、本実施の形態では第２サイドウォール膜１７，２７の高さが、キャップ膜１３，２３上面の高さよりも低く形成されるため、第２サイドウォール膜１７，２７の上部は層間絶縁膜３から露出することはない。従って、材料選択の自由度およびプロセスマージンを向上させることができる。また、ゲート電極１２，２２の形成段階（図１）では、それらはキャップ膜１３，２３よりも細い形状であるが、シリサイド化された後のシリサイドゲート電極１２ｓ，２２ｓの上部は、図１１のようにキャップ膜１３，２３の幅と同程度にまで広くなる。従って、シリサイドゲート電極１２ｓ，２２ｓ上にコンタクトホールを形成する際の重ね合わせマージンが大きくなるという利点も得られる。
【００２９】
＜実施の形態２＞
例えば、ＰＭＯＳトランジスタのゲート電極１２を構成するポリシリコンの単位体積当たりの反応に寄与する第２のシリサイド化金属５２の量は、ゲート電極１２が太いときよりも細いときの方が多くなる。そのため、異なる太さのゲート電極１２を有する複数のＰＭＯＳトランジスタが混在する場合には、それらの間でシリサイドゲート電極１２ｓの組成が異なってしまうため、電気的特性のばらつきが生じてしまう。このことは、ＮＭＯＳトランジスタのゲート電極２２でも同様である。
【００３０】
実施の形態１においては、ＰＭＯＳトランジスタのゲート電極１２をシリサイド化する際には、当該ゲート電極１２上のキャップ膜１３を完全に除去し（図６）、またＮＭＯＳトランジスタのゲート電極２２をシリサイド化する際には、当該ゲート電極２２上のキャップ膜２３を完全に除去していた（図９）。それに対し本実施の形態では、ゲート電極１２，２２の太さに応じて、ゲート電極１２，２２の上面の一部分にキャップ膜１３，２３を残存させ、それによりゲート電極１２，２２に第２および第３シリサイド化金属５２，５４が供給される量をコントロールする。
【００３１】
図１２は、実施の形態２に係る半導体装置の製造方法を説明するための図であり、ＰＭＯＳトランジスタの形成領域の上面図である（ＮＭＯＳトランジスタ形成領域の図示は省略している）。図１２の如く同一基板上に異なる太さのゲート電極１２を有する複数のＰＭＯＳトランジスタを形成する場合には、実施の形態１の図６に示した工程において、幅の細いゲート電極１２の一部の上にフォトレジスト５１を残存させる。
【００３２】
そうすることにより、その後の図７の工程で、幅の細いゲート電極１２上に部分的にキャップ膜１３が残存することとなり、その部分には第２のシリサイド化金属５２が直接的に供給されないため、幅の細いゲート電極１２との反応に寄与する第２のシリサイド化金属５２は実施の形態１の場合よりも少なくなる。その結果、ゲート電極１２の太さの違いによるシリサイドゲート電極１２ｓの組成のばらつきが抑制され、複数のＰＭＯＳトランジスタ間の電気的特性のばらつきが抑えられる。
【００３３】
図示は省略するが、異なる太さのゲート電極２２を有する複数のＮＭＯＳトランジスタを形成する場合も同様に、実施の形態１の図９に示した工程において、幅の細いゲート電極２２の一部の上にフォトレジスト５３を残存させることにより、幅の細いゲート電極２２との反応に寄与する第３のシリサイド化金属５４を実施の形態１の場合よりも少なくできる。その結果、ゲート電極２２の太さの違いによるシリサイドゲート電極２２ｓの組成のばらつきが抑制され、複数のＮＭＯＳトランジスタ間の電気的特性のばらつきが抑えられる。
【図面の簡単な説明】
【００３４】
【図１】実施の形態１に係る半導体装置の製造方法を示す工程図である。
【図２】実施の形態１に係る半導体装置の製造方法を示す工程図である。
【図３】実施の形態１に係る半導体装置の製造方法を示す工程図である。
【図４】実施の形態１に係る半導体装置の製造方法を示す工程図である。
【図５】実施の形態１に係る半導体装置の製造方法を示す工程図である。
【図６】実施の形態１に係る半導体装置の製造方法を示す工程図である。
【図７】実施の形態１に係る半導体装置の製造方法を示す工程図である。
【図８】実施の形態１に係る半導体装置の製造方法を示す工程図である。
【図９】実施の形態１に係る半導体装置の製造方法を示す工程図である。
【図１０】実施の形態１に係る半導体装置の製造方法を示す工程図である。
【図１１】実施の形態１に係る半導体装置の製造方法を示す工程図である。
【図１２】実施の形態２に係る半導体装置の製造方法を説明するための図である。
【符号の説明】
【００３５】
１  半導体基板、２  素子分離絶縁膜、３  層間絶縁膜、１０  Ｎウェル、１１，２１  ゲート絶縁膜、１２，２２  ゲート電極、１２ｓ，２２ｓ  シリサイドゲート電極、１３，２３  キャップ膜、１４，２４  ＬＤＤ領域、１５，２５  オフセットスペーサ、１６，２６  第１サイドウォール膜、１７，２７  第２サイドウォール膜、１８，２８  ソースドレイン領域、１９，２９  シリサイド層、２０  Ｐウェル２０、５１，５３  フォトレジスト、５２  第２のシリサイド化金属、５４  第３のシリサイド化金属。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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