(57)【要約】【課題】メモリを使用せずにも、中間階調に対する液晶の応答速度を速めて画質低下を防止できる液晶表示装置の駆動装置及び駆動方法を提供する。【解決手段】複数のゲートライン及び複数のデータラインによって定義される領域に液晶セルが形成された映像表示部２と、前記ゲートラインにスキャンパルスを順次供給するゲートドライバ４と、入力データによって前記入力データを変調し、変調データ及び前記入力データを選択的にアナログビデオ信号に変換して前記データラインに供給するデータドライバ６と、外部からのソースデータを整列して前記データドライバ６に供給するとともに、前記データドライバ６及び前記ゲートドライバ４を制御するタイミングコントローラ８と、を含んで液晶表示装置の駆動装置を構成する。【選択図】図５
2008003549.tif 000002
【特許請求の範囲】
【請求項１】
複数のゲートライン及び複数のデータラインによって定義される領域に液晶セルが形成された映像表示部と、
前記ゲートラインにスキャンパルスを順次供給するゲートドライバと、
入力データによって前記入力データを変調し、変調データ及び前記入力データを選択的にアナログビデオ信号に変換して前記データラインに供給するデータドライバと、
外部からのソースデータを整列して前記データドライバに供給するとともに、前記データドライバ及び前記ゲートドライバを制御するタイミングコントローラと、を含んで構成されることを特徴とする液晶表示装置の駆動装置。
【請求項２】
前記データドライバは、
前記変調データを前記アナログビデオ信号に変換して、データ出力期間の初期期間の間に前記データラインに供給し、
前記入力データを前記アナログビデオ信号に変換して、前記データ出力期間の初期期間を除いた期間の間に前記データラインに供給することを特徴とする請求項１に記載の液晶表示装置の駆動装置。
【請求項３】
前記データドライバは、
前記タイミングコントローラからのソース出力信号を用いて互いに異なる第１及び第２データ出力信号を生成するデータ出力信号生成部と、
サンプリング信号を順次発生するシフトレジスタ部と、
前記サンプリング信号によって前記入力データをラッチするラッチ部と、
前記ラッチ部から供給される入力データによって前記変調データを生成し、前記第１及び第２データ出力信号の第１論理状態によって前記変調データ及び前記入力データを選択的に出力する変調部と、
前記変調部から供給される前記変調データまたは前記入力データを、前記アナログビデオ信号に変換して出力するデジタルアナログ変換部と、を含んで構成されることを特徴とする請求項２に記載の液晶表示装置の駆動装置。
【請求項４】
前記第１データ出力信号の第１論理状態は、前記データ出力期間の初期期間に対応し、
前記第２データ出力信号の第１論理状態は、前記データ出力期間の残りの期間に対応することを特徴とする請求項３に記載の液晶表示装置の駆動装置。
【請求項５】
前記データ出力信号生成部は、
前記ソース出力信号を２倍に逓倍する逓倍部と、
前記逓倍部の出力信号によって前記ソース出力信号を遅延させる遅延部と、
前記逓倍部の出力信号と前記遅延部の出力信号とを論理演算し、前記第２データ出力信号を生成する第２データ出力信号生成部と、
前記第２データ出力信号と前記ソース出力信号とを論理演算し、前記第１データ出力信号を生成する第１データ出力信号生成部と、を含んで構成されることを特徴とする請求項３に記載の液晶表示装置の駆動装置。
【請求項６】
前記第１及び第２データ出力信号生成部は、否定論理和ゲートであることを特徴とする請求項５に記載の液晶表示装置の駆動装置。
【請求項７】
前記変調部は、
前記入力データの少なくとも上位２ビットのデータを分析し、階調分析信号を生成する階調分析部と、
前記階調分析信号によって少なくとも２ビットの加算ビットを生成する加算ビット生成部と、
前記加算ビットを前記入力データに加算し、前記変調データを生成する加算部と、
前記第１データ出力信号の第１論理状態によって、前記変調データを前記デジタルアナログ変換部に出力する第１出力部と、
前記第２データ出力信号の第１論理状態によって、前記入力データを前記デジタルアナログ変換部に出力する第２出力部と、を含んで構成されることを特徴とする請求項３に記載の液晶表示装置の駆動装置。
【請求項８】
前記加算部は、前記加算ビットを前記入力データの上位ビットに加算することを特徴とする請求項７に記載の液晶表示装置の駆動装置。
【請求項９】
前記入力データ及び前記変調データは、同一のビット数を有することを特徴とする請求項７に記載の液晶表示装置の駆動装置。
【請求項１０】
前記変調データの階調値は、前記入力データより大きいことを特徴とする請求項７に記載の液晶表示装置の駆動装置。
【請求項１１】
複数のゲートライン及び複数のデータラインによって定義される領域に液晶セルが形成された映像表示部の駆動方法において、
前記ゲートラインにスキャンパルスを順次供給する第１段階と、
入力データによって前記入力データを変調し、変調データ及び前記入力データを選択的にアナログビデオ信号に変換して前記データラインに供給する第２段階と、を含んで構成されることを特徴とする液晶表示装置の駆動方法。
【請求項１２】
前記変調データに対応する前記アナログビデオ信号は、データ出力期間の初期期間の間に前記データラインに供給され、
前記入力データに対応する前記アナログビデオ信号は、前記データ出力期間の初期期間を除いた残りの期間の間に前記データラインに供給されることを特徴とする請求項１１に記載の液晶表示装置の駆動方法。
【請求項１３】
前記第２段階は、
ソース出力信号を用いて互いに異なる第１及び第２データ出力信号を生成する段階と、
サンプリング信号を順次発生する段階と、
前記サンプリング信号によって前記入力データをラッチする段階と、
前記ラッチされた前記入力データによって変調データを生成し、前記第１データ出力信号の第１論理状態によって前記変調データを出力したり、前記第２データ出力信号の第１論理状態によって前記入力データを出力する段階と、
前記第１及び第２データ出力信号によって供給される前記変調データまたは前記入力データを前記アナログビデオ信号に変換する段階と、を含んで構成されることを特徴とする請求項１２に記載の液晶表示装置の駆動方法。
【請求項１４】
前記第１データ出力信号の第１論理状態は、前記データ出力期間の初期期間に対応し、
前記第２データ出力信号の第１論理状態は、前記データ出力期間の残りの期間に対応することを特徴とする請求項１３に記載の液晶表示装置の駆動方法。
【請求項１５】
前記第１及び第２データ出力信号を生成する段階は、
前記ソース出力信号を２倍に逓倍する段階と、
前記逓倍された出力信号によって前記ソース出力信号を遅延させる段階と、
前記逓倍されたソース出力信号と前記遅延された出力信号とを論理演算し、前記第２データ出力信号を生成する段階と、
前記第２データ出力信号と前記ソース出力信号とを論理演算し、前記第１データ出力信号を生成する段階と、を含んで構成されることを特徴とする請求項１３に記載の液晶表示装置の駆動方法。
【請求項１６】
前記論理演算は、否定論理和演算であることを特徴とする請求項１５に記載の液晶表示装置の駆動方法。
【請求項１７】
前記変調データを生成する段階は、
前記入力データの少なくとも上位２ビットデータを分析して階調分析信号を生成する段階と、
前記階調分析信号によって少なくとも２ビットの加算ビットを生成する段階と、
前記加算ビットを前記入力データに加算し、前記変調データを生成する段階と、を含んで構成されることを特徴とする請求項１３に記載の液晶表示装置の駆動方法。
【請求項１８】
前記加算ビットは、前記入力データの上位ビットに加算されることを特徴とする請求項１７に記載の液晶表示装置の駆動方法。
【請求項１９】
前記入力データ及び前記変調データは、同一のビット数を有することを特徴とする請求項１７に記載の液晶表示装置の駆動方法。
【請求項２０】
前記変調データの階調値は、前記入力データより大きいことを特徴とする請求項１７に記載の液晶表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に関するもので、特に、メモリを使用せず、中間階調に対する液晶の応答速度を速めて画質低下を防止できる液晶表示装置の駆動装置及び駆動方法に関するものである。
【背景技術】
【０００２】
通常、液晶表示装置は、ビデオ信号によって各液晶セルの光透過率を調節し、画像を表示するものである。各液晶セルごとにスイッチング素子が形成されたアクティブマトリックスタイプの液晶表示装置は、動映像を表示するのに適している。アクティブマトリックスタイプの液晶表示装置のスイッチング素子としては、主に薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）が用いられている。
【０００３】
液晶表示装置は、下記の数式１及び２から分かるように、液晶の固有な粘性及び弾性などの特性によって応答速度が遅くなるという短所がある。
【０００４】
【数１】
2008003549.tif 000003
【０００５】
ここで、τｒは、液晶に電圧が印加されるときのライジングタイム（Ｒｉｓｉｎｇ  Ｔｉｍｅ）を意味し、Ｖａは、印加電圧を意味し、ＶＦは、液晶分子が傾斜運動を開始するＦｒｅｄｅｒｉｃｋ遷移電圧を意味し、ｄは、液晶セルのセルギャップを意味し、γは、液晶分子の回転粘度を意味する。
【０００６】
【数２】
2008003549.tif 000004
【０００７】
ここで、τＦは、液晶に印加された電圧がオフになった後、液晶が弾性復元力によって元の位置に復元するフォーリングタイム（Ｆａｌｌｉｎｇ  Ｔｉｍｅ）を意味し、Ｋは、液晶固有の弾性係数を意味する。
【０００８】
ツイスティッド・ネマティック（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ：ＴＮ）モードの液晶応答速度は、液晶材料の物性及びセルギャップなどによって変わり、通常、ライジングタイムは２０〜８０msで、フォーリングタイムは２０〜３０msである。このような液晶の応答速度は、動映像の一フレーム期間（Ｎａｔｉｏｎａｌ  Ｔｅｌｅｖｉｓｉｏｎ  Ｓｔａｎｄａｒｄｓ  Ｃｏｍｍｉｔｔｅｅの場合、１６．６７ms）より長いため、図１に示すように、液晶セルに充電される電圧が所望の電圧に到達する前に、次のフレームが進行される。その結果、動映像で画面がぶれるモーションブラー（Ｍｏｔｉｏｎ  Ｂｌｕｒｒｉｎｇ）現象が表れる。
【０００９】
図１を参照すると、関連技術に係る液晶表示装置は、動映像を具現するとき、遅い応答速度のために、一つのレベルから他のレベルにデータＶＤが変わるとき、それに対応する表示輝度ＢＬが所望の輝度に到達しなくなり、所望の色及び輝度を表現することができない。その結果、液晶表示装置は、動画像でモーションブラー現象が表れ、明暗比（Ｃｏｎｔｒａｓｔ  ｒａｔｉｏ）の低下によって表示品質が低下してしまう。
【００１０】
上記のような液晶表示装置の遅い応答速度を解決するために、米国特許第５，４９５，２６５号及びＰＣＴ国際公開番号ＷＯ９９／０９９６７には、ルックアップテーブルを用いてデータの変化可否によってデータを変調する方法（以下、‘高速駆動方法’という）が提案された。この高速駆動方法は、図２のような原理でデータを変調する。
【００１１】
図２を参照すると、関連技術に係る高速駆動方法によって、入力データＶＤを変調し、その変調データＭＶＤを液晶セルに印加して所望の輝度ＭＢＬを得るようになる。この高速駆動方法は、一フレーム期間内に入力データの輝度値に対応して所望の輝度を得られるように、データの変化可否に基づいて数式１における｜Ｖａ２−ＶＦ２｜を大きくすることで、液晶の応答速度を加速させる。
【００１２】
したがって、関連技術に係る高速駆動方法を用いる液晶表示装置は、液晶の遅い応答速度をデータ値の変調で補償し、動画像でモーションブラー現象を緩和させることで、所望の色及び輝度で画像を表示できるようになる。
【００１３】
具体的に、関連技術に係る高速駆動方法は、ハードウェアを実現するとき、メモリの容量負担を減少するために、図３に示すように、以前のフレームＦｎ−１と現在のフレームＦｎの上位ビットＭＳＢのみをそれぞれ比較して変調する。すなわち、関連技術に係る高速駆動方法は、以前フレームＦｎ−１と現在フレームＦｎの上位ビットデータＭＳＢをそれぞれ比較し、上位ビットデータＭＳＢ間に変化が発生すると、ルックアップテーブルで該当の変調データＭＲＧＢを現在フレームＦｎの上位ビットデータＭＳＢとして選択する。
【００１４】
上記のような高速駆動方法が具現される高速駆動装置は、図４に示す通りである。
【００１５】
図４を参照すると、関連技術に係る高速駆動装置は、上位ビットバスライン４２に接続されたフレームメモリ４３と、上位ビットバスライン４２とフレームメモリ４３の出力端子に共通的に接続されたルックアップテーブル４４と、を備えている。
【００１６】
フレームメモリ４３は、上位ビットＭＳＢを一フレーム期間の間保存し、保存されたデータをルックアップテーブル４４に供給する。ここで、上位ビットＭＳＢは、８ビットのソースデータＲＧＢのうち上位４ビットに設定される。
【００１７】
ルックアップテーブル４４は、上位ビットバスライン４２から入力される現在のフレームＦｎの上位ビットデータＭＳＢとフレームメモリ４３から入力される以前のフレームＦｎ−１の上位ビットデータＭＳＢを下記の表１のように比較し、その比較結果に対応する変調データＭＲＧＢを選択する。変調データＭＲＧＢは、下位ビットバスライン４１からの下位ビットデータＬＳＢと加算され、液晶表示装置に供給される。
【００１８】
上位ビットデータＭＳＢを４ビットに限定した場合、高速駆動装置及び駆動方法のルックアップテーブル４４に登載される変調データＭＲＧＢは、下記の表１に示す通りである。
【００１９】
【表１】
2008003549.tif 000005
【００２０】
表１において、左側列は、以前のフレームＦｎ−１のデータ電圧ＶＤｎ−１で、最上側行は、現在のフレームＦｎのデータ電圧ＶＤｎである。また、表１は、上位４ビットを１０進数で表現したルックアップテーブル情報である。
【発明の開示】
【発明が解決しようとする課題】
【００２１】
しかしながら、上記のような従来の高速駆動装置及び駆動方法は、ブラック対ホワイトでない階調対階調変化時に液晶応答速度を速めるためのもので、階調対階調変化は、ブラック対ホワイト変化に比べて相対的に電圧差が小さくて、階調別の液晶反応が遅いか非線形的であり、色感変化または画質低下が発生する。
【００２２】
また、従来の高速駆動装置及び駆動方法は、以前のフレームＦｎ−１と現在のフレームＦｎのデータを比較して変調データＭＲＧＢを発生するために、ルックアップテーブル４４などのメモリを備えるべきであり、製造原価が上昇するとともに、チップサイズが大きくなるという問題があった。
【００２３】
本発明は上記の問題点を解決するためのもので、その目的は、メモリを使用せずにも、中間階調に対する液晶の応答速度を速めて画質低下を防止できる液晶表示装置の駆動装置及び駆動方法を提供することにある。
【課題を解決するための手段】
【００２４】
上記目的を達成するための本発明に係る液晶表示装置の駆動装置は、複数のゲートライン及び複数のデータラインによって定義される領域に液晶セルが形成された映像表示部と、前記ゲートラインにスキャンパルスを順次供給するゲートドライバと、入力データの少なくとも上位２ビットによって前記入力データを変調し、変調データ及び前記入力データを選択的にアナログビデオ信号に変換して前記データラインに供給するデータドライバと、外部からのソースデータを整列して前記データドライバに供給するとともに、前記データドライバ及び前記ゲートドライバを制御するタイミングコントローラと、を含んで構成されることを特徴とする。
【００２５】
本発明の実施形態に係る液晶表示装置の駆動方法は、複数のゲートライン及び複数のデータラインによって定義される領域に液晶セルが形成された映像表示部の駆動方法において、前記ゲートラインにスキャンパルスを順次供給する第１段階と、入力データの少なくとも上位２ビットによって前記入力データを変調し、変調データ及び前記入力データを選択的にアナログビデオ信号に変換して前記データラインに供給する第２段階と、を含んで構成されることを特徴とする。
【発明の効果】
【００２６】
本発明の実施形態に係る液晶表示装置の駆動装置及び駆動方法は、入力データの少なくとも２ビットによって入力データを変調し、液晶セルを予め駆動させた後、元の入力データによって液晶セルを所望の状態で駆動させる。
【００２７】
したがって、本発明の実施形態に係る液晶表示装置の駆動装置及び駆動方法は、別途のメモリを使用せずにも、中間階調の液晶応答速度を速めて色感変化または画質低下を防止できる。さらに、本発明は、メモリを使用しないので、液晶表示装置の製造原価を減少できる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の好適な実施の形態について、添付の図面に基づいて詳細に説明する。 
【００２９】
図５は、本発明の実施形態に係る液晶表示装置の駆動装置を概略的に示す図である。
【００３０】
図５を参照すると、本発明の実施形態に係る液晶表示装置の駆動装置は、ｎ個のゲートラインＧＬ１〜ＧＬｎ及びｍ個のデータラインＤＬ１〜ＤＬｍによって定義される領域ごとに形成された液晶セルを含む映像表示部２と、ゲートラインＧＬ１〜ＧＬｎにスキャンパルスを順次供給するゲートドライバ４と、入力されるｉビット入力データＤａｔａの少なくとも上位２ビットデータによって、ｉビット入力データＤａｔａを、液晶の応答速度を速めるためのｉビット変調データに変換し、ｉビット変調データまたはｉビット入力データをアナログビデオ信号に変換し、スキャンパルスと同期するようにデータラインＤＬ１〜ＤＬｍに供給するデータドライバ６と、外部からのソースデータＲＧＢを整列してデータドライバ６に供給するとともに、データドライバ６及びゲートドライバ４を制御するタイミングコントローラ８と、を含んで構成される。
【００３１】
映像表示部２は、互いに対向して合着されたトランジスタアレイ基板及びカラーフィルタアレイ基板と、二つのアレイ基板の間でセルギャップを一定に維持させるためのスペーサと、スペーサによって設けられた液晶空間に充填される液晶と、を備えている。
【００３２】
上記のような映像表示部２は、ｎ個のゲートラインＧＬ１〜ＧＬｎ及びｍ個のデータラインＤＬ１〜ＤＬｍによって定義される領域に形成されたＴＦＴと、ＴＦＴに接続される各液晶セルと、を備えている。
【００３３】
ＴＦＴは、ゲートラインＧＬ１〜ＧＬｎからのスキャンパルスに応答して、データラインＤＬ１〜ＤＬｍからのアナログビデオ信号を液晶セルに供給する。
【００３４】
液晶セルは、液晶を挟んで対面する共通電極及びＴＦＴに接続された画素電極から構成されるので、等価的に液晶キャパシタＣｌｃに表示される。この液晶セルは、液晶キャパシタＣｌｃに充電されたアナログビデオ信号を、次のアナログビデオ信号が充電されるまで維持させるためのストレージキャパシタＣｓｔを含む。
【００３５】
タイミングコントローラ８は、外部から入力されるソースデータＲＧＢを、映像表示部２の駆動に合わせて整列してデータドライバ６に供給する。また、タイミングコントローラ８は、外部から入力されるドットクロックＤＣＬＫ、データイネーブル信号ＤＥ、水平及び垂直同期信号Ｈｓｙｎｃ，Ｖｓｙｎｃを用いてデータ制御信号ＤＣＳ及びゲート制御信号ＧＣＳを生成し、データドライバ６及びゲートドライバ４の駆動タイミングをそれぞれ制御する。
【００３６】
ゲートドライバ４は、タイミングコントローラ８からのゲート制御信号ＧＣＳに応答して、スキャンパルス、すなわち、ゲートハイ信号を順次発生するシフトレジスタを含む。このゲートドライバ４は、ゲートハイ信号を映像表示部２の各ゲートラインＧＬに順次供給し、ゲートラインＧＬに接続されたＴＦＴをターンオンにする。
【００３７】
データドライバ６は、タイミングコントローラ８から供給されるデータ制御信号ＤＣＳに応答して、タイミングコントローラ８から供給されるｉビット入力データＤａｔａの少なくとも上位２ビットデータによって、ｉビット入力データＤａｔａを、液晶の応答速度を速めるためのｉビット変調データに変換し、ｉビット変調データまたはｉビット入力データをアナログビデオ信号に変換し、ゲートラインＧＬにスキャンパルスが供給される１水平周期ごとに１水平ライン分のアナログビデオ信号を各データラインＤＬに供給する。このとき、データドライバ６は、極性制御信号ＰＯＬに応答して、各データラインＤＬに供給されるアナログビデオ信号の極性を反転させる。
【００３８】
このために、データドライバ６は、図６に示すように、制御ブロック１１０、ガンマ電圧生成部１１５、シフトレジスタ部１２０、ラッチ部１３０、変調部１４０、デジタルアナログ変換（ＤＡＣ）部１５０及び出力バッファ部１６０を含んで構成される。
【００３９】
制御ブロック１１０は、タイミングコントローラ８からのｉビット入力データＤａｔａをラッチ部１３０に伝達し、タイミングコントローラ８からのデータ制御信号ＤＣＳをシフトレジスタ部１２０、ラッチ部１３０及びＤＡＣ部１５０に伝達する。このとき、制御ブロック１１０は、ソーススタートパルスＳＳＰに対応する第１イネーブル信号ＥＮ１及びソースシフトクロックＳＳＣに対応するクロック信号ＣＬＫをシフトレジスタ部１２０に伝達し、シフトレジスタ部１２０から出力されるキャリー信号Ｃａｒに対応する第２イネーブル信号ＥＮ２を外部に出力する。また、制御ブロック１１０は、ソース出力信号ＳＯＥをラッチ部１３０に伝達し、極性制御信号ＰＯＬをＤＡＣ部１５０に伝達する。
【００４０】
一方、制御ブロック１１０は、タイミングコントローラ８からのソース出力信号ＳＯＥを用いて、ｉビット変調データまたはｉビット入力データを選択的にアナログビデオ信号に変換するための第１及び第２データ出力信号ＤＯＳ１，ＤＯＳ２を生成し、これを変調部１４０に供給するデータ出力信号生成部を含んで構成される。
【００４１】
図７は、本発明の実施形態に係るデータ出力信号生成部を概略的に示すブロック図で、図８は、図７のデータ出力信号生成部の駆動タイミング図である。
【００４２】
図７を図８と関連づけると、データ出力信号生成部１１２は、ソース出力信号逓倍部２００、遅延部２１０、第１及び第２データ出力信号生成部２３０，２２０を含んで構成される。
【００４３】
ソース出力信号逓倍部２００は、ソース出力信号ＳＯＥを２倍に逓倍して遅延部２１０及び第２データ出力信号生成部２２０にそれぞれ供給する。
【００４４】
遅延部２１０は、ソース出力信号逓倍部２００の出力信号ＤＳＯＥによってソース出力信号ＳＯＥを遅延させて第２データ出力信号生成部２２０に供給する。すなわち、遅延部２１０は、逓倍されたソース出力信号ＤＳＯＥのライジングエッジによってソース出力信号ＳＯＥを遅延させる。
【００４５】
第２データ出力信号生成部２２０は、ソース出力信号逓倍部２００の出力信号ＤＳＯＥと遅延部２１０の出力信号ＤＳとを論理演算して第２データ出力信号ＤＯＳ２を生成する。このとき、第２データ出力信号生成部２２０は、入力信号ＤＳＯＥ，ＤＳが全てロー（Ｌｏｗ）状態である場合のみに、ハイ（Ｈｉｇｈ）状態の第２データ出力信号ＤＯＳ２を生成する否定論理和（ＮＯＲ）ゲートで構成される。
【００４６】
第１データ出力信号生成部２３０は、ソース出力信号ＳＯＥと第２データ出力信号ＤＯＳ２とを論理演算して第１データ出力信号ＤＯＳ１を生成する。このとき、第１データ出力信号生成部２３０は、入力信号ＳＯＥ，ＤＯＳ２が全てロー状態である場合のみに、ハイ状態の第１データ出力信号ＤＯＳ１を生成する否定論理和（ＮＯＲ）ゲートで構成される。
【００４７】
上記のようなデータ出力信号生成部１１２は、１水平期間１Ｈ単位で供給されるソース出力信号ＳＯＥのデータ出力期間のうち初期期間Ｔ１の間、ハイ状態の第１データ出力信号ＤＯＳ１を変調部１４０に供給し、ソース出力信号ＳＯＥのデータ出力期間のうち初期期間Ｔ１を除いた残りの期間Ｔ２の間、ハイ状態の第２データ出力信号ＤＯＳ２を変調部１４０に供給する。このとき、ソース出力信号ＳＯＥのデータ出力期間の初期期間Ｔ１及び残りの期間Ｔ２は、同一の期間を有する。
【００４８】
図６において、ガンマ電圧生成部１１５は、ガンマ基準電圧生成部（図示せず）から供給されるガンマ基準電圧ＧＭＡをｉビット階調数に対応するように細分化し、２ｉ個の互いに異なるガンマ電圧ＧＶを生成してＤＡＣ部１５０に供給する。
【００４９】
シフトレジスタ部１２０は、制御ブロック１１０からのクロック信号ＣＬＫによって制御ブロック１１０からの第１イネーブル信号ＥＮ１を順次シフトさせ、サンプリング信号Ｓａｍを生成してラッチ部１３０に供給する。
【００５０】
ラッチ部１３０は、シフトレジスタ部１２０からのサンプリング信号Ｓａｍによって制御ブロック１１０からのｉビット入力データＤａｔａを１水平ライン分ずつラッチする。そして、ラッチ部１３０は、ソース出力信号ＳＯＥによってラッチされた１水平ライン分のｉビットラッチデータＲＤａｔａを変調部１４０に供給する。
【００５１】
変調部１４０は、図９に示すように、階調分析部３１０、加算ビット生成部３２０、加算部３３０、第１及び第２出力部３４０，３５０を含んで構成される。
【００５２】
階調分析部３１０は、ラッチ部１３０からのｉビットラッチデータＲＤａｔａのうち少なくとも上位２ビットのデータを分析し、階調分析信号ＧＡＳを加算ビット生成部３３０に供給する。例えば、階調分析部３１０は、ラッチ部１３０からのｉビットラッチデータＲＤａｔａの上位２ビットによって、下記の表２のように階調分析信号ＧＡＳを生成する。
【００５３】
【表２】
2008003549.tif 000006
【００５４】
加算ビット生成部３２０は、階調分析部３１０からの階調分析信号ＧＡＳによって少なくとも２ビットの加算ビットＡＢｉｔを生成して加算部３３０に供給する。例えば、加算ビット生成部３２０は、下記の表３のように、階調分析信号ＧＡＳが‘０’または‘３’の階調分析信号ＧＡＳである場合、‘００１’の加算ビットＡＢｉｔを生成し、‘１’または‘２’の階調分析信号ＧＡＳである場合、‘０１０’の加算ビットＡＢｉｔを生成する。ここで、加算ビットＡＢｉｔは、一例として示した表３に限定されることなく、液晶パネルの解像度及び液晶モードなどによって多様に設定される。
【００５５】
【表３】
2008003549.tif 000007
【００５６】
加算部３３０は、ラッチ部１３０からのｉビットラッチデータＲＤａｔａの上位ビットに、加算ビット生成部３２０からの少なくとも２ビットの加算ビットＡＢｉｔを加算してｉビット変調データＭＤａｔａを生成し、これを第１出力部３４０に供給する。これによって、ｉビット変調データＭＤａｔａの階調値は、ｉビットラッチデータＲＤａｔａの階調値より大きくなる。
【００５７】
第１出力部３４０は、ハイ状態の第１データ出力信号ＤＯＳ１によって加算部３３０からのｉビット変調データＭＤａｔａをＤＡＣ部１５０に供給する。
【００５８】
第２出力部３５０は、ハイ状態の第２データ出力信号ＤＯＳ２によってラッチ部１３０からのｉビットラッチデータＲＤａｔａをＤＡＣ部１５０に供給する。
【００５９】
上記のような変調部１４０は、ラッチ部１３０から供給されるｉビットラッチデータＲＤａｔａの少なくとも上位２ビットデータによって、ｉビットラッチデータＲＤａｔａを、液晶の応答速度を速めるためのｉビット変調データＭＤａｔａに変換する。そして、変調部１４０は、ハイ状態の第１データ出力信号ＤＯＳ１によってｉビット変調データＭＤａｔａをＤＡＣ部１５０に供給した後、ハイ状態の第２データ出力信号ＤＯＳ２によってｉビットラッチデータＲＤａｔａをＤＡＣ部１５０に供給する。
【００６０】
例えば、ラッチ部１３０から‘０１１０００’のラッチデータＲＤａｔａが供給される場合、変調部１４０は、まず、‘０１１０００’のラッチデータＲＤａｔａのうち‘０１’の上位２ビットに対応する‘１’の階調分析信号ＧＡＳによって‘０１０’の加算ビットＡＢｉｔを生成し、‘０１０’の加算ビットＡＢｉｔを‘０１１０００’のラッチデータＲＤａｔａの上位３ビットに加算して‘１０１０００’の変調データＭＤａｔａを生成する。
【００６１】
その後、変調部１４０は、ソース出力信号ＳＯＥのデータ出力期間のうち初期期間Ｔ１に対応するハイ状態の第１データ出力信号ＤＯＳ１によって、‘１０１０００’の変調データＭＤａｔａをＤＡＣ部１５０に供給した後、ソース出力信号ＳＯＥのデータ出力期間のうち初期期間Ｔ１を除いた残りの期間Ｔ２に対応するハイ状態の第２データ出力信号ＤＯＳ２によって、‘０１１０００’のラッチデータＲＤａｔａをＤＡＣ部１５０に供給する。
【００６２】
図６において、ＤＡＣ部１５０は、ガンマ電圧生成部１１５から供給される２ｉ個の互いに異なるガンマ電圧ＧＶのうち、変調部１４０から供給されるｉビット変調データＭＤａｔａに対応する正極性及び負極性ガンマ電圧ＧＶを選択し、極性制御信号ＰＯＬによって選択された正極性及び負極性ガンマ電圧ＧＶのうち何れか一つをアナログビデオ信号Ｖｍｄａｔａとして選択し、これを出力バッファ部１６０に供給する。
【００６３】
また、ＤＡＣ部１５０は、ガンマ電圧生成部１１５から供給される２ｉ個の互いに異なるガンマ電圧ＧＶのうち、変調部１４０から供給されるｉビットラッチデータＲＤａｔａに対応する正極性及び負極性ガンマ電圧ＧＶを選択し、極性制御信号ＰＯＬによって選択された正極性及び負極性ガンマ電圧ＧＶのうち何れか一つをアナログビデオ信号Ｖｄａｔａとして選択し、これを出力バッファ部１６０に供給する。
【００６４】
出力バッファ部１６０は、ＤＡＣ部１５０から供給されるｉビット変調データＭＤａｔａに対応するアナログビデオ信号Ｖｍｄａｔａをバッファリングし、これをソース出力信号ＳＯＥのデータ出力期間のうち初期期間Ｔ１の間に各データラインＤＬに供給した後、ＤＡＣ部１５０から供給されるｉビットラッチデータＲＤａｔａに対応するアナログビデオ信号Ｖｄａｔａをバッファリングし、これをソース出力信号ＳＯＥのデータ出力期間のうち初期期間を除いた残りの期間Ｔ２の間に各データラインＤＬに供給する。このとき、出力バッファ部１６０は、データラインＤＬの負荷を勘案して、アナログビデオ信号Ｖｍｄａｔａ，Ｖｄａｔａを増幅して出力する。
【００６５】
上記のようなデータドライバ６は、図１０に示すように、ソース出力信号ＳＯＥのデータ出力期間のうち初期期間Ｔ１の間、ｉビット変調データＭＤａｔａに対応するアナログビデオ信号Ｖｍｄａｔａで液晶セルを予め駆動させた後、ソース出力信号ＳＯＥのデータ出力期間のうち初期期間Ｔ１を除いた残りの期間Ｔ２の間、元のｉビット入力データＤａｔａに対応するアナログビデオ信号Ｖｄａｔａで液晶セルを駆動させる。
【００６６】
以上説明した本発明は、上述した実施の形態及び添付の図面によって限定されるものではなく、本発明の技術的思想から逸脱しない範囲で多様な置換、変形及び変更が可能であることは、本発明の属する技術分野で通常の知識を有する者にとって明らかであろう。
【図面の簡単な説明】
【００６７】
【図１】関連技術に係る液晶表示装置のデータによる輝度変化を示す波形図である。
【図２】関連技術に係る液晶表示装置の高速駆動方法のデータ変調による輝度変化の一例を示す波形図である。
【図３】関連技術に係る液晶表示装置の高速駆動装置における上位ビットデータの変調を示す図である。
【図４】関連技術に係る液晶表示装置の高速駆動装置を示すブロック図である。
【図５】本発明の実施形態に係る液晶表示装置の駆動装置を概略的に示す図である。
【図６】本発明の実施形態に係るデータドライバを概略的に示すブロック図である。
【図７】本発明の実施形態に係るデータ出力信号生成部を概略的に示すブロック図である。
【図８】図７のデータ出力信号生成部の駆動タイミング図である。
【図９】本発明の実施形態に係る変調部を概略的に示すブロック図である。
【図１０】本発明の実施形態に係るアナログビデオ信号の波形を示す波形図である。
【符号の説明】
【００６８】
２  映像表示部
４  ゲートドライバ
６  データドライバ
８  タイミングコントローラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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