(57)【要約】【課題】演算ユニットのカスケード接続や並列接続を使用することなく、種々のフェードアウト波形及び／又はフェードイン波形を生成することができるようにする。【解決手段】乗算係数Ｃの更新式：Ｃ＋（Ｆｌｇ−Ｃ）・Ｔを設定する。ただし、フラグＦｌｇはフェードアウト処理時及びフェードイン処理時にそれぞれ０，１に設定される。乗算係数Ｃの初期値は、フェードアウト処理時及びフェードイン処理時では、それぞれ１，０とされる。乗算係数算出器１４は、フェード期間では、１サンプリングタイムごとに、該更新式に基づき乗算係数Ｃを更新し、該Ｃを乗算器１２へ供給す。乗算器１２は、入力オーディオ信号にＣを乗算して生成した信号をフェード信号として出力する。【選択図】図１
2008245079.tif 000002
【特許請求の範囲】
【請求項１】
フェードアウト処理における乗算係数Ｃの初期値を設定する初期値設定手段、
フェードアウト速度係数Ｔを設定するフェードアウト速度設定手段、
０＜Ｐ＜１の範囲に規定しつつ、ＰをＴの関数としてＣの更新式：Ｐ・Ｃを設定する更新式設定手段、
サンプリングタイムに応動してフェードアウト期間では更新式：Ｐ・Ｃに基づき乗算係数Ｃを更新する乗算係数更新手段、及び
フェードアウト処理対象の信号と乗算係数Ｃとの積に係る信号をフェードアウト信号として生成するフェードアウト信号生成手段、
を備えることを特徴とするフェード処理装置。
【請求項２】
フェードイン処理における乗算係数Ｃの初期値を設定する初期値設定手段、
フェードイン速度係数Ｔを設定するフェードイン速度設定手段、
０＜Ｑ，Ｒ＜１の範囲に規定しつつ、Ｑ，ＲをＴの関数としてＣの更新式：Ｑ・Ｃ＋Ｒを設定する更新式設定手段、
サンプリングタイムに応動してフェードイン期間では更新式：Ｑ・Ｃ＋Ｒに基づき乗算係数Ｃを更新する乗算係数更新手段、及び
フェードイン処理対象の信号と乗算係数Ｃとの積に係る信号をフェードイン信号として生成するフェードイン信号生成手段、
を備えることを特徴とするフェード処理装置。
【請求項３】
フェード処理における乗算係数Ｃの初期値を設定する初期値設定手段、
フェード速度係数Ｔを設定するフェード速度設定手段、
０＜Ｐ，Ｑ，Ｒ＜１の範囲に規定しつつ、Ｐ，Ｑ，ＲをＴの関数としてＣの更新式：Ｐ・Ｃ及びＱ・Ｃ＋Ｒを設定する更新式設定手段、
サンプリングタイムに応動して、フェードアウト期間では更新式：Ｐ・Ｃに基づき、また、フェードイン期間では、更新式：Ｑ・Ｃ＋Ｒに基づき、乗算係数Ｃを更新する乗算係数更新手段、及び
フェード処理対象の信号と乗算係数Ｃとの積に係る信号をフェード信号として生成するフェード信号生成手段、
を備えることを特徴とするフェード処理装置。
【請求項４】
フェードアウト処理及びフェードイン処理ではフラグＦｌｇをそれぞれ０，１に設定するフラグ設定手段、及び
Ｐ，Ｑ，Ｒをフェード速度係数ＴとフラグＦｌｇとの関数とする前記更新式設定手段、
を備えることを特徴とする請求項３記載のフェード処理装置。
【請求項５】
前記更新式設定手段は、Ｃの更新式：Ｐ・Ｃ及びＱ・Ｃ＋Ｒを、Ｃ＋（Ｆｌｇ−Ｃ）・Ｔから導出することを特徴とする請求項４記載のフェード処理装置。
【請求項６】
前記フラグ設定手段は、フェード期間中、フラグＦｌｇを切り替え自在になっていることを特徴とする請求項４又は５記載のフェード処理装置。
【請求項７】
前記初期値設定手段は、フェードアウト処理及びフェードイン処理では乗算係数Ｃの初期値をそれぞれ１又は０に設定することを特徴とする請求項１〜６のいずれかに記載のフェード処理装置。
【請求項８】
フェード速度設定手段はフェード期間中、フェード速度係数Ｔを変更自在になっていることを特徴とする請求項１〜７のいずれかに記載のフェード処理装置。
【請求項９】
フェード処理における乗算係数Ｃの初期値を設定するステップ、
フェード速度係数Ｔを設定するフェードステップ、
０＜Ｐ，Ｑ，Ｒ＜１の範囲に規定しつつ、Ｐ，Ｑ，ＲをＴの関数としてＣの更新式：Ｐ・Ｃ及びＱ・Ｃ＋Ｒを設定するステップ、
サンプリングタイムに応動して、フェードアウト期間ではＣの更新式：Ｐ・Ｃに基づき、また、フェードイン期間では、更新式：Ｑ・Ｃ＋Ｒに基づき、乗算係数Ｃを更新するステップ、及び
フェード処理対象の信号と乗算係数Ｃとの積に係る信号をフェード信号として生成するステップ、
を備えることを特徴とするフェード処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、音声信号等をフェードアウト又はフェードインするフェード処理装置及び方法に関するものである。
【背景技術】
【０００２】
特許文献１は、その段落０００２及び０００３においてテーブル参照方式及びインクリメント・デクリメント方式のフェード処理装置を開示する。
【０００３】
テーブル参照方式フェード処理装置では、膨大な係数のテーブルが必要となって、必要記憶量を増大させるという問題がある。また、インクリメント・デクリメント方式フェード処理装置では、フェード波形が直線的となって、聴感に合わないという問題がある（特許文献１の段落０００３）。
【０００４】
そこで、特許文献１が新しく開示するフェード処理装置では、第１及び第２の乗算器、加算器及び遅延回路を設け、第１及び第２の乗算係数をそれぞれＣ１，Ｃ２（ただし、Ｃ１＋Ｃ２＝１）とし、ゲインデータが第１の乗算器に入力され、加算器が第１及び第２の乗算器からの入力を加算し、遅延器が、該加算器の出力を１サンプリングタイムだけ遅延させて第２の乗算器へ出力する（特許文献１の図１）。そして、加算器の出力は、別の乗算器（特許文献１の図１の符号３０）へ送られて、該別の乗算器において音声信号と掛け合わされ、該音声信号についてのフェードを実施する。
【特許文献１】特開平４−３４５３１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１のフェード処理装置では、種々のフェードアウト波形及びフェードイン波形を生成する場合には、デジタルボリューム（特許文献１の図１の符号１６）を手動で操作するか、複数の演算ユニットをカスケード接続したり（特許文献１の図５）、並列接続したり（特許文献１の図７）するしかなく、操作が煩雑になったり、構成が複雑化したりする。
【０００６】
本発明の目的は、単純な構造により種々のフェードアウト波形及び／又はフェードイン波形を生成することができるフェード処理装置及び方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明によれば、フェード処理対象の信号と乗算係数Ｃとの積に係る信号をフェード信号として生成するフェード処理置において、Ｃの更新式に、フェード速度係数Ｔを導入し、該速度係数Ｔを変更することにより、フェード波形を調整する。なお、該速度係数Ｔは、典型的には、フェード（「フェード」とは、「フェードアウト」及び／又は「フェードイン」である。）の開始に先立ち、設定するが、フェード期間中も変更可能にすることができる。
【０００８】
本発明のフェード処理装置は次のものを備えている。
フェード処理における乗算係数Ｃの初期値を設定する初期値設定手段、
フェード速度係数Ｔを設定するフェード速度設定手段、
０＜Ｐ，Ｑ，Ｒ＜１の範囲に規定しつつ、Ｐ，Ｑ，ＲをＴの関数としてＣの更新式：Ｐ・Ｃ及びＱ・Ｃ＋Ｒを設定する更新式設定手段、
サンプリングタイムに応動して、フェードアウト期間では更新式：Ｐ・Ｃに基づき、また、フェードイン期間では、更新式：Ｑ・Ｃ＋Ｒに基づき、乗算係数Ｃを更新する乗算係数更新手段、及び
フェード処理対象の信号と乗算係数Ｃとの積に係る信号をフェード信号として生成するフェード信号生成手段。
【０００９】
本発明のフェード処理方法は次のステップを備えている。
フェード処理における乗算係数Ｃの初期値を設定するステップ、
フェード速度係数Ｔを設定するフェードステップ、
０＜Ｐ，Ｑ，Ｒ＜１の範囲に規定しつつ、Ｐ，Ｑ，ＲをＴの関数としてＣの更新式：Ｐ・Ｃ及びＱ・Ｃ＋Ｒを設定するステップ、
サンプリングタイムに応動して、フェードアウト期間では更新式：Ｐ・Ｃに基づき、また、フェードイン期間では、更新式：Ｑ・Ｃ＋Ｒに基づき、乗算係数Ｃを更新するステップ、及び
フェード処理対象の信号と乗算係数Ｃとの積に係る信号をフェード信号として生成するステップ。
【発明の効果】
【００１０】
本発明によれば、乗算係数Ｃの更新式にフェード速度係数Ｔを導入して、種々のフェード信号を生成することが可能になる。
【発明を実施するための最良の形態】
【００１１】
図１はＤＳＰ（Digital Signal Processor）１０の構成図である。ＤＳＰ１０は、アナログ／デジタル変換器１１、乗算器１２、デジタル／アナログ変換器１３及び乗算係数算出器１４の等価回路として機能する。アナログのオーディオ信号がＤＳＰ１０の入力（ＩＮ）として供給される。
【００１２】
該アナログのオーディオ信号は、アナログ／デジタル変換器１１へ供給されて、デジタル信号へ変換されてから、乗算器１２へ供給される。乗算器１２は、アナログ／デジタル変換器１１からのデジタル信号に乗算係数算出器１４からの乗算係数Ｃを掛けて、デジタル／アナログ変換器１３へ出力する。デジタル／アナログ変換器１３は、デジタル信号をアナログ信号へ戻して、それをＤＳＰ１０の出力として出力する。アナログ／デジタル変換器１１及びデジタル／アナログ変換器１３における変換は１サンプリングタイムごとに行われる。
【００１３】
ＤＳＰ１０は、乗算係数Ｃの初期値、フラグＦｌｇ及びフェード速度係数Ｔを、Ｉ／Ｏ信号として外部のＣＰＵ（図示せず）等から通知されるようになっている。ＦｌｇはＤＳＰ１０におけるフェード処理をフェードアウトにするかフェードインにするかを決めるものであり、Ｆｌｇ＝０の場合は、フェード処理はフェードアウト処理となり、Ｆｌｇ＝１の場合は、フェード処理はフェードイン処理となる。Ｔは、０＜Ｔ＜１である。Ｃの初期値は、限定はされないが、一般的には、フェードアウト処理時は１に、また、フェードイン処理時では０に設定される。その場合には、フェード開始時にフェード信号のレベルが不連続になることが防止される。
【００１４】
乗算係数Ｃの初期値、フラグＦｌｇ及びフェード速度係数Ｔは、適宜、変更自在になっている。乗算係数算出器１４は、ＤＳＰ１０のフェード処理の開始に先立ち、Ｃの初期値を通知されるとともに、該初期値に基づいて後述の計算式（１）でＣを更新するようにしている。なお、乗算器１２に入力される乗算係数Ｃが０であるときは、乗算器１２の出力は０となり、すなわち、ミュートとなる。また、乗算器１２に入力される乗算係数Ｃが１であるときは乗算器１２の出力は乗算器１２の入力と等しくなり、すなわち乗算器１２はスルーとなる。
【００１５】
図２はＤＳＰ１０において実行されるフェード処理方法２０のフローチャートである。該フェード処理方法２０は、サンプリングタイム信号に基づき１サンプリングタイムの経過ごとに実行される。
【００１６】
Ｓ２１では、下記の計算式（１）に従い、更新前の乗算係数Ｃから更新後の乗算係数Ｃを計算する。前述したように、Ｆｌｇは０か１かのいずれかを採る。Ｆｌｇ＝０の場合に、（１）式をＣについて整理したものが次の（２）式であり、Ｆｌｇ＝１の場合に、（１）式をＣについて整理したものが次の（３）式である。計算式（１）〜（３）式において、左辺のＣが更新後のものであり、右辺のＣが更新前のものである。
【００１７】
（１）：Ｃ＝Ｃ＋（Ｆｌｇ−Ｃ）・Ｔ
（２）：Ｃ＝（１−Ｔ）・Ｃ
（３）：Ｃ＝（１−Ｔ）・Ｃ＋Ｔ
【００１８】
なお、（１）〜（３）式において、０≦Ｃ≦１，０＜Ｔ＜１の範囲とされる。Ｓ２２では、次の計算式（４）に基づき乗算器１２にＤＳＰ１０の出力ＯＵＴを計算させる。なお、計算式（４）においてＩＮはＤＳＰ１０の入力である。
【００１９】
（４）：ＯＵＴ＝ＩＮ・Ｃ
【００２０】
１−Ｔ＜１であるので、（２）式により繰り返し、Ｃを更新していくと、Ｃは、任意の初期値に対して０に収束する。また、Ｃを、その初期値を０に設定して、（３）式で繰り返し、更新していくと、Ｃは１に収束する。
【００２１】
図３はフェード処理時のＤＳＰ１０の各部の波形を示している。（ａ）〜（ｃ）はフェードイン期間の波形、（ｄ）〜（ｆ）はフェードアウト期間の波形である。なお、図３及び図４において、フェードイン処理では、Ｆｌｇ＝１、Ｃの初期値＝０に設定し、フェードアウト処理では、Ｆｌｇ＝０、Ｃの初期値＝１に設定している。
【００２２】
図３において、（ａ），（ｄ）は乗算係数算出器１４の出力としての乗算係数Ｃの変化ＧＡ，ＧＢ、（ｂ），（ｅ）はＤＳＰ１０の入力（ＩＮ）波形、（ｃ），（ｆ）はＤＳＰ１０の出力（ＯＵＴ）波形を示している。入力波形は単純な正弦波にしている。ＧＡ，ＧＢはそれぞれフェードイン期間及びフェードアウト期間のＣの変化であり、ＧＡ，ＧＢとＤＳＰ１０の入力波形とを乗算器１２において乗算すると、その乗算結果としてのＤＳＰ１０の出力波形はそれぞれ（ｃ），（ｆ）となる。
【００２３】
図４は異なるフェード速度係数Ｔでフェード処理を行った場合のＤＳＰ１０の各部の波形を示している。（ａ）〜（ｅ）はフェードイン期間の波形、（ｆ）〜（ｊ）はフェードアウト期間の波形である。（ａ），（ｆ）は乗算係数算出器１４の出力としての乗算係数Ｃの変化ＧＣ，ＧＤ，ＧＥ，ＧＦ，ＧＧ，ＧＨを示している。フェードイン期間では、計算式（３）から分かるように、Ｔが小ほど、Ｃの増加率は増大する。したがって、ＧＣ，ＧＤ，ＧＥの順に、Ｔが減少している。すなわち、ＧＣのＴ＞ＧＤのＴ＞ＧＥのＴとなっている。また、フェードアウト期間では、計算式（３）から分かるように、Ｔが大ほど、Ｃの減少率が増大する。
したがって、（ｆ）において、ＧＦ，ＧＧ，ＧＨの順に、Ｔが増大している。すなわち、ＧＦのＴ＜ＧＧのＴ＜ＧＨのＴとなっている。
【００２４】
図４において、（ｂ），（ｇ）はＤＳＰ１０の入力（ＩＮ）波形を示している。入力波形は単純な正弦波を採用している。（ｃ）〜（ｅ）はそれぞれＧＣ，ＧＤ，ＧＥに対するＤＳＰ１０の出力（ＯＵＴ）波形である。また、（ｈ）〜（ｊ）はそれぞれＧＦ，ＧＧ，ＧＨに対するＤＳＰ１０の出力（ＯＵＴ）波形である。このように、フェード速度係数Ｔを変更することにより、種々のフェードイン特性及びフェードアウト特性を得ることができる。
【００２５】
図３及び図４では、フェード速度係数Ｔは、フェード開始に先立ち決定し、フェード期間中は変更しない。図５はフェードアウト期間中にフェード速度係数Ｔを変更した場合のＤＳＰ１０の各部の波形を示している。図５において、（ａ），（ｂ），（ｃ）はそれぞれ乗算係数Ｃの変化ＧＩ、ＤＳＰ１０の入力（ＩＮ）波形、及びＤＳＰ１０の出力（ＯＵＴ）波形を示している。
【００２６】
図５では、乗算係数Ｃは時刻ｔ０において１に設定される。また、フラグＦｌｇは時刻ｔ０−ｔ３間において０に維持されている。時刻ｔ１，ｔ２において、フェード速度係数Ｔが切り替えられ、結果、ＧＩには、時刻ｔ１，ｔ２において屈曲点が生じる。図５の場合では、ｔ０−ｔ１間のＴ＜ｔ１−ｔ２間のＴ＜ｔ２−ｔ３間のＴという関係がある。なお、乗算係数Ｃは、時刻ｔ１，ｔ２において、不連続になることなく直前の値を引き継いでいる。
【００２７】
図６はフェード期間中においてフラグＦｌｇを切り替えた場合のＤＳＰ１０の各部の波形を示している。図６において、（ａ），（ｂ），（ｃ）はそれぞれ乗算係数Ｃの変化ＧＪ、ＤＳＰ１０の入力（ＩＮ）波形、及びＤＳＰ１０の出力（ＯＵＴ）波形を示している。
【００２８】
図６では、乗算係数Ｃは、時刻ｔ０において１に設定される。フラグＦｌｇは、時刻ｔ０−ｔ１間では０であり、時刻ｔ１−ｔ２間では１になっている。乗算係数Ｃは、時刻ｔ１におけるフラグＦｌｇの切替にもかかわらず、直前の値を引き継いでいる。ＧＪは、Ｃ＝０にならないうちに、時刻ｔ１から上昇する。
【００２９】
図７はフェード期間中においてフラグＦｌｇ及びフェード速度係数Ｔを適宜切り替えた場合のＤＳＰ１０の各部の波形を示している。図７において、（ａ），（ｂ），（ｃ）はそれぞれ乗算係数Ｃの変化ＧＫ、ＤＳＰ１０の入力（ＩＮ）波形、及びＤＳＰ１０の出力（ＯＵＴ）波形である。
【００３０】
図７では、フェード速度係数Ｃは、時刻ｔ０において１に設定され、その後は、フラグＦｌｇ又はフェード速度係数Ｔの切替にもかかわらず、連続している。乗算係数の上昇期間では、フラグＦｌｇ＝１であり、乗算係数の下降期間では、フラグＦｌｇ＝０となっている。ｔ０−ｔ１，ｔ１−ｔ２，ｔ２−ｔ３，ｔ３−ｔ４，ｔ４−ｔ５，ｔ５−ｔ６の各期間におけるフェード速度係数Ｔは相互に相違している。結果、ＧＫの変更速度は、各期間において相違することになる。
【００３１】
図８はフェード処理装置３０のブロック図である。前述のＤＳＰ１０はフェード処理装置３０の具体例である。フェード処理装置３０は、基本的には、初期値設定手段３１、フェード速度設定手段３２、更新式設定手段３３、乗算係数更新手段３４及びフェード信号生成手段３５を備え、付加的に、フラグ設定手段３９を備える。
【００３２】
初期値設定手段３１は、フェード処理における乗算係数Ｃの初期値を設定する。フェード速度設定手段３２は、フェード速度係数Ｔを設定する。更新式設定手段３３は、０＜Ｐ，Ｑ，Ｒ＜１の範囲に規定しつつ、Ｐ，Ｑ，ＲをＴの関数としてＣの更新式：Ｐ・Ｃ及びＱ・Ｃ＋Ｒを設定する。
【００３３】
乗算係数更新手段３４は、サンプリングタイムに応動して、フェードアウト期間では更新式：Ｐ・Ｃに基づき、また、フェードイン期間では、更新式：Ｑ・Ｃ＋Ｒに基づき、乗算係数Ｃを更新する。フェード信号生成手段３５は、フェード処理対象の信号と乗算係数Ｃとの積に係る信号をフェード信号として生成する。なお、Ｐは前述の計算式（２）における係数部（１−Ｔ）に対応する。Ｑ，Ｒは、前述の計算式（３）における係数部（１−Ｔ），Ｔにそれぞれ対応する。
【００３４】
該フェード処理装置３０は、フェードアウト処理及びフェードイン処理の両方を実施するが、フェードアウト処理及びフェードイン処理の一方のみを単独で実施するように構成することもできる。その場合、フェード速度設定手段３２は、フェードアウト速度設定手段又はフェードイン速度設定手段となる。また、フェード信号生成手段３５は、フェードアウト信号生成手段又はフェードイン信号生成手段となる。
【００３５】
「サンプリングタイムに応動して」とは、例えば「１サンプリングタイムごとに」であるが、これに限定されない。２サンプリングタイムごとにや、３サンプリングタイムごとに、乗算係数Ｃを更新してもよいとする。フラグ設定手段３９がフェード処理装置３０に付加されてもよい。フラグ設定手段３９は、フェードアウト処理及びフェードイン処理ではフラグＦｌｇをそれぞれ０，１に設定する。これに対し、更新式設定手段３３は、Ｐ，Ｑ，Ｒをフェード速度係数ＴとフラグＦｌｇとの関数とする。
【００３６】
好ましくは、更新式設定手段３３は、Ｃの更新式：Ｐ・Ｃ及びＱ・Ｃ＋Ｒを、Ｃ＋（Ｆｌｇ−Ｃ）・Ｔから導出する。好ましくは、フラグ設定手段３９は、フェード期間中、フラグＦｌｇを切り替え自在になっている。
【００３７】
初期値設定手段３１は、フェードアウト処理及びフェードイン処理では乗算係数Ｃの初期値をそれぞれ１又は０に設定する。Ｃの初期値＝０とし、フラグＦｌｇ＝１とした場合、Ｃ＋（Ｆｌｇ−Ｃ）・Ｔを使って、Ｃを十分な回数、繰り返し更新すると、Ｃは１に収束する。好ましくは、フェード速度設定手段３２はフェード期間中、フェード速度係数Ｔを変更自在になっている。
【００３８】
図９はフェード処理方法４６のフローチャートである。Ｓ４７では、フェード処理における乗算係数Ｃの初期値を設定する。Ｓ４８では、フェード速度係数Ｔを設定する。Ｓ４９では、０＜Ｐ，Ｑ，Ｒ＜１の範囲に規定しつつ、Ｐ，Ｑ，ＲをＴの関数としてＣの更新式：Ｐ・Ｃ及びＱ・Ｃ＋Ｒを設定する。
【００３９】
Ｓ５０では、サンプリングタイムに応動して、フェードアウト期間では更新式：Ｐ・Ｃに基づき、また、フェードイン期間では、更新式：Ｑ・Ｃ＋Ｒに基づき、乗算係数Ｃを更新する。Ｓ５１では、フェード処理対象の信号と乗算係数Ｃとの積に係る信号をフェード信号として生成する。
【００４０】
フェード処理方法２０（図２）はフェード処理方法４６の一例である。Ｓ４７，Ｓ４８の順番は逆にすることができる。Ｓ４７〜Ｓ５１の処理は、フェード処理装置３０（図８）の初期値設定手段３１〜フェード信号生成手段３５の機能にそれぞれ対応している。
【００４１】
初期値設定手段３１〜フェード信号生成手段３５の機能について述べた具体的態様はＳ４７〜Ｓ５１の処理についての具体的態様としても適用可能である。フェード処理方法４６では、また、フェード処理装置３０のフラグ設定手段３９の機能に対応する処理を実行するステップを適宜、追加可能である。フラグ設定手段３９に対応するステップは、図９のフェード処理方法４６において、Ｓ４９より前のどこにでも配置することができる。フラグ設定手段３９の追加に対して説明した初期値設定手段３１〜フェード信号生成手段３５の機能の具体的態様は、フラグ設定手段３９に対応するステップの追加に対するＳ４７〜Ｓ５１の処理の具体的態様として適用される。
【００４２】
本明細書は種々の発明を含んでいる。本明細書が開示した発明は、発明の最良の形態等として説明した各種形態において、一部の要素のみを組合せたり、一部の要素を自明の範囲で変更したり、各種形態間で自明の範囲で一部構成要素を置き換えたりするものを含む。
【図面の簡単な説明】
【００４３】
【図１】ＤＳＰの構成図である。
【図２】ＤＳＰにおいて実行されるフェード処理方法のフローチャートである。
【図３】フェード処理時のＤＳＰの各部の波形を示す図である。
【図４】異なるフェード速度係数でフェード処理を行った場合のＤＳＰの各部の波形を示す図である。
【図５】フェードアウト期間中にフェード速度係数を変更した場合のＤＳＰの各部の波形を示す図である。
【図６】フェード期間中においてフラグを切り替えた場合のＤＳＰの各部の波形を示す図である。
【図７】フェード期間中においてフラグ及びフェード速度係数を適宜切り替えた場合のＤＳＰの各部の波形を示す図である。
【図８】フェード処理装置のブロック図である。
【図９】フェード処理方法のフローチャートである。
【符号の説明】
【００４４】
３０：フェード処理装置、３１：初期値設定手段、３２：フェード速度設定手段、３３：更新式設定手段、３４：乗算係数更新手段、３５：フェード信号生成手段、３９：フラグ設定手段、４６：フェード処理方法。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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