(57)【要約】【課題】ＩＩＩ−Ｖ／ＩＩ−ＶＩ半導体インターフェイスを再現的に製造する。【解決手段】ＩＩＩ族元素ソース（６８、１７０）、ＩＩ族元素ソース（７２、９２’）、Ｖ族元素ソース（７０、１７２）、及びＶＩ族元素ソースを含む分子線エピタキシー（ＭＢＥ）装置（５０、１５０）を準備する。ＩＩＩ−Ｖ半導体表面を有する基板（１２）をＭＢＥ装置（５０、１５０）内に位置決めする。基板（１２）を次にＩＩＩ−Ｖ半導体成長に適切な温度まで加熱し、結晶質ＩＩＩ−Ｖ半導体バッファ層（１４）を成長させる。基板の温度を交互分子線エピタキシーによってＩＩ−ＶＩ半導体成長に適切な温度まで調整し、結晶質ＩＩ−ＶＩ半導体バッファ層（１６）をＩＩＩ−Ｖバッファ層上に成長させる。ＩＩ族及びＶＩ族ソースを操作して、ＩＩＩ−Ｖバッファ層をＶＩ族元素フラックスに暴露する前にＩＩ族元素フラックスに暴露させる。【選択図】図２
2008004962.tif 000002
【特許請求の範囲】
【請求項１】
ＩＩＩ−Ｖ／ＩＩ−ＶＩ半導体インターフェイスを製造する方法であって、
少なくともＩＩＩ族元素ソースと、ＩＩ族元素ソースと、Ｖ族元素ソースと、バルブを備えたＶＩ族元素ソースとを含む分子線エピタキシー（ＭＢＥ）装置を準備するステップと、
前記インターフェイスがその上に製造されるべきＩＩＩ−Ｖ半導体表面を有する半導体基板を準備し、前記基板を前記ＭＢＥ装置内に配置するステップと、
ＶＩ族元素ソース上のバルブが閉じられている間に、ＩＩＩ−Ｖ半導体成長に適した温度に前記半導体基板を加熱し、前記基板のＩＩＩ−Ｖ半導体表面上に結晶性ＩＩＩ−Ｖ半導体バッファ層を成長させるステップと、
前記ＩＩＩ−Ｖバッファ層を成長させた後にＩＩ−ＶＩ半導体成長に適した温度に前記半導体基板の温度を調整し、前記ＩＩＩ−Ｖバッファ層上に結晶性ＩＩ−ＶＩ半導体バッファ層を成長させるステップであって、当該ステップは、
前記半導体基板の温度を、ＩＩＩ−Ｖ半導体成長温度よりも低いＩＩ−ＶＩ半導体成長温度まで低下させるステップと、
前記半導体基板の温度が、ＩＩＩ−Ｖ半導体成長温度より低くＩＩ−ＶＩ半導体成長温度よりも高い温度に達した時、ＩＩＩ−Ｖバッファ層をＩＩ族元素フラックスに曝すためにＩＩ族ソースを操作するステップと、さらに
前記半導体基板の温度がＩＩ−ＶＩ半導体成長温度に達したとき、交互ビームエピタキシーによってＩＩ−ＶＩバッファ層を成長させるために、ＩＩ族およびＶＩ族ソースを操作するステップを含み、当該ステップは、ＩＩＩ−Ｖバッファ層をＩＩ族元素フラックスに曝露して、ＩＩＩ−Ｖバッファ層をＶＩ族元素フラックスに曝露しＶＩ族元素の層を成長させる以前にＩＩ族元素の層が成長するように、ＩＩ族およびＶＩ族ソースを操作する、ＩＩＩ−Ｖ／ＩＩ−ＶＩ半導体インターフェイスを製造する方法。
【請求項２】
請求項１に記載の方法において、前記ＩＩＩ−Ｖ半導体成長温度は６００℃であり、ＩＩ−ＶＩ半導体成長温度は３１５℃で、さらに、前記ＩＩ族元素フラックスはＺｎを含む、ＩＩＩ−Ｖ／ＩＩ−ＶＩ半導体インターフェイスを製造する方法。
【請求項３】
請求項１に記載の方法において、
ＭＢＥ装置を準備する前記ステップは、
少なくともＩＩＩ族元素ソースおよびＶ族元素ソースを含む第１のＭＢＥチャンバを準備するステップと、
少なくともＩＩ族元素ソースおよびＶＩ族元素ソースを含む第２のＭＢＥチャンバを準備するステップと、
前記第１および第２のＭＢＥチャンバ間に超高真空移送管を準備するステップと、を含み、
半導体基板を加熱し、ＩＩＩ−Ｖバッファ層を成長させる前記ステップは、
前記第１のＭＢＥチャンバ内で前記半導体基板を加熱するステップと、
前記第１のＭＢＥチャンバ内で前記ＩＩＩ−Ｖバッファ層を成長させるステップと、を含み、
前記半導体基板の温度を調整し、前記ＩＩ−ＶＩバッファ層を成長させるステップは、
前記移送管を介して前記第１のチャンバから前記第２のチャンバにＩＩＩ−Ｖバッファ層を備えた前記半導体基板を移送するステップと、
前記ＩＩＩ−Ｖバッファ層が（２×４）再構成を示した後、前記第２のＭＢＥチャンバ内の交互ビームエピタキシーによって前記ＩＩＩ−Ｖバッファ層上に前記ＩＩ−ＶＩバッファ層を成長させるステップであって、前記ＩＩＩ−Ｖバッファ層をＶＩ族元素フラックスに曝露しＶＩ族元素の層を成長させる以前に前記ＩＩＩ−Ｖバッファ層をＩＩ族元素フラックスに曝露することを含む、前記ＩＩ−ＶＩバッファ層を成長させるステップと、を含む、ＩＩＩ−Ｖ／ＩＩ−ＶＩ半導体インターフェイスを製造する方法。
【請求項４】
請求項３に記載の方法において、前記温度の調整は、温度を３１５℃以上でかつ６００℃以下とし、さらに前記ＩＩ族元素フラックスはＺｎを含む、ＩＩＩ−Ｖ／ＩＩ−ＶＩ半導体インターフェイスを製造する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［政府所有権］
米国政府は、Ａｄｖａｎｃｅｄ  Ｒｅｓｅａｒｃｈ  Ｐｒｏｊｅｃｔｓ  Ａｇｅｎｃｙ（国防総省）及びＤｅｐａｒｔｍｅｎｔ  ｏｆ  ｔｈｅ  Ａｒｍｙ（陸軍省）／Ａｒｍｙ  Ｒｅｓｅａｒｃｈ  Ｏｆｆｉｃｅ（陸軍研究機関）承認の契約第ＤＡＡＨ０４−９４−Ｃ００４９号、及びＡｄｖａｎｃｅｄ  Ｒｅｓｅａｒｃｈ  Ｐｒｏｊｅｃｔｓ  Ａｇｅｎｃｙ（国防総省）及びＯｆｆｉｃｅ  ｏｆ  Ｎａｖａｌ  Ｒｅｓｅａｒｃｈ（海軍研究機関）承認の契約第Ｎ０００１４−９２−Ｃ−０１２２号により本発明に一定の権利を有する。
【０００２】
本発明は、一般にＩＩ−ＶＩ半導体電子デバイスを製造するための方法に関する。厳密には、本発明は、ＩＩＩ−Ｖ半導体及びＩＩ−ＶＩ半導体の層間インターフェイスを製造するための方法である。
【背景技術】
【０００３】
［関連技術の説明］
ＺｎＳｅ、ＭｇＺｎＳＳｅ、及び他のＩＩ−ＶＩ半導体から製造される電子デバイスは、一般に知られている。実例により、これらや、他のＩＩ−ＶＩ半導体化合物から分子線エピタキシー（ＭＢＥ）によって製造されるレーザーダイオードが、ハーゼ（Ｈａａｓｅ）その外の米国特許第５，２９１，５０７号、及びチェン（Ｃｈｅｎｇ）その外の米国特許第５，３１９，２１９号で開示される。これらのデバイスは、典型的にＧａＡｓ、または他のＩＩＩ−Ｖ半導体化合物の基板上に製造される。
【０００４】
残念ながら、積層欠陥として知られる欠陥が、ＭＢＥ成長中にＩＩＩ−Ｖ及びＩＩ−ＶＩ半導体のインターフェイスに、またはその近傍に形成する。ＩＩＩ−Ｖ／ＩＩ−ＶＩインターフェイス内の積層欠陥密度を測定するための技術は、知られており、カマタその外の記事Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ  ｏｆ  ＺｎＳＳｅ  ｏｎ  ＧａＡｓ  ｂｙ  Ｅｔｃｈｉｎｇ  ａｎｄ  Ｘ−ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ，  Ｊ．  Ｃｒｙｓｔａｌ  Ｇｒｏｗｔｈ、第１４２巻、３１〜３６頁（１９９４年）で開示される。これらの積層欠陥が、非放射再結合センターとして作用し、再結合エネルギーを散逸し、さらなる欠陥を発生させ、それによってこれらのデバイスの動作寿命を短縮するので、これらの積層欠陥の存在を最小限に抑えることが重要となる。
【０００５】
ＩＩＩ−Ｖ基板上にＩＩ−ＶＩ半導体を成長させるため、及びＩＩ−ＶＩ半導体成長用の基板を準備するための周知の方法が、後述の非特許文献１乃至５で開示される。
【０００６】
一般に、あるアプローチは、天然酸素を取り除くために（ＩＩ−ＶＩ成長チャンバ、または分離超高真空チャンバ内のいずれかで）加熱されている裸ＧａＡｓ基板上にＺｎＳｅを核形成させることを含む。但し、この方法には問題が多々ある。ＧａＡｓ表面を熱的に処理すると、表面粗さを増す傾向があり、基板の脱酸素が不完全となる可能性が残る。開始ＧａＡｓ表面の化学量は、この方法で制御するのが困難である。ＩＩ−ＶＩ成長チャンバ内のＶＩ族元素によるＧａＡｓ表面の汚染が観察された。この方法で高質インターフェイスを再現的に得ることも困難である。
【０００７】
他のアプローチは、Ａｓフラックス下で分離ＧａＡｓ成長チャンバ内でＧａＡｓ基板を吸着（Ｇａ蒸着及び表面粗さを低減するべく）することを含む。ＧａＡｓバッファ層は、その基板上で成長されて平滑なＧａＡｓ表面を得る。このウェハーは、次に冷却され、真空中でＩＩ−ＶＩ成長チャンバに移され、ＺｎＳｅ核形成のために約３００℃まで加熱される。上述の技術に改良が加えられても、この成長法は、尚も、ＧａＡｓバッファ層の冷却や超高真空配管を介しての移送による汚染の増加、及びＶＩ族ソースによる汚染など、多数の欠点を持つ。これらや他の理由で、十分なレベルの再現性が実証されなかった。
【０００８】
一般に、これらの周知技術を用いて約１〜５×１０６／ｃｍ２未満の積層欠陥密度でＩＩＩ−Ｖ／ＩＩ−ＶＩインターフェイスを再現的に製造することは困難である。レーザーダイオード及び他のＩＩ−ＶＩ半導体デバイスの工業的実用性は、これらのデバイスがより低い積層欠陥密度で再現的に製造できるようにする方法によって大いに高められる。
【０００９】
【非特許文献１】Ｓ．グハ（Ｇｕｈａ）その外のＳｔｒｕｃｔｕｒａｌ  Ｑｕａｌｉｔｙ  ａｎｄ  ｔｈｅ  Ｇｒｏｗｔｈ  Ｍｏｄｅ  ｉｎ  Ｅｐｉｔａｘｉａｌ  ＺｎＳｅ／ＧａＡｓ（１００），  Ｊ．  Ａｐｐｌ．  Ｐｈｙｓ．，第７３巻、５号、２２９４〜２３００頁（１９９３年３月）。
【非特許文献２】Ｊ．ゲインズ（Ｇａｉｎｅｓ）その外のＳｔｒｕｃｔｕｒａｌ  Ｐｒｏｐｅｒｔｉｅｓ  ｏｆ  ＺｎＳｅ  Ｆｉｌｍｓ  Ｇｒｏｗｎ  ｂｙ  Ｍｉｇｒａｔｉｏｎ  Ｅｎｈａｎｃｅｄ  Ｅｐｉｔａｘｙ，  Ｊ．  Ａｐｐｌ．  Ｐｈｙｓ．，  第７３巻、５号、２２９４〜２３００頁（１９９３年３月）。
【非特許文献３】Ｄ．リー（Ｌｉ）その外のＺｎＳｅ  Ｎｕｃｌｅａｔｉｏｎ  ｏｎ  ｔｈｅ  ＧａＡｓ（００１）：Ｓｅ−（２×１）  Ｓｕｒｆａｃｅ  Ｏｂｓｅｒｖｅｄ  ｂｙ  Ｓｃａｎｎｉｎｇ  Ｔｕｎｎｅｌｉｎｇ  Ｍｉｃｒｏｓｃｏｐｙ，  Ｊ．  Ｖａｃ．  Ｓｃｉ  Ｔｅｃｈｎｏｌ．  Ｂ．（１９９４年７月／８月）。
【非特許文献４】チェン（Ｃｈｅｎｇ）その外のＭｏｌｅｃｕｌａｒ−Ｂｅａｍ  Ｅｐｉｔａｘｙ  Ｇｒｏｗｔｈ  ｏｆ  ＺｎＳｅ  Ｕｓｉｎｇ  ａ  Ｃｒａｃｋｅｄ  Ｓｅｌｅｍｉｕｍ  Ｓｏｕｒｃｅ，  Ｊ．  Ｖａｃ．  Ｓｃｉ．  Ｔｅｃｈｎｏｌ．  Ｂ．，  第８巻、２号（１９９０年３月／４月）。
【非特許文献５】Ｅ．Ｈ．Ｃ．  Ｐａｒｋｅｒ編、Ｔｈｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｐｈｙｓｉｃｓ  ｏｆ  Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ，  Ｐｒｅｎｕｍ  Ｐｒｅｓｓ，  １９８５年。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、ＩＩＩ−Ｖ／ＩＩ−ＶＩ半導体インターフェイスを製造するための改良した方法である。この方法が１×１０４／ｃｍ２未満の積層欠陥密度を有するこのタイプのインターフェイスを再現的に製造するために使用できることは、試験により実証された。
【課題を解決するための手段】
【００１１】
この方法には、少なくともＩＩＩ族元素ソース、ＩＩ族元素ソース、Ｖ族元素ソース、及びＶＩ族元素ソースを含む分子線エピタキシー（ＭＢＥ）装置を準備することを含む。インターフェイスがその上に製造されるＩＩＩ−Ｖ半導体表面を有する半導体基板は、ＭＢＥ装置内に位置決めされる。この基板は、次にＩＩＩ−Ｖ半導体成長に適切な温度まで加熱され、結晶質ＩＩＩ−Ｖ半導体バッファ層をその基板のＩＩＩ−Ｖ表面上に成長させる。半導体基板の温度は、次にＩＩ−ＶＩ半導体成長に適切な温度まで調整され、交互分子線エピタキシーによって結晶質ＩＩ−ＶＩ半導体バッファ層をＩＩＩ−Ｖバッファ層上に成長させる。ＩＩ族及びＶＩ族ソースは、ＩＩＩ−Ｖバッファ層をＶＩ族元素フラックスに暴露する前にＩＩＩ−Ｖバッファ層をＩＩ族元素フラックスに暴露するように作動される。
【００１２】
本発明の一実施例において、この方法は、超高真空移送管によって連通した第１及び第２のＭＢＥチャンバを含むＭＢＥ装置内で実行される。この第１のＭＢＥチャンバには、少なくともＩＩＩ族元素ソース及びＶ族元素ソースを含む。この第２のＭＢＥチャンバには、少なくともＩＩ族元素ソース及びＶＩ族元素ソースを含む。この半導体基板は、第１のＭＢＥチャンバ内で、ＩＩＩ−Ｖ成長温度まで加熱され、ＩＩＩ−Ｖバッファ層を基板上に成長させる。ＩＩＩ−Ｖバッファ層を有する半導体基板は、次に超高真空移送管を通して第２のＭＢＥチャンバに移送される。基板の温度はＩＩ−ＶＩ成長温度まで調整され、この基板はＩＩ族元素を蒸着させることによって処理される。ＩＩ−ＶＩバッファ層は、第２のＭＢＥチャンバ内での単原子層エピタキシー（ＭＥＥ）によって処理されたＩＩＩ−Ｖバッファ層上に成長させる。
【００１３】
他の実施例では、インターフェイスは、少なくともＩＩＩ族元素ソース、ＩＩ族元素ソース、バルブ付きＶ族元素ソース、バルブ付きＶＩ族元素ソースを含むＭＢＥチャンバ内で成長させる。この基板は加熱され、ＶＩ族ソースのバルブが閉じている間にＩＩＩ−Ｖバッファ層が基板上に成長させる。この基板温度は、次に調整され、基板がＩＩ族元素を蒸着させることによって処理される。ＩＩ−ＶＩバッファ層は、Ｖ族ソースのバルブが閉じている間に単原子層エピタキシー（ＭＥＥ）によって処理されたＩＩＩ−Ｖバッファ層上に成長させる。
【発明を実施するための最良の形態】
【００１４】
本発明に従って製造されたＩＩＩ−Ｖ／ＩＩ−ＶＩ半導体インターフェイス１０を含むレーザーダイオード８は、第１図に示される。レーザーダイオード８は、ｎ型ＧａＡｓ（すなわちＩＩＩ−Ｖ）半導体基板１２上に製造された利得導波型分離閉じ込めワイドバンドギャップＩＩ−ＶＩデバイスである。示された実施例では、インターフェイス１０には、基板１２の表面上のｎ型ＧａＡｓ半導体バッファ層１４、及びＧａＡｓバッファ層上のｎ型ＺｎＳｅ（すなわちＩＩ−ＶＩ）半導体オーミック接触層またはバッファ層１６を含む。インターフェイス１０は、ＩＩＩ−Ｖ基板１２の結晶質格子と基板上に蒸着したＩＩ−ＶＩ半導体層の格子との間に低積層欠陥密度遷移を提供し、それによりレーザーダイオードの動作時の機能特性を高めることができる。１×１０４／ｃｍ２未満の積層欠陥密度を有するＩＩＩ−Ｖ／ＩＩ−ＶＩインターフェイス１０は、この技術によって再現的に成長させた。
【００１５】
このデバイスの分離／閉じ込め構造は、ｎ型ＺｎＳＳｅ導光層２０とｐ型ＺｎＳＳｅ導光層２２とによって形成されたｐｎ接合範囲内の真性型ＣｄＺｎＳＳＥ量子井戸活性層１８を含む。量子井戸層１８内で発生された光は、ｎ型ＭｇＺｎＳＳｅクラッド層２４とｐ型ＭｇＺｎＳＳｅクラッド層２６とによる導光層２０、２２の範囲内に閉じ込められる。ｐ型ＺｎＳｅＴｅ分布構成オーミック接触層２８はｐ型クラッド層２６の上に重なる。オーミック接触層２８への電気的接触は、Ｐｄ電極３０によってなされる。オーミック接触層２８及び電極３０は、絶縁層３２に切り開かれた縞状に形成される。薄いＴｉ層３４及び最終Ａｕ層３６は、電極３０と絶縁層３２との上に覆うように適用されてリードボンディングを容易にする。基板１２の下側への電気的接触は、基板接触層３８によってなされる。
【００１６】
第２図は、レーザーダイオード８を製造するために、本発明の第１の実施例に従って使用される分子線エピタキシー（ＭＢＥ）装置５０を示す。示されるとおり、ＭＢＥ装置５０には、超高真空移送管５６によって連通された第１の成長チャンバ５２と第２の成長チャンバ５４とを含む。チャンバ５２には、高速電子銃５８と蛍光スクリーンとを含み、反射高速電子線回折法（ＲＨＥＥＤ）を利用して半導体層の構造的特性を監視する。このチャンバー５２には、フラックスモニター６１、基板ヒーター６２、熱電対６４、及び赤外線高温計６６をも含む。
【００１７】
バッファ層１４、１６は、第１の成長チャンバ内の基板１２上に成長させる。チャンバ５２に設けられたソースには、シャッター付きＧａ（すなわちＩＩＩ族元素）放出セル６８、バルブ付きＡｓ（すなわちＶ族元素）分解放出セル７０、シャッター付きＺｎ（すなわちＩＩ族元素）放出セル７２、及びバルブ及びシャッター付きＳｅ（すなわちＶＩ族元素）分解放出セル７４を含む。ここで説明される実施例では使用されないが、Ａｓ放出セルのバルブに加えてシャッターを組み入れても望ましいものとなろう。Ｓｉ放出セル７６及びＣｌ放出セル７８（ソース材料としてＺｎＣｌ２を使用する）が、ｎ型ドーパントのソースとして提供される。ある実施例では、Ｓｅセル７４のオリフィスは約５ｍｍよりも小さい。好適実施例では、Ｓｅセル７４のオリフィスは約２ｍｍである。
【００１８】
成長チャンバ５４には、高速電子銃８０、蛍光スクリーン８２、基板ヒーター８４、熱電対８６、及びフラックスモニター９０を含む。チャンバ５２、５４内の基板温度は、基板のバンドギャップ吸収端を監視する装置（図示せず）によっても測定される。このタイプの吸収端温度測定装置は一般に知られている。つまり、基板ヒーター８２からの赤外線光は、チャンバー基板と窓との両方を通って、レンズ及び光ファイバとによって収集される。光ファイバに結合されたコンピューター制御式分光計は、収集された光のスペクトルを連続的に測定する。このバンドギャップ吸収端は、次に分光計によって明瞭に識別できる。吸収端の波長は、次に基板のバンドギャップに依存する周知の温度と比較されて基板温度を再現的に決定する。例えばＧａＡｓのバンドギャップに依存する温度は、Ｊ．Ｓ．ブレークモアー（Ｂｌａｋｅｍｏｒｅ）の記事Ｓｅｍｉｃｏｎｄｕｃｔｉｎｇ  ａｎｄ  ｏｔｈｅｒ  ｍａｊｏｒ  ｐｒｏｐｅｒｔｉｅｓ  ｏｆ  ｇａｌｌｉｕｍ  ａｒｓｅｎｉｄｅ，  Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ，第５３巻、１０号、ｐ．Ｒ１５５（１９８２年）で説明される。
【００１９】
デバイス層２４、２０、１８、２２、２６、２８は、チャンバ５４内で成長させられる。故に、チャンバ５４に設けられたソースには、Ｚｎ放出セル９２、ＺｎＳ放出セル９４（ＺｎとＳとの両方のソースとして）、Ｃｄ放出セル９６、Ｓｅ放出セル９８、Ｍｇ放出セル１００、及びＴｅ放出セル１０２を含む。Ｃｌ放出セル１０４（ＺｎＣｌ２ソース材料を使用する）は、ｎ型ドーパントのソースとして提供される。ｐ型ドーパントは、Ｎ遊離基（プラズマ）ソース１０６によって提供される。遊離基ソース１０６は、フラップバルブ１１０を通って超純粋Ｎ２のソースに接続される。
【００２０】
ＭＢＥ装置５０の上述の構成要素は市販されている。実例では、原型のレーザーダイオード８及び後述されるインターフェイスサンプルウェハーを製造するために使用されるＭＢＥ装置５０には、ミネソタ州、セントポールのＥＰＩ  ＭＢＥ  Ｅｑｕｉｐｍｅｎｔ  Ｇｒｏｕｐ、及びＰｅｒｋｉｎ  Ｅｌｍｅｒからの放出セルを備えたＰｅｒｋｉｎ  Ｅｌｍｅｒ  Ｍｏｄｅｌ  ４３０装置を含む。ある実施例では、バルブ付きＡｓセル７０は、ＥＰＩモデルＰＥ−５００Ｖ−Ａｓセルであり、バルブ付きＳｅセル７４は、ＥＰＩモデルＰＥ−５００Ｖ−Ｓｅセルである。二重フィラメントＧａセル６８は、バッファ層１４の成長中の卵形面欠陥形成を最小限に抑えるために使用される。英国、オックスフォードシアのＯｘｆｏｒｄ  Ａｐｐｌｉｅｄ  Ｒｅｓｅａｒｃｈ  Ｌｔｄ．からの遊離基プラズマソース１０６は、ＭＢＥ装置内に組み込まれた。チャンバ５２、５４、及び移送管５６は、イオンポンプ、クライオポンプ、及びターボ分子ポンプを用いる従来の方法でポンプ作動される。現場ＲＨＥＥＤ技術は、成長する半導体の再構成された表面層を監視するために使用された。これらのタイプの技術は、知られており、例えば、Ｅ．Ｈ．Ｃ．  Ｐａｒｋｅｒ，  Ｐｌｅｎｕｍ  Ｐｒｅｓｓ，１９８５年、編のＴｈｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｐｈｙｓｉｃｓ  ｏｆ  Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙからの「ＭＢＥ  Ｓｕｒｆａｃｅ  ａｎｄ  Ｉｎｔｅｒｆａｃｅ  Ｓｔｕｄｉｅｓ，」の第１６章で開示されている。約５００℃よりも低いと報告されるチャンバ５２内の基板温度測定値は、一般に吸収端測定値に基づき、この温度よりも高い測定値は、一般に赤外線高温計６６からの読みに基づく。ＭＢＥ装置５０が運転のために設定されて、ソース材料が充填された後、従来通りの手順が採用されて装置をベークし、充填材料のガス抜きを行う。レーザーダイオード８は、従来の方法でサンプルマニピュレータ（図示せず）によって装置５０を通って移動されるインジウムフリーモリブデンブロック（図示せず）上に製造される。レーザーダイオード８が製造されるプロセスの次の説明の全体を通じて使用されるとき、用語「ウェハー」は、半導体基板１２、及び引用されるプロセスの段階を経て成長させる、または基板上に蒸着させる半導体、金属、絶縁体、または他の材料の任意の層を意味する。
【００２１】
チャンバ５２は、ＩＩＩ−Ｖ／ＩＩ−ＶＩインターフェイス１０をその上に成長させるべくＧａＡｓ基板１２の導入前にＳｅ及び他の汚染を最小限に抑えるような方法で準備される。この準備手順には、サンプルマニピュレータ及び裸モリブデンブロック、Ｇａセル６８及びＺｎセル７２をガス抜きすることを含む。サンプルマニピュレータは、ガス抜きのために約６０分間、約７００℃まで裸モリブデンブロックサンプルを加熱することによってガス抜きされ、その後約４００℃の温度まで下げられる。放出セル６８、７２は、それらをガス抜き期間、それらの動作温度よりも高い約３０℃の温度まで加熱することによってガス抜きされる。ガス抜き後、Ｇａセル６８及びＺｎセル７２は、それらの動作温度（典型的にＧａセルに対しては約１，０８０℃、Ｚｎに対しては３２０℃）まで下げられる。Ｇａセル６８をガス抜きすると、チャンバ壁のＳｅとの化学反応を経てチャンバ５２内の周囲Ｓｅのレベルも減少させる。Ｓｉ及びＣｌセル７６、７８の温度は、それぞれ、上述のガス抜き行程中にそれらの動作温度まで昇温される。Ａｓ及びＳｅセル７０、７４のバルクるつぼは、それぞれ、それらの動作温度まで加熱され、ソース材料をチャンバ５２から隔離するためにそれらのバルブ（及びＳｅセルのシャッター）を閉じた状態で、その温度に維持される。Ｓｅセル７４の分解ゾーンは、このとき約６００℃まで加熱され、Ａｓセル７０の分解ゾーンも、このときガス抜きのために約７７５℃まで加熱される。Ｓｅセル７４の分解ゾーンは、Ａｓセル７０の動作中、約６００℃の温度に留まって、セル上で凝縮し、後にＺｎＳｅ成長中にガスを発生する可能性のあるＡｓの量を減少させる。チャンバ５２の内部に設置されたチタニウム昇華ポンプ（図示せず）もこれらの行程中に作動されて汚染を低減する。先にサンプルブロックに据え付けられ、約３００℃の温度で予備ガス抜きされたＧａＡｓ基板１２は、次にマニピュレータによってチャンバ５２内に位置決めされる。
【００２２】
基板１２は、ＧａＡｓ  バッファ層１４の成長を準備するのに脱酸される。この行程は、基板１２を酸素脱着すなわち脱酸温度（約６００℃）まで加熱しながら、セル７０のバルブを開くことによって実行されてチャンバ５２内にＡｓフラックスを提供する。基板１２の表面上のＲＨＥＥＤパターンは、脱酸の指示を得るために加熱動作中に監視され、脱酸が明瞭に観察されるその（脱酸）温度が書き留められる、すなわち記録される。脱酸が観察されると、基板１２の温度は、脱酸温度よりも約４０℃〜５０℃高い温度まで一定期間（約５分間）さらに上昇されていかなる残留酸素も除去する。基板１２は、次に冷却され、脱酸温度（すなわち約６００℃）にほぼ等しいＩＩＩ−Ｖ半導体成長温度にまで安定化（典型的に５分以下）させる。
【００２３】
基板のガス抜き及び脱酸行程に続いて、ＧａＡｓバッファ層１４の成長は、Ｇａセル６８のシャッターを開くことによって開始される。ＲＨＥＥＤパターンは、ＧａＡｓバッファ層１４の成長中に監視され、Ａｓフラックスは、成長中のＡｓ安定化（２×４）再構成を維持するのに必要とされるよりも僅かに高いレベルに設定される。Ａｓ分解セルの温度は、約７７５℃に維持される。Ｓｉセル７６のシャッターも開かれて、従来方法で成長するＧａＡｓバッファ層１４をＳｉでｎ型にドープする。ある実施例では、層１４は、約１〜５×１０１８ｃｍ−３の正味ドナー濃度にドープされる。これらの動作特性において、ＧａＡｓバッファ層１４の成長速度は、約１μｍ／時であると観察された。
【００２４】
ＧａＡｓバッファ層１４の成長は、放出セル６８、７６を閉じる（遮断）することによって停止される。このウェハーは、次にＺｎＳｅバッファ層１６の成長に適した温度まで冷却される。製造プロセスのある実施例では、このウェハーは、約２０分間の時間をかけて約３１５℃まで冷却される。この冷却はＡｓフラックスの下で開始される。
【００２５】
特に、ウェハーが、ＧａＡｓ成長温度よりも約２０℃〜３０℃低い温度まで降下すると、Ａｓセル７０のバルブは閉じられる。その直後に、ＲＨＥＥＤパターンは、Ａｓ安定化（２×４）からＧａ安定化（３×１）に変わる。さらなる冷却の後、ＲＨＥＥＤパターンは、Ａｓ安定化（２×４）再構成に緩やかに戻る（約４００℃〜４５０℃の温度で）。Ａｓセル７０のバルブが閉じられた後、Ａｓセルの分解ゾーンは約５００℃まで冷却される。この時に、Ｓｅセル７４の分解ゾーンは、Ｓｅの分解が望まれないので、Ｓｅ分子の分解がほとんど、または全く生じない温度の、約３５０℃まで冷却される。ＧａＡｓバッファ層１４のこの成長行程は、閉じられたＳｅセル７４のバルブで実行される。ＧａＡｓバッファ層１４は、原型のレーザーダイオード８内で約２００〜４００ｎｍの範囲内の厚みに成長させた。
【００２６】
上述の温度でＡｓセル７０のバルブを閉じることによって、その温度は、バルブの閉時において表面上のＡｓが去って、最初ウェハーの表面がＡｓ欠陥となるほど十分に高くなると考えられる。但し、さらに冷却されると、下に在るＧａＡｓからのＡｓは、表面に現れてその空きを埋めるようである。このプロセスは、Ａｓが表面にちょうど来る程度（すなわち越えない）となるように自己制御式であっても良く、それにより積層欠陥がほとんど生じない。
【００２７】
ＧａＡｓバッファ層１４の製造に続いてウェハーが冷却すると（すなわち、Ａｓセル７０のバルブが閉じられた後）、ウェハーをＺｎフラックスに暴露する（すなわちＺｎ処理する）べくＺｎセル７２のシャッターを開くことによってＺｅＳｅバッファ層１６の成長が準備される。ある実施例では、Ｚｎセル７２は、ウェハーの温度が約３７５℃〜４２５℃まで減少し、かつＲＨＥＥＤパターンが完全にＡｓ安定化（２×４）に変わった後にシャッターが開かれる。
【００２８】
Ｚｎセル７２のシャッターを開いても、直ちにＲＨＥＥＤパターンに検出可能な変化は生じない。故に、表面再構成は、Ａｓ安定化（２×４）のままである。但し、ウェハーを継続的に冷却すると、ＲＨＥＥＤパターンは、２×パターンの半分程度のストリークが約５℃〜１０℃の温度降下の過程で消え、Ａｓ安定化（２×４）から（１×４）へと段階的な再構成変化を示す。この再構成変化が起こる遷移温度は、典型的に約３２０℃〜３３０℃である。このウェハーは、次に、遷移温度よりも僅かに低い約３１５℃のＺｎＳｅ成長温度に調整されてＺｎＳｅ層１６の成長中に２次元の核形成ができるようにする。成長温度がより高くなると（例えば、遷移温度に接近またはそれよりも高い温度）、益々３次元核形成が起こり、より高い積層欠陥密度となることが観察された。その理由は、Ｚｎが遷移温度以上の温度ではＧａＡｓバッファ層１４の表面に接着しないということにある。但し、採用された成長温度において、２次元核形成ができるほど十分なＺｎがバッファ層１４の表面上に存在するようである。
【００２９】
ＺｎＳｅバッファ層１６の成長は、ウェハー温度が所望のＺｎＳｅ成長温度で安定化された後に開始される。ここで説明される実施例では、バッファ層１６の成長は、原子層エピタキシー（ＡＬＥ）及び／または単原子層エピタキシー（ＭＥＥ）などの交互ビームエピタキシー技術を用いて開始される。これらの半導体成長技術は、一般に知られており、例えばゲインズ（Ｇａｉｎｅｓ）その外の記事、Ｓｔｒｕｃｔｕｒａｌ  Ｐｒｏｐｅｒｔｉｅｓ  ｏｆ  ＺｎＳｅ  Ｆｉｌｍｓ  Ｇｒｏｗｎ  ｂｙ  Ｍｉｇｒａｔｉｏｎ  Ｅｎｈａｎｃｅｄ  Ｅｐｉｔａｘｙ，  Ｊ．  Ａｐｐｌ．  Ｐｈｙｓ．，  ７３巻、６号、２８３５〜２８４０頁（１９９２年３月１５日）で開示される。これらの技術を用いて、少なくともバッファ層１６の初期部分が、Ｚｎ及びＳｅの一連のオーバーレイ層（例えば単分子層）として形成される。残りのバッファ層１６は、約１５０ｎｍの臨界厚み未満の厚みに従来のＭＢＥ技術によって成長させることができる。バッファ層１６の成長に続いて観察されるＲＨＥＥＤパターンは、平滑な２次元成長を示す鮮明ですじ状のパターン（２×１）である。
【００３０】
バッファ層１６のＺｎ及びＳｅ単分子層の組成及び厚みの制御は、ＡＬＥ及び／またはＭＥＥによって精密に達成される。単分子層成長は、Ｚｎセル７２及びＳｅセル７４のシャッターが開／閉されるシーケンス及びタイミングによって主に制御される。Ｓｅセル７４のバルブは、バッファ層１４の成長中は開いたままである。下記のものは、セル７２、７４、７８が作動されてバッファ層１６の少なくとも初期部分を成長させるシーケンス及びタイミングである。
【００３１】
１．Ｚｎ蒸着期間Ｚｎセルのシャッターを開く。
【００３２】
２．Ｚｎ蒸着期間に続いてＺｎセルのシャッターを閉じ、成長中断期間Ｚｎセルシャッター及びＳｅセルシャッターを閉じたままにする。
【００３３】
３．Ｓｅ蒸着期間Ｓｅセルのシャッターを開く。
【００３４】
４．Ｓｅ蒸着期間に続いてＳｅセルのシャッターを閉じ、成長中断期間Ｓｅセルシャッター及びＺｎセルシャッターを閉じたままにする。
【００３５】
５．１〜４のステップを蒸着サイクルの所定回数反復してＺｎＳｅバッファ層を成長させる。
【００３６】
６．第３サイクル毎にＺｎセルのシャッターの開閉と共にＣｌセルのシャッターを開閉してＺｎをドープする、故にＺｎＳｅバッファ層をｎ型にする。
【００３７】
ある実施例では、原型のレーザーダイオード８が、上述の方法で、それぞれ約４秒間のＺｎ蒸着期間とＳｅ蒸着期間とで製造された。この実施例での成長中断期間は、約２秒間であった。２１回から８４回までの蒸着サイクルが使用されて後述されたサンプルウェハー上にバッファ層１６を製造した。これらの条件下での蒸着速度は、１サイクル当たり約０．５単分子層であった。これらの原型は、Ｓｅバルブが開かれてバッファ層１６の第１のＳｅ単分子層を蒸着するまでそれを閉じて成長させた。結果として得られるこれらのバッファ層１６の厚みは、約１０〜２０ｎｍであった。
【００３８】
上述のものなどＧａＡｓ／ＺｎＳｅインターフェイスを含む多数のサンプルウェハーが、ＧａＡｓ基板上で成長させた。これらのサンプルウェハーは、下記の成長パラメータの範囲を有するバッファ層で成長させた。これらのサンプルの積層欠陥密度は、カマタその外の記事、Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ  ｏｆ  ＺｎＳＳｅ  ｏｎ  ＧａＡｓ  ｂｙ  Ｅｔｃｈｉｎｇ  ａｎｄ  Ｘ−ｒａｙ  Ｄｉｆｆｒａｃｔｉｏｎ，  Ｊｏｕｒｎａｌ  ｏｆ  Ｃｒｙｓｔａｌ  Ｇｒｏｗｔｈ，  １４２巻、３１〜３６頁（１９９４年）に記述されたものと本質的に同じ手順を利用して測定された。各サンプルは、Ｂｒ：メタノールの溶液で軽くエッチングされ、その表面は暗視野光学顕微鏡で観察された。それらの積層欠陥密度は、細長い地形的特徴として明瞭に見ることができた。次に示されるものは、これらのサンプルの成長詳細と、測定された積層欠陥密度（／ｃｍ２）である。
【００３９】
【表１】
2008004962.tif 000003
【００４０】
最初の６つのサンプルは、最小限の過剰Ａｓを有するＡｓ安定化（２×４）表面を生成し、しかもその表面はＡｓが不足した状態とならないようにＡｓのバルブが閉じていなければならない基板温度の範囲があることを示す。過剰なＡｓは、積層欠陥のソースであると考えられるが、Ａｓが不足しすぎると表面が粗くなる、故に同じように積層欠陥を形成することとなる。第７と８番目のサンプルは、Ｚｎ処理の必要性を示す。つまり、サンプル７の基板温度は、Ｚｎを付着させるには高すぎ、しかもサンプル８は、（ＧａＡｓ表面を飽和させるほど十分な長期間Ｚｎ暴露ではないＭＥＥの第１のセグメント以外は）単に成長前にＺｎ暴露を受けていない。いずれの場合も、（２×４）ＲＨＥＥＤパターンは、Ｚｎ処理が不十分であることを指示するものとなる。これらのサンプルによって明示されると、上述の方法は、１×１０４ｃｍ２未満の積層欠陥密度を有するインターフェイスを再現的に製造されることを可能にし、１×１０３ｃｍ２より低い密度が実証されている。１つのチャンバ内でバルブ付きＶ族及びＶＩ族ソースを使用し、ＺｎＳｅバッファ層の成長前にＧａＡｓバッファ層をＺｎフラックスに暴露するべくソースの作動を通じて行うＺｎ処理は、異価インターフェイスのクロス汚染を明らかに最小限に抑え、それによって不均質性の存在を低減する。バルブ付きＶ族ソースを使用すると、低ウェハー温度において最小限の過剰Ａｓを有するＡｓ安定化（２×４）表面の準備（Ｚｎ処理前の）も可能となる。比較的高成長温度及びＭＥＥ核形成を用いると、明らかに成長表面上の原子移動度を増して各単分子層を十分な微細構造集積体と一体化させる。但し、上述のサンプルデータは、ウェハー温度が（２×４）から（１×４）までの遷移温度よりも低くて比較的低欠陥のインターフェイスを生成することを示す。
【００４１】
基板１２上のインターフェイス１０の製造に続いて、このウェハーは、マニピュレータによって移送管５６を経てチャンバ５４内に移動される。レーザーダイオード８の製造は、次に任意の従来の、または周知の方法で完成される。ある実施例では、成長チャンバ５４及び関連したソースは、従来の方法で設定される。より低いＭｇｘＺｎ１−ｘＳｙＳｅ１−ｙ：Ｃｌクラッド層２４は、Ｍｇセル１００、ＺｎＳセル９４、Ｓｅセル９８、及びＣｌセル１０４で成長させた合金である。ｘ及びｙの典型値は、それぞれ０．１と０．１５であり、ＧａＡｓ基板１２にクラッド層２４を呼称格子整合し、しかも２．８５ｅＶバンドギャップを提供する。セル９４、９８、１００、１０４の温度は、約１．０μｍ／ｈｒの成長速度及び約１×１０１８ｃｍ−３のドーピング濃度（Ｎｄ−Ｎａ）を提供するフラックスを発生するように設定される。クラッド層２４は、この実施例で約３１５℃の温度のウェハーで約１．０μｍの厚みまで成長させる。
【００４２】
第１図に示されていないが、ＺｎＳｅ：Ｃｌのほぼ１０層の単分子層からなるバッファ層を、ＺｎＳｅバッファ層１６とクラッド層２４との両方の上部表面にチャンバ５４内のＭＥＥによって成長させて、次の層（すなわち、クラッド層２４及び導光層２０のそれぞれ）の成長前に表面を平滑にし易くする。Ｚｎセル９２、Ｓｅセル９８、及びＣｌセル１０４がこれらのバッファ層を成長させるべく作動されるシーケンス及びタイミングは、上述のバッファ層１６についてのものと同一である。これらの成長条件（例えば、ソースフラックス及びウェハー温度）は、ＭＥＥの２サイクル毎にＺｎＳｅの１つの単分子層周りに蒸着させるように選択される。
【００４３】
クラッド層２４の成長後、及び導光層２０の成長前に、このウェハーは、クラッド層がセル９２、９４、９６、９８、１００、１０２、１０４、１０６と直面しないようにそれて、セルとクラッド層との間に何の直接フラックス通路もないように回転される。それによってシャッターガス抜きからの汚染が低減され、しかもフラックス測定のためにクラッド層２４の表面上に材料を蒸着させずにそのシャッターを一時的に開くことができる。ＺｎＳソース９４の温度は、ＺｎＳｙＳｅ１−ｙ導光層２０の成長のために下げられ、このソースのフラックスはＧａＡｓ基板１２に対してこの導光層をほぼ格子整合させるべく収率ｙ・０．０６５に設定される。Ｃｌソース１０４の温度も下げられて正味ドナードーピング濃度Ｎｄ−Ｎａ・２×１０１７ｃｍ−３を生成する。
【００４４】
ＺｎＳＳｅ導光層２０の成長は、バッファ層のＭＥＥ成長の直後に開始する。この導光層２０の成長速度は約０．７５μｍ／ｈｒである。この導光層２０は、約０．１５μｍの厚みに成長させる。典型的に、クラッド層２４に近接する導光層２０の下方部分は、Ｃｌでｎ型にドープされる一方、上方のドーピング防止部分はドープされない。
【００４５】
セル９４、９８の動作条件を妨害することなく、セル１０４のシャッターを閉じた状態で、ＣｄｘＺｎ１−ｘＳｙＳｅ１−ｙ量子井戸層１８が、Ｃｄセル９６のシャッターを開くことによって導光層２０上に成長させられる。量子井戸層１８は、故にドープされず、ｘ・０．２５及びｙ・０．１５となるべく推定される組成でほぼ５ｎｍの厚みに成長させる。
【００４６】
量子井戸層１８の完成に続いてＣｄセル９６のシャッターを閉じることによって、導光層２２の成長が中断することなく開始する。量子井戸層１８に近接する導光層２０の下方ドーピング防止部分はドープされず、しかも残りの上方部分はＮでｐ型にドープされる。導光層２２の成長は、Ｎプラズマの発生を開始するべく下方部分と上方部分との間で停止できるが、必ずしも停止される必要はない。プラズマ発生はＮ２フラップバルブ１１０開いてＮをチャンバ５４に流入させることによって開始する。チャンバ５４内のＮ圧力が約１〜５×１０−６Ｔｏｒｒに達すると、プラズマソース１０６の電源のスイッチが入れられる。導光層２２の成長は、それから、典型的に約０．１５μｍの厚みまで継続する。
【００４７】
導光層２２の完成に続いて、セル９４、９８、１０６のシャッターが閉じられる。このウェハーは、次に、導光層２２の上部表面がセル１００、９２、９４、９８、及びプラズマソース１０６からそれて直面しない位置に回転される。ＺｎＳセル９４の温度は、次に約８２０℃の元の値まで上昇される。セル９４の温度が安定した後、ウェハーは、回転されて元の位置に戻され、ＭｇｘＺｎ１−ｘＳｙＳｅ１−ｙ：Ｎクラッド層２６の成長が開始される。このクラッド層２６は約１時間の期間で約１．０μｍの厚みに成長させられ、正味アクセプタ濃度Ｎａ−Ｎｄ・２×１０１７ｃｍ−３にドープされる。第１図に示されていないが、薄いＺｎＳｅ：Ｎバッファ層が、約０．５〜０．７μｍ／ｈｒの成長速度で約５分間クラッド層２６の上部表面上に成長させられる。
【００４８】
クラッド層２６、及びそのクラッド層上のＺｎＳｅ：Ｎバッファ層の完成に続いて、このウェハーは、ＺｎＳｅ：Ｎバッファ層がセル９２、９８、１０２、及びプラズマソース１０６からそれて直面しないように再び回転される。ウェハーの温度は、次にグレイディッドｐ型ＺｎＳｅＴｅオーミック接触層２８を成長させるために約２５０℃まで下降され、このウェハーは回転されて元の位置に戻される。プラズマソース１０６の電力も、下げられてこの低ウェハー温度における正味アクセプタ濃度Ｎａ−Ｎｄ  ・２×１０１８ｃｍ−３にまで成長接触層２８をドープする。
【００４９】
接触層２８の第１の層（別掲せず）は、ＺｎＳｅ：Ｎの層である。ＺｎＳｅ：Ｎ及びＺｎＴｅ：Ｎの交互層の短周期超格子は、Ｔｅのセル１０２を使用して第１の層上に成長させられる。ＺｎＴｅ層の厚みが増される一方、ＺｎＳｅ：Ｎ層の厚みは、接触層の組成を等級づけるべくクラッド層２６からの距離が増すと共に減少する。ＺｎＴｅ：Ｎの最終層は、約５分間０．５〜０．７μｍ／ｈｒの速度で超格子の頂部に成長させられる。接触層２８の個々の層の全ては、中断することなく成長させられる。２８などのグレイディッドオーミック接触層及び関連した製造方法は、一般に知られており、例えば  Ｙ．ファン（Ｆａｎ）その外の記事、Ｏｈｍｉｃ  Ｃｏｎｔａｃｔ  ｔｏ  ｐ−Ｚｎ（Ｓ，  Ｓｅ）  Ｕｓｉｎｇ  Ｐｓｅｕｄｏｇｒａｇｅｄ  Ｚｎ（Ｔｅ，Ｓｅ）  Ｓｔｒｕｃｔｕｒｅ，  Ｊ．  Ｖａｃ．  Ｓｃｉ．  Ｔｅｃｈｎｏｌ．  Ｂ．第１１巻、４号（１９９３年７月）、及びＧｒａｄｅｄ  Ｂａｎｄ  Ｇａｐ  Ｏｈｍｉｃ  Ｃｏｎｔａｃｔ  ｔｏ  Ｐ−ＺｎＳｅ，  Ａｐｐｌ．  Ｐｈｙｓ．  Ｌｅｔｔ．，  第６１巻、２６号（１９９２年１２月）で開示される。
【００５０】
接触層２８の完成に続いて、このウェハーは、冷却され、ＭＢＥチャンバ５４から取り出される。レーザーダイオード１０は、次に、Ｐｄ電極３０、絶縁層３２、Ｔｉ層３４、Ａｕ層３６、及び接触層３８をウェハーに適用することによる、チェン（Ｃｈｅｎｇ）その外の米国特許第５，３１９，２１９号で示されるものなどの従来の方法で完成される。
【００５１】
ある実施例では、接触層３８は、基板を数マイクロメートル除去するべく短時間（例えば２分間）ＧａＡｓ基板１２の下方表面をエッチングすることによって形成される。従来のＧａＡｓ腐食剤（例えば５Ｈ２Ｏ−１Ｈ２Ｏ２−１ＮＨ４ＯＨ）がこのために使用できる。５ナノメートルのＰｄ、２５ナノメートルのＧｅ、及び２００ナノメートルのＡｕが、基板１２の腐食された表面上に順次蒸着させる。Ｐｄ、Ｇｅ、Ａｕ層を含むウェハーは、次に１８０℃で約２分間窒素または窒素形成ガス内でアニール処理される。他の実施例では、基板表面はほぼ１５０μｍの厚みにまで研磨され、それがエッチングされる前に平滑に磨かれる。
【００５２】
第３図は、レーザーダイオード８を製造するべく本発明の第２の実施例に従って使用される分子線エピタキシー（ＭＢＥ）装置１５０を示す。示されるごとく、ＭＢＥ装置１５０には、超高真空移送管１５８によって連通された第１の成長チャンバ１５２及び第２の成長チャンバ５４’を含む。チャンバ１５２には、高速電子銃１６０及び蛍光スクリーン１６２を含み、反射高速電子回折（ＲＨＥＥＤ）を利用して半導体層の構造特性を監視する。チャンバ１５２には、フラックスモニター１６４、基板ヒーター１６６、及び熱電対１６８をも含む。ＧａＡｓバッファ層１４は、第１の成長チャンバ１５２内の基板上に成長させる。チャンバ１５２に据え付けられたソースには、シャッター付きＧａ放出セル１７０、バルブ付きＡｓ分解セル１７２、及びＳｉ放出セル１７４（ｎ型ドーパントのソースとして）を含む。
【００５３】
成長チャンバ５４’は、ＭＢＥ装置５０を参照して上述されたチャンバ５４と同一であり、チャンバ５４のものと同一であるチャンバ５４’の特徴は、参照符号にプライム記号を付けた（例えば「ｘ’」）こと以外同一符号で示される。示されるごとく、チャンバ５４’には、高速電子銃８０’、蛍光スクリーン８２’、基板ヒーター８４’、熱電対８６’、及びフラックスモニター９０’を含む。ＺｎＳｅバッファ層１６及びデバイス層２４、２０、１８、２２、２６、２８は、チャンバ５４’内で成長させる。チャンバ５４’に据え付けられたソースには、Ｚｎ放出セル９２’、ＺｎＳ放出セル９４’（Ｓのソースとして）、Ｃｄ放出セル９６’、Ｓｅ放出セル９８（直径で約５ｍｍ未満の、好ましくは約２ｍｍのオリフィスを有する）、Ｍｇ放出セル１００’、及びＴｅ放出セル１０２’を含む。Ｃｌ放出セル１０４’（ＺｎＣｌ２ソース材料を使用する）は、ｎ型ドーパントのソースとして提供される。ｐ型ドーパントは、Ｎ遊離基（プラズマ）ソース１０６’によって提供される。遊離基ソース１０６’は、フラップバルブ１１０’を介して超純粋Ｎ２のソース１０８’に接続される。
【００５４】
ＧａＡｓバッファ層１４は、チャンバ１５２内の基板上に成長させる。このために、サンプルブロックに据え付けられ、約３００℃の温度で予備ガス抜きされる基板１２が、マニピュレータによってチャンバ１５２内に配置される。基板１２は、ＧａＡｓバッファ層１４の成長を準備するのに脱酸される。この行程は、セル１７２のバルブを開いて、チャンバ１５２内にＡｓフラックスを提供しながら、基板１２をその酸素脱着、すなわち脱酸温度（約６００℃）にまで加熱することによって行われる。基板１２の表面上のＲＨＥＥＤパターンは、脱酸の指示を得るためにこの加熱動作中に監視され、脱酸が明白に観察されるその（脱酸）温度は書き留められる、すなわち記録される。脱酸が観察されると、基板１２の温度は、一定期間（約５分間）その脱酸温度よりも約４０℃〜５０℃高い温度までさらに昇温されていかなる残留酸素も除去する。基板１２は、次に脱酸温度（すなわち約６００℃）にほぼ等しいＩＩＩ−Ｖ半導体成長温度まで冷却され、安定化（典型的に５分以下）される。
【００５５】
基板ガス抜き及び脱酸行程に続いて、ＧａＡｓバッファ層１４の成長が、Ｇａセル１７０のシャッターを開くことによって開始される。ＲＨＥＥＤパターンは、ＧａＡｓバッファ層の成長中監視され、Ａｓフラックスは必要とされるよりも僅かに高いレベルに設定されて、成長中のＡｓ安定化（２×４）再構成を維持する。Ａｓ分解セルの温度は、約７７５℃に維持される。Ｓｉセル１７４のシャッターも開かれて、従来の方法で成長するＧａＡｓバッファ層１４をＳｉでｎ型にドープする。ある実施例では、層１４は約１〜５×１０１８ｃｍ−３の正味ドナー濃度にドープされる。これらの動作特性において、ＧａＡｓバッファ層１４の成長速度は、約１μｍ／時と観察された。
【００５６】
ＧａＡｓバッファ層１４の成長は、Ｇａ及びＳｉ放出セル１７０、１７４をそれぞれ閉じる（遮断）することによって停止される。そのウェハーは、次に移送路を経て移動するのに適切な温度に冷却される。製造方法のある実施例では、このウェハーは約２０分の時間をかけて約３００℃の温度まで冷却される。この冷却は、最初Ａｓフラックスの下で行われる。バッファ層が、ＧａＡｓ成長温度よりも約２０℃〜３０℃低い温度に到達すると、Ａｓセル１７２のバルブは閉じられる。その直後に、ＲＨＥＥＤパターンは、Ａｓ安定化（２×４）からＧａ安定化（３×１）に変化する。さらに冷却すると、ＲＨＥＥＤパターンは、緩やかに変化して（約４００〜４５０℃の温度で）Ａｓ安定化（２×４）に戻る。Ａｓセル１７２のバルブが閉じられた後、Ａｓセルの分解ゾーンは、５００℃まで冷却される。
【００５７】
他の実施例（図示せず）では、シャッター付きＡｓ分解放出セルが、バルブ付きＡｓ分解セル１７２の代わりに使用される。この実施例では、Ａｓセルは、ＧａＡｓバッファ層１４の成長後にウェハーが約３００℃の温度に冷却されたときにシャッターが閉じられる。ＲＨＥＥＤパターンは、最終的に（２×４）から、ＧａＡｓ表面上に過剰Ａｓが存在することを示すｃ（４×４）まで変化する。これはバッファ層１４を準備するための最良の方法であるとは現在では考えられていないが、後述される移送及びＺｎＳｅ成長開始技術を用いることによって比較的低積層欠陥密度を達成することが尚も可能である。
【００５８】
ＧａＡｓバッファ層１４の成長に続いて、ウェハーは、移送管１５８を経てチャンバ１５２からチャンバ５４’に移送される。このウェハー移送は、移送管１５８内の粒子による汚染を最小限に抑えるべく素早く実行され、約３００℃の温度で開始される。この上昇させた温度で移送を開始すると、移送中にバッファ層１４の表面上で汚染物質が凝縮するのを最小限に抑え易くする。移送前のウェハーをこの温度で維持すると、チャンバ１５２内の任意の残留Ａｓがバッファ層１４の表面に付着することを防止する。この移送方法は、故にバッファ層１４、１６との間のインターフェイスにおける積層欠陥を低減し易くする。
【００５９】
このウェハーがチャンバ５４’に移送された後、その温度は速やかに上昇される。開始ＧａＡｓ表面がｃ（４×４）である実施例では、温度は、ＲＨＥＥＤパターンが、過剰Ａｓの除去を示すａ（２×１）または（２×４）に変わるまで昇温される。このＲＨＥＥＤパターン変化は、典型的に、ほぼ１０分間でこのレベルまで上昇される約４５０℃の基板温度において観察される。約１ｍｍの中央オリフィスを備えたプラグを有するＳｅ放出セル９８’を使用すると、より広いオリフィスを備えた、またはオリフィスプラグを備えていない放出セルよりも良好なＳｅフラックスの遮断を提供する。温度が上げられている期間、そのウェハーは、任意のソースとＧａＡｓバッファ層１４の表面との間にいかなる直接路も存在しないようにチャンバ５４’内に配置される。このウェハーは、パターン変化を観察するべくＲＨＥＥＤパターンが監視される場合、回転されてバッファ層１４の表面をソースに向ける。このような成長チャンバ５４’の動作は、バッファ層１４、１６の間のインターフェイスにおける積層欠陥の起こりそうなソースを低減する。
【００６０】
ｃ（４×４）ＲＨＥＥＤパターンが変化する遷移温度は、記録される。基板は、次に約１または２分間その遷移温度よりも約２０℃高い温度にまで加熱されて完全な遷移を確実に行う。次に、このウェハーは、約２８０℃〜３２０℃のＺｎＳｅ成長温度まで冷却される。Ｚｎ放出セル９２’のシャッターは、その温度が約４００℃より下に降下すると開かれてウェハーをＺｎフラックスに暴露させる。
【００６１】
開始ＧａＡｓ表面が（２×４）である他の実施例では、ウェハーの温度は、約１０分間の時間にわたってＺｎＳｅ成長温度（約２８０℃〜３２０℃）まで昇温される。その温度が昇温されると同時に、そのウェハーは、チャンバ内の任意のソースとＧａＡｓバッファ層１４の表面との間にいかなる直接路も存在しないようにチャンバ５４’内で方向回転される。ウェハーの温度が安定化されると、そのウェハーは成長の準備のためにバッファ層１４の表面をソースに向くように回転される。Ｚｎ放出セル９２’のシャッターは、次に開かれてそのウェハーをＺｎフラックスに暴露させる。
【００６２】
他の実施例では、Ｚｎ放出セル９２’のシャッターは、ウェハー温度が約４３０℃〜４７０℃の呼称値に達して開かれると同時に、バッファ層１４の表面はソースと直面せずにそれるように回転される。ソースとＧａＡｓバッファ層１４の表面との間にいかなる直接路もないので、汚染の可能性がさらに低減される。このウェハーは、次にその表面に向けて回転され、温度がＺｎＳｅ成長温度に調節されるとＲＨＥＥＤパターンが観察される。
【００６３】
ＺｎＳｅバッファ層１６の成長は、ウェハー温度が所望のＺｎＳｅ成長温度で安定化すると開始される。ＺｎＳｅバッファ層１６は、次にＭＢＥ装置５０を参照して上述された交互分子線エピタキシー技術（例えば、ＡＬＥまたはＭＥＥ）を利用して成長させられる。ＧａＡｓ基板上に上記方法でＭＢＥ装置１５０を用いて成長させたＧａＡｓ／ＺｎＳｅインターフェイスを含むサンプルウェハーは、ほぼ１×１０４／ｃｍ２に近い積層欠陥密度であった。ＺｎＳｅバッファ層１６の成長に続いて、チャンバ５４’は、上述のＭＢＥ装置５０のチャンバ５４と同様の方法で作動されてデバイス層２４、２０、１８、２２、２６、２８を成長させることができる。クラッド層２４の成長前に、ＺｎＳｅの層（図示せず）は、上記ＭＥＥ成長技術を使用してバッファ層１６上に成長させることができる。ある実施例では、ＭＥＥが１０サイクル以上使用されて、レーザーダイオード８の次の層を成長させる前に、バッファ層１６上にＺｎＳｅの層を成長させる。接触層２８の成長が完了すると、そのウェハーは、冷却され、ＭＢＥチャンバ５４’から取り出され、電極３０、絶縁層３２、Ｔｉ層３４、Ａｕ層３６、及び接触層３８をそのウェハーに適用することによるチェン（Ｃｈｅｎｇ）その外の米国特許第５，３１９，２１９号に記述されるような従来の方法で完成される。
【００６４】
本発明は好適実施例を参照して説明してきたが、当業者には、変更が、本発明の趣旨及び範囲を逸脱することなく形式及び詳細において実行可能であることは理解されよう。厳密に言えば、ＧａＡｓ基板上のＺｎＳｅインターフェイスを参照して説明したが、本発明は、ＧａＰ及び他のＩＩＩ−Ｖ半導体基板上にＺｎＳＳｅ、ＣｄＺｎＳＳｅ、ＭｇＺｎＳＳｅ、及び他のＩＩ−ＶＩ半導体化合物の層を成長させるためにも使用できる。
【図面の簡単な説明】
【００６５】
【図１】本発明により製造されたＩＩＩ−Ｖ／ＩＩ−ＶＩ半導体インターフェイスを含むＩＩ−ＶＩ半導体レーザーダイオードの構造を示す（一定の縮尺率でない）断面図である。
【図２】第１図に示されるＩＩＩ−Ｖ／ＩＩ−ＶＩインターフェイス及びレーザーダイオードを製造するために本発明の第１実施例に従って使用された分子線エピタキシー装置の概略図である。
【図３】第１図に示されるＩＩＩ−Ｖ／ＩＩ−ＶＩインターフェイス及びレーザーダイオードを製造するために本発明の第２実施例に従って使用された分子線エピタキシー装置の概略図である。
【符号の説明】
【００６６】
１２    Ｎ型ＧａＡｓ基盤
１４    Ｎ型ＧａＡｓバッファ層
１６    Ｎ型ＺｎＳｅバッファ層
１８    ＣｄＺｎＳＳｅ量子井戸
２０    Ｎ型ＺｎＳＳｅ導光層
２２    Ｐ型ＺｎＳＳｅ導光層
２４    Ｎ型ＭｇＺｎＳＳｅクラッド層
２６    Ｐ型ＭｇＺｎＳＳｅクラッド層
２８    接触層
３０    Ｐｄ
３２    絶縁層
３８    接触層
５０    分子線エピタキシー（ＭＢＥ）装置
６８    ＩＩＩ族元素ソース
７０    Ｖ族元素ソース
７２    ＩＩ族元素ソース
【図１】
2008004962.tif 000004
【図２】
2008004962.tif 000005
【図３】
2008004962.tif 000006