(57)【要約】【課題】電圧クランプ機能を備える場合に、電源電圧が低下した場合のバイアスを十分に行うことができると共に、消費電力の増加も抑制できる半導体素子駆動回路を提供する。【解決手段】クランプ用ＦＥＴ駆動部１８は、ＦＥＴ４をオン状態に制御するため外部より制御信号が与えられ、出力段のＦＥＴ２をオンさせる場合はＦＥＴ４のゲート電位をクランプするが、コンパレータ１４により電源電圧が閾値未満であると判断されると、上記電圧クランプ機能を無効化する。具体的には、ＦＥＴ９を遮断状態にすると共にスイッチ回路６を導通状態にして、クランプ機能を無効化すると同時に定電流源７によりＦＥＴ５を駆動する。【選択図】図１
2008289048.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に応じて電圧駆動型の半導体素子を駆動制御するもので、前記半導体素子を導通状態とする場合に、当該素子の導通制御端子に印加する電圧をクランプする機能を備える半導体素子駆動回路において、
出力段に直列接続されて配置され、両者の共通接続点が前記導通制御端子に接続される２つの出力段トランジスタと、
前記半導体素子を導通状態に制御するための信号（導通制御信号）が与えられることで前記出力段トランジスタの何れか一方が導通状態となった場合に、前記導通制御端子の電位をクランプするクランプ手段と、
電源電圧と、閾値電圧とを比較する比較手段と、
前記導通制御信号が与えられた場合に、前記比較手段によって前記電源電圧が前記閾値未満であると判断されると、前記クランプ手段の機能を無効化するクランプ制御手段とを備えたことを特徴とする半導体素子駆動回路。
【請求項２】
前記クランプ手段は、前記出力段トランジスタの何れか一方とミラー対を構成するミラー対トランジスタ及び前記導通制御端子の間に接続されるクランプ用トランジスタで構成され、
前記クランプ制御手段は、前記ミラー対トランジスタとグランド又は電源との間に接続される、定電流源及びスイッチ手段の直列回路を備え、前記導通制御信号が与えられた場合に、前記電源電圧が前記閾値未満であると判断されると、前記クランプ用トランジスタを遮断状態にすると共に、前記スイッチ手段を導通状態にすることを特徴とする請求項１記載の半導体素子駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号に応じて、電圧駆動型の半導体素子に駆動信号を出力する駆動回路に関する。
【背景技術】
【０００２】
図６に示すように、特許文献１には、電圧駆動型の半導体素子に駆動信号を出力する駆動回路の一例が開示されている。この駆動回路では、パワートランジスタ１４４（図ではバイポーラトランジスタのシンボルで示されているが、段落（０００８）には「パワーＭＯＳＦＥＴトランジスタ４４」と記載されている）のゲートを電気的な過剰ストレスから保護するために、能動電圧クランプ回路が設けられている。また、図６の符号は、特許文献１で付されている符号を１００番台で示している。
【０００３】
この能動電圧クランプ回路は、ツェナーダイオード１３２及び１３４とトランジスタ１３６及び１３８によって構成されているカレントミラーとを有している。Ｂ＋電圧が次式のしきい値電圧Ｖthより低い場合、
Ｖth＝Ｖth（Ｄ１３２）＋Ｖth（Ｄ１３４）＋ＶBE（Ｔｒ１３８）
能動電圧クランプは受動的状態で、回路動作に影響を与えない。逆に、ダイオード１３２及び１３４,トランジスタ１３８を介して電流を導通させ、Ｂ＋電圧がＶth電圧以上になると能動電圧クランプは活性状態となる。トランジスタ１３８を介して流れる電流は、トランジスタ１２５のゲートに接続されるトランジスタ１３６を介してミラー動作される。Ｂ＋電圧がダイオード１３２及び１３４のしきい値電圧よりも高くなると、電流がダイオード１３２及び１３４を介して流れ始め、トランジスタ１３６を介してミラー動作される結果、トランジスタ１２５のゲートをロウレベルにする。
【０００４】
従って、トランジスタ１４４のゲート電位はダイオード１３２及び１３４のしきい値電圧＋トランジスタ１３８における電圧降下の電圧にクランプされる。そして、電流の流れは、ダイオード１３２及び１３４とトランジスタ１３６及び１３８で形成されるカレントミラーを介したフィードバックループで制限されるようになっている。
【特許文献１】特開平８−２９３７７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記の構成では、出力段のトランジスタ１４０がエミッタフォロワとなることで、ベース−エミッタ間電圧ＶBEによってトランジスタ１４４のゲート電位をクランプする。しかしながら、斯様な構成では、ゲート電位が電源電圧Ｂ＋よりベース−エミッタ間電圧ＶBEを減じたレベル以上にならないため、電源電圧Ｂ＋のレベル自体が低下している場合にはバイアスが不足して、トランジスタ１４４の駆動状態が不十分になるという問題がある。
また、特許文献１の構成とは別に、出力段のトランジスタをソース接地（或いはエミッタ接地）としてクランプ用のダイオードを用いる構成も周知であるが、この場合も、ダイオードを介して流れる電流によって、消費電力や発熱が増加することが問題となる。
【０００６】
本発明は上記事情に鑑みてなされたものであり、その目的は、電圧クランプ機能を備える場合に、電源電圧が低下した場合のバイアスを十分に行うことができると共に、消費電力の増加も抑制できる半導体素子駆動回路を提供することにある。
【課題を解決するための手段】
【０００７】
請求項１記載の半導体素子駆動回路によれば、クランプ手段は、駆動対象となる半導体素子（駆動対象素子）を導通状態に制御するため、導通制御信号が与えられることで出力段トランジスタの何れか一方が導通状態となった場合に、駆動対象素子の導通制御端子の電位をクランプする。そして、クランプ制御手段は、導通制御信号が与えられた場合に、比較手段によって電源電圧が閾値未満であると判断されると、クランプ手段の機能を無効化する。したがって、電源電圧が低下した状態になることで、駆動対象素子に対する電圧クランプを作用させる必要がなくなった場合はクランプ手段の機能が無効化されるので、導通制御端子に与えるバイアス電圧が不足することは回避され、駆動対象素子を適切に駆動することができる。
【０００８】
請求項２記載の半導体素子駆動回路によれば、クランプ手段は、ミラー対トランジスタと駆動対象素子の導通制御端子との間に接続されるクランプ用トランジスタで構成され、クランプ制御手段は、ミラー対トランジスタとグランド又は電源との間に定電流源及びスイッチ手段の直列回路を備えて構成される。そして、導通制御信号が与えられた場合に電源電圧が閾値未満であると判断されると、クランプ用トランジスタを遮断状態にすると共にスイッチ手段を導通状態にする。すなわち、クランプ用トランジスタを遮断状態にすればクランプ機能が無効化され、それと同時にスイッチ手段を導通状態にすれば、定電流源を介してミラー対トランジスタが駆動される。したがって、当該トランジスタとミラー対を構成している出力段トランジスタも駆動されるので、駆動対象素子の導通制御端子に十分なバイアス電圧を与えることができる。
【発明を実施するための最良の形態】
【０００９】
（第１実施例）
以下、本発明の第１実施例について図１及び図２を参照して説明する。図１は、制御対象素子をＮチャネルパワーＭＯＳＦＥＴとした場合の駆動回路の構成を示すものである。駆動回路（半導体素子駆動回路）１の出力段においては、電源＋Ｂとグランドとの間に、ＰチャネルＭＯＳＦＥＴ２（トランジスタ），ＮチャネルＭＯＳＦＥＴ３（トランジスタ）の直列回路が接続されており、両者の共通接続点（ドレイン）は、ＮチャネルパワーＭＯＳＦＥＴ４（半導体素子）のゲート（導通制御端子）に接続されている。ＦＥＴ４のソースはグランドに接続され、ドレインは、図示しない負荷に接続される端子となっている。
【００１０】
ＰチャネルＭＯＳＦＥＴ５（ミラー対トランジスタ）は、ＦＥＴ２とミラー対を構成しており、両者のゲートはＦＥＴ５のドレインに共通に接続されている。また、ＦＥＴ５のドレインとグランドとの間には、スイッチ回路６（スイッチ手段）及び定電流源７の直列回路が接続されており、同ドレインとＦＥＴ５のゲートとの間には、逆流防止用のダイオード８及びＮチャネルＭＯＳＦＥＴ９（クランプ手段，クランプ用トランジスタ）の直列回路が接続されている。スイッチ回路６は、ハイレベルの制御信号が与えられるとオンするように構成されている。
【００１１】
一方、駆動回路１の信号入力端子１０は、ＮＯＴゲート１１を介してＦＥＴ３のゲートに接続されていると共に、ＡＮＤゲート１２，１３の一方の入力端子に接続されている。また、コンパレータ（比較手段）１４の非反転入力端子は電源＋Ｂに接続されており、反転入力端子には、基準電圧Ｖ１が与えられている。この基準電圧Ｖ１は、例えば電源＋Ｂに対して４〜５Ｖ程度低い電圧に設定される。そして、コンパレータ１４の出力端子は、ＡＮＤゲート１２，１３の他方の入力端子（１３側は負論理）に接続されている。
【００１２】
ＦＥＴ９のゲートとグランドとの間には、スイッチ回路１５及び基準電圧ＶＣの直列回路と、スイッチ回路１６とが並列に接続されている。スイッチ回路１５，１６は、いずれもスイッチ回路６と同様にハイレベルの制御信号でオンするように構成されている。そして、スイッチ回路１５側にはＡＮＤゲート１２の出力信号が直接与えられ、スイッチ回路１６側には、同出力信号がＮＯＴゲート１７を介して与えられている。尚、基準電圧ＶＣは、ＦＥＴ９の閾値電圧Ｖth以上の電圧である。また、ＡＮＤゲート１３の出力信号は、スイッチ回路６に与えられている。ここで、スイッチ回路１５及び１６，基準電圧ＶＣ，ＮＯＴゲート１７は、クランプ用ＦＥＴ駆動部１８（クランプ制御手段）を構成している。
【００１３】
図２は、クランプ用ＦＥＴ駆動部１８の具体構成例を示すものである。ただし、図１における駆動部１８は機能を概念的に表したもので、図２の具体構成と直接的に対応するものではない。図２（ａ）において、電源とグランドとの間には、抵抗素子１９，２０及びＮチャネルＭＯＳＦＥＴ２１の直列回路が接続されており、ＦＥＴ２１のゲートが、制御信号が与えられる入力端子となっている。また、電源とグランドとの間には、ＰチャネルＭＯＳＦＥＴ２２とツェナーダイオード２３との直列回路が接続されており、両者の共通接続点がＦＥＴ９のゲートに接続される出力端子となっている。また、抵抗素子２４は、ツェナーダイオード２３に対して並列に接続されている。そして、抵抗素子１９，２０の共通接続点は、ＦＥＴ２２のゲートに接続されている。
【００１４】
上記構成の場合、入力信号レベルがロウであれば、ＦＥＴ２１，２２はいずれもオフであるから、出力信号レベルはグランドとなる。一方、入力信号レベルがハイになると、ＦＥＴ２１，２２はいずれもオンとなるので、出力信号レベルはツェナーダイオード２３のツェナー電圧（＝ＶＣ）となる。
【００１５】
一方、図２（ｂ）の構成は、ツェナーダイオード２３を使用しない構成である。基準電圧Ｖrefとグランドとの間には、ＰチャネルＭＯＳＦＥＴ２５及びＮチャネルＭＯＳＦＥＴ２６の直列回路が接続されており、両者のゲートは、ＮＯＴゲート３３を介して入力端子に接続されている。また、両者の共通接続点（ドレイン）は、抵抗素子２７及びＮチャネルＭＯＳＦＥＴ２８を介してグランドに接続されている。
【００１６】
ＮチャネルＭＯＳＦＥＴ２９は、ＦＥＴ２８とミラー対を構成しており、両者のゲートはＦＥＴ２８のドレインに接続されている。電源＋Ｂとグランドとの間には、ＰチャネルＭＯＳＦＥＴ３０と抵抗素子３１との直列回路が接続されており、両者の共通接続点が出力端子となっている。ＰチャネルＭＯＳＦＥＴ３２は、ＦＥＴ３０とミラー対を構成しており、両者のゲートはＦＥＴ３２のドレインに接続されている。
【００１７】
上記構成の場合、入力信号レベルがハイであれば、ＦＥＴ２５はオン，ＦＥＴ２６はオフとなるので、ＦＥＴ２８及び２９のミラー対がオンして、ＦＥＴ３０及び３２のミラー対もオンとなるから、出力信号レベルは抵抗素子の端子電圧（＝ＶＣ）となる。一方、入力信号レベルがロウになると、ＦＥＴ２５はオフ，ＦＥＴ２６はオンとなるので、ＦＥＴ２８及び２９のミラー対，ＦＥＴ３０及び３２のミラー対は何れもオフして、出力信号レベルはグランドとなる。
【００１８】
次に、本実施例の作用について説明する。
（１）制御信号がロウレベルの場合
駆動回路１の信号入力端子１０に対して外部より与えられる（導通）制御信号のレベルがロウの場合は、出力段のＦＥＴ３がオンとなる。また、ＡＮＤゲート１２，１３の何れの出力信号もロウレベルとなるので、スイッチ回路６はオフ、スイッチ回路１５，１６は夫々オフ，オンとなる。したがって、ＦＥＴ９のゲート電位はグランドレベルとなってＦＥＴ９はオフとなるので、ＦＥＴ５，２はいずれもオフとなり、ＦＥＴ４はゲート電位がグランドレベルになってオフとなる。
【００１９】
（２）制御信号がハイレベルで、＋Ｂ≧Ｖ１の場合
このとき、出力段のＦＥＴ３はオフとなる。また、コンパレータ１４の出力レベルがハイになるから、ＡＮＤゲート１２の出力レベルがハイになり、スイッチ回路１５，１６は夫々オン，オフとなる。したがって、ＦＥＴ９のゲート電位は基準電圧ＶＣとなってＦＥＴ９はオンするので、ＦＥＴ５，２はいずれもオンとなり、ＦＥＴ４はオンする。そしてこの時、ＦＥＴ４のゲート電位ＶＧは、基準電圧ＶＣからＦＥＴ９の閾値電圧Ｖthを減じた電位にクランプされる。すなわち、
ＶＧ＝ＶＣ−Ｖth
となる。
【００２０】
（３）制御信号がハイレベルで、＋Ｂ＜Ｖ１の場合
このとき、コンパレータ１４の出力レベルがロウになるから、ＡＮＤゲート１２，１３の出力レベルは夫々ロウ，ハイになり、スイッチ回路１５，１６は夫々オフ，オンとなる。したがって、ＦＥＴ９はオフするが、スイッチ回路６がオンするので、ＦＥＴ５，２のミラー対は定電流源７により駆動されて何れもオンとなる。そしてこの時、ＦＥＴ４のゲート電位ＶＧは、ＦＥＴ２のドレイン電位となり、ＦＥＴ９を介したクランプ動作は行われなくなる。
すなわち、電源電圧＋ＢがＶ１よりも低下した状態では、ＦＥＴ４に対して電圧クランプを作用させる必要はないので、電圧クランプ機能を無効化してＦＥＴ４のゲートに与えるバイアス電圧の低下を防止する。
【００２１】
以上のように本実施例によれば、クランプ用ＦＥＴ駆動部１８は、ＦＥＴ４をオン状態に制御するため外部より制御信号が与えられ、出力段のＦＥＴ２をオンさせる場合はＦＥＴ４のゲート電位をクランプするが、コンパレータ１４によって電源電圧が閾値未満であると判断されると、上記電圧クランプ機能を無効化するようにした。したがって、ＦＥＴ４のゲートに与えるバイアス電圧が不足することは回避され、ＦＥＴ４を適切に駆動することができる。
【００２２】
そして、クランプ用ＦＥＴ駆動部１８は、導通制御信号が与えられた場合に電源電圧＋Ｂが閾値Ｖ１未満であると判断されると、具体的にはＦＥＴ９を遮断状態にすると共にスイッチ回路６を導通状態にすることで、クランプ機能を無効化すると同時に定電流源７によりＦＥＴ５を駆動する。それによりミラー対を構成するＦＥＴ２を駆動して、駆動対象素子であるＦＥＴ４のゲートに十分なバイアス電圧を与えて、フルオン状態にすることができる。
【００２３】
（第２実施例）
図３及び図４は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第２実施例の駆動回路４１は、制御対象素子をＰチャネルパワーＭＯＳＦＥＴ４２（半導体素子）とした場合に対応して構成されている。ＦＥＴ４２のソースは電源＋Ｂに接続され、ドレインは、図示しない負荷に接続される端子となっている。ＦＥＴ５は削除されており、ＦＥＴ２のゲートには、入力端子４３がバッファ４４を介して接続されている。
【００２４】
駆動部１８に替わるクランプ用ＦＥＴ駆動部（クランプ制御手段）４５は、スイッチ回路１５，１６に対するＮＯＴゲート１７の接続が逆になっていると共に、スイッチ回路１５の一端は電源＋Ｂに接続されており、スイッチ回路１６の一端は基準電源ＶＣの負側端子に接続され、その基準電源ＶＣを介して電源＋Ｂに接続されている。そして、スイッチ回路１５，１６の共通接続点は、ＦＥＴ９に替わるＰチャネルＭＯＳＦＥＴ４６（クランプ手段，クランプ用トランジスタ）のゲートに接続されている。
【００２５】
ＮチャネルＭＯＳＦＥＴ４７（ミラー対トランジスタ）は、ＦＥＴ３とミラー対を構成しており、両者のゲートはＦＥＴ４７のドレインに接続されている。そして、ＦＥＴ２，３のドレインは、ＦＥＴ４６及びダイオード８を介してＦＥＴ４７のドレインに接続されている。また、電源＋ＢとＦＥＴ４７のドレインとの間には、定電流源７及びスイッチ回路６の直列回路が接続されている。
【００２６】
図４は図２相当図であり、クランプ用ＦＥＴ駆動部４５の具体構成例を示すものである。図４（ａ）において、電源とグランドとの間には、ツェナーダイオード４８及びＮチャネルＭＯＳＦＥＴ４９の直列回路が接続されており、両者の共通接続点が出力端子、ＦＥＴ４９のゲートが入力端子となっている。そして、ツェナーダイオード４８に対して並列に、抵抗素子５０が接続されている。
【００２７】
上記構成において、入力信号レベルがロウであればＦＥＴ４９はオフであるから、出力信号レベルは電源＋Ｂとなる。一方、入力信号レベルがハイであればＦＥＴ４９はオンになるので、ツェナーダイオード４８のツェナー電圧がＶＣであれば、出力信号レベルは（＋Ｂ−ＶＣ）となる。
【００２８】
図４（ｂ）は、ツェナーダイオード４８を使用しない構成であり、図２（ｂ）に示した駆動部１８よりＦＥＴ３０及び３２，抵抗素子３１を削除して、ＦＥＴ２９のドレインを出力端子にすると共に、抵抗素子５１を介して電源＋Ｂに接続して構成されている。
上記構成の場合、入力信号レベルがハイであれば、ＦＥＴ２５はオン，ＦＥＴ２６はオフとなるのでＦＥＴ２８及び２９のミラー対がオンして、出力信号レベルは、電源電圧＋Ｂから抵抗素子の端子電圧（＝ＶＣ）を減じたレベルとなる。一方、入力信号レベルがロウになると、ＦＥＴ２５はオフ，ＦＥＴ２６はオンとなり、ＦＥＴ２８及び２９のミラー対がオフするので、出力信号レベルは電源電圧＋Ｂとなる。
【００２９】
次に、第２実施例の作用について説明する。
（１）制御信号がロウレベルの場合
駆動回路４１の信号入力端子４３に対して外部より与えられる制御信号のレベルがロウの場合は、出力段のＦＥＴ２がオンとなる。また、ＡＮＤゲート１２，１３の何れの出力信号もロウレベルとなるので、スイッチ回路６はオフ、スイッチ回路１５，１６は夫々オン，オフとなる。したがって、ＦＥＴ４６のゲート電位は電源＋ＢレベルとなってＦＥＴ４６はオフとなるので、ＦＥＴ４７，３はいずれもオフとなり、ＦＥＴ４２は、ゲート電位がハイレベルとなりオフされる。
【００３０】
（２）制御信号がハイレベルで、＋Ｂ≧Ｖ１の場合
このとき、出力段のＦＥＴ２はオフとなる。また、コンパレータ１４の出力レベルがハイになるから、ＡＮＤゲート１２の出力レベルがハイになり、スイッチ回路１５，１６は夫々オフ，オンとなる。したがって、ＦＥＴ４６のゲート電位は（＋Ｂ−ＶＣ）となってＦＥＴ４６はオンするので、ＦＥＴ４７，３はいずれもオンとなり、ＦＥＴ４２は、ゲート電位がロウレベルとなりオンされる。そしてこの時、ＦＥＴ４２のゲート電位ＶＧは、ＦＥＴ４６のゲート電位（＋Ｂ−ＶＣ）から、ＦＥＴ４６の閾値電圧Ｖthを減じた電位にクランプされる。すなわち、
ＶＧ＝＋Ｂ−ＶＣ−Ｖth
となる。
【００３１】
（３）制御信号がハイレベルで、＋Ｂ＜Ｖ１の場合
このとき、コンパレータ１４の出力レベルがロウになるから、ＡＮＤゲート１２，１３の出力レベルは夫々ロウ，ハイになり、スイッチ回路１５，１６は夫々オン，オフとなる。したがって、ＦＥＴ４６はオフするが、スイッチ回路６がオンするので、ＦＥＴ４７，３はいずれもオンとなる。そしてこの時、ＦＥＴ４２のゲート電位ＶＧは、ＦＥＴ２のドレイン電位となり、ＦＥＴ４６を介したクランプ動作は行われなくなる。
以上のように第２実施例によれば、駆動対象素子をＰチャネルパワーＭＯＳＦＥＴ４２とした場合も、第１実施例と同様の効果が得られる。
【００３２】
（第３実施例）
図５は、本発明の第３実施例を示すものである。第３実施例は、本発明の半導体素子駆動回路を、車両に搭載される三相モータを駆動するシステムに適用した場合であり、図５はそのシステム構成を示す。ＦＥＴ４２Ｕ，４２Ｖ，４２Ｗと、ＦＥＴ４Ｕ，４Ｖ，４Ｗとは三相ブリッジ接続されてインバータ回路５１を構成しており、インバータ回路５１の各相出力端子は、三相ブラシレスＤＣモータ５２の各相巻線（図示せず）にそれぞれ接続されている。また、インバータ回路５１の電源線は、車載バッテリ５３（＋Ｂ）に接続されている。
【００３３】
そして、上記の各ＦＥＴに対応して、駆動回路４１’Ｕ，４１’Ｖ，４１’Ｗと、駆動回路１’Ｕ，１’Ｖ，１’Ｗとが接続されている。ここで、駆動回路１’並びに４１’は、第１，第２実施例の駆動回路１並びに４１よりコンパレータ１４を削除したものである。それに換えて、駆動回路１’並びに４１’には、モータ制御回路５４より電圧クランプ機能のイネーブル信号が与えられるようになっている。
【００３４】
各駆動回路４１’（Ｕ，Ｖ，Ｗ）並びに１’（Ｕ，Ｖ，Ｗ）には、モータ制御回路５４によって例えばＰＷＭ制御信号が与えられるようになっており、モータ制御回路５４は、指令部（例えば、ＥＣＵ）５５より与えられるモータ５２の回転数指令値に応じてＰＷＭ制御信号のデューティを決定する。モータ制御回路５４には、インバータ回路５１の各相出力端子が接続されており、モータ制御回路５４は、モータ５２の各相電圧を参照し、巻線に発生する誘起電圧のゼロクロス点を検出してロータ位置を把握し、モータ５２の通電タイミングを決定する所謂位置センサレス駆動方式を採用している。また、上記ゼロクロス点の間隔より、モータ５２の回転数を把握することも可能である。
【００３５】
インバータ回路５１の負側電源線とグランドとの間には、電流検出用のシャント抵抗５６が接続されており、その抵抗５６の端子電圧は差動アンプ５７によって検出される。そして、差動アンプ５７の出力端子は、スイッチ回路５８を介してＡ／Ｄコンバータ（ＡＤＣ）５９（比較手段）の入力端子に接続されている。また、＋Ｂ電源線とグランドとの間には、抵抗６０ａ，６０ｂの直列回路が接続されており、両者の共通接続点は、スイッチ回路６１を介してＡ／Ｄコンバータ５９の入力端子に接続されている。そして、モータ制御回路５４は、スイッチ回路５８，６１のオンオフを制御することで、Ａ／Ｄコンバータ５９に、シャント抵抗５６の端子電圧，バッテリ５３の（分圧された）電圧をＡ／Ｄ変換させるようになっている。
【００３６】
Ａ／Ｄコンバータ５９によってＡ／Ｄ変換されたデータは、モータ制御回路５４に与えられていると共に、（デジタル）コンパレータ６２（比較手段）の一方の入力端子にも与えられている。コンパレータ６２の他方の入力端子は、例えばフラッシュＲＯＭなどの不揮発性メモリ６３に接続されている。不揮発性メモリ６３には、モータ制御回路５４がマイクロコンピュータなどで構成される場合には、その制御プログラムが記憶されると共に、第１，第２実施例においてコンパレータ１４に与えられていた、閾値電圧Ｖ１に相当する比較用のデータ（閾値データ）が記憶されている。
【００３７】
コンパレータ６２は、スイッチ回路６１がオンされた場合にＡ／Ｄコンバータ５９によりＡ／Ｄ変換された電源電圧＋Ｂ相当のデータと、上記閾値データとを比較し、前者が後者以上である場合にハイレベル信号を出力する。以上の構成が、モータ駆動システム６４を構成している。
【００３８】
次に、第３実施例の作用について説明する。モータ制御回路５４は、指令部５５より回転数指令値が与えられるとモータ５２に強制転流信号を与えて起動する。そして、モータ５２の回転数がある程度上昇するとセンサレス駆動方式に切り替え、回転数が指令値に応じた値となるようにフィードバック制御する。また、モータ５２の駆動制御中には、例えば一定の周期でスイッチ回路５８，６１のオンオフを切り替え、スイッチ回路５８側をオンした場合には電源電流を検出し、検出電流値が上限を超えるとインバータ回路５１によるモータ５２の駆動を停止させるなどの過電流保護動作を行う。
【００３９】
一方、スイッチ回路６１側をオンした場合には電源＋Ｂの電圧を検出し、その電圧に応じて回転数を制御したり、＋Ｂ電圧が正常範囲にあるか否かを監視する。またこの時、コンパレータ６２は、上述のように＋Ｂ電圧データと閾値データとを比較するので、コンパレータ６２がハイレベル信号を出力していれば、クランプ機能イネーブル信号をハイレベルに維持する。そして、＋Ｂ電圧が低下することで、コンパレータ６２がロウレベル信号を出力した場合には、クランプ機能イネーブル信号をロウレベルに変化させる。すると、各駆動回路１’（Ｕ，Ｖ，Ｗ）並びに４１’（Ｕ，Ｖ，Ｗ）は、第１，第２実施例と同様に、クランプ機能を無効化する。
【００４０】
すなわち、上記のように構成されるモータ駆動システム６４では、電源電圧や電源電流を監視するためのＡ／Ｄコンバータ５９や制御プログラムや制御パラメータ等を記憶するための不揮発性メモリ６３を備えることが多い。したがって、それらを利用して駆動回路１’並びに４１’における電圧クランプ機能を制御するための比較を行うようにすれば、不揮発性メモリ６３に閾値データを書き込んで、プログラマブルに設定することが可能となる。
【００４１】
以上のように第３実施例によれば、インバータ回路５１を構成するＦＥＴ４並びに４２のゲートを、駆動回路１’並びに４１’により駆動するようにしたので、モータ制御回路５４を中心として駆動システム６４を構成する場合に、周辺回路として配置されるＡ／Ｄコンバータ５９や不揮発性メモリ６３を利用して比較手段を構成することができる。そして、比較用の閾値データを不揮発性メモリ６３に書き込んで設定できるので、電圧クランプ機能を有効化／無効化するための電源電圧を、個別の設計に応じて柔軟に設定することができる。
【００４２】
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、以下のような変形または拡張が可能である。
基準電圧Ｖ１の設定は、適宜変更して実施すれば良い。
出力段のトランジスタやミラー対を構成するトランジスタを、バイポーラトランジスタに置き換えても良い。また、出力段のトランジスタをＬＤ（Laterally Diffused）ＭＯＳ構造にしても良い。その場合ロジックによる制御が容易となる。
ＦＥＴ４に換えて、ＩＧＢＴ（半導体素子）を使用しても良い。
第３実施例において、モータ５２のロータ位置を検出するためホールＩＣなどの位置センサを使用しても良い。
また、モータ制御回路５４を、ハードウエアロジックで構成しても良い。
【図面の簡単な説明】
【００４３】
【図１】本発明の第１実施例であり、半導体素子駆動回路の構成を示す図
【図２】クランプ用ＦＥＴ駆動部の具体構成例を示す図
【図３】本発明の第２実施例を示す図１相当図
【図４】図２相当図
【図５】本発明の第３実施例であり、モータ駆動システムの構成を示す図
【図６】従来技術を示す図１相当図
【符号の説明】
【００４４】
図面中、１は駆動回路（半導体素子駆動回路）、２はＰチャネルＭＯＳＦＥＴ（トランジスタ）、３はＮチャネルＭＯＳＦＥＴ（トランジスタ）、４はＮチャネルパワーＭＯＳＦＥＴ（半導体素子）、５はＰチャネルＭＯＳＦＥＴ（ミラー対トランジスタ）、６はスイッチ回路（スイッチ手段）、７は定電流源、９はＮチャネルＭＯＳＦＥＴ（クランプ手段，クランプ用トランジスタ）、１４はコンパレータ（比較手段）、１８はクランプ用ＦＥＴ駆動部（クランプ制御手段）、４１は駆動回路（半導体素子駆動回路）、４２はＰチャネルパワーＭＯＳＦＥＴ（半導体素子）、４５はクランプ用ＦＥＴ駆動部（クランプ制御手段）、４６はＰチャネルＭＯＳＦＥＴ（クランプ手段，クランプ用トランジスタ）、４７はＮチャネルＭＯＳＦＥＴ（ミラー対トランジスタ）、５９はＡ／Ｄコンバータ（比較手段）、６２はコンパレータ（比較手段）、６４はモータ駆動システムを示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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