(57)【要約】    【課題】誤放電を防止した安定な駆動を実施させることが可能な表示パネルの駆動方法を提供することを目的とする。    【解決手段】表示ラインを担う複数の行電極対と列電極各々との交叉部に第１放電セルと遮光層が設けられている第２放電セルとからなる画素セルが形成されている表示パネルを以下の如く駆動する。すなわち、第１放電セルをサスティン放電させるべく行電極対に印加されるサスティンパルスの内で各サスティン期間の最終に印加されるサスティンパルスと同時に、このサスティンパルスとは極性の異なる壁電荷調整パルスを列電極に印加することにより第２放電セル内の壁電荷の量を調整する。    【選択図】  図７
2008003213.tif 000002
【特許請求の範囲】
【請求項１】
表示ラインを構成する複数の行電極対と、前記行電極対と交叉して配列された複数の列電極との各交叉部に第１放電セルと、遮光層が設けられている第２放電セルとからなる画素セルが形成されている表示パネルを、入力映像信号に基づく各画素毎の画素データに応じて前記画素各々を点灯モード及び消灯モードの内の一方の状態に設定するアドレス期間と前記点灯モードの状態にある前記画素を発光させるサスティン期間とを含むサブフィールドの複数によって駆動する表示パネルの駆動方法であって、
前記サスティン期間において、前記行電極対にサスティンパルスを印加することにより前記第１放電セル内においてサスティン放電を生起させるサスティン行程と、
前記サスティン期間において最終に印加される前記サスティンパルスと同時に前記サスティンパルスとは極性の異なる壁電荷調整パルスを前記列電極に印加することにより前記第２放電セル内の壁電荷の量を調整する壁電荷調整行程と、を含むことを特徴とする表示パネルの駆動方法。
【請求項２】
前記入力映像信号における単位表示期間内の先頭の前記サブフィールドの前記アドレス期間では前記第２放電セルを選択的に前記消灯モード状態から前記点灯モード状態に遷移させる選択書込アドレス動作を実行する一方、前記先頭のサブフィールドに後続するサブフィールド各々の前記アドレス期間では前記列電極が相対的に負極側となるように前記行電極対における一方の行電極に走査パルスを印加しつつ前記画素データに応じた画素データパルスを前記列電極に印加することにより前記第２放電セルを選択的に前記点灯モード状態から前記消灯モード状態に遷移させる選択消去アドレス動作を実行するアドレス行程を含み、
前記サスティン期間の最終に印加される前記サスティンパルスは負極性であり、前記行電極対における前記一方の行電極に印加されることを特徴とする請求項１記載の表示パネルの駆動方法。
【請求項３】
表示ラインを構成する複数の行電極対と、前記行電極対と交叉して配列された複数の列電極との各交叉部に第１放電セルと、遮光層が設けられている第２放電セルとからなる画素セルが形成されている表示パネルを、入力映像信号に基づく各画素毎の画素データに応じて前記画素各々を点灯モード及び消灯モードの内の一方の状態に設定するアドレス期間と前記点灯モードの状態にある前記画素を発光させるサスティン期間とを含むサブフィールドの複数によって駆動する表示パネルの駆動方法であって、
前記サスティン期間において、前記行電極対にサスティンパルスを印加することにより前記第１放電セル内においてサスティン放電を生起させるサスティン行程と、
前記サスティン期間において先頭に印加される前記サスティンパルスと同時に前記サスティンパルスとは極性の異なる壁電荷調整パルスを前記列電極に印加する壁電荷調整行程と、を含むことを特徴とする表示パネルの駆動方法。
【請求項４】
前記入力映像信号における単位表示期間内の先頭の前記サブフィールドの前記アドレス期間では前記第２放電セルを選択的に前記消灯モード状態から前記点灯モード状態に遷移させる選択書込アドレス動作を実行する一方、前記先頭のサブフィールドに後続するサブフィールド各々の前記アドレス期間では前記列電極が相対的に負極側となるように前記行電極対における一方の行電極に走査パルスを印加しつつ前記画素データに応じた画素データパルスを前記列電極に印加することにより前記第２放電セルを選択的に前記点灯モード状態から前記消灯モード状態に遷移させる選択消去アドレス動作を実行するアドレス行程を含み、
前記サスティン期間の先頭に印加される前記サスティンパルスは負極性であり、前記行電極対における前記一方の行電極に印加されることを特徴とする請求項３記載の表示パネルの駆動方法。
【請求項５】
表示ラインを構成する複数の行電極対と、前記行電極対と交叉して配列された複数の列電極との各交叉部に第１放電セルと、遮光層が設けられている第２放電セルとからなる画素セルが形成されている表示パネルを、入力映像信号に基づく各画素毎の画素データに応じて前記画素各々を点灯モード及び消灯モードの内の一方の状態に設定するアドレス期間と前記点灯モードの状態にある前記画素を発光させるサスティン期間とを含むサブフィールドの複数によって駆動する表示パネルの駆動方法であって、
前記入力映像信号における単位表示期間内の先頭の前記サブフィールドの前記アドレス期間では前記第２放電セルを選択的に前記消灯モード状態から前記点灯モード状態に遷移させる選択書込アドレス動作を実行する一方、前記先頭のサブフィールドに後続するサブフィールド各々の前記アドレス期間では前記列電極が相対的に負極側となるように前記行電極対における一方の行電極に走査パルスを印加しつつ前記画素データに応じた画素データパルスを前記列電極に印加することにより前記第２放電セルを選択的に前記点灯モード状態から前記消灯モード状態に遷移させる選択消去アドレス動作を実行するアドレス行程と、
前記サスティン期間において前記行電極対にサスティンパルスを印加することにより前記第１放電セル内においてサスティン放電を生起させるサスティン行程と、を備え、
前記先頭のサブフィールドに後続するサブフィールド各々の前記アドレス期間は、奇数表示ラインに属する前記第２放電セルに対して前記選択消去アドレス動作を実行する奇数行アドレス期間と、偶数表示ラインに属する前記第２放電セルに対して前記選択消去アドレス動作を実行する偶数行アドレス期間とからなり、
前記サスティン期間の一部が前記奇数行アドレス期間と前記偶数行アドレス期間との間に配置されており、
前記一部の前記サスティン期間内において最初に前記サスティンパルスが印加される直前に、前記行電極対に負極性の補助パルスを印加しつつ正極性の壁電荷調整パルスを前記列電極に印加することにより前記第１放電セル内の壁電荷の量を調整する壁電荷調整行程を含むことを特徴とする表示パネルの駆動方法。
【請求項６】
前記光吸収層は前記第２放電セル内における前記前面基板側に形成されていることを特徴とする請求項５記載の表示パネルの駆動方法。
【請求項７】
前記第２放電セル内の前記背面基板側に２次電子放出層が形成されていることを特徴とする請求項５記載の表示パネルの駆動方法。
【請求項８】
前記第１放電セル及び第２放電セルの内、第１放電セル内にのみ蛍光体層が形成されていることを特徴とする請求項５記載の表示パネルの駆動方法。
【請求項９】
前記第１放電セルは、前記行電極対における一方の行電極及び他方の行電極各々が放電空間内で第１放電間隙を介して対向する部分を含み、前記第２放電セルは前記列電極及び前記一方の行電極が放電空間内で第２放電間隙を介して対向する部分を含むことを特徴とする請求項５記載の表示パネルの駆動方法。
【請求項１０】
前記行電極対における一方の行電極及び他方の行電極は、夫々行方向に延びる本体部と前記画素セル毎に前記第１放電間隙を介して前記本体部から列方向に突出する突出部とを備え、
前記第１放電セルは前記突出部が放電空間内で第１放電間隙を介して対向する部分を含み、前記第２放電セルは前記列電極と前記一方の行電極の前記本体部とが放電空間内で第２放電間隙を介して対向する部分を含むことを特徴とする請求項５記載の表示パネルの駆動方法。
【請求項１１】
前記表示パネルは、隣接する前記画素セル同士の放電空間を行方向に区画する縦壁部と列方向に区画する横壁部とからなる隔壁と、前記画素セル内の前記第１放電セルの放電空間と前記第２放電セルの放電空間とを区画する仕切り壁とを備え、
前記第２放電セルの放電空間は隣接する前記画素セルの放電空間と前記隔壁により閉じられており、前記画素セル内の前記第1放電セルの放電空間と前記第２放電セル内の放電空間とが互いに連通していることを特徴とする請求項５記載の表示パネルの駆動方法。
【請求項１２】
前記行方向に隣接する前記画素セル各々の前記第１放電セルの放電空間は互いに連通していることを特徴とする請求項５記載の表示パネルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の画素セルが配置された表示パネルの駆動方法に関する。
【背景技術】
【０００２】
近年、大型で薄型のカラー表示パネルとして面放電方式交流型プラズマディスプレイパネルを搭載したプラズマディスプレイ装置が注目されている。かかるプラズマディスプレイパネル（以下、ＰＤＰと称する）として、互いに放電空間が連通している表示放電セル及びアドレス放電セルからなる２つのセルにて、１画素セルを構築するようにしたものが知られている（例えば、特許文献１参照）。このような構造のＰＤＰを駆動するには、先ず、入力映像信号に応じて選択的に各画素セルのアドレス放電セル内の列電極及び行電極間に駆動パルスを印加することにより、このアドレス放電セル内でアドレス放電を生起させる。このアドレス放電は表示放電セル内に引き込まれて表示放電セル内に所望量の壁電荷を形成させる。この際、壁電荷が形成された画素セルが点灯モード、形成されなかった画素セルが消灯モードに設定される（アドレス期間）。次に、点灯モードに設定された画素セルに対してのみ、その画素セルの表示放電セル内において繰り返しサスティン放電を生起させ、その放電に伴う発光状態を維持させる。
【０００３】
ここで、上記アドレス期間では、アドレス放電セル内で生起されたアドレス放電を表示放電セル内にも引き込むべく、所定電圧のパルスを列電極及び行電極間に印加するようにしている。しかしながら、この際、アドレス期間において画素セルを消灯モードに設定させるべく壁電荷を消去させる為のアドレス放電を生起させても、表示放電セル内に残留する壁電荷を十分に消去することが出来ない場合があった。よって、消灯モードに設定されたはずの表示放電セル内において誤ってサスティン放電が生起されてしまうという問題が生じた。
【特許文献１】特開２００３−３１１３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、かかる問題を解決すべく為されたものであり、各画素セルがアドレス放電及びサスティン放電を夫々個別に実施する２つの放電セルからなる構造を有する表示パネルに対して、誤放電を防止した安定な駆動を実施させることが可能な表示パネルの駆動方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００５】
請求項１記載による表示パネルの駆動方法は、表示ラインを構成する複数の行電極対と、前記行電極対と交叉して配列された複数の列電極との各交叉部に第１放電セルと、遮光層が設けられている第２放電セルとからなる画素セルが形成されている表示パネルを、入力映像信号に基づく各画素毎の画素データに応じて前記画素各々を点灯モード及び消灯モードの内の一方の状態に設定するアドレス期間と前記点灯モードの状態にある前記画素を発光させるサスティン期間とを含むサブフィールドの複数によって駆動する表示パネルの駆動方法であって、前記サスティン期間において、前記行電極対にサスティンパルスを印加することにより前記第１放電セル内においてサスティン放電を生起させるサスティン行程と、前記サスティン期間において最終に印加される前記サスティンパルスと同時に前記サスティンパルスとは極性の異なる壁電荷調整パルスを前記列電極に印加することにより前記第２放電セル内の壁電荷の量を調整する壁電荷調整行程と、を含む。
【０００６】
又、請求項３記載による表示パネルの駆動方法は、表示ラインを構成する複数の行電極対と、前記行電極対と交叉して配列された複数の列電極との各交叉部に第１放電セルと、遮光層が設けられている第２放電セルとからなる画素セルが形成されている表示パネルを、入力映像信号に基づく各画素毎の画素データに応じて前記画素各々を点灯モード及び消灯モードの内の一方の状態に設定するアドレス期間と前記点灯モードの状態にある前記画素を発光させるサスティン期間とを含むサブフィールドの複数によって駆動する表示パネルの駆動方法であって、前記サスティン期間において、前記行電極対にサスティンパルスを印加することにより前記第１放電セル内においてサスティン放電を生起させるサスティン行程と、前記サスティン期間において先頭に印加される前記サスティンパルスと同時に前記サスティンパルスとは極性の異なる壁電荷調整パルスを前記列電極に印加する壁電荷調整行程と、を含む。
【０００７】
又、請求項５記載による表示パネルの駆動方法は、表示ラインを構成する複数の行電極対と、前記行電極対と交叉して配列された複数の列電極との各交叉部に第１放電セルと、遮光層が設けられている第２放電セルとからなる画素セルが形成されている表示パネルを、入力映像信号に基づく各画素毎の画素データに応じて前記画素各々を点灯モード及び消灯モードの内の一方の状態に設定するアドレス期間と前記点灯モードの状態にある前記画素を発光させるサスティン期間とを含むサブフィールドの複数によって駆動する表示パネルの駆動方法であって、前記入力映像信号における単位表示期間内の先頭の前記サブフィールドの前記アドレス期間では前記第２放電セルを選択的に前記消灯モード状態から前記点灯モード状態に遷移させる選択書込アドレス動作を実行する一方、前記先頭のサブフィールドに後続するサブフィールド各々の前記アドレス期間では前記列電極が相対的に負極側となるように前記行電極対における一方の行電極に走査パルスを印加しつつ前記画素データに応じた画素データパルスを前記列電極に印加することにより前記第２放電セルを選択的に前記点灯モード状態から前記消灯モード状態に遷移させる選択消去アドレス動作を実行するアドレス行程と、前記サスティン期間において前記行電極対にサスティンパルスを印加することにより前記第１放電セル内においてサスティン放電を生起させるサスティン行程と、を備え、前記先頭のサブフィールドに後続するサブフィールド各々の前記アドレス期間は、奇数表示ラインに属する前記第２放電セルに対して前記選択消去アドレス動作を実行する奇数行アドレス期間と、偶数表示ラインに属する前記第２放電セルに対して前記選択消去アドレス動作を実行する偶数行アドレス期間とからなり、前記サスティン期間の一部が前記奇数行アドレス期間と前記偶数行アドレス期間との間に配置されており、前記一部の前記サスティン期間内において最初に前記サスティンパルスが印加される直前に、前記行電極対に負極性の補助パルスを印加しつつ正極性の壁電荷調整パルスを前記列電極に印加することにより前記第１放電セル内の壁電荷の量を調整する壁電荷調整行程を含む。
【発明を実施するための最良の形態】
【０００８】
本発明においては、表示ラインを担う複数の行電極対と列電極各々との交叉部に第１放電セルと遮光層が設けられている第２放電セルとからなる画素セルが形成されている表示パネルを以下の如く駆動する。すなわち、第１放電セルをサスティン放電させるべく行電極対に印加されるサスティンパルスの内で各サスティン期間の最終に印加されるサスティンパルスと同時に、このサスティンパルスとは極性の異なる壁電荷調整パルスを列電極に印加することにより第２放電セル内の壁電荷の量を調整する。更に、かかる表示パネルを駆動するにあたり、奇数表示ラインに属する第２放電セルに対するアドレス動作と偶数表示ラインに属する第２放電セルに対するアドレス動作とを時間的に分散させて実行し、一方のアドレス動作が終了してから他方のアドレス動作が開始するまでの間に、サスティン期間の一部を配置する。上記一部のサスティン期間内において最初にサスティンパルスが印加される直前に、負極性の補助パルスを行電極に印加しつつ正極性の壁電荷調整パルスを列電極に印加することにより第２放電セル内の壁電荷の量を調整する。以上の如き壁電荷量の調整により、第２放電セル内に残留する壁電荷の内から余剰分の壁電荷を減らすべき調整を行うことにより、その後のアドレス期間での誤放電が抑制される。
【実施例】
【０００９】
図１は、本発明による駆動方法に従って表示パネルとしてのプラズマディスプレイを駆動するプラズマディスプレイ装置の構成を示す図である。
【００１０】
図１に示されるように、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ５０と、入力映像信号に応じてＰＤＰ５０を駆動制御する駆動制御回路５４とから構成される。
【００１１】
ＰＤＰ５０は、列電極ドライバ５５、第１行電極ドライバ５１０、第２行電極ドライバ５２０、及び表示電極形成部ＤＰＥからなる。
【００１２】
表示電極形成部ＤＰＥには、表示画面の列方向（上下方向）に夫々伸長している帯状の列電極（アドレス電極）Ｄ1〜Ｄmが形成されている。更に、表示電極形成部ＤＰＥには、表示画面の行方向（左右方向）に夫々伸長している帯状の行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙn各々が、図１に示す如く、ＸＹ交互に且つ番号順に配列されている。この際、互いに隣接するもの同士で対となる行電極対の各々、つまり行電極対(Ｘ1、Ｙ1)〜行電極対(Ｘn、Ｙn)の各々がＰＤＰ５０における第１表示ライン〜第ｎ表示ラインに対応している。各表示ラインと列電極Ｄ1〜Ｄmとの各交叉部、つまり図１中の一点鎖線にて囲まれた単位発光領域には画素を担う画素セルＰＣが形成されている。
【００１３】
図２〜図４は、表示電極形成部ＤＰＥの構造の一部を抜粋して示す図である。
【００１４】
尚、図２は、ＰＤＰ５０の表示面側から眺めた平面図である。又、図３は図２に示されるＶ−Ｖ線から眺めた断面図であり、図４は図２に示されるＷ−Ｗ線から眺めた断面図である。
【００１５】
図２に示すように、行電極Ｙは、表示画面の行方向（左右方向）に伸長するバス電極Ｙｂ(行電極Ｙの本体部)と、バス電極Ｙｂに接続された複数の透明電極Ｙａとから構成される。透明電極ＹａはＩＴＯ等の透明導電膜からなり、バス電極Ｙｂ上における各列電極Ｄに対応した位置に夫々配置されている。透明電極Ｙａは、バス電極Ｙｂとは直交する方向に伸長しており、その一端及び他端が夫々図２に示す如く幅広な形状になっている。すなわち、透明電極Ｙａは、行電極Ｙの本体部から突起した突起電極と捉えることができる。又、行電極Ｘは、表示画面の行方向（左右方向）に伸長するバス電極Ｘｂ(行電極Ｘの本体部)と、バス電極Ｘｂに接続された複数の透明電極Ｘａとから構成される。バス電極Ｘｂは例えば黒色の金属膜からなる。透明電極ＸａはＩＴＯ等の透明導電膜からなり、バス電極Ｘｂ上における各列電極Ｄに対応した位置に夫々配置されている。透明電極Ｘａは、バス電極Ｘｂとは直交する方向に伸長しており、その一端が図２に示す如く幅広な形状になっている。すなわち、透明電極Ｘａは、行電極Ｘの本体部から突起した突起電極と捉えることができる。上記透明電極Ｘａ及びＹａ各々の幅広部が、図２に示す如く互いに所定長の放電ギャップｇを介して対向して配置されている。つまり、対を為す行電極Ｘ及びＹ各々の本体部から突起した突起電極としての透明電極Ｘａ及びＹａが互いに放電ギャップｇを介して対向して配置されているのである。尚、上記バス電極Ｙｂ及びＸｂは夫々、図３に示す如き黒色の遮光導電層ＢＥと主導電層ＭＥとから構成される。更に、図３に示す如く、互いに隣接するバス電極Ｘｂ及びＹｂ間の各々の内で、放電ギャップｇが形成されていない方のバス電極Ｘｂ及びＹｂ間には、選択セルＣ２（後述する）から照射される光が外部に漏れるのを防ぐ為の遮光層ＳＨＤが２次元表示画面の水平方向に伸張して形成されている。
【００１６】
上記透明電極Ｙａ及びバス電極Ｙｂからなる行電極Ｙと、透明電極Ｘａ及びバス電極Ｘｂからなる行電極Ｘは、図３に示す如く、ＰＤＰ５０の表示面を担う前面透明基板１０の内側の面に形成されている。更に、これら行電極Ｘ及びＹを被覆すべく、前面透明基板１０の裏面には誘電体層１１が形成されている。誘電体層１１の表面における選択セルＣ２(後述する)各々に対応した位置には、誘電体層１１から背面側に向かって突出した誘電体層嵩上げ部１２が形成されている。尚、誘電体層嵩上げ部１２は、黒色または暗色の顔料を含んだ光吸収層、あるいは透明な誘電体層からなり、ＰＤＰ５０の表示面側から眺めた場合には図２の２点鎖線にて示される領域に形成されている。誘電体層嵩上げ部１２の表面及び誘電体層嵩上げ部１２が形成されていない誘電体層１１の表面は、ＭｇＯ（酸化マグネシウム）からなる保護層ＭＧによって被覆されている。前面透明基板１０に対して平行配置された背面基板１３上には、夫々バス電極Ｘｂ及びＹｂと直交する方向に伸長している複数の列電極Ｄが互いに所定の間隙を開けて平行に配列されている。背面基板１３には、列電極Ｄを被覆する白色の列電極保護層（誘電体層）１４が形成されている。列電極保護層１４上には、第１横壁１５Ａ、第２横壁１５Ｂ及び縦壁１５Ｃからなる隔壁１５が形成されている。第１横壁１５Ａは、バス電極Ｙｂと対向した列電極保護層１４上の位置において表示面の行方向（左右方向）に伸長して形成されている。第２横壁１５Ｂは、バス電極Ｘｂと対向した列電極保護層１４上の位置において表示面の行方向（左右方向）に伸長して形成されている。縦壁１５Ｃは、バス電極Ｘｂ(Ｙｂ)上において等間隙に配置された透明電極Ｘａ(Ｙａ)各々の間の位置において夫々、バス電極Ｘｂ(Ｙｂ)とは直交する方向に伸長して形成されている。
【００１７】
第１横壁１５Ａ、第２横壁１５Ｂ及び縦壁１５Ｃ各々の高さは図３及び図４に示すように、誘電体層１１の表面に到達するほど高くはない。従って、図３に示す如く第２横壁１５Ｂと誘電体層嵩上げ部１２との間には、放電ガスの流通が可能な隙間ｒが存在する。ところが、誘電体層１１の表面上において第１横壁１５Ａに対向した部分には図３に示す如く誘電体層嵩上げ部１２が設けられている。これら第１横壁１５Ａ及び誘電体層嵩上げ部１２によって放電ガスの流通が遮断されている。
【００１８】
上記第１横壁１５Ａ及び縦壁１５Ｃによって囲まれた領域(図２中の一点鎖線にて囲まれた領域)が画素を担う画素セルＰＣとなる。尚、かかる画素セルＰＣは、図２及び図３に示す如く、第２横壁１５Ｂによって表示セルＣ１及び選択セルＣ２に区分けされている。
【００１９】
列電極保護層１４上における選択セルＣ２に対応した領域(縦壁１５Ｃ、第１横壁１５Ａ及び第２横壁１５Ｂ各々の側面を含む)には２次電子放出材料層３０が形成されている。２次電子放出材料層３０は、仕事関数が低い(例えば４.２ｅＶ以下)、いわゆる２次電子放出係数の高い高γ材料からなる層である。２次電子放出材料層３０として用いる材料としては、例えばＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ等のアルカリ土類金属酸化物、Ｃｓ2Ｏ等のアルカリ金属酸化物、ＣａＦ2、ＭｇＦ2等のフッ化物、ＴｉＯ2、Ｙ2Ｏ3、あるいは、結晶欠陥や不純物ドープにより２次電子放出係数を高めた材料、ダイアモンド状薄膜、カーボンナノチューブ等がある。
【００２０】
一方、列電極保護層１４上における表示セルＣ１に対応した領域(縦壁１５Ｃ、第１横壁１５Ａ及び第２横壁１５Ｂ各々の側面を含む)には、図３に示す如く蛍光体層１６が形成されている。蛍光体層１６としては、赤色で発光する赤色蛍光層、緑色で発光する緑色蛍光層、及び青色で発光する青色蛍光層の３系統があり、各画素セルＰＣ毎にその割り当てが決まっている。
【００２１】
上記２次電子放出材料層３０及び蛍光体層１６と、誘電体層１１との間には放電ガスが封入された放電空間が存在する。
【００２２】
このように、表示セルＣ１は、表示ラインを担う一対の行電極Ｘ及びＹと、蛍光体層１６とを含む。一方、選択セルＣ２は、上記表示ラインを担う一対の行電極の内の行電極Ｙと、この表示ラインの表示面上方に隣接する表示ラインを担う一対の行電極の内の行電極Ｘと、２次電子放出材料層３０とを含む。尚、表示セルＣ１内では、図２に示すように、行電極Ｘの透明電極Ｘａの一端に形成されている幅広部と、行電極Ｙの透明電極Ｙａの一端に形成されている幅広部とが放電ギャップｇを介して互いに対向して配置されている。一方、選択セルＣ２内においては、この透明電極Ｙａの他端に形成されている幅広部が含まれるが、透明電極Ｘは含まれていない。又、図３に示すように、表示面の上下方向(図３では左右方向)において互いに隣接する画素セルＰＣ各々の放電空間は、第１横壁１５Ａ、誘電体層嵩上げ部１２及び保護層ＭＧによって遮断されている。一方、同一の画素セルＰＣに属する表示セルＣ１及び選択セルＣ２各々の放電空間は、図３に示す如き隙間ｒにて連通している。又、表示面の左右方向において互いに隣接する選択セルＣ２各々の放電空間は、誘電体層嵩上げ部１２及び第１横壁１５Ａによって遮断されているが、表示面の左右方向において互いに隣接する表示セルＣ１各々の放電空間は互いに連通している。このように、画素セルＰＣの各々は、互いにその放電空間が連通している表示セルＣ１及び選択セルＣ２から構成されている。
【００２３】
駆動制御回路５４は、先ず、入力映像信号を各画素毎に輝度レベルを表す例えば８ビットの画素データに変換し、この画素データに対して誤差拡散処理及びディザ処理を施す。例えば、当該誤差拡散処理では、先ず、画素データの上位６ビット分を表示データ、残りの下位２ビット分を誤差データとする。そして、周辺画素各々に対応した当該画素データの各誤差データを重み付け加算したものを、上記表示データに反映させる。かかる動作により、原画素における下位２ビット分の輝度が上記周辺画素によって擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になる。そして、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した上記誤差拡散処理画素データに夫々、互いに異なる係数値からなるディザ係数を夫々割り当てて加算してディザ加算画素データを得る。かかるディザ係数の加算によれば、上記１画素単位で眺めた場合には、上記ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。そこで、駆動制御回路５４は、当該ディザ加算画素データの上位４ビット分を多階調化画素データＰＤSとし、これを図５に示す如きデータ変換テーブルに従って第１〜第１５ビットからなる１５ビットの画素駆動データＧＤに変換する。従って、８ビットで２５６階調を表現し得る画素データは、図５に示すように、全部で１６パターンからなる１５ビットの画素駆動データＧＤに変換される。次に、駆動制御回路５４は、１画面分の画素駆動データＧＤ1、1〜ＧＤn、m毎に、これら画素駆動データＧＤ1、1〜ＧＤn、m各々を同一ビット桁同士にて分離することにより、
ＤＢ１：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１ビット目
ＤＢ２：画素駆動データＧＤ1、1〜ＧＤn、m各々の第２ビット目
ＤＢ３：画素駆動データＧＤ1、1〜ＧＤn、m各々の第３ビット目
ＤＢ４：画素駆動データＧＤ1、1〜ＧＤn、m各々の第４ビット目
ＤＢ５：画素駆動データＧＤ1、1〜ＧＤn、m各々の第５ビット目
ＤＢ６：画素駆動データＧＤ1、1〜ＧＤn、m各々の第６ビット目
ＤＢ７：画素駆動データＧＤ1、1〜ＧＤn、m各々の第７ビット目
ＤＢ８：画素駆動データＧＤ1、1〜ＧＤn、m各々の第８ビット目
ＤＢ９：画素駆動データＧＤ1、1〜ＧＤn、m各々の第９ビット目
ＤＢ１０：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１０ビット目
ＤＢ１１：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１１ビット目
ＤＢ１２：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１２ビット目
ＤＢ１３：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１３ビット目
ＤＢ１４：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１４ビット目
ＤＢ１５：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１５ビット目
の如き画素駆動データビット群ＤＢ１〜ＤＢ１５を得る。
【００２４】
尚、画素駆動データビット群ＤＢ１〜ＤＢ１５各々は、後述するサブフィールドＳＦ１〜ＳＦ１５各々に対応したものである。駆動制御回路５４は、サブフィールドＳＦ１〜ＳＦ１５毎に、そのサブフィールドに対応した画素駆動データビット群ＤＢを１表示ライン分(ｍ個)ずつ列電極ドライバ５５に供給する。
【００２５】
更に、駆動制御回路５４は、図６に示す如き発光駆動シーケンスに従ってＰＤＰ５０を駆動制御すべき各種駆動制御信号を、列電極ドライバ５５、第１行電極ドライバ５１０及び第２行電極ドライバ５２０各々に供給する。
【００２６】
ここで、図６に示す発光駆動シーケンスは、映像信号における各単位表示期間（１フィールド又は１フレーム表示期間）内において、１５個のサブフィールドＳＦ１〜ＳＦ１５毎に以下の如き駆動を実施させるものである。
【００２７】
図６において、先頭のサブフィールドＳＦ１では、一斉リセット行程Ｒ、選択書込アドレス行程ＷW及びサスティン行程Ｉを順に実行する。サブフィールドＳＦ２〜ＳＦ１５各々では、選択消去アドレス行程ＷOR、サスティン行程Ｉ、選択消去アドレス行程ＷER、及びサスティン行程Ｉを順に実行する。
【００２８】
図７は、図６に示す発光駆動シーケンスに従って、列電極ドライバ５５、第１行電極ドライバ５１０、及び第２行電極ドライバ５２０各々が列電極Ｄ、行電極Ｘ及びＹに印加する各種駆動パルスを示す図である。尚、図７は、図６に示すサブフィールドＳＦ１〜ＳＦ１５の内の、先頭のサブフィールドＳＦ１と、それに続くサブフィールドＳＦ２及びＳＦ３での動作のみを抜粋して示すものである。
【００２９】
先ず、サブフィールドＳＦ１の一斉リセット行程Ｒでは、第１行電極ドライバ５１０が、後述するサスティンパルスに比して立ち上がり区間での電位推移が緩やかなパルス波形を有する正極性のリセットパルスＲＰを発生し、これを偶数番目の行電極Ｘ2、Ｘ4、・・・・、Ｘn-2及びＸn、並びに奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、・・・・、Ｙn-3及びＹn-1各々に印加する。更に、サブフィールドＳＦ１の一斉リセット行程Ｒでは、第２行電極ドライバ５２０が、上記の如きリセットパルスＲＰを発生し、これを奇数番目の行電極Ｘ1、Ｘ3、Ｘ5、・・・・、Ｘn-3及びＸn-1、並びに偶数番目の行電極Ｙ2、Ｙ4、・・・・、Ｙn-2及びＹn各々に印加する。
【００３０】
このように、一斉リセット行程Ｒでは、図７に示す如き立ち上がり時の電位推移が緩やかな波形を有する正極性のリセットパルスＲＰがＰＤＰ５０の全ての行電極Ｘ及びＹに同時に印加される。かかるリセットパルスＲＰの印加に応じて、全ての画素セルＰＣの選択セルＣ２内の行電極Ｙ及び列電極Ｄにおいて微弱なリセット放電が生起される。かかるリセット放電終息後、選択セルＣ２内の列電極Ｄ上には正極性の電荷が形成され、行電極Ｙ上には負極性の電荷が形成される。また、表示セルＣ１内の行電極Ｙ上には負極性の壁電荷が形成され、行電極Ｘ上にも負極性の壁電荷が形成される。すなわち、一斉リセット行程Ｒの実行により、全ての画素セルＰＣは、その表示セルＣ１内の行電極Ｘ及びＹに互いに同一極性の電荷が形成された状態である、消灯モードに初期化される。
【００３１】
次に、サブフィールドＳＦ１の選択書込アドレス行程ＷWでは、第１行電極ドライバ５１０が、図７に示す如き、正極性のピーク電位Ｖ１を有し且つその立ち下がり変化が緩やかな波形を有する走査ベースパルスＢＰ+（走査ベース電位）を発生し、これを偶数番目の行電極Ｘ2、Ｘ4、・・・・、Ｘn-2及びＸn、並びに奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、・・・・、Ｙn-3及びＹn-1各々に印加する。更に、この間、第１行電極ドライバ５１０は、走査ベースパルスＢＰ+のピーク電位Ｖ１に正極性の所定電位を重畳させた図７に示す如き走査パルスＳＰ（走査電位）を発生して、奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、・・・・、Ｙn-3及びＹn-1各々に順次、択一的に印加して行く。
【００３２】
又、サブフィールドＳＦ１の選択書込アドレス行程ＷWでは、第２行電極ドライバ５２０が、図７に示す如き正極性のピーク電位Ｖ１を有し且つその立ち下がり変化が緩やかな波形を有する走査ベースパルスＢＰ+を発生し、これを奇数番目の行電極Ｘ1、Ｘ3、Ｘ5、・・・・、Ｘn-3及びＸn-1、並びに偶数番目の行電極Ｙ2、Ｙ4、・・・・、Ｙn-2及びＹn各々に印加する。更に、この間、第２行電極ドライバ５２０は、走査ベースパルスＢＰ+のピーク電位Ｖ１に正極性の所定電位を重畳させた図７に示す如き走査パルスＳＰを発生して、偶数番目の行電極Ｙ2、Ｙ4、・・・・、Ｙn-2及びＹn各々に順次、択一的に印加して行く。
【００３３】
この間、列電極ドライバ５５は、サブフィールドＳＦ１に対応した画素駆動データビット群ＤＢ１における各データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、列電極ドライバ５５は、画素セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに対してこれを正極性の高電圧の画素データパルスＤＰに変換する一方、画素セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットに対してはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを上記走査パルスＳＰの印加タイミングに同期して１表示ライン分(ｍ個)ずつ列電極Ｄ1〜Ｄmに印加して行く。この際、上記走査パルスＳＰと同時に、点灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣの選択セルＣ２内の列電極Ｄ及び行電極Ｙ間に選択書込アドレス放電が生起される。かかる選択書込アドレス放電に応じて、この画素セルＰＣの選択セルＣ２内の列電極Ｄ上には正極性の壁電荷が形成され、行電極Ｙ上には負極性の壁電荷が形成される。また、表示セルＣ１内の行電極Ｙ上には負極性の壁電荷が形成され、行電極Ｘ上にも負極性の壁電荷が形成される。一方、消灯モードに設定されるべき画素セルＰＣには低電圧（０ボルト）の画素データパルスＤＰが印加されないので、上記の如き選択書込アドレス放電は生じない。
【００３４】
上記選択書込アドレス行程ＷWにおいて、行電極Ｙ1〜Ｙnに対する走査パルスＳＰの印加が全て終了したら、走査ベースパルスＢＰ+によって行電極Ｘ及びＹに印加されている電位は、ピーク電位Ｖ１から徐々に低下して０ボルトに到る。その直後、第１行電極ドライバ５１０は、図７に示す如き負極性のピーク電位を有する一斉書込パルスＡＰを発生して、これを奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、・・・・、Ｙn-3及びＹn-1各々に同時に印加する。ここで、第１行電極ドライバ５１０による上記一斉書込パルスＡＰの印加動作が終了したら、引き続き第２行電極ドライバ５２０が、図７に示す如き負極性のピーク電位を有する一斉書込パルスＡＰを発生して、これを偶数番目の行電極Ｙ2、Ｙ4、・・・・、Ｙn-2及びＹn各々に同時に印加する。
【００３５】
上記一斉書込パルスＡＰの印加に応じて、画素セルＰＣ各々の内で上記選択書込アドレス放電が生起された画素セルＰＣの選択セルＣ２内の行電極Ｙ及び列電極Ｄ間において書込放電が生起される。つまり、先ず、奇数番目の表示ライン各々に属する画素セルＰＣ各々の選択セルＣ２内において上述した如き書込放電が一斉に生起され、その後、偶数表示ライン各々に属する画素セルＰＣ各々の選択セルＣ２内において書込放電が一斉に生起される。すると、かかる書込放電が各画素セルＰＣ内の間隙ｒを介して表示セルＣ１内に拡張し、この表示セルＣ１内の行電極Ｙ上には正極性の電荷が形成される。つまり、画素セルＰＣは、表示セルＣ１内の行電極Ｘ及びＹ各々に互いに異なる極性の電荷が形成された状態である、点灯モードに設定されるのである。一方、選択書込アドレス放電が生起されなかった画素セルＰＣの表示セルＣ１内では、上述した如き書込放電は生起されないので、行電極Ｘ及びＹ各々に同一極性（負極性）の電荷が形成された状態、つまり消灯モードの状態が維持される。
【００３６】
すなわち、選択書込アドレス行程ＷWによれば、上記一斉リセット行程Ｒにて消灯モードに初期化された画素セルＰＣは、画素データに応じて選択的に点灯モードに遷移する。尚、第１行電極ドライバ５１０は、一斉書込パルスＡＰを奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、・・・・、Ｙn-3及びＹn-1に印加している間に選択セルＣ２内の行電極Ｘ及びＹ間に流れる無効電流を防止すべく、この一斉書込パルスＡＰと同一極性の電位を有するパルスを、一斉書込パルスＡＰと同一タイミングにて偶数番目の行電極Ｘ2、Ｙ4、・・・・、Ｙn-2及びＹn各々に同時に印加する。
【００３７】
サブフィールドＳＦ１のサスティン行程Ｉでは、第２行電極ドライバ５２０が、上述した如き偶数番目の行電極Ｙ2、Ｙ4、・・・・、Ｙn-2及びＹn各々に印加した一斉書込パルスＡＰと同一タイミングにて、奇数番目の行電極Ｘ1、Ｘ3、・・・・、Ｘn-3及びＸn-1各々に図７に示す如き負極性のサスティンパルスＩＰを同時に印加する。そして、かかる第２行電極ドライバ５２０によるサスティンパルスＩＰの印加後、第１行電極ドライバ５１０が図７に示す如き負極性のサスティンパルスＩＰを、奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、・・・・、Ｙn-3、Ｙn-1、並びに偶数番目の行電極Ｘ2、Ｙ4、・・・・、Ｙn-2及びＹn各々に同時に印加する。この際、上述した如きサスティンパルスＩＰが印加される度に、画素セルＰＣ各々の内で、上記点灯モードの状態にある画素セルＰＣの表示セルＣ１内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴い蛍光体層１６から照射される光が前面透明基板１０を介して外部に照射される。
【００３８】
次に、サブフィールドＳＦ２〜ＳＦ１５各々の選択消去アドレス行程ＷORでは、第１行電極ドライバ５１０が、図７に示す如き、負極性のピーク電位−Ｖ２を有する走査ベースパルスＢＰ-を偶数番目の行電極Ｘ2、Ｘ4、・・・・、Ｘn-2及びＸn、並びに奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、・・・・、Ｙn-3及びＹn-1各々に印加する。更に、この間、第１行電極ドライバ５１０は、この走査ベースパルスＢＰ-のピーク電位（−Ｖ２）に正極性の所定電位を重畳させた図７に示す如き走査パルスＳＰを、奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、・・・・、Ｙn-3及びＹn-1各々に順次、択一的に印加して行く。この間、列電極ドライバ５５は、各サブフィールド（ＳＦ２〜ＳＦ１５）に対応した画素駆動データビット群ＤＢ（ＤＢ２〜ＤＢ１５）における各データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、列電極ドライバ５５は、画素セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに対してこれを正極性の高電圧の画素データパルスＤＰに変換する一方、画素セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットに対してはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、全表示ラインの内で奇数表示ラインに属する画素セルＰＣに対応した画素データパルスＤＰを、上記走査パルスＳＰの印加タイミングに同期して１表示ライン分(ｍ個)ずつ列電極Ｄ1〜Ｄmに印加して行く。この際、上記走査パルスＳＰと同時に、点灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣの選択セルＣ２内の列電極Ｄ及び行電極Ｙ間には選択消去アドレス放電が生起される。かかる選択消去アドレス放電に応じて、選択セルＣ２内の列電極Ｄ上には正極性の電荷、行電極Ｙには負極性の電荷が形成される。そして、かかる放電が画素セルＰＣ内の間隙ｒを介して表示セルＣ１内に拡張し、この表示セルＣ１内の行電極Ｙ及びＸには共に負極性の電荷が形成される。よって、この際、奇数番目の表示ラインに属する画素セルＰＣは消灯モードから点灯モードに遷移する。一方、奇数表示ラインに属する画素セルＰＣ各々の内で、正極性の高電圧の画素データパルスＤＰが印加された画素セルＰＣの選択セルＣ２内では、上記の如き選択消去アドレス放電は生起されない。よって、正極性の高電圧の画素データパルスＤＰが印加された画素セルＰＣは、その直前までの状態（点灯モード又は消灯モード）を維持する。
【００３９】
このように、上記選択消去アドレス行程ＷORの実行により、奇数表示ラインに属する画素セルＰＣの各々が、画素データに応じて点灯モード及び消灯モードの内いずれか一方の状態に設定される。
【００４０】
ここで、サブフィールドＳＦ２では、上記選択消去アドレス行程ＷORの直後のサスティン行程Ｉにおいて、第２行電極ドライバ５２０が、負極性のサスティンパルスＩＰを奇数番目の行電極Ｘ1、Ｘ3、Ｘ5、・・・・、Ｘn-3、Ｘn-1、並びに偶数番目の行電極Ｙ2、Ｙ4、・・・・、Ｙn-2及びＹnに同時に印加する。一方、サブフィールドＳＦ３〜ＳＦ１５各々では、選択消去アドレス行程ＷORの直後のサスティン行程Ｉにおいて、第２行電極ドライバ５２０が、負極性のサスティンパルスＩＰを奇数番目の行電極Ｘ1、Ｘ3、Ｘ5、・・・・、Ｘn-3、Ｘn-1、並びに偶数番目の行電極Ｙ2、Ｙ4、・・・・、Ｙn-2及びＹn各々に同時に且つ断続的に繰り返し印加する。更に、この間、第１行電極ドライバ５１０が、上記の如き第２行電極ドライバ５２０によるサスティンパルスＩＰの印加とは異なるタイミングにて、負極性のサスティンパルスＩＰを、奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、・・・・、Ｙn-3、Ｙn-1、並びに偶数番目の行電極Ｘ2、Ｘ4、・・・・、Ｘn-2及びＸn各々に同時に且つ断続的に繰り返し印加する。
【００４１】
この際、画素セルＰＣ各々の内で、上記点灯モードの状態にある画素セルＰＣにおける表示セルＣ１内の行電極Ｘ及びＹ間において、上記サスティンパルスＩＰの印加が為される度にサスティン放電が生起される。かかるサスティン放電に伴い蛍光体層１６から照射される光が前面透明基板１０を介して外部に照射される。
【００４２】
次に、サブフィールドＳＦ２〜ＳＦ１５各々の選択消去アドレス行程ＷERでは、第２行電極ドライバ５２０が、図７に示す如き、負極性のピーク電位−Ｖ２を有する走査ベースパルスＢＰ-を偶数番目の行電極Ｙ2、Ｙ4、・・・・、Ｙn-2及びＹn、並びに奇数番目の行電極Ｘ1、Ｘ3、Ｘ5、・・・・、Ｘn-3及びＸn-1各々に印加する。更に、この間、第２行電極ドライバ５２０は、この走査ベースパルスＢＰ-のピーク電位（−Ｖ２）に正極性の所定電位を重畳させた図７に示す如き走査パルスＳＰを、偶数番目の行電極Ｙ2、Ｙ4、・・・・、Ｙn-2及びＹn各々に順次、択一的に印加して行く。この間、列電極ドライバ５５は、各サブフィールド（ＳＦ２〜ＳＦ１５）に対応した画素駆動データビット群ＤＢ（ＤＢ２〜ＤＢ１５）における各データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、列電極ドライバ５５は、画素セルＰＣを消灯モードに設定させるべき論理レベル０の画素駆動データビットに対してこれを正極性の高電圧の画素データパルスＤＰに変換する一方、画素セルＰＣを点灯モードに設定させるべき論理レベル１の画素駆動データビットに対してはこれを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、全表示ラインの内で偶数表示ラインに属する画素セルＰＣに対応した画素データパルスＤＰを、上記走査パルスＳＰの印加タイミングに同期して１表示ライン分(ｍ個)ずつ列電極Ｄ1〜Ｄmに印加して行く。この際、上記走査パルスＳＰと同時に、点灯モードに設定させるべき低電圧（０ボルト）の画素データパルスＤＰが印加された画素セルＰＣの選択セルＣ２内の列電極Ｄ及び行電極Ｙ間には選択消去アドレス放電が生起される。かかる選択消去アドレス放電に応じて、選択セルＣ２内の列電極Ｄ上には正極性の電荷、行電極Ｙには負極性の電荷が形成される。そして、かかる放電が画素セルＰＣ内の間隙ｒを介して表示セルＣ１内に拡張し、この表示セルＣ１内の行電極Ｙ及びＸには共に負極性の電荷が形成される。よって、この際、偶数番目の表示ラインに属する画素セルＰＣは消灯モードから点灯モードに遷移する。一方、偶数表示ラインに属する画素セルＰＣ各々の内で、正極性の高電圧の画素データパルスＤＰが印加された画素セルＰＣの選択セルＣ２内では、上記の如き選択消去アドレス放電は生起されない。よって、正極性の高電圧の画素データパルスＤＰが印加された画素セルＰＣは、その直前までの状態（点灯モード又は消灯モード）を維持する。
【００４３】
このように、上記選択消去アドレス行程ＷERの実行により、偶数表示ラインに属する画素セルＰＣの各々が、画素データに応じて点灯モード及び消灯モードの内いずれか一方の状態に設定される。
【００４４】
ここで、サブフィールドＳＦ２では、上記選択消去アドレス行程ＷERの直後のサスティン行程Ｉにおいて、第１行電極ドライバ５１０が、負極性のサスティンパルスＩＰを奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、・・・・、Ｙn-3、Ｙn-1、並びに偶数番目の行電極Ｘ2、Ｘ4、・・・・、Ｘn-2及びＸnに同時に印加する。一方、サブフィールドＳＦ３〜ＳＦ１５各々では、選択消去アドレス行程ＷERの直後のサスティン行程Ｉにおいて、第１行電極ドライバ５１０が、負極性のサスティンパルスＩＰを奇数番目の行電極Ｙ1、Ｙ3、Ｙ5、・・・・、Ｙn-3、Ｙn-1、並びに偶数番目の行電極Ｘ2、Ｘ4、・・・・、Ｘn-2及びＸn各々に同時に且つ断続的に繰り返し印加する。更に、この間、第２行電極ドライバ５２０が、第１行電極ドライバ５１０によるサスティンパルスＩＰの印加とは異なるタイミングにて、負極性のサスティンパルスＩＰを、奇数番目の行電極Ｘ1、Ｘ3、Ｘ5、・・・・、Ｘn-3、Ｘn-1、並びに偶数番目の行電極Ｙ2、Ｙ4、・・・・、Ｙn-2及びＹn各々に同時に且つ断続的に繰り返し印加する。上述した如きサスティンパルスＩＰが印加される度に、画素セルＰＣ各々の内で、上記点灯モードの状態にある画素セルＰＣの表示セルＣ１内の行電極Ｘ及びＹ間においてサスティン放電が生起される。かかるサスティン放電に伴い蛍光体層１６から照射される光が前面透明基板１０を介して外部に照射される。尚、図１に示されるプラズマディスプレイ装置においては、表示画像に関与する上記サスティン放電を表示セルＣ１内にて生起させる一方、表示画像には関与しない発光を伴うその他の放電を主に選択セルＣ２内にて生起させるようにしている。選択セルＣ２内には、放電に伴う光が前面透明基板１０を通過して外部に漏れるのを防ぐべく、図３に示す如き遮光層ＳＨＤが形成されている。よって、選択セルＣ２内において生起された各種放電に伴う放電光はかかる遮光層ＳＨＤによって遮断されるので、表示画像のコントラストを高めることが可能になる。
【００４５】
そして、１フレーム又は１フィールド表示期間内のサブフィールドＳＦ１〜ＳＦ１５を通して各サスティン行程Ｉにて実行されたサスティン放電の総数に対応した輝度が視覚される。尚、かかるサスティン放電を生起させるべく、各サスティン行程Ｉにて画素セルＰＣに印加すべきサスティンパルスＩＰの数は、サブフィールドＳＦ１〜ＳＦ１５各々に割り当てられている輝度重み付けに対応した数である。図７に示す実施例では、サブフィールドＳＦ１及びＳＦ２には、夫々サスティンパルスＩＰを印加すべき数として２回が割り当てられている。第１行電極ドライバ５１０及び第２行電極ドライバ５２０は、サブフィールドＳＦ１（又はＳＦ２）に対応した２回分のサスティン放電を夫々生起させるべく、図７に示すように、２回分の内の最初のサスティンパルスＩＰ1stを行電極Ｘに印加し、引き続き、２回分の内の最終のサスティンパルスＩＰendを行電極Ｙに印加する。すなわち、サブフィールドＳＦ１に対応した２回分のサスティン放電を生起させるべく、第１行電極ドライバ５１０及び第２行電極ドライバ５２０は、奇数表示ラインに属する画素セルＰＣに対しては、図７に示す如くこのＳＦ１のサスティン行程Ｉ内において上記サスティンパルスＩＰ1st及びＩＰendを順次、奇数番目の行電極Ｘ及びＹに交互に印加する。一方、偶数表示ラインに属する画素セルＰＣに対しては、このＳＦ１のサスティン行程Ｉにて最初のサスティンパルスＩＰ1stを偶数番目の行電極Ｘに印加し、サブフィールドＳＦ２の選択消去アドレス行程ＷOR直後のサスティン行程Ｉにて最終のサスティンパルスＩＰendを偶数番目の行電極Ｙに印加する。又、サブフィールドＳＦ２に対応した２回分のサスティン放電を生起させるにあたり、第１行電極ドライバ５１０及び第２行電極ドライバ５２０は、奇数表示ラインに属する画素セルＰＣに対しては、図７に示す如くＳＦ２の選択消去アドレス行程ＷOR直後のサスティン行程Ｉにて最初のサスティンパルスＩＰ1stを奇数番目の行電極Ｘに印加する。そして、ＳＦ２の選択消去アドレス行程ＷER直後のサスティン行程Ｉにて最終のサスティンパルスＩＰendを奇数番目の行電極Ｘに印加するようにしている。
【００４６】
ここで、図７に示す駆動では、各サスティン行程Ｉにおいて最終に印加される上記サスティンパルスＩＰendと同一タイミングにて、列電極ドライバ５５が、サスティンパルスＩＰとはその極性が異なる図７に示す如き正極性のピーク電位を有する壁電荷調整パルスＣＰを全ての列電極Ｄに印加するようにしている。かかる壁電荷調整パルスＣＰ及びサスティンパルスＩＰendの印加に応じて、各画素セルＰＣの表示セルＣ１内では上述した如きサスティン放電が生起される共に、その選択セルＣ２内の列電極Ｄ及び行電極Ｙ間において壁電荷の量を減らす為の微弱な消去放電が生起される。かかる微弱な消去放電により、選択セルＣ２内に残留する電荷の内で余剰分の電荷が消去される。すなわち、壁電荷調整パルスＣＰの印加に伴う微弱な消去放電により、選択セルＣ２内に残留する壁電荷の内から、選択消去アドレス行程（ＷOR、ＷER）にて誤放電を誘発させてしまうことになる余剰分の壁電荷だけを消去するという、壁電荷量の調整を行うのである。
【００４７】
かかる駆動によれば、各選択消去アドレス行程（ＷOR、ＷER）において消灯モード状態に遷移させるべき画素セルＰＣの選択セルＣ２のみに、確実に選択消去アドレス放電を生起させることが可能となる。
【００４８】
ところで、かかる駆動によると、例えば図７に示すサブフィールドＳＦ２のサスティン行程Ｉにて示されるように、最終のサスティンパルスＩＰendが偶数番目の行電極Ｙ印加されるタイミングと、最初のサスティンパルスＩＰ1stが奇数番目の行電極Ｘに印加されるタイミングとが重なる場合がある。つまり、奇数番目の行電極Ｘに負極性のサスティンパルスＩＰ1stが印加されていると同時に、正極性の壁電荷調整パルスＣＰが列電極Ｄに印加されることになり、この際、奇数表示ラインに属する画素セルＰＣにおける表示セルＣ１内の行電極Ｘ及びＹ間で放電が生じ易くなる。これにより、例え、直前の選択消去アドレス行程ＷORにて選択消去アドレス放電が生起されたが故に消灯モードに設定された画素セルＰＣにおいても、上記サスティンパルスＩＰ1st及び壁電荷調整パルスＣＰの印加に応じて、その表示セルＣ１内の行電極Ｘ及びＹ間で誤った放電が生起されてしまう場合があった。
【００４９】
図８は、このような誤放電を生じさせることなくＰＤＰ５０を駆動することができる各種駆動パルスの印加タイミングを示す図である。
【００５０】
尚、図８においては、サスティンパルスＩＰ1st及びＩＰendが同時に印加される場合、つまりサブフィールドＳＦ２における選択消去アドレス行程ＷOR直後のサスティン行程ＩQでの動作を除く他の動作については、図７に示されるものと同一であるので、以下に、かかるサスティン行程ＩQの動作のみ説明する。
【００５１】
サスティン行程ＩQでは、第２行電極ドライバ５２０が、サブフィールドＳＦ２に対応した２回分のサスティン放電の内の最初のサスティン放電を生起させるべき負極性のサスティンパルスＩＰ1stを奇数番目の行電極Ｘ各々に印加しつつ、サブフィールドＳＦ１に対応した２回分のサスティン放電の内の最終のサスティン放電を生起させるべき負極性のサスティンパルスＩＰendを偶数番目の行電極Ｙ各々に印加する。この間、列電極ドライバ５５は、正極性の壁電荷調整パルスＣＰを列電極Ｄ各々に印加する。
【００５２】
尚、サスティン行程ＩQでは、第１行電極ドライバ５１０及び第２行電極ドライバ５２０が、上記サスティンパルスＩＰ1st及びＩＰendの印加直前に、図８に示す如き負極性の所定パルス電圧を有する補助パルスＰＰを全ての行電極Ｘ及びＹに印加する。更に、この間、列電極ドライバ５５は、正極性の壁電荷調整パルスＣＰを列電極Ｄ各々に印加する。
【００５３】
上記壁電荷調整パルスＣＰ及び補助パルスＰＰの同時印加に応じて、全ての画素セルＰＣの内で奇数表示ラインに属する画素セルＰＣのみで、その選択セルＣ２内の列電極Ｄ及び行電極Ｙ間にて放電が生起される。そして、かかる放電が画素セルＰＣ内の間隙ｒを介して表示セルＣ１内に拡張し、この表示セルＣ１内の行電極Ｙ及びＸ間において壁電荷の量を減らす為の微弱な消去放電が生起される。すなわち、かかる微弱な消去放電により、直前の選択消去アドレス行程ＷORにおける選択消去アドレス放電では消去しきれなかった分の電荷が消去される。これにより、前述した如き、サスティンパルスＩＰ1st及び壁電荷調整パルスＣＰの印加が為された際における表示セルＣ１内での誤放電が防止される。
【００５４】
ここで、第２行電極ドライバ５２０は、偶数番目の行電極Ｙ各々に補助パルスＰＰを印加するにあたり、図８に示す如く、所定のオフセット電位Ｖofsだけその電位を正極側にオフセットさせることにより、偶数表示ラインに属する画素セルＰＣ側での誤った放電を防止するようにしている。更に、第２行電極ドライバ５２０は、偶数番目の各行電極ＹにサスティンパルスＩＰendを印加するにあたり、図８に示す如く、前半の期間ｔ１に亘りオフセット電位Ｖofsなるオフセットを掛け、残りの期間はかかるオフセットを解除して他のサスティンパルスＩＰと同一のピーク電位を印加するようにしている。つまり、サスティンパルスＩＰendがピーク電位に到る時点をサスティンパルスＩＰ1stに対して期間ｔ１だけずらすのである。これにより、サスティンパルスＩＰ1stに応じて奇数表示ラインに属する画素セルＰＣにて生起されるサスティン放電と、サスティンパルスＩＰendに応じて偶数表示ラインに属する画素セルＰＣにおいて生起されるサスティン放電とのタイミングが時間的にずれるので、誤放電を防止しつつも確実にサスティン放電を生起させることが可能となる。
【００５５】
尚、上記実施例においては、サブフィールドＳＦ２〜ＳＦ１５各々では、奇数表示ラインに対する選択消去アドレス動作（ＷOR）と偶数表示ラインに対する選択消去アドレス動作（ＷER）とを時間的に分離して実行し、両者の間でサスティン行程Ｉを実施するようにしているが、全ての表示ラインに対する選択消去アドレス動作が終了してからサスティン行程Ｉを実施するようにしても良い。この際、図７及び図８のサブフィールドＳＦ２のサスティン行程にて示す如き、奇数表示ラインに属する画素セルＰＣに最初のサスティン放電を生起させる為のサスティンパルスＩＰ1stと、偶数表示ラインに属する画素セルＰＣに最終のサスティン放電を生起させる為のサスティンパルスＩＰendとが同時印加されることはない。
【００５６】
そこで、全ての表示ラインに対する選択消去アドレス動作が終了してからサスティン行程Ｉを実施する場合には、図９（ａ）〜図９（ｃ）又は図１０（ａ）〜図１０（ｃ）に示す如く、各サブフィールドのサスティン行程ＩにてサスティンパルスＩＰ、壁電荷調整パルスＣＰ及び補助パルスＰＰの印加を行う。この際、図９（ａ）〜図９（ｃ）各々はサスティン行程Ｉにて１回だけサスティン放電を生起させる場合、一方、図１０（ａ）〜図１０（ｃ）各々は３回以上サスティン放電を生起させる場合での動作を夫々示すものである。尚、図９（ａ）〜図９（ｃ）及び図１０（ａ）〜図１０（ｃ）では、全ての行電極Ｘ及びＹの内から行電極Ｘ1及びＹ1のみを抜粋してその動作を示している。
【００５７】
図９（ａ）〜図９（ｃ）又は図１０（ａ）〜図１０（ｃ）に示す如き駆動では、選択消去アドレス行程Ｗにおいて全ての表示ラインに対する選択消去アドレス動作が終了したら、先ず、第１行電極ドライバ５１０及び第２行電極ドライバ５２０が、全ての行電極Ｙ（走査パルスＳＰが印加される方の行電極）に負極性の補助パルスＰＰを印加する。更に、かかる補助パルスＰＰと同時に、列電極ドライバ５５が正極性の壁電荷調整パルスＣＰを全ての列電極Ｄに印加する。そして、上記補助パルスＰＰの印加後、第１行電極ドライバ５１０及び第２行電極ドライバ５２０は、負極性のサスティンパルスＩＰを、そのサブフィールドの輝度重みづけに対応した回数だけ行電極Ｘ及びＹ各々に対して交互に印加する。ここで、上記壁電荷調整パルスＣＰ及び補助パルスＰＰの同時印加に応じて、全ての画素セルＰＣにおける選択セルＣ２内の列電極Ｄ及び行電極Ｙ間にて放電が生起され、この放電が画素セルＰＣ内の間隙ｒを介して表示セルＣ１内に拡張する。この際、表示セルＣ１内の行電極Ｙ及びＸ間において壁電荷の量を減らす為の微弱な消去放電が生起される。かかる微弱な消去放電により、直前の選択消去アドレス行程Ｗでの選択消去アドレス放電では消去しきれなかった分の電荷が消去され、表示セルＣ１内での誤った放電が防止される。
【図面の簡単な説明】
【００５８】
【図１】本発明による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の構成を示す図である。
【図２】図１に示されるＰＤＰ５０における表示電極形成部ＤＰＥの構造の一部を表示面側から眺めた平面図である。
【図３】図２に示されるＶ−Ｖ線上での断面を示す図である。
【図４】図２に示されるＷ−Ｗ線上での断面を示す図である。
【図５】画素データの変換テーブルと、この画素データ変換テーブルによって得られた画素駆動データＧＤに基づく発光駆動パターンを示す図である。
【図６】図１に示されるプラズマディスプレイ装置における発光駆動シーケンスの一例を示す図である。
【図７】図６に示す発光駆動シーケンスに従ってＰＤＰ５０に印加される各種駆動パルスとその印加タイミングを示す図である。
【図８】図６に示す発光駆動シーケンスに従ってＰＤＰ５０に印加される各種駆動パルスとその印加タイミングの他の一例を示す図である。
【図９】全ての表示ラインに対する選択消去アドレス動作が終了してからサスティン行程Ｉを実施する場合に各サスティン行程Ｉにおいて印加される駆動パルスの印加タイミングの一例を示す図である。
【図１０】全ての表示ラインに対する選択消去アドレス動作が終了してからサスティン行程Ｉを実施する場合に各サスティン行程Ｉにおいて印加される駆動パルスの印加タイミングの一例を示す図である。
【符号の説明】
【００５９】
５０      ＰＤＰ
５４      駆動制御回路
５５      アドレスドライバ
510       第１行電極ドライバ
520       第２行電極ドライバ
Ｃ１      表示セル
Ｃ２      選択セル
DPE      表示電極形成部
ＰＣ      画素セル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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