(57)【要約】【課題】デジタル・シングル・イベント過渡に対してレジスタを強化する。【解決手段】レジスタの捕捉クロック・エッジのタイミングを調整して、データが正しい状態に戻ったときにレジスタがデータを捕捉するようにすることにより、レジスタをＤＳＥＴの混乱状態から保護することができる。データ・グリッチがクロック・エッジ付近で発生した場合、レジスタ出力における有効時間が増加される（ＣＬＫからＱ）。この有効時間の増加は、ＤＳＥＴ過渡の存在がクロック・エッジ付近で検出されたときに、行われる。【選択図】図５
2008289140.tif 000002
【特許請求の範囲】
【請求項１】
デジタル・シングル・イベント過渡（ＤＳＥＴ）の影響を緩和する方法であって、
データ記憶素子へのデータ入力が第１の状態から第２の状態への第１の遷移を有することを検出するステップと、
前記第１の遷移が、捕捉クロック・エッジの前に発生したかどうかを判定するステップと、
前記第１の遷移が、前記捕捉クロック・エッジの前の期間内に発生した場合に、前記捕捉クロック・エッジを遅延させるステップと、
前記データ入力が、前記第１の遷移後の前記期間内に、前記第２の状態から前記第１の状態への第２の遷移を有するかどうかを判定するステップと、
前記データ入力が、前記第１の遷移後の期間内に前記第２の遷移を有する場合に、前記第１の状態を捕捉するステップと
を備える方法。
【請求項２】
デジタル・シングル・イベント過渡（ＤＳＥＴ）の影響を緩和するためのシステムであって、
クロック入力に基づいてデータをラッチするように動作可能なデータ記憶素子と、
前記データ記憶素子への前記クロック入力を制御するクロック回路と
を組み合わせて備え、前記クロック回路は、前記データ記憶素子へのデータ入力上で過渡パルスが発生した後に、或る期間だけ前記データ記憶素子のホールド時間を増加させて、前記データ記憶素子がデータをラッチする時を遅延させる、
システム。
【請求項３】
デジタル・シングル・イベント過渡（ＤＳＥＴ）の影響を緩和するためのシステムであって、
２つのクロック信号に基づいてデータをラッチするように動作可能なデータ記憶素子と、
第１のデータ入力を受け取り反転して第２のデータ入力を提供する遅延回路であって、前記第２のデータ入力の提供を或る期間だけ遅延させる遅延回路と、
前記第１のデータ入力、前記第２のデータ入力、およびクロック入力を受け取り、前記２つのクロック信号を制御する２つのクロック出力を出力として提供するクロック回路と
を組み合わせて備え、前記クロック回路は、前記データ記憶素子へのデータ入力上で過渡パルスが発生した後に、前記或る期間だけ前記データ記憶素子のホールド時間を増加させる、
システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に、回路強化技法に関し、より詳細には、デジタル・シングル・イベント過渡に対してレジスタを強化することに関する。
【背景技術】
【０００２】
シングル・イベント・アップセット（ＳＥＵ、single event upset）は、荷電粒子が、該荷電粒子が通過する媒体をイオン化することにより電子−正孔の対を後に残すことによりエネルギーを失うときに引き起こされる、半導体デバイスにおける放射線誘起型のエラーである。電子−正孔対は寄生伝導路を形成し、これはノードで誤った遷移を引き起こす可能性がある。誤った遷移、またはグリッチは、半導体デバイスの中を伝播する可能性があり、最終的には、ラッチやレジスタやゲートの出力などのような状態情報を含むノードを妨害することがある。
【０００３】
典型的には、ＳＥＵは、中性子、陽子、および重イオンなどのような電離放射線コンポーネントにより引き起こされる。電離放射線コンポーネントは、宇宙および商業飛行高度に豊富にある。更に、ＳＥＵは、幾らかの集積回路パッケージングに存在する微量濃度のウランおよびトリウムの崩壊から生じるアルファ粒子により引き起こされることもある。別の例として、ＳＥＵは、核兵器を爆発させることにより引き起こされることもある。核兵器を爆発させたとき、ガンマ線、Ｘ線、および他の高エネルギー粒子の強力なフラックスが生み出され、これがＳＥＵを引き起こすことがある。
【０００４】
デジタル・シングル・イベント過渡（ＤＳＥＴ、digital single event transient）は、過渡パルスがレジスタの捕捉クロック・エッジ付近で発生したときに起こる、１つのタイプのＳＥＵである。過渡パルスとクロック・パルスとの間のタイミングが近いので、レジスタは、正しくない状態を記憶する場合がある。レジスタは、回路設計において一般的なので、宇宙でおよびＳＥＵが懸念される他の過酷な環境でレジスタを使用できるように、レジスタをＤＳＥＴに対して強化することが有益である。
【０００５】
よくある強化技法の１つは、トリプル・モジュラー・リダンダンシー（ＴＭＲ）である。ＴＭＲは、モジュールの３つの同じ複製を作り、モジュール出力を多数決手段（ｍａｊｏｒｉｔｙ  ｖｏｔｅｒ）へ供給し、多数決手段が、３つの出力のうちで最も人気のある出力を決定する。従って、３つのモジュールのうちの１つが正しくない結果を生成しても、他の２つのモジュールの出力が一致するので、多数決手段はなおも正しい結果を出力として提供する。残念ながらＴＭＲは、組合せ論理とレジスタとの両方で実施されない限り、ＤＳＥＴに対する完全な保護は提供しない。ＴＭＲがレジスタのみで実施され、論理では実施されない場合、論理における過渡グリッチにより、正しくないデータがＴＭＲレジスタに記憶される可能性がある。別のよくある強化技法は、ラッチに書き込まれるときに低インピーダンス状態またはバイパスされた状態へと切り換えられる切換可能ＲＣ遅延を追加するというものであるが、この技法もまた、ＤＳＥＴからの保護のためには効果的でない。
【０００６】
典型的には、ＤＳＥＴからの保護にフィルタリングが使用される。しかし、データ・パス上でＤＳＥＴパルスをフィルタリングすると、ＤＳＥＴイベントが発生しているかどうかにかかわらず、レジスタのセットアップ時間が増加する。例えば、Ｈｏｎｅｙｗｅｌｌ（ハネウェル）社のＨＸ５０００  ＳＥＴ強化型レジスタは、約１ナノ秒の遅延を追加する。セットアップ時間の増加は、レジスタの有用な動作周波数を低減させるので、望ましくない。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従って、ＤＳＥＴを被りやすい応用においてレジスタを使用できるように、フィルタリングなしでレジスタを強化することが有益であろう。
【課題を解決するための手段】
【０００８】
レジスタを強化するためのシステムおよび方法について述べる。システムは、クロック入力に基づいてデータをラッチするように動作可能なレジスタなどのデータ記憶素子と、データ記憶素子へのクロック入力を制御するクロック回路とを備える。クロック回路は、データ記憶素子へのデータ入力で過渡パルスが発生した後に、ある期間（Ｔｄ）までデータ記憶素子のホールド時間を増加させて、レジスタがデータをラッチする時を遅延させる。Ｔｄは、ＤＳＥＴパルスの予想される継続時間とほぼ等しい。
【０００９】
クロック回路は、過渡パルスを検出するために複数の論理ゲートを備え得る。更に、クロック回路は、時間量の期間を決定する遅延回路を備え得る。遅延回路はコンデンサを備え、コンデンサのサイズがＴｄの時間を決定する。遅延回路はまた、インバータを備え得る。インバータは、インバータへの入力でデータ入力遷移が発生した後にデータ出力遷移を遅延させるように設計され得る。
【００１０】
別の例では、システムは、２つのクロック信号に基づいてデータをラッチするように動作可能なレジスタなどのデータ記憶素子と、第１のデータ入力を受け取り反転して第２のデータ入力を提供する遅延回路と、第１のデータ入力、第２のデータ入力、およびクロック入力を受け取り、２つのクロック信号を制御する２つのクロック出力を出力として提供するクロック回路とを備える。遅延回路は、第１のデータ入力を反転し、ある期間（Ｔｄ）だけ遅延させて、第２のデータ入力を作る。クロック回路は、データ記憶素子へのデータ入力で過渡パルスが発生した後に、Ｔｄまでデータ記憶素子のホールド時間を増加させる。
【００１１】
遅延回路は、第１のデータ入力を反転して第２のデータ入力を提供するインバータを備え得る。インバータは、データ入力遷移の後にデータ出力遷移を遅延させるように設計される。遅延回路はまた、インバータの出力に接続されたコンデンサを備え、コンデンサのサイズがＴｄの継続時間を決定し得る。Ｔｄは、ＤＳＥＴパルスの予想される継続時間とほぼ等しい。
【００１２】
クロック回路は、ＡＮＤゲート、ＯＲゲート、ＮＡＮＤゲート、およびＮＯＲゲートを備え得る。ＡＮＤゲートおよびＯＲゲートは、それぞれ、第１のデータ入力および第２のデータ入力を受け取る。ＮＡＮＤゲートは、クロック入力およびＯＲゲートの出力を受け取り、第１のクロック出力を提供する。ＮＯＲゲートは、ＮＡＮＤゲートの出力およびＡＮＤゲートの出力を受け取り、第２のクロック出力を提供する。第１および第２のクロック出力は、相補的であり、真の内部データ記憶素子クロック信号である。
【００１３】
レジスタを強化する方法は、データ記憶素子へのデータ入力が第１の状態から第２の状態への第１の遷移を有することを検出すること、および、第１の遷移が捕捉クロック・エッジ前の期間（Ｔｄ）内に発生したかどうか判定することを含む。第１の遷移がＴｄ内に発生した場合、方法は、捕捉クロック・エッジを遅延させることを含む。方法はまた、データ入力が、第１の遷移後のＴｄ内に第２の状態から第１の状態への第２の遷移を有するかどうか判定すること、および、そうである場合に第１の状態を捕捉することを含む。Ｔｄは、ＤＳＥＴパルスの予想される継続時間であり得る。
【００１４】
これらならびに他の態様および利点は、添付の図面を適宜に参照しながら以下の詳細な説明を読むことにより、当業者には明らかになるであろう。更に、この概要は例に過ぎず、特許請求される本発明の範囲を限定する意図はないことを理解されたい。
【００１５】
現時点で好ましい実施形態について、添付の図面と関連して以下に述べる。様々な図において、同じ参照番号は同じ要素を指す。
【発明を実施するための最良の形態】
【００１６】
図１は、典型的なレジスタ１００の概略図である。レジスタ１００は、立上りトリガ型のマスタスレーブＤ型フリップフロップである。立上りトリガ型のマスタスレーブＤ型フリップフロップは、当技術分野で周知である。他の概略図を使用して、立上りトリガ型のマスタスレーブＤ型フリップフロップを表すこともできる。以下の記述ではレジスタ１００を参照するが、本発明は、この特定のレジスタ・タイプに限定されず、ラッチなどのようなデータ記憶素子に一般に適用することができる。
【００１７】
レジスタ１００は、データ入力（Ｄ）およびクロック入力（ＣＬＫ）を備える。ＣＬＫ入力から、内部の相補的かつ真のクロック信号ＣＬＮおよびＣＬが生み出される。立上りトリガ型のマスタスレーブＤ型フリップフロップの場合、クロック入力信号がロー（論理０）のとき、内部クロック信号ＣＬＮおよびＣＬは、第１または「マスタ」Ｄラッチを「イネーブル」にし、それによりデータ入力Ｄ上の論理状態がマスタ・ラッチに書き込まれるようにする。これにより、マスタ・ラッチは、クロック信号がローからハイに遷移するときにデータ入力値を記憶することができる。クロック信号がハイになると、クロックＣＬおよびＣＬＮはマスタ・ラッチをディスエーブルにし、マスタ・ラッチへのデータ入力でみられる値はロックされる。
【００１８】
ほぼ同時に、クロック入力（ＣＬＫ）がロー状態からハイ状態へ遷移するとき、第２または「スレーブ」Ｄラッチがディスエーブル状態からイネーブル状態へ遷移する。これにより、今やロックされているマスタ・ラッチにより、クロックの立上りで捕捉された信号は、スレーブ・ラッチを通ることができる。クロック信号がローへ戻ったとき、スレーブ・ラッチの出力（Ｑ）はロックされ、クロックの最後の立上りでみられる値が保持され、マスタ・ラッチは、次の立上りクロック・エッジに向けた準備として、新しい値を受け入れ始める。
【００１９】
クロック信号の立上りの前にデータ入力上で過渡パルスが発生した場合、誤ったデータがマスタ・ラッチにより捕捉され、スレーブ・ラッチの中を流れ、データ出力で提供されることがある。従って、レジスタのホールド時間を調整して、誤ったデータをラッチするのを回避することが有益であろう。
【００２０】
図２はクロック回路２００の論理図であり、その出力（ＣＬ、ＣＬＮ）が、レジスタ１００のマスタ・ラッチおよびスレーブ・ラッチへ真かつ相補的なクロック信号を提供するために使用される。クロック回路２００は、レジスタ１００の捕捉クロック・エッジ付近でのデータ遷移後に、レジスタのホールド時間を増加させる。レジスタ１００の内部状態を使用して、内部クロック・エッジのタイミングが調整される。データ遷移がクロック・サンプリング・エッジ付近で発生した場合、通常のホールド時間を超えた期間にわたってデータ入力がサンプリングされ続けるように、クロック・タイミングが調整される。従って、データ遷移がクロック・サンプリング・エッジ付近で発生したときは、ホールド時間が増加される。
【００２１】
クロック回路２００は、ＯＲゲート２０２、ＮＡＮＤゲート２０４、ＡＮＤゲート２０６、およびＮＯＲゲート２０８を備える。クロック回路２００は、入力クロック信号（ＣＬＫ）、レジスタ・データ入力の内部データ状態（Ｄ２）、および反転された内部データ状態入力（Ｄ２Ｎ）の、３つの入力を受け取る。クロック回路２００は、クロック信号（ＣＬ、ＣＬＮ）を出力として提供する。入力クロック信号は、レジスタ１００へ典型的に提供される信号であり、出力クロック信号は、後述するようにレジスタ１００をＤＳＥＴに対して強化するために提供される変更されたクロック信号である。
【００２２】
内部データ状態（Ｄ２）および反転された内部データ状態（Ｄ２Ｎ）は、ＯＲゲート２０２およびＡＮＤゲート２０６への入力として提供される。図３に見られるように、内部データ状態はインバータ３０２への入力であり、反転された内部データ状態はインバータ３０２の出力である。従って、通常動作では、内部データ状態と反転された内部データ状態とは異なる論理レベルにある（即ち、Ｄ２＝０のときＤ２Ｎ＝１、およびＤ２＝１のときＤ２Ｎ＝０）。データ入力（Ｄ）上で過渡パルスが発生したとき、内部データ状態と反転された内部データ状態とは、同調コンデンサ３０４により制御されてある期間にわたっては同じ論理レベルにあり得る。
【００２３】
同調コンデンサ３０４は、インバータ３０２の出力に接続されて、インバータ３０２の入力から出力へのパルス移行のための遅延を追加することができる。コンデンサ３０４のサイズが、遅延の時間を制御し得る。例えば、同調コンデンサ３０４は１００ｆＦのコンデンサであり得る。インバータ３０２およびコンデンサ３０４は、マスタ・ラッチのフィードバック・ループ中にもなく、レジスタ１００のマスタ・ラッチとスレーブ・ラッチとの間のデータ・パス中にもないので、同調コンデンサ３０４のサイズはレジスタ１００のセットアップ時間に影響しない。例えば、約１００ｆＦから２００ｆＦまでの静電容量は、レジスタ１００のセットアップ時間を増加させるようには見えない。
【００２４】
代替例として、同調コンデンサ３０４をインバータ３０２の出力に接続するのではなく、インバータ３０２を、遅延を追加するように設計してもよい。例えば、インバータ３０２は、図４に示すように作られ得る。
【００２５】
図４に、低速インバータとして機能するトランジスタ回路４００を示す。このトランジスタは、相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタとして示されているが、他のトランジスタ・タイプを使用してもよい。Ｐ型トランジスタは１．０４μ／０．２μの幅／長さ比を用いて形成することができ、Ｎ型トランジスタは０．４５μ／０．２μの幅／長さ比を用いて形成することができる。コンデンサは、金属酸化膜半導体コンデンサ（ＭＯＳＣＡＰ）であってよく、これは０〜１４ｆＦにプログラム可能であり得る。
【００２６】
図２に戻ると、ＯＲゲート２０２の出力は、両方のデータ入力（Ｄ２、Ｄ２Ｎ）がローで第１のグリッチ条件を示しているのではない限り、ハイである。ＡＮＤゲート２０６の出力は、両方のデータ入力がハイで第２のグリッチ条件を示しているのではない限り、ローである。ＮＡＮＤゲート２０４の出力（ＣＬＮ）は、レジスタ１００への入力クロック信号（ＣＬＫ）の変更された反転バージョンだが、この出力は、入力クロック信号（ＣＬＫ）がローのときハイである。ＮＡＮＤゲート２０４の出力はまた、クロック信号がハイであって、両方のデータ入力がローで第１のグリッチ条件を示しているときは、ハイである。そうでない場合は、ＮＡＮＤゲート２０４の出力はローである。
【００２７】
ＮＯＲゲート２０８の出力（ＣＬ）は、レジスタ１００へ印加される入力クロック信号（ＣＬＫ）の変更された非反転バージョンである。出力クロック信号（ＣＬ）は、入力クロック信号がローのままであるときは、ローのままである。出力クロック信号（ＣＬ）はまた、第１と第２のグリッチ条件の何れかが発生した場合にもローのままである。入力クロック信号がハイになり、何れのグリッチ条件も発生しないとき、出力クロック信号（ＣＬ）はまたハイになる。
【００２８】
この結果、出力クロック信号（ＣＬ）の立上り、および反転された出力クロック信号（ＣＬＮ）の立下りは、パルス幅が比較的短い限り、ＤＳＥＴパルスが完了するまで遅延される。遅延は、クロック・エッジ付近にＤＳＥＴ過渡がある場合に行われ、遅延の継続時間は、過渡パルスの継続時間と、遅延インバータ３００または４００にわたる遅延とのうちの小さい方に基づく。幾らかの遅延はホールド時間の調整と関連するが、レジスタ出力Ｑ上にみられる遅延の不利益は、遅延が必要とされるときおよび遅延が必要とされる限りに限定される。
【００２９】
過渡パルスは、通常、マスタ・ラッチへのデータ入力で発生するので、クロック回路２００は、レジスタ１００のマスタ・ラッチのクロック入力に接続される。クロック回路２００はまた、スレーブ・ラッチのクロック入力へも接続され得る。しかしスレーブ・ラッチは、当技術分野で知られている他の方式で強化されてもよい。
【００３０】
図５は、強化されたレジスタ５００の概略図である。強化されたレジスタ５００は、クロック回路２００で強化されたレジスタ１００である。この実施例では、レジスタ５００は低速インバータ４００を備える。追加でまたは代替例として、レジスタ５００は同調コンデンサ３０４を備えてもよい。当然、他の回路設計をレジスタ１００および／またはクロック回路２００に使用してもよい。
【００３１】
図６は、クロック信号、３つの可能なレジスタ・データ入力（Ｄ）、および３つの対応するレジスタ出力（Ｑ）を示すタイミング図６００である。第１のデータ入力／出力シーケンス（シナリオ＃１）は、レジスタ１００の通常動作を示す。第２のデータ入力／出力シーケンス（シナリオ＃２）は、過渡パルスの継続時間が期間（Ｔｄ）を超えるときのレジスタ１００の動作を示す。第３のデータ入力／出力シーケンス（シナリオ＃３）は、過渡パルスの継続時間が期間内に納まるときのレジスタ１００の動作を示す。左側の垂直の破線６０２は、レジスタ１００の通常のホールド時間を表し、右側の垂直の破線６０４は、捕捉クロック・エッジ付近にデータ遷移がある場合に時間期間が調整された後のホールド時間を表す。
【００３２】
シナリオ＃１におけるデータ入力（Ｄ）は、過渡パルスの影響を受けないデータ入力である。クロックがローからハイに遷移するとき、データ入力はローである。レジスタ１００は立上りトリガ型レジスタなので、データ出力（Ｑ）は、予想されるようにハイからローに遷移する。
【００３３】
シナリオ＃２におけるデータ入力は、比較的長い継続時間の過渡パルスの影響を受けるデータ入力である。データ入力はクロック信号の立上りでローであると予想されるが、過渡パルスが、クロック信号の立上りの前にデータ入力を論理１へと変更する。データ入力上の過渡パルスはホールド時間よりも長く続くので、データ出力はハイのままである。このシナリオでは、レジスタ１００は誤ったデータを記憶する。
【００３４】
シナリオ＃３におけるデータ入力は、比較的短い継続時間の過渡パルスの影響を受けるデータ入力である。データ入力はクロック信号の立上りでローであると予想されるが、過渡パルスが、クロック信号の立上りの前にデータ入力を論理１に変更する。しかし、過渡パルスの継続時間が比較的短いので、データ入力は、線６０４で示される調整されたホールド時間の前に正しい状態に戻り、データ出力は正しいロー状態へと遷移する。従って、ＤＳＥＴにもかかわらず、レジスタ１００は正しいデータをラッチする。
【００３５】
過渡パルスの継続時間が十分に短い場合、ラッチのホールド時間の増加により、過渡パルスの終わりがレジスタ１００へ入ることができ、ラッチが正しい状態に戻る。ラッチが正しい状態に戻ると、レジスタ１００の出力（Ｑ）もまた正しい状態へと遷移する。Ｑでのこの遷移の有効時間は、Ｑが変化したであろう通常の時間（即ち、Ｑの有効時間）よりも後になる。Ｑの有効時間の増加は、過渡パルスの到着時間および継続時間に依存する。
【００３６】
Ｑの有効時間が増加した結果として、ラッチでのセットアップ時間の不足となり得る。なお、このラッチの入力は、その入力上に過渡パルスを有するそのラッチのＱ出力から得られるものである。Ｑでの有効時間の増加によるセットアップ時間の不足をもたらすＤＳＥＴの全体的な確率は、幾つかの要因に依存し得る。全体的確率は、ヒットにより堆積される電荷の発生の確率、ヒットのタイミング、回路がアクティブなクリティカル・パス上にある確率、および、ランダム変動用にすでに含まれているマージン全体を回路が必要とする確率に基づき得る。
【００３７】
計算されたＤＳＥＴの全体的確率に基づいて、期間Ｔｄを、より悪い場合のシナリオに向けて設計することができる。例えば、より悪い場合のシナリオは、高温で低電圧レベルで動作する低速トランジスタを有する回路設計を含むことができる。しかし、この悪い場合のシナリオに向けて設計された遅延時間は長すぎる場合があり、回路の速度に影響する。別の実施例としては、回路動作への影響を低減するように期間Ｔｄを設計するにが、シナリオ＃２に関して述べたように、長いパルス継続時間の幾つかの過渡パルスがレジスタ１００によりラッチされることを許す。
【００３８】
図７は、レジスタを強化する方法７００の流れ図である。ブロック７０２で、方法７００は、ラッチへのデータ入力が第１の遷移を有することを検出する。第１の遷移は、ローからハイへの、またはハイからローへのデータ遷移とすることができる。データ遷移は、有効データ遷移と過渡パルスとの何れかとすることができる。
【００３９】
ブロック７０４で、方法７００は、ブロック７０２で検出された遷移がラッチの捕捉クロック・エッジ前の期間Ｔｄ内であるかどうか判定する。捕捉クロック・エッジ前の期間は、ラッチの設計により決定されるみとができ、それはＤＳＥＴパルスの予想される継続時間であり得る。例えば、期間Ｔｄは約０．５ナノ秒とすることができる。
【００４０】
ブロック７０６で、遷移がクロック・エッジ付近で発生しなかった場合は、図６のシナリオ＃１に関して述べたように、データはラッチにより捕捉される。遷移が捕捉クロック・エッジ付近で発生した場合、ブロック７０８で、捕捉クロック・エッジは遅延される。クロック・エッジは、ＤＳＥＴパルスの予想される継続時間とほぼ等しい期間にわたって遅延させることができる。この結果、レジスタ１００のホールド時間は、元のホールド時間、または第１の遷移の時間に期間Ｔｄを加算した時間の、長い方にほぼ等しい。
【００４１】
ブロック７１０で、方法７００は、データ入力が、ブロック７０２で検出された第１の遷移から期間Ｔｄ内に第２の遷移を有するかどうかを判定する。第２の遷移は、第１の遷移が過渡パルスの遷移であったことを示し得る。過渡パルスは、ロー、ハイ、ローという遷移（０１０）、またはハイ、ロー、ハイという遷移（１０１）を引き起こし得る。
【００４２】
ブロック７１２で、第２の遷移が、第１の遷移後の期間Ｔｄ内に発生しなかった場合、図６のシナリオ＃２に関して述べたように、データはラッチにより捕捉される。データ入力がＴｄ内に第２の遷移を有する場合は、ブロック７１４で、方法７００は、図６のシナリオ＃３に関して述べたようにデータを捕捉する。正しいデータは、調整されたホールド時間（ＣＬＫ−Ｑ時間）が増加されて過渡パルスが正しい状態へと再び遷移できるようにされたときに、捕捉される可能性が最も高い。
【００４３】
例えば、レジスタ１００のセットアップ時間およびホールド時間が０に近く、Ｔｄ＝０．５ナノ秒、Ｔｈｏｌｄｏｒｉｇ＝０（即ち、捕捉クロック・エッジと同時）であると仮定する。第１の遷移Ｔ１が−０．１ナノ秒（時間０における捕捉クロック・エッジの０．１ナノ秒前）で発生した場合、ホールド時間はＴｈｏｌｄｎｅｗ＝Ｔｈｏｌｄｏｒｉｇ＋（Ｔｄ−（Ｔｈｏｌｄｏｒｉｇ−Ｔ１））に増加される。この実施例では、Ｔｈｏｌｄｎｅｗ＝０＋（０．５ナノ秒−（０−（−０．１ナノ秒）））＝０．４ナノ秒である。その結果、捕捉クロック・エッジは０．４ナノ秒遅延され、これにより過渡パルスはホールド時間の前に正しい状態へと遷移することができる。
【００４４】
データが正しい状態に戻ったときにレジスタがデータを捕捉するようにレジスタの捕捉クロック・エッジのタイミングを調整することにより、レジスタをＤＳＥＴから保護することができる。データ・グリッチがクロック・エッジ付近で発生した場合、レジスタ出力における有効時間が増加される（ＣＬＫからＱ）。この有効時間の増加は、ＤＳＥＴ過渡の存在がクロック・エッジ付近で検出されたときに、行われる。
【００４５】
有益なことに、この時間増加は、過渡パルスが検出されたときにのみ行われ、増加は、過渡パルス幅の継続時間に制限される。この結果、過渡パルスが検出されないときは、遅延（フィルタリングの場合のような）はない。更に、方法７００は、ＴＭＲ技法やＲＣ遅延技法などのような他の強化技法と共に使用することもできる。
【００４６】
説明した実施形態は例に過ぎず、本発明の範囲を限定するものと解釈すべきではないことを理解されたい。例えば、立下りトリガ型レジスタなどのような他のタイプのレジスタを含めた他のデータ記憶素子を、本明細書に述べたように強化することができる。加えて、ここで述べた強化技法は、他の回路に適用することもできる。更に、同じ機能をもたらす他の回路設計を使用してもよい。特許請求の範囲は、その旨記載されていない限り、述べた順序または要素に限定されるものとして読むべきではない。従って、特許請求の範囲およびその均等物の範囲および趣旨に含まれるあらゆる実施形態を、本発明として特許請求する。
【図面の簡単な説明】
【００４７】
【図１】図１は、一実施例によるレジスタの概略図である。
【図２】図２は、一実施例による、図１に示されたレジスタ中のマスタ・ラッチに関するクロック回路の図である。
【図３】図３は、一実施例による、図２に示されたクロック回路と共に使用される遅延回路の図である。
【図４】図４は、一実施例による、図２に示されたクロック回路と共に使用されるインバータの概略図である。
【図５】図５は、一実施例による強化されたレジスタの概略図である。
【図６】図６は、一実施例によるタイミング図である。
【図７】図７は、一実施例による、レジスタを強化する方法の流れ図である。
【図１】
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【図２】
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【図３】
2008289140.tif 000005
【図４】
2008289140.tif 000006
【図５】
2008289140.tif 000007
【図６】
2008289140.tif 000008
【図７】
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【外国語明細書】
2008289140000001.pdf