(57)【要約】【課題】キャパシタ素子の容量を低下させることなくキャパシタ素子の面積を縮小させると共に、２層ゲート構造と１層ゲート構造を有する半導体記憶装置における１層ゲート構造を有する回路素子のゲート電極と基板間の電気的短絡を防止する。【解決手段】半導体記憶装置において、キャパシタ素子ＣＰの第３下層電極層３３ｃの上面を凹凸構造してキャパシタ絶縁膜３４ｃを立体的構造にする。同時に、選択ゲートトランジスタＳＴの第２下層電極層３３ｂの膜厚をメモリセルトランジスタＭＴの第１下層電極層３１ａの膜厚より厚くする。その結果、キャパシタ素子ＣＰの素子面積小さくすると共に、選択ゲートトランジスタＳＴの第２電極間絶縁膜３４ｂの開口部３８ｂから露出される第２素子分離絶縁膜１３ｂの上面は半導体基板２１の上面よりも高くなり第２上層電極層３７ｂと半導体基板２１との電気的ショートを防止することができる。【選択図】      図２
2008283134.tif 000002
【特許請求の範囲】
【請求項１】
第１領域、第２領域及び第３領域を有する半導体基板と、
前記第１乃至第３領域をそれぞれ複数の素子形成領域に分離する第１乃至第３素子分離絶縁膜と、
前記第１及び第２領域の前記素子形成領域上に形成されたゲート絶縁膜と、
前記第１領域の前記ゲート絶縁膜上に形成された第１下層電極層と、前記第１下層電極層上に形成された第１電極間絶縁膜と、前記第１電極間絶縁膜上に形成された第１上層電極層とを有する第１回路素子と、
前記第２領域上に前記ゲート絶縁膜を介して形成され、且つ前記第１下層電極層の膜厚よりも厚い膜厚を有する積層構造の第２下層電極層と、前記第２ゲート電極層及び前記第２素子分離絶縁膜上に共通して形成され、前記第２下層電極層の表面及び前記第２素子分離絶縁膜を露出する開口部を有する第２電極間絶縁膜と、前記第２電極間絶縁膜及び前記第２素子分離絶縁膜上に形成されると共に前記第２下層電極層の露出表面上に形成され、前記第２下層電極層と電気的に接続される第２上層電極層とを有する第２回路素子と、
前記第３領域の素子形成領域上に形成され、凹凸構造の上面を有する積層構造の第３下層電極層と、前記第３下層電極層の凹凸表面及び前記第３素子分離絶縁膜上に形成され、前記第３下層電極層の一部表面を露出する開口部を有するキャパシタ絶縁膜と、前記第３下層電極層の露出表面上に形成され、前記第３下層電極層と電気的に接続される第1キャパシタ電極と、前記第1キャパシタ電極と離間して前記キャパシタ絶縁膜上に形成された第２キャパシタ電極を有するキャパシタ素子とを具備し、
前記キャパシタ素子における前記第３下層電極層の前記凸部分の膜厚が前記第２回路素子における前記第２下層電極層の膜厚と同じで、且つ前記第３下層電極の前記凹部分の膜厚が前記第１回路素子の第１下層電極層の膜厚と同じで、
前記第２回路素子における前記第２電極間絶縁膜が成されている前記第２素子分離絶縁膜部分の上面が前記第２下層電極層の上面と同じで、且つ前記開口部により露出された前記第２素子分離絶縁膜部分の上面が前記半導体基板の上面より高いことを特徴とする半導体記憶装置。
【請求項２】
第１領域、第２領域及び第３領域を有する半導体基板と、
前記第１乃至第３領域をそれぞれ複数の素子形成領域に分離する第１乃至第３素子分離絶縁膜と、
前記第１及び第２領域の素子形成領域上に形成されたゲート絶縁膜と、
前記第１領域の前記ゲート絶縁膜上に形成された第１下層電極層と、前記第下層電極層上に形成された第１電極間絶縁膜と、前記第１電極間絶縁膜上に形成された第１上層電極層とを有する第１回路素子と、
前記第２領域上に前記ゲート絶縁膜を介して形成され、且つ前記第１下層電極層の膜厚よりも厚い膜厚を有する積層構造の第２下層電極層と、前記第２下層電極層及び前記第２素子分離絶縁膜上に共通して形成され、前記第２下層電極層の表面及び前記第２素子分離絶縁膜を露出する開口部を有する第２電極間絶縁膜と、前記第２電極間絶縁膜及び前記第２素子分離絶縁膜上に形成されると共に前記第２下層電極層の露出表面上に形成され前記第２下層電極層と電気的に接続される第２上層電極層とを有する第２回路素子と、
前記第３領域の素子形成領域上に形成され、凹凸構造の上面を有する積層構造の第３下層電極層と、前記第３下層電極層の凹凸表面に形成され、前記第３下層電極層の一部表面を露出する開口部を有するキャパシタ絶縁膜と、前記第３下層電極層の露出表面及び前記第３素子分離絶縁膜部分上に共通に形成され、前記第３下層電極層と電気的に接続される第１キャパシタ電極層と、前記第１キャパシタ電極と離間して前記キャパシタ絶縁膜及び前記第３素子分離絶縁膜部分上に形成された第２キャパシタ電極層とを有するキャパシタ素子とを具備し、
前記キャパシタ素子における前記第３下層電極層の前記凸部分の膜厚が前記第２回路素子における前記第２下層電極層の膜厚と同じで、且つ前記下層電極層の前記凹部分の膜厚が前記第２回路素子における前記第２下層電極層の膜厚と同じで、
前記第２回路素子における前記第２電極間絶縁膜が形成されている前記第２素子分離絶縁膜部分の上面が前記第２下層電極層の上面と等しい高さで、且つ前記開口部より露出された前記第２素子分離絶縁膜部分の上面が前記半導体基板の上面より高く、
前記上層キャパシタ電極層の下にある前記第３素子分離絶縁膜部分の上面が前記第３下層電極層の前記凹部分の上面よりも低い位置にあることを特徴とする半導体記憶装置。
【請求項３】
前記第２キャパシタ電極の下に前記第３下層電極層の前記凸部分が複数個、互いに交差して形成されていることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
前記第３領域の素子形成領域と前記第３下層電極層との間に設けられたゲート絶縁膜と、
前記第１及び２キャパシタ電極上に形成された層間絶縁層と、
前記層間絶縁層に形成され、前記第１及び第２キャパシタ電極層とそれぞれ電気的に接続された第１及び第２キャパシタコンタクト電極と、
前記層間絶縁層を貫通して前記第３領域の素子形成領域に達する第３キャパシタコンタクト電極と、
を更に有することを特徴とする請求項１乃至請求項３のいずれか１項に記載の半導体記憶装置。
【請求項５】
半導体基板の第１領域に２層ゲート構造の第１回路素子を備え、第２領域に１層ゲート構造の第２回路素子を備え、第３領域にキャパシタ素子を備える半導体記憶装置の製造方法であって、
前記第１、第２及び第３領域上にゲート絶縁膜を形成する工程と、
前記第１乃至第３領域のゲート絶縁膜上に第１電極層を形成する工程と、
前記第２領域及び前記第３領域の一部の前記第１電極層上に第２電極層を形成する工程と、
前記第１乃至第３領域における前記第２電極層、前記第１電極層及び前記ゲート絶縁膜を貫通して前記半導体基板内に達する素子分離溝をそれぞれ形成する工程と、
前記第１乃至第３領域の前記素子分離溝にそれぞれ絶縁物を埋め込み、前記第１乃至３素子分離絶縁膜をそれぞれ形成する工程と、
前記第１乃至第３素子分離絶縁膜の上部を除去し、前記第１素子分離絶縁膜の上面の高さを前記第１電極層の上面の高さよりも低く、且つ前記第２及び第３素子分離絶縁膜の上面の高さを前記第２電極層の上面の高さと同じにする工程と、
前記第１乃至第３素子分離絶縁膜上、前記第１電極層上、前記第２電極層上に電極間絶縁膜を形成する工程と、
前記第２及び第３領域の前記電極間絶縁膜の少なくとも一部を除去し、前記第２電極層の一部表面及び前記第２素子分離絶縁膜の一部表面を露出させる開口部を形成する工程と、
前記第２電極層の露出表面に形成された自然酸化膜を除去する工程と、
前記第１乃至第３領域の前記電極間絶縁膜上、前記第２及び第３領域の前記第２電極層の露出表面上、前記第２領域の前記第２素子分離絶縁膜の露出表面上に第３電極層を形成する工程と、
前記第３電極層、前記電極間絶縁膜、前記第２電極層、前記第１電極層、前記ゲート絶縁膜を選択的に除去し、前記第１及び第２回路素子のゲート電極をそれぞれ形成する工程と、
前記第３領域の前記第３電極層をパターンニングし、前記第２電極層に前記開口部を介して電気的に接続される第１キャパシタ電極と、前記第１キャパシタ電極と電気的に分離された第２キャパシタ電極層とを形成する工程と、
を具備することを特徴とする半導体記憶装置の製造方法。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に係わり、特に２層ゲート構造を有する第１回路素子と、１層ゲート構造を有する第２回路素子、周辺回路用キャパシタ素子を同一半導体基板上に搭載した半導体記憶装置に関する。
【背景技術】
【０００２】
ＮＡＮＤ型不揮発性メモリは、半導体基板のメモリセル領域おいて複数個直列に形成されたメモリセルトランジスタと、その両側に選択ゲートトランジスタが配置され、周辺回路領域おいてメモリセルトランジスタ及び選択ゲートトランジスタを駆動するために必要な制御回路等を構成する周辺回路素子が配置されている。この周辺回路素子は、ＭＯＳトランジスタ及び電極間絶縁膜を電荷蓄積層としたキャパシタ素子等が挙げられる。（例えば、特許文献１参照。）
ここで、近年高集積化の観点から周辺回路領域に配置されたキャパシタ素子面積の縮小化を図ることが望まれている。しかし、キャパシタ素子面積を縮小化すると電極間絶縁膜とキャパシタ電極の接触面積が小さくなりキャパシタ素子の容量が下がってしまう問題がある。
【０００３】
一方、このＮＡＮＤ型不揮発性メモリの製造においては、製造工程を簡素化するために、メモリセルトランジスタ、選択ゲートトランジスタ及び周辺回路素子の加工を同時に行っている。（例えば、特許文献２参照。）しかし、この製造方法には以下の問題点がある。
【０００４】
まず、半導体基板のメモリセル領域及び選択ゲート領域に下層電極層を形成する。この下層電極層の上に電極間絶縁膜を形成した後に、選択ゲート領域の電極間絶縁膜を一部除去して下層電極層が露出する開口を形成する。次に、電極間絶縁膜上に上層電極層を形成し、下層及び上層電極層ならびに電極間絶縁膜を電気的に絶縁することで、メモリセル領域においては浮遊ゲート電極層と制御ゲート電極層からなる２層ゲート構造のメモリセルのゲート電極を、また選択ゲート領域においては開口を介して下層電極層と上層電極層が導通した１層ゲート構造の選択ゲート電極を形成する。ここで、選択ゲート領域において下層電極層が露出する開口を形成した際に、下層電極層の露出部に自然酸化膜が形成され、上層電極層と下層電極層との間で導通不良が生じる恐れがある。この自然酸化膜の除去のため、下層ゲート電極層の露出部にフッ酸洗浄を行っている。一方、セル間干渉低減のために下層電極層の膜厚を薄する傾向にあり、この素子分離絶縁膜の半導体基板表面からの高さも同時に低くなる傾向にある。そのため、この自然酸化膜の除去工程において、開口内に露出された素子分離絶縁膜の上部が削れ、その上面が半導体基板の表面より低くなる可能性がある。その結果、選択ゲートトランジスタの上層電極層と半導体基板との電気的ショートが発生する恐れがある。
【特許文献１】特開２００２−１４１４６９号公報
【特許文献２】特開２００２−１７６１１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は上記点に鑑み、キャパシタ素子の容量を低下させることなくキャパシタ素子の面積を縮小させると共に、選択ゲートトランジスタの下層電極層の露出表面の自然酸化膜を除去する際に、素子分離絶縁膜が半導体基板の表面より低くなることを防ぎ、上層電極層と半導体基板との電気的ショートを防止することが可能な半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様の半導体装置は、第１領域、第２領域及び第３領域を有する半導体基板と、前記第１乃至第３領域をそれぞれ複数の素子形成領域に分離する第１乃至第３素子分離絶縁膜と、前記第１及び第２領域の前記素子形成領域上に形成されたゲート絶縁膜と、前記第１領域の前記ゲート絶縁膜上に形成された第１下層電極層と、前記第１下層電極層上に形成された第１電極間絶縁膜と、前記第１電極間絶縁膜上に形成された第１上層電極層とを有する第１回路素子と、前記第２領域上に前記ゲート絶縁膜を介して形成され、且つ前記第１下層電極層の膜厚よりも厚い膜厚を有する積層構造の第２下層電極層と、前記第２ゲート電極層及び前記第２素子分離絶縁膜上に共通して形成され、前記第２下層電極層の表面及び前記第２素子分離絶縁膜を露出する開口部を有する第２電極間絶縁膜と、前記第２電極間絶縁膜及び前記第２素子分離絶縁膜上に形成されると共に前記第２下層電極層の露出表面上に形成され、前記第２下層電極層と電気的に接続される第２上層電極層とを有する第２回路素子と、前記第３領域の素子形成領域上に形成され、凹凸構造の上面を有する積層構造の第３下層電極層と、前記第３下層電極層の凹凸表面及び前記第３素子分離絶縁膜上に形成され、前記第３下層電極層の一部表面を露出する開口部を有するキャパシタ絶縁膜と、前記第３下層電極層の露出表面上に形成され、前記第３下層電極層と電気的に接続される第1キャパシタ電極と、前記第1キャパシタ電極と離間して前記キャパシタ絶縁膜上に形成された第２キャパシタ電極を有するキャパシタ素子とを具備し、前記キャパシタ素子における前記第３下層電極層の前記凸部分の膜厚が前記第２回路素子における前記第２下層電極層の膜厚と同じで、且つ前記第３下層電極の前記凹部分の膜厚が前記第１回路素子の第１下層電極層の膜厚と同じで、前記第２回路素子における前記第２電極間絶縁膜が成されている前記第２素子分離絶縁膜部分の上面が前記第２下層電極層の上面と同じで、且つ前記開口部により露出された前記第２素子分離絶縁膜部分の上面が前記半導体基板の上面より高いことを特徴としている。
【発明の効果】
【０００７】
本発明によれば、キャパシタ素子の容量を低下させることなくキャパシタ素子の面積を小さくすると共に、選択ゲートトランジスタの下層電極層の露出表面の自然酸化膜を除去する際、素子分離絶縁膜が半導体基板より低くなることを防ぎ、ゲート電極層と半導体基板との電気的ショートを防止することができる。
【発明を実施するための最良の形態】
【０００８】
以下に図面を参照して、本発明の実施の形態を説明する。以下の図面において、同一又は類似の部分には同一又は類似の符号をしている。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【０００９】
［第１の実施形態］
第１の実施形態は、ＮＡＮＤ型不揮発性メモリにおいて、キャパシタ素子の下層電極層上面を凹凸構造に形成し、この下層電極層の凹凸表面にキャパシタ絶縁膜を形成することにより、キャパシタ素子の容量を低下させることなく素子面積を小さくすると共に、選択ゲートトランジスタの積層構造の下層電極層の下側の下層電極層の膜厚をメモリセルトランジスタの下層電極層の膜厚と同じ膜厚にすることにより、選択ゲートトランジスタの上層電極層と半導体基板との電気的ショートを防止するものである。
【００１０】
図１は本発明の第1の実施形態に係るＮＡＮＤ型不揮発性メモリを模式的に示す平面図であり、図２は図１のＡ−Ａ矢視断面図、図３は選択ゲートラインの斜視図、図４（ａ）は図１のＢ−Ｂ矢視断面図、図４（ｂ）は図１のＣ−Ｃ矢視断面図、図４（ｃ）は図１のＤ−Ｄ矢視断面図である。
【００１１】
図１に示すように、ＮＡＮＤ型不揮発性メモリでは、図中Ｙ方向に素子分離絶縁膜１３で分離された素子形成領域１４が帯状に複数本並列して形成されている。この素子形成領域１４上には、ビットライン（図示略）が図中Ｙ方向に形成され、また図中Ｙ方向に直交する図中Ｘ方向にワードラインＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４が帯状に複数本並列して形成されている。
【００１２】
この素子形成領域１４とワードラインＷＬ１乃至４の交差部分にはそれぞれ第１回路素子であるメモリセルトランジスタＭＴが形成されている。
【００１３】
ワードラインＷＬ１の外側及びワードラインＷＬ４の外側には選択ゲートラインＳＧＬがワードラインＷＬ１及びＷＬ４に沿って形成され、素子形成領域１４と選択ゲートラインＳＧＬの交差部分にはアクセスするメモリセルブロックを指定するための第２回路素子である選択ゲートトランジスタＳＴがそれぞれ配置されている。
【００１４】
また、選択ゲートラインＳＧＬの外側の素子形成領域１４上にはメモリセルトランジスタＭＴのデータをビットライン（図示せず）に接続するためのビットコンタクト電極１７が配置されている。
【００１５】
ここで、図１中においてメモリセルトランジスタＭＴと選択ゲートトランジスタＳＴとが形成される領域をメモリセル領域１１と称する。さらに、メモリセルトランジスタＭＴが配置されている領域をメモリセルトランジスタ領域１１ａと称し、またこれを第1領域とも言い、選択ゲートトランジスタＳＴが配置されている領域を選択ゲートトランジスタ領域１１ｂと称し、またこれを第２領域とも言う。
【００１６】
なお、本実施形態ではメモリブロック毎のワードライン数が４本の構成であるが、８本、１６本、３２本等更に多い構成であってもよい。同様にアクティブエリア１３の本数も６本であるが更に多い構成であってもよい。
【００１７】
さらに、メモリセル領域１１の外側には、キャパシタ素子ＣＰが配置されている。このキャパシタ素子ＣＰは素子分離絶縁膜１３で囲まれた１つの素子形成領域１４に形成されている。キャパシタ素子ＣＰは第１キャパシタ電極ＤＧと、この第1キャパシタ電極ＤＧと離間して配置された第２キャパシタ電極ＵＧを有している。
【００１８】
この第１キャパシタ電極ＤＧと第２キャパシタ電極ＵＧ上には上層メタル配線（図示せず）に電気的に接続する第１及び第２キャパシタコンタクト電極１８ａ、１８ｂが配置されている。このキャパシタ素子ＣＰが形成される領域を周辺回路領域１２と称し、またこれを第３領域とも言う。また、キャパシタ素子の「素子面積」とは図１の第２キャパシタ電極ＵＧと素子形成領域１４の重なった部分の平面積をいう。
【００１９】
上記メモリセルトランジスタＭＴは、ビット線に沿った図２の断面図に示されるように、半導体基板２１の素子形成領域１４の内のメモリセルトランジスタ領域１１ａに所定間隔をもって複数形成され、直列接続されている。
【００２０】
メモリセルトランジスタＭＴにおけるゲート電極ＭＧは、次に述べるような構成になっている。まず、ゲート絶縁膜２２上に形成された第１下層電極層３１ａを有する。この第１下層電極層３１ａ上には第１電極間絶縁膜３４ａを介して第1上層電極層３７ａが形成されている。この第１上層電極層３７ａは、第１電極間絶縁膜３４ａ上に形成された第１上層電極層下部３５ａとこの第１上層電極層下部３５ａ上に形成された第１上層電極層上部３６ａとで構成されている。この第１上層電極層３７ａ上にはメタル層４１ａが形成されている。この構成により、メモリセルトランジスタＭＴのゲート電極ＭＧは、第１下層電極層３１ａと第１上層電極層３７ａとが第１電極間絶縁膜３４ａで電気的に絶縁された２層ゲート構造を有し、第１下層電極層３１ａが浮遊ゲート電極として機能し、第１上層電極層３７ａが制御ゲート電極として機能し、Ｘ方向におけるセルトランジスタ同士の制御ゲート電極が共通接続されてワードラインＷＬを構成する。
【００２１】
また、メモリセルトランジスタＭＴは、ワードラインＷＬに沿った断面においては、図４（ｃ）に示されるように、上端部が半導体基板２１の上面から突出し、下端部が半導体基板２１中に埋め込まれた第１素子分離絶縁膜１３ａを有する。この第１素子分離絶縁膜１３ａの上面は、第１下層電極層３１ａの上面のよりも低く、半導体基板２１の上面より高くなっている。
【００２２】
また、上記選択ゲートトランジスタＳＴは、図２に示すように、半導体基板２１の素子形成領域１４の内の選択ゲートトランジスタ領域１１ｂに形成されている。
【００２３】
選択ゲートトランジスタＳＴにおけるゲート電極ＳＧは、次に述べるような構成になっている。まず、ゲート絶縁膜２２上に形成された第２下層電極層３３ｂを有する。この第２下層電極層３３ｂは、ゲート絶縁膜２２上に形成された第１下層電極層３１ａと同じ膜厚を有する第２下層電極層下部３１ｂと、第２下層電極層下部３１ｂ上に形成された第２下層電極層上部３２ｂとの積層構造に構成されている。この第２下層電極層３３ｂ上には、第１電極間絶縁膜３４ａと同じ膜厚を有する第２電極間絶縁膜３４ｂを介して第２上層電極層３７ｂが形成されている。第２上層電極層３７ｂは、第２電極間絶縁膜３４ｂ上に形成され、第１上層電極層下部３５ａと同じ膜厚を有する第２上層電極層下部３５ｂと、第２上層電極層下部３５ｂ上に形成され、第１上層電極層上部３６ａと同じ膜厚を有する第２上層電極層上部３６ｂとの積層構造に構成されている。この第２上層電極層３７ｂ上にはメタル層４１ｂが形成されている。また、第２電極間絶縁膜３４ｂは第２下層電極層３３ｂの表面を露出する開口部３８ｂを有している。この開口部３８ｂを介して第２下層電極層３３ｂの露出表面上に第２上層電極層３７ｂが形成されている。この構成により、選択ゲートトランジスタＳＴのゲート電極ＳＧは、第２下層電極層３３ｂと第２上層電極層３７ｂとが電気的に接続された１層ゲート構造を有し、制御ゲート電極として機能し、ワードラインＷＬ方向に沿う選択ゲートトランジスタＳＴ同士で共通接続されて選択ゲートラインＳＧＬを構成する。
【００２４】
また、選択ゲートトランジスタＳＴは、図３及び図４（ａ）に示されるように、選択ゲートラインＳＧＬにおける第２電極間絶縁膜３４ｂの開口部３８ｂ内、すなわち第２下層電極層３３ｂの上面の一部及び第２素子分離絶縁膜１３ｂの上面の一部が露出されている部分においては、この露出された第２下層電極層３３ｂ及び第２素子分離絶縁膜１３ｂの上面に第２上層電極層３７ｂが直接形成されている。また、開口部３８ｂにより露出された第２素子分離絶縁膜１３ｂの上面は、第２下層電極層３３ｂの上面より低いが、選択ゲートトランジスタ領域１１ｂの半導体基板２１の上面よりは高くなっている。
【００２５】
一方、図３及び図４（ｂ）に示されるように、選択ゲートラインＳＧＬにおける第２電極間絶縁膜３４ｂの開口部３８ｂ以外の断面、すなわち第２電極間絶縁膜３４ｂで第２下層電極層３３ｂ及び第２素子分離絶縁膜１３ｂの上面が覆われている部分においては、第２素子分離絶縁膜１３ｂの上面は第２下層電極層３３ｂの上面と同じ高さになっている。
【００２６】
また、上記メモリセルトランジスタＭＴのゲート電極ＭＧ、及び選択ゲートトランジスタＳＴのゲート電極ＳＧを挟む半導体基板２１の表面付近には、ソース／ドレイン領域としての不純物拡散層４２がそれぞれ形成され、同一の素子形成領域１４におけるメモリセルトランジスタＭＴ及び選択ゲートトランジスタＳＴは直列接続されている。このゲート電極ＭＧ、ＳＧ上及びゲート電極ＭＧ、ＳＧ間にはゲート電極間絶縁膜４４が形成され、ゲート電極ＭＧ、ＳＧを電気的に分離している。なお、ゲート絶縁膜２２はゲート電極ＭＧ、ＳＧの下面のみに形成されていても構わない。また、ゲート電極間絶縁膜４４は複数の絶縁膜から構成されていても良い。また、第２電極間絶縁膜３４ｂの開口部３８ｂは第２下層電極層３３ｂの上面の片側を露出する形状であっても構わない。  また、上記キャパシタ素子ＣＰは、周辺回路領域１２に形成されている。このキャパシタ素子ＣＰは、キャパシタ絶縁膜３４ｃの下面を第１キャパシタ電極ＤＧで、上面を第２キャパシタ電極ＵＧで挟み込むような構造となっている。例えば、このキャパシタ素子ＣＰは第１キャパシタ電極ＤＧに高電位を与え、第２キャパシタ電極ＵＧをグランド電位に接続することにより、キャパシタ絶縁膜３４ｃに電荷を蓄えることができる。
【００２７】
このキャパシタ素子ＣＰにおける第１キャパシタ電極ＤＧは次に述べるような構成になっている。まず、メモリセル領域１１のゲート絶縁膜２２と同じ膜厚のゲート絶縁膜２２ｃ上に凹凸構造の上面を有する第３下層電極層３３ｃが形成されている。第３下層電極層３３ｃは、第２下層電極層下部３１ｂと同じ膜厚を有する第３下層電極層下部３１ｃと、第３下層電極層下部３１ｃ上の一部に形成され、第２下層電極層上部３２ｂと同じ膜厚を有する複数の第３下層電極層上部３２ｃとで構成されている。ここでは、第３下層電極層上部３２ｃは、幅狭い短冊状の幅狭部分３２ｃ−１とこの幅狭部分３２ｃ-１よりも幅広の短冊状の幅広部分３２ｃ−２とを有し、ワードラインＷＬに沿って、且つ互いに離間して配置されている。これにより、第３下層電極層３３ｃの上面は凹凸構造に形成されている。この第３下層電極層３３ｃ上には第１電極間絶縁膜３４ａと同じ膜厚を有する第３電極間絶縁膜からなるキャパシタ絶縁膜３４ｃが第３下層電極層３３ｃの凹凸表面及び第３素子分離絶縁膜１３ｃ上に形成されている。更に具体的には、キャパシタ絶縁膜３４ｃは、第３下層電極層下部３１ｃ、第３下層電極層上部３２ｃの凹凸表面及び第３素子分離絶縁膜１３ｃ上面に形成され、凹凸形状となっている。
【００２８】
また、このキャパシタ絶縁膜３４ｃは、第３下層電極層上部３２ｃのうち、幅広部分３２ｃ−２の上面において、第３下層電極層３３ｃの一部表面を露出する開口部３８ｃを有する。第３下層電極層３３ｃ上にはこのキャパシタ絶縁膜３４ｃを介して第３上層電極層３７ｃが形成されている。第３上層電極層３７ｃは、第１上層電極層下部３５ａと同じ膜厚でキャパシタ絶縁膜３４ｃ上に形成された第３上層電極層下部３５ｃと、第１上層電極層上部３６ａと同じ膜厚で第３上層電極層下部３５ｃ上に形成された第３上層電極層上部３６ｃとで構成されている。この第３上層電極層３７ｃ上にはメタル層４１ｃが形成されている。この構成により、第３下層電極層３３ｃと第３上層電極層３７ｃとがキャパシタ絶縁膜３４ｃの開口部３８ｃを介して電気的に接続されて第１キャパシタ電極ＤＧを構成している。
【００２９】
第２キャパシタ電極ＵＧは次に述べるような構成になっている。まず、第1キャパシタ電極ＤＧと離間し、第３下層電極層３３ｃの幅広部分３２−２上及び第３素子分離絶縁膜１３ｃ上に跨ってキャパシタ絶縁膜３４ｃを介して第４上層電極層３７ｄが形成されている。この第４上層電極層３７ｄは、第１上層電極層下部３５ａと同じ膜厚を有する第４上層電極層下部３５ｄと、第１上層電極層上部３６ａと同じ膜厚で第４上層電極層下部３５ｄ上に形成された第４上層電極層上部３６ｄとで構成されている。この第４上層電極層３７ｄ上にはメタル層４１ｄが形成されている。この第４上層電極層３７ｄとメタル層４１ｄにより第２キャパシタ電極ＵＧが構成されている。
【００３０】
第１及び第２キャパシタ電極ＤＧ、ＵＧ上及びその間には、ゲート電極間絶縁膜４４が形成され、第１及び第２キャパシタ電極ＤＧ、ＵＧ及び他の回路素子が電気的に分離している。
【００３１】
第３素子分離絶縁膜１３ｃ上のゲート電極間絶縁膜４４中には第１キャパシタコンタクト電極１８ａと第１キャパシタコンタクト電極１８ａと電気的に分離された第２キャパシタコンタクト電極１８ｂとが形成され、第１キャパシタコンタクト電極１８ａはメタル層４１ｃを介して第３上層電極層３７ｃと、第２キャパシタコンタクト電極１８ｂはメタル層４１ｄを介して第４上層電極層３７ｄに電気的に接続されている。
【００３２】
ここで、上記キャパシタ素子ＣＰにおいては、第１キャパシタ電極ＤＧの第３下層電極層３３ｃの凸部分（第３下層電極層下部及び上部の積層部分）の膜厚は、選択ゲートＭＧの第２下層電極層３３ｂの膜厚と同じで、第３下層電極層３３ｃの凹部分（第３下層電極層下部）の膜厚は、ゲート電極ＭＧの第１下層電極層３１ａ及びゲート電極ＳＧの第２下層電極層下部３１ｂの膜厚と同じである。
【００３３】
次に、このＮＡＮＤ型不揮発性メモリの製造方法を図５乃至図４４を参照して説明する。図５乃至図４４は、ＮＡＮＤ型不揮発性メモリの製造工程の模式的な断面図である。
【００３４】
図５、図７、図９、図１１、図１３、図１５、図１７、図１９、図２１、図２３、図２５、図２７、図２９、図３１、図３３、図３５、図３７、図３９、図４１、図４３の各図は図１（ａ）のＡ−Ａ線に沿った断面図、図６、図８、図１０、図１２、図１４、図１６、図１８、図２０、図２２、図２４、図２６、図２８、図３０、図３２、図３４、図３６、図３８、図４０、図４２、図４４の各図（ａ）は図１のＢ−Ｂ線に沿った断面図、各図（ｂ）は図１のＣ−Ｃ線に沿った断面図、各図（ｃ）は図１のＤ−Ｄ線に沿った断面図である。
【００３５】
図５及び図６に示すように、まず、半導体基板（例えばシリコン基板）２１上に、例えばシリコン酸化膜（以下、ＳｉＯ２と称する）からなるゲート絶縁膜２２を膜厚５０Åから１００Å程度に形成する。このゲート絶縁膜２２上に、例えば多結晶シリコンからなる第１電極層５１を膜厚３０ｎｍから５０ｎｍ程度に形成する。この第１電極層５１は、後に、メモリセルトランジスタ領域１１ａにおいては第１下層電極層３１ａ、選択ゲートトランジスタ領域１１ｂにおいては第２下層電極層下部３１ｂ、周辺回路領域１２においては第３下層電極層下部３１ｃを構成する。この第１電極層５１上に、例えばシリコン窒化膜（ＳｉＮ）からなる第１マスク材６１を膜厚２０ｎｍ以上に形成する。なお、多結晶シリコンに、例えばリンまたはヒ素またはボロンなどの不純物をドープすることも可能である。
【００３６】
次に、図７及び図８に示すように、第1マスク材６１上にフォトレジスト（図示せず）を塗布し、フォトレジストをリソグラフィによりパターンニングし、選択ゲートトランジスタ領域１１ｂ及びキャパシタ素子ＣＰの第３下層電極層３３ｃにおける第３下層電極層上部（凸部分）３２ｃ−１、３２ｃ−２の形成領域を露出させたフォトレジストパターンを形成した後、フォトレジストパターンをマスクにしてエッチングにより選択ゲートトランジスタ領域１１ｂ及びキャパシタ素子ＣＰの第３下層電極層上部３２ｃ−１、３２ｃ−２の形成領域の第１マスク材６１を除去する。その後、フォトレジストパターンを除去する。
【００３７】
次に、図９及び図１０に示すように、第１電極層５１上及び第１マスク材６１上に、例えば多結晶シリコンからなる第２電極層５２を、第１電極層５１上において第１マスク材６１の上面よりも２０ｎｍ以上高く形成する。この第２電極層５２は、後に、選択ゲートトランジスタ領域１１ｂにおいては第２下層電極層上部３２ｂ、周辺回路領域１２においては第３下層電極層上部３２ｃとなる。なお、第１電極層５１と第２電極層５２とを異なる材料、例えば第１電極層５１を多結晶シリコン、第２電極層５２をシリサイド化合物又はタングステン等のメタルで構成することも可能である。
【００３８】
次に、図１１及び図１２に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により第１マスク材６１の上面が露出するまで第２電極層５２を研磨する。この時、オーバーエッチングのために第１マスク材６１内の第２電極層５２も５ｎｍから１０ｎｍ程度削られる。
【００３９】
次に、図１３及び図１４に示すように、さらに第１マスク材６１及び第２電極層５２上に第1マスク材６１と同じ材質の第２マスク材６２を膜厚４０ｎｍ程度に形成する。次に、図１５及び図１６に示すように、第１及び第２マスク材６１、６２をリソグラフィによりパターンニングし、このパターニングされた第１及び第２マスク材６１、６２をマスクとして第１電極層５１、第２電極層５２及び半導体基板２１をエッチングして半導体基板２１内に達する素子分離溝５３をそれぞれ形成する。
【００４０】
次に、図１７及び図１８に示すように、この素子分離溝５３に、例えばシリコン酸化膜（ＳｉＯ２）からなる素子分離絶縁膜１３を埋め込んだ後、第２マスク材６２をストッパとしてＣＭＰにより素子分離絶縁膜１３を平坦化する。この素子分離絶縁膜１３により複数の素子形成領域１４が自己整合的に形成され、素子分離絶縁膜１３はメモリセルトランジスタ領域１１ａにおいては第１素子分離絶縁膜１３ａ、選択ゲートトランジスタ領域１１ｂにおいては第２素子分離絶縁膜１３ｂ、周辺回路領域１２においては第３素子分離絶縁膜１３ｃになる。また、第１乃至第３素子分離絶縁膜１３ａ、１３ｂ、１３ｃを形成してからゲート絶縁膜２２を形成する、いわゆるゲート後作りプロセスにすることも可能である。
【００４１】
次に、図１９及び図２０に示すように、第１乃至第３素子分離絶縁膜１３ａ、１３ｂ、１３ｃの上部をウエットエッチング又はＲＩＥを用いて除去し、第１乃至第３素子分離絶縁膜１３ａ、１３ｂ、１３ｃの上面を第２電極層５２の上面の高さと同じにする。ここで、第２素子分離絶縁膜１３ｂ上面の半導体基板２１上面からの高さは４０ｎｍ以上となっている。
【００４２】
次に、図２１及び図２２に示すように、メモリセルトランジスタ領域１１ａ以外をフォトレジスト（図示せず）でマスクし、第１素子分離絶縁膜１３ａの上部をウエットエッチング又はＲＩＥを用いて除去し、第１素子分離絶縁膜１３ａの上面の高さを半導体基板２１の上面よりは高く、第１電極層５１の上面よりも低くする。なお、第２及び第３素子分離絶縁膜１３ｂ、１３ｃの上面はエッチングされないので、半導体基板２１の上面から第２及び第３素子分離絶縁膜１３ｂ、１３ｃの上面までの高さは変わらない。
【００４３】
次に、図２３及び図２４に示すように、フォトレジスト（図示せず）と第１及び第２マスク材６１、６２を除去した後、第１乃至第３素子分離絶縁膜１３ａ、１３ｂ、１３ｃ上、第１電極層５１、第２電極層５２上に、例えばＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜からなる電極間絶縁膜３４を膜厚１２ｎｍから１７ｎｍ程度に形成する。この電極間絶縁膜３４は、後にメモリセルトランジスタ領域１１ａにおいては第１電極間絶縁膜３４ａに、選択ゲートトランジスタ領域１１ｂにおいては第２電極間絶縁膜３４ｂに、周辺回路領域１２においてはキャパシタ絶縁膜３４ｃとなる。さらにこの電極間絶縁膜３４上に、例えば多結晶シリコンからなる第３電極層５６を膜厚３０ｎｍから６０ｎｍ程度に形成する。この第３電極層５６は、後にメモリセルトランジスタ領域１１ａにおいては第１上層電極層下部３５ａに、選択ゲートトランジスタ領域１１ｂにおいては第２上層電極層下部３５ｂに、周辺回路領域１２においては第３上層電極層下部３５ｃ及び第４上層電極層下部３５ｄとなる。なお、第３電極層５６は電極間絶縁膜３４の電気的な特性変動を防止する保護膜として用いられるものであり、動作上この電気的な特性変動を許容することができれば第３電極層５６は形成しなくても構わない。
【００４４】
次に、図２５及び図２６に示すように、第３電極層５６にフォトレジストを塗布し、リソグラフィにより選択ゲートトランジスタ領域１１ｂの第２電極間絶縁膜３４ｂ及び周辺回路領域１２のキャパシタ絶縁膜３４ｃの開口部３８ｂ、３８ｃを形成するためのレジストパターン（図示せず）を形成する。その後、このレジストマスクをマスクとしてエッチングにより第３電極層５６、電極間絶縁膜３４を取り除く。その後、第２電極層５２の表面を確実に露出するため、オーバーエッチングをおこなう。そのため第２電極層５２の上部の一部が取り除かれる。その後、レジストマスクを除去する。この工程により、選択ゲートトランジスタ領域１１ｂにおいてはゲート電極ＳＧの第２電極間絶縁膜３４ｂに第２下層電極層３３ｂ及び第２素子分離絶縁膜１３ｂの表面を露出する開口部３８ｂが、周辺回路領域１２においては第１キャパシタ電極ＤＧのキャパシタ絶縁膜３４ｃに第３下層電極層３３ｃの表面を露出する開口部３８ｃが形成される。なお、レジストマスクに代えて、例えばシリコンチッ化膜やＢＳＧ（Ｂｏｒｏｎ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）やＴＥＯＳ（ＴｅｔｒａＥｔｈｙｌ  ＯｒｔｈｏＳｉｌｉｃａｔｅ）からなるハードマスクとすることも可能である。また、第２電極層５２の表面を確実に露出するためのオーバーエッチングはメインエッチング中に取り込むことも可能で、メインエッチングにおいて第２電極層５２の表面が確実に露出できれば省略することも可能である。
【００４５】
次に、図２７及び図２８に示すように、開口部３８ｂ、３８ｃにより露出された第２電極層５２の表面に形成されたＳｉＯ２からなる自然酸化膜（図示せず）を除去するため、例えばフッ化水素または希釈フッ酸などのフッ酸系の薬液を用いて洗浄を行なう。ここで、図２８（ａ）に示されるように、第２素子分離絶縁膜１３ｂの材質はＳｉＯ２であるため、開口部３８ｂにより露出された第２素子分離絶縁膜１３ｂの上部もフッ酸系の薬液を用いた洗浄により、３０ｎｍ程度削られる。しかし、第２素子分離絶縁膜１３ｂの上面の半導体基板２１の上面からの高さは、少なくとも１０ｎｍ以上確保されており、半導体基板２１の上面よりも高くなる。なお、第２素子分離絶縁膜１３ｂの上面は半導体基板２１の上面よりも高ければ、第１電極層５１の上面より高くなっても、低くなっても構わない。また、第２電極層５２の表面に形成された自然酸化膜と第２素子分離絶縁膜１３ｂが削られる薬液であればフッ酸系の薬液以外でも可能である。
【００４６】
次に、図２９及び図３０に示すように、第３電極層５６上、電極間絶縁膜３４に形成された開口部３８ｂ、３８ｃにより露出された第２電極層５２及び第２素子分離絶縁膜１３ｂの表面に第４電極層５７を膜厚６０ｎｍから１００ｎｍ程度に形成する。この第４電極層５７は、後にメモリセルトランジスタ領域１１ａにおいては第１上層電極層上部３６ａに、選択ゲートトランジスタ領域１１ｂにおいては第２上層電極層上部３６ｂに、周辺回路領域１２においては第３上層電極層上部３６ｃ及び第４上層電極層上部３６ｄになる。
【００４７】
次に、図３１及び図３２に示すように、第４電極層５７上に例えばタングステンからなるメタル層４１を膜厚が２０ｎｍから６０ｎｍ程度に形成する。また、メタル層４１を例えばタングステン、チタン、コバルトやニッケルを第４電極層５７上に堆積させ高温で反応させるサリサイドプロセスによりシリサイド層を形成するとも可能である。
【００４８】
次に、図３３及び図３４に示すように、メタル層４１上に、例えばシリコン酸化膜（ＳｉＯ２）からなる第３マスク材６３を形成し、この第３マスク材６３をリソグラフィによりゲート電極ＭＧ、ＳＧ及びキャパシタ電極ＣＧ上が残るようにパターンニングする。なお、第３マスク材６３にはシリコンチッ化膜やＢＳＧやＴＥＯＳを用いることも可能であるし、ジストマスクを用いることも可能である。
【００４９】
次に、図３５及び図３６に示すように、第３マスク材６３をマスクに用いて異方性エッチングにてメタル層４１、第４電極層５７、第３電極層５６、電極間絶縁膜３４、第２電極層５２、及び第１電極層５１を除去して、メモリセルトランジスタＭＴ、選択ゲートトランジスタＳＴのゲート電極ＭＧ、ＳＧ及びキャパシタ電極ＣＧを形成する。すなわち、第１下層電極層３１ａ、第１電極間絶縁膜３４ａ、第１上層電極層３７ａ、メタル層４１ａからなるゲート電極ＭＧ、第２下層電極層３３ｂ、第２電極間絶縁膜３４ｂ、第２上層電極層３７ｂ、メタル層４１ａからなるゲート電極ＳＧを形成する。ここで、第３マスク材６３でマスクされていない第３素子分離絶縁膜１３ｃの一部上面が削られる。なお、第１電極層５１の除去後、引き続き異方性エッチングすることによりゲート絶縁膜２２を除去することも可能である。
【００５０】
その後、第３マスク材６３を取り除く。なお、第３マスク材６３はゲート電極ＭＧ、ＳＧ及びキャパシタ電極ＣＧの異方性エッチング時において全て除去される場合もある。
【００５１】
次に、図３７及び図３８に示すように、半導体基板２１の全面に例えばフォトレジストからなる第４マスク材６４を形成し、この第４マスク材６４をリソグラフィによりキャパシタ電極ＣＰを第１及び第２キャパシタ電極ＤＧ、ＵＧに分離するためのマスクパターンを形成する。
【００５２】
次に、図３９及び図４０に示すように、この第４マスク材６４をマスクに用いて異方性エッチングにてメタル層４１、第４電極層５７、第３電極層５６を除去する。この工程により、第３下層電極層３３ｃに開口部３８ｃを介して電気的に接続される第１キャパシタ電極ＤＧと、この第１キャパシタ電極ＤＧと離間して電気的に分離された第２キャパシタ電極ＵＧが形成される。その後、第４マスク材６４を取り除く。
【００５３】
次に、図４１及び図４２に示すように、イオンインプランテーション法によりゲート電極ＭＧ、ＳＧをマスクとして半導体基板２１にソース／ドレインとしての不純物拡散層４２を形成する。その後、ゲート電極ＭＧ、ＳＧと第１及び第２キャパシタ電極ＤＧ、ＵＧとを覆うように、半導体基板２１の全面にゲート電極間絶縁膜４４が形成される。なお、不純物拡散層４２は第１キャパシタ電極ＤＧと第２キャパシタ電極ＵＧを電気的に分離する工程の前に形成することも可能であり、ゲート電極ＭＧ、ＳＧ間に形成されたゲート絶縁膜２２を除去してからイオンインプランテーション法により形成することも可能である。
【００５４】
次に、図４３及び図４４に示すように、ゲート電極間絶縁膜４４にメタル層４１に達するコンタクトホールを形成し、このコンタクトホールに、例えばタングステンを埋め込むことにより、第１キャパシタ電極ＤＧ及び第２キャパシタ電極ＵＧにそれぞれ電気的に接続する第１及び第２キャパシタコンタクト電極１８ａ、１８ｂが形成される。次に、ゲート電極間絶縁膜４４上に１第１及び第２キャパシタコンタクト電極１８ａ、１８ｂと電気的に接続される上層メタル配線（図示せず）が形成される。なお、コンタクトホールはゲート電極間絶縁膜４４及びメタル層４１を貫通し、第３及び第４上層電極層３７ｃ、３７ｄに達しても良い。
【００５５】
本実施形態によれば、キャパシタ素子ＣＰの第３下層電極層３３ｃの、上面は第３下層電極層下部３１ｃ上に第３下層電極層上部３２ｃ−１、３２ｃ−２を部分的に形成することにより凹凸構造に形成されている。また、この第３下層電極層３３ｃの凹凸表面にキャパシタ絶縁膜３４ｃを形成することにより、キャパシタ絶縁膜３４ｃの形状を立体的にすることができる。従って、キャパシタ絶縁膜３４ｃと第１キャパシタ電極ＤＧの第３下層電極層３３ｃ及び第２キャパシタ電極ＵＧの第４上層電極層３７ｄとの接触面積を大きくすることができ、キャパシタ素子ＣＰの容量を低下させることなく、キャパシタ素子ＣＰの素子面積小さくすることが可能となる。
【００５６】
例えば、本実施形態に係るキャパシタ素子を、従来のキャパシタ素子のキャパシタ絶縁膜の面積と等しくなるように形成した場合の例を示す。従来のキャパシタ素子の面積が１０ｕｍ四方であった場合を想定する。この従来型のキャパシタ素子に図１に示すように第２キャパシタ電極ＵＧの下に図中Ｘ方向に伸びるライン形状の第３下層電極層上部３２ｃをライン幅が２５０ｎｍ、図中Ｙ方向のピッチ間隔が５００ｎｍで複数配置し、第３下層電極層上部３２ｃの膜厚を４０ｎｍに形成すると、キャパシタ容量をそのままにキャパシタ素子の図中Ｘ方向の長さが８．６ｕｍに縮小できる。つまり、キャパシタの素子面積が８６％に縮小できる。
【００５７】
また、メモリセルトランジスタＭＴのゲート電極ＭＧの下層ゲート電極は、第１下層電極層３１ａの単層構造に形成され、選択ゲートトランジスタＳＴのゲート電極ＳＧの下層ゲート電極は、第１下層電極層３１ａの膜厚と同じ膜厚を有する第２下層電極層下部３１ｂと第２下層電極層上部３２ｂとの積層構造に形成されている。その結果、選択ゲートトランジスタＳＴの第２下層電極層３３ｂは、メモリセルトランジスタＭＴの下層電極層の第１下層電極層３１ａの膜厚より厚くなっている。
【００５８】
また、選択ゲートトランジスタＳＴの周囲の第２素子分離絶縁膜１３ｂの上面は第２下層電極層３３ｂの上面の高さと同じに形成されている。
【００５９】
よって、第２電極間絶縁膜３４ｂの開口部３８ｂ内に露出された第２下層電極層３３ｂの自然酸化膜を除去する際、この開口部３８ｂ内に露出されている第２素子分離絶縁膜１３ｂの上部も除去されるが、第２素子分離絶縁膜１３ｂの上面が半導体基板２１の表面以下になることはなく、半導体基板２１の表面より上方に位置するので、選択ゲートトランジスタＳＴの第２上層電極層３７ｂと半導体基板２１との電気的ショートを防止することができる。
【００６０】
また、開口部３８ｂ内に露出された第２下層電極層３３ｂの自然酸化膜を除去による選択ゲートトランジスタＳＴの第２上層電極層３７ｂと半導体基板２１との電気的ショートは、第２下層電極層上部３２ｂの膜厚を厚くすることによって防止することができる。つまり、メモリセルトランジスタＭＴの第１下層電極層３１ａを薄膜化しても第２下層電極層上部３２ｂの膜厚を厚くすれば、第２素子分離絶縁膜１３ｂの上面の半導体基板２１の上面からの高さを維持することができる。従って、第２下層電極層上部３２ｂの膜厚を厚くすることにより、メモリセルトランジスタＭＴの第１下層電極層３１ａを薄膜化してセル間干渉を低減するこができる。
【００６１】
すなわち、キャパシタ素子の容量を低下させることなくキャパシタ素子の面積を小さくすると共に、製造工程を増やすことなく選択ゲートトランジスタの上層電極層と半導体基板２１との電気的ショートの防止、メモリセルトランジスタのセル間干渉の低減をすることができる。
【００６２】
また、第２下層電極層３３ｂの膜厚を厚くすることにより、ゲート絶縁膜２２の表面から第２電極間絶縁膜３４ｂの下面までの距離を長くすることができる。その結果、開口部３８ｂを形成する際のオーバーエッチングによるゲート絶縁膜２２へのダメージが少なくなる。よって、高信頼性な選択ゲートトランジスタを得ることができる。
【００６３】
なお、上記実施形態において、ゲート電極ＳＧの第２下層電極層３３ｂ及び第１キャパシタ電極ＤＧの第３下層電極層３３ｃの形成は、第１電極層５１を形成し、この第１電極層５１上に第２電極層５２形成した後、レジストマスクでメモリセルトランジスタ領域１１ａ以外と第３下層ゲート電極上部の形成領域をマスクし、ＲＩＥエッチング又はＷＥＴエッチングにてメモリセルトランジスタ領域１１ａと第３下層ート電極上部の形成領域以外の第２電極層５２を除去して形成しても良い。
【００６４】
また、キャパシタ素子ＣＰは複数個配置してもよく、第１及び第２キャパシタコンタクト電極１８ａ、１８ｂも第１及び第２キャパシタ電極ＤＧ、ＵＧに複数個配置しても良い。また、電極間絶縁膜３４ｂの開口部３８ｂ及びキャパシタ絶縁膜３４ｃの開口部３８ｃは選択ゲートラインＳＧＬ及び第１キャパシタ電極ＤＧ中に複数形成されていても良く、その形状は長方形及びライン形状に限らず、例えば楕円形であっても構わない。また、第３下層電極層上部３２ｃは第２キャパシタ電極ＵＧに覆われた素子形成領域１４中に少なくとも１つ配置されていれば良く、その形状は長方形に限らず、例えば楕円形であっても構わない。また、第３下層電極層上部３２ｃは第１キャパシタ電極ＤＧの一部及び第１キャパシタ電極ＤＧと第２キャパシタ電極ＵＧとの離間領域の一部に配置してもよく、第１キャパシタ電極ＤＧのみに配置してもよく、また配置されていなくても構わない。また、第１及び第２キャパシタ電極ＤＧ、ＵＧが素子形成領域１４に包含されるように配置されていても構わない。
【００６５】
また、キャパシタ素子ＣＰにおけるゲート絶縁膜２２ｃはメモリセル領域１１のゲート絶縁膜２２と膜厚が異なっていてもよく、取り除かれていても構わない。また、第１及び第２キャパシタコンタクト電極１８ａ、１８ｂは素子形成領域１４上に形成されていても良く、メタル層４１ｃ、４１ｄを貫通して底部が第３上層電極層３７ｃ及び第４上層電極層３７ｄ内に形成されても良い。また、第３素子分離絶縁膜１３ｃ上にキャパシタ絶縁膜３４ｃが形成されていなくても良い。
【００６６】
また、第１及び第２マスク６１、６２をフォトレジストによるソフトマスクを使用して形成することも可能である。
【００６７】
また、図４５及び図４６に示すように、予めＣＭＰによって第４電極層５７を平坦化した後、第４電極層５７上にメタル層４１を形成することにより、第３マスク材６３のパターンニングにおけるリソマージン向上と、ゲート電極ＭＧ、ＳＧ及び２キャパシタ電極ＣＧの加工時の加工マージンを向上することができる。
【００６８】
なお、本願明細書においては、「同じ膜厚」、「同じ高さ」とは、完全に同じ膜厚、高さであることに限定されるものではなく、製造ばらつきの範囲内において、膜厚、高さが異なるものは、同じ膜厚、同じ高さであるものと見做す。
【００６９】
［第１の実施形態の変形例１］
図４７、図４８は本発明の第１の実施形態に係るＮＡＮＤ型不揮発性メモリの変形例の模式的な面図であり、図４７は第１の実施形態に係るＮＡＮＤ型不揮発性メモリの変形例の平面図であり、図４８は図４７のＡ−Ａ矢視断面図である。この変形例が第１の実施形態と異なる点は、さらに第３下層電極層上部３２ｃの幅狭部分３２ｃ−１を第３下層電極層下部３１ｃの端部上に設けると共に、キャパシタ素子ＣＰの第４上層電極層３７ｄの下にある第３素子分離絶縁膜１３ｃの上面を第３下層電極層下部３１ｃの上面よりも低い位置まで下げ、キャパシタ絶縁膜３４ｃ及び第４上層電極層３７ｄを延伸させたことにある。以下、第１の実施形態のＮＡＮＤ型不揮発性メモリと同じ、または類似の機能を有する部分については同じ符号を付記し、変形例の特徴部分のみ説明する。
【００７０】
図４７に示すように、周辺回路領域１２において第２キャパシタ電極ＵＧの下に第３下層電極層上部３２ｃの幅狭部分３２ｃ−１が２個配置されている。
【００７１】
また、図４８に示すように、第４上層電極層３７ｄの下に位置する第３素子分離絶縁膜１３ｃの上面が第３下層電極層下部３１ｃの上面よりも低い位置に設けられ、キャパシタ絶縁膜３４ｃ及び第４上層電極層３７ｄが第３下層電極層下部３１ｃの側面まで延伸している。上述以外の構造は第１の実施形態と同じである。
【００７２】
図４９、図５０は、第１の実施形態に係るＮＡＮＤ型不揮発性メモリの変形例１の製造工程を模式的に示した図面である。図４９に示した図面は図４７中におけるＡ−Ａ線の矢視断面図、図５０（ａ）は図４７のＢ−Ｂ線に沿った断面図、図５０（ｂ）は図４７のＣ−Ｃ線に沿った断面図、図５０（ｃ）は図４７のＤ−Ｄ線に沿った断面図である。
【００７３】
まず、第１乃至第３素子分離絶縁膜１３ａ、１３ｂ、１３ｃの上面を第２電極層５２の上面の高さと一致させる工程までは第１の実施形態と同様であるため説明を省略する。
【００７４】
次に、図４９及び図５０に示すように、メモリセルトランジスタ領域１１ａ及び第４上層電極層３７ｄ下に位置する素子分離絶縁膜１３ｅ以外をフォトレジスト（図示せず）で覆い、このフォトレジストをマスクとして第１素子分離絶縁膜１３ａ及び第３素子分離絶縁膜１３ｅの上部をウエットエッチング又はＲＩＥを用いて除去し、第１素子分離絶縁膜１３ａ及び第３素子分離絶縁膜１３ｅの上面の高さを、半導体基板２１の上面よりは高く、第１電極層５１の上面よりも低くする。ここで、第３素子分離絶縁膜１３ｅの上部の削られ量（図４９中のＨ１）と第１素子分離絶縁膜１３ａの上部の削られ量（図５０中のＨ２）はほぼ同じ量となる。なお、第１素子分離絶縁膜１３ａ及び第３素子分離絶縁膜１３ｅの上面の高さは、半導体基板２１の上面より低くなっても構わない。
【００７５】
また、第２素子分離絶縁膜１３ｂ及びフォトレジストでマスクされた第３素子分離絶縁膜１３ｃの上面はエッチングされないので、半導体基板２１の上面から第２素子分離絶縁膜１３ｂ及び第３素子分離絶縁膜１３ｅ以外に形成された第３素子分離絶縁膜１３ｃの上面までの高さは変わらない。以降の工程からは第１の実施形態と同様であるため説明を省略する。
【００７６】
本実施形態によれば、第１の実施形態と同様に、キャパシタ素子の容量を低下させることなくキャパシタ素子の面積を小さくすることができる。
【００７７】
例えば、本実施形態に係るキャパシタ素子を従来のキャパシタ素子のキャパシタ絶縁膜の面積が等しくなるように形成した場合の例を示す。従来のキャパシタ素子の面積が１０ｕｍ四方であった場合を想定する。この従来型のキャパシタ素子に図４７に示すように第２キャパシタ電極ＵＧの下に図中Ｘ方向にライン形状の第３下層電極層上部３２ｃ−１をライン幅が２５０ｎｍ、図中Ｙ方向のピッチ間隔が５００ｎｍで複数配置し、第３下層電極層上部３２ｃの膜厚を４０ｎｍ、第３下層電極層上部３２ｃの上面と第３素子分離絶縁膜１３ｃの上面の差を７０ｎｍになるよう形成すると、キャパシタ容量をそのままにキャパシタ素子の図中Ｘ方向の長さが８．５ｕｍに縮小できる。つまり、キャパシタの素子面積が８５％に縮小できる。
【００７８】
また、選択ゲートトランジスタの上層電極層と半導体基板２１との電気的ショートの防止、メモリセルトランジスタのセル間干渉の低減をすることができる。
【００７９】
また、第１素子分離絶縁膜１３ａと第３素子分離絶縁膜１３ｃの上面は同じ工程で低くするため第１の実施形態から工程数を増やすことなく製造できる。
【００８０】
［第１の実施形態の変形例２］
図５１は本発明の第１の実施形態に係るＮＡＮＤ型不揮発性メモリの変形例の模式的な平面図であり、第１の実施形態に係るＮＡＮＤ型不揮発性メモリの変形例の平面図である。この変形例が第１の実施形態及び第１の実施形態の変形例１と異なる点は、第２キャパシタ電極ＵＧの下に形成される第３下層電極層上部の幅狭部分の配置に関するもので、具体的には複数個の第３下層電極層上部を互いに交差するように配置したことにある。以下、第１の実施形態のＮＡＮＤ型不揮発性メモリと同じ、または類似の機能を有する部分については同じ符号を付記し、変形例の特徴部分のみ説明する。
【００８１】
図５１に示すように、第２キャパシタ電極ＵＧを構成する第４上層電極層３７ｄの下には、第３下層電極層上部３２ｃの第１の幅狭部分７３ｃ−１ａが１個、図中Ｘ方向に配置されている。この幅狭部分７３ｃ−１ａは素子形成領域１４を横断して第３素子分離絶縁膜１３ｃ上まで延伸している。また、第２の幅狭部分７３ｃ−１ｂが２個、図中Ｙ方向に第１の幅狭部分７３ｃ−１ａと直交して配置されている。この第２の幅狭部分７３ｃ−１ｂは第３下層電極層上部３２ｃの幅広部分３２ｃ−２のＹ方向上側面から第３素子分離絶縁膜１３ｃ上まで延伸している。
【００８２】
なお、第１の幅狭部分７３ｃ−１ａは複数配置することも可能であり、また、第２の幅狭部分７３ｃ−１ｂは第１の幅狭部分７３ｃ−１ａと直交して交わる場合に限定されない。また、第２の幅狭部分７３ｃ−１ｂは第１の幅狭部分７３ｃ−１ａと交わっていれば、第３素子分離絶縁膜１３ｃまで延伸する必要はなく、素子形成領域１４内に包含される長さでもよい。また、第２の幅狭部分７３ｃ−１ｂの端部は幅広部分７３ｃ−２の側面と接している場合に限定されない。
【００８３】
本実施形態においても、第１の実施形態と同様にキャパシタ素子の容量を低下させることなくキャパシタ素子の面積を小さくすることができる。
【００８４】
例えば、本実施形態に係るキャパシタ素子を、従来のキャパシタ素子のキャパシタ絶縁膜の面積が等しくなるように形成した場合の例を示す。従来のキャパシタ素子の面積が１０ｕｍ四方であった場合を想定する。この従来型のキャパシタ素子に図５１に示すように第２キャパシタ電極ＵＧの下にライン形状の第１の幅狭部分７３ｃ−１ａをライン幅が２５０ｎｍ、図中Ｙ方向のピッチ間隔が５００ｎｍで配置し、ライン形状の第２の幅狭部分７３ｃ−１ｂをライン幅が２５０ｎｍ、図中Ｘ方向のピッチ間隔が５００ｎｍで配置し、第３下層電極層３３ｃの凸部分（第３下層電極層下部３１ｃ及び上部３２ｃの積層部分）と凹部分（第３下層電極層下部３１ｃ）の膜厚の差を４０ｎｍ、第３下層電極層上部３２ｃの上面と第３素子分離絶縁膜１３ｃの上面の差を７０ｎｍになるよう形成すると、キャパシタ容量をそのままにキャパシタ素子の図中Ｘ方向の長さが７．９ｕｍに縮小できる。つまり、キャパシタの素子面積が７９％に縮小できる。
【００８５】
また、製造工程を増やすことなく選択ゲートトランジスタの上層電極層と半導体基板２１との電気的ショートの防止、メモリセルトランジスタのセル間干渉の低減をすることができる。
【００８６】
［第２の実施形態］
第２の実施形態は第１の実施形態に加えて、キャパシタ素子ＣＰのゲート絶縁膜２２も電荷蓄積用の絶縁膜として利用したものである。
【００８７】
図５２、図５３は本発明の第２の実施形態に係るＮＡＮＤ型不揮発性メモリにおける構造を模式的に示した図であり、図５２は第２の実施形態に係るＮＡＮＤ型不揮発性メモリを模式的に示す平面図であり、図５３は、図５２のＡ−Ａ線に沿った矢視断面図である。なお、第１の実施形態と同一または類似の部分には同一符号を付し、以下、本実施形態の特徴部分のみ説明する。
【００８８】
図５２に示されるように、周辺回路領域１２のキャパシタ素子ＣＰには第３素子分離絶縁膜１３ｃで囲まれた素子形成領域１４の他に、この素子形成領域１４と素子分離絶縁膜１３ｃで分離された別の素子形成領域（第３領域）ＡＥが形成されている。この別の素子形成領域ＡＥ上には、上層メタル配線（図示せず）に接続するための第３キャパシタコンタクト電極１８ｃが配置されている。なお、別の素子形成領域ＡＥは複数配置されていても良く、その形状は長方形に限られずキャパシタ電極ＣＧの周囲を囲む形状でも良い。また、第３キャパシタコンタクト電極１８ｃも別の素子形成領域ＡＥ中に複数配置されていても良い。
【００８９】
次に、図５３に示されるように、周辺回路領域１２にはキャパシタ素子ＣＰの外側に第３素子分離絶縁膜１３ｃで分離された別の素子形成領域ＡＥが形成されている。この別の素子形成領域ＡＥの半導体基板２１の表面付近には半導体基板２１と同導電型の不純物を有し、半導体基板２１の不純物より不純物濃度が高い不純物拡散層８２が形成されている。この別の素子形成領域ＡＥの半導体基板２１上にはゲート絶縁膜２２が形成され、このゲート絶縁膜２２上にゲート電極間絶縁膜４４が形成されている。この別の素子形成領域ＡＥ上のゲート電極間絶縁膜４４中に、底部がゲート絶縁膜２２を貫通して不純物拡散層８２に電気的に接続され、上面が上層メタル配線（図示せず）と電気的に接続された第３キャパシタコンタクト電極１８ｃが形成されている。すなわち、半導体基板２１は不純物拡散層８２通じて第３キャパシタコンタクト電極１８ｃから上層メタル配線へと電気的に接続された電極として機能する。なお、別の素子形成領域ＡＥの半導体基板２１上に形成されたゲート絶縁膜２２は無くても構わない。
【００９０】
上述した構成により、第１キャパシタ電極ＤＧ、キャパシタ絶縁膜３４ｃ及び第２キャパシタ電極ＵＧとで構成される第１キャパシタ素子ＣＰ１の他に、第１キャパタ電極ＤＧ、ゲート絶縁膜２２ｃ及び半導体基板２１とで構成される第２キャパシタ素子ＣＰ２が形成される。例えば、このキャパシタ素子ＣＰは第１キャパシタコンタクト電極１８ａに高電位を与え、第２キャパシタコンタクト電極１８ｂ及び第３キャパシタコンタクト電極１８ｃをグランド電位に接続することにより、キャパシタ絶縁膜３４ｃ及びゲート絶縁膜２２に電荷を蓄えることができる。上述以外の構造は第１の実施形態と同じであるため説明を省略する。
【００９１】
図５４は、第２の実施形態に係るＮＡＮＤ型不揮発性メモリの製造工程を模式的に示した図面である。図５４に示した図面は図５２中におけるＡ−Ａ線の矢視断面図である。
【００９２】
まず、ゲート電極間絶縁膜４４が形成する工程までは第１の実施形態と同様であるため説明を省略する。次に、ゲート電極間絶縁膜４４上にフォトレジスト（図示せず）を塗布し、フォトレジストをリソグラフィによりパターンニングし、このフォトレジストをマスクとしてゲート電極間絶縁膜４４に第１キャパシタ電極ＤＧのメタル層４１ｃ、第２キャパシタ電極ＵＧのメタル層４１ｄ、不純物拡散層８２に達するコンタクトホール８６をそれぞれ形成する。なお、フォトレジストの下にＳＯＧ（Ｓｉｐｎ  Ｏｎ  Ｇｌａｓｓ）を形成すること、フォトレジストに代えてシリコンチッ化膜を用いることも可能である。また、第１及び第２キャパシタコンタクト電極１８ａ、１８ｂのコンタクトホールと第３キャパシタコンタクト電極１８ｃのコンタクトホールを別々のフォトレジストのマスクを用いて形成することも可能である。
【００９３】
次に、コンタクトホール８６に、例えばタングステンを埋め込むことにより、第１乃至第３キャパシタコンタクト電極１８ａ、１８ｂ、１８ｃが同時に形成される。
【００９４】
本実施形態おいても第１の実施形態と同様に、キャパシタ素子の容量を低下させることなくキャパシタ素子の面積を小さくすると共に、製造工程を増やすことなく選択ゲートトランジスタの上層電極層と半導体基板２１との電気的ショートの防止、メモリセルトランジスタのセル間干渉の低減をすることができる。
【００９５】
また、キャパシタ絶縁膜３４ｃに加えてゲート絶縁膜２２も電荷蓄積層として用いているため、キャパシタ素子の面積を増やすことなくキャパシタ容量を大きくすることができる。
【００９６】
また、第１キャパシタ電極ＤＧのキャパシタ絶縁膜３４ｃの開口部３８ｂを第３下層電極層３３ｃの凸部分上に形成することにより、ゲート絶縁膜２２の表面から開口部３８ｂが形成されるキャパシタ絶縁膜３４ｃの下面までの距離を長くすることができる。よって、高信頼性なキャパシタ素子を得ることができる。
【００９７】
また、第３キャパシタコンタクト電極１８ｃは第１及び第２キャパシタコンタクト電極１８ａ、１８ｂと同時に形成できるため第１の実施形態から工程数を増やすことなく製造できる。
【００９８】
［第３の実施形態］
第３の実施形態は本発明をＮＯＲ型不揮発性メモリに適用した場合の１例である。
【００９９】
図５５、図５６は本発明の第３の実施形態に係るＮＯＲ型不揮発性メモリにおける構造を模式的に示した図であり、図５５は第３の実施形態に係るＮＯＲ型不揮発性メモリを模式的に示す平面図であり、図５６は、図５５のＡ−Ａ線に沿った矢視断面図である。なお、第１の実施形態と同一、または類似の部分には同一符号を付し、以下、本実施形態の特徴部分のみを説明する。
【０１００】
図５５に示されるように、メモリセル領域１１には、図中Ｙ方向に素子分離絶縁膜１３で分離された素子形成領域１４が帯状に複数本並列して形成されている。この素子形成領域１４上には、ビットライン（図示略）が図中Ｙ方向に形成され、また図中Ｙ方向に直交する図中Ｘ方向にワードラインＷＬ１、ＷＬ２、・・・、ＷＬ４が帯状に複数本並列して形成されている。さらにこの複数の素子形成領域１４はワード線ＷＬ２とＷＬ３の間で図中Ｘ方向に伸びる素子形成領域が結合されており、この素子形成領域が結合している領域をソース領域ＳＥと称する。この素子形成領域１４とワードラインＷＬ１、ＷＬ２、・・・、ＷＬ４の交差部分にはそれぞれメモリセルトランジスタＭＴが形成されている。なお、このソース領域ＳＥはＷＬ２、ＷＬ３と素子形成領域１４の交差部分に形成されたメモリセルトランジスタＭＴの共通ソースとしての機能を有する。ワード線ＷＬ１とＷＬ２の間及びＷＬ３とＷＬ４の間にはメモリセルトランジスタＭＴのデータをビットラインに接続するためのビットコンタクト電極１７が配置されている。ここで、第１の実施形態と異なり、メモリセル領域１１には選択ゲートトランジスタＳＴが配置されていない。なお、本実施形態ではメモリブロック毎のワードライン数が４本の構成であるが、１６本、３２本等更に多い構成であってもよい。同様に素子形成領域１４の本数も２本であるが更に多い構成であってもよい。上述以外の構造は第１の実施形態と同じであるため説明を省略する。
【０１０１】
また、周辺回路領域１２には、キャパシタ素子ＣＰ以外に素子分離絶縁膜１３で囲まれた１つの別の素子形成領域９３と、この別の素子形成領域９３上に設けられ、図中Ｘ方向に別の素子形成領域９３を横断するように伸び素子分離絶縁膜１３上にまで至る１つのゲート電極ＴＧが形成されている。このゲート電極ＴＧ中には電極間絶縁膜３４ｅが設けられており、この電極間絶縁膜３４ｅには素子形成領域９３から素子分離絶縁膜１３に至る開口部３８ｅが設けられている。ゲート電極ＴＧを挟むように図中Ｙ方向で上下に区分された素子形成領域９３の領域上に上層メタル配線（図示せず）と電気的に接続され、ゲート電極ＴＧが伸びる向きと平行に配置された複数のコンタクト電極１９が形成されている。ゲート電極ＴＧには素子分離絶縁膜１３上に上層配線（図示せず）に接続されたゲートコンタクト電極２０が形成されている。この素子形成領域９３とゲート電極ＴＧの交差部分にメモリセルトランジスタＭＴや選択ゲートトランジスタＳＴを駆動する第２回路素子であるＭＯＳトランジスタＴＲが形成されている。なお、ゲート電極ＴＧは１つしか配置されていないが複数であってもよく、コンタクト電極１９の数やゲートコンタクト電極２０の数も本実施形態の数と異なっていてもよい。また、開口部３８ｅはゲート電極ＴＧ中に複数形成されていても構わない。
【０１０２】
図５６に示されるように、ＭＯＳトランジスタＴＲのゲート電極ＴＧは第１の実施形態における選択ゲートトランジスタＳＴと同様に第５下層電極層３３ｅと第５上層電極層３７ｅとが電気的に接続された１層ゲート構造となっている。また、開口部３８ｅより露出された第３素子分離絶縁膜１３ｃの上面は第５下層電極層３３ｅの上面より低いが、周辺回路領域１２の半導体基板２１の上面より高くなっている。一方、開口部３８ｅ以外においては、第３素子分離絶縁膜１３ｃの上面は第５下層電極層３３ｅの上面と工程ばらつきは±１５ｎｍ程度の範囲内で同じ高さにある。また、ゲートコンタクト電極２０はメタル層４１ｅを介して第５上層電極層３７ｅと電気的に接続されている。上述以外の構造は第１の実施形態と同じであるため説明を省略する。
【０１０３】
本実施形態においても、第１の実施形態と同様にキャパシタ素子の容量を低下させることなくキャパシタ素子の面積を小さくすると共に、製造工程を増やすことなく選択ゲートトランジスタの上層電極層と半導体基板２１との電気的ショートの防止、メモリセルトランジスタのセル間干渉の低減をすることができる。
【０１０４】
また、本実施形態を第1の実施形態の変形例１、２及び第２の実施形態のように変形することも可能である。また、第１及び第２の実施形態で示したＮＡＮＤ型フラッシュメモリの周辺回路領域１２にキャパシタ素子ＣＰに加えＭＯＳトランジスタや抵抗素子を形成することも可能である。
【０１０５】
また、メモリセル領域１１に形成されるゲート絶縁膜２２と周辺回路領域１２に形成されるゲート絶縁膜２２の膜厚は異なっていても良く、周辺回路領域１２に複数の回路素子が形成された場合において、これらの回路素子におけるゲート絶縁膜２２の膜厚は異なっていても構わない。
【０１０６】
また、ゲート電極ＭＧ、ＳＧ、ＴＧと第１及び第２キャパシタ電極ＤＧ、ＵＧにおいてメタル層４１ａ、４１ｂ、４１ｃ、４１ｄ、４１ｅは形成されている必要はない。また、本発明はＮＡＮＤ型及びＮＯＲ型不揮発性メモリに限られずＡＮＤ型やＤｉＮＯＲ型などの不揮発性メモリにも適用できる。
【０１０７】
また、本発明において「回路素子」とは、メモリセルトランジスタ、選択ゲートトランジスタ、ＭＯＳトランジスタ、抵抗素子、キャパシタ素子及びダミーパターンを示す。例えダミーパターンであってもパーティクル等により動作上用いられる回路素子と上層メタル配線で接続された場合においては本発明の効果が得られる。
【図面の簡単な説明】
【０１０８】
【図１】図１は本発明の第１の実施形態におけるＮＡＮＤ型不揮発性メモリのメモリセル領域と周辺回路領域の構造を模式的に示した平面図である。
【図２】図２は図１のＡ-Ａ線に沿った断面図である。
【図３】図３は選択ゲートラインの斜視図である。
【図４】図４（ａ）は図１のＢ−Ｂ矢視断面図であり、図４（ｂ）は図１のＣ−Ｃ矢視断面図であり、図４（ｃ）は図１のＤ−Ｄ矢視断面図である。
【図５】図５は本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図６】図６は本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図７】図７は図５に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図８】図８は図６に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図９】図９は図７に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図１０】図１０は図８に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図１１】図１１は図９に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図１２】図１２は図１０に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図１３】図１３は図１１に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図１４】図１４は図１２に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図１５】図１５は図１３に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図１６】図１６は図１４に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図１７】図１７は図１５に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図１８】図１８は図１６に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図１９】図１９は図１７に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図２０】図２０は図１８に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図２１】図２１は図１９に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図２２】図２２は図２０に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図２３】図２３は図２１に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図２４】図２４は図２２に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図２５】図２５は図２３に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図２６】図２６は図２４に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図２７】図２７は図２５に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図２８】図２８は図２６に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図２９】図２９は図２７に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図３０】図３０は図２８に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図３１】図３１は図２９に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図３２】図３２は図３０に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図３３】図３３は図３１に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図３４】図３４は図３２に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図３５】図３５は図３３に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図３６】図３６は図３４に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図３７】図３７は図３５に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図３８】図３８は図３６に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図３９】図３９は図３７に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図４０】図４０は図３８に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図４１】図４１は図３９に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図４２】図４２は図４０に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図４３】図４３は図４１に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図４４】図４４は図４２に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図４５】図４５は図４３に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図４６】図４６は図４４に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図４７】図４７は本発明の第１の実施形態におけるＮＡＮＤ型不揮発性メモリの変形例１のメモリセル領域と周辺回路領域の構造を模式的に示した平面図である。
【図４８】図４８は図４７のＡ-Ａ線に沿った断面図である。
【図４９】図４９は本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの変形例１の製造工程を示す模式的な断面図である。
【図５０】図５０は図４９に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの変形例１の製造工程を示す模式的な断面図である。
【図５１】図５１は本発明の第１の実施形態におけるＮＡＮＤ型フラッシュメモリの変形例２のメモリセル領域と周辺回路領域の構造を模式的に示した平面図である。
【図５２】図５２は本発明の第２の実施形態におけるＮＡＮＤ型フラッシュメモリのメモリセル領域と周辺回路領域の構造を模式的に示した平面図である。
【図５３】図５３は図５２のＡ-Ａ線に沿った断面図である。
【図５４】図５４は本発明の第２の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図５５】図５５は本発明の第３の実施形態におけるＮＯＲ型フラッシュメモリのメモリセル領域と周辺回路領域の構造を模式的に示した平面図である。
【図５６】図５６は図５５のＡ-Ａ線に沿った断面図である。
【符号の説明】
【０１０９】
ＭＴ…メモリセルトランジスタ、ＳＴ…選択ゲートトランジスタ、ＣＰ…キャパシタ素子、ＴＲ…ＭＯＳトランジスタ、ＭＧ、ＳＧ、ＴＧ…ゲート電極、ＳＧＬ…選択ゲートライン、ＤＧ…第１キャパシタ電極、ＵＧ…第２キャパシタ電極、１１…メモリセル領域、１１ａ…メモリセルトランジスタ領域、１１ｂ…選択ゲートトランジスタ領域、１２…周辺回路領域、１３…素子分離絶縁膜、１３ａ…第１素子分離絶縁膜、１３ｂ…第２素子分離絶縁膜、１３ｃ…第３素子分離絶縁膜、１３ｅ…第３素子分離絶縁膜、１４…素子形成領域、１７…ビットコンタクト電極、１８ａ…第１キャパシタコンタクト電極、１８ｂ…第２キャパシタコンタクト電極、１８ｃ…第３キャパシタコンタクト電極、１９…コンタクト電極、２０…ゲートコンタクト電極、２１…半導体基板、２２…ゲート絶縁膜、３１ａ…第１下層電極層、３１ｂ…第２下層電極層下部、３１ｃ…第３下層電極層下部、３１ｅ…第２下層電極層下部、３２ｂ…第２下層電極層上部、３２ｃ…第３下層電極層上部、３２ｅ…第２下層電極層上部、３３ｂ…第２下層電極層、３３ｃ…第３下層電極層、３３ｅ…第５下層電極層、３４…電極間絶縁膜、３４ａ…第１電極間絶縁膜、３４ｂ…第２電極間絶縁膜、３４ｃ…キャパシタ絶縁膜、３４ｅ…電極間絶縁膜、３５ａ…第１上層電極層下部、３５ｂ…第２上層電極層下部、３５ｃ…第３上層電極層下部、３５ｄ…第４上層電極層下部、３５ｅ…第２上層電極層下部、３６ａ…第１上層電極層上部、３６ｂ…第２上層電極層上部、３６ｃ…第３上層電極層上部、３６ｄ…第４上層電極層上部、３６ｅ…第２上層電極層上部、３７ａ…第１上層電極層、３７ｂ…第２上層電極層、３７ｃ…第３上層電極層、３７ｄ…第４上層電極層、３７ｅ…第５上層電極層、３８ｂ、３８ｃ、３８ｅ…開口部、４１、４１ａ、４１ｂ、４１ｃ、４１ｄ、４１ｅ…メタル層、４２…不純物拡散層、４４…ゲート電極間絶縁膜、５１…第１電極層、５２…第２電極層、５３…素子分離溝、５６…第３電極層、５７…第４電極層、６１…第１マスク材、６２…第２マスク材、６３…第３マスク材、６４…第４マスク材、８２…不純物拡散層、８６…コンタクトホール、９３…素子形成領域
【図１】
2008283134.tif 000003
【図２】
2008283134.tif 000004
【図３】
2008283134.tif 000005
【図４】
2008283134.tif 000006
【図５】
2008283134.tif 000007
【図６】
2008283134.tif 000008
【図７】
2008283134.tif 000009
【図８】
2008283134.tif 000010
【図９】
2008283134.tif 000011
【図１０】
2008283134.tif 000012
【図１１】
2008283134.tif 000013
【図１２】
2008283134.tif 000014
【図１３】
2008283134.tif 000015
【図１４】
2008283134.tif 000016
【図１５】
2008283134.tif 000017
【図１６】
2008283134.tif 000018
【図１７】
2008283134.tif 000019
【図１８】
2008283134.tif 000020
【図１９】
2008283134.tif 000021
【図２０】
2008283134.tif 000022
【図２１】
2008283134.tif 000023
【図２２】
2008283134.tif 000024
【図２３】
2008283134.tif 000025
【図２４】
2008283134.tif 000026
【図２５】
2008283134.tif 000027
【図２６】
2008283134.tif 000028
【図２７】
2008283134.tif 000029
【図２８】
2008283134.tif 000030
【図２９】
2008283134.tif 000031
【図３０】
2008283134.tif 000032
【図３１】
2008283134.tif 000033
【図３２】
2008283134.tif 000034
【図３３】
2008283134.tif 000035
【図３４】
2008283134.tif 000036
【図３５】
2008283134.tif 000037
【図３６】
2008283134.tif 000038
【図３７】
2008283134.tif 000039
【図３８】
2008283134.tif 000040
【図３９】
2008283134.tif 000041
【図４０】
2008283134.tif 000042
【図４１】
2008283134.tif 000043
【図４２】
2008283134.tif 000044
【図４３】
2008283134.tif 000045
【図４４】
2008283134.tif 000046
【図４５】
2008283134.tif 000047
【図４６】
2008283134.tif 000048
【図４７】
2008283134.tif 000049
【図４８】
2008283134.tif 000050
【図４９】
2008283134.tif 000051
【図５０】
2008283134.tif 000052
【図５１】
2008283134.tif 000053
【図５２】
2008283134.tif 000054
【図５３】
2008283134.tif 000055
【図５４】
2008283134.tif 000056
【図５５】
2008283134.tif 000057
【図５６】
2008283134.tif 000058