(57)【要約】【課題】汎用的に使用することのできるホールドフリーレジスタセルを提供する。【解決手段】ホールドフリーレジスタセル１は、クロック信号ＣＫを切り替え信号として２つの入力信号の切り換えを行うマルチプレクサ１１と、マルチプレクサ１１の出力遅延時間に応じてクロック信号ＣＫを遅延させ、クロック信号ＣＫｄとして出力する遅延回路１２と、遅延回路１２から出力されたクロック信号ＣＫｄの立ち下りでマルチプレクサ１１から出力されるデータをラッチするラッチ回路１３と、を備える。マルチプレクサ１１は、クロック信号ＣＫがデータ取り込みエッジ前のレベルである‘１’のときはデータ入力信号Ｄを出力し、クロック信号ＣＫがデータ取り込みエッジ後のレベルである‘０’のときはラッチ回路の出力信号Ｑ１を出力する。【選択図】図１
2008283248.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号のデータ取り込みエッジ発生後に出力するデータを前記データ取り込みエッジ発生直前のデータに固定して出力するデータ固定手段と、
前記データ固定手段の出力遅延時間に応じて前記クロック信号を遅延させる遅延手段と、
前記遅延手段により遅延させた前記クロック信号の前記データ取り込みエッジで前記データ固定手段から出力されるデータをラッチするラッチ手段と
を備えることを特徴とするホールドフリーレジスタセル。
【請求項２】
クロック信号を切り替え信号として２つの入力信号の切り換えを行うマルチプレクサと、
前記マルチプレクサの出力遅延時間に応じて前記クロック信号を遅延させる遅延回路と、
前記遅延回路により遅延させた前記クロック信号のデータ取り込みエッジで前記マルチプレクサから出力されるデータをラッチするラッチ回路と
を備え、
前記マルチプレクサは、
前記2つの入力信号として、外部からのデータ入力信号および前記ラッチ回路の出力信号が入力され、
前記クロック信号が前記データ取り込みエッジ前のレベルであるときは前記外部からのデータ入力信号を出力し、
前記クロック信号が前記データ取り込みエッジ後のレベルであるときは前記ラッチ回路の出力信号を出力する
ことを特徴とするホールドフリーレジスタセル。
【請求項３】
前記ラッチ回路の出力信号に含まれるグリッチを除去するグリッチ除去フィルタをさらに備える
ことを特徴とする請求項２に記載のホールドフリーレジスタセル。
【請求項４】
クロック信号を切り替え信号として２つの入力信号の切り換えを行うマルチプレクサと、
前記マルチプレクサの出力遅延時間に応じて前記クロック信号を遅延させる遅延回路と、
前記遅延回路により遅延させた前記クロック信号のデータ取り込みエッジで前記マルチプレクサから出力されるデータをラッチする第１のラッチ回路と、
前記第１のラッチ回路の出力信号を前記クロック信号の前記データ取り込みエッジとは逆方向のエッジで取り込む第２のラッチ回路と
を備え、
前記マルチプレクサは、
前記2つの入力信号として、外部からのデータ入力信号および前記第１のラッチ回路の出力信号が入力され、
前記クロック信号が前記データ取り込みエッジ前のレベルであるときは前記ラッチ回路の出力信号を出力し、
前記クロック信号が前記データ取り込みエッジ後のレベルであるときは前記外部からのデータ入力信号を出力する
ことを特徴とするホールドフリーレジスタセル。
【請求項５】
前記第１のラッチ回路の出力信号に含まれるグリッチを除去するグリッチ除去フィルタをさらに備える
ことを特徴とする請求項４に記載のホールドフリーレジスタセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ホールドフリーレジスタセルに関する。
【背景技術】
【０００２】
半導体集積回路の論理設計に使用する機能セルの中に、ラッチやフリップフロップなど、データの一時的保存に使用するレジスタセルがある。このレジスタセルには、クロック信号に同期してデータを読み込む際のタイミング制約として、セットアップ時間およびホールド時間という、クロック信号のエッジの前、後、でデータ入力信号が安定していなければならない時間が存在する。
【０００３】
ところが、近年の製造プロセスの微細化の進展により、半導体集積回路の動作速度が向上する一方、配線幅縮小による配線抵抗の増大によりクロック信号の配線遅延が増大し、半導体集積回路のレイアウト後に、レジスタセルにホールド時間不足が発生することが顕著になってきている。
【０００４】
特に、複数のフリップフロップを縦続接続するシフトレジスタでは、前段のフリップフリップの出力が後段のフリップフロップの入力へ直結されるのでデータの遅延時間が小さく、ホールド時間不足が発生しやすい。
【０００５】
そこで、従来、このようなシフトレジスタに使用した場合にホールド時間不足を発生させることのない（すなわち、ホールドフリー）フリップフロップ回路が提案されている（例えば、特許文献１参照。）。
【０００６】
この提案されたフリップフロップ回路は、その内部にクロック遅延回路を含んでおり、入力クロック信号を遅延させた遅延クロックを出力する。そして、シフトレジスタを構成するときは、後段のフリップフロップ回路の遅延クロック出力を前段のフリップフロップのクロック入力へ順次接続する。これにより、後段のフリップフロップが、前段よりも必ず早く動作するようになり、ホールドフリーが実現される。
【０００７】
しかし、上述のようなクロックの接続は、シフトレジスタ構成の場合には可能であるが、例えば、１つのフリップフロップ回路の出力が複数のフリップフロップ回路へ出力されるような場合には、不可能である。すなわち、上述のフリップフロップ回路は、シフトレジスタへの使用に特化された回路であり、汎用的に使用できないという問題があった。
【特許文献１】特開平５−２０６７９２号公報  （第３ページ、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、本発明の目的は、汎用的に使用することのできるホールドフリーレジスタセルを提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、クロック信号のデータ取り込みエッジ発生後に出力するデータを前記データ取り込みエッジ発生直前のデータに固定して出力するデータ固定手段と、前記データ固定手段の出力遅延時間に応じて前記クロック信号を遅延させる遅延手段と、前記遅延手段により遅延させた前記クロック信号の前記データ取り込みエッジで前記データ固定手段から出力されるデータをラッチするラッチ手段とを備えることを特徴とするホールドフリーレジスタセルが提供される。
【００１０】
また、本発明の別の一態様によれば、クロック信号を切り替え信号として２つの入力信号の切り換えを行うマルチプレクサと、前記マルチプレクサの出力遅延時間に応じて前記クロック信号を遅延させる遅延回路と、前記遅延回路により遅延させた前記クロック信号のデータ取り込みエッジで前記マルチプレクサから出力されるデータをラッチするラッチ回路とを備え、前記マルチプレクサは、前記２つの入力信号として、外部からのデータ入力信号および前記ラッチ回路の出力信号が入力され、前記クロック信号が前記データ取り込みエッジ前のレベルであるときは前記外部からのデータ入力信号を出力し、前記クロック信号が前記データ取り込みエッジ後のレベルであるときは前記ラッチ回路の出力信号を出力することを特徴とするホールドフリーレジスタセルが提供される。
【００１１】
また、本発明のさらに別の一態様によれば、クロック信号を切り替え信号として２つの入力信号の切り換えを行うマルチプレクサと、前記マルチプレクサの出力遅延時間に応じて前記クロック信号を遅延させる遅延回路と、前記遅延回路により遅延させた前記クロック信号のデータ取り込みエッジで前記マルチプレクサから出力されるデータをラッチする第１のラッチ回路と、前記第１のラッチ回路の出力信号を前記クロック信号の前記データ取り込みエッジとは逆方向のエッジで取り込む第２のラッチ回路とを備え、前記マルチプレクサは、前記２つの入力信号として、外部からのデータ入力信号および前記第１のラッチ回路の出力信号が入力され、前記クロック信号が前記データ取り込みエッジ前のレベルであるときは前記ラッチ回路の出力信号を出力し、前記クロック信号が前記データ取り込みエッジ後のレベルであるときは前記外部からのデータ入力信号を出力することを特徴とするホールドフリーレジスタセルが提供される。
【発明の効果】
【００１２】
本発明によれば、用途が限定されることなく汎用的に使用することが可能なホールドフリーレジスタセルを得ることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施例を図面を参照して説明する。
【実施例１】
【００１４】
図１は、本発明の実施例１に係るホールドフリーレジスタセルの構成の例を示す回路図である。本実施例のホールドフリーレジスタセルは、クロック信号の立ち下りを取り込みエッジとして入力データ信号を取り込み、クロック信号が‘０’の間、取り込んだデータを保持するラッチ動作を行なうレジスタセルである。
【００１５】
本実施例のホールドフリーレジスタセル１は、クロック信号ＣＫを切り替え信号として２つの入力信号の切り換えを行うマルチプレクサ１１と、マルチプレクサ１１の出力遅延時間に応じてクロック信号ＣＫを遅延させ、クロック信号ＣＫｄとして出力する遅延回路１２と、遅延回路１２から出力されたクロック信号ＣＫｄの立ち下りでマルチプレクサ１１から出力されるデータをラッチするラッチ回路１３と、を備える。また、外部負荷がラッチ回路１３の出力遅延に影響しないように、ラッチ回路１３の出力Ｑ１を受けて出力データ信号Ｑとして外部へ出力するバッファ１４を備える。
【００１６】
本実施例のマルチプレクサ１１は、外部からの入力データ信号Ｄおよびラッチ回路１３の出力信号Ｑ１を入力信号とし、クロック信号ＣＫがデータ取り込みエッジ前のレベルである‘１’のときはデータ入力信号Ｄを出力し、クロック信号ＣＫがデータ取り込みエッジ後のレベルである‘０’のときはラッチ回路の出力信号Ｑ１を出力する。
【００１７】
ラッチ回路１３は、クロック信号ＣＫが‘１’のときは、入力されたデータをそのまま出力する。したがって、クロック信号ＣＫが‘１’のときに入力された入力データ信号Ｄのデータは、マルチプレクサ１１およびラッチ回路１３による遅延の後、マルチプレクサ１１へフィードバックされる。このフィードバックされたデータが、クロック信号ＣＫが‘０’に変化した後はマルチプレクサ１１から出力される。すなわち、マルチプレクサ１１は、クロック信号ＣＫが‘０’に変化した後に出力するデータを、クロック信号ＣＫが‘１’から‘０’に変化する直前のデータに固定して出力する。
【００１８】
このマルチプレクサ１１から出力される、クロック信号ＣＫが‘１’から‘０’に変化する直前のデータをラッチ回路１３が取り込むように、クロック信号ＣＫｄが‘１’から‘０’に変化するタイミングを遅延回路１２により調整する。
【００１９】
図２に、ラッチ回路１３のデータ取り込みタイミングの調整に対して遅延回路１２に許容される遅延時間の設定範囲を示す。
【００２０】
図２（ａ）は、遅延回路１２に許容される遅延時間の最小値を示す。
【００２１】
遅延回路１２に許容される最小遅延時間は、ラッチ回路１３のセットアップ時間によって規定される。すなわち、遅延回路１２に許容される最小遅延時間は、クロック信号ＣＫが‘１’のときのデータ入力信号Ｄに対するマルチプレクサ１１の遅延時間に、ラッチ回路１３のセットアップ時間を加算した値より大きい値となる。
【００２２】
一方、図２（ｂ）は、遅延回路１２に許容される遅延時間の最大値を示す。
【００２３】
遅延回路１２に許容される最大遅延時間は、ラッチ回路１３のホールド時間によって規定される。すなわち、遅延回路１２に許容される最大遅延時間は、クロック信号ＣＫが‘０’のときに、マルチプレクサ１１へフィードバックされたラッチ回路１３の出力Ｑ１の遅延時間に、さらにマルチプレクサ１１の遅延時間を加算し、その値からラッチ回路１３のホールド時間を減算した値より小さい値となる。
【００２４】
このとき、データ入力信号Ｄに対するラッチ回路１３の出力Ｑ１の遅延時間は、マルチプレクサ１１の遅延時間にラッチ回路１３の遅延時間を加算した値となる。したがって、クロック信号ＣＫが‘１’から‘０’に変化する直前のデータ入力信号Ｄがマルチプレクサ１１へフィードバックされ、さらにマルチプレクサ１１を通過するまでに要する遅延時間は、（ラッチ回路１３の出力の遅延時間＋マルチプレクサ１１の遅延時間×２）となる。
【００２５】
これより、遅延回路１２に許容される最大遅延時間は、｛（ラッチ回路１３の出力の遅延時間＋マルチプレクサ１１の遅延時間×２）−ラッチ回路１３のホールド時間｝より小さい値となる。
【００２６】
以上をまとめると、遅延回路１２に許容される遅延時間の設定範囲は次のように表される。  
（マルチプレクサ１１の遅延時間＋ラッチ回路１３のセットアップ時間）＜遅延回路１２の遅延時間＜｛（ラッチ回路１３の出力の遅延時間＋マルチプレクサ１１の遅延時間×２）−ラッチ回路１３のホールド時間｝
【００２７】
図４に、遅延回路１２の遅延時間を上述の範囲内に設定したときのホールドフリーレジスタセル１の動作の例を波形図で示す。
【００２８】
クロック信号ＣＫの立ち下り（データ取り込みエッジ）に対するデータ入力信号Ｄのホールド時間が殆ど０であっても、クロック信号ＣＫの立ち下り直前のデータがラッチ回路１３の出力Ｑ１からマルチプレクサ１１へフィードバックされ、クロック信号ＣＫの立ち下り後も、マルチプレクサ１１から引き続き出力されるため、ラッチ回路１３は、このデータを遅延回路１２の出力ＣＫｄの立ち下りで保持することができる。
【００２９】
このような本実施例によれば、クロック信号に対する入力データ信号のホールド時間を考慮しなくても正常にラッチ動作を行うホールドフリーレジスタセルを得ることができる。
【実施例２】
【００３０】
図４は、本発明の実施例２に係るホールドフリーレジスタセルの構成の例を示す回路図である。
【００３１】
本実施例のホールドフリーレジスタセル２は、実施例１のホールドフリーレジスタセル１のバッファ１４の代わりに、グリッチ除去フィルタ２１をラッチ回路１３の出力に接続し、グリッチ除去フィルタ２１から出力データ信号Ｑを出力するようにしたものである。そこで、図４において、図１に示した機能ブロックと同一の機能を有するブロックには図１と同一の符号を付し、ここではその詳細な説明を省略する。
【００３２】
グリッチ除去フィルタ２１は、マルチプレクサ１１における入力選択の切り替えにおいて発生するグリッチを除去する働きをする。
【００３３】
マルチプレクサ１１において、クロック信号ＣＫによる入力信号の選択切り換えを行う場合、クロック信号ＣＫの変化とデータ入力信号Ｄの変化が重なった場合、マルチプレクサ１１の出力にグリッチが発生する可能性がある。このようなグリッチが発生し、それがそのまま外部へ出力されると、外部回路において誤動作が発生する可能性がある。そこで、本実施例のホールドフリーレジスタセル２は、ラッチ回路１３の出力にグリッチ除去フィルタ２１を接続し、マルチプレクサ１１に発生したグリッチを除去する。
【００３４】
図５に、グリッチ除去フィルタ２１の回路例を示す。
【００３５】
グリッチ除去フィルタ２１は、入力されたラッチ回路１３の出力Ｑ１を遅延させる遅延素子２１１と、Ｑ１と遅延素子２１１の出力が入力されるＯＲゲート２１２およびＡＮＤゲート２１３と、ＯＲゲート２１２の出力がゲート電極へ入力されるＰＭＯＳトランジスタ２１４と、ＡＮＤゲート２１３の出力がゲート電極へ入力されるＮＭＯＳトランジスタ２１５と、ＰＭＯＳトランジスタ２１４とＮＭＯＳトランジスタ２１５の共通ドレイン端子ＩＶが入力に接続されるインバータ２１６と、を有する。ここで、ＰＭＯＳトランジスタ２１４のソース端子は電源ＶＤＤ端子に接続され、ＮＭＯＳトランジスタ２１５のソース端子は電源ＶＳＳ端子に接続される。また、インバータ２１６の出力が、出力データ信号Ｑとなる。
【００３６】
図６に、グリッチ除去フィルタ２１の動作の様子を示す。
【００３７】
ラッチ回路１３の出力Ｑ１が‘１’を出力しているときは、ＯＲゲート２１２、ＡＮＤゲート２１３ともに‘１’を出力し、ＰＭＯＳトランジスタ２１４はオフ、ＮＭＯＳトランジスタ２１５はオン状態になり、その共通ドレイン端子ＩＶは‘０’となる。
【００３８】
このとき、ラッチ回路１３の出力Ｑ１に‘０’レベルのグリッチが発生しても、ＯＲゲート２１２は‘１’のままなのでＰＭＯＳトランジスタ２１４はオフを継続する。これに対して、ＡＮＤゲート２１３には瞬間的に‘０’が出力され、ＮＭＯＳトランジスタ２１５は瞬間的にオフするが、共通ドレイン端子ＩＶはハイインピーダンス状態となって‘０’を保持する。これにより、‘０’レベルのグリッチが除去される。
【００３９】
一方、ラッチ回路１３の出力Ｑ１が‘０’を出力しているときは、ＯＲゲート２１２、ＡＮＤゲート２１３ともに‘０’を出力し、ＰＭＯＳトランジスタ２１４はオン、ＮＭＯＳトランジスタ２１５はオフ状態になり、その共通ドレイン端子ＩＶは‘１’となる。
【００４０】
このとき、ラッチ回路１３の出力Ｑ１に‘１’レベルのグリッチが発生しても、ＡＮＤゲート２１３は‘０’のままなのでＮＭＯＳトランジスタ２１５はオフを継続する。これに対して、ＯＲゲート２１２には瞬間的に‘１’が出力され、ＰＭＯＳトランジスタ２１４は瞬間的にオフするが、共通ドレイン端子ＩＶはハイインピーダンス状態となって‘１’を保持する。これにより、‘１’レベルのグリッチが除去される。
【００４１】
インバータ２１６は、この共通ドレイン端子ＩＶの値を反転して出力するので、その出力である出力データ信号Ｑからもグリッチが除去される。
【００４２】
このよう本実施例によれば、クロック信号に対する入力データ信号のホールド時間を考慮する必要がなく、かつ、データ取り込み時に発生するおそれのあるグリッチを除去することが可能な、ラッチ機能を有するホールドフリーレジスタセルを得ることができる。
【実施例３】
【００４３】
図７は、本発明の実施例３に係るホールドフリーレジスタセルの構成の例を示す回路図である。本実施例のホールドフリーレジスタセルは、クロック信号の立ち上りを取り込みエッジとして入力データ信号を取り込み、取り込んだデータを保持するフリップフロップ動作を行なうレジスタセルである。なお、図７において、図１に示した機能ブロックと同一の機能を有するブロックには図１と同一の符号を付し、ここではその詳細な説明を省略する。
【００４４】
本実施例のホールドフリーレジスタセル３は、クロック信号ＣＫを切り替え信号として２つの入力信号の切り換えを行うマルチプレクサ１１と、マルチプレクサ１１の出力遅延時間に応じてクロック信号ＣＫを遅延させ、クロック信号ＣＫｄとして出力する遅延回路１２と、遅延回路１２から出力されるクロック信号ＣＫｄが‘０’のときにマルチプレクサ１１を介して入力される入力データ信号Ｄを取り込むラッチ回路１５と、クロック信号ＣＫが‘１’のときにラッチ回路１５の出力Ｑ１を取り込むラッチ回路１３と、を備える。
【００４５】
このラッチ回路１５とラッチ回路１３は、データ取り込み時のクロック信号のレベルが反転しているため、ホールドフリーレジスタセル３全体として見ると、次のように動作する。
【００４６】
ホールドフリーレジスタセル３は、クロック信号ＣＫの立ち上りエッジで取り込むデータを確定し、クロック信号ＣＫが‘１’の間に入力データ信号Ｄが変化しても出力データ信号Ｑが変化せず、また、クロック信号ＣＫが‘０’の間は、この間にラッチ回路１５に取り込んだ入力データ信号Ｄがラッチ回路１３を通過できないため、前回取り込んだデータの保持動作を行う。
【００４７】
すなわち、ホールドフリーレジスタセル３は、通常のＤタイプフリップフロップと同様の動作を行う。
【００４８】
本実施例のマルチプレクサ１１は、実施例１とはデータの取り込みレベルが逆になるのに合わせて、クロック信号ＣＫのレベルが‘０’ であるときにデータ入力信号Ｄを出力し、クロック信号ＣＫのレベルが‘１’ であるときにラッチ回路１５の出力信号Ｑ１を出力する。
【００４９】
遅延回路１２は、実施例１と同じ範囲で、ラッチ回路１５へ入力するクロック信号ＣＫｄの遅延時間の調整を行う。
【００５０】
この遅延時間調整の分、ラッチ回路１３のセットアップ時間に対する余裕は減少するが、ホールド時間に対する余裕は、逆に増加する。したがって、ラッチ回路１３は、ホールド時間に十分な余裕を持って、ラッチ回路１５の出力Ｑ１をラッチすることができる。
【００５１】
図８に、本実施例のホールドフリーレジスタセル３の動作の例を波形図で示す。
【００５２】
クロック信号ＣＫの立ち上り（データ取り込みエッジ）に対するデータ入力信号Ｄのホールド時間が殆ど０のデータ入力信号Ｄが入力されたとき、クロック信号ＣＫが‘０’の間、マルチプレクサ１１は、データ入力信号Ｄの値を出力する。マルチプレクサ１１の出力Ｚに出力されたデータ入力信号Ｄの値は、遅延回路１２の出力ＣＫｄの立ち上りエッジでラッチ回路１５に保持される。
【００５３】
このラッチ回路１５に保持されたデータは、マルチプレクサ１１へフィードバックされ、クロック信号ＣＫが‘１’に変化した後は、マルチプレクサ１１の出力として出力される。
【００５４】
クロック信号ＣＫが‘１’の間にマルチプレクサ１１から出力されるデータは、ラッチ回路１３への入力が阻止される。したがって、ラッチ回路１５の出力Ｑ１の値は、次のクロック信号ＣＫの立ち下りまでそのまま保持される。
【００５５】
ラッチ回路１３は、このラッチ回路１５の出力Ｑ１の値を、クロック信号ＣＫの‘１’の間そのまま通過させるので、ラッチ回路１３からのデータ出力信号Ｑは，クロック信号ＣＫの次の立ち上りまでの期間、保持される。
【００５６】
このような本実施例によれば、クロック信号に対する入力データ信号のホールド時間を考慮しなくても正常にフリップフロップ動作を行うホールドフリーレジスタセルを得ることができる。
【実施例４】
【００５７】
図９は、本発明の実施例４に係るホールドフリーレジスタセルの構成の例を示す回路図である。本実施例のホールドフリーレジスタセルは、実施例３のホールドフリーレジスタセルに、実施例２と同様、グリッチ除去フィルタを付加したものである。そこで、図９において、図４および図７に示した機能ブロックと同一の機能を有するブロックにはそれぞれの図と同一の符号を付し、ここではその詳細な説明を省略する。
【００５８】
本実施例のホールドフリーレジスタセル４は、実施例３のホールドフリーレジスタセル３のラッチ回路１５の出力とラッチ回路１３の入力の間に、グリッチ除去フィルタ２１を挿入した構成を有する。
【００５９】
この構成により、ラッチ回路１５の出力に含まれるグリッチはグリッチ除去フィルタ２１に除去され、ラッチ回路１３の入力には、グリッチが含まれないクリーンな信号が入力される。
【００６０】
このよう本実施例によれば、クロック信号に対する入力データ信号のホールド時間を考慮する必要がなく、かつ、データ取り込み時に発生するおそれのあるグリッチを除去することが可能な、フリップフロップ機能を有するホールドフリーレジスタセルを得ることができる。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施例１に係るホールドフリーレジスタセルの構成の例を示す回路図。
【図２】本発明の実施例の遅延回路の遅延時間の設定範囲を説明するための図。
【図３】本発明の実施例１に係るホールドフリーレジスタセルの動作の例を示す波形図。
【図４】本発明の実施例２に係るホールドフリーレジスタセルの構成の例を示す回路図。
【図５】本発明の実施例のグリッチ除去フィルタの構成の例を示す回路図。
【図６】本発明の実施例のグリッチ除去フィルタの動作の例を示す波形図。
【図７】本発明の実施例３に係るホールドフリーレジスタセルの構成の例を示す回路図。
【図８】本発明の実施例３に係るホールドフリーレジスタセルの動作の例を示す波形図。
【図９】本発明の実施例４に係るホールドフリーレジスタセルの構成の例を示す回路図。
【符号の説明】
【００６２】
１〜４  ホールドフリーレジスタセル
１１  マルチプレクサ
１２  遅延回路
１３、１５  ラッチ回路
１４  バッファ
２１  グリッチ除去フィルタ
２１１  遅延素子
２１２  ＯＲゲート
２１３  ＡＮＤゲート
２１４  ＰＭＯＳトランジスタ
２１５  ＮＭＯＳトランジスタ
２１６  インバータ
【図１】
2008283248.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2008283248.tif 000007
【図６】
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【図７】
2008283248.tif 000009
【図８】
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【図９】
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