(57)【要約】【課題】回路パターン面積を縮小するとともに、ホールパターンの寸法精度を高める。【解決手段】ホールパターンのパターン設計方法において、パターン図に半導体集積回路の設計ルール上許される最小ピッチよりも小さい間隔のグリッドを設け、グリッドの交点である第１の格子点にホールパターンを配置するとともに第１の格子点の外周で第１の格子点に隣接する第２の格子点群には他のホールパターンを配置しないようにする。さらに、第２の格子点群の外周かつ第１の格子点から所定距離以内にある第３の格子点群に配置可能なホールパターンの数を、レジストパターンの寸法誤差と第３の格子点群に配置したホールパターンの数とを対応付けた対応関係データに基づき制御する。【選択図】  図１
2008096468.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路の設計ルール上許される最小ピッチよりも小さい間隔のグリッドをパターン図に設け、前記グリッドの交点である格子点にホールパターンを配置するとともに前記ホールパターンが配置された前記格子点に隣接する格子点には他のホールパターンを配置しないようにしたパターン設計方法であって、
ホールパターンを配置する格子点である第１の格子点と、当該第１の格子点の外周で当該第１の格子点に隣接する第２の格子点群と、当該第２の格子点群の外周かつ前記第１の格子点から所定距離以内にある第３の格子点群と、を含む領域を前記第１の格子点の配置規制領域として設定する工程と、
前記パターン図において、配置されるホールパターン毎に当該ホールパターンが配置される格子点を前記第１の格子点として当該第１の格子点の前記配置規制領域内の前記第３の格子点群に配置するホールパターン数に上限値を設定し、前記上限値以下のホールパターンを配置する工程と、
を含むパターン設計方法。
【請求項２】
半導体集積回路の設計ルール上許される最小ピッチよりも小さい間隔のグリッドをパターン図に設け、前記グリッドの交点である格子点にホールパターンを配置するとともに前記ホールパターンが配置された前記格子点に隣接する格子点には他のホールパターンを配置しないようにしたパターン設計方法であって、
ホールパターンを配置する格子点である第１の格子点と、当該第１の格子点の外周で当該第１の格子点に隣接する第２の格子点群と、当該第２の格子点群の外周かつ前記第１の格子点から所定距離以内にある第３の格子点群と、を含む領域を前記第１の格子点の配置規制領域として設定する工程と、
前記配置規制領域内で前記第３の格子点群に配置するホールパターンの数を変えた複数のパターンにつきそれぞれマスクを作製し当該マスクを用いてレジスト膜のパターニングを行ったときのレジストパターンの寸法誤差と前記第３の格子点群に配置したホールパターンの数とを対応付けた対応関係データを取得する工程と、
前記対応関係データに基づき、前記寸法誤差が所定値以下となる最大の前記ホールパターンの数を前記第３の格子点群に配置可能なホールパターンの上限値として設定する工程と、
前記パターン図において、配置されるホールパターン毎に当該ホールパターンが配置される格子点を前記第１の格子点として当該第１の格子点の前記配置規制領域内の前記第３の格子点群に前記上限値の数以下のホールパターンを配置する工程と、
を含むパターン設計方法。
【請求項３】
請求項１または２に記載のパターン設計方法において、
前記グリッドの間隔をＤとすると、前記所定距離は（５）１／２×Ｄであるパターン設計方法。
【請求項４】
請求項１または２に記載のパターン設計方法において、
前記グリッドの間隔をＤとすると、前記所定距離は（８）１／２×Ｄであるパターン設計方法。
【請求項５】
請求項１または２に記載のパターン設計方法において、
前記最小ピッチをｄ、前記グリッドの間隔をＤとすると、前記グリッドの間隔Ｄ＝ｄ／２であるパターン設計方法。
【請求項６】
請求項２に記載のパターン設計方法において、
前記寸法誤差は、レチクル寸法誤差に対するレジストパターン寸法誤差の増幅率であるパターン設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パターン設計方法に関する。
【背景技術】
【０００２】
従来、半導体集積回路のホールパターンを互いに直交する仮想グリッドの格子点に配置するレイアウト設計方法が用いられている。このように、ホールパターンを仮想グリッドの格子点上に配置することにより以下のような利点が得られる。
【０００３】
１つ目は、ＣＡＤ（Computer Aided Design）を用いた自動配置配線ツールに対応させることができる。セル、配線パターン、およびホールパターンを回路設計に合わせて定められた格子点上に配置することにより、予め格納されたプログラムに従って処理を実行するＣＡＤが、回路設計どおりに配線を配置しやすくなる。
【０００４】
２つ目は、フォトリソグラフィを良好に行うことができる。ホールパターンを配置する際、配列間隔の等しい仮想グリッドの交点となる格子点にホールパターンをアレイ状に配置するようにすれば、露光工程において、隣り合うホールパターンからの光の干渉を利用して、目標どおりの寸法および形状のホールパターンをフォトレジストに加工しやすくなる。また、ホールパターンがアレイ状に配列することなく、単に仮想グリッドの格子点上に配置されているだけでも、ＯＰＣ（Optical Proximity Correction：光学近接効果補正）における補正形状の発生が容易になるという利点がある。
【０００５】
特許文献１（特開２００５−１８９６８３号公報）には、半導体集積回路の設計ルール上許される最小ピッチよりも小さい間隔のグリッドをパターン図に設け、グリッドの交点である格子点にホールパターンを配置する技術が記載されている。
【０００６】
また、特許文献２（特開２００５−１８３７９３号公報）には、ホールパターンを互いに直交する仮想グリッドの交点である格子点に配置し、かつ、そのホールパターンの格子点に最も近い格子点である隣接格子点には他のホールパターンを配置しないようにしたレイアウト設計方法が記載されている。ここで、仮想グリッドのサイズは、半導体集積回路の露光工程におけるホールパターンの解像限界ピッチよりも小さくてよいとされている。
【０００７】
仮想グリッドのサイズを設計ルール上許される最小ピッチ（解像限界ピッチ）よりも小さくすることにより、ホールパターンの配置の自由度を向上させることができる。これにより、回路パターン面積が縮小可能となる。
【特許文献１】特開２００５−１８９６８３号公報
【特許文献２】特開２００５−１８３７９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、本発明者は、上記のように仮想グリッドを解像限界ピッチよりも小さくした場合、ある範囲内にあるホールパターンの数が多くなると、レチクルパターンをレジストパターンへ転写した際の寸法誤差が大きくなってしまうという現象を見出した。
【課題を解決するための手段】
【０００９】
本発明によれば、
半導体集積回路の設計ルール上許される最小ピッチよりも小さい間隔のグリッドをパターン図に設け、グリッドの交点である格子点にホールパターンを配置するとともにホールパターンが配置された格子点に隣接する格子点には他のホールパターンを配置しないようにしたパターン設計方法であって、
ホールパターンを配置する格子点である第１の格子点と、当該第１の格子点の外周で当該第１の格子点に隣接する第２の格子点群と、当該第２の格子点群の外周かつ前記第１の格子点から所定距離以内にある第３の格子点群と、を含む領域を前記第１の格子点の配置規制領域として設定する工程と、
前記パターン図において、配置されるホールパターン毎に当該ホールパターンが配置される格子点を前記第１の格子点として当該第１の格子点の前記配置規制領域内の前記第３の格子点群に配置するホールパターン数に上限値を設定し、前記上限値以下のホールパターンを配置する工程と、
を含むパターン設計方法が提供される。
本発明によれば、
半導体集積回路の設計ルール上許される最小ピッチよりも小さい間隔のグリッドをパターン図に設け、グリッドの交点である格子点にホールパターンを配置するとともにホールパターンが配置された格子点に隣接する格子点には他のホールパターンを配置しないようにしたパターン設計方法であって、
ホールパターンを配置する格子点である第１の格子点と、当該第１の格子点の外周で当該第１の格子点に隣接する第２の格子点群と、当該第２の格子点群の外周かつ前記第１の格子点から所定距離以内にある第３の格子点群と、を含む領域を前記第１の格子点の配置規制領域として設定する工程と、
前記配置規制領域内で前記第３の格子点群に配置するホールパターンの数を変えた複数のパターンにつきそれぞれマスクを作製し当該マスクを用いてレジスト膜のパターニングを行ったときのレジストパターンの寸法誤差と前記第３の格子点群に配置したホールパターンの数とを対応付けた対応関係データを取得する工程と、
前記対応関係データに基づき、前記寸法誤差が所定値以下となる最大の前記ホールパターンの数を前記第３の格子点群に配置可能なホールパターンの上限値として設定する工程と、
前記パターン図において、配置されるホールパターン毎に当該ホールパターンが配置される格子点を前記第１の格子点として当該第１の格子点の前記配置規制領域内の前記第３の格子点群に前記上限値の数以下のホールパターンを配置する工程と、
を含むパターン設計方法が提供される。
【００１０】
本発明者は、半導体集積回路の設計ルール上許される最小ピッチよりも小さい間隔のグリッドを設けてグリッドの格子点にホールパターンを配置した場合、当該ホールパターンから所定距離以内に配置する他のホールパターンの数が多くなるほど、レジストパターンの寸法誤差への影響が大きくなることを見出した。
【００１１】
たとえば、レジストパターンの寸法誤差として、レチクル寸法誤差に対するレジストパターン寸法誤差の増幅率を用いた場合、一般には増幅率が４〜５以下であることが要求される。たとえば、増幅率が６だと、レチクル寸法誤差がウェハ換算にして２ｎｍだとすると、レジストパターン寸法誤差は２×６＝１２ｎｍにもなってしまう。そのため、増幅率が所定値（たとえば４〜５）以下となるようにホールパターンを配置する必要がある。
【００１２】
本発明のパターンの設計方法によれば、上記のようにグリッドサイズを小さくするとともにホールパターンから所定距離以内に配置する他のホールパターンの数が制限されるので、回路パターン面積を縮小するとともにレジストパターン寸法誤差を低くすることができる。
【００１３】
ここで、グリッドサイズは、ホールパターンの解像限界ピッチより小さく、またグリッドサイズ×２がホールパターンの解像限界ピッチ以上となるようにすることができる。たとえば、ホールパターンの解像限界ピッチ（最小ピッチ）をｄとすると、グリッドの間隔Ｄ＝ｄ／２とすることができる。
【発明の効果】
【００１４】
本発明によれば、回路パターン面積を縮小するとともに、ホールパターンの寸法精度を高めることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について、図面を用いて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１６】
以下の実施の形態において、半導体集積回路の設計ルール上許される最小ピッチよりも小さい間隔の仮想グリッドをパターン図に設け、仮想グリッドの交点である格子点にホールパターンを配置するとともにホールパターンが配置された格子点に隣接する格子点には他のホールパターンを配置しないようにしたパターン設計方法を説明する。
【００１７】
（第１の実施の形態）
図１は、本実施の形態における半導体集積回路のパターン図を示す図である。
パターン図１００には、半導体集積回路の設計ルール上許される最小ピッチｄよりも小さい間隔のグリッド１０２が設けられる。ここで、グリッド１０２の間隔Ｄは、Ｄ＝ｄ／２とすることができる。
【００１８】
ここで、ホールパターンを配置する格子点を第１の格子点１０４、第１の格子点１０４の外周で第１の格子点１０４に隣接する複数の格子点を第２の格子点群１０６、第２の格子点群１０６の外周かつ第１の格子点１０４から所定距離Ｌ以内にある複数の格子点を第３の格子点群１０８とする。本実施の形態において、第１の格子点１０４、第２の格子点群１０６、および第３の格子点群１０８を含む領域を第１の格子点１０４の配置規制領域１１１とする。本実施の形態において、所定距離Ｌを（５）１／２×Ｄとすることができる。この場合、第３の格子点群１０８に含まれる格子点の数は１２個となる。所定距離Ｌは、グリッドの間隔や半導体集積回路の設計ルール上許される最小ピッチ等に応じて適宜設定することができる。
【００１９】
上述したように、本実施の形態においてホールパターンが配置された格子点に隣接する格子点には他のホールパターンを配置しないようにするため、第２の格子点群１０６にはホールパターンが配置されない。本実施の形態において、第３の格子点群１０８に設置可能なホールパターンの数を制御する。
【００２０】
第３の格子点群１０８に設置可能なホールパターンの数は、以下のようにして決定する。以下、図２も参照して説明する。図２は、本実施の形態におけるパターン設計手順を示すフローチャートである。
【００２１】
上記のようにグリッド１０２を設置し（Ｓ１００）、配置規制領域１１１を設定する（Ｓ１０２）。具体的には、所定距離Ｌを決定する。つづいて、第３の格子点群１０８に配置するホールパターンの数を変えた複数のパターンにつきそれぞれマスクを作製し当該マスクを用いてレジスト膜のパターニングを行ったときのレジストパターンの寸法誤差と第３の格子点群に配置したホールパターンの数とを対応付けた対応関係データを取得する（Ｓ１０４）。ここで、寸法誤差は、レチクル寸法誤差に対するレジストパターン寸法誤差の増幅率とすることができる。
【００２２】
次いで、ステップＳ１０４で取得した関係に基づき、寸法誤差が所定値以下となる最大のホールパターンの数を第３の格子点群１０８に配置可能なホールパターンの上限値として設定する（Ｓ１０６）。
【００２３】
その後、パターン図１００において、配置されるホールパターン毎に当該ホールパターンが配置される格子点を第１の格子点１０４としてその配置規制領域１１１内の第３の格子点群１０８群に上限値以下のホールパターンを配置する（Ｓ１０８）。これにより、パターンが設計される。
【００２４】
次に、ステップＳ１０４のホールパターンの数とそのときのレジストパターンの寸法誤差との対応関係データを取得する手順を説明する。
【００２５】
図３は、第１の格子点１０４に配置されるホールパターン１１０に対して、第３の格子点群１０８に１個、２個、３個、および４個のホールパターン１１２をそれぞれ配置したパターン図１００の例を示す図である。
【００２６】
このようなパターン図１００をもとに、レチクルを作製し、当該レチクルを用いてレジスト膜へのパターニングを行う。各パターンについて、実際に作製したレチクルおよびレジスト膜の寸法誤差を測定する。次いで、レチクル寸法誤差に対するレジストパターン寸法誤差の増幅率を求める。
【００２７】
レチクル寸法誤差に対するレジストパターン寸法誤差の増幅率は、以下のように算出することができる。たとえば、ホールパターン径の設計値ｎ１が１００ｎｍ、レチクル寸法ｎ２が１０１ｎｍ、レジスト寸法ｎ３が１０５ｎｍである場合、増幅率＝（ｎ３−ｎ１）／（ｎ２−ｎ１）＝（１０５−１００）／（１０１−１００）＝５となる。このレクチル寸法１０１ｎｍというのはウェハ上に換算した数字であり、４倍レクチルではレクチル上の実寸は４０４ｎｍである。
【００２８】
図４は、ホールパターンの数とレチクル寸法誤差に対するレジストパターン寸法誤差の増幅率とを対応付けた対応関係データを示す図である。
【００２９】
ホールパターンの数が２個の場合、レチクル寸法誤差に対するレジストパターン寸法誤差の増幅率は４以下となっている。一方、ホールパターン数が３個以上となると増幅率が５より大きくなっている。ここで、増幅率が４または５以下となるようにホールパターンの数を制御すると、第３の格子点群１０８に配置可能なホールパターンの上限値は「２個」となる。
【００３０】
なお、図３では考えられるパターン図の一部のみを示している。ある個数のホールパターンを配置する場合に複数のパターンが考えられる場合は、すべてのパターンについて、レチクル作製、当該レチクルを用いたレジスト膜のパターニングを行い、レチクル寸法誤差およびレジストパターン寸法誤差を測定する。次いで、増幅率を算出する。そして、複数のパターンの中で最も増幅率が高いパターンをその個数の増幅率として用いることができる。たとえば、図３および図４において、第３の格子点群１０８に配置するホールパターンが２個の例を（ａ）および（ｂ）の２つ示したが、（ｂ）のパターンの方が（ａ）のパターンよりも増幅率が大きい。そのため、ホールパターンの数が２個の場合のデータとしては、（ｂ）のパターンのデータを用いることができる。
【００３１】
以上の処理により、パターンが設計される。この後、パターンに基づきホールパターン形成用のレチクル（フォトマスク）を作製し、そのレチクルを用いてレジスト膜のパターニングを行い、実際の半導体装置を製造する。
【００３２】
本実施の形態におけるパターンの設計方法によれば、グリッドサイズを小さくするとともにホールパターンから所定距離以内に配置する他のホールパターンの数が制限されるので、回路パターン面積を縮小するとともにレジストパターン寸法誤差を低くすることができる。
【００３３】
（第２の実施の形態）
本実施の形態において、配置規制領域１１１を設定する際の所定距離Ｌを（８）１／２×Ｄとする点で第１の実施の形態と異なる。その他は第１の実施の形態と同様である。
【００３４】
図５は、本実施の形態における半導体集積回路のパターン図を示す図である。この場合、第３の格子点群１０８に含まれる格子点の数は１６個となる。
【００３５】
図６は、第１の格子点１０４に配置されるホールパターン１１０に対して、第３の格子点群１０８に１個、２個、および３個のホールパターン１１２をそれぞれ配置した場合のパターン図１００の例を示す図である。なお、図６では考えられるパターン図の一部のみを示している。
【００３６】
本実施の形態においても、ある個数のホールパターンを配置する場合に複数のパターンが考えられる場合は、すべてのパターンについて、レチクル作製、当該レチクルを用いたレジスト膜のパターニングを行い、レチクル寸法誤差およびレジストパターン寸法誤差を測定する。次いで、増幅率を算出する。そして、複数のパターンの中で最も増幅率が高いパターンをその個数の増幅率として用いることができる。
【００３７】
本実施の形態におけるパターンの設計方法によっても、第１の実施の形態におけるパターンの設計方法と同様のメリットが得られる。また、所定距離Ｌを大きくすることにより、さらに寸法精度を高めることができる。
【００３８】
以上、図面を参照して本発明の実施の形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００３９】
ホールパターンの数とレチクル寸法誤差に対するレジストパターン寸法誤差の増幅率とを対応付けた対応関係データを取得する際は、ホールパターンの個数の少ないものからレチクル作製、レジスト膜パターニングを行って増幅率を算出し、増幅率が所望の値を超えた場合はそれより多い個数のホールパターンについての対応関係データを取得する必要はない。たとえば、以上の実施の形態において図３および図４では、第３の格子点群１０８に配置するホールパターンの数が４個の場合の増幅率を取得する例を示した。しかし、たとえば第３の格子点群１０８に配置するホールパターンの数を１個、２個、３個と増やしていき、３個のときに増幅率が所望の値（たとえば４）をこえた場合は、４個の場合のデータを取得することなく処理を終了することができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施の形態における半導体集積回路のパターン図を示す図である。
【図２】本発明の実施の形態におけるパターン設計手順を示すフローチャートである。
【図３】第１の格子点にホールパターンを配置するとともに第３の格子点群にホールパターンを配置した場合のパターン図を示す図である。
【図４】ホールパターンの数とレチクル寸法誤差に対するレジストパターン寸法誤差の増幅率との関係を示す図である。
【図５】本発明の実施の形態における半導体集積回路のパターン図の他の例を示す図である。
【図６】第１の格子点にホールパターンを配置するとともに第３の格子点群にホールパターンを配置した場合のパターン図を示す図である。
【符号の説明】
【００４１】
１００ パターン図
１０２ グリッド
１０４ 第１の格子点
１０６ 第２の格子点群
１０８ 第３の格子点群
１１０ ホールパターン
１１１ 配置規制領域
１１２ ホールパターン
【図１】
2008096468.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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