(57)【要約】【課題】パワーデバイスの誤動作を防ぐ。【解決手段】本発明に係る半導体装置は、高電位の主電源電位と低電位の主電源電位の間に直列に接続された２つのパワーデバイスのうち高電位側のパワーデバイスを駆動制御する半導体装置であって、高電位側のパワーデバイスの導通を示す第１状態及び高電位側のパワーデバイスの非導通を示す第２状態を有する入力信号の第１，第２状態へのレベル遷移に対応して、それぞれ第１，第２のパルス信号を発生させるパルス発生回路と、第１，第２のパルス信号を高電位側へレベルシフトして、それぞれ第１，第２のレベルシフト済みパルス信号を得るレベルシフト回路と、第１のレベルシフト済みパルス信号をセット入力から入力し、第２のレベルシフト済みパルス信号をリセット入力から入力するＳＲ型フリップフロップと、ＳＲ型フリップフロップの出力を少なくとも第１，第２のパルス信号のパルス幅分遅延させる遅延回路とを備える。【選択図】図１
2008278729.tif 000002
【特許請求の範囲】
【請求項１】
高電位の主電源電位と低電位の主電源電位との間に直列に接続された２つのパワーデバイスのうち高電位側のパワーデバイスを駆動制御する半導体装置であって、
前記高電位側のパワーデバイスの導通を示す第１状態及び前記高電位側のパワーデバイスの非導通を示す第２状態を有する入力信号の前記第１，第２状態へのレベル遷移に対応して、それぞれ第１，第２のパルス信号を発生させるパルス発生回路と、
前記第１，第２のパルス信号を高電位側へレベルシフトして、それぞれ第１，第２のレベルシフト済みパルス信号を得るレベルシフト回路と、
前記第１のレベルシフト済みパルス信号をセット入力から入力し、前記第２のレベルシフト済みパルス信号をリセット入力から入力するＳＲ型フリップフロップと、
前記ＳＲ型フリップフロップの出力を少なくとも前記第１，第２のパルス信号のパルス幅分遅延させる遅延回路とを備えることを特徴とする半導体装置。
【請求項２】
前記遅延回路は、
前記第１、第２のレベルシフト済みパルス信号を入力するＮＯＲ回路と、
前記ＮＯＲ回路の出力をクロック入力から入力し、前記ＳＲ型フリップフロップの出力をデータ入力から入力するＤ型フリップフロップとを有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記遅延回路は、
前記第１のレベルシフト済みパルス信号を反転させる第１のインバータと、
前記第１のインバータの出力と前記ＳＲ型フリップフロップの出力を入力するＮＡＮＤ回路と、
前記ＮＡＮＤ回路の出力を反転させる第２のインバータと、
前記第２のインバータの出力と前記第２のレベルシフト済みパルス信号を入力するＯＲ回路とを有することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記遅延回路は、前記ＳＲ型フリップフロップの出力を遅延させる複数のインバータを有することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記遅延回路は、
コンデンサと、
前記コンデンサを充電する定電流源と、
前記ＳＲ型フリップフロップの出力に応じて前記コンデンサを充放電させるスイッチング素子とを有し、
前記コンデンサに充電された電圧を出力することを特徴とする請求項１に記載の半導体装置。
【請求項６】
高電位の主電源電位と低電位の主電源電位との間に直列に接続された２つのパワーデバイスのうち高電位側のパワーデバイスを駆動制御する半導体装置であって、
前記高電位側のパワーデバイスの導通を示す第１状態及び前記高電位側のパワーデバイスの非導通を示す第２状態を有する入力信号の前記第１，第２状態へのレベル遷移に対応して、それぞれ第１，第２のパルス信号を発生させるパルス発生回路と、
前記第１，第２のパルス信号を高電位側へレベルシフトして、それぞれ第１，第２のレベルシフト済みパルス信号を得るレベルシフト回路と、
前記第１，第２のレベルシフト済みパルス信号を少なくとも前記第１，第２のパルス信号のパルス幅分遅延させて、それぞれ第１，第２の遅延済みパルス信号を得る遅延回路と、
前記第１の遅延済みパルス信号をセット入力から入力し、前記第２の遅延済みパルス信号をリセット入力から入力するＳＲ型フリップフロップとを備えることを特徴とする半導体装置。
【請求項７】
前記遅延回路は、一端に前記第１，第２のレベルシフト済みパルス信号がそれぞれ印加され、他端に基準電圧が印加された第１，第２のコンデンサを有し、
前記第１，第２のコンデンサに充電された電圧をそれぞれ前記第１，第２の遅延済みパルス信号として出力することを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記遅延回路は、
前記第１のレベルシフト済みパルス信号を遅延させる複数の第１のインバータと、
前記第２のレベルシフト済みパルス信号を遅延させる複数の第２のインバータとを有することを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記遅延回路は、
第１，第２のコンデンサと、
前記第１，第２のコンデンサをそれぞれ充電する第１，第２の定電流源と、
前記第１，第２のレベルシフト済みパルス信号に応じて、それぞれ前記第１，第２のコンデンサを充放電させる第１，第２のスイッチング素子とを有し、
前記第１，第２のコンデンサに充電された電圧をそれぞれ前記第１，第２の遅延済みパルス信号として出力することを特徴とする請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高電位の主電源電位と低電位の主電源電位との間に直列に接続された２つのパワーデバイスのうち高電位側のパワーデバイスを駆動制御する半導体装置に関し、特にパワーデバイスの誤動作を防ぐことができる半導体装置に関するものである。
【背景技術】
【０００２】
図１４は、ハーフブリッジ回路を示す回路図である。電源ＰＳの正極と負極（接地電位ＧＮＤ）との間に、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などのパワーデバイス１０１，１０２がトーテムポール接続されている。また、パワーデバイス１０１，１０２には、それぞれフリーホイールダイオードＤ１，Ｄ２が逆並列接続されている。そして、パワーデバイス１０１とパワーデバイス１０２との接続点Ｎ１には負荷（モータなどの誘導性負荷）１０３が接続されている。
【０００３】
パワーデバイス１０１は、パワーデバイス１０２との接続点Ｎ１の電位を基準電位として、この基準電位と電源ＰＳが供給する電源電位との間でスイッチング動作するデバイスであり、高電位側パワーデバイスと呼ばれる。一方、パワーデバイス１０２は、接地電位を基準電位として、この基準電位と接続点Ｎ１の電位との間でスイッチング動作するデバイスであり、低電位側パワーデバイスと呼ばれる。
【０００４】
パワーデバイス１０１は高電位側パワーデバイス駆動回路ＨＤにより駆動され、パワーデバイス１０２は低電位側パワーデバイス駆動回路ＬＤにより駆動される。高電位側パワーデバイス駆動回路ＨＤには、高電位側電源１０４の正極の電圧ＶＢ（高電位側浮遊電源絶対電圧）と、高電位側電源１０４の負極の電圧ＶＳ（高電位側浮遊電源オフセット電圧）とが印加される。そして、高電位側パワーデバイス駆動回路ＨＤは、出力信号ＨＯをパワーデバイス１０２のゲート電極に出力する。なお、低電位側パワーデバイス駆動回路ＬＤについては、本願発明と関係が薄いので説明を省略する。
【０００５】
図１５は、従来の半導体装置を示す回路図である。この半導体装置は、高電位の主電源電位と低電位の主電源電位との間に直列に接続された２つのパワーデバイスのうち高電位側のパワーデバイスを駆動制御する高電位側パワーデバイス駆動回路である。
【０００６】
外部に設けられたマイクロコンピュータなどから入力信号ＨＩＮが与えられる。入力信号ＨＩＮは、高電位側のパワーデバイスの導通を示す“Ｈ（高電位）”（第１状態）及び高電位側のパワーデバイスの非導通を示す“Ｌ（低電位）”（第２状態）を有する。
【０００７】
パルス発生回路１１は、入力信号ＨＩＮの“Ｈ”，“Ｌ”へのレベル遷移に対応して、それぞれパルス状のＯＮ信号（第１のパルス信号），ＯＦＦ信号（第２のパルス信号）を発生させる。
【０００８】
パルス発生回路１１の２つの出力は、レベルシフトトランジスタである高耐圧Ｎチャネル型電界効果トランジスタ（以下、ＨＮＭＯＳトランジスタと呼ぶ）１２，１３のゲート電極にそれぞれ接続されている。そして、ＯＮ信号はＨＮＭＯＳトランジスタ１２のゲート電極に、ＯＦＦ信号はＨＮＭＯＳトランジスタ１３のゲート電極に与えられる。ＨＮＭＯＳトランジスタ１２，１３のドレイン電極はそれぞれ抵抗１４，１５の一端に接続されるとともに、インバータ１６，１７の入力にも接続されている。
【０００９】
このＨＮＭＯＳトランジスタ１２，１３、抵抗１４，１５及びインバータ１６，１７によりレベルシフト回路が構成される。このレベルシフト回路は、ＯＮ信号，ＯＦＦ信号を高電位側へレベルシフトして、それぞれ第１，第２のレベルシフト済みパルス信号を得る。
【００１０】
ＳＲ型フリップフロップ１９は、保護回路１８を介して、インバータ１６，１７の出力信号（第１，第２のレベルシフト済みパルス信号）をそれぞれセット入力Ｓ及びリセット入力Ｒから入力する。ここで、保護回路１８はＳＲ型フリップフロップ１９の誤動作を防止するためのフィルタ回路であり、論理ゲートによって構成されている。
【００１１】
ＳＲ型フリップフロップ１９の出力Ｑは、ＮＭＯＳトランジスタ２０のゲート電極に接続されるとともに、インバータ２１の入力にも接続され、インバータ２１の出力はＮＭＯＳトランジスタ２２のゲート電極に接続されている。ＮＭＯＳトランジスタ２０，２２の接続点の電圧を高電位側の出力信号ＨＯとして出力する。このようにＮＭＯＳトランジスタ２０，２２を相補的にＯＮ、ＯＦＦさせることでパワーデバイス１０１をスイッチングする。
【００１２】
抵抗１４，１５の他端はＮＭＯＳトランジスタ２０のドレイン電極側に接続され、電圧ＶＢが印加されている。また、ＮＭＯＳトランジスタ２２のソース電極は、ダイオード２３，２４のアノード及び図１４の接続点Ｎ１に接続され、電圧ＶＳが印加されている。ダイオード２３，２４のカソードは、それぞれＨＮＭＯＳトランジスタ１２，１３のドレイン電極に接続されている。
【００１３】
次に、図１６に示すタイミングチャートを用いて、従来の高電位側パワーデバイス駆動回路の動作について説明する。
【００１４】
まず、パルス発生回路１１は、入力信号ＨＩＮの立ち上がりに応答して、“Ｈ（高電位）”に遷移するパルス状のＯＮ信号を発生させる。このＯＮ信号によって、ＨＮＭＯＳトランジスタ１２がＯＮする。このときＯＦＦ信号は“Ｌ（低電位）”であり、ＨＮＭＯＳトランジスタ１３はＯＦＦ状態である。
【００１５】
これによってＨＮＭＯＳトランジスタ１２に接続された抵抗１４に電圧降下が発生し、インバータ１６に“Ｌ”信号が入力される。一方、ＨＮＭＯＳトランジスタ１３に接続された抵抗１５には電圧降下が発生しないので、インバータ１７には“Ｈ”信号が入力され続ける。よって、インバータ１６の出力信号は“Ｈ”に遷移するパルス信号となり、インバータ１７の出力信号は“Ｌ”状態を維持する。
【００１６】
そして、インバータ１６，１７の出力信号を受けた保護回路１８は、ＳＲ型フリップフロップ１９のセット入力Ｓに対して、インバータ１６の出力信号に対応して“Ｌ”に遷移するパルス信号を出力する。一方、保護回路１８は、ＳＲ型フリップフロップ１９のリセット入力Ｒに対して、インバータ１７の出力信号に対応して“Ｈ”信号を出力する。
【００１７】
また、パルス発生回路１１は、入力信号ＨＩＮの立ち下がりに応答して、“Ｈ（高電位）”に遷移するパルス状のＯＦＦ信号を発生させる。この場合も、上記と同様の動作を行い、保護回路１８は、ＳＲ型フリップフロップ１９のセット入力Ｓに対して、インバータ１６の出力信号に対応して“Ｈ”信号を出力する。一方、保護回路１８は、ＳＲ型フリップフロップ１９のリセット入力Ｒに対して、インバータ１７の出力信号に対応して “Ｌ”に遷移するパルス信号を出力する。
【００１８】
この結果、ＳＲ型フリップフロップ１９の出力Ｑは、ＯＮ信号が与えられるタイミングで“Ｈ”に遷移し、ＯＦＦ信号が与えられるタイミングで“Ｌ”に遷移する。また、ＮＭＯＳトランジスタ２０，２２を相補的にＯＮ、ＯＦＦさせることで得られる出力信号ＨＯも同様の信号となる。
【００１９】
ここで問題となるのは、パワーデバイス１０１，１０２で構成されるハーフブリッジ型パワーデバイスのスイッチング状態によって、接続点Ｎ１からダイオード２３，２４のアノードに至るラインで発生するｄｖ／ｄｔ過渡信号である。
【００２０】
ｄｖ／ｄｔ過渡信号が発生すると、ＨＮＭＯＳトランジスタ１２，１３のドレイン−ソース間の寄生静電容量とｄｖ／ｄｔ過渡信号との積算で得られるｄｖ／ｄｔ電流がＨＮＭＯＳトランジスタ１２，１３に同時に流れる。これにより、ＯＮ信号及びＯＦＦ信号の代わりに、ｄｖ／ｄｔ過渡信号による誤りパルスが同時に与えられることになる。このような場合に、保護回路１８は、ＳＲ型フリップフロップ１９に同時に信号入力が行われることを防止するように構成されている（例えば、特許文献１参照）。
【００２１】
【特許文献１】特開平９−２０００１７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
高電位側パワーデバイス駆動回路ＨＤの出力信号ＨＯが“Ｈ”の時、パワーデバイス１０１はＯＮとなり、図１４に示すように電流Ｉ１が流れる。その後、高電位側パワーデバイス駆動回路ＨＤの出力信号ＨＯが“Ｈ”から“Ｌ”に遷移し、パワーデバイス１０１がＯＮからＯＦＦに切り替ると、フリーホイールダイオードＤ２に電流Ｉ２が流れる還流モードになる。この時、電圧ＶＳは、ｄｖ／ｄｔ過渡信号と配線のインダクタンスにより、ＧＮＤよりも一時的に低くなり負電圧となる。
【００２３】
従来の半導体装置では、パワーデバイス１０１を切り替えるのと同時に、ＯＮ信号又はＯＦＦ信号が出力されていた。しかし、パワーデバイス１０１の切り替えにより電圧ＶＳが負電圧になった際に、ＯＮ信号，ＯＦＦ信号によりＨＮＭＯＳトランジスタ１２はＯＦＦ、ＨＮＭＯＳトランジスタ１３はＯＮとアンバランスになっている。このため、ＨＮＭＯＳトランジスタ１２，１３の寄生ダイオード２５，２６に流れるリカバリー電流に差が生じる。これにより間違った出力信号ＨＯが出力され、パワーデバイスの誤動作を引き起こすという問題があった。
【００２４】
本発明は、上述のような課題を解決するためになされたもので、その目的は、パワーデバイスの誤動作を防ぐことができる半導体装置を得るものである。
【課題を解決するための手段】
【００２５】
本発明に係る半導体装置は、高電位の主電源電位と低電位の主電源電位との間に直列に接続された２つのパワーデバイスのうち高電位側のパワーデバイスを駆動制御する半導体装置であって、高電位側のパワーデバイスの導通を示す第１状態及び高電位側のパワーデバイスの非導通を示す第２状態を有する入力信号の第１，第２状態へのレベル遷移に対応して、それぞれ第１，第２のパルス信号を発生させるパルス発生回路と、第１，第２のパルス信号を高電位側へレベルシフトして、それぞれ第１，第２のレベルシフト済みパルス信号を得るレベルシフト回路と、第１のレベルシフト済みパルス信号をセット入力から入力し、第２のレベルシフト済みパルス信号をリセット入力から入力するＳＲ型フリップフロップと、ＳＲ型フリップフロップの出力を少なくとも第１，第２のパルス信号のパルス幅分遅延させる遅延回路とを備える。本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【００２６】
本発明により、パワーデバイスの誤動作を防ぐことができる。
【発明を実施するための最良の形態】
【００２７】
実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置を示す回路図である。この半導体装置は、高電位の主電源電位と低電位の主電源電位との間に直列に接続された２つのパワーデバイスのうち高電位側のパワーデバイスを駆動制御する高電位側パワーデバイス駆動回路である。
【００２８】
外部に設けられたマイクロコンピュータなどから入力信号ＨＩＮが与えられる。入力信号ＨＩＮは、高電位側のパワーデバイスの導通を示す“Ｈ（高電位）”（第１状態）及び高電位側のパワーデバイスの非導通を示す“Ｌ（低電位）”（第２状態）を有する。
【００２９】
パルス発生回路１１は、入力信号ＨＩＮの“Ｈ”，“Ｌ”へのレベル遷移に対応して、それぞれパルス状のＯＮ信号（第１のパルス信号），ＯＦＦ信号（第２のパルス信号）を発生させる。
【００３０】
パルス発生回路１１の２つの出力は、レベルシフトトランジスタである高耐圧Ｎチャネル型電界効果トランジスタ（以下、ＨＮＭＯＳトランジスタと呼ぶ）１２，１３のゲート電極にそれぞれ接続されている。そして、ＯＮ信号はＨＮＭＯＳトランジスタ１２のゲート電極に、ＯＦＦ信号はＨＮＭＯＳトランジスタ１３のゲート電極に与えられる。ＨＮＭＯＳトランジスタ１２，１３のドレイン電極はそれぞれ抵抗１４，１５の一端に接続されるとともに、インバータ１６，１７の入力にも接続されている。
【００３１】
このＨＮＭＯＳトランジスタ１２，１３、抵抗１４，１５及びインバータ１６，１７によりレベルシフト回路が構成される。このレベルシフト回路は、ＯＮ信号，ＯＦＦ信号を高電位側へレベルシフトして、それぞれ第１，第２のレベルシフト済みパルス信号を得る。
【００３２】
ＳＲ型フリップフロップ１９は、保護回路１８を介して、インバータ１６，１７の出力信号（第１，第２のレベルシフト済みパルス信号）をそれぞれセット入力Ｓ及びリセット入力Ｒから入力する。ここで、保護回路１８は、ＳＲ型フリップフロップ１９の誤動作を防止するためのフィルタ回路であり、ＮＡＮＤ回路３１〜３３，インバータ３４〜３８及びＮＯＲ回路３９，４０によって構成されている。
【００３３】
また、ＮＯＲ回路４１は、第１、第２のレベルシフト済みパルス信号を入力してＮＯＲ演算を行う。Ｄ型フリップフロップ４２は、ＮＯＲ回路４１の出力をクロック入力Ｔから入力し、ＳＲ型フリップフロップ１９の出力をデータ入力Ｄから入力する。このＮＯＲ回路４１とＤ型フリップフロップ４２から遅延回路が構成される。この遅延回路は、ＳＲ型フリップフロップ１９の出力を少なくともＯＮ信号，ＯＦＦ信号のパルス幅分遅延させる。
【００３４】
Ｄ型フリップフロップ４２の出力Ｑ´は、ＮＭＯＳトランジスタ２０のゲート電極に接続されるとともに、インバータ２１の入力にも接続され、インバータ２１の出力はＮＭＯＳトランジスタ２２のゲート電極に接続されている。ＮＭＯＳトランジスタ２０，２２の接続点の電圧を高電位側の出力信号ＨＯとして出力する。このようにＮＭＯＳトランジスタ２０，２２を相補的にＯＮ、ＯＦＦさせることで高電位側のパワーデバイスをスイッチングする。
【００３５】
抵抗１４，１５の他端はＮＭＯＳトランジスタ２０のドレイン電極側に接続され、電圧ＶＢが印加されている。また、ＮＭＯＳトランジスタ２２のソース電極は、ダイオード２３，２４のアノード及び図１４の接続点Ｎ１に接続され、電圧ＶＳが印加されている。ダイオード２３，２４のカソードは、それぞれＨＮＭＯＳトランジスタ１２，１３のドレイン電極に接続されている。
【００３６】
図２は、本発明の実施の形態１に係る半導体装置の動作を説明するためのタイミングチャートである。図示のように、出力信号ＨＯは、ＯＮ信号，ＯＦＦ信号が出力された後に切り替る。これにより、パワーデバイスの切り替えにより電圧ＶＳが負電圧になっている時には、ＯＮ信号，ＯＦＦ信号は出力されない。従って、パワーデバイスの誤動作を防ぐことができる。また、ＳＲ型フリップフロップ１９の出力をロジック的に遅延させるため、素子ばらつきが少ない。
【００３７】
実施の形態２．
図３は、本発明の実施の形態２に係る半導体装置を示す回路図であり、図４は、その動作を説明するためのタイミングチャートである。
【００３８】
本実施の形態２では、遅延回路として、第１のインバータ４３と、ＮＡＮＤ回路４４と、第２のインバータ４５と、ＯＲ回路４６とを有する。その他の構成は実施の形態１と同様である。
【００３９】
第１のインバータ４３は、第１のレベルシフト済みパルス信号を反転させる。ＮＡＮＤ回路４４は、第１のインバータ４３の出力とＳＲ型フリップフロップ１９の出力を入力して、ＮＡＮＤ演算を行う。第２のインバータ４５は、ＮＡＮＤ回路４４の出力を反転させる。ＯＲ回路４６は、第２のインバータ４５の出力と第２のレベルシフト済みパルス信号を入力して、ＯＲ演算を行う。
【００４０】
この構成により、実施の形態１と同様の効果を奏する。また、実施の形態１よりも回路規模を小さくすることができる。
【００４１】
実施の形態３．
図５は、本発明の実施の形態３に係る半導体装置を示す回路図であり、図６は、その動作を説明するためのタイミングチャートである。
【００４２】
本実施の形態３では、遅延回路として、複数のインバータ４７，４８を有する。その他の構成は実施の形態１と同様である。この構成により、実施の形態１と同様にパワーデバイスの誤動作を防ぐことができる。また、インバータの段数によって遅延量を容易に制御することができる。
【００４３】
実施の形態４．
図７は、本発明の実施の形態４に係る半導体装置を示す回路図であり、図８は、その動作を説明するためのタイミングチャートである。
【００４４】
本実施の形態４では、遅延回路として、定電流源５１と、コンデンサ５２と、インバータ５３と、ＮＭＯＳトランジスタ５４〜５６と、ＰＭＯＳトランジスタ５７〜５９とを有する。その他の構成は実施の形態１と同様である。
【００４５】
定電流源５１はコンデンサ５２を充電する。スイッチング素子であるＮＭＯＳトランジスタ５４〜５６及びＰＭＯＳトランジスタ５７〜５９は、ＳＲ型フリップフロップ１９の出力に応じてコンデンサ５２を充放電させる。インバータ５３は、コンデンサ５２に充電された電圧を反転して出力する。
【００４６】
この構成により、実施の形態１と同様にパワーデバイスの誤動作を防ぐことができる。また、定電流源５１の電流値又はコンデンサ５２の容量値によって遅延を容易に制御することができる。
【００４７】
実施の形態５．
図９は、本発明の実施の形態５に係る半導体装置を示す回路図である。上記の実施の形態１〜４では、ＳＲ型フリップフロップ１９の後段に遅延回路が設けられていた。これに対し、本実施の形態５では、保護回路１８とＳＲ型フリップフロップ１９との間に遅延回路が設けられている。その他の構成は実施の形態１と同様である。
【００４８】
遅延回路として、インバータ６１〜６４と第１，第２のコンデンサ６５，６６が設けられている。インバータ６１，６２は、保護回路１８の出力ＬＦＳとＳＲ型フリップフロップ１９のセット入力Ｓとの間に直列接続されている。インバータ６３，６４は、保護回路１８の出力ＬＦＲとＳＲ型フリップフロップ１９のリセット入力Ｒとの間に直列接続されている。第１のコンデンサ６５の一端は、インバータ６１とインバータ６２の接続点に接続され、第１のレベルシフト済みパルス信号が印加される。第２のコンデンサ６６の一端は、インバータ６３とインバータ６４の接続点に接続され、第２のレベルシフト済みパルス信号が印加される。第１，第２のコンデンサ６５，６６の他端には電圧ＶＳが印加されている。
【００４９】
この遅延回路は、第１，第２のレベルシフト済みパルス信号を少なくともＯＮ信号，ＯＦＦ信号のパルス幅分遅延させて、それぞれ第１，第２の遅延済みパルス信号を得る。即ち、第１，第２のコンデンサ６５，６６に充電された電圧をそれぞれ第１，第２の遅延済みパルス信号として出力する。そして、ＳＲ型フリップフロップ１９は、第１の遅延済みパルス信号をセット入力Ｓから入力し、第２の遅延済みパルス信号をリセット入力Ｒから入力する。
【００５０】
ＳＲ型フリップフロップ１９の出力Ｑは、ＮＭＯＳトランジスタ２０のゲート電極に接続されるとともに、インバータ２１の入力にも接続され、インバータ２１の出力はＮＭＯＳトランジスタ２２のゲート電極に接続されている。ＮＭＯＳトランジスタ２０，２２の接続点の電圧を高電位側の出力信号ＨＯとして出力する。このようにＮＭＯＳトランジスタ２０，２２を相補的にＯＮ、ＯＦＦさせることで高電位側のパワーデバイスをスイッチングする。
【００５１】
図１０は、本発明の実施の形態５に係る半導体装置の動作を説明するためのタイミングチャートである。図示のように、出力信号ＨＯは、ＯＮ信号，ＯＦＦ信号が出力された後に切り替る。これにより、パワーデバイスの切り替えにより電圧ＶＳが負電圧になっている時には、ＯＮ信号，ＯＦＦ信号は出力されない。従って、パワーデバイスの誤動作を防ぐことができる。また、ＯＮ信号とＯＦＦ信号の遅延量をそれぞれ制御することができる。そして、第１，第２のコンデンサ６５，６６の容量値によって遅延量を容易に制御することができる。
【００５２】
実施の形態６．
図１１は、本発明の実施の形態６に係る半導体装置を示す回路図である。この半導体装置のタイミングチャートは実施の形態５と同様である。
【００５３】
本実施の形態６では、遅延回路として、保護回路１８の出力ＬＦＳとＳＲ型フリップフロップ１９のセット入力Ｓとの間に直列接続された複数の第１のインバータ７１，７２と、保護回路１８の出力ＬＦＲとＳＲ型フリップフロップ１９のリセット入力Ｒとの間に直列接続された複数の第２のインバータ７３，７４とが設けられている。その他の構成は実施の形態５と同様である。
【００５４】
この構成により、実施の形態５と同様にパワーデバイスの誤動作を防ぐことができ、ＯＮ信号とＯＦＦ信号の遅延量をそれぞれ制御することができる。また、第１，第２のインバータの段数によって遅延量を容易に制御することができる。
【００５５】
実施の形態７．
図１２は、本発明の実施の形態７に係る半導体装置を示す回路図である。この半導体装置のタイミングチャートは実施の形態５と同様である。
【００５６】
本実施の形態７では、遅延回路として、第１，第２の定電流源８０，８１と、第１，第２のコンデンサ８２，８３と、インバータ８４〜８７と、ＮＭＯＳトランジスタ８８，８９（第１，第２のスイッチング素子）とを有する。その他の構成は実施の形態５と同様である。
【００５７】
第１，第２の定電流源８０，８１は第１，第２のコンデンサ８２，８３をそれぞれ充電する。ＮＭＯＳトランジスタ８８，８９は、第１，第２のレベルシフト済みパルス信号に応じて、それぞれ第１，第２のコンデンサ８２，８３を充放電させる。インバータ８６，８７は、第１，第２のコンデンサ８２，８３に充電された電圧をそれぞれ反転して第１，第２の遅延済みパルス信号として出力する。
【００５８】
この構成により、実施の形態５と同様にパワーデバイスの誤動作を防ぐことができ、ＯＮ信号とＯＦＦ信号の遅延量をそれぞれ制御することができる。また、第１，第２の定電流源８０，８１の電流値又は第１，第２のコンデンサ８２，８３の容量値によって遅延量を容易に制御することができる。
【００５９】
実施の形態８．
図１３は、本発明の実施の形態８に係る半導体装置を示す回路図である。この半導体装置のタイミングチャートは実施の形態５と同様である。
【００６０】
本実施の形態７では、遅延回路として、第１，第２の定電流源９０，９１と、第１，第２のコンデンサ９２，９３と、インバータ９４〜９７と、ＮＭＯＳトランジスタ９８，９９（第１，第２のスイッチング素子）とを有する。その他の構成は実施の形態５と同様である。
【００６１】
第１，第２の定電流源９０，９１は第１，第２のコンデンサ９２，９３をそれぞれ充電する。ＮＭＯＳトランジスタ９８，９９は、第１，第２のレベルシフト済みパルス信号に応じて、それぞれ第１，第２のコンデンサ９２，９３を充放電させる。インバータ９６，９７は、第１，第２のコンデンサ９２，９３に充電された電圧をそれぞれ反転して第１，第２の遅延済みパルス信号として出力する。
【００６２】
この構成により、実施の形態５と同様にパワーデバイスの誤動作を防ぐことができ、ＯＮ信号とＯＦＦ信号の遅延量をそれぞれ制御することができる。また、第１，第２の定電流源９０，９１の電流値又は第１，第２のコンデンサ９２，９３の容量値によって遅延量を容易に制御することができる。
【図面の簡単な説明】
【００６３】
【図１】本発明の実施の形態１に係る半導体装置を示す回路図である。
【図２】本発明の実施の形態１に係る半導体装置の動作を説明するためのタイミングチャートである。
【図３】本発明の実施の形態２に係る半導体装置を示す回路図である。
【図４】本発明の実施の形態２に係る半導体装置の動作を説明するためのタイミングチャートである。
【図５】本発明の実施の形態３に係る半導体装置を示す回路図である。
【図６】本発明の実施の形態３に係る半導体装置の動作を説明するためのタイミングチャートである。
【図７】本発明の実施の形態４に係る半導体装置を示す回路図である。
【図８】本発明の実施の形態４に係る半導体装置の動作を説明するためのタイミングチャートである。
【図９】本発明の実施の形態５に係る半導体装置を示す回路図である。
【図１０】本発明の実施の形態５に係る半導体装置の動作を説明するためのタイミングチャートである。
【図１１】本発明の実施の形態６に係る半導体装置を示す回路図である。
【図１２】本発明の実施の形態７に係る半導体装置を示す回路図である。
【図１３】本発明の実施の形態８に係る半導体装置を示す回路図である。
【図１４】ハーフブリッジ回路を示す回路図である。
【図１５】従来の半導体装置を示す回路図である。
【図１６】従来の半導体装置の動作を説明するためのタイミングチャートである。
【符号の説明】
【００６４】
１１  パルス発生回路
１２，１３  ＨＮＭＯＳトランジスタ（レベルシフト回路）
１４，１５  抵抗（レベルシフト回路）
１６，１７  インバータ（レベルシフト回路）
１９  ＳＲ型フリップフロップ
４１  ＮＯＲ回路（遅延回路）
４２  Ｄ型フリップフロップ（遅延回路）
４３  第１のインバータ（遅延回路）
４４  ＮＡＮＤ回路（遅延回路）
４５  第２のインバータ（遅延回路）
４６  ＯＲ回路（遅延回路）
４７，４８  インバータ（遅延回路）
５１  定電流源（遅延回路）
５２  コンデンサ（遅延回路）
５４〜５９  スイッチング素子（遅延回路）
７１，７２  第１のインバータ（遅延回路）
７３，７４  第２のインバータ（遅延回路）
８０，９０  第１の定電流源（遅延回路）
８１，９１  第２の定電流源（遅延回路）
６５，８２，９２  第１のコンデンサ（遅延回路）
６６，８３，９３  第２のコンデンサ（遅延回路）
８８，９８  ＮＭＯＳトランジスタ（第１のスイッチング素子）（遅延回路）
８９，９９  ＮＭＯＳトランジスタ（第２のスイッチング素子）（遅延回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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