(57)【要約】【課題】被試験メモリのメモリセルに含まれる各ビットに関する試験時間を短縮し、被試験メモリに関する試験を高速化することができる。【解決手段】被試験メモリ９の試験結果に基づいて、不良救済単位領域ＳＧ１〜ＳＧ４毎に、不良セルのアドレスを格納する抽出メモリ５と、試験結果格納メモリ１１の試験結果に基づいて、不良救済単位領域ごとに、不良セルのアドレスを抽出メモリ５に格納する不良抽出手段７と、抽出メモリ５に格納した不良セルのアドレスにより、不良救済演算を行う不良救済演算手段３とを備える。【選択図】図１
2008004185.tif 000002
【特許請求の範囲】
【請求項１】
被試験メモリの試験を実施する試験実施手段と、
この試験実施手段の試験結果を格納する試験結果格納メモリと、
前記被試験メモリの不良救済単位領域ごとに、不良セルのアドレスを格納する抽出メモリと、
前記試験結果格納メモリの試験結果に基づいて、不良救済単位領域ごとに、前記不良セルのアドレスを前記抽出メモリに格納する不良抽出手段と、
前記抽出メモリに格納した前記不良セルのアドレスにより、不良救済演算を行う不良救済演算手段と
を備えることを特徴とする半導体メモリ試験装置。
【請求項２】
前記抽出メモリは、２以上の抽出単位メモリで構成されており、
前記不良救済演算手段は、前記不良抽出手段が前記２以上の抽出単位メモリのうちいずれか１つの抽出単位メモリに前記不良セルのアドレスを格納している間に、前記２以上の抽出単位メモリのうち他の抽出単位メモリに格納済みの前記不良セルのアドレスを読み出すことを特徴とする請求項１に記載の半導体メモリ試験装置。
【請求項３】
前記不良抽出手段は、前記試験結果格納メモリから、前記不良救済単位領域ごとに前記不良セルのアドレスを抽出し、前記抽出メモリの下位側アドレス側から詰めて順に格納し、
前記不良救済演算手段は、前記抽出メモリの下位アドレス側から、前記不良救済単位領域ごとに前記不良セルのアドレスを読み出すことを特徴とする請求項１又は請求項２に記載の半導体メモリ試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被試験メモリについて試験を実行する半導体メモリ試験装置に関する。
【背景技術】
【０００２】
一般的に半導体メモリ試験装置は、いわゆるＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、フラッシュメモリなどの被試験メモリ（以下「ＤＵＴ」とも呼称する）に対してライトアクセス及びリードアクセスを行い、被試験メモリに書き込まれた内容が読み出せるか否かを試験することで、合否判定を行っている。
【０００３】
従来の半導体メモリ試験装置は、テスタユニット、フェイルメモリ（「不良メモリ」に相当）及びバッファメモリを有する（特許文献１参照）。テスタユニットは、被試験メモリに対する試験を実行する装置である。フェイルメモリは、このテスタユニットによる被試験メモリの試験結果を記憶する記憶装置である。バッファメモリは、いわゆるリダンダンシ処理などの実行に先立って、そのフェイルメモリに記憶された試験結果を移しておくための補助記憶装置である。なお、ここでいうリダンダンシ処理とは、試験の結果、フェイルとなった被試験メモリに関して不良解析を実施して、不具合が生じているメモリセルを救済する処理である。以下、具体的に説明する。
【０００４】
図７は、従来の半導体メモリ試験装置１０１の電気的な構成例を示すブロック図である。
従来の半導体メモリ試験装置１０１は、被試験メモリ１０９のメモリセルに対して試験を実行し、不良セルが存在している場合にはその不良救済単位領域の所定単位で不良を救済する試験装置である。この半導体メモリ試験装置１０１は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）１０３、不良メモリ（フェイルメモリ）１１１、バッファメモリ１１３、不良抽出回路１０７、抽出メモリ１０５及び試験実施部１０８を有している。
【０００５】
まず、被試験メモリ１０９のメモリセルを示すアドレスは、被試験メモリ１０９の不良救済構造に応じて複数の不良救済単位領域に分かれている。この被試験メモリ１０９の各メモリセルは、これらいずれかの不良救済単位領域内に属している。ＣＰＵ１０３は、被試験メモリ１０９の各メモリセルに関する不良解析について、この不良救済単位領域ごとに実施している。
【０００６】
試験実施部１０８は、被試験メモリ１０９の各メモリセルに対して、試験パターンをライトアクセスした後にリードアクセスをすることで、被試験メモリ１０９に書き込まれた内容が正常に読み出せるか否かを試験し、その試験結果（「良否結果データ」と呼称する）を不良メモリ１１１に格納する（以下「試験処理」と呼称する）。
【０００７】
不良メモリ１１１は、被試験メモリ１０９と同一のメモリマップを有する。この不良メモリ１１１には、試験中、被試験メモリ１０９の各メモリセルに関して不良が生じているか否かが蓄積される。バッファメモリ１１３も、この不良メモリ１１１と同一のメモリマップを有している。ある１つの被試験メモリ１０９の試験が終了すると、不良メモリ１１１に蓄積された良否結果データは、バッファメモリ１１３に複写される。この複写によりその後は、後述するこの良否結果に対する不良抽出回路による抽出処理や、ＣＰＵによる不良解析処理の実施と並列して、試験実施部は、次の被試験メモリの試験を実施し、その試験結果を不良メモリに格納することができる。
【０００８】
不良抽出回路１０７は、ＣＰＵ１０３によって指定された特定のアドレス範囲にわたりバッファメモリ１１３のメモリ空間を順次走査して読み出し、不良を検出するごとに、そのアクセスしたアドレスを不良セルのアドレスとし、抽出する。不良抽出回路１０７は、その抽出結果を抽出メモリ１０５に下位アドレス側から順に詰めて格納していく（「抽出処理」と呼称する）。具体的には、例えば次のようになっている。
【０００９】
例えば、図８に示すような４つの不良救済単位領域ＳＧ１〜ＳＧ４によって構成される被試験メモリ１０９のメモリセルを考えると、上記不良抽出回路１０７は、不良救済単位領域ＳＧ１に対して抽出処理を行い、不良セル（不良）Ａ及び不良セル（不良）Ｂを抽出し、それらのアドレスを抽出メモリ１０５に格納する。
【００１０】
ここでＣＰＵ１０３は、被試験メモリ１０９について、不良救済単位領域ごとの不良メモリセルの分布に基づいて不良解析を行うが、ワード数の大きな不良メモリ１１１の各アドレスを順次走査してリードするのは時間が掛かってしまう。そこでＣＰＵ１０３は、その代わりに抽出メモリ１０５の内容を読み出し、この抽出メモリ１０５に抽出されている不良メモリセルの分布に基づいて不良解析を実施する（不良解析処理）。
【００１１】
このため、従来の半導体メモリ試験装置１０１では、上述した試験後に、ＣＰＵ１０３が、その被試験メモリ１０９に関する不良救済単位領域毎に、上述した抽出処理及び不良解析処理という組み合わせの動作（以下「一連の動作」と呼称する）を繰り返し実行していることになる。
【００１２】
【特許文献１】特開２００３−３４４９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
図１０は、従来の半導体メモリ試験装置１０１が実行する一連の動作例を時間の経過に応じて図示した図である。なお、この一連の動作例では、実線及び波線で示した矢印の長さが動作時間の長さを示しているとともに、矢印の上部に示した文字が動作内容を表しているものとする。また、「抽出」や「解析」などの文字の次に付されている数字は、各不良救済単位領域を区別するための識別子である。図１０においては、左から右に進むほど時間が進むようになっている。
【００１４】
図示した例の場合、一連の動作の実行間隔は、不良抽出回路１０７による不良抽出に掛かる不良抽出時間（図示した「抽出１」などに相当）及び、ＣＰＵ１０３による不良解析に掛かる不良解析時間（図示した「解析１」などに相当）を加えて不良救済単位領域数分掛け合わせて得られた合計時間を含んでいるとともに、これとは別に、不良メモリ１１１からバッファメモリ１１３への複写に掛かる複写時間（図示した「複写」に相当）を、さらに含むこととなる。従来の半導体メモリ試験装置１０１は、このようなバッファメモリに関する複写時間を含むことから、被試験メモリ１０９に関する試験時間が長くなっていた。
【００１５】
そこで本発明は、被試験メモリに関する試験を高速化することができる半導体メモリ試験装置を提供する。
【課題を解決するための手段】
【００１６】
上記目的を達成するための第１発明は、被試験メモリの試験を実施する試験実施手段と、この試験実施手段の試験結果を格納する試験結果格納メモリと、前記被試験メモリの不良救済単位領域ごとに、不良セルのアドレスを格納する抽出メモリと、前記試験結果格納メモリの試験結果に基づいて、不良救済単位領域ごとに、前記不良セルのアドレスを前記抽出メモリに格納する不良抽出手段と、前記抽出メモリに格納した前記不良セルのアドレスにより、不良救済演算を行う不良救済演算手段とを備えることを特徴とする半導体メモリ試験装置である。なお、ここでいう「不良救済演算」とは、不良セルのアドレスに基づいて不良セルを解析し、この解析結果に応じて、この不良セルを不良救済単位領域（或いはその所定単位）ごとに救済するために必要な一連の演算を示している。
【００１７】
第１の発明によれば、不良抽出手段が、試験結果格納メモリの試験結果に基づいて、被試験メモリの不良セルのアドレスを、その不良セルが属する不良救済単位領域ごとに抽出メモリに格納させている。
【００１８】
つまり不良抽出手段は、被試験メモリについて不良救済単位領域ごとに抽出した不良セルのアドレスを、抽出メモリに分けて格納させている。このため不良抽出手段が、全ての不良救済単位領域について、連続的に試験結果格納メモリから不良セルのアドレスを抽出メモリに抽出しているため、このような抽出処理後においては、不良救済演算手段が、抽出メモリに抽出済みの不良セルのアドレスに基づいて不良セルの解析を行うとともに不良救済演算を行うことができる。
【００１９】
さらにこのような抽出処理後、不良救済演算手段が、抽出メモリに抽出された不良セルのアドレスに基づいて不良救済演算を行っている間にも、並列して、試験実施手段が、次の被試験メモリについて試験を実施することができるようになる。
【００２０】
従って、本発明の半導体メモリ試験装置によれば、バッファメモリを搭載する必要性がなくなり、バッファメモリへの複写時間がなくなることから、被試験メモリに関する試験時間を短縮して、被試験メモリに関する試験を高速化することができる。併せて、本発明の半導体メモリ試験装置では、このようなバッファメモリを搭載する必要がないため、回路規模を小さくすることができる。
【００２１】
第２の発明は、第１の発明の構成において、前記抽出メモリは、２以上の抽出単位メモリで構成されており、前記不良救済演算手段は、前記不良抽出手段が前記２以上の抽出単位メモリのうちいずれか１つの抽出単位メモリに前記不良セルのアドレスを格納している間に、前記２以上の抽出単位メモリのうち他の抽出単位メモリに格納済みの前記不良セルのアドレスを読み出すことを特徴とする。
【００２２】
第２の発明によれば、第１の発明の作用に加えて、２以上の抽出単位メモリで構成されている抽出メモリは、いわゆるインターリーブ動作をすることになり、不良救済演算手段が、一方の抽出メモリに抽出されたある被試験メモリの不良セルのアドレスに基づき不良セルの解析を行うのと並列して、不良抽出手段が、もう一方の抽出メモリに次の被試験メモリの不良セルのアドレスを格納することができる。このため半導体メモリ試験装置は、不良救済演算手段が不良セルについての不良救済演算を高速化することができ、試験を高速化することができる。
【００２３】
第３の発明は、第１の発明又は第２の発明の構成において、前記不良抽出手段は、前記試験結果格納メモリから、前記不良救済単位領域ごとに前記不良セルのアドレスを抽出し、前記抽出メモリの下位側アドレス側から詰めて順に格納し、前記不良救済演算手段は、前記抽出メモリの下位アドレス側から、前記不良救済単位領域ごとに前記不良セルのアドレスを読み出すことを特徴とする。
【発明の効果】
【００２４】
本発明の半導体メモリ試験装置によれば、被試験メモリに関する試験を高速化することができる。
【発明を実施するための最良の形態】
【００２５】
＜第１実施形態＞
図１は、本発明の第１実施形態としての半導体メモリ試験装置１の電気的な構成例を示すブロック図である。
半導体メモリ試験装置１は、被試験メモリ９のメモリセルに関して試験を実行し、不良が生じている場合、その不良救済単位領域の所定単位で不良箇所（不良セル）を救済する試験装置である。この半導体メモリ試験装置１は、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）３、不良メモリ（フェイルメモリ）１１、不良抽出回路７、抽出メモリ５及び試験実施部８を有している。
【００２６】
試験実施部８は、被試験メモリ９の各メモリセルに対して、試験パターンに基づいてライトアクセスした後にリードアクセスをすることで、被試験メモリ９に書き込まれた内容が正常に読み出せるか否かに関して試験し、その試験結果（「良否結果データ」と呼称する）を不良メモリ１１に格納する（以下「試験処理」と呼称する）。
【００２７】
不良メモリ１１は、被試験メモリ９と同一のメモリマップを有し、試験中、被試験メモリ９の各メモリセルごとに不良が生じているか否かが蓄積される。被試験メモリ９の試験が終了すると、不良メモリ１１に蓄積された良否結果データは、後述するように抽出されて抽出メモリ５に格納される。
【００２８】
不良抽出回路７は、ＣＰＵ３により、被試験メモリ９の不良救済構造に応じて指定される不良救済単位領域の分割情報に応じて、不良メモリ１１のメモリ空間を順次リードして、不良を検出するごとに、その不良メモリ１１のアドレスを不良セルのアドレスとする。さらに不良抽出回路７は、その抽出結果である不良セルのアドレスを、そのセルが属する不良救済単位領域に対応する抽出メモリ５の抽出対象単位領域内に、下位アドレス側から順に詰めて格納する機能を有する。
【００２９】
さらにＣＰＵ３は、被試験メモリ９について、不良救済単位領域ごとに不良メモリセルの分布に基づいて不良解析を行うべく、抽出メモリ５の内容（不良メモリセルの分布）を抽出対象単位領域ごとに読み出す。ＣＰＵ３は、この抽出メモリ５に抽出されている不良セルの分布に基づいて不良解析を実施する（不良救済演算処理）。
【００３０】
半導体メモリ試験装置１は以上のような構成であり、次に半導体メモリ試験装置１の動作例について説明する。
半導体メモリ試験装置１は、被試験メモリ９のメモリセルについてライトアクセスを実行するとともにリードアクセスを実行することで、被試験メモリ９のメモリセルに書き込まれた内容が正常に読み出せるか否かを試験する。この半導体メモリ試験装置１は、被試験メモリ９のメモリセルに関する試験処理、抽出処理、解析処理及び救済処理を実行する装置である。
【００３１】
＜試験処理＞
試験実施部８は、被試験メモリ９の各メモリセルに対して、ライトアクセスした後にリードアクセスをすることで、被試験メモリ９に書き込まれた内容が正常に読み出せるか否かに関して試験し、その試験結果（良否結果データ）を不良メモリ１１に格納する。
【００３２】
不良メモリ１１は、被試験メモリ９と同一のメモリマップを有し、試験中、被試験メモリ９のメモリセルに関して不良が生じているか否かが蓄積される。被試験メモリ９の試験が終了すると、不良メモリ１１に蓄積された良否結果データは、次のように不良（フェイル）が抽出されて抽出メモリ５に格納される。
【００３３】
＜抽出処理＞
不良抽出回路７は、不良メモリ１１のメモリ空間を順次走査して、不良を検出するごとに、その不良セルのアドレスを、ＣＰＵ３によって指定された不良救済単位領域ＳＧ１などの分割情報により、このセルが属する不良救済単位領域に対応する抽出メモリ５の抽出対象単位領域内に下位アドレス側から順に詰めて格納していく。このようにすると、不良抽出回路７は、被試験メモリ９について不良救済単位領域ごとに分けて、不良セルのアドレスを、各不良セルが属する不良救済単位領域に対応する抽出メモリ５の抽出対象単位領域に格納することとなる。
【００３４】
本実施形態では、例えば、図２に示すような４つの不良救済単位領域ＳＧ１〜ＳＧ４で分けられる被試験メモリ９のメモリセルを考える。また本実施形態では、被試験メモリ９の各メモリセルを試験した結果、例えば不良セルＡ〜不良セルＤが存在しているものとする。これら不良セルＡ〜不良セルＤのうち不良セルＡ，Ｂは、各々不良救済単位領域ＳＧ１に属しており、不良セルＣ，Ｄは、各々不良救済単位領域ＳＧ４に属している。なお、不良救済単位領域ＳＧ２，ＳＧ３には不良セルが存在していない。不良抽出回路７は、不良救済単位領域ＳＧ１内で不良セルＡ及び不良セルＢを抽出するとともに、不良救済単位領域ＳＧ２及び不良救済単位領域ＳＧ３内で不良を抽出せず、不良救済単位領域ＳＧ４内で不良セルＣ及び不良セルＤを抽出する。
【００３５】
さらに不良抽出回路７は、不良救済単位領域ＳＧ１〜ＳＧ４毎に、例えば図３に示すように不良救済単位領域ＳＧ１に対応する抽出対象単位領域５ａに、不良セルＡ及び不良セルＢのアドレスを下位アドレス側から詰めて順に格納するとともに、不良救済単位領域ＳＧ４に対応する抽出対象単位領域５ｄに、不良セルＣ及び不良セルＤのアドレスを、例えば下位アドレス側から詰めて順に格納する。本実施形態では、このように抽出メモリ５に抽出された内容を「不良メモリセルの分布」と呼称している。
【００３６】
＜不良解析処理＞
ここでＣＰＵ３は、被試験メモリ９について、不良救済単位領域ごとの不良メモリセルの分布に基づいて不良解析を行うべく、抽出メモリ５の内容（不良メモリセルの分布）を読み出し、この抽出メモリ５に抽出されている不良メモリセルの分布に基づいて不良解析を実施する。
【００３７】
図４は、半導体メモリ試験装置１が実行する一連の動作例を時間の経過に応じて図示した図である。なお、これら一連の動作例では、実線及び波線で示した矢印の長さが動作時間の長さを示しているとともに、矢印の上部に示した文字が動作内容を表しているものとする。また、「抽出」や「解析」などの文字の次に付されている数字は、各不良救済単位領域を区別するための識別子である。図４においては、左から右に進むほど時間が進むように図示している。
【００３８】
図示した例の場合、上記試験処理後における、抽出処理及び解析処理を含む一連の動作（以下、単に「一連の動作」と呼称する）の実行間隔は、従来のようなバッファメモリへの複写に掛かる複写時間を含まず、不良抽出回路７による不良抽出に掛かる不良抽出時間（図示の「抽出１」〜「抽出４」に相当）及び、ＣＰＵ３による不良解析に掛かる不良解析時間（図示の「解析１」〜「解析４」に相当）の合計時間となっている。つまり半導体メモリ試験装置１においては、一連の動作の実行間隔が、不良抽出回路７による不良抽出に掛かる不良抽出時間及び、ＣＰＵ３による不良解析に掛かる不良解析時間の合計時間となっている。
【００３９】
第１実施形態によれば、不良抽出回路７が、不良メモリ１１の試験結果に基づいて、被試験メモリ９の不良セルＡのアドレスなどを、抽出メモリ５に不良救済単位領域ＳＧ１などごとに下位アドレス側から詰めて順に格納させている。
【００４０】
さらに不良抽出回路７は、同一の被試験メモリ９の不良セルＣなどのアドレスを、その不良セルＣなどが属する不良救済単位領域ＳＧ４に各々対応する抽出メモリ５の抽出対象単位領域５ｄ内に、下位アドレスから詰めて格納させている。
【００４１】
つまり不良抽出回路７は、被試験メモリ９について不良救済単位領域ＳＧ１などごとに抽出した不良セルＡなどのアドレスを、抽出メモリ５に分けて格納させている。このため不良抽出回路７が、被試験メモリ９に関して全ての不良救済単位領域ＳＧ１などについて、連続的に不良メモリ１１から不良セルのアドレスを抽出メモリ５に抽出しているため、このような抽出処理後においては、ＣＰＵ３（不良救済演算手段）が、抽出メモリ５に抽出済みの不良セルのアドレスに基づいて不良セルの解析（不良救済演算）を行うことができる。
【００４２】
さらにこのような抽出処理後、ＣＰＵ３（不良救済演算手段）が、抽出メモリ５に抽出された不良セルのアドレスに基づいて不良救済演算を行っている間にも、並列して、試験実施部８が、次の被試験メモリ９について試験を実施することができるようになる。
【００４３】
従って本実施形態によれば、バッファメモリを搭載する必要性がなくなり、このようなバッファメモリへの複写時間がなくなることから、被試験メモリ９に関する試験時間を短縮して、被試験メモリ９に関する試験を高速化することができる。しかも本実施形態によれば、このように半導体メモリ試験装置１に、不良メモリ１１に蓄積された良否結果データを抽出メモリ５に複写する際に、一時的に良否結果データを格納しておくためのバッファメモリを備えている必要がないため、回路規模を小さくすることができる。
【００４４】
＜第２実施形態＞
図５は、本発明の第２実施形態としての半導体メモリ試験装置１ａの電気的な構成例を示すブロック図である。
この半導体メモリ試験装置１ａは、第１実施形態としての半導体メモリ試験装置１とほぼ同様の構成であるとともにほぼ同様の動作を行うことから、同様の構成および動作についてはその説明を省略し、以下異なる点を中心として説明する。なお、第２実施形態において第１実施形態と同様の構成および動作について説明が及ぶ場合は、第１実施形態における符号と同一の符号を用いる。
【００４５】
第１実施形態では、半導体メモリ試験装置１が１つの抽出メモリ５を備えているのに対して、第２実施形態では、その代わりに、半導体メモリ試験装置１ａが複数（第２実施形態では２つを例示している）の抽出メモリ５ｅ，５ｆ（２以上の抽出単位メモリ）を備えている。つまり第２実施形態では、これら抽出メモリ５ｅ，５ｆによっていわゆるインターリーブ動作を実現している。
【００４６】
このような構成の半導体メモリ試験装置１ａにおいては、ＣＰＵ３及び不良抽出回路７がこれら抽出メモリ５ｅ，５ｆを用いて次のように動作する。
すなわち、不良抽出回路７が２つの抽出メモリ５ｅ，５ｆのうちいずれか一方（例えば抽出メモリ５ｅ）に不良セルのアドレスなどを格納している間に、ＣＰＵ３は、並列させて、２つの抽出メモリ５ｅ，５ｆのうちいずれか他方（例えば抽出メモリ５ｆ）に格納済みの不良セルのアドレスなどを読み出している。
【００４７】
図６は、半導体メモリ試験装置１ａが実行する動作を簡素化して表した図である。なお、図６に示した各用語は、図４に示した各用語と同一であるので、説明を省略する。
この半導体メモリ試験装置１ａは、２つの抽出メモリ５ｅ，５ｆを搭載することにより、ＣＰＵ３と不良抽出回路７とが、これら抽出メモリ５ｅ，５ｆを用いて並列的に処理を進めることができる。
【００４８】
具体的には、ＣＰＵ３は、抽出メモリ５ｅの抽出結果により解析処理（図示の「解析１」〜「解析４」に相当）を行っている間に、並列して、不良抽出回路７が、次の試験に関する抽出処理（図示の「抽出１」〜「抽出４」に相当）を実行し、その抽出結果を抽出メモリ５ｆに格納することができる。
【００４９】
第２実施形態によれば、第１実施形態とほぼ同様の有用性を発揮することができるとともに、これに加えてさらに、２以上の抽出メモリ５ｅ，５ｆは、いわゆるインターリーブ動作をすることになり、複数の被試験メモリ９についての不良セルのアドレスが次々と書き込まれるとともに同時並行して次々と読み出し可能となる。このためＣＰＵ３（不良救済演算手段）は、不良抽出回路７による抽出メモリ５ｅ，５ｆへの書き込み状況に関係なく、複数の被試験メモリ９について次々と連続して不良セルに関して不良解析を行って不良救済演算を行うことができる。このため半導体メモリ試験装置１ａは、不良セルについての不良救済演算を高速化することができ、試験を高速化することができる。
【００５０】
以上は、一実施形態についての説明であるが、本発明の実施の形態がこれに制約されることはない。上記実施形態の各構成は、上述のような形態のみならず、適宜組み合わせを変更することができる。
【図面の簡単な説明】
【００５１】
【図１】本発明の第１実施形態としての半導体メモリ試験装置の電気的な構成例を示すブロック図である。
【図２】被試験メモリのメモリセルにおける不良の具体的な配置例を示す図である。
【図３】抽出メモリに格納された良否結果データの一例を示すメモリマップである。
【図４】半導体メモリ試験装置が実行する一連の動作例を時間の経過に応じて図示した図である。
【図５】本発明の第２実施形態としての半導体メモリ試験装置の電気的な構成例を示すブロック図である。
【図６】半導体メモリ試験装置が実行する一連の動作例を時間の経過に応じて図示した図である。
【図７】従来の半導体メモリ試験装置の電気的な構成例を示すブロック図である。
【図８】被試験メモリのメモリセルにおける不良の具体的な配置例を示す図である。
【図９】抽出メモリに格納された良否結果データの一例を示すメモリマップである。
【図１０】従来の半導体メモリ試験装置が実行する一連の動作例を時間の経過に応じて図示した図である
【符号の説明】
【００５２】
１      半導体メモリ試験装置
１ａ    半導体メモリ試験装置
３      ＣＰＵ（不良救済演算手段）
５      抽出メモリ
５ａ    抽出対象単位領域
５ｂ    抽出対象単位領域
５ｃ    抽出対象単位領域
５ｄ    抽出対象単位領域
５ｅ    抽出メモリ（抽出単位メモリ）
５ｆ    抽出メモリ（抽出単位メモリ）
７      不良抽出回路（不良抽出手段）
８      試験実施部（試験実施手段）
９      被試験メモリ
１１    不良メモリ（試験結果格納メモリ）
ＳＧ１  不良救済単位領域
ＳＧ２  不良救済単位領域
ＳＧ３  不良救済単位領域
ＳＧ４  不良救済単位領域
【図１】
2008004185.tif 000003
【図２】
2008004185.tif 000004
【図３】
2008004185.tif 000005
【図４】
2008004185.tif 000006
【図５】
2008004185.tif 000007
【図６】
2008004185.tif 000008
【図７】
2008004185.tif 000009
【図８】
2008004185.tif 000010
【図９】
2008004185.tif 000011
【図１０】
2008004185.tif 000012