(57)【要約】【課題】スイッチングトランジスタおよび不揮発性のメモリトランジスタとして複数のＴＦＴを同一の基板に形成する際において、効率的に、その製造をする。【解決手段】第１ゲート電極３１１と第２ゲート電極３３２とが、半導体層３２１のチャネル形成領域３２１ｃを介して対面しているデュアルゲート構造にて、薄膜トランジスタ３００を形成する。ここでは、第１ゲート絶縁膜の側の面よりも、第２ゲート絶縁膜の側の面において、凹凸が大きくなるように、半導体層３２１を形成する。そして、その半導体層３２１に対面するように、順次、第２ボトム絶縁層３３１ｂ、電荷蓄積層３３１ｍ、第２トップ絶縁層３３１ｔを積層することによって、第２ゲート絶縁膜３３１を形成する。【選択図】図３
2008283013.tif 000002
【特許請求の範囲】
【請求項１】
基板に薄膜トランジスタが形成されている半導体装置であって、
前記薄膜トランジスタは、
チャネル形成領域を挟むように一対のソース・ドレイン領域が形成されている半導体層と、
第１ゲート絶縁膜を介して前記半導体層のチャネル形成領域に対面するように形成されている第１ゲート電極と、
第２ゲート絶縁膜を介して前記半導体層のチャネル形成領域に対面するように形成されている第２ゲート電極と
を有し、
前記第１ゲート電極と前記第２ゲート電極とが、前記半導体層のチャネル形成領域を介して対面しているデュアルゲート構造であり、
前記半導体層は、前記第１ゲート絶縁膜の側の面よりも、前記第２ゲート絶縁膜の側の面において、凹凸が大きくなるように形成されており、
前記第２ゲート絶縁膜は、
前記半導体層に対面するように絶縁材料によって形成されたトンネル絶縁層と、
前記トンネル絶縁層を介して前記半導体層に対面するように形成されており、注入された電荷を蓄積する電荷蓄積層と
を含む
半導体装置。
【請求項２】
前記薄膜トランジスタは、前記第１ゲート電極、前記第１ゲート絶縁膜、前記半導体層、前記第２ゲート絶縁膜、前記第２ゲート電極が、順次、前記基板に形成されている、
請求項１に記載の半導体装置。
【請求項３】
前記第２ゲート絶縁膜は、
前記トンネル絶縁層と前記電荷蓄積層とのそれぞれを順次介して、前記半導体層に対面するように形成されたトップ絶縁層
を、さらに含む、
請求項２に記載の半導体装置。
【請求項４】
前記トンネル絶縁層は、シリコン酸化膜であり、
前記電荷蓄積層は、シリコン窒化膜であり、
前記トップ絶縁層は、シリコン酸化膜である、
請求項３に記載の半導体装置。
【請求項５】
前記トンネル絶縁層は、前記半導体層において前記第２ゲート絶縁膜の側の面に形成されている凹凸のピーク高さよりも薄くなるように形成されている、
請求項４に記載の半導体装置。
【請求項６】
前記半導体層は、ポリシリコン膜である、
請求項５に記載の半導体装置。
【請求項７】
前記半導体層のポリシリコン膜は、レーザーを用いて結晶化されることによって形成されている、
請求項６に記載の半導体装置。
【請求項８】
前記薄膜トランジスタは、前記第１ゲート電極と前記第２ゲート電極とのそれぞれに、互いに異なる電位を印加され、前記電荷蓄積層に電荷が注入されることによって、不揮発性のメモリトランジスタとして用いられる、
請求項１に記載の半導体装置。
【請求項９】
前記薄膜トランジスタは、前記基板において複数形成されており、
当該複数の薄膜トランジスタにおいて前記不揮発性のメモリトランジスタとして用いられる薄膜トランジスタ以外の薄膜トランジスタは、前記第１ゲート電極と前記第２ゲート電極とのそれぞれに、略同じ電位を印加されることによって、スイッチングトランジスタとして用いられる、
請求項８に記載の半導体装置。
【請求項１０】
基板に薄膜トランジスタが形成されている半導体装置を駆動する、半導体装置の駆動方法であって、
前記薄膜トランジスタは、
チャネル形成領域を挟むように第１および第２のソース・ドレイン領域が一対で形成されている半導体層と、
第１ゲート絶縁膜を介して前記半導体層のチャネル形成領域に対面するように形成されている第１ゲート電極と、
第２ゲート絶縁膜を介して前記半導体層のチャネル形成領域に対面するように形成されている第２ゲート電極と
を有し、
前記第１ゲート電極と前記第２ゲート電極とが、前記半導体層のチャネル形成領域を介して互いが対面しているデュアルゲート構造であり、
前記半導体層は、前記第１ゲート絶縁膜の側の面よりも、前記第２ゲート絶縁膜の側の面において、凹凸が大きくなるように形成されており、
前記第２ゲート絶縁膜は、
前記半導体層に対面するように絶縁材料によって形成されたトンネル絶縁層と、
前記トンネル絶縁層を介して前記半導体層に対面するように形成されており、注入された電荷が蓄積される電荷蓄積層と
を含み、
前記第１ゲート電極と前記第２ゲート電極とのそれぞれに、互いに異なる電位を印加し、前記電荷蓄積層に電荷を注入することによって、当該薄膜トランジスタを不揮発性のメモリトランジスタとして用いる、
半導体装置の駆動方法。
【請求項１１】
前記薄膜トランジスタは、前記基板において複数形成されており、
当該複数の薄膜トランジスタにおいて前記不揮発性のメモリトランジスタとして用いられる薄膜トランジスタ以外の薄膜トランジスタにおいて、前記第１ゲート電極と前記第２ゲート電極とのそれぞれに、略同じ電位を印加することによって、当該薄膜トランジスタをスイッチングトランジスタとして用いる、
請求項１０に記載の半導体装置の駆動方法。
【請求項１２】
基板に薄膜トランジスタが形成されている表示装置であって、
前記薄膜トランジスタは、
チャネル形成領域を挟むように第１および第２のソース・ドレイン領域が一対で形成されている半導体層と、
第１ゲート絶縁膜を介して前記半導体層のチャネル形成領域に対面するように形成されている第１ゲート電極と、
第２ゲート絶縁膜を介して前記半導体層のチャネル形成領域に対面するように形成されている第２ゲート電極と
を有し、
前記第１ゲート電極と前記第２ゲート電極とは、前記半導体層のチャネル形成領域を介して互いが対面しており、
前記半導体層は、前記第１ゲート絶縁膜の側の面よりも、前記第２ゲート絶縁膜の側の面において、凹凸が大きくなるように形成されており、
前記第２ゲート絶縁膜は、
前記半導体層に対面するように絶縁材料によって形成されたトンネル絶縁層と、
前記トンネル絶縁層を介して前記半導体層に対面するように形成されており、注入された電荷が蓄積される電荷蓄積層と
を含み、
前記基板は、
複数の画素を有し、画像を表示する画素領域と、
前記画素領域の周囲に位置する周辺領域と
を含み、
前記画素領域と前記周辺領域との少なくとも一方において前記薄膜トランジスタが複数形成されている
表示装置。
【請求項１３】
基板に薄膜トランジスタが形成されている表示装置を駆動する、表示装置の駆動方法であって、
前記薄膜トランジスタは、
チャネル形成領域を挟むように第１および第２のソース・ドレイン領域が一対で形成されている半導体層と、
第１ゲート絶縁膜を介して前記半導体層のチャネル形成領域に対面するように形成されている第１ゲート電極と、
第２ゲート絶縁膜を介して前記半導体層のチャネル形成領域に対面するように形成されている第２ゲート電極と
を有し、
前記第１ゲート電極と前記第２ゲート電極とは、前記半導体層を介して互いが対面しており、
前記半導体層は、前記第１ゲート絶縁膜の側の面よりも、前記第２ゲート絶縁膜の側の面において、凹凸が大きくなるように形成されており、
前記第２ゲート絶縁膜は、
前記半導体層に対面するように絶縁材料によって形成されたトンネル絶縁層と、
前記トンネル絶縁層を介して前記半導体層に対面するように形成されており、注入された電荷が蓄積される電荷蓄積層と
を含み、
前記基板は、
複数の画素を有し、画像を表示する画素領域と、
前記画素領域の周囲に位置する周辺領域と
を含み、
前記画素領域と前記周辺領域との少なくとも一方において前記薄膜トランジスタが複数形成されており、
前記第１ゲート電極と前記第２ゲート電極とのそれぞれに、互いに異なる電位を印加し、前記電荷蓄積層に電荷を注入することによって、当該薄膜トランジスタを不揮発性のメモリトランジスタとして用い、
前記複数の薄膜トランジスタにおいて前記不揮発性のメモリトランジスタとして用いられる薄膜トランジスタ以外の薄膜トランジスタにおいて、前記第１ゲート電極と前記第２ゲート電極とのそれぞれに、略同じ電位を印加することによって、当該薄膜トランジスタをスイッチングトランジスタとして用いる、
表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその駆動方法、表示装置およびその駆動方法に関する。特に、基板に薄膜トランジスタが形成されている半導体装置およびその駆動方法、表示装置およびその駆動方法に関する。
【背景技術】
【０００２】
半導体装置において、ＬＣＤ（ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  ｄｉｓｐｌａｙ）装置，有機ＥＬ（ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置などの表示装置は、ＣＲＴ（Ｃａｔｈｏｄｅ  Ｒａｙ  Ｔｕｂｅ）よりも、薄型、軽量、低消費電力などの利点を有し、パーソナルコンピュータ、デジタルスチルカメラ、携帯電話などのさまざまな電子機器に利用されている。このような表示装置の表示方式として、アクティブマトリクス方式が知られている。
【０００３】
アクティブマトリクス方式の表示装置においては、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）が、ガラス基板などの絶縁基板に形成されている。
【０００４】
ＴＦＴにおいては、ポリシリコンなどの半導体層をチャネル領域に用いることが提案されている。このようにポリシリコンを用いることによって、画素をスイッチング制御する画素スイッチング素子として画素領域にＴＦＴが形成できると共に、その画素スイッチング素子を駆動する水平駆動回路または垂直駆動回路を構成する駆動素子として、その画素領域の周囲に位置する周辺領域にＴＦＴが形成できる（たとえば、特許文献１参照）。
【０００５】
この他に、不揮発性のメモリトランジスタとしてＴＦＴを形成することが提案されている（たとえば、特許文献２参照）。また、レーザーを用いてアモルファスシリコン膜をポリシリコン膜に結晶化し、そのポリシリコン膜の面に凹凸を形成した後に、そのポリシリコン膜において形成された凹凸を利用して、ＴＦＴを不揮発性のメモリトランジスタとして形成することが提案されている。これによれば、凹凸が形成されていることによって、凸部において、トンネル絶縁膜の実質的な膜厚減少や凸頂部での電界の集中が起こるために、電荷の注入効率を向上することができる（たとえば、非特許文献１参照）。
【０００６】
【特許文献１】特開２００５−２２３０２７号公報
【特許文献２】特開２００６−０１３５３４号公報
【非特許文献１】H.T.Chen et.al , "TFT Nonvolatile Memory Cell Using Sequential Lateral Solidified LTPS Process", IDW '06 Proceedings of The 13th international Display Workshops, Japan, p.269-272
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、スイッチングトランジスタや不揮発性のメモリトランジスタとして複数のＴＦＴを同一の基板に形成する際においては、その機能に応じて異なる層構成のＴＦＴを形成しなければならなかった。このため、複数のＴＦＴを効率的に製造することが困難な場合があった。
【０００８】
特に、凹凸を半導体層の面に形成することによってＴＦＴを不揮発性のメモリトランジスタとして形成する場合には、その凹凸を大きく形成する必要があるため、それと同一の層構成のＴＦＴを、周辺領域においてスイッチングトランジスタなどの駆動回路として形成した場合には、その回路においてＶｔｈ（閾値）シフトが生ずる場合があり、安定な動作を実現することが困難な場合があった。よって、上記の不具合が顕在化する場合があった。
【０００９】
また、この他に、ゲートの耐圧が十分でなく、装置の信頼性を向上することが困難な場合や、ポリシリコン膜の水素化が容易に実施できず、効率的に製造を実施することが困難な場合があった。
【００１０】
このように、装置の信頼性の向上および装置の製造効率の向上が困難な場合があった。
【００１１】
したがって、本発明は、装置の信頼性の向上および装置の製造効率の向上が容易に実施可能な、半導体装置およびその駆動方法、表示装置およびその駆動方法を提供する。
【課題を解決するための手段】
【００１２】
本発明は、基板に薄膜トランジスタが形成されている半導体装置であって、前記薄膜トランジスタは、チャネル形成領域を挟むように一対のソース・ドレイン領域が形成されている半導体層と、第１ゲート絶縁膜を介して前記半導体層のチャネル形成領域に対面するように形成されている第１ゲート電極と、第２ゲート絶縁膜を介して前記半導体層のチャネル形成領域に対面するように形成されている第２ゲート電極とを有し、前記第１ゲート電極と前記第２ゲート電極とが、前記半導体層のチャネル形成領域を介して対面しているデュアルゲート構造であり、前記半導体層は、前記第１ゲート絶縁膜の側の面よりも、前記第２ゲート絶縁膜の側の面において、凹凸が大きくなるように形成されており、前記第２ゲート絶縁膜は、前記半導体層に対面するように絶縁材料によって形成されたトンネル絶縁層と、前記トンネル絶縁層を介して前記半導体層に対面するように形成されており、注入された電荷を蓄積する電荷蓄積層とを含む。
【００１３】
好適には、前記薄膜トランジスタは、前記第１ゲート電極、前記第１ゲート絶縁膜、前記半導体層、前記第２ゲート絶縁膜、前記第２ゲート電極が、順次、前記基板に形成されている。
【００１４】
好適には、前記第２ゲート絶縁膜は、前記トンネル絶縁層と前記電荷蓄積層とのそれぞれを順次介して、前記半導体層に対面するように形成されたトップ絶縁層を、さらに含む。
【００１５】
好適には、前記トンネル絶縁層は、シリコン酸化膜であり、前記電荷蓄積層は、シリコン窒化膜であり、前記トップ絶縁層は、シリコン酸化膜である。
【００１６】
好適には、前記トンネル絶縁層は、前記半導体層において前記第２ゲート絶縁膜の側の面に形成されている凹凸のピーク高さよりも薄くなるように形成されている。
【００１７】
好適には、前記半導体層は、ポリシリコン膜である。
【００１８】
好適には、前記半導体層のポリシリコン膜は、レーザーを用いて結晶化されることによって形成されている。
【００１９】
好適には、前記薄膜トランジスタは、前記第１ゲート電極と前記第２ゲート電極とのそれぞれに、互いに異なる電位を印加され、前記電荷蓄積層に電荷が注入されることによって、不揮発性のメモリトランジスタとして用いられる。
【００２０】
好適には、前記薄膜トランジスタは、前記基板において複数形成されており、当該複数の薄膜トランジスタにおいて前記不揮発性のメモリトランジスタとして用いられる薄膜トランジスタ以外の薄膜トランジスタは、前記第１ゲート電極と前記第２ゲート電極とのそれぞれに、略同じ電位を印加されることによって、スイッチングトランジスタとして用いられる。
【００２１】
また、本発明は、基板に薄膜トランジスタが形成されている半導体装置を駆動する、半導体装置の駆動方法であって、前記薄膜トランジスタは、チャネル形成領域を挟むように第１および第２のソース・ドレイン領域が一対で形成されている半導体層と、第１ゲート絶縁膜を介して前記半導体層のチャネル形成領域に対面するように形成されている第１ゲート電極と、第２ゲート絶縁膜を介して前記半導体層のチャネル形成領域に対面するように形成されている第２ゲート電極とを有し、前記第１ゲート電極と前記第２ゲート電極とが、前記半導体層のチャネル形成領域を介して互いが対面しているデュアルゲート構造であり、前記半導体層は、前記第１ゲート絶縁膜の側の面よりも、前記第２ゲート絶縁膜の側の面において、凹凸が大きくなるように形成されており、前記第２ゲート絶縁膜は、前記半導体層に対面するように絶縁材料によって形成されたトンネル絶縁層と、前記トンネル絶縁層を介して前記半導体層に対面するように形成されており、注入された電荷が蓄積される電荷蓄積層とを含み、前記第１ゲート電極と前記第２ゲート電極とのそれぞれに、互いに異なる電位を印加し、前記電荷蓄積層に電荷を注入することによって、当該薄膜トランジスタを不揮発性のメモリトランジスタとして用いる。
【００２２】
好適には、前記薄膜トランジスタは、前記基板において複数形成されており、当該複数の薄膜トランジスタにおいて前記不揮発性のメモリトランジスタとして用いられる薄膜トランジスタ以外の薄膜トランジスタにおいて、前記第１ゲート電極と前記第２ゲート電極とのそれぞれに、略同じ電位を印加することによって、当該薄膜トランジスタをスイッチングトランジスタとして用いる。
【００２３】
また、本発明は、基板に薄膜トランジスタが形成されている表示装置であって、前記薄膜トランジスタは、チャネル形成領域を挟むように第１および第２のソース・ドレイン領域が一対で形成されている半導体層と、第１ゲート絶縁膜を介して前記半導体層のチャネル形成領域に対面するように形成されている第１ゲート電極と、第２ゲート絶縁膜を介して前記半導体層のチャネル形成領域に対面するように形成されている第２ゲート電極とを有し、前記第１ゲート電極と前記第２ゲート電極とは、前記半導体層のチャネル形成領域を介して互いが対面しており、前記半導体層は、前記第１ゲート絶縁膜の側の面よりも、前記第２ゲート絶縁膜の側の面において、凹凸が大きくなるように形成されており、前記第２ゲート絶縁膜は、前記半導体層に対面するように絶縁材料によって形成されたトンネル絶縁層と、前記トンネル絶縁層を介して前記半導体層に対面するように形成されており、注入された電荷が蓄積される電荷蓄積層とを含み、前記基板は、複数の画素を有し、画像を表示する画素領域と、前記画素領域の周囲に位置する周辺領域とを含み、前記画素領域と前記周辺領域との少なくとも一方において前記薄膜トランジスタが複数形成されている。
【００２４】
また、本発明は、基板に薄膜トランジスタが形成されている表示装置を駆動する、表示装置の駆動方法であって、前記薄膜トランジスタは、チャネル形成領域を挟むように第１および第２のソース・ドレイン領域が一対で形成されている半導体層と、第１ゲート絶縁膜を介して前記半導体層のチャネル形成領域に対面するように形成されている第１ゲート電極と、第２ゲート絶縁膜を介して前記半導体層のチャネル形成領域に対面するように形成されている第２ゲート電極とを有し、前記第１ゲート電極と前記第２ゲート電極とは、前記半導体層を介して互いが対面しており、前記半導体層は、前記第１ゲート絶縁膜の側の面よりも、前記第２ゲート絶縁膜の側の面において、凹凸が大きくなるように形成されており、前記第２ゲート絶縁膜は、前記半導体層に対面するように絶縁材料によって形成されたトンネル絶縁層と、前記トンネル絶縁層を介して前記半導体層に対面するように形成されており、注入された電荷が蓄積される電荷蓄積層とを含み、前記基板は、複数の画素を有し、画像を表示する画素領域と、前記画素領域の周囲に位置する周辺領域とを含み、前記画素領域と前記周辺領域との少なくとも一方において前記薄膜トランジスタが複数形成されており、前記第１ゲート電極と前記第２ゲート電極とのそれぞれに、互いに異なる電位を印加し、前記電荷蓄積層に電荷を注入することによって、当該薄膜トランジスタを不揮発性のメモリトランジスタとして用い、前記複数の薄膜トランジスタにおいて前記不揮発性のメモリトランジスタとして用いられる薄膜トランジスタ以外の薄膜トランジスタにおいて、前記第１ゲート電極と前記第２ゲート電極とのそれぞれに、略同じ電位を印加することによって、当該薄膜トランジスタをスイッチングトランジスタとして用いる。
【００２５】
本発明においては、第１ゲート電極と第２ゲート電極とが半導体層を介して互いが対面するように、薄膜トランジスタを形成する。ここでは、第１ゲート絶縁膜の側の面よりも、第２ゲート絶縁膜の側の面において、凹凸が大きくなるように半導体層を形成する。そして、その半導体層に対面するように絶縁材料によって形成されたトンネル絶縁層と、そのトンネル絶縁層を介して半導体層に対面するように形成されており、注入された電荷が蓄積される電荷蓄積層とを含むように、第２ゲート絶縁膜を形成する。そして、第１ゲート電極と第２ゲート電極とのそれぞれに、互いに異なる電位を印加し、電荷蓄積層に電荷を注入することによって、当該薄膜トランジスタを不揮発性のメモリトランジスタとして用いる。また、第１ゲート電極と第２ゲート電極とのそれぞれに、略同じ電位を印加することによって、当該薄膜トランジスタをスイッチングトランジスタとして用いる。
【発明の効果】
【００２６】
本発明によれば、装置の信頼性の向上および装置の製造効率の向上が容易に実施可能な、半導体装置およびその駆動方法、表示装置およびその駆動方法を提供することができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施形態の一例について、図面を参照して説明する。
【００２８】
（構成）
図１，図２は、本発明にかかる実施形態の液晶表示装置において、液晶パネル１を示す図である。
【００２９】
ここで、図１は、本発明にかかる実施形態の液晶表示装置において、液晶パネル１の構成を示す断面図である。図２は、本発明にかかる実施形態の液晶表示装置において、液晶パネル１を示す平面図である。
【００３０】
液晶パネル１は、アクティブマトリクス方式であって、図１に示すように、アレイ基板１１と、対向基板２１と、液晶層３１とを含み、画素領域ＰＡと周辺領域ＳＡとが形成されている。
【００３１】
ここで、画素領域ＰＡは、図２に示すように、液晶パネル１の中央部分に位置している。そして、この画素領域ＰＡには、複数の画素Ｐがマトリクス状に配置されており、画像が表示される。一方で、図２に示すように、画素領域ＰＡの周囲には周辺領域ＳＡが設けられている。
【００３２】
各部について順次説明する。
【００３３】
アレイ基板１１は、図１に示すように、基板であり、たとえば、ガラスなどのように、光を透過する絶縁体により形成されている。
【００３４】
このアレイ基板１１において画素領域ＰＡに対応する部分においては、複数の画素Ｐのそれぞれに対応するように、薄膜トランジスタ（図示なし）が画素スイッチング素子として形成されている。また、画素領域ＰＡにおいては、画素電極（図示なし）が画素Ｐのそれぞれに対応するように複数形成されており、画素スイッチング素子が走査信号に応じてスイッチング制御して、データ信号をその画素電極に供給する。
【００３５】
一方、周辺領域ＳＡにおいては、図２に示すように、Ｈ−Ｄｒｉｖｅｒ（水平ドライバ）１１１とＶ−Ｄｒｉｖｅｒ（垂直ドライバ）１１２とＴＧ（Ｔｉｍｉｎｇ  Ｇｅｎｅｒａｔｏｒ）１１３とＤＤＣＯＮ（ＤＣ−ＤＣ  Ｃｏｎｖｅｒｔｅｒ）１１４とを含む駆動回路と、メモリセル１１５とが、その画素Ｐを駆動するための周辺回路として、形成されている。そして、この周辺回路においては、薄膜トランジスタ（図示なし）が形成されており、具体的には、スイッチングトランジスタとして機能させる薄膜トランジスタ（図示なし）と、メモリトランジスタとして機能させる薄膜トランジスタ（図示なし）とが形成されている。この薄膜トランジスタ（図示なし）の詳細内容については、後述する。
【００３６】
対向基板２１は、図１に示すように、基板であり、アレイ基板１１と同様に、たとえば、ガラスなどのように、光を透過する絶縁体により形成されている。対向基板２１は、図１に示すように、一方の面がアレイ基板１１に間隔を隔てて対面している。そして、対向基板２１は、画素領域ＰＡの周囲においてシール材によってアレイ基板１１に貼り付けられている。また、対向基板２１においては、アレイ基板１１に形成された画素電極（図示なし）の共通電極として、対向電極（図示なし）が形成されている。
【００３７】
液晶層３１は、図１に示すように、アレイ基板１１と対向基板２１との間に形成されている。たとえば、液晶層３１は、ツイストネマティック型の液晶が、そのアレイ基板１１と対向基板２１との間に注入され、配向処理されることによって形成されている。そして、液晶層３１は、アレイ基板１１に形成された画素電極（図示なし）と対向基板２１に形成された対向電極（図示なし）とにおいて印加される電圧に基づいて、その配向状態が変化し、バックライト（図示なし）から入射された入射光を変調する。
【００３８】
アレイ基板１１に形成される薄膜トランジスタの詳細について説明する。
【００３９】
図３は、本発明にかかる実施形態の液晶パネル１においてアレイ基板１１に形成された薄膜トランジスタ３００を示す断面図である。
【００４０】
図３に示すように、薄膜トランジスタ３００は、周辺領域ＳＡにおいて、メモリトランジスタとして機能する薄膜トランジスタ３００ｍと、スイッチングトランジスタとして機能する薄膜トランジスタ３００ｓとを含むように形成されている。本実施形態においては、このメモリトランジスタとして機能する薄膜トランジスタ３００ｍと、スイッチングトランジスタとして機能する薄膜トランジスタ３００ｓとのそれぞれは、図３に示すように、互いに同様な構成にて形成されている。
【００４１】
具体的には、薄膜トランジスタ３００は、図３に示すように、第１ゲート電極３１１と、第１ゲート絶縁膜３１２と、半導体層３２１と、第２ゲート絶縁膜３３１と、第２ゲート電極３３２とを含んでおり、第１ゲート電極３１１、第１ゲート絶縁膜３１２、半導体層３２１、第２ゲート絶縁膜３３１、第２ゲート電極３３２が、アレイ基板１１の側から順次形成されている。つまり、薄膜トランジスタ３００は、第１ゲート電極３１１と第２ゲート電極３３２とが、半導体層３２１を介して互いに対面しているデュアルゲート構造である。そして、ここでは、第１ゲート絶縁膜３１２は、第１ボトム絶縁層３１２ｂと、第１トップ絶縁層３１２ｔとを含み、第２ゲート絶縁膜３３１は、第２ボトム絶縁層３３１ｂと、電荷蓄積層３３１ｍと、第２トップ絶縁層３３１ｔとを含む。
【００４２】
なお、詳細については後述するが、不揮発性のメモリトランジスタとして用いられる際には、第１ゲート電極３１１と第２ゲート電極３３２とのそれぞれに、互いに異なる電位が印加され、第２ゲート絶縁膜３３１の電荷蓄積層３３１ｍに電荷が注入される。一方で、スイッチングトランジスタとして用いられる際においては、第１ゲート電極３１１と第２ゲート電極３３２とのそれぞれに、略同じ電位が印加される。
【００４３】
薄膜トランジスタ３００の各部について順次説明する。
【００４４】
第１ゲート電極３１１は、たとえば、タングステンなどの導電材料によって構成されており、図３に示すように、アレイ基板１１の面に形成されている。具体的には、第１ゲート電極３１１は、第１ゲート絶縁膜３１２を介して半導体層３２１のチャネル形成領域３２１ｃに対面するように形成されている。また、上述したように、第１ゲート電極３１１は、その半導体層３２１を介して第２ゲート電極３３２と対面している。
【００４５】
第１ゲート絶縁膜３１２は、図３に示すように、第１ボトム絶縁層３１２ｂと、第１トップ絶縁層３１２ｔとを含み、第１ボトム絶縁層３１２ｂと、第１トップ絶縁層３１２ｔとが、順次、アレイ基板１１側から形成されている。ここで、第１ボトム絶縁層３１２ｂは、たとえば、シリコン窒化膜（ＳｉＮｘ）であり、第１トップ絶縁層３１２ｔは、シリコン酸化膜（ＳｉＯ２）である。
【００４６】
半導体層３２１は、図３に示すように、チャネル形成領域３２１ｃと、一対のソース・ドレイン領域３２１ａ，３２１ｂとを含む。半導体層３２１においては、一対のソース・ドレイン領域３２１ａ，３２１ｂがチャネル形成領域３２１ｃを挟むように形成されている。そして、本実施形態においては、半導体層３２１は、第１ゲート絶縁膜３１２の側の面よりも、第２ゲート絶縁膜３３１の側の面において、凹凸が大きくなるように形成されている。具体的には、第２ゲート絶縁膜３３１の側の面において突き出ている複数の凸部の平均高さ（平均粗さＲａ）が、第１ゲート絶縁膜３１２の側の面におけるものよりも大きくなるように形成する。すなわち、第２ゲート絶縁膜３３１の側の面の比表面積が第１ゲート絶縁膜３１２の側の面におけるものよりも大きくなるように形成する。たとえば、半導体層３２１は、ポリシリコン膜であり、詳細については後述するが、この半導体層３２１のポリシリコン膜は、レーザーを用いて結晶化されることによって、アレイ基板１１側の面に対して反対側になる表面に突起が形成される。
【００４７】
第２ゲート絶縁膜３３１は、図３に示すように、第２ボトム絶縁層３３１ｂと、電荷蓄積層３３１ｍと、第２トップ絶縁層３３１ｔとを含み、第２ボトム絶縁層３３１ｂと、電荷蓄積層３３１ｍと、第２トップ絶縁層３３１ｔとが、順次、アレイ基板１１側から形成されている。
【００４８】
この第２ゲート絶縁膜３３１において、第２ボトム絶縁層３３１ｂは、いわゆるトンネル絶縁膜であり、半導体層３２１に対面するように絶縁材料によって形成されている。具体的には、第２ゲート絶縁膜３３１は、シリコン酸化膜として形成されている。また、第２ボトム絶縁層は、半導体層３２１において第２ゲート絶縁膜３３１の側の面に形成されている凹凸のピーク高さよりも薄くなるように形成されている。
【００４９】
また、第２ゲート絶縁膜３３１において、電荷蓄積層３３１ｍは、第２ボトム絶縁層３３１ｂを介して半導体層３２１に対面するように形成されており、注入された電荷を蓄積する。具体的には、電荷蓄積層３３１ｍは、第２ボトム絶縁層３３１ｂよりもバンドギャップが小さくなるように、シリコン窒化膜のよって形成されており、注入された電荷が蓄積される。
【００５０】
そして、第２ゲート絶縁膜３３１において、第２トップ絶縁層３３１ｔは、第２ボトム絶縁層３３１ｂと電荷蓄積層３３１ｍとのそれぞれを順次介して、半導体層３２１に対面するように形成されている。具体的には、第２トップ絶縁層３３１ｔは、電荷蓄積層３３１ｍよりもバンドギャップが大きくなるように、シリコン酸化膜によって形成されている。
【００５１】
このように、第２ゲート絶縁膜３３１は、ＯＮＯ膜として形成されており、離散的に電荷をトラップし、蓄積する。
【００５２】
第２ゲート電極３３２は、たとえば、ポリシリコンなどの導電材料によって構成されており、図３に示すように、第２ゲート絶縁膜３３１を介して半導体層３２１のチャネル形成領域３２１ｃに対面するように形成されている。
【００５３】
（製造方法）
以下より、上記の薄膜トランジスタ３００をアレイ基板１１に形成する製造方法について説明する。
【００５４】
図４は、本発明にかかる実施形態において、薄膜トランジスタ３００を形成する際の各製造工程におけるアレイ基板１１の断面図である。
【００５５】
図４においては、（ａ），（ｂ），（ｃ），（ｄ）の順にて、薄膜トランジスタ３００を製造する際の各製造工程を示しており、この各製造工程を実施することによって、図３に示すように、薄膜トランジスタ３００を製造する。ここでは、図３および図４に示すように、メモリトランジスタとして機能する薄膜トランジスタ３００ｍと、スイッチングトランジスタとして機能する薄膜トランジスタ３００ｓとのそれぞれとして、薄膜トランジスタ３００を形成する。
【００５６】
各工程について順次説明する。
【００５７】
まず、図４（ａ）に示すように、第１ゲート電極３１１を形成する。
【００５８】
ここでは、アレイ基板１１の表面に、たとえば、モリブデンやタングステンなどの導電材料をスパッタリング法によってスパッタし、導電体膜を成膜した後に、リソグラフィ技術によって、その導電体膜をパターン加工することによって、この第１ゲート電極３１１を形成する。たとえば、１００ｎｍ厚になるように、第１ゲート電極３１１を形成する。
【００５９】
つぎに、図４（ｂ）に示すように、第１ゲート絶縁膜３１２を形成する。
【００６０】
ここでは、第１ボトム絶縁層３１２ｂと、第１トップ絶縁層３１２ｔとを、順次、第１ゲート電極３１１を被覆することによって、第１ゲート絶縁膜３１２を形成する。
【００６１】
具体的には、まず、たとえば、ＰＥＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、シリコン窒化膜（ＳｉＮｘ）を成膜することによって、第１ボトム絶縁層３１２ｂを形成する。たとえば、５０ｎｍ厚になるように、第１ボトム絶縁層３１２ｂを形成する。
【００６２】
その後、たとえば、ＰＥＣＶＤ法により、シリコン酸化膜（ＳｉＯ２）を成膜することによって、第１トップ絶縁層３１２ｔを形成する。たとえば、１００ｎｍ厚になるように、第１トップ絶縁層３１２ｔを形成する。
【００６３】
つぎに、図４（ｃ）に示すように、半導体層３２１を形成する。
【００６４】
ここでは、いわゆる低温ポリシリコン膜を、半導体層３２１として形成する。具体的には、まず、第１ゲート絶縁膜３１２に、たとえば、ＳｉＨ４またはＳｉ２Ｈ６を用いたＰＥＣＶＤ法により、アモルファスシリコン膜を成膜する。
たとえば、４０ｎｍ厚になるように、このアモルファスシリコン膜を成膜する。
【００６５】
そして、そのアモルファスシリコン膜を結晶化してポリシリコン膜を形成する。たとえば、エキシマレーザーを用いて結晶化する。例えば、３００ｍＪ／ｃｍ２のエネルギー密度条件にて照射する。
【００６６】
このようにして形成されたポリシリコン膜において、第１ゲート絶縁膜３１２の側の面に対して反対側の表面は、凹凸になり、その表面には、リッジ（ｒｉｄｇｅ）Ｒが設けられる。たとえば、凹凸のピーク高さが６０ｎｍ以上１００ｎｍ以下になるように形成する。
【００６７】
なお、ここで、ピーク高さとは、複数形成されている凸部において、その高さの最大値をいう。すなわち、複数形成されている凸部において、その凸部のボトムからトップまでの距離が最も大きい値を示す。
【００６８】
そして、このポリシリコン膜をリソグラフィ技術にてパターン加工することによって、半導体層３２１を形成する。
【００６９】
つぎに、図４（ｄ）に示すように、第２ゲート絶縁膜３３１を形成する。
【００７０】
ここでは、第２ボトム絶縁層３３１ｂと、電荷蓄積層３３１ｍと、第２トップ絶縁層３３１ｔとを、順次、アレイ基板１１側から形成することによって、この第２ゲート絶縁膜３３１を形成する。本実施形態においては、上述したように、ＯＮＯ膜を、第２ゲート絶縁膜３３１として設ける。
【００７１】
具体的には、まず、半導体層３２１を被覆するように、たとえば、ＰＥＣＶＤ法により、シリコン酸化膜（ＳｉＯ２）を成膜することによって、この第２ボトム絶縁層３３１ｂを形成する。本実施形態においては、半導体層３２１において第２ゲート絶縁膜３３１の側の面に形成されている凹凸のピーク高さよりも薄くなるように、且つ充分なトンネル電流を得られる膜厚に、第２ボトム絶縁層３３１ｂを形成する。たとえば、半導体層３２１における凹凸のピーク高さが８０ｎｍである場合には、２０ｎｍ厚になるように第２ボトム絶縁層３３１ｂを形成する。このようにすることによって、凸部に形成される第２ボトム絶縁層３３１ｂは、実質的に平坦部より薄くなり（約１５ｎｍ）、局所的にトンネル電流が流れやすい構造が形成可能となる。ポリシリコン膜の凹凸ピーク高さは、第２ボトム絶縁膜厚さより高くしないと、上記凸部での実効的な膜厚減少効果が充分に得られなくなるからである。
【００７２】
そして、この第２ボトム絶縁層３３１ｂを被覆するように、たとえば、ＰＥＣＶＤ法により、シリコン窒化膜（ＳｉＮｘ）を成膜することによって、電荷蓄積層３３１ｍを形成する。つまり、注入された電荷が蓄積可能なるように、第２ボトム絶縁層３３１ｂおよび第２トップ絶縁層３３１ｔよりもバンドギャップが小さくなるシリコン窒化膜を用いて電荷蓄積層３３１ｍを形成する。たとえば、２５ｎｍ厚になるように、電荷蓄積層３３１ｍを形成する。
【００７３】
そして、この電荷蓄積層３３１ｍを被覆するように、たとえば、ＣＶＤ法により、シリコン酸化膜（ＳｉＯ２）を成膜することによって、トップ絶縁層３３１ｔを形成する。たとえば、３０ｎｍ厚になるように、トップ絶縁層３３１ｔを形成する。
【００７４】
つぎに、図３に示すように、第２ゲート電極３３２を形成する。
【００７５】
ここでは、たとえば、モリブデンもしくはタングステン膜をスパッタ法によって成膜する。また、たとえば、２００ｎｍ厚になるように、このモリブデンもしくはタングステン膜を成膜する。その後、リソグラフィ技術によって、モリブデンもしくはタングステン膜をパターン加工することによって、この第２ゲート電極３３２を形成する。具体的には、図３に示すように、半導体層３２１を介して、第１ゲート電極３１１に対面するように、第２ゲート電極３３２を形成する。
【００７６】
そして、この第２ゲート電極３３２をマスクとして、半導体層３２１に不純物をイオン注入法によってドーピングする。たとえば、リンをドーピングする。その後、アニール処理を実施することによって、その半導体層３２１にドーピングした不純物を活性化させる。
【００７７】
（駆動方法）
以下より、本実施形態の薄膜トランジスタの駆動方法について説明する。
【００７８】
図５は、本発明にかかる実施形態において、薄膜トランジスタを駆動する際の動作を示す回路図である。図５において、（ａ）は、薄膜トランジスタ３００の回路図である。また、図５において、（ｂ），（ｃ），（ｄ）は、薄膜トランジスタ３００をメモリトランジスタとして機能させる際の電圧条件を示しており、（ｅ）は、薄膜トランジスタ３００をスイッチングトランジスタとして機能させる際の電圧条件を示している。具体的には、（ｂ）は、プログラム動作を行う際の電圧条件を示している。（ｃ）は、消去（Ｅｒａｃｅ）動作を行う際の電圧条件を示している。（ｄ）は、読み込み（Ｒｅａｄ）動作を行う際の電圧条件を示している。
【００７９】
図５（ａ）においては、Ｇｃは、コントロール用ゲート電極を示し、図３に示した薄膜トランジスタ３００の第１ゲート電極３１１が、これに相当する。そして、Ｇｍは、メモリ書き込み用ゲート電極を示し、図３に示した薄膜トランジスタ３００の第２ゲート電極３３２が、これに相当する。そして、Ｓは、ソース電極を示し、図３に示した薄膜トランジスタ３００の半導体層３２１において一方の不純物領域に接続された電極（図示なし）が、これに相当する。そして、Ｄは、ドレイン電極を示し、図３に示した薄膜トランジスタ３００の半導体層３２１において他方の不純物領域に接続された電極（図示なし）が、これに相当する。
【００８０】
薄膜トランジスタ３００をメモリトランジスタとして機能させる際の動作について説明する。
【００８１】
この場合において、プログラム動作を行う際には、図５（ｂ）に示すように、電圧を印加する。
【００８２】
ここでは、以下の数式（１），（２）を満たすように、電圧を印加する。なお、本数式において、ＶＧｃは、コントロール用ゲート電極Ｇｃに印加する印加電圧であり、ＶＧｍは、メモリ書き込み用ゲート電極Ｇｍに印加する印加電圧であり、Ｖｉは、インパクトイオンが注入される電圧である。
【００８３】
｜ＶＧｃ｜＜｜Ｖｉ｜      ・・・（１）
【００８４】
｜ＶＧｍ｜＞｜Ｖｉ｜      ・・・（２）
【００８５】
具体的には、図５（ｂ）に示すように、ＶＧｃ＝−６Ｖとする。すなわち、絶縁膜へのインパクトイオンの注入が起こらない電圧を、コントロール用ゲート電極Ｇｃに印加する。
【００８６】
そして、図５（ｂ）に示すように、ＶＧｍ＝９Ｖとする。すなわち、電荷注入が起こり得る電圧を、メモリ書き込み用ゲート電極Ｇｍに印加する。
【００８７】
そして、ソース電極Ｓに印加する電圧ＶＳについては、ＶＳ＝−６Ｖとし、ドレイン電極Ｄに印加する電圧ＶＤについては、ＶＤ＝＋６Ｖとする。すなわち、ソース電極Ｓとドレイン電極Ｄとの間においてインパクトイオン化が起こり得る電界を効率的にかけるように、印加する。
【００８８】
このように各部に電圧を印加することによって、メモリ書き込み用ゲート電極Ｇｍの側の絶縁膜に電荷が注入され、トランジスタのＶｔｈシフトを起こすことができる。
【００８９】
また、薄膜トランジスタ３００をメモリトランジスタとして機能させるときにおいて、消去（Ｅｒａｃｅ）動作を行う際には、図５（ｃ）に示すように、電圧を印加する。
【００９０】
ここでは、メモリ書き込み用ゲート電極Ｇｍの側の絶縁膜のみに、プログラム動作とは逆の電荷が注入されるような条件にて電圧を印加する。
【００９１】
具体的には、図５（ｃ）に示すように、ＶＧｃ＝６Ｖとするとともに、ＶＧｍ＝−９Ｖとする。
【００９２】
また、薄膜トランジスタ３００をメモリトランジスタとして機能させるときにおいて、読み込み（Ｒｅａｄ）動作を行う際には、図５（ｄ）に示すように、電圧を印加する。
【００９３】
ここでは、書き込まれた状態に影響を与えない範囲の電圧を印加する。
【００９４】
具体的には、図５（ｄ）に示すように、ＶＧｃ＝２Ｖ，ＶＧｍ＝０Ｖ，ＶＳ＝０Ｖ，ＶＤ＝３Ｖとする。
【００９５】
薄膜トランジスタ３００をスイッチングトランジスタとして機能させる際の動作について説明する。
【００９６】
この場合には、図５（ｅ）に示すように、電圧を印加する。
【００９７】
ここでは、コントロール用ゲート電極Ｇｃとメモリ書き込み用ゲート電極Ｇｍとのそれぞれが同電位になるように電圧を印加する。すなわち、ＶＧｃ＝ＶＧｍとする。なお、この場合には、インパクトイオンの書き込みが起こらない電圧以下にすることが好ましい。
【００９８】
以上のように、本実施形態においては、第１ゲート電極３１１と第２ゲート電極３３２とが、半導体層３２１のチャネル形成領域３２１ｃを介して対面しているデュアルゲート構造にて、薄膜トランジスタ３００を形成する。ここでは、第１ゲート絶縁膜３１２の側の面よりも、第２ゲート絶縁膜３３１の側の面において、凹凸が大きくなるように、半導体層３２１を形成する。そして、その半導体層３２１に対面するように、順次、第２ボトム絶縁層３３１ｂ、電荷蓄積層３３１ｍ、第２トップ絶縁層３３１ｔを積層することによって、第２ゲート絶縁膜３３１を形成する。そして、本実施形態においては、第１ゲート電極３１１と第２ゲート電極３３２とのそれぞれに、互いに異なる電位を印加し、電荷蓄積層に電荷を注入することによって、不揮発性のメモリトランジスタとして薄膜トランジスタ３００を用いる。また、複数の薄膜トランジスタ３００において不揮発性のメモリトランジスタとして用いられる薄膜トランジスタ以外の薄膜トランジスタについては、第１ゲート電極３１１と第２ゲート電極３３２とのそれぞれに、同じ電位の電圧を印加することによって、スイッチングトランジスタとして薄膜トランジスタ３００を用いる。
【００９９】
このようにすることによって、本実施形態は、スイッチングトランジスタおよび不揮発性のメモリトランジスタとして薄膜トランジスタ３００を機能させることが可能である。また、本実施形態おいては、半導体層３２１において高い電荷注入効率を得ることが可能な凹凸の面の側に、第２ボトム絶縁層３３１ｂ、電荷蓄積層３３１ｍ、第２トップ絶縁層３３１ｔを順次設けて、第２ゲート絶縁膜３３１を形成しているため、不揮発性のメモリトランジスタとして好適に機能する。そして、スイッチングトランジスタとして使用する際にはＶｔｈシフトが生ずることを防止できるため、安定な動作を実現することができる。
【０１００】
したがって、本実施形態は、スイッチングトランジスタおよび不揮発性のメモリトランジスタとして複数のＴＦＴを同一の基板に形成する際においては、その機能に応じて異なる層構成のＴＦＴを形成する必要がないため、効率的に製造することができる。
【０１０１】
図６と図７は、本発明にかかる実施形態において、薄膜トランジスタ３００の特性を示す図である。
【０１０２】
ここで、図６は、本発明にかかる実施形態において、薄膜トランジスタ３００の電流特性を示す図である。図６において、（ａ）は、ゲート電圧Ｖｇ（Ｖ）と、電流Ｉｄ（Ａ）との関係を示す図であり、（ｂ）は、ゲート電圧Ｖｇ（Ｖ）と、移動度μ（ｃｍ２／Ｖｓ）との関係を示す図である。ここでは、鎖線Ｌ１は、本実施形態に係る薄膜トランジスタ３００において、ボトムゲート構造部分に対応するＴＦＴにした場合の結果を示している。また、実線Ｌ２は、本実施形態に係る薄膜トランジスタ３００において、第２ゲート絶縁膜３３１を、シリコン酸化膜のみに置換した場合の結果を示している。また、実線Ｌ３は、本実施形態に係る薄膜トランジスタ３００の場合の結果を示している。
【０１０３】
一方、図７は、本発明にかかる実施形態において、ゲート電圧Ｖｇ（Ｖ）と、リーク電流Ｉｇ（Ａ）との関係を示す図である。図７において、（ａ）は、本実施形態の薄膜トランジスタ３００において第２ゲート絶縁膜３３１をシリコン酸化膜のみに置換した場合の結果を示している。また、（ｂ）は、本実施形態の薄膜トランジスタ３００の場合の結果を示している。
【０１０４】
図６に示すように、本実施形態の薄膜トランジスタ３００は、他のものに比較して、好適な電流特性を示している。これは、第２ゲート絶縁膜３３１において電荷蓄積層３３１ｍとしてＣＶＤ法によって形成されているシリコン窒化膜は、水素を多く含んでいるため、そのシリコン窒化膜から水素が供給されることによって、ポリシリコン膜の水素化が促進されることに起因する。すなわち、第２ゲート絶縁膜３３１においてシリコン窒化膜がなく、水素を多く含まない構成の場合には、外部から供給される水素が第２ゲート電極によって阻害され、水素化が十分でなくなる場合があるため、電流特性を向上させることが困難になるのに対して、本実施形態においては、電荷蓄積層３３１に含まれる水素が阻害されずに供給されるために、本効果を得ることができる。
【０１０５】
また、図７（ｂ）に示すように、本実施形態の薄膜トランジスタ３００は、第２ゲート絶縁膜３３１をＯＮＯ膜として形成しているために、図７（ａ）に示した場合と比較して、絶縁破壊がされにくいため、リーク電流の発生を防止することができる。
【０１０６】
したがって、本実施形態は、半導体層３２１であるポリシリコン膜の水素化が容易に実施でき、効率的に製造を実施することが容易にすることができる。また、本実施形態は、ゲートの耐圧を向上させることができ、装置の信頼性を向上することができる。
【０１０７】
なお、上記の本実施形態において、液晶パネル１は、本発明の半導体装置、表示装置に相当する。また、上記の本実施形態において、アレイ基板１１は、本発明の基板に相当する。また、上記の本実施形態において、画素領域ＰＡは、本発明の画素領域に相当する。また、上記の本実施形態において、周辺領域ＳＡは、本発明の周辺領域に相当する。また、上記の本実施形態において、薄膜トランジスタ３００は、本発明の薄膜トランジスタに相当する。また、上記の本実施形態において、第１ゲート電極３１１は、本発明の第１ゲート電極に相当する。また、上記の本実施形態において、第１ゲート絶縁膜３１２は、本発明の第１ゲート絶縁膜に相当する。また、上記の本実施形態において、半導体層３２１は、本発明の半導体層に相当する。また、上記の本実施形態において、第２ゲート絶縁膜３３１は、本発明の第２ゲート絶縁膜に相当する。また、上記の本実施形態において、第２ゲート電極３３２は、本発明の第２ゲート電極に相当する。また、上記の本実施形態において、第２ボトム絶縁層３３１ｂは、本発明のトンネル絶縁層に相当する。また、上記の本実施形態において、電荷蓄積層３３１ｍは、本発明の電荷蓄積層に相当する。また、上記の本実施形態において、第２トップ絶縁層３３１ｔは、本発明のトップ絶縁層に相当する。
【０１０８】
また、本発明の実施に際しては、上記した実施形態に限定されるものではなく、種々の変形形態を採用することができる。
【０１０９】
たとえば、本実施形態の薄膜トランジスタ３００を駆動する際には、上記した電圧条件に限定されない。
【０１１０】
図８は、本発明に係る実施形態において、薄膜トランジスタを駆動する際の動作を示す回路図である。図８において、（ａ）は、プログラム動作を行う際の電圧条件を示している。（ｂ）は、消去（Ｅｒａｃｅ）動作を行う際の電圧条件を示している。
【０１１１】
図８（ａ）に示すように、プログラム動作を行う際には、ＶＧｃ＝６Ｖ、ＶＧｍ＝９Ｖ、ＶＳ＝０Ｖ、ＶＤ＝＋６Ｖとする。また、消去（Ｅｒａｃｅ）動作を行う際には、図８（ｂ）に示すように、ＶＧｃ＝−６Ｖ、ＶＧｍ＝−９Ｖ、ＶＳ＝０Ｖ、ＶＤ＝＋６Ｖとする。このように、メモリ用ゲート電極Ｇｍとコントロール用ゲート電極Ｇｃとの間において印加する電圧を同符合にし、大きな電圧差がない電圧条件にした場合においても、薄膜トランジスタ３００をメモリトランジスタとして駆動させることができる。
【０１１２】
また、たとえば、本実施形態においては、薄膜トランジスタ３００を、液晶パネルの周辺領域ＳＡにおいて、メモリセルと駆動回路とのそれぞれに形成する場合について説明したが、これに限定されない。たとえば、以下のような構成にしても良い。
【０１１３】
図９は、本発明にかかる実施形態の液晶表示装置において、液晶パネル１を示す平面図である。
【０１１４】
図９（ａ）に示すように、本実施形態の薄膜トランジスタ３００を、画素領域ＰＡにおいて設けられたメモリセル１１５ａに形成してもよい。つまり、画素領域ＰＡと周辺領域ＳＡとの少なくとも一方に薄膜トランジスタ形成する。この場合には、パーシャル駆動時などのデータ書き換えを不要とし、消費電力の低減を実現することができる。また、１ビットメモリから多ビットの配置が容易に可能となる。
【０１１５】
また、図９（ｂ）に示すように、周辺領域ＳＡにおいて設けられたメモリセル付きＤＡＣ１１５ｂに、本実施形態の薄膜トランジスタ３００を形成してもよい。この場合には、ラインメモリ機能を容易に実現することができる。
【０１１６】
また、本実施形態においては、液晶表示装置において薄膜トランジスタ３００を形成する場合について説明したが、これに限定されない。液晶表示装置の他、有機ＥＬ装置などの表示装置を含む、半導体装置に適用可能である。
【０１１７】
また、この他に、本実施形態においては、デュアルゲート構造のＴＦＴにおいて、一方のゲートの側を電荷蓄積可能なようにＭＯＮＯＳ構造とし、他方のゲートの側を、その一方のゲートの側よりも、電荷蓄積がされないような構造にした場合について説明したが、これに限定されない。バンドギャップが大きな材料を用いてトンネル絶縁層を形成すると共に、そのトンネル絶縁層よりもバンドギャップが小さくなる材料を用いて電荷蓄積層を形成することによって、本発明に係る薄膜トランジスタを製造することができる。たとえば、いわゆるフローティングゲート構造にて、一方のゲートの側を電荷蓄積可能なように形成してもよい。
【図面の簡単な説明】
【０１１８】
【図１】図１は、本発明にかかる実施形態の液晶表示装置において、液晶パネル１の構成を示す断面図である。
【図２】図２は、本発明にかかる実施形態の液晶表示装置において、液晶パネル１を示す平面図である。
【図３】図３は、本発明にかかる実施形態の液晶パネル１においてアレイ基板１１に形成された薄膜トランジスタを示す断面図である。
【図４】図４は、本発明にかかる実施形態において、薄膜トランジスタ３００を形成する際の各製造工程におけるアレイ基板１１の断面図である。
【図５】図５は、本発明にかかる実施形態において、薄膜トランジスタを駆動する際の動作を示す回路図である。
【図６】図６は、本発明にかかる実施形態において、薄膜トランジスタ３００の電流特性を示す図である。
【図７】図７は、本発明にかかる実施形態において、ゲート電圧Ｖｇ（Ｖ）と、リーク電流Ｉｇ（Ａ）との関係を示す図である。
【図８】図８は、本発明に係る実施形態において、薄膜トランジスタを駆動する際の動作を示す回路図である。
【図９】図９は、本発明にかかる実施形態の液晶表示装置において、液晶パネル１を示す平面図である。
【符号の説明】
【０１１９】
１：液晶パネル（半導体装置、表示装置）、１１：アレイ基板（基板）、２１：対向基板、３１：液晶層、ＰＡ：画素領域、ＳＡ：周辺領域、３００：薄膜トランジスタ（薄膜トランジスタ）、３１１：第１ゲート電極（第１ゲート電極）、３１２：第１ゲート絶縁膜（第１ゲート絶縁膜）、３２１：半導体層（半導体層）、３３１：第２ゲート絶縁膜（第２ゲート絶縁膜）、３３２：第２ゲート電極（第２ゲート電極）、３１２ｂ：第１ボトム絶縁層、３１２ｔ：第１トップ絶縁層、３３１ｂ：第２ボトム絶縁層（トンネル絶縁層）、３３１ｍ：電荷蓄積層（電荷蓄積層）、３３１ｔ：第２トップ絶縁層（トップ絶縁層）
【図１】
2008283013.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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