(57)【要約】【課題】チャネリングの発生と製造工程の増加とを防ぐことができる半導体装置及びその製造方法を提供する。【解決手段】ゲート電極１０６及び第１，第２のソース／ドレイン領域１１９Ａ，１１９Ｂの上部が非晶質化シリコン層１１０となっている。これにより、上記第１，第２のソース／ドレイン領域１１９Ａ，１１９Ｂを形成するための不純物の注入を行っても、非晶質化シリコン層１１０がその不純物の障壁となるので、チャネリングの発生を防ぐことができる。また、上記非晶質化シリコン層１１０は除去しなくてもよいので、製造工程の増加も生じない。【選択図】図１Ｇ
2008187008.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
上記半導体基板内に形成されたウェル領域と、
上記ウェル領域内に形成された第１，第２のソース／ドレイン領域と、
上記第１のソース／ドレイン領域と上記第２のソース／ドレイン領域との間に形成されたチャネル領域と、
上記チャネル領域上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と
を備え、
上記ゲート電極及び上記第１，第２のソース／ドレイン領域の上部は、第１の不純物と第２の不純物とを含有する非晶質層、または、上記非晶質層を熱処理して得た多結晶層であることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記ゲート電極及び上記第１，第２のソース／ドレイン領域の上部は、上記第１の不純物と上記第２の不純物とを含有する非晶質層を含む多結晶層であることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
上記第１の不純物は、上記ゲート電極の上面から、上記ゲート電極の厚さの８０％の深さまでの領域に分布していることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
上記第１の不純物は、上記ゲート電極の上面から、上記ゲート電極の厚さの７０％の深さまでの領域に分布していることを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
上記第２の不純物を含有する非晶質層は、上記ゲート電極の上面から、上記ゲート電極の厚さまでの領域に分布していることを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
上記第１の不純物は、Ｂ、ＢＦ２、Ｐ、Ａｓ、Ｓｉ、Ｇｅ、Ａｒ、Ｈｅ、Ｎｅ、Ｘｅ及びＲｎのうちのいずれか１つであることを特徴とする半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
上記第２の不純物は、Ｐ、Ａｓ、Ｂ及びＢＦ２のうちのいずれか１つであることを特徴とする半導体装置。
【請求項８】
半導体基板内に形成されたウェル領域を形成して、上記ウェル領域内にチャネル領域を形成する工程と、
上記チャネル領域上に位置するゲート絶縁膜と、上記ゲート絶縁膜上に位置するゲート電極とを形成する工程と、
上記ゲート電極及び上記半導体基板に第１の不純物を注入して、上記ゲート電極及び上記半導体基板の上部に非晶質層を形成する工程と、
上記非晶質層を介して上記ゲート電極及び上記半導体基板に第２の不純物を注入して、上記非晶質層を上部に有する第１，第２のソース／ドレイン領域を形成する工程と、
上記第１，第２のソース／ドレイン領域が含む不純物を活性化させるための熱処理を行う工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項９】
請求項８に記載の半導体装置の製造方法において、
上記ゲート電極及び上記第１，第２のソース／ドレイン領域の上部は、上記第１の不純物と上記第２の不純物とを含有する非晶質層を含む多結晶層であることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項８に記載の半導体装置の製造方法において、
上記第１の不純物は、上記ゲート電極の上面から、上記ゲート電極の厚さの８０％の深さまでの領域に分布していることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項８に記載の半導体装置の製造方法において、
上記第１の不純物を含有する非晶質層は、上記ゲート電極の上面から、上記ゲート電極の厚さの７０％の深さまでの領域に分布していることを特徴とする半導体装置の製造方法。
【請求項１２】
請求項８に記載の半導体装置の製造方法において、
上記第２の不純物は、上記ゲート電極の上面から、上記ゲート電極の厚さまでの領域に分布していることを特徴とする半導体装置の製造方法。
【請求項１３】
請求項８に記載の半導体装置の製造方法において、
上記第１の不純物は、Ｂ、ＢＦ２、Ｐ、Ａｓ、Ｓｉ、Ｇｅ、Ａｒ、Ｈｅ、Ｎｅ、Ｘｅ及びＲｎのうちのいずれか１つであることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項８に記載の半導体装置の製造方法において、
上記第１の不純物のイオン注入のドーズ量は１×１０１４〜５×１０１５ｄｏｓｅ／ｃｍ２の範囲内であることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項８に記載の半導体装置の製造方法において、
上記第１の不純物のイオン注入のエネルギーは、上記第１の不純物がＢのときは５〜２０ＫｅＶ、上記第１の不純物がＢＦ２のときは２５〜１００ＫｅＶ、上記第１の不純物がＡｓのときは１５〜１００ＫｅＶ、上記第１の不純物がＰのときは１０〜４５ＫｅＶ、上記第１の不純物がＳｉのときは５〜３５ＫｅＶ、上記第１の不純物がＧｅのときは１０〜９５ＫｅＶ、上記第１の不純物がＡｒのときは１０〜６０ＫｅＶ、上記第１の不純物がＨｅのときは１５〜１００ＫｅＶ、上記第１の不純物がＮｅのときは５〜２０ＫｅＶ、上記第１の不純物がＸｅのときは２０〜１５０ＫｅＶ、上記第１の不純物がＲｎのとき３０〜１４０ＫｅＶの範囲内であることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項８に記載の半導体装置の製造方法において、
上記第２の不純物は、Ｐ、Ａｓ、Ｂ及びＢＦ２のうちのいずれか１つであることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、半導体装置としては例えばＭＯＳ（金属酸化膜半導体）トランジスタを備えたものがある。このＭＯＳトランジスタは、半導体基板と、この半導体基板上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極とを有している。
【０００３】
一般的には、上記ゲート電極の材料として多結晶シリコンが使用される。つまり、上記ゲート電極は、半導体基板上の多結晶シリコン膜を加工して形成するのが一般的である。
【０００４】
上記多結晶シリコン膜の成膜はＣＶＤ（化学蒸気堆積）法で行われ、多結晶シリコン膜の結晶は柱状結晶や粒状結晶等である。
【０００５】
上記多結晶シリコン膜の結晶が柱状結晶である場合、多結晶シリコン膜の結晶方位は、半導体基板表面（半導体基板においてゲート絶縁膜が形成される面）の垂線方向へと配向している。
【０００６】
上記多結晶シリコン膜の結晶が粒状結晶である場合、多結晶シリコン膜の結晶方位は各グレイン粒によりランダムとなっている。
【０００７】
ところで、上記ＭＯＳトランジスタの製造では、ゲート電極の低抵抗化、及び、半導体基板へのソース／ドレイン領域の形成のため、ゲート電極及び半導体基板に対して不純物イオンの注入を行う。この不純物イオンの注入の主な設定には、イオン種、加速エネルギー、ドーズ（注入）量等がある。
【０００８】
上記不純物イオンの飛程距離（打ち込み深さ）は、加速エネルギーに対して比例する傾向にあり、ゲート電極及び半導体基板に注入するイオン種や、ゲート電極及び半導体基板の材料によっても変化する。
【０００９】
しかし、上記不純物イオンの飛程距離が特定の条件下で所望の深さより深くなる現象がある。この現象は一般的にチャネリングと称されている。
【００１０】
例えば、上記不純物イオンをシリコン結晶に注入する場合、シリコン結晶の配向とイオン注入角度とが一致すると、チャネリングが発生する。また、上記シリコン結晶が柱状結晶（注入方向に対し１００面）、イオン注入角度が０〜０．５°であると、チャネリングの発生が顕著となる。
【００１１】
また、上記多結晶シリコン膜のグレイン粒においても、チャネリングの発生し易い結晶方位（配向方向がイオン注入角度と平行方向）と、発生し難い結晶方位が混在する。
【００１２】
また、上記ゲート電極である多結晶シリコン膜中のグレイン一個が、ゲート電極の表面から、ゲート電極とゲート絶縁膜との界面まで到達し、そのグレインの結晶方位がイオン注入と平行方向であった場合、不純物イオンの注入時にチャネリングが発生し、不純物イオンが通常の飛程距離を越え、ゲート絶縁膜を突き抜けてＭＯＳトランジスタのチャネル領域まで導入されることがある。
【００１３】
また、これと同様に、結晶方位が半導体基板表面の垂線方向であることの多い柱状結晶がゲート電極を構成している場合も、チャネリングが発生し易くなる。
【００１４】
上記チャネリングによるチャネル領域への分純物イオンの導入は、チャネル領域でのドーパント濃度変動による閾値電圧の低下等のトランジスタ特性の劣化や、トランジスタ自体の動作不良を引き起こしてしまう。
【００１５】
さらに、今後、ＭＯＳトランジスタの微細化や薄膜化が進むことで、ゲート電極の厚さはさらに薄くなると、チャネリングはより発生し易くなると考えられる。
【００１６】
上記チャネリングを防ぐための半導体装置が、特開平１−１８７９２３号公報（特許文献１）や特開平３−１１６２７号公報（特許文献２）に開示されている。
【００１７】
図２は上記特許文献１の半導体装置の要部の概略断面図であり、２０１は半導体基板、２０５はゲート絶縁膜、２０６はゲート電極、２０７はサイドウォール膜、２０９はイオン注入、２１２は通常時のイオン飛程距離（Ｒｐ）、２１３はチャネリング時の飛程距離である。なお、上記ゲート電極２０６は多結晶シリコン膜から成っている。
【００１８】
上記半導体装置の製造では、半導体基板２０１の上面（ゲート電極２０６側の表面）の垂線に対して１０°以上傾けて、イオン注入２０９を行うことで、チャネリングの発生を防止する。
【００１９】
しかし、上記ゲート電極の結晶が柱状結晶であれば、チャネリングの発生を防止する効果は顕著であるが、ゲート電極の結晶が粒状結晶であると、多結晶シリコン膜の結晶方位はランダムとなるため、イオン注入２０９の角度と多結晶シリコン膜の結晶方位とが平行になれば、チャネリングの発生を防止する効果はみられなくなる。
【００２０】
図３は上記特許文献２の半導体装置の概略断面図であり、３０１は半導体基板、３０５はゲート絶縁膜、３０６はゲート電極を形成するための多結晶シリコン膜、３０９はイオン注入、３１２は通常時のイオン飛程距離（Ｒｐ）、３１９は非晶質層である。なお、上記非晶質層３１９はＳｉＯ２膜または金属膜から成っている。
【００２１】
上記半導体装置の製造では、多結晶シリコン膜３０６上に非晶質膜３１９を堆積した後、イオン注入３０９を行うことで、チャネリングの発生を防止する。
【００２２】
しかし、上記非晶質膜３１９の堆積工程や除去工程が必要となるため、製造工程が増加してしまう。
【００２３】
また、上記非晶質層３１９が例えばＷ（タングステン）などの金属からなる場合は、低抵抗化を図るためのサリサイド工程が導入できないといった問題が発生する。
【特許文献１】特開平１−１８７９２３号公報
【特許文献２】特開平３−１１６２７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２４】
そこで、本発明の課題は、チャネリングの発生と製造工程の増加とを防ぐことができる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００２５】
上記課題を解決するため、本発明の半導体装置は、
半導体基板と、
上記半導体基板内に形成されたウェル領域と、
上記ウェル領域内に形成された第１，第２のソース／ドレイン領域と、
上記第１のソース／ドレイン領域と上記第２のソース／ドレイン領域との間に形成されたチャネル領域と、
上記チャネル領域上に形成されたゲート絶縁膜と、
上記ゲート絶縁膜上に形成されたゲート電極と
を備え、
上記ゲート電極及び上記第１，第２のソース／ドレイン領域の上部は、第１の不純物と第２の不純物とを含有する非晶質層、または、上記非晶質層を熱処理して得た多結晶層であることを特徴としている。
【００２６】
上記構成の半導体装置によれば、上記第１の不純物の注入で非晶質層を形成した後、第２の不純物の注入で第１，第２のソース／ドレイン領域を形成することにより、非晶質層が第２の不純物の障壁となり、第２の不純物が所望の深さよりも深くなるのを防ぐことができる。
【００２７】
したがって、上記第１，第２のソース／ドレイン領域の形成時にチャネリングが発生するのを防ぐことができる。
【００２８】
また、上記非晶質層や、この非晶質層を熱処理して得た多結晶層は、ゲート電極及び第１，第２のソース／ドレイン領域の一部であるから、除去する必要がなく、製造工程の増加を防ぐことができる。
【００２９】
一実施形態の半導体装置では、
上記ゲート電極及び上記第１，第２のソース／ドレイン領域の上部は、上記第１の不純物と上記第２の不純物とを含有する非晶質層を含む多結晶層である。
【００３０】
上記実施形態の半導体装置によれば、上記ゲート電極及び第１，第２のソース／ドレイン領域の上部は、第１の不純物と第２の不純物とを含有する非晶質層を含む多結晶層であるので、非晶質層を残しサリサイド工程で利用することができる。
【００３１】
一実施形態の半導体装置では、
上記第１の不純物は、上記ゲート電極の上面から、上記ゲート電極の厚さの８０％の深さまでの領域に分布している。
【００３２】
上記実施形態の半導体装置によれば、上記第１の不純物の注入で非晶質層を形成した後、第２の不純物の注入で第１，第２のソース／ドレイン領域を形成する場合、第１の不純物が、ゲート電極の上面から、ゲート電極の厚さの８０％の深さまでの領域に分布するように、第１の不純物の注入を設定することにより、第１の不純物が所望としない箇所に進入するのを防ぐことができると共に、非晶質層を第２の不純物の障壁として十分に機能させることができる。
【００３３】
一実施形態の半導体装置では、
上記第１の不純物を含有する非晶質層は、上記ゲート電極の上面から、上記ゲート電極の厚さの７０％の深さまでの領域に分布している。
【００３４】
上記実施形態の半導体装置によれば、上記第１の不純物の注入で非晶質層を形成した後、第２の不純物の注入で第１，第２のソース／ドレイン領域を形成する場合、上記第１の不純物を含有する非晶質層が、ゲート電極の上面から、ゲート電極の厚さの７０％の深さまでの領域に分布するように、第１の不純物の注入を設定することにより、チャネリングの発生を非晶質層で抑えられ、且つ後の工程での熱処理による結晶性回復の核を確保できる。
【００３５】
一実施形態の半導体装置では、
上記第１の不純物は、上記ゲート電極の上面から、上記ゲート電極の厚さの３０％の深さまでの領域に分布している。
【００３６】
上記実施形態の半導体装置によれば、上記第１の不純物の注入で非晶質層を形成した後、第２の不純物の注入で第１，第２のソース／ドレイン領域を形成する場合、上記第２の不純物は、上記ゲート電極の上面から、上記ゲート電極の厚さまでの領域に分布するように、第２の不純物の注入を設定することにより、チャネリングの発生を想定した注入条件でのゲート電極下部への不純物拡散不足によるトランジスタ特性劣化を懸念する事無く、注入処理することができる。
【００３７】
一実施形態の半導体装置では、
上記第１の不純物は、Ｂ、ＢＦ２、Ｐ、Ａｓ、Ｓｉ、Ｇｅ、Ａｒ、Ｈｅ、Ｎｅ、Ｘｅ及びＲｎのうちのいずれか１つである。
【００３８】
上記実施形態の半導体装置によれば、上記第１の不純物が、Ｂ、ＢＦ２、Ｐ、Ａｓ、Ｓｉ、Ｇｅ、Ａｒ、Ｈｅ、Ｎｅ、Ｘｅ及びＲｎのうちのいずれか１つであるので、トランジスタ特性に寄与する不純物か、寄与しない不純物を選択することができる。
【００３９】
一実施形態の半導体装置では、
上記第２の不純物は、Ｐ、Ａｓ、Ｂ及びＢＦ２のうちのいずれか１つである。
【００４０】
上記実施形態の半導体装置によれば、上記第２の不純物が、Ｐ、Ａｓ、Ｂ及びＢＦ２のうちのいずれか１つであるので、第１の不純物も含めて第２の不純物注入量を調整し、所望のトランジスタ特性を得ることができる。
【００４１】
本発明の半導体装置の製造方法は、
半導体基板内に形成されたウェル領域を形成して、上記ウェル領域内にチャネル領域を形成する工程と、
上記チャネル領域上に位置するゲート絶縁膜と、上記ゲート絶縁膜上に位置するゲート電極とを形成する工程と、
上記ゲート電極及び上記半導体基板に第１の不純物を注入して、上記ゲート電極及び上記半導体基板の上部に非晶質層を形成する工程と、
上記非晶質層を介して上記ゲート電極及び上記半導体基板に第２の不純物を注入して、上記非晶質層を上部に有する第１，第２のソース／ドレイン領域を形成する工程と、
上記第１，第２のソース／ドレイン領域が含む不純物を活性化させるための熱処理を行う工程と
を備えたことを特徴としている。
【００４２】
上記構成の半導体装置の製造方法によれば、上記非晶質層を介してゲート電極及び半導体基板に第２の不純物を注入して、非晶質層を上部に有する第１，第２のソース／ドレイン領域を形成するので、非晶質層が第２の不純物の障壁となり、第２の不純物が所望の深さよりも深くなるのを防ぐことができる。
【００４３】
したがって、上記第１，第２のソース／ドレイン領域の形成時にチャネリングが発生するのを防ぐことができる。
【００４４】
また、上記非晶質層はゲート電極及び半導体基板の一部であるから、除去する必要がなく、製造工程の増加を防ぐことができる。
【００４５】
一実施形態の半導体装置の製造方法では、
上記ゲート電極及び上記第１，第２のソース／ドレイン領域の上部は、上記第１の不純物と上記第２の不純物とを含有する非晶質層を含む多結晶層である。
【００４６】
上記実施形態の半導体装置の製造方法によれば、上記ゲート電極及び第１，第２のソース／ドレイン領域の上部は、第１の不純物と上記第２の不純物とを含有する非晶質層を含む多結晶層であるので、非晶質層を残しサリサイド工程で利用することができる。
【００４７】
一実施形態の半導体装置の製造方法では、
上記第１の不純物は、上記ゲート電極の上面から、上記ゲート電極の厚さの８０％の深さまでの領域に分布している。
【００４８】
上記実施形態の半導体装置の製造方法によれば、上記第１の不純物が、ゲート電極の上面から、ゲート電極の厚さの８０％の深さまでの領域に分布するように、第１の不純物の注入を設定することにより、第１の不純物が所望としない箇所に進入するのを防ぐことができると共に、非晶質層を第２の不純物の障壁として十分に機能させることができる。
【００４９】
一実施形態の半導体装置の製造方法では、
上記第１の不純物を含有する非晶質層は、上記ゲート電極の上面から、上記ゲート電極の厚さの７０％の深さまでの領域に分布している。
【００５０】
上記実施形態の半導体装置の製造方法によれば、上記第１の不純物を含有する非晶質層が、ゲート電極の上面から、ゲート電極の厚さの７０％の深さまでの領域に分布するように、第１の不純物の注入を設定することにより、残りのゲート電極下部の３０％の多結晶層を後工程での熱処理による結晶回復の核とすることができる。
【００５１】
一実施形態の半導体装置の製造方法では、
上記第２の不純物は、上記ゲート電極の上面から、上記ゲート電極の厚さまでの領域に分布している。
【００５２】
上記実施形態の半導体装置の製造方法によれば、上記第２の不純物が、ゲート電極の上面から、ゲート電極の厚さまでの領域に分布するように、第２の不純物の注入を設定することにより、ゲート電極下部への不純物拡散不足によるトランジスタ特性劣化を懸念する事無く、注入処理ができる。
【００５３】
一実施形態の半導体装置の製造方法では、
上記第１の不純物は、Ｂ、ＢＦ２、Ｐ、Ａｓ、Ｓｉ、Ｇｅ、Ａｒ、Ｈｅ、Ｎｅ、Ｘｅ及びＲｎのうちのいずれか１つである。
【００５４】
上記実施形態の半導体装置の製造方法によれば、上記第１の不純物は、Ｂ、ＢＦ２、Ｐ、Ａｓ、Ｓｉ、Ｇｅ、Ａｒ、Ｈｅ、Ｎｅ、Ｘｅ及びＲｎのうちのいずれか１つであるので、トランジスタ特性に寄与する不純物か、寄与しない不純物を選択することができる。
【００５５】
一実施形態の半導体装置の製造方法では、
上記第１の不純物のイオン注入のドーズ量は１×１０１４〜５×１０１５ｄｏｓｅ／ｃｍ２の範囲内である。
【００５６】
一実施形態の半導体装置の製造方法では、
上記第１の不純物のイオン注入のエネルギーは、上記第１の不純物がＢのときは５〜２０ＫｅＶ、上記第１の不純物がＢＦ２のときは２５〜１００ＫｅＶ、上記第１の不純物がＡｓのときは１５〜１００ＫｅＶ、上記第１の不純物がＰのときは１０〜４５ＫｅＶ、上記第１の不純物がＳｉのときは５〜３５ＫｅＶ、上記第１の不純物がＧｅのときは１０〜９５ＫｅＶ、上記第１の不純物がＡｒのときは１０〜６０ＫｅＶ、上記第１の不純物がＨｅのときは１５〜１００ＫｅＶ、上記第１の不純物がＮｅのときは５〜２０ＫｅＶ、上記第１の不純物がＸｅのときは２０〜１５０ＫｅＶ、上記第１の不純物がＲｎのとき３０〜１４０ＫｅＶの範囲内である。
【００５７】
一実施形態の半導体装置の製造方法では、
上記第２の不純物は、Ｐ、Ａｓ、Ｂ及びＢＦ２のうちのいずれか１つである。
【００５８】
上記実施形態の半導体装置の製造方法によれば、上記第２の不純物は、Ｐ、Ａｓ、Ｂ及びＢＦ２のうちのいずれか１つであるので、第１の不純物も含めて第２の不純物注入量を調整し、所望のトランジスタ特性を得ることができる。
【発明の効果】
【００５９】
本発明の半導体装置によれば、上記ゲート電極及び第１，第２のソース／ドレイン領域の上部は、第１の不純物と第２の不純物とを含有する非晶質層、または、上記非晶質層を熱処理して得た多結晶層であることによって、第１の不純物の注入で非晶質層を形成した後、第２の不純物の注入で第１，第２のソース／ドレイン領域を形成することができる。
【００６０】
したがって、上記非晶質層が第２の不純物の障壁となり、第２の不純物が所望の深さよりも深くなるのを防ぐことができる。
【００６１】
その結果、上記第１，第２のソース／ドレイン領域の形成時にチャネリングが発生するのを防ぐことができる。
【００６２】
また、上記非晶質層や、この非晶質層を熱処理して得た多結晶層は、ゲート電極及び第１，第２のソース／ドレイン領域の一部であるから、除去する必要がなく、製造工程の増加を防ぐことができる。
【００６３】
本発明の半導体装置の製造方法によれば、非晶質層を介してゲート電極及び半導体基板に第２の不純物を注入して、非晶質層を上部に有する第１，第２のソース／ドレイン領域を形成することによって、非晶質層が第２の不純物の障壁となり、第２の不純物が所望の深さよりも深くなるのを防ぐことができるので、第１，第２のソース／ドレイン領域の形成時にチャネリングが発生するのを防ぐことができる。
【００６４】
また、上記非晶質層はゲート電極及び半導体基板の一部であるから、除去する必要がなく、製造工程の増加を防ぐことができる。
【発明を実施するための最良の形態】
【００６５】
図１Ｇに、本発明の一実施の形態の半導体装置の要部の概略断面図を示す。
【００６６】
上記半導体装置は、図１Ｇに示すように、半導体基板１０１と、この半導体基板１０１内に形成されたウェル領域１０３と、このウェル領域１０３内に形成された第１，第２のソース／ドレイン領域１１９Ａ，１１９Ｂと、この第１のソース／ドレイン領域１１９Ａと第２のソース／ドレイン領域１１９Ｂとの間に形成されたチャネル領域１０４と、チャネル領域１０４上に形成されたゲート絶縁膜１０５と、ゲート絶縁膜１０５上に形成されたゲート電極１０６と、このゲート電極１０６の両側方に形成されたサイドウォール膜１０７とを備えている。
【００６７】
上記ゲート電極１０６及び第１，第２のソース／ドレイン領域１１９Ａ，１１９Ｂの上部は、非晶質層の一例としての非晶質化シリコン層１１０となっている。
【００６８】
上記第１，第２のソース／ドレイン領域１１９Ａ，１１９Ｂは、ビアコンタクト１１７を介して配線層１１８に電気的に接続されている。
【００６９】
上記ゲート電極１０６及び第１，第２のソース／ドレイン領域１１９Ａ，１１９Ｂは、配線層間絶縁膜１１６で覆われている。
【００７０】
また、上記半導体装置は、ＮＭＯＳ（Ｎチャンネル金属酸化膜半導体）トランジスタ領域１１４と、ＰＭＯＳ（Ｐチャンネル金属酸化膜半導体）トランジスタ領域１１５とを備えている。
【００７１】
上記ＮＭＯＳトランジスタ領域１１４とＰＭＯＳトランジスタ領域１１５とのそれぞれには、ウェル領域１０３、第１，第２のソース／ドレイン領域１１９Ａ，１１９Ｂ、チャネル領域１０４、ゲート絶縁膜１０５、ゲート電極１０６及びサイドウォール膜１０７が形成されている。つまり、上記ＮＭＯＳトランジスタ領域１１４はＮＭＯＳトランジスタを含む一方、ＰＭＯＳトランジスタ領域１１５はＰＭＯＳトランジスタを含む。
【００７２】
また、上記半導体基板１０１には、ＮＭＯＳトランジスタ領域１１４とＰＭＯＳトランジスタ領域１１５との境界線に重なるように、素子分離領域１０２が形成されている。
【００７３】
上記構成の半導体装置は、次のようにして製造する。
【００７４】
まず、図１Ａに示すように、シリコンから成る半導体基板１０１に、公知のＳＴＩ（シャロートレンチアイソレーション）法により素子分離領域１０２を深さ３５０ｎｍで形成した後、公知のフォトグラフィ技術とイオン注入技術を用いて、ウェル領域１０３’及びチャネル領域１０４’を形成する。このウェル領域１０３’及びチャネル領域１０４’のそれぞれには不純物イオンが注入されている。
【００７５】
次に、上記チャネル領域１０４’上に、公知の酸化方法で厚さ７ｎｍの酸化膜を成長させた後、この酸化膜上に、ＣＶＤ法により１５０ｎｍの多結晶シリコン膜を堆積する。
【００７６】
次に、上記酸化膜及び多結晶シリコン膜をフォトグラフィ技術とエッチング技術で加工して、ゲート絶縁膜１０５及びゲート電極１０６を形成する。このゲート電極１０６は、図１Ｂに示すように、シリコン粒１０６ａ，１０６ｂ，１０６ｃから構成されている。
【００７７】
次に、上記チャネル領域１０４’上に、公知のＨＴＯ（高温熱ＣＶＤ酸化膜）技術にて酸化膜を堆積して、この酸化膜をエッチング技術で加工して、ゲート電極１０６の側壁にサイドウォール膜１０７を形成する。
【００７８】
次に、上記ＮＭＯＳトランジスタ領域１１４に、公知のフォトグラフィ技術でレジスト膜１０８を形成する。これにより、上記ＮＭＯＳトランジスタ領域１１４のゲート電極１０５がレジスト膜１０８で覆われる一方、ＰＭＯＳトランジスタ領域１１５のゲート電極１０５は露出する。
【００７９】
次に、図１Ｃに示すように、第１のイオン注入１０９を行う。より詳しくは、上記第１のイオン注入１０９は、Ｂ（ホウ素）イオン、４×１０１５ｃｍ２のドーズ量、５〜１０ｋｅＶの加速エネルギー、７°の注入角度にて行う。ここで、上記注入角度とは、半導体基板１０１の上面（ゲート電極１０６側の表面）の垂線に対してＢイオンの注入方向が成す角度である。なお、上記Ｂは第１の不純物の一例である。
【００８０】
上記第１のイオン注入１０９によって、ゲート電極１０６の上部の結合状態と、露出または５ｎｍ程度の酸化膜が形成された半導体基板１０１の上部の結合状態とが崩れて、図１Ｄに示すように、厚さ２０〜３０ｎｍ程度の非晶質化シリコン層１１０が形成される。なお、図１Ｄの１１２は通常のイオン飛程距離である。
【００８１】
上記Ｂイオンの注入飛程は、ゲート電極１０６である多結晶シリコン膜の厚さ１５０ｎｍの３０〜６０％程度を目安に設定したが、多結晶シリコン膜の厚さ１５０ｎｍの３０〜８０％程度を目安に設定してもよい。この３０〜６０％程度を目安にした設定であっても、３０〜８０％程度を目安にした設定であっても、Ｂイオンがゲート絶縁膜１０５を突き抜けることはない。
【００８２】
上記Ｂの他に、ゲート電極１０６である多結晶シリコン膜の表面部（上部）のシリコン層に非晶質化層を形成し得る元素としては、ＢＦ２、Ｐ、Ａｓ、Ｓｉ、Ｇｅ、希ガスとしてＡｒ、Ｈｅ、Ｎｅ，Ｘｅ，Ｒｎがある。
【００８３】
これらの元素のイオン注入条件としては例えば次の条件が使用できる。イオン注入のドーズ量は１×１０１４〜５×１０１５ｄｏｓｅ／ｃｍ２程度であり、イオンの注入飛程はゲート電極である多結晶シリコン膜の厚さ１５０ｎｍの３０〜６０％程度までを目安にする。
【００８４】
また、上記元素のイオン注入エネルギーは、ＢＦ２のときは１５〜７０ＫｅＶ、Ａｓイオンでは１０〜７０ＫｅＶ、Ｐイオンでは５〜３５ＫｅＶ、Ｓｉイオンでは５〜２５ＫｅＶ、Ｇｅイオンでは１０〜５０ＫｅＶ、Ａｒイオンでは５〜４５ＫｅＶ、Ｈｅイオンでは５〜１０ＫｅＶ、Ｎｅイオンでは５〜１５ＫｅＶ、Ｘｅイオンでは１０〜１２０ＫｅＶ、Ｒｎイオンでは２０〜１２０ＫｅＶのエネルギーがそれぞれ使用できる。
【００８５】
また、上記多結晶シリコン膜の厚さ１５０ｎｍの３０〜８０％程度を注入飛程とする場合、イオン注入エネルギーは、Ｂイオンでは５〜２０ＫｅＶ、Ｓｉイオンでは５〜３５ＫｅＶ、Ｇｅイオンでは１０〜９５ＫｅＶのエネルギーがそれぞれ使用できる。
【００８６】
以上から明らかなように、第１のイオン注入１０９のイオン種は何ら限定されるものでないが、本実施の形態では第１のイオン注入１０９をＢイオンで行った。
【００８７】
また、本実施の形態では第１のイオン注入１０９を一回の工程で行ったが、複数回の工程に分けて行ってもよい。つまり、上記非晶質化シリコン層１１０は、１回のイオン注入で形成してもよいし、複数のイオン注入で形成してもよい。例えば、イオン進入角度を変化させて分割注入を行う方法等、他の目的の注入と兼用させても構わない。
【００８８】
また、上記半導体基板１０１及びゲート電極１０６に、三価のイオンを注入した後、この三価のイオンの量と略同じ量の五価のイオンを注入して第１のイオン注入１０９の目的である非晶質化シリコン層１１０を形成してもよい。言うまでもないが、上記半導体基板１０１及びゲート電極１０６に、五価のイオンを注入した後、この五価のイオンの量と略同じ量の三価のイオンを注入して第１のイオン注入１０９の目的である非晶質化シリコン層１１０を形成してもよい。このようにすれば、上記第１のイオン注入１０９後におけるゲート電極１０６（多結晶シリコン）中のイオン価を０とすることができる。また、上記第１のイオン注入１０９後に行なう第２のイオン注入１１１の注入量は所望値そのものでよく、トランジスタの緒特性を何ら変えることなく製造することができる。なお、上記第２のイオン注入１１１については後述する。
【００８９】
さらに、上記第１のイオン注入１０９で形成する非晶質化シリコン層１１０の厚さは、３ｎｍからゲート電極堆積厚さつまり１５０ｎｍまでの範囲内であればよいが、非晶質化シリコン層１１０の厚さが３ｎｍ未満にするのは、第２のイオン注入１１１によるチャネリングの発生を抑制する障壁効果が薄れる可能性があるので好ましくない。また、上記非晶質化シリコン層１１０の厚さがゲート電極堆積厚さを越えるのは、第１のイオン注入１０９そのものにおいてチャネリングが発生する可能性があるので好ましくない。
【００９０】
要は、上記第２のイオン注入１１１を行う前に、ゲート電極１０６（多結晶シリコン）、及び、露出された半導体基板１０１の表層領域に、第１のイオン注入１０９によって非晶質化シリコン層１１０を形成させればよく、Ｂイオン以外のＳｉ、Ｇｅ、Ａｒ、Ｈｅ、Ｎｅ、Ｘｅ及びＲｎのイオンにおいても、このイオンで形成する非晶質化層の厚みが３ｎｍからゲート電極堆積厚さまでの範囲内となる厚さ設定を行えばよい。
【００９１】
本実施の形態中の第１のイオン注入１０９においては、以上より、Ｂイオンを５ｋｅＶのエネルギーで注入することで、非晶質化シリコン層１１０の厚さを２０ｎｍ程度確保でき、仮に、ゲート電極１０６の一部の領域で多結晶シリコングレイン方向と注入時のイオン進入角度とがチャネリング発生の条件と合致し、イオン飛程距離が通常のイオン飛程距離１１２の１．５〜４倍の距離となっても、Ｂイオンがチャネル領域１０４に進入するのを抑制できる。
【００９２】
上記非晶質層１１０による効果は、ゲート電極１０６の一部の領域で多結晶シリコングレイン方向と注入時のイオン進入角度とがチャネリング発生の条件と合致した場合があっても、図１Ｅに示すように、第２のイオン注入１１１において打ち込まれるイオンの進行経路が拡散され局所的なチャネリングは発生しない。
【００９３】
これに対して、図１Ｆに示すように、上記非晶質層１１０を形成せずに第２のイオン注入１１１を行うと、条件が揃えば局所的なチャネリングが発生する。
【００９４】
次に、上記第２のイオン注入１１１は所望の目的（本実施の形態では、第１，第２のソース／ドレイン領域１１９Ａ，１１９Ｂの形成とゲート電極１０６の低抵抗化）を達成するような条件でよく、本実施の形態では以下の条件にて処理を行った。
【００９５】
上記第２のイオン注入１１１は、ドーズ量が８×１０１４〜４×１０１５ｃｍ−２範囲で、２０〜３０ｋｅＶ範囲の加速エネルギー、注入角度は０°にて行った。この注入角度が０°とは、第２のイオン注入１１１の方向が半導体基板１０１の上面（ゲート電極１０６側の表面）の垂線と平行になっていることを意味する。
【００９６】
また、上記第２のイオン注入１１１においてイオンの打ち込み深さは、上記条件に限られるものでは無く、イオン飛程距離１１２と注入広がり（３ΔＲｐ）との和が、ゲート電極１０６の厚さ以下であればよい。
【００９７】
上記第２のイオン注入１１１において、本発明の効果を確認するためにイオン種はＢ＋を使用する。なお、上記Ｂは第２の不純物の一例である。また、上記Ｂの他に、Ｐ、Ａｓ、及びＢＦ２のうちの１つを第２の不純物の一例として使用してもよい。
【００９８】
Ｂイオンについては、注入時の拡散係数がＰイオンやＡｓイオンより大きく、イオン飛程距離も大きい。具体的には、ＰＭＯＳトランジスタ領域１１５を形成する場合、ソース／ドレイン形成工程において、Ｂイオンを注入する際はチャネリングが半導体製造工程で使用する他のイオン種より発生し易い。
【００９９】
次に、活性化を促す熱処理を行った後、図１Ｇに示すように、配線層間絶縁膜１１６、ビアコンタクト１１７及び配線層１１８を形成すると、所望のトランジスタ特性を有する半導体装置が完成する。
【０１００】
このように、上記第１のイオン注入１０９によって、ゲート電極１０６（多結晶シリコン）の上部と、半導体基板１０１において第１，第２のソース／ドレイン領域１１９Ａ，１１９Ｂの上部となる部分とに、非晶質化シリコン層１１０を形成するので、第２のイオン注入１１１のＢ＋イオンがゲート絶縁膜１０５を突き抜けるのを抑制できる。
【０１０１】
したがって、上記第２のイオン注入１１１でのチャネリングの発生を防ぐことができ、その結果、Ｖｔｈ低下等のトランジスタ特性劣化原因の一つを抑制できる。
【０１０２】
また、上記ゲート電極１０６（多結晶シリコン）中へのイオン注入深さを均一にすることにより、イオンの拡散バラツキを抑え、ゲート電極１０６の抵抗バラツキも低減できる。
【０１０３】
上記実施の形態では、ＮＭＯＳトランジスタ領域１１４にレジスト膜１０８を形成したが、ＰＭＯＳトランジスタ領域１１５にレジスト膜を形成してもよい。
【０１０４】
上記実施の形態では、非晶質化シリコン層１１０が残るように、活性化を促す熱処理を行ったが、非晶質化シリコン層１１０の結晶性が回復するように、活性化を促す熱処理を行ってもよい。つまり、上記活性化を促す熱処理で、非晶質化シリコン層１１０の結晶性を回復させてもよい。
【０１０５】
上記非晶質化シリコン層１１０の結晶性を回復させる場合、結晶回復の熱処理と、活性化の熱処理とを各々別工程で行ってもよい。
【０１０６】
また、上記非晶質化シリコン層１１０の結晶性を回復させる場合、非晶質化シリコン層１１０の一部のみの結晶性を回復させる熱処理を行ってもよい。つまり、上記活性化を促す熱処理を非晶質化シリコン層１１０に行って、非晶質層を含む多結晶層を形成してもよい。
【図面の簡単な説明】
【０１０７】
【図１Ａ】図１Ａは本発明の一実施の形態の半導体装置の一工程断面図である。
【図１Ｂ】図１Ｂは上記実施の形態の半導体装置の一工程断面図である。
【図１Ｃ】図１Ｃは上記実施の形態の半導体装置の一工程断面図である。
【図１Ｄ】図１Ｄは上記実施の形態の半導体装置の一工程断面図である。
【図１Ｅ】図１Ｅは上記実施の形態の半導体装置の一工程断面図である。
【図１Ｆ】図１Ｆは比較例の半導体装置の一製造工程を説明するための概略断面図である。
【図１Ｇ】図１Ｇは上記実施の形態の半導体装置の要部の概略断面図である。
【図２】図２は従来の半導体装置の一工程断面図である。
【図３】図３は他の従来の半導体装置の一工程断面図である。
【符号の説明】
【０１０８】
１０１  半導体基板
１０２  素子分離膜
１０３  ウェル領域
１０４  チャネル領域
１０５  ゲート絶縁膜
１０６  ゲート電極
１０７  サイドウォール膜
１０８  レジスト
１０９  第１のイオン注入
１１０  非晶質化シリコン層
１１１  第２のイオン注入
１１２  通常時のイオン飛程距離（Ｒｐ）
１１３  チャネリング時の飛程距離（Ｒｐ）
１１４  ＮＭＯＳトランジスタ領域
１１５  ＰＭＯＳトランジスタ領域
１１６  配線層間絶縁膜
１１７  ビアコンタクト
１１８  配線層
１１９Ａ  第１のソース／ドレイン領域
１１９Ｂ  第２のソース／ドレイン領域
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図１Ｇ】
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【図２】
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【図３】
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