(57)【要約】【課題】ＥＭＩを低減できるタイミングコントローラ及びこれを備える液晶表示装置を提供する。【解決手段】ラインバッファメモリと、第１映像データセットのデータサイズを表す第１データ情報と、第２映像データセットのデータサイズを表す第２データ情報とを受信して、前記第１映像データセットのデータサイズと前記第２映像データセットのデータサイズとを比較する比較部と、比較結果によって、ラインバッファメモリを同じメモリサイズの、もしくは、前記第２映像データセットを保存できるメモリサイズを有する第１メモリ部と第２メモリ部とに区分するメモリ割当部と、を備えるタイミングコントローラ。【選択図】図１
2008107777.tif 000002
【特許請求の範囲】
【請求項１】
回路基板と、
前記回路基板上に実装されるタイミングコントローラであり、順次に入力される第１ないし第ｎ＋ｍ画素データを、前記第１ないし第ｎ画素データを含む第１映像データセットと、前記第ｎ＋１ないし第ｎ＋ｍ画素データを含む第２映像データセットとに区分して保存するが、前記第１映像データセットのデータサイズは、前記第２映像データセットのデータサイズより小さく（ｍ＞ｎ）、前記保存された第１映像データセット及び前記第２映像データセットからそれぞれ１個ずつの前記画素データを同時に出力するタイミングコントローラと、
前記回路基板と電気的に接続されて、前記画素データに対応するデータ電圧を複数のデータラインに提供するデータドライバであり、第１ないし第ｎ画素データに対応するデータ電圧を提供する第１番目ないし第ｓ番目データドライバＩＣを含む第１データドライバＩＣグループと、前記第ｎ＋１ないし第ｎ＋ｍ画素データに対応するデータ電圧を提供する第ｓ＋１番目ないし第ｓ＋ｔ番目データドライバＩＣを含む第２データドライバＩＣグループと、を含むが、前記第１データドライバＩＣグループのデータドライバＩＣの個数は、前記第２データドライバＩＣグループのデータドライバＩＣの個数より小さな（ｔ＞ｓ）データドライバと、
前記複数のデータラインによって印加された前記データ電圧によって映像を表示する液晶パネルと、
を備えることを特徴とする液晶表示装置。
【請求項２】
前記タイミングコントローラは、前記第1映像データセットを保存する第１メモリ部と、前記第２映像データセットを保存する第２メモリ部と、
を備えることを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記第１メモリ部と前記第２メモリ部とは、同じメモリサイズを有することを特徴とする請求項２に記載の液晶表示装置。
【請求項４】
前記タイミングコントローラは、第１メモリ部及び第２メモリ部を備え、前記第１メモリ部及び前記第２メモリ部に前記第２映像データセットを保存できるメモリサイズを割り当て、前記第１メモリ部に前記第１映像データセットを保存し、前記第２メモリ部に前記第２映像データセットを保存する請求項１に記載の液晶表示装置。
【請求項５】
前記タイミングコントローラは、ラインバッファメモリと、前記第１映像データセットのデータサイズを表す第１データ情報と、前記第２映像データセットのデータサイズを表す第２データ情報とを受信して、前記第１映像データセットのデータサイズと前記第２映像データセットのデータサイズとを比較する比較部と、その比較結果によって前記ラインバッファメモリを、前記第２映像データセットを保存できるメモリサイズを有する第１メモリ部と第２メモリ部とに区分するメモリ割当部と、
を備えることを特徴とする請求項１に記載の液晶表示装置。
【請求項６】
前記第１データ情報及び前記第２データ情報を前記比較部に提供する設定メモリをさらに備えることを特徴とする請求項５に記載の液晶表示装置。
【請求項７】
前記第１データ情報は、前記複数のデータラインのうち、前記第１データドライバＩＣグループに電気的に接続されたデータラインの数であり、前記第２データ情報は、前記複数のデータラインのうち、前記第２データドライバＩＣグループに電気的に接続されたデータラインの数であることを特徴とする請求項６に記載の液晶表示装置。
【請求項８】
前記タイミングコントローラは、前記第ｓ番目データドライバＩＣ及び前記第ｓ＋１データドライバＩＣが前記回路基板に接続される部分の間の前記回路基板上に実装されることを特徴とする請求項１に記載の液晶表示装置。
【請求項９】
前記回路基板は、前記タイミングコントローラと前記第１データドライバＩＣグループとの間に接続され、前記第１ないし第ｎ画素データを伝達する第１信号伝送ラインと、前記タイミングコントローラと前記第２データドライバＩＣグループとの間に接続され、前記第ｎ＋１ないし第ｎ＋ｍ画素データを伝達する第２信号伝送ラインとを備え、前記第１及び第２信号伝送ラインはそれぞれ、前記タイミングコントローラから前記第１ないし第ｎ画素データ及び前記第ｎ+1ないし第ｎ＋ｍ画素データが順次に同時に出力される前記回路基板の第１層の第１出力ラインと、ビアを介して前記第１出力ラインから前記第１ないし第ｎ画素データ及び前記第ｎ+1ないし第ｎ＋ｍ画素データが、それぞれ前記第１番目ないし第ｓ番目データドライバＩＣ及び前記第ｓ＋１番目ないし第ｓ＋ｔ番目データドライバＩＣに出力される前記回路基板の第２層の第２出力ラインと、
を備えることを特徴とする請求項１に記載の液晶表示装置。
【請求項１０】
前記第１出力ラインは、複数の屈曲部を備え、前記屈曲部の内角が９０°以上であることを特徴とする請求項９に記載の液晶表示装置。
【請求項１１】
順次に入力される第１ないし第ｎ＋ｍ画素データを、前記第１ないし第ｎ画素データを含む第１映像データセットと、前記第ｎ＋１ないし第ｎ＋ｍ画素データを含む第２映像データセットとに区分して保存し、前記保存された第１映像データセット及び前記第２映像データセットからそれぞれ１個ずつの前記画素データを同時に出力するタイミングコントローラと、
前記第１ないし第ｎ画素データを受信して、複数のデータラインのうち一部に、前記第１ないし第ｎ画素データそれぞれに対応するデータ電圧を提供する第１データドライバＩＣグループと、前記第ｎ＋１ないし第ｎ＋ｍ画素データを受信して、前記複数のデータラインのうちの残りに、前記第ｎ＋１ないし第ｎ＋ｍ画素データそれぞれに対応するデータ電圧を提供する第２データドライバＩＣグループとを含むデータドライバであり、前記第１データドライバＩＣグループは、第１番目ないし第ｓ番目データドライバＩＣを含み、第２データドライバＩＣグループは、第ｓ＋１番目ないし第ｓ＋ｔ番目データドライバＩＣを含むデータドライバと、
前記タイミングコントローラが実装され、前記タイミングコントローラと前記第１データドライバＩＣグループとの間に接続され、前記第１ないし第ｎ画素データを伝達する第１信号伝送ラインと、前記タイミングコントローラと前記第２データドライバＩＣグループとの間に接続され、前記第ｎ＋１ないし第ｎ＋ｍ画素データを伝達する第２信号伝送ラインと、を備える回路基板であり、
前記第１及び第２信号伝送ラインはそれぞれ、
前記タイミングコントローラから、前記第１ないし第ｎ画素データ及び前記第ｎ+1ないし第ｎ＋ｍ画素データが順次に同時に出力される前記回路基板の第１層の第１出力ラインと、
ビアを介して前記第１出力ラインから、前記第１ないし第ｎ画素データ及び前記第ｎ+1ないし第ｎ＋ｍ画素データが、それぞれ前記第１番目ないし第ｓ番目データドライバＩＣ及び前記第ｓ＋１番目ないし第ｓ＋ｔ番目データドライバＩＣに出力される前記回路基板の第２層の第２出力ラインを備え、前記第１出力ラインは、複数の屈曲部を備え、前記屈曲部の内角は９０°以上である回路基板と、
を備えることを特徴とする液晶表示装置。
【請求項１２】
前記第１映像データセットのデータサイズは、前記第２映像データセットのデータサイズより小さく（ｍ＞ｎ）、前記第１データドライバＩＣグループのデータドライバＩＣの個数は、前記第２データドライバＩＣグループのデータドライバＩＣの個数より小さな（ｔ＞ｓ）、ことを特徴とする請求項１１に記載の液晶表示装置。
【請求項１３】
前記タイミングコントローラは、前記第ｓ番目データドライバＩＣ及び前記第ｓ＋１データドライバＩＣが前記回路基板に接続される接続部の間の前記回路基板上に実装されることを特徴とする請求項１２に記載の液晶表示装置。
【請求項１４】
前記タイミングコントローラは、ラインバッファメモリと、前記第１映像データセットのデータサイズを表す第１データ情報と、前記第２映像データセットのデータサイズを表す第２データ情報とを受信して、前記第１映像データセットのデータサイズと前記第２映像データセットのデータサイズとを比較する比較部と、その比較結果によって前記ラインバッファメモリを、前記第２映像データセットを保存できるメモリサイズを有する第１メモリ部と第２メモリ部とに区分するメモリ割当部と、
を備えることをことを特徴とする請求項１１に記載の液晶表示装置。
【請求項１５】
前記第１映像データセットのデータサイズを表す第１データ情報及び前記第２映像データセットのデータサイズを表す第２データ情報を前記比較部に提供する設定メモリをさらに備えることを特徴とする請求項１４に記載の液晶表示装置。
【請求項１６】
ラインバッファメモリと、
第１データ情報と第２データ情報とを比較する比較部と、
その比較結果によって、前記ラインバッファメモリを同じメモリサイズを有する第１メモリ部と第２メモリ部とに区分するメモリ割当部と、を備えることを特徴とするタイミングコントローラ。
【請求項１７】
順次に入力される第１ないし第ｎ＋ｍ画素データを、前記第１ないし第ｎ画素データを含む第１映像データセットと、前記第ｎ＋１ないし第ｎ＋ｍ画素データを含む第２映像データセットとに区分し、前記第１データ情報は、前記第１映像データセットのデータサイズを表し、前記第２データ情報は、第２映像データセットのデータサイズを表すとき、
前記メモリ割当部は、前記ラインバッファメモリを前記第１データ情報と前記第２データ情報のうち、大きなデータサイズに対応するメモリサイズを有する前記第１メモリ部と前記第２メモリ部とに区分することを特徴とする請求項１６に記載のタイミングコントローラ。
【請求項１８】
前記ラインバッファメモリは、前記第１映像データセットを前記第１メモリ部に保存し、前記第２映像データセットを第２メモリ部に保存し、前記保存された第１映像データセット及び前記第２映像データセットからそれぞれ１個ずつの前記画素データを同時に出力することを特徴とする請求項１７に記載のタイミングコントローラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、タイミングコントローラ及びこれを備える液晶表示装置に関する。
【背景技術】
【０００２】
液晶表示装置は、映像表示のために複数の画素データを提供するタイミングコントローラと、タイミングコントローラから提供された画素データに対応する電圧を複数のデータラインに提供するデータドライバと、を備える。
【０００３】
１チャネル駆動方式によれば、タイミングコントローラは、順次に入力される複数の画素データを、入力された順にデータドライバに画素データを提供する。高解像度の液晶表示装置の場合、データラインの数が多くなって、２チャネル方式で駆動する。すなわち、タイミングコントローラは、複数のデータドライバＩＣを含むデータドライバを、第１データドライバＩＣグループと第２データドライバＩＣグループとに区分し、順次に入力される複数の画素データを保存した後、第１データドライバＩＣグループと第２データドライバＩＣグループとに、それぞれ画素データを同時に出力する。このために、タイミングコントローラは、第１データドライバＩＣグループに提供する第１映像データセットと、第２データドライバＩＣグループに提供する第２映像データセットとを、それぞれ第１メモリ部と第２メモリ部とに保存する。
【０００４】
このようなタイミングコントローラは、複数の画素データを受信する前に、第１メモリ部と第２メモリ部に、第１映像データセットを保存できる充分なメモリサイズを割り当てる。したがって、複数のデータドライバＩＣｓは、第１映像データのデータサイズが第２映像データセットのデータサイズより大きくなるように、第１データドライバＩＣグループと第２データドライバＩＣグループとに区分される。すなわち、第１データドライバＩＣグループに含まれるデータドライバＩＣｓの個数は、第２データドライバＩＣグループに含まれるデータドライバＩＣの個数より大きくなる。
【０００５】
このような場合、タイミングコントローラが一定の形状の回路基板に実装されるとき、タイミングコントローラは、第１データドライバＩＣグループと第２データドライバＩＣグループとの間の回路基板上に実装されず、第１データドライバＩＣグループ側に偏って実装される。したがって、第１データドライバＩＣグループに画素データを伝送する信号伝送ラインは、９０°より小さいか若しくは同等の内角を有する屈曲部を備える。また、タイミングコントローラの実装位置が制限的になる。したがって、電磁波干渉（Ｅｌｅｃｔｒｏ  Ｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ、以下「ＥＭＩ」という）が誘発される。
【特許文献１】韓国特許公開第２０００−００７５２２７号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする技術的課題は、ＥＭＩを減少させるタイミングコントローラを提供することである。
【０００７】
本発明が解決しようとする他の技術的課題は、ＥＭＩを減少させる液晶表示装置を提供することである。
【０００８】
本発明の目的は、以上で言及した目的に制限されず、言及されていない他の目的は下の記載から当業者に明確に理解されうる。
【課題を解決するための手段】
【０００９】
前記技術的課題を達成するための本発明の一態様によるタイミングコントローラは、ラインバッファメモリと、第１データ情報と第２データ情報とを比較する比較部、及びその比較結果によってラインバッファメモリを同じメモリサイズの第１メモリ部と第２メモリ部とに区分するメモリ割当部と、を備える。
【００１０】
他の技術的課題を達成するための本発明の一態様による液晶表示装置は、回路基板と、回路基板上に実装されるタイミングコントローラであり、順次に入力される第１ないし第ｎ＋ｍ画素データを、第１ないし第ｎ画素データを含む第１映像データセットと、前記第ｎ＋１ないし第ｎ＋ｍ画素データを含む第２映像データセットとに区分して保存するが、第１映像データセットのデータサイズは、第２映像データセットのデータサイズより小さく（ｍ＞ｎ）、保存された第１映像データセット及び第２映像データセットからそれぞれ１個ずつの画素データを同時に出力するタイミングコントローラと、回路基板と電気的に接続されて、画素データに対応するデータ電圧を複数のデータラインに提供するデータドライバであり、第１ないし第ｎ画素データに対応するデータ電圧を提供する第１番目ないし第ｓ番目データドライバＩＣを含む第１データドライバＩＣグループと、第ｎ＋１ないし第ｎ＋ｍ画素データに対応するデータ電圧を提供する第ｓ＋１番目ないし第ｓ＋ｔ番目データドライバＩＣを含む第２データドライバＩＣグループと、を含むが、第１データドライバＩＣグループのデータドライバＩＣの個数は、第２データドライバＩＣグループのデータドライバＩＣの個数より小さな（ｔ＞ｓ）データドライバと、複数のデータラインを介して印加されたデータ電圧によって映像を表示する液晶パネルと、を備える。
【００１１】
技術的課題を達成するための本発明のさらに他の態様による液晶表示装置は、順次に入力される第１ないし第ｎ＋ｍ画素データを、第１ないし第ｎ画素データを含む第１映像データセットと、第ｎ＋１ないし第ｎ＋ｍ画素データを含む第２映像データセットとに区分して保存し、保存された第１映像データセット及び第２映像データセットからそれぞれ１個ずつの画素データを同時に出力するタイミングコントローラと、第１ないし第ｎ画素データを受信して、複数のデータラインのうち一部に、第１ないし第ｎ画素データそれぞれに対応するデータ電圧を提供する第１データドライバＩＣグループと、第ｎ＋１ないし第ｎ＋ｍ画素データを受信して、複数のデータラインのうち残りに、第ｎ＋１ないし第ｎ＋ｍ画素データそれぞれに対応するデータ電圧を提供する第２データドライバＩＣグループを含むデータドライバであり、第１データドライバＩＣグループは、第１番目ないし第ｓ番目データドライバＩＣを含み、第２データドライバＩＣグループは、第ｓ＋１番目ないし第ｓ＋ｔ番目データドライバＩＣを含むデータドライバと、タイミングコントローラが実装され、タイミングコントローラと第１データドライバＩＣグループとの間に接続され、第１ないし第ｎ画素データを伝達する第１信号伝送ラインと、タイミングコントローラと第２データドライバＩＣグループとの間に接続され、第ｎ＋１ないし第ｎ＋ｍ画素データを伝達する第２信号伝送ラインと、を備える回路基板であり、第１及び第２信号伝送ラインはそれぞれ、タイミングコントローラから、第１ないし第ｎ＋ｍ画素データ及び第ｎないし第ｎ＋ｍ画素データが順次に同時に出力される回路基板の第１層の第１出力ラインと、ビアを介して第１出力ラインから、第１ないし第ｎ＋ｍ画素データ及び第ｎないし第ｎ＋ｍ画素データが、それぞれ第１番目ないし第ｓ番目データドライバＩＣ及び第ｓ＋１番目ないし第ｓ＋ｔ番目データドライバＩＣに出力される回路基板の第２層の第２出力ラインを備え、第１出力ラインは、複数の屈曲部を備え、屈曲部の内角は９０°以上である回路基板と、を備える。その他の実施例の具体的な事項は詳細な説明及び図面に含まれている。
【発明の効果】
【００１２】
本発明のタイミングコントローラ及びこれを備える液晶表示装置によれば、電磁波の放出を防止してＥＭＩを減少させる。
【発明を実施するための最良の形態】
【００１３】
本発明の利点及び特徴、そしてこれを達成する方法は添付された図面に基づいて詳細に後述されている実施例を参照すれば明確になる。しかし、本発明は以下で開示される実施例に限定されるものではなく、この実施例から外れて多様な形に実現でき、本明細書で説明する実施例は本発明の開示を完全にし、本発明が属する技術分野における当業者に発明の範ちゅうを完全に理解させるために提供されるものである。一方、明細書全体にわたって同一の参照符号は同一の構成要素を示す。
【００１４】
以下、添付した図面を参照して本発明の好ましい実施形態について詳細に説明する。
図１ないし図４を参照して、本発明の実施形態によるタイミングコントローラ及びこれを備える液晶表示装置について説明する。図１は、本発明の実施形態による液晶表示装置を説明するためのブロック図であり、図２は、図１の一画素の等価回路図であり、図３は、図１のタイミングコントローラを説明するためのブロック図であり、図４は、図１のタイミングコントローラとデータドライバとの配置構造を説明するための回路基板の斜視図である。
【００１５】
まず、図１を参考にすれば、本発明の実施形態による液晶表示装置１０は、液晶パネル３００、タイミングコントローラ４００、ゲートドライバ５００、データドライバ６００及び設定メモリ７００を備える。
【００１６】
液晶パネル３００は、等価回路で見る場合、複数の表示信号線Ｇ１〜Ｇｐ、Ｄ１〜Ｄｎと、これらに接続されており、行列の形態に配列された複数の画素ＰＸとを含む。表示信号線Ｇ１〜Ｇｐ、Ｄ１〜Ｄｎは、ゲート信号を伝達する複数のゲートラインＧ１〜Ｇｐと、データ信号を伝達する複数のデータラインＤ１〜Ｄｎとを備える。
【００１７】
図２に、図１の一画素ＰＸに対する等価回路を示した。第１表示板１００の画素電極ＰＥと対向するように、第２表示板２００の共通電極ＣＥの一部領域にカラーフィルタＣＦが形成される。各画素ＰＸ、例えば、ｉ番目（ｉ＝１，２，…，ｐ）ゲートラインＧｉとｊ番目（ｊ＝１，２，…，ｎ）データラインＤｊとに接続された画素ＰＸは、信号線（Ｇｉ，Ｄｊ）に接続されたスイッチング素子Ｑと、これに接続された液晶キャパシタ（ｌｉｑｕｉｄ  ｃｒｙｓｔａｌ  ｃａｐａｃｉｔｏｒ、Ｃｌｃ）及び蓄積キャパシタ（ｓｔｏｒａｇｅ  ｃａｐａｃｉｔｏｒ、Ｃｓｔ）とを含む。蓄積キャパシタＣｓｔは、必要に応じて省略してもよい。
【００１８】
一方、タイミングコントローラ４００の外部のグラフィック制御器（図示せず）から順次に第１画素データＤＡＴ１ないし第ｎ＋ｍ画素データＤＡＴｎ＋ｍを受信し、一対ずつの画素データを順次に出力する。すなわち、第１画素データＤＡＴ１及び第ｎ＋１画素データＤＡＴｎ＋１を同時に出力し、次いで、第２画素データＤＡＴ２及び第ｎ＋２画素データＤＡＴｎ＋２を出力する。このような方式で、第１画素データＤＡＴ１及び第ｎ＋１画素データＤＡＴｎ＋１を始め、順次に一対の画素データを同時に出力する。ここで、第１画素データＤＡＴ１ないし第ｎ＋ｍ画素データＤＡＴｎ＋ｍは、一つのゲートラインＧ１〜Ｇｐと電気的に接続された画素ＰＸに印加される画素データである。
【００１９】
さらに詳細に説明すれば、タイミングコントローラ４００はまず、順次に入力された第１画素データＤＡＴ１ないし第ｎ＋ｍ画素データＤＡＴｎ＋ｍを、第１画素データＤＡＴ１ないし第ｎ画素データＤＡＴｎを含む第１映像データセットと、第ｎ＋１画素データＤＡＴｎ＋１ないし第ｎ＋ｍ画素データＤＡＴｎ＋ｍを含む第２映像データセットとに区分して保存する。ここで、第１映像データセットのデータサイズは、第２映像データセットの大きさより小さい（ｍ＞ｎ）。
【００２０】
次いで、保存された第１映像データセットと第２映像データセットとから、それぞれ一つずつの画素データを同時に出力する。このために、タイミングコントローラ４００は、第１画素データＤＡＴ１ないし第ｎ＋ｍ画素データＤＡＴｎ＋ｍを、タイミングコントローラ４００内部のラインバッファメモリ（図示せず）に保存する。
【００２１】
具体的に、第１画素データＤＡＴ１ないし第ｎ画素データＤＡＴｎを含む第１映像データセットを、ラインバッファメモリ（図示せず）の第１メモリ部（図示せず）に保存し、第ｎ+1画素データＤＡＴｎ+1ないし第ｎ＋ｍ画素データＤＡＴｎ＋ｍを含む第２映像データセットを、ラインバッファメモリ（図示せず）の第２メモリ部（図示せず）に保存する。このとき、第１メモリ部（図示せず）と第２メモリ部（図示せず）のメモリサイズは、タイミングコントローラ４００が、設定メモリ部７００から第１データ情報ＳＩＺＥ１と第２データ情報ＳＩＺＥ２とを受信して、各メモリサイズを割り当てる。ここで、第１データ情報ＳＩＺＥ１と第２データ情報ＳＩＺＥ２とは、それぞれ第１映像データセットのデータサイズと第２映像データセットのデータサイズとを表す。このようなタイミングコントローラ４００の詳細な動作は、図３を参照して後述する。
【００２２】
また、タイミングコントローラ４００は、入力制御信号を受信してゲート制御信号ＣＯＮＴ２とデータ制御信号ＣＯＮＴ１とを生成し、ゲート制御信号ＣＯＮＴ２をゲートドライバ５００に、データ制御信号ＣＯＮＴ１をデータドライバ６００に送る。
【００２３】
ここで、入力制御信号の例としては、垂直同期信号Ｖｓｙｎｃと水平同期信号Ｈｓｙｎｃ、メインクロックＭＣＬＫ、データイネーブル信号ＤＥなどがある。ゲート制御信号ＣＯＮＴ２は、ゲートドライバ５００の動作を制御するための信号であり、ゲートドライバ５００の動作を開始する垂直開始信号、ゲートオン電圧の出力時期を決定するゲートクロック信号及びゲートオン電圧のパルス幅を決定する出力イネーブル信号などを含む。データ制御信号ＣＯＮＴ１は、データドライバの動作を制御する信号であり、データドライバの動作を開始する水平開始信号、二つのデータ電圧の出力を指示するロード信号などを含む。
【００２４】
データドライバ６００は、タイミングコントローラ４００から画素データＤＡＴ１〜ＤＡＴｎ＋ｍを受信して、これに対応するデータ電圧を複数のデータラインＤ１〜Ｄｎに提供する。このようなデータドライバ６００は、第１番目データドライバＩＣ  ＤＩＣ＿１ないし第ｓ番目データドライバＩＣ  ＤＩＣ＿ｓを含む第１データドライバＩＣグループＦＲＯＮＴと、第ｓ＋１番目データドライバＩＣ  ＤＩＣ＿ｓ＋１ないし第ｓ＋ｔ番目データドライバＩＣ  ＤＩＣ＿ｓ＋ｔを含む第２データドライバＩＣグループＢＡＣＫとに区分される。
【００２５】
ここで、第１データドライバＩＣグループＦＲＯＮＴは、タイミングコントローラ４００から第１映像データセットの画素データＤＡＴ１〜ＤＡＴｎを、第１信号伝送ラインＯＵＴＬＩＮＥ＿ａを介して受信する。第２データドライバＩＣグループＢＡＣＫは、タイミングコントローラ４００から第２映像データセットの画素データＤＡＴｎ＋１〜ＤＡＴｎ＋ｍを、第２信号伝送ラインＯＵＴＬＩＮＥ＿ｂを介して受信する。
【００２６】
すなわち、タイミングコントローラ４００が保存した第１映像データセットのデータサイズが、第２映像データセットのデータサイズより小さいので、第１データドライバＩＣグループＦＲＯＮＴのデータドライバＩＣ  ＤＩＣ＿１〜ＤＩＣ＿ｓの数が、第２データドライバＩＣグループＢＡＣＫのデータドライバＩＣ  ＤＩＣ＿ｓ＋１〜ＤＩＣ＿ｔの数より小さい（ｔ＞ｓ）。
【００２７】
一方、ゲートドライバ５００は、ゲートラインＧ１〜Ｇｐに接続されて、ゲートオン／オフ電圧（Ｖｏｎ、Ｖｏｆｆ）発生部（図示せず）からのゲートオン電圧Ｖｏｎとゲートオフ電圧Ｖｏｆｆの組み合わせからなるゲート信号を、ゲートラインＧ１〜Ｇｎに印加する。ゲートドライバ５００は、タイミングコントローラ４００からのゲート制御信号ＣＯＮＴ２によって、ゲートオン／オフ電圧発生部（図示せず）からゲートオン電圧ＶｏｎをゲートラインＧ１〜Ｇｐに印加して、このゲートラインＧ１〜Ｇｐに接続された図２のスイッチング素子Ｑをターンオンさせる。それにより、データラインＤ１〜Ｄｎに印加されたデータ電圧が、ターンオンされたスイッチング素子Ｑを介して画素ＰＸに印加される。
【００２８】
図３を参照して、タイミングコントローラ４００が順次に入力された第１画素データＤＡＴ１ないし第ｎ＋ｍ画素データＤＡＴｎ＋ｍを、第１画素データＤＡＴ１ないし第ｎ画素データＤＡＴｎを含む第１映像データセットと、第ｎ＋１画素データＤＡＴｎ＋１ないし第ｎ＋ｍ画素データＤＡＴｎ＋ｍを含む第２映像データセットとに区分して保存し、第１映像データセットと第２映像データセットとから順次にそれぞれ一つずつの画素データを同時に出力する動作について詳細に説明する。
【００２９】
図３を参照すれば、タイミングコントローラ４００は、比較部４１０、メモリ割当部４２０及びラインバッファメモリ４３０を備える。
【００３０】
まず、設定メモリ７００には、第１映像データセットのデータサイズを表す第１データ情報ＳＩＺＥ１と、第２映像データセットのデータサイズを表す第２データ情報ＳＩＺＥ２とが保存されている。それ以外にも、タイミングコントローラ４００の動作のために、他の色々なのデータが保存されていることがある。例えば、データ制御信号ＣＯＮＴ１及びゲート制御信号ＣＯＮＴ２の生成のための条件などが保存される。このような設定メモリ７００は、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）であってもよい。
【００３１】
比較部４１０は、第１映像データセットのデータサイズを表す第１データ情報ＳＩＺＥ１と、第２映像データセットのデータサイズを表す第２データ情報ＳＩＺＥ２とを受信して、データサイズを比較する。例えば、第１データ情報ＳＩＺＥ１は、第１データドライバＩＣグループＦＲＯＮＴと電気的に接続されたデータラインの数であり、第２データ情報ＳＩＺＥ２は、第２データドライバＩＣグループＢＡＣＫと電気的に接続されたデータラインの数でありうる。比較部４１０は、比較結果ＣＰＲをメモリ割当部４２０に知らせる。例えば、比較部４１０は、比較した結果によって、第１映像データセットと第２映像データセットのうち大きなデータサイズをメモリ割当部４２０に知らせることができる。
【００３２】
メモリ割当部４２０は、比較結果ＣＰＲによってラインバッファメモリ４３０を、同じメモリサイズを有する第１メモリ部４３０＿１と第２メモリ部４３０＿２とに区分する。例えば、第１メモリ部４３０＿１と第２メモリ部４３０＿２とは、データサイズが大きな第２映像データセットを保存できるメモリサイズを有するようにしてもよい。ここで、ラインバッファメモリ４３０は、一つのゲートラインＧ１〜Ｇｐと電気的に接続された画素ＰＸに印加される画素データである第１画素データＤＡＴ１ないし第ｎ＋ｍ画素データＤＡＴｎ＋ｍが保存されるメモリである。
【００３３】
第１メモリ部４３０＿１と第２メモリ部４３０＿２のメモリサイズが割り当てられた後、メモリ割当部４２０は、外部のグラフィックコントローラ（図示せず）から順次に第１画素データＤＡＴ１ないし第ｎ＋ｍ画素データＤＡＴｎ＋ｍを受信する。メモリ割当部４２０は、まず、順次に入力された第１画素データＤＡＴ１ないし第ｎ画素データＤＡＴｎを、第１メモリ部４３０＿１に保存する。次いで、順次に入力される第ｎ画素データＤＡＴｎないし第ｎ＋ｍ画素データＤＡＴｎ＋ｍを、第２メモリ部４３０＿２に保存する。次いで、第１メモリ部４３０＿１及び第２メモリ部４３０＿２にそれぞれ保存された第１映像データセット及び第２映像データセットから順次に、一つずつの画素データを同時に出力する。第１メモリ部４３０＿１から出力された画素データＤＡＴ１〜ＤＡＴｎは、第１データドライバＩＣグループＦＲＯＮＴに入力され、第２メモリ部４３０＿２から出力された画素データＤＡＴｎ＋１〜ＤＡＴｎ＋ｍは、第２データドライバＩＣグループＢＡＣＫに入力される。
【００３４】
ただし、これと異なって、第１画素データＤＡＴ１ないし第ｎ画素データＤＡＴｎを第１メモリ部４３０＿１に保存し、次いで、第ｎ+1画素データＤＡＴｎ+1ないし第ｎ＋ｍ画素データＤＡＴｎ＋ｍのうち、一部を第２メモリ部４３０＿２に保存した後、第ｎ+1画素データＤＡＴｎ+1ないし第ｎ＋ｍ画素データＤＡＴｎ＋ｍのうち、残りを第２メモリ部４３０＿２に保存すると同時に、第１メモリ部４３０＿１と第２メモリ部からそれぞれ一つずつの画素データを出力できる。
【００３５】
言い換えれば、タイミングコントローラ４００は、第１映像データセットのデータサイズと第２映像データセットのデータサイズとを比較して、大きな第２映像データセットを保存できるように、第１メモリ部４３０＿１と第２メモリ部４３０＿２とのメモリサイズを同一に割り当て、第１メモリ部４３０＿１及び第２メモリ部４３０＿２に、それぞれ第１映像データセット及び第２映像データセットを保存した後、一対の画素データをそれぞれ第１データドライバＩＣグループＦＲＯＮＴと、第２データドライバＩＣグループＢＡＣＫとに提供する。したがって、第１データドライバＩＣグループＦＲＯＮＴが含むデータドライバＩＣの個数が、第２データドライバＩＣグループＢＡＣＫが含むデータドライバＩＣの個数より小さくなりうる。
【００３６】
したがって、タイミングコントローラ４００も、第１データドライバＩＣグループＦＲＯＮＴと第２データドライバＩＣグループＢＡＣＫとの間の回路基板上に実装されうる。
【００３７】
これについて、以下で図４を参照して、タイミングコントローラ４００及びデータドライバＩＣの回路基板での配置構造について詳細に説明する。
【００３８】
図４を参照すれば、回路基板８００には、第１ないし第ｎ＋ｍ画素データを出力するタイミングコントローラ４００と複数の回路とが実装され、複数のドライブＩＣＤＩＣ＿１〜ＤＩＣ＿ｓ＋ｔと電気的に接続される。図４に図示していないが、複数のドライブＩＣ
ＤＩＣ＿１〜ＤＩＣ＿ｓ＋ｔは、液晶パネル（図１の３００参照）と電気的に接続されて、複数のデータライン（図１のＤ１〜Ｄｎ参照）に画素データに対応するデータ電圧を印加する。
【００３９】
タイミングコントローラ４００は、第１データドライバＩＣグループＦＲＯＮＴと第２データドライバＩＣグループＢＡＣＫとの間に配置される。さらに詳細に説明すれば、タイミングコントローラ４００は、第ｓ番目データドライバＩＣ  ＤＩＣ＿ｓと第ｓ＋１番目データドライバＩＣ  ＤＩＣ＿ｓ＋１とが、回路基板８００に接続された部分の間に位置してもよい。ここで、第１データドライバＩＣグループＦＲＯＮＴが含むデータドライバＩＣ  ＤＩＣ＿１〜ＤＩＣ＿ｓの数は、第２データドライバＩＣグループＢＡＣＫが含むデータドライバＩＣ  ＤＩＣ＿ｓ＋１〜ＤＩＣ＿ｓ＋ｔの数より小さい（ｔ＞ｓ）。
【００４０】
以下では、タイミングコントローラ４００は、第１データドライバＩＣグループＦＲＯＮＴと第２データドライバＩＣグループＢＡＣＫとの間に配置される場合、ＥＭＩが低減する理由について具体的な例を挙げて説明する。
【００４１】
図５は、本発明の一実施形態によるタイミングコントローラ及びこれを備える液晶表示装置を説明するための斜視図であり、図６は、図５のＬ部分を拡大した拡大図である。ここで、データドライバＩＣが７つであり、回路基板８０１は、第１層８2０と第２層８1０とを備える場合を例として説明する。
【００４２】
図５及び図６を参照すれば、まず、タイミングコントローラ４０１は、第１データドライバＩＣグループＦＲＯＮＴと第２データドライバＩＣグループＢＡＣＫとの間に配置される。
【００４３】
回路基板８０１は、タイミングコントローラ４０１と第１データドライバＩＣグループＦＲＯＮＴとの間に接続され、第１ないし第ｎ画素データを伝達する第１信号伝送ラインＯＵＴＬＩＮＥ＿ａと、タイミングコントローラ４０１と第２データドライバＩＣグループＢＡＣＫのとの間に接続され、前記第ｎ＋１ないし第ｎ＋ｍ画素データを伝達する第２信号伝送ラインＯＵＴＬＩＮＥ＿ｂとを備える。
【００４４】
第１信号伝送ラインＯＵＴＬＩＮＥ＿ａは、タイミングコントローラ４０１から順次に出力される第１ないし第ｎ画素データを伝送する回路基板８０１の第１層８２０の第１出力ラインＯＵＴＬＩＮＥ＿１ａと、ビア（図示せず）を介して第１出力ラインＯＵＴＬＩＮＥ＿１ａから第１ないし第ｎ画素データを第１データドライバＩＣグループＦＲＯＮＴに伝送する、回路基板８０１の第２層８１０の第２出力ラインＯＵＴＬＩＮＥ＿２ａとを備える。
【００４５】
第２信号伝送ラインＯＵＴＬＩＮＥ＿ｂは、タイミングコントローラ４０１から順次に出力される第ｎ＋１ないし第ｎ＋ｍ画素データを伝送する回路基板８０１の第１層８２０の第１出力ラインＯＵＴＬＩＮＥ＿１bと、ビア（図示せず）を介して第１出力ラインＯＵＴＬＩＮＥ＿１bから第ｎ＋１ないし第ｎ＋ｍ画素データを第２データドライバＩＣグループＢＡＣＫに伝送する、回路基板８０１の第２層８１０の第２出力ラインＯＵＴＬＩＮＥ＿２ｂとを備える。
【００４６】
したがって、タイミングコントローラ４０１から出力された第１映像データセットの画素データは、回路基板８０１の第１層８２０の第１出力ラインＯＵＴＬＩＮＥ＿１ａ、ＯＵＴＬＩＮＥ＿１ｂを介して伝送され、ビア（図示せず）を経て回路基板８０１の第２層８１０の第２出力ラインＯＵＴＬＩＮＥ＿２ａ、ＯＵＴＬＩＮＥ＿２ｂを介して、第１データドライバＩＣグループＦＲＯＮＴのうち、一つのデータドライバＩＣに提供される。また、タイミングコントローラ４０１から出力された第２映像データセットの画素データは、回路基板の第１層８１０の第１出力ラインＯＵＴＬＩＮＥ＿１ａ、ＯＵＴＬＩＮＥ＿１ｂを介して伝送され、ビア（図示せず）を経て回路基板８０１の第２層８２０の第２出力ラインＯＵＴＬＩＮＥ＿２ａ、ＯＵＴＬＩＮＥ＿２ｂを介して、第２データドライバＩＣグループＢＡＣＫのうち一つのデータドライバＩＣに提供される。
【００４７】
ここで、タイミングコントローラ４０１が、第１データドライバＩＣグループＦＲＯＮＴと第２データドライバＩＣグループＢＡＣＫとの間の回路基板８００に位置するので、第１出力ラインＯＵＴＬＩＮＥ＿１ａ、ＯＵＴＬＩＮＥ＿１ｂの配置構造を、ＥＭＩを最小化するように設計できる。例えば、第１出力ラインＯＵＴＬＩＮＥ＿１ａ、ＯＵＴＬＩＮＥ＿１ｂは、複数の部分が屈曲するが、図６に示したように、各屈曲部の内角ＩＡ１、ＩＡ２、ＩＡ３、ＩＡ４、ＩＡ５が９０°以上になる。
【００４８】
もし、第１データドライバＩＣグループＦＲＯＮＴのデータドライバＩＣの個数が、第２データドライバＩＣグループＢＡＣＫのデータドライバＩＣの個数よりさらに大きな場合、タイミングコントローラ４０１は、固定された形状の回路基板で、第１データドライバＩＣグループＦＲＯＮＴと第２データドライバＩＣグループＢＡＣＫとの間に位置できなくなる。このような場合には、第１出力ラインＯＵＴＬＩＮＥ＿１ａ、ＯＵＴＬＩＮＥ＿１ｂは、内角ＩＡ１、ＩＡ２、ＩＡ３、ＩＡ４、ＩＡ５が９０°以下である屈曲部を備えて、ＥＭＩが増加する。
【００４９】
しかし、本発明の場合には、第１データドライバＩＣグループＦＲＯＮＴが含むデータドライバＩＣの個数は、第２データドライバＩＣグループＢＡＣＫが含むデータドライバＩＣの個数より少ないので、タイミングコントローラ４０１が第１データドライバＩＣグループＦＲＯＮＴと第２データドライバＩＣグループＢＡＣＫとの間の回路基板８０１に配置できるため、第１出力ラインＯＵＴＬＩＮＥ＿１ａ、ＯＵＴＬＩＮＥ＿１ｂが９０°以下の内角ＩＡ１、ＩＡ２、ＩＡ３、ＩＡ４、ＩＡ５を形成する屈曲部はなく延びるため、ＥＭＩが減少する。
【００５０】
図７は、本発明の他の実施形態によるタイミングコントローラとこれを備える液晶表示装置を説明するための斜視図である。
【００５１】
以前の実施形態とは異なって、第１データドライバＩＣグループＦＲＯＮＴが含むデータドライバＩＣの個数は２つであり、第２データドライバＩＣグループＢＡＣＫが含むデータドライバＩＣの個数は５つである。
【００５２】
このような場合にも上記実施形態と同様に、タイミングコントローラ４０２は、第１データドライバＩＣグループＦＲＯＮＴと第２データドライバＩＣグループＢＡＣＫとの間の回路基板８０２上に実装されて、第１出力ラインＯＵＴＬＩＮＥ＿１ａ、ＯＵＴＬＩＮＥ＿１ｂは、内角が９０°以下の屈曲部を含まなくなる。また、タイミングコントローラ４０２の周辺に空間が確保されるので、回路基板８０２のグラウンド電圧が印加されるグラウンド領域をタイミングコントローラ４０２の周辺に形成できる。したがって、タイミングコントローラ４０２及びタイミングコントローラ４０２が実装された回路基板８０２から発生するＥＭＩを低減できる。
【００５３】
以上、添付した図を参照して本発明の実施例を説明したが、本発明が属する技術分野で当業者ならば本発明がその技術的思想や必須の特徴を変更せずとも他の具体的な形に実施されうるということが理解できるであろう。したがって、前述した実施例は全ての面で例示的なものであって、限定的なものではないと理解せねばならない。
【産業上の利用可能性】
【００５４】
本発明は、タイミングコントローラ及びこれを備える液晶表示装置に好適に用いられる。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施形態による液晶表示装置を説明するためのブロック図である。
【図２】図１の一画素の等価回路図である。
【図３】図１のタイミングコントローラを説明するためのブロック図である。
【図４】図１のタイミングコントローラとデータドライバとの配置構造を説明するための回路基板の斜視図である。
【図５】本発明の一実施形態によるタイミングコントローラ及びこれを備える液晶表示装置を説明するための斜視図である。
【図６】図５のＬ部分を拡大した拡大図である。
【図７】本発明の他の実施形態によるタイミングコントローラとこれを備える液晶表示装置を説明するための斜視図である。
【符号の説明】
【００５６】
１０  液晶表示装置
１００  第１表示板
１５０  液晶層
２００  第２表示板
３００  液晶パネル
４００  タイミングコントローラ
４１０  比較部
４２０  メモリ割当部
４３０  ラインバッファメモリ
５００  ゲートドライバ
６００  データドライバ
７００  設定メモリ
８００  回路基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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