(57)【要約】【課題】待機モード下での節電効果を改善する。【解決手段】表示装置０は、表示領域２とこれを駆動する周辺の回路部とを絶縁基板１上に一体的に集積形成したパネルからなる。回路部は、電子機器本体側の通常消費電力状態と低消費電力状態の切り替えに応じて動作モードと待機モードに切り替え可能である。動作モード時、電子機器の本体側から電源電圧の供給を受けて動作し、表示領域２を駆動してディスプレイを行う。待機モード時、電子機器の本体側から電源電圧の供給を受けている状態のまま、表示領域２の駆動を停止するとともに、回路部を不活性化して電力消費を抑制する待機制御手段を備えている。待機制御手段は、不活性化の過程で少なくともアナログ電圧ジェネレータに含まれる電圧分割用の直列抵抗素子に流れる直流成分を遮断する制御シーケンスを実行する。【選択図】      図１
2008107854.tif 000002
【特許請求の範囲】
【請求項１】
通常消費電力状態と低消費電力状態の切り替えが可能な電子機器のディスプレイ部品として用いられ、表示領域とこれを駆動する周辺の回路部とを絶縁基板上に一体的に集積形成したパネルからなる表示装置であって、
前記回路部は、電子機器本体側の通常消費電力状態と低消費電力状態の切り替えに応じて動作モードと待機モードに切り替え可能であり、
動作モード時、電子機器の本体側から電源電圧の供給を受けて動作し、該表示領域を駆動して所望のディスプレイを行い、
待機モード時、電子機器の本体側から電源電圧の供給を受けている状態のまま、該表示領域の駆動を停止するとともに、回路部を不活性化してパネルの電力消費を抑制する待機制御手段を備えており、
前記表示領域は、マトリクス状に配置した画素を含み、
前記回路部は、電子機器の本体側から送られる画像情報に応じて階調化されたアナログ電圧を該画素に書き込むドライバと、あらかじめ階調に応じた複数のレベルのアナログ電圧を該ドライバに供給するアナログ電圧ジェネレータとを含み、
前記待機制御手段は、不活性化の過程で該アナログ電圧ジェネレータに含まれる電圧分割用の直列抵抗素子に流れる直流成分を遮断する制御シーケンスを実行することを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は通常消費電力状態と低消費電力状態の切り換えが可能な電子機器のディスプレイ部品として用いられる表示装置に関する。より詳しくは、低消費電力状態下で待機モードに入る表示装置の節電技術に関する。
【背景技術】
【０００２】
電子機器のディスプレイ部品として、アクティブマトリクス型液晶パネルなどフラット形状のパネルが多用されている。アクティブマトリクス型液晶パネルは表示領域とこれを駆動する周辺の回路部とが絶縁基板上に一体的に集積形成されており、システムオンチップのディスプレイ（システムディスプレイ）となっている。
【０００３】
【特許文献１】特開平７−２７１３２３号公報
【０００４】
携帯電話端末やＰＤＡなど小型の電子機器は、通常消費電力状態と低消費電力状態の切り換えが可能なタイプが開発されている。電子機器本体側（セット側）が低消費電力状態になった場合、表示装置側（システムディスプレイ側）では低消費電力状態への対応として、いわゆるパーシャルモード表示を行う技術が知られている。例えば、携帯電話端末に組み込まれた液晶パネルは、低消費電力状態でいわゆる「待ち受け表示」を行う。すなわち、必要最小限の情報のみを表示して（パーシャルモード表示）節電を図る。しかしながら、このパーシャルモードでは表示装置が実質的には動作状態にある為、節電効果はそれほど期待できない。セット側が低消費電力状態になった場合の別の対応として、表示装置側で電源を遮断する準備処理（オフシーケンス）を行った後、表示装置への電源供給をカットする方法が取られる。表示装置側（システムディスプレイ側）の消費電力を抑制することが要求される用途では、この電源供給を遮断する方式が採用されている。しかしながら、この場合セット側からシステムディスプレイ側への電源供給をカットする為、大容量の電源スイッチが必要となる。この為、部品点数増加によるセットサイズの増大やコスト増大といったデメリットが生じる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
近年では、電子機器本体側の通常消費電力状態と低消費電力状態の切り換えに応じて、表示装置を動作モードと待機モード（スタンバイモード）に切り換える技術が開発されており、特許文献１に記載がある。スタンバイモードでは、セット側から電源電圧の供給を受けている状態のまま、システムディスプレイの表示を停止するとともに、システムディスプレイに含まれる周辺回路部を不活性化してパネルの電力消費を抑制する。このスタンバイモードでは、セット側からシステムディスプレイ側への電源供給をアクティブとしたまま、システムディスプレイ側のアクティブな消費電力を抑制する。これにより、電源供給をカットする為の大容量スイッチが不要となり、セットサイズやコストの面でメリットがある。しかしながら、従来のスタンバイモードは表示装置側のアクティブな消費電力を抑制する手段が不十分である為、スタンバイモードで十分な節電効果を得るに至っておらず、これが解決すべき課題となっている。
【課題を解決するための手段】
【０００６】
上述した従来の技術の課題に鑑み、本発明は待機モード下で表示装置の節電効果を改善することを目的とする。係る目的を達成するために以下の手段を講じた。即ち、通常消費電力状態と低消費電力状態の切り替えが可能な電子機器のディスプレイ部品として用いられ、表示領域とこれを駆動する周辺の回路部とを絶縁基板上に一体的に集積形成したパネルからなる表示装置であって、前記回路部は、電子機器本体側の通常消費電力状態と低消費電力状態の切り替えに応じて動作モードと待機モードに切り替え可能であり、動作モード時、電子機器の本体側から電源電圧の供給を受けて動作し、該表示領域を駆動して所望のディスプレイを行い、待機モード時、電子機器の本体側から電源電圧の供給を受けている状態のまま、該表示領域の駆動を停止するとともに、回路部を不活性化してパネルの電力消費を抑制する待機制御手段を備えている。
【０００７】
前記表示領域は、マトリクス状に配置した画素を含み、前記回路部は、電子機器の本体側から送られる画像情報に応じて階調化されたアナログ電圧を該画素に書き込むドライバと、あらかじめ階調に応じた複数のレベルのアナログ電圧を該ドライバに供給するアナログ電圧ジェネレータとを含む。特徴事項として、前記待機制御手段は、不活性化の過程で該アナログ電圧ジェネレータに含まれる電圧分割用の直列抵抗素子に流れる直流成分を遮断する制御シーケンスを実行する。
【発明の効果】
【０００８】
本発明によれば、システムディスプレイの周辺に配された回路部の各ブロックに、待機制御手段を分散配置している。この待機制御手段はセット側からの待機命令に応じて所定の制御シーケンスを実行し、システムディスプレイの周辺回路各部を不活性化し、パネルの電力消費を抑制する。この不活性化の過程で、待機制御手段は特に周辺回路各部に含まれる抵抗素子に流れる直流成分を遮断する制御シーケンスを実行し、パネルの電力消費を極限まで抑制可能としている。この様に待機制御手段はセット側からの待機命令に応じて所定の不活性化制御シーケンスを実行し、以ってシステムディスプレイの周辺回路部に流れる直流電流、過徒電流、貫通電流をシステム全体としてシーケンシャルに抑制するものである。
【発明を実施するための最良の形態】
【０００９】
以下図面を参照して本発明の実施の形態を詳細に説明する。図１は本発明に係る表示装置の全体構成を示す模式的なブロック図である。図示する様に、本表示装置０は、ガラスなどからなる絶縁基板１の上に集積形成されている。絶縁基板１の中央には表示領域２が形成されており、これを囲む様に周辺の回路部も一体的に形成されている。矩形の絶縁基板１の上辺には接続端子が形成されており、フレキシブルプリントケーブル（ＦＰＣ）１１を介して、電子機器本体側（セット側）と接続する様になっている。ＦＰＣ１１は複数の配線が平面的に配列した単層構造のフラットケーブルとなっている。
【００１０】
表示領域２は行状のゲートラインＧ１〜Ｇｍと列状の信号ラインＳ１〜Ｓｎが互いに交差配置したマトリクス構成となっている。各ゲートラインＧと信号ラインＳの交差部には画素が形成されている。本実施形態では、各画素は液晶素子ＬＣ、補助容量ＣＳ及び薄膜トランジスタＴＦＴで構成されている。液晶素子ＬＣは画素電極とこれに対向するコモン電極（ＣＯＭ）と両者の間に保持された液晶（電気光学物質）とで構成されている。ＴＦＴのゲート電極はゲートラインＧに接続し、ソース電極は信号ラインＳに接続し、ドレイン電極は液晶素子ＬＣの画素電極に接続している。補助容量ＣＳはＴＦＴのドレイン電極と補助容量ラインとの間に接続されている。ＴＦＴはゲートラインＧから供給される選択パルスで導通し、信号ラインＳから供給される信号電圧を対応する液晶素子ＬＣの画素電極に書き込む。補助容量ＣＳは一フレームもしくは一フィールドの間、信号電圧を保持しておく。
【００１１】
液晶素子ＬＣは一般に交流駆動される。すなわち、信号ラインＳを介して液晶素子ＬＣに書き込まれる信号電圧は周期的に極性が反転する。これに合わせて、液晶素子ＬＣのコモン電極ＣＯＭに印加するコモン電圧ＶＣＯＭも周期的に極性反転する必要がある。ここで、液晶素子ＬＣやこれをスイッチング駆動するＴＦＴには、極性に関し非対称性がある。この為、画素電極側とコモン電極側で中心レベルを合わせておくと、極性に関する非対称性が表われて、焼付きなど画品位の劣化が生じる。この対策として、信号電圧に対しコモン電圧を所定電圧分だけオフセットし、極性に関する非対称性を打ち消すことが行われている。尚、補助容量ＣＳも、液晶素子ＬＣの交流駆動に合わせて、交流動作させる必要がある。この為、各補助容量ＣＳに共通接続された補助容量ラインに、同じく所定の周期で極性反転する電圧を印加する必要がある。
【００１２】
上述した表示領域２を囲む上下左右四辺に周辺の回路部が集積形成されている。本実施形態の場合、この周辺回路部は、垂直ドライバ３、水平ドライバ４、ＣＯＭドライバ５、ＣＳドライバ６、ＤＣ／ＤＣコンバータ７、ＤＣ／ＤＣコンバータ７ａ、レベルシフタ（Ｌ／Ｓ）を含むインターフェース８、タイミングジェネレータ９、アナログ電圧ジェネレータ１０などを含んでいる。但し本発明はこの構成に限られるものではなく、表示装置（システムディスプレイ）０の仕様に応じて適宜必要な回路が追加される一方、不必要な回路は削除される。例えば、場合により信号電圧とは別に完全な白表示や完全な黒表示に使われる信号電圧レベルを生成するドライバなどが組み込まれることもある。
【００１３】
垂直ドライバ３は各ゲートラインＧ１〜Ｇｍに接続され、線順次で選択パルスを供給する。水平ドライバ４は上下一対形成されており、各信号ラインＳ１〜Ｓｎの両端に接続して、両側から同時に所定の信号電圧を供給している。尚この信号電圧はＦＰＣ１１を介してセット側から送られてくる表示データ（画像情報）に応じたものとなっている。
【００１４】
コモンドライバ（ＣＯＭドライバ）５は、周期的に極性反転するコモン電圧ＶＣＯＭを各液晶素子ＬＣに共通するコモン電極に印加する。ＣＯＭドライバ５にはオフセット回路やスタート回路（ＣＯＭスタータ）が付属している。オフセット回路はコモンドライバ５で生成されるコモン電圧のオフセットレベルを調節する。スタート回路（ＣＯＭスタータ）はパネルの起動時にオフセット回路を充電してコモン電圧ＶＣＯＭの印加を速やかに立ち上げる。ＣＳドライバ６は周期的に極性反転する電圧を、各補助容量ＣＳに共通する補助容量ラインに印加する。
【００１５】
ＤＣ／ＤＣコンバータ７は、電子機器本体からＦＰＣ１１を介して供給される一次の電源電圧を、パネル（表示装置０）の仕様に応じた二次の電源電圧に変換する。特に、ＤＣ／ＤＣコンバータ７は正側の電源電圧ＶＤＤの変換に用いられる。これに対し、ＤＣ／ＤＣコンバータ７ａは負側の電源電圧ＶＳＳの変換に用いられる。
【００１６】
Ｌ／Ｓを含むインターフェース８は、ＦＰＣ１１を介してセット側から供給されたクロック信号、同期信号、画像信号などの制御信号を受け入れる。レベルシフタＬ／Ｓは、セット側から送られてきた制御信号（外部制御信号）をレベルシフトして、表示装置内部の回路動作仕様に適合した制御信号（内部制御信号）を生成する。尚、本明細書では外部制御信号と内部制御信号を区別する必要がある場合、各制御信号の種類を表わす記号の後ろに外部制御信号の場合数字（３）を付し、内部制御信号の場合数字（５）を付することがある。タイミングジェネレータ９は、Ｌ／Ｓを含むインターフェース８から送られてきたクロック信号や同期信号を処理して、回路各部のタイミング制御に必要なクロック信号などを生成する。アナログ電圧ジェネレータ１０は、あらかじめ階調に応じた複数のレベルのアナログ電圧を、水平ドライバ４に供給する。水平ドライバ４は、電子機器の本体側から送られる画像情報に応じて階調化されたアナログの信号電圧を液晶素子ＬＣに書き込む。
【００１７】
図２は、表示装置側に対するセット側の制御シーケンスを示すタイミングチャートであり、（Ａ）はオンシーケンスを表わし、（Ｂ）はオフシーケンスを表わしている。但し、待機モード（スタンバイモード）に関するシーケンス制御がない通常の場合を表わしている。ディスプレイ側に対してセット側からマスタクロックＭＣＫ、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣ、表示データＤＡＴＡ、リセット信号ＲＳＴ、表示許可信号ＰＣＩ、電源電圧ＶＤＤが所定のシーケンスに従って入力される。セット側からディスプレイ側を立ち上げるオンシーケンス（Ａ）では、最初にＶＤＤが立ち上がり次いでＭＣＫ、ＨＳＹＮＣ、ＶＳＹＮＣがアクティブになる。時間ｔｏｎ１経過後、リセット信号ＲＳＴがローからハイに切り換わり、ディスプレイの回路部が初期化される。この後時間ｔｏｎ２経過後、ＤＡＴＡがローからアクティブに切り換わるとともに、表示許可信号ＰＣＩがローからハイに切り換わる。これにより、ディスプレイの表示領域に画像が映し出される。
【００１８】
セット側からディスプレイを立ち下げるオフシーケンス（Ｂ）では、まずＤＡＴＡがアクティブからローに切り換わるとともに表示許可信号ＰＣＩがハイからローに切り換わる。時間ｔｏｆｆ１経過後、リセット信号ＲＳＴがハイからローに切り換わり、ディスプレイの回路の内部状態をリセットする。時間ｔｏｆｆ２経過後、ＭＣＫ、ＨＳＹＮＣ、ＶＳＹＮＣの供給を遮断し最後にＶＤＤを立ち下げる。これにより、ＶＤＤは接地電位あるいは浮遊電位となる。しかし、この場合セット側にはＶＤＤを切断する為の大容量スイッチが必要となり、部品点数が増加することになる。
【００１９】
図３は、待機モード（スタンバイモード）を採用したオンシーケンス及びオフシーケンスを示すタイミングチャートである。理解を容易にする為、図２に示した通常のオンシーケンス及びオフシーケンスと対応する部分には対応する参照符号を用いてある。セット側は通常消費電力状態と低消費電力状態の切り換えが可能である。これに合わせてディスプレイ側を動作モードと待機モード（スタンバイモード）に切り換え制御する必要があり、この為セット側はディスプレイ側に対してスタンバイ信号ＳＴＢを入力している。
【００２０】
オンシーケンス（Ａ）では、まずスタンバイ信号ＳＴＢがローからハイに立ち上がり、ディスプレイは待機モードから動作モードに復帰する。ＳＴＢの立ち上がりに合わせて、ＭＣＫ、ＨＳＹＮＣ、ＶＳＹＮＣがアクティブになる。但し、ＶＤＤはＳＴＢに関わらず常に供給されている。時間ｔｏｎ１経過後ＲＳＴがローからハイに切り換わり、ディスプレイの回路状態が初期化される。時間ｔｏｎ２経過後ＤＡＴＡがアクティブになるとともにＰＣＩがハイに切り換わり、画像が表示領域に映し出される。
【００２１】
オフシーケンス（Ｂ）ではまずＤＡＴＡ及びＰＣＩが非アクティブとなる。ｔｏｆｆ１経過後ＲＳＴがハイからローになりディスプレイの内部回路がリセットされる。ｔｏｆｆ２経過後ＳＴＢがハイからローに切り換わるとともに、ＭＣＫ、ＨＳＹＮＣ、ＶＳＹＮＣが非アクティブになる。ＳＴＢがハイからローになることで、ディスプレイ側は動作モードから待機モードに移行する。一方ＶＤＤは待機モードに移行したにも関わらず、常に電源電圧に維持されている。
【００２２】
この様にスタンバイモードを採用したシステムでは、ＶＤＤをアクティブとしたままディスプレイ側の駆動回路システムをＳＴＢに応じて非アクティブとすることで、大容量スイッチの必要性をなくしている。尚スタンバイモード制御に用いる信号ＳＴＢは、図示の様にセット側から独立して入力される制御信号の場合もあるが、セット側から供給される他の外部信号を、ディスプレイ側で内部的に論理処理して生成することもできる。オフシーケンスではＲＳＴでディスプレイの内部回路を論理リセットしてから、ＳＴＢが立ち下がることになる。その際、セット側から供給されるマスタクロックＭＣＫや同期信号ＨＳＹＮＣ，ＶＳＹＮＣなどはアクティブな状態から一定電位に固定される。図示の例ではローレベル（ＧＮＤレベル）に固定されているが、場合によってはＶＤＤレベルに固定してもよい。
【００２３】
スタンバイ信号ＳＴＢの立ち下げに応じて待機モードに移行した表示装置は、電子機器の本体側から電源電圧ＶＤＤの供給を受けている状態のまま、表示領域の駆動を停止するとともに、回路部を不活性化してパネルの電力消費を抑制する待機制御手段を備えている。この待機制御手段は回路部の各ブロックに分散配置されており、各回路ブロック毎にＳＴＢの立ち下げに応答して不活性化の為の制御シーケンスを実行する。以下、各回路ブロック毎に不活性化の為の制御シーケンスを具体的に説明する。
【００２４】
図４は、スタンバイモードに適応したＤＣ／ＤＣコンバータ７の具体的な構成例を示す回路図である。図示する様に、ＤＣ／ＤＣコンバータ７は、アンド素子（ＡＮＤ）７０１、遅延素子（ＤＥＬＡＹ）７０２、多段バッファ７０３、外付けのフライングキャパシタ７０４、クランピング用のトランジスタ７０５−７０７、出力トランジスタ７０８、内部コンデンサ７０９、レベルシフタ（Ｌ／Ｓ）７１０、アンド素子７１１、バッファ７１２、外付けのバイパスコンデンサ７２０、終端抵抗７２１などで構成されている。ＤＣ／ＤＣコンバータ７は、絶縁基板上に搭載される内蔵回路と、接続端子を介して内蔵回路に接続される外付け部品とで構成されている。図示の例では、フライングキャパシタ７０４とバイパスコンデンサ７２０が外付け部品であり、残る回路要素は全て絶縁基板上に内蔵されている。内蔵回路部は、表示領域に形成されているスイッチング用の薄膜トランジスタＴＦＴと同一のプロセスで形成されるＴＦＴなどで構成されている。
【００２５】
ＤＣ／ＤＣコンバータ７は、セット側から供給される一次の電源電圧ＶＤＤ１を、パネルの仕様に応じた二次の電源電圧ＶＤＤ２に変換する。この為、ポンピング用のクロック信号（ポンピングパルス）がアンド素子７０１及び位相調整用の遅延素子７０２を介して、多段バッファ７０３に供給される。多段バッファ７０３を介してフライングキャパシタ７０４の一次側がポンピングパルスによってＶＤＤ１までポンピングされる。フライングキャパシタ７０４の二次側にはＴＦＴ７０５，７０６，７０７からなるクランプ回路が接続されており、フライングキャパシタ７０４の出力電圧をＶＤＤ２までクランピングする。本実施例では、ＶＤＤ２＝２×ＶＤＤ１までクランピングしている。出力トランジスタ７０８はＶＤＤ２までクランプされた矩形波の波高部を取り出して、直流の二次電源電圧ＶＤＤ２を出力する。その際、外付けのバイパスコンデンサ（デカップリングコンデンサ）７２０は、二次電源電圧ＶＤＤ２に含まれるリップルノイズを除去して平滑化している。尚、遅延素子７０２を通過したクロック信号は内部コンデンサ７０９を介してクランプ用トランジスタ７０５，７０６のドレインに印加されるとともに、出力トランジスタ７０８のゲートに印加されている。又アンド素子７０１を通過したクロック信号はレベルシフタ７１０、アンド素子７１１及びバッファ７１２によりクランピング用パルスＣＬＰに整形された上で、トランジスタ７０５，７０６のゲートに印加されている。又必要に応じ制御信号がアンド素子７１１を介して入力され、ＤＣ／ＤＣコンバータ７をリセットする様になっている。この様に、ＤＣ／ＤＣコンバータ７は、ポンピングパルスで一次の電源電圧ＶＤＤ１にポンピングされるフライングキャパシタ７０４と、ポンピングされたフライングキャパシタ７０４をクランピングして二次の電源電圧ＶＤＤ２を取り出すクランプ回路（７０５−７０８）と、二次の電源電圧ＶＤＤに含まれるノイズを除去するバイパスコンデンサ７２０とで基本的に構成されている。
【００２６】
ＤＣ／ＤＣコンバータ７はスタンバイモードを実現する為、待機制御手段としてアンド素子７０１を用いており、ＳＴＢ信号を受け入れる様になっている。ＳＴＢ信号がハイからローに切り換わって待機モードへの移行が指示されると、アンド素子７０１が閉じてクロック信号（ポンピングパルス）の入力が遮断される。ポンピングパルスを停止してフライングキャパシタ７０４への充放電を停止し、以って消費電力を削減している。尚、スタンバイモードに移行した場合、ＤＣ／ＤＣコンバータ７の出力端子は終端抵抗７２１によってＶＤＤ１又はＧＮＤなどの所定電位に固定される。これにより、システムディスプレイ内の電源ラインが浮遊状態になることを防いでいる。図示の例では終端抵抗７２１は内蔵となっているが、外付部品としてもよい。
【００２７】
図５はＤＣ／ＤＣコンバータ７ａの実施例を示す回路図である。理解を容易にする為、図４に示したＤＣ／ＤＣコンバータ７と対応する部分には対応する参照番号を付してある。図４のＤＣ／ＤＣコンバータ７は正側の一次電源電圧ＶＤＤ１を二倍の二次電源電圧ＶＤＤ２に変換しているのに対し、本ＤＣ／ＤＣコンバータ７ａは負側の電源電圧ＶＳＳ１を絶対値で二倍の負側二次電源電圧ＶＳＳ２に変換している。
【００２８】
ＤＣ／ＤＣコンバータ７ａは待機制御手段として、レベルシフタ７３０を介してアンド素子７０１にＳＴＢ信号を入力している。ＳＴＢ信号がハイからローに立ち下がって待機モードへの移行を指示すると、アンド素子７０１が閉じてクロック信号（ポンピングパルス）を遮断し、以ってフライングキャパシタ７０４への充放電を停止し、消費電力を削減する。尚、ＤＣ／ＤＣコンバータ７ａの出力端子は終端抵抗７２１により、ＧＮＤ又はＶＤＤ１の一定電位に固定される。
【００２９】
図６は、表示装置の入力インターフェースに含まれるレベルシフタ８の構成例を示すブロック図である。図示する様にレベルシフタ８はレベルシフト用の増幅器８１とバッファ用の増幅器８２の直列接続となっている。動作状態で、外部からの入力信号ＩＮはレベルシフトされた上で、ディスプレイの内部仕様に適合した出力信号ＯＵＴに変換される。待機モードでは、前述した様にＤＣ／ＤＣコンバータの出力がＧＮＤ又はＶＤＤ１に固定されている。従って、レベルシフタ８の各増幅器８１，８２の電源ラインもＧＮＤ又はＶＤＤ１に固定されている。又、待機モードでは入力信号ＩＮがＧＮＤレベル又はＶＤＤ１レベルに固定状態となっている為、内部的な充放電電流は流れない。
【００３０】
図７はタイミングジェネレータ９の構成例を示すブロック図である。図示する様に、タイミングジェネレータ９は種々の入力信号を処理してシステムディスプレイ内部のタイミング制御に必要な出力信号を生成している。入力信号にはＰＣＩ、ＳＴＢ、ＲＳＴ、ＶＤ、ＭＣＫ、ＨＤなどが含まれる。ＶＤは外部ＶＳＹＮＣに対応する内部信号である。又ＨＤは外部ＨＳＹＮＣに対応する内部信号である。タイミングジェネレータ９は水平駆動用タイミングジェネレータ（ＴＧｆｏｒＨ）９１と垂直駆動用タイミングジェネレータ（ＴＧｆｏｒＶ）９２とに分かれている。水平駆動用タイミングジェネレータ９１は前述した入力信号を処理し、主として水平ドライバ４のタイミング制御に必要な出力信号等を生成している。これには、水平クロック信号ＨＣＫや水平スタート信号ＨＳＴが含まれる。又垂直クロック信号ＶＣＫも出力している。一方垂直駆動用タイミングジェネレータ９２は主として垂直ドライバ３の動作制御に必要なタイミング信号等を出力している。これには、垂直スタートパルスＶＳＴやフレーム周期を規定するフレーム信号ＦＲＰが含まれる。
【００３１】
前述した様にスタンバイモードでは、ＤＣ／ＤＣコンバータの出力はＧＮＤレベル又はＶＤＤ１レベルとなっている。従って、タイミングジェネレータ９の電源ラインもＧＮＤレベル又はＶＤＤ１レベルに固定されている。又種々の入力信号もＧＮＤレベル又はＶＤＤ１レベルの固定入力状態となっている。従って、タイミングジェネレータ９は動作せず、充放電電流は流れない。
【００３２】
図８は垂直ドライバ３の実施例を示す回路図である。図示する様に垂直ドライバ３は複数のユニット３０１−３８０を多段接続したシフトレジスタ構成となっている。本例は８０個のユニットを多段接続して、一段当り２本、合計で１６０本のゲートライン（Ｇａｔｅ１からＧａｔｅ１６０）を順次駆動している。具体的には、垂直ドライバ３は垂直クロックＶＣＫに同期して垂直スタートパルスＶＳＴを順次転送することで、各ゲートラインに選択パルスを出力している。
【００３３】
待機状態では、タイミングジェネレータが動作していない。従って、垂直ドライバ３に入力される制御信号はＧＮＤレベル又はＶＤＤ１レベルと固定入力状態となっている。従って垂直ドライバ３は動作せず、ゲートラインへの充放電電流は流れない為消費電力が削減される。尚、図示しないが水平ドライバ４も同様に動作しない為、信号ラインへの充放電電流は流れず、消費電力が削減される。
【００３４】
図９はアナログ電圧ジェネレータ１０の実施例を示す回路図である。図示する様にアナログ電圧ジェネレータ１０は各種のゲート素子１０１〜１０７と、一対の切換回路１１０，１１１と、ラダー抵抗１１５とで構成されている。ラダー抵抗１１５は電源電圧を抵抗分割して複数レベルの出力アナログ電位Ｖ１−Ｖ３０を生成している。例えば、表示データが５ビット構成で３２階調に分かれている時、アナログ電圧ジェネレータ１０は両端の２レベルに加え中間の３０レベルに対応したアナログ電位Ｖ１〜Ｖ３０を出力する。前述した様に、液晶素子は交流駆動される。従って、アナログ電圧ジェネレータ１０から出力されるアナログ電位も所定周期で極性を反転させる必要がある。この為にラダー抵抗１１５の両端に一対の切換回路１１０及び１１１が接続されている。これらの切換回路１１０及び１１１はゲート素子１０１〜１０７を介して入力信号ＦＲＰにより制御される。スタンバイモードでは入力信号としてＳＴＢが印加される。
【００３５】
アナログ電圧ジェネレータ１０の論理回路部分の電源電位は常にＶＤＤ１に固定される。待機モードにおいて入力信号ＦＲＰ及びＳＴＢはＧＮＤレベル固定入力とされる。通常の動作モードではＦＲＰはフレーム周期でハイレベルとローレベルが反転している。通常動作モードではＦＲＰに応答して切換回路１１０，１１１内のスイッチａ１とｂ２又はスイッチａ２とｂ１が同時にオンとなることで、ＶＤＤ１電位をラダー抵抗１１５が分割し、アナログ出力電圧Ｖ１〜Ｖ３０を生成する。待機モードでは、切換回路１１０，１１１内でスイッチａ１とｂ１（又はスイッチａ２とｂ２）が同時にオンとなる。この結果直列ラダー抵抗１１５の両端電位が同一となり、直流電流が流れないので消費電力を削減可能である。
【００３６】
図１０はＣＳドライバの実施例を示す回路図である。ＣＳドライバ６はインバータ６０１、バッファ６０２、バッファ６０３、一対のスイッチを含む切換回路６０４で構成されている。動作モード下では入力信号ＦＲＰに応答して切換回路６０４に含まれる一対のスイッチが交互にオンし、フレーム周期で極性が反転する出力信号を補助容量ラインＣＳに供給する。待機モード時には、入力信号ＦＲＰがＧＮＤレベルに固定される。この結果ＣＳドライバ６の出力端子は固定となり、補助容量ラインＣＳへの充放電電流が流れなくなり、消費電力が削減される。
【００３７】
図１１はＣＯＭドライバ５の実施例を示す回路図である。ＣＯＭドライバ５は、インバータ５０１、アンド素子５０２、バッファ５０３、アンド素子５０４、バッファ５０５、切換回路５０６で構成されている。前述のＣＳドライバ６と同様に、動作モード下でＣＯＭドライバ５は入力信号ＦＲＰに応答してフレーム周期で極性が反転する出力信号ＶＣＯＭＯをコモン電極に供給する。尚、本実施例のＣＯＭドライバ５は内部リセット信号ＲＳＴ５に応答して論理リセットが掛かる様になっている。
【００３８】
待機モード時にはＣＯＭドライバ５の電源電位は前述したＤＣ／ＤＣコンバータの停止によりＧＮＤ又はＶＤＤ１レベルとなっている。又タイミングジェネレータの停止により、入力信号ＦＲＰもＧＮＤレベル又はＶＤＤ１レベルに固定入力状態となっている。この結果出力信号ＶＣＯＭＯは固定電位となり、コモン電極への充放電電流が流れなくなり、消費電力を削減できる。
【００３９】
最後に図１２は、ＣＯＭドライバ５に付随するオフセット回路５１及びスタート回路５２の具体的な構成例を示す回路図である。前述した様に、コモンドライバ５はコモン電極にコモン電圧ＶＣＯＭを印加する。オフセット回路５１は、信号電圧に対してコモン電圧のレベルを相対的に調節する為所定のオフセット電圧ΔＶを生成するカップリングコンデンサＣ１を備えている。スタート回路５２は電源電圧ＶＤＤの立ち上げ時、オフセット回路５１のカップリングコンデンサＣ１をオフセット電圧ΔＶまでプリチャージするとともに、電源電圧ＶＤＤの立ち下げ時カップリングコンデンサＣ１をディスチャージする。図示する様にＣＯＭドライバ５、オフセット回路５１及びスタート回路５２は、カップリングコンデンサＣ１及び可変抵抗Ｒ３を除いて共通の絶縁基板１上に搭載されている。
【００４０】
オフセット回路５１は前述したカップリングコンデンサＣ１の他にトランジスタスイッチＳＷ４と電圧レベル調整用の可変抵抗Ｒ３を含んでいる。抵抗Ｒ３はカップリングコンデンサＣ１と同様に外付け部品である。トランジスタスイッチＳＷ４は絶縁基板１に形成されている。絶縁基板１外のカップリングコンデンサＣ１から入力されたオフセット処理済みのコモン電圧ＶＣＯＭＩは、システムディスプレイ内部のコモン電極につながるＣＯＭパッド５３０に内部配線で接続されている。
【００４１】
スタート回路５２は、スタンバイ信号ＳＴＢが入力されるレベルシフタ５１１、内部リセット信号ＲＳＴ５が入力されるインバータ５１２、外部リセット信号ＲＳＴ３が入力されるインバータ５１３、ナンド素子ＮＡＮＤ５１４、インバータ５１５、バッファ（ＢＵＦ）５１６、バッファ５１７、レベルシフタ５２０などの論理回路を含んでいる。更に薄膜トランジスタで構成されるスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ５を含んでいる。加えて正側の電源電圧ＶＤＤと負側の電源電圧ＶＳＳとの間に直列接続された一対の抵抗Ｒ１，Ｒ２を含んでいる。抵抗Ｒ１とＲ２の接続ポイントをノードＡで表わしてある。
【００４２】
引続き図１２を参照して、スタート回路５２のオンシーケンス及びオフシーケンスを説明する。まず待機モードから動作モードに復帰するオンシーケンスでは、第一段階としてＳＴＢ信号がローからハイに立ち上がる。これによりスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４が導通状態となる。直列抵抗Ｒ１，Ｒ２によって、電源電位ＶＤＤが抵抗分割され、ノードＡにおいては所望の中間電位となる。この中間電位は必要とされるオフセット電位ΔＶに等しい。ＳＷ３及びＳＷ４が導通状態となっているので、ノードＶＣＯＭＯもノードＡと同電位になり、カップリングコンデンサＣ１がプリチャージされる。直列抵抗Ｒ１，Ｒ２の比は、ノードＡとノードＶＣＯＭＯの電位差がΔＶとなる様に設定されている。この後第二段階としてリセット信号ＲＳＴ３，ＲＳＴ５が立ち上がり、ＣＯＭドライバ５がアクティブとなる。同時に、スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４が非導通状態となる。一方スイッチＳＷ５が導通状態となり、ノードＶＣＯＭＰＷＲがＶＤＤとなり、可変抵抗Ｒ３に電流が流れる。カップリングコンデンサＣ１には最初の第一段階で十分に電荷が充電されている為、ＣＯＭドライバ５の出力がカップリングされ、ΔＶだけＤＣシフトされた電位がノードＶＣＯＭＩに出力される。可変抵抗Ｒ３は、ＶＣＯＭＩの電位がちょうどΔＶだけシフトする様に設定されている。この後第三段階として表示開始信号が立ち上がり、画像が表示エリアに映し出される。
【００４３】
次に動作モードから待機モードに移行するオフシーケンスを説明する。最初に第一段階としてセット側からの表示命令ＰＣＩが立ち下がり、表示領域から画像が消される。続いて第二段階としてリセット信号ＲＳＴ３，ＲＳＴ５が立ち下がる。これによりスイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４が導通状態となる。逆にＳＷ５が非導通状態になる。これにより外付けの可変抵抗Ｒ３には電流が流れなくなり、所望の節電効果が得られる。同時に絶縁基板１内のＣＯＭドライバ５が非アクティブとなる為、節電効果が得られる。スイッチＳＷ１，ＳＷ２が導通することで、直列抵抗Ｒ１，Ｒ２により、電源電位ＶＤＤがノードＡにおいて所望の中間電位になる。この時ＳＷ４も導通状態になっているので、ノードＶＣＯＭＩはＧＮＤレベルとなる。これにより、カップリングコンデンサＣ１がディスチャージされる。最後に第三段階としてＳＴＢ信号が立ち下がり、スイッチＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４が非導通状態となる。これにより直列抵抗Ｒ１，Ｒ２が正側電源ラインＶＤＤ及び負側電源ラインＶＳＳから切り離され、不要な電流が流れなくなる。従って所望の節電効果が得られる。
【００４４】
以上説明した様に、本発明によれば、待機モード時セット側から電源電圧の供給を受けている状態のままディスプレイを停止するとともに、パネル内回路部を不活性化してパネルの電力消費を抑制している。これにより、従来のパーシャルモード機能と比較して大幅に消費電力を削減できる。又セット側で電源供給を遮断するスイッチを設ける必要がなくなり、部品点数の削減によるセットの小型化と低コスト化が実現できる。特に本発明では不活性化の過程で回路部に含まれる抵抗素子に流れる直流成分を遮断する制御シーケンスを実行している。更に不活性化の過程で回路部に供給されるクロックを停止して回路部内で生じる充放電を抑制する制御シーケンスを実行している。この様にシステム的にスタンバイ移行シーケンスを実行することで、従来に比べ大幅な節電効果を期待できる。
【図面の簡単な説明】
【００４５】
【図１】本発明に係る表示装置の全体構成を示すブロック図である。
【図２】表示装置のオンシーケンス及びオフシーケンスを示すタイミングチャートである。
【図３】待機モードを備えた表示装置のオンシーケンス及びオフシーケンスを示すタイミングチャートである。
【図４】表示装置に含まれるＤＣ／ＤＣコンバータの実施例を示す回路図である。
【図５】表示装置に含まれるＤＣ／ＤＣコンバータの実施例を示す回路図である。
【図６】表示装置に含まれるレベルシフタの実施例を示すブロック図である。
【図７】表示装置に含まれるタイミングジェネレータの実施例を示すブロック図である。
【図８】表示装置に含まれる垂直ドライバの実施例を示す回路図である。
【図９】表示装置に含まれるアナログ電圧ジェネレータの実施例を示す回路図である。
【図１０】表示装置に含まれるＣＳドライバの実施例を示す回路図である。
【図１１】表示装置に含まれるコモンドライバの実施例を示す回路図である。
【図１２】表示装置に含まれるコモンドライバ用のオフセット回路及びスタート回路を示す回路図である。
【符号の説明】
【００４６】
０・・・表示装置、１・・・絶縁基板、２・・・表示領域、３・・・垂直ドライバ、４・・・水平ドライバ、５・・・ＣＯＭドライバ、６・・・ＣＳドライバ、７・・・ＤＣ／ＤＣコンバータ、８・・・レベルシフタを含むインターフェース、９・・・タイミングジェネレータ、１０・・・アナログ電圧ジェネレータ、１１・・・ＦＰＣ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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