(57)【要約】【課題】より容易に広い制御電位の範囲にわたって発振周波数の線形性が高い電圧制御発振器を提供する。【解決手段】本発明の電圧制御発振器は、並列接続されたインダクタ回路、ｎ個の可変容量回路、及び負性抵抗回路と、電源電位からｎ個の基準電位を生成する基準電位発生部１１４とを備える。ｎ個の可変容量回路の可変容量素子の一方端子には、ｎ個の基準電位のいずれかがそれぞれ入力される。ｎ個の可変容量回路の可変容量素子の他方端子には、発振周波数をフィードバック制御するための制御電位Ｖｔが共通入力される。そして、第１〜第３の可変容量回路Ａ〜Ｃの一方端子には、第１〜第３の基準電位Ｖｒｅｆ１〜３がそれぞれ入力される。この第１〜第３の基準電位Ｖｒｅｆ１〜３はそれぞれ固定で、かつ、第１の基準電位Ｖｒｅｆ１と第２の基準電位Ｖｒｅｆ２の電位差と、第２の基準電位Ｖｒｅｆ２と第３の基準電位Ｖｒｅｆ３との電位差が異なっている。【選択図】図１
2008245259.tif 000002
【特許請求の範囲】
【請求項１】
電圧制御発振器であって、
インダクタを有するインダクタ回路と、
可変容量素子を有し、直流分を遮断するための阻止コンデンサをその両端に有する、第１、第２、及び第３の可変容量回路を含むｎ個（ｎは３以上の整数）の可変容量回路と、
負性抵抗回路と、
電源電位と基準電位点との間に直列に接続されたｍ個（ｍは２以上の整数）の抵抗を有する基準電位発生部とを備え、
前記インダクタ回路、前記ｎ個の可変容量回路、及び前記負性抵抗回路が、並列に接続され、
前記基準電位発生部は、前記ｍ個の抵抗を用いて前記電源電位を分圧し、隣接する抵抗間のｍ個の接続点の各々からｍ個の基準電圧を前記ｎ個の可変容量回路の可変容量素子の一方の端子に出力し、
前記ｎ個の可変容量回路の可変容量素子の他方の端子に、発振周波数をフィードバック制御するための制御電位が入力され、
前記ｎ個の可変容量回路は、可変容量回路に入力される制御電位に対する容量変化特性が同じ方向性を持つように並列に接続されており、
前記ｎ個の可変容量回路に入力される制御電位は同電位であり、
前記基準電位発生部は、連続して接続された第１の抵抗及び第２の抵抗を有し、第１の抵抗と第１の抵抗の電源電位側に隣接して接続された抵抗との接続点から第１の基準電位が出力され、第１の抵抗と第２の抵抗との接続点から第２の基準電位が出力され、第２の抵抗と第２の抵抗のグラウンド側に隣接して接続された抵抗との接続点から第３の基準電位が出力され、かつ、第１の抵抗と第２の抵抗との抵抗値は異なっており、
前記ｎ個の可変容量回路のうち、前記第１の可変容量回路の一方の端子に前記第１の基準電位が入力され、前記第２の可変容量回路の一方の端子に前記第２の基準電位が入力され、前記第３の可変容量回路の一方の端子に前記第３の基準電位が入力され、
前記第１、第２、及び第３の基準電位はそれぞれ固定で、かつ、
第ｋ（ｋは２以上でｎ以下の整数）の可変容量回路の容量値が、第ｋ−１の可変容量回路の容量値と異なる、電圧制御発振器。
【請求項２】
電圧制御発振器であって、
インダクタを有するインダクタ回路と、
可変容量素子を有し、直流分を遮断するための阻止コンデンサをその両端に有する、第１、第２、及び第３の可変容量回路を含むｎ個（ｎは３以上の整数）の可変容量回路と、
負性抵抗回路と、
電源電位と基準電位点との間に直列に接続されたｍ個（ｍは２以上の整数）の抵抗を有する基準電位発生部とを備え、
前記インダクタ回路、前記ｎ個の可変容量回路、及び前記負性抵抗回路が、並列に接続され、
前記基準電位発生部は、前記ｍ個の抵抗を用いて前記電源電位を分圧し、隣接する抵抗間のｍ個の接続点の各々からｍ個の基準電圧を前記ｎ個の可変容量回路の可変容量素子の一方の端子に出力し、
前記ｎ個の可変容量回路の可変容量素子の他方の端子に、発振周波数をフィードバック制御するための制御電位が入力され、
前記ｎ個の可変容量回路は、可変容量回路に入力される制御電位に対する容量変化特性が同じ方向性を持つように並列に接続されており、
前記ｎ個の可変容量回路に入力される制御電位は同電位であり、
前記基準電位発生部は、連続して接続された第１の抵抗及び第２の抵抗を有し、第１の抵抗と第１の抵抗の電源電位側に隣接して接続された抵抗との接続点から第１の基準電位
が出力され、第１の抵抗と第２の抵抗との接続点から第２の基準電位が出力され、第２の抵抗と第２の抵抗のグラウンド側に隣接して接続された抵抗との接続点から第３の基準電位が出力され、かつ、第１の抵抗と第２の抵抗との抵抗値は異なっており、
前記ｎ個の可変容量回路のうち、前記第１の可変容量回路の一方の端子に前記第１の基準電位が入力され、前記第２の可変容量回路の一方の端子に前記第２の基準電位が入力され、前記第３の可変容量回路の一方の端子に前記第３の基準電位が入力され、
前記第１、第２、及び第３の基準電位はそれぞれ固定で、
第ｋ（ｋは２以上でｎ以下の整数）の可変容量回路の容量値が、第ｋ−１の可変容量回路の容量値と異なり、かつ、
前記第１の基準電位と前記第２の基準電位との電位差が、前記第２の基準電位と前記第３の基準電位との電位差と異なる、電圧制御発振器。
【請求項３】
前記第１、第２、及び第３の可変容量回路の可変容量素子の少なくとも１つが、Ａｃｃｕｍｕｌａｔｉｏｎ ＭＯＳで構成されている、請求項１に記載の電圧制御発振器。
【請求項４】
前記第１、第２、及び第３の可変容量回路の可変容量素子の少なくとも１つが、Ａｃｃｕｍｕｌａｔｉｏｎ ＭＯＳで構成されている、請求項２に記載の電圧制御発振器。
【請求項５】
請求項１に記載の電圧制御発振器を備え、目的周波数の信号を出力するＰＬＬ回路を備えた、無線通信機器。
【請求項６】
請求項２に記載の電圧制御発振器を備え、目的周波数の信号を出力するＰＬＬ回路を備えた、無線通信機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信機の局部発振信号の生成等に用いられる電圧制御発振器、並びにそれを用いたＰＬＬ回路及び無線通信機器に関する。
【背景技術】
【０００２】
電圧制御発振器（ＶＣＯ）は、無線通信機の局部発振信号を発生させるデバイスとして広く使用されている。図１４は、従来の電圧制御発振器の構成例を示す図である。この従来の電圧制御発振器は、インダクタ６０４ａ及び６０４ｂと、可変容量素子６０５ａ及び６０５ｂと、発振トランジスタ６０３ａ及び６０３ｂと、電流源６０１とを備える。なお、図１４ではバイアス回路等を省略している。
【０００３】
インダクタ６０４ａ及び６０４ｂと可変容量素子６０５ａ及び６０５ｂとで、並列共振回路を構成している。可変容量素子６０５ａ及び６０５ｂの容量値は、その両端子の電位差によって変化する。すなわち、外部回路から周波数制御端子６０２に加えられた制御電位Ｖｔに応じて、可変容量素子６０５ａ及び６０５ｂの容量値が変化し、その結果並列共振回路の共振周波数が変化する。従来の電圧制御発振器の発振周波数は、並列共振回路の共振周波数近傍で発振するので、制御電位Ｖｔを調整することで発振周波数を所望の周波数に制御することができる。発振トランジスタ６０３ａ及び６０３ｂは、負性抵抗を発生して並列共振回路の寄生抵抗成分による損失をキャンセルし、発振条件を満足させるために、設けられる。
【０００４】
ここで、電圧制御発振器の制御電位と発振周波数との関係は、可変容量素子の特性でほぼ決定される。このため、使用する可変容量素子としては、広い範囲の制御電位にわたって緩やかに容量変化することが望ましい。これは、発振周波数が、広い範囲の制御電位Ｖｔにわたって線形に変化することが望ましいことと、同義である。
【０００５】
なぜならば、従来の電圧制御発振器を用いてＰＬＬ（フェーズ・ロックド・ループ）回路を構成した場合、ＰＬＬ回路の過渡応答特性や雑音帯域特性は、周波数感度（制御電位Ｖｔに対する発振周波数の変化の割合）に依存する。よって、周波数によって周波数感度が異なる（周波数が非線形に変化する）と、ＰＬＬ回路自身の特性が周波数によって変動してしまうからである。また、制御電位Ｖｔに対する周波数感度が高い領域では、周波数制御端子６０２に加わるわずかな雑音によっても周波数が変動するため、位相雑音特性が劣化するという問題もある。
【０００６】
しかし、上述した従来の電圧制御発振器を半導体基板上に実現する際、可変容量素子６０５ａ及び６０５ｂを形成するために特殊なプロセスを導入するとコストアップにつながるため、実際には線形性の高い可変容量素子を利用することが難しい。図１５Ａは、ＣＭＯＳプロセスで広く用いられるゲート端子とドレイン端子及びソース端子が接続された端子との間のゲート容量を利用したＩｎｖｅｒｓｉｏｎ型の可変容量素子を表す記号である。図１５Ｂは、ＭＯＳトランジスタのゲート端子に基準電位Ｖｒｅｆを加え、ドレイン端子及びソース端子に制御電位Ｖｔを印加した場合のゲート容量の変化を示している。
【０００７】
このように、一般的に用いられるＭＯＳトランジスタのゲート容量を利用した可変容量素子では、閾値電位（図１５Ｂ中の電位Ｖｔｈ）近傍で容量値が急峻に変化するため、発振周波数も閾値近傍の領域で急峻に変化する。その結果、従来の電圧制御発振器を用いたＰＬＬ回路の過渡応答特性や雑音帯域特性は、周波数によって大きく変動するといった問題が生じる。
そこで、この問題を解決するため、以下に述べる回路がすでに提案されている。
【０００８】
図１６は、従来の可変容量素子の線形性を改善する一手法を用いた電圧制御発振器を示す図である（例えば、特許文献１を参照）。
図１６に示す従来の電圧制御発振器は、インダクタ６０４ａ及び６０４ｂと、可変容量素子６０５ａ、６０５ｂ、６０６ａ、６０６ｂ、６０７ａ、及び６０７ｂと、直流分を遮断するためのＤＣカット用容量性素子６０８ａ、６０８ｂ、６０９ａ、６０９ｂ、６１０ａ、及び６１０ｂと、高周波阻止用抵抗６１１ａ、６１１ｂ、６１２ａ、６１２ｂ、６１３ａ、及び６１３ｂと、発振トランジスタ６０３ａ及び６０３ｂと、電流源６０１とを備える。なお、図１６において図１４と同じ構成部分には同じ符号を付してその説明は省略する。
【０００９】
可変容量素子６０５ａ及び６０５ｂとＤＣカット用容量性素子６０８ａ及び６０８ｂとは、可変容量回路Ａを構成している。可変容量素子６０６ａ及び６０６ｂとＤＣカット用容量性素子６０９ａ及び６０９ｂとは、可変容量回路Ｂを構成している。可変容量素子６０７ａ及び６０７ｂとＤＣカット用容量性素子６１０ａ及び６１０ｂとは、可変容量回路Ｃを構成している。可変容量素子６０５ａ、６０５ｂ、６０６ａ、６０６ｂ、６０７ａ、及び６０７ｂは、ＣＭＯＳプロセスで用いられるゲート端子とドレイン端子及びソース端子が接続された端子との間の容量を利用したＩｎｖｅｒｓｉｏｎ型のＭＯＳトランジスタである。可変容量回路Ａ〜Ｃは、可変容量素子とＤＣカット用容量性素子との接続点に入力される基準電位Ｖｒｅｆ１〜Ｖｒｅｆ３と、周波数制御端子６０２に加えられる制御電位Ｖｔとによって、可変容量素子の容量値が変化し、その結果並列共振回路の共振周波数が変化する。
【００１０】
ここで、基準電位Ｖｒｅｆ１〜Ｖｒｅｆ３が、電位Ｖｄの間隔を持つ電位であるとすると、制御電位Ｖｔに対する可変容量回路Ａ〜Ｃの特性は、図１７Ａに示すようにＶｄ（図１７Ａでは１６０ｍＶ）ずつシフトした特性になる。並列共振回路の容量は、これら３つの可変容量回路Ａ〜Ｃの容量の合計になるため、それらの合計容量は図１７Ｂの一点鎖線で示す特性になり、制御電位Ｖｔに対する容量の変化を緩やかにすることができる。
【特許文献１】米国特許第６，９９５，６２６号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１１】
電圧制御発振器の発振周波数ｆｏは、並列共振回路のインダクタのインダクタンスをＬと、可変容量回路Ａ〜Ｃの容量値をＣｖと、負性抵抗回路等で発生する寄生容量の容量値をＣとすると、次式［１］で表される。
ｆｏ＝１／（２π×√（Ｌ×（Ｃｖ＋Ｃ）））…［１］
この式［１］を可変容量回路Ａ〜Ｃの容量値Ｃｖについて解くと、次式［２］となる。
Ｃｖ＝Ｃ−１／（４π2Ｌｆｏ2）…［２］
インダクタンスＬ及び寄生容量の容量値Ｃは一定であるので、制御電位Ｖｔに対して発振周波数ｆｏを線形に変化させるためには、可変容量回路Ａ〜Ｃの容量値Ｃｖを線形に変化させるのではなく、容量値Ｃｖを１／（ｆｏ2）に比例させる必要がある。
【００１２】
しかしながら、上述した従来の改善方法では、制御電位Ｖｔに対する容量の変化を緩やかにし、広い制御電位の範囲で容量変化の線形性を向上させることは可能であるが、広い制御電位の範囲で電圧制御発振器の発振周波数の線形性を向上させるには限界が生じるという課題があった。
また、可変容量回路の並列数を多くすることで、可変容量回路の容量特性の線形性を高くすることができるが、半導体チップ面積の増大やレイアウトが複雑になるという問題から並列数にも限界が生じ、広い制御電位の範囲で周波数特性の線形性を向上させることは
困難であった。
【００１３】
それ故に、本発明の目的は、可変容量回路の並列数を増大させることなく、より容易に広い制御電位の範囲にわたって発振周波数の線形性が高い電圧制御発振器、並びにそれを用いたＰＬＬ回路及び無線通信機器を提供することである。
【課題を解決するための手段】
【００１４】
本発明は、電圧制御発振器、及びその電圧制御発振器を備え目的周波数の信号を出力するＰＬＬ回路を用いた無線通信機器に向けられている。そして、上記目的を達成するために、本発明の電圧制御発振器は、インダクタを有するインダクタ回路と、可変容量素子を有し、直流分を遮断するための阻止コンデンサをその両端に有する、第１、第２、及び第３の可変容量回路を含むｎ個（ｎは３以上の整数）の可変容量回路と、負性抵抗回路と、電源電位と基準電位点との間に直列に接続されたｍ個（ｍは２以上の整数）の抵抗を有する基準電位発生部とを備える。
【００１５】
そして、インダクタ回路、ｎ個の可変容量回路、及び負性抵抗回路が、並列に接続され、基準電位発生部は、ｍ個の抵抗を用いて電源電位を分圧し、隣接する抵抗間のｍ個の接続点の各々からｍ個の基準電圧をｎ個の可変容量回路の可変容量素子の一方の端子に出力し、ｎ個の可変容量回路の可変容量素子の他方の端子に、発振周波数をフィードバック制御するための制御電位が入力され、ｎ個の可変容量回路は、可変容量回路に入力される制御電位に対する容量変化特性が同じ方向性を持つように並列に接続されており、ｎ個の可変容量回路に入力される制御電位は同電位であり、基準電位発生部は、連続して接続された第１の抵抗及び第２の抵抗を有し、第１の抵抗と第１の抵抗の電源電位側に隣接して接続された抵抗との接続点から第１の基準電位が出力され、第１の抵抗と第２の抵抗との接続点から第２の基準電位が出力され、第２の抵抗と第２の抵抗のグラウンド側に隣接して接続された抵抗との接続点から第３の基準電位が出力され、かつ、第１の抵抗と第２の抵抗との抵抗値は異なっており、ｎ個の可変容量回路のうち、第１の可変容量回路の一方の端子に第１の基準電位が入力され、第２の可変容量回路の一方の端子に第２の基準電位が入力され、第３の可変容量回路の一方の端子に第３の基準電位が入力され、第１、第２、及び第３の基準電位はそれぞれ固定で、かつ、第ｋ（ｋは２以上でｎ以下の整数）の可変容量回路の容量値が、第ｋ−１の可変容量回路の容量値と異なることを特徴とする。
【００１６】
この構成において、さらに、第１の基準電位と第２の基準電位との電位差を、第２の基準電位と第３の基準電位との電位差とが異なっていることが好ましい。
また、第１、第２、及び第３の可変容量回路の可変容量素子の少なくとも１つが、Ａｃｃｕｍｕｌａｔｉｏｎ ＭＯＳで構成されていることが好ましい。
【発明の効果】
【００１７】
上記本発明によれば、チップ面積を増大させることなく、広い制御電位の範囲で容量の変化を緩やかにし、制御電位に対する発振周波数の変化割合の線形性が高い電圧制御発振器、並びにそれを用いたＰＬＬ回路及び無線通信機器を実現できる。
【発明を実施するための最良の形態】
【００１８】
図１は、本発明の一実施形態に係る電圧制御発振器の構成を示す図である。ただし、バイアス回路等は省略してある。図１において、本実施形態の電圧制御発振器は、インダクタ１０４ａ及び１０４ｂと、ＣＭＯＳプロセスで用いられるゲート容量を利用した可変容量素子１０５ａ、１０５ｂ、１０６ａ、１０６ｂ、１０７ａ、及び１０７ｂと、直流分を遮断するためのＤＣカット用容量性素子１０８ａ、１０８ｂ、１０９ａ、１０９ｂ、１１０ａ、及び１１０ｂと、高周波阻止用抵抗１１１ａ、１１１ｂ、１１２ａ、１１２ｂ、１１３ａ、及び１１３ｂと、発振トランジスタ１０３ａ及び１０３ｂと、電流源１０１と、
基準電位発生部１１４とを備える。
【００１９】
インダクタ１０４ａ及び１０４ｂは、直列に接続され、その接続点には電源端子１００が接続されて、インダクタ回路を構成する。可変容量素子１０５ａ及び１０５ｂは、バックゲート端子が共通接続され、かつ、各ゲート端子にはＤＣカット用容量性素子１０８ａ及び１０８ｂが直列にそれぞれ接続されており、これら可変容量素子１０５ａ及び１０５ｂとＤＣカット用容量性素子１０８ａ及び１０８ｂとで可変容量回路Ａを形成している。同様の接続によって、可変容量素子１０６ａ及び１０６ｂとＤＣカット用容量性素子１０９ａ及び１０９ｂとで可変容量回路Ｂを、可変容量素子１０７ａ及び１０７ｂとＤＣカット用容量性素子１１０ａ及び１１０ｂとで可変容量回路Ｃを、それぞれ形成している。発振トランジスタ１０３ａ及び１０３ｂは、互いにクロスカップリング接続されて負性抵抗回路を構成する。この発振トランジスタ１０３ａ及び１０３ｂは、ＭＯＳトランジスタ又はバイポーラトランジスタが適している。そして、上記インダクタ回路、可変容量回路Ａ〜Ｃ、及び負性抵抗回路は、互いに並列に接続されている。
【００２０】
可変容量回路Ａにおける可変容量素子１０５ａ及び１０５ｂの共通接続されたバックゲート端子、可変容量回路Ｂにおける可変容量素子１０６ａ及び１０６ｂの共通接続されたバックゲート端子、及び可変容量回路Ｃにおける可変容量素子１０７ａ及び１０７ｂの共通接続されたバックゲート端子は、発振周波数をフィードバック制御するための制御電位Ｖｔが印加される周波数制御端子１０２に接続される。
【００２１】
また、可変容量回路Ａにおける可変容量素子１０５ａ及び１０５ｂの各ゲート端子は、それぞれ抵抗１１１ａ及び１１１ｂを介して、基準電位発生部１１４の基準電位Ｖｒｅｆ１を供給する出力端子に接続されている。可変容量回路Ｂにおける可変容量素子１０６ａ及び１０６ｂの各ゲート端子は、それぞれ抵抗１１２ａ及び１１２ｂを介して、基準電位発生部１１４の基準電位Ｖｒｅｆ２を供給する出力端子に接続されている。可変容量回路Ｃにおける可変容量素子１０７ａ及び１０７ｂの各ゲート端子は、それぞれ抵抗１１３ａ及び１１３ｂを介して、基準電位発生部１１４の基準電位Ｖｒｅｆ３を供給する出力端子に接続されている。
【００２２】
図２Ａは、本発明の可変容量素子１０５ａ、１０５ｂ、１０６ａ、１０６ｂ、１０７ａ、及び１０７ｂに用いられる、ＣＭＯＳプロセスで用いられるゲート端子とバックゲート端子との間の容量を利用したＡｃｃｕｍｕｌａｔｉｏｎ型ＭＯＳトランジスタ（以下、Ａ−ＭＯＳトランジスタと略す）である。このＡ−ＭＯＳトランジスタは、図２Ｂで表されるＩｎｖｅｒｓｉｏｎ型ＭＯＳトランジスタ（以下、Ｉ−ＭＯＳトランジスタと略す）に比べて、制御電位Ｖｔに対する容量値の変化が緩やかである（図２Ｃ）。
【００２３】
例えば、３つの可変容量回路Ａ〜Ｃを並列接続し、かつ、基準電位Ｖｒｅｆ１と基準電位Ｖｒｅｆ２との差、及び基準電位Ｖｒｅｆ２と基準電位Ｖｒｅｆ３との差を同じとした場合、可変容量素子にＡ−ＭＯＳトランジスタを用いたときの容量特性を図３Ａに、Ｉ−ＭＯＳトランジスタを用いたときの容量特性を図３Ｂに示す。図３Ａ及び図３Ｂにおける一点鎖線は、合計の容量値を示す。この図３Ａ及び図３Ｂから、Ａ−ＭＯＳトランジスタの方がＩ−ＭＯＳトランジスタよりも、より広範囲で制御電位Ｖｔに対する容量特性の線形性が高いことが分かる。従って、Ａ−ＭＯＳトランジスタを用いた方が、少ない並列数で広い制御電位範囲で容量値の変化を緩やかにすることができる。よって、基準電位Ｖｒｅｆ１〜３相互の電位差を最適に制御してやれば、容量値を１／（ｆｏ2）に比例させることが可能となる。
以下、本発明の一実施形態に係る電圧制御発振器の動作について説明する。
【００２４】
図４は、基準電位発生部１１４の詳細な構成例を示す図である。図４の基準電位発生部
１１４は、電源端子１２０から所定の電位点（この例では接地）までの間に挿入された直列接続された抵抗Ｒａ〜Ｒｄと、各抵抗の接続点を接地する容量性素子Ｃａ〜Ｃｃとで構成される。また、抵抗Ｒａと抵抗Ｒｂとの接続点に現れる電位は基準電位Ｖｒｅｆ１として、抵抗Ｒｂと抵抗Ｒｃとの接続点に現れる電位は基準電位Ｖｒｅｆ２として、抵抗Ｒｃと抵抗Ｒｄとの接続点に現れる電位は基準電位Ｖｒｅｆ３として、それぞれ出力される。
【００２５】
容量性素子Ｃａ〜Ｃｃは、基準電位発生部１１４から出力される雑音を抑圧するためのバイパス用容量性素子であり、基準電位Ｖｒｅｆ１〜Ｖｒｅｆ３の供給経路に接続されてもＰＬＬ回路の過渡応答や雑音帯域特性に影響を与えない。よって、雑音を抑制するために必要な十分に大きな容量性素子Ｃａ〜Ｃｃを自由に挿入することができる。なお、この容量性素子Ｃａ〜Ｃｃが無くても、本発明が奏する効果が変わることはない。
【００２６】
図４の基準電位発生部１１４において、電源端子１２０に電位Ｖｄｄが印加された場合、基準電位Ｖｒｅｆ１〜Ｖｒｅｆ３はそれぞれ次式［３］〜［５］で表される。
Ｖｒｅｆ１＝Ｖｄｄ×（Ｒｂ＋Ｒｃ＋Ｒｄ）／（Ｒａ＋Ｒｂ＋Ｒｃ＋Ｒｄ）…［３］
Ｖｒｅｆ２＝Ｖｄｄ×（Ｒｃ＋Ｒｄ）／（Ｒａ＋Ｒｂ＋Ｒｃ＋Ｒｄ）…［４］
Ｖｒｅｆ３＝Ｖｄｄ×Ｒｄ／（Ｒａ＋Ｒｂ＋Ｒｃ＋Ｒｄ）…［５］
電位Ｖｄｄが直流（ＤＣ）の場合、基準電位Ｖｒｅｆ１〜Ｖｒｅｆ３も直流（ＤＣ）となる。また、抵抗Ｒａ〜Ｒｄの値を適切に選ぶことによって、基準電位発生部１１４から所望の電位差を有する基準信号を発生させることができる。
【００２７】
今、図１に示すインダクタ１０４ａ及び１０４ｂのインダクタンスをＬと、可変容量素子１０５ａ及び１０５ｂの容量値をＣ１ａと、可変容量素子１０６ａ及び１０６ｂの容量値をＣ２ａと、可変容量素子１０７ａ及び１０７ｂの容量値をＣ３ａと、ＤＣカット用容量性素子１０８ａ及び１０８ｂの容量値をＣ１ｂと、ＤＣカット用容量性素子１０９ａ及び１０９ｂの容量値をＣ２ｂと、ＤＣカット用容量性素子１１０ａ及び１１０ｂの容量値をＣ３ｂとおく。このとき、インダクタ回路及び可変容量回路Ａ〜Ｃが並列接続されて構成される並列共振回路の共振周波数ｆｏは、次式［６］で表される。
ｆｏ＝１／（２π×√（２Ｌ×Ｃ’／２））＝１／（２π×√（Ｌ×Ｃ’））…［６］
但し、Ｃ’＝Ｃ１ａ×Ｃ１ｂ／（Ｃ１ａ＋Ｃ１ｂ）＋
Ｃ２ａ×Ｃ２ｂ／（Ｃ２ａ＋Ｃ２ｂ）＋
Ｃ３ａ×Ｃ３ｂ／（Ｃ３ａ＋Ｃ３ｂ）
【００２８】
（１）設定例１
基準電位Ｖｒｅｆ１と基準電位Ｖｒｅｆ２との電位差をＶ１と、基準電位Ｖｒｅｆ２と基準電位Ｖｒｅｆ３との電位差をＶ２と表し、Ｖ１≠Ｖ２、Ｃ１ａ＝Ｃ２ａ＝Ｃ３ａ、及びＣ１ｂ＝Ｃ２ｂ＝Ｃ３ｂとした場合を考える。この場合において、各可変容量素子の容量が制御電位Ｖｔ＝Ｖｔｈの近傍で変化すると仮定すると、各可変容量回路Ａ〜Ｃの容量値は、制御電位Ｖｔに対して図５Ａのように変化する。図５Ａのように電位差Ｖ１と電位差Ｖ２とを異なる値にすることで、可変容量回路Ａ〜Ｃの合計容量は、図５Ｂの一点鎖線で示すように１／（ｆｏ2）に比例させることが可能となり、周波数特性の線形性を高くすることができる。
【００２９】
例えば、基準電位Ｖｒｅｆ１〜３をそれぞれ１．３Ｖ、０．９Ｖ、及び０Ｖに設定して電位差Ｖ１及びＶ２を０．４Ｖ及び０．９Ｖとした場合の、可変容量回路Ａ〜Ｃの容量特性を図６Ａに、合計容量と容量変化度（制御電位Ｖｔに対する容量の変化割合）とを図６Ｂに、周波数特性と周波数感度（制御電位Ｖｔに対する周波数の変化割合）とを図６Ｃにそれぞれ示す。周波数特性の線形性が高いことと、周波数感度の最大値と最小値との比（最大値／最小値）が小さいこと（但し１以上）とは同意である。なお、図４で示した電源端子１２０に加えられる電位Ｖｄｄを１．８Ｖとすると、例えば抵抗Ｒａ〜Ｒｄを、それ
ぞれ５ｋΩ、４ｋΩ、９ｋΩ、及び０Ωとすることで、容易に基準電位Ｖｒｅｆ１〜３をそれぞれ１．３Ｖ、０．９Ｖ、及び０Ｖに設定することができる。
【００３０】
比較のため、従来例として基準電位Ｖｒｅｆ１〜３をそれぞれ１．２Ｖ、０．６Ｖ、及び０Ｖに設定して、電位差Ｖ１及びＶ２を共に０．６Ｖとした場合の、可変容量回路Ａ〜Ｃの容量特性を図７Ａに、合計容量と容量変化度とを図７Ｂに、周波数特性と周波数感度とを図７Ｃにそれぞれ示す（但し、可変容量素子はＡ−ＭＯＳトランジスタを使用）。図８に示すように、容量変化度に関しては、従来例の「２．３３」に対してこの設定例１が「２．７５」であり従来例の方が線形性は高いが、周波数感度に関しては、従来例の「２．５３」に対してこの設定例１が「１．５７」であり本発明の方が周波数特性の線形性が高いことが分かる。
【００３１】
このように、設定例１によれば、可変容量素子にＡ−ＭＯＳトランジスタを用い、制御電位Ｖｔに対する合計容量が１／（ｆｏ2）になるように可変容量回路Ａ〜Ｃに印加する基準電位Ｖｒｅｆ１〜Ｖｒｅｆ３の電位差Ｖ１及びＶ２を異ならせる。これにより、発振周波数の線形性をより高くすることができる。
【００３２】
（２）設定例２
基準電位Ｖｒｅｆ１と基準電位Ｖｒｅｆ２との電位差をＶ１と、基準電位Ｖｒｅｆ２と基準電位Ｖｒｅｆ３との電位差をＶ２と表し、Ｖ１＝Ｖ２、Ｃ２ａ＜Ｃ３ａ＜Ｃ１ａ、及びＣ２ｂ＜Ｃ３ｂ＜Ｃ１ｂとした場合を考える。この場合において、各可変容量素子の容量が制御電位Ｖｔ＝Ｖｔｈの近傍で変化すると仮定すると、各可変容量回路Ａ〜Ｃの容量値は、制御電位Ｖｔに対して図９Ａのように変化する。図９Ａのように可変容量回路Ａ→Ｃ→Ｂの順に容量値の大きさを変えることで、可変容量回路Ａ〜Ｃの合計容量は、図９Ｂの一点鎖線で示すように１／（ｆｏ2）に比例させることが可能となり、周波数特性の線形性を高くすることができる。
【００３３】
例えば、Ｃ１ａ：Ｃ２ａ：Ｃ３ａ＝Ｃ１ｂ：Ｃ２ｂ：Ｃ３ｂ＝０．５５：０．１０：０．３５に、基準電位Ｖｒｅｆ１〜３をそれぞれ１．２Ｖ、０．６Ｖ、及び０Ｖに設定して電位差Ｖ１及びＶ２を共に０．６Ｖとした場合の、可変容量回路Ａ〜Ｃの容量特性を図１０Ａに、合計容量と容量変化度とを図１０Ｂに、周波数特性と周波数感度とを図１０Ｃにそれぞれ示す。なお、図１において、可変容量素子１０５ａ及び１０５ｂの素子数を１１に、可変容量素子１０６ａ及び１０６ｂの素子数を２に、可変容量素子１０７ａ及び１０７ｂの素子数を７に、ＤＣカット用容量性素子１０８ａ及び１０８ｂの容量値Ｃ１ｂを１．１ｐＦに、ＤＣカット用容量性素子１０９ａ及び１０９ｂの容量値Ｃ２ｂを０．２ｐＦに、ＤＣカット用容量性素子１１０ａ及び１１０ｂの容量値Ｃ３ｂを０．７ｐＦにすることで、可変容量回路Ａ：Ｂ：Ｃの容量値の比を容易に０．５５：０．１０：０．３５に設定することができる。また、図４で示した電源端子１２０に加えられる電位Ｖｄｄを１．８Ｖとすると、例えば抵抗Ｒａ〜Ｒｄを、それぞれ６ｋΩ、６ｋΩ、６ｋΩ、及び０Ωとすることで、容易に基準電位Ｖｒｅｆ１〜３をそれぞれ１．２Ｖ、０．６Ｖ、及び０Ｖに設定することができる。
【００３４】
上述した図７Ａ〜図７Ｃに示す従来例と比較すると、図８に示すように、容量変化度に関しては、従来例の「２．３３」に対してこの設定例２が「２．６２」であり、容量変化度に関しては従来例の方が線形性は高いが、周波数感度に関しては、従来例の「２．５３」に対してこの設定例２が「１．５３」であり本発明の方が周波数特性の線形性が高いことが分かる。
【００３５】
このように、設定例２によれば、可変容量素子にＡ−ＭＯＳトランジスタを用い、制御電位Ｖｔに対する合計容量が１／（ｆｏ2）になるように可変容量回路Ａ〜Ｃの容量値の
比率を異ならせる。これにより、発振周波数の線形性をより高くすることができる。
【００３６】
（３）設定例３
基準電位Ｖｒｅｆ１と基準電位Ｖｒｅｆ２との電位差をＶ１と、基準電位Ｖｒｅｆ２と基準電位Ｖｒｅｆ３との電位差をＶ２と表し、Ｖ１≠Ｖ２、Ｃ２ａ＜Ｃ３ａ＜Ｃ１ａ、及びＣ２ｂ＜Ｃ３ｂ＜Ｃ１ｂとした場合を考える。この場合において、各可変容量素子の容量が制御電位Ｖｔ＝Ｖｔｈの近傍で変化すると仮定すると、各可変容量回路Ａ〜Ｃの容量値は、制御電位Ｖｔに対して上述した図９Ａと同等に変化する。電位差Ｖ１と電位差Ｖ２とを異なる値にしつつ、可変容量回路Ａ→Ｃ→Ｂの順に容量値の大きさを変えることで、可変容量回路Ａ〜Ｃの合計容量は、上述した図９Ｂの一点鎖線で示すのと同等に１／（ｆｏ2）に比例させることが可能となり、周波数特性の線形性を高くすることができる。
【００３７】
例えば、Ｃ１ａ：Ｃ２ａ：Ｃ３ａ＝Ｃ１ｂ：Ｃ２ｂ：Ｃ３ｂ＝０．４０：０．２５：０．３５に、基準電位Ｖｒｅｆ１〜３をそれぞれ１．４Ｖ、１．０Ｖ、及び０Ｖに設定して電位差Ｖ１及びＶ２を０．４Ｖ及び１．０Ｖとした場合の、可変容量回路Ａ〜Ｃの容量特性を図１１Ａに、合計容量と容量変化度とを図１１Ｂに、周波数特性と周波数感度とを図１１Ｃにそれぞれ示す。なお、図１において、可変容量素子１０５ａ及び１０５ｂの素子数を８に、可変容量素子１０６ａ及び１０６ｂの素子数を５に、可変容量素子１０７ａ及び１０７ｂの素子数を７に、ＤＣカット用容量性素子１０８ａ及び１０８ｂの容量値Ｃ１ｂを０．８ｐＦに、ＤＣカット用容量性素子１０９ａ及び１０９ｂの容量値Ｃ２ｂを０．５ｐＦに、ＤＣカット用容量性素子１１０ａ及び１１０ｂの容量値Ｃ３ｂを０．７ｐＦとすることで、可変容量回路Ａ：Ｂ：Ｃの容量値の比を容易に０．４０：０．２５：０．３５に設定することができる。また、図４で示した電源端子１２０に加えられる電位Ｖｄｄを１．８Ｖとすると、例えば抵抗Ｒａ〜Ｒｄを、それぞれ４ｋΩ、４ｋΩ、１０ｋΩ、及び０Ωとすることで、容易に基準電位Ｖｒｅｆ１〜３をそれぞれ１．４Ｖ、１．０Ｖ、及び０Ｖに設定することができる。
【００３８】
上述した図７Ａ〜図７Ｃに示す従来例と比較すると、図８に示すように、容量変化度に関しては、従来例の「２．３３」に対してこの設定例３が「２．６０」であり、容量変化度に関しては従来例の方が線形性は高いが、周波数感度に関しては、従来例の「２．５３」に対してこの設定例３が「１．４８」あり本発明の方が周波数特性の線形性を高いことが分かる。
【００３９】
このように、設定例３によれば、可変容量素子にＡ−ＭＯＳトランジスタを用い、制御電位Ｖｔに対する合計容量が１／（ｆｏ2）になるように、可変容量回路Ａ〜Ｃに印加する基準電位Ｖｒｅｆ１〜Ｖｒｅｆ３の電位差Ｖ１及びＶ２を異ならせると共に、可変容量回路Ａ〜Ｃの容量値の比率を異ならせる。これにより、発振周波数の線形性をより高くすることができる。
【００４０】
なお、本実施形態では、並列に接続される可変容量回路が３つの場合を説明したが、並列に接続される可変容量回路が４つ以上であってもよい。この場合は、基準電位発生部１１４から各可変容量回路に対応した４つ以上の異なる基準電位が出力されて、各可変容量回路の可変容量素子のゲート端子に印加される。この４つ以上の異なる基準電位は、電位レベルの順に求まる隣接基準電位間の電位差が全て同じ値にならないように設定すればよい。
【００４１】
また、本実施形態では、Ａ−ＭＯＳトランジスタのバックゲート端子に制御電位Ｖｔが供給される構成を説明したが、ゲート端子に制御電位Ｖｔが供給される構成であっても構わない。また、発振トランジスタ１０３ａ及び１０３ｂには、ＭＯＳトランジスタ以外にバイポーラトランジスタが用いられても、同様の効果が得られる。さらに、電流源１０１
は、負性抵抗回路に接続される以外に電源端子１００とインダクタ回路との間に接続されても、同様の効果が得られる。
【００４２】
（電圧制御発振器を用いた構成例）
図１２は、本発明の一実施形態に係る電圧制御発振器を用いたＰＬＬ回路３００の構成例を示す図である。図１２において、ＰＬＬ回路３００は、位相比較器３０１と、ループフィルタ３０２と、本発明の電圧制御発振器３０３と、分周器３０４とを備える。
【００４３】
位相比較器３０１は、入力される基準信号と、電圧制御発振器３０３の出力信号を分周器３０４で分周した信号とを比較する。位相比較器３０１から出力される信号は、ループフィルタ３０２を介して電圧制御発振器３０３の周波数制御端子１０２に制御電位Ｖｔとして入力される。電圧制御発振器３０３は、制御電位Ｖｔに基づいて所望周波数の信号を出力する。この構成により、ＰＬＬ回路３００は、所望とされる周波数を固定（ロック）する。なお、分周器３０４の代わりにミキサを用いてもよいし、分周器３０４とミキサを併用してもよい。
【００４４】
また、図１３は、上記ＰＬＬ回路３００を用いた無線通信機器４００の構成例を示す図である。図１３において、無線通信機器４００は、アンテナ４０１と、電力増幅器４０２と、変調器４０３と、スイッチ４０４と、低雑音増幅器４０５と、復調器４０６と、ＰＬＬ回路３００とを備える。
【００４５】
無線信号を送信する場合、変調器４０３は、ＰＬＬ回路３００から出力される所望の高周波信号をベースバンド変調信号で変調して出力する。変調器４０３から出力される高周波変調信号は、電力増幅器４０２によって増幅され、スイッチ４０４を介してアンテナ４０１から放射される。無線信号を受信する場合、アンテナ４０１から受信された高周波変調信号は、スイッチ４０４を介して低雑音増幅器４０５に入力されて増幅され、復調器４０６に入力される。復調器４０６は、ＰＬＬ回路３００から出力される高周波信号によって、入力された高周波変調信号をベースバンド変調信号に復調する。なお、ＰＬＬ回路３００は、送信側及び受信側で複数用いてもよい。また、ＰＬＬ回路３００が変調器を兼ねてもよい。
【００４６】
このように、広い制御電位の範囲で周波数感度の線形性を向上させることができるＰＬＬ回路及び無線通信機器を実現することができる。
【００４７】
以上のように、本発明の電圧制御発振器は、広い制御電位範囲において制御電位に対する発振周波数特性の線形性を向上させることができるので、ＰＬＬ回路の過渡応答特性や雑音帯域特性を広い帯域にわたって一定にでき、また位相雑音特性のよい発振器を実現することができる。
【産業上の利用可能性】
【００４８】
本発明の電圧制御発振器は、無線通信機の局部発振信号の生成等に利用可能であり、特に、チップ面積を増大させることなく、広い制御電位の範囲で容量の変化を緩やかにし、制御電位に対する発振周波数の変化割合の線形性を向上させたい場合等に有用である。
【図面の簡単な説明】
【００４９】
【図１】本発明の一実施形態に係る電圧制御発振器の構成を示す図
【図２Ａ】本発明の電圧制御発振器の可変容量素子に用いられる素子
【図２Ｂ】従来の電圧制御発振器の可変容量素子に用いられる素子
【図２Ｃ】本発明と従来とにおける可変容量素子の容量特性を比較する図
【図３Ａ】可変容量素子にＡ−ＭＯＳトランジスタを用いた場合の容量特性を示す図
【図３Ｂ】可変容量素子にＩ−ＭＯＳトランジスタを用いた場合の容量特性を示す図
【図４】基準電位発生部１１４の詳細な構成例を示す図
【図５Ａ】本発明の設定例１における可変容量回路の容量特性を示す図
【図５Ｂ】本発明の設定例１における可変容量回路の容量特性及び電圧制御発振器の周波数特性を示す図
【図６Ａ】本発明の設定例１における可変容量回路の容量特性を示す図
【図６Ｂ】本発明の設定例１における可変容量回路の容量特性を示す図
【図６Ｃ】本発明の設定例１における電圧制御発振器の周波数特性を示す図
【図７Ａ】従来の設定例における可変容量回路の容量特性を示す図
【図７Ｂ】従来の設定例における可変容量回路の容量特性を示す図
【図７Ｃ】従来の設定例における電圧制御発振器の周波数特性を示す図
【図８】本発明の一実施形態における発振周波数特性の線形性を説明する図
【図９Ａ】本発明の設定例２における可変容量回路の容量特性を示す図
【図９Ｂ】本発明の設定例２における可変容量回路の容量特性及び電圧制御発振器の周波数特性を示す図
【図１０Ａ】本発明の設定例２における可変容量回路の容量特性を示す図
【図１０Ｂ】本発明の設定例２における可変容量回路の容量特性を示す図
【図１０Ｃ】本発明の設定例２における電圧制御発振器の周波数特性を示す図
【図１１Ａ】本発明の設定例３における可変容量回路の容量特性を示す図
【図１１Ｂ】本発明の設定例３における可変容量回路の容量特性を示す図
【図１１Ｃ】本発明の設定例３における電圧制御発振器の周波数特性を示す図
【図１２】本発明の電圧制御発振器を用いたＰＬＬ回路３００の構成を示す図
【図１３】図１２のＰＬＬ回路を用いた無線通信機器の構成を示す図
【図１４】従来の電圧制御発振器の構成を示す図
【図１５Ａ】従来の電圧制御発振器の可変容量素子に用いられる素子
【図１５Ｂ】従来の電圧制御発振器における可変容量素子の容量特性を示す図
【図１６】従来の他の電圧制御発振器の構成を示す図
【図１７Ａ】従来の他の電圧制御発振器における可変容量素子の容量特性を示す図
【図１７Ｂ】従来の他の電圧制御発振器における可変容量素子の容量特性を示す図
【符号の説明】
【００５０】
１００、１２０、６００  電源端子
１０１、６０１  電流源
１０２、６０２  周波数制御端子
１０３ａ、１０３ｂ、６０３ａ、６０３ｂ  発振トランジスタ
１０４ａ、１０４ｂ、６０４ａ、６０４ｂ  インダクタ
１０５ａ、１０５ｂ、１０６ａ、１０６ｂ、１０７ａ、１０７ｂ、６０５ａ、６０５ｂ、６０６ａ、６０６ｂ、６０７ａ、６０７ｂ  可変容量素子
１０８ａ、１０８ｂ、１０９ａ、１０９ｂ、１１０ａ、１１０ｂ  ＤＣカット用容量性素子
１１１ａ、１１１ｂ、１１２ａ、１１２ｂ、１１３ａ、１１３ｂ、６１１ａ、６１１ｂ、６１２ａ、６１２ｂ、６１３ａ、６１３ｂ  高周波阻止用抵抗
１１４  基準電位発生部
Ｒａ〜Ｒｄ  抵抗
Ｃａ〜Ｃｃ  バイパス用容量性素子
３００  ＰＬＬ回路
３０１  位相比較器
３０２  ループフィルタ
３０３  電圧制御発振器
３０４  分周器
４００  無線通信機器
４０１  アンテナ
４０２  電力増幅器
４０３  変調器
４０４  スイッチ
４０５  低雑音増幅器
４０６  復調器
６１４ａ〜６１４ｃ  基準電位端子
【図１】
2008245259.tif 000003
【図２Ａ】
2008245259.tif 000004
【図２Ｂ】
2008245259.tif 000005
【図２Ｃ】
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【図３Ａ】
2008245259.tif 000007
【図３Ｂ】
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【図４】
2008245259.tif 000009
【図５Ａ】
2008245259.tif 000010
【図５Ｂ】
2008245259.tif 000011
【図６Ａ】
2008245259.tif 000012
【図６Ｂ】
2008245259.tif 000013
【図６Ｃ】
2008245259.tif 000014
【図７Ａ】
2008245259.tif 000015
【図７Ｂ】
2008245259.tif 000016
【図７Ｃ】
2008245259.tif 000017
【図８】
2008245259.tif 000018
【図９Ａ】
2008245259.tif 000019
【図９Ｂ】
2008245259.tif 000020
【図１０Ａ】
2008245259.tif 000021
【図１０Ｂ】
2008245259.tif 000022
【図１０Ｃ】
2008245259.tif 000023
【図１１Ａ】
2008245259.tif 000024
【図１１Ｂ】
2008245259.tif 000025
【図１１Ｃ】
2008245259.tif 000026
【図１２】
2008245259.tif 000027
【図１３】
2008245259.tif 000028
【図１４】
2008245259.tif 000029
【図１５Ａ】
2008245259.tif 000030
【図１５Ｂ】
2008245259.tif 000031
【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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