(57)【要約】【課題】横スジノイズまたは横帯ノイズを確実に回避し、回路素子数で構成できる固体撮像装置を提供する。【解決手段】本発明の固体撮像装置は、列信号線毎に設けられた列アンプ１０６を備え、各列アンプ１０６は、定電流を供給する定電流回路１と、定電流回路１に直列に接続され、対応する列信号線からの画素信号を増幅し、定電流回路１との接続点から増幅信号を出力する増幅回路２と、増幅回路２に並列に接続され、一定値の抵抗を有する抵抗回路３とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
行列状に配列された複数の画素部と、前記複数の画素部の列毎に設けられ、対応する列に属する画素部からの画素信号を伝達する列信号線と、列信号線毎に設けられた列アンプ手段とを備える固体撮像装置であって、
前記各列アンプ手段は、
定電流を供給する定電流回路と、
前記定電流回路に直列に接続され、対応する列信号線からの前記画素信号を増幅し、前記定電流回路との接続点から増幅信号を出力する増幅回路と、
前記増幅回路に並列に接続され、一定値の抵抗を有する抵抗回路とを備える
ことを特徴とする固体撮像装置。
【請求項２】
前記各列アンプ手段からの信号を受け取る相関二重検出回路と、
前記相関二重検出回路からの信号を受け取りアナログ信号を出力する出力部と備えることを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記各列アンプ手段からの信号を受け取る相関二重検出回路と、
前記相関二重検出回路からの信号を受け取りアナログ信号からデジタル信号に変換するＡＤコンバータとを備えることを特徴とする請求項１記載の固体撮像装置。
【請求項４】
前記ＡＤコンバータはランプ方式であることを特徴とする請求項３記載の固体撮像装置。
【請求項５】
前記各列アンプ手段からの信号を受け取りアナログ信号からデジタル信号に変換するデジタルダブルサンプリング機能を備えたＡＤコンバータを備えることを特徴とする請求項１記載の固体撮像装置。
【請求項６】
前記ＡＤコンバータはアップダウン方式であることを特徴とする請求項５記載の固体撮像装置。
【請求項７】
前記固体撮像装置は、
複数の前記定電流回路に接続された電源配線と、
複数の前記増幅回路および複数の前記抵抗回路に接続された接地配線とを有し、
前記電源配線および前記接地配線を含む金属配線層は、前記増幅回路と前記抵抗回路とを接続する配線を含む配線層よりも上にある
ことを特徴とする請求項１から６の何れかに記載の固体撮像装置。
【請求項８】
前記定電流回路は定電流源としての少なくとも１つのトランジスタを有し、
前記増幅回路は、前記画素信号がゲートに入力され、ソースまたはドレインから増幅信号を出力する第１増幅トランジスタを有し、
前記抵抗回路は線形領域に対応するバイアス電圧がゲートに印加されたトランジスタを有する
ことを特徴とする請求項１から７の何れかに記載の固体撮像装置。
【請求項９】
前記定電流回路内の少なくとも１つのトランジスタは、カスコード接続された２つのｐＭＯＳトランジスタである
ことを特徴とする請求項８記載の固体撮像装置。
【請求項１０】
前記固体撮像装置は、さらに、前記各列アンプ手段に流れる定電流の大きさを制御するバイアス回路を備え、
前記バイアス回路は、
ドレインに定電流源が接続され、ドレインとゲートとが短絡され、ソース接地された第１負荷用ｎＭＯＳトランジスタと、
前記第１負荷用ｎＭＯＳトランジスタと共にカレントミラーを構成する第１回路と、
前記第１負荷用ｎＭＯＳトランジスタと共にカレントミラーを構成する第２回路とを備え、
前記第１回路は、前記カスコード接続された２つのＭＯＳトランジスタのうち一方のＭＯＳトランジスタのゲートに第１バイアス電圧を供給し、
前記第２回路は、前記カスコード接続された２つのＭＯＳトランジスタのうち他方のＭＯＳトランジスタのゲートに第２バイアス電圧を供給し、
前記固体撮像装置が形成される半導体基板上で、前記増幅回路としてのＭＯＳトランジスタの領域の長さと幅の比は、前記第１負荷用ｎＭＯＳトランジスタと同じである
ことを特徴とする請求項９記載の固体撮像装置。
【請求項１１】
前記第１回路は、
ドレインとゲートとが短絡され、ソースが電源配線に接続され、ドレインが、カスコード接続された前記２つのＭＯＳトランジスタのうち一方のＭＯＳトランジスタのゲートに接続された第１ｐＭＯＳトランジスタと、
ドレインが前記第１ｐＭＯＳトランジスタのドレインに接続され、ゲートが前記第１負荷用ｎＭＯＳトランジスタのゲートに接続され、ソースが接地された第１ｎＭＯＳトランジスタとを有し、
前記第２回路は、
ドレインとゲートとが短絡され、ソースが電源配線に接続され、ドレインが、前記カスコード接続された２つのＭＯＳトランジスタのうち他方のＭＯＳトランジスタのゲートに接続された第２ｐＭＯＳトランジスタと、
ドレインが前記第２ｐＭＯＳトランジスタのドレインに接続され、ゲートが前記第１負荷用ｎＭＯＳトランジスタのゲートに接続され、ソースが接地された第２ｎＭＯＳトランジスタとを有し、
前記固体撮像装置が形成される半導体基板上で、前記増幅回路としてのＭＯＳトランジスタの領域の長さと幅の比は、第１ｎＭＯＳトランジスタおよび第２ｎＭＯＳトランジスタと同じである
ことを特徴とする請求項１０記載の固体撮像装置。
【請求項１２】
前記第１負荷用ｎＭＯＳトランジスタのドレインは、前記半導体基板に設けられたパッドに接続され、前記パッドを介して前記定電流源に接続される
ことを特徴とする請求項１０記載の固体撮像装置。
【請求項１３】
前記定電流源は定電流の大きさを調整可能であり、
前記固体撮像装置は、さらに、
前記抵抗回路内のＭＯＳトランジスタのゲートに可変バイアス電圧を印加する可変電圧発生手段を備える
ことを特徴とする請求項１２記載の固体撮像装置。
【請求項１４】
前記第１負荷用ｎＭＯＳトランジスタのドレインは、前記固体撮像装置内部に設けられた前記定電流源に接続される
ことを特徴とする請求項１０記載の固体撮像装置。
【請求項１５】
前記定電流回路は、カスコード接続された２つのｐＭＯＳトランジスタを定電流源として有し、
前記増幅回路は、
第１スイッチと、
ドレインが第１スイッチを介して前記定電流回路に接続され、前記画素信号がゲートに入力され、ソースが接地され、ドレインから増幅信号を出力する第１増幅トランジスタと、
第２スイッチと、
ドレインが前記第２スイッチを介して前記定電流回路に接続され、前記画素信号がゲートに入力され、ソースが接地され、ドレインから増幅信号を出力する第２増幅トランジスタとを備え、
前記抵抗回路は
第３スイッチと、
ドレインが前記第３スイッチを介して前記定電流回路に接続され、線形領域に対応するバイアス電圧がゲートに印加された第１抵抗トランジスタと、
第４スイッチと、
ドレインが前記第４スイッチを介して前記定電流回路に接続され、線形領域に対応するバイアス電圧がゲートに印加された第２抵抗トランジスタとを備え、
前記第１スイッチと前記第３スイッチとは連動してオンまたはオフし、
前記第２スイッチと前記第４スイッチとは連動してオンまたはオフする
ことを特徴とする請求項１から７の何れかに記載の固体撮像装置。
【請求項１６】
前記固体撮像装置は、さらに、前記各列アンプ手段に流れる定電流の大きさを制御するバイアス回路を備え、
前記バイアス回路は、
第５スイッチと、
ドレインが前記第５スイッチを介して定電流源が接続され、ドレインとゲートとが接続され、ソース接地された第１負荷用ｎＭＯＳトランジスタと、
第６スイッチと、
ドレインが前記第６スイッチを介して定電流源が接続され、ドレインとゲートとが接続され、ソース接地された第２負荷用ｎＭＯＳトランジスタと、
前記第１または第２負荷用ｎＭＯＳトランジスタと共にカレントミラーを構成する第１回路と、
前記第１または第２負荷用ｎＭＯＳトランジスタと共にカレントミラーを構成する第２回路とを備え、
前記第１回路は、前記カスコード接続された２つのＭＯＳトランジスタのうち一方のＭＯＳトランジスタのゲートに第１バイアス電圧を供給し、
前記第２回路は、前記カスコード接続された２つのＭＯＳトランジスタのうち他方のＭＯＳトランジスタのゲートに第２バイアス電圧を供給し、
前記第５スイッチは、前記第１および第３スイッチと連動してオンまたはオフし、
前記第６スイッチは、前記第２および第４スイッチと連動してオンまたはオフする
ことを特徴とする請求項１５記載の固体撮像装置。
【請求項１７】
前記第１負荷用ｎＭＯＳトランジスタのドレインとゲートとは、直接接続されず前記第５スイッチを介して接続され、
前記第２負荷用ｎＭＯＳトランジスタのドレインとゲートとは、直接接続されず前記第６スイッチを介して接続される
ことを特徴とする請求項１６記載の固体撮像装置。
【請求項１８】
前記固体撮像装置は、
複数の前記定電流回路に接続された電源配線と、
複数の前記増幅回路および複数の前記抵抗回路に接続された接地配線とを有し、
前記電源配線および接地配線は、複数の前記列アンプ手段専用である
ことを特徴とする請求項１から７の何れかに記載の固体撮像装置。
【請求項１９】
前記電源配線の配線抵抗と接地配線の配線抵抗の比は、前記列アンプ手段内の前記定電流回路のコンダクタンスと、増幅回路および抵抗回路のコンダクタンスの比に等しい
ことを特徴とする請求項１８記載の固体撮像装置。
【請求項２０】
前記配線抵抗の比を満たすように前記電源配線の幅と前記接地配線の幅とが異なっている
ことを特徴とする請求項１９記載の固体撮像装置。
【請求項２１】
前記配線抵抗の比を満たすように前記電源配線の長さと前記接地配線の長さとが異なっている
ことを特徴とする請求項１９記載の固体撮像装置。
【請求項２２】
前記固体撮像装置が形成される半導体基板は、電源供給用パッドと接地用パッドを備え、
前記固体撮像装置はさらに、
前記電源配線を前記電源供給用パッドに接続する第１接続配線と、
前記接地配線を前記接地用パッドに接続する第２接続配線とを備え、
前記第１接続配線の幅と前記第２接続配線の幅の比、または、前記第１接続配線の長さと前記第２接続配線の長さの比は、前記配線抵抗の比に対応する
ことを特徴とする請求項１９記載の固体撮像装置。
【請求項２３】
前記電源配線は、各定電流回路を遮光するように形成された金属配線であり、
前記接地配線は、各増幅回路および各抵抗回路を遮光するように形成された金属配線である
ことを特徴とする請求項１９記載の固体撮像装置。
【請求項２４】
前記固体撮像装置は、さらに、前記抵抗回路内のトランジスタのゲートにバイアス電圧を印加し、前記抵抗回路のダイナミックレンジを制御する制御回路を有し、
前記制御回路は、
前記第１および第２バイアス回路から第１および第２バイアス電圧が印加され、カスコード接続された２つのｐＭＯＳトランジスタとを含む定電流供給部と、
ドレインが前記定電流供給部に接続され、ドレインとゲートとが接続され、ソース接地されたｎＭＯＳトランジスタを含み、当該ｎＭＯＳトランジスタのゲート電位を前記バイアス電圧として各抵抗回路に供給する負荷回路とを備え、
前記固体撮像装置が形成される前記半導体基板上で、前記負荷回路内のｎＭＯＳトランジスタの領域の長さは、前記各抵抗回路内のＭＯＳトランジスタの領域の長さよりも所定値だけ長い
ことを特徴とする請求項１０記載の固体撮像装置。
【請求項２５】
前記バイアス回路はさらに、前記第１負荷用ｎＭＯＳトランジスタと第１回路と間のゲート間を接続する配線に挿入された、第３回路および第４回路を含み、
前記第３回路は、
ソースが電源配線に接続され、ゲートとドレインとが接続され第３ｐＭＯＳトランジスタと、
ドレインが第３ｐＭＯＳトランジスタのドレインに接続され、ゲートが前記第１負荷トランジスタのゲートに接続され、ソース接地された３ｎＭＯＳトランジスタとを備え、
前記第４回路は、
ソースが電源配線に接続され、ゲートが前記第３ｐＭＯＳトランジスタのゲートに接続された第４ｐＭＯＳトランジスタと、
ドレインが前記第４ｐＭＯＳトランジスタのドレインに接続され、ドレインとゲートとが接続され、ソース接地された第２負荷用ｎＭＯＳトランジスタとを備え、
前記第１回路の第１ｎＭＯＳトランジスタのゲートは、前記第２負荷用ｎＭＯＳトランジスタのゲートに接続され、
前記固体撮像装置が形成される前記半導体基板上で、前記第２負荷用ｎＭＯＳトランジスタの領域の長さは、前記第１ｎＭＯＳトランジスタの領域の長さよりも所定値だけ短い
ことを特徴とする請求項１１記載の固体撮像装置。
【請求項２６】
行列状に配列された複数の画素部と、前記複数の画素部の列毎に設けられ、対応する列に属する画素部からの画素信号を伝達する列信号線と、列信号線毎に設けられた列アンプ手段とを備える固体撮像装置であって、
前記固体撮像装置は、
複数の前記列アンプ手段路に接続された電源配線と、
複数の前記列アンプ手段に接続された接地配線とを有し、
前記電源配線および接地配線は、複数の前記列アンプ手段専用であり、
前記電源配線の配線抵抗と接地配線の配線抵抗の比は、前記列アンプ手段の出力信号から前記電源配線を見たコンダクタンスと、前記列アンプ手段の出力信号から前記接地配線を見たコンダクタンスとの比に等しい
ことを特徴とする固体撮像装置。
【請求項２７】
前記配線抵抗の比を満たすように前記電源配線の幅と前記接地配線の幅とが異なっていることを特徴とする請求項２６記載の固体撮像装置。
【請求項２８】
行列状に配列された複数の画素部と、前記複数の画素部の列毎に設けられ、対応する列に属する画素部からの画素信号を伝達する列信号線と、列信号線毎に設けられた列アンプ手段とを備える固体撮像装置の駆動方法であって、
前記各列アンプ手段は、定電流を供給する定電流回路と、前記定電流回路に直列に接続され対応する列信号線からの前記画素信号を増幅し前記定電流回路との接続点から増幅信号を出力する増幅回路と、前記増幅回路に並列に接続され一定値の抵抗をトランジスタを含む抵抗回路とを備え、
前記駆動方法は、
前記トランジスタのゲートに、前記トランジスタを線形領域で動作させるバイアス電圧を印加するステップと、
前記増幅回路および前記抵抗回路の間で、前記増幅信号の電圧変化に対応する電流を相互に折り返すステップと
を有することを特徴とする固体撮像装置の駆動方法。
【請求項２９】
請求項１記載の固体撮像装置を備えることを特徴とするカメラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、行列状に配列された複数の画素部からの画素信号を伝達する列信号線毎に設けられた列アンプ手段とを備える固体撮像装置に関する。
【背景技術】
【０００２】
近年、家庭用ビデオカメラやデジタルスチルカメラなどの固体撮像装置を用いた撮像機器が広く普及してきた。これらの撮像機器には、固体撮像装置として増幅型のイメージセンサを備えるものがある。
【０００３】
図２４は、従来技術における固体撮像装置の構成を示すブロック図である。この固体撮像装置は、ＭＯＳイメージセンサであり、行列状に配列された複数の画素部５０１からなる撮像領域５１０と、負荷回路５０２と、行選択デコーダ５０３と、列選択デコーダ５０４と、複数の列アンプ５０６からなる列増幅部５０５と、出力アンプ５０７とを備えている。各列信号線は、対応する列に接続された複数の画素部からの画素信号のうち行選択デコーダ５０４によって選択された行の画素信号を伝達する。各列アンプ５０６は、列信号線からの画素信号を増幅する。水平共通信号線は、複数の列アンプからの増幅信号のうち、列選択デコーダ５０４によって選択された増幅信号を伝達する。
【０００４】
図２５は、１個の列アンプ５０６を示すブロック図である。同図の列アンプ５０６は、直列に接続された負荷回路５１１と増幅回路５１２とを備える。負荷回路５１１と増幅回路はそれぞれ１個のＭＯＳトランジスタから構成される。増幅回路は、列信号線からの画素信号を反転増幅して出力する。
【０００５】
このような増幅型の固体撮像装置は、雑音が低い等の優れた特徴がある反面、強い光を入射したときに画像の水平方向に横スジノイズまたは横帯ノイズと呼ばれるノイズが現れるという問題がある。これは、強い光に対応する列アンプ５０６から出力される増幅信号の大きな変動が隣接する列アンプ５０６に影響を及ぼすため、発生する現象である。垂直方向の幅が狭い場合は横スジ、広い場合は横帯と呼ばれる。
【０００６】
図２６（ａ）、図２６（ｂ）は、横スジノイズが現れた画像例を示す。図２６（ａ）の画像例は、例えば、非常に明るい小さな窓がある壁を暗い部屋の中から撮像した場合に得られる。画像中の中央部分の白抜き矩形領域は明るい窓に対応し、この矩形領域に対応する撮像領域中の矩形領域には強い光が入射され、その周りには強くない光が入射される。この画像例のように、矩形領域の左右に暗い横スジノイズが発生する。
【０００７】
図２６（ｂ）は、同図（ａ）のＡ−Ａ’およびＢ−Ｂ’における画素の明るさを示す図である。縦軸は画素の明るさ、横軸は水平方向の画素位置を示す。同図（ｂ）のように、横スジまたは横帯は、ハイライト横スジノイズおよびハイライト横スジシェーディングの２種類のノイズが含まれる。同図のＡ−Ａ’とＢ−Ｂ’との差はハイライト横スジノイズである。壁の色が一様である場合はハイライト矩形領域以外では本来同じ明るさであるにも関わらず、Ａ−Ａ’よりもＢ−Ｂ’が暗くなっている。同図のＢ−Ｂ’中の壁に対応する部分における明るさの差はハイライト横スジシェーディングである。Ｂ−Ｂ’中の壁に対応する部分は本来同じ明るさであるにも関わらず、画像の端とハイライト領域の横とで差が生じている。
【０００８】
このような横スジが発生する原因は、次のように考えられる。列増幅部５０５内には極めて多数の列アンプ５０６が存在するため、それら多数の列アンプ５０６を接続する電源線およびグランド線の寄生抵抗が無視できなくなり、各列アンプ５０６を流れる電流により列増幅部５０５の端部と中央部とで電位が異なってしまう。さらに、強い光によって一部の列アンプ５０６を流れる電流が変動すれば、電源線およびグランド線の変動が他の列アンプに影響を及ぼし、横スジを発生させる。
【０００９】
このような横スジまたは横帯を回避するために様々な技術が提案されている（例えば、特許文献１参照）。
【００１０】
図２７は、特許文献１における固体撮像装置に備えられる列アンプの構成を示すブロック図である。この固体撮像装置の概略構成は図２４と同様であり、図２７の列アンプは、図２４の列増幅部５０５中の列毎の列アンプのうちの１個分の列アンプを示している。この列アンプは、定電流源５１２、増幅回路５２２、リミッタ回路５２３、負荷回路５２４を備える。
【００１１】
リミッタ回路５２３は、増幅回路５２２の出力信号線に接続され、増幅回路５２２の出力電圧がしきい値を超えればオンするというスイッチング動作を行なう。このように増幅回路５２２の出力電圧を制限することにより、増幅回路５２２の消費電流を一定に保ち、複数の列アンプが接続される電源線、グランド線の変動を回避しようとしている。
【特許文献１】特願２００４−５８６２１号公報（図３、図６）
【非特許文献１】谷口研二著「LSI設計のためのCMOSアナログ回路入門 」ＣＱ出版社、２００５年１月
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、特許文献１の回路は、以下の課題を有している。
【００１３】
上記リミッタ回路５２３は、増幅信号がしきい値を越えればオンするスイッチング動作を行なう。このスイッチング動作時により電流変動を生じさせるという問題がある。これに対して、特許文献１は、レギュレーテッドカスコード回路を追加することにより対策できることを開示しているが、回路素子数が増加するという問題がある。その結果、画素の微細化および高密度化に適さない。
【００１４】
そこで、上記課題に鑑み本発明は、より少ない回路素子数で横スジまたは横帯を確実に回避する固体撮像装置およびその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記課題を解決するため本発明の固体撮像装置は、行列状に配列された複数の画素部と、前記複数の画素部の列毎に設けられ、対応する列に属する画素部からの画素信号を伝達する列信号線と、列信号線毎に設けられた列アンプ手段とを備える固体撮像装置であって、前記各列アンプ手段は、定電流を供給する定電流回路と、前記定電流回路に直列に接続され、対応する列信号線からの前記画素信号を増幅し、前記定電流回路との接続点から増幅信号を出力する増幅回路と、前記増幅回路に並列に接続され、一定値の抵抗を有する抵抗回路とを備える。
【００１６】
この構成によれば、第１に、列アンプ手段を流れる電流の変動を確実に回避し、横スジノイズを回避することができる。なぜなら、定電流回路ら供給される電流が増幅回路を流れる第１の電流と抵抗回路に流れる第２の電流に分流し、第１の電流と第２の電流の和は増幅信号の電圧が変化しても一定になるからである。つまり、増幅信号の電圧の変化は抵抗回路に印加される電圧の変化でもあるので、抵抗回路の電流変動と増幅回路の電流変動は相殺しあう。言い換えれば、増幅回路および抵抗回路は、増幅信号の電圧の変化に応じた電流を相互に折り返すことになる。この折り返しにより第１の電流と第２の電流の和は変化せず、列アンプ手段の電流の変動を確実に回避することができる。
【００１７】
第２に、上記の折り返しはスイッチング動作ではないので、抵抗回路はスイッチング動作に起因する電流変動を生じさせない。これにより、列アンプ手段にスイッチングノイズを除去する回路（従来のレギュレーテッドカスコード等）を付加する必要がなく、より少ない回路素子数で列アンプ手段を構成することができる。
【００１８】
ここで、前記固体撮像装置は、前記各列アンプ手段からの信号を受け取る相関二重検出回路と、前記相関二重検出回路からの信号を受け取りアナログ信号を出力する出力部とを備えるようにしてもよい。
【００１９】
ここで、前記固体撮像装置は、前記各列アンプ手段からの信号を受け取る相関二重検出回路と、前記相関二重検出回路からの信号を受け取りアナログ信号からデジタル信号に変換するＡＤコンバータとを備えるようにしてもよい。
【００２０】
この構成によれば、水平周期低帯域をカラムＡＤＣで高分解能にデジタル化すれば、デジタル出力なので、帯域制限も高く、高速のデータ出力が可能となる。
【００２１】
ここで、前記ＡＤコンバータはランプ方式でもよい。
【００２２】
ここで、前記ＡＤコンバータはアップダウン方式でもよい。
【００２３】
この構成によれば、相関二重検出回路を必要としないので、回路を小型化することができる。
【００２４】
ここで、前記電源配線および前記接地配線を含む金属配線層は、前記増幅回路と前記抵抗回路とを接続する配線を含む配線層よりも上にあるようにしてもよい。
【００２５】
ここで、前記定電流回路は定電流源としての少なくとも１つのトランジスタを有し、前記増幅回路は、前記画素信号がゲートに入力され、ソースまたはドレインから増幅信号を出力する第１増幅トランジスタを有し、前記抵抗回路は線形領域に対応するバイアス電圧がゲートに印加されたトランジスタを有するようにしてもよい。
【００２６】
この構成によれば、列アンプ手段は最小で３つのトランジスタを用いる簡単な構成にすることができる。
【００２７】
ここで、前記定電流回路内の少なくとも１つのトランジスタは、カスコード接続された２つのｐＭＯＳトランジスタであるとしてもよい。
【００２８】
この構成によれば、２つのＭＯＳトランジスタのカスコード接続により、出力側のインピーダンスが高くなるので、増幅信号の振幅が変化しても、より定電流を安定させ維持することができる。
【００２９】
ここで、前記固体撮像装置は、さらに、前記各列アンプ手段に流れる定電流の大きさを制御するバイアス回路を備え、前記バイアス回路は、ドレインに定電流源が接続され、ドレインとゲートとが短絡され、ソース接地された第１負荷用ｎＭＯＳトランジスタと、前記第１負荷用ｎＭＯＳトランジスタと共にカレントミラーを構成する第１回路と、前記第１負荷用ｎＭＯＳトランジスタと共にカレントミラーを構成する第２回路とを備え、前記第１回路は、前記カスコード接続された２つのＭＯＳトランジスタのうち一方のＭＯＳトランジスタのゲートに第１バイアス電圧を供給し、前記第２回路は、前記カスコード接続された２つのＭＯＳトランジスタのうち他方のＭＯＳトランジスタのゲートに第２バイアス電圧を供給し、前記固体撮像装置が形成される半導体基板上で、前記増幅回路としてのＭＯＳトランジスタの領域の長さと幅の比は、前記第１負荷用ｎＭＯＳトランジスタと同じである構成としてもよい。
【００３０】
この構成によれば、固体撮像装置毎に製造上の特性ばらつきがあっても、それぞれの固体撮像装置の中では、前記増幅手段としてのＭＯＳトランジスタと第１負荷用ｎＭＯＳトランジスタは、同じ特性を示すので、前記増幅手段は線形性の良い動作点を確保することができる。これにより、増幅手段の入出力ダイナミックレンジを拡大することができる。
【００３１】
ここで、前記第１回路は、ドレインとゲートとが短絡され、ソースが電源配線に接続され、ドレインが、カスコード接続された前記２つのＭＯＳトランジスタのうち一方のＭＯＳトランジスタのゲートに接続された第１ｐＭＯＳトランジスタと、ドレインが前記第１ｐＭＯＳトランジスタのドレインに接続され、ゲートが前記第１負荷用ｎＭＯＳトランジスタのゲートに接続され、ソースが接地された第１ｎＭＯＳトランジスタとを有し、前記第２回路は、ドレインとゲートとが短絡され、ソースが電源配線に接続され、ドレインが、前記カスコード接続された２つのＭＯＳトランジスタのうち他方のＭＯＳトランジスタのゲートに接続された第２ｐＭＯＳトランジスタと、ドレインが前記第２ｐＭＯＳトランジスタのドレインに接続され、ゲートが前記第１負荷用ｎＭＯＳトランジスタのゲートに接続され、ソースが接地された第２ｎＭＯＳトランジスタとを有し、前記固体撮像装置が形成される半導体基板上で、前記増幅回路としてのＭＯＳトランジスタの領域の長さと幅の比は、第１ｎＭＯＳトランジスタおよび第２ｎＭＯＳトランジスタと同じであるように構成してもよい。
【００３２】
この構成によれば、固体撮像装置毎に製造上の特性ばらつきがあっても、それぞれの固体撮像装置の中では、前記増幅手段としてのＭＯＳトランジスタと、第１ｎＭＯＳトランジスタと、第２ｎＭＯＳトランジスタとは、同じ特性を示すので、前記増幅手段は線形性の良い動作点を確保することができる。これにより、増幅手段の入出力ダイナミックレンジを拡大することができる。
【００３３】
ここで、前記第１負荷用ｎＭＯＳトランジスタのドレインは、前記半導体基板に設けられたパッドに接続され、前記パッドを介して前記定電流源に接続されるようにしてもよい。
【００３４】
この構成によれば、チップ外部の電流源から定電流を供給するので、精度の良い（例えば誤差１％以下）外部抵抗を使用することにより必要な大きさの定電流を安定して供給することができる。各列アンプ手段は、固体撮像装置毎に製造上の特性ばらつきとは無関係に安定した定電流を得ることがきる。さらに固体撮像装置の構成をシンプルかつ小型化することができる。
【００３５】
ここで、前記定電流源は定電流の大きさを調整可能であり、前記固体撮像装置は、さらに、前記抵抗回路内のＭＯＳトランジスタのゲートに可変バイアス電圧を印加する可変電圧発生手段を備えるようにしてもよい。
【００３６】
ここで、前記第１負荷用ｎＭＯＳトランジスタのドレインは、前記固体撮像装置内部に設けられた前記定電流源に接続されるようにしてもよい。
【００３７】
この構成によれば、固体撮像装置毎に製造上の特性ばらつきに対して、定電流源と他の回路との間でトランジスタ特性の変動が一致するのでより定電流を安定させることができる。
【００３８】
ここで、前記定電流回路は、カスコード接続された２つのｐＭＯＳトランジスタを定電流源として有し、前記増幅回路は、第１スイッチと、ドレインが第１スイッチを介して前記定電流回路に接続され、前記画素信号がゲートに入力され、ソースが接地され、ドレインから増幅信号を出力する第１増幅トランジスタと、第２スイッチと、ドレインが前記第２スイッチを介して前記定電流回路に接続され、前記画素信号がゲートに入力され、ソースが接地され、ドレインから増幅信号を出力する第２増幅トランジスタとを備えるようにしてもよい。前記抵抗回路は第３スイッチと、ドレインが前記第３スイッチを介して前記定電流回路に接続され、線形領域に対応するバイアス電圧がゲートに印加された第１抵抗トランジスタと、第４スイッチと、ドレインが前記第４スイッチを介して前記定電流回路に接続され、線形領域に対応するバイアス電圧がゲートに印加された第２抵抗トランジスタとを備えるようにしてもよい。前記第１スイッチと前記第３スイッチとは連動してオンまたはオフし、前記第２スイッチと前記第４スイッチとは連動してオンまたはオフするようにしてもよい。
【００３９】
この構成によれば、第１〜第４スイッチによって、抵抗回路の抵抗値の切り換えと共に前記増幅回路のゲインを切り換えることができる。
【００４０】
ここで、前記固体撮像装置は、さらに、前記各列アンプ手段に流れる定電流の大きさを制御するバイアス回路を備え、前記バイアス回路は、第５スイッチと、ドレインが前記第５スイッチを介して定電流源が接続され、ドレインとゲートとが接続され、ソース接地された第１負荷用ｎＭＯＳトランジスタと、第６スイッチと、ドレインが前記第６スイッチを介して定電流源が接続され、ドレインとゲートとが接続され、ソース接地された第２負荷用ｎＭＯＳトランジスタと、前記第１または第２負荷用ｎＭＯＳトランジスタと共にカレントミラーを構成する第１回路と、前記第１または第２負荷用ｎＭＯＳトランジスタと共にカレントミラーを構成する第２回路とを備え、前記第１回路は、前記カスコード接続された２つのＭＯＳトランジスタのうち一方のＭＯＳトランジスタのゲートに第１バイアス電圧を供給し、前記第２回路は、前記カスコード接続された２つのＭＯＳトランジスタのうち他方のＭＯＳトランジスタのゲートに第２バイアス電圧を供給し、前記第５スイッチは、前記第１および第３スイッチと連動してオンまたはオフし、前記第６スイッチは、前記第２および第４スイッチと連動してオンまたはオフするようにしてもよい。
【００４１】
この構成によれば、第１〜第６スイッチによって、前記増幅回路のゲインの切り換えと同時に、第１および第２バイアス電圧も切り換るので、前記増幅回路のリニアリティの良い動作点を確保することができる。
【００４２】
ここで、前記第１負荷用ｎＭＯＳトランジスタのドレインとゲートとは、直接接続されず前記第５スイッチを介して接続され、前記第２負荷用ｎＭＯＳトランジスタのドレインとゲートとは、直接接続されず前記第６スイッチを介して接続されるようにしてもよい。
【００４３】
ここで、前記固体撮像装置は、複数の前記定電流回路に接続された電源配線と、複数の前記増幅回路および複数の前記抵抗回路に接続された接地配線とを有し、前記電源配線および接地配線は、複数の前記列アンプ手段専用であるようにしてもよい。
【００４４】
この構成によれば、前記電源配線および前記接地配線は、他の回路に接続されないので、他の回路からの電流変動の影響を回避することができる。
【００４５】
ここで、前記電源配線の配線抵抗と接地配線の配線抵抗の比は、前記列アンプ手段内の前記定電流回路のコンダクタンスと、増幅回路および抵抗回路のコンダクタンスの比に等しいようにしてもよい。
【００４６】
この構成によれば、増幅信号に大きな電圧変動が生じた場合でも、定電流回路および電源配線を介して隣接する列アンプ手段に回り込む電流変動（αとする）と、増幅回路および接地信号を介して隣接する列アンプ手段に回り込む電流変動（−αとなる）とが打ち消しあうので、横スジノイズも横スジシェーディングも防止することができる。言い換えれば、電源配線を介して隣接する列アンプ手段に回り込む電流変動（α）により隣接する列アンプ手段に増幅信号の電位が上昇した場合（上昇電圧をβとする）、接地配線を介して隣接する列アンプ手段に回り込む電流変動（−α）により隣接する列アンプ手段に増幅信号の電位が下降する（下降電圧はβとなる）ので、隣接する列アンプ手段に増幅信号は影響を回避することができる。
【００４７】
ここで、前記配線抵抗の比を満たすように前記電源配線の幅と前記接地配線の幅とが異なっていてもよい。
【００４８】
この構成によれば、上記コンダクタンスの比に応じて電源配線の幅と前記接地配線の幅とを設定するだけで、容易に横スジを回避することができる。
【００４９】
ここで、前記配線抵抗の比を満たすように前記電源配線の長さと前記接地配線の長さとが異なっていてもよい。
【００５０】
ここで、前記固体撮像装置が形成される半導体基板は、電源供給用パッドと接地用パッドを備え、前記固体撮像装置はさらに、前記電源配線を前記電源供給用パッドに接続する第１接続配線と、前記接地配線を前記接地用パッドに接続する第２接続配線とを備え、前記第１接続配線の幅と前記第２接続配線の幅の比、または、前記第１接続配線の長さと前記第２接続配線の長さの比は、前記配線抵抗の比に対応するようにしてもよい。
【００５１】
ここで、前記電源配線は、各定電流回路を遮光するように形成された金属配線であり、前記接地配線は、各増幅回路および各抵抗回路を遮光するように形成された金属配線であるようにしてもよい。
【００５２】
ここで、前記固体撮像装置は、さらに、前記抵抗回路内のトランジスタのゲートにバイアス電圧を印加し、前記抵抗回路のダイナミックレンジを制御する制御回路を有し、前記制御回路は、前記第１および第２バイアス回路から第１および第２バイアス電圧が印加され、カスコード接続された２つのｐＭＯＳトランジスタとを含む定電流供給部と、ドレインが前記定電流供給部に接続され、ドレインとゲートとが接続され、ソース接地されたｎＭＯＳトランジスタを含み、当該ｎＭＯＳトランジスタのゲート電位を前記バイアス電圧として各抵抗回路に供給する負荷回路とを備え、前記固体撮像装置が形成される前記半導体基板上で、前記負荷回路内のｎＭＯＳトランジスタの領域の長さは、前記各抵抗回路内のＭＯＳトランジスタの領域の長さよりも所定値だけ長いようにしてもよい。
【００５３】
この構成によれば、定電流供給部は列アンプ手段の定電流回路と同じ構成であり、抵抗回路にかかる電圧は、定電流回路の取り得る電位の上限値よりも少し小さくて上限値に近く設定される。上限値からどれだけ小さいかは、上記の所定値に応じて定まる。抵抗回路のＭＯＳトランジスタのゲートに供給されるバイアス電圧は、抵抗回路にかかる電圧の上限値に近くになるように設定される。これにより、抵抗回路の線形領域を最大化することができる。その結果、増幅回路の出力振幅を最大限有効に活用できる。しかも、固体撮像装置毎に特性のばらつきがある場合でも、固体撮像装置内ではトランジスタ間の特性の相対関係に影響がないので、特性のばらつきの影響を受けずに抵抗回路の線形領域を最大化することができる。
【００５４】
ここで、前記バイアス回路はさらに、前記第１負荷用ｎＭＯＳトランジスタと第１回路と間のゲート間を接続する配線に挿入された、第３回路および第４回路を含み、前記第３回路は、ソースが電源配線に接続され、ゲートとドレインとが接続され第３ｐＭＯＳトランジスタと、ドレインが第３ｐＭＯＳトランジスタのドレインに接続され、ゲートが前記第１負荷トランジスタのゲートに接続され、ソース接地された３ｎＭＯＳトランジスタとを備え、前記第４回路は、ソースが電源配線に接続され、ゲートが前記第３ｐＭＯＳトランジスタのゲートに接続された第４ｐＭＯＳトランジスタと、ドレインが前記第４ｐＭＯＳトランジスタのドレインに接続され、ドレインとゲートとが接続され、ソース接地された第２負荷用ｎＭＯＳトランジスタとを備え、前記第１回路の第１ｎＭＯＳトランジスタのゲートは、前記第２負荷用ｎＭＯＳトランジスタのゲートに接続され、前記固体撮像装置が形成される前記半導体基板上で、前記第２負荷用ｎＭＯＳトランジスタの領域の長さは、前記第１ｎＭＯＳトランジスタの領域の長さよりも所定値だけ短いようにしてもよい。
【００５５】
この構成によれば、定電流回路の定電流量を最大化することができる。その結果、増幅回路の出力振幅を最大限有効に活用できる。しかも、固体撮像装置毎に特性のばらつきがある場合でも、固体撮像装置内ではトランジスタ間の特性の相対関係に影響がないので、特性のばらつきの影響を受けずに増幅回路の出力振幅を最大限有効に活用できる。
【００５６】
また、本発明の固体撮像装置は、行列状に配列された複数の画素部と、前記複数の画素部の列毎に設けられ、対応する列に属する画素部からの画素信号を伝達する列信号線と、列信号線毎に設けられた列アンプ手段とを備える固体撮像装置であって、前記固体撮像装置は、複数の前記列アンプ手段路に接続された電源配線と、複数の前記列アンプ手段に接続された接地配線とを有し、前記電源配線および接地配線は、複数の前記列アンプ手段専用であり、前記電源配線の配線抵抗と接地配線の配線抵抗の比は、前記列アンプ手段の出力信号から前記電源配線を見たコンダクタンスと、前記列アンプ手段の出力信号から前記接地配線を見たコンダクタンスとの比に等しい構成としてもよい。
【００５７】
この構成によれば、増幅信号に大きな電圧変動が生じた場合でも、定電流回路および電源配線を介して隣接する列アンプ手段に回り込む電流変動（αとする）と、増幅回路および接地信号を介して隣接する列アンプ手段に回り込む電流変動（−αとなる）とが打ち消しあうので、横スジノイズも横スジシェーディングも防止することができる。言い換えれば、電源配線を介して隣接する列アンプ手段に回り込む電流変動（α）により隣接する列アンプ手段に増幅信号の電位が上昇した場合（上昇電圧をβとする）、接地配線を介して隣接する列アンプ手段に回り込む電流変動（−α）により隣接する列アンプ手段の増幅信号の電位が下降する（下降電圧はβとなる）ので、隣接する列アンプ手段の増幅信号は影響を回避することができる。
【００５８】
また、本発明の固体撮像装置の駆動方法およびカメラについても、上記と同様の構成と効果がある。
【発明の効果】
【００５９】
本発明によれば、横スジノイズを確実に回避することができ、かつ列アンプ手段をより少ない回路素子数で構成することができる。
【発明を実施するための最良の形態】
【００６０】
（実施の形態１）
本発明の実施形態１における固体撮像装置は、列信号毎に列アンプを有し、各列アンプが、定電流を供給する定電流回路と、定電流回路に直列に接続され、対応する列信号線からの画素信号を増幅し、定電流回路との接続点から増幅信号を出力する増幅回路と、増幅回路に並列に接続され、一定値の抵抗を有する抵抗回路とを備える。定電流回路から供給される電流は、増幅回路を流れる第１の電流と抵抗回路に流れる第２の電流に分流し、第１の電流と第２の電流の和は増幅信号の電圧が変化しても一定となる。これにより、列アンプ手段を流れる電流の変動を確実に回避し、横スジノイズを回避することができる。また、スイッチングノイズを除去する回路（従来のレギュレーテッドカスコード等）を付加する必要がなく、より少ない回路素子数で列アンプ手段を構成することができる。
【００６１】
図１は、実施の形態１における固体撮像装置の構成を示すブロック図である。この固体撮像装置は、増幅型のＭＯＳイメージセンサであり、行列状に配列された複数の画素部１０１からなる撮像領域１１０と、負荷回路１０２と、行選択デコーダ１０３と、列選択デコーダ１０４と、複数の列アンプ１０６からなる信号処理部１０５と、出力部１０７とを備えている。各列信号線は、対応する列に接続された複数の画素部からの画素信号のうち行選択デコーダ１０３によって選択された画素信号を伝達する。各列アンプ１０６は、列信号線からの画素信号を増幅する。水平共通信号線は、複数の列アンプからの増幅信号のうち、列選択デコーダ１０４によって選択された増幅信号を出力部１０７に伝達する。
【００６２】
図２は、列アンプ１０６の概略構成を示す図である。同図において各列アンプ１０６は、定電流を供給する定電流回路１と、定電流回路１に直列に接続され対応する列信号線からの画素信号を増幅し、定電流回路との接続点から増幅信号を出力する増幅回路２と、増幅回路２に並列に接続され一定値の抵抗を有する抵抗回路３とを備える。
【００６３】
増幅信号の電圧の変化は抵抗回路３に印加される電圧の変化でもあるので、抵抗回路３の電流変動と増幅回路２の電流変動は相殺しあう。言い換えれば、増幅回路２および抵抗回路３は、増幅信号の電圧の変化に応じた電流を相互に折り返すことになる。この折り返しにより第１の電流と第２の電流の和は変化せず、列アンプ１０６の電流の変動を確実に回避することができる。
【００６４】
図３は、列アンプ１０６の回路例を示す図である。同図において列アンプ１０６は、定電流回路１としての定電流トランジスタＴｒ１と、増幅回路２としての増幅トランジスタＴｒ２と、抵抗回路３としての線形抵抗トランジスタＴｒ３を備えている。同図では、クランプ容量ＣｃとクランプトランジスタＴｒ４も図示してある。
【００６５】
定電流トランジスタＴｒ１は、ｐＭＯＳトランジスタであり、ソースが電源Ｖｄｄの配線に接続され、ゲートに第１バイアス電圧ＰＢｉａｓ１が印加され、ドレインが増幅トランジスタＴｒ２のドレインに接続され、定電流源として機能する。
【００６６】
増幅トランジスタＴｒ２は、画素信号Ｖｉｎがゲートに入力され、ソースが接地され、ドレインが定電流トランジスタＴｒ１のドレインに接続され、ドレインから増幅信号を出力信号Ｖｏｕｔとして出力する。
【００６７】
線形抵抗トランジスタＴｒ３は、ソースが接地され、ゲートにバイアス電圧Ｎｂｉａｓが印加され、ドレインが出力信号Ｖｏｕｔに接続されている。バイアス電圧Ｎｂｉａｓは、線形領域（非飽和領域）を動作点に設定する電圧である。これにより、線形抵抗トランジスタＴｒ３は、線形領域で動作することにより抵抗として機能する。これにより、増幅トランジスタＴｒ２と、線形抵抗トランジスタＴｒ３は、上記の折り返し動作をすることになる。
【００６８】
なお、電源配線および接地配線を含む金属配線層は、増幅回路２と抵抗回路３とを接続する配線を含む配線層よりも上になっている。
【００６９】
図４は、列アンプ１０６の等価回路を示す図である。同図のように、線形抵抗トランジスタＴｒ３は、一定値の抵抗を有する抵抗素子として機能する。
【００７０】
以上説明してきたように本実施の形態における固体撮像装置によれば、横スジノイズを確実に回避することができ、かつ列アンプ手段をより少ない回路素子数で構成することができる。
【００７１】
図５は、列アンプの変形例を示す図である。同図の列アンプ１０６ａは、図３と比較して、定電流トランジスタＴｒ１１が追加された点が異なっている。同じ点は説明を省略して、異なる点を中心に説明する。定電流トランジスタＴｒ１１は、ｐＭＯＳトランジスタであり、定電流トランジスタＴｒ１とカスコード接続される。こうすれば、２つのｐＭＯＳトランジスタＴｒ１、Ｔｒ１１のカスコード接続により、出力側のインピーダンスが高くなるので、増幅信号の振幅が変化しても、より定電流を安定させ維持することができる。
【００７２】
（実施の形態２）
本実施の形態では、定電流回路１内のｐＭＯＳトランジスタのゲートに第１、第２バイアス電圧ＰＢｉａｓ１、２を供給することによって、各列アンプに流れる定電流の大きさを最適に制御する固体撮像装置について説明する。さらに、増幅回路２のダイナミックレンジを最大化する固体撮像装置について説明する。
【００７３】
図６は、実施形態２における固体撮像装置の構成を示すブロック図である。同図は、図１と比較して、列アンプ１０６の代わりに列アンプ１０６ａを備える点と、バイアス回路２０１が追加された点とが異なっている。同じ点は説明を省略して、異なる点を中心に説明する。列アンプ１０６ａは、既に図５に示し説明した。
【００７４】
図７は、バイアス回路と列アンプとを示す図である。同図では、複数の列アンプ１０６ａのうち１個だけを示している。また、電源配線および接地配線の寄生抵抗Ｒｓ、バイアス配線の寄生容量Ｃｓを図示している。
【００７５】
バイアス回路２０１は、ドレインに定電流源ＩＳが接続され、ドレインとゲートとが短絡され、ソース接地された第１負荷用ｎＭＯＳトランジスタＬＴ１と、第１負荷用ｎＭＯＳトランジスタＬＴ１と共にカレントミラーを構成する第１回路と、第１負荷用ｎＭＯＳトランジスタＬＴ１と共にカレントミラーを構成する第２回路とを備える。
【００７６】
第１回路は、各列アンプ１０６ａのｐＭＯＳトランジスタＴｒ１のゲートに第１バイアス電圧ＰＢｉａｓ１を供給する。そのため第１回路は、第１ｐＭＯＳトランジスタｐＴ１と、第１ｎＭＯＳトランジスタｎＴ１とを備える。第１ｐＭＯＳトランジスタｐＴ１は、ドレインとゲートとが短絡され、ソースが電源配線に接続され、第１バイアス電圧ＰＢｉａｓ１を出力するドレインが各列アンプ１０６ａのｐＭＯＳトランジスタＴｒ１のゲートに接続されている。第１ｎＭＯＳトランジスタｎＴ１は、ドレインが第１ｐＭＯＳトランジスタｐＴ１のドレインに接続され、ゲートが第１負荷用ｎＭＯＳトランジスタＬＴ１のゲートに接続され、ソースが接地されている。
【００７７】
第２回路は、各列アンプ１０６ａのｐＭＯＳトランジスタＴｒ１１のゲートに第２バイアス電圧ＰＢｉａｓ２を供給する。そのため第２回路は、第２ｐＭＯＳトランジスタｐＴ２と、第２ｎＭＯＳトランジスタｎＴ２とを備える。第１ｐＭＯＳトランジスタｐＴ１は、ドレインとゲートとが短絡され、ソースが電源配線に接続され、第１バイアス電圧ＰＢｉａｓ１を出力するドレインが各列アンプ１０６ａのｐＭＯＳトランジスタＴｒ１のゲートに接続されている。第１ｎＭＯＳトランジスタｎＴ１は、ドレインが第１ｐＭＯＳトランジスタｐＴ１のドレインに接続され、ゲートが第１負荷用ｎＭＯＳトランジスタＬＴ１のゲートに接続され、ソースが接地されている。
【００７８】
固体撮像装置が形成される半導体基板において、各列アンプ１０６ａ内の増幅トランジスタＴｒ１の領域の長さと幅の比は、第１負荷用ｎＭＯＳトランジスタＬＴ１と同じになっている。また、各列アンプ１０６ａのｐＭＯＳトランジスタＴｒ１、Ｔｒ１１の領域の長さと幅の比は、第１、第２ｐＭＯＳトランジスタｐＴ１、ｐＴ２と同じになっている。
【００７９】
これにより、固体撮像装置毎に製造上の特性ばらつきがあっても、それぞれの固体撮像装置の中では、増幅トランジスタＴｒ２と第１負荷用ｎＭＯＳトランジスタｎＴ１は、同じ特性を示すので、増幅トランジスタＴｒ２は線形性の良い動作点を確保することができる。これにより、増幅トランジスタＴｒ２の入出力ダイナミックレンジを拡大することができる。
【００８０】
また、各列アンプ１０６ａ内の増幅トランジスタＴｒ１の領域の長さと幅の比は、第１ｎＭＯＳトランジスタｎＴ１および第２ｎＭＯＳトランジスタｎＴ２と同じになっている。この場合も、それぞれの固体撮像装置の中では、増幅回路２としてのＭＯＳトランジスタと、第１ｎＭＯＳトランジスタと、第２ｎＭＯＳトランジスタとは、同じ特性を示すので、個々の固体撮像装置のばらつきがあっても、第１回路および第２回路の電流と、定電流トランジスタＴｒ１への電流の相対関係には影響を及ぼさない。増幅回路２は線形性の良い動作点を確保することができる。これによっても、増幅トランジスタＴｒ２の入出力ダイナミックレンジを拡大することができる。
【００８１】
なお、第１負荷用ｎＭＯＳトランジスタＬＴ１と、第１ｎＭＯＳトランジスタと、第２ｎＭＯＳトランジスタとは、カレントミラーを構成するので、それらが形成される各領域の長さと幅が同じになっている。
【００８２】
図８は、バイアス回路の第１の変形例を示す図である。同図は図７と比較して、バイアス回路２０１ａは、定電流源ＩＳが削除された点と、外部の定電流源に接続されるパッドが第１負荷用ｎＭＯＳトランジスタＬＴ１のドレインに接続されている点とが異なっている。
【００８３】
こうすれば、固体撮像装置のチップ外部の電流源から定電流を供給するので必要な大きさの定電流を安定して供給することができる。各列アンプ１０６ａは、固体撮像装置毎に製造上の特性ばらつきとは無関係に安定した定電流を得ることがきる。さらに固体撮像装置の構成をシンプルかつ小型化することができる。
【００８４】
なお、図７のように、固体撮像装置のチップ内部に定電流源ＩＳを備える場合には、内部のトランジスタ特性の変動と電流源ＩＳ内のトランジスタの特性と一致するのでより安定する。
【００８５】
図９は、バイアス回路の第２の変形例を示す図である。同図は図８と比較して、外部の定電流源として抵抗素子Ｒ１を備える点が異なっている。
【００８６】
抵抗素子Ｒ１の誤差は、精度の良い（例えば誤差１％以下）ものが望ましい。精度がよければ、固体撮像装置の構成をよりシンプルかつ小型化することができる。
【００８７】
図１０は、バイアス回路および列アンプの第３の変形例を示す図である。この変形例では、増幅回路２のゲインの切り換えが可能な構成について説明する。
【００８８】
同図は、図９と比較して、第１〜第６スイッチｓｗ１〜ｓｗ６、第２増幅トランジスタＴｒ２１、第２抵抗トランジスタＴｒ３１、第２負荷用ｎＭＯＳトランジスタが追加された点が異なっている。同じ点は説明を省略し、以下異なる点を中心に説明する。
【００８９】
第１スイッチｓｗ１は、増幅トランジスタＴｒ２のドレインと出力信号Ｖｏｕｔの信号線との間に挿入される。第２スイッチｓｗ２は、増幅トランジスタＴｒ２１のドレインと出力信号Ｖｏｕｔの信号線との間に挿入される。
【００９０】
第３スイッチｓｗ３は、抵抗増幅トランジスタＴｒ３のドレインと出力信号Ｖｏｕｔの信号線との間に挿入される。第４スイッチｓｗ４は、抵抗増幅トランジスタＴｒ３１のドレインと出力信号Ｖｏｕｔの信号線との間に挿入される。
【００９１】
第５スイッチｓｗ５は、第１負荷トランジスタＬＴ１のドレインとパッドＰとの間に挿入される。第６スイッチｓｗ６は、第２負荷トランジスタＬＴ１１のドレインとパッドＰとの間に挿入される。
【００９２】
第１スイッチｓｗ１と第３スイッチｓｗ３と第５スイッチｓｗ５は連動してオンまたはオフする。第２スイッチｓｗ２と第４スイッチｓｗ４と第６スイッチｓｗ６は連動してオンまたはオフする。
【００９３】
増幅トランジスタＴｒ２１は、増幅トランジスタＴｒ２よりもゲインが小さく、ドレインが第２スイッチｓｗ２を介して増幅トランジスタＴｒ２のドレインに接続され、画素信号がゲートに入力され、ソースが接地され、ドレインから増幅信号を出力する。
【００９４】
抵抗トランジスタＴｒ３１は、抵抗トランジスタＴｒ３よりも抵抗値が小さく、ドレインが第４スイッチを介して増幅トランジスタＴｒ２のドレインに接続され、線形領域に対応するバイアス電圧ＮＢｉａｓがゲートに印加される。
【００９５】
第２負荷用ｎＭＯＳトランジスタＬＴ１１は、第１負荷用ｎＭＯＳトランジスタＬＴ１よりもゲインが小さく、ドレインが第６スイッチｓｗ６を介して定電流源が接続され、ドレインとゲートとが接続され、ソース接地される。
【００９６】
この構成により、増幅トランジスタＴｒ２、Ｔｒ２１を含む増幅回路２のゲインを切り換えることが可能となる。すなわち、第１スイッチｓｗ１と第３スイッチｓｗ３と第５スイッチｗ５がオンの場合は、小さいゲインに、第２スイッチｓｗ２と第４スイッチｓｗ４と第６スイッチｗ６がオンの場合は、大きいゲインになる。
【００９７】
これによれば、増幅回路２のゲインの切り換えと同時に、定電流トランジスタＴｒ１、Ｔｒ１１のゲートに印加される第１、第２バイアス電圧も切り換るので、増幅回路のリニアリティの良い動作点を確保することができる。
【００９８】
なお、第１負荷用ｎＭＯＳトランジスタＬＴ１のドレインとゲートとは、第５スイッチを介して接続されているが、この代わりに直接接続してもよい。同様に、第２負荷用ｎＭＯＳトランジスタＬＴ１１のドレインとゲートとは、第６スイッチを介して接続されているが、直接接続してもよい。
【００９９】
図１１は、バイアス回路および列アンプの変形例を示す図である。この変形例では、増幅回路２のゲインの微調整を可能にする構成について説明する。
【０１００】
同図は、図９と比較して、可変電圧源ＶＥ１、ＶＥ２が追加されている点が異なっている。同じ点は説明を省略し、以下異なる点を中心に説明する。
【０１０１】
可変電圧源ＶＥ１は、可変電圧を出力し、抵抗トランジスタＴｒ３のゲートに可変電圧をバイアス電圧ＮＢｉａｓとして印加する。これにより抵抗トランジスタＴｒ３の抵抗値を微調整することができる。
【０１０２】
可変電圧源ＶＥ２は、可変電圧を出力し、定電流供給用の抵抗素子Ｒ１に可変電圧を印加する。これにより、抵抗素子Ｒ１が供給する定電流の電流量を微調整することができる。
【０１０３】
可変電圧源ＶＥ１と可変電圧源ＶＥ２による２つの微調整により、固体撮像装置毎のばらつきが発生している場合でも、ばらつきを吸収した最適な動作を可能にする。
【０１０４】
（実施の形態３）
本実施の形態では、複数の列アンプ１０６ａを含む信号処理部１０５における電源配線および接地配線を専用にすること、およびそれらの配線抵抗の比を調整することによって、横スジまたは横帯を回避する固体撮像装置について説明する。固体撮像装置の概略構成は、図１、図６と同じであるので説明を省略する。
【０１０５】
図１２は、列アンプへの電源配線と接地配線とを示す説明図である。同図では、信号処理部１０５内の複数の列アンプ１０６ａのうち、隣接する２つの列アンプ１０６ａを示している。
【０１０６】
同図のように電源配線は、信号処理部１０５内の複数の定電流回路１に接続される。接地配線は、信号処理部１０５内の複数の増幅回路２および複数の抵抗回路３に接続される。この電源配線および接地配線は、信号処理部１０５に専用であり、他の回路（アナログ回路、バイアス回路、出力部等）には接続されない。ただし、電源パッド、接地パッドには直接接続される。他の回路には、他の電源配線および他の接地配線が接続される。
【０１０７】
図中のＶＤＤ側配線抵抗は電源配線の寄生抵抗Ｒｓを表している。ＶＳＳ側配線抵抗は接地配線の寄生抵抗Ｒｓを表している。また、ハイライト光が入射された場合の増幅回路２への入力信号と、増幅回路２からの出力信号を併記している。出力信号の振幅が変化した場合、本実施の形態でも定電流回路１の電流変動は抑制されるが、特に大きな振幅変化が起きた場合、電流変動が起こり得る。この電流変動が隣接する列アンプに回り込むルートは、図中の破線矢印のように２つある。定電流回路１から電源配線を経由して隣接する列アンプに回り込むルートと、増幅回路２または抵抗回路３から接地配線を経由して隣接する列アンプに回り込むルートの２つである。これにより隣接列アンプの出力レベルが影響を受ける（上昇または下降する）。この影響により横スジノイズや横スジシェーディングが発生し得る。
【０１０８】
図１３は、回り込みの具体例を示す説明図である。同図のように、ＶＳＳ側では主に増幅トランジスタＴｒ２よりもコンダクタンスの大きい抵抗トランジスタＴｒ３を経由して回り込むことになる。
【０１０９】
このような回り込みによる変動を解消するため、本実施の形態の固体撮像装置では、電源配線の配線抵抗と接地配線の配線抵抗の比が、列アンプ１０６ａ内の定電流回路１のコンダクタンスと、増幅回路２および抵抗回路３のコンダクタンスとの比に等しくなるようにしている。
【０１１０】
これにより、上記の回り込みが発生しても、ＶＤＤ側とＶＳＳ側の電流変動が等しくなり、かつ変動が打ち消しあうので、ハイライト横スジやハイライト横スジシェーディングが発生しなくなる。
【０１１１】
ところで、上記のコンダクタンスの比は、増幅回路の出力信号から見たＶＤＤ側回路のコンダクタンス（定電流回路１）と増幅回路の出力信号から見たＶＳＳ側回路のコンダクタンス（増幅回路２＋抵抗回路３）の比である。この比は、回路素子の種類や素子数によって定まり、容易には変更できない。一方、配線抵抗の比は、配線パターンの長さ、幅、材料等により定まるので、配線レイアウトの設計により容易に定めることが出来る。
【０１１２】
図１４は、電源配線および接地配線のレイアウト例を示す図である。同図の上側破線枠は、電源配線パターンを示し、下側破線枠は、接地配線パターンを示す。この例では、電源配線は、各定電流回路１を遮光するように形成されたベタの金属配線である。接地配線は、各増幅回路２および各抵抗回路３を遮光するように形成されたベタの金属配線である。
【０１１３】
電源配線と接地配線の配線抵抗の比は、配線幅により設定されている。この例では、電源配線の配線抵抗と接地配線の配線抵抗の比が、ほぼ２対１に設定されている。
【０１１４】
電源配線および接地配線は、同じ金属配線層に含まれ、増幅回路２と抵抗回路３とを接続する配線を含む配線層よりも基板側から上層である。
【０１１５】
また、同図では、電源配線を電源供給用パッドに接続する接続配線と、接地配線を接地用パッドに接続する接続配線とを図示している。これらの接続配線も、パッドと列アンプ１０６以外の回路には接続されない専用の配線である。
【０１１６】
電源配線用の接続配線の幅と接地配線用に接続配線の幅の比は、上記の配線抵抗の比に対応している。または、電源配線用の接続配線の長さと接地配線用の接続配線の長さの比は、配線抵抗の比に対応している。
【０１１７】
なお、図１４では、配線抵抗の比を配線の幅により設定しているが、配線の長さ、配線の材質、あるいはこれらの組み合わせにより実現してもよい。
【０１１８】
また、電源配線と接地配線は、異なる配線層であってもよい。
【０１１９】
（実施の形態４）
本実施の形態では、増幅回路のダイナミックレンジを最大限有効活用する固体撮像装置について説明する。
【０１２０】
図１５は、実施形態４における固体撮像装置の構成を示すブロック図である。同図は、図６と比較して、Ｄ制御回路３０１が追加されている点が異なる。同じ点は説明を省略して、異なる点を中心に説明する。
【０１２１】
Ｄ制御回路３０１は、抵抗回路３の抵抗トランジスタＴｒ３のゲートにバイアス電圧ＮＢｉａｓを印加し、抵抗回路３のダイナミックレンジを最大化する制御を行なう。
【０１２２】
図１６は、Ｄ制御回路の回路例を示す図である。同図では、バイアス回路２０１ａと、１個分の列アンプ１０６ａも図示している。Ｄ制御回路３０１は、定電流供給部３０２と負荷回路３０３とを備える。
【０１２３】
定電流供給部３０２は、前記第１および第２回路からの第１および第２バイアス電圧ＰＢｉａｓ１およびＰＢｉａｓ２が印加され、カスコード接続された２つのｐＭＯＳトランジスタｐＴ１０、ｐＴ１１とを備え、負荷回路３０３に定電流を供給する。
【０１２４】
負荷回路３０３は、ドレインが定電流供給部３０２に接続され、ドレインとゲートとが接続され、ソース接地された負荷用ｎＭＯＳトランジスタＬＴ１０を備え、当該ｎＭＯＳトランジスタのゲート電位をバイアス電圧ＮＢｉａｓとして抵抗トランジスタＴｒ３のゲートに供給する。
【０１２５】
ここで、負荷用ｎＭＯＳトランジスタＬＴ１０は、固体撮像装置が形成される半導体基板上での領域の長さが、各抵抗トランジスタＴｒ３の領域の長さよりも所定値だけ長く形成されている。
【０１２６】
定電流供給部３０２は各列アンプ１０６ａの定電流回路１と同じ構成であり、各抵抗回路３にかかる電圧は定電流回路１の取り得る電位の上限値よりも少し小さくて上限値に近く設定される。上限値からどれだけ小さいかは、上記の所定値に応じて定まる。抵抗トランジスタＴｒ３のゲートに供給されるバイアス電圧ＮＢｉａｓは、抵抗トランジスタＴｒ３にかかる電圧をこの上限値に近くになるように設定される。
【０１２７】
これにより、抵抗トランジスタＴｒ３の線形領域を最大化することができる。その結果、増幅トランジスタの出力振幅を最大限有効に活用できる。
【０１２８】
しかも、固体撮像装置毎に特性のばらつきがある場合でも、固体撮像装置内ではトランジスタ間の特性の相対関係に影響がないので、特性のばらつきの影響を受けずに抵抗トランジスタＴｒ３の線形領域を最大化することができる。
【０１２９】
次に、増幅トランジスタＴｒ２の出力ダイナミックレンジを最大化するためのバイアス回路の変形例について説明する。
【０１３０】
図１７は、バイアス回路の変形例を示す図である。このバイアス回路２０１ｂには、増幅トランジスタＴｒ２の出力ダイナミックレンジを最大化するための機能が追加されている。同図では、バイアス回路２０１ｂとともに１個の列アンプ１０６ａも記載している。
【０１３１】
バイアス回路２０１ｂは、図９のバイアス回路２０１ａと比べて、第３回路と第４回路とが追加されている点が異なる。以下、同じ点は説明を省略して、異なる点を中心に説明する。
【０１３２】
第３回路および第４回路は、図９のバイアス回路２０１ａにおける第１負荷用ｎＭＯＳトランジスタＬＴ１のゲートと、第２回路の第２ｎＭＯＳトランジスタｎＴ２（または第１回路の第１ｎＭＯＳトランジスタｎＴ１）のゲートとを接続する配線に挿入されている。
【０１３３】
第３回路は、第３ｐＭＯＳトランジスタｐＴ３と第３ｎＭＯＳトランジスタｎＴ３とを備え、第１負荷トランジスタＬＴ１とカレントミラーを構成する。
【０１３４】
第３ｐＭＯＳトランジスタｐＴ３は、ソースが電源配線に接続され、ゲートとドレインとが接続されている。
【０１３５】
第３ｎＭＯＳトランジスタｎＴ３は、ドレインが第３ｐＭＯＳトランジスタｐＴ３のドレインに接続され、ゲートが第１負荷トランジスタＬＴ１のゲートに接続され、ソース接地されている。
【０１３６】
前記第４回路は、第４ｐＭＯＳトランジスタｐＴ４と第２負荷用ｎＭＯＳトランジスタＬＴ２とを備え、第１回路および第２回路とカレントミラーを構成する。
【０１３７】
第４ｐＭＯＳトランジスタｐＴ４は、ソースが電源配線に接続され、ゲートが前記第３ｐＭＯＳトランジスタｐＴ３のゲートに接続されている。
【０１３８】
第２負荷用ｎＭＯＳトランジスタＬＴ２は、ドレインが第４ｐＭＯＳトランジスタｐＴ４のドレインに接続され、ドレインとゲートとが接続され、ソース接地されている。
【０１３９】
第１回路の第１ｎＭＯＳトランジスタのゲートは、第２負荷用ｎＭＯＳトランジスタＬＴ２のゲートに接続される。第２負荷用ｎＭＯＳトランジスタＬＴ２は、固体撮像装置が形成される半導体基板上で、その領域の長さは、第１ｎＭＯＳトランジスタｎＴ１の領域の長さよりも所定値だけ短く、第１ｎＭＯＳトランジスタｎＴ１と第２ｎＭＯＳトランジスタｎＴ２は、抵抗トランジスタＴｒ３と同じサイズにする。
【０１４０】
このように構成された固体撮像装置は、定電流回路１（定電流トランジスタＴｒ１、Ｔｒ１１）の定電流量を最大化することができる。その結果、増幅回路２（増幅トランジスタＴｒ２）の出力振幅を最大限有効に活用できる。しかも、固体撮像装置毎に特性のばらつきがある場合でも、固体撮像装置内ではトランジスタ間の特性の相対関係に影響がないので、特性のばらつきの影響を受けずに増幅回路の出力振幅を最大限有効に活用できる。
【０１４１】
図１８は、省電力機能が付加された列アンプの変形例を示す回路図である。同図は、図９と比べて、インバータ回路ＩＶとスイッチｓｗ７とが追加された点が異なる。以下、同じ点は説明を省略して、異なる点を中心に説明する。
【０１４２】
インバータ回路ＩＶは、通常動作時にはローレベルが入力され、このときバイアス電圧ＮＢｉａｓを出力し、スタンバイ時にはハイレベルが入力され、ローレベルを出力する。
【０１４３】
スイッチｓｗ７は、通常動作時にはオフ、スタンバイ時にはオンとなる。
【０１４４】
このような回路により、スタンバイ時には、増幅トランジスタＴｒ２の入力信号Ｖｉｎがローレベルに固定され、かつ抵抗トランジスタＴｒ３がオフになる。これにより、スタンバイ時には、増幅トランジスタＴｒ２および抵抗トランジスタＴｒ３の消費電流を低減させることができる。
【０１４５】
なお、インバータ回路ＩＶへの入力信号は、水平転送期間を示す信号や水平ブランキング期間を示す信号が好ましい。こうすれば、動作しない期間に、回路を停止して、消費電力低減することができる。
【０１４６】
（実施の形態５）
本実施の形態では、信号処理部における列アンプ以外の周辺のＣＤＳ回路、黒つぶれ抑制回路、ＡＤＣ回路についても説明する。
【０１４７】
図１９Ａ，図１９Ｂは、実施形態５における、黒つぶれ抑圧回路とＣＤＳ回路を含む信号処理部を示す図である。同図では、信号処理部１０５ａのうち、１列に対応する回路部分を示している。信号処理部１０５ａは、各列に対応して、列アンプ１０６、高輝度黒つぶれ抑圧回路４０１と、列ＣＤＳ（Correlated Double Sampling）回路とを備える。
【０１４８】
列アンプ１０６は、各実施の形態で既に説明した。
【０１４９】
高輝度黒つぶれ抑圧回路４０１は、画素信号が強い輝度を示す場合に、誤って黒と解釈されること（つまり黒つぶれ）を抑圧する回路であり、列アンプ１０６と並列に処理される。
【０１５０】
列ＣＤＳ回路は、画素毎にばらつくオフセット成分（リセットノイズ）を除去する回路である。
【０１５１】
この構成によれば、列アンプ１０６からの増幅信号に含まれるオフセットノイズは、列ＣＤＳ回路４０２により除去される。これらは、アナログ信号処理なのでデジタルノイズの混入の少ない高いＳ／Ｎ比を確保することができる。
【０１５２】
なお、列アンプ１０６および高輝度黒つぶれ抑圧回路４０１は、並列でなくても直列に処理してもよい。また、単一の回路により行なうようにしてもよい。
【０１５３】
図２０Ａは、列ＣＤＳ回路４０２の第１の回路例を示す図である。同図には便宜上、列アンプ１０６も示している。列ＣＤＳ回路４０２は、クランプ用キャパシタＣｃ、クランプ用スイッチトランジスタＴｒＣＬＰ、バイアス電圧源ＶＢｉａｓ、サンプルホールド用キャパシタＣｓｈを備える。列ＣＤＳ回路４０２は、図２０Ｂに示すタイムチャートに従って、信号成分からオフセット成分を除去する。
【０１５４】
図２１Ａは、列ＣＤＳ回路４０２の第２の回路例を示す図である。同図には便宜上、画素部１０１と負荷回路１０２の１列に対応する部分と、列アンプ１０６も示している。
同図の列ＣＤＳ回路４０２ａは、列ＣＤＳ回路４０２ａは、クランプキャパシタＣｃ、サンプルホールド用スイッチ、トランジスタＴｒＳＨ、バイアス電圧源ＶＢｉａｓ、クランプ用スイッチトランジスタＴｒＣＬＰ、サンプルホールド用キャパシタＣｓｈ、出力用スイッチトランジスタＴｒＨＳＲを備える。列ＣＤＳ回路４０２ａは、図２０Ｂに示すタイムチャートに従って、信号成分からオフセット成分を除去する。
【０１５５】
図２２Ａ、図２２Ｂは、信号処理回路の変形例を示す図である。同図の信号処理部１０５ｂは、図１９と比べて、列ＡＤＣ(Analogue to Digital Converter)５０１が追加された点と、出力回路がデジタル出力部５０２である点とが異なっている。以下、同じ点は説明を省略して、異なる点を中心に説明する。
【０１５６】
列ＡＤＣ５０１は、どのような方式の列ＡＤＣでも用いることが出来、すなわち、デジタルダブルサンプリング機能を備えている方式、あるいはデジタルダブルサンプリング機能を備えていない方式、のいずれも用いることが出来る。
【０１５７】
なお、デジタルダブルサンプリング機能を備えていない方式としては、ランプ方式がある。列アンプからのアナログ増幅信号をデジタル信号に変換する。このデジタル信号はデジタル出力部５０２により出力される。
【０１５８】
すなわち、水平周期低帯域をカラムＡＤＣで高分解能にデジタル化すれば、デジタル出力なので、帯域制限も高く、高速のデータ出力が可能となる。
【０１５９】
さらに、デジタルダブルサンプリング機能を備えていない方式を用いた場合は、複雑な回路構成にならない（信号処理部１０５の回路面積を小さくすることができ）という長所や、デジタルダブルサンプリング機能を備えた列ＡＤＣよりも、さらに高速のデータ処理が出来るという別の長所を得ることが出来る。
【０１６０】
また、デジタルダブルサンプリング機能を備えた方式を用いた場合は、ノイズ除去を列ＣＤＳ回路４０２と列ＡＤＣ５０１で行うため、精度よくノイズ除去（オフセット成分の除去）が出来るという長所を得ることが出来る。
【０１６１】
なお、列アンプ１０６、高輝度黒つぶれ抑圧回路４０１は、直列でもよいし、単一構成としてもよい。
【０１６２】
図２３Ａ、図２３Ｂは、信号処理回路の他の変形例を示す図である。同図の信号処理部１０５ｃは、図２２と比べて、列ＣＤＳ回路４０２が削除された点と列ＡＤＣ５０１の代わりに列ＡＤＣ５０１ａを備える点とが異なる。以下、同じ点は説明を省略して、異なる点を中心に説明する。
【０１６３】
列ＡＤＣ５０１ａは、デジタルダブルサンプリング機能を備えた列ＡＤＣであり、具体的には、アップダウン方式（デジタルダブルサンプリング機能を備えたランプ方式）、パイプライン方式、サイクリック方式、または、逐次比較方式等である。この場合、列ＡＤＣ５０１ａは、列アンプ１０６または、高輝度黒つぶれ抑圧回路４０１から受け取った信号からのオフセット成分の除去も行なう。すなわち、列ＡＤＣ５０１ａは、列アンプ１０６の信号から出力オフセット成分を、水平周期低帯域のカラムＡＤＣで除去する。デジタル出力なので、制限帯域も高く、高速のデータ出力ができ、かつ、列ＣＤＳ回路が無いので固体撮像装置の小型化することができる。
【０１６４】
なお、「折り返し列増幅回路、高輝度黒つぶれ抑圧回路」と並列構成、直列構成、単一構成の何れでもよい。
【０１６５】
なお、上記各実施の形態や変形例は、排他的な関係になければ当然組み合わせてもよい。
【産業上の利用可能性】
【０１６６】
本発明は、半導体基板上に形成された複数のフォトダイオードを有する増幅型の固体撮像装置、その固体撮像装置を有するカメラに適しており、具体的には、ＭＯＳイメージセンサ、デジタルスチルカメラ、カメラ付き携帯電話機、監視カメラ、ノートパソコンに内蔵のカメラ、情報処理機器に接続されるカメラユニット等に適している。
【図面の簡単な説明】
【０１６７】
【図１】実施の形態１における固体撮像装置の構成を示すブロック図である。
【図２】列アンプの概略構成を示す図である。
【図３】列アンプの回路例を示す図である。
【図４】列アンプの等価回路を示す図である。
【図５】列アンプの変形例を示す図である。
【図６】実施の形態２における固体撮像装置の構成を示すブロック図である。
【図７】バイアス回路と列アンプとを示す図である。
【図８】バイアス回路の第１の変形例を示す図である。
【図９】バイアス回路の第２の変形例を示す図である。
【図１０】バイアス回路および列アンプの第３の変形例を示す図である。
【図１１】バイアス回路および列アンプの変形例を示す図である。
【図１２】実施の形態３における列アンプへの電源配線とグランド配線を示す説明図である。
【図１３】列アンプへの電源配線とグランド配線の回路例を示す図である。
【図１４】電源配線、グランド配線のレイアウトを示す図である。
【図１５】実施の形態４における固体撮像装置の構成を示すブロック図である。
【図１６】ダイナミックレンジ制御回路の回路例を示す図である。
【図１７】ダイナミックレンジ制御回路の変形例を示す図である。
【図１８】ダイナミックレンジ制御回路の回路例を示す図である。
【図１９Ａ】実施の形態５における、固体撮像装置を示すブロック図である。
【図１９Ｂ】ＣＤＳ回路を含む信号処理回路を示す図である。
【図２０Ａ】ＣＤＳ回路の第１の回路例を示す図である。
【図２０Ｂ】ＣＤＳ回路のタイムチャートを示す図である。
【図２１Ａ】ＣＤＳ回路の第２の回路例を示す図である。
【図２１Ｂ】ＣＤＳ回路のタイムチャートを示す図である。
【図２２Ａ】固体撮像装置の変形例を示すブロック図である。
【図２２Ｂ】黒つぶれ抑制回路、ＣＤＳ回路および列ＡＤＣを含む信号処理回路を示す図である。
【図２３Ａ】固体撮像装置の他の変形例を示すブロック図である。
【図２３Ｂ】信号処理回路の他の変形例を示す図である。
【図２４】従来技術における固体撮像装置の構成を示すブロック図である。
【図２５】従来技術における列アンプの回路を示す図である。
【図２６】（ａ）横スジノイズが生じる撮像例を示す図である。（ｂ）横スジノイズの説明図である。
【図２７】従来技術における列アンプの回路を示す図である。
【符号の説明】
【０１６８】
１    定電流回路
２    増幅回路
３    抵抗回路
１０１    画素部
１０２    負荷回路
１０３    行選択デコーダ
１０４    列選択デコーダ
１０５、１０５ａ、１０５ｂ、１０５ｃ    信号処理部
１０６、１０６ａ    列アンプ
１０７    出力部
１１０    撮像領域
２０１、２０１ａ、２０１ｂ    バイアス回路
３０１    Ｄ制御回路
３０２    定電流供給部
３０３    負荷回路
４０１    抑圧回路
４０２、４０２ａ    列ＣＤＳ回路
Ｒ１    抵抗素子
ｐＴ１〜ｐＴ４、ｐＴ１０、ｐＴ１１    ｐＭＯＳトランジスタ
ｎＴ１〜ｎＴ３、    ｎＭＯＳトランジスタ
ＬＴ１    負荷トランジスタ
ＬＴ１    ＭＯＳトランジスタ
ＬＴ２    ＭＯＳトランジスタ
ＶＥ１、ＶＥ２    可変電圧源
ＬＴ１０    負荷用ｎＭＯＳトランジスタ
ＬＴ１    第１負荷用ｎＭＯＳトランジスタ
ＬＴ１１    第２負荷用ｎＭＯＳトランジスタ
ＬＴ１１    負荷トランジスタ
Ｔｒ１  定電流トランジスタ
Ｔｒ２、Ｔｒ２１  増幅トランジスタ
Ｔｒ３、Ｔｒ３１  抵抗トランジスタ
【図１】
2008271159.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９Ａ】
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【図１９Ｂ】
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【図２０Ａ】
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【図２０Ｂ】
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【図２１Ａ】
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【図２１Ｂ】
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【図２２Ａ】
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【図２２Ｂ】
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【図２３Ａ】
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【図２３Ｂ】
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【図２４】
2008271159.tif 000031
【図２５】
2008271159.tif 000032
【図２７】
2008271159.tif 000033
【図２６】
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