(57)【要約】【課題】強誘電体キャパシタの上部電極に対するバリアメタル層の被覆性を改善し、水素による強誘電体キャパシタの劣化を抑制することができる半導体装置およびその製造方法を提供する。【解決手段】半導体装置は、半導体基板１０上に設けられたスイッチングトランジスタＳＴと、スイッチングトランジスタ上に形成された層間絶縁膜１１５と、層間絶縁膜上に形成された上部電極５０、強誘電体膜４０および下部電極３０からなる強誘電体キャパシタＦＣと、層間絶縁膜内に設けられ、下部電極に接続されたコンタクトプラグＭＰ１と、コンタクトプラグとスイッチングトランジスタとの間を接続する拡散層ＤＬと、上部電極の上面全体を被覆するバリアメタル６０と、バリアメタルの側面に設けられ、上部電極の側面と同一面に設けられた絶縁性側壁膜１００とを備えている。【選択図】図５
2008283022.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に設けられたスイッチングトランジスタと、
前記スイッチングトランジスタ上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成された上部電極、強誘電体膜および下部電極を含む強誘電体キャパシタと、
前記層間絶縁膜内に設けられ、前記下部電極に電気的に接続されたコンタクトプラグと、
前記コンタクトプラグと前記スイッチングトランジスタとの間を接続する拡散層と、
前記上部電極の上面全体を被覆するバリアメタルと、
前記バリアメタルの側面に設けられ、前記上部電極の側面と同一面に設けられた絶縁性側壁膜とを備えた半導体装置。
【請求項２】
前記絶縁性側壁膜は、前記バリアメタルの側面に積層された複数の材料からなる積層膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記積層膜のうち前記バリアメタルの側面に最も近い層は、前記上部電極と同一材料で形成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記絶縁性側壁膜は、アルミニウム酸化物、ジルコニウム酸化物、アルミニウムシリコン酸化物、シリコン酸化物、チタン酸化物、シリコンナイトライド、アルミナイトライド、あるいは、アルミニウム窒化酸化物からなる単層膜、または、これらのうち２層以上からなる積層膜であることを特徴とする請求項１に記載の半導体装置。
【請求項５】
上部電極、強誘電体膜および下部電極からなる強誘電体キャパシタを備えた半導体装置の製造方法であって、
半導体基板上にスイッチングトランジスタおよび該スイッチングトランジスタに接続された拡散層を形成し、
前記スイッチングトランジスタ上に層間絶縁膜を形成し、
前記層間絶縁膜内に前記拡散層と接続されたコンタクトプラグを形成し、
前記コンタクトプラグ上に下部電極材料、強誘電体膜材料および上部電極材料を順に堆積し、
前記上部電極上にバリアメタルを堆積し、
前記バリアメタル上にマスク材料を堆積し、
前記強誘電体キャパシタのパターンに前記マスク材料を加工し、
前記マスク材料をマスクとして前記バリアメタルをエッチングし、
前記バリアメタルの側面に絶縁性側壁膜を形成し、
前記マスク材料および前記絶縁性側壁膜をマスクとして用いて、前記上部電極材料、前記強誘電体膜材料および前記下部電極材料をエッチングして、前記上部電極、前記強誘電体膜および前記下部電極を形成することを具備した半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に係り、例えば、強誘電体メモリおよびその製造方法に関する。
【背景技術】
【０００２】
強誘電体メモリ装置の微細化に伴い、強誘電体キャパシタへのダメージが顕著になってきている。その原因の１つとして、上部電極のコンタクト部から侵入する水素による影響が挙げられる。例えば、上部電極上に形成されたコンタクトホールにタングステンを埋め込む工程がある。タングステンの堆積工程は、多量の水素を含有する雰囲気中で行われる。このため、水素がコンタクトホールを介して強誘電体材料内に拡散し、強誘電体材料を劣化させる。
【０００３】
これに対処するために、水素をブロックするためのバリアメタルを、コンタクトホールを介して上部電極上に設ける方策が考えられている。この方策では、バリアメタルは、コンタクトホールの形成後、タングステンの堆積前に行う。しかし、この方策では、コンタクトホールを介してバリアメタルを堆積するため、上部電極に対するバリアメタルの被覆性（カバッレッジ）が悪い。従って、この方策によるバリアメタルでは確実に水素を遮断することができない。
【特許文献１】特開２００２−２８０５２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
強誘電体キャパシタの上部電極に対するバリアメタル層の被覆性を改善し、水素による強誘電体キャパシタの劣化を抑制することができる半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００５】
本発明に係る実施形態に従った半導体装置は、半導体基板上に設けられたスイッチングトランジスタと、前記スイッチングトランジスタ上に形成された層間絶縁膜と、前記層間絶縁膜上に形成された上部電極、強誘電体膜および下部電極を含む強誘電体キャパシタと、前記層間絶縁膜内に設けられ、前記下部電極に電気的に接続されたコンタクトプラグと、前記コンタクトプラグと前記スイッチングトランジスタとの間を接続する拡散層と、前記上部電極の上面全体を被覆するバリアメタルと、前記バリアメタルの側面に設けられ、前記上部電極の側面と同一面に設けられた絶縁性側壁膜とを備えている。
【０００６】
本発明に係る実施形態に従った半導体装置の製造方法は、上部電極、強誘電体膜および下部電極からなる強誘電体キャパシタを備えた半導体装置の製造方法であって、
半導体基板上にスイッチングトランジスタおよび該スイッチングトランジスタに接続された拡散層を形成し、前記スイッチングトランジスタ上に層間絶縁膜を形成し、前記層間絶縁膜内に前記拡散層と接続されたコンタクトプラグを形成し、前記コンタクトプラグ上に下部電極材料、強誘電体膜材料および上部電極材料を順に堆積し、前記上部電極上にバリアメタルを堆積し、前記バリアメタル上にマスク材料を堆積し、前記強誘電体キャパシタのパターンに前記マスク材料を加工し、前記マスク材料をマスクとして前記バリアメタルをエッチングし、前記バリアメタルの側面に絶縁性側壁膜を形成し、前記マスク材料および前記絶縁性側壁膜をマスクとして用いて、前記上部電極材料、前記強誘電体膜材料および前記下部電極材料をエッチングして、前記上部電極、前記強誘電体膜および前記下部電極を形成することを具備する。
【発明の効果】
【０００７】
本発明による半導体装置およびその製造方法は、強誘電体キャパシタの上部電極に対するバリアメタル層の被覆性を改善し、水素による強誘電体キャパシタの劣化を抑制することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【０００９】
（第１の実施形態）
図１から図６は、本発明に係る第１の実施形態に従った強誘電体メモリの製造方法を示す断面図である。まず、従来のプロセスを用いて、スイッチングトランジスタＳＴをシリコン基板１０上に形成する。スイッチングトランジスタＳＴは、従来のものと同様で良いので、その詳細は省略されている。スイッチングトランジスタＳＴの形成工程において、スイッチングトランジスタＳＴのソース層またはドレイン層として拡散層ＤＬを形成する。次に、層間絶縁膜１５をスイッチングトランジスタＳＴ上に堆積する。層間絶縁膜１５は、例えば、シリコン酸化膜、あるいは、シリコン酸化膜よりも比誘電率の低いｌｏｗ−ｋ膜である。次に、拡散層ＤＬに達するコンタクトホールを形成し、コンタクトホール内に金属を充填する。その後、表面を平坦化するために、ＣＭＰ（Chemical Mechanical Polishing）を用いて、その金属を層間絶縁膜１５の上面まで研磨する。これにより、コンタクトプラグとしてのメタルプラグＭＰ１が形成される。メタルプラグＭＰ１は、例えば、タングステンからなる。
【００１０】
次に、メタルプラグＭＰ１を含む層間絶縁膜１５上にバリアメタル２０、下部電極材料３０、強誘電体材料４０および上部電極材料５０を順に堆積する。バリアメタル２０は、例えば、チタンナイトライド（Ｔ３Ｎ４等）、チタンアルミニウムナイトライド（ＴｉＡｌＮ等）、タングステンナイトライド（ＷＮ等）、チタニウム（Ｔｉ）の単層膜、あるいは、これらの積層膜からなる。本実施形態では、バリアメタル２０は、ＴｉＡｌＮの単層膜からなる。バリアメタル２０の膜厚は、例えば、３０ｎｍである。
【００１１】
下部電極材料３０は、例えば、Ｉｒ、酸化イリジウム（ＩｒＯ２、ＩｒＯｘ）、Ｐｔ、ＳｒＲｕＯ３、ＬａＳｒＯ３およびＳｒＲｕＯ３（以下、ＳＲＯともいう）の単層膜、あるいは、これらの積層膜からなる。本実施形態では、下部電極材料３０は、イリジウムの単層膜からなる。下部電極材料３０の膜厚は、例えば、１２０ｎｍである。
【００１２】
強誘電体材料４０は、例えば、ＰＺＴ（Ｐｂ（ＺｒｘＴｉ（１−ｘ））Ｏ３）、ＳＢＴ（ＳｒｘＢｉｙＴａｚＯａ）、ＢＬＴ（ＢｉｘＬａｙＯｚ）等からなる。ここで、ｘ、ｙ、ｚ、ａは、正数である。本実施形態では、強誘電体材料４０はＰＺＴからなる。強誘電体材料４０の膜厚は、例えば、１００ｎｍである。
【００１３】
上部電極材料５０は、例えば、Ｉｒ、酸化イリジウム（ＩｒＯ２、ＩｒＯｘ）、Ｐｔ、ＳｒＲｕＯ３、ＬａＳｒＯ３およびＳｒＲｕＯ３（以下、ＳＲＯともいう）の単層膜、あるいは、これらの積層膜からなる。本実施形態では、上部電極材料５０は、Ｉｒ、ＩｒＯ２およびＳＲＯの積層膜からなる。尚、図面では、上部電極材料５０は単層として示されている。Ｉｒ層の膜厚は、例えば、２０ｎｍである。ＩｒＯ２層の膜厚は、例えば、５０ｎｍである。ＳＲＯ膜の膜厚は、例えば、１０ｎｍである。
【００１４】
次に、上部電極材料５０上にバリアメタル層６０を堆積する。バリアメタル層６０は、窒素含有金属膜であり、例えば、チタンアルミニウムナイトライド（ＴｉＡｌＮ等）、チタンナイトライド（Ｔｉ３Ｎ４等）あるいは、タングステンナイトライド（ＷＮ等）の単層膜、または、これらのうち２層以上の積層膜ならなる。窒素含有金属膜は、水素を遮断する特性に優れているため、バリアメタル層として適している。バリアメタル層６０の膜厚は、例えば、３０ｎｍである。
【００１５】
次に、バリアメタル層６０上にハードマスク材料としてのアルミナ（Ａｌ２Ｏ３）層７０およびシリコン酸化膜８０を堆積する。アルミナ層７０の膜厚は、例えば、１２０ｎｍである。シリコン酸化膜８０の膜厚は、例えば、５００ｎｍである。マスク材料としては、アルミニウム（Ａｌ２Ｏ３）、ジルコニウム酸化物（ＺｒＯ２等）、アルミニウムシリコン酸化物（ＡｌＳｉｘＯｙ）、シリコン酸化物（ＳｉＯ２）、チタン酸化物（ＴｉＯ２）、アルミニウム窒化酸化物（ＡｌＯｘNｙ）、あるいは、シリコンナイトライド（Ｓｉ３Ｎ４）の単層膜、または、これらのうち２層以上の積層膜が適している。本実施形態では、アルミナ（Ａｌ２Ｏ３）層７０とシリコン酸化膜８０との積層膜を採用している。
【００１６】
次に、シリコン酸化膜８０上にフォトレジストを塗布し、これを強誘電体キャパシタのパターンに加工する。シリコン酸化膜８０の上面のうち強誘電体キャパシタの表面領域を被覆するフォトレジストマスク９０が形成される。これにより、図１に示す断面構造が得られる。
【００１７】
次に、図２に示すように、フォトレジストマスク９０をマスクとして用いて、ＲＩＥ（Reactive Ion Etching）でシリコン酸化膜８０、アルミナ層７０およびバリアメタル層６０をエッチングする。ただし、フォトレジストマスク９０をマスクとして用いてバリアメタル層６０を加工することが困難な場合には、エッチング後のシリコン酸化膜８０およびアルミナ層７０をハードマスクとして用いて、バリアメタル層６０を加工すればよい。
【００１８】
次に、図３に示すように、上部電極材料５０の上面、および、シリコン酸化膜８０の側面および上面、アルミナ層７０の側面、および、バリアメタル層６０の側面にサイドマスク材料１００を堆積する。サイドマスク材料１００は、塩素含有ガスを遮断する絶縁膜であり、例えば、アルミニウム酸化物（Ａｌ２Ｏ３等）、ジルコニウム酸化物（ＺｒＯ２等）、アルミニウムシリコン酸化物（ＡｌＳｉｘＯｙ等）、シリコン酸化物（ＳｉＯ２）、チタン酸化物（ＴｉＯ２等）、シリコンナイトライド（Ｓｉ３Ｎ４等）、アルミナイトライド（ＡｌＮ）、あるいは、アルミニウム窒化酸化物（ＡｌＯｘNｙ）からなる単層膜、または、これらのうち２層以上からなる積層膜であることが好ましい。これらの材料は、水素の遮断性に優れているからである。本実施形態では、サイドマスク材料１００として、アルミニウム酸化物（Ａｌ２Ｏ３）の単層膜を採用している。サイドマスク材料１００の膜厚は、例えば、２０ｎｍである。サイドマスク材料１００は、例えば、ＡＬＤ（Atomic Layer Deposition）等を用いて堆積される。
【００１９】
続いて、サイドマスク材料１００を異方的にエッチバックする。これにより、シリコン酸化膜８０の上面および上部電極材料５０の上面に堆積されたサイドマスク材料を除去し、シリコン酸化膜８０の側面、アルミナ層７０の側面、および、バリアメタル層６０の側面のみにサイドマスク材料１００を残存させる。以下、加工後のサイドマスク材料をサイドマスク１００という。
【００２０】
サイドマスク１００の形成後、シリコン酸化膜８０、アルミナ層７０およびサイドマスク１００をマスクとして用いて、上部電極材料５０、強誘電体材料４０、下部電極材料３０およびバリアメタル層２０をＲＩＥで異方的にエッチングする。これにより、上部電極材料５０、強誘電体材料４０、下部電極材料３０およびバリアメタル層２０は、強誘電体キャパシタのパターンに加工される。以下、加工後の上部電極材料５０、強誘電体材料４０および下部電極材料３０は、それぞれ、上部電極５０、強誘電体層４０および下部電極３０という。
【００２１】
このエッチング工程では、エッチングガスとして、ＢＣｌ３、Ｃｌ２、Ｏ２、Ａｒ、ＣＯ、Ｎ２等を含有するガスを用いる。つまり、塩素含有ガスを用いて、上部電極材料５０、強誘電体材料４０、下部電極材料３０およびバリアメタル層２０をエッチングする。しかし、このとき、バリアメタル層６０の側面は、サイドマスク１００によって被覆されているため、バリアメタル層６０の側面はエッチング（サイドエッチング）されない。これにより、上部電極５０の上面に対するバリアメタル層６０の被覆性は良好に維持される。
【００２２】
その後、強誘電体キャパシタＦＣ全体を被覆する層間絶縁膜１１５を堆積する。層間絶縁膜１１５は、例えば、シリコン酸化膜からなる。続いて、層間絶縁膜１１５、シリコン酸化膜８０、アルミナ層７０およびバリアメタル層６０を貫通し、上部電極５０に達するコンタクトホールを形成する。さらに、そのコンタクトホール内に金属を充填し、ＣＭＰでその金属を層間絶縁膜１１５の上面まで研磨する。これにより、メタルプラグＭＰ２が形成される。メタルプラグＭＰ２の材料は、例えば、タングステンである。
【００２３】
タングステンの堆積工程では、上述のように、多量の水素を含有する雰囲気中で行われる。もし、バリアメタル層６０がサイドエッチングされている場合、水素は、コンタクトホールから層間絶縁膜１１５を介して強誘電体膜４０へ比較的容易に到達してしまう。尚、層間絶縁膜１１５は、水素を遮断する効果はほとんどない。これに対して、本実施形態では、バリアメタル層６０の側面は、上部電極５０、強誘電体膜４０、下部電極材料３０およびバリアメタル層２０の各側面とほぼ同一面内にある。従って、バリアメタル層６０が上部電極５０の上面全体をカバレッジ良く被覆するので、強誘電体膜４０の劣化が抑制される。
【００２４】
次に、図６Ａに示すように、メタルプラグＭＰ２を含む層間絶縁膜１１５上に配線１２０等を形成することによって、本実施形態による強誘電体メモリが完成する。代替的に、図６Ｂに示すように、メタルプラグＭＰ２に用いられるコンタクトホールは、バリアメタル６０を貫通せず、層間絶縁膜１１５、シリコン酸化膜８０およびアルミナ層７０のみを貫通するように形成してもよい。これにより、メタルプラグＭＰ２は、バリアメタル６０の上面に接触するように形成される。
【００２５】
本実施形態による製造方法によれば、上部電極材料５０、強誘電体材料４０、下部電極材料３０およびバリアメタル層２０のエッチング工程において、サイドマスク１００が、バリアメタル層６０のサイドエッチングを抑制する。これによりバリアメタル層６０が上部電極５０の上面全体をカバレッジ良く被覆し、なおかつ、上部電極上コンタクト部からの水素侵入を抑制するので、水素による強誘電体膜４０の劣化が抑制され得る。
【００２６】
本実施形態による製造方法で形成された強誘電体メモリは、シリコン基板１０上に設けられたスイッチングトランジスタＳＴと、スイッチングトランジスタＳＴ上に形成された層間絶縁膜１１５と、層間絶縁膜１１５上に形成された上部電極５０、強誘電体膜４０および下部電極３０からなる強誘電体キャパシタＦＣと、層間絶縁膜１１５内に設けられ、下部電極３０に接続されたメタルプラグＭＰ１と、メタルプラグＭＰ１とスイッチングトランジスタＳＴとの間を接続する拡散層ＤＬと、上部電極５０上に設けられたバリアメタル層６０と、バリアメタル層６０の側面において上部電極５０の側面と同一面に設けられ、強誘電体材料４０をエッチングするためのガスを遮断するサイドマスク１００とを備えている。
【００２７】
本実施形態によれば、バリアメタル層６０がサイドエッチングされていない。このため、バリアメタル層６０は、上部電極５０の上面全体を被覆しており、その結果、水素による強誘電体膜４０の劣化を抑制することができる。
【００２８】
さらに、本実施形態では、下部電極材料３０、強誘電体材料４０および上部電極材料５０の堆積後、これに続けてバリアメタル層６０を上部電極材料５０上に堆積する。その後、バリアメタル層６０、上部電極材料５０、強誘電体材料４０および下部電極材料３０をキャパシタの形状に加工する。この方策によるバリアメタル層６０は、背景技術に記載した方策によるバリアメタルよりも上部電極材料５０の上面に対してカバレッジが良好である。従って、本実施形態によるバリアメタル層６０は、従来のバリアメタル層と比べて水素を比較的良く遮断することができる。
【００２９】
図７は、第１の実施形態による強誘電体メモリの一例を示す断面図である。図７には、セルトランジスタ（Ｔ）のソースドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし，このユニットセルを複数直列に接続した「ＴＣ並列ユニット直列接続型強誘電体メモリ」を示している。勿論、本実施形態は、ＴＣ並列ユニット直列接続型強誘電体メモリに限らず、強誘電体キャパシタを備えた任意のメモリに適用可能である。
【００３０】
図６Ａおよび図６Ｂでは強誘電体キャパシタＣＦの側面は、ほぼ垂直にエッチングされているが、実際には、図７のように順テーパー状に形成される。また、図７では、サイドマスク１００、シリコン酸化膜８０、アルミナ層７０、バリアメタル層６０は、省略されている。尚、図７の具体例では、メタルプラグＭＰ２の形成後、メタルプラグＭＰ３が形成され、その後、配線１２０、１３０、１４０が形成されている。
【００３１】
（第２の実施形態）
図８は、本発明に係る第２の実施形態に従った強誘電体メモリの製造方法を示す断面図である。第２の実施形態は、サイドマスクとして、アルミナ層１００およびシリコン酸化膜１１０からなる積層膜を採用している点で第１の実施形態と異なる。第２の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
【００３２】
図３に示すアルミナ膜１００の堆積後、アルミナ膜１００上にシリコン酸化膜１１０をさらにＣＶＤ法等により堆積する。シリコン酸化膜１１０およびアルミナ膜１００を異方的にエッチングすることによって、シリコン酸化膜１１０およびアルミナ膜１００がシリコン酸化膜８０、アルミナ層７０およびバリアメタル層６０の側面にサイドマスクとして形成される。ここで、アルミナ膜１００の膜厚は、例えば、１０ｎｍである。シリコン酸化膜１１０の堆積膜厚は、例えば、３０ｎｍである。
【００３３】
次に、図９に示すように、シリコン酸化膜８０、１１０およびアルミナ層１００をマスクとして用いて、上部電極材料５０、強誘電体材料４０、下部電極材料３０およびバリアメタル層２０を異方的にエッチングする。これにより、上部電極５０、強誘電体膜４０、下部電極３０が得られる。その後、第１の実施形態と同様の工程を経て、強誘電体メモリが完成する。
【００３４】
第２の実施形態のように、サイドマスクは積層膜であってもよい。第２の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００３５】
（第３の実施形態）
図１０は、本発明に係る第３の実施形態に従った強誘電体メモリの製造方法を示す断面図である。第３の実施形態は、サイドマスクとして、上部電極５０の上層と同一材料であるイリジウムを採用している点で第１の実施形態と異なる。第３の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
【００３６】
第３の実施形態では、図２に示すバリアメタル層６０のエッチング工程において、上部電極材料５０の一部をさらにオーバーエッチングする。上部電極材料５０の上層はイリジウムで形成されているため、エッチングされたイリジウムがシリコン酸化膜８０、アルミナ層７０およびバリアメタル層６０の側面にイリジウム層１１１として堆積する。
【００３７】
次に、図１１に示すように、シリコン酸化膜８０およびイリジウム層１１１をマスクとして用いて、上部電極材料５０、強誘電体材料４０、下部電極材料３０およびバリアメタル層２０を異方的にエッチングする。これにより、上部電極５０、強誘電体膜４０および下部電極３０が得られる。その後、第１の実施形態と同様の工程を経て、強誘電体メモリが完成する。第３の実施形態による製造方法は、バリアメタル層６０のエッチングと同時にサイドマスク（イリジウム層１１１）を形成しているため、第１の実施形態の製造方法よりも簡単である。さらに、第３の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００３８】
（第４の実施形態）
図１２は、本発明に係る第４の実施形態に従った強誘電体メモリの製造方法を示す断面図である。第４の実施形態は、サイドマスクとして、イリジウム層１１１およびアルミナ層１００からなる積層膜を採用している点で第１の実施形態と異なる。第４の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。イリジウム層１１１は、アルミナ層１００よりもバリアメタル層６０の側面の近くに設けられている。
【００３９】
第４の実施形態では、図２に示すバリアメタル層６０のエッチング工程において、上部電極材料５０の一部をさらにオーバーエッチングする。上部電極材料５０の上層はイリジウムで形成されているため、エッチングされたイリジウムがシリコン酸化膜８０、アルミナ層７０およびバリアメタル層６０の側面にイリジウム層１１１として堆積する。
【００４０】
アルミナ膜１００の堆積後、アルミナ膜１００を異方的にエッチングする。これによって、アルミナ膜１００およびイリジウム層１１１がシリコン酸化膜８０、アルミナ層７０およびバリアメタル層６０の側面にサイドマスクとして形成される。
【００４１】
次に、図１３に示すように、シリコン酸化膜８０、アルミナ層１００およびイリジウム層１１１をマスクとして用いて、上部電極材料５０、強誘電体材料４０、下部電極材料３０およびバリアメタル層２０を異方的にエッチングする。これにより、上部電極５０、強誘電体膜４０および下部電極３０が得られる。その後、第１の実施形態と同様の工程を経て、強誘電体メモリが完成する。第４の実施形態による製造方法は、イリジウム層１１１およびアルミナ層１００の積層膜をサイドマスクとして用いているので、バリアメタル層６０のサイドエッチングがさらに確実に抑制され得る。さらに、第４の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００４２】
（第５の実施形態）
図１４は、本発明に係る第５の実施形態に従った強誘電体メモリの製造方法を示す断面図である。第５の実施形態は、サイドマスクとして、イリジウム層１１１、アルミナ層１００およびシリコン酸化膜１１０からなる三層膜を採用している点で第１の実施形態と異なる。第５の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。三層膜のうちイリジウム層１１１がバリアメタル層６０の側面に最も近い。
【００４３】
第５の実施形態では、図２に示すバリアメタル層６０のエッチング工程において、上部電極材料５０の一部をさらにオーバーエッチングする。上部電極材料５０の上層はイリジウムで形成されているため、エッチングされたイリジウムがシリコン酸化膜８０、アルミナ層７０およびバリアメタル層６０の側面にイリジウム層１１１として堆積する。
【００４４】
アルミナ膜１００の堆積後、アルミナ膜１００上にシリコン酸化膜１１０をさらに堆積する。シリコン酸化膜１１０およびアルミナ膜１００を異方的にエッチングすることによって、シリコン酸化膜１１０およびアルミナ膜１００がシリコン酸化膜８０、アルミナ層７０およびバリアメタル層６０の側面にサイドマスクとして形成される。
【００４５】
次に、図１５に示すように、シリコン酸化膜８０，１１０、アルミナ層１００およびイリジウム層１１１をマスクとして用いて、上部電極材料５０、強誘電体材料４０、下部電極材料３０およびバリアメタル層２０を異方的にエッチングする。これにより、上部電極５０、強誘電体膜４０および下部電極３０が得られる。その後、第１の実施形態と同様の工程を経て、強誘電体メモリが完成する。第５の実施形態による製造方法は、イリジウム層１１１、アルミナ層１００およびシリコン酸化膜１１０の三層膜をサイドマスクとして用いているので、バリアメタル層６０のサイドエッチングがさらに確実に抑制され得る。さらに、第５の実施形態は、第１の実施形態と同様の効果を得ることができる。
【００４６】
（第６の実施形態）
図１６は、本発明に係る第６の実施形態に従った強誘電体メモリの製造方法を示す断面図である。第６の実施形態は、強誘電体材料４０のエッチングを一旦停止し、上部電極５０および強誘電体材料４０の上部側面に第２のサイドマスクを形成し、さらに、強誘電体材料４０のエッチングを続行する。第６の実施形態のその他の構成は、第１の実施形態の構成と同様でよい。
【００４７】
図４に示すように、第１のサイドマスクとしてのアルミナ膜１００を形成する。次に、シリコン酸化膜８０、アルミナ層７０およびサイドマスク１００をマスクとして用いて、上部電極材料５０および強誘電体材料４０の上部をＲＩＥで異方的にエッチングする。これにより、図１６に示す構造が得られる。
【００４８】
ここで、強誘電体材料４０の上面およびその上部側面、上部電極５０の側面、アルミナ膜１００の表面、シリコン酸化膜８０の上面上にアルミナ膜１１２を堆積し、アルミナ膜１１２を異方的にエッチングバックする。これにより、図１７に示すように、強誘電体材料４０の上部側面、上部電極５０の側面、アルミナ膜１００の表面に第２のサイドマスクとしてのアルミナ膜１１２が形成される。アルミナ膜１１２の膜厚は、例えば、３０ｎｍである。アルミナ膜１１２は、例えば、ＡＬＤ法で堆積する。
【００４９】
第２のサイドマスクは、アルミニウム酸化物（Ａｌ２Ｏ３等）、ジルコニウム酸化物（ＺｒＯ２等）、アルミニウムシリコン酸化物（ＡｌＳｉｘＯｙ等）、シリコン酸化物（ＳｉＯ２）、チタン酸化物（ＴｉＯ２等）、シリコンナイトライド(Ｓｉ３Ｎ４等)、アルミナイトライド（ＡｌＮ）、あるいは、アルミニウム窒化酸化物（ＡｌＯｘNｙ）からなる単層膜、または、これらのうち２層以上からなる積層膜であることが好ましい。これらの材料は、水素の遮断性に優れているからである。
【００５０】
その後、図１８に示すように、第１のサイドマスクとしてのアルミナ膜１００、第２のサイドマスクとしてのアルミナ膜１１２、シリコン酸化膜８０をマスクとして、強誘電体材料４０の下部、下部電極材料３０およびバリアメタル層２０を異方的にエッチングする。さらに、第１の実施形態と同様の工程を経て、強誘電体メモリが完成する。
【００５１】
第６の実施形態によれば、強誘電体材料４０下部のエッチング時に、アルミナ膜１１２が強誘電体材料４０と上部電極５０との間の界面を被覆している。これによって、強誘電体材料４０のエッチングに用いられる塩素含有ガスが、強誘電体材料４０と上部電極５０との間の界面からバリアメタル層６０へ拡散することを抑制する。従って、第６の実施形態は、第１の実施形態よりもさらに塩素含有ガスによるバリアメタル層６０のエッチングを抑制することができる。
【００５２】
第６の実施形態において、第１のサイドマスクは、アルミナ膜１００に代えて、第２から第５の実施形態において用いた単層膜または積層膜を採用してもよい。この場合、第６の実施形態は、第２から第５の実施形態のいずれかの効果をも得ることができる。
【００５３】
尚、第１から第６の実施形態の図５、図９、図１１、図１３、図１５、図１８に示したシリコン酸化膜８０、アルミナ膜７０およびバリアメタル層６０の一部または全部は、強誘電体メモリの完成時に残存していなくてもよい。例えば、強誘電体キャパシタＦＣの加工後に、シリコン酸化膜８０がなくなり、アルミナ膜７０およびバリアメタル層６０が残存してもよい。強誘電体キャパシタＦＣの加工後に、シリコン酸化膜８０およびアルミナ膜７０がなくなり、バリアメタル層６０が残存してもよい。さらに、強誘電体キャパシタＦＣの加工後に、シリコン酸化膜８０アルミナ膜７０およびバリアメタル層６０の全部がなくてもよい。
【００５４】
第１から第６の実施形態において、バリアメタル層６０およびサイドマスク１００、１１０、１１１は、タングステンの堆積工程におけるＣＶＤにおける水素ガスだけでなく、その他の工程における水素および製造後に侵入しようとする水素も遮断することができる。
【図面の簡単な説明】
【００５５】
【図１】本発明に係る第１の実施形態に従った強誘電体メモリの製造方法を示す断面図。
【図２】図１に続く、製造方法を示す断面図。
【図３】図２に続く、製造方法を示す断面図。
【図４】図３に続く、製造方法を示す断面図。
【図５】図４に続く、製造方法を示す断面図。
【図６Ａ】図５に続く、製造方法を示す断面図。
【図６Ｂ】図６Ａの代替案を示す断面図。
【図７】第１の実施形態による強誘電体メモリの一例を示す断面図。
【図８】本発明に係る第２の実施形態に従った強誘電体メモリの製造方法を示す断面図。
【図９】図８に続く、製造方法を示す断面図。
【図１０】本発明に係る第３の実施形態に従った強誘電体メモリの製造方法を示す断面図。
【図１１】図１０に続く、製造方法を示す断面図。
【図１２】本発明に係る第４の実施形態に従った強誘電体メモリの製造方法を示す断面図。
【図１３】図１２に続く、製造方法を示す断面図。
【図１４】本発明に係る第５の実施形態に従った強誘電体メモリの製造方法を示す断面図。
【図１５】図１４に続く、製造方法を示す断面図。
【図１６】本発明に係る第６の実施形態に従った強誘電体メモリの製造方法を示す断面図。
【図１７】図１６に続く、製造方法を示す断面図。
【図１８】図１７に続く、製造方法を示す断面図。
【符号の説明】
【００５６】
１０…シリコン基板
３０…下部電極
４０…強誘電体膜
５０…上部電極
２０、６０…バリアメタル層
１００…サイドマスク
１１５…層間絶縁膜
ＦＣ…強誘電体キャパシタ
ＭＰ１、ＭＰ２…メタルプラグ
ＤＬ…拡散層
ＳＴ…スイッチングトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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