(57)【要約】【課題】スイッチング素子のオフ容量の変動をスイッチング素子の位置を動かすことなく、容易に補正することができるミリ波帯スイッチ回路を得る。【解決手段】線路長を変えることができるカップリング線路Ｌ１と、入出力端子Ｐ１及びカップリング線路Ｌ１の一端の間に接続された伝送線路Ｌ２と、入出力端子Ｐ２及びカップリング線路Ｌ１の他端の間に接続された伝送線路Ｌ２と、左側の伝送線路Ｌ２に並列接続されたＦＥＴ（第１のスイッチング素子）と、右側の伝送線路Ｌ２に並列接続され、前記ＦＥＴ（第１のスイッチング素子）と同時にＯＮ、ＯＦＦするＦＥＴ（第２のスイッチング素子）とを設けた。【選択図】図１
2008283234.tif 000002
【特許請求の範囲】
【請求項１】
線路長を変えることができるカップリング線路と、
第１の入出力端子及び前記カップリング線路の一端の間に接続された第１の伝送線路と、
第２の入出力端子及び前記カップリング線路の他端の間に接続された第２の伝送線路と、
前記第１の伝送線路に並列接続された第１のスイッチング素子と、
前記第２の伝送線路に並列接続され、前記第１のスイッチング素子と同時にＯＮ、ＯＦＦする第２のスイッチング素子と
を備えたことを特徴とするミリ波帯スイッチ回路。
【請求項２】
第１の入出力端子及び分岐点の間に接続された第１の伝送線路と、
線路長を変えることができる第１のカップリング線路と、
第２の入出力端子及び前記第１のカップリング線路の一端の間に接続された第２の伝送線路と、
前記分岐点及び前記第１のカップリング線路の他端の間に接続された第３の伝送線路と、
前記第２の伝送線路に並列接続された第１のスイッチング素子と、
前記第３の伝送線路に並列接続され、前記第１のスイッチング素子と同時にＯＮ、ＯＦＦする第２のスイッチング素子と、
線路長を変えることができる第２のカップリング線路と、
第３の入出力端子及び前記第２のカップリング線路の一端の間に接続された第４の伝送線路と、
前記分岐点及び前記第２のカップリング線路の他端の間に接続された第５の伝送線路と、
前記第４の伝送線路に並列接続された第３のスイッチング素子と、
前記第５の伝送線路に並列接続され、前記第３のスイッチング素子と同時にＯＮ、ＯＦＦする第４のスイッチング素子と
を備えたことを特徴とするミリ波帯スイッチ回路。
【請求項３】
線路長を変えることができる第３のカップリング線路と、
第４の入出力端子及び前記第３のカップリング線路の一端の間に接続された第６の伝送線路と、
前記分岐点及び前記第３のカップリング線路の他端の間に接続された第７の伝送線路と、
前記第６の伝送線路に並列接続された第５のスイッチング素子と、
前記第７の伝送線路に並列接続され、前記第５のスイッチング素子と同時にＯＮ、ＯＦＦする第６のスイッチング素子とをさらに備えた
ことを特徴とする請求項２記載のミリ波帯スイッチ回路。
【請求項４】
前記第１のカップリング線路と前記第３の伝送線路を入れ替え、かつ
前記第２のカップリング線路と前記第５の伝送線路を入れ替えた
ことを特徴とする請求項２記載のミリ波帯スイッチ回路。
【請求項５】
前記スイッチング素子は、電界効果トランジスタである
ことを特徴とする請求項１から請求項４までのいずれかに記載のミリ波帯スイッチ回路。
【請求項６】
前記スイッチング素子は、ダイオードである
ことを特徴とする請求項４記載のミリ波帯スイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ミリ波帯で動作するミリ波帯スイッチ回路に関するものである。
【背景技術】
【０００２】
一般的にミリ波帯スイッチ回路では、挿入損失の低減のため、スイッチング素子を信号線路に対して並列に接続して構成する。また、アイソレーションを確保するためには、伝送線路を介して２つ以上のスイッチング素子を接続して構成する。
【０００３】
公知のミリ波帯単極単投（ＳＰＳＴ：Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｓｉｎｇｌｅ  Ｔｈｒｏｗ）スイッチ回路について図７及び図８を参照しながら説明する。図７は、公知のミリ波帯ＳＰＳＴスイッチ回路の構成を示す等価回路図である（例えば、特許文献１参照）。また、図８は、公知のミリ波帯ＳＰＳＴスイッチ回路の挿入損失及びアイソレーションの特性を示す図である。なお、図８の特性はシミュレーションによって求めたものである。
【０００４】
図７において、公知のミリ波帯ＳＰＳＴスイッチ回路は、信号の入出力端子Ｐ１に接続された伝送線路Ｌ２と、信号の入出力端子Ｐ２に接続された伝送線路Ｌ２と、２つの伝送線路Ｌ２の間に接続された伝送線路Ｌ４と、ゲートがバイアス抵抗Ｒを介して制御電圧印加端子Ｖ１に接続され、ドレインが伝送線路Ｌ２及びＬ４に接続され、ソースが接地された電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）Ｔと、ゲートがバイアス抵抗Ｒを介して制御電圧印加端子Ｖ１に接続され、ドレインが伝送線路Ｌ４及びＬ２に接続され、ソースが接地された電界効果トランジスタ（ＦＥＴ）Ｔとが設けられている。なお、同じ符号の伝送線路は、特性インピーダンスが同じであることを意味している。
【０００５】
公知のミリ波帯ＳＰＳＴスイッチ回路では、ＦＥＴのパラメータが変動した場合、２つのＦＥＴ間の伝送線路Ｌ４の線路長を再設計する必要があった。図８は、７７ＧＨｚ帯スイッチ回路の場合の特性変動の例を示す。図中、Ｌｏｓｓ（点線）は変動前の挿入損失、ＩＳＯ（点線）は変動前のアイソレーション特性を示している。ＦＥＴのオフ容量が例えば２０％増加した場合、挿入損失は図中Ｌｏｓｓ’（一点鎖線）、アイソレーションはＩＳＯ’（一点鎖線）となり低周波数側へ特性がシフトしてしまう問題点があった。これを改善するには、伝送線路Ｌ４の線路長を短くする必要があり、ＦＥＴの位置を動かす必要があった。
【０００６】
公知のミリ波帯単極双投（ＳＰＤＴ：Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｄｏｕｂｌｅ  Ｔｈｒｏｗ）スイッチ回路について図９を参照しながら説明する（例えば、特許文献２参照）。図９は、公知のミリ波帯ＳＰＤＴスイッチ回路の構成を示す等価回路図である。
【０００７】
図９において、公知のミリ波帯ＳＰＤＴスイッチ回路は、信号の入出力端子Ｐ１に接続された伝送線路Ｌ２と、信号の入出力端子Ｐ２に接続された伝送線路Ｌ２と、入出力端子Ｐ１及び制御電圧印加端子Ｖ１の間に接続されたインダクタンスＬＬと、入出力端子Ｐ２及び制御電圧印加端子Ｖ２の間に接続されたインダクタンスＬＬと、一方の伝送線路Ｌ２に接続された伝送線路Ｌ１’と、他方の伝送線路Ｌ２に接続されたもう１つの伝送線路Ｌ１’と、伝送線路Ｌ１’及び分岐点の間に接続された２つの容量Ｃ１と、信号の入出力端子Ｐ０及び分岐点の間に接続された伝送線路Ｌ５と、アノードが伝送線路Ｌ２及びＬ１’に接続され、カソードが接地された１つ目のダイオードＤと、アノードが伝送線路Ｌ１’及び容量Ｃ１に接続され、カソードが接地された２つ目のダイオードＤと、アノードが伝送線路Ｌ２及びＬ１’に接続され、カソードが接地された３つ目のダイオードＤと、アノードが伝送線路Ｌ１’及び容量Ｃ１に接続され、カソードが接地された４つ目のダイオードＤとが設けられている。
【０００８】
スイッチング素子としてダイオードＤを用いた場合、ＲＦ信号を遮断するインダクタンスＬＬを介して制御電圧を印加するが、分岐点に電圧を遮断する容量Ｃ１を用いる必要があり、この容量Ｃ１により、挿入損失が増加するという問題点があった。
【０００９】
さらに、２つのスイッチング素子間にカップリング線路を用いたミリ波帯スイッチ回路が提案されている（例えば、特許文献３参照）。この従来のミリ波帯スイッチ回路では、スイッチング素子間にカップリング線路を用いた構成を左右対称に配置し、その中心にインダクタあるいは容量を接続したものである。
【００１０】
【特許文献１】特開平９−９３００１号公報
【特許文献２】特開２００３−１７９４０２号公報
【特許文献３】特開２００３−２２４４０４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上述したような公知のミリ波帯ＳＰＳＴスイッチ回路では、ＦＥＴ（スイッチング素子）のオフ容量が増加した場合、挿入損失及びアイソレーションの特性が低周波数側へシフトしてしまう欠点があった。これを改善するには、２つのＦＥＴ間の伝送線路Ｌ４の線路長を短くする必要があり、ＦＥＴの位置を動かす必要があるという問題点があった。
【００１２】
また、上述したような公知のミリ波帯ＳＰＤＴスイッチ回路では、スイッチング素子としてダイオードＤを用いた場合、分岐点に電圧を遮断する容量Ｃ１を用いる必要があり、この容量Ｃ１により、挿入損失が増加するという問題点があった。
【００１３】
さらに、カップリング線路を用いた従来のミリ波帯スイッチ回路は、部品点数が多く、コストアップになるという問題点があった。
【００１４】
この発明は、上述のような課題を解決するためになされたもので、その目的は、スイッチング素子のオフ容量の変動をスイッチング素子の位置を動かすことなく、容易に補正することができるミリ波帯スイッチ回路を得るものである。
【００１５】
また、この発明は、上述のような課題を解決するためになされたもので、その目的は、分岐点に容量を用いる必要がなく、挿入損失の増加を抑制することができるミリ波帯スイッチ回路を得るものである。
【００１６】
さらに、この発明は、上述のような課題を解決するためになされたもので、その目的は、部品点数を減らし、コストを抑えることができるミリ波帯スイッチ回路を得るものである。
【課題を解決するための手段】
【００１７】
この発明に係るミリ波帯スイッチ回路は、線路長を変えることができるカップリング線路と、第１の入出力端子及び前記カップリング線路の一端の間に接続された第１の伝送線路と、第２の入出力端子及び前記カップリング線路の他端の間に接続された第２の伝送線路と、前記第１の伝送線路に並列接続された第１のスイッチング素子と、前記第２の伝送線路に並列接続され、前記第１のスイッチング素子と同時にＯＮ、ＯＦＦする第２のスイッチング素子とを設けたものである。
【発明の効果】
【００１８】
この発明に係るミリ波帯スイッチ回路は、スイッチング素子のオフ容量の変動をスイッチング素子の位置を動かすことなく、容易に補正することができるという効果を奏する。
【発明を実施するための最良の形態】
【００１９】
実施の形態１．
この発明の実施の形態１に係るミリ波帯ＳＰＳＴスイッチ回路について図１及び図２を参照しながら説明する。図１は、この発明の実施の形態１に係るミリ波帯ＳＰＳＴスイッチ回路の構成を示す等価回路図である。なお、以降では、各図中、同一符号は同一又は相当部分を示す。
【００２０】
図１において、この発明の実施の形態１に係るミリ波帯ＳＰＳＴスイッチ回路は、信号の入出力端子Ｐ１に接続された伝送線路（第１の伝送線路）Ｌ２と、信号の入出力端子Ｐ２に接続された伝送線路（第２の伝送線路）Ｌ２と、２つの伝送線路Ｌ２の間に接続された長さＬのカップリング線路Ｌ１と、ゲートがバイアス抵抗Ｒを介して制御電圧印加端子Ｖ１に接続され、ドレインが伝送線路Ｌ２及びカップリング線路Ｌ１に接続され、ソースが接地された電界効果トランジスタ（ＦＥＴ）（第１のスイッチング素子）Ｔと、ゲートがバイアス抵抗Ｒを介して制御電圧印加端子Ｖ１に接続され、ドレインがカップリング線路Ｌ１及び伝送線路Ｌ２に接続され、ソースが接地された電界効果トランジスタ（ＦＥＴ）（第２のスイッチング素子）Ｔとが設けられている。
【００２１】
このミリ波帯ＳＰＳＴスイッチ回路は、モノリシックマイクロ波集積回路（ＭＭＩＣ：Ｍｏｎｏｌｉｔｈｊｃ  Ｍｉｃｒｏｗａｖｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）により製造される。
【００２２】
つぎに、この実施の形態１に係るミリ波帯ＳＰＳＴスイッチ回路の動作について図面を参照しながら説明する。図２は、この発明の実施の形態１に係るミリ波帯ＳＰＳＴスイッチ回路の挿入損失及びアイソレーションの特性を示す図である。
【００２３】
図２において、横軸は周波数Ｆ（ＧＨｚ）、縦軸は挿入損失及びアイソレーション（ｄＢ）である。Ｌｏｓｓ（点線）は変動前の挿入損失、ＩＳＯ（点線）は変動前のアイソレーション特性を示している。また、Ｌｏｓｓ”（実線）は変動後の挿入損失、ＩＳＯ”（実線）は変動後のアイソレーション特性を示している。
【００２４】
制御電圧印加端子Ｖ１に制御電圧を印加すると、２つのＦＥＴが同時にＯＮし、２つのＦＥＴが高抵抗となって、例えば、入出力端子Ｐ１から入力されたミリ波帯の信号が伝送線路Ｌ２、カップリング線路Ｌ１、伝送線路Ｌ２を経由して入出力端子Ｐ２から出力される。また、逆方向に、入出力端子Ｐ２から入力されたミリ波帯の信号が入出力端子Ｐ１から出力される。これが、ミリ波帯ＳＰＳＴスイッチ回路のＯＮ状態である。
【００２５】
制御電圧印加端子Ｖ１に対して制御電圧をＯＦＦすると、２つのＦＥＴが同時にＯＦＦし、２つのＦＥＴが低抵抗となって、例えば、入出力端子Ｐ１から入力されたミリ波帯の信号がＦＥＴ（図上、左側）からアースへ流れる。また、入出力端子Ｐ２から入力されたミリ波帯の信号も、ＦＥＴ（図上、右側）からアースへ流れる。これが、ミリ波帯ＳＰＳＴスイッチ回路のＯＦＦ状態である。
【００２６】
図１に示すように、２つのＦＥＴ間に長さＬのカップリング線路Ｌ１を接続し、カップリング線路Ｌ１の２つの線路が重なった長さＬを変えることにより、スイッチ回路の周波数特性を調整することが可能となる。製造時に、カップリング線路Ｌ１の２つの線路の一方を移動させて２つの線路が重なった長さＬを変える。
【００２７】
図２にその効果を示す。公知例で説明したように、ＦＥＴのオフ容量が例えば２０％増加した場合、図１のカップリング線路Ｌ１の線路長Ｌを短くすることにより、周波数特性を改善することができる。図２中、Ｌｏｓｓ”及びＩＳＯ”は、カップリング線路Ｌ１の長さＬを短くして改善を図った挿入損失及びアイソレーションを示す。この場合、調整箇所はカップリング線路Ｌ１の線路長Ｌのみであり、ＦＥＴの位置の変更を伴わず、周波数特性の調整が可能となる。
【００２８】
実施の形態２．
この発明の実施の形態２に係るミリ波帯ＳＰＤＴスイッチ回路について図３を参照しながら説明する。図３は、この発明の実施の形態２に係るミリ波帯ＳＰＤＴスイッチ回路の構成を示す等価回路図である。
【００２９】
図３において、この発明の実施の形態２に係るミリ波帯ＳＰＤＴスイッチ回路は、信号の入出力端子（第１の入出力端子）Ｐ０及び分岐点ＰＰの間に接続された伝送線路（第１の伝送線路）Ｌ５と、左側の長さＬのカップリング線路（第１のカップリング線路）Ｌ１と、信号の入出力端子（第２の入出力端子）Ｐ１に接続された伝送線路（第２の伝送線路）Ｌ２と、分岐点ＰＰに接続された左側の伝送線路（第３の伝送線路）Ｌ３と、ゲートがバイアス抵抗Ｒを介して制御電圧印加端子Ｖ１に接続され、ドレインが伝送線路Ｌ２及びカップリング線路Ｌ１に接続され、ソースが接地された電界効果トランジスタ（ＦＥＴ）（第１のスイッチング素子）Ｔと、ゲートがバイアス抵抗Ｒを介して制御電圧印加端子Ｖ１に接続され、ドレインがカップリング線路Ｌ１及び伝送線路Ｌ３に接続され、ソースが接地された電界効果トランジスタ（ＦＥＴ）（第２のスイッチング素子）Ｔとが設けられている。
【００３０】
さらに、右側の長さＬのカップリング線路（第２のカップリング線路）Ｌ１と、信号の入出力端子（第３の入出力端子）Ｐ２に接続された伝送線路（第４の伝送線路）Ｌ２と、分岐点ＰＰに接続された右側の伝送線路（第５の伝送線路）Ｌ３と、ゲートがバイアス抵抗Ｒを介して制御電圧印加端子Ｖ２に接続され、ドレインが伝送線路Ｌ２及びカップリング線路Ｌ１に接続され、ソースが接地された電界効果トランジスタ（ＦＥＴ）（第３のスイッチング素子）Ｔと、ゲートがバイアス抵抗Ｒを介して制御電圧印加端子Ｖ２に接続され、ドレインがカップリング線路Ｌ１及び伝送線路Ｌ３に接続され、ソースが接地された電界効果トランジスタ（ＦＥＴ）（第４のスイッチング素子）Ｔとが設けられている。
【００３１】
このミリ波帯ＳＰＤＴスイッチ回路は、モノリシックマイクロ波集積回路（ＭＭＩＣ）により製造される。
【００３２】
つぎに、この実施の形態２に係るミリ波帯ＳＰＤＴスイッチ回路の動作について図面を参照しながら説明する。
【００３３】
例えば、制御電圧印加端子Ｖ１に制御電圧を印加して、入出力端子Ｐ１側の２つのＦＥＴを同時にＯＮ状態にする。一方、制御電圧印加端子Ｖ２の制御電圧をＯＦＦして、入出力端子Ｐ２側の２つのＦＥＴを同時にＯＦＦ状態にする。そうすると、入出力端子Ｐ０から入力したミリ波帯の信号が、入出力端子Ｐ１から出力される。
【００３４】
また、制御電圧印加端子Ｖ２に制御電圧を印加して、入出力端子Ｐ２側の２つのＦＥＴを同時にＯＮ状態にする。一方、制御電圧印加端子Ｖ１の制御電圧をＯＦＦして、入出力端子Ｐ１側の２つのＦＥＴを同時にＯＦＦ状態にする。そうすると、入出力端子Ｐ０から入力したミリ波帯の信号が、入出力端子Ｐ２から出力される。
【００３５】
図３に示す２分岐切替スイッチ回路においても、ＦＥＴの位置を変えることなく、２つのカップリング線路Ｌ１の長さＬを変えることで周波数特性の調整が可能となる
【００３６】
実施の形態３．
この発明の実施の形態３に係るミリ波帯スイッチ回路について図４を参照しながら説明する。図４は、この発明の実施の形態３に係るミリ波帯スイッチ回路の構成を示す等価回路図である。
【００３７】
図４において、この発明の実施の形態３に係るミリ波帯スイッチ回路は、信号の入出力端子Ｐ０及び分岐点ＰＰの間に接続された伝送線路Ｌ５と、１つ目の長さＬのカップリング線路Ｌ１と、信号の入出力端子Ｐ１に接続された伝送線路Ｌ２と、分岐点ＰＰに接続された１つ目の伝送線路Ｌ３と、ゲートがバイアス抵抗Ｒを介して制御電圧印加端子Ｖ１に接続され、ドレインが伝送線路Ｌ２及びカップリング線路Ｌ１に接続され、ソースが接地された電界効果トランジスタ（ＦＥＴ）Ｔと、ゲートがバイアス抵抗Ｒを介して制御電圧印加端子Ｖ１に接続され、ドレインがカップリング線路Ｌ１及び伝送線路Ｌ３に接続され、ソースが接地された電界効果トランジスタ（ＦＥＴ）Ｔとが設けられている。
【００３８】
また、２つ目の長さＬのカップリング線路Ｌ１と、信号の入出力端子Ｐ２に接続された伝送線路Ｌ２と、分岐点ＰＰに接続された２つ目の伝送線路Ｌ３と、ゲートがバイアス抵抗Ｒを介して制御電圧印加端子Ｖ２に接続され、ドレインが伝送線路Ｌ２及びカップリング線路Ｌ１に接続され、ソースが接地された電界効果トランジスタ（ＦＥＴ）Ｔと、ゲートがバイアス抵抗Ｒを介して制御電圧印加端子Ｖ２に接続され、ドレインがカップリング線路Ｌ１及び伝送線路Ｌ３に接続され、ソースが接地された電界効果トランジスタ（ＦＥＴ）Ｔとが設けられている。
【００３９】
また、３つ目の長さＬのカップリング線路（第３のカップリング線路）Ｌ１と、信号の入出力端子（第４の入出力端子）Ｐ３に接続された伝送線路（第６の伝送線路）Ｌ２と、分岐点ＰＰに接続された３つ目の伝送線路（第７の伝送線路）Ｌ３と、ゲートがバイアス抵抗Ｒを介して制御電圧印加端子Ｖ３に接続され、ドレインが伝送線路Ｌ２及びカップリング線路Ｌ１に接続され、ソースが接地された電界効果トランジスタ（ＦＥＴ）（第５のスイッチング素子）Ｔと、ゲートがバイアス抵抗Ｒを介して制御電圧印加端子Ｖ３に接続され、ドレインがカップリング線路Ｌ１及び伝送線路Ｌ３に接続され、ソースが接地された電界効果トランジスタ（ＦＥＴ）（第６のスイッチング素子）Ｔとが設けられている。
【００４０】
さらに、ｎ個目の長さＬのカップリング線路Ｌ１と、信号の入出力端子Ｐｎに接続された伝送線路Ｌ２と、分岐点ＰＰに接続されたｎ個目の伝送線路Ｌ３と、ゲートがバイアス抵抗Ｒを介して制御電圧印加端子Ｖｎに接続され、ドレインが伝送線路Ｌ２及びカップリング線路Ｌ１に接続され、ソースが接地された電界効果トランジスタ（ＦＥＴ）Ｔと、ゲートがバイアス抵抗Ｒを介して制御電圧印加端子Ｖｎに接続され、ドレインがカップリング線路Ｌ１及び伝送線路Ｌ３に接続され、ソースが接地された電界効果トランジスタ（ＦＥＴ）Ｔとが設けられている。
【００４１】
このミリ波帯スイッチ回路は、モノリシックマイクロ波集積回路（ＭＭＩＣ）により製造される。
【００４２】
つぎに、この実施の形態３に係るミリ波帯スイッチ回路の動作について図面を参照しながら説明する。
【００４３】
例えば、制御電圧印加端子Ｖ１に制御電圧を印加して、入出力端子Ｐ１側の２つのＦＥＴを同時にＯＮ状態にする。一方、他の制御電圧印加端子Ｖ２、Ｖ３、…、Ｖｎの制御電圧をＯＦＦして、入出力端子Ｐ２、Ｐ３、…、Ｐｎ側の全てのＦＥＴを同時にＯＦＦ状態にする。そうすると、入出力端子Ｐ０から入力したミリ波帯の信号が、入出力端子Ｐ１から出力される。
【００４４】
また、制御電圧印加端子Ｖ２に制御電圧を印加して、入出力端子Ｐ２側の２つのＦＥＴを同時にＯＮ状態にする。一方、他の制御電圧印加端子Ｖ１、Ｖ３、…、Ｖｎの制御電圧をＯＦＦして、入出力端子Ｐ１、Ｐ３、…、Ｐｎ側の全てのＦＥＴを同時にＯＦＦ状態にする。そうすると、入出力端子Ｐ０から入力したミリ波帯の信号が、入出力端子Ｐ２から出力される。
【００４５】
また、制御電圧印加端子Ｖ３に制御電圧を印加して、入出力端子Ｐ３側の２つのＦＥＴを同時にＯＮ状態にする。一方、他の制御電圧印加端子Ｖ１、Ｖ２、…、Ｖｎの制御電圧をＯＦＦして、入出力端子Ｐ１、Ｐ２、…、Ｐｎ側の全てのＦＥＴを同時にＯＦＦ状態にする。そうすると、入出力端子Ｐ０から入力したミリ波帯の信号が、入出力端子Ｐ３から出力される。
【００４６】
さらに、制御電圧印加端子Ｖｎに制御電圧を印加して、入出力端子Ｐｎ側の２つのＦＥＴを同時にＯＮ状態にする。一方、他の制御電圧印加端子Ｖ１、Ｖ２、Ｖ３、…の制御電圧をＯＦＦして、入出力端子Ｐ１、Ｐ２、Ｐ３、…側の全てのＦＥＴを同時にＯＦＦ状態にする。そうすると、入出力端子Ｐ０から入力したミリ波帯の信号が、入出力端子Ｐｎから出力される。
【００４７】
図４に示すｎ分岐切替スイッチ回路においても、周波数特性の調整効果は上記の各実施の形態と同様である。
【００４８】
実施の形態４．
この発明の実施の形態４に係るミリ波帯ＳＰＤＴスイッチ回路について図５を参照しながら説明する。図５は、この発明の実施の形態４に係るミリ波帯ＳＰＤＴスイッチ回路の構成を示す等価回路図である。
【００４９】
図５において、この発明の実施の形態４に係るミリ波帯ＳＰＤＴスイッチ回路は、信号の入出力端子Ｐ０及び分岐点ＰＰの間に接続された伝送線路Ｌ５と、分岐点ＰＰに接続された左側の長さＬのカップリング線路Ｌ３’と、信号の入出力端子Ｐ１に接続された伝送線路Ｌ２と、伝送線路Ｌ２及びカップリング線路Ｌ３’の間に接続された左側の伝送線路Ｌ１’と、ゲートがバイアス抵抗Ｒを介して制御電圧印加端子Ｖ１に接続され、ドレインが伝送線路Ｌ２及びＬ１’に接続され、ソースが接地された電界効果トランジスタ（ＦＥＴ）などのスイッチング素子Ｔと、ゲートがバイアス抵抗Ｒを介して制御電圧印加端子Ｖ１に接続され、ドレインが伝送線路Ｌ１’及びカップリング線路Ｌ３’に接続され、ソースが接地された電界効果トランジスタ（ＦＥＴ）などのスイッチング素子Ｔとが設けられている。
【００５０】
さらに、分岐点ＰＰに接続された右側の長さＬのカップリング線路Ｌ３’と、信号の入出力端子Ｐ２に接続された伝送線路Ｌ２と、伝送線路Ｌ２及びカップリング線路Ｌ３’の間に接続された右側の伝送線路Ｌ１’と、ゲートがバイアス抵抗Ｒを介して制御電圧印加端子Ｖ２に接続され、ドレインが伝送線路Ｌ２及び線路Ｌ１’に接続され、ソースが接地された電界効果トランジスタ（ＦＥＴ）などのスイッチング素子Ｔと、ゲートがバイアス抵抗Ｒを介して制御電圧印加端子Ｖ２に接続され、ドレインが伝送線路Ｌ１’及びカップリング線路Ｌ３’に接続され、ソースが接地された電界効果トランジスタ（ＦＥＴ）などのスイッチング素子Ｔとが設けられている。
【００５１】
このミリ波帯ＳＰＤＴスイッチ回路は、モノリシックマイクロ波集積回路（ＭＭＩＣ）により製造される。
【００５２】
つぎに、この実施の形態４に係るミリ波帯ＳＰＤＴスイッチ回路の動作について図面を参照しながら説明する。
【００５３】
例えば、制御電圧印加端子Ｖ１に制御電圧を印加して、入出力端子Ｐ１側の２つのＦＥＴを同時にＯＮ状態にする。一方、制御電圧印加端子Ｖ２の制御電圧をＯＦＦして、入出力端子Ｐ２側の２つのＦＥＴを同時にＯＦＦ状態にする。そうすると、入出力端子Ｐ０から入力したミリ波帯の信号が、入出力端子Ｐ１から出力される。
【００５４】
また、制御電圧印加端子Ｖ２に制御電圧を印加して、入出力端子Ｐ２側の２つのＦＥＴを同時にＯＮ状態にする。一方、制御電圧印加端子Ｖ１の制御電圧をＯＦＦして、入出力端子Ｐ１側の２つのＦＥＴを同時にＯＦＦ状態にする。そうすると、入出力端子Ｐ０から入力したミリ波帯の信号が、入出力端子Ｐ２から出力される。
【００５５】
図５は、図３に示した実施の形態２の変形例を示す。２分岐切替スイッチにおいて、分岐点に接続される伝送線路にカップリング線路Ｌ３’を用いても、ＦＥＴの特性の変動に対してカップリング線路Ｌ３’の長さＬを変えることで同様の周波数特性を調整できる効果がある。
【００５６】
実施の形態５．
この発明の実施の形態５に係るミリ波帯ＳＰＤＴスイッチ回路について図６を参照しながら説明する。図６は、この発明の実施の形態５に係るミリ波帯ＳＰＤＴスイッチ回路の構成を示す等価回路図である。
【００５７】
図６において、この発明の実施の形態５に係るミリ波帯ＳＰＤＴスイッチ回路は、信号の入出力端子Ｐ０及び分岐点の間に接続された伝送線路Ｌ５と、分岐点に接続された左側の長さＬのカップリング線路Ｌ３’と、信号の入出力端子Ｐ１に接続された伝送線路Ｌ２と、入出力端子Ｐ１及び制御電圧印加端子Ｖ１の間に接続されたインダクタンスＬＬと、伝送線路Ｌ２及びカップリング線路Ｌ３’の間に接続された左側の伝送線路Ｌ１’と、アノードが伝送線路Ｌ２及びＬ１’に接続され、カソードが接地された１つ目のダイオードＤ（第１のスイッチング素子）と、アノードが伝送線路Ｌ１’及びカップリング線路Ｌ３’に接続され、カソードが接地された２つ目のダイオードＤ（第２のスイッチング素子）とが設けられている。
【００５８】
さらに、分岐点に接続された右側の長さＬのカップリング線路Ｌ３’と、信号の入出力端子Ｐ２に接続された伝送線路Ｌ２と、入出力端子Ｐ２及び制御電圧印加端子Ｖ２の間に接続されたインダクタンスＬＬと、伝送線路Ｌ２及びカップリング線路Ｌ３’の間に接続された右側の伝送線路Ｌ１’と、アノードが伝送線路Ｌ２及びＬ１’に接続され、カソードが接地された３つ目のダイオードＤ（第３のスイッチング素子）と、アノードが伝送線路Ｌ１’及びカップリング線路Ｌ３’に接続され、カソードが接地された４つ目のダイオードＤ（第４のスイッチング素子）とが設けられている。
【００５９】
このミリ波帯ＳＰＤＴスイッチ回路は、モノリシックマイクロ波集積回路（ＭＭＩＣ）により製造される。
【００６０】
つぎに、この実施の形態５に係るミリ波帯ＳＰＤＴスイッチ回路の動作について図面を参照しながら説明する。
【００６１】
例えば、制御電圧印加端子Ｖ１に制御電圧を印加して、入出力端子Ｐ１側の２つのダイオードＤを同時にＯＮ状態にする。一方、制御電圧印加端子Ｖ２の制御電圧をＯＦＦして、入出力端子Ｐ２側の２つのダイオードＤを同時にＯＦＦ状態にする。そうすると、入出力端子Ｐ０から入力したミリ波帯の信号が、入出力端子Ｐ１から出力される。
【００６２】
また、制御電圧印加端子Ｖ２に制御電圧を印加して、入出力端子Ｐ２側の２つのダイオードＤを同時にＯＮ状態にする。一方、制御電圧印加端子Ｖ１の制御電圧をＯＦＦして、入出力端子Ｐ１側の２つのダイオードＤを同時にＯＦＦ状態にする。そうすると、入出力端子Ｐ０から入力したミリ波帯の信号が、入出力端子Ｐ２から出力される。
【００６３】
図６は、図５に示すミリ波帯ＳＰＤＴスイッチ回路のＦＥＴをダイオードＤで構成した２分岐切替スイッチ回路である。この実施の形態５の効果は、上記の実施の形態４と同様に、ダイオードＤの位置を変えることなく、カップリング線路Ｌ３’の長さＬを変えるだけで、周波数特性の調整が可能となる。また、分岐点に容量を用いる必要がなくなるため、容量による挿入損失の増加を抑制することが可能となる。
【図面の簡単な説明】
【００６４】
【図１】この発明の実施の形態１に係るミリ波帯ＳＰＳＴスイッチ回路の構成を示す等価回路図である。
【図２】この発明の実施の形態１に係るミリ波帯ＳＰＳＴスイッチ回路の挿入損失及びアイソレーションの特性を示す図である。
【図３】この発明の実施の形態２に係るミリ波帯ＳＰＤＴスイッチ回路の構成を示す等価回路図である。
【図４】この発明の実施の形態３に係るミリ波帯スイッチ回路の構成を示す等価回路図である。
【図５】この発明の実施の形態４に係るミリ波帯ＳＰＤＴスイッチ回路の構成を示す等価回路図である。
【図６】この発明の実施の形態５に係るミリ波帯ＳＰＤＴスイッチ回路の構成を示す等価回路図である。
【図７】公知のミリ波帯ＳＰＳＴスイッチ回路の構成を示す等価回路図である。
【図８】公知のミリ波帯ＳＰＳＴスイッチ回路の挿入損失及びアイソレーションの特性を示す図である。
【図９】公知のミリ波帯ＳＰＤＴスイッチ回路の構成を示す等価回路図である。
【符号の説明】
【００６５】
Ｄ  ダイオード、Ｌ１  カップリング線路、Ｌ１’  伝送線路、Ｌ２  伝送線路、Ｌ３  伝送線路、Ｌ３’  カップリング線路、Ｌ５  伝送線路、ＬＬ  インダクタンス、Ｐ０  入出力端子、Ｐ１  入出力端子、Ｐ２  入出力端子、Ｐ３  入出力端子、Ｐｎ  入出力端子、ＰＰ  分岐点、Ｒ  バイアス抵抗、Ｔ  ＦＥＴ（スイッチング素子）、Ｖ１  制御電圧印加端子、Ｖ２  制御電圧印加端子、Ｖ３  制御電圧印加端子、Ｖｎ  制御電圧印加端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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