(57)【要約】【課題】セル面積を縮小化するとともに、サリサイドプロセスによるサイリスタを構成する領域間の短絡を防ぐことを可能とする。【解決手段】第１伝導型の第１領域２１と、第２伝導型の第２領域２２と、第１伝導型の第３領域２３と、第２伝導型の第４領域２４とが順に接合されたもので、第３領域２３が半導体領域（半導体基板１１）に形成されたサイリスタ２０、および第３領域２３上に形成されたゲート（ゲート電極３２）を有する半導体装置１であって、第２領域２２は第３領域２３上に形成された絶縁膜４０の第３領域２３に達する開口部４７内部に形成され、第１領域２１は開口部４７内の第２領域２２上から絶縁膜４０上の一部にかけて形成され、第１領域２１上、ゲート電極３２上、第４領域２４上に金属シリサイド膜２５、２６，２７が形成されていることを特徴とする。【選択図】図１
2008066354.tif 000002
【特許請求の範囲】
【請求項１】
第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたもので、前記第３領域が半導体領域に形成されたサイリスタ、および前記第３領域上に形成されたゲートを有する半導体装置であって、
前記第２領域は前記第３領域上に形成された絶縁膜の前記第３領域に達する開口部内部に形成され、
前記第１領域は前記開口部内の前記第２領域上から前記絶縁膜上の一部にかけて形成され、
前記第１領域上、前記ゲートのゲート電極上、前記第４領域上に金属シリサイド膜が形成されている
ことを特徴とする半導体装置。
【請求項２】
第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたもので、前記第３領域が半導体領域に形成されたサイリスタと、前記第３領域上に形成されたゲートとを有する半導体装置の製造方法であって、
前記半導体領域に前記第３領域を形成する工程と、
前記第３領域上に前記ゲートを形成する工程と、
前記ゲートの一方側の前記第３領域に前記第４領域を形成する工程と、
前記第３領域上に、前記第４領域上および前記ゲートのゲート電極上に開口部を設けた絶縁膜を形成し、該絶縁膜に前記第３領域に達する開口部を形成した後、該開口部内部に前記第３領域に接合する前記第２領域を形成する工程と、
前記開口部内の前記第２領域上から前記絶縁膜上の一部にかけて前記第１領域を形成する工程と、
前記絶縁膜から露出させた前記第１領域上、前記ゲートのゲート電極上、前記第４領域上に金属シリサイド膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項３】
前記第２領域は前記開口部の深さ未満の高さに形成する
ことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記第１領域は前記開口部より広い面積を有するように形成する
ことを特徴とする請求項２記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サイリスタを有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
２００４年後半から半導体デバイスは、技術ノードで９０ｎｍ世代の生産が立ち上がりつつあり、その次の６５ｎｍ世代におけるＳＲＡＭ（Static Random Access Memory）の開発では、リーク電流の増加、動作マージンの減少と言った問題が顕著となり、回路設計が困難を極めるというＳＲＡＭ危機が提言されている。
【０００３】
これまで半導体デバイスの性能向上は、スケーリング則に従ったトランジスタの微細化により達成されてきた。近年、その微細化の物理的限界、加工ばらつき、不純物分布のゆらぎ、さらには電流駆動能力を一定とする性能スケーリングにより、トランジスタのオフリークが世代を追うごとに増大してきた。
【０００４】
ＳＲＡＭは混載メモリー装置として広く使われてきたが、この問題に起因したスタンバイ時のリーク電流の増加、動作マージンの減少が顕在化してきた。９０ｎｍ世代のＳＲＡＭ開発では、トランジスタのしきい値の制御、回路システムによるパワーマネジメントによって使用レベルにまで改善できた。しかしながら、６５ｎｍ世代以降では根本原因であるメモリーセル自体のリークを下げることが要求される。このような状況を鑑みれば、ＳＲＡＭとほぼ同等の性能を有する代替メモリーを今後２年〜３年の短期間で開発することの必然性が理解できる。
【０００５】
混載ＳＲＡＭ代替メモリー装置の開発課題としては、（ａ）ＳＲＡＭと同等の高速性を有すること、（ｂ）低スタンバイ電流であること、（ｃ）スケーリングの容易性を有すること、（ｄ）ＣＭＯＳロジックプロセスとの親和性があることなどが挙げられる。このような課題を解決する手段として、トランジスタとサイリスタで素子を構成するＴＲＡＭ（Thyristor Random Access Memory）（例えば、特許文献１参照。）をはじめ、様々なメモリー装置が提案されている。
【０００６】
上記ＴＲＡＭのサイリスタは、半導体基板に、Ｎ型拡散層、Ｐ型拡散層、Ｎ型拡散層、Ｐ型拡散層が順次積層された構造であり、チャネル方向は通常のＣＭＯＳサイリスタとは異なり垂直方向である。したがって、従来のＣＭＯＳサイリスタプロセスの工程だけでは作製が非常に困難である。また、従来のＣＭＯＳサイリスタでは、図７に示すように、半導体基板１１１に、Ｎ型拡散層１２１、Ｐ型拡散層１２２、Ｎ型拡散層１２３、Ｐ型拡散層１２４が基板面方向に形成されており、素子面積が非常に大きくなるという問題がある。なお、ゲート電極１３２は上記Ｐ型拡散層１２２上にゲート絶縁膜１３１を介して形成されている。
【０００７】
これらの問題に対し、素子面積を低減する構成として、図８に示すように、半導体基板１１１に、Ｐ型拡散層１２３を形成し、このＰ型拡散層１２３上にゲート絶縁膜１３１を介してゲート電極１３２を形成し、またゲート電極１３２の一方側のＰ型拡散層１２３上にはＮ型拡散層１２４を形成し、ゲート電極１３２の他方側のＰ型拡散層１２３上にはＮ型拡散層１２２、Ｐ型拡散層１２１を順に積層した構成が提案されている。しかし、従来技術で作製すると、図９に示すように、サリサイド（Salicide）プロセスによる金属シリサイド膜１２５の形成によりＮ型拡散層１２２とＰ型拡散層１２１との電気的短絡が発生する。
【０００８】
また、図１０および図１１に示すように、Ｎ型拡散層１２４に対する接続孔１２４Ｃを最小設計ルールで形成したとし、そのときの接続孔１２４ＣとＮ型拡散層１２４との余裕はｄ１となる。言い換えれば、接続孔１２４ＣをＮ型拡散層１２４上に形成するには、余裕ｄ１が必要である。一方、Ｐ型拡散層１２１はＮ型拡散層１２２との短絡を防ぐため、Ｐ型拡散層１２１、およびＮ型拡散層１２２は絶縁膜１４０に被覆され、Ｎ型拡散層１２２に短絡することなくＰ型拡散層１２１とのコンタクトをとるため、Ｐ型拡散層１２１上の絶縁膜１４０のみに開口部１４７が形成される。このように、開口部１４７はＰ型拡散層１２１上のみに形成する必要性から、上記設計ルールでこの開口部１４７を通じて第１領域１２１にコンタクトをとる接続孔１２１Ｃを形成すると、接続孔１２１Ｃと開口部１４７との余裕ｄ２＜ｄ１となるので、接続孔１２１Ｃを開口する領域の確保が困難になるという問題が発生する。
【０００９】
【特許文献１】米国特許第６２２９１６１号明細書（Ｂ１）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
解決しようとする問題点は、サイリスタの拡散層を積み上げて形成することでセル面積を縮小化した構成では、サリサイドプロセスによる拡散層間の電気的短絡の発生を防ぐことが困難な点である。
【００１１】
本発明は、セル面積を縮小化するとともに、サリサイドプロセスによるサイリスタを構成する領域間の短絡を防ぐことを課題とする。
【課題を解決するための手段】
【００１２】
本発明の半導体装置は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたもので、前記第３領域が半導体領域に形成されたサイリスタ、および前記第３領域上に形成されたゲートを有する半導体装置であって、前記第２領域は前記第３領域上に形成された絶縁膜の前記第３領域に達する開口部内部に形成され、前記第１領域は前記開口部内の前記第２領域上から前記絶縁膜上の一部にかけて形成され、前記第１領域上、前記ゲートのゲート電極上、前記第４領域上に金属シリサイド膜が形成されていることを特徴とする。
【００１３】
本発明の半導体装置では、開口部内に第２領域が形成され、第２領域は絶縁膜上には形成されていない。すなわち第２領域は絶縁膜によって側部が被覆され、上部は第１領域によって被覆されているので、第１領域表面に金属シリサイド膜が形成されても、金属シリサイド膜は第２領域に接続されない。また第１領域は第２領域上でかつ絶縁膜上の一部上にも形成されている。このため、第１領域のコンタクト領域が広く形成されることになり、第１領域上に形成される接続孔と第１領域とのコンタクト余裕が十分に確保される。しかも、第３領域上に、第２領域と第１領域が積層されて形成され、また第４領域も第３領域上に形成されていることから、セル面積の縮小化が図れる。
【００１４】
本発明の半導体装置の製造方法は、第１伝導型の第１領域と、前記第１伝導型とは逆伝導の第２伝導型の第２領域と、第１伝導型の第３領域と、第２伝導型の第４領域とが順に接合されたもので、前記第３領域が半導体領域に形成されたサイリスタと、前記第３領域上に形成されたゲートとを有する半導体装置の製造方法であって、前記半導体領域に前記第３領域を形成する工程と、前記第３領域上に前記ゲートを形成する工程と、前記ゲートの一方側の前記第３領域に前記第４領域を形成する工程と、前記第３領域上に、前記第４領域上および前記ゲートのゲート電極上に開口部を設けた絶縁膜を形成し、該絶縁膜に前記第３領域に達する開口部を形成した後、該開口部内部に前記第３領域に接合する前記第２領域を形成する工程と、前記開口部内の前記第２領域上から前記絶縁膜上の一部にかけて前記第１領域を形成する工程と、前記絶縁膜から露出させた前記第１領域上、前記ゲートのゲート電極上、前記第４領域上に金属シリサイド膜を形成する工程とを有することを特徴とする。
【００１５】
本発明の半導体装置の製造方法では、絶縁膜に形成した開口部内に第２領域を形成し、第２領域は絶縁膜上には形成されない。すなわち第２領域は絶縁膜によって側部が被覆され、上部は第１領域によって被覆されるように形成されるので、第１領域表面に金属シリサイド膜が形成されても、金属シリサイド膜は第２領域に接続されない。また第１領域は第２領域上でかつ絶縁膜上の一部上にも形成されている。このため、第１領域のコンタクト領域が広く形成されることになり、第１領域上に形成される接続孔と第１領域とのコンタクト余裕が十分に確保される。しかも、第３領域上に、第２領域と第１領域が積層されて形成され、また第４領域も第３領域上に形成されていることから、セル面積の縮小化が図れる。
【発明の効果】
【００１６】
本発明の半導体装置は、第１領域表面に金属シリサイド膜を形成しても、金属シリサイド膜は第２領域に接続されないため、電気的短絡不良を無くすことができる。また、第１領域上に形成される接続孔と第１領域とのコンタクト余裕が十分に確保できるため、コンタクト不良を無くすことができる。よって、信頼性の向上が図れるという利点がある。また、セル面積の縮小化ができるため、高集積化が図れるという利点がある。
【００１７】
本発明の半導体装置の製造方法は、第１領域表面に金属シリサイド膜が形成されても、金属シリサイド膜は第２領域に接続されないため、サリサイドプロセスを実施することができ、かつ電気的短絡不良を無くすことができる。また、第１領域上に形成される接続孔と第１領域とのコンタクト余裕が十分に確保できるため、コンタクト不良を無くすことができる。よって、信頼性の向上が図れるという利点がある。また、セル面積の縮小化ができるため、高集積化が図れるという利点がある。
【発明を実施するための最良の形態】
【００１８】
本発明の半導体装置に係る一実施の形態（実施例）を、図１の概略構成断面図によって説明する。
【００１９】
図１に示すように、半導体装置１は、第１伝導型（以下ｐ型とする）の第１領域２１、第１伝導型とは逆伝導型の第２伝導型（以下ｎ型とする）の第２領域２２、第１伝導型（ｐ型）の第３領域２３、第２伝導型（ｎ型）の第４領域２４を順に接合したサイリスタ２０を有する。以下、詳細に説明する。
【００２０】
半導体領域を形成する半導体基板１１には素子分離領域１２により素子形成領域１３が区画されている。上記半導体基板１１には、例えばシリコン基板が用いられている。上記素子分離領域１２は、例えば、ＳＴＩ（Shallow Trench Isolation）で形成されている。上記半導体基板１１の素子形成領域１３には、サイリスタ２０が形成されている。上記半導体基板１１に上記第３領域２３が形成されている。この第３領域２３は、不純物濃度が、例えば１×１０18／ｃｍ3〜１×１０19／ｃｍ3となっている。また、第３領域２３の深さが上記半導体基板１１表面より例えば１００ｎｍ〜２５０ｎｍ程度となっている。
【００２１】
上記半導体基板１１の第３領域２３上にはゲート絶縁膜３１を介してゲート電極３２が形成されている。このゲート電極３２は、例えばゲート長が０．２μｍ程度となるように形成されている。
【００２２】
さらに、ゲート電極３２の一方側の側壁にはサイドウォール絶縁膜４４が形成され、また、ゲート電極３２上の一部からゲート電極３２の他方側を被覆するように、絶縁膜４０が形成されている。この絶縁膜４０は、例えば窒化シリコン（ＳｉＮ）膜で形成され、その膜厚は、例えば１６０ｎｍとした。
【００２３】
上記ゲート電極３２の一方側には、上記サイドウォール絶縁膜４４を介して、上記第３領域４３上に、第２伝導型（例えばｎ型）の第４領域２４が形成されている。この第４領域２４は、例えばエピタキシャル成長によるｎ型不純物を含むシリコン層で形成され、このｎ型不純物濃度は、１×１０19／ｃｍ3〜３×１０20／ｃｍ3となるように設定されている。また、第４領域２４は例えば１００ｎｍ〜２５０ｎｍの厚さに形成されている。
【００２４】
なお、この第４領域２４は、第３領域２３にｎ型不純物を導入して形成したものであっても構わない。この場合、例えば注入不純物にヒ素（Ａｓ）を用い、不純物濃度を、例えば１×１０19／ｃｍ3〜１×１０20／ｃｍ3に設定する。また、第４領域２４の深さが上記半導体基板１１表面より１００ｎｍ程度となるように注入エネルギーを設定する。
【００２５】
上記絶縁膜４０には、第３領域２３に達する開口部４７が形成されている。この開口部４７内には、上記第３領域４３に接合する、第２伝導型（例えばｎ型）の第２領域２２が形成されている。この第２領域２２は、例えば選択エピタキシャル成長により、ｎ型不純物を含むシリコン層で形成されている。このｎ型不純物濃度は、例えば１×１０19／ｃｍ3〜３×１０20／ｃｍ3に設定されている。また、第２領域２２は、例えば１００ｎｍ〜２５０ｎｍの厚さに形成されている。ここで重要なことは、第２領域２２は、開口部４７より外側に出ないように、開口部４７内部に収まるように形成されていることである。すなわち、開口部４７の深さよりも第２領域２２の高さが低くなる様に、第２領域２２は形成されている。
【００２６】
上記開口部４７内の上記第２領域４２上から上記第３絶縁膜４３上の一部にかけて、第１伝導型（例えばｐ型）の第１領域２１が形成されている。この第１領域２１は、例えば選択エピタキシャル成長により、ｐ型不純物を含むシリコン層で形成されていて、ｐ型不純物濃度は、例えば１×１０19／ｃｍ3〜３×１０20／ｃｍ3とに設定されている。また、第１領域２１は、例えば１００ｎｍ〜２５０ｎｍの厚さに形成されている。その際、第１領域２１は、開口部４７より大きな面積を占めるように、絶縁膜４０上にも広がって形成されている。すなわち、平面レイアウト的にみた開口部４７の占有面積よりも第１領域２１の占有面積が大きくなる様に、第１領域２１は形成されている。このようにして、第１伝導型（ｐ型）の第１領域２１、第２伝導型（ｎ型）の第２領域２２、第１伝導型（ｐ型）の第３領域２３、第２伝導型（ｎ型）の第４領域２４を順に接合したサイリスタ２０が構成されている。
【００２７】
上記第１領域２１上、ゲート電極３２上、第４領域２４上には、金属シリサイド膜２５、２６、２７が形成されている。この金属シリサイド膜２５、２６、２７は、例えばコバルトシリサイド（ＣｏＳｉ2）膜で形成されている。またコバルトシリサイド以外に、例えば、チタンシリサイド、ニッケルシリサイド、ハフニウムシリサイド、タングステンシリサイド、タンタルシリサイド等を用いることもできる。
【００２８】
図示はしないが、サイリスタ２０を形成した側の全面には層間絶縁膜が形成され、サイリスタ２０の第１領域２１（アノード側）、第４領域２４（カソード側）、ゲート電極３２配線等にコンタクトをとるための接続孔および配線が形成される。
【００２９】
上記半導体装置１によれば、開口部４７内に第２領域２２が形成され、第２領域２２は絶縁膜４７上には形成されていない。すなわち第２領域２２は絶縁膜４０によって側部が被覆され、上部は第１領域２１によって被覆されているので、第１領域２１表面に金属シリサイド膜２５が形成されても、金属シリサイド膜２５は第２領域２２に接続されない。このため、電気的短絡不良を無くすことができる。また第１領域２１は第２領域２２上でかつ絶縁膜４０上の一部上にも形成されている。このため、第１領域２１のコンタクト領域が広く形成されることになり、第１領域２１上に形成される接続孔（図示せず）と第１領域２１とのコンタクト余裕が十分に確保される。このため、コンタクト不良を無くすことができる。しかも、第３領域２３上に、第２領域２２と第１領域２１が積層されて形成され、また第４領域２４も第３領域２３上に形成されていることから、セル面積の縮小化が図れる。このため、高集積化が図れるという利点がある。
【００３０】
上記半導体装置１は、上記第２領域２２の一部が上記第３領域２３の上層に形成され、さらに第３領域２３の上層に形成された第２領域２２を上記開口部４７内にエピタキシャル成長させて延長形成させた構成であってもよい。この構成でも、開口部４７内にエピタキシャル成長させた第２領域２２は開口部４７の内部に形成されていることが必要である。
【００３１】
上記半導体装置１は、第４領域２４が形成される第３型領域２３上に、この第３型領域２３と同様な濃度の拡散防止層（図示せず）を、例えばｐ型エピタキシャル層で１０ｎｍ〜５０ｎｍの厚さに形成されていてもよい。この拡散防止層上に第４型領域２４が形成されている。この場合、拡散防止層は絶縁膜４０に埋め込まれるように形成することが好ましい。このように、第４型領域２４と第３領域２３との間に拡散防止層が形成されていることから、第４型領域２４中の不純物が第３領域２３側に拡散するのを抑制することができる。また、拡散防止層を形成したことによるセル面積の増加はない。
【００３２】
上記半導体装置１は、第１領域２１が形成される第２型領域２２上に、この第２型領域２３と同様な濃度の拡散防止層（図示せず）を、例えばｎ型エピタキシャル層で１０ｎｍ〜５０ｎｍの厚さに形成されていてもよい。この拡散防止層上に第１型領域２１が形成されている。この場合、拡散防止層は絶縁膜４０に形成された開口部４７の内部に収まるように形成することが好ましい。このように、第２型領域２２と第１領域２１との間に拡散防止層が形成されていることから、第１型領域２１中の不純物が第２領域２２側に拡散するのを抑制することができる。また、拡散防止層を形成したことによるセル面積の増加はない。
【００３３】
上記半導体装置１は、第１領域２１が形成される第２型領域２２上に、低濃度領域（図示せず）が形成されている。この低濃度領域上に上記第１領域２１が形成されている。上記低濃度領域は、ノンドープ層もしくは上記第１領域２１よりも低濃度の第２伝導型（ｎ型）低濃度領域もしくは上記第１領域２１よりも低濃度の第１伝導型（ｐ型）低濃度領域で形成されている。例えば、第２伝導型（ｎ型）低濃度領域の場合には上記第２領域２２よりも１桁〜２桁程度低い濃度に形成され、第１伝導型（ｐ型）低濃度領域の場合には上記第１領域２１よりも１桁〜２桁程度低い濃度に形成され、また膜厚は例えば１０ｎｍ〜５０ｎｍ程度に形成されている。この場合、第２領域２２と低濃度領域とを併せた高さが開口部４７の深さをこえないように、低濃度領域が開口部４７の内部に収まるように形成されている。このように、第２型領域２２と第１領域２１との間に低濃度領域が形成されていることから、電界が緩和され耐圧の向上が図れ、サイリスタ自体のリテンションの向上が見込める。また、低濃度領域を形成したことによるセル面積の増加はない。
【００３４】
上記半導体装置１は、第４領域２４が形成される第３型領域２３上に、低濃度領域（図示せず）が形成されている。この低濃度領域上に上記第４領域２４が形成されている。上記低濃度領域は、ノンドープ層もしくは上記第４領域２４よりも低濃度の第２伝導型（ｎ型）低濃度領域もしくは上記第４領域２４よりも低濃度の第１伝導型（ｐ型）低濃度領域で形成されている。例えば、第２伝導型（ｎ型）低濃度領域の場合には上記第４領域２４よりも１桁〜２桁程度低い濃度に形成され、第１伝導型（ｐ型）低濃度領域の場合には上記第３領域２３よりも１桁〜２桁程度低い濃度に形成され、また膜厚は例えば１０ｎｍ〜５０ｎｍ程度に形成されている。この場合、拡散防止層は絶縁膜４０に埋め込まれるように形成することが好ましい。このように、第４型領域２４と第３領域２３との間に低濃度領域が形成されていることから、電界が緩和され耐圧の向上が図れ、サイリスタ自体のリテンションの向上が見込める。また、低濃度領域を形成したことによるセル面積の増加はない。
【００３５】
上記各実施例では、上記第１〜第３絶縁膜４１〜４３は、窒化シリコン膜で形成したが、その他の絶縁膜であってもよく、例えば酸化シリコン膜で形成することもできる。また、例えば、第１絶縁膜４１を酸化シリコン膜で形成し、第２、第３絶縁膜４２、４３を窒化シリコン膜で形成するように、第１〜第３絶縁膜４１〜４３は異なる材質の絶縁膜で形成することもできる。すなわち、第１〜第３絶縁膜４１〜４３は選択エピタキシャル成長を可能とするマスクの機能を有する絶縁膜であればよい。
【００３６】
次に、本発明の半導体装置の製造方法に係る一実施の形態（実施例）を、図２の製造工程断面図によって説明する。
【００３７】
図２（１）に示すように、既存の技術により、半導体基板１１に素子分離領域１２を形成して素子形成領域１３を区画する。上記半導体基板１１には、例えばシリコン基板を用いる。上記素子分離領域１２は、例えばＳＴＩ（Shallow Trench Isolation）により形成される。次いで、例えばイオン注入法により、上記半導体基板１１の素子形成領域１３に、第２導電型（Ｐ型）のウエル領域１４を形成する。このイオン注入では、例えば注入不純物にホウ素（Ｂ）を用い、不純物濃度が１×１０18／ｃｍ3〜１×１０19／ｃｍ3となるようにドーズ量を設定する。また、ウエル領域１４の深さが上記半導体基板１１表面より２５０ｎｍ程度となるように注入エネルギーを設定する。ここでは、不純物濃度が５×１０18／ｃｍ3、深さが２５０ｎｍとなるような条件でイオン注入を行った。そして、このウエル領域１４がサイリスタの第２伝導型とは逆伝導型の第１伝導型（例えばｐ型）の第３領域２３になる。
【００３８】
次いで、既存の技術により、半導体基板１１上にゲート絶縁膜３１を形成し、さらにゲート絶縁膜３１上にゲート電極を形成する電極形成膜を形成する。なお、電極形成膜上に絶縁膜（図示せず）を形成しておいてもよい。次に、通常のリソグラフィー技術およびエッチング技術により上記電極形成膜をパターニングして、ゲート電極３２を形成する。このゲート電極３２は、例えばゲート長が０．２μｍ程度となるように形成する。このゲート電極３２上には上記絶縁膜（図示せず）が形成されていてもよい。
【００３９】
さらに、ゲート電極３２を被覆するように、第１絶縁膜４１を形成する。この第１絶縁膜４１は、例えば窒化シリコン（ＳｉＮ）膜で形成し、その膜厚は例えば１２０ｎｍとした。その後、ゲート電極３２上の一部およびゲート電極３２の一方側（図面左側）を開口したレジストマスクを形成し、上記第１絶縁膜４１をエッチングする。この結果、上記ゲート電極３２の一方側に第１絶縁膜４１がサイドウォール状に残り、ゲート電極３２上の一部より他方側（図面右側）を被覆するように第１絶縁膜４１が残される。この結果、上記ゲート電極３２の一方側に開口部４５が形成されるとともに、上記ゲート電極３２の一方側に第１絶縁膜４１のサイドウォールが形成される。この第１絶縁膜４１のサイドウォール絶縁膜４４がゲート電極３２と後の工程で形成されるサイリスタの第４領域とを電気的に絶縁する。その後、上記レジストマスクを除去する。
【００４０】
次に、図２（２）に示すように、上記半導体基板１１上に、上記ゲート電極３２、第１絶縁膜４１等を被覆する第２絶縁膜４２を形成する。この第２絶縁膜４２は、例えば窒化シリコン（ＳｉＮ）膜で形成し、その膜厚は例えば２０ｎｍとした。次いで、第２絶縁膜４２上にレジストマスク５１を形成する。通常のリソグラフィー技術によって、サイリスタの第２伝導型（例えばｎ型）の第４領域を形成するための開口部５２を形成する。
【００４１】
次に、図３（３）に示すように、上記レジストマスク５１〔前記図２（２）参照〕をエッチングマスクに用いて、上記第２絶縁膜４２をエッチングして開口部４６を形成する。その後、レジストマスク５１は除去する。
【００４２】
次に、図３（４）に示すように、上記第２絶縁膜４２および上記第１絶縁膜４１をマスクにして、上記第３領域２３上に、第２伝導型（例えばｎ型）の第４領域２４を形成する。この第４領域２４は、例えば選択エピタキシャル成長により形成される。このエピタキシャル成長では、一例として、シリコン原料ガスに不純物としてホスフィンを添加してエピタキシャル成長させる。ホスフィンの添加量は、エピタキシャル成長膜のｎ型不純物濃度が１×１０19／ｃｍ3〜３×１０20／ｃｍ3となるように設定する。また、第４領域２４の膜厚は１００ｎｍ〜２５０ｎｍに設定する。なお、この第４領域２４は、第３領域２３にｎ型不純物をイオン注入することで形成しても構わない。この場合、例えば注入不純物にヒ素（Ａｓ）を用い、不純物濃度が１×１０19／ｃｍ3〜１×１０20／ｃｍ3となるようにドーズ量を設定する。また、第４領域２４の深さが上記半導体基板１１表面より１００ｎｍ程度となるように注入エネルギーを設定する。一例として、不純物濃度が１×１０19／ｃｍ3、深さが１００ｎｍとなるような条件でイオン注入を行う。
【００４３】
次に、図４（５）に示すように、上記半導体基板１１上に、上記第４領域２４、第１絶縁膜４１、第２絶縁膜４２等を被覆する第３絶縁膜４３を形成する。第１〜第３絶縁膜４１〜４３を絶縁膜４０とする。この第３絶縁膜４３は、例えば窒化シリコン（ＳｉＮ）膜で形成し、その膜厚は例えば２０ｎｍとした。次いで、第３絶縁膜４３上にレジストマスク５３を形成する。通常のリソグラフィー技術によって、サイリスタの第１伝導型（例えばｐ型）の第１領域および第２伝導型（例えばｎ型）の第２領域を形成するための開口部５４を形成する。
【００４４】
次に、図４（６）に示すように、上記レジストマスク５３〔前記図４（５）参照〕をエッチングマスクに用いて、上記第３絶縁膜４３、第２絶縁膜４２および第１絶縁膜４１をエッチングして第３領域２３に達する開口部４７を形成する。その後、レジストマスク５３は除去する。
【００４５】
次に、図５（７）に示すように、上記第３絶縁膜４３をマスクにして、上記開口部４７内の上記第３領域２３上に、第２伝導型（例えばｎ型）の第２領域２２を形成する。この第２領域２２は、例えば選択エピタキシャル成長により形成される。このエピタキシャル成長では、一例として、シリコン原料ガスに不純物としてホスフィンを添加してエピタキシャル成長させる。ホスフィンの添加量は、エピタキシャル成長膜のｎ型不純物濃度が１×１０19／ｃｍ3〜３×１０20／ｃｍ3となるように設定する。また、第２領域２２の膜厚は１００ｎｍ〜２５０ｎｍに設定する。その際、第２領域２２は、開口部４７より外側に出ないように、開口部４７内部に収まるように形成される。すなわち、開口部４７の深さよりも第２領域２２の高さが低くなる様に、第２領域２２は形成される。
【００４６】
続いて、上記第３絶縁膜４３をマスクにして、上記開口部４７内の上記第２領域４２上から上記第３絶縁膜４３上の一部にかけて、第１伝導型（例えばｐ型）の第１領域２１を形成する。この第１領域２１は、例えば選択エピタキシャル成長により形成される。このエピタキシャル成長では、一例として、シリコン原料ガスに不純物としてホウ素（Ｂ）を含むガス、例えばジボラン（Ｂ2Ｈ6）を添加してエピタキシャル成長させる。ホウ素の添加量は、エピタキシャル成長膜のｐ型不純物濃度が１×１０19／ｃｍ3〜３×１０20／ｃｍ3となるように設定する。また、第１領域２１の膜厚は１００ｎｍ〜２５０ｎｍに設定する。その際、第１領域２１は、開口部４７より大きな面積を占めるように、第３絶縁膜４３上にも広がって形成される。すなわち、平面レイアウト的にみた開口部４７の占有面積よりも第１領域２１の占有面積が大きくなる様に、第１領域２１は形成される。このようにして、第１伝導型（ｐ型）の第１領域２１、第２伝導型（ｎ型）の第２領域２２、第１伝導型（ｐ型）の第３領域２３、第２伝導型（ｎ型）の第４領域２４を順に接合したサイリスタ２０が形成される。
【００４７】
次に、図５（８）に示すように、上記第１領域２１を被覆するように、上記第３絶縁膜４３上にレジストマスク５５を形成し、リソグラフィー技術によって、第４領域２４上およびゲート電極３２上が開口されるように、上記レジストマスク５５に開口部５６を形成する。
【００４８】
次に、図６（９）に示すように、上記レジストマスク５５〔前記図５（８）参照〕をエッチングマスクに用いて、上記第３絶縁膜４３および第２絶縁膜４２をエッチングして第４領域２４上およびゲート電極３２上を露出させる開口部４８を形成する。その後、レジストマスク５５は除去する。
【００４９】
次に、図６（１０）に示すように、上記第１領域２１上、ゲート電極３２上、第４領域２４上に金属シリサイド膜２５、２６、２７を形成する。この金属シリサイド膜２５、２６、２７の形成方法の一例としては、全面にコバルト（Ｃｏ）膜を形成し、連続して窒化チタン膜を形成する。上記コバルト膜は、例えば８ｎｍの厚さに形成され、窒化チタン膜は、例えば３０ｎｍの厚さに形成される。次いで、シリサイド化の熱処理を行う、この熱処理の一例としては、熱処理温度を５００℃、熱処理時間を３０分に設定する。この熱処理後、アンモニア過水洗浄（例えばＳＣ１洗浄）を行い、引き続いて、硫酸過水洗浄（例えばＳＨ洗浄）を行う。そして再度、熱処理を行う。この時の熱処理条件は、例えば、熱処理温度を８００℃、熱処理時間を３０分に設定する。このようにして、金属シリサイド膜２５、２６、２７としてコバルトシリサイド（ＣｏＳｉ2）膜を形成する。この金属シリサイド膜２５、２６、２７は、上記コバルトシリサイド以外に、例えばチタンシリサイド、ニッケルシリサイド、ハフニウムシリサイド、タングステンシリサイド、タンタルシリサイド等を用いることもできる。
【００５０】
上記シリサイド化の工程において、上記説明では、レジストマスク５５を形成し、第３絶縁膜４３、第２絶縁膜４２を除去して第４領域２４、ゲート電極３２上を開口したが、レジストマスク５５によって第１領域２１上が被覆されていれば、第１絶縁膜４１をエッチングしても構わない。
【００５１】
その後、図示はしないが、サイリスタ２０を形成した側の全面に層間絶縁膜を形成した後、サイリスタ２０の第１領域２１（アノード側）、第４領域２４（カソード側）、ゲート電極３２配線等にコンタクトをとるための接続孔を形成、配線を形成する。
【００５２】
上記製造方法において、第２実施例として、上記第２領域２２を上記第３領域２３の上層に形成し、さらに第３領域２３の上層に形成した第２領域２２を上記開口部４７内にエピタキシャル成長させて延長形成させてもよい。この場合も、開口部４７内にエピタキシャル成長させた第２領域２２は開口部４７の内部に形成されていることが必要である。
【００５３】
上記半導体装置の製造方法によれば、開口部４７内に第２領域２２を形成し、第２領域２２を絶縁膜４７上に形成しない。すなわち第２領域２２は絶縁膜４０によって側部が被覆され、上部は第１領域２１によって被覆されているので、第１領域２１表面に金属シリサイド膜２５を形成しても、金属シリサイド膜２５が第２領域２２に接続されることはない。このため、電気的短絡不良を無くすことができる。また第１領域２１を第２領域２２上でかつ絶縁膜４０上の一部上にも形成するため、第１領域２１のコンタクト領域が広く形成されることになり、第１領域２１上に形成される接続孔（図示せず）と第１領域２１とのコンタクト余裕が十分に確保できる。このため、コンタクト不良を無くすことができる。しかも、第３領域２３上に、第２領域２２と第１領域２１とを積層して形成するので、また第４領域２４も第３領域２３上に形成することから、セル面積の縮小化が図れる。このため、高集積化が図れるという利点がある。
【００５４】
上記半導体装置の製造方法では、上記第２領域２２を上記第３領域２３の上層に形成し、さらに第３領域２３の上層に形成した第２領域２２を上記開口部４７内にエピタキシャル成長させて延長形成させてもよい。この場合も、開口部４７内にエピタキシャル成長させた第２領域２２は開口部４７の内部に形成されていることが必要である。
【００５５】
上記半導体装置の製造方法では、第４領域２４が形成される第３型領域２３上に、この第３型領域２３と同様な濃度の拡散防止層（図示せず）を、例えばｐ型エピタキシャル層で１０ｎｍ〜５０ｎｍの厚さに形成してもよい。この拡散防止層上に第４型領域２４を形成する。この場合、拡散防止層は絶縁膜４０に埋め込まれるように形成することが好ましい。このように、第４型領域２４と第３領域２３との間に拡散防止層を形成することから、第４型領域２４中の不純物が第３領域２３側に拡散するのを抑制することができる。また、拡散防止層を形成したことによるセル面積の増加はない。
【００５６】
上記半導体装置の製造方法では、第１領域２１が形成される第２型領域２２上に、この第２型領域２３と同様な濃度の拡散防止層（図示せず）を、例えばｎ型エピタキシャル層で１０ｎｍ〜５０ｎｍの厚さに形成してもよい。この拡散防止層上に第１型領域２１を形成する。この場合、拡散防止層は絶縁膜４０に形成された開口部４７の内部に収まるように形成することが好ましい。このように、第２型領域２２と第１領域２１との間に拡散防止層が形成されていることから、第１型領域２１中の不純物が第２領域２２側に拡散するのを抑制することができる。また、拡散防止層を形成したことによるセル面積の増加はない。
【００５７】
上記半導体装置の製造方法では、第１領域２１が形成される第２型領域２２上に、低濃度領域（図示せず）を形成してもよい。この低濃度領域上に上記第１領域２１を形成する。上記低濃度領域は、ノンドープ層もしくは上記第１領域２１よりも低濃度の第２伝導型（ｎ型）低濃度領域もしくは上記第１領域２１よりも低濃度の第１伝導型（ｐ型）低濃度領域で形成される。例えば、第２伝導型（ｎ型）低濃度領域の場合には上記第２領域２２よりも１桁〜２桁程度低い濃度に形成され、第１伝導型（ｐ型）低濃度領域の場合には上記第１領域２１よりも１桁〜２桁程度低い濃度に形成され、また膜厚は例えば１０ｎｍ〜５０ｎｍ程度に形成される。この場合、第２領域２２と低濃度領域とを併せた高さが開口部４７の深さをこえないように、低濃度領域が開口部４７の内部に収まるように形成される。このように、第２型領域２２と第１領域２１との間に低濃度領域を形成することから、電界が緩和され耐圧の向上が図れ、サイリスタ自体のリテンションの向上が見込める。また、低濃度領域を形成したことによるセル面積の増加はない。
【００５８】
上記半導体装置１は、第４領域２４が形成される第３型領域２３上に、低濃度領域（図示せず）を形成してもよい。この低濃度領域上に上記第４領域２４を形成する。上記低濃度領域は、ノンドープ層もしくは上記第４領域２４よりも低濃度の第２伝導型（ｎ型）低濃度領域もしくは上記第４領域２４よりも低濃度の第１伝導型（ｐ型）低濃度領域で形成される。例えば、第２伝導型（ｎ型）低濃度領域の場合には上記第４領域２４よりも１桁〜２桁程度低い濃度に形成され、第１伝導型（ｐ型）低濃度領域の場合には上記第３領域２３よりも１桁〜２桁程度低い濃度に形成され、また膜厚は例えば１０ｎｍ〜５０ｎｍ程度に形成される。この場合、拡散防止層は絶縁膜４０に埋め込まれるように形成することが好ましい。このように、第４型領域２４と第３領域２３との間に低濃度領域を形成することから、電界が緩和され耐圧の向上が図れ、サイリスタ自体のリテンションの向上が見込める。また、低濃度領域を形成したことによるセル面積の増加はない。
【００５９】
上記各実施例では、上記第１〜第３絶縁膜４１〜４３を窒化シリコン膜で形成したが、その他の絶縁膜で形成することもよく、例えば酸化シリコン膜で形成することもできる。また、例えば、第１絶縁膜４１を酸化シリコン膜で形成し、第２、第３絶縁膜４２、４３を窒化シリコン膜で形成するように、第１〜第３絶縁膜４１〜４３は異なる材質の絶縁膜で形成することもできる。すなわち、第１〜第３絶縁膜４１〜４３は選択エピタキシャル成長を可能とするマスクの機能を有する絶縁膜であればよい。
【図面の簡単な説明】
【００６０】
【図１】本発明の半導体装置係る一実施の形態（実施例）を示した概略構成断面図である。
【図２】本発明の半導体装置の製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図３】本発明の半導体装置の製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図４】本発明の半導体装置の製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図５】本発明の半導体装置の製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図６】本発明の半導体装置の製造方法に係る一実施の形態（実施例）を示した製造工程断面図である。
【図７】従来の半導体装置に係る一例を示した断面模式図である。
【図８】従来の半導体装置に係る一例を示した断面模式図である。
【図９】従来の半導体装置に係る問題点の一例を示した概略構成断面図である。
【図１０】従来の半導体装置に係る問題点の一例を示した平面レイアウト図である。
【図１１】従来の半導体装置に係る問題点の一例を示した概略構成断面図である。
【符号の説明】
【００６１】
１…半導体装置、２０…サイリスタ、２１…第１領域、２２…第２領域、２３…第３領域、２４…第４領域、２５，２６，２７…金属シリサイド膜、３２…ゲート電極、４０…絶縁膜、４７…開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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