(57)【要約】【課題】プログラム効率が高く、集積化に有利で、低電力や低プログラム電圧を用いるフラッシュＥＥＰＲＯＭ装置を提供する。【解決手段】ソース領域２３及びドレイン領域２５の形成されたＰ型半導体基板２１の上に浮遊ゲート２７及び調節ゲート２９が形成されている。ソース領域２３及びドレイン領域２５はＮ＋  不純物領域から形成される。チャンネル領域のうち、ソース領域側には基板２１より高濃度のＰ＋  不純物領域３１が形成されており、ドレイン領域側には基板２１と反対導電型であるＮ−  不純物領域３３が形成されている。【選択図】図３
2008219035.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の表面の付近のチャンネル領域の両側に形成されて、前記第１導電型と反対である第２導電型の不純物がドーピングされたソース領域及びドレイン領域と、
前記チャンネル領域のうち前記ソース領域の一部と隣接する領域に形成されて、前記第１導電型の不純物がドーピングされた第１不純物領域と、
前記チャンネル領域のうち前記ドレイン領域の一部と隣接する領域に形成されて、前記第２導電型の不純物がドーピングされた第２不純物領域と、
前記チャンネル領域上の半導体基板上に順次に形成されたゲート絶縁膜、浮遊ゲート、層間絶縁膜、調節ゲートとを備えることを特徴とするフラッシュＥＥＰＲＯＭ装置。
【請求項２】
前記第１導電型はＰ型又はＮ型であることを特徴とする請求項１に記載のフラッシュＥＥＰＲＯＭ装置。
【請求項３】
前記第１不純物領域の不純物濃度は前記半導体基板の不純物濃度より高いことを特徴とする請求項１に記載のフラッシュＥＥＰＲＯＭ装置。
【請求項４】
前記第２不純物領域の不純物濃度は前記ソース領域又はドレイン領域の不純物の濃度より低いことを特徴とする請求項１に記載のフラッシュＥＥＰＲＯＭ装置。
【請求項５】
第１導電型の半導体基板と、
前記半導体基板の表面の付近のチャンネル領域の両側に形成されて、前記第１導電型と反対である第２導電型の不純物がドーピングされたソース領域及びドレイン領域と、
前記チャンネル領域のうち前記ソース領域の一部と隣接する領域に形成されて、前記第１導電型の不純物がドーピングされた第１不純物領域と、
前記チャンネル領域のうち前記ドレイン領域の一部と隣接する領域に形成されて、前記第１導電型の不純物が前記第１不純物領域より低い濃度でドーピングされた第２不純物領域と、
前記チャンネル領域上の半導体基板の上に順次に形成されたゲート絶縁膜、浮遊ゲート、層間絶縁膜、調節ゲートとを備えることを特徴とするフラッシュＥＥＰＲＯＭ装置。
【請求項６】
前記第１導電型はＰ型又はＮ型であることを特徴とする請求項５に記載のフラッシュＥＥＰＲＯＭ装置。
【請求項７】
前記第１不純物領域の不純物濃度は前記半導体基板の不純物濃度より高いことを特徴とする請求項５に記載のフラッシュＥＥＰＲＯＭ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特にフラッシュＥＥＰＲＯＭ(Electrically Erasable Programmable Read Only Memory) 装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体メモリ装置のうち、ＲＡＭ(random access memory)種類のメモリ装置は電源の供給が中止されると、記憶された情報が消滅される特性を有する反面、ＲＯＭ(read only memory)種類のメモリ装置は外部から電源供給が中止されても記憶されている情報をそのまま保持する特性を有する。従って、このようなＲＯＭ種類のメモリ装置は不揮発性メモリ装置と呼ばれる。
【０００３】
これらの不揮発性メモリ装置のうち、電気的に情報を書込んだり（書込むことをプログラミングともいう）消滅させたりできるフラッシュＥＥＰＲＯＭ装置としては多様な種類のセルが提案されている。このうち、積層型のゲートセルは、米国特許第４，６９８，７８７号(Single transistor electrically programmable memory device and method 、発明者：Mnkherjee et al.、1987,10,6)で説明されたように図１に示すソース領域３と、ドレイン領域５と、浮遊ゲート７と、調節ゲート９とから構成された一つのトランジスタが半導体基板１の上に一つのメモリセルを構成する。前記浮遊ゲートはデータを格納する役割を果たし、調節ゲートは浮遊ゲートを制御する役割を果たす。
【０００４】
このような積層型のゲートセルのプログラム動作、消去動作、読取り動作は次のように行われる。プログラム動作は、ソース３に０Ｖの電圧を印加し、ドレイン５及び調節ゲート９にそれぞれ６Ｖ及び１２Ｖをそれぞれ印加して、ドレイン側のチャンネル領域から発生されるホット電子を浮遊ゲート７に注入してセルのスレショルド電圧を増加させることにより行われる。消去動作は、ドレイン５を浮遊させてソース３及び調節ゲート９にそれぞれ０Ｖ及び１２Ｖの電圧を印加し、浮遊ゲート７からソース３へとファウラノドハイムトンネルリング(Fowler Nordeim Tunneling)方法にて電子を放ってセルのスレショルド電圧を低下させることにより行われる。読取り動作は、制御ゲート９とドレイン５にそれぞれ５Ｖと１Ｖを印加し、セルの消去状態とプログラムされた状態とをオン電流の存在と不在を通して判読することにより行われる。
【０００５】
前記積層型のゲートセルはデータをプログラムするために高電圧を必要とし、プログラム速度が低い。
プログラム速度は浮遊ゲートに注入されるホット電子のフラックスに比例する。ホット電子を発生させるためには高い横方向電界を必要とし、生成されたホット電子を浮遊ゲートに効率よく注入させるためには高い縦方向電界を必要とする。従って、ドレイン側からのホット電子の注入が用いられる積層型のゲートセルにおいて、ホット電子の発生条件と生成されたホット電子を浮遊ゲートに注入する条件は互いに衝突する。結果的に、従来の積層型のゲートセルにおいて、プログラムの速度を向上させることは非常に難しい。
【０００６】
かつ、従来の積層型のゲートセルは高速でプログラムするためにドレイン及び調節ゲートにそれぞれ高電圧、例えばおおよそ６Ｖ及び１２Ｖの電圧をそれぞれ印加した。この際、チップに印加される外部の電源は５Ｖ又は３．３Ｖなので６Ｖ及び１２Ｖの電圧を生成させる別途の回路が必要になる。結果的に、チップの面積が増加される。
【０００７】
前述した積層型のゲートセルの問題点、即ち高電圧が必要でありプログラム速度が遅い問題点を解決するために、選択ゲートを有する分離型のゲートセルが提案された(IEEE ELECTRON DEVICE LETTERS, Page 540-542, VOL. EDL-7, NO.9 1986, 発明題:A Source-Side Injection Erasable Programmable Read-Only-Memory Device、発明者:A.T.WU et al.) 。ここで、前記分離型のゲートセルを図２に基づき説明する。
【０００８】
図２は従来のフラッシュＥＥＰＲＯＭ装置の分離型のゲートセルの構造とプログラム時のチャンネルの横方向電界を示した図面である。
具体的に、従来の分離型のゲートセルはソース領域１１及びドレイン領域１３の形成された半導体基板１０の上に浮遊ゲート１５及び調節ゲート１７が形成されて、前記浮遊ゲート１５及び調節ゲート１７の一側に選択ゲート１９が形成されている構造からなる。前記選択ゲート１９は選択トランジスタとして作用し、
前記調節ゲート１７はセンストランジスタとして作用する。従って、前記分離型のゲートセルは従来の積層型のゲートセルに選択トランジスタがさらに導入された構造である。前記選択トランジスタは前記センストランジスタに直列で連結される。
【０００９】
前記図２の分離型のゲートセルはプログラム時にセンストランジスタの調節ゲート１７に１２Ｖを印加して強いチャンネル反転状態を招き、選択トランジスタの選択ゲート１９にスレショルド電圧より約１Ｖ程度高い電圧、即ち２Ｖの電圧を印加して、ドレイン１３に５Ｖの電圧を印加する。このようにすると、センストランジスタは線形領域で作動され、選択トランジスタは飽和領域で作動される。
従って、強いチャンネル横方向電界は、図２に示したように、選択トランジスタのチャンネルピンチオフ領域、即ちセンストランジスタのソース側の付近に形成され、そこにホット電子を発生させる。かつ、前記ホット電子がセンストランジスタ部分を横切って移動するうちに、調節ゲート電圧により浮遊ゲートの下のチャンネルに誘導される強いチャンネル縦方向電界は、浮遊ゲートに注入されるホット電子の存在確率を増加させる。結果的に、分離型のゲートセルはプログラム効率を向上させることができる。
【００１０】
しかしながら、前述した分離型のゲートセルには次のような問題点がある。
（１）分離型のゲートセルのチャンネルの長さはセンストランジスタのチャンネルの長さと選択トランジスタのチャンネルの長さを合したものなので、分離型のゲートセルのセル面積は従来の積層型セルのセル面積より増加されて高集積化に不利である。
【００１１】
（２）分離型のゲートセルの製造において、選択トランジスタのゲート絶縁膜の蝕刻時、センストランジスタのゲート絶縁膜が損なわれる。
（３）分離型のゲートセルの製造において、マスクのミスアラインメントのためにバッチ(batch) 方法にて選択トランジスタのチャンネルの長さを高精度に調節しがたいという短所がある。
【００１２】
【特許文献１】米国特許第４６９８７８７号明細書
【非特許文献１】"IEEE ELECTRON DEVICE LETTERS",Page 540-542, VOL. EDL-7, NO.9 1986、  発明題:"A Source-Side Injection Erasable Programmable Read-Only-Memory Device"  発明者:A.T.WU et al.
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は前記のような問題点を解決するために案出されたものであり、プログラム効率が高く、集積化に有利で、低電力や低プログラム電圧を用いるフラッシュＥＥＰＲＯＭ装置を提供することにその目的がある。
【課題を解決するための手段】
【００１４】
前記目的を達成するために本発明によるフラッシュＥＥＰＲＯＭ装置は、第１導電型の半導体基板の上の第２導電型のソース及びドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャンネル領域のうち前記ソース領域の一部に隣接する領域に形成されている第１導電型の第１不純物領域と、前記チャンネル領域のうち前記ドレイン領域の一部に隣接する領域に形成されている第２導電型の第２不純物領域と、ゲート絶縁膜と、浮遊ゲートと、層間絶縁膜と、調節ゲートとを含む。
【００１５】
前記第１導電型はＰ型又はＮ型から構成される群より選択される何れか一つから構成される。かつ、前記第１不純物領域の不純物濃度は前記半導体基板の不純物濃度より高く、第２不純物領域の不純物濃度はソース領域又はドレイン領域の不純物の濃度より低い。
本発明の他の面によると本発明のフラッシュ装置は、第１導電型の半導体基板と、前記半導体基板の表面の付近の第２導電型のソース領域及びドレイン領域と、前記ソース領域と前記ドレイン領域との間のチャンネル領域のうち前記ソース領域の一部に隣接する領域に形成されている前記第１導電型の第１不純物領域と、前記チャンネル領域のうち前記ドレイン領域の一部に隣接している前記第１不純物領域の不純物濃度より低濃度を有する第２不純物領域と、前記チャンネル領域の上に形成されたゲート絶縁膜と、浮遊ゲートと、層間絶縁膜と、調節ゲートとを備える。前記第１導電型はＰ型又はＮ型からなる群より選択された何れか一つから構成される。前記第１不純物領域の不純物濃度は前記半導体基板の不純物濃度より高いことを特徴とする。
【００１６】
前記目的を達成するために、本発明のフラッシュＥＥＰＲＯＭ装置の製造方法は、第１導電型の半導体基板の上に犠牲絶縁膜を形成する段階と、前記半導体基板より高い不純物濃度を有する第１不純物領域を形成するために前記半導体基板の全面に第１導電型の不純物をイオン注入する段階と、前記犠牲絶縁膜を取り除く段階と、前記半導体基板の上に第１絶縁膜を形成する段階と、前記第１絶縁膜の上に第１ポリシリコン膜、第２絶縁膜、第２ポリシリコン膜を形成する段階と、前記第２ポリシリコン膜、第２絶縁膜、第１ポリシリコン膜、第１絶縁膜を順次にパタニングしてそれぞれ調節ゲート、層間絶縁膜、浮遊ゲート、ゲート絶縁膜を形成する段階と、前記ドレイン領域の付近の前記ゲート絶縁膜に隣接した半導体基板の表面の一部を露出するフォトレジストパターンを形成する段階と、前記フォトレジストパターンをマスクとして、前記半導体基板の全面に第２導電型の不純物をイオン注入して前記ゲート絶縁膜の低部分における前記半導体基板の表面の付近に第２不純物領域を形成する段階と、前記フォトレジストパターンを取り除く段階と、前記第２導電型の不純物が前記半導体基板の全面にイオン注入され前記半導体基板の表面の付近にソース及びドレイン領域を形成する段階とを含んでもよい。
【００１７】
前記第１不純物領域はホウ素（Ｂ）から形成され、前記第２不純物領域はリン（Ｐ）から形成される。前記第１導電型はＰ型又はＮ型からなる群より選択される何れか一つから構成される。
よって、フラッシュＥＥＰＲＯＭ装置のセルにおいて、集積度とプログラム効率を向上させることができる。更に、前記装置は低電圧かつ低電力でプログラミングできる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明を添付した図面に基づきさらに詳細に説明する。
図３を参照すると、ソース領域２３及びドレイン領域２５の形成されたＰ型半導体基板２１の上に浮遊ゲート２７及び調節ゲート２９が形成されている。前記ソース領域２３及びドレイン領域２５はＮ＋  不純物領域から形成される。
【００１９】
ここで、本発明のＥＥＰＲＯＭ装置のセルにおいて、新たな不純物領域が前記ソース領域２３とドレイン領域２５との間に位置するチャンネル領域に形成されている。即ち、チャンネル領域のうち、ソース領域側には基板２１より高濃度のＰ＋  不純物領域３１が形成されており、ドレイン領域側には基板２１と反対導電型であるＮ−  不純物領域３３が形成されている。本発明はチャンネル領域にＰ＋  不純物領域３１とＮ−  不純物領域３３を形成することにより、図５に説明されたように、プログラムの効率を向上させることができる。
【００２０】
図４を参照すると、フラッシュＥＥＰＲＯＭ装置のセルは、チャンネル領域のうち、ソース領域側に基板２１より高濃度のＰ＋  不純物領域３１を形成し、ドレイン側に前記Ｐ＋  不純物領域３１より低濃度のＰ−  不純物領域３５を形成することにより、プログラムの効率を向上させることができる。図４において、前記図２と同一な参照符号は同一部材を示す。
【００２１】
次に、図３を参照して本発明のＥＥＰＲＯＭ装置のセル動作を説明する。  
具体的に、本発明のＥＥＰＲＯＭ装置は直列で作動する増加型トランジスタ部（Ａ）と空乏型トランジスタ部（Ｂ）とから分けられて、プログラミング動作は分離型のゲートセルと類似である。プログラミング動作は、積層型のゲートセルに印加される電圧より低い５Ｖかそれ以下の電圧をドレイン２５に印加し、制御ゲート２９に１０Ｖかそれ以下の電圧を印加し、ソース２３と基板２１に０Ｖを印加してゲート接合チャンネル領域からホット電子を生成させて、生成されたホット電子を浮遊ゲート２７に流すことによりスレショルド電圧を増加させて行われる。
【００２２】
ここで、負のスレショルド電圧を有する本発明のＥＥＰＲＯＭ装置の空乏型トランジスタ部（Ｂ）はトランジスタの線形領域で作動され、従来の分離型のゲートセルのセンストランジスタと同一な役割を果たす。その反面、正のスレショルド電圧を有する本発明のＥＥＰＲＯＭ装置の増加型トランジスタ部（Ａ）はトランジスタの飽和領域で作動され、従来のゲート分離型のゲートセルの選択トランジスタと同一な役割を果たす。従って、空乏型のチャンネル領域はドレイン電圧の小部分を占め、ドレイン電圧（Ｖｄｓ  or  Ｖｏｌ）のほとんどは接合チャンネル領域でピンチオフ(pinch-off) を招く。結果的に、高い横方向電界は空乏型トランジスタ部（Ｂ）のソース側の付近でホット電子を生成して中間チャンネル注入を可能にする。かつ、調節ゲート電圧により強い縦方向電界が誘起される。従って、中間チャンネルで生成されたホット電子は、ドレイン方向に流れる途中に注入のために浮遊ゲート２７の方に方向を転換することが容易である。以降、本発明のＥＥＰＲＯＭ装置は積層型ゲート中間チャンネル注入( ＳＭＣＩ) セル装置という。
【００２３】
一方、消去動作は、ドレイン２５と調節ゲート２９にそれぞれ５Ｖ及び１２Ｖの電圧を印加して、ソース２３は浮遊させ基板２１に０Ｖの電圧を印加することにより、浮遊ゲート２７の電子をファウラノドハイムトンネルリング方法にて放ちスレショルド電圧を減少させることにより行われる。なお、読取り動作は、制御ゲート電圧（Ｖｃｇ＝５Ｖ，ドレイン電圧Ｖｄｓ＝１Ｖ）におけるドレイン電流によりモニタされるセルのスレショルド電圧に応じて消去状態又はプログラム状態を判読して行われる。
【００２４】
前記議論を図３と図５乃至図７に基づき詳細に説明する。
図５乃至図７はチャンネルに応じる、1)電界の横方向、縦方向成分を示したシミュレートされたプロファイル、2)バンド曲げ及びチャンネルポテンシャルを示す伝導エネルギバンドのシミュレートされたプロファイル、3)界面において反転された電子の濃度のシミュレートされたプロファイルをそれぞれ示した図面である。シミュレーションに用いられたバイアス条件はドレイン電圧（Ｖｄｓ＝４Ｖ）と８Ｖ乃至４Ｖの浮遊ゲート電圧（Ｖｆｇ）である。このようなバイアス条件は典型的なプルグラム条件をうまくシミュレーションしたものである。
【００２５】
装置の幅Ｂと長さは全て０．５μｍである。浮遊ゲートの下のトンネル絶縁層と、浮遊ゲートと調節ゲートとの誘電層の厚みはそれぞれ１００Åと２００Åである。装置のカップリング定数は０．７５である。図５の参照符号”ａ”と”ｂ”はそれぞれ縦方向電界のサイズと横方向電界のサイズを示す。
【００２６】
図５に示したように、プログラミングの開始において典型的な場合である大きな浮遊ゲート電圧、例えばＶｆｇ＝８Ｖの場合には、電子がＮ−  領域３３の表面に積層され、装置の空乏型部（Ｂ）のチャンネル抵抗はさらに減少される。従って、ほとんどのＶｄｓは増加型部（Ａ）の仮想ドレインに移送されゲートされた接合を通して落とされることによりチャンネルがピンチオフされる。結果的に、強い横方向電界がそこに発達する。これと同時に、大きいＶｆｇはチャンネルのみならず薄い絶縁層を通して強い縦方向電界を誘起する。即ち、ホット電子が中間チャンネルの付近で効率よく生成されて、分離型ゲート装置で示したような注入のために浮遊ゲートの方に流れる方向を効率よく転換することができる。
【００２７】
プログラム時間が長くなり浮遊ゲートに蓄積される過度な電子の数が増加するほどＶｆｇは低くなる( 例えば、６Ｖ) 。この場合、装置の増加された空乏型部（Ｂ）のチャンネル抵抗はＶｂｓの大分を占め、接合における横方向電界の大きさのピークは接合領域で減少される。Ｖｂｓが低くまると共にチャンネル電界の縦方向の成分も減少される。結果的に、プログラム効果は急激に減少される。Ｖｆｇをさらに減少させると、例えば４Ｖになると空乏型部分（Ｂ）チャンネルはピンチオフされ、付加的な高電界領域が従来の分離型ゲート装置のようにドレインターミナルの付近に形成され得る。
【００２８】
図５に示されたチャンネル電界プロファイルはプログラミングにおけるホット電子の中間チャンネルの注入を可能にする。このような電界形状は直列で作動する二つのタイプのトランジスタのＶｄｓ分割から起こるものである。図６はチャンネルにおけるバンドの曲げ又はチャンネルポテンシャルの分布を示す。８Ｖのような大きいＶｆｇは増加型部分（Ａ）、特に図６にはっきりと示したようにゲートされた接合部分に捕獲される。プログラム時間が増加するに伴いＶｆｇが低まると、Ｖｄｓのほとんどは減少される。さらにＶｆｇを低めると、即ち４Ｖとドレインの付近で伴われたチャンネルピンチオフでは下を向く鋭いバンド曲げにより表される二つの高電界領域が形成されることができる。一つは接合領域に、もう一つはドレインターミナルの付近に形成され得る。
【００２９】
図６に示されたチャンネルにおけるバンド曲げは図７に示した界面における反転された電子濃度プロファイルと密接な関連かある。このような電子濃度プロファイルから定電流を保つためには、チャンネルの各ポイントで要求されるバンドの曲げの大きさが明らかになる。ゲートされた接合チャンネル領域における電子濃度の急激な変化は比較的小さいＶｄｓでも高い横方向電界が存在するのを明らかに証明することである。
【００３０】
本発明のＳＭＣＩと分離型のゲートメモリセルとは非常に類似していることが分かる。分離型のゲートセルにおいて、ソース側の注入は選択ゲートを導入し仮想ドレインの付近のチャンネルピンチオフを誘起することにより可能になった。ＳＭＣＩセルにおいて、注入機構は浮遊ゲートの下に合体されるＰ＋  −Ｎ−  接合を通して実行される。ゲートの下部のＮ−  領域は半導体装置の増加型部分（Ａ）と直列で連結された非活性抵抗の役割より活性トランジスタの役割を果たす。なお、Ｐ＋  −Ｎ−  接合を付加することにより、類似なプログラミング効果を得ることができる。
【００３１】
前記ＳＭＣＩセルを理論的に特性化し、数値的なシミュレーションを用いて他の半導体装置の構造と比較した。次に、実験的に議論することにする。
図８はプログラミング特性、即ち時間に対するスレショルド電圧（Ｖｔｈ）の変位を示したグラフである。測定時に用いられたＳＭＣＥセルの大きさと変数は図５乃至図７で説明した条件と同一である。かつ、ＳＭＣＩセルのドレイン側がＮ型の不純物原子にてドーピングされたことを除くと、従来の積層型のゲートセルのサイズと変数はＳＭＣＩセルのものと同一である。なお、参照符号”ａ１”と”ｂ１”はＶｄｓ＝５ＶとＶｃｇ＝１０Ｖの条件で現れる結果であり、”ａ２”と”ｂ２”はＶｄｓ＝３ＶとＶｃｇ＝１０Ｖの条件で現れる結果である。
【００３２】
図８に示したように、ＳＭＣＩセルは従来のセルより一桁程度早い速度でプログラムする。このような結果は中間チャンネルの注入が実際のドレイン側の注入より向上されたプログラム効果を有するということを示す。さらに、ＳＭＣＩセルはＶｄｓ＝３Ｖで５０μｓ程度でプログラムされる。これは魅力的な結果を招き、即ちＳＭＣＩセル変数が微細化かつ最適化されるとき、３Ｖの供給電圧を有する高密度ＮＯＲフラッシュメモリＩＣは電源増加回路を用いず実現され得る。内部の高電圧を生成するために電力を消耗する必要がないため、ＳＭＣＩセルにおいてビットのサイズを８ビットから３２ビットへと増加させることができる。
【００３３】
ＳＭＣＩフラッシュメモリセルにおいて、さらに早いプログラム速度に対する基本的な物理論について更に議論した。このようにして、本発明の潜在力をさらに根本的な水準で評価することができる。プログラミングは浮遊ゲートへの電子のフラックスに直接的に比例する。前記フラックスは制御ゲートと浮遊ゲートが短絡された参照素子におけるゲート電流を分析することにより測定される。
【００３４】
図９はＳＭＣＩ参照セルと積層型のゲートセルからの典型的なプログラム条件下で測定されたゲート電流Ｉｇを示したグラフである。
図９にはＳＭＣＩ参照セルと積層型セルからの他のドレイン電圧（Ｖｄ）の条件下で測定されたＶｆｇに対するゲート電流Ｉｇが示されている。ＳＭＣＩセルのＩｇが全てのドレイン電圧に対して従来のセルより大きいことは明白である。
ＳＭＣＩセルにおいて、小さいドレイン電圧、例えばＶｄｓ＝３Ｖのドレイン電圧に対するゲート電流は従来の装置からのＩｇに比べて約二桁程度大きいことが明らかになる。これは図８に示したように、ＳＭＣＩが３Ｖの電力供給電圧を用い５０μｓでプログラムされることにさらに一致する。
【００３５】
前記プログラム効率は参照素子から測定される幾つかの電流比により通常的に検証される。ここで、参照素子とは浮遊ゲートが制御ゲートに電気的に連結された素子のことを言う。Ｉｇの主ソースがドレイン電流に寄与する電子だから、前記効率はゲートとドレイン電流の比（Ｉｇ／Ｉｄ）を通してその量を測定することができる。
【００３６】
図１０に示したように、ＳＭＣＩセルにおける電流比（Ｉｇ／Ｉｄ）は従来の積層セルより大きいことは当然のことである。特に、低ドレイン電流、例えばＶｄｓ＝３Ｖの低ドレイン電流に対してＳＭＣＩの１０−７の測定された電流比は従来のセルに比べて二桁程度大きい。これは、ＳＭＣＩメモリセルの優れた長所のうち一つである。
【００３７】
高いプログラム効率、即ち大きいＩｇ／Ｉｄ値はＳＭＣＩセルにおけるチャンネル技術に堅く基づいたものである。浮遊ゲートへの電子のフラックスを決定する主な要素は二つである。浮遊ゲートへの（Ｉ）ホット電子生成と（II）ホット電子の捕獲である。ホット電子は常に衝突イオン化によりホールと対をなして生成されるので、ホット電子生成過程は基板（この場合にはホール）電流Ｉｂを測定することによりモニタできる。
【００３８】
図１１はＳＭＣＩと従来の積層型のゲート参照セルのＶｆｇに対するドレイン電流と基板電流との比（Ｉｂ／Ｉｄ）を示したグラフである。
詳しく説明すると、電流の比（Ｉｂ／Ｉｄ）は衝突イオン化効率を明らかに示している。高いＶｆｇに対して、ＳＭＣＩ装置の衝突イオン化は一桁程度大きい。これは三極領域で作動するＳＭＣＩ装置の増加型部分のさらに短いチャンネルの長さに起因するものである。ところが、前記値は印加される電圧の広範囲にかけて前記二つの装置における衝突イオン化の効率がほぼ同一であることを示す。
【００３９】
その反面、図１０に示されたＩｂ／Ｉｄの値はＳＭＣＩセルにおけるプログラム効率が図１１に示した生成されるホット電子の観測される効率から予測される値より大変高い。これは、小さいドレイン電流、例えばＶｄｓ＝３Ｖのドレイン電流の場合、電流比（Ｉｇ／Ｉｄ）はこのような装置において二桁程度の大きさだけ異なるということを明らかに証明する。それ故に、ホット電子の浮遊ゲートへの捕獲効率がＳＭＣＩセルのものより更に高いということが証明される。
【００４０】
ＳＭＣＩセルにおける大きい捕獲効率は再び中間チャンネル注入を可能にするチャンネル機構に起因する。チャンネルの内部でホット電子が生成されるとき、ホット電子はドレインターミナルを通して現れる前にチャンネルでさらに長い滞留時間を過ごす。従って、前記ホット電子は注入のための浮遊ゲートへと方向転換する可能性が更に高い。ゲート酸化膜のみならずチャンネルにおける強い縦方向電界の存在に加えて、注入又は捕獲の効率はゲート酸化膜のショットキー障壁の低下により増加される。
【００４１】
このように測定された電流比Ｉｇ／ＩｄとＩｂ／Ｉｄを用いて概念的な基礎に基づきプログラムの効率を説明する。前記議論は同一な値を定量的に分析したり解釈したりすることにより行われる。
図１２乃至図１３は従来の参照積層型のゲートセルとＳＭＣＩ参照セルに応じるホット電子の反転熱エネルギ（１／ｋＴｅ）に対するイオン化効率（Ｉｂ／Ｉｄ）を示したグラフである。ここで、ｋはボルツマン定数であり、Ｔｅはケルビン電子温度である。
【００４２】
図１２乃至図１３において、ホット電子はマックスウェルボルツマン分散関数により描写されると仮定する。特に、図１２と図１３はＶｆｇ（３−８Ｖ）とＶｄの広範囲にかけて測定される電流比Ｉｄ／Ｉｂがセミログスケール上の直線に一致するという点で意味がある。ホット電子の昇温されたモデルはプログラムに用いられるバイアスの範囲内で有効である。さらに、図１２乃至図１３における二つの直線はこのように反転された電子温度軸で相互仮想的に重なる。これは異なる構造を有する二つの参照装置から得られたイオン化値の二つの配列だという点から注目すべきである。従って、図１２と図１３は高い電界領域における衝突イオン化がホット電子の昇温のみに頼る通常的な工程だという実験的な証拠を直接的に示している。
【００４３】
図１４及び図１５は従来の積層型のゲートセルとＳＭＣＩ参照セルから測定された反転電子エネルギ（１／ｋＴｅ）に対するプログラム効率（Ｉｇ／Ｉｄ）を示したグラフである。図１４はＩｇ／Ｉｄ値を反転電子温度又はエネルギに対して示したものである。かつ、図１４は約３ｅＶ又はそれ以上のエネルギを有する電子のトンネルリング確率のみならず、熱イオン化確率をも示す。このような電子エネルギに対する二つの確率を合した値は測定された値より大きい。それゆえ、前記確率の差は浮遊ゲートに実際に至るホット電子の捕獲効率を示す。予測されたように、捕獲効率は電子の運動エネルギが増加するに伴い減少される。  かつ、図１５は類似な理論的な曲線と共にＳＭＣＩ参照装置から連関される値を示している。前述したように、捕獲効率はＳＭＣＩ素子で、特にさらに小さいドレイン電圧で大きく現れる。
【００４４】
さらに、従来の積層型のゲートセルとフラッシュメモリセルから得た値を比較してからさらに議論する。
図１６は一回のプログラム特性を示す従来の積層型のゲートセルとＳＭＣＩ参照セルからのドレイン電圧（Ｖｄｓ）に対するＩｄを示したものである。
詳細に説明すると、図１６は一回のプログラム特性を示し、Ｖｃｇ＝１０Ｖの条件下でＳＭＣＩと従来のセルからのトランジスタＩｄ−Ｖｄｓ曲線を比較したものである。ＳＭＣＩセルはドレイン電流の急激な減少により証明されるプログラムの開始において従来のセルに比べて５０％程度低い電力を消耗することと示された。
【００４５】
図１７は従来の積層型のゲートセルとＳＭＣＩ参照セルからの多様なＶｆｇにおけるドレイン電圧（Ｖｄｓ）に対するＯＦＦ電流（Ｉｄ）を示したグラフである。
詳細に説明すると、前記二つのセルから検出される漏れ電流は電子のバンドからバンドへのトンネルリングに起因するものである。図１７によると、従来の技術とは異なり、ＳＭＣＩセルで浮遊ゲートの下部のｐ−ｎ接合の傾斜する特徴は与えられたＯＦＦ通制ゲートバイアスで漏れ電流を急激に減少させる結果を招く。前記さらに小さい漏れ電流は大きい接合耐久条件を生成する。
【００４６】
本発明によるフラッシュＥＥＰＲＯＭ装置のセルの製造方法を説明することにする。
（第１参考例）
図１８はＰ＋  不純物領域４５及び第１絶縁膜４３を形成する段階を示している。
【００４７】
具体的に、第１導電型の半導体基板、例えばＰ型のシリコン基板４１に犠牲絶縁膜（図示せず）を形成する。次いで、前記犠牲絶縁膜の形成されたシリコン基板４１の全面にＢＦ２ を５０ＫｅＶのエネルギと５Ｅ１３／ｃｍ２のドーズでイオン注入して基板より高濃度の第１導電型のＰ＋  不純物領域４５を形成する。前記犠牲絶縁膜を取り除いた後、Ｐ＋  不純物領域４５の形成されたシリコン基板４１の全面に第１絶縁膜４３を形成する。
【００４８】
図１９は浮遊ゲート用の第１ポリシリコン膜４７、第２絶縁膜４９及び調節ゲート用の第２ポリシリコン膜５１を形成する段階を示している。
具体的には、前記第１絶縁膜４３の上に浮遊ゲート用の第１ポリシリコン膜４７を形成した後、前記第１ポリシリコン膜４７の上にシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜から構成された第２絶縁膜４９を形成する。引き続き、前記第２絶縁膜４９の上に調節ゲート用の第２ポリシリコン膜５１を形成する。
【００４９】
図２０はゲート絶縁膜４３ａ、浮遊ゲート４７ａ、層間絶縁膜４９ａ及び調節ゲート５１ａを形成する段階を示したものである。具体的には、前記第２ポリシリコン膜５１、第２絶縁膜４９、第１ポリシリコン膜４７及び第１絶縁膜４３をパタニングして調節ゲート５１ａ、層間絶縁膜４９ａ、浮遊ゲート４７ａ及びゲート絶縁膜４３ａを形成する。
【００５０】
図２１はＮ−  不純物領域５５を形成する段階を示したものである。
具体的には、後に形成されるドレイン領域が露出されたフォトレジストパターン５３を形成する。前記フォトレジストパターン５３をマスクとして、リン（Ｐ）を８０ＫｅＶのエネルギと５．０Ｅ１４／ｃｍ２ のドーズ量でイオン注入する。
【００５１】
次いで、前記フォトレジストパターン５３を取り除いた後、イオン注入されたシリコン基板４１を９５０℃で熱処理して、前記浮遊ゲート４７の下部に位置するシリコン基板４１に第２導電型のＮ−  不純物領域５５を形成する。
図２２はソース領域５７及びドレイン領域５９を形成する段階を示したものである。具体的には、基板の全面に砒素（Ａｓ）を７０ＫｅＶのエネルギと５．０Ｅ１５／ｃｍ２のドーズ量でイオン注入して第２導電型のソース領域５７及びドレイン領域５９を形成する。次いで、前記調節ゲート５１ａを覆いソース領域５７及びドレイン領域５９を露出するコンタクトホールを有する絶縁膜（図示せず）を形成してから、本発明によるフラッシュＥＥＰＲＯＭ装置のセルを完成する。
（第２参考例）
第２参考例において、前記第１参考例と同一な参照符号は同一な部材を示す。かつ、第２参考例に応じる方法においてもＰ＋  不純物領域４５及びＮ−  不純物領域５５の形成方法を除くと同一である。
【００５２】
まず、前記第１参考例の図１９及び図２０の段階で説明したように、Ｐ型のシリコン基板にゲート絶縁膜４３ａ、浮遊ゲート４７ａ、層間絶縁膜４９ａ及び調節ゲート５１ａを形成する。次に、図２３及び図２４の段階を順次に施す。
図２３はＮ−  不純物領域６３を形成する段階を示したものである。
具体的には、後に形成されるドレイン領域が露出された第１フォトレジストパターン６１を形成する。次いで、前記第１フォトレジストパターン６１をマスクとして、リン（Ｐ）を８０ＫｅＶのエネルギと５．０Ｅ１４／ｃｍ２ のドーズ量で基板の垂直方向に対して所定の角度（θ）でイオン注入する。次に、前記第１フォトレジストパターン６１を取り除いた後、イオン注入されたシリコン基板４１を９５０℃で熱処理して、前記浮遊ゲート４７ａの下部に位置するシリコン基板４１にＮ−  不純物領域６３を形成する。熱処理時間及び温度は形成しようとするＮ−  不純物領域６３の長さに応じて調節できる。
【００５３】
図２４はＰ＋  不純物領域６７を形成する段階を示している。まず、後に形成されるソース領域が露出された第２フォトレジストパターン６５を形成する。前記第２フォトレジストパターン６５をマスクとして、ホウ素（Ｂ）を６０ＫｅＶのエネルギと５．０Ｅ１３／ｃｍ２ のドーズ量で基板の垂直方向と所定の角度（θ）でイオン注入する。ここで、前記イオン注入角度（θ）は後に形成されるＰ＋  不純物領域の長さに応じて調節できる。
【００５４】
次いで、前記第２フォトレジストパターン６５を取り除いた後、イオン注入されたシリコン基板を９５０℃で熱処理して、前記浮遊ゲート４７ａの下部に位置するシリコン基板４１にＰ＋  不純物領域６７を形成する。この際、熱処理時間及び温度は形成しようとするＰ＋  不純物領域６の長さに応じて調節できる。次に、前記第１参考例と同様にソース領域、ドレイン領域及び配線工程を行い、本発明のフラッシュＥＥＰＲＯＭ装置のセルを完成する。
【００５５】
前記第２参考例において、Ｎ−  不純物領域６３及びＰ＋  不純物領域６７の形成
手順は取り替えられてもよい。
（第３参考例）
第３参考例において、前記第１参考例及び第２参考例と同一な参照符号は同一部材を示す。かつ、第３参考例は前記第１参考例及び第２参考例のＰ＋  不純物領域４５及びＮ−  不純物領域５５の形成方法を除くと同一である。
【００５６】
図２５はＮ−  不純物領域６９及び第１絶縁膜４３を形成する段階を示している。具体的には、第１導電型の半導体基板、たとえばＰ型のシリコン基板４１に犠牲絶縁膜（図示せず）を形成する。次いで、前記犠牲絶縁膜の形成されたシリコン基板４１の全面にリン（Ｐ）を４０ＫｅＶのエネルギと５Ｅ１５／ｃｍ２のドーズ量でイオン注入して、基板より高濃度の第２導電型のＮ−  不純物領域６９を形成する。さらに、前記半導体基板４１の上に第１絶縁膜４３を形成する。
【００５７】
次いで、第１参考例の図１９乃至図２０の段階に説明したように、Ｐ型のシリコン基板４１にゲート絶縁膜４３ａ、浮遊ゲート４７ａ、層間絶縁膜４９ａ及び調節ゲート５１ａを形成する。引き続き、前記第２参考例における図２４の段階を施して、前記シリコン基板４１に前記Ｎ−  不純物領域６９と隣接したＰ＋  不純物領域７１を図２６に示したように形成する。次に、前記第１参考例と同様にソース領域５７、ドレイン領域５９及び配線工程を行い、本発明のフラッシュＥＥＰＲＯＭ装置のセルを完成する。
【００５８】
本発明のフラッシュＥＥＰＲＯＭ装置のセルはＰ型のシリコン基板を用いて製造したが、Ｎ型のシリコン基板を用いて製造することもできる。このような場合には、ソース領域、ドレイン領域及びチャンネルの間に形成されるＰ＋  不純物領域及びＮ−  不純物領域の極性も変えなければならない。
以上、ＳＭＣＩフラッシュメモリセルを理論的かつ実験的に詳細に説明した。
理論的に、前記セルの構造は効果的なプログラミングに好適である。ゲートされた空乏領域で高電界が形成されるので、低ドレイン電圧を用いてもホット電子を生成するための衝突イオン化と連続するプログラミングのための送出のための高い横方向の電界を励起することができる。さらに、チャンネルでの滞留時間が長いほど捕獲効率は増加される。実験を通してＳＭＣＩセルにおけるプログラム速度が１０倍程度早いことが分かった。さらに、前記装置は大きい接合耐久条件を有し、低電力でプログラムすることができる。
【００５９】
（発明の効果）
本発明のフラッシュＥＥＰＲＯＭ装置のＳＭＣＩセルは従来の分離型のゲートセルで製造されたものと同一な面積を有するので、集積度が従来の分離型のゲートセルより高くなる。かつ、本発明のフラッシュＥＥＰＲＯＭ装置のＳＭＣＩセルのプログラム効率は従来の積層型Ｔのゲートセルに比べて増加され得る。なお、ＳＭＣＩセルを有する装置は低電圧と低電力でプログラムされ得る。
【００６０】
さらに、ＳＭＣＩセルでの消去は、従来の積層型のゲートセルにおける浮遊ゲートから接地された共通ソースへの送出より浮遊ゲートからドレインへの電子の電界送出を通して行われる。従って、消去はＳＭＣＩセルでバイト単位で行われるために、従来のフラッシュメモリにおける大きい部分消去の限界が克服される。
【００６１】
かつ、従来のフラッシュセルでは、消去の途中に界面からＮ＋  ソースへと拡散される大きいバンド曲げ(band bending)が電子−ホール対の生成を招いた。前記生成されたホールは反転されたバイアスのＮ＋  −Ｐ−  ソース接合で大きい横方向
の電界によりチャンネルに沿って更に加速され、酸化膜で止められる。従って、
1)過度消去、2)ゲート妨害の増加、3)装置変数におけるストレスによる変化等の望ましくない効果が招かれる。ところが、本発明によるＳＭＣＩ装置では、ドレインに二重拡散されるホールがＮ＋  −Ｐ−  ソース接合の場合よりさらに小さい横方向の電界に従属される。従って、前記従来の装置で現れた消去時の短所が本発明のＳＭＣＩセルでは著しく改善される。
【００６２】
本発明は前記実施例に限られず、本発明が属した技術的思想内で当分野において通常の知識を有する者により多くの変形が可能であることは明白である。
【図面の簡単な説明】
【００６３】
【図１】従来のフラッシュＥＥＰＲＯＭ装置の積層型のゲートセルを示した断面図である。
【図２】従来のフラッシュＥＥＰＲＯＭ装置の分離型のゲートセルの構造とプログラム時に用いられたバイアス下で形成されたチャンネル横方向の電界を示した図面である。
【図３】本発明によるフラッシュＥＥＰＲＯＭ装置におけるセル構造の一例を示した断面図である。
【図４】本発明によるフラッシュＥＥＰＲＯＭ装置におけるセル構造の他の例を示した断面図である。
【図５】本発明によるチャンネルの横方向、縦方向の電界成分に応じて行われたプロファイルである。
【図６】本発明による伝導エネルギバンドに応じて行われたプロファイルである。
【図７】本発明による界面で反転された電子の濃度に応じて行われたプロファイルを示した図面である。
【図８】本発明による時間対スレショルド電圧の変位に応じるプログラム時の特性を示した図面である。
【図９】参照ＳＭＣＩと積層型のゲートセルからの典型的なプログラム条件下でプログラム時の特性を示した図面である。
【図１０】従来の積層型のゲートセルと参照ＳＭＣＩセルから測定された浮遊ゲート電圧（Ｖｆｇ）に対してドレイン電流とゲート電流の比（Ｉｇ／Ｉｄ）を示した図面である。
【図１１】従来の積層型のゲートセルと参照ＳＭＣＩセルから測定された浮遊ゲート電圧（Ｖｆｇ）対ドレイン電流に対する半導体基板電流の比（Ｉｂ／Ｉｄ）を示した図面である。
【図１２】従来の積層型のゲートセルとＳＭＣＩセルによるホット電子の反転熱エネルギ（１／ｋＴｅ）に対するイオン化効率（Ｉｂ／Ｉｄ）をそれぞれ示したグラフである。
【図１３】従来の積層型のゲートセルとＳＭＣＩセルによるホット電子の反転熱エネルギ（１／ｋＴｅ）に対するイオン化効率（Ｉｂ／Ｉｄ）をそれぞれ示したグラフである。
【図１４】従来の積層型のゲートセルとＳＭＣＩセルから測定された電子エネルギ（１／ｋＴｅ）に対するプログラム効率（Ｉｇ／Ｉｄ）をそれぞれ示したグラフである。
【図１５】従来の積層型のゲートセルとＳＭＣＩセルから測定された電子エネルギ（１／ｋＴｅ）に対するプログラム効率（Ｉｇ／Ｉｄ）をそれぞれ示したグラフである。
【図１６】従来の積層型のゲートセルと参照ＳＭＣＩセルからのドレイン電圧（Ｖｄｓ）に対するＩｄを示したグラフであり、一回のプログラミング特性を示している。
【図１７】従来の積層型のゲートセルとＳＭＣＩ参照セルからの多様なＶｆｇにおけるドレイン電圧（Ｖｄｓ）に対するＯＦＦ電流（Ｉｄ）を示したグラフである。
【図１８】本発明によるフラッシュＥＥＰＲＯＭ装置のセルの製造方法の第１参考例を示した断面図である。
【図１９】本発明によるフラッシュＥＥＰＲＯＭ装置のセルの製造方法の第１参考例を示した断面図である。
【図２０】本発明によるフラッシュＥＥＰＲＯＭ装置のセルの製造方法の第１参考例を示した断面図である。
【図２１】本発明によるフラッシュＥＥＰＲＯＭ装置のセルの製造方法の第１参考例を示した断面図である。
【図２２】本発明によるフラッシュＥＥＰＲＯＭ装置のセルの製造方法の第１参考例を示した断面図である。
【図２３】本発明によるフラッシュＥＥＰＲＯＭ装置のセルの製造方法の第２参考例を示した断面図である。
【図２４】本発明によるフラッシュＥＥＰＲＯＭ装置のセルの製造方法の第２参考例を示した断面図である。
【図２５】本発明によるフラッシュＥＥＰＲＯＭ装置のセルの製造方法の第３参考例を示した断面図である。
【図２６】本発明によるフラッシュＥＥＰＲＯＭ装置のセルの製造方法の第３参考例を示した断面図である。
【符号の説明】
【００６４】
２１    半導体基板
２３    ソース領域
２５    ドレイン領域
２７    浮遊ゲート
２９    調節ゲート
３１    Ｐ＋  不純物領域
３３    Ｎ−  不純物領域
【図１】
2008219035.tif 000003
【図２】
2008219035.tif 000004
【図３】
2008219035.tif 000005
【図４】
2008219035.tif 000006
【図５】
2008219035.tif 000007
【図６】
2008219035.tif 000008
【図７】
2008219035.tif 000009
【図８】
2008219035.tif 000010
【図９】
2008219035.tif 000011
【図１０】
2008219035.tif 000012
【図１１】
2008219035.tif 000013
【図１２】
2008219035.tif 000014
【図１３】
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【図１４】
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【図１５】
2008219035.tif 000017
【図１６】
2008219035.tif 000018
【図１７】
2008219035.tif 000019
【図１８】
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【図１９】
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【図２０】
2008219035.tif 000022
【図２１】
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【図２２】
2008219035.tif 000024
【図２３】
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【図２４】
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【図２５】
2008219035.tif 000027
【図２６】
2008219035.tif 000028