(57)【要約】【課題】  電源供給が停止されたときに簡素な構成で表示オフ状態に移行できる駆動回路、電気光学装置及び電子機器を提供する。【解決手段】  複数のゲート線と、複数のソース線と、複数の画素電極と、各ゲート線により選択された各スイッチ素子が各ソース線と各画素電極とを電気的に接続する複数のスイッチ素子と、複数の画素電極と電気光学物質を介して対向して設けられる対向電極とを含む電気光学装置を駆動するための駆動回路は、複数のソース線を短絡するソース線短絡回路と、複数のソース線の短絡ノードと対向電極の電圧が供給される対向電極出力ノードとの間に設けられたノード短絡スイッチとを含み、駆動回路の電源供給が停止したときに、ソース線短絡回路及びノード短絡スイッチが導通状態に設定される。【選択図】      図１０
2008096479.tif 000002
【特許請求の範囲】
【請求項１】
複数のゲート線と、
複数のソース線と、
複数の画素電極と、
各ゲート線により選択された各スイッチ素子が各ソース線と各画素電極とを電気的に接続する複数のスイッチ素子と、
前記複数の画素電極と電気光学物質を介して対向して設けられる対向電極とを含む電気光学装置を駆動するための駆動回路であって、
前記複数のソース線を短絡するソース線短絡回路と、
前記複数のソース線の短絡ノードと前記対向電極の電圧が供給される対向電極出力ノードとの間に設けられたノード短絡スイッチとを含み、
前記駆動回路の電源供給が停止したときに、前記ソース線短絡回路及び前記ノード短絡スイッチが導通状態に設定されることを特徴とする駆動回路。
【請求項２】
請求項１において、
前記ノード短絡スイッチが、
ソース同士及びドレイン同士が接続されたｐ型の第１のＭＯＳ（Metal Oxide Semiconductor）トランジスタとｎ型の第２のＭＯＳトランジスタとを含み、
前記第１及び第２のＭＯＳトランジスタのうち少なくとも１つがデプレッション型であることを特徴とする駆動回路。
【請求項３】
請求項２において、
前記第１のＭＯＳトランジスタがデプレッション型であり、
前記対向電極の高電位側電圧をＶＣＯＭＨ、該高電位側電圧を出力する演算増幅器の高電位側電源電圧をＶＯＵＴとした場合に、前記第１のＭＯＳトランジスタの閾値電圧Ｖｔｈｐは、０＜Ｖｔｈｐ＜（ＶＯＵＴ−ＶＣＯＭＨ）であることを特徴とする駆動回路。
【請求項４】
請求項２又は３において、
前記第２のＭＯＳトランジスタがデプレッション型であり、
前記対向電極の低電位側電圧をＶＣＯＭＬ、該低電位側電圧を出力する演算増幅器の低電位側電源電圧をＶＯＵＴＭとした場合に、前記第２のＭＯＳトランジスタの閾値電圧Ｖｔｈｎは、０＞Ｖｔｈｎ＞（ＶＯＵＴＭ−ＶＣＯＭＬ）であることを特徴とする駆動回路。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記ソース線短絡回路が、
ソース同士及びドレイン同士が接続されたｐ型の第３のＭＯＳ（Metal Oxide Semiconductor）トランジスタとｎ型の第４のＭＯＳトランジスタとを含み、
前記第３及び第４のＭＯＳトランジスタのうち少なくとも１つがデプレッション型であることを特徴とする駆動回路。
【請求項６】
請求項５において、
前記第３のＭＯＳトランジスタがデプレッション型であり、
前記複数のソース線に印加される最高電圧をＶＤＤＨＳ、該最高電圧を出力する演算増幅器の高電位側電源電圧をＶＯＵＴとした場合に、前記第３のＭＯＳトランジスタの閾値電圧Ｖｔｈｐは、０＜Ｖｈｔｐ＜（ＶＯＵＴ−ＶＤＤＨＳ）であることを特徴とする駆動回路。
【請求項７】
請求項５又は６において、
前記第４のＭＯＳトランジスタがデプレッション型であり、
前記対向電極の低電位側電圧を出力する演算増幅器の低電位側電源電圧をＶＯＵＴＭとした場合に、前記第４のＭＯＳトランジスタの閾値電圧Ｖｔｈｎは、０＞Ｖｔｈｎ＞ＶＯＵＴＭであることを特徴とする駆動回路。
【請求項８】
請求項１乃至７のいずれかにおいて、
第１の容量素子の一端が接続可能な第１の容量素子接続ノードと前記対向電極の電圧が供給される対向電極電圧出力ノードとの間に設けられる対向電極電荷蓄積用スイッチと、
第２の容量素子の一端が接続可能な第２の容量素子接続ノードと前記短絡ノードであるソース電圧出力ノードとの間に設けられるソース電荷蓄積用スイッチとを含むことを特徴とする駆動回路。
【請求項９】
請求項８において、
第１の表示駆動モードでは、
前記対向電極電荷蓄積用スイッチ及び前記ソース電荷蓄積用スイッチを非導通状態に設定した状態で、前記ノード短絡スイッチを一旦導通状態に設定した後に、前記対向電極電圧出力ノードに前記対向電極電圧を供給して前記対向電極を駆動すると共に、前記ソース線に階調データに対応した電圧を供給して前記ソース線を駆動することを特徴とする駆動回路。
【請求項１０】
請求項８又は９において、
第２の表示駆動モードでは、
前記ノード短絡スイッチを非導通状態に設定した状態で、
前記対向電極電荷蓄積用スイッチにより前記対向電極電圧出力ノードと前記第１の容量素子接続ノードとを一旦電気的に接続した後に、前記対向電極電荷蓄積用スイッチにより前記対向電極電圧出力ノードと前記第１の容量素子接続ノードとを電気的に遮断した状態で前記対向電極電圧出力ノードに前記対向電極電圧を供給して前記対向電極を駆動すると共に、
前記ソース電荷蓄積用スイッチにより前記ソース電圧出力ノードと前記第２の容量素子接続ノードとを一旦電気的に接続した後に、前記ソース電荷蓄積用スイッチにより前記ソース電圧出力ノードと前記第２の容量素子接続ノードとを電気的に遮断した状態で、前記ソース線に階調データに対応した電圧を供給して前記ソース線を駆動することを特徴とする駆動回路。
【請求項１１】
請求項８乃至１０のいずれかにおいて、
前記第１又は第２の表示駆動モードに対応した制御データが設定される表示駆動モード設定レジスタを含み、
前記制御データに対応した表示駆動モードが指定されることを特徴とする駆動回路。
【請求項１２】
請求項８乃至１１のいずれかにおいて、
外部設定端子を含み、
前記外部設定端子に供給される信号状態に対応した表示駆動モードが指定されることを特徴とする駆動回路。
【請求項１３】
複数のゲート線と、
複数のソース線と、
複数の画素電極と、
各ゲート線により選択された各スイッチ素子が各ソース線と各画素電極とを電気的に接続する複数のスイッチ素子と、
前記複数の画素電極と電気光学物質を介して対向して設けられる対向電極と、
前記複数のソース線を駆動するための請求項１乃至１２のいずれか記載の駆動回路とを含むことを特徴とする電気光学装置。
【請求項１４】
請求項１乃至１２のいずれか記載の駆動回路を含むことを特徴とする電気光学装置。
【請求項１５】
請求項１乃至１２のいずれか記載の駆動回路を含むことを特徴とする電子機器。
【請求項１６】
請求項１３又は１４記載の電気光学装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動回路、電気光学装置及び電子機器に関する。
【背景技術】
【０００２】
従来より、携帯電話機等の電子機器に用いられる液晶表示（Liquid Crystal Display：ＬＣＤ）パネル（広義には、表示パネル。更に広義には電気光学装置）として、単純マトリクス方式のＬＣＤパネルと、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す）等のスイッチ素子を用いたアクティブマトリクス方式のＬＣＤパネルとが知られている。
【０００３】
単純マトリクス方式は、アクティブマトリクス方式に比べて低消費電力化が容易である反面、多色化や動画表示が困難である。一方、アクティブマトリクス方式は、多色化や動画表示に適している反面、低消費電力化が困難である。
【０００４】
単純マトリクス方式のＬＣＤパネルやアクティブマトリクス方式のＬＣＤパネルでは、画素を構成する液晶（広義には電気光学物質）への印加電圧が交流となるように駆動される。このような交流駆動の手法として、ライン反転駆動やフィールド反転駆動（フレーム反転駆動）が知られている。ライン反転駆動では、１又は複数走査ライン毎に、液晶の印加電圧の極性が反転するように駆動される。フィールド反転駆動では、フィールド毎（フレーム毎）に液晶の印加電圧の極性が反転するように駆動される。
【０００５】
その際、画素を構成する画素電極と対向する対向電極（コモン電極）に供給する対向電極電圧（コモン電圧）を、反転駆動タイミングに合わせて変化させることで、画素電極に印加する電圧レベルを低下させることができる。
【０００６】
このような交流駆動を行う場合であっても、液晶の充放電に伴う消費電力の増大を招く。そこで例えば特許文献１には、反転駆動時に、液晶を挟持する２つの電極を短絡することにより液晶に蓄積される電荷を初期化し、電極の短絡前の電圧の中間電圧まで遷移させることで低消費電力化を図る技術が開示されている。
【特許文献１】特開２００２−２４４６２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１に開示されている技術では、消費電力の削減効果がソース線に与える電圧に依存してしまうという問題がある。そのため、極性が反転する対向電極を充放電する電荷量の削減効果が、それほど期待できない。また、特許文献１に開示された技術では、ソース線に与える電圧と対向電極電圧の極性との関係によっては、液晶を挟持する２つの電極を短絡することで、充放電すべき電荷量が却って増加してしまい、低消費電力化の効果が薄れてしまう場合があるという問題がある。
【０００８】
その一方、携帯機器ではバッテリにより電源が供給されるため、バッテリが抜かれる等の事態が予想される。ＬＣＤパネルの場合、残存した電荷により、意図しない画像が表示されるため、突然の電源供給停止が発生したときに所定のシーケンスに従って表示オフ状態に移行しなければならない。このとき、低消費電力化を実現する構成を流用して、電源供給が停止されたときに意図しない画像が表示されないようにできることが望ましい。
【０００９】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、電源供給が停止されたときに簡素な構成で表示オフ状態に移行できる駆動回路、電気光学装置及び電子機器を提供することにある。
【００１０】
また本発明の他の目的は、簡素な構成で表示オフ状態に移行でき、且つ無駄な電力を消費することなく電荷を再利用してより一層の低消費電力化を実現できる駆動回路、電気光学装置及び電子機器を提供することにある。
【課題を解決するための手段】
【００１１】
上記課題を解決するために本発明は、
複数のゲート線と、
複数のソース線と、
複数の画素電極と、
各ゲート線により選択された各スイッチ素子が各ソース線と各画素電極とを電気的に接続する複数のスイッチ素子と、
前記複数の画素電極と電気光学物質を介して対向して設けられる対向電極とを含む電気光学装置を駆動するための駆動回路であって、
前記複数のソース線を短絡するソース線短絡回路と、
前記複数のソース線の短絡ノードと前記対向電極の電圧が供給される対向電極出力ノードとの間に設けられたノード短絡スイッチとを含み、
前記駆動回路の電源供給が停止したときに、前記ソース線短絡回路及び前記ノード短絡スイッチが導通状態に設定される駆動回路に関係する。
【００１２】
本発明によれば、電源供給が停止された場合に、何らかの原因でゲート線が選択されたとしても、選択された画素の画素電極に、いわゆる表示オフ電圧を印加することができる。即ち、画素の意図しない選択期間において、画素電極と対向電極との間の電位差がほぼ０になるため、電気光学装置に、意図しない画像が表示されてしまう事態を確実に回避できるようになる。
【００１３】
また本発明に係る駆動回路では、
前記ノード短絡スイッチが、
ソース同士及びドレイン同士が接続されたｐ型の第１のＭＯＳ（Metal Oxide Semiconductor）トランジスタとｎ型の第２のＭＯＳトランジスタとを含み、
前記第１及び第２のＭＯＳトランジスタのうち少なくとも１つがデプレッション型であってもよい。
【００１４】
また本発明に係る駆動回路では、
前記第１のＭＯＳトランジスタがデプレッション型であり、
前記対向電極の高電位側電圧をＶＣＯＭＨ、該高電位側電圧を出力する演算増幅器の高電位側電源電圧をＶＯＵＴとした場合に、前記第１のＭＯＳトランジスタの閾値電圧Ｖｔｈｐは、０＜Ｖｔｈｐ＜（ＶＯＵＴ−ＶＣＯＭＨ）であってもよい。
【００１５】
また本発明に係る駆動回路では、
前記第２のＭＯＳトランジスタがデプレッション型であり、
前記対向電極の低電位側電圧をＶＣＯＭＬ、該低電位側電圧を出力する演算増幅器の低電位側電源電圧をＶＯＵＴＭとした場合に、前記第２のＭＯＳトランジスタの閾値電圧Ｖｔｈｎは、０＞Ｖｔｈｎ＞（ＶＯＵＴＭ−ＶＣＯＭＬ）であってもよい。
【００１６】
上記のいずれかの発明によれば、電源が供給されているときには導通状態及び非導通状態の切替が可能で、電源が供給されているときには導通状態に設定できるノード短絡スイッチを提供できる。その結果、電源供給が停止され、何らかの原因でゲート線が選択されたとしても、簡素な構成で、意図しない画像の表示を防止できる。
【００１７】
また本発明に係る駆動回路では、
前記ソース線短絡回路が、
ソース同士及びドレイン同士が接続されたｐ型の第３のＭＯＳ（Metal Oxide Semiconductor）トランジスタとｎ型の第４のＭＯＳトランジスタとを含み、
前記第３及び第４のＭＯＳトランジスタのうち少なくとも１つがデプレッション型であってもよい。
【００１８】
また本発明に係る駆動回路では、
前記第３のＭＯＳトランジスタがデプレッション型であり、
前記複数のソース線に印加される最高電圧をＶＤＤＨＳ、該最高電圧を出力する演算増幅器の高電位側電源電圧をＶＯＵＴとした場合に、前記第３のＭＯＳトランジスタの閾値電圧Ｖｔｈｐは、０＜Ｖｈｔｐ＜（ＶＯＵＴ−ＶＤＤＨＳ）であってもよい。
【００１９】
また本発明に係る駆動回路では、
前記第４のＭＯＳトランジスタがデプレッション型であり、
前記対向電極の低電位側電圧を出力する演算増幅器の低電位側電源電圧をＶＯＵＴＭとした場合に、前記第４のＭＯＳトランジスタの閾値電圧Ｖｔｈｎは、０＞Ｖｔｈｎ＞ＶＯＵＴＭであってもよい。
【００２０】
上記のいずれかの発明によれば、電源が供給されているときには導通状態及び非導通状態の切替が可能で、電源が供給されているときには導通状態に設定できるソース線短絡回路を提供できる。その結果、電源供給が停止され、何らかの原因でゲート線が選択されたとしても、簡素な構成で、意図しない画像の表示を防止できる。
【００２１】
また本発明に係る駆動回路では、
第１の容量素子の一端が接続可能な第１の容量素子接続ノードと前記対向電極の電圧が供給される対向電極電圧出力ノードとの間に設けられる対向電極電荷蓄積用スイッチと、
第２の容量素子の一端が接続可能な第２の容量素子接続ノードと前記短絡ノードであるソース電圧出力ノードとの間に設けられるソース電荷蓄積用スイッチとを含むことができる。
【００２２】
また本発明に係る駆動回路では、
第１の表示駆動モードでは、
前記対向電極電荷蓄積用スイッチ及び前記ソース電荷蓄積用スイッチを非導通状態に設定した状態で、前記ノード短絡スイッチを一旦導通状態に設定した後に、前記対向電極電圧出力ノードに前記対向電極電圧を供給して前記対向電極を駆動すると共に、前記ソース線に階調データに対応した電圧を供給して前記ソース線を駆動することができる。
【００２３】
また本発明に係る駆動回路では、
第２の表示駆動モードでは、
前記ノード短絡スイッチを非導通状態に設定した状態で、
前記対向電極電荷蓄積用スイッチにより前記対向電極電圧出力ノードと前記第１の容量素子接続ノードとを一旦電気的に接続した後に、前記対向電極電荷蓄積用スイッチにより前記対向電極電圧出力ノードと前記第１の容量素子接続ノードとを電気的に遮断した状態で前記対向電極電圧出力ノードに前記対向電極電圧を供給して前記対向電極を駆動すると共に、
前記ソース電荷蓄積用スイッチにより前記ソース電圧出力ノードと前記第２の容量素子接続ノードとを一旦電気的に接続した後に、前記ソース電荷蓄積用スイッチにより前記ソース電圧出力ノードと前記第２の容量素子接続ノードとを電気的に遮断した状態で、前記ソース線に階調データに対応した電圧を供給して前記ソース線を駆動することができる。
【００２４】
上記のいずれかの発明においては、対向電極電荷蓄積用スイッチを介して第１の容量素子の一端と対向電極電圧出力ノードとを同電位に設定できる構成が設けられている。また本発明においては、ソース電荷蓄積用スイッチを介して第２の容量素子の一端とソース電圧出力ノードとを同電位に設定できる構成が設けられている。更に、本発明においては、対向電極電圧出力ノードとソース電圧出力ノードとを同電位に設定できる構成が設けられている。即ち、同電位に設定する際には電源回路から電荷を充放電する必要がなく、同電位に設定後に、改めて電源回路から電荷を充放電して所望の電位に設定すればよいため、消費電力を削減することができる。
【００２５】
これにより、第１及び第２の容量素子を用いた対向電極及びソース線の電荷再利用制御と、対向電極電圧出力ノードとソース電圧出力ノードとを同電位に設定する電荷再利用制御のいずれかを簡素な構成で実現できるようになる。従って、電荷を再利用して低消費電力化を図る一方、簡素な構成で低消費電力化を優先したり低コスト化を優先したりできる駆動回路を提供できる。
【００２６】
また本発明に係る駆動回路では、
前記第１又は第２の表示駆動モードに対応した制御データが設定される表示駆動モード設定レジスタを含み、
前記制御データに対応した表示駆動モードが指定されてもよい。
【００２７】
また本発明に係る駆動回路では、
外部設定端子を含み、
前記外部設定端子に供給される信号状態に対応した表示駆動モードが指定されてもよい。
【００２８】
上記のいずれかの発明によれば、第１及び第２の表示駆動モードのいずれかを、より一層簡素な構成で切り替えできる駆動回路を提供できる。
【００２９】
また本発明は、
複数のゲート線と、
複数のソース線と、
複数の画素電極と、
各ゲート線により選択された各スイッチ素子が各ソース線と各画素電極とを電気的に接続する複数のスイッチ素子と、
前記複数の画素電極と電気光学物質を介して対向して設けられる対向電極と、
前記複数のソース線を駆動するための上記のいずれか記載の駆動回路とを含む電気光学装置に関係する。
【００３０】
また本発明は、
上記のいずれか記載の駆動回路を含む電気光学装置に関係する。
【００３１】
上記のいずれかの発明によれば、電源供給が停止されたときに簡素な構成で表示オフ状態に移行できる電気光学装置を提供できる。また上記のいずれかの発明によれば、簡素な構成で表示オフ状態に移行でき、且つ無駄な電力を消費することなく電荷を再利用してより一層の低消費電力化を実現できる電気光学装置を提供できる。
【００３２】
また本発明は、
上記のいずれか記載の駆動回路を含む電子機器に関係する。
【００３３】
また本発明は、
上記記載の電気光学装置を含む電子機器に関係する。
【００３４】
上記のいずれかの発明によれば、電源供給が停止されたときに簡素な構成で表示オフ状態に移行できる電子機器を提供できる。また上記のいずれかの発明によれば、簡素な構成で表示オフ状態に移行でき、且つ無駄な電力を消費することなく電荷を再利用してより一層の低消費電力化を実現できる電子機器を提供できる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
【００３６】
１．  液晶装置
図１に、本実施形態の液晶装置のブロック図の例を示す。
【００３７】
液晶装置１０（液晶表示装置。広義には表示装置）は、表示パネル１２（狭義にはＬＣＤ（Liquid Crystal Display）パネル）、ソース線駆動回路２０（狭義にはソースドライバ）、ゲート線駆動回路３０（狭義にはゲートドライバ）、表示コントローラ４０、電源回路５０を含む。なお、液晶装置１０にこれらのすべての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。なお、図１では、アクティブマトリクス型の液晶装置を例に説明するが、当業者であれば以下に述べる実施形態を単純マトリクス型の液晶装置に適用することができる。
【００３８】
ここで表示パネル１２（広義には電気光学装置）は、複数のゲート線（走査線）と、複数のソース線（データ線）と、各画素電極が各ゲート線及び各ソース線により特定される複数の画素電極を含む。この場合、ソース線に薄膜トランジスタＴＦＴ（Thin Film Transistor、広義にはスイッチ素子）を接続し、このＴＦＴに画素電極を接続することで、アクティブマトリクス型の液晶装置を構成できる。
【００３９】
より具体的には、表示パネル１２はアクティブマトリクス基板（例えばガラス基板）に形成される。このアクティブマトリクス基板には、図１のＹ方向に複数配列されそれぞれＸ方向に伸びるゲート線Ｇ１〜ＧＭ（Ｍは２以上の自然数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるソース線Ｓ１〜ＳＮ（Ｎは２以上の自然数）とが配置されている。また、ゲート線ＧＫ（１≦Ｋ≦Ｍ、Ｋは自然数）とソース線ＳＬ（１≦Ｌ≦Ｎ、Ｌは自然数）との交差点に対応する位置に、薄膜トランジスタＴＦＴＫＬ（広義にはスイッチング素子）が設けられている。
【００４０】
ＴＦＴＫＬのゲート電極はゲート線ＧＫに接続され、ＴＦＴＫＬのソース電極はソース線ＳＬに接続され、ＴＦＴＫＬのドレイン電極は画素電極ＰＥＫＬに接続されている。この画素電極ＰＥＫＬと、画素電極ＰＥＫＬと液晶（広義には電気光学物質）を挟んで対向する対向電極ＣＥ（共通電極、コモン電極）との間には、液晶容量ＣＬＫＬ（液晶素子）及び補助容量ＣＳＫＬが形成されている。そして、ＴＦＴＫＬ、画素電極ＰＥＫＬ等が形成されるアクティブマトリクス基板と対向電極ＣＥが形成される対向基板との間に液晶が封入されるように形成され、画素電極ＰＥＫＬと対向電極ＣＥとの間の印加電圧に応じて画素の透過率が変化するようになっている。
【００４１】
対向電極ＣＥに与えられる対向電極電圧ＶＣＯＭの電圧レベル（高電位側電圧ＶＣＯＭＨ、低電位側電圧ＶＣＯＭＬ）は、電源回路５０に含まれる対向電極電圧生成回路より生成される。また、対向電極ＣＥを対向基板上に一面に形成せずに、各ゲート線に対応するように帯状に形成してもよい。
【００４２】
ソース線駆動回路２０は、階調データに基づいて表示パネル１２のソース線Ｓ１〜ＳＮを駆動する。一方、ゲート線駆動回路３０は、表示パネル１２のゲート線Ｇ１〜ＧＭを走査（順次駆動）する。
【００４３】
表示コントローラ４０は、図示しない中央演算処理装置（Central Processing Unit：ＣＰＵ）等のホストにより設定された内容に従って、ソース線駆動回路２０、ゲート線駆動回路３０及び電源回路５０を制御する。より具体的には、表示コントローラ４０は、ソース線駆動回路２０及びゲート線駆動回路３０に対しては、例えば表示駆動モードの設定や内部で生成した垂直同期信号や水平同期信号の供給を行い、電源回路５０に対しては、対向電極ＣＥに印加する対向電極電圧ＶＣＯＭの電圧レベルの極性反転タイミングの制御を行う。
【００４４】
電源回路５０は、外部から供給される基準電圧に基づいて、表示パネル１２の駆動に必要な各種の電圧レベル（階調電圧）や、対向電極ＣＥの対向電極電圧ＶＣＯＭの電圧レベルを生成する。
【００４５】
このような構成の液晶装置１０は、表示コントローラ４０の制御の下、外部から供給される階調データに基づいて、ソース線駆動回路２０、ゲート線駆動回路３０及び電源回路５０が協調して表示パネル１２を駆動する。
【００４６】
また図１において、ソース線駆動回路２０、ゲート線駆動回路３０及び電源回路５０を集積化して、半導体装置（集積回路、ＩＣ）として表示ドライバ（広義には駆動回路）６０を構成することができる。なお、図１の表示ドライバ６０は、ゲート線駆動回路３０が省略された構成であってもよい。また、図１において、本実施形態における表示ドライバ６０は、ソース線駆動回路２０と電源回路５０の対向電極電圧生成回路とを含む構成であればよい。
【００４７】
このような表示ドライバ６０は、更に、各ソース出力切替回路がソース線と該ソース線を駆動する出力バッファとの間に設けられた複数のソース出力切替回路ＳＳＷ１〜ＳＳＷＮを含むことができる。各ソース出力切替回路の第１の端子には、各出力バッファの出力が接続される。各ソース出力切替回路の第２の端子には、各ソース線が接続される。各ソース出力切替回路の第３の端子には、共用ラインＣＯＬの一端が接続される。複数のソース出力切替回路ＳＳＷ１〜ＳＳＷＮは、図示しない共通制御信号により一斉に、又は各ソース出力切り替え回路毎に供給される制御信号により個別にオンオフ制御される。
【００４８】
表示ドライバ６０は、第１の容量素子接続用端子ＴＬ１と、対向電極電荷蓄積用スイッチＶＳＷとを含むことができる。対向電極電荷蓄積用スイッチＶＳＷは、電源回路５０の対向電極電圧生成回路の出力（対向電極電圧ＶＣＯＭが供給される対向電極電圧出力ノード）と、第１の容量素子接続用端子ＴＬ１との間に設けられる。第１の容量素子接続用端子ＴＬ１には、第１の容量素子ＣＣＶの一端が電気的に接続される。第１の容量素子ＣＣＶの他端には、所定の電源電圧（例えばシステム接地電源電圧ＶＳＳ）が供給される。図１において、第１の容量素子ＣＣＶは、表示ドライバ６０の外部に設けられているが、第１の容量素子ＣＣＶが表示ドライバ６０に内蔵されていてもよい。
【００４９】
更に、表示ドライバ６０は、ソース電荷蓄積用の第２の容量素子接続用端子ＴＬ２と、ソース電荷蓄積用スイッチＣＳＷとを含むことができる。ソース電荷蓄積用スイッチＣＳＷは、共用ラインＣＯＬの他端と第２の容量素子接続用端子ＴＬ２との間に設けられる。
【００５０】
共用ラインＣＯＬは、第２の容量素子接続ノードを含むということができる。第２の容量素子接続用端子ＴＬ２には、第２の容量素子ＣＣＳの一端が電気的に接続される。第２の容量素子ＣＣＳの他端には、所定の電源電圧（例えばシステム接地電源電圧ＶＳＳ）が供給される。図１において、第２の容量素子ＣＣＳは、表示ドライバ６０の外部に設けられているが、第２の容量素子ＣＣＳが表示ドライバ６０に内蔵されていてもよい。
【００５１】
対向電極電荷蓄積用スイッチＶＳＷが導通状態に設定されるとき、電源回路５０の対向電極電圧生成回路の出力がハイインピーダンス状態に設定される。
【００５２】
更に、表示ドライバ６０は、ノード短絡スイッチＨＳＷを含むことができる。ノード短絡スイッチＨＳＷは、共用ラインＣＯＬと対向電極電圧出力ノードとの間に設けられる。
【００５３】
表示ドライバ６０は、表示駆動モードに応じて、対向電極電荷蓄積用スイッチＶＳＷ、ソース電荷蓄積用スイッチＣＳＷ、ノード短絡スイッチＨＳＷを用いて、対向電極ＣＥ又はソース線Ｓ１〜ＳＮからの電荷を再利用する。また表示ドライバ６０は、ノード短絡スイッチＨＳＷ、ソース出力切替回路ＳＳＷ１〜ＳＳＷＮを用いて、表示オフ動作を行う。電荷の再利用を行う場合には、ノード短絡スイッチＨＳＷのオンオフ制御による電荷再利用が行われる表示駆動モードでは、表示ドライバ６０は、対向電極電荷蓄積用スイッチＶＳＷを非導通状態のまま制御を行う。また、対向電極電荷蓄積用スイッチＶＳＷ及びソース電荷蓄積用スイッチＣＳＷのオンオフ制御による電荷再利用が行われる表示駆動モードでは、表示ドライバ６０は、ノード短絡スイッチＨＳＷを非導通状態のまま制御を行う。
【００５４】
更に本実施形態では、電源供給が停止された場合には、表示ドライバ６０は、ソース出力切替回路ＳＳＷ１〜ＳＳＷＮのいずれかにより複数のソース線を共用ラインＣＯＬに接続し、該共用ラインＣＯＬと対向電極とを電気的に接続する。こうすることで、電源供給が停止された場合に、何らかの原因でゲート線が選択されたとしても、選択された画素の画素電極に、いわゆる表示オフ電圧を印加することができる。即ち、画素の意図しない選択期間において、画素電極と対向電極との間の電位差がほぼ０になるため、表示パネル１２に、意図しない画像が表示されてしまう事態を確実に回避できるようになる。例えば、液晶装置１０の電源の元電源となるシステム電源電圧ＶＤＤや、システム電源電圧ＶＤＤを昇圧した電圧の降下を検出し、該検出結果に基づいて、複数のソース線を共用ラインＣＯＬに接続すると共に、該共用ラインＣＯＬと対向電極とを電気的に接続することができる。或いは、後述するように、ソース出力切替回路ＳＳＷ１〜ＳＳＷＮ、ノード短絡スイッチＨＳＷを流用することで、複数のソース線を共用ラインＣＯＬに接続すると共に、該共用ラインＣＯＬと対向電極とを電気的に接続できるので、構成及び制御を簡素化できる。
【００５５】
なお、図１では、液晶装置１０が表示コントローラ４０を含む構成になっているが、表示コントローラ４０を液晶装置１０の外部に設けてもよい。或いは、表示コントローラ４０と共にホストを液晶装置１０に含めるようにしてもよい。また、ソース線駆動回路２０、ゲート線駆動回路３０、表示コントローラ４０、電源回路５０の一部又は全部を表示パネル１２上に形成してもよい。
【００５６】
図２に、本実施形態における液晶装置の他の構成例のブロック図を示す。
【００５７】
図２では、表示パネル１２上（パネル基板上）に、ソース線駆動回路２０、ゲート線駆動回路３０及び電源回路５０を含む表示ドライバ６０が形成されている。このように表示パネル１２は、複数のゲート線と、複数のソース線と、複数のゲート線の各ゲート線及び複数のソース線の各ソース線とにより特定される複数の画素（画素電極）と、複数のソース線を駆動するソース線駆動回路と、複数のゲート線を走査するゲート線駆動回路とを含むように構成することができる。表示パネル１２の画素形成領域４４に、複数の画素が形成されている。各画素は、ソースにソース線が接続されゲートにゲート線が接続されたＴＦＴと、該ＴＦＴのドレインに接続された画素電極とを含むことができる。
【００５８】
なお図２では、表示パネル１２上においてゲート線駆動回路３０及び電源回路５０のうち少なくとも１つが省略された構成であってもよい。
【００５９】
２．  表示ドライバ
次に、図１又は図２の表示ドライバ６０の構成要部について説明する。
【００６０】
図３及び図４に、図１又は図２のソース線駆動回路２０の構成例のブロック図を示す。
【００６１】
ソース線駆動回路２０は、シフトレジスタ２２、ラインラッチ２４、２６、基準電圧発生回路２７、ＤＡＣ２８（Digital-to-Analog Converter）（広義にはデータ電圧生成回路）、出力バッファ２９を含む。
【００６２】
シフトレジスタ２２は、各ソース線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ２２は、クロック信号ＣＬＫに同期してイネーブル入出力信号ＥＩＯを保持すると、順次クロック信号ＣＬＫに同期して隣接するフリップフロップにイネーブル入出力信号ＥＩＯをシフトする。
【００６３】
ラインラッチ２４には、表示コントローラ４０から例えば１８ビット（６ビット（階調データ）×３（ＲＧＢ各色））単位で階調データ（ＤＩＯ）が入力される。ラインラッチ２４は、この階調データ（ＤＩＯ）を、シフトレジスタ２２の各フリップフロップで順次シフトされたイネーブル入出力信号ＥＩＯに同期してラッチする。
【００６４】
ラインラッチ２６は、表示コントローラ４０から供給される水平同期信号ＬＰに同期して、ラインラッチ２４でラッチされた１水平走査単位の階調データをラッチする。
【００６５】
基準電圧発生回路２７は、６４種類の基準電圧を生成する。基準電圧発生回路２７によって生成された６４種類の基準電圧は、ＤＡＣ２８に供給される。
【００６６】
ＤＡＣ（データ電圧生成回路）２８は、各ソース線に供給すべきアナログのデータ電圧を生成する。具体的にはＤＡＣ２８は、ラインラッチ２６からのデジタルの階調データに基づいて、基準電圧発生回路２７からの基準電圧のいずれかを選択し、デジタルの階調データに対応するアナログのデータ電圧を出力する。
【００６７】
出力バッファ２９は、ＤＡＣ２８からのデータ電圧をバッファリングしてソース線に出力し、ソース線を駆動する。具体的には、出力バッファ２９は、各ソース線毎に設けられたボルテージフォロワ接続の演算増幅回路を含む演算増幅回路ブロックＯＰＣ１〜ＯＰＣＮを含み、これらの各演算増幅回路ブロックが、ＤＡＣ２８からのデータ電圧をインピーダンス変換して、各ソース線に出力する。なお、出力バッファ２９は、図１又は図２のソース出力切替回路を有し、各ソース出力切替回路が各演算増幅回路ブロックの出力に設けられている。
【００６８】
なお、図３では、デジタルの階調データをデジタル・アナログ変換して、出力バッファ２９を介してソース線に出力する構成を採用しているが、アナログの映像信号をサンプル・ホールドして、出力バッファ２９を介してソース線に出力する構成を採用することもできる。
【００６９】
基準電圧発生回路２７は、電源回路５０によって生成される両端の電圧ＶＤＤＨ、ＶＳＳＨを抵抗分割して６４種類の基準電圧を生成する。各基準電圧は、６ビットの階調データにより表される各階調値に対応している。各基準電圧は、ソース線Ｓ１〜ＳＮの各ソース線に共通に供給される。
【００７０】
ＤＡＣ２８は、ソース線毎に設けられたデコーダを含み、各デコーダは、階調データに対応した基準電圧を演算増幅回路ブロックＯＰＣ１〜ＯＰＣＮに出力する。
【００７１】
図３及び図４では、階調データが１ラインずつ供給される場合の構成例を示したが、表示ドライバ６０が、少なくとも１画面分の階調データを記憶する表示メモリを内蔵してもよい。
【００７２】
図５に、図１又は図２のゲート線駆動回路３０の構成例を示す。
【００７３】
ゲート線駆動回路３０は、アドレス生成回路３２、アドレスデコーダ３４、レベルシフタ３６、出力回路３８を含む。
【００７４】
アドレス生成回路３２は、ゲート線Ｇ１〜ＧＭのうち選択すべきゲート線に対応したアドレスを生成する。アドレス生成回路３２は、ゲート線Ｇ１〜ＧＭを１本ずつ選択して走査するようにアドレスを生成することができる。アドレス生成回路３２は、表示コントローラ４０からの垂直同期信号に同期して１垂直走査期間が開始されると、水平同期信号に同期して１ラインずつ選択されるようにアドレスを生成する。
【００７５】
アドレスデコーダ３４は、アドレス生成回路３２によって生成されたアドレスをデコードし、そのデコード結果に基づいてゲート線Ｇ１〜ＧＭに対応したデコード信号線を選択する。
【００７６】
レベルシフタ３６は、アドレスデコーダ３４からのデコード信号線の信号の電圧レベルを、表示パネル１２の液晶素子とＴＦＴのトランジスタ能力とに応じた電圧レベルにシフトする。この電圧レベルとしては、高い電圧レベルが必要とされるため、他のロジック回路部とは異なる高耐圧プロセスが用いられる。
【００７７】
出力回路３８は、レベルシフタ３６によってシフトされた走査電圧をバッファリングしてゲート線に出力し、ゲート線を駆動する。
【００７８】
図６に、図１又は図２の電源回路５０の構成例を示す。
【００７９】
電源回路５０は、正方向２倍昇圧回路５２、走査電圧生成回路５４、対向電極電圧生成回路５６を含む。この電源回路５０には、システム接地電源電圧ＶＳＳ及びシステム電源電圧ＶＤＤが供給される。
【００８０】
正方向２倍昇圧回路５２には、システム接地電源電圧ＶＳＳ及びシステム電源電圧ＶＤＤが供給される。そして正方向２倍昇圧回路５２は、システム接地電源電圧ＶＳＳを基準に、システム電源電圧ＶＤＤを正方向に２倍に昇圧した電源電圧ＶＤＤＨＳを生成する。即ち正方向２倍昇圧回路５２は、システム接地電源電圧ＶＳＳとシステム電源電圧ＶＤＤとの間の電圧差を２倍に昇圧する。このような正方向２倍昇圧回路５２は、公知のチャージポンプ回路により構成できる。電源電圧ＶＤＤＨＳは、ソース線駆動回路２０、走査電圧生成回路５４や対向電極電圧生成回路５６に供給される。なお正方向２倍昇圧回路５２は、２倍以上の昇圧倍率で昇圧後にレギュレータで電圧レベルを調整して、システム電源電圧ＶＤＤを正方向に２倍に昇圧した電源電圧ＶＤＤＨＳを出力することが望ましい。
【００８１】
走査電圧生成回路５４には、システム接地電源電圧ＶＳＳ及び電源電圧ＶＤＤＨＳが供給される。そして走査電圧生成回路５４は、走査電圧を生成する。走査電圧は、ゲート線駆動回路３０によって選択されるゲート線に印加される電圧である。この走査電圧の高電位側電圧はＶＤＤＨＧであり、低電位側電圧はＶＥＥである。
【００８２】
対向電極電圧生成回路５６は、対向電極電圧ＶＣＯＭを生成する。対向電極電圧生成回路５６は、極性反転信号ＰＯＬに基づいて、高電位側電圧ＶＣＯＭＨ又は低電位側電圧ＶＣＯＭＬを、対向電極電圧ＶＣＯＭとして出力する。極性反転信号ＰＯＬは、極性反転タイミングに合わせて表示コントローラ４０によって生成される。
【００８３】
図７に、図６の各種電源電圧の関係を模式的に示す。
【００８４】
図７では、電圧ＶＤＤＨＧ、ＶＥＥの図示を省略し、電圧ＶＯＵＴ、ＶＤＤＨＳ、ＶＣＯＭＨ、ＶＣＯＭ、ＶＣＯＭＬ、ＶＯＵＴＭの電位関係を示している。
【００８５】
電圧ＶＯＵＴは、システム電源電圧ＶＤＤとシステム接地電源電圧ＶＳＳとの間の電圧を、システム接地電源電圧ＶＳＳを基準に正方向に２倍に昇圧した電圧である。電源回路５０の正方向２倍昇圧回路５２は、レギュレータとして機能する演算増幅器ＲＥＧ１を含むことができる。演算増幅器ＲＥＧ１の高電位側電源電圧は電圧ＶＯＵＴであり、低電位側電源電圧はシステム接地電源電圧ＶＳＳである。演算増幅器ＲＥＧ１は、電圧ＶＤＤＨＳを出力する。
【００８６】
また電源回路５０の対向電極電圧生成回路５６は、レギュレータとして機能する演算増幅器ＲＥＧ２、ＲＥＧ３を含むことができる。演算増幅器ＲＥＧ２の高電位側電源電圧は電圧ＶＯＵＴであり、低電位側電源電圧はシステム接地電源電圧ＶＳＳである。演算増幅器ＲＥＧ２は、電圧ＶＣＯＭＨを出力する。電圧ＶＯＵＴＭは、システム電源電圧ＶＤＤとシステム接地電源電圧ＶＳＳとの間の電圧を、システム接地電源電圧ＶＳＳを基準に負方向に１倍（−１倍）に昇圧した電圧である。演算増幅器ＲＥＧ３の高電位側電源電圧は電圧ＶＤＤであり、低電位側電源電圧は電圧ＶＯＵＴＭである。演算増幅器ＲＥＧ３は、電圧ＶＣＯＭＬを出力する。対向電極電圧生成回路５６は、極性反転信号ＰＯＬに基づいて、演算増幅器ＲＥＧ２、ＲＥＧ３により生成された高電位側電圧ＶＣＯＭＨ又は低電位側電圧ＶＣＯＭＬのいずれかを対向電極電圧ＶＣＯＭとして出力する。
【００８７】
図８に、図１又は図２の表示パネル１２の駆動波形の一例を示す。
【００８８】
ソース線には、階調データの階調値に応じた階調電圧ＤＬＶが印加される。図８では、システム接地電源電圧ＶＳＳ（＝０Ｖ）を基準に、５Ｖの振幅の階調電圧ＤＬＶが印加されている。
【００８９】
ゲート線には、非選択時において低電位側電圧ＶＥＥ（＝−１０Ｖ）、選択時において高電位側電圧ＶＤＤＨＧ（＝１５Ｖ）の走査電圧ＧＬＶが印加される。
【００９０】
対向電極ＣＥには、高電位側電圧ＶＣＯＭＨ（＝３Ｖ）、低電位側電圧ＶＣＯＭＬ（＝−２Ｖ）の対向電極電圧ＶＣＯＭが印加される。そして所与の電圧を基準とした対向電極電圧ＶＣＯＭの電圧レベルの極性が、極性反転タイミングに合わせて反転している。図８では、いわゆる走査ライン反転駆動時の対向電極電圧ＶＣＯＭの波形を示している。この極性反転タイミングに合わせて、ソース線の階調電圧ＤＬＶもまた、所与の電圧を基準に、その極性が反転している。
【００９１】
ところで液晶素子は、直流電圧を長時間印加すると劣化するという性質がある。このため、液晶素子に印加する電圧の極性を所定期間毎に反転させる駆動方式が必要になる。このような駆動方式としては、フレーム反転駆動、走査（ゲート）ライン反転駆動、データ（ソース）ライン反転駆動、ドット反転駆動等がある。
【００９２】
このうち、フレーム反転駆動は、消費電力は低いが、画質がそれほど良くないという不利点がある。また、データライン反転駆動、ドット反転駆動は、画質は良いが、表示パネルの駆動に高い電圧が必要になるという不利点がある。
【００９３】
本実施形態では、例えば走査ライン反転駆動を採用している。この走査ライン反転駆動では、液晶素子に印加される電圧が走査期間毎（ゲート線毎）に極性反転される。例えば、図９に示すように、第１の走査期間（ゲート線）では正極性の電圧が液晶素子に印加され、第２の走査期間では負極性の電圧が印加され、第３の走査期間では正極性の電圧が印加される。一方、次のフレームにおいては、今度は、第１の走査期間では負極性の電圧が液晶素子に印加され、第２の走査期間では正極性の電圧が印加され、第３の走査期間では負極性の電圧が印加されるようになる。
【００９４】
そして、この走査ライン反転駆動では、対向電極ＣＥの対向電極電圧ＶＣＯＭの電圧レベルが走査期間毎に極性反転される。
【００９５】
ここで、正極の期間Ｔ１は、ソース線の階調電圧が供給された画素電極の電圧レベルが対向電極ＣＥの電圧レベルよりも高くなる期間である。この期間Ｔ１では液晶素子に正極性の電圧が印加されることになる。一方、負極の期間Ｔ２は、ソース線の階調電圧が供給された画素電極の電圧レベルが対向電極ＣＥの電圧レベルよりも低くなる期間である。この期間Ｔ２では液晶素子に負極性の電圧が印加されることになる。
【００９６】
このように対向電極電圧ＶＣＯＭを極性反転することで、表示パネルの駆動に必要な電圧を低くすることができる。これにより、駆動回路の耐圧を低くでき、駆動回路の製造プロセスの簡素化、低コスト化を図ることができる。
【００９７】
３．  本実施形態の説明
本実施形態では、システム電源電圧ＶＤＤを供給するバッテリ（図示せず）が抜かれる等の理由で、システム電源電圧ＶＤＤ又は該電圧ＶＤＤを昇圧した電圧の電位が突然下がったことを条件に、複数のソース線を短絡し、ソース線の短絡ノードと対向電極とを電気的に接続することで、意図しない画像が表示パネル１２に表示される事態を防止できる。このとき、電荷の再利用により低消費電力化を実現できる構成を流用することで、上記の事態を防止できるようになっている。
【００９８】
また、本実施形態では、表示ドライバ６０又は表示パネル１２が、図示しない表示駆動モードレジスタを含み、該表示駆動モードレジスタの制御データに対応した表示駆動モードで電荷再利用の制御を行う。或いは、表示ドライバ６０又は表示パネル１２が、図示しない表示駆動モード設定端子（外部設定端子）を含み、外部から該表示駆動モード設定端子に与えられる信号状態に対応した表示駆動モードで電荷再利用の制御を行う。
【００９９】
３．１  電源供給停止時の動作
図１０に、本実施形態の液晶装置１０の構成要部を示す。
【０１００】
図１０において、図１又は図２と同一部分には同一符号を付し、適宜説明を省略する。図１０では、ゲート線ＧＫ及びソース線ＳＬの交差位置に設けられる画素の電気的な等価回路と、ゲート線ＧＫ＋１及びソース線ＳＬ＋１の交差位置に設けられる画素の電気的な等価回路とを示しているが、他の画素の電気的な等価回路も同様である。また、図１０では、ソース線駆動回路２０のソース出力切替回路ＳＳＷＬ、ＳＳＷＬ＋１、ノード短絡スイッチＨＳＷのみを示している。
【０１０１】
本実施形態では、液晶装置１０又は表示ドライバ６０の電源供給が停止すると、電圧ＶＯＵＴ、ＶＯＵＴＭの電位がシステム接地電源電圧ＶＳＳに近づく。そこで、本実施形態では、電圧ＶＯＵＴの電位又は電圧ＶＯＵＴＭの電位がシステム接地電源電圧ＶＳＳに近づいたときに電源供給が停止したと判断し、複数のソース線を短絡し、ソース線の短絡ノードと対向電極とを電気的に接続する。このとき、ソース出力切替回路により複数のソース線を短絡し、該複数のソース線の短絡ノードと対向電極とを短絡してもよい。このため、図１０では、ソース線駆動回路２０が、複数のソース線を短絡する手段としてのソース線短絡回路ＳＳＣを含む。即ち、液晶装置１０（表示ドライバ６０）の電源供給が停止されたとき、ソース線短絡回路とノード短絡スイッチＨＳＷとが導通状態に設定される。このソース線短絡回路ＳＳＣが、ソース出力切替回路ＳＳＷ１〜ＳＳＷＮを含むことで、その機能を実現できる。こうすることで、突然電源が抜かれ、何らかの原因でゲート線が選択された場合であっても、表示に影響を及ぼすことがなくなる。
【０１０２】
更に、本実施形態では、以下に述べるように、簡素な構成で、複数のソース線を短絡すると共に、該複数のソース線の短絡ノードと対向電極とを短絡できるようにしたので、後述する電荷再利用による低消費電力化と低コスト化とを実現させることができる。
【０１０３】
即ち、ノード短絡スイッチＨＳＷは、ソース同士及びドレイン同士が接続されたｐ型の第１のＭＯＳ（Metal Oxide Semiconductor）トランジスタｐＨＴｒ１とｎ型の第２のＭＯＳトランジスタｎＨＴｒ１とを含み、第１及び第２のＭＯＳトランジスタｐＨＴｒ１、ｎＨＴｒ１のうち少なくとも１つがデプレッション型である。例えば第１のＭＯＳトランジスタｐＨＴｒ１がデプレッション型、第２のＭＯＳトランジスタｎＨＴｒ１がエンハンスメント型であってもよい。また、例えば第１のＭＯＳトランジスタｐＨＴｒ１がエンハンスメント型、第２のＭＯＳトランジスタｎＨＴｒ１がデプレッション型であってもよい。更にまた、例えば第１及び第２のＭＯＳトランジスタｐＨＴｒ１、ｎＨＴｒ１がデプレッション型であってもよい。
【０１０４】
第１のＭＯＳトランジスタｐＨＴｒ１をデプレッション型とすることで、電源が供給されているときにはノード短絡スイッチＨＳＷを非導通状態、導通状態に切り替えることができると共に、電源供給が停止され電圧ＶＤＤ、電圧ＶＣＯＭＨ又は電圧ＶＯＵＴの電位が下がったときには第１のＭＯＳトランジスタｐＨＴｒ１が導通状態となりノード短絡スイッチＨＳＷを導通状態に設定できるようになる。
【０１０５】
また、第２のＭＯＳトランジスタｎＨＴｒ１をデプレッション型とすることで、電源が供給されているときにはノード短絡スイッチＨＳＷを非導通状態、導通状態に切り替えることができると共に、電源供給が停止され電圧ＶＯＵＴＭ、電圧ＶＣＯＭＬの電位が上がったときには第２のＭＯＳトランジスタｎＨＴｒ１が導通状態となりノード短絡スイッチＨＳＷを導通状態に設定できるようになる。
【０１０６】
より具体的には、対向電極ＣＥの高電位側電圧をＶＣＯＭＨ、該高電位側電圧を出力する演算増幅器ＲＥＧ１の高電位側電源電圧をＶＯＵＴとした場合に、第１のＭＯＳトランジスタｐＨＴｒ１がデプレッション型のとき、第１のＭＯＳトランジスタｐＨＴｒ１の閾値電圧Ｖｔｈｐは、次式を満たすことが望ましい。
【０１０７】
０＜Ｖｔｈｐ＜（ＶＯＵＴ−ＶＣＯＭＨ）      ・・・（１）
また、対向電極ＣＥの低電位側電圧をＶＣＯＭＬ、該低電位側電圧を出力する演算増幅器ＲＥＧ３の低電位側電源電圧をＶＯＵＴＭとした場合に、第２のＭＯＳトランジスタｎＨＴｒ１がデプレッション型のとき、第２のＭＯＳトランジスタｎＨＴｒ１の閾値電圧Ｖｔｈｎは、次式を満たすことが望ましい。
【０１０８】
０＞Ｖｔｈｎ＞（ＶＯＵＴＭ−ＶＣＯＭＬ）    ・・・（２）
上記の（１）式又は（２）式を満たすことで、電源が供給されているときにノード短絡スイッチＨＳＷを非導通状態に設定できるようになる。
【０１０９】
図１１（Ａ）、図１１（Ｂ）、図１１（Ｃ）に、第１及び第２のＭＯＳトランジスタｐＨＴｒ１、ｎＨＴｒ１の制御信号の例を示す。
【０１１０】
表示ドライバ６０は、図示しない制御回路において、電荷の再利用を行うために第１のＭＯＳトランジスタｐＨＴｒ１をゲート制御するための制御信号ｘｃｈ、第２のＭＯＳトランジスタｎＨＴｒ１をゲート制御するための制御信号ｃｈを生成する。制御信号ｘｃｈは、制御信号ｃｈの反転信号である。
【０１１１】
図１１（Ａ）は、第１のＭＯＳトランジスタｐＨＴｒ１がデプレッション型、第２のＭＯＳトランジスタｎＨＴｒ１がエンハンスメント型である場合の制御信号ｘｃｈ、ｃｈの振幅を示している。制御信号ｘｃｈの高電位側は電圧ＶＯＵＴであり、低電位側はシステム接地電源電圧ＶＳＳである。制御信号ｃｈの高電位側は電圧ＶＤＤ又は電圧ＶＯＵＴであり、低電位側は対向電極電圧ＶＣＯＭの低電位側電圧ＶＣＯＭＬである。
【０１１２】
図１１（Ｂ）は、第１のＭＯＳトランジスタｐＨＴｒ１がエンハンスメント型、第２のＭＯＳトランジスタｎＨＴｒ１がデプレッション型である場合の制御信号ｘｃｈ、ｃｈの振幅を示している。制御信号ｘｃｈの高電位側は対向電極電圧ＶＣＯＭの高電位側電圧ＶＣＯＭＨであり、低電位側はシステム接地電源電圧ＶＳＳである。制御信号ｃｈの高電位側は電圧ＶＤＤ又は電圧ＶＯＵＴであり、低電位側は電圧ＶＯＵＴＭである。
【０１１３】
図１１（Ｃ）は、例えば第１及び第２のＭＯＳトランジスタｐＨＴｒ１、ｎＨＴｒ１がデプレッション型である場合の制御信号ｘｃｈ、ｃｈの振幅を示している。制御信号ｘｃｈの高電位側は電圧ＶＯＵＴであり、低電位側はシステム接地電源電圧ＶＳＳである。制御信号ｃｈの高電位側は電圧ＶＤＤ又は電圧ＶＯＵＴであり、低電位側は電圧ＶＯＵＴＭである。
【０１１４】
図１１（Ａ）〜図１１（Ｃ）に示す振幅の制御信号ｃｈ、ｘｃｈにより第１及び第２のＭＯＳトランジスタｐＨＴｒ１、ｎＨＴｒ１のゲート制御を行うことで、デプレッション型及びエンハンスメント型の組み合わせにおいて、電源が供給されたときに正常にオンオフ制御させる一方、電源供給が停止されたときにデプレッション型のＭＯＳトランジスタをオンさせることができる。
【０１１５】
また、ソース出力切替回路ＳＳＷ１〜ＳＳＷＮの各ソース出力切替回路が含むソース線短絡回路が、ソース同士及びドレイン同士が接続されたｐ型の第３のＭＯＳトランジスタｐＳＴｒ１とｎ型の第４のＭＯＳトランジスタｎＳＴｒ１とを含み、第３及び第４のＭＯＳトランジスタｐＳＴｒ１、ｎＳＴｒ１のうち少なくとも１つがデプレッション型である。例えば第３のＭＯＳトランジスタｐＳＴｒ１がデプレッション型、第４のＭＯＳトランジスタｎＳＴｒ１がエンハンスメント型であってもよい。また、例えば第３のＭＯＳトランジスタｐＳＴｒ１がエンハンスメント型、第４のＭＯＳトランジスタｎＳＴｒ１がデプレッション型であってもよい。更にまた、例えば第３及び第４のＭＯＳトランジスタｐＳＴｒ１、ｎＳＴｒ１がデプレッション型であってもよい。
【０１１６】
第３のＭＯＳトランジスタｐＳＴｒ１をデプレッション型とすることで、電源が供給されているときにはソース線短絡回路を非導通状態、導通状態に切り替えることができると共に、電源供給が停止され電圧ＶＤＤ、電圧ＶＤＤＨＳ又は電圧ＶＯＵＴの電位が下がったときには第３のＭＯＳトランジスタｐＳＴｒ１が導通状態となりソース線短絡回路を導通状態に設定できるようになる。
【０１１７】
また、第４のＭＯＳトランジスタｎＳＴｒ１をデプレッション型とすることで、電源が供給されているときにはソース線短絡回路を非導通状態、導通状態に切り替えることができると共に、電源供給が停止され電圧ＶＯＵＴ、電圧ＶＯＵＴＭ又は電圧ＶＣＯＭＬの電位が上がったときには第４のＭＯＳトランジスタｎＳＴｒ１が導通状態となりソース線短絡回路を導通状態に設定できるようになる。
【０１１８】
より具体的には、複数のソース線に印加される最高電圧をＶＤＤＨＳ、該最高電圧を出力する演算増幅器ＲＥＧ１の高電位側電源電圧をＶＯＵＴとした場合に、第３のＭＯＳトランジスタｐＳＴｒ１がデプレッション型のとき、第３のＭＯＳトランジスタｐＳＴｒ１の閾値電圧Ｖｔｈｐは、次式を満たすことが望ましい。
【０１１９】
０＜Ｖｈｔｐ＜（ＶＯＵＴ−ＶＤＤＨＳ）      ・・・（３）
また、対向電極ＣＥの低電位側電圧ＶＣＯＭＬを出力する演算増幅器ＲＥＧ３の低電位側電源電圧をＶＯＵＴＭとした場合に、第４のＭＯＳトランジスタｎＳＴｒ１がデプレッション型のとき、第４のＭＯＳトランジスタｎＳＴｒ１の閾値電圧Ｖｔｈｎは、次式を満たすことが望ましい。
【０１２０】
０＞Ｖｔｈｎ＞ＶＯＵＴＭ        ・・・（４）
上記の（３）式又は（４）式を満たすことで、電源が供給されているときにソース線短絡回路を非導通状態に設定できるようになる。
【０１２１】
図１２（Ａ）、図１２（Ｂ）、図１２（Ｃ）に、第３及び第４のＭＯＳトランジスタｐＳＴｒ１、ｎＳＴｒ１の制御信号の例を示す。
【０１２２】
表示ドライバ６０は、図示しない制御回路において、電荷の再利用を行うために第３のＭＯＳトランジスタｐＳＴｒ１をゲート制御するための制御信号ｘｃｃ、第４のＭＯＳトランジスタｎＳＴｒ１をゲート制御するための制御信号ｃｃを生成する。制御信号ｘｃｃは、制御信号ｃｃの反転信号である。
【０１２３】
図１２（Ａ）は、第３のＭＯＳトランジスタｐＳＴｒ１がデプレッション型、第４のＭＯＳトランジスタｎＳＴｒ１がエンハンスメント型である場合の制御信号ｘｃｃ、ｃｃの振幅を示している。制御信号ｘｃｃの高電位側は電圧ＶＯＵＴであり、低電位側はシステム接地電源電圧ＶＳＳである。制御信号ｃｃの高電位側は電圧ＶＤＤＨＳであり、低電位側はシステム接地電源電圧ＶＳＳである。
【０１２４】
図１２（Ｂ）は、第３のＭＯＳトランジスタｐＳＴｒ１がエンハンスメント型、第４のＭＯＳトランジスタｎＳＴｒ１がデプレッション型である場合の制御信号ｘｃｃ、ｃｃの振幅を示している。制御信号ｘｃｃの高電位側は電圧ＶＤＤＨＳであり、低電位側はシステム接地電源電圧ＶＳＳである。制御信号ｃｃの高電位側は電圧ＶＤＤＨＳであり、低電位側は電圧ＶＯＵＴＭである。
【０１２５】
図１２（Ｃ）は、例えば第３及び第４のＭＯＳトランジスタｐＳＴｒ１、ｎＳＴｒ１がデプレッション型である場合の制御信号ｘｃｃ、ｃｃの振幅を示している。制御信号ｘｃｃの高電位側は電圧ＶＯＵＴであり、低電位側はシステム接地電源電圧ＶＳＳである。制御信号ｃｃの高電位側は電圧ＶＤＤＨＳであり、低電位側は電圧ＶＯＵＴＭである。
【０１２６】
図１２（Ａ）〜図１２（Ｃ）に示す振幅の制御信号ｃｃ、ｘｃｃにより第３及び第４のＭＯＳトランジスタｐＳＴｒ１、ｎＳＴｒ１のゲート制御を行うことで、デプレッション型及びエンハンスメント型の組み合わせにおいて、電源が供給されたときに正常にオンオフ制御させる一方、電源供給が停止されたときにデプレッション型のＭＯＳトランジスタをオンさせることができる。
【０１２７】
電源供給が停止した場合に、上述のように導通状態に設定されるノード短絡スイッチＨＳＷ、ソース線短絡回路（ソース出力切替回路）は、電荷再利用による低消費電力化を実現させることができる。
【０１２８】
３．２  電荷再利用
３．２．１  第１の表示駆動モード
図１３に、本実施形態の液晶装置１０の第１の表示駆動モードにおける原理的構成図を示す。
【０１２９】
図１３において、図１又は図２と同一部分には同一符号を付し、適宜説明を省略する。図１３では、ゲート線ＧＫ及びソース線ＳＬの交差位置に設けられる画素の電気的な等価回路と、ゲート線ＧＫ＋１及びソース線ＳＬ＋１の交差位置に設けられる画素の電気的な等価回路とを示しているが、他の画素の電気的な等価回路も同様である。また、図１３では、ソース線駆動回路２０のソース出力切替回路、ソース電荷蓄積用スイッチＣＳＷ及び対向電極電荷蓄積用スイッチＶＳＷのみを示している。
【０１３０】
図１４に、図１３の液晶装置１０の動作例の波形図を示す。
【０１３１】
図１４では、ゲート線ＧＫ、ＧＫ＋１、ソース線ＳＬ及び対向電極ＣＥの電位の変化を示しているが、他のゲート線、ソース線も同様である。図１４において、ゲート線ＧＫに接続される画素の選択期間である１水平走査期間（１Ｈ）内に、ゲート線ＧＫに走査電圧が印加され、ゲート線ＧＫ＋１に接続される画素の選択期間である１水平走査期間内に、ゲート線ＧＫ＋１に走査電圧が印加される。そして、各水平走査期間は、その前半部分に設けられる電荷再利用期間と、その後半部分に設けられる駆動期間とを含む。電荷再利用期間から駆動期間に遷移するときと、駆動期間から電荷再利用期間に遷移するときに、ソース出力切替回路ＳＳＷＬ、ＳＳＷＬ＋１、ノード短絡スイッチＨＳＷの切替制御が行われる。
【０１３２】
電荷再利用期間（ＴＴ１）では、ソース出力切替回路ＳＳＷＬ、ＳＳＷＬ＋１において、ソース線ＳＬ、ＳＬ＋１が、第２の容量素子接続ノードを含む共用ラインＣＯＬにそれぞれ電気的に接続される。また、ソース電荷蓄積用スイッチＣＳＷ及び対向電極電荷蓄積用スイッチＶＳＷが非導通状態のままノード短絡スイッチＨＳＷが導通状態となり、共用ラインＣＯＬが対向電極電圧生成回路の出力（対向電極電圧ＶＣＯＭが供給される対向電極電圧出力ノード）と電気的に接続される。そのため、電荷再利用期間では、共用ラインＣＯＬとソース線ＳＬ、ＳＬ＋１が電気的に接続されており、ソース線ＳＬ、ＳＬ＋１と対向電極ＣＥとが同電位となり、電荷保存の法則に従って、ソース線ＳＬ、ＳＬ＋１の寄生容量に蓄積された電荷が対向電極ＣＥに電荷を補充したり、或いは対向電極ＣＥに蓄積された電荷がソース線ＳＬ、ＳＬ＋１の寄生容量に補充されたりする。即ち、電荷再利用期間では、電源回路５０からの電荷の補充を一切行うことなく、ソース線及び対向電極ＣＥの電位を変化させる。
【０１３３】
次に、電荷再利用期間後の駆動期間（ＴＴ２）では、ソース出力切替回路ＳＳＷＬ、ＳＳＷＬ＋１において、ソース線ＳＬ、ＳＬ＋１が、ソース線駆動回路２０の出力バッファの出力にそれぞれ電気的に接続される。また、ソース電荷蓄積用スイッチＣＳＷ及び対向電極電荷蓄積用スイッチＶＳＷは、非導通状態に設定されたままである。そして、ノード短絡スイッチＨＳＷが非導通状態に設定される。そのため、駆動期間では、ソース線ＳＬ、ＳＬ＋１がソース線駆動回路２０の出力バッファにより駆動される。このとき、電荷再利用期間ＴＴ１における変化後の電位を基準に、各ソース線が各階調データに対応した電位になるまで、ソース線駆動回路２０の出力バッファがソース線の電荷の充放電を行う。従って、電荷再利用期間後の駆動期間では、ソース線駆動回路２０の出力バッファが変化させるべきソース線の電圧が低くて済む場合が多い。即ち、直前の水平走査期間（ゲート線ＧＫ−１に接続される画素の選択期間）のソース線の電位を基準に、そのまま当該水平走査期間（ゲート線ＧＫに接続される画素の選択期間）のソース線の電位を設定しようとすると、図１４に示すようにΔＶｓ０１だけソース線駆動回路２０の出力バッファがソース線の電荷を充放電する必要がある。これに対して、上述の電荷再利用期間を設けることで、図１４に示すようにΔＶｓ０２（ΔＶｓ０２＜ΔＶｓ０１）だけソース線駆動回路２０の出力バッファがソース線の電荷を充放電すればよい。
【０１３４】
同様に、電荷再利用期間後の駆動期間（ＴＴ２）では、対向電極ＣＥが、電源回路５０の対向電極電圧生成回路５６の出力と電気的に接続される。そのため、駆動期間では、対向電極ＣＥに、対向電極電圧生成回路５６に対向電極電圧ＶＣＯＭが供給される。このとき、電荷再利用期間ＴＴ１における変化後の電位を基準に、高電位側電圧ＶＣＯＭＨになるまで、対向電極電圧生成回路５６が対向電極ＣＥの電荷の充放電を行う。従って、電荷再利用期間後の駆動期間では、対向電極電圧生成回路５６が変化させるべき対向電極ＣＥの電圧が低くて済む。即ち、直前の水平走査期間（ゲート線ＧＫ−１に接続される画素の選択期間）の対向電極ＣＥの電位を基準に、そのまま当該水平走査期間（ゲート線ＧＫに接続される画素の選択期間）の対向電極ＣＥの電位を設定しようとすると、図１４に示すようにΔＶｃ０１だけ対向電極電圧生成回路５６が対向電極ＣＥの電荷を充放電する必要がある。これに対して、上述の電荷再利用期間を設けることで、図１４に示すようにΔＶｃ０２（ΔＶｃ０２＜ΔＶｃ０１）だけ対向電極電圧生成回路５６が対向電極ＣＥの電荷を充放電すればよい。
【０１３５】
３．２．２  第２の表示駆動モード
図１５に、本実施形態の液晶装置１０の第２の表示駆動モードにおける原理的構成図を示す。
【０１３６】
図１５において、図１又は図２と同一部分には同一符号を付し、適宜説明を省略する。図１５では、ゲート線ＧＫ及びソース線ＳＬの交差位置に設けられる画素の電気的な等価回路と、ゲート線ＧＫ＋１及びソース線ＳＬ＋１の交差位置に設けられる画素の電気的な等価回路とを示しているが、他の画素の電気的な等価回路も同様である。また、図１５では、ソース線駆動回路２０のソース出力切替回路、ソース電荷蓄積用スイッチＣＳＷ、対向電極電荷蓄積用スイッチＶＳＷ及びノード短絡スイッチＨＳＷを示している。
【０１３７】
図１６に、図１５の液晶装置１０の動作例の波形図を示す。
【０１３８】
図１６では、ゲート線ＧＫ、ＧＫ＋１、ソース線ＳＬ及び対向電極ＣＥの電位の変化を示しているが、他のゲート線、ソース線も同様である。図１６において、ゲート線ＧＫに接続される画素の選択期間である１水平走査期間（１Ｈ）内に、ゲート線ＧＫに走査電圧が印加され、ゲート線ＧＫ＋１に接続される画素の選択期間である１水平走査期間内に、ゲート線ＧＫ＋１に走査電圧が印加される。そして、各水平走査期間は、その前半部分に設けられる電荷再利用期間と、その後半部分に設けられる駆動期間とを含む。電荷再利用期間から駆動期間に遷移するときと、駆動期間から電荷再利用期間に遷移するときに、ソース出力切替回路ＳＳＷＬ、ＳＳＷＬ＋１、対向電極電荷蓄積用スイッチＶＳＷ及びソース電荷蓄積用スイッチＣＳＷの切替制御が行われる。第２の表示駆動モードでは、ノード短絡スイッチＨＳＷは非導通状態に設定される。
【０１３９】
電荷再利用期間（ＴＴ１０）では、ソース出力切替回路ＳＳＷＬ、ＳＳＷＬ＋１において、ソース線ＳＬ、ＳＬ＋１が、第２の容量素子接続ノードを含む共用ラインＣＯＬにそれぞれ電気的に接続される。また、ソース電荷蓄積用スイッチＣＳＷが導通状態となり、共用ラインＣＯＬは、第２の容量素子接続用端子ＴＬ２を介して第２の容量素子ＣＣＳの一端と電気的に接続される。そのため、電荷再利用期間では、第２の容量素子ＣＣＳの一端とソース線ＳＬ、ＳＬ＋１とが同電位となり、電荷保存の法則に従って、ソース線の寄生容量に蓄積された電荷が第２の容量素子ＣＣＳの一端に電荷を補充したり、或いは第２の容量素子ＣＣＳに蓄積された電荷がソース線ＳＬ、ＳＬ＋１の寄生容量に補充されたりする。即ち、電荷再利用期間では、電源回路５０からの電荷の補充を一切行うことなく、ソース線の電位を変化させる。
【０１４０】
同様に、電荷再利用期間では、図示しない対向電極電圧生成回路の出力がハイインピーダンス状態に設定され、且つ対向電極電荷蓄積用スイッチＶＳＷが導通状態に設定されるため、対向電極ＣＥが、第１の容量素子接続用端子ＴＬ１を介して第１の容量素子ＣＣＶの一端と電気的に接続される。そのため、電荷再利用期間では、第１の容量素子ＣＣＶの一端と対向電極ＣＥとが同電位となり、対向電極ＣＥの寄生容量に蓄積された電荷が第１の容量素子ＣＣＶの一端に電荷を補充したり、或いは第１の容量素子ＣＣＶに蓄積された電荷が対向電極ＣＥの寄生容量に補充されたりする。即ち、電荷再利用期間では、電源回路５０からの電荷の補充を一切行うことなく、対向電極ＣＥの電位を変化させる。
【０１４１】
次に、電荷再利用期間後の駆動期間（ＴＴ２０）では、ソース出力切替回路ＳＳＷＬ、ＳＳＷＬ＋１において、ソース線ＳＬ、ＳＬ＋１が、ソース線駆動回路２０の出力バッファの出力にそれぞれ電気的に接続される。また、ソース電荷蓄積用スイッチＣＳＷは、非導通状態に設定される。そのため、駆動期間では、ソース線ＳＬ、ＳＬ＋１がソース線駆動回路２０の出力バッファにより駆動される。このとき、電荷再利用期間ＴＴ１０における変化後の電位を基準に、各ソース線が各階調データに対応した電位になるまで、ソース線駆動回路２０の出力バッファがソース線の電荷の充放電を行う。従って、電荷再利用期間後の駆動期間では、ソース線駆動回路２０の出力バッファが変化させるべきソース線の電圧が低くて済む場合が多い。即ち、直前の水平走査期間（ゲート線ＧＫ−１に接続される画素の選択期間）のソース線の電位を基準に、そのまま当該水平走査期間（ゲート線ＧＫに接続される画素の選択期間）のソース線の電位を設定しようとすると、図１６に示すようにΔＶｓ１だけソース線駆動回路２０の出力バッファがソース線の電荷を充放電する必要がある。これに対して、上述の電荷再利用期間を設けることで、図１６に示すようにΔＶｓ２（ΔＶｓ２＜ΔＶｓ１）だけソース線駆動回路２０の出力バッファがソース線の電荷を充放電すればよい。
【０１４２】
同様に、電荷再利用期間後の駆動期間（ＴＴ２０）では、対向電極電荷蓄積用スイッチＶＳＷが非導通状態に設定され、対向電極ＣＥが、電源回路５０の対向電極電圧生成回路５６の出力と電気的に接続される。そのため、駆動期間では、対向電極ＣＥに、対向電極電圧生成回路５６に対向電極電圧ＶＣＯＭが供給される。このとき、電荷再利用期間ＴＴ１０における変化後の電位を基準に、高電位側電圧ＶＣＯＭＨになるまで、対向電極電圧生成回路５６が対向電極ＣＥの電荷の充放電を行う。従って、電荷再利用期間後の駆動期間では、対向電極電圧生成回路５６が変化させるべき対向電極ＣＥの電圧が低くて済む。即ち、直前の水平走査期間（ゲート線ＧＫ−１に接続される画素の選択期間）の対向電極ＣＥの電位を基準に、そのまま当該水平走査期間（ゲート線ＧＫに接続される画素の選択期間）の対向電極ＣＥの電位を設定しようとすると、図１６に示すようにΔＶｃ１だけ対向電極電圧生成回路５６が対向電極ＣＥの電荷を充放電する必要がある。これに対して、上述の電荷再利用期間を設けることで、図１６に示すようにΔＶｃ２（ΔＶｃ２＜ΔＶｃ１）だけ対向電極電圧生成回路５６が対向電極ＣＥの電荷を充放電すればよい。
【０１４３】
そして、次の水平走査期間でも、電荷再利用期間と駆動期間とが設けられ、それぞれの期間において同様に行われる。電荷再利用期間におけるソース線の駆動に伴う電力消費は、駆動期間においてソース線駆動回路２０が設定すべき電圧（即ち、階調データ）に依存するため、電荷の再利用による低消費電力化の効果が薄れてしまう。ところが、対向電極ＣＥは高電位側電圧ＶＣＯＭＨ又は低電位側電圧ＶＣＯＭＬのいずれかに設定されるため、階調データに依存することなく、簡素な構成で確実に低消費電力化を図ることができ、電荷の再利用による低消費電力化の効果が著しい。
【０１４４】
以上のように、第１の表示駆動モードでは、第１及び第２の容量素子ＣＣＳ、ＣＣＶを用いることなく電荷再利用を図ることができるため、表示ドライバ６０のチップサイズや実装面積を小さくできる。その一方、階調データに対応した電圧がソース線に印加されるため、電荷再利用の効果が階調データに依存してしまう。
【０１４５】
これに対して、第２の表示駆動モードでは、対向電極電圧が２値であるため、対向電極ＣＥの電荷再利用の効果が現れるため、低消費電力の効果が確実に得られる。その一方、第１又は第２の容量素子ＣＣＳ、ＣＣＶを用いることなく電荷再利用を図るため、表示ドライバ６０のチップサイズや実装面積を小さくできない。
【０１４６】
そして、本実施形態によれば、ノード短絡スイッチＨＳＷを設けるだけで上記のいずれかの表示駆動モードで電荷再利用を実現できるので、１種類の表示ドライバにより多様なユーザの要求を満足させることができ、結果として、より一層の製造コストの低減を図ることができるようになる。
【０１４７】
３．２．３  具体的な構成例
以下、電荷の再利用を実現する構成について、より具体的に説明する。
【０１４８】
図１７に、図３の演算増幅回路ブロックＯＰＣ１〜ＯＰＣＮ、共用ラインＣＯＬ及び各種スイッチの構成例を示す。
【０１４９】
即ち、図１７には、演算増幅回路ブロックＯＰＣ１〜ＯＰＣＮ、共用ラインＣＯＬ、対向電極電荷蓄積用スイッチＶＳＷ、ソース電荷蓄積用スイッチＣＳＷ、及びノード短絡スイッチＨＳＷの接続関係が示される。図１７において、図１、図２、図１０、図１３又は図１５と同一部分には同一符号を付し、適宜説明を省略する。
【０１５０】
演算増幅回路ブロックＯＰＣ１〜ＯＰＣＮの各ブロックの構成は同じであり、以下では演算増幅回路ブロックＯＰＣ１について説明する。
【０１５１】
演算増幅回路ブロックＯＰＣ１は、ボルテージフォロワ接続された演算増幅器ＶＯＰ１と、ソース出力切替回路ＳＳＷ１とを含む。ソース出力切替回路ＳＳＷ１は、第１のソース出力スイッチＳＳ１と、第１のソース短絡スイッチＣ２ＳＷ１とを含む。第１のソース出力スイッチＳＳ１は、制御信号ｃ１、ｘｃ１によりオンオフ制御される。制御信号ｘｃ１は、制御信号ｃ１の反転信号である。第１のソース短絡スイッチＣ２ＳＷ１は、制御信号ｃｃ、ｘｃｃによりオンオフ制御される。制御信号ｘｃｃは、制御信号ｃｃの反転信号である。演算増幅器ＶＯＰ１の出力は、第１のソース出力スイッチＳＳ１を介して、第１のソース出力ノードＳＮＤ１と接続される。第１のソース出力ノードＳＮＤ１は、第１のソース短絡スイッチＣ２ＳＷ１を介して所与のソース電圧出力ノードＳＶＮＤと接続される。ソース電圧出力ノードＳＶＮＤは、ソース電荷蓄積用スイッチＣＳＷを介して第２の容量素子接続ノードＣ２ＮＤと接続される。ソース電荷蓄積用スイッチＣＳＷは、制御信号ｃｓ、ｘｃｓによりオンオフ制御される。制御信号ｘｃｓは、制御信号ｃｓの反転信号である。
【０１５２】
このように、第１のソース短絡スイッチＣ２ＳＷ１は、ソース電圧出力ノードＳＶＮＤと第１のソース出力ノードＳＮＤ１との間に設けられる。また、ソース電荷蓄積用スイッチＣＳＷは、ソース電圧出力ノードＳＶＮＤと第２の容量素子ＣＣＳの一端が接続可能な第２の容量素子接続ノードＣ２ＮＤとの間に設けられる。
【０１５３】
また、対向電極電圧生成回路５６の出力である対向電極電圧出力ノードＶＮＤは、表示パネル１２の対向電極ＣＥが電気的に接続される対向電極電圧出力端子ＴＬ３としての対向電極電圧出力パッドＣＥ＿Ｐと電気的に接続される。対向電極電圧出力ノードＶＮＤは、対向電極電荷蓄積用スイッチＶＳＷを介して第１の容量素子接続ノードＣ１ＮＤと接続される。対向電極電荷蓄積用スイッチＶＳＷは、制御信号ｃｖ、ｘｃｖによりオンオフ制御される。制御信号ｘｃｖは、制御信号ｃｖの反転信号である。第１の容量素子接続ノードＣ１ＮＤは、第１の容量素子接続用端子ＴＬ１としての第１の容量素子接続用パッドＣＰ＿Ｐと電気的に接続される。
【０１５４】
ノード短絡スイッチＨＳＷは、対向電極電圧出力ノードＶＮＤとソース電圧出力ノードＳＶＮＤ（共用ラインＣＯＬ）との間に設けられる。ノード短絡スイッチＨＳＷは、制御信号ｃｈ、ｘｃｈによりオンオフ制御される。制御信号ｘｃｈは、制御信号ｃｈの反転信号である。
【０１５５】
ソース電圧出力ノードＳＶＮＤを含む共用ラインＣＯＬは、同様にして各演算増幅回路ブロックのソース短絡スイッチと接続される。即ち、表示ドライバ６０は、ソース電圧出力ノードＳＶＮＤと電気的に接続されると共にその一端がソース電荷蓄積用スイッチＣＳＷと電気的に接続される共用ラインＣＯＬと、第２のソース線Ｓ２への出力電圧が供給される第２のソース出力ノードＳＮＤ２と共用ラインＣＯＬとの間に設けられる第２のソース短絡スイッチＣ２ＳＷ２とを含むことができる。そして、第１のソース短絡スイッチＣ２ＳＷ１が、第１のソース出力ノードＳＮＤ１と共用ラインＣＯＬとの間に設けられる。また、第２のソース短絡スイッチＣ２ＳＷ２が、第２のソース出力ノードＳＮＤ２と共用ラインＣＯＬとの間に設けられる。
【０１５６】
更に、表示ドライバ６０は、放電用トランジスタＤｉｓＴｒを含むことができる。放電用トランジスタＤｉｓＴｒのゲートには、制御信号ｄｉｓが供給される。放電用トランジスタＤｉｓＴｒのソースには放電用電圧（例えばシステム接地電源電圧ＶＳＳ）が供給され、放電用トランジスタＤｉｓＴｒのドレインは共用ラインＣＯＬと電気的に接続される。そして、この制御信号ｄｉｓにより、共用ラインＣＯＬの電圧が放電用電圧に設定される。このような放電用トランジスタＤｉｓＴｒは、第１及び第２のソース線の放電に共用される。
【０１５７】
また、演算増幅回路ブロックＯＰＣ１は、更に第１のバイパススイッチＢＳＷ１を含むことができる。第１のバイパススイッチＢＳＷ１は、制御信号ｃ２、ｘｃ２によりオンオフ制御される。制御信号ｘｃ２は、制御信号ｃ２の反転信号である。演算増幅回路ブロックＯＰＣ１では、画素の選択期間としての１水平走査期間の前半に上述のような電荷再利用が行われた後に、該水平走査期間の後半の駆動期間において、第１のソース出力スイッチＳＳ１及び第１のバイパススイッチＢＳＷ１によりソース線Ｓ１の駆動制御が行われる。
【０１５８】
即ち、駆動期間の前半部分では、第１のソース出力スイッチＳＳ１を導通状態、第１のバイパススイッチＢＳＷ１を非導通状態に設定した状態で、演算増幅器ＶＯＰ１により第１のソース出力ノードＳＮＤ１を駆動する。その後、駆動期間の後半部分では、第１のソース出力スイッチＳＳ１を非導通状態、第１のバイパススイッチＢＳＷ１を導通状態に設定した状態で、第１のソース出力ノードＳＮＤ１に、演算増幅器ＶＯＰ１の入力電圧を供給する。こうすることで、第１のソース出力ノードＳＮＤ１に設定される電圧を、高速かつ高精度に設定することができる。
【０１５９】
なお、図１７において、ソース出力切替回路毎に異なる制御信号ｃ１、ｘｃ１、ｃｃ、ｘｃを生成することで、ソース出力毎に個別に共用ライン側に切り替えるか、ソース出力側に切り替えるかを制御することができる。
【０１６０】
図１８に、図６の対向電極電圧生成回路５６と対向電極電荷蓄積用スイッチＶＳＷの構成例を示す。
【０１６１】
対向電極電圧生成回路５６は、表示パネル（電気光学装置）１２の画素電極と液晶素子（電気光学物質）を挟んで対向する対向電極ＣＥに印加される対向電極電圧ＶＣＯＭを生成する。この対向電極電圧生成回路５６は、ボルテージフォロワ接続された演算増幅器である第１及び第２の演算増幅器ＯＰ１、ＯＰ２と、切替回路ＳＥＬとを含む。第１の演算増幅器ＯＰ１は、対向電極電圧ＶＣＯＭの高電位側電圧ＶＣＯＭＨを出力する。第２の演算増幅器ＯＰ２は、対向電極電圧ＶＣＯＭの低電位側電圧ＶＣＯＭＬを出力する。切替回路ＳＥＬは、液晶素子（電気光学物質）に印加される電圧の極性を反転させる極性反転タイミングに応じて、高電位側電圧ＶＣＯＭＨ及び低電位側電圧ＶＣＯＭＬの１つを対向電極電圧ＶＣＯＭとして出力する。なお第１及び第２の演算増幅器ＯＰ１、ＯＰ２を、レギュレータとして動作させてもよい。
【０１６２】
切替回路ＳＥＬは、Ｐ型（第１導電型）の金属酸化膜半導体（Metal Oxide Semiconductor：ＭＯＳ）トランジスタ（以下、単にトランジスタ）ＰＴｒと、Ｎ型（第２導電型）のトランジスタＮＴｒとを含むことができる。トランジスタＰＴｒのソースは、第１の演算増幅器ＯＰ１の出力に接続される。トランジスタＰＴｒのドレインは、対向電極ＣＥに電気的に接続される。トランジスタＰＴｒのゲートには、制御信号ＸＰＯＬｃが供給される。トランジスタＮＴｒのソースは、第２の演算増幅器ＯＰ２の出力に接続される。トランジスタＮＴｒのドレインは、対向電極ＣＥに電気的に接続される。トランジスタＮＴｒのゲートには、制御信号ＰＯＬｃが供給される。
【０１６３】
制御信号ＸＰＯＬｃ、ＰＯＬｃは、極性反転タイミングを規定する極性反転信号ＰＯＬに基づいて生成される。切替回路ＳＥＬは、制御信号ＸＰＯＬｃ、ＰＯＬｃに基づいて、高電位側電圧ＶＣＯＭＨ又は低電位側電圧ＶＣＯＭＬを出力することができる。また切替回路ＳＥＬは、制御信号ＸＰＯＬｃ、ＰＯＬｃに基づいて、その出力をハイインピーダンス状態に設定することができる。
【０１６４】
このような対向電極電圧生成回路５６は、ＶＣＯＭＨ生成回路（対向電極高電位側電圧生成回路）６２と、ＶＣＯＭＬ生成回路（対向電極低電位側電圧生成回路）６４とを含むことができる。ＶＣＯＭＨ生成回路６２は、例えばシステム接地電源電圧ＶＳＳと電源電圧ＶＤＤＨＳとに基づいて、公知のチャージポンプ動作により電圧ＶＣＯＭＨ０を生成することができるようになっている。電圧ＶＣＯＭＨ０は、第１の演算増幅器ＯＰ１の入力に供給される。ＶＣＯＭＬ生成回路６４は、例えばシステム接地電源電圧ＶＳＳと電源電圧ＶＤＤＨＳとに基づいて、公知のチャージポンプ動作により電圧ＶＣＯＭＬ０を生成することができるようになっている。電圧ＶＣＯＭＬ０は、第２の演算増幅器ＯＰ２の入力に供給される。
【０１６５】
そして、対向電極電圧生成回路５６は、切替回路ＳＥＬにより高電位側電圧ＶＣＯＭＨを対向電極電圧ＶＣＯＭとして出力するときには、図示しない制御信号により第２の演算増幅器ＯＰ２の動作電流を停止又は制限する制御を行う。また対向電極電圧生成回路５６は、切替回路ＳＥＬにより低電位側電圧ＶＣＯＭＬを対向電極電圧ＶＣＯＭとして出力するときには、図示しない制御信号により第１の演算増幅器ＯＰ１の動作電流を停止又は制限する制御を行う。
【０１６６】
こうすることで、対向電極電圧ＶＣＯＭの高電位側電圧ＶＣＯＭＨ及び低電位側電圧ＶＣＯＭＬの一方を対向電極ＣＥに印加するとき、高電位側電圧ＶＣＯＭＨ及び低電位側電圧ＶＣＯＭＬの他方を出力する演算増幅器の動作電流を停止又は制限することができるので、対向電極電圧ＶＣＯＭの生成に不要な消費電流を削減できるようになる。
【０１６７】
切替回路ＳＥＬの出力は、対向電極電圧出力ノードＶＮＤと電気的に接続される。対向電極電圧出力ノードＶＮＤは、第１の容量素子の一端が接続可能な第１の容量素子接続ノードＣ１ＮＤと電気的に接続される。第１の容量素子接続ノードＣ１ＮＤは、対向電極電圧出力端子ＴＬ３を介して表示パネル１２の対向電極ＣＥと電気的に接続される。
【０１６８】
３．２．３．１  第１の表示駆動モードの制御タイミング例
図１９に、第１の表示駆動モードにおける図１７の演算増幅回路ブロックＯＰＣ１及び各種スイッチの制御例のタイミング図を示す。
【０１６９】
図１９では、図１７の制御信号ｃ１、ｃ２、ｃｃ、ｃｓ、ｃｈ、ｄｉｓがＨレベルのときに、各スイッチをオン（導通状態）に設定するものとする。図１９の例では、制御信号ｄｉｓは、常にＬレベルであるものとする。なお、図１９では、演算増幅回路ブロックＯＰＣ１の制御例のみを説明するが、演算増幅回路ブロックＯＰＣ２〜ＯＰＣＮも、演算増幅回路ブロックＯＰＣ１と同じ制御信号により制御される。
【０１７０】
１水平走査期間内の前半部分である電荷再利用期間では、制御信号ｃｃ、ｃｈがＨレベル、制御信号ｃ１、ｃ２、ｃｓがＬレベルに設定される。これにより、対向電極電荷蓄積用スイッチＶＳＷ、ソース電荷蓄積用スイッチＣＳＷが非導通状態に設定され、ノード短絡スイッチＨＳＷが導通状態に設定される。即ち、対向電極電荷蓄積用スイッチＶＳＷ及びソース電荷蓄積用スイッチＣＳＷを非導通状態に設定した状態で、ノード短絡スイッチが導通状態に設定される。これにより、共用ラインＣＯＬと対向電極電圧出力ノードＶＮＤとが電気的に接続される。従って、共用ラインＣＯＬ又は対向電極電圧出力ノードＶＮＤの寄生容量に蓄積された電荷が再利用され、共用ラインＣＯＬ及び対向電極電圧出力ノードＶＮＤの電位が変動する。このとき、各演算増幅回路ブロックのソース短絡スイッチもまた導通状態に設定されるため、第１〜第Ｎのソース線Ｓ１〜ＳＮ及び対向電極ＣＥが同電位となる。
【０１７１】
その後、以下のように、対向電極電圧出力ノードＶＮＤに対向電極電圧ＶＣＯＭを供給して対向電極ＣＥを駆動すると共に、ソース線に階調データに対応した電圧を供給してソース線を駆動する。
【０１７２】
即ち、電荷再利用期間後の駆動期間のプリバッファ駆動期間では、制御信号ｃｃ、ｃｈがＬレベルとなり、制御信号ｃ１がＨレベルとなる。なお、駆動期間内では、対向電極電荷蓄積用スイッチＶＳＷ及びソース電荷蓄積用スイッチＣＳＷは、オフ（非導通状態）に設定される。これにより、電荷再利用期間内で電位が変動した第１のソース出力ノードＳＮＤ１は、演算増幅器ＶＯＰ１により駆動される。この演算増幅器ＶＯＰ１には、ＤＡＣ２８によって選択されたデータ電圧が供給される。演算増幅器ＶＯＰ１は、動作電流を消費するが、高い駆動能力で第１のソース出力ノードＳＮＤ１の電位を高速に変動させることができる。
【０１７３】
次に、当該駆動期間のＤＡＣ駆動期間では、制御信号ｃ１がＬレベルとなり、制御信号ｃ２がＨレベルとなる。これにより、第１のソース出力ノードＳＮＤ１は、演算増幅器ＶＯＰ１の出力と電気的に遮断されると共に、ＤＡＣ２８からのデータ電圧が直接供給される。これにより、第１のソース出力ノードＳＮＤ１の電圧を、ＤＡＣ２８からの高精度なデータ電圧に設定することができる。ＤＡＣ駆動期間では、演算増幅器ＶＯＰ１の動作を停止させることができるので、低消費電力化を図ることができる。
【０１７４】
以上のように、対向電極電荷蓄積用スイッチＶＳＷ及びソース電荷蓄積用スイッチＣＳＷを非導通状態に設定した状態で、ノード短絡スイッチＨＳＷを一旦導通状態に設定した後に、対向電極電圧出力ノードＶＮＤに対向電極電圧ＶＣＯＭを供給して対向電極ＣＥを駆動すると共に、ソース線に階調データに対応した電圧を供給してソース線を駆動している。
【０１７５】
より具体的には、ソース線駆動回路２０及び対向電極電圧生成回路５６の出力をハイインピーダンス状態に設定し、且つソース電圧出力ノードＳＶＮＤと対向電極電圧出力ノードＶＮＤとを電気的に接続した後に、ソース電圧出力ノードＳＶＮＤと対向電極電圧出力ノードＶＮＤとを電気的に遮断する。そして、この状態で、ソース線駆動回路２０が、第１又は第２のソース線Ｓ１、Ｓ２に階調データに対応した電圧を供給すると共に、対向電極電圧生成回路５６が、対向電極ＣＥに対向電極電圧ＶＣＯＭを供給する。
【０１７６】
図２０に、第１の表示駆動モードにおける図１７の演算増幅回路ブロックＯＰＣ１及び各種スイッチの他の制御例のタイミング図を示す。
【０１７７】
図２０では、いわゆるオフ書き込みの制御例のタイミング図を示している。電荷再利用期間の制御、ソース電荷蓄積用スイッチＣＳＷのスイッチ制御は、図１９と同様である。
【０１７８】
駆動期間のプリバッファ期間及びＤＡＣ駆動期間では、制御信号ｃｃがＨレベル、制御信号ｄｉｓがＨレベルとなる。これにより、共用ラインＣＯＬが放電用トランジスタＤｉｓＴｒにより、システム接地電源電圧ＶＳＳに設定される。そして、導通状態に設定された第１のソース短絡スイッチＣ２ＳＷ１を介して、電荷再利用期間内で電位が変動した第１のソース出力ノードＳＮＤ１は、システム接地電源電圧ＶＳＳに設定される。この第１のソース出力ノードＳＮＤ１の電圧が、第１のソース線Ｓ１に供給されて、いわゆるオフ書き込み制御が行われる。こうすることで、表示パネル１２では、ソース線に供給された第１のソース出力ノードＳＮＤ１の電圧を、通常の表示動作と同様に画素電極に書き込むだけでよい。
【０１７９】
以上のようなオフ書き込み制御は、演算増幅回路ブロックＯＰＣ２〜ＯＰＣＮでも同様に行われる。こうすることで、所定のオフ電圧をＤＡＣから供給することなく、非常に簡素な構成で表示オフ制御を行うことができるようになる。しかしながら、上述の表示オフ電圧の書き込み動作を行う方が、より低消費電力化と確実な表示オフを実現できる。
【０１８０】
３．２．３．２  第２の表示駆動モードの制御タイミング例
図２１に、第２の表示駆動モードにおける図１７の演算増幅回路ブロックＯＰＣ１及び各種スイッチの制御例のタイミング図を示す。
【０１８１】
図２１では、図１７の制御信号ｃ１、ｃ２、ｃｃ、ｃｓ、ｃｈ、ｄｉｓがＨレベルのときに、各スイッチをオン（導通状態）に設定するものとする。図２１の例では、制御信号ｄｉｓは、常にＬレベルであるものとする。なお、図２１では、演算増幅回路ブロックＯＰＣ１の制御例のみを説明するが、演算増幅回路ブロックＯＰＣ２〜ＯＰＣＮも、演算増幅回路ブロックＯＰＣ１と同じ制御信号により制御される。
【０１８２】
１水平走査期間内の前半部分である電荷再利用期間では、制御信号ｃｃ、ｃｓ、ｃｖがＨレベル、制御信号ｃ１、ｃ２、ｃｈがＬレベルに設定される。これにより、ソース電荷蓄積用スイッチＣＳＷが導通状態に設定される。そして、第１のソース出力ノードＳＮＤ１と第２の容量素子接続用端子ＴＬ２に接続される第２の容量素子ＣＣＳの一端とが同電位に設定される。これにより、第２の容量素子ＣＣＳの電荷が再利用され、第１のソース出力ノードＳＮＤ１の電位が変動する。また、対向電極電圧出力ノードＶＮＤが、第１の容量素子接続用端子ＴＬ１に接続される第１の容量素子ＣＣＶの一端と同電位に設定される。これにより、第１の容量素子ＣＣＶの電荷が再利用され、対向電極電圧出力ノードＶＮＤの電位が変動する。
【０１８３】
ここで、制御信号ｃｖは、図２１の制御信号ｃｃと同様のタイミングと同様である。従って、ソース電圧出力ノードＳＶＮＤと第２の容量素子接続ノードＣ２ＮＤとを電気的に接続させる期間と、対向電極電圧出力ノードＶＮＤと第１の容量素子接続ノードＣ１ＮＤとを電気的に接続させる期間とが、重複している。
【０１８４】
この後の駆動期間のプリバッファ駆動期間では、制御信号ｃｃ、ｃｓ、ｃｖがＬレベルとなり、制御信号ｃ１がＨレベルとなる。なお、駆動期間内では、ソース電荷蓄積用スイッチＣＳＷは、オフ（非導通状態）に設定される。これにより、電荷再利用期間内で電位が変動した第１のソース出力ノードＳＮＤ１は、演算増幅器ＶＯＰ１により駆動される。この演算増幅器ＶＯＰ１には、ＤＡＣ２８によって選択されたデータ電圧が供給される。演算増幅器ＶＯＰ１は、動作電流を消費するが、高い駆動能力で第１のソース出力ノードＳＮＤ１の電位を高速に変動させることができる。
【０１８５】
次に、当該駆動期間のＤＡＣ駆動期間では、制御信号ｃ１がＬレベルとなり、制御信号ｃ２がＨレベルとなる。これにより、第１のソース出力ノードＳＮＤ１は、演算増幅器ＶＯＰ１の出力と電気的に遮断されると共に、ＤＡＣ２８からのデータ電圧が直接供給される。これにより、第１のソース出力ノードＳＮＤ１の電圧を、ＤＡＣ２８からの高精度なデータ電圧に設定することができる。ＤＡＣ駆動期間では、演算増幅器ＶＯＰ１の動作を停止させることができるので、低消費電力化を図ることができる。
【０１８６】
以上のように、第２の表示駆動モードでは、ノード短絡スイッチＨＳＷを非導通状態に設定させる。そして、この状態で、対向電極電荷蓄積用スイッチＶＳＷにより対向電極電圧出力ノードＶＮＤと第１の容量素子接続ノードＣ１ＮＤとを一旦電気的に接続した後に、対向電極電圧出力ノードＶＮＤに対向電極電圧ＶＣＯＭを供給して対向電極ＣＥを駆動する。それと共に、ソース電荷蓄積用スイッチＣＳＷによりソース電圧出力ノードＳＶＮＤと第２の容量素子接続ノードＣ２ＮＤとを一旦電気的に接続した後に、ソース電荷蓄積用スイッチＣＳＷによりソース電圧出力ノードＳＶＮＤと第２の容量素子接続ノードＣ２ＮＤとを電気的に遮断した状態で、ソース線に階調データに対応した電圧を供給してソース線を駆動している。
【０１８７】
より具体的には、ソース線駆動回路２０の出力をハイインピーダンス状態に設定した状態で、第１又は第２のソース出力ノードＳＮＤ１、ＳＮＤ２と第２の容量素子接続ノードＣ２ＮＤとを電気的に接続した後に、第１又は第２のソース出力ノードＳＮＤ１、ＳＮＤ２と第２の容量素子接続ノードＣ２ＮＤとを電気的に遮断した状態で、ソース線駆動回路２０が、第１又は第２のソース線Ｓ１、Ｓ２に階調データに対応した電圧を供給する。また、対向電極電圧生成回路５６の出力をハイインピーダンス状態に設定した状態で、対向電極電荷蓄積用スイッチＶＳＷにより対向電極電圧出力ノードＶＮＤと第１の容量素子接続ノードＣ１ＮＤとを電気的に接続した後、対向電極電圧生成回路５６が、対向電極ＣＥに対向電極電圧ＶＣＯＭを供給する。
【０１８８】
図２２に、第２の表示駆動モードにおける図１７の演算増幅回路ブロックＯＰＣ１及び各種スイッチの他の制御例のタイミング図を示す。
【０１８９】
図２２では、いわゆるオフ書き込みの制御例のタイミング図を示している。電荷再利用期間の制御、ソース電荷蓄積用スイッチＣＳＷのスイッチ制御は、図２１と同様である。
【０１９０】
駆動期間のプリバッファ期間及びＤＡＣ駆動期間では、制御信号ｃｃがＨレベル、制御信号ｄｉｓがＨレベルとなる。これにより、共用ラインＣＯＬが放電用トランジスタＤｉｓＴｒにより、システム接地電源電圧ＶＳＳに設定される。そして、導通状態に設定された第１のソース短絡スイッチＣ２ＳＷ１を介して、電荷再利用期間内で電位が変動した第１のソース出力ノードＳＮＤ１は、システム接地電源電圧ＶＳＳに設定される。この第１のソース出力ノードＳＮＤ１の電圧が、第１のソース線Ｓ１に供給されて、いわゆるオフ書き込み制御が行われる。こうすることで、表示パネル１２では、ソース線に供給された第１のソース出力ノードＳＮＤ１の電圧を、通常の表示動作と同様に画素電極に書き込むだけでよい。
【０１９１】
以上のようなオフ書き込み制御は、演算増幅回路ブロックＯＰＣ２〜ＯＰＣＮでも同様に行われる。こうすることで、所定のオフ電圧をＤＡＣから供給することなく、非常に簡素な構成で表示オフ制御を行うことができるようになる。しかしながら、上述の表示オフ電圧の書き込み動作を行う方が、より低消費電力化と確実な表示オフを実現できる。
【０１９２】
３．２．３．３  制御信号の生成
上記の制御信号は、表示ドライバ６０の図示しない制御回路によって生成される。
【０１９３】
図２３に、表示ドライバ６０の図示しない制御回路の構成の要部を示す。
【０１９４】
図２３において、制御回路は、制御レジスタ部８０、タイミング生成部１１０を含む。制御レジスタ部８０は、複数の制御レジスタを含み、各制御レジスタの設定値はホスト又は表示コントローラ４０によって設定される。
【０１９５】
タイミング生成部１１０は、極性反転信号ＰＯＬにより規定される液晶素子の印加電圧の極性に応じて、制御レジスタ部８０の各レジスタに設定された設定値に対応した基準クロックＯＳＣのクロック数に基づいて各種の制御信号を出力する。なお基準クロックＯＳＣは、表示ドライバ６０内の図示しない発振回路において生成される。
【０１９６】
図２４に、図２３の制御レジスタ部８０の構成の概要を示す。
【０１９７】
制御レジスタ部８０は、表示駆動モード設定レジスタ８１、対向電極電荷蓄積用スイッチオンタイミング設定レジスタ８２、対向電極電荷蓄積用スイッチオフタイミング設定レジスタ８４、ソース電荷蓄積用スイッチオンタイミング設定レジスタ８６、ソース電荷蓄積用スイッチオフタイミング設定レジスタ８８、プリバッファ駆動開始タイミング設定レジスタ９０、プリバッファ駆動終了タイミング設定レジスタ９２、ＤＡＣ駆動開始タイミング設定レジスタ９４、ＤＡＣ駆動終了タイミング設定レジスタ９６、ソース短絡スイッチオンタイミング設定レジスタ９８、ソース短絡スイッチオフタイミング設定レジスタ１００、ノード短絡スイッチオンタイミング設定レジスタ１０２、ノード短絡スイッチオフタイミング設定レジスタ１０４を含む。
【０１９８】
表示駆動モード設定レジスタ８１には、第１又は第２の表示駆動モードに対応した制御データが設定される。表示駆動モード設定レジスタ８１の制御データに対応した制御信号Ｍｏｄｅに基づいて、表示ドライバ６０の各部が、電荷再利用制御を行う際に上述の第１又は第２の表示駆動モードに対応した制御を行う。
【０１９９】
対向電極電荷蓄積用スイッチオンタイミング設定レジスタ８２には、水平走査期間（広義には走査期間）の開始タイミングを基準に、対向電極電荷蓄積用スイッチＶＳＷのオンタイミングに対応した基準クロックＯＳＣのクロック数Ｖｃｏｎが設定される。対向電極電荷蓄積用スイッチオフタイミング設定レジスタ８４には、水平走査期間の開始タイミングを基準に、対向電極電荷蓄積用スイッチＶＳＷのオフタイミングに対応した基準クロックＯＳＣのクロック数Ｖｃｏｆｆが設定される。タイミング生成部１１０は、制御信号Ｍｏｄｅ、クロック数Ｖｃｏｎ、Ｖｃｏｆｆに基づいて制御信号ｃｖ、ｘｃｖを生成する。
【０２００】
ソース電荷蓄積用スイッチオンタイミング設定レジスタ８６には、水平走査期間の開始タイミングを基準に、ソース電荷蓄積用スイッチＣＳＷのオンタイミングに対応した基準クロックＯＳＣのクロック数Ｓｃｏｎが設定される。ソース電荷蓄積用スイッチオフタイミング設定レジスタ８８には、水平走査期間の開始タイミングを基準に、ソース電荷蓄積用スイッチＣＳＷのオフタイミングに対応した基準クロックＯＳＣのクロック数Ｓｃｏｆｆが設定される。タイミング生成部１１０は、制御信号Ｍｏｄｅ、クロック数Ｓｃｏｎ、Ｓｃｏｆｆに基づいて制御信号ｃｓ、ｘｃｓを生成する。
【０２０１】
プリバッファ駆動開始タイミング設定レジスタ９０には、水平走査期間の開始タイミングを基準に、第１〜第Ｎのソース出力スイッチＳＳ１〜ＳＳＮのオンタイミングに対応した基準クロックＯＳＣのクロック数ＰＢｏｎが設定される。プリバッファ駆動終了タイミング設定レジスタ９２には、水平走査期間の開始タイミングを基準に、第１〜第Ｎのソース出力スイッチＳＳ１〜ＳＳＮのオフタイミングに対応した基準クロックＯＳＣのクロック数ＰＢｏｆｆが設定される。タイミング生成部１１０は、制御信号Ｍｏｄｅ、クロック数ＰＢｏｎ、ＰＢｏｆｆに基づいて制御信号ｃ１、ｘｃ１を生成する。
【０２０２】
ＤＡＣ駆動開始タイミング設定レジスタ９４には、水平走査期間の開始タイミングを基準に、第１〜第ＮのバイパススイッチＢＳＷ１〜ＢＳＷＮのオンタイミングに対応した基準クロックＯＳＣのクロック数ＤＤｏｎが設定される。ＤＡＣ駆動終了タイミング設定レジスタ９６には、水平走査期間の開始タイミングを基準に、第１〜第ＮのバイパススイッチＢＳＷ１〜ＢＳＷＮのオフタイミングに対応した基準クロックＯＳＣのクロック数ＤＤｏｆｆが設定される。タイミング生成部１１０は、制御信号Ｍｏｄｅ、クロック数ＤＤｏｎ、ＤＤｏｆｆに基づいて制御信号ｃ２、ｘｃ２を生成する。
【０２０３】
ソース短絡スイッチオンタイミング設定レジスタ９８には、水平走査期間の開始タイミングを基準に、第１〜第Ｎのソース短絡スイッチＣ２ＳＷ１〜Ｃ２ＳＷＮのオンタイミングに対応した基準クロックＯＳＣのクロック数ＳＢｏｎが設定される。ソース短絡スイッチオフタイミング設定レジスタ１００には、水平走査期間の開始タイミングを基準に、第１〜第Ｎのソース短絡スイッチＣ２ＳＷ１〜Ｃ２ＳＷＮのオフタイミングに対応した基準クロックＯＳＣのクロック数ＳＢｏｆｆが設定される。タイミング生成部１１０は、制御信号Ｍｏｄｅ、クロック数ＳＢｏｎ、ＳＢｏｆｆに基づいて制御信号ｃｃ、ｘｃｃを生成する。
【０２０４】
ノード短絡スイッチオンタイミング設定レジスタ１０２には、水平走査期間の開始タイミングを基準に、ノード短絡スイッチＨＳＷのオンタイミングに対応した基準クロックＯＳＣのクロック数ＮＢｏｎが設定される。ノード短絡スイッチオフタイミング設定レジスタ１０４には、水平走査期間の開始タイミングを基準に、ノード短絡スイッチＨＳＷのオフタイミングに対応した基準クロックＯＳＣのクロック数ＮＢｏｆｆが設定される。タイミング生成部１１０は、制御信号Ｍｏｄｅ、クロック数ＮＢｏｎ、ＮＢｏｆｆに基づいて制御信号ｃｈ、ｘｃｈを生成する。
【０２０５】
図２５に、タイミング生成部１１０において制御信号ｃｖ、ｘｃｖを生成する回路の一例を示す。
【０２０６】
タイミング生成部１１０は、カウンタ１１２、コンパレータ１１４、１１６、セットリセットフリップフロップ１１８を含む。
【０２０７】
カウンタ１１２は、極性反転信号ＰＯＬの変化点を基準に、基準クロックＯＳＣに同期してカウントアップを行う。コンパレータ１１４は、カウンタ１１２のカウント値と、対向電極電荷蓄積用スイッチオンタイミング設定レジスタ８２の設定値であるクロック数Ｖｃｏｎとを比較し、一致したときパルスを出力する。コンパレータ１１６は、カウンタ１１２のカウント値と、対向電極電荷蓄積用スイッチオフタイミング設定レジスタ８４の設定値であるクロック数Ｖｃｏｆｆとを比較し、一致したときパルスを出力する。セットリセットフリップフロップ１１８は、コンパレータ１１４からのパルスによりセットされ、コンパレータ１１６からのパルスによりリセットされる。
【０２０８】
セットリセットフリップフロップ１１８のデータ出力信号及び反転データ出力信号は、例えばマスク回路１１９に入力される。マスク回路１１９は、制御信号Ｍｏｄｅに基づいてセットリセットフリップフロップ１１８のデータ出力信号及び反転データ出力信号のマスク制御を行い、制御信号ｃｖ、ｘｃｖを出力する。即ち、制御信号Ｍｏｄｅにより第１の表示駆動モードが指定されたとき、図１９又は図２０に示すように制御信号ｃｖを生成し、制御信号Ｍｏｄｅにより第２の表示駆動モードが指定されたとき、図２１又は図２２に示すように制御信号を生成する。このような制御信号Ｍｏｄｅに応じた制御信号ｃｖの生成方法には種々の方法があり、図２５に示したものに限定されるものではない。
【０２０９】
なお、図２５では制御信号ｃｖ、ｘｃｖについて説明したが、制御信号ｃ１、ｘｃ１、ｃ２、ｘｃ２、ｃｃ、ｘｃｃ、ｃｓ、ｘｃｓ、ｃｈ、ｘｃｈも同様に生成できる。
【０２１０】
なお、上記では、制御レジスタに設定される制御データに基づいて、各スイッチがスイッチ制御されるものとして説明したが、これに限定されるものではない。例えば、表示ドライバ６０が、外部設定端子を含み、対向電極電荷蓄積用スイッチＶＳＷ、ソース電荷蓄積用スイッチＣＳＷ、第１のソース短絡スイッチＣ２ＳＷ１又は第２のソース短絡スイッチＣ２ＳＷ２が、外部設定端子に供給される信号状態に応じてスイッチ制御されてもよい。即ち、各スイッチの制御信号が、外部設定端子から供給されたり、外部設定端子に入力された信号に基づいて生成されたりしてもよい。
【０２１１】
４．  電子機器
図２６に、本実施形態における電子機器の構成例のブロック図を示す。ここでは、電子機器として、携帯電話機の構成例のブロック図を示す。
【０２１２】
携帯電話機９００は、カメラモジュール９１０を含む。カメラモジュール９１０は、ＣＣＤカメラを含み、ＣＣＤカメラで撮像した画像のデータを、ＹＵＶフォーマットで表示コントローラ５４０に供給する。表示コントローラ５４０は、図１又は図２の表示コントローラ４０の機能を有する。
【０２１３】
携帯電話機９００は、表示パネル５１２を含む。表示パネル５１２は、ソースドライバ５２０及びゲートドライバ５３０によって駆動される。表示パネル５１２は、複数のゲート線、複数のソース線、複数の画素を含む。表示パネル５１２は、図１又は図２の表示パネル１２の機能を有する。
【０２１４】
表示コントローラ５４０は、ソースドライバ５２０及びゲートドライバ５３０に接続され、ソースドライバ５２０に対してＲＧＢフォーマットの階調データを供給する。
【０２１５】
電源回路５４２は、ソースドライバ５２０及びゲートドライバ５３０に接続され、各ドライバに対して、駆動用の電源電圧を供給する。電源回路５４２は、図１又は図２の電源回路５０の機能を有する。表示ドライバ５４４としてソースドライバ５２０、ゲートドライバ５３０及び電源回路５４２を含み、該表示ドライバ５４４が表示パネル５１２を駆動できる。
【０２１６】
ホスト９４０は、表示コントローラ５４０に接続される。ホスト９４０は、表示コントローラ５４０を制御する。またホスト９４０は、アンテナ９６０を介して受信された階調データを、変復調部９５０で復調した後、表示コントローラ５４０に供給できる。表示コントローラ５４０は、この階調データに基づき、ソースドライバ５２０及びゲートドライバ５３０により表示パネル５１２に表示させる。ソースドライバ５２０は、図１又は図２のソース線駆動回路２０の機能を有する。ゲートドライバ５３０は、図１又は図２のゲート線駆動回路３０の機能を有する。
【０２１７】
ホスト９４０は、カメラモジュール９１０で生成された階調データを変復調部９５０で変調した後、アンテナ９６０を介して他の通信装置への送信を指示できる。
【０２１８】
ホスト９４０は、操作入力部９７０からの操作情報に基づいて階調データの送受信処理、カメラモジュール９１０の撮像、表示パネル５１２の表示処理を行う。
【０２１９】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶表示パネルの駆動に適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。
【０２２０】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【図面の簡単な説明】
【０２２１】
【図１】本実施形態の液晶装置の構成例のブロック図。
【図２】本実施形態の他の液晶装置の構成例のブロック図。
【図３】図１又は図２のソース線駆動回路の構成例のブロック図。
【図４】図３の基準電圧発生回路、ＤＡＣ及び出力バッファの構成例を示す図。
【図５】図１又は図２のゲート線駆動回路の構成例のブロック図。
【図６】図１又は図２の電源回路の構成例を示すブロック図。
【図７】電圧の電位関係を説明する説明図。
【図８】図１又は図２の表示パネルの駆動波形の一例を示す図。
【図９】走査ライン反転駆動の説明図。
【図１０】本実施形態の液晶装置の構成要部を示す図。
【図１１】図１１（Ａ）〜図１１（Ｃ）は第１及び第２のＭＯＳトランジスタの制御信号の例を示す図。
【図１２】図１２（Ａ）〜図１２（Ｃ）は第３及び第４のＭＯＳトランジスタの制御信号の例を示す図。
【図１３】本実施形態の液晶装置の第１の表示駆動モードにおける原理的構成図。
【図１４】図１３の液晶装置の動作例の波形図。
【図１５】本実施形態の液晶装置の第２の表示駆動モードにおける原理的構成図。
【図１６】図１５の液晶装置の動作例の波形図。
【図１７】図３の演算増幅回路ブロック、共用ライン及び各種スイッチの構成例を示す図。
【図１８】図６の対向電極電圧生成回路の構成例の図。
【図１９】第１の表示駆動モードにおける演算増幅回路ブロック及び各種スイッチの制御例のタイミング図。
【図２０】第１の表示駆動モードにおける演算増幅回路ブロック及び各種スイッチの他の制御例のタイミング図。
【図２１】第２の表示駆動モードにおける演算増幅回路ブロック及び各種スイッチの制御例のタイミング図。
【図２２】第２の表示駆動モードにおける演算増幅回路ブロック及び各種スイッチの他の制御例のタイミング図。
【図２３】表示ドライバの図示しない制御回路の構成の要部を示す図。
【図２４】図２３の制御レジスタ部の構成の概要を示す図。
【図２５】タイミング生成部において制御信号を生成する回路の一例を示す図。
【図２６】本実施形態における電子機器の構成例のブロック図。
【符号の説明】
【０２２２】
１０  液晶装置、  ２０  ソース線駆動回路、  ３０  ゲート線駆動回路、
４０  表示コントローラ、  ５０  電源回路、  ６０  表示ドライバ、
ＣＣＳ  第２の容量素子、  ＣＣＶ  第１の容量素子、  ＣＥ  対向電極、
ＣＯＬ  共用ライン、  ＣＳＷ  ソース電荷蓄積用スイッチ、
Ｇ１〜ＧＭ、ＧＫ、ＧＫ＋１  ゲート線、  ＨＳＷ  ノード短絡スイッチ、
Ｓ１〜ＳＮ、ＳＬ、ＳＬ＋１  ソース線、  ＳＳＣ  ソース線短絡回路、
ＳＳＷ１〜ＳＳＷＮ、ＳＳＷＬ、ＳＳＷＬ＋１  ソース出力切替回路、
ＳＶＮＤ  ソース電圧出力ノード、  ＴＬ１  第１の容量素子接続用端子、
ＴＬ２  第２の容量素子接続用端子、  ＴＬ３  対向電極電圧出力端子
ＶＣＯＭ  対向電極電圧、  ＶＳＳ  システム接地電源電圧、
ＶＳＷ  対向電極電荷蓄積用スイッチ  ｃｃ、ｃｈ、ｘｃｃ、ｘｃｈ  制御信号、
ｎＨＴｒ１  第２のＭＯＳトランジスタ、  ｎＳＴｒ１  第４のＭＯＳトランジスタ、
ｐＨＴｒ１  第１のＭＯＳトランジスタ、  ｐＳＴｒ１  第３のＭＯＳトランジスタ
【図１】
2008096479.tif 000003
【図２】
2008096479.tif 000004
【図３】
2008096479.tif 000005
【図４】
2008096479.tif 000006
【図５】
2008096479.tif 000007
【図６】
2008096479.tif 000008
【図７】
2008096479.tif 000009
【図８】
2008096479.tif 000010
【図９】
2008096479.tif 000011
【図１０】
2008096479.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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