(57)【要約】      （修正有）【課題】四つのストレージノード膜を備える不揮発性メモリ素子及びその動作方法を提供する。【解決手段】第１フィン１０５ａ及び第２フィン１０５ｂを備え、埋め込み絶縁膜１１５は、第１フィン１０５ａと第２フィン１０５ｂとの間にあり、制御ゲート電極１４０は、埋め込み絶縁膜の反対側の第１及び第２フィンの側面を覆い、ゲート絶縁膜１３０は、第１、第２フィン及び制御ゲート電極の間にあり、第１ソース領域及び第１ドレイン領域は第１フィン１０５ａの部分に、第２ソース領域及び第２ドレイン領域は第２フィン１０５ｂの部分に、制御ゲート電極から離隔されて形成され、第１ストレージノード膜１６０ａ１及び第２ストレージノード膜１６０ａ２は、制御ゲート電極を挟んで第１フィン１０５ａの側面上に、第３ストレージノード膜１６０ｂ１及び第４ストレージノード膜１６０ｂ２は、制御ゲート電極を挟んで第２フィン１０５ｂの側面上に形成される。【選択図】図１
2008004925.tif 000002
【特許請求の範囲】
【請求項１】
第１及び第２フィンを備える半導体基板と、
前記第１フィンと前記第２フィンとの間の埋め込み絶縁膜と、
前記埋め込み絶縁膜の反対側の前記第１及び第２フィンの側面を覆い、前記埋め込み絶縁膜上を横切って伸張する制御ゲート電極と、
前記第１、第２フィン及び前記制御ゲート電極の間のゲート絶縁膜と、
前記制御ゲート電極の両側の前記第１フィン部分にそれぞれ形成され、前記制御ゲート電極からそれぞれ離隔して配置された第１ソース領域及び第１ドレイン領域と、
前記制御ゲート電極の両側の前記第２フィン部分にそれぞれ形成され、前記制御ゲート電極からそれぞれ離隔して配置された第２ソース領域及び第２ドレイン領域と、
前記制御ゲート電極を挟んで前記埋め込み絶縁膜の反対側の前記第１フィンの側面上にそれぞれ形成された第１及び第２ストレージノード膜と、
前記制御ゲート電極を挟んで前記埋め込み絶縁膜の反対側の前記第２フィンの側面上にそれぞれ形成された第３及び第４ストレージノード膜と、を備えることを特徴とする不揮発性メモリ素子。
【請求項２】
前記第１フィンと前記第１及び第２ストレージノード膜との間に介在された第１トンネル絶縁膜と、
前記第２フィンと前記第３及び第４ストレージノード膜との間に介在された第２トンネル絶縁膜と、をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記ゲート絶縁膜、前記第１及び第２トンネル絶縁膜は、酸化膜を備えることを特徴とする請求項２に記載の不揮発性メモリ素子。
【請求項４】
前記ゲート絶縁膜、前記第１及び第２トンネル絶縁膜の厚さは、異なることを特徴とする請求項３に記載の不揮発性メモリ素子。
【請求項５】
前記制御ゲート電極と前記第１及び第２ストレージノード膜との間に介在された第１ブロッキング絶縁膜と、
前記制御ゲート電極と前記第３及び第４ストレージノード膜との間に介在された第２ブロッキング絶縁膜と、をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項６】
前記第１及び第２ストレージノード膜の少なくとも一部分は、前記第１ソース領域及び第１ドレイン領域と重ならないように配置されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項７】
前記第３及び第４ストレージノード膜の少なくとも一部分は、前記第２ソース領域及び第２ドレイン領域と重ならないように配置されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項８】
前記半導体基板は、エッチングされたバルク半導体ウェーハであることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項９】
前記第１、第２、第３及び第４ストレージノード膜は、シリコン窒化膜層、金属またはシリコンのドット、及び金属またはシリコンのナノクリスタルの群から選択された少なくとも一つ以上を含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１０】
請求項１に記載の不揮発性メモリ素子を利用するものであって、
前記第１、第２、第３及び第４ストレージノード膜に少なくとも４ビット以上のデータをプログラムするステップと、
前記第１、第２、第３及び第４ストレージノード膜に保存されたデータを読み取るステップと、
前記第１、第２、第３及び第４ストレージノード膜に保存されたデータを消去するステップと、を含むことを特徴とする不揮発性メモリ素子の動作方法。
【請求項１１】
前記データをプログラムするステップは、ホット電子注入法を利用することを特徴とする請求項１０に記載の不揮発性メモリ素子の動作方法。
【請求項１２】
前記データをプログラムするステップは、前記制御ゲート電極にターンオン電圧を印加し、前記第１ソース領域と前記第１ドレイン領域との間に、または前記第２ソース領域と前記第２ドレイン領域との間に逆方向の電流を交互に印加して行うことを特徴とする請求項１１に記載の不揮発性メモリ素子の動作方法。
【請求項１３】
前記データを読み取るステップは、前記第１ソース領域及び前記第１ドレイン領域の漏れ電流、または前記第２ソース領域及び前記第２ドレイン領域の漏れ電流を測定することを特徴とする請求項１０に記載の不揮発性メモリ素子の動作方法。
【請求項１４】
前記データを読み取るステップで、前記制御ゲート電極にはターンオフ電圧を印加することを特徴とする請求項１３に記載の不揮発性メモリ素子の動作方法。
【請求項１５】
前記データを消去するステップは、ホット正孔注入法を利用することを特徴とする請求項１０に記載の不揮発性メモリ素子の動作方法。
【請求項１６】
前記データを消去するステップは、前記制御ゲート電極に負電圧を印加し、前記第１ソース領域、前記第１ドレイン領域、前記第２ソース領域及び前記第２ドレイン領域の少なくともいずれか一つに正電圧を印加して行うことを特徴とする請求項１５に記載の不揮発性メモリ素子の動作方法。
【請求項１７】
前記データを消去するステップで、前記半導体基板は接地されることを特徴とする請求項１６に記載の不揮発性メモリ素子の動作方法。
【請求項１８】
ボディ、前記ボディから突出した第１及び第２フィンを備える半導体基板と、
前記第１フィンと前記第２フィンとの間の埋め込み絶縁膜と、
前記埋め込み絶縁膜の反対側の前記第１及び第２フィンの側面を覆い、前記埋め込み絶縁膜上を横切って伸張し、前記半導体基板と絶縁された制御ゲート電極と、
前記第１、第２フィン及び前記制御ゲート電極の間のゲート絶縁膜と、
前記制御ゲート電極の両側の前記第１フィン部分にそれぞれ形成され、前記制御ゲート電極からそれぞれ離隔して配置された第１ソース領域及び第１ドレイン領域と、
前記制御ゲート電極の両側の前記第２フィン部分にそれぞれ形成され、前記制御ゲート電極からそれぞれ離隔して配置された第２ソース領域及び第２ドレイン領域と、
前記制御ゲート電極を挟んで前記埋め込み絶縁膜の反対側の前記第１フィンの側面上にそれぞれ形成され、少なくとも一部分が前記第１ソース領域及び前記第１ドレイン領域と重ならないように配置された第１及び第２ストレージノード膜と、
前記制御ゲート電極を挟んで前記埋め込み絶縁膜の反対側の前記第２フィンの側面上にそれぞれ形成され、少なくとも一部分が前記第２ソース領域及び前記第２ドレイン領域と重ならないように配置された第３及び第４ストレージノード膜と、を備えることを特徴とする不揮発性メモリ素子。
【請求項１９】
前記半導体基板は、エッチングされたバルク半導体ウェーハであることを特徴とする請求項１８に記載の不揮発性メモリ素子。
【請求項２０】
前記第１、第２、第３及び第４ストレージノード膜は、シリコン窒化膜層、金属またはシリコンのドット、及び金属またはシリコンのナノクリスタルの群から選択された少なくとも一つ以上を含むことを特徴とする請求項１８に記載の不揮発性メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に係り、特にフィンタイプのチャンネル領域を備える不揮発性メモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
半導体製品は、そのサイズが次第に小さくなりつつも、高容量のデータ処理が要求されている。これにより、かかる半導体製品に使われる不揮発性メモリ素子の動作速度を速め、集積度を向上させるための方法が研究されている。例えば、フィン−ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）を利用して集積度を向上させた半導体素子は、チャンネル面積を広げて動作速度を速めると共に、フィンの幅を縮小させて集積度を向上させる。さらに、ＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板を利用したフィン−ＦＥＴは、短チャンネル効果をさらに改善させるものと期待されている。
【０００３】
例えば、特許文献１は、フィン−ＦＥＴ及びフィンメモリセルについて開示している。他の例として、特許文献２は、ＳＯＩ基板を利用したフィン−ＦＥＴについて開示している。
【０００４】
しかし、ＳＯＩ基板は、非常に高価であるという短所があるので、バルク半導体基板を利用してＳＯＩ基板と類似した特性を有するフィン−ＦＥＴまたはフィンメモリセルを形成しようとする試みが行われている。しかし、通常的なフィンメモリセルは、フィンの側面に積層されたトンネル絶縁膜、ストレージノード膜、ブロッキング絶縁膜及び制御ゲート電極構造を有しているため、フィン間隔の縮小に限界がある。
【０００５】
さらに、メモリ素子の単位セルでのデータ処理速度を速めるために、マルチビット動作を具現するためのメモリ素子が要求されている。
【０００６】
【特許文献１】米国特許第６６６４５８２号明細書
【特許文献２】米国特許第６８７６０４２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする課題は、高集積化が可能であり、マルチビット動作が可能な不揮発性メモリ素子を提供するところにある。
【０００８】
本発明が解決しようとする他の課題は、前記不揮発性メモリ素子のマルチビット動作方法を提供するところにある。
【課題を解決するための手段】
【０００９】
前記課題を解決するための本発明の一形態による不揮発性メモリ素子は、第１及び第２フィンを備える半導体基板を備える。埋め込み絶縁膜は、前記第１フィンと前記第２フィンとの間に提供される。制御ゲート電極は、前記埋め込み絶縁膜の反対側の前記第１及び第２フィンの側面を覆い、前記埋め込み絶縁膜上を横切って伸張する。ゲート絶縁膜は、前記第１、第２フィン及び前記制御ゲート電極の間に提供される。第１ソース領域及び第１ドレイン領域は、前記制御ゲート電極の両側の前記第１フィン部分にそれぞれ形成され、前記制御ゲート電極からそれぞれ離隔して配置される。第２ソース領域及び第２ドレイン領域は、前記制御ゲート電極の両側の前記第２フィン部分にそれぞれ形成され、前記制御ゲート電極からそれぞれ離隔して配置される。第１及び第２ストレージノード膜は、前記制御ゲート電極を挟んで前記埋め込み絶縁膜の反対側の前記第１フィンの側面上にそれぞれ形成される。そして、第３及び第４ストレージノード膜は、前記制御ゲート電極を挟んで前記埋め込み絶縁膜の反対側の前記第２フィンの側面上にそれぞれ形成される。
【００１０】
前記本発明の一側面によれば、前記不揮発性メモリ素子は、前記第１フィンと前記第１及び第２ストレージノード膜との間に介在された第１トンネル絶縁膜と、前記第２フィンと前記第３及び第４ストレージノード膜との間に介在された第２トンネル絶縁膜と、をさらに備えうる。
【００１１】
前記本発明の他の側面によれば、前記不揮発性メモリ素子は、前記制御ゲート電極と前記第１及び第２ストレージノード膜との間に介在された第１ブロッキング絶縁膜と、前記制御ゲート電極と前記第３及び第４ストレージノード膜との間に介在された第２ブロッキング絶縁膜と、をさらに備えうる。
【００１２】
前記本発明のさらに他の側面によれば、前記第１及び第２ストレージノード膜の少なくとも一部分は、前記第１ソース領域及び前記第１ドレイン領域と重ならないように配置されうる。さらに、前記第３及び第４ストレージノード膜の少なくとも一部分は、前記第２ソース領域及び前記第２ドレイン領域と重ならないように配置されうる。
【００１３】
前記他の課題を解決するための本発明の一形態による不揮発性メモリ素子の動作方法は、前記不揮発性メモリ素子を利用する。前記第１、第２、第３及び第４ストレージノード膜に少なくとも４ビット以上のデータをプログラムする。前記第１、第２、第３及び第４ストレージノード膜に保存されたデータを読み取る。そして、前記第１、第２、第３及び第４ストレージノード膜に保存されたデータを消去する。
【００１４】
前記本発明の一側面によれば、前記データをプログラムするステップは、ホット電子注入（Ｈｏｔ  Ｅｌｅｃｔｒｏｎ  Ｉｎｊｅｃｔｉｏｎ：ＨＥＩ）法を利用できる。
【００１５】
前記本発明の他の側面によれば、前記データを読み取るステップは、前記第１ソース領域及び前記第１ドレイン領域の漏れ電流、または前記第２ソース領域及び前記第２ドレイン領域の漏れ電流を測定できる。
【００１６】
前記本発明のさらに他の側面によれば、前記データを消去するステップは、ホット正孔注入（Ｈｏｔ  Ｈｏｌｅ  Ｉｎｊｅｃｔｉｏｎ：ＨＨＩ）法を利用できる。
【発明の効果】
【００１７】
本発明による不揮発性メモリ素子は、ＳＯＩ類似構造を有し、改善された短チャンネル効果を有する。例えば、不揮発性メモリ素子は、低いオフ電流及び接合漏れ電流を有し、かつボディに電圧を印加することによって、フィンにボディバイアスを印加できるという長所を維持できる。
【００１８】
本発明による不揮発性メモリ素子は、アレイ構造で各単位セル間のフィン離隔距離を従来よりも大幅に縮小させ、これにより、高い集積度で製造されうる。
【００１９】
本発明による不揮発性メモリ素子は、少なくとも４ビット以上のデータ処理が可能である。
【発明を実施するための最良の形態】
【００２０】
以下、添付した図面を参照して本発明による望ましい実施形態を説明することによって、本発明を詳細に説明する。しかし、本発明は、後述する実施形態に限定されるものではなく、異なる多様な形態に具現されるものであり、単に本実施形態は、本発明の開示を完全にし、当業者に発明の範疇を完全に知らせるために提供されるものである。図面において、構成要素は、説明の便宜のためにその大きさが誇張されうる。
【００２１】
図１は、本発明の一実施形態による不揮発性メモリ素子を示す斜視図であり、図２は、図１の不揮発性メモリ素子の平面図であり、図３は、図１の不揮発性メモリ素子のＩＩＩ−ＩＩＩ’線の断面図であり、図４は、図１の不揮発性メモリ素子のＩＶ−ＩＶ’線の断面図である。
【００２２】
本発明の一実施形態による不揮発性メモリ素子は、単位セル構造を例示して表しうる。例えば、かかる単位セル構造は、不揮発性メモリ素子、例えばフラッシュメモリまたはＳＯＮＯＳメモリのアレイ構造に利用できる。例えば、かかる単位セル構造は、ＮＡＮＤセルアレイ構造またはＮＯＲセルアレイ構造を含みうる。
【００２３】
図１ないし図４に示すように、不揮発性メモリ素子は、一対のフィン１０５ａ，１０５ｂ、四つのストレージノード膜１６０ａ１，１６０ａ２，１６０ｂ１，１６０ｂ２及び制御ゲート電極１４０を備える。フィン１０５ａ，１０５ｂには、チャンネル領域（図示せず）、ソース領域Ｓ１，Ｓ２及びドレイン領域Ｄ１，Ｄ２が限定される。制御ゲート電極１４０は、一対のフィン１０５ａ，１０５ｂを共通に制御する。不揮発性メモリ素子は、四つのストレージノード膜１６０ａ１，１６０ａ２，１６０ｂ１，１６０ｂ２を利用して少なくとも４ビット以上のデータを処理できる。
【００２４】
さらに具体的に見れば、半導体基板１１０は、ボディ１０２、前記ボディ１０２から突出して形成され、互いに対向して離隔された第１及び第２フィン１０５ａ，１０５ｂを備える。フィン１０５ａ，１０５ｂは、望ましくは、平行に配置されるが、必ずしもこれに制限されない。例えば、半導体基板１１０は、バルク半導体ウェーハ、例えばバルクシリコンウェーハ、バルクゲルマニウムウェーハまたはバルクシリコン−ゲルマニウムウェーハをエッチングして形成されうる。すなわち、フィン１０５ａ，１０５ｂは、ボディ１０２と同じ物質で形成されうる。
【００２５】
埋め込み絶縁膜１１５は、フィン１０５ａ，１０５ｂの間に提供される。埋め込み絶縁膜１１５は、制御ゲート電極１４０がフィン１０５ａ，１０５ｂの間に伸張しないように、すなわちフィン１０５ａ，１０５ｂの内側面を覆えないようにする。本発明の実施形態において、埋め込み絶縁膜１１５と接する面をフィン１０５ａ，１０５ｂの内側面といい、埋め込み絶縁膜１１５の反対側面をフィン１０５ａ，１０５ｂの外側面と呼ぶことにする。したがって、埋め込み絶縁膜１１５の高さは、適切に調節され、例えば埋め込み絶縁膜１１５とボディ１０２との間にボイドが残留する場合も可能である。埋め込み絶縁膜１１５は、酸化膜または窒化膜を備え、通常の物質膜蒸着法、例えば化学気相蒸着法及び平坦化法を利用して形成できる。
【００２６】
制御ゲート電極１４０は、埋め込み絶縁膜１１５の反対側のフィン１０５ａ，１０５ｂの側面、すなわちフィン１０５ａ，１０５ｂの外側面を覆い、埋め込み絶縁膜１１５及びフィン１０５ａ，１０５ｂ上を横切って伸張する。ただし、制御ゲート電極１４０は、半導体基板１１０、すなわちボディ１０２及びフィン１０５ａ，１０５ｂとは絶縁されるように配置される。例えば、制御ゲート電極１４０は、下部絶縁膜１２０によりボディ１０２と絶縁され、ゲート絶縁膜１３０によりフィン１０５ａ，１０５ｂと絶縁されうる。
【００２７】
下部絶縁膜１２０は、制御ゲート電極１４０及びフィン１０５ａ，１０５ｂの間にのみ介在されたものと図示されたが、フィン１０５ａ，１０５ｂの露出された部分にさらに伸張して全体的にフィン１０５ａ，１０５ｂを覆うこともできる。例えば、下部絶縁膜１２０は、酸化膜または窒化膜を備えうる。制御ゲート電極１４０は、ポリシリコン層、金属層及び金属シリサイド層の少なくとも一つ以上を備えうる。下部絶縁膜１２０及び制御ゲート電極１４０は、通常の物質膜蒸着法、例えば化学気相蒸着法及びパターニング法を利用して形成できる。
【００２８】
ゲート絶縁膜１３０は、フィン１０５ａ，１０５ｂと制御ゲート電極１４０との間に介在される。図１ないし図４で、ゲート絶縁膜１３０は、埋め込み絶縁膜１１５上に伸張されたものと図示されたが、その形成方法によって、埋め込み絶縁膜１１５上には形成されないこともある。例えば、ゲート絶縁膜１３０は、シリコン酸化膜または高誘電率膜を備えうる。本発明の実施形態において、高誘電率膜は、シリコン酸化膜より高い誘電率を有する絶縁膜を意味する。例えば、ゲート絶縁膜１３０は、熱酸化法または通常の物質膜蒸着法、例えば化学気相蒸着法を利用して形成できる。
【００２９】
第１ソース領域Ｓ１及び第１ドレイン領域Ｄ１は、制御ゲート電極１４０の両側の第１フィン１０５ａの部分にそれぞれ形成される。例えば、第１ソース領域Ｓ１及び第１ドレイン領域Ｄ１は、第１フィン１０５ａに不純物をドーピングして形成できる。後述するように、第１ソース領域Ｓ１及び第１ドレイン領域Ｄ１は、第１及び第２ストレージノード膜１６０ａ１，１６０ａ２の電荷トラッピング効率を向上させるために、制御ゲート電極１４０からそれぞれ離隔されるように配置されうる。すなわち、第１ソース領域Ｓ１及び第１ドレイン領域Ｄ１は、制御ゲート電極１４０と重ならないように配置されうる。
【００３０】
第２ソース領域Ｓ２及び第２ドレイン領域Ｄ２は、制御ゲート電極１４０の両側の第２フィン１０５ｂの部分にそれぞれ形成される。例えば、第２ソース領域Ｓ２及び第２ドレイン領域Ｄ２は、第２フィン１０５ｂに不純物をドーピングして形成できる。後述するように、第２ソース領域Ｓ２及び第２ドレイン領域Ｄ２は、第３及び第４ストレージノード膜１６０ｂ１，１６０ｂ２の電荷トラッピング効率を向上させるために、制御ゲート電極１４０からそれぞれ離隔されるように配置されうる。すなわち、第２ソース領域Ｓ２及び第２ドレイン領域Ｄ２は、制御ゲート電極１４０と重ならないように配置されうる。
【００３１】
第１及び第２ストレージノード膜１６０ａ１，１６０ａ２は、制御ゲート電極１４０を挟んで埋め込み絶縁膜１１５の反対側の第１フィン１０５ａの側面、すなわち第１フィン１０５ａの外側面上にそれぞれ形成される。例えば、第１及び第２ストレージノード膜１６０ａ１，１６０ａ２の少なくとも一部分は、第１ソース領域Ｓ１及び第１ドレイン領域Ｄ１と重ならないように配置されうる。例えば、第１ストレージノード膜１６０ａ１は、第１ソース領域Ｓ１から制御ゲート電極１４０側に突出し、第２ストレージノード膜１６０ａ２は、第１ドレイン領域Ｄ１から制御ゲート電極１４０側に突出する。
【００３２】
本発明の一実施形態において、第１ソース領域Ｓ１及び第１ドレイン領域Ｄ１の一端は、第１及び第２ストレージノード膜１６０ａ１，１６０ａ２の中間部分に合わせられる。かかる配置は、第１ソース領域Ｓ１または第１ドレイン領域Ｄ１の空乏層上に第１及び第２ストレージノード膜１６０ａ１，１６０ａ２の一部分を配置させて、後述するように不揮発性メモリ素子の動作特性を向上させる。
【００３３】
第３及び第４ストレージノード膜１６０ｂ１，１６０ｂ２は、制御ゲート電極１４０を挟んで埋め込み絶縁膜１１５の反対側の第２フィン１０５ｂの側面、すなわち第２フィン１０５ｂの外側面上にそれぞれ形成される。例えば、第３及び第４ストレージノード膜１６０ｂ１，１６０ｂ２の少なくとも一部分は、第２ソース領域Ｓ２及び第２ドレイン領域Ｄ２と重ならないように配置されうる。例えば、第３ストレージノード膜１６０ｂ１は、第２ソース領域Ｓ２から制御ゲート電極１４０側に突出し、第４ストレージノード膜１６０ｂ２は、第２ドレイン領域Ｄ２から制御ゲート電極１４０側に突出する。
【００３４】
第３及び第４ストレージノード膜１６０ｂ１，１６０ｂ２は、制御ゲート電極１４０を中心に対称的に配置されうる。前述したように、第１ないし第４ストレージノード膜１６０ａ１，１６０ａ２，１６０ｂ１，１６０ｂ２の配置は、不揮発性メモリ素子の動作特性を向上させるために制御されうる。例えば、第１ないし第４ストレージノード膜１６０ａ１，１６０ａ２，１６０ｂ１，１６０ｂ２は、シリコン窒化膜層、金属またはシリコンのドット、及び金属またはシリコンのナノクリスタルの群から選択された少なくとも一つ以上を含みうる。
【００３５】
さらに、第１ないし第４ストレージノード膜１６０ａ１，１６０ａ２，１６０ｂ１，１６０ｂ２のかかる配置は、不揮発性メモリ素子の集積度向上に寄与できる。なぜなら、アレイ構造で各単位セル間のフィンの離隔距離が従来よりも大幅に縮小されるためである。すなわち、第１フィン１０５ａを基準として見れば、第１トンネル絶縁膜１５０ａ、第１ストレージノード膜１６０ａ１、第１ブロッキング絶縁膜１７０ａ及び制御ゲート電極１４０が順次に積層されず、二つまたは三つずつ分散されて積層されているため、単位セル間のフィン１０５ａ，１０５ｂの離隔幅を縮小させる。
【００３６】
半導体基板１１０、第１ないし第４ストレージノード膜１６０ａ１，１６０ａ２，１６０ｂ１，１６０ｂ２は分離されることが望ましい。例えば、第１トンネル絶縁膜１５０ａは、第１フィン１０５ａと第１及び第２ストレージノード膜１６０ａ１，１６０ａ２との間に介在され、第２トンネル絶縁膜１５０ｂは、第２フィン１０５ｂと第３及び第４ストレージノード膜１６０ｂ１，１６０ｂ２との間に介在される。例えば、トンネル絶縁膜１５０ａ，１５０ｂは、酸化膜または窒化膜を備え、熱酸化法または通常的な物質膜蒸着法を利用して形成できる。トンネル絶縁膜１５０ａ，１５０ｂの厚さは、ホット電子またはホット正孔を通過可能に適切に選択されうる。したがって、トンネル絶縁膜１５０ａ，１５０ｂ及びゲート絶縁膜１３０の厚さは、異なって制御されうる。
【００３７】
選択的に、第１ブロッキング絶縁膜１７０ａは、制御ゲート電極１４０と前記第１及び第２ストレージノード膜１６０ａ１，１６０ａ２との間に介在され、第２ブロッキング絶縁膜１７０ｂは、制御ゲート電極１４０と第３及び第４ストレージノード膜１６０ｂ１，１６０ｂ２との間に介在される。例えば、第１及び第２ブロッキング絶縁膜１７０ａ，１７０ｂは、通常の物質膜蒸着法及び異方性エッチング法を利用して、制御ゲート電極１４０の側壁に接するように形成されうる。第１及び第２ブロッキング絶縁膜１７０ａ，１７０ｂは、酸化膜または高誘電率膜を備えうる。
【００３８】
本発明の一実施形態による不揮発性メモリ素子において、ソース領域Ｓ１，Ｓ２及びドレイン領域Ｄ１，Ｄ２の周辺のフィン１０５ａ，１０５ｂの部分に形成される空乏領域は非常に制限されうる。特に、フィン１０５ａ，１０５ｂの幅方向には、ほとんど空乏領域が存在しない。したがって、かかるフィン１０５ａ，１０５ｂ及び埋め込み絶縁膜１１５の配置構造は、従来のＳＯＩ構造に類似した構造、例えばＳＯＩ類似構造と呼ばれる。
【００３９】
かかるＳＯＩ類似構造は、空乏領域の拡張により発生する短チャンネル効果の改善に寄与できる。例えば、オフ電流及び接合漏れ電流が減少する。それにもかかわらず、通常のＳＯＩ構造とは異なり、ボディ１０２に電圧を印加することによって、フィン１０５ａ，１０５ｂにボディバイアスを印加できるという長所は維持される。
【００４０】
以下では、図５ないし図９を参照して、不揮発性メモリ素子の動作をさらに詳細に説明する。図５ないし図９は、図１の不揮発性メモリ素子のＶ−Ｖ’線の断面図である。以下では、不揮発性メモリ素子がｎ型チャンネルを有する場合を例として説明する。
【００４１】
図５及び図６は、本発明の一実施形態による不揮発性メモリ素子のプログラム動作を示す断面図である。
【００４２】
図５を参照して、第２ストレージノード膜１６０ａ２にデータをプログラムする方法を説明する。プログラムは、ＨＥＩ法を利用して行える。例えば、制御ゲート電極１４０にターンオン電圧Ｖｏｎ、例えば正電圧を印加し、第１ドレイン領域Ｄ１と第１ソース領域Ｓ１との間に正電圧ＶＤＳを印加すれば、第１ドレイン領域Ｄ１から第１ソース領域Ｓ１側に電流Ｉ１が流れ、電子ｅはその逆方向に移動する。
【００４３】
この場合、第１ドレイン領域Ｄ１の付近に空乏領域が大きく形成され、この空乏領域で、電子ｅは、第１ドレイン領域Ｄ１へと加速される。しかし、制御ゲート電極１４０に正電圧が印加されているため、加速された電子ｅの一部は、十分なエネルギーを得て第１トンネル絶縁膜１５０ａを通過して第２ストレージノード膜１６０ａ２に注入されうる。かかる電子ｅの注入法をＨＥＩ法またはチャンネルホット電子注入法（Ｃｈａｎｎｅｌ  Ｈｏｔ  Ｅｌｅｃｔｒｏｎ  Ｉｎｊｅｃｔｉｏｎ：ＣＨＥＩ）と呼ぶ。
【００４４】
第１ドレイン領域Ｄ１が制御ゲート電極１４０から離隔されているため、ホット電子が制御ゲート電極１４０と第１ドレイン領域Ｄ１との間で高いエネルギーを得ることができる。これにより、制御ゲート電極１４０と第１ドレイン領域Ｄ１との間に配置された第２ストレージノード膜１６０ａ２の部分にホット電子が注入されうる。したがって、第１ドレイン領域Ｄ１と制御ゲート電極１４０との離隔距離を調節して、ＨＥＩ効率を制御することもできる。
【００４５】
図６を参照して、第１ストレージノード膜１６０ａ１にデータをプログラムする方法を説明する。第１ストレージノード膜１６０ａ１にデータをプログラムする方法は、第２ストレージノード膜１６０ａ２にデータをプログラムする方法の方向を逆にして行えばよいだけである。例えば、制御ゲート電極１４０にターンオン電圧Ｖｏｎ、例えば正電圧を印加し、第１ドレイン領域Ｄ１と第１ソース領域Ｓ１との間に負電圧−ＶＤＳを印加すれば、第１ソース領域Ｓ１から第１ドレイン領域Ｄ１側に電流Ｉ２が流れ、電子ｅはその逆方向に移動する。
【００４６】
図５の説明とは逆に、空乏領域は、第１ソース領域Ｓ１の周辺に大きく形成され、電子ｅは、この空乏領域で加速されて高いエネルギーを得る。したがって、加速された電子は、第１ソース領域Ｓ１に隣接した第１ストレージノード膜１６０ａ１に注入されうる。
【００４７】
第３ストレージノード膜１６０ｂ１に対するデータプログラムは、図６の説明を参照すれば理解できる。また、第４ストレージノード膜１６０ｂ２に対するデータプログラムは、図５の説明を参照すれば理解できる。例えば、第３ストレージノード膜１６０ｂ１に対するデータプログラムは、制御ゲート電極１４０に正電圧を印加し、第２ドレイン領域Ｄ２と第２ソース領域Ｓ２との間に負電圧を印加して行える。第４ストレージノード膜１６０ｂ２に対するデータプログラムは、制御ゲート電極１４０に正電圧を印加し、第２ドレイン領域Ｄ２と第２ソース領域Ｓ２との間に正電圧を印加して行える。
【００４８】
したがって、第１ないし第４ストレージノード膜１６０ａ１，１６０ａ２，１６０ｂ１，１６０ｂ２に対して別々にデータプログラムが可能である。すなわち、本発明による一実施形態のプログラム方法を利用すれば、４ビットのデータをプログラムできる。さらに、マルチレベルプログラム方法を利用すれば、４ビット以上のデータプログラムも可能になる。
【００４９】
図７及び図８は、本発明の一実施形態による不揮発性メモリ素子の読み取り動作を示す断面図である。
【００５０】
図７及び図８に示すように、第１及び第２ストレージノード膜１６０ａ１，１６０ａ２のデータを読み取るために、第１ドレイン領域Ｄ１及び第１ソース領域Ｓ１の漏れ電流を読み取る。例えば、制御ゲート電極１４０にターンオフ電圧Ｖｏｆｆを印加し、第１ドレイン領域Ｄ１にドレイン電圧ＶＤＤを印加して、第１ドレイン領域Ｄ１の漏れ電流を測定する。そして、制御ゲート電極１４０にターンオフ電圧Ｖｏｆｆを印加し、第１ソース領域Ｓ１にソース電圧ＶＳＳを印加して、第１ソース領域Ｓ１の漏れ電流を測定する。この場合、第１ドレイン領域Ｄ１または第１ソース領域Ｓ１の漏れ電流は、ＧＩＤＬ（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ）成分が主要なものと知られている。
【００５１】
かかるＧＩＤＬ成分は、第１及び第２ストレージノード膜１６０ａ１，１６０ａ２にトラップされた電荷の影響を受ける。したがって、ＧＩＤＬ成分を測定することによって、第１及び第２ストレージノード膜１６０ａ１，１６０ａ２に電荷が保存されているかどうか、すなわちデータがプログラムされているかどうかが分かる。ターンオフ電圧Ｖｏｆｆは、０Ｖまたは負電圧でありうるが、負電圧の方が読み取り効率が高い。
【００５２】
第３及び第４ストレージノード膜１６０ｂ１，１６０ｂ２のデータを読み取る動作は、図７及び図８を参照して容易に実施できる。例えば、制御ゲート電極１４０にターンオフ電圧を印加し、第２ドレイン領域Ｄ２にドレイン電圧を印加して、第２ドレイン領域Ｄ２の漏れ電流を測定する。そして、制御ゲート電極１４０にターンオフ電圧を印加し、第２ソース領域Ｓ２にソース電圧を印加して、第２ソース領域Ｓ２の漏れ電流を測定する。
【００５３】
図９は、本発明の一実施形態による不揮発性メモリ素子の消去動作を示す断面図である。消去動作は、ＨＨＩ法を利用できる。
【００５４】
図９に示すように、第２ストレージノード膜１６０ａ２にホット正孔を注入して、第２ストレージノード膜１６０ａ２に保存されたデータを消去できる。すなわち、第２ストレージノード膜１６０ａ２にトラップされた電子と注入されたホット正孔とが再結合する。例えば、第１ドレイン領域Ｄ１に正電圧ＶＤＤを印加し、制御ゲート電極１４０に負電圧−Ｖｇを印加することによって、第２ストレージノード膜１６０ａ２にホット正孔を注入できる。
【００５５】
第１、第３及び第４ストレージノード膜１６０ａ１，１６０ｂ１，１６０ｂ２に保存されたデータを消去する方法は、図９を参照して容易に実施できる。例えば、第１、第３及び第４ストレージノード膜１６０ａ１，１６０ｂ１，１６０ｂ２の消去動作は、制御ゲート電極１４０に負電圧を印加し、第１ソース領域Ｓ１、第２ソース領域Ｓ２及び第２ドレイン領域Ｄ２に正電圧をそれぞれ印加することによって行える。この場合、ボディ１０２は接地されうる。
【００５６】
発明の特定の実施形態についての以上の説明は、例示及び説明を目的として提供されたものである。本発明は、前記実施形態に限定されず、当業者により前記実施形態を組み合わせて実施するなど多種多様な修正及び変更が可能であることは明白である。
【産業上の利用可能性】
【００５７】
本発明は、半導体素子関連の技術分野に適用可能である。
【図面の簡単な説明】
【００５８】
【図１】本発明の一実施形態による不揮発性メモリ素子を示す斜視図である。
【図２】図１の不揮発性メモリ素子の平面図である。
【図３】図１の不揮発性メモリ素子のＩＩＩ−ＩＩＩ’線の断面図である。
【図４】図１の不揮発性メモリ素子のＩＶ−ＩＶ’線の断面図である。
【図５】本発明の一実施形態による不揮発性メモリ素子のプログラム動作を示す断面図である。
【図６】本発明の一実施形態による不揮発性メモリ素子のプログラム動作を示す断面図である。
【図７】本発明の一実施形態による不揮発性メモリ素子の読み取り動作を示す断面図である。
【図８】本発明の一実施形態による不揮発性メモリ素子の読み取り動作を示す断面図である。
【図９】本発明の一実施形態による不揮発性メモリ素子の消去動作を示す断面図である。
【符号の説明】
【００５９】
１０２  ボディ
１０５ａ  第１フィン
１０５ｂ  第２フィン
１１０  半導体基板
１１５  埋め込み絶縁膜
１２０  下部絶縁膜
１３０  ゲート絶縁膜
１４０  制御ゲート電極
１５０ａ  第１トンネル絶縁膜
１５０ｂ  第２トンネル絶縁膜
１６０ａ１  第１ストレージノード膜
１６０ａ２  第２ストレージノード膜
１６０ｂ１  第３ストレージノード膜
１６０ｂ２  第４ストレージノード膜
１７０ａ  第１ブロッキング絶縁膜
１７０ｂ  第２ブロッキング絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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