(57)【要約】【課題】外部電圧の変動の影響を受けず、一定速度で電荷を放出することが可能な、負電位放電回路の提供を目的とする。【解決手段】内部電圧発生回路１０に接続され、第１の放電タイミング信号をレベルシフトして出力するレベルシフター１３と、レベルシフター１３の出力を反転して出力するインバーター１４と、インバーター１４により駆動される第１のＰＭＯＳトランジスタ１５と、第１のＰＭＯＳトランジスタに直列接続された電圧保護用の第２のＰＭＯＳトランジスタ１６及び第１のＮＭＯＳトランジスタ１７と、第２の放電タイミング信号が入力され、第１のＮＭＯＳトランジスタ１７との接続ノードを出力端子とし、ソースがグランドに接続された第２のＮＭＯＳトランジスタ１８とを有する。【選択図】      図１
2008004204.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧を基に高電圧を出力する内部電圧発生回路と、
前記内部電圧発生回路に接続され、第１の放電タイミング信号が入力されると、前記高電圧を分圧した電圧レベルに前記第１の放電タイミング信号をレベルシフトして出力するレベルシフターと、
前記レベルシフターの出力を反転して出力するインバーターと、
ソースが前記内部電圧発生回路に接続され、ゲートが前記インバーターに接続された第１のＰＭＯＳトランジスタと、
前記第１のＰＭＯＳトランジスタのドレインにソースが接続され、ゲートがグランドに接続された第２のＰＭＯＳトランジスタと、
ドレインが前記第２のＰＭＯＳトランジスタのドレインに接続され、ゲートがグランドに接続された第１のＮＭＯＳトランジスタと、
ドレインが前記第１のＮＭＯＳトランジスタのソースに接続され、ゲートに第２の放電タイミング信号が入力され、ソースがグランドに接続された第２のＮＭＯＳトランジスタと、
前記第２のＮＭＯＳトランジスタのドレインに接続された出力端子と、
を有することを特徴とする負電位放電回路。
【請求項２】
前記内部電圧発生回路は、前記電源電圧を昇圧し、該昇圧電圧を出力電圧として出力するチャージポンプと、前記出力電圧を監視するリミッターとを有し、
前記リミッターは、前記出力電圧を分割した分割電圧と、所定の出力電圧を設定する基準電圧とを比較し、前記出力電圧が前記所定の出力電圧に達すると、前記チャージポンプの動作を停止させ、前記所定の出力電圧を越えると、放電させて前記所定の出力電圧を保つことを特徴とする請求項１に記載の負電位放電回路。
【請求項３】
前記内部電圧発生回路は、前記電源電圧をチャージポンプで昇圧した昇圧電圧を、レギュレータを介して出力電圧として出力するか、又は前記電源電圧を、直接前記レギュレータを介して前記出力電圧として出力することを特徴とする請求項１に記載の負電位放電回路。
【請求項４】
前記基準電圧が、バンドギャプレファレンスにより生成されることを特徴とする請求項１又は３のいずれかに記載の電圧発生回路。
【請求項５】
ＮＯＲ型フラッシュメモリのロウデコーダの負側電源に接続され、前記ワード線のディスチャージ時に、前記ワード線の充電電荷を放電し、所定の電圧レベルにすることを特徴とする請求項１乃至４のいずれかに記載の負電位放電回路。
【請求項６】
前記第１の放電タイミング信号は、消去期間が終了すると立ち上がり、ワード線の電位の絶対値が所定の電圧まで放電されたことを検知することで立ち下がり、且つ前記第２の放電タイミング信号は、前記ワード線の電位の絶対値が前記所定の電圧まで放電されたことを検知することで立ち下がるか、
又は前記第１の放電タイミング信号は、前記消去期間が終了すると立ち上がり、前記第２の放電タイミング信号は、前記ワード線の電位の絶対値が前記所定の電圧まで放電されたことを検知することで立ち上がり、且つ所定の時間が経過すると共に立ち下がり、前記所定の電圧の絶対値は第１のＮＭＯＳトランジスタの閾値よりも大きく設定されていることを特徴とする請求項５に記載の負電位放電回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の回路に係り、詳しくは、負電圧の放電を制御する負電位放電回路に関する。
【背景技術】
【０００２】
従来、ＮＯＲ型フラッシュメモリアレイのメモリセルの各ノード間には寄生容量が存在し、メモリ容量の増加に伴いメモリアレイ形状が拡大するにつれて寄生容量も増加し、特に消去動作時の消去電圧の印加／放電に影響を与えることが知られている。消去動作における負電位放電回路について説明する。
【０００３】
図２は、ＮＯＲ型フラッシュメモリ装置の構成を示すブロック図である。図２において、コントローラは、コマンドインターフェースでデコードされたコマンドに基づいてデータの書き込み、読み出し、消去等のシーケンス制御を行う。データの書き込み及び消去には、電源電圧を昇圧した昇圧電圧が用いられる。このため、コントローラにより各動作モードに応じて制御される内部電源制御回路が設けられている。内部電源制御回路の出力は、ロウデコーダやカラムデコーダを介してワード線やビット線に供給される。
【０００４】
メモリセルアレイは、ワード線とビット線とに接続された浮遊ゲート型電界効果トランジスタのメモリセルをマトリクス状に配置されて構成され、メモリセルの制御ゲートを駆動するロウデコーダ回路を備えている。浮遊ゲート型電界効果トランジスタは、半導体基板のＮ型ウエル内に設けられたＰ型ウエル内に形成されたソース及びドレインと、ソース及びドレイン間上に絶縁膜を介して形成された浮遊ゲートと、浮遊ゲート上に絶縁膜を介して形成された制御ゲートとを含む。
【０００５】
従来におけるフラッシュメモリの消去方法である例えば基板消去方法では、コントローラは内部電源制御回路の負電圧昇圧回路と正電圧昇圧回路を制御し、ゲートＶｇを負電圧（例えば−９Ｖ）とし、ソースＶｓとドレインＶｄをオープン状態、基板Ｖｂを正電圧（例えば５Ｖ〜９Ｖ）に制御して、浮遊ゲートに蓄積された電子を基板に放出する。次にコントローラは、蓄積された電子の放出を所定の時間行った後、図示しない負電圧放電回路を制御し、ワード線の電位を０Ｖに戻すことにより、消去動作を終了する。
【０００６】
図４は、従来の負電位放電回路を示す回路図である。図４において、第１及び第２のＰＭＯＳトランジスタ１５、１６と、第１及び第２のＮＭＯＳトランジスタ１７、１８が直列に接続され、第１のＰＭＯＳトランジスタ１５のソースは電源Ｖｃｃに、第２のＮＭＯＳトランジスタ１６のソースはグランドに接続されている。第１のＰＭＯＳトランジスタ１５のゲートにはインバーター１４の出力端が接続され、インバーター１４の入力端には、第１の放電タイミング信号が入力される。第２のＰＭＯＳトランジスタ１６と第１のＮＭＯＳトランジスタ１７のゲートは、グランドに接続されている。第２のＮＭＯＳトランジスタ１８のゲートには第２の放電タイミング信号が入力される。また第２のＮＭＯＳトランジスタ１８のドレインには、出力端子１９が接続されている。
【０００７】
負電位に充電された負荷に出力端子１９が接続され、負電位を放電させて負荷の電位を０Ｖにする状態を想定する。インバーター１４の入力端に第１の放電タイミング信号が入力されると、第１のＰＭＯＳトランジスタ１５がオンする。同時に耐圧保護のため挿入されている第２のＰＭＯＳトランジスタ１６と第１のＮＭＯＳトランジスタ１７がオンする。これにより負荷の負電位は電源電圧Ｖｃｃに向けて放電され、第１のＮＭＯＳトランジスタ１７の閾値Ｖｔｈだけ低い−Ｖｔｈで放電は停止する。続いて第２のＮＭＯＳトランジスタ１８のゲートに第２の放電タイミング信号が入力されると、放電はグランドに向けて行われ、０Ｖになると放電は停止する。
【０００８】
負荷の放電速度は、第１のＰＭＯＳトランジスタ１５及び第１、第２のＮＭＯＳトランジスタ１７、１８のサイズで決まる。ところが、外部から供給される電源電圧Ｖｃｃが変動すると、放電速度もその影響を受けて変動する問題がある。このためＮＯＲ型フラッシュメモリのワード線のディスチャージを行う場合、Ｎウエル／バルク電位のカップリングにより、オーバーシュートしないように一定速度で放電することが困難であった。特許文献１には、カレントミラーを用いた放電回路に関する記載がある。
【特許文献１】特開２００５−３１０３０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、このような問題を解決するためになされたものであり、外部電圧の変動の影響を受けず、一定速度で電荷を放出することが可能な、負電位放電回路の提供を目的とする。
【課題を解決するための手段】
【００１０】
本発明の負電位放電回路は、電源電圧を基に高電圧を出力する内部電圧発生回路と内部電圧発生回路に接続され、第１の放電タイミング信号が入力されると、高電圧を分圧した電圧レベルに第１の放電タイミング信号をレベルシフトして出力するレベルシフターと、レベルシフターの出力を反転して出力するインバーターと、ソースが内部電圧発生回路に接続され、ゲートがインバーターに接続された第１のＰＭＯＳトランジスタと、第１のＰＭＯＳトランジスタのドレインにソースが接続され、ゲートがグランドに接続された第２のＰＭＯＳトランジスタと、ドレインが第２のＰＭＯＳトランジスタのドレインに接続され、ゲートがグランドに接続された第１のＮＭＯＳトランジスタと、ドレインが第１のＮＭＯＳトランジスタのソースに接続され、ゲートに第２の放電タイミング信号が入力され、ソースがグランドに接続された第２のＮＭＯＳトランジスタと、第２のＮＭＯＳトランジスタのドレインに接続された出力端子と、を有すること特徴とする。
【００１１】
本発明の負電位放電回路の内部電圧発生回路は、電源電圧を昇圧し、該昇圧電圧を出力電圧として出力するチャージポンプと、出力電圧を監視するリミッターとを有し、リミッターは、出力電圧を分割した分割電圧と、所定の出力電圧を設定する基準電圧とを比較し、出力電圧が所定の出力電圧に達すると、チャージポンプの動作を停止させ、所定の出力電圧を越えると、放電させて所定の出力電圧を保つことを特徴とする。
【００１２】
本発明の負電位放電回路の内部電圧発生回路は、電源電圧をチャージポンプで昇圧した昇圧電圧を、レギュレータを介して出力電圧として出力するか、又は電源電圧を、直接レギュレータを介して出力電圧として出力することを特徴とする。
【００１３】
本発明の負電位放電回路の内部電圧発生回路の基準電圧が、バンドギャプレファレンスにより生成されることを特徴とする。
【００１４】
本発明の負電位放電回路は、ＮＯＲ型フラッシュメモリのロウデコーダの負側電源に接続され、前記ワード線のディスチャージ時に、前記ワード線の充電電荷を放電し、所定の電圧レベルにすることを特徴とする。
【００１５】
本発明の負電位放電回路の第１の放電タイミング信号は、消去期間が終了すると立ち上がり、ワード線の電位の絶対値が所定の電圧まで放電されたことを検知することで立ち下がり、且つ第２の放電タイミング信号は、ワード線の電位の絶対値が所定の電圧まで放電されたことを検知することで立ち下がるか、又は、第１の放電タイミング信号は、消去期間が終了すると立ち上がり、第２の放電タイミング信号は、ワード線の電位の絶対値が所定の電圧まで放電されたことを検知することで立ち上がり、且つ所定の時間が経過すると共に立ち下がり、所定の電圧の絶対値は第１のＮＭＯＳトランジスタの閾値よりも大きく設定されていることを特徴とする。
【発明の効果】
【００１６】
本発明によれば、電源電圧の変動の影響を受けず、一定速度で負電荷を放出することが可能なる。また、ＮＯＲ型フラッシュメモリに適用された場合、消去電圧の放電特性を改善でき、放電時間を短縮することが可能になる。
【発明を実施するための最良の形態】
【００１７】
本発明による負電位放電回路の実施の形態について、図を用いて説明する。図１は、本発明による負電位放電回路を示す回路図である。図１において、負電位放電回路１００は、外部から供給される電源電圧を基に高電圧を出力する内部電圧発生回路１０と、内部電圧発生回路１０に接続され、第１の放電タイミング信号Ｔ１が入力されると、高電圧を分圧した電圧レベルに第１の放電タイミング信号をレベルシフトして出力するレベルシフター１３と、レベルシフター１３の出力を反転して出力するインバーター１４と、ソースが内部電圧発生回路１１に接続され、ゲートがインバーター１４に接続された第１のＰＭＯＳトランジスタ１５と、第１のＰＭＯＳトランジスタ１５のドレインにソースが接続され、ゲートがグランドに接続された第２のＰＭＯＳトランジスタ１６と、ドレインが第２のＰＭＯＳトランジスタのドレインに接続され、ゲートがグランドに接続された第１のＮＭＯＳトランジスタ１７と、ドレインが第１のＮＭＯＳトランジスタ１７のソースに接続され、ゲートに第２の放電タイミング信号Ｔ２が入力され、ソースがグランドに接続された第２のＮＭＯＳトランジスタ１８と、第２のＮＭＯＳトランジスタ１８のドレインに接続された出力端子１９とで構成されている。
【００１８】
内部電圧発生回路１０は、電源電圧Ｖｃｃに接続され、Ｖｃｃを昇圧し、出力電圧ＶＰとして出力するチャージポンプ１１と、ＶＰを監視するリミッター１２から構成されている。リミッター１２は、ＶＰを分割した分割電圧と、所定の出力電圧を設定する基準電圧ＶＲＥＦとを比較し、ＶＰが所定の出力電圧に達すると、チャージポンプ１１の動作を停止させ、所定の出力電圧を越えると、放電させて所定の出力電圧を保つよう動作する。また内部電圧発生回路１０のＶＰは、前記チャージポンプで発生した昇圧電位若しくは電源電圧Ｖｃｃからレギュレータを使用して発生させた一定電圧でもよい。
【００１９】
図６は、他の内部電圧発生回路の構成を示す回路図である。図６ａにおいて、第１及び第２の演算増幅器２１、２２の反転入力端子には、基準電位ＶＲＥＦがそれぞれ入力され、非反転入力端子は互いに接続された状態で抵抗２０の中間タップＰに接続されている。ＰＭＯＳトランジスタ２３のソースは電源Ｖｃｃに、ゲートは第１の演算増幅器２２の出力端子に接続されている。ＮＭＯＳトランジスタ２４のドレインはＰＭＯＳトランジスタのドレインに、ゲートは第２の演算増幅器２１の出力端子に、ソースは接地に接続されている。ＮＭＯＳトランジスタ２４のドレインと接地間に抵抗２０が接続され、出力端子２５が同様に、ＮＭＯＳトランジスタ２４のドレインに接続されている。
【００２０】
第１及び第２の演算増幅器２１、２２は、出力端子２５の電圧が抵抗２０の中間タップＰで分圧された電圧値を、ＶＲＥＦとそれぞれ比較する。またその比較値に応じてＰＭＯＳトランジスタ２３およびＮＭＯＳトランジスタ２４を制御し、所望の電圧を出力端子２５に出力電圧（ＶＰ）として出力する。図６bでは、図６ａの回路にさらにＰＭＯＳトランジスタ２６とＮＭＯＳトランジスタ２７とが加わっている。図６ｂにおいて、第１の演算増幅器２１の出力をＮＭＯＳトランジスタ２７で受け、ＰＭＯＳトランジスタ２６との接続により形成される電流パスに流れる一定電流を、ＰＭＯＳトランジスタ２３にカレントミラー化して供給し、所望の電圧を出力端子２５に出力電圧（ＶＰ）として出力している。ＰＭＯＳトランジスタ２３、２６のソースには電源電圧をチャージポンプで昇圧した昇圧電圧ＶＰが印加されるため、図６ｂの回路は、図６ａの回路に比べＶｃｃより高い電位を放電させることができる。
【００２１】
基準電圧ＶＲＥＦをバンドギャップレファレンス回路により発生させると、電源電圧の変動や温度の変動に係らず、ほぼ一定の電圧（〜１．２５Ｖ）を得ることができる。図５は、公知であるバンドギャップレファレンス回路の回路例である。演算増幅器ＯＰの出力端と非反転入力端子間に抵抗Ｒ１が、出力端と反転入力端子間にＲ２が接続されている。また非反転入力端子と接地間には、正極を非反転入力側にしてダイオードＤ１が接続され、反転入力端子と接地間には、ダイオードＤ２の負極側を接地側にして、抵抗Ｒ３とダイオードＤ２が直列接続されて接続されている。ダイオードＤ１、Ｄ２のサイズ及び抵抗Ｒ１、Ｒ２、Ｒ３を適宜設定することにより、電圧変動、温度変動に係らず一定の電圧レベル（〜１．２５Ｖ）を、出力端から得ることができる。
【００２２】
図１において、図４の場合と同様に、電源電圧Ｖｃｃより大きな負電位に充電された負荷に出力端子１９が接続され、負電位を放電させて負荷の電位を０Ｖにする状態を想定する。レベルシフター１３の入力端に第１の放電タイミング信号Ｔ１が入力されると、レベルシフター１３は、高電圧ＶＰを分圧した電圧レベルに第１の放電タイミング信号Ｔ１をレベルシフトして出力する。インバーター１４は、レベルシフター１３の出力を反転して第１のＰＭＯＳトランジスタ１５に出力し、第１のＰＭＯＳトランジスタ１５はオンする。
【００２３】
同時に耐圧保護のため挿入されている第２のＰＭＯＳトランジスタ１６と第１のＮＭＯＳトランジスタ１７がオンする。これにより負荷の負電位は電源電圧Ｖｃｃに向けて放電され、第１のＮＭＯＳトランジスタ１７の閾値Ｖｔｈだけ低い−Ｖｔｈで放電は停止する。続いて第２のＮＭＯＳトランジスタ１８のゲートに第２の放電タイミング信号Ｔ２が入力されると、放電はグランドに向けて行われ、０Ｖになると放電は停止する。内部電圧発生回路１０の出力電圧ＶＰは、外部電源電圧が変動しても一定の電圧を維持しているため、一定速度で負電荷を放出することが可能なる。
【００２４】
図３は、本発明の負電位放電回路１００が、図２のＮＯＲ型フラッシュメモリの内部電源制御回路内に設けられ、コントローラから出力される第１の放電タイミング信号Ｔ１及び第２の放電タイミング信号Ｔ２に応じて、ワード線のディスチャージ動作をする時の、タイミングを示すタイミングチャートである。図３において、ウエルチャージのタイミング期間では、第１の放電タイミング信号Ｔ１、第２の放電タイミング信号Ｔ２、及びワード線はゼロ電位にあり、ＮＯＲ型フラッシュメモリのウエルの部分が、所定の値に充電される期間である。
【００２５】
消去期間において、ワード線には消去動作のために内部電源制御回路から−９Ｖが供給される。第１の放電タイミング信号Ｔ１及び第２の放電タイミング信号Ｔ２は、ゼロ電位を保ったままである。次にワード線ディスチャージの期間になると、コントローラにより第１の放電タイミング信号Ｔ１が立ち上がり、図４の場合と同様に、ワード線の放電が開始される。ワード線の電位が、第１のＮＭＯＳトランジスタ１７の閾値Ｖｔｈだけ低い−Ｖｔｈになると放電は停止する。続いて第２の放電タイミング信号Ｔ２が立ち上がり、第２のＮＭＯＳトランジスタ１８により、放電はグランドに向けて行われ、０Ｖになると放電は停止する。
【００２６】
このように第１の放電タイミング信号Ｔ１は、消去期間が終了すると立ち上がり、ワード線の電位の絶対値が第１のＮＭＯＳトランジスタ１７の閾値になると立ち下がり、且つ第２の放電タイミング信号Ｔ２は、ワード線の電位の絶対値が第１のＮＭＯＳトランジスタ１７の閾値になると立ち上がり、所定の時間が経過すると立ち下がるように、コントローラにより制御される。また、第１の放電タイミング信号Ｔ１は、消去期間が終了すると立ち上がり、第２の放電タイミング信号Ｔ２は、ワード線の電位の絶対値が第１のＮＭＯＳトランジスタ１７の閾値になると立ち上がり、且つ所定の時間が経過すると、第１の放電タイミング信号Ｔ１と第２の放電タイミング信号Ｔ２は、共に立ち下がってもよい。これにより、電源電圧の変動の影響を受けず、一定速度で負電荷を放出することが可能なる。
【００２７】
前記の第１の放電タイミング信号Ｔ１及び第２の放電タイミング信号Ｔ２の動作において、第１のＮＭＯＳトランジスタ１７の閾値とワード線の電位の絶対値との比較に基づいて行われる動作は、コントローラが内部電圧制御回路を介してワード線の電位を検出し、コントローラに設定された第１のＮＭＯＳトランジスタ１７の閾値と比較することにより行われるが（図示せず）、この設定値は、第１のＮＭＯＳトランジスタの閾値よりも大きく設定されていることが好ましい。
【００２８】
以上説明したように、本発明によると、外部電圧の変動の影響を受けず、一定速度で負電荷を放出することが可能なり、ＮＯＲ型フラッシュメモリに適用された場合、消去電圧の放電特性を改善でき、放電時間を短縮することが可能になる。
【図面の簡単な説明】
【００２９】
【図１】本発明による負電位放電回路を示す回路図。
【図２】従来のＮＯＲ型フラッシュメモリ装置のブロック構成を示すブロック図。
【図３】本発明の負電位放電回路のタイミングを示すタイミングチャート。
【図４】従来の負電位放電回路を示す回路図。
【図５】バンドギャップレファレンス回路の回路例。
【図６】他の内部電圧発生回路の構成を示す回路図。
【符号の説明】
【００３０】
１０  内部電圧発生回路
１１  チャージポンプ
１２  リミッター
１３  レベルシフター
１４  インバーター
１５  第１のＰＭＯＳトランジスタ
１６  第２のＰＭＯＳトランジスタ
１７  第１のＮＭＯＳトランジスタ
１８  第２のＮＭＯＳトランジスタ
１９  出力端子
２０  抵抗
２１  第２の演算増幅器
２２  第１の演算増幅器
２３、２６  ＰＭＯＳトランジスタ
２４、２７  ＮＭＯＳトランジスタ
２５  出力端子
Ｔ１  第１の放電タイミング信号
Ｔ２  第２の放電タイミング信号
ＶＲＥＦ  基準電圧
Ｒ１〜Ｒ３  抵抗
Ｄ１、Ｄ２  ダイオード
ＯＰ  演算増幅器
【図１】
2008004204.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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