(57)【要約】【課題】  起動時のソフトスタート動作をディジタル制御により行なう場合に、ソフトスタート時間の調整や変更を、回路構成の変更を必要とすることなく柔軟に行うことが可能なＤＣ−ＤＣコンバータ、電源供給方法および電源供給システムを提供すること【解決手段】  ＤＣ−ＤＣコンバータ１は、メインスイッチングトランジスタＦＥＴ１と同期整流トランジスタＦＥＴ２とのＯＮとＯＦＦとを制御するＰＷＭ制御部ＰＷＭ１とを備えたＤＣ−ＤＣコンバータ１において、周波数信号ＦＯＳＣ１を分周して分周周波数信号を出力する分周器ＤＩＶ１と、分周周波数信号と加算値入力端子Ａ［６：０］の信号とに基づいて加算動作する加算器ＡＣ１と加算器ＡＣ１の出力に基づいてソフトスタート用信号を生成するＤＡコンバータＤＡ１と、を備えることを特徴とする。【選択図】  図１
2008245431.tif 000002
【特許請求の範囲】
【請求項１】
ソフトスタート用信号を入力するための入力部を備え出力電圧信号と基準電圧信号との差を増幅して出力する誤差増幅器と、前記誤差増幅器の出力を用いて第１スイッチングトランジスタと第２スイッチングトランジスタとのＯＮとＯＦＦとを制御するＰＷＭ制御回路とを備えたＤＣ−ＤＣコンバータにおいて、
周波数信号を分周して分周周波数信号を出力する分周器と、
前記分周周波数信号と制御信号とに基づいて加算動作するアキュムレータと、
前記アキュムレータの出力に基づいて前記ソフトスタート用信号を生成するＤＡコンバータと、
を備えることを特徴とするＤＣ−ＤＣコンバータ。
【請求項２】
前記アキュムレータは、加算値としての前記制御信号に基づいてソフトスタート時間を制御すること
を特徴とする請求項１に記載のＤＣ−ＤＣコンバータ。
【請求項３】
前記アキュムレータは、前記制御信号の値が増加すると前記ソフトスタート時間を短くする制御を行うこと
を特徴とする請求項２に記載のＤＣ−ＤＣコンバータ。
【請求項４】
ソフトスタート時間は、
（Ｖｒｅｆ／ＡＮ＊Ｖｄａｃ）×Ｎ÷ｆｏｓｃ  
Ｖｒｅｆ：基準電圧、ＡＮ：制御信号、Ｖｄａｃ：ＤＡコンバータの分解能、
Ｎ：分周比、ｆｏｓｃ：周波数信号、
で設定されることを特徴とする請求項１乃至請求項３の何れかに記載のＤＣ−ＤＣコンバータ。
【請求項５】
前記アキュムレータは、リセット信号に基づいてソフトスタートをリセットすること
を特徴とする請求項１乃至請求項４の何れかに記載のＤＣ−ＤＣコンバータ。
【請求項６】
前記ソフトスタート信号が所定値になると、前記アキュムレータは前記ＤＡコンバータに出力する信号を一定値にすること
を特徴とする請求項１乃至請求項５の何れかに記載のＤＣ−ＤＣコンバータ。
【請求項７】
ＣＰＵと、
ソフトスタート用信号を入力するための入力部を備え出力電圧信号と基準電圧信号との差を増幅して出力する誤差増幅器と、該誤差増幅器の出力を用いて第１スイッチングトランジスタと第２スイッチングトランジスタとのＯＮとＯＦＦとを制御するＰＷＭ制御回路とを備えたＤＣ−ＤＣコンバータと、
を有する電源供給システムにおいて、
前記ＤＣ−ＤＣコンバータは、
周波数信号を分周して分周周波数信号を出力する分周器と、
前記ＣＰＵから供給される制御信号と前記分周周波数信号とに基づいて動作するアキュムレータと、
前記アキュムレータの出力に基づいて前記ソフトスタート用信号を生成するＤＡコンバータと、
を備えることを特徴とする電源供給システム。
【請求項８】
基準電圧信号又はソフトスタート信号の低電位側の信号と出力電圧信号との誤差を増幅し、前記誤差増幅器の出力を用いて第１スイッチングトランジスタと第２スイッチングトランジスタとのＯＮとＯＦＦとをＰＷＭ制御する制御を行って、前記出力電圧信号を出力する電源供給方法において、
周波数信号を分周して分周周波数信号を出力し、
前記分周周波数信号に基づいて設定信号の累積加算を行い、
前記累積加算結果に基づいて前記ソフトスタート用信号を生成すること
を備えることを特徴とする電源供給方法。
【請求項９】
第１ソフトスタート用信号を入力するための入力部を備え第１の出力電圧信号と第１基準電圧信号との差を増幅して出力する第１の誤差増幅器と、
第２ソフトスタート用信号を入力するための入力部を備え第２の出力電圧信号と第２基準電圧信号との差を増幅して出力する第２の誤差増幅器と、
前記第１の誤差増幅器の出力を用いて第１スイッチングトランジスタと第２スイッチングトランジスタとのＯＮとＯＦＦとを制御する第１のＰＷＭ制御回路と、
前記第２の誤差増幅器の出力を用いて第３スイッチングトランジスタと第４スイッチングトランジスタとのＯＮとＯＦＦとを制御する第２のＰＷＭ制御回路と、
を備えたＤＣ−ＤＣコンバータにおいて、
周波数信号を分周して分周周波数信号を出力する分周器と、
前記分周周波数信号と第１の制御信号とに基づいて加算動作する第１のアキュムレータと、
前記分周周波数信号と第２の制御信号とに基づいて加算動作する第２のアキュムレータと、
前記第１のアキュムレータの出力に基づいて前記第１のソフトスタート用信号を生成する第１のＤＡコンバータと、
前記第２のアキュムレータの出力に基づいて前記第２のソフトスタート用信号を生成する第２のＤＡコンバータと、
を備えることを特徴とするＤＣ−ＤＣコンバータ。
【請求項１０】
ＣＰＵと、
第１ソフトスタート用信号を入力するための入力部を備え第１の出力電圧信号と第１基準電圧信号との差を増幅して出力する第１の誤差増幅器と、
第２ソフトスタート用信号を入力するための入力部を備え第２の出力電圧信号と第２基準電圧信号との差を増幅して出力する第２の誤差増幅器と、
前記第１の誤差増幅器の出力を用いて第１スイッチングトランジスタと第２スイッチングトランジスタとのＯＮとＯＦＦとを制御する第１のＰＷＭ制御回路と、
前記第２の誤差増幅器の出力を用いて第３スイッチングトランジスタと第４スイッチングトランジスタとのＯＮとＯＦＦとを制御する第２のＰＷＭ制御回路と、
周波数信号を分周して分周周波数信号を出力する分周器と、
前記ＣＰＵから供給される第１の制御信号と前記分周周波数信号とに基づいて加算動作する第１のアキュムレータと、
前記ＣＰＵから供給される第２の制御信号と前記分周周波数信号とに基づいて加算動作する第２のアキュムレータと、
前記第１のアキュムレータの出力に基づいて前記第１のソフトスタート用信号を生成する第１のＤＡコンバータと、
前記第２のアキュムレータの出力に基づいて前記第２のソフトスタート用信号を生成する第２のＤＡコンバータと、
を備えることを特徴とする電源供給システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング電源のソフトスタート動作時の制御を行うＤＣ−ＤＣコンバータおよび電源供給システムに関するものであり、特に、多チャネルスイッチング電源に対してディジタル制御によりソフトスタート動作が行なわれる際のソフトスタート時間の調整を行なうＤＣ−ＤＣコンバータ、電源供給方法および電源供給システムに関するものである。
【背景技術】
【０００２】
特許文献１に開示されている多チャネル電源回路装置を図５に示す。発振器１００は、ソフトスタート設定端子３００に接続した抵抗Ｒｄの抵抗値に応じた発振周期で基本パルスＰｂｐを生成する。カウンタ回路２１０は、発振器１００から基本パルスＰｂｐが入力され、そのパルス数を計数することによって、４ビットのディジタル信号Ｓ１〜Ｓ４をカウントアップするものである。ＤＡコンバータ２３０は、カウンタ回路２１０から入力されるディジタル信号Ｓ１〜Ｓ４を、１６段階に抵抗分圧されたアナログ信号Ｖｓに変換して出力するものである。１６の抵抗Ｒ１〜Ｒ１６の直列抵抗回路が用いられる。アナログ信号Ｖｓは、４ビットのディジタル信号Ｓ１〜Ｓ４に応じて順次１段階ずつ切り替えられ、逐次に上昇する電圧信号として出力される。これにより、ソフトスタート動作が行われる。
【０００３】
なお、ソフトスタート回路に関するその他の関連技術として、特許文献２および３が開示されている。
【０００４】
【特許文献１】特開２００４−２３９４８号公報
【特許文献２】特開２００６−２８８０５４号公報
【特許文献３】特開２００４−１７３３８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記に記載した特許文献１では、ソフトスタート時間を規定して逐次に上昇するアナログ信号Ｖｓの時間傾きは、カウンタ回路２１０から出力されるディジタル信号Ｓ１〜Ｓ４のビット数に応じて可変とすることは可能ではある。
【０００６】
ＤＡコンバータ２３０では、通常、後段回路などとの整合性から、出力されるアナログ信号Ｖｓの、最小電圧値および最大電圧値は予め定められた電圧値に設定される。入力されるディジタル信号は、最小電圧値から最大電圧値に至るまでの間を、ディジタル信号の論理レベルの組合せ数で均等に分割して得られる電圧値に対応させてアナログ信号にＤＡ変換される。発振器１００で生成される基本パルスＰｂｐの発振周期が一定であれば、ディジタル信号を構成するビット数が少数ビットであるほど、アナログ信号Ｖｓが最小電圧値から最大電圧値に至るまでの時間が短くなり、時間傾きは急になる。これにより、ソフトスタート時間は短くなる。
【０００７】
例えば、ディジタル信号が４ビットで構成されれば、アナログ信号Ｖｓは、１６段階で最小電圧値から最大電圧値に至る。また、ディジタル信号が５ビットで構成されれば、アナログ信号Ｖｓは、３２段階で最小電圧値から最大電圧値に至る。一定の発振周期で基本パルスＰｂｐが生成されれば、最小電圧値から最大電圧値に至る段階数がより少ない段階数である４ビット構成のディジタル信号の場合に、アナログ信号Ｖｓは急な傾きで電圧上昇する。
【０００８】
このため、特許文献１においてソフトスタート時間を調整するためには、カウンタ回路２１０でカウントされるディジタル信号のビット数を調整しなければならない。加えて、調整されたディジタル信号のビット数に応じて、ＤＡコンバータ２３０では、ディジタル信号からアナログ信号ＶｓにＤＡ変換する電圧値も変更しなければならない。ソフトスタート時間の調整に応じて、カウンタ回路２１０およびＤＡコンバータ２３０の回路構成を変更しなければならず、実使用状態でのソフトスタート時間の調整、変更が困難になるおそれがあり問題である。また、実使用状態でのソフトスタート時間の調整、変更を可能とするためには、カウンタ回路２１０およびＤＡコンバータ２３０の回路構成の切り替えや変更を可能としなければならず、回路規模の増大を招来するおそれがあり問題である。
【０００９】
本発明は前記背景技術に鑑みなされたものであり、起動時のソフトスタート動作をディジタル制御により行なう場合に、ソフトスタート時間の調整や変更を、回路構成の変更を必要とすることなく柔軟に行うことが可能なＤＣ−ＤＣコンバータ、電源供給方法および電源供給システムを提供することを目的とする。
【課題を解決するための手段】
【００１０】
その解決手段は、ソフトスタート用信号を入力するための入力部を備え出力電圧信号と基準電圧信号との差を増幅して出力する誤差増幅器と、前記誤差増幅器の出力を用いて第１スイッチングトランジスタと第２スイッチングトランジスタとのＯＮとＯＦＦとを制御するＰＷＭ制御回路とを備えたＤＣ−ＤＣコンバータにおいて、周波数信号を分周して分周周波数信号を出力する分周器と、前記分周周波数信号と制御信号とに基づいて加算動作するアキュムレータと前記アキュムレータの出力に基づいて前記ソフトスタート用信号を生成するＤＡコンバータと、を備えることを特徴とするＤＣ−ＤＣコンバータである。
【００１１】
また、他の解決手段は、ＣＰＵと、ソフトスタート用信号を入力するための入力部を備え出力電圧信号と基準電圧信号との差を増幅して出力する誤差増幅器と、該誤差増幅器の出力を用いて第１スイッチングトランジスタと第２スイッチングトランジスタとのＯＮとＯＦＦとを制御するＰＷＭ制御回路とを備えたＤＣ−ＤＣコンバータと、を有する電源供給システムにおいて、前記ＤＣ−ＤＣコンバータは、周波数信号を分周して分周周波数信号を出力する分周器と、前記ＣＰＵから供給される制御信号と前記分周周波数信号とに基づいて動作するアキュムレータと前記アキュムレータの出力に基づいて前記ソフトスタート用信号を生成するＤＡコンバータと、を備えることを特徴とする電源供給システムである。
【００１２】
またさらに、他の解決手段は、基準電圧信号又はソフトスタート信号の低電位側の信号と出力電圧信号との誤差を増幅し、前記誤差増幅器の出力を用いて第１スイッチングトランジスタと第２スイッチングトランジスタとのＯＮとＯＦＦとをＰＷＭ制御する制御を行って、前記出力電圧信号を出力する電源供給方法において、周波数信号を分周して分周周波数信号を出力し、前記分周周波数信号に基づいて設定信号の累積加算を行い、前記累積加算結果に基づいて前記ソフトスタート用信号を生成することを備えることを特徴とする電源供給方法である。
【００１３】
本発明では、分周周波数信号ごとに制御信号の値が順次加算され、アキュムレータの出力に基づく値がＤＡ変換されて順次増加するソフトスタート用信号が出力される。さらに、このソフトスタート用信号により、ＤＣ−ＤＣコンバータの出力電圧が制御される。
これにより、起動時のソフトスタート動作をディジタル制御により行なう場合に、ソフトスタート時間の調整や変更を、回路構成の変更を必要とすることなく柔軟に行うことが可能となる。
【００１４】
また、他の解決手段は、第１ソフトスタート用信号を入力するための入力部を備え第１の出力電圧信号と第１基準電圧信号との差を増幅して出力する第１の誤差増幅器と、第２ソフトスタート用信号を入力するための入力部を備え第２の出力電圧信号と第２基準電圧信号との差を増幅して出力する第２の誤差増幅器と、前記第１の誤差増幅器の出力を用いて第１スイッチングトランジスタと第２スイッチングトランジスタとのＯＮとＯＦＦとを制御する第１のＰＷＭ制御回路と、前記第２の誤差増幅器の出力を用いて第３スイッチングトランジスタと第４スイッチングトランジスタとのＯＮとＯＦＦとを制御する第２のＰＷＭ制御回路と、を備えたＤＣ−ＤＣコンバータにおいて、周波数信号を分周して分周周波数信号を出力する分周器と、前記分周周波数信号と第１の制御信号とに基づいて加算動作する第１のアキュムレータと、前記分周周波数信号と第２の制御信号とに基づいて加算動作する第２のアキュムレータと前記第１のアキュムレータの出力に基づいて前記第１のソフトスタート用信号を生成する第１のＤＡコンバータと、前記第２のアキュムレータの出力に基づいて前記第２のソフトスタート用信号を生成する第第２のＤＡコンバータと、を備えることを特徴とするＤＣ−ＤＣコンバータである。
【００１５】
また、他の解決手段は、ＣＰＵと、第１ソフトスタート用信号を入力するための入力部を備え第１の出力電圧信号と第１基準電圧信号との差を増幅して出力する第１の誤差増幅器と、第２ソフトスタート用信号を入力するための入力部を備え第２の出力電圧信号と第２基準電圧信号との差を増幅して出力する第２の誤差増幅器と、前記第１の誤差増幅器の出力を用いて第１スイッチングトランジスタと第２スイッチングトランジスタとのＯＮとＯＦＦとを制御する第１のＰＷＭ制御回路と、前記第２の誤差増幅器の出力を用いて第３スイッチングトランジスタと第４スイッチングトランジスタとのＯＮとＯＦＦとを制御する第２のＰＷＭ制御回路と、周波数信号を分周して分周周波数信号を出力する分周器と、前記ＣＰＵから供給される第１の制御信号と前記分周周波数信号とに基づいて加算動作する第１のアキュムレータと、前記ＣＰＵから供給される第２の制御信号と前記分周周波数信号とに基づいて加算動作する第２のアキュムレータと前記第１のアキュムレータの出力に基づいて前記第１のソフトスタート用信号を生成する第１のＤＡコンバータと、前記第２のアキュムレータの出力に基づいて前記第２のソフトスタート用信号を生成する第２のＤＡコンバータと、を備えることを特徴とする電源供給システムである。
【００１６】
本発明では、第１のアキュムレータおよび第２のアキュムレータの加算動作に共通に使用される分周周波数信号が生成され、第１の出力電圧信号および第２の出力電圧信号の生成部ごとにソフトスタート回路が備えられている。それぞれのソフトスタート回路は、初期化動作の後に動作を開始し、共通の分周周波数信号に応じて第１の制御信号および第２の制御信号をそれぞれ順次加算し、その加算結果をＤＡ変換して、順次増加する第１のソフトスタート用信号および第２のソフトスタート用信号をそれぞれ出力する。さらに、それぞれのソフトスタート回路は、そのソフトスタート用信号に応じて出力電圧を制御する。
これにより、制御信号を第１の出力電圧および第２の出力電圧の生成部ごとに設定することにより、第１の出力電圧および第２の出力電圧の生成部ごとにソフトスタートの電圧傾きを設定することが、回路構成の変更を必要とすることなく柔軟に行うことが可能となる。
【発明の効果】
【００１７】
本発明によれば、起動時のソフトスタート動作をディジタル制御により行なう場合に、ソフトスタート時間の調整や変更を、回路構成の変更を必要とすることなく柔軟に行うことが可能なＤＣ−ＤＣコンバータ、電源供給方法および電源供給システムを提供することが可能となる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明のＤＣ−ＤＣコンバータおよび電源供給システムについて具体化した実施形態を図１〜図４に基づき図面を参照しつつ詳細に説明する。
【００１９】
（第１実施形態）
図１は、第１実施形態にかかるＤＣ−ＤＣコンバータ１の構成を示す回路図である。ＤＣ−ＤＣコンバータ１はメインスイッチングトランジスタＦＥＴ１がＮＭＯＳで構成される降圧型ＤＣ−ＤＣコンバータである。
【００２０】
ＤＣ−ＤＣコンバータ１は制御回路２と、メインスイッチングトランジスタＦＥＴ１と、同期整流トランジスタＦＥＴ２と、コイルＬ１と、容量素子Ｃ１とを備えている。入力電源Ｖｉｎと、接地電位との間に、メインスイッチングトランジスタＦＥＴ１および同期整流トランジスタＦＥＴ２がこの順で接続されている。また、メインスイッチングトランジスタＦＥＴ１と、同期整流トランジスタＦＥＴ２との接続点には、コイルＬ１の一端が接続されている。コイルＬ１の他端は容量素子Ｃ１および制御回路２のフィードバック端子ＦＢ１に接続されている。
【００２１】
制御回路２は、メインスイッチングトランジスタＦＥＴ１および同期整流トランジスタＦＥＴ２を制御する回路である。制御回路２は、三角波発振器ＯＳＣ１と、分周器ＤＩＶ１と、加算器ＡＣ１と、ＤＡコンバータＤＡ１と、ローパスフィルタＬＰＦ１と、抵抗素子Ｒ１，Ｒ２と、基準電源ｅ１と、エラーアンプＥＲＡ１と、ＰＷＭ制御部ＰＷＭ１とを備えている。
【００２２】
三角波発振器ＯＳＣ１の出力信号は、ＰＷＭ制御部ＰＷＭ１のマイナス端子に入力されると共に分周器ＤＩＶ１のクロック入力端子ＣＫＩに入力されている。分周器ＤＩＶ１の分周比端子Ｎは、制御回路２の分周比端子Ｎに接続されている。制御回路２の分周比端子Ｎに入力される値は、不図示のＣＰＵにより可変に調整される。分周比端子Ｎの信号の大きさを変えることにより、分周器ＤＩＶ１の分周比を変えることができる。例えば、分周比端子Ｎの信号が２の場合は、分周器ＤＩＶ１は２分周器として動作し、分周比端子Ｎの信号が３の場合は、分周器ＤＩＶ１は３分周器として動作する。これにより、後述の加算器ＡＣ１のクロック入力端子ＣＫに入力するクロック信号の周波数を柔軟に調整することができる。
【００２３】
加算器ＡＣ１では、クロック入力端子ＣＫに分周器ＤＩＶ１のクロック出力端子ＣＫＯが接続され、リセット入力端子ＲＳＴに制御回路２の制御端子ＣＮＴが接続されている。また、加算値入力端子Ａ［６：０］には、制御回路２の加算値入力端子Ａ［６：０］が接続されている。制御回路２の制御端子ＣＮＴおよび加算値入力端子Ａ［６：０］には、不図示のＣＰＵにより信号が入力制御される。また、加算値出力端子Ｂ［６：０］はＤＡコンバータＤＡ１の入力端子Ｄ［６：０］に接続されている。
【００２４】
次いで、加算器ＡＣ１の構成について説明する。図２は加算器ＡＣ１の一例を示す回路図である。加算器ＡＣ１は、ハーフアダーＨＡ１と、フルアダーＦＡ１〜ＦＡ６と、Ｄフリップフロップ（図中ではＤ−Ｆ／Ｆと表記）ＦＦ１〜ＦＦ７とを備えている。
【００２５】
ハーフアダーＨＡ１のキャリー出力端子ＣＯはフルアダーＦＡ１のキャリー入力端子ＣＩに接続されている。以後、フルアダーＦＡｎ（ｎ＝１〜５）のキャリー出力端子ＣＯはフルアダーＦＡｎ＋１のキャリー入力端子ＣＩに接続され、７ビットの加算器を構成する。また、ハーフアダーＨＡ１およびフルアダーＦＡ１〜ＦＡ６の結果出力端子Ｏは、ＤフリップフロップＦＦ１〜ＦＦ７のデータ端子Ｄに接続されており、出力端子ＱはハーフアダーＨＡ１およびフルアダーＦＡ１〜ＦＡ６の加算入力端子Ｂに接続されている。
【００２６】
加算器ＡＣ１のクロック入力端子ＣＫは、ＤフリップフロップＦＦ１〜ＦＦ７のクロック入力端子ＣＫに接続されている。従って、加算器ＡＣ１のクロック入力端子ＣＫにクロック信号が入力されるたびに加算値入力端子Ａ［６：０］の値が加算されていくこととなる。これにより、ソフトスタート時間の調整や変更を、回路構成の変更を必要とすることなく柔軟に行うことが可能となる。
また、ＤフリップフロップＦＦ１〜ＦＦ７のクリア端子ＣＬには加算器ＡＣ１のリセット入力端子ＲＳＴが接続されている。これにより、リセット入力端子ＲＳＴがハイレベルになるとＤフリップフロップＦＦ１〜ＦＦ７はリセットされて、Ｂ［６：０］が０となる。
【００２７】
図１に戻り、ＤＡコンバータＤＡ１は公知のＲ２Ｒラダー回路で構成されており、入力端子Ｄ［６：０］の信号に基づく値のアナログ電圧をアナログ出力端子ＡＯから出力する。
【００２８】
アナログ出力端子ＡＯからの信号はローパスフィルタＬＰＦ１を介して、ソフトスタート電圧ＶｄｓｓとしてエラーアンプＥＲＡ１の非反転入力端子に入力される。
【００２９】
フィードバック端子ＦＢ１からの信号は抵抗素子Ｒ１，Ｒ２で分圧され、エラーアンプＥＲＡ１の反転端子に入力される。一方、基準電源ｅ１の出力電圧がエラーアンプＥＲＡ１の非反転端子に入力される。エラーアンプＥＲＡ１では、非反転端子に入力されるソフトスタート電圧Ｖｄｓｓと基準電源ｅ１の出力電圧のうち、ソフトスタート電圧Ｖｄｓｓを優先して、出力電圧Ｖｏｐ１の出力が決定される。
【００３０】
ＰＷＭ制御部ＰＷＭ１では、プラス端子に出力電圧Ｖｏｐ１が入力される。そして、制御回路２のハイサイド出力端子ＤＨ１を介してメインスイッチングトランジスタＦＥＴ１を制御する出力端子Ｑからの信号と、制御回路２のローサイド出力端子ＤＬ１を介して同期整流トランジスタＦＥＴ２を制御する出力端子ＸＱからの信号が出力される。
【００３１】
次いで、第１実施形態にかかるＤＣ−ＤＣコンバータ１の動作について説明する。図３は第１実施形態にかかるＤＣ−ＤＣコンバータ１の動作を示すタイミングチャートである。横軸は時間ｔであり、縦軸はソフトスタート電圧Ｖｄｓｓの値である
【００３２】
加算値入力端子Ａ［６：０］の信号が１の場合には、分周比端子Ｎの信号が１、２，３の値を取ると、それに応じて、ソフトスタート電圧Ｖｄｓｓがリファレンス電源ｅ１の電圧（本例では０．６Ｖ）に達するソフトスタート時間Ｔが１Ｔ、２Ｔ、３Ｔに変化する。また、加算値入力端子Ａ［６：０］の信号の値を２にすると、ソフトスタート時間が１／２Ｔとなる。
【００３３】
また、この場合のソフトスタート時間Ｔは、Ｔ＝（Ｖｅ１／Ａ［６：０］＊Ｖｄａｃ）×Ｎ÷ＦＯＳＣ１となる。ここで、Ｖｅ１はリファレンス電源ｅ１の電圧、ＶｄａｃはＤＡコンバータの分解能、ＦＯＳＣ１は三角波発振器ＯＳＣ１の発振周波数である。
【００３４】
以上詳細に説明したとおり、第１実施形態に係るＤＣ−ＤＣコンバータ１によれば、起動時のソフトスタート動作をディジタル制御により行なう場合に、ソフトスタート時間の調整や変更を、回路構成の変更を必要とすることなく柔軟に行うことが可能なソフトスタート回路を構成することができる。
【００３５】
（第２実施形態）
次いで第２実施形態にかかる２チャネルＤＣ−ＤＣコンバータ１１について説明する。図４は、第２実施形態にかかる２チャネルＤＣ−ＤＣコンバータ１１の構成を示す回路図である。２チャネルＤＣ−ＤＣコンバータ１１は、第１実施形態にかかるＤＣ−ＤＣコンバータ１を２チャネル組み合わせた降圧型のＤＣ−ＤＣコンバータである。
【００３６】
２チャネルＤＣ−ＤＣコンバータ１１は、制御回路１２と、第１メインスイッチングトランジスタＦＥＴ１１と、第１同期整流トランジスタＦＥＴ１２と、第１コイルＬ１１と、第１容量素子Ｃ１１と、第２メインスイッチングトランジスタＦＥＴ１３と、第２同期整流トランジスタＦＥＴ１４と、第２コイルＬ１２と、第２容量素子Ｃ１２とを備えている。
【００３７】
入力電源Ｖｉｎ１１と、接地電位との間に、ＮＭＯＳからなる第１メインスイッチングトランジスタＦＥＴ１１および第１同期整流トランジスタＦＥＴ１２がこの順で接続されている。また、第１メインスイッチングトランジスタＦＥＴ１１と、第１同期整流トランジスタＦＥＴ１２との接続点には、第１コイルＬ１１の一端が接続されている。第１コイルＬ１１の他端は第１容量素子Ｃ１１および制御回路１２のフィードバック端子ＦＢ１１に接続されている。
【００３８】
一方、入力電源Ｖｉｎ１２と、接地電位との間に、ＮＭＯＳからなる第２メインスイッチングトランジスタＦＥＴ１３および第２同期整流トランジスタＦＥＴ１４がこの順で接続されている。また、第２メインスイッチングトランジスタＦＥＴ１３と、第２同期整流トランジスタＦＥＴ１４との接続点には、第２コイルＬ１２の一端が接続されている。第２コイルＬ１２の他端は第２容量素子Ｃ１２および制御回路１２のフィードバック端子ＦＢ１２に接続されている。
【００３９】
制御回路１２は、第１メインスイッチングトランジスタＦＥＴ１１、第１同期整流トランジスタＦＥＴ１２、第２メインスイッチングトランジスタＦＥＴ１３および第２同期整流トランジスタＦＥＴ１４を制御する回路である。制御回路１２は、三角波発振器ＯＳＣ１１と、分周器ＤＩＶ１１と、加算器ＡＣ１１，ＡＣ１２と、ＤＡコンバータＤＡ１１，ＤＡ１２と、ローパスフィルタＬＰＦ１１，ＬＰＦ１２と、抵抗素子Ｒ１１〜Ｒ１４と、基準電源ｅ１１，ｅ１２と、エラーアンプＥＲＡ１１，ＥＲＡ１２と、ＰＷＭ制御部ＰＷＭ１１，ＰＷＭ１２とを備えている。
【００４０】
三角波発振器ＯＳＣ１１の出力信号は、ＰＷＭ制御部ＰＷＭ１１，ＰＷＭ１２のマイナス端子に入力されると共に分周器ＤＩＶ１１のクロック入力端子ＣＫＩに入力されている。分周器ＤＩＶ１１の分周比端子Ｎは、制御回路１２の分周比端子Ｎ１１に接続されている。制御回路１２の分周比端子Ｎ１１に入力される値は、不図示のＣＰＵにより制御される。第１実施形態にかかるＤＣ−ＤＣコンバータ１と同様に、分周比端子Ｎ１１の信号の大きさを変えることにより、分周器ＤＩＶ１１の分周比を可変に調整することができる。
【００４１】
加算器ＡＣ１１では、クロック入力端子ＣＫに分周器ＤＩＶ１１のクロック出力端子ＣＫＯが接続され、リセット入力端子ＲＳＴに制御回路１２の制御端子ＣＮＴ１１が接続されている。また、加算値入力端子Ａ［６：０］には、制御回路１２の加算値入力端子Ａ１１［６：０］が接続されている。制御回路１２の制御端子ＣＮＴ１１および加算値入力端子Ａ１１［６：０］は、不図示のＣＰＵにより制御される。また、加算値出力端子Ｂ［６：０］はＤＡ１１の入力端子Ｄ［６：０］に接続されている。なお、加算器ＡＣ１１の構成は第１実施形態の加算器ＡＣ１（図２）と同様であるので説明は省略する。
【００４２】
ＤＡコンバータＤＡ１１は公知のＲ２Ｒラダー回路で構成されており、入力端子Ｄ［６：０］の信号に基づく値のアナログ電圧をアナログ出力端子ＡＯから出力する。
【００４３】
アナログ出力端子ＡＯからの信号はローパスフィルタＬＰＦ１１を介して、ソフトスタート電圧Ｖｄｓｓ１１としてエラーアンプＥＲＡ１１の非反転入力端子に入力される。
【００４４】
フィードバック端子ＦＢ１１からの信号は抵抗素子Ｒ１１，Ｒ１２で分圧され、エラーアンプＥＲＡ１１の反転端子に入力される。一方、基準電源ｅ１１の出力電圧がＥＲＡ１１の非反転端子に入力される。エラーアンプＥＲＡ１１では、非反転端子に入力されるソフトスタート電圧Ｖｄｓｓ１１と基準電源ｅ１１の出力電圧のうち、ソフトスタート電圧Ｖｄｓｓ１１を優先して、出力電圧Ｖｏｐ１１の出力が決定される。
【００４５】
ＰＷＭ制御部ＰＷＭ１１では、プラス端子に出力電圧Ｖｏｐ１１が入力される。そして、制御回路１２のハイサイド出力端子ＤＨ１１を介して第１メインスイッチングトランジスタＦＥＴ１１を制御する出力端子Ｑからの信号と、制御回路１２のローサイド出力端子ＤＬ１１を介して第１同期整流トランジスタＦＥＴ１２を制御する出力端子ＸＱからの信号とが出力される。
【００４６】
加算器ＡＣ１２では、クロック入力端子ＣＫに分周器ＤＩＶ１２のクロック出力端子ＣＫＯが接続され、リセット入力端子ＲＳＴに制御回路１２の制御端子ＣＮＴ１２が接続されている。また、加算値入力端子Ａ［６：０］には、制御回路１２の加算値入力端子Ａ１２［６：０］が接続されている。制御回路１２の制御端子ＣＮＴ１２および加算値入力端子Ａ１２［６：０］は、不図示のＣＰＵにより制御される。また、加算値出力端子Ｂ［６：０］はＤＡ１２の入力端子Ｄ［６：０］に接続されている。なお、加算器ＡＣ１２の構成は第１実施形態の加算器ＡＣ１（図２）と同様であるので説明は省略する。
【００４７】
ＤＡコンバータＤＡ１２は公知のＲ２Ｒラダー回路で構成されており、入力端子Ｄ［６：０］の信号に基づく値のアナログ電圧をアナログ出力端子ＡＯから出力する。
【００４８】
アナログ出力端子ＡＯからの信号はローパスフィルタＬＰＦ１２を介して、ソフトスタート電圧Ｖｄｓｓ１２としてエラーアンプＥＲＡ１２の非反転入力端子に入力される。
【００４９】
フィードバック端子ＦＢ１２からの信号は抵抗素子Ｒ１３，Ｒ１４で分圧され、エラーアンプＥＲＡ１２の反転端子に入力される。一方、基準電源ｅ１２の出力電圧がＥＲＡ１２の非反転端子に入力される。エラーアンプＥＲＡ１２では、非反転端子に入力されるソフトスタート電圧Ｖｄｓｓ１２と基準電源ｅ１２の出力電圧のうち、ソフトスタート電圧Ｖｄｓｓ１２を優先して、出力電圧Ｖｏｐ１２の出力が決定される。
【００５０】
ＰＷＭ制御部ＰＷＭ１２では、プラス端子に出力電圧Ｖｏｐ１２が入力される。そして、制御回路１２のハイサイド出力端子ＤＨ１２を介して第２メインスイッチングトランジスタＦＥＴ１３を制御する出力端子Ｑからの信号と、制御回路１２のローサイド出力端子ＤＬ１２を介して第２同期整流トランジスタＦＥＴ１４を制御する出力端子ＸＱからの信号とが出力される。
【００５１】
以上詳細に説明したとおり、第２実施形態にかかる２チャネルＤＣ−ＤＣコンバータ１１によれば、起動時のソフトスタート動作をディジタル制御により行なう場合に、ソフトスタート時間の調整や変更を、回路構成の変更を必要とすることなく柔軟に行うことが可能なソフトスタート回路を構成することができる。
【００５２】
また、第２実施形態にかかる２チャネルＤＣ−ＤＣコンバータ１１では、加算値入力端子Ａ１１［６：０］と、加算値入力端子Ａ１２［６：０］とを個別に設定することができる。これによりチャネルごとにソフトスタートの電圧傾きを設定することが、回路構成の変更を必要とすることなく柔軟に行なうことができる。
【００５３】
なお、本発明は前記各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、第１実施形態および第２実施形態においては、降圧型のＤＣ−ＤＣコンバータについて説明したが、本発明はこれに限定されるものではなく、昇圧型や昇降圧型のＤＣ−ＤＣコンバータにも同様に適用することができることは言うまでもない。
また、第１実施形態および第２実施形態においては、メインスイッチングトランジスタにＮＭＯＳを用いた構成について説明したが、本発明はこれに限定されるものではなく、メインスイッチングトランジスタにＰＭＯＳを用いた構成にも同様に適用することができる。
さらに、第２実施形態では２チャネルＤＣ−ＤＣコンバータ１１の構成について説明したが、さらに多チャネルのＤＣ−ＤＣコンバータにも同様に適用することができる。
【００５４】
なお、三角波発振器の出力信号ＦＯＳＣ１，ＦＯＳＣ１１は周波数信号の一例、加算値入力端子Ａ［６：０］，Ａ１１［６：０］，Ａ１２［６：０］の信号の値は制御信号の一例、分周器ＤＩＶ１，ＤＩＶ１１，ＤＩＶ１２の出力信号は分周周波数信号の一例、エラーアンプＥＲＡ１は誤差増幅器の一例，ＥＲＡ１１は第１の誤差増幅器の一例，ＥＲＡ１２は第２の誤差増幅器の一例である。
【００５５】
ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
（付記１）  ソフトスタート用信号を入力するための入力部を備え出力電圧信号と基準電圧信号との差を増幅して出力する誤差増幅器と、前記誤差増幅器の出力を用いて第１スイッチングトランジスタと第２スイッチングトランジスタとのＯＮとＯＦＦとを制御するＰＷＭ制御回路とを備えたＤＣ−ＤＣコンバータにおいて、
周波数信号を分周して分周周波数信号を出力する分周器と、
前記分周周波数信号と制御信号とに基づいて加算動作するアキュムレータと、
前記アキュムレータの出力に基づいて前記ソフトスタート用信号を生成するＤＡコンバータと、
を備えることを特徴とするＤＣ−ＤＣコンバータ。
（付記２）  前記アキュムレータは、加算値としての前記制御信号に基づいてソフトスタート時間を制御すること
を特徴とする付記１に記載のＤＣ−ＤＣコンバータ。
（付記３）  前記アキュムレータは、前記制御信号の値が増加すると前記ソフトスタート時間を短くする制御を行うこと
を特徴とする付記２に記載のＤＣ−ＤＣコンバータ。
（付記４）  ソフトスタート時間は、
（Ｖｒｅｆ／ＡＮ＊Ｖｄａｃ）×Ｎ÷ｆｏｓｃ  
Ｖｒｅｆ：基準電圧、ＡＮ：制御信号、Ｖｄａｃ：ＤＡコンバータの分解能、
Ｎ：分周比、ｆｏｓｃ：周波数信号、
で設定されることを特徴とする付記１乃至付記３の何れかに記載のＤＣ−ＤＣコンバータ。
（付記５）  前記アキュムレータは、リセット信号に基づいてソフトスタートをリセットすること
を特徴とする付記１乃至付記４の何れかに記載のＤＣ−ＤＣコンバータ。
（付記６）  前記ソフトスタート信号が所定値になると、前記アキュムレータは前記ＤＡコンバータに出力する信号を一定値にすること
を特徴とする付記１乃至付記５の何れかに記載のＤＣ−ＤＣコンバータ。
（付記７）  前記誤差増幅器は、前記基準電圧信号又は前記ソフトスタート信号の低電位側の信号と前記出力電圧信号との誤差を増幅すること
を特徴とする付記１乃至付記６の何れかに記載のＤＣ−ＤＣコンバータ。
（付記８）  ＣＰＵと、
ソフトスタート用信号を入力するための入力部を備え出力電圧信号と基準電圧信号との差を増幅して出力する誤差増幅器と、該誤差増幅器の出力を用いて第１スイッチングトランジスタと第２スイッチングトランジスタとのＯＮとＯＦＦとを制御するＰＷＭ制御回路とを備えたＤＣ−ＤＣコンバータと、
を有する電源供給システムにおいて、
前記ＤＣ−ＤＣコンバータは、
周波数信号を分周して分周周波数信号を出力する分周器と、
前記ＣＰＵから供給される制御信号と前記分周周波数信号とに基づいて動作するアキュムレータと、
前記アキュムレータの出力に基づいて前記ソフトスタート用信号を生成するＤＡコンバータと、
を備えることを特徴とする電源供給システム。
（付記９）  前記ＣＰＵからリセット信号が供給され、前記ＤＣ−ＤＣコンバータは該リセット信号に基づいてソフトスタートをリセットすること
を特徴とする付記８に記載の電源供給システム。
（付記１０）  前記ＣＰＵから分周比信号が供給され、前記分周器は該分周比信号に基づいて前記周波数信号を分周すること
を特徴とする付記８又は付記９に記載の電源供給システム。
（付記１１）  基準電圧信号又はソフトスタート信号の低電位側の信号と出力電圧信号との誤差を増幅し、前記誤差増幅器の出力を用いて第１スイッチングトランジスタと第２スイッチングトランジスタとのＯＮとＯＦＦとをＰＷＭ制御する制御を行って、前記出力電圧信号を出力する電源供給方法において、
周波数信号を分周して分周周波数信号を出力し、
前記分周周波数信号に基づいて設定信号の累積加算を行い、
前記累積加算結果に基づいて前記ソフトスタート用信号を生成すること
を備えることを特徴とする電源供給方法。
（付記１２）  前記設定信号の値が増加するとソフトスタート時間を短くする制御を行うこと
を特徴とする付記１１に記載の電源供給方法。
（付記１３）  ソフトスタート時間は、
（Ｖｒｅｆ／ＡＮ＊Ｖｄａｃ）×Ｎ÷ｆｏｓｃ  
Ｖｒｅｆ：基準電圧、ＡＮ：制御信号、Ｖｄａｃ：ＤＡコンバータの分解能、
Ｎ：分周比、ｆｏｓｃ：周波数信号、
で設定されることを特徴とする付記１２又は付記１３に記載の電源供給方法。
（付記１４）  第１ソフトスタート用信号を入力するための入力部を備え第１の出力電圧信号と第１基準電圧信号との差を増幅して出力する第１の誤差増幅器と、
第２ソフトスタート用信号を入力するための入力部を備え第２の出力電圧信号と第２基準電圧信号との差を増幅して出力する第２の誤差増幅器と、
前記第１の誤差増幅器の出力を用いて第１スイッチングトランジスタと第２スイッチングトランジスタとのＯＮとＯＦＦとを制御する第１のＰＷＭ制御回路と、
前記第２の誤差増幅器の出力を用いて第３スイッチングトランジスタと第４スイッチングトランジスタとのＯＮとＯＦＦとを制御する第２のＰＷＭ制御回路と、
を備えたＤＣ−ＤＣコンバータにおいて、
周波数信号を分周して分周周波数信号を出力する分周器と、
前記分周周波数信号と第１の制御信号とに基づいて加算動作する第１のアキュムレータと、
前記分周周波数信号と第２の制御信号とに基づいて加算動作する第２のアキュムレータと、
前記第１のアキュムレータの出力に基づいて前記第１のソフトスタート用信号を生成する第１のＤＡコンバータと、
前記第２のアキュムレータの出力に基づいて前記第２のソフトスタート用信号を生成する第
第２のＤＡコンバータと、
を備えることを特徴とするＤＣ−ＤＣコンバータ。
（付記１５）  前記第１のアキュムレータは、加算値としての前記第１の制御信号に基づいて第１のソフトスタート時間を制御し、
前記第２のアキュムレータは、加算値としての前記第２の制御信号に基づいて第２のソフトスタート時間を制御し、
を特徴とする付記１４に記載のＤＣ−ＤＣコンバータ。
（付記１６）  前記第１のアキュムレータと前記第２のアキュムレータとは、前記第１の制御信号又は戦記第２の制御信号の値が増加すると前記第１のソフトスタート時間又は前記第２のソフトスタート時間を短くする制御を行うこと
を特徴とする付記１５に記載のＤＣ−ＤＣコンバータ。
（付記１７）  ソフトスタート時間は、
（Ｖｒｅｆ／ＡＮ＊Ｖｄａｃ）×Ｎ÷ｆｏｓｃ  
Ｖｒｅｆ：基準電圧、ＡＮ：制御信号、Ｖｄａｃ：ＤＡコンバータの分解能、
Ｎ：分周比、ｆｏｓｃ：周波数信号、
で設定されることを特徴とする付記１乃至付記３の何れかに記載のＤＣ−ＤＣコンバータ。
（付記１８）  前記第１のアキュムレータは、第１のリセット信号に基づいて第１のソフトスタートをリセットし、
前記第２のアキュムレータは、第２のリセット信号に基づいて第２のソフトスタートをリセットすること
を特徴とする付記１４乃至付記１７の何れかに記載のＤＣ−ＤＣコンバータ。
（付記１９）  ＣＰＵと、
第１ソフトスタート用信号を入力するための入力部を備え第１の出力電圧信号と第１基準電圧信号との差を増幅して出力する第１の誤差増幅器と、
第２ソフトスタート用信号を入力するための入力部を備え第２の出力電圧信号と第２基準電圧信号との差を増幅して出力する第２の誤差増幅器と、
前記第１の誤差増幅器の出力を用いて第１スイッチングトランジスタと第２スイッチングトランジスタとのＯＮとＯＦＦとを制御する第１のＰＷＭ制御回路と、
前記第２の誤差増幅器の出力を用いて第３スイッチングトランジスタと第４スイッチングトランジスタとのＯＮとＯＦＦとを制御する第２のＰＷＭ制御回路と、
周波数信号を分周して分周周波数信号を出力する分周器と、
前記ＣＰＵから供給される第１の制御信号と前記分周周波数信号とに基づいて加算動作する第１のアキュムレータと、
前記ＣＰＵから供給される第２の制御信号と前記分周周波数信号とに基づいて加算動作する第２のアキュムレータと、
前記第１のアキュムレータの出力に基づいて前記第１のソフトスタート用信号を生成する第１のＤＡコンバータと、
前記第２のアキュムレータの出力に基づいて前記第２のソフトスタート用信号を生成する第２のＤＡコンバータと、
を備えることを特徴とする電源供給システム。
（付記２０）  前記ＣＰＵから分周比信号が供給され、前記分周器は該分周比信号に基づいて前記周波数信号を分周すること
を特徴とする付記１９に記載の電源供給システム。
【図面の簡単な説明】
【００５６】
【図１】第１実施形態にかかるＤＣ−ＤＣコンバータの構成を示す回路図である。
【図２】加算器の一例を示す回路図である。
【図３】第１実施形態にかかるＤＣ−ＤＣコンバータの動作を示すタイミングチャートである。
【図４】第２実施形態にかかる２チャネルＤＣ−ＤＣコンバータの構成を示す回路図である。
【図５】従来技術の多チャネル電源回路装置の構成を示す回路図である。
【符号の説明】
【００５７】
１  ＤＣ−ＤＣコンバータ
１１  ２チャネルＤＣ−ＤＣコンバータ
２，１２  制御回路
ＡＣ１，ＡＣ１１，ＡＣ１２  加算器
ＤＡ１，ＤＡ１１，ＤＡ１２  ＤＡコンバータ
ＤＩＶ１，ＤＩＶ１１，ＤＩＶ１２  分周器
ＥＲＡ１，ＥＲＡ１１，ＥＲＡ１２  エラーアンプ
ＯＳＣ１，ＯＳＣ１１，ＯＳＣ１２  三角波発振器
【図１】
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【図２】
2008245431.tif 000004
【図３】
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【図４】
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【図５】
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