(57)【要約】【課題】フィントランジスタにおいて、フィン状の活性領域の上端部（角部）における電界集中を緩和し、フィントランジスタの閾値電圧の低下を抑制し、電流駆動能力の高いフィントランジスタを有する半導体装置及びその製造方法を提供する。【解決手段】フィン状の活性領域１２と、活性領域の上面を覆う第１ゲート絶縁膜１３ｔと、活性領域の側面を覆う第２ゲート絶縁膜１３ｓとを備え、第１ゲート絶縁膜１３ｔの膜厚が第２ゲート絶縁膜１３ｓの膜厚よりも厚く構成される。あるいは、第２ゲート絶縁膜１３ｔを第１ゲート絶縁膜１３ｓよりも誘電率の高い材料で形成する。これにより、フィン状の活性領域の上端部（角部）における電界集中が緩和されることから、フィントランジスタの電流駆動能力を維持しつつ、閾値電圧の低下を抑制することが可能となる。【選択図】図１
2008066516.tif 000002
【特許請求の範囲】
【請求項１】
フィン状の活性領域と、前記活性領域の上面を覆う第１ゲート絶縁膜と、前記活性領域の側面を覆う第２ゲート絶縁膜と、前記第１及び第２ゲート絶縁膜を介して前記活性領域を覆うゲート電極とを備え、
を備え、
前記第１ゲート絶縁膜の膜厚が前記第２ゲート絶縁膜の膜厚よりも厚く、且つ、前記第１ゲート絶縁膜が前記第２ゲート絶縁膜よりも誘電率の高い材料で形成されていることを特徴とする半導体装置。
【請求項２】
前記第１ゲート絶縁膜がハフニア（ＨｆＯ２）、ハフニウムシリケート（ＨｆＳｉＯ）及びハフニウムアルミネート（ＨｆＡｌＯ）のいずれかを含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極と前記活性領域間に所定の電圧を印加した場合、前記第１ゲート絶縁膜にかかる電界強度と前記第２ゲート絶縁膜にかかる電界強度がほぼ等しいことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
フィン状の活性領域の上面上に第１ゲート絶縁膜を形成する第１の工程と、
前記フィン状の活性領域の側面上に第２ゲート絶縁膜を形成する第２の工程とを備え、
前記第１の工程と前記第２の工程とは異なる工程であることを特徴とする半導体装置の製造方法。
【請求項５】
前記第１の工程は、半導体基板上の全面に前記第１絶縁膜を形成する第１ステップと、前記第１絶縁膜と前記半導体基板を選択的にエッチングすることにより、前記第１絶縁膜からなる前記第１ゲート絶縁膜と前記フィン状の活性領域とを形成する第２ステップとを含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第２ゲート絶縁膜上にゲート電極の一部を形成する工程と、前記第１ゲート絶縁膜上に前記ゲート電極の他の一部を形成する工程とをさらに備えることを特徴とする請求項４又は５に記載の半導体装置の製造方法。
【請求項７】
前記第１ゲート絶縁膜上及び前記第２ゲート絶縁膜上にダマシン法によりゲート電極を形成する工程をさらに備えることを特徴とする請求項４乃至６のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、フィントランジスタ（Fin Field Effect Transistor）を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）セルの微細化に伴い、メモリセルトランジスタのゲート長も短くせざるを得なくなってきている。しかしながら、ゲート長が短くなればなるほどトランジスタの短チャネル効果が顕著になり、サブスレッショルド電流が増大するという問題がある。また、これを抑制すべく基板濃度を増大させた場合には接合リークが増大するため、ＤＲＡＭにおいてはリフレッシュ特性の悪化が深刻な問題となる。
【０００３】
この問題を回避する技術として、半導体基板に垂直にチャネル領域を細くフィンのように形成し、その周りにゲート電極を配した構造のフィントランジスタ（Fin Field Effect Transistor）が注目されている（特許文献１参照）。フィントランジスタは、プレーナ型トランジスタに対し、動作速度の向上、オン電流の向上、消費電力の低減などが期待できる。
【０００４】
図２９（ａ）は、従来のフィントランジスタのチャネル領域におけるゲート電極の延在方向に垂直な方向の略断面図を示し、図２９（ｂ）は、図２９（ａ）に示す角部２０５の拡大図を示している。
【０００５】
図２９（ａ）に示すように、半導体基板２００にはＳＴＩ（Shallow Trench Isolation）用のトレンチが形成されている。このトレンチは、底部から所定の深さまで素子分離絶縁膜で埋められることによりＳＴＩ領域２０１が形成されている。そして、ＳＴＩ領域２０１よりも上に位置する半導体基板２００の一部がフィン状の活性領域２０２となっている。フィン状の活性領域２０２の上面及び両側面には、ゲート絶縁膜２０３が形成されている。ゲート電極２０４は、活性領域２０２のチャネル領域を覆うようにゲート絶縁膜２０３上に形成されている。
【０００６】
このようなフィントランジスタでは、ゲート電極２０４に電圧が加わると、活性領域２０２の上面だけでなく、両側面にもチャネルが形成されることにより、動作速度やオン電流が向上する。
【０００７】
しかしながら、従来のフィントランジスタでは、活性領域２０２の角部（上端部）２０５に電界集中が起こり、フィントランジスタの閾値電圧が低下してしまうという問題があった。
【０００８】
すなわち、活性領域２０２の上端部２０５の部分拡大図である図２９（ｂ）に示すように、ゲート絶縁膜２０３には矢印で示す電気力線で表されるような電界が加わることとなる（図２９（ｂ）では２０５の一方のみを表示している）。このため、活性領域２０２のほぼ直角な角部には、図示のように電界が極度に集中する（電気力線の密度が高くなる）。その結果、トランジスタの耐圧が低下し、閾値電圧が低くなってしまう。
【０００９】
この問題への対策として、半導体基板２００の不純物濃度を高める方法が挙げられる。しかし、不純物濃度を高めると、ソース及びドレイン領域の電界が強くなるため、特にＤＲＡＭでは、リフレッシュ特性の悪化につながってしまう。
【００１０】
別の対策として、ゲート絶縁膜２０３を形成する前に、上端部２０５に対して酸化による丸め加工を行うことが考えられる。しかしながら、この場合は、プロセスが冗長になってしまうことや、形状の制御が困難であるという問題が生じる。
【００１１】
さらに別の対策として、ゲート絶縁膜２０３を全体的に厚く形成することが考えられる。しかしながら、この対策では、電流駆動能力が低下してしまうという問題が生じる。
【００１２】
また、活性領域２０２の上端部２０５での電界集中により、ゲートリーク電流が流れ、消費電力の損失が生じるという問題もある。この問題についても、ゲート絶縁膜２０３を全体的に厚く形成する対策があげられるが、上記と同様の問題が生じることとなる。
【特許文献１】特開２００５−３１７９７８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
したがって、本発明の目的は、フィン状の活性領域の上端部（角部）における電界集中を緩和し、フィントランジスタの閾値電圧の低下を抑制し、電流駆動能力の高いフィントランジスタを有する半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１４】
本発明による半導体装置は、フィン状の活性領域と、前記活性領域の上面を覆う第１ゲート絶縁膜と、前記活性領域の側面を覆う第２ゲート絶縁膜と、前記第１及び第２ゲート絶縁膜を介して前記活性領域を覆うゲート電極とを備え、前記第１ゲート絶縁膜の膜厚が前記第２ゲート絶縁膜の膜厚よりも厚く、且つ、前記第１ゲート絶縁膜が前記第２ゲート絶縁膜よりも誘電率の高い材料で形成されていることを特徴とする。
【００１５】
また、本発明による半導体装置の製造方法はフィン状の活性領域の上面上に第１ゲート絶縁膜を形成する第１の工程と、前記フィン状の活性領域の側面上に第２ゲート絶縁膜を形成する第２の工程とを備え、前記第１の工程と前記第２の工程とは異なる工程であることを特徴とする。
【発明の効果】
【００１６】
このように、本発明によれば、フィン状の活性領域上面に形成される第１ゲート絶縁膜を活性領域側面に形成される第２ゲート絶縁膜よりも厚くするとともに、第１ゲート絶縁膜の材料として第２ゲート絶縁膜よりも誘電率の高い材料を選択していることから、オン電流の低下をもたらすことなく、フィン状の活性領域の上端部（角部）における電界集中を緩和することができる。これにより、フィントランジスタの閾値電圧の低下を抑制することが可能となる。
【発明を実施するための最良の形態】
【００１７】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について説明する。
【００１８】
まず、図１乃至図３を用いて、本発明の好ましい実施形態によるフィントランジスタ１，２及び３の構成につき説明する。図１乃至図３において、（ａ）は、フィントランジスタのチャネル領域におけるゲート電極の延在方向に垂直な方向の略断面図を示し、（ｂ）は、それぞれ（ａ）に示す角部１５，２５，３５の部分拡大図（それぞれ一方のみを表示）を示している。
【００１９】
図１、図２及び図３に示すフィントランジスタ１，２及び３は、ゲート絶縁膜の以外の構成は共通であるため、まず、共通部分の構成につき説明する。
【００２０】
図１（ａ）、図２（ａ）及び図３（ａ）に示すように、半導体基板１０にＳＴＩ用のトレンチが形成され、そのトレンチが、底部から所定の深さまで素子分離絶縁膜で埋められることによりＳＴＩ領域１１が形成されている。そして、ＳＴＩ領域１１よりも上に位置する半導体基板１０の一部がフィン状の活性領域１２となっている。フィン状の活性領域１２の上面及び両側面上には、それぞれのゲート絶縁膜を介して活性領域１２のチャネル領域を覆うようにゲート電極１４が形成されている。
【００２１】
次に、フィントランジスタ１、２及び３それぞれのゲート絶縁膜の構成につき、以下に詳述する。
【００２２】
図１に示すフィントランジスタ１では、活性領域１２の上面のゲート絶縁膜１３ｔが側面のゲート絶縁膜１３ｓよりも厚く形成されている。そして、ゲート絶縁膜１３ｔとゲート絶縁膜１３ｓとは、同一材料（例えばシリコン酸化膜）で形成されている。
【００２３】
フィントランジスタ１における活性領域１２の上端部１５の部分拡大図である図１（ｂ）（１５の一方のみを表示）に示すように、ゲート絶縁膜１３ｔ及びゲート絶縁膜１３ｓには、矢印で示す電気力線で表されるような電界が加わる。すなわち、活性領域１２側面上の薄いゲート絶縁膜１３ｓでは、電界が強く（電気力線の密度が高く）なっている。一方、活性領域１２の上面上のゲート絶縁膜１３ｔは厚く形成されているため、電界は弱く（電気力線の密度が低く）なっている。このように構成することにより、図１（ｂ）に示すように、活性領域１２上部の角部への電界集中を緩和する（電気力線の密度を低くする）ことができる。よって、閾値電圧の低下を抑制することが可能となる。
【００２４】
なお、活性領域１２上面のゲート絶縁膜１３ｔ下に形成されるチャネルは、活性領域１２側面のゲート絶縁膜１３ｓ下に形成されるチャネルよりも弱くなり、フィントランジスタ１としての電流駆動能力は若干低下する。しかしながら、フィントランジスタでは、オン電流のほとんどが活性領域１２の側面近傍を流れることから、実質的な電流駆動能力の低下は生じない。したがって、図１に示すフィントランジスタ１によれば、電界集中を緩和し、且つ十分な性能のフィントランジスタを得ることができる。
【００２５】
図２に示すフィントランジスタ２では、活性領域１２上面のゲート絶縁膜２３ｔと側面のゲート絶縁膜２３ｓとが略同じ厚さで形成され、ゲート絶縁膜２３ｓがゲート絶縁膜２３ｔよりも誘電率の高い材料で形成されている。具体的には、例えば、活性領域１２上面のゲート絶縁膜２３ｔをシリコン酸化膜で形成し、側面のゲート絶縁膜２３ｓをハフニア（ＨｆＯ２）で形成する。また、フィントランジスタ２では、ゲート絶縁膜２３ｓ及び２３ｔの厚さを、図１のゲート絶縁膜１３ｓよりも少し厚くしている。このような構成によれば、図２（ｂ）に示すように、ゲート絶縁膜２３ｔの電界が弱くなるため、活性領域１２上端部への電界集中を緩和することができる。さらに、ゲート絶縁膜２３ｓが誘電率の高い膜であることにより、ゲート絶縁膜２３ｓの下には十分なチャネルが形成されるため、高い電流駆動能力が得られる。
【００２６】
図３に示すフィントランジスタ３では、活性領域１２上面のゲート絶縁膜３３ｔが側面のゲート絶縁膜３３ｓよりも厚く形成されるとともに、ゲート絶縁膜３３ｔがゲート絶縁膜３３ｓよりも誘電率の高い材料で形成されている。具体的な材料としては、例えば、上面のゲート絶縁膜３３ｔをハフニア（ＨｆＯ２）で形成し、側面のゲート絶縁膜３３ｓをシリコン酸化膜で形成する。ハフニアの比誘電率は約２５、シリコン酸化膜の比誘電率は約４である。従って、ハフニアの比誘電率がシリコン酸化膜のおよそ６倍であるから、上面のゲート絶縁膜３３ｔの厚さを側面のゲート絶縁膜３３ｓの約６倍の厚さとすることができる。
【００２７】
すなわち、ゲート絶縁膜３３ｔの厚さをゲート絶縁膜３３ｓの６倍としても、ゲート絶縁膜３３ｔの誘電率がゲート絶縁膜３３ｓの約６倍であるため、ゲート絶縁膜３３ｔにかかる電界とゲート絶縁膜３３ｓにかかる電界の強度はほぼ等しくなる。このため、活性領域１２上面のゲート絶縁膜３３ｔ下には、活性領域１２側面のゲート絶縁膜３３ｓ下に形成されるチャネルと同等のチャネルが形成される。このように、フィントランジスタ３によれば、活性領域１２の上面と側面に同等のチャネルが形成されることから、電流駆動能力の低下を防止でき、なおかつ、ゲート絶縁膜３３ｔを厚くしていることにより、活性領域１２の上端部への電界集中を抑制することが可能となる。
【００２８】
このように、本実施形態によれば、ゲート絶縁膜の厚さや材料を適宜調整・選択することにより、必要な電流駆動能力及び所望の閾値電圧を有するフィントランジスタを提供することができる。
【００２９】
なお、図２及び図３におけるゲート絶縁膜２３ｔ及び３３ｔに用いる高誘電率の材料として、上記では、ハフニア（ＨｆＯ２）を例示したが、これに限らず、ハフニウムシリケート（ＨｆＳｉＯ）やハフニウムアルミネート（ＨｆＡｌＯ）等、他の高誘電率膜を用いることも可能である。あるいは、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜等を用いてもよい。
【００３０】
また、活性領域１２側面のゲート絶縁膜１３ｓ、２３ｓ、３３ｓとして、上記では例としてシリコン酸化膜を用いているが、その他の絶縁膜を用いることももちろん可能である。
【００３１】
次に、図４乃至図２１を用いて、ゲート絶縁膜が図１に示す構成を有するフィントランジスタの形成を例として、本発明の好ましい実施の形態によるフィントランジスタの製造方法につき、詳細に説明する。
【００３２】
図４は、本実施形態により形成されるフィントランジスタの平面図である。図４に示すように、フィン状の活性領域ａを取り囲むようにＳＴＩ領域ｉが設けられ、活性領域ａと略垂直な方向に複数のゲート電極ｇが形成されている。
【００３３】
図５乃至図２１は、本実施形態によるフィントランジスタの製造方法における工程断面図を示している。図５乃至図２１には、それぞれ図（ａ），図（ｂ）及び図（ｃ）があり、これらは図４におけるＡ−Ａ断面、Ｂ−Ｂ断面及びＣ−Ｃ断面にそれぞれ対応している。
【００３４】
まず、図５に示すように、通常のプロセスによりウェル構造（図示せず）を形成した半導体基板１００の全面に、熱酸化によりシリコン酸化膜１０１ａを約９〜１５ｎｍ、好ましくは約１３ｎｍの厚さで形成する。次に、プラズマ窒素処理を行うことにより、シリコン酸化膜１０１ａの表面に厚さ約３ｎｍのシリコン窒化膜１０１ｂを形成する。これにより、シリコン酸化膜１０１ａとシリコン窒化膜１０１ｂの積層膜からなる第１のゲート絶縁膜２０ｔが形成される。
【００３５】
次に、ゲート絶縁膜２０ｔ上に厚さ約１２０ｎｍのシリコン窒化膜１０２を形成した後、通常のフォトリソグラフィー技術により、シリコン窒化膜１０２を図４に示す活性領域ａに相当する形状にパターニングする。
【００３６】
次に、図６に示すように、パターニングされたシリコン窒化膜１０２をマスクとして、ゲート絶縁膜２０ｔ及び半導体基板１００をエッチングし、半導体基板１００に深さ約２００ｎｍのＳＴＩ用トレンチ１０３ｔを形成する。
【００３７】
次に、図７に示すように、トレンチ１０３ｔ内に露出する半導体基板１００の表面を熱酸化することにより厚さ約７〜１３ｎｍのシリコン酸化膜１０３ｈを形成した後、必要な閾値電圧（Ｖｔｈ）を得るため、図７に矢印で示すようにイオン注入を施す。
【００３８】
その後、図８に示すように、トレンチ１０３ｔ内を埋め込むように全面に厚さ約３５０ｎｍのシリコン酸化膜１０３ｄを形成する。
【００３９】
続いて、図９に示すように、ＣＭＰ（Chemical Mechanical Polishing）法により、シリコン窒化膜１０２をストッパとしてシリコン酸化膜１０３ｄを研磨する。
【００４０】
次に、図１０に示すように、フォトレジスト１０４を形成し、後にゲート電極が形成される領域（図４に示すゲート電極ｇ部分）を露出するようにパターニングする。次に、図１１に示すように、シリコン窒化膜１０２及びフォトレジスト１０４をマスクとしてシリコン酸化膜１０３ｄ及び１０３ｈを１００ｎｍ程度エッチングする。これにより、シリコン酸化膜１０３ｄ及び１０３ｈからなるＳＴＩ領域１０３ｉが形成され、ＳＴＩ領域１０３ｉの上面よりも突出した半導体基板１００の一部であるフィン状の活性領域１００ｆが形成される。
【００４１】
図１２に示すように、フォトレジスト１０４をマスクとして、シリコン窒化膜１０２及びゲート絶縁膜２０ｔを通して活性領域１００ｆの表面にイオン注入（チャネルドープ）を行う。
【００４２】
その後、図１３に示すように、フォトレジスト１０４を除去する。
【００４３】
次に、図１４に示すように、トレンチ１０３ｔ内に露出している活性領域１００ｆの側面に、熱酸化により厚さ約６．５ｎｍのシリコン酸化膜１０５ａを形成する。さらに、シリコン酸化膜１０５ａの表面にシリコン窒化膜１０５ｂを形成する。これにより、活性領域１００ｆの側面にシリコン酸化膜１０５ａ及びシリコン窒化膜１０５ｂからなる第２のゲート絶縁膜２０ｓが形成される。
【００４４】
次に、図１５に示すように、ボロンがドープされたポリシリコン膜１０６を活性領域１００ｆの側面のゲート絶縁膜２０ｓ上を含む全面に約７０ｎｍの厚さで形成する。なお、ポリシリコン膜１０６は、まずノンドープで形成し、後の工程でイオン注入によりボロンを膜中に導入するようにしてもよい。
【００４５】
次に、図１６に示すように、シリコン窒化膜１０２をストッパとしてＣＭＰを行い、ポリシリコン膜１０６の上部を研磨除去する。これにより、フィン状の活性領域１００ｆの側面のゲート絶縁膜２０ｓ上にゲート電極の一部となるポリシリコン膜１０６ｓが形成される。
【００４６】
その後、シリコン窒化膜１０２を選択的に除去することにより、図１７に示す構造を得る。
【００４７】
次に、活性領域１００ｆの上面のゲート絶縁膜２０ｔ上にボロンがドープされたポリシリコン膜１０６ｔを約７０ｎｍの厚さで形成する。なお、ポリシリコン膜１０６ｔは、上記と同様、まずノンドープで形成し、後の工程でイオン注入によりボロンを膜中に導入するようにしてもよい。このとき、デュアルゲート構造のトランジスタを形成する場合は、通常のリソグラフィ技術とイオン注入技術により、Ｐ型ＭＯＳトランジスタ形成領域にはＰ型の不純物を、Ｎ型ＭＯＳトランジスタ形成領域にはＮ型の不純物を導入して形成することもできる。
【００４８】
次に、図１８に示すように、ポリシリコン膜１０６ｔ上に厚さ約５ｎｍの窒化タングステン膜と厚さ約５０ｎｍのタングステン膜の積層膜（Ｗ／ＷＮ膜）１０７を形成する。続いて、Ｗ／ＷＮ膜１０７上に厚さ約１００ｎｍのシリコン窒化膜１０８を形成する。
【００４９】
次に、図１９に示すように、シリコン窒化膜１０８上にフォトレジスト１０９を形成し、これをゲート電極形状にパターニングする。
【００５０】
次に、フォトレジスト１０９をマスクにシリコン窒化膜１０８をパターニングし、さらに、パターニングされたシリコン窒化膜１０８をマスクにＷ／ＷＮ膜１０７及びポリシリコン膜１０６ｔ及び１０６ｓをパターニングすることにより、図２０に示すようにゲート電極１１０が完成する。
【００５１】
ゲート電極１１０は、図２０（ｂ）に示すように、ゲート電極１１０の延在方向において、フィン状の活性領域１００ｆの側面及び上面を取り囲むように形成される。具体的には、活性領域１００ｆの側面がゲート絶縁膜２０ｓを介してゲート電極１１０の一部であるポリシリコン膜１０６ｓで覆われ、活性領域１００ｆの上面が厚いゲート絶縁膜２０ｔを介してポリシリコン膜１０６ｔで覆われた構造となる。
【００５２】
次に、図２１に示すように、ゲート電極１１０をマスクとしてイオン注入を行うことにより、活性領域１００ｆにソース／ドレイン領域１１１を形成する。
【００５３】
この後は、図示を省略するが、必要な配線等を形成することにより、フィントランジスタが完成する。
【００５４】
このように、本実施形態によれば、フィン状の活性領域の上面のゲート絶縁膜２０ｔを側面のゲート絶縁膜２０ｓよりも厚く形成することができる。
【００５５】
なお、本実施形態においては、活性領域１００ｆ上面上のゲート絶縁膜２０ｔの上にＣＭＰのストッパとして形成しているシリコン窒化膜１０２は、図１７の工程で除去しているが、このシリコン窒化膜を除去せずにそのまま残しておき、シリコン窒化膜１０２をゲート絶縁膜２０ｔの一部として用いることも可能である。
【００５６】
次に、図２２乃至２８に他の本実施形態によるフィントランジスタの製造方法における工程断面図を示す。本実施形態は、ゲート電極をダマシン法により形成するものである。なお、本実施形態による製造方法は、上記実施形態の図５乃至図９の工程は同様であるため、説明は省略する。従って、図２２以降は、図９に続くプロセスとして説明する。
【００５７】
図９に示すように、ＣＭＰ法によりシリコン窒化膜１０２をストッパとしてシリコン酸化膜１０３ｄを研磨した後、図２２に示すように、全面にシリコン酸化膜１１２を約１００ｎｍの厚さで形成する。
【００５８】
次に、図２３に示すように、シリコン酸化膜１１２上にゲート電極となる領域（図４のｇ参照）を露出するフォトレジスト１１３を形成する。
【００５９】
次に、図２４に示すように、フォトレジスト１１３をマスクとしてシリコン酸化膜１１２をエッチングにより除去する。このとき、シリコン酸化膜１０３ｄ及び１０３ｈも１００ｎｍ程度エッチングする。これにより、シリコン酸化膜１０３ｄ及び１０３ｈからなるＳＴＩ領域１０３ｉが形成され、ＳＴＩ領域１０３ｉの上面よりも突出した半導体基板１００の一部であるフィン状の活性領域１００ｆが形成される。
【００６０】
続いて、図２５に示すように、フォトレジスト１１３及びシリコン酸化膜１１２をマスクとしてシリコン窒化膜１０２をエッチング除去する。このとき、ゲート絶縁膜２０ｔは除去されないようにする。
【００６１】
次に、フォトレジスト１１３をマスクとして活性領域１００ｆの表面にイオン注入（チャネルドープ）を行う。
【００６２】
続いて、図２６に示すように、フォトレジスト１１３を除去した後、トレンチ１０３ｔ内に露出している活性領域１００ｆの側面に、上記実施形態と同様にして、熱酸化により厚さ約６．５ｎｍのシリコン酸化膜を形成し、さらに、そのシリコン酸化膜の表面にシリコン窒化膜を形成する。これにより、活性領域１００ｆの側面に第２のゲート絶縁膜２０ｓが形成される。
【００６３】
次に、図２７に示すように、全面に、ボロンのドープされたポリシリコン膜１１４を厚さ約１００ｎｍ形成する。なお、ポリシリコン膜１１４は、まずノンドープで形成した後、イオン注入によりボロンを膜中に導入するようにしても構わない。
【００６４】
次に、図２８に示すように、シリコン酸化膜１１２の表面が露出するまでＣＭＰ法によりポリシリコン膜１１４を研磨除去する。これにより、シリコン窒化膜１０２及びシリコン酸化膜１１２の積層膜の間に埋め込まれるように、複数のゲート電極１１５が形成される。
【００６５】
この後は、図示を省略するが、拡散層や必要な配線等を形成することにより、フィントランジスタが完成する。
【００６６】
このように、本実施形態においても、フィン状の活性領域の上面のゲート絶縁膜２０ｔを側面のゲート絶縁膜２０ｓよりも厚く形成することができる。
【００６７】
以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００６８】
例えば、上記製造方法の実施形態においては、ゲート絶縁膜２０ｔとして、シリコン酸化膜とシリコン窒化膜の積層膜を用いる例を示したが、図１乃至図３に示した本発明によるフィントランジスタの構成の説明に記載したのと同様、ゲート絶縁膜２０ｔにはハフニア（ＨｆＯ２）膜、ハフニウムシリケート（ＨｆＳｉＯ）膜及びハフニウムアルミネート（ＨｆＡｌＯ）膜等の高誘電率膜を用いてもよい。
【図面の簡単な説明】
【００６９】
【図１】本発明の好ましい実施形態によるフィントランジスタ１の構成を説明するための図であり、（ａ）は、フィントランジスタ１のチャネル領域におけるゲート電極の延在方向に垂直な方向の略断面図であり、（ｂ）は、（ａ）における１５の部分拡大図である。
【図２】本発明の好ましい実施形態によるフィントランジスタ２の構成を説明するための図であり、（ａ）は、フィントランジスタ２のチャネル領域におけるゲート電極の延在方向に垂直な方向の略断面図であり、（ｂ）は、（ａ）における２５の部分拡大図である。
【図３】本発明の好ましい実施形態によるフィントランジスタ３の構成を説明するための図であり、（ａ）は、フィントランジスタ３のチャネル領域におけるゲート電極の延在方向に垂直な方向の略断面図であり、（ｂ）は、（ａ）における３５の部分拡大図である。
【図４】本発明の好ましい実施形態により形成されるフィントランジスタの平面図である。
【図５】本発明の実施形態による半導体装置の製造方法の一工程（ゲート絶縁膜２０ｔの形成〜シリコン窒化膜１０２の形成）を示す略断面図である。
【図６】本発明の実施形態による半導体装置の製造方法の一工程（トレンチ１０３ｔの形成）を示す及び略断面図である。
【図７】本発明の実施形態による半導体装置の製造方法の一工程（シリコン酸化膜１０３ｈの形成及びイオン注入）を示す略断面図である。
【図８】本発明の実施形態による半導体装置の製造方法の一工程（シリコン酸化膜１０３ｄの形成）を示す略断面図である。
【図９】本発明の実施形態による半導体装置の製造方法の一工程（シリコン酸化膜１０３ｄのＣＭＰによる研磨除去）を示す略断面図ある。
【図１０】本発明の第１の実施形態による半導体装置の製造方法の一工程（フォトレジスト１０４の形成）を示す略断面図である。
【図１１】本発明の実施形態による半導体装置の製造方法の一工程（ＳＴＩ領域１０３ｉの形成）を示す略断面図である。
【図１２】本発明の実施形態による半導体装置の製造方法の一工程（イオン注入）を示す略断面図である。
【図１３】本発明の実施形態による半導体装置の製造方法の一工程（フォトレジスト１０４の除去）を示す略断面図である。
【図１４】本発明の実施形態による半導体装置の製造方法の一工程（ゲート絶縁膜２０ｓの形成）を示す略断面図である。
【図１５】本発明の実施形態による半導体装置の製造方法の一工程（ポリシリコン膜１０６の形成）を示す略断面図である。
【図１６】本発明の実施形態による半導体装置の製造方法の一工程（ポリシリコン膜１０６の研磨除去）を示す略断面図である。
【図１７】本発明の実施形態による半導体装置の製造方法の一工程（シリコン窒化膜１０２の除去）を示す略断面図である。
【図１８】本発明の実施形態による半導体装置の製造方法の一工程（ポリシリコン膜１０６ｔ、Ｗ／ＷＮ膜１０７及びシリコン窒化膜１０８の形成）を示す略断面図である。
【図１９】本発明の実施形態による半導体装置の製造方法の一工程（フォトレジスト１０９の形成）を示す略断面図である。
【図２０】本発明の実施形態による半導体装置の製造方法の一工程（ゲート電極１１０の形成）を示す略断面図である。
【図２１】本発明の実施形態による半導体装置の製造方法の一工程（ソース／ドレイン領域１１１の形成）を示す略断面図である。
【図２２】本発明の実施形態による他の半導体装置の製造方法の一工程（シリコン酸化膜１１２の形成）を示す略断面図である。
【図２３】本発明の実施形態による他の半導体装置の製造方法の一工程（フォトレジスト１１３の形成）を示す略断面図である。
【図２４】本発明の実施形態による他の半導体装置の製造方法の一工程（シリコン酸化膜１１２のパターニング及びＳＴＩ領域１０３ｉの形成）を示す略断面図である。
【図２５】本発明の実施形態による他の半導体装置の製造方法の一工程（シリコン窒化膜１０２のパターニング及びイオン注入）を示す断面図及び平面図である。
【図２６】本発明の実施形態による他の半導体装置の製造方法の一工程（フォトレジスト１１３の除去及びゲート絶縁膜２０ｓの形成）を示す略断面図である。
【図２７】本発明の実施形態による他の半導体装置の製造方法の一工程（ポリシリコン膜１１４の形成）を示す略断面図である。
【図２８】本発明の実施形態による他の半導体装置の製造方法の一工程（ゲート電極１１５の形成）を示す略断面図である。
【図２９】従来のフィントランジスタを説明するための図であり、（ａ）はフィントランジスタのチャネル領域におけるゲート電極の延在方向に垂直な方向の略断面図であり、（ｂ）は（ａ）における２０５の部分拡大図である。
【符号の説明】
【００７０】
１，２，３      フィントランジスタ
１０，１００，２００      半導体基板
１１，１０３ｉ，２０１      ＳＴＩ領域
１２，１００ｆ，２０２      活性領域
１３ｔ，２０ｔ，２３ｔ，３３ｔ      活性領域側面上のゲート絶縁膜
１３ｓ，２０ｓ，２３ｓ，３３ｓ      活性領域上面上のゲート絶縁膜
１４，１１０，１１５，２０４      ゲート電極
１５，２５，３５，２０５      活性領域の上端部
１０１ａ，１０３ｄ，１０３ｈ，１０５ａ，１１２      シリコン酸化膜
１０１ｂ，１０２，１０５ｂ，１０８      シリコン窒化膜
１０３ｔ      ＳＴＩ用トレンチ
１０４，１０９，１１３      フォトレジスト
１０６，１０６ｓ，１０６ｔ，１１４      ポリシリコン膜
１０７      Ｗ／ＷＮ膜
１１１      ソ−ス／ドレイン領域
２０３      ゲート絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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