(57)【要約】【課題】フィン型ＭＯＳＦＥＴの、ゲート電極を容易に形成する。【解決手段】各素子領域層１７から露出した絶縁層１５上に、上側表面が各素子領域層の上側表面と同一面位置となるように、埋め込み絶縁膜２５を形成する。そして、ゲート電極形成予定領域内に位置する埋め込み絶縁膜の領域部分を除去することによって、除去された領域部分をゲート形成用開口部とする。このゲート形成用開口部の内側を埋め込むとともに、埋め込み絶縁膜、及び各素子領域層の上側全面を覆うゲート電極材料層を形成する。そして、ゲート電極形成予定領域の外側に存在するゲート電極材料層の領域部分を除去するとともに、残存したゲート電極材料層の領域部分からゲート電極４１を形成する。【選択図】図３
2008187084.tif 000002
【特許請求の範囲】
【請求項１】
最上層に絶縁層を有する下地、及び該絶縁層の上側表面に設けられたＳｉ層を含む基板の、前記Ｓｉ層を、前記絶縁層の上側表面が露出するまで部分的に除去することによって、該除去によって残存した前記Ｓｉ層の残部から、一定方向に、互いに離間させて複数の島状の素子領域層を形成し、しかる後、各該素子領域層に第１導電型の不純物を導入する第１工程と、
各前記素子領域層を含む前記下地の上側全面を一体的に覆うように埋め込み絶縁膜材料層を、該埋め込み絶縁膜材料層の上側表面が、各前記素子領域層の上側表面よりも高い面位置に位置するように形成し、しかる後、各前記素子領域層の上側表面よりも高い位置に存在する前記埋め込み絶縁膜材料層の領域部分を、平坦化処理によって各前記素子領域層の上側表面が露出するように除去して、前記埋め込み絶縁膜材料層の残部から、複数の埋め込み絶縁膜を形成する第２工程と、
各前記埋め込み絶縁膜を、前記絶縁層の上側表面が露出するまで部分的に除去することによって、複数のゲート形成用開口部を、該ゲート形成用開口部の内側で、各前記素子領域層の前記一定方向に対向する側面が露出するように形成する第３工程と、
各前記素子領域層の上側表面、及び露出している前記側面の表面をゲート絶縁膜に変えた後、前記ゲート形成用開口部の内側を埋め込むとともに、前記埋め込み絶縁膜、及び各前記素子領域層の上側全面を覆うゲート電極材料層を形成する第４工程と、
該ゲート電極材料層から、前記ゲート形成用開口部の内側を埋め込む領域部分、及び該ゲート形成用開口部間の各前記素子領域層の上側表面上を延在する領域部分を残存させて、他の領域部分を除去することによって、残存した領域部分からゲート電極を形成する第５工程と、
該ゲート電極をマスクとして、各前記素子領域層に、前記第１導電型と逆の導電型を有する第２導電型不純物を導入することによって、第１及び第２主電極領域と、前記ゲート電極の下部であって、前記第１及び第２主電極領域間にチャネル領域とを形成する第６工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
最上層に絶縁層を有する下地、及び該絶縁層の上側表面に設けられたＳｉ層を含む基板の、前記Ｓｉ層を、前記絶縁層の上側表面が露出するまで部分的に除去することによって、該除去によって残存した前記Ｓｉ層の残部から、一定方向に、かつ互いに離間させて複数の島状の素子領域層を形成し、しかる後、各該素子領域層に第１導電型の不純物を導入する第１工程と、
各前記素子領域層の上側表面、及び前記一定方向に対向する側面の表面をゲート絶縁膜に変えた後、各前記素子領域層の上側表面を覆う第１電荷蓄積層、前記側面を覆う第２電荷蓄積層、及び各該素子領域層から露出した、前記絶縁層の上側表面を覆う第３電荷蓄積層を含む連続した一体的な膜として、前記素子領域層の膜厚よりも小さい、均等な膜厚で電荷蓄積層を形成する電荷蓄積層形成工程と、
該電荷蓄積層の上側全面を一体的に覆うように埋め込み絶縁膜材料層を、該埋め込み絶縁膜材料層の上側表面が、前記第１電荷蓄積層の上側表面よりも高い面位置に位置するように形成し、しかる後、前記第１電荷蓄積層の上側表面よりも高い位置に存在する前記埋め込み絶縁膜材料層の領域部分を、平坦化処理によって前記第１電荷蓄積層の上側表面が露出するように除去して、前記埋め込み絶縁膜材料層の残部から、複数の埋め込み絶縁膜を形成する第２工程と、
各前記埋め込み絶縁膜及び前記電荷蓄積層を、前記絶縁層の上側表面が露出するまで部分的に除去することによって、複数のゲート形成用開口部を、該ゲート形成用開口部の内側で、前記側面が露出するように形成する第３工程と、
前記ゲート形成用開口部の内側を埋め込むとともに、前記埋め込み絶縁膜、及び各前記素子領域層の上側全面を覆うゲート電極材料層を形成する第４工程と、
該ゲート電極材料層から、前記ゲート形成用開口部の内側を埋め込む領域部分、及び該ゲート形成用開口部間の各前記素子領域層の上側表面上を延在する領域部分を残存させて、他の領域部分を除去することによって、残存した領域部分からゲート電極を形成する第５工程と、
該ゲート電極をマスクとして、各前記素子領域層に、前記第１導電型と逆の導電型を有する第２導電型不純物を導入することによって、第１及び第２主電極領域と、前記ゲート電極の下部であって、前記第１及び第２主電極領域間にチャネル領域とを形成する第６工程と
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置、特に、素子領域として、複数の島状の素子領域層を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来から、ＭＯＳ型の電界効果トランジスタ（以下、ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）とも称する）を具えた半導体装置において、素子を微細化するために、ＭＯＳＦＥＴの素子領域が島状に形成された構造が周知である（例えば、特許文献１または特許文献２参照）。
【０００３】
以下、島状の素子領域（以下、フィン部とも称する）を有するＭＯＳＦＥＴ（以下、フィン型ＭＯＳＦＥＴとも称する）の構造について、図１８を参照して簡単に説明する。なお、図１８は、フィン型ＭＯＳＦＥＴの構造を示した概略図である。図中に示した矢印は、島状のフィン部が配列された方向（以下、単に配列方向とも称する）を表す。
【０００４】
フィン型ＭＯＳＦＥＴは、最上層が絶縁層である下地の上側に、複数のフィン部１０７が等しい膜厚で、配列方向に連続的に、かつ互いに離間して設けられている。なお、図１８の構成例では、下地として支持基板１０１、及びこの支持基板１０１の上側に絶縁層１０３を有する下地１０５を用いた場合について示す。これら各フィン部１０７には、チャネル領域１０９と、このチャネル領域１０９を挟み込んで第１及び第２主電極領域１１１ａ及び１１１ｂとが、それぞれ形成されている。なお、チャネル領域１０９と、第１及び第２主電極領域１１１ａ及び１１１ｂとは、互いに逆の導電型を有する不純物が導入されている。これら第１及び第２主電極領域１１１ａ及び１１１ｂは、ソースまたはドレイン領域として機能する。そして、各チャネル領域１０９は、ゲート絶縁膜（図示せず）を介して、共通のゲート電極１１３によって覆われている。すなわち、ゲート電極１１３は、各フィン部１０７に跨って、配列方向に延在して設けられている。そして、ゲート電極１１３は、これら各フィン部１０７のチャネル領域１０９の上側表面、及び配列方向に対向する両側側面を覆っている。このゲート電極１１３と、各チャネル領域１０９、各第１及び第２主電極領域１１１ａ及び１１１ｂとによって、各フィン部１０７にそれぞれＭＯＳＦＥＴが構成されている。そして、これら各フィン部のＭＯＳＦＥＴは、共通のゲート電極１１３によってバイアスが与えられる。
【０００５】
このようなフィン型ＭＯＳＦＥＴでは、バイアス時にゲート電極１１３から伸びる空乏層によって、フィン部１０７全体が空乏化するように、フィン部１０７の配列方向に沿った方向の幅が設定される。この結果、フィン型ＭＯＳＦＥＴでは、ドレイン領域からチャネル領域１０９への影響が防止される。
【０００６】
また、フィン型ＭＯＳＦＥＴでは、ゲート電極１１３は、素子領域であるフィン部１０７のチャネル領域１０９において、上側表面、及び配列方向に対向する両側側面を覆って形成されている。従って、フィン型ＭＯＳＦＥＴでは、ゲート電極１１３とチャネル領域１０９との界面が３つ存在する。そのため、フィン型ＭＯＳＦＥＴは、通常の平面的な構造を有するＭＯＳＦＥＴ、すなわちゲート電極とチャネル領域との界面が１つしか存在しないＭＯＳＦＥＴと比して、効率よく大きな電流を流すことが可能である。
【０００７】
これらの効果を奏することができるため、フィン型ＭＯＳＦＥＴでは、短チャネル効果を抑制することができる。そのため、フィン型ＭＯＳＦＥＴは、素子を微細化するに当たり有効な構造である。
【０００８】
図１８に示すフィン型ＭＯＳＦＥＴは、以下に説明する工程を経て製造される（例えば、特許文献１または特許文献２参照）。
【０００９】
すなわち、まず、最上層が絶縁層１０３である下地１０５であって、上側表面に複数のフィン部１０７が、等しい膜厚で、配列方向に連続的に、かつ互いに離間して設けられている下地１０５を用意する。ここで、各フィン部１０７には、第１導電型の不純物が導入されている。
【００１０】
次に、各フィン部１０７の上側表面、及び各フィン部の配列方向に対向する側面にゲート絶縁膜（図示せず）を形成した後、ゲート電極１１３を、各フィン部１０７に跨って、配列方向に延在させて形成する。
【００１１】
次に、ゲート電極１１３をマスクとして、各フィン部１０７に、第１導電型とは逆の導電型を有する、第２導電型の不純物を導入する。これよって、各フィン部１０７における、第２導電型の不純物が導入された領域部分は、ソース及びドレイン領域である第１及び第２主電極領域１１１ａ及び１１１ｂとなる。また、ゲート電極１１３の下部であって、第１及び第２主電極領域１１１ａ及び１１１ｂ間の領域は、第２導電型の不純物が導入されず、第１導電型の不純物が導入された領域として残存する。この残存したフィン部１０７中の領域部分が第１導電型であるチャネル領域１０９となる。
【００１２】
そして、これらチャネル領域１０９、第１及び第２主電極領域１１１ａ及び１１１ｂと、ゲート電極１１３とによって、各フィン部１０７にそれぞれＭＯＳＦＥＴが形成される。
【特許文献１】特開平８−１３９３２５号公報
【特許文献２】特開２００５−２４３７０９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、上述した従来のフィン型ＭＯＳＦＥＴの製造方法では、ゲート電極１１３を所望の形状、すなわち、各フィン部１０７のチャネル領域１０９の上側表面、及び配列方向に対向する両側側面を覆う形状に加工することが困難である。以下、その理由について、図１９を参照して説明する。なお、図１９は、図１８に示すゲート電極１１３の、従来技術による形成工程を説明するための概略図である。
【００１４】
従来のフィン型ＭＯＳＦＥＴの製造方法では、ゲート電極１１３を形成するに当たり、まず、各フィン部１０７を含む下地１０５の上側全面を覆うゲート電極材料層１１５を形成して、図１８に示すような構造体を得る。
【００１５】
そして、ゲート電極材料層１１５のうち、各フィン部１０７のチャネル領域１０９の形成予定領域を覆う、ゲート電極材料層１１５の領域部分を各フィン部１０７に跨って、配列方向に延在させた領域部分として残存させ、その他の領域部分を除去する。この除去によって、残存した領域部分がゲート電極１１３として残存形成される。
【００１６】
このとき、パターニングされるゲート電極材料層１１５は、互いに異なる膜厚を有する２つの膜厚部を含んでいる。すなわち、各フィン部１０７の上側表面に形成されたゲート電極材料層１１５の領域部分（以下、第１膜厚部１１５ａとも称する）は、第１の膜厚Ｔ１を有する。また、下地１０５の上側表面に形成されたゲート電極材料層１１５の領域部分（以下、第２膜厚部１１５ｂとも称する）は、第２の膜厚Ｔ２を有する。
【００１７】
このように、第１膜厚部１１５ａ及び第２膜厚部１１５ｂの２つの膜厚部が存在するため、例えば第１膜厚部１１５ａを基準として、ゲート電極材料層１１５を除去した場合には、第２膜厚部１１５ｂが確実に除去できず、残存する等の問題が生じる可能性がある。
【００１８】
また、例えば第２膜厚部１１５ｂを基準として、ゲート電極材料層１１５を除去した場合には、ゲート電極材料層１１５のみでなく、第１膜厚部１１５ａの下側に存在するフィン部１０７まで除去してしまう可能性がある。
【００１９】
そのため、従来周知のフィン型ＭＯＳＦＥＴの製造方法では、ゲート電極１１３を所望の形状に加工することが困難である。
【００２０】
この発明の目的は、フィン型ＭＯＳＦＥＴを具えた半導体装置を製造するに当たり、ゲート電極を容易に形成することができる方法を提案することにある。
【課題を解決するための手段】
【００２１】
そこで、上述の目的の達成を図るため、この発明による半導体装置の製造方法は、以下の第１工程から第６工程までの各工程を含む。
【００２２】
すなわち、第１工程では、最上層に絶縁層を有する下地、及びこの絶縁層の上側表面に設けられたＳｉ層を含む基板のＳｉ層を、絶縁層の上側表面が露出するまで部分的に除去する。そして、この除去によって残存したＳｉ層の残部から、一定方向に、かつ互いに離間させて複数の島状の素子領域層を形成する。しかる後、各素子領域層に第１導電型の不純物を導入する。
【００２３】
第２工程では、各素子領域層を含む下地の上側全面を一体的に覆うように埋め込み絶縁膜材料層を、この埋め込み絶縁膜材料層の上側表面が、各素子領域層の上側表面よりも高い面位置に位置するように形成する。しかる後、各素子領域層の上側表面よりも高い位置に存在する埋め込み絶縁膜材料層の領域部分を、平坦化処理によって各素子領域層の上側表面が露出するように除去する。この除去によって、埋め込み絶縁膜材料層の残部から、複数の埋め込み絶縁膜を形成する。
【００２４】
第３工程では、各埋め込み絶縁膜を、絶縁層の上側表面が露出するまで部分的に除去することによって、複数のゲート形成用開口部を、このゲート形成用開口部の内側で、各素子領域層の、上述した一定方向に対向する側面が露出するように形成する。
【００２５】
第４工程では、各素子領域層の上側表面、及び露出している側面の表面をゲート絶縁膜に変える。そして、ゲート形成用開口部の内側を埋め込むとともに、埋め込み絶縁膜、及び各素子領域層の上側全面を覆うゲート電極材料層を形成する。
【００２６】
第５工程では、ゲート電極材料層から、ゲート形成用開口部の内側を埋め込む領域部分、及びゲート形成用開口部間の各素子領域層の上側表面上を延在する領域部分を残存させて、他の領域部分を除去する。これによって、残存した領域部分からゲート電極を形成する。
【００２７】
第６工程では、ゲート電極をマスクとして、各素子領域層に、第１導電型と逆の導電型を有する第２導電型不純物を導入することによって、第１及び第２主電極領域と、ゲート電極の下部であって、第１及び第２主電極領域間にチャネル領域とを形成する。
【発明の効果】
【００２８】
この発明による半導体装置の製造方法では、第２工程において、各素子領域層、すなわち各フィン部間から露出した絶縁層の上側表面に埋め込み絶縁膜を形成する。この埋め込み絶縁膜は、上側表面が、各素子領域層の上側表面と同一面位置となるように形成される。更に、第３工程において、ゲート電極の形成予定領域内に位置する埋め込み絶縁膜の領域部分を除去して、この除去された領域部分をゲート形成用開口部とする。
【００２９】
そして、埋め込み絶縁膜及び素子領域層の上側全面に形成されるゲート電極材料層のうち、ゲート電極形成予定領域内に存在する領域部分をゲート電極として残存させ、その他の領域部分を除去する。
【００３０】
従って、ゲート電極材料層を加工してゲート電極を形成する際に、除去するゲート電極材料層の領域部分（以下、除去領域部とも称する）、すなわちゲート電極の形成予定領域の外側に存在するゲート電極材料層は、同一面位置である各素子領域層及び埋め込み絶縁膜の、上側表面に存在する。そのため、この発明による半導体装置の製造方法では、除去領域部は、底面が同一面位置に存在する。従って、上述した従来の製造方法、すなわち除去領域部が第１及び第２膜厚部１１５ａ及び１１５ｂを含む製造方法とは異なり、この発明による半導体装置の製造方法では、除去領域部は、一定の膜厚を有している。そのため、この発明による半導体装置の製造方法は、従来の製造方法と比して、ゲート電極材料層から除去領域部を除去することによって、ゲート電極を所望の形状に加工することが容易である。
【発明を実施するための最良の形態】
【００３１】
以下、図面を参照して、この発明に係る半導体装置の製造方法の実施の形態例につき説明する。なお、各図は、この発明が理解できる程度に、各構成要素の形状、大きさ、及び配置関係を概略的に示してあるに過ぎない。従って、この発明の構成は、何ら図示の構成例にのみ限定されるものではない。
【００３２】
〈第１の実施の形態〉
第１の実施の形態では、フィン型ＭＯＳＦＥＴのゲート電極を形成する前に、各素子領域層間から露出した絶縁層の上側表面に、上側表面が、各素子領域層の上側表面と同一面位置となるように、埋め込み絶縁膜を形成する半導体装置の製造方法について説明する。この製造方法は、第１工程から第５工程までを含んでいる。以下、第１工程から順に各工程につき説明する。
【００３３】
図１（Ａ）〜（Ｄ）は、この発明の第１の実施の形態を説明する工程図である。また、図２（Ａ）及び（Ｂ）は、図１（Ｃ）及び（Ｄ）に続く工程図である。これらの各図は、それぞれ、各製造段階で得られた構造体の断面の切り口を示してある。また、図３は、図２（Ａ）及び（Ｂ）に続く工程図である。この図３は、第５工程によって得られた構造体を示す概略図である。また、図４は、図３に続く工程図である。この図４は、図３に示すＩＸ−ＩＸ線に沿って切り取った断面に相当する切り口を、矢印方向から見た端面図である。
【００３４】
なお、図中に示した矢印は、この第１の実施の形態よって製造される半導体装置の、複数の素子領域層の配列方向を表す。
【００３５】
まず、第１工程では、最上層に絶縁層１５を有する下地１１、及びこの絶縁層１５の上側表面１５ａに設けられたＳＯＩ層２１を含むＳＯＩ基板１９のＳＯＩ層２１を、絶縁層１５の上側表面１５ａが露出するまで部分的に除去する（図６（Ａ）及び（Ｂ）参照）。そして、この除去によって残存したＳＯＩ層の残部から、素子領域層１７を形成して図１（Ａ）に示すような構造体を得る。なお、図１（Ａ）は、図５に示すＩ−Ｉ線に沿って切り取った断面の切り口を矢印方向から見た端面図である。
【００３６】
第１の実施の形態では、基板として周知のＳＯＩ基板を用いた素子領域層１７の形成方法について、図６を参照して説明する。ここで、図６（Ａ）及び（Ｂ）は、素子領域層１７の形成方法を説明するための図である。なお、図６（Ａ）は、図６（Ｂ）に示すＩＩ−ＩＩ線に沿って切り取った断面の切り口を矢印方向から見た端面図である。
【００３７】
素子領域層１７は、従来周知の方法によって形成される。すなわち、まず、周知のＳＯＩ基板１９を用意する。ＳＯＩ基板１９は、最上層に絶縁層１５を有する下地１１、及びこの絶縁層１５の上側に形成されたＳｉ層、すなわちＳＯＩ層２１を含んでいる。ここで、この実施の形態では、最上層に絶縁層を有する下地１１として、例えば支持基板１３、及びこの支持基板１３の上側に形成された絶縁層１５を含む構成例について説明する。
【００３８】
このＳＯＩ基板１９の上側表面、すなわちＳＯＩ層２１の上側表面２１ａに、マスク層２３を複数形成する。マスク層２３は、例えば、周知のホトリソ技術を用いて、シリコン窒化膜を材料として形成される。また、マスク層２３は、島状に複数形成され、かつ一定方向に連続的に、互いに離間してパターン形成される。ここで、一定方向とは、上述した、形成する複数の素子領域１７の配列方向である。そこで、以下、この一定方向を配列方向とも称する。
【００３９】
そして、これらマスク層２３をマスクとして用い、周知の異方性エッチングによって、ＳＯＩ層２１のマスク層２３から露出した露出面２１ｂから、ＳＯＩ層２１を除去する。ここで、この除去は、絶縁層１５の上側表面１５ａが露出する深さまで行われる。この除去によって、各マスク層２３の下側に残存したＳＯＩ層２１の領域部分が、素子領域層１７となる。
【００４０】
しかる後、周知のエッチング技術を用いて、マスク層２３を除去する。これによって、下地１１の上側表面、すなわち最上層に存在する絶縁層１５の上側表面１５ａに、複数の島状の素子領域層１７（以下、フィン部１７とも称する）が、等しい膜厚で、一定方向に連続的に、かつ互いに離間して形成された構造体を得る（図１（Ａ）参照）。
【００４１】
ここで、各素子領域層１７は、好ましくは、配列方向に沿った幅が２０〜１５０ｎｍ、膜厚３０〜２００ｎｍ、配列方向に沿った各素子領域層１７間の離間距離が２０〜３００ｎｍの寸法で形成するのが良い。従って、これらの値に応じて、用意するＳＯＩ基板１９のＳＯＩ層２１の膜厚、及びマスク層２３のパターンを設定するのが好ましい。
【００４２】
また、各素子領域層１７には、後の工程においてＭＯＳＦＥＴがそれぞれ形成される。そのために、この第１工程において、素子領域層１７を形成した後、各素子領域層１７に、従来周知のインプランテーション技術を用いて、各素子領域層１７に第１導電型の不純物を導入する。
【００４３】
この第１導電型の不純物は、形成するＭＯＳＦＥＴが、ｐ型の場合には、ｎ型の不純物、例えば、Ａｓ（砒素）、Ｐ（リン）等である。また、第１導電型の不純物は、形成するＭＯＳＦＥＴがｎ型の場合には、ｐ型の不純物、例えば、Ｂ（ボロン）、Ｇａ（ガリウム）、Ｉｎ（インジウム）等である。
【００４４】
次に、第２工程では、絶縁層１５の上側表面１５ａのうち各素子領域層１７間から露出した露出面１５ｂに複数の埋め込み絶縁膜２５を形成して、図１（Ｂ）に示すような構造体を得る。なお、図１（Ｂ）は、図７に示すＩＩＩ−ＩＩＩ線に沿って切り取った断面の切り口を矢印方向から見た端面図である。
【００４５】
そのために、まず周知のＣＶＤ法等を用いて、各素子領域層１７を含む下地１１の上側全面を一体的に覆うように、埋め込み絶縁膜２５の材料層２７（以下、埋め込み絶縁膜材料層２７とも称する）として、例えばシリコン酸化膜等を形成する（図８参照）。なお、図８は、埋め込み絶縁膜２５の形成工程を説明するための概略図であり、図７に示すＩＩＩ−ＩＩＩ線に沿って切り取った断面に相当する切り口を示す端面図である。このとき、埋め込み絶縁膜材料層２７は、上側表面２７ａが、素子領域層１７の上側表面１７ａよりも高い面位置に位置するように堆積される。
【００４６】
次に、素子領域層１７の上側表面１７ａよりも高い位置に存在する、埋め込み絶縁膜材料層２７の領域部分２７ｂを平坦化処理によって除去する。領域部分２７ｂの平坦化処理は、周知のＣＭＰ法及びドライエッチング等を用いて、素子領域層１７の上側表面１７ａが露出するように行われる。そして、この領域部分２７ｂの除去によって残存した埋め込み絶縁膜材料層２７の残部、すなわち領域部分２７ｃの上側表面２７ｄと、露出した素子領域層１７の上側表面１７ａとは、同一面位置となる。そして、この除去によって残存した、埋め込み絶縁膜材料層２７の各領域部分２７ｃが、複数の埋め込み絶縁膜２５となる。
【００４７】
次に、第３工程では、各埋め込み絶縁膜２５を、絶縁層１５の上側表面１５ａが露出するまで部分的に除去することによって、複数のゲート形成用開口部３５を形成して、図１（Ｃ）及び（Ｄ）に示すような構造体を得る。なお、図１（Ｃ）は、図９に示すＩＶ−ＩＶ線に沿って切り取った断面の切り口を矢印方向から見た端面図である。また、図１（Ｄ）は、図９に示すＶ−Ｖ線に沿って切り取った断面の切り口を矢印方向から見た端面図である。
【００４８】
ここで、後の工程において、各素子領域層１７の上側には、これら各素子領域層１７上に跨って、ゲート電極が配列方向に延在して形成される。また、ゲート電極は、各素子領域層１７のチャネル形成予定領域３１、すなわち後の工程において各素子領域層１７に形成されるＭＯＳＦＥＴの、チャネル領域に相当する領域部分において、上側表面１７ａ、及び配列方向に対向する両側側面１７ｂを覆って形成される。
【００４９】
とこで、チャネル形成予定領域３１を含む各素子領域層１７の、配列方向に対向する両側側面１７ｂは、上述の第２工程を経ることによって、その全面を埋め込み絶縁膜２５によって覆われている。そこで、チャネル形成予定領域３１において、各素子領域層１７の上側表面１７ａ、及び配列方向に対向する両側側面１７ｂを覆うようにゲート電極を形成するために、この第３工程では、ゲート電極の形成予定領域２９（以下、ゲート電極形成予定領域２９（図９参照）とも称する）内に位置する埋め込み絶縁膜２５の領域部分（ゲート形成用開口部３５となる部分）を除去し、ゲート形成用開口部３５を形成する。そして、ゲート電極形成予定領域２９内に位置する各素子領域層１７の上側表面１７ａ、及び配列方向に対向する両側側面１７ｂを露出させる。すなわち、ゲート形成用開口部３５の内側で、各素子領域層１７の配列方向に対向する側面１７ｂを露出させる。
【００５０】
埋め込み絶縁膜２５にゲート形成用開口部３５を形成するために、まず埋め込み絶縁膜２５の上側表面２５ａ及び各素子領域層１７の上側表面１７ａの、ゲート電極形成予定領域２９を除く領域に、マスク層３３を形成する（図１０参照）。なお、図１０は、マスク層３３の配置を示す概略図であり、マスク層３３を形成して得られた構造体を、マスク層３３の上側表面から見た平面図である。マスク層３３は、周知のホトリソ技術を用いて、埋め込み絶縁膜２５の上側表面２５ａ及び各素子領域層１７の上側表面１７ａに、レジストを塗布し、しかる後、露光してパターニングすることによって形成される。ここで、マスク層３３は、ゲート電極形成予定領域２９を除く領域に形成されるため、埋め込み絶縁膜２５の領域部分２５ｂの上側表面２５ｃは、このマスク３３から露出している。
【００５１】
そして、マスク層３３をマスクとして、周知のドライエッチングを用いることによって、埋め込み絶縁膜２５の領域部分２５ｂを、露出した上側表面２５ｃから除去する。ここで、埋め込み絶縁膜２５の領域部分２５ｂは、絶縁層１５の上側表面１５ａが露出するまで除去される。
【００５２】
ここで、マスク層３３が形成されていないゲート電極形成予定領域２９では、各素子領域層１７の上側表面１７ａも一部露出している。そのため、この工程では、素子領域層１７を残存させるとともに、埋め込み絶縁膜２５のみを選択的に除去することが可能なエッチャントを用いてエッチングを行う。例えば、埋め込み絶縁膜２５の材料として、シリコン酸化膜を用いた場合には、Ｃ４Ｆ８（八フッ化シクロプロパン）、Ａｒ（アルゴン）、及びＯ２（酸素）の混合ガスをエッチャントとして用いて、ドライエッチングを行う。
【００５３】
しかる後、周知のエッチング技術を用いて、マスク層３３を除去し、図１（Ｃ）及び（Ｄ）に示すような構造体を得る。ここで、埋め込み絶縁膜２５の領域部分２５ｂを除去することによって得られた、埋め込み絶縁膜２５中の開口部は、ゲート形成用開口部３５となる。
【００５４】
次に、第４工程では、ゲート形成用開口部３５の内側を埋め込むとともに、埋め込み絶縁膜２５、及び各素子領域層１７の上側全面を覆うゲート電極材料層３７を形成して、図２（Ａ）及び（Ｂ）に示すような構造体を得る。なお、図２（Ａ）は、図１１に示すＶＩ−ＶＩ線に沿って切り取った断面の切り口を矢印方向から見た端面図である。また図２（Ｂ）は、図１１に示すＶＩＩ−ＶＩＩ線に沿って切り取った断面の切り口を矢印方向から見た端面図である。
【００５５】
ゲート電極材料層３７を形成するに当たり、まず各素子領域層１７の上側表面１７ａ、及び配列方向に対向する両側側面１７ｂ、すなわちゲート形成用開口部３５の内側に露出している側面（以下、露出面１７ｃとも称する）に対して、周知の熱酸化を行う。この熱酸化により、これら各素子領域層１７の上側表面１７ａ及び露出面１７ｃの表面を酸化し、この酸化された表面を、シリコン酸化膜３９に変える（図１２参照）。なお、図１２（Ａ）は、図１２（Ｂ）に示すＶＩＩＩ−ＶＩＩＩ線に沿って切り取った断面の切り口を矢印方向から見た端面図であり、（Ｂ）は（Ａ）よりも縮小して示してある。このシリコン酸化膜３９は、素子領域層１７と、素子領域層１７に接して形成されるゲート電極とを電気的に絶縁するゲート絶縁膜として機能する。そのため、以下、このシリコン酸化膜３９をゲート絶縁膜３９とも称する。このゲート絶縁膜３９は、好ましくは７ｎｍの膜厚で形成するのが良い。
【００５６】
次いで、ゲート形成用開口部３５の内側を埋め込むとともに、埋め込み絶縁膜２５、及び各素子領域層１７の上側全面を覆って、ゲート電極材料層３７を形成する。ゲート電極材料層３７は、ポリシリコンを材料として、例えば周知のＣＶＤ法を用いて形成される。
【００５７】
ここで、ゲート電極材料層３７は、続く第５工程において、上述したゲート電極形成予定領域２９内に位置する領域部分が残存するように、その他の領域部分が除去されることによって、ゲート電極となる。従って、ゲート電極材料層３７は、ゲート電極形成予定領域２９内に位置する前駆ゲート電極領域部３７ａ、及びゲート電極形成予定領域２９の外側の領域上に位置する除去領域部３７ｂを含んでいる。そして、前駆ゲート電極領域部３７ａは、各素子領域層１７のゲート電極形成予定領域２９、すなわちチャネル形成予定領域３１の上側表面１７ａ、及び配列方向に対向する両側側面１７ｂを覆っている。
【００５８】
次に、第５工程では、ゲート電極材料層３７から、ゲート形成用開口部３５の内側を埋め込む領域部分、及びゲート形成用開口部３５間の各素子領域層１７の上側表面１７ａ上を延在する領域部分を残存させて、他の領域部分を除去する。これによって、残存した領域部分からゲート電極４１を形成して、図３に示すような構造体を得る。
【００５９】
ここで、ゲート電極材料層３７の残存させる領域部分、すなわちゲート形成用開口部３５の内側を埋め込む領域部分、及びゲート形成用開口部３５間の各素子領域層１７の上側表面１７ａ上を延在する領域部分は、上述したゲート電極形成予定領域２９の内側に存在する領域部分（以下、前駆ゲート電極領域部３７ａとも称する）である。また、ゲート電極材料層３７の除去する領域部分は、ゲート電極形成予定領域２９の外側に存在するゲート電極材料層３７の領域部分（以下、除去領域部３７ｂとも称する）である。
【００６０】
従って、この第５工程では、ゲート電極形成予定領域２９から、除去領域部３７ｂを除去することによって、残存した前駆ゲート電極領域部３７ａからゲート電極４１を形成する。
【００６１】
そこで、ゲート電極材料層３７から除去領域部３７ｂを除去するために、まず、前駆ゲート電極領域部３７ａの上側にマスク層４２を形成する（図１３参照）。なお、図１３は、マスク層４２の配置を示す概略図であり、マスク層４２を形成して得られた構造体を、マスク層４２の上側表面から見た平面図である。マスク層４２は、周知のホトリソ技術を用いて、レジストを塗布し、しかる後、露光してパターニングすることによって形成される。
【００６２】
そして、マスク層４２をマスクとして、周知のドライエッチングを用いることによって、マスク層４２から露出したゲート電極材料層３７の領域部分、すなわち除去領域部３７ｂを除去する。ここで、除去領域部３７ｂは、埋め込み絶縁膜２５の上側表面２５ａが露出するまで除去される。この除去によって、マスク層４２の下側に残存した前駆ゲート電極領域部３７ａから、ゲート電極４１が残存形成される。ここで、前駆ゲート電極領域部３７ａは、ゲート電極形成予定領域２９内に位置するため、上述のゲート形成用開口部３５を埋め込んでいる。また、前駆ゲート電極領域部３７ａは、ゲート形成用開口部３５間の各素子領域層１７の上側表面１７ａ上を延在して存在する。従って、残存形成されたゲート電極４１は、各素子領域層１７の各チャネル形成予定領域３１の上側表面１７ａ、及び配列方向に対向する両側側面１７ｂを覆っている。
【００６３】
しかる後、周知のエッチング技術を用いて、マスク層４２を除去し、図３に示すような構造体を得る。
【００６４】
次に、第６工程では、ゲート電極４１をマスクとして、各素子領域層１７に、第１導電型と逆の導電型を有する第２導電型不純物を導入することによって、第１及び第２主電極領域４５ａ及び４５ｂと、ゲート電極４１の下部であって、第１及び第２主電極領域４５ａ及び４５ｂ間にチャネル領域４３とを形成して、図４に示すような構造体を得る。なお、図４は、図３に示すＩＸ−ＩＸ線に沿って切り取った断面に相当する切り口を、矢印方向から見た端面図である。すなわち、下地１１上の、素子領域層１７が形成された領域について、配列方向に直交する方向に沿って切り取った端面図である。
【００６５】
まず、ゲート電極４１をマスクとして、周知のインプランテーション技術を用いて、各素子領域層１７に第２導電型の不純物を導入する。ここで、第２導電型の不純物は、上述した第１導電型の不純物と逆の導電型を有する不純物である。従って、形成するＭＯＳＦＥＴがｐ型の場合には、ｐ型の不純物、例えばＢ（ボロン）、Ｇａ（ガリウム）、Ｉｎ（インジウム）を第２導電型の不純物として用いる。また、形成するＭＯＳＦＥＴがｎ型の場合には、ｎ型の不純物、例えばＡｓ（砒素）、Ｐ（リン）等を第２導電型の不純物として用いる。
【００６６】
このとき、各素子領域層１７の各チャネル形成予定領域３１は、上側にゲート電極４１が形成されているため、第２導電型の不純物が導入されない非導入領域となる。従って、チャネル形成予定領域３１は、第２導電型の不純物が導入されずに、第１導電型の不純物領域として残存する。この残存したチャネル形成予定領域３１がチャネル領域４３となる。一方、このチャネル領域４３を挟むように、第２導電型の不純物が導入された各素子領域層１７の領域は、ソースまたはドレイン領域として機能する第１及び第２主電極領域４５ａ及び４５ｂとなる。
【００６７】
そして、各素子領域層１７にそれぞれ形成されたチャネル領域４３、第１及び第２主電極領域４５ａ及び４５ｂと、各素子領域層１７に跨って、配列方向に延在させて設けられた共通のゲート電極４１とから、各素子領域層１７において、それぞれＭＯＳＦＥＴが構成される。そして、これら各素子領域層１７に形成された各ＭＯＳＦＥＴは、共通のゲート電極４１によってバイアスが与えられる。
【００６８】
この第１の実施の形態による半導体装置の製造方法では、第２工程において、各素子領域層１７から露出した絶縁層１５の上側表面１５ａに埋め込み絶縁膜２５を形成する。この埋め込み絶縁膜２５は、上側表面２５ａが、各素子領域層１７の上側表面１７ａと同一面位置となるように形成される。更に、第３工程において、ゲート電極の形成予定領域２９内に位置する埋め込み絶縁膜２５の領域部分２５ｂを除去して、この除去された領域部分をゲート形成用開口部３５とする。
【００６９】
そして、埋め込み絶縁膜２５及び素子領域層１７の上側全面に形成されるゲート電極材料層３７のうち、ゲート電極形成予定領域２９内に存在する領域部分をゲート電極４１として残存させ、その他の領域部分を除去する。
【００７０】
従って、ゲート電極材料層３７を加工してゲート電極４１を形成する際に、除去するゲート電極材料層３７の領域部分、すなわち除去領域部分３７ｂは、同一面位置である各素子領域層１７及び埋め込み絶縁膜２５の上側表面１７ａ及び２５ａに存在する。そのため、第１の実施の形態による半導体装置の製造方法では、除去領域部分３７ｂは、底面が同一面位置に存在する。従って、上述した従来の製造方法、すなわち除去領域部が第１及び第２膜厚部１１５ａ及び１１５ｂを含む製造方法とは異なり、第１の実施の形態による半導体装置の製造方法では、除去領域部分３７ｂは、一定の膜厚を有している。そのため、第１の実施の形態による半導体装置の製造方法は、従来の製造方法と比して、ゲート電極材料層３７から除去領域部分３７ｂを除去することによって、ゲート電極４１を所望の形状に加工することが容易である。
【００７１】
〈第２の実施の形態〉
第２の実施の形態では、上述した第１の実施の形態による半導体装置の製造方法を用いて、素子領域層１７の上側表面１７ａ、及び配列方向に対向する両側側面１７ｂの、ゲート電極４１の周辺領域に電荷蓄積層を具えた半導体装置、すなわち半導体メモリの製造方法について説明する。
【００７２】
この第２の実施の形態による半導体装置の製造方法が、第１の実施の形態による半導体装置の製造方法と相違するのは、上述の第１工程及び第２工程の間に電荷蓄積層形成工程を含む点である。その他の構成要素及び作用効果は、第１の実施の形態と同様であるので、共通する構成要素については、同一の符号を付し、それらの重複する説明を省略する。
【００７３】
第２の実施の形態では、まず、上述の第１の実施の形態と同様の第１工程を行う。
【００７４】
次に、第１工程に続く電荷蓄積層形成工程では、まず、各素子領域層１７の上側表面１７ａ、及び配列方向に対向する側面１７ｂの表面をゲート絶縁膜３９に変える。しかる後、各素子領域層１７の上側表面１７ａを覆う第１電荷蓄積層４７、各素子領域層１７の配列方向に対向する両側側面１７ｂを覆う第２電荷蓄積層４９、及び各素子領域層１７から露出した、絶縁層１５の上側表面１５ａを覆う第３電荷蓄積層５１を含む連続した一体的な膜として電荷蓄積層５３を形成して、図１４に示すような構造体を得る。なお、図１４は、この電荷蓄積層形成工程によって得られた構造体の、配列方向に沿って切り取った断面の切り口を示す端面図である。
【００７５】
素子領域層１７上側表面１７ａ及び側面１７ｂの表面をゲート絶縁膜３９に変えるために、まず、第１工程において得られた構造体（図１（Ａ）参照）に対して、周知の熱酸化を行う。この熱酸化は、上述の第１の実施の形態の第４工程において行うのと同様に行われる。この熱酸化により、各素子領域層１７の上側表面１７ａ、及び配列方向に対向する両側側面１７ｂの表面部が酸化され、この酸化された表面部は、ゲート絶縁膜３９となる。
【００７６】
そして、ゲート絶縁膜３９を形成した後に、電荷蓄積層５３を形成する。
【００７７】
電荷蓄積層５３は、下部酸化膜５５、電荷蓄積窒化膜５７、及び上部酸化膜５９を、この順に重ねて設けることによって形成される。そして、電荷蓄積窒化膜５７の電荷保持機能を利用することによって、電荷蓄積層５３は、この第２の実施の形態において製造される半導体装置における、メモリ機能体として機能する。
【００７８】
そのために、まず、各素子領域層１７を含む下地１１の上側表面に、シリコン酸化膜を材料として下部酸化膜５５を形成する。この下部酸化膜５５は、緩衝膜として各素子領域層１７と、下部酸化膜５５の上側表面に形成される電荷蓄積窒化膜５７との応力差の緩和、及び電荷蓄積窒化膜５７の膜厚の調整という目的で形成される。そして、これらの目的を達成するために、下部酸化膜５５は、３〜２０ｎｍ程度の膜厚、好ましくは５ｎｍの膜厚で形成するのが良い。この下部酸化膜５５は、例えば、従来周知の熱酸化、ＣＶＤ法等によって形成される。
【００７９】
次に、下部酸化膜５５の上側表面に、シリコン窒化膜を材料として電荷蓄積窒化膜５７を形成する。この電荷蓄積窒化膜５７は、この実施の形態によって製造される半導体装置において、メモリ機能体として作用し、書き込み動作によって導入された電子を蓄積し、電荷を保持する。そして、これらの目的を達成するために、電荷蓄積窒化膜５７は、３〜１５ｎｍの膜厚、好ましくは５ｎｍの膜厚で形成するのが良い。この電荷蓄積窒化膜５７は、例えば、従来周知のＣＶＤ法等によって形成される。
【００８０】
次に、電荷蓄積窒化膜５７の上側表面に、シリコン酸化膜を材料として上部酸化膜５９を形成する。この上部酸化膜５９は、上部酸化膜５９の下側に存在する電荷蓄積窒化膜５７と、上部酸化膜５９の上側に形成される、例えばサイドウォール、フローティングゲート等の構成要素との緩衝膜として応力差の緩和、及び電荷蓄積窒化膜５７の膜厚の調整という目的で形成される。そして、これらの目的を達成するために、上部酸化膜５９は、３〜２０ｎｍ程度の膜厚、好ましくは５ｎｍの膜厚で形成するのが良い。この上部酸化膜５９は、例えば、従来周知のＣＶＤ法等によって形成される。
【００８１】
そして、これら下部酸化膜５５、電荷蓄積窒化膜５７、及び上部酸化膜５９を含めて、電荷蓄積層５３が構成される。
【００８２】
この、電荷蓄積層５３は、各素子領域層１７を含む下地１１の上側全面に、素子領域層１７の膜厚よりも小さい、均等な膜厚で一体的に形成される。そして、電荷蓄積層５３は、各素子領域層１７の上側表面１７ａを覆う第１電荷蓄積層４７、各素子領域層１７の配列方向に対向する両側側面１７ｂを覆う第２電荷蓄積層４９、及び各素子領域層１７から露出した、絶縁層１５の上側表面１５ａを覆う第３電荷蓄積層５１を含む。
【００８３】
ここで、電荷蓄積層５３は、素子領域層１７の膜厚よりも小さい、均等な膜厚で形成されるため、各素子領域層１７間を埋め込むことなく形成される。
【００８４】
次に、上述した第１の実施の形態と同様の第２工程を行う。
【００８５】
ここで、上述した第１の実施の形態の第２工程では、素子領域層１７の上側表面１７ａが露出するように領域部分２７ｂを平坦化処理して、各素子領域層１７から露出した絶縁層１５の上側表面１５ａに、複数の埋め込み絶縁膜２５を形成する工程について説明した（図１（Ｂ）参照）。しかし、この第２の実施の形態では、上述した電荷蓄積層形成工程によって、各素子領域層１７から露出した絶縁層１５の上側表面１５ａには、第３電荷蓄積層５１が形成されている。従って、この第２の実施の形態では、各素子領域層１７から露出した各絶縁層１５の上側表面１５ａを覆って形成されている、第３電荷蓄積層５１の上側表面５１ａに複数の埋め込み絶縁膜２５を形成する。
【００８６】
また、この第２の実施の形態では、上述した電荷蓄積層形成工程によって、各素子領域層１７の上側表面１７ａには、第１電荷蓄積層４７が形成されている。従って、この第２の実施の形態では、埋め込み絶縁膜２５を形成する際に、領域部分２７ｂを第１電荷蓄積層４７の上側表面４７ａが露出するように平坦化処理する。そして、この領域部分２７ｂの除去によって残存した埋め込み絶縁膜材料層２７の残部、すなわち領域部分２７ｃの上側表面２７ｄと、露出した第１電荷蓄積層４７の上側表面４７ａとは、同一面位置となる。
【００８７】
次に、上述した第１の実施の形態と同様の第３工程を行う。
【００８８】
ここで、上述した第１の実施の形態の第３工程では、ゲート電極形成予定領域２９内に位置する各素子領域層１７の上側表面１７ａ、及び配列方向に対向する両側側面１７ｂを露出させるために、このゲート電極形成予定領域２９内に位置する埋め込み絶縁膜２５の領域部分２５ｂを除去する工程について説明した（図１（Ｃ）及び（Ｄ）参照）。
【００８９】
しかし、既に説明したように、この第２の実施の形態では、各素子領域層１７の上側表面１７ａには第１電荷蓄積層４７が、また、配列方向に対向する両側側面１７ｂには第２電荷蓄積層４９が形成されている。そこで、ゲート電極形成予定領域２９内において、これら上側表面１７ａ及び両側側面１７ｂを露出させるために、この第２の実施の形態では、ゲート電極形成予定領域２９内に位置する埋め込み絶縁膜２５の領域部分２５ｂ、及び電荷蓄積層５３の領域部分５３ａを除去する。
【００９０】
そのために、まず、第１の実施の形態の第３工程と同様の配置パターンで、マスク層３３を形成する（図１５参照）。なお、図１５は、この第２の実施の形態の第３工程において、マスク層３３の配置を示す概略図であり、マスク層３３を形成して得られた構造体を、マスク層３３の上側表面から見た平面図である。そして、マスク層３３をマスクとして、周知のドライエッチングを用いることによって、ゲート電極形成予定領域２９内に位置する埋め込み絶縁膜２５の領域部分２５ｂ、及び電荷蓄積層５３の領域部分５３ａを、これら領域部分のそれぞれの露出面２５ｃ及び５３ｂから除去する。
【００９１】
ここで、この除去では、第１の実施の形態と同様に、ゲート電極形成予定領域２９内に位置する素子領域層１７を残存させるために、埋め込み絶縁膜２５及び電荷蓄積層５３のみを選択的に除去することが可能なエッチャントを用いて、埋め込み絶縁膜２５と、電荷蓄積層５３を構成する上部酸化膜５９、電荷蓄積窒化膜５７、及び下部酸化膜５５とに対して、それぞれエッチングを行う。
【００９２】
例えば、埋め込み絶縁膜２５の材料としてシリコン酸化膜を用いた場合には、まずＣ４Ｆ８、Ａｒ、及びＯ２の混合ガスをエッチャントとして用いて、ドライエッチングを行う。このドライエッチングによって、埋め込み絶縁膜２５の領域部分２５ｂが除去される。また、このドライエッチングでは、電荷蓄積層５３の最上層であり、埋め込み絶縁膜２５と同様にシリコン酸化膜によって構成されている上部酸化膜５９についても、領域部分５３ａにおいて同時に除去される。この結果、マスク層３３から露出した領域、すなわちゲート電極形成予定領域２９では、上部酸化膜５９の下側に存在する電荷蓄積窒化膜５７の上側表面が露出する。
【００９３】
次に、埋め込み絶縁膜２５及び上部酸化膜５９を除去することによって露出した電荷蓄積窒化膜５７を除去する。既に説明したように、電荷蓄積窒化膜５７は、シリコン窒化膜によって構成されている。そこで、シリコン窒化膜のみを選択的に除去するために、ＣＨＦ３（三フッ化メタン）及びＣＯ（一酸化炭素）の混合ガスをエッチャントとして、ドライエッチングを行う。このドライエッチングは、電荷蓄積層５３の領域部分５３ａにおける電荷蓄積窒化膜５７を、電荷蓄積窒化膜５７の下側に存在する下部酸化膜５５が露出するまで行われる。この結果、マスク層３３から露出したゲート電極形成予定領域２９では、下部酸化膜５５の上側表面が露出する。
【００９４】
次に、マスク層３３から露出した、領域部分５３ａにおける下部酸化膜５５を除去する。既に説明したように、下部酸化膜５５は、シリコン酸化膜によって構成されている。そこで、Ｃ４Ｆ８、Ａｒ、及びＯ２の混合ガスをエッチャントとして用いて、ドライエッチングを行う。このドライエッチングによって、領域部分５３ａにおける下部酸化膜５５のみが選択的に除去され、ゲート電極形成予定領域２９において、各素子領域層１７の上側表面１７ａ、各素子領域層１７の配列方向に対向する両側側面１７ｂ、及び各素子領域層１７から露出した絶縁層１５の上側表面１５ａが、露出する。
【００９５】
そして、第１の実施の形態と同様に、埋め込み絶縁膜２５の領域部分２５ｂが除去された領域に、ゲート形成用開口部３５が開口される。
【００９６】
しかる後、周知のエッチング技術を用いて、マスク層３３を除去する。
【００９７】
次に、上述した第１の実施の形態と同様の第４工程を行う。
【００９８】
すなわち、ゲート形成用開口部３５の内側を埋め込むとともに、埋め込み絶縁膜２５、各素子領域層１７、及び電荷蓄積層５３の上側全面を覆うゲート電極材料層３７を形成する。
【００９９】
次に、上述した第１の実施の形態と同様の第５工程を行うことによって、ゲート電極４１を形成する。
【０１００】
次に、上述した第１の実施の形態と同様の第６工程を行うことによって、各素子領域層１７にそれぞれＭＯＳＦＥＴを形成して、図１６及び図１７に示す構造体を得る。なお、図１７は、図１６に示すＸ−Ｘ線に沿って切り取った断面の切り口を、矢印方向から見た端面図である。すなわち、下地１１上の、素子領域層１７が形成された領域について、配列方向に直交する方向に沿って切り取った端面図である。
【０１０１】
この第２の実施の形態による半導体装置の製造方法では、第１工程及び第２工程の間に行う電荷蓄積層形成工程によって、各素子領域層１７を一体的に覆う電荷蓄積層５３を形成する。また、第２の実施の形態による半導体装置の製造方法では、第１の実施の形態と同様に、埋め込み絶縁膜２５を形成する。そして、第３工程において、ゲート電極４１のゲート電極形成予定領域２９内に位置する埋め込み絶縁膜２５の領域部分２５ｂ、及び電荷蓄積層５３の領域部分５３ａを除去して、ゲート形成用開口部３５を形成する。
【０１０２】
そして、埋め込み絶縁膜２５及び素子領域層１７の上側全面に形成されるゲート電極材料層３７のうち、ゲート電極形成予定領域２９内に存在する領域部分をゲート電極４１として残存させ、その他の領域部分を除去する。
【０１０３】
この結果、第２の実施の形態によって製造された半導体装置は、ＭＯＳＦＥＴが作り込まれた各素子領域層１７の、ゲート電極４１の配列方向に沿った両側側部領域の、上側表面１７ａ、及び配列方向に対向する両側側面１７ｂに電荷蓄積層５３が設けられた構造となる。この電荷蓄積層５３は、電荷保持機能を有し、半導体装置のメモリ機能体として機能する。そのため、この第２の実施の形態によって製造された半導体装置は、ＭＯＳＦＥＴ毎に２ビットのメモリ機能体、すなわち、ゲート電極４１の配列方向に沿った両側側部領域に、それぞれ設けられた電荷蓄積層５３を具えた、いわゆる１セル２ビット機能を有する半導体メモリを構成する。
【０１０４】
また、第２の実施の形態では、第１の実施の形態と同様に、埋め込み絶縁膜２５を形成する。そのため、第２の実施の形態による半導体装置の製造方法では、第１の実施の形態と同様に、ゲート電極４１を所望の形状に加工することが容易である。
【０１０５】
従って、第２の実施の形態による半導体装置の製造方法によれば、電荷蓄積層５３を具えた半導体メモリを製造する際において、容易にゲート電極４１を所望の形状に加工することができる。
【図面の簡単な説明】
【０１０６】
【図１】（Ａ）〜（Ｄ）は、この発明の第１の実施の形態を説明する工程図である。
【図２】（Ａ）及び（Ｂ）は、この発明の第１の実施の形態を説明する工程図であり、それぞれ図１（Ｃ）及び（Ｄ）に続く工程図である。
【図３】この発明の第１の実施の形態を説明する工程図であり、図２（Ａ）及び（Ｂ）に続く工程図である。
【図４】この発明の第１の実施の形態を説明する工程図であり、図３に示すＩＸ−ＩＸ線に沿って切り取った断面に相当する切り口を、矢印方向から見た端面図である。
【図５】この発明の第１の実施の形態の第１工程において用意する、下地を説明する平面図である。
【図６】（Ａ）及び（Ｂ）は、下地の形成方法を説明するための工程図である。なお、（Ａ）は、（Ｂ）に示すＩＩ−ＩＩ線に沿って切り取った断面の切り口を矢印方向から見た端面図である。
【図７】この発明の第１の実施の形態の第２工程によって得られた構造体を説明する平面図である。
【図８】この発明の第１の実施の形態の第２工程における、埋め込み絶縁膜２５の形成工程を説明するための工程図であり、図７に示すＩＩＩ−ＩＩＩ線に沿って切り取った断面に相当する切り口を示す端面図である。
【図９】この発明の第１の実施の形態の第３工程によって得られた構造体を説明する平面図である。
【図１０】この発明の第１の実施の形態の第３工程における、マスク層の配置を示す概略図であり、マスク層を形成して得られた構造体を、マスク層の上側表面から見た平面図である。
【図１１】この発明の第１の実施の形態の第４工程によって得られた構造体を説明する平面図である。
【図１２】この発明の第１の実施の形態の第４工程における、ゲート絶縁膜の形成工程を説明するための工程図である。なお、（Ａ）は、（Ｂ）に示すＶＩＩＩ−ＶＩＩＩ線に沿って切り取った断面の切り口を矢印方向から見た端面図である。
【図１３】この発明の第１の実施の形態の第５工程における、マスク層の配置を示す概略図であり、マスク層を形成して得られた構造体を、マスク層の上側表面から見た平面図である。
【図１４】この発明の第２の実施の形態の電荷蓄積層形成工程によって得られた構造体の、配列方向に沿って切り取った断面の切り口を示す端面図である。
【図１５】この発明の第２の実施の形態の第３工程における、マスク層の配置を示す概略図であり、マスク層を形成して得られた構造体を、マスク層の上側表面から見た平面図である。
【図１６】この発明の第２の実施の形態によって得られた構造体を説明する、概略図である。
【図１７】図１６に示すＸ−Ｘ線に沿って切り取った断面の切り口を、矢印方向から見た端面図である。
【図１８】従来技術によるフィン型ＭＯＳＦＥＴの構造を示す概略図である。
【図１９】図１８に示すゲート電極の、従来技術による形成工程を説明するための概略図である。
【符号の説明】
【０１０７】
１１、１０５：下地
１３、１０１：支持基板
１５、１０３：絶縁層
１７：素子領域層
１９：ＳＯＩ基板
２１：ＳＯＩ層
２３、３３、４２：マスク層
２５：埋め込み絶縁膜
２７：埋め込み絶縁膜材料層
２９：ゲート電極形成予定領域
３１：チャネル形成予定領域
３５：ゲート形成用開口部
３７、１１５：ゲート電極材料層
３９：ゲート絶縁膜
４１、１１３：ゲート電極
４３、１０９：チャネル領域
４５ａ及び４５ｂ、１１１ａ及び１１１ｂ：第１及び第２主電極領域
４７：第１電荷蓄積層
４９：第２電荷蓄積層
５１：第３電荷蓄積層
５３：電荷蓄積層
５５：下部酸化膜
５７：電荷蓄積窒化膜
５９：上部酸化膜
１０７：フィン部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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