(57)【要約】【課題】  縦型ＭＯＳトランジスタやＩＧＢＴ等、半導体基板の縦方向に大電流を流す半導体装置では、オン抵抗を小さくするために、薄膜化を行う必要があった。この場合、熱処理を伴っても半導体基板が反らない範囲までしか薄膜化ができず、オン抵抗の減少に限界があった。【解決手段】  本発明では、半導体基板１の裏面側にトレンチ孔等の開口部１１が形成される。そして、この開口部１１の底部と電気的に接続されるようにドレイン電極１２が形成される。この場合、電流経路は、開口部１１の深さに応じて短くなるため、容易に低オン抵抗が実現される。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板の縦方向に電流を流す半導体装置であって、
前記半導体基板の表面側に形成されたＭＯＳ構造と、
前記半導体基板の裏面側に形成された開口部と、
前記開口部の底部と電気的に接続された裏面電極と、を備えることを特徴とする半導体装置。
【請求項２】
前記半導体基板は第１導電型であり、
前記ＭＯＳ構造は、前記半導体基板の表面側に形成された第２導電型のチャネル層と、複数のゲート絶縁膜およびゲート電極と、前記ゲート絶縁膜に隣接するように形成された第１導電型のソース層と、前記ソース層と電気的に接続されるように形成されたソース電極と、を備え、
前記底部はドレインとして機能し、前記裏面電極はドレイン電極であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板は第１導電型であり、
前記ＭＯＳ構造は、前記半導体基板の表面側に形成された第２導電型のベース領域と、複数のゲート絶縁膜およびゲート電極と、前記ゲート絶縁膜に隣接するように形成された第１導電型のエミッタ領域と、前記エミッタ領域と電気的に接続されるように形成されたエミッタ電極と、を備え、
前記底部には第２導電型のコレクタ領域が形成されており、前記裏面電極はコレクタ電極であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記開口部の周辺は、前記半導体基板の機械的強度を保つ機能を有することを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
前記ゲート電極は、トレンチ型であることを特徴とする請求項２または請求項３に記載の半導体装置。
【請求項６】
前記開口部は、前記ソース層の位置に対応して形成されていることを特徴とする請求項２に記載の半導体装置。
【請求項７】
前記開口部は、前記エミッタ領域の位置に対応して形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項８】
前記開口部は、前記半導体基板の外周を除く全ての部分に形成されていることを特徴とする請求項４に記載の半導体装置。
【請求項９】
前記開口部は、前記底部を除く部分において絶縁膜が覆われていることを特徴とする請求項１乃至請求項８のいずれかに記載の半導体装置。
【請求項１０】
前記開口部の周辺は、ＦＷＤの電流経路が形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項１１】
前記半導体基板の表面には、前記裏面電極から電流を導出するための端子が形成されており、
前記開口部は、前記ＭＯＳ構造の下部に形成された第１の開口部と、前記端子の下部に形成された第２の開口部と、からなり、
前記第２の開口部は、前記第１の開口部よりも深く形成されていることを特徴とする請求項１乃至請求項１０のいずれかに記載の半導体装置。
【請求項１２】
前記第２の開口部は、前記第１の開口部よりも径が大きいことを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第２の開口部は、前記端子にまで到達することを特徴とする請求項１１または請求項１２に記載の半導体装置。
【請求項１４】
第１導電型の半導体基板の表面側にＭＯＳ構造を形成する工程と、
前記半導体基板の裏面側にフォトレジストパターンを形成する工程と、
前記フォトレジストパターンをマスクにエッチングして開口部を形成する工程と、
前記開口部の底部と電気的に接続されるように裏面電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項１５】
前記開口部の底部に第２導電型の不純物を注入してコレクタ領域を形成する工程を有することを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記裏面電極は、ポリシリコンにより形成されていることを特徴とする請求項１４または請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記開口部は、前記半導体基板の周辺を除く部分に形成されていることを特徴とする請求項１４乃至請求項１６のいずれかに記載の半導体装置の製造方法。
【請求項１８】
前記半導体基板の表面には、前記裏面電極から電流を導出するための端子が形成されており、
前記フォトレジストパターンは、前記ＭＯＳ構造の下部に対応する位置よりも、前記端子の下部に対応する位置では、広く開口されていることを特徴とする請求項１４乃至請求項１７のいずれかに記載の半導体装置の製造方法。
【請求項１９】
前記開口部は、前記端子に到達するように形成されることを特徴とする請求項１８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、半導体基板の縦方向に大電流を流す半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
縦型ＭＯＳＦＥＴは、同一表面上にソース電極，ドレイン電極が配列される横型ＭＯＳＦＥＴに比べて、電流の取出し面積が広くとれるため、大電流素子として最適である。
【０００３】
図２７は、従来技術に係る縦型ＭＯＳトランジスタの一例の断面図である。
【０００４】
Ｎ＋型の半導体基板２０１上にＮ−型のエピタキシャル層２０２が形成され、エピタキシャル層２０２の表層に、Ｐ型のチャネル層２０３が形成されている。また、チャネル層２０３の表層からエピタキシャル層２０２の所定深さ位置まで達するトレンチ溝２０４が形成されており、トレンチ溝２０４内に絶縁層２０５を介してポリシリコン膜から成るゲート電極２０６が形成されている。更に、エピタキシャル層２０２の表層で、かつトレンチ溝２０４の両側壁部において、絶縁層２０５に隣接するＮ＋型のソース層２０７が形成されている。また、隣り合うソース層２０７間にまたがるようにＰ＋型のボディ層２０８が形成されている。そして、ソース層２０７を被覆するように、半導体基板２０１（エピタキシャル層２０２）上に、例えばアルミ合金から成るソース電極２０９が構成されている。そして、ゲート電極２０６上に、ソース電極２０７との絶縁分離をする素子分離膜２１０が形成されている。
【０００５】
一方、半導体基板２０１の裏面側に、真空蒸着法によりドレイン電極２１２Ｂが形成されて成る半導体装置が構成されている。
【０００６】
斯かる構成において、ゲート電極２０６に所定の電圧が印加されると、ゲート電極２０６に沿って、チャネル層２０３の部分にチャネルが形成され、ソース電極２０７に対してドレイン電極２１２Ｂに電圧をかけると、電流がドレイン電極２１２Ｂから半導体基板２０１およびエピタキシャル層２０２を通り、チャネル層２０３を経てソース層２０７、ソース電極２０９へと流れる。
【０００７】
また、絶縁ゲートバイポーラトランジスタは、ＩＧＢＴとも呼ばれ、基本セルがバイポーラトランジスタとＭＯＳＦＥＴとが複合化されたものであり、前者の低オン電圧特性と後者の電圧駆動特性とを兼備した半導体装置である。
【０００８】
図２８は、従来技術に係るＮＰＴ型のＩＧＢＴの一例を示す。
【０００９】
Ｎ−型の半導体基板３０１の表面側には、ＭＯＳ構造が形成されている。すなわちＮ−型のドリフト領域３０２の主表面に、Ｐ型のベース領域３０３が選択的に形成されている。また、ベース領域１０３の主表面には、Ｎ＋型のエミッタ領域３０４が選択的に形成されている。そして、少なくともエミッタ領域３０４とドリフト領域３０２とに挟まれた箇所におけるベース領域３０３の表面上を覆うように、ゲート酸化膜３０５を介してゲート電極３０６が形成されている。さらに、ゲート電極３０６は絶縁膜３０７に囲まれており、絶縁膜３０７を覆い、且つエミッタ領域３０４に接続するようにエミッタ電極３０８が形成されている。
【００１０】
一方、半導体基板３０１の裏面側には、コレクタ電極３１１が形成されており、コレクタ電極３１１に接続されるように、Ｐ＋型のコレクタ領域３１０が形成されている。
【００１１】
以上の構成において、例えば、６００Ｖ耐圧のＮＰＴ型のＩＧＢＴでは、ドリフト領域３０２が９０μｍ、コレクタ領域３１０が１μｍ程度で形成される。
【００１２】
斯かる構成において、コレクタ電極３１０に正電圧が印加された状態で、ゲート電極３０６に正電圧が印加されると、ゲート電極下３０６に対応するベース領域３０３にチャネルが形成される。このため、電子が、このチャネルを経由して、ドリフト領域３０２に供給される。そして、この電子が、ドリフト領域３０２を経てコレクタ領域３１０に到達すると、コレクタ領域３１０からドリフト領域３０２にホールが供給されるため、低オン抵抗が実現される。
【００１３】
一方、電圧印加がオフされると、ＮＰＴ型ＩＧＢＴでは、ドリフト領域３０２中に注入される正孔量が少ないため、少数キャリアの蓄積効果が小さく、ドリフト領域３０２に蓄積された正孔は、コレクタ電極３１０を介して速やかに排出される。このため、この半導体装置は、ターンオフ時間が短く、高速スイッチング素子等に用いられている。
【００１４】
関連した技術文献としては、例えば以下の特許文献が挙げられる。
【特許文献１】特開２００４−１４０１０１号公報
【特許文献２】特開２００５−１２９６５２号公報
【特許文献３】特開２００１−１１９０２３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
これまで、これらの半導体装置では、セル密度を上げてオン抵抗を下げていたが、セル密度の微細化は限界に達しつつある。
【００１６】
このため、半導体基板には薄膜化が要求されてきた。つまり、これらの半導体装置における電流経路において、もっとも抵抗成分が大きいのは半導体基板であり、この成分を下げる手段として、半導体基板の薄膜化が選択されてきた。
【００１７】
ところが、半導体基板の薄膜化には、技術的な課題もあり困難が伴う。以下、ＮＰＴ型ＩＧＢＴを例に説明するが、かかる課題は、縦型ＭＯＳトランジスタにも同様にあてはまる。
【００１８】
ＮＰＴ型ＩＢＧＴにおいては、オン抵抗の最適化に加えて、耐圧も考慮されて、ドリフト領域３０２の膜厚が設計される。例えば、ドリフト領域３０２の膜厚は、６００Ｖ耐圧に対しては、約９０μｍに設計され、１２００Ｖ耐圧に対しては、約１３０μｍに設計される。そして、ドリフト領域３０２は、半導体基板３０１の裏面側が研磨されて膜厚が調整されていた。
【００１９】
以下、図２９乃至図３２を参照して、従来技術に係るＮＰＴ型ＩＢＧＴの製造工程を説明して、この問題点を具体的に示す。
【００２０】
まず、図２９に示すように、Ｎ−型の半導体基板３０１を用意して、その表面側の表面を熱酸化して酸化膜３０５ａを形成する。そして、酸化膜３０５ａ上に、ポリシリコン等、ゲート電極材３０６ａを堆積する。
【００２１】
次に、図３０に示すように、酸化膜３０５ａ及びゲート電極材３０６ａに対して、フォトリソグラフィ技術、及びエッチング技術を行い、ゲート酸化膜３０５及びゲート電極３０６を形成する。その後、ゲート電極３０６をマスクにして、ボロン等、Ｐ型不純物をイオン注入して、Ｐ型のベース領域３０３を形成する。さらに、ベース領域３０３上の所定の位置に選択的に開口部を有するフォトレジストパターンを形成した後に、リン等、Ｎ型不純物を高濃度でイオン注入して、Ｎ＋型のエミッタ領域３０４を形成する。
【００２２】
次に、図３１に示すように、半導体基板３０１の表面側を覆うように絶縁膜を形成した後、フォトリソグラフィ技術及びエッチング技術を行い、エミッタ領域３０４上に対応する部分に開口部を有した絶縁膜３０７を形成する。さらに、絶縁膜３０７を覆うようにＡｌ等を埋め込み、エミッタ領域３０４に接続されたエミッタ電極３０８を形成する。
【００２３】
次に、図３２に示す如く、半導体基板３０１を裏面側から研磨して、例えば、６００Ｖ耐圧に対応するように、約９０μｍのドリフト領域３０２を形成する。
【００２４】
次に、上述の図２８のように、膜厚が薄くなり、強度が弱くなった状態で、半導体基板１０１の裏面側からボロン等、Ｐ型不純物をイオン注入して、さらに熱処理を施すことによりＰ＋型のコレクタ領域３１０を形成する。その後、半導体基板３０１の裏面側に、Ａｌ等を蒸着して、コレクタ領域３１０に接続されたコレクタ電極３１１を形成する。
【００２５】
このとき、半導体基板３０１は、薄膜化されているため機械的強度が弱くなっており、半導体基板の裏面を加工する際に熱処理が伴うと、半導体基板３０１が容易に反ってしまう。
【００２６】
この点、従来技術においては、上記問題を解決すべく、半導体基板３０１の表面側に支持基板等を付着させて強度を保ちながら、裏面側の研磨を行い、さらに、支持基板を付着させたまま、半導体基板の裏面を加工していた。
【００２７】
しかしながら、上記の方法を採択すると、支持基板自体も必要とすると共に、支持基板の貼付及び、剥離プロセス等が必要となり、コストの上昇につながっていた。また、完成後においても、半導体基板１の強度が弱いため、コレクタ電極と半導体基板との熱膨張係数の差に基づき、半導体基板が容易に反ってしまう。
【課題を解決するための手段】
【００２８】
以上に鑑み、本発明に係る半導体装置は、半導体基板の縦方向に電流を流す半導体装置であって、前記半導体基板の表面側に形成されたＭＯＳ構造と、前記半導体基板の裏面側に形成された開口部と、前記開口部の底部と電気的に接続された裏面電極と、を備えることを特徴とする。
【００２９】
また、本発明に係る半導体装置の製造方法は、第１導電型の半導体基板の表面側にＭＯＳ構造を形成する工程と、前記半導体基板の裏面側にフォトレジストパターンを形成する工程と、前記フォトレジストパターンをマスクにエッチングして開口部を形成する工程と、前記開口部の底部と電気的に接続されるように裏面電極を形成する工程と、を有することを特徴とする。
【発明の効果】
【００３０】
本発明では、半導体基板の実質的な厚さは開口部の深さに応じて薄くなり、半導体基板の反りが抑制される。
【００３１】
また、ＩＧＢＴにおいては、コレクタ領域は、開口部に沿って全体的に形成されるのではなく、開口部の底部にのみ形成される。このため、コレクタ領域からドリフト領域に供給されるホールの量を設計どおりに制限でき、ターンオフ時間の調整が容易となる。さらには、ＩＧＢＴには、ＦＷＤが内蔵される。
【発明を実施するための最良の形態】
【００３２】
以下、本発明に係る半導体装置及びその製造方法について、図面を参照しながら詳細に説明する。
【００３３】
はじめに、図１乃至図１５を参照して、本発明を縦型ＭＯＳトランジスタに適用した場合について具体的に説明する。
【００３４】
図１は、本発明に係る縦型ＭＯＳトランジスタを示し、図１（ａ）は平面図、図１（ｂ）はそのＸ−Ｘ線に沿った断面図である。
【００３５】
Ｎ型の半導体基板１上にＮ−型のエピタキシャル層２が形成され、その主表面にＰ型のチャネル層３が形成されている。
【００３６】
また、トレンチ溝４がチャネル層３の表層からエピタキシャル層２に到達するように形成されている。そして、トレンチ溝４内に絶縁層５で取り囲まれたポリシリコン膜から成る導電層が埋設され、ゲート電極６が構成される。
【００３７】
さらに、エピタキシャル層２の表層には、トレンチ溝４に隣接するようにＮ＋型のソース層７が形成され、隣接するソース層７間にまたがるようにＰ＋型のボディ層８が形成されている。そして、各ソース層７と電気的に接続されるように、例えばＡｌからなるソース電極９が構成されている。
【００３８】
一方、半導体基板の裏面には、開口部１１が形成され、開口部１１には、例えばＡｌ等からなるドレイン電極１２が形成される。
【００３９】
本実施形態では、半導体基板における電流経路の一部が、開口部１１におけるドレイン電極１２に置き換えられている。このため、本発明では、半導体基板１を薄膜化することなく、実質的に同等の低抵化が実現される。
【００４０】
つづいて、本発明に係る縦型ＭＯＳトランジスタの製造方法について説明する。
【００４１】
まず、図２に示すように、例えば２００μｍの半導体基板１の表面に、Ｎ−型のエピタキシャル層２を、例えば１０μｍ成長させる。
【００４２】
次に、図３に示すように、エピタキシャル層２に、Ｂ（ボロン）、ＢＦ２（ニフッ化ボロン）等をイオン注入し熱処理を行って、エピタキシャル層２の主表面にＰ型のチャネル層３を例えば、１．５μｍの厚さで形成する。なお、この熱処理により、酸化膜１３がチャネル層３の表面に形成される。
【００４３】
次に、図４に示すように、酸化膜１３上にＣＶＤにより窒化膜や酸化膜等の複合膜１３Ａをフォトリソグラフィ技術によりパターニングする。そして、複合膜１３Ａをマスクにエッチングを行い、例えば開口径０．４μｍのトレンチ４をエピタキシャル層２に到達するように形成する。
【００４４】
次に、図５に示すように、複合膜１３Ａをエッチングにより除去した後、熱処理等を行い、トレンチ４の開口部コーナー及び底部コーナーを丸める。
【００４５】
次に、図６に示すように、熱酸化によりトレンチ４に酸化膜５を形成し、さらにＣＶＤによりポリシリコン層１４を堆積する。
【００４６】
次に、図７に示すように、ポリシリコン層１４をエッチバックしてゲート電極６を形成する。このとき、好ましくは、前記ゲート電極６の上端がチャネル層３の表面よりも、数μｍ下がった位置となるまで行う。
【００４７】
次に、図８に示すように、ゲート電極６上及び酸化膜５上にＣＶＤにより酸化膜を堆積し、チャネル層３の表面が露出するまでエッチバックする。これにより、ゲート電極６の上面側が、酸化膜５と一体的に覆われた状態となる。
【００４８】
次に、図９に示すように、レジスト膜１５を形成した後、チャネル層３にＢ（ボロン）、ＢＦ２（ニフッ化ボロン）等のイオンを注入し、酸素雰囲気或いは窒素雰囲気での熱処理を行うことにより、Ｐ＋型のボディ層８を形成する。
【００４９】
次に、図１０に示すように、レジスト膜１６を形成した後、チャネル層３の上層部に対し、Ａｓ（ヒ素）等のイオンを注入し熱処理を行って、Ｎ＋型のソース層７を形成する。
【００５０】
次に、図１１に示すように、ＢＰＳＧ等の絶縁膜を基板全面に被着し、ソース層７及びボディ層８を露出するように絶縁膜をパターニングして、素子分離膜１０を形成する。
【００５１】
次に、図１２に示すように、スパッタリング又は蒸着法によって、アルミ等の金属材料を半導体基板１の表面に被着し、ホトエッチング、アロイすることで、ソース電極９を形成する。
【００５２】
次に、図１３に示すように、半導体基板１の裏面にレジスト膜１７を形成した後、レジスト膜１７をマスクに半導体基板１をエッチングして、例えば２５μｍ〜３０μｍの開口径を有する穴もしくは溝から成る開口部１１を形成する。なお、好ましくは、開口部１１は、ソース層７の下部に対応する位置に形成されるとよい。
【００５３】
次に、図１４に示すように、半導体基板の裏面にバリア層（不図示）及びシード層（不図示）を形成した後、例えばＣｕ層から成るドレイン電極１２を形成する。なお、図１５に示すように、ドレイン電極１２Ａは、開口部１１を埋め込まず、開口部１１に沿って薄く形成されてもよい。
【００５４】
以上、本発明では、オン抵抗は、開口部１１を形成することで低減されているため、熱処理を伴う工程を経ても半導体基板１の反りが抑制される。
【００５５】
つづいて、図１６乃至図２５を参照して、本発明をＮＰＴ型のＩＧＢＴに適用した場合について具体的に説明する。
【００５６】
図１６は、本発明に係る縦型ＭＯＳトランジスタの断面図を示す。
【００５７】
Ｎ−型の半導体基板１０１の表面側には、ＭＯＳ構造が形成されている。すなわち、Ｎ−型のドリフト領域１０２の主表面には、Ｐ型のベース領域１０３が選択的に形成されている。さらに、ベース領域１０３の主表面には、Ｎ＋型のエミッタ領域１０４が選択的に形成されている。尚、表面側の構造だけに着目すると、エミッタ領域１０４は、ＭＯＳトランジスタにおけるソース・ドレインと同等の機能を担う。そして、少なくともエミッタ領域１０４とドリフト領域１０２とに挟まれた箇所に対応するベース領域１０３の表面を全て覆うように、ゲート酸化膜１０５を介してゲート電極１０６が形成されている。尚、ゲート電極１０６は、例えば、ポリシリコン、ポリサイド等が電極材料として用いられている。さらに、ゲート電極１０６は、絶縁膜１０７に囲まれている。ここで、絶縁膜１０７は、ゲート電極１０６を覆い、且つエミッタ領域１０４上に開口部を備えていれば、他のどの様な形状であっても適用可能である。そして、絶縁膜１０７を覆い、且つエミッタ領域１０４に接続するようにエミッタ電極１０８が形成されている。尚、エミッタ電極１０８は、例えば、Ａｌ、Ｃｕ等から形成される。
【００５８】
一方、半導体基板１０１の裏面側には、開口部１０９が形成されている。ここで、後述するように、開口部１０９の深さは、実質的なドリフト領域１０２の深さを決定するものである。具体的には、ＮＰＴ型のＩＧＢＴにおいて、低耐圧型にする場合には、ドリフト領域１０２の実質的な深さを浅くする必要があるため、開口部１０９を深くする必要がある。例えば、半導体基板１０１の膜厚が１５０μｍとすると、６００Ｖ耐圧のＮＰＴ型ＩＧＢＴでは、開口部１０９は、６０μｍ程度の深さとなるように形成される。
【００５９】
さらに、開口部１０９の底部には、Ｐ＋型のコレクタ領域１１０が形成されている。ここで、コレクタ領域１１０は、半導体装置がオン状態のときには、ドリフト領域１０２にホールを供給するものであるため、所望のオン抵抗に応じて不純物濃度が設定される。具体的には、コレクタ領域１１０の濃度が大きく設定されると、多くのホールが、ドリフト領域１０２内に供給されるようになるため、オン抵抗が小さくなる。但し、コレクタ領域１１０の濃度が過剰に大きく設定されると、オフされたときに、コレクタ領域１１０に蓄積された電子が、コレクタ電極１１０から速やかに排出されるまでの時間が増してしまう。すなわち、この場合には、ターンオフ時間が増大してしまうため、スイッチング等に不向きな特性になる。
【００６０】
ところで、本発明に係る半導体装置では、コレクタ領域１１０は、開口部１０９の底部にのみ形成されている。このため、ＩＧＢＴにＦＷＤを内蔵することができ、モータドライバ等のインバータにおいて、工数、部品点数が削減される。具体的に説明すると、ゲート電極１０６がオンからオフに移行するとき、すなわち、エミッタ電極１０８とコレクタ電極１１１との間にコレクタ電圧が印加された状態で、エミッタ電極１０８とゲート電極１０６との間に０Ｖ又は閾値を下回るゲート電圧しか印加しないようにするとき、チャネル領域がｐ型に戻り、エミッタ電極１０８からドリフト層１０２へ電子が注入されなくなる。このため、コレクタ層１１０からドリフト層１０２にホールが注入されずドリフト領域が高抵抗となるため、コレクタ電流が流れなくなる。そして、かかる状態において、エミッタ電極１０８とコレクタ電極１１１との間に、例えば外部に接続されたモータ負荷により電圧が印加されると、エミッタ電極１０８、ベース領域１０３、ドリフト層１０２、開口部１０９の周辺、およびコレクタ電極１１１を経由して順方向電流が流れる。すなわち、エミッタ電極１０８からコレクタ電極１１１へと流れる電流経路において、コレクタ領域１１０を介さない電流経路が備わっており、この電流経路がＦＷＤとして機能する。
【００６１】
そして、開口部１０９には、コレクタ領域１１０と電気的に接続されるように、コレクタ電極１１１が埋め込まれている。コレクタ電極１１１の電極材料として、例えば、Ｃｕ、Ａｌ、ポリシリコン等が用いられる。なお、図１７に示すように、コレクタ電極１１１は、絶縁膜１１３を介して形成されてもよい。
【００６２】
ところで、開口部１０９は、深さ方向に断面積が変化せず、深さ方向に垂直となるように形成されていたが、本発明はこれに限定されない。例えば、図１８に示す如く、開口部１０９が、半導体基板１０１の裏面側からコレクタ領域１１０との接触面に向かって、その断面積が小さくなるように形成されてもよい。この場合、コレクタ領域１１０を形成する際に、イオン注入においてイオンが開口部の側壁に衝突しにくくなる。
【００６３】
なお、図１９に示すように、好ましくは、各ベース領域１０３の間に対応するように、コレクタ領域１１０が形成されると電流効率が良くなる。すなわち、オン時に、半導体基板１０１の表面側において、電子は、ゲート電極１０６下に対応する箇所のベース領域１０２に形成されるチャネルを介して、各ベース領域１０３の間に供給される。このため、電子は、表面と裏面とを最短距離で流れるようになる。
【００６４】
また、図２０（ａ）とその平面図である図２０（ｂ）に示すように、一つの素子に開口部１０９及びコレクタ領域１１０が一組のみ形成されてもよい。かかる形状であっても、コレクタ電極１１１を囲む部分に対応する半導体基板１０１が機械的強度の向上に寄与する。
【００６５】
つづいて、本発明に係るＮＰＴ型ＩＧＢＴの動作について説明する。
【００６６】
コレクタ電極１１１に正電圧が印加された状態でゲート電極１０６に正電圧が印加されると、ゲート電極１０６下に対応する箇所のベース領域１０２において、チャネルが形成される。ここで、コレクタ領域１０は、ドリフト領域２の下端よりも、このチャネルに近い位置に形成されている。このため、このチャネルからドリフト領域１０２に電子が供給されると、この電子は、コレクタ電極の形状によらず、コレクタ領域１１０に集中して流れ易くなる。すると、コレクタ領域１１０に供給される電子密度が増し、これに応じて、コレクタ領域１１０から、ドリフト領域１０２に供給されるホール密度が増し、オン抵抗が減少する。一方、オフすると、コレクタ領域１１０に蓄積された電子は、コレクタ電極１１１に到達し易く、オフしてから直にコレクタ電極１１１から排出される。
【００６７】
以上、本発明に係るＮＰＴ型ＩＧＢＴは、半導体基板が薄膜化されていなくても、低オン抵抗でターンオフ時間が短く、スイッチング素子等に好適である。
【００６８】
つづいて、本発明に係る半導体装置の製造方法について説明する。
【００６９】
まず、図２１に示すように、Ｎ−型の半導体基板１０１を用意する。そして、半導体基板１０１の表面側の表面を熱酸化して、酸化膜１０５ａを形成する。さらに、酸化膜１０５ａ上に、ゲート電極材１０６ａを堆積する。なお、ゲート電極材１０６ａは、例えば、ポリシリコン、ポリサイド等が用いられる。
【００７０】
次に、図２２に示すように、酸化膜１０５ａ及びゲート電極材１０６ａに対して、フォトリソグラフィ技術、及びエッチング技術を行い、ゲート酸化膜１０５及びゲート電極１０６を形成する。そして、ゲート電極１０６をマスクにして、ボロン等、Ｐ型不純物をイオン注入して、Ｐ型のベース領域１０３を形成する。さらに、ベース領域１０３上の所定の位置に開口部を有するフォトレジスト膜１１４ａを形成した後に、リン等、Ｎ型不純物を高濃度でイオン注入して、熱処理を施すことによりＮ＋型のエミッタ領域１０４を形成する。なお、熱処理を施すことにより、隣接するエミッタ領域１０４同士がつながってしまう場合には、各エミッタ領域１０４を分離すべく、分離する箇所に高濃度のＰ型不純物をイオン注入する。ここで、半導体基板１０１において、ベース領域１０３または前記エミッタ領域１０４以外に対応する領域について、ドリフト領域１０２と定義する。
【００７１】
次に、図２３に示すように、半導体基板１０１の表面側を全て覆うように絶縁膜を形成して、その後、フォトリソグラフィ技術及びエッチング技術を行い、エミッタ領域１０４上に対応する部分が開口した絶縁膜１０７を形成する。さらに、エミッタ領域１０４に接続されるようにＡｌ等のエミッタ電極材料を埋め込み、エミッタ電極１０８を形成する。
【００７２】
次に、図２４に示すように、半導体基板１０１の裏面側にフォトレジストパターンを形成した後、このフォトレジストパターンをマスクにしてエッチングを行い、開口部１０９を形成する。ここで、開口部１０９の深さは、ドリフト領域１０２の実質的な厚さを決定する。つまり、後の工程において、開口部１０９の底には、コレクタ領域１１０が形成されるため、オンされたときに形成されるチャネルとコレクタ領域１１０との距離は、開口部１０９の深さにより決まる。例えば、半導体基板１の膜厚が約１５０μｍとすると、６００Ｖ耐圧のＩＧＢＴでは、実質的なドリフト領域の厚さが９０μｍとなるように、半導体基板１の裏面を約６０μｍエッチングして開口部１０９を形成する。
【００７３】
ここで、開口部１０９の形状は、所望の機能に応じて様々な形状が適用され、それに応じて、異なるエッチング手法が選択される。例えば、開口部９が深さ方向に垂直になるようにするには、異方性エッチングが選択されるとよく、また、ボッシュプロセスが選択されてもよい。ここで、ボッシュプロセスとは、主にＳＦ６ガスを用いたプラズマエッチング工程と、主にＣ４Ｆ８ガスを用いたプラズマデポジション工程とを交互に繰り返すことにより、基板を垂直に深くエッチングすることができる手法である。なお、ボッシュプロセスでは、開口部１０９の内壁面に波状の荒れた形状が生じ、この形状が後の工程において問題を誘発する場合がある。例えば、開口部１０９の底にイオン注入してコレクタ領域１１０を形成する工程において、波状の荒れた形状がイオン注入の障害物となる場合がある。また、開口部９を微細に形成すると、波状の荒れた形状が開口部１０９内に電極材料を埋め込む際に障害物となり、開口部１０９内に電極材料を完全に埋め込むことが難しくなる。そこで、例えば、ボッシュプロセス後にさらにドライエッチングを行い、開口部１０９の内壁を平坦化するとよい。また、各開口部１０９間の間隔に余裕がある場合には等方性エッチングが選択されてもよい。
【００７４】
次に、図２５に示すように、熱処理を行い、開口部１０９内に薄い保護酸化膜１１２を形成する。その後、Ｐ型の不純物を垂直方向にイオン注入して、開口部１０９の底にＰ＋型のコレクタ領域１１０を形成する。このイオン注入は、例えば、ボロンを濃度１×１０１３／ｃｍ２、加速エネルギー５０ｋｅＶで行う。ところで、イオン注入では、完全な垂直方向にイオンを注入することは困難で、一部は、斜め方向に加速してしまう。この点、本実施形態では、開口部１０９内に保護酸化膜１１２が形成されているため、開口部１０９の側壁には、イオンが注入されない。一方、開口部１０９の底にも、保護酸化膜１１２が形成されているが、イオンは、垂直方向には十分に加速されているため、この方向に対しては十分にイオンが注入される。
【００７５】
次に、図１６に示すように、保護酸化膜１１２を除去した後、所定のフォトレジストパターンを形成した後に、開口部１０９内にコレクタ電極材を埋め込んで、コレクタ領域に接続されるコレクタ電極１１１を形成する。このコレクタ電極材は、例えば、Ｃｕ、Ａｌが用いられる。また、コレクタ電極材として、ポリシリコンが用いられてもよく、この場合は半導体基板１０１と熱膨張係数の差が小さいため、安定性が向上する。
【００７６】
以上、本発明では、半導体基板を薄膜化しなくても、半導体基板の実質的な厚さは開口部の深さに応じて薄くなり、半導体基板の反りが抑制される。
【００７７】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００７８】
例えば、実施形態において、縦型ＭＯＳトランジスタでは、ゲート電極６はトレンチ溝４内に形成されており、ＮＰＴ型ＩＧＢＴでは、ゲート電極１０６は半導体基板１０１上に形成されていた。しかしながら、本発明はゲート電極の構造により限定されるものではない。例えば、縦型ＭＯＳトランジスタにおいてゲート電極が半導体基板上に形成されてもよく、ＮＰＴ型ＩＧＢＴにおいてゲート電極がトレンチ型であってもよい。
【００７９】
また、図１５に示すように、縦型ＭＯＳトランジスタにおいて、ドレイン電極１２が開口部１１を埋め込まず、開口部１１に沿って薄く形成された実施形態について説明したが、ＮＰＴ型ＩＧＢＴにおいても、コレクタ電極１１１が開口部１０９を埋め込まず、開口部１０９に沿って薄く形成されてもよい。ドレイン電極１２及びコレクタ電極１１１がこのように薄く形成されると、低コスト化につながるだけでなく、半導体基板１、１０１の熱膨張係数の差に基づく反りが低減される。
【００８０】
また、縦型ＭＯＳトランジスタにおいては、半導体基板１上にエピタキシャル層２が形成されており、ＮＰＴ型ＩＧＢＴにおいては、半導体基板１０１上にエピタキシャル層が形成されていなかった。しかしながら、本発明は、エピタキシャル層の有無によらず同様に適用される。
【００８１】
また、ＮＰＴ型ＩＧＢＴの実施形態においては、図２０に示すように、開口部１０９が半導体基板１０１の周辺のみを除くように形成されていたが、かかる形態は縦型ＭＯＳトランジスタにおいても同様に適用される。
【００８２】
また、実施形態の説明においては、開口部１１、１１１は、ゲート電極６、２０６と同等の数しか形成されていなかった。しかしながら、本発明はこれに限定されず、開口部１１、１１１はゲート電極６、２０６よりも格段に微細化されて数多くランダムに形成されてもよい。この場合、開口部１１、１１１とゲート電極６、２０６との位置合わせを行わなくても、電流密度の集中化が発生しにくくなる。
【００８３】
また、各実施形態の説明において、開口部１１、１１１は、全て、同一の形状となるように形成されていた。しかしながら、本発明はこれに限定されず、開口部１１、１１１は、例えば径及び深さが異なるように形成されてもよい。
【００８４】
例えば、図２６（ａ）に示す縦型ＭＯＳトランジスタでは、表面側にソース電極９、ゲート端子１４、及びドレイン端子１５が形成されている。ここで、ゲート端子１４は、ゲート電極６と不図示の連結配線により電気的に接続された端子である。また、ドレイン端子１５は、ドレイン電流がドレイン電極から導出されるための端子である。つまり、ソース電極９、ゲート端子１４、及びドレイン端子１５が同一面に形成されるため、縦型ＭＯＳトランジスタは、フェイスダウンで実装が可能となる。
【００８５】
かかる構成において、ドレイン端子１５の下部に相当する位置に形成された開口部１１ｂは、ソース電極９の下部に相当する位置に形成された開口部１１ａよりも深く形成される。つまり、ドレイン端子１５の下部に相当する位置においては、チャネル層３が形成されていないが、ドレイン電極１２がドレイン端子１５の近傍まで延在しているため抵抗が減少する。これにより、ドレイン電流は、ドレイン電極１２からドレイン端子１５へと容易に導出されるようになる。
【００８６】
また、ゲート端子１４の下部に相当する位置では、ドレイン電流の電流経路が形成されないため、開口部１１が形成されなくてもよい。
【００８７】
そして、好ましくは、開口部１１ｂが開口部１１ａよりも径が大きくなるように構成されると、これらは一度のエッチングにより同時に形成することができる。
【００８８】
つまり、図２６（ｂ）に示すように、半導体基板１の裏面をエッチングする際のレジスト膜１３について、開口部１１ｂに対応する位置１３ｂが、開口部１１ａに対応する位置１３ａよりも径が大きくなるようにパターニングされると、かかるレジスト膜１３をマスクにエッチングがなされると、一度のエッチングで開口部１１ａ及び１１ｂが同時に形成される。例えば、開口部１１ａ、１１ｂの開口径の比は１対４程度となるように設計され、具体的には開口部１１ａは、開口径を１０μｍ程度とし、開口部１１ｂは、開口径を４０μｍ程度とすればよい。これは、位置１３ａ、１３ｂのエッチング時におけるマイクロローリング効果の差異に基づく。つまり、開口部１１の径が大きくなると、エッチングガスが入り込み易くなり、また、エッチングの際に発生する残留物が放出され易くなり、エッチングの進行速度が速くなることによる。
【００８９】
なお、図２６（ａ）においては、開口部１１ｂは、エピタキシャル層２の途中まで開口されていたが、本発明はこれに限定されず、例えば開口部１１ｂは、エピタキシャル層２を貫通して、ドレイン端子１５まで到達するように形成されてもよい。これにより、ドレイン電流は、より良好にドレイン電極１２からドレイン端子１５まで導出される。
【００９０】
そして、これら開口部１１の形状に差異を設ける実施形態については、ＩＧＢＴについても、同様に適用される。
【図面の簡単な説明】
【００９１】
【図１】本発明に係る半導体装置の平面図および断面図を示す。
【図２】本発明に係る半導体装置の製造工程の一部を示す。
【図３】本発明に係る半導体装置の製造工程の一部を示す。
【図４】本発明に係る半導体装置の製造工程の一部を示す。
【図５】本発明に係る半導体装置の製造工程の一部を示す。
【図６】本発明に係る半導体装置の製造工程の一部を示す。
【図７】本発明に係る半導体装置の製造工程の一部を示す。
【図８】本発明に係る半導体装置の製造工程の一部を示す。
【図９】本発明に係る半導体装置の製造工程の一部を示す。
【図１０】本発明に係る半導体装置の製造工程の一部を示す。
【図１１】本発明に係る半導体装置の製造工程の一部を示す。
【図１２】本発明に係る半導体装置の製造工程の一部を示す。
【図１３】本発明に係る半導体装置の製造工程の一部を示す。
【図１４】本発明に係る半導体装置の製造工程の一部を示す。
【図１５】本発明に係る半導体装置の断面図を示す。
【図１６】本発明に係る半導体装置の断面図を示す。
【図１７】本発明に係る半導体装置の断面図を示す。
【図１８】本発明に係る半導体装置の断面図を示す。
【図１９】本発明に係る半導体装置の断面図を示す。
【図２０】本発明に係る半導体装置の断面図を示す。
【図２１】本発明に係る半導体装置の製造工程の一部を示す。
【図２２】本発明に係る半導体装置の製造工程の一部を示す。
【図２３】本発明に係る半導体装置の製造工程の一部を示す。
【図２４】本発明に係る半導体装置の製造工程の一部を示す。
【図２５】本発明に係る半導体装置の製造工程の一部を示す。
【図２６】本発明に係る半導体装置の断面図及び製造工程の一部を示す。
【図２７】従来技術に係る半導体装置の断面図を示す。
【図２８】従来技術に係る半導体装置の断面図を示す。
【図２９】従来技術に係る半導体装置の製造工程の一部を示す。
【図３０】従来技術に係る半導体装置の製造工程の一部を示す。
【図３１】従来技術に係る半導体装置の製造工程の一部を示す。
【図３２】従来技術に係る半導体装置の製造工程の一部を示す。
【符号の説明】
【００９２】
１        半導体基板
２        エピタキシャル層
３        チャネル層
４        トレンチ溝
５        絶縁膜
６        ゲート電極
７        ソース層
８        ボディ層
９        ソース電極
１０      素子分離膜
１１      開口部
１２      ドレイン電極
１３      レジスト膜
１４      ゲート端子
１５      ドレイン端子
１０１    半導体基板
１０２    ドリフト領域
１０３    ベース領域
１０４    エミッタ領域
１０５    ゲート酸化膜
１０６    ゲート電極
１０７    絶縁膜
１０８    エミッタ電極
１０９    開口部
１１０    コレクタ領域
１１１    コレクタ電極
２０１    半導体基板
２０２    エピタキシャル層
２０３    チャネル層
２０４    トレンチ溝
２０５    絶縁膜
２０６    ゲート電極
２０７    ソース層
２０８    ボディ層
２０９    ソース電極
２１０    素子分離膜
２１２Ｂ  ドレイン電極
３０１    半導体基板
３０２    ドリフト領域
３０３    ベース領域
３０４    エミッタ領域
３０５    ゲート酸化膜
３０６    ゲート電極
３０７    絶縁膜
３０８    エミッタ電極
３１０    コレクタ領域
３１１    コレクタ電極
【図１】
2008066694.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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