(57)【要約】【課題】好適な狭帯域共振回路を提供すること。【解決手段】チューニング可能強誘電体コンポーネント（６１０〜６１４）、強誘電体コンポーネントの損失測定するための狭帯域共振回路（６１０〜６２０）が開示される。強誘電体コンポーネントは、共振回路に一体化されたキャパシタであり得る。この試験方法は、損失の他のソースを消去して、強誘電体材料に起因する損失を隔離し、かつこの損失が小さいことを実証する。本方法は、強誘電体コンポーネントを備える回路を製造する工程と、強誘電体コンポーネントに起因する挿入損失および他の損失ソースに起因する他の損失を含む、組み合わされた損失を測定する工程と、他の損失ソースに起因する、挿入損失のコンポーネントを決定する工程と、測定された組み合わされた損失から、他の損失ソースに起因するコンポーネントを除去して、強誘電体コンポーネントと関連した損失を決定する工程とを包含する。【選択図】なし【特許請求の範囲】
【請求項１】
チューニング可能強誘電体コンポーネントの効率を測定する狭帯域共振回路であって、
該狭帯域共振回路は、チューニング可能強誘電体キャパシタ（１００、２００、３００、４１０、４１２、４５２、４５４、６１０）を備え、
該チューニング可能強誘電体キャパシタは、
第１の導電層と、
第２の導電層であって、該第１の導電層および該第２の導電層はキャパシタを構成する、第２の導電層と、
該第１の導電層および該第２の導電層に近接する強誘電体材料と、
該強誘電体材料に結合された可変電圧線であって、該可変の電圧線に印加された電圧に応答した該強誘電体材料の誘電率の変化に応答し、該キャパシタのキャパシタンスを変化させる可変電圧線と
を備え、
該第１の導電層および該第２の導電層は、２〜３μｍの範囲の厚さを有する金属ストリップである、狭帯域共振回路。
【請求項２】
−５０℃〜１００℃の範囲の温度で動作した場合、品質係数Ｑは、０．８ＧＨｚ〜７．０ＧＨｚの周波数範囲で、８０よりも大きい、請求項１に記載の狭帯域共振回路。
【請求項３】
−５０℃〜１００℃の範囲の温度で動作した場合、品質係数Ｑは、０．２５ＧＨｚ〜２．５ＧＨｚの周波数範囲で、８０よりも大きい、請求項１に記載の狭帯域共振回路。
【請求項４】
−５０℃〜１００℃の範囲の温度で動作した場合、品質係数Ｑは、０．８ＧＨｚ〜２．５ＧＨｚの周波数範囲で、８０よりも大きい、請求項１に記載の狭帯域共振回路。
【請求項５】
−５０℃〜１００℃の範囲の温度で動作した場合、品質係数Ｑは、０．２５ＧＨｚ〜７．０ＧＨｚの周波数範囲で、１８０よりも大きい、請求項１に記載の狭帯域共振回路。
【請求項６】
−５０℃〜１００℃の範囲の温度で動作した場合、品質係数Ｑは、０．８ＧＨｚ〜２．５ＧＨｚの周波数範囲で、１８０よりも大きい、請求項１に記載の狭帯域共振回路。
【請求項７】
−５０℃〜１００℃の範囲の温度で動作した場合、品質係数Ｑは、０．３ｐＦ〜３．０ｐＦの範囲のキャパシタンスに対して、８０よりも大きい、請求項１に記載の狭帯域共振回路。
【請求項８】
−５０℃〜１００℃の範囲の温度で動作した場合、品質係数Ｑは、０．５ｐＦ〜１．０ｐＦの範囲のキャパシタンスに対して、８０よりも大きい、請求項１に記載の狭帯域共振回路。
【請求項９】
−５０℃〜１００℃の範囲の温度で動作した場合、品質係数Ｑは、０．３ｐＦ〜３．０ｐＦの範囲のキャパシタンスに対して、１８０よりも大きい、請求項１に記載の狭帯域共振回路。
【請求項１０】
−５０℃〜１００℃の範囲の温度で動作した場合、品質係数Ｑは、０．５ｐＦ〜１．０ｐＦの範囲のキャパシタンスに対して、１８０よりも大きい、請求項１に記載の狭帯域共振回路。
【請求項１１】
前記キャパシタは、前記強誘電体材料に０電圧が印加された場合、０．８〜１．５ｐＦのキャパシタンスを有する、請求項１に記載の狭帯域共振回路。
【請求項１２】
前記強誘電体材料は、バリウムストロンチウムチタネートを含む、請求項１に記載の狭帯域共振回路。
【請求項１３】
前記強誘電体材料は、約１μｍの厚さを有する膜を構成する、請求項１に記載の狭帯域共振回路。
【請求項１４】
前記キャパシタは、マイクロストリップギャップキャパシタである、請求項１に記載の狭帯域共振回路。
【請求項１５】
前記第１の導電層および前記第２の導電層は、約２．５μｍ幅のギャップによって分離される、請求項１４に記載の狭帯域共振回路。
【請求項１６】
前記キャパシタは、オーバーレイキャパシタである、請求項１に記載の狭帯域共振回路。
【請求項１７】
前記第２の導電層は、金または銀を含む、請求項１に記載の狭帯域共振回路。
【請求項１８】
強誘電体キャパシタボンディングパッドから前記チューニング可能強誘電体キャパシタ（１００、２００、３００、４１０、４１２、４５２、４５４、６１０）への第１のテーパーは、２５．４μｍの距離にわたって１０１．６μｍ幅から２．５４μｍ幅への前記第１の導電層の縮小を含み、
該チューニング可能強誘電体キャパシタ（１００、２００、３００、４１０、４１２、４５２、４５４、６１０）からＤＣバイアスパッド領域への第２のテーパーは、２５．４μｍの距離にわたって２．５４μｍ幅から１０１．６μｍ幅への前記第２の導電層の拡大を含む、請求項１に記載の狭帯域共振回路。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願）
本出願は、米国特許仮出願第６０／２８３，０９３号（２００１年４月１１日）の利益を主張し、この出願は、参考のため、本明細書中に援用される。さらに、本出願は、米国特許出願「Ｔｕｎａｂｌｅ  Ｆｅｒｒｏ−ｅｌｅｃｔｒｉｃ  Ｆｉｌｔｅｒ」（２００１年７月１３日出願）、および米国特許出願「Ｔｕｎａｂｌｅ  Ｆｅｒｒｏ−ｅｌｅｃｔｒｉｃ  Ｍｕｌｔｉｐｌｅｘｅｒ」（２００１年７月２４日出願）に関し、これらの出願は、参考のため、本明細書中に援用される。
【０００２】
（発明の分野）
本発明の分野は、強誘電体チューニング可能電子デバイスおよびコンポーネントである。
【背景技術】
【０００３】
（発明の背景）
キャパシタンスの変更によって異なった電子応答が取得され得るので、可変キャパシタが有利である。しかしながら、可変またはチューニング可能キャパシタを搭載するために現在用いられている構造は、性能および実用上の重大な制限を有する。可動の平行プレートは、無線チューニングするために可変のキャパシタンスを提供する間、かさ高く、損失が大きく、雑音があり、通常、制限された範囲にわたってのみ動作するか、または、いくつもの制限を有する。「損失が大きい」コンポーネントまたはデバイスは、高い挿入損失（ＩＬ）を有し、これは、負荷に送達された電力に対する、コンポーネントにおいて散逸された電力の比率である。電子バラクタは、印加された電圧に応答してキャパシタンスをチューニングする半導体デバイスである。バラクタは、通常、損失が大きく、かつ雑音があり、従って、通常、特に、２００ＭＨｚより大きい、高周波数の用途に対しては有効でない。従って、バラクタは、特に符号分割多重接続（ＣＤＭＡ）が用いられている場合、無線アプリケーションでのフィルタおよびマルチプレクサ等の挿入損失臨界デバイスをチューニングするためには適切でない。可変キャパシタンスを提供する別のインプリメントは、微小電気機械システム（ＭＥＮＳ）である。これは、付与された信号に応答して、異なったキャパシタを物理的に選択する小型のスイッチングデバイスである。しかしながら、ＭＥＭＳは、通常、コストがかかり、信頼できず、実質的な制御電圧を必要とし、事前に選択されたキャパシタンス値の個別のセットのみをイネーブルにする。
【０００４】
強誘電体材料は誘電率が可変であるので、チューニング可能キャパシタまたは他のチューニング可能コンポーネントを製造するための望ましい候補である。現在用いられている測定および特性決定技術の中で、チューニング可能強誘電体コンポーネントは、処理、ドーピング、または、その損失特性を改善するために用いられる他の技術に関係なく、一貫していて、実質的に損失が大きいという評価を得ている。従って、これらのコンポーネントは、一般に使用されていない。ＲＦまたはマイクロ波領域において動作する強誘電体チューニング可能コンポーネントは、特に損失が大きいと考えられている。この所見は、例えば、最大チューニングが所望される場合に、高いＲＦまたはマイクロ波損失がバルク（厚さが約１．０ｍｍよりも大きい）ｆ−ｅ材料のための従来の原則であるレーダー（ＲＡＤＡＲ）アプリケーションでの経験によって裏付けられる。一般に、損失を改善（低減）するための工程が採用されないならば、ほとんどのｆ−ｅ材料は、損失が大きい。このような工程は、（１）事前または事後堆積アニーリング、あるいは、これらの両方でＯ２空孔を補償する工程、（２）バッファ層を用いて、表面応力を低減する工程、（３）他の材料を用いて合金にするか、またはバッファする工程、および（４）選択的ドーピング工程
を含むが、これらに限定されない。
【０００５】
低電力コンポーネントを制限された範囲でチューニングすることへの需要が最近数年間に高まっているので、強誘電体材料への関心がバルク材料よりも薄膜を用いる方に向いている。しかしながら、高い強誘電体損失は、薄膜技術にも適用されることが仮定される。従来の広帯域測定技術は、バルクか薄膜かに関わらず、チューニング可能強誘電体コンポーネントが実質的損失を有するという仮定を強化してきた。
【０００６】
強誘電体キャパシタのキャパシタンス値の広帯域測定は、通常、ＬＲＣメータ、インピーダンスアナライザまたはネットワークアナライザ等のデバイスを用いて取得される。電力測定から、キャパシタの損失（ｌｏｓｓｉｎｅｓｓ）が計算され得る。損失の逆数は、Ｑ係数（「Ｑ」）と呼ばれる。従って、損失が大きいデバイスは、低Ｑであり、より効率的なデバイスは高Ｑを有する。従来の測定技術を用いて取得された、１．８ＧＨｚ〜２．０ＧＨｚの周波数範囲で動作する、約０．５ｐＦ〜１．０ｐＦの範囲のキャパシタンスを有する強誘電体キャパシタのＱ測定値は、通常、１０〜５０の範囲であると言われている。これは、許容し得ないほど非効率的であり、従って、強誘電体チューニング可能コンポーネントは、一般的な使用には好ましくない。無線通信において、例えば、８０よりも大きい、好適には１８０より大きい、およびより好適には３５０よりも大きいＱが約２ＧＨｚの周波数が必要とされる。
【０００７】
後述されるように、従来の強誘電体コンポーネントは、不適切に製造、測定および特性決定されてきた。その結果、強誘電体チューニング可能コンポーネントは、Ｌ帯域における１０〜５０の範囲のＱに関して非常に損失が大きいことが一般的に推定される。他の周波数帯域で動作する強誘電体チューニング可能デバイスは、さらに、ほとんどのアプリケーションにとって許容し得ないＱを有すると言われてきた。
【発明の開示】
【課題を解決するための手段】
【０００８】
（発明の要旨）
従来技術でのｆ−ｅ膜の損失、またはその逆数のＱを試験する方法には欠陥がある。従来技術の方法は、通常、広帯域試験法、および非一体型（ｎｏｎ−ｉｎｔｅｇｒａｔｅｄ）コンポーネントを用いる。試験方法の損失メカニズムのすべて、およびデバイスアンダーテストは、通常、説明されない。これは、研究者が、ｆ−ｅ材料は損失が大きいと考えることにつながっている。
【０００９】
本発明は、狭帯域試験法、およびコンポーネントの一体化を提供する。すべての損失メカニズムは、説明され、そして消去または最小化される。これにより、いくつかのｆ−ｅ材料が事前に考えられたよりも損失の大きさがはるかに小さいことを示す、より正確な試験結果がもたらされる。
【００１０】
この試験法を用いて、ｆ−ｅ材料が首尾良く検査され得、損失とチューニング可能性と他のパラメータとの間の理想的なトレードオフが見出される。低損失チューニング可能ｆ−ｅデバイスが製造され得る。低損失ｆ−ｅチューニング可能キャパシタが製作され得る。このようなキャパシタは、チューニング可能性が所望される複数の用途において、構成単位として用いられ得るが、低損失要件が任意の他のチューニング可能デバイスの使用を妨げてきた。例示的用途は、無線通信デバイスにおける用途である。
【００１１】
本発明の詳細は、その構造および動作の両方に関して、添付の図面を検討することによって部分的に細かく調べられ得る。図面において、同様の参照符号は同様の部分を示す。
【発明を実施するための最良の形態】
【００１２】
本発明は、用いられる周波数範囲、および用いられるトポロジーのチューニング可能強誘電体コンポーネントの効率を正確に測定、特性を決定する狭帯域共振回路を利用する試験法を提供する。これらの試験法および回路は、チューニング可能強誘電体コンポーネントが、事前に考えられていたほど一様に損失が大きくはなく、かつチューニング可能強誘電体コンポーネントは、有利にも、無線ハンドセット等の低損失アプリケーションおよびデバイスにおいて用いられ得ることを証明する。損失の正確な決定により、チューニング可能強誘電体コンポーネントは、適切に最適化および設計され得る。特定の損失メカニズムは、同定および消去されるか、またはそうでない場合、低減および限度内にとどめられ得る。
【００１３】
チューニング可能強誘電体コンポーネント、特に、薄膜を用いるチューニング可能強誘電体コンポーネントは、多様な周波数に機敏な（ａｇｉｌｅ）回路において用いられ得る。チューニング可能コンポーネントは、より小さいコンポーネントサイズおよび高さ、低い挿入損失、またはこの挿入損失に対する良好な拒絶、低コスト、ならびに１つ以上の周波数帯域にわたってチューニングする能力を提供し得るため望ましい。複数の帯域を覆い得るチューニング可能コンポーネントの能力は、複数の固定周波数コンポーネントが用いられた場合、必要な個別の帯域間で選択するために必要なスイッチ等の、必要なコンポーネントの数を潜在的に低減する。これらの有利な点は、特に、無線ハンドセットの設計において重要である。ここでは、向上した機能性と、より低いコストおよびサイズの必要性が矛盾した要件であると思われる。ＣＤＭＡハンドセットにおいて、例えば、個々のコンポーネントの性能に重点が置かれる。誘電体材料は、さらに、無線デバイスのアンテナインターフェースユニット（ＡＩＵ）等の、これまで縮小を拒んでいたＲＦコンポーネントの一体化もまた可能にし得る。
【００１４】
例えば、ＡＩＵは、１つ以上のチューニング可能デュープレクサ（米国のデュアルバンド無線通信デバイスにおけるＰＣＳおよびセルラー）、ダイプレクサ、ＰＡおよびＬＮＡを組み込み得る。これらのコンポーネントのいくつか、またはすべては、有利にも組み込まれ得、これらの全サイズまたはボリュームまたはこれらの両方が低減され、かつ電子性能が改善される。チューニング可能強誘電体コンポーネントのさらなる用途が、本明細書の後半部分において述べられる。
【００１５】
任意の誘電体材料の場合のように、強誘電体材料は、２つの主な損失メカニズム、導電率損失、および誘電体における格子振動による減衰を有する。２つの効果の組み合わせは、材料の損失正接（ｔａｎ（δ））と呼ばれる。ＲＦまたはマイクロ波回路において考えられる強誘電体材料については、格子振動による減衰が支配的であり、自由な電荷キャリアがない。しかしながら、ｔａｎ（δ）を測定する任意の方法は、存在する場合、有限導電性の効果を含む。これは、２つのメカニズムの損失効果は、ｒｆ／マイクロ波特性に関する限り、区別がつかないためである。
【００１６】
ＲＦ回路における主なコンポーネントは、キャパシタである。ここで、ｆ−ｅキャパシタのｆ−ｅチューニング可能性について述べられる。キャパシタの全損失は、チューニング可能か否かに関わらず、散逸エネルギーに対する蓄積エネルギーの比率として表されるＱ係数（Ｑ）によって与えられ、ここで、エネルギーは電界において蓄積され、抵抗において散逸される。一まとまりの素子キャパシタについては、無負荷Ｑ（Ｑｕ）は
Ｑｕ＝Ｘ／Ｒｓ＝１／（ω＊Ｒｓ＊Ｃ）          （１）
によって与えられ、ここで、ω＝ラジアン周波数、Ｒｓ＝キャパシタの直列抵抗、およびＣ＝キャパシタの電気容量である。Ｒｓは、測定され、かつ、Ｃおよびωが周知であると仮定して、Ｑが計算され得る。直列抵抗は、コンダクタ、および誘電体における散逸損失の両方から生じる（すなわちｔａｎ(δ））。
【００１７】
チューニング可能キャパシタが共振回路に組み込まれた場合、システムの全Ｑ（Ｑｔ）は、ここで、
１／Ｑｔ＝１／Ｑｃ＋１／Ｑｄ＋１／Ｑｒ      （２）
によって与えられ、ここで、ＱｃはコンダクタＱであり、Ｑｄは誘電体Ｑであり、Ｑｒは放射Ｑである。良好に設計された非放射システムについては、放射損失がない。従って、コンダクタ損失および誘電体損失が全損失を決定する。誘電体損失は、損失正接ｔａｎ（δ）の効果であり、導電性損失が存在する場合、誘電体に起因する導電性損失を含む。従って、無負荷Ｑおよび全Ｑの両方について、ｔａｎ（δ）の正確な測定は、チューニング可能デバイスが許容可能な損失特性で製造され得るか否かを判定する際に極めて重要である。
【００１８】
空胴共振器法は、材料の誘電率および損失正接を測定するために従来用いられてきた。これらの方法は、特に、セルラー電話が動作する低いマイクロ波周波数（〜２ＧＨｚ）の場合、空胴のサイズが非常に大きいために困難である。薄い強誘電体膜に対する空胴共振器法の使用は、より大きい問題を引き起こす。なぜなら、１ミクロンの範囲の厚さを有する構造から空胴に導入された摂動を測定することは非常に困難だからである。エラーが生じる可能性が高い。
【００１９】
共振器法に問題があるために、インターデジタルキャパシタ（ＩＤＣ）は、通常、強誘電体膜の質を測定するために用いられる。従来のマイクロストリップ構成における強誘電体インターデジタルキャパシタ（ＩＤＣ）１００が図１に示される。インターデジタルキャパシタ１００は、ベース基板１１０、薄膜強誘電体層１２０、および第１のコンダクタ１３０および第２のコンダクタ１４０を備える。インターデジタルキャパシタは、通常、モノリシックマイクロ波集積回路（ＭＭＩＣ）等の用途、および０．１〜６ｐＦの小型のフットプリントおよびキャパシタが必要とされる用途において用いられる。インターデジタルキャパシタにおいて、キャパシタンスは、構造における導電性平行線またはフィンガー間に生成される。
【００２０】
ベース基板１１０は、通常、例えば、マグネシウム酸化物（ＭｇＯ）、サファイアまたは高純度のアルミニウム等の低損失材料を含む。基板は、その固有の低損失正接、および、さらなるバッファ層なしで、広範囲のｆ−ｅ膜の直接的堆積を許容する能力に基づいて選択される。薄い強誘電体膜１２０は、ベース基板１１０に堆積される。強誘電体膜１２０は、通常、０．１５〜１．５ミクロンの範囲の厚さを有する。コンダクタ層は、その後、強誘電体膜１２０上に堆積される。接着層が必要とされこともある。導電層は、好適には、銅、金または銀等の金属材料である。これらの材料は、室温で比較的低損失であるために有利である。本明細書のために、室温は、ほとんどの市販のコンポーネントの通常の動作温度範囲を覆う−３０℃〜＋８５℃の範囲であると規定される。導電層は、通常、０．５〜６．０ミクロンの範囲の厚さを有し、０．５〜１．５ミクロンの範囲の厚さが最も一般的である。厚さの要件は、周波数に基づいて変化する表皮深さに基づいて変化する。
【００２１】
薄膜（約１．５ｍｍ未満のｔｆ−ｅ）ｆ−ｅ材料について記載されたが、薄膜ｆ−ｅ材料もまた用いられ得る。ここで、「厚膜」は、約１．５μｍよりも大きく、約１．０ｍｍ未満のｔｆ−ｅであると規定される。バルクは、約１．０ｍｍよりも大きい。厚膜ｆ−ｅ材料の製造および用途は、薄膜ｆ−ｅ材料のものとかなり異なる。これは、上述の追加的厚さを生成するために、貼り付けまたはｓｏｌ−ｇｅｌ技術、および、ｆ−ｅ材料を含む。追加の厚さ、および、特に、低減されたコストは、ｆ−ｅ性能がいくらか劣化されること、とりわけ、チューニング可能性が低減されるという代償を払って得られる。
【００２２】
インターデジタルキャパシタ１００は、その後、第１のコンダクタ１３０および第２の
コンダクタ１４０を形成するためにエッチバックまたはリフトバック（ｌｉｆｔ−ｂａｃｋ）技術を用いて製造される。第１のコンダクタ１３０は、フィンガー１３２および空間１３４を有し、これらは、第２のコンダクタ１４０のフィンガー１４２および空間１４４に隣接する。コンダクタは、第１のコンダクタ１３０のフィンガー１３２が第２のコンダクタ１４０の空間１４４に位置し、かつ、第２のコンダクタ１４０のフィンガー１４２が第１のコンダクタ１３０の空間１３４に位置するように構成される。これまで、ｆ−ｅ膜を製造し、特徴を決定するほとんどの研究者および他の個人経営者は、通常、フィンガーの幅が１〜５ミクロン、およびフィンガー間のギャップまたは空間が通常１〜５ミクロン幅のＩＤＣを設計してきた。
【００２３】
キャパシタンスは、主に、フィンガー１３２と１４２との間に生成される。高レベルのキャパシタンスを生成するために、小さいギャップサイズ（＜５ミクロン）および長いフィンガーが必要とされる。強誘電体チューニングキャパシタとして用いられる場合、小さいギャップサイズでも、フィンガー間に大きいチューニングフィールドを生成することを支援する。これは、重大な意味がある。なぜなら、多くのチューニングフィールドがキャパシタ１００の上の空気領域において失われるからである。
【００２４】
この構成における最大損失コンポーネントは、フィンガー領域において生成された奇数モードである。平行線間の結合は、偶数モードおよび奇数モードによって表され得る。偶数モードは、２つの線が同相（通常ゼロとされる）で励起される場合に生じ、奇数モードは、線が、位相から１８０度ずれて励起される場合に生じる。マイクロストリップ回路において、偶数および奇数モードが伝播する速度は異なる。さらに、薄い導電層（１．５ミクロン未満）、狭いフィンガー幅およびギャップ間隔（どちらか、または両方が５ミクロン未満）、および鋭いコーナーが用いられた場合、損失はさらに大きくなる。
【００２５】
薄い強誘電体膜損失をインターデジタルキャパシタを介して測定するための標準的手順が後述される。上述のように、約０．５ミクロンの強誘電体膜がマグネシウム酸化物等の低損失基板に堆積される。その後、可能な限り小さいサイズのインターデジタルキャパシタの製造を可能にするために、１ミクロン以下の厚さを有する導電層が堆積される。フィンガー幅およびギャップ間隔の両方は、通常、１〜５μｍの範囲である。鋭いコーナーを有する幅が狭く長いフィンガーを形成するために、エッチバックまたはリフトバック技術が用いられる。生じたインターデジタルキャパシタは、ＬＲＣメータ、またはインピーダンス、またはキャパシタと接触するプローブチップを有するネットワークアナライザ等の広帯域測定ツールを用いて特性決定される。
【００２６】
この手順を用いて、通常、０．２〜１．５ｐＦの範囲のキャパシタが取得され、約５００ＭＨｚ〜約２ＧＨｚのいずれかの動作周波数で、１０〜１００の範囲のＱが測定される。この損失は、通常、完全に強誘電体膜に起因する。これらのＱ値は、非常に低いと考えられ、従って、強誘電体チューニング可能コンポーネントは、一般的に、多くの使用に対して高損失であり、許容され得ないとみなされる。無線通信において、例えば、１００よりも大きく、好適には、２５０よりも大きいＱは、１．０ｐＦ近辺のｆ−ｅキャパシタンスの場合に２ＧＨｚの範囲の周波数であることが必要である。しかしながら、後述されるように、従来の製造および損失測定技術は、強誘電体膜に起因する実損失について信頼できる表示をもたらさない。
【００２７】
式（１）に示されるように、キャパシタ損失（チューニング可能か否かに関わらず）は、無線周波数（ｆ＞約５００ＭＨｚ）の場合の直列損失Ｒｓに比例し、ここで、キャパシタンスをシャントする大きい並列抵抗の効果が無視され得る。キャパシタは、直列損失のソースが何であるかには拘らず、ソースがあることのみに拘る。例えば、２ＧＨｚの場合に許容可能な低さの損失（Ｑｕ＝２５０）を有する１ｐＦの強誘電体チューニング可能キ
ャパシタについては、直列損失は、わずか０．３２オームでなければならない。直列損失は、キャパシタの使用から生じるすべてのソースからの全損失を含む。直列損失のソースを最小化または消去するために、存在する各損失メカニズムを最初に説明しなければならない。これは、特に、強誘電体膜に起因する損失のより正確な決定を可能にする。
【００２８】
ｆ−ｅデバイスについて、全損失は、各ソース寄与率の総和によって以下のように決定される。
【００２９】
Ｌｔ＝Ｌｇｅｏｍ＋Ｌａｔｔａｃｈ＋Ｌｍｅｔａｌ＋Ｌｓｕｂ＋Ｌｒａｄ＋Ｌｍｅａｓ＋Ｌｆ−ｅであり、ここで、
Ｌｇｅｏｍは、キャパシタのトポロジーから導き出され、
Ｌａｔｔａｃｈは、デバイスの取り付けに起因する損失であり、
Ｌｍｅｔａｌは、全金属損失であり、
Ｌｓｕｂは、ベース基板損失（存在する場合）、
Ｌｒａｄは、放射損失（所望されるものおよび所望されないものの両方）であり、
Ｌｍｅａｓは、測定誤差から生じる全損失であり、
Ｌｆ−ｅは、ｆ−ｅ損失正接である。
【００３０】
この損失配分は、ｆ−ｅキャパシタが用いられる態様で、所望の動作周波数のＬｆ−ｅ（またはｆ−ｅ  ｔａｎ  δ）の正確な値を取得するために最初に用いられ得る。Ｌｆ−ｅを正確に導き出すために、上述の他の損失寄与ソースのすべてを消去または制限しなければならない。例えば、Ｌｇｅｏｍは、トポロジーによって異なり、オーバーレイキャパシタの場合は最良であり、ギャップキャパシタの場合は不良であり、ＩＤＣキャパシタの場合は極めて不良である。この損失は、低減および制御され得るが、これは、デバイスに固有である。従って、所与のｆ−ｅキャパシタのトポロジーの選択は、ｆ−ｅキャパシタによって達成可能な考えられ得る最良のＱｃに影響を及ぼす。電磁（ＥＭ）ソフトウェアは、ｆ−ｅ膜が損失を有さないと仮定して、所望のジオメトリのベース線損失を確立し得る。このベース線損失は、所与のジオメトリの最良（最低）の損失を表す。
【００３１】
一般に、ギャップキャパシタは、最も容易に製造され得る。ＩＤＣは、次に容易であり、オーバーレイキャパシタは、これらの３つの中で最も困難である。ＩＤＣと比較して、ギャップキャパシタは、より良好なＱを有するが、単位断面あたりのキャパシタンスが低い（図１ａにおけるＷ）。ＩＤＣのキャパシタンスは、単位断面あたりに用いられるフィンガーの数が多いため、より大きい。しかしながら、複数の通信フィルタアプリケーションの場合、大きいキャパシタンス（Ｃ≧４．０ｐＦ）は必要とされない。従って、ギャップキャパシタは、多くの場合、適切なキャパシタンスを提供し得る。ほとんどのｆ−ｅ膜に関して、この固有に高いＫの値は、従来のギャップキャパシタと比較して、単位断面Ｗあたり比較的高いキャパシタンスを提供することを支援する。
【００３２】
Ｌａｔｔａｃｈは、例えば、はんだ、銀ペイント、またはワイヤボンディングを含む、個別のデバイス取り付け技術から生じる。これらの取り付け損失は、大きく、かつ予測不可能であり得る。最低損失は、ｆ−ｅキャパシタを共振器または他のＲＦ回路に直接的に製造することによって達成され、従って、この損失コンポーネントが除去されない場合は、最小化される。
【００３３】
スタンドアロンｆ−ｅキャパシタの固有損失は、あまり重要でない。はるかに重要なのは、ｆ−ｅキャパシタを回路に取り付けることから生じる任意の追加的損失である。ｆ−ｅキャパシタが損失を有しない場合であっても、大きい損失接続が用いられた場合、全体の効果は、損失が大きいｆ−ｅデバイスの効果である。例えば、２５０ＧＨｚでのＱ≧２５０が１．０ｐＦのキャパシタンスに対して所望された場合、直列抵抗Ｒｓ全体は、≦０
．３２オームでなければならない。従って、任意の追加的損失は、このキャパシタのＱをさらに低減する。この追加的損失が実際のキャパシタの外部であることは関係がない。マウントに起因するもの等、やむを得ない損失メカニズムであっても、例えば、システムへの効果という点からキャパシタの有効Ｑを低減する。
【００３４】
最小の追加的損失について、ｆ−ｅキャパシタと共振器との間の接続は、最低の追加的抵抗を提供する。従って、ｆ−ｅキャパシタと関連する電流および電荷は、最小の追加的損失を見出す。はんだ、ワイヤボンディングまたは銀ペイントまたは貼り付け（しかしながら、これらに限定されない）従来のボンディングまたはマウント技術は、このような低損失の制御可能なボンディング（ｂｏｎｄ）を提供しない。
【００３５】
このようなボンディング法の使用から生じる追加的な、予測不可能な損失は、ｆ−ｅキャパシタが共振器をチューニングする目的で用いられるか、ｆ−ｅ膜の特性決定の目的で用いられるかに関わらず、実現されたＱを劣化する。従って、最良の性能（最低の損失）のために、ｆ−ｅキャパシタ構造は、チューニングすることが意図された共振器上、または、他の重要なＲＦ回路上に直接的に製造されるべきである。直接的に製造することによってのみ、電磁（ＥＭ）ソース（電流）のｆ−ｅチューニング素子から共振器への最小損失接合部がもたらされ得る。ｆ−ｅキャパシタの、共振器上への、または共振器との直接的な製造の所望の効果は、鋭いコーナーまたは接合部の不在によって強化され得る。
【００３６】
Ｌｍｅｔａｌの係数は、金属の表面粗さ（ＳＲ）、表皮厚さδｓと比較した金属厚さ、および導電率を含む。ＬおよびＳ帯域（１〜４ＧＨｚ）の動作周波数において、ＳＲが約１０マイクロインチ平方二乗平均（ｒｍｓ）よりも小さい場合、ＳＲは、係数として有効に消去され得る。厚さが１．５δｓ以上である場合、金属厚さは、係数として低減され得るか、または、厚さが＞５δｓである場合、有効に消去される。電極接点については、金属厚さ（ｔｍ）は、約１．５δｓであり得る。進行波または定在波が支援されなければならず、すなわち、波長が検出可能なフラクション（約１０％以上）において当該の金属が伸長する電磁共振器の場合については、約５δｓ以上の金属厚さにより近くなる。
【００３７】
導電率は、金、銅および銀（Ａｕ、ＣｕおよびＡｇそれぞれ）の場合に最良である。従って、Ｌｍｅｔａｌは、低減および制御され得るが、係数として消去され得ない。しかしながら、その効果は、当業者に周知の式によって、または、ＥａｇｌｅｗａｒｅまたはＴｏｕｃｈｓｔｏｎｅといった一般的に用いられる回路シミュレータにおいて利用可能な線計算ツールを用いることによって計算され得る。さらに、正確な製造の制御がＬｍｅｔａｌのジオメトリの変更を限度内にとどめ得る。
【００３８】
Ｌｓｕｂによって表される損失寄与率が、対象となる動作周波数で０．００１未満、好適には、０．００５未満の損失正接を有する低損失基板を選択することによって最小化され得る。適切な材料は、＞９９％の純アルミナを含み、損失／コスト利益の関して、現在の最良の選択である。サファイアまたはＭｇＯは、低損失正接を有するという点でアルミナよりも良好であるが、より高価である。すべてのこれらの材料は、バッファ層を用いることなくｆ−ｅ薄膜を許容し得、かつ、さらなる研磨を少しだけ用いるか、または用いずに許容可能である表面粗さを有する。半導体基板は、導電率が比較的高いため、好ましい選択ではない。損失正接の係数、表面粗さおよび価格に加えて、適切な基板は脆性であるべきでなく、より大口径のウェハとして製造され得、かつ広範囲の事前処理を行うことなく容易にメタライゼーションされ得る。
【００３９】
合成基板（ｆ−ｅ膜と基板）の全損失からＬｓｕｂを分離することは、ＥＭ場または回路シミュレーションソフトウェアを用いることによって達成され得る。例えば、Ｓｏｎｎｅｔ、ＭｏｍｅｎｔｕｍまたはＩＥ３Ｄが用いられ得る。従って、Ｌｓｕｂは、著しく低
減され、かつ正確に計算され得る。
【００４０】
Ｌｒａｄは、適切な遮蔽および設計によって消去され得、従って、通常、係数ではない。多様なフィルタ、特に、コムラインまたはヘアピン等の平面フィルタは、放射カップリングに依存して所望の性能を達成することが留意されたい。これらの場合、不用な浮遊カップリングが除去されないとしても低減される。
【００４１】
Ｌｍｅａｓは、回路損失誤差を著しく増加させ得る。なぜなら、わずかな追加的損失が、デバイスアンダーテスト（ＤＵＴ）の測定されたＱを低減するか、または、システムが、ＤＵＴの固有のＱを不明瞭にするからである。材料における誘電率および損失正接を測定する従来の方法は、当業者に周知の空洞共振器摂動技術である。しかしながら、Ｌ帯域では、キャビティのサイズがかなり大きくなる。ｆ−ｅ膜等の薄膜が（バルクに対して）１．５μｍ未満の膜厚の特徴を示す場合、測定誤差が大きくなり得ると、問題は非常に難しくなる。さらに、ｆ−ｅキャパシタ（またはフィルタ）は、それが用いられる態様と最も類似の態様で特性決定される。従って、ｆ−ｅ化合物または膜の特性決定する好適な方法は、マイクロストリップ共振器技術による方法である。
【００４２】
共振回路を測定するために、ネットワークアナライザが好適な選択肢である。測定損失を最小化し、最も正確な測定を達成するために、ＤＵＴの損失が較正され、ネットワークアナライザの全２ポート較正（ｆｕｌｌ  ｔｗｏ  ｐｏｒｔ  ｃａｌｉｂｒａｔｉｏｎ）を実行し、較正および測定の平均化が用いられる。
【００４３】
デバイス取り付け、基板、放射、および測定誤差損失コンポーネントの最小化または消去によって、全損失は、
Ｌｔｏｔ＝Ｌｇｅｏｍ＋Ｌｍｅｔａｌ＋Ｌｆ−ｅ＋ΔＬｍｉｓｃ      （４）
になる。
【００４４】
Ｌｔｏｔは、所与の強誘電体キャパシタジオメトリーの全損失であり、ＬｇｅｏｍおよびＬｍｅｔａｌは、そのジオメトリの不可欠な部分（ｉｎｔｅｇｒａｌ  ｐａｒｔｓ）である。これらの存在は、特定のデバイスの実損失を決定するために適切であるが、これらは、単に強誘電体材料に起因する損失を決定するために量子化および除去され得る。Ｌｇｅｏｍは、強誘電体材料が損失を有さないと仮定して、回路の正確な電磁的シミュレーションから決定され得、Ｌｍｅｔａｌは、導電表面粗度（適切である場合）および表皮深さを仮定する、金属損失の式を用いて決定され得る。ΔＬｍｉｓｃは、他の損失メカニズムの不完全な除去とＬｇｅｏｍ＋Ｌｍｅｔａｌの有限境界との組み合わせを表す。
【００４５】
（ａ）すべての損失メカニズムを説明する工程、および（ｂ）これらの損失を消去および限度内にとどめる工程の２工程プロセスは、強誘電体損失の正確な決定を可能にするだけでなく、低損失チューニング可能コンポーネントの正確な設計ガイドラインを確立することを支援する。Ｌｆ−ｅを正確に知ることにより、検討中の膜が提示される用途に用いられ得るか否かを最初に決定することが可能である。Ｌｆ−ｅを正確に知ることにより、さらに、強誘電体膜を用いる任意のタイプの最適設計のために必要なベース線が提供される。この知識は、損失正接がチューニング可能性と有効にトレードオフされる場合に必要である。簡単に言えば、正確な製造および測定技術は、一貫した強誘電体膜の損失特性をもたらす。
【００４６】
この損失解析に基づいて、低損失チューニング可能強誘電体コンポーネント、特に、チューニング可能強誘電体キャパシタが、多様なアプリケーションで設計、試験および実現され得る。（１）ギャップキャパシタ、（２）オーバーレイキャパシタ、および（３）インターデジタルキャパシタという３つの一般的なタイプのキャパシタに関する損失解析に
基づいた設計手順およびインプリメンテーションが後述される。
【００４７】
強誘電体チューニング可能ギャップキャパシタ２００は、図２に示される。ギャップキャパシタ２００は、基板層２０２、強誘電体層２０４、およびキャパシタンス誘導ギャップ２０８を規定する金属層２０６を備える。以下の設計のインプリメンテーションは、他のソースからの損失を最小化し、強誘電体幕２０４に起因する損失の正確な決定を可能にする。これは無線ハンドセットのＬ帯域（１〜２ＧＨｚ）における動作周波数を仮定するが、同じ方法が他の帯域で適用され得る。
【００４８】
１インプリメンテーションにおいて、基板２０２は、２０〜４０ミルの範囲の厚さを有する、９９．５％の純度のアルミナの層である。表面粗度は、約５μインチ  ｒｍｓ以下である。強誘電体層２０４は、０．１５〜２．０ミクロンの範囲の厚さを有するバリウムストロンチウムチタネート、ＢａｘＳｒ１−ｘＴｉＯ３（ＢＳＴＯ）の膜である。１．０μｍより大きい膜厚さの使用は、キャパシタンスおよびチューニング範囲を最大化する。
【００４９】
Ｂａ／Ｓｒフラクションの調整、ドーピングまたはアニーリングは、好適には、最低ｔａｎδを提供する一方で、必要とされるチューニング範囲を提供するように選択される。１実施形態において、室温の動作の場合、ｘ＝０．５（ＢａｘＳｒ１−ｘＴｉＯ３）である。これに代わる強誘電体材料もまた用いられ得る。金属層２０６は、約２．５μｍの厚さであり、これは、この金属層を電極アプリケーションのために適切にする。ギャップ２０８は、３０〜８０ミルの幅であり、エッジは、損失を最大限に低減するために丸くされる。ギャップ２０８によって示されるキャパシタンスは、０電圧ＤＣバイアスで０．６ｐＦ〜１．５ｐＦの範囲である。
【００５０】
ＥＭシミュレーションは、２ＧＨｚで約１ｐＦのキャパシタンスの場合、ギャップキャパシタは、損失正接を０．００２と仮定すると、７００より大きいＱを有し、損失正接を０．０５と仮定すると、３００より大きいＱを有することを示す。図３は、ギャップ幅と強誘電体層厚さとキャパシタンスとの間の関係を示すテーブルである。このデータは、ギャップキャパシタ試験回路のターゲット設計のために非常に有用である。図３における結果は、０Ｖ  ＤＣバイアスで１０００の誘電率を有する０．５ミクロンの厚さの強誘電体膜、９９．５％の純度のアルミナの４０ミル厚さの基板層、およびｆ−ｅ膜の０．００２の損失正接を想定する。
【００５１】
本発明による強誘電体オーバーレイキャパシタ３００は、図４に示される。キャパシタ３００は、基板３１０、バイアスパッド層３２０、強誘電体層３３０およびキャパシタパッド層３４０を備える。バイアスパッド層３２０は、ＤＣバイアスパッドを規定し、キャパシタパッド３４０は、キャパシタパッド３４２およびＤＣブロックキャパシタパッド３４４を規定する。
【００５２】
１インプリメンテーションにおいて、ベース基板３１０は、２０〜４０ミルの範囲の厚さを有するアルミナである。バイアスパッド層３２０は、約１００ｎｍの厚さを有するプラチナの層によって被覆された約２．０ミクロンの厚さを有する銀のベース電極層を備える。プラチナ層は、強誘電体層が成長する間、銀の層が酸化することを防ぐ。層３２０には、ＤＣバイアスを提供するために０．５〜１．０ＭΩの範囲の抵抗を接続するためのパッドが埋め込まれている。必要に応じて、より良好な接着を提供するために、薄い（１０ｎｍ）クロム層がアルミナと銀との間に挿入され得る。強誘電体層３３０は、約１ミクロンの厚さを有するＢＳＴＯの薄膜である。キャパシタパッド３４２は、８．０×４．０ミルの最小面積を有し、かつ約４．０×４．０ミルの面積を有する金または銀の電極が上に載せられる。ＤＣブロックキャパシタは、少なくとも１５０〜２００ｐＦのキャパシタンス、および約１００×１００ミクロンの面積を有する。接触パッド３４４の総面積は、最
小で７．０×８．０ミルである。
【００５３】
オーバーレイキャパシタは、０．８〜１．５ｐＦの範囲の最小キャパシタンスを有する。キャパシタ３００の一部分の拡大である図５に見出され得るように、キャパシタ３００の重なった領域は非常に小さい。１インプリメンテーションにおいて、重なった領域３５０は、０．３ミル×０．３ミルのサイズを有する。これは、０ボルトＤＣで約１０００のＢＳＴＯ誘電率、および約１．０ミクロンの膜厚さに基づく。パッド３４２および３２０は、キャパシタオーバーレイ領域３５０に向かって、およびこの領域からテーパーになる。テーパーは、１．０ミルの距離で４．０ミルから約０．２５ミルになっている。
【００５４】
キャパシタ３００の損失ターゲットは、１．０ｐＦの場合に２．０ＧＨｚで少なくとも３５０のＱである。必要に応じて、強誘電体膜３３０は、ドーピング、アニーリング、またはバッファ層（単数または複数）の使用を介してさらに最適化され得る。最後に、キャパシタンスの変化は、０〜２．５ボルトのバイアス電圧の変化に対して、好適には２：１（５０％）以上である。
【００５５】
本発明の１局面は、上述のキャパシタ構造が１例である、チューニング可能強誘電体コンポーネントの最適構造および設計基準である。本発明の別の局面は、チューニング可能強誘電体コンポーネントにおける損失を正確に特性決定するための測定方法および装置である。これらの方法は、共振器および狭帯域共振回路の使用を含む。狭帯域測定は適切である。なぜなら、測定されているデバイスは、狭帯域の周波数で動作するように設計されるからである。狭帯域（共振）測定は、さらに、好適である。なぜなら、狭帯域測定は、小さい損失の測定を容易にする効果を当然強化し、かつ測定をより正確にするからである。前の方法は、狭帯域デバイスにとって不適切および不正確である広帯域測定を含んでいた。これらの試験共振回路の本発明の２つのインプリメンテーション、すなわち、２次狭帯域帯域通過フィルタ、およびマイクロストリップ共振器回路（半波長または１／４波長）が記載される。
【００５６】
図６は、２つの強誘電体キャパシタ４１０および４１２を試験するように構成された共振狭帯域試験回路４００を示す。これは２次平面コムラインフィルタである。キャパシタ４１０および４１２は、図１および図２に関して記載されたように構成され、損失コンポーネントを最小化するように実現される。試験回路４００は、平面２次コムライン帯域通過フィルタを備え、強誘電体キャパシタ４１０および４１２とそれぞれ直列に結合された２つの共振器４０２および４０４を含む。ＤＣバイアス電圧は、キャパシタ４１０および４１２に印加される。キャパシタ４１０および４１２は、一まとまりの素子としてか、または基板上に直接プリントすることによって試験するために製造および搭載され得る。ＤＣブロックキャパシタ（約１８０ｐＦと等しいキャパシタンス）は、図示されない。集中構成において、キャパシタは、はんだ付けされるか、銀ペイントまたはペーストを用いて取り付けられる。これは、多様なデバイスの使用を可能にするが、この搭載方法に起因する大きく、かつ予測不可能な損失がある。プリントは、はんだ付けまたはボンディングが必要とされず、かつ直接的に製造するために低損失であるという点で有利である。しかしながら、用いられ得る基板のタイプは、強誘電体膜が存在するために制限され得る。ＤＣブロックキャパシタは図示されない。
【００５７】
応答は、ネットワークアナライザに接続された入力および出力線４０６および４０８を通じて測定される。共振器の中心周波数ｆ０の測定は、実キャパシタ値（上記の式（１）を参照）の決定を可能にし、ｆ０での挿入損失は、キャパシタＱを決定する。これらの測定値が取得された後、回路シミュレーションは、キャパシタンスおよびＱ値を取得するために用いられ得、結果が比較され得る。
【００５８】
本発明の試験法を用いて取得された試験結果と従来の試験法との劇的な差異を示すために、図７が参照される。図７におけるテーブルは、Ｋｙｏｃｅｒａ  Ｗｉｒｅｌｅｓｓ  Ｃｏｒｐｏｒａｔｉｏｎ（ＫＷＣ）（本発明の譲受人）との契約の下でＮａｖａｌ  Ｒｅｓｅａｒｃｈ  Ｌａｂｏｒａｔｏｒｙ（ＮＲＬ）、Ｗａｓｈｉｎｇｔｏｎ  ＤＣにおいて製造された強誘電体インターデジタルキャパシタサンプルから取得された測定データを提供する。ＮＲＬにおいて従来の試験法（この場合、ＨＰ４２９１Ｂ  インピーダンスアナライザおよびＣａｓｃａｄｅ  Ｔｅｃｈマイクロ波プローブ）を用いて、インターデジタルキャパシタサンプルから得られたキャパシタンスおよびＱ測定値は、ＫＷＣにおいて上述の新しい試験法を用いて、同じサンプルから得られた測定値と比較される。
【００５９】
この実験の目的で、インターデジタルキャパシタは、０．５〜１．２ｐＦの範囲のキャパシタンス、約５．０ミクロンのギャップ間隔、少なくとも１５０ミクロンのフィンガー幅、約０．５ミクロンの強誘電体膜厚さ、１．５〜２．５ミクロンの範囲の金属厚さ、および１００ミクロン以下のフィンガー長さを有するように製造された。
【００６０】
ＫＷＣ試験回路は、回路４００と同様の態様で構成される。これは、約１８００ＭＨｚで共振するように構成された２次平面チェビシェフ型帯域通過フィルタ（ｐｌａｎａｒ  Ｃｈｅｂｙｃｈｅｖ  ｂａｎｄｐａｓｓ  ｆｉｌｔｅｒ）である。インターデジタルキャパシタサンプル、一まとまりの素子キャパシタは、銀ペイントを用いて搭載および取り付けられた「フリップチップ」であった。バイアスは、通常Ｃ１≠Ｃ２であるという事実を補正するように印加され、ここで、Ｃ１およびＣ２は、フィルタの動作を補正するために必要とされる２つのコムライン帯域通過フィルタ負荷キャパシタである。Ｃ１がＣ２と等しいことが意図されるが、実際、Ｃ１＝Ｃ２は、めったに達成されない。より一般的なＣ１≠Ｃ２の状態は、補正されない場合、帯域通過挿入損失を著しく増加させる（Ｑ決定に関する限り）。
【００６１】
０．６〜０．８ｐＦの範囲の高いＱＡＴＣおよびＡＶＸチップキャパシタは、ベース線帯域通過挿入損失を確立するために用いられた。これらのチップキャパシタのＱは、試験周波数では６００〜８００の範囲であった。実キャパシタンス、およびインターデジタルキャパシタのＱを決定して、測定データと同じ共振周波数および帯域通過挿入損失を与えるためにＥａｇｌｗａｒｅ回路シミュレータが用いられた。
【００６２】
図７におけるデータは、実質的に最悪の場合のＱデータである。なぜなら、すべての可能な損失コンポーネントを除去（較正）するための試みがなされなかったためである。このような１つの損失コンポーネントは、線およびインターデジタルキャパシタごとに異なるボンディング（取り付け）損失を含む。別のものは、生じた共振器長さの不整合、キャパシタの位置の下のマイクロストリップギャップオープンエンド効果、および基本的インターデジタルキャパシタジオメトリから生じる損失である。これは、従来の方法と本発明を用いて取得されたＱ値の差異がなおさら著しい場合である。例えば、アルミナまたはＭｇＯ基板を用いるギャップキャパシタの直接的製造等のエラーソースのさらなる低減または消去のみがＱデータを改善する。
【００６３】
２次帯域通過フィルタの狭帯域共振試験回路としての使用は、いくつかの有利な点を有する。キャパシタデータは、動作周波数で抽出され得る。トポロジーは、単純、再現可能、および容易に製造される。測定値は、単純であり、測定値を得ることによって追加的エラーがほとんど存在しない。結果は、シミュレートされた結果と容易に比較され得る。留意されるべきいくつかの不利な点もある。上述のキャパシタンス値の差異の可能性は、増加した損失として測定データに表れ得る。しかしながら、バイアス電圧の１つをわずかに調整すると、この相違が補償され得る。さらに、浮遊キャパシタンスおよび結合は、取得されたＦ０およびＱ値に影響を及ぼし得る。これらの効果は、さらに、ＥＭ場シミュレー
タを介して説明され得る。ｆ−ｅキャパシタの不当な搭載は、２つの共振器の電気的長さのわずかな差異をもたらし、これはＩ．Ｌに直接的に追加される。ｆ−ｅキャップの位置合わせ不良は、さらに、それ自体が低Ｑとして表れる追加的損失をもたらす。
【００６４】
２次狭帯域共振試験回路４５０の別の実施形態は、図８に示される。試験回路４５０は、同軸共振チューニング可能フィルタの形態をとるが、モノブロック、ストリップ線またはマイクロストリップ等の他の共振器が用いられ得る。再び、強誘電体キャパシタ４５２および４５４は、一まとまりにされるかプリント化され得る。試験回路４５０は、さらに、同軸４分の１波長共振器４６２および４６４を備える。非強誘電体キャパシタ４７０（Ｃ２）は、共振器４６２と４６４との間に結合され、非強誘電体キャパシタ４７２と４７４（Ｃ１）との間は共振器の外側で結合される。この基本構造は、従来の固定的チューニング第２次上部容量性結合（ｆｉｘ−ｔｕｎｅｄ  ２ｎｄ  ｏｒｄｅｒ  ｔｏｐ  ｃａｐａｃｉｔｉｖｅｌｙ  ｃｏｕｐｌｅｄ）ＢＰＦである。
【００６５】
回路４５０を用いる測定技術は、以下の通りである。ＢＰＦ性能は、最初、所定の位置でｆ−ｅキャパシタなしで測定され、その後、ｆ−ｅキャパシタを用いて測定される。第１の実施例において、共振器中心周波数ｆ０１、およびフィルタの挿入損失ＩＬ１が、最初、強誘電体キャパシタなしで測定される。第２の実施例において、共振器中心周波数ｆ０２、およびフィルタの挿入損失ＩＬ２が、強誘電体キャパシタ４５２および４５４を用いて測定される。明らかに、共振器４４２および４４４が同じ長さである限り、ｆ０１は常にｆ０２よりも大きく、ＩＬ２は、常にＩＬ１よりも大きい。キャパシタンスＣｆｅは、ｆ０１〜ｆ０２から決定され得、Ｑ（Ｃｆｅ）は、シミュレーションと高い精度で比較することによってＩＬ１〜ＩＬ２から決定され得る。ｆ−ｅキャパシタは、もとの回路に追加される必要がない。むしろ、基本の上部容量性結合（ｂａｓｉｃ  ｔｏｐ  ｃａｐａｃｉｔｙ  ｃｏｕｐｌｅｄ）ＢＰＦは、ｆ−ｅキャパシタを用いて製造され得ず、第２のＢＰＦは、直接的にｆ−ｅキャパシタを用いて製造される。これは、最小の追加的損失チューニング可能試験回路をもたらす。なぜなら、これはｆ−ｅキャパシタの回路との直接的な製造を可能にするからである。
【００６６】
代替的試験回路は、ｆ−ｅキャパシタと共に用いられる場合、物理的により短い共振器４４２および４４４の使用を含む。これは、ＢＰＦを非ｆ−ｅＢＰＦと同じ共振周波数で、またはこれに近い共振周波数で共振させる。同じｆ−ｅキャパシタＱ抽出法が用いられる。
【００６７】
２次試験回路４５０は、２次試験回路４００と比べていくつもの有利な点を有する。回路４００および回路４５０の両方は、固有の狭帯域構造であるが、同軸共振器４６２および４６４は、非常に高いＱを有し得、その結果、非常に低い挿入損失をもたらす。固有の遮蔽に起因する、ほんの少しの浮遊結合が含まれる。さらに、回路４００に関するように、試験回路４５０は、試験回路であるだけでなく、実際の用途において帯域通過フィルタとして用いられ得る。しかしながら、回路４５０は、製造および試験が少し困難である。取り付けが決定的に影響し、かつ強誘電体キャパシタを追加することにより搭載に起因するさらなる損失がもたらされる。これは、Ｃ１およびＣ２を実現するために用いられ、かつ強誘電体キャパシタなしのさらなる回路を有する同じ回路上に強誘電体キャパシタを直接製造することによって克服され得る。
【００６８】
試験回路および方法は、２つの共振器ではなく、むしろ単一の共振器を用いることによってさらに単純化され得る。これはキャパシタ不整合の問題を解消する。生じた回路は、よりロバストであり、モデル化がより容易であり、かつより一層エラーを起こし難い。図７に示される結果はインターデジタルキャパシタに関する試験の結果であるが、ギャップまたはオーバーレイキャパシタは、有利に用いられ得、これは、ギャップおよびオーバー
レイキャパシタの両方がインターデジタルキャパシタよりも高いＱを有し得るからであることに留意されたい。
【００６９】
最も単純な形態のギャップ結合マイクロストリップ共振器を備える試験回路５００は、図９に示される。回路５００は、低損失基板５０２、およびギャップ５０８によって入力線５０６から分離されたマイクロストリップ共振器５０４を備える。共振器薄膜は、ギャップ５０８において堆積されて、強誘電体ギャップキャパシタを生成する。従って、共振器６０４およびギャップキャパシタは、単一の一体型の構造として製造される。あるいは、強誘電体材料は、共振器５０４の下に堆積され得、チューニング可能共振器を生成する。
【００７０】
基板５０２は、マグネシウム酸化物、９９％より高い純度を有するアルミナおよびサファイア等の高品質低損失基板である。基板５０２は、さらに、低Ｓ．Ｒ（５．０μインチ）を有する。共振器５０４は、半波長（開回路）または１／４波長（短絡回路）共振器のどちらかであり得る。半波長共振器は、より長いが製造が容易である一方で、１／４波長共振器は、より短いがビアを必要とする。近い臨界結合のためにギャップ５０８の幅が選択される。
【００７１】
ネットワークアナライザは、好適には、キャパシタンスおよびＱ測定値のために用いられ得る。ギャップキャパシタンスのモデルおよび金属損失の式は、ここで、ベース基板のＱと強誘電体薄膜のＱとからの複合である誘電体のＱを抽出するために用いられる。従って、ベース基板の損失を越える追加的損失は、強誘電体膜の損失を表す。最後に、Ｓ．ｔｏｎｃｉｃｈおよびＲ．Ｅ．Ｃｏｌｌｉｎによる「Ｄａｔａ  Ｒｅｄｕｃｔｉｏｎ  Ｍｅｔｈｏｄ  ｆｏｒ  Ｑ  Ｍｅａｓｕｒｅｍｅｎｔｓ  ｏｆ  Ｓｔｒｉｐ−Ｌｉｎｅ  Ｒｅｓｏｎａｔｏｒｓ」ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｉｎ  ＭＴＴ、Ｎｏ．９（１９９２年９月）１８３３〜１８３６ページ（参考のため、本明細書中に援用される）に概説されたデータ等の測定データの適切な解析がキャパシタアンダーテストのＱまたは損失を正確に抽出することが必要とされる。
【００７２】
ここで、図６〜図８に記載された２次狭帯域共振試験法および回路を、図９に記載されたギャップが結合された単一共振器試験法および回路と比較することが有用である。ギャップ結合単一共振器は、小型、単純、および製造が非常に容易であるという点で有利である。これは、入力および出力キャパシタＣ１の可能な不整合をチューニングすることを必要としない。しかしながら、強誘電体損失正接を基板全体および結合キャパシタ損失から抽出することはより困難である。他方、２次共振回路は、試験回路であることに加えて実際のデバイスであり得る。さらに、測定データと、シミュレーションデータ、または高Ｑを有する非強誘電体キャパシタを用いて取得されたデータのどちらかとの比較が非常に容易である。２次回路の不利な点は、これらがより大きく、より複雑な回路であること、および、最小挿入損失を取得するために必要とされ得る強誘電体キャパシタのチューニングがより多く必要とされ得ることである。
【００７３】
図１０ａおよび図１０ｂは、好適な共振試験回路６００を示す。回路６００は、単一共振器帯域通過フィルタの形態をとる。回路６００の模式図である図１０ａを参照して、回路６００は、共振器６２０に結合された強誘電体キャパシタ６１０を備える。キャパシタ６３０および６４０（Ｃ１）は、共振器を測定機器に接続する入力および出力キャパシタである。
【００７４】
図１０ｂは、平面化した回路６００である。見出され得るように、キャパシタ６１０および共振器６２０は、一体型のコンポーネントとして製造される。強誘電体膜６１６は、低損失基板６０２上に堆積される。共振器６２０および導電パッド６１２は、ギャップ６
１４によって強誘電体膜６１６を介して分離され、強誘電体ギャップキャパシタ６１０を規定する。ＤＣバイアス電圧は、パッド６１２に印加され、かつバイアス抵抗器６２５を含み得る。ＤＣブロックキャパシタ６１８は、パッド６１２とグラウンドとの間に接続される。キャパシタ６３０および６４０は、キャパシタギャップを形成するために共振器６２０から分離された基板６０２上に堆積された導電ストリップ６３２および６４２によって実現される。
【００７５】
１インプリメンテーションにおいて、基板６０２は、９９．５％の純度のアルミナから形成され、約４０ミルの厚さおよび約５．０μインチのＳＲを有する。強誘電体膜６１６は、約１．０μｍの厚さを有し、かつギャップキャパシタ６１０の領域においてのみ堆積される。マイクロストリップ６１２および６２０は、４〜６μｍの厚さを有し、かつ約１０μｍの間隔が空けられ、ギャップ６１４を規定する。共振器６２０の長さは、構造全体（キャパシタ６１０および共振器６２０）が所望の周波数帯域で共振するように選択される。１インプリメンテーションにおいて、共振器６２０は、１／４波長共振器である。特定の共振周波数が所望または必要とされる場合、共振周波数を微調整するためにさらなる製造サイクルが用いられ得る。
【００７６】
共振器６２０は、マイクロストリップ、同軸またはストリップ線共振器として構成され得る。平面マイクロストリップ構成は、回路６００からのキャパシタンスおよびＱ値の抽出をより容易にするので好適である。一体型のコンポーネント構造（すなわち、共振器６２０／キャパシタ６１０等の一体型のギャップキャパシタを有する共振器）は、別々の共振器および一まとまりの素子キャパシタを使用するよりも有利である。なぜなら、予測不可能であり、かつ一まとまりの素子キャパシタによって導入された損失およびエラーを測定することが困難なキャパシタが取り除かれるからである。
【００７７】
回路６００等の単一共振器通過帯域試験回路を用いる試験方法は、以下のように進行する。第１に、一体型のギャップキャパシタを有する単一共振器通過帯域フィルタ試験回路が上述のように製造される。正確な薄膜の製造および処理技術は、所望のジオメトリおよび特性が獲得されることを確実にするために用いられる。好適には、±０．５ミクロンの範囲の許容誤差の技術が用いられる。一旦回路が製造されると、中心周波数ｆ０挿入損失ＩＬ０が測定される。好適には、これらの測定値は、フル２ポート較正によって、および平均化を用いて較正されるネットワークアナライザを用いて取得される。
【００７８】
次に、同一の回路が、Ｓｏｎｎｅｔ、ＩＥ３ＤまたはＭｏｍｅｎｔｕｍ等の電磁場シミュレーションツールで設計および分析される。最初に、シミュレーションは、強誘電体膜に起因する損失（すなわち、０の損失正接）を想定する。強誘電体誘電率が、その後、試験回路において測定されたものと同じ中心周波数ｆ０を与えるようにギャップ領域において調整される。ＩＬ０は、その後、強誘電体ギャップキャパシタのみに関して計算される。この値は、その後、金属と関連した損失コンポーネントＬｍｅｔａｌを説明するシミュレーションで用いられる。
【００７９】
次に、別の回路シミュレーションが動作するが、今回は、非ゼロ損失正接を用いる。１インプリメンテーションにおいて、０．００３の損失正接が用いられ、ＩＬ０が再計算される。この双方向プロセスは、試験回路から測定された挿入損失ＩＬ０が取得されるまで継続され、これにより、回路の損失正接の非常に正確な近似値が算出され、かつ特定の構造に基づく損失コンポーネントＬｇｅｏｍが試験される（この場合、ギャップキャパシタ）。
【００８０】
ＳＲ−ＢＰＦのベースライン性能は、ｆ−ｅ膜を有しない回路を製造することによって確立され得る。生じた共振周波数は、当然、負荷キャパシタ６１０が小さくなると、より
高くなる。これにより、ＳＲ−ＢＰＦの形状および周波数応答全体に関する正確な情報が提供される。
【００８１】
回路６００は、強誘電体ギャップによって導入された損失を測定するための精密なメカニズムであるばかりでなく、無線ハンドセット等の幅広い用途において実装され得る低損失チューニング可能フィルタ用の基本構成単位でもある。本明細書中に教示されたように構成された狭帯域共振回路は、典型的なＲＦトランシーバの複数のコンピーネントの効率を強化し、かつこれにチューニング可能性を追加するために用いられ得る。本発明が実装されるＲＦコンポーネントの実施例は、デュープレクサ、アイソレータ、整合回路、電力増幅器、マルチプレクサ、帯域通過フィルタおよび低雑音増幅器を含み得るが、これらに限定されない。チューニング可能な各素子を用いて、複数の回路ブロックを用いて、マルチバンドモードを収容することが２つ用になる。必要に応じて、共振回路は、所望のフィルタおよびシステムを生成するために適切な態様でカスケード接続され得、コストおよびサイズを低減する一方で、システム性能を大幅に改善する。典型的な無線ハンドセットのコンポーネントの多くはチューニング可能性によって利益を得る。
【００８２】
本明細書中に含まれる記載および図面は、本発明の特定の実施形態であり、本発明によって広く考えられる主題を表す。しかしながら、本発明は、当業者に明らかである他の実施形態を含む。したがって、本発明の範囲は、添付の請求項によってのみ制限される。
【図面の簡単な説明】
【００８３】
【図１】図１は、薄い強誘電体膜で製造されたインターデジタルキャパシタの平面図である。
【図２】図２は、本発明のチューニング可能強誘電体ギャップキャパシタの断面図である。
【図３】図３は、ギャップ幅と強誘電体層厚さとキャパシタとの間の関係を示すテーブルである。
【図４】図４は、本発明による強誘電体オーバーレイキャパシタの平面図である。
【図５】図５は、図４のオーバーレイキャパシタの一部分の分解図である。
【図６】図６は、本発明による２次狭帯域共振試験回路である。
【図７】図７は、図６の試験回路を用いて取得されたデータを従来の試験法を用いて取得されたデータと比較するテーブルである。
【図８】図８は、本発明による２次狭帯域共振試験回路の別の実施形態である。
【図９】図９は、本発明による単一共振器狭帯域試験回路である。
【図１０ａ】図１０ａは、本発明による単一共振器狭帯域試験回路の別の模式図である。
【図１０ｂ】図１０ｂは、図１０ａの回路模式図の平面化である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０ａ】
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【図１０ｂ】
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