(57)【要約】【課題】  スイッチングノイズの積算値をメタステーブルの影響を受けることなく適正に取り込むことが可能なスイッチングノイズを利用した通信装置を提供する。【解決手段】  通信データによってスイッチング周波数を変化することが可能なスイッチング電源を有する送信側要素と、スイッチング電源の出力に接続される受信要素とを備えている。受信要素は、送信側要素のスイッチング電源の出力に重畳されたスイッチングノイズを受信信号パルスに変換する手段（２１）と、受信信号パルスを積算する手段（２２）と、取り込み制御パルスを発生する手段（２３〜３１）と、取り込み制御パルスに基づいて受信信号パルスの積算値を取り込み、その取り込んだ積算値を基準クロックの発生タイミングでラッチするラッチ手段（３２）と、  ラッチした積算値に基づいて通信データを認識する手段と、を有する。取り込み制御パルスを発生する手段（２３〜３１）は、受信信号パルスの状態変化後に取り込み制御パルスを発生させるように構成されている。【選択図】  図５
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【特許請求の範囲】
【請求項１】
通信データによってスイッチング周波数を変化することが可能なスイッチング電源を有する送信側要素と、前記スイッチング電源の出力に接続される受信要素とを備え、前記受信要素は、
前記送信側要素のスイッチング電源の出力に重畳されたスイッチングノイズを受信信号パルスに変換する手段と、
前記受信信号パルスを積算する手段と、
取り込み制御パルスを発生する手段と、
前記取り込み制御パルスに基づいて前記受信信号パルスの積算値が入力され、その入力された積算値を基準クロックの発生タイミングでラッチするラッチ手段と、
前記ラッチした積算値に基づいて前記通信データを認識する手段と、を有し、
前記取り込み制御パルスを発生する手段は、前記受信信号パルスの状態変化後に前記取り込み制御パルスを発生させるように構成されていることを特徴とするスイッチングノイズを利用した通信装置。
【請求項２】
前記スイッチング電源はスイッチングレギュレータであることを特徴とする請求項１に記載のスイッチングノイズを利用した通信装置。
【請求項３】
前記取り込み制御パルスを発生する手段は、
前記受信信号パルスの発生周期以上の時間幅を有する積算値取り込みタイミング信号を、前記通信データの転送周期に対応する周期で発生するタイミング信号発生手段を備え、
前記積算値取り込みタイミング信号の発生期間における前記受信信号パルスの状態変化時点から前記受信信号パルスの最小時間幅よりも小さい所定の時間だけ遅延した時点で前記取り込み制御パルスを発生するように構成されていることを特徴とする請求項１に記載のスイッチングノイズを利用した通信装置。
【請求項４】
前記基準クロックは、前記受信信号パルスの最小時間幅内において立ち上がりエッジもしくは立ち下がりエッジが３以上存在しえる周波数に設定され、
前記取り込み制御パルス発生手段は、
前記積算値取り込みタイミング信号の発生期間における前記受信信号パルスを取り込んで前記基準クロックにより該受信信号パルスをラッチする第１のフリップフロップと、該第１のフリップフロップの出力を取り込んで前記基準クロックにより該出力をラッチする第２のフリップフロップと、該第２のフリップフロップの出力を取り込んで前記基準クロックにより該出力をラッチする第３のフリップフロップと、前記第２のフリップフロップの出力と前記第３のフリップフロップの反転出力との論理積を取るアンド回路と、を備えることを特徴とする請求項３に記載のスイッチングノイズを利用した通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信データによって変調されたスイッチングノイズを送信する送信手段と、前記変調されたスイッチングノイズを受信し、このスイッチングノイズに基づいて前記通信データを復調する受信手段とを備えるスイッチングノイズを利用した通信装置に関する。
【背景技術】
【０００２】
スイッチング電源と、このスイッチング電源の出力が供給される周辺装置（半導体装置等）との間で上記スイッチング電源のスイッチングノイズを利用して通信を行う技術が提案されている。
この先行技術では、上記スイッチング電源の出力にスイッチングノイズが重畳していることに着目して、送信側である上記スイッチング電源において、そのスイッチング周波数を通信データによって変調するようにしている（例えば、特許文献１参照）。これにより、受信側である上記周辺装置には、上記通信データによって変調されたスイッチングノイズが伝送されることになる。そこで、周辺装置においては、上記スイッチングノイズを所定期間積算カウンタで積算するとともに、その積算値を基準クロック信号に同期してラッチ手段である記憶素子に取り込み、その取り込んだ積算値に基づいて上記通信データ復調するようにしている（例えば、特願２００５−３１６２８６号）。
【０００３】
【特許文献１】特開２００５−３３５３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記送信側と受信側は非同期で動作している。このため、上記カウンタの積算値を記憶要素（ラッチ要素）に取り込む際、上記基準クロックの発生タイミングと上記積算カウンタの積算動作との関係で上記記憶要素がいわゆるメタステーブル（meta-stable）状態になって、積算カウンタの積算値が適正に該記憶要素に取り込まれないことがある。この場合、上記通信データが適正に認識されないことになる。
一方、上記周辺装置に供給されるスイッチングレギュレータの出力中に、他の電子部品等で発生した外来ノイズが混入することがある。この場合には、この外来ノイズも上記積算カウンタで積算されることになるから、やはり、上記メタステーブルに起因した不都合を生じるおそれがある。
【０００５】
そこで、本発明は、スイッチングノイズの積算値をメタステーブルの影響を受けることなく適正に取り込むことが可能なスイッチングノイズを利用した通信装置を提供することを目的としている。
【課題を解決するための手段】
【０００６】
本発明は、通信データによってスイッチング周波数を変化することが可能なスイッチング電源を有する送信側要素と、前記スイッチング電源の出力に接続される受信要素とを備えている。前記受信要素は、前記送信側要素のスイッチング電源の出力に重畳されたスイッチングノイズを受信信号パルスに変換する手段と、  前記受信信号パルスを積算する手段と、取り込み制御パルスを発生する手段と、前記取り込み制御パルスに基づいて前記受信信号パルスの積算値が入力され、その入力された積算値を基準クロックの発生タイミングでラッチするラッチ手段と、  前記ラッチした積算値に基づいて前記通信データを認識する手段と、を有し、前記取り込み制御パルスを発生する手段は、前記受信信号パルスの状態変化後に前記取り込み制御パルスを発生させるように構成されている。
【０００７】
前記スイッチング電源は、例えば、スイッチングレギュレータである。
前記取り込み制御パルスを発生する手段は、前記受信信号パルスの発生周期以上の時間幅を有する積算値取り込みタイミング信号を、前記通信データの転送周期に対応する周期で発生するタイミング信号発生手段を備え、前記積算値取り込みタイミング信号の発生期間における前記受信信号パルスの状態変化時点から前記受信信号パルスの最小時間幅よりも小さい所定の時間だけ遅延した時点で前記取り込み制御パルスを発生するように構成することができる。
【０００８】
前記基準クロックは、例えば、前記受信信号パルスの最小時間幅内において立ち上がりエッジもしくは立ち下がりエッジが３以上存在しえる周波数に設定される。この場合、前記取り込み制御パルス発生手段は、前記積算値取り込みタイミング信号の発生期間における前記受信信号パルスを取り込んで前記基準クロックにより該受信信号パルスをラッチする第１のフリップフロップと、該第１のフリップフロップの出力を取り込んで前記基準クロックにより該出力をラッチする第２のフリップフロップと、該第２のフリップフロップの出力を取り込んで前記基準クロックにより該出力をラッチする第３のフリップフロップと、前記第２のフリップフロップの出力と前記第３のフリップフロップの反転出力との論理積を取るアンド回路と、を備えるように構成される。
【発明の効果】
【０００９】
本発明によれば、ラッチ手段への積算値の読み取りタイミングが積算動作の行われた後に設定されるので、このラッチ手段にメタステーブル状態が生じることを回避することができる。したがって、積算値を上記ラッチ手段に正しくラッチして、スイッチングノイズを用いた通信の信頼性を向上することができる。
【発明を実施するための最良の形態】
【００１０】
図１は、本発明に係るスイッチングノイズを利用した通信装置の一実施形態を示している。この実施形態に係る通信装置は、送信側要素の一例であるスイッチングレギュレータ（スイッチング電源）１と、このスイッチングレギュレータ１の出力に接続されて給電される受信側要素２とを示している。
ＤＣ−ＤＣコンバータとしての機能を有するスイッチングレギュレータ１は、パルス幅変調回路３、出力電圧フィードバック回路４、ドライブ回路５、半導体スイッチ６ａ，６ｂ、リアクトルＬおよびコンデンサＣを備え、入力電圧Ｖinを半導体スイッチ６ａ，６ｂによってスイッチングして、基準電圧Ｖrefで規定される目標値に対応した電圧Ｖoutを出力するものである。
【００１１】
パルス幅変調回路３は、一定振幅の三角波信号Ｖoscを発生する三角波発生器７と、三角波信号Ｖoscと出力電圧フィードバック回路４の出力である誤差電圧信号ＶFB（Ｖref−Ｖoutに対応する）とを比較してパルス幅変調信号を発生するコンパレータ８とを備えている。なお、誤差電圧信号ＶFBは、パルス幅変調回路３における被変調信号となる。
【００１２】
図２は、三角波発生器７の構成例を示す回路図である。
三角波発生器７は、タイミングコンデンサＣTと、このタイミングコンデンサＣTの充放電経路を切替えるための半導体スイッチ７１ａ（ｐＭＯＳトランジスタ），７１ｂ（ｎＭＯＳトランジスタ）と、コンデンサ充電用の電流源７２ａおよび７３ａと、コンデンサ放電用の電流源７２ｂおよび７３ｂと、タイミングコンデンサＣTの端子電圧Ｖoscをそれぞれ上側閾値電圧ＶOU、下側閾値電圧ＶOLと比較するコンパレータ７４ａ，７４ｂと、フリップフロップ７５とを備えている。
【００１３】
ここで、Ｖosc＜ＶOUの関係が成立しかつフリップフロップ７５の出力Ｑの論理レベルが「Ｌ」である状態を初期状態として、上記三角波発生器７の動作を説明する。
この初期状態においては、半導体スイッチ７１ａがオンされて、タイミングコンデンサＣTが電流源７２ａの電流で充電されるので、図３に示すように、出力電圧Ｖoscが一定の変化率で上昇する。電圧Ｖoscが上昇して上側閾値電圧ＶOUを超えると、コンパレータ７４ａがフリップフロップ７５をセットするので、該フリップフロップ７５の出力Ｑの論理レベルが「Ｈ」に切り替わる。これに伴い、半導体スイッチ７１ａがオフするとともに半導体スイッチ７１ｂがオンするので、タイミングコンデンサＣTが電流源７２ｂの電流により放電され、その結果、出力電圧Ｖoscが一定の変化率で下降する。
電圧Ｖoscが下降して下側閾値電圧ＶOLを下回ると、コンパレータ７４ｂがフリップフロップ７５をリセットするので、該フリップフロップ７５の出力Ｑの論理レベルが「Ｌ」に切り替わる。三角波発生器７は、このような動作を繰り返すことにより図示のような一定振幅の三角波信号Ｖoscを発生する。
【００１４】
次に、電流選択スイッチ７６ａ，７６ｂをオンすると、電流源７６ａ，７６ｂの電流もそれぞれタイミングコンデンサＣTの充電および放電に寄与することになるので、周期が短くなって三角波信号Ｖoscの周波数が増加する。
上記電流選択スイッチ７６ａ、７６ｂは、図示していない通信データ形成装置から与えられる通信データに基づいてオンオフされる。そして、これらのスイッチ７６ａ、７６ｂが共にオンおよびオフしているとき、それぞれ三角波信号Ｖoscの周波数がｆ1およびｆ2に規定される。
【００１５】
図１において、パルス幅変調回路３は、上記三角波信号ＶoscをＰＷＭキャリア信号とするパルス幅変調信号をドライブ回路５に出力して半導体スイッチ６ａ，６ｂをスイッチングする。したがって、スイッチングレギュレータ１からは、基準電圧Ｖrefで規定された電圧Ｖoutが出力される。
このスイッチングレギュレータ１の出力電圧Ｖoutは、リアクトルＬおよびコンデンサＣで平滑されているものの、上記三角波信号Ｖoscの周波数に対応する周期のスイッチングノイズ（リップル）が重畳される。すなわち、三角波信号Ｖoscの周波数がｆ1およびｆ2である場合には、それぞれ周期（１／ｆ1）および（１／ｆ2）のスイッチングノイズが重畳される。
【００１６】
上記通信データ形成装置は、例えば３ビットからなる通信データ “１”，“０”，“１”を形成する。この場合、このデータの各ビットのデータが図４に示すＴ0周期（データ転送周期）で通信データ形成装置から三角波発生器１１に順次入力される。したがって、データ変化“１”→“０”→“１”に応じてスイッチングノイズの周期が（Ｔ1＝１／ｆ1）→（Ｔ2＝１／ｆ2）→（Ｔ1＝１／ｆ1）という形態で変調されることになる。なお、図４には、スイッチングノイズが後述する包絡線検波により得られる矩形波として示されている。
【００１７】
受信側要素２は、スイッチングレギュレータ１の出力電圧Ｖoutを電源として作動する図示していない半導体装置（メモリ、表示デバイス等）を有するとともに、上記スイッチングノイズに基づいて通信データを認識するための図５に示すような処理手段を有している。なお、この処理手段もスイッチングレギュレータ１の出力電圧Ｖoutを電源として作動する。
【００１８】
図５において、包絡線検波回路２１は、スイッチングレギュレータ１の出力電圧Ｖoutに含まれた図６（ａ）に示すスイッチングノイズおよび外来ノイズを包絡線検波して、同図（ｂ）に示す包絡線検波パルスを得るとともに、この包絡線検波パルスを閾値電圧と比較して同図（ｃ）に示す矩形状の受信信号パルスを得るものである。
包絡線検波回路２１によってスイッチングノイズおよび外来ノイズを包絡線検波すると、該包絡線検波回路２１の時定数の関係で、前者のノイズと後者のノイズのいずれが検波された場合でも同一の包絡線検波パルスが得られることになる。
したがって、所定電位の上記閾値電圧を用いて包絡線検波パルスを矩形波（受信信号パルス波）に変換すると、上記包絡線検波回路２１の時定数と上記閾値電圧の関係に従い、この矩形波の最小「Ｈ」レベル幅Ｈminおよび最大「Ｌ」レベル幅Ｌmaxが決定される。そして、同図の右方側に示すように、外来ノイズがその直前のスイッチングノイズの一部に重なる形態で発生した場合には、それらのノイズについての包絡線検波パルスが閾値電圧よりも高い領域で連続することから、上記矩形波が最大「Ｈ」レベル幅Ｈmaxを示すことになる。
【００１９】
積算カウンタ２２は、上記矩形波からなる受信信号パルスをその立ち上がりのタイミングで積算する。
積算カウンタ５２のカウントタイミングは、外来ノイズが受信されない場合にほぼ一定になる。しかし、外来ノイズが受信される場合には、図６（ｄ）に示すように、そのカウントタイミングが変動することになる。
【００２０】
制御用クロック生成回路２３は、図７（ａ）に示す制御用クロックを発生する。この制御用クロックの周波数は、図２に示した三角波発生器１１から出力される三角波信号Ｖoscの周波数ｆ1，ｆ2のうちの高い方の周波数ｆ1に、もしくはそれとほぼ等しい周波数に設定されている。換言すると、制御用クロックの周波数は、上記スイッチングノイズの発生周期Ｔ1，Ｔ2のうちの短い方の周期Ｔ1に、もしくはそれとほぼ等しい周期に設定されている。また、周期Ｔ2でも受信信号パルスを確実に捉えるために、Ｔ2−Ｔ1＜Ｈminとするとよい。
【００２１】
定周期カウンタ２４は、同図（ｂ），（ｃ）に示すように、上記制御用クロックを積算し、その積算値がプリセット値になる度に所定時間幅の積算値取り込みタイミング信号を出力し、その後に積算値をリセットする。なお、上記プリセット値は、上記積算値取り込みタイミング信号の発生周期が図４に示す周期Ｔ0に一致もしくはほぼ一致するように設定されている。また、この実施形態では、上記積算値取り込みタイミング信号の時間幅を制御用クロックの周期に対応する時間幅に設定しているが、それ以上の時間幅を有していても良い。
【００２２】
ラッチ用クロック生成回路２５は、図６（ｃ）に示す受信信号パルスの最小時間幅Ｈmin内において立ち上がりエッジもしくは立ち下がりエッジが３以上存在しえる周波数のクロックＣＬＫ２を形成するものである。
ここで、図８を参照してこのラッチ用クロック生成回路２５の構成の一例について説明する。
図８に示すラッチ用クロック生成回路２５は、三角波発生回路２５１、基準電圧回路２５２、コンパレータ２５３−１〜２５３−５、アンド回路２５４ａ〜２５４ｆおよびオア回路２５５を備えている。
【００２３】
このラッチ用クロック生成回路２５において、三角波発生回路２５１は、図９に示す制御用クロック（図５の制御用クロック生成回路２３から与えられる）に同期しかつこのクロック信号と同じ周期を有する一定振幅の三角波信号を発生する。また、基準電圧回路２５２は、上記三角波信号の最低値ＶOLとピーク値ＶOUとの間を均等に分圧した値を有する基準電圧Ｖref1〜Ｖref5を発生する。
コンパレータ２５３−１，２５３-２，２５３-３，２５３-４および２５３−５は、それぞれ上記三角波信号と基準電圧基準電圧Ｖref1，Ｖref2，Ｖref3，Ｖref4およびＶref5を比較し、図９に示す信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，ＯＵＴ４およびＯＵＴ５を出力する。
【００２４】
アンド回路２５４ａには制御用クロックおよび信号ＯＵＴ１が、アンド回路２５４ｂには制御用クロック、信号ＯＵＴ１およびＯＵＴ２が、アンド回路２５４ｃには制御用クロック、信号ＯＵＴ２およびＯＵＴ３が、アンド回路２５４ｄには制御用クロック、信号ＯＵＴ３およびＯＵＴ４が、アンド回路２５４ｅには制御用クロック、信号ＯＵＴ４およびＯＵＴ５が、アンド回路２５４ｆには制御用クロックおよび信号ＯＵＴ５がそれぞれ入力される。
これにより、アンド回路２５４ａ〜２５４ｆから図９に符号ａ〜ｆを付した信号がそれぞれ出力され、その結果、オア回路２５５からは制御用クロックの１周期の間にクロックＣＬＫ２として６つの信号ｅ，ｃ，ａ，ｂ，ｄ，ｆが順次出力されることになる。
【００２５】
図５に示すアンド回路２６の一方および他方の入力には、それぞれ上記ラッチ用クロック生成回路２５から出力されるラッチ用クロックＣＬＫ２および定周期カウンタ２４から出力される図７の積算値取り込みタイミング信号がそれぞれ入力される。
したがって、図７（ｅ）に示すように、取り込みタイミング信号の発生期間において図９に示すクロックＣＬＫ２（信号ｅ，ｃ，ａ，ｂ，ｄ，ｆ）がアンド回路２６から出力されることになる。
【００２６】
上記クロックＣＬＫ２は、従属接続されたＤフリップフロップ２７〜２９のクロック入力および後述の積算値データフリップフロップ３２のクロック入力に与えられる。Ｄフリップフロップ２７，２９はクロック入力の立ち上がりで、Ｄフリップフロップ２８はクロック入力の立ち下がりで、それぞれ入力データの読み込みを行う。したがって、上記取り込みタイミング信号の発生期間において発生した受信信号パルスがフリップフロップ２７のＤ入力に加えられると、クロックＣＬＫ２によってフリップフロップ２７〜２９の出力ＦＦ１〜ＦＦ３が図７（ｆ）〜（ｇ）に示すように変化する。
【００２７】
これにより、フリップフロップ２８の出力とフリップフロップ２９の反転出力の論理積をとるアンド回路３０からは、図７（ｉ）に示す取り込み制御パルス、つまり、取り込みタイミング信号の発生期間における受信信号パルスの立ち上がり時点から所定時間遅延した取り込み制御パルスが発生する。マルチプレクサ３１は、この取り込み制御パルスによって作動され、その結果、積算カウンタ２２の積算値がデータフリップフロップ３２に取り込まれる（ラッチされる）。なお、データフリップフロップ３２は、実際は複数段のフリップフロップで構成されている。
【００２８】
このように、本実施形態によれば、上記受信信号パルスの立ち上がり時点から所定時間（受信信号パルスの時間幅Ｈmaxよりも短い時間である）遅延した上記取り込み制御パルスによって積算カウンタ２２の積算値がデータフリップフロップ３２のデータ入力に取り込まれる。つまり、前記受信信号パルスが積算カウンタ２２で積算された後に、その積算値がマルチプレクサ３１により選択されてデータフリップフロップ３２に入力される。そして、マルチプレクサ３１による積算値のデータフリップフロップ３２への入力が終了した直後に発生するクロックＣＬＫ２によってデータフリップフロップ３２がラッチ動作する。なお、図７では制御用クロックと受信信号パルスの立ち上がりが同期しているが、同期していなくてもよい。
これにより、積算値データフリップフロップ３２にいわゆるメタステーブル（meta-stable）状態が生じることを回避することができ、その結果、積算カウンタ２２の積算値がデータフリップフロップ３２に正しくラッチされることになる。
【００２９】
積算値データフリップフロップ３２にラッチされた積算カウンタ２２の積算値は、比較基準値設定器３４で設定された比較基準値とコンパレータ３３において比較される。比較基準値は、図４に示す時間Ｔ0における周期Ｔ1，Ｔ2のスイッチングノイズの基準発生個数Ｎ1，Ｎ2に基づいて設定されている。そこで、コンパレータ３３は、上記積算値と比較基準値との比較に基づいて積算値と上記基準発生個数Ｎ1，Ｎ2との対応関係、つまり、該積算値と前記通信データの “１”，“０” との対応関係を判定する。
【００３０】
積算カウンタ２２は、例えば、フリップフロップ２８の反転出力ＦＦ２Ｂとフリップフロップ２９の出力ＦＦ３の論理積（ＦＦ２Ｂ・ＦＦ３）によってリセットされ、再び前記受信信号パルスの積算を開始する。そして、この積算カウンタ２２の積算値は、前記積算値取り込みタイミング信号の発生周期（図４のデータ転送周期Ｔ0に対応）で発生する前記取り込み制御パルスに基づいて再びデータフリップフロップ３２にラッチされ、前述のようにコンパレータ３３において比較処理される。
このようにしてコンパレータ３３においては、前記通信データが復元、認識される。そして、この通信データは、例えば受信側要素２に設けられた半導体装置の制御等に活用される。
【００３１】
以上においては、スイッチングノイズに基づく受信信号パルスが積算値取り込みタイミング信号の発生タイミング（図７（ｃ）に示す積算値取り込みタイミング信号がＨ（ハイ）になっている期間）で発生した場合について説明したが、前記外来ノイズに基づく受信信号パルスが積算値取り込みタイミング信号の発生タイミングで発生する場合においても上記と同様の積算値の取り込み処理およびラッチ処理が実行される。
なお、前記マルチプレクサ３１は、上記取り込み制御パルスがオフされた後、積算値データフリップフロップ３２にラッチされた積算値のデータを該データフリップフロップ３２のデータ入力に加える。したがって、積算値データフリップフロップ３２にラッチされた積算値は、次の取り込み制御パルスでマルチプレクサ３１が作動されるまで保持されることになる。
【００３２】
上述したように、本実施形態によれば、スイッチングノイズの積算値をデータフリップフロップ３２に適正に取り込んでラッチさせることが可能であるので、スイッチングノイズを用いた通信の信頼性を向上することができる。
【図面の簡単な説明】
【００３３】
【図１】本発明に係るスイッチングノイズを利用した通信装置の実施形態を示すブロック図である。
【図２】三角波発生器の構成例を示す回路図である。
【図３】三角波発生器で発生される三角波と、フリップフロップの出力信号を示す波形図である。
【図４】通信データの各転送周期におけるスイッチングノイズの発生形態を例示した模式図である。
【図５】スイッチングノイズに基づいて通信データを復調する手段の構成例を示すブロック図である。
【図６】スイッチングノイズを受信信号パルスに変換するための処理を示すタイムチャートである。
【図７】受信信号パルスの取り込み処理を示すタイムチャートである。
【図８】クロック発生回路の構成例を示す回路図である。
【図９】クロック発生回路の動作を示すタイムチャートである。
【符号の説明】
【００３４】
１  スイッチングレギュレータ
２  受信側要素
３  パルス幅変調回路
７  三角波発生器
２１  検波回路
２２  積算カウンタ
２３  制御用クロック生成回路
２４  定周期カウンタ
２５  ラッチ用クロック生成回路
２７〜２９  フリップフロップ
３２  積算値データフリップフロップ
３３  コンパレータ
３４基準値設定器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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