(57)【要約】【課題】ＣＭＯＳ回路と差動回路の両方の利点を生かした回路方式として擬似差動回路があるが、プロセスばらつき等を考慮すると、正・負出力のクロスポイントが一定ではなく、出力波形のデューティのばらつきも大きくなるという欠点がある。【解決手段】本発明にかかる半導体回路は、第１の電源と出力端子との間に接続され入力信号が印加される第１導電型の第１トランジスタと、第２の電源と前記出力端子との間に接続される第２導電型の第２トランジスタと、前記第１の電源と前記出力端子との間に接続される第２導電型の第３トランジスタと、前記第２の電源と前記出力端子との間に接続される第１導電型の第４トランジスタとを有する。【選択図】図１
2008271307.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源と第１の出力端子との間に接続され第１の入力端子からの入力信号が印加される第１導電型の第１トランジスタと、
第２の電源と前記第１の出力端子との間に接続される第２導電型の第２トランジスタと、
前記第１の電源と前記第１の出力端子との間に接続される第２導電型の第３トランジスタと、
前記第２の電源と前記第１の出力端子との間に接続される第１導電型の第４トランジスタと、
を有する半導体回路。
【請求項２】
前記第３トランジスタおよび前記第４トランジスタの導通状態は、回路非活性化信号により制御されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記回路非活性化信号は、前記第３トランジスタと、前記第４トランジスタのゲートに入力されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１の電源と第２の出力端子との間に接続され第２の入力端子からの入力信号が印加される第１導電型の第５トランジスタと、
前記第２の電源と前記第２の出力端子との間に接続される第２導電型の第６トランジスタと、
前記第１の電源と前記第２の出力端子との間に接続される第２導電型の第７トランジスタと、
前記第２の電源と前記第２の出力端子との間に接続される第１導電型の第８トランジスタと、
をさらに有する請求項１乃至請求項３のいずれか１項に記載の半導体回路。
【請求項５】
前記第７トランジスタおよび前記第８トランジスタの導通状態は、前記回路非活性化信号により制御されることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記回路非活性化信号は、前記第７トランジスタと、前記第８トランジスタのゲートに入力されることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１導電型で形成されるトランジスタ、および前記第２導電型で形成されるトランジスタはそれぞれが同一工程で形成されていることを特徴とする請求項１乃至請求項６のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力バッファに関し、特にプロセスばらつきによるずれを補償する出力バッファに関する。
【背景技術】
【０００２】
半導体回路では、ＣＭＯＳを用いた出力バッファを用いられる。図２１は、一般的な出力バッファを示す回路図である。図２１に示す出力バッファでは、入力端子に与えられた信号を反転させて出力するバッファである。このような出力バッファにおいて、入力端子に電源電位（ＶＤＤ）と接地電位（ＶＳＳ）の中間電位ＶＤＤ／２を入力した場合、出力もＶＤＤ／２となることが好ましい。このような出力段に関する安定化の技術は、特許文献１などに記載されている。
【０００３】
しかしながら、図２１に示すようなＣＭＯＳを用いた出力バッファ回路１１では、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタを形成する際のプロセスばらつきが存在する。そのため、それぞれのトランジスタの特性が設計値からずれた場合、入力電圧にＶＤＤ／２を入力しても出力がＶＤＤ／２からずれてしまい、正確な動作を行う出力バッファとして機能しない場合がある。
【特許文献１】特開２００６−２４５８２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来技術のバッファ回路１１は入力信号ＩＮが入力される入力端子１と、入力信号ＩＮの反転論理を生成するためのｎ型ＭＯＳトランジスタＭＮ１と、ＭＯＳトランジスタＭＮ１の負荷として機能するｐ型ＭＯＳトランジスタＭＰ１と、出力信号ＯＵＴＢを出力する出力端子２を有する。
【０００５】
通常、図２１のような回路のＭＯＳトランジスタＭＰ１とＭＮ１は、動作点（入力端子１に入力される電圧に対して、出力端子２に出力される信号の振幅の中心がＶＤＤ／２となるポイント）として、入力端子１に入力される電圧ＶＩＮがＶＤＤ／２のときに、出力端子２に出力される電圧ＶＯＵＴＢがＶＤＤ／２となるようサイズが決定される。
【０００６】
しかしここで、近年の半導体回路製造プロセスの微細化に伴い、前述したようなプロセスばらつきにより、ｎ型ＭＯＳトランジスタやｐ型ＭＯＳトランジスタのβやしきい値電圧Ｖｔｈの値にばらつきが生じる。よって、理論計算で求められた値で半導体回路を形成しても、期待されるトランジスタ能力と差が生じ、所定の回路出力が得られなくなる。
【０００７】
ここで、製造プロセスによるトランジスタ能力のばらつき（プロセスばらつき）を「ｎ型ＭＯＳトランジスタ能力／ｐ型ＭＯＳトランジスタ能力」と表現する。例えば、プロセスばらつきが「大／小」の場合、ｎ型ＭＯＳトランジスタのβＮやしきい値電圧ＶｔｈＮおよびｐ型ＭＯＳトランジスタのβＰやしきい値電圧ＶｔｈＰが期待値とはずれてしまうため、ＶＩＮがＶＤＤ／２の時のＶＯＵＴＢの動作点が下がってしまう。この時の動作波形を図２２に示す。また逆に、ばらつきが「小／大」の場合もｎ型ＭＯＳトランジスタのβＮやしきい値電圧ＶｔｈＮおよびｐ型ＭＯＳトランジスタのβＰやしきい値電圧ＶｔｈＰが期待値とはずれてしまうため、ＶＩＮがＶＤＤ／２の時のＶＯＵＴＢの動作点が上がってしまう。この時の動作波形を図２３に示す。
【０００８】
以上のように、従来のＣＭＯＳ構成による出力バッファでは、プロセスのばらつきなどにより、入力に対して、理論通りの出力を得られない場合があった。
【課題を解決するための手段】
【０００９】
本発明にかかる半導体回路は、第１の電源と第１の出力端子との間に接続され第１の入力端子からの入力信号が印加される第１導電型の第１トランジスタと、第２の電源と前記第１の出力端子との間に接続される第２導電型の第２トランジスタと、前記第１の電源と前記第１の出力端子との間に接続される第２導電型の第３トランジスタと、前記第２の電源と前記第１の出力端子との間に接続される第１導電型の第４トランジスタとを有するものである。
【００１０】
本発明にかかる半導体回路によれば、製造プロセスのばらつきによる第１トランジスタと第２トランジスタの動作電流のずれを、第３トランジスタと第４トランジスタの動作電流で補間することにより、出力信号の動作点のずれを補償できる。
【発明の効果】
【００１１】
本発明によれば、半導体回路のプロセスばらつきなどによる入力に対する出力のずれを補償することができる。
【発明を実施するための最良の形態】
【００１２】
＜発明の実施の形態１＞
以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。この実施の形態１は、本発明をバッファ回路（擬似差動バッファ回路の片側）に適用したものである。
【００１３】
図１に本実施の形態１にかかるバッファ回路の構成の一例を示す。なお、図に示された符号のうち、図２１と同じ符号を付した構成は、図１２と同じか又は類似の構成を示している。従来技術と異なる点はｎ型ＭＯＳトランジスタＭＮ３とｐ型ＭＯＳトランジスタＭＰ３とを有することである。
【００１４】
バッファ回路１０１は、入力信号ＩＮを入力される入力端子１と、入力信号の反転論理を生成するためのｎ型ＭＯＳトランジスタＭＮ１と、ＭＯＳトランジスタＭＮ１の負荷として機能するｐ型ＭＯＳトランジスタＭＰ１と、前記入力信号の反転論理である出力信号ＯＵＴＢを出力する出力端子２を有し、さらに、出力信号ＯＵＴＢの立ち上がり時間のばらつきを補償するためのｎ型ＭＯＳトランジスタＭＮ３とｐ型ＭＯＳトランジスタＭＰ３を有する。
【００１５】
ここで、ＭＯＳトランジスタＭＮ１は、ゲートを入力端子１に、ドレインを出力端子２に、ソースを低電位側電源ＶＳＳに接続している。ＭＯＳトランジスタＭＰ１は、ゲートを低電位側電源ＶＳＳに、ドレインを出力端子２に、ソースを高電位側電源ＶＤＤに接続している。また、ＭＯＳトランジスタＭＮ３は、ソースを出力端子２に、ドレインとゲートを高電位側電源ＶＤＤに接続している。ＭＯＳトランジスタＭＰ３は、ソースを出力端子２に、ドレインとゲートを低電位側電源ＶＳＳに接続している。また、入力端子１に入力される電圧をＶＩＮ、出力端子２に出力される電圧をＶＯＵＴＢとする。
【００１６】
まず以下に、本実施の形態の半導体回路のトランジスタサイズの決定方法を説明する。ＭＯＳトランジスタのゲート幅をＷ、ＭＯＳトランジスタのゲート長をＬ、キャリア移動度とゲート酸化膜容量との積をβ、ＭＯＳトランジスタのゲート・ソース間電圧をＶＧＳ、ｎ型ＭＯＳトランジスタのしきい値電圧をＶｔｈＮ、ｐ型ＭＯＳトランジスタのしきい値電圧をＶｔｈＰとすると、ＭＯＳトランジスタＭＰ１を流れる電流Ｉｐ１とＭＯＳトランジスタＭＮ１を流れる電流Ｉｎ１は下記の式より求められる。
Ｉn1＝（βＮ／２）×（ＷＭＮ１／ＬＭＮ１）×（ＶＧＳＭＮ１−ＶｔｈＮ）２・・・（１）式
Ｉp1＝（βＰ／２）×（ＷＭＰ１／ＬＭＰ１）×（ＶＧＳＭＰ１−ＶｔｈＰ）２・・・（２）式
【００１７】
ここで、ＶＩＮがＶＤＤ／２のときに、ＶＯＵＴＢをＶＤＤ／２とするためには、この条件（ＶＩＮ＝ＶＤＤ／２、ＶＯＵＴＢ＝ＶＤＤ／２）においてＩｎ1とＩｐ１が等しくなるようＭＯＳトランジスタＭＮ１とＭＯＳトランジスタＭＰ１のサイズを決定すればよい。
【００１８】
ここで、ＶＩＮがＶＤＤ／２のためＶＧＳＭＮ１はＶＤＤ／２である。また、ＭＯＳトランジスタＭＮ１のゲートが低電位側電源ＶＳＳに接続されているためＶＧＳＭＰ１はＶＤＤとなる。
【００１９】
よって、（１）式と（２）式との等式にＶＧＳＭＮ１＝ＶＤＤ／２、ＶＧＳＭＰ１＝ＶＤＤの条件を加えることで、トランジスタサイズの比（ＷＭＮ１／ＬＭＮ１、ＷＭＰ１／ＬＭＰ１）を決定できる。
【００２０】
また、本実施の形態の半導体回路は、ＭＯＳトランジスタＭＮ３とＭＯＳトランジスタＭＰ３を有している。よって、以下に示す、ＭＯＳトランジスタＭＮ３に流れる電流Ｉn３とＭＯＳトランジスタＭＰ３に流れる電流Ｉp３の式から、トランジスタサイズを求める。
Ｉn３＝（βＮ／２）×（ＷＭＮ３／ＬＭＮ３）×（ＶＧＳＭＮ３−ＶｔｈＮ）２・・・（３）式
Ｉp３＝（βＰ／２）×（ＷＭＰ３／ＬＭＰ３）×（ＶＧＳＭＰ３−ＶｔｈＰ）２・・・（４）式
【００２１】
ここで、ＶＩＮがＶＤＤ／２のときに、ＶＯＵＴＢをＶＤＤ／２とするためには、この条件（ＶＩＮ＝ＶＤＤ／２、ＶＯＵＴＢ＝ＶＤＤ／２）においてＩｎ３とＩｐ３が等しくなるＭＯＳトランジスタＭＮ１とＭＯＳトランジスタＭＰ１のサイズと、Ｉｎ３とＩｐ３が等しくなるＭＯＳトランジスタＭＮ３とＭＯＳトランジスタＭＰ３のサイズとを決定すればよい。
【００２２】
ここで、ＶＯＵＴＢがＶＤＤ／２となる条件であり、ＭＯＳトランジスタＭＮ３のゲートが高電位側電源ＶＤＤに接続されているため、ＶＧＳＭＮ３はＶＤＤ／２となる。また、ＭＯＳトランジスタＭＮ３のゲートが低電位側電源ＶＳＳに接続されているためＶＧＳＭＰ３はＶＤＤ／２となる。よって、（３）式と（４）式との等式にＶＧＳＭＮ３＝ＶＤＤ／２、ＶＧＳＭＰ３＝ＶＤＤ／２の条件を加えることで、ＷＭＮ３／ＬＭＮ３、ＷＭＰ３／ＬＭＰ３を決定できる。
【００２３】
よって、この比を満たすトランジスタを形成することで、バッファ回路１０１は、ＶＩＮがＶＤＤ／２のときに、ＶＯＵＴＢをＶＤＤ／２を出力することができる。
【００２４】
ここで、従来技術で説明したように、半導体回路製造プロセスの微細化に伴い、ｎ型ＭＯＳトランジスタやｐ型ＭＯＳトランジスタのβやしきい値電圧の値にばらつきが生じる問題が発生している。図２の表に、トランジスタの製造プロセスによるばらつきにより生じた、βＮ、βＰ、ＶｔｈＮ、ＶｔｈＰの値の一例を示す。ただし、ＶｔｈＰの負の符号は省略する。以下、この表の値を元にトランジスタサイズや動作点の電圧等を具体的に求める。
【００２５】
まず、図２の表の製造プロセスばらつきがｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタ共に"中"条件（つまり製造プロセスによるばらつきがない条件。以下ＴＹＰ条件とする）でのＷＭＰ１およびＷＭＰ３の具体的数値を求める。ここで、ＬＭＮ１、ＬＭＰ１、ＬＭＮ３、ＬＭＰ３を０．２μｍ、ＷＭＮ１を１０μｍ、ＷＭＮ３を３．５μｍ、ＶＤＤを１．５Ｖとし、（１）式と（２）式の等式および（３）式と（４）式の等式に代入する。これにより、ＷＭＰ１＝２．９μｍおよびＷＭＰ３＝１６．０μｍを得ることができる。
【００２６】
以上このような値のトランジスタサイズとすることで、ＴＹＰ条件下において、ＶＩＮがＶＤＤ／２の時に、ＶＯＵＴＢがＶＤＤ／２となる。よって、出力信号ＯＵＴＢの動作点もＶＤＤ／２として動作点の中点に設定することができる。通常の製造プロセスでは、このようなＴＹＰ条件を前提に半導体回路のトランジスタサイズを決めている。
【００２７】
次に、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタのプロセスばらつきを考慮した場合を考える。ここで、通常、ばらつき範囲の組み合わせは、「ｎ型ＭＯＳトランジスタ能力／ｐ型ＭＯＳトランジスタ能力」として、「大／大」、「中／中」、「小／小」、「大／小」、「小／大」の５種類が存在する。しかしここでは、「大／小」、「小／大」の場合だけを考える。なぜなら「大／大」、「小／小」は、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタの能力の変動方向が等しいため、ＴＹＰ条件（「中／中」）と同様の振る舞いとなるためである。
【００２８】
まず、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタのプロセスばらつきが「大／小」を考える。この場合のβＮ、βＰ、ＶｔｈＮ、ＶｔｈＰの値は、図２の表からβＮ＝２２０ｅ−６、βＰ＝８０ｅ−６、ＶｔｈＮ＝０．３Ｖ、ＶｔｈＰ＝０．６Ｖとなる。前述したＴＹＰ条件で作成したトランジスタサイズ（ＬＭＮ１、ＬＭＰ１、ＬＭＮ３、ＬＭＰ３が０．２μｍ、ＷＭＮ１が１０μｍ、ＷＭＰ１が２．９μｍ、ＷＭＮ３が３．５μｍ、ＷＭＰ３が１６．０μｍ）で、ＶＧＳＭＮ１＝ＶＩＮ＝ＶＤＤ／２＝０．７５Ｖの時のＩｎ１を求めると、（１）式よりＩｎ１＝１．１１３７ｍＡとなる。同様に（２）式より、ＶＧＳＭＰ１＝ＶＤＤ＝１．５Ｖの時のＩｐ１を求めると、Ｉｐ１＝０．４７ｍＡとなる。（３）式より、ＶＧＳＭＮ３＝ＶＤＤ／２＝０．７５Ｖの時のＩｎ３を求めると、Ｉｎ３＝０．３８９ｍＡとなる。同様に（４）式より、ＶＧＳＭＰ３＝ＶＤＤ／２＝０．７５Ｖの時のＩｐ３を求めると、Ｉｐ３＝０．０７２ｍＡとなる。
【００２９】
ここで、図１からわかるように、本実施の形態１の回路接続上、Ｉｐ１とＩｎ１の差電流分、つまり（１．１１３７ｍＡ−０．４７ｍＡ＝）０．６４３７ｍＡを、Ｉｐ３とＩｎ３の差電流分、つまり（０．３８９ｍＡ−０．０７２ｍＡ＝）０．３１７ｍＡで補間することになる。よって、実質的なＩｐ１は、（０．４７ｍＡ＋０．３１７ｍＡ＝）０．７８７ｍＡまで電流の補正がかかる。よって、（１）式よりＩｎ１＝Ｉｐ１＝０．７８７ｍＡとなるＶＧＳＭＮ１＝ＶＩＮを求めると、ＶＧＳＭＮ１＝ＶＩＮ＝０．６７８Ｖとなる。
【００３０】
ここで、本発明と従来技術との比較のため、プロセスばらつきが「大／小」での図２１に示す従来技術のバッファ回路１１のＶＧＳＭＮ１（＝ＶＩＮ）を求める。前述したトランジスタサイズ（ＬＭＮ１、ＬＭＰ１が０．２μｍ、ＷＭＮ１が１０μｍ、ＷＭＰ１が２．９μｍ）において、（１）式と（２）式の等式からＶＧＳＭＮ１は０．５９Ｖとなる。ここで、ＶＧＳＭＮ１はＶＩＮでもあるため、プロセスばらつきが「大／小」でのＶＩＮは、ＴＹＰ条件でのＶＩＮである０．７５Ｖから０．１６Ｖ低下する。これを逆に考えると、ＶＩＮが０．７５Ｖ（ＶＤＤ／２）の時のＶＯＵＴＢの動作点が、０．５９Ｖになると換言できる。
【００３１】
以上より、図２１に示す従来技術のバッファ回路１１では、ＶＧＳＭＮ１＝ＶＩＮ＝０．５９０Ｖとなり、ＴＹＰ条件のＶＩＮに対し−０．１６Ｖずれるが、本実施形態１の半導体回路では、ＶＧＳＭＮ１＝ＶＩＮ＝０．６７８Ｖであるため、ＶＩＮのずれは−０．０７Ｖ程度まで改善されている。よって、ＶＯＵＴＢの動作点も改善される。
【００３２】
次に、ｎ型ＭＯＳトランジスタとｐ型ＭＯＳトランジスタのプロセスばらつきが「小／大」を考える。この場合のβＮ、βＰ、ＶｔｈＮ、ＶｔｈＰの値は、図２の表からβＮ＝２００ｅ−６、βＰ＝１００ｅ−６、ＶｔｈＮ＝０．５Ｖ、ＶｔｈＰ＝０．３Ｖとなる。ここで、ＴＹＰ条件で作成したトランジスタサイズ（ＬＭＮ１、ＬＭＰ１、ＬＭＮ３、ＬＭＰ３が０．２μｍ、ＷＭＮ１が１０μｍ、ＷＭＰ１が２．９μｍ、ＷＭＮ３が３．５μｍ、ＷＭＰ３が１６．０μｍ）で、ＶＧＳＭＮ１＝ＶＩＮ＝ＶＤＤ／２＝０．７５Ｖの時のＩｎ１を求めると、（１）式よりＩｎ１＝０．３１３ｍＡとなる。（２）式より、ＶＧＳＭＰ１＝ＶＤＤ＝１．５Ｖの時のＩｐ１を求めると、Ｉｐ１＝０．８７７ｍＡとなる。（３）式より、ＶＧＳＭＮ３＝ＶＤＤ／２＝０．７５Ｖの時のＩｎ３を求めると、Ｉｎ３＝０．１０９ｍＡとなる。同様に（４）式より、ＶＧＳＭＰ３＝ＶＤＤ／２＝０．７５Ｖの時のＩｐ３を求めると、Ｉｐ３＝０．４９０ｍＡとなる。
【００３３】
ここで、図１からわかるように、本実施の形態１の回路接続上、Ｉｐ１とＩｎ１の差電流分、つまり、（０．８７７ｍＡ−０．３１３ｍＡ＝）０．５６４ｍＡを、Ｉｐ３とＩｎ３の差電流分、つまり、（０．１０９ｍＡ−０．４９０ｍＡ＝）０．３８１ｍＡで補間することになる。よって、実質的なＩｐ１は、（０．８７７ｍＡ−０．３８１ｍＡ＝）０．４９６ｍＡまで電流の補正がかかる。よって、（１）式よりＩｎ１＝Ｉｐ１＝０．４９６ｍＡとなるＶＧＳＭＮ１＝ＶＩＮを求めるとＶＧＳＭＮ１＝ＶＩＮ＝０．８３６Ｖとなる。
【００３４】
ここで、本発明と従来技術との比較のため、プロセスばらつきが「小／大」での図２１に示す従来技術のバッファ回路１１のＶＧＳＭＮ１（＝ＶＩＮ）を求める。前述したトランジスタサイズ（ＬＭＮ１、ＬＭＰ１が０．２μｍ、ＷＭＮ１が１０μｍ、ＷＭＰ１が２．９μｍ）の場合、（１）式と（２）式の等式からＶＧＳＭＮ１は０．９２Ｖとなる。ここで、ＶＧＳＭＮ１はＶＩＮでもあるため、プロセスばらつきが「小／大」でのＶＩＮは、ＴＹＰ条件下でのＶＩＮである０．７５Ｖから０．１７Ｖ上昇する。これを逆に考えると、ＶＩＮが０．７５Ｖ（ＶＤＤ／２）の時のＶＯＵＴＢの動作点が、０．９２Ｖとなると換言できる。
【００３５】
よって、図２１に示す従来技術のバッファ回路１１では、ＶＧＳＭＮ１＝ＶＩＮ＝０．９２Ｖとなり、ＴＹＰ条件に対しＶＩＮに対し＋０．１７Ｖずれるが、本実施形態１の半導体回路では、ＶＧＳＭＮ１＝ＶＩＮ＝０．８３６Ｖであるため、ＶＩＮのずれは＋０．０８６Ｖ程度まで改善される。よって、ＶＯＵＴＢの動作点も改善される。
【００３６】
以上のことから、プロセスばらつきが「大／小」、「小／大」だとしても、本実施の形態１のバッファ回路の動作（入力に対する出力変化）は、図３に示すような波形となり、通常のバッファ回路とほぼ同様な動作となる（出力ＯＵＴＢの動作点が図中の点Ａ、Ｂとなる）。
【００３７】
また図４に、入力端子１をｐ型ＭＯＳトランジスタＭＰ１に接続し、ＭＯＳトランジスタＭＰ１の負荷として機能するようｎ型ＭＯＳトランジスタＭＮ１を接続したバッファ回路１０２を示す。この場合、出力信号ＯＵＴＢの論理がバッファ回路１０１の出力信号と反転するだけであり、動作等は上述した説明と同様である。よって、詳細な説明は省略する。
【００３８】
以上より、本実施の形態１の半導体回路では下記のような効果があることが示される。図２１に示す従来技術のバッファ回路１１では、プロセスばらつきの条件が「大／小」、「小／大」にばらついた場合、ＶＩＮ＝ＶＤＤ／２の条件下でＩｎ１≠Ｉｐ１となり、出力ＯＵＴＢの動作点がずれてしまう。しかし、本実施の形態１の半導体回路では、図１に示すように、ＭＯＳトランジスタＭＰ１およびＭＮ１と同様の製造プロセスにより形成され、かつ互いが逆の電位の電源電圧に接続されるＭＯＳトランジスタＭＰ３およびＭＮ３を接続することで、ＭＯＳトランジスタＭＮ３とＭＰ３の動作電流Ｉｎ３とＩｐ３とで補間し、Ｉｐ１とＩｎ１の差分を補い出力ＯＵＴＢの動作点を補償することができる。
【００３９】
また、例えば、図５に示す通常のＣＭＯＳインバータ２１（しきい値電圧ＶＤＤ／２）で、従来技術のバッファ回路１１の出力を受けた場合等に、図６に示す動作波形ように所定のデューティの値が得られない問題が生じていた（例えば、ＴＹＰ条件で５０％のデューティが、図６の波形では５０％以上になる）。このような所定のデューティの値がずれたインバータ出力信号の立上がり、立下り両エッジを使用しクロック信号として利用する場合、セットアップ／ホールド時間のマージンが十分に取れなくなる等の問題が生じる。よって、何らかのデューティ補正回路を付加するなどの対策が必要になっていた。しかし、本発明では、バッファ回路１０１の出力ＯＵＴＢの動作点を補償することができるため、この問題も解決することができる。
【００４０】
ここで最後に、本発明の半導体回路は、バッファ回路としての回路出力段を想定している。ただし、回路出力段に限らず、回路入力段に用いてもかまわない。本発明の回路を前段に用いることで次段回路の信号の信頼性が上がる利点を有するからである。
【００４１】
また、この回路構成が有する補償能力は、回路の動作温度の変化によるトランジスタのしきい値電圧等の変化や、電源電圧の変動によるドレインソース間電圧等の変化に対するトランジスタの駆動能力の変動に対しても製造プロセスのばらつきと同様に有効である。よって、温度、電源電圧、製造プロセスばらつきによる動作点の変動を本実施形態の半導体回路は補償することができる。以上のことは実施形態２以下においても有効である。
【００４２】
＜発明の実施の形態２＞
以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。この実施の形態２は、実施の形態１のバッファ回路を２つ並列に接続し、擬似差動バッファ回路に適用したものである。
【００４３】
図７に本実施の形態２にかかる半導体回路の構成の一例を示す。なお、図に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。実施の形態１と異なる点は、図１のバッファ回路を２つ並列に接続した回路構成となっていることである。よって、本実施の形態では、その部分を重点的に説明する。
【００４４】
擬似差動バッファ回路１０３は入力信号ＩＮを入力される入力端子１と、入力信号の反転論理を生成するためのｎ型ＭＯＳトランジスタＭＮ１と、ＭＯＳトランジスタＭＮ１の負荷として機能するｐ型ＭＯＳトランジスタＭＰ１と、前記入力信号の反転論理である出力信号ＯＵＴＢを出力する出力端子２を有し、出力信号ＯＵＴＢの立ち上がり時間のばらつきを補償するためのｎ型ＭＯＳトランジスタＭＮ３とｐ型ＭＯＳトランジスタＭＰ３とを有する（以上の回路構成を回路ユニット１１１とする）。また、入力信号ＩＮＢを入力される入力端子３と、入力信号の反転論理を生成するためのｎ型ＭＯＳトランジスタＭＮ２と、ＭＯＳトランジスタＭＮ２の負荷として機能するｐ型ＭＯＳトランジスタＭＰ２と、前記入力信号の反転論理である出力信号ＯＵＴを出力する出力端子４を有し、出力信号ＯＵＴＢの立ち上がり時間のばらつきを補償するためのｎ型ＭＯＳトランジスタＭＮ４とｐ型ＭＯＳトランジスタＭＰ４とを有する（以上の回路構成を回路ユニット１１２とする）。ここで、入力信号ＩＮと入力信号ＩＮＢは、互いが論理反転した差動信号である。よって、出力信号ＯＵＴＢと出力信号ＯＵＴも互いが論理反転した信号となる。
【００４５】
ここで、ＭＯＳトランジスタＭＮ１は、ゲートを入力端子１に、ドレインを出力端子２に、ソースを低電位側電源ＶＳＳに接続している。ＭＯＳトランジスタＭＰ１は、ゲートを低電位側電源ＶＳＳに、ドレインを出力端子２に、ソースを高電位側電源ＶＤＤに接続している。また、ＭＯＳトランジスタＭＮ３は、ソースを出力端子２に、ドレインとゲートを高電位側電源ＶＤＤに接続している。ＭＯＳトランジスタＭＰ３は、ソースを出力端子２に、ドレインとゲートを低電位側電源ＶＳＳに接続している。また、入力端子１に入力される電圧をＶＩＮ、出力端子２に出力される電圧をＶＯＵＴＢとする。さらに、ＭＯＳトランジスタＭＮ２は、ゲートを入力端子３に、ドレインを出力端子４に、ソースを低電位側電源ＶＳＳに接続している。ＭＯＳトランジスタＭＰ２は、ゲートを低電位側電源ＶＳＳに、ドレインを出力端子４に、ソースを高電位側電源ＶＤＤに接続している。また、ＭＯＳトランジスタＭＮ４は、ソースを出力端子４に、ドレインとゲートを高電位側電源ＶＤＤに接続している。ＭＯＳトランジスタＭＰ４は、ソースを出力端子４に、ドレインとゲートを低電位側電源ＶＳＳに接続している。また、入力端子３に入力される電圧をＶＩＮＢ、出力端子４に出力される電圧をＶＯＵＴとする。
【００４６】
ここで、擬似差動バッファ回路１０３を構成する回路ユニット１１１及び回路ユニット１１２は、実施の形態１のバッファ回路１０１と同様の構成である。よって、回路ユニット１１１では、ＭＯＳトランジスタＭＰ１、ＭＮ１と同一の製造プロセスで形成され、かつ互いが逆の電位の電源電圧に接続されるＭＯＳトランジスタＭＰ３、ＭＮ３の動作電流Ｉｎ３、Ｉｐ３で補間することにより、Ｉｐ１とＩｎ１の差分を補うことで動作点のずれを補償することができる。また、回路ユニット１１２では、ＭＯＳトランジスタＭＰ２、ＭＮ２と同一の製造プロセスで形成され、かつ互いが逆の電位の電源電圧に接続されるＭＯＳトランジスタＭＮ４、ＭＰ４の動作電流Ｉｎ４、Ｉｐ４で補間することにより、Ｉｐ２とＩｎ２の差分を補うことで動作点のずれを補償することができる。
【００４７】
以上の説明は、実施の形態１のバッファ回路１０１において行ったものと同様であり、式等を用いた説明は省略する。
【００４８】
よって、出力ＯＵＴとＯＵＴＢの交差するポイント（クロスポイント）のずれが補償され、図８のような動作波形となる。以上のことから、本実施形態の擬似差動バッファ回路１０３の出力ＯＵＴ、ＯＵＴＢの動作波形は、プロセスばらつきが生じた場合でも通常の擬似差動バッファ回路とほぼ同様な動作となる（出力ＯＵＴＢとＯＵＴのクロスポイントが図中の点Ｃ、Ｄとなる）。
【００４９】
ここで、本発明と従来技術との比較のため、図９に図２１のバッファ回路１１を２つ並列に接続した従来技術の擬似差動バッファ回路１２に示す。図９の回路では、プロセスばらつきによる出力ＯＵＴとＯＵＴＢの動作点の補償がかからない。よって、出力ＯＵＴＢおよびＯＵＴの動作点がずれてしまう（クロスポイントがずれる）。この回路の動作波形は以下に示すようになる。
【００５０】
まず、プロセスばらつきが「大／小」のときの動作波形を図１０に示す。図１０に示すように、ＶＩＮとＶＩＮＢがＶＤＤ／２の時のＶＯＵＴとＶＯＵＴＢのクロスポイント（図中点Ｅ、Ｆ）が下がる。ここで参考までに、ばらつき条件下における回路の波形シミュレーション結果を図１１に示す。シミュレーションにおいても図１０と同様の結果が得られていることがわかる。
【００５１】
また、プロセスばらつきが「小／大」のときの動作波形を図１２に示す。図１２に示すように、ＶＩＮとＶＩＮＢがＶＤＤ／２の時のＶＯＵＴとＶＯＵＴＢのクロスポイント（図中点Ｇ、Ｈ）が上がる。
【００５２】
以上が、従来技術の擬似差動バッファ回路１２の動作結果であるが、本実施の形態２にかかる擬似差動バッファ回路１０３では、図８に示すような動作波形となり、図１０（または図１２）のようなクロスポイントのばらつきを抑えることができる。
【００５３】
また、例えば、図１３に示す通常のＣＭＯＳインバータ２２、２３（しきい値電圧ＶＤＤ／２）で、従来技術のバッファ回路１２の出力を受けた場合に、図１４に示す動作波形ように所定のデューティの値が得られない問題が生じていた（例えば、ＴＹＰ条件で５０％のデューティが、図１４の波形では５０％以上になる）。このような所定のデューティの値がずれたインバータ出力信号の立上がり、立下り両エッジを使用しクロック信号として利用する場合、セットアップ／ホールド時間のマージンが十分に取れなくなる等の問題が生じる。よって、何らかのデューティ補正回路を付加するなどの対策が必要になっていた。しかし、本発明では、バッファ回路１０３の出力ＯＵＴＢ、ＯＵＴのクロスポイントを補償することができるため、この問題も解決することができる。
【００５４】
また、実施の形態１と同様に、この本実施の形態の回路構成が有する補償能力は、回路の動作温度の変化によるトランジスタのしきい値電圧の変化や、電源電圧の変動によるドレインソース間電圧の変化等に対するトランジスタの駆動能力の変動に対しても製造プロセスのばらつきと同様に有効である。よって、温度、電源電圧、製造プロセスばらつきによる正・負のクロスポイントの変動を本実施の形態の半導体回路は補償することができる。
【００５５】
また、図１５に、入力端子１をｐ型ＭＯＳトランジスタＭＰ１に接続し、ＭＯＳトランジスタＭＰ１の負荷として機能するようｎ型ＭＯＳトランジスタＭＮ１を接続し、さらに、入力端子３をｐ型ＭＯＳトランジスタＭＰ２に接続し、ＭＯＳトランジスタＭＰ２の負荷として機能するようｎ型ＭＯＳトランジスタＭＮ２を接続した擬似差動バッファ回路１０４を示す。ただし、その他の構成は図７と同様である。この場合、出力信号ＯＵＴＢ、ＯＵＴの論理が図７の擬似差動バッファ回路１０３の出力信号と反転するだけであり、動作および効果は上述した説明と同様である。よって、詳細な説明は省略する。
【００５６】
＜発明の実施の形態３＞
以下、本発明を適用した具体的な実施の形態３について、図面を参照しながら詳細に説明する。この実施の形態３は、実施の形態１または実施の形態２と同様、本発明をバッファ回路または擬似差動バッファ回路に適用したものである。
【００５７】
図１６に本実施の形態３にかかる半導体回路の構成の一例を示す。なお、図１６に示す本実施の形態の半導体回路は、実施の形態１で示した図１のバッファ回路１０１の、ＭＯＳトランジスタＭＮ３のゲートにディセーブル信号（ＤＩＳＡＢＬＥ）を、ＭＯＳトランジスタＭＰ１、ＭＰ３のゲートにインバータを利用したディセーブル信号の反転信号を入力している。ここで、回路の活性状態のときディセーブル信号は"１"、非活性状態のとき"０"が入力されるものとする。よって、この場合、ディセーブル信号が"１"のときは、実施の形態１の動作と同様の動作となり、ディセーブル信号が"０"のときは、ＭＯＳトランジスタＭＰ１、ＭＮ３、ＭＰ３の各ゲートが閉じ、バッファ回路１０１は非活性化状態となる。よって、ディセーブル信号のような一般的な回路で利用される回路非活性化信号を利用することで、実施の形態１のバッファ回路を省電力化することができる。なお、図１７に実施形態１の図４のバッファ回路１０２に上記と同様にディセーブル信号を利用した回路を示す。また、図１８および図１９に、図５の擬似差動バッファ回路１０３および図１５の擬似差動バッファ回路１０４に上記と同様のディセーブル信号を利用した回路を示す。これらの回路も上記と同様に省電力化の効果を得ることができる。
【００５８】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、図２０に示すように、ｎ型ＭＯＳトランジスタＭＮ５を図１の回路の高電位側電源ＶＤＤ（もしくは、低電位側電源ＶＳＳ）側に接続してもよい。このことにより、実施形態３と同様、ディセーブル信号を利用し回路の省電力化が可能である。
【図面の簡単な説明】
【００５９】
【図１】実施形態１にかかるバッファ回路の構成の一例
【図２】製造プロセスばらつきによる各ＭＯＳトランジスタ能力の一例
【図３】実施形態１にかかるバッファ回路の動作波形の一例
【図４】実施形態１にかかるバッファ回路の別構成の一例
【図５】従来技術にかかるバッファ回路の後段回路の構成の一例
【図６】図５の回路構成の動作波形の一例
【図７】実施形態２にかかる擬似差動バッファ回路の構成の一例
【図８】実施形態２にかかる擬似差動バッファ回路の動作波形の一例
【図９】従来技術にかかる擬似差動バッファ回路の構成の一例
【図１０】従来技術にかかる擬似差動バッファ回路のプロセスばらつき「大／小」条件の動作波形の一例
【図１１】従来技術にかかる擬似差動バッファ回路のプロセスばらつき「大／小」条件の動作波形のシミュレーション結果
【図１２】従来技術にかかる擬似差動バッファ回路のプロセスばらつき「小／大」条件の動作波形の一例
【図１３】図９の従来技術にかかる擬似差動回路の後段回路の構成の一例
【図１４】図１４の回路構成の動作波形の一例
【図１５】実施形態２にかかる擬似差動回路の別構成の一例
【図１６】実施形態３にかかる擬似差動回路の構成の一例
【図１７】実施形態３にかかる擬似差動回路の別構成の一例
【図１８】実施形態３にかかる擬似差動回路の別構成の一例
【図１９】実施形態３にかかる擬似差動回路の別構成の一例
【図２０】その他の実施形態にかかる擬似差動回路の構成の一例
【図２１】従来技術にかかるバッファ回路の構成の一例
【図２２】従来技術にかかるバッファ回路のプロセスばらつき「大／小」条件の動作波形の一例
【図２３】従来技術にかかるバッファ回路のプロセスばらつき「小／大」条件の動作波形の一例
【符号の説明】
【００６０】
１０１  擬似差動回路
ＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４  ｎ型ＭＯＳトランジスタ
ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４  ｐ型ＭＯＳトランジスタ
１、３  入力端子
２、４  出力端子
Ｉｎ１  ＭＯＳトランジスタＭＮ１に流れる電流
Ｉｐ１  ＭＯＳトランジスタＭＰ１に流れる電流
Ｉｎ２  ＭＯＳトランジスタＭＮ２に流れる電流
Ｉｐ２  ＭＯＳトランジスタＭＰ２に流れる電流
Ｉｎ３  ＭＯＳトランジスタＭＮ３に流れる電流
Ｉｐ３  ＭＯＳトランジスタＭＰ３に流れる電流
Ｉｎ４  ＭＯＳトランジスタＭＮ４に流れる電流
Ｉｐ４  ＭＯＳトランジスタＭＰ４に流れる電流
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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