(57)【要約】【課題】Ｌ−ＩＧＢＴと低耐圧集積回路とを１チップに集積化する際に、ｐｎ接合分離により容易に且つ確実にＬ−ＩＧＢＴと低耐圧集積回路とを分離できる半導体装置を提供する。【解決手段】ｐ型半導体基板１０におけるＬ−ＩＧＢＴ３９０と低耐圧集積回路４１０との間に、ｎ型ホールブロック領域４００が設けられている。【選択図】図２
2008004592.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型半導体領域上に、横型絶縁ゲートバイポーラトランジスタと低耐圧集積回路とが形成された半導体装置であって、
前記第１導電型半導体領域における前記横型絶縁ゲートバイポーラトランジスタと前記低耐圧集積回路との間に、所定のバイアスが印加される第２導電型ホールブロック領域が形成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記横型絶縁ゲートバイポーラトランジスタは、前記第１導電型半導体領域に形成された第２導電型ドリフト領域を有し、
前記低耐圧集積回路は、前記第１導電型半導体領域に形成された第２導電型ウェル領域を有する素子を含み、
前記第２導電型ホールブロック領域は、前記第２導電型ドリフト領域及び前記第２導電型ウェル領域のうちの少なくとも一方と同じ不純物濃度勾配を有することを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第１導電型半導体領域における前記横型絶縁ゲートバイポーラトランジスタと前記低耐圧集積回路との間にトレンチが形成されており、
前記第２導電型ホールブロック領域は、前記第１導電型半導体領域における前記トレンチの下側に形成されていることを特徴とする半導体装置。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体装置において、
前記低耐圧集積回路は、前記横型絶縁ゲートバイポーラトランジスタのスイッチングを制御し、
前記第２導電型ホールブロック領域に印加される電圧は、前記横型絶縁ゲートバイポーラトランジスタのスイッチングを制御する前記低耐圧集積回路の電源電圧と同じであることを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記第１導電型半導体領域における前記横型絶縁ゲートバイポーラトランジスタと前記低耐圧集積回路との間に、前記第２導電型ホールブロック領域となるドレインドリフト領域を有する横型高耐圧電界効果トランジスタが形成されていることを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置を用いたスイッチング電源装置であって、
１次巻線、２次巻線及び補助巻線を有するトランスを備え、
前記トランスの前記１次巻線は前記横型絶縁ゲートバイポーラトランジスタと接続されており、
前記トランスの補助巻線は前記低耐圧集積回路と接続されており、
前記補助巻線に印加される電圧と前記第２導電型ホールブロック領域に印加される電圧とが同じであることを特徴とするスイッチング電源装置。
【請求項７】
第１導電型半導体領域上に、横型絶縁ゲートバイポーラトランジスタと低耐圧集積回路とが形成された半導体装置の製造方法であって、
前記第１導電型半導体領域に、前記横型絶縁ゲートバイポーラトランジスタの第２導電型ドリフト領域を形成する工程（ａ）と、
前記第１導電型半導体領域に、前記低耐圧集積回路に含まれる素子の第２導電型ウェル領域を形成する工程（ｂ）と、
前記第１導電型半導体領域における前記横型絶縁ゲートバイポーラトランジスタと前記低耐圧集積回路との間に、所定のバイアスが印加される第２導電型ホールブロック領域を形成する工程（ｃ）とを備え、
前記工程（ｃ）は、前記工程（ａ）及び前記工程（ｂ）のうちの少なくとも一方と同時に実施されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧素子及び低耐圧素子が集積形成されてなる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置において、素子分離技術としてｐｎ接合分離や誘電体分離が良く用いられる。特に大電流スイッチングに用いられる横型高耐圧絶縁ゲートバイポーラトランジスタ（以下、Ｌ−ＩＧＢＴと称する）などの高耐圧トランジスタとその制御回路部とを１チップに集積する場合、両者の分離方法として、絶縁特性が優れた誘電体分離が良く用いられる。しかし、一般的な誘電体分離を用いた場合には、スイッチング時の誤動作を避け高信頼性を得るために、各素子を誘電体により別々の島領域に分離して形成する必要があるので、集積度の点で不利になってしまう。
【０００３】
そこで、集積度を向上するアプローチとして特許文献１に提案された半導体装置について、図１２の断面図を参照しながら説明する。
【０００４】
図１２に示す従来の半導体装置の構成においては、絶縁膜７４０を形成したＳｉ基板５１２の一主面と、Ｓｉ支持基板５１１の一主面とを張り合わせてなるＳＯＩ（Silicon On Insulator）基板を用いる。当該ＳＯＩ基板上には、高耐圧素子であるＬ−ＩＧＢＴ８９１と低耐圧素子により構成される制御回路９１１が形成されている。尚、図１２に示す従来の半導体装置においては、制御回路９１１に用いられる低耐圧素子としてバイポーラトランジスタを例示しているが、低耐圧素子はこれに限定されるものではない。
【０００５】
具体的には、Ｌ−ＩＧＢＴ８９１と制御回路９１１とは、上記ＳＯＩ基板の表面から絶縁膜７４０まで達する絶縁膜領域７４１と絶縁膜７４０とによって囲まれた複数の島領域（Ｐ型半導体領域）５１３上にそれぞれ形成されている。尚、絶縁膜界面の特性を安定させるために、各Ｐ型半導体領域５１３と絶縁膜７４０及び絶縁膜領域７４１のそれぞれとの間にはｐ＋  型領域（高濃度Ｐ型半導体領域）９２０が形成されており、このｐ＋  型領域９２０は接地されている。
【０００６】
Ｌ−ＩＧＢＴ８９１が設けられるＰ型半導体領域５１３の表面部には、ｎ型ドリフト領域５２１とｐ＋  型ベース領域５３１とが互いに接するように形成されている。ｎ型ドリフト領域５２１の表面部中央にはｐ＋  型コレクタ領域５６１が形成されており、ｐ＋  型ベース領域５３１の表面部におけるｎ型ドリフト領域５２１から離隔した箇所には、ｎ＋  型エミッタ領域５５１とｐ＋  型ベースコンタクト領域８８１とが互いに接するように形成されている。また、少なくともｎ型ドリフト領域５２１の端部上からｐ＋  型ベース領域５３１の所定部分上までゲート絶縁膜５７１が形成されており、当該ゲート絶縁膜５７１上にゲート電極５８１が延設されている。また、ｐ＋  型コレクタ領域５６１上にはｐ＋  型コレクタ領域５６１と接続するようにコレクタ電極６０１が形成されており、ｎ＋  型エミッタ領域５５１上及びｐ＋  型ベースコンタクト領域８８１上には当該両領域と接続するようにエミッタ電極５９１が形成されている。
【０００７】
制御回路９１１が設けられるＰ型半導体領域５１３の表面部には、ｐ＋  型チャネルストッパー領域６１１を挟むように一対のｎ型ウェル領域６４１が形成されている。
【０００８】
一方のｎ型ウェル領域６４１の表面部にはｐ型ウェル領域６５１と一のｎ＋  型領域６６１とが離隔して形成されている。ｐ型ウェル領域６５１の表面部にはｐ＋  型領域６７１と他のｎ＋  型領域６６１とが離隔して形成されている。ｐ＋  型領域６７１上には当該ｐ＋  型領域６７１と接続するようにベース電極６８３が形成されており、ｐ型ウェル領域６５１内のｎ＋  型領域６６１上には当該ｎ＋  型領域６６１と接続するようにエミッタ電極６８４が形成されており、ｐ型ウェル領域６５１外のｎ＋  型領域６６１上には当該ｎ＋  型領域６６１と接続するようにコレクタ電極６８５が形成されている。このように、一方のｎ型ウェル領域６４１上にはＮＰＮバイポーラトランジスタが形成されている。
【０００９】
他方のｎウェル領域６４１の表面部にはｎ＋  型領域６６１と一対のｐ＋  型領域６７１とがそれぞれ離隔して形成されている。一方のｐ＋  型領域６７１上には当該ｐ＋  型領域６７１と接続するようにコレクタ電極６９３が形成されており、他方のｐ＋  型領域６７１上には当該ｐ＋  型領域６７１と接続するようにエミッタ電極６９４が形成されており、ｎ＋  型領域６６１上には当該ｎ＋  型領域６６１と接続するようにベース電極６９５が形成されている。このように、他方のｎ型ウェル領域６４１上にはＰＮＰバイポーラトランジスタが形成されている。
【００１０】
Ｌ−ＩＧＢＴ８９１及び制御回路９１１を覆い且つ上記各電極の上部が突き出るように層間膜７１１が形成され、上記各電極の上を含む層間膜７１１上に保護膜７２１が形成されている。
【００１１】
次に、上記従来の半導体装置の動作について説明する。
【００１２】
Ｌ−ＩＧＢＴ８９１では、オフ状態でコレクタ電極６０１に高電圧が印加されると、ｎ型ドリフト領域５２１とｐ型半導体領域５１３とが互いに逆バイアス状態になり、両者の接合部分からそれぞれの領域の内部に向けて空乏層が拡がることにより電界が一様となり、それによって高耐圧特性を実現できる。
【００１３】
一方、ゲート電極５８１に閾値以上の電圧が印加されると、ゲート電極５８１直下のチャネル領域が反転し、Ｌ−ＩＧＢＴ８９１はオン状態となる。オン状態になると、コレクタ領域５６１からｎ型ドリフト領域５２１へ大量のホールが注入されることにより、伝導度変調され、コレクタ領域５６１からエミッタ領域５５１へ向けて大電流が流れる。
【００１４】
ここで、絶縁膜７４０、絶縁膜領域７４１及びｐ＋  型領域９２０によってＬ−ＩＧＢＴ８９１が囲まれているため、オン時に発生する大量のホールは、低耐圧素子により構成される制御回路９１１に到達することなく、グランドに完全に吸収される。
【００１５】
以上のように、図１２に示す従来の半導体装置では、Ｌ−ＩＧＢＴの低耐圧素子への電気的影響を誘電体分離により確実に防止することができる。
【特許文献１】特許第２７８８２６９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
一般的に、誘電体分離を用いた場合には、ｐｎ接合分離を用いた場合と比べて、分離に必要な面積が大きくなる。それに対して、上記図１２に示す従来構造を持った半導体装置においては、集積度を高くすることができるものの、基板の張り合わせ、トレンチ形成、及び安定した耐圧特性を実現するための絶縁膜界面ｐ＋  型層の配置等の複雑な工程が必要になる。これらは、ｐｎ接合分離を用いた場合と比べて、プロセスコスト増大の原因となる。すなわち、誘電体分離を用いた従来の方法において、集積度が大きくなるという問題点を解決するためには、ｐｎ接合分離を用いた場合と比べて、複雑で高価なプロセスが必要になってしまうのである。
【００１７】
本発明は、上記問題点を解決するものであり、Ｌ−ＩＧＢＴと、低耐圧素子より構成される集積回路部とをｐｎ接合分離を用いて容易に且つ確実に分離することができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
前記の目的を達成するために、本発明に係る半導体装置は、第１導電型半導体領域上に、横型絶縁ゲートバイポーラトランジスタと低耐圧集積回路とが形成された半導体装置であって、前記第１導電型半導体領域における前記横型絶縁ゲートバイポーラトランジスタと前記低耐圧集積回路との間に、所定のバイアスが印加される第２導電型ホールブロック領域が形成されている。
【００１９】
尚、低耐圧集積回路とは、例えば耐圧３０Ｖ程度までの回路素子で構成された集積回路を意味する。また、第２導電型ホールブロック領域に印加される所定のバイアスは例えば５〜３０Ｖ程度のバイアスである。
【００２０】
本発明の半導体装置によると、第２導電型ホールブロック領域と第１導電型半導体領域との間のｐｎ接合部に逆バイアスを印加することによって当該ｐｎ接合部から空乏層が広がるため、横型絶縁ゲートバイポーラトランジスタつまりＬ−ＩＧＢＴのオン時に発生するホールが低耐圧集積回路へ侵入することを防ぐことができる。
【００２１】
また、本発明の半導体装置の構造は、ＳＯＩ基板やトレンチ等を使用することなく得られる構造であるため、簡単で安価なプロセスによって本発明の半導体装置を提供することができる。
【００２２】
本発明の半導体装置において、前記横型絶縁ゲートバイポーラトランジスタは、前記第１導電型半導体領域に形成された第２導電型ドリフト領域を有し、前記低耐圧集積回路は、前記第１導電型半導体領域に形成された第２導電型ウェル領域を有する素子を含み、前記第２導電型ホールブロック領域は、前記第２導電型ドリフト領域及び前記第２導電型ウェル領域のうちの少なくとも一方と同じ不純物濃度勾配を有することが好ましい。このようにすると、第２導電型ホールブロック領域をＬ−ＩＧＢＴの第２導電型ドリフト領域及び低耐圧集積回路の第２導電型ウェル領域のうちの少なくとも一方と同じ工程で形成することができるので、工程数を増やすことなく第２導電型ホールブロック領域を容易に配置することができる。
【００２３】
本発明の半導体装置において、前記第１導電型半導体領域における前記横型絶縁ゲートバイポーラトランジスタと前記低耐圧集積回路との間にトレンチが形成されており、前記第２導電型ホールブロック領域は、前記第１導電型半導体領域における前記トレンチの下側に形成されていることが好ましい。このようにすると、トレンチを用いて第２導電型ホールブロック領域を第１導電型半導体領域の深い位置に形成できるため、より高い分離特性を実現できる。
【００２４】
本発明の半導体装置において、前記低耐圧集積回路は、前記横型絶縁ゲートバイポーラトランジスタのスイッチングを制御し、前記第２導電型ホールブロック領域に印加される電圧は、前記横型絶縁ゲートバイポーラトランジスタのスイッチングを制御する前記低耐圧集積回路の電源電圧と同じであることが好ましい。このようにすると、第２導電型ホールブロック領域に電圧を印加するための端子を特別に配置することなく、上記本発明の効果を得ることができる。
【００２５】
本発明の半導体装置において、前記第１導電型半導体領域における前記横型絶縁ゲートバイポーラトランジスタと前記低耐圧集積回路との間に、前記第２導電型ホールブロック領域となるドレインドリフト領域を有する横型高耐圧電界効果トランジスタが形成されていることが好ましい。このようにすると、Ｌ−ＩＧＢＴのオン時に発生するホールの低耐圧集積回路への侵入を防ぐことができると同時に、次のような効果が得られる。すなわち、特にＬ−ＩＧＢＴのコレクタ電圧がビルトイン電圧以下である場合のようにＬ−ＩＧＢＴのオン電流が流れないか又は小さい状態でも、横型高耐圧電界効果トランジスタがオンするため、当該トランジスタを設けない場合と比べて、ＩＧＢＴのオン電流が流れないか又は小さい状態におけるオン抵抗の低減を実現することができる。従って、例えば本発明の半導体装置を用いたスイッチング電源装置において、低出力状態から高出力状態までの広い範囲に亘って導通損失を最小化することができる。
【００２６】
尚、横型高耐圧電界効果トランジスタの耐圧は、Ｌ−ＩＧＢＴの耐圧と同程度であって例えば８００Ｖ程度である。但し、横型高耐圧電界効果トランジスタの耐圧は、最大３０Ｖ程度の耐圧で動作する低耐圧集積回路の当該耐圧と比べて大きければ、特に限定されるものではなく、例えば２００〜１０００Ｖ程度の範囲において任意に設定可能である。
【００２７】
本発明に係るスイッチング電源装置は、上記本発明の半導体装置を用いたスイッチング電源装置であって、１次巻線、２次巻線及び補助巻線を有するトランスを備え、前記トランスの前記１次巻線は前記横型絶縁ゲートバイポーラトランジスタと接続されており、前記トランスの補助巻線は前記低耐圧集積回路と接続されており、前記補助巻線に印加される電圧と前記第２導電型ホールブロック領域に印加される電圧とが同じである。
【００２８】
本発明のスイッチング電源装置によると、Ｌ−ＩＧＢＴのスイッチングを制御する低耐圧集積回路の電源電圧と同じ電圧を第２導電型ホールブロック領域に印加する場合と比べて、より高い電圧を第２導電型ホールブロック領域に印加することができるため、空乏層をさらに広げることが可能となるので、より高い分離特性を実現できる。
【００２９】
本発明に係る半導体装置の製造方法は、第１導電型半導体領域上に、横型絶縁ゲートバイポーラトランジスタと低耐圧集積回路とが形成された半導体装置の製造方法であって、前記第１導電型半導体領域に、前記横型絶縁ゲートバイポーラトランジスタの第２導電型ドリフト領域を形成する工程（ａ）と、前記第１導電型半導体領域に、前記低耐圧集積回路に含まれる素子の第２導電型ウェル領域を形成する工程（ｂ）と、前記第１導電型半導体領域における前記横型絶縁ゲートバイポーラトランジスタと前記低耐圧集積回路との間に、所定のバイアスが印加される第２導電型ホールブロック領域を形成する工程（ｃ）とを備え、前記工程（ｃ）は、前記工程（ａ）及び前記工程（ｂ）のうちの少なくとも一方と同時に実施される。
【００３０】
すなわち、本発明の半導体装置の製造方法においては、上記本発明の半導体装置を製造する際に、第２導電型ホールブロック領域をＬ−ＩＧＢＴの第２導電型ドリフト領域及び低耐圧集積回路の第２導電型ウェル領域のうちの少なくとも一方と同じ工程で形成するため、上記本発明の半導体装置を簡単で安価なプロセスによって提供することができる。
【発明の効果】
【００３１】
本発明によると、第１導電型半導体領域におけるＬ−ＩＧＢＴと低耐圧集積回路との間に第２導電型ホールブロック領域を設けるため、当該第２導電型ホールブロック領域と第１導電型半導体領域との間のｐｎ接合部に逆バイアスを印加することによって当該ｐｎ接合部から空乏層を広げることができる。従って、Ｌ−ＩＧＢＴのオン時に発生するホールが低耐圧集積回路へ侵入することを容易に且つ確実に防ぐことができる。すなわち、Ｌ−ＩＧＢＴと低耐圧集積回路とをｐｎ接合分離を用いて容易に且つ確実に分離することができる。
【発明を実施するための最良の形態】
【００３２】
（本発明のスイッチング電源装置）
以下、後述する本発明の各実施形態に係る半導体装置が用いられるスイッチング電源装置の一例について、図１の回路図を参照しながら具体的に説明する。
【００３３】
図１に示すスイッチング電源装置に用いられる本発明の半導体装置３２０は、Ｌ−ＩＧＢＴ３９０と、低耐圧素子より構成される制御回路４１０（以下、低耐圧集積回路４１０と称する）とを有している。また、半導体装置３２０は、外部入力端子として、Ｌ−ＩＧＢＴ３９０の入力端子３２３（以下、コレクタ端子３２３と称する）、補助巻線電圧入力端子３２４（以下、ＶＣＣ端子３２４と称する）、内部回路電源端子３２５（以下、ＶＤＤ端子３２５と称する）、低耐圧集積回路４１０のＧＮＤ端子３２６（Ｌ−ＩＧＢＴ３９０の出力端子を兼ねている）の４端子を少なくとも備えている。
【００３４】
Ｌ−ＩＧＢＴ３９０のゲートには低耐圧集積回路４１０が接続されており、Ｌ−ＩＧＢＴ３９０のコレクタ端子３２３には、トランス３４０の一次巻線３４１の一端が接続されている。
【００３５】
低耐圧集積回路４１０には、その内部電源へ起動電流を供給するための抵抗３３５と、二次側（トランス３４０の後段つまり電源出力側）の出力の負荷状態を検出し且つ検出した情報を低耐圧集積回路４１０へ伝達するフォトカプラ３５５とが接続されている。また、低耐圧集積回路４１０には、ＶＣＣ端子３２４及びダイオード３２９を介してトランス３４０の補助巻線３４３の一端が接続されている。尚、補助巻線３４３と並列にコンデンサ３２７が接続されていると共に、補助巻線３４３の他端は接地されている。
【００３６】
図１に示すスイッチング電源装置は、例えば商用の交流電源電圧を入力するための入力端子３３１及び３３２を備えている。入力端子３３１及び３３２から入力された交流電源電圧は、ブリッジダイオード３３３及び電解コンデンサ３３４から構成された一次側整流平滑回路３３０において整流及び平滑化されて直流電圧が生成される。
【００３７】
図１に示すスイッチング電源装置における入出力間（入力端子３３１及び３３２と出力端子３５３及び３５４との間）には、一次巻線３４１と二次巻線３４２と補助巻線３４３とから構成されたトランス３４０が配置されており、トランス３４０は一次側（入力側つまり低耐圧集積回路４１０側）と二次側とを絶縁している。
【００３８】
図１に示すスイッチング電源装置の二次側においては、一次側整流平滑回路３３０によって生成された直流電圧から当該直流電圧の絶対値よりも小さい第２の直流電圧を生成するため、トランス３４０の二次側出力電圧を整流し且つ平滑化するためのダイオード３５０と、電解コンデンサ３５１と、出力端子３５３及び３５４に安定した出力電圧を供給するための二次側制御回路３５２と、二次側制御回路３５２の信号を一次側へ伝達するためのフォトカプラ３５５とが配置されている。
【００３９】
以上のように構成された本発明のスイッチング電源装置の動作は次の通りである。
【００４０】
図１に示すスイッチング電源装置の入力端子３３１及び３３２に交流電源電圧が印加されると、一次側整流平滑回路３３０において当該入力された交流電源電圧が整流され且つ平滑化され、それによって直流電圧Ｖｉｎが生成される。
【００４１】
Ｖｉｎは、トランス３４０の一次巻線３４１を通じて、半導体装置３２０のコレクタ端子３２３に印加される。そして、起動用定電流（一次側整流平滑回路３３０から供給される）が抵抗３３５及び低耐圧集積回路４１０を通じてＶＣＣ端子３２４に供給され、これにより、ＶＣＣ端子３２４に接続されたコンデンサ３２７が充電されてＶＣＣ電圧が上昇する。また、低耐圧集積回路４１０は、ＶＤＤ電圧が一定になるように動作するレギュレーターを内蔵しており、上記起動用定電流の一部は、ＶＤＤ端子３２５に接続されたコンデンサ３２８を充電し、これにより、ＶＤＤ電圧を一定電圧まで上昇させることができる。
【００４２】
以上のようにＶＣＣ電圧及びＶＤＤ電圧が上昇し、ＶＤＤ電圧が低耐圧集積回路４１０の起動電圧に達すると、Ｌ−ＩＧＢＴ３９０のスイッチング動作が開始される。ここで、起動電圧となるＶＤＤ電圧は例えば８Ｖ程度の一定電圧である。Ｌ−ＩＧＢＴ３９０のスイッチング動作が開始されると、トランス３４０の各巻線にエネルギーが供給されるようになる。トランス３４０にエネルギーが供給されるようになると、二次巻線３４２に流れる電流は、ダイオード３５０及び電解コンデンサ３５１によって整流及び平滑化され、出力電圧Ｖｏの供給を開始する。その後、Ｌ−ＩＧＢＴ３９０のスイッチング動作が繰り返されることによって、出力電圧Ｖｏは徐々に上昇し、二次側制御回路３５２で設定された電圧値に出力電圧Ｖｏが達すると、フォトカプラ３５５から、半導体装置３２０の低耐圧集積回路４１０へ当該情報がフィードバックされ、スイッチング素子であるＬ−ＩＧＢＴ３９０に流れるコレクタ電流が小さくなる。このような負帰還が行われることによって、出力電圧Ｖｏは安定化される。
【００４３】
また、一次側補助巻線３４３に流れる電流は、ＶＣＣ端子３２４と一次側補助巻線３４３との間に接続されたダイオード３２９、及び一次側補助巻線３４３と並列に接続されたコンデンサ３２７によって整流及び平滑化されて、ＶＣＣ端子３２４を介して半導体装置３２０に供給される。すなわち、半導体装置３２０の内部回路電源電圧を補助巻線３４３から供給することできる。言い換えると、補助巻線３４３は半導体装置３２０の補助電源として活用される。
【００４４】
尚、図１に示すスイッチング電源装置が起動された後は、一次側補助巻線３４３からの補助電源電圧又はコンデンサ３２７への充電電流を、低耐圧集積回路４１０が制御することによって、Ｌ−ＩＧＢＴ３９０のオン時におけるＶＣＣ端子３２４には例えば１０〜２０Ｖの電圧が常に印加されることになる。
【００４５】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
【００４６】
図２は第１の実施形態に係る半導体装置の断面図であり、図３は第１の実施形態に係る半導体装置の平面図である。尚、図２は図３におけるＡ−Ａ’線の断面図である。また、図３においては、一部の構成要素（例えばＬ−ＩＧＢＴ３９０とｎ型ホールブロック領域４００との間やＬ−ＩＧＢＴ３９０と低耐圧集積回路４１０との間の素子分離間隔（フィールド絶縁膜４０の幅）等）の図示を省略している。
【００４７】
図２に示すように、ｐ型半導体基板１０（不純物濃度は例えば１×１０１４／ｃｍ３  程度）の一領域（高耐圧領域）上にＬ−ＩＧＢＴ３９０が形成されていると共に、ｐ型半導体基板１０の他領域上に、低耐圧素子から構成される低耐圧集積回路４１０が形成されている。
【００４８】
本実施形態の特徴は、ｐ型半導体基板１０におけるＬ−ＩＧＢＴ３９０と低耐圧集積回路４１０との間に、ｎ型ホールブロック領域４００が設けられていることである。
【００４９】
具体的には、ｐ型半導体基板１０におけるＬ−ＩＧＢＴ３９０の形成領域の表面部には、図２に示すように、ｐ＋  型コレクタ領域６０（不純物濃度は例えば１×１０１８〜１×１０２０／ｃｍ３  程度）と、このｐ＋  型コレクタ領域６０を囲むｎ型ドリフト領域２０（不純物濃度は例えば１×１０１５〜１×１０１６／ｃｍ３  程度）とが形成されている。また、ｐ型半導体基板１０の表面部におけるＬ−ＩＧＢＴ３９０の形成領域には、ｎ型ドリフト領域２０との間に間隔をおいてｎ＋  型エミッタ領域５０（不純物濃度は例えば１×１０１８〜１×１０２０／ｃｍ３  程度）が形成されていると共に、ｎ＋  型エミッタ領域５０から見てｐ＋  型コレクタ領域６０の反対側にｎ＋  型エミッタ領域５０と隣接するようにｐ＋  型ベースコンタクト領域３８０（不純物濃度は例えば１×１０１８〜１×１０２０／ｃｍ３  程度）が形成されている。さらに、ｎ＋  型エミッタ領域５０及びｐ＋  型ベースコンタクト領域３８０を囲み且つｎ型ドリフト領域２０と接するようにｐ型ベース領域３０（不純物濃度は例えば１×１０１６〜１×１０１７／ｃｍ３  程度）が深さ数μｍ程度まで形成されている。尚、ｎ型ドリフト領域２０上にはフィールド絶縁膜４０が選択的に形成されている。また、少なくともｎ型ドリフト領域２０の端部からｐ型ベース領域３０の所定部分までのｐ型半導体基板１０の表面上にゲート絶縁膜７０が形成され、当該ゲート絶縁膜７０上にゲート電極８０が延設されている。さらに、ｎ＋  型エミッタ領域５０及びｐ＋  型ベースコンタクト領域３８０の上には当該両領域と接続するエミッタ電極９０が形成されていると共に、ｐ＋  型コレクタ領域６０上には当該ｐ＋  型コレクタ領域６０と接続するコレクタ電極１００が形成されている。
【００５０】
次に、ｐ型半導体基板１０における低耐圧集積回路４１０の形成領域の表面部には、図２に示すように、ｐ＋  型チャネルストッパー領域１１０（不純物濃度は例えば１×１０１６〜１×１０１７／ｃｍ３  程度）を挟むように一対のｎ型ウェル領域１４０（不純物濃度は例えば１×１０１５〜１×１０１６／ｃｍ３  程度）が形成されている。尚、ｐ＋  型チャネルストッパー領域１１０を覆うようにフィールド絶縁膜４０が形成されている。
【００５１】
低耐圧集積回路４１０の一方のｎ型ウェル領域１４０の表面部にはｐ型ウェル領域１５０（不純物濃度は例えば１×１０１６〜１×１０１７／ｃｍ３  程度）と一のｎ＋  型領域１６０（不純物濃度は例えば１×１０１８〜１×１０２０／ｃｍ３  程度）とが離隔して形成されている。ｐ型ウェル領域１５０の表面部にはｐ＋  型領域１７０（不純物濃度は例えば１×１０１８〜１×１０２０／ｃｍ３  程度）と他のｎ＋  型領域１６０とが離隔して形成されている。ｐ型ウェル領域１５０内のｐ＋  型領域１７０上には当該ｐ＋  型領域１７０と接続するようにベース電極１８０が形成されており、ｐ型ウェル領域１５０内のｎ＋  型領域１６０上には当該ｎ＋  型領域１６０と接続するようにエミッタ電極１８１が形成されており、ｐ型ウェル領域１５０外のｎ＋  型領域１６０上には当該ｎ＋  型領域１６０と接続するようにコレクタ電極１８２が形成されている。このように、一方のｎ型ウェル領域１４０上にはＮＰＮバイポーラトランジスタが形成されている。
【００５２】
低耐圧集積回路４１０の他方のｎ型ウェル領域１４０の表面部にはｎ＋  型領域１６０と一対のｐ＋  型領域１７０とがそれぞれ離隔して形成されている。一方のｐ＋  型領域１７０上には当該ｐ＋  型領域１７０と接続するようにコレクタ電極１９０が形成されており、他方のｐ＋  型領域１７０上には当該ｐ＋  型領域１７０と接続するようにエミッタ電極１９１が形成されており、ｎ＋  型領域１６０上には当該ｎ＋  型領域１６０と接続するようにベース電極１９２が形成されている。このように、他方のｎ型ウェル領域１４０上にはＰＮＰバイポーラトランジスタが形成されている。
【００５３】
尚、本実施形態において、低耐圧集積回路４１０に用いられる低耐圧素子としてＮＰＮバイポーラトランジスタ及びＰＮＰバイポーラトランジスタを例示しているが、低耐圧素子はこれに限定されるものではなく、一般的なＢｉＣＭＯＳ（bipolar complementary metal oxide semiconductor ）回路で用いられる他の素子を用いてもよい。
【００５４】
次に、ｐ型半導体基板１０におけるｎ型ホールブロック領域４００の形成領域の表面部、つまりＬ−ＩＧＢＴ３９０の形成領域（高耐圧領域）と低耐圧集積回路４１０の形成領域との間のｐ型半導体基板１０の表面部に、ｎ＋  型領域１３０（不純物濃度は例えば１×１０１８〜１×１０２０／ｃｍ３  程度）と、それを囲むｎ型ホールブロック層１２０（不純物濃度は例えば１×１０１５〜１×１０１６／ｃｍ３  程度、深さは１０μｍ程度）とが形成されている。また、ｎ＋  型領域１３０上に当該ｎ＋  型領域１３０と接続するようにホールブロック電圧印加用電極２００が形成されている。
【００５５】
尚、ｐ型半導体基板１０におけるｎ型ホールブロック領域４００とＬ−ＩＧＢＴ３９０との間、及びｐ型半導体基板１０におけるｎ型ホールブロック領域４００と低耐圧集積回路４１０との間にはそれぞれｐ＋  型チャネルストッパー領域１１０が形成されており、当該各ｐ＋  型チャネルストッパー領域１１０を覆うようにフィールド絶縁膜４０が形成されている。
【００５６】
また、上記Ｌ−ＩＧＢＴ３９０、低耐圧集積回路４１０及びｎ型ホールブロック領域４００を覆うように層間膜２１０が形成され、当該層間膜２１０上に保護膜２２０が形成されている。エミッタ電極９０、コレクタ電極１００、ベース電極１８０、エミッタ電極１８１、コレクタ電極１８２、コレクタ電極１９０、エミッタ電極１９１、ベース電極１９２及びホールブロック電圧印加用電極２００はそれぞれ層間膜２１０を貫通するように形成されている。
【００５７】
また、本実施形態において、ｎ型ホールブロック層１２０は、Ｌ−ＩＧＢＴ３９０のｎ型ドリフト領域２０及び低耐圧集積回路４１０のｎ型ウェル領域１４０のうちの少なくとも一方と同時に形成されていることが好ましい。このようにすると、工程数を増やすことなくｎ型ホールブロック層１２０を容易に形成することができる。この場合、本実施形態の半導体装置が、例えば図１２に示す従来の半導体装置と相違する点は、Ｌ−ＩＧＢＴと低耐圧集積回路との間の素子分離を実現するために、特別に絶縁膜領域（図１２の絶縁膜領域７４１等）を設けるのではなく、Ｌ−ＩＧＢＴのドリフト領域又は低耐圧集積回路のウェル領域と同じ不純物濃度勾配を有する不純物層を用いることである。
【００５８】
また、本実施形態において、例えば図３の平面図（チップ表面図）に示すように、ｎ型ホールブロック領域４００内のｎ＋  型領域１３０上のホールブロック電圧印加用電極２００（図示省略）と例えばＡｌ配線（図示省略）を介して電気的に接続されるパッド３６０を設け、当該パッド３６０を、図１に示すスイッチング電源装置におけるＶＤＤ端子（内部回路電源端子）３２５又はＶＣＣ端子３２４に電気的に接続することが好ましい。このようにすると、ｎ型ホールブロック領域４００に電圧を印加するための端子を特別に配置することなく、後述する本実施形態の効果を得ることができる。ここで、パッド３６０をＶＣＣ端子３２４に電気的に接続する場合には、パッド３６０をＶＤＤ端子３２５に電気的に接続する場合と比べて、より高い電圧をｎ型ホールブロック領域４００に印加することができるため、後述する本実施形態の効果をより顕著に発揮させることができる。
【００５９】
また、本実施形態において、Ｌ−ＩＧＢＴ３９０の耐圧は例えば８００Ｖであり、コレクタ端子３２３に印加される電圧の大きさは、オフ時には例えば７００Ｖ程度、オン時には例えば数Ｖ〜１０Ｖ程度である。また、低耐圧集積回路４１０は例えば耐圧３０Ｖ以下の回路素子で構成されており、ＶＤＤ端子（内部回路電源端子）３２５に印加される電圧の大きさは、例えば６Ｖ〜８Ｖ程度の範囲内の一定電圧（常に）である。すなわち、ｎ型ホールブロック層１２０等を含むｎ型ホールブロック領域４００の形成領域は、低耐圧集積回路４１０の形成領域側に設けられている。また、ＶＣＣ端子（補助巻線電圧入力端子）３２４に印加される電圧の大きさは、二次巻線３４２の電圧及び巻線比に依存して決まるものであるが、通常動作時には例えば１０Ｖ〜２０Ｖ程度の範囲内（本実施形態では２０Ｖ程度）であり、出力状況によっては例えば５Ｖ〜３０Ｖ程度の範囲内である。すなわち、通常動作時には、ＶＣＣ端子３２４に印加される電圧は、ＶＤＤ端子３２５に印加される電圧と比べて、同程度か又はそれ以上である。但し、ＶＣＣ端子３２４に印加される電圧は、ＶＤＤ端子３２５に印加される電圧と異なり、出力状況に応じて変動する。
【００６０】
以下、図２及び図３に示す本実施形態の半導体装置の動作について説明する。
【００６１】
Ｌ−ＩＧＢＴ３９０においてオフ状態でコレクタ電極１００に高電圧（例えば６００Ｖ程度）が印加されると、ｎ型ドリフト領域２０とｐ型半導体基板１０とが互いに逆バイアス状態になり、両者の接合部分からそれぞれの内部に向けて空乏層が広がることにより電界が一様となり、それによって高耐圧特性を実現できる。
【００６２】
図１２に示す従来の半導体装置においては、Ｌ−ＩＧＢＴと低耐圧集積回路との間の素子分離に誘電体分離を用いているため、絶縁膜界面（Ｐ型半導体領域５１３と絶縁膜７４０及び絶縁膜領域７４１のそれぞれとの界面）でのリーク増大等の問題点に対する対策（ｐ＋  型領域９２０の形成）が必要であった。それに対して、本実施形態の半導体装置においては、Ｌ−ＩＧＢＴと低耐圧集積回路との間の素子分離に、ｎ型ホールブロック領域４００によるｐｎ接合分離を用いるため、従来の半導体装置での上記対策は不要となる。
【００６３】
一方、ゲート電極８０に閾値以上の電圧が印加されると、ゲート電極８０直下のチャネル領域が反転し、Ｌ−ＩＧＢＴ３９０はオン状態となる。オン状態になると、ｐ＋  型コレクタ領域６０からｎ型ドリフト領域２０へ大量のホールが注入されることにより、伝導度変調され、ｐ＋  型コレクタ領域６０からｎ＋  型エミッタ領域５０へ大電流が流れる。
【００６４】
このとき、ホールブロック電圧印加用電極２００に印加される電圧が、例えば図１に示す低耐圧集積回路４１０の電源電圧（つまり内部回路電源端子（ＶＤＤ端子）３２５）と同じ電圧、例えば８Ｖに設定されているとすると、ｐ型半導体基板１０とｎ型ホールブロック層１２０との接合面からｐ型半導体基板１０側に厚さ１０数μｍ程度の空乏層２３０が広がる。従って、当該空乏層２３０の厚さとｎ型ホールブロック層１２０の厚さ（１０μｍ程度）とを合わせると、ｐ型半導体基板１０における深さ２０μｍ以上の領域に存在するホールに対しても、当該ホールがＬ−ＩＧＢＴ３９０から低耐圧集積回路４１０の方へ侵入することを防ぐことができる。
【００６５】
ところで、本実施形態に係る半導体装置において、ｐ＋  型コレクタ領域６０とｎ＋  型エミッタ領域５０との間の距離を８０μｍ、ゲート電極８０への印加電圧を８Ｖ、コレクタ電極１００に印加するコレクタ電圧を８Ｖにそれぞれ設定した場合、本願発明者らが断面構造でのホール密度分布を２次元シミュレーションにより調べたところ、特に深さ数μｍ程度のｐ型ベース領域３０の周辺に、低耐圧集積回路４１０へ侵入しようとするホールが集中することが明らかになっている。一方、前述のように、本実施形態の半導体装置では、ｐ型半導体基板１０における深さ２０μｍ以上の領域に存在するホールの移動を阻止することができるため、Ｌ−ＩＧＢＴ３９０の配置される高耐圧領域と、低耐圧素子から構成される低耐圧集積回路４１０とを確実に電気的に分離することができる。
【００６６】
尚、本実施形態では、ホールブロック電圧印加用電極２００に印加される電圧を、図１に示す低耐圧集積回路４１０の電源電圧（つまり内部回路電源端子（ＶＤＤ端子）３２５）と共通の電圧に設定したが、これに限定されるものではない。例えば、ホールブロック電圧印加用電極２００に印加される電圧を、図１に示す補助巻線３４３に印加される電圧（ＶＣＣ端子３２４に印加される電圧）と共通の電圧に設定してもよい。この場合、補助巻線３４３に印加される電圧が、上記低耐圧集積回路４１０の電源電圧以下にならないように設定することによって、言い換えると、上記低耐圧集積回路４１０の電源電圧よりも高い電圧をホールブロック電圧印加用電極２００に印加することによって、空乏層２３０をさらに広げることが可能となるので、より高い分離特性を実現できる。具体的には、補助巻線３４３に印加される電圧を例えば２０Ｖに設定することによって、ｐ型半導体基板１０とｎ型ホールブロック層１２０との接合面からｐ型半導体基板１０側に空乏層２３０を厚さ１６μｍ程度以上広げることができる。この場合、当該空乏層２３０の厚さとｎ型ホールブロック層１２０の厚さ（１０μｍ程度）とを合わせると、ｐ型半導体基板１０における深さ２６μｍ以上の領域に存在するホールに対しても、当該ホールがＬ−ＩＧＢＴ３９０から低耐圧集積回路４１０の方へ侵入することを防ぐことができ、高い分離特性を実現できる。
【００６７】
以上に説明したように、本実施形態の半導体装置によると、ｐ型半導体基板１０とｎ型ホールブロック層１２０との間のｐｎ接合部に逆バイアスを印加することによって当該ｐｎ接合部から空乏層２３０が広がるため、Ｌ−ＩＧＢＴ３９０のオン時に発生するホールが低耐圧集積回路４１０へ侵入することを防ぐことができる。すなわち、Ｌ−ＩＧＢＴ３９０のオン時における低耐圧集積回路４１０の低耐圧素子への電気的影響を確実に防止することができる。
【００６８】
また、本実施形態の半導体装置の構造は、ＳＯＩ基板やトレンチ等を使用することなく得られる構造であるため、簡単で安価なプロセスによって本実施形態の半導体装置を提供することができる。
【００６９】
以下、図２及び図３に示す本実施形態の半導体装置を製造するための方法について説明する。図４（ａ）、（ｂ）及び図５（ａ）、（ｂ）は本実施形態の半導体装置の製造方法の各工程を示す断面図である。尚、図４（ａ）、（ｂ）及び図５（ａ）、（ｂ）において、図２及び図３に示す本実施形態の半導体装置と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
【００７０】
まず、図４（ａ）に示すように、ｐ型半導体基板１０の所定領域に、例えばレジストマスク３７０を利用して、例えばリン等のｎ型不純物をイオン注入し、当該不純物を熱拡散させることによって、Ｌ−ＩＧＢＴ３９０のｎ型ドリフト領域２０、ｎ型ホールブロック領域４００のｎ型ホールブロック層１２０、及び低耐圧集積回路４１０のｎ型ウェル領域１４０を形成する。ｎ型ドリフト領域２０、ｎ型ホールブロック層１２０及びｎ型ウェル領域１４０はそれぞれ１０μｍ程度の深さを持つ。
【００７１】
次に、レジストマスク３７０を除去した後、図４（ｂ）に示すように、ｐ型半導体基板１０の所定領域の表面部に、例えばレジスト等（図示省略）をマスクパターンとして利用して、例えばボロン等のｐ型不純物をイオン注入することによって、Ｌ−ＩＧＢＴ３９０のｐ型ベース領域３０及び低耐圧集積回路４１０のｐ型ウェル領域１５０を形成した後、各素子間のｐ＋  型チャネルストッパー領域１１０を形成する。次に、例えばＳｉＮ等（図示省略）をマスクパターンとしてフィールド酸化を行い、その後に前記ＳｉＮマスクをウェットエッチングにより除去する処理等を行うことによって、例えば１．０μｍ程度の厚さを有するフィールド絶縁膜４０をｐ型半導体基板１０上に選択的に形成する。
【００７２】
次に、図５（ａ）に示すように、ｐ型半導体基板１０に対して例えば１１００℃程度のドライ酸化を行うことによって、少なくともｎ型ドリフト領域２０の端部（フィールド絶縁膜４０により被覆されていない部分）からｐ型ベース領域３０の所定部分までのｐ型半導体基板１０の表面上に、例えば厚さ５００Å程度のゲート絶縁膜７０を形成する。その後、ゲート絶縁膜７０の上を含むｐ型半導体基板１０の上に、例えばＬＰ（low pressure）−ＣＶＤ（chemical vapor deposition ）成長によって例えば厚さ４０００Åのポリシリコン膜を堆積した後、当該ポリシリコン膜をパターンニングすることによって、ゲート電極８０を形成する。次に、例えばレジスト（図示省略）及びゲート電極８０等をそれぞれマスクパターンとして用いて、例えばボロン等のｐ型不純物をｐ型半導体基板１０に選択的にイオン注入することにより、Ｌ−ＩＧＢＴ３９０のｐ＋  型コレクタ領域６０及びｐ＋  型ベースコンタクト領域３８０、並びに低耐圧集積回路４１０のｐ＋  型領域１７０を形成する。また、例えばレジスト（図示省略）及びゲート電極８０等をそれぞれマスクパターンとして用いて、例えば砒素等のｎ型不純物をｐ型半導体基板１０に選択的にイオン注入することにより、Ｌ−ＩＧＢＴ３９０のｎ＋  型エミッタ領域５０、ｎ型ホールブロック領域４００のｎ＋  型領域１３０、及び低耐圧集積回路４１０のｎ＋  型領域１６０を形成する。
【００７３】
次に、図５（ｂ）に示すように、ｐ型半導体基板１０の上に、Ｌ−ＩＧＢＴ３９０の配置される高耐圧領域、低耐圧素子から構成される低耐圧集積回路４１０、及びｎ型ホールブロック領域４００を覆う例えば厚さ１．５μｍ程度のＣＶＤ酸化膜からなる層間膜２１０を堆積する。次に、レジスト等（図示省略）をマスクパターンとして用いて、層間膜２１０に選択的にコンタクトホールを形成する。その後、当該各コンタクトホールが埋め込まれるように層間膜２１０の上に例えばＡＬ−Ｓｉ膜を形成することによって、ｎ＋  型エミッタ領域５０及びｐ＋  型ベースコンタクト領域３８０と接続するエミッタ電極９０と、ｐ＋  型コレクタ領域６０と接続するコレクタ電極１００と、ｎ＋  型領域１３０と接続するホールブロック電圧印加用電極２００と、ＮＰＮバイポーラトランジスタのベース電極１８０、エミッタ電極１８１及びコレクタ電極１８２と、ＰＮＰバイポーラトランジスタのベース電極１９２、エミッタ電極１９１及びコレクタ電極１９０とを形成する。次に、層間膜２１０の上に例えばＳｉＮ膜からなる保護膜２２０を形成する。
【００７４】
尚、上記本実施形態の半導体装置の製造方法においては、低耐圧集積回路４１０を構成する低耐圧素子としてＮＰＮバイポーラトランジスタ及びＰＮＰバイポーラトランジスタを例示しているが、低耐圧素子はこれに限定されるものではなく、標準的なＣＭＯＳ回路で用いられる抵抗、ＮｃｈＭＯＳＦＥＴ（metal oxide semiconductor field-effect transistor ）及びＰｃｈＭＯＳＦＥＴ等を低耐圧素子として形成してもよい。
【００７５】
以上に説明した、本実施形態の半導体装置の製造方法によると、ｎ型ドリフト領域２０、ｎ型ホールブロック層１２０及びｎ型ウェル領域１４０を同時に形成することができるため、例えば図１２に示す従来の半導体装置と比べて、接合分離形成のために特別に工程数を増やす必要はない。すなわち、図２及び図３に示す本実施形態の半導体装置の製造に際して、製造工程を簡素化できると共にプロセスコストも安価になる。
【００７６】
また、本実施形態の半導体装置の製造方法によると、標準的なＣＭＯＳプロセスをそのまま用いて、高耐圧領域に配置されるＬ−ＩＧＢＴと、低耐圧素子から構成される制御回路（低耐圧集積回路）と、それらの分離領域（ホールブロック領域）とを、工程数を増やすことなく容易に形成することができる。
【００７７】
尚、本実施形態の半導体装置の製造方法において、ｎ型ホールブロック層１２０をｎ型ドリフト領域２０及びｎ型ウェル領域１４０の両方と同時に形成したが、これに代えて、ｎ型ホールブロック層１２０をｎ型ドリフト領域２０及びｎ型ウェル領域１４０のいずれか一方と同時に形成してもよい。
【００７８】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
【００７９】
図６は第２の実施形態に係る半導体装置の断面図である。尚、図６において、図２に示す第１の実施形態と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
【００８０】
第２の実施形態が第１の実施形態と異なっている点は、ｎ型ホールブロック領域の構成のみであり、それ以外のＬ−ＩＧＢＴ及び低耐圧集積回路については第１の実施形態と同様であるため、以下、図６に示す本実施形態のｎ型ホールブロック領域４０１の構造について説明する。
【００８１】
図６に示すように、ｐ型半導体基板１０の表面部におけるｎ型ホールブロック領域４０１の形成領域（つまりＬ−ＩＧＢＴ３９０の配置される高耐圧領域と低耐圧素子から構成される低耐圧集積回路４１０との間の領域）には、例えば幅３０μｍ、深さ１０μｍのトレンチ２５０が形成されている。そして、ｐ型半導体基板１０におけるトレンチ２５０の下側に、ｎ＋  型領域１３１（不純物濃度は例えば１×１０１８〜１×１０２０／ｃｍ３  程度）と、それを囲むｎ型ホールブロック層１２１（不純物濃度は例えば１×１０１５〜１×１０１６／ｃｍ３  程度、深さは１０μｍ程度）とが形成されている。ｎ型ホールブロック層１２１の一部は、ｐ型半導体基板１０におけるトレンチ２５０の壁面近傍にも形成されている。また、トレンチ２５０内におけるｎ＋  型領域１３１上に当該ｎ＋  型領域１３１と接続するようにホールブロック電圧印加用電極２０１が形成されている。すなわち、本実施形態のｎ型ホールブロック領域４０１はトレンチ２５０の下側に形成されている。
【００８２】
また、上記Ｌ−ＩＧＢＴ３９０、低耐圧集積回路４１０及びｎ型ホールブロック領域４０１を覆うように層間膜２１２が形成されている。層間膜２１２はトレンチ２５０を部分的に埋めるように形成されている。エミッタ電極９０、コレクタ電極１００、ベース電極１８０、エミッタ電極１８１、コレクタ電極１８２、コレクタ電極１９０、エミッタ電極１９１、ベース電極１９２及びホールブロック電圧印加用電極２０１はそれぞれ層間膜２１２を貫通するように形成されている。層間膜２１２上にはトレンチ２５０を完全に埋めるよう保護膜２２２が形成されている。
【００８３】
尚、本実施形態において、ｎ型ホールブロック層１２１は、Ｌ−ＩＧＢＴ３９０のｎ型ドリフト領域２０及び低耐圧集積回路４１０のｎ型ウェル領域１４０のうちの少なくとも一方と同時に形成されていることが好ましい。このようにすると、工程数を増やすことなくｎ型ホールブロック層１２１を容易に形成することができる。この場合、本実施形態の半導体装置が、例えば図１２に示す従来の半導体装置と相違する点は、Ｌ−ＩＧＢＴと低耐圧集積回路との間の素子分離を実現するために、特別に絶縁膜領域（図１２の絶縁膜領域７４１等）を設けるのではなく、Ｌ−ＩＧＢＴのドリフト領域又は低耐圧集積回路のウェル領域と同じ不純物濃度勾配を有する不純物層を用いることである。
【００８４】
また、本実施形態において、ｎ型ホールブロック領域４０１のｎ＋  型領域１３１上のホールブロック電圧印加用電極２０１を、第１の実施形態と同様に、図１に示すスイッチング電源装置におけるＶＤＤ端子３２５又はＶＣＣ端子３２４に電気的に接続してもよい。
【００８５】
以下、図６に示す本実施形態の半導体装置の動作について説明する。
【００８６】
本実施形態の半導体装置の動作が第１の実施形態と異なっている点は、トレンチ２５０を設けていることによって、Ｌ−ＩＧＢＴ３９０がオン状態となったときに、トレンチ２５０の深さ分だけｐ型半導体基板１０におけるより深い領域においても、Ｌ−ＩＧＢＴ３９０から低耐圧集積回路４１０へのホールの侵入を防ぐことができることである。
【００８７】
従って、本実施形態の半導体装置によると、第１の実施形態の効果に加えて次のような効果が得られる。すなわち、第１の実施形態においては、例えば、Ｌ−ＩＧＢＴ３９０のゲート電極８０に印加する電圧をより大きくしたり、又はＬ−ＩＧＢＴ３９０のコレクタ電極１００に印加するコレクタ電圧をより大きくするなどして、Ｌ−ＩＧＢＴ３９０の単位面積当りのオン電流をより大きくした場合には、Ｌ−ＩＧＢＴ３９０から低耐圧集積回路４１０へホールが流入しやすくなるという問題が生じる。それに対して、本実施形態においては、Ｌ−ＩＧＢＴ３９０の単位面積当りのオン電流の大きさに応じて、トレンチ２５０の深さを調節することによって、Ｌ−ＩＧＢＴ３９０から低耐圧集積回路４１０へのホールの流入を完全に防ぐことができる。
【００８８】
以下、図６に示す本実施形態の半導体装置を製造するための方法について説明する。図７（ａ）、（ｂ）、図８（ａ）、（ｂ）及び図９は本実施形態の半導体装置の製造方法の各工程を示す断面図である。尚、図７（ａ）、（ｂ）、図８（ａ）、（ｂ）及び図９において、図２及び図３に示す第１実施形態の半導体装置又は図６に示す本実施形態の半導体装置と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
【００８９】
まず、図７（ａ）に示すように、例えばレジストマスク（図示省略）を用いて、ｐ型半導体基板１０の表面部におけるｎ型ホールブロック領域４０１の形成領域にトレンチ２５０を選択的に形成する。
【００９０】
次に、図７（ｂ）に示すように、ｐ型半導体基板１０の所定領域に、例えばレジストマスク３７１を利用して、例えばリン等のｎ型不純物をイオン注入し、当該不純物を熱拡散させることによって、Ｌ−ＩＧＢＴ３９０のｎ型ドリフト領域２０、ｎ型ホールブロック領域４０１のｎ型ホールブロック層１２１、及び低耐圧集積回路４１０のｎ型ウェル領域１４０を形成する。ｎ型ホールブロック層１２１は、ｐ型半導体基板１０におけるトレンチ２５０の下側及び壁面近傍に形成される。また、ｎ型ドリフト領域２０、ｎ型ホールブロック層１２１及びｎ型ウェル領域１４０はそれぞれ１０μｍ程度の深さを持つ。
【００９１】
次に、レジストマスク３７１を除去した後、図８（ａ）に示すように、ｐ型半導体基板１０の所定領域の表面部に、例えばレジスト等（図示省略）をマスクパターンとして利用して、例えばボロン等のｐ型不純物をイオン注入することによって、Ｌ−ＩＧＢＴ３９０のｐ型ベース領域３０及び低耐圧集積回路４１０のｐ型ウェル領域１５０を形成した後、各素子間のｐ＋  型チャネルストッパー領域１１０を形成する。次に、例えばＳｉＮ等（図示省略）をマスクパターンとしてフィールド酸化を行い、その後に前記ＳｉＮマスクをウェットエッチングにより除去する処理等を行うことによって、例えば１．０μｍ程度の厚さを有するフィールド絶縁膜４０をｐ型半導体基板１０上に選択的に形成する。
【００９２】
次に、図８（ｂ）に示すように、ｐ型半導体基板１０に対して例えば１１００℃程度のドライ酸化を行うことによって、少なくともｎ型ドリフト領域２０の端部（フィールド絶縁膜４０により被覆されていない部分）からｐ型ベース領域３０の所定部分までのｐ型半導体基板１０の表面上に、例えば厚さ５００Å程度のゲート絶縁膜７０を形成する。その後、ゲート絶縁膜７０の上を含むｐ型半導体基板１０の上に、例えばＬＰ−ＣＶＤ成長によって例えば厚さ４０００Åのポリシリコン膜を堆積した後、当該ポリシリコン膜をパターンニングすることによって、ゲート電極８０を形成する。次に、例えばレジスト（図示省略）及びゲート電極８０等をそれぞれマスクパターンとして用いて、例えばボロン等のｐ型不純物をｐ型半導体基板１０に選択的にイオン注入することにより、Ｌ−ＩＧＢＴ３９０のｐ＋  型コレクタ領域６０及びｐ＋  型ベースコンタクト領域３８０、並びに低耐圧集積回路４１０のｐ＋  型領域１７０を形成する。また、例えばレジスト（図示省略）及びゲート電極８０等をそれぞれマスクパターンとして用いて、例えば砒素等のｎ型不純物をｐ型半導体基板１０に選択的にイオン注入することにより、Ｌ−ＩＧＢＴ３９０のｎ＋  型エミッタ領域５０、ｎ型ホールブロック領域４０１のｎ＋  型領域１３１、及び低耐圧集積回路４１０のｎ＋  型領域１６０を形成する。
【００９３】
次に、図９に示すように、ｐ型半導体基板１０の上に、Ｌ−ＩＧＢＴ３９０の配置される高耐圧領域、低耐圧素子から構成される低耐圧集積回路４１０、及びｎ型ホールブロック領域４０１を覆う例えば厚さ１．５μｍ程度のＣＶＤ酸化膜からなる層間膜２１２を堆積する。次に、レジスト等（図示省略）をマスクパターンとして用いて、層間膜２１２に選択的にコンタクトホールを形成する。その後、当該各コンタクトホールが埋め込まれるように層間膜２１２の上に例えばＡＬ−Ｓｉ膜を形成することによって、ｎ＋  型エミッタ領域５０及びｐ＋  型ベースコンタクト領域３８０と接続するエミッタ電極９０と、ｐ＋  型コレクタ領域６０と接続するコレクタ電極１００と、ｎ＋  型領域１３１と接続するホールブロック電圧印加用電極２０１と、ＮＰＮバイポーラトランジスタのベース電極１８０、エミッタ電極１８１及びコレクタ電極１８２と、ＰＮＰバイポーラトランジスタのベース電極１９２、エミッタ電極１９１及びコレクタ電極１９０とを形成する。次に、層間膜２１２の上に例えばＳｉＮ膜からなる保護膜２２２を形成する。
【００９４】
尚、上記本実施形態の半導体装置の製造方法においては、低耐圧集積回路４１０を構成する低耐圧素子としてＮＰＮバイポーラトランジスタ及びＰＮＰバイポーラトランジスタを例示しているが、低耐圧素子はこれに限定されるものではなく、標準的なＣＭＯＳ回路で用いられる抵抗、ＮｃｈＭＯＳＦＥＴ及びＰｃｈＭＯＳＦＥＴ等を低耐圧素子として形成してもよい。
【００９５】
以上に説明した、本実施形態の半導体装置の製造方法によると、ｎ型ドリフト領域２０、ｎ型ホールブロック層１２１及びｎ型ウェル領域１４０を同時に形成することができるため、例えば図１２に示す従来の半導体装置と比べて、接合分離形成のために特別に工程数を増やす必要はない。すなわち、図６に示す本実施形態の半導体装置の製造に際して、製造工程を簡素化できると共にプロセスコストも安価になる。
【００９６】
また、本実施形態の半導体装置の製造方法によると、標準的なＣＭＯＳプロセスをそのまま用いて、高耐圧領域に配置されるＬ−ＩＧＢＴと、低耐圧素子から構成される制御回路（低耐圧集積回路）と、それらの分離領域（ホールブロック領域）とを、工程数を増やすことなく容易に形成することができる。
【００９７】
尚、本実施形態の半導体装置の製造方法において、ｎ型ホールブロック層１２１をｎ型ドリフト領域２０及びｎ型ウェル領域１４０の両方と同時に形成したが、これに代えて、ｎ型ホールブロック層１２１をｎ型ドリフト領域２０及びｎ型ウェル領域１４０のいずれか一方と同時に形成してもよい。
【００９８】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置及びその製造方法について図面を参照しながら説明する。
【００９９】
図１０は第３の実施形態に係る半導体装置の断面図であり、図１１は第３の実施形態に係る半導体装置の平面図である。尚、図１０は図１１におけるＢ−Ｂ’線の断面図である。また、図１１においては、一部の構成要素の図示を省略している。さらに、図１０及び図１１において、図２及び図３に示す第１の実施形態と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。
【０１００】
図１０に示すように、本実施形態の半導体装置においても、第１の実施形態と同様に、ｐ型半導体基板１０（不純物濃度は例えば１×１０１４／ｃｍ３  程度）の一領域（高耐圧領域）上にＬ−ＩＧＢＴ３９０が形成されていると共に、ｐ型半導体基板１０の他領域上に、低耐圧素子から構成される低耐圧集積回路４１０が形成されている。
【０１０１】
本実施形態の特徴は、ｐ型半導体基板１０におけるＬ−ＩＧＢＴ３９０と低耐圧集積回路４１０との間に、横型高耐圧電界効果トランジスタとして、例えば高耐圧ｎｃｈＭＯＳＦＥＴ４０２が設けられていることである。すなわち、第３の実施形態が第１の実施形態と異なっている点は、第１の実施形態のｎ型ホールブロック領域４００に代えて、高耐圧ｎｃｈＭＯＳＦＥＴ４０２が設けられていることである。尚、本実施形態の高耐圧ｎｃｈＭＯＳＦＥＴ４０２は、ｎ型ホールブロック領域として機能するｎ型ドレインドリフト領域２２を有している。以下、図１０に示す本実施形態の高耐圧ｎｃｈＭＯＳＦＥＴ４０２の構造について説明する。
【０１０２】
図１０に示すように、ｐ型半導体基板１０の表面部における高耐圧ｎｃｈＭＯＳＦＥＴ４０２の形成領域（つまりＬ−ＩＧＢＴ３９０の配置される高耐圧領域と低耐圧素子から構成される低耐圧集積回路４１０との間の領域）には、ｎ＋  型ドレイン領域５３（不純物濃度は例えば１×１０１８〜１×１０２０／ｃｍ３  程度）と、このｎ＋  型ドレイン領域５３を囲むｎ型ドレインドリフト領域２２（不純物濃度は例えば１×１０１５〜１×１０１６／ｃｍ３  程度）とが形成されている。また、ｐ型半導体基板１０の表面部における高耐圧ｎｃｈＭＯＳＦＥＴ４０２の形成領域には、ｎ型ドレインドリフト領域２２との間に間隔をおいて低耐圧集積回路４１０側に、ｎ＋  型ソース領域５４（不純物濃度は例えば１×１０１８〜１×１０２０／ｃｍ３  程度）が形成されていると共に、ｎ＋  型ソース領域５４から見てｎ＋  型ドレイン領域５３の反対側にｎ＋  型ソース領域５４と隣接するようにｐ＋  型ソースコンタクト領域３８２（不純物濃度は例えば１×１０１８〜１×１０２０／ｃｍ３  程度）が形成されている。尚、ｎ＋  型ソース領域５４及びｐ＋  型ソースコンタクト領域３８２を囲み且つｎ型ドレインドリフト領域２２と接するようにｐ型ベース領域３０（不純物濃度は例えば１×１０１６〜１×１０１７／ｃｍ３  程度）が深さ数μｍ程度まで形成されている。さらに、ｐ型半導体基板１０の表面部における高耐圧ｎｃｈＭＯＳＦＥＴ４０２の形成領域には、ｎ型ドレインドリフト領域２２との間に間隔をおいてＬ−ＩＧＢＴ３９０側に、ｎ＋  型ソース領域５２（不純物濃度は例えば１×１０１８〜１×１０２０／ｃｍ３  程度）が形成されている。ｎ＋  型ソース領域５２は、Ｌ−ＩＧＢＴ３９０のｐ＋  型ベースコンタクト領域３８０と接し且つＬ−ＩＧＢＴ３９０のｐ型ベース領域３０に囲まれるように形成されている。
【０１０３】
尚、ｎ型ドレインドリフト領域２２上にはフィールド絶縁膜４０が選択的に形成されている。また、少なくともｎ型ドレインドリフト領域２２の両端部から、両側方に隣接するｐ型ベース領域３０の所定部分までのｐ型半導体基板１０の表面上にゲート絶縁膜７２が形成され、当該ゲート絶縁膜７２上にゲート電極８２が延設されている。ここで、図示していない箇所において、ゲート電極８２はＬ−ＩＧＢＴ３９０のゲート電極８０と接続されている。さらに、ｎ＋  型ソース領域５４及びｐ＋  型ソースコンタクト領域３８２の上には当該両領域と接続するソース電極２８０が形成されており、ｎ＋  型ソース領域５２並びにＬ−ＩＧＢＴ３９０のｐ＋  型ベースコンタクト領域３８０及びｎ＋  型エミッタ領域５０の上には当該各領域と接続するソース／エミッタ共通電極２７０が形成されており、ｎ＋  型ドレイン領域５３の上には当該ｎ＋  型ドレイン領域５３と接続するドレイン電極２９０が形成されている。
【０１０４】
また、上記Ｌ−ＩＧＢＴ３９０、高耐圧ｎｃｈＭＯＳＦＥＴ４０２及び低耐圧集積回路４１０を覆うように層間膜２１０が形成され、当該層間膜２１０上に保護膜２２０が形成されている。エミッタ電極９０、コレクタ電極１００、ベース電極１８０、エミッタ電極１８１、コレクタ電極１８２、コレクタ電極１９０、エミッタ電極１９１、ベース電極１９２、ソース／エミッタ共通電極２７０、ソース電極２８０及びドレイン電極２９０はそれぞれ層間膜２１０を貫通するように形成されている。
【０１０５】
また、本実施形態において、例えば図１１の平面図に示すように、ｎ＋  型ドレイン領域５３とｐ＋  型コレクタ領域６０とは共通電位に設定されていると共に、ｎ＋  型エミッタ領域５０とｐ＋  型ベースコンタクト領域３８０とｎ＋  型ソース領域５２とｎ＋  型ソース領域５４とｐ＋  型ソースコンタクト領域３８２とは接地されている。
【０１０６】
さらに、本実施形態において、ｎ型ドレインドリフト領域２２は、Ｌ−ＩＧＢＴ３９０のｎ型ドリフト領域２０及び低耐圧集積回路４１０のｎ型ウェル領域１４０のうちの少なくとも一方と同時に形成されていることが好ましい。
【０１０７】
以下、図１０及び１１に示す本実施形態の半導体装置の動作について説明する。
【０１０８】
本実施形態の半導体装置の動作が第１の実施形態と異なっている点は、Ｌ−ＩＧＢＴ３９０がオン状態となったときに、Ｌ−ＩＧＢＴ３９０（高耐圧領域）と低耐圧集積回路４１０との間に配置された高耐圧ｎｃｈＭＯＳＦＥＴ４０２が追加的に動作することである。すなわち、Ｌ−ＩＧＢＴ３９０がオンする時には、高耐圧ｎｃｈＭＯＳＦＥＴ４０２もオンする。ここで、前述のように、ドレイン電極２９０に印加される電圧は、Ｌ−ＩＧＢＴ３９０のコレクタ電極１００に印加される電圧と共通の約６〜７Ｖである。ドレイン電極２９０及びコレクタ電極１００にそれぞれ上記電圧が印加されると、ｎ＋  型ドレイン領域５３を囲むドレインドリフト領域２２とｐ型半導体基板１０とが互いに逆バイアス状態になり、両者の接合面からｐ型半導体基板１０の方へ深さ約９μｍ程度の範囲に亘って空乏層２３２が広がる。これにより、第１の実施形態のｎ型ホールブロック層１２０と同様の素子分離機能を実現できる。
【０１０９】
また、本実施形態においては、ｎ型ホールブロック領域として機能するｎ型ドレインドリフト領域２２を有する高耐圧ｎｃｈＭＯＳＦＥＴ４０２を配置しているため、Ｌ−ＩＧＢＴ３９０のオン時に、高耐圧ｎｃｈＭＯＳＦＥＴ４０２もオンするので、第１又は第２の実施形態に係る半導体装置と比較して、さらに大きな電流駆動能力を得ることができる。このため、本実施形態によると、第１の実施形態の効果に加えて、次のような効果が得られる。すなわち、特に、Ｌ−ＩＧＢＴ３９０のコレクタ電圧がビルトイン電圧以下、例えば１Ｖ以下である場合、Ｌ−ＩＧＢＴ３９０には電流が流れないか又は当該電流が非常に小さくなるが、この場合でも高耐圧ｎｃｈＭＯＳＦＥＴ４０２には電流が流れる。従って、例えば本実施形態の半導体装置を用いたスイッチング電源装置においては、低出力状態から高出力状態までの広い範囲に亘って導通損失を最小化することができる。
【産業上の利用可能性】
【０１１０】
本発明は、高耐圧素子及び低耐圧素子が集積形成されてなる半導体装置及びその製造方法に関し、例えばスイッチング電源装置に適用した場合には、高耐圧素子と低耐圧素子とをｐｎ接合分離を用いて容易に且つ確実に分離することができ、非常に有用である。
【図面の簡単な説明】
【０１１１】
【図１】図１は本発明の各実施形態に係る半導体装置が用いられるスイッチング電源装置の一例を示す回路図である。
【図２】図２は本発明の第１の実施形態に係る半導体装置の断面図である。
【図３】図３は本発明の第１の実施形態に係る半導体装置の平面図である。
【図４】図４（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図５】図５（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図６】図６は本発明の第２の実施形態に係る半導体装置の断面図である。
【図７】図７（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図８】図８（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図９】図９は本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１０】図１０は本発明の第３の実施形態に係る半導体装置の断面図である。
【図１１】図１１は本発明の第３の実施形態に係る半導体装置の平面図である。
【図１２】図１２は従来の半導体装置の断面図である。
【符号の説明】
【０１１２】
１０    ｐ型半導体基板
２０    ｎ型ドリフト領域
２２    ｎ型ドレインドリフト領域
３０    ｐ型ベース領域
４０    フィールド絶縁膜
５０、５２    ｎ＋  型エミッタ領域
５３    ｎ＋  型ドレイン領域
５４    ｎ＋  型ソース領域
６０    ｐ＋  型コレクタ領域
７０、７２    ゲート絶縁膜
８０、８２    ゲート電極
９０    エミッタ電極
１００    コレクタ電極
１１０    ｐ＋  型チャネルストッパー領域
１２０、１２１    ｎ型ホールブロック層
１３０、１３１    ｎ＋  型領域
１４０    ｎ型ウェル領域
１５０    ｐ型ウェル領域
１６０    ｎ＋  型領域
１７０    ｐ＋  型領域
１８０    ベース電極
１８１    エミッタ電極
１８２    コレクタ電極
１９０    コレクタ電極
１９１    エミッタ電極
１９２    ベース電極
２００、２０１    ホールブロック電圧印加用電極
２１０、２１２    層間膜
２２０、２２２    保護膜
２３０、２３１、２３２    空乏層
２５０    トレンチ
２７０    ソース／エミッタ共通電極
２８０    ソース電極
２９０    ドレイン電極
３２０    スイッチング電源装置用の半導体装置
３２３    Ｌ−ＩＧＢＴの入力端子（コレクタ端子）
３２４    補助巻線電圧入力端子（ＶＣＣ端子）
３２５    内部回路電源端子（ＶＤＤ端子）
３２６    ＧＮＤ端子
３２７、３２８    コンデンサ
３２９    ダイオード
３３０    一次側整流平滑回路
３３１、３３２    入力端子
３３３    ブリッジダイオード
３３４    電解コンデンサ
３３５    抵抗
３４０    トランス
３４１    一次巻線
３４２    二次巻線
３４３    補助巻線
３５０    ダイオード
３５１    電解コンデンサ
３５２    二次側制御回路
３５３、３５４    出力端子
３５５    フォトカプラ
３６０    パッド
３７０    レジストマスク
３７１    レジストマスク
３８０    ｐ＋  型ベースコンタクト領域
３８２    ｐ＋  型ソースコンタクト領域
３９０    Ｌ−ＩＧＢＴ
４００、４０１    ｎ型ホールブロック領域
４０２    高耐圧ｎｃｈＭＯＳＦＥＴ
４１０    低耐圧集積回路
５１１    Ｓｉ支持基板
５１２    Ｓｉ基板
５１３    Ｐ型半導体領域
５２１    ｎ型ドリフト領域
５３１    ｐ＋  型ベース領域
５５１    ｎ＋  型エミッタ領域
５６１    ｐ＋  型コレクタ領域
５７１    ゲート絶縁膜
５８１    ゲート電極
５９１    エミッタ電極
６０１    コレクタ電極
６１１    ｐ＋  型チャネルストッパー領域
６４１    ｎ型ウェル領域
６５１    ｐ型ウェル領域
６６１    ｎ＋  型領域
６７１    ｐ＋  型領域
６８３    ベース電極
６８４    エミッタ電極
６８５    コレクタ電極
６９３    コレクタ電極
６９４    エミッタ電極
６９５    ベース電極
７１１    層間膜
７２１    保護膜
７４０    絶縁膜
７４１    絶縁膜領域
８８１    ｐ＋  型ベースコンタクト領域
８９１    Ｌ−ＩＧＢＴ
９１１    制御回路
９２０    高濃度Ｐ型半導体領域
【図１】
2008004592.tif 000003
【図２】
2008004592.tif 000004
【図３】
2008004592.tif 000005
【図４】
2008004592.tif 000006
【図５】
2008004592.tif 000007
【図６】
2008004592.tif 000008
【図７】
2008004592.tif 000009
【図８】
2008004592.tif 000010
【図９】
2008004592.tif 000011
【図１０】
2008004592.tif 000012
【図１１】
2008004592.tif 000013
【図１２】
2008004592.tif 000014