(57)【要約】【課題】本発明は、追加の容量素子を設けることなくオフセット補正時間を短縮できるオフセット補正回路を提供することを目的とする。【解決手段】オフセット補正回路は、第１の周波数のクロック信号に同期して変化する第１の補正指示信号を生成する第１の補正指示信号発生回路と、第１の周波数よりも高い第２の周波数のクロック信号に同期して変化する第２の補正指示信号を生成する第２の補正指示信号発生回路と、通常モード時に第１の補正指示信号の変化に応答して容量素子への充放電を行うことにより、容量素子の電荷量の変化により補正対象回路へのオフセット補正入力電圧を変化させるとともに、高速モード時に少なくとも第２の補正指示信号の変化に応答して容量素子への充放電を行うことにより、容量素子の電荷量の変化により補正対象回路へのオフセット補正入力電圧を変化させるオフセット補正信号発生回路を含む。【選択図】図４
2008219295.tif 000002
【特許請求の範囲】
【請求項１】
補正対象回路の出力のオフセットを検出してオフセット検出信号を出力するオフセット検出回路と、
該オフセット検出信号に応じて第１の周波数のクロック信号に同期して変化する第１の補正指示信号を生成する第１の補正指示信号発生回路と、
高速動作モード時に該オフセット検出信号に応じて該第１の周波数よりも高い第２の周波数のクロック信号に同期して変化する第２の補正指示信号を生成する第２の補正指示信号発生回路と、
該高速動作モードでない場合に該第１の補正指示信号の変化に応答して容量素子への充放電を行うことにより、該充放電動作に伴う該容量素子の電荷量の変化により該補正対象回路へのオフセット補正入力電圧を変化させるとともに、該高速動作モードの場合に少なくとも該第２の補正指示信号の変化に応答して該容量素子への充放電を行うことにより、該充放電動作に伴う該容量素子の電荷量の変化により該補正対象回路へのオフセット補正入力電圧を変化させるオフセット補正信号発生回路
を含むことを特徴とするオフセット補正回路。
【請求項２】
該オフセット検出回路は該オフセットが所定の閾値以上であるか以下であるかを示すイネーブル信号を出力するように構成され、該第１の補正指示信号発生回路は該オフセットが所定の閾値以下であることを該イネーブル信号が示す場合に動作しないことを特徴とする請求項１記載のオフセット補正回路。
【請求項３】
該オフセット検出回路は該オフセットが所定の閾値以上であるか以下であるかを示すイネーブル信号を出力するように構成され、該第２の補正指示信号発生回路は該オフセットが所定の閾値以下であることを該イネーブル信号が示す場合に動作しないことを特徴とする請求項１記載のオフセット補正回路。
【請求項４】
該オフセット補正信号発生回路の該容量の第１端は基準電圧に接続され、該容量の第２端はスイッチを介して電源電圧と該基準電圧との間の第１の電圧又は該基準電圧とグランド電圧との間の第２の電圧との何れかに接続されるよう構成されることを特徴とする請求項１記載のオフセット補正回路。
【請求項５】
該第１の補正指示信号発生回路は該高速動作モード時以外に動作して該高速動作モード時には動作せず、第２の補正指示信号発生回路は該高速動作モード時に動作して該高速動作モード時以外には動作しないことを特徴とする請求項１記載のオフセット補正回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に増幅器に関し、詳しくは増幅器のオフセットを補正するオフセット補正回路に関する。
【背景技術】
【０００２】
演算増幅器を用いた増幅器においては、オフセット電圧が入力信号に重畳される。従って、増幅器に利得がある場合には、入力信号に重畳されたオフセット電圧も利得分増幅される。
【０００３】
増幅器の出力が圧伸則を有する符号化器に接続される場合には、小信号入力時にオフセットの影響が顕著に現れる。従ってこのような場合、オフセットを検出し、検出結果に応じてオフセットをキャンセルする入力を増幅器に与え、オフセットの影響を低減することが必要となる。このようにフィードバック制御する構成とすれば、温度変化や電圧変動等によって増幅器のオフセットが変動しても、出力にオフセットが現れないようにすることができる。
【０００４】
電源投入時等における増幅器の動作開始直後では、オフセット補正機能がまだ働いていないために、大きなオフセットが発生している場合が多い。このように大きなオフセットが存在すると、オフセット補正機能のフィードバック制御によりオフセットをキャンセルするまでに、長い時間がかかる。従って増幅器の動作開始時の暫くの間、正しい動作が期待できなくなってしまう。
【０００５】
この問題を解消するために、１回の補正動作によるオフセット補正量を動作開始時において増大させる等の措置をとることにより、オフセットがキャンセルされるまでの時間を短縮する技術がある（特許文献1参照）。
【０００６】
図１は、従来のオフセット補正回路の構成を示すブロック図である。図１に示すオフセット補正回路は、補正対象回路である被オフセット補正回路１１、被オフセット補正回路１１の出力のオフセットを検出してオフセット検出信号を出力するオフセット検出回路１２、オフセット検出回路１２が出力するオフセット検出信号に応じて補正指示信号を生成する補正指示信号発生回路１３、及び補正指示信号に応じて被オフセット補正回路１１へのオフセット補正入力電圧を変化させるオフセット補正信号発生回路１４を含む。
【０００７】
図２は、図１のオフセット補正回路の回路構成の一例を示す。被オフセット補正回路１１は、アンプ２１及び抵抗素子２２乃至２４を含む。オフセット検出回路１２は、コンパレータ２５を含む。補正指示信号発生回路１３は、カウンタ２６とＡＮＤ回路２７を含む。オフセット補正信号発生回路１４は、アンプ２８、容量値Ｃ１の容量素子２９、容量値Ｃ２１の容量素子３０、容量値Ｃ２２の容量素子３１、フリップフロップ（ＦＦ）３２、及びスイッチＳＷ１乃至ＳＷ３を含む。
【０００８】
被オフセット補正回路１１において、アンプ２１と、アンプ２１の反転入力と入力端子ＩＮとの間に接続される抵抗素子２２と、アンプ２１の反転入力と出力端子ＯＵＴとの間に接続される抵抗素子２３とで、反転増幅器を構成する。またオフセット補正信号発生回路１４のアンプ２８の出力ＯＦが、抵抗素子２４を介してアンプ２１の反転入力に結合される。この結合により、オフセット補正信号発生回路１４の出力ＯＦが、オフセット補正入力電圧として被オフセット補正回路１１に供給される。反転増幅器は、入力電圧とＯＦとの和を反転増幅して出力する。
【０００９】
オフセット検出回路１２のコンパレータ２５は、被オフセット補正回路１１の出力電圧とシグナルグランドＳＧとを比較して、比較結果であるオフセット検出信号Ｐを出力する。オフセット検出信号Ｐは、出力電圧がシグナルグランドＳＧより高いときにＨＩＧＨになり、出力電圧がシグナルグランドＳＧより低いときにＬＯＷになる。
【００１０】
補正指示信号発生回路１３のカウンタ２６は、オフセット検出信号ＰがＨＩＧＨの時にクロック信号ＣＫ８Ｋに同期したカウントアップ動作を行い、オフセット検出信号ＰがＬＯＷの時にクロック信号ＣＫ８Ｋに同期したカウントダウン動作を行う。カウントアップによりカウント値が最大値に到達するか又はカウントダウンによりカウント値が最小値に到達すると、リップルキャリー出力ＲＣがＬＯＷからＨＩＧＨに変化する。このリップルキャリー出力ＲＣはカウンタ２６のリセット入力ＲＳＴに入力されており、リップルキャリー出力ＲＣのＨＩＧＨ状態によりカウンタ２６はリセットされて計数可能範囲の中間値に設定される。
【００１１】
またリップルキャリー出力ＲＣがＨＩＧＨ状態になると、ＡＮＤ回路２７はクロック信号ＣＫ８ＫのＬＯＷパルス期間において補正指示信号ＣＯＲをＨＩＧＨにする。補正指示信号発生回路１３から出力されるこの補正指示信号ＣＯＲは、オフセット補正信号発生回路１４のスイッチＳＷ１に供給され、スイッチＳＷ１の接続状態を制御する。また補正指示信号発生回路１３は、カウンタ２６のリップルキャリー出力ＲＣを、オフセット補正信号発生回路１４のフリップフロップ３２に取り込みトリガ信号として供給する。
【００１２】
オフセット補正信号発生回路１４のフリップフロップ３２は、補正指示信号発生回路１３から供給されるリップルキャリー出力ＲＣのＨＩＧＨへの変化に応答して、オフセット検出回路１２から供給されるオフセット検出信号Ｐを取り込む。フリップフロップ３２の出力はスイッチ制御信号ＳとしてスイッチＳＷ２に供給され、スイッチＳＷ２の接続状態を制御する。スイッチＳＷ２は、スイッチ制御信号ＳがＨＩＧＨのとき（プラスのオフセット状態のとき）に電源電圧ＶＤ側に接続され、スイッチ制御信号ＳがＬＯＷのとき（マイナスのオフセット状態のとき）にグランド電圧ＶＳ側に接続される。
【００１３】
モード指示信号ＭＯＤＥが通常モードを示すときには、オフセット補正信号発生回路１４のスイッチＳＷ３は容量素子３０側に接続される。モード指示信号ＭＯＤＥが高速モードを示すときには、オフセット補正信号発生回路１４のスイッチＳＷ３は容量素子３１側に接続される。
【００１４】
例えば通常モード時において、補正指示信号ＣＯＲがＬＯＷの状態でスイッチＳＷ１がスイッチＳＷ２側に接続され、その時のオフセット状態（プラスのオフセット状態かマイナスのオフセット状態）に応じた極性で、容量素子３０に電荷が充電される。即ち、プラスのオフセット状態の時には容量素子３０のスイッチＳＷ３側の端子がシグナルグランドＳＧよりも高い電圧となるように電荷が蓄積される。またマイナスのオフセット状態の時には容量素子３０のスイッチＳＷ３側の端子がシグナルグランドＳＧよりも低い電圧となるように電荷が蓄積される。シグナルグランドＳＧが電源電圧ＶＤとグランド電圧ＶＳとの丁度中間にあるとすると、容量素子３０に蓄積される電荷量Ｑ１は、
Ｑ１＝±Ｃ２１×ＳＧ
となる。
【００１５】
補正指示信号ＣＯＲがクロック信号ＣＫ８ＫのＬＯＷパルスの期間だけＨＩＧＨになると、スイッチＳＷ１はその期間だけアンプ２８の入力側に接続される。これにより、容量素子３０に蓄積された電荷が放電されて容量素子２９に移動する。これによるアンプ２８の出力電圧ＯＦの変化、即ち一度のオフセット補正動作（容量素子３０の一回の充放電）によるオフセット補正電圧の変化量ΔＯＦは、
ΔＯＦ＝±Ｃ２１×ＳＧ／Ｃ１
となる。
【００１６】
高速モード時には、スイッチＳＷ３が容量素子３１側に接続され、容量素子３１がオフセット補正動作に使用される。従って、高速モード時に、一度のオフセット補正動作（容量素子３１の一回の充放電）によるオフセット補正電圧の変化量ΔＯＦは、
ΔＯＦ＝±Ｃ２２×ＳＧ／Ｃ１
となる。容量素子３１の容量Ｃ２２を容量素子３０の容量Ｃ２１よりも十分に大きくしておくことで、十分に高速なオフセット補正動作を実現することが可能となる。
【００１７】
図３は、上記説明した図２のオフセット補正回路の動作における各信号の変化の一例を示す図である。
【００１８】
この例ではカウンタ２６として、リセット時にカウント値ＣＮＴが１００００（１０ｈ）となる５ビットのアップ／ダウンカウンタを使用している。例えば８ｋＨｚのクロック信号ＣＫ８Ｋにより、１２５μs毎にカウント値ＣＮＴのアップ／ダウンが行われる。オフセット検出信号ＰがＨＩＧＨの場合にはカウント値ＣＮＴを増加させ、オフセット検出信号ＰがＬＯＷの場合はカウント値ＣＮＴを減少させる。オフセット検出信号ＰがＨＩＧＨの状態でカウント値ＣＮＴが１１１１０（１Ｅｈ）のとき、又はオフセット検出信号ＰがＬＯＷの状態でカウント値ＣＮＴが００００１（０１ｈ）のとき、クロック信号ＣＫ８Ｋの次の立ち上りでカウンタ２６のリップルキャリーＲＣがＨＩＧＨとなる。それに続くクロックのＬＯＷ期間において、補正指示信号ＣＯＲがＨＩＧＨとなる。この補正指示信号ＣＯＲのＨＩＧＨ状態により、スイッチＳＷ１がアンプ２８の入力側に接続され、オフセット補正動作が実行される。更に次のクロックにおいてカウント値ＣＮＴはリセットされ初期値の１００００（１０ｈ）に戻り、補正指示信号ＣＯＲはＬＯＷとなり、スイッチＳＷ１がスイッチＳＷ２側に接続される。
【００１９】
オフセット検出信号ＰをリップルキャリーＲＣの立ち上がりでフリップフロップ３２に取り込むことにより、スイッチ制御信号ＳがＨＩＧＨ又はＬＯＷに設定される。このスイッチ制御信号ＳのＨＩＧＨ又はＬＯＷに応じて、スイッチＳＷ２がＶＤ側に接続されるかＶＳ側に接続されるかが制御される。図３はモード指示信号ＭＯＤＥが通常モードを示す場合の動作を示してあり、スイッチＳＷ３は容量Ｃ２１の容量素子３０を選択している。容量Ｃ２１の容量素子３０には、図示されるように、スイッチＳＷ２の状態に応じた極性の電荷が蓄積される。
【００２０】
図１乃至図３で説明した従来のオフセット補正回路では、オフセット補正時間を短縮するために、大きな容量値を有する電荷充電用容量３１を設ける必要がある。容量素子は比較的大きな回路面積を必要とするので、近年の超微細化テクノロジー時代においてはコストへの影響が大きい。従って、容量素子はできるだけ使用しないことが望ましい。
【特許文献１】特開平５−１８３４３７号公報
【特許文献２】特開昭６２−２９０２１６号公報
【特許文献３】特開昭５９−１９１９３０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
以上を鑑みて、本発明は、追加の容量素子を設けることなくオフセット補正時間を短縮できるオフセット補正回路を提供することを目的とする。
【課題を解決するための手段】
【００２２】
オフセット補正回路は、補正対象回路の出力のオフセットを検出してオフセット検出信号を出力するオフセット検出回路と、該オフセット検出信号に応じて第１の周波数のクロック信号に同期して変化する第１の補正指示信号を生成する第１の補正指示信号発生回路と、高速動作モード時に該オフセット検出信号に応じて該第１の周波数よりも高い第２の周波数のクロック信号に同期して変化する第２の補正指示信号を生成する第２の補正指示信号発生回路と、該高速動作モードでない場合に該第１の補正指示信号の変化に応答して容量素子への充放電を行うことにより、該充放電動作に伴う該容量素子の電荷量の変化により該補正対象回路へのオフセット補正入力電圧を変化させるとともに、該高速動作モードの場合に少なくとも該第２の補正指示信号の変化に応答して該容量素子への充放電を行うことにより、該充放電動作に伴う該容量素子の電荷量の変化により該補正対象回路へのオフセット補正入力電圧を変化させるオフセット補正信号発生回路を含むことを特徴とする。
【発明の効果】
【００２３】
本発明の少なくとも一つの実施例によれば、高速動作モード時には第１の周波数よりも高い第２の周波数のクロック信号に同期して変化する第２の補正指示信号を用いることにより、容量素子の充放電動作を通常動作時よりも高い周波数でより頻繁に実行する。従って、高速動作モード時と通常動作モード時とで同一の容量素子を用いながらも、高速動作モード時には高速にオフセット補正入力電圧を変化させることができる。これにより追加の容量素子を不用として、集積回路のコストを削減することができる。
【発明を実施するための最良の形態】
【００２４】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００２５】
図４は、本発明によるオフセット補正回路の実施例の構成を示すブロック図である。図４に示すオフセット補正回路は、補正対象回路である被オフセット補正回路５１、被オフセット補正回路５１の出力のオフセットを検出してオフセット検出信号を出力するオフセット検出回路５２、第１の補正指示信号発生回路５３、第２の補正指示信号発生回路５４、及びオフセット補正信号発生回路５５を含む。
【００２６】
第１の補正指示信号発生回路５３は、オフセット検出信号に応じて第１の周波数のクロック信号に同期して変化する第１の補正指示信号を生成する。第２の補正指示信号発生回路５４は、高速動作モード時に動作し、オフセット検出信号に応じて第１の周波数よりも高い第２の周波数のクロック信号に同期して変化する第２の補正指示信号を生成する。
【００２７】
オフセット補正信号発生回路５５は、高速動作モードでない場合に第１の補正指示信号の変化に応答して容量素子への充放電を行うことにより、充放電動作に伴う容量素子の電荷量の変化により被オフセット補正回路５１へのオフセット補正入力電圧を変化させる。オフセット補正信号発生回路５５は更に、高速動作モードの場合に、少なくとも第２の補正指示信号の変化に応答して上記容量素子への充放電を行うことにより、充放電動作に伴う容量素子の電荷量の変化により被オフセット補正回路５１へのオフセット補正入力電圧を変化させる。
【００２８】
上記構成では、高速動作モード時には第１の周波数よりも高い第２の周波数のクロック信号に同期して変化する第２の補正指示信号を用いることにより、容量素子の充放電動作を通常動作時よりも高い周波数でより頻繁に実行する。従って、高速動作モード時と通常動作モード時とで同一の容量素子を用いながらも、高速動作モード時には高速にオフセット補正入力電圧を変化させることができる。
【００２９】
なお第１の補正指示信号発生回路５３は、通常動作モード時だけでなく高速動作モード時においても動作させてよい。この場合、高速動作モード時には第１の補正指示信号発生回路５３からの第１の補正指示信号と第２の補正指示信号発生回路５４からの第２の補正指示信号とが、両方ともオフセット補正動作に使用されることになる。
【００３０】
図５は、図４のオフセット補正回路の回路構成の一例を示す図である。被オフセット補正回路５１は、アンプ６１及び抵抗素子６２乃至６４を含む。オフセット検出回路５２は、コンパレータ６５及び６６、ＸＮＯＲ回路６７、及び抵抗素子６８乃至７１を含む。第１の補正指示信号発生回路５３は、カウンタ７２とＡＮＤ回路７３及び７４を含む。第２の補正指示信号発生回路５４は、シフトレジスタ（ＳＲ）７５、ＡＮＤ回路７６、ＮＯＲ回路７７、ＯＲ回路７８、ＡＮＤ回路７９、及びフリップフロップ（ＦＦ）８０を含む。オフセット補正信号発生回路５５は、アンプ８１、容量値Ｃ１の容量素子８２、容量値Ｃ２の容量素子８３、ＯＲ回路８４、ＯＲ回路８５、フリップフロップ（ＦＦ）８６、抵抗値Ｒ１の抵抗素子８７、抵抗値Ｒ２の抵抗素子８８、抵抗値Ｒ３の抵抗素子８９、抵抗値Ｒ４の抵抗素子９０、及びスイッチＳＷ１及びＳＷ２を含む。
【００３１】
被オフセット補正回路５１において、アンプ６１と、アンプ６１の反転入力と入力端子ＩＮとの間に接続される抵抗素子６２と、アンプ６１の反転入力と出力端子ＯＵＴとの間に接続される抵抗素子６３とで、反転増幅器を構成する。またオフセット補正信号発生回路５５のアンプ８１の出力ＯＦが、抵抗素子６４を介してアンプ６１の反転入力に結合される。この結合により、オフセット補正信号発生回路５５の出力ＯＦが、オフセット補正入力電圧として被オフセット補正回路５１に供給される。反転増幅器は、入力電圧とＯＦとの和を反転増幅して出力する。
【００３２】
オフセット検出回路５２のコンパレータ６５は、被オフセット補正回路５１の出力電圧と第１の参照電圧とを比較して、その比較結果を示す出力をＸＮＯＲ回路６７に供給する。比較結果は、出力電圧が第１の参照電圧より高いときにＨＩＧＨになり、出力電圧が第１の参照電圧より低いときにＬＯＷになる。ここで第１の参照電圧は、電源電圧ＶＤとシグナルグランドＳＧとの間を抵抗素子６８及び６９により所定の割合で分割した電圧である。
【００３３】
同様に、オフセット検出回路５２のコンパレータ６６は、被オフセット補正回路５１の出力電圧と第２の参照電圧とを比較して、その比較結果を示す出力をＸＮＯＲ回路６７に供給する。比較結果は、出力電圧が第２の参照電圧より高いときにＨＩＧＨになり、出力電圧が第２の参照電圧より低いときにＬＯＷになる。ここで第２の参照電圧は、シグナルグランドＳＧとグランド電圧ＶＳとの間を抵抗素子７０及び７１により所定の割合で分割した電圧である。
【００３４】
ＸＮＯＲ回路６７の出力ＥＮは、コンパレータ６５からの出力とコンパレータ６６からの出力とが両方ともにＨＩＧＨの場合又は両方ともにＬＯＷの場合に、ＨＩＧＨになる。コンパレータ６５からの出力とコンパレータ６６からの出力とが一致しない場合には、ＸＮＯＲ回路６７の出力ＥＮはＬＯＷとなる。この出力ＥＮは、イネーブル信号として第１の補正指示信号発生回路５３及び第２の補正指示信号発生回路５４に供給される。
【００３５】
上記第１の参照電圧はシグナルグランド電圧ＳＧより僅かに高い電圧ＳＧ＋ΔＶであり、第２の参照電圧はシグナルグランド電圧ＳＧより僅かに低い電圧ＳＧ−ΔＶである。被オフセット補正回路５１の出力信号が第１の参照電圧と第２の参照電圧との間にある場合、オフセット検出回路５２は、イネーブル信号ＥＮをＬＯＷにしてオフセット補正制御を実行しない。被オフセット補正回路５１の出力信号が第１の参照電圧から第２の参照電圧までの電圧範囲の外にある場合、オフセット検出回路５２は、イネーブル信号ＥＮをＨＩＧＨにしてオフセット補正制御を実行する。またオフセット検出回路５２は、コンパレータ６６の出力をオフセット検出信号Ｐとして出力する。
【００３６】
上記のように、オフセット検出回路５２はオフセットが所定の閾値以上（ＳＧ±ΔＶの範囲外）であるか以下（ＳＧ±ΔＶの範囲内）であるかを示すイネーブル信号ＥＮを出力するように構成され、例えば第１の補正指示信号発生回路５３はオフセットが所定の閾値以下であることをイネーブル信号ＥＮが示す場合には動作しないよう構成される。これにより無信号時における不必要なオフセット補正制御動作に伴う雑音の発生を抑制することができる。
【００３７】
第１の補正指示信号発生回路５３のカウンタ７２は、オフセット検出回路５２からのイネーブル信号ＥＮがＨＩＧＨであり且つモード指示信号ＭＯＤＥが通常動作モードを示すＬＯＷであるときに、カウント動作を実行する。このカウンタ７２は、オフセット検出信号ＰがＨＩＧＨの時にクロック信号ＣＫ８Ｋに同期したカウントアップ動作を行い、オフセット検出信号ＰがＬＯＷの時にクロック信号ＣＫ８Ｋに同期したカウントダウン動作を行う。カウントアップによりカウント値が最大値に到達するか又はカウントダウンによりカウント値が最小値に到達すると、リップルキャリー出力ＲＣがＬＯＷからＨＩＧＨに変化する。このリップルキャリー出力ＲＣはカウンタ７２のリセット入力ＲＳＴに入力されており、リップルキャリー出力ＲＣのＨＩＧＨ状態によりカウンタ７２はリセットされて計数可能範囲の中間値に設定される。
【００３８】
またリップルキャリー出力ＲＣがＨＩＧＨ状態になると、ＡＮＤ回路７４はクロック信号ＣＫ８ＫのＬＯＷパルス期間において第１の補正指示信号ＣＯＲ１をＨＩＧＨにする。第１の補正指示信号発生回路５３から出力されるこの第１の補正指示信号ＣＯＲ１は、オフセット補正信号発生回路５５のＯＲ回路８４を介してスイッチＳＷ１に供給され、スイッチＳＷ１の接続状態を制御する。また第１の補正指示信号発生回路５３は、カウンタ７２のリップルキャリー出力ＲＣを、オフセット補正信号発生回路５５のＯＲ回路８５を介してフリップフロップ８６に取り込みトリガ信号として供給する。
【００３９】
第２の補正指示信号発生回路５４のシフトレジスタ７５は、オフセット検出回路５２からのイネーブル信号ＥＮがＨＩＧＨのときにリセット解除されて動作をする。このシフトレジスタ７５は、クロック信号ＣＫ８Ｋに同期して動作し、オフセット検出回路５２からのオフセット検出信号Ｐをデータ入力として取り込み、複数の従属接続された内部レジスタ内を順次伝搬させていく。ＡＮＤ回路７６は、シフトレジスタ７５の全ての内部レジスタの格納値が"１"になると、その出力ＡＬ１をＨＩＧＨにする。ＮＯＲ回路７７は、シフトレジスタ７５の全ての内部レジスタの格納値が"０"になると、その出力ＡＬ０をＨＩＧＨにする。これにより、所定期間連続してオフセット検出信号ＰがＨＩＧＨである場合又は所定期間連続してオフセット検出信号ＰがＬＯＷである場合に、ＯＲ回路７８の出力がＨＩＧＨになる。
【００４０】
ＡＮＤ回路７９は、ＯＲ回路７８の出力と、クロック信号ＣＫ６４Ｋと、モード指示信号ＭＯＤＥとの論理積をとる。これによりＡＮＤ回路７９の出力は、所定期間連続してオフセット検出信号ＰがＨＩＧＨ又はＬＯＷの一方に固定であり且つモード指示信号ＭＯＤＥが高速動作モードを示すＨＩＧＨである場合に、クロック信号ＣＫ６４Ｋに同期してＨＩＧＨ／ＬＯＷを交互に繰り返す信号となる。このＡＮＤ回路７９の出力は、制御信号Ｓ２として第２の補正指示信号発生回路５４から出力され、オフセット補正信号発生回路５５のＯＲ回路８５を介してフリップフロップ８６に取り込みトリガ信号として供給される。
【００４１】
またＡＮＤ回路７９の出力は、クロック信号ＣＫ６４Ｋの立ち下りに応答して取り込み動作するフリップフロップ８０により、クロック信号ＣＫ６４ＫのＬＯＷ期間においてＨＩＧＨとなる信号に変換され、第２の補正指示信号ＣＯＲ２として第２の補正指示信号発生回路５４から出力される。第２の補正指示信号発生回路５４から出力されるこの第２の補正指示信号ＣＯＲ２は、オフセット補正信号発生回路５５のＯＲ回路８４を介してスイッチＳＷ１に供給され、スイッチＳＷ１の接続状態を制御する。
【００４２】
ここでクロック信号ＣＫ８Ｋは周波数が例えば８ｋＨｚのクロック信号であり、クロック信号ＣＫ６４Ｋは周波数が例えば６４ｋＨｚのクロック信号である。従って、第２の補正指示信号ＣＯＲ２は、第１の補正指示信号ＣＯＲ１よりも高い周波数でＨＩＧＨ／ＬＯＷを交互に繰り返す信号となる。なお図５に示す構成例では、第１の補正指示信号ＣＯＲ１は、カウンタ７２が最大値又は最小値に到達したときにのみクロック信号ＣＫ８Ｋに同期して出力されるので、クロック信号ＣＫ８Ｋの周波数よりも更に低い周波数の信号となっている。それに対して第２の補正指示信号ＣＯＲ２は、クロック信号ＣＫ６４Ｋに完全に同期してＨＩＧＨ／ＬＯＷを繰り返すので、クロック信号ＣＫ６４Ｋの周波数に等しい周波数の信号となっている。
【００４３】
オフセット補正信号発生回路５５のフリップフロップ８６は、第１の補正指示信号発生回路５３から供給されるリップルキャリー出力ＲＣのＨＩＧＨへの変化又は第２の補正指示信号発生回路５４から供給される制御信号Ｓ２のＨＩＧＨへの変化に応答して、オフセット検出回路５２から供給されるオフセット検出信号Ｐを取り込む。フリップフロップ８６の出力はスイッチ制御信号ＳとしてスイッチＳＷ２に供給され、スイッチＳＷ２の接続状態を制御する。スイッチＳＷ２は、スイッチ制御信号ＳがＨＩＧＨのとき（プラスのオフセット状態のとき）に端子ＣＰ側に接続され、スイッチ制御信号ＳがＬＯＷのとき（マイナスのオフセット状態のとき）に端子ＣＮ側に接続される。
【００４４】
ここで端子ＣＰには、電源電圧ＶＤとシグナルグランド電圧ＳＧとの間を抵抗素子８７及び８８によりＲ１：Ｒ２の比率で分割した電圧が供給される。また端子ＣＮには、シグナルグランド電圧ＳＧとグランド電圧（電源グランド）ＶＳとの間を抵抗素子８９及び９０によりＲ３：Ｒ４の比率で分割した電圧が供給される。この抵抗列による電圧分割の意味については後ほど説明する。
【００４５】
モード指示信号ＭＯＤＥが通常動作モードを示すときには、第１の補正指示信号発生回路５３からのリップルキャリー出力ＲＣ及び第１の補正指示信号ＣＯＲ１に基づいて、オフセット補正信号発生回路５５がオフセット補正動作を実行する。またモード指示信号ＭＯＤＥが高速動作モードを示すときには、第２の補正指示信号発生回路５４からの制御信号Ｓ２及び第２の補正指示信号ＣＯＲ２に基づいて、オフセット補正信号発生回路５５がオフセット補正動作を実行する。
【００４６】
通常動作モード時において、第１の補正指示信号ＣＯＲ１がＬＯＷの状態でスイッチＳＷ１がスイッチＳＷ２側に接続され、その時のオフセット状態（プラスのオフセット状態かマイナスのオフセット状態）に応じた極性で、容量素子８３に電荷が充電される。即ち、プラスのオフセット状態の時には容量素子８３のスイッチＳＷ１側の端子がシグナルグランドＳＧよりも高い電圧となるように電荷が蓄積される。またマイナスのオフセット状態の時には容量素子８３のスイッチＳＷ１側の端子がシグナルグランドＳＧよりも低い電圧となるように電荷が蓄積される。端子ＣＰの電圧がシグナルグランド電圧ＳＧよりΔＶｃｈａｒｇｅだけ高く、また端子ＣＮの電圧がシグナルグランド電圧ＳＧよりΔＶｃｈａｒｇｅだけ低いとすると、容量素子８３に蓄積される電荷量Ｑ１は、
Ｑ１＝±Ｃ２×ΔＶｃｈａｒｇｅ
となる。
【００４７】
第１の補正指示信号ＣＯＲ１がクロック信号ＣＫ８ＫのＬＯＷパルスの期間だけＨＩＧＨになると、スイッチＳＷ１はその期間だけアンプ８１の入力側に接続される。これにより、容量素子８３に蓄積された電荷が放電されて容量素子８２に移動する。これによるアンプ８１の出力電圧ＯＦの変化、即ち一度のオフセット補正動作（容量素子８３の一回の充放電）によるオフセット補正電圧の変化量ΔＯＦは、
ΔＯＦ＝±Ｃ２×ΔＶｃｈａｒｇｅ／Ｃ１
となる。
【００４８】
高速動作モード時には、クロック信号ＣＫ２４ＫのＨＩＧＨパルスの期間において第２の補正指示信号ＣＯＲ２がＬＯＷになると、スイッチＳＷ１がスイッチＳＷ２側に接続され、その時のオフセット状態（プラスのオフセット状態かマイナスのオフセット状態）に応じた極性で、容量素子８３に電荷が充電される。第２の補正指示信号ＣＯＲ２がクロック信号ＣＫ６４ＫのＬＯＷパルスの期間においてＨＩＧＨになると、スイッチＳＷ１はその期間だけアンプ８１の入力側に接続される。これにより、容量素子８３に蓄積された電荷が放電されて容量素子８２に移動する。これによるアンプ８１の出力電圧ＯＦの変化、即ち一度のオフセット補正動作（容量素子８３の一回の充放電）によるオフセット補正電圧の変化量ΔＯＦは、
ΔＯＦ＝±Ｃ２×ΔＶｃｈａｒｇｅ／Ｃ１
となる。第２の補正指示信号ＣＯＲ２は、クロック信号ＣＫ６４Ｋに同期して高速にＨＩＧＨ／ＬＯＷを繰り返す信号であり、そのＨＩＧＨ／ＬＯＷの繰り返しに応じて容量素子８３が高速に充放電を繰り返す。従って、高速動作モード時には、高速にオフセットを補正することが可能となる。
【００４９】
図６は、図５のオフセット補正回路の通常動作モード時における各信号の変化の一例を示す図である。図７は、図５のオフセット補正回路の高速動作モード時における各信号の変化の一例を示す図である。
【００５０】
図６に示す例ではカウンタ７２として、リセット時にカウント値ＣＮＴが１００００（１０ｈ）となる５ビットのアップ／ダウンカウンタを使用している。例えば８ｋＨｚのクロック信号ＣＫ８Ｋにより、１２５μs毎にカウント値ＣＮＴのアップ／ダウンが行われる。オフセット検出信号ＰがＨＩＧＨの場合にはカウント値ＣＮＴを増加させ、オフセット検出信号ＰがＬＯＷの場合はカウント値ＣＮＴを減少させる。オフセット検出信号ＰがＨＩＧＨの状態でカウント値ＣＮＴが１１１１０（１Ｅｈ）のとき、又はオフセット検出信号ＰがＬＯＷの状態でカウント値ＣＮＴが００００１（０１ｈ）のとき、クロック信号ＣＫ８Ｋの次の立ち上りでカウンタ７２のリップルキャリーＲＣがＨＩＧＨとなる。それに続くクロックのＬＯＷ期間において、第１の補正指示信号ＣＯＲ１がＨＩＧＨとなる。この第１の補正指示信号ＣＯＲ１のＨＩＧＨ状態により、スイッチＳＷ１がアンプ８１の入力側に接続され、オフセット補正動作が実行される。更に次のクロックにおいてカウント値ＣＮＴはリセットされ初期値の１００００（１０ｈ）に戻り、第１の補正指示信号ＣＯＲ１はＬＯＷとなり、スイッチＳＷ１がスイッチＳＷ２側に接続される。
【００５１】
オフセット検出信号ＰをリップルキャリーＲＣの立ち上がりでフリップフロップ８６に取り込むことにより、スイッチ制御信号ＳがＨＩＧＨ又はＬＯＷに設定される。このスイッチ制御信号ＳのＨＩＧＨ又はＬＯＷに応じて、スイッチＳＷ２がＣＰ側に接続されるかＣＮ側に接続されるかが制御される。容量Ｃ２の容量素子８３には、図示されるように、スイッチＳＷ２の状態に応じた極性の電荷が蓄積される。
【００５２】
また図６に示されるように、イネーブル信号ＥＮがＨＩＧＨの場合のみカウンタ７２のカウント値ＣＮＴが変化し、イネーブル信号ＥＮがＬＯＷの場合にはカウンタ７２のカウント値ＣＮＴが変化しない。これにより、不要なオフセット補正制御動作を抑制することができる。
【００５３】
図７に示す高速動作モード時の動作において、クロック信号ＣＫ６４Ｋはクロック信号ＣＫ８Ｋの８倍の周波数であることを想定しているが、図示の都合上、図面中央部において時間軸を拡大しクロック信号ＣＫ６４Ｋに同期した動作を示してある。被オフセット補正回路５１の出力ＯＵＴにおいて正のオフセット状態が続くと、ＡＮＤ回路７６の出力ＡＬ１がＨＩＧＨになる。この出力ＡＬ１のＨＩＧＨ状態に応答して、クロック信号ＣＫ６４ＫのＨＩＧＨパルス期間で制御信号Ｓ２がＨＩＧＨとなり、クロック信号ＣＫ６４ＫのＬＯＷパルス期間で第２の補正指示信号ＣＯＲ２がＨＩＧＨとなる。
【００５４】
制御信号Ｓ２の立ち上がりタイミングでのオフセット検出信号ＰのＨＩＧＨ／ＬＯＷに応じて、スイッチＳＷ２がＣＰ側に接続されるかＣＮ側に接続されるかが制御される。容量Ｃ２の容量素子８３には、図示されるように、スイッチＳＷ２の状態に応じた極性の電荷が蓄積される。また第２の補正指示信号ＣＯＲ２がＬＯＷのときにスイッチＳＷ１はスイッチＳＷ２側（図７のＳＷ１に"Ｓ"として示してある）に接続され、第２の補正指示信号ＣＯＲ２がＨＩＧＨのときにスイッチＳＷ１はアンプ８１側（図７のＳＷ１に"Ａ"として示してある）に接続される。
【００５５】
図５に示した構成では、前述のように、電源電圧ＶＤとシグナルグランド電圧ＳＧとの間をＲ１：Ｒ２の比率で分割した電圧と、シグナルグランド電圧ＳＧとグランド電圧（電源グランド）ＶＳとの間をＲ３：Ｒ４の比率で分割した電圧とを生成し、容量素子８３に供給している。この構成により、一回のオフセット補正動作（容量素子８３の一回の充放電）によるオフセット電圧補正量を小さくすることができる。以下に、この構成の効果について説明する。
【００５６】
図２に示す従来のオフセット補正回路の動作では、被オフセット補正回路５１の信号出力がない状態でも、オフセットをプラス側に補正する動作とオフセットをマイナス側に補正する動作とが交互に実行されることになる。即ち、一回のオフセット補正動作によるオフセット補正量分だけ、被オフセット補正回路５１の出力ＯＵＴが上下に揺らぐことになる。
【００５７】
例えば、被オフセット補正回路５１の出力が符号器に接続されている場合、符号器の出力が例えばＩＴＵ−Ｔ勧告G.７１１音声周波数帯域信号のＰＣＭ符号化方式に規定されているμ則による符号器に被オフセット補正回路５１の出力を接続した場合、最大負荷レベル（信号電圧の最大値）に対応する識別値８１５９に対して、一回のオフセット補正動作によるオフセット補正量がステップ幅の２未満であれば、オフセット補正動作による符号器への影響はなくなる。従って、一回のオフセット補正動作によるオフセット補正量は、信号電圧の最大値の４０８０分の１未満であればよい。電源電圧範囲に対する出力電圧の可動範囲が８０％であるとすると、オフセット補正量は、ＶＤ−ＶＳの電源電圧に対して約１００００分の１未満である必要がある。図２に示す構成例では、容量素子３０への印加電圧は電源電圧の２分の１であるから、容量素子２９の容量値を容量素子３０の容量値の５０００倍以上にする必要がある。
【００５８】
集積回路に実装する容量素子は、他の配線の浮遊容量の影響を考慮すると余り小さい容量値とすることはできないので、容量素子３０の容量値の下限が決まってしまう。これにより、容量素子２９を極めて大きい容量値のものとする必要が生じ、レイアウト面積の増大即ちコスト上昇の要因となってしまう。
【００５９】
図５に示す本発明の構成では、前述のように、一回のオフセット補正動作によるオフセット補正量はΔＯＦ＝±Ｃ２×ΔＶｃｈａｒｇｅ／Ｃ１である。従って、ΔＶｃｈａｒｇｅを小さくすることにより、容量素子２９の容量値Ｃ１をそれ程大きくすることなく、十分に小さなオフセット補正量を実現することができる。
【００６０】
またこのオフセット補正量ΔＯＦをオフセット検出回路５２の閾値以下、即ちΔＯＦ<２×ΔＶとすることで、出力極性が変るオフセット補正を行った場合に必ずオフセットが閾値以下となるように設定することができる。従来の例では通常動作時において、無信号時においてもオフセット補正動作が繰り返し連続的に実行されることにより、オフセット補正電圧を振幅とする低レベルの矩形波が雑音として発生していた。それに対して本発明では、極性の変るオフセット補正を行った場合は必ずオフセットが閾値以下となるので、引き続き連続してオフセット補正動作が実行されることがない。従って、従来技術のような矩形波による雑音が発生しない。
【００６１】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【図面の簡単な説明】
【００６２】
【図１】従来のオフセット補正回路の構成を示すブロック図である。
【図２】図１のオフセット補正回路の回路構成の一例を示す図である。
【図３】図２のオフセット補正回路の動作における各信号の変化の一例を示す図である。
【図４】本発明によるオフセット補正回路の実施例の構成を示すブロック図である。
【図５】図４のオフセット補正回路の回路構成の一例を示す図である。
【図６】図５のオフセット補正回路の通常動作モード時における各信号の変化の一例を示す図である。
【図７】図５のオフセット補正回路の高速動作モード時における各信号の変化の一例を示す図である。
【符号の説明】
【００６３】
５１  被オフセット補正回路
５２  オフセット検出回路
５３  第１の補正指示信号発生回路
５４  第２の補正指示信号発生回路
５５  オフセット補正信号発生回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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