(57)【要約】【課題】アナログ／デジタル混載の回路素子上に回路素子が積層された回路装置の信頼性を向上させる技術を提供する。【解決手段】回路装置は、ベース基板となる配線基板４０と、この配線基板４０上に実装され、デジタルセル１１ａとアナログセル１１ｂとを含む回路領域を有する第１の回路素子１０と、第１の回路素子１０上のデジタルセル１１ａのみに重畳して設けられたスペーサ３０と、このスペーサ３０上に設けられ、第１の回路素子１０上のデジタルセル１１ａとアナログセル１１ｂにまたがって配置された第２の回路素子２０と、各回路素子を封止する封止樹脂層５０と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
デジタルセルと、第１のアナログセルと、第２のアナログセルとを含む回路領域を有する第１の回路素子と、
前記デジタルセルおよび前記第１のアナログセルの上に重畳して設けられたスペーサと、
前記スペーサ上に設けられた第２の回路素子と、
を備えることを特徴とする回路装置。
【請求項２】
デジタルセルとアナログセルとを含む回路領域を有する第１の回路素子と、
前記デジタルセルのみの上に設けられたスペーサと、
前記スペーサ上に設けられ、前記デジタルセルと前記アナログセルにまたがって配置された第２の回路素子と、
を備えることを特徴とする回路装置。
【請求項３】
前記第１の回路素子および前記第２の回路素子を封止する樹脂層をさらに備えることを特徴とする請求項１または２に記載の回路装置。
【請求項４】
前記スペーサは前記第１の回路素子と同じ熱膨張係数を有する材質であることを特徴とする請求項１〜３のいずれか一項に記載の回路装置。
【請求項５】
デジタルセルとアナログセルとを含む回路領域が形成された第１の回路素子を用意する第１の工程と、
前記第１の回路素子上の前記デジタルセルのみに重畳してスペーサを配置する第２の工程と、
前記スペーサ上に第２の回路素子を搭載する際に、この第２の回路素子を前記デジタルセルと前記アナログセルとにまたがって配置する第３の工程と、
を備えることを特徴とする回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路装置およびその製造方法に関し、特に複数の回路素子が積層された回路装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、電子機器に使用される回路装置の小型化・高機能化を実現するパッケージ技術として、複数の回路素子（たとえば、半導体チップ）を積層により混載する多段スタック構造（マルチチップパッケージ構造）が知られている（特許文献１参照）。
【０００３】
図１１は特許文献１に記載のスタック構造の回路装置を示す概略断面図である。この回路装置は、相対的に面積の大きい第１の半導体チップ１１０がダイボンド材１１２により、配線基板（インタポーザ）１４０上に固定されており、第１の半導体チップ１１０の電極パッド１１３に干渉しないように、第２の半導体チップ１２０がダイボンド材１２２により第１の半導体チップ１１０上に固定されている構造である。
【０００４】
第１の半導体チップ１１０の上面に形成された電極パッド１１３は、金線などからなるボンディングワイヤ１１４により配線基板１４０に形成されたパッド電極１４３と電気的に接続されている。そして、第２の半導体チップ１２０の上面のパッド電極１２３は、ボンディングワイヤ１２４によりパッド電極１４３と電気的に接続されている。
【０００５】
配線基板１４０上に積層された第１の半導体チップ１１０と第２の半導体チップ１２０は封止樹脂層１５０により封止されている。そして、配線基板１４０の半導体チップ搭載面の裏面（下面）にはパッド電極１４３と電気的に接続された外部接続端子１４５が形成されている。
【０００６】
上記構成のスタック構造の回路装置は、プリント配線基板などに実装されて使用される際に、複数の回路素子が平面配置される場合に比べて、平面方向の実装面積を縮小できることから、電子機器の小型化・高集積化の要求に応えることができる。
【特許文献１】特開平１１−２０４７２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、近年の半導体チップ（回路素子）はアナログセルとデジタルセルの混載である場合が多くなってきている。ここで、アナログセルはアナログ値の信号をデータとして用いる回路の総称であり、たとえば、アナログ／デジタル（Ａ／Ｄ）コンバータ回路、デジタル／アナログ（Ｄ／Ａ）コンバータ回路、位相ロックループ（ＰＬＬ）回路、電源回路、チャージポンプ回路、オペアンプ回路、差動アンプ回路、及びカレントミラー回路などが含まれる。デジタルセルはデジタル値の信号をデータとして用いる回路の総称であり、各種の論理回路によって構成される演算回路やメモリなどが含まれる。
【０００８】
一般に半導体チップ（アナログセル、デジタルセル）に形成されるトランジスタはその性能特性が応力の影響により変動することが知られている。特にデジタルセルに比べてこうした変動に敏感なアナログセルでは、その回路を構成するトランジスタの一部に偏って応力が加わると、応力の程度により所定のトランジスタ性能から変動してしまい、アナログセルが所定の動作をしなくなることがある。
【０００９】
上記特許文献１に記載の回路装置では、第２の半導体チップ１２０は接着層（接着剤）
１２２を介して第１の半導体チップ１１０上に固着されている。こうした接着層１２２は第１の半導体チップ１１０との接着面に微小凹凸（多数の微細空隙）を有するので、微小凹凸に起因して生じる応力が第１の半導体チップ１１０に対して不均一に作用する。このため、第１の半導体チップ１１０にアナログセルが含まれ、アナログセル上に第２の半導体チップを積層する場合には、第２の半導体チップを固定する接着層に起因して、こうした半導体チップを有する回路装置の信頼性が低下してしまうという問題が生じる。一方、第１の半導体チップ１１０にアナログセルが含まれ、第２の半導体チップ１２０をその外縁部がアナログセル上にかかるように配置されると、接着層の要因に加え、アナログセル上の第２の半導体チップ１２０の有無の差に起因した応力が第１の半導体チップ１１０に対して不均一に作用し、こうした半導体チップを有する回路装置の信頼性をさらに低下させるという問題もある。
【００１０】
したがって、アナログ／デジタル混載の半導体チップ（回路素子）上に半導体チップを積層して搭載する場合には、下層の半導体チップのアナログセルに対して応力が不均一に作用するのを抑制する必要がある。
【００１１】
本発明はこうした状況に鑑みてなされたものであり、その目的は、アナログ／デジタル混載の回路素子上に回路素子が積層された回路装置の信頼性を向上させる技術を提供することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明に係る回路装置は、デジタルセルと、第１のアナログセルと、第２のアナログセルとを含む回路領域を有する第１の回路素子と、デジタルセルおよび第１のアナログセルの上に重畳して設けられたスペーサと、スペーサ上に設けられた第２の回路素子と、を備えることを特徴とする。
【００１３】
上記課題を解決するために、本発明に係る別の回路装置は、デジタルセルとアナログセルとを含む回路領域を有する第１の回路素子と、デジタルセルのみの上に設けられたスペーサと、スペーサ上に設けられ、デジタルセルとアナログセルにまたがって配置された第２の回路素子と、を備えることを特徴とする。
【００１４】
上記構成において、第１の回路素子および第２の回路素子を封止する樹脂層をさらに備えていてもよい。
【００１５】
上記構成において、スペーサは第１の回路素子と同じ熱膨張係数を有する材質であることが好ましい。
【００１６】
上記課題を解決するために、本発明に係る回路装置の製造方法は、デジタルセルとアナログセルとを含む回路領域が形成された第１の回路素子を用意する第１の工程と、第１の回路素子上のデジタルセルのみに重畳してスペーサを配置する第２の工程と、スペーサ上に第２の回路素子を搭載する際に、この第２の回路素子をデジタルセルとアナログセルとにまたがって配置する第３の工程と、を備えることを特徴とする。
【発明の効果】
【００１７】
本発明によれば、信頼性を低下させることなく、アナログ／デジタル混載の回路素子上に回路素子が積層された回路装置の信頼性を向上させる技術が提供される。
【発明を実施するための最良の形態】
【００１８】
以下、本発明を具現化した実施形態について図面に基づいて説明する。なお、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１９】
（第１実施形態）
図１は第１実施形態に係る積層された回路素子を有する回路装置の概略断面図であり、図２は同回路装置の平面図（上面図）である。また、図３は同回路装置において下層に位置するアナログ／デジタル混載の回路素子のレイアウトを示す平面図（上面図）である。
【００２０】
第１実施形態の回路装置は、配線基板４０と、配線基板４０上に実装され、デジタルセル１１ａとアナログセル１１ｂとを含む回路領域を有する第１の回路素子１０と、第１の回路素子１０上のデジタルセル１１ａのみに重畳して設けられたスペーサ３０と、スペーサ３０上に設けられ、第１の回路素子１０上のデジタルセル１１ａとアナログセル１１ｂにまたがって配置された第２の回路素子２０と、各回路素子を封止する封止樹脂層５０と、を備える。
【００２１】
配線基板４０は配線層と絶縁層が交互に複数形成された多層配線構造のベース基板が採用される。配線基板４０の上面（回路素子搭載面）には、銅（Ｃｕ）、ニッケル（Ｎｉ）、及び金（Ａｕ）からなる複数のパッド電極４３が形成され、配線基板４０の下面（回路素子搭載面と反対側の面）には、内部の配線層（図示せず）を介してパッド電極４３と電気的に接続された外部接続端子（はんだボール）４５が形成されている。
【００２２】
第１の回路素子１０は、たとえば、Ｐ型シリコン基板などの半導体基板の上面（表面）にデジタルセルとアナログセルとが形成された回路素子（アナログ／デジタル混載の回路素子）であり、配線基板４０上の所定の領域にダイアタッチフィルムなどの接着層１２を介して実装されている。
【００２３】
具体的には、第１の回路素子１０は、図３に示すように、回路領域の一部分がデジタルセル１１ａ、別の部分がアナログセル１１ｂとなっている。ここでは、第１の回路素子１０の形状が略長方形であり、第１の回路素子１０の中心部分を含む領域に１つの大面積のデジタルセル１１ａが配置され、その周囲領域に３箇所のアナログセル１１ｂが配置されている。また、こうしたデジタルセル１１ａとアナログセル１１ｂを含む回路領域の外周部には、デジタルセル１１ａやアナログセル１１ｂと電気的に接続され、回路素子外部との信号授受を行うための複数のパッド電極１３が配置されている。このパッド電極１３は、図１および図２に示すように、金などのボンディングワイヤ１４によって配線基板４０の上面のパッド電極４３と電気的に接続されている。
【００２４】
スペーサ３０は、たとえば、第１の回路素子１０と同じＰ型シリコン基板が採用され、ダイアタッチフィルムなどの接着層３２を介して第１の回路素子１０上のデジタルセル１１ａのみに重畳して配置されている。スペーサ３０の形状は、上面から見て略長方形であり、そのサイズ（外形寸法）は第１の回路素子１０のデジタルセル１１ａが占有する領域内に納まる範囲の大きさに設定されている。なお、スペーサ３０の材質を第１の回路素子１０と同じシリコン（Ｓｉ）としたことで、両者が実質的に同じ熱膨張係数となるので、回路装置（第１の回路素子１０あるいは第２の回路素子２０）の動作時に、熱膨張係数の差に起因して両者の間に働く熱応力を抑制することができる。
【００２５】
第２の回路素子２０は、たとえば、Ｐ型シリコン基板などの半導体基板の上面（表面）にデジタルセルとアナログセルとが形成された回路素子（アナログ／デジタル混載の回路素子）であり、スペーサ３０上にダイアタッチフィルムなどの接着層２２を介して実装されている。この結果、第２の回路素子２０は第１の回路素子１０の上面の回路領域との間に所定の間隔Ｈ１を有して配置される。なお、スペーサ３０の厚みを調整することでこの間隔Ｈ１を容易に制御することができる。
【００２６】
具体的には、第２の回路素子２０の形状は、上面から見て略長方形であり、そのサイズ（外形寸法）は、第１の回路素子１０の回路領域よりも小さく、且つ、第１の回路素子１
０のデジタルセル１１ａが占有する領域内に納まらない大きさである。このため、第２の回路素子２０は、第１の回路素子１０上のデジタルセル１１ａとアナログセル１１ｂにまたがって配置され、上面から見て第２の回路素子２０の外縁部がアナログセル１１ｂの一部を覆い隠す状態となっている。そして、第２の回路素子２０の上面の外周部には、第１の回路素子１０と同様、回路素子外部との信号授受を行うための複数のパッド電極２３が配置されている。このパッド電極２３は、金などのボンディングワイヤ２４によって配線基板４０の上面のパッド電極４３と電気的に接続されている。
【００２７】
封止樹脂層５０は、配線基板４０上の全面を覆うように形成され、第１の回路素子１０および第２の回路素子２０を封止している。この封止樹脂層５０は各回路素子を外部環境から保護する機能を有する。
【００２８】
なお、デジタルセル１１ａは本発明の「デジタルセル」、アナログセル１１ｂは本発明の「アナログセル」、第１の回路素子１０は本発明の「第１の回路素子」、スペーサ３０は本発明の「スペーサ」、第２の回路素子２０は本発明の「第２の回路素子」、及び封止樹脂層５０は本発明の「樹脂層」の一例である。
【００２９】
（製造方法）
図４は第１実施形態に係る積層された回路素子を有する回路装置の製造プロセスを説明するための概略断面図である。
【００３０】
まず、図４（Ａ）に示すように、周知の技術により配線層と絶縁層が交互に複数形成された多層配線構造（図示せず）を有し、その上面（回路素子搭載面）に銅、ニッケル、及び金からなる複数のパッド電極４３が形成された配線基板４０を用意する。そして、同じく周知の技術によりＰ型シリコン基板などの半導体基板の上面にデジタルセル１１ａとアナログセル１１ｂを含む回路領域、及びその回路領域の外周部に配置された複数のパッド電極１３が形成された第１の回路素子１０を用意し、この第１の回路素子１０を配線基板４０上の所定の領域にダイアタッチフィルムなどの接着層１２を介して実装する。なお、接着層１２は第１の回路素子１０と実質的に同じサイズ（外形寸法）となっている。
【００３１】
図４（Ｂ）に示すように、周知の技術によりＰ型シリコン基板などの半導体基板を所定のサイズ（外形寸法）に加工したスペーサ３０を用意し、このスペーサ３０を、ダイアタッチフィルムなどの接着層３２を介して第１の回路素子１０のデジタルセル１１ａ上のみに重畳するように設置する。また、このスペーサ３０の平面的な配置は上記した通りである。なお、接着層３２はスペーサ３０と実質的に同じサイズ（外形寸法）であり、第１の回路素子１０上のデジタルセル１１ａが占有する領域内に納まっている。
【００３２】
図４（Ｃ）に示すように、周知の技術によりＰ型シリコン基板などの半導体基板の上面にデジタルセルとアナログセルを含む回路領域（図示せず）、及びその回路領域の外周部に配置された複数のパッド電極２３が形成された第２の回路素子２０を用意し、この第２の回路素子２０をスペーサ３０上にダイアタッチフィルムなどの接着層２２を介して実装する。この際、第２の回路素子２０は、第１の回路素子１０上のデジタルセル１１ａが占有する領域内に納まらないサイズ（外形寸法）であるため、第１の回路素子１０上のデジタルセル１１ａとアナログセル１１ｂにまたがって配置され、上面から見て第２の回路素子２０の外縁部がアナログセル１１ｂの一部を覆い隠す状態となっている。また、第２の回路素子２０は第１の回路素子１０の上面の回路領域との間に所定の間隔Ｈ１を有して配置される。なお、本実施形態の接着層２２はスペーサ３０と実質的に同じサイズ（外形寸法）としているが、第２の回路素子２０と実質的に同じサイズの接着層となるようにしてもよい。
【００３３】
図４（Ｄ）に示すように、第１の回路素子１０のパッド電極１３とこれに対応して配線基板４０の上面に設けられたパッド電極４３との間を金などのボンディングワイヤ１４により電気的に接続する。そして、第２の回路素子２０のパッド電極２３とこれに対応して配線基板４０の上面に設けられたパッド電極４３との間を金などのボンディングワイヤ２４により電気的に接続する。
【００３４】
最後に、図１に示したように、配線基板４０上に設けられた第１の回路素子１０や第２の回路素子２０などを保護するために、圧力注入法を用いて封止樹脂材料を導入し、封止樹脂層５０を配線基板４０上の全面を覆うように形成する。なお、圧力注入法では、加圧することで封止樹脂層５０中の微細空隙（マイクロボイド）が容易に消失するので、封止樹脂層５０を第１の回路素子１０との接着面に微小凹凸（多数の微細空隙）のない樹脂とすることができる。そして、はんだ印刷法を用いて配線基板４０の下面（回路素子搭載面と反対側の面）に、内部の配線層（図示せず）を介してパッド電極４３と電気的に接続された外部接続端子（はんだボール）４５を形成する。
【００３５】
これらの工程により、先の図１に示した第１実施形態の回路装置が製造される。
【００３６】
この第１実施形態の回路装置およびその製造方法によれば、以下のような効果を得ることができるようになる。
【００３７】
（１）第１の回路素子１０上のデジタルセル１１ａとアナログセル１１ｂにまたがる位置に第２の回路素子２０を積層する場合でも、デジタルセル１１ａのみに重畳して設けたスペーサ３０により第２の回路素子２０の外縁部が第１の回路素子１０上のアナログセル１１ｂから所定の間隔Ｈ１で離されるので、第２の回路素子２０の外縁部あるいはスペーサ３０の外縁部に起因して生じる応力がアナログセル１１ｂに対して不均一にかかるのを防ぐことができ、アナログセル１１ｂの特性変動を抑制することができる。このため、積層した回路素子を有する回路装置の信頼性を向上させることができる。
【００３８】
（２）デジタルセル１１ａのみに重畳して配置するスペーサ３０をこれと同一サイズの接着層３２を介して第１の回路素子１０上に固着したことで、接着層３２はアナログセル１１ｂ上に形成されず、その接着面の微小凹凸（多数の微細空隙）に起因して生じる不均一な応力がアナログセル１１ｂに対して作用するのが防止される。したがって、アナログセル１１ｂの特性変動を抑制することができ、積層した回路素子を有する回路装置の信頼性を向上させることができる。
【００３９】
（３）第１の回路素子１０および第２の回路素子２０を封止する封止樹脂層５０を設ける場合、アナログセル１１ｂの全面が封止樹脂層５０により覆われ、封止樹脂層５０とスペーサ３０（接着層３２）との界面はデジタルセル１１ａ上に位置している。このため、アナログセル１１ｂに対してこうした界面近傍で生じる不均一な応力（界面を挟む各材料の異なる応力）が作用するのが防止され、アナログセル１１ｂの特性変動を防止することができる。したがって、積層した回路素子を有する回路装置の信頼性を向上させることができる。
【００４０】
（４）スペーサ３０を第１の回路素子１０と同じ熱膨張係数を有する材質（シリコン）としたことで、回路装置（第１の回路素子１０、第２の回路素子など）の動作時に、スペーサ３０と第１の回路素子１０との熱膨張係数の差に起因した両者の間に働く熱応力を抑制することができる。このため、スペーサ３０からの距離に応じて不均一にアナログセル１１ｂに伝播していた熱応力が低減され、アナログセル１１ｂの特性変動を抑制することができる。したがって、積層した回路素子を有する回路装置の信頼性をさらに向上させることができる。
【００４１】
（５）本製造方法によれば、第１の回路素子１０上のデジタルセル１１ａとアナログセル１１ｂにまたがる位置に第２の回路素子２０を積層する場合でも、第２の回路素子２０の外縁部あるいはスペーサ３０の外縁部に起因して生じる応力がアナログセル１１ｂに対して不均一にかかるのが防止され、信頼性の向上した回路装置を製造することができる。
【００４２】
（６）スペーサ３０上に第２の回路素子２０を搭載する工程において、第２の回路素子２０を搭載する際に生じる第１の回路素子１０への荷重（圧力）負荷が、第２の回路素子２０がアナログセル１１ｂにまたがって配置されていても、デジタルセル１１ａのみに重畳して設けたスペーサ３０を介してデジタルセル１１ａに集中して作用するため、アナログセル１１ｂにはこうした荷重負荷は加わらず、アナログセル１１ｂの特性変動（トランジスタへの物理的ダメージ）が防止される。これにより、積層した回路素子を有する回路装置の製造歩留まりを向上させることができ、回路装置の低コスト化を図ることが可能となる。
【００４３】
（第２実施形態）
図５は第２実施形態に係る積層された回路素子を有する回路装置の概略断面図であり、図６は回路素子上のスペーサの位置を示す平面図（上面図）である。第１実施形態と異なる箇所は、デジタルセル１１ａに重畳して配置されたスペーサ３０が同一サイズ（外形寸法）に加工された複数のスペーサ３０ａで構成されていることである。それ以外については先の第１実施形態と同様である。なお、複数のスペーサ３０ａは本発明の「スペーサ」の一例である。
【００４４】
第２実施形態の回路装置におけるスペーサ３０ａは、第１の回路素子１０と同じＰ型シリコン基板が採用され、複数のスペーサ３０ａはすべて同一形状（同一サイズ）に加工されている。ここでは、スペーサ３０ａとして正方形の上面を有する角柱のスペーサを採用している。なお、スペーサ３０ａのサイズは、多種多様の回路装置に採用される回路素子内のデジタルセルの占有面積や配置（レイアウト）がある程度変化した場合でも共通使用して搭載できる大きさにしている。
【００４５】
複数のスペーサ３０ａはいずれもダイアタッチフィルムなどの接着層３２ａを介して第１の回路素子１０上のデジタルセル１１ａのみに重畳して配置されている。スペーサ３０ａは、図６に示すように、デジタルセル１１ａの占有領域内の８５箇所に配置されている。ここで、接着層３２ａはスペーサ３０ａと実質的に同じサイズ（外形寸法）である。
【００４６】
そして、複数のスペーサ３０ａ上にダイアタッチフィルムなどの接着層２２ａを介して第２の回路素子２０が実装されている。これにより、第２の回路素子２０は第１の回路素子１０の上面の回路領域（たとえば、アナログセル１１ｂ）との間に所定の間隔Ｈ２を有して配置される。ここで、複数のスペーサ３０ａは、デジタルセル１１ａと第２の回路素子２０との共通領域（上面から見て両者が重なる領域）内で、その上に搭載する第２の回路素子２０を安定して固定できるように配置されている。なお、接着層２２ａはスペーサ３０ａと実質的に同じサイズ（外形寸法）であるが、複数の接着層２２ａを共通化して、たとえば、第２の回路素子２０と実質的に同じサイズの接着層を採用してもよい。
【００４７】
上記スペーサ３０ａは、第１実施形態のスペーサ３０と同様、周知の技術によりＰ型シリコン基板などの半導体基板を加工することにより容易に形成することができる。また、こうしたスペーサ３０ａを採用して第１実施形態と同じ製造プロセスを経ることにより、先の図５に示した第２実施形態の回路装置が製造される。
【００４８】
この第２実施形態の回路装置およびその製造方法によれば、上記（１）〜（６）の効果に加え、以下のような効果を得ることができるようになる。
【００４９】
（７）共通使用できる範囲のサイズ（外形寸法）に調整されたスペーサ３０ａを採用したことで、回路装置（第１の回路素子１０上のデジタルセル１１ａのレイアウト）ごとにスペーサを形成する場合に比べて、スペーサの製造コストを低減することができ、回路装置の製造コストを低減することが可能となる。
【００５０】
（第３実施形態）
図７は第３実施形態に係る積層された回路素子を有する回路装置の概略断面図である。第１実施形態と異なる箇所は、ボンディングワイヤ１４による第１の回路素子１０のパッド電極１３と配線基板４０のパッド電極４３との間の電気的な接続が、はんだバンプ１５による第１の回路素子１０ａの下面に引き出された貫通電極１３ａと配線基板４０ａのパッド電極４３ａとの間の電気的な接続になっていることである。ここで、貫通電極１３ａは、デジタルセル１１ａやアナログセル１１ｂと電気的に接続され、回路素子外部との信号授受を行うための外部端子であり、第１の回路素子１０ａの上面からその内部を貫通して下面（裏面）に引き出された電極となっている。それ以外については先の第１実施形態と同様である。
【００５１】
なお、こうした貫通電極１３ａを有する第１の回路素子１０ａは周知の製造プロセス技術により形成することができる。そして、第１の回路素子１０ａを採用して第１実施形態と同じ製造プロセスを経ることにより、第３実施形態の回路装置が製造される。
【００５２】
この第３実施形態の回路装置およびその製造方法によれば、上記（１）〜（６）の効果に加え、以下のような効果を得ることができるようになる。
【００５３】
（８）貫通電極１３ａを有する第１の回路素子１０ａを採用したことで、第１の回路素子１０ａと電気的な接続をするためのパッド電極４３ａを、第１の回路素子１０ａの直下に設けることができる。これにより、配線基板４０ａを小面積化することができ、これに対応して回路装置の小型化を図ることが可能となる。
【００５４】
（第４実施形態）
図８は第４実施形態に係る積層された回路素子を有する回路装置の概略断面図である。第１実施形態と異なる箇所は、上面（表面）にデジタルセル２１ａとアナログセル２１ｂを含む回路領域を有する第２の回路素子２０上に、スペーサ７０を介して第３の回路素子６０がさらに実装され、３つの回路素子が３層構造に積層されていることである。それ以外については先の第１実施形態と同様である。
【００５５】
具体的には、スペーサ７０は、たとえば、第２の回路素子２０と同じＰ型シリコン基板が採用され、ダイアタッチフィルムなどの接着層７２を介して第２の回路素子２０上のデジタルセル２１ａのみに重畳して配置されている。スペーサ７０の形状は、上面から見て略長方形であり、そのサイズ（外形寸法）は第２の回路素子２０のデジタルセル２１ａが占有する領域内に納まる範囲の大きさに設定されている。なお、スペーサ７０の材質を第２の回路素子２０と同じシリコンとしたことで、両者を実質的に同じ熱膨張係数とすることができるので、回路装置の動作時に、熱膨張係数の差に起因して両者の間に働く熱応力を抑制することができる。
【００５６】
第３の回路素子６０は、たとえば、Ｐ型シリコン基板などの半導体基板の上面（表面）にデジタルセルとアナログセルとが形成された回路素子（アナログ／デジタル混載の回路素子）であり、そのサイズ（外形寸法）は第２の回路素子２０とほぼ同じ大きさを有する。
【００５７】
第３の回路素子６０はスペーサ７０上にダイアタッチフィルムなどの接着層７２を介して実装されている。この際、上面から見て第２の回路素子２０と略一致するように配置し
ているため、第３の回路素子６０は第２の回路素子２０全面を覆い隠す状態となる。そして、スペーサ７０の厚み（高さ）を調整して、第３の回路素子６０が第２の回路素子２０の上面の回路領域との間に所定の間隔Ｈ３を有するように配置されている。この所定の間隔Ｈ３により、第２の回路素子２０のボンディングワイヤ２４が第３の回路素子６０の下面（裏面）に接触しないようにボンディングのための空間が確保される。すなわち、スペーサ７０により、第３の回路素子６０のサイズに影響を受けることなく、第２の回路素子２０への第３の回路素子６０の積層を可能としている。
【００５８】
第３の回路素子６０の上面の外周部には、第１の回路素子１０や第２の回路素子２０と同様、回路素子外部との信号授受を行うための複数のパッド電極６３が配置されている。このパッド電極６３は、金などのボンディングワイヤ６４によって配線基板４０ｂの上面のパッド電極４３ｂと電気的に接続されている。
【００５９】
封止樹脂層５０ａは、配線基板４０ｂ上の全面を覆うように形成され、第１の回路素子１０、第２の回路素子２０、及び第３の回路素子６０を封止している。
【００６０】
（製造方法）
まず、先の図４（Ｃ）までに示した工程を経て形成された第２の回路素子２０まで実装した状態の配線基板４０ｂを用意する。次に、図４（Ｂ）および図４（Ｃ）で示した工程を繰り返して、第２の回路素子２０上にスペーサ７０および第３の回路素子６０を順に実装配置する。その後、図４（Ｄ）以降で示した工程を経ることにより、第４実施形態の回路装置が製造される。
【００６１】
この第４実施形態の回路装置およびその製造方法によれば、各回路素子間において上記（１）〜（６）の効果を享受することができる。
【００６２】
（第５実施形態）
図９は第５実施形態に係る積層された回路素子を有する回路装置の概略断面図であり、図１０は回路素子上のスペーサの位置を示す平面図（上面図）である。第２実施形態と異なる箇所は、デジタルセル１１ａのみに重畳して配置されたスペーサ３０ａを、デジタルセル１１ａおよび複数のアナログセルの内のアナログセル１１ｂ１に選択的に重畳して配置されたスペーサ３０ｂとし、第１の回路素子１０にスペーサ３０ｂが配置されたアナログセル１１ｂ１とスペーサ３０ｂが配置されていないアナログセル１１ｂ２が含まれていることである。それ以外については先の第２実施形態と同様である。なお、複数のスペーサ３０ｂは本発明の「スペーサ」、アナログセル１１ｂ１は本発明の「第１のアナログセル」、及びアナログセル１１ｂ２は本発明の「第２のアナログセル」の一例である。
【００６３】
こうしたスペーサ３０ｂを有する回路装置は、第２実施形態で示した製造過程においてスペーサ搭載時のレイアウトを変更することにより容易に製造される。
【００６４】
この第５実施形態の回路装置およびその製造方法によれば、少なくともスペーサ３０ｂが配置されていないアナログセル１１ｂ２においては、上記（１）〜（７）の効果を享受することができるようになる。
【００６５】
なお、本発明は、上記した各実施形態に限定されるものではなく、各種の設計変更等の変形を加えることも可能であり、そのような変形が加えられた実施形態も本発明の範囲に含まれうるものである。たとえば、各実施形態の構成を適宜組み合わせてもよい。
【００６６】
上記実施形態では、各回路素子を封止する封止樹脂層を形成した回路装置の例を示したが、本発明はこれに限らず、たとえば、封止樹脂層は必ずしも設ける必要はなく、封止樹脂層を設けていない回路装置であってもよい。
【００６７】
上記実施形態では、スペーサとして略長方形や正方形の上面を有する角柱のスペーサを
採用した例を示したが、本発明はこれに限らず、たとえば、円柱状あるいは円錐台状（円錐形の先端部を除去し、その断面が台形状）のスペーサを採用してもよい。この場合にも上記効果を享受することができる。
【００６８】
上記実施形態では、スペーサとしてＰ型シリコン基板を採用した例を示したが、本発明はこれに限らず、たとえば、Ｎ型シリコン基板を採用してもよい。あるいは、ガリウム砒素などの化合物半導体基板や銅（Ｃｕ）などの金属板を採用してもよい。こうした場合にも上記効果を享受することができる。また、スペーサとして絶縁性の樹脂材料からなる樹脂基板を採用してもよい。この場合には少なくとも上記（４）以外の効果を享受することができる。
【００６９】
上記第１実施形態では、第２の回路素子２０の全体が第１の回路素子１０の内側に位置する例を示したが、本発明はこれに限らず、たとえば、第２の回路素子２０の一部が第１の回路素子１０の外縁部から外側に突出するように配置していてもよい。この場合にも上記効果を享受することができる。
【００７０】
上記第１実施形態では、スペーサ３０の厚み（高さ）をボンディングワイヤ１４の最上部の位置よりも高くなるようにした例を示したが、本発明はこれに限らず、たとえば、第２の回路素子２０の全体が第１の回路素子１０の回路領域（パッド電極１３が設けられた外周部を避けた領域）内に配置される場合には、スペーサ３０の厚み（高さ）をボンディングワイヤ１４の最上部の位置よりも低くしてもよい。この場合には、上記効果に加え、回路装置を薄型化することができるようになる。
【００７１】
上記実施形態では、２層または３層構造の回路素子が形成された回路装置に適用した例を示したが、本発明はこれに限らず、たとえば、４層構造以上の回路素子が形成された回路装置に適用してもよい。また、１つの回路素子上に複数の回路素子が配置された回路装置に適用してもよい。この場合にも各回路素子間で上記効果を享受することができる。
【図面の簡単な説明】
【００７２】
【図１】第１実施形態に係る積層された回路素子を有する回路装置の概略断面図。
【図２】第１実施形態に係る回路装置の平面図。
【図３】アナログ／デジタル混載の回路素子のレイアウトを示す平面図。
【図４】（Ａ）〜（Ｄ）第１実施形態に係る積層された回路素子を有する回路装置の製造プロセスを説明するための概略断面図。
【図５】第２実施形態に係る積層された回路素子を有する回路装置の概略断面図。
【図６】アナログ／デジタル混載の回路素子上のスペーサの位置を示す平面図。
【図７】第３実施形態に係る積層された回路素子を有する回路装置の概略断面図。
【図８】第４実施形態に係る積層された回路素子を有する回路装置の概略断面図。
【図９】第５実施形態に係る積層された回路素子を有する回路装置の概略断面図。
【図１０】アナログ／デジタル混載の回路素子上のスペーサの位置を示す平面図。
【図１１】従来のスタック構造の回路装置を示す概略断面図。
【符号の説明】
【００７３】
１０・・・第１の回路素子、１１ａ・・・デジタルセル、１１ｂ・・・アナログセル、１２・・・接着層、１３・・・パッド電極、１４・・・ボンディングワイヤ、２０・・・第２の回路素子、２２・・・接着層、２３・・・パッド電極、２４・・・ボンディングワイヤ、３０・・・スペーサ、３２・・・接着層、４０・・・配線基板、４３・・・パッド電極、４５・・・外部接続端子（はんだボール）、５０・・・封止樹脂層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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