(57)【要約】【課題】複数の半導体チップを一つのパッケージに封入した半導体装置において、半導体装置内部の配線容量差および配線抵抗を低減し、ＣＲ遅延を低減することを目的とする。【解決手段】複数のメタル配線２０は、前記２辺の第１の辺に配置された第３のパッド１９から前記第２の辺に対して平行又は鋭角を形成するように延伸されている第１の部分と、前記２辺の第２の辺に配置された第３のパッド１９から前記第１の辺に対して平行又は鋭角を形成するように延伸されている第２の部分と、前記第１の部分と前記第２の部分を直線状に接続する第３の部分とを有しており、前記複数のメタル配線２０は、前記メタル配線２０の配線幅と該メタル配線の外周側に隣接するメタル配線との間隔及び前記配線幅と前記間隔とを合わせたピッチが、前記複数のメタル配線間それぞれの配線容量の差が最小となるように形成されていることを特徴とする半導体装置が提供される。【選択図】図２
2008066456.tif 000002
【特許請求の範囲】
【請求項１】
複数の第1のパッドを有する基板と、複数の第２のパッドを有する少なくとも一つ以上の半導体チップと、複数の第３のパッドを有する少なくとも一つ以上の配線チップとを有する半導体装置であって、
前記半導体チップの複数の第２のパッドの一部と前記配線チップの複数の第３のパッドの一部とが電気的に接続されており、且つ前記配線チップの複数の第３のパッドの他の一部と前記基板の複数の第１のパッドの一部とが電気的に接続されており、
前記配線チップの複数の第３のパッドは、該配線チップ基板上の隣接する２辺のそれぞれの辺に配置され、且つ前記第３のパッド同士が前記２辺の接点側から順に複数のメタル配線でそれぞれ接続されており、
前記複数のメタル配線は、前記２辺の第１の辺に配置された第３のパッドから前記第２の辺に対して平行又は鋭角を形成するように配線チップ内部に向かって延伸されている第１の部分と、前記２辺の第２の辺に配置された第３のパッドから前記第１の辺に対して平行又は鋭角を形成するように配線チップ内部に向かって延伸されている第２の部分と、前記第１の部分と前記第２の部分を直線状に接続する第３の部分とを有しており、
前記複数のメタル配線は、配線幅と該メタル配線の外周側に隣接するメタル配線との間隔及び前記配線幅と前記間隔とを合わせたピッチが、前記複数のメタル配線間それぞれの配線容量の差が最小となるように形成されていることを特徴とする半導体装置。
【請求項２】
複数の第1のパッドを有する基板と、複数の第２のパッドを有する少なくとも一つ以上の半導体チップと、複数の第３のパッドを有する少なくとも一つ以上の配線チップとを有する半導体装置であって、
前記半導体チップの複数の第２のパッドの一部と前記配線チップの複数の第３のパッドの一部とが電気的に接続されており、且つ前記配線チップの複数の第３のパッドの他の一部と前記基板の複数の第１のパッドの一部とが電気的に接続されており、
前記配線チップの複数の第３のパッドは、該配線チップ基板上の隣接する２辺のそれぞれの辺に配置され、且つ前記第３のパッド同士が前記２辺の接点側から順に複数のメタル配線でそれぞれ接続されており、
前記複数のメタル配線は、前記２辺の第１の辺に配置された第３のパッドから前記第２の辺に対して平行又は鋭角を形成するように配線チップ内部に向かって延伸されている第１の部分と、前記２辺の第２の辺に配置された第３のパッドから前記第１の辺に対して平行又は鋭角を形成するように配線チップ内部に向かって延伸されている第２の部分と、前記第１の部分と前記第２の部分を直線状に接続する第３の部分とを有しており、
前記複数のメタル配線は、前記複数の第３のパッドが配置された辺の接点から前記配線チップ内部方向に向かって、配線幅が順に狭く、前記方向に向かって外側に隣接するメタル配線との間に設ける間隔が順に広く、前記配線幅と前記間隔とを合わせたピッチが順に大きくなるように形成されていることを特徴とする半導体装置。
【請求項３】
複数の第1のパッドを有する基板と、複数の第２のパッドを有する少なくとも一つ以上の半導体チップと、複数の第３のパッドを有する少なくとも一つ以上の配線チップとを有する半導体装置であって、
前記半導体チップの複数の第２のパッドの一部と前記配線チップの複数の第３のパッドの一部とが電気的に接続されており、且つ前記配線チップの複数の第３のパッドの他の一部と前記基板の複数の第１のパッドの一部とが電気的に接続されており、
前記配線チップの複数の第３のパッドは、該配線チップ基板上の隣接する２辺のそれぞれの辺に配置され、且つ前記第３のパッド同士が前記２辺の接点側から順に複数のメタル配線でそれぞれ接続されており、
前記複数のメタル配線は、前記２辺の第１の辺に配置された第３のパッドから前記第２の辺に対して平行又は鋭角を形成するようにチップ内部に向かって延伸されている第１の部分と、前記２辺の第２の辺に配置された第３のパッドから前記第１の辺に対して平行又は鋭角を形成するように配線チップ内部に向かって延伸されている第２の部分と、前記第１の部分と前記第２の部分を直線状に接続する第３の部分とを有しており、
前記複数のメタル配線は、前記複数の第３のパッドが配置された辺の接点から前記配線チップ内部方向に向かって、配線幅が順に広く、前記方向に向かって外側に隣接するメタル配線との間に設ける間隔が順に広く、前記配線幅と前記間隔とを合わせたピッチが順に大きくなるように形成されていることを特徴とする半導体装置。
【請求項４】
複数の第1のパッドを有する基板と、複数の第２のパッドを有する少なくとも一つ以上の半導体チップと、複数の第３のパッドを有する少なくとも一つ以上の配線チップとを有する半導体装置であって、
前記半導体チップの複数の第２のパッドの一部と前記配線チップの複数の第３のパッドの一部とが電気的に接続されており、且つ前記配線チップの複数の第３のパッドの他の一部と前記基板の複数の第１のパッドの一部とが電気的に接続されており、
前記配線チップの複数の第３のパッドは、該配線チップ基板上の隣接する２辺のそれぞれの辺に配置され、且つ前記第３のパッド同士が前記２辺の接点側から順に複数のメタル配線でそれぞれ接続されており、
前記複数のメタル配線は、前記２辺の第１の辺に配置された第３のパッドから前記第２の辺に対して平行又は鋭角を形成するようにチップ内部に向かって延伸されている第１の部分と、前記２辺の第２の辺に配置された第３のパッドから前記第１の辺に対して平行又は鋭角を形成するように配線チップ内部に向かって延伸されている第２の部分と、前記第１の部分と前記第２の部分を直線状に接続する第３の部分とを有しており、
前記複数のメタル配線は、前記複数の第３のパッドが配置された辺の接点から前記配線チップ内部方向に向かって、配線幅が順に狭く、前記方向に向かって外側に隣接するメタル配線との間に設ける間隔が順に広く、前記配線幅と前記間隔とを合わせたピッチは同一となるように形成されていることを特徴とする半導体装置。
【請求項５】
前記配線チップは、前記第３のパッドが前記任意の２辺のそれぞれの辺に複数列で千鳥状に配置される配線チップであることを特徴とする請求項１乃至請求項３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体チップを一つのパッケージに封入したマルチチップパッケージ（以下、ＭＣＰと記す。）に関し、特に複数の半導体チップをワイヤーボンディングする際に使用される配線チップの配線容量を低減する技術に関する。
【背景技術】
【０００２】
近年、目的に応じて複数の半導体チップを一つのパッケージに封入したＭＣＰが多用されるようになっている。例えば、一つのＭＣＰ基板上に、目的に応じ複数のメモリチップを積層し、さらにメモリコントローラー等の特定用途向けＩＣ（Ａｐｐｌｉｃａｔｉｏｎ
Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ。以下ＡＳＩＣという。）等を積層するものである。かかるＭＣＰの積層に際しては、メモリチップとＡＳＩＣとの配線にはワイヤーボンディングが用いられるのが一般的である。
【０００３】
しかし、ワイヤーボンディングに際してはワイヤー長等の制限がある。また、メモリチップが大きくなるとメモリチップ上に積層するＡＳＩＣから直接ＭＣＰ基板に配線することが困難になるため、一般的に下記特許文献１に記載されているような配線チップが用いられている。
【０００４】
このような配線チップについては、配線チップ上の配線が、配線チップ内周側の配線と外周側の配線で配線長が大きく異なることから、内周側の配線と外周側の配線とに非常に大きな容量差及び抵抗差に起因するスキューの問題が生じ、製品使用上大きな問題となっていた。
【０００５】
【特許文献１】特開2004-327993号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、複数の半導体チップを一つのパッケージに封入した半導体装置において、複数の半導体チップをワイヤーボンディングする際に使用される配線チップの隣接配線間の配線容量差および配線抵抗を低減し、ＣＲ遅延を低減することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一実施形態によれば、複数の第1のパッドを有する基板と、複数の第２のパッドを有する少なくとも一つ以上の半導体チップと、複数の第３のパッドを有する少なくとも一つ以上の配線チップとを有する半導体装置であって、前記半導体チップの複数の第２のパッドの一部と前記配線チップの複数の第３のパッドの一部とが電気的に接続されており、且つ前記配線チップの複数の第３のパッドの他の一部と前記基板の複数の第１のパッドの一部とが電気的に接続されており、前記配線チップの複数の第３のパッドは、該配線チップ基板上の隣接する２辺のそれぞれの辺に配置され、且つ前記第３のパッド同士が前記２辺の接点側から順に複数のメタル配線でそれぞれ接続されており、前記複数のメタル配線は、前記２辺の第１の辺に配置された第３のパッドから前記第２の辺に対して平行又は鋭角を形成するように配線チップ内部に向かって延伸されている第１の部分と、前記２辺の第２の辺に配置された第３のパッドから前記第１の辺に対して平行又は鋭角を形成するように配線チップ内部に向かって延伸されている第２の部分と、前記第１の部分と前記第２の部分を直線状に接続する第３の部分とを有しており、前記複数のメタル配線は、配線幅と該メタル配線の外周側に隣接するメタル配線との間隔及び前記配線幅と前記間隔とを合わせたピッチが、前記複数のメタル配線間それぞれの配線容量の差が最小となるように形成されていることを特徴とする半導体装置が提供される。
【発明の効果】
【０００８】
本発明によって、複数の半導体チップを一つのパッケージに封入した半導体装置において、複数の半導体チップをワイヤーボンディングする際に使用される配線チップの隣接配線間の配線容量差および配線抵抗を低減し、ＣＲ遅延を低減することが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の第１の実施形態に係るＭＣＰについて、図面を参照しながら詳細に説明する。なお、実施形態においては、本発明の一実施形態に係る半導体装置の例を示しており、本発明の一実施形態に係る半導体装置は、それら実施形態に限定されるわけではない。
【００１０】
近年携帯電話を代表とする小型の携帯機器が急速に普及するに伴い、実装面積の縮小化が可能なＭＣＰ製品の重要度が非常に高くなってきている。即ち、一つのＭＣＰ基板上に、目的に応じ複数のメモリチップを積層し、さらにメモリコントローラー等のＡＳＩＣ等を積層するものであるが、かかるＭＣＰの積層に際しては、メモリチップとＡＳＩＣとの配線としてはワイヤーボンディングが用いられるのが一般的である。
【００１１】
しかし、ワイヤーボンディングを採用する場合はワイヤー長等の制限があるため、メモリチップが大きくなるとメモリチップ上に積層するＡＳＩＣから直接ＭＣＰ基板に配線することが困難になるため、一般的に配線チップを使用することが多くなる。
【００１２】
かかるＭＣＰの配線について、図面を用いながら説明する。図１２に、ＡＳＩＣとメモリチップとをそれぞれ１個ずつ搭載したＭＣＰの断面図を示す。本構成例では、ＭＣＰ基板１０上にメモリチップ１１、さらに前記メモリチップ１１の上にメモリコントローラーとしてＡＳＩＣ１２および配線チップ１３が配置されている。前記ＭＣＰ基板１０の下面には、電極を直接接合するための突起状接続電極バンプ１４が設けられ、前記ＭＣＰ基板１０と前記メモリチップ１１、前記ＡＳＩＣ１２、前記配線チップ１３は、層間膜２２によって積層され、それぞれのチップと前記ＭＣＰ基板１０は、ボンディングワイヤー２１によって電気的に接続される。また、前記ＡＳＩＣ１２と前記配線チップ１３も同様にボンディングワイヤー２１で接続される。
【００１３】
図１３に、ＡＳＩＣと複数のメモリチップおよび複数の配線チップを一つの基板上に搭載したＭＣＰの平面図を示す。また図１４は、図１３に示すＭＣＰのＢ−Ｂ’線間における断面図である。図１３および図１４に示すように、このような構成例においてはＭＣＰ基板１０上に２個のメモリチップ１１、さらにメモリチップ１１上にコントローラー用ＡＳＩＣ１２および２個の配線チップ１３が配置されている。前記ＭＣＰ基板１０の下面には、電極を直接接合するための突起状接続電極バンプ１４が設けられ、前記ＭＣＰ基板１０と前記メモリチップ１１、前記ＡＳＩＣ１２、前記配線チップ１３は、層間膜２２によって積層され、さらに、前記２個のメモリチップ１１の間には、スペーサー１５が前記層間膜２２を介して配置される。
【００１４】
図１３に示すように、メモリチップ１１とＭＣＰ基板１０は、前記メモリチップ１１上のメモリチップパッド１７と前記ＭＣＰ基板１０上のＭＣＰパッド１６とがボンディングワイヤー２１によって電気的に接続される。また、ＡＳＩＣ１２と前記ＭＣＰ基板１０とは、前記ＡＳＩＣ１２上のＡＳＩＣパッド１８と前記ＭＣＰパッド１６とが前記ボンディングワイヤー２１によって電気的に接続される。また、配線チップ１３と前記ＭＣＰ基板１０は、前記配線チップ１３上の配線チップパッド１９と前記ＭＣＰパッド１６とが前記ボンディングワイヤー２１によって電気的に接続される。さらに、前記ＡＳＩＣ１２と２個の前記配線チップ１３も、前記ＡＳＩＣパッド１８と前記配線チップパッド１９とが前記ボンディングワイヤー２１によって電気的に接続される。
【００１５】
このようにＭＣＰにおいては、実装時にＭＣＰ基板１０とそれぞれのメモリチップ１１やＡＳＩＣ１２とを電気的にボンディングワイヤー２１で接続しなければならない。この場合、特にＡＳＩＣ１２とメモリチップ１１とのチップサイズが大きく異なる場合には、ＡＳＩＣ１２とＭＣＰ基板１０との配線距離が非常に長くなり、接続が困難になる。即ち、ＡＳＩＣ１２をメモリチップ１１の中央に配置した場合、ＡＳＩＣパッド１８とＭＣＰパッド１６との距離は、上下あるいは左右は、ほぼ同等の距離とすることができるが、特に左右の距離自体が長くなり、ボンディングワイヤーの配線長が長くなるため問題となる。一方ＡＳＩＣ１２をメモリチップ１１の中央から、例えばメモリチップ１１の四隅方向にオフセット配置とした場合、上下あるいは左右のうち一方（例えば左側）の配線距離は短くなるものの、他方（例えば右側）の配線距離は中央に配置した場合に比して非常に長くなり配線が困難になる。そこで、かかる問題を解決するために、配線チップ１３を配置することが行われる。
【００１６】
即ち、ＡＳＩＣ１２に隣接する位置に配線チップ１３を配置し、必要な配線に関してはＡＳＩＣ１２の入出力信号配線をＡＳＩＣパッド１８から一旦隣接する配線チップ１３の配線チップパッド１９に接続し、前記配線チップ１３上をメタル配線２０でＬ字型に配線し、前記配線チップ１３上の前記ＡＳＩＣパッド１８と接続された配線チップパッド１９と直交する二方向のうちのいずれか一の方向に配置された他の配線チップパッド１９からＭＣＰ基板１０上のＭＣＰパッド１６に接続することにより、容易に電気的に接続が可能となる。
【００１７】
しかし、従来ＭＣＰにおける配線チップ上の配線は、配線チップ内周側の配線と外周側の配線とで配線長が大きく異なるため、隣接するメタル配線間の非常に大きな配線容量の差及び抵抗差に起因するスキューが生じており、製品使用上大きな問題になっていた。即ち、配線チップを用いる場合、配線チップ上の内周側の配線と外周側の配線とで配線長が大きく異なるため非常に大きな隣接配線間の配線容量の差及び配線抵抗差が生じてしまうのである。
【００１８】
かかる問題点について、図を参照しながら説明する。図１５は、ＭＣＰに使用されている配線チップのチップ内の配線パターンを示す平面図である。この配線チップの配線パターンは、図１５に示すように配線チップ１３の四辺のうち隣接する二辺の内側に、配線チップパッド１９Ａ１乃至１９Ａｎ及び１９Ｂ1乃至１９Ｂｎがそれぞれの辺に同数（ｎ個）配置され、それぞれの配線チップパッド１９Ａ１乃至１９Ａｎと１９Ｂ1乃至１９Ｂｎとの間はｎ本のＬ字型のメタル配線２０‐１乃至２０‐ｎにより配線チップ１３内部で接続される。配線チップ１３においては内周側のメタル配線２０‐１も外周側のメタル配線２０‐ｎも、メタル配線２０の横幅はほぼ等しく、それぞれのメタル配線２０‐1乃至２０‐ｎの隣接する配線間の間隔もほぼ等間隔であり、また、一本のメタル配線の横幅と隣接するメタル配線までの間隔を合わせた配線ピッチＰもほぼ等しい配線ピッチで配置されている。ここで内周側とは、配線チップ１３上に配線される複数のメタル配線２０-1乃至２０‐ｎのうち、配線チップパッド１９が配置された二辺の接点側、即ちメタル配線２０‐１側をいい、外周側とは配線チップ１３上に配線される複数のメタル配線２０の前記内周側の反対側即ちメタル配線２０‐ｎ側をいう。なお、以下の説明においては、一本のメタル配線の横幅を「ライン幅Ｗ」といい、隣接するメタル配線間の間隔を「配線スペースＳ」といい、一本のメタル配線のライン幅Ｗと隣接するメタル配線までの片側の配線スペースＳとを合わせて「配線ピッチＰ」という。
【００１９】
配線チップにおいて、複数のメタル配線を等ライン幅Ｗ、等配線スペースＳ、等配線ピッチＰで配置した場合、図１５に示すように、内周側のメタル配線２０‐１と外周側のメタル配線２０‐ｎとでは、配線長が大幅に異なる。ここで、メタル配線においては、配線長が長くなるほどメタル配線と基板との容量および隣接するメタル配線間の配線容量が増加し、配線長が短くなるほどメタル配線と基板との容量および隣接するメタル配線間の配線容量が減少する。また、ライン幅Ｗが太くなるほど単位長あたりのメタル配線と基板との容量が大きくなり、ライン幅Ｗが細くなるほど単位長あたりのメタル配線と基板との容量が小さくなる。さらに、配線スペースＳが大きくなるほど隣接配線との配線容量が小さくなり、配線スペースＳが小さくなるほど隣接配線との配線容量が大きくなる。従って、図１５においては、ライン幅Ｗ、配線スペースＳおよび配線ピッチＰがほぼ等しく配置されていることから、メタル配線２０‐1とメタル配線２０‐ｎとでは、配線長が大きく異なるため、メタル配線２０‐１の隣接配線間の配線容量と、メタル配線２０‐ｎの隣接配線間の配線容量とは、非常に大きな容量差が生じるのである。
【００２０】
上述の隣接配線間の配線容量は、ＭＣＰの外部ピン容量値として現れてしまうため、ユーザーが前記ＭＣＰを使用する場合、ピン容量値が大きくかつ外部ピン間で容量値にバラツキがあると高速化および低消費電力化が困難になるとともに、外部ピン間でのスキューが大きくなりマージンの低下に繋がる。さらに、近年一つのＭＣＰに搭載されるメモリチップ数が大容量化により増加する傾向にあり、一つの外部ピンに接続されるチップ数が増加し、各チップの入出力ピン容量が加算される。従って、チップ全体で各メタル配線間における隣接配線との配線容量の差を抑制することが要求される。
【００２１】
本発明の第一の実施形態に係る半導体装置は、かかる隣接配線との配線容量の差を最小とすることができる。本発明の第１の実施形態に係る半導体装置について、図１乃至図３に基づいて説明する。図１は、本発明の第１の実施形態に係る半導体装置の、配線チップの配線パターンを示す平面図である。また、図２は、本発明の第１の実施形態に係る半導体装置の平面図である。更に図３は、図２に示した本発明の第１の実施形態に係る半導体装置の、Ａ−Ａ’線間における断面図である。
【００２２】
本発明の第１の実施形態に係る半導体装置においては、配線チップ１３上の配線チップパッド１９を接続する複数のメタル配線２０の配線長を、同一サイズの配線チップ１３においてＬ字型に配線する場合に比して短縮するとともに、ライン幅Ｗを配線チップ全体で均一のライン幅とするのではなく、配線毎に所定の条件に従って任意のライン幅に設定している（以下このように設定されたライン幅を、設計時調整可能ライン幅Ｗという。）ことを特徴とする。また、配線スペースＳを配線チップ全体で均一の配線スペースとするのではなく、配線毎に所定の条件に従って任意の配線スペースに設定しており（以下このように設定された配線スペースを、設計時調整可能配線スペースＳという。）、さらに、配線ピッチＰについても配線チップ全体で均一の配線ピッチとするのではなく、配線毎に所定の条件に従って任意の配線ピッチに設定している（以下このように設定された配線ピッチを、設計時調整可能配線ピッチＰという。）ことを特徴とする。この結果、前記複数のメタル配線は、配線幅と該メタル配線の外周側に隣接するメタル配線との間隔及び前記配線幅と前記間隔とを合わせたピッチが、前記複数のメタル配線間それぞれの配線容量の差が最小となるように形成される。
【００２３】
図１において、配線チップ１３上の四辺のうち隣接する２辺の内側に、第３のパッド（以下、配線チップパッドという。）１９Ａ１乃至１９Ａｎ及び１９Ｂ1乃至１９Ｂｎがそれぞれの列に同数（ｎ個）配置される。それぞれの前記配線チップパッド１９は前記配線チップ１３内部で、配線チップパッド１９Ａｍと１９Ｂｍとがメタル配線２０‐ｍ（ｍ＝１乃至ｎ）によって該二辺の接点側から順に接続される。従って、この配線チップ１３を経由することで、例えば、配線チップパッド１９Ａ１に入力された情報が、メタル配線２０‐１を経由して配線チップパッド１９Ｂ１から出力され、逆に配線チップパッド１９Ｂ１に入力された情報が配線チップパッド１９Ａ１から出力される。即ち、配線チップ１３を経由することで、情報が、入力方向に対して直角方向に出力されることになる
【００２４】
図１において、配線チップパッド１９Ａ１乃至１９Ａｎと１９Ｂ１乃至１９Ｂｎとの間を接続するメタル配線２０‐１乃至２０‐ｎは、配線長を短くするため、台形の底辺部を省略した形状（以下、台形上部形状という。）で配線している。配線チップパッド１９Ａ１乃至１９Ａｎと１９Ｂ１乃至１９Ｂｎとの間を最短で接続するには直線で接続すればよい。しかし、配線本数が増加して配線チップパッド１９Ａ１乃至１９Ａｎ及び１９Ｂ１乃至１９Ｂｎ間の間隔が狭小となる場合、直線で接続するとメタル配線２０‐１乃至２０‐ｎにおいて、隣接するメタル配線間の配線スペースＳ１乃至Ｓｎもさらに狭小となり、隣接するメタル配線間の配線容量差及び抵抗差が大きく影響してしまう。従って、本発明の一実施形態に係る半導体装置の配線チップ１３においては、一定の配線スペースＳを確保しながらかつ配線長を短縮するために、メタル配線２０は、第１の配線チップパッド１９Ａ（あるいは１９Ｂ）から、第２の配線チップパッド１９Ｂ（あるいは１９Ａ）が配置された辺に対して平行又は鋭角を形成するように配線チップ１３内部に向かって延伸される第１の部分と、第２の配線チップパッド１９Ｂ（あるいは１９Ａ）から、第１の配線チップパッド１９Ａ（あるいは１９Ｂ）が配置された辺に対して平行又は鋭角を形成するように配線チップ１３内部に向かって延伸される第２の部分と、前記第１の部分と前記第２の部分を直線状に接続する第３の部分を有している。即ちメタル配線２０は、図１に図示した台形上部形状となる。メタル配線２０をこの形状とした場合、隣接するメタル配線相互間で第一の部分と第二の部分の伸張する長さを調整することにより、配線スペースＳを十分に確保できる。また、この形状で配線した場合、図１５に示したＬ字型で配置した場合に比して、配線長を短縮することができる。
【００２５】
本発明の第１の実施形態に係る半導体装置を図２に示す。図２において、ＭＣＰ基板１０上にメモリチップ１１が集積され、メモリチップ１１上に２個のＡＳＩＣ１２及び配線チップ１３が積層される。ＭＣＰ基板１０に設けられ前記ＭＣＰの接続電極と電気的に接続された配線用の第１のパッド（以下、ＭＣＰパッドという。）１６と、メモリチップ１１上に設けられたメモリチップパッド１７がボンディングワイヤー２１によって接続される。同様にＡＳＩＣ１２上に設けられた第２のパッド（以下、ＡＳＩＣパッドという。）１８の一部とＭＣＰパッド１６が接続され、また、配線チップ１３上に設けられた配線チップパッド１９の一部とＭＣＰパッド１６が接続される。そして、図２に向かって左側のＡＳＩＣ１２のＡＳＩＣパッド１８の一部と、配線チップ１３の配線チップパッド１９の一部が接続されることで、左側のＡＳＩＣ１２のＡＳＩＣパッド１８のうち直接ＭＣＰパッド１６と接続できなかったＡＳＩＣパッド１８が、配線チップ１３を介してＭＣＰパッド１６と電気的に接続されることになる。
【００２６】
図２に示す半導体装置のＡ−Ａ’線間における断面図が図３であるが、図３に示すように、ＭＣＰ基板１０上に層間膜２２並びにスペーサー１５を介してメモリチップ１１が積層されるＭＣＰ基板１０は、シリコン基板に限られずガラス基板等でも良い。図３においては３個のメモリチップが積層された例を示しているが、これに限定されるわけではない。メモリチップ１１上に２個のＡＳＩＣ１２と配線チップ１３が１個搭載される。前記ＭＣＰ基板１０の下面には、電極を直接接合するための突起状接続電極バンプ１４が設けられる。各メモリチップ１１のパッド（図示せず）とＭＣＰ基板１０のＭＣＰパッド（図示せず）はボンディングワイヤー２１で接続され、２個のＡＳＩＣ１２のパッド（図示せず）もボンディングワイヤー２１でＭＣＰ基板１０のＭＣＰパッド（図示せず）と接続される。
【００２７】
図３において、図３に向かって左側のＡＳＩＣ１２と配線チップ１３が、ボンディングワイヤー２１で接続されているのがわかる。配線チップ１３を介することで、ボンディングワイヤー２１の配線長はいずれも短くすることが可能となる。図２及び図３においては、それぞれ図に向かって左側のＡＳＩＣ１２のみが配線チップ１３を介してＭＣＰ基板１０のＭＣＰパッド１６に接続されているが、目的に合わせて配線チップパッド１９を配置することで、前記配線チップ１３を介して左右のＡＳＩＣ１２のＡＳＩＣパッド１８とＭＣＰパッド１６を接続することもできる。
【００２８】
このような配線チップ１３を介した場合、ＡＳＩＣ１２と配線チップ１３の間を接続するボンディングワイヤー２１の配線長を短くすることができ、また、配線チップ１３とＭＣＰパッド１６とを接続する配線の配線長も短くすることができる。そして、配線チップ１３内において各配線チップパッド１９間を接続するメタル配線は、上述した台形上部形状で最短距離を接続されているため、ＡＳＩＣ１２からＭＣＰ１０のＭＣＰパッド１６までの合計の配線長も短縮することができる。積層されるメモリチップ１１が増加するに従い配線本数は増加し、また、ＡＳＩＣ１２が増加することもあるため、各チップを接続するボンディングワイヤー２１の配線長は長くなり、配線が困難になる場合もある。しかし、本発明の第１の実施形態に係る半導体装置においては、前記配線チップ１３を介することによりボンディングワイヤー２１の配線長が長くなることを抑制でき、積層されるメモリチップ１１の数が大幅に増加しても、また、ＭＣＰに搭載されるＡＳＩＣ１２の数が大幅に増加しても対応することが可能である。
【００２９】
さらに、本発明の第１の実施形態においては、設計時調整可能ライン幅Ｗとしている点に特徴がある。即ち、図１に示すように、配線長が短く隣接するメタル配線間との配線容量が小さくなる配線チップ１３の内周側のメタル配線２０‐１のライン幅Ｗ１を太くし、配線チップ１３の外周側に配置されるメタル配線２０‐ｎを細くし、メタル配線２０‐１からメタル配線２０‐ｎに向かうほどライン幅Ｗを細くしている。これによって、配線長が短い配線チップ１３の内周側のメタル配線２０の隣接するメタル配線間との配線容量はできるだけ大きくし、配線長が長い配線チップ１３の外周側に配置されるメタル配線２０の隣接するメタル配線間との配線容量はできるだけ小さくなるように配線することが可能となる。
【００３０】
また、本発明の第１の実施形態においては、設計時調整可能配線スペースＳとしている点に特徴がある。即ち、図１に示すように、配線チップ１３上に配線される複数のメタル配線２０の配線間間隔である配線スペースＳは等間隔ではなく、配線チップ１３の内周側から外周側になるほど、即ち図１において配線スペースＳ１から配線スペースＳｎになるほど広く設定されている。これによって、配線チップ１３の内周側に位置するメタル配線２０は隣接配線との配線容量が大きくなり、外周側に位置するメタル配線２０は隣接配線との配線容量が小さくなる。
【００３１】
さらに、本発明の第１の実施形態においては、設計時調整可能配線ピッチＰとしている点に特徴がある。即ち、一本のメタル配線２０のライン幅Ｗと隣接するメタル配線までの片側の配線スペースＳを合わせた配線ピッチＰは等間隔ではなく、図１に示すように、配線チップ１３の内周側から外周側に向かって、即ち図１において配線ピッチＰ１から配線ピッチＰｎになるほど広く設定されている。
【００３２】
上述のように、配線チップ１３内のメタル配線２０を台形上部形状の配線とし、設計時調整可能ライン幅Ｗ、設計時調整可能配線スペースＳおよび設計時調整可能配線ピッチＰとすることで、配線チップ１３の内周側に配置される配線長が短いメタル配線は、ライン幅Ｗが太く、かつ配線スペースＳを狭めることにより、単位長あたりのメタル配線と基板との容量および隣接配線との容量をできるだけ大きくとることができる。一方、配線チップ１３の外周側に配置される配線長が長いメタル配線は、ライン幅Ｗが細く、かつ配線スペースＳを広くすることにより、単位長あたりのメタル配線と基板との容量および隣接配線との容量をできるだけ小さくとることができる。この結果、配線チップ１３の内周側のメタル配線２０は相対的に配線容量が大きくなり、一方配線チップ１３の外周側のメタル配線２０は相対的に配線容量が小さくなるため、配線チップ１３内に配置される複数のメタル配線２０‐１乃至２０‐ｎ間の配線容量差を最小とすることが可能となる。
【００３３】
図１においては、メタル配線２０を台形上部形状の配線とし、設計時調整可能ライン幅Ｗ、設計時調整可能配線スペースＰおよび設計時調整可能配線ピッチＰとしているが、本発明の第１の実施形態に係る半導体装置の配線チップは、設計時調整可能ライン幅Ｗ、設計時調整可能配線スペースＳおよび設計時調整可能配線ピッチＰをどのように組み合わせてもよく、例えば、配線チップパッド１９Ａ1乃至１９Ａｎおよび１９Ｂ1乃至１９Ｂｎの配置を等間隔とするためライン幅Ｗ1乃至Ｗｎは設計時調整可能で、配線スペースＳ1乃至Ｓｎも設計時調整可能であるが、配線ピッチＰは等間隔、即ち全ての配線ピッチを配線ピッチＰ１とすることも可能である。この場合は、図示はしないが、隣接配線間の配線容量の差を配線チップ全体において減少するために、配線長が短い内周側のメタル配線２０についてはライン幅Ｗを太くし、且つ配線スペースＳを狭く設定し、外周側にいたる程、ライン幅Ｗを狭くし、且つ配線スペースＳを広く設定することとなる。更に、図４に示すように、従来の配線チップと同様に、等ライン幅Ｗ、等配線スペースＳ、当配線ピッチＰ、即ち全てのライン幅Ｗをライン幅Ｗ１とし、全ての配線スペースＳを配線スペースＳ１とし、全ての配線ピッチＰを配線ピッチＰ１とすることも可能である。図示は省略するが、かかる配線チップを搭載したＭＣＰにおいても、図２と同様に、ボンディングワイヤー２１の配線長が長くなることを抑制でき、積層されるメモリチップ１１の数が大幅に増加しても、また、ＭＣＰに搭載されるＡＳＩＣ１２の数が大幅に増加しても対応することが可能である。配置する配線の本数および配線チップ１３のサイズに応じ、このような台形上部形状の配線と設計時調整可能ライン幅Ｗ、設計時調整可能配線スペースＳおよび設計時調整可能配線ピッチＰを組合せることにより、どのような場合であっても、メタル配線相互間における隣接配線間の配線容量の差を、配線チップ全体において減少することが可能となる。
【実施例１】
【００３４】
本発明の第２の実施形態においては、配線チップ内に配置される複数のメタル配線について、それぞれのメタル配線のＣＲ遅延を最小化するとともに、複数のメタル配線間におけるＣＲ遅延差を最小化することが可能となり、ＭＣＰの高速化に資することが可能となる。図に基づいて以下に説明する。
【００３５】
図５は、本発明の第２の実施形態に係る半導体装置の配線チップの配線パターンを示す平面図である。本発明の第２の実施形態に係る半導体装置の配線チップは、図５に示すとおり、配線チップ１３の四辺のうち隣接する二辺の内側に、配線チップパッド１９Ａ１乃至Ａｎと１９Ｂ１乃至１９Ｂｎがそれぞれの辺に同数（ｎ個）配置され、それぞれの配線チップパッド１９Ａ１乃至Ａｎと１９Ｂ１乃至１９Ｂｎとの間は台形上部形状のメタル配線２０‐１乃至２０‐ｎにより配線チップ１３内部で該二辺の接点側に位置するパッド同士から順に接続される。
【００３６】
配線チップパッド１９は、配線チップ１３の内周側から外周側になるに従って、即ち配線チップパッド１９Ａ１から１９Ａｎ及び１９Ｂ１から１９Ｂｎに向かってパッド間の間隔が広くなり、また、複数のメタル配線２０‐１乃至２０‐ｎは、配線チップ１３の内周側から外周側になるに従って、即ちライン幅Ｗ１からライン幅Ｗｎに向かってライン幅Ｗが太くなるように設定されている。さらに、配線チップ１３の内周側から外周側になるに従って、即ち配線ピッチＰ１から配線ピッチＰｎに向かって配線ピッチＰも広くなるように設定される。
【００３７】
即ち、本発明の第２の実施形態に係る半導体装置の配線チップにおいては、配線長が長い配線チップ１３の外周側に配置されるメタル配線２０‐ｎはライン幅Ｗｎが太く、かつ隣接するメタル配線２０間の配線スペースＳｎが広く、結果として配線ピッチＰｎが広くなる。一方、配線長が短い配線チップ１３の内周側に配置されるメタル配線２０‐１は、ライン幅Ｗ１が細く、かつ隣接するメタル配線２０間の配線スペースＳ１が狭く、結果として配線ピッチＰ１が狭くなる。この結果、配線長が長い配線チップ１３の外周側に配置されるメタル配線２０‐ｎは、内周側に配置される配線長が短いメタル配線２０‐１に比して相対的に隣接配線間での配線容量が小さくなり、配線抵抗を低減することが可能となる。
【００３８】
即ち、配線チップ１３の外周側のメタル配線２０‐ｎは配線長が長いため、長ければ長いほど大きくなる隣接配線との配線容量が大きくなる。しかもライン幅Ｗｎが太いため、単位長あたりのメタル配線と基板との容量が大きくなり、相対的に配線抵抗が大きくなる。しかし一方で、配線ピッチＰｎを内周側のメタル配線２０‐1よりも広く取ることは、隣接配線との配線容量を小さくする方向に働き、配線抵抗を減少することができる。従ってそれぞれの効果が相殺されて、結果としてメタル配線２０‐ｎの配線抵抗を一定レベルに抑制することができ、ＣＲ遅延を一定のレベルとすることができる。
【００３９】
前記ＣＲ遅延は、それぞれの配線の配線長とライン幅Ｗおよび配線ピッチＰとの相対的な関係で決まってくるため、本発明による設計時調整可能ライン幅Ｗ、設計時調整可能配線スペースＳおよび設計時調整可能配線ピッチＰの組合せにより調整が可能となる。
【００４０】
上述のように、配線チップ外周側のライン幅Ｗおよび配線スペースＳを、配線チップ内周側の配線よりも大きくすることにより隣接配線間の配線容量の低減および配線抵抗の低減が可能となる。この結果、最大配線ＣＲ遅延の低減と、配線間のＣＲ遅延差の効果的な抑制が可能となり、高速化が図られる。前記低減量は、メタル配線と基板との容量、隣接配線間の配線容量および配線の抵抗率等のパラメータにより適宜ピッチを調整することにより所望の値に調整することが可能である。この場合、ライン幅Ｗや、配線スペースＳは変更可能であり、配線チップ１３に配置する配線の本数および配線チップサイズ等によって、同一ライン幅Ｗや、同一配線スペースＳとしても良い。図示は省略するが、かかる配線チップを搭載した半導体装置においても、図２と同様に、ボンディングワイヤー２１の配線長が長くなることを抑制でき、積層されるメモリチップ１１の数が大幅に増加しても、また、ＭＣＰに搭載されるＡＳＩＣ１２の数が大幅に増加しても対応することが可能である。
【実施例２】
【００４１】
半導体メモリの大容量化が進行し、また、ＭＣＰに搭載される半導体メモリやＡＳＩＣ等の数が増加する一方で、実装面積の縮小の要請からＭＣＰ自体のサイズダウンが進行している。このような状況においては、接続すべき配線の数が増加するが、一方でサイズダウンの要請にも応えるため、配線チップの配線ピッチＰを狭めて1チップあたりの配線数を増やす必要がある。本発明の第３の実施形態においては、かかる配線ピッチＰの狭小化を図りながら、配線数を増加することが可能となる。
【００４２】
図６は、本発明の第３の実施形態に係る半導体装置の配線チップの配線パターンを示す平面図である。本発明の第３の実施形態においては、配線チップの四辺のうち隣接する二辺の内側に同数配置される配線チップパッドの配置を、それぞれの辺に複数列に千鳥状に配置することを特徴とする。
【００４３】
図６を基に、本発明の第３の実施形態に係る半導体装置の配線チップの配線パターンについて説明する。図６において、配線チップ１３上に、前記配線チップ１３とＡＳＩＣおよびＭＣＰ基板と接続するための配線チップパッド１９Ａ、１９Ｂが、配線チップ１３のそれぞれの辺に前述のように複数列に配置される。配線チップパッド１９Ａは、配線チップ１３の内部側に配線チップパッド１９Ａ２乃至１９Ａｎ‐1の偶数番号の配線チップパッドが配置され、その外側に配線チップパッド１９Ａ１乃至１９ｎの奇数番号の配線チップパッドが配置され、奇数番号の配線チップパッドと偶数番号の配線チップパッドは、隣接する列の配線チップパッド１９が、配置される辺の垂直方向でほとんど重なり合わないように千鳥状に配置される。言い方を変えれば、配線チップパッド１９Ａ１、１９Ａ２乃至１９Ａｎがジグザグ状に配置される。他の辺に配置される配線チップパッド１９Ｂ１、１９Ｂ２乃至１９Ｂｎも同様に配置される。図６においては、おのおの辺に配線チップパッド１９Ａ１乃至１９Ａｎ及び１９Ｂ１乃至１９Ｂｎが２列ずつ配置される例を示しているが、メタル配線２０‐１乃至２０‐ｎの配線に支障がない限り、２列以上であっても良い。
【００４４】
前記２列に配置された配線チップパッド１９Ａ1乃至１９Ａｎ及び１９Ｂ１乃至１９Ｂｎは、複数のメタル配線２０‐1乃至２０‐ｎによって、配線チップ１３内でＬ字型に該二辺の接点側から順に接続される。前記メタル配線２０‐1乃至２０‐ｎは、全てが同一のライン幅Ｗ１、同一配線スペースＳ１および同一配線ピッチＰ１で配線されている。
【００４５】
この千鳥状の配線チップパッド配置により、配線チップパッド１９を従来以上の個数配置することができ、配線本数の増加に対応できる。即ち、配線チップパッド１９を１列に配置する場合には、隣接する配線チップパッド１９間においてある程度の間隔（配線チップパッド１９自体の長辺の長さ＋α）を設けなければ配置することができないが、複数列に配置する場合には、列間の間隔が確保されるため、配置される辺の垂直方向から見た場合に隣接する配線チップパッド１９がある程度重なり合う間隔であっても、メタル配線２０が重なり合わず、かつ隣接配線においてショートリーク等が生じない範囲で、配線チップパッド１９を配置することが可能となる。この結果、配線ピッチＰの狭小化が可能となり、従って、同一サイズの配線チップにおいて配線本数の増加に対応することが可能となる。
【００４６】
また、かかる千鳥状に配線チップパッド１９を配置することにより、配線チップ１３において、一部のメタル配線について配線長を短くすることができ、隣接配線間の配線容量の抑制が可能となる。
【００４７】
図６において、２列に配置された配線チップパッド１９Ａ1乃至１９Ａｎ及び１９Ｂ１乃至１９Ｂｎのうち、配線チップ１３内部側に配置された配線チップパッド１９Ａ２乃至１９Ａｎ-1と１９Ｂ２乃至１９Ｂｎ-1を接続するメタル配線２０‐２乃至２０‐ｎ-1は、配線チップ１３外部側に配置された配線チップパッド１９Ａ1乃至１９Ａｎと１９Ｂ１乃至１９Ｂｎを接続するメタル配線２０‐1乃至２０‐ｎの外周側に位置する場合であっても、配線チップパッド１９Ａ２乃至１９Ａｎ-1と１９Ｂ２乃至１９Ｂｎ-1自体が配線チップパッド１９Ａ1乃至１９Ａｎと１９Ｂ１乃至１９Ｂｎの内側に配置されているため、配線長が必ずしも長くなるわけでなく、チップ全体として考えた場合、同じ配線本数であれば、１列に配線チップパッド１９を配置した場合に比して一部の配線の配線長を短くすることができる。
【００４８】
即ち、配線チップ１３の内部側に配置される配線チップパッド１９Ａ２乃至１９Ａｎ−１及び１９Ｂ２乃至１９Ｂｎ−１は、配線チップ１３の外部側に配置される配線チップパッド１９Ａ1乃至１９Ａｎ及び１９Ｂ１乃至１９Ｂｎに対して、それぞれの辺において、配線チップパッド１９自体の短辺の長さおよび配線チップパッド１９Ａ1乃至１９Ａｎ及び１９Ｂ１乃至１９Ｂｎとの間に設けられた間隔分だけ配線チップ１３内部に位置するため、メタル配線２０‐２乃至２０‐ｎ-1の配線長は、その両端でそれぞれ前記長さ分だけメタル配線２０‐1乃至２０‐ｎより短くすることができるのである。従って、配線長が長くなればなるほど大きくなる隣接配線間の配線容量を抑制することができる。
【００４９】
本発明の第３の実施形態に係る半導体装置の配線チップの配線パターンによって、配線ピッチＰの狭小化を図りながら、配線数を増加することが可能となり、半導体装置自体のサイズダウンに応えることができる。また、一部の配線について隣接配線間の配線容量を抑制することができる。図示は省略するが、かかる配線チップを搭載したＭＣＰにおいても、図２と同様に、ボンディングワイヤー２１の配線長が長くなることを抑制でき、積層されるメモリチップ１１の数が大幅に増加しても、また、ＭＣＰに搭載されるＡＳＩＣ１２の数が大幅に増加しても対応することが可能である。
【実施例３】
【００５０】
本発明の第３の実施形態に係る半導体装置の配線チップの配線パターンによって、配線チップの狭小化を図りながら配線数を増加するとともに、一部の配線について隣接配線間の配線容量を抑制することができるが、本発明の第３の実施形態と、台形上部形状のメタル配線、設計時調整可能ライン幅Ｗ、設計時調整可能配線スペースＳおよび設計時調整可能配線ピッチＰを組み合わせることにより、配線本数を増やしながらさらに効果的に隣接配線間の配線容量を抑制することができる。本発明の第４の実施形態に係る配線チップの配線パターンは、千鳥状に配線チップパッドを配置し、それぞれの配線チップパッドを配線チップ内部で台形上部形状のメタル配線で接続し、さらにライン幅Ｗ、配線スペースＳおよび配線ピッチＰを設計時調整可能とすることができることを特徴とする。
【００５１】
図７は、本発明の第４の実施形態に係る半導体装置の配線チップの配線パターンを示す平面図である。本発明の第４の実施形態においては、配線チップの四辺のうち隣接する二辺の内側に同数配置される配線チップパッドの配置を、それぞれの辺に複数列ずつ千鳥状に配置し、それぞれの配線チップパッドを接続するメタル配線を台形上部形状の配線とし、またメタル配線の配置には設計時調整可能ライン幅Ｗ、設計時調整可能配線スペースSおよび設計時調整可能配線ピッチPを用いていることを特徴とする。
【００５２】
図７を基に、本発明の第４の実施形態に係る配線チップの配線パターンについて説明する。図７において、配線チップ１３上に、外部のＡＳＩＣおよびＭＣＰ基板と接続するための配線チップパッド１９が、配線チップ１３の四辺のうち隣接する二辺の内側に２列に同数配置される。それぞれの辺に前述のように２列に配置される配線チップパッド１９Ａ1乃至１９Ａｎ及び１９Ａ２乃至１９Ａｎ−１と１９Ｂ１乃至１９Ｂｎ及び１９Ｂ２乃至１９Ｂｎ−１は、おのおのの配線チップパッド１９Ａ1乃至１９Ａｎと１９Ａ２乃至１９Ａｎ−１及び１９Ｂ１乃至１９Ｂｎと１９Ｂ２乃至１９Ｂｎ−１とが、配置される辺の垂直方向に相互にあまり重なり合わないように、千鳥状に配置される。図７においては、おのおの辺に配線チップパッド１９が２列ずつ配置される例を示しているが、メタル配線２０の配線に支障がない限り、２列以上であっても良い。
【００５３】
この配置により、配線チップパッド１９を従来以上に配置することができ、配線本数の増加に対応できる。即ち、配線チップパッド１９を１列に配置する場合には、隣接する配線チップパッド１９間においてある程度の間隔（配線チップパッド１９自体の長辺の長さ＋α）を設けなければ、配置することができないが、２列に配置する場合には、列間の間隔が確保されるため、配置される辺の垂直方向から見た場合に隣接する配線チップパッド１９Ａ1乃至１９Ａｎ及び１９Ａ２乃至１９Ａｎ−１と１９Ｂ１乃至１９Ｂｎ及び１９Ｂ２乃至１９Ｂｎ−１がある程度重なり合う間隔であっても、メタル配線２０が重なり合わず、かつ隣接配線においてリーク等が生じない範囲で、配線チップパッド１９を配置することが可能となる。即ち一つの列においては隣接する配線チップパッド１９間の間隔を配線チップパッド１９自体の長辺の長さ（配線チップパッドが正方形の場合は、１辺の長さ）よりも狭く確保することが可能となるため、より多くの配線チップパッド１９を配置することが可能となるのである。この効果は、本発明の第３の実施形態と同様である。
【００５４】
それぞれの配線チップパッド１９Ａ1乃至１９Ａｎ及び１９Ａ２乃至１９Ａｎ−１と１９Ｂ１乃至１９Ｂｎ及び１９Ｂ２乃至１９Ｂｎ−１は、配線チップ１３内でｎ本の台形上部形状のメタル配線２０‐１乃至２０‐ｎによって該二辺の接点側から順に接続される。従って、この配線チップ１３を経由することで、入出力が、前記入出力方向に対して垂直方向に入出力されることになる。配線チップパッド１９を２列に千鳥状に配置することで、配線チップ１３のサイズが縮小された場合にも、所望の配線本数を確保することができる。
【００５５】
しかし、前記２列の千鳥状の配線チップパッド配置のみでは、配線チップのサイズダウンを実現できても、メタル配線相互間における、配線長の相違による隣接配線間の配線容量の差及び抵抗差を効果的に低減することは容易ではない。即ち、配線チップのサイズが小さくなればなるほど、配線チップ内の複数のメタル配線間において、配線長の相違による隣接配線間の配線容量の差及び抵抗差による影響が大きくなるからである。
【００５６】
具体的には、前記２列の千鳥状に配線チップパッドを配置し、それぞれの配線チップパッドをメタル配線でＬ字型に配線した場合、配線チップの内周側のメタル配線と外周側のメタル配線とでは配線長が大きく異なり、それぞれの配線における配線長の相違による隣接配線間の配線容量の差及び抵抗差が顕著になる。また、配線チップパッドを１列に配置する場合、隣接する配線チップパッド間の間隔をある程度（配線チップパッド自体の長辺の長さ＋α）確保することが必要になるが、２列の千鳥状に配置する場合には、列間の間隔が確保できるため、上述のように同一列においては隣接する配線チップパッド１９の間隔を配線チップパッド１９自体の長辺の長さ（配線チップパッドが正方形の場合は、１辺の長さ）よりも狭く確保することが可能となるため、必然的にメタル配線２０間の間隔が狭小になる。従って隣接配線との配線容量の差の影響が大きくなるのである。
【００５７】
本発明の第４の実施形態に係る半導体装置の配線チップにおいては、配線チップ内のメタル配線を台形上部形状で配線し、かつライン幅Ｗ、配線スペースＳおよび配線ピッチＰを設計時調整可能としているため、それぞれの配線における配線長の相違による隣接配線間の配線容量の差及び抵抗差を減少することが可能となる。図７において、メタル配線２０‐１乃至２０‐ｎは台形上部形状に配線されるため、それぞれの配線長をＬ字型に配線した場合に比して短くすることができる。この効果は、上述の本発明の第１の実施形態および第２の実施形態と同様である。
【００５８】
また、それぞれのメタル配線２０‐１乃至２０‐ｎのライン幅Ｗ１乃至Ｗｎは、配線チップ１３内周側のメタル配線２０‐１は太く、外周側のメタル配線２０‐ｎに向かって外周側になるほど細くなるように設定されている。従って、配線長が短ければ短いほど小さくなる隣接配線間の配線容量と、配線のライン幅Ｗが太ければ太いほど大きくなる単位長あたりのメタル配線と基板との容量とを、配線長が短い、配線チップ１３内周側に配置されるメタル配線２０についてはできるだけ大きくなるように配線し、一方配線長が長い、配線チップ１３外周側に配置されるメタル配線２０についてはできるだけ小さくなるように配線することが可能となる。
【００５９】
さらに本発明の第４の実施形態に係る半導体装置の配線チップの配線パターンにおいては、配線チップ１３内周側のメタル配線２０‐１は、配線スペースＳ１が狭小になるように配置され、外周側のメタル配線２０‐ｎに向かって配線スペースＳが次第に広く設定されている。従って、配線チップ１３内周側ほど太くなる前述のライン幅Ｗの設定と相俟って、配線ピッチＰは配線チップ１３の内周側は狭小になり、外周側になるほど広くなる。この結果、配線チップ１３内周側のメタル配線２０はライン幅Ｗが太く配線スペースＳも狭いため、単位長あたりのメタル配線と基板との容量が大きく、また隣接配線間の配線容量の影響も大きくなる。しかし一方で、配線長が短いため隣接配線間の配線容量が小さいことから、結果として隣接配線間の配線容量を抑制できる。また、配線チップ１３外周側のメタル配線２０は、配線長が長いため隣接配線間の配線容量が大きくなるが、一方でライン幅Ｗが細く配線スペースＳも大きく設けられていることから、単位長あたりのメタル配線と基板との容量が小さく、また隣接配線間の配線容量の影響が小さいため、結果として隣接配線間の配線容量差を抑制できる。
【００６０】
以上のような効果により、本発明の第４の実施形態に係る半導体装置の配線チップの配線パターンによれば、配線長の相違による隣接配線間の配線容量の差及び抵抗差を効果的に低減することが可能となり、あわせて配線本数を増加することができるため、実装面積の縮小が可能な半導体装置を提供することができる。図示は省略するが、かかる配線チップを搭載したＭＣＰにおいても、図２と同様に、ボンディングワイヤー２１の配線長が長くなることを抑制でき、積層されるメモリチップ１１の数が大幅に増加しても、また、ＭＣＰに搭載されるＡＳＩＣ１２の数が大幅に増加しても対応することが可能である。
【実施例４】
【００６１】
ＭＣＰに搭載される半導体メモリやＡＳＩＣ等の数が増加する一方で、実装面積の縮小の要請からＭＣＰ自体のサイズダウンが進行しているが、今後さらにサイズダウンが進行し、併せて積層される半導体チップやＡＳＩＣの数が増加した場合、電源線等の幅広な配線を配線チップを使用して配線する必要が生じることが予測される。かかる場合に、本発明の台形上部形状のメタル配線と、設計時調整可能配線スペースＳおよび設計時調整可能配線ピッチＰが効果的である。本発明の第５の実施形態に係る半導体装置の配線チップの配線パターンは、かかる電源線等の幅広配線をも配線可能とする。
【００６２】
図８は、本発明の第５の実施形態に係る半導体装置の配線チップの配線パターンを示した平面図である。図８において、配線チップ１３上の四辺のうち隣接する二辺の内側に、配線チップパッド１９Ａ１乃至１９Ａｎ及び１９Ｂ１乃至１９Ｂｎがそれぞれの列に同数（ｎ個）配置される。
【００６３】
それぞれの配線チップパッド１９Ａ１乃至１９Ａｎと１９Ｂ１乃至１９Ｂｎとは、配線チップ１３内部でメタル配線２０‐１乃至２０‐ｎによって該二辺部の接点側から順に接続されるが、前記メタル配線２０‐１乃至２０‐ｎは、配線長を短縮するために台形上部形状で接続される。
【００６４】
前記台形上部形状のメタル配線２０‐１乃至２０‐ｎは、ライン幅Ｗが一定ではなく、例えば配線長が長くなり隣接配線間の配線容量が大きくなる配線チップ１３外周側のメタル配線２０‐ｎは細く、一方配線長が短く隣接配線間の配線容量が小さい配線チップ１３内周側のメタル配線２０‐１に向かって次第に太く配線される。また、配線スペースＳについても、配線チップ１３内周側の配線スペースＳ１が最も狭小で、配線長が長くなり隣接配線間の配線容量が大きくなる配線チップ１３外周側の配線スペースＳｎに向かって次第に広く設定される。
【００６５】
ここで、かかるＭＣＰやＡＳＩＣへの配線の都合上、配線チップ１３上に電源配線２４を配線する必要が生じることも予想されるが、電源配線２４は他のメタル配線よりも一般的に幅広となるため、単位長あたりの電源配線と基板との容量が大きくなり、また隣接配線間の配線容量の差の問題が顕著に生じることから、極力配線長を短くし、また隣接配線との配線スペースＳを広く設けることが必要となる。
【００６６】
本発明の第５の実施形態に係る半導体装置の配線チップの配線パターンによれば、台形上部形状の配線とすることで配線長を短縮することができ、また、配線スペースＳを設計時調整可能とすることができるため、他のメタル配線２０よりも幅広な電源配線２４を配置しても、隣接配線間の配線スペースＳを十分に確保することができる。この結果、幅広な電源配線２４からの他のメタル配線２０への影響を抑制することができる。図示は省略するが、かかる配線チップを搭載したＭＣＰにおいても、図２と同様に、ボンディングワイヤー２１の配線長が長くなることを抑制でき、積層されるメモリチップ１１の数が大幅に増加しても、また、ＭＣＰに搭載されるＡＳＩＣ１２の数が大幅に増加しても対応することが可能である。
【実施例５】
【００６７】
ＭＣＰに搭載される半導体メモリやＡＳＩＣ等の数が増加する一方で、実装面積の縮小の要請からＭＣＰ自体のサイズダウンが進行しているが、今後さらにサイズダウンが進行し、併せて積層される半導体チップやＡＳＩＣの数が増加した場合、複数のメモリチップと用途が異なる複数のＡＳＩＣを積層する必要が生じると予測される。この際、配線チップの配線本数が増加する一方で、一つの配線チップから異なる２方向に配線せざるを得ない場合もある。
【００６８】
また、メモリチップとＡＳＩＣのサイズが大きく異なる場合、メモリチップ上にＡＳＩＣを積層することになるが、例えば、異なる用途のＡＳＩＣを複数使用する場合、配線チップの数を増加して対応することになるが、配線チップの個数増加は、ＭＣＰコストの上昇に直結する。例えば、４周にＡＳＩＣパッドを有するＡＳＩＣを、サイズが大きく異なるメモリチップ上に積層して配線する場合、通常、ＡＳＩＣをメモリチップの４隅のいずれかに配置し、２個の配線チップを配置することが一般的である。従って、２個のＡＳＩＣを積層する場合には、４個の配線チップが必要になり、コスト上昇をもたらすとともに、実装面積の関係上、２個のＡＳＩＣも含めて合計６個のチップ配置が困難な場合も生じる。この問題を解決するためには、１個の配線チップの配線本数を増やし、かつ、異なる２方向に入出力できるように配線することが求められる。
【００６９】
かかる場合、配線チップの配線パターンをＬ字型で等ピッチに配線すれば、配線本数の増加に対応できない。図１６は、メタル配線をＬ字型で等ピッチに配線し２方向に入出力可能とした配線チップの平面図である。図１６において２方向に入出力できるように配線する場合、図１６に示すとおりＬ字型配線の相互の頂点が配線チップの中心部で接触することになるため、必然的に配線チップパッド１９が配置できるのは、配線チップの１辺の半分以下の部分限られることになり、配線本数の増加に対応できないのである。
【００７０】
図９は、本発明の第６の実施形態に係る半導体装置の配線チップの配線パターンを示す平面図である。図９において、配線チップ１３上の４辺の内側に配線チップパッド１９ａ乃至１９ｄが配置され、図面向かって上側の配線パッド１９ａ１乃至１９anと、図面向かって左側の配線チップ１９ｄ１乃至１９ｄｎがメタル配線２０Ａ１乃至２０Ａｎで接続され、同じ様に図面向かって下側の配線チップパッド１９ｃ１乃至１９ｃｎと図面向かって右側の配線チップパッド１９ｂ１乃至１９ｂｎがメタル配線２０Ｂ１乃至２０Ｂｎで該二辺部の接点側から順に接続される。従って、配線チップ１３向かって左側から上側へと、向かって右側から下側への異なる２方向に接続することができる。
【００７１】
また、前記配線チップ１３のメタル配線２０Ａ１乃至２０Ａｎ及び２０Ｂ１乃至２０Ｂｎは、配線長が短いメタル配線２０はライン幅Ｗが太く、配線長が長いメタル配線２０はライン幅Ｗが細く設定されている。さらに、２方向のメタル配線はそれぞれ内周側から外周側に向かって配線スペースＳが広く設定されている。従って、それぞれの配線において、隣接配線間の配線容量の差を減少することができる。本発明の第６の実施形態に係る半導体装置の配線チップの配線パターンによれば、配線ピッチＰを調整することができるため、図１６に示したＬ字型に同一ライン幅Ｗ、同一スペースおよび同一ピッチで配線する場合に比して、多数の本数の配線を配線することが可能になる。
【００７２】
本発明の第６の実施形態に係る半導体装置の平面図を図１０に示す。図１０において、ＭＣＰ基板１０上にメモリチップ１１および２個のＡＳＩＣ１２が積層される。２個のＡＳＩＣ１２ａおよび１２ｂは、メモリチップ１１の４隅のうち、図面向かって右上と左上の隅に設置される。この場合、右上に設置されたＡＳＩＣ１２ａの図面向かって左側の配線チップパッド１９および左上に設置されたＡＳＩＣ１２ｂの図面向かって右側の配線チップパッド１９は、ボンディングワイヤーの配線長に制限があることから、ＭＣＰ基板１０のＭＣＰパッドとの接続が困難になる。そこで、図９で示した本発明の第６の実施形態に係る半導体装置の配線パターンを採用した配線チップ１３がメモリチップ１２の中央に配置される。
【００７３】
前記配線チップ１３は、２個のＡＳＩＣ１２ａおよび１２ｂと接続するボンディングワイヤーの距離を短縮するために、ＡＳＩＣより大きなサイズとされる。そして前記配線チップ１３上の４辺の内側に配置された配線チップパッド１９は、図面向かって上側の配線パッド１９ａ１乃至１９anと、図面向かって左側の配線チップ１９ｄ１乃至１９ｄｎがメタル配線２０Ａ１乃至２０Ａｎで接続され、同じ様に図面向かって下側の配線チップパッド１９ｃ１乃至１９ｃｎと図面向かって右側の配線チップパッド１９ｂ１乃至１９ｂｎがメタル配線２０Ｂ１乃至２０Ｂｎで接続される。
【００７４】
配線チップ１３の配線チップパッド１９とＭＣＰ基板１０上のＭＣＰパッド１６、ＡＳＩＣ１２上のＡＳＩＣパッド１８とＭＣＰ基板１０上のＭＣＰパッド１６およびメモリチップ１１上のメモリチップパッド１７とＭＣＰ基板１０上のＭＣＰパッド１６がそれぞれボンディングワイヤー２１で接続される。
【００７５】
前記のような接続により、メモリチップ１１の左上の隅に配置されたＡＳＩＣ１２ｂの図面向かって右側のＡＳＩＣパッドは配線チップ１３を介してＭＣＰ基板図面向かって上側のＭＣＰパッド１６と接続され、同じ様にメモリチップ１１の右上の隅に配置されたＡＳＩＣ１２ａの図面向かって左側のＡＳＩＣパッドは配線チップ１３を介してＭＣＰ基板図面向かって下側のＭＣＰパッド１６と接続される。従って、１個の配線チップ１３で異なる２方向に配線が可能となり、ＭＣＰのコスト削減を図ることができる。
【００７６】
上述したように、本発明の第６の実施形態に係る半導体装置の配線チップの配線パターンによれば、配線チップのメタル配線の隣接配線間の配線容量の差及び抵抗差を減少しながら、異なる２方向に接続することができる。また、ＭＣＰコスト削減を図ることができる。かかる配線チップを搭載したＭＣＰにおいても、図２と同様に、ボンディングワイヤー２１の配線長が長くなることを抑制でき、積層されるメモリチップ１１の数が大幅に増加しても、また、ＭＣＰに搭載されるＡＳＩＣ１２の数が大幅に増加しても対応することが可能である。特に本発明の第６の実施形態に係る配線チップによって、左右のＡＳＩＣ１２からＭＣＰ基板１０にボンディングワイヤー２１の配線長を短縮しながら配線することができる。従って、集積化が進行し、積層するメモリチップ１１及びＡＳＩＣ１２の数が増大しても、特別な配線方法によらなくてもワイヤーボンディングによって接続することができ、コスト上昇を抑制できる。
【実施例６】
【００７７】
本発明の台形上部形状の配線パターンと設計時調整可能ライン幅Ｗ、設計時調整可能配線スペースＳおよび設計時調整可能配線ピッチＰを用いれば、マイクロＳＤにおいてメモリチップの大容量化に対応が可能となる。
【００７８】
例えば、ＳＤカードの超小型版であるマイクロＳＤは、外形寸法がＷ１１．０×Ｄ１５．０×Ｈ１．０ｍｍであり、ＳＤカードに比べると厚さが約半分、表面積が４．６５分の１となる。また、形状自体が概略長方形ではなく、長方形の４隅のうち１隅が欠けた形状で、かつ、携帯電話等のスロットに挿入されたとき固定させるためのコの字型の切れ込みがある。従って、メモリチップをマイクロＳＤに搭載する場合、メモリチップの容量を最大限に確保するためには、ＡＳＩＣ等を積層することが必要になり、配線のためには、配線チップが必要になる。
【００７９】
ここで、上述のようにマイクロＳＤはＳＤカードに比して表面積が４．６５分の１と非常に狭小なため、メモリチップのみならず、積層されるＡＳＩＣや配線チップもサイズダウンが要求され、内部配線も配線ピッチＰ等を狭めることが要求される。また、マイクロＳＤは特殊な形状をしているため、メモリチップの容量増加に伴って、今後実装上、搭載される配線チップの形状も矩形ではなく前記特殊形状に合わせた形状が要求されると予測される。本発明の第７の実施形態に係るマイクロＳＤは、かかる要求に応えることが可能となる。
【００８０】
図１１に、本発明の第７の実施形態に係るマイクロＳＤの平面図を示す。図を参照しながら以下で説明する。
【００８１】
図１１において、マイクロＳＤ基板２５上に２個のキャパシタ２６が配置され、さらにマイクロＳＤ基板２５上にメモリチップ１１、ＡＳＩＣ１２、配線チップ１３が積層される。
【００８２】
メモリチップ１１の容量を確保するために、メモリチップ１１をキャパシタ２６の配置位置を除いたマイクロＳＤ基板２５の内部サイズ限界まで大きくした場合、積層されるＡＳＩＣ１８とサイズが大きく異なることから、配線チップ１３を配置することが必要となる。ここで、マイクロＳＤ基板２５とメモリチップ１１等を接続するためのマイクロＳＤパッド２７の配置エリアが必要になるが、メモリチップ１１を最大限大きくするためには、マイクロＳＤパッド２７の配置エリアを、図面向かって左側の携帯電話等に差し込まれる側でなく、図面向かって上側のコの字型の切れ込みのあるエリアを有効に活用することが考えられる。
【００８３】
そこで、前記コの字型の切れ込みのあるエリアにマイクロＳＤパッド２７を配置した場合、ＡＳＩＣ１８は、メモリチップ１１の４隅の１つに配置されるのではなく、前記マイクロＳＤパッド２７が配置されたコの字型の切れ込みのある領域に隣接するメモリチップ１１上の位置に配置される。この場合、ＡＳＩＣ１８からの配線は、ＡＳＩＣ１８の図面に向かって左右両側に２個の配線チップ１３ａと１３ｂをＡＳＩＣ１２を挟む形で配置して、マイクロＳＤパッド２７と接続することとなる。
【００８４】
本発明の一実施形態に係るマイクロＳＤにおいては、配線チップのメタル配線を台形上部形状の配線とし、設計時調整可能ライン幅Ｗ、設計時調整可能配線スペースＳおよび設計時調整可能配線ピッチＰにすることで、配線チップの形状が矩形でなく、矩形の一部が欠けたような変形形状であってもライン幅Ｗや配線ピッチＰを調整することで、配線容量差を減少しながら配線本数を増やすことができる。従って、マイクロＳＤの図面向かって上側の変形領域にあわせた配線チップ１３の形状としても配線本数を確保することが可能となる。
【００８５】
図１１において、ＡＳＩＣ１２を挟み込む形で配置される配線チップ１３ａと１３ｂのうち、変形領域に配置される配線チップ１３ａは矩形ではなく、マイクロＳＤ基板２５にあわせて矩形の一角が切断された５角形となっている。かかる特殊形状の配線チップ１３であっても、本発明の一実施形態に係る台形上部形状の配線を用いれば、配線本数を確保しながら配線できる。なおこの場合、配線チップパッドを本発明の第３の実施形態に係る千鳥状の配置とすることで、変形した狭小な領域においても配線チップパッドを１列の配置よりも多く配置することができるため、より効果がある。
【００８６】
さらに前記の配線とした場合、それぞれの配線の隣接配線間の容量の差及び抵抗差が問題となるが、設計時調整可能ライン幅Ｗ、設計時調整可能配線スペースＳおよび設計時調整可能配線ピッチＰの組合せにより、配線チップ内のそれぞれの配線の隣接配線間の容量の差及び抵抗差を減少しながら配線することが可能となる。
【図面の簡単な説明】
【００８７】
【図１】本発明の第１の実施形態に係る半導体装置の配線チップの配線パターンを示す平面図である。
【図２】本発明の第１の実施形態に係る半導体装置の平面図である。
【図３】図２に示す半導体装置のＡ−Ａ’線間における断面図である。
【図４】本発明の第１の実施形態において等ライン幅、等配線スペース、等配線ピッチとした場合の配線チップの配線パターンを示す平面図である。
【図５】本発明の第２の実施形態に係る半導体装置の配線チップの配線パターンを示す平面図である。
【図６】本発明の第３の実施形態に係る半導体装置の配線チップの配線パターンを示す平面図である。
【図７】本発明の第４の実施形態に係る半導体装置の配線チップの配線パターンを示す平面図である。
【図８】本発明の第５の実施形態に係る半導体装置の配線チップの配線パターンを示した平面図である。
【図９】本発明の第６の実施形態に係る半導体装置の配線チップの配線パターンを示す平面図である。
【図１０】本発明の第６の実施形態に係る半導体装置において、複数のＡＳＩＣを配置した場合の平面図である。
【図１１】本発明の第７の実施形態に係るマイクロＳＤの平面図である。
【図１２】ＡＳＩＣとメモリチップをそれぞれ１個ずつ搭載した半導体装置の断面図である。
【図１３】ＡＳＩＣと複数のメモリチップおよび複数の配線チップを一つの基板上に搭載した半導体装置の平面図である。
【図１４】図１３に示す半導体装置のＢ−Ｂ’線間における断面図である。
【図１５】配線チップの配線パターンを示す平面図である。
【図１６】メタル配線をＬ字型で等ピッチに配線し、２方向に入出力可能とする配線チップの平面図である。
【符号の説明】
【００８８】
１０：ＭＣＰ基板
１１：メモリチップ
１２、１２ａ、１２ｂ：ＡＳＩＣ
１３、１３ａ、１３ｂ：配線チップ
１４：バンプ
１５：スペーサー
１６：ＭＣＰパッド
１７：メモリチップパッド
１８：ＡＳＩＣパッド
１９、１９Ａ、１９Ｂ、１９a、１９ｂ、１９ｃ、１９ｄ：配線チップパッド
２０、２０Ａ、２０Ｂ：メタル配線
２１：ボンディングワイヤー
２２：層間膜
２３：配線チップ基板
２４：電源配線
２５：マイクロＳＤ基板
２６：キャパシタ
２７：マイクロＳＤパッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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