(57)【要約】      （修正有）【課題】レイアウトによって性能を向上させたＣＭＯＳ半導体装置とその製造方法であり、引張り応力膜と圧縮応力膜とを形成する場合、その境界に着目し、駆動能力を増大することのできるＣＭＯＳ半導体装置とその製造方法を提供する。【解決手段】ＣＭＯＳ半導体装置は、半導体基板表面に形成され、隣接するＮＭＯＳＦＥＴ用活性領域、ＰＭＯＳＦＥＴ用活性領域を画定する素子分離領域と、ＮＭＯＳＦＥＴ活性領域に形成されたＮＭＯＳＦＥＴ構造と、ＰＭＯＳＦＥＴ活性領域に形成されたＰＭＯＳＦＥＴ構造と、ＮＭＯＳＦＥＴ構造を覆って形成された引張り応力膜と、ＰＭＯＳＦＥＴ構造を覆って形成された圧縮応力膜と、を有し、引張り応力膜と圧縮応力膜との境界が、ゲート幅方向に関して、ＮＭＯＳＦＥＴ活性領域より、ＰＭＯＳＦＥＴ活性領域に近く設定されている。【選択図】図１−１
2008066484.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板表面に形成され、隣接するＮＭＯＳＦＥＴ用活性領域、ＰＭＯＳＦＥＴ用活性領域を画定する素子分離領域と、
前記ＮＭＯＳＦＥＴ活性領域に形成されたＮＭＯＳＦＥＴ構造と、
前記ＰＭＯＳＦＥＴ活性領域に形成されたＰＭＯＳＦＥＴ構造と、
前記ＮＭＯＳＦＥＴ構造を覆って形成された引張り応力膜と、
前記ＰＭＯＳＦＥＴ構造を覆って形成された圧縮応力膜と、
を有し、前記引張り応力膜と前記圧縮応力膜との境界が、ゲート幅方向に関して、前記ＮＭＯＳＦＥＴ活性領域より、前記ＰＭＯＳＦＥＴ活性領域に近く設定されているＣＭＯＳ半導体装置。
【請求項２】
前記境界からＮＭＯＳＦＥＴ活性領域までの距離をＷｎ、前記境界からＰＭＯＳＦＥＴ活性領域までの距離をＷｐとした時、偏差（Ｗｎ−Ｗｐ）／（Ｗｎ＋Ｗｐ）が＋０．３以上である請求項１記載のＣＭＯＳ半導体装置。
【請求項３】
偏差（Ｗｎ−Ｗｐ）／（Ｗｎ＋Ｗｐ）が＋０．５以上である請求項２記載のＣＭＯＳ半導体装置。
【請求項４】
前記引張り応力膜、圧縮応力膜が窒化シリコン膜である請求項１〜３のいずれか１項記載のＣＭＯＳ半導体装置。
【請求項５】
前記素子分離領域がＳＴＩで形成され、前記引張り応力膜と前記圧縮応力膜とが素子分離領域上で重なりを有し、前記境界は基板表面上で両応力膜が接する位置である請求項１〜４のいずれか１項記載のＣＭＯＳ半導体装置。
【請求項６】
前記ＮＭＯＳＦＥＴ構造と前記ＰＭＯＳＦＥＴ構造とは共通のゲート電極を有する請求項１〜５のいずれか１項記載のＣＭＯＳ半導体装置。
【請求項７】
前記ゲート電極は１００ｎｍ以下のゲート長を有する請求項６記載のＣＭＯＳ半導体装置。
【請求項８】
（ａ）半導体基板表面に、隣接するＮＭＯＳＦＥＴ用活性領域、ＰＭＯＳＦＥＴ用活性領域を画定する素子分離領域を形成する工程と；
（ｂ）前記ＮＭＯＳＦＥＴ活性領域にＮＭＯＳＦＥＴ構造、前記ＰＭＯＳＦＥＴ活性領域にＰＭＯＳＦＥＴ構造を形成する工程と；
（ｃ）前記ＮＭＯＳＦＥＴ構造を覆って引張り応力膜、前記ＰＭＯＳＦＥＴ構造を覆って圧縮応力膜を形成し、前記引張り応力膜と前記圧縮応力膜との境界を、前記ＮＭＯＳＦＥＴ活性領域より、前記ＰＭＯＳＦＥＴ活性領域に近く設定する工程と；
を有するＣＭＯＳ半導体装置の製造方法。
【請求項９】
前記工程（ｃ）における引張り応力膜、圧縮応力膜が、窒化シリコン膜である請求項８記載のＣＭＯＳ半導体装置の製造方法。
【請求項１０】
前記工程（ｃ）が、前記引張り応力膜を熱ＣＶＤで形成し、前記圧縮応力膜をプラズマＣＶＤで形成する請求項９記載のＣＭＯＳ半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ半導体装置とその製造方法に関し、特に半導体基板上に窒化膜を有するＣＭＯＳ半導体装置とその製造方法に関する。
【背景技術】
【０００２】
半導体中の電荷キャリアの移動度は、応力の影響を受ける。例えばシリコン中の電子の移動度は、移動方向の引張り応力と共に増大し、圧縮応力と共に減少する。逆に、シリコン中の正孔の移動度は、移動方向の圧縮応力と共に増大し、引張り応力と共に減少する。
【０００３】
半導体装置の製造工程においては、通常ＭＯＳトランジスタ構造を形成し、層間絶縁膜で覆った後、層間絶縁膜を貫通してＭＯＳトランジスタの電極領域を露出するコンタクト孔形成工程を含む。コンタクト孔を制御性よく形成するため、層間絶縁膜はエッチングストッパ膜とその上の絶縁膜で形成される。エッチングストッパ膜としては、主に引張り応力を示す窒化シリコン膜が用いられる。
【０００４】
集積回路装置の高集積化と共に、構成要素であるＭＯＳ(metal oxidesemiconductor)トランジスタなどの電子素子は微細化される。微細化が進むに連れ、エッチングストッパ膜等が有する残留応力がＭＯＳトランジスタなどの電子素子の特性に及ぼす影響が顕著になる。
【０００５】
引張り応力の増加は、正孔の移動度は低下させる。ＣＭＯＳＦＥＴ集積回路においては、ｎチャネルＭＯＳ（ＮＭＯＳ）ＦＥＴと共に、ｐチャネルＭＯＳ（ＰＭＯＳ）ＦＥＴが作成される。エッチングストッパ膜がチャネル領域に与える引張り応力を増大させると、ＮＭＯＳＦＥＴの特性は増大するが、ＰＭＯＳＦＥＴの特性は劣化する。
【０００６】
特許文献１は、応力を制御した応力制御膜を用い、ＮＭＯＳＦＥＴは引張り応力を有する膜で覆い、ＰＭＯＳＦＥＴは、圧縮応力を有する膜で覆うことを提案している。ＮＭＯＳＦＥＴ領域には引張り応力を付与し、ＰＭＯＳＦＥＴ領域には圧縮応力を付与することにより、ＣＭＯＳＦＥＴの特性は向上する。
【０００７】
特許文献２は、ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴにおける、ゲート長方向、ゲート幅方向、深さ方向の応力とドレイン電流との関係を記載している。ＰＭＯＳＦＥＴの駆動能力は、ゲート長方向の圧縮応力、ゲート幅方向の引張り応力で向上する。ＰＭＯＳＦＥＴを覆って圧縮応力膜を形成し、ゲート幅方向で活性領域外の圧縮応力を解放することを提案する。
【０００８】
【特許文献１】特開２００３−８６７０８号公報
【特許文献２】特開２００６−１３３２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、レイアウトによって性能を向上させたＣＭＯＳ半導体装置とその製造方法を提供することである。
【００１０】
本発明の他の目的は、引張り応力膜と圧縮応力膜とを形成する場合、その境界に着目し、駆動能力を増大することのできるＣＭＯＳ半導体装置とその製造方法を提供することである。
【課題を解決するための手段】
【００１１】
本発明の１観点によれば、
半導体基板と、
前記半導体基板表面に形成され、隣接するＮＭＯＳＦＥＴ用活性領域、ＰＭＯＳＦＥＴ用活性領域を画定する素子分離領域と、
前記ＮＭＯＳＦＥＴ活性領域に形成されたＮＭＯＳＦＥＴ構造と、
前記ＰＭＯＳＦＥＴ活性領域に形成されたＰＭＯＳＦＥＴ構造と、
前記ＮＭＯＳＦＥＴ構造を覆って形成された引張り応力膜と、
前記ＰＭＯＳＦＥＴ構造を覆って形成された圧縮応力膜と、
を有し、前記引張り応力膜と前記圧縮応力膜との境界が、ゲート幅方向に関して、前記ＮＭＯＳＦＥＴ活性領域より、前記ＰＭＯＳＦＥＴ活性領域に近く設定されているＣＭＯＳ半導体装置
が提供される。
【００１２】
本発明の他の観点によれば、
（ａ）半導体基板表面に、隣接するＮＭＯＳＦＥＴ用活性領域、ＰＭＯＳＦＥＴ用活性領域を画定する素子分離領域を形成する工程と；
（ｂ）前記ＮＭＯＳＦＥＴ活性領域にＮＭＯＳＦＥＴ構造、前記ＰＭＯＳＦＥＴ活性領域にＰＭＯＳＦＥＴ構造を形成する工程と；
（ｃ）前記ＮＭＯＳＦＥＴ構造を覆って引張り応力膜、前記ＰＭＯＳＦＥＴ構造を覆って圧縮応力膜を形成し、前記引張り応力膜と前記圧縮応力膜との境界を、前記ＮＭＯＳＦＥＴ活性領域より、前記ＰＭＯＳＦＥＴ活性領域に近く設定する工程と；
を有するＣＭＯＳ半導体装置の製造方法
が提供される。
【発明の効果】
【００１３】
引張り応力膜と圧縮応力膜との境界の位置により、ＣＭＯＳＦＥＴの駆動能力が変化することが見出された。引張り応力膜と圧縮応力膜との境界を、ＮＭＯＳＦＥＴ活性領域より、ＰＭＯＳＦＥＴ活性領域に近く設定することにより、駆動能力が向上する。    
【発明を実施するための最良の形態】
【００１４】
ゲート長１００ｎｍ以下の微細化されたＭＯＳＦＥＴにおいては、寄生抵抗、寄生容量が増大し、高性能化が難しくなる。ＮＭＯＳＦＥＴ上には引張り応力膜、ＰＭＯＳＦＥＴ上には圧縮応力膜を形成すると、駆動能力を向上できる。応力を利用すると、微細化により応力は相対的に大きくなるので、駆動能力向上が可能になる。
【００１５】
まず、本発明者が実験的に見出した現象について説明する。
【００１６】
図１Ａは、ＣＭＯＳ（相補型ＭＯＳ）半導体装置の構成を概略的に示す断面図である。半導体基板としてのシリコン基板１１の表面から、素子分離領域として、深さ３５０ｎｍのシャロートレンチが形成され、酸化シリコン膜等の絶縁膜を埋め込んでシャロートレンチアイソレーション（ＳＴＩ）１２が形成される。
【００１７】
ＳＴＩ１２によって画定された活性領域内にウェル形成用の不純物が注入され、ｎチャネルＭＯＳ（ＮＭＯＳ）ＦＥＴ形成用ｐ型ウェル１３、ｐチャネルＭＯＳ（ＰＭＯＳ）ＦＥＴ形成用ｎ型ウェル１４が形成される。活性領域表面にゲート絶縁膜１５が形成され、その上にゲート電極として多結晶シリコン層が堆積され、パターニングされて絶縁ゲート電極構造が形成される。図中横方向のゲート長は３５ｎｍである。
【００１８】
ｐ型ウェル１３においては、ｎ型不純物が浅くイオン注入され、ｎ型エクステンション領域２１ｎが形成され、ｎ型ウェル１４においてはｐ型不純物が浅くイオン注入され、ｐ型エクステンション領域２１ｐが形成される。その後、基板全面に酸化シリコン膜等の絶縁膜を堆積し、異方性エッチングを行うことにより、ＮＭＯＳＦＥＴ領域、ＰＭＯＳＦＥＴ領域において、絶縁ゲート電極構造側壁にサイドウォールＳＷが形成される。
【００１９】
ｐ型ウェル領域１３においては、ｎ型不純物が深く注入され、ｎ型ソース／ドレイン拡散層２２ｎが形成され、ｎ型ウェル領域１４においては、ｐ型不純物が深く注入され、ｐ型ソース／ドレイン拡散層２２ｐが形成される。露出しているシリコン表面にニッケル等の金属層が堆積され、シリサイド反応を行わせることによってシリサイド領域ＳＬが形成される。
【００２０】
その後、ｐ型ウェル領域１３においては、ゲート電極を覆って、厚さ８０ｎｍの引張り応力を有する窒化シリコン膜２５ｎが形成され、ｎ型ウェル領域１４においては、ゲート電極を覆って、厚さ８０ｎｍの圧縮応力を有する窒化シリコン膜２５ｐが形成される。引張り応力は１．７ＧＰａ、圧縮応力は２．５ＧＰａであった。窒化シリコン膜２５ｎ、２５ｐの上に酸化シリコン膜２９を堆積し、層間絶縁膜を形成する。酸化シリコン膜２９、窒化シリコン膜２５を貫通するコンタクト孔を開口し、各端子領域に接触する電極（導電性プラグ）を形成する。このようにして、ＮＭＯＳＦＥＴ構造とＰＭＯＳＦＥＴ構造とを含む基本的ＣＭＯＳ構造が形成される。
【００２１】
図１Ｂ，１Ｃは、２つのサンプルのＣＭＯＳ構造の平面レイアウトを概略的に示す上面図である。ＮＭＯＳＦＥＴ用活性領域ＡＲｎ（ｐ型ウェル１３）とＰＭＯＳＦＥＴ用活性領域ＡＲｐ（ｎ型ウェル１４）が縦方向に整列してレイアウトされ、共通のゲート電極Ｇが図中縦方向に各活性領域中央を横断して配置されている。ゲート電極の両側にはＮＭＯＳＦＥＴではｎ型不純物、ＰＭＯＳＦＥＴではｐ型不純物が添加され、図中横方向であるゲート長方向の長さが各１μｍのソース／ドレイン領域が形成されている。ここまでの構成は、各サンプル共通である。
【００２２】
引張り応力膜２５ｎと圧縮応力膜２５ｐの基板上の境界ＢからＮＭＯＳＦＥＴ用活性領域ＡＲｎまでの距離をＷｎ、ＰＭＯＳＦＥＴ用活性領域ＡＲｐまでの距離をＷｐとする。図１Ｂに示す第１のサンプルＳ１では、Ｗｎがほぼ１３９０ｎｍ、Ｗｐがほぼ３３０ｎｍである。図１Ｃに示す第２のサンプルＳ２では、ＷｎとＷｐの関係が逆になり、Ｗｎがほぼ３３０ｎｍ、Ｗｐがほぼ１３９０ｎｍである。各サンプルのＮＭＯＳＦＥＴ，ＰＭＯＳＦＥＴのソース・ドレイン間に１Ｖの電圧を印加し、ゲートにオン電圧を印加したときの、ドレイン電流（オン電流）を測定した。
【００２３】
図１Ｄが結果を示すグラフである。第２のサンプルＳ２のＮＭＯＳＦＥＴ，ＰＭＯＳＦＥＴのオン電流を基準（１．０）とするとき、第１のサンプルＳ１のＮＭＯＳＦＥＴのオン電流は約１．１２、ＰＭＯＳＦＥＴのオン電流は約１．０７である。引張り応力膜２５ｎと圧縮応力膜２５ｐの基板上の境界Ｂの位置のみにより、オン電流が約１０％も変化することが判った。引張り応力膜２５ｎと圧縮応力膜２５ｐの基板上の境界Ｂは、ＮＭＯＳＦＥＴ用活性領域ＡＲｎからは離し、ＰＭＯＳＦＥＴ用活性領域ＡＲｐに近づけるほうが高いオン電流を得られると考えられる。第１のサンプルＳ１のＷｎとＷｐの偏差（Ｗｎ−Ｗｐ）／（Ｗｎ＋Ｗｐ）＝（１３９０−３３０）／（１３９０＋３３０）は、約０．６２である。偏差が約＋０．３以上であれば、ＮＭＯＳＦＥＴ，ＰＭＯＳＦＥＴ共に明確なオン電流向上が期待できるであろう。より好ましくは、偏差（Ｗｎ−Ｗｐ）／（Ｗｎ＋Ｗｐ）は、約＋０．５以上である。
【００２４】
なお、ＮＭＯＳＦＥＴのドレイン電流は、ゲート長方向の引張り応力、ゲート幅方向の引張り応力を印加すると向上し、ＰＭＯＳＦＥＴのドレイン電流は、ゲート長方向の圧縮応力、ゲート幅方向の引張り応力を印加すると向上することが知られている。ゲート幅方向に関しては、ＮＭＯＳＦＥＴもＰＭＯＳＦＥＴも引張り応力が好ましいことになる。引張り応力窒化シリコン膜と圧縮応力窒化シリコン膜の境界をＮＭＯＳＦＥＴ活性領域から離し、ＰＭＯＳＦＥＴ活性領域に近づけると、ＮＭＯＳＦＥＴ活性領域ではゲート幅方向の引張り応力膜が広くなって引張り応力を増強し、ＰＭＯＳＦＥＴ活性領域では圧縮応力膜が狭くなって圧縮応力を低減する効果が生じるであろう。この応力変化により、ＮＭＯＳＦＥＴ，ＰＭＯＳＦＥＴのドレイン電流増加が説明できると考えられる。図１Ｄに示す測定結果は、この推察と符合する。
【００２５】
図１Ｂに示す第１のサンプルＳ１が本発明の実施例を構成する。以下、本発明の実施例によるＣＭＯＳ半導体装置の製造工程をより詳しく説明する。図１Ｂで、以下の図の断面方向であるゲート幅方向をＷ，ゲート長方向をＬで示す。
【００２６】
図２ＡＷ〜２ＦＷがゲート幅方向Ｗに沿い、ｎ型ウェル１４，ｐ型ウェル１３を横断する断面図を示し、図２ＡＬ〜２ＦＬがｎ型ウェル１４，ｐ型ウェル１３でゲート長（ソース・ドレイン）方向Ｌに沿い、ＳＴＩで両者を接続した断面図を示す。
【００２７】
図２ＡＷ，２ＡＬに示すように、ｐ型シリコン基板１１の表面に、活性領域を画定するシャロートレンチを形成し、絶縁膜を堆積してトレンチを埋め込み、活性領域上の不要な絶縁膜を化学機械研磨（ＣＭＰ）等で除去してシャロートレンチアイソレーション（ＳＴＩ）１２を形成する。ＮＭＯＳＦＥＴ領域、ＰＭＯＳＦＥＴ領域をレジストマスクによって選択的に露出し、それぞれの領域に不純物をイオン注入することにより、ｐ型ウェル１３、ｎ型ウェル１４を形成する。
【００２８】
活性領域表面を熱酸化し、さらに窒化することにより、ゲート絶縁膜として、厚さ１．２ｎｍの酸化窒化シリコン膜１５を形成する。なお、ゲート絶縁膜として酸化窒化シリコン膜の他、酸化シリコン膜と窒化シリコン膜を積層したり、酸化シリコン膜上にＨｆＯ２等のｈｉｇｈ−ｋ膜を積層したりしてもよい。
【００２９】
ゲート絶縁膜１５上に例えば厚さ１４０ｎｍの多結晶シリコン層Ｇを堆積する。なお、多結晶シリコン層の上に、例えば厚さ約５０ｎｍのキャップ酸化シリコン層を積層してもよい。多結晶シリコン層Ｇの上に（図示しない）ホトレジストパターンを形成し、多結晶シリコン層Ｇ、ゲート絶縁膜１５のパターニングを行なう。酸化シリコン層を形成する場合は、酸化シリコン層をハードマスクとして使用できる。このようにして、絶縁ゲート電極構造が形成される。
【００３０】
ｎ型ウェル１４をホトレジストパターンで覆って、ｐ型ウェル１３にｎ型不純物として例えばＡｓを加速エネルギ２ｋｅＶ、ドーズ量５×１０１４でイオン注入し、絶縁ゲート電極構造両側にｎ型の浅いエクステンション領域２１ｎを形成する。ｐ型ウェル領域１３をホトレジストパターンで覆って、ｎ型ウェル１４にｐ型不純物として例えばＢを加速エネルギ１ｋｅＶ、ドーズ量４×１０１４でイオン注入し、絶縁ゲート電極構造両側にｐ型の浅いエクステンション領域２１ｐを形成する。注入したイオンを活性化して、深さ約３０ｎｍのエクステンション領域２１ｎ、２１ｐを得る。なお、エクステンション領域は、絶縁ゲート電極構造下側にも若干入り込むが、このような形状を含めて、「絶縁ゲート電極構造両側に」形成すると呼ぶ。
【００３１】
シリコン基板１１の表面上に厚さ約８０ｎｍの酸化シリコン層を、例えばＣＶＤにより、堆積し、リアクティブイオンエッチング（ＲＩＥ）を行うことにより、ゲート電極側壁上にのみサイドウォールＳＷとして残す。キャップ酸化シリコン層を形成した場合は、この工程で除去する。
【００３２】
ＰＭＯＳＦＥＴ活性領域１４をマスクで覆い、ＮＭＯＳＦＥＴ活性領域１３に、ｎ型不純物として例えばＰを加速エネルギ１０ｋｅＶ、ドーズ量４×１０１５でイオン注入し、ｎ型ソース／ドレイン拡散層２２ｎを形成する。絶縁ゲート電極構造、サイドウォールＳＷ両側にソース／ドレイン拡散層が形成されると共に、ゲート電極にもｎ型不純物がドープされる。ソース／ドレイン拡散層は、サイドウォールＳＷ下側に入り込む部分も有するが、このような形状を含め、「サイドウォール両側」に形成すると呼ぶ。
【００３３】
ＮＭＯＳＦＥＴ活性領域をマスクで覆い、ＰＭＯＳＦＥＴ活性領域１４に対し、ｐ型不純物として例えばＢを加速エネルギ６ｋｅＶ、ドーズ量４×１０１５でイオン注入し、ｐ型ソース／ドレイン拡散層２２ｐを形成する。ソース／ドレイン拡散層が形成されると共に、ゲート電極にもｐ型不純物がドープされる。
【００３４】
上方から例えばスパッタリングによりＮｉ膜を堆積し、１次シリサイド反応を生じさせた後、未反応の不要金属層をウオッシュアウトし、2次シリサイド反応を行うことにより、低抵抗シリサイド層ＳＬを形成する。シリサイド層ＳＬを覆って、基板上に厚さ５−２０ｎｍの酸化シリコン膜２４をＣＶＤで堆積する。この酸化シリコン膜２４は、シリサイド層ＳＬの保護膜として機能する。なお、シリサイド層ＳＬ、酸化シリコン膜２４は必須の構成要件ではない。
【００３５】
図２ＢＷ，２ＢＬに示すように、引張り応力を有する窒化シリコン膜２５ｎを、例えば以下の条件の熱ＣＶＤによって堆積する。ソースガスとしては、シリコンのソースガスとして、ジクロルシラン（ＳｉＣｌ２Ｈ２）、シラン（ＳｉＨ４）、ジシラン（Ｓｉ２Ｈ６）のいずれかのガスを５〜５０ｓｃｃｍ、窒素のソースガスとして、ＮＨ３を５００〜１００００ｓｃｃｍ、Ｎ２、又はＡｒを５００〜１００００ｓｃｃｍ流し、圧力０．１〜４００ｔｏｒｒで、温度を５００〜７００℃とし、例えば厚さ８０ｎｍの窒化シリコン膜を形成する。引張り応力は、例えば１．７ＧＰａになる。窒化シリコン膜２５ｎの上に、例えば厚さ１０ｎｍの酸化シリコン膜２６を例えばＴＥＯＳ等を用いて製作する。なお、酸化シリコン膜２６は、エッチングストッパとしての機能をはたせばよく、種々の方法で作成することも可能である。
【００３６】
ＮＭＯＳＦＥＴ活性領域をレジストマスク２７で覆う。ここで、レジストマスク２７は、引張り応力を有する窒化シリコン膜２５ｎを残す領域を画定する。図１Ｂ，１Ｃに示した境界Ｂは、窒化シリコン膜２５ｎの縁で構成される。従って、レジストマスク２７の端部はＮＭＯＳＦＥＴ活性領域から離し、ＰＭＯＳＦＥＴ活性領域に近づける。エッチングガスとして例えばＣ４Ｆ８／Ａｒ／Ｏ２を用いた、ＲＩＥにより、露出している酸化シリコン膜２６を除去する。例えばエッチングガスをＣＨＦ３／Ａｒ／Ｏ２に変え、ＲＩＥにより露出している窒化シリコン膜２５ｎをエッチングして除去する。その後レジストマスク２７は除去する。ＰＭＯＳＦＥＴ構造が露出する。
【００３７】
図２ＣＷ，２ＣＬに示すように、圧縮応力を有する窒化シリコン膜２５ｐを例えば以下の条件のプラズマＣＶＤで成膜する。ソースガスとしては、例えばＳｉＨ４を流量１００〜１０００ｓｃｃｍ、ＮＨ３を流量５００〜１００００ｓｃｃｍ、Ｎ２又はＡｒを流量５００〜１００００ｓｃｃｍ流し、圧力を０．１〜４００ｔｏｒｒに設定し、温度５００〜７００℃、ＲＦ電力１００〜１０００ＷでプラズマＣＶＤを行う。例えば厚さ８０ｎｍの圧縮応力を有する窒化シリコン膜２５ｐを堆積する。圧縮応力は、例えば２．５ＧＰａである。
【００３８】
図２ＤＷ，２ＤＬに示すように、ＰＭＯＳＦＥＴ領域をレジストマスク２８で覆う。レジストマスク２８は、残された引張り応力窒化シリコン膜２５ｎの端部に重なるようにパターニングする。窒化シリコン膜２５ｎ、２５ｐは、本実施例では、合わせて基板全面を覆っている。基板に侵入しようとする水分、酸素を遮蔽する機能が得られる。レジストマスクから露出した圧縮応力窒化シリコン膜２５ｐをエッチングして除去する。このエッチングにおいて、酸化シリコン膜２６をエッチングストッパとして利用することができる。窒化シリコン膜のエッチングは、例えばＣＨＦ３／Ａｒ／Ｏ２をエッチャントとして用いたＲＩＥにより行う。次に、露出した酸化シリコン膜２６をＣ４Ｆ８／Ａｒ／Ｏ２をエッチャントとしたＲＩＥにより除去する。その後レジストマスク２８は除去する。
【００３９】
なお、引張り応力膜、圧縮応力膜をそれぞれ厚さ８０ｎｍの窒化シリコン膜で形成する場合を説明したが、窒化シリコン応力膜の厚さは４０ｎｍ〜１００ｎｍの範囲から選択できる。引張り応力の窒化シリコン膜を初めに形成し、選択的に除去した後、圧縮応力の窒化シリコン膜を形成する場合を説明したが、順序を逆にしてもよい。また、所望の応力を有する窒化シリコン膜上の、逆極性の応力を有する窒化シリコン膜を除去したが、効果は減少するがそのまま残すことも可能である。Ｇｅ等をイオン注入して、上側膜の応力を緩和することも可能である。
【００４０】
図２ＦＷ，２ＦＬに示すように、ＴＥＯＳ酸化シリコン膜又は高密度プラズマ（ＨＤＰ）酸化シリコン膜を用い、窒化シリコン膜２５ｎ、２５ｐ上に酸化シリコン膜２９を堆積する。窒化シリコン膜２５、酸化シリコン膜２９が層間絶縁膜を構成する。その後、層間絶縁膜を貫通するコンタクト孔を形成し、ソース／ドレイン電極等を引出す。
【００４１】
以上説明した実施例においては、ＮＭＯＳＦＥＴは引張り応力膜で覆い、ＰＭＯＳＦＥＴは圧縮応力膜で覆った。ＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴとも応力によって性能を向上できる。さらに、引張り応力膜と圧縮応力膜の境界をＮＭＯＳＦＥＴ活性領域から離し、ＰＭＯＳＦＥＴ活性領域に近づけた。このレイアウトにより、さらにＮＭＯＳＦＥＴ、ＰＭＯＳＦＥＴのオン電流を向上できる。
【００４２】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【図面の簡単な説明】
【００４３】
【図１−１】／
【図１−２】図１Ａ，１Ｂ，１Ｃは、サンプルの構成を示す断面図、および平面図、図１Ｄは測定結果を示すグラフである。
【図２−１】／
【図２−２】図２ＡＷ〜２ＦＷ，２ＡＬ〜２ＦＬは、本発明の実施例によるＣＭＯＳ半導体装置の製造方法の主要工程を示す断面図である。
【符号の説明】
【００４４】
１１  半導体基板
１２  シャロートレンチアイソレーション（ＳＴＩ）
１３  ｐ型ウェル
１４  ｎ型ウェル
１５  ゲート絶縁膜
Ｇ  ゲート電極
２１  エクステンション
２２  ソース／ドレイン拡散層
ＳＷ  サイドウォール
ＳＬ  シリサイド領域
２４  酸化シリコン膜
２５  窒化シリコン膜
２６  酸化シリコン膜
２９  酸化シリコン膜
【図１−１】
2008066484.tif 000003
【図１−２】
2008066484.tif 000004
【図２−１】
2008066484.tif 000005
【図２−２】
2008066484.tif 000006
【手続補正書】
【提出日】平成19年6月1日(2007.6.1)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
図１Ｄが結果を示すグラフである。第２のサンプルＳ２のＮＭＯＳＦＥＴ，ＰＭＯＳＦＥＴのオン電流を基準（１．０）とするとき、第１のサンプルＳ１のＰＭＯＳＦＥＴのオン電流は約１．１２、ＮＭＯＳＦＥＴのオン電流は約１．０７である。引張り応力膜２５ｎと圧縮応力膜２５ｐの基板上の境界Ｂの位置のみにより、オン電流が約１０％も変化することが判った。引張り応力膜２５ｎと圧縮応力膜２５ｐの基板上の境界Ｂは、ＮＭＯＳＦＥＴ用活性領域ＡＲｎからは離し、ＰＭＯＳＦＥＴ用活性領域ＡＲｐに近づけるほうが高いオン電流を得られると考えられる。第１のサンプルＳ１のＷｎとＷｐの偏差（Ｗｎ−Ｗｐ）／（Ｗｎ＋Ｗｐ）＝（１３９０−３３０）／（１３９０＋３３０）は、約０．６２である。偏差が約＋０．３以上であれば、ＮＭＯＳＦＥＴ，ＰＭＯＳＦＥＴ共に明確なオン電流向上が期待できるであろう。より好ましくは、偏差（Ｗｎ−Ｗｐ）／（Ｗｎ＋Ｗｐ）は、約＋０．５以上である。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１−２
【補正方法】変更
【補正の内容】
【図１−２】
2008066484.tif 000007