(57)【要約】【課題】低誘電率膜の剥がれの防止およびチップ面積の縮小を図ることのできる技術を提供する。【解決手段】例えば比誘電率が３．０以下の低誘電率膜５ａ，５ｂ，５ｃ，５ｄに覆われた第１層目〜第４層目の配線と、第１層目〜第４層目の配線よりも上層に位置し、比誘電率が３．０よりも高い絶縁膜に覆われた第５層目〜第８層目の配線とからなる多層配線を有する半導体装置において、第１層目〜第４層目の配線とそれぞれ同層の第１層目〜第４層目のダミー配線Ｄ１〜Ｄ４により半導体チップのコーナ部に補強パターン６を形成し、第５層目〜第８層目の配線とそれぞれ同層の第５層目〜第８層目のダミー配線７，８，９，１０により半導体チップのコーナ部の補強パターン６が形成された領域に各種マークパターンを形成する。【選択図】図３
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【特許請求の範囲】
【請求項１】
第１絶縁膜に覆われた１層または２層以上の配線からなる第１の配線群と、前記第１の配線群よりも上層に位置し、前記第１絶縁膜よりも比誘電率の高い第２絶縁膜に覆われた１層または２層以上の配線からなる第２の配線群によって構成される２層以上の多層配線を形成する半導体装置の製造方法であって、
前記第１の配線群を構成するそれぞれの配線と同層の１層または２層以上のダミー配線からなる第１のダミー配線群により半導体チップのコーナ部に補強パターンを形成し、前記半導体チップのコーナ部の前記補強パターンが形成された領域に、前記第２の配線群を構成するそれぞれの配線と同層の１層または２層以上のダミー配線からなる第２のダミー配線群によりマークパターンを形成することを特徴とする半導体装置の製造方法。
【請求項２】
第１絶縁膜に覆われた１層または２層以上の配線からなる第１の配線群と、前記第１の配線群よりも上層に位置し、前記第１絶縁膜よりも比誘電率の高い第２絶縁膜に覆われた１層または２層以上の配線からなる第３の配線群と、前記第３の配線群よりも上層に位置し、比誘電率の高い第３絶縁膜に覆われた１層または２層以上の配線からなる第２の配線群とによって構成される３層以上の多層配線を形成する半導体装置の製造方法であって、
前記第１の配線群を構成するそれぞれの配線と同層の１層または２層以上のダミー配線からなる第１のダミー配線群および前記第３の配線群を構成するそれぞれの配線と同層の１層または２層以上のダミー配線からなる第３のダミー配線群により半導体チップのコーナ部に補強パターンを形成し、前記半導体チップのコーナ部の前記補強パターンが形成された領域に、前記第２の配線群を構成するそれぞれの配線と同層の１層または２層以上のダミー配線からなる第２のダミー配線群によりマークパターンを形成することを特徴とする半導体装置の製造方法。
【請求項３】
第１絶縁膜に覆われた１層または２層以上の配線からなる第４の配線群と、前記第４の配線群よりも上層に位置し、前記第１絶縁膜よりも比誘電率の高い第２絶縁膜に覆われた１層または２層以上の配線からなる第５の配線群とによって構成される２層以上の多層配線を形成する半導体装置の製造方法であって、
前記第４および第５の配線群を構成するそれぞれの配線と同層の１層または２層以上のダミー配線からなるダミー配線群により半導体チップのコーナ部に補強パターン形成し、前記半導体チップのコーナ部の前記補強パターンが形成された領域に、前記第４および第５の配線群を構成するそれぞれの配線と同層の１層または２層以上のダミー配線からなるダミー配線群により各種マークパターン形成し、前記各種マークパターンの周囲の前記補強パターンを構成するダミー配線を除去することにより、前記マークパターンと前記補強パターンとを分離することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１、２または３記載の半導体装置の製造方法において、前記第１絶縁膜の比誘電率は３．０以下であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１、２または３記載の半導体装置の製造方法において、前記マークパターンは、位置認識用マーク、製品型名またはロゴマークであることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、チップのコーナ部に補強パターンを有する半導体装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
例えば、最上層のメタル配線層で形成されるアライメントマークをチップのコーナ部のダイシングラインに沿って配置することにより、チップのコーナ部を物理的に補強し、低誘電率の層間絶縁膜と薄いＳＩＣＮ膜のようなバリア膜との間で起こりやすい、ダイシング時のチップのコーナ部からの剥がれを抑制できる技術が特開２００５−１０９１４５号公報（特許文献１参照）に開示されている。
【０００３】
また、半導体チップ内に設けられた配線よりも外側に形成され、層間膜と該層間膜の上層との界面、層間膜と該層間膜の下層との界面もしくは層間膜が除去された部分の表面を覆うように絶縁膜を形成することにより、層間膜の膜剥がれを防止する技術が特開２００５−３２７８７５号公報（特許文献２参照）に開示されている。
【０００４】
また、層間膜にｌｏｗ−ｋ膜を採用するＬＳＩにおいて、その外周部に層間膜剥がれの発生を抑制するための補強パターンを配置することにより、補強パターンによって層間膜剥がれが進行するのをくい止めることができる技術が特開２００４−１７２１６９号公報（特許文献３参照）に開示されている。
【０００５】
また、回路として用いられない第２のダミー配線用の金属をビアプラグを介して回路として用いられない第１のダミー配線に接続することにより、上記金属を研磨する際に層間絶縁膜にかかる応力を分散させて、絶縁膜の剥がれを防止する技術が特開２００５−１４２３５１号公報（特許文献４参照）に開示されている。
【０００６】
また、ＬＳＩの対角線上のコーナ部分の所定面積の領域上に、複数の外部接続用の電極パッドと複数の電極パッド間を接続する実際の回路動作に必要な配線とで形成されたパターンをＬＳＩの位置を検出するために用いる画像認識用位置検出パターンとすることが特公平８−３４２２６号公報（特許文献５参照）に記載されている。
【０００７】
また、数字、文字、記号、図形からなる群から選ばれた１つもしくは複数からなる識別用記号をボンディングパッド領域内の配線層および／または絶縁膜との積層構造の凹凸部により形成する技術が特開平１１−１３５３９１号公報（特許文献６参照）に記載されている。
【特許文献１】特開２００５−１０９１４５号公報
【特許文献２】特開２００５−３２７８７５号公報
【特許文献３】特開２００４−１７２１６９号公報
【特許文献４】特開２００５−１４２３５１号公報
【特許文献５】特公平８−３４２２６号公報
【特許文献６】特開平１１−１３５３９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
近年、半導体素子の微細化に伴う配線ピッチの縮小により、配線間の寄生容量の増大が半導体装置における動作速度の高速化の妨げになっている。そこで、配線間の寄生容量を低減するために、多層配線の層間絶縁膜として比誘電率が３．０以下の低誘電率膜（ｌｏｗ−ｋ膜）が用いられている。しかし、低誘電率膜は密度が低く、その下層または上層に形成される絶縁膜との密着強度が弱いために、低誘電率膜とその下層の絶縁膜との界面、または低誘電率膜とその上層の絶縁膜との界面で剥がれが生じやすいという課題を有している。その低誘電率膜の剥がれは、半導体装置の検査工程で行われる熱サイクル試験において生じやすく、特に半導体チップのコーナ部で低誘電率膜の応力が最も大きくなることから、半導体チップのコーナ部から選択的に発生する。そこで、半導体チップのコーナ部に補強パターンを形成することによって、低誘電率膜の剥がれの発生やその進行を防いでいる。例えば多層配線を有する半導体装置では、上下層のダミー配線を互いにプラグで接続した構造の補強パターンが提案されている。
【０００９】
ところで、一般に、ロゴマーク、型名等の半導体装置に関する各種マークパターンは、半導体チップのコーナ部の空きスペースに配置される。しかし、前述した補強パターンを半導体チップのコーナ部の空きスペースに形成する場合は、各種マークパターンと補強パターンとを平面的に並べて同じ領域に形成することができないため、半導体チップのコーナ部の空きスペースを拡大させる必要があり、これはチップ面積の拡大に繋がる。また、半導体装置の入出力回路が形成される領域の縮小要求によって、電極パッドおよび入出力回路がより一層半導体チップのコーナ部に接近しており、半導体チップのコーナ部の空きスペースは縮小される方向にある。このため、各種マークパターンおよび補強パターンの両者を半導体チップのコーナ部に形成することが難しくなっている。
【００１０】
本発明の目的は、低誘電率膜の剥がれの防止およびチップ面積の縮小を図ることのできる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明は、比誘電率の低い第１絶縁膜に覆われた１層または２層以上の配線からなる第１の配線群と、第１の配線群よりも上層に位置し、比誘電率の高い第２絶縁膜に覆われた１層または２層以上の配線からなる第２の配線群とによって構成される２層以上の多層配線を形成する半導体装置の製造方法であって、第１の配線群を構成するそれぞれの配線と同層の１層または２層以上のダミー配線からなる第１のダミー配線群により半導体チップのコーナ部に補強パターンを形成し、半導体チップのコーナ部の補強パターンが形成された領域に、第２の配線群を構成するそれぞれの配線と同層の１層または２層以上のダミー配線からなる第２のダミー配線群により各種マークパターンを形成するものである。
【００１４】
本発明は、比誘電率の低い第１絶縁膜に覆われた１層または２層以上の配線からなる第４の配線群と、第４の配線群よりも上層に位置し、比誘電率の高い第２絶縁膜に覆われた１層または２層以上の配線からなる第５の配線群とによって構成される２層以上の多層配線を形成する半導体装置の製造方法であって、第４および第５の配線群を構成するそれぞれの配線と同層の１層または２層以上のダミー配線からなるダミー配線群により半導体チップのコーナ部に補強パターンを形成し、半導体チップのコーナ部の補強パターンが形成された領域に、第４および第５の配線群を構成するそれぞれの配線と同層のダミー配線群により各種マークパターンを形成し、各種マークパターンの周囲の補強パターンを構成するダミー配線を除去することにより、各種マークパターンと補強パターンとを分離するものである。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
半導体チップのコーナ部に各種マークパターンと補強パターンとを集約して配置することができるので、低誘電率膜の剥がれが防止できると同時に、チップ面積の縮小を図ることができる。
【発明を実施するための最良の形態】
【００１７】
本実施の形態においては、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００１８】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す。また、本実施の形態を説明するための全図において、同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１９】
（実施の形態１）
本実施の形態１による各種マークパターンの配置領域（以下、マークパターン領域という）を図１および図２を用いて説明する。図１は本実施の形態１によるマークパターン領域を示す半導体チップの全体図、図２は本実施の形態１によるマークパターン領域の拡大平面図である。
【００２０】
図１に示すように、半導体チップＳＣの各辺に沿ってダイシングライン領域１が配置され、半導体チップＳＣの４箇所の各コーナ部には位置認識用（アライメント）マーク、製品型名、ロゴマーク等の各種マークパターンが配置されたマークパターン領域２が設けられている。ダイシングライン領域１およびマークパターン領域２と集積回路領域３との境にはガードリング４が設けられており、ガードリング４により、ダイシング工程においてダイシングラインに面した集積回路の端部にクラック等のダメージが入るのを防ぐことができる。ガードリング４の幅は、例えば１０μｍ以上である。
【００２１】
図２に示すように、半導体チップＳＣのコーナ部のマークパターン領域２は、例えば１５０μｍ×１５０μｍの面積内に形成された多角形の形状を有している。また、２層以上の多層配線を有する半導体装置におけるマークパターン領域２では、比誘電率が３．０よりも高い絶縁膜で覆われた上層の配線（最上の１層の配線または最上の１層を含む２層以上の多層の配線）とそれぞれ同層のダミー配線を用いてマークパターン（図２中のＸ印）１０が形成され、比誘電率が３．０以下の低誘電率膜で覆われた下層の配線（１層または２層以上の配線）とそれぞれ同層のダミー配線を用いて、例えばストライプ状の補強パターン（図２中の網掛けのハッチング）６が形成されている。すなわち、マークパターン１０を構成するダミー配線よりも下層に位置するダミー配線を用いて補強パターン６が形成されている。この補強パターン６は、主として配線を覆う低誘電率膜の剥がれを防止するために形成されている。従って、後に説明するように、マークパターン領域２の断面を見た場合、マークパターン１０を構成する上層のダミー配線の一部と補強パターン６を構成する下層のダミー配線の一部とが縦方向の同じ位置に配置される箇所がある。
【００２２】
次に、各種マークパターンおよび補強パターンの配置例を図３を用いて説明する。図３（ａ）、（ｂ）および（ｃ）は、それぞれ本実施の形態１による多層配線を有する半導体装置に形成された各種マークパターンおよび補強パターンの第１配置例、第２配置例および第３配置例を示す断面図である。ここでは、８層配線を有する半導体装置を例示するが、配線層の数はこれに限定されるものではなく、２層以上の多層配線を有する半導体装置に適用することができる。
【００２３】
まず、図３（ａ）に示す第１配置例では、第１層目の配線をシングルダマシン法により形成された銅配線、第２層目〜第８層目の配線をデュアルダマシン法により形成された銅配線により構成し、第１層目〜第４層目の配線を覆う絶縁膜に比誘電率膜が３．０以下の低誘電率膜、第５層目〜第８層目の配線を覆う絶縁膜に比誘電率が３．０よりも高い絶縁膜、例えば酸化シリコン膜を用いるとした。
【００２４】
第１層目〜第４層目の配線（第１の配線群）を覆う低誘電率膜５ａ，５ｂ，５ｃ，５ｄの剥がれを防止するために、マークパターン領域には補強パターン６が形成されている。第１層目の配線と同層の銅膜を用いて補強パターン６を構成する第１層目のダミー配線Ｄ１が形成され、以下同様に、第２層目の配線と同層の銅膜を用いて補強パターン６を構成する第２層目のダミー配線Ｄ２が形成され、第３層目の配線と同層の銅膜を用いて補強パターン６を構成する第３層目のダミー配線Ｄ３が形成され、第４層目の配線と同層の銅膜を用いて補強パターン６を構成する第４層目のダミー配線Ｄ４が形成されている。
【００２５】
さらに、第１層目のダミー配線Ｄ１と第２層目のダミー配線Ｄ２とは第２層目のダミー配線Ｄ２と一体に形成される接続部材によって接続され、第２層目のダミー配線Ｄ２と第３層目のダミー配線Ｄ３とは第３層目のダミー配線Ｄ３と一体に形成される接続部材によって接続され、第３層目のダミー配線Ｄ３と第４層目のダミー配線Ｄ４とは第４層目のダミー配線Ｄ４と一体に形成される接続部材によって接続されている。従って、低誘電率膜５ａ，５ｂ，５ｃ，５ｄの剥がれを防止するために形成される第１層目〜第４層目のダミー配線Ｄ１，Ｄ２，Ｄ３，Ｄ４（第１のダミー配線群）からなる補強パターン６は全て繋がった構造となっている。補強パターン６の平面形状は、例えば複数本のストライプまたは複数本のＬ字などである。
【００２６】
第５層目〜第８層目の配線（第２の配線群）は、配線間の寄生容量による影響を受け難い配線であって、例えば電源用配線である。従って、これら配線を覆う絶縁膜には比誘電率が３．０よりも高い絶縁膜を用いることができるので、低誘電率膜５ａ，５ｂ，５ｃ，５ｄのような剥がれの問題が生じ難く、補強パターン６の形成は必要とされない。そこで、第５層目〜第８層目の配線とそれぞれ同層のダミー配線を用いて、マークパターン領域には、位置認識用マーク、製品型名、ロゴマーク等の各種マークパターン７，８，９，１０を形成する。マークパターン７，８，９，１０は、マークパターン領域内に自由に配置することができる。また、補強パターン６の最上層を構成する第４層目のダミー配線Ｄ４と最下層のマークパターン７とは接続しなくてもよい。
【００２７】
次に、図３（ｂ）に示す第２配置例では、前述した第１配置例と同様に、第１層目の配線はシングルダマシン法により形成された銅配線、第２層目〜第８層目の配線はデュアルダマシン法により形成された銅配線で構成されており、第１層目〜第４層目の配線を覆う絶縁膜に低誘電率膜、第５層目〜第８層目の配線を覆う絶縁膜に比誘電率が３．０よりも高い絶縁膜を用いるとした。
【００２８】
第１層目〜第４層目の配線（第１の配線群）を覆う低誘電率膜５ａ，５ｂ，５ｃ，５ｄの剥がれを防止するために、マークパターン領域には第１層目〜第４層目のダミー配線Ｄ１，Ｄ２，Ｄ３，Ｄ４（第１のダミー配線群）により構成される補強パターン６が形成されている。さらに、第５層目の配線（第３の配線群）と同層の銅膜を用いて第５層目のダミー配線Ｄ５（第３のダミー配線群）が形成され、この第５層目のダミー配線Ｄ５と第４層目のダミー配線Ｄ４とは、第５層目のダミー配線Ｄ５と一体に形成される接続部材によって接続されている。すなわち、低誘電率膜５ｄのさらに一層上に第５層目のダミー配線Ｄ５を追加形成することにより補強パターン６の補強効果を向上させることができる。補強パターン６の平面形状は、例えば複数本のストライプまたは複数本のＬ字などである。
【００２９】
従って、第６層目〜第８層目の配線（第２の配線群）とそれぞれ同層のダミー配線（第２のダミー配線群）を用いて、マークパターン領域には、位置認識用マーク、製品型名、ロゴマーク等の各種マークパターン８，９，１０を形成する。マークパターン８，９，１０は、マークパターン領域内に自由に配置することができる。また、補強パターン６の最上層を構成する第５層目のダミー配線Ｄ５と最下層のマークパターン８とは接続しなくてもよい。
【００３０】
次に、図３（ｃ）に示す第３配置例では、前述した第１配置例と同様に、第１層目の配線はシングルダマシン法により形成された銅配線、第２層目〜第８層目の配線はデュアルダマシン法により形成された銅配線で構成されており、第１層目〜第４層目の配線を覆う絶縁膜に低誘電率膜、第５層目〜第８層目の配線を覆う絶縁膜に比誘電率が３．０よりも高い絶縁膜を用いるとした。
【００３１】
第１層目〜第４層目の配線（第１の配線群）を覆う低誘電率膜５ａ，５ｂ，５ｃ，５ｄの剥がれを防止するために、マークパターン領域には第１層目〜第４層目のダミー配線Ｄ１，Ｄ２，Ｄ３，Ｄ４（第１のダミー配線群）により構成される補強パターン６が形成されている。さらに、第５層目〜第７層目の配線（第３の配線群）とそれぞれ同層の銅膜を用いて第５層目〜第７層目のダミー配線Ｄ５，Ｄ６，Ｄ７（第３のダミー配線群）が形成される。第４層目のダミー配線Ｄ４と第５層目のダミー配線Ｄ５とは、第５層目のダミー配線Ｄ５と一体に形成される接続部材によって接続され、第５層目のダミー配線Ｄ５と第６層目のダミー配線Ｄ６とは、第６層目のダミー配線Ｄ６と一体に形成される接続部材によって接続され、第６層目のダミー配線Ｄ６と第７層目のダミー配線Ｄ７とは、第７層目のダミー配線Ｄ７と一体に形成される接続部材によって接続される。すなわち、最上層の第８層目以外の配線により補強パターン６を構成することにより、補強パターン６の補強効果をさらに向上させることができる。補強パターン６の平面形状は、例えば複数本のストライプまたは複数本のＬ字などである。
【００３２】
従って、第８層目の配線（第２の配線群）と同層のダミー配線（第２のダミー配線群）を用いて、マークパターン領域には、位置認識用マーク、製品型名、ロゴマーク等の各種マークパターン１０を形成する。マークパターン１０は、マークパターン領域内に自由に配置することができる。また、補強パターン６の最上層を構成する第７層目のダミー配線Ｄ７とマークパターン１０とは接続しなくてもよい。
【００３３】
このように、本実施の形態１によれば、多層配線を構成する各層の配線うち、少なくとも低誘電率膜で覆われる配線とそれぞれ同層のダミー配線を用いてマークパターン領域に補強パターンを形成し、マークパターンは、上記補強パターンを構成する配線の上層に位置する低誘電率膜で覆われていない配線とそれぞれ同層のダミー配線を用いてマークパターン領域に形成する。これにより、マークパターン領域にマークパターンと補強パターンとを集約して配置することができるので、低誘電率膜の剥がれの防止と同時に、チップ面積の縮小を図ることができる。
【００３４】
次に、本実施の形態１による半導体装置の製造方法を図４〜図１２を用いて工程順に説明する。図４〜図１２は本実施の形態１による６層配線を有するＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスおよび各種マークパターンおよび補強パターンの製造方法を示す要部断面図である。図中、Ａ領域はＣＭＯＳデバイスが形成される集積回路形成領域、Ｂ領域は各種マークパターンおよび補強パターンが形成されるマークパターン領域を示す。なお、ここでは前述した第１配置例の各種マークパターンおよび補強パターンの製造方法について説明するが、第２配置例または第３配置例の各種マークパターンおよび補強パターンについても同様に製造することができる。
【００３５】
まず、図４に示すように、例えばｐ型の単結晶シリコンからなる半導体基板（半導体ウエハと称する平面略円形状の半導体の薄板）１１を用意する。次に、半導体基板１１の主面に素子分離領域１２を形成する。素子分離領域１２は、半導体基板１１をエッチングして深さ０．３５μｍの溝を形成し、続いて半導体基板１１の主面上にＣＶＤ（Chemical Vapor Deposition）法により絶縁膜、例えば酸化シリコン膜を堆積した後、溝の外部の酸化シリコン膜をＣＭＰ（Chemical Mechanical Polishing）法により除去することによって形成する。
【００３６】
次に、半導体基板１１のｎＭＩＳ形成領域にｐ型不純物、例えばボロン（Ｂ）をイオン注入してｐ型ウェル１３を形成し、半導体基板１１のｐＭＩＳ形成領域にｎ型不純物、例えばリン（Ｐ）をイオン注入してｎ型ウェル１４を形成する。この後、ｐ型ウェル１３またはｎ型ウェル１４にｎＭＩＳまたはｐＭＩＳのしきい値を制御するための不純物をイオン注入してもよい。
【００３７】
次に、例えばフッ酸水溶液を用いたウェットエッチングにより半導体基板１１の表面を洗浄した後、半導体基板１１を熱酸化して、例えば厚さ５ｎｍのゲート絶縁膜１５を半導体基板１１の表面（ｐ型ウェル１３およびｎ型ウェル１４のそれぞれの表面）に形成する。
【００３８】
次に、図５に示すように、ゲート絶縁膜１５上に、例えば厚さ０．２μｍのゲート電極用の導体膜を形成した後、レジストパターンをマスクとしたドライエッチングによりゲート電極用の導体膜を加工して導体膜からなるゲート電極１６ｎ，１６ｐを形成する。ゲート電極用の導体膜は、例えばＣＶＤ法により形成された多結晶シリコン膜からなり、ｎＭＩＳ形成領域にはｎ型不純物が導入された多結晶シリコン膜からなるゲート電極１６ｎ、ｐＭＩＳ形成領域にはｐ型不純物が導入された多結晶シリコン膜からなるゲート電極１６ｐが形成される。
【００３９】
次に、ｐ型ウェル１３にｎ型不純物、例えばヒ素（Ａｓ）をイオン注入し、ｎＭＩＳのゲート電極１６ｎに対して自己整合的に相対的に低濃度なソース・ドレイン拡張領域１７を形成する。同様に、ｎ型ウェル１４にｐ型不純物、例えばフッ化ボロン（ＢＦ２）をイオン注入し、ｐＭＩＳのゲート電極１６ｐに対して自己整合的に相対的に低濃度なソース・ドレイン拡張領域１８を形成する。
【００４０】
次に、図６に示すように、半導体基板１１の主面上に酸化シリコン膜１９をＣＶＤ法により堆積した後、さらに酸化シリコン膜１９上に窒化シリコン膜をＣＶＤ法により堆積する。続いて上記窒化シリコン膜をＲＩＥ（Reactive Ion Etching）法により異方性エッチングして、ｎＭＩＳのゲート電極１６ｎおよびｐＭＩＳのゲート電極１６ｐのそれぞれの側壁にサイドウォール２０を形成する。その後、ｐ型ウェル１３にｎ型不純物、例えばヒ素をイオン注入し、ｎＭＩＳのゲート電極１６ｎおよびサイドウォール２０に対して自己整合的に相対的に高濃度なソース・ドレイン拡散領域２１を形成する。同様に、ｎ型ウェル１３にｐ型不純物、例えばフッ化ボロンをイオン注入し、ｐＭＩＳのゲート電極１６ｐおよびサイドウォール２０に対して自己整合的に相対的に高濃度なソース・ドレイン拡散領域２２を形成する。
【００４１】
次に、サリサイド技術によりｎＭＩＳのゲート電極１６ｎおよびソース・ドレイン拡散領域２１の表面、ｐＭＩＳのゲート電極１６ｐおよびソース・ドレイン拡散領域２２の表面、およびマークパターン領域の半導体基板１１の表面に低抵抗のニッケルシリサイド（ＮｉＳｉ）層２３を形成する。なお、ここではニッケルシリサイド層２３を例示したが、他のシリサイド層、例えばチタンシリサイド層またはコバルトシリサイド層等を形成してもよい。
【００４２】
次に、図７に示すように、半導体基板１１の主面上にＣＶＤ法により窒化シリコン膜を堆積して第１絶縁膜２４ａを形成する。続いて第１絶縁膜２４ａ上にプラズマＣＶＤ法によりＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜を堆積して第２絶縁膜２４ｂを形成し、第１および第２絶縁膜２４ａ，２４ｂからなる層間絶縁膜を形成する。その後、第２絶縁膜２４ｂの表面をＣＭＰ法により研磨する。下地段差に起因して第１絶縁膜２４ａの表面に凹凸形状が形成されていても、第２絶縁膜２４ｂの表面をＣＭＰ法により研磨することにより、その表面が平坦化された層間絶縁膜が得られる。
【００４３】
次に、レジストパターンをマスクとして第１および第２絶縁膜２４ａ，２４ｂをエッチングし、接続孔２５を所定の箇所、例えばｎＭＩＳのゲート電極１６ｎおよびソース・ドレイン拡散領域２１、ならびにｐＭＩＳのゲート電極１６ｐおよびソース・ドレイン拡散領域２２の上方に位置する第１および第２絶縁膜２４ａ，２４ｂに形成する。さらに、接続孔２５をマークパターン領域にも形成する。
【００４４】
次に、接続孔２５の内部を含む半導体基板１１の主面上にバリアメタル膜２６を堆積した後、接続孔２５の内部を含む半導体基板１１の主面上にタングステン膜２７をＣＶＤ法により堆積し、例えばＣＭＰ法により接続孔２５以外のバリアメタル膜２６およびタングステン膜２７を除去することによって接続孔２５の内部にタングステン膜２７を埋め込み、タングステン膜２７を主導電材料とするプラグを形成する。バリアメタル膜２６は、例えばチタン膜上に窒化チタン膜を積み重ねた積層膜である。
【００４５】
次に、シングルダマシン法により第１層目の配線および補強パターンを構成する第１層目のダミー配線を形成する。まず、図８に示すように、半導体基板１１の主面上にストッパ絶縁膜２８および配線形成用の絶縁膜２９を順次形成する。ストッパ絶縁膜２８は絶縁膜２９への溝加工の際にエッチングストッパとなる膜であり、絶縁膜２９に対してエッチング選択比を有する材料を用いる。ストッパ絶縁膜２８は、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とし、絶縁膜２９は低誘電率膜であり、例えば酸化珪素に炭素または水素を含む有機シリカガラス（ＳｉＯＣ）系の絶縁膜とすることができる。
【００４６】
次に、レジストパターンをマスクとしたドライエッチングによってストッパ絶縁膜２８および絶縁膜２９の所定の領域に配線溝３０を形成した後、半導体基板１１の主面上にバリアメタル膜３１を形成する。バリアメタル膜３１は、例えば窒化チタン膜、窒化タンタル膜、窒化タンタル膜上にタンタル膜を積み重ねた積層膜、または窒化タンタル膜上にルテニウム膜を積み重ねた積層膜である。続いてＣＶＤ法またはスパッタリング法によりバリアメタル膜３１上に銅のシード層を形成し、さらに電解めっき法を用いてシード層上に銅めっき膜を形成する。銅めっき膜により配線溝３０の内部を埋め込む。続いて配線溝３０以外の領域の銅めっき膜、シード層およびバリアメタル膜３１をＣＭＰ法により除去して、銅膜を主導電材料とする第１層目の配線Ｍ１およびダミー配線Ｄ１を形成する。
【００４７】
次に、デュアルダマシン法により第２層目の配線および補強パターンを構成する第２層目のダミー配線を形成する。まず、図９に示すように、半導体基板１１の主面上にキャップ絶縁膜３２および絶縁膜３３を順次形成する。キャップ絶縁膜３２は、絶縁膜３３に対してエッチング選択比を有する材料で構成され、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とすることができる。さらにキャップ絶縁膜３２は第１層目の配線Ｍ１を構成する銅の拡散を防止する保護膜としての機能を有している。絶縁膜３３は低誘電率膜であり、例えば有機シリカガラス系の絶縁膜とすることができる。
【００４８】
次に、孔形成用のレジストパターンをマスクとしたドライエッチングにより絶縁膜３３を加工する。この際、ストッパ絶縁膜３２がエッチングストッパとして機能する。さらに配線溝形成用のレジストパターンをマスクとしたドライエッチングにより絶縁膜３３を所定の深さまで加工する。続いて露出したキャップ絶縁膜３２をドライエッチングにより除去することにより、絶縁膜３３に接続孔３４および配線溝３５が形成される。
【００４９】
次に、接続孔３４および配線溝３５の内部を含む半導体基板１１の主面上にバリアメタル膜３６を形成する。バリアメタル膜３６は、例えば窒化チタン膜、窒化タンタル膜、窒化タンタル膜上にタンタル膜を積み重ねた積層膜、または窒化タンタル膜上にルテニウム膜を積み重ねた積層膜である。続いてＣＶＤ法またはスパッタリング法によりバリアメタル膜３６上に銅のシード層を形成し、さらに電解めっき法を用いてシード層上に銅めっき膜を形成する。銅めっき膜により接続孔３４および配線溝３５の内部を埋め込む。続いて接続孔３４および配線溝３５以外の領域の銅めっき膜、シード層およびバリアメタル膜３６をＣＭＰ法により除去して、銅膜を主導電材料とする第２層目の配線Ｍ２およびダミー配線Ｄ２を形成する。
【００５０】
その後、図１０に示すように、例えば前述した第２層目の配線Ｍ２およびダミー配線Ｄ２と同様な方法により、第３層目および第４層目の配線Ｍ３，Ｍ４および補強パターンを構成する第３層目および第４層目のダミー配線Ｄ３，Ｄ４を形成する。従って、第１層目〜第４層目の配線Ｍ１，Ｍ２，Ｍ３，Ｍ４は低誘電率の絶縁膜に覆われることにより、これら各層の配線Ｍ１，Ｍ２，Ｍ３，Ｍ４と低誘電率の絶縁膜との界面における剥がれの問題を有することになるが、半導体チップのコーナ部のマークパターン領域に第１層目〜第４層目のダミー配線Ｄ１，Ｄ２，Ｄ３，Ｄ４からなる補強パターンが形成されているので、上記剥がれの問題を解消することができる。
【００５１】
次に、第４層目よりも上層の配線、例えば第５層目および第６層目の配線を形成する。これら第５層目および第６層目の配線は、例えば電源用の配線であって、配線間の寄生容量の増大は大きな問題とならないため、これら第５層目および第６層目の配線を覆う絶縁膜に低誘電率膜を用いる必要はない。そこで、ここでは、上記配線を覆う絶縁膜に比誘電率が３．０よりも高い酸化シリコン膜を主として用いた。
【００５２】
まず、デュアルダマシン法により第５層目の配線およびマークパターンを構成するダミー配線を形成する。図１１に示すように、半導体基板１１の主面上にキャップ絶縁膜３７および絶縁膜３８を順次形成する。キャップ絶縁膜３７は、絶縁膜３８に対してエッチング選択比を有する材料で構成され、例えばプラズマＣＶＤ法により形成される窒化シリコン膜とすることができる。さらにキャップ絶縁膜３７は第４層目の配線Ｍ４を構成する銅の拡散を防止する保護膜としての機能を有している。絶縁膜３８は、例えばプラズマＣＶＤ法により形成されるＴＥＯＳ膜とすることができる。
【００５３】
次に、孔形成用のレジストパターンをマスクとしたドライエッチングにより絶縁膜３８を加工する。この際、ストッパ絶縁膜３７がエッチングストッパとして機能する。さらに配線溝形成用のレジストパターンをマスクとしたドライエッチングにより絶縁膜３８を所定の深さまで加工する。続いて露出したキャップ絶縁膜３７をドライエッチングにより除去することにより、絶縁膜３８に接続孔３９および配線溝４０が形成される。
【００５４】
次に、接続孔３９および配線溝４０の内部を含む半導体基板１１の主面上にバリアメタル膜４１を形成する。バリアメタル膜４１は、例えば窒化チタン膜、タンタル膜または窒化タンタル膜等である。続いてＣＶＤ法またはスパッタリング法によりバリアメタル膜４１上に銅のシード層を形成し、さらに電解めっき法を用いてシード層上に銅めっき膜を形成する。銅めっき膜により接続孔３９および配線溝４０の内部を埋め込む。続いて接続孔３４および配線溝３５以外の領域の銅めっき膜、シード層およびバリアメタル膜４１をＣＭＰ法により除去して、第５層目の配線Ｍ５およびダミー配線Ｄ５を形成する。
【００５５】
その後、図１２に示すように、例えば前述した第５層目の配線Ｍ５およびダミー配線Ｄ５と同様な方法により、第６層目の配線Ｍ６およびマークパターンを構成する第６層目のダミー配線Ｄ６を形成する。続いて第６層目の配線Ｍ６およびダミー配線Ｄ６上に窒化シリコン膜４２を形成し、窒化シリコン膜４２上に酸化シリコン膜４３を形成する。これら窒化シリコン膜４２および酸化シリコン膜４３は、外部からの水分や不純物の侵入防止およびα線の透過の抑制を行うパッシベーション膜として機能する。
【００５６】
次に、レジストパターンをマスクとしたエッチングにより窒化シリコン膜４２および酸化シリコン膜４３を加工して、第６層目の配線Ｍ６の一部（ボンディングパッド部）を露出させる。続いて露出した第６層目の配線Ｍ６上に金膜およびニッケル膜等の積層膜からなるバンプ下地電極４４を形成し、バンプ下地電極４４上に金または半田等からなるバンプ電極４５を形成することにより、本実施の形態１である６層配線を有するＣＭＯＳデバイスが略完成する。なお、このバンプ電極４５は外部接続用電極となる。この後、半導体ウエハから半導体チップＳＣに個々に切り分けられ、パッケージ基板等に実装されて半導体装置が完成するが、それらの説明は省略する。
【００５７】
（実施の形態２）
本実施の形態２による各種マークパターンおよび補強パターンの配置例を図１３および図１４を用いて説明する。図１３は本実施の形態２によるマークパターン領域の拡大平面図、図１４は本実施の形態２による多層配線を有する半導体装置に形成された各種マークパターンおよび補強パターンの配置例を示す断面図である。ここでは、８層配線を有する半導体装置を例示するが、配線層の数はこれに限定されるものではなく、２層以上の多層配線を有する半導体装置に適用することができる。
【００５８】
本実施の形態２と前述した実施の形態１とが相違する点は、マークパターン領域に形成される各種マークパターンと補強パターンとが同層の配線により形成されていることである。すなわち、前述の実施の形態１では、各種マークパターンを構成するダミー配線と補強パターンを構成するダミー配線とは互いに異なる層としていた。しかしながら、本実施の形態２では、図１３に示すように、マークパターン領域に形成された補強パターン（図１３中の網掛けのハッチング）６の一部を削除して、補強パターン６に用いるダミー配線と同層のダミー配線を用いて補強パターン６の中にマークパターン（図１３中のＸ印）１０を形成する。補強パターン６の平面形状は、例えば複数本のストライプまたは複数本のＬ字などであり、マークパターン１０の周辺のダミー配線の削除は、例えば設計工程における図形演算処理によって行われる。従って、マークパターン領域の断面を見た場合、マークパターンを構成するダミー配線と補強パターンを構成するダミー配線とは縦方向の同じ位置には配置されない。これにより、マークパターン領域の面積を増加させることなく、マークパターン領域にマークパターンと補強パターンを配置することができ、さらにマークパターンにも低誘電率膜の剥がれ防止の効果を持たせることができる。
【００５９】
本実施の形態２による多層配線は、前述した実施の形態１の８層配線と同様である。すなわち、第１層目の配線をシングルダマシン法により形成された銅配線、第２層目〜第８層目の配線をデュアルダマシン法により形成された銅配線により構成し、第１層目〜第４層目の配線（第４の配線群）を覆う絶縁膜に比誘電率膜が３．０以下の低誘電率膜、第５層目〜第８層目の配線（第５の配線群）を覆う絶縁膜に比誘電率が３．０よりも高い絶縁膜、例えば酸化シリコン膜を用いるとした。
【００６０】
図１４に示すように、第１層目〜第４層目の配線を覆う低誘電率膜５ａ，５ｂ，５ｃ，５ｄの剥がれを防止するために、マークパターン領域には第１層目〜第８層目のダミー配線Ｄ１〜Ｄ８からなる補強パターン６が形成されている。第１層目の配線と同層の銅膜を用いて補強パターン６を構成する第１層目のダミー配線Ｄ１が形成され、以下同様に、第２層目の配線と同層の銅膜を用いて補強パターン６を構成する第２層目のダミー配線Ｄ２が形成され、第３層目の配線と同層の銅膜を用いて補強パターン６を構成する第３層目のダミー配線Ｄ３が形成され、第４層目の配線と同層の銅膜を用いて補強パターン６を構成する第４層目のダミー配線Ｄ４が形成され、第５層目の配線と同層の銅膜を用いて補強パターン６を構成する第５層目のダミー配線Ｄ５が形成され、第６層目の配線と同層の銅膜を用いて補強パターン６を構成する第６層目のダミー配線Ｄ６が形成され、第７層目の配線と同層の銅膜を用いて補強パターン６を構成する第７層目のダミー配線Ｄ７が形成され、第８層目の配線と同層の銅膜を用いて補強パターン６を構成する第８層目のダミー配線Ｄ８が形成されている。
【００６１】
さらに、第１層目のダミー配線Ｄ１と第２層目のダミー配線Ｄ２とは第２層目のダミー配線Ｄ２と一体に形成される接続部材によって接続され、第２層目のダミー配線Ｄ２と第３層目のダミー配線Ｄ３とは第３層目のダミー配線Ｄ３と一体に形成される接続部材によって接続され、第３層目のダミー配線Ｄ３と第４層目のダミー配線Ｄ４とは第４層目のダミー配線Ｄ４と一体に形成される接続部材によって接続され、第４層目のダミー配線Ｄ４と第５層目のダミー配線Ｄ５とは第５層目のダミー配線Ｄ５と一体に形成される接続部材によって接続され、第５層目のダミー配線Ｄ５と第６層目のダミー配線Ｄ６とは第６層目のダミー配線Ｄ６と一体に形成される接続部材によって接続され、第６層目のダミー配線Ｄ６と第７層目のダミー配線Ｄ７とは第７層目のダミー配線Ｄ７と一体に形成される接続部材によって接続され、第７層目のダミー配線Ｄ７と第８層目のダミー配線Ｄ８とは第８層目のダミー配線Ｄ８と一体に形成される接続部材によって接続されている。従って、低誘電率膜５ａ，５ｂ，５ｃ，５ｄの剥がれを防止するために形成される第１層目〜第８層目のダミー配線Ｄ１〜Ｄ８（ダミー配線群）からなる補強パターン６は全て繋がった構造となっている。
【００６２】
マークパターン５０も第１層目〜第８層目のダミー配線Ｄ１〜Ｄ８を用いて上記補強パターン６と同様に、マークパターン領域に形成することができる。マークパターン５０は、位置認識用マーク、製品型名、ロゴマーク等である。なお、図１４に示したマークパターン５０は、全層の配線（第１層目〜第８層目の配線）とそれぞれ同層のダミー配線Ｄ１〜Ｄ８を用いて構成したが、必ずしも全層により構成する必要はなく、一部の層を入れずにマークパターン５０を構成することもできる。しかし、一部の層を抜くとマークパターン５０の補強効果が低減するので、全層によりマークパターン５０を構成するのが望ましい。
【００６３】
このように、本実施の形態２によれば、マークパターン領域に形成された補強パターン６の一部を削除して、補強パターン６に用いるダミー配線と同じ層のダミー配線を用いて補強パターン６の中にマークパターン５０を形成する。これにより、マークパターン領域にマークパターン５０と補強パターン６とを集約して配置することができるので、低誘電率膜の剥がれの防止と同時に、チップ面積の縮小を図ることができる。
【００６４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６５】
例えば、前記実施の形態では、多層配線を全てダマシン銅配線としたが、これに限定されるものではなく、例えば配線材料にアルミニウム合金膜を用いて、リソグラフィとエッチングにより形成される配線を有する半導体装置にも適用することができる。
【産業上の利用可能性】
【００６６】
本発明は、半導体チップのコーナ部に補強パターンを備える半導体装置に適用することができる。
【図面の簡単な説明】
【００６７】
【図１】本実施の形態１によるマークパターン領域を示す半導体チップの全体図である。
【図２】本実施の形態１によるマークパターン領域の拡大平面図である。
【図３】（ａ）、（ｂ）および（ｃ）は、それぞれ本実施の形態１による多層配線を有する半導体装置に形成された各種マークパターンおよび補強パターンの第１配置例、第２配置例および第３配置例を示す断面図である。
【図４】本実施の形態１による半導体装置の製造方法を示す要部断面図である。
【図５】図４に続く半導体装置の製造工程中の図４と同じ箇所の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の図４と同じ箇所の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の図４と同じ箇所の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の図４と同じ箇所の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の図４と同じ箇所の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の図４と同じ箇所の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の図４と同じ箇所の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の図４と同じ箇所の要部断面図である。
【図１３】本実施の形態２によるマークパターン領域の拡大平面図である。
【図１４】本実施の形態２による多層配線を有する半導体装置に形成された各種マークパターンおよび補強パターンの配置例を示す断面図である。
【符号の説明】
【００６８】
１  ダイシングライン領域
２  マークパターン領域
３  集積回路領域
４  ガードリング
５ａ，５ｂ，５ｃ，５ｄ  低誘電率膜
６  補強パターン
７，８，９，１０  マークパターン
１１  半導体基板
１２  素子分離領域
１３  ｐ型ウェル
１４  ｎ型ウェル
１５  ゲート絶縁膜
１６ｎ，１６ｐ  ゲート電極
１７  ソース・ドレイン拡張領域
１８  ソース・ドレイン拡張領域
１９  酸化シリコン膜
２０  サイドウォール
２１  ソース・ドレイン拡散領域
２２  ソース・ドレイン拡散領域
２３  ニッケルシリサイド層
２４ａ  第１絶縁膜
２４ｂ  第２絶縁膜
２５  接続孔
２６  バリアメタル膜
２７  タングステン膜
２８  ストッパ絶縁膜
２９  絶縁膜
３０  配線溝
３１  バリアメタル膜
３２  キャップ絶縁膜
３３  絶縁膜
３４  接続孔
３５  配線溝
３６  バリアメタル膜
３７  キャップ絶縁膜
３８  絶縁膜
３９  接続孔
４０  配線溝
４１  バリアメタル膜
４２  窒化シリコン膜
４３  酸化シリコン膜
４４  バンプ下地電極
４５  バンプ電極
５０  マークパターン
Ｄ１〜Ｄ８  ダミー配線
Ｍ１〜Ｍ６  配線
ＳＣ  半導体チップ
【図１】
2008066545.tif 000003
【図２】
2008066545.tif 000004
【図３】
2008066545.tif 000005
【図４】
2008066545.tif 000006
【図５】
2008066545.tif 000007
【図６】
2008066545.tif 000008
【図７】
2008066545.tif 000009
【図８】
2008066545.tif 000010
【図９】
2008066545.tif 000011
【図１０】
2008066545.tif 000012
【図１１】
2008066545.tif 000013
【図１２】
2008066545.tif 000014
【図１３】
2008066545.tif 000015
【図１４】
2008066545.tif 000016