(57)【要約】【課題】実施例は、ダミーパターン間のオーバーラップが可能な新しい模様のダミーパターンを提供することができる半導体素子及びその製造方法を提供することを目的とする。【解決手段】実施例による半導体素子は、基板上に形成された第１ダミーパターンと、前記第１ダミーパターンとオーバーラップされるように形成された第２ダミーパターンと、及び前記第１ダミーパターンと前記第２ダミーパターンとを電気的に連結するように形成された第３ダミーパターンとを含むことを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に形成された第１ダミーパターンと、
前記第１ダミーパターンとオーバーラップされるように形成された第２ダミーパターンと、及び
前記第１ダミーパターンと前記第２ダミーパターンとを電気的に連結するように形成された第３ダミーパターンと、を含むことを特徴とする半導体素子。
【請求項２】
前記第３ダミーパターン上に形成された第４ダミーパターンをさらに含むことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第３ダミーパターンは、
前記第１ダミーパターンと前記第４ダミーパターンとを連結する第５ダミーパターンと、及び
前記第２ダミーパターンと前記第４ダミーパターンとを連結する第６ダミーパターンと、を含むことを特徴とする請求項２に記載の半導体素子。
【請求項４】
前記第３ダミーパターンは、
前記第２ダミーパターンのエッジと前記第１ダミーパターンとを連結するように形成されたことを特徴とする請求項１に記載の半導体素子。
【請求項５】
前記第３ダミーパターンは、
前記第１ダミーパターンのエッジと前記第２ダミーパターンとを連結するように形成されたことを特徴とする請求項１に記載の半導体素子。
【請求項６】
前記第１ダミーパターンはアクティブダミーパターンであり、前記第２ダミーパターンはポリダミーパターンであり、前記第３ダミーパターンはコンタクトダミーパターンであることを特徴とする請求項１に記載の半導体素子。
【請求項７】
前記第４ダミーパターンはメタルダミーパターンであることを特徴とする請求項２に記載の半導体素子。
【請求項８】
基板上に第１ダミーパターンを形成する段階と、
前記第１ダミーパターンとオーバーラップされるように第２ダミーパターンを形成する段階と、及び
前記第１ダミーパターンと前記第２ダミーパターンとを電気的に連結する第３ダミーパターンを形成する段階と、を含むことを特徴とする半導体素子の製造方法。
【請求項９】
前記第３ダミーパターンを形成した後、
前記第３ダミーパターン上に形成される第４ダミーパターンを形成する段階をさらに含むことを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１０】
前記第３ダミーパターンを形成する段階は、
前記第１ダミーパターンと前記第４ダミーパターンとを連結する第５ダミーパターンとを形成する段階と、及び
前記第２ダミーパターンと前記第４ダミーパターンとを連結する第６ダミーパターンを形成する段階と、を含むことを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１１】
前記第３ダミーパターンを形成する段階は、
前記第２ダミーパターンのエッジと前記第１ダミーパターンとを連結するように形成することを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１２】
前記第３ダミーパターンを形成する段階は、
前記第１ダミーパターンのエッジと前記第２ダミーパターンとを連結するように形成することを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１３】
前記第１ダミーパターンはアクティブダミーパターンであり、前記第２ダミーパターンはポリダミーパターンであり、前記第３ダミーパターンはコンタクトダミーパターンであり、前記第４ダミーパターンはメタルダミーパターンであることを特徴とする請求項９に記載の半導体素子の製造方法。
【請求項１４】
基板上の第１領域に形成されたメインパターンと、
前記メインパターンが形成された領域以外の第２領域にオーバーラップされて形成されたダミーパターンと、を含むことを特徴とする半導体素子。
【請求項１５】
前記メインパターンはメタルメインパターンであることを特徴とする請求項１４に記載の半導体素子。
【請求項１６】
前記オーバーラップされて形成されたダミーパターンは、
前記基板上に形成された第１ダミーパターンと、
前記第１ダミーパターンとオーバーラップされるように形成された第２ダミーパターンと、及び
前記第１ダミーパターンと前記第２ダミーパターンとを電気的に連結するように形成された第３ダミーパターンと、を含むことを特徴とする請求項１５に記載の半導体素子。
【請求項１７】
前記第３ダミーパターン上に形成された第４ダミーパターンをさらに含むことを特徴とする請求項１６に記載の半導体素子。
【請求項１８】
前記第３ダミーパターンは、
前記第１ダミーパターンと前記第４ダミーパターンとを連結する第５ダミーパターンと、及び
前記第２ダミーパターンと前記第４ダミーパターンとを連結する第６ダミーパターンと、を含むことを特徴とする請求項１７に記載の半導体素子。
【請求項１９】
前記第３ダミーパターンは、
前記第２ダミーパターンのエッジと前記第１ダミーパターンとを連結するように形成されたことを特徴とする請求項１６に記載の半導体素子。
【請求項２０】
前記第３ダミーパターンは、
前記第１ダミーパターンのエッジと前記第２ダミーパターンとを連結するように形成されたことを特徴とする請求項１６に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
実施例は、半導体素子及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体素子は一般的に多層構造をなしているし、このような多層構造の各層はスパッタリング、化学気相蒸着などの方法によって形成されて、リソグラフィー工程を経ってパターニングされる。
【０００３】
ところが、半導体素子の基板上でのパターンの大きさ、パターン密度などの差によって多くの問題の発生する場合があって、ダミーパターン(Dummy Pattern)をメインパターン(Main Pattern)と共に形成する技術が発展して来た。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
実施例は、ダミーパターン間のオーバーラップが可能な新しい模様のダミーパターンを提供することができる半導体素子及びその製造方法を提供しようとする。
【０００５】
また、実施例はダミーパターン間のオーバーラップができることでダミーパターンの密度を高めることにより、メインパターンとダミーパターンとの間のパターンの均一性を確保することができる半導体素子及びその製造方法を提供しようとする。
【０００６】
また、実施例はパターンの密度を高めることができる半導体素子及びその製造方法を提供しようとする。
【０００７】
また、実施例は設計工程及び製造工程を単純化することができる半導体素子及びその製造方法を提供しようとする。
【課題を解決するための手段】
【０００８】
実施例による半導体素子は、基板上に形成された第１ダミーパターンと、前記第１ダミーパターンとオーバーラップされるように形成された第２ダミーパターンと、及び前記第１ダミーパターンと前記第２ダミーパターンとを電気的に連結するように形成された第３ダミーパターンとを含むことを特徴とする。
【０００９】
また、実施例による半導体素子の製造方法は基板上に第１ダミーパターンを形成する段階と、前記第１ダミーパターンとオーバーラップされるように第２ダミーパターンを形成する段階と、及び前記第１ダミーパターンと前記第２ダミーパターンとを電気的に連結する第３ダミーパターンを形成する段階とを含むことを特徴とする。
【００１０】
また、実施例による半導体素子は、基板上の第１領域に形成されたメインパターンと、該メインパターンが形成された領域以外の第２領域にオーバーラップされて形成されたダミーパターンと、を含むことを特徴とする。
【発明の効果】
【００１１】
ダミーパターン間のオーバーラップが可能な新しい模様のダミーパターンを提供できる。
【発明を実施するための最良の形態】
【００１２】
以下、実施例による半導体素子及びその製造方法を添付された図面を参照して説明する。
【００１３】
(第１実施例)
図１は、第１実施例による半導体素子の平面図であり、図２は第１実施例による半導体素子のＩ-Ｉ'線による断面図である。
【００１４】
第１実施例による半導体素子は、基板１０５上に形成された第１ダミーパターン１０１と、該第１ダミーパターン１０１とオーバーラップされるように形成された第２ダミーパターン２０２と、及び前記第１ダミーパターン１０１と前記第２ダミーパターン２０２とを電気的に連結するように形成された第３ダミーパターン１０３と、を含むことを特徴とする。
【００１５】
また、第１実施例は前記第３ダミーパターン１０３上に形成された第４ダミーパターン１０４をさらに含むことができる。
【００１６】
この時、第１ダミーパターン１０１、第２ダミーパターン２０２、第３ダミーパターン１０３及び第４ダミーパターン１０４はオーバーラップされて形成されたダミーパターン１００と指称することができる。
【００１７】
第１実施例で、前記第１ダミーパターン１０１はアクティブダミーパターンであり、前記第２ダミーパターン２０２はポリダミーパターンであり、前記第３ダミーパターン１０３はコンタクトダミーパターンであり、前記第４ダミーパターン１０４はメタルダミーパターンであることができるが、これに限定されるものではない。
【００１８】
第１実施例による半導体素子によると、コンタクトダミーパターンによって寄生キャパシタンスを防止することで、ダミーパターン間のオーバーラップが可能な新しい模様のダミーパターンを提供することができる。
【００１９】
例えば、前記第３ダミーパターン１０３は、前記第１ダミーパターン１０１と前記第４ダミーパターン１０４を連結する第５ダミーパターン１０３a及び前記第２ダミーパターン２０２と前記第４ダミーパターン１０４とを連結する第６ダミーパターン１０３bを含むことができる。
【００２０】
すなわち、前記第５ダミーパターン１０３a及び前記第６ダミーパターン１０３bのコンタクトダミーパターンによって第１ダミーパターン１０１と第２ダミーパターン２０２との間のオーバーラップにもかかわらず、キャパシタンスの差が発生しなくてダミーパターン間のオーバーラップが可能な新しい模様のダミーパターンを提供することができる。
【００２１】
以下、図２及び図３Ａないし図３Ｄを参照して第１実施例による半導体素子の製造方法を説明する。
【００２２】
まず、図３Ａのように基板１０５上に第１ダミーパターン１０１を形成する。前記第１ダミーパターン１０１はアクティブダミーパターンであることができるが、これに限定されるものではない。
【００２３】
以後、図２のように前記第１ダミーパターン１０１とオーバーラップされるように第２ダミーパターン２０２を形成する。
【００２４】
この時、図３Ｂのように前記第２ダミーパターン２０２は、前記第１ダミーパターン１０１を収縮したパターンを利用して形成することができる。前記第２ダミーパターン２０２はポリダミーパターンであることができるが、これに限定されるものではない。
【００２５】
従来には、ダミーパターンの間にオーバーラップされる場合キャパシタンスの発生によってダミーパターンの間のオーバーラップが許されなかったが、本発明の実施例ではダミーパターンの間のオーバーラップが可能であるという特徴がある。
【００２６】
すなわち、図２及び図３Ｃ、図３Ｄのように前記第１ダミーパターン１０１と前記第２ダミーパターン２０２とを電気的に連結する第３ダミーパターン１０３を形成する。前記第３ダミーパターン１０３はコンタクトダミーパターンであることができるが、これに限定されるものではない。
【００２７】
例えば、前記第３ダミーパターン１０３を形成する段階は、前記第１ダミーパターン１０１と連結される第５ダミーパターン１０３aを形成する段階及び前記第２ダミーパターン２０２と連結される第６ダミーパターン１０３bを形成する段階を含むことができる。
【００２８】
次に、前記第３ダミーパターン１０３上に形成される第４ダミーパターン１０４を形成する段階を進行することができる。前記第４ダミーパターン１０４はメタルダミーパターンであることができるし、前記第１ダミーパターン１０１と前記第２ダミーパターン２０２とが第３ダミーパターン１０３によって電気的に連結されるようにすることができる。
【００２９】
第１実施例によると、コンタクトダミーパターンによって寄生キャパシタンスを防止することで、ダミーパターン間のオーバーラップが可能な新しい模様のダミーパターンを提供することができる半導体素子及びその製造方法を提供することができる效果がある。
【００３０】
また、第１実施例はダミーパターン間のオーバーラップができることで、ダミーパターンの密度を高めることでメインパターンとダミーパターンとの間のパターンの均一性を確保することができる效果がある。
【００３１】
また、第１実施例はダミーパターンの間の置き換え工程によって設計工程及び製造工程を単純化することができる效果がある。
【００３２】
(第２実施例)
図４は、第２実施例による半導体素子の平面図であり、図５は第２実施例による半導体素子のＩＩ-ＩＩ'線に沿った断面図である。
【００３３】
第２実施例による半導体素子は、前記第１実施例による半導体素子の特徴を採用することができる。
【００３４】
例えば、第２実施例による半導体素子は、基板２０５上に形成された第１ダミーパターン２０１と、前記第１ダミーパターン２０１とオーバーラップされるように形成された第２ダミーパターン２０２と、及び前記第１ダミーパターン２０１と前記第２ダミーパターン２０２とを電気的に連結するように形成された第３ダミーパターン２０３とを含むことができる。
【００３５】
また、第２実施例は前記第３ダミーパターン２０３上に形成された第４ダミーパターン２０４をさらに含むことができる。
【００３６】
この時、前記第１ダミーパターン２０１はアクティブダミーパターンであり、前記第２ダミーパターン２０２はポリダミーパターンであり、前記第３ダミーパターン２０３はコンタクトダミーパターンであり、前記第４ダミーパターン２０４はメタルダミーパターンであることができるが、これに限定されるものではない。
【００３７】
この時、第１ダミーパターン２０１、第２ダミーパターン２０２、第３ダミーパターン２０３及び第４ダミーパターン２０４は、第２実施例でのオーバーラップされて形成されたダミーパターン２００と指称することができる。
【００３８】
一方、第２実施例は第３ダミーパターン２０３が形成される形態に前記第１実施例と異なる特徴がある。
【００３９】
例えば、図４及び図５のように前記第３ダミーパターン２０３は、前記第２ダミーパターン２０２のエッジと前記第１ダミーパターン２０１とを連結するように形成されることができるが、これに限定されるものではない。
【００４０】
すなわち、前記第３ダミーパターン２０３は前記第１ダミーパターン２０１のエッジと前記第２ダミーパターン２０２とを連結するように形成されることもできる。
【００４１】
第２実施例による半導体素子及びその製造方法は、コンタクトダミーパターンによって寄生キャパシタンスを防止することで、ダミーパターン間のオーバーラップが可能な新しい模様のダミーパターンを提供することができる。
【００４２】
すなわち、前記第３ダミーパターン２０３のコンタクトダミーパターンによって第１ダミーパターン２０１と第２ダミーパターン２０２との間のオーバーラップにもかかわらずキャパシタンスの差が発生しなくて、ダミーパターン間のオーバーラップが可能な新しい模様のダミーパターンを提供することができる。
【００４３】
(第３実施例)
図６は、第３実施例による半導体素子の平面図である。
【００４４】
第３実施例による半導体素子は、基板３００上の第１領域３１０に形成されたメインパターン３０５と、前記メインパターン３０５が形成された領域以外の第２領域３２０にオーバーラップされて形成されたダミーパターン１００とを含むことを特徴とする。
【００４５】
この時、前記メインパターン３０５はメタルメインパターンであることができるが、これに限定されるものではない。一方、前記第１領域３１０は前記メインパターン３０５によるダミーパターン禁止領域であることができる。
【００４６】
第３実施例は、ダミーパターン間のオーバーラップが可能な第２領域３２０とオーバーラップが不可能な第１領域３１０とを区別してダミーパターンを挿入することで、パターンの密度を顕著に高めることができる效果がある。
【００４７】
一方、前記オーバーラップされて形成されたダミーパターンは、前記第１実施例及び第２実施例による半導体素子でのオーバーラップされて形成されたダミーパターン１００、２００を採用することができる。
【００４８】
例えば、前記オーバーラップされて形成されたダミーパターンは、前記基板３００上に形成された第１ダミーパターン１０１、２０１と、前記第１ダミーパターン１０１、２０１とオーバーラップされるように形成された第２ダミーパターン１０２、２０２と、及び前記第１ダミーパターン１０１、２０１と前記第２ダミーパターン１０２、２０２とを電気的に連結するように形成された第３ダミーパターン１０３、２０３とを含むことができる。また、前記第３ダミーパターン１０３、２０３上に形成された第４ダミーパターン１０４、２０４とをさらに含むことができる。
【００４９】
例えば、前記第１実施例でオーバーラップされたダミーパターン１００を採用する場合、前記第３ダミーパターン１０３は、前記第１ダミーパターン１０１と前記第４ダミーパターン１０４を連結する第５ダミーパターン１０３a及び前記第２ダミーパターン２０２と前記第４ダミーパターン１０４を連結する第６ダミーパターン１０３bを含むことができる。
【００５０】
また、例えば、前記第２実施例でのオーバーラップされたダミーパターン２００を採用する場合、前記第３ダミーパターン２０３は、前記第２ダミーパターン２０２のエッジと前記第１ダミーパターン２０１を連結するようになることができる。または、前記第３ダミーパターン２０３は前記第１ダミーパターン２０１のエッジと前記第２ダミーパターン２０２とを連結するように形成されることができる。
【００５１】
第３実施例では、ダミーパターン間のオーバーラップが可能な領域とオーバーラップが不可能な領域とを区別してダミーパターンを挿入することで、パターンの密度を顕著に高めることができる效果がある。
【００５２】
例えば、メタルメインパターンが形成された領域にはメタルダミーパターンが形成されることができないために、アクティブダミーパターンとポリダミーパターンがオーバーラップされて形成されることができない。これによってオーバーラップが許容される領域にオーバーラップされたダミーパターンを形成することで、パターンの密度を顕著に高めることができる效果がある。
【００５３】
以上で説明したところのように実施例によると、コンタクトダミーパターンによって寄生キャパシタンスを防止することで、ダミーパターン間のオーバーラップが可能な新しい模様のダミーパターンを提供することができる半導体素子及びその製造方法を提供することができる效果がある。
【００５４】
また、実施例はダミーパターン間のオーバーラップができることで、ダミーパターンの密度を高めることで、メインパターンとダミーパターンとの間のパターンの均一性を確保することができる效果がある。
【００５５】
また、実施例はダミーパターンの間の置き換え工程によって設計工程及び製造工程を単純化することができる效果がある。
【００５６】
また、実施例はダミーパターン間のオーバーラップが可能な領域とオーバーラップが不可能な領域とを区別してダミーパターンを挿入することで、パターンの密度を顕著に高めることができる效果がある。
【００５７】
以上では本発明を実施例によって詳細に説明したが、本発明は実施例によって限定されず、本発明が属する技術分野において通常の知識を有するものであれば、本発明の思想と精神を離れることなく、本発明を修正または変更して実施できる。
【図面の簡単な説明】
【００５８】
【図１】第１実施例による半導体素子の平面図である。
【図２】第１実施例による半導体素子の断面図である。
【図３Ａ】第１実施例による半導体素子の製造方法の概念図である。
【図３Ｂ】第１実施例による半導体素子の製造方法の概念図である。
【図３Ｃ】第１実施例による半導体素子の製造方法の概念図である。
【図３Ｄ】第１実施例による半導体素子の製造方法の概念図である。
【図４】第２実施例による半導体素子の平面図である。
【図５】第２実施例による半導体素子の断面図である。
【図６】第３実施例による半導体素子の平面図である。
【符号の説明】
【００５９】
１０１・・第１ダミーパターン、１０３・・第３ダミーパターン、１０３a・・第５ダミーパターン、１０３b・・第６ダミーパターン、１０４・・第４ダミーパターン、１０５・・基板、２０２・・第２ダミーパターン。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
2008283188.tif 000008
【図４】
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【図５】
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【図６】
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