(57)【要約】【課題】回路規模が小さく、電源電圧の低下を高精度に検知することができる低電圧検知回路を提供する。【解決手段】従来例の低電圧検知回路２０の代わりに、電圧フォロワー型オペアンプ３０、Ａ／Ｄ変換器３２を利用して低電圧検知を行うようにした。即ち、基準電圧発生回路１４から基準電圧Ｖｒｅｆは電圧フォロワー型オペアンプ３０を通して、Ａ／Ｄ変換器３２に印加される。電圧フォロワー型オペアンプ３０を用いるのは出力インピーダンスを下げるためである。基準電圧Ｖｒｅｆは電源電圧Ｖｄｄに依存せず、Ａ／Ｄ変換器３２の変換値（デジタル値）は電源電圧Ｖｄｄに依存して変化することから、その変換値により、電源電圧Ｖｄｄを検知することができる。そして、レジスタ２３にセットされたＡ／Ｄ変換器３２の変換値（デジタル値）をフラグとして、従来と同様にマイクロコンピュータの状態設定が行われる。【選択図】図１
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【特許請求の範囲】
【請求項１】
電源電圧に依存しない基準電圧を出力する基準電圧発生回路と、前記基準電圧をデジタル値に変換するＡ／Ｄ変換器とを備え、前記Ａ／Ｄ変換器が出力するデジタル値に基づいて電源電圧を検知することを特徴とする低電圧検知回路。
【請求項２】
前記Ａ／Ｄ変換器は、電源電圧を分圧して複数の分圧電圧を発生するラダー抵抗と、前記基準電圧と前記分圧電圧とを比較するコンパレータと、前記コンパレータの比較結果に応じて前記分圧電圧を選択する制御回路とを備えることを特徴とする請求項１に記載の低電圧検知回路。
【請求項３】
前記基準電圧発生回路の出力を電圧フォロワー型のオペアンプを通して前記Ａ／Ｄ変換器に印加したことを特徴とする請求項１、２に記載の低電圧検知回路。
【請求項４】
電源電圧に応じた検知レベルを可変に設定可能な検知レベル設定回路と、前記基準電圧と前記検知レベルを比較して、前記検知レベルが前記基準電圧以下になった時にリセットパルスを出力する低電圧検知リセット回路を備えることを特徴とする請求項１、２、３に記載の低電圧検知回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に供給される電源電圧の低下を検知する低電圧検知回路に関する。
【背景技術】
【０００２】
従来マイクロコンピュータにおいて、電源電圧の低下を検知してリセットパルスを発生する低電圧検知リセット回路と、リセットパルスが発生する前に事前に電源電圧の低下を検知して、マイクロコンピュータの各種の状態設定を行うための低電圧検知回路が内蔵されていた。
【０００３】
図５はそのような低電圧検知回路の回路図である。１０はプログラマブル低電圧検知リセット回路であり、第１の比較回路１１、電源電圧Ｖｄｄに応じた第１の検知レベルを可変に設定可能な第１の検知レベル設定回路１３を備える。第１の比較回路１１の＋端子には基準電圧発生回路１４から電源電圧Ｖｄｄに依存しない基準電圧Ｖｒｅｆ（１．０Ｖ〜１．５Ｖ）が印加され、第１の比較回路１１の−端子には第１の検知レベル設定回路１３から第１の検知レベルが印加される。基準電圧発生回路１４はいわゆるバンドギャップ型の基準電圧発生回路で構成することができる。
【０００４】
第１の検知レベル設定回路１３の第１の検知レベルは、レジスタ１５からのｎビットの制御信号に応じて２ｎ通りに設定することができる。レジスタ１５にはマイクロコンピュータのバスライン１６を通して制御データがセットされる。第１の検知レベルは、例えば電源電圧Ｖｄｄが２．５Ｖの時に基準電圧Ｖｒｅｆを出力するように設定されると、電源電圧Ｖｄｄが２．５Ｖ以下に低下すると、第１の比較回路１１はリセットパルスを出力する。このリセットパルスによりマイクロコンピュータはリセットされる。
【０００５】
２０は、低電圧検知回路であり、第２の比較回路２１、電源電圧Ｖｄｄに応じた第２の検知レベルを可変に設定可能な第２の検知レベル設定回路２２を備える。第２の比較回路２１の＋端子には基準電圧発生回路１４から基準電圧Ｖｒｅｆが印加され、第２の比較回路２１の−端子には第２の検知レベル設定回路２２から第２の検知レベルが印加される。第２の検知レベル設定回路２２の第２の検知レベルは、通常、第１の検知レベル設定回路１３の第１の検知レベルより大きく設定される。第２の比較回路２１の出力はバスライン１６に接続されたレジスタ２３に出力され、保持される。
【０００６】
この回路によれば、電源電圧Ｖｄｄが低下して第２の検知レベルが基準電圧Ｖｒｅｆ以下になると、低電圧検知回路２０がそれを検知して、レジスタ２３がセットされる。そして、レジスタ２３にセットされたデータをフラグとして、マイクロコンピュータの状態設定が行われる。例えばマイクロコンピュータはＨＡＬＴモードに設定されたり、データの待避が行われたりする。そして、電源電圧Ｖｄｄがさらに低下して第１の検知レベルが基準電圧Ｖｒｅｆ以下になると、プログラマブル低電圧検知リセット回路１０からリセットパルスが発生し、マイクロコンピュータはリセットされる。したがって、この回路によれば、リセットパルスが発生する前に電源電圧Ｖｄｄの低下を検知して、マイクロコンピュータの状態設定をすることが可能になる。
【特許文献１】特開２００３−６９３４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した回路では、電源電圧Ｖｄｄの低下を検知するための専用の低電圧検知回路２０を必要とするため、回路規模が大きくなるという問題があった。
【課題を解決するための手段】
【０００８】
本発明の低電圧検知回路は、上述の課題に鑑みてなされたものであり、電源電圧に依存しない基準電圧を出力する基準電圧発生回路と、前記基準電圧をデジタル値に変換するＡ／Ｄ変換器とを備え、前記Ａ／Ｄ変換器が出力するデジタル値に基づいて電源電圧を検知することを特徴とする。
【０００９】
本発明によれば、基準電圧（アナログ値）は電源電圧に依存せず、Ａ／Ｄ変換器の変換値（デジタル値）は電源電圧に依存して変化することから、その変換値により、電源電圧を検知することができる。
【発明の効果】
【００１０】
本発明の低電圧検知回路によれば、マイクロコンピュータ等に内蔵されているＡ／Ｄ変換器を利用して電源電圧の低下を検知しているので、回路規模が小さく、電源電圧の低下を高精度に検知することが可能になる。
【発明を実施するための最良の形態】
【００１１】
本発明の実施の形態について図面を参照して説明する。本発明の低電圧検知回路は、基準電圧発生回路の基準電圧ＶｒｅｆをＡ／Ｄ変換器でＡ／Ｄ変換し、その変換値（デジタル値）に基づいて電源電圧Ｖｄｄを検知するようにしたものである。以下、その具体的な回路構成について、図１〜図３を参照して説明する。
【００１２】
図１に示すように、プログラマブル低電圧検知リセット回路１０は、比較回路１１、電源電圧Ｖｄｄに応じた検知レベルを可変に設定可能な検知レベル設定回路１３を備える。比較回路１１の＋端子には基準電圧発生回路１４から電源電圧Ｖｄｄに依存しない基準電圧Ｖｒｅｆ（１．０Ｖ〜１．５Ｖ）が印加され、比較回路１１の−端子には検知レベル設定回路１３から検知レベルが印加される。
【００１３】
本発明の回路は、従来例の低電圧検知回路２０の代わりに、電圧フォロワー型オペアンプ３０、Ａ／Ｄ変換器３２を利用して低電圧検知を行うようにした。即ち、基準電圧発生回路１４から基準電圧Ｖｒｅｆは電圧フォロワー型オペアンプ３０を通して、Ａ／Ｄ変換器３２に印加される。電圧フォロワー型オペアンプ３０を用いるのは出力インピーダンスを下げるためである。基準電圧Ｖｒｅｆは電源電圧Ｖｄｄに依存せず、Ａ／Ｄ変換器３２の変換値（デジタル値）は電源電圧Ｖｄｄに依存して変化することから、その変換値により、電源電圧Ｖｄｄを検知することができる。そして、レジスタ２３にセットされたＡ／Ｄ変換器３２の変換値（デジタル値）をフラグとして、従来と同様にマイクロコンピュータの状態設定が行われる。
【００１４】
電圧フォロワー型オペアンプ３０はＰＭＯＳ３１がオンすると活性化され、オフすると不活性となる。ＰＭＯＳ３１のオンオフは、レジスタ１５から制御信号ＣＳ１によって制御される。電圧フォロワー型オペアンプ３０は検知回路のテスト用にマイクロコンピュータに内蔵されており、Ａ／Ｄ変換器３２も通常、マイクロコンピュータの周辺回路として内蔵されているので、それらを利用することで、回路規模が小さく、精度が高い低電圧検知回路を提供することができる。
【００１５】
検知レベル設定回路１３の回路例について、図２を参照して説明する。この回路は、電源電圧Ｖｄｄを分圧するｎ個のラダー抵抗Ｒ１，Ｒ２，・・・Ｒｎと、ラダー抵抗の各接続点の電圧である検知レベルを取り出すための（ｎ−１）個のトランスミッションゲートＴＧ１，ＴＧ２，・・ＴＧｎ−１、レジスタ１５から制御信号ＣＳ２に応じてトランスミッションゲートＴＧ１，ＴＧ２，・・ＴＧｎ−１のオンオフを制御する検知レベルデコーダＫＤを備える。
【００１６】
次に、Ａ／Ｄ変換器３２の回路例について、図３を参照して説明する。このＡ／Ｄ変換器３２はコンパレータ部と、ラダー抵抗によるＤ／Ａ変換部を用いたものである。Ｄ／Ａ変換部は、電源電圧Ｖｄｄを分圧するｎ個のラダー抵抗ＲＸ１，ＲＸ２，・・・ＲＸｎと、ラダー抵抗の各接続点の電圧を出力電圧ＤＡｏｕｔとして取り出すための（ｎ−１）個のトランスミッションゲートＴＧＸ１，ＴＧＸ２，・・ＴＧＸｎ−１、Ｄ／Ａ変換結果に応じて、トランスミッションゲートＴＧＸ１，ＴＧＸ２，・・ＴＧＸｎ−１を選択的にオンさせる制御回路ＣＯＮＴからなる。
【００１７】
コンパレータ部は、Ｄ／Ａ変換部の出力電圧ＤＡｏｕｔとアナログ入力電圧ＡＮＩＮ（＝基準電圧Ｖｒｅｆ）とを比較する機能を有しており、２段のチョッパ型コンパレータで構成されている。１段目のチョッパ型コンパレータは、データサンプリング信号ＤＡＴＡＳＡＭＰに応じてオンし、アナログ入力電圧ＡＮＩＮ（＝基準電圧Ｖｒｅｆ）を第１のキャパシタＣ１に印加するトランスミッションゲートＴＧ３、リファレンスサンプリング信号ＲＥＦＳＡＭＰに応じてオンし、Ｄ／Ａ変換部の出力電圧ＤＡｏｕｔを第１のキャパシタＣ１に印加するトランスミッションゲートＴＧ４、第１のキャパシタＣ１に接続された第１のインバータＩＶ１、サンプリング信号ＳＡＭＰＴＧに応じてオンし、第１のインバータＩＶ１の入力と出力を短絡させるトランスミッションゲートＴＧ１、Ａ／Ｄ変換スタート信号／ＡＤＳＴＡＲＴに応じてスイッチングする第１のＮＭＯＳ（Ｍ１）からなる。
【００１８】
２段目のチョッパ型コンパレータは、１段目の出力を増幅するために設けられ、第１のインバータＩＶ１の出力が印加される第２のキャパシタＣ２、第２のキャパシタＣ２に接続された第２のインバータＩＶ２、サンプリング信号ＳＡＭＰＴＧに応じてオンし、第２のインバータＩＶ２の入力と出力を短絡させるトランスミッションゲートＴＧ２、Ａ／Ｄ変換スタート信号／ＡＤＳＴＡＲＴに応じてスイッチングする第２のＮＭＯＳ（Ｍ２）からなる。
【００１９】
そして、２段目のチョッパ型コンパレータの出力をＡ／Ｄ変換結果サンプリング信号ＲＥＳＳＡＭＰに基づいてラッチするラッチ回路ＬＨが設けられている。制御回路ＣＯＮＴは、ラッチ回路ＬＨの出力に応じて、トランスミッションゲートＴＧＸ１，ＴＧＸ２，・・ＴＧＸｎ−１を選択的にオンさせる。
【００２０】
このＡ／Ｄ変換器３２の動作について、図４のタイミング図を参照して説明する。まず、Ａ／Ｄ変換スタート前において、Ａ／Ｄ変換スタート信号／ＡＤＳＴＡＲＴはハイであり、第１のＮＭＯＳ（Ｍ１）、第２のＮＭＯＳ（Ｍ２）はオン状態であり、第１のインバータＩＶ１、第２のインバータＩＶ２の入力はロウ（接地電圧）に固定される。これにより、第１のインバータＩＶ１、第２のインバータＩＶ２に貫通電流が流れるのが防止される。
【００２１】
その後、Ａ／Ｄ変換スタート信号／ＡＤＳＴＡＲＴがロウになると、第１のＮＭＯＳ（Ｍ１）、第２のＮＭＯＳ（Ｍ２）はオフする。そして、データサンプリング信号ＤＡＴＡＳＡＭＰ、サンプリング信号ＳＡＭＰＴＧが順次ハイになると、トランスミッションゲートＴＧ３がオンして第１のキャパシタＣ１の入力端子にアナログ入力電圧ＡＮＩＮ（＝基準電圧Ｖｒｅｆ）が印加され、トランスミッションゲートＴＧ１、ＴＧ２がオンして第１のインバータＩＶ１の入力と出力、第２のインバータＩＶ２の入力と出力が短絡される。すると、第１のインバータＩＶ１の入力は第１のインバータＩＶ１のしきい値Ｖｔ１に設定され、第２のインバータＩＶ２の入力は第２のインバータＩＶ２のしきい値Ｖｔ２に設定される。これにより、第１のキャパシタＣ１には（Ｖｒｅｆ−Ｖｔ１）という電圧が充電される。
【００２２】
その後、データサンプリング信号ＤＡＴＡＳＡＭＰ、サンプリング信号ＳＡＭＰＴＧが順次ロウになると、トランスミッションゲートＴＧ３、トランスミッションゲートＴＧ１、ＴＧ２がオフする。その後、リファレンスサンプリング信号ＲＥＦＳＡＭＰがハイになると、トランスミッションゲートＴＧ４がオンし、Ｄ／Ａ変換部の出力電圧ＤＡｏｕｔが第１のキャパシタＣ１の入力端子に印加される。このとき、出力電圧ＤＡｏｕｔは制御回路ＣＯＮＴによりＶｄｄ／２に設定される。
【００２３】
すると、第１のキャパシタＣ１の入力端子は、ＶｒｅｆからＶｄｄ／２に変化するので、第１のキャパシタＣ１の出力端子、すなわち第１のインバータＩＶ１の入力は（Ｖｄｄ／２−Ｖｒｅｆ＋Ｖｔ１）に変化する。これにより、第１のインバータＩＶ１により、ＶｒｅｆとＶｄｄ／２との大小が比較される。つまり、Ｖｒｅｆ＞Ｖｄｄ／２の場合は、第１のインバータＩＶ１はハイを出力し、Ｖｒｅｆ＜Ｖｄｄ／２の場合は、第１のインバータＩＶ１はロウを出力する。第１のインバータＩＶ１の出力は２段目のチョッパ型コンパレータによって増幅され、Ａ／Ｄ変換結果サンプリング信号ＲＥＳＳＡＭＰの立ち上がりに基づいて、ラッチ回路ＬＨにラッチされる。これにより、Ｖｒｅｆの最上位ビット（ＭＳＢ）が決定される。
【００２４】
その後は、リファレンスサンプリング信号ＲＥＦＳＡＭＰが逐次ハイになり、Ｄ／Ａ変換部から、上位ビットのＡ／Ｄ変換結果に応じた出力電圧ＤＡｏｕｔが逐次出力され、これとＶｒｅｆが逐次比較される。例えば、１回目の比較の結果、Ｖｒｅｆ＞Ｖｄｄ／２の場合には、２回目の比較では、出力電圧ＤＡｏｕｔ＝３／４Ｖｄｄとなり、３／４ＶｄｄとＶｒｅｆとが比較され、ＭＳＢ−１のビットが決定される。こうして、Ｖｒｅｆはｎビットのデジタル値に変換されるが、電源電圧Ｖｄｄが下がると出力電圧ＤＡｏｕｔは小さくなるので、デジタル値は大きくなり、電源電圧Ｖｄｄが上がると出力電圧ＤＡｏｕｔは大きくなるので、デジタル値は小さくなるという関係にある。したがって、Ａ／Ｄ変換結果のデジタル値に基づいて、電源電圧Ｖｄｄを検知することが可能になる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施の形態に係る低電圧検知回路の回路図である。
【図２】検知レベル設定回路の回路図である。
【図３】Ａ／Ｄ変換器の回路図である。
【図４】Ａ／Ｄ変換器の動作タイミング図である。
【図５】従来の低電圧検知回路の回路図である。
【符号の説明】
【００２６】
１０  プログラマブル低電圧検知リセット回路
１１  比較回路                      １３  検知レベル設定回路
１４  基準電圧発生回路              １５  レジスタ
１６  バスライン                    ２３  レジスタ
３０  電圧フォロワー型オペアンプ    ３１  ＰＭＯＳ
３２  Ａ／Ｄ変換器                  Ｃ１  第１のキャパシタ
Ｃ２  第２のキャパシタ              ＣＳ１，ＣＳ２  制御信号
ＩＶ１  第１のインバータ            ＩＶ２  第２のインバータ
ＬＨ  ラッチ回路                    Ｍ１  第１のＮＭＯＳ
Ｍ２  第２のＮＭＯＳ                Ｒ１，Ｒ２，・・・Ｒｎ  ラダー抵抗
ＲＸ１，ＲＸ２，・・・ＲＸｎ  ラダー抵抗
ＴＧ１，ＴＧ２，・・・ＴＧｎ−１  トランスミッションゲート
ＴＧＸ１，ＴＧＸ２，・・・ＴＧＸｎ−１  トランスミッションゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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