(57)【要約】【課題】低電圧検知リセット回路において、スタンバイモード時の消費電流を抑制するともに回路規模を小さくする。【解決手段】低電圧検知リセット回路は、パワーオン時のみ動作して、リセットパルスを出力するパワーオンリセット回路３０を備え、このリセットパルスを用いて検知レベル設定回路１３の検知レベルをデフォルト値に設定して、プログラマブル低電圧検知回路１０を活性化させるようにした。プログラマブル低電圧検知回路１０が活性化された後は、レジスタ１５により、プログラマブル低電圧検知回路１０の検知レベルをデフォルト値から変更することができる。【選択図】図１
2008005000.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧の立ち上がりに応じて第１のリセットパルスを出力するパワーオンリセット回路と、
電源電圧に応じた検知レベルを可変に設定可能な検知レベル設定回路を備え、電源電圧に依存しない基準電圧と前記検知レベルを比較して、前記検知レベルが前記基準電圧以下になった時に第２のリセットパルスを出力する低電圧検知回路と、
前記第１のリセットパルスに応じて、前記検知レベル設定回路の検知レベルをデフォルト値に設定する制御回路と、を備えることを特徴とする低電圧検知リセット回路。
【請求項２】
前記制御回路からの制御信号に応じて電源電圧を遮断するスイッチを備えることを特徴とする請求項１に記載の低電圧リセット回路。
【請求項３】
前記第２のリセットパルスのパルス幅を広げるパルスストレッチャー回路を備えることを特徴とする請求項１又は請求項２に記載の低電圧リセット回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に供給される電源電圧の低下を検知して、半導体集積回路のシステムをリセットするリセットパルスを発生する低電圧リセット回路に関する。
【背景技術】
【０００２】
従来マイクロコンピュータにおいて、アプリケーション上の要求から、プログラマブル低電圧検知回路を内蔵する場合、パワーオン（電源投入時）時に確実にリセットパルスを発生させるために、パワーオンリセット機能付き低電圧検知回路が併せて内蔵されていた。プログラマブル低電圧検知回路とは、電源電圧に応じた検知レベルがプログラム可能な低電圧検知回路のことであり、パワーオンリセット機能付きの低電圧検知回路とは、パワーオン時にリセットパルスを発生する機能を備えた低電圧検知回路のことである。プログラマブル低電圧検知回路は、不使用時には不活性化されるが、パワーオンリセット機能付き低電圧検知回路は常時動作する。
【０００３】
図４はそのような低電圧リセット回路の回路図である。１０はプログラマブル低電圧検知回路であり、第１の比較回路１１、第１の比較回路１１への電源電圧Ｖｄｄの供給を制御するＰＭＯＳ１２、電源電圧Ｖｄｄに応じた第１の検知レベルを可変に設定可能な第１の検知レベル設定回路１３を備える。第１の比較回路１１の＋端子には基準電圧発生回路１４から電源電圧Ｖｄｄに依存しない基準電圧Ｖｒｅｆ（１．０Ｖ〜１．５Ｖ）が印加され、第１の比較回路１１の−端子には第１の検知レベル設定回路１３から第１の検知レベルが印加される。基準電圧発生回路１４はいわゆるバンドギャップ型の基準電圧発生回路で構成することができる。
【０００４】
第１の検知レベル設定回路１３の第１の検知レベルは、レジスタ１５からのｎビットの制御信号に応じて２ｎ通りに設定することができる。レジスタ１５にはマイクロコンピュータのバスライン１６を通して制御データがセットされる。具体的には、第１の検知レベル設定回路１３は電源電圧Ｖｄｄを分圧するラダー抵抗と、ラダー抵抗による分圧出力を制御信号に応じて選択するスイッチ群により構成することができる。第１の検知レベルは、例えば電源電圧Ｖｄｄが２．５Ｖの時に基準電圧Ｖｒｅｆとなるように設定されると、電源電圧Ｖｄｄが２．５Ｖ以下に低下すると、第１の検知レベルは基準電圧Ｖｒｅｆ以下になり、第１の比較回路１１はハイのリセットパルスを出力する。
【０００５】
２０は、パワーオンリセット機能付き低電圧検知回路であり、第２の比較回路２１、電源電圧Ｖｄｄに応じた第２の検知レベル（固定レベル）が設定された第２の検知レベル設定回路２２を備える。第２の比較回路２１の＋端子には基準電圧発生回路１４から基準電圧Ｖｒｅｆが印加され、第２の比較回路２１の−端子には第２の検知レベル設定回路２２から第２の検知レベルが印加される。
【０００６】
第２の検知レベル設定回路２２の第２の検知レベルは、第１の検知レベル設定回路１３の第１の検知レベルより小さく設定され、例えば電源電圧Ｖｄｄが１．８Ｖの時に基準電圧Ｖｒｅｆとなるように設定される。電源電圧Ｖｄｄが１．８Ｖ以下に低下すると、第２の検知レベルは基準電圧Ｖｒｅｆ以下になり、第２の比較回路２１はハイのリセットパルスを出力する。このパワーオンリセット機能付き低電圧検知回路２０の第２の比較回路２１は常時動作しており、常時、電流Ｉ０が流れる。
【０００７】
そして、プログラマブル低電圧検知回路１０と、パワーオンリセット機能付き低電圧検知回路１０から出力されるリセットパルスはＮＯＲ回路２３を通してシステムリセット信号ＳＲＥＳとして、マイクロコンピュータのリセット信号として用いられる。
【０００８】
上述のように構成された低電圧リセット回路の動作を説明する。パワーオン時には、パワーオンリセット機能付き低電圧検知回路１０からハイのリセットパルスが出力され、電源電圧Ｖｄｄが１．８Ｖ以上になると、リセットパルスはロウとなり、リセットは解除される。その後、プログラマブル低電圧検知回路１０のレジスタ１５からの制御信号に応じて、ＰＭＯＳ１２がオンし、プログラマブル低電圧検知回路１０が活性化され、プログラムされた検知レベルにて電源電圧の低下を検知する。したがって、パワーオンリセット機能とプログラム低電圧検知機能が得られる。
【特許文献１】特開２００３−６９３４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述した低電圧リセット回路では、常時動作するパワーオンリセット機能付き低電圧検知回路２０があるため、マイクロコンピュータのスタンバイモード時にも電流Ｉ０が流れるという問題と、回路規模が大きくなるという問題があった。
【課題を解決するための手段】
【００１０】
本発明の低電圧検知リセット回路は、上述の課題に鑑みてなされたものであり、電源電圧の立ち上がりに応じて第１のリセットパルスを出力するパワーオンリセット回路と、電源電圧に応じた検知レベルを可変に設定可能な検知レベル設定回路を備え、電源電圧に依存しない基準電圧と前記検知レベルを比較して、前記検知レベルが前記基準電圧以下になった時に第２のリセットパルスを出力する低電圧検知回路と、前記第１のリセットパルスに応じて、前記検知レベル設定回路の検知レベルをデフォルト値に設定する制御回路と、を備えることを特徴とする。
【発明の効果】
【００１１】
本発明の低電圧検知リセット回路によれば、パワーオンリセット機能とプログラム低電圧検知機能が得られることに加えて、スタンバイモード時の消費電流が抑制されるともに回路規模も小さくできるという効果が得られる。
【発明を実施するための最良の形態】
【００１２】
本発明の実施の形態による低電圧検知リセット回路について図面を参照して説明する。図１は、低電圧検知リセット回路の回路図である。図１において、図４と同一の構成部分については同一の符号を付している。本発明の低電圧検知リセット回路は、パワーオン時のみ動作して、ハイのリセットパルスを出力するパワーオンリセット回路３０を設け、このリセットパルスを用いて検知レベル設定回路１３の検知レベルをデフォルト値に設定して、プログラマブル低電圧検知回路１０を活性化させるようにした。プログラマブル低電圧検知回路１０が活性化された後は、レジスタ１５により、プログラマブル低電圧検知回路１０の検知レベルをデフォルト値から変更する（デフォルト値より大きい値）ことができる。
【００１３】
これにより、従来の回路と同様に、パワーオンリセット機能とプログラム低電圧検知機能が得られる。また、パワーオンリセット回路３０はパワーオン時のみ動作し、従来のパワーオンリセット機能付き低電圧検知回路２０のように常時電流が流れないので、スタンバイ時の消費電流が抑制される。また、パワーオンリセット回路３０の回路規模は比較的小さいので、従来の回路に比して回路規模を小さくできる。
【００１４】
図２はパワーオンリセット回路３０の回路例を示しており、電源電圧Ｖｄｄと接地電圧Ｖｓｓ間に直列接続されたＰＭＯＳ３１、キャパシタ３２、インバータ３３から構成される。
【００１５】
本発明の低電圧検知リセット回路の動作について、図３の波形図を参照しながら説明する。まず、パワーオン時にパワーオンリセット回路３０が動作し、ハイのリセットパルスＰＯＲが発生する。このリセットパルスＰＯＲはＮＯＲ回路３２を通してレジスタ１５に入力される。レジスタ１５からの制御信号により、ＰＭＯＳ１２がオンし、検知レベル設定回路１３の検知レベルはデフォルト値（例えば、Ｖｄｄ＝１．８Ｖに応じたレベル）に設定される。これにより、プログラマブル低電圧検知回路１０はデフォルト値で活性化される。
【００１６】
すると、プログラマブル低電圧検知回路１０により、ハイのリセットパルスＬＶＤが発生するのでリセット状態は継続される。その後、電源電圧Ｖｄｄが１．８Ｖになると、リセットパルスＬＶＤはロウになり、リセット状態が解除され、マイクロコンピュータのＲＯＭに記憶されたプログラムが動作を開始する。この時、リセット期間を十分確保するために、プログラマブル低電圧検知回路１０のリセットパルスのパルス幅を拡張するパルスストレッチャー回路４０を設けてもよい。パルスストレッチャー回路４０は、プログラマブル低電圧検知回路１０がリセット端子に入力されたカウンタによって構成することができる。
【００１７】
その後は、マイクロコンピュータのプログラムに従って、プログラマブル低電圧検知回路１０の検知レベルがレジスタ１５によって所望の値（例えば、Ｖｄｄ＝２．５Ｖに応じたレベル）に設定される。プログラマブル低電圧検知回路１０を使用しない場合には、ＰＭＯＳ１２をオフにして不活性にする。また、プログラマブル低電圧検知回路１０が活性化された状態で、電源電圧Ｖｄｄが２．５Ｖ以下になると、プログラマブル低電圧検知回路１０からリセットパルスが発生し、その検知レベルはデフォルト値に再設定される。
【図面の簡単な説明】
【００１８】
【図１】本発明の実施の形態に係る低電圧検知リセット回路の回路図である。
【図２】パワーオンリセット回路の回路図である。
【図３】本発明の実施の形態に係る低電圧検知リセット回路の動作波形図である。
【図４】従来の低電圧検知リセット回路の回路図である。
【符号の説明】
【００１９】
１０  プログラマブル低電圧検知回路
１１  第１の比較回路
１２  ＰＭＯＳ
１３  検知レベル設定回路
１４  基準電圧発生回路
１５  レジスタ
１６  バスライン
２３  ＮＯＲ回路
３０  パワーオンリセット回路
４０ パルスストレッチャー回路
【図１】
2008005000.tif 000003
【図２】
2008005000.tif 000004
【図３】
2008005000.tif 000005
【図４】
2008005000.tif 000006