(57)【要約】【課題】１つの出力アンプで時分割的に駆動されるデータ線の数を増加させながら、表示パネルの有効表示領域以外の部分の面積の増大を抑制する。【解決手段】本発明による表示装置は、液晶表示パネル１と、複数のソース出力Ｓから駆動電圧を出力して前記表示パネルを駆動するデータドライバ６とを具備する。データドライバ６は、画素データに対応する階調電圧を受け取り、前記階調電圧に応答して前記駆動電圧を出力する複数の出力アンプ１７と、出力アンプ１７を、複数のソース出力Ｓのうちから選択された選択ソース出力に電気的に接続するように構成されたデマルチプレクサ１９とを備えている。一方、液晶表示パネル１は、複数のデータ線Ｄと、そのうちから選択されたデータ線をソース出力Ｓに電気的に接続するデマルチプレクサ５とを備えている。【選択図】図４
2008107655.tif 000002
【特許請求の範囲】
【請求項１】
表示パネルと、
複数のソース出力から駆動電圧を出力して前記表示パネルを駆動するデータドライバ
とを具備し
前記データドライバは、
画素データに対応する階調電圧を受け取り、前記階調電圧に応答して前記駆動電圧を出力する複数の出力アンプと、
前記出力アンプを、複数のソース出力のうちから選択された選択ソース出力に電気的に接続するように構成されたドライバ側デマルチプレクサ
とを備え、
前記表示パネルは、
複数のデータ線と、
前記複数のデータ線のうちから選択されたデータ線を、前記複数のソース出力に電気的に接続するように構成されたパネル側デマルチプレクサ
とを備える
表示装置。
【請求項２】
請求項１に記載の表示装置であって、
前記データドライバは、更に、
複数の階調電圧を受け取り、前記複数の階調電圧のうちから前記画素データに対応する前記階調電圧を出力する複数のＤ／Ａコンバータと、
前記複数のＤ／Ａコンバータのうちから選択されたＤ／Ａコンバータの出力を前記出力アンプに接続するように構成されたマルチプレクサと、
前記複数のＤ／Ａコンバータの出力を前記複数のソース出力に電気的に接続するように構成されたダイレクトスイッチ
とを備える
表示装置。
【請求項３】
請求項２に記載の表示装置であって、
前記複数のソース出力は、第１ソース出力及び第２ソース出力を含み、
前記複数の出力アンプは、第１出力アンプを含み、
前記複数のＤ／Ａコンバータは、第１Ｄ／Ａコンバータ及び第２Ｄ／Ａコンバータを含み、
前記マルチプレクサは、前記第１Ｄ／Ａコンバータと前記第２Ｄ／Ａコンバータとのうちから選択された一方のＤ／Ａコンバータの出力を前記第１出力アンプの入力に接続するように構成され、
前記ドライバ側デマルチプレクサは、前記第１出力アンプの出力を、前記第１ソース出力と前記第２ソース出力のうちから選択された一方のソース出力に接続するように構成され、
前記ダイレクトスイッチは、前記第１Ｄ／Ａコンバータと前記第２Ｄ／Ａコンバータとを、それぞれ、前記第１ソース出力と前記第２ソース出力とに接続するように構成された
表示装置。
【請求項４】
請求項３に記載の表示装置であって、
或る水平期間内の第１の期間において、前記ドライバ側デマルチプレクサは、前記第１出力アンプの出力を前記第１ソース出力に接続し、
前記或る水平期間内の、前記第１の期間に続く第２の期間において、前記ドライバ側デマルチプレクサは、前記第１出力アンプの出力を前記第２ソース出力に接続し、前記ダイレクトスイッチは、前記第１Ｄ／Ａコンバータの出力を前記第１ソース出力に接続する
表示装置。
【請求項５】
請求項４に記載の表示装置であって、
前記或る水平期間内の、前記第２の期間に続く第３の期間において、前記ドライバ側デマルチプレクサは、前記第１出力アンプの出力を前記第２ソース出力から切り離し、前記ダイレクトスイッチは、前記第２Ｄ／Ａコンバータの出力を前記第２ソース出力に接続する
表示装置。
【請求項６】
請求項３に記載の表示装置であって、
或る水平期間内の第１の期間において、前記ドライバ側デマルチプレクサは、前記第１出力アンプの出力を前記第１ソース出力に接続し、
前記或る水平期間内の、前記第１の期間に続く第２の期間において、前記ドライバ側デマルチプレクサは、前記第１出力アンプの出力を前記第２ソース出力に接続し、
前記或る水平期間に続く次水平期間内の第３の期間において、前記ドライバ側デマルチプレクサは、前記第１出力アンプの出力を前記第２ソース出力に接続し、
前記次水平期間内の、前記第３の期間に続く第４の期間において、前記ドライバ側デマルチプレクサは、前記第１出力アンプの出力を前記第１ソース出力に接続する
表示装置。
【請求項７】
請求項３に記載の表示装置であって、
或るフレーム期間の第ｍ水平期間内の第１の期間において、前記ドライバ側デマルチプレクサは、前記第１出力アンプの出力を前記第１ソース出力に接続し、
前記或るフレーム期間の前記第ｍ水平期間内の、前記第１の期間に続く第２の期間において、前記ドライバ側デマルチプレクサは、前記第１出力アンプの出力を前記第２ソース出力に接続し、
或るフレーム期間に続く次フレーム期間の第ｍ水平期間内の第３の期間において、前記ドライバ側デマルチプレクサは、前記第１出力アンプの出力を前記第２ソース出力に接続し、
前記次フレーム期間の前記第ｍ水平期間内の、前記第３の期間に続く第４の期間において、前記ドライバ側デマルチプレクサは、前記第１出力アンプの出力を前記第１ソース出力に接続する
表示装置。
【請求項８】
請求項１に記載の表示装置であって、
前記複数のソース出力は、第１ソース出力、及び第２ソース出力を含み、
前記複数の出力アンプは、第１出力アンプ及び第２出力アンプを含み、
前記ドライバ側デマルチプレクサは、第１時刻において前記第１出力アンプの出力を前記第１ソース出力に接続し、前記第１時刻の後の第２時刻において、前記第１出力アンプの出力が前記第１ソース出力に接続しながら前記第２出力アンプの出力を前記第２ソース出力に接続するように制御される
表示装置。
【請求項９】
請求項２に記載の表示装置であって、
前記複数のソース出力は、この順序で並べられた第１ソース出力、第２ソース出力、第３ソース出力、及び第４ソース出力を含み、
前記複数の出力アンプは、第１出力アンプ及び第２出力アンプを含み、
前記複数のＤ／Ａコンバータは、第１〜第４Ｄ／Ａコンバータを含み、
前記マルチプレクサは、前記第１Ｄ／Ａコンバータ及び前記第３Ｄ／Ａコンバータのうちから選択された一方のＤ／Ａコンバータの出力を前記第１出力アンプの入力に接続するように構成され、且つ、前記第２Ｄ／Ａコンバータ及び前記第４Ｄ／Ａコンバータのうちから選択された一方のＤ／Ａコンバータの出力を前記第２出力アンプの入力に接続するように構成され、
前記ドライバ側デマルチプレクサは、前記第１出力アンプの出力を、前記第１ソース出力及び前記第３ソース出力のうちから選択された一方のソース出力に接続するように構成され、且つ、前記第２出力アンプの出力を、前記第２ソース出力及び前記第４ソース出力のうちから選択された一方のソース出力に接続するように構成され、
前記ダイレクトスイッチは、前記第１〜第４Ｄ／Ａコンバータを、それぞれ、前記第１〜第４ソース出力に接続するように構成された
表示装置。
【請求項１０】
請求項９に記載の表示装置であって、
前記ドライバ側デマルチプレクサは、第１時刻において、前記第１出力アンプの出力を前記第１ソース出力に接続し、前記第１時刻の後の第２時刻において、前記第１出力アンプの出力を前記第１ソース出力に接続しながら前記第２出力アンプの出力を前記第２ソース出力に接続し、前記第２時刻の後の第３時刻において、前記第１出力アンプの出力を前記第１ソース出力から切り離すように制御され、
前記ダイレクトスイッチは、前記第３時刻において、前記第１Ｄ／Ａコンバータの出力を前記第１ソース出力に接続するように制御される
表示装置。
【請求項１１】
請求項１に記載の表示装置であって、
前記データドライバは、更に、
複数の階調電圧を受け取り、前記複数の階調電圧のうちから第１画素データに対応する第１階調電圧を出力する第１Ｄ／Ａコンバータと、
前記複数の階調電圧のうちから第２画素データに対応する第２階調電圧を出力する第２Ｄ／Ａコンバータ
とを具備し
前記複数のソース出力は、この順序で並べられた第１ソース出力、第２ソース出力、第３ソース出力、及び第４ソース出力を含み、
前記複数の出力アンプは、
前記第１Ｄ／Ａコンバータから前記第１階調電圧を受け取り、前記第１階調電圧に応答して第１駆動電圧を出力する第１出力アンプと、
前記第２Ｄ／Ａコンバータから前記第２階調電圧を受け取り、前記第２階調電圧に応答して第２駆動電圧を出力する第２出力アンプ
とを備え、
前記ドライバ側デマルチプレクサは、前記第１出力アンプの出力を、前記第１ソース出力及び前記第３ソース出力のうちから選択された一方のソース出力に接続するように構成され、且つ、前記第２出力アンプの出力を、前記第２ソース出力及び前記第４ソース出力のうちから選択された一方のソース出力に接続するように構成された
表示装置。
【請求項１２】
請求項１１に記載の表示装置であって、
前記ドライバ側デマルチプレクサは、第１時刻において前記第１出力アンプの出力を前記第１ソース出力に接続し、前記第１時刻の後の第２時刻において、前記第１出力アンプの出力を前記第１ソース出力に接続しながら前記第２出力アンプの出力を前記第２ソース出力に接続するように制御される
表示装置。
【請求項１３】
請求項１２に記載の表示装置であって、
前記ドライバ側デマルチプレクサは、前記第２時刻の後の第３時刻において、前記第２出力アンプの出力を前記第２ソース出力に接続しながら前記第１出力アンプの出力を前記第３ソース出力に接続し、且つ、前記第３時刻の後の第４時刻において、前記第１出力アンプの出力を前記第３ソース出力に接続しながら前記第２出力アンプの出力を前記第４ソース出力に接続するように制御され、
更に、前記ドライバ側デマルチプレクサは、前記第１時刻において前記第２出力アンプの出力を前記第４ソース出力に接続するように制御される
表示装置。
【請求項１４】
請求項１に記載の表示装置であって、
前記データドライバは、更に、複数の階調電圧を受け取り、前記複数の階調電圧のうちから選択された第１〜第４階調電圧をそれぞれに出力する第１〜第４Ｄ／Ａコンバータを備え、
前記複数のソース出力は、この順序で並べられた第１ソース出力、第２ソース出力、第３ソース出力、第４ソース出力、第５ソース出力、第６ソース出力、第７ソース出力、及び第８ソース出力を含み、
前記複数の出力アンプは、
前記第１〜第４Ｄ／Ａコンバータから、それぞれ前記第１〜第４階調電圧を受け取り、それぞれ前記第１〜第４階調電圧に応答して第１〜第４駆動電圧を出力する第１〜第４出力アンプを備え、
前記ドライバ側デマルチプレクサは、前記第１出力アンプの出力を、前記第１ソース出力及び前記第３ソース出力のうちから選択された一方のソース出力に接続するように構成され、前記第２出力アンプの出力を、前記第２ソース出力及び前記第４ソース出力のうちから選択された一方のソース出力に接続するように構成され、前記第３出力アンプの出力を、前記第５ソース出力及び前記第７ソース出力のうちから選択された一方のソース出力に接続するように構成され、前記第４出力アンプの出力を、前記第６ソース出力及び前記第８ソース出力のうちから選択された一方のソース出力に接続するように構成されており、且つ、
前記ドライバ側デマルチプレクサは、前記第１出力アンプの出力を前記第１ソース出力に接続すると同時に前記第４出力アンプの出力を前記第８ソース出力に接続し、前記第２出力アンプの出力を前記第４ソース出力に接続すると同時に前記第３出力アンプの出力を前記第５ソース出力に接続するように構成された
表示装置。
【請求項１５】
請求項１４に記載の表示装置であって、
前記ドライバ側デマルチプレクサは、第１時刻において前記第１出力アンプの出力を前記第１ソース出力に接続すると共に前記第４出力アンプの出力を前記第８ソース出力に接続し、前記第１時刻の後の第２時刻において、前記第２出力アンプの出力を前記第２ソース出力に接続すると共に前記第３出力アンプの出力を前記第７ソース出力に接続し、前記第２時刻の後の第３時刻において、前記第１出力アンプの出力を前記第３ソース出力に接続すると共に前記第４出力アンプの出力を前記第６ソース出力に接続し、前記第３時刻の後の第４時刻において、前記第２出力アンプの出力を前記第４ソース出力に接続すると共に前記第３出力アンプの出力を前記第５ソース出力に接続するように制御される
表示装置。
【請求項１６】
請求項１４に記載の表示装置であって、
前記ドライバ側デマルチプレクサは、第１時刻において前記第２出力アンプの出力を前記第４ソース出力に接続すると共に前記第３出力アンプの出力を前記第５ソース出力に接続し、前記第１時刻の後の第２時刻において、前記第１出力アンプの出力を前記第３ソース出力に接続すると共に前記第４出力アンプの出力を前記第６ソース出力に接続し、前記第２時刻の後の第３時刻において、前記第２出力アンプの出力を前記第２ソース出力に接続すると共に前記第３出力アンプの出力を前記第７ソース出力に接続し、前記第３時刻の後の第４時刻において、前記第１出力アンプの出力を前記第１ソース出力に接続すると共に前記第４出力アンプの出力を前記第８ソース出力に接続するように制御される
表示装置。
【請求項１７】
複数のデータ線と、前記複数のデータ線のうちから駆動されるべきデータ線を選択するパネル側デマルチプレクサとを備える表示パネルを駆動するデータドライバであって、
前記データドライバは、
前記パネル側デマルチプレクサの入力に接続された複数のソース出力と、
画素データに対応する階調電圧を受け取り、前記階調電圧に応答して前記駆動電圧を出力する複数の出力アンプと、
前記出力アンプを、前記複数のソース出力のうちから選択されたソース出力に電気的に接続するように構成されたデマルチプレクサと、
前記パネル側デマルチプレクサを制御する制御信号を生成する制御回路
とを具備する
データドライバ。
【請求項１８】
請求項１７に記載のデータドライバであって、
更に、
複数の階調電圧を受け取り、前記複数の階調電圧のうちから前記画素データに対応する前記階調電圧を出力する複数のＤ／Ａコンバータと、
前記複数のＤ／Ａコンバータのうちから選択されたＤ／Ａコンバータの出力を前記出力アンプに接続するように構成されたマルチプレクサと、
前記複数のＤ／Ａコンバータの出力を前記複数のソース出力に電気的に接続するように構成されたダイレクトスイッチ
とを具備する
データドライバ。
【請求項１９】
請求項１７に記載の表示装置であって、
前記複数のソース出力は、第１ソース出力、及び第２ソース出力を含み、
前記複数の出力アンプは、第１出力アンプ及び第２出力アンプを含み、
前記ドライバ側デマルチプレクサは、第１時刻において前記第１出力アンプの出力を前記第１ソース出力に接続し、前記第１時刻の後の第２時刻において、前記第１出力アンプの出力が前記第１ソース出力に接続された状態で、前記第２出力アンプの出力を前記第２ソース出力に接続するように制御される
データドライバ。
【請求項２０】
複数のデータ線と、前記複数のデータ線のうちから駆動されるべきデータ線を選択するパネル側デマルチプレクサとを備える表示パネルを駆動する表示パネル駆動方法であって、
データドライバに設けられたドライバ側デマルチプレクサにより、出力アンプの出力を、複数のソース出力から選択された選択ソース出力に電気的に接続するステップと、
表示パネルに設けられたパネル側デマルチプレクサにより、複数のデータ線のうちから選択された選択データ線を前記選択ソース出力に電気的に接続するステップと、
前記出力アンプから前記選択ソース出力を介して前記選択データ線に駆動電圧を供給し、前記選択データ線に接続された画素に前記駆動電圧を書き込むステップ
とを具備する
表示パネル駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関し、特に、表示パネルのデータ線が時分割で駆動される表示装置に関する。
【背景技術】
【０００２】
一般に、液晶表示パネルや、その他の表示パネルのデータ線を駆動するデータドライバＩＣには出力アンプが集積化され、その出力アンプがデータ線の駆動に使用される。このような構成が採用されるのは、データ線の負荷（寄生容量、配線抵抗、ＴＦＴのオン抵抗）が大きいためである。負荷が大きいデータ線を所望の駆動電圧に速やかに駆動するためには、出力アンプが必要である。
【０００３】
一つの問題は、データ線の数が増大すると、出力アンプの数もそれに応じて増加させる必要があることである。近年の表示パネルでは、画素の数がますます増加しており、従って、データ線の数もそれに応じて増加している。従って、データ線を駆動するために設けられる出力アンプの数も増加する傾向にある。しかしながら、出力アンプの数を増加させることには、２つの不利益がある。第１の不利益は、出力アンプの数を増加させるとデータドライバＩＣのチップ面積が増大することである。データドライバＩＣのチップ面積の増加は、データドライバＩＣのコストを増大させるため好ましくない。第２の不利益は、出力アンプの数を増加させると、データドライバＩＣの定常の消費電力が増大することである。出力アンプには、電源電圧に応じた定常電流が流れるから、出力アンプは、定常的に一定の消費電力を消費する。したがって、出力アンプの数の増加は、データドライバＩＣ全体としての消費電力の増大を招き、携帯端末のように低い消費電力が求められる用途で表示装置を用いる場合には特に好ましくない。
【０００４】
この問題に対処するための一つの方策は、時分割駆動を採用することである。時分割駆動とは、デマルチプレクサで駆動すべきデータ線を順次に選択し、選択されたデータ線を出力アンプで順次に駆動する技術である。時分割駆動では、１つの出力アンプで複数のデータ線が駆動されるから、データドライバに集積化される出力アンプの数を減少させることができる。
【０００５】
時分割駆動を実現するハードウェア構成には、大きく分けて２種類がある。一つのハードウェア構成は、例えば、特開平１１−３２７５１８号公報及び特開２００５−４３４１８号公報に開示されているように、データ線を選択するデマルチプレクサ（スイッチ）を表示パネルに集積化する構成である。時分割駆動を実現するもう一つのハードウェア構成は、例えば、特開平５−１７３５０６号公報、特開２００２−３１８５６６号公報、及び特開２００６−１５４８０８号公報、に開示されているように、データ線を選択するスイッチをデータドライバＩＣに集積化する構成である。
【０００６】
図１は、データ線を選択するデマルチプレクサが表示パネルに集積化された液晶表示装置の構成を示す概念図である。図１の液晶表示装置１００は、液晶表示パネル１０１を備えている。液晶表示パネル１０１の有効表示領域１０２（即ち、液晶表示パネル１０１のうち実際に画像の表示に使用される領域）には、走査線Ｇと、データ線Ｄと、画素１０３とが集積化されている。走査線Ｇは、ｘ軸方向に延伸するように設けられ、データ線Ｄは、ｙ軸方向に延伸するように設けられている。画素１０３は、走査線Ｇとデータ線Ｄとが交差する位置に設けられている。
【０００７】
有効表示領域１０２の周囲には、画素１０３を駆動するための回路群が設けられている。具体的には、走査線ドライバ回路１０４とデマルチプレクサ１０５とが液晶表示パネル１０１に集積化され、更に、データドライバＩＣ１０６が液晶表示パネル１０１にフリップチップ接続されている。図１の液晶表示装置１００では、データドライバＩＣ１０６の実装にＣＯＧ（chip on glass）技術が採用されているとして説明がなされていることに留意されたい。デマルチプレクサ１０５は、データ線ＤとデータドライバＩＣ１０６のソース出力との間に設けられたスイッチ１０５ａで構成されている。図１の液晶表示装置１００では、デマルチプレクサ１０５は、６本のデータ線Ｄを選択的に１つのデータドライバＩＣ１０６のソース出力に接続するように構成されている。画素１０３の駆動では、６本のデータ線Ｄが順次にデマルチプレクサ１０５によって選択され、選択されたデータ線Ｄを介してデータドライバＩＣ１０６のソース出力から所望の画素１０３に駆動電圧が供給される。
【０００８】
データドライバＩＣ１０６のチップ幅は有効表示領域１０２の幅よりも小さいため、データドライバＩＣ１０６のソース出力とデマルチプレクサ１０５とを接続する配線１０７は、放射状に配置される。この配線１０７が配置される領域は、絞り込み領域１０８と呼ばれる。絞り込み領域１０８の存在は、液晶表示パネル１０１のうち実際に画像の表示に使用されない領域の面積の増大を招くため好ましくない。
【０００９】
一方、図２及び図３は、データ線を選択するデマルチプレクサをデータドライバＩＣに集積化する構成を示す概念図である。図２の液晶表示装置１００Ａでは、デマルチプレクサは液晶表示パネル１０１ＡではなくデータドライバＩＣ１０６Ａに集積化され、データ線Ｄは、絞り込み領域１０８に設けられた配線１０７を介して直接にデータドライバＩＣ１０６Ａのソース出力に接続される。
【００１０】
図３は、データドライバＩＣ１０６Ａの出力段の典型的な構成を示すブロック図である。Ｄ／Ａコンバータ１１１には、画素データ（即ち、各画素の階調を指定するデータ）が供給され、Ｄ／Ａコンバータ１１１は、画素データの値に対応する階調電圧を出力アンプ１１２に供給する。出力アンプ１１２の出力は、デマルチプレクサ１１３に接続されている。デマルチプレクサ１１３は、複数のデータ線Ｄを順次に選択し、選択されたデータ線Ｄを出力アンプ１１２の出力に接続する。選択されたデータ線Ｄを介してデータドライバＩＣ１０６Ａのソース出力から所望の画素１０３に駆動電圧が供給される。
【００１１】
特開２００５−１６５１０２号公報は、更に、データ線を選択するデマルチプレクサをデータドライバＩＣに集積化する構成の改良について開示している。この公報に開示されているデータドライバＩＣでは、出力アンプを複数のソース出力に接続するデマルチプレクサがデータドライバＩＣに集積化された上、出力アンプに接続されていないソース出力をＤ／Ａコンバータの出力に接続する信号線が設けられている。
【特許文献１】特開平１１−３２７５１８号公報
【特許文献２】特開２００５−４３４１８号公報
【特許文献３】特開平５−１７３５０６号公報
【特許文献４】特開２００２−３１８５６６号公報
【特許文献５】特開２００６−１５４８０８号公報
【特許文献６】特開２００５−１６５１０２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
近年の表示装置への要求の一つは、１つのデータドライバＩＣで駆動可能なデータ線の数の増大である。この要求に対応するためには、１つの出力アンプで時分割的に駆動されるデータ線の数を増やすことが求められている。具体的には、次世代の液晶表示装置では、１つの出力アンプで６本又はそれ以上のデータ線を駆動することが求められている。
【００１３】
もう一つの要求は、表示パネルのうち、有効表示領域以外の部分の面積を小さくすることである（以下では、表示パネルのうち、有効表示領域以外の部分を、非有効表示領域と記載することがある）。非有効表示領域の面積を小さくすることは、表示パネルを実装したときの表示装置のサイズを小さくすることを可能にし、更に、表示パネルのコストの低減のために有用である。
【００１４】
しかしながら、上記の２つのハードウェア構成では、１つのデータドライバＩＣで駆動されるデータ線の数の増大に伴って１つの出力アンプで時分割的に駆動されるデータ線の数を増大させると、表示パネルの非有効表示領域の面積が増大してしまうという問題がある。
【００１５】
まず、データ線を選択するデマルチプレクサが表示パネルに集積化される構成では、１つの出力アンプで時分割的に駆動されるデータ線の数が増加すると、デマルチプレクサ１０５の面積が増加し、この結果、表示パネルのうち、非有効表示領域の面積が増大してしまう。非有効表示領域の面積が増大する理由は２つある。第１に、１つの出力アンプで時分割的に駆動されるデータ線の数を増加させると、表示パネルに設けられるデマルチプレクサを構成するＴＦＴのゲート幅を増大させる必要がある。１つの出力アンプで時分割的に駆動されるデータ線の数が増加すると、１つのデータ線の駆動期間が短くなる。短い駆動期間でデータ線を充分に駆動するためには、デマルチプレクサを構成するＴＦＴのオン抵抗を低減させる必要がある。ＴＦＴのオン抵抗を低減させるためには、ＴＦＴのゲート幅を増大させざるを得ないが、デマルチプレクサを構成するＴＦＴのゲート幅の増大は、非有効表示領域の面積の増加を招く。第２に、１つの出力アンプで時分割的に駆動されるデータ線の数が増加すると、制御信号をスイッチ１０５ａに供給するために使用される制御信号線の数を増大させる必要があり、これは、非有効表示領域の面積を増大させてしまう。制御信号をスイッチ１０５ａに供給する制御信号線は、表示パネルの有効表示領域の一端から他端に到達するような長い配線であり、それが占める面積は非常に大きい。
【００１６】
一方、データ線を選択するデマルチプレクサをデータドライバＩＣに集積化する構成では、データドライバＩＣからのソース出力の数は削減されず、１つのデータドライバＩＣで駆動されるデータ線の数の増大によって絞り込み領域１０８の高さ（ｙ軸方向の寸法）が大きくなり、やはり、表示パネルの非有効表示領域の面積が増大してしまう。その理由は以下のとおりである。データ線ＤとデータドライバＩＣの出力を接続する配線１０７の間の短絡を防ぐためには、配線１０７の間にはある程度の間隔を確保する必要があり、よって、配線１０７とデータドライバの出力が並ぶ線とがなす角度θには、所定の下限がある。従って、配線１０７を端のデータ線Ｄに接続するためには、絞り込み領域１０８の高さをある程度確保する必要があり、これは、非有効表示領域の面積の増大をまねく。また、絞り込み領域１０８の高さを抑えるために、配線１０７の間隔を短絡しない程度に狭くすると、配線間の寄生容量が増大し、容量カップリングによる電圧変動の影響を受けて電圧誤差が大きくなる。特に、配線１０７が長くなる有効表示領域１０２の左右の端に位置する画素での電圧誤差が大きくなり、表示むらが生じる。
【課題を解決するための手段】
【００１７】
上記の問題を解決するために、本発明は、以下に述べられる手段を採用する。その手段を構成する技術的事項の記述には、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために、［発明を実施するための最良の形態］で使用される番号・符号が付加されている。但し、付加された番号・符号は、［特許請求の範囲］に記載されている発明の技術的範囲を限定的に解釈するために用いてはならない。
【００１８】
本発明による表示装置は、表示パネル（１）と、複数のソース出力（Ｓ）から駆動電圧を出力して前記表示パネルを駆動するデータドライバ（６、６Ａ〜６Ｃ）とを具備する。データドライバ（６、６Ａ〜６Ｃ）は、画素データに対応する階調電圧を受け取り、前記階調電圧に応答して前記駆動電圧を出力する複数の出力アンプ（１７）と、出力アンプ（１７）を、複数のソース出力（Ｓ）のうちから選択された選択ソース出力に電気的に接続するように構成されたドライバ側デマルチプレクサ（１９）とを備えている。一方、表示パネル（１）は、複数のデータ線（Ｄ）と、前記複数のデータ線（Ｄ）のうちから選択されたデータ線を、前記複数のソース出力（Ｓ）に電気的に接続するように構成されたパネル側デマルチプレクサ（５）とを備えている。
【００１９】
当該表示装置では、データドライバ（６、６Ａ〜６Ｃ）と表示パネル（１）の両方に設けられたデマルチプレクサにより、出力アンプ（１７）によって駆動されるデータ線（Ｄ）が選択される。このような構成では、表示パネル（１）にパネル側デマルチプレクサ（５）を設けられているためにソース出力（Ｓ）の数が少なく絞り込み領域の高さを抑制できる。更に、データドライバ（６、６Ａ〜６Ｃ）にドライバ側デマルチプレクサ（１９）が設けられているためにパネル側デマルチプレクサ（５）を制御する制御信号線の数を減少させことができる。データドライバ（６、６Ａ〜６Ｃ）に集積化されるトランジスタは、表示パネル（１）に集積化されるトランジスタよりも微細化が進んでいるため、ドライバ側デマルチプレクサ（１９）は小さい面積しか必要としない。したがって、当該表示装置では、パネル側デマルチプレクサ（５）の高さが低減される上に、データドライバの面積の増加は僅かで済むので、全体としては、表示パネル（１）の非有効表示領域の面積を低減させることができる。
【００２０】
好適な実施形態では、データドライバ（６、６Ａ）は、更に、複数の階調電圧を受け取り、前記複数の階調電圧のうちから前記画素データに対応する前記階調電圧を出力する複数のＤ／Ａコンバータ（１５）と、前記複数のＤ／Ａコンバータ（１５）のうちから選択されたＤ／Ａコンバータ（１５）の出力を出力アンプ（１７）に接続するように構成されたマルチプレクサ（１６）と、Ｄ／Ａコンバータ（１５）の出力をソース出力（Ｓ）に電気的に接続するように構成されたダイレクトスイッチ（１８）とを具備する。このような構成では、Ｄ／Ａコンバータ（１５）の出力をソース出力（Ｓ）に直結することが可能であり、出力アンプ（１７）のオフセットの影響を排除することが可能である。
【００２１】
また、ドライバ側デマルチプレクサ（１９）は、第１時刻において前記複数の出力アンプ（１７）のうちの第１出力アンプ（１７１）の出力を前記複数のソース出力（Ｓ）のうちの第１ソース出力（Ｓ１）に接続し、前記第１時刻の後の第２時刻において、前記第１出力アンプ（１７１）の出力を前記第１ソース出力（Ｓ１）に接続しながら、前記複数の出力アンプ（１７）のうちの第２出力アンプ（１７２）の出力を前記複数のソース出力（Ｓ）のうちの第２ソース出力（Ｓ２）に接続するように制御されることが好ましい。このような駆動方法では、第２ソース出力（Ｓ２）の電圧レベルが変動したときに、容量カップリングによって第１ソース出力（Ｓ１）の電圧レベルが多少変動しても、第１出力アンプ（１７１）が動作しているために第１ソース出力（Ｓ１）の電圧レベルを所望の電圧レベルに直ぐにもどすことができる。したがって、容量カップリングによるクロストークの影響を有効に防止することができる。
【発明の効果】
【００２２】
本発明によれば、１つの出力アンプで時分割的に駆動されるデータ線の数を増加させながら、表示パネルの有効表示領域以外の部分の面積の増大を抑制することができる。
【発明を実施するための最良の形態】
【００２３】
以下では、図面を参照しながら本発明の好適な実施形態を説明する。図面において、同一の構成要素は、同一又は類似の参照番号によって参照されることに留意されたい。また、必要がある場合、複数の同一の構成要素は添字によって互いに区別されるが、区別する必要がない場合には、添字が省略されることに留意されたい。
【００２４】
（第１の実施形態）
図４は、本発明の第１の実施形態の液晶表示装置の構成を示す図である。液晶表示装置１０は、液晶表示パネル１を備えており、液晶表示パネル１の有効表示領域２には、走査線Ｇとデータ線Ｄと画素３とが集積化されている。画素３は、走査線Ｇとデータ線Ｄとが交差する位置に設けられている。
【００２５】
図５に示されているように、各画素３は、ＴＦＴ（thin film transistor）３ａと、画素電極３ｂとを備えている。ＴＦＴ３ａのドレインはデータ線Ｄのいずれかに接続され、ゲートは走査線Ｇに接続され、ソースは、画素電極３ｂに接続されている。画素電極３ｂは、共通電極（対向電極）３ｃに対向しており、画素電極３ｂと共通電極３ｃとの間には液晶が満たされている。画素３に駆動電圧が供給されると、供給された駆動電圧は画素電極３ｂと共通電極３ｃとの間に印加され、これにより、各画素３は、所望の階調を表示する。
【００２６】
図４に戻り、画素３には、赤（Ｒ）を表示する画素、緑（Ｇ）を表示する画素、青（Ｂ）を表示する画素の３種類がある。赤を表示する画素３は、以下、Ｒ画素３と記載されることがある。同様に、緑、青を表示する画素３は、それぞれ、Ｇ画素３、Ｂ画素３と記載されることがある。
【００２７】
各データ線Ｄには、同一の色を表示する画素３が接続されている。即ち、画素３の各列は、同一の色を表示する画素で構成されている。以下において、Ｒ画素に接続されているデータ線Ｄは、データ線ＤＲと記載される。同様に、Ｇ画素、Ｂ画素に接続されているデータ線Ｄは、それぞれ、データ線ＤＧ、ＤＢと記載されることがある。
【００２８】
液晶表示パネル１の有効表示領域２の周辺には、走査線ドライバ回路４とデマルチプレクサ５とが集積化され、更に、データドライバＩＣ６が液晶表示パネル１にフリップチップ接続されている。走査線ドライバ回路４は、走査線Ｇを駆動するための回路である。デマルチプレクサ５は、複数のデータ線Ｄから駆動されるデータ線を選択し、選択されたデータ線をデータドライバＩＣ６のソース出力に接続する。デマルチプレクサ５の入力は、絞り込み領域８に設けられた配線７を介してデータドライバＩＣ６のソース出力に接続されている。後述されるように、本実施形態の液晶表示装置１０の主題の一つは、デマルチプレクサ５及び絞り込み領域８の面積を小さくことにある。
【００２９】
図６は、液晶表示パネル１及びデータドライバＩＣ６の回路構成を示す図である。図６には、データドライバＩＣ６のソース出力Ｓ１〜Ｓ４に関連する部分のみが図示されているが、液晶表示装置１０に図６の構成が繰り返して設けられていることは、当業者には自明的であろう。
【００３０】
液晶表示パネル１のデマルチプレクサ５は、ＴＦＴで形成された時分割スイッチ５Ｒ、５Ｇ、５Ｂから構成されている。時分割スイッチ５Ｒｉは、データ線ＤＲｉとデータドライバＩＣ６のソース出力Ｓｉの間に接続されており、データドライバＩＣ６から供給される制御信号ＲＳＷに応答してオンオフされる。同様に、時分割スイッチ５Ｇｉ、５Ｂｉは、それぞれデータ線ＤＧｉ、ＤＢｉとソース出力Ｓｉの間に接続されており、それぞれデータドライバＩＣ６から供給される制御信号ＧＳＷ、ＢＳＷに応答してオンオフされる。
【００３１】
データドライバＩＣ６は、ラッチ１１と、レジスタ１２と、マルチプレクサ１３と、階調電圧発生回路１４と、Ｄ／Ａコンバータ１５と、マルチプレクサ１６と、出力アンプ１７と、ダイレクトスイッチ１８と、デマルチプレクサ１９と、タイミング制御回路２０とを備えている。
【００３２】
ラッチ１１ｉは、画素データＸＲｉ、ＸＧｉ、ＸＢｉを外部から取り込んで保存する。ここで、画素データＸＲｉとは、データ線ＤＲｉに接続されたＲ画素３の階調を指定するデータであり、同様に、画素データＸＧｉ、ＸＢｉとは、それぞれ、データ線ＤＧｉ、ＤＢｉに接続されたＧ画素３、Ｂ画素３の階調を指定するデータである。ラッチ１１ｉによる画素データＸＲｉ、ＸＧｉ、ＸＢｉの取り込みは、スタートパルス信号ＳＴＡｉに応答して行われる。スタートパルス信号ＳＴＡｉが活性化されると（本実施形態ではＨｉｇｈレベルにプルアップされると）、ラッチ１１ｉは、画素データＸＲｉ、ＸＧｉ、ＸＢｉをラッチする。
【００３３】
レジスタ１２ｉは、共通のラッチ信号ＳＴＢに応答して、画素データＸＲｉ、ＸＧｉ、ＸＢｉをラッチ１１ｉから受け取って保存する。レジスタ１２は、現在の水平期間において駆動される１ラインの画素３（即ち、選択された走査線Ｇに接続されている画素３）の画素データを保持するために使用される。
【００３４】
マルチプレクサ１３ｉは、選択信号ＲＳＥＬ、ＧＳＥＬ、及びＢＳＥＬに応答して、レジスタ１２ｉに保存されている画素データＸＲｉ、ＸＧｉ、ＸＢｉのうちのいずれかを選択する。詳細には、選択信号ＲＳＥＬが活性化されている場合、マルチプレクサ１３ｉは、画素データＸＲｉを選択する。同様に、選択信号ＧＳＥＬ、ＢＳＥＬが活性化されている場合、マルチプレクサ１３ｉは、それぞれ、画素データＸＧｉ、ＸＢｉを選択する。選択された画素データは、Ｄ／Ａコンバータ１５ｉに供給される。
【００３５】
階調電圧発生回路１４は、画素３が取り得る階調のそれぞれに対応した階調電圧ＶｇをＤ／Ａコンバータ１５のそれぞれに供給する。画素データＸＲｉ、ＸＧｉ、ＸＢｉのそれぞれがｋビットのデータである場合、画素３が取り得る階調の数は２ｋ個であり、この場合、２ｋ本の異なる電圧レベルを有する階調電圧Ｖｇが、Ｄ／Ａコンバータ１５に供給される。
【００３６】
Ｄ／Ａコンバータ１５ｉは、階調電圧発生回路１４から供給される階調電圧Ｖｇのうち、マルチプレクサ１３ｉから送られてくる画素データに対応する階調電圧を選択し、選択された階調電圧を出力する。留意すべきことは、Ｄ／Ａコンバータ１５それ自体は、駆動能力を有していないことである。図７を参照して、Ｄ／Ａコンバータ１５には、階調電圧Ｖｇ１〜ＶｇＮを階調電圧発生回路１４から供給するＮ本の階調電圧線１４ａが接続されている。Ｄ／Ａコンバータ１５ｉは、マルチプレクサ１３ｉから送られてくる画素データに応答してＮ本の階調電圧線１４ａのうちの一本をその出力に接続するセレクタとして機能する。
【００３７】
図６に戻り、出力アンプ１７は、データ線Ｄを駆動する駆動電圧を生成する。出力アンプ１７によって生成される駆動電圧の電圧レベルは、Ｄ／Ａコンバータ１５から送られてくる階調電圧と同一の電圧レベルである。駆動電圧は、ソース出力Ｓを介して液晶表示パネル１に出力され、デマルチプレクサ５によって選択されたデータ線Ｄに供給される。各出力アンプ１７には制御信号ＡＭＰＯＮが供給されており、制御信号ＡＭＰＯＮが活性化されている場合に、出力アンプ１７は動作する。
【００３８】
出力アンプ１７は、２つのソース出力Ｓに対して１つずつ用意されていることに留意されたい。本実施形態では、３本のデータ線Ｄに対して１つのソース出力Ｓが用意されているから、結果として、１つの出力アンプ１７が６本のデータ線Ｄの駆動に使用されることになる。具体的には、出力アンプ１７１は、ソース出力Ｓ１に接続されたデータ線ＤＲ１、ＤＧ１、ＤＢ１とソース出力Ｓ２に接続されたデータ線ＤＲ２、ＤＧ２、ＤＢ２の駆動に使用され、出力アンプ１７２が、ソース出力Ｓ３に接続されたデータ線ＤＲ３、ＤＧ３、ＤＢ３とソース出力Ｓ４に接続されたデータ線ＤＲ４、ＤＧ４、ＤＢ４の駆動に使用される。
【００３９】
マルチプレクサ１６は、制御信号ＤＡＣＳＷ１、ＤＡＣＳＷ２に応答してＤ／Ａコンバータ１５と出力アンプ１７との間の接続関係を切り換える機能を有している。詳細には、マルチプレクサ１６１、１６２は、制御信号ＤＡＣＳＷ１に応じてオンオフされるスイッチ１６ａと、制御信号ＤＡＣＳＷ２に応じてオンオフされるスイッチ１６ｂとを備えている。制御信号ＤＡＣＳＷ１が活性化されると（本実施形態ではＨｉｇｈレベルにプルアップされると）、マルチプレクサ１６１、１６２のスイッチ１６ａがターンオンされ、Ｄ／Ａコンバータ１５１、１５３の出力が、それぞれ、出力アンプ１７１、１７２の入力に電気的に接続される。一方、制御信号ＤＡＣＳＷ２が活性化されると、マルチプレクサ１６１、１６２のスイッチ１６ｂがターンオンされ、Ｄ／Ａコンバータ１５２、１５４の出力が、それぞれ、出力アンプ１７１、１７２の入力に電気的に接続される。
【００４０】
デマルチプレクサ１９は、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２に応答して出力アンプ１７とソース出力Ｓとの間の接続関係を切り換える機能を有している。詳細には、デマルチプレクサ１９１、１９２は、制御信号ＡＭＰＯＵＴＳＷ１に応じてオンオフされるスイッチ１９ａと、制御信号ＡＭＰＯＵＴＳＷ２に応じてオンオフされるスイッチ１９ｂとを備えている。制御信号ＡＭＰＯＵＴＳＷ１が活性化されると（本実施形態ではＨｉｇｈレベルにプルアップされると）、デマルチプレクサ１９１、１９２のスイッチ１９ａがターンオンされ、出力アンプ１７１、１７２の出力が、それぞれ、ソース出力Ｓ１、Ｓ３に電気的に接続される。一方、制御信号ＡＭＰＯＵＴＳＷ２が活性化されると、デマルチプレクサ１９１、１９２のスイッチ１９ｂがターンオンされ、出力アンプ１７１、１７２の出力が、それぞれ、ソース出力Ｓ２、Ｓ４に電気的に接続される。
【００４１】
ダイレクトスイッチ１８は、制御信号ＤＩＲＥＣＴＳＷ１、ＤＩＲＥＣＴＳＷ２に応答してＤ／Ａコンバータ１５とソース出力Ｓとの間の接続関係を切り換える機能を有している。本実施形態の液晶表示装置では、ダイレクトスイッチ１８を介してＤ／Ａコンバータ１５とソース出力Ｓとが（出力アンプ１７を介さずに）直接に接続可能であることに留意されたい。詳細には、ダイレクトスイッチ１８１、１８２は、制御信号ＤＩＲＥＣＴＳＷ１に応じてオンオフされるスイッチ１８ａと、制御信号ＤＩＲＥＣＴＳＷ２に応じてオンオフされるスイッチ１８ｂとを備えている。制御信号ＤＩＲＥＣＴＳＷ１が活性化されると（本実施形態ではＨｉｇｈレベルにプルアップされると）、ダイレクトスイッチ１８１、１８２のスイッチ１８ａがターンオンされ、Ｄ／Ａコンバータ１５１、１５３の出力が、それぞれ、ソース出力Ｓ１、Ｓ３に電気的に接続される。一方、制御信号ＤＩＲＥＣＴＳＷ２が活性化されると、ダイレクトスイッチ１８１、１８２のスイッチ１８ｂがターンオンされ、Ｄ／Ａコンバータ１５２、１５４の出力が、それぞれ、ソース出力Ｓ２、Ｓ４に電気的に接続される。
【００４２】
タイミング制御回路２０は、各種の制御信号を生成して、液晶表示パネル１に集積化されたデマルチプレクサ５と、データドライバＩＣ６に集積化された回路群の動作タイミングを制御する。上述の制御信号ＲＳＷ、ＧＳＷ、ＢＳＷ、ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２、ＤＩＲＥＣＴＳＷ１、ＤＩＲＥＣＴＳＷ２、ＡＭＰＯＮ、ＤＡＣＳＷ１、ＤＡＣＳＷ２、ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬ、及びＳＴＢは、タイミング制御回路２０によって生成される。一般には、液晶表示パネル１の上に形成されている素子の動作電圧は、データドライバＩＣ６の動作電圧よりも高いため、液晶表示パネル１に供給される制御信号は、高電圧に対応したレベルシフタ回路（図示していない）を介して液晶表示パネル１に供給される。
【００４３】
本実施形態の液晶表示装置１０の特徴の一つは、駆動されるデータ線Ｄが、２段のデマルチプレクサ、即ち、液晶表示パネル１に集積化されたデマルチプレクサ５と、データドライバＩＣ６に集積化されたデマルチプレクサ１９とによって選択されることである。このような構成によれば、デマルチプレクサ５と絞り込み領域８のトータルの高さ（ｙ軸方向の寸法）を小さくし、液晶表示パネル１の有効表示領域２以外の部分の面積を小さくすることができる。
【００４４】
図４を参照して、本実施形態の液晶表示装置１０では、液晶表示パネル１にデマルチプレクサ５が集積化されているために、データドライバＩＣ６のソース出力Ｓの数を減少させることができる。データドライバＩＣのみにデマルチプレクサを集積化する構成では、データドライバＩＣ６のソース出力Ｓの数は、データ線Ｄと同じになることに留意されたい。これにより、ソース出力Ｓとデマルチプレクサ５とを接続する配線７の数を減少させ、絞り込み領域８の高さを小さくすることができる。
【００４５】
一方で、本実施形態の液晶表示装置１０では、データ線Ｄの選択のために、液晶表示パネル１に集積化されたデマルチプレクサ５に加えてデータドライバＩＣ６に集積化されたデマルチプレクサ１９が使用されるため、デマルチプレクサ５に供給する制御信号の数を減少させることができる。具体的には、本実施形態の液晶表示装置１０では、１つの出力アンプ１７によって６本のデータ線Ｄが駆動されるにも関らず、３つの制御信号しかデマルチプレクサ５に供給されない。これは、液晶表示パネル１に設けられるデマルチプレクサ５の面積の減少に有効である。
【００４６】
この結果、本実施形態の液晶表示装置１０は、データ線を選択するデマルチプレクサを表示パネルにのみ集積化する構成、及びデータ線を選択するスイッチをデータドライバＩＣにのみ集積化する構成と比較して、デマルチプレクサ５と絞り込み領域８のトータルの高さを小さくすることができる。したがって、液晶表示パネル１の有効表示領域２以外の部分の面積を小さくすることができる。
【００４７】
データドライバＩＣ６にデマルチプレクサ１９を集積化する構成は、液晶表示パネル１のデマルチプレクサ５で消費される電力を低減させるためにも有効である。液晶表示パネル１のみにデータ線Ｄを選択するデマルチプレクサを集積化する構成では、デマルチプレクサを制御する制御信号を供給するための制御信号線の数を増大させる必要がある。制御信号線は、液晶表示パネル１を横断するように延伸して設けられるために容量が大きく、その上、制御信号線は、デマルチプレクサ５のＴＦＴで形成された時分割スイッチ５Ｒ、５Ｇ、５Ｂを駆動するために、高電圧に駆動される必要がある。したがって、多くの制御信号線を駆動するためには多くの電力が必要である。
【００４８】
例えば、図１のように、６つのデータ線Ｄを選択するデマルチプレクサ１０５が液晶表示パネル１に集積化される構成と、図６の本実施形態の液晶表示装置１０の構成とを比較しよう。図１の構成では、６本の制御信号線が設けられ、この６本の制御信号線が一水平期間に一度ずつ活性化されるから、一水平期間にデマルチプレクサ１０５を動作させるために必要な電力Ｐ１は、
Ｐ１＝（６Ｃｌｉｎｅ＋Ｍ・ＣＳＷ）Ｖ２・ｆ        ・・・（１ａ），
である。ここで、Ｃｌｉｎｅは、各制御信号線の配線容量であり、ＣＳＷは、各スイッチ１０５ａのゲート容量であり、Ｍは、スイッチ１０５ａの数（即ち、データ線Ｄの数）であり、Ｖは、スイッチ１０５ａを駆動する電圧であり、ｆは、一水平期間中の制御信号線の信号変化回数である。一方、図６の本実施形態の液晶表示装置１０の構成では、一水平期間にデマルチプレクサ５を動作させるために必要な電力Ｐ２は、
Ｐ２＝（３Ｃｌｉｎｅ＋Ｍ・ＣＳＷ）Ｖ２・ｆ，      ・・・（１ｂ）
であり、図１のデマルチプレクサ１０５で消費される電力Ｐ１よりも小さい。
【００４９】
データドライバＩＣ６にデマルチプレクサ１９を集積化する本実施形態の構成では、デマルチプレクサ１９でも電力が消費されるが、デマルチプレクサ１９による消費電力の増大は相対的に小さい。この第１の要因は、データドライバＩＣの動作電圧が、液晶表示パネルの素子の動作電圧よりも小さいことである。データドライバＩＣのデマルチプレクサの制御信号の信号レベルは５Ｖ程度である一方で、液晶表示パネルのデマルチプレクサの制御信号の信号レベルは１５Ｖ以上である。式（１ａ）、（１ｂ）に示されているように、マルチプレクサで消費される電力は電圧の２乗に比例しているから、動作電圧が低いデータドライバＩＣのデマルチプレクサの動作で消費される電力は、液晶表示パネルのデマルチプレクサの動作で消費される電力よりも相対的に小さい。第２の要因は、デマルチプレクサを構成する各スイッチ素子の容量が、液晶表示パネルに集積化されたデマルチプレクサよりもデータドライバＩＣに集積化されたデマルチプレクサの方が小さいことである。式（１ａ）、（１ｂ）に示されているように、デマルチプレクサを構成するスイッチの容量が小さければ、消費電力も低減させることができる。液晶表示パネル１のみならずデータドライバＩＣ６にもデマルチプレクサを設けて時分割駆動を行うほうが、デマルチプレクサの動作で消費される電力を全体としては低減させることができる。
【００５０】
図６を参照して、本実施形態の液晶表示装置１０の他の特徴の一つは、各データ線Ｄが、出力アンプ１７によって駆動された後、ダイレクトスイッチ１８によってＤ／Ａコンバータ１５に直結される点である。このような動作によれば、出力アンプ１７のオフセットの影響を抑制できる。出力アンプ１７は、負荷が大きいデータ線Ｄを駆動するために大きな駆動能力が必要である。出力アンプ１７は、一般的にオフセットを持つので、出力アンプ１７からデータ線Ｄに供給される駆動電圧は、画素データによって選択された階調電圧と多少の差がある。オフセットの大きさは出力アンプ１７毎に異なることがあるため、出力アンプ１７のオフセットは、表示画面にデータ線Ｄの方向に延伸する縦筋ムラが入る原因となり得る。本実施形態の液晶表示装置１０では、出力アンプ１７のオフセットの影響を抑制するために、各データ線Ｄが、出力アンプ１７によって駆動された後、ダイレクトスイッチ１８によってＤ／Ａコンバータ１５に直結される。これにより、出力アンプ１７によって発生したオフセットを除去してデータ線Ｄの電圧レベルを本来の目的の電圧レベルに戻し、データ線Ｄの電圧レベルを画素データによって選択された階調電圧と一致させることができる。
【００５１】
以下では、本実施形態の液晶表示装置１０の動作を詳細に説明する。
図８は、本実施形態の液晶表示装置１０の第１水平期間及び第２水平期間の動作を示すタイミングチャートである。ここで、第ｉ水平期間とは、走査線Ｇｉに接続されている画素３が駆動される期間をいう。本実施形態では、水平同期信号ＨＳＹＮＣが活性化されることによって（本実施形態では、水平同期信号ＨＳＹＮＣがＬｏｗレベルにプルダウンされることによって）各水平期間が開始されると定義されていることに留意されたい。以下では、ソース出力Ｓ１、Ｓ２に対応する画素３（即ち、データ線ＤＲ１、ＤＧ１、ＤＢ１、ＤＲ２、ＤＧ２、ＤＢ２に接続されている画素３）の駆動について説明を行うが、他のソース出力Ｓに対応する画素３も同様にして駆動されることは、当業者には理解されよう。
【００５２】
第１水平期間が開始された直後では、ソース出力Ｓ１、Ｓ２は、いずれもハイインピーダンス状態に設定される。即ち、制御信号ＤＡＣＳＷ１、ＤＡＣＳＷ２、ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２、ＤＩＲＥＣＴＳＷ１、ＤＩＲＥＣＴＳＷ２が非活性化され、ソース出力Ｓ１、Ｓ２は、出力アンプ１７１、Ｄ／Ａコンバータ１５１、１５２のいずれからも電気的に切り離される。添付図面において、ソース出力Ｓがハイインピーダンス状態に設定されることは、記号「ＨｉＺ」又は記号「Ｈ」によって示されていることに留意されたい。
【００５３】
走査線Ｇ１に接続された画素３の駆動は、走査線Ｇ１の活性化と共に開始される。走査線Ｇ１が活性化されると、走査線Ｇ１に接続された画素３の画素電極３ｂが、対応するデータ線Ｄに電気的に接続される。
【００５４】
続いて、走査線Ｇ１とデータ線ＤＲ１、ＤＲ２に接続されたＲ画素３が駆動される。より具体的には、制御信号ＲＳＥＬが活性化され、これにより、マルチプレクサ１３１、１３２からＤ／Ａコンバータ１５１、１５２に、それぞれ画素データＸＲ１、ＸＲ２が供給される。画素データＸＲ１、ＸＲ２は、それぞれ、データ線ＤＲ１、ＤＲ２に接続されたＲ画素３に対応付けられていることに留意されたい。更に、制御信号ＲＳＷが活性化され、データ線ＤＲ１、ＤＲ２が、それぞれ、ソース出力Ｓ１、Ｓ２に接続される。
【００５５】
当該Ｒ画素３のうちでは、データ線ＤＲ１に接続されているＲ画素３が先に駆動される。詳細には、まず、制御信号ＤＡＣＳＷ１及びＡＭＰＯＵＴＳＷ１が活性化される。制御信号ＤＡＣＳＷ１及びＡＭＰＯＵＴＳＷ１の活性化により、Ｄ／Ａコンバータ１５１の出力が出力アンプ１７１の入力に接続され、更に、出力アンプ１７１の出力がソース出力Ｓ１に接続される。添付図面において、ソース出力Ｓが出力アンプ１７に接続されることは、記号「ＡＭＰ」又は記号「ＡＭ」によって示されていることに留意されたい。この結果、データ線ＤＲ１がデマルチプレクサ５の時分割スイッチ５Ｒ１及びデマルチプレクサ１９１のスイッチ１９ａを介して出力アンプ１７１に接続され、データ線ＤＲ１に画素データＸＲ１に対応する駆動電圧が供給される。供給された駆動電圧は、データ線ＤＲ１に接続されているＲ画素３に書き込まれる。
【００５６】
続いて、データ線ＤＲ２に接続されているＲ画素３が駆動される。詳細には、制御信号ＤＡＣＳＷ１及びＡＭＰＯＵＴＳＷ１が非活性化され、その代わりに制御信号ＤＡＣＳＷ２及びＡＭＰＯＵＴＳＷ２が活性化される。制御信号ＤＡＣＳＷ２及びＡＭＰＯＵＴＳＷ２の活性化により、Ｄ／Ａコンバータ１５２の出力が出力アンプ１７１の入力に、出力アンプ１７１の出力がソース出力Ｓ２に接続される。これにより、データ線ＤＲ２が時分割スイッチ５Ｒ２及びデマルチプレクサ１９１のスイッチ１９ｂを介して出力アンプ１７１の出力に接続され、データ線ＤＲ２に画素データＸＲ２に対応する駆動電圧が供給される。供給された駆動電圧は、データ線ＤＲ２に接続されているＲ画素３に書き込まれる。
【００５７】
データ線ＤＲ２に接続されているＲ画素３が駆動されている間、データ線ＤＲ１は、Ｄ／Ａコンバータ１５１の出力に電気的に接続される。詳細には、制御信号ＤＩＲＥＣＴＳＷ１が活性化され、ソース出力Ｓ１がダイレクトスイッチ１８のスイッチ１８ａを介してＤ／Ａコンバータ１５１の出力に直結される。添付図面において、ソース出力ＳがＤ／Ａコンバータ１５に接続されることは、記号「直」によって示されていることに留意されたい。これにより、データ線ＤＲ１の電圧レベルが階調電圧発生回路１４によって発生された所望の階調電圧に維持される。上述のように、データ線ＤＲ１をＤ／Ａコンバータ１５１の出力に電気的に接続することには、出力アンプ１７１のオフセットの影響を抑制するという効果がある。
【００５８】
データ線ＤＲ２に接続されているＲ画素３の出力アンプ１７１による駆動が完了した後、データ線ＤＲ２が出力アンプ１７１の出力から切り離され、Ｄ／Ａコンバータ１５２の出力に電気的に接続される。この間、データ線ＤＲ１は、Ｄ／Ａコンバータ１５１の出力に電気的に接続され続ける。詳細には、制御信号ＤＩＲＥＣＴＳＷ１は継続して活性化されており、加えて新たに制御信号ＤＩＲＥＣＴＳＷ２が活性化され、これにより、ソース出力Ｓ１、Ｓ２がダイレクトスイッチ１８のスイッチ１８ａ、１８ｂを介してＤ／Ａコンバータ１５１、１５２の出力にそれぞれに直結される。
【００５９】
データ線ＤＲ２に接続されているＲ画素３の駆動という観点からは、データ線ＤＲ２に接続されているＲ画素３の出力アンプ１７１による駆動が完了した後、データ線ＤＲ２をＤ／Ａコンバータ１５２の出力に電気的に接続する必要はない。しかしながら、出力アンプ１７１による駆動が完了した後、データ線ＤＲ２をＤ／Ａコンバータ１５２の出力に電気的に接続することは、出力アンプ１７１のオフセットの影響を抑制する点で好ましい。
【００６０】
続いて、走査線Ｇ１とデータ線ＤＧ１、ＤＧ２に接続されたＧ画素３が駆動される。このＧ画素３の駆動は、Ｒ画素３の駆動と同様の手順で行われる。まず、制御信号ＧＳＷが活性化され、データ線ＤＧ１、ＤＧ２が、それぞれ、ソース出力Ｓ１、Ｓ２に接続される。加えて、制御信号ＧＳＥＬが活性化され、これにより、Ｄ／Ａコンバータ１５１、１５２には、それぞれ、画素データＸＧ１、ＸＧ２が供給される。更に、制御信号ＤＡＣＳＷ１及びＡＭＰＯＵＴＳＷ１が活性化され、データ線ＤＧ１が出力アンプ１７１の出力に電気的に接続される。これにより、データ線ＤＧ１に接続されたＧ画素３が出力アンプ１７１によって駆動される。続いて、制御信号ＤＡＣＳＷ１及びＡＭＰＯＵＴＳＷ１の代わりに制御信号ＤＡＣＳＷ２、ＡＭＰＯＵＴＳＷ２が活性化され、データ線ＤＧ２が出力アンプ１７２の出力に電気的に接続される。これにより、データ線ＤＧ２に接続されたＧ画素３が出力アンプ１７１によって駆動される。データ線ＤＧ２に接続されたＧ画素３が出力アンプ１７１によって駆動されている間、データ線ＤＧ1がＤ／Ａコンバータ１５１の出力に直結される。これにより、データ線ＤＧ1の電圧レベルが所望の階調電圧に維持される。最後に、データ線ＤＧ２がＤ／Ａコンバータ１５２の出力に直結される。以上で、データ線ＤＧ１、ＤＧ２に接続された２つのＧ画素３の駆動が完了する。
【００６１】
更に続いて、走査線Ｇ１とデータ線ＤＢ１、ＤＢ２に接続されたＢ画素３が駆動される。このＢ画素３の駆動も、Ｒ画素３の駆動と同様の手順で行われる。制御信号ＢＳＷが活性化され、データ線ＤＢ１、ＤＢ２が、それぞれ、ソース出力Ｓ１、Ｓ２に接続される。加えて、制御信号ＢＳＥＬが活性化され、これにより、Ｄ／Ａコンバータ１５１、１５２には、それぞれ、画素データＸＢ１、ＸＢ２が供給される。更に、制御信号ＤＡＣＳＷ１及びＡＭＰＯＵＴＳＷ１が活性化され、データ線ＤＢ１が出力アンプ１７１の出力に電気的に接続される。これにより、データ線ＤＢ１に接続されたＢ画素３が出力アンプ１７１によって駆動される。続いて、制御信号ＤＡＣＳＷ１及びＡＭＰＯＵＴＳＷ１の代わりに制御信号ＤＡＣＳＷ２、ＡＭＰＯＵＴＳＷ２が活性化され、データ線ＤＢ２が出力アンプ１７２の出力に電気的に接続される。これにより、データ線ＤＢ２に接続されたＢ画素３が出力アンプ１７１によって駆動される。データ線ＤＢ２に接続されたＢ画素３が出力アンプ１７１によって駆動されている間、データ線ＤＢ1がＤ／Ａコンバータ１５１の出力に直結される。これにより、データ線ＤＢ1の電圧レベルが所望の階調電圧に維持される。最後に、データ線ＤＢ２がＤ／Ａコンバータ１５２の出力に直結される。以上で、データ線ＤＢ１、ＤＢ２に接続された２つのＢ画素３の駆動が完了する。
【００６２】
活性化される走査線が切り換えられる点を除けば、第２水平期間以降も同様な手順で画素３の駆動が行われる。第ｊ水平期間では、走査線Ｇｊが活性化され、走査線Ｇｊに接続された画素３が時分割的に駆動される。
【００６３】
図９Ａに示されているように、ソース出力Ｓ１、Ｓ２が出力アンプ１７１に接続される順序は、水平期間毎に切り換えられることが好ましい。このような動作によれば、同じ色の画素に駆動電圧が書き込まれている時間が時間平均で均一化され、フリッカの発生を抑制することができる。これは画質を向上させるために好ましい。
【００６４】
図９Ａの例では、第１水平期間のＲ画素３の駆動では、制御信号ＡＭＰＯＵＴＳＷ１が先に活性化され、その後に制御信号ＡＭＰＯＵＴＳＷ２が活性化される。この結果、ソース出力Ｓ１が出力アンプ１７１に接続された後、ソース出力Ｓ１に代わってソース出力Ｓ２が出力アンプ１７１に接続される。一方、第２水平期間のＲ画素３の駆動では、制御信号ＡＭＰＯＵＴＳＷ２が先に活性化され、その後に制御信号ＡＭＰＯＵＴＳＷ１が活性化される。この結果、ソース出力Ｓ２が出力アンプ１７１に接続された後、ソース出力Ｓ２に代わってソース出力Ｓ１が出力アンプ１７１に接続される。Ｇ画素３、Ｂ画素３の駆動でも同様に、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２が活性化される順序が第１水平期間と第２水平期間とで切り換えられる。続く水平期間でも同様に、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２が活性化される順序が水平期間毎に変更される。このような動作によれば、同じ色の画素に駆動電圧が書き込まれている時間が時間平均で均一化され、フリッカの発生を抑制することができる。
【００６５】
同様の理由により、ソース出力Ｓ１、Ｓ２が出力アンプ１７１に接続される順序は、フレーム期間毎に切り換えられることが好ましい。第１の実施形態では、奇数フレーム期間において、図９Ａに示されているように液晶表示装置１０が動作する場合、偶数フレーム期間では、図９Ｂに示されているように液晶表示装置１０が動作する。図９Ａ、図９Ｂに示されている例では、奇数フレーム期間の第１水平期間のＲ画素３の駆動では、図９Ａに示されているように、制御信号ＡＭＰＯＵＴＳＷ１が先に活性化され、その後に制御信号ＡＭＰＯＵＴＳＷ２が活性化される。この結果、ソース出力Ｓ１が出力アンプ１７１に接続された後、ソース出力Ｓ１に代わってソース出力Ｓ２が出力アンプ１７１に接続される。一方、偶数フレーム期間の第１水平期間のＲ画素３の駆動では、制御信号ＡＭＰＯＵＴＳＷ２が先に活性化され、その後に制御信号ＡＭＰＯＵＴＳＷ１が活性化される。この結果、ソース出力Ｓ２が出力アンプ１７１に接続された後、ソース出力Ｓ２に代わってソース出力Ｓ１が出力アンプ１７１に接続される。Ｇ画素３、Ｂ画素３の駆動でも同様に、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２が活性化される順序が奇数フレーム期間と偶数フレーム期間とで切り換えられる。他の水平期間についても同様に、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２が活性化される順序が奇数フレーム期間と偶数フレーム期間とで切り換えられる。このような動作によれば、同じ色の画素に駆動電圧が書き込まれている時間が時間平均で均一化され、フリッカの発生を抑制することができる。これは画質を向上させるために好ましい。
【００６６】
また、図９Ｃに示されているように、ソース出力Ｓ１、Ｓ２が出力アンプ１７１に接続される順序は、ソース出力Ｓ１、Ｓ２を介しての出力アンプ１７１からの駆動電圧の出力が完了する毎に変更されることが好ましい。このような動作によれば、Ｄ／Ａコンバータ１５１、１５２と出力アンプ１７１の入力との接続を制御する制御信号ＤＡＣＳＷ１、ＤＡＣＳＷ２のスイッチ回数を減少可能である。
【００６７】
図９Ｃの例では、Ｒ画素３の駆動では、制御信号ＡＭＰＯＵＴＳＷ１が先に活性化され、その後に制御信号ＡＭＰＯＵＴＳＷ２が活性化される。この結果、ソース出力Ｓ１が出力アンプ１７１に接続された後、ソース出力Ｓ１に代わってソース出力Ｓ２が出力アンプ１７１に接続される。このような動作では、データ線ＤＲ１に接続されたＲ画素３が駆動された後、データ線ＤＲ２に接続されたＲ画素３が駆動される。それに続くＧ画素３の駆動では、制御信号ＡＭＰＯＵＴＳＷ２が先に活性化され、その後に制御信号ＡＭＰＯＵＴＳＷ１が活性化される。この結果、ソース出力Ｓ２が出力アンプ１７１に接続された後、ソース出力Ｓ２に代わってソース出力Ｓ１が出力アンプ１７１に接続される。即ち、データ線ＤＧ２に接続されたＧ画素３が駆動された後、データ線ＤＧ１に接続されたＧ画素３が駆動される。それに続くＢ画素３の駆動では、Ｒ画素３の駆動と同様に、制御信号ＡＭＰＯＵＴＳＷ１が先に活性化され、その後に制御信号ＡＭＰＯＵＴＳＷ２が活性化される。
【００６８】
図９Ｃの動作では、データ線ＤＲ２に接続されたＲ画素３の駆動において制御信号ＡＭＰＯＵＴＳＷ２の活性化と共に制御信号ＤＡＣＳＷ２が活性化された後、データ線ＤＧ２に接続されたＧ画素３の駆動が完了して制御信号ＡＭＰＯＵＴＳＷ２が非活性化されるまで、制御信号ＤＡＣＳＷ２を非活性化する必要がない。同様に、データ線ＤＧ１に接続されたＧ画素３の駆動において制御信号ＡＭＰＯＵＴＳＷ１の活性化と共に制御信号ＤＡＣＳＷ１が活性化された後、データ線ＤＢ２に接続されたＢ画素３の駆動が完了して制御信号ＡＭＰＯＵＴＳＷ１が非活性化されるまで、制御信号ＤＡＣＳＷ１を非活性化する必要がない。図９Ａの動作では、制御信号ＤＡＣＳＷ１、ＤＡＣＳＷ２のスイッチ回数は、延べ６回であるが、図９Ｃの動作では、制御信号ＤＡＣＳＷ１、ＤＡＣＳＷ２のスイッチ回数は、延べ３回である。制御信号ＤＡＣＳＷ１、ＤＡＣＳＷ２のスイッチ回数を減少することは、制御信号ＤＡＣＳＷ１、ＤＡＣＳＷ２をスイッチするために消費される電力を減少させる点で好ましい。
【００６９】
この場合も、ソース出力Ｓ１、Ｓ２が出力アンプ１７１に接続される順序は、フレーム期間毎に切り換えられることが好ましい。一実施形態では、奇数フレーム期間において、図９Ｃに示されているように液晶表示装置１０が動作する場合、偶数フレーム期間では、図９Ｄに示されているように液晶表示装置１０が動作する。図９Ｃ、図９Ｄに示されている例では、奇数フレーム期間の第１水平期間のＲ画素３の駆動では、図９Ｃに示されているように、制御信号ＡＭＰＯＵＴＳＷ１が先に活性化され、その後に制御信号ＡＭＰＯＵＴＳＷ２が活性化される。この結果、ソース出力Ｓ１が出力アンプ１７１に接続された後、ソース出力Ｓ１に代わってソース出力Ｓ２が出力アンプ１７１に接続される。一方、偶数フレーム期間の第１水平期間のＲ画素３の駆動では、制御信号ＡＭＰＯＵＴＳＷ２が先に活性化され、その後に制御信号ＡＭＰＯＵＴＳＷ１が活性化される。この結果、ソース出力Ｓ２が出力アンプ１７１に接続された後、ソース出力Ｓ２に代わってソース出力Ｓ１が出力アンプ１７１に接続される。Ｇ画素３、Ｂ画素３の駆動でも同様に、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２が活性化される順序が奇数フレーム期間と偶数フレーム期間とで切り換えられる。他の水平期間についても同様に、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２が活性化される順序が奇数フレーム期間と偶数フレーム期間とで切り換えられる。このような動作によれば、Ｄ／Ａコンバータ１５１、１５２と出力アンプ１７１の入力との接続を制御する制御信号ＤＡＣＳＷ１、ＤＡＣＳＷ２のスイッチ回数を減少可能である上に、同じ色の画素に駆動電圧が書き込まれている時間が時間平均で均一化され、フリッカの発生を抑制することができる。
【００７０】
（第２の実施形態）
図６を参照して、第１の実施形態の液晶表示装置１０の一つの問題点は、最後にγ直結駆動をしないと、隣接するソース出力Ｓがそれらに接続された配線７との間の容量カップリングにより、一方のソース出力Ｓの電圧レベルの変動により他方のソース出力Ｓの電圧レベルも変動し得る点にある。例えば、ソース出力Ｓ１が、出力アンプ１７１によって駆動された後で出力アンプ１７１から切り離されると、ソース出力Ｓ１の電圧レベルは、ソース出力Ｓ２が出力アンプ１７１によって駆動され始めたときに大きく変動してしまうことがある。これは、データ線Ｄの電圧レベルの変動、ひいては、画素３に書き込まれる駆動電圧の変動を招き、画質の低下を招くため好ましくない。第２の実施形態では、各ソース出力Ｓが、隣接するソース出力Ｓの電圧レベルの変動の影響を受けにくい液晶表示装置の構成及び動作が提示される。
【００７１】
図１０は、第２の実施形態の液晶表示装置１０Ａの構成を示す回路図である。図１０は、ソース出力Ｓ１〜Ｓ４に関連する部分のみの構成が図示されているが、実際には液晶表示装置１０Ａに図１０の構成が繰り返し設けられていることは、当業者には自明的であろう。
【００７２】
第２の実施形態の液晶表示装置１０Ａは、隣接するソース出力Ｓが、異なる出力アンプ１７によって駆動されるように構成される。これは、あるソース出力Ｓがある出力アンプ１７によって駆動されている間に、隣接するソース出力を別の出力アンプで駆動可能にするためである。本実施形態の液晶表示装置１０Ａの構成では、例えば、ソース出力Ｓ１を出力アンプ１７１によって駆動している間に、ソース出力Ｓ２を別の出力アンプ１７２によって駆動することができる。このような動作によれば、ソース出力Ｓ２が出力アンプ１７２によって駆動されてソース出力Ｓ２の電圧レベルが変動したときに、隣接するソース出力Ｓ１の電圧レベルがクロストークの影響によって変動しても、ソース出力Ｓ１の電圧レベルは、出力アンプ１７１によって直ちに所望の電圧レベルに戻される。したがって、ソース出力Ｓ１の電圧レベルは、隣接するソース出力Ｓ２の電圧レベルの変動の影響を受けない。他のソース出力Ｓも同様にして駆動される。
【００７３】
このような機能を実現するために、第２の実施形態では、Ｄ／Ａコンバータ１５と出力アンプ１７とソース出力Ｓとの間の接続関係が、第１の実施形態から変更される。第２の実施形態の液晶表示装置１０Ａは、奇数番目に位置するソース出力Ｓ１、Ｓ３が出力アンプ１７１によって駆動され、偶数番目に位置するソース出力Ｓ２、Ｓ４は、出力アンプ１７２によって駆動されるように構成される。これに伴い、第２の実施形態では、ソース出力Ｓ３に対応するラッチ１１３、レジスタ１２３、マルチプレクサ１３３、Ｄ／Ａコンバータ１５３の位置と、ソース出力Ｓ２に対応するラッチ１１２、レジスタ１２２、マルチプレクサ１３２、Ｄ／Ａコンバータ１５２の位置とが入れ替えられている。
【００７４】
加えて、マルチプレクサ１６、ダイレクトスイッチ１８、デマルチプレクサ１９の構成も変更される。
【００７５】
マルチプレクサ１６１は、制御信号ＤＡＣＳＷ１、ＤＡＣＳＷ３に応答して出力アンプ１７１とＤ／Ａコンバータ１５１、１５３の間の接続関係を切り換えるように構成される。詳細には、マルチプレクサ１６１は、制御信号ＤＡＣＳＷ１に応じてオンオフされるスイッチ１６ａと、制御信号ＤＡＣＳＷ３に応じてオンオフされるスイッチ１６ｂとを備えている。制御信号ＤＡＣＳＷ１が活性化されると、Ｄ／Ａコンバータ１５１の出力が出力アンプ１７１の入力に接続され、制御信号ＤＡＣＳＷ３が活性化されると、Ｄ／Ａコンバータ１５３の出力が出力アンプ１７１の入力に接続される。
【００７６】
一方、マルチプレクサ１６２は、制御信号ＤＡＣＳＷ２、ＤＡＣＳＷ４に応答して出力アンプ１７２とＤ／Ａコンバータ１５２、１５４の間の接続関係を切り換えるように構成される。詳細には、マルチプレクサ１６２は、制御信号ＤＡＣＳＷ２に応じてオンオフされるスイッチ１６ｃと、制御信号ＤＡＣＳＷ４に応じてオンオフされるスイッチ１６ｄとを備えている。制御信号ＤＡＣＳＷ２が活性化されると、Ｄ／Ａコンバータ１５２の出力が出力アンプ１７２の入力に接続され、制御信号ＤＡＣＳＷ４が活性化されると、Ｄ／Ａコンバータ１５４の出力が出力アンプ１７２の入力に接続される。
【００７７】
デマルチプレクサ１９は、出力アンプ１７１とソース出力Ｓ１、Ｓ３との間の接続関係を切り替え、更に、出力アンプ１７２とソース出力Ｓ２、Ｓ４との間の接続関係を切り替えるように構成される。詳細には、デマルチプレクサ１９には、それぞれ、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ４に応じてオンオフされるスイッチ１９ａ、１９ｂ、１９ｃ、１９ｄが設けられる。出力アンプ１７１の出力は、制御信号ＡＭＰＯＵＴＳＷ１が活性化されるとソース出力Ｓ１に接続され、制御信号ＡＭＰＯＵＴＳＷ３が活性化されるとソース出力Ｓ３に接続される。一方、出力アンプ１７２の出力は、制御信号ＡＭＰＯＵＴＳＷ２が活性化されるとソース出力Ｓ２に接続され、制御信号ＡＭＰＯＵＴＳＷ４が活性化されるとソース出力Ｓ４に接続される。
【００７８】
ダイレクトスイッチ１８は、Ｄ／Ａコンバータ１５１、１５３と、ソース出力Ｓ１、Ｓ３との間の接続関係を切り替え、更に、Ｄ／Ａコンバータ１５２、１５４とソース出力Ｓ２、Ｓ４との間の接続関係を切り替えるように構成される。詳細には、ダイレクトスイッチ１８には、それぞれ、制御信号ＤＩＲＥＣＴＳＷ１、ＤＩＲＥＣＴＳＷ２、ＤＩＲＥＣＴＳＷ３、ＤＩＲＥＣＴＳＷ４に応じてオンオフされるスイッチ１８ａ、１８ｂ、１８ｃ、１８ｄが設けられる。制御信号ＤＩＲＥＣＴＳＷ１が活性化されると、ソース出力Ｓ１がＤ／Ａコンバータ１５１の出力に直結され、制御信号ＤＩＲＥＣＴＳＷ２が活性化されると、ソース出力Ｓ２がＤ／Ａコンバータ１５２の出力に直結される。同様に、制御信号ＤＩＲＥＣＴＳＷ３が活性化されると、ソース出力Ｓ３がＤ／Ａコンバータ１５３の出力に直結され、制御信号ＤＩＲＥＣＴＳＷ４が活性化されると、ソース出力Ｓ４が、Ｄ／Ａコンバータ１５４の出力に直結される。
【００７９】
続いて、第２の実施形態の液晶表示装置１０Ａの動作を説明する。
図１１Ａは、本実施形態の液晶表示装置１０Ａの動作を示すタイミングチャートである。以下では、ソース出力Ｓ１〜Ｓ４に対応する画素３（即ち、データ線ＤＲ１〜ＤＲ４、ＤＧ１〜ＤＧ４、ＤＢ１〜ＤＢ４に接続されている画素３）の駆動について説明を行うが、他のソース出力Ｓに対応する画素３も同様にして駆動されることは、当業者には容易に理解されよう。
【００８０】
第１水平期間が開始された直後では、ソース出力Ｓ１〜Ｓ４は、いずれもハイインピーダンス状態に設定される。即ち、制御信号ＤＡＣＳＷ１〜４、ＡＭＰＯＵＴＳＷ１〜４、ＤＩＲＥＣＴＳＷ１〜４が非活性化され、ソース出力Ｓ１〜Ｓ４は、出力アンプ１７１、１７２、Ｄ／Ａコンバータ１５１〜１５４のいずれからも電気的に切り離される。
【００８１】
本実施形態では、第１水平期間が開始された時点において、制御信号ＲＳＷが活性化されており、データ線ＤＲ１〜ＤＲ４が、デマルチプレクサ５の時分割スイッチ５Ｒ１〜５Ｒ４を介して、それぞれソース出力Ｓ１〜Ｓ４に接続されている。加えて、制御信号ＲＳＥＬも活性化されている。これにより、Ｄ／Ａコンバータ１５１〜１５４には、それぞれ、画素データＸＲ１〜ＸＲ４が供給される。
【００８２】
走査線Ｇ１に接続された画素３の駆動は、走査線Ｇ１の活性化と共に開始される。走査線Ｇ１が活性化されると、走査線Ｇ１に接続された画素３の画素電極３ｂが、対応するデータ線Ｄに電気的に接続される。
【００８３】
続いて、走査線Ｇとデータ線ＤＲ１〜ＤＲ４とに接続されたＲ画素３が駆動される。Ｒ画素３の駆動は、下記のようにして行われる：
まず、データ線ＤＲ１に接続されているＲ画素３が駆動される。詳細には、制御信号ＤＡＣＳＷ１及びＡＭＰＯＵＴＳＷ１が活性化され、Ｄ／Ａコンバータ１５１の出力が出力アンプ１７１の入力に接続され、更に出力アンプ１７１の出力がソース出力Ｓ１に接続される。この結果、データ線ＤＲ１がデマルチプレクサ５の時分割スイッチ５Ｒ１及びデマルチプレクサ１９のスイッチ１９ａを介して出力アンプ１７１に接続され、データ線ＤＲ１に画素データＸＲ１に対応する駆動電圧が供給される。供給された駆動電圧は、データ線ＤＲ１に接続されているＲ画素３に書き込まれる。
【００８４】
続いて、データ線ＤＲ２に接続されているＲ画素３が駆動される。詳細には、制御信号ＤＡＣＳＷ２及びＡＭＰＯＵＴＳＷ２が活性化され、Ｄ／Ａコンバータ１５２の出力が出力アンプ１７２の入力に接続され、出力アンプ１７２の出力がソース出力Ｓ２に接続される。この結果、データ線ＤＲ２が時分割スイッチ５Ｒ２及びデマルチプレクサ１９のスイッチ１９ｂを介して出力アンプ１７２の出力に接続され、データ線ＤＲ２に画素データＸＲ２に対応する駆動電圧が供給される。供給された駆動電圧は、データ線ＤＲ２に接続されているＲ画素３に書き込まれる。
【００８５】
第１の実施形態とは異なり、データ線ＤＲ２に接続されているＲ画素３の駆動が開始された瞬間において、ソース出力Ｓ１が出力アンプ１７１の出力に接続され続けていることに留意されたい。これは、ソース出力Ｓ１、Ｓ２に接続されている配線７の間の容量カップリングにより、データ線ＤＲ１に接続されているＲ画素３に書き込まれる駆動電圧が変動することを防止するためである。ソース出力Ｓ２の電圧レベルが変動しても、ソース出力Ｓ１の電圧レベルは出力アンプ１７１によって一定に保たれ、容量カップリングの影響を受けない。従って、ソース出力Ｓ１に接続されているデータ線ＤＲ１の電圧レベル、即ち、Ｒ画素３に書き込まれる駆動電圧の変動を防ぐことができる。
【００８６】
続いて、データ線ＤＲ３に接続されているＲ画素３が駆動される。詳細には、制御信号ＤＡＣＳＷ３及びＡＭＰＯＵＴＳＷ３が活性化され、これにより、Ｄ／Ａコンバータ１５３の出力が出力アンプ１７１の入力に接続され、出力アンプ１７１の出力がソース出力Ｓ３に接続される。この結果、データ線ＤＲ３が時分割スイッチ５Ｒ３及びデマルチプレクサ１９のスイッチ１９ｃを介して出力アンプ１７１の出力に接続され、データ線ＤＲ３に画素データＸＲ３に対応する駆動電圧が供給される。供給された駆動電圧は、データ線ＤＲ３に接続されているＲ画素３に書き込まれる。
【００８７】
データ線ＤＲ２に接続されているＲ画素３の駆動の開始時と同様に、データ線ＤＲ３に接続されているＲ画素３の駆動が開始された瞬間において、ソース出力Ｓ２が出力アンプ１７２の出力に接続され続けていることに留意されたい。これにより、ソース出力Ｓ２、Ｓ３に接続されている配線７の間の容量カップリングにより、データ線ＤＲ２に接続されているＲ画素３に書き込まれる駆動電圧が変動することが防止される。
【００８８】
データ線ＤＲ３に接続されているＲ画素３の出力アンプ１７１による駆動が開始されると、データ線ＤＲ１は、出力アンプ１７１から電気的に切り離され、その代わりにＤ／Ａコンバータ１５１の出力に直結される。これにより、データ線ＤＲ１の電圧レベルが階調電圧発生回路１４によって発生された所望の階調電圧に維持される。詳細には、制御信号ＤＡＣＳＷ１及びＡＭＰＯＵＴＳＷ１が非活性化されると共に制御信号ＤＩＲＥＣＴＳＷ１が活性化され、ソース出力Ｓ１がダイレクトスイッチ１８のスイッチ１８ａを介してＤ／Ａコンバータ１５１の出力に直結される。上述のように、データ線ＤＲ１をＤ／Ａコンバータ１５１の出力に電気的に接続することには、出力アンプ１７１のオフセットの影響を抑制するという効果がある。
【００８９】
続いて、データ線ＤＲ４に接続されているＲ画素３が駆動される。詳細には、制御信号ＤＡＣＳＷ４及びＡＭＰＯＵＴＳＷ４が活性化され、Ｄ／Ａコンバータ１５４の出力が出力アンプ１７２の入力に接続され、出力アンプ１７２の出力がソース出力Ｓ４に接続される。この結果、データ線ＤＲ４が時分割スイッチ５Ｒ４及びデマルチプレクサ１９のスイッチ１９ｄを介して出力アンプ１７２の出力に接続され、データ線ＤＲ４に画素データＸＲ４に対応する駆動電圧が供給される。供給された駆動電圧は、データ線ＤＲ４に接続されているＲ画素３に書き込まれる。データ線ＤＲ４に接続されているＲ画素３の駆動が開始された瞬間においては、ソース出力Ｓ３が出力アンプ１７１の出力に接続され続けていることに留意されたい。
【００９０】
データ線ＤＲ４に接続されているＲ画素３の出力アンプ１７２による駆動が開始されると、制御信号ＤＡＣＳＷ２及びＡＭＰＯＵＴＳＷ２が非活性化されると共に制御信号ＤＩＲＥＣＴＳＷ２が活性化される。これにより、データ線ＤＲ２が出力アンプ１７２から電気的に切り離され、その代わりにＤ／Ａコンバータ１５２の出力に直結される。データ線ＤＲ２がＤ／Ａコンバータ１５２の出力に直結されることにより、データ線ＤＲ２の電圧レベルが階調電圧発生回路１４によって発生された所望の階調電圧に維持される。
【００９１】
続いて、データ線ＤＲ３に接続されているＲ画素３の出力アンプ１７１による駆動が完了される。駆動の完了後、データ線ＤＲ３は、出力アンプ１７１から電気的に切り離され、その代わりに、Ｄ／Ａコンバータ１５３の出力に電気的に接続される。詳細には、制御信号ＤＡＣＳＷ３及びＡＭＰＯＵＴＳＷ３が非活性化されると共に制御信号ＤＩＲＥＣＴＳＷ３が活性化される。これにより、データ線ＤＲ３の電圧レベルが階調電圧発生回路１４によって発生された所望の階調電圧に維持される。
【００９２】
更に続いて、データ線ＤＲ４に接続されているＲ画素３の出力アンプ１７１による駆動が完了される。駆動の完了後、データ線ＤＲ４は、出力アンプ１７２から電気的に切り離され、その代わりに、Ｄ／Ａコンバータ１５４の出力に電気的に接続される。詳細には、制御信号ＤＡＣＳＷ４及びＡＭＰＯＵＴＳＷ４が非活性化されると共に制御信号ＤＩＲＥＣＴＳＷ４が活性化される。これにより、データ線ＤＲ４の電圧レベルが階調電圧発生回路１４によって発生された所望の階調電圧に維持される。よって、最後にデータ線ＤＲ１〜ＤＲ４の全てがＤ／Ａコンバータ１５１〜１５４に直結されるため、出力アンプ１７１〜１７２のオフセットの影響を除去し、画質を向上させることができる。以上の過程により、Ｒ画素３の駆動が完了する。
【００９３】
Ｒ画素３の駆動が完了した後、走査線Ｇ１とデータ線ＤＧ１〜ＤＧ４とに接続されたＧ画素３が駆動される。Ｇ画素３が駆動される手順は、制御信号ＲＳＷが活性化される代わりに、制御信号ＧＳＷが活性化される点、及び、Ｇ画素３が駆動される順序が相違する点を除けば、Ｒ画素３が駆動される手順と同様である。Ｇ画素３の出力アンプ１７による駆動は、データ線ＤＧ４に接続されたＧ画素３、データ線ＤＧ３に接続されたＧ画素３、データ線ＤＧ２に接続されたＧ画素３、データ線ＤＧ１に接続されたＧ画素３の順で行われる。即ち、制御信号ＧＳＷが活性化された後、制御信号ＤＡＣＳＷ４、ＤＡＣＳＷ３、ＤＡＣＳＷ２、及びＤＡＣＳＷ１がこの順序で順次に活性化されると共に、制御信号ＡＭＰＯＵＴＳＷ４、ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ１がこの順序で順次に活性化される。これにより、データ線ＤＧ１〜ＤＧ４に接続されたＧ画素３が対応する出力アンプ１７によって駆動され、各Ｇ画素３に所望の駆動電圧が書き込まれる。各Ｇ画素３の出力アンプ１７による駆動が完了すると、それに対応する制御信号ＤＩＲＥＣＴＳＷｊが活性化される。（ｊ＝４、３、２、１）。これにより、データ線ＤＧ４、ＤＧ３、ＤＧ２、ＤＧ１が、それぞれ、Ｄ／Ａコンバータ１５４、１５３、１５２、及び１５１に接続され、データ線ＤＧ４、ＤＧ３、ＤＧ２、ＤＧ１の電圧レベルが階調電圧発生回路１４によって発生された所望の階調電圧に維持される。
【００９４】
最後に、走査線Ｇ１とデータ線ＤＢ１〜ＤＢ４とに接続されたＢ画素３が駆動される。Ｂ画素３が駆動される手順は、制御信号ＲＳＷが活性化される代わりに制御信号ＢＳＷが活性化される点を除けば、Ｒ画素３が駆動される手順と同様である。制御信号ＢＳＷが活性化された後、制御信号ＤＡＣＳＷ１、ＤＡＣＳＷ２、ＤＡＣＳＷ３、及びＤＡＣＳＷ４がこの順序で順次に活性化されると共に、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ４がこの順序で順次に活性化される。これにより、データ線ＤＢ１〜ＤＢ４に接続されたＢ画素３が対応する出力アンプ１７によって駆動され、所望の駆動電圧が各Ｂ画素３に書き込まれる。各Ｂ画素３の出力アンプ１７による駆動が完了すると、それに対応する制御信号ＤＩＲＥＣＴＳＷｊが活性化される。（ｊ＝１、２、３、４）。これにより、データ線ＤＢ１、ＤＢ２、ＤＢ３、ＤＢ４が、それぞれ、Ｄ／Ａコンバータ１５１、１５２、１５３、及び１５４に接続され、データ線ＤＢ１、ＤＢ２、ＤＢ３、ＤＢ４の電圧レベルが階調電圧発生回路１４によって発生された所望の階調電圧に維持される。
【００９５】
第２水平期間でも、同様の手順で走査線Ｇ２に接続されている画素３が駆動される。ただし、第２水平期間では、走査線Ｇ２に接続されている画素３は、Ｂ画素、Ｇ画素、Ｒ画素の順で駆動される。Ｂ画素３の駆動の際、制御信号ＢＳＷは、第１水平期間から継続して活性化され続け、液晶表示パネル１のデマルチプレクサ５の時分割スイッチ５Ｂ１〜５Ｂ４は、ターンオフされない；データ線ＤＢ１〜ＤＢ４は、第１水平期間の終了後もソース線Ｓ１〜Ｓ４に接続され続ける。このような動作によれば、デマルチプレクサ５の時分割スイッチ５Ｂ１〜５Ｂ４のスイッチ回数を減らし、液晶表示パネル１の消費電力を低減させることができる。
【００９６】
詳細には、第２水平期間が開始されると、まず、走査線Ｇ２とデータ線ＤＢ１〜ＤＢ４とに接続されたＢ画素３が駆動される。Ｂ画素３の出力アンプ１７による駆動は、データ線ＤＢ４に接続されたＢ画素３、データ線ＤＢ３に接続されたＢ画素３、データ線ＤＢ２に接続されたＢ画素３、データ線ＤＢ１に接続されたＢ画素３の順で行われる。即ち、制御信号ＢＳＷが活性化された後、制御信号ＤＡＣＳＷ４、ＤＡＣＳＷ３、ＤＡＣＳＷ２、及びＤＡＣＳＷ１がこの順序で順次に活性化されると共に、制御信号ＡＭＰＯＵＴＳＷ４、ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ１がこの順序で順次に活性化される。これにより、データ線ＤＢ１〜ＤＢ４に接続されたＢ画素３が対応する出力アンプ１７によって駆動され、各Ｂ画素３に所望の駆動電圧が書き込まれる。各Ｂ画素３の出力アンプ１７による駆動が完了すると、それに対応する制御信号ＤＩＲＥＣＴＳＷｊが活性化される。（ｊ＝４、３、２、１）。これにより、データ線ＤＢ４、ＤＢ３、ＤＢ２、ＤＢ１が、それぞれ、Ｄ／Ａコンバータ１５４、１５３、１５２、及び１５１に接続され、データ線ＤＢ４、ＤＢ３、ＤＢ２、ＤＢ１の電圧レベルが階調電圧発生回路１４によって発生された所望の階調電圧に維持される。
【００９７】
続いて、走査線Ｇ２とデータ線ＤＧ１〜ＤＧ４とに接続されたＧ画素３が駆動される。詳細には、制御信号ＧＳＷが活性化された後、制御信号ＤＡＣＳＷ１、ＤＡＣＳＷ２、ＤＡＣＳＷ３、及びＤＡＣＳＷ４がこの順序で順次に活性化されると共に、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ４がこの順序で順次に活性化される。これにより、データ線ＤＧ１〜ＤＧ４に接続されたＧ画素３が対応する出力アンプ１７によって駆動され、所望の駆動電圧が各Ｇ画素３に書き込まれる。各Ｇ画素３の出力アンプ１７による駆動が完了すると、それに対応する制御信号ＤＩＲＥＣＴＳＷｊが活性化される。（ｊ＝１、２、３、４）。これにより、データ線ＤＧ１、ＤＧ２、ＤＧ３、ＤＧ４が、それぞれ、Ｄ／Ａコンバータ１５１、１５２、１５３、及び１５４に接続され、データ線ＤＧ１、ＤＧ２、ＤＧ３、ＤＧ４の電圧レベルが階調電圧発生回路１４によって発生された所望の階調電圧に維持される。
【００９８】
最後に、走査線Ｇ２とデータ線ＤＲ１〜ＤＲ４とに接続されたＲ画素３が駆動される。詳細には、制御信号ＲＳＷが活性化された後、制御信号ＤＡＣＳＷ４、ＤＡＣＳＷ３、ＤＡＣＳＷ２、及びＤＡＣＳＷ１がこの順序で順次に活性化されると共に、制御信号ＡＭＰＯＵＴＳＷ４、ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ１がこの順序で順次に活性化される。これにより、データ線ＤＲ１〜ＤＲ４に接続されたＲ画素３が対応する出力アンプ１７によって駆動され、各Ｒ画素３に所望の駆動電圧が書き込まれる。各Ｒ画素３の出力アンプ１７による駆動が完了すると、それに対応する制御信号ＤＩＲＥＣＴＳＷｊが活性化される。（ｊ＝４、３、２、１）。これにより、データ線ＤＲ４、ＤＲ３、ＤＲ２、ＤＲ１が、それぞれ、Ｄ／Ａコンバータ１５４、１５３、１５２、及び１５１に接続され、データ線ＤＲ４、ＤＲ３、ＤＲ２、ＤＲ１の電圧レベルが階調電圧発生回路１４によって発生された所望の階調電圧に維持される。
【００９９】
以後、奇数水平期間では第１水平期間と同様にして画素３が駆動され、偶数水平期間では、第２水平期間と同様にして画素３が駆動される。
【０１００】
以上に説明されているように、本実施形態では、ソース出力Ｓ１が出力アンプ１７１によって駆動されている間に、ソース出力Ｓ２が別の出力アンプ１７２によって駆動される。同様に、ソース出力Ｓ２が出力アンプ１７２によって駆動されている間に、ソース出力Ｓ３が出力アンプ１７１によって駆動され、ソース出力Ｓ３が出力アンプ１７１によって駆動されている間に、ソース出力Ｓ４が出力アンプ１７２によって駆動される。このような動作によれば、各ソース出力Ｓの電圧レベルが、隣接するソース出力Ｓ２の電圧レベルが変動の際にクロストークの影響によって変動しても、各ソース出力Ｓの電圧レベルは、出力アンプ１７によって直ちに所望の電圧レベルに戻される。したがって、各ソース出力Ｓの電圧レベルは、隣接するソース出力Ｓの電圧レベルの変動の影響を受けない。
【０１０１】
加えて、本実施形態の動作では、データ線Ｄの全てが最後にＤ／Ａコンバータ１５に直結されるため、出力アンプ１７のオフセットの影響を除去し、画質を向上させることができる。
【０１０２】
なお、本実施形態において、制御信号ＤＡＣＳＷ１〜ＤＡＣＳＷ４の波形は、下記の条件を満足する範囲で変更可能である。
（１）制御信号ＤＡＣＳＷ１、ＤＡＣＳＷ３が同時に活性化されない。
（２）制御信号ＤＡＣＳＷ２、ＤＡＣＳＷ４が同時に活性化されない。
（３）各制御信号ＤＡＣＳＷｊ（ｊ＝１、２、３、４）は、少なくとも、制御信号ＡＭＰＯＵＴＳＷｊが活性化されている間は活性化されている。
【０１０３】
図１１Ｂは、このような条件を満足する制御信号ＤＡＣＳＷ１〜ＤＡＣＳＷ４の他の波形を示すタイミングチャートである。図１１Ｂの動作では、第１水平期間が開始されたときには制御信号ＤＡＣＳＷ１、ＤＡＣＳＷ２が活性化され、制御信号ＤＡＣＳＷ３、ＤＡＣＳＷ４、ＡＭＰＯＵＴＳＷ１〜４が非活性化されている。
【０１０４】
まず、Ｒ画素３が駆動される。具体的には、まず、データ線ＤＲ１、ＤＲ２に接続されたＲ画素３の駆動のために、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２が順次に活性化される。データ線ＤＲ１、ＤＲ２に接続されたＲ画素３の駆動が完了すると、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２が非活性化される。制御信号ＤＡＣＳＷ１、ＤＡＣＳＷ２は、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２の非活性化と共に非活性化される。
【０１０５】
更に、データ線ＤＲ３、ＤＲ４に接続されたＲ画素３の駆動のために、制御信号ＡＭＰＯＵＴＳＷ１の非活性化と共に制御信号ＡＭＰＯＵＴＳＷ３が活性化され、制御信号ＡＭＰＯＵＴＳＷ２の非活性化と共に制御信号ＡＭＰＯＵＴＳＷ４が活性化される。制御信号ＤＡＣＳＷ３、ＤＡＣＳＷ４は、制御信号ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ４の活性化と共に活性化される。その後、データ線ＤＲ３、ＤＲ４に接続されたＲ画素３の駆動が終了し、制御信号ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ４が非活性化されても、制御信号ＤＡＣＳＷ３、ＤＡＣＳＷ４は活性化され続ける。
【０１０６】
続いて、Ｇ画素３が駆動される。具体的には、データ線ＤＧ４、ＤＧ３に接続されたＧ画素３の駆動のために、制御信号ＡＭＰＯＵＴＳＷ４、ＡＭＰＯＵＴＳＷ３が順次に活性化される。制御信号ＤＡＣＳＷ３、ＤＡＣＳＷ４は、Ｒ画素３の駆動の終了時から継続して活性化され続けているから、制御信号ＤＡＣＳＷ３、ＤＡＣＳＷ４を切り換える必要がないことに留意されたい。データ線ＤＧ４、ＤＧ３に接続されたＧ画素３の駆動が完了すると、制御信号ＡＭＰＯＵＴＳＷ４、ＡＭＰＯＵＴＳＷ３が非活性化される。制御信号ＤＡＣＳＷ４、ＤＡＣＳＷ３は、制御信号ＡＭＰＯＵＴＳＷ４、ＡＭＰＯＵＴＳＷ３の非活性化と共に非活性化される。
【０１０７】
更に、データ線ＤＧ２、ＤＧ１に接続されたＧ画素３の駆動のために、制御信号ＡＭＰＯＵＴＳＷ４の非活性化と共に制御信号ＡＭＰＯＵＴＳＷ２が活性化され、制御信号ＡＭＰＯＵＴＳＷ３の非活性化と共に制御信号ＡＭＰＯＵＴＳＷ１が活性化される。制御信号ＤＡＣＳＷ２、ＤＡＣＳＷ１は、制御信号ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ１の活性化と共に活性化される。その後、データ線ＤＧ２、ＤＧ１に接続されたＧ画素３の駆動が終了し、制御信号ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ１が非活性化されても、制御信号ＤＡＣＳＷ２、ＤＡＣＳＷ１は、活性化され続ける。
【０１０８】
更に続いて、Ｂ画素３が駆動される。具体的には、まず、データ線ＤＢ１、ＤＢ２に接続されたＢ画素３の駆動のために、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２が順次に活性化される。データ線ＤＢ１、ＤＢ２に接続されたＢ画素３の駆動が完了すると、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２が非活性化される。制御信号ＤＡＣＳＷ１、ＤＡＣＳＷ２は、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２の非活性化と共に非活性化される。
【０１０９】
更に、データ線ＤＢ３、ＤＢ４に接続されたＢ画素３の駆動のために、制御信号ＡＭＰＯＵＴＳＷ１の非活性化と共に制御信号ＡＭＰＯＵＴＳＷ３が活性化され、制御信号ＡＭＰＯＵＴＳＷ２の非活性化と共に制御信号ＡＭＰＯＵＴＳＷ４が活性化される。制御信号ＤＡＣＳＷ３、ＤＡＣＳＷ４は、制御信号ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ４の活性化と共に活性化される。その後、データ線ＤＢ３、ＤＢ４に接続されたＢ画素３の駆動が終了し、制御信号ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ４が非活性化されても、制御信号ＤＡＣＳＷ３、ＤＡＣＳＷ４は活性化され続ける。
【０１１０】
第２水平期間でも、画素３の駆動の順序が変更されることを除いては、同様にして画素３が駆動される。
【０１１１】
図１１Ｂに示されている動作の利点は、制御信号ＤＡＣＳＷ１〜ＤＡＣＳＷ４のスイッチ回数を減少させることができることにある。図１１Ａの動作では、一水平期間において、制御信号ＤＡＣＳＷ１〜ＤＡＣＳＷ４を延べ１２回プルアップし、１２回プルダウンする必要がある。一方、図１１Ｂの動作では、制御信号ＤＡＣＳＷ１〜ＤＡＣＳＷ４を延べ６回しかプルアップする必要がなく、６回しかプルダウンする必要がない。制御信号ＤＡＣＳＷ１〜ＤＡＣＳＷ４のスイッチ回数の減少は、消費電力を低減させるため好ましい。
【０１１２】
（第３の実施形態）
図１２は、第３の実施形態の液晶表示装置１０Ｂの構成を示す図である。図１２は、ソース出力Ｓ１〜Ｓ４に関連する部分のみの構成が図示されているが、液晶表示装置１０Ｂには、図１２の構成が繰り返して設けられていると理解されなくてはならない。
【０１１３】
第３の実施形態の液晶表示装置１０Ｂの構成は、第２の実施形態の液晶表示装置１０Ａの構成に類似している。第２の実施形態の液晶表示装置１０Ａと同様に、第３の実施形態の液晶表示装置１０Ｂは、隣接するソース出力Ｓが、異なる出力アンプ１７によって駆動されるように構成される。このような構成は、各ソース出力Ｓを、隣接するソース出力Ｓの電圧レベルの変動の影響を低減させるために重要である。
【０１１４】
その一方で、第３の実施形態では、データドライバＩＣ６Ｂに搭載される回路の規模を小さくするために、Ｄ／Ａコンバータ１５の数が半減される。即ち、第３の実施形態では、１つのＤ／Ａコンバータ１５が出力アンプ１７を介して２つのソース出力Ｓに接続され、当該２つのソース出力に接続されているデータ線Ｄの駆動に使用される。具体的には、Ｄ／Ａコンバータ１５１は、ソース出力Ｓ１、Ｓ３に接続されたデータ線Ｄの駆動に使用され、Ｄ／Ａコンバータ１５２は、ソース出力Ｓ２、Ｓ４に接続されたデータ線Ｄの駆動に使用される。これに伴い、マルチプレクサ１３、Ｄ／Ａコンバータ１５、出力アンプ１７、及びデマルチプレクサ１９、及びソース出力Ｓとの間の接続関係が変更される。
【０１１５】
詳細には、第３の実施形態では、マルチプレクサ１３１、１３３の出力に、制御信号ＭＵＸＳＷ１、ＭＵＸＳＷ３に応答して動作するマルチプレクサ２１１が接続され、制御信号ＭＵＸＳＷ２、ＭＵＸＳＷ４に応答して動作するマルチプレクサ１３２、１３４の出力に、マルチプレクサ２１２が接続される。マルチプレクサ２１１は、制御信号ＭＵＸＳＷ１が活性化されるとマルチプレクサ１３１の出力をＤ／Ａコンバータ１５１の入力に接続し、制御信号ＭＵＸＳＷ３が活性化されるとマルチプレクサ１３２の出力をＤ／Ａコンバータ１５１の入力に接続する。一方、マルチプレクサ２１２は、制御信号ＭＵＸＳＷ２が活性化されるとマルチプレクサ１３２の出力をＤ／Ａコンバータ１５２の入力に接続し、制御信号ＭＵＸＳＷ４が活性化されるとマルチプレクサ１３４の出力をＤ／Ａコンバータ１５２の入力に接続する。
【０１１６】
マルチプレクサ１３１、１３３、及びマルチプレクサ２１１は、全体としては、画素データＸＲ１、ＸＧ１、ＸＢ１、ＸＲ３、ＸＧ３、ＸＢ３を選択的にＤ／Ａコンバータ１５１に供給するマルチプレクサとして機能することに留意されたい。即ち、制御信号ＭＵＸＳＷ１が活性化されている場合には、制御信号ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬが活性化されると、それぞれ、画素データＸＲ１、ＸＧ１、ＸＢ１が選択され、Ｄ／Ａコンバータ１５１に供給される。一方、制御信号ＭＵＸＳＷ３が活性化されている場合には、制御信号ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬが活性化されると、それぞれ、画素データＸＲ３、ＸＧ３、ＸＢ３が選択され、Ｄ／Ａコンバータ１５１に供給される。
【０１１７】
同様に、マルチプレクサ１３２、１３４、及びマルチプレクサ２１２は、全体としては、画素データＸＲ２、ＸＧ２、ＸＢ２、ＸＲ４、ＸＧ４、ＸＢ４を選択的にＤ／Ａコンバータ１５２に供給するマルチプレクサとして機能する。制御信号ＭＵＸＳＷ２が活性化されている場合には、制御信号ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬが活性化されると、それぞれ、画素データＸＲ２、ＸＧ２、ＸＢ２が選択され、Ｄ／Ａコンバータ１５２に供給される。一方、制御信号ＭＵＸＳＷ４が活性化されている場合には、制御信号ＲＳＥＬ、ＧＳＥＬ、ＢＳＥＬが活性化されると、それぞれ、画素データＸＲ４、ＸＧ４、ＸＢ４が選択され、Ｄ／Ａコンバータ１５２に供給される。
【０１１８】
第２実施形態と同様に、出力アンプ１７１、１７２の出力には、出力アンプ１７１とソース出力Ｓ１、Ｓ３との間の接続関係を切り替え、更に、出力アンプ１７２とソース出力Ｓ２、Ｓ４との間の接続関係を切り替えるようデマルチプレクサ１９が設けられる。デマルチプレクサ１９には、それぞれ、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ４に応じてオンオフされるスイッチ１９ａ、１９ｂ、１９ｃ、１９ｄが設けられる。出力アンプ１７１の出力は、制御信号ＡＭＰＯＵＴＳＷ１が活性化されるとソース出力Ｓ１に接続され、制御信号ＡＭＰＯＵＴＳＷ３が活性化されるとソース出力Ｓ３に接続される。一方、出力アンプ１７２の出力は、制御信号ＡＭＰＯＵＴＳＷ２が活性化されるとソース出力Ｓ２に接続され、制御信号ＡＭＰＯＵＴＳＷ４が活性化されるとソース出力Ｓ４に接続される。
【０１１９】
本実施形態のデータドライバＩＣ６Ｂでは、第１及び第２実施形態とは異なり、Ｄ／Ａコンバータ１５を（出力アンプ１７を介さずに）ソース出力Ｓに直結する経路が設けられていないことに留意されたい。
【０１２０】
図１３は、第３の実施形態における液晶表示装置１０Ｂの動作を示すタイミングチャートである。以下では、ソース出力Ｓ１〜Ｓ４に対応する画素３（即ち、データ線ＤＲ１〜ＤＲ４、ＤＧ１〜ＤＧ４、ＤＢ１〜ＤＢ４に接続されている画素３）の駆動について説明を行うが、他のソース出力Ｓに対応する画素３も同様にして駆動されることは、当業者には容易に理解されよう。
【０１２１】
第１水平期間の開始時には、制御信号ＲＳＷ、ＲＳＥＬ、ＭＵＸＳＷ１、ＡＭＰＯＵＴＳＷ１が活性化されている。即ち、ソース出力Ｓ１は、出力アンプ１７１に接続されている状態にある。一方で、全ての走査線Ｇが非活性化され、画素３の画素電極３ｂがデータ線Ｄから切り離されている。したがって、ソース出力Ｓ１が出力アンプ１７１に接続されているにも関らず、いずれの画素３も駆動されていない。
【０１２２】
第１水平期間が開始されると、まず、走査線Ｇ１とデータ線ＤＲ１〜ＤＲ４とに接続されたＲ画素３が駆動される。Ｒ画素３の駆動は、下記のようにして行われる。水平同期信号ＨＳＹＮＣの非活性化（プルアップ）に同期して、ラッチ信号ＳＴＢが活性化される。ラッチ信号ＳＴＢが活性化されるタイミングは、データドライバＩＣ６Ｂの仕様に応じて適宜に選択されることに留意されたい。ラッチ信号ＳＴＢの活性化により、走査線Ｇ１に接続されている画素３の階調を指定する画素データがレジスタ１２にラッチされる。このとき、制御信号ＲＳＥＬ、ＭＵＸＳＷ１、ＡＭＰＯＵＴＳＷ１が活性化されているから、データ線ＤＲ１に接続されたＲ画素３に対応する画素データＸＲ１がＤ／Ａコンバータ１５１に供給され、更に、画素データＸＲ１に対応する階調電圧と同一の駆動電圧が、出力アンプ１７１の出力からソース出力Ｓ１を介してデータ線ＤＲ１に供給される。
【０１２３】
続いて、走査線Ｇ１が活性化され、これにより、画素データＸＲ１に対応する駆動電圧がデータ線ＤＲ１に接続されているＲ画素３に書き込まれる。
【０１２４】
続いて、データ線ＤＲ２に接続されているＲ画素３が駆動される。詳細には、制御信号ＭＵＸＳＷ２及びＡＭＰＯＵＴＳＷ２が活性化され、出力アンプ１７２の出力がソース出力Ｓ２に接続される。これにより、データ線ＤＲ２がデマルチプレクサ５の時分割スイッチ５Ｒ２及びデマルチプレクサ１９のスイッチ１９ｂを介して出力アンプ１７２の出力に接続され、画素データＸＲ２に対応する駆動電圧がデータ線ＤＲ２に供給される。供給された駆動電圧は、データ線ＤＲ２に接続されているＲ画素３に書き込まれる。
【０１２５】
第２の実施形態と同様に、データ線ＤＲ２に接続されているＲ画素３の駆動が開始された瞬間において、ソース出力Ｓ１が出力アンプ１７１の出力に接続され続けていることに留意されたい。これにより、ソース出力Ｓ２の電圧レベルが変動してもソース出力Ｓ１の電圧レベルは出力アンプ１７１によって一定に保たれ、配線７の容量カップリングの影響を受けない。従って、ソース出力Ｓ１に接続されているデータ線ＤＲ１の電圧レベル、即ち、Ｒ画素３に書き込まれる駆動電圧の変動を防ぐことができる。
【０１２６】
続いて、データ線ＤＲ３に接続されているＲ画素３が駆動される。詳細には、制御信号ＭＵＸＳＷ１及びＡＭＰＯＵＴＳＷ１が非活性化されると共に、制御信号ＭＵＸＳＷ３及びＡＭＰＯＵＴＳＷ３が活性化される。制御信号ＭＵＸＳＷ３及びＡＭＰＯＵＴＳＷ３の活性化により、出力アンプ１７１の出力がソース出力Ｓ３に接続される。これにより、データ線ＤＲ３がデマルチプレクサ５の時分割スイッチ５Ｒ３及びデマルチプレクサ１９のスイッチ１９ｃを介して出力アンプ１７１の出力に接続され、画素データＸＲ３に対応する駆動電圧がデータ線ＤＲ３に供給される。供給された駆動電圧は、データ線ＤＲ３に接続されているＲ画素３に書き込まれる。データ線ＤＲ２に接続されているＲ画素３の駆動が開始された瞬間と同様に、データ線ＤＲ３に接続されているＲ画素３の駆動が開始された瞬間において、ソース出力Ｓ２が出力アンプ１７２の出力に接続され続けていることに留意されたい。
【０１２７】
更に続いて、データ線ＤＲ４に接続されているＲ画素３が駆動される。詳細には、制御信号ＭＵＸＳＷ２及びＡＭＰＯＵＴＳＷ２が非活性化されると共に、制御信号ＭＵＸＳＷ４及びＡＭＰＯＵＴＳＷ４が活性化される。制御信号ＭＵＸＳＷ４及びＡＭＰＯＵＴＳＷ４の活性化により、出力アンプ１７２の出力がソース出力Ｓ４に接続される。これにより、データ線ＤＲ４がデマルチプレクサ５の時分割スイッチ５Ｒ４及びデマルチプレクサ１９のスイッチ１９ｄを介して出力アンプ１７２の出力に接続され、画素データＸＲ４に対応する駆動電圧がデータ線ＤＲ４に供給される。供給された駆動電圧は、データ線ＤＲ４に接続されているＲ画素３に書き込まれる。データ線ＤＲ３に接続されているＲ画素３の駆動が開始された瞬間と同様に、データ線ＤＲ４に接続されているＲ画素３の駆動が開始された瞬間において、ソース出力Ｓ３が出力アンプ１７１の出力に接続され続けていることに留意されたい。
【０１２８】
Ｒ画素３の駆動が完了すると、それに続いて、走査線Ｇ１とデータ線ＤＧ１〜ＤＧ４とに接続されたＧ画素３が駆動される。詳細には、制御信号ＧＳＷが活性化された後、制御信号ＭＵＸＳＷ４、ＭＵＸＳＷ３、ＭＵＸＳＷ２、及びＭＵＸＳＷ１がこの順序で順次に活性化されると共に、制御信号ＡＭＰＯＵＴＳＷ４、ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ１がこの順序で順次に活性化される。これにより、データ線ＤＧ１〜ＤＧ４に接続されたＧ画素３が対応する出力アンプ１７によって駆動され、所望の駆動電圧が各Ｇ画素３に書き込まれる。Ｒ画素３の駆動の際と同様に、データ線ＤＧ３に接続されているＧ画素３の駆動が開始された瞬間には、ソース出力Ｓ４が出力アンプ１７２の出力に接続され、データ線ＤＧ２に接続されているＧ画素３の駆動が開始された瞬間には、ソース出力Ｓ３が出力アンプ１７１の出力に接続され、データ線ＤＧ１に接続されているＧ画素３の駆動が開始された瞬間には、ソース出力Ｓ２が出力アンプ１７２の出力に接続されることに留意されたい。
【０１２９】
最後に、走査線Ｇ１とデータ線ＤＢ１〜ＤＢ４とに接続されたＢ画素３が駆動される。詳細には、制御信号ＢＳＷが活性化された後、制御信号ＭＵＸＳＷ１、ＭＵＸＳＷ２、ＭＵＸＳＷ３、及びＭＵＸＳＷ４がこの順序で順次に活性化されると共に、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ４がこの順序で順次に活性化される。これにより、データ線ＤＢ１〜ＤＢ４に接続されたＢ画素３が対応する出力アンプ１７によって駆動され、各Ｂ画素３に所望の駆動電圧が書き込まれる。Ｒ画素３の駆動の際と同様に、データ線ＤＢ２に接続されているＢ画素３の駆動が開始された瞬間には、ソース出力Ｓ１が出力アンプ１７１の出力に接続され、データ線ＤＢ３に接続されているＢ画素３の駆動が開始された瞬間には、ソース出力Ｓ２が出力アンプ１７２の出力に接続され、データ線ＤＢ４に接続されているＢ画素３の駆動が開始された瞬間には、ソース出力Ｓ３が出力アンプ１７１の出力に接続されることに留意されたい。
【０１３０】
第２水平期間でも、同様の手順で走査線Ｇ２に接続されている画素３が駆動される。ただし、第２水平期間では、走査線Ｇ２に接続されている画素３は、Ｂ画素、Ｇ画素、Ｒ画素の順で駆動される。Ｂ画素３の駆動の際、制御信号ＢＳＷは、第１水平期間から継続して活性化され続け、液晶表示パネル１のデマルチプレクサ５の時分割スイッチ５Ｂ１〜５Ｂ４は、ターンオフされない；データ線ＤＢ１〜ＤＢ４は、第１水平期間の終了後もソース線Ｓ１〜Ｓ４に接続され続ける。このような動作によれば、デマルチプレクサ５の５Ｂ１〜５Ｂ４のスイッチ回数を減らし、液晶表示パネル１の消費電力を低減させることができる。
【０１３１】
詳細には、第２水平期間の開始時には、制御信号ＢＳＷ、ＢＳＥＬ、ＭＵＸＳＷ４、ＡＭＰＯＵＴＳＷ４が活性化されている。まず、水平同期信号ＨＳＹＮＣの非活性化（プルアップ）に同期して、ラッチ信号ＳＴＢが活性化される。これにより、走査線Ｇ２に接続されている画素３の階調を指定する画素データがレジスタ１２にラッチされる。このとき、制御信号ＢＳＥＬ、ＭＵＸＳＷ４、ＡＭＰＯＵＴＳＷ４が活性化されているから、データ線ＤＢ４に接続されたＢ画素３に対応する画素データＸＢ４がＤ／Ａコンバータ１５２に供給され、更に、画素データＸＢ４に対応する階調電圧と同一の駆動電圧が、出力アンプ１７２の出力からソース出力Ｓ４を介してデータ線ＤＢ４に供給される。
【０１３２】
続いて、走査線Ｇ２が活性化され、これにより、画素データＸＢ４に対応する駆動電圧がデータ線ＤＢ４に接続されているＢ画素３に書き込まれる。
【０１３３】
続いて、制御信号ＭＵＸＳＷ３、ＭＵＸＳＷ２、及びＭＵＸＳＷ１がこの順序で順次に活性化されると共に、制御信号ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ１がこの順序で順次に活性化される。これにより、データ線ＤＢ３、ＤＢ２、ＤＢ１に接続されたＢ画素３が対応する出力アンプ１７によって駆動され、所望の駆動電圧が各Ｂ画素３に書き込まれる。データ線ＤＢ３に接続されているＢ画素３の駆動が開始された瞬間には、ソース出力Ｓ４が出力アンプ１７２の出力に接続され、データ線ＤＢ２に接続されているＢ画素３の駆動が開始された瞬間には、ソース出力Ｓ３が出力アンプ１７１の出力に接続され、データ線ＤＢ１に接続されているＢ画素３の駆動が開始された瞬間には、ソース出力Ｓ２が出力アンプ１７２の出力に接続されることに留意されたい。
【０１３４】
Ｂ画素３の駆動が完了すると、データ線ＤＧ１〜ＤＧ４に接続されているＧ画素３の駆動が行われる。詳細には、制御信号ＭＵＸＳＷ１、ＭＵＸＳＷ２、ＭＵＸＳＷ３、及びＭＵＸＳＷ４がこの順序で順次に活性化されると共に、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ４がこの順序で順次に活性化される。これにより、データ線ＤＧ１〜ＤＧ４に接続されたＧ画素３が対応する出力アンプ１７によって駆動され、各Ｇ画素３に所望の駆動電圧が書き込まれる。データ線ＤＧ２に接続されているＧ画素３の駆動が開始された瞬間には、ソース出力Ｓ１が出力アンプ１７１の出力に接続され、データ線ＤＧ３に接続されているＧ画素３の駆動が開始された瞬間には、ソース出力Ｓ２が出力アンプ１７２の出力に接続され、データ線ＤＧ４に接続されているＧ画素３の駆動が開始された瞬間には、ソース出力Ｓ３が出力アンプ１７１の出力に接続されることに留意されたい。
【０１３５】
Ｇ画素３の駆動が完了すると、データ線ＤＲ１〜ＤＲ４に接続されているＲ画素３の駆動が行われる。詳細には、制御信号ＭＵＸＳＷ４、ＭＵＸＳＷ３、ＭＵＸＳＷ２、及びＭＵＸＳＷ１がこの順序で順次に活性化されると共に、制御信号ＡＭＰＯＵＴＳＷ４、ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ１がこの順序で順次に活性化される。これにより、データ線ＤＲ１〜ＤＲ４に接続されたＲ画素３が対応する出力アンプ１７によって駆動され、各Ｒ画素３に所望の駆動電圧が書き込まれる。データ線ＤＲ３に接続されているＲ画素３の駆動が開始された瞬間には、ソース出力Ｓ４が出力アンプ１７２の出力に接続され、データ線ＤＲ２に接続されているＲ画素３の駆動が開始された瞬間には、ソース出力Ｓ３が出力アンプ１７１の出力に接続され、データ線ＤＲ１に接続されているＲ画素３の駆動が開始された瞬間には、ソース出力Ｓ２が出力アンプ１７２の出力に接続されることに留意されたい。
【０１３６】
以後、奇数水平期間では第１水平期間と同様にして画素３が駆動され、偶数水平期間では、第２水平期間と同様にして画素３が駆動される。
【０１３７】
図１３の動作の一つの問題は、単純にソース出力Ｓ１〜Ｓ４とが繰り返して配置されていると、最も遅く駆動されるソース出力Ｓ（例えば、ソース出力Ｓ１）と最も早く駆動されるソース出力Ｓ（例えば、ソース出力Ｓ４）とが隣接しているため、その間の容量カップリングにより、最も遅く駆動されるソース出力Ｓの電圧レベルの変動が最も早く駆動されるソース出力Ｓの電圧レベルを変動させてしまうことである。例えば図１３の動作では、第１水平期間におけるＲ画素３の駆動の際、ソース出力Ｓ１、Ｓ２、Ｓ３、Ｓ４が、この順序で順次に駆動される。図１２には、４つのソース出力Ｓ１〜Ｓ４しか図示されていないが、現実の液晶表示装置ではソース出力Ｓ１がソース出力Ｓ４に隣接して設けられるから、ソース出力Ｓ４の駆動時の電圧レベルの変動により、ソース出力Ｓ１の電圧レベルが変動してしまう。
【０１３８】
図１４は、このようなソース出力Ｓの電圧レベルの変動を抑制するために好適な液晶表示装置１０Ｂの動作を示している。図１４の動作では、ソース出力Ｓ１、Ｓ２、Ｓ３、Ｓ４が、この順序で順次に駆動される場合、ソース出力Ｓ１が駆動される際にソース出力Ｓ４がプリチャージされる。図１４のタイミングチャートの記号”Ｐ”は、当該ソース出力Ｓ１、Ｓ４がプリチャージされることを示している。プリチャージされる電圧（プリチャージ電圧）は、その後に画素３が駆動される駆動電圧と同一である。ソース出力Ｓ４をプリチャージすることにより、その後にソース出力Ｓ４が駆動されるときにおける電圧レベルの変動が小さくなり、そのため、隣接するソース出力Ｓ１の電圧レベルの変動が抑制される。同様に、ソース出力Ｓ４、Ｓ３、Ｓ２、Ｓ１が、この順序で順次に駆動される場合、ソース出力Ｓ４が駆動される際にソース出力Ｓ１がプリチャージされる。ソース出力Ｓ１をプリチャージすることにより、その後にソース出力Ｓ１が駆動されるときにおける電圧レベルの変動が小さくなり、そのため、隣接するソース出力Ｓ４の電圧レベルの変動が抑制される。図１４の液晶表示装置１０Ｂの動作を、以下、詳細に説明する。
【０１３９】
第１水平期間の開始時には、制御信号ＲＳＷ、ＲＳＥＬ、ＭＵＸＳＷ１、ＡＭＰＯＵＴＳＷ１が活性化されている。即ち、ソース出力Ｓ１は、出力アンプ１７１によって駆動されている状態にある。一方で、全ての走査線Ｇが非活性化され、画素３の画素電極３ｂがデータ線Ｄから切り離されている。したがって、ソース出力Ｓ１が出力アンプ１７１によって駆動されているにも関らず、いずれの画素３も駆動されない状態である。
【０１４０】
まず、走査線Ｇ１とデータ線ＤＲ１〜ＤＲ４とに接続されたＲ画素３が駆動される。Ｒ画素３の駆動は、下記のようにして行われる。水平同期信号ＨＳＹＮＣの非活性化（プルアップ）に同期して、ラッチ信号ＳＴＢが活性化される。これにより、走査線Ｇ１に接続されている画素３の階調を指定する画素データがレジスタ１２にラッチされる。このとき、制御信号ＲＳＥＬ、ＭＵＸＳＷ１、ＡＭＰＯＵＴＳＷ１が活性化されているから、データ線ＤＲ１に接続されたＲ画素３に対応する画素データＸＲ１がＤ／Ａコンバータ１５１に供給され、更に、ソース出力Ｓ１の出力が、出力アンプ１７１によって画素データＸＲ１に対応する階調電圧と同一の駆動電圧に駆動される。
【０１４１】
ソース出力Ｓ１が出力アンプ１７１によって駆動されると同時に、ソース出力Ｓ４がプリチャージされる。図１４において、ソース出力Ｓがプリチャージされることは、記号「Ｐ」によって示されていることに留意されたい。詳細には、制御信号ＭＵＸＳＷ４、及びＡＭＰＯＵＴＳＷ４が活性化される。これにより、データ線ＤＲ４に接続されたＲ画素３に対応する画素データＸＲ４がＤ／Ａコンバータ１５２に供給され、ソース出力Ｓ４が画素データＸＲ４に対応する階調電圧と同一のプリチャージ電圧に出力アンプ１７２によってプリチャージされる。プリチャージが完了すると、制御信号ＭＵＸＳＷ４、及びＡＭＰＯＵＴＳＷ４が非活性化される。
【０１４２】
続いて、走査線Ｇ１が活性化され、これにより、画素データＸＲ１に対応する駆動電圧がデータ線ＤＲ１に接続されているＲ画素３に書き込まれ、データ線ＤＲ１に接続されているＲ画素３の駆動が完了する。同時に、ソース出力Ｓ４が画素データＸＲ４に対応する電圧レベルにプリチャージされ、データ線ＤＲ４に接続されているＲ画素３に画素データＸＲ４に対応する駆動電圧が書き込まれる。
【０１４３】
続いて、制御信号ＭＵＸＳＷ２、ＭＵＸＳＷ３、及びＭＵＸＳＷ４がこの順序で順次に活性化されると共に、制御信号ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ４がこの順序で順次に活性化される。これにより、データ線ＤＲ２、ＤＲ３、ＤＲ４に接続されたＲ画素３が対応する出力アンプ１７によって駆動され、所望の駆動電圧が各Ｒ画素３に書き込まれる。Ｒ画素３の駆動が完了すると、制御信号ＲＳＷが非活性化される。Ｒ画素３の駆動が完了しても、制御信号ＭＵＸＳＷ４、及びＡＭＰＯＵＴＳＷ４の活性化は継続されることに留意されたい。
【０１４４】
ソース出力Ｓ４が予めプリチャージ動作されているため、データ線ＤＲ４に接続されたＲ画素３が駆動される際のソース出力Ｓ４の電圧レベルの変動は小さい。したがって、ソース出力Ｓ４に隣接するソース出力Ｓ１の電圧レベルの変動も小さい。
【０１４５】
Ｒ画素３の駆動の完了の後、走査線Ｇ１とデータ線ＤＧ１〜ＤＧ４とに接続されたＧ画素３が駆動される。より具体的には、まず、制御信号ＲＳＥＬが非活性化されると共に、制御信号ＧＳＥＬが活性化される。制御信号ＭＵＸＳＷ４、及びＡＭＰＯＵＴＳＷ４が活性化され続けるので、制御信号ＧＳＥＬの活性化により、ソース出力Ｓ４が画素データＸＧ４に対応する階調電圧と同一の駆動電圧に出力アンプ１７２によって駆動される。
【０１４６】
ソース出力Ｓ４が出力アンプ１７２によって駆動されると同時に、ソース出力Ｓ１がプリチャージされる。詳細には、制御信号ＭＵＸＳＷ１、及びＡＭＰＯＵＴＳＷ１が活性化される。これにより、データ線ＤＧ１に接続されたＧ画素３に対応する画素データＸＧ１がＤ／Ａコンバータ１５１に供給され、ソース出力Ｓ１が画素データＸＧ１に対応する階調電圧と同一のプリチャージ電圧に出力アンプ１７１によってプリチャージされる。プリチャージが完了すると、制御信号ＭＵＸＳＷ１、及びＡＭＰＯＵＴＳＷ１が非活性化される。
【０１４７】
続いて、制御信号ＧＳＷが活性化され、データ線ＤＧ１〜ＤＧ４がそれぞれ、ソース出力Ｓ１〜Ｓ４に電気的に接続される。これにより、画素データＸＧ４に対応する駆動電圧がデータ線ＤＧ４に接続されているＧ画素３に書き込まれる。同時に、ソース出力Ｓ１が画素データＸＧ１に対応する電圧レベルにプリチャージされ、データ線ＤＧ１に接続されているＧ画素３に画素データＸＧ１に対応する駆動電圧が書き込まれる。
【０１４８】
続いて、制御信号ＭＵＸＳＷ３、ＭＵＸＳＷ２、及びＭＵＸＳＷ１がこの順序で順次に活性化されると共に、制御信号ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ１がこの順序で順次に活性化される。これにより、データ線ＤＧ３、ＤＧ２、ＤＧ１に接続されたＧ画素３が対応する出力アンプ１７によって駆動され、所望の駆動電圧が各Ｇ画素３に書き込まれる。Ｇ画素３の駆動が完了すると、制御信号ＧＳＷが非活性化される。Ｇ画素３の駆動が完了しても、制御信号ＭＵＸＳＷ１、及びＡＭＰＯＵＴＳＷ１の活性化は継続されることに留意されたい。
【０１４９】
ソース出力Ｓ１が予めプリチャージされるため、データ線ＤＧ１に接続されたＧ画素３が駆動される際のソース出力Ｓ１の電圧レベルの変動は小さい。したがって、ソース出力Ｓ１に隣接するソース出力Ｓ４の電圧レベルの変動も小さい。
【０１５０】
Ｇ画素３の駆動の完了の後、走査線Ｇ１とデータ線ＤＢ１〜ＤＢ４とに接続されたＢ画素３が駆動される。より具体的には、まず、制御信号ＧＳＥＬが非活性化されると共に、制御信号ＢＳＥＬが活性化される。制御信号ＭＵＸＳＷ１、及びＡＭＰＯＵＴＳＷ１が活性化され続けるので、制御信号ＢＳＥＬの活性化により、ソース出力Ｓ１が画素データＸＢ１に対応する階調電圧と同一の駆動電圧に出力アンプ１７１によって駆動される。
【０１５１】
ソース出力Ｓ１が出力アンプ１７１によって駆動されると同時に、ソース出力Ｓ４がプリチャージされる。詳細には、制御信号ＭＵＸＳＷ４、及びＡＭＰＯＵＴＳＷ４が活性化される。これにより、データ線ＤＢ４に接続されたＢ画素３に対応する画素データＸＢ４がＤ／Ａコンバータ１５２に供給され、ソース出力Ｓ４が画素データＸＢ４に対応する階調電圧と同一のプリチャージ電圧に出力アンプ１７２によってプリチャージされる。プリチャージが完了すると、制御信号ＭＵＸＳＷ４、及びＡＭＰＯＵＴＳＷ４が非活性化される。
【０１５２】
続いて、制御信号ＢＳＷが活性化され、データ線ＤＢ１〜ＤＢ４がそれぞれ、ソース出力Ｓ１〜Ｓ４に電気的に接続される。これにより、画素データＸＢ１に対応する駆動電圧がデータ線ＤＢ１に接続されているＢ画素３に書き込まれる。同時に、ソース出力Ｓ４が画素データＸＢ４に対応する電圧レベルにプリチャージされ、データ線ＤＢ４に接続されているＢ画素３に画素データＸＢ４に対応する駆動電圧が書き込まれる。
【０１５３】
続いて、制御信号ＭＵＸＳＷ２、ＭＵＸＳＷ３、及びＭＵＸＳＷ４がこの順序で順次に活性化されると共に、制御信号ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ４がこの順序で順次に活性化される。これにより、データ線ＤＢ２、ＤＢ３、ＤＢ４に接続されたＢ画素３が対応する出力アンプ１７によって駆動され、所望の駆動電圧が各Ｂ画素３に書き込まれる。
【０１５４】
第２水平期間では、走査線Ｇ２に接続された画素３が駆動される。走査線Ｇ２に接続された画素３は、Ｂ画素３、Ｇ画素３、Ｒ画素３の順番に駆動される点を除き、走査線Ｇ１に接続された画素３と同様の手順で駆動される。以後、奇数水平期間では、第１水平期間と同様の手順により、偶数水平期間では、第２水平期間と同様の手順によって画素３の駆動が行われる。
【０１５５】
第１の実施形態と同様に、第３の実施形態においても、ソース出力Ｓが駆動される順序は、フレーム期間毎に入れ替えられることが望ましい。一実施形態では、奇数フレーム期間の第１水平期間のＲ画素３の駆動では、図１４に示されているように、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ４がこの順で活性化される。この結果、ソース出力Ｓ１〜Ｓ４が、ソース出力Ｓ１、Ｓ２、Ｓ３、Ｓ４の順で駆動される。一方、偶数フレーム期間の第１水平期間のＲ画素３の駆動では、制御信号ＡＭＰＯＵＴＳＷ１〜４が、制御信号ＡＭＰＯＵＴＳＷ４、ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ１の順で活性化される。この結果、ソース出力Ｓ１〜Ｓ４が、ソース出力Ｓ４、Ｓ３、Ｓ２、Ｓ１の順で駆動される。Ｇ画素３、Ｂ画素３の駆動でも同様に、制御信号ＡＭＰＯＵＴＳＷ１〜４が活性化される順序が奇数フレーム期間と偶数フレーム期間とで切り換えられる。他の水平期間についても同様に、制御信号ＡＭＰＯＵＴＳＷ１〜４が活性化される順序が奇数フレーム期間と偶数フレーム期間とで切り換えられる。このような動作によれば、同じ色の画素に駆動電圧が書き込まれている時間が時間平均で均一化され、フリッカの発生を抑制することができる。
【０１５６】
図１４に図示されている動作によれば、ソース出力Ｓ１の駆動が開始される際にソース出力Ｓ４がプリチャージされ、又はソース出力Ｓ４の駆動が開始される際にソース出力Ｓ１がプリチャージされ、これにより、ソース出力Ｓ１〜Ｓ４のうち最も早く駆動されるソース出力Ｓの電圧レベルの変動を抑制することができ、画質の低下を防げる。
【０１５７】
ソース出力Ｓのうち最も早く駆動されるソース出力Ｓの電圧レベルの変動を抑制するもう一つの方策は、最も早く駆動されるソース出力Ｓを最も遅く駆動されるソース出力Ｓと隣接させないことである。図１５Ａ、図１５Ｂは、このような方策に沿った液晶表示装置１０Ｃの構成を示す図である。図１５Ａ、図１５Ｂは、２つの図面で１つの液晶表示装置を図示していることに留意されたい。
【０１５８】
図１６は、或る水平期間において図１５Ａ、図１５Ｂの液晶表示装置１０Ｃのソース出力Ｓ１〜Ｓ８が駆動される手順を示す図である。図１５Ａ、図１５Ｂの液晶表示装置１０Ｃでは、ソース出力Ｓ１〜Ｓ４が、ソース出力Ｓ１、Ｓ２、Ｓ３、Ｓ４の順番で駆動される場合（例えば、図１６においてＲ画素が駆動される場合）、ソース出力Ｓ５〜Ｓ８は、ソース出力Ｓ８、Ｓ７、Ｓ６、Ｓ５の順番で駆動される。即ち、最も早く駆動されるソース出力Ｓ１、Ｓ８は、互いに隣接して位置しており、最も遅く駆動されるソース出力Ｓ４、Ｓ５から離れている。一方、液晶表示装置１０Ｃは、ソース出力Ｓ１〜Ｓ４が、ソース出力Ｓ４、Ｓ３、Ｓ２、Ｓ１の順番で駆動される場合（例えば、図１６においてＧ画素が駆動される場合）、ソース出力Ｓ５〜Ｓ８は、ソース出力Ｓ５、Ｓ６、Ｓ７、Ｓ８の順番で駆動されるように構成されている。このような手順によれば、最も早く駆動されるソース出力Ｓを最も遅く駆動されるソース出力Ｓと隣接させずに、ソース出力Ｓを駆動することができる。以下、図１５Ａ、図１５Ｂに図示されている液晶表示装置１０Ｃの構成及び動作を詳細に説明する。
【０１５９】
図１５Ａ、図１５Ｂの液晶表示装置１０Ｃの構成では、ソース出力Ｓ１〜Ｓ４を駆動する回路群は、図１２と同様に構成される一方で、ソース出力Ｓ５〜Ｓ８を駆動する回路群は、ソース出力Ｓ１〜Ｓ４を駆動する回路群と鏡面対称な構成を有している。
【０１６０】
より具体的には、マルチプレクサ１３５、１３７の出力に、制御信号ＭＵＸＳＷ２、及びＭＵＸＳＷ４に応答して動作するマルチプレクサ２１３が接続され、マルチプレクサ１３２、１３４の出力に、制御信号ＭＵＸＳＷ１、及びＭＵＸＳＷ３に応答してマルチプレクサ２１４が接続される。マルチプレクサ２１３は、制御信号ＭＵＸＳＷ４が活性化されると、マルチプレクサ１３５の出力をＤ／Ａコンバータ１５３の入力に接続し、制御信号ＭＵＸＳＷ２が活性化されると、マルチプレクサ１３７の出力をＤ／Ａコンバータ１５３の入力に接続する。一方、マルチプレクサ２１４は、制御信号ＭＵＸＳＷ３が活性化されると、マルチプレクサ１３６の出力をＤ／Ａコンバータ１５４の入力に接続し、制御信号ＭＵＸＳＷ１が活性化されると、マルチプレクサ１３８の出力をＤ／Ａコンバータ１５４の入力に接続する。
【０１６１】
出力アンプ１７３、１７４の出力には、出力アンプ１７３とソース出力Ｓ５、Ｓ７との間の接続関係を切り替え、更に、出力アンプ１７４とソース出力Ｓ６、Ｓ８との間の接続関係を切り替えるデマルチプレクサ１９２が設けられる。デマルチプレクサ１９２には、それぞれ、制御信号ＡＭＰＯＵＴＳＷ４、ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ１に応じてオンオフされるスイッチ１９ｅ、１９ｆ、１９ｇ、１９ｈが設けられる。出力アンプ１７３の出力は、制御信号ＡＭＰＯＵＴＳＷ４が活性化されるとソース出力Ｓ５に接続され、制御信号ＡＭＰＯＵＴＳＷ２が活性化されるとソース出力Ｓ７に接続される。一方、出力アンプ１７４の出力は、制御信号ＡＭＰＯＵＴＳＷ３が活性化されるとソース出力Ｓ６に接続され、制御信号ＡＭＰＯＵＴＳＷ１が活性化されるとソース出力Ｓ８に接続される。
【０１６２】
図１５Ａ、図１５Ｂの構成では、制御信号ＭＵＸＳＷ４及びＡＭＰＯＵＴＳＷ４が活性化されると、互いに隣接して設けられているソース出力Ｓ４、Ｓ５が同時に駆動されることに留意されたい。制御信号ＭＵＸＳＷ４が活性化されると、マルチプレクサ１３４の出力がＤ／Ａコンバータ１５２の入力に接続され、マルチプレクサ１３５の出力がＤ／Ａコンバータ１５３の入力に接続される。加えて、制御信号ＡＭＰＯＵＴＳＷ４が活性化されると、出力アンプ１７２の出力がソース出力Ｓ４に接続されて駆動され、出力アンプ１７３の出力がソース出力Ｓ５に接続されて駆動される。
【０１６３】
同様に、制御信号ＭＵＸＳＷ１及びＡＭＰＯＵＴＳＷ１が活性化されると、ソース出力Ｓ１、Ｓ８が同時に駆動され、制御信号ＭＵＸＳＷ２及びＡＭＰＯＵＴＳＷ２が活性化されると、ソース出力Ｓ２、Ｓ７が同時に駆動され、制御信号ＭＵＸＳＷ３及びＡＭＰＯＵＴＳＷ３が活性化されると、ソース出力Ｓ３、Ｓ６が同時に駆動されることに留意されたい。
【０１６４】
図１７Ａは、図１５Ａ、図１５Ｂの液晶表示装置１０Ｃの動作を示すタイミングチャートである。図１７Ａの動作では、ソース出力Ｓ１〜Ｓ４に対応する回路群の動作は、図１２と同様である一方で、ソース出力Ｓ５、Ｓ６、Ｓ７、Ｓ８に対応する回路群は、それぞれ、ソース出力Ｓ４、Ｓ３、Ｓ２、Ｓ１に対応する回路群と同様に動作する。以下、図１５Ａ、図１５Ｂの液晶表示装置１０Ｃの動作を具体的に説明する。
【０１６５】
第１水平期間の開始時には、制御信号ＲＳＷ、ＲＳＥＬ、ＭＵＸＳＷ１、ＡＭＰＯＵＴＳＷ１が活性化されている。即ち、ソース出力Ｓ１、Ｓ８が、それぞれ、出力アンプ１７１、１７４によって駆動されている状態にある。一方で、全ての走査線Ｇが非活性化され、画素３の画素電極３ｂがデータ線Ｄから切り離されている。したがって、ソース出力Ｓ１、Ｓ８が出力アンプ１７１、１７４に接続され、更にデータ線ＤＲ１〜ＤＲ８がそれぞれソース出力Ｓ１〜Ｓ８に電気的に接続されているにも関らず、いずれの画素３も駆動されない。
【０１６６】
第１水平期間が開始されると、まず、走査線Ｇ１とデータ線ＤＲ１〜ＤＲ８とに接続されたＲ画素３が駆動される。Ｒ画素３の駆動は、下記のようにして行われる。水平同期信号ＨＳＹＮＣの非活性化（プルアップ）に同期して、ラッチ信号ＳＴＢが活性化される。これにより、走査線Ｇ１に接続されている画素３の階調を指定する画素データがレジスタ１２にラッチされる。このとき、制御信号ＲＳＥＬ、ＭＵＸＳＷ１、ＡＭＰＯＵＴＳＷ１が活性化されているから、データ線ＤＲ１に接続されたＲ画素３に対応する画素データＸＲ１がＤ／Ａコンバータ１５１に供給され、データ線ＤＲ８に接続されたＲ画素３に対応する画素データＸＲ８がＤ／Ａコンバータ１５４に供給される。これにより、ソース出力Ｓ１が画素データＸＲ１に対応する階調電圧と同一の駆動電圧に駆動され、ソース出力Ｓ８が画素データＸＲ８に対応する階調電圧と同一の駆動電圧に駆動される。
【０１６７】
続いて、走査線Ｇ１が活性化され、これにより、画素データＸＲ１、ＸＲ８に対応する駆動電圧がデータ線ＤＲ１、ＤＲ８に接続されているＲ画素３に書き込まれる。
【０１６８】
続いて、データ線ＤＲ２、ＤＲ７に接続されているＲ画素３が駆動される。詳細には、制御信号ＭＵＸＳＷ２及びＡＭＰＯＵＴＳＷ２が活性化され、出力アンプ１７２の出力がソース出力Ｓ２に、出力アンプ１７３の出力がソース出力Ｓ７に接続される。これにより、データ線ＤＲ２がデマルチプレクサ５の時分割スイッチ５Ｒ２及びデマルチプレクサ１９１のスイッチ１９ｂを介して出力アンプ１７２の出力に接続され、データ線ＤＲ７がデマルチプレクサ５の時分割スイッチ５Ｒ７及びデマルチプレクサ１９２のスイッチ１９ｇを介して出力アンプ１７３の出力に接続される。これにより、画素データＸＲ２に対応する駆動電圧がデータ線ＤＲ２に供給され、画素データＸＲ７に対応する駆動電圧がデータ線ＤＲ７に供給される。供給された駆動電圧は、それぞれ、データ線ＤＲ２、ＤＲ７に接続されているＲ画素３に書き込まれる。データ線ＤＲ２、ＤＲ７に接続されているＲ画素３の駆動が開始された瞬間には、ソース出力Ｓ１、Ｓ８が、それぞれ出力アンプ１７１、１７４の出力に接続されていることに留意されたい。このような動作によれば、ソース出力Ｓ２、Ｓ７が出力アンプ１７２、１７３によって駆動されてソース出力Ｓ２、Ｓ７の電圧レベルが変動したときに、隣接するソース出力Ｓ１、Ｓ８の電圧レベルがクロストークの影響によって変動しても、ソース出力Ｓ１、Ｓ８の電圧レベルは、出力アンプ１７１、１７４によって直ちに所望の電圧レベルに戻される。したがって、ソース出力Ｓ１、Ｓ８の電圧レベルは、隣接するソース出力Ｓ２、Ｓ７の電圧レベルの変動の影響を受けない。
【０１６９】
続いて、データ線ＤＲ３、ＤＲ６に接続されているＲ画素３が駆動される。詳細には、制御信号ＭＵＸＳＷ１及びＡＭＰＯＵＴＳＷ１が非活性化されると共に、制御信号ＭＵＸＳＷ３及びＡＭＰＯＵＴＳＷ３が活性化される。制御信号ＭＵＸＳＷ３及びＡＭＰＯＵＴＳＷ３の活性化により、出力アンプ１７１の出力がソース出力Ｓ３に接続され、出力アンプ１７４の出力がソース出力Ｓ６に接続される。これにより、データ線ＤＲ３がデマルチプレクサ５の時分割スイッチ５Ｒ３及びデマルチプレクサ１９１のスイッチ１９ｃを介して出力アンプ１７１の出力に接続され、データ線ＤＲ６がデマルチプレクサ５の時分割スイッチ５Ｒ６及びデマルチプレクサ１９２のスイッチ１９ｆを介して出力アンプ１７４の出力に接続される。これにより、画素データＸＲ３に対応する駆動電圧がデータ線ＤＲ３に供給され、画素データＸＲ６に対応する駆動電圧がデータ線ＤＲ６に供給される。供給された駆動電圧は、それぞれ、データ線ＤＲ３、ＤＲ６に接続されているＲ画素３に書き込まれる。
【０１７０】
最後に、データ線ＤＲ４、ＤＲ５に接続されているＲ画素３が駆動される。詳細には、制御信号ＭＵＸＳＷ２及びＡＭＰＯＵＴＳＷ２が非活性化されると共に、制御信号ＭＵＸＳＷ４及びＡＭＰＯＵＴＳＷ４が活性化される。制御信号ＭＵＸＳＷ４及びＡＭＰＯＵＴＳＷ４の活性化により、出力アンプ１７２の出力がソース出力Ｓ４に接続され、出力アンプ１７３の出力がソース出力Ｓ５に接続される。これにより、データ線ＤＲ４がデマルチプレクサ５の時分割スイッチ５Ｒ４及びデマルチプレクサ１９のスイッチ１９ｄを介して出力アンプ１７２の出力に接続され、データ線ＤＲ５がデマルチプレクサ５の時分割スイッチ５Ｒ５及びデマルチプレクサ１９のスイッチ１９ｅを介して出力アンプ１７３の出力に接続される。これにより、画素データＸＲ４に対応する駆動電圧がデータ線ＤＲ４に供給され、画素データＸＲ５に対応する駆動電圧がデータ線ＤＲ５に供給される。供給された駆動電圧は、それぞれ、データ線ＤＲ４、ＤＲ５に接続されているＲ画素３に書き込まれる。
【０１７１】
データ線ＤＲ４、ＤＲ５に接続されているＲ画素３の駆動の際には、ソース出力Ｓ４、Ｓ５の電圧レベルが変動するが、ソース出力Ｓ４、Ｓ５の電圧レベルの変動は、他のソース出力Ｓの電圧レベルに影響を与えない。ソース出力Ｓ４、Ｓ５は、同時に出力アンプ１７２、１７３によって駆動されるから、容量カップリングによるクロストークの影響を受けても出力アンプ１７２、１７３によって所望の電圧レベルに直ぐに戻される。従って、ソース出力Ｓ４、Ｓ５は、電圧レベルの影響を相互に受けない。隣接するソース出力Ｓ３、Ｓ６については、データ線ＤＲ４、ＤＲ５に接続されているＲ画素３の駆動の開始時には、ソース出力Ｓ３、Ｓ６が出力アンプ１７１、１７４によって駆動されているから、ソース出力Ｓ４、Ｓ５の電圧レベルの変動の影響を受けない。また、他のソース出力Ｓ１、Ｓ２、Ｓ７、Ｓ８は、ソース出力Ｓ４、Ｓ５から離れて位置しているため、容量カップリングによる影響を受けない。このように、ソース出力Ｓ４、Ｓ５の電圧レベルの変動は、他のソース出力Ｓの電圧レベルに影響を与えない。
【０１７２】
Ｒ画素３の駆動が完了すると、走査線Ｇ１とデータ線ＤＧ１〜ＤＧ８とに接続されたＧ画素３が駆動される。詳細には、制御信号ＧＳＷが活性化された後、制御信号ＭＵＸＳＷ４、ＭＵＸＳＷ３、ＭＵＸＳＷ２、及びＭＵＸＳＷ１がこの順序で順次に活性化されると共に、制御信号ＡＭＰＯＵＴＳＷ４、ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ１がこの順序で順次に活性化される。これにより、Ｇ画素３が、データ線ＤＧ４、ＤＧ５に接続されているＧ画素３、データ線ＤＧ３、ＤＧ６に接続されているＧ画素３、データ線ＤＧ２、ＤＧ７に接続されているＧ画素３、データ線ＤＧ１、ＤＧ８に接続されているＧ画素３の順序で駆動される。Ｒ画素３の駆動の際と同様に、最初に駆動されるソース出力Ｓ４、Ｓ５は、最後に駆動されるソース出力Ｓ１、Ｓ８から離れており、従って、ソース出力Ｓ４、Ｓ５は、ソース出力Ｓ１、Ｓ８の電圧レベルの変動の影響を受けない。
【０１７３】
最後に、走査線Ｇ１とデータ線ＤＢ１〜ＤＢ８とに接続されたＢ画素３が駆動される。詳細には、制御信号ＢＳＷが活性化された後、制御信号ＭＵＸＳＷ１、ＭＵＸＳＷ２、ＭＵＸＳＷ３、及びＭＵＸＳＷ４がこの順序で順次に活性化されると共に、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ４がこの順序で順次に活性化される。これにより、Ｂ画素３が、データ線ＤＢ１、ＤＢ８に接続されているＢ画素３、データ線ＤＢ２、ＤＢ７に接続されているＢ画素３、データ線ＤＢ３、ＤＢ６に接続されているＢ画素３、データ線ＤＢ４、ＤＢ５に接続されているＢ画素３の順序で駆動される。Ｒ画素３の駆動の際と同様に、最初に駆動されるソース出力Ｓ１、Ｓ８は、最後に駆動されるソース出力Ｓ４、Ｓ５から離れており、従って、ソース出力Ｓ１、Ｓ８は、ソース出力Ｓ４、Ｓ５の電圧レベルの変動の影響を受けない。
【０１７４】
第２水平期間では、走査線Ｇ２に接続された画素３が駆動される。走査線Ｇ２に接続された画素３は、Ｂ画素３、Ｇ画素３、Ｒ画素３の順番に駆動される点を除き、走査線Ｇ１に接続された画素３と同様の手順で駆動される。以後、奇数水平期間では、第１水平期間と同様の手順により、偶数水平期間では、第２水平期間と同様の手順によって画素３の駆動が行われる。
【０１７５】
図１７Ａの動作においても、ソース出力Ｓが駆動される順序は、フレーム期間毎に入れ替えられることが望ましい。一実施形態では、奇数フレーム期間の第１水平期間のＲ画素３の駆動では、図１７Ａに示されているように、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ４がこの順で活性化される。この結果、ソース出力Ｓ１〜Ｓ４が、ソース出力Ｓ１、Ｓ２、Ｓ３、Ｓ４の順で駆動され、ソース出力Ｓ５〜Ｓ８が、ソース出力Ｓ８、Ｓ７、Ｓ６、Ｓ５の順で駆動される。一方、偶数フレーム期間の第１水平期間のＲ画素３の駆動では、制御信号ＡＭＰＯＵＴＳＷ１〜４が、制御信号ＡＭＰＯＵＴＳＷ４、ＡＭＰＯＵＴＳＷ３、ＡＭＰＯＵＴＳＷ２、ＡＭＰＯＵＴＳＷ１の順で活性化される。この結果、ソース出力Ｓ１〜Ｓ４が、ソース出力Ｓ４、Ｓ３、Ｓ２、Ｓ１の順で駆動され、ソース出力Ｓ５〜Ｓ８が、ソース出力Ｓ５、Ｓ６、Ｓ７、Ｓ８の順で駆動される。る。Ｇ画素３、Ｂ画素３の駆動でも同様に、制御信号ＡＭＰＯＵＴＳＷ１〜４が活性化される順序が奇数フレーム期間と偶数フレーム期間とで切り換えられる。他の水平期間についても同様に、制御信号ＡＭＰＯＵＴＳＷ１〜４が活性化される順序が奇数フレーム期間と偶数フレーム期間とで切り換えられる。このような動作によれば、同じ色の画素に駆動電圧が書き込まれている時間が時間平均で均一化され、フリッカの発生を抑制することができる。
【０１７６】
このように、図１７Ａの動作では、最も早く駆動されるソース出力Ｓが、最も遅く駆動されるソース出力Ｓと隣接していないため、最も早く駆動されるソース出力Ｓの電圧レベルの変動を抑制することができる。
【０１７７】
図１７Ａの動作において、制御信号ＭＵＸＳＷ１〜ＭＵＸＳＷ４の波形は、下記の条件を満足する範囲で変更可能である。
（１）制御信号ＭＵＸＳＷ１、ＭＵＸＳＷ３が同時に活性化されない。
（２）制御信号ＭＵＸＳＷ２、ＭＵＸＳＷ４が同時に活性化されない。
（３）各制御信号ＭＵＸＳＷｊ（ｊ＝１、２、３、４）は、少なくとも、制御信号ＡＭＰＯＵＴＳＷｊが活性化されている間は活性化されている。
【０１７８】
図１７Ｂは、このような条件を満足する制御信号ＭＵＸＳＷ１〜ＭＵＸＳＷ４の他の波形を示すタイミングチャートである。図１７Ｂの動作では、第１水平期間が開始されたときには制御信号ＭＵＸＳＷ１、ＭＵＸＳＷ２、ＡＭＰＯＵＴＳＷ１が活性化され、制御信号ＭＵＸＳＷ３、ＭＵＸＳＷ４、ＡＭＰＯＵＴＳＷ２〜４が非活性化されている。
【０１７９】
まず、Ｒ画素３が駆動される。具体的には、まず、制御信号ＲＳＷ、ＡＭＰＯＵＴＳＷ１が活性化されている状態でラッチ信号ＳＴＢが活性化されてデータ線ＤＲ１に画素データＸＲ１に対応する駆動電圧が出力され、これにより、データ線ＤＲ１に接続されたＲ画素３が駆動される。
【０１８０】
続いて、データ線ＤＲ２に接続されたＲ画素３の駆動のために、制御信号ＡＭＰＯＵＴＳＷ２が活性化される。データ線ＤＲ１、ＤＲ２に接続されたＲ画素３の駆動が完了すると、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２が順次に非活性化される。制御信号ＭＵＸＳＷ１、ＭＵＸＳＷ２は、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２の非活性化と共に非活性化される。
【０１８１】
データ線ＤＲ３に接続されたＲ画素３の駆動のために、制御信号ＡＭＰＯＵＴＳＷ１の非活性化と共に制御信号ＡＭＰＯＵＴＳＷ３が活性化される。制御信号ＭＵＸＳＷ３は、制御信号ＡＭＰＯＵＴＳＷ３の活性化と共に活性化される。データ線ＤＲ３に接続されたＲ画素３の駆動が終了すると、制御信号ＡＭＰＯＵＴＳＷ３が非活性化される。ＡＭＰＯＵＴＳＷ３が非活性化されても、制御信号ＭＵＸＳＷ３は活性化され続ける。
【０１８２】
更に、データ線ＤＲ４に接続されたＲ画素３の駆動のために、制御信号ＡＭＰＯＵＴＳＷ２の非活性化と共に、制御信号ＡＭＰＯＵＴＳＷ４が活性化される。制御信号ＭＵＸＳＷ４は、制御信号ＡＭＰＯＵＴＳＷ４の活性化と共に活性化される。その後、データ線ＤＲ４に接続されたＲ画素３の駆動が終了しても、制御信号ＡＭＰＯＵＴＳＷ４、ＭＵＸＳＷ４は活性化され続ける。
【０１８３】
続いて、Ｇ画素３が駆動される。具体的には、まず、制御信号ＡＭＰＯＵＴＳＷ４が継続して活性化された状態で、制御信号ＲＳＥＬが非活性化され、制御信号ＧＳＥＬが活性化される。これにより、データ線ＤＧ４に接続されたＧ画素３が駆動される。続いて、データ線ＤＧ３に接続されたＧ画素３の駆動のために、制御信号ＡＭＰＯＵＴＳＷ３が活性化される。制御信号ＭＵＸＳＷ３、ＭＵＸＳＷ４は、Ｒ画素３の駆動の終了時から継続して活性化され続けているから、制御信号ＭＵＸＳＷ３、ＭＵＸＳＷ４を切り換える必要がないことに留意されたい。データ線ＤＧ４、ＤＧ３に接続されたＧ画素３の駆動が完了すると、制御信号ＡＭＰＯＵＴＳＷ４、ＡＭＰＯＵＴＳＷ３が非活性化される。制御信号ＭＵＸＳＷ４、ＭＵＸＳＷ３は、制御信号ＡＭＰＯＵＴＳＷ４、ＡＭＰＯＵＴＳＷ３の非活性化と共に非活性化される。
【０１８４】
続いて、データ線ＤＧ２に接続されたＧ画素３の駆動のために、制御信号ＡＭＰＯＵＴＳＷ２が活性化される。制御信号ＭＵＸＳＷ２は、制御信号ＡＭＰＯＵＴＳＷ２の活性化と共に活性化される。その後、データ線ＤＧ２に接続されたＧ画素３の駆動が終了し、制御信号ＡＭＰＯＵＴＳＷ２が非活性化されても、制御信号ＭＵＸＳＷ２は活性化され続ける。
【０１８５】
更に、データ線ＤＧ１に接続されたＧ画素３の駆動のために、制御信号ＡＭＰＯＵＴＳＷ１が活性化される。制御信号ＭＵＸＳＷ１は、制御信号ＡＭＰＯＵＴＳＷ１の活性化と共に活性化される。その後、データ線ＤＧ１に接続されたＧ画素３の駆動が終了しても、制御信号ＡＭＰＯＵＴＳＷ１、ＭＵＸＳＷ１は活性化され続ける。
【０１８６】
更に続いて、Ｂ画素３が駆動される。具体的には、制御信号ＡＭＰＯＵＴＳＷ１が継続して活性化された状態で、制御信号ＧＳＥＬが非活性化され、制御信号ＢＳＥＬが活性化される。これにより、データ線ＤＢ１に接続されたＢ画素３が駆動される。続いて、データ線ＤＢ２に接続されたＢ画素３の駆動のために、制御信号ＡＭＰＯＵＴＳＷ２が活性化される。データ線ＤＢ１、ＤＢ２に接続されたＢ画素３の駆動が完了すると、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２が非活性化される。制御信号ＭＵＸＳＷ１、ＭＵＸＳＷ２は、制御信号ＡＭＰＯＵＴＳＷ１、ＡＭＰＯＵＴＳＷ２の非活性化と共に非活性化される。
【０１８７】
続いて、データ線ＤＢ３に接続されたＢ画素３の駆動のために、制御信号ＡＭＰＯＵＴＳＷ３が活性化される。制御信号ＭＵＸＳＷ３は、制御信号ＡＭＰＯＵＴＳＷ３の活性化と共に活性化される。その後、データ線ＤＢ３に接続されたＢ画素３の駆動が終了し、制御信号ＡＭＰＯＵＴＳＷ３が非活性化されても、制御信号ＭＵＸＳＷ３は活性化され続ける。
【０１８８】
続いて、データ線ＤＢ４に接続されたＢ画素３の駆動のために、制御信号ＡＭＰＯＵＴＳＷ４が活性化される。制御信号ＭＵＸＳＷ４は、制御信号ＡＭＰＯＵＴＳＷ４の活性化と共に活性化される。その後、データ線ＤＢ４に接続されたＢ画素３の駆動が終了し、制御信号ＡＭＰＯＵＴＳＷ４が非活性化されても、制御信号ＭＵＸＳＷ４は活性化され続ける。
【０１８９】
第２水平期間でも、画素３の駆動の順序が変更されることを除いては、同様にして画素３が駆動される。
【０１９０】
図１７Ｂに示されている動作の利点は、制御信号ＭＵＸＳＷ１〜ＭＵＸＳＷ４のスイッチ回数を減少させることができることにある。図１１Ａの動作では、一水平期間において、制御信号ＭＵＸＳＷ１〜ＭＵＸＳＷ４を延べ１２回プルアップし、１２回プルダウンする必要がある。一方、図１１Ｂの動作では、制御信号ＭＵＸＳＷ１〜ＭＵＸＳＷ４を延べ６回しかプルアップする必要がなく、６回しかプルダウンする必要がない。制御信号ＭＵＸＳＷ１〜ＭＵＸＳＷ４のスイッチ回数の減少は、消費電力を低減させるため好ましい。
【０１９１】
以上に説明されているように、第１、第２、及び第３の実施形態のいずれにおいても、液晶表示パネル上とデータドライバＩＣの両方にデータ線をデマルチプレクサを設けることにより、絞り込み領域８の高さを低減させることができる。また、第１、第２、及び第３の実施形態のいずれも、配線７の容量カップリングの影響を抑制することで、配線間隔を狭くして絞り込み領域８の高さを短くすることができる。
【０１９２】
様々な実施形態が上述されているが、本発明の権利範囲は、上記の実施形態に限定して解釈してはならない。本発明が、液晶表示装置以外の表示装置に適用可能なことは、当業者には自明的であろう。また、上記の実施形態では、データドライバＩＣに設けられたデマルチプレクサによって各出力アンプが２つのソース出力Ｓに対応づけられ、液晶表示パネルに設けられたデマルチプレクサによって各ソース出力Ｓが３本のデータ線Ｄに対応付けられているが、各出力アンプが対応付けられるソース出力Ｓの数、及び各ソース出力Ｓが対応付けられるデータ線Ｄの本数は、適宜に変更可能であることに留意されたい。
【０１９３】
更に、液晶表示パネルの駆動方法としては様々な駆動方法が採用可能であり、本発明は、例えば、ライン反転駆動、ドット反転駆動のいずれにも適用可能であることに留意されたい。
【０１９４】
また、ラインやフレーム毎によってソース出力の駆動順番を入れ替える動作は、同じ色の画素への書き込み時間均一化によりフリッカ発生の抑制する為だが、上記までの説明では、１ライン・１フレーム毎に書き込み順番の入れ替えを行うと説明してきた。しかし、実際の駆動順番の入れ替え動作は極性反転を考慮しなければいけない。よって、極性反転動作に合わせて最適な駆動順番の入れ替え方法を選択する必要がある。駆動順番の入れ替え動作に関しては、１ライン・１フレーム毎だけなく、２ライン・１フレーム毎、１ライン・２フレーム毎、２ライン・２フレーム毎といった４つの駆動方法が考えられる。
【図面の簡単な説明】
【０１９５】
【図１】図１は、従来の液晶表示装置の構成を示す図である。
【図２】図２は、従来の液晶表示装置の他の構成を示す図である。
【図３】図３は、図２の液晶表示装置のデータドライバの出力段の構成を示す図である。
【図４】図４は、本発明の一実施形態の液晶表示装置の構成を示す図である。
【図５】図５は、図４の液晶表示装置の画素の構成を示す図である。
【図６】図６は、第１の実施形態における液晶表示装置の構成の詳細を示す図である。
【図７】図７は、図６のデータドライバの詳細な構成を示す図である。
【図８】図８は、第１の実施形態における液晶表示装置の動作を示すタイミングチャートである。
【図９Ａ】図９Ａは、第１の実施形態における液晶表示装置の好適な動作を示すタイミングチャートである。
【図９Ｂ】図９Ｂは、第１の実施形態における液晶表示装置の好適な動作を示すタイミングチャートである。
【図９Ｃ】図９Ｃは、第１の実施形態における液晶表示装置の好適な動作を示すタイミングチャートである。
【図９Ｄ】図９Ｄは、第１の実施形態における液晶表示装置の好適な動作を示すタイミングチャートである。
【図１０】図１０は、第２の実施形態における液晶表示装置の構成の詳細を示す図である。
【図１１Ａ】図１１Ａは、第２の実施形態における液晶表示装置の動作を示すタイミングチャートである。
【図１１Ｂ】図１１Ｂは、第２の実施形態における液晶表示装置の動作を示すタイミングチャートである。
【図１２】図１２は、第３の実施形態における液晶表示装置の構成の詳細を示す図である。
【図１３】図１３は、第３の実施形態における液晶表示装置の動作を示すタイミングチャートである。
【図１４】図１４は、第３の実施形態における液晶表示装置の好適な動作を示すタイミングチャートである。
【図１５Ａ】図１５Ａは、第３の実施形態における液晶表示装置の好適な変形例の構成を示す図である。
【図１５Ｂ】図１５Ｂは、第３の実施形態における液晶表示装置の好適な変形例の構成を示す図である。
【図１６】図１６は、図１５Ａ、図１５Ｂに図示されている液晶表示装置の動作手順を示す図である。
【図１７Ａ】図１７Ａは、図１５Ａ、図１５Ｂに図示されている液晶表示装置の動作を示すタイミングチャートである。
【図１７Ｂ】図１７Ｂは、図１５Ａ、図１５Ｂに図示されている液晶表示装置の好適な動作を示すタイミングチャートである。
【符号の説明】
【０１９６】
１：液晶表示パネル
２：有効表示領域
３：画素
３ａ：ＴＦＴ
３ｂ：画素電極
３ｃ：共通電極
４：走査線ドライバ回路
５：デマルチプレクサ
５Ｒ、５Ｇ、５Ｂ、：時分割スイッチ
６、６Ａ〜６Ｃ：データドライバＩＣ
７：配線
８：絞り込み領域
１０、１０Ａ〜１０Ｃ：液晶表示装置
１１：ラッチ
１２：レジスタ
１３：マルチプレクサ
１４：階調電圧発生回路
１４ａ：階調電圧線
１５：Ｄ／Ａコンバータ
１６：マルチプレクサ
１６ａ〜１６ｄ：スイッチ
１７：出力アンプ
１８：ダイレクトスイッチ
１８ａ〜１８ｄ：スイッチ
１９：デマルチプレクサ
１９ａ〜１９ｈ：スイッチ
２０：タイミング制御回路
２１：マルチプレクサ
２１ａ〜２１ｄ：スイッチ
１００、１００Ａ：液晶表示装置
１０１、１０１Ａ：液晶表示パネル
１０２：有効表示領域
１０３：画素
１０４：走査線ドライバ回路
１０５：デマルチプレクサ
１０５ａ：スイッチ
１０６、１０６Ａ：データドライバＩＣ
１０７：配線
１０８：絞り込み領域
１１１：Ｄ／Ａコンバータ
１１２：出力アンプ
１１３：デマルチプレクサ
【図１】
2008107655.tif 000003
【図２】
2008107655.tif 000004
【図３】
2008107655.tif 000005
【図４】
2008107655.tif 000006
【図５】
2008107655.tif 000007
【図６】
2008107655.tif 000008
【図７】
2008107655.tif 000009
【図８】
2008107655.tif 000010
【図９Ａ】
2008107655.tif 000011
【図９Ｂ】
2008107655.tif 000012
【図９Ｃ】
2008107655.tif 000013
【図９Ｄ】
2008107655.tif 000014
【図１０】
2008107655.tif 000015
【図１１Ａ】
2008107655.tif 000016
【図１１Ｂ】
2008107655.tif 000017
【図１２】
2008107655.tif 000018
【図１３】
2008107655.tif 000019
【図１４】
2008107655.tif 000020
【図１５Ａ】
2008107655.tif 000021
【図１５Ｂ】
2008107655.tif 000022
【図１６】
2008107655.tif 000023
【図１７Ａ】
2008107655.tif 000024
【図１７Ｂ】
2008107655.tif 000025