(57)【要約】【課題】メモリ素子の信頼性が浅いトレンチ隔離構造によって生じるバードビーク効果によって影響されず、動作速度が非常に速い、メモリ素子の動作方法を提供すること。【解決手段】不揮発性メモリ素子の動作方法を提供する。素子は、半導体基板、スタック層、および基板の表面下に配置し、チャネル領域によって分離されたソース領域とドレイン領域を備えたメモリセルを有する。スタック層は、チャネル領域上に配置した絶縁層、絶縁層上に配置した電荷蓄積層、電荷蓄積層上の多層トンネリング誘電体構造、および多層トンネリング誘電体構造上に配置したゲートを有する。ゲートに負のバイアスを供給し、−ＦＮトンネリングによって、多層トンネリング誘電体構造を介して電荷蓄積層に電子を注入し、素子の閾値電圧を増大させる。ゲートに正のバイアスを供給し、＋ＦＮトンネリングによって、多層トンネリング誘電体構造を介して電荷蓄積層に正孔を注入し、素子の閾値電圧を減少させる。【選択図】図１
2008004913.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルの動作方法であって、
表面下に配置したチャネル領域によって分離されている二つのソース／ドレイン領域を備えた基板と、
チャネル領域上に配置した絶縁層と、
絶縁層上に配置した電荷蓄積層と、
電荷蓄積層上に配置した多層トンネリング誘電体構造と、及び
多層トンネリング誘電体構造上に配置したゲートと、
を有するメモリセルを提供し、
第一動作を行い、ゲートに負のバイアスを供給し、ソース／ドレイン領域を浮遊、接地、または０Ｖに設定し、−ＦＮトンネリングによってメモリセルのゲートから、多層トンネリング誘電体構造を介して電荷蓄積層に電子を注入し、メモリセルの閾値電圧を増大させ、
第二動作を行い、ゲートに正のバイアスを供給し、ソース／ドレイン領域を浮遊、接地、または０Ｖに設定し、＋ＦＮトンネリングによってメモリセルのゲートから、多層トンネリング誘電体構造を介して電荷蓄積層に正孔を注入し、メモリセルの閾値電圧を減少させる動作方法。
【請求項２】
負のバイアスが、−約１６Ｖと−約２０Ｖの間である請求項１記載の動作方法。
【請求項３】
正のバイアスが、約１４Ｖと約１６Ｖの間である請求項１記載の動作方法。
【請求項４】
ソース／ドレイン領域がｐ型の導電性であり、第一動作がプログラム動作であり、第二動作が消去動作である請求項１記載の動作方法。
【請求項５】
ソース／ドレイン領域がｎ型の導電性であり、第一動作が消去動作であり、第二動作がプログラム動作である請求項１記載の動作方法。
【請求項６】
多層トンネリング誘電体構造が、酸化物／窒化物／酸化物層を有する請求項１記載の動作方法。
【請求項７】
多層トンネリング誘電体構造が、酸化シリコン／窒化シリコン／酸化シリコン層または酸化シリコン／酸化アルミニウム／酸化シリコン層を有する請求項１記載の動作方法。
【請求項８】
絶縁層の材料が、酸化シリコンまたは酸化アルミニウムを有する請求項１記載の動作方法。
【請求項９】
電荷蓄積層の材料が、窒化シリコン、ＳｉＯＮ、ＨｆＯ2、ＨｆＳｉxＯy、またはＡｌ2Ｏ3を有する請求項１記載の動作方法。
【請求項１０】
メモリ素子の動作方法であって、前記メモリ素子がゲート、ソース領域、ドレイン領域、ソース領域とドレイン領域の間のチャネル領域、チャネル領域上に配置した電荷蓄積層、電荷蓄積層とゲートの間の多層トンネリング誘電体構造、および電荷蓄積層とチャネル領域の間の絶縁層を有し、前記ゲートがワードラインに対応し、ソース領域が第一ビットラインに対応し、ドレイン領域が第二ビットラインに対応し、
所定のメモリセルに対して第一動作を行い、ワードラインに負のバイアスを供給し、第一および第二ビットラインを浮遊、接地、または０Ｖに設定し、−ＦＮトンネリングによってメモリセルのゲートから、多層トンネリング誘電体構造を介して電荷蓄積層に電子を注入し、メモリセルの閾値電圧を増大させ、
所定のメモリセルに対して第二動作を行い、ワードラインに正のバイアスを供給し、第一および第二ビットラインを浮遊、接地、または０Ｖに設定し、＋ＦＮトンネリングによってメモリセルのゲートから、多層トンネリング誘電体構造を介して電荷蓄積層に正孔を注入し、メモリセルの閾値電圧を減少させる動作方法。
【請求項１１】
負のバイアスが、−約１６Ｖと−約２０Ｖの間である請求項１記載の動作方法。
【請求項１２】
正のバイアスが、約１４と１６Ｖの間である請求項１記載の動作方法。
【請求項１３】
ソース／ドレイン領域がｐ型の導電性であり、第一動作がプログラム動作であり、第二動作が消去動作である請求項１０記載の動作方法。
【請求項１４】
ソース／ドレイン領域がｎ型の導電性であり、第一動作が消去動作であり、第二動作がプログラム動作である請求項１０記載の動作方法。
【請求項１５】
多層トンネリング誘電体構造が、酸化物／窒化物／酸化物層を有する請求項１０記載の動作方法。
【請求項１６】
多層トンネリング誘電体構造が、酸化シリコン／窒化シリコン／酸化シリコン層または酸化シリコン／酸化アルミニウム／酸化シリコン層を有する請求項１０記載の動作方法。
【請求項１７】
絶縁層の材料が、酸化シリコンまたは酸化アルミニウムを有する請求項１０記載の動作方法。
【請求項１８】
電荷蓄積層の材料が、窒化シリコン、ＳｉＯＮ、ＨｆＯ2、ＨｆＳｉxＯy、またはＡｌ2Ｏ3を有する請求項１０記載の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はメモリ素子の動作方法に関する。より詳細には、この発明は、不揮発性メモリ素子の動作方法に関する。
【背景技術】
【０００２】
不揮発性メモリ（ＮＶＭ）は、電力をオフにした後もデータを蓄積し続けることができる半導体メモリである。ＮＶＭには、マスク読み取り専用メモリ（マスクＲＯＭ）、プログラム可能読み取り専用メモリ（ＰＲＯＭ）、消去可能プログラム可能読み取り専用メモリ（ＥＰＲＯＭ）、電気的消去可能プログラム可能読み取り専用メモリ（ＥＥＰＲＯＭ）、およびフラッシュメモリが含まれる。ＮＶＭは半導体産業で広く適応され、プログラムのデータ損失を防ぐために研究および開発されたメモリである。一般に、ＮＶＭは、素子の最終的な適応要件に基づいてプログラム、読み取り、および／または消去が行うことができ、プログラムデータを長時間蓄積できる。
【０００３】
フラッシュメモリは一般に、列および行に配置したメモリセルアレイを有する。各メモリセルは、ゲート、ドレイン、ソース、およびドレインとソースの間のチャネルを備えたＭＯＳトランジスタを有する。ゲートはメモリアレイのワードラインに対応し、ドレイン／ソースはビットラインに対応する。現在では、フラッシュメモリのゲートは通常、ゲートと浮遊ゲートを含む二重ゲート構造であり、前記浮遊ゲートは二つの誘電体層の間に配置し、メモリセルを「プログラム」するために電子等のキャリアを捕獲する。言い換えると、既存のメモリセルではトンネリング酸化物層をチャネル上に配置し、浮遊ゲートをトンネリング酸化物層上に配置し、ゲート間誘電体層を浮遊ゲート上に配置し、ゲートをゲート間誘電体層上に配置する。
【０００４】
プログラムを行う場合、所定のワードラインとビットラインに一組のプログラムバイアスを供給する。バイアスは、プログラム状態の所定のワードラインとビットラインに対応する一つまたは複数のメモリセルに供給する。単一のメモリセルについては、異なるバイアスをそれらのソースとドレインに供給し、それらのチャネルに沿って電界を形成し、その結果、電子は十分な電力を獲得し、第一誘電体層をトンネルして浮遊ゲートに入り、そこに蓄積される。電子は浮遊ゲート内に蓄積され、その結果、メモリセルの閾値電圧が変更され、メモリセルがプログラムされたかどうかはその閾値電圧の変化から認識できる。
【０００５】
読み取りバイアスはメモリセルを読み取るためにメモリセルに供給され、メモリセルを通過する電流は検出部品によって読み取られる。メモリセルがプログラムされるか、電子がその浮遊ゲート内に蓄積されている場合、その電流量はプログラムされていないメモリセルの電流とは異なっている。その結果、各メモリセルの状態は、メモリセルの電流量を介して検出部品によって獲得できる。
【０００６】
フラッシュメモリセル内の情報を消去するために、消去バイアスをメモリセルに供給し、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ（ＦＮ）トンネリング等の既知の機構によって、メモリセルの浮遊ゲート内に蓄積した電子をメモリセルの浮遊ゲートからトンネルさせて押し出さなければならない。
【０００７】
このＮＶＭでは、トンネリング酸化物層はチャネル上に配置し、浅いトレンチ分離構造によって生じるバードビーク効果がトンネリング酸化物層に著しく影響し、従って、素子を最小化できない。一方、このＮＶＭの動作をプログラムまたは消去する電子トンネリングは高電圧を必要とし、その結果、素子の消費電力は高くなり、動作を行う速度を改善する必要がある。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従って、メモリセルの設計およびメモリセルアレイ素子の技術では、上記の問題を解決できるメモリセルの動作方法が必要とされている。
【課題を解決するための手段】
【０００９】
従って、この発明はメモリ素子の動作方法を提供することに関し、前記メモリ素子の信頼性は浅いトレンチ隔離構造によって生じるバードビーク効果によって影響されず、その動作速度は非常に速い。
【００１０】
この発明はメモリ素子の動作方法を提供し、前記メモリ素子は基板と、基板上に配置した複数のメモリセルを有する。各メモリセルは、ゲート、ソース領域、ドレイン領域、ソース領域とドレイン領域の間に規制したチャネル領域、チャネル領域上に配置した電荷蓄積層、電荷蓄積層とゲートの間の多層トンネリング誘電体構造、および電荷蓄積層とチャネル領域の間の絶縁層を有する。第一動作は、ゲートに負のバイアスを供給し、ソース／ドレイン領域を浮遊、接地、または０Ｖとして設定することによって行われ、電子が−ＦＮトンネリングによってメモリセルのゲートから、多層トンネリング誘電体構造を介して電荷蓄積層に注入されるようにし、メモリセルの閾値電圧を増大させる。第二動作は、ゲートに正のバイアスを供給し、ソース／ドレイン領域を浮遊、接地、または０Ｖとして設定し、＋ＦＮトンネリングによって正孔がメモリセルのゲートから、多層トンネリング誘電体構造を介して電荷蓄積層に注入されるようにし、メモリセルの閾値電圧を減少させる。
【００１１】
この発明の一実施例によると、負のバイアスは約−１６〜−２０Ｖであり、正のバイアスは約１４〜１６Ｖである。
【００１２】
この発明の一実施例によると、ソース／ドレイン領域はｐ型の導電性であり、第一動作はプログラム動作であり、第二動作は消去動作である。
【００１３】
この発明の一実施例によると、ソース／ドレイン領域はｎ型の導電性であり、第一動作は消去動作であり、第二動作はプログラム動作である。
【００１４】
この発明の一実施例によると、多層トンネリング誘電体構造は、酸化物／窒化物／酸化物層を有する。
【００１５】
この発明の一実施例によると、多層トンネリング誘電体構造は、シリコン酸化物／シリコン窒化物／シリコン酸化物層またはシリコン酸化物／アルミニウム酸化物／シリコン酸化物層を有する。
【００１６】
この発明の一実施例によると、絶縁層の材料は、シリコン酸化物またはアルミニウム酸化物を有する。
【００１７】
この発明の一実施例によると、電荷蓄積層の材料は、窒化シリコン、ＳｉＯＮ、ＨｆＯ2、ＨｆＳｉxＯy、またはＡｌ2Ｏ3を有する。
【００１８】
この発明は、メモリ素子の動作方法を提供する。メモリ素子は、第一の種類の導電性基板と、その上に配置した複数のメモリセルを有する。各メモリセルは、ゲート、ソース領域、ドレイン領域、ソース領域とドレイン領域の間に配置したチャネル領域、チャネル領域上に配置した電荷蓄積層、電荷蓄積層とゲートの間の多層トンネリング誘電体構造、および電荷蓄積層とチャネル領域の間の絶縁層を有する。ゲートはワードラインに対応し、ソース領域は第一ビットラインに対応し、ドレイン領域は第二ビットラインに対応する。第一動作を行う場合、メモリセルに対応するワードラインに負のバイアスを供給し、メモリセルに対応する第一および第二ビットラインを浮遊、接地、または０Ｖに設定し、電子が−ＦＮトンネリングによってメモリセルのゲートから、多層トンネリング誘電体構造を介して電荷蓄積層にトンネルするようにし、メモリセルの閾値電圧を増大させる。第二動作を行う場合、メモリセルに対応するワードラインに正のバイアスを供給し、第一および第二ビットラインを浮遊、接地、または０Ｖに設定し、正孔がメモリセルのゲートから、多層トンネリング誘電体構造を介して電荷蓄積層にトンネルするようにし、メモリセルの閾値電圧を減少させる。
【００１９】
この発明の一実施例によると、負のバイアスは約−１６〜−２０Ｖであり、正のバイアスは約１４〜１６Ｖである。
【００２０】
この発明の一実施例によると、ソース／ドレイン領域はｐ型の導電性であり、第一動作はプログラム動作であり、第二動作は消去動作である。
【００２１】
この発明の一実施例によると、ソース／ドレイン領域はｎ型の導電性であり、第一動作は消去動作であり、第二動作はプログラム動作である。
【００２２】
この発明の一実施例によると、多層トンネリング誘電体構造は、酸化物／窒化物／酸化物（ＯＮＯ）層を有する。
【００２３】
この発明の一実施例によると、多層トンネリング誘電体構造は、シリコン酸化物／シリコン窒化物／シリコン酸化物層またはシリコン酸化物／アルミニウム酸化物／シリコン酸化物層を有する。
【００２４】
この発明の一実施例によると、絶縁層の材料は、酸化シリコンまたは酸化アルミニウムを有する。
【００２５】
この発明の一実施例によると、電荷蓄積層の材料は、窒化シリコン、ＳｉＯＮ、ＨｆＯ2、ＨｆＳｉxＯyを有する。
【００２６】
この発明の上記および他の目的、特徴および利点を理解可能にするために、図面と共に好ましい実施例を以降で詳しく説明する。
【００２７】
添付の図面は、この発明をさらに理解するために含められ、この明細書に組み込まれ、その一部を構成する。図面はこの発明の実施例を示し、その説明と共にこの発明の原理を明らかにするために役立つ。
【発明を実施するための最良の形態】
【００２８】
ここで、図面を参照しながら、この発明およびその典型的な実施例を詳しく説明する。当然のことながら、図面は実施例の非常に簡略化された形態を表し、正確な比率では描かれていない。可能な限り、同様の参照番号は全ての図面で同様の要素を指示する。この開示内容によると、上部、底部、左、右、上昇、下降、上側、下側、下方、前方、後方等の図面内で用いられる方向用語は、理解を簡便にするために図面を参照しながら用いられている。図面の説明に沿ったこのような用語は、以降の請求項で言及されていないこの発明の範囲への限定として理解すべきではない。当然のことながら、この開示内容でさえ、いくつかの典型的な実施例について説明されており、このような実施例はこの発明の範囲を限定するためではなく、さらにこの開示内容で説明されるプロセスおよび構造はＩＣの完全な製造フローを含まず、その代わり、この発明は現在の様々な既存のまたは関連のＩＣ製造技術を用いて実現できる。
【００２９】
この発明はメモリセルのプログラムまたは消去動作を行うための方法を提供し、電子／正孔は−ＦＮ／＋ＦＮトンネリングによって、前記メモリセルのゲートから電荷蓄積層内に注入され、メモリセルの閾値電圧を増大／減少させる。メモリ素子は、ｐチャネル／ｎチャネルメモリセルを含むメモリアレイを有することができる。メモリアレイはＮＡＮＤ構造ｐチャネル／ｎチャネルＮＶＭセルを有し、この発明によって提供される方法を用いて動作したメモリはフラッシュメモリに適用でき、非常に良好なプログラム性能を有する。
【００３０】
図１は、この発明の典型的な実施例によるメモリ素子１００の構造を示している。図１を参照すると、二つの拡散領域１０２と１０４を備えた半導体基板１０１が提供されている。半導体基板１０１は、シリコン等の既存の半導体材料を有することができる。一実施例では、半導体基板１０１はｎ型の導電性であり、拡散領域１０２と１０４はｐ型の導電性である。別の実施例では、半導体基板１０１はｐ型の導電性であり、拡散領域１０２と１０４はｎ型の導電性である。一実施例では、半導体基板１０１はｐ型の導電性であり、基板１０１内にｎ型の導電性井戸（図示せず）を形成し、拡散領域１０２と１０４はｐ型の導電性であり、ｎ型の井戸内に形成される。別の実施例では、基板１０１はｎ型の導電性であり、基板１０１内にｐ型の導電性井戸（図示せず）を形成し、拡散領域１０２と１０４はｎ型の導電性であり、ｐ型の導電性井戸内に形成される。拡散領域１０２と１０４の間の半導体基板１０１はチャネル領域１０６である。スタック層１８０は、チャネル領域１０６上に配置する。スタック層１８０は、絶縁層１４０、電荷蓄積層１５０、多層トンネリング誘電体構造１６０、およびゲート１７０を有する。好ましくは、絶縁層１４０は二酸化シリコンである。好ましくは、電荷蓄積層１５０は窒化シリコン等の電荷捕獲材料の層を有する。多層トンネリング誘電体構造１６０は、第一トンネリング誘電体層１６２、小正孔トンネリング障壁高さ層１６４、および第二トンネリング誘電体層１６６を有する。小正孔トンネリング障壁高さ層１６４は、正孔トンネリング障壁値が二酸化シリコンの値とほぼ同じかより小さい材料層である。好ましくは、小正孔トンネリング障壁の材料は４．５ｅＶ以下の材料である。より好ましくは、小正孔トンネリング障壁の材料は１．９ｅＶ以下の材料である。好ましくは、多層トンネリング誘電体構造１６０は超薄酸化物−窒化物−酸化物（ＯＮＯ）構造を有することができる。ゲート１７０は、多結晶シリコン、金属、金属ケイ化物、またはそれらの組み合わせを有することができる。メモリ素子１００はＭＯＳトランジスタを構成するための拡散領域１０２、１０４およびゲート１７０を有し、拡散領域１０２と１０４はＭＯＳトランジスタのソース／ドレイン領域として用いられる。
【００３１】
この発明によると、メモリセルは半導体基板１０１を有する。半導体素子に適した任意の基板材料を用いることができる。この発明の典型的な実施例では、半導体基板１０１はシリコン材料を有する。基板１０１としては、標準的な技術によって準備されたシリコンウェハを用いることができる。例えば、適切なシリコンチッブは次の技術を用いて製造できる。核と呼ばれる小さな結晶からシリコンを成長させ、回転させながら、溶融した高純度シリコンから徐々に引き上げて柱状結晶を生成し、柱状結晶を薄いプレートにスライスし、スライスした薄いプレートを（ほぼ鏡面に）研磨して洗浄する。
【００３２】
半導体基板１０１は、ｎ型の導電性シリコンまたはｐ型の導電性シリコン等の第一導電性シリコンを有する。一般的に言って、この発明の典型的な実施例に導入される第一導電性シリコン基板は、低濃度の第一導電性ドーパントを備えたシリコンウェハである。この実施例では、ソース／ドレイン領域はｐ＋またはｎ＋ドープ領域であり、低濃度の第一導電性ドーパントの基板はＰＮ接合の逆バイアスのため、メモリセルのプログラムおよび読み出しに有利である。シリコン等の半導体基板の第一導電性ドーパントは、例えば、ヒ素、リン、または窒素等の元素を注入する等の適切な方法によって実現できる。好ましくは、１０14〜１０18／ｃｍ3の添加量の第一導電性ドーパントを基板にドープする。より好ましくは、１０16〜１０17／ｃｍ3の添加量の第一導電性ドーパントを基板にドープする。
【００３３】
絶縁層１４０、電荷蓄積層１５０、多層トンネリング誘電体構造１６０、およびゲート１７０は、基板１０１のチャネル領域１０６上に少なくとも配置できる。
【００３４】
絶縁層１４０の材料は酸化シリコンまたは酸化アルミニウムであってもよく、その厚さは３０〜１００Åである。一実施例では、絶縁層１４０は、約５４Å以上の酸化シリコン層である。酸化シリコン層を形成する方法は、熱酸化であってもよい。
【００３５】
電荷蓄積層１５０の材料は、例えば、窒化シリコン、ＳｉＯＮ、ＨｆＯ2、ＨｆＳｉxＯy、またはＡｌ2Ｏ3であり、その厚さは約３０〜１００Åである。一実施例では、電荷蓄積層１５０は約８０Åの窒化シリコン層である。窒化シリコン層を形成する方法は、低圧化学気相成長法であってもよい。
【００３６】
多層トンネリング誘電体構造１６０は、メモリ素子に消去／プログラムを行う際、正孔がゲート１７０から電荷蓄積層１５０にトンネルできるようにする。この発明の不揮発性メモリセルでは、多層トンネリング誘電体構造１６０の電荷捕獲性能はほとんど無視でき、好ましくはメモリ動作中は電荷を捕獲しない。多層トンネリング誘電体構造１６０は好ましくは、小正孔トンネリング障壁高さ層１６４と、小正孔トンネリング障壁高さ層１６４を挟持する第一トンネリング誘電体層１６２と第二トンネリング誘電体層１６６を有する。ここで、小正孔トンネリング障壁高さ層１６４の材料は、例えば、窒化シリコンまたは酸化シリコン等の適切な誘電体材料であり、電界が存在するときはトンネリングを可能にするが、バイアスが供給されない場合は直接トンネリングを妨げることができ、非常に薄く堆積可能で、それ自体が電荷捕獲層にならないようにする。第一トンネリング誘電体層１６２と第二トンネリング誘電体層１６６の材料の価電子帯のエネルギレベルは小正孔トンネリング障壁高さ層１６４の価電子帯のエネルギレベルより大きく、第一トンネリング誘電体層１６２と第二トンネリング誘電体層１６６の材料の伝導帯のエネルギレベルは小正孔トンネリング障壁高さ層１６４の伝導帯のエネルギレベルより小さい。この発明のいくつかの実施例では、小正孔トンネリング障壁高さ層１６４は、例えば、窒化シリコン層等の窒化層であり、小正孔トンネリング障壁高さ層１６４を挟持する第一トンネリング誘電体層１６２と第二トンネリング誘電体層１６６は、例えば、酸化シリコン層等の酸化層であり、つまり、多層トンネリング誘電体構造１６０はＯＮＯ構造を有する。一般に、窒化シリコンの正孔障壁は非常に低く（約１．９ｅＶ）、正孔は高電界下で貫通できる。一方、ＯＮＯ構造等のトンネリング誘電体層の全体の厚さは、低電界下で電子の直接トンネリングを妨げることができる。一実施例では、このような機能によって、メモリ素子は高速正孔トンネリング消去を提供できるだけでなく、保存期間中の電荷の漏れを低減または除去することもできる。
【００３７】
この発明のいくつかの典型的な実施例では、トンネリング誘電体構造１６０内の第一トンネリング誘電体層１６２の厚さは約１０〜３０Åであり、小正孔トンネリング障壁高さ層１６４の厚さは約１５〜３０Åであり、第二トンネリング誘電体層１６６の厚さは８〜３０Åである。特定の実施例では、トンネリング誘電体構造１６０は底部酸化シリコン層／中間窒化シリコン層／上部酸化シリコン層（Ｏ／Ｎ／Ｏ）としての三層構造を有し、底部酸化シリコン層の厚さは約２０Åであり、中間窒化シリコン層の厚さは約２５Åであり、上部酸化シリコン層の厚さは約１５Åである。
【００３８】
多層トンネリング誘電体構造１６０は、多くの手段によって製造できる。特定の実施例では、多層トンネリング誘電体構造１６０は底部酸化シリコン層／中間窒化シリコン層／上部酸化シリコン層（Ｏ／Ｎ／Ｏ）を有し、底部酸化シリコン層は、熱酸化、現位置蒸気生成（ＩＳＳＧ）等の遊離基酸化、プラズマ酸化、および化学気相成長を含む既存の酸化法を用いて形成できるが、底部酸化シリコン層の形成方法はこれらに限定されない。中間窒化シリコン層は化学気相成長によって、またはプラズマを用いて余分な底部酸化シリコン層を窒化することによって形成できる。上部酸化シリコン層は、酸化または化学気相成長によって形成できる。
【００３９】
ゲート材料の場合、多結晶シリコン材料が望ましい。約１×１０19〜１×１０20（ｃｍ-3）の中間のドープ密度を備えたｎ型およびｐ型の両方の多結晶ゲートが、この素子の動作に適している。
【００４０】
前述の適切な材料の薄膜層を備えたトンネリング誘電体層、電荷蓄積層、および／または絶縁層を堆積または形成するには、既存の方法または開発中の方法のいずれかを用いることができる。適切な方法には、例えば、熱生成および化学気相成長が含まれる。
【００４１】
図２と図３を参照すると、メモリ素子１００のゲート１７０に負のバイアスを供給し、ソース領域１０２とドレイン領域１０４を浮遊、接地、または０Ｖに設定し、−ＦＮトンネリングによってメモリ素子のゲート１７０から、多層トンネリング誘電体構造１６０を介して電荷蓄積層１５０に電子を注入し、メモリ素子の閾値電圧を増大させる。時間経過と共に、電荷蓄積層１５０内に電子の一部を捕獲できなくなって絶縁層１４０を通過し、その結果、メモリ素子の閾値電圧は劇的に増大するのではなく飽和する。図３に示した結果は、ゲート１７０に−１７Ｖ、−１８Ｖ、および−１９Ｖを各々供給し、ソース領域１０２とドレイン領域１０４を０Ｖに設定した結果である。図３の結果は、供給した三つの異なる負のバイアスが全て閾値電圧を増大させ、一定時間後に飽和することを示している。
【００４２】
図４と図５を参照すると、メモリ素子のゲート１７０に正のバイアスを供給し、ソース領域１０２とドレイン領域１０４を浮遊、接地、または０Ｖに設定し、＋ＦＮトンネリングによってメモリ素子のゲート１７０から、多層トンネリング誘電体構造１６０を介して電荷蓄積層１５０に正孔を注入し、メモリ素子の閾値電圧を減少させる。正孔がメモリ素子のゲート１７０から、多層トンネリング誘電体構造１６０を介して電荷蓄積層１５０に注入されると、チャネルに注入された電子も絶縁層１４０を介して電荷蓄積層１５０に注入され、その結果、時間経過と共に、メモリ素子の閾値電圧は劇的に減少するのではなく自己収束する。図５に示した結果は、ゲート１７０に＋１４Ｖ、＋１５Ｖ、および＋１６Ｖのバイアスを各々供給し、ソース領域１０２とドレイン領域１０４を浮遊させた結果である。図５に示した結果は、供給した三つの異なる正のバイアスが全て閾値電圧を減少させ、一定時間後に自己収束することを示している。
【００４３】
図６と７は、この発明の＋ＦＮトンネリングによって、メモリ素子のゲート１７０から多層トンネリング誘電体構造１６０（Ｏ２／Ｎ２／Ｏ３）を介して、電荷蓄積層１５０（Ｎ１）に正孔を注入する理論的バンド図である。図６は低電界を供給中、つまり、保存期間中の理論的バンド図であり、図７は高電界を供給中の理論的バンド図である。図６を参照すると、多層トンネリング誘電体構造１６０はＯ２／Ｎ２／Ｏ３構造であり、各層は３０Å以下であり、多層トンネリング誘電体構造１６０は正孔が低電界下で直接トンネリングすることを防止し、電子が保存期間中に電荷蓄積層から逃げることを防止でき、その結果、多層トンネリング誘電体構造１６０は非常に良好な保存特性を有する。図７を参照すると、多層トンネリング誘電体構造１６０はＯ２／Ｎ２／Ｏ３構造であり、各層は３０Å以下であり、高電界下で高効率の正孔トンネリングを行うことができる。これは、そのバンドオフセットによって、正孔がトンネリング障壁を効率的に克服可能なためである。従って、この発明の素子は高速正孔プログラム／消去を提供し、バンド間ホットホール機構によって、ＮＲＯＭ素子に消去動作を行うことによって生じるホットホール誘導損傷を防止し、ＳＯＮＯＳ素子の既存の保存問題を防ぐことができる。
【００４４】
上記のこの発明の動作は、ＰＭＯＳメモリ素子とＮＭＯＳメモリ素子に適用できる。
【００４５】
まず、ＰＭＯＳメモリ素子に適用される上記の動作を説明する。図２を参照すると、上記の動作をＰＭＯＳメモリ素子に適用してプログラムを行う場合、メモリ素子のゲート１７０に負のバイアスを供給し、ｐ型のソース領域１０２とドレイン領域１０４を浮遊、接地、または０Ｖに設定し、ｐ型のソース領域１０２とドレイン領域１０４の間のチャネル領域１０６に空乏領域を形成し、−ＦＮトンネリングによってメモリ素子のゲート１７０から、多層トンネリング誘電体構造１６０のトンネリングを介して電荷蓄積層１５０に電子を注入し、メモリ素子の閾値電圧を増大させる。
【００４６】
図４を参照すると、ＰＭＯＳメモリ素子に消去を行う場合、メモリ素子のゲート１７０に正のバイアスを供給し、ソース領域１０２とドレイン領域１０４を浮遊、接地、または０Ｖに設定し、＋ＦＮトンネリングによって多層トンネリング誘電体構造１６０のトンネリングを介して電荷蓄積層１５０に正孔を注入し、メモリ素子の閾値電圧を減少させる。
【００４７】
この発明の素子はさらに、プログラム／消去サイクルに対して非常に優れた耐久性を示す。図８は、１００００Ｐ／Ｅサイクル後のプログラム状態と消去状態において、ＰＭＯＳメモリセルの閾値電圧と時間の関係を示すグラフである。図８に示されるように、１００００Ｐ／Ｅサイクル後の閾値の変化は明らかではない。図９は、１００００、１０００、１００Ｐ／Ｅサイクルおよび１Ｐ／Ｅサイクル後のプログラム状態と消去状態において、ＰＭＯＳメモリセルの読み取り電圧ＶGと電流ＩDの関係を示すグラフである。図９に示されるように、電流ＩDの変化は１００００Ｐ／Ｅサイクル後も明らかではない。
【００４８】
次に、ＮＭＯＳメモリ素子に適用した上記の動作を説明する。図４を参照すると、ＮＭＯＳメモリ素子に上記のプログラム動作を適用する場合、メモリ素子のゲート１７０に正のバイアスを供給し、ソース領域１０２とドレイン領域１０４を浮遊、接地、または０Ｖに設定し、ｎ型のソース領域１０２とドレイン領域１０４の間のチャネル領域１０６に空乏領域を形成し、＋ＦＮトンネリングによってメモリ素子のゲートから、多層トンネリング誘電体構造１６０を介して電荷蓄積層１５０に正孔を注入し、メモリ素子の閾値電圧を減少させる。
【００４９】
図２を参照すると、ＮＭＯＳメモリ素子を消去する場合、メモリ素子のゲートに負のバイアスを供給し、ｎ型のソース領域１０２とドレイン領域１０４を浮遊、接地、または０Ｖに設定し、−ＦＮトンネリングによってメモリ素子のゲートから、多層トンネリング誘電体構造１６０を介して電荷蓄積層１５０に電子を注入し、メモリ素子の閾値電圧を増大させる。
【００５０】
この発明の素子はさらに、プログラム／消去サイクル（Ｐ／Ｅサイクル）に対して優れた耐久性を表す。図１０は、１００００Ｐ／Ｅサイクル後のプログラム状態と消去状態において、ＮＭＯＳメモリセルの閾値電圧と時間の関係を示すグラフである。図１０に示されているように、１００００Ｐ／Ｅサイクル後の閾値電圧の変化は明らかではない。図１１は、１００００、１０００、１００、および１Ｐ／Ｅサイクル後のプログラム状態と消去状態において、ＮＭＯＳメモリセルの読み取り電圧ＶGと電流ＩDの関係を示すグラフである。図１１に示されているように、１００００Ｐ／Ｅサイクル後の電流ＩDの変化は明らかではない。
【００５１】
この発明の一実施例において、ゲート１７０はメモリアレイのワードラインに対応し、ソース１０２とドレイン１０４（または反対に、ソース１０４とドレイン１０２）はメモリアレイのビットラインに対応する。従って、各メモリセルは、対応するワードラインと、第一ビットラインおよび第二ビットラインと呼ばれる一対の対応するビットラインを有する。この発明のいくつかのより典型的な実施例では、ゲート１７０はメモリアレイのワードラインに対応し、ソース１０２とドレイン１０４（または反対にソース１０４とドレイン１０２）は不連続なビットラインの二つの隣接する拡散領域に対応する。
【００５２】
ＭＯＳ構造は対称であり、ソースとドレインはそれらの機能を交換可能であることはよく知られている。従って、上記の説明と以降の説明において、およびこの発明の任意の実施例において、メモリセルのソースとドレイン、つまりアレイの第一ビットラインと第二ビットラインは、この発明のセルやアレイの機能またはその範囲に影響を与えることなく交換可能である。言い換えると、それに印加する電圧に従って、特定のセルのソースまたはドレインとして特定の拡散領域を用いることができ、このことは当業者にはよく理解されている。
【００５３】
図１２〜１４は、この発明の典型的な実施例によるメモリアレイを示している。図１２は、複数の不連続なビットライン（垂直）と複数のワードライン（水平）を有するメモリ構造を示している。図１３は、図１２のチャネルの長手方向Ｉ−Ｉに沿って切断したアレイの一部の断面図である。図１４は、図１２のチャネルの幅方向ＩＩ−ＩＩに沿って切断したアレイの一部の断面図である。
【００５４】
図１２〜１４を参照すると、メモリ構造は拡散領域（Ｓ／Ｄ）４０２と４０４を有し、これらはソースとドレインとして用いることができる。拡散領域４０２と４０４はワードライン下の基板４０１内に形成する。複数のチャネル領域４０６は、同じ不連続なビットラインの二つの隣接する拡散領域４０２と４０４の間に配置する。基板４０１の浅い溝分離部４９０は、トランジスタ領域を分離するために用いられる。溝の深さは１００〜４００ｎｍである。Ｌｇはチャネルの長さを表す。Ｌｓはメモリセルの間隔を表す。Ｗはチャネルの幅を表し、Ｗｓは浅い溝分離部（ＳＴＩ）の幅を表す。基板４０１のスタック層４８０は絶縁層４４０、電荷蓄積層４５０、多層トンネリング誘電体構造４６０、およびゲート４７０を有し、多層トンネリング誘電体構造４６０は第一トンネリング誘電体層４６２、小正孔トンネリング障壁高さ層４６４、および第二トンネリング誘電体層４６６を有する。
【００５５】
図１５は、この発明の典型的な実施例によるメモリアレイの等価回路図である。各ワードライン（ＷＬ）と二つの隣接するビットライン（ＢＬ）の交差部には、トランジスタを有する。
【００５６】
次に、この発明の異なる実施例によるメモリセルアレイの動作を説明する。
【００５７】
図１６〜１８は、この発明によるｐチャネルＮＡＮＤアレイ構造に対するプログラム、消去、および読み取り動作を各々示す等価回路図である。
【００５８】
図１６を参照すると、この発明の一実施例に従って、所定のメモリセルに対応するワードラインに負のバイアスを供給してプログラム動作を行う。特に、所定のメモリセルＡに対応するワードラインＷＬ7に、約−１６〜−２０Ｖの間、好ましくは約−１８Ｖのバイアスを供給し、他のワードラインに約−１０Ｖのバイアスを供給し、所定のメモリセルＡに対応するビットラインＢＬ1に、約０Ｖのバイアスを供給し、他のビットラインＢＬ2に約−７Ｖのバイアスを供給し、ソースラインＳＬを浮遊させる。選択的トランジスタ（ＳＬＴとＢＬＴ）は選択的に存在でき、メモリアレイに接続される。ソースラインＳＬに近い選択的トランジスタＳＬＴには０Ｖのバイアスを供給し、ソースラインＳＬから離れた選択的トランジスタＢＬＴには−１０Ｖのバイアスを供給する。その結果、ワードラインＷＬ7の下に垂直方向の強電界が形成される。強電界下では、電子は、メモリセルＡのゲートから多層トンネリング誘電体構造を介して、電荷蓄積層に注入され、メモリセルの閾値電圧Ｖthを増大させる。隣接するメモリセルＢ、Ｃ、およびＤに対するこの動作の干渉は、許容可能な範囲内である。
【００５９】
図１７を参照すると、この発明の一実施例に従って、メモリセルのワードラインに正のバイアスを供給して消去動作を行う。特に、約＋１４〜＋１６Ｖの間、好ましくは＋１５Ｖのバイアスを全てのワードラインに供給し、ソースラインＳＬと全てのビットラインは浮遊させる。ソースラインＳＬに近いか、そこから離れた選択的トランジスタＳＬＴとＢＬＴの両方には、０Ｖのバイアスを供給する。正孔は＋ＦＮトンネリングによって様々なメモリセルのゲートから、多層トンネリング誘電体構造を介して電荷蓄積層に注入され、メモリセルの閾値電圧を低減し、データを消去する目的を実現する。
【００６０】
図１８を参照すると、この発明の一実施例に従って、メモリセルに対して読み取り動作が行われる。特に、所定のメモリセルＡに対応するビットラインに約−１Ｖのバイアスを供給し、他のワードラインは浮遊させ、ソースラインＳＬには０Ｖのバイアスを供給する。さらに、所定のメモリセルＡに対応するワードラインＷＬ7にバイアスＶWL7を供給し、他の全てのワードライン、およびソースラインＳＬに近いか、そこから離れた選択的トランジスタＳＬＴとＢＬＴにバイアスＶpassを供給する。外部検出回路（図示せず）は、ソースとドレインのバイアス差のためにチャネルを通過する電流を検出する。メモリセルＡがプログラムされたかどうかは、メモリセルＡを通過し、検出回路で検出された電流から識別できる。
【００６１】
図１９〜２１は、この発明のｎチャネルＮＡＮＤアレイ構造のプログラム、消去、および読み取り動作の各々の等価回路図である。
【００６２】
図１９を参照すると、この発明の一実施例に従って、所定のメモリセルに対応するワードラインに正のバイアスを供給してプログラム動作を行う。特に、所定のメモリセルＡに対応するワードラインＷＬ7に、約＋１４〜＋１６Ｖの間、好ましくは＋１５Ｖのバイアスを供給し、他のワードラインに約＋９Ｖのバイアスを供給し、所定のメモリセルＡに対応するビットラインＢＬ1に約０Ｖのバイアスを供給し、他のビットラインＢＬ2に約＋７Ｖのバイアスを供給し、ソースラインＳＬを浮遊させる。選択的トランジスタ（ＳＬＴとＢＬＴ）は選択的に存在し、メモリアレイに接続する。ソースラインＳＬに近い選択的トランジスタＳＬＴには０Ｖのバイアスを供給し、ソースラインＳＬから離れた選択的トランジスタＢＬＴには＋９Ｖのバイアスを供給する。その結果、ワードラインＷＬ7の下に垂直方向の強電界が形成される。強電界下では、正孔が、＋ＦＮトンネリングによってメモリセルＡのゲートから、多層トンネリング誘電体構造を介して電荷蓄積層に注入され、メモリセルの閾値電圧Ｖthを低減する。隣接するメモリセルＢ、Ｃ、およびＤに対するこの動作の干渉は、許容可能な範囲内である。
【００６３】
図２０を参照すると、この発明の一実施例に従って、メモリセルのワードラインに負のバイアスを供給して消去動作を行う。特に、全てのワードラインに約−１６〜−２０Ｖの間、好ましくは約−１８Ｖのバイアスを供給し、ソースラインＳＬと全てのビットラインは浮遊させる。ソースラインＳＬに近いか、そこから離れた選択的トランジスタＳＬＴとＢＬＴには０Ｖのバイアスを供給する。電子は、−ＦＮトンネリングによって様々なメモリセルのゲートから、多層トンネリング誘電体構造を介して電荷蓄積層に注入され、メモリセルの閾値電圧を増大させ、データ消去の目的を実現する。
【００６４】
図２１を参照すると、この発明の一実施例に従って、メモリセルに読み取り動作が行われる。特に、所定のメモリセルＡに対応するビットラインに約＋１Ｖのバイアスを供給し、他のビットラインを浮遊させ、ソースラインＳＬに０Ｖのバイアスを供給する。さらに、所定のメモリセルＡに対応するワードラインＷＬ7にバイアスＶＷＬ7を供給し、他のワードライン、およびソースラインＳＬに近いか、そこから離れた選択的トランジスタＳＬＴとＢＬＴにバイアスＶpassを供給する。外部検出回路（図示せず）は、ソースとドレインのバイアス差のためにチャネルを通過する電流を検出する。メモリセルＡがプログラムされたかどうかは、メモリセルＡを通過し、検出回路で検出された電流から識別できる。
【産業上の利用可能性】
【００６５】
この発明に従って、素子の読み取り電流が見積もられ、フラッシュメモリに適応可能にする。ＰＭＯＳメモリ素子のゲートに＋１５Ｖのバイアスを供給するか、ＮＭＯＳメモリ素子に−１８Ｖのバイアスを供給し、井戸の消去を１０ｍ秒以内に完了できる。
【００６６】
トンネリング酸化物層はチャネルを直接被覆しているのではないが絶縁層上の電荷蓄積上に配置し、その結果、トンネリング酸化物層は浅い溝絶縁構造によって生じるバードビーク効果によってほとんど影響されず、素子の信頼性を効率的に向上し、素子を最小化できる。さらに、素子は高電圧なしで素早くプログラムまたは消去でき、その結果、この発明の動作方法は低消費電力および高速の方法となる。その上、主キャリア電流はチャネル上の絶縁層ではなくゲート下の多層トンネリング誘電体構造を通過するので、多数回のプログラム／消去後の素子の劣化が非常に小さくなる。
【００６７】
当業者には明らかなように、この発明の範囲または精神から逸脱することなく、この発明の構造に様々な修正および変更を行うことができる。以上の観点から、この発明は、以降の請求項およびそれらの等価物の範囲内にある限り、この発明の修正および変形を含むものと見なされる。
【図面の簡単な説明】
【００６８】
【図１】この発明の一実施例によるメモリセルの断面図である。
【図２】この発明の一実施例による−ＦＮ動作を行うメモリセルを示す断面図である。
【図３】メモリセルがこの発明の一実施例による−ＦＮ動作を行っているときの閾値電圧と時間の関係を示すグラフである。
【図４】この発明の一実施例による＋ＦＮ動作を行うメモリセルを示す断面図である。
【図５】メモリセルがこの発明の一実施例による＋ＦＮ動作を行っているときの閾値電圧と時間の関係を示すグラフである。
【図６】この発明の一実施例による低電界におけるメモリセルの様々な層の理論的バンド図である。
【図７】この発明の一実施例による高電界におけるメモリセルの様々な層の理論的バンド図である。
【図８】１００００プログラム／消去サイクル（Ｐ／Ｅサイクル）後のプログラム状態と消去状態において、ＰＭＯＳメモリセルの閾値電圧と時間の関係を示すグラフである。
【図９】１００００、１０００、１００、および１Ｐ／Ｅサイクル後のプログラム状態と消去状態において、ＰＭＯＳセルの読み取り電圧ＶGと電流ＩDの関係を示すグラフである。
【図１０】１００００Ｐ／Ｅサイクル後のプログラム状態と消去状態において、ＮＭＯＳメモリセルの閾値電圧と時間の関係を示すグラフである。
【図１１】１００００、１０００、１００、および１Ｐ／Ｅサイクル後のプログラム状態と消去状態において、ＮＭＯＳセルの読み取り電圧ＶGと電流ＩDの関係を示すグラフである。
【図１２】この発明の一実施例によるメモリアレイの平面図である。
【図１３】図１２のチャネルの長手方向Ｉ−Ｉに沿って切断したアレイの一部の断面図である。
【図１４】図１２のチャネルの幅方向ＩＩ−ＩＩに沿って切断したアレイの一部の断面図である。
【図１５】この発明の一実施例によるメモリアレイの等価回路図である。
【図１６】この発明のｐチャネルＮＡＮＤアレイ構造のプログラム、消去、および読み取り動作の各々の等価回路図である。
【図１７】この発明のｐチャネルＮＡＮＤアレイ構造のプログラム、消去、および読み取り動作の各々の等価回路図である。
【図１８】この発明のｐチャネルＮＡＮＤアレイ構造のプログラム、消去、および読み取り動作の各々の等価回路図である。
【図１９】この発明のｎチャネルＮＡＮＤアレイ構造のプログラム、消去、および読み取り動作の各々の等価回路図である。
【図２０】この発明のｎチャネルＮＡＮＤアレイ構造のプログラム、消去、および読み取り動作の各々の等価回路図である。
【図２１】この発明のｎチャネルＮＡＮＤアレイ構造のプログラム、消去、および読み取り動作の各々の等価回路図である。
【符号の説明】
【００６９】
１００      メモリ素子
１０１      半導体基板
１０２      ソース領域
１０４      ドレイン領域
１０６      チャネル領域
１４０      絶縁層
１５０      電荷蓄積層
１６０      多層トンネリング誘電体構造
１６２      第一トンネリング誘電体層
１６４      小正孔トンネリング障壁高さ層
１６６      第二トンネリング誘電体層
１７０      ゲート
１８０      スタック層
４０１      基板
４０２      拡散領域
４０６      チャネル領域
４４０      絶縁層
４５０      電荷蓄積層
４６０      多層トンネリング誘電体構造
４６２      第一トンネリング誘電体層
４６４      小正孔トンネリング障壁高さ層
４６６      第二トンネリング誘電体層
４７０      ゲート
４８０      スタック層
４９０      溝分離部
【図１】
2008004913.tif 000003
【図２】
2008004913.tif 000004
【図３】
2008004913.tif 000005
【図４】
2008004913.tif 000006
【図５】
2008004913.tif 000007
【図６】
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【図７】
2008004913.tif 000009
【図８】
2008004913.tif 000010
【図９】
2008004913.tif 000011
【図１０】
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【図１１】
2008004913.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
2008004913.tif 000017
【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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