(57)【要約】    【課題】騒音を生じさせることなく高品質な画像を表示させることが可能な表示パネルの駆動方法を提供することを目的とするものである。    【解決手段】互いに隣り合うサブフィールド間でのサスティン行程の実行周期を時間経過に伴って変動させる。    【選択図】図２
2008003463.tif 000002
【特許請求の範囲】
【請求項１】
入力映像信号における単位表示期間毎に、夫々が前記入力映像信号に基づく各画素毎の画素データに応じて前記画素各々を点灯モード及び消灯モードの内の一方の状態に設定するアドレス行程と、前記点灯モードの状態にある前記画素を発光させるサスティン行程とを含むサブフィールドの複数によって表示パネルを駆動する表示パネルの駆動方法であって、
互いに隣り合うサブフィールド間での前記サスティン行程の実行周期が時間経過に伴って変動することを特徴とする表示パネルの駆動方法。
【請求項２】
前記単位表示期間内における前記表示パネルに対する発光駆動が一切為されない無発光駆動期間を複数に分割して得られた分割発光休止期間の各々を、前記単位表示期間内において散在させることにより、前記サスティン行程の実行周期を変動させることを特徴とする請求項１記載の表示パネルの駆動方法。
【請求項３】
前記単位表示期間内に同一輝度重みを有するサスティン行程を含むサブフィールドの各々が連続配置されたサブフィールド群内において、前記分割発光休止期間の各々が分散して配置されていることを特徴とする請求項２記載の表示パネルの駆動方法。
【請求項４】
前記分割発光休止期間の各々は夫々同一の期間長を有することを特徴とする請求項２記載の表示パネルの駆動方法。
【請求項５】
前記分割発光休止期間各々の内の少なくとも２つは互いに期間長が異なることを特徴とする請求項２記載の表示パネルの駆動方法。
【請求項６】
連続する所定数のサブフィールド毎に前記分割発光休止期間が設けられていることを特徴とする請求項２記載の表示パネルの駆動方法。
【請求項７】
前記単位表示期間内において前記分割発光休止期間の各々がランダムに配置されていることを特徴とする請求項２記載の表示パネルの駆動方法。
【請求項８】
前記分割発光休止期間の各々が互いに隣り合うサブフィールド間に配置されていることを特徴とする請求項２記載の表示パネルの駆動方法。
【請求項９】
前記分割発光休止期間の各々の内の少なくとも１はサブフィールド内に配置されていることを特徴とする請求項２記載の表示パネルの駆動方法。
【請求項１０】
前記サスティン行程の実行周期をフィールド毎又は複数フィールド毎に変動させることを特徴とする請求項１記載の表示パネルの駆動方法。
【請求項１１】
前記アドレス行程又はサスティン行程において前記表示パネルに印加する駆動パルスのパルス幅を変化させることにより、前記サスティン行程の実行周期を変動させることを特徴とする請求項１記載の表示パネルの駆動方法。
【請求項１２】
前記アドレス行程又はサスティン行程において前記表示パネルに印加する駆動パルスの印加周期を変動させることにより、前記サスティン行程の実行周期を変動させることを特徴とする請求項１記載の表示パネルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の画素セルが配置された表示パネルの駆動方法に関する。
【背景技術】
【０００２】
最近、２次元画像表示パネルとして、複数の放電セルがマトリクス状に配列されたプラズマディスプレイパネル（以下、ＰＤＰという）が注目されている。更に、かかるＰＤＰにて入力映像信号に対応した画像を表示させる為の駆動方法としてサブフィールド法が知られている。
【０００３】
サブフィールド法では、１フィールド表示期間を複数のサブフィールドに分割し、各サブフィールドにおいて以下の如き駆動を実施する。すなわち、各サブフィールドにおいて、先ず、入力映像信号に基づく各画素毎の画素データに応じて放電セル各々を点灯モード及び消灯モードの内の一方の状態に設定する（アドレス行程）。次に、そのサブフィールドの輝度重みに対応した回数だけサスティンパルスを全ての放電セルに繰り返し印加することにより、点灯モードにある放電セルのみを繰り返し発光させる（サスティン行程）。かかるサブフィールド法に基づく駆動によれば、１フィールド表示期間内において生起された放電セルの発光回数に応じた輝度が視覚される。この際、入力映像信号によって表される最低輝（黒表示）〜最高輝度なる輝度範囲が、１フィールド表示期間内のサブフィールドの数に応じた階調数にて表現される。
【０００４】
又、かかるサブフィールド法に基づく駆動と併用させて、入力映像信号に対して誤差拡散及びディザ処理の如き多階調化処理を施すことにより、階調数不足を解消するようにした駆動方法が提案された（例えば、特許文献１の図２４参照)。上記ディザ処理では、互いに隣接する複数の画素群毎に、この画素群内の各画素に対応した上記誤差拡散処理画素データに夫々、互いに異なる係数値からなるディザ係数を夫々割り当てて加算する。かかるディザ処理によれば、上記画素群内での各画素の平均輝度に応じた輝度が視覚されることになる。
【０００５】
しかしながら、このような画素単位でのディザ処理により各画素データに対して規則的にディザ係数の加算を行うと、入力映像信号とは何ら関係のない疑似模様、いわゆるディザノイズが視覚される場合があり、画質を損ねてしまうという問題が生じた。
【０００６】
そこで、表示ライン単位でのディザを実現する、いわゆるラインディザ駆動を併用して実行するようにした駆動方法が提案された（例えば、特許文献２の図３１参照)。かかるラインディザ駆動では、ＰＤＰにおいて夫々隣接するｎ個の表示ラインからなる表示ライン群毎にその表示ライン群内の各表示ラインに夫々異なる輝度重みを付けて各放電セルを発光させる。特許文献２の図３１に示される発光駆動シーケンスでは、各サブフィールドを更に複数のサブフィールド（分割サブフィールドと称する）に分割し、各表示ライン毎に、そのサブフィールド内において点灯モード状態にある放電セルの発光を実施させる分割サブフィールドの数を異ならせるようにしている。
【０００７】
ところで、かかるラインディザ駆動によると、夫々、略同一周期を有する分割サブフィールドの複数が連続することに起因して、分割サブフィールド各々のサスティン行程が断続的且つ周期的に実施されることになる。
【０００８】
しかしながら、サスティンパルスを全放電セルに繰り返し印加するというサスティン行程が断続的に且つ周期的に実施されると、サスティン行程の実行周期が特定の周波数に集中して不要輻射が発生、または、ＰＤＰに対して上記サスティンパルスをはじめ各種駆動パルスを印加する駆動回路から騒音が発生するという問題が生じた。
【特許文献１】特開２０００−２２７７７８号公報
【特許文献２】特開２００４−２５２１８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、かかる問題を解決すべく為されたものであり、不要輻射または騒音を生じさせることなく高品質な画像を表示させることが可能な表示パネルの駆動方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１０】
請求項１記載による表示パネルの駆動方法は、入力映像信号における単位表示期間毎に、夫々が前記入力映像信号に基づく各画素毎の画素データに応じて前記画素各々を点灯モード及び消灯モードの内の一方の状態に設定するアドレス行程と、前記点灯モードの状態にある前記画素を発光させるサスティン行程とを含むサブフィールドの複数によって表示パネルを駆動する表示パネルの駆動方法であって、互いに隣り合うサブフィールド間での前記サスティン行程の実行周期が時間経過に伴って変動する。
【発明を実施するための最良の形態】
【００１１】
本発明においては、互いに隣り合うサブフィールド間でのサスティン行程の実行周期を時間経過に伴い変動させる。これにより、夫々略同一の輝度重みが割り当てられているサスティン行程を有するサブフィールドが連続する場合でも、各サブフィールド間でのサスティン行程の実行周期が特定の周波数に集中することが無くなり、不要輻射または駆動回路から発せられる騒音が抑制される。
【実施例】
【００１２】
以下、本発明の実施例を図を参照しつつ説明する。
【００１３】
図１は、本発明による表示装置としてのプラズマディスプレイ装置の概略構成を示す図である。
【００１４】
図１において、プラズマディスプレイパネルとしてのＰＤＰ１００は、表示面を担う前面基板(図示せぬ)と、放電ガスの封入された放電空間を挟んで前面基板と対向した位置に配置されている背面基板(図示せぬ)とを備える。前面基板上には、表示画面の左右方向に夫々伸長しているいる行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnが互いに交互にかつ平行に配置されている。背面基板上には、表示画面の上下方向に夫々伸長している列電極Ｄ1〜Ｄmが形成されている。尚、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnは、一対の行電極Ｘ及びＹにてＰＤＰ１００の各表示ライン、つまり第１〜第ｎ表示ラインを担う構造となっており、各行電極対と列電極との交叉部(放電空間を含む)に画素を担う放電セルＧが形成されている。すなわち、ＰＤＰ１００には、（ｎ×ｍ）個の放電セルＧ(1,1)〜Ｇ(n,m)がマトリクス状に形成されているのである。
【００１５】
画素データ変換回路１は、入力映像信号を各画素毎の画素データＰＤに変換してこれを多階調化処理回路２に供給する。多階調化処理回路２は、ラインオフセットデータ生成回路２１、加算器２２、及び下位ビット切り捨て回路２３から構成される。
【００１６】
ラインオフセットデータ生成回路２１は、画素データ変換回路１から画素データＰＤが供給される度に、ラインオフセットデータＬＤを生成してこれを加算器２２に供給する。この際、ラインオフセットデータ生成回路２１は、その画素データＰＤに対応した放電セルが属する以下の如き表示ライン毎に、夫々異なる値を有するラインオフセットデータＬＤを生成する。
【００１７】
第（４Ｎ−３）番目の表示ライン
第（４Ｎ−２）番目の表示ライン
第（４Ｎ−１）番目の表示ライン
第（４Ｎ）番目の表示ライン
［Ｎ：(1/4)・ｎ以下の自然数］
加算器２２は、画素データ変換回路１から供給された画素データＰＤに上記ラインオフセットデータＬＤを加算したオフセット加算画素データを下位ビット切り捨て回路２３に供給する。下位ビット切り捨て回路２３は、オフセット加算画素データの下位ビット群を切り捨て、残りの上位ビット群を多階調化画素データＭＤとして駆動データ変換回路３に供給する。
【００１８】
駆動データ変換回路３は、多階調化画素データＭＤに基づき、後述するサブフィールドＳＦ１〜ＳＦ（Ｑ−１）各々のアドレス行程において各放電セルを点灯モード及び消灯モードの内のいずれに設定するのかを示す画素駆動データＧＤに変換してこれをメモリ４に供給する。
【００１９】
メモリ４は、画素駆動データＧＤを順次取り込んで記憶する。そして、１フレーム(ｎ行×ｍ列)分の画素駆動データＧＤ(1,1)〜ＧＤ(n,m)の書き込みが終了する度に、メモリ４は、以下の如き読み出しを行う。すなわち、メモリ４は、画素駆動データＧＤ(1,1)〜ＧＤ(n,m)の各々を各ビット桁（第１〜第(Q-1)ビット）毎に分離し、
第１ビット桁に対応した画素駆動データビットの各々をＳＦ１、
第２ビット桁に対応した画素駆動データビットの各々をＳＦ２、
第３ビット桁に対応した画素駆動データビットの各々をＳＦ３、
・
・
・
第(Q-1)ビット桁に対応した画素駆動データビットの各々をＳＦ(Q-1)、
各々のアドレス行程において１表示ライン分（ｍ個）ずつ読み出す。メモリ４は、読み出した１表示ライン分（ｍ個）の画素駆動データビットを画素駆動データビットＤＢ１〜ＤＢ(ｍ)として列電極駆動回路５に供給する。
【００２０】
駆動制御回路６は、サブフィールド法に基づく図２に示されるが如き発光駆動シーケンスに従って上記ＰＤＰ１００を階調駆動させるべき各種タイミング信号を、上記列電極駆動回路５、行電極Ｙ駆動回路７及び行電極Ｘ駆動回路８の各々に供給する。
【００２１】
図２に示す発光駆動シーケンスにおいては、１フレーム又は１フィールドの表示期間（以下、単位表示期間と称する）をＱ個（Ｑ：２以上の整数）のサブフィールドＳＦ１〜ＳＦ（Ｑ）に分割し、各サブフィールド毎に下記の如き各種駆動を実施する。尚、先頭及びそれに後続するサブフィールドＳＦ１及びＳＦ２、並びに最後尾のサブフィールドＳＦ（Ｑ）を除くサブフィールドＳＦ３〜ＳＦ（Ｑ−１）は、夫々図２に示す如く４つの分割サブフィールドＤＳＦ1〜ＤＳＦ4からなる。
【００２２】
図２において、サブフィールドＳＦ１は、ＰＤＰ１００の全ての放電セルを点灯モードに初期化させるリセット期間Ｒと、上記画素駆動データに応じて放電セルの各々を選択的に消灯モードに遷移せしめるアドレス行程Ｗ０とを備える。サブフィールドＳＦ２は、点灯モードにある放電セルのみを所定の第１期間に亘り継続して放電発光せしめるサスティン行程Ｉと、画素駆動データに応じて放電セルの各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ０とを備える。
【００２３】
サブフィールドＳＦ３〜ＳＦ（Ｑ−１）各々の分割サブフィールドＤＳＦ1〜ＤＳＦ4の各々は、そのサブフィールドの輝度重みに対応した回数を分割サブフィールドの数（４個）で均等分割して得られた回数に亘り、点灯モードにある放電セルのみを繰り返しサスティン放電発光させるサスティン行程Ｉを備える。すなわち、各サブフィールドＳＦ内の分割サブフィールドＤＳＦ1〜ＤＳＦ4各々のサスティン行程Ｉには、夫々同一の輝度重みが割り当てられているのである。
【００２４】
又、サブフィールドＳＦ３〜ＳＦ（Ｑ−１）各々の分割サブフィールドＤＳＦ1には、上記サスティン行程Ｉの直後に、画素駆動データに応じて第(４Ｎ−３）番目の表示ラインに属する放電セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ１が設けられている。又、サブフィールドＳＦ３〜ＳＦ（Ｑ−１）各々の分割サブフィールドＤＳＦ2には、上記サスティン行程Ｉの直後に、画素駆動データに応じて第(４Ｎ−２）番目の表示ラインに属する放電セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ２が設けられている。又、サブフィールドＳＦ３〜ＳＦ（Ｑ−１）各々の分割サブフィールドＤＳＦ3には、上記サスティン行程Ｉの直後に、画素駆動データに応じて第(４Ｎ−１）番目の表示ラインに属する放電セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ３が設けられている。又、サブフィールドＳＦ３〜ＳＦ（Ｑ−１）各々の分割サブフィールドＤＳＦ4には、上記サスティン行程Ｉの直後に、画素駆動データに応じて第(４Ｎ）番目の表示ラインに属する放電セル各々を選択的に消灯モードに推移せしめるアドレス行程Ｗ４が設けられている。
【００２５】
最後尾のサブフィールドＳＦ（Ｑ）は、点灯モードにある放電セルのみを所定回数に亘り繰り返し放電発光させるサスティン行程Ｉを備える。
【００２６】
尚、図２に示す如きサブフィールドＳＦ３〜ＳＦ（Ｑ−１）では、互いに隣接する分割サブフィールドＤＳＦ2とＤＳＦ3との間、並びに、互いに隣接する分割サブフィールドＤＳＦ4とＤＳＦ1との間に、ＰＤＰ１００に対する発光駆動動作（放電発光動作）を休止する分割発光休止期間ＮＰが設けられている。すなわち、互いに隣接する分割サブフィールドＤＳＦ同士の間、並びに各サブフィールドＳＦ間に、夫々分割発光休止期間ＮＰが設けられているのである。
【００２７】
図３は、かかる発光駆動シーケンスに従って、列電極駆動回路５、行電極Ｙ駆動回路７及び行電極Ｘ駆動回路８各々がＰＤＰ１００に印加する各種駆動パルスと、その印加タイミングを示す図である。
【００２８】
尚、図３においては、図２に示されるサブフィールドＳＦ１〜ＳＦ（Ｑ）の内からＳＦ１〜ＳＦ３のみを抜粋して、ＰＤＰ１００に印加される各種駆動パルスを示している。
【００２９】
先ず、サブフィールドＳＦ１のリセット期間Ｒでは、行電極Ｘ駆動回路８が立ち下がり変化の緩やかな負極性のリセットパルスＲＰxを発生してＰＤＰ１００の行電極Ｘ1〜Ｘnに印加する。かかるリセットパルスＲＰxと同時に、行電極Ｙ駆動回路７は、立ち上がり変換の緩やかな正極性のリセットパルスＲＰYを発生してＰＤＰ１００の行電極Ｙ1〜Ｙnに印加する。これらリセットパルスＲＰx及びＲＰYの同時印加に応じて、ＰＤＰ１００の全放電セル内にはリセット放電が生起され、各放電セル内に壁電荷が形成される。これにより、全ての放電セルは後述するサスティン行程Ｉにおいて発光(サスティン放電に伴う発光)が可能な状態である点灯モードに初期化される。
【００３０】
サブフィールドＳＦ１及びＳＦ２各々のアドレス行程Ｗ０では、行電極Ｙ駆動回路７が負極性の走査パルスＳＰを行電極Ｙ1〜Ｙnに順次印加して行く。この間、列電極駆動回路５は、メモリ４から読み出された画素駆動データビットＤＢ１〜ＤＢ(ｍ)に対応した１表示ライン分（ｍ個）の画素データパルスを発生し、これらｍ個の画素データパルスからなる画素データパルス群ＤＰを上記走査パルスＳＰのタイミングに同期して列電極Ｄ1〜Ｄm各々に印加する。つまり、列電極駆動回路５は、ＰＤＰ１００の第１〜第ｎ表示ライン各々に対応した画素データパルス群ＤＰ1〜ＤＰn各々を順次図３に示す如く列電極Ｄ1〜Ｄm各々に印加するのである。尚、列電極駆動回路５は、画素駆動データビットＤＢが論理レベル１である場合には高電圧の画素データパルスを発生する一方、論理レベル０である場合には低電圧の画素データパルスを発生する。ここで、上記走査パルスＳＰが印加された表示ラインと、高電圧の画素データパルスが印加された列電極との交差部の放電セルにのみ消去アドレス放電が生起される。かかる消去アドレス放電により、放電セル内に形成されていた壁電荷が消滅し、この放電セルは、後述するサスティン行程Ｉにおいて発光(サスティン放電に伴う発光)が為されない状態である消灯モードに推移する。一方、上記走査パルスＳＰが印加されたものの低電圧の画素データパルスが印加された放電セルには上述のような消去アドレス放電は生起されず、その直前までの状態（点灯モード又は消灯モード）を維持する。
【００３１】
すなわち、アドレス行程Ｗ０では、ＰＤＰ１００の各放電セルを、画素データに基づいて選択的に消去アドレス放電させる。これにより、各放電セルは点灯モード又は消灯モードのいずれか一方の状態に設定される。
【００３２】
次に、サブフィールドＳＦ２〜ＳＦ（Ｑ）各々のサスティン行程Ｉでは、行電極Ｘ駆動回路８及び行電極Ｙ駆動回路７各々が、図３に示されるが如く、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに対して交互に正極性のサスティンパルスＩＰX及びＩＰYをそのサブフィールドの輝度重みに対応した回数だけ繰り返し印加する。この際、壁電荷が残留したままとなっている放電セル、すなわち点灯モードに設定されている放電セルのみが上記サスティンパルスＩＰX及びＩＰYが印加される度にサスティン放電し、このサスティン放電に伴う発光状態を維持する。
【００３３】
又、サブフィールドＳＦ３〜ＳＦ（Ｑ）各々の分割サブフィールドサブフィールドＤＳＦ1のアドレス行程Ｗ１では、行電極Ｙ駆動回路７が負極性の走査パルスＳＰをＰＤＰ１００の第(４Ｎ−３）番目の表示ライン[Ｎ：１〜(1/4)・ｎ］に属する行電極Ｙ、つまり行電極Ｙ1、Ｙ5、Ｙ9、・・・、Ｙ(n-3)に順次印加して行く。この間、列電極駆動回路５は、メモリ４から読み出された画素駆動データビットの内から、上記第(４Ｎ−３）番目の表示ラインに属する放電セルに対応した画素駆動データビットＤＢ１〜ＤＢ(ｍ)に基づく１表示ライン分のｍ個の画素データパルスを発生する。そして、列電極駆動回路５は、これらｍ個の画素データパルスからなる画素データパルス群ＤＰを上記走査パルスＳＰのタイミングに同期して列電極Ｄ1〜Ｄm各々に印加する。つまり、列電極駆動回路５は、この第(４Ｎ−３）番目の表示ラインに対応した画素データパルス群ＤＰ1、ＤＰ5、ＤＰ9、・・・、ＤＰ(n-3)各々を図３に示す如く順次列電極Ｄ1〜Ｄm各々に印加する。尚、列電極駆動回路５は、画素駆動データビットＤＢが論理レベル１である場合には高電圧の画素データパルスを発生する一方、論理レベル０である場合には低電圧の画素データパルスを発生する。ここで、上記走査パルスＳＰが印加された表示ラインと、高電圧の画素データパルスが印加された列電極との交叉部の放電セルにのみ消去アドレス放電が生起される。かかる消去アドレス放電により、放電セル内に形成されていた壁電荷が消滅し、この放電セルは、サスティン行程Ｉにおいて発光(サスティン放電に伴う発光)が為されない状態である消灯モードに推移する。一方、上記走査パルスＳＰが印加されたものの低電圧の画素データパルスが印加された放電セルには上述のような消去アドレス放電は生起されず、その直前までの状態（点灯モード又は消灯モード）が維持される。
【００３４】
すなわち、アドレス行程Ｗ１では、ＰＤＰ１００の第(４Ｎ−３）番目の表示ラインに属する放電セルのみを対象として、各放電セルが画素データに応じた状態（点灯モード、消灯モード）に設定されるのである。
【００３５】
又、サブフィールドＳＦ３〜ＳＦ（Ｑ）各々の分割サブフィールドサブフィールドＤＳＦ2のアドレス行程Ｗ２では、行電極Ｙ駆動回路７が負極性の走査パルスＳＰをＰＤＰ１００の第(４Ｎ−２）番目の表示ライン[Ｎ：１〜(1/4)・ｎ］に属する行電極Ｙ、つまり行電極Ｙ2、Ｙ6、Ｙ10、・・・、Ｙ(n-2)に順次印加して行く。この間、列電極駆動回路５は、メモリ４から読み出された画素駆動データビットの内から、上記第(４Ｎ−２）番目の表示ラインに属する放電セルに対応した画素駆動データビットＤＢ１〜ＤＢ(ｍ)に基づく１表示ライン分のｍ個の画素データパルスを発生する。そして、列電極駆動回路５は、これらｍ個の画素データパルスからなる画素データパルス群ＤＰを上記走査パルスＳＰのタイミングに同期して列電極Ｄ1〜Ｄm各々に印加する。つまり、列電極駆動回路５は、この第(４Ｎ−２）番目の表示ラインに対応した画素データパルス群ＤＰ2、ＤＰ6、ＤＰ10、・・・、ＤＰ(n-2)各々を図３に示す如く順次列電極Ｄ1〜Ｄm各々に印加する。尚、列電極駆動回路５は、画素駆動データビットＤＢが論理レベル１である場合には高電圧の画素データパルスを発生する一方、論理レベル０である場合には低電圧の画素データパルスを発生する。ここで、上記走査パルスＳＰが印加された表示ラインと、高電圧の画素データパルスが印加された列電極との交叉部の放電セルにのみ消去アドレス放電が生起される。かかる消去アドレス放電により、放電セル内に形成されていた壁電荷が消滅し、この放電セルは、サスティン行程Ｉにおいて発光(サスティン放電に伴う発光)が為されない状態である消灯モードに推移する。一方、上記走査パルスＳＰが印加されたものの低電圧の画素データパルスが印加された放電セルには上述のような消去アドレス放電は生起されず、その直前までの状態（点灯モード又は消灯モード）が維持される。
【００３６】
すなわち、アドレス行程Ｗ２では、ＰＤＰ１００の第(４Ｎ−２）番目の表示ラインに属する放電セルのみを対象として、各放電セルが画素データに応じた状態（点灯モード、消灯モード）に設定されるのである。
【００３７】
又、サブフィールドＳＦ３〜ＳＦ（Ｑ）各々の分割サブフィールドサブフィールドＤＳＦ3のアドレス行程Ｗ３では、行電極Ｙ駆動回路７が負極性の走査パルスＳＰをＰＤＰ１００の第(４Ｎ−１）番目の表示ライン[Ｎ：１〜(1/4)・ｎ］に属する行電極Ｙ、つまり行電極Ｙ3、Ｙ7、Ｙ11、・・・、Ｙ(n-1)に順次印加して行く。この間、列電極駆動回路５は、メモリ４から読み出された画素駆動データビットの内から、上記第(４Ｎ−１）番目の表示ラインに属する放電セルに対応した画素駆動データビットＤＢ１〜ＤＢ(ｍ)に基づく１表示ライン分のｍ個の画素データパルスを発生する。そして、列電極駆動回路５は、これらｍ個の画素データパルスからなる画素データパルス群ＤＰを上記走査パルスＳＰのタイミングに同期して列電極Ｄ1〜Ｄm各々に印加する。つまり、列電極駆動回路５は、この第(４Ｎ−１）番目の表示ラインに対応した画素データパルス群ＤＰ3、ＤＰ7、ＤＰ11、・・・、ＤＰ(n-1)各々を図３に示す如く順次列電極Ｄ1〜Ｄm各々に印加する。尚、列電極駆動回路５は、画素駆動データビットＤＢが論理レベル１である場合には高電圧の画素データパルスを発生する一方、論理レベル０である場合には低電圧の画素データパルスを発生する。ここで、上記走査パルスＳＰが印加された表示ラインと、高電圧の画素データパルスが印加された列電極との交叉部の放電セルにのみ消去アドレス放電が生起される。かかる消去アドレス放電により、放電セル内に形成されていた壁電荷が消滅し、この放電セルは、サスティン行程Ｉにおいて発光(サスティン放電に伴う発光)が為されない状態である消灯モードに推移する。一方、上記走査パルスＳＰが印加されたものの低電圧の画素データパルスが印加された放電セルには上述のような消去アドレス放電は生起されず、その直前までの状態（点灯モード又は消灯モード）が維持される。
【００３８】
すなわち、アドレス行程Ｗ３では、ＰＤＰ１００の第(４Ｎ−１）番目の表示ラインに属する放電セルのみを対象として、各放電セルが画素データに応じた状態（点灯モード、消灯モード）に設定されるのである。
【００３９】
又、サブフィールドＳＦ３〜ＳＦ（Ｑ）各々の分割サブフィールドサブフィールドＤＳＦ4のアドレス行程Ｗ４では、行電極Ｙ駆動回路７が負極性の走査パルスＳＰをＰＤＰ１００の第(４Ｎ）番目の表示ライン[Ｎ：１〜(1/4)・ｎ］に属する行電極Ｙ、つまり行電極Ｙ4、Ｙ8、Ｙ12、・・・、Ｙ(n)に順次印加して行く。この間、列電極駆動回路５は、メモリ４から読み出された画素駆動データビットの内から、上記第(４Ｎ）番目の表示ラインに属する放電セルに対応した画素駆動データビットＤＢ１〜ＤＢ(ｍ)に基づく１表示ライン分のｍ個の画素データパルスを発生する。そして、列電極駆動回路５は、これらｍ個の画素データパルスからなる画素データパルス群ＤＰを上記走査パルスＳＰのタイミングに同期して列電極Ｄ1〜Ｄm各々に印加する。つまり、列電極駆動回路５は、この第(４Ｎ）番目の表示ラインに対応した画素データパルス群ＤＰ4、ＤＰ8、ＤＰ12、・・・、ＤＰ(n)各々を図３に示す如く順次列電極Ｄ1〜Ｄm各々に印加する。尚、列電極駆動回路５は、画素駆動データビットＤＢが論理レベル１である場合には高電圧の画素データパルスを発生する一方、論理レベル０である場合には低電圧の画素データパルスを発生する。ここで、上記走査パルスＳＰが印加された表示ラインと、高電圧の画素データパルスが印加された列電極との交叉部の放電セルにのみ消去アドレス放電が生起される。かかる消去アドレス放電により、放電セル内に形成されていた壁電荷が消滅し、この放電セルは、サスティン行程Ｉにおいて発光(サスティン放電に伴う発光)が為されない状態である消灯モードに推移する。一方、上記走査パルスＳＰが印加されたものの低電圧の画素データパルスが印加された放電セルには上述のような消去アドレス放電は生起されず、その直前までの状態（点灯モード又は消灯モード）が維持される。
【００４０】
すなわち、アドレス行程Ｗ４では、ＰＤＰ１００の第(４Ｎ）番目の表示ラインに属する放電セルのみを対象として、各放電セルが画素データに応じた状態（点灯モード、消灯モード）に設定されるのである。
【００４１】
図２及び図３に示される駆動によれば、サブフィールドＳＦ１〜ＳＦ（Ｑ）の内で、放電セルを消灯モードから点灯モード状態に遷移させることが可能な機会は、先頭のサブフィールドＳＦ１のリセット期間Ｒだけである。つまり、各サブフィールドの内の１のサブフィールドで消去アドレス放電が生起されて、一度、放電電セルが消灯モードに設定されると、それ以降のサブフィールドではこの放電セルを点灯モードに復帰させることは出来ない。従って、図４に示すように、表現すべき輝度の階調に対応した分だけ連続したサブフィールドＳＦの各々において放電セルが点灯モードに設定される。そして、消去アドレス放電(黒丸にて示す)が生起されるまでの間、各サブフィールドＳＦ内のサスティン行程Ｉにおいて連続してサスティン放電発光(白丸に示す)が為される。この際、かかるサスティン放電発光による１フィールド期間内での総発光期間に対応した中間輝度が視覚されることになる。
【００４２】
ここで、図２〜図４に示す駆動では、ＰＤＰ１００の画面上下方向において互いに隣接する４つの表示ライン各々に属する放電セル、つまり、
第(４Ｎ−３）番目の表示ラインに属する放電セル、
第(４Ｎ−２）番目の表示ラインに属する放電セル、
第(４Ｎ−１）番目の表示ラインに属する放電セル、
第(４Ｎ）番目の表示ラインの各々に属する放電セル、
各々毎に、各階調での単位表示期間内の総発光回数を夫々異ならせているる。
【００４３】
例えば、図４に示す如き第３番目に低輝度な輝度レベルを表現する第３階調では、第(４Ｎ−３）番目の表示ライン、つまり第１、第５、第９、・・・、第(ｎ−３)表示ライン各々に属する放電セルは、白丸に示すように、サブフィールドＳＦ１、ＳＦ２及びＳＦ３のＤＳＦ1各々のサスティン行程Ｉにおいてサスティン放電発光する。
【００４４】
又、かかる第３階調において、第(４Ｎ−２）番目の表示ライン、つまり第２、第６、第１０、・・・、第(ｎ−２)表示ライン各々に属する放電セルは、白丸に示すように、ＳＦ１、ＳＦ２及びＳＦ３のＤＳＦ1及びＤＳＦ2各々のサスティン行程Ｉにてサスティン放電発光する。
【００４５】
又、かかる第３階調において、第(４Ｎ−１）番目の表示ライン、つまり第３、第７、第１１、・・・、第(ｎ−１)表示ライン各々に属する放電セルは、白丸に示すように、ＳＦ１、ＳＦ２及びＳＦ３のＤＳＦ1〜ＤＳＦ3各々のサスティン行程Ｉにてサスティン放電発光する。
【００４６】
又、かかる第３階調において、第(４Ｎ）番目の表示ライン、つまり第４、第８、第１２、・・・、第ｎ表示ライン各々に属する放電セルは、白丸に示すように、ＳＦ１、ＳＦ２及びＳＦ３のＤＳＦ1〜ＤＳＦ4各々のサスティン行程Ｉにてサスティン放電発光する。
【００４７】
この際、サブフィールドＳＦ１、ＳＦ２、及びＳＦ３のＤＳＦ1〜ＤＳＦ4各々のサスティン行程Ｉでのサスティン放電発光の回数が「２」であるとすると、第３階調において生起されるサスティン放電発光による単位表示期間内での総発光回数は、図４に示す如く、
第(４Ｎ−３）番目の表示ラインに属する放電セル：「６」
第(４Ｎ−２）番目の表示ラインに属する放電セル：「８」
第(４Ｎ−１）番目の表示ラインに属する放電セル：「１０」
第(４Ｎ）番目の表示ラインに属する放電セル    ：「１２」
となる。
【００４８】
すなわち、互いに隣接する４つの表示ライン各々に対して、各階調での単位表示期間内での総発光回数を強制的に夫々異ならせる駆動、いわゆるラインディザ駆動を実施するようにしたのである。この際、図１に示されるプラズマディスプレイ装置においては、かかるラインディザ駆動によって各表示ライン毎に生じる輝度差を相殺するように、画素データＰＤにラインオフセットデータＬＤを加算するようにしている。
【００４９】
例えば、
第(４Ｎ−３）番目の表示ラインに対応した画素データＰＤには「１４」
第(４Ｎ−２）番目の表示ラインに対応した画素データＰＤには「１２」
第(４Ｎ−１）番目の表示ラインに対応した画素データＰＤには「１０」
第(４Ｎ）番目の表示ラインに対応した画素データＰＤには「８」
なるラインオフセットデータＬＤを夫々加算するのである。
【００５０】
そして、この加算結果の上位ビット群を多階調化画素データＭＤとし、この多階調化画素データＭＤによって示される輝度レベルに対応した階調、つまり図４に示す如き第１階調〜第Ｑ階調の内の１の階調にて示される駆動を実行させるべき画素駆動データＧＤが生成されるのである。
【００５１】
以上の如き駆動によれば、各階調毎に、画面上下方向において夫々隣接する４つの放電セル各々で表現される輝度レベルが夫々異なるので、画素単位でのディザ処理により規則的にディザ係数の加算が為されていても、ディザパターンが目立たない良好な画像表示が為されるようになる。
【００５２】
更に、かかる駆動では、図２及び図３に示す如く、互いに隣接する分割サブフィールドＤＳＦ2とＤＳＦ3との間、並びに、互いに隣接する分割サブフィールドＤＳＦ4とＤＳＦ1との間に、全放電セルの放電発光動作が停止する分割発光休止期間ＮＰを設けるようにしている。
【００５３】
すなわち、サブフィールド法を採用して、単位表示期間毎に複数のサブフィールドＳＦ１〜ＳＦ（Ｑ）によってＰＤＰを階調駆動する場合、実際には、図５に示す如く、単位表示期間内における最後部のサブフィールドＳＦ（Ｑ）の後には、ＰＤＰ１００に対する発光駆動動作が一切為されない無発光駆動期間ＮＰＡが存在する。そこで、かかる無発光駆動期間ＮＰＡを複数に分割して得られた分割発光休止期間ＮＰの各々を図２及び図３に示す如く、サブフィールドＳＦ３〜ＳＦ（Ｑ−１）内に分散して配置したのである。
【００５４】
かかる図２及び図３に示される駆動によれば、各サブフィールドＳＦ内での、分割サブフィールドＤＳＦ1〜ＤＳＦ4各々の期間は同一であるものの、ＤＳＦ1が開始されてから次のＤＳＦ2が開始されるまでの間の周期（実行周期）と、ＤＳＦ2が開始されてから次のＤＳＦ3が開始されるまでの間の周期とが互いに異なる。更に、かかるＤＳＦ3が開始されてから次のＤＳＦ4が開始されるまでの間の周期と、ＤＳＦ4が開始されてから次のサブフィールドＳＦの先頭の分割サブフィールドＤＳＦ1が開始されるまでの間の周期とが互いに異なる。
【００５５】
例えば、図２のサブフィールドＳＦ３内において、分割サブフィールドＤＳＦ1〜ＤＳＦ4各々の期間が夫々同一の期間Ｔa1であるとすると、分割サブフィールドＤＳＦ1が開始されてからＤＳＦ2が開始されるまでの間の周期はＴa1となる。ところが、分割サブフィールドＤＳＦ2とＤＳＦ3との間には分割発光休止期間ＮＰがあるので、このＤＳＦ2が開始されてからＤＳＦ3が開始されるまでの間の周期は、上記Ｔa1に分割発光休止期間ＮＰを加算した期間Ｔa2となる。又、分割サブフィールドＤＳＦ3が開始されてからＤＳＦ4が開始されるまでの周期はＴa1であるが、このＤＳＦ4と次のサブフィールドＳＦの分割サブフィールドＤＳＦ1との間には分割発光休止期間ＮＰが存在するので、ＤＳＦ4が開始されてから次のサブフィールドＳＦの分割サブフィールドＤＳＦ1が開始されるまでの間の周期は上記Ｔa2となる。
【００５６】
このように、図２及び図３に示される駆動では、分割サブフィールドＤＳＦによる系列中に分割発光休止期間ＮＰを散在させることにより、互いに隣り合うサブフィールド（ＤＳＦ1〜ＤＳＦ4）間でのサスティン行程Ｉの実行周期を時間経過に伴い変動させるようにしたのである。これにより、夫々略同一の輝度重みが割り当てられているサスティン行程を有する分割サブフィールドＤＳＦが連続する場合でも、サスティン行程Ｉの実行周期が特定の周波数に集中することはないので、不要輻射又は駆動回路から発生する騒音が防止される。
【００５７】
尚、上記実施例においては、図５に示す如き無発光駆動期間ＮＰＡを均等に分割して得られた、夫々同一期間長を有する分割発光休止期間ＮＰを、分割サブフィールドＤＳＦによる系列中に散在させるようにしているが、分割発光休止期間の各々は必ずしも同一期間長である必要はない。
【００５８】
図６及び図７は、かかる点に鑑みて為された発光駆動シーケンスの一例を示す図である。
【００５９】
尚、図６では、互いに隣接する分割サブフィールドＤＳＦ2とＤＳＦ3との間、並びに、互いに隣接する分割サブフィールドＤＳＦ4とＤＳＦ1との間に、夫々異なる期間からなる分割発光休止期間ＮＰ1〜ＮＰ3を挿入させたものであり、その他の構成については図２に示されるものと同一である。一方、図７においては、サブフィールドＳＦ３〜ＳＦ（Ｑ−１）内での位置を固定せずに、これら分割発光休止期間ＮＰ1〜ＮＰ3各々をランダムに散在させたものである。
【００６０】
又、互いに隣接する分割サブフィールドＤＳＦ2とＤＳＦ3との間、及びＤＳＦ4とＤＳＦ1との間に上記分割発光休止期間ＮＰ1〜ＮＰ3を挿入するにあたり、図８に示すように、１フレーム（又は１フィールド）表示期間毎、或いはフレーム群（又はフィールド群）毎に、挿入すべき分割発光休止期間ＮＰ1〜ＮＰ3を変更するようにしても良い。
【００６１】
又、上記実施例においては、ラインディザ駆動を実施すべく各サブフィールドＳＦを４つの分割サブフィールドＤＳＦ1〜ＤＳＦ4に分割しているが、各サブフィールドを分割する数は４つに限定されず、例えば８つの分割サブフィールドに分割するようにしても良い。この際、連続する２つのＤＳＦ毎、或いは４つのＤＳＦ毎に１つの分割発光休止期間ＮＰを設ける。
【００６２】
又、上記実施例においては、各放電セルを画素データに応じた状態（点灯モード又は消灯モード）に設定させる為のアドレッシング方式として、予め全放電セル内に壁電荷を形成させておき、画素データに応じて選択的に各放電セル内に残存する壁電荷を消去する、いわゆる選択消去アドレス法を採用した場合について述べた。しかしながら、本発明は、かかるアドレッシング方式として、画素データに応じて選択的に各放電セル内に壁電荷を形成させるようにした、いわゆる選択書込アドレス法を採用した場合についても同様に適用可能である。
【００６３】
又、上記実施例においては、サブフィールド法に基づく階調駆動にラインディザ駆動を併用させた発光駆動シーケンスに本発明を適用した場合の動作について述べたが、ラインディザ駆動を実施させない場合にも同様に適用可能である。
【００６４】
例えば、各々が、上記の如きアドレス行程Ｗ０及びサスティン行程Ｉを夫々備えたサブフィールドＳＦ１〜ＳＦ（Ｑ）からなる発光駆動シーケンスに対しても同様に適用可能である。この際、図９に示されるように、連続する２つのサブフィールドＳＦ毎に分割発光休止期間ＮＰ1〜ＮＰ3の内の１つを挿入させるにあたり、図８と同様に、１フレーム（又は１フィールド）表示期間毎、或いはフレーム群（又はフィールド群）毎に、挿入させるべき分割発光休止期間ＮＰ1〜ＮＰ3を変更するようにしても良い。
【００６５】
尚、上記実施例においては、互いに隣接するサブフィールド（ＳＦ、又はＤＳＦ）間に分割発光休止期間（ＮＰ、ＮＰ1〜ＮＰ3）を挿入することにより、サスティン行程の実行周期を変動させている。しかしながら、かかる分割発光休止期間（ＮＰ、ＮＰ1〜ＮＰ3）を挿入する代わりに、走査パルスＳＰ又はサスティンパルスＩＰのパルス幅、又は印加周期を変化させることにより、サスティン行程の実行周期を変動させるようにしても良い。
【００６６】
例えば、図２に示される各サブフィールドＳＦ内では、分割発光休止期間ＮＰを挿入する代わりに、分割サブフィールドＤＳＦ1及びＤＳＦ3では図１０（ａ）、ＤＳＦ2及びＤＳＦ4では図１０（ｂ）に示す如く、サスティン行程及びアドレス行程各々で走査パルスＳＰ及びサスティンパルスＩＰの印加を行う。この際、分割サブフィールドＤＳＦ1及びＤＳＦ3各々のサスティン行程では、行電極Ｙ駆動回路７及び行電極Ｘ駆動回路８は、図１０（ａ）に示す如きパルス幅ＴI1を有するサスティンパルスＩＰを行電極Ｘ及びＹに交互に繰り返し印加する。一方、分割サブフィールドＤＳＦ2及びＤＳＦ4各々のサスティン行程では、行電極Ｙ駆動回路７及び行電極Ｘ駆動回路８は、図１０（ｂ）に示す如き、上記パルス幅ＴI1よりも大なるパルス幅ＴI2を有するサスティンパルスＩＰを行電極Ｘ及びＹに交互に繰り返し印加する。又、分割サブフィールドＤＳＦ1及びＤＳＦ3各々のアドレス行程では、行電極Ｙ駆動回路７は、図１０（ａ）に示す如きパルス幅ＴS1を有する走査パルスＳＰを行電極Ｙ1〜Ｙn各々に順次択一的に印加する。一方、分割サブフィールドＤＳＦ2及びＤＳＦ4各々のアドレス行程では、行電極Ｙ駆動回路７は、図１０（ｂ）に示す如き、上記パルス幅ＴS1よりも大なるパルス幅ＴS2を有する走査パルスＳＰを行電極Ｙ1〜Ｙn各々に順次択一的に印加する。
【００６７】
このように、走査パルスＳＰ又はサスティンパルスＩＰのパルス幅、或いは印加周期を変化させることにより、分割サブフィールドＤＳＦ1及びＤＳＦ3各々に費やされる期間Ｔa1は、分割サブフィールドＤＳＦ2及びＤＳＦ4各々に費やされる期間Ｔa2よりも小となる。よって、夫々、略同一の輝度重みが割り当てられているサスティン行程を有するサブフィールド（ＤＳＦ1〜ＤＳＦ4）が連続する場合でも、各サブフィールド（ＤＳＦ1〜ＤＳＦ4）におけるサスティン行程の実行周期が時間経過に伴い変動することになる。従って、サスティン行程の実行周期が特定の周波数に集中することはないので、不要輻射や駆動回路から発生する騒音が防止されるようになる。
【図面の簡単な説明】
【００６８】
【図１】本発明による表示装置としてのプラズマディスプレイ装置の構成を示す図である。
【図２】本発明による発光駆動シーケンスの一例を示す図である。
【図３】図２に示す発光駆動シーケンスに従ってＰＤＰ１００に印加される各種駆動パルスとその印加タイミングを示す図である。
【図４】第１〜第Ｑ階調各々での単位表示期間内における発光駆動パターンの一例を示す図である。
【図５】サブフィールド法に従った駆動を実施する際に各単位表示期間内の後尾部に設けられる無発光駆動期間ＮＰＡを表す図である。
【図６】発光駆動シーケンスの他の一例を示す図である。
【図７】発光駆動シーケンスの他の一例を示す図である。
【図８】発光駆動シーケンスの他の一例を示す図である。
【図９】発光駆動シーケンスの他の一例を示す図である。
【図１０】サスティン行程の実行周期を変動させる方法の他の一例（走査パルスＳＰ又はサスティンパルスＩＰのパルス幅又は印加周期の変更）を表す図である。
【符号の説明】
【００６９】
２        多階調化処理回路
３        駆動データ変換回路
６        駆動制御回路
１００    ＰＤＰ
【図１】
2008003463.tif 000003
【図２】
2008003463.tif 000004
【図３】
2008003463.tif 000005
【図４】
2008003463.tif 000006
【図５】
2008003463.tif 000007
【図６】
2008003463.tif 000008
【図７】
2008003463.tif 000009
【図８】
2008003463.tif 000010
【図９】
2008003463.tif 000011
【図１０】
2008003463.tif 000012