(57)【要約】【課題】エクステンダ部の動作遅延時間を短縮して、分周比切り替え動作の誤動作に対するマージン時間を十分に確保し得るプリスケーラを提供する。【解決手段】プリスケーラ２１ｂは、分周比切り替え信号に基づいて、分周比を切り替えながら入力信号ｆvcoを分周する分周切り替え部Ｃと、分周切り替え部の出力信号を所定の分周比で分周するエクステンダ部Ｅとを備える。分周切り替え部Ｃは複数段のフリップフロップＦＦ１〜ＦＦ３を有し、エクステンダ部Ｅの少なくとも一部を同期型カウンタで構成するとともに、少なくとも一部を非同期型カウンタで構成する。【選択図】図６
2008271593.tif 000002
【特許請求の範囲】
【請求項１】
プリスケーラを備えたＰＬＬ回路であって、前記プリスケーラは、
分周比切り替え信号に基づいて、分周比を切り替えながら入力信号を分周する分周切り替え部と、
前記分周切り替え部の出力信号を所定の分周比で分周するエクステンダ部と
を備えたプリスケーラであって、
前記分周切り替え部は複数段のフリップフロップを有し、
前記エクステンダ部の少なくとも一部を同期型カウンタで構成するとともに、少なくとも一部を非同期型カウンタで構成すること、
を特徴とするＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、出力信号周波数を設定された周波数に一致させるように動作するＰＬＬ回路に関するものである。
近年、自動車電話や携帯電話等の移動体通信機器にＰＬＬ回路が使用されている。このようなＰＬＬ回路では、移動体通信機器の利便性を向上させるために、出力信号周波数を所望の周波数に速やかに切り換える必要がある。そこで、ＰＬＬ回路のロックアップ時間の短縮化が必要となっている。
【背景技術】
【０００２】
図１１は、従来のＰＬＬ回路の一例を示す。発振器１は水晶振動子の発信に基づく固有周波数の基準クロック信号ＣＫを基準分周器２に出力する。基準分周器２はカウンタ回路で構成され、シフトレジスタ３で設定される分周比に基づいて、前記基準クロック信号ＣＫを分周して、基準信号ｆｒを位相比較器４に出力する。
【０００３】
前記位相比較器４には、比較分周器５から比較信号ｆｐが出力される。そして、位相比較器４は前記基準信号ｆｒと比較信号ｆｐとの周波数差及び位相差に応じたパルス信号ΦＲ，ΦＰをチャージポンプ６に出力する。
【０００４】
前記チャージポンプ６は、前記位相比較器４から出力されるパルス信号ΦＲ，ΦＰに基づいて、出力信号ＳＣＰをローパスフィルタ（以下ＬＰＦとする）７に出力する。
この出力信号ＳＣＰは、直流成分にパルス成分が含まれたものであり、その直流成分はパルス信号ΦＲ，ΦＰの周波数変動にともなって変化し、パルス成分はパルス信号ΦＲ，ΦＰの位相差に基づいて変化する。
【０００５】
前記ＬＰＦ７は、チャージポンプ６の出力信号ＳＣＰを平滑して高周波成分を除去した出力信号ＳＬＰＦを電圧制御発振器（以下ＶＣＯとする）８に出力する。
前記ＶＣＯ８は、前記ＬＰＦ７の出力信号ＳＬＰＦの電圧値に応じた周波数の出力信号ｆvcoを外部回路に出力するとともに、前記比較分周器５に出力する。
【０００６】
前記比較分周器５は、パルススワロー方式であって、プリスケーラ９と、メインカウンタ１０と、スワローカウンタ１１と、制御回路１２とから構成される。
前記ＶＣＯ８の出力信号ｆvcoは、前記プリスケーラ９に入力され、そのプリスケーラ９は入力信号ｆvcoの周波数をＭ分周若しくはＭ＋１分周して、メインカウンタ１０及びスワローカウンタ１１に出力信号Ｐoutとして出力する。
【０００７】
前記スワローカウンタ１１は、プリスケーラ９の出力信号ＰoutをＡ分周して、その出力信号を前記制御回路１２に出力する。前記制御回路１２は、スワローカウンタ１１の分周信号に基づいて、前記プリスケーラ９に例えばＨレベルのモジュール制御信号ＭＤを出力し、プリスケーラ９はそのモジュール制御信号ＭＤに基づいて、入力信号ｆvcoをＭ分周した出力信号Ｐoutを出力する。
【０００８】
また、スワローカウンタ１１がＡ個のパルスをカウントしている間は、制御回路１２は例えばＬレベルのモジュール制御信号ＭＤを出力し、プリスケーラ９はそのモジュール制御信号ＭＤに基づいて、入力信号ｆvcoをＭ＋１分周した出力信号Ｐoutを出力する。
【０００９】
前記メインカウンタ１０の分周比は、前記シフトレジスタ３で設定され、プリスケーラ９の出力信号ＰoutをＮ分周して、前記位相比較器４に比較信号ｆｐとして出力する。また、メインカウンタ１０の分周信号は前記制御回路１２に出力され、制御回路１２はメインカウンタ１０が入力信号ＰoutをＮ分周する毎に、スワローカウンタ１１に起動信号を出力する。
【００１０】
従って、上記ＰＬＬ回路ではメインカウンタ１０がプリスケーラ９の出力信号ＰoutをＮ分周する毎にスワローカウンタ１１が動作して、プリスケーラ９の出力信号Ｐoutをカウントする。
【００１１】
前記プリスケーラ９の具体的構成を図１２に従って説明する。前記ＶＣＯ８の出力信号ｆvcoは、バッファ回路１３を介して、分周切り替え部Ｃを構成する同期型フリップフロップ回路ＦＦ１〜ＦＦ３に入力信号ＣＫ，ＸＣＫとして入力される。前記フリップフロップ回路ＦＦ１〜ＦＦ３はＤフリップフロップ回路で構成される。
【００１２】
前記フリップフロップ回路ＦＦ１の出力信号ＱＨ，ＸＱＨは、前記フリップフロップ回路ＦＦ２にデータＸＤ，Ｄとして入力される。前記フリップフロップ回路ＦＦ２の出力信号ＱＨは、ＯＲ回路１４ａに入力され、出力信号ＸＱＨはＯＲ回路１４ｂに入力される。
【００１３】
ＯＲ回路１４ａの出力信号は、前記フリップフロップ回路ＦＦ１にデータとして入力され、ＯＲ回路１４ｂの出力信号はフリップフロップ回路ＦＦ３にデータとして入力される。
【００１４】
前記フリップフロップ回路ＦＦ３の出力信号ＸＱＨは、前記ＯＲ回路１４ａに入力される。
前記フリップフロップ回路ＦＦ１の出力信号ＸＱは、非同期型のエクステンダ部Ｅを構成するフリップフロップ回路ＴＦＦ１，ＴＦＦ２のうち、同ＴＦＦ１に入力信号ＣＫとして入力される。
【００１５】
前記フリップフロップ回路ＴＦＦ１の出力信号Ｑは、前記フリップフロップ回路ＴＦＦ２に入力信号ＣＫとして入力され、その出力信号Ｑはバッファ回路１５に入力される。
前記フリップフロップ回路ＴＦＦ１，ＴＦＦ２には、バイアス回路１６から出力される定電圧が入力信号ＸＣＫとして入力され、バッファ回路１５から前記出力信号Ｐoutが出力される。
【００１６】
前記フリップフロップ回路ＴＦＦ１，ＴＦＦ２の出力信号ＱＨは、ＯＲ回路１４ｃに入力され、そのＯＲ回路１４ｃには前記モジュール制御信号ＭＤが入力される。また、前記ＯＲ回路１４ｃの出力信号ＯＲは、前記ＯＲ回路１４ｂに入力される。
【００１７】
前記フリップフロップ回路ＴＦＦ１，ＴＦＦ２は、それぞれ図１３に示す回路で構成される。この回路は、クロック信号ＣＫが立ち上がる毎に出力信号Ｑ及び相補出力信号ＱＨ，ＸＱＨが反転するように動作する。従って、各フリップフロップ回路ＴＦＦ１，ＴＦＦ２は、フリップフロップ回路ＦＦ１の出力信号ＸＱを４分周する回路として動作する。
【００１８】
上記のようなプリスケーラ９の動作を図１４に従って説明する。ＶＣＯ８の出力信号ｆvcoが入力されると、フリップフロップ回路ＦＦ１，ＦＦ２の動作により、フリップフロップ回路ＦＦ１から入力信号ｆvcoを４分周した出力信号ＸＱが出力される。
【００１９】
フリップフロップ回路ＴＦＦ１の出力信号Ｑは、フリップフロップ回路ＦＦ１の出力信号ＸＱを２分周、すなわち入力信号ｆvcoを８分周した信号となり、フリップフロップ回路ＴＦＦ２の出力信号Ｑは、入力信号ｆvcoを１６分周した信号となる。
【００２０】
モジュール制御信号ＭＤがＬレベルであれば、ＯＲ回路１４ｃの出力信号ＯＲは、フリップフロップ回路ＴＦＦ１，ＴＦＦ２の出力信号Ｑに基づいて決定される。
すなわち、このプリスケーラ９が入力信号ｆvcoのカウント始点ＳＰから、その入力信号ｆvcoの１２個のパルスをカウントするまでは、フリップフロップ回路ＴＦＦ１，ＴＦＦ２の出力信号Ｑはその少なくともいずれかがＨレベルとなるため、ＯＲ回路１４ｃの出力信号ＯＲはＨレベルとなる。
【００２１】
すると、フリップフロップ回路ＦＦ３の出力信号ＸＱＨはＬレベルに固定されている。
入力信号ｆvcoの１２個のパルスをカウントすると、フリップフロップ回路ＴＦＦ１，ＴＦＦ２の出力信号ＱがともにＬレベルとなるため、ＯＲ回路１４ｃの出力信号ＯＲはＬレベルとなる。
【００２２】
すると、フリップフロップ回路ＦＦ３が活性化され、フリップフロップ回路ＦＦ１〜ＦＦ３の動作により、フリップフロップ回路ＦＦ１から入力信号ｆvcoを５分周した出力信号ＸＱが出力される。
【００２３】
このような動作により、モジュール制御信号ＭＤがＬレベルであれば、プリスケーラ９は入力信号ｆvcoのＭ＋１分周動作、すなわち１７分周動作を行う。
また、モジュール制御信号ＭＤがＨレベルであれば、ＯＲ回路１４ｃの出力信号ＯＲはＨレベルに固定されるため、フリップフロップ回路ＦＦ３は不活性化され、その出力信号はＬレベルに固定される。
【００２４】
従って、モジュール制御信号ＭＤがＨレベルであれば、プリスケーラ９はＭ分周動作、すなわち１６分周動作を行う。
【発明の開示】
【発明が解決しようとする課題】
【００２５】
上記のようなＰＬＬ回路では、スワローカウンタ１１の分周動作の開始にともなってモジュール制御信号ＭＤがＬレベルとなって、プリスケーラ９がＭ＋１分周を行う。
ところが、プリスケーラ９において、Ｍ＋１分周を開始するカウント始点ＳＰから、モジュール制御信号ＭＤが立ち下がるまでに遅れ時間Ｔｄが生じている。
【００２６】
この遅れ時間Ｔｄは、プリスケーラ９のエクステンダ部Ｅ、スワローカウンタ１１及び制御回路１２の動作遅延時間が積算されたものであり、遅れ時間Ｔｄのうち、エクステンダ部Ｅを構成する２段のフリップフロップ回路ＴＦＦ１，ＴＦＦ２の動作遅延時間の占める割合が大きい。
【００２７】
また、遅れ時間Ｔｄはプリスケーラ９の入力信号ｆvcoの周波数に関わらず、ほぼ一定であるため、入力信号ｆvcoの周波数の周波数が高くなるにつれて、マージン時間Ｔｍが減少する。
【００２８】
そして、入力信号ｆvcoの周波数が高くなって、遅れ時間Ｔｄがフリップフロップ回路ＴＦＦ２の出力信号Ｑの１周期より長くなると、プリスケーラ９はＭ＋１分周動作を行うことができなくなり、誤動作となるとともに、Ｍ＋１分周動作による周波数でロックアップ動作を行うことができなくなるという問題点がある。
【００２９】
この発明の目的は、エクステンダ部の動作遅延時間を短縮して、分周比切り替え動作の誤動作に対するマージン時間を十分に確保し得るプリスケーラを提供することにある。
【課題を解決するための手段】
【００３０】
プリスケーラを備えたＰＬＬ回路であって、前記プリスケーラは、分周比切り替え信号に基づいて、分周比を切り替えながら入力信号を分周する分周切り替え部と、前記分周切り替え部の出力信号を所定の分周比で分周するエクステンダ部とを備えたプリスケーラであって、前記分周切り替え部は複数段のフリップフロップを有し、前記エクステンダ部の少なくとも一部を同期型カウンタで構成するとともに、少なくとも一部を非同期型カウンタで構成する。
【００３１】
すなわち、プリスケーラは、分周比切り替え信号ＯＲに基づいて、分周比を切り替えながら入力信号ｆvcoを分周する分周切り替え部Ｃと、分周切り替え部Ｃの出力信号を所定の分周比で分周するエクステンダ部Ｅとで構成される。エクステンダ部Ｅは、同期型カウンタと非同期カウンタで構成されて、同期式カウンタのみの構成に比べ消費電流が増大せずに、その動作遅延時間が短縮される。
【発明の効果】
【００３２】
以上詳述したように、この発明は、エクステンダ部が同期式カウンタのみの構成に比べ消費電流が増大せずに、このエクステンダ部の動作遅延時間を短縮して、分周比切り替え動作の誤動作に対するマージン時間を十分に確保し得るプリスケーラを提供することができる。
【発明を実施するための最良の形態】
【００３３】
（第一の実施の形態）
図２は、この発明を具体化したプリスケーラの第一の実施の形態を示す。前記従来例と同様なＰＬＬ回路で使用されるプリスケーラ２１ａは、エクステンダ部Ｅの構成を除いて、前記従来例のプリスケーラ９の構成と同一である。
【００３４】
前記エクステンダ部Ｅは、２段のＤフリップフロップ回路ＤＦＦ１，ＤＦＦ２で構成される。
２段のＤフリップフロップ回路ＤＦＦ１，ＤＦＦ２には、分周切り替え部Ｃのフリップフロップ回路ＦＦ１の出力信号ＸＱがともに入力信号ＣＫとして入力される。
【００３５】
前記Ｄフリップフロップ回路ＤＦＦ１の相補出力信号ＱＨ，ＸＱＨは、Ｄフリップフロップ回路ＤＦＦ２に相補入力信号ＸＤ，Ｄとして入力され、Ｄフリップフロップ回路ＤＦＦ２の相補出力信号ＱＨ，ＸＱＨは、Ｄフリップフロップ回路ＤＦＦ１に入力信号Ｄ，ＸＤとして入力される。
【００３６】
前記Ｄフリップフロップ回路ＤＦＦ１，ＤＦＦ２の出力信号ＱＨは、ＯＲ回路１４ｃに入力され、Ｄフリップフロップ回路ＤＦＦ２の出力信号Ｑは、出力バッファ回路１５に入力される。そして、出力バッファ回路１５から出力信号Ｐoutが出力される。
【００３７】
前記Ｄフリップフロップ回路ＤＦＦ１は、図３に示すように、入力信号Ｄ，ＸＤと、入力信号ＣＫ，ＸＣＫに基づいて動作する公知の回路で構成される。また、図４に示すように、前記Ｄフリップフロップ回路ＤＦＦ２は、出力信号Ｑを出力するために、Ｄフリップフロップ回路ＤＦＦ１の構成に出力バッファ２２を加えたものである。Ｄフリップフロップ回路ＤＦＦ２において、出力信号ＱＨと出力信号Ｑとは同相である。
【００３８】
なお、Ｄフリップフロップ回路ＤＦＦ１，ＤＦＦ２には、入力信号ＣＫの振幅の中間レベルの基準電圧が入力信号ＸＣＫとして前記バイアス回路１６から入力される。
このように構成されたエクステンダ部Ｅは、各Ｄフリップフロップ回路ＤＦＦ１，ＤＦＦ２の動作により、フリップフロップ回路ＦＦ１の出力信号ＸＱを４分周するグレイコードカウンタとして動作する。
【００３９】
そして、図５に示すように、Ｄフリップフロップ回路ＤＦＦ１，ＤＦＦ２は、フリップフロップ回路ＦＦ１の出力信号ＸＱを４分周した出力信号ＱＨ，Ｑを出力し、その出力信号ＱＨ，Ｑは１／４周期位相がずれている。
【００４０】
上記のように構成されたプリスケーラ２１ａの動作を図５に従って説明する。
ＶＣＯ８の出力信号ｆvcoが入力されると、フリップフロップ回路ＦＦ１，ＦＦ２の動作により、フリップフロップ回路ＦＦ１から入力信号ｆvcoを４分周した出力信号ＸＱが出力される。
【００４１】
Ｄフリップフロップ回路ＤＦＦ１，ＤＦＦ２の出力信号ＱＨ，Ｑは、ともにフリップフロップ回路ＦＦ１の出力信号ＸＱを４分周、すなわち入力信号ｆvcoを１６分周し、かつＤフリップフロップ回路ＤＦＦ１の出力信号ＱＨと、Ｄフリップフロップ回路ＤＦＦ２の出力信号ＱＨとは、位相が１／４周期分ずれた信号となる。
【００４２】
スワローカウンタ１１が分周動作を行っていない場合には、モジュール制御信号ＭＤはＨレベルとなるため、Ｄフリップフロップ回路ＤＦＦ１，ＤＦＦ２の出力信号ＱＨに関わらず、ＯＲ回路１４ｃの出力信号ＯＲはＨレベルとなり、フリップフロップ回路ＦＦ３は不活性化される。
【００４３】
この結果、フリップフロップ回路ＦＦ１，ＦＦ２、ＤＦＦ１，ＤＦＦ２の動作により、入力信号ｆvcoを１６分周した出力信号Ｐoutが出力される。
スワローカウンタ１１が分周動作を開始すると、モジュール制御信号ＭＤがＬレベルとなる。
【００４４】
すると、ＯＲ回路１４ｃの出力信号ＯＲは、Ｄフリップフロップ回路ＤＦＦ１，ＤＦＦ２の出力信号ＱＨに基づいて決定される。
すなわち、Ｍ＋１分周動作を開始するカウント始点ＳＰから、その入力信号ｆvcoの１２個のパルスをカウントするまでは、Ｄフリップフロップ回路ＤＦＦ１，ＤＦＦ２の出力信号ＱＨは、その少なくともいずれかがＨレベルとなるため、ＯＲ回路１４ｃの出力信号ＯＲはＨレベルとなる。
【００４５】
この状態では、フリップフロップ回路ＦＦ３の出力信号ＸＱＨはＬレベルに固定されている。
入力信号ｆvcoの１２個のパルスをカウントを終了すると、フリップフロップ回路ＤＦＦ１，ＤＦＦ２の出力信号ＱＨがともにＬレベルとなるため、ＯＲ回路１４ｃの出力信号ＯＲはＬレベルとなる。
【００４６】
すると、フリップフロップ回路ＦＦ３が活性化され、フリップフロップ回路ＦＦ１〜ＦＦ３の動作により、フリップフロップ回路ＦＦ１から入力信号ｆvcoを５分周した出力信号ＸＱが出力される。
【００４７】
このような動作により、モジュール制御信号ＭＤがＬレベルであれば、プリスケーラ２１ａは入力信号ｆvcoのＭ＋１分周動作、すなわち１７分周動作を行う。
この時、プリスケーラ２１ａにおいて、Ｍ＋１分周を開始するカウント始点ＳＰから、モジュール制御信号ＭＤが立ち下がるまでに遅れ時間Ｔｄｘが生じている。
【００４８】
この遅れ時間Ｔｄｘは、プリスケーラ２１ａのエクステンダ部Ｅ、スワローカウンタ１１及び制御回路１２の動作遅延時間が積算されたものであるが、同期型フリップフロップ回路ＤＦＦ１，ＤＦＦ２で構成されたエクステンダ部Ｅの動作遅延時間は、非同期型フリップフロップ回路ＴＦＦ１，ＴＦＦ２で構成された従来のエクステンダ部の動作遅延時間に対し十分に短くなる。
【００４９】
すなわち、多数段のフリップフロップ回路を接続してカウンタを構成した場合、非同期型Ｔフリップフロップ回路で構成したカウンタは、その動作遅延時間が積算されるのに対し、同期型Ｄフリップフロップ回路で構成したカウンタは動作遅延時間が積算されることはない。
【００５０】
従って、前記遅れ時間Ｔｄｘは、従来例の遅れ時間Ｔｄより十分に短くなり、マージン時間Ｔｍが長くなる。
上記のように構成されたプリスケーラ２１ａ及びＰＬＬ回路では、次に示す作用効果を得ることができる。
【００５１】
（１）プリスケーラ２１ａのエクステンダ部ＥをＤフリップフロップ回路ＤＦＦ１，ＤＦＦ２よりなる同期型カウンタで構成したことにより、エクステンダ部Ｅの動作遅延時間を短縮することができる。
【００５２】
（２）エクステンダ部Ｅの動作遅延時間を短縮することができるので、モジュール制御信号ＭＤの遅れ時間Ｔｄｘを短縮して、マージン時間Ｔｍを十分に確保することができる。
【００５３】
（３）マージン時間Ｔｍを十分に確保することができるので、プリスケーラ２１ａの入力信号ｆvcoの周波数が高くなっても、Ｍ＋１分周動作の誤動作を防止することができる。
【００５４】
（４）Ｍ分周動作及びＭ＋１分周動作を確実に行うことができるので、ＰＬＬ回路のロックアップ時間を短縮することができる。
（第二の実施の形態）
図６は、第二の実施の形態のプリスケーラを示す。この実施の形態のプリスケーラ２１ｂは、エクステンダ部Ｅにおいて、前記第一の実施の形態のＤフリップフロップ回路ＤＦＦ１，ＤＦＦ２に加えて、同様な構成のＤフリップフロップ回路ＤＦＦ１，ＤＦＦ２をさらに接続して、６４分周動作と、６４＋１分周動作を行う同期型カウンタを構成したものである。
【００５５】
この実施の形態では、エクステンダ部Ｅの動作遅延時間は、Ｄフリップフロップ回路の２段分の動作遅延時間となる。従って、非同期型カウンタで同様な分周比のエクステンダ部を構成する場合に比して、モジュール制御信号ＭＤの遅れ時間を短縮することができるので、第一の実施の形態と同様な作用効果を得ることができる。
（第三の実施の形態）
図７は、第三の実施の形態のプリスケーラを示す。この実施の形態のプリスケーラ２１ｃは、エクステンダ部Ｅにおいて、前記第一の実施の形態のＤフリップフロップ回路ＤＦＦ１，ＤＦＦ２に加えて、さらに３段のＤフリップフロップ回路ＤＦＦ１ＲＳと、１段のＤフリップフロップ回路ＤＦＦ２ＲＳとで、ジョンソンカウンタ形式の８分周同期型カウンタを接続することにより、１２８分周動作と、１２８＋１分周動作を行う同期型カウンタを構成したものである。
【００５６】
このようなジョンソンカウンタ形式の同期型カウンタでは、電源投入時に各フリップフロップ回路に適切なデータがラッチされない場合、正常な分周比を得ることができない。そこで、この実施の形態では、電源投入時に各Ｄフリップフロップ回路ＤＦＦ１ＲＳ，ＤＦＦ２ＲＳにリセット信号ＲＳを出力するクリア回路２３が設けられている。
【００５７】
前記Ｄフリップフロップ回路ＤＦＦ１ＲＳの具体的構成を図８に示し、前記Ｄフリップフロップ回路ＤＦＦ２ＲＳの具体的構成を図９に示す。
図８に示すＤフリップフロップ回路ＤＦＦ１ＲＳは、図３に示すＤフリップフロップ回路ＤＦＦ１にリセット動作を行うためのトランジスタＴr1を追加したものであり、図9に示すＤフリップフロップ回路ＤＦＦ２ＲＳは、図4に示すＤフリップフロップ回路ＤＦＦ２にリセット動作を行うためのトランジスタＴr2を追加したものである。
【００５８】
そして、いずれのフリップフロップ回路においても、Ｈレベルのリセット信号が入力されると、トランジスタＴr1，Ｔr2がオンされて、出力信号がリセットされるようになっている。
【００５９】
この実施の形態では、エクステンダ部Ｅの動作遅延時間は、Ｄフリップフロップ回路の２段分の動作遅延時間となる。従って、非同期型カウンタで同様な分周比のエクステンダ部を構成する場合に比して、モジュール制御信号ＭＤの遅れ時間を短縮することができるので、第一の実施の形態と同様な作用効果を得ることができる。
（第四の実施の形態）
図１０は、第四の実施の形態のプリスケーラを示す。この実施の形態のプリスケーラ２１ｄは、エクステンダ部Ｅにおいて、前記第二の実施の形態のＤフリップフロップ回路ＤＦＦ１，ＤＦＦ２の前段にＴフリップフロップ回路ＴＦＦを加えることにより、１２８分周動作と、１２８＋１分周動作を行うカウンタを構成したものである。
【００６０】
この実施の形態では、エクステンダ部Ｅの動作遅延時間は、Ｔフリップフロップ回路の１段分と、Ｄフリップフロップ回路の２段分の動作遅延時間となる。従って、非同期型カウンタで同様な分周比のエクステンダ部を構成する場合に比して、モジュール制御信号ＭＤの遅れ時間を短縮することができるので、第一の実施の形態と同様な作用効果を得ることができる。
【００６１】
また、同じ分周比のエクステンダ部を同期型カウンタのみで構成する場合に比して、回路構成を簡略化することができる。
上記実施の形態は、次に示すように変更することもできる。
・エクステンダ部Ｅに使用する同期式カウンタは、グレイコードカウンタ、ジョンソンカウンタ、リングカウンタ等としてもよい。
【図面の簡単な説明】
【００６２】
【図１】本発明の原理説明図である。
【図２】第一の実施の形態のプリスケーラを示す回路構成図である。
【図３】Ｄフリップフロップ回路を示す回路構成図である。
【図４】Ｄフリップフロップ回路を示す回路構成図である。
【図５】プリスケーラの動作を示すタイミング波形図である。
【図６】第二の実施の形態のプリスケーラを示す回路構成図である。
【図７】第三の実施の形態のプリスケーラを示す回路構成図である。
【図８】Ｄフリップフロップ回路を示す回路構成図である。
【図９】Ｄフリップフロップ回路を示す回路構成図である。
【図１０】第四の実施の形態のプリスケーラを示す回路構成図である。
【図１１】ＰＬＬ回路を示すブロック図である。
【図１２】従来のプリスケーラを示す回路構成図である。
【図１３】Ｔフリップフロップ回路を示す回路構成図である。
【図１４】従来のプリスケーラの動作を示す回路構成図である。
【符号の説明】
【００６３】
２１  プリスケーラ
ＭＤ  モジュール制御信号
ｆvco  入力信号
Ｃ  分周切り替え部
Ｅ  エクステンダ部
ＤＦＦ１，ＤＦＦ２  同期型カウンタ
【図１】
2008271593.tif 000003
【図２】
2008271593.tif 000004
【図３】
2008271593.tif 000005
【図４】
2008271593.tif 000006
【図５】
2008271593.tif 000007
【図６】
2008271593.tif 000008
【図７】
2008271593.tif 000009
【図８】
2008271593.tif 000010
【図９】
2008271593.tif 000011
【図１０】
2008271593.tif 000012
【図１１】
2008271593.tif 000013
【図１２】
2008271593.tif 000014
【図１３】
2008271593.tif 000015
【図１４】
2008271593.tif 000016