(57)【要約】【課題】参照信号比較型ＡＤ変換方式を採用する固体撮像装置において、消費電力の低減が可能な仕組みを実現する。【解決手段】高速クロックＣＫ１で動作する下位Ｍビットのカウンタ部と高速クロックＣＫ１を２＾Ｍ分周した低速クロックＣＫ２で動作する上位“Ｎ−Ｍ”ビットのカウンタ部に分け、下位Ｍビットと上位“Ｎ−Ｍ”ビットの各カウンタ部を選択的に動作させる。カウント動作有効期間ＴENに関する高速クロックＣＫ１でのカウント値に対する、低速クロックＣＫ２でカウントされた上位“Ｎ−Ｍ”ビットのデータＨの過不足分を、高速クロックＣＫ１でカウントされた下位ＭビットのデータＬで修正する。不足時にはカウント値Ｈにカウント値Ｌを加算する修正を行ない、超過時にはカウント値Ｈからカウント値Ｌを減算する修正を行なう。上位ビットカウンタ部でのカウント値Ｈと下位ビットカウンタ部でのカウント値Ｌとを繋ぎＮビットデジタルデータにする。【選択図】図２Ａ
2008283556.tif 000002
【特許請求の範囲】
【請求項１】
アナログの処理対象信号について、デジタルデータに変換するための漸次値の変化する参照信号と処理対象信号とを比較するとともに、指定されたカウント動作有効期間にてカウント処理を行ない、カウント処理が完了した時点のカウント値を保持することで、処理対象信号のＮビットのデジタルデータを取得するデータ処理方法であって、
第１のカウントクロックで動作する下位Ｍビットの下位ビットカウンタ部と前記第１のカウントクロックを２＾Ｍ分周した第２のカウントクロックで動作する上位“Ｎ−Ｍ”ビットの上位ビットカウンタ部に分け、周波数がビットの重み分異なる前記第１および第２のカウントクロックを独立に用いてカウント動作を行なうようにしつつ、
前記カウント動作有効期間に関する前記第１のカウントクロックでのカウント値に対する、低速クロックでカウントされた上位“Ｎ−Ｍ”ビットのデータの過不足分を、高速クロックでカウントされた下位Ｍビットのデータを使用して修正する
ことを特徴とするデータ処理方法。
【請求項２】
アナログの処理対象信号について、デジタルデータに変換するための漸次変化する参照信号と前記処理対象信号とを比較する比較部と、
第１のカウントクロックで動作する下位Ｍビットの下位ビットカウンタ部と前記第１のカウントクロックを２＾Ｍ分周した第２のカウントクロックで動作する上位“Ｎ−Ｍ”ビットの上位ビットカウンタ部とを具備し、前記比較部の比較結果に基づくカウント動作有効期間にてカウント処理を行ない、カウント処理が完了した時点のカウント値を保持するカウンタ部と
を備え、
前記カウンタ部は、前記カウント動作有効期間に関する前記第１のカウントクロックでのカウント値に対する、前記上位ビットカウンタ部における前記第２のカウントクロックでカウントされた上位“Ｎ−Ｍ”ビットのデータの過不足分を、前記下位ビットカウンタ部における前記第１のカウントクロックでカウントされた下位Ｍビットのデータを使用して修正する
ことを特徴とするデータ処理装置。
【請求項３】
前記下位ビットカウンタ部は、前記上位ビットカウンタ部でのカウント動作時には、カウント動作を停止する
ことを特徴とする請求項２に記載のデータ処理装置。
【請求項４】
画素から得られるアナログの処理対象信号について、デジタルデータに変換するための漸次変化する参照信号を生成する参照信号生成部と、
前記参照信号生成部で生成された参照信号と前記処理対象信号とを比較する比較部と、
第１のカウントクロックで動作する下位Ｍビットの下位ビットカウンタ部と前記第１のカウントクロックを２＾Ｍ分周した第２のカウントクロックで動作する上位“Ｎ−Ｍ”ビットの上位ビットカウンタ部とを具備し、前記比較部の比較結果に基づくカウント動作有効期間にてカウント処理を行ない、カウント処理が完了した時点のカウント値を保持するカウンタ部と
を備え、
前記カウンタ部は、前記カウント動作有効期間に関する前記第１のカウントクロックでのカウント値に対する、前記上位ビットカウンタ部における前記第２のカウントクロックでカウントされた上位“Ｎ−Ｍ”ビットのデータの過不足分を、前記下位ビットカウンタ部における前記第１のカウントクロックでカウントされた下位Ｍビットのデータを使用して修正する
ことを特徴とする固体撮像装置。
【請求項５】
画素から得られるアナログの処理対象信号について、デジタルデータに変換するための漸次変化する参照信号を生成する参照信号生成部と、
前記参照信号生成部で生成された参照信号と前記処理対象信号とを比較する比較部と、
第１のカウントクロックで動作する下位Ｍビットの下位ビットカウンタ部と前記第１のカウントクロックを２＾Ｍ分周した第２のカウントクロックで動作する上位“Ｎ−Ｍ”ビットの上位ビットカウンタ部とを具備し、前記比較部の比較結果に基づくカウント動作有効期間にてカウント処理を行ない、カウント処理が完了した時点のカウント値を保持するカウンタ部と、
前記上位ビットカウンタ部でのカウント値と前記下位ビットカウンタ部でのカウント値とをビットの重付けを考慮してＮビットのデジタルデータに繋げたときに、前記カウント動作有効期間に関する前記第１のカウントクロックでのカウント値に対する、前記上位ビットカウンタ部において前記第２のカウントクロックでカウントされた上位“Ｎ−Ｍ”ビットのデータの過不足分が、前記下位ビットカウンタ部において前記第１のカウントクロックでカウントされた下位Ｍビットのデータを使用して修正されたものとなるように、前記カウント動作有効期間に基づき、前記下位ビットカウンタ部および前記上位ビットカウンタ部の各カウント動作期間を制御するための制御信号の生成を制御する制御部と
を備えたことを特徴とする撮像装置。
【請求項６】
アナログの処理対象信号について、デジタルデータに変換するための漸次変化する参照信号を生成する参照信号生成部と、
前記参照信号生成部で生成された参照信号と前記処理対象信号とを比較する比較部と、
第１のカウントクロックで動作する下位Ｍビットの下位ビットカウンタ部と前記第１のカウントクロックを２＾Ｍ分周した第２のカウントクロックで動作する上位“Ｎ−Ｍ”ビットの上位ビットカウンタ部とを具備し、前記比較部の比較結果に基づくカウント動作有効期間にてカウント処理を行ない、カウント処理が完了した時点のカウント値を保持するカウンタ部と、
前記上位ビットカウンタ部でのカウント値と前記下位ビットカウンタ部でのカウント値とをビットの重付けを考慮して繋げたときに、前記カウント動作有効期間に関する前記第１のカウントクロックでのカウント値に対する、前記上位ビットカウンタ部において前記第２のカウントクロックでカウントされた上位“Ｎ−Ｍ”ビットのデータの過不足分が、前記下位ビットカウンタ部において前記第１のカウントクロックでカウントされた下位Ｍビットのデータを使用して修正されたものとなるように、前記カウント動作有効期間に基づき、前記下位ビットカウンタ部および前記上位ビットカウンタ部の各カウント動作期間を制御するカウント期間制御部と
を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＤ（アナログ−デジタル）変換を伴うデータ処理方法およびデータ処理装置並びに前記ＡＤ変換の仕組みを利用した物理量分布検知の半導体装置の一例である固体撮像装置、撮像装置、および電子機器に関する。より詳細には、たとえば光や放射線などの外部から入力される電磁波に対して感応性をする複数の単位構成要素が配列されてなり、単位構成要素によって電気信号に変換された物理量分布を、アドレス制御により任意選択して電気信号として読出可能な、たとえば固体撮像装置などの、物理量分布検知の半導体装置やその他の電子機器に用いて好適な、デジタル信号処理技術に関する。特に、処理対象信号を取り扱う際のデジタルデータの取得技術に関する。
【背景技術】
【０００２】
近年では、固体撮像装置の一例として、ＣＣＤ（Charge Coupled Device ）イメージセンサが持つ種々の問題を克服し得るＭＯＳ（Metal Oxide Semiconductor ）やＣＭＯＳ（Complementary Metal-oxide Semiconductor ）型のイメージセンサが注目を集めている。
【０００３】
たとえば、ＣＭＯＳイメージセンサは、画素ごとにフローティングディフュージョンアンプなどによる増幅回路を持ち合わせており、画素信号の読出しに当たっては、アドレス制御の一例として、画素アレイ部の中のある１行を選択し、その１行分を同時にアクセスして行単位で、つまり１行分の全画素について同時並列的に、画素信号を画素アレイ部から読み出す、いわゆる列並列出力型あるいはカラム型と称される方式が多く用いられている。
【０００４】
また、固体撮像装置では、画素アレイ部から読み出されたアナログの画素信号を、アナログ−デジタル変換装置（ＡＤ変換装置；Analog Digital Converter）にてデジタルデータに変換してから外部に出力する方式が採られることもある。
【０００５】
この点については、列並列出力型のイメージセンサについても同様であり、その信号出力回路については様々なものが考案されているが、その最も進んだ形態の一例として、列ごとにＡＤ変換装置を備え、デジタルデータとして画素信号を外部に取り出す方式が提案されている。
【０００６】
またＡＤ変換方式としても、回路規模や処理速度（高速化）や分解能などの観点から様々な方式が考えられているが、一例として、アナログの単位信号とデジタルデータに変換するための漸次値の変化するいわゆるランプ状の参照信号（ランプ波）と比較するとともに、この比較処理と並行してカウント処理を行ない、比較処理が完了した時点のカウント値に基づいて単位信号のデジタルデータを取得する、いわゆるスロープ積分型あるいはランプ信号比較型（以下本明細書においては参照信号比較型と称する）と言われるＡＤ変換方式がある。参照信号比較型ＡＤ変換方式と前述の列並列出力型とを組み合わせることで、画素からのアナログ出力を列並列に低帯域でＡＤ変換ができ、高画質と高速を両立するイメージセンサに適しているといえる。
【０００７】
ここで画素信号は、詳細には、画素リセット時の画素信号レベルと信号電荷を読み出すときの画素信号レベルとの差分が真の信号成分となるので、参照信号比較型ＡＤ変換方式と列並列出力型とを組み合わせて画素信号を１行分の全画素について同時にデジタルデータに変換する場合にも、差分処理が必要となることを考慮した仕組みが採られる。たとえば、アップカウントとダウンカウントのモードを切替可能な構成にし、画素リセット時の画素信号レベルのＡＤ変換時と信号電荷を読み出すときの画素信号レベルのＡＤ変換時とでカウントモードを異なるものとすることで、最終的なＡＤ変換出力値として、真の信号成分のＡＤ変換結果を自動的に取得する仕組み、つまり差分処理機能をＡＤ変換と同時に行なう仕組みが採られることがある。
【０００８】
たとえば特許文献１〜３には、カウンタ回路やＡＤ変換器の消費電力を削減する方法として、カウンタ動作の停止期間（休止期間）を設ける方法（特許文献１，２）や、クロック数を減らす、あるいはクロック周波数を下げる方法（特許文献３）が知られている。
【０００９】
【特許文献１】特許第３３３８２９４号公報
【特許文献２】特許第３１４１８３２号公報
【特許文献３】特許第３５０７８００号公報
【００１０】
たとえば、特許文献１には、カウンタ回路における消費電力を削減する方法が提案されている。具体的には、あるカウンタが動作しているときは他のカウンタのカウント動作を停止させ、フリップフロップの反転回数が減少させ、消費電力を低くする仕組みが提案されている。
【００１１】
また、特許文献２には、ＡＤ変換回路における消費電力を削減する方法が提案されている。具体的には、共通のカウンタ回路を用いつつ上位ビットと下位ビットに分けてＡＤ変換を行なう。その手法として、ゲインの異なる参照信号を比較することにより実現しようとしている。
【００１２】
また、特許文献３には、ＡＤ変換回路においてクロック周波数を下げる方法が提案されている。具体的には、上位ビットおよび下位ビットを分けて階段状の参照信号を使用して変換動作を行なっている。クロック周波数を下げることで、消費電力の低減化が可能である。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、特許文献１に記載の仕組みでは、“カウント終了信号を出力する”必要がある。また、カウンタ回路の構成として、比較回路、分周器、制御回路、カウントイネーブル回路、原振クロック、カウント終了判別回路、信号として、原振クロックと分周された２個以上のクロックを使用することが記載されており、基本的なカウンタ回路に対しての変更事項が多岐に亘ってしまう。結果として、規模が大きくなると考えられる。
【００１４】
また、特許文献２に記載の仕組みでは、上位ビットと下位ビットに分けてＡＤ変換を行なうに当たり、カウンタ回路は１つであり、カウンタ回路は常に動作しているため、消費電力の低減効果は少ないと考えられる。また、下位ビットと上位ビットが異なる参照信号でカウントされるため、何らかの補正手段が必要となる。したがって、回路が複雑になり、カウント精度を上げることが困難であると推定される。
【００１５】
また、特許文献３に記載の仕組みは、参照信号比較型のＡＤ変換回路であって、上位ビット（（Ｎ−Ｍビット）と下位ビット（Ｍビット）を別々の参照信号電圧を用いてＡＤ変換を実施してる。通常トランジスタや抵抗、容量は製造上のバラツキがあるため、別々の電圧発生器で作られた参照信号電圧にもバラツキが生じることとなる。そのため、上位ビットの１ビットと、異なる参照電圧でＡＤ変換された下位ビットの１ビットは、正確に２＾Ｍ倍とならず、ＡＤ変換値の線形性が保障されなくなる。そのため上位・下位ビットのゲインをあわせるための除算器（もしくは積算器）が必要となる。下位ビットと上位ビットのビット精度を合わせるためには何らかの補正手段が必要と考えられ、回路および駆動が複雑になると推定される。
【００１６】
本発明は、上記事情に鑑みてなされたものであり、参照信号比較型ＡＤ変換方式を採用する場合に、一般的な基本構成に対する変更事項が少ない新たな方式を提供することを目的とする。好ましくは、低消費電力化を効果的に実現する仕組みを提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明に係る仕組みの一実施形態は、先ず、アナログ信号の所定レベルと、この所定レベルをデジタルデータに変換するための漸次変化する参照信号を生成する参照信号生成部と、参照信号生成部で生成された参照信号と画素信号とを比較する比較部と、カウント動作有効期間に関してカウント処理を行ない、カウント処理が完了した時点のカウント値を保持することで所定レベルのデジタルデータを取得するカウンタ部とを備えるものとする。つまり、アナログ信号についてのＡＤ変換の仕組みとしては、いわゆる参照信号比較型と言われるＡＤ変換方式を採用する。
【００１８】
ここで、Ｎビットデータを計数（カウント）するカウンタ部は、相対的に高速の第１のカウントクロック（高速クロック）で動作する下位Ｍビットの下位ビットカウンタ部と高速クロックを２＾Ｍ分周した相対的に低速の第２のカウントクロック（低速クロック）で動作する上位“Ｎ−Ｍ”ビットの上位ビットカウンタ部に分け、周波数がビットの重み分異なる２種類のクロックを用いてカウント動作を行なうようにする。つまり、下位Ｍビットと上位“Ｎ−Ｍ”ビットを１／２＾Ｍ倍の周波数の違いを持つ独立したクロックを用いてカウントする方式とするのである。
【００１９】
また、カウント動作有効期間に関する高速クロックでのカウント値に対する、上位ビットカウンタ部において低速クロックでカウントされた上位“Ｎ−Ｍ”ビットのデータの過不足分を、下位ビットカウンタ部において高速クロックでカウントされた下位Ｍビットのデータで修正する。具体的には、高速クロックでのカウント値Ｈと高速クロックの１周期Ｔｈとの積の期間（＝Ｈ＊Ｔｈ）がカウント動作有効期間に対して不足もしくは超過（余分）となってしまう下位ビット動作期間を高速クロックで下位ビットカウンタ部にてカウントする。
【００２０】
そして、上位ビットカウンタ部における低速クロックでのカウント値Ｈに対し下位ビットカウンタ部における高速クロックでのカウント値Ｌで修正を加える。不足時にはカウント値Ｈにカウント値Ｌを加算する修正を行ない、超過時にはカウント値Ｈからカウント値Ｌを減算する修正を行なう。
【００２１】
各カウンタ部からはバイナリーデータを出力できるので、過不足分の修正は、事実上、上位ビットカウンタ部でのカウント値（バイナリー値）と下位ビットカウンタ部でのカウント値（バイナリー値）とを、ビットの重付けを考慮して繋げるだけでよい。
【００２２】
換言すれば、上位ビットカウンタ部でのカウント値（バイナリー値）と下位ビットカウンタ部でのカウント値（バイナリー値）とをビットの重付けをＮビットのデジタルデータ考慮して繋げたときに、カウント動作有効期間に関する高速クロックでのカウント値に対する、低速クロックでカウントされた上位“Ｎ−Ｍ”ビットのデータの過不足分が、高速クロックでカウントされた下位Ｍビットのデータを使用して修正されたものとなるように、カウント動作有効期間に基づき、下位ビットカウンタ部および上位ビットカウンタ部の各カウント動作期間を決定する。
【００２３】
下位Ｍビットのデータを取得する下位ビットカウンタ部と上位“Ｎ−Ｍ”ビットのデータを取得する上位ビットカウンタ部とに分ける点で、特許文献２に記載の仕組みと異なる。この違いにより、各カウンタ部を独立に制御できるようになり、この点を利用した新たな制御が実現できる。たとえば、カウント動作有効期間に関して上位・下位ビットの各動作期間を判定・制御し、好ましくは、下位Ｍビットと上位“Ｎ−Ｍ”ビットの各カウンタ部を選択的に動作させる。
【００２４】
何れか一方が選択的に動作することになるので、停止する他方の分だけ消費電力を低減できることになる。特に、カウンタ部において、最も電力を消費する部分は下位ビットのカウント動作であるので、上位ビットのカウント動作時に、下位ビットのカウンタ動作を停止すると、消費電力の低減効果が高い。
【００２５】
固体撮像装置や撮像装置や電子機器は、上記データ処理方法を適用した装置であって、データ処理装置と同様の構成を備えたものである。固体撮像装置はワンチップとして形成された形態であってもよいし、撮像部と、信号処理部または光学系とが纏めてパッケージングされた、撮像機能を有するモジュール状の形態であってもよい。固体撮像装置のみではなく、撮像装置にも適用可能である。この場合、撮像装置として、固体撮像装置と同様の効果が得られる。ここで、撮像装置は、たとえば、カメラや撮像機能を有する携帯機器のことを示す。また「撮像」は、通常のカメラ撮影時の像の撮り込みだけではなく、広義の意味として、指紋検出なども含むものである。
【発明の効果】
【００２６】
本発明の一実施形態によれば、下位Ｍビットと上位“Ｎ−Ｍ”ビットを１／２＾Ｍ倍の周波数の違いを持つ独立したクロックを用いてカウントする新たな方式が実現できる。
【００２７】
下位ビットと上位ビットを独立したクロックを用いてカウントさせるための制御信号が必要となるが、その変更事項は特許文献１に記載の仕組みに比べると少ない。
【００２８】
下位ビットと上位ビットを独立したクロックを用いてカウントする方式とすることで、各カウンタ部を独立に制御できるようになり、たとえば、一方のカウント動作時には他方のカウント動作を停止させることで、消費電力を低減できる。
【００２９】
また、低速クロックでカウントされた上位ビットデータの、カウント動作有効期間に関する高速クロックでのカウント値に対する過不足分を、高速クロックでカウントされた下位ビットデータで修正するので、ＡＤ変換のビット精度は上位ビットカウンタ部が使用する低速クロックではなく下位ビットカウンタ部が使用する高速クロックで規定される。本発明に係る仕組みの一実施形態を適用せずに、全ビットを高速クロックでカウントする場合と同じ精度を維持できる。
【００３０】
下位ビットデータを使用した過不足分の修正は、上位ビットカウンタ部でのカウント値（バイナリー値）と下位ビットカウンタ部でのカウント値（バイナリー値）とを、ビットの重付けを考慮して繋げるだけでよく、特許文献２，３とは異なり、特段の補正手段は不要である。
【発明を実施するための最良の形態】
【００３１】
以下、図面を参照して本発明の実施形態について詳細に説明する。
【００３２】
＜全体概要＞
図６は、一般的なＣＭＯＳセンサの機能ブロックダイヤグラムである。レンズを通過した入射光は、対応する電荷信号（アナログ）を電圧や電流に変換した後、Ａ／Ｄ変換処理された後、最終的にはデジタルデータにして出力され、ＤＳＰ（Digital Signal Processor：ジタルデータ処理装置）部において各種デジタルデータ処理され、その一部はＥＥＰＲＯＭ（Electrically Erasable Programmable ROM：プログラム制御により電気的に消去可能なＲＯＭ（不揮発性メモリ））などのメモリ部に蓄えられる。
【００３３】
図７は、図６に示すＣＭＯＳセンサ部の概略図である。全体はＸ方向走査部、Ｙ方向走査部、画素アレイ部および読出し部よりなる。個々の画素部は光電変換部（フォトダイオード）および電荷検出部より構成される。個々の画素はＸ−Ｙアドレスによって定まるマトリクス形態を示している。シフトレジスタにより、Ｘ，Ｙ座標で定まる選択された画素信号が画素ごとに内蔵された出力トランジスタを通って出力される。この場合、画素信号を出力する順序はＣＣＤのように一義的ではなく、自由であるのが大きな特徴である。
【００３４】
図８は、図７に示したＣＭＯＳセンサの読出し部分の概略説明図で、カラムＡＤＣ読出し方式の場合を図示している。図で示すようにカラム（列）ごとにＡ／Ｄ変換器がついている。シフトレジスタで選択されたアナログ画素信号はカラムごとに接続されたＡ／Ｄ変換器を通じてデジタルデータに変換される。
【００３５】
図９は、参照波比較型ＡＤ変換器に本実施形態のカウンタ回路を接続した場合のブロック図である。画素内のフォトダイオードにより光電変換されたアナログ電気信号Ｖｉが、画素の垂直信号線からコンパレータの一方の端子に入力される。コンパレータのもう一方の端子には、参照信号発生器からの参照信号電圧Ｖａが入力される。コンパレータは  ＶｉとＶａの比較を行ない、どちらが大きいかで、出力が“１”または“０”の信号をカウンタ回路に受け渡す。カウンタ回路は、コンパレータ出力を基準とし、制御回路からの動作可能期間に、クロック発生器から受けとるクロック信号をカウントし、そのカウント値をＡ／Ｄ変換ディジタル信号として出力する。破線内が本実施形態に係わる部分である。
【００３６】
本実施形態の場合、図２のカウント動作期間信号（Ｔａｄ）、リセット信号が制御回路より送られ、ＡＤ変換を制御している。またコンパレータ出力がカウントイネーブル信号（ＥＮ）に対応する。
【００３７】
カウンタクロック（ＣＫ１，ＣＫ２）は通常（イメージセンサの場合）外部の分周器もしくはＰＬＬなどのクロック発生器で作られる。回路規模が小さい場合などは、カウンタ制御回路内に分周器を設置して、ＣＫ１からＣＫ２（もしくはその逆）を作成してもよい。
【００３８】
図１Ａは、従来の非同期型のＮビットカウンタの回路例である。全体はコンパレータ、クロックパルス（以下単にクロックと称す）、カウンタ動作期間信号、ＡＮＤ回路、複数のフリップフロップ（以下ＦＦと称す）回路より構成されている。非同期型ではＦＦを必要段数カスケード接続し、そのカウント数が２Ｎになったとき、全ＦＦをリセットするようになっている。通常、回路図では数値の桁表示とは逆に、ＦＦの左端が最下位桁として表示されることが多い。
【００３９】
たとえば、図１Ａでは、Ｄ型フリップフロップを用いた従来の非同期Ｎビットアップカウンタ回路としている。カウントイネーブル信号（ＥＮ）とカウンタ動作期間信号（Ｔａｄ）がともにＨレベルの時間、カウンタクロック（ＣＫ）をカウントする。リセット信号はカウンタを構成するフリップフロップをリセットし、カウントが０から開始させるために用いる。
【００４０】
図１Ｂは、図１Ａのタイミングチャートの一部である。高速クロックに対して、ＦＦ各段の出力がどのようになるかを示している。図から分かるように、各段のＦＦにはパルス駆動の休止期間が存在せず、一定周期で絶えず駆動していることが分かる。カウント動作が比較的長い時間持続しており、消費電力の低減がなされていないことが分かる。たとえば、次のように動作する。
【００４１】
（１）リセット信号をＬレベルにし、Ｄ型フリップフロップをリセットする。カウント出力Ｂ＿０・・Ｂ＿（Ｎ−１）はＬレベルとなる。
（２）カウンタ動作期間信号（Ｔａｄ）をＨレベルにする。Ｔａｄが上記カウンタ動作する最大時間をきめている。
（３）カウントイネーブル信号（ＥＮ）がＨレベルになると図１ＡのＡＮＤ回路からカウンタクロックがカウンタに入力されてカウント動作が開始する。たとえば、このカウンタ回路を参照波比較型ＡＤ変換器として使用する場合、参照波と信号波を比較器で比較した信号をカウントイネーブル信号として利用する。
（４）ＴａｄがＬレベルになるとＡＮＤ回路の出力が常にＬレベルとなり、カウント動作が停止する。
【００４２】
図１Ｂのように、従来例のカウンタ回路ではＢ＿０などの下位ビットのフリップフロップがカウント動作期間中、常に動作している。この下位ビットで動作するフリップフロップがカウンタ回路の動作電力の大部分を消費している。
【００４３】
図２Ａは、本実施形態のカウンタ回路の基本構成ブロックダイヤグラムである。本実施形態のカウンタ回路は、制御回路、下位ビットカウンタ、および上位ビットカウンタと、選択回路よりなる。
【００４４】
制御部は入力された信号から、下位ビットカウンタの動作と上位ビットカウンタの動作を制御している。制御回路には周波数ｆの高速クロック（ＣＫ１）、周波数ｆ／２＾Ｍ  の低速クロック（ＣＫ２）、カウンタ動作期間信号（Ｔａｄ）、カウントイネーブル信号（ＥＮ）が入力される。これらの入力信号から、下位ビットカウンタと上位ビットカウンタを制御する信号（下位ビットカウンタの動作期間信号（ＶＬ）、上位ビットカウンタの動作期間信号（ＶＨ））を作成し、それぞれのカウント動作を制御する。
【００４５】
下位ビットカウンタは下位Ｍビットのカウンタである。選択回路により、下位ビットカウンタ動作期間信号（ＶＬ）がイネーブルの期間、高速クロックＣＫ１が下位ビットカウンタに入力されてカウントを行なう。もし下位ビットカウンタがキャリービットを発生させる場合は上位ビットカウンタに送る。
【００４６】
キャリービットを出力するかどうかはＶＬ信号の作成回路によってかわる。ＶＬ信号により下位ビットカウンタがカウント値２＾Ｍ以上をカウントする場合には必要になる。２＾Ｍ未満のカウントしかありえない場合、キャリービットは出力しなくともよい。
【００４７】
キャリービットが必要となる場合は他に２つある。１つはカウンタのリセット時にＦＦの初期値として０ではなく、０以外の値を設定している場合である。この場合開始が０ではないので下位ビットカウンタが一周するためキャリービットが発生する。２つめは、イメージセンサのＡＤ変換器のように、カウンタを用いてＣＤＳやカウント値の加算を行なう場合である。２回目のカウントの際には下位ビットカウンタには０以外の値が入っているため、キャリービットが必ず発生する。そのためキャリーを上位ビットカウンタにつなげる必要がある。逆にこのキャリービットがあるために、従来のカウンタと同じ動作が可能となっている。
【００４８】
上位ビットカウンタは上位（Ｎ−Ｍ）ビットのカウンタである。上位ビットカウンタ動作期間信号（ＶＨ）がイネーブルの間、上位ビットカウンタにつながる選択回路は低速クロックＣＫ２をカウンタに接続し、ＣＫ２のカウントを行なう。ＶＨがイネーブルでない期間は下位ビットカウンタのキャリービットに接続され、キャリービットが発生した場合に上位ビットカウンタを動作させる。
【００４９】
低速クロックＣＫ２は高速クロックＣＫ１の２＾Ｍ分周の周波数をもつ関係がある。この関係を利用し、カウンタ動作期間信号（Ｔａｄ）とカウントイネーブル信号（ＥＮ）で決まるカウント期間を低速クロックＣＫ２を用いて上位ビットカウンタでカウントし、低速クロックＣＫ２で割り切れない期間を、高速クロックＣＫ１をもちいて下位ビットカウンタでカウントすることにより、高速クロックＣＫ１のカウント値が、下位・上位ビットカウンタによるカウント値（Ｎビツト）として最終的に出力することができる。
【００５０】
図２Ｂは、図２Ａの動作タイミング例を示したものである。この例では高速クロックＣＫ１から２＾３＝８分周された低速クロックＣＫ２を利用し、下位３ビットおよび上位３ビットのカウンタを用いている。カウンタはカウンタイネーブル信号（ＥＮ）がＨの期間かつカウンタ動作開始信号（Ｔａｄ）がＨの期間のクロックのカウントを行なう。
【００５１】
上位下位ビット動作判定回路において、下位ビット動作期間信号ＶＬが作成され、ＶＬ信号がＨレベルの間、ＣＫ１が選択回路を通過して下位ビットカウンタに入力されカウントされる。本例では下位ビットカウンタの値はｂ’１１１となる。
【００５２】
上位下位ビット動作判定回路において、上位ビット動作期間信号ＶＨが作成され、この信号により上位ビットカウンタに入力される信号が選択される。本例ではＶＨがＬレベルの間キャリービットに接続される。ＶＨがＨレベルになると上位ビットカウンタには低速クロックＣＫ２が入力されカウントされる。本例ではｂ’０１１のカウント値が得られる。
【００５３】
ＣＫ２はＣＫ１の８分周されていることから、この上位ビットカウンタのカウント値を８倍した値であるｂ’０１１０００に下位ビットカウンタのカウント値ｂ’０００１１１を加えた値ｂ’０１１１１１が、高速クロックＣＫ１の最終的なカウント値となる。この値は上位ビットカウンタの値ｂ’０１１と下位ビットカウンタの値ｂ’１１１を並べたものに等しくなっており、本実施形態の手法により正確なカウント値が得られていることが分る。
【００５４】
本実施形態のカウンタでは、図２Ｂでも分るように、高速なクロックＣＫ１のカウント動作を最小限しか行なっていない。カウンタの消費電力は下位ビットのカウント動作によりほぼ決められていることから、本実施形態のカウンタでは、従来よりも大幅な消費電力の低減化が期待できる。一方でカウント動作としての正確さは、クロック分周の精度で保障することが可能である
【００５５】
図２Ｃは、図２Ａの回路においてキャリービットが動作する場合である。本例では下位ビットカウンタがちょうど１周しｂ’０００となる。それとともにキャリービット（この例では下位３ビット目の出力）信号が上位ビットカウンタに接続されて上位ビットカウンタが動作する。上記例でＶＨ期間がＣＫ２の立ち上がりから開始しているのは、キャリービットを正確に反映するためである。なお上位ビットカウンタは立ち下がりエッジでカウントを行なうため、ＶＨがＣＫ２の立ち上がりから開始しても誤カウントは起こさない。上記例のように最終的な値はｂ’０１１０００となる。
【００５６】
（実施例１：第１例）
図３Ａ〜図３Ｄは、実施例１（第１例）を説明する図である。図３Ａは、非同期カウンタを用いた例である。Ｍ＝２（１／４分周）の例である。Ｄ型フリップフロップを用いた非同期アップカウンタを使用し、カウンタ動作期間信号で決定される期間Ｔａｄとカウントイネーブル信号ＥＮがともにＨレベルの期間のカウントを行なう。
【００５７】
図３Ｂは、実施例１における上・下位ビット動作期間判定回路の例である。上記例においては、ＦＦ１２３を用いてカウントイネーブル信号をＣＫ１クロックに同期させる。ＦＦ１２４はカウントイネーブル信号ＥＮをＣＫ２クロックの立ち上がりエッジに同期させ、最終的に下位ビット動作期間信号ＶＬを作り出す。ＦＦ１２５は  カウントイネーブル信号ＥＮをＣＫ２クロックの立下りエッジに同期させる。この信号とカウンタ動作期間信号ＴａｄとのＡＮＤをにより上記ビット動作期間信号ＶＨをつくる。
【００５８】
図３Ｃは、実施例１（第１例）のカウント動作を示すタイミングチャート１である。先に下位ビットをカウントし、続いて上位ビットをカウントする場合である。図３Ｄは、実施例１（第１例）のカウント動作を示すタイミングチャート２である。先に下位ビットをカウントし、続いて上位ビットをカウントする場合である。下位ビットカウンタによりキャリービットが発生し、それが上位ビットカウンタに送られる例である。
【００５９】
本実施形態の非同期式アップカウンタ回路（実施例１）を説明する。図３Ａの回路１０は非同期式Ｎビットカウンタの場合のブロックダイヤグラム、図３Ｂは図３Ａで示される上・下位ビット動作判定回路の具体的な構成、また図３Ｃ，図３Ｄは実施例１のカウント動作のタイミングチャートをそれぞれ示している。
【００６０】
図３Ａの例では、Ｄ型フリップフロップを用いた非同期アップカウンタを使用し、カウンタ動作期間信号（ＥＮ）がＨレベルになってから、ＴａｄがＬレベルになるまでの時間をカウントしている。回路１０は周波数の異なる２つのクロック（ＣＫ１，ＣＫ２）、カウンタ動作期間信号（Ｔａｄ）を備え、上位・下位ビット動作期間判定回路１２、ＡＮＤ回路１３、複数のＦＦ回路ＦＦ０，ＦＦ１，ＦＦ２，ＦＦ３，…，ＦＦＮおよびスイッチ１４などから構成されている。下位ビットのカウント動作には高速クロックＣＫ１が使用され、上位ビットカウント動作にはその１／２＾Ｍに分周された周波数の低速クロックＣＫ２がそれぞれ使用される。
【００６１】
下位ビット長に対応するＦＦ段の後にスイッチを配置することにより、下位ビットカウント動作を定めるＦＦ段と上位ビットカウント動作を定めるＦＦ段に分けることができる。
【００６２】
図３Ａの例では、下位ビットカウント動作を実行するＦＦ回路はＦＦ０，ＦＦ１であり、上位ビットカウント動作を実行するＦＦ回路はＦＦ２，ＦＦ３，…，ＦＦＮになる。カウントイネーブル信号（ＥＮ）およびカウント動作期間信号（Ｔａｄ）が、上位・下位ビット動作期間判定回路１２に入力され、信号処理され、下位ビットカウント動作期間に対応するタイミング入力ＶＬが回路１２の出力端子１２１より、また上位ビットカウント動作期間に対応するタイミング入力ＶＨが回路１２の出力端１２２よりそれぞれ出力される。
【００６３】
今、上位・下位ビット動作期間判定回路１２により、下位ビットカウント動作が選択されると、スイッチ１４のスイッチはＳＬ側になり、高速クロックＣＫ１と出力端子１２１からの出力がＡＮＤ回路１３に入力され、その論理積がＡＮＤ回路１３より出力され、ＦＦ回路の初段ＦＦ０に入力すると、カウント動作が開始される。またスイッチ１４が下位ビットカウント動作期間中はスイッチがＳＬ側にあり、下位ビット動作期間信号ＶＬにより定まるようなタイミングが印加されているため、上位ビットカウントに必要なタイミングが印加されず、下位ビットカウント動作のみが実行される。また図３Ｄのように下位ビットカウントが２＾Ｍカウントとなった場合、キャリー信号が上位ビットに送られる。
【００６４】
次に、上位・下位ビット動作期間判定回路１２により、上位ビットカウント動作が選択されると、スイッチ１４のスイッチはＳＨ側になり、スイッチ１４より前に配置されたＦＦ回路ＦＦ０，ＦＦ１はカウント動作を実施しない。代わりに、スイッチ１４以降に配置されたＦＦ回路、ＦＦ２には、回路１２により低速クロックＣＫ２が供給されるようになる。従って、スイッチ１４以降に配置されたＦＦ回路ＦＦ２・・・ＦＦＮにより、カウント動作が、タイミングＢ２，・・・のように行われる。このビットカウント動作は、上位ビット動作期間信号ＶＨの期間実施され、ＦＦ２・・・ＦＦＮの上位ビットカウンタには低速クロックＣＫ２のカウント値が入る。
【００６５】
低速クロックＣＫ２は高速クロックＣＫ１の１／（２＾Ｍ）の周波数である。そのため、低速クロックＣＫ２のカウント値は高速クロックＣＫ１の１／（２＾Ｍ）の値と等しく、低速クロックＣＫ２のカウント値のバイナリコードをＭビットシフトさせた値が高速クロックＣＫ１のカウント値となる。
【００６６】
本実施例の場合Ｍ＝２であることより、そのため最終的に下位ビットのＦＦ回路（ＦＦ０、ＦＦ１）および上位ビットのＦＦ回路（ＦＦ２，・・・ＦＦＮ）を接続させたバイナリ値が、ＥＮの立ち上がりを開始とし、カウント動作期間信号Ｔａｄの立下りを終了とする期間の高速クロックＣＫ１のカウント値となる。
【００６７】
このように、本例においては、高速クロックＣＫ１のカウントを必要な期間だけ、相当する回路を駆動させ、必要でない場合には駆動させない。下位ビットカウント動作に関係する高速パルスで駆動するＦＦ回路では、スイッチング時に消費される電力が大きいため、すなわち、カウント動作休止期間を設けることは、装置の低消費電力化に極めて有効な手段である。
【００６８】
（実施例１：第２例）
図３Ｅ〜図３Ｈは、実施例１（第２例）を説明する図である。図３Ｅは、非同期カウンタを用いた例である。Ｄ型フリップフロップを用いた非同期ダウンカウンタを使用した例である。図３Ｆは、実施例１（第２例）のカウント動作を示すタイミングチャートである。図３Ｇは、本例に特開２００５−３１１９３３号公報に記載の仕組みを用いた例である。図３Ｈは、選択回路１４の回路例である。
【００６９】
図３ＥはＤ型フリップフロップを使用した非同期ダウンカウンタを用いた例である。図３Ａと同じくカウントイネーブル信号がＨからカウンタ動作期間信号ＴａｄがＬになる時間をダウンカウントする。上・下位ビット動作期間判定回路は図３Ｂと同じものを用いている。
【００７０】
図３Ｆは図３Ｅの回路のタイミング例である。ダウンカウンタを用いているため、カウントが開始すると下位ビットカウント値がｂ’００→ｂ’１１となる。キャリービットを通して上位ビットカウンタもｂ’００→ｂ’１１と変化し、順次カウントが進む。
【００７１】
図３Ｇに、本例に特開２００５−３１１９３３号公報に記載の仕組みを用いた構成例を示す。この形態により、図３Ａで示したアップカウンタと図３Ｆで示したダウンカウンタを切り替えることによりＣＤＳ動作が可能である。
図３Ｈ、実施例１などに使用している選択回路１４の回路例である。上位ビット制御信号ＶＨにより、排他的にキャリービットとクロックＣＫ２の入力を切り替える。
【００７２】
（実施例２）
図４Ａ〜図４Ｃは、実施例２を説明する図である。図４Ａは、非同期カウンタを用いた例である。下位ビットに非同期Ｄｏｗｎカウンタを使用し、上位ビットに非同期ＵＰカウンタを使用した例である。図４Ｂは、実施例２における上・下位ビット動作期間判定回路の例である。図４Ｃは、実施例２のカウント動作を示すタイミングチャートである。先に上位ビットをカウントし、続いて下位ビットをカウントする場合である。
【００７３】
本実施形態の非同期式カウンタ回路（実施例２）を説明する。図４Ａの回路１０’は下位ビットに非同期Ｄｏｗｎカウンタを使用し、上位ビットに非同期ＵＰカウンタを使用した例である。図４Ｂの回路１２’は実施例２における上・下位ビット動作期間判定回路例でありインバータ、ＦＦ回路、ＡＮＤ回路より構成される。本例では上位ビットのカウント動作を先に行ない、カウントイネーブル信号がＨレベルになったあと、下位ビットカウント動作を行なう信号を発生させている。
【００７４】
図４Ｃは、実施例２のカウント動作を示すタイミングチャートを示している。本例のカウンタでは、カウンタ動作期間信号ＴａｄがＨレベルかつカウントイネーブル信号ＥＮがＬレベルの期間のカウント値を求める。上記例ではまず上位ビットカウントとしてｂ’１０がカウントされたところでカウントイネーブル信号がＨレベルとなるため、上位ビットカウントが完了する（Ｃｏｕｎｔ２）。次に下位ビットカウンタが動作する。下位ビットカウンタには最初にｂ’１１が設定されており、ダウンカウントを行なうことにより、その補数であるＣｏｕｎｔ１の値が得られ、最終的なカウント値ｂ’１０００が得られる。９クロック数えているが０より開始しているためｂ’１０００＝８が得られる。
【００７５】
実施例２ではキャリービットを使用していない。これはこの例では先に上位ビットをカウントしているために、下位ビットの値はｂ’００−ｂ’１１の値しか取り得ず、キャリービットが発生しないためである。
【００７６】
（実施例３）
図５Ａおよび図５Ｂは、実施例３を説明する図である。図５Ａは、同期カウンタを用いた例である。ＪＫフリップフロップを用いた同期型アップカウンタを用いた例を示す。図５Ｂは、実施例３のカウント動作を示すタイミングチャートである。
【００７７】
本実施形態の同期式カウンタ回路（実施例３）を説明する。図５Ａの回路１０’’は同期カウンタを使用し、カウント動作期間信号で決定される期間のうち、カウント開始信号からカウントを開始する場合である。高速クロックＣＫ１は上・下位ビット動作期間判定回路および下位ビットのＦＦ回路（Ｂ０，Ｂ１）に並列に供給され、低速クロックＣＫ２は上・下位ビット動作期間判定回路および上位ビットのＦＦ回路（Ｂ２，・・・）に並列に供給される。上・下位ビット動作期間判定回路は図３Ｂと同じ回路である。リセット信号は上・下位ビット動作期間判定回路および下位ビットＦＦ回路および上位ビットのＦＦ回路に並列に供給される。図５Ｂは実施例３のカウント動作を示すタイミングチャートを示している。
【００７８】
以上説明したように、本実施形態に係る一実施形態によれば、次のような効果が得られる。
【００７９】
１）カウンタ回路の消費電力の削減
従来のカウンタ回路において、最も電力を消費している部分は下位ビットのカウント動作である。
前記実施形態で提案しているカウント方式では、下位ビットのカウント動作時間を短縮することができるため、カウンタ回路の総使用電力を少なくすることができる。Ｍビットのカウンタにおいて、下位ビットカウンタがＮビット、上位ビットカウンタが（Ｍ−Ｎ）ビットである場合、従来のカウンタでは（２＾Ｍ）回最下位ビットのカウントが行なわれているが、本実施形態では（２＾Ｍ）回に抑えることができる。したがって下位ビットのカウント数を従来の約（２＾（Ｎ−Ｍ））倍にまで減らすことができる。１０ビットカウンタにおいて下位ビットを６ビットとした場合、下位ビット回路の動作数は１／１６となる。
【００８０】
２）高速クロックラインに伴う容量が減る。
同期型では、クロックが各フリップフロップ回路に並列に供給されるためクロックラインの容量が増大し、クロック動作時の消費電力の増大は避けられないが、本実施形態のカウンタでは高速クロックを下位ビットにのみ供給しているため容量増大には至らず、駆動時の消費電力削減が実現できる。
【００８１】
３）回路構成が簡単
前記実施形態で示した構成例から理解されるように、全体の回路構成が比較的簡単であり、ＣＭＯＳイメージセンサの場合、同一チップ上に他の機能回路とともに一体化形成することが容易である。
【００８２】
以上、本発明について実施形態を用いて説明したが、本発明の技術的範囲は前記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で前記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。
【００８３】
また、前記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。
【００８４】
たとえば前述の実施形態では、基本的なカウントモードをアップカウントとする場合について回路構成やタイミングチャート（動作）を示したが、基本的なカウントモードをダウンカウントとする場合にも同様の仕組みを適用できる。ダウンカウントモードでの仕組みに変形することで、画素信号電圧ＶｘのリセットレベルＳrst のＡＤ変換結果をダウンカウントモードで得る場合へ適用できるし、画素信号電圧ＶｘのリセットレベルＳrst や信号レベルＳsig のＡＤ変換結果をダウンカウントモードで得る場合へも適用できるようになる。ダウンカウントモードでの仕組みに変形する手法は、当業者であれば容易になし得るものであるので、本明細書では、その回路構成やタイミングチャート（動作）の記載を割愛する。
【００８５】
＜電子機器への適用＞
前述の説明では、処理対象信号に応じた電気信号とＡＤ変換用の参照信号とを比較する比較部と、比較部における比較処理と並行して、ダウンカウントモードやアップカウントモードでカウント処理を行ない、カウント処理が完了した時点のカウント値を保持するカウンタ部とを備えてなるＡＤ変換回路（ＡＤ変換装置；前例ではカラムＡＤ回路）をデータ処理装置として固体撮像装置に適用した事例を説明したが、ＡＤ変換回路やデータ処理装置の仕組みは、固体撮像装置に限らず、物理的な性質に基づくアナログの信号レベルのデジタルデータを取得するデータ処理（いわゆるＡＤ変換）の仕組みを必要とするあらゆる電子機器に適用することができる。
【００８６】
また、ＡＤ変換回路（ＡＤ変換装置）は、固体撮像装置やその他の電子機器に組み込まれて提供されることに限らず、たとえばＩＣ（Integrated Circuit；集積回路）やＡＤ変換モジュールなどのようにして、単独の装置として提供されてもよい。
【００８７】
この場合、比較部とカウンタ部とを備えたＡＤ変換装置で提供してもよいが、ＡＤ変換用の参照信号を生成し比較部に供給する参照信号生成部や、比較部が基準成分と信号成分の何れについて比較処理を行なっているのかに応じてカウンタ部におけるカウント処理のモードを切り替える制御部や各ビット動作期間ＴＬ，ＴＨを制御する制御部も同一の半導体基板上に配したＩＣ（集積回路）や個別チップなどの組合せでなるモジュールに組み込んで提供してもよい。
【００８８】
これらを組み込んで提供することで、比較部とカウンタ部の動作を制御するために必要な機能部を纏めて取り扱うことができ、部材の取扱いや管理が簡易になる。また、ＡＤ変換処理に必要な要素がＩＣやモジュールとして纏まって（一体となって）いるので、固体撮像装置やその他の電子機器の完成品の製造も容易になる。
【図面の簡単な説明】
【００８９】
【図１Ａ】従来の非同期型のＮビットカウンタの回路例である。
【図１Ｂ】図１Ａのタイミングチャートの一部である。
【図２Ａ】本実施形態のカウンタ回路の基本構成ブロックダイヤグラムである。
【図２Ｂ】図２Ａの動作タイミング例を示したものである。
【図２Ｃ】図２Ａの回路においてキャリービットが動作する場合である。
【図３Ａ】実施例１（第１例）で非同期カウンタを用いた例である。
【図３Ｂ】実施例１における上・下位ビット動作期間判定回路の例である。
【図３Ｃ】実施例１（第１例）のカウント動作を示すタイミングチャート１である。
【図３Ｄ】実施例１（第１例）のカウント動作を示すタイミングチャート２である。
【図３Ｅ】実施例１（第２例）で非同期カウンタを用いた例である。
【図３Ｆ】実施例１（第２例）のカウント動作を示すタイミングチャートである。
【図３Ｇ】実施例１（第２例）に特開２００５−３１１９３３号公報に記載の仕組みを用いた例である。
【図３Ｈ】選択回路の回路例である。
【図４Ａ】実施例２で、非同期カウンタを用いた例である。
【図４Ｂ】実施例２における上・下位ビット動作期間判定回路の例である。
【図４Ｃ】実施例２のカウント動作を示すタイミングチャートである。
【図５Ａ】実施例３で、同期カウンタを用いた例である。
【図５Ｂ】実施例３のカウント動作を示すタイミングチャートである。
【図６】一般的なＣＭＯＳセンサの機能ブロックダイヤグラムである。
【図７】図６に示すＣＭＯＳセンサ部の概略図である。
【図８】図７に示したＣＭＯＳセンサの読出し部分の概略説明図
【図９】参照波比較型ＡＤ変換器に本実施形態のカウンタ回路を接続した場合のブロック図である。
【符号の説明】
【００９０】
１０，１０’，１０’’…カウンタ回路、１２…上位・下位ビット動作期間判定回路、１４…選択回路
【図１Ａ】
2008283556.tif 000003
【図１Ｂ】
2008283556.tif 000004
【図２Ａ】
2008283556.tif 000005
【図２Ｂ】
2008283556.tif 000006
【図２Ｃ】
2008283556.tif 000007
【図３Ａ】
2008283556.tif 000008
【図３Ｂ】
2008283556.tif 000009
【図３Ｃ】
2008283556.tif 000010
【図３Ｄ】
2008283556.tif 000011
【図３Ｅ】
2008283556.tif 000012
【図３Ｆ】
2008283556.tif 000013
【図３Ｇ】
2008283556.tif 000014
【図３Ｈ】
2008283556.tif 000015
【図４Ａ】
2008283556.tif 000016
【図４Ｂ】
2008283556.tif 000017
【図４Ｃ】
2008283556.tif 000018
【図５Ａ】
2008283556.tif 000019
【図５Ｂ】
2008283556.tif 000020
【図６】
2008283556.tif 000021
【図７】
2008283556.tif 000022
【図８】
2008283556.tif 000023
【図９】
2008283556.tif 000024