(57)【要約】      （修正有）【課題】接合リークの改良されたＤＲＡＭ等の集積メモリセルアレイを提供する。【解決手段】  集積メモリセルアレイは、半導体基板１と複数のセルトランジスタデバイスとを備える。セルトランジスタデバイスは、基板１に形成されたピラー１ａと、ピラーを包囲するゲートトレンチと、ピラー上部領域に形成された第１のソース／ドレイン領域Ｓと、ゲートトレンチ底部に形成されかつピラー下部領域を包囲するゲート絶縁体４０と、ゲートトレンチ内のゲート絶縁体に形成されかつピラー下部領域を包囲するゲート５０と、ゲートトレンチに隣接する半導体基板上部領域に形成される第２のソース／ドレイン領域Ｄ１，Ｄ２とを備える。セルトランジスタデバイスはさらに、複数のビット線ＢＬと、複数のワード線ＷＬと、セルトランジスタデバイスのソース／ドレイン領域に接続される複数のセルキャパシタとを備える。【選択図】図１０ｂ
2008066724.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の複数の平行な活性化領域ストライプに沿って形成された複数のセルトランジスタデバイスであって、同活性化領域ストライプは第１の方向に延びるとともに、互いの間に介在する絶縁トレンチにより互いに横方向に絶縁されていることと、
前記各セルトランジスタデバイスは、
前記半導体基板に形成されたピラーと、
同ピラーを包囲するゲートトレンチと、
同ピラーの上部領域に形成された第１のソース／ドレイン領域と、
同ゲートトレンチの底部に形成されるとともに、同ピラーの下部領域を包囲するゲート誘電体と、
同ゲートトレンチ内において同ゲート誘電体上に形成されるとともに、同ピラーの下部領域を包囲するゲートと、
同ゲートトレンチに隣接する前記半導体基板の上部領域に形成される第２のソース／ドレイン領域とを備えることと、
第２の方向に延びるとともに、前記セルトランジスタデバイスの各第１のソース／ドレイン領域に接続される複数の平行なビット線と、
第３の方向に延びるとともに、前記セルトランジスタデバイスの各ゲートを接続する複数のワード線と、
前記セルトランジスタデバイスの第２のソース／ドレイン領域に接続される複数のセルキャパシタデバイスとを備える集積メモリセルアレイ。
【請求項２】
各セルトランジスタデバイスは、第２のソース／ドレイン領域に対向するゲートトレンチに隣接する前記半導体基板の上部領域に形成された第３のソース／ドレイン領域を備え、第２および第３のソース／ドレイン領域は、第１のソース／ドレイン領域を共有するとともに隣接するワード線を有する２つの異なるメモリセルに属する、請求項１に記載の集積メモリセルアレイ。
【請求項３】
第２および第３の方向は互いに直交し、第１の方向は第２および第３の方向の間に位置する、請求項１に記載の集積メモリセルアレイ。
【請求項４】
第１の方向は第２の方向と１５〜２５度の角度をなす、請求項３に記載の集積メモリセルアレイ。
【請求項５】
前記隣接するワード線は、活性化領域ストライプに形成されたそれぞれの絶縁領域により、他の隣接するワード線から絶縁されている、請求項２に記載の集積メモリセルアレイ。
【請求項６】
前記各セルトランジスタデバイスは、電流方向に対して直交する方向に湾曲した上面を有するゲート誘電体誘電体の下方の前記半導体基板に形成されたチャネルを備える、請求項１に記載の集積メモリセルアレイ。
【請求項７】
前記ピラーは湾曲した側壁を備える請求項１に記載の集積メモリセルアレイ。
【請求項８】
前記各セルトランジスタデバイスは、ゲート誘電体およびゲートにより被覆される上部コーナーを有するゲート誘電体の下方の前記半導体基板に形成されたチャネルを備える、請求項１に記載の集積メモリセルアレイ。
【請求項９】
前記セルキャパシタデバイスは、付随する第２または第３のソース／ドレイン領域の上
方に形成される、請求項１に記載の集積メモリセルアレイ。
【請求項１０】
第１の方向に延びる活性化領域ストライプはジグザグ構造を有する、請求項１に記載の集積メモリセルアレイ。
【請求項１１】
ワード線は隣接するゲートにより形成される、請求項１に記載の集積メモリセルアレイ。
【請求項１２】
半導体基板と、
複数のセルトランジスタデバイスであって、同セルトランジスタデバイスは、
前記半導体基板に形成されたピラーと、
同ピラーを包囲するゲートトレンチと、
同ピラーの上部領域に形成された第１のソース／ドレイン領域と、
同ゲートトレンチの底部に形成されるとともに、同ピラーの下部領域を包囲するゲート誘電体と、
同ゲートトレンチ内において同ゲート誘電体上に形成されるとともに、同ピラーの下部領域を包囲するゲートと、
同ゲートトレンチに隣接する前記半導体基板の上部領域に形成される第２のソース／ドレイン領域とを備えることと、
前記セルトランジスタデバイスの第１のソース／ドレイン領域のうちの第１のグループに接続される複数のビット線と、
前記セルトランジスタデバイスのうちの第２のグループのそれぞれのゲートを接続する複数のワード線と、
前記セルトランジスタデバイスの第２のソース／ドレイン領域に接続される複数のセルキャパシタデバイスとを備える集積メモリセルアレイ。
【請求項１３】
前記各セルトランジスタデバイスは、第２のソース／ドレイン領域に対向するゲートトレンチに隣接する前記半導体基板の上部領域に形成される第３のソース／ドレイン領域を備え、第２および第３のソース／ドレイン領域は、第１のソース／ドレイン領域を共有するとともに隣接するワード線を有する２つの異なるメモリセルに属する、請求項１２に記載の集積メモリセルアレイ。
【請求項１４】
前記隣接するワード線は、活性化領域ストライプに形成されたそれぞれの絶縁領域により、他の隣接するワード線から絶縁されている、請求項１３に記載の集積メモリセルアレイ。
【請求項１５】
前記各セルトランジスタデバイスは、電流方向に対して直交する方向に湾曲した上面を有するゲート誘電体の下方の前記半導体基板に形成されたチャネルを備える、請求項１２に記載の集積メモリセルアレイ。
【請求項１６】
前記ピラーは湾曲した側壁を備える請求項１２に記載の集積メモリセルアレイ。
【請求項１７】
前記各セルトランジスタデバイスは、ゲート誘電体およびゲートにより被覆される上部コーナーを有するゲート誘電体の下方の前記半導体基板に形成されたチャネルを備える、請求項１２に記載の集積メモリセルアレイ。
【請求項１８】
前記セルキャパシタデバイスは、付随する第２または第３のソース／ドレイン領域の上方に形成される、請求項１２に記載の集積メモリセルアレイ。
【請求項１９】
ワード線は隣接するゲートにより形成される、請求項１２に記載の集積メモリセルアレ
イ。
【請求項２０】
トランジスタを有するメモリセルを備える集積回路において、前記トランジスタは、
第１および第２のソース／ドレイン部分と、
第１のソース／ドレイン部分と第２のソース／ドレイン部分との間の基板部分に隣接して配置された第１のゲート電極とを備えるとともに、
第１のゲート電極と接触する第２のゲート電極をさらに備え、
第１のゲート電極と第２のゲート電極とは、第１のソース／ドレイン部分に対して互いに反対側に配置される集積回路。
【請求項２１】
トランジスタを有するメモリセルを備える集積回路において、前記トランジスタは、
第１および第２のソース／ドレイン部分と、
第１のソース／ドレイン部分と第２のソース／ドレイン部分との間に配置されたチャネルと、
前記チャネルに隣接したゲート電極とを備え、
チャネル方向に沿う断面視において、前記ゲート電極は前記チャネルの２つの対向面に隣接する集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積メモリセルアレイに関する。
【背景技術】
【０００２】
集積ＭＯＳＦＥＴトランジスタの基板に対する接合リークは、デバイス開発における重大な問題である。例えばＤＲＡＭアプリケーションにおいては、これらアプリケーションのパラメータは１つの接点のみを最適化しなければならず、非対称デバイスとなる。ＤＲＡＭアプリケーションに基づくデバイスは全てボディーコンタクトを必要とする。
【０００３】
近年、ＤＲＡＭアプリケーションとして、非対称平面デバイス、ＦＩＮＣＵＴ、ＥＵＤまたはダブルゲートデバイスなどの非対称平面デバイス、非対称三次元デバイススが提案された。しかし、これらはいずれもノード接点から基板への、ゲートを介さない直結路を備える。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、満足できかつ実行容易な解決策は未だ見出されていない。
【課題を解決するための手段】
【０００５】
上記問題点を解決するために、請求項１に記載の発明は、半導体基板と、前記半導体基板の複数の平行な活性化領域ストライプに沿って形成された複数のセルトランジスタデバイスであって、同活性化領域ストライプは第１の方向に延びるとともに、互いの間に介在する絶縁トレンチにより互いに横方向に絶縁されていることと、前記各セルトランジスタデバイスは、前記半導体基板に形成されたピラーと、同ピラーを包囲するゲートトレンチと、同ピラーの上部領域に形成された第１のソース／ドレイン領域と、同ゲートトレンチの底部に形成されるとともに、同ピラーの下部領域を包囲するゲート誘電体と、同ゲートトレンチ内において同ゲート誘電体上に形成されるとともに、同ピラーの下部領域を包囲するゲートと、同ゲートトレンチに隣接する前記半導体基板の上部領域に形成される第２のソース／ドレイン領域とを備えることと、第２の方向に延びるとともに、前記セルトランジスタデバイスの各第１のソース／ドレイン領域に接続される複数の平行なビット線と、第３の方向に延びるとともに、前記セルトランジスタデバイスの各ゲートを接続する複数のワード線と、前記セルトランジスタデバイスの第２のソース／ドレイン領域に接続される複数のセルキャパシタデバイスとを備えることを要旨とする。
【０００６】
請求項２に記載の発明は、請求項１に記載の集積メモリセルアレイにおいて、各セルトランジスタデバイスは、第２のソース／ドレイン領域に対向するゲートトレンチに隣接する前記半導体基板の上部領域に形成された第３のソース／ドレイン領域を備え、第２および第３のソース／ドレイン領域は、第１のソース／ドレイン領域を共有するとともに隣接するワード線を有する２つの異なるメモリセルに属することを要旨とする。
【０００７】
請求項３に記載の発明は、請求項１に記載の集積メモリセルアレイにおいて、第２および第３の方向は互いに直交し、第１の方向は第２および第３の方向の間に位置することを要旨とする。
【０００８】
請求項４に記載の発明は、請求項３に記載の集積メモリセルアレイにおいて、第１の方向は第２の方向と１５〜２５度の角度をなすことを要旨とする。
請求項５に記載の発明は、請求項２に記載の集積メモリセルアレイにおいて、前記隣接
するワード線は、活性化領域ストライプに形成されたそれぞれの絶縁領域により、他の隣接するワード線から絶縁されていることを要旨とする。
【０００９】
請求項６に記載の発明は、請求項１に記載の集積メモリセルアレイにおいて、前記各セルトランジスタデバイスは、電流方向に対して直交する方向に湾曲した上面を有するゲート誘電体の下方の前記半導体基板に形成されたチャネルを備えることを要旨とする。
【００１０】
請求項７に記載の発明は、請求項１に記載の集積メモリセルアレイにおいて、前記ピラーは湾曲した側壁を備えることを要旨とする。
請求項８に記載の発明は、請求項１に記載の集積メモリセルアレイにおいて、前記各セルトランジスタデバイスは、ゲート誘電体およびゲートにより被覆される上部コーナーを有するゲート誘電体の下方の前記半導体基板に形成されたチャネルを備えることを要旨とする。
【００１１】
請求項９に記載の発明は、請求項１に記載の集積メモリセルアレイにおいて、前記セルキャパシタデバイスは、付随する第２または第３のソース／ドレイン領域の上方に形成されることを要旨とする。
【００１２】
請求項１０に記載の発明は、請求項１に記載の集積メモリセルアレイにおいて、第１の方向に延びる活性化領域ストライプはジグザグ構造を有することを要旨とする。
請求項１１に記載の発明は、請求項１に記載の集積メモリセルアレイにおいて、ワード線は隣接するゲートにより形成されることを要旨とする。
【００１３】
請求項１２に記載の発明は、半導体基板と、複数のセルトランジスタデバイスであって、同セルトランジスタデバイスは、前記半導体基板に形成されたピラーと、同ピラーを包囲するゲートトレンチと、同ピラーの上部領域に形成された第１のソース／ドレイン領域と、同ゲートトレンチの底部に形成されるとともに、同ピラーの下部領域を包囲するゲート誘電体と、同ゲートトレンチ内において同ゲート誘電体上に形成されるとともに、同ピラーの下部領域を包囲するゲートと、同ゲートトレンチに隣接する前記半導体基板の上部領域に形成される第２のソース／ドレイン領域とを備えることと、前記セルトランジスタデバイスの第１のソース／ドレイン領域のうちの第１のグループに接続される複数のビット線と、前記セルトランジスタデバイスのうちの第２のグループのそれぞれのゲートを接続する複数のワード線と、前記セルトランジスタデバイスの第２のソース／ドレイン領域に接続される複数のセルキャパシタデバイスとを備えることを要旨とする。
【００１４】
請求項１３に記載の発明は、請求項１２に記載の集積メモリセルアレイにおいて、前記各セルトランジスタデバイスは、第２のソース／ドレイン領域に対向するゲートトレンチに隣接する前記半導体基板の上部領域に形成される第３のソース／ドレイン領域を備え、第２および第３のソース／ドレイン領域は、第１のソース／ドレイン領域を共有するとともに、隣接するワード線を有する２つの異なるメモリセルに属することを要旨とする。
【００１５】
請求項１４に記載の発明は、請求項１３に記載の集積メモリセルアレイにおいて、前記隣接するワード線は、活性化領域ストライプに形成されたそれぞれの絶縁領域により、他の隣接するワード線から絶縁されていることを要旨とする。
【００１６】
請求項１５に記載の発明は、請求項１２に記載の集積メモリセルアレイにおいて、前記各セルトランジスタデバイスは、電流方向に対して直交する方向に湾曲した上面を有するゲート誘電体の下方の前記半導体基板に形成されたチャネルを備えることを要旨とする。
【００１７】
請求項１６に記載の発明は、請求項１２に記載の集積メモリセルアレイにおいて、前記
ピラーは湾曲した側壁を備えることを要旨とする。
請求項１７に記載の発明は、請求項１２に記載の集積メモリセルアレイにおいて、前記各セルトランジスタデバイスは、ゲート誘電体およびゲートにより被覆される上部コーナーを有するゲート誘電体の下方の前記半導体基板に形成されたチャネルを備えることを要旨とする。
【００１８】
請求項１８に記載の発明は、請求項１２に記載の集積メモリセルアレイにおいて、前記セルキャパシタデバイスは、付随する第２または第３のソース／ドレイン領域の上方に形成されることを要旨とする。
【００１９】
請求項１９に記載の発明は、請求項１２に記載の集積メモリセルアレイにおいて、ワード線は隣接するゲートにより形成されることを要旨とする。
請求項２０に記載の発明は、トランジスタを有するメモリセルを備える集積回路において、前記トランジスタは、第１および第２のソース／ドレイン部分と、第１のソース／ドレイン部分と第２のソース／ドレイン部分との間の基板部分に隣接して配置された第１のゲート電極とを備えるとともに、第１のゲート電極と接触する第２のゲート電極をさらに備え、第１のゲート電極と第２のゲート電極とは、第１のソース／ドレイン部分に対して互いに反対側に配置されることを要旨とする。
【００２０】
請求項２１に記載の発明は、トランジスタを有するメモリセルを備える集積回路において、前記トランジスタは、第１および第２のソース／ドレイン部分と、第１のソース／ドレイン部分と第２のソース／ドレイン部分との間に配置されたチャネルと、前記チャネルに隣接したゲート電極とを備え、チャネル方向に沿う断面視において、前記ゲート電極は前記チャネルの２つの対向面に隣接することを要旨とする。
【００２１】
本発明は、ｐｎ接合と本体領域との間に介在する領域はゲート構造をなすという観点に基づく。他の観点は、チャネル方向に沿う断面視において、ゲート電極が同一電位に保持されたチャネルの２つの対向面に隣接しているということである。好ましい実施態様は、各従属請求項に記載されている。
【発明を実施するための最良の形態】
【００２２】
図面において、同一の参照符号は等価な部品、または機能上等価である部品を表す。
図１ａ〜図１８ｆにおいて、ａは平面図、ｂは平面図ａのＡ−Ａ線に沿った断面図、ｃは平面図ａのＢ−Ｂ線に沿った断面図、ｄは平面図ａのＩ−Ｉ線に沿った断面図、ｅは平面図ａのＩＩ−ＩＩ線に沿った断面図、ｆは平面図ａのＩＩＩ−ＩＩＩ線に沿った断面図である。
【００２３】
図１ａ〜ｆ乃至図１０ａ〜ｆは、本発明の第１の実施態様におけるメモリセルアレイに用いられる集積トランジスタデバイスの製造方法の概略図である。
図１ａには、二酸化ケイ素などの誘電性絶縁材料が充填された絶縁トレンチＩＴ１，ＩＴ２が形成されたシリコン半導体基板１を図示する。絶縁トレンチＩＴ１，ＩＴ２の形成は、基板１の上面ＯＦに設けられた窒化ケイ素マスクストライプ５を用いて実施された。絶縁トレンチＩＴ１，ＩＴ２を形成する各工程後に、絶縁用の充填材料を堆積させ、化学的機械研磨工程により処理した。ここで、窒化ケイ素マスクストライプ５は研磨停止材として用いられた。従って、窒化ケイ素マスクストライプ５の上面と絶縁トレンチＩＴ１，ＩＴ２とは同一の高さＬに位置している。なお、窒化ケイ素マスクストライプ５の厚さはｘであり、ｘは約２５〜２００ｎｍである。
【００２４】
図示はしないが、絶縁トレンチはまた図１ａの配置図の残りの２面にも付与され得ることは自明のことである。
図２ａ〜ｆに示す後続の処理工程において、図１ａ〜ｆの構造上にハードマスク１５が形成される。ハードマスク１５の厚さは２ｘ、すなわち下方に位置する窒化ケイ素マスクストライプ５の厚さの２倍である。ハードマスク１５の材料も窒化ケイ素であることが好ましい。ハードマスク１５はウィンドウＦを有し、それにより窒化ケイ素マスクストライプ５の一部および絶縁トレンチＩＴ１，ＩＴ２の一部を露出させている。なお、ハードマスクウィンドウＦを形成する工程において、絶縁トレンチＩＴ１，ＩＴ２中に存在する酸化物は、終点を検知するために用いられ得る。
【００２５】
図３ａ〜ｆに示す次の処理工程において、酸化ケイ素ライナー層３０を図２ａ〜ｆの構造上に堆積させ、ウィンドウＦの底面のみに酸化物ライナー層３０に開口を設けるための酸化物ライナースペ−サエッチング工程を行い、小さなウィンドウＦ´を形成させる。その後、窒化ケイ素層２５を堆積させ、小さなウィンドウＦ´内を最終厚さｘまでエッチングする。この厚さは、窒化ケイ素マスクストライプ５の厚さであるとともに、ハードマスク１５の厚さの半分である。
【００２６】
その後、図４ａ〜ｆに示すように、酸化ケイ素ライナー層３０はエッチング工程において剥離されるが、このエッチング工程はハードマスク１５の上面で停止される。図４ａから分かるように、図４ａ〜ｆの処理状態は、小さなウィンドウＦ´のサイズを有する窒化ケイ素層２５の分だけ、図２ａ〜ｆの処理状態とは異なる。
【００２７】
次の処理工程において、露出されている窒化ケイ素層５，１５，２５を厚さｘだけ減少させて図５ａ〜ｆに示すような状態にするトランスファーエッチングを実施する。このトランスファーエッチング工程は酸化ケイ素およびシリコンに対して、窒化ケイ素をエッチングする。従って、基板１を露出させるウィンドウＷ１，Ｗ２は絶縁トレンチＩＴ１，ＩＴ２の間に形成され、ウィンドウＷ１，Ｗ２は窒化ケイ素マスクストライプ５の一部により離間されている。
【００２８】
図６ａ〜ｆから分かるように、酸化ケイ素／シリコン組合せエッチング工程を実施し、ゲートトレンチＧＷを形成する。ゲートトレンチＧＷは基板１中、かつ隣接する絶縁トレンチＩＴ１，ＩＴ２中において、一定深さを有する。従って、このエッチングは酸化ケイ素中において一層急速に進行する。
【００２９】
これに替えて、先ず酸化ケイ素エッチング工程を実施し、その後選択性を有しない酸化ケイ素／シリコンエッチング工程を実施することができる。
ゲートトレンチＧＷ用のエッチング工程により、特に図６ｆから分かるように、ゲートトレンチＧＷに完全に包囲されたピラー１ａを基板１に形成する。ゲートトレンチＧＷの底面の下方の基板１には、トランジスタデバイスのチャネルが形成される。
【００３０】
ゲートトレンチＧＷのエッチング工程の後に、トランジスタチャネルＣＨの特性を調整するため、任意により、ウィンドウＷ１，Ｗ２へのチャネル注入を行うことができる。
図７ａ〜ｆに示すように、例えば酸化ケイ素からなるゲート誘電体層４０が、ゲートトレンチＧＷ内の露出されたシリコン基板１上に、例えば熱酸化、高ｋ材料の堆積、またはこれらの組合せによって形成される。その後、ゲートトレンチＧＷ内にポリシリコン層５０が堆積されて埋め込まれる。ポリシリコン層５０は形成されるトランジスタデバイスのゲートを構成する。なお、ゲートの材料はポリシリコンに限定されるものではなく、金属、ＴｉＮ、ケイ化物などの他の導電性材料も用いられ得る。
【００３１】
その後、全構造上に酸化ケイ素層６０が堆積され、化学機械研磨工程により、残りのハードマスク１５の上面まで研磨する。以上が図７ａ〜ｆに示す処理工程である。
図８ａ〜ｆに図示する別の処理工程において、酸化ケイ素／窒化ケイ素エッチング工程
が実施され、図７ａ〜ｆの構造から、酸化ケイ素層６０の厚さｘ、およびハードマスク１５の残りの厚さｘが除去される。
【００３２】
さらに、図９ａ〜ｆを参照すると、窒化ケイ素マスクストライプ５の露出された部分は選択エッチング工程によりストライプをなす。その後、基板１の露出した面に対してイオン注入を実施し、ピラー１ａに第１のソース／ドレイン領域Ｓ、ならびに基板１の面ＯＦに第２および第３のソース／ドレイン領域Ｄ１，Ｄ２を形成する。その後、ポリシリコン層７０を堆積させ、さらに隣接する絶縁トレンチＩＴ１，ＩＴ２の上面である高さＬまで研磨する。
【００３３】
なお、ソース／ドレイン領域Ｄ１，Ｄ２の下端は、ゲート導電性材料５０の上端の上方に位置するように図示しているが、これは一例であって、ソース／ドレイン領域Ｄ１，Ｄ２の下端は、ゲート導電性材料５０の上端の位置、またはその下方に位置していてもよい。
【００３４】
最後に図１０ａ〜ｆに図示するように、例えば酸化ケイ素製などの絶縁層１００が全構造上に堆積される。その後、ソース／ドレイン領域Ｄ１，Ｄ２、ソース／ドレイン領域Ｓ、およびゲート領域Ｓを接触させるための、ソース／ドレイン接点ＣＤ１，ＣＤ２、ソース／ドレイン接点ＣＳ、およびゲート接点ＣＧが形成される。
【００３５】
図１０ｅに示すように、本実施態様におけるデバイスのチャネルＣＨは、電流方向に対して直交する方向を指向する、平面状をなす上面を有する。
なお、ソース／ドレイン接点ＣＤ２およびソース／ドレイン領域Ｄ２は任意であり、必須ではない。具体的には、ソース／ドレイン領域Ｄ２およびソース／ドレイン接点ＣＤ２は、本実施態様におけるトランジスタが対象に用いられる場合に有用である。
【００３６】
図１１ａ〜ｆ乃至図１３ａ〜ｆは、本発明の第２の実施態様におけるメモリセルアレイに用いられる集積トランジスタデバイスの製造方法の概略配置図である。
第２の実施態様は、図５ａ〜ｆに示す処理状態から始まる。
【００３７】
図１１ａ〜ｆを参照すると、第２の実施態様のゲートトレンチＧＷ´のためのエッチング処理は、酸化ケイ素／シリコンエッチング工程により開始される。酸化ケイ素／シリコンエッチング工程は、シリコンよりも酸化ケイ素をより速くエッチングするので、絶縁トレンチＩＴ１，ＩＴ２におけるゲートトレンチＧＷ´は最終的な深さに到達するが、一方、シリコン基板１におけるゲートトレンチＧＷ´は最終的な深さには到達していない。このエッチング工程はマスクとして用いられる窒化ケイ素において、極めて選択的であることは明らかである。
【００３８】
その後、酸化ケイ素および窒化ケイ素に対して極めて選択的なシリコンエッチング工程を実施する。このシリコンエッチング工程において、基板１は異方性エッチングされ、図１２ａ〜ｆに図示する処理状態に導く。
【００３９】
詳細には、このシリコンエッチング工程においてピラー１ａ´を横方向に薄型化するので、ピラー１ａ´の湾曲した側壁と、図１２ｅにおいて電流方向に対して直交し、ゲートトレンチＧＷ´の下方の湾曲したチャネル領域ＣＨ´とを生じる。このシリコン薄型化工程により、形成されるトランジスタの電気特性を広範に変化させることができる。
【００４０】
図１２ａ〜ｆの処理状態に続く処理工程は、図７ａ〜ｆ乃至図１０ａ〜ｆの処理状態に対応する。従って、ここでは繰り返して説明することを省略する。ただし、図１０ａ〜ｆに示す処理状態に対応する最終的な処理状態を、図１３ａ〜ｆに示す。
【００４１】
図１４ａ〜ｆ乃至図１６ａ〜ｆは、本発明の第３の実施態様におけるメモリセルアレイに用いられる集積トランジスタデバイスの製造方法の概略配置図である。
第３の実施態様もまた、図５ａ〜ｆに示す処理状態から始まる。第３の実施態様において、ゲートトレンチＧＷ´´を形成するためのエッチング工程はシリコンエッチング工程により始まる。このシリコンエッチング工程は酸化ケイ素および窒化ケイ素に対して極めて選択的であるため、図１４ａ〜ｆに示すように、シリコン基板１にテーパー状のゲートトレンチＧＷ´´を形成する。
【００４２】
その後、シリコンよりも酸化ケイ素を極めて速くエッチングする酸化ケイ素シリコンエッチング工程を実施する。その結果は図１５ａ〜ｆに図示する処理状態から分かるように、ゲートトレンチＧＷ´´の下のチャネル領域ＣＨ´´が湾曲した面１ｃを有し、面１ｃの湾曲は、図１５ｅにより詳細に分かるように、第２の実施態様の面１ｂ´の湾曲とは反対である。
【００４３】
図１５ａ〜ｆに引き続く処理工程は、図７ａ〜ｆ乃至図１０ａ〜ｆに関して上記した処理工程に対応する。そのため重複した説明は省略する。ただし、図１６ａ〜ｆは、図１０ａ〜ｆに示す処理状態に対応する最終的な処理状態である。
【００４４】
図１７ａ〜ｆおよび図１８ａ〜ｆは、本発明の第４の実施態様におけるメモリセルアレイに用いられる集積トランジスタデバイスの製造方法の概略配置図である。
第４の実施態様は、図６ａ〜ｆに示す処理状態から、すなわち、ゲートトレンチＧＷ´´´の部分的な形成後に始まる。
【００４５】
図１７ａ〜ｆに図示するように、図６ａ〜ｆに示す処理状態に引き続いて酸化ケイ素エッチング工程を実施する。この酸化ケイ素エッチング工程において、ゲートトレンチＧＷ´´´の下方に位置するチャネルＣＨ´´´のコーナーＣを露出させる。理解し易くするため、図１７ｃ，１７ｅ，１７ｆにおいて、破線は図６ａ〜ｆの処理状態、すなわち、酸化ケイ素エッチング工程前の状態を示す。
【００４６】
後続の処理工程は、図７ａ〜ｆ乃至図１０ａ〜ｆに関して先に説明した処理工程に対応する。そのため重複した説明は省略する。
ただし、図１８ａ〜ｆに示すのは、図１０ａ〜ｆの処理状態に対応する最終的な処理状態である。
【００４７】
図１８ｅから分かるように、酸化ケイ素層６０´により被覆されるゲート領域５０´は、ゲートトレンチＧＷ´´´の下方に位置するチャネルＣＨ´´´の露出されたコーナーＣを被覆する。すなわち、このトランジスタはコーナーデバイス効果を呈する。
【００４８】
図１９ａ〜ｃ乃至図２８ａ〜ｆは、本発明の第５の実施態様におけるメモリセルアレイの製造方法の概略配置図である。
図１９ａ〜ｃ乃至図２８ａ〜ｆにおいて、ａは平面図、ｂは平面図ａのＡ´−Ａ´線に沿った断面図、ｃは平面図ａのＢ´−Ｂ´線に沿った断面図、ｄは平面図ａのＣ−Ｃ´線に沿った断面図である。ただし、図１９において「１９ｄ」は省略されている。
【００４９】
図１９ａ〜ｃに示す処理状態は、図１ａ〜ｆに示した処理状態に対応する。特に、平行なマスクストライプ５のアレイは半導体基板１の面に形成され、マスクストライプ５はｚ方向に延びる。ｚ方向は、図１９ａに示すｘｙ直交座標系のｘ軸と約２０°の角度αをなす。マスクストライプ５同士の間には、マスクストライプ５と同一の寸法を有する絶縁トレンチＩＴが形成されている。マスクストライプの下の基板ストライプは、セルトランジ
スタが形成される活性化領域ストライプＡＡである。
【００５０】
図２０ａ〜ｄに示す処理状態は、図３ａ〜ｆに示した処理状態に対応する。特に、ウィンドウＦ´を間に挟んだ酸化ケイ素ライナー３０により被覆されるハードマスク１５のストライプを形成し、さらにウィンドウＦ´には窒化ケイ素層２５を堆積させ、その後ハードマスクストライプ１５の厚さ２ｘの半分である、厚さｘまでエッチングする。
【００５１】
その後、図４ａ〜ｄに対応する図２１ａ〜ｄに示すように、酸化ケイ素ライナー層３０を、ストライプ状をなすように選択エッチング工程を実施する。
図５ａ〜ｆに対応する図２２ａ〜ｄに示すその後の処理工程において、窒化ケイ素層５，１５，２５を厚さｘだけ減少させるトランスファーエッチングを上記のように実施する。
【００５２】
図７ａ〜ｆに対応する図２３ａ〜ｄに示す処理状態は、すなわち基板１にエッチングされた対応するワード線トレンチに、窒化ケイ素層５，１５をマスクとして用いて、ゲート材料５０からなる埋め込み型ワード線ＷＬ１〜ＷＬ４を形成することである。最後に、絶縁用酸化ケイ素層６０を堆積させ、さらに残存する窒化ケイ素層１５の上面まで研磨する。図面から分かるように、ワード線ＷＬ１〜ＷＬ４はまた、ｙ方向に平行に延びる。
【００５３】
図８ａ〜ｆに対応する図２４ａ〜ｄに示すように、酸化ケイ素／窒化ケイ素エッチング工程を実施することにより、酸化ケイ素層６０の厚さｘ、およびハードマスク１５のストライプの残りの厚さを除去する。
【００５４】
図２５ａ〜ｄに示す次の工程において、酸化ケイ素からなるブロックマスク層Ｍを堆積させ、メモリセルアレイの上方にｙ方向に延びるブロックストライプを構成させる。特に、ブロックマスクＭのそれぞれのブロックストライプは、図２５ｄに詳細に示すように、隣接するワード線ＷＬ２，ＷＬ３とそれらの介在領域とを被覆する。
【００５５】
ブロックマスクＭの隣接するブロックストライプ同士は、１つのワード線の距離、すなわち、それぞれワード線ＷＬ１，ＷＬ２間の距離、およびワード線ＷＬ３，ＷＬ４間の距離だけ離間している。
【００５６】
ブロックマスクＭを用い、先ず露出している窒化ケイ素層５を選択的に、例えば高温リン酸エッチング工程で除去する。このエッチング工程は、隣接する絶縁トレンチ領域ＩＴおよびブロックマスクＭにおいて選択的である。
【００５７】
その後、シリコンエッチングを実施し、図２５ｄから分かるように、ワード線ＷＬ１，ＷＬ２の間、およびワード線ＷＬ３，ＷＬ４の間の活性化領域ストライプＡＡに沿うシリコン基板１の領域を除去する。さらに、酸化ケイ素堆積と、ワード線ＷＬ２，ＷＬ３を、対応する他の隣接ワード線ＷＬ１，ＷＬ４から電気的に絶縁する研磨工程とにより、絶縁領域６１を形成する。
【００５８】
なお、エッチング工程によりシリコン基板１領域を除去することに替えて、絶縁領域６１を形成するために、ブロックマスクＭを用いて基板１にホウ素イオン注入などの注入工程を実施することができる。
【００５９】
図２６ａ〜ｄに示す工程は、ブロックマスク層Ｍを除去し、前記のエッチング工程において絶縁領域６１を窒化ケイ素マスクストライプ５の残存高さまで減少させることにより達成される。
【００６０】
その後図９ａ〜ｆに関する上記の説明のように、露出した窒化ケイ素マスクストライプ６を剥離し、ソースおよびドレイン領域Ｓ，Ｄ１，Ｄ２を形成するための注入工程を実施し、さらに、ポリシリコン層７０を堆積させ、隣接する絶縁トレンチＩＴの高さまで研磨する。
【００６１】
さらに図２７ａ〜ｄにおいて、酸化ケイ素からなる絶縁層１００をメモリセルアレイ全体の上方に形成する。その後、フォトリソグラフィー／エッチング工程において、セルトランジスタのソース領域Ｓと接するＢ´−Ｂ´線に沿うストライプマスクを用い、ビット線コンタクトホールＢＬＫ１，ＢＬＫ２，ＢＬＫ３，ＢＬＫ４を形成する。引き続き、ｘ方向に沿って平行に延びるビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４を形成する。ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４は、周知のように、下層ポリシリコン層１０１、中間タングステン層１０２、および上層窒化物キャップ層１０３からなる。ポリシリコン層１０１は、ビット線コンタクトホールＢＬＫ１，ＢＬＫ２，ＢＬＫ３，ＢＬＫ４におけるビット線接点を形成する。図２７ｃに図示するように、ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４のエッチング工程において、ややアンダーエッチ部分がソース領域Ｓに形成される。
【００６２】
その後図２８ａ〜ｄに図示するように、酸化ケイ素からなる別の誘電体層１０５を堆積させ、ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４の上面まで研磨する。その後誘電体層１０５にキャパシタ接点ＣＣ１１，ＣＣ１２，ＣＣ２１，ＣＣ２２，ＣＣ３１，ＣＣ３２，ＣＣ４１，ＣＣ４２を形成し、セルトランジスタデバイスのドレイン領域Ｄ１，Ｄ２を露出させる。キャパシタ接点ＣＣ１１，ＣＣ１２，ＣＣ２１，ＣＣ２２，ＣＣ３１，ＣＣ３２，ＣＣ４１，ＣＣ４２は、フォトリソグラフィー／エッチング工程、およびその後の接点材料としては例えばタングステンを用いた堆積／研磨工程により形成される。
【００６３】
最終工程において、キャパシタＣ１１，Ｃ１２，Ｃ２１，Ｃ２２，Ｃ３１，Ｃ３２，Ｃ４１，Ｃ４２を誘電体層１０５の上方の最上位置に形成し、これによりメモリセルアレイを完成させる。キャパシタＣ１１，Ｃ１２，Ｃ２１，Ｃ２２，Ｃ３１，Ｃ３２，Ｃ４１，Ｃ４２は、対象をなす行と列、ずらした行と列、および他の任意の配置で形成することができる。
【００６４】
図２８ｄに図示するように、本アレイのメモリセルは対象形をなしており、すなわち、ビット線ＢＬ１を共有し、かつ２つの異なるワード線ＷＬ２，ＷＬ３に接続されている。本実施態様におけるメモリセルアレイの主要な利点は、ノード側に完全に包囲するゲートがあるので、トランジスタは効率的に寸法を詰め得ることである。サブ６Ｆ２メモリセルを形成できる可能性がある。それはビット線方向のメモリセルサイズは２Ｆであり、一方、ワード線方向のメモリセルサイズは２Ｆより低減可能であり、ソース接点のための酸化物スペーサ層３０を用いるスペーサという概念があるからである。
【００６５】
なお、第５の実施態様におけるメモリセルアレイのトランジスタデバイスは、図１ａ〜ｆ乃至図１０ａ〜ｆに関して先に説明したトランジスタデバイスと同一であるように図示している。しかし、図１１ａ〜ｆ乃至図１３ａ〜ｆ、図１４ａ〜ｆ乃至図１６ａ〜ｆ、ならびに図１７ａ〜ｆおよび図１８ａ〜ｆにおけるトランジスタデバイスも、本発明におけるメモリセルアレイに用いられ得ることは言うまでもない。
【００６６】
特に活性化領域ストライプＡＡは、第２のドレイン１−ソース−ドレイン２という要素をミラーリングすることにより得られるジグザグ型の部分構造を有することができる。
好ましい実施態様を参照しつつ本発明を説明してきたが、本発明はそれらに限定されるものではなく、当業者にとっては自明である多様な方法に改変され得る。従って、本発明は本明細書に添付した請求の範囲によってのみ規定される。
【図面の簡単な説明】
【００６７】
【図１ａ】本発明の第１の実施態様におけるメモリセルアレイに用いられる集積トランジスタデバイスの製造方法の概略配置平面図。
【図１ｂ】図１ａのＡ−Ａ線に沿った概略断面図。
【図１ｃ】図１ａのＢ−Ｂ線に沿った概略断面図。
【図１ｄ】図１ａのＩ−Ｉ線に沿った概略断面図。
【図１ｅ】図１ａのＩＩ−ＩＩ線に沿った概略断面概略平面図。
【図１ｆ】図１ａのＩＩＩ−ＩＩＩ線に沿った概略断面図。
【図２ａ】第１の実施態様における製造方法の概略配置平面図。
【図２ｂ】図２ａのＡ−Ａ線に沿った概略断面図。
【図２ｃ】図２ａのＢ−Ｂ線に沿った概略断面図。
【図２ｄ】図２ａのＩ−Ｉ線に沿った概略断面図。
【図２ｅ】図２ａのＩＩ−ＩＩ線に沿った概略断面概略平面図。
【図２ｆ】図２ａのＩＩＩ−ＩＩＩ線に沿った概略断面図。
【図３ａ】第１の実施態様における製造方法の概略配置平面図。
【図３ｂ】図３ａのＡ−Ａ線に沿った概略断面図。
【図３ｃ】図３ａのＢ−Ｂ線に沿った概略断面図。
【図３ｄ】図３ａのＩ−Ｉ線に沿った概略断面図。
【図３ｅ】図３ａのＩＩ−ＩＩ線に沿った概略断面概略平面図。
【図３ｆ】図３ａのＩＩＩ−ＩＩＩ線に沿った概略断面図。
【図４ａ】第１の実施態様における製造方法の概略配置平面図。
【図４ｂ】図４ａのＡ−Ａ線に沿った概略断面図。
【図４ｃ】図４ａのＢ−Ｂ線に沿った概略断面図。
【図４ｄ】図４ａのＩ−Ｉ線に沿った概略断面図。
【図４ｅ】図４ａのＩＩ−ＩＩ線に沿った概略断面概略平面図。
【図４ｆ】図４ａのＩＩＩ−ＩＩＩ線に沿った概略断面図。
【図５ａ】第１の実施態様における製造方法の概略配置平面図。
【図５ｂ】図５ａのＡ−Ａ線に沿った概略断面図。
【図５ｃ】図５ａのＢ−Ｂ線に沿った概略断面図。
【図５ｄ】図５ａのＩ−Ｉ線に沿った概略断面図。
【図５ｅ】図５ａのＩＩ−ＩＩ線に沿った概略断面概略平面図。
【図５ｆ】図５ａのＩＩＩ−ＩＩＩ線に沿った概略断面図。
【図６ａ】第１の実施態様における製造方法の概略配置平面図。
【図６ｂ】図６ａのＡ−Ａ線に沿った概略断面図。
【図６ｃ】図６ａのＢ−Ｂ線に沿った概略断面図。
【図６ｄ】図６ａのＩ−Ｉ線に沿った概略断面図。
【図６ｅ】図６ａのＩＩ−ＩＩ線に沿った概略断面概略平面図。
【図６ｆ】図６ａのＩＩＩ−ＩＩＩ線に沿った概略断面図。
【図７ａ】第１の実施態様における製造方法の概略配置平面図。
【図７ｂ】図７ａのＡ−Ａ線に沿った概略断面図。
【図７ｃ】図７ａのＢ−Ｂ線に沿った概略断面図。
【図７ｄ】図７ａのＩ−Ｉ線に沿った概略断面図。
【図７ｅ】図７ａのＩＩ−ＩＩ線に沿った概略断面概略平面図。
【図７ｆ】図７ａのＩＩＩ−ＩＩＩ線に沿った概略断面図。
【図８ａ】第１の実施態様における製造方法の概略配置平面図。
【図８ｂ】図８ａのＡ−Ａ線に沿った概略断面図。
【図８ｃ】図８ａのＢ−Ｂ線に沿った概略断面図。
【図８ｄ】図８ａのＩ−Ｉ線に沿った概略断面図。
【図８ｅ】図８ａのＩＩ−ＩＩ線に沿った概略断面概略平面図。
【図８ｆ】図８ａのＩＩＩ−ＩＩＩ線に沿った概略断面図。
【図９ａ】第１の実施態様における製造方法の概略配置平面図。
【図９ｂ】図９ａのＡ−Ａ線に沿った概略断面図。
【図９ｃ】図９ａのＢ−Ｂ線に沿った概略断面図。
【図９ｄ】図９ａのＩ−Ｉ線に沿った概略断面図。
【図９ｅ】図９ａのＩＩ−ＩＩ線に沿った概略断面概略平面図。
【図９ｆ】図９ａのＩＩＩ−ＩＩＩ線に沿った概略断面図。
【図１０ａ】第１の実施態様における製造方法の概略配置平面図。
【図１０ｂ】図１０ａのＡ−Ａ線に沿った概略断面図。
【図１０ｃ】図１０ａのＢ−Ｂ線に沿った概略断面図。
【図１０ｄ】図１０ａのＩ−Ｉ線に沿った概略断面図。
【図１０ｅ】図１０ａのＩＩ−ＩＩ線に沿った概略断面概略平面図。
【図１０ｆ】図１０ａのＩＩＩ−ＩＩＩ線に沿った概略断面図。
【図１１ａ】本発明の第２の実施態様におけるメモリセルアレイに用いられる集積トランジスタデバイスの製造方法の概略配置平面図。
【図１１ｂ】図１１ａのＡ−Ａ線に沿った概略断面図。
【図１１ｃ】図１１ａのＢ−Ｂ線に沿った概略断面図。
【図１１ｄ】図１１ａのＩ−Ｉ線に沿った概略断面図。
【図１１ｅ】図１１ａのＩＩ−ＩＩ線に沿った概略断面概略平面図。
【図１１ｆ】図１１ａのＩＩＩ−ＩＩＩ線に沿った概略断面図。
【図１２ａ】第２の実施態様における製造方法の概略配置平面図。
【図１２ｂ】図１２ａのＡ−Ａ線に沿った概略断面図。
【図１２ｃ】図１２ａのＢ−Ｂ線に沿った概略断面図。
【図１２ｄ】図１２ａのＩ−Ｉ線に沿った概略断面図。
【図１２ｅ】図１２ａのＩＩ−ＩＩ線に沿った概略断面概略平面図。
【図１２ｆ】図１２ａのＩＩＩ−ＩＩＩ線に沿った概略断面図。
【図１３ａ】第２の実施態様における製造方法の概略配置平面図。
【図１３ｂ】図１３ａのＡ−Ａ線に沿った概略断面図。
【図１３ｃ】図１３ａのＢ−Ｂ線に沿った概略断面図。
【図１３ｄ】図１３ａのＩ−Ｉ線に沿った概略断面図。
【図１３ｅ】図１３ａのＩＩ−ＩＩ線に沿った概略断面概略平面図。
【図１３ｆ】図１３ａのＩＩＩ−ＩＩＩ線に沿った概略断面図。
【図１４ａ】本発明の第３の実施態様におけるメモリセルアレイに用いられる集積トランジスタデバイスの製造方法の概略配置平面図。
【図１４ｂ】図１４ａのＡ−Ａ線に沿った概略断面図。
【図１４ｃ】図１４ａのＢ−Ｂ線に沿った概略断面図。
【図１４ｄ】図１４ａのＩ−Ｉ線に沿った概略断面図。
【図１４ｅ】図１４ａのＩＩ−ＩＩ線に沿った概略断面概略平面図。
【図１４ｆ】図１４ａのＩＩＩ−ＩＩＩ線に沿った概略断面図。
【図１５ａ】第３の実施態様における製造方法の概略配置平面図。
【図１５ｂ】図１５ａのＡ−Ａ線に沿った概略断面図。
【図１５ｃ】図１５ａのＢ−Ｂ線に沿った概略断面図。
【図１５ｄ】図１５ａのＩ−Ｉ線に沿った概略断面図。
【図１５ｅ】図１５ａのＩＩ−ＩＩ線に沿った概略断面概略平面図。
【図１５ｆ】図１５ａのＩＩＩ−ＩＩＩ線に沿った概略断面図。
【図１６ａ】第３の実施態様における製造方法の概略配置平面図。
【図１６ｂ】図１６ａのＡ−Ａ線に沿った概略断面図。
【図１６ｃ】図１６ａのＢ−Ｂ線に沿った概略断面図。
【図１６ｄ】図１６ａのＩ−Ｉ線に沿った概略断面図。
【図１６ｅ】図１６ａのＩＩ−ＩＩ線に沿った概略断面概略平面図。
【図１６ｆ】図１６ａのＩＩＩ−ＩＩＩ線に沿った概略断面図。
【図１７ａ】本発明の第４の実施態様におけるメモリセルアレイに用いられる集積トランジスタデバイスの製造方法の概略配置平面図。
【図１７ｂ】図１７ａのＡ−Ａ線に沿った概略断面図。
【図１７ｃ】図１７ａのＢ−Ｂ線に沿った概略断面図。
【図１７ｄ】図１７ａのＩ−Ｉ線に沿った概略断面図。
【図１７ｅ】図１７ａのＩＩ−ＩＩ線に沿った概略断面概略平面図。
【図１７ｆ】図１７ａのＩＩＩ−ＩＩＩ線に沿った概略断面図。
【図１８ａ】第４の実施態様における製造方法の概略配置平面図。
【図１８ｂ】図１８ａのＡ−Ａ線に沿った概略断面図。
【図１８ｃ】図１８ａのＢ−Ｂ線に沿った概略断面図。
【図１８ｄ】図１８ａのＩ−Ｉ線に沿った概略断面図。
【図１８ｅ】図１８ａのＩＩ−ＩＩ線に沿った概略断面概略平面図。
【図１８ｆ】図１８ａのＩＩＩ−ＩＩＩ線に沿った概略断面図。
【図１９ａ】本発明の第５の実施態様におけるメモリセルアレイの製造方法の概略図。
【図１９ｂ】本発明の第５の実施態様におけるメモリセルアレイの製造方法の概略図。
【図１９ｃ】本発明の第５の実施態様におけるメモリセルアレイの製造方法の概略図。
【図２０ａ】本発明の第５の実施態様におけるメモリセルアレイの製造方法の概略図。
【図２０ｂ】本発明の第５の実施態様におけるメモリセルアレイの製造方法の概略図。
【図２０ｃ】本発明の第５の実施態様におけるメモリセルアレイの製造方法の概略図。
【図２０ｄ】本発明の第５の実施態様におけるメモリセルアレイの製造方法の概略図。
【図２１ａ】本発明の第５の実施態様におけるメモリセルアレイの製造方法の概略図。
【図２１ｂ】本発明の第５の実施態様におけるメモリセルアレイの製造方法の概略図。
【図２１ｃ】本発明の第５の実施態様におけるメモリセルアレイの製造方法の概略図。
【図２１ｄ】本発明の第５の実施態様におけるメモリセルアレイの製造方法の概略図。
【図２２ａ】本発明の第５の実施態様におけるメモリセルアレイの製造方法の概略図。
【図２２ｂ】本発明の第５の実施態様におけるメモリセルアレイの製造方法の概略図。
【図２２ｃ】本発明の第５の実施態様におけるメモリセルアレイの製造方法の概略図。
【図２２ｄ】本発明の第５の実施態様におけるメモリセルアレイの製造方法の概略図。
【図２３ａ】本発明の第５の実施態様におけるメモリセルアレイの製造方法の概略図。
【図２３ｂ】本発明の第５の実施態様におけるメモリセルアレイの製造方法の概略図。
【図２３ｃ】本発明の第５の実施態様におけるメモリセルアレイの製造方法の概略図。
【図２３ｄ】本発明の第５の実施態様におけるメモリセルアレイの製造方法の概略図。
【図２４ａ】本発明の第５の実施態様におけるメモリセルアレイの製造方法の概略図。
【図２４ｂ】本発明の第５の実施態様におけるメモリセルアレイの製造方法の概略図。
【図２４ｃ】本発明の第５の実施態様におけるメモリセルアレイの製造方法の概略図。
【図２４ｄ】本発明の第５の実施態様におけるメモリセルアレイの製造方法の概略図。
【図２５ａ】本発明の第５の実施態様におけるメモリセルアレイの製造方法の概略図。
【図２５ｂ】本発明の第５の実施態様におけるメモリセルアレイの製造方法の概略図。
【図２５ｃ】本発明の第５の実施態様におけるメモリセルアレイの製造方法の概略図。
【図２５ｄ】本発明の第５の実施態様におけるメモリセルアレイの製造方法の概略図。
【図２６ａ】本発明の第５の実施態様におけるメモリセルアレイの製造方法の概略図。
【図２６ｂ】本発明の第５の実施態様におけるメモリセルアレイの製造方法の概略図。
【図２６ｃ】本発明の第５の実施態様におけるメモリセルアレイの製造方法の概略図。
【図２６ｄ】本発明の第５の実施態様におけるメモリセルアレイの製造方法の概略図。
【図２７ａ】本発明の第５の実施態様におけるメモリセルアレイの製造方法の概略図。
【図２７ｂ】本発明の第５の実施態様におけるメモリセルアレイの製造方法の概略図。
【図２７ｃ】本発明の第５の実施態様におけるメモリセルアレイの製造方法の概略図。
【図２７ｄ】本発明の第５の実施態様におけるメモリセルアレイの製造方法の概略図。
【図２８ａ】本発明の第５の実施態様におけるメモリセルアレイの製造方法の概略図。
【図２８ｂ】本発明の第５の実施態様におけるメモリセルアレイの製造方法の概略図。
【図２８ｃ】本発明の第５の実施態様におけるメモリセルアレイの製造方法の概略図。
【図２８ｄ】本発明の第５の実施態様におけるメモリセルアレイの製造方法の概略図。
【符号の説明】
【００６８】
１・・・ シリコン半導体基板、５，１５，２５・・・ 窒化ケイ素層、３０，６０・・・ 酸化ケイ素層、４０・・・ ゲート誘電体層、５０，７０・・・ ポリシリコン層、１
００・・・ 絶縁層
【図１ａ】
2008066724.tif 000003
【図１ｂ】
2008066724.tif 000004
【図１ｃ】
2008066724.tif 000005
【図１ｄ】
2008066724.tif 000006
【図１ｅ】
2008066724.tif 000007
【図１ｆ】
2008066724.tif 000008
【図２ａ】
2008066724.tif 000009
【図２ｂ】
2008066724.tif 000010
【図２ｃ】
2008066724.tif 000011
【図２ｄ】
2008066724.tif 000012
【図２ｅ】
2008066724.tif 000013
【図２ｆ】
2008066724.tif 000014
【図３ａ】
2008066724.tif 000015
【図３ｂ】
2008066724.tif 000016
【図３ｃ】
2008066724.tif 000017
【図３ｄ】
2008066724.tif 000018
【図３ｅ】
2008066724.tif 000019
【図３ｆ】
2008066724.tif 000020
【図４ａ】
2008066724.tif 000021
【図４ｂ】
2008066724.tif 000022
【図４ｃ】
2008066724.tif 000023
【図４ｄ】
2008066724.tif 000024
【図４ｅ】
2008066724.tif 000025
【図４ｆ】
2008066724.tif 000026
【図５ａ】
2008066724.tif 000027
【図５ｂ】
2008066724.tif 000028
【図５ｃ】
2008066724.tif 000029
【図５ｄ】
2008066724.tif 000030
【図５ｅ】
2008066724.tif 000031
【図５ｆ】
2008066724.tif 000032
【図６ａ】
2008066724.tif 000033
【図６ｂ】
2008066724.tif 000034
【図６ｃ】
2008066724.tif 000035
【図６ｄ】
2008066724.tif 000036
【図６ｅ】
2008066724.tif 000037
【図６ｆ】
2008066724.tif 000038
【図７ａ】
2008066724.tif 000039
【図７ｂ】
2008066724.tif 000040
【図７ｃ】
2008066724.tif 000041
【図７ｄ】
2008066724.tif 000042
【図７ｅ】
2008066724.tif 000043
【図７ｆ】
2008066724.tif 000044
【図８ａ】
2008066724.tif 000045
【図８ｂ】
2008066724.tif 000046
【図８ｃ】
2008066724.tif 000047
【図８ｄ】
2008066724.tif 000048
【図８ｅ】
2008066724.tif 000049
【図８ｆ】
2008066724.tif 000050
【図９ａ】
2008066724.tif 000051
【図９ｂ】
2008066724.tif 000052
【図９ｃ】
2008066724.tif 000053
【図９ｄ】
2008066724.tif 000054
【図９ｅ】
2008066724.tif 000055
【図９ｆ】
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【図１０ａ】
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【図１０ｂ】
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【図１０ｃ】
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【図１０ｄ】
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【図１０ｅ】
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【図１０ｆ】
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【図１１ａ】
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【図１１ｂ】
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【図１１ｃ】
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【図１１ｄ】
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【図１１ｅ】
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【図１１ｆ】
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【図１２ａ】
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【図１２ｂ】
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【図１２ｃ】
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【図１２ｄ】
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【図１２ｅ】
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【図１２ｆ】
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【図１３ａ】
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【図１３ｂ】
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【図１３ｃ】
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【図１３ｄ】
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【図１３ｅ】
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【図１３ｆ】
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【図１４ａ】
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【図１４ｂ】
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【図１４ｃ】
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【図１４ｄ】
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【図１４ｅ】
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【図１４ｆ】
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【図１５ａ】
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【図１５ｂ】
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【図１５ｃ】
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【図１５ｄ】
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【図１５ｅ】
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【図１５ｆ】
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【図１６ａ】
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【図１６ｂ】
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【図１６ｃ】
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【図１６ｄ】
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【図１６ｅ】
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【図１６ｆ】
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【図１７ａ】
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【図１７ｂ】
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【図１７ｃ】
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【図１７ｄ】
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【図１７ｅ】
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【図１７ｆ】
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【図１８ａ】
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【図１８ｂ】
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【図１８ｃ】
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【図１８ｄ】
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【図１８ｅ】
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【図１８ｆ】
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【図１９ａ】
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【図１９ｂ】
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【図１９ｃ】
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【図２０ａ】
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【図２０ｂ】
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【図２０ｃ】
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【図２０ｄ】
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【図２１ａ】
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【図２１ｂ】
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【図２１ｃ】
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【図２１ｄ】
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【図２２ａ】
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【図２２ｂ】
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【図２２ｃ】
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【図２２ｄ】
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【図２３ａ】
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【図２３ｂ】
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【図２３ｃ】
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【図２３ｄ】
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【図２４ａ】
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【図２４ｂ】
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【図２４ｃ】
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【図２４ｄ】
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【図２５ａ】
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【図２５ｂ】
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【図２５ｃ】
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【図２５ｄ】
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【図２６ａ】
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【図２６ｂ】
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【図２６ｃ】
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【図２６ｄ】
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【図２７ａ】
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【図２７ｂ】
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【図２７ｃ】
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【図２７ｄ】
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【図２８ａ】
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【図２８ｂ】
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【図２８ｃ】
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【図２８ｄ】
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