(57)【要約】【課題】  微細化および低コストでの製造が可能な半導体記憶装置を提供する。【解決手段】  第１選択トランジスタ２２は、一端がセルトランジスタ列の一端と接続され、積層された第１導電膜５２と電極間絶縁膜５３と第２導電膜５４と、ソース／ドレイン拡散層５５と、を有する。第２選択トランジスタ２３は、第１選択トランジスタの他端とビット線１５との間に接続され、積層された第１導電膜６２と電極間絶縁膜６３と第２導電膜６４と、ソース／ドレイン拡散層６５と、を有する。第３選択トランジスタ１３は、セルトランジスタ列の他端とソース線との間に接続される。第１、第２選択トランジスタの一方において第１導電膜と第２導電膜とが接続され、他方において第１導電膜と第２導電膜とが電気的に分離されている。第１、第２選択トランジスタの他方の第２導電膜は、別の選択トランジスタの第１導電膜と接続されている。【選択図】      図３
2008187051.tif 000002
【特許請求の範囲】
【請求項１】
電気的に直列接続され、電気的に情報の記録および消去が可能な複数のメモリセルトランジスタを含んだ第１セルトランジスタ列と、
一端が前記第１セルトランジスタ列の一端と電気的に接続され、半導体基板の上方において積層された第１導電膜と電極間絶縁膜と第２導電膜と、ソース／ドレイン拡散層と、を有する第１選択トランジスタと、
前記第１選択トランジスタの他端とビット線との間に電気的に接続され、前記半導体基板の上方において積層された第１導電膜と電極間絶縁膜と第２導電膜と、ソース／ドレイン拡散層と、を有する第２選択トランジスタと、
前記第１セルトランジスタ列の他端とソース線との間に電気的に接続された第３選択トランジスタと、
を具備し、
前記第１、第２選択トランジスタの一方において前記第１導電膜と前記第２導電膜とが接続され、他方において前記第１導電膜と前記第２導電膜とが電気的に分離されており、
前記第１、第２選択トランジスタの他方の一部を構成する前記第２導電膜は、前記第１、第２選択トランジスタとは別の選択トランジスタの第１導電膜と接続されている、
ことを特徴とする半導体記憶装置。
【請求項２】
電気的に直列接続され、電気的に情報の記録および消去が可能な複数のメモリセルトランジスタを含んだ第２セルトランジスタ列と、
一端が前記第２セルトランジスタ列の一端と電気的に接続され、半導体基板の上方において積層された第１導電膜と電極間絶縁膜と第２導電膜と、ソース／ドレイン拡散層と、を有する第４選択トランジスタと、
前記第４選択トランジスタの他端と前記ビット線との間に電気的に接続され、前記半導体基板の上方において積層された第１導電膜と電極間絶縁膜と第２導電膜と、ソース／ドレイン拡散層と、を有する第５選択トランジスタと、
前記第２セルトランジスタ列の他端と前記ソース線との間に電気的に接続された第６選択トランジスタと、
を具備し、
前記第１選択トランジスタの前記第２導電膜と前記第４選択トランジスタの前記第２導電膜とが接続されており、前記第２選択トランジスタの前記第２導電膜と前記第５選択トランジスタの前記第２導電膜とが接続されており、
前記第２選択トランジスタと第４選択トランジスタにおいて前記第１導電膜と前記第２導電膜とが接続され、
前記第１選択トランジスタと前記第５選択トランジスタにおいて前記第１導電膜と前記第２導電膜とが電気的に分離されている、
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第１セルトランジスタ列を前記ビット線と電気的に接続させる際、前記第１、第４選択トランジスタの前記第２導電膜に前記第１選択トランジスタをオンさせるに足る電位が印加され、前記第２、第５選択トランジスタの前記第２導電膜に前記第２選択トランジスタをオンさせるに足る大きさ以上で且つ前記第５選択トランジスタをオンさせるに足る大きさ未満の電位が印加され、
前記第２セルトランジスタ列を前記ビット線と接続させる際、前記第１、第４選択トランジスタの前記第２導電膜に前記第４選択トランジスタをオンさせるに足る大きさ以上で且つ前記第１選択トランジスタをオンさせるに足る大きさ未満の電位が印加され、前記第２、第５選択トランジスタの前記第２導電膜に前記第５選択トランジスタをオンさせるに足る大きさの電位が印加される、
ことを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
電気的に直列接続された第１選択トランジスタと第２選択トランジスタと電気的に情報の記録および消去が可能な複数のメモリセルトランジスタと第３選択トランジスタとをそれぞれが含んだ第１ＮＡＮＤストリングおよび第２ＮＡＮＤストリングと、
前記第３選択トランジスタ側において前記第１、第２ＮＡＮＤストリングと電気的に接続されたソース線と、
を具備し、
前記第１選択トランジスタの各々は、半導体基板の上方において積層された第１導電膜と電極間絶縁膜と第２導電膜と、ソース／ドレイン拡散層と、を有し、
前記第２選択トランジスタの各々は、半導体基板の上方において積層された第１導電膜と電極間絶縁膜と第２導電膜と、ソース／ドレイン拡散層と、を有し、
前記第２導電膜は、前記第１、第２ＮＡＮＤストリング間で共用され、
前記第１、第２ＮＡＮＤストリングは前記第１選択トランジスタ側において１つのビット線と電気的に接続され、
前記第１ＮＡＮＤストリングの前記第２選択トランジスタおよび前記第２ＮＡＮＤストリングの前記第１選択トランジスタにおいて前記第１導電膜と前記第２導電膜とが接続され、前記第１ＮＡＮＤストリングの前記第１選択トランジスタおよび前記第２ＮＡＮＤストリングの前記第２選択トランジスタにおいて前記第１導電膜と前記第２導電膜とが電気的に分離されている、
ことを特徴とする半導体記憶装置。
【請求項５】
前記第１ＮＡＮＤストリングの前記メモリセルトランジスタを前記ビット線と接続させる際、前記第１選択トランジスタの前記第２導電膜に前記第１ＮＡＮＤストリングの前記第１選択トランジスタをオンさせるに足る大きさの電位が印加され、前記第２選択トランジスタの前記第２導電膜に前記第１ＮＡＮＤストリングの前記第２選択トランジスタをオンさせるに足る大きさ以上で且つ前記第２ＮＡＮＤストリングの前記第２選択トランジスタをオンさせるに足る大きさ未満の電位が印加され、
前記第２ＮＡＮＤストリングの前記メモリセルトランジスタを前記ビット線と接続させる際、前記第１選択トランジスタの前記第２導電膜に前記第２ＮＡＮＤストリングの前記第１選択トランジスタをオンさせるに足る大きさ以上で且つ前記第１ＮＡＮＤストリングの前記第１選択トランジスタをオンさせるに足る大きさ未満の電位が印加され、前記第２選択トランジスタの前記第２導電膜に前記第２ＮＡＮＤストリングの前記第２選択トランジスタをオンさせるに足る大きさの電位が印加される、
ことを特徴とする請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、例えば、電極間絶縁膜を介して積層された浮遊ゲート電極と制御ゲート電極を有する積層ゲート型トランジスタを有する半導体記憶装置に関する。
【背景技術】
【０００２】
電気的に書き換え可能で且つ高集積化が可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュＥＥＰＲＯＭ（electrically erasable programmable read only memory）が知られている。ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリセルトランジスタは、半導体基板上に形成された「積層ゲート（スタックゲート）構造」を有している。積層ゲート構造は、基板上に積層された、トンネル絶縁膜と、電荷蓄積を目的とする浮遊ゲート電極層と、電極間絶縁膜と、制御ゲート電極層と、を有する。
【０００３】
複数個のメモリセルトランジスタが直列接続された構造と、この直列接続構造の両端にさらに直列接続された選択ゲートトランジスタとから、ＮＡＮＤストリングが構成される。さらに、複数のＮＡＮＤストリングが行方向に順次並べられることによりメモリセルアレイが構成される。同一行に属する選択ゲートトランジスタのゲート電極は相互に接続され、同一行に属するメモリセルトランジスタの制御ゲート電極は相互に接続される。
【０００４】
ＮＡＮＤストリング内の一端の選択ゲートトランジスタはソース線コンタクトプラグを介してソース線と接続され、他端の選択トランジスタはビット線コンタクトプラグを介してビット線と接続される。
【０００５】
ソース線から各ＮＡＮＤストリングに供給される電位は、どのＮＡＮＤストリングにおいても同じである。このため、ソース線と選択ゲートトランジスタ（ソース線側選択ゲートトランジスタ）とを接続するコンタクトプラグ（ソース線コンタクトプラグ）は、複数のソース線側選択ゲートトランジスタの活性領域に亘っていても構わない。よって、ソース線コンタクトプラグの形成に対しては、微細化が進んでも、それほど制限が課されない。
【０００６】
一方、ビット線は、ＮＡＮＤストリングごとに独立して設けられるため、各ビット線は相互に絶縁されている必要がある。このため、ビット線と選択ゲートトランジスタ（ビット線側選択ゲートとランジスタ）とを接続するコンタクトプラグ（ビット線コンタクトプラグ）は、自身が接続されるべき活性領域以外の活性領域に達していてはならない。このため、ビット線コンタクトの形成は、微細化の進行に連れて、困難になっている。
【０００７】
この問題に対して、各ＮＡＮＤストリングに対して、相互に閾値の異なる直列接続された２つのビット線側選択ゲートトランジスタを設ける構造が提案されている。そして、２つのビット線側選択ゲートトランジスタを適切にオン・オフすることによって、行方向に隣接する２つのＮＡＮＤストリングの一方のみをビット線と電気的に接続することができる。この技術を用いれば、隣接する２つのＮＡＮＤストリングで１つのビット線を共用することができる。よって、２つのＮＡＮＤストリングに対して１つのコンタクトプラグを共用することが可能となり、ビット線コンタクトプラグの形成に対する制限が緩和される。したがって、半導体記憶装置のより一層の微細化が可能となる。
【０００８】
閾値が相互に異なる２つのビット線側選択ゲートトランジスタは、２つのゲートトランジスタのチャネル領域に異なる不純物を注入することによって実現される。しかしながら、選択ゲートトランジスタのチャネル領域の面積は微細化に伴って非常に小さい。このように、微細な領域に２種の異なる不純物を注入することは、精密な処理が必要な処理装置が必要になるため、半導体記憶装置の製造コストの上昇に繋がる。
【０００９】
この出願の発明に関連する先行技術文献情報としては次のものがある。
【特許文献１】特開平06-275800号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、微細化および低コストでの製造が可能な半導体記憶装置を提供しようとするものである。
【課題を解決するための手段】
【００１１】
本発明の一態様による半導体記憶装置は、（１）電気的に直列接続され、電気的に情報の記録および消去が可能な複数のメモリセルトランジスタを含んだ第１セルトランジスタ列と、（２）一端が前記第１セルトランジスタ列の一端と電気的に接続され、半導体基板の上方において積層された第１導電膜と電極間絶縁膜と第２導電膜と、ソース／ドレイン拡散層と、を有する第１選択トランジスタと、（３）前記第１選択トランジスタの他端とビット線との間に電気的に接続され、前記半導体基板の上方において積層された第１導電膜と電極間絶縁膜と第２導電膜と、ソース／ドレイン拡散層と、を有する第２選択トランジスタと、（４）前記第１セルトランジスタ列の他端とソース線との間に電気的に接続された第３選択トランジスタと、を具備し、前記第１、第２選択トランジスタの一方において前記第１導電膜と前記第２導電膜とが接続され、他方において前記第１導電膜と前記第２導電膜とが電気的に分離されており、前記第１、第２選択トランジスタの他方の一部を構成する前記第２導電膜は、前記第１、第２選択トランジスタとは別の選択トランジスタの第１導電膜と接続されている、ことを特徴とする。
【００１２】
本発明の一態様による半導体記憶装置は、（１）電気的に直列接続された第１選択トランジスタと第２選択トランジスタと電気的に情報の記録および消去が可能な複数のメモリセルトランジスタと第３選択トランジスタとをそれぞれが含んだ第１ＮＡＮＤストリングおよび第２ＮＡＮＤストリングと、（２）前記第３選択トランジスタ側において前記第１、第２ＮＡＮＤストリングと電気的に接続されたソース線と、を具備し、前記第１選択トランジスタの各々は、半導体基板の上方において積層された第１導電膜と電極間絶縁膜と第２導電膜と、ソース／ドレイン拡散層と、を有し、前記第２選択トランジスタの各々は、半導体基板の上方において積層された第１導電膜と電極間絶縁膜と第２導電膜と、ソース／ドレイン拡散層と、を有し、前記第２導電膜は、前記第１、第２ＮＡＮＤストリング間で共用され、前記第１、第２ＮＡＮＤストリングは前記第１選択トランジスタ側において１つのビット線と電気的に接続され、前記第１ＮＡＮＤストリングの前記第２選択トランジスタおよび前記第２ＮＡＮＤストリングの前記第１選択トランジスタにおいて前記第１導電膜と前記第２導電膜とが接続され、前記第１ＮＡＮＤストリングの前記第１選択トランジスタおよび前記第２ＮＡＮＤストリングの前記第２選択トランジスタにいおいて前記第１導電膜と前記第２導電膜とが電気的に分離されている、ことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、微細化および低コストでの製造が可能な半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００１４】
以下に本発明の実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１５】
また、以下に示す各実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１６】
図１は、本発明の一実施形態に係る半導体記憶装置の主要部の構成を示す機能ブロック図である。図１に示すように、半導体記憶装置は、メモリセルアレイ１と制御回路２とを含む。
【００１７】
メモリセルアレイ１は、複数のＮＡＮＤストリング１０を含んでいる。ＮＡＮＤストリングは、直列接続された複数のメモリセルトランジスタ１１と、選択ゲート１２と、選択ゲートトランジスタ１３とからなる。複数のＮＡＮＤストリング１０が、ＮＡＮＤストリングの延びる方向と交わる方向（図の左右方向（行方向））に複数個設けられる。
【００１８】
各メモリセルトランジスタ１１は、いわゆる積層ゲート構造型のＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）からなる。積層ゲート構造のＭＯＳトランジスタは、後に詳述するように、トンネル絶縁膜、浮遊ゲート電極、電極間絶縁膜、制御ゲート電極、ソース／ドレイン拡散層を含む。各メモリセルトランジスタ１１は、浮遊ゲート電極に蓄えられる電子に応じて情報を記憶する。複数のメモリセルトランジスタ１１は、直列に接続されることによりメモリセル列を構成する。
【００１９】
各メモリセル列の一端は、選択ゲートトランジスタ１３の一端と接続される。選択ゲートトランジスタ１３は、通常のＭＯＳＦＥＴからなり、例えば積層ゲート構造型のＭＯＳＦＥＴの制御ゲート電極と浮遊ゲート電極を接続することによって実現することができる。選択ゲートトランジスタ１３の他端は、ソース線コンタクトプラグを介してソース線１４と接続される。
【００２０】
各メモリセル列の他端は、選択ゲート１２と接続される。選択ゲート１２は、メモリセル列の他端とビット線１５との電気的な接続、非接続を制御する。
【００２１】
選択ゲート１２は、直列接続された少なくとも２つの積層ゲート構造型の、選択ゲートＭＯＳＦＥＴ（以下、ＭＯＳＦＥＴをトランジスタと称する）２２、２３からなる。選択ゲートトランジスタ２２、２３も、トンネル絶縁膜、浮遊ゲート電極、電極間絶縁膜、制御ゲート電極、ソース／ドレイン拡散層を含んでいる。
【００２２】
後に詳述するように、１つのＮＡＮＤストリングにおいて、選択ゲートトランジスタ２２、２３のうち一方の制御ゲート電極と浮遊ゲート電極とが接続されている。選択ゲートトランジスタ２２の一端は、メモリセル列の他端と接続され、他端は選択ゲートトランジスタトランジスタ２３の一端と接続される。行方向において隣接する２つのＮＡＮＤストリングから１つの組が構成され、この組を構成するＮＡＮＤストリング内の２つの選択ゲートトランジスタ２３の各他端は、ビット線コンタクトプラグを介して同じビット線１５と接続される。
【００２３】
行方向において隣接する（同じ行に属する）メモリセルトランジスタ１１の各制御ゲート電極は、相互に接続される。行方向において隣接する（同じ行に属する）選択ゲートトランジスタ１３のゲート電極同士は接続される。行方向に隣接する（同じ行に属する）各選択ゲートトランジスタ２２の制御ゲート電極は相互に接続され、行方向に隣接する（同じ行に属する）各選択ゲートトランジスタ２３の制御ゲート電極は相互に接続される。
【００２４】
制御回路２は、デコーダ、センスアンプ、電位発生回路等の、外部からの信号に応じて所定のデータをメモリセルに書き込んだり、メモリセルから読み出したりするのに必要な複数の回路要素を有する。
【００２５】
選択ゲートトランジス１３のゲート電極、選択ゲートトランジスタ２２、２３の各制御ゲート電極、メモリセル１１の制御ゲート電極は、制御回路２と接続されている。そして、制御回路２（制御回路２内の電位発生回路）は、選択ゲートトランジスタ１３のゲート電極、選択ゲートトランジスタ２２の制御ゲート電極、選択ゲートトランジスタ２３の制御ゲート電極、メモリセル１１の制御ゲート電極に、行ごとに独立して１種のまたは２種以上の電位を印加可能な構成を有する。
【００２６】
ビット線コンタクトプラグおよびソース線コンタクトプラグは、列方向（ＮＡＤストリングの延びる方向）に隣接する２つのＮＡＮＤストリングで共有される。したがって、ビット線コンタクトプラグおよびソース線コンタクトプラグに対してＮＡＮＤストリングは対称構造を有する。
【００２７】
次に、図２、図３（ａ）、図３（ｂ）図３（ｃ）を参照して、本発明の一実施形態に係る半導体記憶装置の構造について説明する。図２は、本発明の一実施形態に係る半導体記憶装置の主要部の概略的な上面図である。図３（ａ）は、図２のＩＩＩＡ−ＩＩＩＡ線に沿った構造の主要部を概略的に示す断面図である。図３（ｂ）は、図２のＩＩＩＢ−ＩＩＩＢ線に沿った構造の主要部を概略的に示す断面図である。図３（ｃ）は、図２のＩＩＩＣ−ＩＩＩＣ線に沿った構造の主要部を概略的に示す断面図である。
【００２８】
図２、図３（ａ）、図３（ｂ）、図３（ｃ）に示すように、例えばシリコンからなる基板３１の表面にｎ型のウェル３２が形成される。ウェル３２内には、ｐ型のウェル３３が形成される。基板３１の表面には、素子分離絶縁膜３４が形成される。分離絶縁膜３４は、例えばＳＴＩ（shallow trench isolation）構造を有し、素子領域３５を区画し、基板３１の表面より突出し、図２において上下方向に伸びている。
【００２９】
素子領域３５内の基板３１上には、メモリセルトランジスタ１１、選択ゲートトランジスタ２２、２３が形成されている。
【００３０】
メモリセルトランジスタ１１は、少なくともトンネル絶縁膜４１、浮遊ゲート電極４２、電極間絶縁膜４３、制御ゲート電極４４を有する。
【００３１】
選択ゲートトランジスタ２２は、少なくともトンネル絶縁膜５１、浮遊ゲート電極５２、電極間絶縁膜５３、制御ゲート電極５４を有する。
【００３２】
選択ゲートトランジスタ２３は、少なくともトンネル絶縁膜６１、浮遊ゲート電極６２、電極間絶縁膜６３、制御ゲート電極６４を有する。
【００３３】
トンネル絶縁膜４１、５１、６１は、素子領域３５内の基板３１上に設けられ、例えばシリコン酸化膜から実質的に構成される。浮遊ゲート電極４２、５２、６２は、それぞれトンネル絶縁膜４１、５１、６１上に設けられ、下部は分離絶縁膜３４に対して自己整合的に形成され、上部は素子分離絶縁膜３４から突出し、例えば、導電性のポリシリコン膜から実質的に構成される。個々の浮遊ゲート電極４２、５２、６２は、全て、電気的に相互に独立している。
【００３４】
制御ゲート電極４４は電極間絶縁膜４３上に形成され、例えば導電性のポリシリコンから実質的に構成される。
【００３５】
制御ゲート電極５４、６４は、それぞれ電極間絶縁膜５３、５４上に形成され、例えば導電性のポリシリコンから実質的に構成される。制御ゲート電極５４、６４は、また、後述する、電極間絶縁膜５３、６３の除去部５６内で浮遊ゲート電極５２、６２上にそれぞれ形成される。
【００３６】
制御ゲート電極４４、５４、６４は、積層構造であっても良い。
【００３７】
行方向に隣接するセルトランジスタ１１の制御ゲート電極４４は、相互に接続され、行方向（図２の左右方向）に延伸している。同様に、行方向に隣接する選択ゲートトランジスタ２２の制御ゲート電極５４は相互に接続されるとともに行方向に延伸し、行方向に隣接する選択ゲートトランジスタ２３の制御ゲート電極６４は相互に接続されるとともに行方向に延伸している。
【００３８】
電極間絶縁膜４３、５３、６３は、それぞれ浮遊ゲート電極４２、５２、６２の表面を覆うとともに分離絶縁膜３４上に形成される。電極間絶縁膜４３、５３、６３は、各々が、例えば、積層されたシリコン酸化膜、シリコン窒化膜、シリコン酸化膜からなる。
【００３９】
電極間絶縁膜５３、６３は、以下に述べる法則に従って、一部に除去部５６を有する。除去部５６内において、電極間絶縁膜５３、６３が除去され、浮遊ゲート電極５２、６２の一部が露出し、この露出した部分に制御ゲート電極５４、６４がそれぞれ接している。除去部５６は、ある選択ゲートトランジスタ２２において浮遊ゲート電極５２と制御ゲート電極５４とを接続し、ある選択ゲートトランジスタ２３において浮遊ゲート電極６２と制御ゲート電極６４とを接続するために設けられる。
【００４０】
図１を用いて説明したように、１つのＮＡＮＤストリング１０内の選択ゲートトランジスタ２２、２３の一方において、浮遊ゲート電極５２、６２と、制御ゲート電極５４、６４と、がそれぞれ接続される。これに加えて、ビット線１５を共用する２つのＮＡＮＤストリング１０内の２つの選択ゲートトランジスタ２２の一方のみと２つの選択ゲートトランジスタ２３の一方のみにおいて、浮遊ゲート電極５２、６２と制御ゲート電極５４、６４とがそれぞれ接続される。以上の法則に従った接続を実現するために、あるＮＡＮＤストリング１０内の選択ゲートトランジスタ２２、２３の一方のみ、ビット線１５を共有する２つのＮＡＮＤストリング１０内の２つの選択ゲートトランジスタ２２の一方のみ、この２つのＮＡＮＤストリング１０内の２つの選択ゲートトランジスタ２３の一方のみ、に除去部５６が形成される。
【００４１】
除去部５６において、浮遊ゲート５２、６２と制御ゲート電極５４、６４がそれぞれ接続されれば、その具体的な構造は問われない。例えば、除去部５６の列方向（図２の上下方向）における長さは、例えば浮遊ゲート電極５２、６２の列方向の長さより小さく、このため、図３（ａ）から分かるように、浮遊ゲート電極５２、６２の両端に電極間絶縁膜５３、６３が残存するようにすることができる。しかしながら、除去部５６の列方向の長さは、浮遊ゲート電極５２、６２の列方向の長さと同じ、すなわち電極間絶縁膜５３、６３が、対象の選択ゲートトランジスタ２２、２３の全体に亘って除去されていても良い。
【００４２】
さらに、除去部５６内において、制御ゲート電極５２、６２の側面上の電極間絶縁膜５３、６３は、除去されていても良いし、残存していてもよい。図では、除去された状態を例示している。
【００４３】
上記のように、１つのＮＡＮＤストリング１０内の選択ゲートトランジスタ２２、２３の一方で、且つビット線１５を共用する２つのＮＡＮＤストリング１０内の２つの選択ゲートトランジスタ２２の一方と２つの選択ゲートトランジスタ２３の一方において、浮遊ゲート電極５２、６２と制御ゲート電極５４、６４とがそれぞれ接続される。この法則を維持していれば、ビット線１５を共用しない２つのＮＡＮＤストリング１０内の２つの選択ゲートトランジスタ２２同士、２つの選択ゲートトランジスタ２３同士は、この法則に縛られる必要はない。そこで、図２に示すように、除去部５６は、ビット線１５を共有しない２つのＮＡＮＤストリング１０内の２つの選択ゲートトランジスタ２２または２つの選択ゲートトランジスタ２３を覆うように形成されることが可能である。この手法を用いる場合、除去部５６の行方向（図２の左右方向）の長さは、ビット線１５を共用しない２つのＮＡＮＤストリング１０内の選択ゲートトランジスタ２２（または２３）の両端に達する。この技術によれば、行方向に沿って隣接する２つの選択ゲートトランジスタ２２（または２３）からなる組を１つの単位として、除去部５６が形成される組、除去部５６が形成されない組が交互に並ぶ。この技術によれば、除去部５６を効率よく形成することができる。
【００４４】
ソース／ドレイン領域４５、５５、６５は、それぞれトンネル絶縁膜４１、５１、６１の下方のチャネル領域を挟むように基板３１の表面に形成され、拡散された不純物からなる。相互に隣接するソース／ドレイン拡散層４５、５５、６５は、隣接するメモリセルトランジスタ１１、選択ゲートトランジスタ２２、２３により共用されている。
【００４５】
メモリセルトランジスタ１１および選択ゲートトランジスタ２２、２３の各ゲート構造（トンネル絶縁膜、浮遊ゲート電極、電極間絶縁膜、制御ゲート電極）の図３（ａ）における側面は、絶縁膜７１により覆われている。絶縁膜７１は、例えばシリコン酸化膜から実質的に構成される。
【００４６】
絶縁膜７１の表面、制御ゲート電極４４、５４、６４の上面、メモリセルトランジスタ１１および選択ゲートトランジスタ２２、２３相互の基板３１の表面は、絶縁膜７２により覆われている。絶縁膜７２は、例えばシリコン窒化膜から実質的に構成される。
【００４７】
絶縁膜７２上の全面には、層間絶縁膜７３が設けられる。層間絶縁膜７３は、例えば、ＢＰＳＧ（boron phosphorous silicate glass）等のシリコン酸化膜から実質的に構成される。層間絶縁膜７３の表面には、ビット線１５が設けられる。
【００４８】
選択ゲートトランジスタ２３の、選択ゲートトランジスタ２２と反対側のソース／ドレイン拡散層６５には、コンタクトプラグ７４が設けられている。プラグ７４は、ビット線１５の下面と接続されている。プラグ７４は、ビット線１５を共用する２つのＮＡＮＤストリング１０の活性領域３５に亘っている。
【００４９】
なお、図示しないが、ソース線１４と接続される選択ゲートトランジスタ１３も、セルトランジスタ１１、選択ゲートトランジスタ２２、２３と同様の積層ゲート構造のトランジスタから構成される。すなわち、基板３１上に、トンネル絶縁膜（ゲート絶縁膜）、浮遊ゲート電極、電極間絶縁膜、制御ゲート電極が順次積層される。トンネル絶縁膜の下方のチャネル領域を挟むように、基板３１の表面にソース／ドレイン領域が形成される。ソース／ドレイン領域の一方は、メモリセル列の端のセルトランジスタ１１のソース／ドレイン拡散層４５と共通とされ、他方は、コンタクトプラグを介してソース線１４と接続される。
【００５０】
全ての選択ゲートトランジスタ１３の電極間絶縁膜は、図３（ａ）の選択ゲートトランジスタ２２と同様に、一部が除去されている。そして、この除去された領域内で制御ゲート電極が浮遊ゲート電極と接続される。この結果、選択ゲートトランジスタ１３は、通常のＭＯＳトランジスタと同じ動作を行う。図２において、参照符号７５は、選択ゲートトランジスタ１３のゲート電極であり、同じ行に属する選択ゲートトランジスタ１３によって共用されている。
【００５１】
図２に示すように、メモリセルトランジスタ１１、選択ゲートトランジスタ１３、２２、２３からなる１つのＮＡＮＤストリング１０は、プラグ７４およびソース線１４用のプラグ（図示せぬ）に対して対象に設けられる。
【００５２】
次に、図４（ａ）、図４（ｂ）、図４（ｃ）乃至図１１（ａ）、図１１（ｂ）、図１１（ｃ）を参照して、図２、図３（ａ）、図３（ｂ）、図３（ｃ）の半導体記憶装置の製造方法について説明する。図４（ａ）、図５（ａ）、図６（ａ）、図７（ａ）、図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）は、図３（ａ）の構造を工程順に示している。図４（ｂ）、図５（ｂ）、図６（ｂ）、図７（ｂ）、図８（ｂ）、図９（ｂ）、図１０（ｂ）、図１１（ｂ）は、図３（ｂ）の構造を工程順に示している。図４（ｃ）、図５（ｃ）、図６（ｃ）、図７（ｃ）、図８（ｃ）、図９（ｃ）、図１０（ｃ）、図１１（ｃ）は、図３（ｃ）の構造を工程順に示している。
【００５３】
なお、ソース線１３と接続される選択ゲートトランジスタ１３の構造は、図示していないが、以下のことを除いて、選択ゲートトランジスタ２２、２３と同じである。異なるのは、選択ゲートトランジスタ２２、２３については、電極間絶縁膜４３が除去されるものと、されないものが混在するのに対して、全ての選択ゲートトランジスタ１３の電極間絶縁膜に開口（除去部）が形成されることである。よって、選択ゲートトランジスタ１３についての記述は省略する。しかしながら、各工程において、選択ゲートトランジスタ２２、２３の形成に用いられる膜の形成、除去、加工、不純物の注入等が、選択ゲートトランジスタ１３についても行われることにより、選択ゲートトランジスタ１３が選択ゲートトランジスタ２２、２３と同時に作製される。
【００５４】
図４（ａ）、図４（ｂ）、図４（ｃ）に示すように、基板３１の表面に、イオン注入によって、ウェル３２、３３が順次形成される。次に、メモリセルトランジスタ１１、選択ゲートトランジスタ２２、２３の閾値電圧制御のために、これらトランジスタのチャネル領域の形成予定位置に不純物が注入される。
【００５５】
次に、基板３１上の全面に、例えば熱酸化によって、絶縁膜４１ａが形成される。絶縁膜４１ａは、後の工程でパターニングされることによってトンネル絶縁膜４１、５１、６１となる膜である。次に、絶縁膜４１ａ上に、例えばＣＶＤ（chemical vapor deposition）、イオン注入等によって、導電膜４２ａが形成される。導電膜４２ａは、後の工程でパターニングされることによって浮遊ゲート４２、５２となる膜である。次に、電極膜４２ａ上に、例えばシリコン窒化膜からなるマスク材８１が形成される。
【００５６】
次に、図５（ａ）、図５（ｂ）、図５（ｃ）に示すように、リソグラフィ工程と、ＲＩＥ（reactive ion etching）等の異方性エッチングとにより、マスク材８１の分離絶縁膜３４の形成予定領域に開口が形成される。次に、このマスク材８１をマスクとして用いた、ＲＩＥ等の異方性エッチングによって、絶縁膜４２ａおよび導電膜４１ａを貫き且つ基板３１の表面の一部に達する溝が形成される。次に、この溝に、例えばＣＶＤ、ＣＭＰ（chemical mechanical polishing）によって、マスク材８１と同じ高さまで、分離絶縁膜３４を構成する絶縁膜が埋め込まれる。
【００５７】
次に、図６（ａ）、図６（ｂ）、図６（ｃ）に示すように、マスク材８１が除去される。次に、例えばＲＩＥ等を用いたエッチバックによって、分離絶縁膜３４の上面が、絶縁膜４１ａより若干高い位置まで下げられる。
【００５８】
次に、図７（ａ）、図７（ｂ）、図７（ｃ）に示すように、ここまでの工程で得られる構造上の全面に、例えばＣＶＤによって、絶縁膜４３ａが堆積される。この結果、絶縁膜４３ａは、分離絶縁膜３４の上面、導電膜４２ａの表面を覆う。絶縁膜４３ａは、後の工程でパターニングされることによって電極間絶縁膜４３、５３、６３となる膜である。
【００５９】
次に、図８（ａ）、図８（ｂ）、図８（ｃ）に示すように、絶縁膜４３ａ上の全面に、例えばＣＶＤによって、マスク材８２が形成される。次に、例えばリソグラフィ工程によって、マスク材８２の、電極間絶縁膜５３、６３が除去される予定の領域（除去部５６の形成予定領域）に開口８３が形成される。次に、マスク材８２をマスクとして用いたＲＩＥ等の異方性エッチングによって、絶縁膜４３ａの一部が除去される。この結果、除去部５６内において、電極膜４２ａが露出する。
【００６０】
次に、図９（ａ）、図９（ｂ）、図９（ｃ）に示すように、次に、マスク材８２が除去される。次に、ここまでの工程で得られる構造上の全面に、例えばＣＶＤによって、導電膜４４ａが形成される。導電膜４４ａは、後の工程でパターニングされることによって制御ゲート電極４４、５４、６４となる膜である。この工程において、導電膜４４ａは、除去部５６内で、材料膜４３ａの表面上に形成される。
【００６１】
次に、図１０（ａ）、図１０（ｂ）、図１０（ｃ）に示すように、例えばＣＶＤおよびリソグラフィ工程によって、導電膜４４ａ上に、セルトランジスタ１１、選択ゲートトランジスタ２２、２３、のゲート構造形成予定領域の上方に残存するパターンを有するマスク材（図示せぬ）が形成される。次に、このマスク材を用いて、例えばＲＩＥ等の異方性エッチングによって、導電膜４４ａ、絶縁膜４３ａ、導電膜４２ａ、絶縁膜４１ａの一部が除去される。この結果、トンネル絶縁膜４１、５１、６１、浮遊ゲート電極４２、５２、６２、電極間絶縁膜４３、５３、６３、制御ゲート電極４４、５４、６４が形成される。
【００６２】
次に、図１１（ａ）、図１１（ｂ）、図１１（ｃ）に示すように、制御ゲート電極４４、５４、６４をマスクとして用いたイオン注入によって、ソース／ドレイン領域４５、５５、６５が形成される。次に、ＣＶＤおよびエッチングによって、トンネル絶縁膜４１、５１、６１、浮遊ゲート電極４２、５２、６２、電極間絶縁膜４３、５３、６３、制御ゲート電極４４、５４、６４の側面上に絶縁膜７１が形成される。
【００６３】
次に、図３（ａ）、図３（ｂ）、図３（ｃ）に示すように、ここまでの工程によって得られる構造上の全面に、例えばＣＶＤによって絶縁膜７２、７３が順次形成される。次に、リソグラフィ工程と、ＲＩＥ等の異方性エッチングとによって、ビット線１５用の配線溝およびプラグ７４用の孔が形成される。次に、例えば、ＣＶＤ法によって、導電材料が埋め込まれることによって、ビット線１５およびプラグ７４が形成される。
【００６４】
次に、図１２乃至図１７を参照して、本発明の一実施形態に係る半導体記憶装置の動作について説明する。
【００６５】
図１２、図１５は、本発明の一実施形態に係る半導体記憶装置の動作時の一状態を示す平面図であり、図２の平面図に対応する。図１３、図１４は、それぞれ、図１２の１点鎖線に囲まれたＮＡＮＤストリング１０ａ、１０ｂの図３（ａ）に対応する断面図である。図１６、図１７は、それぞれ、図１５の１点鎖線に囲まれたＮＡＮＤストリング１０ａ、１０ｂの図３（ａ）に対応する断面図である。ＮＡＮＤストリング１０ａ、１０ｂは、ビット線１５を共有する。
【００６６】
図１３、図１６に示すように、ＮＡＮＤストリング１０ａの選択ゲートトランジスタ２２（２２ａ）の制御ゲート電極５４と浮遊ゲート電極５２とは分離され、選択ゲートトランジスタ２３（２３ａ）の制御ゲート電極６４と浮遊ゲート電極６２とは接続されている。一方、図１４、図１７に示すように、ＮＡＮＤストリング１０ｂの選択ゲートトランジスタ２２（２２ｂ）の制御ゲート電極５４と浮遊ゲート電極５２とは接続され、選択ゲートトランジスタ２３（２３ｂ）の制御ゲート電極６４と浮遊ゲート電極６２とは分離されている。
【００６７】
図１２乃至図１４は、ＮＡＮＤストリング１０ａが選択され、ＮＡＮＤストリング１０ｂが非選択とされるための状態を描いている。一方、図１６乃至図１７は、ＮＡＮＤストリング１０ａが非選択とされ、ＮＡＮＤストリング１０ｂが選択されるための状態を描いている。なお、図１３、図１４、図１６、図１７において、説明に必要な要素のみが示されており、その他の要素は省略されており、また、参照符号９１、９２はチャネルである。
【００６８】
まず、ＮＡＮＤストリング１０ａが選択される場合を説明する。図１２乃至図１４に示すように、制御ゲート電極５４には、制御回路２によって第１電位が供給される。第１電位は、制御ゲート電極５４、６４と浮遊ゲート電極５２、６２とがそれぞれ接続されている、されていないに関わらず選択ゲートトランジスタ２２ａ、２２ｂ、２３ａ、２３ｂをオンさせるに足る大きさの電位である。
【００６９】
一方、制御ゲート電極６４には、制御回路２によって、少なくとも第１電位より小さい第２電位が供給される。第２電位は、制御ゲート電極５４、６４と浮遊ゲート電極５２、６２とがそれぞれ接続されている選択ゲートトランジスタ２２ａ、２２ｂ、２３ａ、２３ｂをオンさせるに足る大きさ以上で、制御ゲート電極５４、６４と浮遊ゲート電極５２、６２とがそれぞれ接続されていない選択ゲートトランジスタ２２ａ、２２ｂ、２３ａ、２３ｂをオンさせるに足る大きさ未満の電位である。
【００７０】
第１電位、第２電位は、選択ゲートトランジスタ２２ａ、２２ｂ、２３ａ、２３ｂの各層の寸法、チャネル領域の不純物濃度等の様々な要因によって決定される。制御ゲート電極５４、６４と浮遊ゲート電極５２、６２とがそれぞれ接続されてない選択ゲートトランジスタ２２ａ、２２ｂ、２３ａ、２３ｂに印加されると、カップリングによって、浮遊ゲート電極５２、６２には、例えば、制御ゲート電極５４、６４への印加電位の半分の電位が生じる。この現象を利用して、第１電位は、その半分の電位でも選択ゲートトランジスタ２２ａ、２２ｂ、２３ａ、２３ｂをオンさせることができる電位、第２電位は、その半分の電位では選択ゲートトランジスタ２２ａ、２２ｂ、２３ａ、２３ｂをオンさせることができない電位、に設定される。例えば、浮遊ゲート電極５２、６２に１Ｖの電位が生じた場合に選択ゲートトランジスタ２２ａ、２２ｂ、２３ａ、２３ｂにチャネルが形成されるとすると、第１電位、第２電位は、それぞれ例えば２．４Ｖ、１、２Ｖとすることができる。
【００７１】
上記のような電位が印加されることによって、ＮＡＮＤストリング１０ａにおいては、図１３に示すように、選択ゲートトランジスタ２２ａ、２３ａがともにオンする。この結果、セルトランジスタ１１がビット線１５と電気的に接続される。書き込みの際にセルトランジスタ１１に印加される電位は、本発明の実施形態を用いない場合と同じである。
【００７２】
一方、ＮＡＮＤストリング１０ｂにおいては、図１４に示すように、選択ゲートトランジスタ２２ｂはオンするが、選択ゲートトランジスタ２３ｂはオンしない。このため、セルトランジスタ１１とビット線１５とは、電気的に分離されている。
【００７３】
次に、ＮＡＮＤストリング１０ｂが選択される場合を説明する。図１５乃至図１７に示すように、制御ゲート電極５４には第２電位が印加され、制御ゲート電極６４には第１電位が印加される。この結果、図１６に示すように、選択ゲートトランジスタ２３ｂはオンするが、選択ゲートトランジスタ２２ｂはオンしない。このため、ＮＡＮＤストリング１０ａにおいては、セルトランジスタ１１とビット線１５とは、電気的に分離されている。一方、図１７に示すように、選択ゲートトランジスタ２２ｂ、２３ｂはともにオンする。この結果、ＮＡＮＤストリング１０ｂにおいては、セルトランジスタ１１がビット線１５と電気的に接続される。
【００７４】
上記のように、第１、第２電位と除去部５６の有無の組み合わせによって、選択ゲートトランジスタ２２、２３のオン、オフが制御される。この制御が確実に行われるように、選択ゲートトランジスタ２２、２３は、少なくとも閾値電圧を含む特性が厳密に制御される必要がある。一方で、半導体記憶装置の微細化の進展に従って、特性を揃えることが困難になってきている。特に、除去部５６を有する選択ゲートトランジスタ２２、２３を制御ゲート電極５４、６４に第２電位（低い方の電位）を印加してオンさせる場合の動作マージンが小さい。このため、この動作を保証するための製造ばらつきに対するマージンが小さい。
【００７５】
そこで、閾値制御のためのチャネル領域の不純物濃度を異ならせることによって、選択ゲートトランジスタ２２、２３の閾値を異ならせる手法を用いることができる。上記の説明では、選択ゲートトランジスタ２２、２３の閾値電圧は同じ（例えば１Ｖ）である。これに対して、例えば、除去部５６を有する選択ゲートトランジスタ２２、２３の閾値のみをより低くする。こうすることによって、除去部５６を有する選択ゲートトランジスタ２２、２３が第２電位でオンしやすくなる。これにより、選択ゲートトランジスタ２２、２３の製造ばらつきに対するマージンを緩和できる。
【００７６】
このような構造は、例えば、図８（ａ）、図８（ｂ）、図８（ｃ）の工程で、除去部５６の形成後、マスク材８２の開口から導電膜４２ａを介してチャネル領域に不純物を注入することによって実現できる。この不純物は、注入されたチャネル領域を含んだ選択ゲートトランジスタ２２、２３の閾値を減ずるものが用いられる。
【００７７】
本発明の実施形態に係る半導体記憶装置によれば、２つのＮＡＮＤストリング１０が１つのビット線１５と接続される。このように、ビット線コンタクト７４の必要数を減ずることによって、半導体記憶装置の微細化が可能となる。
【００７８】
また、１つのＮＡＤストリングのメモリセルトランジスタの直列構造の一端が、直列接続された２つの積層ゲート構造型の選択ゲートトランジスタ２２、２３を介してビット線１５と接続される。また、１つのＮＡＮＤストリング１０内の選択ゲートトランジスタ２２、２３の一方で、且つ１つのビット線１５を共用する２つのＮＡＮＤストリング１０において２つの選択ゲートトランジスタ２２の一方と、２つの選択ゲートトランジスタ２３の一方を満たす選択ゲートトランジスタ２２、２３において、浮遊ゲート電極５２、６２と制御ゲート電極５４、６４とが接続される。そして、制御ゲート電極５４、６４に適切な電位を印加することによって、ビット線１５を共用する２つのＮＡＮＤストリング１０の一方のみがビット線１５と接続される。この構造は、高価な半導体製造装置を用いることなく従来のＮＡＮＤ型フラッシュメモリの製造工程を用いて実現できる。このため、製造コストの増大を招くことなく、２つのＮＡＮＤストリング１０で１つのビット線を共用することによって半導体装置を微細化できる。
【００７９】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【００８０】
【図１】本発明の一実施形態に係る半導体記憶装置の機能ブロック図。
【図２】本発明の一実施形態に係る半導体記憶装置の上面図。
【図３】図２の一部の断面図。
【図４】図３の半導体記憶装置の製造工程の一状態を示す断面図。
【図５】図４に続く工程での断面図。
【図６】図５に続く工程での断面図。
【図７】図６に続く工程での断面図。
【図８】図７に続く工程での断面図。
【図９】図８に続く工程での断面図。
【図１０】図９に続く断面図。
【図１１】図１０に続く工程での断面図。
【図１２】本発明の一実施形態に係る半導体記憶装置の動作時の一状態を示す平面図。
【図１３】図１２の一部の断面図。
【図１４】図１２の一部の断面図。
【図１５】本発明の一実施形態に係る半導体記憶装置の動作時の一状態を示す平面図。
【図１６】図１５の一部の断面図。
【図１７】図１５の一部の断面図。
【符号の説明】
【００８１】
１１…メモリセル、１３、２２、２３…選択ゲートトランジスタ、３１…基板、３２…ｎウェル、３３…ｐウェル、３４…分離絶縁膜、３５…素子領域、４１、５１、６１…トンネル絶縁膜、４２、５２、６２…浮遊ゲート電極、４３、５３、６３…電極間絶縁膜、４４、５４、６４…制御ゲート電極、４５、５５、６５…ソース／ドレイン領域、５６…除去部、７１…側壁絶縁膜、７２…絶縁膜、７３…層間絶縁膜、７４…コンタクトプラグ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2008187051.tif 000017
【図１６】
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【図１７】
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