(57)【要約】【課題】半導体装置におけるＳｉの粒界拡散を抑止できる金膜の形成技術を提供する。【解決手段】第１金膜を、先ず半導体基板の温度を２１０℃以下に管理して全金膜厚の５０％以上の層厚で蒸着する。その後、半導体基板の温度を第１金膜の蒸着温度以上、２７０℃以下の温度で、蒸着した第１金膜を熱処理する。その後に、第２金膜を全金膜厚に合わせて蒸着して形成する。このようにして形成された金膜２０は、再結晶粒が大きく、その分結晶粒界が少なくなり、金膜表面へのＳｉの粒界拡散が効果的に抑制され、ペレット付けの時の接合強度の向上を図ることができる。【選択図】図７
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【特許請求の範囲】
【請求項１】
半導体基板の一方の面に金膜が形成され、前記半導体基板の他方の面に半導体素子が形成された半導体装置の製造方法であって、
前記金膜の形成工程は、
（ａ）前記半導体基板の一方の面に、全金膜の厚さの５０％以上の厚さで最初の金膜を形成する工程と、
（ｂ）前記（ａ）工程の後、前記半導体基板の温度を、前記最初の金膜を前記半導体基板に形成した温度以上、２７０℃以下にして、前記最初の金膜の熱処理をする工程と、
（ｃ）前記（ｂ）工程の後、前記最初の金膜の上部に、最初の金膜以降の金膜を形成する工程とを、
有することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板の一方の面に金膜が形成され、前記半導体基板の他方の面に半導体素子が形成された半導体装置の製造方法であって、
前記金膜の形成工程は、
（ａ）前記半導体基板の一方の面に、前記半導体基板の温度を１６０℃以上、２１０℃以下にして、全金膜の厚さの５０％以上の厚さで第１金膜を蒸着する工程と、
（ｂ）前記（ａ）工程の後、前記半導体基板の温度を、前記第１金膜を前記半導体基板に蒸着した温度以上、２７０℃以下にして、前記第１金膜の熱処理をする工程と、
（ｃ）前記（ｂ）工程の後、前記半導体基板の温度を１６０℃以上、２１０℃以下にして、前記第１金膜の上部に第２金膜を蒸着する工程とを、
有することを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板の一方の面に形成された金膜を介してリードフレームに接合された半導体装置の製造方法であって、
前記金膜の形成工程は、
（ａ）前記半導体基板の一方の面に、前記半導体基板の温度を１６０℃以上、２１０℃以下にして、全金膜の厚さの５０％以上の厚さで第１金膜を蒸着する工程と、
（ｂ）前記（ａ）工程の後、前記半導体基板の温度を、前記第１金膜を前記半導体基板に蒸着した温度以上、２７０℃以下にして、前記第１金膜の熱処理をする工程と、
（ｃ）前記（ｂ）工程の後、前記半導体基板の温度を１６０℃以上、２１０℃以下にして、前記第１金膜の上部に第２金膜を蒸着する工程とを、
有することを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板に形成された半導体素子を、別の半導体基板で覆う構成の半導体装置の製造方法であって、
前記半導体素子を覆うに際しては、前記別の半導体基板の一方の面に形成した金膜を用いて接合を行い、
前記金膜は、
（ａ）前記別の半導体基板の一方の面に、前記別の半導体基板の温度を２１０℃以下にして、全金膜の厚さの５０％以上の厚さで第１金膜を蒸着する工程と、
（ｂ）前記（ａ）工程の後、前記別の半導体基板の温度を、前記第１金膜を前記別の半導体基板に蒸着した温度以上、２７０℃以下にして、前記第１金膜の熱処理をする工程と、
（ｃ）前記（ｂ）工程の後、前記別の半導体基板の温度を２１０℃以下にして、前記第１金膜の上部に第２金膜を蒸着する工程とを経て形成されることを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板に形成された可動デバイス部を、別の半導体基板で覆う構成の半導体装置の製造方法であって、
前記可動デバイス部を覆うに際しては、前記別の半導体基板の一方の面に形成した金膜を用いて接合を行い、
前記金膜は、
（ａ）前記別の半導体基板の一方の面に、前記別の半導体基板の温度を２１０℃以下にして、全金膜の厚さの５０％以上の厚さで第１金膜を蒸着する工程と、
（ｂ）前記（ａ）工程の後、前記別の半導体基板の温度を、前記第１金膜を前記別の半導体基板に蒸着した温度以上、２７０℃以下にして、前記第１金膜の熱処理をする工程と、
（ｃ）前記（ｂ）工程の後、前記別の半導体基板の温度を２１０℃以下にして、前記第１金膜の上部に第２金膜を蒸着する工程とを経て形成されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に、その半導体基板の一方の面側に金電極等の金膜を有する半導体装置に適用して有効な技術である。
【背景技術】
【０００２】
以下に説明する技術は、本発明を完成するに際し、本発明者によって検討されたものであり、その概要は次のとおりである。
【０００３】
本発明者は、既に特許文献１に、半導体基板の裏面側に金（Ａｕ）を含む電極を形成するに際し、第１金膜を裏面金電極の全体の厚さの５０％以上の厚さで形成し、その後に第１金膜の上部に第２金膜を形成することで、裏面電極表面へのＳｉ拡散を防止してボンディング時における接合性を向上させ得ることを開示した。
【０００４】
また、非特許文献１には、金薄膜中のＳｉ粒界拡散に関する報告が見られる。薄膜応力成長の初期段階の物性モデル検証に関しては、非特許文献２がある。薄膜成長過程での粒界拡散による応力緩和をモデル化して検証したものとしては、非特許文献３がある。非特許文献４、５には、蒸着を止めた際の応力変化の検証について記載されている。非特許文献６には、蒸着中の半導体基板に複数のレーザー光を照射し、その反射レーザー光間隔から基板の曲率を求め、その曲率から蒸着膜応力を算出することについて記載されている。
【特許文献１】特開２００５−１９６３３号公報
【非特許文献１】A.Hiraki, M-A. Nicolet and J.W. Mayer, "LOW TEMPERATURE MIGRATION IN THIN LAYERS OF GOLD AND PLATINUM", App. Phy. Lett. Vol18, 178(1971)
【非特許文献２】W.D.Nix and B.M.Clemense, "Crystallite coalescence:A mechanism for intrinsic tensile stresses in thin Films", J. Mater. Res. 14, 3467(1999)
【非特許文献３】E. Chason, B.W. Sheldon, and L. B. Freund, J. A. Floro and S. J. Hearne, "Origin of Compressive Residual Stress in Polycrystalline Thin Films", J.A.Floro,S.J.Hearne, Phys. Rev. Lett. 88, 156103(2002)
【非特許文献４】A.L.Shull and F.Spaepen, J. Appl. Phys. 80, 6243(1996).
【非特許文献５】E. Chason, B.W. Sheldon, and L. B. Freund, J. A. Floro and S. J. Hearne, J.A.Floro,S.J.Hearne, Phys. Rev. Lett. 88, 156103(2002)
【非特許文献６】E. Chason and J. A. Floro, "Measurement of the curvature of a surface using parallel light beams", US patent, 5,912,738, 1999.
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、上記特許文献１に開示の技術では、まだ以下の課題があることを本発明者は見出した。
【０００６】
特許文献１に開示の技術では、半導体基板裏面の金電極形成プロセスは、真空蒸着装置内で次のようにして行なわれる。すなわち、第１金膜を０．６〜０．９μｍの厚さで蒸着し、その後に蒸着装置内でランプヒータにより熱処理（４３５℃：装置設定温度）して、さらに第２金膜を０．３μｍの厚さで蒸着して金電極の形成が行われる。
【０００７】
裏面電極形成後は、半導体基板であるウエハをダイシングして各半導体チップに個片化し、各半導体チップはＡｕ−Ｓｉ共昌接合法にてリードフレームと接合させられていた。
【０００８】
かかる特許文献１に開示の方法では、熱処理温度とは、熱処理時の装置設定温度を指していた。半導体基板（ウエハ）の実際の温度ではなかった。しかし、この方法では、実際には、温度を測る熱伝対のウエハ面に対する位置等が微妙に異なり、装置毎によって基板の実温度が変化してしまう。かかる方法で形成された金蒸着膜は、量産における装置、条件等のバラツキにより、成膜後の金表面が赤褐色に酸化して変色する現象が散見された。
【０００９】
そうした赤褐色部を示す金電極を有する半導体チップ（ペレットとも言う）では、組立時のペレット付け（ダイボンディング）工程、および完成品の信頼度試験（温度サイクル試験）にて、ペレット裏面とリードフレーム間の接合強度が低下していた。すなわち、接合強度の低下による剪断強度不良が起きていた。かかる剪断強度不良品は、良品に比べて裏面電極−ダイパッド間の抵抗が大きく、オーミック性が損なわれ、選別時の電気的特性不良となる可能性が高い。
【００１０】
また、かかる剪断強度の小さいものは、剥離させた際のＳｉ残り率が小さかった。すなわち、ペレットに横方向から応力を加え剥離させた場合、ペレットを構成する半導体であるＳｉがダイパッド上に残る筈であるが、しかし、剪断強度の小さいものは、裏面電極部が剥離の起点となり、ダイパッド上に残存するＳｉの面積が小さくなるのである。
【００１１】
ここで「剪断強度」とは、半導体チップ（ペレット、タブ）をダイパッド（タブフレーム）上に接着した後、ペレットに横方向から応力を加えてペレットが剥離に至る際の強度を言い、「Ｓｉ残り率」とは剥離した際のペレット面積に対するダイパッド上に残存するＳｉの面積の割合を言うものとする。
【００１２】
かかる剪断強度の低下は、金膜表面に粒界拡散するＳｉが原因であることを、特許文献１では突き止めた。そこで、かかる粒界拡散によるＳｉを抑制するため、特許文献１では、金電極を形成するに際し、第１金膜を金膜の厚さの５０％以上に厚く形成したり、あるいは第１金膜の形成に際してアモルファスに近い状態で金膜を成長させて粒界を減少させることを提案した。しかし、依然として、前述のような表面が変色した金蒸着膜による不良の発生が続いていた。
【００１３】
そこで、本発明者は、Ｓｉの粒界拡散をより効果的に抑制する対策が必要と考えた。
【００１４】
本発明の目的は、半導体装置におけるＳｉの粒界拡散を抑制できる金膜の形成技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１７】
すなわち、ダイボンディング等に際してボンディング接合部を形成する金電極等の金膜を複数回に分けて成膜するに際して、半導体基板の実温度を管理して全金膜の厚さの５０％以上の厚さで第１の金膜を成膜し、その後に熱処理により再結晶化して結晶粒を大きくすることで、結果として粒界数を少なく抑えてＳｉの粒界拡散を抑制する。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
本発明では、金膜におけるＳｉの拡散経路となる粒界を少なくすることができるので、Ｓｉの拡散に基づくＡｕ−Ｓｉ共晶接合の強度低下を防止し、接続信頼性を確保することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する場合がある。
【００２１】
（実施の形態１）
図１は、本発明の一実施の形態である半導体装置の製造方法を模式的に示す要部断面図で、ＭＯＳ型電界効果型トランジスタを例に挙げて示したものである。図２は、本発明の一実施の形態である半導体装置の製造方法を模式的に示す要部斜視図で、図１に示す構成のトランジスタをリードフレームにダイボンディングした状態を示す。図３は、本発明の一実施の形態である半導体装置の製造方法を模式的に示す要部断面図で、図２に示す構成を図２のＡ−Ａ線で切断した場合を示している。図４は、金膜の形成方法を模式的に示す断面説明図である。
【００２２】
本実施の形態では、ＮＭＯＳ型電界効果トランジスタ（ＮＭＯＳ  field effect transistor）１０ａを例に挙げて、本発明の半導体装置１０の製造方法について説明する。尚、以下の説明では、ＮＭＯＳ型電界効果トランジスタをＮＭＯＳＦＥＴと略記する。
【００２３】
かかるＮＭＯＳＦＥＴ１０ａは、Ｐ＋型の半導体基板（シリコンウエハ、あるいはウエハとも呼ぶ）１１を用い、その上に、Ｐ−のエピタキシャル層１２を形成する。素子間の分離は、図１に示すように、ＬＯＣＯＳ（local oxidation of silicon）によるフィールド酸化膜１３を用いる。一旦窒化シリコン(Ｓｉ３Ｎ４)を堆積し、その後に素子分離領域のみ窒化シリコンを除去して、素子分離領域に厚いフィールド酸化膜１３を形成する。
【００２４】
素子形成領域の窒化シリコンを除去後、その部分にゲート酸化膜１３ａを形成し、さらにゲート電極１４を形成する。かかるゲート電極１４上には、さらに層間絶縁膜１５ａを設ける。
【００２５】
一方、ゲート電極１４を挟んで両側の領域には、Ｎ＋拡散層１６ａを形成する。層間絶縁膜１５ａ、フィールド酸化膜１３をエッチングしてＮ＋拡散層１６ａに至るコンタクトホールを形成する。コンタクトホール内に導電性部材を充填して、それぞれソース電極１７、ドレイン電極１８を設ける。
【００２６】
Ｎ＋拡散層１６ａの間には、図１に示すように、Ｎ−拡散層１６ｂを設ける。さらに、表面側には保護膜１５ｂを設け、半導体基板１１の裏面側には金膜２０を設ける。このように、半導体装置１０では、半導体基板１１の一方の面側に金膜２０が形成され、他方の面側に素子が形成された構成となっている。
【００２７】
このように構成されたＮＭＯＳＦＥＴ１０ａからなる半導体装置１０は、半導体基板（ウエハ、シリコンウエハ）１１上に複数形成され、ダイシングにより個々の半導体チップ（ペレットとも言う）１９に個別化される。かかる半導体チップ１９は、図２、３に示すように、例えば、リードフレーム３０のダイパッド（フレームとも言う）３０ａ上にダイボンディングされる。
【００２８】
ダイボンディングに際しては、ダイパッド３０ａ上の銀メッキ層３１上に、半導体チップ１９の裏面に形成した金膜２０を、窒素雰囲気中で３８０℃〜４５０℃に加熱して、ダイパッド３０ａに押しつけながら溶着して行われる。その際、Ａｕ−Ｓｉ共晶合金層３２が形成され、さらにＡｇとも合金を作りながら接合される。
【００２９】
すなわち、半導体チップ１９は、半導体基板１１の一方の面側に形成された金膜２０を介して、リードフレーム３０上のダイパッド３０ａに接合されているのである。さらに、半導体チップ１９とリードフレーム３０とは、金線４０ａ等のワイヤボンディング４０により接続されている。
【００３０】
かかる構成の金膜２０は、図４に示すように、半導体基板の裏面に複数回に分けて蒸着させられる。例えば、最初の蒸着金膜と、その後に蒸着される最初の蒸着金膜以降の蒸着金膜とから構成されている。
【００３１】
以下の説明では、最初の金膜として第１金膜２０ａを、第１金膜２０ａ上に蒸着する最初の金膜以降の金膜として第２金膜２０ｂを、それぞれ形成する場合を例に挙げて説明する。しかし、かかる最初の金膜以降の蒸着金膜は、３回以上の複数回に適宜に分けて形成しても一向に構わない。
【００３２】
第１金膜２０ａは、金膜２０の厚さの５０％以上、より好ましくは７５％以上の厚さに形成する。かかる厚さに第１金膜２０ａを形成しておくと、先の特許文献１に開示の如く、その後に第１金膜２０ａ、第２金膜２０ｂを熱処理しても、粒界拡散によるＳｉの金膜２０表面への拡散を抑制することができるのである。
【００３３】
例えば、第１金膜２０ａを、半導体基板１１の温度を２１０℃以下、１６０℃以上にして、０．４μｍ蒸着する。その後、第１金膜２０ａを、第１金膜２０ａの蒸着温度以上、２７０℃以下で半導体基板１１の温度を保持して熱処理を行う。かかる熱処理で重要な点は、温度管理を実際の半導体基板１１の温度に基づいて行うことである。
【００３４】
温度管理は、第１金膜２０ａの蒸着温度以上、２７０℃の温度以下の温度で、第１金膜２０ａを蒸着した半導体基板１１の温度に基づいて行うことが重要である。かかる温度管理は、これまでのように熱処理装置の装置設定温度としたのでは、半導体基板１１の温度管理にバラツキが発生して、金蒸着、金再結晶に必要な微妙な高度の温度制御が期待できないのである。
【００３５】
かかる半導体基板１１による実温度の温度管理は、例えば、米国ｋＳＡ社製の基板温度測定システム（ｋＳＡ−ＢａｎｄｉＴ）を用いて行えばよい。かかる温度管理システムでは、半導体の光吸収特性を利用して非接触型に形成されている。装置設定温度等により精度高く温度管理ができないこれまでの方法に比べて、確実に半導体基板の実温度を測定して、半導体基板上に成膜される金膜質の温度制御が行えるのである。
【００３６】
このように半導体基板１１の温度を管理、設定することで、蒸着後の第１金膜２０ａの熱処理により、第１金膜２０ａの金の再結晶化を進めることができる。かかる条件での再結晶化により、金の結晶粒はＳｉの粒界拡散を十分に抑制できる程度に大きくすることが可能となったのである。
【００３７】
すなわち、単位体積中に存在する金の結晶粒が大きくなることにより、金の結晶粒の数は少なくなり、それに合わせて粒界の数は少なくなるのである。そのため、粒界を経路とするＳｉの拡散が効果的に抑制されるのである。結晶粒の拡大に伴う粒界の減少に基づき、粒界を経路とした金表面へのＳｉの拡散を十分に抑制し、金膜表面の赤褐色の曇り等が解消されることを本発明者は確認したのである。
【００３８】
その後に、第１金膜２０ａの上部に、第２金膜２０ｂを蒸着する。かかる第２金膜２０ｂの蒸着温度も、１６０℃以上、２１０℃以下で管理し、かかる２１０℃以下の温度設定も半導体基板１１の実温度に基づいて行えばよい。
【００３９】
このように本発明では、金膜２０が形成される半導体基板１１の実温度に基づいて、金膜形成の温度管理を行い、確実にＳｉの粒界拡散を抑制できる条件を見出したものであり、その意義は極めて大きい。
【００４０】
これまでは、第１金膜２０ａの熱処理を装置温度の管理、設定で行っていたため、半導体基板１１の実温度は知らぬ内に微妙なバラツキが発生していたものと推察される。かかるバラツキのため、例えば、半導体基板１１毎に第１金膜２０ａの熱処理に基づく再結晶粒が、熱処理温度との関係でどの程度かを確実に把握することができなかった。そのため、熱処理に基づく結晶粒の増大と粒界の減少との関係には、考えが及ばす、本発明の本旨に関わる関係に着目することができなかったのである。
【００４１】
しかし、第１金膜２０ａの再結晶を半導体基板１１の実温度で管理、設定することに気づき、今回これを試すことで、初めて第１金膜２０ａの再結晶条件がはっきりし、確実に結晶粒の平均粒径等の再結晶粒のサイズを増大させることができたのである。
【００４２】
また、今回見出した条件で再結晶することにより上記の如く結晶粒が増大するが、かかる状態では、金膜表面の曇りが解消し、Ａｕ−Ｓｉ共晶接合の強度向上が図られる事実が初めて分かった。その結果、Ｓｉの金表面への拡散が抑制されていることに気づき、初めて、金の結晶粒の増大と粒界の減少との関係に思い至ったのである。
【００４３】
第１金膜２０ａ、第２金膜２０ｂの蒸着に必要な温度は、第１金膜２０ａ、第２金膜２０ｂが蒸着している蒸着中の半導体基板の実際の温度であり、２１０℃以下である必要がある。かかる上限温度は、２１０℃を超えると、蒸着される金膜２０の表面が曇り出す経験則に基づくものである。
【００４４】
また、蒸着された第１金膜２０ａを熱処理することによる再結晶化は、半導体基板１１の実際の温度を、蒸着温度以上、すなわち１６０℃以上、２７０℃以下に制御することが必要である。より好ましくは、半導体基板１１の温度を、２１０℃以上、２７０℃以下に設定すればよい。
【００４５】
第１金膜２０ａの蒸着に際しては、前掲の如く、半導体基板１１の蒸着中の温度を２１０℃以下に管理する必要から、第１金膜２０ａの蒸着直後の最大許容基板温度は２１０℃である。そこで、かかる温度で蒸着した場合には、蒸着後の第１金膜２０ａに施す熱処理、すなわちアニールに必要な熱処理温度は、半導体基板１１の基板温度を２１０℃以上に設定すればよい。また、熱処理温度が、半導体基板１１の基板温度で２７０℃を超えると金膜表面が曇りだすことから、基板温度は２７０℃以下になるように設定する必要がある。
【００４６】
かかる半導体基板１１の基板温度を管理することで、第１金膜２０ａの再結晶に必要な熱処理条件を制御して、Ｓｉの粒界拡散を抑制することについては、以下の実験からも確認できる。
【００４７】
図５には第１金膜２０ａを、全金膜の厚さの６７％に形成した後に熱処理を施し、その後に第２金膜２０ｂを形成した場合のＳＴＥＭ断面写真の様子を示した。図６は、図５に示す一部を拡大した様子を示す。図７は、図６に示す粒界状況の様子を分かりやすく模式的に示した説明図である。
【００４８】
因に、図５に示す写真におけるＥ−Ｂｅａｍ、Ｓｐｏｔ、Ｄｅｔ  ＳＴＥＭ、ＦＷＤ、ＨＦＷ、Ｔｉｌｔとは、それぞれ、electron beam（当該装置はDual Beamであるがための切替表示）、Ｅ−Ｂｅａｍのスポットサイズ、Detector（使用している検出器を表示）、ＳＴＥＭ検出器を使用している時の表示、Working Distance、画面表示の単位サイズ、サンプルの傾斜角度を示している。
【００４９】
図５〜７では、基板温度を２１０℃以下に設定して第１金膜２０ａを全金膜の６７％の厚さに蒸着させ、冷却後に蒸着した第１金膜２０ａを半導体基板１１の温度を蒸着温度以上、２７０℃以下に設定して、第１金膜２０ａの再結晶化を行い、さらに第２金膜２０ｂを蒸着した場合の再結晶粒の様子を示している。
【００５０】
かかる図５〜７からも明らかなように、第１金膜２０ａの再結晶化により、結晶粒が図５に示すように５００ｎｍ以上に成長したものが存在することである。図６は、図５に示す部分写真であるが、２００ｎｍの基準寸法より、はるかに大きな結晶粒が形成されていることが確認される。この様子は、図７からも明らかである。半導体基板１１の温度をかかる条件に設定して熱処理を行うことで、明らかに結晶粒が大きくなっていることが分かる。
【００５１】
一方、図８には、第１金膜２０ａを、金膜２０の厚さの３３％に形成し、その後熱処理を施し、第２金膜２０ｂを形成した場合のＳＴＥＭ断面写真の様子を示した。図９は、図８の一部を拡大した様子を示す。図１０は、図９に示す粒界状況を模式的に示す説明図ある。
【００５２】
図８〜１０に示す様子は、半導体基板１１の温度を２１０℃以下に設定して第一金膜２０ａを全金膜の３３％の厚さに蒸着し、冷却後に第１金膜２０ａを蒸着温度以上、２７０℃以下に半導体基板１１の温度を設定して、第１金膜２０ａの再結晶化を行った場合の様子を示している。蒸着条件、熱処理の条件は、図５〜７に示す場合と同じである。
【００５３】
しかし、かかる図８〜１０に示す事実から明らかなように、蒸着条件、その後の熱処理条件は同じに設定しても、第１金膜２０ａの再結晶化による結晶粒は、図５〜７に示すように成長していないことが確認される。２００ｎｍ程度の成長に留まっているのである。図９は、図８の一部を拡大して示したものであるが、２００ｎｍの基準寸法より大きな結晶粒は、殆ど見出されない。この様子は図１０からも明らかである。
【００５４】
図５〜７と、図８〜１０とには、第１金膜２０ａの最初の蒸着厚さの違いがある。第１金膜２０ａの蒸着厚を上記の如く全金膜厚の５０％以上に設定した上で、且つ、その後の熱処理条件を上記設定にすることで、結晶粒を大きくすることができるのである。結晶粒を大きくすることで、粒界を減少させ、結果として粒界拡散によりＳｉの金膜表面への拡散を抑制しているのである。
【００５５】
かかる金膜表面へのＳｉの拡散を十分に抑制することができれば、半導体チップをダイパッド上にボンディングした際の剥離を起こさせる剪断強度が向上するのである。
【００５６】
先の出願では、第１金膜２０ａを、全金膜２０の厚さの５０％以上に蒸着する必要性については見出したが、かかる蒸着厚に形成した後で、熱処理して結晶粒を大きくして粒界拡散を抑制することにまでは、前述のような装置設定温度での温度管理を行っていた経緯から、思いが至らなかったのである。
【００５７】
今回初めて、上記第１金膜２０ａを全金膜２０の５０％以上の厚さ、より好ましくは７５％以上の厚さで蒸着し、その後に半導体基板１１の温度を蒸着温度以上、２７０℃以下の温度に設定して熱処理をすることにより、Ｓｉの粒界拡散を抑制して剪断強度を確保できることを見出したのである。
【００５８】
第１金膜２０ａを全金膜２０の厚さの５０％以上に蒸着するだけでは、かかる蒸着条件を採用しない場合よりは確かに効果はあるものの、金膜表面が赤褐色になる等して剪断強度が低下して接続信頼性が損なわれる状態も現出するのである。しかし、本発明に関わるように、基板温度を蒸着温度以上、２７０℃以下に設定することにより、かかる熱処理の条件によって確実に再結晶粒を大きくして、Ｓｉの粒界拡散を抑制し、ダイパッド上へのボンディング等における接続信頼性を確保することができるのである。
【００５９】
また、図５〜７、図８〜１０とを比較して分かるように、第１金膜２０ａを金膜２０の厚さの６７％で形成し、その後に再結晶化した場合の方が、金膜表面が平らに形成されており、金膜２０表面での乱反射が抑制されて均一な金光沢を保つことができると言える。これは、金膜２０表面の赤褐色の曇りが発生しないことと符合してもいる。
【００６０】
かかる構成の金膜形成での応力に関しては、以下のように考えられる。半導体基板１１のＳｉ面での、金膜２０の成長過程は、Volmer-Weber型の成長であり、図１１に示す成長過程から成る。
【００６１】
先ず、図１１（ａ）に示すように、金粒子が半導体基板１１上に到達し、その後に表面拡散して核が形成される。図１１（ｂ）に示すように、その核を中心に金が成長し島状となり、各島が合体する。その後、図１１（ｃ）に示すように個々の島が成長し、さらに図１１（ｄ）に示すように、半導体基板１１のＳｉ面に対しほぼ垂直の粒界を有する結晶粒（グレイン）が複数形成される。
【００６２】
このような成長に際し、Volmer-Weber型の膜中応力は次のようになる。図１１（ａ）で示すように、先ず、半導体基板１１上に金粒子の核が形成されると、核表面に張力が働く。また、図１１（ｂ）に示すように、核が成長し島になっても島表面に張力が働くが、その張力によって島同士が合体する。しかし、合体した面積分の張力は減少する。かかる点については、前掲の非特許文献２に記載がある。
【００６３】
さらに、図１１（ｃ）、（ｄ）に示すように、個々の島が成長すると、島同士が押し合うことで膜全体としては圧縮方向に応力が働く。また、蒸着を止めると、蒸着膜には張力方向に応力が変化することが確認されている。これは蒸着を止めたことによって、蒸着膜の表面エネルギーが下がり、よって粒界から粒子が流れ出すことが原因であるとする物理モデルが、非特許文献４には提唱されている。
【００６４】
また、蒸着を止めた後、再び蒸着を再開させると、膜応力は中断直前の膜応力に直ちに回復し、あたかも中断が無かったかのように振舞う。したがって蒸着を終了すると、蒸着を終了した時点での膜厚と半導体基板１１の温度に依存して最終的な膜応力が決まるのである。かかる点については、非特許文献４、５に記載が見られる。
【００６５】
一方、図１２には、２つの異なる蒸着方法を用いて成膜した蒸着中の金の全応力変化を示した。全応力変化は蒸着中の半導体基板１１に複数のレーザー光を照射し、その反射レーザー光間隔から半導体基板１１の曲率を求め、その曲率から蒸着膜応力をStoney式（数１）を用いて算出するＭＯＳ(Multi-Optical Sensor)装置を用いた。
【００６６】
【数１】
2008004681.tif 000003
因に、σ：全応力、hS：基板の厚さ、hf：蒸着膜厚、MS：2軸性弾性率、κ：基板の曲率、E：基板のYang率を示している。
【００６７】
図１２の縦軸は蒸着膜の全応力値で、正側が張力、負側が圧縮力に相当する。また横軸は蒸着中の膜厚とアニール時は時間の軸で表している。図１２では、（ａ）部分は第１金膜を０．４μｍ蒸着し、その後に半導体基板１１を加熱ヒータにより２５０℃で１０分アニールし、さらに第２金膜を０．２μｍ蒸着した過程の金膜全応力変化を示している。
【００６８】
図１２の（ｂ）部分は、第１金膜を０．２μｍ蒸着し、その後に加熱ヒータで半導体基板１１を２５０℃で１０分アニールし、その後に第２金膜を０．４μｍ蒸着した過程の金膜全応力変化を示している。
【００６９】
かかる図１２においては、（ａ）部分、（ｂ）部分は、同じトータル膜厚０．６μｍで、同じ熱量の加熱を行なっている。（ａ）部分と（ｂ）部分とのアニール過程に於ける全応力変化を比較すると、（ａ）部分、（ｂ）部分は、共に第１金膜の蒸着直後は全応力が上向き（張力方向）に変化している。
【００７０】
しかし、（ａ）部分では全応力が下向き（圧縮方向）に大きく変化する点、つまり負の応力増加(数２）が存在するのに対し、（ｂ）の全応力変化には（ａ）のような顕著な負の応力増加は確認されない。
【００７１】
【数２】
2008004681.tif 000004
すなわち、（ａ）のアニール過程で確認された負の応力増加は、金蒸着膜の粒界の減少を示唆しており、結晶粒の増大を引き起こしているものと推定できる。つまり、粒界が減少することによって、粒界間の張力がその分減少し、金膜の再結晶化が起きていると考えられる。（ａ）、（ｂ）の蒸着方法の違いは、第１金膜２０ａの厚さのみであり、第１金膜２０ａが厚いほど、アニール過程での再結晶化が進み易く、基板からのＳｉの粒界拡散経路が減少すると言える。
【００７２】
これまでの方法で形成した金膜２０の電極膜では、金の結晶粒はサイズが小さい。そのため、単位体積辺りの結晶粒は多くなり、その分、粒界は多く存在していた。そのため、半導体基板１１からＳｉが金の粒界間を経路とする粒界拡散が起きやすかった。かかる粒界拡散は、非特許文献２にも記載のように、例えば、金蒸着後およびその後の低温熱処理（１２５℃以上）や長期保管でも起きるものである。
【００７３】
また、かかるＳｉの粒界拡散は、半導体基板１１のＳｉの結晶軸にも関係する。Ｓｉ（１００）上の金膜は、Ｓｉ（１１１）上の金膜に対し、Ｓｉの拡散量が約５倍大きいことが、非特許文献２には記載されている。これは、Ｓｉ（１００）を用いる品種に不良が集中する傾向と合致している。また、こうした、金膜２０を通しての半導体基板１１からのＳｉの粒界拡散は、金蒸着後に長期間放置すれば、常温においても発生するものである。
【００７４】
因に、前掲の図５、８における写真は、敢えてＳｉの拡散量が大きいＳｉ（１００）を用いて本発明の効果を確認した場合である。
【００７５】
かかる金膜２０の赤褐色不良およびその後の経時変化については、本実施の形態で説明した方法で第１金膜２０ａを形成し、その後熱処理することで、蒸着後の金表面の変色を無くし、また、Ｓｉの粒界拡散が効果的に抑制されることが分かった。本発明により、ペレット付け組立時の不具合（剪断強度不良）を無くすことができるのである。
【００７６】
上記説明の金膜２０の蒸着方法を用いることで、半導体基板１１からのＳｉ拡散によるペレット裏面金膜電極表面の酸化が抑制され、ペレット裏面電極とリードフレームのダイパッド間の接合強度を増すことができ、品質を向上させることができるのである。
【００７７】
これまでの構成では、半導体基板１１への金蒸着前にクロム（Ｃｒ）等のバリヤメタルを蒸着して、半導体基板１１からの金表面へのＳｉの拡散を防ぐ必要があった。しかし、本発明の構成の金蒸着方法を採用することにより、半導体基板１１にクロム等のバリヤメタルを蒸着せずに直接に金を蒸着することで、工程の簡略化、生産コストの低減等が可能となった。
【００７８】
かかる構成の発明は、本実施の形態では、ＮＭＯＳＦＥＴを例に挙げて説明したが、例えば、ダイオード、接合型電界効果トランジスタ、ＭＯＳ型電界効果トランジスタ、バイポーラトランジスタ、サイリスタ、トライアック製品のうち、組立に際してＡｕ−Ｓｉ共晶ペレット付けを行う半導体デバイスの半導体基板（シリコンウエハ）裏面の電極等の金膜形成プロセスに際して有効に適用することができるものである。
【００７９】
（実施の形態２）
前記実施の形態１では、Ｓｉの粒界拡散を抑制することで、Ａｕ−Ｓｉ共晶を用いたダイボンディング時における接合強度を向上させ、ボンディング不良を抑制する技術について説明した。しかし、かかる技術は半導体チップのダイボンディング時だけに適用できるものではなく、ＭＥＭＳ（Micro Electro Mechanical Systems）等におけるウエハ接合にも当然に適用できる技術である。
【００８０】
かかる技術は、半導体基板の一方の面側に形成された金膜を介しての接合部を有する半導体装置の製造技術である。本実施の形態では、Ａｕ−Ｓｉ共晶を用いたウエハ接合を行いパッケージングするＭＥＭＳデバイスのキャップウエハ、あるいはデバイスウエハ裏面の金膜形成プロセスについて説明する。
【００８１】
図１３には、ＭＥＭＳデバイスパッケージングに必要なキャップウエハの製造プロセスを示している。図１４は、図１３に示す工程で作成されたキャップウエハを、ＭＥＭＳデバイスウエハに接合する製造プロセスを示している。
【００８２】
図１３（ａ）に示すように、キャップウエハ１００ａとなる半導体基板（シリコンウエハ、ウエハ）１００のＳｉ面に、前記説明のように、本発明の蒸着方法を用いて金膜２０を形成する。かかる金膜２０の形成には、少なくとも２段階で金膜２０を形成し、最初に形成する第１金膜の膜厚、及び蒸着した第１金膜の再結晶化の熱処理前を記実施の形態１で述べたと同様に行う。
【００８３】
すなわち、金膜２０の形成に際しては、先ず、第１金膜を全金膜厚の５０％以上の厚さで、より好ましくは７５％以上の厚さで形成する。第１金膜の形成に際しては、蒸着温度を蒸着させる半導体基板１００の温度で１６０℃以上、２１０℃以下に設定する。このようにして第１金膜を蒸着した後、半導体基板１００を一旦冷却する。
【００８４】
冷却後、半導体基板１００を第１金膜の蒸着温度以上、２７０℃以下の温度で熱処理することにより、第１金膜を再結晶化して金の再結晶粒を大きく成長させ、Ｓｉの粒界拡散による悪影響が抑制されるようにする。このようにして形成した第１金膜上に、半導体基板１００を２１０℃以下の温度に管理した状態で、第２金膜等をさらに蒸着して、全金膜厚になるように形成する。
【００８５】
その後、図１３（ｂ）に示すように、金膜２０上にフォトレジスト２００を塗布する。フォトリソグラフィーでパターンを形成した後に、図１３（ｃ）に示すように、エッチングにより必要な金膜２０のみ残す。残した金膜２０のパターン以外の部分を、図１３（ｄ）に示すようにエッチングして取り除き、金膜２０の間に窪み１１０を形成する。
【００８６】
このようにして形成したキャップウエハ１００ａを、図１４（ａ）に示すように、可動デバイスであるＭＥＭＳ３００と周辺回路を形成したデバイスウエハ４００に被せる。デバイスウエハ４００には、ボンディングパッド５００等を含めて周辺回路が形成されているが、ＭＥＭＳ３００部分を覆うように、キャップウエハ１００ａをデバイスウエハ４００に被せる。
【００８７】
図１４（ａ）に示すようにキャップウエハ１００ａを被せた状態で、半導体基板１００を３８０℃〜４５０℃に加熱する。加熱により、キャップウエハ１００ａのＳｉ基板から金膜２０にＳｉが供給され、金膜２０はＡｕ−Ｓｉ共昌液体となり、Ａｕ−Ｓｉ共昌がろう材となってデバイスウエハ４００とキャップウエハ１００ａを接合させる。このようにして、半導体基板１００に形成された金膜２０を介しての接合部１２０を有する半導体装置が形成されることとなる。
【００８８】
キャップウエハ１００ａとデバイスウエハ４００とのかかる接合部１２０では、上記のようにＡｕ−Ｓｉ合金層が形成されて接合が形成されているが、接合の形成に際しては、金膜２０が本発明の方法で形成されているので、金膜２０の表面には粒界拡散によるＳｉが接合強度を低下させる程には拡散されず、接合が強固なものになっている。
【００８９】
かかるＭＥＭＳ３００としては、図１４では、片もちはり式の所謂カンチレバー型のスイッチ３００ａを例示した。かかるスイッチ３００ａは、アンカ３１０上に形成され、静電力電極３２０の作用によりスイッチ接触部３３０に適宜接触させてスイッチングを行うように構成されている。かかるＭＥＭＳの構成は、例えば、ＲＦスイッチの用途等で用いられる。
【００９０】
その後、図１４（ｂ）に示すように、デバイスウエハ４００をダイシングして個々のＭＥＭＳデバイス６００に個片化する。併せて、ボンディングパッド５００上のキャップウエハ１００ａも、ダイシングによって取り除く。
【００９１】
尚、ＭＥＭＳデバイスパッケージングでは、キャップウエハ１００ａでＭＥＭＳ３００部分を覆っているが、上記ダイシングに際して発生するダイシング屑等がＭＥＭＳ３００の可動デバイス個所に損傷を与えることを回避するために行うのである。
【００９２】
その後、個片化したＭＥＭＳデバイス６００を、例えばリードフレーム７００のダイパッド７００ａ上に、図１４（ｃ）に示すように、Ａｕ−Ｓｉ共昌接合等でダイボンディングする。ワイヤボンディングは、その後に行えばよい。
【００９３】
また、ここでＭＥＭＳデバイス６００をダイパッド７００ａにダイボンディングして接合するに際しては、予めデバイスウエハ４００の裏面に本発明の方法に基づいた金膜２０を蒸着しておいて、強固な接合部８００を形成するようにしても構わない。
【００９４】
すなわち、デバイスウエハ４００の裏面に、少なくとも２段階で金膜２０を形成する。先ず、第１金膜を全金膜厚の５０％以上の厚さで、より好ましくは７５％以上の厚さで形成する。形成に際しては、蒸着温度を蒸着させるデバイスウエハ４００の温度で１６０℃以上、２１０℃以下に設定する。このようにして第１金膜を蒸着した後、デバイスウエハ４００を一旦冷却する。
【００９５】
冷却後、デバイスウエハ４００を第１金膜の蒸着温度以上、２７０℃以下の温度で熱処理することにより、第１金膜を再結晶化して金の再結晶粒を大きくして、Ｓｉの粒界拡散が十分に抑制できるようにする。その後、第１金膜上に、さらにデバイスウエハ４００を２１０℃以下の温度に管理して、第２金膜等を蒸着することで、所定の全金膜厚になるように形成すればよい。
【００９６】
このようにデバイスウエハ４００に本発明の方法に基づき金膜２０を形成しておけば、ダイパッド７００ａ上の銀メッキ層７１０上に、Ｓｉの粒界拡散を十分に抑えた状態で、ＭＥＭＳデバイス６００をＡｕ−Ｓｉの共晶接合で強固に接合することができる。
【００９７】
以上に説明の如く、接合部１２０、８００では、本発明の方法により形成された金膜２０を用いてＡｕ−Ｓｉ共晶接合が形成されているので、粒界拡散による金膜２０表面へのＳｉの拡散が抑制され、金膜表面の酸化が十分に防止されて、キャップウエハ１００ａとデバイスウエハ４００間、ＭＥＭＳデバイス６００とダイパッド７００ａ間の接合強度が向上した接続信頼性が確保された品質の半導体装置を製造することができる。
【００９８】
また、本実施の形態でも、本発明の方法により金膜２０を形成しているので、金膜２０の再結晶粒を大きくしてＳｉの粒界拡散を抑制することができ、Ｃｒ等のバリヤメタルを蒸着してＳｉの拡散を防止する必要はなく、直に金を蒸着させて工程の簡略化、生産コストの低減化等を図ることができる。
【００９９】
上記説明では、キャップウエハ１００ａで、金膜２０を用いた接合により、ＭＥＭＳ３００の可動デバイスを覆うように構成した場合について説明したが、デバイスウエハ４００に形成した素子部を覆うように構成しても一向に構わない。覆う要領は、可動デバイスを覆う要領と一緒である。
【０１００】
（実施の形態３）
本発明は、前記実施の形態１、２で述べたように、金膜の形成に際しては、第１金膜を基板温度を１６０℃以上、２１０℃以下に設定して蒸着させ、その後に基板温度を蒸着温度以上、２７０℃以下に設定して熱処理を行うことを本旨とするものであった。かかる構成を採用することで、Ｓｉの金膜表面への粒界拡散を抑制し、金膜表面の酸化を十分に抑えてＡｕ−Ｓｉ共晶接合を強固にできる効果を有するものであった。
【０１０１】
さらに、本発明に関わる蒸着方法を採用すると、半導体チップのペレット付け温度を低減させることも可能であることを、本発明者は新たに見出した。以下、かかる点について説明する。
【０１０２】
図１５には、半導体チップのペレット付け後のＳｉ残り率のペレット付け温度依存性を示した。かかる温度依存性は、半導体チップ１００個について調べた結果である。
【０１０３】
図１５に示す△プロットは、これまでの方法により、第１金膜を全金膜厚の６７％でペレット裏面に形成した場合を示す。一方、〇プロットは、本発明の方法を適用して、すなわち基板温度２１０℃以下に設定して第１金膜を蒸着し、全金膜厚の３３％の厚さにペレット裏面に金膜を形成した場合である。
【０１０４】
図１５に示すように、これまでの方法で蒸着した場合は、ペレット付けの温度を４５０℃に上げることにより、初めてＳｉ残り率を９０％程度にすることができた。しかし、本発明の蒸着方法を採用することで、ペレット付けの温度を４１０℃にまで低減させても、９０％以上のＳｉの残り率が確保できることが確認された。４１５℃以上では、ほぼＳｉの残り率は１００％であることも分かる。
【０１０５】
しかし、これまでの方法で蒸着した場合には、△プロットを見れば分かるように、４１０℃では、Ｓｉの残り率は殆ど０となる。このように、本発明に関わる金膜の蒸着方法を採用することで、ペレット付けの温度を４５０℃から、例えば４１０℃まで、少なくとも４０℃も低減させることが可能であることが分かる。
【０１０６】
かかるペレット付け温度の低減化は、ペレット付け時に加わる熱応力を減少させ、結果としてペレットクラック率の低減、特性変動の低減等の品質上極めて重要な効果を発揮するものである。
【０１０７】
尚、本実施の形態では、Ｓｉ残り率におけるペレット付けの温度依存性を調べるため、サンプルは次のようにして作成した。すなわち、半導体ウエハの裏面にこれまでの方法、および本発明の蒸着方法を用いて金膜をそれぞれ形成させたものを各々１枚用意し、ダイシング工程にてチップに個片化した後、異なるペレット付け温度で各々１００個ずつペレット付けして作成した。
【０１０８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１０９】
本発明は、裏面の金（Ａｕ）膜を用いてＡｕ−Ｓｉ共晶接合を行う半導体装置の製造分野で有効に利用することができる。
【図面の簡単な説明】
【０１１０】
【図１】本発明の一実施の形態である半導体装置の製造方法を模式的に示す要部断面図である。
【図２】本発明の一実施の形態である半導体装置の製造方法を模式的に示す要部斜視図である。
【図３】本発明の一実施の形態である半導体装置の製造方法を模式的に示す要部断面図である。
【図４】金膜の形成方法を模式的に示す断面説明図である。
【図５】第１金膜を全金膜厚の６７％の厚さで形成し、熱処理を経て第２金膜を形成した場合の金膜のＳＴＥＭ断面写真（明視野像）を示す図である。
【図６】図５に示すＳＴＥＭ断面写真の一部を示す図である。
【図７】図６に示す粒界状況を模式的に示した説明図である。
【図８】第１金膜を全金膜厚の３３％で形成し、熱処理を経て第２金膜を形成した場合の金膜のＳＴＥＭ断面写真（明視野像）を示す図である。
【図９】図８に示すＳＴＥＭ断面写真の一部を示す図である。
【図１０】図９に示す粒界状況を模式的に示した説明図である。
【図１１】（ａ）〜（ｄ）は、Volmer-Weber型の金膜成長の過程を模式的に示す説明図である。
【図１２】金蒸着過程の金膜の全応力変化を示す説明図である。
【図１３】（ａ）〜（ｄ）は、ＭＥＭＳデバイス用のキャップウエハの製造工程を示す説明図である。
【図１４】（ａ）〜（ｃ）は、キャップウエハを用いたＭＥＭＳデバイスの製造工程を示す説明図である。
【図１５】Ｓｉ残り率のペレット付け温度依存性を示す説明図である。
【符号の説明】
【０１１１】
１０      半導体装置
１０ａ    ＮＭＯＳＦＥＴ
１１      半導体基板（シリコンウエハ、ウエハ）
１２      エピタキシャル層
１３      フィールド酸化膜
１３ａ    ゲート酸化膜
１４      ゲート電極
１５ａ    層間絶縁膜
１５ｂ    保護膜
１６ａ    Ｎ＋拡散層
１６ｂ    Ｎ−拡散層
１７      ソース電極
１８      ドレイン電極
１９      半導体チップ
２０      金膜
３０      リードフレーム
３０ａ    ダイパッド（フレーム）
３１      銀メッキ層
３２      Ａｕ−Ｓｉ共晶合金層
４０      ワイヤボンディング
４０ａ    金線
１００    半導体基板（シリコンウエハ、ウエハ）
１００ａ  キャップウエハ
１１０    窪み
１２０    接合部
２００    フォトレジスト
３００    ＭＥＭＳ
３００ａ  スイッチ
３１０    アンカ
３２０    静電力電極
３３０    スイッチ接触部
４００    デバイスウエハ
５００    ボンディングパッド
６００    ＭＥＭＳデバイス
７００    リードフレーム
７００ａ  ダイパッド
７１０    銀メッキ層
８００    接合部
【図１】
2008004681.tif 000005
【図２】
2008004681.tif 000006
【図３】
2008004681.tif 000007
【図４】
2008004681.tif 000008
【図７】
2008004681.tif 000009
【図１０】
2008004681.tif 000010
【図１１】
2008004681.tif 000011
【図１３】
2008004681.tif 000012
【図１４】
2008004681.tif 000013
【図１５】
2008004681.tif 000014
【図５】
2008004681.tif 000015
【図６】
2008004681.tif 000016
【図８】
2008004681.tif 000017
【図９】
2008004681.tif 000018
【図１２】
2008004681.tif 000019