(57)【要約】【課題】パイプライン処理と逐次処理とを同時に実行可能な動的に回路構成が再構成可能な半導体装置を提供する。【解決手段】外部プログラムのデコード結果に応じて回路構成が再構成可能な複数の処理部を備えた半導体装置にて、第１動作モードでは、第１処理部に内部プログラムを記憶し、第２処理部にて内部プログラムの命令をデコードして制御信号を生成し、第３処理部がその制御信号を受けて処理を実行し、第２動作モードでは、第１〜第３処理部が外部プログラムのデコード結果に応じた処理を実行するようにして、第１動作モードでは、複数の処理部のうちの第１〜第３処理部を用いて逐次処理を実行するとともに、残りの処理部によりパイプライン処理を実行することにより、パイプライン処理と逐次処理とを同時に実行できるようにする。【選択図】図１
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【特許請求の範囲】
【請求項１】
外部プログラムのデコード結果に応じて、動的に回路構成が再構成可能な半導体装置であって、
前記外部プログラムのデコード結果に応じて回路構成を再構成可能な複数の処理部を備え、
前記複数の処理部には、
第１動作モードにて、
内部プログラムを記憶する第１処理部と、
前記第１処理部から供給される前記内部プログラムの命令をデコードして制御信号を生成する第２処理部と、
前記第２処理部からの制御信号を受け、当該制御信号に応じた処理を実行する第３処理部とを含み、
前記第１〜第３処理部は、第２動作モードでは前記外部プログラムのデコード結果に応じた処理を実行することを特徴とする半導体装置。
【請求項２】
前記第２処理部は、
カウンタ部と、
前記内部プログラムの命令をデコードし、デコード結果に応じて制御信号を生成する命令解析部とを備えることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第３処理部は、
前記第２処理部からの制御信号に応じた演算処理を行う演算処理部と、
前記演算処理部での演算処理に係るデータを記憶する記憶部とを備えることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記外部プログラムをデコードするＣＰＵと、
前記処理部が接続可能なネットワークにデータを入出力するためのインタフェース部とを備えることを特徴とする請求項１〜３の何れか１項に記載の半導体装置。
【請求項５】
前記第１〜第３処理部は、前記第１動作モードにて前記内部プログラムに基づく逐次処理を実行することを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、詳しくは、動的に回路構成を再構成可能な半導体装置に関する。
【背景技術】
【０００２】
従来、ＬＳＩ等の半導体装置は、一般に要求仕様として予め決められた処理を実行するようにＡＮＤゲートやＯＲゲート等の配置及びそれらに係る配線を設計工程で決定し、要求仕様に応じた処理を実行可能な半導体装置を製造している。つまり、従来の半導体装置において所望の機能を実現しようとする場合には、回路構成（論理構成）についての設計がゲート単位（ゲートレベル）で行われ、その機能を実現する半導体装置が製造されている。
【０００３】
しかし、上述のような半導体装置は、その回路構成が設計工程にて固定されるため、仕様変更などにより異なる要求仕様に応じた処理を実行しようとすると、その都度設計及び製造のすべてを行う必要がある。したがって、多大な労力及び時間を要するとともに、開発コストも高い。
【０００４】
この問題を解決する１つの方法として、製造後であっても、論理を再構成し実行する処理を変更可能にしたリコンフィギャラブルＬＳＩと呼ばれる動的に再構成可能な半導体装置がある（例えば、特許文献１〜３参照。）。
【０００５】
図５は、従来のリコンフィギャラブルＬＳＩの構成を示す図である。
図５において、ＣＰＵ５１は、図示しないＲＯＭ等の記憶装置から供給されるプログラムを実行し、リコンフィギャラブルＬＳＩ内の各構成部を総括的に制御する。例えば、ＣＰＵ５１は、リコンフィギャラブル回路部５６内のプロセッシングエレメント（ＰＥ：Processing Element）５７やセレクタ５８を制御するためのコンフィグレーションデータをリコンフィギャラブル回路部５６に供給する。
【０００６】
ＲＡＭ５２は、例えばＣＰＵ５１の主メモリ又はワークエリア等として機能するメモリである。リコンフィグインタフェース部５３は、リコンフィギャラブル回路部５６内のネットワークＮＷに対するデータの入出力を行う。
ＣＰＵ５１、ＲＡＭ５２、及びリコンフィグインタフェース部５３は、アドレスバス５４及びデータバス５５に接続され、互いに通信可能に構成されている。
【０００７】
リコンフィギャラブル回路部５６は、複数のＰＥ５７とそれに対応するセレクタ５８を有する。また、リコンフィギャラブル回路部５６は、データを入出力するためのネットワークＮＷを有しており、任意のＰＥ５７からのデータや外部からのデータを各ＰＥ５７に対して入力可能である。
【０００８】
ＰＥ５７及びセレクタ５８は、供給されるコンフィグレーションデータによって制御される。ＰＥ５７は、コンフィグレーションデータに応じて、ＡＬＵ（算術論理演算装置）、ＲＡＭ（メモリ）、ディレイ回路（遅延回路）、カウンタ等の機能を実現する。
【０００９】
また、セレクタ５８は、コンフィグレーションデータに応じて、ネットワークＮＷを介して供給される各ＰＥ５７等からのデータの中から、対応するＰＥ５７に入力するデータを選択する。言い換えれば、セレクタ５８は、コンフィグレーションデータに応じて、対応するＰＥ５７に接続するネットワークを選択する。
【００１０】
【特許文献１】特開２００４−２２１９９６号公報
【特許文献２】特開２００４−２２１９９７号公報
【特許文献３】特開２００２−２０８６３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
リコンフィギャラブルＬＳＩは、外部からのコンフィグレーション設定により実行する動作が変更可能であり、パイプライン構成により良好なパフォーマンスを得やすい、またそのネットワーク構成に基づきパラレル処理を実行しやすいといった特徴がある。しかしながら、リコンフィギャラブルＬＳＩは、実行する動作を変更する場合には、一部分だけを変更したい場合であっても、全体に対して変更に係る設定動作を行わなければならず効率が悪い、また逐次処理には適していないといった問題があった。
【００１２】
本発明は、パイプライン処理と逐次処理とを同時に実行可能な動的に回路構成が再構成可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の半導体装置は、外部プログラムのデコード結果に応じて回路構成が再構成可能な複数の処理部を備え、複数の処理部には第１処理部、第２処理部、及び第３処理部を含む。第１動作モードにて、第１処理部は内部プログラムを記憶し、第２処理部は供給される内部プログラムの命令をデコードして制御信号を生成し、第３処理部は制御信号を受けてそれに応じた処理を実行する。第２動作モードでは、第１〜第３処理部は外部プログラムのデコード結果に応じた処理を実行する。
【発明の効果】
【００１４】
本発明によれば、第１動作モードでは、複数の処理部のうちの第１〜第３処理部により逐次処理を実行し、残りの処理部によりパイプライン処理を実行することが可能になり、パイプライン処理と逐次処理とを同時に実行し動作効率を向上させることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施形態を図面に基づいて説明する。
【００１６】
図１は、本発明の一実施形態による半導体装置の構成例を示す図である。本実施形態による半導体装置は、いわゆるリコンフィギャラブルＬＳＩであり、プログラムのデコード結果に応じて動的に回路構成が再構成可能である。
【００１７】
図１において、ＣＰＵ１は、図示しないＲＯＭ等の記憶装置から供給されるプログラム（外部プログラム）を実行し、半導体装置内の各構成部を総括的に制御する。例えば、ＣＰＵ１は、回路構成を制御するためのコンフィグレーションデータをリコンフィギャラブル回路部１０に供給する。
【００１８】
ＲＡＭ２は、例えばＣＰＵ１の主メモリ又はワークエリア等として機能するメモリである。リコンフィグインタフェース部３は、リコンフィギャラブル回路部１０内のネットワークＮＷに対するデータの入出力を行う。
ＣＰＵ１、ＲＡＭ２、及びリコンフィグインタフェース部３は、アドレスバス４及びデータバス５に接続され、互いに通信可能に構成されている。
【００１９】
リコンフィギャラブル回路部１０は、回路構成を再構成可能な複数の処理部を有し、各処理部は、ＣＰＵ１からのコンフィグレーションデータに応じた処理を実行するプロセッシングエレメント（ＰＥ：Processing Element）１１及びセレクタ１２を有する。ＰＥ１１は、コンフィグレーションデータに応じて、例えばＡＬＵ（算術論理演算装置）、ＲＡＭ（メモリ）、ディレイ回路（遅延回路）、カウンタ等の機能を実現する。
【００２０】
また、本実施形態では、ＰＥ１１に換えて、シーケンスＰＥ２１、ＲＡＭ（ＰＥ）２２、ＡＬＵ（ＰＥ）２３、及びＲＡＭ（ＰＥ）２４を有する処理部もある。
ここで、シーケンスＰＥ２１は、特定の動作モード（第１動作モード）での動作時に、ＲＩＳＣのようなプロセッサ動作を実現させるためのＰＥである。同様に、第１動作モードでの動作時に、ＲＡＭ（ＰＥ）２２は内部プログラムを記憶するプログラムメモリとして機能し、ＡＬＵ（ＰＥ）２３はシーケンスＰＥ２１からの指示に基づいて動作するＡＬＵ（算術論理演算装置）として機能し、ＲＡＭ（ＰＥ）２４は内部プログラムの実行処理に係るデータを記憶するデータメモリとして機能する。
【００２１】
これにより、第１動作モードでの動作時には、シーケンスＰＥ２１、ＲＡＭ（ＰＥ）２２、ＡＬＵ（ＰＥ）２３、及びＲＡＭ（ＰＥ）２４を有する処理部により、極小的なプロセッサに相当する回路を構築し、内部プログラムに基づく逐次処理（ＲＩＳＣのようなプロセッサ動作）が実行可能である。なお、図１には図示していないが、第１動作モードでの動作時には、上述した動作を実現させるために、シーケンスＰＥ２１、ＲＡＭ（ＰＥ）２２、ＡＬＵ（ＰＥ）２３、及びＲＡＭ（ＰＥ）２４を有する処理部からなる特別のネットワークを形成するようにしても良い。
【００２２】
なお、通常の動作モード（第２動作モード）での通常動作時には、シーケンスＰＥ２１、ＲＡＭ（ＰＥ）２２、ＡＬＵ（ＰＥ）２３、及びＲＡＭ（ＰＥ）２４は、ＰＥ１１と同様にコンフィグレーションデータに応じて、例えばＡＬＵ、ＲＡＭ、ディレイ回路、カウンタ等の機能を実現する。
【００２３】
また、リコンフィギャラブル回路部１０は、データを入出力するためのネットワークＮＷを有しており、任意のＰＥ（シーケンスＰＥ等を含む。）からのデータや外部からのデータを各ＰＥ（シーケンスＰＥ等を含む。）に対して入力可能である。
【００２４】
セレクタ１２は、コンフィグレーションデータに応じて制御され、ネットワークＮＷを介して供給される各ＰＥ等（シーケンスＰＥ等を含む。）からのデータの中から、対応するＰＥに入力するデータを選択する。言い換えれば、セレクタ１２は、コンフィグレーションデータに応じて、対応するＰＥに接続するネットワークを選択する。
【００２５】
図２は、シーケンスＰＥ２１の構成例を示す図である。
シーケンスＰＥ２１は、カウンタ・アドレス生成部３１、命令解析・制御信号生成部３２、セレクタ３３、及びレジスタ３４を有する。
【００２６】
カウンタ・アドレス生成部３１は、カウンタ機能を有し、制御信号ＳＣＩに基づき、第１動作モードでの動作時にはＲＡＭ（ＰＥ）２２に記憶された内部プログラムを読み出すためのプログラムカウンタとして動作し、第２動作モードでの動作時にはカウンタ回路等として使用される。
【００２７】
命令解析・制御信号生成部３２は、ＲＡＭ（ＰＥ）２２から供給される内部プログラムの命令をデコードして制御信号（ＳＣＯ）を生成して出力する。命令解析・制御信号生成部３２から出力される制御信号（ＳＣＯ）は、ＲＡＭ（ＰＥ）２２、ＡＬＵ（ＰＥ）２３、ＲＡＭ（ＰＥ）２４、カウンタ・アドレス生成部３１、セレクタ３３、及びレジスタ３４に適宜入力される。
【００２８】
セレクタ３３は、命令解析・制御信号生成部３２からの制御信号（ＳＣＩ）に基づいて、ＡＬＵ（ＰＥ）２３での演算対象（データ）を選択する。
【００２９】
レジスタ３４は、命令解析・制御信号生成部３２からの制御信号（ＳＣＩ）に応じてＡＬＵ（ＰＥ）２３での演算結果等を格納する汎用レジスタである。なお、レジスタ３４の数及び格納容量は任意である。
【００３０】
ここで、カウンタ・アドレス生成部３１、ＲＡＭ（ＰＥ）２２、ＡＬＵ（ＰＥ）２３及びＲＡＭ（ＰＥ）２４には、ＣＰＵ１からのコンフィグレーションデータ又は命令解析・制御信号生成部３２からの制御信号（ＳＣＩ）の一方を選択するセレクタＳＥＬ１、ＳＥＬ２、ＳＥＬ３、ＳＥＬ４が対応して設けられている。セレクタＳＥＬ１、ＳＥＬ２、ＳＥＬ３、ＳＥＬ４は、外部からの設定等に応じて、第１動作モード時には命令解析・制御信号生成部３２からの制御信号（ＳＣＩ）を出力し、第２動作モード時にはＣＰＵ１からのコンフィグレーションデータを出力する。また、ＡＬＵ（ＰＥ）２３及びＲＡＭ（ＰＥ）２４には、外部からの設定等に応じて、入力データを選択するためのセレクタＳＥＬ５、ＳＥＬ６、ＳＥＬ７、ＳＥＬ８が設けられている。
【００３１】
次に、図１に示した半導体装置の動作について説明する。
【００３２】
まず、通常動作時である第２動作モードでの動作について説明する。
図３は、図１に示した半導体装置の第２動作モード時の動作を説明するための図である。この図３において、図１に示した構成要素と同一の構成要素には同一の符号を付し、重複する説明は省略する。
【００３３】
図３において、ＣＲはＣＰＵ１からのコンフィグレーションデータを記憶するコンフィグレーションレジスタである。ＳＥＬ１１、ＳＥＬ２１、ＳＥＬ３１、ＳＥＬ４１は、コンフィグレーションレジスタＣＲより出力されるコンフィグレーションデータ又はシーケンスＰＥ２１からの制御信号の一方を選択するセレクタであり、第２動作モード時にはコンフィグレーションレジスタＣＲより出力されるコンフィグレーションデータを選択して出力する。
【００３４】
また、ＳＥＬ１２、ＳＥＬ１３、ＳＥＬ２２、ＳＥＬ２３、ＳＥＬ３２、ＳＥＬ３３、ＳＥＬ４２、ＳＥＬ４３は、入力データを選択するためのセレクタであり、第２動作モード時にはセレクタ１２を介して供給されるネットワークＮＷからのデータを選択し出力する。
【００３５】
すなわち、第２動作モード時においては、ＰＥ１１にはＣＰＵ１からのコンフィグレーションデータが供給されるとともに、セレクタ１２を介してネットワークＮＷからのデータが入力される。また、ＰＥ１１と同様に、シーケンスＰＥ２１、ＲＡＭ（ＰＥ）２２、ＡＬＵ（ＰＥ）２３、及びＲＡＭ（ＰＥ）３３には、対応するセレクタを介してＣＰＵ１からのコンフィグレーションデータがそれぞれ供給されるとともに、セレクタ１２及び対応するセレクタを介してネットワークＮＷからのデータが入力される。これにより、第２動作モード時においては、各ＰＥ（シーケンスＰＥ等を含む）では、ＣＰＵ１からのコンフィグレーションデータに応じて回路構成が再構成されてネットワークＮＷからの入力データに対する処理（パイプライン処理等）が実行される。
【００３６】
次に、シーケンスＰＥ２１、ＲＡＭ（ＰＥ）２２、ＡＬＵ（ＰＥ）２３、及びＲＡＭ（ＰＥ）３３の処理部によりプロセッサ動作を実現する第１動作モードでの動作について説明する。
【００３７】
図４は、図１に示した半導体装置の第１動作モード時の動作を説明するための図である。この図４において、図１及び図３に示した構成要素と同一の構成要素には同一の符号を付し、重複する説明は省略する。
【００３８】
第１の動作モード時においては、ＰＥ１１にはＣＰＵ１からのコンフィグレーションデータが供給されるとともに、セレクタ１２を介してネットワークＮＷからのデータが入力される。
【００３９】
また、シーケンスＰＥ２１、ＲＡＭ（ＰＥ）２２、ＡＬＵ（ＰＥ）２３、及びＲＡＭ（ＰＥ）３３には、ＳＥＬ１１、ＳＥＬ２１、ＳＥＬ３１、ＳＥＬ４１を介してシーケンスＰＥ２１からの制御信号が入力される。したがって、シーケンスＰＥ２１、ＲＡＭ（ＰＥ）２２、ＡＬＵ（ＰＥ）２３、及びＲＡＭ（ＰＥ）３３は、プロセッサ動作において各処理部が担う機能を実現するよう制御される。
【００４０】
シーケンスＰＥ２１は、内部のカウンタ・アドレス生成部３１のカウンタ値等に基づいて、フェッチアドレスｆａｄをＲＡＭ（ＰＥ）２２に対して出力する。シーケンスＰＥ２１からのフェッチアドレスｆａｄは、セレクタＳＥＬ２３を介してＲＡＭ（ＰＥ）２２に入力され、それに応じた命令ｉｎｓがＲＡＭ（ＰＥ）２２からセレクタＳＥＬ１２を介してシーケンスＰＥ２１に供給される。
【００４１】
シーケンスＰＥ２１は、供給される命令ｉｎｓを内部の命令解析・制御信号生成部３２でデコードし、デコード結果に応じた制御信号をＲＡＭ（ＰＥ）２２、ＡＬＵ（ＰＥ）２３、及びＲＡＭ（ＰＥ）３３に供給する。
【００４２】
ＡＬＵ２３には、シーケンスＰＥ２１からセレクタＳＥＬ３２、ＳＥＬ３３を介して入力データｄｉｎ１、ｄｉｎ２が入力される。ＡＬＵ２３は、入力されたデータｄｉｎ１、ｄｉｎ２を用いて、シーケンスＰＥ２１からの制御信号に応じた演算処理を実行し、演算結果を出力データｄｏｕｔとしてシーケンスＰＥ２１に出力する。
【００４３】
また、ＲＡＭ２４には、シーケンスＰＥ２１からセレクタＳＥＬ４３を介してアドレスａｄｄが入力される。ＲＡＭ２４は、シーケンスＰＥ２１からの制御信号に応じて、入力されるアドレスａｄｄにセレクタＳＥＬ４２を介して入力されるデータｄｔｉを書き込んだり、アドレスａｄｄから読み出したデータを出力データｄｔｏとしてシーケンスＰＥ２１に出力したりする。
【００４４】
以上のような制御により、シーケンスＰＥ２１、ＲＡＭ（ＰＥ）２２、ＡＬＵ（ＰＥ）２３、及びＲＡＭ（ＰＥ）３３により、ＲＩＳＣのようなプロセッサ動作が実現され、内部プログラムに応じた逐次処理が実行される。
【００４５】
本実施形態によれば、第２動作モード（通常動作）時には、シーケンスＰＥ２１等を含む各ＰＥが、ＣＰＵ１からのコンフィグレーションデータに応じて回路構成を再構成して所望の処理を実行する。また、第１動作モード時には、各ＰＥ１１が、ＣＰＵ１からのコンフィグレーションデータに応じて回路構成を再構成して所望の処理を実行するとともに、シーケンスＰＥ２１、ＲＡＭ（ＰＥ）２２、ＡＬＵ（ＰＥ）２３、及びＲＡＭ（ＰＥ）３３により極小的にプロセッサに相当する構成を構築して内部プログラムに応じたプロセッサ動作（逐次処理）を実行する。
【００４６】
これにより、動的に回路構成を再構成可能なリコンフィギュラブルＬＳＩにて、パイプライン処理と逐次処理とを同時に実行することができ動作効率を向上させることができる。また、実行する動作の一部分だけを変更するような場合には、その変更させる動作を含む処理を、シーケンスＰＥ２１、ＲＡＭ（ＰＥ）２２、ＡＬＵ（ＰＥ）２３、及びＲＡＭ（ＰＥ）３３によるプロセッサ動作で実現することにより、変更に係る全体での設定動作を行う必要がなくなり効率を高めることができる。
【００４７】
なお、上述した説明では、ＲＡＭ（ＰＥ）２２、ＡＬＵ（ＰＥ）２３、及びＲＡＭ（ＰＥ）２４をそれぞれ１つずつ設けた場合を一例として示したが、本発明はこれに限定されるものではない。第１動作モードでの動作により実現するプロセッサ動作に応じて、必要な数のＲＡＭ（ＰＥ）２２、ＡＬＵ（ＰＥ）２３、及びＲＡＭ（ＰＥ）２４を複数設けるようにして良い。
【００４８】
また、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。
【００４９】
（付記１）
外部プログラムのデコード結果に応じて、動的に回路構成が再構成可能な半導体装置であって、
前記外部プログラムのデコード結果に応じて回路構成を再構成可能な複数の処理部を備え、
前記複数の処理部には、
第１動作モードにて、
内部プログラムを記憶する第１処理部と、
前記第１処理部から供給される前記内部プログラムの命令をデコードして制御信号を生成する第２処理部と、
前記第２処理部からの制御信号を受け、当該制御信号に応じた処理を実行する第３処理部とを含み、
前記第１〜第３処理部は、第２動作モードでは前記外部プログラムのデコード結果に応じた処理を実行することを特徴とする半導体装置。
（付記２）
前記第２処理部は、
カウンタ部と、
前記内部プログラムの命令をデコードし、デコード結果に応じて制御信号を生成する命令解析部とを備えることを特徴とする付記１記載の半導体装置。
（付記３）
前記第３処理部は、
前記第２処理部からの制御信号に応じた演算処理を行う演算処理部と、
前記演算処理部での演算処理に係るデータを記憶する記憶部とを備えることを特徴とする付記１又は２記載の半導体装置。
（付記４）
データを入出力するためのネットワークを備え、
前記処理部は、演算部、及び前記ネットワークを介して供給されるデータの中から前記演算部に入力するデータを選択する第１選択回路をそれぞれ備えることを特徴とする付記１〜３の何れか１項に記載の半導体装置。
（付記５）
前記第１〜第３処理部は、前記第１動作モードであるか前記第２動作モードであるかに応じて切り替えられ、前記第２動作モードでは、前記第１選択回路の出力を選択して前記演算部に供給する第２選択回路をそれぞれ備えることを特徴とする付記４記載の半導体装置。
（付記６）
前記第１動作モードにて、前記第１〜第３処理部からなる特定のネットワーク構成が構築されることを特徴とする付記１〜５の何れか１項に記載の半導体装置。
（付記７）
前記外部プログラムをデコードするＣＰＵと、
前記処理部が接続可能なネットワークにデータを入出力するためのインタフェース部とを備えることを特徴とする付記１〜６の何れか１項に記載の半導体装置。
（付記８）
前記第１〜第３処理部は、前記第１動作モードにて前記内部プログラムに基づく逐次処理を実行することを特徴とする付記１〜７の何れか１項に記載の半導体装置。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施形態による半導体装置の構成例を示す図である。
【図２】本実施形態におけるシーケンスＰＥの構成を示す図である。
【図３】本実施形態による半導体装置の第２動作モード時（通常動作モード）時の動作を説明するための図である。
【図４】本実施形態による半導体装置の第１動作モード（特定モード）時の動作を説明するための図である。
【図５】従来のリコンフィギャラブルＬＳＩの構成を示す図である。
【符号の説明】
【００５１】
１  ＣＰＵ
２  ＲＡＭ
３  リコンフィグインタフェース部
４  アドレスバス
５  データバス
１０  リコンフィギャラブル回路部
１１  プロセッシングエレメント（ＰＥ）
１２  セレクタ
２１  シーケンスＰＥ
２２、２４  ＲＡＭ（ＰＥ）
２３  ＡＬＵ（ＰＥ）
３１  カウンタ・アドレス生成部
３２  命令解析・制御信号生成部
３３  セレクタ
３４  レジスタ
ＮＷ  ネットワーク
【図１】
2008278326.tif 000003
【図２】
2008278326.tif 000004
【図３】
2008278326.tif 000005
【図４】
2008278326.tif 000006
【図５】
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