(57)【要約】【課題】メインメモリとスキャナ、プロッタを有するエンジンとの間で画像データの転送をしているときに、キャッシュをフラッシュする処理が発生した場合にも、画像データの転送を停止する必要をなくすこと。【解決手段】前記コントローラブロック1003は、複数のメモリにより構成される一時記憶用メモリ1007を備え、ブリッジ回路1006の制御によりＣＰＵ1001がメインメモリ1002へのアクセス権を持ち、コントローラブロック1003がメインメモリ1002へのアクセスができなくなったとき、画像処理ブロック1005から入力されてくる画像データを一時記憶用メモリ1007に一時的に記憶し、メインメモリ1002へのアクセスが可能となったときに、一時記憶用メモリ1007に記憶した画像データを前記ブリッジ回路1006に出力する。【選択図】図１
2008283619.tif 000002
【特許請求の範囲】
【請求項１】
画像データパスの制御機能を有するコントローラブロックに、スキャナからの入力データに画像処理を行う画像処理ブロックと、ＣＰＵ及びメインメモリに接続されていて、メインメモリに対するＣＰＵ及びコントローラブロックからのアクセス制御を行うブリッジ回路とが接続されており、前記コントローラブロックがスキャナにより読み取られ画像処理ブロックを介して入力される画像データを、前記コントローラブロック、ブリッジ回路を介してメインメモリに転送して蓄積する画像処理装置において、
前記コントローラブロックは、その内部に複数のメモリにより構成される一時記憶用メモリを備え、前記ブリッジ回路の制御により前記ＣＰＵがメインメモリへのアクセス権を持ち、コントローラブロックがメインメモリへのアクセスができなくなったとき、前記画像処理ブロックから入力されてくる画像データを前記一時記憶用メモリに一時的に記憶し、メインメモリへのアクセスが可能となったときに、前記一時記憶用メモリに記憶した画像データを前記ブリッジ回路に出力することを特徴とする画像処理装置。
【請求項２】
前記コントローラブロックがメインメモリへのアクセスができなくなっている期間が前記画像データの２ライン分を転送する期間である場合に、前記コントローラブロック内に備えられる一時記憶用メモリは、前記スキャナから入力される画像データの１ライン分を記憶可能な少なくとも３つのメモリから構成されることを特徴とする請求項１記載の画像処理装置。
【請求項３】
前記コントローラブロックがメインメモリへのアクセスができなくなっている期間が前記画像データの２ライン分を転送する期間である場合に、前記コントローラブロック内に備えられる一時記憶用メモリは、データの入力、出力を同時に行うことが可能で、前記スキャナから入力される画像データの少なくとも３ライン分を記憶可能な１つのメモリから構成されることを特徴とする請求項１記載の画像処理装置。
【請求項４】
画像データパスの制御機能を有するコントローラブロックに、プロッタへ出力する画像データに画像処理を行う画像処理ブロックと、ＣＰＵ及びメインメモリに接続されていて、メインメモリに対するＣＰＵ及びコントローラブロックからのアクセス制御を行うブリッジ回路とが接続されており、前記コントローラブロックがメインメモリに蓄積されている画像データを、ブリッジ回路を介してプロッタに接続されている画像処理ブロックに転送する画像処理装置において、
前記コントローラブロックは、その内部に複数のメモリにより構成される一時記憶用メモリを備え、前記メインメモリからブリッジ回路を介して入力されてくる画像データを前記一時記憶用メモリに一時的に記憶しつつ、一時記憶した画像データを読み出して前記画像処理ブロックに出力しており、前記ブリッジ回路の制御により前記ＣＰＵがメインメモリへのアクセス権を持ち、コントローラブロックがメインメモリへのアクセスができなくなたときに、前記一時記憶用メモリに記憶していた画像データを前記画像処理ブロックに出力することを特徴とする画像処理装置。
【請求項５】
前記コントローラブロックがメインメモリへのアクセスができなくなっている期間が前記画像データの２ライン分を転送する期間である場合に、前記コントローラブロック内に備えられる一時記憶用メモリは、前記画像出力ブロックに出力する画像データの１ライン分を記憶可能な少なくとも３つのメモリから構成されることを特徴とする請求項４記載の画像処理装置。
【請求項６】
前記コントローラブロックがメインメモリへのアクセスができなくなっている期間が前記画像データの２ライン分を転送する期間である場合に、前記コントローラブロック内に備えられる一時記憶用メモリは、データの入力、出力を同時に行うことが可能で、前記画像処理ブロックに出力する画像データの少なくとも３ライン分を記憶可能な１つのメモリから構成されることを特徴とする請求項４記載の画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理装置に係り、特に、スキャナ、プロッタを有するエンジン部とキャッシュを有するＣＰＵ及びメインメモリを有するコントローラを備え、ＣＰＵによりエンジン部とコントローラとの間での画像データの転送が制御されている画像処理装置に関する。
【背景技術】
【０００２】
図８は従来技術による画像処理装置の構成例を示すブロック図である。図８に示す画像処理装置は、スキャナ１００４、スキャナ１００４からの入力データに画像処理を行う画像処理ブロック１００５を備えるエンジン部１００８と、一時記憶用メモリ１００７を有し、画像データパスの制御機能を有するコントローラブロック１００３、メインメモリ１００２に対するＣＰＵ１００１及びコントローラブロック１００３からのアクセス制御を行うブリッジ回路１００６、ＣＰＵ１００１、メインメモリ１００２を備えるコントローラ１００９とにより構成されている。そして、エンジン部１００８は、スキャナ１００４により読み取られた画像データを画像処理ブロック１００５で処理した後にコントローラ１００９のコントローラブロック１００３に入力し、コントローラ１００９は、ＣＰＵ１００１の制御の下で、コントローラブロック１００３に入力された画像データを、ブリッジ回路１００６を介してメインメモリ１００２に蓄積する処理を行っている。
【０００３】
図９は従来技術による画像処理装置の他の構成例を示すブロック図である。図９に示す画像処理装置は、プロッタ２００４、入力される画像データに画像処理を行ってプロッタ２００４に出力する画像処理ブロック２００５を備えるエンジン部２００８と、一時記憶用メモリ２００７を有し、画像データパスの制御機能を有するコントローラブロック２００３、メインメモリ２００２に対するＣＰＵ２００１及びコントローラブロック２００３からのアクセス制御を行うブリッジ回路２００６、ＣＰＵ２００１、メインメモリ２００２を備えるコントローラ２００９とにより構成されている。そして、コントローラ２００９は、ＣＰＵ２００１の制御の下で、メインメモリ１００２に蓄積されている画像データを読み出し、読み出した画像データをブリッジ回路２００６、コントローラブロック２００３を介してエンジン部２００８の画像処理ブロック２００５に入力し、エンジン部２００８は、画像処理ブロック２００５に入力された画像データをプロッタ２００４に渡して印刷する処理を行っている。
【０００４】
なお、前述したようなエンジン部とコントローラとを備えて画像処理を行う技術に関する従来技術として、例えば、特許文献１等に記載された技術が知られている。
【特許文献１】特開２００３−８７４４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図８、図９に示して説明した従来技術による画像処理装置において、コントローラ１００９、２００９に設けられるＣＰＵ１００１、２００１は、その内部にキャッシュを備えて構成されている。そして、ＣＰＵは、そのキャッシュのオーバーフローを防止するために、内部のキャッシュをフラッシュする処理を行うが、その際にメインメモリ１００２、２００２へのアクセスが必要となる。
【０００６】
このため、図８により説明した従来技術は、スキャナ１００４に接続された画像処理ブロック１００５からコントローラブロック１００３に画像データが入力され、メインメモリ１００２に画像を蓄積しているときに、前述のキャッシュをフラッシュする処理が発生した場合、ブリッジ回路１００６の制御により、ＣＰＵ１００１にメインメモリ１００２へのアクセス権が渡され、コントローラブロック１００３からメインメモリ１００２へのアクセスを行うことができなくなってしまうために、スキャナ１００４の画像データ入力を停止しなければならなくなるという問題点を生じる。
【０００７】
また、図９により説明した従来技術は、メインメモリ２００２に蓄積された画像データを、ブリッジ回路２００６、コントローラブロック２００３を介して、プロッタ２００４が接続された画像処理ブロック２００５に出力しているときに、前述のキャッシュをフラッシュする処理が発生した場合、ブリッジ回路２００６の制御により、ＣＰＵ２００１にメインメモリ２００２へのアクセス権が渡され、コントローラブロック２００３とメインメモリ２００２との間の接続を遮断し、メインメモリ２００２から画像処理ブロック２００５へのデータ転送を停止しなければならなくなるという問題点を生じる。画像処理ブロック２００５への画像データの出力を停止すると、画像処理ブロック２００５からプロッタ２００４へのデータ転送も停止することとなり、プロッタが出力している、紙の搬送も停止しなければならない等の様々な制御が必要となってくる。
【０００８】
本発明の目的は、前述したような従来技術の問題点を解決し、メインメモリにスキャナからの画像データを蓄積しているときに、あるいは、メインメモリからの画像データをプロッタに出力しているときに、キャッシュをフラッシュする処理が発生した場合にも、画像データの入力を停止することなく、画像データ入力を継続することが可能で、かつ、画像データの出力を停止することなく、画像データ出力を継続することが可能な画像処理装置を提供することにある。
【課題を解決するための手段】
【０００９】
前記目的を達成するための本発明の第１の手段は、画像データパスの制御機能を有するコントローラブロックに、スキャナからの入力データに画像処理を行う画像処理ブロックと、ＣＰＵ及びメインメモリに接続されていて、メインメモリに対するＣＰＵ及びコントローラブロックからのアクセス制御を行うブリッジ回路とが接続されており、前記コントローラブロックがスキャナにより読み取られ画像処理ブロックを介して入力される画像データを、前記コントローラブロック、ブリッジ回路を介してメインメモリに転送して蓄積する画像処理装置において、前記コントローラブロックは、その内部に複数のメモリにより構成される一時記憶用メモリを備え、前記ブリッジ回路の制御により前記ＣＰＵがメインメモリへのアクセス権を持ち、コントローラブロックがメインメモリへのアクセスができなくなったとき、前記画像処理ブロックから入力されてくる画像データを前記一時記憶用メモリに一時的に記憶し、メインメモリへのアクセスが可能となったときに、前記一時記憶用メモリに記憶した画像データを前記ブリッジ回路に出力することを特徴とする。
【００１０】
また、本発明の第２の手段は、第１の手段において、前記コントローラブロックがメインメモリへのアクセスができなくなっている期間が前記画像データの２ライン分を転送する期間である場合に、前記コントローラブロック内に備えられる一時記憶用メモリは、前記スキャナから入力される画像データの１ライン分を記憶可能な少なくとも３つのメモリから構成されることを特徴とする。
【００１１】
また、本発明の第３の手段は、第１の手段において、前記コントローラブロックがメインメモリへのアクセスができなくなっている期間が前記画像データの２ライン分を転送する期間である場合に、前記コントローラブロック内に備えられる一時記憶用メモリは、データの入力、出力を同時に行うことが可能で、前記スキャナから入力される画像データの少なくとも３ライン分を記憶可能な１つのメモリから構成されることを特徴とする。
【００１２】
また、本発明の第４の手段は、画像データパスの制御機能を有するコントローラブロックに、プロッタへ出力する画像データに画像処理を行う画像処理ブロックと、ＣＰＵ及びメインメモリに接続されていて、メインメモリに対するＣＰＵ及びコントローラブロックからのアクセス制御を行うブリッジ回路とが接続されており、前記コントローラブロックがメインメモリに蓄積されている画像データを、ブリッジ回路を介してプロッタに接続されている画像処理ブロックに転送する画像処理装置において、前記コントローラブロックは、その内部に複数のメモリにより構成される一時記憶用メモリを備え、前記メインメモリからブリッジ回路を介して入力されてくる画像データを前記一時記憶用メモリに一時的に記憶しつつ、一時記憶した画像データを読み出して前記画像処理ブロックに出力しており、前記ブリッジ回路の制御により前記ＣＰＵがメインメモリへのアクセス権を持ち、コントローラブロックがメインメモリへのアクセスができなくなたときに、前記一時記憶用メモリに記憶していた画像データを前記画像処理ブロックに出力することを特徴とする。
【００１３】
また、本発明の第５の手段は、第４の手段において、前記コントローラブロックがメインメモリへのアクセスができなくなっている期間が前記画像データの２ライン分を転送する期間である場合に、前記コントローラブロック内に備えられる一時記憶用メモリは、前記画像出力ブロックに出力する画像データの１ライン分を記憶可能な少なくとも３つのメモリから構成されることを特徴とする。
【００１４】
また、本発明の第６の手段は、第４の手段において、前記コントローラブロックがメインメモリへのアクセスができなくなっている期間が前記画像データの２ライン分を転送する期間である場合に、前記コントローラブロック内に備えられる一時記憶用メモリは、データの入力、出力を同時に行うことが可能で、前記画像処理ブロックに出力する画像データの少なくとも３ライン分を記憶可能な１つのメモリから構成されることを特徴とする。
【発明の効果】
【００１５】
本発明によればキャッシュを有するＣＰＵに制御されてエンジン部とコントローラ内のメインメモリとの間で画像データの転送を行う画像処理装置において、メインメモリにスキャナからの画像データを蓄積しているときに、あるいは、メインメモリからの画像データをプロッタに出力しているときに、キャッシュをフラッシュする処理が発生した場合にも、画像データの入力を停止することなく、画像データ入力を継続することができ、かつ、画像データの出力を停止することなく、画像データ出力を継続することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明による画像処理装置の実施形態を図面により詳細に説明する。
【００１７】
図１は本発明の第１の実施形態による画像処理装置の構成を示すブロック図、図２はコントローラブロックへのデータ転送の様子を示す図、図３はコントローラブロックの内部構成を示すブロック図である。
【００１８】
本発明の第１の実施形態による画像処理装置は、基本的には図８に示して説明した従来技術の場合と同様に構成されている。すなわち、第１の実施形態による画像処理装置は、図１に示すように、スキャナ１００４、画像処理ブロック１００５を備えるエンジン部１００８と、一時記憶用メモリ１００７を有し、画像データパスの制御機能を有するコントローラブロック１００３、メインメモリ１００２に対するＣＰＵ１００１及びコントローラブロック１００３からのアクセス制御を行うブリッジ回路１００６、ＣＰＵ１００１、ＤＲＡＭによるメインメモリ１００２を備えるコントローラ１００９とにより構成されている。そして、本発明の第１の実施形態が図８に示した従来技術と相違する点は、コントローラブロック１００３に備えられる一時記憶用メモリ１００７が図３に示すように３つのメモリ３００４〜３００６を含んで構成されている点である。なお、一時記憶用メモリ１００７を含むコントローラブロック１００３の動作の詳細については後述する。
【００１９】
前述したように構成される画像処理装置において、スキャナ１００４により紙文書データが読み取られると、この読み取られた画像データは、画像処理ブロック１００５で、画像処理が施されその結果がコントローラ１００９のコントローラブロック１００３に転送され、ブリッジ回路１００６を経て、メインメモリ１００２に蓄積される。いま、このような画像処理装置のスキャナ１００４で読み取られた画像サイズが、7000pixel×10000pixel （Ａ３相当）であるものとする。
【００２０】
この場合、画像処理ブロック１００５からコントローラブロック１００３へのデータ転送の様子は図２に示すように表される。スキャナ１００４が、Ａ３画像を、１枚、１秒間で読み取ることが可能な性能であれば、１ライン分のデータ転送期間は、１sec ÷ 10000ライン＝100μsとなる。ブリッジ回路１００６からメインメモリであるＤＲＡＭ（Dynamic Random Access Memory）１００２へのデータ転送も同様である。
【００２１】
ここで、ＣＰＵ１００１が、自身が持つキャッシュのデータの入れ替え作業が必要となり、そのため、メインメモリ１００２へのアクセスが必要となった場合を想定する。この場合、ブリッジ回路１００６は、コントローラブロック１００３と、メインメモリ１００２との間でのデータ転送を遮断し、ＣＰＵ１００１とメインメモリ１００２との間でのデータの授受を行うことができるようにする。
【００２２】
そして、キャッシュのデータの入れ替えのために、ＣＰＵ１００１が、メインメモリ１００２へのアクセスに200μsの時間が必要であるとすると、コントローラブロック１００３は、ブリッジ回路１００６へのデータ転送を200μsの期間停止しなければならないことになる。このため、スキャナ１００４自体も、読み取り動作を停止して、画像処理ブロックへの画像データの入力を止めなければならなくなる。
【００２３】
前述のような事態を回避するため、本発明の第１の実施形態は、コントローラブロック１００３内部の一時記憶用メモリ１００７として、３つのメモリ３００４〜３００６、すなわち、１ライン7000pixel 分のＳＲＡＭを３本内蔵している。そして、一時記憶用メモリ１００７は、図３に示すように、１ライン7000pixel 分のＳＲＡＭである３本のメモリ３００４〜３００６と、データパスを制御するセレクタ（ＳＥＬ）３００２、３００３、３００７、３００８とにより構成される。
【００２４】
次に、図３を参照して、コントローラブロック１００３内部の一時記憶用メモリ１００７を用いるデータパスの制御について説明する。
【００２５】
ブリッジ回路１００６が、コントローラブロック１００３からの画像データの入力を遮断していないとき、一時記憶用メモリ１００７のセレクタ３００２、３００８は、コントローラブロックに入力される画像データがスルーして、ブリッジ回路１００６に転送されるように制御されている。
【００２６】
このような状態で、ＣＰＵ１００１に自ＣＰＵが持つキャッシュのデータの入れ替えのために、メインメモリ１００２へのアクセスを行わなければならない状況が発生すると、コントローラブロック１００３からブリッジ回路１００６への画像データの出力が200μsの間遮断されることになる。このため、本発明の第１の実施形態においては、コントローラブロック１００３がその間の画像処理ブロック１００５からの入力データをＳＲＡＭにより構成されるメモリ３００４〜３００６に蓄積していく。前述したように、１ライン分のデータ転送は、100μsで行われるので、コントローラブロック１００３からの画像データの出力が遮断された場合、コントローラブロック１００３は、まず、その遮断期間における画像処理ブロック１００５からの入力画像データの２ライン分（200μs期間相当のデータ）のデータをＳＲＡＭにより構成されるメモリ３００４、３００５に蓄積する。次の、画像データの入力と、入力された画像データのＳＲＡＭにより構成されるメモリ３００６への蓄積とを開始するときに、ブリッジ回路１００６へのデータ出力の遮断が解除されるので、コントローラブロック１００３は、メモリ３００４に蓄積されている画像データをブリッジ回路１００６へ出力する処理を開始する。また、次の画像入力が開始される時点では、メモリ３００４からブリッジ回路１００６への画像データの処理も完了しているので、コントローラブロック１００３は、画像データの出力が完了ているメモリ３００４に次の画像データの蓄積を開始し、メモリ３００５からブリッジ回路への画像データの出力を開始する。以降、前述した動作が繰り返されることになる。
【００２７】
前述したような動作により、コントローラブロック１００３は、メインメモリに画像を蓄積しているときに、ＣＰＵに、キャッシュをフラッシュする処理が発生した場合にも、画像処理ブロックからの画像データの入力を停止することなく、画像データの入力を継続することが可能となる。
【００２８】
図４は本発明の第２の実施形態による画像処理装置の構成を示すブロック図、図５はコントローラブロックの内部構成を示すブロック図である。
【００２９】
本発明の第２の実施形態による画像処理装置は、基本的には図９に示して説明した従来技術の場合と同様に構成されている。すなわち、第２の実施形態による画像処理装置は、図４に示すように、プロッタ２００４、画像処理ブロック２００５を備えるエンジン部２００８と、一時記憶用メモリ２００７を有し、画像データパスの説明機能を有するコントローラブロック２００３、メインメモリ２００２に対するＣＰＵ２００１及びコントローラブロック２００３からのアクセス制御を行うブリッジ回路２００６、ＣＰＵ２００１、メインメモリ２００２を備えるコントローラ２００９とにより構成されている。そして、本発明の第２の実施形態が図９に示した従来技術と相違する点は、コントローラブロック２００３に備えられる一時記憶用メモリ２００７が図５に示すように３つのメモリ４００４〜４００６を含んで構成されている点である。なお、一時記憶用メモリ２００７を含むコントローラブロック２００３の動作の詳細については後述する。
【００３０】
前述したように構成される画像処理装置において、ＤＲＡＭにより構成されるメインメモリ２００２から画像データが出力される。この画像データは、ブリッジ回路２００６を経てコントローラブロック２００３を経由し、画像処理ブロック２００５に入力される。画像処理ブロック２００５は、入力された画像データに画像処理を施して、その結果をプロッタ２００４に出力する。プロッタ２００４は、受け取った画像データを紙等に描画して出力する。このような処理における画像データの転送は、ライン単位で実行される。いま、ＤＲＡＭにより構成されるメインメモリ２００２から出力される画像データが7000pixel ×10000pixel（Ａ３相当）であり、１ライン分のデータ転送期間が100μsであるとする。
【００３１】
ここで、前述した処理中に、ＣＰＵ２００１が、自身が持つキャッシュのデータの入れ替え作業が必要となり、そのため、メインメモリ２００２へのアクセスが必要となった場合を想定する。この場合、ブリッジ回路２００６は、コントローラブロック２００３と、メインメモリ２００２との間でのデータ転送を遮断し、ＣＰＵ２００１とメインメモリ２００２との間でのデータの授受を行うことができるようにする。
【００３２】
そして、キャッシュのデータの入れ替えのために、ＣＰＵ１００１が、メインメモリ１００２へのアクセスに200μsの時間が必要であるとすると、ブリッジ回路２００６は、コントローラブロック２００３とＤＲＡＭにより構成されるメインメモリ２００２との間のデータ転送を、前述のアクセス期間である200μsの期間だけ遮断しなければならないことになり、この場合、200μsの期間、プロッタ２００４へのデータ転送が中断されてしまうことになる。
【００３３】
前述のような事態を回避するため、本発明の第２の実施形態は、コントローラブロック２００３内部の一時記憶用メモリ２００７として、３つのメモリ４００４〜４００６、すなわち、１ライン7000pixel 分のＳＲＡＭを３本内蔵している。そして、一時記憶用メモリ２００７は、図５に示すように、１ライン7000pixel 分のＳＲＡＭである３本のメモリ４００４〜４００６と、データパスを制御するセレクタ（ＳＥＬ）４００２、４００３、４００７、４００８とにより構成される。
【００３４】
次に、図５を参照して、コントローラブロック２００３内部の一時記憶用メモリ２００７でのデータパスの制御について説明する。
【００３５】
ブリッジ回路１００６が、メインメモリ２００２からの画像データのコントローラブロック２００３への画像データ入力を遮断していないとき、コントローラブロック２００３は、一時記憶用メモリ２００７を構成するＳＲＡＭによる３本のメモリ４００４〜４００６に、ブリッジ回路２００６を介してメインメモリ２００２から転送されてくる画像データを蓄積し、そのデータを読み出して画像処理ブロック２００５へ転送を行う処理を同時に進めている。例えば、メモリ４００４へ画像データの蓄積を行っている際に、メモリ４００５から画像データを読み出して、その画像データを画像処理ブロック２００５に対して出力する処理を行っている。次のラインの画像データの入力は、メモリ４００５に対して行われて蓄積され、同時に、メモリ４００６から前に蓄積された画像データの出力が行われている。さらに、次のラインの画像データの入力は、メモリ７００６に対して行われて蓄積され、同時に、メモリ４００４から画像データの出力が行われている。通常、コントローラブロック２００３は、このような動作を繰り返して行うことにより、ブリッジ回路２００６を介してメインメモリ２００２から転送されてくる画像データを画像処理ブロック２００５へ転送する処理を行っている。
【００３６】
このような状態で、ＣＰＵ２００１に自ＣＰＵが持つキャッシュのデータの入れ替えのために、メインメモリ２００２へのアクセスを行わなければならない状況が発生すると、ブリッジ回路２００６からコントローラブロック２００３への画像データの入力が200μsの間（２ライン分）停止されることになる。しかし、この停止した時点で、コントローラブロック２００３は、その３つのメモリ４００４〜４００６の何れか２つのメモリに１ライン分ずつの画像データを蓄積しているので、その２ライン分の画像データを、画像データを蓄積しているメモリから読み出して画像処理ブロック２００５に出力する。２ライン分の画像データを出力した時点で、200μsの期間が経過しているので、ブリッジ回路２００６からの画像データの入力が再開される。この時点で、コントローラブロック２００３の３つのメモリ４００４〜４００６には、画像データが蓄積されていないので、コントローラブロック２００３は、再開後の画像データをメモリ４００４〜４００６のどこにも蓄積することなく、そのまま、画像処理ブロック２００５に出力する。
【００３７】
前述したような動作により、コントローラブロック１００３は、メインメモリからの画像データを画像処理ブロック２００５に転送しているときに、ＣＰＵに、キャッシュをフラッシュする処理が発生した場合にも、画像処理ブロック２００５への画像データの出力を停止することなく、画像データの転送を継続することが可能となる。
【００３８】
図６は本発明の第３の実施形態による画像処理装置におけるコントローラブロックの構成を示すブロック図である。なお、第３の実施形態による画像処理装置の構成は、図８により説明した従来技術のものと同一である。また、この第３の実施形態においても、スキャナ１００４で読み取られた画像サイズが、7000pixel×10000pixel （Ａ３相当）であり、１ライン分のデータ転送期間が100μsであるとし、キャッシュのデータの入れ替えのために、ＣＰＵ１００１が、メインメモリ１００２へのアクセスに200μsの時間が必要であるとする。
【００３９】
図１〜図３を参照して説明した本発明の第１の実施形態による画像処理装置は、コントローラブロック１００３内に最低３つのＳＲＡＭによるメモリを内蔵しなければ実現することができなかった。本発明の第３の実施形態は、図６に示すように、コントローラブロック１００３内に１つの双方向ＳＲＡＭによる一時記憶用メモリ６００１を搭載することにより、前述で説明した本発明の第１の実施形態の場合と同様な機能を有することができるようにしたものである。
【００４０】
コントローラブロック１００３内に設けられる１つの双方向ＳＲＡＭによる一時記憶用メモリ６００１は、7000×３pixel 相当の容量を持つ双方向ＳＲＡＭであり、コントローラブロック１００３は、この一時記憶用メモリ６００１にブリッジ回路１００６へのデータ転送の遮断中の200μsの間のデータを蓄積し、遮断解除後にメモリ６００１から蓄積されていた画像データを読み出してブリッジ回路１００６へ出力すると共に、画像処理ブロック１００５から入力される画像データを受け入れる。
【００４１】
図７は本発明の第４の実施形態による画像処理装置におけるコントローラブロックの構成を示すブロック図である。なお、第４の実施形態による画像処理装置の構成は、図９により説明した従来技術のものと同一である。また、この本発明の第４の実施形態においても、メインメモリ２００２から出力される画像データが7000pixel ×10000pixel（Ａ３相当）であり、１ライン分のデータ転送期間が100μsであるとし、キャッシュのデータの入れ替えのために、ＣＰＵ２００１が、メインメモリ２００２へのアクセスに200μsの時間が必要であるとする。
【００４２】
図４、図５を参照して説明した本発明の第２の実施形態による画像処理装置は、コントローラブロック２００３内に最低３つのＳＲＡＭによるメモリを内蔵しなければ実現することができなかった。本発明の第４の実施形態は、図７に示すように、コントローラブロック２００３内に１つの双方向ＳＲＡＭによる一時記憶用メモリ７００１を搭載することにより、前述で説明した本発明の第１の実施形態の場合と同様な機能を有することができるようにしたものである。
【００４３】
コントローラブロック２００３内に設けられる１つの双方向ＳＲＡＭによる一時記憶用メモリ７００１は、7000×３pixel 相当の容量を持つ双方向ＳＲＡＭである。そして、コントローラブロック２００３は、ブリッジ回路２００６から画像データの入力が開始されると、一時記憶用メモリ７００１に画像データの蓄積を開始し、２ライン分のデータが蓄積されたら、最初に蓄積された１ライン分の画像データから順にメモリ７００１から読み出しを行って画像処理ブロック２００５に出力する。この際、コントローラブロック２００３は、一時記憶用メモリ７００１への画像データの蓄積と読み出しとを同時に行う。
【００４４】
キャッシュのフラッシュによりブリッジ回路２００６からのデータ入力が200μsの間中断されると、コントローラブロック２００３は、双方向ＳＲＡＭによる一時メモリ７００１へのデータを入力して蓄積する処理を停止するが、メモリ７００１からのデータの読み出しはそのまま継続して行い、画像処理ブロック２００５への画像データの出力を継続して行う。200μsの後に、ブリッジ回路２００６からデータの入力が再開されるので、コントローラブロック２００３は、メモリ７００１に入力される画像データを蓄積することなく、そのまま、画像処理ブロック２００５へ出力する処理を１ページ分の画像データの出力が終るまで継続して行う。
【００４５】
前述で説明した本発明の各実施形態は、スキャナあるいはプロッタとメインメモリとの間で転送される画像データのサイズが、7000pixel×10000pixel （Ａ３相当）であり、１ライン分のデータ転送期間が100μsであり、キャッシュのデータの入れ替えのために、ＣＰＵが、メインメモリへのアクセスに200μsの時間が必要であるとし、これに伴って、コントローラブロック内の一時記憶用メモリとして、１ライン分の画像データを記憶する３つのメモリ、あるいは、３ライン相当の容量を持つ双方向ＳＲＡＭによるメモリが必要であるとして説明したが、本発明は、コントローラブロック内の一時記憶用メモリとして、ＣＰＵが、メインメモリへのアクセスに必要な時間に相当するライン数分の画像データに１ライン分の画像データを加えた画像データを蓄積することができる容量を備えるようにすればよい。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１の実施形態による画像処理装置の構成を示すブロック図である。
【図２】コントローラブロックへのデータ転送の様子を示す図である。
【図３】第１の実施形態におけるコントローラブロックの内部構成を示すブロック図である。
【図４】本発明の第２の実施形態による画像処理装置の構成を示すブロック図である。
【図５】第２の実施形態におけるコントローラブロックの内部構成を示すブロック図である。
【図６】本発明の第３の実施形態による画像処理装置におけるコントローラブロックの構成を示すブロック図である。
【図７】本発明の第４の実施形態による画像処理装置におけるコントローラブロックの構成を示すブロック図である。
【図８】従来技術による画像処理装置の構成例を示すブロック図である。
【図９】従来技術による画像処理装置の他の構成例を示すブロック図である。
【符号の説明】
【００４７】
１００１、２００１  ＣＰＵ
１００２、２００２  メインメモリ
１００３、２００３  コントローラブロック
１００４  スキャナ
１００５、２００５  画像処理ブロック
１００６、２００６  ブリッジ回路
１００７、２００７、６００１、７００１  一時記憶用メモリ
１００８、２００８  エンジン部
１００９、２００９  コントローラ
２００４  プロッタ
3002、3003、3007、3008、4002、4003、4007、4008  セレクタ（ＳＥＬ）
３００４〜３００６、４００４〜４００６  メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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