(57)【要約】【課題】本発明は、相変化材料の相変化に用いるジュール熱をさらに効率よく相変化材料に加えることができる半導体記憶装置を提供し、当該半導体記憶装置を容易に製造する。【解決手段】相変化メモリ１は、上部電極６２と、積層方向において上部電極６２の一部に対向するように設けられたヒータ電極４３と、積層方向において上部電極６２とヒータ電極４３との間に設けられたてヒータ電極４３に接触している底部６５と底部６５の外周縁部から延びて上部電極６２に接触している壁部６６とをもつ凹部６３と、上部電極６２に接触して壁部６６から延びているコンタクト部６４とを有する相変化材料層６１と、凹部６３と上部電極６２との間に設けられた断熱層５６とを備える。【選択図】図３
2008004715.tif 000002
【特許請求の範囲】
【請求項１】
上部電極と、
積層方向において前記上部電極の一部に対向するように設けられたヒータ電極と、
前記積層方向において前記上部電極と前記ヒータ電極との間に設けられて前記ヒータ電極に接触している底部と前記底部の外周縁部から延びて前記上部電極に接触している壁部とをもつ凹部と、前記上部電極に接触して前記壁部から延びているコンタクト部とを有する相変化材料層と、
前記凹部と前記上部電極との間に設けられた断熱層と、
を備える、半導体記憶装置。
【請求項２】
前記断熱層は、前記凹部と前記上部電極との間に密閉されている、
請求項１の半導体記憶装置。
【請求項３】
前記断熱層は、絶縁材料で形成されている、
請求項１又は請求項２の半導体記憶装置。
【請求項４】
前記断熱層は、複数の断熱材料を積層した構造を有する、
請求項１から請求項３のいずれかの半導体記憶装置。
【請求項５】
前記積層方向に前記ヒータ電極が貫くように形成されている下部層間絶縁膜と、
前記下部層間絶縁膜と前記コンタクト部との間に設けられた上部層間絶縁膜とを備える、
請求項１から請求項４のいずれかの半導体記憶装置。
【請求項６】
前記凹部は、前記上部電極側よりも前記ヒータ電極側の方が狭くなるように形成されている、
請求項１から請求項５のいずれかの半導体記憶装置。
【請求項７】
前記凹部は、２つの前記ヒータ電極に接続されている、
請求項１から請求項６のいずれかの半導体記憶装置。
【請求項８】
前記底部は、積層方向に直交する面内に広がる板形状を有する、
請求項１から請求項７のいずれかの半導体記憶装置。
【請求項９】
前記上部電極は、前記積層方向に直交する第１の方向に延びており、
前記相変化材料層は、前記第１の方向に並ぶ複数の前記凹部を有している、
請求項１から請求項７のいずれかの半導体記憶装置。
【請求項１０】
前記ヒータ電極は、前記積層方向に直交する第１の方向に並んでいる、
請求項１から請求項８のいずれかの半導体記憶装置。
【請求項１１】
前記相変化材料層を前記積層方向に沿って前記ヒータ電極側から前記断熱層側まで相変化させる、
請求項１から請求項９のいずれかの半導体記憶装置。
【請求項１２】
積層方向に露出したヒータ電極を設けた下部層間絶縁膜上に、前記積層方向に前記ヒータ電極を露出する孔部を有する上部層間絶縁膜を形成し、
前記孔部を含む前記上部層間絶縁膜上に相変化材料を堆積し、
前記孔部内の前記相変化材料上に断熱層を形成し、
前記断熱層及び前記相変化材料上に上部電極材料を堆積し、
前記積層方向に直交する面内における前記上部電極材料及び前記相変化材料の端部が前記上部電極材料と前記相変化材料とが接触しているコンタクト部に形成されるように前記上部電極材料及び前記相変化材料の一部を除去する、
半導体記憶装置の製造方法。
【請求項１３】
前記上部電極材料及び前記相変化材料の除去は、前記上部層間絶縁膜をストッパとして行われる、
請求項１２に記載の半導体記憶装置の製造方法。
【請求項１４】
前記相変化材料上に断熱材料を堆積し、
前記相変化材料をストッパとして前記断熱材料を研磨することにより前記断熱層を形成する、
請求項１２又は請求項１３の半導体記憶装置の製造方法。
【請求項１５】
前記相変化材料上に第１の断熱材料を堆積し、
前記第１の断熱材料上に第２の断熱材料を堆積し、
前記第１の断熱材料をストッパとして前記第２の断熱材料を研磨し、
前記第２の断熱材料をマスクとして前記第１の断熱材料を除去することにより、前記第１の断熱材料と前記第２の断熱材料の積層構造により前記断熱層を形成する、
請求項１２又は請求項１３の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及び半導体記憶装置の製造方法に関し、特に、相変化材料を利用して情報を記憶する半導体記憶装置及び半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
特許文献１には、アモルファス状態と結晶状態で抵抗値が異なる相変化材料を上部電極と下部電極で挟んだ相変化メモリと呼ばれる半導体記憶装置が開示されている。相変化材料としては、硫黄（Ｓ）、セレン（Ｓｅ）あるいはテルル（Ｔｅ）などの第６族元素のカルコゲンを含んだＧｅｘＳｂｙＴｅｚなどのカルコゲナイド材料が用いられる。相変化メモリは、相変化材料にジュール熱を加えて相変化させることにより情報を記憶し、相変化材料に電流を流して電流値を検出することにより記憶された情報を読み出す。また、上部電極と下部電極の間に電流を流し、相変化材料と下部電極の界面付近に発生するジュール熱により相変化材料を相変化させることにより情報を記録する。具体的には、相変化材料を急速に第１の温度まで加熱した後に急冷することによりアモルファス状態を形成し、相変化材料を第１の温度よりも低い第２の温度まで緩やかに加熱した後に緩やかに冷却することにより結晶状態を形成する。
【０００３】
【特許文献１】特開２００５−２４４２３５号公報
【特許文献２】特開２００３−２２９５３７号公報
【特許文献３】特表２００２−５４０６０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１の相変化メモリでは、上部電極と下部電極により相変化材料を積層方向に直接挟んでいるため、相変化材料と下部電極との界面で発生したジュール熱が下部電極及び上部電極に逃げやすいという問題がある。
【０００５】
特許文献２には、相変化メモリにおいて下部電極に相当する縦型トランジスタの多結晶シリコンとカルコゲナイドの材料との間に、Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ（ＩＴＯ）のような熱伝導率の悪い導電膜を挟むことが可能であることが記載されている。
【０００６】
特許文献２の相変化メモリは、下部電極への熱の拡散を抑制することを目的としたものである一方で、特許文献２の段落番号００１３に記載のように、相状態を変える際に発生する熱を、平面状に形成された第２の配線（８０３）を通して、効果的に逃すことが可能になり、熱履歴の影響を排除する結果として動作が安定するものである。すなわち、特許文献２の相変化メモリは、複数のメモリセルに共通に接続された配線に熱を逃がすことを目的としている。
【０００７】
しかしながら、特許文献２の相変化メモリは縦型トランジスタを用いていることからも明らかなように、セル面積の縮小化を目的としたものであり、積層方向の厚みを考慮していない。そのため、相変化材料を薄膜化することが考慮されておらず、上部電極に多量の熱が逃げる程に上部電極を下部電極に近接させると、効率よく相変化材料を加熱することができない。
【０００８】
特許文献３のメモリ素子は、熱エネルギーを記憶材料層内に保持する熱被覆として記憶材料と第二電極との間に絶縁層を設けたメモリ素子が記載されている。
【０００９】
特許文献３のメモリ素子は、製造工程において第２電極と絶縁層と記憶材料とを順に全て切断することから、工程が複雑である。さらに、特許文献３のメモリ素子は、記憶材料の側面断面で上部の第二電極と電気的に接続する構成となっているため、接触抵抗が大きいという問題がある。
【００１０】
本発明は、相変化材料の相変化に用いるジュール熱をさらに効率よく相変化材料に加えることができる半導体記憶装置と、当該半導体記憶装置を容易に製造することができる製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
この半導体記憶装置は、上部電極と、積層方向において上部電極の一部に対向するように設けられたヒータ電極と、積層方向において上部電極とヒータ電極との間に設けられてヒータ電極に接触している底部と底部の外周縁部から延びて上部電極に接触している壁部とをもつ凹部と、上部電極に接触して壁部から延びているコンタクト部とを有する相変化材料層と、凹部と上部電極との間に設けられた断熱層とを備えることにより、ヒータ電極と相変化材料層との界面付近で発生したジュール熱を積層方向において上部電極に拡散することを抑制し、ジュール熱を効率よく相変化材料に加えることができるとともに、断熱層が凹部と上部電極との間に設けられていることから製造が容易である。凹部が上部電極に接触する壁部を有することにより、底部の側面断面で上部電極に接触するような構造と比較して接触面積を大きくとることができる。また、凹部内に絶縁層を設けることにより、相変化材料層の厚さに絶縁層の厚さを含ませることができ、相変化材料層と絶縁層を単に重ねる場合に比較して全体の厚さを小さくした構造を作ることができる。
【００１２】
また、断熱層は、凹部と上部電極とにより密閉されていることが望ましい。また、断熱層は、絶縁材料で形成されていることが望ましい。また、断熱層は、複数の断熱材料を積層した構造を有することが望ましい。
【００１３】
また、この半導体記憶装置において、積層方向にヒータ電極が貫くように形成されている下部層間絶縁膜と、下部層間絶縁膜とコンタクト部との間に設けられた上部層間絶縁膜とを備えることが望ましい。
【００１４】
また、凹部は、開口側よりもヒータ電極側の方が狭くなるように形成されていることが望ましい。また、凹部は、２つのヒータ電極に接続されていることが望ましい。また、底部は、積層方向に直交する面内に広がる板形状を有することが望ましい。
【００１５】
また、上部電極は、積層方向に直交する第１の方向に延びており、相変化材料層は、第１の方向に並ぶ複数の凹部を有していることが望ましい。また、ヒータ電極は、積層方向に直交する第１の方向に並んでいることが望ましい。
【００１６】
さらに、相変化材料層を積層方向に沿ってヒータ電極側から断熱層側まで相変化させることにより、積層方向上方への熱の拡散を抑制しながら膜厚制御により相変化する領域の制御を容易にすることができる。
【００１７】
この半導体記憶装置の製造方法は、積層方向に露出したヒータ電極を設けた下部層間絶縁膜上に、積層方向にヒータ電極を露出する孔部を有する上部層間絶縁膜を形成し、孔部を含む上部層間絶縁膜上に相変化材料を堆積し、孔部内の相変化材料上に断熱層を形成し、断熱層及び相変化材料上に上部電極材料を堆積し、積層方向に直交する面内における上部電極材料及び相変化材料の端部が上部電極材料と相変化材料とが接触しているコンタクト部に形成されるように上部電極材料及び相変化材料の一部を除去することにより、断熱層を切断せずに上部電極と相変化材料とをパターニングすることができる。
【００１８】
また、上部電極材料及び相変化材料の除去は、上部層間絶縁膜をストッパとして行われることが望ましい。また、相変化材料上に断熱材料を堆積し、相変化材料をストッパとして断熱材料を研磨することにより断熱層を形成することが望ましい。また、相変化材料上に第１の断熱材料を堆積し、第１の断熱材料上に第２の断熱材料を堆積し、第１の断熱材料をストッパとして第２の断熱材料を研磨し、第２の断熱材料をマスクとして第１の断熱材料を除去することにより、第１の断熱材料と第２の断熱材料の積層構造により断熱層を形成することが望ましい。
【発明を実施するための最良の形態】
【００１９】
本実施の形態の相変化メモリ１は、図１の回路図に示すようにメモリセルアレイ２とＸデコーダ（Ｘ  ｄｅｃｏｄｅｒ）３ａ及び３ｂとリードライトスイッチ（Ｒｅａｄ／Ｗｒｉｔｅ  Ｓｗｈｉｃｈ  ｅｔｃ．）４ａ及び４ｂとゲート線５とビット線６とグランド線７と図示しない各種周辺回路とを備えている。
【００２０】
メモリセルアレイ２は、対向するＸデコーダ３ａとＸデコーダ３ｂとの間に配置されるとともに、対向するリードライトスイッチ４ａとリードライトスイッチ４ｂとの間に設けられている。ゲート線５は、Ｘデコーダ３ａ又はＸデコーダ３ｂからメモリセルアレイ２内に延びており、ビット線６は、ゲート線と交差するようにリードライトスイッチ４ａ又はリードライトスイッチ４ｂから延びている。グランド線７は、グランド電位を与えられておりメモリセルアレイ２内をめぐるように設けられている。
【００２１】
メモリセルアレイ２は、抵抗素子８とトランジスタ９とを有するメモリセルをマトリクス状に平面的に配置して構成されている。トランジスタ９のゲート電極はゲート線５に接続されており、ドレイン電極は抵抗素子８の一端に接続され、ソース電極はグランド線７に接続されている。抵抗素子８の他端はビット線６に接続されている。
【００２２】
抵抗素子８は、相変化材料で形成されており、相変化材料としては、硫黄（Ｓ）、セレン（Ｓｅ）あるいはテルル（Ｔｅ）などの第６族元素のカルコゲンを含んだＧｅｘＳｂｙＴｅｚ（ＧＳＴ）などのカルコゲナイド材料を用いる。相変化材料は、抵抗値の異なるアモルファス状態と結晶状態との間で相変化する。
【００２３】
相変化メモリ１は、ジュール熱で相変化材料を相変化させることにより情報を記憶し、相変化材料を流れる電流を検出することにより情報を読み出すことができる。具体的には、相変化材料を融点以上に急速加熱した後に急冷することによりアモルファス状態が形成され、相変化材料を融点より低く結晶化温度よりも高い温度まで緩やかに加熱した後に緩やかに冷却することにより結晶状態が形成される。
【００２４】
第１の実施の形態の相変化メモリ１は、図２の部分平面図、図３のIII−III断面図及び図４のIV−IV断面図に示すような構造をもつ。以下の説明では、互いに直交するｘ軸、ｙ軸及びｚ軸を用いて説明する。相変化メモリ１の積層方向はｚ軸方向であり、図３に示す半導体基板１０から遠い方向を上方と称して説明する。相変化メモリ１はｘｙ平面内に抵抗素子８を構成する相変化材料を配列している。
【００２５】
図３に示すように、第１の実施の形態の相変化メモリ１は、上部電極６２と相変化材料層６１とヒータ電極４３と断熱層５６とを有している。
【００２６】
上部電極６２は、タングステン（Ｗ）で形成されておりｙ軸方向に一定の幅をもちｘ軸方向に延びている。ヒータ電極４３は、積層方向において上部電極６２の一部に対向するように設けられている。
【００２７】
相変化材料層６１は、ＧＳＴで形成されており積層方向において上部電極６２と重なるように形成されており、凹部６３とコンタクト部６４とを有している。凹部６３は底部６５と壁部６６とを有しており、底部６５は積層方向において上部電極６２とヒータ電極４３との間に設けられてヒータ電極に接触し、壁部６６は底部の外周縁部から延びて上部電極６２に接触している。コンタクト部６４は、上部電極に接触して壁部６６から延びている。
【００２８】
断熱層５６は、図３及び図４に示すように凹部６３と上部電極６２の間、すなわち凹部６３の底部６５と壁部６６とで囲まれた窪みの中に設けられている。本実施の形態の断熱層５６は、シリコン酸化膜（ＳｉＯ２）により形成されているが他の絶縁材料で形成された膜であってもよく、複数種類の絶縁膜を積層したものであってもよく、相変化材料に酸素が取り込まれることを防止するためにシリコン窒化膜（ＳｉＮ）であることが好ましい。また、断熱層５６は、カーボン膜のような高抵抗の導電性材料よりも熱を伝えにくい絶縁膜であることが好ましい。断熱層５６を、絶縁材料で形成することにより、断熱層５６に電流が流れてヒータ電極４３の積層方向直上の断熱層５６自体が発熱することを防止することができる。
【００２９】
図３に示すように、ヒータ電極４３は、窒化チタン（ＴｉＮ）で形成されており積層方向下方から凹部６３の一部に接触している。ヒータ電極４３と凹部６３との接触面積は、凹部６３や断熱層５６の積層方向下側の面積に比較して十分小さく形成されることが望ましい。
【００３０】
上部電極６２には、書き込み及び読み出し用の電位がコンタクトプラグ７１、上層配線７３、コンタクトプラグ７２及び配線２２を通して与えられる。ヒータ電極４３には、グランド電位がミドルコンタクトプラグ３４、セルコンタクトプラグ１５、ゲート電極１２とドレイン層１３ａとソース層１３ｂとで構成されたトランジスタ、ＧＮＤコンタクトプラグ１７及びグランド配線２０を通して与えられる。書き込み時にヒータ電極４３と上部電極６２との間に流れる電流が、ヒータ電極４３と相変化材料層６１との境界にジュール熱を発生させる。ジュール熱を制御することによって境界付近の相変化材料を相変化させることができる。
【００３１】
凹部６３と上部電極６２との間に断熱層５６を設けることにより、ヒータ電極４３と相変化材料層６１との境界で発生したジュール熱を積層方向上方の上部電極６２に拡散させることなく、相変化材料層６１の小さな領域を効率良く加熱することができる。断熱層５６を間に挟まずにコンタクト部６４と上部電極６２を導通させることにより、断熱層５６の導電率に関わりなく効率よく相変化材料層６１に電流を流すことができる。ヒータ電極４３の積層方向上方に断熱層５６を設け、ヒータ電極４３への主要な電流の経路を熱が拡散しやすい積層方向からずらすことができる。
【００３２】
凹部６３の壁部６５及びコンタクト部６４が上部電極６２に接触していることから、相変化材料層６１の側面断面で上部電極６２とコンタクトをとるような場合に比較して、接触抵抗を小さくすることができる。また、凹部６３の中に絶縁層５６を設けることにより、相変化材料層６１の厚さに絶縁層５６の厚さを含ませることができ、相変化材料層６１と絶縁層５６を単に重ねる場合に比較して全体の厚さを小さくした構造を作ることができる。
【００３３】
相変化材料層６１において、相変化する領域が積層方向に沿ってヒータ電極４３側から断熱層５６側まで縦断するように、ジュール熱を制御することが好ましい。断熱層５６を設けることにより、ヒータ電極４３の積層方向上方への熱の拡散が抑制されることから、小さい消費電流で、相変化材料層６１を積層方向に沿ってヒータ電極４３側から断熱層５６側まで貫くように相変化させることができ、相変化する領域を膜厚により制御することができる。
【００３４】
第１の実施の形態の相変化メモリ１の製造方法を図５から図１９までの断面図を参照しながら説明する。
【００３５】
図５に示すように、まず、ｐ型の半導体基板１０に積層方向の深さが２４０ｎｍであるＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）１１を形成する。ＳＴＩ１１は、図２の部分平面図に示すように、半導体基板１０上のｘｙ平面内に長方形状のフィールド１００をマトリクス状に区切るように設けられている。
【００３６】
次に、半導体基板１０上に７ｎｍのゲート絶縁膜を形成した後、ゲート絶縁膜上に１００ｎｍのドープトポリシリコンと１００ｎｍのタングステンシリサイドを順に堆積させ、フォトリソ加工でマスクを形成し、異方性エッチングによりドープトポリシリコン及びタングステンシリサイドをエッチングすることにより図５に示すようなゲート電極１２を形成する。ゲート電極１２は、図２に示すようにｙ軸方向に沿って形成され、１つのフィールド１００には２本のゲート電極１２が通っている。
【００３７】
次に、ゲート電極１２をマスクとしてリン（Ｐ）をイオン注入し、熱処理することによってｎ型拡散層であるドレイン層１３ａとソース層１３ｂとを形成する。図２に示すようにフィールド１００の２本のゲート電極１２の両側にドレイン層１３ａを設け、フィールド１００内の２本のゲート電極１２の間にソース層１３ｂを設ける。
【００３８】
次に、ｎ型拡散層を形成した半導体基板１０に、ＴＥＯＳ（テトラエトキシシラン）酸化膜を７００ｎｍ堆積させ、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により平坦化することにより第１の層間絶縁膜１４を形成する。次に、ドレイン層１３ａ上の第１の層間絶縁膜１４を積層方向に貫くコンタクトを開口した後、ドープトポリシリコン２５０ｎｍを堆積させ、ＣＭＰにより平坦化することによりセルコンタクトプラグ１５を形成する。各フィールド１００内の２つのセルコンタクトプラグ１５はｘ軸方向に並んでいる。
【００３９】
次に、第１の層間絶縁膜１４上にシリコン酸化膜を２００ｎｍ堆積させることにより第２の層間絶縁膜１６を形成する。次に、ソース層１３ｂ上の第１の層間絶縁膜１４及び第２の層間絶縁膜１６を積層方向に貫くコンタクトを開口し、更に、チタン（Ｔｉ）、ＴｉＮ、Ｗを順にそれぞれ１０ｎｍ、１５ｎｍ、２５０ｎｍ堆積させ、その後にＣＭＰにより平坦化することによりＧＮＤコンタクトプラグ１７を形成する。図２に示すように、ＧＮＤコンタクトプラグ１７とヒータ電極４３に重なるセルコンタクトプラグ１５とをｙ軸方向にずれた位置に形成する。なお、ＧＮＤコンタクトプラグ１７と同時に周辺領域に周辺コンタクト１８を形成する。
【００４０】
次に、図６に示すように、第２の層間絶縁膜１６上にＷを５０ｎｍ堆積させた後、パターニングすることによりＧＮＤコンタクトプラグ１７に導通したグランド配線２０を形成する。なお、グランド配線２０をＷＮで形成してもよい。図２に示すようにグランド配線２０は、ｘ軸方向に延びている。なお、グランド配線２０と同時に周辺領域に必要な配線２１及び配線２２を形成する。
【００４１】
次に、図７に示すように、第２の層間絶縁膜１６上にシリコン酸化膜を５００ｎｍ堆積させ、ＣＭＰにより平坦化することにより第３の層間絶縁膜３０を形成し、更に、セルコンタクトプラグ１５上において第２の層間絶縁膜１６及び第３の層間絶縁膜３０を積層方向に貫くコンタクト３１を開口する。次に、図８に示すように、第３の層間絶縁膜３０上にＴｉ、ＴｉＮを順にそれぞれ１０ｎｍ、５０ｎｍ堆積させることによりコンタクト材料層３２を形成する。次に、図９に示すように、コンタクト材料層３２をＣＭＰにより第３の層間絶縁膜３０が露出されるまで研磨することにより、ミドルコンタクトプラグ３４を形成する。
【００４２】
次に、図１０に示すように、第３の層間絶縁膜３０上にシリコン酸化膜を３００ｎｍ堆積させ、第４の層間絶縁膜４０を形成し、更に、ミドルコンタクトプラグ３４上において第４の層間絶縁膜４０を積層方向に貫通したコンタクト４１を開口する。次に、図１１に示すように、第４の層間絶縁膜４０上にＴｉＮを５０ｎｍ堆積させることによりヒータ材料層４２を形成する。次に、ヒータ材料層４２をＣＭＰにより第４の層間絶縁膜４０が露出されるまで研磨することにより、図１２に示すようなヒータ電極４３を形成する。
【００４３】
次に、図１３に示すように、第４の層間絶縁膜４０上にシリコン酸化膜を５０ｎｍ堆積させることにより第５の層間絶縁膜５０を形成する。なお、第５の層間絶縁膜５０は、１０ｎｍから２００ｎｍであることが好ましく、５０ｎｍであることがより好ましい。次に、図１４に示すように、第５の層間絶縁膜５０上にレジスト５１を堆積し、ヒータ電極４３上の第５の層間絶縁膜５０を露出するようにレジスト５１をパターニングする。次に、レジスト５１をマスクとして第５の層間絶縁膜５０をエッチングしてヒータ電極４３を露出させ、レジスト５１を除去することにより、図１５に示すような孔部５２を形成する。孔部５２内には、図２のフィールド１００内の２つのヒータ電極４３が露出されている。図１５に示すように、孔部５２はテーパ形状の内壁５３をもち、孔部５２のｘｙ平面に平行な断面積はヒータ電極４３に近いほど小さくなっている。
【００４４】
次に、図１６に示すように、孔部５２を含む第５の層間絶縁膜５０上にＧＳＴを１００ｎｍ堆積させることによりＧＳＴ膜５４を形成し、ＧＳＴ膜５４上にシリコン酸化膜を２００ｎｍ堆積させることにより断熱材料層５５を形成する。ＧＳＴ膜５４は、２５ｎｍから１００ｎｍであることが好ましく、１００ｎｍであることがより好ましい。ＧＳＴ膜５４及び断熱材料層５５は、孔部５２の積層方向上方に向いて開口するように窪んだ形状で積層される。次に、図１７に示すように、ＧＳＴ膜５４をストッパとして断熱材料層５５をＣＭＰにより平坦化することにより、孔部５２内の断熱材料層５５を残して孔部５２の開口周辺のＧＳＴ膜５４を露出させる。孔部５２の積層方向上方には、ＧＳＴ膜５４に囲まれた島状の断熱層５６が形成される。次に、図１８に示すように、ＧＳＴ膜５４及び断熱層５６上にＷを５０ｎｍ堆積させることにより、電極材料層５７を形成する。
【００４５】
次に、図１８のＧＳＴ膜５４と電極材料層５７とが接触している面を切断するように、電極材料層５７及びＧＳＴ膜５４をエッチングする。電極材料層５７をエッチングすることにより、図１９に示すように上部電極６２が形成される。エッチングされたあとのＧＳＴ膜６１には積層方向上方に開口した凹部６３と、凹部６３の開口縁部から積層方向に直交する面内に広がり上部電極６２に接触しているコンタクト部６４とが形成される。凹部６３は、積層方向に直交する面内に広がってヒータ電極４３に接触している板状の底部６５と、底部６５の外周縁部から積層方向に延びて上部電極６２に接触している壁部６６とを有している。壁部６６は上部電極６２側に広がるように傾斜している。コンタクト部６４は、上部電極６２に接触して壁部６６から延びている。図１８に示す電極材料層５７及びＧＳＴ膜５４は、同じプロセス条件でエッチングすることができるため、ＧＳＴ膜５４と電極材料層５７との間に断熱層５６が存在する領域を切断するよりも製造工程を簡略化することができる。上部電極６２及びＧＳＴ膜６１は、コンタクト部６４に端部をもつため、断熱層５６は上部電極６２と凹部６３との間に密閉されている。
【００４６】
次に、図３に示すように、上部電極６２及び第５の層間絶縁膜５０上に第６の層間絶縁膜７０を形成し、上部電極６２から第６の層間絶縁膜７０を積層方向に貫通したコンタクトプラグ７１と、配線２２から第３の層間絶縁膜３０と第４の層間絶縁膜４０と第５の層間絶縁膜５０と第６の層間絶縁膜７０とを積層方向に貫通したコンタクトプラグ７２と、上層配線７３とを形成することにより、相変化メモリ１が形成される。
【００４７】
第２の実施の形態の相変化メモリ８０は、図２０の断面図に示すような構造をもつ。第２の実施の形態の相変化メモリ８０の断熱層９３は、第１の断熱部９１と第２の断熱部９２との積層構造を有している。第２の実施の形態の相変化メモリ８０の製造方法を図２１から図２５の断面図を参照しながら説明する。
【００４８】
図１５に示すように、第１の実施の形態の相変化メモリ８０と同様に、積層方向に露出したヒータ電極４３を設けた第４の層間絶縁膜４０上に、積層方向にヒータ電極４３を露出する孔部５２を有する第５の層間絶縁膜５０を形成する。
【００４９】
図２１に示すように、孔部５２を含む第５の層間絶縁膜５０上にＧＳＴを１００ｎｍ堆積させることによりＧＳＴ膜５４を形成し、ＧＳＴ膜５４上にシリコン窒化膜を１００ｎｍ堆積させることにより第１の断熱材料層８１を形成し、第１の断熱材料層８１上にシリコン酸化膜を２１００ｎｍ堆積させることにより第２の断熱材料層８２を形成する。
【００５０】
次に、図２２に示すように、第１の断熱材料層８１をストッパとして第２の断熱材料層８２をＣＭＰにより平坦化することにより、孔部５２内の第２の断熱材料層８２を残して孔部５２の開口周辺の第１の断熱材料層８１を露出させる。孔部５２の積層方向上方には、第１の断熱材料層８１に囲まれた島状の第２の断熱材料層８２で構成された第２の断熱部９２が形成される。
【００５１】
次に、図２３に示すように、第２の断熱部９２を含む第２の断熱材料層８２をマスクとして第１の断熱材料層８１をエッチバックすることにより、孔部５２内の第１の断熱材料層８１を残して孔部５２の開口周辺のＧＳＴ膜５４を露出させる。第１の断熱材料層８１は、第２の断熱材料層との選択比が十分大きな条件でエッチバックする。孔部５２の積層方向上方には、ＧＳＴ膜５４に囲まれた島上の第１の断熱材料層８１で構成された第１の断熱部９１が形成される。第１の断熱部９１と第２の断熱部９２により断熱層９３が形成される。
【００５２】
次に、図２４に示すように、ＧＳＴ膜５４及び断熱層９３上にＷを５０ｎｍ堆積させることにより、電極材料層８４を形成する。
【００５３】
次に、図２５に示すように、ＧＳＴ膜５４と電極材料層８４とが接触している面を切断するように、電極材料層８４及びＧＳＴ膜５４をエッチングする。電極材料層８４をエッチングすることにより上部電極９４が形成される。エッチングされたあとのＧＳＴ膜６１には凹部６３とコンタクト部６４とが形成される。凹部６３は、底部６５と壁部６６とを有している。上部電極９４及びＧＳＴ膜６１は、コンタクト部６４に端部をもつため、断熱層９３は上部電極９４と凹部６３との間に密閉されている。
【００５４】
次に、図２０に示すように、上部電極９４及び第４の層間絶縁膜４０上に第６の層間絶縁膜７０を形成し、上部電極９４から第６の層間絶縁膜７０を積層方向に貫通したコンタクトプラグ７１と、配線２２から第３の層間絶縁膜３０と第４の層間絶縁膜４０と第６の層間絶縁膜７０とを積層方向に貫通したコンタクトプラグ７２と、上層配線７３とを形成することにより、相変化メモリ８０が形成される。
【図面の簡単な説明】
【００５５】
【図１】一実施の形態の相変化メモリの構成図である。
【図２】一実施の形態の相変化メモリの部分平面図である。
【図３】図２の相変化メモリの断面図である。
【図４】図２の相変化メモリの他の断面図である。
【図５】図２の相変化メモリの製造過程における断面図である。
【図６】図２の相変化メモリの製造過程における断面図である。
【図７】図２の相変化メモリの製造過程における断面図である。
【図８】図２の相変化メモリの製造過程における断面図である。
【図９】図２の相変化メモリの製造過程における断面図である。
【図１０】図２の相変化メモリの製造過程における断面図である。
【図１１】図２の相変化メモリの製造過程における断面図である。
【図１２】図２の相変化メモリの製造過程における断面図である。
【図１３】図２の相変化メモリの製造過程における断面図である。
【図１４】図２の相変化メモリの製造過程における断面図である。
【図１５】図２の相変化メモリの製造過程における断面図である。
【図１６】図２の相変化メモリの製造過程における断面図である。
【図１７】図２の相変化メモリの製造過程における断面図である。
【図１８】図２の相変化メモリの製造過程における断面図である。
【図１９】図２の相変化メモリの製造過程における断面図である。
【図２０】他の実施の形態の相変化メモリの断面図である。
【図２１】図２０の相変化メモリの製造過程における断面図である。
【図２２】図２０の相変化メモリの製造過程における断面図である。
【図２３】図２０の相変化メモリの製造過程における断面図である。
【図２４】図２０の相変化メモリの製造過程における断面図である。
【図２５】図２０の相変化メモリの製造過程における断面図である。
【符号の説明】
【００５６】
１          相変化メモリ
２          メモリアレイ
３ａ、３ｂ  Ｘデコーダ
４ａ、４ｂ  リードライトスイッチ
５          ゲート線
６          ビット線
７          グランド線
８          抵抗素子
９          トランジスタ
１０        半導体基板
１１        ＳＴＩ
１２        ゲート電極
１３ａ      ドレイン層
１３ｂ      ソース層
１４        第１の層間絶縁膜
１５        セルコンタクトプラグ
１６        第２の層間絶縁膜
１７        ＧＮＤコンタクトプラグ
１８        周辺コンタクト
２０        グランド配線
２１、２２  配線
３０        第３の層間絶縁膜
３１        コンタクト
３２        コンタクト材料層
３４        ミドルコンタクトプラグ
４０        第４の層間絶縁膜
４１        コンタクト
４２        ヒータ材料層
４３        ヒータ電極
５０        第５の層間絶縁膜
５１        レジスト
５２        孔部
５３        内壁
５４        ＧＳＴ膜
５５        断熱材料層
５６        断熱層
５７        電極材料層
６１        ＧＳＴ膜
６２        上部電極
６３        凹部
６４        コンタクト部
６５        底部
６６        壁部
７０        第６の層間絶縁膜
７１、７２  コンタクトプラグ
７３        上層配線
８０        相変化メモリ
８１        第１の断熱材料層
８２        第２の断熱材料層
８４        電極材料層
９１        第１の断熱部
９２        第２の断熱部
９３        断熱層
９４        上部電極
１００      フィールド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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