(57)【要約】【課題】入力信号におけるプリアンブル部のバイオレーションビットを確実に抽出し、判別することが可能な復調回路を提供する。【解決手段】本発明の一実施形態に係る復調回路２０は、ＲＦＩＤシステムに用いられる復調回路において、入力信号の検波を行うことによって復調信号を生成する検波回路２５と、検波回路２５からの復調信号を受け、該復調信号のプリアンブル部を受けるときと該復調信号のデータ部を受けるときとでカットオフ周波数を切り替える第１のフィルタ２２とを備える。【選択図】図３
2008283634.tif 000002
【特許請求の範囲】
【請求項１】
ＲＦＩＤシステムに用いられる復調回路において、
入力信号の検波を行うことによって復調信号を生成する検波回路と、
前記検波回路からの前記復調信号を受け、該復調信号のプリアンブル部を受けるときと該復調信号のデータ部を受けるときとでカットオフ周波数を切り替える第１のフィルタと、
を備える、復調回路。
【請求項２】
前記第１のフィルタのカットオフ周波数は、前記復調信号のプリアンブル部を受けるときよりも前記復調信号のデータ部を受けるときの方が低い、
請求項１に記載の復調回路。
【請求項３】
前記検波回路の前段に接続され、前記入力信号のプリアンブル部を受けるときと前記入力信号のデータ部を受けるときとでカットオフ周波数を切り替える第２のフィルタを更に備える、請求項１又は２に記載の復調回路。
【請求項４】
前記第２のフィルタのカットオフ周波数は、前記入力信号のプリアンブル部を受けるときよりも前記入力信号のデータ部を受けるときの方が低い、
請求項３に記載の復調回路。
【請求項５】
請求項１〜４の何れか１項に記載の復調回路を採用したＲＦＩＤリーダライタと、
前記ＲＦＩＤリーダライタからの命令信号に応じて応答信号を前記ＲＦＩＤリーダライタへ送信するＲＦＩＤタグと、
を備える、ＲＦＩＤシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＲＦＩＤシステムに用いられる復調回路及びこの復調回路を備えたＲＦＩＤシステムに関するものである。
【背景技術】
【０００２】
ＲＦＩＤシステムでは、リーダライタ装置によって、ＲＦＩＤタグに記憶されたデータを読み出したり、ＲＦＩＤタグにデータを書き込んだりすることができる。このリーダライタ装置は、ＲＦＩＤタグからの受信信号からデータを復調する復調回路を備えている。この復調回路内には、検波回路が用いられることが知られている（例えば、特許文献１，２）。復調回路では、検波回路を用いてＲＦＩＤタグからの受信信号を復調し、その後同期及びデータのスタートビットの判別を行う。
【特許文献１】特開平１０−２４２９４７号公報
【特許文献２】特許第３０１７７５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、無線通信規格ＩＳＯ１８０００−６ＴｙｐｅＣには、ＲＦＩＤタグからリーダライタ装置へ送信する信号の符号化方式が定められている。この規格では、ＲＦＩＤタグの送信信号におけるプリアンブル部に、データのスタートビット判別のためのバイオレーションビットを設けることが定められている。
【０００４】
リーダライタ装置における復調回路では、このプリアンブル部のバイオレーションビットを認識して、ＲＦＩＤタグからのデータのスタートビットを判別する。そのために、リーダライタ装置における復調回路には、プリアンブル部のバイオレーションビットを確実に抽出し、判別することが要求される。
【０００５】
そこで、本発明は、入力信号におけるプリアンブル部のバイオレーションビットを確実に抽出し、判別することが可能な復調回路及びＲＦＩＤシステムを提供することを目的としている。
【課題を解決するための手段】
【０００６】
本発明の復調回路は、ＲＦＩＤシステムに用いられる復調回路において、入力信号の検波を行うことによって復調信号を生成する検波回路と、検波回路からの復調信号を受け、該復調信号のプリアンブル部を受けるときと該復調信号のデータ部を受けるときとでカットオフ周波数を切り替える第１のフィルタとを備える。
【０００７】
この復調回路によれば、検波回路の後段の第１のフィルタが、復調信号のプリアンブル部を受けるときと復調信号のデータ部を受けるときとでカットオフ周波数を切り替えるので、第１のフィルタの後段のスタートビット判別回路においてプリアンブル部のバイオレーションビットを確実に抽出し、判別することができる。
【０００８】
ここで、入力信号が復調回路における検波回路によって復調されると、復調後のバイオレーションビットの論理構成（すなわちハイ／ロー論理構成）が、復調後のデータの論理構成と異なってしまうことがある。換言すれば、復調後のバイオレーションビットの周波数が、復調後のデータの周波数より高くなってしまうことがある。そのために、復調後のバイオレーションビットは、検波回路の後段のフィルタによって失われてしまうことがある。このように、復調回路では、入力信号におけるプリアンブル部の情報が失われる虞がある。
【０００９】
そこで、上記した第１のフィルタのカットオフ周波数は、復調信号のプリアンブル部を受けるときよりも復調信号のデータ部を受けるときの方が低いことが好ましい。これによれば、復調後のプリアンブル部の周波数が復調後のデータ部の周波数より高くなっても、プリアンブル部の情報を失うことなく後段のスタートビット判別回路へ導くことができる。したがって、プリアンブル部のバイオレーションビットを確実に抽出し、判別することができる。
【００１０】
また、上記した復調回路は、検波回路の前段に接続され、入力信号のプリアンブル部を受けるときと入力信号のデータ部を受けるときとでカットオフ周波数を切り替える第２のフィルタを更に備えていてもよく、この第２のフィルタのカットオフ周波数は、入力信号のプリアンブル部を受けるときよりも入力信号のデータ部を受けるときの方が低くてもよい。
【００１１】
本発明のＲＦＩＤシステムは、上記した復調回路を採用したＲＦＩＤリーダライタと、ＲＦＩＤリーダライタからの命令信号に応じて応答信号をＲＦＩＤリーダライタへ送信するＲＦＩＤタグとを備える。
【００１２】
このＲＦＩＤシステムによれば、ＲＦＩＤリーダライタが上記した復調回路を採用したので、ＲＦＩＤリーダライタは、プリアンブル部のバイオレーションビットを確実に抽出し、判別することができ、ビットエラー率を低下することが可能となる。
【発明の効果】
【００１３】
本発明によれば、入力信号におけるプリアンブル部のバイオレーションビットを確実に抽出し、判別することが可能な復調回路及びＲＦＩＤシステムを得ることができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附すこととする。
［ＲＦＩＤシステムの実施形態］
【００１５】
まず、本発明の実施形態に係るＲＦＩＤシステムについて説明する。図２は、本発明の実施形態に係るＲＦＩＤシステムを示す図である。
【００１６】
図２に示すＲＦＩＤシステム１００は、ＲＦＩＤタグ（電子タグともいう。）８０とリーダライタ装置１とを備える。ＲＦＩＤタグ８０は、メモリなどのデータ記憶部８６を有しており、このデータ記憶部８６にＩＤデータ、商品の製品コード、管理コード、入場者の管理番号等のデータを格納することができる。これらのデータは、リーダライタ装置１によって読み出されたり、書き込まれたりする。具体的には、まず、リーダライタ装置１がＲＦＩＤタグ８０へ命令コマンドを無線で送信し、ＲＦＩＤタグ８０がこの命令コマンドに対する応答コマンドを返信する。リーダライタ装置１は、この応答コマンドを受けて、応答コマンドに対する処理（例えば、上記したデータ読出やデータ書込等）を実施する。
【００１７】
リーダライタ装置１の詳細は後述することとし、ＲＦＩＤタグ８０の詳細を説明する。ＲＦＩＤタグ８０は、アンテナ８１、整合回路８２、電源回路８３、変調・復調回路８４、制御部８５及びデータ記憶部８６を備えている。アンテナ８１は、整合回路８２を介して電源回路８３および変調・復調回路８４に接続されている。整合回路８２は、電源回路８３及び変調・復調回路８４とアンテナ８１とのインピーダンス整合を調整する整合回路である。電源回路８３は、命令コマンドにおける搬送波を整流することによって直流電力を生成し、この直流電力を変調・復調回路８４、制御部８５、およびデータ記憶部８６へ供給する。変調・復調回路８４は、変調回路と復調回路とを有している。復調回路は、出力要求信号を復調することによって命令コマンドを再生する。制御部８５は、復調された命令コマンドを識別および解析する。
【００１８】
また、制御部８５は、解析結果に応じてデータ記憶部８６に予め記憶されているデータから応答コマンドを生成する。変調・復調回路８４における変調回路は、この応答コマンドに応じて整合回路８２のインピーダンスを変化させる。このようにして、リーダライタ装置１からの搬送波に対する整合回路８２の反射率を変化させ、負荷変調された応答コマンドをリーダライタ装置１へ返信する。
【００１９】
なお、ＲＦＩＤタグには、電池等の駆動電源を有するアクティブ型のものと、電池等の駆動電源を有しないパッシブ型のものとがある。パッシブ型ＲＦＩＤタグは、上記したようにリーダライタ装置からの搬送波より駆動電力を生成する。
【００２０】
日本のＵＨＦ帯ＲＦＩＤシステムでは、電波法で規定されている周波数の範囲内で電波を送信する必要がある。このため、複数のリーダライタ装置を隣接して設置する場合には、同一周波数を使用せざるを得ない状況が生じてしまう。その結果、複数のリーダライタ装置が相互に干渉を与えてしまうことがある。複数のリーダライタ装置の相互干渉を回避するためには、複数のリーダライタ装置が無線チャネルを時分割で使用する必要がある。具体的な解決方法としては、日本の電波法で規定されているキャリアセンス機能がある。
【００２１】
キャリアセンス機能とは、リーダライタ装置が、ＲＦＩＤタグへ命令コマンドを送信する前に、使用すべき無線チャネルが未使用であるか否かを確認する機能である。リーダライタ装置は、当該周波数の無線チャネルが未使用状態である場合に限り、ＲＦＩＤタグへの命令コマンドを送信することによって、隣接する複数のリーダライタ装置に対して送信タイミングをずらし、相互干渉を回避することができる。
【００２２】
例えば、リーダライタ装置がキャリアセンス機能を備えている場合、ＵＨＦ帯ＲＦＩＤシステムは以下のように動作する。リーダライタ装置は、キャリアセンスを行い、同チャネル内に電波が存在していない場合にＲＦＩＤタグへ搬送波を放射する。すると、ＲＦＩＤタグは、リーダライタ装置からの搬送波から駆動電力を生成し、リーダライタ装置からの命令コマンドを解析する。ＲＦＩＤタグは、解析した結果、リーダライタ装置から指定された応答信号を返信する。
【００２３】
上記したリーダライタ装置からの命令コマンドやＲＦＩＤタグからの応答信号は、無線通信規格によって定められている。現在、ＵＨＦ帯ＲＦＩＤシステムにおけるリーダライタ装置とＲＦＩＤタグとの間の無線通信規格としては、ＩＳＯ１８０００−６ＴｙｐｅＣが普及されている。このＩＳＯ１８０００−６ＴｙｐｅＣでは、ＲＦＩＤタグからリーダ装置への符号化方式としてＦＭ０方式またはミラーモジュレーションサブキャリア（Miller-Modulation-Subcarrier）方式が採用されている。
【００２４】
図１は、ＲＦＩＤタグからの応答信号の構成を示す図である。図１には、ＩＳＯ１８０００−６ＴｙｐｅＣのＦＭ０方式による応答信号の構成が示されている。ここで、データ遷移で始まって１ビット中の論理構成が“ＨＬ”又は“ＬＨ”であれば論理“０”であり、データ遷移で始まって１ビット中の論理構成が“ＨＨ”又は“ＬＬ”であれば論理“１”である。また、データ遷移せずに始まり、１ビット中の構成が“ＨＨ”又は“ＬＬ”であるものがバイオレーションビット（Violation Bit）Ｖである。
【００２５】
図１に示すように、ＦＭ０方式では、応答信号は、データ部Ｄ１の前にプリアンブル部Ｐ１を設けることが規定されている。プリアンブル部Ｐ１は、１２リーディングゼロ（パイロットトーン）部Ｚ１と、論理列“１０１０Ｖ１”部Ｓ１とを含んでいる。１２リーディングゼロ部Ｚ１は、同期信号を生成するためのものである。具体的には、１２リーディングゼロ部Ｚ１には論理“０”が配列されており、１２リーディングゼロ部Ｚ１はクロック再生回路におけるＰＬＬロックのために用いられる。一方、論理列“１０１０Ｖ１”部Ｓ１は、フレーム同期のために設けられている。具体的には、論理列“１０１０Ｖ１”部Ｓ１は、プリアンブル部Ｐ１の最後尾、すなわちデータ部Ｄ１の直前に設けられており、データのスタートビットの判別のために用いられる。
【００２６】
リーダライタ装置は、ＲＦＩＤタグからの応答信号と同期を取り、この応答信号を復調する。また、リーダライタ装置は、この応答信号から同期及びデータのスタートビットの検知を行う必要がある。具体的には、リーダライタ装置は、バイオレーションビットＶ及びそれに続く論理“１”を認識して、データ部Ｄ１のスタートビットを判別している。リーダライタ装置は、このバイオレーションビットＶを認識できないと、データ部Ｄ１のスタートビットを認識できないため、バイオレーションビットＶを確実に抽出し、判断することが必要不可欠となる。
［リーダライタ装置（ＲＦＩＤリーダライタ）の実施形態］
【００２７】
次に、図２を参照して、本実施形態に係るリーダライタ装置１を説明する。図２に示すリーダライタ装置１は、ホスト（例えばＰＣや携帯電話）６０からの指示に基づいて、ＲＦＩＤタグの情報読取動作やキャリアセンス動作等を行う。そのために、リーダライタ装置１は、アンテナ５と、サーキュレータ６と、受信回路１０と、復調回路２０と、制御回路３０と、変調回路４０と、送信回路５０とを備えている。
【００２８】
例えば、ホスト６０から読み取り動作を指示された場合、制御回路３０が、ホスト６０からの指示コマンドを解析し、読み取り動作のための制御信号を変調回路４０へ出力する。変調回路４０は、この制御信号に基づいて変調信号（ベースバンド信号）を生成し、送信回路５０へ出力する。送信回路５０は、変調信号によって搬送波を変調した命令コマンドを生成する。
【００２９】
例えば、送信回路５０は、局部発振器５１と、増幅器５２，５３と、変調器５４と、フィルタ（例えば、バンドパスフィルタ）５５とを有している。局部発振器５１は搬送波を生成し、増幅器５２がこの搬送波を増幅して変調器５４へ供給する。変調器５４は、この搬送波を変調回路４０からの変調信号によって変調した命令コマンドを生成し、フィルタ５５及び増幅器５３を介してサーキュレータ６へ出力する。
【００３０】
サーキュレータ６は、送信回路５０からの命令コマンドをアンテナ５へ導く。このようにして、リーダライタ装置１からＲＦＩＤタグへ情報読み出しのための命令コマンドが発行される。
【００３１】
一方、リーダライタ装置１がＲＦＩＤタグから応答信号をアンテナ５に受けると、サーキュレータ６がこの応答信号を受信回路１０へ導く。受信回路１０は、この応答信号をベースバンド信号に変換し、復調回路２０へ出力する。
【００３２】
例えば、受信回路１０は、ダイレクトコンバージョン方式を採用しており、増幅器１３と、局部発振器１４と、移相器１５と、ミキサ１６Ｉ，１６Ｑと、フィルタ１７Ｉ，１７Ｑと、増幅器１８Ｉ，１８Ｑとを有している。
【００３３】
増幅器１３は、ローノイズアンプであり、応答信号を増幅してミキサ１６Ｉ，１６Ｑへ供給する。局部発振器１４は、応答信号の周波数と略同一な周波数を有する搬送波を生成し、ミキサ１６Ｉ及び移相器１５へ供給する。移相器１５は、搬送波の位相を９０度（π／２）ずらして、ミキサ１６Ｑへ出力する。ミキサ１６Ｉは、応答信号と搬送波とをミキシングしたＩ相ベースバンド信号を生成し、フィルタ１７Ｉ及び増幅器１８Ｉを介して出力する。同様に、ミキサ１６Ｑは、９０度位相がずれた搬送波と応答信号とをミキシングしたＱ相ベースバンド信号を生成し、フィルタ１７Ｑ及び増幅器１８Ｑを介して出力する。なお、フィルタ１７Ｉ，１７Ｑは、例えばローパスフィルタである。
【００３４】
復調回路２０は、受信回路１０からのＩ相ベースバンド信号とＱ相ベースバンド信号とを合成したベースバンド信号を生成し、このベースバンド信号を復調した復調信号を生成して、制御回路３０へ出力する。また、復調回路２０は、ベースバンド信号から同期信号を生成し、且つデータのスタートビットの判別のために復調信号からスタート判別信号を生成し、制御回路３０へ供給する。
【００３５】
制御回路３０は、これらの復調信号、同期信号及びスタート判別信号に基づいて、データの同期やエラービットの識別を行い、正常にデータを受信した場合には、復調信号、すなわちＲＦＩＤタグから受信したデータをホスト６０へ送信する。また、制御回路３０は、後述する第１及び第２のフィルタの周波数を切り替えるための切替信号を生成する。具体的には、制御回路３０は、ホスト６０からＲＦＩＤタグの読み取りの指令を受けたときに、第１及び第２のフィルタの周波数を上げるために切替信号を発信する。例えば、この切替信号は、ＣＰＵやＭＰＵ等から生成される切替用のパルス信号である。つまり、ホスト６０からＲＦＩＤタグ８０の読み取り指令をリーダライタ装置１が受けると、送信モードとなり、送信回路５０が動作し、ＲＦＩＤタグ８０を動作させるための命令信号を発行する。ＲＦＩＤタグ８０は、リーダライタ装置１から命令信号を受信すると、その命令信号に応じた応答信号をリーダライタ装置１へと送信する。リーダライタ装置１は、ＲＦＩＤタグからの応答信号である図1の信号を受信することになる。リーダライタ装置１は、図１のプリアンブル部Ｐ１を受信し、プリアンブル部Ｐ１のスタートビットを正常に判別した場合、制御回路３０からフィルタ周波数を下げるための切替信号を発行する。つまり、制御回路３０は、スタートビットを判別すると、切替信号として新たなパルスを発信することになる。
［復調回路の実施形態］
【００３６】
次に、本発明の実施形態に係る復調回路２０についてより詳細に説明する。図３は、本発明の実施形態に係る復調回路を示す回路図である。図３に示す復調回路２０は、合成回路２１と、第１及び第２のフィルタ２２，２３と、クロック再生回路２４と、検波回路２５と、フレーム判別回路２６と、ゲート回路２７，２８と、２値化回路２９とを有している。
【００３７】
合成回路２１は、受信回路１０からのＩ相ベースバンド信号とＱ相ベースバンド信号とを合成したベースバンド信号を生成し、第２のフィルタ２３へ出力する。合成回路２１としては、例えば、加算器が用いられる。
【００３８】
また、Ｉ相ベースバンド信号とＱ相ベースバンド信号とを独立に検出する場合は加算器にて合成せず、Ｉ相復調回路とＱ相復調回路を設け、ＲＦＩＤタグの応答信号に含まれている誤り検出符号を用いて、エラーチェックを行い、エラーが発生していないいずれか一方の復調回路を選択すればよい。共にエラーが発生していない場合はどちらを選択してもよい。
【００３９】
第２のフィルタ２３は、合成回路２１からのベースバンド信号の波形を成形する。第２のフィルタ２３は、制御回路３０からの切替信号に基づいてカットオフ周波数を切り替える。具体的には、第２のフィルタ２３は、ベースバンド信号のプリアンブル部Ｐ１を受ける時にはカットオフ周波数を上げ、ベースバンド信号のデータ部Ｄ１を受ける時にはカットオフ周波数を下げる。第２のフィルタ２３は、例えばローパスフィルタである。なお、第２のフィルタ２３は無くてもよい。しかしながら、ベースバンド信号の高周波ノイズを取り除く目的で、第２のフィルタ２３が設けられることが好ましい。第２のフィルタ２３は、２値化回路２９に接続されている。２値化回路２９は、Ｉ相ベースバンド信号とQ相ベースバンド信号との合成波形を２値化し、ＨレベルとＬレベルとに分ける。この2値化回路２９は、クロック再生回路２４及び検波回路２５に接続されている。
【００４０】
クロック再生回路２４は、ベースバンド信号のプリアンブル部Ｐ１における１２リーディングゼロ部Ｚ１に基づいて、データに同期したクロックを同期信号として生成する。クロック再生回路２４は、例えば、ＰＬＬ回路を含んでいる。クロック再生回路２４は、このクロックを検波回路２５及びゲート回路２８へ出力する。
【００４１】
検波回路２５は、例えば遅延検波回路であり、ＥＸＯＲと１ビット遅延回路とを有している。図４は、遅延回路の動作を示すタイミングチャートである。図４に示すように、検波回路２５は、１ビット遅延回路によってベースバンド信号を１ビット遅延させ、遅延信号とベースバンド信号との排他的論理和をＥＸＯＲによって求めることによって、復調信号を生成する。ここで、復調信号では、１ビット中の論理構成が“ＬＬ”であれば論理“０”であり、１ビット中の論理構成が“ＨＨ”であれば論理“１”である。また、１ビット中の構成が“ＬＨ”であるものが復調後のバイオレーションビットｖである。この復調後のバイオレーションビットｖの周期は、論理“０”の周期及び論理“１”の周期の１／２倍である。すなわち、復調後のバイオレーションビットｖの周波数は、論理“０”の周波数及び論理“１”の周波数の２倍である。検波回路２５は、この復調信号を第１のフィルタ２２へ出力する。
【００４２】
ベースバンド信号のプリアンブル部Ｐ１及びデータ部Ｄ１は、復調後、それぞれプリアンブル部Ｐ２、データ部Ｄ２に変換され、プリアンブル部Ｐ１における１２リーディングゼロ部Ｚ１及び論理列“１０１０Ｖ１”部Ｓ１は、復調後、それぞれ１２リーディングゼロ部Ｚ２、論理列“１０１ｖｖ１”部Ｓ２に変換される。
【００４３】
第１のフィルタ２２は、検波回路２５からの復調信号の波形を成形する。第１のフィルタ２２は、制御回路３０からの切替信号に基づいてカットオフ周波数を切り替える。具体的には、第１のフィルタ２２は、復調信号のプリアンブル部Ｐ２を受ける時にはカットオフ周波数を上げ、復調信号のデータ部Ｄ２を受ける時にはカットオフ周波数を下げる。第１のフィルタ２２は、例えばローパスフィルタである。第１のフィルタ２２は、フレーム判別回路２６及びゲート回路２７に接続されている。
【００４４】
フレーム判別回路２６は、復調信号のプリアンブル部Ｐ２に含まれるバイオレーションビットｖを検出することによってデータ部Ｄ２のスタートビットを判別する。フレーム判別回路２６は、バイオレーションビットｖを検出すると、スタート判別信号ＤＥＴを制御回路３０へ出力すると共に、ゲート回路２７，２８へ供給する。
【００４５】
ゲート回路２７，２８は、スタート判別信号ＤＥＴに同期して、それぞれ復調信号Ｄａｔａ、クロックＣＬＫを制御回路３０へ出力する。つまり、スタート判別信号ＤＥＴ、復調信号Ｄａｔｓ及びクロックＣＬＫを生成する各回路でかかる処理時間が異なるため、ゲート回路２７，２８は、これらの処理時間を調整し、スタート判別信号ＤＥＴ、データ信号Ｄａｔｓ及びクロック信号ＣＬＫの同期を取っている。制御回路３０は、復調回路２０からのスタート判別信号ＤＥＴに基づいて変調信号のデータ部Ｄ２のスタートビットを判別することができる。
【００４６】
次に、第１及び第２のフィルタ２２，２３についてより詳細に説明する。第１及び第２のフィルタ２２，２３には、例えばＦＩＲフィルタが用いられる。ＦＩＲフィルタは、ディジタルフィルタであるので、ＤＳＰやＦＰＧＡで構成することが可能となる。そのため、回路規模は、実質、ＤＳＰやＦＰＧＡのサイズで決定される。また、ＤＳＰやＦＰＧＡ内部でのスイッチ動作で、簡単に周波数特性を切り替えることも可能となる。
【００４７】
図５（ａ）は、ＦＩＲフィルタの構成を示す回路図である。図５（ａ）には、最も一般的な構成の一つである直線型構成のＦＩＲフィルタを示している。図５（ａ）に示すＦＩＲフィルタは、複数の遅延回路７１ａ〜７１ｇと、複数の乗算回路７２ａ〜７２ｈと、加算回路７３とを有している。
【００４８】
遅延回路７１ａ〜７１ｇは、順に直列に接続されており、単に入力された信号を１サンプル遅延させて順送りにする。すなわち、遅延回路７１ａ〜７１ｇは、それぞれ、１クロック分だけ遅延させて次段に渡す。これによって、入力された信号は、１クロック又は１ワード単位で処理が行われる。乗算回路７２ａ〜７２ｈは乗算器である。乗算回路７２ａには、ＦＩＲフィルタの入力信号が入力され、乗算回路７２ｂ〜７２ｈには、それぞれ遅延回路７１ａ〜７１ｇの出力信号が入力される。乗算回路７２ａ〜７２ｈは、それぞれ、入力される信号に重み付けを行う。加算回路７３は、加算器であり、乗算回路７２ａ〜７２ｈからの出力信号の総和を求めて出力する。
【００４９】
この構成では、遅延回路７１ａ〜７１ｇの前後のデータ取り出し部を「タップ」と呼び、そのデータ取り出し部に接続された乗算回路７２ａ〜７２ｈの並んでいる数を「タップ数」と呼ぶ。したがって、このＦＩＲフィルタは、8タップ構成のＦＩＲフィルタである。
【００５０】
図５（ｂ）は、第１及び第２のフィルタの構成の一例を示す図である。図５（ｂ）に示すように、第１及び第２のフィルタ２２，２３は、それぞれ、カットオフ周波数が異なる２つのＦＩＲフィルタ２２ａ，２２ｂとスイッチ２２ｃとを備え、制御回路３０からの切替信号に基づいてスイッチ２２ｃの接続を切り替えて、ＦＩＲフィルタ２２ａ，２２ｂのうち何れか一方のＦＩＲフィルタを選択接続する。
【００５１】
ＦＩＲフィルタは各タップに重み付けのパラメータがあり、この値を色々変更することで周波数特性を変更することができる。重み付けのパラメータを各タップにて調整することで、リップルの大きさを設定している。なお、タップ数も周波数特性に大きく関わっている。そのため、重み付けのパラメータやタップ数が所望の周波数特性によって異なるため、周波数を切り替えるためには二つのＦＩＲフィルタを設置する必要がある。よって、図５（ｂ）に示すように、第１及び第２フィルタ２２，２３はそれぞれ内部で２つのＦＩＲフィルタ２２ａ，２２ｂを持ち、切替信号によって、スイッチ２２ｃを制御する。例えば、スイッチ２２ｃは、切替信号がハイレベルのパルスである場合に、周波数が高いＦＩＲフィルタ２２ａに接続される。一方、切替信号がローレベルのパルスである場合に、スイッチ２２ｃは、周波数が低いＦＩＲフィルタ２２ｂに接続される。
【００５２】
ＦＩＲフィルタ２２ａ，２２ｂの重み付けのパラメータが周波数特性に大きく関わると上記で述べたが、この重み付けパラメータを利用して周波数特性のみを変更することも可能である。図５（ｂ）では、ＦＩＲフィルタ２２ａ，２２ｂをスイッチ２２ｃで切り換えている。つまり、ハードウェアにで切り換えている構造となる。ＦＩＲフィルタ２２ａ，２２ｂの周波数特性を変更する際に、タップ数を変更せずに、重み付けパラメータのみ変更することで、周波数特性を調整することも可能である。つまり、本発明のリーダライタ装置１では、図１のプリアンブル部Ｐ１を受信し、プリアンブル部Ｐ１のスタートビットを正常に判別した場合、制御回路３０からフィルタ周波数を下げるための切替信号を発行する。この切替信号を受信すると、ＦＩＲフィルタ２２ａ，２２ｂの重み付けパラメータのみを変更することで、周波数特性を下げることでＦＩＲフィルタ２２ａ，２２ｂの周波数特性を可変することも可能である。図5（ｂ）では、ハードウェアでＦＩＲフィルタの切り換えを実現しているが、ソフト的に重み付けパラメータのみを切り換える手法も考えられる。
【００５３】
次に、リーダライタ装置１の動作、特に復調回路２０の動作を説明する。図６は、リーダライタ装置、特に復調回路の動作を示すフローチャートである。例えば、ホスト６０からＲＦＩＤタグの読み取りの指示がなされると、制御回路３０によって制御信号が出力され、変調回路４０によって変調信号が生成される。すると、送信回路５０によって搬送波が変調信号で変調された命令コマンドが生成され、サーキュレータ６及びアンテナ５を介してＲＦＩＤタグへ発行される（ステップＳ０１）。その後、制御回路３０によって切替信号が出力され、第１及び第２のフィルタ２２，２３のカットオフ周波数がプリアンブル部Ｐ１を受けるための周波数に切り替えられる（ステップＳ０２）。
【００５４】
次に、ＲＦＩＤタグからの応答信号がアンテナ５によって受信されると（ステップＳ０３）、サーキュレータ６によって受信回路１０へ導かれ、Ｉ相ベースバンド信号とＱ相ベースバンド信号とに変換されて、復調回路２０に供給される。すると、合成回路２１によってＩ相ベースバンド信号とＱ相ベースバンド信号とが合成され、ベースバンド信号が生成されて、第２のフィルタ２３によって波形成形される。その後、プリアンブル部Ｐ１における１２リーディングゼロ部Ｚ１を用いて、クロック再生回路２４によってクロック信号が同期信号として再生される。次に検波回路２５によってデータ信号が生成される。検波回路２５を通すとプリアンブル部Ｐ２のデータ信号が生成される。フレーム判別回路２６ではプリアンブル部Ｐ２の論理列“１０１ｖｖ１”部Ｓ２を用いて、スタートビット判別信号を生成する。クロック信号とデータ信号は、それぞれ、第１及び第２のゲート回路２７，２８によってスタート判別信号に同期され、スタート判別信号と共に制御回路３０へ供給される。供給されたデータ信号、クロック信号、スタートビット判別信号の3つを用いて、制御回路３０ではプリアンブル部Ｐ１の検出が行われる（ステップＳ０４）。
【００５５】
制御回路３０がプリアンブル部Ｐ１を検出できた場合、リーダライタ装置１はデータ部Ｄ１の受信を続ける（ステップＳ０５へ進む）。制御回路３０がプリアンブル部Ｐ１を検出できなかった場合、リーダライタ装置１はデータ部D１の受信を行えない為、初期状態へ戻る（ステップＳ０１へ戻る）。なお、ステップＳ０４において、プリアンブル部Ｐ１の検出が正常に行われなかった場合、フレーム判別回路２６によるデータのスタートビット判別が正常に行われず、制御回路３０がスタートビットの判別を正常に行うことができない。一般に、リーダライタ装置１では、命令コマンド送信から応答信号受信までの時間が規定されており、この時間内に判別できなかった場合には、ステップＳ０１に戻り、再トライする。
【００５６】
データ部Ｄ２のスタートビットの判別が正常に行われると、制御回路３０によって切替信号が出力され、第１及び第２のフィルタ２２，２３のカットオフ周波数がデータ部Ｄ２を受けるための周波数に切り替えられる（ステップＳ０５）。すると、制御回路３０によって、これらの復調信号、同期信号及びスタート判別信号に基づいて、データの同期やエラービットの識別が行われる（ステップＳ０６）。制御回路３０はホスト６０へ読み取ったデータを送信し、ホスト６０からの読み取り指令を終了する。もし、制御回路３０がデータを認識できなかった場合にはステップＳ０１に戻り、読み取りを再トライしてもよい。
【００５７】
例えば、図４に示すように、変調信号における論理“１”及び論理“０”の周波数が２０ｋＨｚである場合、プリアンブル部Ｐ２におけるバイオレーションビットｖは４０ｋＨｚの波形となる。データ部Ｄ２は論理“１”及び論理“０”のみで構成されているので、データ部Ｄ２を受けるときには、第１及び第２のフィルタ２２，２３は、論理“１”及び論理“０”の周波数のみ通せればよい。また、後述するように、ビットエラー率低減のためには、第１及び第２のフィルタ２２，２３は高周波ノイズを積極的に除去することが好ましい。すなわち、雑音のレベルは帯域幅に比例するので、第１及び第２のフィルタ２２，２３は通常必要最小限の帯域にすることが好ましい。
【００５８】
したがって、データ部Ｄ２を受けるときには、第１及び第２のフィルタ２２，２３は、０〜２０ｋＨｚの通過帯域を持ち、２０ｋＨｚを超える周波数は遮断帯域となることが好ましい。すなわち、データ部Ｄ２を受けるときには、第１及び第２のフィルタ２２，２３のカットオフ周波数は２０ｋＨｚに切り替えられる。
【００５９】
一方、プリアンブル部Ｐ２では、１２リーディングゼロ部Ｚ２は常にローレベルであり、論理列“１０１ｖｖ１”部Ｓ２におけるバイオレーションビットｖは論理“１”及び論理“０”の半周期のパルスである。すなわち、バイオレーションビットｖの周波数は４０ｋＨｚであり、プリアンブル部Ｐ２を受けるときには、第１及び第２のフィルタ２２，２３は、バイオレーションビットｖを通せなければならない。また、後述するように、ビットエラー率低減のためには、第１及び第２のフィルタ２２，２３は高周波ノイズを積極的に除去することが好ましい。すなわち、雑音のレベルは帯域幅に比例するので、第１及び第２のフィルタ２２，２３は通常必要最小限の帯域にすることが好ましい。
【００６０】
したがって、プリアンブル部Ｐ２を受けるときには、第１及び第２のフィルタ２２，２３は、０〜４０ｋＨｚの通過帯域を持ち、４０ｋＨｚを超える周波数は遮断帯域となることが好ましい。すなわち、プリアンブル部Ｐ２を受けるときには、第１及び第２のフィルタ２２，２３のカットオフ周波数は４０ｋＨｚに切り替えられる。
【００６１】
なお、第１及び第２のフィルタ２２，２３では、確実にバイオレーションビットｖを捕らえる為に、例えば、プリアンブル部Ｐ２までのフィルタ特性を通過帯域０〜４０ｋＨｚで、遮断周波数を４５ｋＨｚにしてもよい。同様に、第１及び第２のフィルタ２２，２３では、データ部Ｄ２のフィルタ特性は、例えば、通過帯域０〜２０ｋＨｚで、遮断周波数は、２５ｋＨｚとしてもよい。なお、このような第１及び第２のフィルタ２２，２３は、例えば、タップ数３１、サンプリング周波数1MHz程度のＦＩＲフィルタで実現可能である。
【００６２】
以上のように、本実施形態の復調回路２０によれば、少なくとも検波回路２５の後段の第１のフィルタ２２が、復調信号のプリアンブル部Ｐ２を受けるときに、復調信号のデータ部Ｄ２を受けるときよりカットオフ周波数を高くするので、復調後のプリアンブル部Ｐ２におけるバイオレーションビットｖの周波数が復調後のデータ部Ｄ２の周波数より高くなっても、プリアンブル部Ｐ２の情報、すなわちデータ部Ｄ２のスタートビットを判別するためのバイオレーションビットｖを失うことがない。
【００６３】
したがって、本実施形態の復調回路２０によれば、プリアンブル部のバイオレーションビットを確実に抽出し、判別することができ、ＲＦＩＤタグからの応答信号を正確に復調して制御回路３０へ導くことができる。その結果、本実施形態のリーダライタ装置１によれば、ビットエラー率を低下することが可能となる。
【００６４】
また、本実施形態の復調回路２０によれば、プリアンブル部Ｐ２を受けるとき、及びデータ部Ｄ２を受けるときに、第１のフィルタ２２の帯域をそれぞれ必要最小限の帯域に切り替えるので、高周波ノイズを適切に除去することができる。したがって、本実施形態のリーダライタ装置１によれば、リーダライタ装置１のビットエラー率をより低下させることが可能となる。
【００６５】
また、本実施形態の復調回路２０によれば、検波回路２５の前段の第２のフィルタ２３のカットオフ周波数も第１のフィルタ２２と同様に切り替えるので、検波回路２５の入力信号の高周波ノイズを適切に除去することができ、リーダライタ装置１のビットエラー率をより低下させることが可能となる。
【００６６】
また、本実施形態のＲＦＩＤシステム１００によれば、ＲＦＩＤリーダライタ１が上記した復調回路２０を採用したので、ＲＦＩＤリーダライタ１は、プリアンブル部Ｐ２のバイオレーションビットｖを確実に抽出し、判別することができ、ビットエラー率を低下することが可能となる。
【００６７】
以下に、その理由を説明する。検波回路２５の入力信号（図４におけるベースバンド信号）Ｙ１は、下式（１）のように表される。
【数１】
2008283634.tif 000003
ここで、ａは振幅、ω0は搬送波の角周波数、tは時刻、θ(t)は位相変調成分である。
【００６８】
一方、Ｙ１を一定時間dだけ遅延させた信号をＹ２（図４における１ビット遅延ベースバンド信号）とすると、遅延信号Ｙ２は下式（２）のように表される。
【数２】
2008283634.tif 000004
ここで、ω0ｄ=2nπ（nは正整数）と選べば、上記（２）式は、下式（３）と書き替えることが出来る。
【数３】
2008283634.tif 000005
【００６９】
ＥＸＯＲは、掛け算回路に相当するので、Ｙ１とＹ２とを掛け算した出力をＹとすれば、変調信号は下式（４）と表される。
【数４】
2008283634.tif 000006
ただし、αは検波能率である。
【００７０】
上記（４）式において、第１項は不要成分であり、搬送波の２倍の周波数成分を中心とし、第２項は検波した必要な信号出力成分である。すなわち、第1項は、ＥＸＯＲによって生じた搬送波の２倍の周波数成分とその他高周波ノイズである。
【００７１】
これより、上記したように、本実施形態の復調回路２０では、検波回路２５の後段の第１のフィルタ２２の帯域を必要最小限の帯域に切り替えるので、高周波ノイズ、例えば上記（４）式における第１項の不要成分を適切に除去できることがわかる。
［変形例］
【００７２】
なお、本発明は上記した本実施形態に限定されることなく種々の変形が可能である。
【００７３】
ＲＦＩＤシステムにおいて、ＲＦＩＤタグの電源はリーダライタ装置から送信される搬送波から電源を作り出している。そのため、ノイズ・反射波等の影響により、搬送波が揺らぐことで、ＲＦＩＤタグの電源が揺らいでしまうといった問題が生じる。この電源の揺らぎによって、ＲＦＩＤタグの応答信号は常に同一の送信速度を保てなくなり、徐々にタグの応答信号の位相がずれてしまうといった問題がある。
【００７４】
そこで、上記したリーダライタ装置は、この位相ずれ信号を追従できる機能を備えるクロック再生回路を用いることが好ましい。これによって、再生クロックのジッタを抑制することができ、この再生クロックを用いて復調されたデータのエラービットを低減することが可能となる。以下に、遅延した信号を追従できる機能を備えるディジタルＰＬＬ装置の一例を示す。このディジタルＰＬＬ装置をリーダライタ装置におけるクロック再生回路として用いることができる。
【００７５】
図７は、本変形例のディジタルＰＬＬ装置を示す回路図である。ディジタルＰＬＬ装置１３０は、位相検出器１３１、ランダムウォークフィルタ部（以下、「ＲＷＦ部」という）１３２、周波数検出器１３４、加算器１３５、および制御分周部１３６を備えている。
【００７６】
位相検出器１３１の第１の入力端子には、上述したように、ＲＦＩＤタグから受ける応答信号が入力信号として入力される。位相検出器１３１の第２の入力端子には、ディジタルＰＬＬ装置１３０の出力クロックである再生クロックが入力される。位相検出器１３１は、入力信号に対する再生クロックの位相遅れ、位相進みを検出する。位相検出器１３１の出力端子は、ＲＷＦ部１３２の入力端子に接続されている。
【００７７】
ＲＷＦ部１３２は、位相検出器１３１からの出力信号を積分し、積分値に応じて位相ずれ信号を発生する。そのために、ＲＷＦ部１３２は、ランダムウォークフィルタ（以下、「ＲＷＦ」という）１３２ａ、リセットホールド部１３２ｂ、およびリセット制御部１３２ｃを有している。
【００７８】
ＲＷＦ１３２ａの入力端子は、位相検出器１３１の出力端子に接続されている。ＲＷＦ１３２ａは、位相検出器１３１からの出力信号のパルスをカウントし、カウント値が予め記憶されている所定値に達する場合に、入力信号に対する再生クロックの位相ずれ（位相遅れまたは位相進み）を表す値を有する位相ずれ信号を発生する。例えば、ＲＷＦ１３２ａは、カウント値が位相遅れのための所定値に達する場合に位相遅れを表す値−ａを有する位相ずれ信号を発生し、カウント値が位相進みのための所定値に達する場合に位相進みを表す値＋ａを有する位相ずれ信号を発生する。
【００７９】
ＲＷＦ１３２ａの出力端子は、リセットホールド部１３２ｂの入力端子に接続されている。リセットホールド部１３２ｂは、位相ずれ信号を受けると、この位相ずれ信号を出力する。また、リセットホールド部１３２ｂのリセット端子は、リセット制御部１３２ｃの出力端子に接続されており、リセット制御部１３２ｃからのリセット信号に基づいて位相ずれ信号の出力を停止する。リセットホールド部１３２ｂの出力端子は、加算器１３５の第１の入力端子およびＲＷＦ１３２ａの制御端子に接続されている。なお、リセット制御部１３２ｃについては後述する。
【００８０】
ＲＷＦ１３２ａの制御端子は、リセットホールド部１３２ｂの出力端子に接続されている。ＲＷＦ１３２ａは、リセットホールド部１３２ｂから位相ずれ信号が出力されたら、位相ずれ信号、カウント値をリセットする。
【００８１】
ここで、ＲＷＦ部１３２によって生成される位相ずれ信号の値は、制御分周部１３６における分周比の変更量＋ａまたは−ａ（ａは自然数）を定める。例えば、位相検出器１３１が位相遅れを検出し、ＲＷＦ１３２ａの積分値が予め定められたカウント値に達したとすると、リセットホールド部１３２ｂは現在の位相が遅れた状態であると判断し、再生クロックの周波数を上げるために制御分周部１３６における制御分周器１３６ａの分周数を−ａ減少する。一方、位相検出器１３１が位相進みを検出した時には、リセットホールド部１３２ｂは現在の位相が進んだ状態にあると判断し、再生クロックの周波数を下げるために制御分周部１３６における制御分周器１３６ａの分周数を＋ａ増加する。制御分周器１３６ａとして、プログラマブルカウンタを使用した場合、リセットホールド部１３２ｂの制御に基づき、プログラマブルカウンタの分周比が逐次、変化されることになる。なお、再生クロックにおけるジッタを低減するためには、位相ずれ信号の絶対値ａは小さい値であることが好ましく、１であることが好ましい。
【００８２】
周波数検出器１３４の入力端子には入力信号が入力される。周波数検出器１３４は、入力信号の周波数値に応じた値を有する周波数信号を生成する。ここで、周波数信号の値は、制御分周部１３６における分周比の中心値Ｎ（Ｎは自然数）を定める。この分周比の中心値Ｎの中心値は１６であることが好ましい。例えば、入力信号が標準周波数である場合にＮ＝１６が選択されるとすると、入力信号が標準周波数より高く、標準周波数の１．１５倍である場合、Ｎ＝１４（１６／１．１５）が選択される。一方、入力信号が標準周波数より低く、標準周波数の０．８５倍である場合、Ｎ＝１９（１６／０．８５）が選択される。周波数検出器１３４の詳細は後述する。周波数検出器１３４の出力端子は、加算器１３５の第２の入力端子に接続されている。
【００８３】
加算器１３５は、位相ずれ信号と周波数信号とを加算した値を有する制御信号を生成する。すなわち、加算器１３５は、制御分周部１３６における制御分周器１３６ａのための分周比の中心値Ｎと分周比の変更量±ａとから、制御分周器１３６ａにおける分周比Ｎ±ａを定める。例えば、入力信号が標準周波数である場合に１６分周され、変更量の絶対値ａ＝１であるとすると、入力信号が標準周波数より高く、標準周波数の１．１５倍である場合、１／１４分周を中心に１／１３分周または１／１５分周で位相制御される。一方、入力信号が標準周波数より低く、標準周波数の０．８５倍である場合、１／１９分周を中心に１／１８分周または１／２０分周で位相制御される。加算器１３５の出力端子は、制御分周部１３６の制御端子に接続されている。
【００８４】
制御分周部１３６は、制御分周器１３６ａおよび固定分周器１３６ｂから構成されている。制御分周器１３６ａの入力端子にはマスタークロックが入力されており、制御分周器１３６ａの制御端子は加算器１３５の出力端子に接続されている。制御分周器１３６ａは、制御信号の値を分周比として、マスタークロックを分周した分周クロックを生成する。制御分周器１３６ａの出力端子は、固定分周器１３６ｂの入力端子およびリセット制御部１３２ｃの第１の入力端子に接続されている。
【００８５】
固定分周器１３６ｂは、分周クロックを固定の分周値で分周した再生クロックを生成する。固定分周器１３６ｂの出力端子は、位相検出器１３１の第２の入力端子およびリセット制御部１３２ｃの第２の入力端子に接続されている。
【００８６】
リセット制御部１３２ｃは、第２の入力端子に入力される再生クロックに基づいて、第１の入力端子に入力される分周クロックの周期数のカウントを開始し、このカウント値が予め設定された回数（Ｊ回）に達したときにリセット信号を発生する。すなわち、リセット制御部１３２ｃは、再生クロックに基づき、制御分周器１３６ａにおいて行われる位相修正を可変量化させる回路で、制御分周器１３６ａにおけるＮ−ａ分周またはＮ＋ａ分周を何回行わせるかを制御する。リセット制御部１３２ｃは、予め設定された回数（Ｊ回）に、制御分周器１３６ａの位相修正回数が達したとき、位相修正終了の指令信号（リセット信号）をリセットホールド部に与え、位相修正操作を終了させる。このとき、上記したリセットホールド部１３２ｂは、指令信号を受けて位相ずれ信号の出力を停止し、制御分周器１３６ａの制御を解除し、制御分周器１３６ａの分周比をＮにもどす。
【００８７】
次に、周波数検出器１３４について詳細に説明する。図８は、周波数検出器を示す回路図である。図８に示す周波数検出器１３４は、入力信号における周波数情報を検出し、この周波数情報に応じた周波数信号を生成する。そのために、周波数検出器１３４は、Ｐビットカウンタ１４１、１／２割算器１４２、スイッチ１４３、Ｐビットラッチ部１４４，１４５，１４６、加算器１４７、１／４割算器１４８、判定部１４９、コンパレータ１５０，１５１，１５２，１５３、およびＡＮＤ演算部１５４を備えている。
【００８８】
Ｐビットカウンタ１４１の入力端子には入力信号が入力される。Ｐビットカウンタ（Ｐは例えば３２）１４１のクロック端子には基準クロックが入力され、Ｐビットカウンタ１４１のリセット端子にはリセット信号が入力される。なお、基準クロックは入力信号より十分に早いクロックであればよく、基準クロックにはマスタークロックもしくはマスタークロックを分周したクロックが適用可能である。基準クロックとして、マスタークロックを固定分周器１３６ｂの分周比ｎで割ったものを使用した場合には、本周波数検出器の出力そのものが中心値Ｎとなる。Ｐビットカウンタ１４１は、基準クロックのタイミングで入力信号の周期長をカウントし、カウント値に応じたディジタル値の出力信号を生成する。具体的には、Ｐビットカウンタ１４１は、入力信号の立ち上がりから次の立ち上がりまでの時間において、基準クロックのクロック数をカウントすることによって入力信号の周期長を測定する。Ｐビットカウンタ１４１は、リセット信号に基づいて、入力信号の次の立ち上がりでカウント数をリセットし、新たにカウントを始める。したがって、Ｐビットカウンタ１４１の出力信号は入力信号の周波数情報を表している。Ｐビットカウンタ１４１の出力端子は、スイッチ１４３の第１の端子および１／２割算器１４２の入力端子に接続されている。
【００８９】
１／２割算器１４２は、Ｐビットカウンタ１４１からの出力信号のディジタル値を半分にした出力信号を生成する。１／２割算器１４２の出力端子はスイッチ１４３の第２の端子に接続されている。
【００９０】
スイッチ１４３には、リーダライタ装置１における制御回路３０内の識別器から応答信号判別情報、すなわち入力信号識別情報が入力されている。スイッチ１４３は、この入力信号識別情報に基づいて、第１の端子と第２の端子とのいずれかを第３の端子に接続するか選択する。具体的には、スイッチ１４３は、入力信号の論理が「１」である場合に第１の端子と第３の端子を接続し、入力信号の論理が「０」である場合に第２の端子と第３の端子を接続する。
【００９１】
図９は、入力信号の波形を示す図である。この入力信号はサブキャリアＦＳＫと呼ばれている。図９に示されるように、１ビットが短い周期の「１０」を２サイクル含む波形である場合、論理は「１」であり、１ビットが長い周期（短い周期のちょうど２倍）の「１０」を１サイクル含む波形である場合、論理は「０」である。したがって、入力信号の論理が「０」である場合には、論理が「１」である場合に比べて時間が２倍になるので、Pビットカウンタ１４１の出力信号のディジタル値を１／２倍にしている。なお、図９におけるｍ−ｉ（例えば、ｉ＝−１〜６）は、Ｐビットカウンタ１４１における入力信号の測定区間番号を表している。
【００９２】
スイッチ１４３の第３の端子は、Ｐビットラッチ部１４４の入力端子、加算器１４７の第１の入力端子、およびコンパレータ１５０の入力端子に接続されている。同様に、Ｐビットラッチ部１４４の出力端子は、Ｐビットラッチ部１４５の入力端子、加算器１４７の第２の入力端子、およびコンパレータ１５１の入力端子に接続されており、Ｐビットラッチ部１４５の出力端子は、Ｐビットラッチ部１４６の入力端子、加算器１４７の第３の入力端子、およびコンパレータ１５２の入力端子に接続されている。また、Ｐビットラッチ部１４６の出力端子は、加算器１４７の第４の入力端子、およびコンパレータ１５３の入力端子に接続されている。Ｐビットラッチ部１４４〜１４６は、Pビットカウンタ１４１からの出力信号を順次にラッチする。
【００９３】
図１０は、周波数検出器における各部信号波形を示す図である。図１０（ａ）〜（ｆ）には、入力信号波形、Ｐビットカウンタ１４１の出力信号波形、スイッチ１４３の出力信号波形、およびＰビットラッチ部１４４，１４５，１４６の出力信号波形それぞれの時間変化が順に示されている。なお、それぞれの信号波形のタイミングは一致している。図１０におけるＮｎ−ｉ（例えば、ｉ＝−１〜６：ｉは図９に対応している）は、Ｐビットカウンタ１４１の測定区間ごとの出力信号を表している。また、Ｎｎ±ｉの各ｉは、測定区間番号ｍ−ｉの各ｉに対応している。上述したように、区間番号ｍ，ｍ＋１の論理は「０」であるので、（ｃ）のＮｎ＋１，Ｎｎのディジタル値は、Pビットカウンタ１４１の出力信号のディジタル値の１／２倍となっている。このように、Ｐビットラッチ部１４４の出力信号、Ｐビットラッチ部１４５の出力信号、およびＰビットラッチ部１４６の出力信号は、Pビットカウンタ１４１の出力信号を基準として、１測定区間ずつ順に遅れている。
【００９４】
加算器１４７は、スイッチ１４３の出力信号およびＰビットラッチ部１４４，１４５，１４６の出力信号を加算する。加算器１４７の出力端子は、１／４割算器１４８の入力端子に接続されている。１／４割算器１４８は、加算器１４７の出力信号のディジタル値を１／４倍にする。１／４割算器１４８の出力端子は、判定部１４９の入力端子に接続されている。すなわち、加算器１４７および１／４割算器１４８によって、Ｐビットカウンタ１４１の測定区間における先行４つの周波数情報の平均値が得られる。Ｐビットカウンタ１４１の測定区間における先行４つの周波数情報は、入力信号における２ビット（論理「１」が連続した場合）〜４ビット（論理「０」が連続した場合）の周波数情報に相当する。
【００９５】
コンパレータ１５０は、スイッチ１４３の出力信号の値と予め設定された上限値および下限値とを比較することによって、スイッチ１４３の出力信号が上限値および下限値の間の値を有する場合に論理「１」の出力信号を生成し、スイッチ１４３の出力信号が上限値および下限値の間の値を有さない場合に論理「０」の出力信号を生成する。同様に、コンパレータ１５１〜１５３は、それぞれ、Ｐビットラッチ部１４４〜１４６の出力信号の値と予め設定された上限値および下限値とを比較することによって、Ｐビットラッチ部１４４〜１４６の出力信号が上限値および下限値の間の値を有する場合に論理「１」の出力信号を生成し、Ｐビットラッチ部１４４〜１４６の出力信号が上限値および下限値の間の値を有さない場合に論理「０」の出力信号を生成する。コンパレータ１５０〜１５３の各々の出力端子は、ＡＮＤ演算部１５４の４つの入力端子に接続されている。
【００９６】
ＡＮＤ演算部１５４は、コンパレータ１５０〜１５３からの出力信号の論理が全て「１」である場合に論理「１」を有する出力信号を出力し、コンパレータ１５０〜１５３からの出力信号のいずれかの論理が「０」である場合に論理「０」を有する出力信号を出力する。ＡＮＤ演算部１５４の出力端子は、判定部１４９の制御端子に接続されている。
【００９７】
判定部１４９は、ＡＮＤ演算部１５４からの出力信号に基づいて、１／４割算器１４８から受ける周波数情報の平均値を値Ｎとして有する周波数信号を出力する。例えば、ＡＮＤ演算部１５４からの出力信号の値が「１」である場合に、１／４割算器１４８からの周波数情報の平均値を値Ｎとして有する周波数信号を出力し、ＡＮＤ演算部１５４からの出力信号の値が「０」である場合には、この周波数信号を出力しない。
【００９８】
すなわち、コンパレータ１５０〜１５３は、測定した周波数情報が予め設定された上限値と下限値の間の値を有するか否かを判定し、AND演算部１５４に入力する。これによって、測定区間における先行する４つの周波数情報がすべて異常でないかを判定し、周波数情報を使うか否かを判定部１４９で決定する。このように、周波数検出器１３４は、入力信号の立ち上がりから次の立ち上がりまでの時間を測定し、測定区間における先行する４つの周波数情報がすべて異常でないことを判断した上で周波数情報として使用する。すなわち、加算器１３５に入力される周波数信号の値Ｎは、Pビットカウンタ１４１にて入力信号の周期をカウントした数である。そのため、判定部１４９の後段において周波数情報を変換する必要性なく、カウントした値が正しいか否かをＰビットカウンタ１４１の後段において判断する構成となっている。
【００９９】
次に、ディジタルＰＬＬ装置１３０の動作を説明する。入力信号が入力されると、周波数検出器１３４におけるＰビットカウンタ１４１によって、基準クロックのタイミングで入力信号の周期長がカウントされ、このカウント値に応じたディジタル値の出力信号が生成される。リーダライタ装置１内の識別器の指令に基づくスイッチ１４３によって、入力信号の論理が「１」である場合にはＰビットカウンタ１４１の出力信号が出力され、入力信号の論理が「０」である場合には１／２割算器１４２によってＰビットカウンタ１４１の出力信号のディジタル値が半分にされた出力信号が出力される。すると、Ｐビットラッチ部１４４，１４５，１４６によって、それぞれＰビットカウンタ１４１の測定区間における１つ前の出力信号、２つ前の出力信号、３つ前の出力信号が出力され、これらの出力信号は、加算器１４７によってＰビットカウンタ１４１の測定区間における現在の出力信号と加算され、１／４割算器１４８によって平均化される。
【０１００】
コンパレータ１５０，１５１，１５２，１５３では、Ｐビットカウンタ１４１の測定区間における現在の出力信号の値、１つ前の出力信号の値、２つ前の出力信号の値、３つ前の出力信号の値がそれぞれ所定の範囲内である場合には論理「１」の出力信号が出力され、ＡＮＤ演算部１５４によって論理「１」の出力信号が出力される。すると、判定部１４９によって、１／４割算器１４８からの出力信号の値を値Ｎとして有する周波数信号が加算器１３５へ出力される。すなわち、コンパレータ１５０〜１５３、ＡＮＤ演算部１５４、および判定部１４９によって、Ｐビットカウンタ１４１にてカウントされた周波数情報が正常であることが判定され、この周波数情報が周波数信号として加算器１３５へ出力される。
【０１０１】
一方、コンパレータ１５０，１５１，１５２，１５３では、Ｐビットカウンタ１４１の測定区間における現在の出力信号の値、１つ前の出力信号の値、２つ前の出力信号の値、３つ前の出力信号の値のうち何れかが所定の範囲外である場合には、対応のコンパレータによって論理「０」の出力信号が出力され、ＡＮＤ演算部１５４によって論理「０」の出力信号が出力される。すると、判定部１４９によって周波数信号が加算器１３５へ出力されない。すなわち、コンパレータ１５０〜１５３、ＡＮＤ演算部１５４、および判定部１４９によって、Ｐビットカウンタ１４１にてカウントされた周波数情報が異常であることが判定され、周波数信号が加算器１３５へ出力されない。このような場合は、例えば直近の正しい値を保持させ、本変形例のディジタルＰＬＬ装置１３０の安定動作に寄与する。
【０１０２】
また、位相検出器１３１によって入力信号に対する再生クロックの位相遅れ、位相進みを検出され、ＲＷＦ１３２ａによって位相検出器１３１からの出力信号のパルスがカウントされる。
【０１０３】
（ｉ）再生クロックの位相が入力信号の位相付近である場合
ＲＷＦ１３２ａによってカウントされた値が所定の値に達しないので、位相ずれ信号がＲＷＦ１３２ａおよびリセットホールド部１３２ｂから出力されない。
【０１０４】
すると、加算器１３５によって値Ｎを有する制御信号が生成される。制御分周器１３６ａでは、この制御信号の値Ｎに基づいてマスタークロックをＮ分周した分周クロックが生成され、更に固定分周器１３６ｂによって分周されて再生クロックが生成される。このように、再生クロックの位相が入力信号の位相付近である場合には、制御分周器１３６ａによるＮ分周が継続される。
【０１０５】
（ｉｉ）次に、再生クロックの位相が入力信号の位相より遅れている場合
ＲＷＦ１３２ａによってカウントされた値が所定の値に達し、位相遅れを表す値−ａを有する位相ずれ信号がＲＷＦ１３２ａおよびリセットホールド部１３２ｂから出力されると共に、リセットホールド部１３２ｂがロックされ、値−ａを有する位相ずれ信号が出力され続ける。
【０１０６】
すると、位相ずれ信号の値−ａと周波数信号の値Ｎとは加算器１３５によって加算され、値Ｎ−ａを有する制御信号が生成される。制御分周器１３６ａでは、この制御信号の値Ｎ−ａに基づいてマスタークロックをＮ−ａ分周した分周クロックが生成され、更に固定分周器１３６ｂによって分周されて再生クロックが生成される。制御分周器１３６ａにおいてＮ−１分周がＪ回行われると、リセット制御部１３２ｃからリセット信号が出力され、リセットホールド部１３２ｂからの位相ずれ信号が停止されて、加算器１３５によって制御信号の値がＮ−ａからＮに戻る。すると、制御分周器１３６ａにおけるＮ−ａ分周がＮ分周に戻る。このように、再生クロックの位相が入力信号の位相より遅れている場合には、制御分周器１３６ａによるＪ回のＮ−ａ分周によって再生クロックの位相が進められる。
【０１０７】
（ｉｉｉ）再生クロックの位相が入力信号の位相より進んでいる場合
ＲＷＦ１３２ａによってカウントされた値が所定の値に達し、位相進みを表す値＋ａを有する位相ずれ信号がＲＷＦ１３２ａおよびリセットホールド部１３２ｂから出力されると共に、リセットホールド部１３２ｂがロックされ、値＋ａを有する位相ずれ信号が出力され続ける。
【０１０８】
すると、位相ずれ信号の値＋ａと周波数信号の値Ｎとは加算器によって加算され、値Ｎ＋ａを有する制御信号が生成される。制御分周器１３６ａでは、この制御信号の値Ｎ＋ａに基づいてマスタークロックをＮ＋ａ分周した分周クロックが生成され、更に固定分周器１３６ｂによって分周されて再生クロックが生成される。制御分周器１３６ａにおいてＮ＋ａ分周がＪ回行われると、リセット制御部１３２ｃからリセット信号が出力され、リセットホールド部１３２ｂからの位相ずれ信号が停止されて、加算器１３５によって制御信号の値がＮ＋ａからＮに戻る。すると、制御分周器１３６ａにおけるＮ＋ａ分周がＮ分周に戻る。このように、再生クロックの位相が入力信号の位相より進んでいる場合には、制御分周器１３６ａによるＪ回のＮ＋ａ分周によって再生クロックの位相が遅らせされる。
【０１０９】
ところで、上述したように、ＲＦＩＤシステムにおけるＲＦＩＤタグ内のＰＬＬ装置のフリーラン動作によって、ＲＦＩＤタグから出力される応答信号の周波数が変動することがある。ＲＦＩＤシステムでは、ＲＦＩＤタグから出力される応答信号の周波数が中心周波数に対して最大±２５％（０．８倍〜１．３３倍）まで変動することが許容されている。すなわち、リーダライタ装置１におけるディジタルＰＬＬ装置１３０の入力信号の周波数が中心周波数に対して最大±２５％まで変動することがある。この周波数変動±２５％を位相変動に換算すると、±９０度に相当する。
【０１１０】
しかしながら、本変形例のディジタルＰＬＬ装置１３０によれば、制御分周部１３６内の制御分周器１３６ａにおける分周比を定める制御信号の値には、周波数検出器１３４から出力される周波数信号の値が加算器１３５によって加算される。この周波数信号の値は入力信号の周波数値に応じた値であり、制御分周部１３６内の制御分周器１３６ａにおける分周比の中心値Ｎは周波数信号の値によって定められるので、分周比の中心値Ｎによって定まる再生クロックと入力信号との周波数差が低減される。したがって、このディジタルＰＬＬ装置１３０によれば、入力信号の周波数が大きく変動しても、再生クロックのジッタを低減することが可能である。
【０１１１】
例えば、入力信号が中心周波数である場合に１６分周され、ａ＝１であるとすると、１／１６分周を中心に１／１５分周または、１／１７分周で位相制御される。入力信号が中心周波数より高く、中心周波数の１．１５倍である場合、１／１４分周を中心に１／１３分周または１／１５分周で位相制御され、周波数差から換算されるジッタは±１５度に抑えることができる。一方、入力信号が中心周波数より低く、中心周波数の０．８５倍である場合、１／１９分周を中心に１／１８分周または１／２０分周で位相制御され、周波数差から換算されるジッタは±１５度に抑えることができる。
【０１１２】
ところで、一般にカウンタは、２、４、８、１６、３２など２のべき乗の回数をカウントする毎に出力パルスを出力するように構成すれば、回路の簡素化が図れる。
【０１１３】
そのため、制御分周器１３６ａとしてプログラマブルカウンタが用いられる場合、制御分周器１３６ａの分周比の中心値Ｎは２のべき乗の値であることが好ましい。ここで、分周比の中心値Ｎは周波数検出器１３４から出力される周波数信号の値Ｎであり、この周波数信号の値ＮはＰビットカウンタ１４１のカウント数Ｎに相当する。したがって、Ｐビットカウンタ１４１では、２のべき乗の回数で入力信号をカウントすることが望ましい。また、Ｐビットカウンタ１４１のカウント数Ｎは、図９に示す入力信号の波形とＰビットカウンタ１４１のカウント数との関係を考慮し、論理「１」の区間と論理「０」の区間とをともに把握できるカウント数にする必要性がある。
【０１１４】
具体的には、Ｐビットカウンタ１４１のカウント数がＮ＝８である場合、Ｐビットカウンタ１４１では、入力信号における論理「１」の区間の一つのパルスのカウント数が２回であるので、入力信号におけるパルスの立ち上がりを確実に把握することができない可能性がある。一方、Ｐビットカウンタ１４１のカウント数がＮ＝３２である場合、Ｐビットカウンタ１４１では、入力信号における論理「１」の区間の一つのパルスのカウント数が８回であるので、入力信号におけるパルスの立ち上がりを確実に把握することができるが、カウント数が多くなることによって、周波数検出器１３４および制御分周器１３６ａにおける消費電力が増大し、ディジタルＰＬＬ装置１３０全体としての消費電力が増大する可能性がある。
【０１１５】
そこで、本実施形態では、Ｐビットカウンタ１４１のカウント数Ｎ、すなわち制御分周器１３６ａにおける分周比の中心値Ｎの中心値を１６とすることによって、Ｐビットカウンタ１４１では、入力信号における論理「１」の区間の一つのパルスのカウント数が４回となり、入力信号におけるパルスの立ち上がりを確実に捕らえることができ、更に最小限のカウント数で入力信号の周期をカウントすることができ、ディジタルＰＬＬ装置１３０における消費電力が低減される。
【図面の簡単な説明】
【０１１６】
【図１】ＲＦＩＤタグからリーダライタ装置への応答信号の構成を示す図である。
【図２】本発明の本実施形態に係るＲＦＩＤシステム及びリーダライタ装置を示す回路図である。
【図３】本発明の実施形態に係る復調回路を示す回路図である。
【図４】図３に示す遅延回路の動作を示すタイミングチャートである。
【図５】図３に示す第１及び第２のフィルタ及びこれに用いられるＦＩＲフィルタを示す回路図である。
【図６】リーダライタ装置及び復調回路の動作を示すフローチャートである。
【図７】図３に示すクロック再生回路の変形例であるディジタルＰＬＬ装置を示す回路図である。
【図８】図７に示す周波数検出器を示す回路図である。
【図９】図７に示すディジタルＰＬＬ装置の入力信号の波形を示す図である。
【図１０】図８に示す周波数検出器における各部信号波形を示す図である。
【符号の説明】
【０１１７】
１…リーダライタ装置、５…アンテナ、６…サーキュレータ、１０…受信回路、１３…増幅器、１４…局部発振器、１５…移相器、１６Ｉ，１６Ｑ…ミキサ、１７Ｉ，１７Ｑ…フィルタ、１８Ｉ，１８Ｑ…増幅器、２０…復調回路、２１…合成回路、２２，２３…第１及び第２のフィルタ、２４…クロック再生回路、２５…検波回路、２６…フレーム判別回路、２７，２８…ゲート回路、３０…制御回路、４０…変調回路、５０…送信回路、５１…局部発振器、５２，５３…増幅器、５４…変調器、５５…フィルタ、６０…ホスト、７１ａ〜７１ｇ…遅延回路、７２ａ〜７２ｈ…乗算回路、７３…加算回路。
【図１】
2008283634.tif 000007
【図２】
2008283634.tif 000008
【図３】
2008283634.tif 000009
【図４】
2008283634.tif 000010
【図５】
2008283634.tif 000011
【図６】
2008283634.tif 000012
【図７】
2008283634.tif 000013
【図８】
2008283634.tif 000014
【図９】
2008283634.tif 000015
【図１０】
2008283634.tif 000016