(57)【要約】【課題】デジタルアナログ変換回路の精度を高める。【解決手段】デジタルアナログ変換回路１００は、入力されたデジタルデータＤ１に応じたアナログ電圧Ｖ１を出力する。第１端子１０２、第２端子１０４には、高低２つの基準電圧ＶＨ、ＶＬが入力される。メインＤＡＣ１０は、２つの基準電圧ＶＨ、ＶＬを基準として、デジタルデータＤ１に応じたアナログ電圧Ｖ１を出力する。可変インピーダンス回路２０は、第１端子１０２と第２端子１０４の間に、メインＤＡＣ１０と並列に設けられ、デジタルデータＤ１に応じてインピーダンスが変化する。可変インピーダンス回路２０のインピーダンスは、可変インピーダンス回路２０とメインＤＡＣ１０の合成インピーダンスがデジタルデータＤ１によらず略一定となるように調節される。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力されたデジタルデータに応じたアナログ電圧を出力するデジタルアナログ変換回路であって、
高低２つの電圧を受ける第１、第２端子と、
前記第１、第２端子に印加された前記２つの電圧を基準として、前記デジタルデータに応じたアナログ電圧を出力するメインデジタルアナログ変換器と、
前記第１、第２端子の間に、前記メインデジタルアナログ変換器と並列に設けられ、前記デジタルデータに応じてインピーダンスが変化する可変インピーダンス回路と、
を備え、
前記可変インピーダンス回路のインピーダンスは、当該可変インピーダンス回路と前記メインデジタルアナログ変換器の合成インピーダンスが前記デジタルデータによらず略一定となるように調節されることを特徴とするデジタルアナログ変換回路。
【請求項２】
前記可変インピーダンス回路は、
前記デジタルデータを受け、第２デジタルデータに変換するコード変換器と、
前記メインデジタルアナログ変換器と同じ形式であって、前記第１、第２端子に印加された前記２つの電圧を基準として、前記第２デジタルデータに応じたアナログ電圧を出力するサブデジタルアナログ変換器と、
を含み、
前記コード変換器は、前記サブデジタルアナログ変換器と前記メインデジタルアナログ変換器の合成インピーダンスが一定となるように前記第２デジタルデータに変換することを特徴とする請求項１に記載のデジタルアナログ変換回路。
【請求項３】
前記メインデジタルアナログ変換器と前記サブデジタルアナログ変換器は、同一半導体基板上で近傍配置されることを特徴とする請求項２に記載のデジタルアナログ変換回路。
【請求項４】
入力されたデジタルデータに応じたアナログ電圧を出力するデジタルアナログ変換回路であって、
高低２つの電圧を受ける第１、第２端子と、
前記第１、第２端子に印加された前記２つの電圧を基準として、前記デジタルデータに応じたアナログ電圧を出力するメインデジタルアナログ変換器と、
前記第１、第２端子の間に、前記メインデジタルアナログ変換器と並列に設けられ、前記デジタルデータに応じた電流が流れる可変電流回路と、
を備え、
前記可変電流回路に流れる電流は、前記第１端子から前記第２端子に流れる電流が略一定となるように調節されることを特徴とするデジタルアナログ変換回路。
【請求項５】
前記可変電流回路は、
前記デジタルデータを受け、第２デジタルデータに変換するコード変換器と、
前記メインデジタルアナログ変換器と同じ形式であって、前記第１、第２端子に印加された前記２つの電圧を基準として、前記第２デジタルデータに応じたアナログ電圧を出力するサブデジタルアナログ変換器と、
を含み、
前記コード変換器は、前記サブデジタルアナログ変換器の回路電流と前記メインデジタルアナログ変換器の回路電流の合成電流が一定となるように前記第２デジタルデータに変換することを特徴とする請求項４に記載のデジタルアナログ変換回路。
【請求項６】
前記メインデジタルアナログ変換器と前記サブデジタルアナログ変換器は、同一半導体基板上で近傍配置されることを特徴とする請求項５に記載のデジタルアナログ変換回路。
【請求項７】
入力されたデジタルデータに応じたアナログ電圧を出力するデジタルアナログ変換回路であって、
高低２つの電圧を受ける第１、第２端子と、
前記第１、第２端子に印加された前記２つの電圧を基準として、前記デジタルデータに応じたアナログ電圧を出力するメインデジタルアナログ変換器と、
前記デジタルデータを受け、第２デジタルデータに変換するコード変換器と、
前記メインデジタルアナログ変換器と同じ形式であって、前記第１、第２端子に印加された前記２つの電圧を基準として、前記第２デジタルデータに応じたアナログ電圧を出力するサブデジタルアナログ変換器と、
を含むことを特徴とするデジタルアナログ変換回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルデータに応じたアナログ電圧を生成するデジタルアナログ変換器に関する。
【背景技術】
【０００２】
オーディオ信号処理、画像信号処理、有線または無線通信処理などさまざまな処理において、デジタルデータをアナログ電圧に変換するデジタルアナログ変換回路（以下、単にＤＡＣともいう）が利用される。デジタルアナログ変換回路には、Ｒ−２Ｒ型、ストリングス型、セグメント型などが知られている。デジタルアナログ変換回路は２つの基準電圧を受け、基準電圧にもとづいて安定したアナログ電圧を生成する。
【特許文献１】特開平７−３２１６５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
いま、デジタルアナログ変換回路の基準電圧が印加される２つの端子を第１、第２端子と呼ぶ。Ｒ−２Ｒ型やセグメント型のデジタルアナログ変換回路は、デジタルデータに応じて、第１、第２端子間のインピーダンス、もしくは回路電流が変動する。２つの基準電圧を生成する基準電圧源が出力インピーダンスが０の理想電源であれば、第１、第２端子間のインピーダンスの変動は問題とならない。しかしながら現実的には、基準電圧源内部のインピーダンスや配線抵抗が存在するため、デジタルアナログ変換回路の第１、第２端子間のインピーダンスの変動が変動すると、第１、第２端子の基準電圧が変動することになる。基準電圧が変動すると、デジタルアナログ変換回路の直線性や精度が悪化するという問題がある。
【０００４】
本発明はかかる課題に鑑みてなされたものであり、その包括的な目的は、デジタルアナログ変換回路の精度の改善にある。
【課題を解決するための手段】
【０００５】
本発明のある態様は、入力されたデジタルデータに応じたアナログ電圧を出力するデジタルアナログ変換回路に関する。このデジタルアナログ変換回路は、高低２つの電圧を受ける第１、第２端子と、第１、第２端子に印加された２つの電圧を基準として、デジタルデータに応じたアナログ電圧を出力するメインデジタルアナログ変換器と、第１、第２端子の間に、メインデジタルアナログ変換器と並列に設けられ、デジタルデータに応じてインピーダンスが変化する可変インピーダンス回路と、を備える。可変インピーダンス回路のインピーダンスは、当該可変インピーダンス回路とメインデジタルアナログ変換器の合成インピーダンスがデジタルデータによらず略一定となるように調節される。
【０００６】
この態様によると、デジタルデータに応じて、メインデジタルアナログ変換器の第１、第２端子間のインピーダンスが変化しても、可変インピーダンス回路によって第１、第２端子間のインピーダンスが一定となるため、第１、第２端子の電圧の変動が抑制される。その結果、デジタルアナログ変換回路の精度を高めることができる。
【０００７】
可変インピーダンス回路は、デジタルデータを受け、第２デジタルデータに変換するコード変換器と、メインデジタルアナログ変換器と同じ形式であって、第１、第２端子に印加された２つの電圧を基準として、第２デジタルデータに応じたアナログ電圧を出力するサブデジタルアナログ変換器と、を含んでもよい。コード変換器は、サブデジタルアナログ変換器とメインデジタルアナログ変換器の合成インピーダンスが一定となるように第２デジタルデータに変換してもよい。
メインデジタルアナログ変換器とサブデジタルアナログ変換器を同じ構成とすることにより、サブデジタルアナログ変換器に対して、メインデジタルアナログ変換器のインピーダンス変動をキャンセルするために必要なインピーダンス変化を好適に与えることができる。
【０００８】
メインデジタルアナログ変換器とサブデジタルアナログ変換器は、同一半導体基板上で近傍配置されてもよい。
この場合、インピーダンスの整合性を高めることができる。
【０００９】
本発明の別の態様もまた、入力されたデジタルデータに応じたアナログ電圧を出力するデジタルアナログ変換回路に関する。このデジタルアナログ変換回路は、高低２つの電圧を受ける第１、第２端子と、第１、第２端子に印加された２つの電圧を基準として、デジタルデータに応じたアナログ電圧を出力するメインデジタルアナログ変換器と、第１、第２端子の間に、メインデジタルアナログ変換器と並列に設けられ、デジタルデータに応じた電流が流れる可変電流回路と、を備える。可変電流回路に流れる電流は、第１端子から第２端子に流れる電流が略一定となるように調節される。
【００１０】
この態様によると、デジタルデータに応じて、メインデジタルアナログ変換器の第１、第２端子間のインピーダンスが変化し、メインデジタルアナログ変換器の回路電流が変化しても、可変電流回路によって第１、第２端子間に流れる合計電流が一定となるため、第１、第２端子の電圧の変動が抑制される。その結果、デジタルアナログ変換回路の精度を高めることができる。
【００１１】
可変電流回路は、デジタルデータを受け、第２デジタルデータに変換するコード変換器と、メインデジタルアナログ変換器と同じ形式であって、第１、第２端子に印加された２つの電圧を基準として、第２デジタルデータに応じたアナログ電圧を出力するサブデジタルアナログ変換器と、を含んでもよい。コード変換器は、サブデジタルアナログ変換器の回路電流とメインデジタルアナログ変換器の回路電流の合成値が一定となるように第２デジタルデータに変換してもよい。
【００１２】
メインデジタルアナログ変換器とサブデジタルアナログ変換器は、同一半導体基板上で近傍配置されてもよい。
【００１３】
本発明の別の態様も、入力されたデジタルデータに応じたアナログ電圧を出力するデジタルアナログ変換回路に関する。このデジタルアナログ変換回路は、高低２つの電圧を受ける第１、第２端子と、第１、第２端子に印加された２つの電圧を基準として、デジタルデータに応じたアナログ電圧を出力するメインデジタルアナログ変換器と、デジタルデータを受け、第２デジタルデータに変換するコード変換器と、メインデジタルアナログ変換器と同じ形式であって、第１、第２端子に印加された２つの電圧を基準として、第２デジタルデータに応じたアナログ電圧を出力するサブデジタルアナログ変換器と、を含む。
【００１４】
なお、以上の構成要素の任意の組合せ、本発明の表現を、方法、装置、システムなどの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１５】
本発明によれば、デジタルアナログ変換回路の精度を改善できる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００１７】
本明細書において、「部材Ａと部材Ｂが接続」された状態とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ａと部材Ｂの間に部材Ｃが設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
【００１８】
図１は、実施の形態に係るデジタルアナログ変換回路１００の構成を示す回路図である。デジタルアナログ変換回路１００は、入力端子１０６に入力されたｎ（ｎは整数）ビットのデジタルデータＤ１をアナログ電圧Ｖ１に変換し、出力端子１０８から出力する。
【００１９】
デジタルアナログ変換回路１００の第１端子１０２、第２端子１０４には、それぞれ高低２つの基準電圧ＶＲ１、ＶＲ２が入力される。たとえば、２つの基準電圧ＶＲ１、ＶＲ２は電源電圧Ｖｄｄと接地電圧０Ｖである。以下、基準電圧ＶＲ１が現れる端子を第１基準端子２０２、基準電圧ＶＲ２が現れる端子を第２基準端子２０４という。
【００２０】
図１において、インピーダンスＲ１、Ｒ２は、基準電圧ＶＲ１、ＶＲ２を生成する電源回路の内部抵抗や、電源回路や接地端子から第１端子１０２、第２端子１０４に至る経路の配線抵抗を模式的に示すものである。このインピーダンスＲ１、Ｒ２の影響によって、第１端子１０２、第２端子１０４の電位は、基準電圧ＶＲ１、ＶＲ２とは異なった電圧となる。以下、第１端子１０２、第２端子１０４の電圧をＶＨ、ＶＬと記す。
【００２１】
第１端子１０２に印加される基準電圧ＶＨと、第２端子１０４に印加される基準電圧ＶＬの電位差ΔＶ＝ＶＨ−ＶＬは、（２ｎ−１）分割される。デジタルアナログ変換回路１００は、デジタルデータＤ１を１０進数表記をＤｄと書くとき、
Ｖ１＝ＶＬ＋Ｄｄ×ΔＶ／（２ｎ−１）    …（１）
のアナログ電圧Ｖ１を出力する。
【００２２】
デジタルアナログ変換回路１００は、メインＤＡＣ１０、可変インピーダンス回路２０を含む。メインＤＡＣ１０は、第１端子１０２、第２端子１０４の間に設けられる。メインＤＡＣ１０は、第１端子１０２、第２端子１０４に印加された２つの基準電圧ＶＨ、ＶＬを基準として、デジタルデータＤ１に応じたアナログ電圧Ｖ１を出力する。ＤＡＣ１０の構成は、特に限定されるものではないが、Ｒ−２Ｒ型あるいはセグメント型などの、デジタルデータＤ１の値に応じて基準電圧ＶＨ、ＶＬを受ける２つの端子１１、１２間のインピーダンスＺ１が変動するＤＡＣの方が、後述する効果がより発揮される。
【００２３】
図２は、可変インピーダンス回路２０を設けない場合の、メインＤＡＣ１０の基準電圧ＶＨ、ＶＬと、デジタルデータＤ１との関係を示す図である。デジタルデータＤ１が変化すると、メインＤＡＣ１０の内部インピーダンスが変化するため、端子１１から１２に流れる回路電流が変化する。その結果、インピーダンスＲ１、Ｒ２に発生する電圧降下が変動し、基準電圧ＶＨ、ＶＬがデジタルデータＤ１に応じて変化する。基準電圧ＶＨ、ＶＬの変動は、デジタル／アナログ変換の直線性を劣化させる原因となる。
【００２４】
この問題を解決するために、可変インピーダンス回路２０が設けられる。可変インピーダンス回路２０は、第１端子１０２と第２端子１０４の間に、メインＤＡＣ１０と並列に設けられる。可変インピーダンス回路２０にはデジタルデータＤ１が入力されており、第１端子１０２に接続される端子２１と、第２端子１０４に接続される端子２２の間のインピーダンスＺ２が、デジタルデータＤ１に応じて変化するように構成される。
【００２５】
可変インピーダンス回路２０のインピーダンスＺ２は、式（２）で与えられるインピーダンスＺ１とＺ２の合成インピーダンスＺ３が、デジタルデータＤ１に依存せずに略一定となるように調節される。
１／Ｚ３＝１／Ｚ１＋１／Ｚ２    …（２）
ここで、インピーダンスＺ３は、第１端子１０２と第２端子１０４の間のインピーダンスに他ならない。したがって、本実施の形態に係るデジタルアナログ変換回路１００によれば、第１端子１０２と第２端子１０４の間のインピーダンスＺ３が、デジタルデータＤ１の値によらずに一定に保たれる。
【００２６】
その結果、式（３）で与えられる第１基準端子２０２と第２基準端子２０４の間のインピーダンスＺ４は、一定値に保たれる。
Ｚ４＝Ｒ１＋Ｒ２＋Ｚ３    …（３）
【００２７】
ここで、基準電圧ＶＲ１、ＶＲ２は一定値であるから、第１基準端子２０２から第２基準端子２０４に向かって流れる電流も一定となる。つまり、インピーダンスＲ１やＲ２に生じる電圧降下も、デジタルデータＤ１によらずに一定となるため、基準電圧ＶＨ、ＶＬは、デジタルデータＤ１が変化しても、一定に保たれる。
【００２８】
その結果、本実施の形態に係るデジタルアナログ変換回路１００によれば、式（１）で与えられるアナログ電圧Ｖ１の線形性（直線性）を高めることができ、高精度なデジタルアナログ変換が実現できる。
【００２９】
次に、可変インピーダンス回路２０の具体的な構成例を説明する。
図１の可変インピーダンス回路２０は、コード変換器２４、サブＤＡＣ２６を含む。コード変換器２４は、デジタルデータＤ１を受け、第２デジタルデータＤ２に変換する。
サブＤＡＣ２６は、第１端子１０２、第２端子１０４に印加された基準電圧ＶＨ、ＶＬを基準として、第２デジタルデータＤ２に応じたアナログ電圧Ｖ２を生成する。なお、アナログ電圧Ｖ２は、特に何かの処理に使用されるものではない。
【００３０】
サブＤＡＣ２６とメインＤＡＣ１０は、同じ形式であることが望ましい。すなわち、メインＤＡＣ１０をＲ−２Ｒ型で構成した場合、サブＤＡＣ２６もＲ−２Ｒ型で構成する。さらに、Ｄ／Ａ変換の分解能（ビット数）も同じであることが望ましい。
さらに、メインＤＡＣ１０とサブＤＡＣ２６は、同一の半導体基板上に、近傍配置することが望ましい。この場合、それぞれの回路を構成する互いに対応する素子同士を、ペアリングして構成する。この際に、対称配置などを利用するのが好ましい。
【００３１】
サブＤＡＣ２６のインピーダンスは、可変インピーダンス回路２０の端子２１、２２間のインピーダンスＺ２である。つまり、コード変換器２４は、サブＤＡＣ２６の端子２１、２２間のインピーダンスと、メインＤＡＣ１０の端子１１、１２間のインピーダンスＺ１の合成インピーダンスＺ３が一定となるように、第２デジタルデータＤ２を生成する。
【００３２】
この構成によれば、メインＤＡＣ１０の端子１１、１２間のインピーダンスＺ１の変化をキャンセルするように、サブＤＡＣ２６の端子２１、２２間のインピーダンスＺ２が調節されるため、デジタル／アナログ変換のリニアリティを高めることができる。
あるデジタルデータＤ１に対する最適な第２デジタルデータＤ２は、シミュレーションや実験により予め見積もることができる。コード変換器２４は、デジタルデータＤ１から第２デジタルデータＤ２の変換規則を保持するデコーダで構成すればよい。
【００３３】
ここで、メインＤＡＣ１０とサブＤＡＣ２６を同じビット数の同じ形式のデジタルアナログ変換器で構成することにより、インピーダンスの変動を高精度で補償することができる。
【００３４】
逆にいえば、インピーダンスＲ１、Ｒ２の値がそれほど大きくない場合、メインＤＡＣ１０とサブＤＡＣ２６の構成を異なったものとしてもよい。
たとえば、サブＤＡＣ２６を構成するネットワーク抵抗を、細い抵抗を利用して構成してもよい。一般にデジタルアナログ変換器に使用される抵抗は、プロセスばらつきによる抵抗値の変動を抑制するために、幅の広い抵抗が利用される。そのため、同じ抵抗値を得るために必要な面積が大きくなる。サブＤＡＣ２６は、メインＤＡＣ１０のインピーダンス補償を目的として設けられているのであり、その出力のアナログ電圧Ｖ２に高い精度が要求されるものではない。したがって、インピーダンス補償に高い精度が要求されない場合、メインＤＡＣ１０よりも幅の狭い抵抗で構成することができ、回路面積を抑制することができる。
【００３５】
また、サブＤＡＣ２６のビット数を、メインＤＡＣ１０より低く設定してもよい。この場合、サブＤＡＣ２６の面積を小さくすることが可能となる。
【００３６】
以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、変形例を例示する。
【００３７】
実施の形態では、図１のデジタルアナログ変換回路１００の可変インピーダンス回路２０を、メインＤＡＣ１０のインピーダンスＺ１を補償する回路として把握して説明した。可変インピーダンス回路２０は、別の観点から見れば、デジタルデータＤ１に応じた電流が流れる可変電流回路として把握できる。
【００３８】
つまり、可変電流回路２０は、第１端子１０２、第２端子１０４の間に、メインＤＡＣ１０と並列に設けられており、デジタルデータＤ１に応じた電流が流れる。この電流は、第１端子１０２から第２端子１０４に流れる全電流が、デジタルデータＤ１によらず略一定となるように調節される。
【００３９】
実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。
【図面の簡単な説明】
【００４０】
【図１】実施の形態に係るデジタルアナログ変換回路の構成を示す回路図である。
【図２】可変インピーダンス回路を設けない場合の、メインＤＡＣの基準電圧ＶＨ、ＶＬと、デジタルデータとの関係を示す図である。
【符号の説明】
【００４１】
１００  デジタルアナログ変換回路、  １０  メインＤＡＣ、  １１  端子、  １２  端子、  ２０  可変インピーダンス回路、  ２１  端子、  ２２  端子、  ２４  コード変換器、  ２６  サブＤＡＣ、  Ｄ１  デジタルデータ、  Ｄ２  第２デジタルデータ、  Ｖ１  アナログ電圧、  １０２  第１端子、  １０４  第２端子、  １０６  入力端子、  １０８  出力端子。
【図１】
2008219263.tif 000003
【図２】
2008219263.tif 000004