(57)【要約】【課題】  ＤＬＬ回路を用いたクロック発生回路においては、活性化される半導体装置が切り替わる場合に、ＤＬＬ回路のロック時間が長くなるという問題がある。【解決手段】  ＤＬＬ回路の遅延調整回路を固定長遅延回路と、Ｎ個の可変長遅延回路で構成し、Ｎ個の半導体装置に内部クロックを供給する。Ｎ個の可変長遅延回路の遅延差をＮ個の半導体装置に対する遅延差と同じくする。選択された半導体装置に対し、遅延差がなくなるようにＮ個の可変長遅延回路からの遅延クロックを選択する。【選択図】  図３
2008187660.tif 000002
【特許請求の範囲】
【請求項１】
Ｎ個（Ｎは２以上の自然数）の半導体装置にクロックを供給するクロック発生回路において、ＤＬＬ回路の遅延調整回路として固定長遅延回路と、Ｎ個の可変長遅延回路とを備え、前記可変長遅延回路からのそれぞれの遅延クロックの遅延時間を前記半導体装置に依存する内部クロックの遅延時間差とすることで、選択活性化される半導体装置へ入力される内部クロックの遅延差をなくすことを特徴とするクロック発生回路。
【請求項２】
選択活性化される半導体装置へ入力される内部クロックを選択するフィードバックループ選択回路と、前記可変長遅延回路からの遅延クロックを選択する遅延クロック選択回路と、をさらに備え、前記遅延クロック選択回路は、選択活性化される半導体装置へ入力される内部クロックの遅延差をキャンセルするように、前記可変長遅延回路からの遅延クロックを選択することを特徴とする請求項１記載のクロック発生回路。
【請求項３】
基準クロックと、前記フィードバックループ選択回路に選択されたクロック信号とを比較し、前記可変長遅延回路の遅延時間を調整する遅延調整制御信号を出力する位相比較器をさらに備えたことを特徴とする請求項２記載のクロック発生回路。
【請求項４】
前記Ｎ個の可変長遅延回路のそれぞれは、前記遅延調整制御信号を入力され、入力されたクロックを同じ時間だけ遅延させることを特徴とする請求項３記載のクロック発生回路。
【請求項５】
前記固定長遅延回路は、半導体装置に依存しない遅延時間の相当する時間だけ入力されたクロックを遅延させることを特徴とする請求項２記載のクロック発生回路。
【請求項６】
ＤＬＬ回路は、基準クロックとＮ個（Ｎは２以上の自然数）の内部クロックから選択されたフィードバッククロックとを比較する位相比較器と、基準クロックを遅延させる固定長遅延回路と、さらに前記固定長遅延回路からのクロックを遅延させるＮ個の可変長遅延回路と、を備え、Ｎ個の可変長遅延回路のそれぞれの遅延時間差をＮ個の内部クロックの遅延時間差に等しくすることを特徴とするＤＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はクロック発生回路に係り、特にロック時間を短くできるＤＬＬ回路を備えたクロック発生回路に関するものである。
【背景技術】
【０００２】
最近の電子システムは大規模化されるとともに、高速化されている。高速化され動作周波数が高くなることで、電子システムにはクロックに同期させるクロック同期方式が採用されている。このクロックに同期させるためにDelay Locked Loop(以下、ＤＬＬ）回路が多用されている。ＤＬＬ回路は電子システムの各ブロック及びそのブロック内に使用される半導体装置内部にも使用され、電子システム全体をクロックに同期させている。
【０００３】
電子システム内の記憶装置においては、複数の半導体メモリチップを搭載した大量のメモリモジュールが使用されている。これらの記憶装置においては、メモリモジュール及び半導体メモリチップを切り替えて動作させている。例えば、テープによる多積層ＤＲＡＭから構成されるメモリモジュールは、同一クロック線上に多数の半導体メモリチップが接続されている。これらの半導体メモリチップを切り替えることで、メモリモジュールとして動作させている。それぞれのメモリモジュールまでのクロック遅延が互いに異なり、単一のＤＬＬ回路で、全てのメモリモジュールまでのクロック遅延を等価的にゼロとすることは困難である。そのためＤＬＬ回路のロック時間が長くなるという問題がある。さらに、半導体メモリチップを切り替え、同期させる場合にもＤＬＬ回路のロック時間が長くなるという問題がある。
【０００４】
これらの問題について、図１、２を参照して説明する。図１に、４個の半導体装置１〜４にＤＬＬ回路５を使ってクロックを供給した構成例を示す。ＤＬＬ回路５は可変長遅延回路１５と位相比較器２０から構成される。位相比較器２０は、基準クロックＣＬＫと、３個目の半導体装置３のクロック信号とを比較し、可変長遅延回路１５の遅延量を調整し、内部基準クロックを各半導体装置に供給する。この例では、３個目の半導体装置３により全体を代表させている。そのため、３個目の半導体装置３に対するクロック遅延は最適となるが、１、２、４個目の半導体装置（１、２、４）に対するクロック遅延は最適とはならないという問題がある。
【０００５】
同様に、図２に４個の半導体装置にＤＬＬ回路を使ってクロックを供給した他の従来例を示す。この例では、クロックのフィードバックループＲ１〜Ｒ４を、選択される半導体装置１〜４に合わせて切り替えることで、各半導体装置に最適な遅延のクロックを供給している。動作する半導体装置を切り替えるたびにフィードバックループを切り替えているため、各半導体装置に最適なクロック遅延が得られる。しかし、フィードバックループの切り替えによって必要な可変長遅延回路の遅延時間が大きく変わることから、ＤＬＬ回路５がロックするまでに時間が必要である。そのためＤＬＬ回路５のロック時間が長くなるという問題がある。
【０００６】
これらＤＬＬ回路やクロック発生回路に関する先行特許文献として下記文献がある。特許文献１（特開平10-336008）、特許文献２（特開平11-88153）には、可変長ディレイ回路を粗ディレイ回路と精密ディレイ回路とで構成したクロック発生回路が開示されている。特許文献３（特開平10-288972）では、ＶＣＯの出力を分周し、遅延させた分周クロックをセレクタで選択し、位相比較器に入力させるサンプリングクロック発生回路が開示されている。しかしこれらの先行文献においては、本発明の課題、及びその解決技術を示唆する事柄に関しては何ら記載されていない。
【０００７】
【特許文献１】特開平１０−３３６００８号公報
【特許文献２】特開平１１−８８１５３号公報
【特許文献３】特開平１０−２８８９７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記したようにクロック同期方式の電子システムにおいては、基準クロックに同期させるためにＤＬＬ回路が使用される。しかし、複数の半導体装置に基準クロックを供給する場合には、それぞれの半導体装置への遅延時間が異なる。遅延時間が異なることから、複数の半導体装置を切り替える場合にはロック時間が長くなるという課題がある。本発明の目的はこれらの課題に鑑み、半導体装置を切り替える場合にも、短期間にロックできるＤＬＬ回路を備えたクロック発生回路を提供することにある。
【課題を解決するための手段】
【０００９】
本願は上記した課題を解決するため、基本的には下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。
【００１０】
本発明のクロック発生回路は、Ｎ個の半導体装置にクロックを供給するクロック発生回路であり、ＤＬＬ回路の遅延調整回路として固定長遅延回路と、Ｎ個の可変長遅延回路とを備え、前記可変長遅延回路からのそれぞれの遅延クロックの遅延時間を前記半導体装置に依存する内部クロックの遅延時間差とすることで、選択活性化される半導体装置へ入力される内部クロックの遅延差をなくすことを特徴とする。
【００１１】
本発明のクロック発生回路は、選択活性化される半導体装置へ入力される内部クロックを選択するフィードバックループ選択回路と、前記可変長遅延回路からの遅延クロックを選択する遅延クロック選択回路と、をさらに備え、前記遅延クロック選択回路は、選択活性化される半導体装置へ入力される内部クロックの遅延差をキャンセルするように、前記可変長遅延回路からの遅延クロックを選択することを特徴とする。
【００１２】
本発明のクロック発生回路は、基準クロックと、前記フィードバックループ選択回路に選択されたクロック信号とを比較し、前記可変長遅延回路の遅延時間を調整する遅延調整制御信号を出力する位相比較器をさらに備えたことを特徴とする。
【００１３】
本発明のクロック発生回路における前記Ｎ個の可変長遅延回路のそれぞれは、前記遅延調整制御信号を入力され、入力されたクロックを同じ時間だけ遅延させることを特徴とする。
【００１４】
本発明のクロック発生回路の前記固定長遅延回路は、半導体装置に依存しない遅延時間の相当する時間だけ入力されたクロックを遅延させることを特徴とする。
【００１５】
本発明のＤＬＬ回路は、基準クロックとＮ個の内部クロックから選択されたフィードバッククロックとを比較する位相比較器と、基準クロックを遅延させる固定長遅延回路と、さらに前記固定長遅延回路からのクロックを遅延させるＮ個の可変長遅延回路と、を備え、Ｎ個の可変長遅延回路のそれぞれの遅延時間差をＮ個の内部クロックの遅延時間差に等しくすることを特徴とする。
【発明の効果】
【００１６】
本発明のクロック発生回路は、Ｎ個の半導体装置にクロックを供給する。ＤＬＬ回路の遅延調整回路として固定長遅延回路と、Ｎ個の可変長遅延回路とを備える。可変長遅延回路の遅延量をそれぞれの半導体装置間に入力される内部クロックの遅延時間差とすることで、それぞれの半導体装置へ入力される内部クロックの遅延差をキャンセルすることができる。
【００１７】
半導体装置までの遅延が小さい場合には大きな遅延量を有する可変長遅延回路を選択する。逆に半導体装置までの遅延が大きい場合には小さな遅延量を有する可変長遅延回路を選択する。このようにして可変長遅延回路から半導体装置間に入力される内部クロックの合計遅延量を一定とすることで、それぞれの半導体装置間の遅延差が解消できる効果が得られる。本発明によれば、半導体装置を切り替える場合にも、短期間にロックできるＤＬＬ回路を備えたクロック発生回路を提供できる。
【発明を実施するための最良の形態】
【００１８】
本発明のクロック発生回路の実施形態について、図面３，４を参照して説明する。図３には、ＤＬＬ回路を備えたクロック発生回路の構成を示す。図４には、図３におけるクロック発生回路の動作波形を示す。
【００１９】
図３のクロック発生回路は、Ｎ個（本実施例ではＮ＝４個）の半導体装置に内部クロックを供給する実施例である。クロック発生回路は、ＤＬＬ回路５と、フィードバックループ選択回路Ｓ１と、遅延クロック選択回路Ｓ２から構成され、半導体装置１〜４に内部クロックを供給する。ＤＬＬ回路５は固定長遅延回路１０、４個の可変長遅延回路１１〜１４、位相比較器２０から構成される。可変長遅延回路は半導体装置数の同数とし、位相比較器２０からの遅延調整制御信号によりその遅延量を調整する。
【００２０】
基準クロックＣＬＫは固定長遅延回路１０に入力され、基準クロックＣＬＫを遅延量Ｄ０だけ遅延させた遅延クロックを可変長遅延回路１１に出力する。固定長遅延回路は選択される半導体装置間の遅延差に関係ない固定遅延時間に相当する遅延回路である。可変長遅延回路は後述するように半導体装置に依存する遅延差に相当する遅延回路である。可変長遅延回路１１は位相比較器２０からの遅延調整制御信号により入力されたクロックをさらに遅延させる。時刻△Ｔ遅延させ、遅延量（Ｄ１＝Ｄ０＋△Ｔ）の遅延クロックＰ１を可変長遅延回路１２と遅延クロック選択回路Ｓ２に出力する。
【００２１】
可変長遅延回路１２は同様に、入力されたクロックをさらに時刻△Ｔ遅延させる。遅延量（Ｄ２＝Ｄ０＋２△Ｔ）の遅延クロックＰ２を可変長遅延回路１３と遅延クロック選択回路Ｓ２に出力する。同様に、可変長遅延回路１３は、遅延量（Ｄ３＝Ｄ０＋３△Ｔ）の遅延クロックＰ３を可変長遅延回路１４と遅延クロック選択回路Ｓ２に出力する。可変長遅延回路１４は遅延量（Ｄ４＝Ｄ０＋４△Ｔ）の遅延クロックＰ４を遅延クロック選択回路Ｓ２に出力する。可変長遅延回路１１〜１４のそれぞれは、位相比較器２０からの遅延調整制御信号により入力されたクロックを、同じ時刻△Ｔだけ遅延させる。従って可変長遅延回路１１〜１４のそれぞれの遅延差は、等しく△Ｔである。
【００２２】
遅延クロック選択回路Ｓ２は入力された遅延クロックＰ１〜Ｐ４のうちから選択された半導体装置の遅延時間に対応する１つの遅延クロックを選択し、半導体装置１〜４に供給する。半導体装置１〜４に供給される内部クロックＲ１〜Ｒ４の遅延差は、それぞれ隣接する半導体装置間は等しく△Ｔとする。半導体装置１〜４への遅延時間差は、主として半導体装置１〜４の配置位置によるものである。一般的に同一機能を有する半導体装置１〜４は均等間隔に配置されることから内部クロックＲ１〜Ｒ４の遅延時間差は、ほぼ等しい遅延時間差△Ｔとなる。
【００２３】
フィードバックループ選択回路Ｓ１は、選択された半導体装置に対応する内部クロックＲ１〜Ｒ４の１つを制御信号により選択する。選択された内部クロックは、フィードバッククロックとして位相比較器２０に供給される。位相比較器２０は基準クロックとフィードバッククロックとの位相を比較し、遅延量を調整する遅延調整制御信号を可変長遅延回路１１〜１４に供給する。可変長遅延回路１１〜１４は、遅延調整制御信号により入力されたクロックをそれぞれ遅延量△Ｔとして遅延させる。
【００２４】
これらの各クロックの動作波形を図４に示す。図４には基準クロックＣＬＫ、遅延クロックＰ１〜Ｐ４、内部クロックＲ１〜Ｒ４を示している。遅延クロックＰ１〜Ｐ４はそれぞれ等しい遅延差△Ｔをもって遅延クロック選択回路Ｓ２に入力される。また、内部クロックＲ１〜Ｒ４もそれぞれ等しい遅延差△Ｔをもってフィードバックループ選択回路Ｓ２に入力される。このように固定長遅延回路１０の遅延時間を適切に設定し、この遅延クロックＰ１〜Ｐ４のそれぞれの遅延時間差△Ｔを、内部クロックＲ１〜Ｒ４の遅延時間差△Ｔと等しくする。遅延クロックＰ１〜Ｐ４は、それぞれ、半導体装置１〜４までの遅延時間差をキャンセルするのに必要な遅延時間差を持ったクロックとなる。
【００２５】
このように遅延クロックＰ１〜Ｐ４のそれぞれの遅延時間差△Ｔを、内部クロックＲ１〜Ｒ４のそれぞれの遅延時間差△Ｔと等しくする。選択され、活性化される半導体装置に入力される内部クロックが、フィードバックループ選択回路Ｓ２により選択される。このとき遅延クロック選択回路Ｓ２は、遅延クロックと内部クロックとの遅延時間差の和と一定になるように遅延クロックを選択する。遅延時間の大きい内部クロックＲ４に対しては小さな遅延時間の遅延クロックＰ１を選択するようにする。逆に遅延時間の小さい内部クロックＲ１に対しては小さな遅延時間の遅延クロックＰ４を選択するようにする。このように内部クロックの遅延差を可変長遅延回路から遅延クロックの遅延差によりキャンセルするように選択する。
【００２６】
このように遅延クロックを選択することで、選択された半導体装置に入力される内部クロックの遅延差がなくなり、ゼロ遅延差において入力されることになる。そのためフィードバックループ選択回路Ｓ１により半導体装置が切り替わった場合にも、ＤＬＬ回路は短期間にロックすることが可能となる。
【００２７】
例えば図３において半導体装置１が選択されていた状態から切り替わり、半導体装置３が選択されたとする。半導体装置１が選択されている状態では、フィードバックループ選択回路Ｓ１によりフィードバッククロックとして内部クロックＲ１が選択される。このとき遅延クロック選択回路Ｓ２においては、遅延クロックＰ４が選択されている。この時、位相比較器２０の働きで、基準クロックと半導体装置１の内部クロックＲ１の位相が一致するように、可変長遅延回路１1〜１４の遅延は調整される。このように、半導体装置への内部クロックＲ１は小さな遅延時間（△Ｔ）の場合には、もっとも大きな遅延時間（４△Ｔ）を有している遅延クロックＰ４が選択される。この遅延クロックＰ４と内部クロックＲ１の遅延時間差の合計は５△Ｔとなる。
【００２８】
次に、半導体装置１から半導体装置３に切り替わる。フィードバックループ選択回路Ｓ１によりフィードバッククロックとして内部クロックＲ３が選択される。このとき遅延クロック選択回路Ｓ２は、遅延クロックＰ２を選択する。この時、位相比較器２０の働きで、基準クロックと半導体装置３の内部クロックＲ３の位相が一致するように、可変長遅延回路１1〜１４の遅延は調整される。この場合にも遅延クロックＰ２の遅延時間（２△Ｔ）と内部クロックＲ３の遅延時間（３△Ｔ）の合計は、５△Ｔとなる。このように半導体装置１から半導体装置３に切り替わる場合にも、位相比較器２０に入力されるフィードバッククロックの遅延量は変化しない。
【００２９】
このように各半導体装置を選択する際に 選択回路Ｓ１、Ｓ２を同時に切り替えることで、半導体装置１〜４のいずれに対しても、基準クロックと位相が一致するクロックを供給することが出来る。そのためＤＬＬ回路のロック時間を短くできる。実際には、完全に揃った遅延特性を有する可変長遅延回路１１〜１４を作るのが困難であること。また、固定長遅延回路１０と可変長遅延回路１１〜１４の配分を最適にすることは困難である。これらの理由から、選択回路Ｓ１、Ｓ２を切り替えた際に、可変長遅延回路のある程度の再調整は必要となるが、調整量が非常に少なくて済む。そのため、選択チップの切り替えから、各半導体装置に基準クロックと位相が一致するクロックを供給するまでの時間を非常に短くすることが出来る。
【００３０】
本発明のクロック発生回路は、ＤＬＬ回路と、遅延クロック選択回路と、フィードバックループ選択回路とを備え、Ｎ個の半導体装置にクロックを供給する。ＤＬＬ回路内部の遅延調整回路を固定長遅延回路と、Ｎ個の可変長遅延回路により構成する。固定長遅延回路は選択される半導体装置間の遅延に関係ない固定遅延時間に相当する遅延回路とする。可変長遅延回路は、選択する半導体装置によって変動する遅延に相当する遅延回路とする。それぞれＮ個の可変長遅延回路は、制御信号を共通とし、Ｎ個の半導体装置間の遅延差に相当する遅延時間を有する遅延クロックを出力する。
【００３１】
フィードバックループ選択回路は活性化する半導体装置を選択する。遅延クロック選択回路は位相比較器に入力されるフィードバッククロックの位相差が変動しないように、Ｎ個の可変長遅延回路から選択される半導体装置に対応する遅延クロックを選択する。選択された半導体装置の遅延差と、可変長遅延回路から遅延クロックの遅延差の和が一定になるように、Ｎ個の可変長遅延回路からの遅延クロックを選択する。半導体装置への遅延差を、可変長遅延回路から遅延クロックの遅延差によりキャンセルし、ＤＬＬ回路のフィードバックループとしての遅延を一定にする。この構成とすることで半導体装置の切り替えを行った場合に、遅延時間の誤差が小さくなり、ＤＬＬ回路の ロックまでの時間を短縮することができる。ロック時間の短いＤＬＬ回路を備えたクロック発生回路が得られる。
【００３２】
以上実施例に基づき本発明を具体的に説明したが、本発明は上述の実施例に制限されるものではなく、その要旨を逸脱しない範囲で種々の変更を施すことができ、これらの変更例も本願に含まれることはいうまでもない。
【産業上の利用可能性】
【００３３】
本発明の利用分野として、サーバー等の大量のメモリモジュールを切り替えて動作させる電子システムにおいて好適に利用できる。
【図面の簡単な説明】
【００３４】
【図１】従来のクロック発生回路の１つの構成図である。
【図２】従来のクロック発生回路の他の構成図である。
【図３】本発明におけるクロック発生回路の構成図である。
【図４】図３におけるクロックの動作波形である。
【符号の説明】
【００３５】
１、２、３、４    半導体装置
５    ＤＬＬ回路
１０    固定長遅延回路
１１、１２、１３、１４    可変長遅延回路
１５    可変長遅延回路
２０    位相比較器
Ｓ１    フィードバックループ選択回路
Ｓ２    遅延クロック選択回路
【図１】
2008187660.tif 000003
【図２】
2008187660.tif 000004
【図３】
2008187660.tif 000005
【図４】
2008187660.tif 000006