(57)【要約】    【課題】印刷データを各種インタフェースで受信可能な，安価に製造できる印刷装置とを、提供する。    【解決手段】印刷装置の，各種インタフェースにて受信された印刷データをメインメモリ上にＤＭＡ転送するための回路として、各チャネルからのデータを一時記憶するためのバッファを、チャネル毎に有さないバッファ共有ＤＭＡ回路３０（バッファ０〜１５に、各チャネルからのデータが一時記憶されるバッファ共有ＤＭＡ回路３０）を、用いておく。    【選択図】図２
2008094011.tif 000002
【特許請求の範囲】
【請求項１】
バッファと、
複数のチャネルからの各データを，各データが入力されたチャネル及び各チャネルからの各データの入力順を示すデータ属性情報と共に，前記バッファに記憶する調停回路と、
前記バッファに記憶されているデータ属性情報に基づき，前記バッファに記憶されている各データをチャネル毎に読み出して他デバイスに対してＤＭＡ転送するＤＭＡ転送回路と
を備えることを特徴とするバッファ共有ＤＭＡ回路。
【請求項２】
前記データ属性情報が、各データが入力されたチャネルを示すチャネル識別値と，各チャネルからの各データの入力順を示す順番識別値とを含む情報である
ことを特徴とする請求項１記載のバッファ共有ＤＭＡ回路。
【請求項３】
請求項１又は請求項２記載のバッファ共有ＤＭＡ回路が、各種ホストインタフェースにて受信された印刷データをメインメモリ上に転送するための回路として使用されている
ことを特徴とする印刷装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各種のデータ送出源からのデータを内部にバッファリングした後に他装置／回路に出力するバッファ共有ＤＭＡ回路と、印刷データを各種インタフェースで受信可能な印刷装置とに、関する。
【背景技術】
【０００２】
図７に模式的に示しように、近年の，一般的な印刷装置（プリンタ，複合機等；図７の装置は、プリンタ）は、ホストＰＣからの印刷データを受信するための複数種類のインタフェース（ネットワークインタフェース，ＵＳＢインタフェース等）を備え、各インタフェースにより受信された印刷データが，インタフェース毎に設けられているＩＯＤＭＡ回路によってメインメモリ（ＲＡＭ）上にＤＭＡ転送される装置となっている。さらに、一般的な印刷装置は、メインメモリの転送帯域を低下させないため、各ＩＯＤＭＡ回路として、ある程度の量のデータを内部に蓄えてから，まとめてメインメモリ上へＤＭＡ転送する回路（データを一時記憶しておくためのバッファ（図における“ｂｕｆ”）を備えた回路）が用いられた装置となっている。
【０００３】
このように、既存の，一般的な印刷装置に用いられている“各種インタフェースにより受信された印刷データをメインメモリ上に転送するための回路”（図７における３つのＩＯＤＭＡ回路；以下、印刷データ転送用回路と表記する）は、その回路規模が，インタフェース数に比例するものとなっている。しかしながら、印刷データ転送用回路の回路規模が大きくなれば、その分、印刷装置の価格を上昇させなければならなくなってしまう。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
そこで、本発明の課題は、印刷データ転送用回路等として使用可能な，回路規模が小さなバッファ共有ＤＭＡ回路と、印刷データを各種インタフェースで受信可能な，安価に製造できる印刷装置とを、提供することにある。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明のバッファ共有ＤＭＡ回路は、バッファと、複数のチャネルからの各データを，各データが入力されたチャネル及び各チャネルからの各データの入力順を示すデータ属性情報と共に，バッファに記憶する調停回路と、バッファに記憶されているデータ属性情報に基づき，バッファに記憶されている各データをチャネル毎に読み出して他デバイスに対してＤＭＡ転送するＤＭＡ転送回路とを、備える。
【０００６】
すなわち、本発明のバッファ共有ＤＭＡ回路は、そのサイズが“Ｓ＋データ属性情報の記憶に必要なサイズ”であるバッファを使用して製造し、各チャネルに同時にデータが入力されることが少ない環境で使用した場合には、『Ｎ個の，サイズＳのバッファを備えたＩＯＤＭＡ回路』とほぼ同機能の回路として動作する回路となっている。従って、このバッファ共有ＤＭＡ回路は、印刷データ転送用回路等（各チャネルに同時にデータが入力されることが少ない環境で使用される，各種チャネルからのデータのＤＭＡ転送用の回路）として使用可能な，回路規模が小さな回路となっているということが出来る。
【０００７】
なお、本発明のバッファ共有ＤＭＡ回路のデータ属性情報は、“各データが入力されたチャネル及び各チャネルからの各データの入力順を示す情報”でありさえすれば、どのような情報であっても良く、たとえば、各データが入力されたチャネルを示すチャネル識別値と，各チャネルからの各データの入力順を示す順番識別値とを含む情報を、データ属性情報としておくことが、出来る。
【０００８】
そして、本発明の印刷装置は、本発明のバッファ共有ＤＭＡ回路を、各種ホストインタフェースにて受信された印刷データをメインメモリ上に転送するための回路として使用した装置となっている。従って、本発明の印刷装置は、使用されているバッファ共有ＤＭＡ回路の回路規模が小さい分（バッファ共有ＤＭＡ回路の製造にコストがかからない分）、安価に製造できる装置となっていると言うことが出来る。
【発明を実施するための最良の形態】
【０００９】
以下、本発明を実施するための最良の形態を、図面を参照して詳細に説明する。
【００１０】
図１に模式的に示してあるように、本発明の一実施形態に係る印刷装置２０は、ホストＰＣからの印刷データを受信するためのホストインタフェースとして、ＩＥＥＥ１２８４インタフェース，ネットワークインタフェース及びＵＳＢインタフェースを備えた装置である。
【００１１】
この印刷装置２０は、使用されている印刷装置制御用ＡＳＩＣの構成／種類のみが、既存の印刷装置（図７参照）と異なる装置となっている。そして、印刷装置２０に使用されている印刷装置制御用ＡＳＩＣは、既存の印刷装置制御用ＡＳＩＣでは、３個のＩＯＤＭＡ回路が設けられていた部分に、バッファ共有ＤＭＡ回路３０を設けたＡＳＩＣとなっている。
【００１２】
このため、以下では、バッファ共有ＤＭＡ回路３０の構成，動作のみを説明することにする。
【００１３】
印刷装置２０の印刷装置制御用ＡＳＩＣに設けられているバッファ共有ＤＭＡ回路３０は、図２に示したように、主な構成要素として、調停回路３１と、１６個のバッファ（バッファ０〜１５）と、データ量管理回路３２と、３個のＤＭＡ回路３３（ＣＨ０／ＣＨ１／ＣＨ２用ＤＭＡ回路３３）とを、備えた回路である。
【００１４】
このバッファ共有ＤＭＡ回路３０内の各バッファは、４バイトのデータと，２ビットのＣＨ識別値と，４ビットの順番識別値とを記憶可能なバッファである。各バッファに記憶される情報の詳細，各バッファの具体的な利用手順については後述するが、各バッファは、空である場合（データの記憶に用いられていない場合）、ＣＨ識別値として“００”が記憶されるバッファとなっている。
【００１５】
データ量管理回路３２は、ＣＨ０ライト量，ＣＨ０リード量，ＣＨ１ライト量，ＣＨ１リード量，ＣＨ２ライト量及びＣＨ２リード量（いずれも５ビットのデータ；詳細は後述）を管理するための（記憶しておくための）回路（レジスタの集合）である。
【００１６】
調停回路３１は、各インタフェースからのデータが入力されるチャネル０〜２（以下、ＣＨ０〜２と表記する）を有する回路である。そして、調停回路３１は、４バイトのデータがＣＨｎに入力された場合、空のバッファ（ＣＨ識別値が“００”となっているバッファ）を検索し、検索したバッファに、入力されたデータ，当該データが入力されたチャネルを示すＣＨ識別値“ｎ＋１”（二進数表記では，“０１”，“１０”or“１１”），及び，順番識別値を記憶した上で、データ量管理回路３２内のＣＨｎリード量を，“１”インクリメントする回路となっている。
【００１７】
なお、順番識別値とは、各バッファに記憶されている，ＣＨｎデータ（ＣＨｎに入力されたデータ）の入力順（時間的な前後関係）を示す情報のことであり、調停回路３１は、この順番識別値として、０〜１５の値をサイクリックに利用する回路となっている。より具体的には、調停回路３１は、チャネル毎に、バッファへのデータ記憶回数を計数しておくためのカウンタ（０〜１５の値をサイクリックにとる４ビットカウンタ）を備え，ＣＨｎからのデータをバッファに記憶する際には、順番識別値として、ＣＨｎ用のカウンタの値を使用する回路となっている。
【００１８】
また、調停回路３１は、前回、データを書き込んだバッファの次のバッファから、空のバッファを検索する回路（前回、データを書き込んだバッファがバッファｍであった場合、バッファ“ｍ＋１”〜バッファ１５，バッファ０〜バッファ“ｍ−１”という順で空のバッファを検索する回路）ともなっている。
【００１９】
ＣＨｎ用ＤＭＡ回路３３（ｎ＝０〜２）は、外部から、転送データ量（４程度の数値）を設定可能な回路である。
【００２０】
そして、ＣＨｎ用ＤＭＡ回路３３は、データ量管理回路３２内のＣＨｎライト量とＣＨｎリード量とに基づき，バッファ０〜１５内のＣＨｎデータ量（ＣＨｎライト量≧ＣＨｎリード量の場合は、ＣＨｎライト量−ＣＨｎリード量；ＣＨｎライト量＜ＣＨｎリード量の場合は、ＣＨｎライト量−ＣＨｎリード量＋３２）が，自回路に設定されている転送データ量以上となるのを監視し、バッファ０〜１５内のＣＨｎデータ量が転送データ量以上となった場合には、ＣＨ識別値が“ｎ＋１”（“０１”，“１０”or“１１”）となっている各バッファから，各バッファ内の順番識別値に応じた順で、転送データ量と一致する数の４バイトデータを読み出して出力する回路となっている。さらに、ＣＨｎ用ＤＭＡ回路３３は、データを或るバッファから読み出した際には、当該バッファ内のＣＨ識別値を“００”に変更し、データ量管理回路３２内のＣＨｎリード量を“１”インクリメントする回路となっている。
【００２１】
要するに、本実施形態に係る印刷装置２０に用いられているバッファ共有ＤＭＡ回路３０は、以下のように動作する回路となっている。
【００２２】
例えば、各ＣＨｎ用ＤＭＡ回路３３に転送データ量として、“４”が設定されている状態（かつ、全バッファが空となっている状態）で、４バイトのＣＨ０データ，４バイトのＣＨ１データ，４バイトのＣＨ２データ，４０バイトのＣＨ０データ，４バイトのＣＨ１データ，８バイトのＣＨ２データが、この順で入力された場合を、考える。
【００２３】
既に説明したように、バッファ共有ＤＭＡ回路３０の調停回路３１は、入力された４バイトのＣＨｎデータを、ＣＨ識別値“ｎ＋１”（“０１”，“１０”or“１１”）及び順番識別値と共に、空のバッファに記憶する回路である。このため、上記した形でデータが入力された場合、バッファ共有ＤＭＡ回路３０のバッファ０〜１５には，図３（Ａ）に示したような情報が記憶されることになる。さらに、調停回路３１は、バッファへの情報記憶時に、データ量管理回路３２内のＣＨｎリード量を，“１”インクリメントする回路であるため、データ量管理回路３２は、図３（Ｂ）に示したような情報を記憶している状態となる。なお、図３（Ｂ）に示してあるデータ量は、データ量管理回路３２内に記憶される情報ではなく、データ量管理回路３２内に記憶されたライト量とリード量とから算出される情報（ＣＨｎ用ＤＭＡ回路３３が転送データ量と比較するために算出する情報）である。
【００２４】
また、バッファ共有ＤＭＡ回路３０内のＣＨｎ用ＤＭＡ回路３３は、バッファ０〜１５内のＣＨｎデータ量が，自回路に設定されている転送データ量以上となった場合に、ＣＨ識別値が“ｎ＋１”（“０１”，“１０”or“１１”）となっている各バッファから，各バッファ内の順番識別値に応じた順で、転送データ量と一致する数の４バイトデータを読み出して出力する回路となっている。
【００２５】
このため、データ量管理回路３２が図３（Ｂ）に示した状態となった場合には、ＣＨ０ＤＭＡ回路３３により、バッファ０，バッファ３〜５の各バッファからデータを読み出して出力する処理と、バッファ４〜９の各バッファからデータを読み出して出力する処理が行われることになる。なお、前者の処理が行われるのは、実際には、バッファ５へのデータの書込が完了した直後（ＣＨ０に関するライト量が“４”になったとき）である。
【００２６】
さらに、ＣＨｎ用ＤＭＡ回路３３は、データを読み出したバッファ内のＣＨ識別値を“００”に変更し、データ量管理回路３２内のＣＨｎリード量を“１”インクリメントする回路であるため、結局、ＣＨ０ＤＭＡ回路３３による，バッファ０，バッファ３〜９上のデータの読み出しが完了した場合、バッファ０〜１５の状態、データ量管理回路３２の状態は、それぞれ、図４（Ａ），図４（Ｂ）に示したものとなることになる。
【００２７】
また、バッファ０〜１５，データ量管理回路３２の状態が，このようなものとなった後、４バイトのＣＨ０データ，４バイトのＣＨ１データ，８バイトのＣＨ２データが、この順で入力された場合、バッファ０〜１５の状態，データ量管理回路３２の状態は、それぞれ、図５（Ａ），図５（Ｂ）に示したものとなる。そして、ＣＨ２に関するデータ量が“４”以上となるため、ＣＨ２ＤＭＡ回路３３が、バッファ１４，バッファ１５，バッファ０，バッファ３上のデータをこの順で読み出して出力する処理（及び、各バッファのＣＨ識別子を“００”に書き換える処理等）を行う結果、バッファ０〜１５の状態、データ量管理回路３２の状態は、それぞれ、図６（Ａ）、図６（Ｂ）に示したものとなる。
【００２８】
以上の説明から明らかなように、印刷装置２０に用いられているバッファ共有ＤＭＡ回路３０は、およそ７０バイトのバッファ（バッファ０〜１５）しか備えない回路であるにも拘わらず，各チャネルに同時にデータが入力されない場合には，６４バイト（４バイト×１６）のバッファを備えた３個のＩＯＤＭＡ回路と同機能の回路として動作するものとなっている。
【００２９】
そして、本実施形態に係る印刷装置２０は、そのようなバッファ共有ＤＭＡ回路３０が、各インタフェースにて受信された印刷データをメインメモリ上に転送するための回路として用いられた装置となっている。
【００３０】
換言すれば、印刷装置２０は、バッファ共有ＤＭＡ回路３０が、各チャネルに同時にデータが入力されることが少ない状態で使用される装置となっている。従って、この印刷装置２０は、従来の印刷装置と同性能の装置であるにも拘わらず、各種インタフェースで受信されたデータをメインメモリ上にＤＭＡ転送するための回路規模が従来の印刷装置よりも小さい装置（より安価に製造できる装置）となっていると言うことが出来る。
【００３１】
《変形形態》
上記した印刷装置２０，バッファ共有ＤＭＡ回路３０は、各種の変形を行うことが出来る。例えば、各チャネルからのデータと共に記憶しておくべき情報は、各データが入力されたチャネルと，同一チャネルから入力されたデータ間の入力順とが分かる情報でありさえずれば良いので、バッファ共有ＤＭＡ回路３０を、上記したものとは具体的な内容が異なる情報を，データと共に記憶する回路に変形することが出来る。
【００３２】
また、印刷装置２０／バッファ共有ＤＭＡ回路３０を、インタフェース数／チャネル数がより多いものに変形しても良く、バッファ共有ＤＭＡ回路３０を、より多数のバッファを備えた回路に変形しても良い。また、バッファ共有ＤＭＡ回路３０を、印刷装置制御用ＡＳＩＣ上の回路としておかなくても良いことや、バッファ共有ＤＭＡ回路３０を、印刷装置以外の装置に用いても良いことなどは、当然のことである。
【図面の簡単な説明】
【００３３】
【図１】本発明の一実施形態に係る印刷装置の構成図。
【図２】実施形態に係る印刷装置の印刷装置制御用ＡＳＩＣ内に設けられているバッファ共有ＤＭＡ回路の構成図。
【図３】バッファ共有ＤＭＡ回路の動作を説明するための図。
【図４】バッファ共有ＤＭＡ回路の動作を説明するための図。
【図５】バッファ共有ＤＭＡ回路の動作を説明するための図。
【図６】バッファ共有ＤＭＡ回路の動作を説明するための図。
【図７】従来の印刷装置の構成図。
【符号の説明】
【００３４】
２０  印刷装置、  ３０  バッファ共有ＤＭＡ回路
３１  調停回路、  ３２  データ量管理回路、  ３３  ＤＭＡ回路
【図１】
2008094011.tif 000003
【図２】
2008094011.tif 000004
【図３】
2008094011.tif 000005
【図４】
2008094011.tif 000006
【図５】
2008094011.tif 000007
【図６】
2008094011.tif 000008
【図７】
2008094011.tif 000009