(57)【要約】【課題】動作不良が発生する前に回路の劣化を検出することを可能にする。【解決手段】テストされる回路１００と、それぞれが異なる論理閾値を有しかつ論理閾値に基づいてテストされる回路の出力を演算する複数の論理回路３ａ、３ｂ、３ｃと、複数の論理回路の出力が一致していない場合にテストされる回路が劣化していることを通知する劣化通知信号を発生する劣化通知信号発生回路７と、を備えている。【選択図】図１
2008066536.tif 000002
【特許請求の範囲】
【請求項１】
テストされる回路と、
それぞれが異なる論理閾値を有しかつ前記論理閾値に基づいて前記テストされる回路の出力を演算する複数の論理回路と、
前記複数の論理回路の出力が一致していない場合に前記テストされる回路が劣化していることを通知する劣化通知信号を発生する劣化通知信号発生回路と、
を備えたことを特徴とする半導体集積回路。
【請求項２】
前記複数の論理回路は、それぞれが異なる論理閾値を有しかつ前記論理閾値に基づいて前記テストされる回路の出力を反転することを特徴とする請求項１記載の半導体集積回路。
【請求項３】
それぞれが同一の構成の複数のテストされる回路と、
前記複数のテストされる回路に対応して設けられ、それぞれが可変となる論理電圧の閾値を有しかつ前記論理電圧の閾値に基づいて対応する前記テストされる回路の出力を演算する複数の論理電圧可変回路と、
前記複数の論理電圧可変回路に対応して設けられ、対応する論理電圧可変回路の前記論理電圧の閾値を変えたときに前記対応する論理電圧可変回路の出力が異なる場合に前記対応するテストされる回路が劣化していることを通知する劣化通知信号を発生する複数の劣化通知信号発生回路と、
を備えたことを特徴とする半導体集積回路。
【請求項４】
前記複数の論理電圧可変回路は、それぞれが可変となる論理電圧の閾値を有しかつ前記論理電圧の閾値に基づいて対応する前記テストされる回路の出力を反転することを特徴とする請求項３記載の半導体集積回路。
【請求項５】
第１および第２の部分回路を有するテストされる回路と、
テストラインと、
前記第１の部分回路の出力と前記テストラインとの間に設けられた第１のスイッチと、
前記第２の部分回路の出力と前記テストラインとの間に設けられた第２のスイッチと、
前記テストラインに接続され、それぞれが異なる論理反転閾値を有しかつ前記論理反転閾値に基づいて前記第１および第２のスイッチの状態に応じて  前記テストラインを介して送られてくる前記第１および第２の部分回路の少なくとも何れか一方の部分回路の出力を反転する複数の論理反転回路と、
前記複数の論理反転回路の出力が一致していない場合に前記テストされる回路が劣化していることを通知する劣化通知信号を発生する劣化通知信号発生回路と、
を備えたことを特徴とする半導体集積回路。
【請求項６】
前記複数の論理反転回路はインバータであることを特徴とする請求項５記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関する。
【背景技術】
【０００２】
ＬＳＩの微細化が進み、スイッチング速度が向上していくにつれ、配線と半導体間のコンタクトの劣化や、配線の断線など、回路動作を行うことで起こる欠陥が懸念されている。
【０００３】
また、次世代の回路アーキテクチャとして、ダイオード・トランジスタ・ロジック型の回路も提案され始めている（例えば、非特許文献１参照）。その場合にも、ダイオードや抵抗の劣化が回路の動作不良を引き起こすことが懸念されている。
【０００４】
回路信号の誤りに耐性を持たせる方法として、同じ回路をいくつか用意して冗長性を持たせ、それらの出力を比較することで、動作不良を検出したり修正したりする方法が広く用いられている（例えば、特許文献１参照）。
【非特許文献１】A. DeHon, IEEE TRANSACTIONS ON NANOTECHNOLOGY, VOL. 2, NO. 1, P. 23, MARCH 2003
【特許文献１】特開２００３−１７７９３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、この方法では動作不良が起こった結果のみを検出し、回路が今まさに劣化しているという状態を検査することはできない。また、動作不良の原因も、それがノイズ等によりたまたま起きたエラーなのか、デバイスの劣化により引き起こされた動作不良なのかを区別することができない。デバイスの劣化によって動作不良が引き起こされている場合は、回路中の遅延が増大しタイミング余裕がなくなっていることが検出できない。結果、回路自体の交換やＦＰＧＡ(Field Programming Gate Array)等のプログラマブル回路では回路の再構成が必要なのかどうかの判断ができない。
【０００６】
本発明は、上記事情を考慮してなされたものであって、動作不良が発生する前に回路の劣化を検出することのできる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の第１の態様による半導体集積回路は、テストされる回路と、それぞれが異なる論理閾値を有しかつ前記論理閾値に基づいて前記テストされる回路の出力を演算する複数の論理回路と、前記複数の論理回路の出力が一致していない場合に前記テストされる回路が劣化していることを通知する劣化通知信号を発生する劣化通知信号発生回路と、を備えたことを特徴とする。
【０００８】
また、本発明の第２の態様による半導体集積回路は、それぞれが同一の構成の複数のテストされる回路と、前記複数のテストされる回路に対応して設けられ、それぞれが可変となる論理電圧の閾値を有しかつ前記論理電圧の閾値に基づいて対応する前記テストされる回路の出力を演算する複数の論理電圧可変回路と、前記複数の論理電圧可変回路に対応して設けられ、対応する論理電圧可変回路の前記論理電圧の閾値を変えたときに前記対応する論理電圧可変回路の出力が異なる場合に前記対応するテストされる回路が劣化していることを通知する劣化通知信号を発生する複数の劣化通知信号発生回路と、を備えたことを特徴とする。
【０００９】
また、本発明の第３の態様による半導体集積回路は、第１および第２の部分回路を有するテストされる回路と、テストラインと、前記第１の部分回路の出力と前記テストラインとの間に設けられた第１のスイッチと、前記第２の部分回路の出力と前記テストラインとの間に設けられた第２のスイッチと、前記テストラインに接続され、それぞれが異なる論理反転閾値を有しかつ前記論理反転閾値に基づいて前記第１および第２のスイッチの状態に応じて  前記テストラインを介して送られてくる前記第１および第２の部分回路の少なくとも何れか一方の部分回路の出力を反転する複数の論理反転回路と、前記複数の論理反転回路の出力が一致していない場合に前記テストされる回路が劣化していることを通知する劣化通知信号を発生する劣化通知信号発生回路と、を備えたことを特徴とする。
【発明の効果】
【００１０】
本発明によれば、動作不良が発生する前に回路の劣化を検出することができる。
【発明を実施するための最良の形態】
【００１１】
本発明の実施形態を以下に図面を参照して説明する。
【００１２】
（第１実施形態）
本発明の第１実施形態による半導体集積回路の構成を図１に示す。本実施形態の半導体集積回路は、劣化の有無がテストされる回路１００と、この回路１００が劣化しているか否かをテストするテスト回路１とを備えており、回路１００と、テスト回路１は同一のチップ上に形成される。
【００１３】
テスト回路１は、回路１００の出力電圧を演算する複数の論理回路３ａ、３ｂ、３ｃと、これらの論理回路３ａ、３ｂ、３ｃの出力Ｓａ、Ｓｂ、Ｓｃの「Ｈ」レベルまたは「Ｌ」レベルのうちの多数を占めるレベルの値を選択して出力する多数決回路５と、論理回路３ａ、３ｂ、３ｃの出力に基づいて、回路１００が劣化している場合に劣化通知信号を生成する劣化通知信号生成回路７とを備えている。論理回路３ａ、３ｂ、３ｃはそれぞれ、論理閾値が異なるものとする。すなわち、論理回路３ａ、３ｂ、３ｃのそれぞれがインバータであれば、図２に示すように異なる入出力特性ｇａ、ｇｂ、ｇｃを有することを意味する。図２においては、論理回路３ａの入出力特性ｇａが一番目に小さな入力電圧で反転し、論理回路３ｂの入出力特性ｇｂが二番目に小さな入力電圧で反転し、論理回路３ｃの入出力特性ｇｃが三番目に小さな入力電圧で反転する。なお、論理閾値（論理電圧の閾値）が違えばよいので、各論理回路は、インバータに限らず、フリップフロップやバッファ、その他任意の論理回路を用いることができる。
【００１４】
次に、本実施形態によって回路１００の劣化が検出される理由を説明する。回路１００中のコンタクトや配線などで劣化が起こると、その部分の抵抗が増大することになる。すると、回路１００の出力電圧がＶＤＤ（高い側の電圧）、ＶＳＳ（低い側の電圧）の間をフルスイングすることなく、その間の電圧が出力される。
【００１５】
本実施形態においては、図３（ａ）に示すように、テストされる回路１００として、p型MOSトランジスタ（以下、PMOSともいう）３１とn型MOSトランジスタ（以下、NMOSともいう）３２とからなるインバータ３０を用いた場合を例にとって説明する。図３（ｂ）に示すようにPMOS３１と高電源電圧の間に劣化が起きた場合を想定する。すると、PMOS３１がオンしたときには、劣化による抵抗と、NMOS３２の抵抗との比により、出力電圧が決まるため、回路１００の出力電圧の「Ｈ」レベルがVDDから少し減少する（図３（ｃ））。PMOS３１と出力端子の間や、PMOS３１中に劣化が起こった場合にも同様である。また逆に、NMOS３２と低電源電圧の間、NMOS３２と出力端子の間、NMOS３２中に劣化が起きた場合は、回路１００の「Ｌ」レベルの出力電圧がVSSから少し上昇することになる。
【００１６】
PMOS３１やNMOS３２のゲートに劣化が起きた場合は、出力ノードに直接は寄与しないが、抵抗の増加により、ゲート電圧が所定の電圧になるまでの遅延時間が増大して、クロックのタイミングでPMOS３１またはNMOS３２が完全にオンしない状態が起こる。この場合もやはり、出力電圧は変化することになる。また、出力電圧がVDDやVSSに足りなくなると、次段の回路のトランジスタのゲートに十分な電圧がかからず、次段の回路の出力電圧も変化することになる。
【００１７】
本実施形態においては、テスト回路１は、回路１００の電圧の変化を検出するものである。すなわち、論理電圧の閾値が違う論理回路３ａ、３ｂ、３ｃにより、回路１００の出力電圧がVDDから減少、もしくはVSSから増加した信号を検出する。その増加した電圧が、図２に示す入出力特性ｇｃの閾値と入出力特性ｇｂの閾値との間の値として入力されるか、または減少した電圧が、図２に示す入出力特性ｇａの閾値と入出力特性ｇｂの閾値との間の値として入力されると、３つの論理回路３ａ、３ｂ、３ｃのうち、１つだけが違う値を出力することになる。このような状態になった場合に回路１００が劣化しているとして、劣化通知信号を生成し、外部に出力するのが劣化通知信号生成回路７である。このようにして、回路１００が劣化したことを検出することができる。なお、上述の状態になったときも、多数決回路５は、論理回路３ａ、３ｂ、３ｃの出力Ｓａ、Ｓｂ、Ｓｃの「Ｈ」レベルまたは「Ｌ」レベルのうち多数を占めるレベルの値を選択して次段の回路に送出する。
【００１８】
次に、本実施形態に係る多数決回路５の一具体例の構成を図４に示す。この具体例の多数決回路５は、論理回路３ａの出力Ｓａおよび論理回路３ｂの出力Ｓｂを受けるＮＡＮＤ回路５ａと、論理回路３ａの出力Ｓａおよび論理回路３ｂの出力Ｓｂを受ける排他的論理和回路５ｂと、論理回路３ｃの出力Ｓｃおよび排他的論理和回路５ｂの出力を受けるＮＡＮＤ回路５ｃと、ＮＡＮＤ回路５ａ、５ｃの出力を受けるＮＡＮＤ回路５ｄとを備えている。この図４に示す回路は、全加算器のキャリー出力と等しい。この場合、Sa,Sb,Scはどの端子に配置しても良い。同様の機能を持った回路は、他の構成でも当然実現可能である。
【００１９】
次に、劣化通知信号生成回路７の一具体例の構成を図５に示す。この図５に示す劣化通知信号生成回路７は、３入力ＮＡＮＤ回路７ａ、７ｂと、２入力ＮＡＮＤ回路７ｃと、を備えている。ＮＡＮＤ回路７ａは論理回路３ａの出力Ｓａの反転値と、論理回路３ｂの出力Ｓｂと、論理回路３ｃの出力Ｓｃとに基づいてＮＡＮＤ演算を行う。ＮＡＮＤ回路７ｂは論理回路３ａの出力Ｓａの反転値と、論理回路３ｂの出力Ｓｂの反転値と、論理回路３ｃの出力Ｓｃとに基づいてＮＡＮＤ演算を行う。ＮＡＮＤ回路７ｃはＮＡＮＤ回路７ａの出力と、ＮＡＮＤ回路７ｂの出力とに基づいてＮＡＮＤ演算を行う。このように構成すると、回路１００の出力電圧が、論理回路３ａの閾値と、論理回路３ｂの閾値との間になった場合か、論理回路３ｂの閾値と、論理回路３ｃの閾値との間になった場合に、劣化通知信号を出力する。この場合、図２に示されるｇａ、ｇｂ、ｇｃに対応したSa、Sb、Scと、回路端子への配置は、図５の通りであるとする。図５では、両方の信号をまとめて劣化通知信号としているが、ＮＡＮＤ回路７ｃを設けずにあえてＮＡＮＤ回路７ａ、７ｂの出力をそれぞれ外部に出力させ、どのように劣化が起きているかを調べることも可能である。
【００２０】
また、例えば劣化通知信号生成回路の他の具体例として図６に示すようにも構成してもよい。図６に示す劣化通知信号生成回路７は、３入力ＮＡＮＤ回路７ｄと、３入力ＮＯＲ回路７ｅと、２入力ＮＯＲ回路７ｆと、を備えている。ＮＡＮＤ回路７ｄは、論理回路３ａの出力Ｓａと、論理回路３ｂの出力Ｓｂと、論理回路３ｃの出力Ｓｃとに基づいてＮＡＮＤ演算を行う。ＮＯＲ回路７ｅは、論理回路３ａの出力Ｓａと、論理回路３ｂの出力Ｓｂと、論理回路３ｃの出力Ｓｃとに基づいてＮＯＲ演算を行う。ＮＯＲ回路７ｆは、ＮＡＮＤ回路７ｄの出力の反転値と、ＮＯＲ回路７ｅの出力とに基づいて、ＮＯＲ演算を行う。この図６に示す劣化通知回路７は、３つの出力が一致していないときに劣化通知信号を出力する。このため、図５に示す場合に比べ、回路１００がどのように劣化が起きているかは判定できないものの、信号を伝播する配線への欠陥を検出することが可能である。
【００２１】
次に、論理電圧の閾値を変更する方法を説明する。
【００２２】
論理電圧の閾値を変更する方法はいくつかあるが、トランジスタの閾値を変更するか、インバータの負荷抵抗を変更することで実現できる。閾値を変更する方法としては、図７（ａ）に示すように、インバータを構成するトランジスタのチャネルまたはチャネルまわりの不純物量を変えるか、不純物の分布を変えるか、図７（ｂ）に示すようにインバータを構成するトランジスタに基板バイアスを印加することで実現できる。また、負荷抵抗を変える方法は、図７（ｃ）に示すように、実際に抵抗の値を変更する方法や、図７（ｄ）に示すように、負荷抵抗用のトランジスタのゲート電圧を変える方法などがある。図７（ｄ）では、高位電源電圧に近いほうを負荷にして、NMOSのゲートに入力しているが、低位電源電圧に近いほうを負荷にしてPMOSのゲートに入力することももちろん可能である。基板バイアスを使う方法と、トランジスタのゲートバイアスを変化させる方法では、外部からの信号により、動的に論理電圧の閾値を変化させることも可能である。
【００２３】
PMOSとNMOSのゲートを接続したインバータの入出力電圧特性のシミュレーション結果ｇ１、PMOSのゲート電圧を適切に調整した場合の入出力電圧特性のシミュレーション結果ｇ２、NMOSのゲート電圧を適切に調整した場合の入出力電圧特性のシミュレーション結果ｇ３を図８に示す。実際に論理電圧の閾値を変化させることが可能である。また、このインバータを入力に使うことにより、論理電圧の閾値を変化させたバッファやフリップフロップなどを得ることが可能であるし、これらや、上述の閾値電圧または負荷抵抗を変化させる方法により、任意のロジックゲートの論理閾値を変更することが可能である。
【００２４】
論理閾値を可変にするバッファの一具体例の構成を図９に示す。このバッファは、論理閾値変更信号に基づいて入力を反転する論理反転電圧可変インバータ４０と、この論理反転電圧可変インバータ４０の出力を反転するインバータ４２とを備えている。入力を論理反転電圧可変インバータ４０で受けることにより、バッファを構成することが可能になる。図９では、基板バイアスやゲート電圧で論理閾値を変更することを想定して、論理閾値変更信号を受ける端子をつけているが、その他の不純物量とその分布や負荷抵抗値を変更する手法による論理反転電圧を変更したインバータを用いることで、論理閾値を変更したバッファを構成することも可能である。
【００２５】
論理閾値を可変にするフリップフロップの一具体例の構成を図１０（ａ）、１０（ｂ）に示す。このフリップフロップは、論理反転電圧可変インバータ５０と、トランスファーゲート５１と、インバータ５２ａおよびクロックドインバータ５２ｂからなるラッチ回路５２と、トランスファーゲート５３と、インバータ５４ａおよびクロックドインバータ５４ｂからなるラッチ回路５４と、インバータ５５とを備えている。トランスファーゲート５１、５３およびクロックドインバータ５２ｂ、５４ｂに入力するクロック信号ｃおよびその反転信号ｃｂは、外部クロック信号を受けるインバータ５６と、インバータ５６の出力をうけるインバータ５７によって生成される（図１０（ｂ））。入力を論理反転電圧可変インバータ５０で受けることで、フリップフロップを構成することが可能になる。図１０（ａ）、１０（ｂ）では、基板バイアスやゲート電圧で論理閾値を変更することを想定して、論理閾値変更信号を受ける端子をつけているが、その他の不純物量とその分布や負荷抵抗値を変更する手法による論理反転電圧を変更したインバータを用いることで、論理電圧の閾値を変更したフリップフロップを構成することも可能である。
【００２６】
論理閾値の変更をいくつにするかは、システムに要求される信頼性や、標準に使っている論理ゲートの論理閾値、およびシステム中で「Ｈ」レベル、「Ｌ」レベルの電圧として設定されている値に依存するので一概には定まらないが、変更された論理閾値が、VDDやVSSに近いほど、厳しい検査を行っていることになる。ただし、システムの中で「Ｈ」レベルに設定されている電圧をVhigh、「Ｌ」レベルに設定されている電圧をVlowとすると、図２に示す特性グラフｇａの閾値Vgaは
【数１】
2008066536.tif 000003
を満たす程度は必要であり、また図２に示す特性グラフｇｃの閾値Vgcは
【数２】
2008066536.tif 000004
を満たす程度の設定は望ましい。
【００２７】
以上説明したように、本実施形態によれば、動作不良が発生する前に回路の劣化を検出することができる。
【００２８】
（第２実施形態）
次に、本発明の第２実施形態による半導体集積回路を図１１に示す。本実施形態の半導体集積回路は、劣化の有無がテストされる回路１００ａ、１００ｂ、１００ｃと、これらの回路１００ａ、１００ｂ、１００ｃが劣化しているか否かをテストするテスト回路１Ａとを備えている。このテスト回路１Ａは、論理電圧変更信号に基づいて、回路１００ａ、１００ｂ、１００ｃの出力電圧の論理電圧の閾値を動的に変更することが可能な論理電圧可変回路１０ａ、１０ｂ、１０ｃと、多数決回路１２と、判定回路１４ａ、１４ｂ、１４ｃと、を備えている。
【００２９】
本実施形態では、同じ構成のテストされる回路１００ａ、１００ｂ、１００ｃを並列にした冗長回路に対し、論理電圧の閾値を動的に変更可能にした論理電圧可変回路１０ａ、１０ｂ、１０ｃを組み合わせることで、ノイズ等のビット誤り耐性に加え、回路デバイスの劣化の検出も可能にしたものである。論理電圧可変回路１０ａ、１０ｂ、１０ｃとしては、バッファやフリップフロップ（FF）を組み合わせることによって構成することができる。
【００３０】
本実施形態では、１ロジッククロック中に論理電圧の閾値を動的に、数種類に変化させ、論理が反転するブロックがあるかどうかを判定する。ロジック自体は多数決回路１２および判定回路１４ａ、１４ｂ、１４ｃにより、このロジックブロックの出力を決定する。
【００３１】
次に、本実施形態に係る判定回路の一具体例を図１２に示す。判定回路１４ａ、１４ｂ、１４ｃは、論理電圧可変回路１０ａ、１０ｂ、１０ｃに対応してそれぞれ設けられ、図１２に示すように、微分回路６１と、フリップフロップ６２、６３と、劣化通知信号生成回路６４とを備えている。図１３（ａ）に示すように対応する論理電圧変更信号を、微分回路６１によって微分することにより、図１３（ｂ）に示すように論理電圧の閾値が変更されたことを示すパルス信号が出力される。このパルス信号はクロックトリガとしてフリップフロップ６２、６３に送られる。フリップフロップ６２は上記パルス信号を受けると、対応する論理電圧可変回路の出力を取り込む。また、フリップフロップ６３は、上記パルス信号を受けると、フリップフロップ６２の出力を取り込む。また、劣化通知信号生成回路６４は、対応する論理電圧可変回路の出力、フリップフロップ６２の出力、およびフリップフロップ６３の出力が全て一致していない場合に、上記対応するテストされる回路が劣化しているとして劣化通知信号を発生する。なお、劣化通知信号生成回路６４は、第１実施形態で説明した図６に示す回路によって実現することができる。また、劣化通知信号生成回路６４は、論理電圧変更信号を単調に増加または減少させるのであれば、第１実施形態で説明した図５に示す回路によって実現することができる。
【００３２】
なお、微分回路６１は、ハイパスフィルタによって実現できる。また、微分回路は、例えば、受動素子のみで構成するのであれば図１４に示すような回路構成とすることも可能であり、またオペアンプを使って信号を増幅する場合には図１５に示すような回路構成とすることもできる。論理電圧変更信号を、低いレベルの電圧から高い電圧のレベルへ順に変えていく場合は、そのまま微分回路へ接続すれば良い。高い電圧レベルから低い電圧レベルへの変更を含む場合には、論理電圧変更信号のレベルを逆転させる回路か、微分回路の出力を正の方向のパルスに変更する回路を接続する。波形を整形する場合は、インバータなどのロジック回路を間に入れればよい。また、図１６（ａ）に示すように各々の論理電圧変更信号の大きさが、論理反転電圧を変更したインバータのしきい値を跨ぐようであれば、微分回路の代わりに、抵抗や不純物量とその分布を変えた論理電圧の閾値が異なるインバータやバッファを使用することによって、図１６（ｂ）に示すように論理電圧の閾値が変更されたことを示す信号を生成できる。
【００３３】
次に、本実施形態による半導体集積回路の動作波形を図１７に示す。図１７の波形図はクロックの立ち上がりエッジで各々の回路は計算を開始するとしている。クロック立ち上がってしばらくした後に、テストされる回路１００ａ、１００ｂ、１００ｃの出力が安定すると、論理電圧変更信号のレベルを変更するために電圧レベルを変更する。この電圧レベルが変更されると、それを知らせるパルス信号を判定回路１４ａ、１４ｂ、１４ｃのそれぞれが生成し、このパルス信号をトリガーとして判定動作を行う。論理電圧変更信号と、パルス信号が必要回数だけ繰り返された後（図１７では３回）、劣化が無い場合には判定回路は何も出力しないが、劣化が検出された場合には、劣化通知信号を立ち上げる。図１７では、３つ目のパルスが出力された後に劣化通知信号が立ち上がる例を示している。劣化通知は、図示されない出力バッファなどを通して、テストするすべての論理電圧の閾値が選択された後に劣化通知信号を出力するか、すべての論理電圧の閾値が選択された後の信号値のみを採用する。
【００３４】
なお、多数決回路１２は、第１実施形態で説明した多数決回路と同じ機能を有している。
【００３５】
以上説明したように、本実施形態によれば、動作不良が発生する前に回路の劣化を検出することができる。
【００３６】
（第３実施形態）
次に、本発明の第３実施形態による半導体集積回路の構成を図１８に示す。この実施形態の半導体集積回路は、テストされる回路１００と、テスト回路１Ｂとを備えている。回路１００は、より細かい部分回路１０１、１０２、１０３などを備えている。
【００３７】
また、テスト回路１Ｂは、論理反転回路３Ａａ、３Ａｂ、３Ａｃと、劣化通知信号生成回路７と、テストライン２０とを備えている。論理反転回路３Ａａ、３Ａｂ、３Ａｃおよび劣化通知信号生成回路７は第１実施形態の論理反転回路３Ａａ、３Ａｂ、３Ａｃおよび劣化通知信号生成回路７とそれぞれ同一の構成となっている。ここで、たとえば、部分回路１０１の出力はスイッチ１１を介してテストライン２０に送られ、部分回路１０２の出力はスイッチ１２を介してテストライン２０に送られ、部分回路１０３の出力はスイッチ１３を介してテストライン２０に送られるとする。論理反転回路３Ａａ、３Ａｂ、３Ａｃはテストライン２０を介して送られてくる信号に基づいて論理反転を行う。なお、論理反転回路３Ａａ、３Ａｂ、３Ａｃは、第１実施形態と同様に、論理反転の閾値がそれぞれ異なっている。
【００３８】
論理反転電圧を変えた組み合わせをすべてのテストされる回路に付加すると、大きな冗長性が必要になる。そこで、本実施形態は、いくつかのテストされる回路をまとめて評価できるようにした構成となっている。テストされる回路１００のノードをスイッチ１１〜１３などを介してテストライン２０に接続し、テストライン２０に論理反転回路３Ａａ、３Ａｂ、３Ａｃを接続する。
【００３９】
あるノード、例えば部分回路１０１の出力端をテストする場合には、その出力端に接続されたスイッチ１１をオンし、他のテストライン２０に接続されるスイッチをオフし、論理反転回路３Ａａ、３Ａｂ、３Ａｃにて部分回路１０１の劣化を評価する。別のノード、例えばＮＯＲ回路１０２の出力端をテストする場合には、オンしていたスイッチ１１をオフにし、テストするノードに接続されたスイッチ１２をオンにする。このように、順にスイッチを切り替えていくことで、回路の冗長性を緩和することができる。
【００４０】
全ての部分回路のノードにスイッチを接続しなくても、いくつかのノードを選んでスイッチを接続しても良い。同様に、部分回路の単位は、一つの論理ゲート単位から、ある程度大きな回路単位に区切っても良い。テストラインと論理反転回路の組み合わせも1つでなく、複数個使用しても良い。
【００４１】
以上説明したように、本実施形態によれば、動作不良が発生する前に回路の劣化を検出することができる。
【００４２】
（第４実施形態）
次に、本発明の第４実施形態による半導体集積回路の構成を図１９に示す。本実施形態の半導体集積回路は、テストされる回路１００と、テスト回路１Ｃとを備えている。テスト回路１Ｃは、図１に示す第１実施形態のテスト回路１において、論理回路３ａ、３ｂ、３ｃをそれぞれ複数個（図では３個）設けるとともに、多数決回路４ａ、４ｂ、４ｃを新たに設けた構成となっている。
【００４３】
図１に示す第１実施形態においては、論理回路３ａ、３ｂ、３ｃが劣化して検出の信頼性が低下するおそれがある。このため、第１実施形態の論理回路３ａ、３ｂ、３ｃを構成する素子は、信頼度の高い素子、例えば微細化の世代の古い素子、またはサイズの大きな素子を用いる必要がある。
【００４４】
これに対して、本実施形態においては、論理回路３ａ、３ｂ、３ｃをそれぞれ複数個設けて冗長化することにより信頼性の低下を防止している。すなわち、複数の論理回路３ａの出力の多数を示す値を多数決回路４ａから出力し、複数の論理回路３ｂの出力の多数を示す値を多数決回路４ｂから出力し、複数の論理回路３ｃの出力の多数を示す値を多数決回路４ｃから出力する。そして、これらの多数決回路４ａ、４ｂ、４ｃの出力に基づいて、劣化通知信号生成回路７によって劣化通知信号を生成し、また多数決回路７によって多数決回路４ａ、４ｂ、４ｃの出力の多数を占める値を選択し、次段のテストされる回路に送出する。
【００４５】
以上説明したように、本実施形態によれば、動作不良が発生する前に回路の劣化を検出することができる。
【００４６】
また、本発明の各実施形態によれば、回路の劣化を回路中で調べることができ、より故障耐性に優れた回路システムを作ることができる。
【００４７】
なお、上記実施形態においては、テストされる回路としてCMOSロジックを例にとって説明したが、CMOSロジックのみならず、他のロジックアーキテクチャも使用できる。例えば、p型MOSトランジスタの代わりに抵抗を用いてロジックを組むNMOSロジックや、ダイオード・トランジスタ・ロジック、クロスバーアーキテクチャでも、同様に使用できる。
【００４８】
ダイオード・トランジスタ・ロジックとは、ＯＲ回路やＡＮＤ回路をダイオードで実現して、それとインバータを組み合わせたものである。ＮＯＲゲート、もしくはＮＡＮＤゲートがあれば、すべてのロジックは実現できることは良く知られている。図２０に示す回路では２入力ダイオードＯＲと、インバータとの組み合わせ、図２１に示す回路は２入力ダイオードＡＮＤと、インバータとのの組み合わせの例を示している。
【００４９】
ダイオードＯＲでは、入力Ａ、Ｂの両方とも電圧がVSSであれば、ノードＣの電圧はほぼVSSであるが、入力Ａか入力Ｂのどちらか、もしくは両方にVDDが与えられれば、抵抗とグラウンドの間に電圧が印加され、ノードＣにはVDDが現れる。この図２０では、ノードＣは、抵抗とNMOSで構成されたインバータのゲートに接続され、ノードＤへは、ノードＣと反転した極性の電圧が出力される。また、インバータ部分はもちろん、抵抗とPMOSトランジスタでも良いし、CMOS型でも良い。また、プリチャージロジックのようなダイナミック回路構成でも良い。
【００５０】
図２１に示すダイオードＡＮＤでは、入力Ａ、Ｂの両方にVDDが印加されれば、ノードＣはVDDに保たれるが、入力Ａ、Ｂのどちらか、もしくは両方の電圧がVSSとなれば、ダイオードには電流が流れ、ノードＣの電圧はVSSに近くなる。この図２１では、ノードＣは、抵抗とNMOSで構成されたインバータのゲートに接続され、ノードＤへは、ノードＣと反転した極性の電圧が出力される。また、インバータ部分はもちろん、抵抗とPMOSでも良いし、CMOS型でも良い。また、プリチャージロジックのようなダイナミック回路構成でも良い。
【００５１】
ダイオードとトランジスタを、図２２に示すように配置し、配線をクロスさせた形で接続すると、クロスバー型の構成をとることができる。このとき、すべてのワイヤーとダイオード、トランジスタを接続する必要はなく、作成するロジックに従って必要なクロスポイント部分を接続、切断することで、所望のロジックを得ることができる。また、相変化材料や、イオン伝導材料や、分子材料や酸化物などの、抵抗値をプログラムすることができる抵抗変化素子を使用して、プログラマブルダイオードとすることで、所望のロジックをリコンフィギャラブルロジックとして実現するアーキテクチャが提案されている。（A. DeHon, IEEE TRANSACTIONS ON NANOTECHNOLOGY, VOL. 2, NO. 1, P. 23, MARCH 2003.）
【００５２】
また、クロスバー型の配線は、ダイオードを使用しなくても、ナノワイヤーのトランジスタを用いて、図２３に示すように並べても実現できる。図２２に示す場合と同様に、所望のロジックにあわせてクロスポイント部分を接続、切断するか、抵抗変化素子を用いることによるリコンフィギャラブルロジックとすることで、必要なロジックを得る。
【００５３】
特に抵抗変化素子のプログラミングを利用するクロスバーアーキテクチャでは、抵抗変化素子のプログラム保持時間が有限であるため、定期的に回路の再構成を行わなければならない。しかし、抵抗値の保持時間は素子によりばらつきがあり、適切な再構成のタイミングを前もって知ることは困難である。実際にはある程度の余裕を見て、前もって再構成を行うことになるが、故障前の回路に再構成を行うには、本来は必要のないことである。本発明により、この抵抗変化の時間変化を検出することができるため、無駄なく回路の再構成を行うことができ、それに起因するコストを低下させることができる。
【００５４】
これにより、回路の寿命を知ることができ、回路の交換や、回路再構成のタイミングを知ることができる。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１実施形態による半導体集積回路の構成を示すブロック図。
【図２】第１実施形態に係る論理回路の入出力特性を示すグラフ。
【図３】第１実施形態に係るテストされる回路が劣化した場合の具体例および劣化したときの出力特性を説明する図。
【図４】第１実施形態に係る多数決回路の一具体例を示す回路図。
【図５】第１実施形態に係る劣化通知信号生成回路の一具体例を示す回路図。
【図６】第１実施形態に係る劣化通知信号生成回路の他の具体例を示す回路図。
【図７】論理閾値を変更する例を示す図。
【図８】論理閾値を変更した回路の入出力電圧特性のシミュレーション結果を示すグラフ。
【図９】論理閾値を可変にするバッファの一具体例を示す回路図。
【図１０】論理閾値を可変にするフリップフロップの一具体例を示す回路図。
【図１１】本発明の第２実施形態による半導体集積回路の構成を示すブロック図。
【図１２】第２実施形態に係る判定回路の一具体例を示す回路図。
【図１３】図１２に示す微分回路の入出力を示すグラフ。
【図１４】微分回路の一具体例を示す回路図。
【図１５】微分回路の他の具体例を示す回路図。
【図１６】論理閾値が変更されたことを検出する場合の入出力を示すグラフ。
【図１７】第２実施形態の動作を説明する波形図。
【図１８】本発明の第３実施形態による半導体集積回路の構成を示す回路図。
【図１９】本発明の第４実施形態による半導体集積回路の構成を示す回路図。
【図２０】テストされる回路の第１の具体例を示す回路図。
【図２１】テストされる回路の第２の具体例を示す回路図。
【図２２】テストされる回路の第３の具体例を示す回路図。
【図２３】テストされる回路の第４の具体例を示す回路図。
【符号の説明】
【００５６】
１  テスト回路
３ａ  論理回路
３ｂ  論理回路
３ｃ  論理回路
３Ａａ  論理反転回路
３Ａｂ  論理反転回路
３Ａｃ  論理反転回路
５  多数決回路
７  劣化通知信号生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2008066536.tif 000014
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2008066536.tif 000020
【図１７】
2008066536.tif 000021
【図１８】
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【図１９】
2008066536.tif 000023
【図２０】
2008066536.tif 000024
【図２１】
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【図２２】
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【図２３】
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【手続補正書】
【提出日】平成19年6月5日(2007.6.5)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３７
【補正方法】変更
【補正の内容】
【００３７】
また、テスト回路１Ｂは、論理反転回路３Ａａ、３Ａｂ、３Ａｃと、劣化通知信号生成回路７と、テストライン２０とを備えている。論理反転回路３Ａａ、３Ａｂ、３Ａｃおよび劣化通知信号生成回路７は第１実施形態の論理反転回路３ａ、３ｂ、３ｃおよび劣化通知信号生成回路７とそれぞれ同一の構成となっている。ここで、たとえば、部分回路１０１の出力はスイッチ１１を介してテストライン２０に送られ、部分回路１０２の出力はスイッチ１２を介してテストライン２０に送られ、部分回路１０３の出力はスイッチ１３を介してテストライン２０に送られるとする。論理反転回路３Ａａ、３Ａｂ、３Ａｃはテストライン２０を介して送られてくる信号に基づいて論理反転を行う。なお、論理反転回路３Ａａ、３Ａｂ、３Ａｃは、第１実施形態と同様に、論理反転の閾値がそれぞれ異なっている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
あるノード、例えば部分回路１０１の出力端をテストする場合には、その出力端に接続されたスイッチ１１をオンし、他のテストライン２０に接続されるスイッチをオフし、論理反転回路３Ａａ、３Ａｂ、３Ａｃにて部分回路１０１の劣化を評価する。別のノード、例えば部分回路１０２の出力端をテストする場合には、オンしていたスイッチ１１をオフにし、テストするノードに接続されたスイッチ１２をオンにする。このように、順にスイッチを切り替えていくことで、回路の冗長性を緩和することができる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
これに対して、本実施形態においては、論理回路３ａ、３ｂ、３ｃをそれぞれ複数個設けて冗長化することにより信頼性の低下を防止している。すなわち、複数の論理回路３ａの出力の多数を示す値を多数決回路４ａから出力し、複数の論理回路３ｂの出力の多数を示す値を多数決回路４ｂから出力し、複数の論理回路３ｃの出力の多数を示す値を多数決回路４ｃから出力する。そして、これらの多数決回路４ａ、４ｂ、４ｃの出力に基づいて、劣化通知信号生成回路７によって劣化通知信号を生成し、また多数決回路５によって多数決回路４ａ、４ｂ、４ｃの出力の多数を占める値を選択し、次段のテストされる回路に送出する。
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図１８
【補正方法】変更
【補正の内容】
【図１８】
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