(57)【要約】【課題】スイッチ回路に複数のスイッチング素子を有しており、これら複数のスイッチング素子の何れかが短絡破壊された場合であっても、他のスイッチング素子の破壊を最小限に食い止める。【解決手段】つまり、昇圧トランス２６ｅの一次巻線にフルブリッジ回路により交流を印加するスイッチ回路２６ｂと、発振のオンオフを指令する指令信号の伝送ラインから発振オンの指令信号が入力されると、スイッチ回路２６ｂのスイッチ制御を行う制御回路Ｃ１と、スイッチ回路２６ｂを構成するＭＯＳ−ＦＥＴのゲートの端子電圧を監視し、ゲート電圧が所定の閾値を超えると参照電圧を出力する端子電圧監視回路５１，５２と、指令信号の伝送ラインに接続され、参照電圧をゲートに入力されるとゲート電流が流れてターンオンして、伝送ラインの指令信号を発振オフの状態にして、制御回路Ｃ１の発振を停止させるサイリスタ回路５３と、を備えさせる。【選択図】図３
2008278291.tif 000002
【特許請求の範囲】
【請求項１】
入力された直流電圧を他励のスイッチ回路で交流に変換して出力する他励式インバータ回路において、
昇圧トランスの一次巻線にフルブリッジ回路にて交流を印加するスイッチ回路と、
発振のオンオフを指令する指令信号の伝送ラインから発振オンの指令信号が入力されると、前記フルブリッジ回路のスイッチ制御を行う制御回路と、
前記フルブリッジ回路を構成するスイッチング素子の導通を制御する端子の端子電圧を監視し、該端子電圧が所定の閾値を超えると参照電圧を出力する端子電圧監視回路と、
前記伝送ラインに接続され、前記参照電圧をゲートに入力されるとゲート電流が流れてターンオンして、前記伝送ラインの指令信号を発振オフの状態にし、前記制御回路の発振を停止させるサイリスタと、
を備えることを特徴とする他励式インバータ回路。
【請求項２】
前記サイリスタが、ＮＰＮ型のトランジスタとＰＮＰ型のトランジスタとを組み合わせて構成されたサイリスタ回路にて実現された請求項１に記載の他励式インバータ回路。
【請求項３】
前記サイリスタはＳＣＳ型の構成とされ、アノードには予めターンオン可能な固定バイアスがかけられており、カソードが接地され且つ、アノードゲートが前記指令信号の伝送ラインに接続されており、カソードゲートに前記参照電圧が入力されるとターンオンする請求項１又は請求項２に記載の他励式インバータ回路。
【請求項４】
前記端子電圧監視回路は、前記フルブリッジ回路を構成するハーフブリッジ結合の数だけ設けられており、
各端子電圧監視回路は、対応するハーフブリッジ結合を構成するスイッチング素子のうち何れか１つのみを監視する請求項１〜請求項３の何れか一項に記載の他励式インバータ回路。
【請求項５】
前記端子電圧監視回路は、所定電圧と前記端子電圧とを比較して比較結果を前記サイリスタのカソードゲートに入力するコンパレータであり、
前記端子電圧が前記所定の閾値以下の場合はハイを出力して前記サイリスタをオフさせる一方、前記端子電圧が前記所定の閾値を超えた場合は参照電圧としてローを出力して前記サイリスタをターンオンさせる請求項１〜請求項４の何れか一項に記載の他励式インバータ回路。
【請求項６】
前記指令信号は制御部から出力されており、
該制御部は前記昇圧トランスの二次巻線に発生する二次電圧を監視して、前記二次電圧が所定範囲を逸脱した時間が所定時間を超えると、前記指令信号の出力および前記直流電圧の入力を停止する請求項１〜請求項５の何れか一項に記載の他励式インバータ回路。
【請求項７】
前記端子電圧の低下が、前記スイッチング素子の短絡開放試験における短絡破壊により生じる請求項１〜請求項６の何れか一項に記載の他励式インバータ回路。
【請求項８】
入力された直流電圧を他励のスイッチ回路で交流に変換して出力する他励式インバータ回路と、該他励式インバータ回路に直流電圧を供給する電源回路と、前記他励式インバータ回路により点灯された放電灯で液晶パネルの背面から光を照射するバックライトと、前記他励式インバータ回路の発振と前記電源回路の直流電圧の出力とを制御するマイコンと、を備えて、
テレビ放送信号を受信して該テレビ放送信号に含まれる映像信号から生成した駆動信号で前記液晶パネルを駆動して映像を画面に表示する液晶テレビジョンにおいて、
前記他励式インバータ回路は、
入力された直流電圧から脈流を除去した平滑電圧を出力する平滑回路と、
各ハーフブリッジ結合の一端に前記平滑電圧が入力されると共に他端が接地された第一のハーフブリッジ結合と第二のハーフブリッジ結合とを結合したフルブリッジ結合で構成され、昇圧トランスの一次巻線に交流を印加するスイッチ回路と、
前記昇圧トランスの二次巻線の電圧を所定割合に分圧した電圧を帰還電圧として出力する帰還回路と、
入力される周波数信号の周波数で前記フルブリッジ回路を構成する各ＭＯＳ−ＦＥＴをスイッチング制御するドライブ回路と、
前記帰還電圧の上下動を解消するように前記各ＭＯＳ−ＦＥＴのスイッチング制御を行う周波数間でフェーズシフト制御を行った所定の周波数信号を発振させて前記ドライブ回路に出力する調光制御回路と、
前記第一のハーフブリッジ結合におけるいずれか一方のＭＯＳ−ＦＥＴのゲート電圧に対応する電圧を反転入力端子に入力され且つ、所定の比較用電圧を非反転入力端子に入力され、該ＭＯＳ−ＦＥＴのゲートにスイッチング駆動信号が入力されている時にはローレベルの電圧を出力すると共に、該ＭＯＳ−ＦＥＴが短絡破壊されるとハイレベルの電圧信号を出力する第一のコンパレータと、
前記第二のハーフブリッジ結合におけるいずれか一方のＭＯＳ−ＦＥＴのゲート電圧に対応する電圧を反転入力端子に入力され且つ、所定の比較用電圧を非反転入力端子に入力され、該ＭＯＳ−ＦＥＴのゲートにスイッチング駆動信号が入力されている時にはローレベルの電圧を出力すると共に、該ＭＯＳ−ＦＥＴが短絡破壊されるとハイレベルの電圧信号を出力する第二のコンパレータと、
ＰＮＰ型の第一のトランジスタとＮＰＮ型の第二のトランジスタとを含んで構成されたサイリスタ回路とを備えており、
前記マイコンは、発振を指令するハイレベルの電圧信号を前記調光制御回路に入力して前記調光制御回路に発振を行わせており、
前記第一のトランジスタは、
ベースが前記第二のトランジスタのコレクタに接続されると共に前記調光制御回路の発振を制御する電圧信号の伝送ラインに接続されており、
エミッタに抵抗を介して前記平滑電圧が入力され、
コレクタが抵抗を介して前記第二のトランジスタのベースに接続されると共に他の抵抗を介して接地されるとともに、コレクタが前記コンパレータの出力するローレベルの電圧信号では降伏せずハイレベルの電圧信号で降伏するツェナダイオードのアノードにも接続されており、
前記ツェナダイオードを介して前記第一のコンパレータ及び第二のコンパレータの出力端子に接続されており、
前記第二のトランジスタは、エミッタが接地されており、
前記第一のコンパレータ及び前記第二のコンパレータの何れか又は双方から出力されるハイレベルの電圧信号によって前記ツェナダイオードが降伏すると、このハイレベルの信号が抵抗を介して前記第二のトランジスタのベースに入力され、前記第二のトランジスタがオンし、次いで前記第一のトランジスタもオンし、前記マイコンが前記調光制御回路に発振オンを指令するハイレベルの電圧信号の伝送ラインが前記第二のトランジスタを通じて接地され、前記調光制御回路の発振が停止して前記ドライブ回路も前記スイッチ回路のスイッチ制御を停止し、
前記マイコンは、前記帰還電圧を取得しており、前記帰還電圧が所定時間以上ローレベルであることを検知すると、前記調光制御回路に発振オフを指令する指令信号を出力すると共に、前記電源回路の前記直流電圧の出力を停止させることを特徴とする液晶テレビジョン。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、他励式インバータ回路及び液晶テレビジョンに関し、特に、フルブリッジ方式のスイッチ回路を備える他励式インバータ回路及び該他励式インバータ回路にてバックライトを点灯される液晶テレビジョンに関する。
【背景技術】
【０００２】
液晶テレビジョンを始めとする電気電子機器では、安全試験の為の短絡開放試験が義務付けられている。この短絡開放試験では、全ての電気電子部品の端子が短絡した場合と開放した場合の動作試験が、ＡＣ電圧±１０％の範囲内で行われる。そして、回路でどのような異常動作が発生するかを確認する。
【０００３】
無論、この試験は、インバータ回路のスイッチ回路を構成するスイッチング素子（トランジスタ、ＦＥＴも含む）にも行われる。スイッチ回路でいずれかのスイッチング素子が短絡破壊されると、このスイッチ回路を構成する他のスイッチング素子にも影響し、スイッチ回路を構成する全てのスイッチング素子を破壊しかねない。
【０００４】
従来、インバータ回路の異常を検出は、マイコン等のソフトウェア制御により行われていた。例えば、マイコンが、インバータ回路に接続された蛍光管の管電流や管電圧を監視し、異常な管電流減少や異常な管電圧上昇を検出するとその持続時間を判定する。そして、持続時間が所定時間（例えば３５０ミリ秒等。）を超えると異常と判断してインバータ回路のシャットダウンを行う。この持続時間の判定は、誤作動を防止するために不可欠であった。
【０００５】
しかしながら、スイッチ回路の１つのスイッチング素子が短絡破壊されてから他のスイッチング素子が破壊されるまでの時間は短く（例えば５０ｋＨｚ発振であれば、２０〜４０マイクロ秒）、マイコンによる異常電圧の判定では、この短絡破壊には到底対応できなかった。
【０００６】
ところで、回路異常の発生時に回路の保護を行うための回路として、以下の特許文献１〜３に記載のものが知られている。
特許文献１には、ＦＥＴのドレインに入力される電圧の過電圧サージからＦＥＴを保護するために、アバランシェ型ダイオードとサイリスタを利用することについて記載されている。即ち、ＦＥＴドレインに入力されるサージ電圧をアバランシェ型ダイオードが検出し、この検出信号をゲートに入力されたサイリスタが即時にオンしてＦＥＴのゲートに駆動電力を出力している。
特許文献２には、保護回路部が電流検出部を介してＦＥＴのドレイン−ソース間に流れる電流値を検出して、その検出結果に応じてＦＥＴのゲート電圧を調整するチャージポンプ部の出力電圧が調整することについて記載されている。これは、ＦＥＴのドレインから出力される電流値を抑制して、ＦＥＴを介して電流供給される素子を保護するためのものである。
特許文献３には、スイッチング素子の電流検出端子に流れる電流が増加するとＭＯＳＦＥＴがオンするように構成しておき、このＭＯＳＦＥＴのソースとスイッチング素子のゲートとを接続しておくことにより、過電流からスイッチング素子を保護する回路の記載がある。
【特許文献１】特開平５−２９９９９０号公報
【特許文献２】特開２００３−１７９４７２号公報
【特許文献３】特開２００２−３５３７９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述した特許文献１〜３記載の技術は、何れも本願のスイッチ回路のような複数のスイッチング素子を有することは想定されていないし、１つのスイッチング素子の短絡破壊に起因する他のスイッチング素子の破壊を防止するものではない。
本発明は、上記課題に鑑みてなされたもので、スイッチ回路に複数のスイッチング素子を有しており、これら複数のスイッチング素子の何れかが短絡破壊された場合であっても、他のスイッチング素子の破壊を最小限に食い止めることのできる他励式インバータ回路及び該他励式インバータ回路を備える液晶テレビジョンの提供を目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の他励式インバータ回路では、入力された直流電圧を他励のスイッチ回路で交流に変換して出力する他励式インバータ回路において、昇圧トランスの一次巻線にフルブリッジ回路にて交流を印加するスイッチ回路と、発振のオンオフを指令する指令信号の伝送ラインから発振オンの指令信号が入力されると、前記フルブリッジ回路のスイッチ制御を行う制御回路と、前記フルブリッジ回路を構成するスイッチング素子の導通を制御する端子の端子電圧を監視し、該端子電圧が所定の閾値を超えると参照電圧を出力する端子電圧監視回路と、前記伝送ラインに接続され、前記参照電圧をゲートに入力されるとゲート電流が流れてターンオンして、前記伝送ラインの指令信号を発振オフの状態にして、前記制御回路の発振を停止させるサイリスタと、を備える構成としてある。
【０００９】
即ち、前記端子電圧監視回路が、前記フルブリッジ回路を構成するスイッチング素子の導通を制御する端子の端子電圧を監視しており、該端子電圧が所定の閾値を超えると参照電圧を出力する前記サイリスタに出力する。このサイリスタは発振のオンオフを指令する指令信号の伝送ラインに接続されており、前記参照電圧をゲートに入力されるとゲート電流が流れてターンオンして、前記伝送ラインの指令信号を発振オフの状態にして、前記制御回路の発振を停止させる。
【００１０】
このサイリスタとしては、単体のサイリスタ素子である必要は必ずしも無く、ＮＰＮ型のトランジスタとＰＮＰ型のトランジスタとを組み合わせて構成されたサイリスタ回路であっても構わない。
【００１１】
また、より具体的には、前記サイリスタはＳＣＳ型の構成とされ、アノードには予めターンオン可能な固定バイアスがかけられており、カソードが接地され且つ、アノードゲートが前記指令信号の伝送ラインに接続されており、カソードゲートに前記参照電圧が入力されるとターンオンすることになる。即ち、前記指令信号をハイレベルの電圧信号とし、前記サイリスタがターンオンすることにより前記指令信号を伝送するラインをローレベルに引き込むことで、前記指令信号の前記制御回路への入力を停止できる。
【００１２】
ところで、前記端子電圧監視回路は、前記フルブリッジ回路を構成する全てのスイッチング素子それぞれに対して設けられる必要は必ずしも無い。例えば、フルブリッジ回路は、２つのハーフブリッジ結合の組み合わせにて実現されるが、１つのハーフブリッジ結合を構成するスイッチング素子の一方が短絡破壊されると他方のスイッチング素子に大電圧が直接印加されて同時に破壊されてしまう可能性が高い。
【００１３】
そこで、前記フルブリッジ回路を構成するハーフブリッジ結合の数だけ設けて、各端子電圧監視回路は、対応するハーフブリッジ結合を構成するスイッチング素子のうち何れか１つのみを監視する構成とすることが考えられる。
【００１４】
また、前記端子電圧監視回路のより具体的な構成として、前記端子電圧監視回路が、所定電圧と前記端子電圧とを比較して比較結果を前記サイリスタのカソードゲートに入力するコンパレータであり、前記端子電圧が前記所定の閾値以下の場合はハイを出力して前記サイリスタをオフさせる一方、前記端子電圧が前記所定の閾値を超えた場合は参照電圧としてローを出力して前記サイリスタをターンオンさせてもよい。
【００１５】
さらに、前記端子電圧監視回路と前記サイリスタとで前記制御回路の発振を停止させつつ該他励式インバータ回路及び、該他励式インバータ回路に電源電圧を供給している前記電源回路を完全に停止させるとより確実にスイッチング素子の破壊を防止できる。そこで前記指令信号は制御部から出力されており、該制御部は前記昇圧トランスの二次巻線に発生する二次電圧を監視して、前記二次電圧が所定範囲を逸脱した時間が所定時間を超えると、前記指令信号の出力および前記直流電圧の入力を停止する構成としても良い。
【００１６】
また、このようなスイッチング素子の短絡破壊は、ユーザの通常の使用時に発生することは考えにくく、特に短絡開放試験の際に発生することが多い。そこで、特に、前記端子電圧の低下が、前記スイッチング素子の短絡破壊により生じた場合に、本発明が有効に作用しうるものである。無論、短絡開放試験以外のスイッチング素子の短絡破壊を、本発明から除外するわけではない。
【００１７】
そして、本発明を液晶テレビジョンに適用した構成として、入力された直流電圧を他励のスイッチ回路で交流に変換して出力する他励式インバータ回路と、該他励式インバータ回路に直流電圧を供給する電源回路と、前記他励式インバータ回路により点灯された放電灯で液晶パネルの背面から光を照射するバックライトと、前記他励式インバータ回路の発振と前記電源回路の直流電圧の出力とを制御するマイコンと、を備えて、テレビ放送信号を受信して該テレビ放送信号に含まれる映像信号から生成した駆動信号で前記液晶パネルを駆動して映像を画面に表示する液晶テレビジョンにおいて、前記他励式インバータ回路は、入力された直流電圧から脈流を除去した平滑電圧を出力する平滑回路と、各ハーフブリッジ結合の一端に前記平滑電圧が入力されると共に他端が接地された第一のハーフブリッジ結合と第二のハーフブリッジ結合とを結合したフルブリッジ結合で構成され、昇圧トランスの一次巻線に交流を印加するスイッチ回路と、前記昇圧トランスの二次巻線の電圧を所定割合に分圧した電圧を帰還電圧として出力する帰還回路と、入力される周波数信号の周波数で前記フルブリッジ回路を構成する各ＭＯＳ−ＦＥＴをスイッチング制御するドライブ回路と、前記帰還電圧の上下動を解消するように前記各ＭＯＳ−ＦＥＴのスイッチング制御を行う周波数間でフェーズシフト制御を行った所定の周波数信号を発振させて前記ドライブ回路に出力する調光制御回路と、前記第一のハーフブリッジ結合におけるいずれか一方のＭＯＳ−ＦＥＴのゲート電圧に対応する電圧を反転入力端子に入力され且つ、所定の比較用電圧を非反転入力端子に入力され、該ＭＯＳ−ＦＥＴのゲートにスイッチング駆動信号が入力されている時にはローレベルの電圧を出力すると共に、該ＭＯＳ−ＦＥＴが短絡破壊されるとハイレベルの電圧信号を出力する第一のコンパレータと、前記第二のハーフブリッジ結合におけるいずれか一方のＭＯＳ−ＦＥＴのゲート電圧に対応する電圧を反転入力端子に入力され且つ、所定の比較用電圧を非反転入力端子に入力され、該ＭＯＳ−ＦＥＴのゲートにスイッチング駆動信号が入力されている時にはローレベルの電圧を出力すると共に、該ＭＯＳ−ＦＥＴが短絡破壊されるとハイレベルの電圧信号を出力する第二のコンパレータと、ＰＮＰ型の第一のトランジスタとＮＰＮ型の第二のトランジスタとを含んで構成されたサイリスタ回路とを備えており、前記マイコンは、発振を指令するハイレベルの電圧信号を前記調光制御回路に入力して前記調光制御回路に発振を行わせており、前記第一のトランジスタは、ベースが前記第二のトランジスタのコレクタに接続されると共に前記調光制御回路の発振を制御する電圧信号の伝送ラインに接続されており、エミッタに抵抗を介して前記平滑電圧が入力され、コレクタが抵抗を介して前記第二のトランジスタのベースに接続されると共に他の抵抗を介して接地されるとともに、コレクタが前記コンパレータの出力するローレベルの電圧信号では降伏せずハイレベルの電圧信号で降伏するツェナダイオードのアノードにも接続されており、前記ツェナダイオードを介して前記第一のコンパレータ及び第二のコンパレータの出力端子に接続されており、前記第二のトランジスタは、エミッタが接地されており、前記第一のコンパレータ及び前記第二のコンパレータの何れか又は双方から出力されるハイレベルの電圧信号によって前記ツェナダイオードが降伏すると、このハイレベルの信号が抵抗を介して前記第二のトランジスタのベースに入力され、前記第二のトランジスタがオンし、次いで前記第一のトランジスタもオンし、前記マイコンが前記調光制御回路に発振オンを指令するハイレベルの電圧信号の伝送ラインが前記第二のトランジスタを通じて接地され、前記調光制御回路の発振が停止して前記ドライブ回路も前記スイッチ回路のスイッチ制御を停止し、前記マイコンは、前記帰還電圧を取得しており、前記帰還電圧が所定時間以上ローレベルであることを検知すると、前記調光制御回路に発振オフを指令する指令信号を出力すると共に、前記電源回路の前記直流電圧の出力を停止させる構成としてある。
【発明の効果】
【００１８】
以上説明したように本発明によれば、サイリスタを使用して、前記スイッチング素子の破壊とほぼ同時に、前記制御回路への指令信号の入力を停止させるため、前記フルブリッジ回路を構成するスイッチング素子の連鎖的な破壊を最小限に止め、修理の手間やコストを最小限に抑えることが可能な他励式インバータ回路の提供が可能となる。
また請求項２にかかる発明によれば、トランジスタを利用したサイリスタ回路は安価に実現できるため、単体のサイリスタ素子の利用時に比べてコストダウンを図ることができる。
そして請求項３にかかる発明によれば、指令信号に一般的に利用されているハイレベル／ローレベルの電圧信号を利用可能となる。
さらに請求項４にかかる発明によれば、端子電圧監視回路の数を少なくしつつ、全てのスイッチング素子を監視しているのと同等の効果を得られるため、基板スペースの有効利用とコストダウンに繋がる。
また請求項５にかかる発明によれば、簡易な回路構成で端子電圧監視回路を実現できる。
そして請求項６にかかる発明によれば、より確実にスイッチング素子の破壊を防止できる。
さらに請求項７にかかる発明によれば、短絡破壊試験時に、スイッチング素子の破壊を最小限に抑えて、修理と試験の手間及びコストを最小限に抑えることが可能となる。
さらに請求項８のような、より具体的な構成において、上述した請求項１〜請求項７の各発明と同様の作用を奏することはいうまでもない。
【発明を実施するための最良の形態】
【００１９】
以下、下記の順序に従って本発明の実施形態を説明する。
（１）液晶テレビジョンの構成：
（２）インバータ回路の構成：
（３）保護回路の構成：
（４）まとめ：
【００２０】
（１）液晶テレビジョンの構成： 
以下、本発明の実施形態について、図１〜図６を参照して説明する。図１は、本発明にかかる他励式インバータ回路を備えた液晶テレビジョン１００の構成を示すブロック図である。なお、同図では、本発明に直接関係しない部位については記載を省略してある。また、本実施形態では、液晶テレビジョンを例にとって説明を行うが、無論、本発明の他励式インバータ回路が搭載される電気電子器であればいかなるものであってもよい。
【００２１】
液晶テレビジョン１００は、選局された周波数のテレビ放送信号を受信するチューナ１０と、テレビ放送信号から抽出した映像信号に各種映像処理を施す映像処理部１２と、テレビ放送信号から抽出した音声信号に各種音声処理を施してスピーカ２０に出力する音声処理部１８と、映像信号に基づく駆動信号を生成して液晶パネル１６を駆動する駆動回路１４と、液晶テレビジョン１００全体を制御するマイコン２２と、リモコン３０からのリモコン信号を受信して対応する電圧信号をマイコン２２に出力するリモコン受信部２３と、複数の蛍光管により液晶パネル１６の背面から光を照射するバックライト２８と、バックライト２８を点灯させる交流電圧を供給するインバータ回路２６と、商用電源などの交流電源から各種電圧を生成して液晶テレビジョン１００の各部に電源電圧を供給する電源回路２４と、を備える。図１では、電源回路２４の電源供給先として、インバータ回路２６のみを図示してあるが、無論、その他の回路にも電源電圧を供給している。
【００２２】
より具体的には、チューナ１０は、マイコン２２の制御により、アンテナ１０ａを介して所定周波数のテレビジョン放送信号を受信し、所定の信号増幅処理等を行いつつテレビジョン放送信号から中間周波信号としての映像信号および音声信号を抽出し、映像信号を映像処理部１２へ出力するとともに音声信号を音声処理部１８に出力する。
【００２３】
映像処理部１２は、入力された映像信号をその信号レベルに応じてデジタル化するとともに、映像信号から抽出した輝度信号と色差信号とに基づいてマトリクス変換処理を行い、画像データとしてのＲＧＢ（レッド、グリーン、ブルー）信号を生成する。そして、このＲＧＢ信号に対して液晶パネル１６の画素数（横縦比、ｍ：ｎ）に合わせたスケーリング処理を行って液晶パネル１６に表示する１画面分の画像データを生成し、生成された画像データを駆動回路１４に出力する。駆動回路は、入力された画像データに従って駆動信号を生成し、液晶パネル１６の各表示セルを駆動することで画面に映像を表示する。
【００２４】
インバータ回路２６は、電源回路２４から直流電圧を供給され、この直流電圧から高周波かつ高圧の交流電圧を生成してバックライト２８に供給する。バックライト２８は複数の蛍光管を有し、供給された交流電圧で点灯して液晶パネル１６を背面から照射する光源の役割を果たす。
【００２５】
マイコン２２は、液晶テレビジョン１００を構成する各部と電気的に接続しており、マイコン２２内部の構成部品としてのＣＰＵが、同じくマイコン２２内の構成部品であるＲＯＭに書き込まれた各プログラムに従ってＲＡＭをワークエリアとして利用しつつ、液晶テレビジョン１００全体を制御する。ＣＰＵやＲＯＭやＲＡＭについては図示を省略している。この制御としては、例えば、マイコン２２は、ＣＰＵの制御により、リモコン受信部２３から電圧信号が入力されて対応するキー操作を検知するとリモコン３０からの操作入力を受け付け、受け付けた操作入力に対応した制御を行う。
【００２６】
（２）インバータ回路の構成： 
以下、図２〜図４、図６を参照してインバータ回路２６について説明する。図２はインバータ回路２６の構成を示すブロック図であり、図３は本発明の１実施形態にかかるインバータ回路の回路図である。図４はフルブリッジ回路の動作を説明する図である。図６はフェースシフト制御を説明する図である。インバータ回路２６は他励式インバータ回路であり、フルブリッジ回路でインバータ電圧を生成している。
【００２７】
インバータ回路２６は、平滑回路２６ａと、スイッチ回路２６ｂと、調光制御回路２６ｃ（Ｄｉｍｍｉｎｇコントロール回路）と、ドライブ回路２６ｄと、昇圧トランス２６ｅと、帰還回路２６ｆと、端子電圧監視回路５１，５２と、サイリスタ回路５３と、から構成されており、電源回路２４から入力された直流電圧Ｖｉｎで駆動され、冷陰極管を点灯するための電圧を生成する。
【００２８】
即ち、直流電圧Ｖｉｎは、平滑回路２６ａを介してスイッチ回路２６ｂに入力され、スイッチ素子の切り替えにより所望周波数の交流に変換され、昇圧トランス２６ｅを介して二次電圧を生成して、この二次電圧が冷陰極管２８ａ（放電管）に供給される。この冷陰極管２８ａはバックライト２８の一部を構成する。また、図２や図３にはスイッチ回路２６ｂや昇圧トランス２６ｅ及び帰還回路２６ｆは、それぞれ１つずつ図示してあるが、無論、冷陰極管２８ａの増減に伴って、増減するものとする。スイッチ回路２６ｂの切り替えは、調光制御回路２６ｃとドライブ回路２６ｄとで構成される制御回路Ｃ１によって制御される。以下、より具体的な回路構成について説明する。
【００２９】
まず、インバータ回路２６は、コンデンサ２６ａ１，２６ａ２から成る平滑回路２６ａを備えており、入力された直流電圧Ｖｉｎから脈流を除去し、平滑電圧Ｅｉｎとして後段のスイッチ回路２６ｂに供給する。
【００３０】
スイッチ回路２６ｂは、４つのＭＯＳ−ＦＥＴＱ１１，Ｑ１２，Ｑ２１，Ｑ２２をフルブリッジ結合した他励式のコンバータである。このフルブリッジ結合は、ＭＯＳ−ＦＥＴＱ１１，Ｑ１２の組によるハーフブリッジ結合（第一のハーフブリッジ結合）と、ＭＯＳ−ＦＥＴＱ２１，Ｑ２２によるハーフブリッジ結合（第二のハーフブリッジ結合）との組み合わせで形成される。本実施形態では、フルブリッジ回路にはＭＯＳ−ＦＥＴが用いられているが、無論、その他のトランジスタ素子を用いても良い。
【００３１】
ＭＯＳ−ＦＥＴＱ１１，Ｑ１２の組によるハーフブリッジ結合は、ＭＯＳ−ＦＥＴＱ１１のドレインを平滑電圧Ｅｉｎのラインと接続し、ＭＯＳ−ＦＥＴＱ１１のソースとＭＯＳ−ＦＥＴＱ１２のドレインを接続し、ＭＯＳ−ＦＥＴＱ１２のソースを接地することで形成される。同様に、ＭＯＳ−ＦＥＴＱ２１，Ｑ２２の組によるハーフブリッジ結合は、ＭＯＳ−ＦＥＴＱ２１のドレインを平滑電圧Ｅｉｎのラインと接続し、ＭＯＳ−ＦＥＴＱ２１のソースとＭＯＳ−ＦＥＴＱ２２のドレインを接続し、ＭＯＳ−ＦＥＴＱ２２のソースを接地することで形成される。 
【００３２】
そして、ＭＯＳ−ＦＥＴＱ１１、Ｑ１２のソース−ドレインの接続点（スイッチング出力点）は昇圧トランス２６ｅの一次巻線の一端に対して接続され、昇圧トランス２６ｅの一次巻線の他端は、ＭＯＳ−ＦＥＴＱ２１，Ｑ２２のソース−ドレインの接続点（スイッチング出力点）に対して接続される。
【００３３】
調光制御回路２６ｃには、発振のオンオフを指令する指令信号がマイコン２２から入力されている。そして、発振オンを指令するハイレベルの電圧信号（指令信号）及び所定周期（例えば２００ＭＨｚ等）でのデューティを指示する輝度制御信号がマイコン２２（制御部）から入力されると、輝度制御信号に対応するデューティに合わせて所要のスイッチング周波数の周波数信号（例えば４６ｋＨｚ等）を発振させてドライブ回路２６ｄに対して出力する。つまり、輝度制御信号において、デューティオンの期間は周波数信号の発振を行い、デューティオフの期間は周波数信号の発振を行わない。例えば、最大輝度での表示が選択されている場合のデューティは１００％であり、このとき調光制御回路２６ｃは常に周波数信号を発振することになる。そして、ドライブ回路２６ｄは、発振された周波数信号に合わせてＭＯＳ−ＦＥＴＱ１１，Ｑ１２，Ｑ２１，Ｑ２２のゲートにスイッチング駆動信号を出力する。
【００３４】
この時、ドライブ回路２６ｄは、ＭＯＳ−ＦＥＴＱ１１，Ｑ２２が略同一のタイミングでオン／オフすると共に、ＭＯＳ−ＦＥＴＱ１２，Ｑ２１が略同一のタイミングでオン／オフするように制御する。つまり、ＭＯＳ−ＦＥＴＱ１１，Ｑ１２が交互にオン／オフ動作を行い、ＭＯＳ−ＦＥＴＱ２１，Ｑ２２が交互にオン／オフ動作を行うことになる。但し、ＭＯＳ−ＦＥＴＱ１１，Ｑ２２のオン／オフタイミング及び、ＭＯＳ−ＦＥＴＱ１２，Ｑ２１のオン／オフタイミングは、後述のフェーズシフト制御のため、スイッチング周波数の半周期分までの範囲内でずれることがある。
【００３５】
ＭＯＳ−ＦＥＴＱ１１，Ｑ２２がオンしたときはＭＯＳ−ＦＥＴＱ１２，Ｑ２１はオフしているため、図４の経路Ａ（ＭＯＳ−ＦＥＴＱ１１→昇圧トランスの一次巻線→ＭＯＳ−ＦＥＴＱ２２→アース）の順に電流が流れる。一方、ＭＯＳ−ＦＥＴＱ１２、Ｑ２１がオンしたときは、ＭＯＳ−ＦＥＴＱ１１，Ｑ２２はオフしているため、図４の経路Ｂ（ＭＯＳ−ＦＥＴＱ２１→昇圧トランスの一次巻線→ＭＯＳ−ＦＥＴＱ１２→アース）の順に電流が流れる。このようにして、スイッチ回路２６ｂは、昇圧トランスの一次巻線に交流を（互いに反転した位相の電圧を交互に）印加するフルブリッジ方式のスイッチング動作を行う。
【００３６】
また、帰還回路２６ｆは、二次電圧Ｅ２（例えば管電圧等）や二次電流Ｉ２（例えば管電流等）の変動に対応したレベルの帰還電圧ＶｓｅｎやＩｓｅｎを調光制御回路２６ｃに出力する。例えば、管電圧を帰還する帰還電圧Ｖｓｅｎには、図３に示すように、昇圧トランス２６ｅの二次巻線から出力される二次電圧を分割コンデンサで分割して所定割合に落とした電圧が使用される。また、管電流を帰還する帰還電流Ｉｓｅｎには、図３に示すように、昇圧トランス２６ｅの二次電流をダイオードで整流し、コンデンサで脈流を除去した電流が使用される。これらＶｓｅｎやＩｓｅｎは調光制御回路２６ｃに帰還される。
【００３７】
調光制御回路２６ｃでは帰還電圧ＶｓｅｎやＩｓｅｎに基づいて図５に示すようなフェーズシフト制御を行い、スイッチ回路２６ｂのオンデューティを可変する。より具体的には、ＭＯＳ−ＦＥＴＱ１１とＭＯＳ−ＦＥＴＱ１２のスイッチング周波数との間、ＭＯＳ−ＦＥＴＱ２１とＭＯＳ−ＦＥＴＱ２２のスイッチング周波数との間、でそれぞれ位相差を発生させる制御を行う。例えば、二次電流Ｉ２が少なくなると調光制御回路２６ｃは、スイッチ回路２６ｂのオンデューティを上昇させる。即ち、ドライブ回路２６ｄは、ＭＯＳ−ＦＥＴＱ１１とＭＯＳ−ＦＥＴＱ２１が同時にオンする時間及び、ＭＯＳ−ＦＥＴＱ２１とＭＯＳ−ＦＥＴＱ１２が同時にオンする時間、がそれぞれ長くなるように制御動作を行うことになる。このようにして、二次側に伝送される電圧のデューティを変化させて、帰還電圧の上下動を解消する定電流制御が行われる。
【００３８】
ところで、帰還回路２６ｆから出力される帰還電圧Ｖｓｅｎは、マイコン２２にも出力されている。マイコン２２は、入力される帰還電圧Ｖｓｅｎを所定時間間隔で取得しており、帰還電圧Ｖｓｅｎの示す値が所定範囲を逸脱しているか否か判断している。そして、逸脱を示す帰還電圧Ｖｓｅｎが複数回連続して取得された場合は、二次電圧Ｅ２に異常が発生していると判断してインバータ回路のシャットダウンを行う。複数回連続して取得することを条件としたのは、ノイズ等の瞬間的な電圧の上下動で誤動作しないようにするためである。即ち、マイコン２２は、調光制御回路２６ｃに出力していたハイレベルの電圧をローレベルに落とし、調光制御回路２６ｃの発振を停止させる。このとき同時に、マイコン２２は、電源回路２４の電源出力を停止させてもよい。
【００３９】
（３）保護回路の構成： 
保護回路Ｃ２は、端子電圧監視回路５１，５２及びサイリスタ回路５３から構成される。この保護回路Ｃ２は、スイッチ回路２６ｂのＭＯＳ−ＦＥＴＱ１１，Ｑ１２，Ｑ２１，Ｑ２２の何れかが短絡破壊されたときに、他のＭＯＳ−ＦＥＴを破壊から保護する回路である。以下、保護回路Ｃ２について説明する。
【００４０】
端子電圧監視回路５１は、スイッチ回路２６ｂを構成するＭＯＳ−ＦＥＴＱ１１のゲート電圧を監視し、このゲート電圧が所定の閾値を超えると参照電圧をサイリスタ回路に出力する。同様に、端子電圧監視回路５２は、スイッチ回路２６ｂのＭＯＳ−ＦＥＴＱ２１のゲート電圧を監視し、このゲート電圧が所定の閾値を超えると参照電圧をサイリスタ回路に出力する。このＭＯＳ−ＦＥＴのゲートが、スイッチング素子の導通を制御する端子に相当する。
【００４１】
サイリスタ回路５３は、端子電圧監視回路５１，５２の何れかから参照電圧をゲートに入力されると、ゲート電流が流れてターンオンし、調光制御回路２６ｃに発振を指令するハイレベルの電圧信号の伝送ラインをローに引き込み、調光制御回路２６ｃの発振を停止させる。
【００４２】
以下、この保護回路Ｃ２について詳細に説明する。
端子電圧監視回路５１は、ＭＯＳ−ＦＥＴＱ１１のゲートにカソードが接続されたツェナダイオード５１ｄと、ツェナダイオード５１ｄのアノードにアノードが接続されたダイオード５１ｅと、コンパレータ５１ａと、コンパレータ５１ａの出力端子にアノードが接続されたダイオード５１ｆとから構成される。ダイオード５１ｆのカソードは抵抗を介して接地されている。
【００４３】
コンパレータ５１ａには、非反転入力端子にインバータ回路２６の直流電圧Ｖｉｎを抵抗５１ｂ、５１ｃにより所定電圧に分圧された比較用電圧が入力され、反転入力端子にはダイオード５１ｅのカソードが抵抗を介して接続されている。このダイオード５１ｅは、ツェナダイオード５１ｄとアノード同士が接続されており、ＭＯＳ−ＦＥＴＱ１１のゲートにカソードが接続されたこのツェナダイオード５１ｄの逆方向電流、即ち降伏電流を通過させるように構成されている。
【００４４】
ツェナダイオード５１ｄは、ドライブ回路２６ｄによってＭＯＳ−ＦＥＴＱ１１のゲートに印加される電圧レベルで降伏するように選択される。また、コンパレータ５１ａの反転入力端子に入力される電圧は、ツェナダイオード５１ｄが降伏した時に、反転入力端子に入力される電圧よりも低く設定されている。
【００４５】
即ち、ＭＯＳ−ＦＥＴＱ１１の正常動作時には差電圧は正であるため、コンパレータ５１ａはローレベルの電圧を出力する。よって、サイリスタ回路５３はターンオンしない。一方、ＭＯＳ−ＦＥＴＱ１１が短絡破壊されてゲート電圧が低下すると、ツェナダイオード５１ｄが降伏しなくなり、コンパレータ５１ａの反転入力端子に非反転入力端子よりも低電圧が入力されるため差電圧が負になる。よって、コンパレータ５１ａの出力電圧がハイレベルの電圧を出力する。即ち、コンパレータ５１ａは、直流電圧ＶｉｎとＭＯＳ−ＦＥＴＱ１１のゲート電圧とを比較して、比較結果をサイリスタ回路５３のカソードゲートに入力する。
【００４６】
同様に、端子電圧監視回路５２は、ＭＯＳ−ＦＥＴＱ２１のゲートにカソードが接続されたツェナダイオード５２ｄと、ツェナダイオード５２ｄのアノードにアノードが接続されたダイオード５２ｅと、コンパレータ５２ａと、コンパレータ５２ａの出力端子にアノードが接続されたダイオード５２ｆとから構成される。ダイオード５２ｆのカソードは抵抗を介して接地されている。
【００４７】
コンパレータ５２ａには、非反転入力端子にインバータ回路２６の直流電圧Ｖｉｎを抵抗５２ｂ、５２ｃにより所定電圧に分圧された比較用電圧が入力され、反転入力端子にはダイオード５２ｅのカソードが抵抗を介して接続されている。このダイオード５２ｅは、ツェナダイオード５２ｄとアノード同士が接続されており、ＭＯＳ−ＦＥＴＱ１１のゲートにカソードが接続されたこのツェナダイオード５２ｄの逆方向電流、即ち降伏電流を通過させるように構成されている。
【００４８】
ツェナダイオード５２ｄは、ドライブ回路２６ｄによってＭＯＳ−ＦＥＴＱ１１のゲートに印加される電圧レベルで降伏するように選択される。また、コンパレータ５２ａの反転入力端子に入力される電圧は、ツェナダイオード５２ｄが降伏した時に、反転入力端子に入力される電圧よりも低く設定されている。
【００４９】
即ち、ＭＯＳ−ＦＥＴＱ１１の正常動作時には差電圧は正であるため、コンパレータ５２ａはローレベルの電圧を出力する。よって、サイリスタ回路５３はターンオンしない。一方、ＭＯＳ−ＦＥＴＱ１１が短絡破壊されてゲート電圧が低下すると、ツェナダイオード５２ｄが降伏しなくなり、コンパレータ５２ａの反転入力端子に非反転入力端子よりも低電圧が入力されるため差電圧が負になる。よって、コンパレータ５２ａの出力電圧がハイレベルの電圧を出力する。即ち、コンパレータ５２ａは、直流電圧ＶｉｎとＭＯＳ−ＦＥＴＱ２１のゲート電圧とを比較して、比較結果をサイリスタ回路５３のカソードゲートに入力する。
【００５０】
次に、サイリスタ回路５３について説明する。サイリスタ回路５３は、概略、ＳＣＳ（Silicon Controlled Switch）型のサイリスタとされ、本実施形態では、ＮＰＮ型のトランジスタ５３ｂとＰＮＰ型のトランジスタ５３ａとを組み合わせて構成してある。無論、このサイリスタ回路５３には、単体のサイリスタ素子を利用してもよく、基板スペースとコストとのバランスにより適宜選択するとよい。また、サイリスタ回路５３としては、ＳＣＳ型に限られるものではなく、ＳＣＲ（Silicon Controlled Rectifier）型やＴＲＩＡＣ（Bidirectional Triode Thyristor）型等、様々なサイリスタやその等価回路を採用可能である。
【００５１】
トランジスタ５３ａは、ベースがトランジスタ５３ｂのコレクタに接続されると共に、エミッタには抵抗を介してＶｉｎが固定バイアスとして入力されてカソードゲートにゲート電流が流れればターンオン可能な状態になっている。トランジスタ５３ａのコレクタは抵抗を介して接地されている。トランジスタ５３ａのベースは、抵抗及びダイオードを介して、調光制御回路２６ｃにマイコン２２が発振を指令する電圧信号の伝送ラインに接続されている。このダイオードは伝送ラインからトランジスタ５３ａのベースに向かって順方向となるように接続されている。
【００５２】
また、トランジスタ５３ａのコレクタは、抵抗を介してトランジスタ５３ｂのベースにも接続されている。さらにトランジスタ５３ａのコレクタは、ツェナダイオード５３ｃのアノードに接続されており、このツェナダイオード５３ｃを介して端子電圧監視回路５１，５２の出力端子に接続されている。トランジスタ５３ｂは、エミッタが接地されている。
【００５３】
即ち、サイリスタ回路５３では、トランジスタ５３ａのコレクタ端子及びこれに直接接続される端子がカソードゲートに相当し、トランジスタ５３ｂのエミッタ端子がカソードに相当する。また、トランジスタ５３ａのエミッタ端子がアノードに相当し、トランジスタ５３ａのベース端子及びこれに接続されているトランジスタ５３ｂのコレクタ端子がアノードゲートに相当する。本発明のサイリスタ回路は、この対応関係に基づいて、単体のサイリスタ素子を使用しても実現可能である。
【００５４】
以上の構成において、端子電圧監視回路５１，５２の何れか又は双方から出力されるハイレベルの電圧によってツェナダイオード５３ｃが降伏すると、このハイレベルの信号は抵抗を介してトランジスタ５３ｂのベースに入力される。すると、トランジスタ５３ｂがオンし、次いでトランジスタ５３ａもオンする。そのため、調光制御回路２６ｃに発振を指令するハイレベルの電圧信号の伝送ラインが、トランジスタ５３ｂを通じて接地され、調光制御回路２６ｃの発振が停止する。従って、ドライブ回路２６ｄもスイッチ回路２６ｂのスイッチ制御を停止する。
【００５５】
以上説明した実施形態では、ＭＯＳ−ＦＥＴＱ１１，Ｑ２１に端子電圧監視回路を接続する構成としてあるが、これに限定されるものではない。例えば、フルブリッジ回路の全てのＭＯＳ−ＦＥＴに端子電圧監視回路を設けても構わない。
ただし、ＭＯＳ−ＦＥＴＱ１１が短絡破壊されると、ハーフブリッジ結合においてこのＭＯＳ−ＦＥＴＱ１１と対を成すＭＯＳ−ＦＥＴＱ１２に対して、オフ状態でＶｉｎが直接加わるため、このＭＯＳ−ＦＥＴ１２も同時に破壊される可能性が高い。そのため、各ハーフブリッジ結合を構成するＭＯＳ−ＦＥＴのうち何れか１つのみを監視する構成とし、端子電圧監視回路の数を２つにするとコストダウンと基板スペースの有効利用が図れる。その１形態として本実施形態を記載したが、その組合せとしては、Ｑ１１とＱ２１と同様にＱ１１とＱ２２、Ｑ１２とＱ２１、Ｑ１２とＱ２２、も考えられ、何れも本実施形態と同様の効果を得られるものである。
【００５６】
以下、上記構成からなる本実施形態の動作を説明する。
図５に、インバータ回路２６におけるタイミングチャートを示した。このタイミングチャートは、ＭＯＳ−ＦＥＴＱ１１の短絡開放試験が行われた際の、ＭＯＳ−ＦＥＴＱ１１のオン／オフタイミング、調光制御回路２６ｃに入力される指令信号、マイコン２２がインバータ回路２６に出力する指令信号、ＭＯＳ−ＦＥＴ２１のオン／オフタイミング、を示してある。
【００５７】
同図に示すように、ＭＯＳ−ＦＥＴＱ１１が短絡破壊される前は、マイコン２２が指令信号を出力すると調光制御回路２６ｃにはこの指令信号が入力されるため、ドライブ回路２６ｄの制御に従ってＭＯＳ−ＦＥＴＱ１１，Ｑ２１は交互にオン／オフを繰り返すことになる。ここでＭＯＳ−ＦＥＴＱ１１の短絡開放試験が行われてＭＯＳ−ＦＥＴＱ１１が短絡破壊される。すると、端子電圧監視回路５１がＭＯＳ−ＦＥＴＱ１１のゲート電圧の降下を検知するため、出力する参照電圧がローレベルからハイレベルに変化する。この参照電圧が、サイリスタ回路５３のカソードゲートに入力されて、サイリスタ回路５３がターンオンして指令信号を調光制御回路２６ｃに伝送するラインをローレベルに引き込む。従って、ＭＯＳ−ＦＥＴＱ１１が短絡破壊されると、ほぼ同時に調光制御回路２６ｃへの指令信号の入力が停止される。そして、数十マイクロ秒でスイッチ回路２６ｂの発振が停止されるため、ＭＯＳ−ＦＥＴＱ２１の連鎖的な破壊を防ぐことが出来る。
【００５８】
このようにＭＯＳ−ＦＥＴＱ１１が破壊されるとインバータ回路２６の出力電圧に異常が生じ、その後、保護回路の機能により発振自体も停止される。すると、帰還回路２６ｆの出力を監視しているマイコン２２が、この出力電圧の異常や停止を検知して異常であるか否かの判定処理を行い、数百ミリ秒後に指令信号の出力を停止する。このとき同時に、電源回路２４への電圧出力も停止させても良い。
【００５９】
（４）まとめ： 
つまり、昇圧トランス２６ｅの一次巻線にフルブリッジ回路により交流を印加するスイッチ回路２６ｂと、発振のオンオフを指令する指令信号の伝送ラインから発振オンの指令信号が入力されると、スイッチ回路２６ｂのスイッチ制御を行う制御回路Ｃ１と、スイッチ回路２６ｂを構成するＭＯＳ−ＦＥＴのゲートの端子電圧を監視し、ゲート電圧が所定の閾値を超えると参照電圧を出力する端子電圧監視回路５１，５２と、指令信号の伝送ラインに接続され、参照電圧をゲートに入力されるとゲート電流が流れてターンオンして、伝送ラインの指令信号を発振オフの状態にして、制御回路Ｃ１の発振を停止させるサイリスタ回路５３と、を備えさせる。これにより、スイッチ回路に複数のスイッチング素子を有しており、これら複数のスイッチング素子の何れかが短絡破壊された場合であっても、他のスイッチング素子の破壊を最小限に食い止めることが出来る。
【００６０】
なお、本発明は上記実施例に限られるものでないことは言うまでもない。当業者であれば言うまでもないことであるが、
・上記実施例の中で開示した相互に置換可能な部材および構成等を適宜その組み合わせを変更して適用すること
・上記実施例の中で開示されていないが、公知技術であって上記実施例の中で開示した部材および構成等と相互に置換可能な部材および構成等を適宜置換し、またその組み合わせを変更して適用すること
・上記実施例の中で開示されていないが、公知技術等に基づいて当業者が上記実施例の中で開示した部材および構成等の代用として想定し得る部材および構成等と適宜置換し、またその組み合わせを変更して適用すること
は本発明の一実施例として開示されるものである。
【図面の簡単な説明】
【００６１】
【図１】本発明にかかる他励式インバータ回路を備えた液晶テレビジョン構成を示すブロック図である。
【図２】インバータ回路の構成を示すブロック図である。
【図３】本発明の１実施形態にかかるインバータ回路の回路図である。
【図４】フルブリッジ回路の動作を説明する図である。
【図５】インバータ回路におけるタイミングチャートである。
【図６】フェーズシフト制御を説明する図である。
【符号の説明】
【００６２】
１０…チューナ、１０ａ…アンテナ、１２…映像処理部、１４…駆動回路、１６…液晶パネル、１８…音声処理部、２０…スピーカ、２２…マイコン（制御部）、２３…リモコン受信部、２４…電源回路、２６…インバータ回路、２６ａ…平滑回路、２６ｂ…スイッチ回路、２６ｃ…調光制御回路、２６ｄ…ドライブ回路、２６ｅ…昇圧トランス、２６ｆ…帰還回路、２６ａ１…コンデンサ、２６ａ２…コンデンサ、２８…バックライト、２８ａ…冷陰極管、３０…リモコン、５１…端子電圧監視回路、５１ａ…コンパレータ、５１ｂ…抵抗、５１ｃ…抵抗、５１ｄ…ツェナダイオード、５１ｅ…ダイオード、５１ｆ…ダイオード、５２…端子電圧監視回路、５２ａ…コンパレータ、５２ｂ…抵抗、５２ｃ…抵抗、５２ｄ…ツェナダイオード、５２ｅ…ダイオード、５２ｆ…ダイオード、５３…サイリスタ回路、５３ａ…トランジスタ、５３ｂ…トランジスタ、５３ｃ…ツェナダイオード、１００…液晶テレビジョン、Ｃ１…制御回路、Ｃ２…保護回路、Ｑ１１，Ｑ１２，Ｑ２１，Ｑ２２…ＭＯＳ−ＦＥＴ
【図１】
2008278291.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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