(57)【要約】 【課題】  列並列ＡＤ変換器を有する撮像装置において、ＡＤ変換器を内蔵するイメージセンサのＡＤ変換速度と精度の向上を実現する。【解決手段】  行列状にセンシング素子１０１が並べられ、列ごとにＡＤ変換器が並べられている撮像装置において、ＡＤ変換器１０３は、アナログ信号となるセンシング素子１０１の信号に応じた電気信号を初期値として記憶部１１２に保持し、そののちにＡＤ変換器は、入力される固定信号の大きさに応じた速度で記憶部の充電もしくは放電を開始し、充電開始時間又は放電開始時間から記憶部の電気信号が参照信号と等しくなるまでの時間を計測してデジタル値とする。【選択図】図１
2008154292.tif 000002
【特許請求の範囲】
【請求項１】
行列状にセンシング素子が並べられ、該センシング素子の列ごとにＡＤ変換器が設けられている撮像装置において、
前記ＡＤ変換器は、アナログ信号となる前記センシング素子の信号に応じた電気信号を初期値として記憶部に保持し、そののちに前記ＡＤ変換器は、入力される固定信号の大きさに応じた速度で前記記憶部の充電もしくは放電を開始し、充電開始時間又は放電開始時間から前記記憶部の電気信号が参照信号と等しくなるまでの時間を計測してデジタル値とすることを特徴とする撮像装置。
【請求項２】
前記ＡＤ変換器は積分器を有し、前記初期値は前記センシング素子の信号を前記積分器により一定時間積分することで決定され、かつ決定された前記初期値は前記積分器を用いて充電もしくは放電されることを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記撮像装置はデジタルカウンタを有し、前記ＡＤ変換器は積分器、比較器、デジタルメモリを備え、前記積分器の出力は前記比較器の入力に接続され、前記比較器の出力は前記デジタルメモリの取り込みトリガ端子に接続され、前記デジタルカウンタが前記デジタルメモリの入力端子に接続されており、前記デジタルメモリに記憶される前記デジタルカウンタの出力が前記デジタル値であることを特徴とする請求項１又は２に記載の撮像装置。
【請求項４】
前記積分器は、演算増幅器と、前記演算増幅器の一方の入力端子に接続される抵抗と、該一方の入力端子と出力端子との間に接続される容量とを備えていることを特徴とする請求項３に記載の撮像装置。
【請求項５】
前記積分器は、演算増幅器と、前記演算増幅器の一方の入力端子に接続されるスイッチドキャパシタ回路とを備えていることを特徴とする請求項３に記載の撮像装置。
【請求項６】
前記記憶部は前記積分器の出力部であることを特徴とする請求項２〜５のいずれか１項に記載の撮像装置。
【請求項７】
列方向に配置された前記センシング素子は垂直出力線に選択的に接続され、前記垂直出力線と前記ＡＤ変換器は電圧増幅器を介して接続されることを特徴とする請求項１〜６のいずれか１項に記載の撮像装置。
【請求項８】
列方向に配置された前記センシング素子は垂直出力線に選択的に接続され、前記垂直出力線と前記ＡＤ変換器はノイズ除去回路を介して接続され、前記ノイズ除去回路は前記センシング素子のノイズ信号をセンシング後の信号から除去する機能を有することを特徴とする請求項１〜７のいずれか１項に記載の撮像装置。
【請求項９】
請求項１〜８のいずれかの請求項に記載の撮像装置と、該撮像装置へ光を結像する光学系と、該撮像装置からの出力信号を処理する信号処理回路とを有することを特徴とする撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換などに代表される、エネルギーを電気信号に変換する素子を一単位画素とし、その画素を行列状に並べた、ＣＣＤ、ＣＭＯＳイメージセンサ、近赤外や遠赤外イメージセンサなどの撮像装置において、列ごとにＡＤ変換器を並べた撮像装置及び撮像システムに関する。
【背景技術】
【０００２】
今日のイメージセンサにおいては、ＣＭＯＳロジックプロセスとイメージセンサプロセスの融合により、センサチップ上に複雑なアナログ回路やデジタル回路、および信号処理部などを製作することが可能である。その応用の有力なものとして、２次元状に画素が配列されたイメージセンサチップ上にアナログ・デジタル変換器（ＡＤ変換器）を搭載したものがある。
【０００３】
イメージセンサにＡＤ変換器を搭載する場合、列ごとにＡＤ変換器を設ける、列並列ＡＤ変換アーキテクチャが特に用いられる。本手法は一つあたりのＡＤ変換器の変換レートを、一画素の読み出しレートから、一行の読み出しレートまで落とすことができることから、ＡＤ変換器自身のスピードを落とし、総合的に消費電力を下げることができ、また結果としてイメージセンサの読み出しレートの高速化も図り易い。
【０００４】
上記の、列並列ＡＤ変換を用いたイメージセンサは、従来、特許文献１に代表される三角波を掃印するランプ型を用いるイメージセンサと、特許文献２に代表される逐次比較（Successive Approximation）型を用いるイメージセンサ、また特許文献３に代表される、画素の出力電圧で決まる速度で参照電圧を放電する手法を用いるイメージセンサなどがあった。
【０００５】
逐次比較型は精度を確保するためにどうしても回路規模が大きくなり、結果としてイメージセンサのチップサイズが大きくなってしまうことから用途が限定されてしまう。一方、ランプ型のＡＤ変換器を用いるイメージセンサと、参照電圧放電型ＡＤ変換器を用いるイメージセンサは、回路規模をコンパクトにすることができるという点で優れている。
【０００６】
図１１に特許文献１に示されるランプ型ＡＤ変換器を有するイメージセンサの一例を示す。ランプ型ＡＤ変換器は、各列に電圧比較器１０と、スイッチ１１とデジタルデータ蓄積部１２からなるデジタルメモリを有しており、なおかつデジタルメモリは共通のカウンタ５に接続されている。電圧比較器１０の一端には画素からの信号がアナログ信号として転送スイッチ３を介して入力され、もう一端にはＤＡ変換器９から三角波を印加し、各列の比較器が反転した時のカウンタの値を各列のデジタルメモリに保持する。三角波はカウンタ５に同期して電圧を変化させていくため、たとえば８ビットＡＤ変換器の時は三角波の掃印に２の８乗ステップ、すなわち２５６ステップ分の処理時間が必要となる。
【０００７】
図１２に特許文献３に示される参照電圧放電型ＡＤ変換器を有するイメージセンサの一例を示す。参照電圧放電型ＡＤ変換器は、電圧比較器とデジタルメモリを有することはランプ型ＡＤ変換器と同じであるが、一度比較器に一定の参照電圧を電荷として蓄積し、それをカレントミラー回路１２１５で電圧・電流変換された画素信号に比例した電流で放電し、比較器が反転するまでの時間をカウントする。
【特許文献１】特開平０５−０４８４６０号
【特許文献２】米国特許第５８８０６９１号
【特許文献３】特開２００２−０３３９６２号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記、ランプ型ＡＤ変換器や参照電圧放電型ＡＤ変換器を内蔵したイメージセンサにおいては、ＡＤ変換器の高速化、高精度化を図る上での問題が生じている。
【０００９】
具体的に、ランプ型ＡＤを用いたイメージセンサにおいては、一ステップあたりの単位時間の短縮が難しいため、さらなる多ビット化において高速化が困難という問題がある。三角波はアナログ電圧としてセンサ全面に供給されるため、一ステップの期間は、チップ全体で三角波の出力が安定するのに必要な、ＲＣ時定数で決定される一定の時間以上に縮めることが原理的に困難である。ゆえに、一ステップあたりの時間を縮めて高速化を図ることが難しい。また、さらなる高精度化をはかろうとすると、ステップの数自身が増えてしまい、高速化がさらに阻害される方向にある。
【００１０】
また、参照電圧放電型ＡＤ変換器においては、一定の電圧を放電していく際に画素の信号レベルが著しく低いと電流値も著しく低くなり、そのために非常に長い時間待たないと放電による比較器の反転が起こらないという問題があり、高速化を図ることが難しい。なおかつ電圧を電流に変換する際の回路が不十分で、充電の傾きは著しく非線形な挙動を示す。
【００１１】
そこで、本発明は、列並列ＡＤ変換器を有する撮像装置において、センサ全体に経時変化するアナログ電圧を印加する必要のない手法を用いて一ステップあたりの時間の短縮を図る手法、さらに画素の信号レベルによる放電時間の増加の影響を受けない精度の高い手法を提供し、ＡＤ変換器を内蔵するイメージセンサのさらなるＡＤ変換速度と精度の向上を実現することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の撮像装置は、行列状にセンシング素子が並べられ、該センシング素子の列ごとにＡＤ変換器が設けられている撮像装置において、
前記ＡＤ変換器は、アナログ信号となる前記センシング素子の信号に応じた電気信号を初期値として記憶部に保持し、そののちに前記ＡＤ変換器は、入力される固定信号の大きさに応じた速度で前記記憶部の充電もしくは放電を開始し、充電開始時間又は放電開始時間から前記記憶部の電気信号が参照信号と等しくなるまでの時間を計測してデジタル値とすることを特徴とする。
【００１３】
このような撮像装置によれば、チップ全体で経時変化する参照電圧を印加する必要が無く、ランプ型ＡＤ変換を用いるイメージセンサと比較してＡＤ変換器の比較器の一比較ステップに必要な時間が短縮でき、ＡＤ変換のスピードを向上させることができる。また、光信号を初期値として設定しその後一定の傾きで放電することから、参照電圧放電型にくらべて、常に比較を一定のステップ数未満で終了させることができる。
【００１４】
本発明の撮像装置において、前記ＡＤ変換器は積分器を有し、前記初期値は前記センシング素子の信号を前記積分器により一定時間積分することで決定され、かつ決定された前記初期値は前記積分器を用いて充電もしくは放電されるようにすることが好ましい。
【００１５】
このような撮像装置によれば、初期値の設定とその放電が同一の時定数を持った積分器を用いて行われるため、隣接ＡＤ変換器での充電特性のばらつきがＡＤ変換誤差ばらつきに影響しない撮像装置を構成することができる。
【００１６】
本発明の撮像装置において、前記撮像装置はデジタルカウンタを有し、前記ＡＤ変換器は積分器、比較器、デジタルメモリを備え、前記積分器の出力は前記比較器の入力に接続され、前記比較器の出力は前記デジタルメモリの取り込みトリガ端子に接続され、前記デジタルカウンタが前記デジタルメモリの入力端子に接続されており、前記デジタルメモリに記憶される前記デジタルカウンタの出力が前記デジタル値であることが好ましい。
【００１７】
このような撮像装置によれば、一般的な電気回路を用いて容易に精度良いＡＤ変換器を列ごとに設けることができる。
【００１８】
本発明の撮像装置において、前記積分器が、演算増幅器と、前記演算増幅器の一方の入力端子に接続される抵抗と、該一方の入力端子と出力端子との間に接続される容量とを備えているようにすることが好ましい。
【００１９】
このような撮像装置によれば、積分器を精度良く構成することができ、センシング画素の信号のレベルによらない、線形性の良い、高精度なＡＤ変換器を撮像装置上に設けることができる。
【００２０】
本発明の撮像装置において、前記積分器が、演算増幅器と、前記演算増幅器の一方の入力端子に接続されるスイッチドキャパシタ回路とを備えていることが好ましい。
【００２１】
このような撮像装置によれば、積分器に必要な抵抗を容量で構成でき、さらにその等価抵抗値を制御により可変にすることができるようになり、ＡＤ変換特性を必要に応じて変更できるようになる。
【００２２】
本発明の撮像装置において、記憶部は積分器の出力部とすることができる。
【００２３】
本発明の撮像装置において、列方向に配置された前記センシング素子は垂直出力線に選択的に接続され（例えば、行方向に配列されたセンシング素子が一行ごとに選択されて垂直出力線に接続され）、前記垂直出力線と前記ＡＤ変換器は電圧増幅器を介して接続されるようにすることが好ましい。
このような撮像装置によれば、信号を増幅することで実効的な入力換算ノイズを減らすことができて、ＡＤ変換のサンプル・ホールド時の固定パターンノイズや、ＡＤ変換時のランダムノイズ、量子化誤差などの影響を低減することができる。
【００２４】
本発明の撮像装置において、列方向に配置された前記センシング素子は垂直出力線に選択的に接続され、前記垂直出力線と前記ＡＤ変換器はノイズ除去回路を介して接続され、前記ノイズ除去回路は前記センシング素子のノイズ信号をセンシング後の信号から除去する機能を有することが好ましい。
【００２５】
このような撮像装置によれば、ＡＤ変換後にノイズレベルを信号レベルから減算する手法に比べて、ＡＤ変換のダイナミックレンジを広げることができる。
【発明の効果】
【００２６】
本発明によれば、列並列ＡＤ変換器を有する撮像装置において、センサ全体に経時変化するアナログ電圧を印加する必要のない手法を用いて一ステップあたりの時間の短縮を図り、さらに画素の信号レベルによる放電時間の増加の影響を受けない精度の高いＡＤ変換手法を提供することができる。
【発明を実施するための最良の形態】
【００２７】
本発明の第一の実施形態を図１を用いて説明する。図１は本発明の第一の実施形態の回路図の一例を示す図である。ここではセンシング素子の一例として、センシング素子が光電変換を行う画素である場合を取り上げており、画素１０１が行列状に配列されて画素部１０２を構成し、２次元の像信号を電荷もしくは電圧等の電気信号に変換する。これら画素はたとえばフォトダイオードで構成されるＣＣＤ，ＣＭＯＳセンサ、近赤外センサ、もしくは遠赤外線を熱に変えてそれをさらに電気信号に変換するセンサなどのことである。もちろんこれらの例には限定されず、センシング素子が例えば圧力センサ等であってもよい。
【００２８】
図１において、１０３はＡＤ変換器であり、画素群からの信号はリセットノイズを除去するＣＤＳ（相関二重サンプリング）回路１２０を介してＡＤ変換器１０３に入力される。
【００２９】
ＣＤＳ後の画素からの信号はサンプル・ホールド（Ｓ／Ｈ）回路１０４、バッファ１０５、スイッチ１０６を介して積分器１０７の出力１１２に接続されている。積分器１０７の一方の入力端子は抵抗１０８とスイッチ１０９を介して積分用の固定電圧（Ｖ＿ＤＥ）１１０に接続されており、また積分器のもう一方の入力端子には参照電圧１１１が接続されている。
【００３０】
積分器１０７の出力端子１１２は、比較器１１３の入力端子と接続されており、比較器１１３は積分器１０７の出力１１２と参照電圧１１４を比較する。ここで参照電圧１１１と参照電圧１１４に印加される電圧は同一のＶ＿ＲＥＦとしている。比較器１１３の出力１１５はｎビットのメモリユニット１１６の取り込みトリガを決定し、カウンタ１１７が出力する値をホールドするようになっている。各ＡＤ変換器１０３のメモリユニットは水平デジタル信号線１１８に選択的に接続され、バッファ１１９を介して外部に出力される。
【００３１】
各メモリユニットは、不図示のスイッチを介して水平デジタル信号線１１８と接続されており、そのスイッチを一度に一つＯＮすることで選択的出力を行う。スイッチパルスは、アドレスをデコードする方法、もしくはデジタルシフトレジスタを用いて一列ずつ順次ONさせていく方法などがある。このようにして、デジタルメモリから水平デジタル信号線１１８への選択的出力が行われる。
これらバッファやスイッチ、抵抗などはすべて機能レベルで模式化されて記述されており、その具体的な実施形態には限定がない。それらはどのような製造プロセスや回路技術かを用いるかを決定した後に選択される、設計事項である。たとえばバッファを作る場合は、CMOSインバーターを使う場合、もしくは一度センスアンプと呼ばれるもので電圧を正帰還で増幅させた後に再度CMOSインバーターを介して出力する場合などがある。CMOSインバーターとは、能動的に電気信号を増幅し、出力インピーダンスを変化させて（通常は減少させて）伝達するための回路である。CMOSインバーターでは信号が反転してしまうため、そのインバーターを二つ直列に接続することでバッファと呼ばれるインピーダンス変換器を構成する。
スイッチを作る場合は、単純にMOSトランジスタ一個のゲートの電圧をオン・オフすることで制御する場合、ANDとORなどのロジックでスイッチを作る場合、MOSトランジスタではなくバイポーラートランジスタやJFET、SITなどを使う場合など、様々ある。
抵抗を作る場合は、金属を張り回して作る場合、ポリシリコンでつくる場合、シリコン基板にイオン注入して抵抗を作る場合など、様々ある。
本回路の動作を図２、図３、図４、図５を用いて説明する。図２は積分器の出力部１１２の電圧推移であり、図３から図５は機能レベルでの各行の時間方向に対する動作をチャートにしたものである。
【００３２】
基本的な原理はカウンタ１１７の信号が同期的にカウントアップする中、比較器１１３からのトリガを受けてそのときのカウンタ値をメモリ１１６に取り込み、画素からの信号と、積分による放電に必要とした時間の、両者の比例関係を用いてＡＤ変換を行うというものである。
【００３３】
まずＣＤＳ（相関二重サンプリング）後の信号はサンプル・ホールド回路１０４、バッファ１０５、スイッチ１０６を介して積分器の出力１１２に印加される。スイッチ１０６がオフされて積分器の出力端子１１２には画素からの信号２０１が記憶される（積分器の出力部の容量に記憶する）。時刻２０２においてスイッチ１０９がオンし、かつ、共通カウンタ１１７によるカウントも開始される。参照電圧２０３に向かって、負の傾きを持って積分が行われていく。時刻２０４にて積分器の出力１１２は参照電圧２０３を横切るが、このときに比較器１１３はメモリユニット１１６へトリガをおくり、そのときのカウンタ１１７の値がメモリユニット１１６に取り込まれる。
【００３４】
積分を開始してからの時間、すなわち時刻２０２から時刻２０４までの時間は画素からの信号２０１に比例しているので、メモリに取り込まれたカウンタの値がすなわちＡＤ変換結果となる。
【００３５】
本実施形態の構成はイメージセンサにおいて特に好適に用いられる。図１１を用いて説明したようなランプ型ＡＤを用いたイメージセンサにおいては、イメージセンサに要求されるＡＤ変換精度、および大きいチップサイズという要因から、一ステップあたりの単位時間の短縮が難しいため、さらなる多ビット化において高速化が困難であった。三角波はアナログ電圧としてセンサ全面に供給されるため、一ステップの期間は、チップ全体で三角波の出力が安定するのに必要な、ＲＣ時定数で決定される一定の時間以上に縮めることが原理的に困難だからである。ゆえに、さらなる多ビット化において、ステップ数が増えてしまった場合、一ステップあたりの時間を縮めて高速化を図ることは困難であった。
【００３６】
本実施形態の構成を用いることにより、各ＡＤ変換器の内部の積分器は、全面に与えられた固定電圧Ｖ＿ＤＥを用いてＡＤ変換を行うので、ランプ電圧の安定のための待ち時間を設ける必要が無く、前記ランプ電圧を用いる手法に比べてステップ一つあたりの時間の短縮ができ、ＡＤ変換自身に要する時間を短縮することができる。
【００３７】
ここで、バッファ１０５は１倍バッファを用いたが、たとえば１倍以上の電圧増幅を行うバッファを用いても良い。また電圧増幅を行う際に、ＣＤＳに電圧増幅の機能を組み込むことも可能である。このように電圧増幅を行うことで、増幅後の信号に重畳されるノイズの入力換算値を低減させることができる。また、電圧増幅は、増幅率が一倍未満、もしくは一倍も含むとする。
【００３８】
また、実際の回路では、積分器の出力インピーダンスと、バッファ１０５の出力インピーダンスで決まる抵抗分割で初期値が決定されてしまうが、これに対しては、たとえばバッファの出力インピーダンスを小さくする、もしくは容量付加型のソースフォロアを最終段に設けるバッファをもちいて最大値をクリップする回路を構成する、などの手法を用いればよい。
【００３９】
また、ＡＤ変換器を２列に一つ、複数列に一つ設けても良い。ＡＤ変換器をいくつの列に対して一つ設けるかは、許されるチップ状の回路面積と、ＡＤ変換速度のかねあいで決まる、設計項目である。
【００４０】
上記の説明は一次元のライン動作についてであった。次に、図３から図５を用いて２次元的に動作させた場合について説明する。
【００４１】
図３は最も簡単な例であり、３０１でＣＤＳにてリセットレベルを減算し、３０２でＡＤ変換を行い、最後に３０３でＡＤ変換の結果のデジタルデータを外部に出力するという一連の動作を一行ごとに繰り返す。この手法を取り入れることで、高速動作は犠牲になるが、ノイズの少ないＡＤ変換が可能となっている。
【００４２】
３０１はセンシング素子からの信号出力がＣＤＳ１２０に入力されてから、ＣＤＳ１２０の出力が積分器の出力１１２に印加され、スイッチ１０６がオフされるまでの期間、３０２は時刻２０２においてスイッチ１０９がオンしてから、メモリユニット１１６にＡＤ変換結果を取り込む（時刻２０４）まで期間、３０３は配列されたメモリユニット１１６から順次バッファ１１９を介してＡＤ変換結果が外部に出力される期間である。
【００４３】
図４はスピードを向上させるための手法であり、Ｎ行目のＡＤ変換結果を出力する間にＣＤＳにてリセットレベルを減算することを行う。動作を多重化することでＡＤ変換のスループットおよび画像データ読み出しのスループットを向上させることが可能となっている。また、前記のノイズであるが設計によって無視できる範囲まで抑えることも十分可能である。
【００４４】
図５はさらにスピードを向上させるための手法であり、Ｎ＋１行目のＡＤ変換を５０１にて行う間に、Ｎ行目のＡＤ変換結果を５０２にて出力し、かつＮ＋２行目のＣＤＳを５０３にて行うようにした。これにより図４の回路動作に比べてさらにＡＤ変換のスループットが向上し、画像データを高速に読み出すことが可能になる。
【００４５】
センシング素子の画素が光電変換画素である場合の構成例を図９に示す。図９に示す画素はＣＭＯＳセンサの一画素を示している。
【００４６】
図９において、ＰＤはホトダイオード、Ｑ１はホトダイオードに蓄積された電荷をフローティングディフュージョン（ＦＤ）領域（浮遊拡散領域）に転送する転送用ＭＯＳトランジスタ、Ｑ２はＦＤ領域をリセットするリセット用ＭＯＳトランジスタ、Ｑ３は増幅用トランジスタ、Ｑ４は選択用ＭＯＳトランジスタである。
【００４７】
信号φＲＳＴをハイレベルとしてリセット用ＭＯＳトランジスタＱ２をオンしてＦＤ領域をリセットし、ノイズ信号Ｎとして選択トランジスタＱ４を介して出力する。そして、ホトダイオードＰＤに蓄積された電荷を信号φＴＸをハイレベルとして転送用ＭＯＳトランジスタＱ１を介してにＦＤ領域に読み出す。この浮遊拡散領域ＦＤの容量ＣFDにより信号電荷Ｑsig をＱsig ／ＣFDに電圧変換し、浮遊拡散領域ＦＤとゲートが接続される増幅用ＭＯＳトランジスタにより信号が増幅されて、選択用ＭＯＳトランジスタから信号Ｓを読み出す。信号ＳはＣＤＳ回路によりノイズ信号Ｎが減算処理される。このような画素が行列状に配されて図１の画素部１０２が構成される。行方向に配された一画素行の各画素は、転送用トランジスタＱ１のゲートが共通の転送線に接続され、リセット用トランジスタＱ２のゲートが共通のリセット線に接続され、選択用トランジスタＱ４のゲートが共通の選択線に接続され、不図示の垂直走査回路により、行ごとに順次、φＲＳＴ，φＴＸ，φＴが各行ごとに設けられたリセット線、転送線、選択線に印加されて、行ごとに信号転送動作、リセット動作、画素選択動作（信号出力動作）が制御される。なお、１つの増幅用トランジスタＱ３のゲートに複数の転送トランジスタを介して複数のホトダイオードを接続し、増幅用トランジスタ、リセット用トランジスタを共用するような構成としてもよい。
【００４８】
図６は本発明の第二の実施形態を説明する図である。第一の実施形態では積分器の出力に直接画素の信号の値を書き込んでいたが、本実施形態では画素の信号と参照電圧の両者を積分している。
【００４９】
画素７０１からの出力はＣＤＳ回路７０２にてリセットレベルを除去され、それがサンプル・ホールド（Ｓ／Ｈ）回路７０３にて保持されてバッファ７０４、スイッチ７０５を介して積分器に入力される。積分器の入力はスイッチ７０５にて、画素からの信号、もしくは積分用固定電圧（Ｖ＿ＤＥ）７０６を切り換えることが可能となっている。７０７は積分器の出力部である。
【００５０】
次に図７を併せて用いて回路動作を説明する。図７は積分器の出力部７０７の信号の時間に対する変化を示したものである。まず期間８０１にて積分器をリセットして出力をＶ＿ＲＥＦに初期化し、その後時刻８０２にスイッチ７０５をフローティングから画素からの信号へ切り換えて入力電圧を積分する。一定時間、入力信号を積分することで最終到達点８０３は入力信号の大きさというパラメータのみで決定されることとなる。
【００５１】
その後スイッチ７０５を参照電圧側に切り換え、Ｖ＿ＲＥＦ方向へ負の傾きで積分を開始する。その際に共通カウンタもカウントを開始する。８０４に積分器の出力はＶ＿ＲＥＦと交差するが、その際にメモリにトリガ信号を送り、カウンタの値がラッチされる。
【００５２】
本実施形態の効果は以下の通りである。実施形態１においては、単位ステップあたりの時間を短縮できるという効果があり、本実施形態においてもその効果はそのまま享受できる。
【００５３】
実施形態１においては、入力信号は積分せず、固定電圧と固定のＲＣ時定数で放電していきその放電時間を計測するため、ＲＣ時定数にずれがあると放電の特性に差が出てそれがＡＤ変換の列ごとのばらつきにつながる場合があった。
【００５４】
特にイメージセンサにおいてはこの列間ばらつきが目に見える形で画像に影響するため、極力そのばらつきを抑えることが望ましい。本実施形態では、入力も出力も同じ積分器で、同じＲＣ時定数で積分するために、たとえ列ごとのＡＤＣのＲＣ時定数に誤差があってもその誤差を無効化することが可能となる。
【００５５】
図８は本発明の第三の実施形態を説明する図面である。構成はスイッチドキャパシタ６０１を除いて図１と同様である。スイッチ６０２を切り換えながらスイッチドキャパシタ６０１を、第一の実施形態の抵抗１０８と等価な抵抗として動作させることで積分器動作を実現している。
【００５６】
本回路を用いた際のラインとしての動作、および２次元センサとしての動作は第一の実施形態に準ずる。第一の実施形態に対する利点は、積分器のＲＣ時定数を決定する際に、抵抗を用いた場合は固定値になってしまうが、スイッチトキャパシタを用いた場合はスイッチの周波数を切り換えることで様々な抵抗値を実現することができるようになることである。これにより設計の自由度が広がり、いろいろなシーンがもたらす様々な画像信号に対応することが可能になる。
【００５７】
以下、図１０に基づいて、本発明の固体撮像素子をスチルカメラに適用した場合の一実施形態について詳述する。
【００５８】
図１０は、本発明の撮像装置を「スチルビデオカメラ」に適用した場合を示すブロック図である。
【００５９】
図１０において、２１０１はレンズのプロテクトとメインスイッチを兼ねるバリア、２１０２は被写体の光学像を固体撮像素子（撮像装置）２１０４に結像させるレンズ、２１０３はレンズ２１０２を通った光量を可変するための絞り、２１０４はレンズ２１０２で結像された被写体を画像信号として取り込むための固体撮像素子、２１０７は出力された画像データに各種の補正を行ったりデータを圧縮する信号処理部、２１０８は固体撮像素子２１０４、撮像信号処理回路２１０５、信号処理部２１０７に、各種タイミング信号を出力するタイミング発生部、２１０９は各種演算とスチルビデオカメラ全体を制御する全体制御・演算部、２１１０は画像データを一時的に記憶する為のメモリ部、２１１１は記録媒体に記録または読み出しを行うためのインターフェース部、２１１２は画像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体、２１１３は外部コンピュータ等と通信する為のインターフェース部である。
【００６０】
次に、前述の構成における撮影時のスチルビデオカメラの動作について説明する。
バリア２１０１がオープンされるとメイン電源がオンされ、次にコントロール系の電源がオンし、更に撮像系回路の電源がオンされる。
【００６１】
それから、露光量を制御する為に、全体制御・演算部２１０９は絞り２１０３を開放にし、固体撮像素子２１０４から出力された信号は信号処理部２１０７に入力される。
【００６２】
そのデータを基に露出の演算を全体制御・演算部２１０９で行う。
【００６３】
この測光を行った結果により明るさを判断し、その結果に応じて全体制御・演算部２１０９は絞りを制御する。
【００６４】
次に、固体撮像素子２１０４から出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算を全体制御・演算部２１０９で行う。その後、レンズを駆動して合焦か否かを判断し、合焦していないと判断した時は、再びレンズを駆動し測距を行う。
【００６５】
そして、合焦が確認された後に本露光が始まる。
【００６６】
露光が終了すると、固体撮像素子２１０４から出力された画像信号は、信号処理部２１０７を通り全体制御・演算部２１０９によりメモリ部に書き込まれる。
【００６７】
その後、メモリ部２１１０に蓄積されたデータは、全体制御・演算部２１０９の制御により記録媒体制御Ｉ／Ｆ部を通り半導体メモリ等の着脱可能な記録媒体２１１２に記録される。
【００６８】
また、外部Ｉ／Ｆ部２１１３を通り直接コンピュータ等に入力して画像の加工を行ってもよい。
【産業上の利用可能性】
【００６９】
本発明はＣＣＤ、ＣＭＯＳイメージセンサ、近赤外や遠赤外イメージセンサなどの撮像装置において、列ごとに高速・高精度なＡＤ変換器を並べた撮像装置に適用される。
【図面の簡単な説明】
【００７０】
【図１】本発明の撮像装置の第一の実施形態の回路構成の一例を示す図面である。
【図２】本発明の撮像装置の第一の実施形態の動作の一例を示す図である。
【図３】本発明の撮像装置の第一の実施形態の動作の一例を示す図である。
【図４】本発明の撮像装置の第一の実施形態の動作の一例を示す図である。
【図５】本発明の撮像装置の第一の実施形態の動作の一例を示す図である。
【図６】本発明の撮像装置の第二の実施形態の回路構成の一例を示す図である。
【図７】本発明の撮像装置の第二の実施形態の動作の一例を示す図である。
【図８】本発明の撮像装置の第三の実施形態の回路構成の一例を示す図である。
【図９】ＣＭＯＳセンサの一画素を示す図である。
【図１０】本発明の撮像装置を「スチルビデオカメラ」に適用した場合を示すブロック図である。
【図１１】一従来例を示す図である。
【図１２】一従来例を示す図である。
【符号の説明】
【００７１】
１０１  画素
１０２  画素部
１０３  ＡＤ変換器
１０４  サンプル・ホールド回路
１０５  バッファ
１０６  スイッチ
１０７  積分器
１０８  抵抗
１０９  スイッチ
１１０  積分用の固定電圧
１１１  参照電圧
１１２  積分器の出力端子
１１３  比較器
１１４  参照電圧
１１５  比較器の出力
１１６  メモリユニット
１１７  カウンタ
１１８  水平デジタル信号線
１２０  ＣＤＳ（相関二重サンプリング）回路
６０１  スイッチドキャパシタ
６０２  スイッチ
７０１  画素
７０２  ＣＤＳ回路
７０３  サンプル・ホールド（Ｓ／Ｈ）回路
７０４  バッファ
７０５  スイッチ
７０６  積分用固定電圧（Ｖ＿ＤＥ）
７０７  積分器の出力部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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