(57)【要約】【課題】寄生抵抗の問題が生じることのないソース・ドレイン領域を有する。【解決手段】半導体装置２５は、半導体基板１０上に一定間隔で列状に形成された多数のＭＯＳＦＥＴ用の複数の柱状ゲート電極１６と、複数の柱状ゲート電極１６のうちの隣接する２つの柱状ゲート電極間の一部分に形成されるＭＯＳＦＥＴのチャネルに相当する半導体領域１９と、を備える。この半導体装置の製造方法は、半導体基板を含む基層１０〜１２の表面に複数の穴１４を列状に形成し、これら列状の複数の穴１４に半導体を埋め込んで柱状ゲート電極１６を列状に複数形成し、ゲート電極１６の少なくとも一部を露出させて半導体基板１０，１１の表面に複数の柱状ゲート電極１６を露出させ、隣接する２つの前記柱ゲート電極の離隔する距離の半分の長さよりも厚い絶縁物からなるゲート側壁膜１７を成膜し、列状で複数の柱状ゲート電極１６の上端を平坦面としてから金属膜により橋絡して第２ゲート電極２３を形成し、ゲート電極を製造する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に離隔して列状に形成された多数のＭＯＳＦＥＴ用の複数の柱状ゲート電極と、前記複数の柱状ゲート電極のうちの隣接する２つの柱状ゲート電極間の一部分に形成されて前記ＭＯＳＦＥＴのチャネルに相当する半導体領域と、を備えることを特徴とする半導体装置。
【請求項２】
前記複数の柱状ゲート電極の間隙側壁の一部に形成されると共に、その厚さが隣接する２つの前記柱状ゲート電極の間隙幅の半分の長さよりも厚いゲート側壁膜をさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板は、バルク基板およびＳＯＩ基板の何れか一方を含むことを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体基板を含む基層の表面に複数の穴を列状に形成し、
列状に形成された前記複数の穴に第１の導電体を埋め込んで柱状ゲート電極を列状に複数形成し、
前記ゲート電極の少なくとも側面の一部を露出させて前記半導体基板の表面に複数の前記柱状ゲート電極を露出させ、
隣接する２つの前記柱ゲート電極の離隔する距離の半分の長さよりも厚い絶縁物からなるゲート側壁膜を成膜し、
複数の前記柱状ゲート電極の上端を平坦面とした後に列状に形成された前記柱状ゲート電極の上端面を橋絡するように第２の導電体により第２ゲート電極を形成し、
ゲート電極を製造することを特徴とする半導体装置の製造方法。
【請求項５】
前記基層は、所定の厚さを有する半導体よりなるバルク基板および前記半導体基板の表面に絶縁膜を介して形成された半導体層を有するＳＯＩ基板の何れか一方を含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に微細化が要求される素子製造に適用される半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、チャネルとなる半導体主面の表面上部にのみゲート電極を形成したＭＯＳＦＥＴ（Metal Oxide layer Semiconductor Field Effect Transistor―金属酸化膜半導体電界効果トランジスタ―）が製造されている。しかしながら、ＭＯＳＦＥＴの微細化に伴い、チャネルとなる半導体主面の表面上部のみならずチャネルの下面にもゲート電極を形成した、ダブルゲート構造のＭＯＳＦＥＴの実現化が望まれている。ダブルゲート構造のＭＯＳＦＥＴは、微細化に伴う低電圧化に対してもスイッチング特性を維持できるなどのメリットが確認されている。ダブルゲートＭＯＳＦＥＴは、半導体主面の表面をチャネルとして、その上面と下面にゲート電極を形成する方法以外にも、チャネルを半導体主面に対して垂直に（ひれ―fin―状に）形成して、その両側にゲートを形成した、ＦＩＮＦＥＴ構造が提案されている。
【０００３】
このＦＩＮＦＥＴ構造の特徴としては、上述のダブルゲート構造のＭＯＳＦＥＴ製造方法よりも製造することが容易なことが挙げられる。このような従来のＦＩＮＦＥＴ構造のＭＯＳＦＥＴは、上述したように製造が容易であるという特徴と有しているが、以下に説明するような問題を有している。
【０００４】
図２９は、上記の工程により製造された、従来のＦＩＮＦＥＴ構造のＭＯＳＦＥＴ８の一例を示す平面図である。図２９に示すＭＯＳＦＥＴ８において、ゲート電極５は、ＳＯＩ領域３をＦＩＮ形状に加工した後に形成する必要がある。リソグラフィー技術によりゲート電極５をパターンニングする場合、このＦＩＮ形状にゲートパターニング場所の位置を合わせてリソグラフィーを行なっている。ところが、この位置合わせには誤差が伴っており、その結果、この誤差を見込んだ合わせ余裕を予めパターンに入れ込んでおく必要がある。そのためＦＩＮ形状は、ソース・ドレイン方向（紙面の上下方向）のＦＩＮの長さＦは、ゲート電極の幅Ｌよりも合わせ誤差Ｇ分だけ長くしておく必要がある。
【０００５】
つまり、Ｆ＞Ｌ＋Ｇの関係がある。その結果、従来のＦＩＮＦＥＴ構造のＭＯＳＦＥＴにおいては、図２９に破線の楕円で示すようなＦＩＮ形状のソース・ドレイン領域９が生じることになる。より微細化を行なうためには、ＦＩＮの幅Ｈを薄くしていく必要があるが、一方ではＦＩＮ幅Ｈを薄くするほどＦＩＮ形状のソース・ドレイン領域９の寄生抵抗が増大するため、微細化してもＭＯＳＦＥＴの高性能化ができなくなる。以上のように、従来のいわゆるダブルゲート構造のＭＯＳＦＥＴにおいては、ゲートパターンの合わせ余裕のためにソース・ドレイン領域に寄生抵抗の高い部分が生じてしまう問題があった。
【特許文献１】特開２００２−１１８２５５号公報
【特許文献２】特開２００３−２９８０５１号公報
【特許文献３】特許第３５４３９４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、ダブルゲート構造の半導体装置のゲート電極の一部分を柱状ゲート電極により形成してチャネルを自己整合的に形成することにより、寄生抵抗の問題が生じないソース・ドレイン領域を有する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の第１の基本構成に係る半導体装置は、半導体基板上に離隔して列状に形成された多数のＭＯＳＦＥＴ用の複数の柱状ゲート電極と、前記複数の柱状ゲート電極のうちの隣接する２つの柱状ゲート電極間の一部分に形成されると共に前記ＭＯＳＦＥＴのチャネルに相当する半導体領域と、を備えることを特徴とする。
【０００８】
本発明の第２の基本構成に係る半導体装置の製造方法は、半導体基板を含む基層の表面に複数の穴を列状に形成し、列状に形成された前記複数の穴に第１の導電体を埋め込んで柱状ゲート電極を離隔して列状に複数形成し、前記ゲート電極の少なくとも側面の一部を露出させて前記半導体基板の表面に複数の前記柱状ゲート電極を露出させ、隣接する２つの前記柱ゲート電極の離隔する距離の半分の長さよりも厚い絶縁物からなるゲート側壁膜を成膜し、複数の前記柱状ゲート電極の上端を平坦面とした後に列状に形成された前記柱状ゲート電極の上端面を橋絡するように第２の導電体により第２ゲート電極を形成し、ゲート電極を製造することを特徴とする。
【発明の効果】
【０００９】
本発明の態様によれば、リソグラフィーの合わせ誤差に起因するソース・ドレイン領域の寄生抵抗の増加を防止でき、リソグラフィーを用いないで寄生抵抗の問題のないソース・ドレイン構造を自己整合的に形成できるようになり、ＭＯＳＦＥＴの駆動力を大幅に増加させることが可能になる。
【発明を実施するための最良の形態】
【００１０】
以下、添付図面を参照しながら、半導体装置およびその製造方法の実施形態について詳細に説明する。
【００１１】
［第１実施形態］
本願発明者は熟考の末に、従来技術のようなＦＩＮ形状を有するＳＯＩ領域に対してゲート合わせしてパターニングするのではなく、寄生抵抗の問題のないソース・ドレイン領域をセルフアライン（自己整合的）に形成することができる半導体装置とその製造方法の技術を見出すことができた。図１（ａ）〜（ｄ）は、第１実施形態に係る半導体装置の構造を示すものであり、図１（ａ）は平面図であり、図１（ａ）におけるｂ−ｂ線断面は図１（ｂ）に、ｃ−ｃ線断面は図１（ｃ）に、ｄ−ｄ線断面は図１（ｄ）にそれぞれ示されている。
【００１２】
図１（ａ）〜（ｄ）において、半導体装置２５は、半導体基板１０上に一定間隔で列状に形成された多数のＭＯＳＦＥＴ用の複数の柱状ゲート電極１６と、複数の柱状ゲート電極１６の隣接する２つの柱状ゲート電極１６間の一部分に形成されると共にＭＯＳＦＥＴのチャネルに相当する半導体領域１９と、を備える。
【００１３】
さらに詳細な構成について説明すると、図１（ｂ）〜（ｄ）に示すように、第１実施形態に係る半導体装置２５は、半導体基板１０と、半導体基板１０上に設けられたＢＯＸ酸化膜１１と、ＢＯＸ酸化膜１１の平面に直交する方向に並列に複数設けられた柱状ゲート電極１６と、複数の柱状ゲート電極１６を取り囲んでソース・ドレイン領域となる半導体領域１８（ＳＯＩ領域１２の下半分）をも取り囲むと共にチャネル領域となる半導体領域１９（柱状ゲート電極１６の間の下半分）の上半分にも設けられたゲート側壁１７と、柱状ゲート電極１６の上端の露出面を塞ぐように柱状ゲート電極１６の列設方向に長手状に延在する例えばチタン窒化膜とアルミニウムの積層膜から形成された第２ゲート電極２３と、を備えている。
【００１４】
上記構成を有する第１実施形態に係る半導体装置の製造方法について、図２ないし図７を参照しながら工程順に従って説明する。第１工程ＳＴ１は図２（ａ）（ｂ）に、第２工程ＳＴ２は図２（ｃ）（ｄ）に、第３工程ＳＴ３は図２（ｅ）（ｆ）に、第４工程ＳＴ４は図２（ｇ）（ｈ）に、第５工程ＳＴ５は図２（ｉ）（ｊ）に、第６工程ＳＴ６は図３の（ａ）〜（ｄ）に、第７工程ＳＴ７は図４の（ａ）〜（ｄ）に、第８工程ＳＴ８は図５の（ａ）〜（ｄ）に、第９工程ＳＴ９は図６の（ａ）〜（ｄ）に、第１０工程ＳＴ１０は図７の（ａ）〜（ｄ）に、第１１工程ＳＴ１１は図８の（ａ）〜（ｄ）に、それぞれ示されている。
【００１５】
第１工程ＳＴ１は、図２（ａ）（ｂ）に示すように、まず、半導体基板１０と、ＢＯＸ酸化膜１１と、厚み１００ｎｍ程度のＳＯＩ領域１２からなるＳＯＩ基板を用いて、ＳＯＩ領域１２上に、例えばシリコン酸化窒化膜からなるカバー膜１３を５０ｎｍ程度成膜する。続いて、図２（ｂ）に示すような直径２０ｎｍ程度の複数の穴１４を、隣接する穴の間隔が２５ｎｍ程度で、例えばＳＯＩ領域１２を貫通するようにして形成する。
【００１６】
次に、第２工程ＳＴ２で、図２（ｃ）（ｄ）に示すように、例えば厚さ１ｎｍ程度のシリコン窒化酸化膜からなるゲート絶縁膜１５を穴１４の底面および側壁に形成し、さらに厚さ１５ｎｍ程度の多結晶シリコンをこの穴１４に埋め込み、化学的機械的研磨（以下、ＣＭＰ―Chemical Mechanical Polishing―とする）技術、またはドライエッチング技術などを用いて上面を平坦化して、複数本のゲート電極１６を円柱状に成膜する。このゲート電極１６は柱状に形成されることから、換言すればピラードゲート（pillared gate）電極と呼ぶこともできる。なお、図２（ｃ）（ｄ）においては円形の穴１４に絶縁膜１５を成膜して多結晶シリコンを充填することから円柱状のゲート電極１６が形成されているが、ピラードゲート電極はこのような円柱の形状には限定されず、四角柱、三角柱、断面菱形柱など種々の断面形状を有する柱状のゲート電極１６を形成することも可能である。
【００１７】
次に、多結晶シリコンからなるゲート電極１６に対して、イオン注入技術などを用いて燐、砒素、ホウ素などを注入して複数の柱状ゲート電極を完成させる。ここでは、成膜によりゲート絶縁膜１５を形成したが、穴１４の内壁に露出したＳＯＩ領域１２を酸化窒化させて穴１４の内壁にゲート絶縁膜１５を形成するようにしても良い。酸化窒化によりゲート絶縁膜１５を形成する場合に、酸化の方法はプラズマ酸素による酸化が望ましい。プラズマ酸化では、熱酸化のようにシリコンの結晶面の状態により酸化膜厚が異なる問題が生じないため、上述した穴１４の 内壁に露出したＳＯＩ領域１２のように様々な結晶方位を含むシリコンを酸化する場合には、プラズマ酸化がより望ましいからである。
【００１８】
次に、第３工程ＳＴでは、図２（ｅ）（ｆ）に示すように、カバー膜１３を例えば燐酸などにより除去する。この場合、ドライエッチングなどで除去してもよい。このカバー膜１３の除去により、複数の柱状のゲート電極１６がゲート絶縁膜１５と共に露出する。
【００１９】
次に、第４工程ＳＴ４においては、図２（ｇ）（ｈ）に示すように、素子分離領域のパターンニングを行なって、素子領域２０以外のＳＯＩ領域１２、ゲート絶縁膜１５およびゲート電極１６を除去して、素子領域２０内のＳＯＩ領域１２、ゲート絶縁膜１５およびゲート電極１６のみを残すようにしている。具体的には、リソグラフィー技術を用いてレジストを素子領域２０内にのみ残し、ＳＯＩ領域１２のシリコンとゲート絶縁膜１５をドライエッチングなどにより除去すればよい。
【００２０】
次に、第５工程ＳＴ５において、図２（ｉ）（ｊ）に示すように、例えばシリコン窒化膜からなるゲート側壁膜１７を１０ｎｍ程度全体的に成膜する。このときのゲート側壁膜１７の厚みは隣接する２つの穴１４の間に挟まれたＳＯＩ領域１２の幅Jの半分よりも厚い膜にすることが本発明の実施形態では必須である。本第１実施形態では、この幅Jは、５ｎｍであるため、ゲート側壁膜１７は１０ｎｍの厚みで成膜すると隣接する複数の柱状ゲート電極１６の柱の間は全てゲート側壁膜１７により埋め込まれることになる。
【００２１】
次に、第６工程ＳＴ６において、図３（ａ）〜（ｄ）に示すように、ゲート側壁膜１７に対してドライエッチング技術を用いてエッチバックすることにより、柱状のゲート電極１６の柱の側壁にのみゲート側壁膜１７が残ることになる。上面から見ると図３（ａ）に示すように、隣接する柱状のゲート電極１６の間にはゲート側壁膜１７が埋め込まれた形状となる。また、図３（ａ）のｂ−ｂ線切断の端面図である図３（ｂ）に示すように、ゲート絶縁膜１５を含んで柱状のゲート電極１６の隣接する２本の間の上部側にはゲート側壁膜１７，下部側にはＳＯＩ領域１２のシリコンが充填されている。
【００２２】
ゲート側壁膜１７は、ｃ−ｃ線切断の端面図である図３（ｃ）では、柱状のゲート電極１６およびゲート絶縁膜１５を囲むゲート側壁膜１７のみが突出し、その周囲はゲート側壁膜１７に囲まれたＳＯＩ領域１２となっている。また、ｄ−ｄ線切断の端面図である図３（ｄ）に示すように、１本の柱状のゲート電極１６で切断した場合、ゲート電極１６の周囲をゲート絶縁膜１５が囲み、その周囲を上部側はゲート側壁膜１７が囲み、下部側はＳＯＩ領域１２に囲まれてから最外周をゲート側壁膜１７に囲まれている。
【００２３】
次に、第７工程ＳＴ７において、図４（ａ）〜（ｄ）に示すように、イオン注入技術などを用いて燐、砒素、ホウ素などの不純物を注入することによって、ソース・ドレイン領域１８を形成する。ここで、隣接する２本の柱状ゲート電極１６の間はゲート側壁膜１７が埋め込まれているため不純物は導入されない。また、隣接するゲート電極の間は５ｎｍ程度であるため、５ｎｍ程度の厚さのチャネルを有するＦＩＮＦＥＴが形成される。
【００２４】
ソース・チャネル・ドレイン方向の断面図である図４（ｃ）には、隣接する２つの柱状ゲート電極１６に挟まれたチャネル領域１９が示されている。図４（ｂ）に示すように、紙面表側と裏面側を柱状ゲート電極１６により挟まれたチャネル領域１９が、ソース・ドレイン領域１８に挟まれて形成されている。また、略々５ｎｍの厚さを有するチャネル領域１９は、図４（ａ）の平面図における一点鎖線ｂ−ｂとｃ−ｃが交差する部分のみであり、この交差する部分以外のチャネル領域は、少なくとも５ｎｍよりも厚くなっている。したがって、従来のＦＩＮＦＥＴのようなソース・ドレインの寄生抵抗が増大する問題は発生しない。
【００２５】
また、ソース・ドレイン領域１８とゲート電極１６のオーバラップ容量は、穴１４の径を小さくしていくことにより、より小さくすることができ、これにより交流特性が向上することになる。すなわち、なるべくゲート絶縁膜１５を含めて径の細いゲート電極１６を形成することができれば、結果的に交流特性が向上するという効果が得られる。さらに、本実施形態によるピラード（柱状）ゲート構造は、リソグラフィー技術の合わせずれ精度とは関係なく、自己整合的に形成されているので、従来技術のような合わせ誤差の問題が発生することもない。この図４（ａ）がこの実施形態の概念を端的に示している。
【００２６】
本実施形態の大きな特徴は、ゲート電極１６を上面から見たときの形状は断面形状が円（または楕円、あるいは正方形、長方形、菱形を含む四角）の柱状であることと、隣接する２つの柱状ゲート電極１６間をゲート側壁膜１７により埋め込むことにより自己整合的にチャネル領域１９を形成すること、の２点である。この第１実施形態においては、ゲート電極１６を円柱状に形成する例が示されている。
【００２７】
次に、第８工程ＳＴ８において、図５（ａ）〜（ｄ）に示すように、サリサイド技術を用いて、例えばケイ化ニッケル（ＮｉＳｉ）膜２１をソース・ドレイン領域１８およびゲート電極１６の上面に形成する。図５（ａ）の平面図に示すように、このＮｉＳｉ膜２１は、ＳＯＩ領域１２から自己整合的に形成されたとゲート絶縁膜１５とゲート側壁膜１７以外のゲート電極１６の上表面と、ソース・ドレイン領域１８の上表面に形成されることになる。
【００２８】
次に、第９工程ＳＴ９において、図６（ａ）〜（ｄ）に示すように、例えば、シリコン窒化膜とシリコン酸化膜の積層の膜からなる層間膜２２を成膜する。この層間膜２２は、図６（ｂ）に示すように、ゲート絶縁膜１５およびＮｉＳｉ膜２１を含む複数の柱状ゲート電極１６とゲート側壁膜１７の全体を覆いながらＳＯＩ領域１２のＮｉＳｉ膜２１の表面を覆うようにして成膜されている。
【００２９】
次に、第１０工程ＳＴ１０で、図７（ａ）〜（ｄ）に示すように、ＮｉＳｉ膜２１を介してゲート電極１６の上端に形成されてこれら全体を覆う層間膜２２に対して、ＣＭＰまたはドライエッチングなどを用いて柱状ゲート電極１６の上面が露出するまで平坦化を行なう。この平坦化により、柱状ゲート電極１６の上面が露出すると共に、層間膜２２、ゲート側壁膜１７、ゲート絶縁膜１５の上面が全て平坦面として形成される。
【００３０】
続いて、第１１工程ＳＴ１１において、図８（ａ）〜（ｄ）に示すように、例えばリソグラフィー技術を用いて、例えばチタン窒化膜とアルミニウムの積層膜からなる第２ゲート電極２３を形成する。この第２ゲート電極２３により、柱状のゲート電極１６同士を電気的に接続する。図１で上述したピラードゲートＭＯＳＦＥＴ２５の構成は、図８（ａ）〜（ｄ）に示された構成からＮｉＳｉ膜２１と層間膜２２とを省略すると共に、素子領域２０が４本の柱状ゲート電極１６を含むように形成された場合の（ａ）平面図（ｂ）ｂ−ｂ断面図（ｃ）ｃ−ｃ断面図（ｄ）ｄ−ｄ断面図である。
【００３１】
この状態での半導体装置２４は、ＮｉＳｉ膜２１、層間膜２２、第２ゲート電極２３を省略して表示すると、図１に示す半導体装置２５と略々同一の構成となっている。この半導体装置２４は、図示説明は控えるが、通常のＭＯＳＦＥＴ製造工程と同様に、ソース・ドレイン・ゲート領域へそれぞれのコンタクトを形成して電気的接続を行なって、ＭＯＳＦＥＴが完成する。
【００３２】
以上の工程により、従来技術が有していたリソグラフィーの合わせズレの問題とソース・ドレイン領域の寄生抵抗の問題を生じることなく、リソグラフィーのパターン合わせを良好にしながら、薄い幅のＦＩＮ形状のチャネルを有するＦＩＮＦＥＴの上記のような構造を自己整合的に形成できる。
【００３３】
また、この第１実施形態においては、柱状ゲート電極１６は多結晶シリコン電極であるが、簡単な既知のプロセス追加によりゲートとして空乏化のないメタルゲートを形成することもできる。この製造工程について、概略的に説明する。上記工程ＳＴ１−ＳＴ１０において、層間膜２２の平坦化後に、図７（ａ）〜（ｄ）に示す状態で、ニッケル（Ｎｉ）を柱状ゲート電極１６の高さ以上の厚みで成膜する。本第１実施形態においては、柱状のゲート電極１６の厚みは１００ｎｍ程度なので、Ｎｉ膜を１００ｎｍ以上堆積する。続いて、５００度で数分の熱処理を行なって、ゲート電極１６である多結晶シリコンとＮｉとを反応させて柱状のゲート電極１６を全てＮｉＳｉにする。その後、未反応のＮｉ膜を通常のサリサイド技術と同様に取り除けば、変形例としての追加工程を説明する図９（ａ）〜（ｄ）に示すように、柱状ゲート電極の全てがＮｉＳｉからなるＮｉＳｉ柱状ゲート電極２６であるＦＩＮＦＥＴが形成される。図９（ａ）〜（ｄ）におけるその他の構成は第１ないし第１１工程と同じなので、同一構成要素に同一符号を付すことにより重複説明を省略する。
【００３４】
以上のような第１実施形態に係る半導体装置の製造方法の各工程を纏めて説明すると、半導体基板と酸化膜とＳＯＩ領域を積層した基層としてのＳＯＩ基板上にカバー膜を形成した後、前記ＳＯＩ領域およびカバー膜を貫通させて前記基層の積層方向の直交方向に列状の複数の穴を穿設し、列状に穿設された複数の穴の底面を含む内壁面にゲート絶縁膜を形成した後、多結晶シリコンを成膜して複数の柱状ゲート電極を形成し、前記カバー膜を除去して前記複数本の柱状のゲート電極を露出させ、素子分離領域のパターニングをした後、素子領域以外の前記ゲート絶縁膜および柱状ゲート電極を除去し、素子領域内のゲート絶縁膜および柱状ゲート電極のみを残し、残された前記柱状ゲート電極と露出された前記基層との全体にわたり前記柱状ゲート電極の隣接する２本の間隔の半分よりも少なくとも大きい厚さのゲート側壁膜を被覆し、前記ゲート側壁膜をエッチバックして前記柱状ゲート電極の周囲のゲート側壁膜のみを残し、列方向に残された前記柱状ゲート電極の列の両側の素子領域内の前記ＳＯＩ領域に対して不純物イオンを注入してソース・ドレイン領域を形成し、前記素子領域に対してサリサイド技術を用いて少なくとも前記ソース・ドレイン領域の上面に金属膜を形成し、前記柱状ゲート電極およびゲート側壁膜の全体を覆うようにシリコン窒化膜とシリコン酸化膜の積層膜からなる層間膜を成膜し、前記柱状ゲート電極が露出するまで前記層間膜の上面を平坦化して層間膜、ゲート側壁膜、柱状ゲート電極の上面を平坦面として形成し、前記平坦面の前記柱状ゲート電極を橋絡して電気的に接続するように第２ゲート電極を形成するものである。
【００３５】
この発明の実施形態の要旨は、第１〜第７工程ＳＴ１−ＳＴ７において述べた通りである。第１実施形態においては、埋め込み絶縁膜を有するＳＯＩ（絶縁膜上シリコン）基板を用いた構成について説明したが、本発明の実施形態はこれに限定されず、通常のバルク（Bulk）構造のシリコン（Ｓｉ）基板を用いても同様の効果を得ることができる。以下、第２実施形態としてバルク基板を用いた具体例について説明する。
【００３６】
［第２実施形態］
第２実施形態は、シリコン基板を用いて半導体装置を製造する方法を示している。第１工程ＳＴ１において、図１０（ａ）（ｂ）に示すように、まず、半導体基板１０に素子分離領域３０を形成する。
【００３７】
次に、第２工程ＳＴ２において、図１０（ｃ）（ｄ）に示すように、第１実施形態と同様にシリコン酸化窒化膜からなるカバー膜１３を５０ｎｍ程度成膜し、続いて図示のような直径２０ｎｍ程度、穴と穴の間隔は２５ｎｍ程度の複数の穴１４を形成する。穴１４を形成した後に、それぞれの穴１４の底部にソース・ドレイン領域とは逆導電型の高濃度のパンチスルー・ストッパ領域３１をイオン注入により形成するようにしても良い。この領域３１は、後にＭＯＳＦＥＴを形成したときに、穴の底面がＭＯＳＦＥＴ動作をしてチャネルとなることを防ぐためのものである。
【００３８】
次に、第３工程ＳＴ３において、図１０（ｅ）（ｆ）に示すように、第１実施形態と同様に穴１４の底面と側壁に、例えば１ｎｍ程度のシリコン窒化酸化膜からなるゲート絶縁膜１５を形成し、次に、１５ｎｍ程度の多結晶シリコンを埋め込むことによりゲート電極１６を形成する。
【００３９】
次に、第４工程ＳＴ４において、図１０（ｇ）（ｈ）に示すように、カバー膜１３を例えば燐酸により、または、ドライエッチングなどにより、除去する。除去する手段はいずれであってもよい。これにより、図示のように、周囲にゲート酸化膜１５を有する柱のようなゲート電極１６が露出することになる。
【００４０】
次に、第５工程ＳＴ５において、図１１（ａ）〜（ｄ）に示すように、第１実施形態と同様に、周囲にゲート酸化膜１５を有する柱状のゲート電極１６の周囲に、例えばシリコン窒化膜からなるゲート側壁膜１７を形成する。続いて、燐、砒素、ホウ素などの不純物をイオン注入技術などにより注入することによって、ソース・ドレイン領域１８を形成することにより、ＦＩＮＦＥＴが形成される。このときに、ゲート電極１６の底面にもチャネルが形成される可能性があるが、この第２実施形態では、高濃度のソース・ドレインとは逆導電型のパンチスルー・ストッパ領域３１を形成しているので、この領域３１のトランジスタのしきい値はＦＩＮＦＥＴチャネル部分よりも十分に高くなり、チャネルとして作用しないようにできる。無論、特に微細化していない領域で使用するのであれば、ゲート電極１６の底面もチャネルとして使用してもよい。その場合は、パンチスルー・ストッパ領域３１を形成しないようにするか、或いはこの領域３１に低濃度のソース・ドレインと同じ導電型の不純物を導入するか、しておけばよい。
【００４１】
次に、第６工程ＳＴ６において、図１２（ａ）〜（ｄ）に示すように、サリサイド技術を用いることにより、例えばＮｉＳｉ膜２１をソース−ドレイン領域１８、およびゲート電極１６の上面に形成する。
【００４２】
続いて、第１実施形態と同様の工程を経て、ＭＯＳＦＥＴが完成する。すなわち、第７工程ＳＴ７において、例えば、シリコン窒化膜とシリコン酸化膜の積層の膜からなる層間膜２２を成膜する。この層間膜２２は、図１３（ａ）（ｂ）に示すように、ゲート絶縁膜１５およびＮｉＳｉ膜２１を含む複数の柱状ゲート電極１６とゲート側壁膜１７の全体を覆いながらＳＯＩ領域１２のＮｉＳｉ膜２１の表面を覆うようにして成膜されている。
【００４３】
次に、第８工程ＳＴ８において、図１４（ａ）〜（ｄ）に示すように、ＮｉＳｉ膜２１を介してゲート電極１６の上端に形成されてこれら全体を覆う層間膜２２に対して、ＣＭＰまたはドライエッチングなどを用いて柱状ゲート電極１６の上面が露出するまで平坦化を行なう。この平坦化により、柱状ゲート電極１６の上面に形成されたＮｉＳｉ膜２１が露出すると共に、層間膜２２、ゲート側壁膜１７、ゲート絶縁膜１５の上面が全て平坦面として形成される。
【００４４】
続いて、第９工程ＳＴ９において、図１５（ａ）〜（ｄ）に示すように、例えばリソグラフィー技術を用いて、例えばチタン窒化膜とアルミニウムの積層膜からなる第２ゲート電極２３を形成する。この第２ゲート電極２３により、柱状のゲート電極１６同士を電気的に接続する。この状態での半導体装置３４は、ＮｉＳｉ膜２１、層間膜２２、第２ゲート電極２３を省略して表示すると、図１に示す半導体装置２５と略々同一の構成となっている。この半導体装置２４は、図示説明は控えるが、通常のＭＯＳＦＥＴ製造工程と同様に、ソース・ドレイン・ゲート領域へそれぞれのコンタクトを形成して電気的接続を行なって、ＭＯＳＦＥＴが完成する。
【００４５】
以上、説明したように、第２実施形態に係る半導体装置の製造方法の各工程を纏めて説明すると、半導体基板におけるゲート電極が形成される予定の領域を含む素子領域を取り囲むように素子分離領域を形成し、前記素子領域と前記素子分離領域の上面にカバー膜を形成した後、前記素子領域およびカバー膜を貫通させて前記カバー膜の積層方向の直交方向に列状の複数の穴を穿設し、前記穴の底面にソース・ドレイン領域とは逆導電型の不純物イオンを高濃度で注入してパンチスルー・ストッパ領域を形成し、列状に穿設された複数の穴の底面を含む内壁面にゲート絶縁膜を形成した後、多結晶シリコンを成膜して複数の柱状ゲート電極を形成し、前記カバー膜を除去して前記複数本の柱状のゲート電極を露出させ、前記柱状ゲート電極および前記ゲート絶縁膜の周囲にゲート側壁膜を形成し、前記パンチスルー・ストッパ領域をストッパとして用いて、前記素子分離領域に囲まれた前記素子領域の前記列状の複数のゲート電極の列の両側に不純物イオンを注入してソース・ドレイン領域を形成し、前記素子領域に対してサリサイド技術を用いて少なくとも前記ソース・ドレイン領域の上面に金属膜を形成し、前記柱状ゲート電極およびゲート側壁膜の全体を覆うようにシリコン窒化膜とシリコン酸化膜の積層膜からなる層間膜を成膜し、前記柱状ゲート電極が露出するまで前記層間膜の上面を平坦化して層間膜、ゲート側壁膜、柱状ゲート電極の上面を平坦面として形成し、前記平坦面の前記柱状ゲート電極を橋絡して電気的に接続するように第２ゲート電極を形成するものである。
【００４６】
以上のように、図１０ないし図１５に示す第２実施形態の各工程により、半導体基板を用いた場合であっても本発明の実施形態のＦＩＮＦＥＴが形成できることを説明した。本発明の実施形態は、さらにまた既知の技術である歪みシリコン技術を用いても同様の効果を得ることができる。以下に、第３実施形態としてこの歪みシリコン技術によるＦＩＮＦＥＴの製造方法を説明する。
【００４７】
［第３実施形態］
第３実施形態は、第１ないし第３工程ＳＴ１〜ＳＴ３までは第２実施形態と同じであるので、図１０（ａ）〜（ｆ）に関連する重複説明を省略して、図１６ないし図１９を用いて第４工程ＳＴ４から説明する。
【００４８】
第３実施形態の第４工程ＳＴ４は、図１６（ａ）（ｂ）に示すように、酸化を行なうことにより、多結晶シリコンからなるゲート電極１６の上面に酸化膜からなるゲートキャップ膜３５を形成する。
【００４９】
次に、第５工程ＳＴ５において、図１７（ａ）〜（ｄ）に示すように、図１７（ａ）におけるゲート側壁膜１７の上下両側のシリコンに対して選択的にエッチングを行なうことにより、図示のようなリセス領域３６を形成する。このリセス領域３６の深さは、図１７（ｃ）（ｄ）に示すように、パンチスルー・ストッパ領域３１の両側にまで相当する深さである。
【００５０】
次に、第６工程ＳＴ６において、図１８（ａ）〜（ｄ）に示すように、例えばｐ型ＦＥＴであれば、１％程度のホウ素を含む数十％のゲルマニウム（Ｇｅ）とシリコン（Ｓｉ）のエピタキシャル成膜を行なって、ｐ型のＳｉＧｅ層３７をソース・ドレイン領域に形成する。ｎ型ＦＥＴの場合は、１％程度の燐、または砒素などを含む数％の炭素とシリコン（Ｓｉ）のエピタキシャル成長を行なって、ＳｉＣ層３７を形成する。これにより、シリコン（Ｓｉ）からなるチャネル領域１９には、図１８（ｃ）に示すように、ソース・ドレイン部に成膜されたＳｉＧｅ層またはＳｉＣ層３７により応力を受けて歪み、チャネル領域１９のシリコン（Ｓｉ）の移動度が向上する。
【００５１】
次に、第７工程ＳＴ７において、図１９（ａ）〜（ｄ）に示すように、ゲートキャップ膜３５を除去した後に、第１および第２実施形態と同様にサリサイド技術を用いて、ソース／ドレイン領域１８の上面およびゲート電極１６の上面に、例えばＮｉＳｉ膜２１を形成する。続いて、第１および第２実施形態と同様の工程を行なって、ＭＯＳＦＥＴが完成する。
【００５２】
以上のように、歪みシリコン技術を用いる第３実施形態に係る半導体装置の製造方法の各工程を纏めて説明すると、半導体基板におけるゲート電極が形成される予定の領域を含む素子領域を取り囲むように素子分離領域を形成し、前記素子領域と前記素子分離領域の上面にカバー膜を形成した後、前記素子領域およびカバー膜を貫通させて前記カバー膜の積層方向の直交方向に列状の複数の穴を穿設し、前記穴の底面にソース・ドレイン領域とは逆導電型の不純物イオンを高濃度で注入してパンチスルー・ストッパ領域を形成し、多結晶シリコンからなる前記柱状ゲート電極の上面を酸化処理して前記柱状ゲート電極上面にゲートキャップ膜を形成し、列状に穿設された複数の穴の底面を含む内壁面にゲート絶縁膜を形成した後、多結晶シリコンを成膜して複数の柱状ゲート電極を形成し、前記カバー膜を除去して前記複数本の柱状のゲート電極を露出させ、前記柱状ゲート電極および前記ゲート絶縁膜の周囲にゲート側壁膜を形成し、前記ゲート側壁膜を備えるゲート電極の列の両側のシリコンに対してエッチングを行なって前記パンチスルー・ストッパ領域の両側にまで相当するリセス領域を形成し、前記リセス領域の上面でエピタキシャル成膜を行なってエピタキシャル成膜層よりなるソース・ドレイン領域を形成すると共に、前記エピタキシャル成膜層の応力による歪みを受けたチャネル領域を前記ソース・ドレイン領域間に形成し、前記柱状ゲート電極の上面から前記ゲートキャップ膜を除去した後、前記柱状ゲート電極の上面と前記ソース・ドレイン領域の上面に金属膜を形成し、前記柱状ゲート電極およびゲート側壁膜の全体を覆うようにシリコン窒化膜とシリコン酸化膜の積層膜からなる層間膜を成膜し、前記柱状ゲート電極の上面の前記金属膜が露出するまで前記層間膜の上面を除去して層間膜、ゲート側壁膜、柱状ゲート電極の上面を橋絡して電気的に接続するように第２ゲート電極を形成するものである。
【００５３】
以上説明したように、第３実施形態の方法のように製造することにより、既知の歪みシリコン技術を本発明の実施形態に導入できることが分かる。さらに本発明の実施形態による半導体装置の製造方法は、既知のダマシンゲートプロセスも用いることができる。
【００５４】
［第４実施形態］
以下、第４実施形態において、既知のダマシンゲートプロセスを用いた半導体装置の製造方法を説明する。まず、第１工程ＳＴ１において、図２０（ａ）（ｂ）に示すように、第１実施形態と同様にして、半導体基板１０、ＢＯＸ酸化膜１１、厚み１００ｎｍ程度のＳＯＩ(Silicon on Insulator)領域１２からなるＳＯＩ基板を用いて、図示のような直径２０ｎｍ程度で、穴と穴の間隔が２５ｎｍ程度の複数の穴１４を例えばＳＯＩ領域１２を貫通するように形成する。第１実施形態で用いたカバー膜１３はなくても良い。
【００５５】
次に、第２工程ＳＴ２において、第１実施形態ではゲート電極１６を埋め込んだが、第４実施形態においては、図２０（ｃ）（ｄ）に示すように、例えば酸化膜をダミーゲート電極４１として埋め込むようにしている。
【００５６】
次に、第３工程ＳＴ３において、図２０（ｅ）（ｆ）に示すように、第１実施形態と同様に素子領域以外のＳＯＩ領域１２を除去して、素子領域上のＳＯＩ領域１２のエッチバックを行ない、円柱状のダミーゲート電極４１の一部を露出させる。図２０（ｅ）に示すように、円柱状のダミーゲート電極４１の上半分と両端のダミーゲート電極４１の円周の１／４程が全て露出するような状態となっている。
【００５７】
次に、第４工程ＳＴ４において、図２１（ａ）〜（ｄ）に示すように、第１実施形態の場合と同様に、例えばシリコン窒化膜からなるゲート側壁膜１７を形成し、続いて、イオン注入技術などを用いて、燐、砒素、ホウ素などの不純物を注入することにより、ソース・ドレイン領域１８を形成する。続いて、酸化を行ないソース・ドレイン表面にエッチングストップ膜４２を形成する。
【００５８】
第５工程ＳＴ５においては、図２２（ａ）〜（ｄ）に示すように、多結晶シリコンからなるダミー層間膜４３を成膜して平坦化を行い、ダミーゲート電極４１の上面を露出させる。第１実施形態においては、シリコン窒化膜とシリコン酸化膜の積層の膜からなる層間膜２２を成膜したが、この第４実施形態では多結晶シリコンからなるダミー層間膜４３を成膜して平坦化を行ない、ダミーゲート電極４１の上面を露出させるようにしている。
【００５９】
次に、第６工程ＳＴ６において、図２３（ａ）〜（ｄ）に示すように、酸化膜からなるダミーゲート電極４１、多結晶シリコンからなるダミー層間膜４３、シリコン窒化膜からなるゲート側壁膜１７に対して選択的にエッチングを行なって、ダミーゲート電極４１の設けられていた箇所に相当するゲート形成部４４を開口する。このときに、ダミーゲート下部のＢＯＸ酸化膜１１も少し削れて研削部４５が形成される。この研削部４５が形成されないようにしたい場合には、第１工程ＳＴ１において穴１４を形成する際に、ＳＯＩ領域１２を貫通するまで開口させずに、穴１４の底部に5nm程度のＳＯＩ領域１２を残しておけばよい。
【００６０】
次に、第７工程ＳＴ７において、図２４（ａ）〜（ｄ）に示すように、ゲート形成部４４の側壁に、例えば、ハフニウム酸化膜を被覆し、チタン窒化膜を埋め込んで、ゲート形成部４４に例えばハフニウム酸化膜からなるゲート絶縁膜１５とチタン窒化膜からなるメタルのゲート電極１６を形成する。続いて、ゲート電極１６の上表面の酸化を行なって、ゲート電極１６の上部にチタン酸化膜からなるゲートキャップ膜４６を形成する。
【００６１】
次に、第８工程ＳＴ８において、図２５（ａ）〜（ｄ）に示すように、多結晶シリコンからなるダミー層間膜４３を除去する。続いて、第９工程ＳＴ９において、図２６（ａ）〜（ｄ）に示すように、エッチングストップ膜４２を除去した後にサリサイド技術を用いてソース・ドレイン上にＮｉＳｉ膜２１を形成する。このとき、チタン窒化膜からなるメタルのゲート電極１６は、チタン酸化膜からなるゲートキャップ膜４６により保護されているため、サリサイドプロセスにおける選択エッチングで除去されることはない。
【００６２】
次に、第１０工程ＳＴ１０において、図２７（ａ）〜（ｄ）に示すように、第１実施形態と同様に、シリコン窒化膜とシリコン酸化膜の積層の膜からなる層間膜２２を成膜し、ゲート電極１６の上面が露出するまで平坦化を行ない、その後に、リソグラフィー技術を用いて、例えば、チタン窒化膜とアルミニウムの積層膜からなる第２のゲート電極２３を形成する。
【００６３】
以上説明したように、ダマシンプロセスを用いる第４実施形態に係る半導体装置の製造方法の各工程を纏めて説明すると、半導体基板と酸化膜とＳＯＩ領域を積層した基層としてのＳＯＩ基板における前記ＳＯＩ領域を貫通させて前記基層の積層方向の直交方向に列状の複数の穴を穿設し、列状に穿設された複数の穴に酸化膜を埋め込んで柱状ダミーゲート電極を形成し、素子領域以外の前記ＳＯＩ領域を除去すると共に素子領域上の前記ＳＯＩ領域をエッチバックさせることにより前記柱状ダミーゲート電極の一部分を露出させ、一部分が露出させられた前記柱状ダミーゲート電極を取り囲むようにゲート側壁膜を形成し、続いて、不純物イオンを前記ＳＯＩ領域に注入することによりソース・ドレイン領域を形成した後、前記ソース・ドレイン領域表面を酸化させてエッチングストップ膜を形成し、前記柱状ダミーゲート電極および前記ゲート側壁膜の全体を多結晶シリコンで覆うことによりダミー層間膜を成膜した後に、上面を平坦化して前記ダミーゲート電極の上面を露出させ、前記ダミーゲート電極に対して選択的なエッチングを行なうことにより、ゲート形成部を開口させ、開口された前記ゲート形成部の底面および側壁にゲート酸化膜を被覆した後、金属膜を埋め込んでゲート電極を形成し、該ゲート電極の上面を酸化させてゲートキャップ膜を形成し、前記ダミー層間膜を除去した後、前記ソース・ドレイン領域表面の前記エッチングストップ膜を除去してから、サリサイド技術を用いて該ソース・ドレイン領域表面に金属膜を形成し、前記柱状ゲート電極およびゲート側壁膜の全体を覆うようにシリコン窒化膜とシリコン酸化膜の積層膜からなる層間膜を成膜し、前記柱状ゲート電極が露出するまで前記層間膜の上面を平坦化して層間膜、ゲート側壁膜、柱状ゲート電極の上面を平坦面として形成し、前記平坦面の前記柱状ゲート電極を橋絡して電気的に接続するように第２ゲート電極を形成するものである。
【００６４】
以上の各工程により、ダマシンゲート技術を用いた場合にも本発明の実施形態のピラードＦＥＴを形成することができる。以上、本発明の実施形態の範囲を逸脱しない範囲で、その他の種々のプロセスに変更することが可能である。
【００６５】
［第５実施形態］
本発明の実施形態の特徴は、平面で捉えたときのゲート電極１６の断面形状が、円、楕円、四角形を含む柱状であることと、隣接する柱状のゲート電極１６間をゲート側壁膜１７で埋め込むことによって自己整合的にダブルゲート構造のチャネル領域を形成することとの２点である。第１ないし第４実施形態においては、ピラードゲート電極の形状を全て円柱状であるものとして説明したが、本発明の実施形態はこれに限定されず、ピラードゲート電極の形状は柱状でありさえすればいかなる形状であっても良い。このピラードゲートの形状の種々の変形例を第５実施形態として説明する、第５実施形態においては、図２８（ａ）〜（ｆ）に示すように、第２のゲート電極２３が省略された状態での層間膜２２と柱状ゲート電極１６の平面形状をゲート側壁膜１７と共に例示している。
【００６６】
図２８（ａ）（ｂ）は柱状ゲート電極の平面形状が楕円である場合の例をそれぞれ示している。図２８（ａ）は、２つの楕円中心が柱状ゲート電極１６の並んでいる方向に平行に位置する場合を示し、図２８（ｂ）は、２つの楕円中心が柱状ゲート電極の並んでいる方向に直交する方向に位置する場合を示している。
【００６７】
図２８（ｃ）（ｄ）は柱状ゲート電極１６の平面形状が長方形である場合の例をそれぞれ示している。図１８（ｃ）は、各長方形の長辺が柱状ゲート電極１６の並んでいる方向に平行に位置する場合を示し、図２８（ｄ）は、各長方形の長辺が柱状ゲート電極１６の並んでいる方向に直交する方向に位置する場合を示している。
【００６８】
図２８（ｅ）（ｆ）は柱状ゲート電極１６の平面形状が正方形である場合の例をそれぞれ示している。図１８（ｅ）は、正方形の各辺が柱状ゲート電極１６の並んでいる方向に平行方向および直交方向に位置する場合を示し、図２８（ｆ）は、正方形の各辺が柱状ゲート電極１６の並んでいる方向に約４５度の角度で偏位している場合を示している。この図２８（ｆ）の柱状ゲート電極１６のさらなる変形として、図２８（ｆ）の正方形を菱形として菱形の並べられる位置を図中縦方向に長く配置するか、菱形の位置を柱状ゲート電極１６の並べられる方向に沿って図中横方向に長く配置するか、しても良い。
【００６９】
本発明の実施形態では、ＭＯＳＦＥＴにおいてチャネルを挟んでゲート電極を２つ形成した、いわゆるダブルゲート構造のひとつであるＦＩＮＦＥＴ（本発明者はこの構造をピラードゲートと称する）において、従来のＦＩＮＦＥＴではゲートパターンの合わせ余裕のために、ソース・ドレイン部に寄生抵抗の高い部分が生じていた問題を、この実施形態ではゲートパターンを形成後に自己整合的にＦＩＮ形状のチャネルを形成し、またゲートパターンの形状を工夫することにより、寄生抵抗の問題のないＦＩＮＦＥＴを形成できるようにした。
【図面の簡単な説明】
【００７０】
【図１】第１実施形態の半導体装置の（ａ）平面図、（ｂ）ｂ−ｂ線断面図、（ｃ）ｃ−ｃ線断面図、（ｄ）ｄ−ｄ線断面図である。
【図２】第１実施形態の半導体装置の製造方法におけるＳＴ１の（ａ）平面図（ｂ）ｂ−ｂ線断面図、ＳＴ２の（ｃ）平面図、（ｄ）ｄ−ｄ線断面図、ＳＴ３の（ｅ）平面図（ｆ）ｆ−ｆ線断面図、ＳＴ４の（ｇ）平面図、（ｈ）ｈ−ｈ線断面図、ＳＴ５の（ｉ）平面図、（ｊ）ｊ−ｊ線断面図である。
【図３】第１実施形態の製造方法におけるＳＴ６の（ａ）平面図、（ｂ）ｂ−ｂ線断面図、（ｃ）ｃ−ｃ線断面図、（ｄ）ｄ−ｄ線断面図である。
【図４】第１実施形態の製造方法におけるＳＴ７の（ａ）平面図、（ｂ）ｂ−ｂ線断面図、（ｃ）ｃ−ｃ線断面図、（ｄ）ｄ−ｄ線断面図である。
【図５】第１実施形態の製造方法におけるＳＴ８の（ａ）平面図、（ｂ）ｂ−ｂ線断面図、（ｃ）ｃ−ｃ線断面図、（ｄ）ｄ−ｄ線断面図である。
【図６】第１実施形態の製造方法におけるＳＴ９の（ａ）平面図、（ｂ）ｂ−ｂ線断面図、（ｃ）ｃ−ｃ線断面図、（ｄ）ｄ−ｄ線断面図である。
【図７】第１実施形態の製造方法におけるＳＴ１０の（ａ）平面図、（ｂ）ｂ−ｂ線断面図、（ｃ）ｃ−ｃ線断面図、（ｄ）ｄ−ｄ線断面図である。
【図８】第１実施形態の製造方法におけるＳＴ１１の（ａ）平面図、（ｂ）ｂ−ｂ線断面図、（ｃ）ｃ−ｃ線断面図、（ｄ）ｄ−ｄ線断面図である。
【図９】第１実施形態の製造方法の変形例における追加ＳＴの（ａ）平面図、（ｂ）ｂ−ｂ線断面図、（ｃ）ｃ−ｃ線断面図、（ｄ）ｄ−ｄ線断面図である。
【図１０】第２実施形態の製造方法におけるＳＴ１の（ａ）平面図（ｂ）ｂ−ｂ線断面図、ＳＴ２の（ｃ）平面図、（ｄ）ｄ−ｄ線断面図、ＳＴ３の（ｅ）平面図（ｆ）ｆ−ｆ線断面図、ＳＴ４の（ｇ）平面図、（ｈ）ｈ−ｈ線断面図である。
【図１１】第２実施形態の製造方法におけるＳＴ５の（ａ）平面図、（ｂ）ｂ−ｂ線断面図、（ｃ）ｃ−ｃ線断面図、（ｄ）ｄ−ｄ線断面図である。
【図１２】第２実施形態の製造方法におけるＳＴ６の（ａ）平面図、（ｂ）ｂ−ｂ線断面図、（ｃ）ｃ−ｃ線断面図、（ｄ）ｄ−ｄ線断面図である。
【図１３】第２実施形態の製造方法におけるＳＴ７の（ａ）平面図、（ｂ）ｂ−ｂ線断面図である。
【図１４】第２実施形態の製造方法におけるＳＴ８の（ａ）平面図、（ｂ）ｂ−ｂ線断面図、（ｃ）ｃ−ｃ線断面図、（ｄ）ｄ−ｄ線断面図である。
【図１５】第２実施形態の製造方法におけるＳＴ９の（ａ）平面図、（ｂ）ｂ−ｂ線断面図、（ｃ）ｃ−ｃ線断面図、（ｄ）ｄ−ｄ線断面図である。
【図１６】第３実施形態の製造方法におけるＳＴ４の（ａ）平面図、（ｂ）ｂ−ｂ線断面図である。
【図１７】第３実施形態の製造方法におけるＳＴ５の（ａ）平面図、（ｂ）ｂ−ｂ線断面図、（ｃ）ｃ−ｃ線断面図、（ｄ）ｄ−ｄ線断面図である。
【図１８】第３実施形態の製造方法におけるＳＴ６の（ａ）平面図、（ｂ）ｂ−ｂ線断面図、（ｃ）ｃ−ｃ線断面図、（ｄ）ｄ−ｄ線断面図である。
【図１９】第３実施形態の製造方法におけるＳＴ７の（ａ）平面図、（ｂ）ｂ−ｂ線断面図、（ｃ）ｃ−ｃ線断面図、（ｄ）ｄ−ｄ線断面図である。
【図２０】第４実施形態の製造方法におけるＳＴ１の（ａ）平面図（ｂ）ｂ−ｂ線断面図、ＳＴ２の（ｃ）平面図、（ｄ）ｄ−ｄ線断面図、ＳＴ３の（ｅ）平面図（ｆ）ｆ−ｆ線断面図である。
【図２１】第４実施形態の製造方法におけるＳＴ４の（ａ）平面図、（ｂ）ｂ−ｂ線断面図である。
【図２２】第４実施形態の製造方法におけるＳＴ５の（ａ）平面図、（ｂ）ｂ−ｂ線断面図である。
【図２３】第４実施形態の製造方法におけるＳＴ６の（ａ）平面図、（ｂ）ｂ−ｂ線断面図である。
【図２４】第４実施形態の製造方法におけるＳＴ７の（ａ）平面図、（ｂ）ｂ−ｂ線断面図である。
【図２５】第４実施形態の製造方法におけるＳＴ８の（ａ）平面図、（ｂ）ｂ−ｂ線断面図である。
【図２６】第４実施形態の製造方法におけるＳＴ９の（ａ）平面図、（ｂ）ｂ−ｂ線断面図である。
【図２７】第４実施形態の製造方法におけるＳＴ１０５の（ａ）平面図、（ｂ）ｂ−ｂ線断面図である。
【図２８】第５実施形態の半導体装置における柱状ゲート電極１６の種々の平面形状であり、電極配列方向に対して（ａ）横長楕円、（ｂ）縦長楕円、（ｃ）横長の長方形、（ｄ）縦長長方形、（ｅ）正方形、（ｆ）４５度偏位正方形のそれぞれ平面図である。
【図２９】従来の半導体装置の平面図である。
【符号の説明】
【００７１】
１０  半導体基板
１１  ＢＯＸ酸化膜
１２  ＳＯＩ領域
１６  柱状ゲート電極
１７  ゲート側壁
１８  ソース・ドレイン領域
１９  チャネル領域
２３  第２ゲート電極
２５  半導体装置
【図１】
2008066562.tif 000003
【図２】
2008066562.tif 000004
【図３】
2008066562.tif 000005
【図４】
2008066562.tif 000006
【図５】
2008066562.tif 000007
【図６】
2008066562.tif 000008
【図７】
2008066562.tif 000009
【図８】
2008066562.tif 000010
【図９】
2008066562.tif 000011
【図１０】
2008066562.tif 000012
【図１１】
2008066562.tif 000013
【図１２】
2008066562.tif 000014
【図１３】
2008066562.tif 000015
【図１４】
2008066562.tif 000016
【図１５】
2008066562.tif 000017
【図１６】
2008066562.tif 000018
【図１７】
2008066562.tif 000019
【図１８】
2008066562.tif 000020
【図１９】
2008066562.tif 000021
【図２０】
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【図２１】
2008066562.tif 000023
【図２２】
2008066562.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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