(57)【要約】【課題】    本発明の目的は、III族窒化物からなるパワーステージを、負荷に集積し、負荷とパワーステージの間の距離を最小化することにある。【解決手段】    負荷は、パワーステージを直接制御するためのＰＷＭステージを備える。【選択図】    図３
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【特許請求の範囲】
【請求項１】
III族窒化物パワースイッチを有するパワーステージと、
このパワーステージの動作を制御するドライバステージと、
前記ドライバステージの動作制御のための信号を送信するドライバステージ制御回路を有し、前記パワーステージの動作のための電力を入力するべく前記パワーステージに接続された負荷ステージとを備えるパワー管理装置。
【請求項２】
前記パワースイッチがハーフブリッジ接続された、請求項１記載のパワー管理装置。
【請求項３】
前記パワースイッチがデプレッション型デバイスである、請求項２記載のパワー管理装置。
【請求項４】
前記ドライバステージが、前記パワースイッチの１つを駆動するためにハーフブリッジ接続されたIII族窒化物の第１対スイッチと、
前記パワースイッチのもう１つを駆動するためにハーフブリッジ接続されたIII族窒化物の第２対スイッチとを備えている、請求項２記載のパワー管理装置。
【請求項５】
前記第１対スイッチ並びに前記第２対スイッチがエンハンスメント型スイッチである、請求項４記載のパワー管理装置。
【請求項６】
前記第１対スイッチ並びに前記第２対スイッチがデプレッション型スイッチである、請求項４記載のパワー管理装置。
【請求項７】
前記ドライバステージ制御回路がパルス幅変調信号を発信する、請求項５記載のパワー管理装置。
【請求項８】
前記ドライバステージ制御回路がパルス幅変調信号を発信する、請求項６記載のパワー管理装置。
【請求項９】
前記ドライバステージ制御回路がパルス幅変調信号を発信する、請求項１記載のパワー管理装置。
【請求項１０】
前記パワーステージ及び前記ドライバステージが共通のダイに形成される、請求項１記載のパワー管理装置。
【請求項１１】
前記パワーステージの出力電圧が設定範囲外になる時、前記信号が発信される、請求項１記載のパワー管理装置。
【請求項１２】
前記信号が負荷特定条件により発信される、請求項１記載のパワー管理装置。
【請求項１３】
前記負荷特定条件が前記負荷の瞬時温度を備えている、請求項１２記載のパワー管理装置。
【請求項１４】
前記負荷特定条件が前記負荷の速度を備えている、請求項１２記載のパワー管理装置。
【請求項１５】
前記負荷ステージがマイクロプロセッサを備えている、請求項１記載のパワー管理装置。
【請求項１６】
前記負荷ステージがメモリデバイスを備えている、請求項１記載のパワー管理装置。
【請求項１７】
モノリシック半導体ダイと、
III族窒化物の第１パワー半導体デバイス、及び、この第１パワー半導体デバイスに出力接点を有しながらハーフブリッジ接続された、III族窒化物の第２パワー半導体デバイスと、
前記第１パワー半導体デバイスに動作的に接続された、第１ドライバハーフブリッジと、
前記第２パワー半導体デバイスに動作的に接続された、第２ドライバハーフブリッジとを備えるパワー管理装置。
【請求項１８】
前記第１ドライバハーフブリッジ並びに前記第２ドライバハーフブリッジが、それぞれ１対のエンハンスメント型III族窒化物スイッチを備えている、請求項１７記載のパワー管理装置。
【請求項１９】
前記第１ドライバハーフブリッジ並びに前記第２ドライバハーフブリッジが、それぞれ１対のデプレッション型III族窒化物スイッチを備えている、請求項１７記載のパワー管理装置。
【請求項２０】
前記第１ドライバハーフブリッジが、レベルシフトキャパシタを備えているレベルシフタに接続され、前記キャパシタが前記モノリシック半導体ダイの表面に形成された、請求項１７記載のパワー管理装置。
【請求項２１】
前記出力接点が、前記第１ドライバハーフブリッジ及び前記第２ドライバハーブブリッジの動作のために、信号を送信するドライバ制御回路を備えている負荷ステージに接続された、請求項１７記載のパワー管理装置。
【請求項２２】
前記ドライバステージ制御回路がパルス幅変調信号を発信する、請求項２１記載のパワー管理装置。
【請求項２３】
前記パワーステージの出力電圧が設定範囲外になる時、前記信号が発信される、請求項２１記載のパワー管理装置。
【請求項２４】
前記信号が負荷特定条件により発信される、請求項２１記載のパワー管理装置。
【請求項２５】
前記負荷特定条件が前記負荷の瞬時温度を備えている、請求項２４記載のパワー管理装置。
【請求項２６】
前記負荷特定条件が前記負荷の速度を備えている、請求項２４記載のパワー管理装置。
【請求項２７】
さらに負荷ステージを備え、この負荷ステージ及び前記モノリシック半導体ダイが集積されている、請求項１７記載のパワー管理装置。
【請求項２８】
前記負荷ステージがマイクロプロセッサを備えている、請求項２７記載のパワー管理装置。
【請求項２９】
前記負荷ステージがメモリデバイスを備えている、請求項２７記載のパワー管理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワー管理装置、特にIII族窒化物モノリシック集積パワーコンバータに関する。
【０００２】
III族窒化物パワーデバイスを含むIII族窒化物デバイスとは、２次元電子ガスよりなる伝導チャネルを有する、III族窒化物へテロ接合を備えている半導体デバイスに関する。III族窒化物へテロ接合は、それぞれがInAlGaN半導体合金からなっている２つのヘテロ接合体を備えている。
【０００３】
本発明は、半導体ドライバ、特に、複数のIII族窒化物パワーデバイス及びドライバを用いる、新規な集積回路に関する。
【背景技術】
【０００４】
集積回路（ＩＣ）は、複数のシリコンデバイスが共通のチップ若しくはダイに形成されることでよく知られている。例えば、同期整流パワーＭＯＳＦＥＴと、制御パワーＭＯＳＦＥＴと、これらのパワーＭＯＳＦＥＴのためのドライバとを用いている、バック（降圧）コンバータのような、ある種の回路を集積することは困難である。特に、シリコンでは、デバイスサイズと、相互接続と、高電圧デバイス及び低電圧デバイス及びこれらのドライバを単一シリコンダイに集積する必要性とがあるために困難である。レイアウトに限界があるために、パワーデバイスとそのプレドライバの間の接続は、相対的に長く、直線ではなく、所望としない寄生素子を導く。
【０００５】
特にＡＣ−ＤＣ若しくはＤＣ−ＤＣコンバータ用の、パワー半導体、そのドライバ及び受動回路部品から構成される、基板の面積が小さくかつ低コストの集積回路を提供することは強く望まれている。寄生インピーダンス、特にデバイスレイアウト及び相互接続が原因の寄生インダクタンスを低減することによって、このようなデバイスの性能を改良することも望まれている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明によれば、パワーステージはIII族窒化物からなっている半導体に形成し、直接負荷に取り付けるか若しくは負荷にできるだけ近づけて実装するかして、好適に負荷に集積し、負荷とパワーステージの間の距離を最小化にする。
【課題を解決するための手段】
【０００７】
III族窒化物パワーステージと負荷が近くにあると、従来技術に見られる、長いリード線及び配線による寄生インダクタンスが低減し、従って、回路の全性能が改善する。III族窒化物パワーステージに、フリップチップ実装のための銅バンプのようなバンプを使用すると、ワイヤボンドを低減若しくは排除し、さらには、寄生抵抗及びインダクタンスを低減する。例えば、パワーステージは、負荷用のパッド上、あるいは、負荷に実装されたプリント基板のパッド上に、フリップチップ実装されるとよい。
【０００８】
本発明によれば、負荷は、パワーステージを動作させるべく固有の回路を備えるよう変更するとよい。従って、負荷は、ＰＷＭドライバ等の回路の必要性を排除したパワーステージを動作させるとよい。例えば、プロセッサのような負荷は、ＰＷＭステージに負荷必要条件を送る代わりに、パワーステージを直接制御するためのＰＷＭドライバを備えているとよい。
【０００９】
他の変形例では、パワーステージは物理的に負荷を集積され、外部のＰＷＭドライバ等のドライバから駆動されるとよい。
【００１０】
本発明には、次の理由による利点がある。シリコンデバイスのような電導が垂直方向のＰＮ接合型デバイスは、負荷の電力必要条件を効率的に満足させることができるが、電導が垂直方向のデバイスは、プロセッサのような負荷と集積させることが困難である。電導が水平方向のＰＮ接合型パワーデバイスは、集積させることができるが、水平方向の電流密度が限られているため、プロセッサのような負荷の電力必要条件を効率的に満足させることができない。さらには、従来のデバイスは、動作時にかなり大量の発熱があり、負荷に熱負荷をかけるので、好ましくない。
【００１１】
III族窒化物パワーデバイスは、高温で動作でき、水平方向であり、従って、プロセッサと集積させることができ、プロセッサの電力必要条件を満足させることもできる。さらには、III族窒化物パワーデバイスは出力容量に対して面積を取らず、その結果、プロセッサのような負荷上に直接若しくは大変近くに、例えばプロセッサ用に使用される同じ基板上に、容易に実装した、III族窒化物パワーデバイスを得ることが可能である。さらには、III族窒化物パワーデバイスは、高周波で動作させることができる。そこで、出力ステージのインダクタ及びキャパシタのような、パワーステージに使用される受動素子のサイズを小さくでき、パワーステージ及び負荷とともに受動素子を集積できる。さらに、III族窒化物デバイスはあまり帯電しない。以上の理由により、従来のプロセッサにIII族窒化物パワーステージを集積すれば、従来技術には見られない大きな利点を提供する。
【００１２】
本発明によれば、横方向のＩＣは基板に形成され、複数の、III族窒化物パワースイッチングデバイス、そのプレドライバ、及び所望に応じて、ゲートドライブキャパシタのような受動素子を備えているパワーステージを、短い直線のコンダクタによってデバイス表面上に相互接続され、平行に離隔され、細長く配置されたソース、ゲート、ドレインを有する、III族窒化物のシングルへテロ接合構造体上に形成する。III族窒化物の横方向デバイスを使用すると、III族窒化物パワースイッチと、単純な絶縁井戸構造等により離れて配置された、そのドライバスイッチのレイアウトを効率的にする。
【００１３】
目的の構造は、例えば、携帯電話や他の電子装置に使用される、ＤＣ−ＤＣコンバータ、特に、入力バッテリー電圧を入力し、他の回路に供給する電力として、調整され降圧された出力電圧を出力する、バックコンバータのような、どんな所望する回路も形成するべくモノリシックに集積される。
【００１４】
本発明によれば、従来どおり、相互接続され、間の接点は出力インダクタ及びキャパシタに接続された、制御スイッチ及び同期スイッチを備えているバックコンバータが形成されるが、制御スイッチ及び同期スイッチにゲート制御信号を供給する、そのドライバ即ちプレドライバは、それぞれ１個のチップに、パワーデバイスに使用される、同じソース、ゲート、ドレイン領域の延長上に形成される。プレドライバ用のレベルシフタも、モノリシックチップに集積されるとよい。以上により、プレドライバとパワースイッチの間の寄生素子を完全に低減するデバイスのためのシンプルなレイアウトは可能となる。
【００１５】
本発明によるデバイスは、コストを低減するとともに、回路基板の面積を小さくする。制御スイッチ、同期スイッチ及びそのドライバを集積すると、個別に形成した極小パーツにかかる実装及び処理コストに比べ、実装及び処理コストを低減することが可能になる。
【００１６】
さらに、制御スイッチ、同期スイッチ及びそれらのドライバの間を適切に接続して、寄生インダクタンスを実質的に排除することにより、デバイスの性能は改善される。
【００１７】
プレドライバ側の利点として、デバイスは高速で、電力損失に関する低熱損失係数Ｑ及び低抵抗Ｒのまま、コストは大変小さく、性能は改善される。さらには、プレドライバとその各パワースイッチの間の寄生インピーダンスを大きく低減する。
【００１８】
パワースイッチとともにプレドライバが製造される間、同じオーブン温度下で、プレドライバ特性はよく整合され、デッドタイムは最適化されるという利点も得られる。さらに、デバイスの微調整は同じオーブン温度で行われる。
【００１９】
通常、集積チップはヒートシンク等にパッケージされ、実装されるとよい。ドライバを駆動するマイクロプロセッサチップは同じパッケージ若しくは近くに配置されるとよい。
【００２０】
本発明の他の特徴及び利点については、添付の図面に基づき以下に説明する。
【発明を実施するための最良の形態】
【００２１】
図１に示す、従来のパワー管理装置は、パワーステージ１０と、このパワーステージ１０の動作を制御するべくパワーステージ１０に接続されたドライバステージ１２と、ドライバステージ１２の動作を制御するべくドライバステージ１２に接続されたパルス幅変調（ＰＷＭ）ステージ１４と、パワーステージ１０から電力を入力するべくパワーステージ１０に接続された負荷ステージ１６とを備えている。
【００２２】
従来の装置においては、負荷ステージ１６への適当な電力供給を維持するべく、ＰＷＭステージ１４はドライバステージ１２を動作させるために所定の条件を使用する。例えば、パワーステージ１０の出力における所定電圧レベルは、負荷ステージ１６へより多くの電力を供給するべく、ドライバステージ１２が、パワーステージ１０を動作させるべきか否かを決定づけるように使用される。ＰＷＭステージ１４の動作のために使われる所定値は、設定された所定値を超える負荷ステージ１６の瞬時過渡必要条件に対応してはいない。例えば、負荷ステージ１６は、所定値を超えるより多くの電力のための過渡必要条件を満たすプロセッサであるとよい。そこで、プロセッサの動作は、ＰＷＭステージ１４の動作を限定する所定値によって限定されるとよい。
【００２３】
さらに、従来の装置においては、ＰＷＭステージ１４は、負荷ステージ１６の外側に配置され、配線のような同様な方法で接続される必要がある。そこで、例えば、所定値の変化に基って、負荷による一瞬の電力必要性、例えばパワーステージ１０の出力における突然の電圧損失による瞬間的な電力欠損に応答時間を限定できる、寄生インダクタンスのような寄生素子が発生する。
【００２４】
図２において、ＰＷＭステージ１４と負荷ステージ１６は、配線若しくは他のパッケージ要素による、寄生インダクタンスのような寄生素子を低減するために集積される。それによって、パワー管理装置の動作スピードは改善される。
【００２５】
本発明によれば、ＰＷＭステージ１４は、例えばパワーステージ１０の出力の所定値に応答できるだけではなく、負荷ステージ１６からの電力への過渡要求に応答することもできる。例えば、負荷ステージ１６は、過熱を回避するパワーステージ１０の出力における低電圧にもかかわらず、ＰＷＭステージ１４がドライバステージ１２へ信号を送ることを停止するよう指令を出すとよい。反対に、負荷ステージ１６は、所定値を満たす、パワーステージ１０の出力における電圧を得ているにもかかわらず、ＰＷＭステージ１４がドライバステージ１２へ信号を送るよう指令を出し動作させるとよい。例えば、負荷ステージ１６がプロセッサの場合、予期される過渡の「処理中の仕事」に対する十分な電力供給を確実なものにするために、パワーステージ１０の出力において必要な電圧を得ているにもかかわらず、負荷ステージ１６はＰＷＭステージ１４へ、ＰＷＭステージ１４はドライバステージ１２へ、信号を送る。従って、負荷ステージ１６の速度は増加する。
【００２６】
図３に示す、本発明によるパワー管理装置は、負荷ステージ１６への電力供給を制御するためのパワースイッチを含むパワーステージ１０を備えている。本発明によれば、パワーステージ１０は、ハーフブリッジ接続され、ＤＣ−ＤＣバックコンバータにおいて動作するべく好適にそれぞれが選択される、２つのIII族窒化物のパワースイッチ１８及び２０を備えている。従って、高圧側Ｖ＋とハーフブリッジの出力接点Ｖｓの間に直列接続されているIII族窒化物のパワースイッチ１８は制御スイッチであり、出力接点ＶｓとグラウンドＧの間に直列接続されているIII族窒化物のパワースイッチ２０は同期スイッチである。
【００２７】
ドライバステージ１２は、ドライブ信号を送るべく制御スイッチ１８のゲートに接続されている高圧側ドライバと、ドライブ信号を送るべく同期スイッチ２０のゲートに接続されている低圧側ドライバとを備えている。高圧側ドライバは、ハーフブリッジ接続された１対の高圧側ドライバスイッチ２２及び２２'を備え、この１対のスイッチの出力は、ドライブ信号を送るべく制御スイッチ１８のゲートに接続されている。低圧側ドライバは、ハーフブリッジ接続された１対の低圧側ドライバスイッチ２４及び２４'を備え、この１対のスイッチの出力は、ドライブ信号を送るべく同期スイッチ２０のゲートに接続されている。高圧側のドライバスイッチ２２'は、ハーフブリッジ接続した高圧側ドライバにおける低圧側スイッチであり、低圧側のドライバスイッチ２４'は、ハーフブリッジ接続した低圧側ドライバにおける低圧側スイッチである。高圧側ドライバは、レベルシフタ２６を用いてレベルシフトされる。従って、本発明の好適実施例によれば、ブートストラップキャパシタ２８は、制御スイッチ１８に必要なゲートチャージを供給するべく供給される。従来の装置のように、ブートストラップダイオード３０は、制御スイッチ１８がオフで、出力接点ＶｓがグラウンドＧと同等であるとき、ブートストラップキャパシタ２８を充電する。
【００２８】
制御スイッチ１８、同期スイッチ２０、ドライバスイッチ２２、２２'、２４、２４'は、それぞれ、ドレイン電極、ソース電極、ゲート電極を備えている。表１には、各スイッチと、ドレイン電極、ソース電極、ゲート電極との対応関係が示されている。
【表１】
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【００２９】
図３に示すように、負荷ステージ１６は、ドライバステージ１２に制御信号を送るべくドライバステージ１２に接続されたＰＷＭステージ１４を備えている。
【００３０】
本発明によれば、高圧側のドライバスイッチ２２及び２２'と、低圧側のドライバスイッチ２４及び２４'は、ともにIII族窒化物よりなるスイッチである。制御スイッチ１８、同期スイッチ２０、ドライバスイッチ２２、２２'、２４、２４'の各スイッチは、エンハンスメント型デバイス若しくはデプレッション型デバイスでのどちらでもよいが、好適実施例では、パワーステージ１０の制御スイッチ１８及び同期スイッチ２０はデプレッション型デバイスであり、ドライバスイッチ２２、２２'、２４、２４'はエンハンスメント型デバイスである。ドライバスイッチ２２、２２'、２４、２４'はデプレッション型デバイスであってもよい。
【００３１】
本発明による装置は、バックコンバータ回路について説明しているが、ＤＣ−ＤＣ若しくはＡＣ−ＤＣ、バック若しくはブーストコンバータ回路であってもよい。
【００３２】
本発明の、代表的な実施例における出力接点Ｖｓは、従来どおり、出力接点Ｖｓと直列接続された出力インダクタ３５と、出力インダクタ３５とグラウンドＧの間に接続された出力キャパシタ３７とを備えている出力回路に接続されているとよい。従って、代表的な実施例においては、出力電力は、出力インダクタ３５と出力キャパシタ３７の間の接点を介して負荷ステージ１６に供給される。
【００３３】
従来、高圧側ドライバ及び低圧側ドライバは、別々にパッケージ及び実装され、長い接続線を介して、それぞれ対応するパワースイッチに接続される。
【００３４】
本発明によれば、高圧側ドライバ、低圧側ドライバ、制御スイッチ１８及び同期スイッチ２０は、共通のモノリシック半導体ダイに集積される。所望に応じて、レベルシフタ２６、ブートストラップキャパシタ２８及びブートストラップダイオード３０のような受動素子は、共通のダイに集積される。図４、図５Ａ及び図５Ｂは、本発明によるモノリシック半導体ダイの実施例を示す。        
【００３５】
図４及び図５Ａにおいて、図３における符号と同じ符号は、同じ回路構成素子を示す。図５Ａに示すように、基本的なチップは、シリコンよりなる基板４０を備えている。従来のAlNのような遷移層４１は、シリコンの基板４０の上に配置され、窒化ガリウム（GaN）層４２を形成する。AlGaN層４３は４２の上に形成され、２次元電子ガス（２ＤＥＧ）４４よりなるキャリア高伝導域を有するヘテロ接合部を形成する。ダイは、他の技術により、他の材料からなっていてもよく、III族窒化物デバイスの異なるデバイスを形成する。
【００３６】
図４及び図５Ｂに示すように、絶縁体即ちバリア５０は、ダイに形成され、少なくともGaN層４２の深さまで延び、絶縁体５０の左側に制御デバイス「井戸」を、右側にパワーデバイス表面を形成する。特に、トレンチがAlGaN層４３に形成され、２ＤＥＧ４４を不連続にすることによって制御デバイス井戸を電気的に絶縁にさせる絶縁体５０で満たされるとよい。好適には、トレンチはGaN層４２にまで延びる。図４に示すように、複数の等間隔で並列に配置された電極は、チップの表面を横断して形成され、絶縁体５０によって不連続となるとよい。さらには、同様の概念を用いて、制御スイッチ１８、同期スイッチ２０、ドライバスイッチ２２、２２'、２４、２４'は、互いに絶縁状態にあるとよい。特に、好適にAlGaN層４３を貫通して延び絶縁体５０で満たされたトレンチは、２ＤＥＧ４４を不連続にし、従って、制御スイッチ１８、同期スイッチ２０、ドライバスイッチ２２、２２'、２４、２４'のスイッチを電気的に絶縁にさせるべく、図示されるこれらのスイッチ間に供給されるとよい。
【００３７】
次に、図４に示すように、図３の所望する回路を形成するべく、短いワイヤボンド３９が用いられる。あるいは、フリップチップ実装のための導電性ビア及びバンプ接続を用いることも可能である。
【００３８】
図５Ａに示すように、共通のダイにブートストラップキャパシタ２８を集積させることも可能である。従って、シリコンよりなる基板４０の底部にある電導層６０、６１、絶縁層６２、６３及び最下電導層６４、６５は、電導層６０、絶縁層６２及び最下電導層６４がブートストラップキャパシタ２８を形成するように用いられる。
【００３９】
ブートストラップキャパシタ２８は、図４における共通のダイ表面若しくはデバイスの外部パッケージ上にも集積することができる。
【００４０】
図４及び図５Ａにおける様々な相互接続が、共通のダイ本体を介して少なくとも部分的にビアによって形成されるとよい。
【００４１】
図４及び図５Ａの構造は、本発明による、ドライバステージ１２及びパワーステージ１０を備えるパワーブロックを定義する。例えば負荷ステージ１６として機能するマイクロプロセッサは、ドライバスイッチ２２、２２'、２４、２４'のゲートを動作させるために、適切にＰＷＭステージ等を制御するべく接続される。パワーブロックは、できるだけチップに近づけるか若しくはチップに並べて、プロセッサチップ若しくはプロセッサモジュール上に実装されるとよい。このようにして、これまで説明してきた利点が実現される。
【００４２】
III族窒化物のパワースイッチである、制御スイッチ１８、同期スイッチ２０、ドライバスイッチ２２、２２'、２４、２４'がモノリシックに形成されたことによる利点は、その製造法が簡単なことである。特に、III族窒化物のヘテロ接合パワー半導体デバイスは、２ＤＥＧを介して電導性を持つ利点があるために、III族窒化物のシングルへテロ接合は、制御スイッチ１８、同期スイッチ２０、ドライバスイッチ２２、２２'、２４、２４'の全スイッチの活性域の基礎として使われるとよい。これらのスイッチの絶縁は比較的単純でもある。さらに、各スイッチの出力容量、スイッチング周波数及び降伏特性は、デバイスの、ドレイン電極、ソース電極、ゲート電極間の関係を用いることでシンプルな設計が可能である。従って、例えば、同期スイッチ２０のような、大きい送電容量を要求するスイッチはより多くの能動セルを有することができるが、ドライバスイッチ２２、２２'、２４、２４'のような、小さい送電容量を要求するスイッチはより少ない能動セルしか有することができない。能動セル数は比較的簡単に設計できるので、本発明によるモノリシックデバイスを得るためには、III族窒化物のスイッチの集積は、複雑にしない方が有利である。
【００４３】
図６に示すように、従来のパワー管理装置において、パワーステージ１００と、例えばＰＣにおけるＣＰＵのようなプロセッサでもよい、負荷１１０の間には、装置の速度及び効率性を低減させる寄生素子を導く、複数のループを備えている。装置は、寄生抵抗及び寄生インダクタンスをそれぞれ有している、出力キャパシタループ１３０、セラミックバルクキャパシタループ１４０、ＣＰＵソケット下部ループ１５０を備えているかもしれない。さらに、装置は、ワイヤボンディング、ＰＣＢトレース、半田等パッケージングによるＰＣＢ寄生素子１７０を備えているかもしれない。従って、例えば、約３００ＫＨｚのスイッチング周波数において、出力インダクタであるとよい出力インダクタンスループ１２０は、ｄｉ／ｄｔを３５０Ａ／μｓ未満に低減でき、電解キャパシタであるとよい出力キャパシタループ１３０は、ｄｉ／ｄｔを１００Ａ／μｓ未満に低減でき、セラミックバルクキャパシタループ１４０は、ｄｉ／ｄｔを４００Ａ／μｓ未満に低減でき、セラミックキャパシタを有する、ＣＰＵソケット下部ループ１５０は、ｄｉ／ｄｔを１２００Ａ／μｓに低減できる。さらに、装置は、ＣＰＵソケット等の、さらに装置に寄生素子を導くかもしれない、負荷１１０のコネクタによる寄生ループ１６０を備えている。
【００４４】
図７Ａに示すように、本発明によるパワーステージ１００は、スイッチング周波数を約７５ＭＨｚに増加させることができ、代わりに出力インダクタンスループ１２０のインダクタンスを低減することができ、それによってｄｉ／ｄｔを約１５００Ａ／μｓに増加させることができる。あるいは、図７Ｂに示すように、スイッチング周波数を約２０ＭＨｚに増加させることができ、出力インダクタンスループ１２０のインダクタンスを低減することができ、それによってｄｉ／ｄｔを６０００Ａ／μｓに増加させることができる。特に、図７Ｃに示すように、間の距離を短くするべく、負荷１１０のできるだけ近くにパワーステージ１００を配置することによって、寄生素子における、さらなる低減を達成することができる。例えば、寄生素子を低減し、スイッチング周波数を増加させるべく、パワーステージ１００は負荷１１０とともに集積でき、その結果、受動素子サイズの縮小及び効率性の増大が起こる。
【００４５】
本発明は、実施例に基づき説明してきたが、特許請求の範囲を逸脱しない限り、当業者により、他の変形例も可能である。本発明は、明細書における実施例に限定されるものではない。
【図面の簡単な説明】
【００４６】
【図１】従来のパワー管理装置のブロック図である。
【図２】本発明によるパワー管理装置のブロック図である。
【図３】本発明によるパワー管理装置の１実施例の回路図である。
【図４】本発明による、パワーステージ及びドライバステージを備えているIII族窒化物の集積半導体デバイスの概略平面図である。
【図５Ａ】図４における５Ａ−５Ａ線による横断面図である。
【図５Ｂ】図４における５Ｂ−５Ｂ線による横断面図である。
【図６】パワーステージとプロセッサを伴う従来の装置の図である。
【図７Ａ】本発明による、寄生インダクタンスのような寄生素子を取り除いた図である。
【図７Ｂ】本発明による、寄生インダクタンスのような寄生素子を取り除いた図である。
【図７Ｃ】本発明による、寄生インダクタンスのような寄生素子を取り除いた図である。
【符号の説明】
【００４７】
１０：パワーステージ
１２：ドライバステージ
１４：パルス幅変調（ＰＷＭ）ステージ
１６：負荷ステージ
１８：制御スイッチ
２０：同期スイッチ
２２：高圧側のドライバスイッチ
２２'：高圧側のドライバスイッチ
２４：低圧側のドライバスイッチ
２４'：低圧側のドライバスイッチ
２６：レベルシフタ
２８：ブートストラップキャパシタ
３０：ブートストラップダイオード
３５：出力インダクタ
３７：出力キャパシタ
３９：ワイヤボンド
４０：基板
４１：遷移層
４２：GaN層
４３：AlGaN層
４４：２次元電子ガス
５０：絶縁体
６０：電導層
６１：電導層
６２：絶縁層
６３：絶縁層
６４：最下電導層
６５：最下電導層
１００：パワーステージ
１１０：負荷
１２０：出力インダクタンスループ
１３０：電解キャパシタループ
１４０：セラミックバルクキャパシタループ
１５０：ＣＰＵソケット下部ループ
１６０：寄生ループ
１７０：ＰＣＢ寄生素子
Ｖｓ：出力接点
【図１】
2008187167.tif 000004
【図２】
2008187167.tif 000005
【図３】
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【図４】
2008187167.tif 000007
【図５Ａ】
2008187167.tif 000008
【図５Ｂ】
2008187167.tif 000009
【図６】
2008187167.tif 000010
【図７Ａ】
2008187167.tif 000011
【図７Ｂ】
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【図７Ｃ】
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【手続補正書】
【提出日】平成20年2月7日(2008.2.7)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
2008187167.tif 000017
【図５Ａ】
2008187167.tif 000018
【図５Ｂ】
2008187167.tif 000019
【図６】
2008187167.tif 000020
【図７Ａ】
2008187167.tif 000021
【図７Ｂ】
2008187167.tif 000022
【図７Ｃ】
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【外国語明細書】
2008187167000001.pdf