(57)【要約】      （修正有）【課題】別途にメッキ引込線を設計しないで、メッキ厚みの偏差が少ない電解錫メッキ方式により微細バンプを形成する。コイニング工程が省略され回路の密集度が高くなりメッキ引込線が残留せず電気的特性を向上させる。【解決手段】バンプパッドを含む第１回路パターンが一面に形成され、第１回路パターンと電気的に繋がる第２回路パターンが他面に形成されて、バンプパッドが露出されるように一面に絶縁層が選択的にコーティングされたコア基板において、バンプパッドにバンプを形成してパッケージ基板を製造する方法であって、（ａ）コア基板の他面に伝導性レイヤーを蒸着する段階と、（ｂ）伝導性レイヤーにメッキレジストをコーティングする段階と、（ｃ）伝導性レイヤーに電源を印加してバンプパッドに電解メッキ層を蒸着してバンプを形成する段階と、及び（ｄ）メッキレジスト及び伝導性レイヤーを除去する。【選択図】図１
2008004924.tif 000002
【特許請求の範囲】
【請求項１】
バンプパッドを含む第１回路パターンが一面に形成され、前記第１回路パターンと電気的に繋がる第２回路パターンが他面に形成されて、前記バンプパッドが露出されるように一面に絶縁層が選択的にコーティングされたコア基板において、前記バンプパッドにバンプを形成してパッケージ基板を製造する方法であって、
（ａ）前記コア基板の他面に伝導性レイヤーを蒸着する段階と、
（ｂ）前記伝導性レイヤーにメッキレジストをコーティングする段階と、
（ｃ）前記伝導性レイヤーに電源を印加して前記バンプパッドに電解メッキ層を蒸着して前記バンプを形成する段階と、及び
（ｄ）前記メッキレジスト及び前記伝導性レイヤーを除去する段階と、
を含むパッケージ基板製造方法。
【請求項２】
前記バンプパッドの表面には、錫（Ｓｎ）を含む無電解メッキ層がコーティングされることを特徴とする請求項１に記載のパッケージ基板製造方法。
【請求項３】
前記電解メッキ層及び前記無電解メッキ層は、金（Ａｕ）、錫（Ｓｎ）、Ｓｎ−Ｐｂ合金、Ｓｎ−Ａｇ合金、Ｓｎ−Ｃｕ合金、Ｓｎ−Ｚｎ合金及びＳｎ−Ｂｉ合金からなる群から選択される一つ以上を含むことを特徴とする請求項２に記載のパッケージ基板製造方法。
【請求項４】
前記第２回路パターンにはソルダボールパッドが含まれ、前記コア基板の他面には前記ソルダボールパッドが露出されるように絶縁層が選択的にコーティングされて、前記段階（ｄ）の以後に、
（ｅ）前記ソルダボールパッドにソルダボールを結合し、前記コア基板の一面に電子素子を実装して前記バンプと電気的に繋がるようにする段階をさらに含む請求項１に記載のパッケージ基板製造方法。
【請求項５】
前記絶縁層は
（ａ１）前記コア基板の一面にソルダレジストを塗布する段階と、
（ａ２）前記バンプパッドの位置に相応して前記ソルダレジストを選択的に露光、現像して除去する段階と、
を経て形成されることを特徴とする請求項１に記載のパッケージ基板製造方法。
【請求項６】
前記段階（ａ）は、真空蒸着により銅（Ｃｕ）層を蒸着する段階を含むことを特徴とする請求項１に記載のパッケージ基板製造方法。
【請求項７】
前記段階（ｂ）は、前記銅層にドライフィルムを積層する段階を含むことを特徴とする請求項６に記載のパッケージ基板製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パッケージ基板製造方法（Ｍａｎｕｆａｃｔｕｒｉｎｇ  ｍｅｔｈｏｄ  ｏｆ  ｐａｃｋａｇｅ  ｓｕｂｓｔｒａｔｅ）に関する。
【背景技術】
【０００２】
パッケージ基板は、ＦＣＰ（Ｆｌｉｐ  ｃｈｉｐ  ｐａｃｋａｇｅ）、ＣＳＰ（Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅ）、ＢＧＡ（Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙ）のように、印刷回路基板上に電子素子などが実装される電子パッケージに用いられる印刷回路基板であって、パッケージ基板とその表面に実装される電子素子との電気的接点のピッチ及び精密度、信頼性、費用などがパッケージの性能を左右する重要な問題の一つである。
【０００３】
従来技術によるパッケージ基板の製造工程は、先ず、基板の表面にソルダレジストを塗布して選択的に露光、現像した後、乾燥させてソルダマスクコーティング（Ｓｏｌｄｅｒ  Ｍａｓｋ  Ｃｏａｔｉｎｇ）層を形成する。次に、基板の表面に露出されるバンプパッドとソルダボールパッドを無電解金メッキし、メタルマスク（Ｍｅｔａｌ  Ｍａｓｋ）などの治具を用いてソルダペースト３７（図３ａ参照）を印刷するソルダ印刷工程を行った後、印刷されたソルダペースト３７を高温にて溶融させてフラックスを除去するリフロー（ｒｅｆｌｏｗ）及びデフラックス（ｄｅｆｌｕｘ）工程を行う。
【０００４】
次に、バンプの高さを一定にするために、バンプ上端を平坦化するコイニング（Ｃｏｉｎｉｎｇ）を行った後、電子素子を実装するパッケージング（Ｐａｃｋａｇｉｎｇ）工程を行ってパッケージを完成する。
【０００５】
フリップチップパッケージ基板（Ｆｌｉｐ  ｃｈｉｐ  ｐａｃｋａｇｅＳｕｂｓｔｒａｔｅ）を例に挙げると、上記した工程のように表面処理技術として無電解金メッキ（Ｅｌｅｃｔｒｏｌｅｓｓ  Ａｕ  Ｐｌａｔｉｎｇ）が使用され、ソルダボールの以前にバンプを形成する工程であるプリーソルダ（Ｐｒｅ−ｓｏｌｄｅｒ）技術としてはソルダ印刷法（Ｓｏｌｄｅｒ  Ｐｒｉｎｔｉｎｇ）が適用されている。その他の表面処理技術としては、銅層の酸化を防止するために有機膜処理をして銅層を保護するＯＳＰ（Ｏｒｇａｎｉｃ  Ｓｏｌｄｅｒａｂｉｌｉｔｙ  Ｐｒｅｓｅｒｖａｔｉｖｅｓ）処理技術、無電解錫メッキ（Ｉｍｍｅｒｓｉｏｎ  Ｓｎ  Ｐｌａｔｉｎｇ）技術などが適用されている。
【０００６】
このような表面処理技術を適用した後、パッケージ基板に実装されるフリップチップとの電気的連結のためのバンプ（Ｂｕｍｐ）を形成するためには、主にソルダ印刷法（Ｓｏｌｄｅｒ  Ｐｒｉｎｔｉｎｇ）が適用されるが、ソルダ印刷法は均一な高さと幅のバンプを形成しにくいため、バンプの高さを均一にするためにコイニング（Ｃｏｉｎｉｎｇ）のような別途の追加工程が必要になる。また、表面処理の品質に応じてバンプ損失（Ｍｉｓｓｉｎｇ  Ｂｕｍｐ）のような不良が発生することもあるし、バンプピッチ（Ｂｕｍｐ  Ｐｉｔｃｈ）を所定の寸法以下にすることができなくて微細ピッチ（Ｆｉｎｅ  Ｐｉｔｃｈ）の具現が困難である。
【０００７】
このような短所を解決するために、ウェハ（Ｗａｆｅｒ）バンピング技術である電解錫メッキ方式が適用されることができるが、電解メッキ方式をパッケージ基板に適用するためには基板設計の際にメッキ引込線（Ｐｌａｔｉｎｇ  Ｂｕｓ  Ｌｉｎｅ）を挿入しなくてはならないため、回路密集度が落ちて高密集度の回路製品製造に障害になるので、電解メッキが完了された後にルータ（Ｒｏｕｔｅｒ）やダイシング（Ｄｉｃｉｎｇ）でメッキ引込線を切断することになるが、この過程において完璧に切断されなくパッケージ基板に残留するメッキ引込線により電気信号伝達にノイズ（Ｎｏｉｓｅ）を誘発し、これは結局、製品の電気的特性（Ｅｌｅｃｔｒｉｃａｌ  Ｐｅｒｆｏｒｍａｎｃｅ）を低下させるという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、パッケージ基板において電子素子との電気的連結のためのバンプを微細ピッチにすることができ、幅と高さを均一にさせて、バンプの不良率を減らすことで高密集度パッケージを具現できるパッケージ基板製造方法を提供する。
【課題を解決するための手段】
【０００９】
本発明の一実施形態によれば、バンプパッドを含む第１回路パターンが一面に形成され、第１回路パターンと電気的に繋がる第２回路パターンが他面に形成されて、バンプパッドが露出されるように一面に絶縁層が選択的にコーティングされたコア基板において、バンプパッドにバンプを形成してパッケージ基板を製造する方法であって、（ａ）コア基板の他面に伝導性レイヤーを蒸着する段階と、（ｂ）伝導性レイヤーにメッキレジストをコーティングする段階と、（ｃ）伝導性レイヤーに電源を印加してバンプパッドに電解メッキ層を蒸着してバンプを形成する段階と、及び（ｄ）メッキレジスト及び伝導性レイヤーを除去する段階と、を含むパッケージ基板製造方法が提供される。
【００１０】
バンプパッドの表面には、錫（Ｓｎ）を含む無電解メッキ層がコーティングされる方が好ましい。電解メッキ層及び無電解メッキ層は、金（Ａｕ）、錫（Ｓｎ）、Ｓｎ−Ｐｂ合金、Ｓｎ−Ａｇ合金、Ｓｎ−Ｃｕ合金、Ｓｎ−Ｚｎ合金及びＳｎ−Ｂｉ合金からなる群から選択される一つ以上を含むことができる。
【００１１】
第２回路パターンには、ソルダボールパッドが含まれ、コア基板の他面にはソルダボールパッドが露出されるように絶縁層が選択的にコーティングされるし、段階（ｄ）以後に、（ｅ）ソルダボールパッドにソルダボールを結合し、コア基板の一面に電子素子を実装してバンプと電気的に繋がるようにする段階をさらに含むことができる。
【００１２】
絶縁層は、（ａ１）コア基板の一面にソルダレジストを塗布する段階と、（ａ２）バンプパッドの位置に応じてソルダレジストを選択的に露光、現像して除去する段階を経て形成されることができる。
【００１３】
段階（ａ）は真空蒸着により銅（Ｃｕ）層を蒸着し、段階（ｂ）は銅層にドライフィルムを積層することで行われることができる。
【００１４】
上記した以外の実施形態、特徴、利点が以下の図面、特許請求の範囲及び発明の詳細な説明から明確になるだろう。
【発明の効果】
【００１５】
本発明の好ましい実施例によれば、別途にメッキ引込線を設計しなくて、メッキの厚み偏差が少ない電解錫メッキ方式により微細バンプを形成することで、コイニング工程が省略されるし、回路の密集度が高くなり、メッキ引込線が残留しないので電気的特性が向上できる。
【００１６】
また、低価の製造費用で１２０ｕｍ以下の微細バンプピッチ（Ｆｉｎｅ  Ｂｕｍｐ  Ｐｉｔｃｈ）を具現できるし、バンプの高さと幅が均一であるので別途の平坦化工程が不要であり、従来のソルダ印刷法に比してバンプの不良が少ない。
【００１７】
また、メッキ引込線が不要であるので、回路設計の自由度及び柔軟性が向上され、高密集回路の製品製作に有利であり、電解メッキ用引込線の残留による信号ノイズ発生が防止されるのでパッケージ基板の電気的特性が向上される。
【発明を実施するための最良の形態】
【００１８】
以下、本発明によるパッケージ基板製造方法の好ましい実施例を添付図面を参照して詳しく説明するが、添付図面を参照して説明することにおいて、同一であるか対応する構成要素は同一な図面番号を付与し、これに対する重複される説明は略する。
【００１９】
図１は、本発明の好ましい一実施例によるパッケージ基板製造方法を示す順序図であり、図２ａは、本発明の好ましい一実施例によるパッケージ基板製造工程を示す流れ図であり、図２ｂは本発明の好ましい一実施例によるパッケージ基板を示す断面図である。図２ａ及び図２ｂを参照すると、コア基板１０、バンプパッド１２、無電解メッキ層１４、ソルダボールパッド１６、ソルダマスク２０、伝導性レイヤー３０、メッキレジスト３２、バンプ４０、ソルダボール４２、電子素子５０が示されている。
【００２０】
本実施例は、バンプパッド１２が一面に露出されたコア基板１０にバンプ４０を形成してパッケージ基板を製造する方法であって、コア基板１０の両面には互いに電気的に繋がる回路パターンが形成される。回路パターン間の電気的連結はビアホールなどを介して具現できる。本実施例のコア基板１０としては、両面に二つの層の回路パターンだけが形成された場合だけではなく、多層の回路パターンが形成された印刷回路基板にも使用されることができる。
【００２１】
コア基板１０の一面に形成された回路パターンの一部としてバンプ４０が結合されるバンプパッド１２が含まれ、コア基板１０の他面に形成された回路パターンの一部としてソルダボール４２が結合されるソルダボールパッド１６が含まれる。図１の段階９０で、バンプパッド１２はコア基板１０の一面に露出されるが、これはバンプパッド１２を含む回路パターンが形成されたコア基板１０の一面にソルダマスク（ｓｏｌｄｅｒ  ｍａｓｋ）２０をコーティングすることにおいてバンプパッド１２部分だけを開放させる選択的コーティングにより具現される。
【００２２】
すなわち、段階９２で、図２ａの（ａ）のようにコア基板１０の一面にソルダレジストを塗布し、段階９４で、バンプパッド１２が形成された位置のソルダレジストを選択的に露光及び現像して該部分を除去してソルダマスク２０を選択的にコーティングする。
【００２３】
コア基板１０の他面には、ソルダボール４２が結合されるソルダボールパッド１６が露出されるが、これはバンプパッド１２を露出させたことと同様にコア基板１０の他面にソルダマスクを選択的にコーティングすることにより具現される。
【００２４】
コア基板１０の一面に露出されたバンプパッド１２及び他面に露出されたソルダボールパッド１６の表面にはバンプ４０及びソルダボール４２との連結を円滑にさせるために、図２ａの（ｂ）のように、無電解錫メッキ（Ｉｍｍｅｒｓｉｏｎ  Ｓｎ  Ｐｌａｔｉｎｇ）をして無電解メッキ層１４がコーティングされるようにする。無電解メッキ層１４の材料として必ず錫に限られることではなく、Ｓｎ−Ｐｂ合金、Ｓｎ−Ａｇ合金、Ｓｎ−Ｃｕ合金、Ｓｎ−Ｚｎ合金及びＳｎ−Ｂｉ合金などの錫合金が使用されることもできる。
【００２５】
バンプパッド１２及びソルダボールパッド１６に無電解メッキ層１４が形成された後、段階１００で、バンプパッド１２に電解メッキをするために、図２ａの（ｃ）のようにコア基板１０の他面、すなわち、ソルダボールパッド１６が露出された面に伝導性レイヤー（Ｃｏｎｄｕｃｔｉｖｅ  Ｌａｙｅｒ）３０を蒸着（Ｄｅｐｏｓｉｔｉｏｎ）する。コア基板１０の両面には互いに電気的に繋がる回路パターンが形成され、バンプパッド１２は回路パターンの一部として含まれてコア基板１０の一面に露出されるし、ソルダボールパッド１６は回路パターンの一部としてコア基板１０の他面に露出されるので、コア基板１０の他面に蒸着された伝導性レイヤー３０に電源を印加すればバンプパッド１２まで電気的に繋がることができる。
【００２６】
よって、本実施例の伝導性レイヤー３０は従来技術におけるメッキ引込線と同様な役目をすることになる。但し、本実施例では別途のメッキ引込線を設計しないで、パッケージ基板の製造過程中にバンプパッド１２が形成された面の反対面に伝導性レイヤー３０を蒸着してメッキの後除去するので、メッキ引込線の設計によるバンプパッド１２ピッチが増加することのなく、メッキ引込線が残留することによるパッケージの電気的性能が低下される危惧もないという長所がある。
【００２７】
段階１００で、伝導性レイヤー３０は基板の片面、すなわち、バンプパッド１２が形成された面の反対側面のみに蒸着されるので、伝導性レイヤー３０を形成する工法としては、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）、イオンビーム（Ｉｏｎ  Ｂｅａｍ）などの方向性を有する真空蒸着法を適用して銅（Ｃｕ）などの電気伝導層が形成されるようにすることが良い。
【００２８】
段階１１０で、図２ａの（ｄ）のように伝導性レイヤー３０に液状のメッキレジスト３２を塗布するか、またはドライフィルムを積層するなどのメッキレジスト３２コーティングを行う。これは伝導性レイヤー３０に電源を供給してバンプパッド１２を電解メッキする過程における伝導性レイヤー３０の表面にメッキ層が蒸着されることを防止するためである。
【００２９】
段階１２０で、図２ａの（ｅ）のように伝導性レイヤー３０に電源を印加してバンプパッド１２に電解メッキ層を蒸着してパッケージ基板と電子素子５０を電気的に連結するためのバンプ４０を形成する。電解メッキ層の材料としては、金（Ａｕ）、錫（Ｓｎ）、Ｓｎ−Ｐｂ合金、Ｓｎ−Ａｇ合金、Ｓｎ−Ｃｕ合金、Ｓｎ−Ｚｎ合金及びＳｎ−Ｂｉ合金などが使用されることができる。
【００３０】
電解メッキによりバンプパッド１２にバンプ４０が形成された後には、段階１３０で、図２ａの（ｆ）のようにメッキレジスト３２を剥離（Ｓｔｒｉｐｐｉｎｇ）し、図２ａの（ｇ）のようにメッキ引込線の役目のためにコア基板１０の他面にコーティングした伝導性レイヤー３０をエッチングなどで除去する。
【００３１】
このようにバンプパッド１２にバンプ４０を形成し、段階１４０で、図２ａの（ｈ）のように、コア基板１０の他面に露出されたソルダボールパッド１６にソルダボール４２を結合した後、  コア基板１０の一面に電子素子５０を実装して電子素子５０がバンプ４０と電気的に繋がるようにすることで電子パッケージを製造する。
【００３２】
このような方法により製造されたパッケージ基板の構造は図２ｂと同様であり、これは、ＦＣＢＧＡ（Ｆｌｉｐ  Ｃｈｉｐ  Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙ）やＦＣＣＳＰ（Ｆｌｉｐ  Ｃｈｉｐ  Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅ）などのフリップチップパッケージ基板のバンプ形成において、別途のメッキ引込線を設計しなくても電解メッキによりバンプ４０が形成される点に特徴がある。
【００３３】
また、フリップチップパッケージ基板のバンプパッド１２とソルダボールパッド１６の表面処理を無電解錫メッキにより処理して、無電解メッキ層１４の上に電解錫メッキでバンプ４０を形成した点に特徴がある。
【００３４】
図３ａは、本発明の好ましい第１実施例によるパッケージ基板のバンプピッチを従来技術と比較して示した断面図であり、図３ｂは本発明の好ましい第２実施例によるパッケージ基板のバンプピッチを従来技術と比較して示した断面図である。図３ａ及び図３ｂを参照すると、メタルマスク８、コア基板１０、バンプパッド１２、無電解メッキ層１４、ソルダマスク２０、ソルダペースト３７、バンプ３８と４０が示されている。
【００３５】
図３ａは、バンプの幅をソルダマスク２０により定義するＳＭＤ（ｓｏｌｄｅｒ  ｍａｓｋ  ｄｅｆｉｎｅ）タイプにおいて、バンプ３８のピッチを図３ａの（ａ）、（ｂ）のようにメタルマスク８を用いる従来技術の場合と図３ａの（ｃ）のように本実施例を適用した場合を比較して示したものである。
【００３６】
従来の場合、バンプパッド１２を含んだ回路パターンが形成されたコア基板１０の表面にソルダマスク２０をコーティングし、その上にまたバンプパッド１２部分が選択的に開放されたメタルマスク（Ｍｅｔａｌ  Ｍａｓｋ）８を積層した後、図３ａの（ａ）のようにメタルマスク８の開放部にソルダペースト３７を充填し、図３ａの（ｂ）のようにメタルマスク８を除去してバンプ３８を形成するので、バンプ３８のピッチ（図３ａの（ａ）、（ｂ）のＡ）がメタルマスク８の精密度に依存することになる。
【００３７】
このようなＳＭＤタイプのソルダ印刷法（Ｓｏｌｄｅｒ  Ｐｒｉｎｔｉｎｇ）は、メタルマスク８の製造誤差だけではなく、メタルマスク８の開放部をコア基板１０のバンプパッド１２と整合（Ａｌｉｇｎｍｅｎｔ）させる過程においても整列公差が発生するし、コイニング過程においてソルダペースト３７が広がり性を示すなどの理由により所定間隔以下の微細バンプピッチの形成が困難である。
【００３８】
一方、本実施例の場合、ＳＭＤタイプにおいて、図３ａの（ｃ）のように別途のメタルマスク８のなしでコア基板１０の表面に露出されたバンプパッド１２に直接電解錫メッキを適用するので、従来のソルダ印刷法の場合より微細なバンプ４０のピッチ（図３ａの（ｃ）のＡ’）を具現できる。
【００３９】
図３ｂは、バンプの幅をソルダマスク２０により定義しなく、ソルダマスクダム（ｄａｍ）を形成した後にバンプ３８を充填するＮＳＭＤ（ｎｏｎ−ｓｏｌｄｅｒ  ｍａｓｋ  ｄｅｆｉｎｅ）タイプにおいて、バンプ３８のピッチを図３ｂの（ａ）、（ｂ）のようにメタルマスク８を用いた従来技術の場合と図３ｂの（ｃ）のように本実施例を適用した場合を比較して示したものである。
【００４０】
従来の場合、バンプパッド１２を含んだ回路パターンが形成されたコア基板１０のバンプパッド１２の間にソルダマスク２０のダムをコーティングしてその上にバンプパッド１２部分が選択的に開放されたメタルマスク８を積層した後、図３ｂの（ａ）のようにメタルマスク８の開放部にソルダペースト３７を充填し、図３ｂの（ｂ）のようにメタルマスク８を除去してバンプ３８を形成するので、バンプ３８のピッチ（図３ｂの（ａ）、（ｂ）のＢ）がソルダマスク２０のダム及びメタルマスク８のピッチ間隔に依存することになる。
【００４１】
このようなＮＳＭＤタイプのソルダ印刷法（Ｓｏｌｄｅｒ  Ｐｒｉｎｔｉｎｇ）は、ＳＭＤタイプのようにメタルマスク８の開放部がコア基板１０のバンプパッド１２と整合（Ａｌｉｇｎｍｅｎｔ）されなくてはならないし、コイニング過程においてソルダペースト３７が広がり性を示すなどの理由で所定間隔以下の微細バンプピッチの形成が困難な状態である。
【００４２】
この場合、バンプピッチを微細にするためにソルダマスク２０のダムを形成しないで直接バンプパッド１２にバンプを形成するためには、「Ｓｕｐｅｒ  Ｊｕｆｆｉｔ（登録商標）」や「Ｓｕｐｅｒ  Ｓｏｌｄｅｒ（商品名）」のような高価な特殊ソルダペースト３７を使用しなくてはならないという短所がある。
【００４３】
一方、本実施例の場合、ＮＳＭＤタイプにおいて、図３ｂの（ｃ）のように別途のメタルマスク８のなしでコア基板１０の表面に露出されたバンプパッド１２に直接電解錫メッキを適用するので、従来のソルダ印刷法より微細なバンプ４０のピッチ（図３ｂの（ｃ）のＢ’）を具現できる。また、電解錫メッキ方式を適用した本実施例は、バンプパッド１２の間にソルダマスク２０のダムを形成しなくてもバンプ４０の形成ができるので微細バンプピッチを具現するのにより有利である。
【００４４】
図４は、本発明の好ましい一実施例によるパッケージ基板のバンプの高さ偏差を従来技術と比較して示した断面図である。図４を参照すると、コア基板１０、バンプパッド１２、無電解メッキ層１４、ソルダマスク２０、バンプ３８、３９、４０が示されている。
【００４５】
図４は、従来のソルダ印刷法により形成されたバンプ３８の高さ偏差（図４の（ａ）のＣ）及びこれを減らすためにコイニング工程を適用した後の状態（図４の（ｂ））と、本実施例を適用して形成されたバンプ４０の高さ偏差（図４の（ｃ）のＣ’）を比較して示したものである。
【００４６】
従来のソルダ印刷法によりバンプ３８を形成するためには、メタルマスク８のような治具を用いるので、メタルマスク８の開放部に充填されるソルダペースト３７の量を均一に管理しにくくて、形成されるバンプ３８の高さ偏差が図４の（ａ）のように大きく、これを改善するために図４の（ｂ）のようにコイニングという平坦化工程を追加に適用してバンプ３９の表面を平坦にする。
【００４７】
一方、本実施例のように電解錫メッキ方式を適用してバンプ４０を形成する場合にはメッキ厚みの偏差が小さいので図４の（ｃ）のようにバンプ４０の高さの偏差が大きくないし、よってコイニングなどの別途の平坦化工程が不要であるという長所がある。
【００４８】
さらに、従来のソルダ印刷法は、充填されたソルダペースト３７の量が絶対的に不足する場合、コイニングをしても電子素子５０とのバンプ接合のための最小限の平坦面を形成しにくいし、バンプパッド１２の表面状態が良くない場合ミッシングバンプ（Ｍｉｓｓｉｎｇ  Ｂｕｍｐ）のような不良が発生し得る。しかし、本実施例のように電解錫メッキ方式を適用してバンプ４０を形成すれば、このようなバンプ不良を最小化できる。
【００４９】
図５は、本発明の好ましい一実施例によるパッケージ基板のバンプピッチを従来技術と比較して示した平面図である。図５を参照すると、バンプパッド１２、メッキ引込線３１、バンプ３９及び４０が示されている。
【００５０】
図５において、従来技術に応じて電解メッキ工程を適用してパッケージ基板を製造するためにメッキ引込線３１を設計した場合のバンプ３９のピッチを図５の（ａ）に、本実施例により電解メッキ工程を適用してパッケージ基板を製造する場合のバンプ４０のピッチを図５の（ｂ）に示して比べたものである。
【００５１】
従来技術の場合には、ウェハ（Ｗａｆｅｒ）バンピング（Ｂｕｍｐｉｎｇ）技術である電解メッキ方式をパッケージ基板に適用するために図５の（ａ）のように基板設計の際にメッキ引込線（Ｐｌａｔｉｎｇ  Ｂｕｓ  Ｌｉｎｅ）３１を製品に挿入しなくてはならないが、この場合バンプ３９のピッチ（図５の（ａ）のＤ）が増加して回路密集度が低下されるので高密集度の回路製品を製造する際に問題となり、電解メッキ完了後ルータ（Ｒｏｕｔｅｒ）やダイシング（Ｄｉｃｉｎｇ）でメッキ引込線３１を切断する過程において基板に残留するメッキ引込線３１が電気信号を伝達する際にノイズ（Ｎｏｉｓｅ）を誘発するので製品の電気的特性（Ｅｌｅｃｔｒｉｃａｌ  Ｐｅｒｆｏｒｍａｎｃｅ）が低下される。
【００５２】
これに対して本実施例のように、別途のメッキ引込線３１を設計しないで電解錫メッキ方式によりバンプ４０を形成すれば、バンプ４０のピッチ（図５の（ｂ）のＤ’）増加なしで回路の密集度を高めることで微細バンプピッチができるようになり、メッキ引込線３１が残留しないので電気的特性も優れるという長所がある。
【００５３】
上記実施例の以外の多くの実施例が本発明の特許請求の範囲内に存在する。
【図面の簡単な説明】
【００５４】
【図１】本発明の好ましい一実施例によるパッケージ基板製造方法を示す順序図である。
【図２ａ】本発明の好ましい一実施例によるパッケージ基板製造工程を示す流れ図である。
【図２ｂ】本発明の好ましい一実施例によるパッケージ基板を示す断面図である。
【図３ａ】本発明の好ましい第１実施例によるパッケージ基板のバンプピッチを従来技術と比較して示す断面図である。
【図３ｂ】本発明の好ましい第２実施例によるパッケージ基板のバンプピッチを従来技術と比較して示す断面図である。
【図４】本発明の好ましい一実施例によるパッケージ基板のバンプの高さの偏差を従来技術と比較して示す断面図である。
【図５】本発明の好ましい一実施例によるパッケージ基板のバンプピッチを従来技術と比較して示す平面図である。
【符号の説明】
【００５５】
１０  コア基板
１２  バンプパッド
１４  無電解メッキ層
１６  ソルダボールパッド
２０  ソルダマスク
３０  伝導性レイヤー
３２  メッキレジスト
３８、３９、４０  バンプ
４２  ソルダボール
５０  電子素子
【図１】
2008004924.tif 000003
【図２ａ】
2008004924.tif 000004
【図２ｂ】
2008004924.tif 000005
【図３ａ】
2008004924.tif 000006
【図３ｂ】
2008004924.tif 000007
【図４】
2008004924.tif 000008
【図５】
2008004924.tif 000009