(57)【要約】      （修正有）【課題】配線と半導体基板とを電気的に接続するコンタクトプラグを長方形に形成し、コンタクトプラグの電気的特性を向上させるフラッシュメモリ素子の製造方法を提供する。【解決手段】半導体基板１００の上に層間絶縁膜１０２と、第１，第２ハードマスク膜１０４，１０６、第１フォトレジストパターン１０８を順に形成する。第１フォトレジストパターンの周辺領域をシリコン含有物質層１１０に変換する。エッチングによりシリコン含有物質層の上部領域を除去すると同時に未変換のフォトレジストも除去しサイズとピッチの小さいシリコン含有物質層パターンを形成する。エッチングにより第２ハードマスク膜パターンを形成し、その上に一部領域が開放された第２フォトレジストパターンを形成する。エッチングにより長方形の第１ハードマスク膜パターンを形成する。これをマスクに層間絶縁膜をエッチングし、長方形のコンタクトホールを形成する。【選択図】  図２Ｂ
2008066713.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上部に層間絶縁膜、第１および第２ハードマスク膜、そして第１フォトレジストパターンを順に形成する工程と、
前記第１フォトレジストパターンにシリコンを含むシリル化試薬を塗布した後に焼成を行い、前記第１フォトレジストパターンの周辺領域をシリコン含有物質層に変換する工程と、
エッチング工程によって前記シリコン含有物質層の上部領域を除去して物質層パターンを形成する工程と、
エッチング工程によって前記第２ハードマスク膜を除去して第２ハードマスク膜パターンを形成する工程と、
前記第２ハードマスク膜パターンを含む全体構造の上部に一部領域が開放された直交軸第２フォトレジストパターンを形成する工程と、
前記第１ハードマスク膜をエッチングして長方形の第１ハードマスク膜パターンを形成する工程と、
前記長方形の第１ハードマスク膜パターンをマスクとして前記層間絶縁膜をエッチングし、前記半導体基板の一部領域を露出させるコンタクトホールを形成する工程と、
を含むことを特徴とするフラッシュメモリ素子の製造方法。
【請求項２】
前記第１フォトレジストパターンは、化学増幅型感光剤で形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項３】
前記第１フォトレジストパターンは、スペースよりも広い幅を有するように形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項４】
前記第１フォトレジストパターンは、スペースよりも狭い幅を有するように形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記狭い幅を有する第１フォトレジストパターンを含む全体構造の上部にスペーサ用物質を形成することを特徴とする請求項４に記載のフラッシュメモリ素子の製造方法。
【請求項６】
前記スペーサ用物質は、無機物質を用い、またはシリコンの含有された有機物質を用いて形成することを特徴とする請求項５に記載のフラッシュメモリ素子の製造方法。
【請求項７】
前記シリル化試薬はＳｉＯ２であることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項８】
前記物質層パターンは、ドライエッチング工程を行って形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項９】
前記ドライエッチング工程の際に、前記シリコン含有物質層に変換されていない第１フォトレジストパターンも共に除去されることを特徴とする請求項１または請求項８に記載のフラッシュメモリ素子の製造方法。
【請求項１０】
前記物質層パターンは、第１フォトレジストパターンのサイズより半分以下の大きさとピッチを有することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項１１】
前記第２ハードマスク膜除去工程の際に非等方性エッチング工程を行うことを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項１２】
前記第２ハードマスク膜パターン形成工程の際に、前記第２ハードマスク膜パターン領域が非露光領域の場合には前記第２ハードマスク膜パターンの間にフォトレジスト膜が塗布されることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項１３】
前記第２ハードマスク膜形成工程の際に、前記第２ハードマスク膜パターン領域が露光領域の場合には前記第２ハードマスク膜パターンの間にフォトレジスト膜が塗布されずにオープンされることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子の製造方法に関するものである。
【背景技術】
【０００２】
素子のデザインルール（設計基準）がより微細化されるに伴い、ドレインコンタクトホールを形成する工程においては様々な問題が発生する。たとえば、そうした問題の１つに、長方形のマスクを用いたドレインコンタクトホール形成工程の際、露光特性である近接(proximity)効果および収差によって円形(circular)にドレインコンタクトホールが形成されるということがある。また、問題の１つに、円形に形成されたドレインコンタクトホールは、コンタクトホールのエッジ部分の粗さ具合を調整することが難しく、そのためにドレインコンタクトホール間の均等性が得られないという点がある。
【０００３】
また、問題点の三つ目として、円形に形成されたドレインコンタクトホールは長軸と短軸のバイアス調節が自由に行われないということがある。また問題点の四つ目に、設計基準がより微細化されるに伴い、ＡｒＦまたはＫｒＦのソースを用いる露光装備の解像度の限界によって、１００ｎｍピッチ以下のデザインルールでは円形に形成されたドレインコンタクトホールの形成時にエッチング工程を正確に行うことができない点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
以上の各問題点に鑑み、本発明の目的は、上層と下層の配線どうしを互いに電気的に接続するためのコンタクトプラグを長方形に形成することで、コンタクトプラグの電気的特性を高めることができるフラッシュメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するために本発明に係る代表的なフラッシュメモリ素子の製造方法は、半導体基板の上部に層間絶縁膜、第１および第２ハードマスク膜、そして第１フォトレジストパターンを順に形成する工程と、前記第１フォトレジストパターンにシリコンを含むシリル化試薬を塗布した後に焼成を行い、前記第１フォトレジストパターンの周辺領域をシリコン含有物質層に変換する工程と、エッチング工程によって前記シリコン含有物質層の上部領域を除去して物質層パターンを形成する工程と、エッチング工程によって前記第２ハードマスク膜を除去して第２ハードマスク膜パターンを形成する工程と、前記第２ハードマスク膜パターンを含む全体構造の上部に一部領域が開放された直交軸第２フォトレジストパターンを形成する工程と、前記第１ハードマスク膜をエッチングして長方形の第１ハードマスク膜パターンを形成する工程と、前記長方形の第１ハードマスク膜パターンをマスクとして前記層間絶縁膜をエッチングし、前記半導体基板の一部領域を露出させるコンタクトホールを形成する工程と、を含むことを特徴とする。
【発明の効果】
【０００６】
本発明のフラッシュメモリ素子の製造方法によれば以下のいくつかの効果が期待できる。１つは、長方形のコンタクトプラグを形成することによってそのコンタクトプラグの電気的特性を向上させることができる。また１つは、長方形のコンタクトプラグを形成することによって、コンタクトホールのエッジ部分の粗さ具合を調整できるので、コンタクトホール間の均等性を確保することができる。また１つは、長方形のコンタクトプラグを形成することによって長軸と短軸のバイアス調節を自由にすることができる。そして、４つ目の効果として、コンタクトプラグのピッチよりも２倍以上の大きいピッチを有する第１フォトレジストパターンを用いてエッチング工程を行うことによって、露光装備の解像能力が既存に比べて２倍以上の設計基準でもってエッチングを行う場合と同等の効果を得ることができる。
【発明を実施するための最良の形態】
【０００７】
以下、本発明に係るフラッシュメモリ素子の製造方法の好適な実施形態について図を参照して詳細に説明する。
【０００８】
≪第１実施形態≫
図１Ａ〜図１Ｃは、第１実施形態の製造方法に係る素子のレイアウト図、図２Ａ〜図２Ｇは本実施形態の製造方法における各工程を順に示す素子の断面図である。その場合に図２Ａは図１ＡのＡ−Ａ線からの断面図であり、図２Ｄは図１ＢのＢ−Ｂ線からの断面図であり、図２Ｅは図１ＢのＣ−Ｃ線からの断面図、そして図２Ｆは図１ＣのＤ−Ｄ線からの断面図である。
【０００９】
まず、図１Ａと図２Ａに示す工程において、素子分離膜、ゲート、スペーサ、ＳＡＣ窒化膜などの所定の構造に形成された半導体基板１００の上部に層間絶縁膜１０２、第１ハードマスク膜１０４、第２ハードマスク膜１０６およびフォトレジスト膜を順次形成する。フォトレジスト膜としては化学増幅型感光剤を用いて形成する。大きいピッチを有する図１ＡにおいてはマスクＭを用いて露光およびエッチング現象工程を行い、フォトレジスト膜を第１フォトレジストパターン１０８で形成する。その際、第１フォトレジストパターン１０８はスペースよりも広い幅を有するように形成する。
【００１０】
つぎに、図２Ｂの工程で示すように、第１フォトレジストパターン１０８にシリコンの含まれたシリル化試薬を塗布した後に焼成を行い、第１フォトレジストパターン１０８の周辺領域をシリコン含有物質層１１０に変換する。シリル化試薬にはＳｉＯ２を用いることができる。
【００１１】
つぎに、図２Ｃに示す工程においては、ドライエッチング工程を実施して上記シリコン含有物質層１１０の上部領域を除去する。このシリコン含有物質層１１０の上部領域除去時、シリコン含有物質層１１０に変換されていない第１フォトレジストパターン１０８も除去され、第１フォトレジストパターン１０８のサイズよりも半分以下の大きさとピッチを有するシリコン含有物質層１１０のパターンが形成される。
【００１２】
その後、シリコン含有物質層１１０のパターンをマスクとして非等方性エッチング工程を実施して第２ハードマスク膜１０６を除去後、シリコン含有物質層１１０のパターンを除去してラインおよびスペース構造の第２ハードマスク膜パターン１０６ａを形成する。
【００１３】
したがって、図１Ｂと、図２Ｄおよび図２Ｅで示す工程においては、上記第２ハードマスク膜パターン１０６ａを含んだ全体構造の上部に、一部領域が開放された直交軸(orthogonal axis)第２フォトレジストパターン１１２を形成する。その際、図１Ｂ中のＢ−Ｂ線に沿った断面図である図２Ｄに示すように、第２ハードマスク膜パターン１０６ａの領域は非露光領域なので、第２ハードマスク膜パターン１０６ａの間に第２フォトレジスト膜が塗布され、図１Ｂ中のＣ−Ｃ線に沿った断面図である図２Ｅに示すように、第２ハードマスク膜パターン１０６ａの領域が露光領域なので、第２ハードマスク膜パターン１０６ａの間に第２フォトレジスト膜が塗布されずにオープンされる。
【００１４】
つぎに、図１Ｄと、図２Ｆに示す工程においては、第２フォトレジストパターン１１２と第２ハードマスク膜パターン１０６ａをマスクにして第１ハードマスク膜１０４のエッチングを行い、長方形の第１ハードマスク膜パターン１０４ａを形成する。
【００１５】
そして、図２Ｇに示す工程において、長方形の第１ハードマスク膜パターン１０４ａをマスクにして層間絶縁膜１０２のエッチングを行い、半導体基板１００の一部領域を露出させるコンタクトホール１１４を形成する。
【００１６】
なお、その場合に図示を略しているが、長方形のコンタクトホール１１４が埋め込まれるように全体構造の上部にポリシリコン膜を蒸着した後、ポリシリコン膜を研磨して長方形のコンタクトプラグを形成する。
【００１７】
≪第２実施形態≫
図３Ａおよび図３Ｂは、本発明による第２実施形態のフラッシュメモリ素子の製造方法を示す。
【００１８】
ドレインコンタクトを形成するための工程は上記第１実施形態の場合と同様である。第１実施形態と異なる部分は、第１フォトレジストパターンを形成する工程、またその形成された第１フォトレジストパターンをシリル化する工程である。
【００１９】
まず、図３Ａに示す工程において、所定の構造が形成された半導体基板２００の上部に層間絶縁膜２０２、第１ハードマスク膜２０４、第２ハードマスク膜２０６および第１フォトレジストパターン２０８を順次形成する。その際、第１フォトレジストパターン２０８は、スペースより狭い幅を有するように形成する。
【００２０】
つぎに、図３Ｂに示す工程において、第１フォトレジストパターン２０８を含んだ全体構造の上部にスペーサ用物質２１０を形成する。スペーサ用物質２１０として無機物質を用いるか、あるいはシリコンの含有された有機物質を用いて形成する。
【００２１】
なお、図示は略してあるが、前記工程以後の工程は第１実施形態の場合の図２Ｃ〜図２Ｇに同じである。
【００２２】
以上、本発明の製造方法について数例の実施形態を説明したが、本発明はそれら実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内でその他の実施形態、応用例、変形例、そしてそれらの組み合わせも可能である。
【図面の簡単な説明】
【００２３】
【図１Ａ】本発明に係るフラッシュメモリ素子の製造方法の第１実施形態において素子のレイアウトを示す図。
【図１Ｂ】同第１実施形態における同じく素子のレイアウトを示す図。
【図１Ｃ】同第１実施形態における同じく素子のレイアウトを示す図。
【図２Ａ】同第１実施形態の製造方法における工程を示す素子の断面図。
【図２Ｂ】同第１実施形態の製造方法における次工程を示す素子の断面図。
【図２Ｃ】同第１実施形態の製造方法における次工程を示す素子の断面図。
【図２Ｄ】同第１実施形態の製造方法における次工程を示す素子の断面図。
【図２Ｅ】同第１実施形態の製造方法における次工程を示す素子の断面図。
【図２Ｆ】同第１実施形態の製造方法における次工程を示す素子の断面図。
【図２Ｇ】同第１実施形態の製造方法における次工程を示す素子の断面図。
【図３Ａ】本発明に係るフラッシュメモリ素子の製造方法の第２実施形態において工程を示す素子の断面図。
【図３Ｂ】同第２実施形態における次工程を示す素子の断面図。
【符号の説明】
【００２４】
１００、２００    半導体基板
１０２、２０２    層間絶縁膜
１０４、２０４    第１ハードマスク膜
１０４ａ          第１ハードマスク膜パターン
１０６、２０６    第２ハードマスク膜
１０６ａ          第２ハードマスク膜パターン
１０８、２０８    第１フォトレジストパターン
１１０            シリコン含有物質層
１１２            第２フォトレジストパターン
１１４            コンタクトホール
２１０            スペーサ用物質
【図１Ａ】
2008066713.tif 000003
【図１Ｂ】
2008066713.tif 000004
【図１Ｃ】
2008066713.tif 000005
【図２Ａ】
2008066713.tif 000006
【図２Ｂ】
2008066713.tif 000007
【図２Ｃ】
2008066713.tif 000008
【図２Ｄ】
2008066713.tif 000009
【図２Ｅ】
2008066713.tif 000010
【図２Ｆ】
2008066713.tif 000011
【図２Ｇ】
2008066713.tif 000012
【図３Ａ】
2008066713.tif 000013
【図３Ｂ】
2008066713.tif 000014