(57)【要約】【課題】大電力増幅素子を含む半導体装置の製品コストの低減、信頼性の向上および素子特性の向上をする。【解決手段】半導体チップ１Ｃは、ＧａＡｓ基板からなる半導体基板１の主面に形成された大電力増幅素子であるＨＢＴと、半導体基板１の裏面に形成された裏面電極８と、裏面電極８と電気的に接続され、半導体基板１の裏面に形成されたバンプ電極１３とを有している。信号用バンプ電極１３ａの周囲を除く半導体基板１の裏面の全面に、基準電位供給用バンプ電極１３ｂと電気的に接続されている裏面電極８が形成されている。【選択図】図２
2008066657.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主面に形成された大電力増幅素子と、
前記半導体基板の主面上に形成された複数のパッド電極と、
前記半導体基板に形成され、前記半導体基板の裏面側から前記複数のパッド電極のそれぞれの裏面に達する複数の貫通穴と、
前記複数の貫通穴に導体が充填して形成された複数の貫通電極と、
前記複数の貫通電極と接触し、前記半導体基板の裏面を覆う導体膜と、
前記複数の貫通電極とは前記導体膜を間にしてそれぞれ形成された複数のバンプ電極とを有し、
前記複数のパッド電極には、前記大電力増幅素子と電気的に接続される信号用パッド電極および基準電位供給用パッド電極が含まれており、
前記複数のバンプ電極には、前記導体膜および前記貫通電極を介して前記信号用パッド電極と電気的に接続される信号用バンプ電極と、前記導体膜および前記貫通電極を介して前記基準電位供給用パッド電極と電気的に接続される基準電位供給用バンプ電極とが含まれており、
前記信号用バンプ電極の周囲を除く前記半導体基板の裏面の全面に前記導体膜が形成されていることを特徴とする半導体装置。
【請求項２】
大電力増幅素子および受動素子を含んで構成される大電力増幅回路を備えた半導体装置であって、
前記大電力増幅素子は、第１半導体チップの主面に形成されており、
前記受動素子は、第２半導体チップの主面に形成されており、
前記第１半導体チップは、
（ａ１）第１半導体基板と、
（ａ２）前記第１半導体基板の主面上に形成された複数の第１パッド電極と、
（ａ３）前記半導体基板に形成され、前記半導体基板の裏面側から前記複数の第１パッド電極のそれぞれの裏面に達する複数の貫通穴と、
（ａ４）前記複数の貫通穴に導体が充填して形成された複数の貫通電極と、
（ａ５）前記複数の貫通電極と接触し、前記第１半導体基板の裏面を覆う導体膜と、
（ａ６）前記複数の貫通電極とは前記導体膜を間にしてそれぞれ形成された複数のバンプ電極とを有し、
前記複数の第１パッド電極には、前記大電力増幅素子と電気的に接続される信号用パッド電極および基準電位供給用パッド電極が含まれており、
前記複数のバンプ電極には、前記導体膜および前記貫通電極を介して前記信号用パッド電極と電気的に接続される信号用バンプ電極と、前記導体膜および前記貫通電極を介して前記基準電位供給用パッド電極と電気的に接続される基準電位供給用バンプ電極とが含まれており、
前記信号用バンプ電極の周囲を除く前記半導体基板の裏面の全面に前記導体膜が形成されており、
前記第２半導体チップは、
（ｂ１）第２半導体基板と、
（ｂ２）前記第２半導体基板の主面上に形成され、前記受動素子と電気的に接続される複数の第２パッド電極とを有し、
前記複数の第２パッド電極は、それぞれ前記基準電位供給用バンプ電極および前記信号用バンプ電極と対向して接続されていることを特徴とする半導体装置。
【請求項３】
（ａ）半導体基板の主面に大電力増幅素子を形成する工程と、
（ｂ）前記半導体基板の主面上に前記大電力増幅素子と電気的に接続される信号用パッド電極および基準電位供給用パッド電極を含む複数のパッド電極を形成する工程と、
（ｃ）前記半導体基板に前記半導体基板の裏面側から前記複数のパッド電極のそれぞれの裏面に達する複数の貫通穴を形成する工程と、
（ｄ）前記複数の貫通穴に導体を充填して複数の貫通電極を形成する工程と、
（ｅ）前記半導体基板の裏面の全面を覆い、前記複数の貫通電極と接触する導体膜を形成する工程と、
（ｆ）前記複数の貫通電極と前記導体膜を介して、前記信号用パッド電極と電気的に接続される信号用バンプ電極、および前記基準電位供給用パッド電極と電気的に接続される基準電位供給用バンプ電極を含む複数のバンプ電極を形成する工程とを有し、
前記工程（ｅ）の後、前記信号用バンプ電極の周囲の前記導体膜を除去することを特徴とする半導体装置の製造方法。
【請求項４】
（ｇ）受動素子および前記受動素子と電気的に接続される複数の電極とを備えた基板上に前記半導体基板を配置する工程とを更に有し、
前記工程（ｇ）では、前記基板の前記複数の電極をそれぞれ前記複数のバンプ電極と対向して接続することを特徴とする請求項３記載の半導体装置の製造方法。
【請求項５】
前記工程（ｅ）では、Ａｕを含まないメッキ膜を堆積してなる前記導体膜を形成することを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、大電力増幅素子などの大電流を取り扱う半導体素子を備えた半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
近年、ＧＳＭ（Global System for Mobile Communications）方式、ＰＣＳ（Personal Communication Systems）方式、ＰＤＣ（Personal Digital Cellular）方式、ＣＤＭＡ（Code Division Multiple Access）方式といった通信方式に代表される移動体通信装置（例えば携帯電話）が世界的に普及している。
【０００３】
一般に、この種の移動体通信装置は、電波の放射と受信をするアンテナ、電力変調された高周波信号を増幅してアンテナへ供給するＲＦ（Radio Frequency）モジュール、アンテナで受信した高周波信号を信号処理する受信部、これらの制御を行う制御部、そしてこれらに電源電圧を供給する電池（バッテリー）で構成される。
【０００４】
ＲＦモジュールを構成するモノシリック・マイクロ波集積回路（以下、「ＭＭＩＣ；Monolithic Microwave Integrated Circuits」という）は、例えば、ガリウムヒ素（ＧａＡｓ）やシリコン（Ｓｉ）などの半導体基板にトランジスタなどの能動素子（大電力増幅素子）と受動素子（抵抗、容量、コイル、伝送線路）、更には信号分配・合成回路などの受動機能回路を、半導体製造プロセスによって一括的かつ一体的に製作して実現するマイクロ波・ミリ波帯の高周波回路である。
【０００５】
能動素子においては、ＭＭＩＣを構成するような大電力増幅素子などの大電流を取り扱う半導体素子（パワー半導体素子）と、ＤＲＡＭ（Dynamic Random Access Memory）や電気的書き込みおよび消去が可能な不揮発性メモリ（ＥＥＰＲＯＭ：Electrically Erasable Programmable Read Only Memory）などのメモリＬＳＩに用いられる小電流を取り扱う半導体素子とに分類することができる。
【０００６】
ところで、小電流を取り扱う能動素子においては、基板裏面側にはバンプ電極を設け、表面側にパッド電極を設けた積層可能な構造を有する半導体チップが、特開平８−２１３４２７号公報（特許文献１）、特開２００１−６８６１８号公報（特許文献２）および特開２００１−６０６５４号公報（特許文献３）に開示されている。このうち特開平８−２１３４２７号公報（特許文献１）では、単位体積当たりの実装密度を高めることなどを目的とした半導体チップの構造が開示されている。
【特許文献１】特開平８−２１３４２７号公報
【特許文献２】特開２００１−６８６１８号公報
【特許文献３】特開２００１−６０６５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明者は、ヘテロ接合バイポーラトランジスタ（以下、「ＨＢＴ；Hetero-junction Bipolar Transistor」という）などの大電力増幅素子（ＨＰＡ；High Power Amplifier）を備えた半導体装置、ＲＦ（Radio Frequency）モジュールについて検討している。図１４は本発明者が検討しているＲＦモジュールを構成する例えばＭＭＩＣが形成された半導体チップ（以下、「チップ」という）１００のレイアウト図である。図１５はチップ１００がモジュール基板１１４に配置された状態の断面図であり、図１６は図１５を要部拡大した断面図である。
【０００８】
図１４に示すように、チップ１００を構成する例えばＧａＡｓ基板からなる半導体基板１０１の主面（素子形成面）には、大電力増幅素子であるＨＢＴ、受動素子である容量、抵抗およびコイルが形成されており、それぞれのレイアウトエリア１２６、１２７、１２８、１２９が示されている。また、チップ１００においてはダイボンディング方式が採用されており、チップ１００の外周側にワイヤボンディング用のパッド電極１０３ａが配置されている。さらに、チップ１００の発熱を放散するために、半導体基板１０１の裏面側から主面側へ貫通した穴に導体が埋め込まれてなる貫通電極であるＶｉＡ１０７が配置されている。
【０００９】
このチップ１００が、図１５および図１６に示すように、例えばＡｇ（銀）ペーストなどのダイボンディング材１１６を用いてダイボンディングされるマウント方式によってモジュール基板１１４に配置される。したがって、ＲＦ信号の入出力はボンディングワイヤ１１９を通して行われ、大電流の流れる基準電位（ＧＮＤ）は、ＶｉＡ１０７を通して、チップ１００の裏面より、モジュール基板１１４側に流れる。また、チップ１００の発熱、特に、ＨＢＴの発熱も同様に、ＶｉＡ１０７を通してモジュール基板１１４側に放散される。なお、ＲＦモジュールを構成するにあたり、モジュール基板１１４には、チップ１００の他に、ＭＭＩＣに付随する回路を含むＩＣチップなどが配置されている。
【００１０】
半導体基板１０１として用いているＧａＡｓ基板は、Ｓｉ基板よりウエハ単価が高いため、ＧａＡｓ基板からなるチップ１００を用いるＲＦモジュールのコスト低減のために、チップ１００のチップ面積のシュリンク化、ＲＦモジュールへの実装面積の縮小化が検討されている。このようにＲＦモジュールへの実装面積の縮小化を図ることができれば、ＲＦモジュールの小型化を実現することができる。
【００１１】
しかしながら、ダイボンディング方式を採用する場合、ボンディングワイヤの寄生インダクタ成分が大きく、この寄生インダクタのため特性の劣化を引き起こす。すなわち、ボンディングワイヤを含む配線の引き回しのインダクタが増加してしまうため、図１４に示したようなＨＢＴと共に同一チップ１００に形成されている受動素子（容量、抵抗、コイル）を別のチップに配置すること、すなわちＨＢＴを含むチップの他に、受動素子を含む別のチップを配置することができない。このため受動素子は、大電力増幅素子であるＨＢＴと共に、チップ１００に内蔵しなければならない。このためチップシュリンクを難しいものとしている。
【００１２】
また、チップ１００は、大電力増幅素子であるＨＢＴを含み、発熱が大きくなるため、ＶｉＡ１０７を介してモジュール基板１１４に熱を放散しなければならない。このためチップ１００のチップサイズは、ＶｉＡ１０７を確保するために、大きいものとなってしまう。チップサイズが大きくなると、モジュール基板１１４内のチップ実装部がデッドスペースとなってしまい、ＲＦモジュールの小型化を難しいものとしている。なお、本願において「デッドスペース」とは、ＨＢＴを含むチップ（チップ１００）が配置されているレイアウトエリアに、他の能動素子などのチップが配置できない場合をいい、チップ積層化できればデッドスペースではない。
【００１３】
また、チップ１００は、ＶｉＡ１０７を通して大電流をモジュール基板１１４側に流すが、チップ１００の裏面電極１０８を構成する例えばＡｕ（金）からなるメッキ膜の厚さが薄い場合、エレクトロマイグレーションの問題が発生してしまう。この点に関してはメッキ膜を厚くすることで対応できるが、メッキ膜にＡｕを用いているので、コストが増大してしまう。
【００１４】
また、ＶｉＡ１０７を通して熱をモジュール基板１１４に放散しているが、その放熱効果が少ない場合、ＨＢＴの特性、信頼性に悪影響を与えることとなる。このため、ＶｉＡ１０７を増やして放熱性を向上した場合、チップ面積が大きくなり、コストが増加してしまう。すなわち、特性・信頼性とコストとがトレードオフの関係となっている。
【００１５】
一方、ダイボンディング方式ではなく、上記特許文献１〜３にも示されたようなバンプ（ＢＵＭＰ）方式を採用することも考えられる。例えば、ＨＢＴなどが形成されたチップは、モジュール基板にフリップチップ方式によって実装されるが、大電流を取り扱う半導体素子であるＨＢＴの発する電磁波ノイズの影響を受ける場合、他の素子などは同一のレイアウトエリア内に配置することができない。すなわち、小電流を取り扱う半導体素子からの電磁波ノイズによって、他の素子には誤動作などの影響を与えにくいため、小電流を取り扱う半導体素子の同一レイアウトエリア内に、他の素子を配置することができるが、電磁波ノイズの影響を受ける場合、大電流を取り扱う半導体素子の同一レイアウトエリア内に、他の素子を配置することができない。このためＨＢＴが形成されたチップの外側に他の素子などが配置されることとなり、チップ実装部はデッドスペースとなってしまい、ＲＦモジュールの小型化を難しいものとしている。
【００１６】
一般に、バンプ方式が採用されるチップには、大電流を取り扱うことができる大電流増幅素子であるＨＢＴなどの半導体素子ではなく、小電流を取り扱う半導体素子が形成される。この小電流の半導体素子からの電磁波ノイズは、他の素子に影響を与えにくい。このため上記特許文献１〜３にも示されたような技術では、ＨＢＴの発する他の素子への電磁波ノイズの影響を考慮した場合、本発明者が検討している大電流増幅素子であるＨＢＴを含むチップに採用することはできない。
【００１７】
本発明の目的は、大電力増幅素子を含む半導体装置の製品コストの低減、信頼性の向上および素子特性の向上をすることのできる技術を提供することにある。
【００１８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２０】
本発明による半導体装置は、ＧａＡｓ基板からなる半導体基板の主面に形成された大電力増幅素子であるＨＢＴと、半導体基板の裏面に形成された裏面電極と、裏面電極と電気的に接続され、半導体基板の裏面に形成されたバンプ電極とを有しており、信号用バンプ電極の周囲を除く半導体基板の裏面の全面に、基準電位供給用バンプ電極と電気的に接続されている裏面電極が形成されている。
【００２１】
また、本発明による半導体装置の製造方法は、まず、（ａ）半導体基板の主面に大電力増幅素子を形成する。次いで、（ｂ）半導体基板の主面上に大電力増幅素子と電気的に接続される信号用パッド電極および基準電位供給用パッド電極を含む複数のパッド電極を形成する。次いで、（ｃ）半導体基板に半導体基板の裏面側から複数のパッド電極のそれぞれの裏面に達する複数の貫通穴を形成する。次いで、（ｄ）複数の貫通穴に導体を充填して複数の貫通電極を形成する。次いで、（ｅ）半導体基板の裏面の全面を覆い、複数の貫通電極と接触する導体膜を形成する。次いで、（ｆ）複数の貫通電極と導体膜を介して、信号用パッド電極と電気的に接続される信号用バンプ電極、および基準電位供給用パッド電極と電気的に接続される基準電位供給用バンプ電極を含む複数のバンプ電極を形成する。その際、工程（ｅ）の後に、信号用バンプ電極の周囲の導体膜を除去するものである。
【発明の効果】
【００２２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２３】
本発明によれば、大電力増幅素子を含む半導体装置の製品コストの低減、信頼性の向上および特性の向上をすることができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、発明の内容を理解し易くするために、平面図であっても、ハッチングを付す場合がある。
【００２５】
（実施の形態１）
本発明の実施の形態１では、半導体チップ（以下、「チップ」という）から構成される半導体装置について説明する。このチップには、ＲＦモジュールのＭＭＩＣを構成する大電流増幅素子であるＨＢＴが形成されている。
【００２６】
図１〜図３はそれぞれ本実施の形態１におけるチップ１Ｃの主面（素子形成面）側の平面図、裏面側の平面図、およびＸ−Ｘ線の断面図である。なお、図１および図２では、図３に示す保護膜４、１０は取り除かれている。
【００２７】
このチップ１Ｃは、図１〜図３に示すように、例えばＧａＡｓ基板からなる半導体基板（以下、「基板」という）１と、基板１の主面に形成された大電力増幅素子であるＨＢＴ（図示しない）とを有するものである。このＧａＡｓ基板に形成されたＨＢＴは、Ｓｉデバイスと比較して、電子の走行時間が短くなりトランジスタの応答速度の増大、すなわち高周波動作が可能である。
【００２８】
また、チップ１Ｃは、図１に示すように、基板１の主面上にマトリクス状に配置、形成された複数のパッド電極３と、図２に示すように、その裏面上にマトリクス状に配置、形成された複数のバンプ電極１３とを有している。複数のパッド電極３は、それぞれが複数のバンプ電極１３と対応しており、電気的に接続されている。
【００２９】
また、チップ１Ｃは、図３に示すように、基板１に形成され、基板１の裏面側から複数のパッド電極３のそれぞれの裏面に達する複数の貫通穴２と、複数の貫通穴２に導体が充填して形成された複数の貫通電極であるＶｉＡ７と、複数のＶｉＡ７と接触し、基板１の裏面を覆う導体膜からなる裏面電極８とを有している。
【００３０】
複数のＶｉＡ７は、基板１の裏面側から基板１の主面上に配置された複数のパッド電極３のそれぞれの裏面に達する複数の貫通穴２を形成した後、貫通穴２側面に下地電極８ａをスパッタなどにより形成し、さらに貫通穴２内を導電性で熱伝導率のよい導体で充填してなるものである。下地電極８ａには、例えばＰｔ（白金）／Ｔｉ（チタン）／Ａｕ（金）膜から構成される。Ｔｉの代わりにＣｒ（クロム）や、ＴｉＷ（チタンタングステン）、Ａｕの代わりにＣｕ（銅）、Ｎｉ（ニッケル）などを適用することができる。また、ＶｉＡ７の導体としては、メッキ法を用いたＡｕメッキ膜、Ｃｕメッキ膜あるいはハンダなどから構成される。
【００３１】
また、裏面電極８は、複数のＶｉＡ７を覆うように基板１の裏面の全面にスパッタなどで形成された例えばＰｔ／Ｔｉ膜、その上にメッキ法で形成された例えばＡｕ膜から構成され、さらにフォトリソグラフィおよびエッチング法を用いてパターニングされてなるものである。このためＶｉＡ７と裏面電極８は接触している。Ｔｉの代わりにＣｒ（クロム）や、ＴｉＷ（チタンタングステン）、Ａｕの代わりにＣｕ（銅）、Ｎｉ（ニッケル）などを適用することができる。また、Ａｕメッキ膜の代わりに、Ｃｕメッキ膜、Ｎｉメッキ膜、Ｃｒメッキ膜なども適用することができる。
【００３２】
このように複数のパッド電極３は、ＶｉＡ７および裏面電極８を介してそれぞれ複数のバンプ電極１３と電気的に接続されることとなる。複数のパッド電極３には、大電力増幅素子であるＨＢＴと電気的に接続される信号用パッド電極３ａおよび基準電位（ＧＮＤ）供給用パッド電極３ｂが含まれている。また、複数のバンプ電極１３には、信号用パッド電極３ａと電気的に接続される信号用バンプ電極１３ａ、および基準電位供給用パッド電極３ｂと電気的に接続される基準電位供給用バンプ電極１３ｂが含まれている。
【００３３】
裏面電極８は、前述したようにパターニングされたものであるが、信号用バンプ電極１３ａの周囲の導電膜（裏面電極８）が除去されてなるものである。このため基板１の裏面のほぼ全面に配置されている裏面電極８は、基準電位供給用バンプ電極１３ｂと電気的に接続されている。一方、信号用バンプ電極１３ａの周囲の導電膜が除去されているので、信号用バンプ電極１３ａと基準電位供給用バンプ電極１３ｂとは電気的に接続されていないこととなる。
【００３４】
ここで、基板１の裏面のほぼ全面に配置されている裏面電極８は、動作時に発生する電磁波ノイズを遮蔽するシールド膜となる。すなわち、基板１の裏面のほぼ全面に形成された裏面電極８が、基準電位（ＧＮＤ）と接続されてチップ１Ｃから発生する電磁波ノイズを遮断するというシールド効果を有することができる。
【００３５】
また、基準電位（ＧＮＤ）のライン（電源ライン）の安定化は、素子特性に与える影響が大きい。このため電源ラインを可能な限り太くするなどの対策が必要となる。この点、チップ１Ｃの裏面全面に裏面電極８が設けられているので、電源ラインを安定化することができる。
【００３６】
図３に示すように、チップ１Ｃは、基板１の主面上に形成されたＳｉＮ膜、ポリイミド膜などからなる保護膜４を有しており、保護膜４に形成された開口部５によって、複数のパッド電極３の表面が露出するようになっている。また、チップ１Ｃは、保護膜１０に形成された開口部１１によって露出した裏面電極８を覆うように形成されたＵＢＭ（Under Bump Metal）１２を有しており、チップ１Ｃでは、ＵＢＭ１２上にバンプ電極１３が形成されている。バンプ電極１３の材料としては、電気的特性を向上するためにはＡｕメッキが望ましいが、製品コストを低減するにはＣｕメッキあるいはハンダを適用することができる。なお、本実施の形態１では、パッド電極３には、開口部５を設けているが、裏面のバンプ電極１３によりモジュール基板などと電気的に接続する場合は、開口部５は設けなくとも良い。
【００３７】
図４はチップ１Ｃがモジュール基板１４に配置された状態の断面図であり、図５は図４を要部拡大した断面図である。モジュール基板１４には、その表面上に配線１５および図示しない素子が形成されている。このモジュール基板１４上の配線１５にチップ１Ｃのバンプ電極１３を接続させる。このように配線１５には、バンプ電極１３と対向して接続される電極が含まれている。
【００３８】
ここで、図１５および図１６に示したダイボンディング方式によってモジュール基板１１４に搭載されたチップ１００について以下に説明する。
【００３９】
図１５に示すように、モジュール基板１１４は、その表面上に配線１１５および図示しない受動素子（容量、抵抗、コイル）などが形成されている。チップ１００は、ダイボンディング材１１６により、モジュール基板１１４上の基準電位（ＧＮＤ）供給用の電極となる配線１１５に配置（マウント）されている。すなわち、このモジュール基板１１４上の基準電位（ＧＮＤ）供給の電極となる配線１１５と、Ａｇペーストからなるダイボンディング材１１６を介してチップ１Ｃの裏面電極１０８、パッド電極１０３ｂとが電気的に接続されている。また信号用の電極となる配線１１５にボンディングワイヤ１１９を介してチップ１Ｃのパッド電極１０３ａとが電気的に接続されている。
【００４０】
図１６に示すように、ダイボンディング方式では、基板１０１の裏面側から主面側を貫通する貫通穴１０２をダイボンディング材１１６が充填しきらないため空洞部１１７が形成されている。このためパッド電極１０３ｂから配線１１５への電流は、ＶｉＡ１０７の側面の導体膜からなる裏面電極１０８を通してモジュール基板１１４の基準電位（ＧＮＤ）供給用の電極となる配線１１５に流れる（経路１１８）。
【００４１】
ＶｉＡ１０７を流れる電流は、裏面電極１０８の厚さ（ｔ）に制限される。大電力増幅素子であるＨＢＴにおいては、大電流を流すためエレクトロマイグレーション対策として、裏面電極１０８を構成する導体膜の厚さを厚くする必要がある。このため、裏面電極１０８の導電膜は、例えば５〜１０μｍ程度のＡｕメッキ膜が適用される。また、ＧａＡｓ基板からなる基板１０１および空洞部１１７は、熱伝導率が非常に低いため、チップ１００の発熱も裏面電極１０８を介してリレーモジュール１１４へ放散させにくくさせるものである。すなわち、放熱性も導体膜からなる裏面電極１０８の厚さ（ｔ）に依存し、薄くなるに従い、放熱性も低下してしまう。また、裏面電極１０８には電気抵抗、熱伝導率の観点からＡｕを用いることが望ましい。したがって、裏面電極１０８にＡｕメッキ膜を用いた場合においては、膜厚（ｔ）を厚くするに従い放熱性が向上する一方で、Ａｕは高価であるため、製品コストが高くなるというトレードオフの関係がある。
【００４２】
しかしながら、本発明では、図４および図５に示すように、貫通穴２は導体によって充填されているため、ＶｉＡ７の側壁だけでなく、ＶｉＡ７全体でパッド電極３から配線１５へ電流を流すことができる（経路１８）。したがって、エレクトロマイグレーションの耐性は格段に向上する。また、同様にＶｉＡ７全体で熱を放散するため、放熱効果も向上する。
【００４３】
また、図１６に示したように、ダイボンディング方式では、電気抵抗、熱伝導率のため、裏面電極１０８にＡｕメッキ膜を用いている。しかしながら、本発明では、図４および図５に示したように、電流も熱もＶｉＡ７およびバンプ電極１３を通してモジュール基板１４へ流れる（経路１８）。また、エレクトロマイグレーション耐性のために裏面電極１０８の膜厚を厚くする必要もない。このため、裏面電極８に高価なＡｕメッキ膜を用いる必要がない。すなわち、安価なＣｒメッキ膜やＮｉメッキ膜を用いることができ、製品コストを低減することができる。
【００４４】
また、図１５に示したように、ダイボンディング方式では、基準電位供給用のパッド電極１０３ｂ以外の信号用のパッド電極１０３ａはワイヤボンディング接続のため、パッド電極１０３ｂ以外はボンディングワイヤ１１９を通って熱が逃げることになる。このため、ダイボンディング方式は放熱性が悪い。しかしながら、本発明では、図４に示したように、全てのパッド電極３が、バンプ電極１３と接続され、ＶｉＡ７を通して熱の逃げる経路１８が多くなり、チップ１Ｃの放熱性が向上する。これによって、半導体装置の特性は安定し、信頼性も向上する。
【００４５】
次に、図１〜図３に示したチップ１Ｃの製造方法について図６〜図１１を参照して説明する。図６〜図１１は製造工程中の半導体チップ１Ｃを模式的に示す断面図である。なお、チップ１Ｃを構成する基板１の主面には大電力増幅素子であるＨＢＴが形成されることとなるが、周知の製造方法によって形成されるため、その説明は省略し、その工程以降について説明する。
【００４６】
基板１の主面に大電力増幅素子であるＨＢＴ（図示しない）を形成した後、図６に示すように、スパッタ法によって基板１の主面上に導体膜を堆積した後、フォトリソグラフィおよびエッチング技術を用いてパッド電極３を形成する。基板１は例えば絶縁性のＧａＡｓ基板からなり、その厚さは例えば６２５ｎｍ程度である。また、パッド電極３には、ＨＢＴと電気的に接続される信号用パッド電極３ａおよび基準電位供給用パッド電極３ｂが含まれている。
【００４７】
続いて、図７に示すように、基板１の主面上に、まず保護テープ３１を貼り付け、さらにワックス材３２を塗布した後、石英ガラス基板３３を貼り付ける。これらは基板１への研磨などの工程を行い易くするために行うものである。次いで、基板１の裏面に対して研削を行い、さらに面取りするためのエッチングを行う。次いで、フォトリソグラフィおよびエッチング技術を用いて基板１に裏面側からパッド電極３の裏面に達する貫通穴２を形成する。エッチングには、ウエットエッチングおよびドライエッチングが行われる。
【００４８】
続いて、図８に示すように、貫通穴２の側壁および基板１の裏面上に下地電極８ａを形成する。下地電極８ａは、スパッタ法を用いた例えばＰｔ／Ｔｉ／Ａｕ膜からなる。なお、Ａｕの代わりにＣｕやＮｉ、Ｃｒであっても構わない。次いで、貫通穴２に導体を充填して貫通電極であるＶｉＡ７を形成する。
【００４９】
この貫通穴２の充填には例えばハンダをプリント印刷して行う。その際、下地電極８ａを形成した後、貫通穴２を埋め込むように基板１の裏面全面にハンダを付け（印刷）した後、リフトオフで貫通穴２に埋め込まれたハンダ以外を除去するものである。
【００５０】
また、プリント印刷ではなく、メッキ法を用いても良い。その際、貫通穴２の内側に導体を充填して貫通電極であるＶｉＡ７を形成する。なお、メッキ法による貫通穴２を充填する導体は、高価なＡｕでは無くとも、ＮｉあるいはＣｕ、Ａｌなどのメッキ膜として形成することもできる。また、メッキ膜としてＣｕを用いる場合、そのままメッキをし続けることで、Ｃｕからなるバンプ電極１３を形成しても良い。
【００５１】
続いて、図９に示すように、基板１の裏面全面を覆い、ＶｉＡ７と接触する導体膜からなる裏面電極８を形成する。具体的には、ＶｉＡ７を形成した後、再度スパッタ法を用いてＰｔ／Ｔｉ／Ａｕ膜を形成した後、メッキ法によってメッキ膜を形成する。このメッキ膜は、本発明者が検討したダイボンディング方式ではＡｕメッキ膜を用いる必要があったが、本発明ではＡｕより安価なＣｕ、Ｎｉ、Ｃｒなどの金属から形成しても良い。Ａｕメッキ膜を裏面電極８に用いない場合、前述したようにエレクトロマイグレーションの耐性や放熱性などは低下せず、Ａｕメッキ膜を用いた場合に対して製品コストを低減することができる。
【００５２】
続いて、図１０に示すように、フォトリソグラフィおよびエッチング技術を用いて信号用バンプ電極１３ａ（図示せず）の周囲の導体膜からなる裏面電極８を除去する（パターニングする）。このため裏面電極８は基準電位供給用パッド電極３ｂ（基準電位供給用バンプ電極１３ｂ）にだけ接続されることとなる。
【００５３】
このように、基板１の裏面のほぼ全面に形成された裏面電極８が、基準電位（ＧＮＤ）と接続されてチップ１Ｃから発生する電磁波ノイズを遮断するというシールド効果を有することができる。
【００５４】
また、基準電位（ＧＮＤ）のライン（電源ライン）の安定化は、素子特性に与える影響が大きい。このため電源ラインを可能な限り太くするなどの対策が必要となる。この点、チップ１Ｃの裏面全面に裏面電極８が設けられているので、電源ラインを安定化することができる。
【００５５】
次いで、基板１の裏面全面を覆う例えばポリイミド膜からなる保護膜１０を堆積した後、その保護膜１０にＶｉＡ７の周辺領域を開口する開口部１１を形成して、裏面電極８を露出する。次いで、露出された裏面電極８を覆うように、メッキ法を用いて例えばＡｕメッキ膜からなるＵＢＭ（Under Bump Metal）１２が形成される。
【００５６】
続いて、図１１に示すように、ＵＢＭ１２上にバンプ電極１３を形成する。すなわち、貫通電極であるＶｉＡ７および導体膜からなる裏面電極８を介して、信号用パッド電極３ａと電気的に接続される信号用バンプ電極１３ａおよび基準電位供給用パッド電極３ｂと電気的に接続される基準電位供給用バンプ電極１３ｂを形成する。
【００５７】
次いで、ガラス基板３３、ワックス材３２およびほぼテープを除去した後、基板１の主面全面を覆うように、例えばポリイミド膜からなる保護膜４を堆積し、パッド電極３の表面が露出するように、保護膜４に開口部５を形成する。これにより、図３に示したような半導体チップ１Ｃが略完成する。
【００５８】
このようなチップ１Ｃは、エレクトロマイグレーション耐性が向上することによって、信頼性が向上し、また製品コストが低減される。すなわち、チップ１Ｃは、ＶｉＡ７の側面で電流を流すのではなく、ＶｉＡ７全体で電流を流すことができる。また、チップ１Ｃは、マイグレーション対策のために裏面電極８のメッキ膜を厚くせずに済み、また高価なＡｕを用いなくとも良い。
【００５９】
また、チップ１Ｃは放熱性が向上することによって、増幅特性が向上し、また信頼性が向上し、さらには製品コストが低減される。すなわち、チップ１Ｃは、ＶｉＡ７の側面で熱を逃がすのではなく、ＶｉＡ７全体で熱を逃がすことができる。また、チップ１Ｃは、放熱パスとしてのＶｉＡ７を多く配置することができる。また、チップ１Ｃは、熱勾配が小さくなると特性が安定する。また、ＨＢＴの接合温度Ｔｊが低くなり、信頼性が向上する。このため、裏面電極８に熱伝導度の高いＡｕメッキ膜を用いなくとも良い。
【００６０】
（実施の形態２）
本実施の形態２では、前記実施の形態１で示した構造のチップを用いた積層チップ構造について説明する。
【００６１】
前述したように、図１４には、本発明者が検討しているＲＦモジュールを構成する例えばＭＭＩＣが形成されたチップ１００のレイアウトが示されている。チップ１００を構成するＧａＡｓ基板からなる半導体基板１０１の主面には、大電力増幅素子であるＨＢＴ、受動素子である容量、抵抗およびコイルが形成されており、それぞれのレイアウトエリア１２６、１２７、１２８、１２９が示されている。また、チップ１００においてはダイボンディング方式が採用されており、チップ１００の外周側にワイヤボンディング用のパッド電極１０３が配置されている。さらに、１００チップの発熱を放散するために、基板の裏面側から主面側へ貫通した穴に導体が埋め込まれてなる貫通電極であるＶｉＡ１０７が配置されている。
【００６２】
図１４ではＭＭＩＣを１つのチップ１００から構成しているが、この大電力増幅素子であるＨＢＴおよび受動素子を含んでなるＭＭＩＣを本実施の形態２では、図１２に示すようなＨＢＴを含むチップ１Ｃと、受動素子を含むチップ５１Ｃとを、図１３に示すような積層チップ構造で構成している。また、図１３では、積層チップ構造を適用し、２つのチップ１Ｃ、５１Ｃがモジュール基板１４に配置（マウント）された状態も併せて示している。
【００６３】
図１２（ａ）に示すように、チップ１Ｃの主面のＨＢＴレイアウトエリア２６には、ＨＢＴが形成されている。このチップ１Ｃは、前記実施の形態１で説明した場合と同様のチップであり、またチップ１Ｃを構成する基板１は、絶縁性のＧａＡｓ基板からなる。このチップ１Ｃは、基板１の主面上に形成されたパッド電極３と、基板１に形成され、基板１の裏面側からパッド電極３のそれぞれの裏面に達する貫通穴２と、貫通穴２に導体が充填して形成された貫通電極であるＶｉＡ７と、ＶｉＡ７と接触し、基板１の裏面を覆う導体膜から構成される裏面電極８と、ＶｉＡ７とはそれぞれ導体膜を間にして形成されたバンプ電極１３とを有している。パッド電極３には、大電力増幅素子であるＨＢＴと電気的に接続される信号用パッド電極３ａおよび基準電位供給用パッド電極３ｂが含まれており、バンプ電極１３には、裏面電極８およびＶｉＡ７を介して信号用パッド電極３ａと電気的に接続される信号用バンプ電極１３ａと、裏面電極８およびＶｉＡ７を介して基準電位供給用パッド電極３ｂと電気的に接続される基準電位供給用バンプ電極１３ｂとが含まれている。この信号用バンプ電極１３ａの周囲を除く基板１の裏面の全面では、裏面電極８が形成されている。
【００６４】
また、図１２（ｂ）に示すように、チップ５１Ｃの主面の容量レイアウトエリア２７、抵抗レイアウトエリア２８およびコイルレイアウトエリア２９のそれぞれには、容量、抵抗およびコイルが形成されている。このチップ５１を構成する基板５１は、導電性のＳｉ基板からなる。また、このチップ５１Ｃは基板５１の主面上に形成され、受動素子（容量、抵抗およびコイル）と電気的に接続される複数のパッド電極５３を有している。このように、受動素子をＧａＡｓ基板より安価なＳｉ基板でＩＰＤ（Integrated Passive Device）として形成することもできる。
【００６５】
また、チップ５１Ｃは、図１３に示すように、基板５１の主面上に形成されたポリイミド膜などからなる保護膜５４を有しており、保護膜５４に形成された開口部によってパッド電極５３の表面が露出するようになっている。また、チップ５１Ｃは、保護膜６０に形成された開口部によって露出したパッド電極５８にバンプ電極６３が接続して形成されている。バンプ電極６３の材料としては、電気的特性を向上するためにはＡｕメッキが望ましいが、製品コストを低減するにはＣｕメッキあるいはハンダを適用することができる。このバンプ電極６３とパッド電極５３とは、基板５１の裏面側からパッド電極５３の裏面に達する貫通穴に導体が充填して形成されたＶｉＡ５７を介して電気的に接続されている。
【００６６】
図１３に示すように、チップ１Ｃとチップ５１Ｃとは、パッド電極５３が、それぞれ基準電位供給用バンプ電極１３ｂおよび信号用バンプ電極１３ａと対向して接続されて、積層チップ構造となっている。すなわち、受動素子および受動素子と電気的に接続されるパッド電極５３とを備えた基板５１上に基板１を配置し、基板５１の複数のパッド電極５３をそれぞれ複数のバンプ電極１３と対向して接続する。これによって、積層チップ構造となっている。
【００６７】
また、モジュール基板１４には、図１３に示すように、その表面上に配線１５および図示しない素子が形成されている。このモジュール基板１４上の配線１５にチップ５１Ｃのバンプ電極６３を接続させる。このように配線１５には、バンプ電極６３と対向して接続される電極が含まれている。
【００６８】
このようなチップ１Ｃは、ＶｉＡ５７が形成されたＳｉ基板から構成されるチップ５１Ｃと合わせて、積層チップ構造を構成することができ、モジュールの小型化を図ることができる。すなわち、チップ１Ｃは、裏面電極８がシールドの役割を果たすので、チップの積層化が可能となる。また、チップ１Ｃのバンプ電極１３ｂは、チップ５１ＣのＶｉＡ５７を介してモジュール基板１４の配線１５と接続されているため、チップ１Ｃに形成されているＨＢＴの大電流を流すことができる。また、裏面電極８がシールドの役割を果たすので、電磁波ノイズの影響を考えずに、チップ１Ｃとモジュール基板１４との間に、チップ５１Ｃを配置することができる。
【００６９】
また、図１４に示したようにＧａＡｓ基板からなる１つのチップ１００にＨＢＴおよび受動素子を形成するのではなく、ＨＢＴと受動素子とを別々のチップで構成することで、高価なＧａＡｓ基板からなるチップをシュリンクすることができる。すなわち、ＨＢＴをＧａＡｓ基板からなるチップ１Ｃに形成し、受動素子をそのＧａＡｓ基板ではなく、Ｓｉ基板からなるチップ５１Ｃに形成することによって、高価なＧａＡｓ基板からなるチップをシュリンクすることができ、さらに製品コストを低減することができる。また、積層チップ構造にすることによって、チップ１Ｃのバンプ電極１３の近傍にチップ５１Ｃの受動素子を配置することができるので、寄生インダクタを小さくすることができる。
【００７０】
また、図１４に示したようなボンディング方式のチップ１００ではなく、バンプ方式にすることにより、パッド電極１０３ａを形成する必要がなくなり、チップシュリンクをすることができる。
【００７１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７２】
例えば、前記実施の形態では、大電流を取り扱う半導体素子を絶縁性のＧａＡｓ基板に形成する場合について説明したが、そのような素子をＳｉ基板に形成しても良い。この場合、裏面電極と接続する基準電位用のＶｉＡの側面には絶縁膜を設けず、信号用のＶｉＡの側面には絶縁膜を設ける。すなわち、基準電位用のＶｉＡは、Ｓｉ基板とショートさせ、信号用のＶｉＡは絶縁膜でＳｉ基板と切り離す。このため、電源ラインの安定化を図ることができる。
【００７３】
また、例えば、前記実施の形態２では、ＧａＡｓ基板からなる半導体チップおよびＳｉ基板からなる半導体チップの２つの半導体チップから構成される積層チップ方式について説明したが、２つの半導体チップに限らず、３つ以上の半導体チップから構成される積層チップ方式にも適用することができる。
【産業上の利用可能性】
【００７４】
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。
【図面の簡単な説明】
【００７５】
【図１】本実施の形態１における半導体チップの主面側の平面図である。
【図２】図１の半導体チップの裏面側の平面図である。
【図３】図１のＸ−Ｘ線の断面図である。
【図４】図１の半導体チップがモジュール基板に配置された状態の断面図である。
【図５】図４を拡大した断面図である。
【図６】本発明の実施の形態１における半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中における要部断面図である。
【図８】図７に続く半導体装置の製造工程中における要部断面図である。
【図９】図８に続く半導体装置の製造工程中における要部断面図である。
【図１０】図９に続く半導体装置の製造工程中における要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中における要部断面図である。
【図１２】本実施の形態２における２つの半導体チップの主面側の平面図であり、（ａ）はＧａＡｓ基板から構成される半導体チップ、（ｂ）はＳｉ基板から構成される半導体チップである。
【図１３】図１２の２つの半導体チップがモジュール基板に配置された状態の断面図である。
【図１４】発明者が検討している半導体チップの主面側の平面図である。
【図１５】図１４の半導体チップがモジュール基板に配置された状態の断面図である。
【図１６】図１５を拡大した断面図である。
【符号の説明】
【００７６】
１      半導体基板（基板）
１Ｃ    半導体チップ（チップ）
２      貫通穴
３      パッド電極
３ａ    信号用パッド電極
３ｂ    基準電位供給用パッド電極
４      保護膜
５      開口部
７      ＶｉＡ
８      裏面電極
８ａ    下地電極
１０    保護膜
１１    開口部
１２    ＵＢＭ
１３    バンプ電極
１３ａ  信号用バンプ電極
１３ｂ  基準電位供給用バンプ電極
１４    モジュール基板
１５    配線
１８    経路
２６    ＨＢＴレイアウトエリア
２７    容量レイアウトエリア
２８    抵抗レイアウトエリア
２９    コイルレイアウトエリア
３１    保護テープ
３２    ワックス材
３３    ガラス基板
５１    半導体基板（基板）
５１Ｃ  半導体チップ（チップ）
５３    パッド電極
５４    保護膜
５７    ＶｉＡ
５８    パッド電極
６０    保護膜
６３    バンプ電極
１００  半導体チップ（チップ）
１０１  半導体基板
１０２  貫通穴
１０３ａ、１０３ｂ  パッド電極
１０４  保護膜
１０７  ＶｉＡ
１０８  裏面電極
１１４  モジュール基板
１１５  配線
１１６  ダイボンディング材
１１７  空洞部
１１８  経路
１１９  ボンディングワイヤ
１２６  ＨＢＴレイアウトエリア
１２７  容量レイアウトエリア
１２８  抵抗レイアウトエリア
１２９  コイルレイアウトエリア
【図１】
2008066657.tif 000003
【図２】
2008066657.tif 000004
【図３】
2008066657.tif 000005
【図４】
2008066657.tif 000006
【図５】
2008066657.tif 000007
【図６】
2008066657.tif 000008
【図７】
2008066657.tif 000009
【図８】
2008066657.tif 000010
【図９】
2008066657.tif 000011
【図１０】
2008066657.tif 000012
【図１１】
2008066657.tif 000013
【図１２】
2008066657.tif 000014
【図１３】
2008066657.tif 000015
【図１４】
2008066657.tif 000016
【図１５】
2008066657.tif 000017
【図１６】
2008066657.tif 000018