(57)【要約】【課題】同一基板上において誘電率の異なる複数種類のゲート絶縁膜を必要性に応じて使い分けた半導体装置の構造、及び当該構造を実現する簡便な製造方法を提供する。【解決手段】基板１の活性領域１ａ上に高誘電率ゲート絶縁膜４を介してゲート電極７Ａが形成されている。基板１の活性領域１ｂ上にゲート酸化膜６を介してゲート電極７Ｂが形成されている。ゲート電極７Ａ及び７Ｂのそれぞれの側面に同一構造の絶縁性サイドウォールスペーサ８Ａ及び８Ｂが形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備えた半導体装置であって、
前記第１のＭＩＳトランジスタは、
基板の第１の活性領域上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極とを備え、
前記第２のＭＩＳトランジスタは、
前記基板の第２の活性領域上に形成され、前記第１のゲート絶縁膜よりも誘電率の低い第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極とを備え、
前記第１のゲート電極及び前記第２のゲート電極のそれぞれの側面上に同一構造の絶縁性サイドウォールスペーサが形成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１のゲート絶縁膜の膜厚は前記第２のゲート絶縁膜の膜厚と同等か又はそれよりも小さいことを特徴とする半導体装置。
【請求項３】
請求項１又は２に記載の半導体装置において、
前記第１のＭＩＳトランジスタと前記第２のＭＩＳトランジスタとは同じ導電型であり、
前記第１のＭＩＳトランジスタの動作電圧は、前記第２のＭＩＳトランジスタの動作電圧よりも低いことを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記第１のゲート絶縁膜の膜厚は前記第２のゲート絶縁膜の膜厚よりも大きいことを特徴とする半導体装置。
【請求項５】
請求項１又は４に記載の半導体装置において、
前記第１のＭＩＳトランジスタはＮ型ＭＩＳトランジスタであり、
前記第２のＭＩＳトランジスタはＰ型ＭＩＳトランジスタであることを特徴とする半導体装置。
【請求項６】
請求項１又は４に記載の半導体装置において、
前記第１のＭＩＳトランジスタと前記第２のＭＩＳトランジスタとは同じ導電型であり、
前記第１のＭＩＳトランジスタの動作電圧と前記第２のＭＩＳトランジスタの動作電圧とは同じであり、
前記第１のＭＩＳトランジスタのしきい値電圧は前記第２のＭＩＳトランジスタのしきい値電圧よりも高いことを特徴とする半導体装置。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体装置において、
前記第１のゲート絶縁膜は高誘電率絶縁膜を含むことを特徴とする半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記高誘電率絶縁膜の上にＳｉＮ膜が形成されていることを特徴とする半導体装置。
【請求項９】
請求項７に記載の半導体装置において、
前記高誘電率絶縁膜の上部が窒化されていることを特徴とする半導体装置。
【請求項１０】
請求項７〜９のいずれか１項に記載の半導体装置において、
前記高誘電率絶縁膜の下にバッファー絶縁膜が形成されていることを特徴とする半導体装置。
【請求項１１】
請求項１〜１０のいずれか１項に記載の半導体装置において、
前記第２のゲート絶縁膜はＳｉＯ2 膜又はＳｉＯＮ膜であることを特徴とする半導体装置。
【請求項１２】
請求項１〜１１のいずれか１項に記載の半導体装置において、
前記第１のゲート電極はフルシリサイド電極であり、
前記第２のゲート電極はフルシリサイド電極であるか又はポリシリコン電極を含むことを特徴とする半導体装置。
【請求項１３】
請求項１〜１１のいずれか１項に記載の半導体装置において、
前記第１のゲート電極及び前記第２のゲート電極はそれぞれメタルゲート電極であることを特徴とする半導体装置。
【請求項１４】
請求項１〜１１のいずれか１項に記載の半導体装置において、
前記第１のゲート電極はメタルゲート電極であり、
前記第２のゲート電極は、前記第２のゲート絶縁膜と接するポリシリコン電極を含むことを特徴とする半導体装置。
【請求項１５】
請求項１〜１１のいずれか１項に記載の半導体装置において、
前記第１のゲート電極は、前記第１のゲート絶縁膜と接するメタルゲート電極を含み、
前記第２のゲート電極は、前記第２のゲート絶縁膜と接するポリシリコン電極を含むことを特徴とする半導体装置。
【請求項１６】
請求項１５に記載の半導体装置において、
第３のＭＩＳトランジスタをさらに備え、
前記第３のＭＩＳトランジスタは、
前記基板の第３の活性領域上に形成され、前記第１のゲート絶縁膜と同じ絶縁膜からなる第３のゲート絶縁膜と、
前記第３のゲート絶縁膜上に形成された第３のゲート電極とを備え、
前記第３のゲート電極は、前記第３のゲート絶縁膜と接する他のメタルゲート電極を含み、
前記第３のゲート電極の側面上にも前記同一構造の絶縁性サイドウォールスペーサが形成されていることを特徴とする半導体装置。
【請求項１７】
請求項１〜１１のいずれか１項に記載の半導体装置において、
第３のＭＩＳトランジスタをさらに備え、
前記第３のＭＩＳトランジスタは、
前記基板の第３の活性領域上に形成され、前記第１のゲート絶縁膜よりも誘電率の低い第３のゲート絶縁膜と、
前記第３のゲート絶縁膜上に形成された第３のゲート電極とを備え、
前記第３のゲート電極の側面上にも前記同一構造の絶縁性サイドウォールスペーサが形成されていることを特徴とする半導体装置。
【請求項１８】
第１のゲート絶縁膜及び第１のゲート電極を有する第１のＭＩＳトランジスタと、第２のゲート絶縁膜及び第２のゲート電極を有する第２のＭＩＳトランジスタとを備えた半導体装置を製造する方法であって、
基板の第１の活性領域上に前記第１のゲート絶縁膜を形成する工程（ａ）と、
前記基板の第２の活性領域上に、前記第１のゲート絶縁膜よりも誘電率の低い前記第２のゲート絶縁膜を形成する工程（ｂ）と、
前記第１のゲート絶縁膜の上に前記第１のゲート電極を形成する工程（ｃ）と、
前記第２のゲート絶縁膜の上に前記第２のゲート電極を形成する工程（ｄ）と、
前記第１のゲート電極及び前記第２のゲート電極のそれぞれの側面上に同一構造の絶縁性サイドウォールスペーサを形成する工程（ｅ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８に記載の半導体装置の製造方法において、
前記第１のゲート絶縁膜の膜厚は前記第２のゲート絶縁膜の膜厚と同等か又はそれよりも小さいことを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１８又は１９に記載の半導体装置の製造方法において、
前記第１のＭＩＳトランジスタと前記第２のＭＩＳトランジスタとは同じ導電型であり、
前記第１のＭＩＳトランジスタの動作電圧は、前記第２のＭＩＳトランジスタの動作電圧よりも低いことを特徴とする半導体装置の製造方法。
【請求項２１】
請求項１８に記載の半導体装置の製造方法において、
前記第１のゲート絶縁膜の膜厚は前記第２のゲート絶縁膜の膜厚よりも大きいことを特徴とする半導体装置の製造方法。
【請求項２２】
請求項１８又は２１に記載の半導体装置の製造方法において、
前記第１のＭＩＳトランジスタはＮ型ＭＩＳトランジスタであり、
前記第２のＭＩＳトランジスタはＰ型ＭＩＳトランジスタであることを特徴とする半導体装置の製造方法。
【請求項２３】
請求項１８又は２１に記載の半導体装置の製造方法において、
前記第１のＭＩＳトランジスタと前記第２のＭＩＳトランジスタとは同じ導電型であり、
前記第１のＭＩＳトランジスタの動作電圧と前記第２のＭＩＳトランジスタの動作電圧とは同じであり、
前記第１のＭＩＳトランジスタのしきい値電圧は前記第２のＭＩＳトランジスタのしきい値電圧よりも高いことを特徴とする半導体装置の製造方法。
【請求項２４】
請求項１８〜２３のいずれか１項に記載の半導体装置の製造方法において、
前記工程（ａ）は、前記第１の活性領域上に高誘電率絶縁膜を形成した後、前記高誘電率絶縁膜の上にＳｉＮ膜を形成する工程を含み、
前記工程（ｂ）は、前記工程（ａ）の後に、前記ＳｉＮ膜をマスクとして前記基板を酸化することによって、前記第２の活性領域上に前記第２のゲート絶縁膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２４に記載の半導体装置の製造方法において、
前記工程（ｂ）の後で前記工程（ｃ）の前に、前記ＳｉＮ膜を除去する工程を備えていることを特徴とする半導体装置の製造方法。
【請求項２６】
請求項１８〜２３のいずれか１項に記載の半導体装置の製造方法において、
前記工程（ａ）は、前記第１の活性領域上に高誘電率絶縁膜を形成した後、前記高誘電率絶縁膜の上部を窒化して窒化層を形成する工程を含み、
前記工程（ｂ）は、前記工程（ａ）の後に、前記窒化層をマスクとして前記基板を酸化することによって、前記第２の活性領域上に前記第２のゲート絶縁膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２７】
請求項２６に記載の半導体装置の製造方法において、
前記工程（ｂ）の後で前記工程（ｃ）の前に、前記窒化層を除去する工程を備えていることを特徴とする半導体装置の製造方法。
【請求項２８】
請求項２４〜２７のいずれか１項に記載の半導体装置の製造方法において、
前記工程（ａ）は、前記高誘電率絶縁膜を形成する前に、前記第１の活性領域上にバッファー絶縁膜を形成する工程を含むことを特徴とする半導体装置の製造方法。
【請求項２９】
請求項１８〜２８のいずれか１項に記載の半導体装置の製造方法において、
前記第２のゲート絶縁膜はＳｉＯ2 膜又はＳｉＯＮ膜であることを特徴とする半導体装置の製造方法。
【請求項３０】
請求項１８〜２９のいずれか１項に記載の半導体装置の製造方法において、
前記第１のゲート電極及び前記第２のゲート電極はそれぞれポリシリコンからなり、
前記工程（ｃ）の後に、少なくとも前記第１のゲート電極をフルシリサイド化する工程をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項３１】
請求項１８〜２９のいずれか１項に記載の半導体装置の製造方法において、
前記第１のゲート電極及び前記第２のゲート電極はそれぞれメタルゲート電極であることを特徴とする半導体装置の製造方法。
【請求項３２】
請求項１８〜２９のいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｃ）において、前記第１のゲート電極に代えてダミーゲート電極を形成し、
前記工程（ｅ）よりも後に、前記ダミーゲート電極を除去し、それにより形成された凹部に、前記第１のゲート電極としてメタルゲート電極を形成する工程（ｆ）をさらに備えていることを特徴とする半導体装置の製造方法。
【請求項３３】
請求項３２に記載の半導体装置の製造方法において、
前記第２のゲート電極はシリコン含有膜からなり、
前記工程（ｅ）と前記工程（ｆ）との間に、前記ダミーゲート電極を覆う保護膜を形成し、当該保護膜をマスクとして、前記第２のゲート電極の表面部をシリサイド化する工程をさらに備え、
前記工程（ｆ）において、前記保護膜を前記ダミーゲート電極と共に除去することを特徴とする半導体装置の製造方法。
【請求項３４】
請求項１８〜２９のいずれか１項に記載の半導体装置の製造方法において、
前記工程（ｃ）及び前記工程（ｄ）において、前記第１のゲート絶縁膜上に金属膜を形成した後、前記金属膜上及び前記第２のゲート絶縁膜上にポリシリコン膜を形成し、その後、前記第１のゲート絶縁膜上において前記金属膜及び前記ポリシリコン膜をパターニングして前記第１のゲート電極を形成し、前記第２のゲート絶縁膜上において前記ポリシリコン膜をパターニングして前記第２のゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項３５】
請求項１８〜２９のいずれか１項に記載の半導体装置の製造方法において、
前記半導体装置は、第３のゲート絶縁膜及び第３のゲート電極を有する第３のＭＩＳトランジスタをさらに備え、
前記工程（ａ）において、前記基板の第３の活性領域上に、前記第１のゲート絶縁膜と同じ絶縁膜からなる前記第３のゲート絶縁膜を形成し、
前記工程（ｃ）及び前記工程（ｄ）において、前記第１のゲート絶縁膜上に第１の金属膜を形成し、前記第３のゲート絶縁膜上に第２の金属膜を形成した後、前記第１の金属膜上、前記第２の金属膜上及び前記第２のゲート絶縁膜上にポリシリコン膜を形成し、その後、前記第１のゲート絶縁膜上において前記第１の金属膜及び前記ポリシリコン膜をパターニングして前記第１のゲート電極を形成し、前記第２のゲート絶縁膜上において前記ポリシリコン膜をパターニングして前記第２のゲート電極を形成し、前記第３のゲート絶縁膜上において前記第２の金属膜及び前記ポリシリコン膜をパターニングして前記第３のゲート電極を形成し、
前記工程（ｅ）において、前記第３のゲート電極の側面上にも前記同一構造の絶縁性サイドウォールスペーサを形成することを特徴とする半導体装置の製造方法。
【請求項３６】
請求項１８〜２９のいずれか１項に記載の半導体装置の製造方法において、
前記半導体装置は、第３のゲート絶縁膜及び第３のゲート電極を有する第３のＭＩＳトランジスタをさらに備え、
前記工程（ｃ）及び前記工程（ｄ）よりも前に、前記基板の第３の活性領域上に、前記第１のゲート絶縁膜よりも誘電率の低い前記第３のゲート絶縁膜を形成する工程（ｇ）を備え、
前記工程（ｇ）と前記工程（ｅ）との間に、前記第３のゲート絶縁膜の上に前記第３のゲート電極を形成する工程（ｈ）を備え、
前記工程（ｅ）において、前記第３のゲート電極の側面上にも前記同一構造の絶縁性サイドウォールスペーサを形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の構造及びその製造方法に関し、特に、様々な厚さのゲート絶縁膜を有するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor ）が搭載された半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、ＭＩＳＦＥＴ（以下、ＭＩＳトランジスタと称する）のゲート絶縁膜のスケーリングが行われている。しかし、ゲート絶縁膜の厚さがある程度まで薄くなると、ダイレクトトンネリングによるリーク電流が飛躍的に増大し、その結果、チップの消費電力が無視できなくなるので、従来のゲート絶縁膜である酸化膜では薄膜化の限界に近づいている。そこで、従来のゲート酸化膜の３倍以上の誘電率を持つＨｆＯ2 やＨｆＳｉＯＮなどの高誘電率絶縁膜を用いたゲート絶縁膜が注目されている。
【０００３】
ところで、ロジック回路以外に、メモリセル、アナログ回路又はＩ／Ｏ回路などを同一チップ上に混載した半導体装置では、複数の電源電圧系を１チップ内で使用している。例えばロジック回路等が配置される領域（以下、コア（Ｃｏｒｅ）領域と称する）には相対的に低い電源電圧が用いられ、Ｉ／Ｏ回路等が配置される領域（以下、Ｉ／Ｏ領域と称する）には相対的に高い電源電圧が用いられる。
【０００４】
このような混載型の半導体装置に高誘電率ゲート絶縁膜を用いるため、例えば図１４（ａ）〜（ｄ）に示すようなプロセスが提案されている。ここで、コア領域に形成されるＭＩＳトランジスタとＩ／Ｏ領域に形成されるＭＩＳトランジスタとは互いに同一導電型である。
【０００５】
まず、図１４（ａ）に示すように、基板１０１上にＳＴＩ（Shallow Trench Isolation）１０２を形成してコア領域の活性領域１０１ａとＩ／Ｏ領域の活性領域１０１ｂとを区画した後、基板１０１上に厚膜ゲート酸化膜１０３を形成する。
【０００６】
次に、図１４（ｂ）に示すように、Ｉ／Ｏ領域を覆うレジストパターン１０４をマスクとして厚膜ゲート酸化膜１０３に対してエッチングを行い、コア領域の活性領域１０１ａ上の厚膜ゲート酸化膜１０３を除去する。
【０００７】
次に、図１４（ｃ）に示すように、コア領域の露出した活性領域１０１ａの上及びＩ／Ｏ領域の活性領域１０１ｂを覆う厚膜ゲート酸化膜１０３の上を含む基板１０１上に高誘電率絶縁膜１０５を形成した後、図１４（ｄ）に示すように、高誘電率絶縁膜１０５上にゲート電極材料膜１０６を堆積する。その後、図示は省略しているが、各活性領域１０１ａ及び１０１ｂの上においてゲート電極材料膜１０６をパターニングして各ＭＩＳトランジスタのゲート電極を形成する。
【特許文献１】特開２００４−１２８３１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
一般に、混載型の半導体装置においては、低電源電圧系には高誘電率ゲート絶縁膜の使用が望ましいが、高電源電圧系には高誘電率ゲート絶縁膜の使用が必ずしも必要ではなく、逆に、高い電圧が印加されることにより高誘電率ゲート絶縁膜の信頼性が劣化してしまう等の理由により、高誘電率ゲート絶縁膜の使用が望ましくないケースもある。
【０００９】
ところが、図１４（ａ）〜（ｄ）に示す従来例においては、低電源電圧系であるコア領域に形成されるＭＩＳトランジスタのゲート絶縁膜にも、高電源電圧系であるＩ／Ｏ領域に形成されるＭＩＳトランジスタのゲート絶縁膜にも高誘電率絶縁膜１０５を用いるため、そのようなケースに対応することができない。すなわち、Ｉ／Ｏ領域に形成されるＭＩＳトランジスタのゲート絶縁膜の信頼性が劣化するという問題が生じる。
【００１０】
また、上述の従来例においては、ロジック回路を構成するＮ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタのゲート絶縁膜として同じ高誘電率絶縁膜１０５を用い、また、Ｉ／Ｏ回路を構成するＮ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタのゲート絶縁膜としてゲート酸化膜１０３上に同じ高誘電率絶縁膜１０５を形成した積層構造を用いることを前提としているが、信頼性やゲートリーク特性等の違いにより、Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳトランジスタのそれぞれにおいて高誘電率ゲート絶縁膜の必要性が異なる場合もある。
【００１１】
それに対して、特許文献１には、高電源電圧系のＭＩＳトランジスタと低電源電圧系のＭＩＳトランジスタとで誘電率の異なるゲート絶縁膜を使い分ける技術が開示されているが、当該従来技術においては、各電圧系のＭＩＳトランジスタについてゲート電極形成工程もサイドウォールスペーサ形成工程も別々に実施する必要があり、製造方法が複雑であるという問題がある。
【００１２】
前記に鑑み、本発明は、同一基板上において誘電率の異なる複数種類のゲート絶縁膜を必要性に応じて使い分けた半導体装置の構造、及び当該構造を実現する簡便な製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
前記の目的を達成するために、本願発明者らは、基板上の一の領域に形成された相対的に誘電率の高いゲート絶縁膜上にマスク層を形成し、当該マスク層を用いて、基板上の他の領域に相対的に誘電率の低いゲート絶縁膜を選択的に形成するという発明を想到した。ここで、上記マスク層については、ゲート電極形成前に除去しても良いし、ゲート絶縁膜の一部として残存させても良い。上記発明によれば、同一基板上において誘電率の異なる複数種類のゲート絶縁膜を必要性に応じて使い分けた半導体装置の構造を簡便な製造方法によって実現することができる。また、上記発明によれば、複数種類のゲート絶縁膜上でのゲート電極の形成工程を同一工程で実施することができると共に、当該各ゲート電極の側面を覆うサイドウォールスペーサの形成工程を同一工程で実施することができる。
【００１４】
具体的には、本発明に係る半導体装置は、第１のＭＩＳトランジスタと第２のＭＩＳトランジスタとを備えた半導体装置であって、前記第１のＭＩＳトランジスタは、基板の第１の活性領域上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極とを備え、前記第２のＭＩＳトランジスタは、前記基板の第２の活性領域上に形成され、前記第１のゲート絶縁膜よりも誘電率の低い第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極とを備え、前記第１のゲート電極及び前記第２のゲート電極のそれぞれの側面上に同一構造の絶縁性サイドウォールスペーサが形成されている。
【００１５】
尚、本発明において、各絶縁性サイドウォールスペーサが同一構造を持つとは、各絶縁性サイドウォールスペーサが同じ絶縁膜（単層又は多層）を用いて同じ工程で形成されていることを意味する。
【００１６】
本発明の半導体装置において、前記第１のゲート絶縁膜の膜厚は前記第２のゲート絶縁膜の膜厚と同等か又はそれよりも小さくてもよい。
【００１７】
本発明の半導体装置において、前記第１のＭＩＳトランジスタと前記第２のＭＩＳトランジスタとは同じ導電型であり、前記第１のＭＩＳトランジスタの動作電圧は、前記第２のＭＩＳトランジスタの動作電圧よりも低くてもよい。
【００１８】
本発明の半導体装置において、前記第１のゲート絶縁膜の膜厚は前記第２のゲート絶縁膜の膜厚よりも大きくてもよい。
【００１９】
本発明の半導体装置において、前記第１のＭＩＳトランジスタはＮ型ＭＩＳトランジスタであり、前記第２のＭＩＳトランジスタはＰ型ＭＩＳトランジスタであってもよい。
【００２０】
本発明の半導体装置において、前記第１のＭＩＳトランジスタと前記第２のＭＩＳトランジスタとは同じ導電型であり、前記第１のＭＩＳトランジスタの動作電圧と前記第２のＭＩＳトランジスタの動作電圧とは同じであり、前記第１のＭＩＳトランジスタのしきい値電圧は前記第２のＭＩＳトランジスタのしきい値電圧よりも高くてもよい。
【００２１】
本発明の半導体装置において、前記第１のゲート絶縁膜は高誘電率絶縁膜を含んでいてもよい。この場合、前記高誘電率絶縁膜の上にＳｉＮ膜が形成されていてもよいし、又は前記高誘電率絶縁膜の上部が窒化されていてもよい。或いは、前記高誘電率絶縁膜の下にバッファー絶縁膜が形成されていてもよい。
【００２２】
本発明の半導体装置において、前記第２のゲート絶縁膜はＳｉＯ2 膜又はＳｉＯＮ膜であってもよい。
【００２３】
本発明の半導体装置において、前記第１のゲート電極はフルシリサイド電極であり、前記第２のゲート電極はフルシリサイド電極であるか又はポリシリコン電極を含んでいてもよい。
【００２４】
本発明の半導体装置において、前記第１のゲート電極及び前記第２のゲート電極はそれぞれメタルゲート電極であってもよい。
【００２５】
本発明の半導体装置において、前記第１のゲート電極はメタルゲート電極であり、前記第２のゲート電極は、前記第２のゲート絶縁膜と接するポリシリコン電極を含んでいてもよい。
【００２６】
本発明の半導体装置において、前記第１のゲート電極は、前記第１のゲート絶縁膜と接するメタルゲート電極を含み、前記第２のゲート電極は、前記第２のゲート絶縁膜と接するポリシリコン電極を含んでいてもよい。この場合、第３のＭＩＳトランジスタをさらに備え、前記第３のＭＩＳトランジスタは、前記基板の第３の活性領域上に形成され、前記第１のゲート絶縁膜と同じ絶縁膜からなる第３のゲート絶縁膜と、前記第３のゲート絶縁膜上に形成された第３のゲート電極とを備え、前記第３のゲート電極は、前記第３のゲート絶縁膜と接する他のメタルゲート電極を含み、前記第３のゲート電極の側面上にも前記同一構造の絶縁性サイドウォールスペーサが形成されていてもよい。
【００２７】
本発明の半導体装置において、第３のＭＩＳトランジスタをさらに備え、前記第３のＭＩＳトランジスタは、前記基板の第３の活性領域上に形成され、前記第１のゲート絶縁膜よりも誘電率の低い第３のゲート絶縁膜と、前記第３のゲート絶縁膜上に形成された第３のゲート電極とを備え、前記第３のゲート電極の側面上にも前記同一構造の絶縁性サイドウォールスペーサが形成されていてもよい。
【００２８】
また、本発明に係る半導体装置の製造方法は、第１のゲート絶縁膜及び第１のゲート電極を有する第１のＭＩＳトランジスタと、第２のゲート絶縁膜及び第２のゲート電極を有する第２のＭＩＳトランジスタとを備えた半導体装置を製造する方法であって、基板の第１の活性領域上に前記第１のゲート絶縁膜を形成する工程（ａ）と、前記基板の第２の活性領域上に、前記第１のゲート絶縁膜よりも誘電率の低い前記第２のゲート絶縁膜を形成する工程（ｂ）と、前記第１のゲート絶縁膜の上に前記第１のゲート電極を形成する工程（ｃ）と、前記第２のゲート絶縁膜の上に前記第２のゲート電極を形成する工程（ｄ）と、前記第１のゲート電極及び前記第２のゲート電極のそれぞれの側面上に同一構造の絶縁性サイドウォールスペーサを形成する工程（ｅ）とを備えている。
【００２９】
本発明の半導体装置の製造方法において、前記第１のゲート絶縁膜の膜厚は前記第２のゲート絶縁膜の膜厚と同等か又はそれよりも小さくてもよい。
【００３０】
本発明の半導体装置の製造方法において、前記第１のＭＩＳトランジスタと前記第２のＭＩＳトランジスタとは同じ導電型であり、前記第１のＭＩＳトランジスタの動作電圧は、前記第２のＭＩＳトランジスタの動作電圧よりも低くてもよい。
【００３１】
本発明の半導体装置の製造方法において、前記第１のゲート絶縁膜の膜厚は前記第２のゲート絶縁膜の膜厚よりも大きくてもよい。
【００３２】
本発明の半導体装置の製造方法において、前記第１のＭＩＳトランジスタはＮ型ＭＩＳトランジスタであり、前記第２のＭＩＳトランジスタはＰ型ＭＩＳトランジスタであってもよい。
【００３３】
本発明の半導体装置の製造方法において、前記第１のＭＩＳトランジスタと前記第２のＭＩＳトランジスタとは同じ導電型であり、前記第１のＭＩＳトランジスタの動作電圧と前記第２のＭＩＳトランジスタの動作電圧とは同じであり、前記第１のＭＩＳトランジスタのしきい値電圧は前記第２のＭＩＳトランジスタのしきい値電圧よりも高くてもよい。
【００３４】
本発明の半導体装置の製造方法において、前記工程（ａ）は、前記第１の活性領域上に高誘電率絶縁膜を形成した後、前記高誘電率絶縁膜の上にＳｉＮ膜を形成する工程を含み、前記工程（ｂ）は、前記工程（ａ）の後に、前記ＳｉＮ膜をマスクとして前記基板を酸化することによって、前記第２の活性領域上に前記第２のゲート絶縁膜を形成する工程を含んでいてもよい。この場合、前記工程（ｂ）の後で前記工程（ｃ）の前に、前記ＳｉＮ膜を除去する工程を備えていてもよい。或いは、前記工程（ａ）は、前記高誘電率絶縁膜を形成する前に、前記第１の活性領域上にバッファー絶縁膜を形成する工程を含んでいてもよい。
【００３５】
本発明の半導体装置の製造方法において、前記工程（ａ）は、前記第１の活性領域上に高誘電率絶縁膜を形成した後、前記高誘電率絶縁膜の上部を窒化して窒化層を形成する工程を含み、前記工程（ｂ）は、前記工程（ａ）の後に、前記窒化層をマスクとして前記基板を酸化することによって、前記第２の活性領域上に前記第２のゲート絶縁膜を形成する工程を含んでいてもよい。この場合、前記工程（ｂ）の後で前記工程（ｃ）の前に、前記窒化層を除去する工程を備えていてもよい。或いは、前記工程（ａ）は、前記高誘電率絶縁膜を形成する前に、前記第１の活性領域上にバッファー絶縁膜を形成する工程を含んでいてもよい。
【００３６】
本発明の半導体装置の製造方法において、前記第２のゲート絶縁膜はＳｉＯ2 膜又はＳｉＯＮ膜であってもよい。
【００３７】
本発明の半導体装置の製造方法において、前記第１のゲート電極及び前記第２のゲート電極はそれぞれポリシリコンからなり、前記工程（ｃ）の後に、少なくとも前記第１のゲート電極をフルシリサイド化する工程をさらに備えていてもよい。
【００３８】
本発明の半導体装置の製造方法において、前記第１のゲート電極及び前記第２のゲート電極はそれぞれメタルゲート電極であってもよい。
【００３９】
本発明の半導体装置の製造方法において、前記工程（ｃ）において、前記第１のゲート電極に代えてダミーゲート電極を形成し、前記工程（ｅ）よりも後に、前記ダミーゲート電極を除去し、それにより形成された凹部に、前記第１のゲート電極としてメタルゲート電極を形成する工程（ｆ）をさらに備えていてもよい。この場合、前記第２のゲート電極はシリコン含有膜からなり、前記工程（ｅ）と前記工程（ｆ）との間に、前記ダミーゲート電極を覆う保護膜を形成し、当該保護膜をマスクとして、前記第２のゲート電極の表面部をシリサイド化する工程をさらに備え、前記工程（ｆ）において、前記保護膜を前記ダミーゲート電極と共に除去してもよい。
【００４０】
本発明の半導体装置の製造方法において、前記工程（ｃ）及び前記工程（ｄ）において、前記第１のゲート絶縁膜上に金属膜を形成した後、前記金属膜上及び前記第２のゲート絶縁膜上にポリシリコン膜を形成し、その後、前記第１のゲート絶縁膜上において前記金属膜及び前記ポリシリコン膜をパターニングして前記第１のゲート電極を形成し、前記第２のゲート絶縁膜上において前記ポリシリコン膜をパターニングして前記第２のゲート電極を形成してもよい。
【００４１】
本発明の半導体装置の製造方法において、前記半導体装置は、第３のゲート絶縁膜及び第３のゲート電極を有する第３のＭＩＳトランジスタをさらに備え、前記工程（ａ）において、前記基板の第３の活性領域上に、前記第１のゲート絶縁膜と同じ絶縁膜からなる前記第３のゲート絶縁膜を形成し、前記工程（ｃ）及び前記工程（ｄ）において、前記第１のゲート絶縁膜上に第１の金属膜を形成し、前記第３のゲート絶縁膜上に第２の金属膜を形成した後、前記第１の金属膜上、前記第２の金属膜上及び前記第２のゲート絶縁膜上にポリシリコン膜を形成し、その後、前記第１のゲート絶縁膜上において前記第１の金属膜及び前記ポリシリコン膜をパターニングして前記第１のゲート電極を形成し、前記第２のゲート絶縁膜上において前記ポリシリコン膜をパターニングして前記第２のゲート電極を形成し、前記第３のゲート絶縁膜上において前記第２の金属膜及び前記ポリシリコン膜をパターニングして前記第３のゲート電極を形成し、前記工程工程（ｅ）において、前記第３のゲート電極の側面上にも前記同一構造の絶縁性サイドウォールスペーサを形成してもよい。
【００４２】
本発明の半導体装置の製造方法において、前記半導体装置は、第３のゲート絶縁膜及び第３のゲート電極を有する第３のＭＩＳトランジスタをさらに備え、前記工程（ｃ）及び前記工程（ｄ）よりも前に、前記基板の第３の活性領域上に、前記第１のゲート絶縁膜よりも誘電率の低い前記第３のゲート絶縁膜を形成する工程（ｇ）を備え、前記工程（ｇ）と前記工程（ｅ）との間に、前記第３のゲート絶縁膜の上に前記第３のゲート電極を形成する工程（ｈ）を備え、前記工程（ｅ）において、前記第３のゲート電極の側面上にも前記同一構造の絶縁性サイドウォールスペーサを形成してもよい。
【発明の効果】
【００４３】
本発明によると、同一基板上において誘電率の異なる複数種類のゲート絶縁膜をそれぞれの膜特性に応じて使い分けた半導体装置の構造を簡便な製造方法によって実現することができる。従って、チップ性能の向上と信頼性の向上とを高次元で両立させることができる。
【発明を実施するための最良の形態】
【００４４】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、本実施形態の構造をＮ型ＭＩＳトランジスタに適用した場合を例として図面を参照しながら説明する。
【００４５】
図１（ａ）〜（ｆ）は、本実施形態に係る半導体装置の製造方法の各工程を示す断面図である。尚、本実施形態において、コア領域とは、ロジック回路等を構成する相対的に電源電圧が低いＮ型ＭＩＳトランジスタが形成される領域を意味し、Ｉ／Ｏ領域とは、Ｉ／Ｏ回路等を構成する相対的に電源電圧が高いＮ型ＭＩＳトランジスタが形成される領域を意味するものとする。
【００４６】
まず、図１（ａ）に示すように、例えばシリコン領域等の半導体領域を有する一導電型の基板（半導体基板）１上に例えばＳＴＩよりなる素子分離領域２を形成してコア領域とＩ／Ｏ領域とを区画した後、図示は省略しているが、Ｐ型ウェル、Ｐ型パンチスルーストッパ及びＰ型チャネル領域のそれぞれを形成する。これにより、基板１における素子分離領域２に囲まれた領域がコア領域の活性領域１ａ及びＩ／Ｏ領域の活性領域１ｂとなる。尚、Ｐ型ウェルの注入条件は、例えば、注入イオンがＢ（ボロン）、注入エネルギーが３００ｋｅＶ、注入ドーズ量が１×１０13ｃｍ-2であり、Ｐ型パンチスルーストッパの注入条件は、例えば、注入イオンがＢ、注入エネルギーが１５０ｋｅＶ、注入ドーズ量が１×１０13ｃｍ-2であり、Ｐ型チャネル領域の注入条件は、例えば、注入イオンがＢ、注入エネルギーが２０ｋｅＶ、注入ドーズ量が３×１０12ｃｍ-2である。
【００４７】
その後、Ｉ／Ｏ領域を覆うレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクとしてコア領域の活性領域１ａにおけるＰ型チャネル領域のみに、注入イオンがＢ、注入エネルギーが２０ｋｅＶ、注入ドーズ量が５×１０12ｃｍ-2の条件でイオン注入を実施し、その後、レジストパターンを除去する。これにより、コア領域の活性領域１ａにおけるＰ型チャネル領域の不純物濃度が、Ｉ／Ｏ領域の活性領域１ｂにおけるＰ型チャネル領域の不純物濃度と比べて高くなる。
【００４８】
次に、図１（ａ）に示すように、基板１上に例えば厚さ０．５ｎｍのシリコン酸化膜からなるバッファー絶縁膜（図示省略）を形成した後、当該バッファー絶縁膜の上に、例えば厚さ４ｎｍのＨｆＳｉＯＮ膜（酸化膜換算膜厚は１ｎｍ）からなるゲート絶縁膜（以下、高誘電率ゲート絶縁膜と称する）４を形成し、その後、高誘電率ゲート絶縁膜４の上に例えば厚さ２ｎｍの窒化膜（ＳｉＮ膜）５を堆積する。尚、以下の説明において、高誘電率ゲート絶縁膜４はバッファー絶縁膜を含むものとする。
【００４９】
次に、コア領域を覆うレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクとして、図１（ｂ）に示すように、窒化膜５及び高誘電率ゲート絶縁膜４に対して順次エッチングを行い、Ｉ／Ｏ領域における活性領域１ｂ上の窒化膜５及び高誘電率ゲート絶縁膜４を除去し、その後、前記レジストパターンを除去する。
【００５０】
次に、図１（ｃ）に示すように、コア領域に設けられた窒化膜５をマスクとして、Ｉ／Ｏ領域の活性領域１ｂの表面を選択的に酸化し、それによって活性領域１ｂ上に例えば厚さ８ｎｍのゲート酸化膜６を形成する。その後、図１（ｄ）に示すように、コア領域の窒化膜５を選択的に除去して、高誘電率ゲート絶縁膜４を露出させる。
【００５１】
次に、図１（ｅ）に示すように、高誘電率ゲート絶縁膜４の上及びゲート酸化膜６の上に、例えば厚さ１００ｎｍのゲート電極材料膜７を堆積する。
【００５２】
その後、ゲート電極材料膜７上にゲート電極形成領域を覆うレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクとして、ゲート電極材料膜７、高誘電率ゲート絶縁膜４及びゲート酸化膜６を順次エッチングする。これにより、図１（ｆ）に示すように、コア領域の活性領域１ａ上に高誘電率ゲート絶縁膜４を介してゲート電極７Ａが形成されると共に、Ｉ／Ｏ領域の活性領域１ｂ上にゲート酸化膜６を介してゲート電極７Ｂが形成される。続いて、コア領域の活性領域１ａにおけるゲート電極７Ａの両側方にＮ型エクステンション領域９Ａを形成すると共にＮ型エクステンション領域９Ａの下方にＰ型ポケット領域（図示省略）を形成する。一方、Ｉ／Ｏ領域の活性領域１ｂにおけるゲート電極７Ｂの両側方にＮ型ＬＤＤ（lightly doped drain ）領域９Ｂを形成する。
【００５３】
次に、ゲート電極７Ａ及び７Ｂのそれぞれの側面上に、同じ絶縁膜からなる絶縁性サイドウォールスペーサ８Ａ及び８Ｂを形成した後、各ゲート電極７Ａ及び７Ｂ並びに各サイドウォールスペーサ８Ａ及び８Ｂをマスクとして、コア領域の活性領域１ａ及びＩ／Ｏ領域の活性領域１ｂにＮ型不純物のイオン注入を行う。その後、例えば１０５０℃程度の温度でＳｐｉｋｅ  ＲＴＡ（Rapid Thermal Annealing ）を実施して、注入された不純物を活性化する。これにより、コア領域の活性領域１ａにおけるゲート電極７Ａから見て絶縁性サイドウォールスペーサ８Ａの両側方にＮ型ソース・ドレイン領域１０Ａが形成されると共に、Ｉ／Ｏ領域の活性領域１ｂにおけるゲート電極７Ｂから見て絶縁性サイドウォールスペーサ８Ｂの両側方にＮ型ソース・ドレイン領域１０Ｂが形成される。すなわち、本実施形態では、コア領域の活性領域１ａ上に形成されるＭＩＳトランジスタと、Ｉ／Ｏ領域の活性領域１ｂ上に形成されるＭＩＳトランジスタとは、同じ導電型であっていずれもＮ型ＭＩＳトランジスタである。
【００５４】
以上の工程により形成された本実施形態の半導体装置においては、相対的に低い電源電圧を使用するコア領域に形成されるＮ型ＭＩＳトランジスタのゲート絶縁膜としては、高誘電率ゲート絶縁膜４が用いられている。一方、相対的に高い電源電圧を使用するＩ／Ｏ領域に形成されるＮ型ＭＩＳトランジスタのゲート絶縁膜としては、ゲート酸化膜６が用いられている。従って、本実施形態では、相対的に高い電源電圧を使用するＩ／Ｏ領域に形成されるＮ型ＭＩＳトランジスタのゲート絶縁膜は、高誘電率絶縁膜を含まない構成となる。これにより、Ｉ／Ｏ領域に形成されるＮ型ＭＩＳトランジスタにおいて、高誘電率ゲート絶縁膜上に形成されたゲート電極に高電圧を印加した場合に信頼性の低下が生じるという問題点を回避することができる。
【００５５】
すなわち、第１の実施形態によると、同一基板１上において誘電率の異なる複数種類のゲート絶縁膜を膜特性に応じて使い分けた半導体装置の構造を簡便な製造方法によって実現することができる。従って、チップ性能の向上と信頼性の向上とを高次元で両立させることができる。また、複数種類のゲート絶縁膜上でのゲート電極形成工程を同一工程で実施することができると共に、当該各ゲート電極７Ａ及び７Ｂの側面上を覆う絶縁性サイドウォールスペーサ８Ａ及び８Ｂの形成工程を同一工程で実施することができる。すなわち、各ゲート電極７Ａ及び７Ｂの側面上には同一構造の絶縁性サイドウォールスペーサ８Ａ及び８Ｂが形成される。
【００５６】
尚、本実施形態において、高誘電率ゲート絶縁膜４の膜厚をゲート酸化膜６の膜厚よりも小さく設定したが、これに代えて、高誘電率ゲート絶縁膜４の膜厚をゲート酸化膜６の膜厚と同等に設定してもよい。
【００５７】
また、本実施形態において、高誘電率ゲート絶縁膜４として、ＨｆＳｉＯＮ膜を用いたが、これに代えて、ＨｆＯ2 、ＺｒＯ2 、ＴｉＯ2 又はＴａ2 Ｏ5 等の他の高誘電率絶縁膜を用いてもよい。
【００５８】
また、本実施形態において、高誘電率ゲート絶縁膜４上に窒化膜５を形成したが、これに代えて、高誘電率ゲート絶縁膜４の上部を窒化して窒化層を形成しても、本実施形態と同様の効果が得られる。
【００５９】
また、本実施形態において、基板１と高誘電率ゲート絶縁膜４との間に例えばシリコン酸化膜からなるバッファー絶縁膜を挿入することが好ましい。このようにすると、基板１と高誘電率ゲート絶縁膜４との界面を正常に保つことができる。
【００６０】
また、本実施形態において、Ｉ／Ｏ領域の活性領域１ｂ上にゲート酸化膜６を形成したが、これに代えて、例えばＳｉＯＮ膜からなるゲート絶縁膜を形成してもよい。
【００６１】
また、本実施形態において、ゲート電極７Ａ及び７Ｂは、例えば対応するウェルの逆導電型のポリシリコン膜から構成されたポリシリコン電極であってもよい。このとき、当該ポリシリコン電極の上部がシリサイド化されていてもよい。或いは、ゲート電極７Ａ及び７Ｂは、フルシリサイドゲート電極若しくはメタルゲート電極であってもよい。或いは、ゲート電極７Ａはフルシリサイド電極であり、ゲート電極７Ｂはポリシリコン電極を含んでいてもよい。すなわち、ゲート電極７Ａ及び７Ｂのそれぞれの構成材料が異なっていても良い。
【００６２】
また、本実施形態において、高誘電率ゲート絶縁膜４の上部は、窒化膜５又はゲート酸化膜６を形成するための熱処理によって窒化されていても良い。また、高誘電率ゲート絶縁膜４の上部をより窒化するために、窒化膜５を除去する前及び窒化膜５を除去した後の少なくとも一方で窒化雰囲気を用いた窒化処理を行っても良い。
【００６３】
また、本実施形態において、絶縁性サイドウォールスペーサ８Ａ及び８Ｂの構造を１層構造としたが、これに代えて、例えば酸化膜（ＳｉＯ2 膜）と窒化膜とを組み合わせた２層構造又は３層構造を用いても良い。
【００６４】
また、本実施形態において、コア領域及びＩ／Ｏ領域にそれぞれＮ型ＭＩＳトランジスタを形成する場合を例としたが、これに代えて、Ｐ型ＭＩＳトランジスタ又はＣＭＯＳ（complementary metal-oxide semiconductor ）トランジスタを形成してもよい。
【００６５】
（第１の実施形態の変形例）
以下、本発明の第１の実施形態の変形例に係る半導体装置及びその製造方法について、本変形例の構造をＮ型ＭＩＳトランジスタに適用した場合を例として図面を参照しながら説明する。
【００６６】
図２（ａ）〜（ｇ）は、本変形例に係る半導体装置の製造方法の各工程を示す断面図である。尚、図２（ａ）〜（ｇ）において、図１（ａ）〜（ｆ）に示す第１の実施形態と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。また、本変形例において、コア領域とは、ロジック回路等を構成する相対的に電源電圧が低いＮ型ＭＩＳトランジスタが形成される領域を意味し、Ｉ／Ｏ領域とは、Ｉ／Ｏ回路等を構成する相対的に電源電圧が高いＮ型ＭＩＳトランジスタが形成される領域を意味する。
【００６７】
本変形例が第１の実施形態と異なっている主な点は、図２（ａ）〜（ｇ）に示すように、コア領域のゲート絶縁膜となる高誘電率絶縁膜４Ａ（第１の実施形態の高誘電率ゲート絶縁膜４に相当）上の窒化膜５をゲート絶縁膜の一部として残存させることである。
【００６８】
具体的には、まず、第１の実施形態の図１（ａ）〜（ｃ）に示す工程と同様に、図２（ａ）〜（ｃ）に示すように、コア領域の活性領域１ａ上に高誘電率絶縁膜４Ａ及び窒化膜５の積層構造を形成すると共に、Ｉ／Ｏ領域の活性領域１ｂ上にゲート酸化膜６の単層構造を形成する。
【００６９】
その後、図２（ｄ）に示すように、第１の実施形態と異なり、コア領域の活性領域１ａ上の窒化膜５を残存させたまま、窒化膜５の上及びゲート酸化膜６の上に、例えば厚さ１００ｎｍのポリシリコン膜からなるゲート電極材料膜７を堆積する。
【００７０】
その後、ゲート電極材料膜７上にゲート電極形成領域を覆うレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクとして、ゲート電極材料膜７、窒化膜５、高誘電率絶縁膜４Ａ及びゲート酸化膜６を順次エッチングする。これにより、図２（ｅ）に示すように、コア領域の活性領域１ａ上に高誘電率絶縁膜４Ａ及び窒化膜５の積層構造からなるゲート絶縁膜を介してゲート電極７Ａが形成されると共に、Ｉ／Ｏ領域の活性領域１ｂ上にゲート酸化膜６を介してゲート電極７Ｂが形成される。続いて、コア領域の活性領域１ａにおけるゲート電極７Ａの両側方にＮ型エクステンション領域９Ａを形成すると共に、Ｎ型エクステンション領域９Ａの下方にＰ型ポケット領域（図示省略）を形成する。一方、Ｉ／Ｏ領域の活性領域１ｂにおけるゲート電極７Ｂの両側方にＮ型ＬＤＤ領域９Ｂを形成する。
【００７１】
次に、ゲート電極７Ａ及び７Ｂのそれぞれの側面上に、同じ絶縁膜からなる絶縁性サイドウォールスペーサ８Ａ及び８Ｂを形成した後、各ゲート電極７Ａ及び７Ｂ並びに各サイドウォールスペーサ８Ａ及び８Ｂをマスクとして、コア領域の活性領域１ａ及びＩ／Ｏ領域の活性領域１ｂにＮ型不純物のイオン注入を行う。その後、例えば１０５０℃程度の温度でＳｐｉｋｅ  ＲＴＡ（Rapid Thermal Annealing ）を実施して、注入された不純物を活性化する。これにより、コア領域の活性領域１ａにおけるゲート電極７Ａから見て絶縁性サイドウォールスペーサ８Ａの両側方にＮ型ソース・ドレイン領域１０Ａが形成されると共に、Ｉ／Ｏ領域の活性領域１ｂにおけるゲート電極７Ｂから見て絶縁性サイドウォールスペーサ８Ｂの両側方にＮ型ソース・ドレイン領域１０Ｂが形成される。
【００７２】
次に、ゲート電極７Ａ及び７Ｂの上を含む基板１の上に例えば厚さ１０ｎｍのＮｉ膜からなる金属膜を堆積した後、ＲＴＡを実施する。これにより、図２（ｆ）に示すように、ゲート電極７Ａ及び７Ｂの上にゲート上シリサイド層１２Ａ及び１２Ｂが形成されると共に、ソース・ドレイン領域１０Ａ及び１０Ｂの上にソース・ドレイン上シリサイド層１２ａ及び１２ｂが形成される。その後、基板１上に残存する未反応の金属膜を除去する。
【００７３】
次に、図２（ｇ）に示すように、ゲート電極７Ａ及び７Ｂの上を含む基板１上の全面に例えば厚さ４００ｎｍの層間絶縁膜１３を堆積した後、例えばＣＭＰ（chemical mechanical polishing ）により、層間絶縁膜１３の表面を平坦化する。
【００７４】
以上の工程により形成された本変形例の半導体装置においては、相対的に低い電源電圧を使用するコア領域に形成されるＮ型ＭＩＳトランジスタのゲート絶縁膜としては、高誘電率絶縁膜４Ａ及び窒化膜５の積層構造が用いられている。一方、相対的に高い電源電圧を使用するＩ／Ｏ領域に形成されるＮ型ＭＩＳトランジスタのゲート絶縁膜としては、単層構造のゲート酸化膜６が用いられている。従って、本変形例では、相対的に高い電源電圧を使用するＩ／Ｏ領域に形成されるＮ型ＭＩＳトランジスタのゲート絶縁膜は、高誘電率絶縁膜を含まない構成となる。これにより、Ｉ／Ｏ領域に形成されるＮ型ＭＩＳトランジスタにおいて、高誘電率絶縁膜上に形成されたゲート電極に高電圧を印加した場合に信頼性の低下が生じるという問題点を回避することができる。
【００７５】
すなわち、本変形例によって、第１の実施形態と同様の効果が得られる。また、コア領域に形成されるＮ型ＭＩＳトランジスタにおいて、ゲート絶縁膜として高誘電率絶縁膜４Ａと窒化膜５との積層構造を用いることにより、言い換えると、高誘電率絶縁膜４Ａとゲート電極７Ａとの間に窒化膜５を挿入することにより、誘電率の低下を最小限に抑えつつ、リーク電流特性や信頼性の低下を防止することができる。
【００７６】
尚、本変形例において、高誘電率絶縁膜４Ａ及び窒化膜５の積層構造からなるゲート絶縁膜の合計厚さをゲート酸化膜６の膜厚よりも小さく設定したが、これに代えて、高誘電率絶縁膜４Ａ及び窒化膜５の積層構造からなるゲート絶縁膜の合計厚さをゲート酸化膜６の膜厚と同等に設定してもよい。
【００７７】
また、本変形例において、高誘電率絶縁膜４Ａとして、ＨｆＳｉＯＮ膜を用いたが、これに代えて、ＨｆＯ2 、ＺｒＯ2 、ＴｉＯ2 又はＴａ2 Ｏ5 等の他の高誘電率絶縁膜を用いてもよい。
【００７８】
また、本変形例において、高誘電率絶縁膜４Ａ上に窒化膜５を形成したが、これに代えて、高誘電率絶縁膜４Ａの上部を窒化して窒化層を形成しても、本実施形態と同様の効果が得られる。
【００７９】
また、本変形例において、基板１と高誘電率絶縁膜４Ａとの間に例えばシリコン酸化膜からなるバッファー絶縁膜を挿入することが好ましい。このようにすると、基板１と高誘電率絶縁膜４Ａとの界面を正常に保つことができる。
【００８０】
また、本変形例において、Ｉ／Ｏ領域上にゲート酸化膜６を形成したが、これに代えて、例えばＳｉＯＮ膜からなるゲート絶縁膜を形成してもよい。
【００８１】
また、本変形例において、ゲート電極７Ａ及び７Ｂは、例えば対応するウェルの逆導電型のポリシリコン膜から構成されたポリシリコン電極であってもよい。このとき、当該ポリシリコン電極の上部をシリサイド化しなくてもよい。或いは、ゲート電極７Ａ及び７Ｂは、フルシリサイドゲート電極若しくはメタルゲート電極であってもよい。或いは、ゲート電極７Ａはフルシリサイド電極であり、ゲート電極７Ｂはポリシリコン電極を含んでいてもよい。すなわち、ゲート電極７Ａ及び７Ｂのそれぞれの構成材料が異なっていても良い。
【００８２】
また、本変形例において、高誘電率絶縁膜４Ａの上部は、窒化膜５又はゲート酸化膜６を形成するための熱処理によって窒化されていても良い。
【００８３】
また、本変形例において、絶縁性サイドウォールスペーサ８Ａ及び８Ｂの構造を１層構造としたが、これに代えて、例えば酸化膜と窒化膜とを組み合わせた２層構造又は３層構造を用いても良い。
【００８４】
また、本変形例において、コア領域及びＩ／Ｏ領域にそれぞれＮ型ＭＩＳトランジスタを形成する場合を例としたが、これに代えて、Ｐ型ＭＩＳトランジスタ又はＣＭＯＳトランジスタを形成してもよい。
【００８５】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【００８６】
図３（ａ）は本実施形態に係る半導体装置のゲート長方向の断面図であり、図３（ｂ）は本実施形態に係る半導体装置のゲート幅方向の断面図及びその部分拡大図である。尚、図３（ａ）及び（ｂ）において、図１（ａ）〜（ｆ）に示す第１の実施形態又は図２（ａ）〜（ｇ）に示す第１の実施形態の変形例と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。また、本実施形態において、Ｎｃｈ領域はＮ型ＭＩＳトランジスタが形成される領域であり、Ｐｃｈ領域はＰ型ＭＩＳトランジスタが形成される領域である。
【００８７】
図２（ａ）〜（ｇ）に示す第１の実施形態の変形例では、相対的に低い電源電圧を使用するコア領域に形成されるＮ型ＭＩＳトランジスタのゲート絶縁膜として、高誘電率絶縁膜４Ａと窒化膜５との積層構造を用い、相対的に高い電源電圧を使用するＩ／Ｏ領域に形成されるＮ型ＭＩＳトランジスタのゲート絶縁膜として、単層構造のゲート酸化膜６を用いた。
【００８８】
それに対して、本実施形態では、図３（ａ）及び（ｂ）に示すように、Ｎｃｈ領域に形成されるＮ型ＭＩＳトランジスタのゲート絶縁膜として、高誘電率絶縁膜４Ａと窒化膜５との積層構造を用い、Ｐｃｈ領域に形成されるＰ型ＭＩＳトランジスタのゲート絶縁膜として、単層構造のゲート酸化膜６を用いる。
【００８９】
尚、本実施形態では、Ｎ型ＭＩＳトランジスタのゲート絶縁膜の厚さの方が、Ｐ型ＭＩＳトランジスタのゲート絶縁膜の厚さよりも大きい。具体的には、高誘電率絶縁膜４Ａは、例えば厚さ４ｎｍのＨｆＳｉＯＮ膜（酸化膜換算膜厚は１ｎｍ）である。また、窒化膜５の厚さは例えば２ｎｍであり、ゲート酸化膜６の厚さは例えば１．５ｎｍである。
【００９０】
また、本実施形態では、図３（ｂ）に示すように、ゲート幅方向におけるＮｃｈ領域とＰｃｈ領域との境界（素子分離領域２上）で、Ｎ型ＭＩＳトランジスタのゲート電極７ＡとＰ型ＭＩＳトランジスタのゲート電極７Ｂとが接続する。ここで、高誘電率絶縁膜４Ａと窒化膜５との積層構造からなるＮ型ＭＩＳトランジスタのゲート絶縁膜と、単層構造のゲート酸化膜６からなるＰ型ＭＩＳトランジスタのゲート絶縁膜とが接触する場合、高誘電率絶縁膜４Ａ及び窒化膜５からなるゲート絶縁膜の側面形状に変化が生じることがある。具体的には、ゲート酸化膜６を形成するためのゲート酸化工程において例えば１０００度を超えるような高温の酸化条件を使うと、図３（ｂ）（特にＮｃｈ領域とＰｃｈ領域との境界近傍の拡大図）に示すように、高誘電率絶縁膜４Ａの側面も酸化され、その結果、ゲート酸化膜６が局所的にＮｃｈ領域にも形成される場合がある。
【００９１】
以上の相違点を除いて、本実施形態の半導体装置の製造方法は、図２（ａ）〜（ｇ）に示す第１の実施形態の変形例と基本的に同様である。
【００９２】
本実施形態の半導体装置においては、電子がキャリアとなるためにゲートリーク電流が流れやすいＮ型ＭＩＳトランジスタのゲート絶縁膜に高誘電率絶縁膜４Ａを用いているので、ゲートリーク電流を抑えることができる。また、ホールがキャリアとなるためにゲートリーク電流が流れにくいＰ型ＭＩＳトランジスタについては、ゲート絶縁膜にゲート酸化膜６を用いて薄膜化に対応する。これにより、Ｐ型ＭＩＳトランジスタのゲート絶縁膜に高誘電率絶縁膜を用いることに起因するゲート絶縁膜劣化（ＮＢＴＩ：Negative Bias Temperature Instability ）を防止することができる。
【００９３】
すなわち、第２の実施形態によると、同一基板１上において誘電率の異なる複数種類のゲート絶縁膜を膜特性に応じて使い分けた半導体装置の構造を簡便な製造方法によって実現することができる。従って、チップ性能の向上と信頼性の向上とを高次元で両立させることができる。また、複数種類のゲート絶縁膜上でのゲート電極形成工程を同一工程で実施することができると共に、当該各ゲート電極７Ａ及び７Ｂの側面を覆う絶縁性サイドウォールスペーサ８Ａ及び８Ｂの形成工程を同一工程で実施することができる。ここで、各ゲート電極７Ａ及び７Ｂの側面には同一構造の絶縁性サイドウォールスペーサ８Ａ及び８Ｂが形成される。
【００９４】
また、第２の実施形態によると、Ｎ型ＭＩＳトランジスタでは、高誘電率絶縁膜４Ａとゲート電極７Ａとの間に窒化膜５を挿入することにより、誘電率の低下を最小限に抑えつつ、リーク電流特性や信頼性の低下を防止することができる。
【００９５】
尚、本実施形態において、高誘電率絶縁膜４Ａ上に窒化膜５を形成したが、これに代えて、高誘電率絶縁膜４Ａの上部を窒化して窒化層を形成しても、本実施形態と同様の効果が得られる。
【００９６】
また、本実施形態において、Ｎ型ＭＩＳトランジスタのゲート絶縁膜の一部として、高誘電率絶縁膜４Ａ上の窒化膜５を残存させたが、これに代えて、ゲート酸化膜６の形成後でゲート電極７Ａの形成前に、窒化膜５を除去してもよい。
【００９７】
また、本実施形態において、高誘電率絶縁膜４Ａとして、ＨｆＳｉＯＮ膜を用いたが、これに代えて、ＨｆＯ2 、ＺｒＯ2 、ＴｉＯ2 又はＴａ2 Ｏ5 等の他の高誘電率絶縁膜を用いてもよい。
【００９８】
また、本実施形態において、基板１と高誘電率絶縁膜４Ａとの間に例えばシリコン酸化膜からなるバッファー絶縁膜を挿入することが好ましい。このようにすると、基板１と高誘電率絶縁膜４Ａとの界面を正常に保つことができる。
【００９９】
また、本実施形態において、Ｐ型ＭＩＳトランジスタのゲート絶縁膜としてゲート酸化膜６を形成したが、これに代えて、例えばＳｉＯＮ膜からなるゲート絶縁膜を形成してもよい。
【０１００】
また、本実施形態において、ゲート電極７Ａ及び７Ｂは、例えば対応するウェルの逆導電型のポリシリコン膜から構成されたポリシリコン電極であってもよい。このとき、当該ポリシリコン電極の上部がシリサイド化されていてもよい。或いは、ゲート電極７Ａ及び７Ｂは、フルシリサイドゲート電極若しくはメタルゲート電極であってもよい。或いは、ゲート電極７Ａはフルシリサイド電極であり、ゲート電極７Ｂはポリシリコン電極を含んでいてもよい。すなわち、ゲート電極７Ａ及び７Ｂのそれぞれの構成材料が異なっていても良い。
【０１０１】
また、本実施形態において、高誘電率絶縁膜４Ａの上部は、窒化膜５又はゲート酸化膜６を形成するための熱処理によって窒化されていても良い。
【０１０２】
また、本実施形態において、絶縁性サイドウォールスペーサ８Ａ及び８Ｂの構造を１層構造としたが、これに代えて、例えば酸化膜と窒化膜とを組み合わせた２層構造又は３層構造を用いても良い。
【０１０３】
また、本実施形態において、Ｎｃｈ領域に形成されるＮ型ＭＩＳトランジスタのゲート絶縁膜として、高誘電率絶縁膜４Ａと窒化膜５との積層構造を用い、Ｐｃｈ領域に形成されるＰ型ＭＩＳトランジスタのゲート絶縁膜として、ゲート酸化膜６を用いた。しかし、これに代えて、Ｐ型ＭＩＳトランジスタのゲート絶縁膜として、高誘電率絶縁膜４Ａと窒化膜５との積層構造を用い、Ｎ型ＭＩＳトランジスタのゲート絶縁膜として、ゲート酸化膜６を用いてもよい。
【０１０４】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置及びその製造方法について、本実施形態の構造をＮ型ＭＩＳトランジスタに適用した場合を例として図面を参照しながら説明する。
【０１０５】
図４は、本実施形態に係る半導体装置の断面図である。尚、図４において、図１（ａ）〜（ｆ）に示す第１の実施形態又は図２（ａ）〜（ｇ）に示す第１の実施形態の変形例と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。また、本実施形態において、Ｈｖｔ領域は相対的にしきい値電圧が高いＮ型ＭＩＳトランジスタが形成される領域であり、Ｌｖｔ領域は相対的にしき値電圧が低いＮ型ＭＩＳトランジスタが形成される領域である。
【０１０６】
図２（ａ）〜（ｇ）に示す第１の実施形態の変形例では、相対的に低い電源電圧を使用するコア領域上に形成されるＮ型ＭＩＳトランジスタのゲート絶縁膜として、高誘電率絶縁膜４Ａと窒化膜５との積層構造を用い、相対的に高い電源電圧を使用するＩ／Ｏ領域上に形成されるＮ型ＭＩＳトランジスタのゲート絶縁膜として、ゲート酸化膜６を用いた。
【０１０７】
それに対して、本実施形態では、図４に示すように、Ｈｖｔ領域に形成されるＮ型ＭＩＳトランジスタのゲート絶縁膜として、高誘電率絶縁膜４Ａと窒化膜５との積層構造を用い、Ｌｖｔ領域に形成されるＮ型ＭＩＳトランジスタのゲート絶縁膜として、単層構造のゲート酸化膜６を用いる。
【０１０８】
尚、Ｈｖｔ領域に形成されるＮ型ＭＩＳトランジスタの動作電圧と、Ｌｖｔ領域に形成されるＮ型ＭＩＳトランジスタの動作電圧とは同じであり、Ｈｖｔ領域に形成されるＮ型ＭＩＳトランジスタのしきい値電圧はＬｖｔ領域に形成されるＮ型ＭＩＳトランジスタのしきい値電圧よりも高い。
【０１０９】
また、本実施形態では、Ｈｖｔ領域に形成されるＮ型ＭＩＳトランジスタのゲート絶縁膜の厚さの方が、Ｌｖｔ領域に形成されるＮ型ＭＩＳトランジスタのゲート絶縁膜の厚さよりも大きい。具体的には、高誘電率絶縁膜４Ａは、例えば厚さ４ｎｍのＨｆＳｉＯＮ膜（酸化膜換算膜厚は１ｎｍ）である。また、窒化膜５の厚さは例えば２ｎｍであり、ゲート酸化膜６の厚さは例えば１．５ｎｍである。
【０１１０】
以上の相違点を除いて、本実施形態の半導体装置の製造方法は、図２（ａ）〜（ｇ）に示す第１の実施形態の変形例と基本的に同様である。
【０１１１】
ところで、一般に、ゲート絶縁膜として高誘電率絶縁膜を用いた場合、フェルミレベルピニング（ゲート電極の仕事関数がミッドギャップ付近に固定されること）が発生する場合があり、その際は、しきい値電圧Ｖｔが高止まりしてしまう。そこで、本実施形態では、高誘電率絶縁膜によりフェルミレベルピニングが発生する領域をＨｖｔ領域に設定し、Ｌｖｔ領域（つまり低Ｖｔ化の必要な領域）ではフェルミレベルピニングの発生しないゲート酸化膜を用いる。
【０１１２】
すなわち、第３の実施形態によると、同一基板１上において誘電率の異なる複数種類のゲート絶縁膜を膜特性に応じて使い分けた半導体装置の構造を簡便な製造方法によって実現することができる。従って、例えばチップ速度等のチップ性能の向上とリーク電流特性及び信頼性の向上とを高次元で両立させることができる。また、複数種類のゲート絶縁膜上でのゲート電極形成工程を同一工程で実施することができると共に、当該各ゲート電極７Ａ及び７Ｂの側面を覆う絶縁性サイドウォールスペーサ８Ａ及び８Ｂの形成工程を同一工程で実施することができる。ここで、各ゲート電極７Ａ及び７Ｂの側面には同一構造の絶縁性サイドウォールスペーサ８Ａ及び８Ｂが形成される。
【０１１３】
また、第３の実施形態によると、Ｈｖｔ領域に形成されるＮ型ＭＩＳトランジスタでは、高誘電率絶縁膜４Ａとゲート電極７Ａとの間に窒化膜５を挿入することにより、誘電率の低下を最小限に抑えつつ、リーク電流特性や信頼性の低下を防止することができる。
【０１１４】
尚、本実施形態において、高誘電率絶縁膜４Ａ上に窒化膜５を形成したが、これに代えて、高誘電率絶縁膜４Ａの上部を窒化して窒化層を形成しても、本実施形態と同様の効果が得られる。
【０１１５】
また、本実施形態において、Ｈｖｔ領域に形成されるＮ型ＭＩＳトランジスタのゲート絶縁膜の一部として、高誘電率絶縁膜４Ａ上の窒化膜５を残存させたが、これに代えて、ゲート酸化膜６の形成後でゲート電極７Ａの形成前に、窒化膜５を除去してもよい。
【０１１６】
また、本実施形態において、高誘電率絶縁膜４Ａとして、ＨｆＳｉＯＮ膜を用いたが、これに代えて、ＨｆＯ2 、ＺｒＯ2 、ＴｉＯ2 又はＴａ2 Ｏ5 等の他の高誘電率絶縁膜を用いてもよい。
【０１１７】
また、本実施形態において、基板１と高誘電率絶縁膜４Ａとの間に例えばシリコン酸化膜からなるバッファー絶縁膜を挿入することが好ましい。このようにすると、基板１と高誘電率絶縁膜４Ａとの界面を正常に保つことができる。
【０１１８】
また、本実施形態において、Ｌｖｔ領域に形成されるＮ型ＭＩＳトランジスタのゲート絶縁膜としてゲート酸化膜６を形成したが、これに代えて、例えばＳｉＯＮ膜からなるゲート絶縁膜を形成してもよい。
【０１１９】
また、本実施形態において、ゲート電極７Ａ及び７Ｂは、例えば対応するウェルの逆導電型のポリシリコン膜から構成されたポリシリコン電極であってもよい。このとき、当該ポリシリコン電極の上部がシリサイド化されていてもよい。或いは、ゲート電極７Ａ及び７Ｂは、フルシリサイドゲート電極若しくはメタルゲート電極であってもよい。或いは、ゲート電極７Ａはフルシリサイド電極であり、ゲート電極７Ｂはポリシリコン電極を含んでいてもよい。すなわち、ゲート電極７Ａ及び７Ｂのそれぞれの構成材料が異なっていても良い。
【０１２０】
また、本実施形態において、高誘電率絶縁膜４Ａの上部は、窒化膜５又はゲート酸化膜６を形成するための熱処理によって窒化されていても良い。
【０１２１】
また、本実施形態において、絶縁性サイドウォールスペーサ８Ａ及び８Ｂの構造を１層構造としたが、これに代えて、例えば酸化膜と窒化膜とを組み合わせた２層構造又は３層構造を用いても良い。
【０１２２】
また、本実施形態において、Ｈｖｔ領域及びＬｖｔ領域にそれぞれＮ型ＭＩＳトランジスタを形成する場合を例としたが、これに代えて、Ｐ型ＭＩＳトランジスタ又はＣＭＯＳトランジスタを形成してもよい。
【０１２３】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置及びその製造方法について、本実施形態の構造をＮ型ＭＩＳトランジスタに適用した場合を例として図面を参照しながら説明する。
【０１２４】
図５（ａ）〜（ｆ）は、本実施形態に係る半導体装置の製造方法の各工程を示す断面図である。尚、図５（ａ）〜（ｆ）において、図１（ａ）〜（ｆ）に示す第１の実施形態と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。また、本実施形態において、コア領域とは、ロジック回路等を構成する相対的に電源電圧が低いＮ型ＭＩＳトランジスタが形成される領域を意味し、Ｉ／Ｏ領域とは、Ｉ／Ｏ回路等を構成する相対的に電源電圧が高いＮ型ＭＩＳトランジスタが形成される領域を意味する。
【０１２５】
まず、第１の実施形態の変形例における図２（ａ）〜（ｃ）に示す工程と同様に、図５（ａ）に示すように、コア領域の活性領域１ａ上に高誘電率絶縁膜４Ａ及び窒化膜５の積層構造からなるゲート絶縁膜を形成すると共にＩ／Ｏ領域の活性領域１ｂ上にゲート酸化膜６の単層構造からなるゲート絶縁膜を形成する。その後、コア領域に窒化膜５を残存させたまま、窒化膜５の上及びゲート酸化膜６の上に、例えば厚さ１００ｎｍのゲート電極材料膜７を堆積する。続いて、ゲート電極材料膜７上に例えば厚さ１０ｎｍのシリコン酸化膜からなる保護膜１１を形成する。
【０１２６】
その後、保護膜１１上にゲート電極形成領域を覆うレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクとして、保護膜１１、ゲート電極材料膜７、窒化膜５、高誘電率絶縁膜４Ａ及びゲート酸化膜６を順次エッチングする。これにより、図５（ｂ）に示すように、コア領域の活性領域１ａ上に高誘電率絶縁膜４Ａ及び窒化膜５の積層構造からなるゲート絶縁膜を介してゲート電極７Ａ及び保護膜１１Ａが形成されると共に、Ｉ／Ｏ領域の活性領域１ｂ上にゲート酸化膜６を介してゲート電極７Ｂ及び保護膜１１Ｂが形成される。その後、コア領域を覆うレジストパターン（図示省略）を用いて、Ｉ／Ｏ領域の活性領域１ｂに、注入イオンがＰ、注入エネルギーが３０ｋｅＶ、注入ドーズ量が１×１０13ｃｍ-2の条件でイオン注入を行う。これにより、Ｉ／Ｏ領域の活性領域１ｂにおけるゲート電極７Ｂの両側方にＮ型ＬＤＤ領域９Ｂが形成される。次に、Ｉ／Ｏ領域を覆うレジストパターン（図示省略）を用いて、コア領域の活性領域１ａに、注入イオンがＡｓ、注入エネルギーが２ｋｅＶ、注入ドーズ量が１×１０15ｃｍ-2の条件でのイオン注入、及び注入イオンがＢ、注入エネルギーが１０ｋｅＶ、注入ドーズ量が３×１０13ｃｍ-2の条件でのイオン注入を順次行う。これにより、コア領域の活性領域１ａにおけるゲート電極７Ａの両側方にＮ型エクステンション領域９Ａ及びＰ型ポケット領域（図示省略）が形成される。
【０１２７】
次に、ゲート電極７Ａ及び７Ｂの上を含む基板１の上に例えば厚さ５０ｎｍのＳｉＮ膜からなる絶縁膜を堆積した後、当該絶縁膜に対してエッチバックを行うことによって、図５（ｃ）に示すように、ゲート電極７Ａ及び７Ｂのそれぞれの側面に絶縁性サイドウォールスペーサ８Ａ及び８Ｂを形成する。その後、各ゲート電極７Ａ及び７Ｂ並びに各サイドウォールスペーサ８Ａ及び８Ｂをマスクとしてコア領域の活性領域１ａ及びＩ／Ｏ領域の活性領域１ｂに、注入イオンがＡｓ、注入エネルギーが１０ｋｅＶ、注入ドーズ量が３×１０15ｃｍ-2の条件でのイオン注入を実施した後、例えば１０５０℃程度の温度でＳｐｉｋｅ  ＲＴＡを実施する。これにより、コア領域の活性領域１ａにおけるゲート電極７Ａから見て絶縁性サイドウォールスペーサ８Ａの両側方にＮ型ソース・ドレイン領域１０Ａが形成されると共に、Ｉ／Ｏ領域の活性領域１ｂにおけるゲート電極７Ｂから見て絶縁性サイドウォールスペーサ８Ｂの両側方にＮ型ソース・ドレイン領域１０Ｂが形成される。
【０１２８】
次に、図５（ｄ）に示すように、Ｉ／Ｏ領域におけるゲート電極７Ｂ上の保護膜１１Ｂを除去した後、ゲート電極７Ａ及び７Ｂの上を含む基板１の上に例えば厚さ１０ｎｍのＮｉ膜からなる金属膜を堆積した後、ＲＴＡを実施する。これにより、ソース・ドレイン領域１０Ａ及び１０Ｂの上並びにＩ／Ｏ領域のゲート電極７Ｂの上にシリサイド層１２が形成される。このとき、コア領域のゲート電極７Ａは保護膜１１Ａによって覆われているため、ゲート電極７Ａ上にはシリサイド層が形成されない。その後、基板１上に残存する未反応の金属膜を除去する。
【０１２９】
尚、本実施形態では、ゲート電極７Ｂ上に形成されたシリサイド層１２の上面が、絶縁性サイドウォールスペーサ８Ｂの上端よりも低くなるように、保護膜１１及びシリサイド層１２のそれぞれの厚さを設定する。これにより、ゲート電極７Ｂ上にシリサイド層１２を形成した後でも、ゲート電極７Ｂ上には絶縁性サイドウォールスペーサ８Ｂに囲まれた凹部が残存する。
【０１３０】
次に、図５（ｅ）に示すように、ゲート電極７Ａ及び７Ｂの上を含む基板１の上に例えば厚さ４００ｎｍの層間絶縁膜１３を堆積した後、例えばＣＭＰにより、コア領域のゲート電極７Ａ上の保護膜１１Ａが露出するまで層間絶縁膜１３を削り、その後、ゲート電極７Ａ上の保護膜１１Ａを選択的にエッチングにより除去する。このとき、Ｉ／Ｏ領域のゲート電極７Ｂ上における絶縁性サイドウォールスペーサ８Ｂに囲まれた凹部内には層間絶縁膜１３が部分的に残存する。
【０１３１】
次に、ゲート電極７Ａ及び７Ｂの上を含む基板１の上に例えば厚さ１００ｎｍのＮｉ膜からなる金属膜を堆積した後、ＲＴＡを実施する。これにより、図５（ｆ）に示すように、コア領域のゲート電極７Ａを構成するポリシリコン膜が完全にシリサイド化され、ＦＵＳＩゲート電極１４が形成される。このとき、ゲート電極７Ｂを構成するポリシリコン膜は、上方を層間絶縁膜１３によって覆われているためにシリサイド化されることはなく、その結果、ポリシリコンからなるゲート電極７Ｂが残存する。その後、ゲート電極７Ｂ上のシリサイド層１２が露出するまで、当該シリサイド層１２上に形成されている層間絶縁膜１３を除去する。
【０１３２】
以上の工程により形成された本実施形態の半導体装置においては、コア領域に形成される相対的に電源電圧が低いＮ型ＭＩＳトランジスタのゲート絶縁膜としては、高誘電率絶縁膜４Ａ及び窒化膜５の積層構造が用いられている。一方、Ｉ／Ｏ領域上に形成される相対的に電源電圧が高いＮ型ＭＩＳトランジスタのゲート絶縁膜としては、単層構造のゲート酸化膜６が用いられている。これにより、高誘電率絶縁膜上に形成されたゲート電極に高電圧を印加した場合に生じる信頼性の低下を防止することができる。
【０１３３】
すなわち、本実施形態によって、第１の実施形態と同様の効果が得られる。また、コア領域に形成されるＮ型ＭＩＳトランジスタでは、高誘電率絶縁膜４ＡとＦＵＳＩゲート電極１４との間に窒化膜５を挿入することにより、誘電率の低下を最小限に抑えつつ、リーク電流特性や信頼性の低下を防止することができる。さらに、本実施形態によると、コア領域のゲート電極としてＦＵＳＩゲート電極１４を用いた構造を比較的簡単な製造方法によって実現することができる。
【０１３４】
尚、本実施形態において、高誘電率絶縁膜４Ａ及び窒化膜５の積層構造の合計厚さをゲート酸化膜６の膜厚よりも小さく設定したが、これに代えて、高誘電率絶縁膜４Ａ及び窒化膜５の積層構造の合計厚さをゲート酸化膜６の膜厚と同等に設定してもよい。
【０１３５】
また、本実施形態において、高誘電率絶縁膜４Ａ上に窒化膜５を形成したが、これに代えて、高誘電率絶縁膜４Ａの上部を窒化して窒化層を形成しても、本実施形態と同様の効果が得られる。
【０１３６】
また、本実施形態において、コア領域に形成されるＮ型ＭＩＳトランジスタのゲート絶縁膜の一部として、高誘電率絶縁膜４Ａ上の窒化膜５を残存させたが、これに代えて、ゲート酸化膜６の形成後でゲート電極７Ａの形成前に、窒化膜５を除去してもよい。
【０１３７】
また、本実施形態において、高誘電率絶縁膜４Ａとして、ＨｆＳｉＯＮ膜を用いたが、これに代えて、ＨｆＯ2 、ＺｒＯ2 、ＴｉＯ2 又はＴａ2 Ｏ5 等の他の高誘電率絶縁膜を用いてもよい。
【０１３８】
また、本実施形態において、基板１と高誘電率絶縁膜４Ａとの間に例えばシリコン酸化膜からなるバッファー絶縁膜を挿入することが好ましい。このようにすると、基板１と高誘電率絶縁膜４Ａとの界面を正常に保つことができる。
【０１３９】
また、本実施形態において、Ｉ／Ｏ領域にゲート酸化膜６を形成したが、これに代えて、例えばＳｉＯＮ膜からなるゲート絶縁膜を形成してもよい。
【０１４０】
また、本実施形態において、コア領域のゲート電極のみをＦＵＳＩ化（フルシリサイド化）したが、これに加えて、Ｉ／Ｏ領域のゲート電極もＦＵＳＩ化してもよい。
【０１４１】
また、本実施形態において、Ｉ／Ｏ領域のゲート電極７Ｂの上部をシリサイド化したが、これに代えて、ゲート電極７Ｂの上部をシリサイド化しなくても良い。
【０１４２】
また、本実施形態において、高誘電率絶縁膜４Ａの上部は、窒化膜５又はゲート酸化膜６を形成するための熱処理によって窒化されていても良い。
【０１４３】
また、本実施形態において、絶縁性サイドウォールスペーサ８Ａ及び８Ｂの構造を１層構造としたが、これに代えて、例えば酸化膜と窒化膜とを組み合わせた２層構造又は３層構造を用いても良い。
【０１４４】
また、本実施形態において、コア領域及びＩ／Ｏ領域にそれぞれＮ型ＭＩＳトランジスタを形成する場合を例としたが、これに代えて、Ｐ型ＭＩＳトランジスタ又はＣＭＯＳトランジスタを形成してもよい。
【０１４５】
また、本実施形態において、第１の実施形態（正確にはその変形例）の半導体装置及びその製造方法を対象として、高誘電率絶縁膜４Ａ上にＦＵＳＩゲート電極を設けたが、これに代えて、第２又は第３の実施形態の半導体装置及びその製造方法を対象として、高誘電率絶縁膜４Ａ上にＦＵＳＩゲート電極を設けてもよい。
【０１４６】
（第５の実施形態）
以下、本発明の第５の実施形態に係る半導体装置及びその製造方法について、本実施形態の構造をＮ型ＭＩＳトランジスタに適用した場合を例として図面を参照しながら説明する。
【０１４７】
図６（ａ）〜（ｃ）は、本実施形態に係る半導体装置の製造方法の各工程を示す断面図である。尚、図６（ａ）〜（ｃ）において、図１（ａ）〜（ｆ）又は図２（ａ）〜（ｇ）に示す第１の実施形態又はその変形例と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。また、本実施形態において、コア領域とは、ロジック回路等を構成する相対的に電源電圧が低いＮ型ＭＩＳトランジスタが形成される領域を意味し、Ｉ／Ｏ領域とは、Ｉ／Ｏ回路等を構成する相対的に電源電圧が高いＮ型ＭＩＳトランジスタが形成される領域を意味する。
【０１４８】
本実施形態においては、まず、第１の実施形態の変形例の図２（ａ）〜（ｇ）に示す各工程を実施する。その後、図６（ａ）に示すように、層間絶縁膜１３上に、コア領域に開口を有し且つＩ／Ｏ領域を覆うレジストパターン（図示省略）を形成した後、当該レジストパターンをエッチングマスクとして、コア領域のゲート上シリサイド層１２Ａが露出するまで層間絶縁膜１３をエッチングにより除去する。その後、コア領域に露出するゲート上シリサイド層１２Ａ及びゲート電極７Ａを順次エッチングにより除去し、ゲート電極形成用溝１５を形成する。これにより、ゲート電極形成用溝１５内に窒化膜５が露出する。
【０１４９】
次に、図６（ｂ）に示すように、ゲート電極形成用溝１５の内部を含む基板１上の全面に例えば厚さ１５０ｎｍの金属膜（例えばＴａＮ等の仕事関数が４ｅＶ強の金属からなる膜が好ましい）１６Ａを形成する。その後、ゲート電極形成用溝１５の外側の金属膜１６ＡをＣＭＰにより研磨除去することによって、図６（ｃ）に示すように、ゲート電極形成用溝１５内に埋め込まれた金属膜１６Ａからなるメタルゲート電極１６を形成する。このとき、Ｉ／Ｏ領域のゲート上シリサイド層１２Ｂの上面が露出するように、ゲート上シリサイド層１２Ｂ上の層間絶縁膜１３及び金属膜１６ＡをＣＭＰにより研磨除去する。
【０１５０】
以上の工程により、ダマシンゲート（リプレイスメントゲート）プロセスに本願発明を適用する場合にも、比較的簡単な製造方法によって、第１の実施形態又はその変形例と同様の効果を奏する半導体装置を実現することができる。
【０１５１】
尚、本実施形態において、第１の実施形態の変形例と同様に、高誘電率絶縁膜４Ａ及び窒化膜５の積層構造からなるゲート絶縁膜の合計厚さをゲート酸化膜６の膜厚よりも小さく設定したが、これに代えて、高誘電率絶縁膜４Ａ及び窒化膜５の積層構造からなるゲート絶縁膜の合計厚さをゲート酸化膜６の膜厚と同等に設定してもよい。
【０１５２】
また、本実施形態において、第１の実施形態の変形例と同様に、高誘電率絶縁膜４Ａとして、ＨｆＳｉＯＮ膜を用いたが、これに代えて、ＨｆＯ2 、ＺｒＯ2 、ＴｉＯ2 又はＴａ2 Ｏ5 等の他の高誘電率絶縁膜を用いてもよい。
【０１５３】
また、本実施形態において、第１の実施形態の変形例と同様に、高誘電率絶縁膜４Ａ上に窒化膜５を形成したが、これに代えて、高誘電率絶縁膜４Ａの上部を窒化して窒化層を形成しても、本実施形態と同様の効果が得られる。
【０１５４】
また、本実施形態において、コア領域に形成されるＮ型ＭＩＳトランジスタのゲート絶縁膜の一部として、高誘電率絶縁膜４Ａ上の窒化膜５を残存させたが、これに代えて、ゲート酸化膜６の形成後でゲート電極７Ａの形成前に、窒化膜５を除去してもよい。
【０１５５】
また、本実施形態において、基板１と高誘電率絶縁膜４Ａとの間に例えばシリコン酸化膜からなるバッファー絶縁膜を挿入することが好ましい。このようにすると、基板１と高誘電率絶縁膜４Ａとの界面を正常に保つことができる。
【０１５６】
また、本実施形態において、第１の実施形態の変形例と同様に、Ｉ／Ｏ領域上にゲート酸化膜６を形成したが、これに代えて、例えばＳｉＯＮ膜からなるゲート絶縁膜を形成してもよい。
【０１５７】
また、本実施形態において、高誘電率絶縁膜４Ａの上部は、窒化膜５又はゲート酸化膜６を形成するための熱処理によって窒化されていても良い。
【０１５８】
また、本実施形態において、第１の実施形態の変形例と同様に、絶縁性サイドウォールスペーサ８Ａ及び８Ｂの構造を１層構造としたが、これに代えて、例えば酸化膜と窒化膜とを組み合わせた２層構造又は３層構造を用いても良い。
【０１５９】
また、本実施形態において、コア領域及びＩ／Ｏ領域にそれぞれＮ型ＭＩＳトランジスタを形成する場合を例としたが、これに代えて、Ｐ型ＭＩＳトランジスタ又はＣＭＯＳトランジスタを形成してもよい。Ｐ型ＭＩＳトランジスタを形成する場合、メタルゲート電極１６の材料は、例えばＴａＡｌＮ等の仕事関数が５ｅＶ前後のものが好ましい。
【０１６０】
また、本実施形態において、コア領域及びＩ／Ｏ領域を有する半導体装置を対象としたが、これに代えて、Ｎｃｈ領域及びＰｃｈ領域を有する半導体装置、又はＨｖｔ領域及びＬｖｔ領域を有する半導体装置を対象として、同一基板上において誘電率の異なる複数種類のゲート絶縁膜を用いてもよい。
【０１６１】
（第５の実施形態の変形例）
以下、本発明の第５の実施形態の変形例に係る半導体装置及びその製造方法について、本変形例の構造をＮ型ＭＩＳトランジスタに適用した場合を例として図面を参照しながら説明する。
【０１６２】
図７（ａ）〜（ｄ）及び図８（ａ）〜（ｄ）は、本変形例に係る半導体装置の製造方法の各工程を示す断面図である。尚、図７（ａ）〜（ｄ）及び図８（ａ）〜（ｄ）において、図１（ａ）〜（ｆ）若しくは図２（ａ）〜（ｇ）に示す第１の実施形態若しくはその変形例、又は図６（ａ）〜（ｃ）に示す第５の実施形態と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。また、本変形例において、コア領域とは、ロジック回路等を構成する相対的に電源電圧が低いＮ型ＭＩＳトランジスタが形成される領域を意味し、Ｉ／Ｏ領域とは、Ｉ／Ｏ回路等を構成する相対的に電源電圧が高いＮ型ＭＩＳトランジスタが形成される領域を意味する。
【０１６３】
本変形例においては、まず、第１の実施形態の変形例の図２（ａ）〜（ｅ）に示す各工程を実施することにより、図２（ｅ）に示す構造と同じ図７（ａ）に示す構造を得る。
【０１６４】
次に、図７（ｂ）に示すように、図示していないアナログ領域等に適用される非シリサイド領域形成用の保護膜を形成するのと同時に、コア領域のゲート電極７Ａ上に例えば厚さ２０ｎｍ程度の保護膜１７を形成する。ここで、保護膜１７としては、層間絶縁膜１３並びに絶縁性サイドウォールスペーサ８Ａ及び８Ｂに対してエッチング選択性を持つ絶縁膜を用いる。
【０１６５】
その後、ゲート電極７Ａ及び７Ｂの上を含む基板１上の全面に例えば厚さ１０ｎｍのＮｉ膜からなる金属膜を堆積した後、ＲＴＡを実施する。これにより、図７（ｃ）に示すように、ゲート電極７Ｂ上にゲート上シリサイド層１２Ｂが形成されると共に、ソース・ドレイン領域１０Ａ及び１０Ｂの上にソース・ドレイン上シリサイド層１２ａ及び１２ｂが形成される。このとき、ゲート電極７Ａ上は保護膜１７によって覆われているため、シリサイド層は形成されない。その後、基板１上に残存する未反応の金属膜を除去する。
【０１６６】
次に、図７（ｄ）に示すように、ゲート電極７Ａ及び７Ｂの上を含む基板１上の全面に例えば厚さ４００ｎｍの層間絶縁膜１３を堆積した後、例えばＣＭＰにより、ゲート電極７Ａ上の保護膜１７が露出するまで層間絶縁膜１３の表面を平坦化する。ここで、保護膜１７はＣＭＰのストッパーとして機能するため、ＣＭＰの制御性が向上する。
【０１６７】
その後、図８（ａ）に示すように、コア領域に露出する保護膜１７及びその下側のゲート電極７Ａを順次エッチングにより除去して、ゲート電極形成用溝１５を形成する。これにより、ゲート電極形成用溝１５内に窒化膜５が露出する。
【０１６８】
次に、図８（ｂ）に示すように、ゲート電極形成用溝１５の内部を含む基板１上の全面に例えば厚さ１７０ｎｍの金属膜（例えばＴａＮ等の仕事関数が４ｅＶ強の金属からなる膜が好ましい）１６Ａを形成する。その後、ゲート電極形成用溝１５の外側の金属膜１６ＡをＣＭＰにより研磨除去することによって、図８（ｃ）に示すように、ゲート電極形成用溝１５内に埋め込まれた金属膜１６Ａからなるメタルゲート電極１６を形成する。
【０１６９】
次に、図８（ｄ）に示すように、Ｉ／Ｏ領域のゲート上シリサイド層１２Ｂの上面が露出するように、ゲート上シリサイド層１２Ｂ上の層間絶縁膜１３及びメタルゲート電極１６の上部（保護膜１７の除去箇所に形成されていた部分）をＣＭＰにより研磨除去する。
【０１７０】
以上の工程により、ダマシンゲート（リプレイスメントゲート）プロセスに本願発明を適用する場合にも、比較的簡単な製造方法によって、第１の実施形態又はその変形例と同様の効果を奏する半導体装置を実現することができる。
【０１７１】
また、本変形例によると、第５の実施形態と比べて、次のような効果を得ることができる。すなわち、第５の実施形態においては、図６（ａ）に示すように、ゲート電極形成用溝１５を形成する際に、層間絶縁膜１３上に、コア領域に開口を有し且つＩ／Ｏ領域を覆うレジストパターン（図示省略）を形成する必要があった。それに対して、本変形例においては、非シリサイドゲート電極を必要としない場合、つまりメタルゲート電極以外のゲート電極の全てをシリサイド化する場合、アナログ領域等に適用される非シリサイド領域形成用の保護膜を形成する工程においてコア領域のゲート電極７Ａ上に例えば厚さ２０ｎｍ程度の保護膜１７を形成することにより、マスク工程を行うことなく、保護膜１７及びその下側のゲート電極７Ａを除去してゲート電極形成用溝１５を形成することができる。すなわち、新たな工程を追加することなく、ゲート電極形成用溝１５を形成することができる。
【０１７２】
尚、本変形例において、第１の実施形態の変形例と同様に、高誘電率絶縁膜４Ａ及び窒化膜５の積層構造からなるゲート絶縁膜の合計厚さをゲート酸化膜６の膜厚よりも小さく設定したが、これに代えて、高誘電率絶縁膜４Ａ及び窒化膜５の積層構造からなるゲート絶縁膜の合計厚さをゲート酸化膜６の膜厚と同等に設定してもよい。
【０１７３】
また、本変形例において、第１の実施形態の変形例と同様に、高誘電率絶縁膜４Ａとして、ＨｆＳｉＯＮ膜を用いたが、これに代えて、ＨｆＯ2 、ＺｒＯ2 、ＴｉＯ2 又はＴａ2 Ｏ5 等の他の高誘電率絶縁膜を用いてもよい。
【０１７４】
また、本変形例において、第１の実施形態の変形例と同様に、高誘電率絶縁膜４Ａ上に窒化膜５を形成したが、これに代えて、高誘電率絶縁膜４Ａの上部を窒化して窒化層を形成しても、本変形例と同様の効果が得られる。
【０１７５】
また、本変形例において、コア領域に形成されるＮ型ＭＩＳトランジスタのゲート絶縁膜の一部として、高誘電率絶縁膜４Ａ上の窒化膜５を残存させたが、これに代えて、ゲート酸化膜６の形成後でゲート電極７Ａの形成前に、窒化膜５を除去してもよい。
【０１７６】
また、本変形例において、基板１と高誘電率絶縁膜４Ａとの間に例えばシリコン酸化膜からなるバッファー絶縁膜を挿入することが好ましい。このようにすると、基板１と高誘電率絶縁膜４Ａとの界面を正常に保つことができる。
【０１７７】
また、本変形例において、第１の実施形態の変形例と同様に、Ｉ／Ｏ領域上にゲート酸化膜６を形成したが、これに代えて、例えばＳｉＯＮ膜からなるゲート絶縁膜を形成してもよい。
【０１７８】
また、本変形例において、高誘電率絶縁膜４Ａの上部は、窒化膜５又はゲート酸化膜６を形成するための熱処理によって窒化されていても良い。
【０１７９】
また、本変形例において、第１の実施形態の変形例と同様に、絶縁性サイドウォールスペーサ８Ａ及び８Ｂの構造を１層構造としたが、これに代えて、例えば酸化膜と窒化膜とを組み合わせた２層構造又は３層構造を用いても良い。
【０１８０】
また、本変形例において、コア領域及びＩ／Ｏ領域にそれぞれＮ型ＭＩＳトランジスタを形成する場合を例としたが、これに代えて、Ｐ型ＭＩＳトランジスタ又はＣＭＯＳトランジスタを形成してもよい。Ｐ型ＭＩＳトランジスタを形成する場合、メタルゲート電極１６の材料は、例えばＴａＡｌＮ等の仕事関数が５ｅＶ前後のものが好ましい。
【０１８１】
また、本変形例において、図８（ｄ）に示す工程でメタルゲート電極１６の上部（保護膜１７の除去箇所に形成されていた部分）除去したが、当該工程を省略しても良い。すなわち、メタルゲート電極１６の形状をハンマー形状のままにしておいてもよい。
【０１８２】
また、本変形例において、コア領域及びＩ／Ｏ領域を有する半導体装置を対象としたが、これに代えて、Ｎｃｈ領域及びＰｃｈ領域を有する半導体装置、又はＨｖｔ領域及びＬｖｔ領域を有する半導体装置を対象として、同一基板上において誘電率の異なる複数種類のゲート絶縁膜を用いてもよい。
【０１８３】
（第６の実施形態）
以下、本発明の第６の実施形態に係る半導体装置及びその製造方法について、本実施形態の構造をＮ型ＭＩＳトランジスタに適用した場合を例として図面を参照しながら説明する。
【０１８４】
図９（ａ）〜（ｄ）は、本実施形態に係る半導体装置の製造方法の各工程を示す断面図である。尚、本実施形態において、コア領域とは、ロジック回路等を構成する相対的に電源電圧が低いＮ型ＭＩＳトランジスタが形成される領域を意味し、Ｉ／Ｏ領域とは、Ｉ／Ｏ回路等を構成する相対的に電源電圧が高いＮ型ＭＩＳトランジスタが形成される領域を意味するものとする。
【０１８５】
本実施形態においては、まず、第１の実施形態の図１（ａ）〜（ｃ）に示す各工程を実施する。その後、図９（ａ）に示すように、基板１上の全面に例えば厚さ１０ｎｍの金属膜（例えばＴａＮ等の仕事関数が４ｅＶ強の金属からなる膜が好ましい）からなる第１のゲート電極材料膜２１を形成する。次に、コア領域を覆うレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクとして、図９（ｂ）に示すように、第１のゲート電極材料膜２１に対して例えばＳＰＭ（Sulfuric acid-hydrogen Peroxide mixture ）によるウェットエッチングを行い、Ｉ／Ｏ領域の第１のゲート電極材料膜２１を除去し、その後、前記レジストパターンを除去する。
【０１８６】
次に、図９（ｃ）に示すように、基板１上の全面に例えば厚さ９０ｎｍのポリシリコン膜からなる第２のゲート電極材料膜２２を形成する。その後、第２のゲート電極材料膜２２上にゲート電極形成領域を覆うレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクとして、第１のゲート電極材料膜２１、第２のゲート電極材料膜２２、高誘電率絶縁膜４Ａ、窒化膜５及びゲート酸化膜６を順次エッチングする。これにより、図９（ｄ）に示すように、コア領域の活性領域１ａ上に、高誘電率絶縁膜４Ａ及び窒化膜５の積層構造からなるゲート絶縁膜を介して、第１のゲート電極材料膜（メタルゲート電極）２１Ａ及び第２のゲート電極材料膜（ポリシリコン電極）２２Ａの積層構造からなるゲート電極が形成されると共に、Ｉ／Ｏ領域の活性領域１ｂ上にゲート酸化膜６を介して第２のゲート電極材料膜（ポリシリコン電極）２２Ｂからなるゲート電極が形成される。続いて、第１の実施形態と同様に、Ｎ型エクステンション領域９Ａ、Ｐ型ポケット領域（図示省略）、Ｎ型ＬＤＤ領域９Ｂ、同じ絶縁膜からなる絶縁性サイドウォールスペーサ８Ａ及び８Ｂ、Ｎ型ソース・ドレイン領域１０Ａ並びにＮ型ソース・ドレイン領域１０Ｂを形成する。すなわち、本実施形態では、コア領域の活性領域１ａ上に形成されるＭＩＳトランジスタと、Ｉ／Ｏ領域の活性領域１ｂ上に形成されるＭＩＳトランジスタとは、同じ導電型であっていずれもＮ型ＭＩＳトランジスタである。
【０１８７】
以上の工程により、ファーストゲートプロセスに本願発明を適用する場合にも、比較的簡単な製造方法によって、第１の実施形態又はその変形例と同様の効果を奏する半導体装置を実現することができる。
【０１８８】
尚、本実施形態において、第１の実施形態の変形例と同様に、高誘電率絶縁膜４Ａ及び窒化膜５の積層構造からなるゲート絶縁膜の合計厚さをゲート酸化膜６の膜厚よりも小さく設定したが、これに代えて、高誘電率絶縁膜４Ａ及び窒化膜５の積層構造からなるゲート絶縁膜の合計厚さをゲート酸化膜６の膜厚と同等に設定してもよい。
【０１８９】
また、本実施形態において、第１の実施形態の変形例と同様に、高誘電率絶縁膜４Ａとして、ＨｆＳｉＯＮ膜を用いたが、これに代えて、ＨｆＯ2 、ＺｒＯ2 、ＴｉＯ2 又はＴａ2 Ｏ5 等の他の高誘電率絶縁膜を用いてもよい。
【０１９０】
また、本実施形態において、第１の実施形態の変形例と同様に、高誘電率絶縁膜４Ａ上に窒化膜５を形成したが、これに代えて、高誘電率絶縁膜４Ａの上部を窒化して窒化層を形成しても、本実施形態と同様の効果が得られる。
【０１９１】
また、本実施形態において、コア領域に形成されるＮ型ＭＩＳトランジスタのゲート絶縁膜の一部として、高誘電率絶縁膜４Ａ上の窒化膜５を残存させたが、これに代えて、ゲート酸化膜６の形成後で第１のゲート電極材料膜２１の形成前に、窒化膜５を除去してもよい。
【０１９２】
また、本実施形態において、基板１と高誘電率絶縁膜４Ａとの間に例えばシリコン酸化膜からなるバッファー絶縁膜を挿入することが好ましい。このようにすると、基板１と高誘電率絶縁膜４Ａとの界面を正常に保つことができる。
【０１９３】
また、本実施形態において、第１の実施形態と同様に、Ｉ／Ｏ領域上にゲート酸化膜６を形成したが、これに代えて、例えばＳｉＯＮ膜からなるゲート絶縁膜を形成してもよい。
【０１９４】
また、本実施形態において、高誘電率絶縁膜４Ａの上部は、窒化膜５又はゲート酸化膜６を形成するための熱処理によって窒化されていても良い。
【０１９５】
また、本実施形態において、第１の実施形態と同様に、絶縁性サイドウォールスペーサ８Ａ及び８Ｂの構造を１層構造としたが、これに代えて、例えば酸化膜と窒化膜とを組み合わせた２層構造又は３層構造を用いても良い。
【０１９６】
また、本実施形態において、コア領域及びＩ／Ｏ領域にそれぞれＮ型ＭＩＳトランジスタを形成する場合を例としたが、これに代えて、Ｐ型ＭＩＳトランジスタ又はＣＭＯＳトランジスタを形成してもよい。Ｐ型ＭＩＳトランジスタを形成する場合、メタルゲート電極となる第１のゲート電極材料膜２１の材料は、例えばＴａＡｌＮ等の仕事関数が５ｅＶ前後のものが好ましい。
【０１９７】
また、本実施形態において、コア領域及びＩ／Ｏ領域を有する半導体装置を対象としたが、これに代えて、Ｎｃｈ領域及びＰｃｈ領域を有する半導体装置、又はＨｖｔ領域及びＬｖｔ領域を有する半導体装置を対象として、同一基板上において誘電率の異なる複数種類のゲート絶縁膜を用いてもよい。
【０１９８】
（第７の実施形態）
以下、本発明の第７の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
【０１９９】
図１０（ａ）〜（ｆ）及び図１１（ａ）〜（ｄ）は、本実施形態に係る半導体装置の製造方法の各工程を示す断面図である。尚、本実施形態において、コア領域とは、ロジック回路等を構成する相対的に電源電圧が低いＮ型ＭＩＳトランジスタが形成される領域を意味し、Ｉ／Ｏ領域とは、Ｉ／Ｏ回路等を構成する相対的に電源電圧が高いＮ型ＭＩＳトランジスタが形成される領域を意味するものとする。また、本実施形態において、Ｎｃｈ領域はＮ型ＭＩＳトランジスタが形成される領域であり、Ｐｃｈ領域はＰ型ＭＩＳトランジスタが形成される領域である。
【０２００】
まず、図１０（ａ）に示すように、例えばシリコン領域等の半導体領域を有する一導電型の基板（半導体基板）１上に例えばＳＴＩよりなる素子分離領域２を形成してコア（Ｎｃｈ）領域とコア（Ｐｃｈ）領域とＩ／Ｏ領域とを区画した後、図示は省略しているが、第１の実施形態と同様の方法により、ウェル、パンチスルーストッパ及びチャネル領域のそれぞれを形成する。これにより、基板１における素子分離領域２に囲まれた領域がコア（Ｎｃｈ）領域の活性領域１ａ、コア（Ｐｃｈ）領域の活性領域１ｂ及びＩ／Ｏ領域の活性領域１ｃとなる。
【０２０１】
その後、基板１上に例えば厚さ０．５ｎｍのシリコン酸化膜からなるバッファー絶縁膜（図示省略）を形成した後、当該バッファー絶縁膜の上に、例えば厚さ４ｎｍのＨｆＳｉＯＮ膜（酸化膜換算膜厚は１ｎｍ）からなる高誘電率絶縁膜４Ａを形成し、その後、高誘電率絶縁膜４Ａの上に例えば厚さ２ｎｍの窒化膜（ＳｉＮ膜）５を堆積する。
【０２０２】
次に、図１０（ｂ）に示すように、コア（Ｎｃｈ）領域及びコア（Ｐｃｈ）領域を覆うレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクとして、窒化膜５及び高誘電率絶縁膜４Ａに対して順次エッチングを行い、Ｉ／Ｏ領域における活性領域１ｃ上の窒化膜５及び高誘電率絶縁膜４Ａを除去し、活性領域１ｃを露出させ、その後、前記レジストパターンを除去する。
【０２０３】
次に、図１０（ｃ）に示すように、コア（Ｎｃｈ）領域及びコア（Ｐｃｈ）領域に設けられた窒化膜５をマスクとして、Ｉ／Ｏ領域の活性領域１ｃの表面を選択的に酸化し、それによって活性領域１ｃ上に例えば厚さ８ｎｍのゲート酸化膜６を形成する。
【０２０４】
次に、図１０（ｄ）に示すように、基板１上の全面に例えば厚さ１０ｎｍの金属膜（例えばＴａＮ等の仕事関数が４ｅＶ強の金属からなる膜が好ましい）からなる第１のゲート電極材料膜３１を形成する。次に、コア（Ｎｃｈ）領域及びＩ／Ｏ領域を覆うレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクとして、図１０（ｅ）に示すように、第１のゲート電極材料膜３１に対して例えばＳＰＭによるウェットエッチングを行い、コア（Ｐｃｈ）領域の第１のゲート電極材料膜３１を除去し、その後、前記レジストパターンを除去する。
【０２０５】
次に、図１０（ｆ）に示すように、基板１上の全面に例えば厚さ１５ｎｍの金属膜（例えばＴｉＮ膜又はＭｏＡｌＮ膜等）からなる第２のゲート電極材料膜３２を形成した後、第２のゲート電極材料膜３２に対して例えばＣＭＰを行い、コア（Ｎｃｈ）領域及びＩ／Ｏ領域の第１のゲート電極材料膜３１の上面よりも上側に位置する部分の第２のゲート電極材料膜３２を除去する。これにより、図１１（ａ）に示すように、コア（Ｐｃｈ）領域のみに第２のゲート電極材料膜３２が残存する。
【０２０６】
次に、コア（Ｎｃｈ）領域及びコア（Ｐｃｈ）領域を覆うレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクとして、図１１（ｂ）に示すように、第１のゲート電極材料膜３１に対して例えばＳＰＭによるウェットエッチングを行い、Ｉ／Ｏ領域の第１のゲート電極材料膜３１を除去し、その後、前記レジストパターンを除去する。
【０２０７】
次に、図１１（ｃ）に示すように、基板１上の全面に例えば厚さ９０ｎｍのポリシリコン膜からなる第３のゲート電極材料膜３３を形成する。その後、第３のゲート電極材料膜３３上にゲート電極形成領域を覆うレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクとして、第１のゲート電極材料膜３１、第２のゲート電極材料膜３２、第３のゲート電極材料膜３３、高誘電率絶縁膜４Ａ、窒化膜５及びゲート酸化膜６を順次エッチングする。これにより、図１１（ｄ）に示すように、コア（Ｎｃｈ）領域の活性領域１ａ上に、高誘電率絶縁膜４Ａ及び窒化膜５の積層構造からなるゲート絶縁膜を介して、第１のゲート電極材料膜（メタルゲート電極）３１Ａ及び第３のゲート電極材料膜（ポリシリコン電極）３３Ａの積層構造からなるゲート電極が形成され、コア（Ｐｃｈ）領域の活性領域１ｂ上に、高誘電率絶縁膜４Ａ及び窒化膜５の積層構造からなるゲート絶縁膜を介して、第２のゲート電極材料膜（メタルゲート電極）３２Ｂ及び第３のゲート電極材料膜（ポリシリコン電極）３３Ｂの積層構造からなるゲート電極が形成され、Ｉ／Ｏ領域の活性領域１ｃ上にゲート酸化膜６を介して第３のゲート電極材料膜（ポリシリコン電極）３３Ｃからなるゲート電極が形成される。続いて、第１の実施形態と同様の方法により、Ｎ型エクステンション領域９Ａ、Ｐ型ポケット領域（図示省略）、Ｐ型エクステンション領域９Ｂ、Ｎ型ポケット領域（図示省略）、Ｎ型ＬＤＤ領域９Ｃ、同じ絶縁膜からなる絶縁性サイドウォールスペーサ８Ａ、８Ｂ及び８Ｃ、Ｎ型ソース・ドレイン領域１０Ａ、Ｐ型ソース・ドレイン領域１０Ｂ並びにＮ型ソース・ドレイン領域１０Ｃを形成する。
【０２０８】
以上の工程により、ファーストゲートプロセスに本願発明を適用する場合にも、比較的簡単な製造方法によって、第１の実施形態又はその変形例と同様の効果を奏する半導体装置を実現することができる。
【０２０９】
尚、本実施形態において、図１１（ｃ）に示す、ポリシリコン膜からなる第３のゲート電極材料膜３３を形成する工程の直前に、Ｉ／Ｏ領域の第１のゲート電極材料膜３１を除去しているが、これは、当該工程まで、Ｉ／Ｏ領域のゲート酸化膜６の保護膜として第１のゲート電極材料膜３１を用いるためである。しかし、図１０（ｅ）に示す、コア（Ｐｃｈ）領域の第１のゲート電極材料膜３１を除去する工程でＩ／Ｏ領域の第１のゲート電極材料膜３１を同時に除去してもよい。
【０２１０】
また、本実施形態において、第１の実施形態の変形例と同様に、高誘電率絶縁膜４Ａ及び窒化膜５の積層構造からなるゲート絶縁膜の合計厚さをゲート酸化膜６の膜厚よりも小さく設定したが、これに代えて、高誘電率絶縁膜４Ａ及び窒化膜５の積層構造からなるゲート絶縁膜の合計厚さをゲート酸化膜６の膜厚と同等に設定してもよい。
【０２１１】
また、本実施形態において、第１の実施形態の変形例と同様に、高誘電率絶縁膜４Ａとして、ＨｆＳｉＯＮ膜を用いたが、これに代えて、ＨｆＯ2 、ＺｒＯ2 、ＴｉＯ2 又はＴａ2 Ｏ5 等の他の高誘電率絶縁膜を用いてもよい。
【０２１２】
また、本実施形態において、第１の実施形態の変形例と同様に、高誘電率絶縁膜４Ａ上に窒化膜５を形成したが、これに代えて、高誘電率絶縁膜４Ａの上部を窒化して窒化層を形成しても、本実施形態と同様の効果が得られる。
【０２１３】
また、本実施形態において、コア（Ｎｃｈ）領域及びコア（Ｐｃｈ）領域に形成されるＭＩＳトランジスタのゲート絶縁膜の一部として、高誘電率絶縁膜４Ａ上の窒化膜５を残存させたが、これに代えて、ゲート酸化膜６の形成後で第１又は第２のゲート電極材料膜３１又は３２の形成前に、窒化膜５を除去してもよい。
【０２１４】
また、本実施形態において、基板１と高誘電率絶縁膜４Ａとの間に例えばシリコン酸化膜からなるバッファー絶縁膜を挿入することが好ましい。このようにすると、基板１と高誘電率絶縁膜４Ａとの界面を正常に保つことができる。
【０２１５】
また、本実施形態において、第１の実施形態と同様に、Ｉ／Ｏ領域上にゲート酸化膜６を形成したが、これに代えて、例えばＳｉＯＮ膜からなるゲート絶縁膜を形成してもよい。
【０２１６】
また、本実施形態において、高誘電率絶縁膜４Ａの上部は、窒化膜５又はゲート酸化膜６を形成するための熱処理によって窒化されていても良い。
【０２１７】
また、本実施形態において、第１の実施形態と同様に、絶縁性サイドウォールスペーサ８Ａ、８Ｂ及び８Ｃの構造を１層構造としたが、これに代えて、例えば酸化膜と窒化膜とを組み合わせた２層構造又は３層構造を用いても良い。
【０２１８】
また、本実施形態において、Ｉ／Ｏ領域にＮ型ＭＩＳトランジスタを形成する場合を例としたが、これに代えて、Ｐ型ＭＩＳトランジスタ又はＣＭＯＳトランジスタを形成してもよい。
【０２１９】
また、本実施形態において、コア領域及びＩ／Ｏ領域を含む３領域を有する半導体装置を対象としたが、これに代えて、コア領域及びＩ／Ｏ領域を含む４つ以上の領域を有する半導体装置、Ｎｃｈ領域及びＰｃｈ領域を含む３つ以上の領域を有する半導体装置、又はＨｖｔ領域及びＬｖｔ領域を含む３つ以上の領域を有する半導体装置を対象として、同一基板上において誘電率の異なる複数種類のゲート絶縁膜を用いてもよい。
【０２２０】
（第８の実施形態）
以下、本発明の第８の実施形態に係る半導体装置及びその製造方法について、本実施形態の構造をＮ型ＭＩＳトランジスタに適用した場合を例として図面を参照しながら説明する。尚、第１の実施形態の変形例ではデュアルオキサイドプロセスに本発明を適用した場合について説明したが、本実施形態ではトリプルオキサイドプロセスに本発明を適用した場合について説明する。
【０２２１】
図１２（ａ）〜（ｅ）及び図１３（ａ）、（ｂ）は、本実施形態に係る半導体装置の製造方法の各工程を示す断面図である。尚、図１２（ａ）〜（ｅ）及び図１３（ａ）、（ｂ）において、図１（ａ）〜（ｆ）又は図２（ａ）〜（ｇ）に示す第１の実施形態又はその変形例と同一の構成要素には同一の符号を付すことにより、重複する説明を省略する。また、本実施形態において、コア領域とは、ロジック回路等を構成する相対的に電源電圧が低いＮ型ＭＩＳトランジスタが形成される領域を意味し、Ｉ／Ｏ領域（本実施形態ではＩ／Ｏ領域Ａ及びＩ／Ｏ領域Ｂの２つ）とは、Ｉ／Ｏ回路等を構成する相対的に電源電圧が高いＮ型ＭＩＳトランジスタが形成される領域を意味する。
【０２２２】
まず、図１２（ａ）に示すように、例えばシリコン領域等の半導体領域を有する一導電型の基板（半導体基板）１上に例えばＳＴＩよりなる素子分離領域２を形成してコア領域とＩ／Ｏ領域ＡとＩ／Ｏ領域Ｂとを区画した後、図示は省略しているが、Ｐ型ウェル、Ｐ型パンチスルーストッパ及びＰ型チャネルのそれぞれを形成する。これにより、基板１における素子分離領域２に囲まれた領域がコア領域の活性領域１ａ、Ｉ／Ｏ領域Ａの活性領域１ｂ、及びＩ／Ｏ領域Ｂの活性領域１ｃとなる。尚、Ｐ型ウェルの注入条件は、例えば、注入イオンがＢ（ボロン）、注入エネルギーが３００ｋｅＶ、注入ドーズ量が１×１０13ｃｍ-2であり、Ｐ型パンチスルーストッパの注入条件は、例えば、注入イオンがＢ、注入エネルギーが１５０ｋｅＶ、注入ドーズ量が１×１０13ｃｍ-2であり、Ｐ型チャネルの注入条件は、例えば、注入イオンがＢ、注入エネルギーが２０ｋｅＶ、注入ドーズ量が３×１０12ｃｍ-2である。
【０２２３】
その後、コア領域とＩ／Ｏ領域Ａとを覆うレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクとしてＩ／Ｏ領域Ｂの活性領域１ｃにおけるＰ型チャネルのみに、注入イオンがＢ、注入エネルギーが２０ｋｅＶ、注入ドーズ量が２×１０12ｃｍ-2の条件でイオン注入を実施し、その後、前記レジストパターンを除去する。その後、Ｉ／Ｏ領域ＡとＩ／Ｏ領域Ｂとを覆うレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクとしてコア領域の活性領域１ａにおけるＰ型チャネルのみに、注入イオンがＢ、注入エネルギーが２０ｋｅＶ、注入ドーズ量が５×１０12ｃｍ-2の条件でイオン注入し、その後、前記レジストパターンを除去する。
【０２２４】
その後、基板１上に例えば厚さ０．５ｎｍのシリコン酸化膜からなるバッファー絶縁膜（図示省略）を形成した後、当該バッファー絶縁膜の上に、例えば厚さ４ｎｍのＨｆＳｉＯＮ膜（酸化膜換算膜厚は１ｎｍ）からなる高誘電率絶縁膜４Ａを形成し、その後、高誘電率絶縁膜４Ａの上に例えば厚さ２ｎｍの窒化膜（ＳｉＮ膜）５を堆積する。
【０２２５】
次に、コア領域を覆うレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクとして、図１２（ｂ）に示すように、窒化膜５及び高誘電率絶縁膜４Ａに対して順次エッチングを行い、Ｉ／Ｏ領域Ａ及びＩ／Ｏ領域Ｂの窒化膜５及び高誘電率絶縁膜４Ａを除去し、活性領域１ｂ及び１ｃを露出させ、その後、前記レジストパターンを除去する。
【０２２６】
次に、図１２（ｃ）に示すように、コア領域の窒化膜５をマスクとして、Ｉ／Ｏ領域Ａ及びＩ／Ｏ領域Ｂの基板１の表面を酸化し、それによりＩ／Ｏ領域Ａの活性領域１ｂの上及びＩ／Ｏ領域Ｂの活性領域１ｃの上に例えば厚さ７ｎｍのゲート酸化膜６を形成する。
【０２２７】
次に、図１２（ｄ）に示すように、コア領域及びＩ／Ｏ領域Ａを覆うレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクとして、ゲート酸化膜６に対してエッチングを行い、Ｉ／Ｏ領域Ｂのゲート酸化膜６を除去し、活性領域１ｃを露出させ、その後、前記レジストパターンを除去する。
【０２２８】
次に、図１２（ｅ）に示すように、コア領域の窒化膜５をマスクとして、Ｉ／Ｏ領域Ｂの基板１の表面を酸化し、それによってＩ／Ｏ領域Ｂの活性領域１ｃ上に例えば厚さ３ｎｍのゲート酸化膜１８を形成する。このとき、Ｉ／Ｏ領域Ａ上のゲート酸化膜６が厚さ１ｎｍ程度成長し、ゲート酸化膜６の厚さが８ｎｍ程度になる。
【０２２９】
次に、図１３（ａ）に示すように、コア領域の窒化膜５を残存させたまま、窒化膜５の上、並びにゲート酸化膜６及び１８の上に、例えば厚さ１００ｎｍのゲート電極材料膜７を堆積する。
【０２３０】
その後、ゲート電極材料膜７上にゲート電極形成領域を覆うレジストパターン（図示省略）を形成した後、当該レジストパターンをマスクとして、ゲート電極材料膜７、窒化膜５、高誘電率絶縁膜４Ａ、ゲート酸化膜６及びゲート酸化膜１８を順次エッチングする。。これにより、図１３（ｂ）に示すように、コア領域の活性領域１ａ上に、高誘電率絶縁膜４Ａ及び窒化膜５からなるゲート絶縁膜を介してゲート電極７Ａが形成され、Ｉ／Ｏ領域Ａの活性領域１ｂ上にゲート酸化膜６を介してゲート電極７Ｂが形成され、Ｉ／Ｏ領域Ｂの活性領域１ｃ上にゲート酸化膜１８を介してゲート電極７Ｃが形成される。続いて、コア領域の活性領域１ａにおけるゲート電極７Ａの両側方にＮ型エクステンション領域９Ａを形成すると共にＮ型エクステンション領域９Ａの下方にＰ型ポケット領域（図示省略）を形成する。一方、Ｉ／Ｏ領域Ａの活性領域１ｂにおけるゲート電極７Ｂの両側方にＮ型ＬＤＤ領域９Ｂを形成すると共に、Ｉ／Ｏ領域Ｂの活性領域１ｃにおけるゲート電極７Ｃの両側方にＮ型ＬＤＤ領域９Ｃを形成する。
【０２３１】
次に、ゲート電極７Ａ、７Ｂ及び７Ｃのそれぞれの側面上に、同じ絶縁膜からなる絶縁性サイドウォールスペーサ８Ａ、８Ｂ及び８Ｃを形成する。このとき、絶縁性サイドウォールスペーサ８Ａの下側に高誘電率絶縁膜４Ａ及び窒化膜５が残存していてもよいし、絶縁性サイドウォールスペーサ８Ｂの下側にゲート酸化膜６が残存していてもよいし、絶縁性サイドウォールスペーサ８Ｃの下側にゲート酸化膜１８が残存していてもよい。
【０２３２】
その後、各ゲート電極７Ａ、７Ｂ及び７Ｃ並びに各サイドウォールスペーサ８Ａ、８Ｂ及び８Ｃをマスクとして、コア領域の活性領域１ａ、Ｉ／Ｏ領域Ａの活性領域１ｂ及びＩ／Ｏ領域Ｂの活性領域１ｃにＮ型不純物のイオン注入を行う。その後、例えば１０５０℃程度の温度でＳｐｉｋｅ  ＲＴＡを実施して、注入された不純物を活性化する。これにより、コア領域の活性領域１ａにおけるゲート電極７Ａから見て絶縁性サイドウォールスペーサ８Ａの両側方にＮ型ソース・ドレイン領域１０Ａが形成され、Ｉ／Ｏ領域Ａの活性領域１ｂにおけるゲート電極７Ｂから見て絶縁性サイドウォールスペーサ８Ｂの両側方にＮ型ソース・ドレイン領域１０Ｂが形成され、Ｉ／Ｏ領域Ｂの活性領域１ｃにおけるゲート電極７Ｃから見て絶縁性サイドウォールスペーサ８Ｃの両側方にＮ型ソース・ドレイン領域１０Ｃが形成される。すなわち、本実施形態では、コア領域の活性領域１ａ上に形成されるＭＩＳトランジスタ、Ｉ／Ｏ領域Ａの活性領域１ｂ上に形成されるＭＩＳトランジスタ、及び、Ｉ／Ｏ領域Ｂの活性領域１ｃ上に形成されるＭＩＳトランジスタは、同じ導電型であっていずれもＮ型ＭＩＳトランジスタである。
【０２３３】
以上の工程により形成された本実施形態の半導体装置においては、相対的に低い電源電圧（例えば１Ｖ程度）を使用するコア領域に形成されるＭＩＳトランジスタのゲート絶縁膜としては、高誘電率絶縁膜４Ａ及び窒化膜５からなるゲート絶縁膜が用いられている。一方、相対的に高い電源電圧（例えば３Ｖ程度）を使用するＩ／Ｏ領域Ａに形成されるＭＩＳトランジスタのゲート絶縁膜としてはゲート酸化膜６が用いられている。また、中程度の電源電圧（例えば２Ｖ程度）に使用するＩ／Ｏ領域Ｂに形成されるＭＩＳトランジスタのゲート絶縁膜としては、ゲート酸化膜６よりも膜厚の薄いゲート酸化膜１８が形成されている。従って、本実施形態では、相対的に高い電源電圧又は中程度の電源電圧を使用するＩ／Ｏ領域Ａ又はＩ／Ｏ領域Ｂに形成されるＮ型ＭＩＳトランジスタのゲート絶縁膜は、高誘電率絶縁膜を含まない構成となる。これによって、Ｉ／Ｏ領域Ａ又はＩ／Ｏ領域Ｂに形成されるＮ型ＭＩＳトランジスタにおいて、高誘電率絶縁膜上に形成されたゲート電極に高電圧を印加した場合に信頼性の低下が生じるという問題点を回避することができる。
【０２３４】
すなわち、本実施形態によって、第１の実施形態と同様の効果が得られる。また、コア領域に形成されるＮ型ＭＩＳトランジスタにおいて、ゲート絶縁膜として高誘電率絶縁膜４Ａと窒化膜５との積層構造を用いることにより、言い換えると、高誘電率絶縁膜４Ａとゲート電極７Ａとの間に窒化膜５を挿入することにより、誘電率の低下を最小限に抑えつつ、リーク電流特性や信頼性の低下を防止することができる。
【０２３５】
尚、本実施形態において、高誘電率絶縁膜４Ａ及び窒化膜５の積層構造からなるゲート絶縁膜の合計厚さをゲート酸化膜６の膜厚よりも小さく設定したが、これに代えて、高誘電率絶縁膜４Ａ及び窒化膜５の積層構造からなるゲート絶縁膜の合計厚さをゲート酸化膜６の膜厚と同等に設定してもよい。
【０２３６】
また、本実施形態において、高誘電率絶縁膜４Ａとして、ＨｆＳｉＯＮ膜を用いたが、これに代えて、ＨｆＯ2 、ＺｒＯ2 、ＴｉＯ2 又はＴａ2 Ｏ5 等の他の高誘電率絶縁膜を用いてもよい。
【０２３７】
また、本実施形態において、高誘電率絶縁膜４Ａ上に窒化膜５を形成したが、これに代えて、高誘電率絶縁膜４Ａの上部を窒化して窒化層を形成しても、本実施形態と同様の効果が得られる。
【０２３８】
また、本実施形態において、コア領域に形成されるＭＩＳトランジスタのゲート絶縁膜の一部として、高誘電率絶縁膜４Ａ上の窒化膜５を残存させたが、これに代えて、ゲート酸化膜６又は１８の形成後でゲート電極７Ａの形成前に、窒化膜５を除去してもよい。
【０２３９】
また、本実施形態において、基板１と高誘電率絶縁膜４Ａとの間に例えばシリコン酸化膜からなるバッファー絶縁膜を挿入することが好ましい。このようにすると、基板１と高誘電率絶縁膜４Ａとの界面を正常に保つことができる。
【０２４０】
また、本実施形態において、Ｉ／Ｏ領域Ａ及びＩ／Ｏ領域Ｂにおけるゲート絶縁膜としてゲート酸化膜６及び１８を形成したが、これに代えて、例えばＳｉＯＮ膜からなるゲート絶縁膜を形成してもよい。
【０２４１】
また、本実施形態において、ゲート電極７Ａ〜７Ｃの一部又は全部が、例えば対応するウェルの逆導電型のポリシリコン膜から構成されたポリシリコン電極であってもよい。このとき、当該ポリシリコン電極の上部がシリサイド化されていてもよい。或いは、ゲート電極７Ａ〜７Ｃはフルシリサイドゲート電極であってもよいし、又はゲート電極７Ａ〜７Ｃの一部又は全部がメタルゲート電極であってもよい。或いは、例えばゲート電極７Ａはフルシリサイド電極であり、ゲート電極７Ｂ及び７Ｃはポリシリコン電極を含んでいてもよい。すなわち、ゲート電極７Ａ〜７Ｃのそれぞれの構成材料が異なっていても良い。
【０２４２】
また、本実施形態において、高誘電率絶縁膜４Ａの上部は、窒化膜５又はゲート酸化膜６を形成するための熱処理によって窒化されていても良い。
【０２４３】
また、本実施形態において、絶縁性サイドウォールスペーサ８Ａ〜８Ｃの構造を１層構造としたが、これに代えて、例えば酸化膜（ＳｉＯ2 膜）と窒化膜とを組み合わせた２層構造又は３層構造を用いても良い。
【０２４４】
また、本実施形態において、コア領域、Ｉ／Ｏ領域Ａ及びＩ／Ｏ領域ＢにそれぞれＮ型ＭＩＳトランジスタを形成する場合を例としたが、これに代えて、Ｐ型ＭＩＳトランジスタ又はＣＭＯＳトランジスタを形成してもよい。
【０２４５】
また、本実施形態において、コア領域及びＩ／Ｏ領域を含む３領域を有する半導体装置を対象としたが、これに代えて、コア領域及びＩ／Ｏ領域を含む４つ以上の領域を有する半導体装置、Ｎｃｈ領域及びＰｃｈ領域を含む３つ以上の領域を有する半導体装置、又はＨｖｔ領域及びＬｖｔ領域を含む３つ以上の領域を有する半導体装置を対象として、同一基板上において誘電率の異なる複数種類のゲート絶縁膜を用いてもよい。
【産業上の利用可能性】
【０２４６】
本発明は、様々な厚さのゲート絶縁膜を有するＭＩＳトランジスタが搭載された半導体装置及びその製造方法に関し、本発明を各種電子機器に用いた場合にはチップ性能の向上と信頼性の向上とを高次元で両立させることができ、非常に有用である。
【図面の簡単な説明】
【０２４７】
【図１】図１（ａ）〜（ｆ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図２】図２（ａ）〜（ｇ）は、本発明の第１の実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図３】図３（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置のゲート長方向及びゲート幅方向のそれぞれの断面図である。
【図４】図４は、本発明の第３の実施形態に係る半導体装置の断面図である。
【図５】図５（ａ）〜（ｆ）は、本発明の第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図６】図６（ａ）〜（ｃ）は、本発明の第５の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図７】図７（ａ）〜（ｄ）は、本発明の第５の実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図８】図８（ａ）〜（ｄ）は、本発明の第５の実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図である。
【図９】図９（ａ）〜（ｄ）は、本発明の第６の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１０】図１０（ａ）〜（ｆ）は、本発明の第７の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１１】図１１（ａ）〜（ｄ）は、本発明の第７の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１２】図１２（ａ）〜（ｅ）は、本発明の第８の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１３】図１３（ａ）及び（ｂ）は、本発明の第８の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１４】図１４（ａ）〜（ｄ）は、従来の半導体装置の製造方法の各工程を示す断面図である。
【符号の説明】
【０２４８】
１    基板
１ａ、１ｂ、１ｃ    活性領域
２    素子分離領域
４    高誘電率ゲート絶縁膜
４Ａ    高誘電率絶縁膜
５    窒化膜
６    ゲート酸化膜
７    ゲート電極材料膜
７Ａ、７Ｂ、７Ｃ    ゲート電極
８Ａ、８Ｂ、８Ｃ    絶縁性サイドウォールスペーサ
９Ａ    エクステンション領域
９Ｂ    ＬＤＤ領域（第７の実施形態ではエクステンション領域）
９Ｃ    ＬＤＤ領域
１０Ａ、１０Ｂ、１０Ｃ    ソース・ドレイン領域
１１（１１Ａ、１１Ｂ）    保護膜
１２    シリサイド層
１２Ａ、１２Ｂ    ゲート上シリサイド層
１２ａ、１２ｂ    ソース・ドレイン上シリサイド層
１３    層間絶縁膜
１４    ＦＵＳＩゲート電極
１５    ゲート電極形成用溝
１６    メタルゲート電極
１６Ａ    金属膜
１７    保護膜
１８    ゲート酸化膜
２１    第１のゲート電極材料膜
２１Ａ    メタルゲート電極
２２    第２のゲート電極材料膜
２２Ａ、２２Ｂ  ポリシリコン電極
３１    第１のゲート電極材料膜
３１Ａ    メタルゲート電極
３２    第２のゲート電極材料膜
３２Ｂ    メタルゲート電極
３３    第３のゲート電極材料膜
３３Ａ、３３Ｂ、３３Ｃ  ポリシリコン電極
【図１】
2008066715.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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