(57)【要約】【課題】平面サイズの縮小化を図ることができる、接合型電界効果トランジスタおよびその製造方法を提供する。【解決手段】この接合型電界効果トランジスタ１では、半導体基板２上に、ｎ−型エピタキシャル層３が積層されている。ｎ−型エピタキシャル層３には、複数のゲート領域４が間隔を隔てて形成されるとともに、互いに隣り合うゲート領域４の間に、それらのゲート領域４と間隔を隔ててソース領域６が形成されている。互いに隣り合うゲート領域４の深部間の間隔は、それらの表層部間の間隔よりも狭く形成されている。ゲート領域４およびソース領域６には、それぞれゲート電極５およびソース電極７が接続されている。ドレイン電極８は、半導体基板２の裏面に接続されている。【選択図】図１
2008066619.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の表面上に積層された第１導電型の第１導電型エピタキシャル層と、
前記第１導電型エピタキシャル層に形成され、前記第１導電型エピタキシャル層の表面から前記半導体基板に向けて延びる複数の第２導電型のゲート領域と、
前記第１導電型エピタキシャル層の表層部において、互いに隣り合う前記ゲート領域の間に、それらのゲート領域と間隔を隔てて形成された第１導電型のソース領域と、
前記ゲート領域に接続されたゲート電極と、
前記ソース領域に接続されたソース電極と、
前記半導体基板の前記表面と反対側の裏面に接続されたドレイン電極とを備え、
互いに隣り合う前記ゲート領域間の間隔が、前記ゲート領域の深部で表層部よりも狭く形成されている、接合型電界効果トランジスタ。
【請求項２】
第１導電型の半導体基板の表面上に、第１導電型の第１導電型下エピタキシャル層を形成する第１導電型下エピタキシャル層形成工程と、
前記第１導電型下エピタキシャル層において互いに間隔を隔てた複数の第１領域に、第２導電型の不純物を選択的に注入する第１不純物注入工程と、
前記第１導電型下エピタキシャル層上に、第１導電型の第１導電型上エピタキシャル層を形成する第１導電型上エピタキシャル層形成工程と、
前記第１導電型上エピタキシャル層において前記第１領域とそれぞれ対向し、前記第１領域よりも幅が狭い第２領域に、第２導電型の不純物を選択的に注入する第２不純物注入工程と、
前記第１導電型下エピタキシャル層および前記第１導電型上エピタキシャル層に注入された不純物を熱処理により拡散させて、複数のゲート領域を形成するゲート領域形成工程と、
前記ゲート領域に接続されるゲート電極を形成するゲート電極形成工程と、
前記ゲート領域の間の前記第１導電型上エピタキシャル層と電気的に接続されるソース電極を形成するソース電極形成工程と、
前記半導体基板の前記表面と反対側の裏面に接続されるドレイン電極を形成する奴隷電極形成工程とを含む、接合型電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、接合型電界効果トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
電界効果トランジスタ（ＦＥＴ）の代表的なものとして、接合型電界効果トランジスタ（ＪＦＥＴ：Junction Field Effect Transistor）がよく知られている。
図３は、従来の接合型電界効果トランジスタの構成を模式的に示す断面図である。
この接合型電界効果トランジスタ１０１は、ｐ型基板１０２と、ｐ型基板１０２上に積層されたｐ型エピタキシャル層１０３と、ｐ型エピタキシャル層１０３上に積層されたｎ型エピタキシャル層１０４とを備えている。
【０００３】
ｎ型エピタキシャル層１０４には、平面視における周縁部の全周にわたって、ｐ＋型リング状領域１０５が形成されている。このｐ＋型リング状領域１０５は、ｎ型エピタキシャル層１０４の表面からｐ型基板１０２に向けて延び、その下端がｐ型エピタキシャル層１０３に達している。
また、ｎ型エピタキシャル層１０４の表層部には、ｎ＋型のソース領域１０６およびドレイン領域１０７が交互に並ぶストライプ状に形成されている。
【０００４】
さらに、各ソース領域１０６と各ドレイン領域１０７との間には、ｐ＋型のゲート領域１０８が形成されている。各ゲート領域１０８は、ソース領域１０６およびドレイン領域１０７と平行に延び、その両端部がｐ＋型リング状領域１０５に接続されている。
そして、各ソース領域１０６および各ドレイン領域１０７には、それぞれソース電極およびドレイン電極が接続されている。また、ｐ型基板１０２の裏面（ｐ型エピタキシャル層１０３が形成されている側と反対側の面）には、ゲート電極が接続されている。ｐ＋型リング状領域１０５がｐ型エピタキシャル層１０３に達し、そのｐ＋型リング状領域１０５に各ゲート領域１０８が接続されていることにより、ゲート電極は、各ゲート領域１０８と電気的に接続されている。
【０００５】
ドレイン電流は、ｎ型エピタキシャル層１０４を、ドレイン領域１０７からソース領域１０６に向けて、ゲート領域１０８の下方を迂回して（ゲート領域１０８とｐ型エピタキシャル層１０３との間を通って）流れる。この接合型電界効果トランジスタ１０１は、ノーマリオン型であり、ゲート領域１０８に負のゲート電圧を印加すると、ゲート領域１０８とｎ型エピタキシャル層１０４との境界から空乏層が拡がって、ドレイン電流が流れないオフ状態となる。
【特許文献１】特開昭６１−２０１４７５号公報
【特許文献２】特開昭５８−１３０５７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このように、従来の接合型電界効果トランジスタ１０１では、ソース領域１０６、ドレイン領域１０７およびソース領域１０６が横並びに設けられ、ドレイン領域１０７からソース領域１０６に向けて横方向にドレイン電流が流れる構造になっている。そのため、接合型電界効果トランジスタ１０１は、平面サイズが大きく、チップ面積の大型化の原因の１つとなっている。
【０００７】
そこで、本発明の目的は、平面サイズの縮小化を図ることができる、接合型電界効果トランジスタおよびその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
前記の目的を達成するための請求項１記載の発明は、第１導電型の半導体基板と、前記半導体基板の表面上に積層された第１導電型の第１導電型エピタキシャル層と、前記第１導電型エピタキシャル層に形成され、前記第１導電型エピタキシャル層の表面から前記半導体基板に向けて延びる複数の第２導電型のゲート領域と、前記第１導電型エピタキシャル層の表層部において、互いに隣り合う前記ゲート領域の間に、それらのゲート領域と間隔を隔てて形成された第１導電型のソース領域と、前記ゲート領域に接続されたゲート電極と、前記ソース領域に接続されたソース電極と、前記半導体基板の前記表面と反対側の裏面に接続されたドレイン電極とを備え、互いに隣り合う前記ゲート領域間の間隔が、前記ゲート領域の深部で表層部よりも狭く形成されている、接合型電界効果トランジスタである。
【０００９】
すなわち、この接合型電界効果トランジスタでは、半導体基板上に、第１導電型エピタキシャル層が積層されている。第１導電型エピタキシャル層には、複数のゲート領域が間隔を隔てて形成されるとともに、互いに隣り合うゲート領域の間に、それらのゲート領域と間隔を隔ててソース領域が形成されている。互いに隣り合うゲート領域の深部間の間隔は、それらの表層部間の間隔よりも狭く形成されている。ゲート領域およびソース領域には、それぞれゲート電極およびソース電極が接続されている。そして、ドレイン電極は、半導体基板の裏面に接続されている。
【００１０】
この構成では、第１導電型エピタキシャル層にゲート領域およびソース領域が横並びに設けられ、半導体基板がドレイン領域となっているので、ソース領域、ドレイン領域およびソース領域が横並びに設けられた構造の接合型電界効果トランジスタ（図３参照）と比較して、その平面サイズを縮小することができる。
また、ドレイン電流は、半導体基板の裏面からソース領域に向けて、互いに隣り合うゲート領域の間を通って流れる。互いに隣り合うゲート領域の深部間の間隔が、それらの表層部間の間隔よりも狭く形成されているので、比較的低いゲート電圧で、各ゲート領域から拡がる空乏層がつながる。よって、それらのゲート領域間にソース領域を形成するスペースを確保することができながら、低ゲート電圧での駆動（オフ動作）を実現することができる。
【００１１】
この接合型電界効果トランジスタは、請求項２に記載された製造方法により製造することができる。すなわち、第１導電型の半導体基板の表面上に、第１導電型の第１導電型下エピタキシャル層を形成する第１導電型下エピタキシャル層形成工程と、前記第１導電型下エピタキシャル層において互いに間隔を隔てた複数の第１領域に、第２導電型の不純物を選択的に注入する第１不純物注入工程と、前記第１導電型下エピタキシャル層上に、第１導電型の第１導電型上エピタキシャル層を形成する第１導電型上エピタキシャル層形成工程と、前記第１導電型上エピタキシャル層において前記第１領域とそれぞれ対向し、前記第１領域よりも幅が狭い第２領域に、第２導電型の不純物を選択的に注入する第２不純物注入工程と、前記第１導電型下エピタキシャル層および前記第１導電型上エピタキシャル層に注入された不純物を熱処理により拡散させて、複数のゲート領域を形成するゲート領域形成工程と、前記ゲート領域に接続されるゲート電極を形成するゲート電極形成工程と、前記ゲート領域の間の前記第１導電型上エピタキシャル層と電気的に接続されるソース電極を形成するソース電極形成工程と、前記半導体基板の前記表面と反対側の裏面に接続されるドレイン電極を形成する奴隷電極形成工程とを含む、接合型電界効果トランジスタの製造方法により、請求項１に記載された接合型電界効果トランジスタを製造することができる。
【発明を実施するための最良の形態】
【００１２】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る接合型電界効果トランジスタの構成を模式的に示す断面図である。
この接合型電界効果トランジスタ１は、ｎ＋型の半導体基板２を備えている。
半導体基板２の表面上には、第１導電型エピタキシャル層としてのｎ−型エピタキシャル層３が積層されている。このｎ−型エピタキシャル層３は、半導体基板２側から、第１導電型下エピタキシャル層としてのｎ−型下エピタキシャル層３Ａ、第１導電型上エピタキシャル層としてのｎ−型中エピタキシャル層３Ｂ、およびｎ−型上エピタキシャル層３Ｃをこの順に積層した、３層構造を有している。
【００１３】
ｎ−型エピタキシャル層３には、複数のｐ−型のゲート領域４が、互いに間隔を隔てたストライプ状に形成されている。各ゲート領域４は、ｎ−型上エピタキシャル層３Ｃおよびｎ−型中エピタキシャル層３Ｂを上下に貫通し、その最深部がｎ−型下エピタキシャル層３Ａに達している。また、各ゲート領域４は、その深部における幅が、表層部における幅よりも広く形成されている。これにより、互いに隣り合うゲート領域４の深部間の間隔は、それらの表層部間の間隔よりも狭くなっている。各ゲート領域４には、ゲート電極５が接続されている。
【００１４】
また、ｎ−型エピタキシャル層３（ｎ−型上エピタキシャル層３Ｃ）の表層部には、互いに隣り合うゲート領域４の間に、ｎ＋型のソース領域６が形成されている。各ソース領域６は、その両側のゲート領域４との間に間隔を隔てて、それらのゲート領域４と平行に延びている。各ソース領域６には、ソース電極７が接続されている。
そして、半導体基板２の裏面（ｎ−型エピタキシャル層３が形成されている側と反対側の面）には、ドレイン電極８が接続されている。
【００１５】
図２Ａ〜Ｇは、接合型電界効果トランジスタ１の製造工程を順に示す模式的な断面図である。
接合型電界効果トランジスタ１の製造工程では、まず、図２Ａに示すように、半導体基板２の表面上に、エピタキシャル成長法により、ｎ−型下エピタキシャル層３Ａが形成される。
【００１６】
次に、図２Ｂに示すように、ｎ−型下エピタキシャル層３Ａの表面から、ゲート領域４を形成すべき領域２１に、ｐ型不純物（たとえば、ボロン）が選択的に（ストライプ状に）注入される。なお、図２Ｂ〜Ｆでは、ｐ型不純物が「×」で図解的に示されている。
その後、図２Ｃに示すように、ｎ−型下エピタキシャル層３Ａ上に、エピタキシャル成長法により、ｎ−型中エピタキシャル層３Ｂが形成される。
【００１７】
次いで、図２Ｄに示すように、ｎ−型中エピタキシャル層３Ｂの表面から、ゲート領域４を形成すべき領域（ｎ−型下エピタキシャル層３Ａにおけるｎ型不純物の注入領域２１と対向する領域）２２に、ｐ型不純物が選択的に注入される。このとき、ｎ−型中エピタキシャル層３Ｂにおけるｐ型不純物の注入領域２２の幅は、ｎ−型下エピタキシャル層３Ａにおけるｎ型不純物の注入領域２１の幅よりも狭くされている。
【００１８】
その後、図２Ｅに示すように、ｎ−型中エピタキシャル層３Ｂ上に、エピタキシャル成長法により、ｎ−型上エピタキシャル層３Ｃが形成される。
つづいて、図２Ｆに示すように、ｎ−型上エピタキシャル層３Ｃの表面から、ゲート領域４を形成すべき領域（注入領域２２と対向する領域）２３に、ｐ型不純物が選択的に注入される。このとき、ｎ−型上エピタキシャル層３Ｃにおけるｎ型不純物の注入領域２３の幅は、ｎ−型中エピタキシャル層３Ｂにおけるｐ型不純物の注入領域２２の幅と同じであり、ｎ−型下エピタキシャル層３Ａにおけるｐ型不純物の注入領域２１の幅よりも狭くされる。
【００１９】
この後、ｎ−型上エピタキシャル層３Ｃの表面から、ソース領域６を形成すべき領域に、ｎ型不純物（たとえば、ヒ素）が選択的に（ストライプ状に）注入される。そして、各注入領域２１，２２，２３に注入されたｐ型不純物、およびｎ−型上エピタキシャル層３Ｃに注入されたｎ型不純物を拡散および活性化させるための熱拡散処理が行われることにより、図２Ｇに示すように、ゲート領域４およびソース領域６が得られる。
【００２０】
そして、ゲート領域４に接続されるゲート電極５、ソース領域６に接続されるソース電極７、および半導体基板２の裏面に接続されるドレイン電極８がそれぞれ形成されると、図１に示す構造の接合型電界効果トランジスタ１が得られる。
以上のように、この接合型電界効果トランジスタ１では、半導体基板２上に、ｎ−型エピタキシャル層３が積層されている。ｎ−型エピタキシャル層３には、複数のゲート領域４が間隔を隔てて形成されるとともに、互いに隣り合うゲート領域４の間に、それらのゲート領域４と間隔を隔ててソース領域６が形成されている。互いに隣り合うゲート領域４の深部間の間隔は、それらの表層部間の間隔よりも狭く形成されている。ゲート領域４およびソース領域６には、それぞれゲート電極５およびソース電極７が接続されている。そして、ドレイン電極８は、半導体基板２の裏面に接続されている。
【００２１】
この構成では、ｎ−型エピタキシャル層３にゲート領域４およびソース領域６が横並びに設けられ、半導体基板２がドレイン領域となっているので、ソース領域、ドレイン領域およびソース領域が横並びに設けられた構造の接合型電界効果トランジスタ（図３参照）と比較して、その平面サイズを縮小することができる。
また、ドレイン電流は、半導体基板２の裏面からソース領域６に向けて、互いに隣り合うゲート領域４の間を通って流れる。互いに隣り合うゲート領域４の深部間の間隔が、それらの表層部間の間隔よりも狭く形成されているので、比較的低いゲート電圧で、各ゲート領域４から拡がる空乏層がつながる。よって、それらのゲート領域４間にソース領域６を形成するスペースを確保することができながら、低ゲート電圧での駆動（オフ動作）を実現することができる。
【００２２】
さらにまた、この接合型電界効果トランジスタ１の製造工程では、ｎ−型下エピタキシャル層３Ａ、ｎ−型中エピタキシャル層３Ｂおよびｎ−型上エピタキシャル層３Ｃを連続して形成した後に、ｎ−型上エピタキシャル層３Ｃの表面からゲート領域４を形成するためのｐ型不純物の注入が行われるのではなく、それらの各層が形成されるごとに、ｐ型不純物の注入が行われる。これにより、ゲート領域４の深さ方向の各部での幅を精密に制御することができる。そのため、互いに隣り合うゲート領域４の深部間の間隔を設計通りに形成することができる。その結果、接合型電界効果トランジスタ１の駆動電圧（オフ動作のためのゲート電圧）の値を設計通りの値にすることができる。
【００２３】
以上、本発明の実施形態を説明したが、本発明は、他の実施形態で実施することもできる。たとえば、接合型電界効果トランジスタ１の構成において、ｎ−型上エピタキシャル層３Ｃが省略されて、ｎ−型中エピタキシャル層３Ｂがｎ−型エピタキシャル層３の最表層とされてもよいし、ｎ−型上エピタキシャル層３Ｃ上にさらにｎ−型エピタキシャル層が積層されて、ｎ−型エピタキシャル層３が４層以上の多層構造とされてもよい。
【００２４】
また、前述の各実施形態の場合と各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、前述の各実施形態におけるｐ型の部分がｎ型であり、ｎ型の部分がｐ型である構成が採用されてもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００２５】
【図１】本発明の一実施形態に係る接合型電界効果トランジスタの構成を模式的に示す断面図である。
【図２Ａ】図１に示す接合型電界効果トランジスタの製造工程を説明するための模式的な断面図である。
【図２Ｂ】図２Ａの次の工程を示す断面図である。
【図２Ｃ】図２Ｂの次の工程を示す断面図である。
【図２Ｄ】図２Ｃの次の工程を示す断面図である。
【図２Ｅ】図２Ｄの次の工程を示す断面図である。
【図２Ｆ】図２Ｅの次の工程を示す断面図である。
【図２Ｇ】図２Ｆの次の工程を示す断面図である。
【図３】従来の接合型電界効果トランジスタの構成を模式的に示す断面図である。
【符号の説明】
【００２６】
１    接合型電界効果トランジスタ
２    半導体基板
３    ｎ−型エピタキシャル層
３Ａ  ｎ−型下エピタキシャル層
３Ｂ  ｎ−型中エピタキシャル層
４    ゲート領域
５    ゲート電極
６    ソース領域
７    ソース電極
８    ドレイン電極
２１  注入領域
２２  注入領域
【図１】
2008066619.tif 000003
【図２Ａ】
2008066619.tif 000004
【図２Ｂ】
2008066619.tif 000005
【図２Ｃ】
2008066619.tif 000006
【図２Ｄ】
2008066619.tif 000007
【図２Ｅ】
2008066619.tif 000008
【図２Ｆ】
2008066619.tif 000009
【図２Ｇ】
2008066619.tif 000010
【図３】
2008066619.tif 000011