(57)【要約】【課題】オフ状態の耐圧を向上させるとともに、電流能力の低下を抑える高耐圧ＭＯＳ半導体装置を提供する。【解決手段】半導体層３に形成される第１導電型のウェル領域４と、ウェル領域４に選択的に形成される第２導電型の高濃度のソース領域６と、半導体層３にウェル領域４と離間して形成される第２導電型の高濃度のドレイン領域５と、ドレイン領域５を含む領域に形成される第２導電型の中濃度ディープウェル領域１１と、半導体層３内にウェル領域４端からドレイン領域５側に形成され埋め込み絶縁膜２まで到達しない第２導電型の低濃度ドリフト領域１０と、ソース領域６端から低濃度ドリフト領域１０端の間にはゲート絶縁膜８を介したゲート電極９を備えるＭＯＳトランジスタにおいて、ディープウェル領域１１の表面濃度が、低濃度ドリフト領域１０の表面濃度以下にする。【選択図】図１
2008004783.tif 000002
【特許請求の範囲】
【請求項１】
支持基板上に埋め込み絶縁膜を介して形成された半導体層を有するＳＯＩ基板に形成された高耐圧半導体装置であって、
前記半導体層に形成された第１導電型のウェル領域と、
前記ウェル領域に選択的に形成された第２導電型の高濃度のソース領域と、
前記半導体層に前記ウェル領域と離間して形成された第２導電型の高濃度のドレイン領域と、
前記半導体層に前記ウェル領域端から前記ドレイン領域側に形成され、前記埋め込み絶縁膜まで到達しない第２導電型の低濃度ドリフト領域と、
前記ドレイン領域を含む所定領域に形成される第２導電型の中濃度ディープウェル領域と、
前記ソース領域端から前記低濃度ドリフト領域端の間にゲート絶縁膜を介して形成されたゲート電極とを備え、
前記中濃度ディープウェル領域の表面濃度は、前記低濃度ドリフト領域の表面濃度以下にしたことを特徴とする高耐圧半導体装置。
【請求項２】
前記ウェル領域の前記ソース領域とは別の領域に形成された第１導電型のボディコンタクト領域を備えている請求項１記載の高耐圧半導体装置。
【請求項３】
前記半導体層が第１導電型である請求項１または２記載の高耐圧半導体装置。
【請求項４】
前記中濃度ディープウェル領域の前記半導体層との接合を、前記低濃度ドリフト領域と前記半導体層との接合より深くする請求項１，２または３記載の高耐圧半導体装置。
【請求項５】
請求項１記載の高耐圧半導体装置の製造方法であって、前記中濃度ディープウェル領域と前記低濃度ドリフト領域を、それぞれ不純物イオンを注入して形成する工程を含み、前記中濃度ディープウェル領域の注入エネルギーを前記低濃度ドリフト領域の注入エネルギーより高く設定することを特徴とする高耐圧半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ基板上に形成された高耐圧半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置の素子間分離としては、以前からＰＮ接合を利用した接合分離技術が多く使用されてきた。しかし、近年では、埋め込み絶縁膜を有するＳＯＩ（silicon on insulator）基板に、ＳＯＩ基板表面から埋め込み絶縁膜まで届くトレンチを形成し、トレンチ内部に絶縁膜を形成する誘電体分離が用いられるようになってきている。特に一般的に分離を深く形成する必要のある高耐圧パワー分野の半導体装置においては、ＰＮ接合分離を用いると分離領域の面積が大きくなってしまう欠点があったが、ＳＯＩ−トレンチ分離を用いることで分離領域の面積縮小が可能となり、チップの小型化を図ることができるという利点がある。
【０００３】
上記のことから、ＳＯＩ基板上に形成する高耐圧パワー素子が注目されている。一般的に高耐圧パワー素子の性能は、その耐圧（降伏耐圧）とオン抵抗で示されるが、これらはトレードオフの関係にあり、高い耐圧と低オン抵抗の両方をいかにして実現するかという点に着目して、長年、開発が行われている。特に近年は、ＳＯＩ基板を用いた高耐圧パワー半導体製品も量産化され、ＳＯＩ基板上に形成した高耐圧かつ低オン抵抗の高耐圧パワー素子について、その開発が活発になってきている。
【０００４】
従来の高耐圧ＮＭＯＳトランジスタの一例としては、図２に示すものが知られている（例えば、特許文献１参照）。なお、寸法については実際と異なることに留意されたい。
【０００５】
図２（ａ）に示すように、支持基板１上に埋め込み絶縁膜２を介して低濃度Ｐ型半導体層３が張り合わせされている。Ｐ型半導体層３内には、Ｐ型ウェル領域４、Ｎ型ドリフト領域１０が間隔をおいて拡散されている。更に、Ｎ＋型ソース領域６、Ｐ＋型コンタクト拡散領域７がＰウェル領域４内表面に拡散されて、また、Ｎ＋型ドレイン領域５が、Ｎ型ドリフト領域１０内表面に拡散されている。Ｎ＋型ドレイン領域５を含む領域に、それよりも深く拡散したＮ型ディープウェル中濃度拡散層１１が拡散されている。ここで、Ｎ型ディープウェル中濃度拡散層１１の不純物濃度は、Ｎ＋型ドレイン領域５とＮ型ドリフト領域１０の各不純物濃度の中間レベルに設定される。また、Ｎ型ドリフト領域１０の濃度は３.７×１０１６［ｃｍ−３］前後、Ｎ＋型ドレイン領域５は濃度が１×１０１９［ｃｍ−３］以上に設定され、Ｎ型ディープウェル中濃度拡散層１１の表面濃度は１.５×１０１７［ｃｍ−３］前後であり、Ｎ型ドリフト領域１０の不純物濃度より高く設定されている。
【０００６】
Ｎ型ドリフト領域１０表面には、フィールド酸化膜１４が形成されている。Ｎ＋型ソース領域６端からＮ型ドリフト領域１０端までの間は、ゲート絶縁膜８を介してＮ＋型Ｐｏｌｙ−Ｓｉ膜のゲート電極９が形成されている。Ｎ＋型ソース領域６、Ｐ＋型コンタクト拡散領域７上には、ソース電極１２が形成され、一方、Ｎ＋型ドレイン領域５上には、ドレイン電極１３が形成されている。
【０００７】
このような高耐圧ＮＭＯＳトランジスタにおいて、オフ時の耐圧を測定する時のバイアス状態として、ソース電極、ゲート電極、基板電極はＧＮＤに設定され、ドレイン電極にプラス電位を印加する。そのようにドレイン−ソース間に逆バイアスが印加されると、Ｐ型ウェル領域４とその下のＰ型半導体層３が空乏化し、ドレイン−ソース間に加わった電圧は、この空乏層で支えられている。そして、ドレイン−ソース間に印加する電圧を上昇させた場合、空乏層内に形成される電界が臨界電界に達すると、なだれ降伏が生じて、急にドレイン−ソース間に電流が流れ始めるようになり、この時の印加電圧値がトランジスタの耐圧値となる。
【特許文献１】特開平１１−２５１５９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図２（ｂ）に従来例における、Ｎ＋型ドレイン領域５とＮ型ディープウェル中濃度拡散層１１とＮ型ドリフト領域１０の表面からの深さと不純物濃度の関係を示す。従来のディープウェル中濃度拡散層を挿入する構造は、ディープウェル中濃度拡散層１１の表面濃度がＮ型ドリフト領域１０の不純物濃度より高く設定されている。これはオン状態のバイポーラ動作を抑制させ、サステイン耐圧を高めるためである。それにより、表面付近の空乏層の広がりが抑制されるため、オフ耐圧の向上が困難である課題を有する。
【０００９】
これは、Ｎ型ディープウェル中濃度拡散層１１の表面付近の濃度が高い場合、オフ状態でドレイン−ソース間に印加する電圧を上昇させると表面付近の空乏層は伸びにくいため電位分布の傾きが急となり電界強度が強くなる。そのような電界強度の強い領域に空乏領域が到達すると、インパクト・イオン化が起こりアバランシェ降伏する。
【００１０】
従って、表面付近の濃度が高いＮ型ディープウェル中濃度拡散層を挿入することでオフ耐圧の向上が困難となる課題があった。
【００１１】
したがって、本発明の目的は、ディープウェル拡散層を挿入した構造において、オフ耐圧をさらに向上できる高耐圧半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、第１の発明の高耐圧半導体装置は、支持基板上に埋め込み絶縁膜を介して形成された半導体層を有するＳＯＩ基板に形成された高耐圧半導体装置であって、半導体層に形成された第１導電型のウェル領域と、ウェル領域に選択的に形成された第２導電型の高濃度のソース領域と、半導体層にウェル領域と離間して形成された第２導電型の高濃度のドレイン領域と、半導体層にウェル領域端からドレイン領域側に形成され、埋め込み絶縁膜まで到達しない第２導電型の低濃度ドリフト領域と、ドレイン領域を含む所定領域に形成される第２導電型の中濃度ディープウェル領域と、ソース領域端から低濃度ドリフト領域端の間にゲート絶縁膜を介して形成されたゲート電極とを備え、中濃度ディープウェル領域の表面濃度は、低濃度ドリフト領域の表面濃度以下にしたことを特徴とする。
【００１３】
第２の発明の高耐圧半導体装置は、第１の発明の高耐圧半導体装置において、ウェル領域のソース領域とは別の領域に形成された第１導電型のボディコンタクト領域を備えている。
【００１４】
第３の発明の高耐圧半導体装置は、第１または第２の発明の高耐圧半導体装置において、半導体層が第１導電型である。
【００１５】
第４の発明の高耐圧半導体装置は、第１，２または３の発明の高耐圧半導体装置において、中濃度ディープウェル領域の半導体層との接合を、低濃度ドリフト領域と半導体層との接合より深くする。
【００１６】
第５の発明の高耐圧半導体装置の製造方法は、第１の発明の高耐圧半導体装置の製造方法であって、中濃度ディープウェル領域と低濃度ドリフト領域を、それぞれ不純物イオンを注入して形成する工程を含み、中濃度ディープウェル領域の注入エネルギーを低濃度ドリフト領域の注入エネルギーより高く設定することを特徴とする。
【発明の効果】
【００１７】
本発明の高耐圧半導体装置によれば、中濃度ディープウェル領域の表面濃度は、低濃度ドリフト領域の表面濃度以下にしたので、ドレイン−ソース間に高電圧が印加されると、ウェル領域側、表面側、埋め込み絶縁膜側から低濃度ドリフト領域に空乏領域が拡がって、降伏前には完全に空乏化される。そして、ディープウェル中濃度拡散層の表面近傍の濃度が従来構造より低く設定されているため、表面付近の空乏領域の広がりが従来構造より促進されることで電位分布の傾きを緩やかにでき、電界強度を低減させオフ状態の耐圧を向上することができる。
【００１８】
また、電流能力については、ドレイン領域のトータルドーズ量は従来と変わっておらず、キャリアの流れは確保されていると考えられるため、表面近傍の濃度を小さくしたことによる低下は抑制される。
【００１９】
従って、本発明は、オフ耐圧を向上できて、かつ、電流能力の低下を抑えることができる優れた高耐圧半導体装置を実現することができる。
【００２０】
また、本発明において、ウェル領域のソース領域とは別の領域に形成された第１導電型のボディコンタクト領域を備えていることが好ましい。
【００２１】
また、本発明において、半導体層が第１導電型であることが好ましい。
【００２２】
また、本発明において、中濃度ディープウェル領域の半導体層との接合を、低濃度ドリフト領域と半導体層との接合より深くすることが好ましい。
【００２３】
本発明の高耐圧半導体装置の製造方法によれば、中濃度ディープウェル領域と低濃度ドリフト領域を、それぞれ不純物イオンを注入して形成する工程を含み、中濃度ディープウェル領域の注入エネルギーを低濃度ドリフト領域の注入エネルギーより高く設定するので、中濃度ディープウェル領域の表面濃度を、低濃度ドリフト領域の表面濃度以下にすることができる。これにより、上記本発明の高耐圧半導体装置と同様の効果が得られる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施形態に係る高耐圧半導体装置について、図面を参照しながら説明する。
【００２５】
図１（ａ）は、本発明の実施形態の高耐圧ＮＭＯＳトランジスタの断面概略図を示す。
【００２６】
図１（ａ）に示すように、支持基板１上に埋め込み絶縁膜２を介して形成された半導体層３を有するＳＯＩ基板に形成された高耐圧半導体装置であって、半導体層３に形成された第１導電型のウェル領域４と、ウェル領域４に選択的に形成された第１導電型のボディコンタクト領域７と、ウェル領域４に選択的に形成された第２導電型のソース領域６と、半導体層３にウェル領域４と離間して形成された第２導電型の高濃度のドレイン領域５と、半導体層３にウェル領域４端からドレイン領域５側に形成され、埋め込み絶縁膜２まで到達しない第２導電型の低濃度ドリフト領域１０と、ドレイン領域５を含む所定領域に形成される第２導電型の中濃度ディープウェル領域１１と、ソース領域６端から低濃度ドリフト領域１０端の間にゲート絶縁膜８を介して形成されたゲート電極９とを備えたＭＯＳトランジスタが構成されている。この構成において、Ｎ型ディープウェル中濃度拡散層１１の表面濃度は、Ｎ型ドリフト領域１０の表面濃度以下にしている。
【００２７】
この場合、支持基板１上に埋め込み絶縁膜２を介して膜厚３.５μｍの低濃度Ｐ型半導体層３が張り合わせされている。Ｐ型半導体層３内には、Ｐ型ウェル領域４、Ｎ型ドリフト領域１０が間隔をおいて形成される。また、Ｐ型ウェル領域４表面にＮ＋型ソース領域６、Ｐ＋型コンタクト拡散領域７が形成され、Ｎ型ドリフト１０領域内にＮ＋型ドレイン領域５が形成される。さらに、Ｎ＋型ドレイン領域５を含む領域にＮ型ディープウェル中濃度拡散層１１が形成される。ここで、Ｎ型ディープウェル中濃度拡散層１１の不純物濃度は、Ｎ＋型ドレイン領域５とＮ型ドリフト領域１０の各不純物濃度の中間レベルに設定され、注入エネルギーはＮ型ドリフト領域１０より高く設定される。また、Ｎ型ドリフト領域１０の濃度は４×１０１７［ｃｍ−３］で埋め込み絶縁膜２までは到達していない。一方、Ｎ＋型ドレイン領域５は表面濃度１×１０２０［ｃｍ−３］で拡散深さ０.１μｍ程度である。
【００２８】
Ｎ型ドリフト領域１０表面には、膜厚０.５μｍのフィールド酸化膜１４が形成されている。Ｎ＋型ソース領域６端からＮ型ドリフト領域１０端までの間は、ゲート絶縁膜８を介してＮ＋型Ｐｏｌｙ−Ｓｉ膜のゲート電極９が形成されている。Ｎ＋型ソース領域６、Ｐ＋型コンタクト拡散領域７上には、ソース電極１２が形成され、一方、Ｎ＋型ドレイン領域５上には、ドレイン電極１３が形成されている。
【００２９】
図１（ｂ）は、本発明の実施形態における、Ｎ＋型ドレイン領域５とＮ型ディープウェル中濃度拡散層１１とＮ型ドリフト領域１０の表面からの深さと不純物濃度の関係を示す。
【００３０】
この構造において、Ｎ型ディープウェル中濃度拡散層１１とＮ型ドリフト領域１０を、それぞれ不純物イオンを注入して形成する際、Ｎ型ディープウェル中濃度拡散層１１の注入エネルギーをＮ型ドリフト領域１０の注入エネルギーより高く設定する。つまり、Ｎ型ディープウェル中濃度拡散層１１の不純物濃度ピークをＮ型ドリフト領域１０の濃度ピークより深く設定し、ＳＯＩ基板表面に向かって濃度が小さくなるようにさせることで、Ｎ型ディープウェル中濃度拡散層１１の表面濃度がＮ型ドリフト領域１０の表面濃度以下に設定することを特徴とする。
【００３１】
図２（ｂ）に示す従来構造との違いは、Ｎ型ディープウェル中濃度拡散層１１の表面濃度について、従来構造はＮ型ドリフト領域１０より濃い設定であるが、本発明の実施形態は同程度以下の設定であることである。つまり従来構造よりＮ型ディープウェル中濃度拡散層１１の表面濃度が薄くなっている。
【００３２】
図３は、従来例（ａ）と本発明の実施形態（ｂ）の電界強度分布図を示す。図１，２の各断面図に記したＸ−Ｘ’位置の電界強度分布を示している。本発明の実施形態では、ドレインに高耐圧が印加されると、電位分布が密となっている表面近傍の濃度が薄くなっていることにより、表面近傍の空乏層の伸びは促進される。このため、ディープウェル領域端での電位分布の傾きは小さくなり、表面近傍の電界を低減でき、オフ状態の耐圧を向上できる。
【００３３】
また、本発明の実施形態の電流能力については、従来例と比べて表面近傍の濃度を小さくしたことによる低下は抑制される。これはドレイン領域のトータルドーズ量は従来と変わっておらず、キャリアの流れは確保されているためと考えられる。さらに、オン状態での耐圧特性は従来例と差はなく問題ない。
【００３４】
以上のように、本発明の実施形態は、オフ耐圧を向上できて、かつ、電流能力の低下を抑えることができる優れた高耐圧半導体装置である。
【００３５】
また、本発明の実施形態では、横型ＮＭＯＳトランジスタの事例を示したが、これに限定されるわけではなく、ドレイン拡散層の導電型を逆にして横型ＰＭＯＳトランジスタ、あるいは横型ＩＧＢＴなどにも用いても特に構わない。
【産業上の利用可能性】
【００３６】
本発明にかかる高耐圧半導体装置およびその製造方法は、オフ耐圧を向上できて、かつ、電流能力の低下を抑えることができ、ＳＯＩ基板を用いた高耐圧半導体装置等に有用である。
【図面の簡単な説明】
【００３７】
【図１】（ａ）は本発明の実施形態である高耐圧ＮＭＯＳトランジスタの断面概略図、（ｂ）は本発明の濃度プロファイルの概略図である。
【図２】（ａ）は従来例の高耐圧ＮＭＯＳトランジスタの断面概略図、（ｂ）は従来の高耐圧ＮＭＯＳの濃度プロファイルの概略図である。
【図３】従来例（ａ）と本発明の実施形態（ｂ）の電界強度分布図である。
【符号の説明】
【００３８】
１  支持基板
２  埋め込み絶縁層
３  Ｐ型半導体層
４  Ｐウェル領域
５  Ｎ＋型ドレイン領域
６  Ｎ＋型ソース領域
７  Ｐ＋型コンタクト拡散領域
８  ゲート絶縁膜
９  ゲート電極
１０  Ｎ型ドリフト領域
１１  Ｎ型ディープウェル中濃度拡散層
１２  ソース電極
１３  ドレイン電極
１４  フィールド酸化膜
【図１】
2008004783.tif 000003
【図２】
2008004783.tif 000004
【図３】
2008004783.tif 000005