(57)【要約】【課題】フレーム反転や行反転に伴う消費電力を低く抑えたまま、更なる高画質化を実現可能な表示装置を提供する。【解決手段】本発明による表示装置では信号生成回路が各画素に対する維持信号の電圧を、同じ画素に対するデータ電圧の印加が終了した直後から所定時間が経過するまでに変える。データ電圧が正極性である場合、維持信号の電圧は低レベルから高レベルに変わり、負極性である場合はその逆である。ゲート駆動部がゲート線を両方向に走査する場合、信号生成回路はゲート駆動部の走査方向に応じた順序で維持信号の電圧を変える。信号生成回路は各画素に対する維持信号の電圧を、同じ画素に対するゲート信号に応じて変える。または、そのゲート信号の立ち上がりから１水平周期、もしくはその約２倍に等しい時間の経過時に立ち上がる別のゲート信号に応じて変える。【選択図】図４
2008107831.tif 000002
【特許請求の範囲】
【請求項１】
ゲート信号を伝達する複数のゲート線、
データ電圧を伝達する複数のデータ線、
維持信号を伝達する複数の維持電極線、
マトリクス状に配列されている複数の画素、
ゲート信号を生成し、前記ゲート信号で前記複数のゲート線を両方向に走査するゲート駆動部、及び、
ゲート信号に応じて維持信号を生成し、前記ゲート駆動部の走査方向に応じた順序で維持信号の電圧を変える複数の信号生成回路、
を有する表示装置であり、
前記複数の画素のそれぞれは、
いずれかのゲート線及びデータ線に接続されているスイッチング素子、
一端が前記スイッチング素子に接続され、他端が外部から共通電圧を受ける液晶キャパシタ、及び、
前記スイッチング素子といずれかの維持電極線との間に接続されているストレージキャパシタ、
を有し、
前記複数の信号生成回路はそれぞれ、各画素のストレージキャパシタに接続された維持電極線に対して印加されている維持信号の電圧を、同じ画素の液晶キャパシタ及びストレージキャパシタに対するデータ電圧の印加が終了した直後から所定時間が経過するまでに変える、
表示装置。
【請求項２】
前記複数の信号生成回路はそれぞれ、各画素の液晶キャパシタに対して正極性のデータ電圧が印加される場合、同じ画素のストレージキャパシタに接続された維持電極線に対して印加されている維持信号の電圧を低レベルから高レベルに変え、負極性のデータ電圧が印加される場合、同じ維持信号の電圧を高レベルから低レベルに変える、請求項１に記載の表示装置。
【請求項３】
前記複数の信号生成回路は、同一の維持電極線に対して印加される維持信号の電圧の極性をフレームごとに反転させる、請求項２に記載の表示装置。
【請求項４】
前記共通電圧は一定に維持されている、請求項３に記載の表示装置。
【請求項５】
前記複数の画素は、
第１ゲート信号を受ける第１画素、
前記第１画素に隣接し、第２ゲート信号を受ける第２画素、及び、
前記第２画素に隣接し、第３ゲート信号を受ける第３画素、
を有し、
前記複数の信号生成回路は、
前記第１画素に接続された維持電極線に対して第１維持信号を印加する第１信号生成回路、
前記第２画素に接続された維持電極線に対して第２維持信号を印加する第２信号生成回路、及び、
前記第３画素に接続された維持電極線に対して第３維持信号を印加する第３信号生成回路、
を有し、
前記第２信号生成回路は前記第１ゲート信号または前記第３ゲート信号に応じて前記第２維持信号を生成する、
請求項１に記載の表示装置。
【請求項６】
前記複数の信号生成回路はそれぞれ、各画素に接続されたゲート線に対して印加されるゲート信号に応じて維持信号を、同じ画素に接続された維持電極線に対して印加する、請求項１に記載の表示装置。
【請求項７】
前記複数の画素は、
第１ゲート信号を受ける第１画素、
前記第１画素から別の画素を一つ隔てて配置され、第２ゲート信号を受ける第２画素、及び、
前記第２画素から別の画素を一つ隔てて配置され、第３ゲート信号を受ける第３画素、
を有し、
前記複数の信号生成回路は、
前記第１画素に接続された維持電極線に対して第１維持信号を印加する第１信号生成回路、
前記第２画素に接続された維持電極線に対して第２維持信号を印加する第２信号生成回路、及び、
前記第３画素に接続された維持電極線に対して第３維持信号を印加する第３信号生成回路、
を有し、
前記第２信号生成回路は前記第１ゲート信号または前記第３ゲート信号に応じて前記第１維持信号を生成する、
請求項１に記載の表示装置。
【請求項８】
前記複数の信号生成回路はそれぞれ、
いずれかのゲート信号に応じて駆動制御信号を出力する信号入力部、
外部から第１制御信号を入力し、前記駆動制御信号に応じて前記第１制御信号を維持信号として出力する維持信号印加部、
外部から第２制御信号と第３制御信号とを入力し、前記第２制御信号、前記第３制御信号、及び前記駆動制御信号に応じて動作状態を変える制御部、及び、
前記維持信号印加部から出力される維持信号を前記制御部の動作状態に応じて所定時間維持する信号維持部、
を有する、請求項１に記載の表示装置。
【請求項９】
前記信号入力部は、前記ゲート駆動部の走査方向に応じて状態が変わる第１方向信号及び第２方向信号を外部から更に受ける、請求項８に記載の表示装置。
【請求項１０】
第１方向信号及び第２方向信号は互いに他の反転信号である、請求項９に記載の表示装置。
【請求項１１】
前記信号入力部は第１ゲート信号及び第２ゲート信号に応じて駆動制御信号を出力し、
第１ゲート信号の立ち上がりから第２ゲート信号の立ち上がりまでの時間は水平周期の約２倍に等しい、
請求項１０に記載の表示装置。
【請求項１２】
前記信号入力部は、第１方向信号と第２方向信号とに応じて第１ゲート信号と第２ゲート信号とのいずれかを駆動制御信号として出力する、請求項１１に記載の表示装置。
【請求項１３】
第１方向信号及び第２方向信号の各電圧は一定のレベルに維持されている、請求項１２に記載の表示装置。
【請求項１４】
第１方向信号と第２方向信号との各電圧は第１レベルと第２レベルとの間を所定の周期で変動する、請求項１２に記載の表示装置。
【請求項１５】
前記周期は約１水平周期に等しい、請求項１４に記載の表示装置。
【請求項１６】
隣接する二つの信号生成回路では、それぞれに対して印加される第１方向信号と第２方向信号との各電圧は互いに反対のレベルである、請求項１４に記載の表示装置。
【請求項１７】
前記信号入力部は、
第１方向信号を入力する制御端子、第１ゲート信号を入力する入力端子、及び、駆動制御信号を出力する出力端子を含む第１トランジスタ、並びに、
第２方向信号を入力する制御端子、第２ゲート信号を入力する入力端子、及び、駆動制御信号を出力する出力端子を含む第２トランジスタ、
を有する、請求項１２に記載の表示装置。
【請求項１８】
前記信号入力部は第１ゲート信号及び第２ゲート信号に応じて駆動制御信号を出力し、
第１ゲート信号の立ち上がりから第２ゲート信号の立ち上がりまでの時間は水平周期の約４倍に等しい、
請求項１０に記載の表示装置。
【請求項１９】
前記信号入力部は、第１ゲート信号と第２ゲート信号とに応じて第１方向信号と第２方向信号とのいずれかを駆動制御信号として出力する、請求項１８に記載の表示装置。
【請求項２０】
第１方向信号及び第２方向信号の各電圧は一定のレベルに維持されている、請求項１９に記載の表示装置。
【請求項２１】
前記信号入力部はクロック信号を外部から更に受け、
前記クロック信号の電圧は第１レベルと第２レベルとの間を所定の周期で変動する、
請求項２０に記載の表示装置。
【請求項２２】
前記周期は水平周期の約２倍に等しい、請求項２１に記載の表示装置。
【請求項２３】
隣接する二つの信号生成回路では、それぞれに対して印加されるクロック信号の電圧は互いに反対のレベルである、請求項２１に記載の表示装置。
【請求項２４】
前記信号入力部は駆動制御信号の電圧をクロック信号に応じて変更する、請求項２３に記載の表示装置。
【請求項２５】
前記信号入力部は、
第１方向信号を入力する入力端子、第１ゲート信号を入力する制御端子、及び、駆動制御信号を出力する出力端子を含む第１トランジスタ、
第２方向信号を入力する入力端子、第２ゲート信号を入力する制御端子、及び、駆動制御信号を出力する出力端子を含む第２トランジスタ、並びに、
ゲートオフ電圧を入力する入力端子、クロック信号を入力する制御端子、及び、駆動制御信号を出力する出力端子を含む第３トランジスタ、
を有する、請求項２４に記載の表示装置。
【請求項２６】
隣接する二つの維持電極線のそれぞれに対して維持信号を印加する信号生成回路のそれぞれでは、前記信号維持部が維持信号の電圧を同じ期間に同じレベルに維持する、請求項８に記載の表示装置。
【請求項２７】
前記第１制御信号、前記第２制御信号、及び前記第３制御信号の各電圧は、各フレームでは一定のレベルに維持され、フレームが切り換わるごとに異なるレベルに切り換えられる、請求項２６に記載の表示装置。
【請求項２８】
前記信号入力部はクロック信号を外部から更に受け、
前記クロック信号の電圧は第１レベルと第２レベルとの間を所定の周期で変動する、
請求項８に記載の表示装置。
【請求項２９】
前記周期は水平周期の約２倍に等しい、請求項２８に記載の表示装置。
【請求項３０】
隣接する二つの信号生成回路では、それぞれに対して印加されるクロック信号の電圧は互いに反対のレベルである、請求項２８に記載の表示装置。
【請求項３１】
前記信号入力部は駆動制御信号の電圧をクロック信号に応じて変更する、請求項３０に記載の表示装置。
【請求項３２】
前記信号入力部は、
ゲート信号を入力する制御端子と入力端子、及び、駆動制御信号を出力する出力端子を含む第１トランジスタ、並びに、
クロック信号を入力する制御端子、ゲート信号を入力する入力端子、及び、駆動制御信号を出力する出力端子を含む第２トランジスタ、
を有する、請求項３１に記載の表示装置。
【請求項３３】
前記維持電圧印加部は、
前記信号入力部の出力端子に接続された制御端子、前記第１制御信号を入力する入力端子、及び、いずれかの維持電極線に接続された出力端子を含む第１トランジスタ、
を有する、請求項８に記載の表示装置。
【請求項３４】
前記制御部は、
前記信号入力部の出力端子に接続された制御端子、及び前記第２制御信号を入力する入力端子を含む第２トランジスタ、並びに、
前記信号入力部の出力端子に接続された制御端子、及び前記第３制御信号を入力する入力端子を含む第３トランジスタ、
を有する、請求項３３に記載の表示装置。
【請求項３５】
前記信号維持部は、
前記第３トランジスタの出力端子に接続された制御端子、第１駆動電圧を入力する入力端子、及び、いずれかの維持電極線に接続された出力端子を含む第４トランジスタ、
前記第２トランジスタの出力端子に接続された制御端子、第２駆動電圧を入力する入力端子、及び、前記第４トランジスタの出力端子と同じ維持電極線に接続された出力端子を含む第５トランジスタ、
前記第４トランジスタの入力端子と制御端子との間に接続された第１キャパシタ、並びに、
前記第５トランジスタの入力端子と制御端子との間に接続された第２キャパシタ、
を有する、請求項３４に記載の表示装置。
【請求項３６】
隣接する二つの維持電極線のそれぞれに対して維持信号を印加する信号生成回路のそれぞれでは、前記信号維持部が維持信号の電圧を同じ期間に異なるレベルに維持する、請求項８に記載の表示装置。
【請求項３７】
前記第１制御信号、前記第２制御信号、及び前記第３制御信号の各電圧は、各フレームでは第１レベルと第２レベルとの間を所定の周期で変動し、フレームが切り換わるごとに極性が反転する、請求項３６に記載の表示装置。
【請求項３８】
いずれの画素でもなく、前記複数の信号生成回路の少なくとも一つにゲート信号を伝達する付加ゲート線を更に有する、請求項１に記載の表示装置。
【請求項３９】
前記ゲート駆動部は所定期間に、隣接する二つのゲート線のそれぞれに対して印加するゲート信号の電圧をいずれもゲートオン電圧に維持する、請求項１に記載の表示装置。
【請求項４０】
前記所定期間の長さは１水平周期に等しい、請求項３９に記載の表示装置。
【請求項４１】
ゲート信号を伝達する複数のゲート線、
データ電圧を伝達する複数のデータ線、
維持信号を伝達する複数の維持電極線、
マトリクス状に配列され、それぞれがゲート線とデータ線とに接続されている複数の画素、
ゲート信号を生成し、前記ゲート信号で前記複数のゲート線を両方向に走査するゲート駆動部、及び、
ゲート信号に応じて維持信号を生成し、前記ゲート駆動部の走査方向に応じた順序で維持信号の電圧を変える複数の信号生成回路、
を有する表示装置の駆動方法であって、
第１画素に接続されたゲート線に対して印加されている第１ゲート信号の電圧をゲートオン電圧に切り換えて維持する段階、
前記第１画素に接続されたデータ線に対してデータ電圧を印加する段階、
前記第１ゲート信号の電圧をゲートオフ電圧に切り換えて維持する段階、及び、
前記第１ゲート信号の電圧をゲートオフ電圧に切り換えた直後から所定時間が経過するまでに、前記第１画素に接続された維持電極線に対して印加されている維持信号の電圧を変える段階、
を有する表示装置の駆動方法。
【請求項４２】
前記駆動方法が、
前記第１ゲート信号の電圧をゲートオン電圧に切り換えてから、１水平周期に等しい時間が経過したとき、第２画素に接続されたゲート線に対して印加されている第２ゲート信号の電圧をゲートオン電圧に切り換えて維持する段階、
を更に有し、
前記維持信号の電圧を変える段階では、前記複数の信号生成回路のいずれかが、前記第１画素に接続された維持電極線に対して印加されている維持信号の電圧を前記第２ゲート信号に応じて変える、
請求項４１に記載の表示装置の駆動方法。
【請求項４３】
前記駆動方法が、
前記第１ゲート信号の電圧をゲートオン電圧に切り換えてから、水平周期の約２倍に等しい時間が経過したとき、第２画素に接続されたゲート線に対して印加されている第２ゲート信号の電圧をゲートオン電圧に切り換えて維持する段階、
を更に有し、
前記維持信号の電圧を変える段階では、前記複数の信号生成回路のいずれかが、前記第１画素に接続された維持電極線に対して印加されている維持信号の電圧を前記第２ゲート信号に応じて変える、
請求項４１に記載の表示装置の駆動方法。
【請求項４４】
前記維持信号の電圧を変える段階では、前記複数の信号生成回路のいずれかが、前記第１画素に接続された維持電極線に対して印加されている維持信号の電圧を前記第１ゲート信号に応じて変える、
請求項４１に記載の表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に関し、特にその駆動方法に関する。
【背景技術】
【０００２】
一般的な液晶表示装置（liquid  crystal  display、ＬＣＤ）は二枚の表示パネルと液晶層とを有する。二枚の表示パネルは液晶層を間に挟んで重ねられている。二枚の表示パネルの一方には画素電極、スイッチング素子、ゲート線、及びデータ線が備えられ、他方には共通電極が備えられている。
【０００３】
画素電極とスイッチング素子とは一方の表示パネルの上にマトリクス状に配列されている。そのマトリクスではゲート線が行方向に延び、データ線が列方向に延びている。スイッチング素子は好ましくは薄膜トランジスタである。スイッチング素子は一行ごとに、制御端子が同じゲート線に接続され、そのゲート線を通して外部からゲート信号を受ける。スイッチング素子はゲート信号に応じてオンオフする。スイッチング素子は一列ごとに、入力端子が同じデータ線に接続され、そのデータ線を通して外部からデータ電圧を受ける。画素電極は一つずつ、異なるスイッチング素子の出力端子に接続されている。スイッチング素子が一行ずつ順番にターンオンすることにより、画素電極は一行ずつ順番に、列ごとに異なるデータ線からデータ電圧を受ける。
【０００４】
共通電極は他方の表示パネルの全面を覆い、外部から共通電圧を受ける。画素電極、共通電極、及びそれらの間に挟まれた液晶層の部分は、電気回路として見ればキャパシタを成す。そのキャパシタは液晶キャパシタと呼ばれ、それに接続されたスイッチング素子と共に、一つの画素を成す基本単位となる。
【０００５】
各画素では、画素電極に対してデータ電圧が印加されることによって液晶キャパシタが充電され、そのデータ電圧と共通電圧との間の差を保持する。そのとき、その液晶キャパシタでは液晶層内に電界が生じる。その電界の強さは、液晶キャパシタによって保持された電圧、すなわちデータ電圧と共通電圧との間の差で決まる。液晶層は誘電率異方性を示すので、その電界の強さに応じて光透過率が変わる。従って、データ電圧を画素ごとに調節することによって液晶層内の電界の強さを画素ごとに調節すれば、その液晶層の光透過率を画素ごとに調節できる。こうして、画素間での光透過率の差によって所望の画像が表示パネル上の画面に再現される。
【０００６】
液晶層の内部に同じ方向の電界を長時間維持すると、その液晶層は劣化しやすい。従って、液晶表示装置は、各画素の液晶キャパシタに対して印加される電圧の極性、すなわち共通電圧に対するデータ電圧の極性をフレームごとに反転させる（フレーム反転という）。更に、その反転に伴う画面のちらつき（フリッカ）を抑えるために、データ電圧の極性を画素行ごとに反転させる場合（行反転）、または、画素ごとに反転させる場合（点反転）もある。データ電圧を周期的に反転させることによって液晶層の内部では電界の方向が周期的に反転するので、その電界に起因する液晶層の劣化が防止される。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
行反転は点反転より回路構成が簡単であり、消費電力が小さい。しかし、一般には、行反転は点反転よりデータ電圧の変動範囲を拡大しにくい。ＶＡ（vertical  alignment）モードの液晶表示装置のように液晶のしきい値電圧（threshold  voltage）が高い場合は特に、階調表現に利用可能なデータ電圧の範囲が小さい。その結果、従来の液晶表示装置では行反転を行う場合、画素の輝度の更なる向上や更なる高画質化が困難である。特に中小型の液晶表示装置は携帯電話などのモバイル電子機器で使用される場合が多いので、消費電力を節約するために行反転を行う。従って、近年のモバイル電子機器の表示装置に対する更なる高画質化への要求に応えることは、従来の液晶表示装置では困難である。
本発明の目的は、フレーム反転や行反転に伴う消費電力を低く抑えたまま、更なる高画質化を実現可能な表示装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明による表示装置は、複数のゲート線、複数のデータ線、複数の維持電極線、複数の画素、ゲート駆動部、及び複数の信号生成回路を有する。各ゲート線はゲート信号を伝達する。各データ線はデータ電圧を伝達する。各維持電極線は維持信号を伝達する。複数の画素はマトリクス状に配列されている。各画素は好ましくは、スイッチング素子、液晶キャパシタ、及びストレージキャパシタを含む。スイッチング素子はいずれかのゲート線及びデータ線に接続されている。液晶キャパシタは一端がそのスイッチング素子に接続され、他端が外部から共通電圧を受ける。ストレージキャパシタはそのスイッチング素子といずれかの維持電極線との間に接続されているゲート駆動部はゲート信号を生成する。各信号生成回路は好ましくはゲート信号に応じて維持信号を生成し、いずれかの維持電極線に対して印加する。各信号生成回路は特に好ましくは、各画素のストレージキャパシタに接続された維持電極線に対して印加している維持信号の電圧を、同じ画素の液晶キャパシタ及びストレージキャパシタに対するデータ電圧の印加が終了した直後から所定時間が経過するまでに変える。ゲート駆動部は好ましくはゲート信号で複数のゲート線を両方向に走査する。更に、複数の信号生成回路は好ましくはゲート駆動部の走査方向に応じた順序で維持信号の電圧を変える。
【０００９】
各信号生成回路は好ましくは、各画素の液晶キャパシタに対して正極性のデータ電圧が印加される場合、同じ画素のストレージキャパシタに接続された維持電極線に対して印加されている維持信号の電圧を低レベルから高レベルに変え、負極性のデータ電圧が印加される場合、同じ維持信号の電圧を高レベルから低レベルに変える。各信号生成回路は更に好ましくは、同一の維持電極線に対して印加される維持信号の電圧の極性をフレームごとに反転させる。その場合、共通電圧は一定に維持されていても良い。
【００１０】
複数の画素は好ましくは、第１画素、第２画素、及び第３画素を含む。第１画素は第１ゲート信号を受ける。第２画素は第１画素に隣接し、第２ゲート信号を受ける。第３画素は第２画素に隣接し、第３ゲート信号を受ける。第２画素は第１画素から別の画素を一つ隔てて配置され、第３画素は第２画素から別の画素を一つ隔てて配置されていても良い。複数の信号生成回路は好ましくは、第１信号生成回路、第２信号生成回路、及び第３信号生成回路を含む。第１信号生成回路は、第１画素に接続された維持電極線に対して第１維持信号を印加する。第２信号生成回路は、第２画素に接続された維持電極線に対して第２維持信号を印加する。第３信号生成回路は、第３画素に接続された維持電極線に対して第３維持信号を印加する。この場合、第２信号生成回路は好ましくは第１ゲート信号または第３ゲート信号に応じて第２維持信号を生成する。その他に、第２信号生成回路は第２ゲート信号に応じて第２維持信号を生成しても良い。
【００１１】
本発明による表示装置の駆動方法は好ましくは本発明による上記の表示装置を対象とし、以下の段階を含む。まず、第１画素に接続されたゲート線に対して印加されている第１ゲート信号の電圧をゲートオン電圧に切り換えて維持する。次に、第１画素に接続されたデータ線に対してデータ電圧を印加する。続いて、第１ゲート信号の電圧をゲートオフ電圧に切り換えて維持する。更に、第１ゲート信号の電圧をゲートオフ電圧に切り換えた直後から所定時間が経過するまでに、第１画素に接続された維持電極線に対して印加されている維持信号の電圧を変える。好ましくは、ゲート駆動部がゲート信号で複数のゲート線を両方向に走査する。更に、複数の信号生成回路がゲート駆動部の走査方向に応じた順序で維持信号の電圧を変える。
【００１２】
本発明による上記の駆動方法では好ましくは、第１ゲート信号の電圧をゲートオン電圧に切り換えてから、１水平周期、またはその約２倍に等しい時間が経過したとき、第２画素に接続されたゲート線に対して印加されている第２ゲート信号の電圧をゲートオン電圧に切り換えて維持する。その場合、好ましくは、維持信号の電圧を変える段階では複数の信号生成回路のいずれかが、第１画素に接続された維持電極線に対して印加されている維持信号の電圧を第２ゲート信号に応じて変える。その他に、維持信号の電圧を変える段階では複数の信号生成回路のいずれかが、第１画素に接続された維持電極線に対して印加されている維持信号の電圧を第１ゲート信号に応じて変えても良い。
【発明の効果】
【００１３】
本発明による表示装置では、各画素に対して印加している維持信号の電圧を、同じ画素に対するデータ電圧の印加が終了した直後から所定時間が経過するまでに変える。それにより、各画素では液晶キャパシタとストレージキャパシタとの間で電荷の再配置が生じ、画素電極の電圧と共通電圧との間の差がデータ電圧と共通電圧との間の差より増大する。その結果、画素電極の電圧の変動範囲がデータ電圧の変動範囲より広くなる。一方、維持信号の変動に伴う消費電力は一般に、データ電圧や共通電圧の変動に伴う消費電力より低い。従って、データ電圧の変動を小さく維持することで消費電力を低く維持したまま、維持信号の変動によって画素の階調を更に広い範囲で表現できる、すなわち、フレーム反転や行反転に伴う消費電力を低く維持したまま、画質を更に向上できる。
【００１４】
本発明による表示装置では更に、ゲート駆動部が複数のゲート線を両方向に走査する場合でも、各信号生成回路がゲート信号を利用することにより、維持信号の電圧を適切なタイミングで変えることができる。
【発明を実施するための最良の形態】
【００１５】
以下、添付の図面を参照しながら本発明の好ましい実施形態について詳細に説明する。
≪第１実施形態≫
図１及び図２を参照しながら、本発明の第１実施形態による液晶表示装置について詳細に説明する。図１は、その液晶表示装置のブロック図であり、図２は、その液晶表示装置に含まれる一つの画素の模式図である。
【００１６】
図１に示されているように、本発明の第１実施形態による液晶表示装置は、液晶表示パネルアセンブリ300、ゲート駆動部400、データ駆動部500、階調電圧生成部800、維持信号生成部700、及び信号制御部600を含む。
【００１７】
液晶表示パネルアセンブリ300は、図１に示されているように、複数の信号線G1〜G2n、Gd、D1〜Dm、S1〜S2nと複数の画素PXとを有する。更に、図２に示されているように、液晶表示パネルアセンブリ300は、互いに対向する下部表示パネル100と上部表示パネル200、及び、それらの間に挟まれている液晶層3を含む。
【００１８】
信号線G1〜G2n、Gd、D1〜Dm、S1〜S2nは好ましくは下部表示パネル100に備えられ、（２ｎ＋１）本のゲート線G1〜G2n、Gd、ｍ本のデータ線D1〜Dm、及び、２ｎ本の維持電極線S1〜S2nを有する。ゲート線G1〜G2n、Gdは下部表示パネル100の中を横方向に延び、ゲート信号（走査信号ともいう）を伝達する。（２ｎ＋１）本のゲート線は好ましくは、２ｎ本のゲート線G1〜G2nと1本の付加ゲート線Gdとに分けられる。下部表示パネル100の縦方向では、２ｎ本のゲート線G1〜G2nがほぼ等間隔に並び、付加ゲート線Gdがそれらのゲート線G1〜G2nの外側（図１では２ｎ番目のゲート線G2nの下側）に配置されている。維持電極線S1〜S2nは下部表示パネル100の中を横方向に延び、下部表示パネル100の縦方向では２ｎ本のゲート線G1〜G2nと交互に配置されている。維持電極線S1〜S2nは維持信号を伝達する。データ線D1〜Dmは下部表示パネル100の中を縦方向に延び、下部表示パネル100の横方向ではほぼ等間隔に並んでいる。データ線D1〜Dmはデータ電圧を伝達する。
【００１９】
図１に示されているように、複数の画素PXは、信号線G1〜G2n、Gd、D1〜Dm、S1〜S2nが交差している領域にマトリクス状に配置されている。各画素PXには、ゲート線G1〜G2n、データ線D1〜Dm、及び維持電極線S1〜S2nがそれぞれ一本ずつ接続されている。各画素PXは好ましくは、図２に示されているように、スイッチング素子Q、液晶キャパシタClc、ストレージキャパシタCstを有する。
【００２０】
スイッチング素子Qは好ましくは、下部表示パネル100に備えられている薄膜トランジスタである。第ｉ行（ｉ＝１、２、…、２ｎ）第ｊ列（ｊ＝１、２、…、ｍ）の画素PXでは、スイッチング素子Qの制御端子はｉ番目のゲート線Giに接続され、入力端子はｊ番目のデータ線Djに接続され、出力端子は液晶キャパシタClc及びストレージキャパシタCstに接続されている。尚、いずれの画素PXのスイッチング素子Qも付加ゲート線Gdには接続されていない。
【００２１】
液晶キャパシタClcは、下部表示パネル100の画素電極191と、上部表示パネル200の共通電極270とを二つの端子とみなし、それら二つの電極191、270の間の液晶層3を誘電体とみなしたものである。画素電極191はスイッチング素子Qの出力端子に接続され、オンしたスイッチング素子Qを通してデータ線Djからデータ電圧を受ける。共通電極270は上部表示パネル200の全面に形成され、外部から共通電圧Vcomを受ける。共通電圧Vcomは好ましくは、一定の直流電圧である。尚、図２とは異なり、共通電極270が下部表示パネル100に備えられていても良い。その場合、二つの電極191、270の少なくとも一つが線状または棒状であっても良い。
【００２２】
ストレージキャパシタCstは好ましくは、画素電極191と維持電極線Siとが絶縁体を間に置いて重なっている部分から形成される。ストレージキャパシタCstは液晶キャパシタClcの容量を補い、画素電極191に対して印加されたデータ電圧を安定に保持する。
【００２３】
色表示方式には、各画素PXが基本色のいずれか一つを固有に表示する空間分割方式、及び、各画素PXが時間に応じて基本色を交互に表示する時間分割方式が知られている。基本色の空間的な分布、又は時間的な変化によって所望の色相が表現される。基本色の例としては三原色（赤色、緑色、青色）がある。図２は空間分割方式の一例であり、各画素電極191に対向する上部表示パネル200の領域に、基本色のいずれか一つを呈するカラーフィルタ230が備えられている。図２とは異なり、カラーフィルタが下部表示パネル100に備えられていても良い。その場合、カラーフィルタは画素電極191の上に設けられていても、下に設けられていてもよい。
【００２４】
図２には示されていないが、液晶表示パネルアセンブリ300には偏光子が少なくとも一つ備えられている。偏光子は、液晶表示パネルアセンブリ300を透過する光のうち、特定の偏光成分を透過させる。
【００２５】
階調電圧生成部800は複数の階調電圧を生成する。複数の階調電圧は好ましくは、調節可能な画素PXの透過率の全てに対応づけられている。その他に、他の階調電圧の基準とされるべき特定の階調電圧（以下、基準階調電圧という）だけが生成されても良い。その場合、他の階調電圧はデータ駆動部500によって基準階調電圧に基づいて生成される。複数の階調電圧は好ましくは、共通電圧Vcomに対して正の値を有するものと負の値を有するものとの両方を含む。
【００２６】
ゲート駆動部400は好ましくは、液晶表示パネルアセンブリ300の両側に設置されている。以下、図１では、液晶表示パネルアセンブリ300の左側に配置されている部分を第１ゲート駆動回路400aと呼び、右側に配置されている部分を第２ゲート駆動回路400bと呼ぶ。第１ゲート駆動回路400aは好ましくは、奇数番目のゲート線G1、G3、…、G2n−1、及び付加ゲート線Gdに接続されている。第２ゲート駆動回路400bは好ましくは、偶数番目ゲート線G2、G4、…、G2nに接続されている。尚、反対に、奇数番目のゲート線G1、G3、…、G2n−1、及び付加ゲート線Gdが第２ゲート駆動回路400bに接続され、偶数番目のゲート線G2、G4、…、G2nが第１ゲート駆動回路400aに接続されていてもよい。第１ゲート駆動回路400a及び第２ゲート駆動回路400bは、接続されたゲート線G1〜G2n、Gdに対してゲート信号を順番に印加する。ここで、ゲート信号は好ましくはゲートオン電圧Vonとゲートオフ電圧Voffとの組み合わせからなる。
【００２７】
ゲート駆動部400は好ましくは、信号線G1〜G2n、Gd、D1〜Dm、S1〜S2n、スイッチング素子Q、及び画素電極191と共に、下部表示パネル100に集積化されている。その他に、ゲート駆動部400が少なくとも一つの集積回路チップに組み込まれ、そのチップが液晶表示パネルアセンブリ300の上に直接実装され、又は、一旦フレキシブル印刷回路膜に実装された上でＴＣＰ（tape  carrier  package）方式で下部表示パネル100に接着されていてもよい。更に、そのチップが下部表示パネル100とは別の印刷回路基板上に実装されていてもよい。
【００２８】
維持信号生成部700は好ましくは液晶表示パネルアセンブリ300の両側に第１維持信号生成回路700a及び第２維持信号生成回路700bを備えている。第１維持信号生成回路700aは第１ゲート駆動回路400aに隣接して配置され、第２維持信号生成回路700bは第２ゲート駆動回路400bに隣接して配置されている。第１維持信号生成回路700aは奇数番目の維持電極線S1、S3、…、S2n−1、及び偶数番目のゲート線G2、G4、…、G2nに接続されている。第１維持信号生成回路700aは奇数番目の維持電極線S1、S3、…、S2n−1に対して維持信号を印加する。維持信号は好ましくは高レベル電圧と低レベル電圧とからなる。第２維持信号生成回路700bは偶数番目の維持電極線S2、S4、…、S2n、及び、第１ゲート線G1以外の奇数番目のゲート線G3、G5、…、G2n−1と付加ゲート線Gdとに接続されている。第２維持信号生成回路700bは偶数番目の維持電極線S2、S4、…、S2nに対して維持信号を印加する。
【００２９】
維持信号生成部700は好ましくは、ゲート駆動部400から付加ゲート線Gdを通じて必要な信号を受ける。維持信号生成部700はその他に、ゲート駆動部400とは別の信号発生部や信号制御部600から必要な信号を受けても良い。この場合、付加ゲート線Gdは液晶表示パネルアセンブリ300に形成されなくても良い。
【００３０】
維持信号生成部700は好ましくは、各信号線G1〜G2n、Gd、D1〜Dm、S1〜S2n、スイッチング素子Q、及び画素電極191と共に、下部表示パネル100に集積化されている。維持信号生成部700はその他に、少なくとも一つの集積回路チップに組み込まれ、そのチップが下部表示パネル100の上に直接実装されても、フレキシブル印刷回路膜を用いたＴＣＰ方式で下部表示パネル100に実装されていても良い。そのチップが、下部表示パネル100とは別の印刷回路基板上に実装されていても良い。
【００３１】
データ駆動部500は、信号制御部600、階調電圧生成部800、及びデータ線D1〜Dmに接続されている。データ駆動部500は、信号制御部600からは映像データDATを受信し、階調電圧生成部800からは複数の階調電圧を受信する。データ駆動部500は映像データDATに応じて階調電圧を選択し、データ電圧として目標のデータ線D1〜Dmに対して印加する。階調電圧生成部800から基準階調電圧のみが提供される場合、データ駆動部500は基準階調電圧を分圧して所望のデータ電圧を生成する。
【００３２】
信号制御部600は、外部のグラフィックコントローラ（図示せず）からの信号に基づき、ゲート駆動部400、データ駆動部500、及び維持信号生成部700を制御する。信号制御部600は好ましくは、グラフィックコントローラから入力映像信号R、G、B及び入力制御信号を受信する。入力映像信号R、G、Bは各画素PXに対する輝度情報を含む。輝度情報は好ましくは、各画素PXの光透過率、すなわち輝度を所定数、例えば、1024（＝210）、256（＝28）、または64（＝26）種類の階調で表現している。入力制御信号は好ましくは、垂直同期信号Vsync、水平同期信号Hsync、メインクロック信号MCLK、及びデータイネーブル信号DEを含む。信号制御部600はまず、入力映像信号R、G、Bを液晶表示パネルアセンブリ300の動作条件に合わせて適切に処理し、映像データDATに変換する。信号制御部600は次に、入力制御信号に基づき、ゲート制御信号CONT1、データ制御信号CONT2、及び維持制御信号CONT3を生成する。その後、信号制御部600は、ゲート制御信号CONT1をゲート駆動部400に送信し、データ制御信号CONT2と映像データDATとをデータ駆動部500に送信し、維持制御信号CONT3を維持信号生成部700に送信する。
【００３３】
ゲート制御信号CONT1は好ましくは、ゲート線に対するゲートオン電圧Vonの印加開始タイミングを示す走査開始信号、及び、各ゲート線に対するゲートオン電圧Vonの出力タイミングを制御するためのゲートクロック信号を含む。信号制御部600は好ましくは、第１ゲート駆動回路400aと第２ゲート駆動回路400bとに対して走査開始信号を個別に送信する。ゲート制御信号CONT1はその他に、ゲートオン電圧Vonの持続時間を限定するための出力イネーブル信号を更に含んでいても良い。
【００３４】
データ制御信号CONT2は好ましくは、各画素行に対する映像データDATの伝送開始を知らせるための水平同期開始信号、各データ線D1〜Dmに対するデータ電圧の印加を指示するためのロード信号、及びデータクロック信号を含む。データ制御信号CONT2はその他に、共通電圧Vcomに対するデータ電圧の極性を反転させるための反転信号を含んでいても良い。
【００３５】
維持制御信号CONT3は好ましくは、図４に示されている第１クロック信号CK1、第２クロック信号CK1B、及び第３クロック信号CK2を含む。それらの信号の詳細については後述する。
【００３６】
好ましくは、データ駆動部500、信号制御部600、及び階調電圧生成部800は各々、少なくとも一つの集積回路チップに組み込まれ、それらのチップが下部表示パネル100の上に直接実装されている。その他に、それらのチップが、フレキシブル印刷回路膜を用いたＴＣＰ方式で下部表示パネル100に接着されていても、下部表示パネル100とは別の印刷回路基板上に実装されていてもよい。更に、データ駆動部500、信号制御部600、及び階調電圧生成部800が、信号線G1〜G2n、Gd、D1〜Dm、S1〜S2n、スイッチング素子Q、及び画素電極191と共に、下部表示パネル100に集積化されていても良い。それらの回路500、600、800が単一のチップに集積化されていても良い。その場合、それらのいずれか、またはそれらに含まれる回路素子のいずれかが、その単一のチップに外付けされていても良い。
【００３７】
以下、上記の液晶表示装置の動作について詳細に説明する。
まず、信号制御部600が外部のグラフィックコントローラから入力映像信号R、G、B及び入力制御信号を受信する。信号制御部600はそのとき、入力映像信号R、G、Bを映像信号DATに変換し、かつ、ゲート制御信号CONT1、データ制御信号CONT2、及び維持制御信号CONT3を生成する。その後、ゲート制御信号CONT1をゲート駆動部400に送信し、データ制御信号CONT2と映像信号DATとをデータ駆動部500に送信し、維持制御信号CONT3を維持信号生成部700に送信する。
【００３８】
信号制御部600からのデータ制御信号CONT2に従い、データ駆動部500は第ｉ行（ｉ＝１、２、…、２ｎ）の画素PXに対する映像データDATを受信する。データ駆動部500はそのとき、その映像データDATから各画素PXの輝度情報を解読し、各画素PXの目標の輝度に対応する階調電圧を選択する。それにより、デジタル信号である映像データDATがアナログ信号であるデータ電圧に変換される。その後、データ駆動部500はデータ電圧を目標のデータ線D1〜Dmに対して印加する。
【００３９】
ゲート駆動部400は、信号制御部600からのゲート制御信号CONT1に従い、ｉ番目のゲート線Giに対するゲート信号の電圧をゲートオン電圧Vonに変える。そのとき、ｉ番目の行の画素PXでは、そのゲート線Giに接続されたスイッチング素子Qが導通する。従って、データ線D1〜Dmに対して印加されたデータ電圧が、導通したスイッチング素子Qを通じて画素電極191に対して印加される。それにより、その画素PXの液晶キャパシタClcとストレージキャパシタCstとが充電される。液晶キャパシタClcの両端電圧、つまり、画素電圧は、その画素PXに対して印加されたデータ電圧と共通電圧Vcomとの間の差にほとんど等しい。画素電圧により、その画素PXの液晶層3には電場が生じ、その電場の強さに応じて液晶分子の配列が変化する。その結果、その液晶層3を透過する光の偏光方向が変化する。この偏光方向の変化は偏光子によってその画素PXの光透過率の変化として現れる。こうして、その画素PXの輝度が映像データDATの示す階調に調節される。
【００４０】
一水平周期（以下、１Ｈと略す。）、すなわち、水平同期信号Hsync及びデータイネーブル信号DEの一周期が経過した後、データ駆動部500は上記と同様な動作で、第（ｉ＋１）行（但し、ｉ＝１、２、…、２ｎ−１）の画素PXに対するデータ電圧を各データ線D1〜Dmに対して印加する。一方、ゲート駆動部400は、（ｉ＋１）番目のゲート線Gi+1に対して印加されるゲート信号の電圧をゲートオン電圧Vonに変える。
【００４１】
更に１Ｈが経過した後、ゲート駆動部400は、ｉ番目のゲート線Giに対して印加されるゲート信号の電圧をゲートオフ電圧Voffに変える。それにより、ｉ番目の画素行ではスイッチング素子Qが遮断されるので、画素電極191がフローティング状態となる。維持信号生成部700はそのとき、信号制御部600からの維持制御信号CONT3、及び、（ｉ＋１）番目のゲート線Gi+1に対して印加されるゲート信号の電圧の上昇に応じ、ｉ番目の維持電極線Siに対して印加される維持信号の電圧を変える。それにより、ｉ番目の画素行では、ストレージキャパシタCstの一端、すなわち画素電極191の電圧が、他端、すなわち維持電極線Siの電圧変化に応じて変わる。
【００４２】
以上の動作を全ての画素行に対して順番に繰り返す。それにより、液晶表示装置は１フレームの映像を表示する。
２ｎ番目の画素行に対するデータ電圧の印加開始から１Ｈが経過した後、データ駆動部500は好ましくは待機する。一方、ゲート駆動部400は、付加ゲート線Gdに対して印加されるゲート信号の電圧をゲートオン電圧Vonに変え、その後、２ｎ番目のゲート線G2nに対して印加されるゲート信号の電圧をゲートオフ電圧Voffに変える。それにより、２ｎ番目の画素行ではスイッチング素子Qが遮断されるので、画素電極191がフローティング状態となる。維持信号生成部700はそのとき、信号制御部600からの維持制御信号CONT3、及び、付加ゲート線Gdに対して印加されるゲート信号の電圧の上昇に応じ、２ｎ番目の維持電極線S2nに対して印加される維持信号の電圧を変える。それにより、２ｎ番目の画素行では画素電極191の電圧が維持電極線S2nの電圧変化に応じて変わる。
【００４３】
１フレームの表示が終了すると、次のフレームの表示が開始される。そのとき、データ駆動部500に対して印加される反転信号の状態が制御され、各画素PXに対して印加されるデータ電圧の極性が、直前のフレームにおける極性とは反対になる。こうして、データ電圧の極性はフレームごとに反転する（フレーム反転）。更に、同じフレーム内でも、データ電圧の極性が画素行ごとに反対である（行反転）。
【００４４】
本発明の第１実施形態による液晶表示装置ではフレーム反転及び行反転が行われる。特に同じ行の画素PXに対しては同じ極性のデータ電圧が印加される。この場合、各維持電極線S1〜S2nに対して印加される維持信号の電圧は、画素電極191に対して正極性のデータ電圧が印加されたときには低レベルから高レベルに変化し、反対に、画素電極191に対して負極性のデータ電圧が印加されたときには高レベルから低レベルに変化する。従って、画素電極191の電圧は、正極性のデータ電圧が印加されたときにはそのデータ電圧より更に上がり、反対に、負極性のデータ電圧が印加されたときにはそのデータ電圧より更に下がる。こうして、画素電極191の電圧の範囲は階調電圧の範囲より広くなる。その結果、各画素は、階調電圧の範囲で決まる階調の範囲よりも広い範囲の階調を表現できる。
【００４５】
第１維持信号生成回路700a及び第２維持信号生成回路700bの各々は好ましくは信号生成回路710をｎ個ずつ有する。信号生成回路710は各維持電極線S1〜S2nに一つずつ接続されている。図３は各信号生成回路の回路図であり、図４はその信号生成回路で用いられる信号のタイミング図である。
【００４６】
図３に示されているように、各信号生成回路710は入力端IPと出力端OPとを有する。ｉ番目（ｉ＝１、２、…、２ｎ）の信号生成回路では、入力端IPは（ｉ＋１）番目のゲート線Gi+1に接続され、そこから（ｉ＋１）番目のゲート信号gi+1を受ける。ここで、付加ゲート線Gdを（２ｎ＋１）番目のゲート線とみなし、それに対して印加されるゲート信号を（２ｎ＋１）番目のゲート信号g2n+1とする。一方、出力端OPはｉ番目の維持電極線Siに接続され、そこにｉ番目の維持信号Vsiを出力する。
【００４７】
各信号生成回路710は更に信号制御部600から、第１クロック信号CK1、第２クロック信号CK1B、及び第３クロック信号CK2を受け、外部から所定の高電圧AVDDと低電圧AVSSとを受ける。図４に示されているように、好ましくは、各クロック信号CK1、CK1B、及びCK2の周期は約２Ｈであり、パルス幅は約１Ｈである。すなわち、各クロック信号CK1、CK1B、及びCK2のデューティ比は約50％である。第１クロック信号CK1と第２クロック信号CK1Bとの位相差は好ましくは約180゜である。すなわち、第２クロック信号CK1Bは第１クロック信号CK1の反転信号である。第２クロック信号CK1Bと第３クロック信号CK2とは好ましくは位相が等しい。好ましくは、１フレームが１Ｈの奇数倍であるので、各クロック信号CK1、CK1B、CK2の波形はフレームごとに上下方向で反転する。第１クロック信号CK1及び第２クロック信号CK1Bでは好ましくは、高レベル電圧Vh1は約１５Ｖであり、低レベル電圧Vl1は約０Ｖである。第３クロック信号CK2では好ましくは、高レベル電圧Vh2は約５Ｖであり、低レベル電圧Vl2は約０Ｖである。所定の高電圧AVDDは好ましくは第３クロック信号CK2の高レベル電圧Vh2に等しく、約５Ｖである。所定の低電圧AVSSは好ましくは第３クロック信号CK2の低レベル電圧Vl2に等しく、約０Ｖである。
【００４８】
図３に示されているように、信号生成回路710は好ましくは、五つのトランジスタTr1、Tr2、Tr3、Tr4、Tr5と二つのキャパシタC1、C2とを含む。第１トランジスタTr1の制御端子は入力端IPに接続され、入力端子は第３クロック信号CK2の入力端子に接続され、出力端子は出力端OPに接続されている。第２トランジスタTr2の制御端子は入力端IPに接続され、入力端子は第１クロック信号CK1の入力端子に接続されている。第３トランジスタTr3の制御端子は入力端IPに接続され、入力端子は第２クロック信号CK1Bの入力端子に接続されている。第４トランジスタTr4の制御端子は第２トランジスタTr2の出力端子に接続され、入力端子は低電圧AVSSの入力端子に接続され、出力端子は出力端OPに接続されている。第５トランジスタTr5の制御端子は第３トランジスタTr3の出力端子に接続され、入力端子は高電圧AVDDの入力端子に接続され、出力端子は出力端OPに接続されている。第１キャパシタC1は第４トランジスタTr4の制御端子と低電圧AVSSの入力端子との間に接続されている。第２キャパシタC2は第５トランジスタTr5の制御端子と高電圧AVDDの入力端子との間に接続されている。各トランジスタTr1〜Tr5は好ましくは、非晶質シリコンまたは多結晶シリコンを含む薄膜トランジスタからなる。
【００４９】
信号生成回路710は以下のように動作する。
図４に示されているように、隣接した二つのゲート線では、それぞれに対して印加されるゲート信号がゲートオン電圧Vonに維持される期間が一部重なっている。この重なりの時間は好ましくは約１Ｈである。それにより、各行の画素PXに対し、まず、直前の行の画素PXに対するデータ電圧が約１Ｈの間印加され、続く約１Ｈの間に、自身に対するデータ電圧が印加される。
【００５０】
更に詳しく説明すれば、次のとおりである。
まず、ｉ番目の信号生成回路の動作について説明する。ここで、ｉ＝１、２、…、２ｎとする。
（ｉ＋１）番目のゲート信号gi+1の電圧がゲートオン電圧Vonになるとき、ｉ番目の信号生成回路では第１トランジスタTr1〜第３トランジスタTr3が導通する。導通した第１トランジスタTr1は第３クロック信号CK2を出力端OPに伝達する。第３クロック信号CK2の電圧は低レベル電圧Vl2に維持されているので、ｉ番目の維持信号Vsiの電圧は低レベル電圧V−となる。ここで、この低レベル電圧V−は低レベル電圧Vl2に等しい。一方、導通した第２トランジスタTr2は第１クロック信号CK1を第４トランジスタTr4の制御端子に伝達し、導通した第３トランジスタTr3は第２クロック信号CK1Bを第５トランジスタTr5の制御端子に伝達する。第１クロック信号CK1と第２クロック信号CK1Bとは互いに他の反転信号であるので、第４トランジスタTr4と第５トランジスタTr5とは相補的に動作する。つまり、第４トランジスタTr4が導通すれば第５トランジスタTr5が遮断され、反対に、第４トランジスタスTr4が遮断されれば第５トランジスタTr5が導通する。第４トランジスタTr4が導通して第５トランジスタTr5が遮断されるときには低電圧AVSSが出力端OPに伝達され、第４トランジタTr4が遮断されて第５トランジスタTr5が導通するときには高電圧AVDDが出力端OPに伝達される。
【００５１】
（ｉ＋１）番目のゲート信号gi+1の電圧は２Ｈの間、ゲートオン電圧Vonに維持される。その維持期間の前半の１Ｈを前半期間T1とし、後半の１Ｈを後半期間T2とする。
前半期間T1では、第１クロック信号CK1の電圧は高レベル電圧Vh1に維持され、第２クロック信号CK1Bの電圧は低レベル電圧Vl1に維持され、第３クロック信号CK2の電圧は低レベル電圧Vl2に維持されている。従って、第４トランジスタTr4は導通し、第５トランジスタTr5は遮断される。それにより、出力端OPに対しては、第１トランジスタTr1から伝達される第３クロック信号CK2の低レベル電圧Vl2と共に、第４トランジスタTr4から伝達される低電圧AVSSが印加される。その結果、ｉ番目の維持信号Vsiの電圧は低レベル電圧V−に維持される。ここで、この低レベル電圧V−は低レベル電圧Vl2及び低電圧AVSSと等しい。
【００５２】
前半期間T1では更に、第１キャパシタC1が充電され、第１クロック信号CK1の高レベル電圧Vh1と低電圧AVSSとの間の差ほどの電圧を保持する。一方、第２キャパシタC2が充電され、第２クロック信号CK1Bの低レベル電圧Vl1と高電圧AVDDとの間の差ほどの電圧を保持する。
【００５３】
後半期間T2では、第１クロック信号CK1の電圧は低レベル電圧Vl1に維持され、第２クロック信号CK1Bの電圧は高レベル電圧Vh1に維持され、第３クロック信号CK2の電圧は高レベル電圧Vh2に維持されている。従って、前半期間T1とは反対に、第５トランジスタTr5は導通し、第４トランジスタTr4は遮断される。それにより、出力端OPに対しては、第１トランジスタTr1からは第３クロック信号CK2の高レベル電圧Vh2が伝達され、第５トランジスタTr5からは高電圧AVDDが印加される。その結果、ｉ番目の維持信号Vsiの電圧は低レベル電圧V−から高レベル電圧V＋に上がる。ここで、この高レベル電圧V＋は高レベル電圧Vh2及び高電圧AVDDと等しい。
【００５４】
後半期間T2では更に、第１キャパシタC1が放電し、その両端電圧が第１クロック信号CK1の低レベル電圧Vl1と低電圧AVSSとの間の差まで下がる。一方、第２キャパシタC2が放電し、その両端電圧が第２クロック信号CK1Bの高レベル電圧Vh1と高電圧AVDDとの間の差まで変化する。ここで、第２クロック信号CK1Bの高レベル電圧Vh1が約１５Ｖであり、高電圧AVDDが約５Ｖであるので、第２キャパシタC2の両端電圧の極性は前半期間T1の極性から反転し、約１０Ｖの両端電圧が第２キャパシタC2によって保持される。
【００５５】
後半期間T2が終了すると、（ｉ＋１）番目のゲート信号gi+1の電圧がゲートオン電圧Vonからゲートオフ電圧Voffに変わる。それにより、第１トランジスタTr1〜第３トランジスタTr3は遮断される。従って、第１トランジスタTr1の出力端子、出力端OP、第２トランジスタTr2の出力端子、第３トランジスタTr3の出力端子、第４トランジスタTr4の制御端子、及び第５トランジスタTr5の制御端子がいずれもフローティング状態となる。第１キャパシタC1には電圧が保持されていないので、第４トランジスタTr4は遮断状態を維持する。第２キャパシタC2には第２クロック信号CK1Bの高レベル電圧Vh1と高電圧AVDDとの間の差に等しい両端電圧が保持されている。その両端電圧は第５トランジスタTr5のしきい電圧以上に設定されているので、第５トランジスタTr5は導通状態を維持する。従って、出力端OPには第５トランジスタTr5から高電圧AVDDが伝達されるので、ｉ番目の維持信号Vsiの電圧が高レベル電圧V＋に維持される。
【００５６】
次に、（ｉ＋１）番目の信号生成回路の動作について説明する。（但し、ｉは２ｎ−１以下である。）
（ｉ＋２）番目のゲート信号gi＋2の電圧がゲートオン電圧Vonになるとき、第１クロック信号CK1、第２クロック信号CK1B、及び第３クロック信号CK2の各電圧は、（ｉ＋１）番目のゲート信号gi+1の電圧がゲートオン電圧Vonになるときの各電圧とは反対になる。ここで、（ｉ＋２）番目のゲート信号gi＋2の電圧がゲートオン電圧Vonに維持される２Ｈを、その前半の１Ｈから成る前半期間T1と、後半の１Ｈから成る後半期間T2とに分ける。前半期間T1では（ｉ＋１）番目の信号生成回路がｉ番目の信号生成回路の後半期間T2での動作と同様に動作する。すなわち、第１トランジスタTr1、第３トランジスタTr3、及び第５トランジスタTr5が導通しているので、第３クロック信号CK2の高レベル電圧Vh2と高電圧AVDDとが出力端OPに対して印加される。その結果、（ｉ＋１）番目の維持信号Vsi＋1の電圧は高レベル電圧V＋となる。一方、後半期間T2では（ｉ＋１）番目の信号生成回路はｉ番目の信号生成回路の前半期間T1での動作と同様に動作する。すなわち、第１トランジスタTr1、第２トランジスタTr2、及び第４トランジスタTr4が導通しているので、第３クロック信号CK2の低レベル電圧Vl2と低電圧AVSSとが出力端OPに対して印加される。その結果、（ｉ＋１）番目の維持信号Vsi＋1の電圧は高レベル電圧V＋から低レベル電圧V−に変わる。
【００５７】
各信号生成回路では、入力されるゲート信号の電圧がゲートオン電圧Vonに維持される期間に、第１トランジスタTr1が第３クロック信号CK2を出力端OPに伝達する。それにより、第３クロック信号CK2が維持信号Vsとして出力される。一方、第２トランジスタTr2と第３トランジスタTr3とはいずれかのキャパシタC1、C2を充電させ、それらに保持される電圧を変化させる。入力されるゲート信号の電圧がゲートオフ電圧Voffに維持される期間では、二つのキャパシタC1、C2の両端電圧に応じて第４トランジスタTr4と第５トランジスタTr5とのいずれかが高電圧AVDDまたは低電圧AVSSを出力端OPに伝達する。それにより、維持信号の電圧を次のフレームまで維持する。つまり、第１トランジスタTr1はゲート信号に応じて維持電極線に対して第３クロック信号CK2を維持信号として印加するためのものである。第２トランジスタTr2と第３トランジスタTr3とは、第１クロック信号CK1、第２クロック信号CK1B、及びゲート信号に応じて各キャパシタC1、C2の両端電圧を変化させるためのものである。第４トランジスタTr4と第５トランジスタTr5とは維持信号の電圧を一定に維持するためのものである。従って、第２トランジスタTr2〜第５トランジスタTr5は好ましくは第１トランジスタTr1よりはるかに小さい。
【００５８】
図４に示されているように、ｉ番目のゲート信号giの電圧が下がるのと同時に、ｉ番目の維持信号Vsiの電圧が変化する。この維持信号Vsの電圧変化に応じて画素電極の電圧Vpが上昇し、または下降する。ここで、画素電極の電圧Vpは、データ電圧VD、液晶キャパシタの静電容量Clc、ストレージキャパシタの静電容量Cst、維持信号Vsの高レベル電圧V＋、及び維持信号Vsの低レベル電圧V−を用いて次式（1）で求められる。
【００５９】
Vp＝VD±{Cst／(Cst＋Clc)}×(V＋−V−)。                              (1)
【００６０】
式（1）に示されているように、画素電極の電圧Vpはデータ電圧VDより、維持信号Vsの変化量V＋−V−に比例した値だけ上昇し、または下降する。特に、画素電極に対して正極性のデータ電圧が印加されたときには画素電極の電圧Vpはデータ電圧より更に上昇する。反対に、負極性のデータ電圧が印加されたときには画素電極の電圧Vpはデータ電圧より更に下降する。このように、画素電極の電圧Vpが階調電圧の範囲より広い範囲で変動するので、画素によって表現可能な階調の範囲も広くなる。また、共通電圧Vcomが一定であっても良いので、共通電圧Vcomを変動させる場合よりも消費電力を削減できる。その上、画素によって表現される階調の範囲を広く維持したまま、データ電圧の変動範囲を狭めることができるので、フレーム反転や行反転に伴う消費電力を更に削減できる。
【００６１】
≪第２実施形態≫
図５〜図８Ｂを参照しながら、本発明の第２実施形態による液晶表示装置について説明する。図５は、その液晶表示装置のブロック図である。図６は、その液晶表示装置に含まれる信号生成回路の等価回路図である、図５及び図６に示されている第２実施形態による液晶表示装置の構成は、図１及び図３に示されている第１実施形態による液晶表示装置の構成とほとんど同様である。従って、同様な構成要素の詳細については第１実施形態についての説明を援用する。
【００６２】
図５に示されている液晶表示装置は図１に示されているものとは異なり、２ｎ本のゲート線G1〜G2nと付加ゲート線Gdとに加え、第２付加ゲート線Gdaを更に含む。第２付加ゲート線Gdaは好ましくは、付加ゲート線Gdとは２ｎ本のゲート線G1〜G2nを隔てて反対側（図５では１番目のゲート線G1の上側）に配置され、第１維持信号生成回路701aと第２ゲート駆動回路401bとに接続されている。尚、第２付加ゲート線Gdaは付加ゲート線Gdと同様に、いずれの画素のスイッチング素子Qにも接続されていない。
【００６３】
ゲート駆動部401は図１に示されているもの400とは異なり、ゲート線G1〜G2nを両方向に走査する。具体的には、ゲート駆動部401はまず順方向の走査を行う。すなわち、１番目のゲート線G1から順にゲートオン電圧Vonを印加する。ゲート駆動部401は次に逆方向の走査を行う。すなわち、２ｎ番目のゲート線G2nから順にゲートオン電圧Vonを印加する。尚、逆方向の走査では、第２ゲート駆動回路401bは第２付加ゲート線Gdaに対してもゲート信号を印加する。第２ゲート駆動回路401bは好ましくは、第１ゲート線G1に対するゲートオン電圧Vonの印加に続き、第２付加ゲート線Gdaを通して第１維持信号生成回路701aに対してゲートオン電圧Vonを印加する。
【００６４】
好ましくは、液晶表示装置は選択スイッチ（図示せず）を更に備えている。使用者は選択スイッチを利用し、ゲート駆動部401によるゲート線の走査方向を一方向又は両方向のいずれかに選択できる。
【００６５】
維持信号生成部701では図１に示されているもの700とは異なり、第１維持信号生成回路701aが第２付加ゲート線Gdaに接続され、それを通して第２ゲート駆動回路401bからゲート信号を受信する。一方、第２維持信号生成回路701bは第１ゲート線G1にも接続されている。
【００６６】
信号制御部601は図３に示されているものと同様に、第１ゲート駆動回路401a及び第２ゲート駆動回路401bの各々に対して異なる走査開始信号を印加する。信号制御部601は好ましくは、更に別の走査開始信号を二種類、ゲート制御信号CONT1aに追加している。それにより、ゲート駆動部401が順方向の走査を行うときと逆方向の走査を行うときとで、第１ゲート駆動回路401a及び第２ゲート駆動回路401bの各々は異なる走査開始信号を受ける。
【００６７】
信号制御部601は維持信号生成部701に対して維持制御信号CONT3aを出力する。維持制御信号CONT3aは好ましくは、第１クロック信号CK1、第２クロック信号CK1B、及び第３クロック信号CK2に加え、図７Ａ及び図７Ｂに示されている二つの方向信号DIR、DIRB、または、図８Ａ及び図８Ｂに示されている二つの方向信号DIRa、DIRBaを含む。それらの信号の詳細については後述する。
【００６８】
維持信号生成部701を構成する二つの維持信号生成回路701a、701bはそれぞれ、信号生成回路をｎ個ずつ含む。各信号生成回路は２ｎ本の維持電極線S1〜S2nのいずれかに対して維持信号を印加する。図６に示されているように、各信号生成回路710aの構成は、図３に示されている信号生成回路710の構成とほとんど同様である。しかし、図３のものとは異なり、各信号生成回路710aは二つの入力端IP11、IP12と二つの方向制御端IP13、IP14とを更に有する。ｉ番目（ｉ＝１、２、…、２ｎ）の信号生成回路710aでは、第１入力端IP11は（ｉ＋１）番目のゲート線Gi+1に接続され、そこから（ｉ＋１）番目のゲート信号gi+1を受信する。尚、付加ゲート線Gdは（２ｎ＋１）番目のゲート線とみなし、それに対して印加されるゲート信号を（２ｎ＋１）番目のゲート信号g2n+1とする。一方、第２入力端IP12は（ｉ−１）番目のゲート線Gi-1に接続され、そこから（ｉ−１）番目のゲート信号gi-1を受信する。尚、第２付加ゲート線Gdaを０番目のゲート線とみなし、それに対して印加されるゲート信号を０番目のゲート信号g0とする。
【００６９】
信号生成回路710aは、第１クロック信号CK1、第２クロック信号CK1B、第３クロック信号CK2、高電圧AVDD、及び低電圧AVSSに加え、第１方向信号DIR（またはDIRa）及び第２方向信号DIRB（またはDIRBa）を受ける。二つの方向信号DIR、DIRB（または、DIRa、DIRBa）の一方は第１方向制御端IP13によって受信され、他方は第２方向制御端IP14によって受信される。
【００７０】
信号生成回路710aには更に、二つのトランジスタTr6、Tr7が追加されている。第６トランジスタTr6の制御端子は第１方向制御端IP13に接続され、入力端子は第１入力端IP11に接続され、出力端子は第１トランジスタTr1〜第３トランジスタTr3の各制御端子に接続されている。第７トランジスタTr7の制御端子は第２方向制御端IP14に接続され、入力端子は第２入力端IP12に接続され、出力端子は第１トランジスタTr1〜第３トランジスタTr3の各制御端子に接続されている。
【００７１】
以下、信号生成回路710aの動作の一例について、図７Ａ及び図７Ｂを参照しながら説明する。図７Ａは、ゲート駆動部401の走査方向が順方向である場合に利用される信号のタイミング図であり、図７Ｂは、逆方向である場合に利用される信号のタイミング図である。
【００７２】
この例では、いずれの信号生成回路710aでも、第１方向制御端IP13が第１方向信号DIRを受信し、第２方向制御端IP14が第２方向信号DIRBを受信する。信号制御部601は、図７Ａ及び図７Ｂに示されているように、第１方向信号DIR及び第２方向信号DIRBの各電圧をフレームごとに高レベル電圧Vh3または低レベル電圧Vl3のいずれかに維持する。ここで、第１方向信号DIR及び第２方向信号DIRBは互いに他の反転信号である。つまり、図７Ａに示されているように、第１方向信号DIRの電圧が高レベル電圧Vh3に維持されているときは第２方向信号DIRBの電圧は低レベル電圧Vl3に維持され、図７Ｂに示されているように、第１方向信号DIRの電圧が低レベル電圧Vl3に維持されるときは第２方向信号DIRBの電圧は高レベル電圧Vh3に維持される。高レベル電圧Vh3は第６トランジスタTr6と第７トランジスタTr7とを共に導通させることのできる高さであり、好ましくは約１５Ｖである。一方、低レベル電圧Vl3はそれらのトランジスタTr6、Tr7を遮断することのできる高さであり、好ましくは約−１０Ｖである。従って、二つのトランジスタTr6、Tr7は相補的に動作する。すなわち、第６トランジスタTr6が導通すれば第７トランジスタTr7は遮断され、第６トランジスタTr6が遮断されれば第７トランジスタTr7は導通する。信号制御部600は好ましくは、第１方向信号DIR及び第２方向信号DIRBの各電圧のレベルを選択信号に応じて切り換える。その他に、ゲート駆動部401の走査方向を制御するための制御信号をそのまま、第１方向信号DIR及び第２方向信号DIRBとして利用しても良い。
【００７３】
まず、ゲート駆動部401の走査方向が順方向である場合について説明する。
信号制御部601は図７Ａに示されているように、第１方向信号DIRの電圧を高レベル電圧Vh3に維持し、第２方向信号DIRBの電圧を低レベル電圧Vl3に維持する。それにより、第６トランジスタTr6は導通し、第７トランジスタTr7は遮断されるので、ｉ番目（ｉ＝１、２、…、２ｎ）の信号生成回路710aは第１入力端IP11を通し、（ｉ＋１）番目のゲート線Gi+1に対して印加されるゲート信号gi+1を受信する。そのゲート信号gi+1の電圧がゲートオン電圧Vonに変わるとき、ｉ番目の信号生成回路710aでは図３に示されているものと同様に、五つのトランジスタTr1〜Tr5と二つのキャパシタC1、C2とが動作し、図７Ａに示されているｉ番目の維持信号Vsiを出力する。
【００７４】
次に、ゲート駆動部401の走査方向が逆方向である場合について説明する。
信号制御部601は図７Ｂに示されているように、第１方向信号DIRの電圧を低レベル電圧Vl3に維持し、第２方向信号DIRBの電圧を高レベル電圧Vh3に維持する。それにより、第６トランジスタTr6は遮断され、第７トランジスタTr7は導通するので、ｉ番目の信号生成回路710aは第２入力端IP12を通し、（ｉ−１）番目のゲート線Gi-1に対して印加されるゲート信号gi-1を受信する。そのゲート信号gi-1の電圧がゲートオン電圧Vonに変わるとき、ｉ番目の信号生成回路710aでは図３に示されているものと同様に、五つのトランジスタTr1〜Tr5と二つのキャパシタC1、C2とが動作し、図７Ｂに示されているｉ番目の維持信号Vsiを出力する。
【００７５】
このように、ゲート駆動部401の走査方向が順方向と逆方向とのいずれであっても、信号生成回路710aでは五つのトランジスタTr1〜Tr5と二つのキャパシタC1、C2とが、図３に示されている信号生成回路710のそれらと同様に動作する。
【００７６】
以下、図８Ａ及び図８Ｂを参照しながら、信号生成回路701aの動作の他の例について説明する。図８Ａは、ゲート駆動部401の走査方向が順方向である場合に利用される信号のタイミング図であり、図８Ｂは、逆方向である場合に利用される信号のタイミング図である。
【００７７】
この例では、図８Ａ及び図８Ｂに示されているように、二つの方向信号DIRa、DIRBaの電圧はいずれも高レベル電圧Vh3と低レベル電圧Vl3との間で周期的に変動する。高レベル電圧Vh3は好ましくは約１５Ｖであり、低レベル電圧Vl3は好ましくは約−１０Ｖである。高レベル電圧Vh3と低レベル電圧Vl3とはそれぞれ、好ましくは約１Ｈの間維持され、それらの間のデューティ比は約50％である。従って、各方向信号DIRa、DIRBaの周期は約２Ｈであり、各クロック信号CK1、CK1B、CK2の周期と等しい。第１方向信号DIRaと第２方向信号DIRBaとの間の位相差は好ましくは約180゜である。すなわち、二つの方向信号DIRa、DIRBaは互いに他の反転信号である。
【００７８】
信号制御部601はゲート駆動部401の走査方向に応じて各方向信号DIRa、DIRBaをいずれかのクロック信号CK1、CK1B、CK2と同位相に維持する。好ましくは、ゲート駆動部401の走査方向が順方向である場合は図８Ａに示されているように、第１方向信号DIRaが第２クロック信号CK1B及び第３クロック信号CK2と同位相であり、第２方向信号DIRBaが第１クロック信号CK1と同位相である。ゲート駆動部401の走査方向が逆方向である場合は図８Ｂに示されているように、第１方向信号DIRaが第１クロック信号CK1と同位相であり、第２方向信号DIRBaが第２クロック信号CK1B及び第３クロック信号CK2と同位相である。
【００７９】
この例では更に、奇数番目の維持電極線S1、S3、…、S2n−1に接続された信号生成回路710aにおいては、第１方向制御端IP13が第１方向信号DIRaを受け、第２方向制御端IP14が第２方向信号DIRBaを受ける。しかし、偶数番目の維持電極線S2、S4、…、S2nに接続された信号生成回路701aにおいては、第１方向制御端IP13が第２方向信号DIRBaを受け、第２方向制御端IP14が第１方向信号DIRaを受ける。
【００８０】
まず、ゲート駆動部401の走査方向が順方向である場合について説明する。尚、以下の説明では、ｉを１以上２ｎ−１以下の奇数とする。
奇数番目であるｉ番目の信号生成回路710aにおいては、図６に示されているように、第１入力端IP11に対しては（ｉ＋１）番目のゲート信号gi+1が印加され、第２入力端IP12に対しては（ｉ−１）番目のゲート信号gi-1が印加される。尚、第２付加ゲート線Gdaを０番目のゲート線とし、それに対して印加されるゲート信号を０番目のゲート信号g0とする。更に、第１方向制御端IP13に対しては第１方向信号DIRaが印加され、第２方向制御端IP14に対しては第２方向信号DIRBaが印加される。
【００８１】
図８Ａでは、第１方向信号DIRaが第２クロック信号CK1Bと同位相であり、第２方向信号DIRBaが第１クロック信号CK1と同位相である。従って、（ｉ＋１）番目のゲート信号gi+1の電圧がゲートオン電圧Vonに維持される期間の前半T1では、第１方向信号DIRaの電圧は低レベル電圧Vl3に維持され、第２方向信号DIRBaの電圧は高レベル電圧Vh3に維持される。それにより、第６トランジスタTr6は遮断され、第７トランジスタTr7は導通する。その結果、第２入力端IP12を通して（ｉ−１）番目のゲート信号gi-1が第１トランジスタTr1〜第３トランジスタTr3の各制御端子に対して印加される。この時、（ｉ−１）番目のゲート信号gi-1はゲートオフ電圧Voffに維持されているので、三つのトランジスタTr1〜Tr3はいずれも遮断される。こうして、図８Ａに示されている場合では図７Ａに示されている場合とは異なり、信号生成回路710aの出力端OPに対しては、第４トランジスタTr4から伝達される低電圧AVSSのみが印加されるので、ｉ番目の維持信号Vsiの電圧は低レベル電圧V−に更に安定に維持される。
【００８２】
約１Ｈの経過後、つまり、（ｉ＋１）番目のゲート信号gi+1の電圧がゲートオン電圧Vonに維持される期間の後半T2では、第１方向信号DIRaの電圧は低レベル電圧Vl3から高レベル電圧Vh3に上がり、第２方向信号DIRBaの電圧は高レベル電圧Vh3から低レベル電圧Vl3に下がる。それにより、第６トランジスタTr6が導通し、第７トランジスタTR7が遮断される。その結果、第１トランジスタTr1〜第３トランジスタTr3の各制御端子には第１入力端IP11を通して（ｉ＋１）番目のゲート信号gi+1、すなわち、ゲートオン電圧Vonが伝達されるので、三つのトランジスタTr1〜Tr3がいずれも導通する。従って、後半期間T2では、図３及び図４について説明したとおり、ｉ番目の維持信号Vsiの電圧は低レベル電圧V−から高レベル電圧V＋に上がる。
【００８３】
約１Ｈの経過後、後半期間T2が終了し、第１方向信号DIRaの電圧が低レベル電圧Vl3に下がる。それにより、第６トランジスタTr6が遮断される。しかし、第２キャパシタC2の両端電圧によって第５トランジスタTr5が導通状態を維持し、高電圧AVDDが第５トランジスタTR5を通して出力端OPに伝達されるので、ｉ番目の維持信号Vsiの電圧は高レベル電圧V＋に維持される。
【００８４】
偶数番目である（ｉ＋１）番目の信号生成回路710aにおいては、図６に示されているｉ番目の信号生成回路710aとは異なり、第１入力端IP11に対しては（ｉ＋２）番目のゲート信号gi+2が印加され、第２入力端IP12に対してはｉ番目のゲート信号giが印加される。尚、付加ゲート線Gdを（２ｎ＋１）番目のゲート線とし、それに対して印加されるゲート信号を（２ｎ＋１）番目のゲート信号g2n+1とする。更に、図６に示されているｉ番目の信号生成回路710aとは逆に、第１方向制御端IP13に対しては第２方向信号DIRBaが印加され、第２方向制御端IP14には第１方向信号DIRaが印加される。
【００８５】
図８Ａでは、第１方向信号DIRaが第２クロック信号CK1Bと同位相であり、第２方向信号DIRBaが第１クロック信号CK1と同位相である。従って、（ｉ＋２）番目のゲート信号gi+2の電圧がゲートオン電圧Vonに維持される期間の前半T2ではその直前の期間T1とは逆に、第１方向信号DIRaの電圧は高レベル電圧Vh3に維持され、第２方向信号DIRBaは低レベル電圧Vl3に維持される。それにより、ｉ番目の信号生成回路710aと同様に、第６トランジスタTr6は遮断され、トランジスタTr7は導通する。その結果、第２入力端IP12を通してｉ番目のゲート信号giが第１トランジスタTr1〜第３トランジスタTr3の各制御端子に対して印加される。この時、ｉ番目のゲート信号giの電圧がゲートオフ電圧Voffに維持されているので、三つのトランジスタTr1〜Tr3はいずれも遮断される。こうして、図８Ａに示されている場合では図７Ａに示されている場合とは異なり、信号生成回路710aの出力端OPに対しては、第５トランジスタTr5から伝達される高電圧AVDDのみが印加されるので、（ｉ＋１）番目の維持信号Vsi+1の電圧は高レベル電圧V＋に更に安定に維持される。
【００８６】
約１Ｈの経過後、つまり、（ｉ＋２）番目のゲート信号gi+2の電圧がゲートオン電圧Vonに維持される期間の後半T3では、第１方向信号DIRaの電圧は高レベル電圧Vh3から低レベル電圧Vl3に下がり、第２方向信号DIRBaの電圧は低レベル電圧Vl3から高レベル電圧Vh3に上がる。それにより、第６トランジスタTr6が導通し、第７トランジスタTR7が遮断される。その結果、第１トランジスタTr1〜第３トランジスタTr3の各制御端子には第１入力端IP11を通して（ｉ＋２）番目のゲート信号gi+2、すなわち、ゲートオン電圧Vonが伝達されるので、三つのトランジスタTr1〜Tr3がいずれも導通する。従って、後半期間T3では、図３及び図４について説明したとおり、（ｉ＋１）番目の維持信号Vsi+1の電圧は高レベル電圧V＋から低レベル電圧V−に下がる。
【００８７】
約１Ｈの経過後、後半期間T3が終了し、第２方向信号DIRBaが低レベル電圧Vl3に下がる。それにより、第６トランジスタTr6が遮断される。しかし、第１キャパシタC1の両端電圧によって第４トランジスタTr4が導通状態を維持し、低電圧AVSSが第４トランジスタTR4を通して出力端OPに伝達されるので、（ｉ＋１）番目の維持信号Vsi+1の電圧は低レベル電圧V−に維持される。
【００８８】
次に、ゲート駆動部401の走査方向が逆方向である場合について説明する。
図８Ｂに示されているように、各方向信号DIRa、DIRBaの波形は、図８Ａに示されている波形とは上下が反対である。従って、各信号生成回路710aでは第６トランジスタTR6と第７トランジスタTR7とが順方向の場合とは逆の順序で導通する。特に、第２入力端IP12に対してゲートオン電圧Vonが印加される期間の後半、すなわち、ｉ番目の信号生成回路710aにおいては期間T1、（ｉ−１）番目の信号生成回路710aにおいては期間T2では、第７トランジスタTr7が導通するので、第１トランジスタTr1〜第３トランジスタTr3が導通する。それ以後は、図３及び図４について説明したとおり、各維持信号の電圧が、対応するゲート信号の電圧の立ち下がりに同期して変化する。
【００８９】
図７Ａ〜図８Ｂに示されているように、上記のいずれの例でも、ゲート駆動部の走査方向に関わらず、ｉ番目のゲート信号giの電圧が下がるのと同時に、ｉ番目の維持信号Vsiの電圧が変化する。それにより、第１実施形態と同様に、各画素電極の電圧Vpを式(1)に従って階調電圧の範囲より広い範囲で変動させることができる。
【００９０】
図８Ａ及び図８Ｂに示されている例においては図７Ａ及び図７Ｂに示されている例とは異なり、二つの方向信号DIRa、DIRBaはいずれも約１Ｈごとにレベルが反転する交流信号である。従って、各信号生成回路710aでは各トランジスタなどの回路素子が劣化しにくい。それ故、図８Ａ及び図８Ｂに示されている例については、各信号生成回路710aのトランジスタとして、多結晶シリコン薄膜トランジスタだけでなく、非晶質シリコン薄膜トランジスタをも用いることができる。
【００９１】
第２実施形態においては、ゲート駆動部401がゲート線を両方向に走査できる。この場合、順方向の走査では最後の信号生成回路をリセットするためのゲート信号として、逆方向の走査では最初の信号生成回路をリセットするためのゲート信号として、信号制御部600からゲート駆動部401に対して印加される走査開始信号が利用されても良い。その場合は付加ゲート線Gd、Gdaが省略可能である。
【００９２】
≪第３実施形態≫
図９〜図１２を参照しながら、本発明の第３実施形態による液晶表示装置について説明する。図９は、その液晶表示装置のブロック図である。図１０は、その液晶表示装置に含まれる信号生成回路の等価回路図である。図９及び図１０に示されている第３実施形態による液晶表示装置の構成は、図１及び図３に示されている第１実施形態による液晶表示装置の構成とほとんど同様である。従って、それら同様な構成要素の詳細については第１実施形態についての説明を援用する。
【００９３】
第３実施形態による液晶表示装置では第１実施形態による液晶表示装置とは異なり、ゲート駆動部402がゲート線G1〜G2nを両方向に走査する。その点では第３実施形態による液晶表示装置は第２実施形態による液晶表示装置と共通する。但し、図９に示されているように、第３実施形態による液晶表示装置は第２実施形態による液晶表示装置とは異なり、図５に示されているような付加ゲート線Gd、Gdaをいずれも含んでいない。
【００９４】
信号制御部602は、ゲート駆動部402にはゲート制御信号CONT1を出力し、維持信号生成部702には維持制御信号CONT3を出力する。ゲート制御信号CONT1は好ましくは、図１２に示されている四つのゲートクロック信号GCK＿L、GCK＿R、GCKB＿L、GCKB＿Rを更に含む。維持制御信号CONT3は好ましくは、第１クロック信号CK1、第２クロック信号CK1B、及び第３クロック信号CK2に加え、図１２に示されている四つの維持クロック信号CLK＿L、CLK＿R、CLKB＿L、CLKB＿Rを更に含む。信号制御部602は好ましくは、維持クロック信号CLK＿L、CLK＿R、CLKB＿L、CLKB＿Rをゲートクロック信号GCK＿L、GCK＿R、GCKB＿L、GCKB＿Rに基づいて生成する。それらの信号の詳細については後述する。
【００９５】
維持信号生成部702は図１に示されているもの700とは逆に、液晶表示パネルアセンブリ300の左側に設置された第１維持信号生成回路702aが偶数番目の維持電極線S2、S4、…、S2nに接続され、右側に設置された第２維持信号生成回路702bが奇数番目の維持電極線S1、S3、…、S2n−1に接続されている。第２維持信号生成回路702bは更に、図５に示されているもの701bと同様に、第１ゲート線G1にも接続されている。
【００９６】
図１１に、維持信号生成部702のブロック図を示す。図１１に示されているように、維持信号生成部702を構成する二つの維持信号生成回路702a、702bはそれぞれ、信号生成回路710bをｎ個ずつ含む。図１１には示されていないが、各信号生成回路710bに対しては図３に示されているものと同様、第１クロック信号CK1、第２クロック信号CK1B、第３クロック信号CK2、高電圧AVDD、及び低電圧AVSSが印加される。各信号生成回路710bは更に、それらの入力端子とは別の入力端IP21と制御端IP22とを含む。
【００９７】
液晶液晶表示パネルアセンブリ300bの左側に配置された第１維持信号生成回路702aではｎ個の信号生成回路710bの出力端OPが偶数番目の維持電極線S2、S4、…、S2nに一つずつ接続され、それらに対して偶数番目の維持信号Vs2、Vs4、…、Vs2nを印加する。ｎ個の信号生成回路710bの入力端IP21は偶数番目のゲート線G2、G4、…、G2nに一つずつ接続され、それらから偶数番目のゲート信号g2、g4、…、g2nを入力する。各信号生成回路710bは更に制御端IP22を含む。ゲート駆動部402の走査方向が順方向である場合は図１１に示されているように、ｎ個の信号生成回路710bのうち、奇数番目のものでは制御端IP22が第１維持クロック信号CLK_Lを入力し、偶数番目のものでは制御端IP22が第１維持クロック信号の反転信号CLKB_Lを入力する。ゲート駆動部402の走査方向が逆方向である場合は図１１とは異なり、奇数番目のものでは制御端IP22が第２維持クロック信号の反転信号CLKB_Rを入力し、偶数番目のものでは制御端IP22が第２維持クロック信号CLK_Rを入力する。
【００９８】
液晶表示パネルアセンブリ300bの右側に配置された第２維持信号生成回路702bではｎ個の信号生成回路710bの出力端OPが奇数番目の維持電極線S1、S3、…、S2n-1に一つずつ接続され、それらに対して奇数番目の維持信号Vs1、Vs3、…、Vs2n−1を印加する。ｎ個の信号生成回路710bの入力端IP21は奇数番目のゲート線G1、G3、…、G2n-1に一つずつ接続され、それらから奇数番目のゲート信号g1、g3、…、g2n-1を入力する。各信号生成回路710bは更に制御端IP22を含む。ゲート駆動部402の走査方向が順方向である場合は図１１に示されているように、ｎ個の信号生成回路710bのうち、奇数番目のものでは制御端IP22が第２維持クロック信号CLK_Rを入力し、偶数番目のものでは制御端IP22が第２維持クロック信号の反転信号CLKB_Rを入力する。ゲート駆動部402の走査方向が逆方向である場合は図１１とは異なり、奇数番目のものでは制御端IP22が第１維持クロック信号の反転信号CLKB_Lを入力し、偶数番目のものでは制御端IP22が第１維持クロック信号CLK_Lを入力する。
【００９９】
尚、二つの維持信号生成回路702a、702bの配置、それらと維持信号線との接続、及び、それらに対して印加されるべき維持クロック信号CLK_L、CLKB_L、CLK_R、CLKB_Rの種類は、図１１に示されているもの以外にも変更可能である。
【０１００】
ゲートクロック信号GCK＿L、GCK＿R、GCKB＿L、GCKB＿R、及び維持クロック信号CLK＿R、CLK＿L、CLKB＿R、CLKB＿Lの一例を図１２に示す。ゲート駆動部402の走査方向が順方向である場合、図１２に示されている四つのゲートクロック信号GCK＿L、GCK＿R、GCKB＿L、GCKB＿Rは順に、ｉ番目のゲート信号gi、（ｉ＋１）番目のゲート信号gi+1、（ｉ＋２）番目のゲート信号gi+2、及び（ｉ＋３）番目のゲート信号gi+3を生成するタイミングをゲート駆動部402に示す。ここで、整数ｉは４で割って１余る数である。すなわち、ｉ＝１、４、９、…。一方、図１２に示されている四つの維持クロック信号CLK＿R、CLK＿L、CLKB＿R、CLKB＿Lは順に、ｉ番目の維持信号Vsi、（ｉ＋１）番目の維持信号Vsi+1、（ｉ＋２）番目の維持信号Vsi+2、及び（ｉ＋３）番目の維持信号Vsi+3を生成する信号生成回路710bに対して印加される。ゲート駆動部402の走査方向が逆方向である場合、図１２に示されているゲートクロック信号GCK＿L、GCK＿R、GCK＿L、GCK＿Rは順に、（ｉ＋３）番目のゲート信号gi+3、（ｉ＋２）番目のゲート信号gi+2、（ｉ＋１）番目のゲート信号gi+1、及びｉ番目ゲート信号giを生成するタイミングをゲート駆動部402に示す。一方、図１２に示されている維持クロック信号CLK＿R、CLK＿L、CLKB＿R、CLKB＿Lは順に、（ｉ＋３）番目の維持信号Vsi+3、（ｉ＋２）番目の維持信号Vsi+2、（ｉ＋１）番目の維持信号Vsi+1、及びｉ番目の維持信号Vsiを生成する信号生成回路710bに対して印加される。
【０１０１】
図１２に示されているように、四つの維持クロック信号CLK＿R、CLK＿L、CLKB＿R、CLKB＿Lの各波形は、四つのゲートクロック信号GCKB＿R、GCK＿L、GCK＿R、GCKB＿Lの各波形と同様である。すなわち、各維持クロック信号CLK＿R、CLK＿L、CLKB＿R、CLKB＿Lの電圧は高レベル電圧と低レベル電圧との間で周期的に変動する。好ましくは、図１３Ａ及び図１３Ｂに示されている高レベル電圧Vh4は約１５Ｖであり、低レベル電圧Vl4は約−１Ｖである。各維持クロック信号の周期は各ゲートクロック信号の周期と等しく、好ましくは約４Ｈである。各維持クロック信号CLK＿R、CLK＿L、CLKB＿R、CLKB＿Lのパルス幅は約２Ｈであり、デューティ比は約50％である。四つの維持クロック信号は、第２維持クロック信号CLK＿Rとその反転信号CLKB＿Rとの対、及び、第１維持クロック信号CLK＿Lとその反転信号CLKB＿Lとの対から成る。各対の波形は互いに上下が反対である。第２維持クロック信号CLK＿Rは第１維持クロック信号CLK＿Lより１／４周期、好ましくは約１Ｈ、位相が進んでいる。その結果、図１２に示されているように、第２維持クロック信号CLK＿R、第１維持クロック信号CLK＿L、第２維持クロック信号の反転信号CLKB＿R、第１維持クロック信号の反転信号CLKB＿Lの順に、位相が１／４周期ずつ、好ましくは約１Ｈずつ遅れている。更に、第２維持クロック信号CLK＿Rが、第１ゲート駆動回路402aに対して印加される第１ゲートクロック信号GCK＿Lより１／４周期、好ましくは約１Ｈ、位相が進んでいる。
【０１０２】
図１０に示されているように、各信号生成回路710bの構成は、図３に示されている信号生成回路710の構成と同様である。しかし、図３に示されているもの710とは異なり、各信号生成回路710bは、入力端IP21と制御端IP22とに加え、二つのトランジスタTr61、Tr71を更に含む。第６トランジスタTr61の制御端子と入力端子とは入力端IP21に接続され、出力端子はノードNに接続されている。このとき、第６トランジスタTr61はダイオードとして機能する。第７トランジスタTr71の制御端子は制御端IP22に接続され、入力端子は入力端IP21に接続され、出力端子はノードNに接続されている。ノードNは第１トランジスタTr1〜第３トランジスタTr3の各制御端子に接続されている。
【０１０３】
以下、信号生成回路710bの動作について、図１３Ａ及び図１３Ｂを参照しながら説明する。図１３Ａは、ゲート駆動部401の走査方向が順方向である場合に利用される信号のタイミング図であり、図１３Ｂは、逆方向である場合に利用される信号のタイミング図である。
【０１０４】
まず、ゲート駆動部402の走査方向が順方向の場合について説明する。尚、以下の説明ではｉを１以上２ｎ−１以下の奇数であり、かつ４で割ったときに１余る整数とする。
奇数番目であるｉ番目の信号生成回路710bでは、図１３Ａに示されているように、制御端IP22に対して印加されている第２維持クロック信号CLK＿Rの電圧が高レベル電圧Vh4に維持されている期間に、入力端IP21に対して印加されるｉ番目のゲート信号giの電圧がゲートオン電圧Vonに上がる。従って、ゲートオン電圧Vonが既に導通している第７トランジスタTr71を通してノードN、及び第１トランジスタTr1〜第３トランジスタTr3の各制御端子に対して印加されるので、それらのトランジスタTr1〜Tr3がいずれも導通する。更に、第６トランジスタTr61も導通する。
【０１０５】
ｉ番目のゲート信号giの電圧がゲートオン電圧Vonに維持される期間の前半T1では、第１クロック信号CK1の電圧は低レベル電圧Vl1に維持され、第２クロック信号CK1Bの電圧は高レベル電圧Vh1に維持され、第３クロック信号CK2の電圧は高レベル電圧Vh2に維持されている。その結果、前半期間T1ではｉ番目の信号生成回路710bは、図４に示されている期間T2でのｉ番目の信号生成回路710aと全く同様に、出力端OPを通じて高レベル電圧V＋をｉ番目の維持信号Vsiとして出力する。
【０１０６】
約１Ｈの経過後、図１３Ａに示されているように、制御端IP22では第２維持クロック信号CLK＿Rの電圧が高レベル電圧Vh4から低レベル電圧Vl4に下がるので、第７トランジスタTr71が遮断される。しかし、ｉ番目のゲート信号giの電圧がゲートオン電圧Vonに維持される期間では第６トランジスタが導通状態を維持するので、ノードNの電圧VNiがゲートオン電圧Vonに維持される。従って、三つのトランジスタTr1〜Tr3がいずれも導通状態を維持する。一方、その期間の後半T2では、第１クロック信号CK1の電圧は高レベル電圧Vh1に上がり、第２クロック信号CK1Bの電圧は低レベル電圧Vl1に下がり、第３クロック信号CK2の電圧は低レベル電圧Vl2に下がる。従って、その後半期間T2ではｉ番目の信号生成回路710bは、図４に示されている期間T2での（ｉ＋１）番目の信号生成回路710aと全く同様に、ｉ番目の維持信号Vsiの電圧を高レベル電圧V＋から低レベル電圧V−に下げる。
【０１０７】
約１Ｈの経過後、図１３Ａに示されているように、後半期間T2が終了し、入力端IP21ではｉ番目のゲート信号giの電圧がゲートオフ電圧Voffに下がるので、第６トランジスタTr61が遮断される。一方、制御端IP22では第２維持クロック信号CLK＿Rの電圧が低レベル電圧Vl4に維持されているので、第７トランジスタTr71は遮断状態を維持している。従って、後半期間T2に続く約１Ｈの期間T3では、ノードNがフローティング状態になり、その電圧VNiが後半期間T2でのレベルVh5に維持されるので、三つのトランジスタTr1〜Tr3は導通状態を持続する。一方、第１クロック信号CK1の電圧は低レベル電圧Vl1に下がり、第２クロック信号CK1Bの電圧は高レベル電圧Vh1に上がり、第３クロック信号CK2の電圧は高レベル電圧Vh2に上がる。その結果、その期間T3ではｉ番目の信号生成回路710bは再び、図４に示されている期間T2でのｉ番目の信号生成回路710aと全く同様に、ｉ番目の維持信号Vsiの電圧を低レベル電圧V−から高レベル電圧V＋に上げる。
【０１０８】
約１Ｈの経過後、図１３Ａに示されているように、制御端IP22では第２維持クロック信号CLK＿Rの電圧が再び高レベル電圧Vh4に上がるので、第７トランジスタTr71が導通する。それにより、ｉ番目のゲート信号gi、すなわちゲートオフ電圧Voffが第７トランジスタTr71を通してノードN、及び三つのトランジスタTr1〜Tr3の各制御端子に対して印加されるので、各トランジスタTr1〜Tr3が遮断される。一方、第２キャパシタC2に保持された電圧によって第５トランジスタTr5が導通状態を維持している。従って、ｉ番目の維持信号Vsiの電圧は各クロック信号CK1、CK1B、CK2のレベル変化には影響を受けることなく、次のフレームまで高レベル電圧V＋に安定に維持される。
【０１０９】
尚、（ｉ＋２）番目の信号生成回路710bは、制御端IP22に第２維持クロック信号の反転信号CLKB_Rが入力される点を除き、ｉ番目の信号生成回路710bと全く同様に動作する。
【０１１０】
偶数番目である（ｉ＋１）番目の信号生成回路710bでは、図１３Ａに示されているように、制御端IP22に対して印加されている第１維持クロック信号CLK＿Lの電圧が高レベル電圧Vh4に維持されている期間に、入力端IP21に対して印加される（ｉ＋１）番目のゲート信号gi+1の電圧がゲートオン電圧Vonに上がる。従って、ゲートオン電圧Vonが既に導通している第７トランジスタTr71を通してノードN、及び第１トランジスタTr1〜第３トランジスタTr3の各制御端子に対して印加されるので、それらのトランジスタTr1〜Tr3が導通する。更に、第６トランジスタTr61も導通する。
【０１１１】
（ｉ＋１）番目のゲート信号gi+1の電圧がゲートオン電圧Vonに維持される期間の前半T2では、第１クロック信号CK1の電圧は高レベル電圧Vh1に維持され、第２クロック信号CK1Bの電圧は低レベル電圧Vl1に維持され、第３クロック信号CK2の電圧は低レベル電圧Vl2に維持されている。その結果、前半期間T2では（ｉ＋１）番目の信号生成回路710bは、図４に示されている期間T1でのｉ番目の信号生成回路710aと全く同様に、出力端OPを通じて低レベル電圧V−をｉ番目の維持信号Vsi+1として出力する。
【０１１２】
約１Ｈの経過後、図１３Ａに示されているように、制御端IP22では第１維持クロック信号CLK＿Lの電圧が高レベル電圧Vh4から低レベル電圧Vl4に下がるので、第７トランジスタTr71が遮断される。しかし、（ｉ＋１）番目のゲート信号gi+1の電圧がゲートオン電圧Vonに維持される期間T2、T3では第６トランジスタが導通状態を維持するので、ノードNの電圧VNi+1がゲートオン電圧Vonに維持される。従って、三つのトランジスタTr1〜Tr3がいずれも導通状態を維持する。一方、その期間の後半T3では、第１クロック信号CK1の電圧は低レベル電圧Vl1に下がり、第２クロック信号CK1Bの電圧は高レベル電圧Vh1に上がり、第３クロック信号CK2の電圧は高レベル電圧Vh2に上がる。従って、その後半期間T3では（ｉ＋１）番目の信号生成回路710bは、図４に示されている期間T2でのｉ番目の信号生成回路710aと全く同様に、（ｉ＋１）番目の維持信号Vsi+1の電圧を低レベル電圧V−から高レベル電圧V＋に上げる。
【０１１３】
約１Ｈの経過後、図１３Ａに示されているように、後半期間T3が終了し、入力端IP21では（ｉ＋１）番目のゲート信号gi+1の電圧がゲートオフ電圧Voffに下がるので、第６トランジスタTr61が遮断される。一方、制御端IP22では第１維持クロック信号CLK＿Lの電圧が低レベル電圧Vl4に維持されているので、第７トランジスタTr71は遮断状態を維持している。従って、後半期間T3に続く約１Ｈの期間T4では、ノードNがフローティング状態になり、その電圧VNi+1が後半期間T3でのレベルVh5に維持されるので、三つのトランジスタTr1〜Tr3は導通状態を維持する。一方、第１クロック信号CK1の電圧は高レベル電圧Vh1に上がり、第２クロック信号CK1Bの電圧は低レベル電圧Vl1に下がり、第３クロック信号CK2の電圧は低レベル電圧Vl2に下がる。従って、（ｉ＋１）番目の信号生成回路710bは、図４に示されている期間T1でのｉ番目の信号生成回路710aと全く同様に、（ｉ＋１）番目の維持信号Vsi+1の電圧を高レベル電圧V＋から低レベル電圧V−に下げる。
【０１１４】
約１Ｈの経過後、図１３Ａに示されているように、制御端IP22では第１維持クロック信号CLK＿Lの電圧が再び高レベル電圧Vh4に上がるので、第７トランジスタTr71が導通する。それにより、（ｉ＋１）番目のゲート信号gi+1、すなわちゲートオフ電圧Voffが第７トランジスタTr71を通してノードN、及び三つのトランジスタTr1〜Tr3の各制御端子に対して印加されるので、各トランジスタTr1〜Tr3が遮断される。一方、第１キャパシタC1に保持された電圧によって第４トランジスタTr4が導通状態を維持している。従って、（ｉ＋1）番目の維持信号Vsi+1の電圧は各クロック信号CK1、CK1B、CK2のレベル変化には影響を受けることなく、次のフレームまで低レベル電圧V−に安定に維持される。
【０１１５】
尚、（ｉ＋３）番目の信号生成回路710bは、制御端IP22に第１維持クロック信号の反転信号CLKB_Lが入力される点を除き、（ｉ＋１）番目の信号生成回路710bと全く同様に動作する。
【０１１６】
次に、ゲート駆動部402の走査方向が逆方向である場合について説明する。
図１３Ｂには、ｉ番目のゲート信号gi、ｉ番目の維持信号Vsi、それを生成する信号生成回路710bのノードNの電圧VNi、（ｉ−１）番目のゲート信号gi-1、（ｉ−１）番目の維持信号Vsi-1、及び、それを生成する信号生成回路710bのノードNの電圧VNi-1、の波形が示されている。ここで、整数ｉは図１３Ａとは異なり、２以上２ｎ以下の偶数である。図１３Ｂに示されているように、ゲート信号は図１３Ａに示されているそれらとは逆順で電圧がゲートオン電圧Vonに切り換えられている。更に、図１１とは異なり、第１維持クロック信号CLK_Lとその反転信号CLKB_Lとは第２維持信号生成回路702bに入力され、第２維持クロック信号CLK_Rとその反転信号CLKB_Rとは第１維持信号生成回路702aに入力されている。従って、第１維持信号生成回路702aに含まれている各信号生成回路710bは、ゲート駆動部402の走査方向が順方向である場合での第２維持信号生成回路702bに含まれている各信号生成回路710bと全く同様に動作し、第２維持信号生成回路702aに含まれている各信号生成回路710bは、ゲート駆動部402の走査方向が順方向である場合での第１維持信号生成回路702bに含まれている各信号生成回路710bと全く同様に動作する。
【０１１７】
図１３Ａ及び図１３Ｂに示されているように、ゲート駆動部の走査方向に関わらず、ｉ番目のゲート信号giの電圧が下がるのと同時に、ｉ番目の維持信号Vsiの電圧が変化する。それにより、第１実施形態と同様に、各画素電極の電圧Vpを式(1)に従って階調電圧の範囲より広い範囲で変動させることができる。
【０１１８】
尚、第３実施形態においては、図１３Ａ及び図１３Ｂに示されているように、ｉ番目のゲート信号の電圧がゲートオン電圧Vonに維持される期間の前半に、約１Ｈの間、ｉ番目の維持信号の電圧が第３クロック信号CK2の電圧に等しく維持されている。しかし、液晶の応答は十分に遅いので、そのような約１Ｈの間での維持信号の変化は画素電極の電圧変化には影響を与えない。
【０１１９】
第３実施形態では更に、上記のように、維持クロック信号CLK＿L、CKLB＿L、CLK＿R、CLKB＿Rを利用することで、ゲート信号の立ち下がりと同時に変化した維持信号の電圧を、各クロック信号CK1、CK1B、CK2の周期約１Ｈでの変動に関わらず、次のフレームまで更に安定に維持できる。
第３実施形態ではその他に、維持信号生成部702が、通常のゲート線G1〜G2nを通じて伝えられるゲート信号以外には付加的なゲート信号を必要とはしない。従って、第１実施形態や第２実施形態とは異なり、付加ゲート線が不要である。また、第２実施形態とは異なり、ゲート駆動部402の走査方向を維持信号生成部702に知らせる必要がないので、方向信号も不要である。
【０１２０】
≪第４実施形態≫
図１４〜図１７Ｂを参照しながら、本発明の第４実施形態による液晶表示装置について説明する。図１４は、その液晶表示装置のブロック図である。図１５は、図１４に示されている維持信号生成回路に含まれている信号生成回路の等価回路図である。図１４及び図１５に示されている第４実施形態による液晶表示装置の構成は、図１及び図３に示されている第１実施形態による液晶表示装置の構成とほとんど同様である。従って、それら同様な構成要素の詳細については第１実施形態についての説明を援用する。
【０１２１】
第４実施形態による液晶表示装置では第１実施形態による液晶表示装置とは異なり、ゲート駆動部403が２ｎ本のゲート線G1〜G2nを両方向に走査する。更に、第４実施形態による液晶表示装置は、図９に示されている第３実施形態による液晶表示装置と同様に、図５に示されているような付加ゲート線Gd、Gdaをいずれも含んでいない。
【０１２２】
信号制御部603は図５に示されているもの601と同様に、ゲート制御信号CONT1として四種類の異なる走査開始信号をゲート駆動部403に対して印加する。それにより、ゲート駆動部403が順方向の走査を行うときと逆方向の走査を行うときとで、第１ゲート駆動回路401a及び第２ゲート駆動回路401bの各々は異なる走査開始信号を受ける。ゲート制御信号信号CONT1は更に、図１２に示されている四つのゲートクロック信号GCK＿L、GCK＿R、GCKB＿L、GCKB＿Rを含む。
【０１２３】
信号制御部603は維持信号生成部701に対して維持制御信号CONT3aを出力する。維持制御信号CONT3aは好ましくは、第１クロック信号CK1、第２クロック信号CK1B、及び第３クロック信号CK2に加え、図７Ａ及び図７Ｂに示されている二つの方向信号DIR、DIRBを含む。
【０１２４】
維持信号生成部703は図１に示されているもの700と同様、液晶表示パネルアセンブリ300cの両側に第１維持信号生成回路703a及び第２維持信号生成回路703bを含む。液晶表示パネルアセンブリ300cの左側には第１維持信号生成回路703aが第１ゲート駆動回路403aに隣接して配置され、奇数番目の維持電極線S1、S3、…、S2n−1に対して維持信号を印加する。液晶表示パネルアセンブリ300cの右側には第２維持信号生成回路703bが第２ゲート駆動回路403bに隣接して配置され、偶数番目の維持電極線S2、S4、…、S2nに対して維持信号を印加する。しかし、図１に示されている維持信号生成部700とは異なり、第１維持信号生成回路700aは奇数番目のゲート線G1、G3、…、G2n−1に接続され、第２維持信号生成回路700bは偶数番目のゲート線G2、G4、…、G2nに接続されている。
【０１２５】
図１６に、維持信号生成部703のブロック図を示す。図１６に示されているように、各維持信号生成回路703a、703bは信号生成回路710cをｎ個ずつ含む。図１６には示されていないが、各信号生成回路710cに対しては図３に示されているもの710と同様、第１クロック信号CK1、第２クロック信号CK1B、第３クロック信号CK2、高電圧AVDD、及び低電圧AVSSが印加される。各信号生成回路710cは更に、それらの入力端子とは別に、二つの入力端IP31、IP32、及び制御端IP41を含む。
【０１２６】
第１維持信号生成回路703aでは、ｉ番目（ｉ＝１、２、…、ｎ）の信号生成回路710cの出力端OPが（２ｉ−１）番目の維持電極線S2i-1に接続され、それに対して（２ｉ−１）番目の維持信号Vs2i−1を印加する。先頭の、すなわち１番目の信号生成回路710cの第２入力端IP32は、ゲート駆動部403が順方向の走査を行うときに信号制御部603から第１ゲート駆動回路403aに対して印加される第１走査開始信号STV1を受ける。次段以降、すなわちｉ番目（ｉ＝２、３、…、ｎ）の信号生成回路710cの第２入力端IP32は（２ｉ−３）番目のゲート信号g2i-3を受ける。
【０１２７】
第１維持信号生成回路703aでは、ｉ番目（ｉ＝１、２、…、ｎ−１）の信号生成回路710cの第１入力端IP31が（２ｉ＋１）番目のゲート信号g2i+1を受ける。最後段の、すなわちｎ番目の信号生成回路710cの第１入力端IP31は、ゲート駆動部403が逆方向の走査を行うときに信号制御部603から第１ゲート駆動回路403aに対して印加される第２走査開始信号STV2を受ける。尚、最後段の信号生成回路710cの第１入力端IP31には第２走査開始信号STV2とは別の信号を外部から受信させても良い。
【０１２８】
第１維持信号生成回路703aでは、ゲート駆動部402の走査方向が順方向である場合は図１６に示されているように、ｎ個の信号生成回路710cのうち、奇数番目のものでは制御端IP41は第１ゲートクロック信号GCK＿Lを受け、偶数番目のものでは制御端IP41は第１ゲートクロック信号の反転信号GCKB＿Lを受ける。ゲート駆動部402の走査方向が逆方向である場合は図１６とは異なり、ｎ個の信号生成回路710cのうち、奇数番目のものでは制御端IP41は第２ゲートクロック信号の反転信号GCKB＿Rを受け、偶数番目のものでは制御端IP41は第２ゲートクロック信号GCK＿Rを受ける。
【０１２９】
第２維持信号生成回路703bでは、ｉ番目（ｉ＝１、２、…、ｎ）の信号生成回路710cの出力端OPが２ｉ番目の維持電極線S2iに接続され、それに対して２ｉ番目の維持信号Vs2iを印加する。先頭の、すなわち１番目の信号生成回路710cの第２入力端IP32は、ゲート駆動部403が順方向の走査を行うときに信号制御部603から第２ゲート駆動回路403bに対して印加される第３走査開始信号STV3を受ける。次段以降、すなわちｉ番目（ｉ＝２、３、…、ｎ）の信号生成回路710cの第２入力端IP32は（２ｉ−２）番目のゲート信号g2i-2を受ける。
【０１３０】
第２維持信号生成回路703bでは、ｉ番目（ｉ＝１、２、…、ｎ−１）の信号生成回路710cの第１入力端IP31が（２ｉ＋２）番目のゲート信号g2i+2を受ける。最後段の、すなわちｎ番目の信号生成回路710cの第１入力端IP31は、ゲート駆動部403が逆方向の走査を行うときに信号制御部603から第２ゲート駆動回路403bに対して印加される第４走査開始信号STV4を受ける。尚、最後段の信号生成回路710cの第１入力端IP31には第４走査開始信号STV4とは別の信号を外部から受信させても良い。
【０１３１】
第２維持信号生成回路703bでは、ゲート駆動部402の走査方向が順方向である場合は図１６に示されているように、ｎ個の信号生成回路710cのうち、奇数番目のものでは制御端IP41は第２ゲートクロック信号GCK＿Rを受け、偶数番目のものでは制御端IP41は第２ゲートクロック信号の反転信号GCKB＿Rを受ける。ゲート駆動部402の走査方向が逆方向である場合は図１６とは異なり、ｎ個の信号生成回路710cのうち、奇数番目のものでは制御端IP41は第１ゲートクロック信号の反転信号GCKB＿Lを受け、偶数番目のものでは制御端IP41は第１ゲートクロック信号GCK＿Lを受ける。
【０１３２】
図１５に示されているように、各信号生成回路710cの構成は、図３に示されている信号生成回路710の構成と同様である。しかし、図３に示されているもの710とは異なり、入力端IP31、IP32、及び制御端IP41に加え、第８トランジスタTr8〜第１０トランジスタTr10を更に含む。第８トランジスタTr8の制御端子は第１入力端IP31に接続され、入力端子は第１方向信号DIRを受信し、出力端子はノードN1に接続されている。第９トランジスタTr9の制御端子は第２入力端IP32に接続され、入力端子は第２方向信号DIRBを受信し、出力端子はノードN1に接続されている。ノードN1は第１トランジスタTr1〜第３トランジスタTr3の各制御端子に接続されている。第１０トランジスタTr10の制御端子は制御端IP41に接続され、入力端子はゲートオフ電圧Voffを受け、出力端子は第１トランジスタTr1〜第３トランジスタTr3の各制御端子に接続されている。
【０１３３】
このような信号生成回路710cを備えた維持信号生成回路703a、703bの各動作の一例について、図１７Ａを参照しながら説明する。図１７Ａは、ゲート駆動部403の走査方向が順方向である場合に利用される信号のタイミング図である。この例では、ゲート駆動部403の走査方向に応じて各方向信号DIR、DIRBの電圧が一定に維持されている。ゲート駆動部403の走査方向が順方向である場合、好ましくは、第１方向信号DIRの電圧が高レベル電圧Vh3に維持され、第２方向信号DIRBの電圧が低レベル電圧Vl3に維持されている。尚、以下の説明では、ｉを４で割ったときに１余る奇数とする。すなわち、ｉ＝１、４、９、…。その場合、第１ゲートクロック信号GCK＿Lはｉ番目のゲート信号giと同位相であり、第２ゲートクロック信号GCK＿Rは（ｉ＋１）番目のゲート信号gi+1と同位相である。
【０１３４】
奇数番目であるｉ番目の維持電極線Siに接続された第１維持信号生成回路703a内の信号生成回路710c（以下、ｉ番目の信号生成回路710cという。）では、図１７Ａに示されているように、まず、第２入力端IP32で（ｉ−２）番目のゲート信号gi-2（ｉ＝１の場合は第１走査開始信号STV1）の電圧が約２Ｈの間、ゲートオン電圧Vonに維持される。それにより、その期間では第９トランジスタTr9が導通する。一方、第１ゲートクロック信号GCK＿Lは（ｉ−２）番目のゲート信号gi-2とは逆位相であるので、制御端IP41の電圧は低レベル電圧Vl4に維持されている。それにより、その期間では第１０トランジスタTr10が遮断される。従って、第２方向信号DIRBがノードN1を通して三つのトランジスタTr1〜Tr3の各制御端子に対して印加される。ここで、第２方向信号DIRBの電圧は低レベル電圧Vl3に維持されている。それ故、三つのトランジスタTr1〜Tr3はいずれも遮断されるので、出力端OPの電圧、すなわちｉ番目の維持信号Vsiの電圧は元のレベル、図１７Ａでは低レベル電圧V−に維持される。
【０１３５】
続いて、ｉ番目のゲート信号giの電圧が約２Ｈの間、ゲートオン電圧Vonに維持される。一方、第１ゲートクロック信号GCK＿Lはｉ番目のゲート信号giと同位相であるので、制御端IP41の電圧は高レベル電圧Vh4に維持される。それにより、その期間では第１０トランジスタTr10が導通するので、ゲートオフ電圧Voffが三つのトランジスタTr1〜Tr3の各制御端子に対して印加される。従って、三つのトランジスタTr1〜Tr3はいずれも遮断されるので、出力端OPの電圧、すなわちｉ番目の維持信号Vsiの電圧は元のレベル、図１７Ａでは低レベル電圧V−に維持される。
【０１３６】
ｉ番目の信号生成回路710cでは次に、第１入力端IP31で（ｉ＋２）番目のゲート信号gi+2（ｉ＝２ｎ−１の場合は第２走査開始信号STV2）の電圧が約２Ｈの期間T1、T2、ゲートオン電圧Vonに維持される。それにより、その期間T1、T2では第８トランジスタTr8が導通するので、第１方向信号DIRがノードN1を通じて三つのトランジスタTr1〜Tr3の各制御端子に対して印加される。ここで、第１方向信号DIRの電圧は高レベル電圧Vh3に維持されている。一方、第２入力端IP32では（ｉ−２）番目のゲート信号gi-2の電圧はゲートオフ電圧Voffに維持されているので、第９トランジスタTr9は遮断状態を維持する。従って、第２方向信号DIRBはノードN1の電圧VNiには影響を与えない。更に、第１ゲートクロック信号GCK＿Lは（ｉ＋２）番目のゲート信号gi+2とは逆位相であるので、制御端IP41の電圧は低レベル電圧Vl4に維持される。それにより、上記の期間T1、T2では第１０トランジスタTr10が遮断される。従って、その期間T1、T2では三つのトランジスタTr1〜Tr3が導通するので、ｉ番目の信号生成回路710cが、図４に示されている期間T1、T2でのｉ番目の信号生成回路710aと全く同様に動作する。特に前半期間T1から後半期間T2に移行するとき、ｉ番目の維持信号Vsiの電圧を低レベル電圧V−から高レベル電圧V＋に上げる。
【０１３７】
第１ゲートクロック信号GCK＿Lは（ｉ＋２）番目のゲート信号gi+2とは逆位相であるので、図１７Ａに示されているように、（ｉ＋２）番目のゲート信号gi+2の電圧がゲートオン電圧Vonに維持される期間の後半T2が終了した直後から約２Ｈの間、制御端IP41の電圧が高レベル電圧Vh4に維持される。従って、第１０トランジスタTr10が導通するので、ゲートオフ電圧Voffが三つのトランジスタTr1〜Tr3の各制御端子に伝達される。それにより、三つのトランジスタTr1〜Tr3がいずれも遮断されるので、ｉ番目の維持信号Vsiの電圧は、三つのクロック信号CK1、CK1B、CK2のいずれのレベル変化からも影響を受けることなく、次のフレームまで高レベル電圧V＋に維持される。
【０１３８】
尚、（ｉ＋２）番目の信号生成回路710cは、制御端IP41に第１ゲートクロック信号の反転信号GCKB_Lが入力される点を除き、ｉ番目の信号生成回路710cと全く同様に動作する。
【０１３９】
偶数番目である（ｉ＋１）番目の維持電極線Si＋1に接続された第２維持信号生成回路703b内の信号生成回路710c（以下、（ｉ＋１）番目の信号生成回路710cという。）では、まず、第２入力端IP32で（ｉ−１）番目のゲート信号gi-1（ｉ＝１の場合は第３走査開始信号STV3）の電圧が約２Ｈの間、ゲートオン電圧Vonに維持される。それにより、その期間では第９トランジスタTr9が導通するので、第２方向信号DIRBとして低レベル電圧Vl3がノードN1を通して三つのトランジスタTr1〜Tr3の各制御端子に対して印加される。一方、第２ゲートクロック信号GCK＿Rは（ｉ−１）番目のゲート信号gi-1とは逆位相であるので、制御端IP41の電圧が低レベル電圧Vl4に維持される。それにより、その期間では第１０トランジスタTr10が遮断される。従って、三つのトランジスタTr1〜Tr3はいずれも遮断されるので、出力端OPの電圧、すなわち（ｉ＋１）番目の維持信号Vsi+1の電圧は元のレベル、図１７Ａでは高レベル電圧V＋に維持される。
【０１４０】
続いて、（ｉ＋１）番目のゲート信号gi+1の電圧が約２Ｈの間、ゲートオン電圧Vonに維持される。一方、第２ゲートクロック信号GCK＿Rは（ｉ＋１）番目のゲート信号gi+1とは同位相であるので、制御端IP41の電圧が高レベル電圧Vh4に維持される。それにより、その期間では第１０トランジスタTr10が導通するので、ゲートオフ電圧Voffが三つのトランジスタTr1〜Tr3の各制御端子に対して印加される。従って、三つのトランジスタTr1〜Tr3はいずれも遮断されるので、出力端OPの電圧、すなわち（ｉ＋１）番目の維持信号Vsi+1の電圧は元のレベル、図１７Ａでは高レベル電圧V＋に維持される。
【０１４１】
（ｉ＋１）番目の信号生成回路710cでは次に、第１入力端IP31で（ｉ＋３）番目のゲート信号gi+3（ｉ＝２ｎ−１の場合は第４走査開始信号STV4）の電圧が約２Ｈの期間T2、T3、ゲートオン電圧Vonに維持される。それにより、その期間T2、T3では第８トランジスタTr8が導通するので、第１方向信号DIRがノードN1を通じて三つのトランジスタTr1〜Tr3の各制御端子に対して印加される。ここで、第１方向信号DIRの電圧は高レベル電圧Vh3に維持されている。一方、第２入力端IP32では（ｉ＋１）番目のゲート信号gi+1の電圧はゲートオフ電圧Voffに維持されているので、第９トランジスタTr9は遮断状態を維持する。従って、第２方向信号DIRBはノードN1の電圧VNi+1には影響を与えない。更に、第２ゲートクロック信号GCK＿Rは（ｉ＋３）番目のゲート信号gi+3とは逆位相であるので、制御端IP41の電圧は低レベル電圧Vl4に維持される。それにより、上記の期間T2、T3では第１０トランジスタTr10が遮断される。従って、その期間T2、T3では三つのトランジスタTr1〜Tr3が導通するので、（ｉ＋１）番目の信号生成回路710cが第１実施形態による（ｉ＋１）番目の信号生成回路710aと全く同様に動作する。特に前半期間T2から後半期間T3に移行するとき、（ｉ＋１）番目の維持信号Vsi＋1の電圧を高レベル電圧V＋から低レベル電圧V−に下げる。
【０１４２】
第２ゲートクロック信号GCK＿Rは（ｉ＋３）番目のゲート信号gi+3とは逆位相であるので、図１７Ａに示されているように、（ｉ＋３）番目ゲート信号gi+3の電圧がゲートオン電圧Von維持される期間の後半T2が終了した直後から約２Ｈの間、制御端IP41の電圧が高レベル電圧Vh4に維持される。従って、第１０トランジスタTr10が導通するので、ゲートオフ電圧Voffが三つのトランジスタTr1〜Tr3の各制御端子に伝達される。それにより、三つのトランジスタTr1〜Tr3がいずれも遮断されるので、（ｉ＋１）番目の維持信号Vsi+1の電圧は、三つのクロック信号CK1、CK1B、CK2のいずれのレベル変化からも影響を受けることなく、次のフレームまで低レベル電圧V−に維持される。
【０１４３】
尚、（ｉ＋３）番目の信号生成回路710cは、制御端IP41に第２ゲートクロック信号の反転信号GCKB_Rが入力される点を除き、（ｉ＋１）番目の信号生成回路710cと全く同様に動作する。
【０１４４】
ゲート駆動部403の走査方向が逆方向である場合、図１７Ａとは異なり、第１方向信号DIRの電圧は低レベル電圧Vl3に維持され、第２方向信号DIRBの電圧は高レベル電圧Vh3に維持されている。従って、ゲート駆動部403の走査方向が順方向である場合とは異なり、ｉ番目の信号生成回路710cでは、第２入力端IP32に対して印加される（ｉ−２）番目のゲート信号gi-2（ｉ＝１の場合は第１走査開始信号STV1）に同期して三つのトランジスタTr1〜Tr3が導通する。その他の点では、ｉ番目の信号生成回路710cは、ゲート駆動部403の走査方向が順方向である場合と同様に動作する。他の信号生成回路710cも同様である。
【０１４５】
第４実施形態では他の実施形態とは異なり、図１７Ａに示されているように、ｉ番目のゲート信号giの電圧が下がってから約１Ｈの経過後にｉ番目の維持信号Vsiの電圧が変化する。しかし、ｉ番目のゲート信号giの電圧が下がってから次のフレームまでは画素電極がフローティング状態を維持している。従って、他の実施形態と同様に、各画素電極の電圧Vpを式(1)に従って階調電圧の範囲より広い範囲で変動させることができる。
【０１４６】
第４実施形態による液晶表示装置では、各信号生成回路710cを以下のように動作させても良い。但し、上記の動作とは異なり、以下の動作ではフレーム反転のみが実行される。すなわち、各フレームでは各画素に対して同じ極性のデータ電圧が印加される。その場合、各信号生成回路710cは維持信号の電圧を同じ向きに変化させる。
【０１４７】
図１７Ａに示されているように三つのクロック信号CK1、CK1B、CK2の電圧を約１Ｈごとに変化させるのに代え、図１７Ｂに示されているように三つのクロック信号CK1、CK1B、CK2の各電圧を各フレームで一定に維持する。但し、図１７Ａと同様、三つのクロック信号CK1、CK1B、CK2の電圧をフレームごとに切り換える。好ましくは、ゲート駆動部403の走査方向が順方向である場合、第１方向信号DIRの電圧を高レベル電圧Vh3に維持し、第２方向信号DIRBの電圧を低レベル電圧Vl3に維持する。走査方向が逆方向である場合は、各電圧を逆のレベルに設定する。三つのクロック信号CK1、CK1B、CK2以外の他の信号GCK＿L、GCKB＿L、GCK＿R、GCKB＿R、DIR、及びDIRBは、図１７Ａに示されているそれらと同様に変化させる。
【０１４８】
あるフレームで正極性のデータ電圧を各画素PXに対して印加するとき、第１クロック信号CK1の電圧は低レベル電圧Vl1に維持され、第２クロック信号CK1Bの電圧は高レベル電圧Vh1に維持され、第３クロック信号CK2の電圧は高レベル電圧Vh2に維持されている。ｉ番目（ｉ＝１、４、９、…）の信号生成回路の入力端IP31では（ｉ＋２）番目のゲート信号gi+2（ｉ＝２ｎ−１の場合は第２走査開始信号STV2）の電圧がゲートオン電圧Vonに上がるとき、第８トランジスタTr8が導通する。一方、第２入力端IP32では（ｉ−２）番目のゲート信号gi-2（ｉ＝１の場合は第１走査開始信号STV1）の電圧がゲートオフ電圧Voffに維持されているので第９トランジスタTr9が遮断されている。更に、第１ゲートクロック信号GCK＿Lは（ｉ＋２）番目のゲート信号gi+2とは逆位相であるので、制御端IP41の電圧は低レベル電圧Vl4に維持されている。それにより、第１０トランジスタTr10は遮断されている。従って、第１方向信号DIRがノードN1を通じて第１トランジスタTr1〜第３トランジスタTr3の各制御端子に伝達されるので、各トランジスタTr1〜Tr3が導通する。そのとき、第３クロック信号CK2の電圧は高レベル電圧Vh2に維持されているので、ｉ番目の維持信号Vsiの電圧は低レベル電圧V−から高レベル電圧V＋に上がる。
【０１４９】
（ｉ＋２）番目のゲート信号gi+2の電圧がゲートオフ電圧Voffに下がるとき、制御端IP41では第１ゲートクロック信号GCK＿Lの電圧が高レベル電圧Vh4に上がるので、第１０トランジスタTr10が導通する。それにより、ゲートオフ電圧Voffが第１トランジスタTr1〜第３トランジスタTr3の各制御端子に伝達されるので、各トランジスタTr1〜Tr3が遮断される。一方、第２キャパシタC2の両端電圧によって第５トランジスタTr5が導通状態を維持しているので、ｉ番目の維持信号Vsiの電圧は次のフレームまで高レベル電圧V＋に維持される。
他の信号生成回路710cも同様に、各維持信号の電圧を変化させる。
【０１５０】
次のフレームでは負極性のデータ電圧が各画素PXに対して印加される。そのとき、第１クロック信号CK1の電圧は高レベル電圧Vh1に切り換えられ、第２クロック信号CK1Bの電圧は低レベル電圧Vl1に切り換えられ、第３クロック信号CK2の電圧は低レベル電圧Vl2に切り換えられる。ｉ番目（ｉ＝１、４、９、…）の信号生成回路の入力端IP31では正極性のデータ電圧が印加されるときと同様に、（ｉ＋２）番目のゲート信号gi+2の電圧がゲートオン電圧Vonに上がるとき、三つのトランジスタTr1〜Tr3が導通する。そのとき、第３クロック信号CK2の電圧が低レベル電圧Vl2に維持されているので、ｉ番目の維持信号Vsiの電圧は高レベルV＋から低レベルV−に下がる。
【０１５１】
（ｉ＋２）番目のゲート信号gi+2の電圧がゲートオフ電圧Voffに下がるとき、制御端IP41では第１ゲートクロック信号GCK＿Lの電圧が高レベル電圧Vh4に上がるので、上記の場合と同様に、第１トランジスタTr1〜第３トランジスタTr3が遮断される。一方、第１キャパシタC1の両端電圧によって第４トランジスタTr4が導通状態を維持しているので、ｉ番目の維持信号Vsiの電圧は次のフレームまで低レベル電圧V−に維持される。
他の信号生成回路710cも同様に、各維持信号の電圧を変化させる。
【０１５２】
ゲート駆動部403の走査方向が逆方向である場合、順方向である場合とは異なり、ｉ番目の信号生成回路710cでは、第２入力端IP32に対して印加される（ｉ−２）番目のゲート信号に同期して三つのトランジスタTr1〜Tr3が導通する。その他の点では、ｉ番目の信号生成回路710cは、ゲート駆動部403の走査方向が順方向である場合と同様に動作する。他の信号生成回路710cも同様である。
【０１５３】
図１７Ｂに示されている例では他の実施形態と同様に、ｉ番目のゲート信号giの電圧が下がるときにｉ番目の維持信号Vsiの電圧が変化する。従って、他の実施形態と同様に、各画素電極の電圧Vpを式(1)に従って階調電圧の範囲より広い範囲で変動させることができる。
【０１５４】
図１７Ｂに示されている例では更に、上述の他の実施形態とは異なり、ゲート信号の電圧がゲートオン電圧とゲートオフ電圧との間で切り換えられる期間では、三つのクロック信号CK1、CK1B、CK2の電圧を一定に維持できる。従って、三つのクロック信号CK1、CK1B、CK2の変動に関わらず、維持信号の電圧を安定に維持できる。
【０１５５】
以上、本発明の好ましい実施形態について詳細に説明したが、本発明の技術的範囲は上記の実施形態に限定されるわけではない。当業者であれば、特許請求の範囲で定義されている本発明の基本概念を利用し、上記の実施形態を種々に変形し、又は改良できよう。それらの変形及び改良も当然に、本発明の技術的範囲に属すると解されるべきである。
【図面の簡単な説明】
【０１５６】
【図１】本発明の第１実施形態による液晶表示装置のブロック図
【図２】図１に示されている液晶表示装置に含まれる一つの画素の模式図
【図３】図１に示されている維持信号生成回路に含まれる信号生成回路の等価回路図
【図４】図３に示されている信号生成回路で利用される信号のタイミング図
【図５】本発明の第２実施形態による液晶表示装置のブロック図
【図６】図５に示されている維持信号生成回路に含まれる信号生成回路の等価回路図
【図７Ａ】ゲート駆動部が順方向の走査を行うときに、図６に示されている信号生成回路で利用される信号のタイミング図の一例
【図７Ｂ】ゲート駆動部が逆方向の走査を行うときに、図６に示されている信号生成回路で利用される信号のタイミング図の一例
【図８Ａ】ゲート駆動部が順方向の走査を行うときに、図６に示されている信号生成回路で利用される信号のタイミング図の別例
【図８Ｂ】ゲート駆動部が逆方向の走査を行うときに、図６に示されている信号生成回路で利用される信号のタイミング図の別例
【図９】本発明の第３実施形態による液晶表示装置のブロック図
【図１０】図９に示されている維持信号生成回路に含まれる信号生成回路の等価回路図
【図１１】図９に示されている維持信号生成回路の内部での信号生成回路の配置図
【図１２】図９に示されている液晶表示装置で利用されるゲートクロック信号と維持クロック信号との波形図
【図１３Ａ】ゲート駆動部が順方向の走査を行うときに、図１０に示されている信号生成回路で利用される信号のタイミング図
【図１３Ｂ】ゲート駆動部が逆方向の走査を行うときに、図１０に示されている信号生成回路で利用される信号のタイミング図
【図１４】本発明の第４実施形態による液晶表示装置のブロック図
【図１５】図１４に示されている維持信号生成回路に含まれる信号生成回路の等価回路図
【図１６】図１４に示されている維持信号生成回路の内部での信号生成回路の配置図
【図１７Ａ】ゲート駆動部が順方向の走査を行うときに、図１５に示されている信号生成回路で利用される信号のタイミング図の一例
【図１７Ｂ】ゲート駆動部が順方向の走査を行うときに、図１５に示されている信号生成回路で利用される信号のタイミング図の別例
【符号の説明】
【０１５７】
3  液晶層
100  下部表示パネル
200  上部表示パネル
230  カラーフィルタ
270  共通電極
300、300a、300b、300c  液晶表示パネルアセンブリ
400、401、402、403  ゲート駆動部
400a、401a、402a、403a  第１ゲート駆動回路
400b、401b、402b、403b  第２ゲート駆動回路
500  データ駆動部
600、601、602、603  信号制御部
700、701、702、703  維持信号生成部
700a、701a、702a、703a  第１維持信号生成回路
700b、701b、702b、703b  第２維持信号生成回路
710、710a、710b、710c  信号生成回路
800  階調電圧生成部
Tr1〜Tr7、Tr61、Tr71、Tr8〜Tr10  トランジスタ
C1、C2  キャパシタ
PX  画素
G1〜G2n、Gd、Gda  ゲート線
D1〜Dm  データ線
S1〜S2n  維持電極線
Clc  液晶キャパシタ
Cst  ストレージキャパシタ
Q  スイッチング素子
Vcom  共通電圧
CONT1、CONT1a  ゲート制御信号
CONT2  データ制御信号
CONT3、CONT3a、CONT3b  維持制御信号
STV1〜STV4  走査開始信号
Von  ゲートオン電圧
Voff  ゲートオフ電圧
CK1、CK1B、CK2  クロック信号
CLK＿L、CLKB＿L、CLK＿R、CLKB＿R  維持クロック信号
GCK＿L、GCK＿R、GCKB＿L、GCKB＿R  ゲートクロック信号
DIR、DIRB、DIRa、DIRBa  方向信号
【図１】
2008107831.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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