(57)【要約】【課題】高耐圧回路部にも使用できるＰＩＰ容量素子を備えた半導体装置を提供する。【解決手段】多結晶シリコン膜ＰＳ１、酸化シリコン膜、窒化シリコン膜および多結晶シリコン膜ＰＳ２の順で積層して構成された複数のＰＩＰ容量素子Ｃ１、Ｃ２が直列接続して構成されている。ＰＩＰ容量素子Ｃ１、Ｃ２の電極端子Ｅ１を構成する多結晶シリコン膜ＰＳ１は、高耐圧ＭＩＳトランジスタＱＨのゲート電極ＦＧを構成する多結晶シリコン膜ＰＳ１と同一工程で形成され、また、電極端子Ｅ２を構成する多結晶シリコン膜ＰＳ２は、低耐圧ＭＩＳトランジスタＱＬのゲート電極ＳＧを構成する多結晶シリコン膜ＰＳ２と同一工程で形成される。【選択図】図２
2008192923.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面に設けられた絶縁層と、
前記絶縁層上に設けられ、第１多結晶シリコン膜、酸化シリコン膜、窒化シリコン膜および第２多結晶シリコン膜の順で積層して構成された複数の容量素子と、
前記半導体基板の主面に設けられ、前記容量素子を構成する前記第１多結晶シリコン膜と同一工程で形成された前記第１多結晶シリコン膜から構成される第１ゲート電極を備えた第１ＭＩＳトランジスタと、
前記半導体基板の主面に設けられ、前記容量素子を構成する前記第２多結晶シリコン膜と同一工程で形成された前記第２多結晶シリコン膜から構成される第２ゲート電極を備えた第２ＭＩＳトランジスタと、
を有し、
前記複数の容量素子は、それぞれが直列接続されていることを特徴とする半導体装置。
【請求項２】
直列接続された前記複数の容量素子は、合成容量素子を構成し、
前記合成容量素子の一方の端子は、前記窒化シリコン膜側の前記第２多結晶シリコン膜から構成され、
前記合成容量素子の他方の端子は、前記窒化シリコン膜側の前記第２多結晶シリコン膜から構成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
直列接続された前記複数の容量素子は、合成容量素子を構成し、
前記合成容量素子の一方の端子は、前記酸化シリコン膜側の前記第１多結晶シリコン膜から構成され、
前記合成容量素子の他方の端子は、前記窒化シリコン膜側の前記第２多結晶シリコン膜から構成されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
半導体基板の主面に設けられた絶縁層と、
前記絶縁層上に設けられ、第１多結晶シリコン膜、酸化シリコン膜、窒化シリコン膜および第２多結晶シリコン膜の順で積層して構成された容量素子と、
を有し、
前記第１多結晶シリコン膜から構成される前記容量素子の一方の端子は、プラス電圧が印加されることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、多結晶シリコン膜／絶縁膜／多結晶シリコン膜から構成される容量（以下「ＰＩＰ容量」という）素子を備えた半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
同一の半導体基板の主面に形成されたＭＩＳトランジスタ、容量素子および抵抗素子を備えた半導体装置は、自動車分野、電化製品分野などの様々な分野に適用されている。半導体基板の主面に形成される容量素子には、ＭＩＳ（Metal Insulator Semiconductor）容量、ＭＩＭ（Metal Insulator Metal）容量、およびＰＩＰ容量がある。
【０００３】
ＰＩＰ容量は、ＭＩＳ容量およびＭＩＭ容量と比較して極性による容量変化が少ないなど安定した容量である。また、ＰＩＰ容量は、その電極端子を、ＭＩＳトランジスタのゲート電極を構成する多結晶シリコン膜と同一工程で形成された多結晶シリコン膜で構成すれば、工程の増加を抑えて形成することができる。
【０００４】
なお、本発明者らは、発明した結果に基づき、電圧印加した場合を考慮したＰＩＰ容量の耐圧向上の観点で先行技術調査を行った。その結果、特開２００２−２６２７１号公報（特許文献１）が抽出された。特開２００２−２６２７１号公報は、全体として半導体装置の信頼性向上を主題とするものであり、ＰＩＰ容量が記載されているが、耐圧向上したＰＩＰ容量についての記載はない。
【特許文献１】特開２００２−２６２７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者らは、低耐圧ＭＩＳトランジスタ、高耐圧ＭＩＳトランジスタを備えた半導体装置において、その製造工程を活用して少ない工程数で形成するＰＩＰ容量素子について検討を行っている。図９は本発明者らが検討している半導体装置を模式的に示す断面図である。
【０００６】
図９に示すように、ＰＩＰ容量素子Ｃ１０は、絶縁層ＩＬ上に設けられている。この絶縁層ＩＬは、半導体基板Ｓｕｂの主面に設けられ、例えばＬＯＣＯＳ（Local Oxidation of Silicon）技術からなる素子分離領域を構成する。図９では、絶縁層ＩＬによって活性領域が区画されており、その活性領域であって半導体基板Ｓｕｂの主面に低耐圧ＭＩＳトランジスタＱＬが設けられている。なお、図示しないが、素子分離領域によって区画された活性領域には高耐圧ＭＩＳトランジスタなどが設けられている。
【０００７】
絶縁層ＩＬ上に設けられているＰＩＰ容量素子Ｃ１０は、電極端子Ｅ１、酸化シリコン膜ＯＦ、窒化シリコン膜ＮＦおよび電極端子Ｅ２の順で積層して構成されている。電極端子Ｅ１、Ｅ２は導電性の多結晶シリコン膜から構成され、また、酸化シリコン膜ＯＦはＳｉＯ、窒化シリコン膜ＮＦはＳｉＮから構成される。なお、図示しないが電極端子Ｅ２上には、接触抵抗を低減するためにタングステンシリサイド（ＷＳｉ）膜が設けられている。
【０００８】
電極端子Ｅ１を構成する多結晶シリコン膜は、高耐圧ＭＩＳトランジスタのゲート電極を構成する多結晶シリコン膜と同一工程で形成される。一方、電極端子Ｅ２を構成する多結晶シリコン膜は、低耐圧ＭＩＳトランジスタＱＬのゲート電極ＳＧを構成する多結晶シリコン膜と同一工程で形成される。
【０００９】
このように低耐圧ＭＩＳトランジスタＱＬ、高耐圧ＭＩＳトランジスタの製造工程を活用して形成されたＰＩＰ容量素子Ｃ１０では、耐圧が低く、高耐圧回路部に使用できない。また、耐圧が低いために、ＰＩＰ容量素子Ｃ１０の信頼度寿命が低下する場合がある。
【００１０】
本発明の目的は、高耐圧のＰＩＰ容量素子を備えた半導体装置を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明の一実施の形態は、同一の製造工程で形成された複数のＰＩＰ容量素子がそれぞれ直列接続されている。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
この一実施の形態によれば、高耐圧のＰＩＰ容量素子を提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
（実施の形態１）
図１は、本発明の実施の形態１におけるＰＩＰ容量素子Ｃ０を備えた半導体装置を模式的に示す断面図である。なお、図１には、電圧印加する場合の接続も併せて示している。
【００１８】
図１に示すように、ＰＩＰ容量素子Ｃ０は、半導体基板Ｓｕｂの主面に設けられた絶縁層ＩＬ上に設けられている。この絶縁層ＩＬは、例えば素子分離用の絶縁層としてＬＯＣＯＳ技術によって形成された酸化シリコン膜からなる。なお、ＬＯＣＯＳ技術を用いた素子分離用の絶縁層ＩＬではなくも、ＰＩＰ容量素子Ｃ０の絶縁を確保できるのであれば、例えばＣＶＤ法によって堆積した酸化シリコン膜上にＰＩＰ容量素子Ｃ０を設けても良い。
【００１９】
ＰＩＰ容量素子Ｃ０は、下部電極として電極端子Ｅ１と上部電極として電極端子Ｅ２を有しており、その電極間に容量絶縁膜ＩＣとして酸化シリコン膜ＯＦと窒化シリコン膜ＮＦが積層して構成されている。電極端子Ｅ１、Ｅ２は例えばＣＶＤ法を用いて導電性の多結晶シリコン膜からなる。また、電極端子Ｅ１上の酸化シリコン膜ＯＦは例えばＣＶＤ法を用いてＳｉＯからなる。また、酸化シリコン膜ＯＦ上の窒化シリコン膜ＮＦは例えばＣＶＤ法を用いてＳｉＮからなる。このようにＰＩＰ容量素子Ｃ０の構造は、電極端子Ｅ１、酸化シリコン膜ＯＦ、窒化シリコン膜ＮＦおよび電極端子Ｅ２の順で積層されたサンドイッチ構造になっている。
【００２０】
ここで、本発明者らは、電極端子Ｅ１に電圧を印加した場合と、電極端子Ｅ２に電圧を印加した場合では、耐圧差があることを見出した。本実施の形態１におけるＰＩＰ容量素子Ｃ０では、一方の電極端子Ｅ１側へプラス電圧印加した場合、３０Ｖ程度の耐圧であり、他方の電極端子Ｅ２側へプラス電圧印加した場合、２１Ｖ程度の耐圧であった。このような耐圧差が生じる理由としては、プラス電圧が印加される電極端子側の絶縁膜が、酸化シリコン膜ＯＦか窒化シリコン膜ＮＦかの違いがあるものと考えられる。
【００２１】
このことから、多結晶シリコン膜から構成されるＰＩＰ容量素子Ｃ０の電極端子Ｅ１はプラス電圧が印加されることで、電極端子Ｅ２にプラス電圧印加に比較して高耐圧となり、高耐圧回路部に使用することができる。
【００２２】
（実施の形態２）
図２は、本発明の実施の形態２における低耐圧ＭＩＳトランジスタＱＬ、高耐圧ＭＩＳトランジスタＱＨおよびＰＩＰ容量素子Ｃ１、Ｃ２を備えた半導体装置を模式的に示す断面図である。
【００２３】
図２に示すように、ｐ型の単結晶シリコンからなる半導体基板Ｓｕｂの主面には、その表面から深い領域にｎ型半導体領域ＮＩＳＯが形成されている。また、半導体基板Ｓｕｂの主面には、素子分離用の絶縁層ＩＬが形成されており、例えば、低電圧ＭＩＳトランジスタＱＬ、高電圧ＭＩＳトランジスタＱＨなどが形成される領域（活性領域）を区画している。
【００２４】
高耐圧ＭＩＳトランジスタＱＨは、半導体装置の高耐圧回路部に形成され、その活性領域にはｎ型半導体領域ＮＩＳＯが形成されている。ｎ型半導体領域ＮＩＳＯの表面に設けられた一対のｐ−型半導体領域ＳＡ１と、一対のｐ＋型半導体領域ＳＡ２とによって、ソース、ドレインが構成されている。
【００２５】
一対のｐ−型半導体領域ＳＡ１間のｎ型半導体領域ＮＩＳＯ上には、酸化シリコン膜でゲート絶縁膜ＧＩ１が構成され、さらにその上には、導電性の多結晶シリコン膜ＰＳ１でゲート電極ＦＧが構成されている。ゲート電極ＦＧの両側下には酸化シリコン膜からなる絶縁層Ｓ１が設けられている。この絶縁層Ｓ１は、後に説明する絶縁層ＩＬと同工程で形成されたものである。また、高耐圧ＭＩＳトランジスタＱＨに形成された絶縁層Ｓ１は、ゲート長方向におけるゲート電極ＦＧの端部に形成されており、ゲート電極ＦＧと、ソースまたはドレイン領域（半導体領域ＳＡ１およびＳＡ２）との間の耐圧を確保するために形成されている。
【００２６】
また、低電圧ＭＩＳトランジスタＱＬは、半導体装置の低耐圧回路部に形成され、その活性領域にはｐ型ウエルＰＷが形成されている。ｐ型ウエルＰＷの表面に設けられた一対のｎ−型半導体領域ＳＡ３と、一対のｎ＋型半導体領域ＳＡ４とによって、ソース、ドレインが構成されている。
【００２７】
一対のｎ−型半導体領域ＳＡ３間のｐ型ウエルＰＷ上には、酸化シリコン膜でゲート絶縁膜ＧＩ２が構成され、さらにその上には、導電性の多結晶シリコン膜ＰＳ２でゲート電極ＳＧが構成されている。ゲート電極ＳＧの側壁には酸化シリコン膜からなるスペーサＳ２が設けられている。
【００２８】
また、２つのＰＩＰ容量素子Ｃ１、Ｃ２は、絶縁層ＩＬ上に形成されている。ＰＩＰ容量素子Ｃ１、Ｃ２を構成する下部の電極端子Ｅ１は、高耐圧ＭＩＳトランジスタＱＨのゲート電極ＦＧを構成する導電性の多結晶シリコン膜ＰＳ１と同一工程で形成された多結晶シリコン膜ＰＳ１によって構成されている。
【００２９】
この電極端子Ｅ１の上には容量絶縁膜ＩＣを介して上部の電極端子Ｅ２が形成されている。容量絶縁膜ＩＣは、例えば酸化シリコン膜ＯＦと窒化シリコン膜ＮＦとが下層から順に積層して構成されている。上部の電極端子Ｅ２は、低耐圧ＭＩＳトランジスタＱＬのゲート電極ＳＧを構成する導電性の多結晶シリコン膜ＰＳ２と同一工程で形成された多結晶シリコン膜ＰＳ２によって構成されている。なお、図示しないが、電極端子Ｅ２の表面には自己整合シリサイド技術によって形成されたシリサイド膜が設けられている。
【００３０】
図２に示すように、ＰＩＰ容量素子Ｃ１とＰＩＰ容量素子Ｃ２は、それぞれの電極端子Ｅ１、Ｅ２、容量絶縁膜ＩＣが同一工程で形成され、絶縁層ＩＬ上に設けられることとなる。なお、本実施の形態２では、２つのＰＩＰ容量素子の場合を示しているが、２つ以上の複数個を絶縁層上に設けても良い。
【００３１】
低耐圧ＭＩＳトランジスタＱＬ、高耐圧ＭＩＳトランジスタＱＨおよびＰＩＰ容量素子Ｃ１、Ｃ２を覆うように、例えばＣＶＤ法によって形成された窒化シリコン膜からなる絶縁膜ＩＦが形成されている。さらに、低耐圧ＭＩＳトランジスタＱＬ、高耐圧ＭＩＳトランジスタＱＨおよびＰＩＰ容量素子Ｃ１、Ｃ２の上層には、例えばＣＶＤ法によって形成された酸化シリコン膜からなる層間絶縁膜ＬＦ１〜ＬＦ４が形成されている。
【００３２】
層間絶縁膜ＬＦ１および絶縁膜ＩＦには低耐圧ＭＩＳトランジスタＱＬのソース、ドレイン、高耐圧ＭＩＳトランジスタＱＨのソース、ドレイン、およびＰＩＰ容量素子Ｃ１、Ｃ２の電極端子Ｅ１、Ｅ２に達するコンタクトホールが設けられており、それらと電気的に接続されるメタル配線Ｍ１がコンタクトホールおよび層間絶縁膜ＬＦ１上に設けられている。
【００３３】
層間絶縁膜ＬＦ１上にはメタル配線Ｍ１を覆うように層間絶縁膜ＬＦ２が設けられており、その層間絶縁膜ＬＦ２上には表面が平坦化された層間絶縁膜ＬＦ３が設けられている。また、層間絶縁膜ＬＦ３上にはメタル配線Ｍ２がパターニングされて設けられており、メタル配線Ｍ２を覆うように層間絶縁膜ＬＦ３上には層間絶縁膜ＬＦ４が設けられている。
【００３４】
本実施の形態２におけるＰＩＰ容量素子Ｃ１、Ｃ２は図２に示すように、ＰＩＰ容量素子Ｃ１の電極端子Ｅ１とＰＩＰ容量素子Ｃ２の電極端子Ｅ１とがメタル配線Ｍ１を介して電気的に接続されている。すなわち、ＰＩＰ容量素子Ｃ１、Ｃ２は直列接続され、合成容量素子Ｃを構成することとなる。
【００３５】
図３は、本実施の形態２におけるＰＩＰ容量素子Ｃ１とＰＩＰ容量素子Ｃ２とからなる合成容量素子Ｃに電圧が印加される一例を示す説明図である。図３では、合成容量素子Ｃが２つのＰＩＰ容量素子Ｃ１とＰＩＰ容量素子Ｃ２が直列接続されている場合を示す。この合成容量素子Ｃの一方の電極端子は、ＰＩＰ容量素子Ｃ１の電極端子Ｅ２から構成され、合成容量素子Ｃの他方の電極端子は、ＰＩＰ容量素子Ｃ２の電極端子Ｅ２から構成される。すなわち、合成容量素子の一対の電極端子は、窒化シリコンＮＦ側の多結晶シリコン膜から構成される。
【００３６】
前記実施の形態１で説明したように、単体のＰＩＰ容量素子Ｃ０の電極端子Ｅ１にプラス電圧を印加した場合と、電極端子Ｅ２にプラス電圧を印加した場合では、耐圧差があることを本発明者らは見出した。そこで、本実施の形態２では、図３に示すように、耐圧差を補うような直列接続をすることによって、合成容量素子Ｃの一方の電極端子（例えば、図３ではＰＩＰ容量素子Ｃ１の電極端子Ｅ２）にプラス電圧を印加した場合でも、他方の電極端子（ＰＩＰ容量素子Ｃ２の電極端子Ｅ２）にプラス電圧を印加した場合であっても、耐圧差を抑えることができる。
【００３７】
前記実施の形態１におけるＰＩＰ容量素子Ｃ０をＰＩＰ容量素子Ｃ１、Ｃ２に用いた場合、単体では、一方の電極端子Ｅ１側へプラス電圧印加したとき３０Ｖ程度の耐圧であり、他方の電極端子Ｅ２側へプラス電圧印加したとき２１Ｖ程度の耐圧である。しかしながら、合成容量素子Ｃとしてみると、合成容量素子Ｃの一方の電極端子に電圧を印加した場合でも、他方の電極端子に電圧を印加した場合であっても、耐圧は５１Ｖ（３０Ｖ＋２１Ｖ）程度となる。
【００３８】
図３に示すような合成容量素子Ｃのいずれかの電極端子にプラス電圧が印加されるような回路として、本実施の形態２における半導体装置の一部が構成する回路図を図４に示す。図４の回路図は、レギュレータ回路を示すものであり、囲み部Ａが合成容量素子Ｃに対応し、囲み部Ｂが高耐圧ＭＩＳトランジスタＱＨに対応している。
【００３９】
このように容量素子のいずれかの電極端子にプラス電圧が印加されるような回路に、本実施の形態２の合成容量素子Ｃを用いることによって、単体の場合と比較して、高耐圧となり、高耐圧回路部に使用することができる。また、合成容量素子Ｃとして耐圧が向上するので、単体で用いる場合と比較して信頼度寿命を向上することができる。
【００４０】
次に、本実施の形態２の半導体装置の製造方法についてＰＩＰ容量素子Ｃ１、Ｃ２の形成工程を中心に説明する。なお、低耐圧ＭＩＳトランジスタＱＬ、高耐圧ＭＩＳトランジスタＱＨなどは周知の方法で形成することができる。
【００４１】
図５に示すように、半導体基板Ｓｕｂの主面に熱酸化法を用いて形成するＬＯＣＯＳ技術によって、活性領域を区画するように絶縁層ＩＬを形成する。絶縁層ＩＬは素子分離用として形成されるものであるため、その上にＰＩＰ容量素子Ｃ１、Ｃ２を設けることはチップ面内を有効に利用していることとなる。すなわち、ＰＩＰ容量素子Ｃ１、Ｃ２を設けた場合であっても、チップ面積の拡大を抑制することができる。また、この絶縁層ＩＬと同工程で、高耐圧ＭＩＳトランジスタＱＨが形成される領域に、絶縁層Ｓ１を形成する。
【００４２】
続いて、図６に示すように、例えばＣＶＤ法を用いて多結晶シリコン膜ＰＳ１を基板全面に形成した後、フォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、多結晶シリコン膜ＰＳ１からなるＰＩＰ容量素子Ｃ１、Ｃ２の電極端子Ｅ１および高耐圧ＭＩＳトランジスタＱＨのゲート電極ＦＧを形成する。このとき、高耐圧ＭＩＳトランジスタＱＨが形成される領域では、そのゲート長方向において、ゲート電極ＦＧの端部が絶縁層Ｓ１上に配置されるようにパターニングしている。多結晶シリコン膜ＰＳ１は導電性を有するが、形成時に不純物を添加しても良いし、形成した後に不純物を導入しても良い。
【００４３】
続いて、図７に示すように、例えば、フォトレジストで所定の領域をマスクとして、ＣＶＤ法を用いて絶縁層ＩＬから順に酸化シリコン膜ＯＦ、および窒化シリコン膜ＮＦを形成する。次いで、前記フォトレジストを除去した後、例えばＣＶＤ法を用いて多結晶シリコン膜ＰＳ２を基板全面に形成した後、フォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、多結晶シリコン膜ＰＳ２からなるＰＩＰ容量素子Ｃ１、Ｃ２の電極端子Ｅ２および低耐圧ＭＩＳトランジスタＱＬのゲート電極ＳＧを形成する。多結晶シリコン膜ＰＳ２は導電性を有するが、形成時に不純物を添加しても良いし、形成した後に不純物を導入しても良い。次いで、電極端子Ｅ２をマスクとして、エッチング技術を用いてパターニングすることにより、容量絶縁膜ＩＣを構成する窒化シリコン膜ＮＦおよび酸化シリコン膜ＯＦを形成する。
【００４４】
その後、図２に示すように、ＰＩＰ容量素子Ｃ１とＰＩＰ容量素子Ｃ２とを電気的に接続するメタル配線Ｍ１などを形成することによって、半導体装置が略完成する。このように、本実施の形態２における半導体装置は、現状の製造工程を使用して製造できる。このため、プロセス開発が不要となる。
【００４５】
また、本実施の形態２における半導体装置は、絶縁層ＩＬと、複数のＰＩＰ容量素子Ｃ１、Ｃ２と、高耐圧ＭＩＳトランジスタＱＨと、低耐圧ＭＩＳトランジスタＱＬとを有している。ＰＩＰ容量素子Ｃ１、Ｃ２の電極端子Ｅ１を構成する多結晶シリコン膜ＰＳ１は、高耐圧ＭＩＳトランジスタＱＨのゲート電極ＦＧを構成する多結晶シリコン膜ＰＳ１と同一工程で形成され、また、電極端子Ｅ２を構成する多結晶シリコン膜ＰＳ２は、低耐圧ＭＩＳトランジスタＱＬのゲート電極ＳＧを構成する多結晶シリコン膜ＰＳ２と同一工程で形成される。このようなＰＩＰ容量素子Ｃ１、Ｃ２が直列接続されることによって、その合成容量素子Ｃはそれぞれの耐圧より高耐圧となり、高耐圧回路部にも使用できることとなる。
【００４６】
（実施の形態３）
前記実施の形態２では、合成容量素子Ｃの一方の電極端子がＰＩＰ容量素子Ｃ１の電極端子Ｅ２から構成され、合成容量素子Ｃの他方の電極端子がＰＩＰ容量素子Ｃ２の電極端子Ｅ２から構成される場合について説明した。本実施の形態３では、合成容量素子Ｃの一方の電極端子がＰＩＰ容量素子Ｃ１の電極端子Ｅ１から構成され、合成容量素子Ｃの他方の電極端子がＰＩＰ容量素子Ｃ２の電極端子Ｅ２から構成される場合について説明する。
【００４７】
図８は、本実施の形態３におけるＰＩＰ容量素子Ｃ１とＰＩＰ容量素子Ｃ２とからなる合成容量素子Ｃに電圧が印加される一例を示す説明図である。図８では、合成容量素子Ｃが２つのＰＩＰ容量素子Ｃ１とＰＩＰ容量素子Ｃ２が直列接続されている場合を示す。
【００４８】
前記実施の形態１で説明したように、単体のＰＩＰ容量素子Ｃ０の酸化シリコン膜ＯＦ側の電極端子Ｅ１にプラス電圧を印加した場合と、窒化シリコン膜ＮＦ側の電極端子Ｅ２にプラス電圧を印加した場合では、耐圧差があることを本発明者らは見出した。そこで、本実施の形態３では、図８に示すように、直列接続された２つのＰＩＰ容量素子Ｃ１、Ｃ２は、合成容量素子Ｃを構成し、合成容量素子Ｃの一方の端子は、酸化シリコン膜側の多結晶シリコン膜からなる電極端子Ｅ１から構成され、合成容量素子Ｃの他方の端子は、窒化シリコン膜側の多結晶シリコン膜からなる電極端子Ｅ２から構成されることしている。このように、酸化シリコン膜側の電極端子Ｅ１にプラス電圧を印加するように、ＰＩＰ容量素子Ｃ１、Ｃ２を直列接続することによって、その合成容量素子Ｃはそれぞれの耐圧より高耐圧となり、高耐圧回路部にも使用できることとなる。
【００４９】
前記実施の形態１におけるＰＩＰ容量素子Ｃ０をＰＩＰ容量素子Ｃ１、Ｃ２に用いた場合、単体では、一方の電極端子Ｅ１側へプラス電圧印加したとき３０Ｖ程度の耐圧であることから、合成容量素子Ｃとしてみると、耐圧は６０Ｖ（３０Ｖ＋３０Ｖ）程度となる。
【００５０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００５１】
本発明は、半導体装置、特に、ＰＩＰ容量素子を備えたＩＣ（Integrated Circuit）、ＬＳＩ（Large Scale Integration）などの半導体装置に有効である。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施の形態１におけるＰＩＰ容量素子を備えた半導体装置を模式的に示す断面図である。
【図２】本発明の実施の形態２における低耐圧ＭＩＳトランジスタ、高耐圧ＭＩＳトランジスタおよび複数のＰＩＰ容量素子を備えた半導体装置を模式的に示す断面図である。
【図３】図２に示す複数のＰＩＰ容量素子から構成される合成容量素子に電圧が印加される一例を示す説明図である。
【図４】図２に示す半導体装置の一部が構成する回路図である。
【図５】本実施の形態２における製造工程中の半導体装置を模式的に示す断面図である。
【図６】図５に続く製造工程中の半導体装置を模式的に示す断面図である。
【図７】図６に続く製造工程中の半導体装置を模式的に示す断面図である。
【図８】本実施の形態３における合成容量素子に電圧が印加される一例を示す説明図である。
【図９】本発明者らが検討している半導体装置を模式的に示す断面図である。
【符号の説明】
【００５３】
Ｃ  合成容量素子
Ｃ０、Ｃ１、Ｃ２、Ｃ１０  ＰＩＰ容量素子
Ｅ１、Ｅ２  電極端子
ＦＧ  ゲート電極
ＧＩ１、ＧＩ２  ゲート絶縁膜
ＩＣ  容量絶縁膜
ＩＦ  絶縁膜
ＩＬ  絶縁層
ＬＦ１、ＬＦ２、ＬＦ３、ＬＦ４  層間絶縁膜
Ｍ１、Ｍ２  メタル配線
ＮＦ  窒化シリコン膜
ＮＩＳＯ  ｎ型半導体領域
ＯＦ  酸化シリコン膜
ＰＳ１、ＰＳ２  多結晶シリコン膜
ＰＷ  ｐ型ウエル
ＱＨ  高耐圧ＭＩＳトランジスタ
ＱＬ  低耐圧ＭＩＳトランジスタ
Ｓ１  絶縁層
Ｓ２  スペーサ
ＳＡ１、ＳＡ２、ＳＡ３、ＳＡ４  半導体領域
ＳＧ  ゲート電極
Ｓｕｂ  半導体基板
【図１】
2008192923.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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