(57)【要約】【課題】  入力電圧から出力電圧への電圧変換経路にローパスフィルタを備える構成により、入力電圧の過渡的な変動が抑制され安定した定電圧を出力することが可能な定電圧回路、定電圧供給システム、および定電圧供給方法を提供すること【解決手段】  ＰＭＯＳトランジスタＭ１のゲート端子に入力される入力電圧信号ＶＩＮは、定電流源ＩＳによりＰＭＯＳトランジスタＭ１のソース端子を介して流されるバイアス電流Ｉ１に応じて、ソース端子においてＰＭＯＳトランジスタＭ１のゲート・ソース間電圧でレベルシフトされた電圧値に変換される。変換された電圧は、容量素子Ｃ１を経てソースフォロア回路から出力される。入力電圧信号ＶＩＮからソースフォロア回路に至る信号経路には、ＰＭＯＳトランジスタＭ１のインピーダンスと容量素子Ｃ１とによりローパスフィルタが構成される。【選択図】  図１
2008276696.tif 000002
【特許請求の範囲】
【請求項１】
ベース端子またはゲート端子に入力電圧信号が入力される入力トランジスタと、
前記入力トランジスタのエミッタ端子またはソース端子に対してバイアス電流を流す定電流源と、
前記入力トランジスタと前記定電流源とを接続する経路に一端が接続される容量素子と、
前記容量素子の一端に生成される電圧信号を入力とするエミッタまたはソースフォロア回路とを備えることを特徴とする定電圧回路。
【請求項２】
前記容量素子の他端は、電源電圧または接地電圧に接続されることを特徴とする請求項１に記載の定電圧回路。
【請求項３】
前記入力トランジスタと前記定電流源とを接続する経路であって前記入力トランジスタから前記容量素子に至る経路に、少なくとも一つのダイオードを備えることを特徴とする請求項１または２に記載の定電圧回路。
【請求項４】
前記ダイオードは、ダイオード接続されたトランジスタであることを特徴とする請求項３に記載の定電圧回路。
【請求項５】
バンドギャップリファレンス回路を備え、
前記入力電圧信号は、前記バンドギャップリファレンス回路から出力されることを特徴とする請求項２乃至４の少なくとも何れか１項に記載の定電圧回路。
【請求項６】
後段回路に対して所定電圧を供給する定電圧供給システムであって、
入力電圧信号を供給する電圧供給部と、
ベース端子またはゲート端子に前記入力電圧信号が入力される入力トランジスタと、
前記入力トランジスタのエミッタ端子またはソース端子に対してバイアス電流を流す定電流源と、
前記入力トランジスタと前記定電流源とを接続する経路に一端が接続される容量素子と、
前記容量素子の一端に生成される電圧信号を入力とし、前記後段回路に定電圧を供給するエミッタまたはソースフォロア回路とを備えることを特徴とする定電圧供給システム。
【請求項７】
入力電圧信号を入力トランジスタのベース端子またはゲート端子に入力するステップと、
前記入力トランジスタのエミッタ端子またはソース端子に対してバイアス電流を流すステップと、
前記バイアス電流により、前記入力電圧信号を前記入力トランジスタの導通制御電圧に応じてレベル変換するステップと、
前記レベル変換のステップにおいて、信号経路にローパスフィルタ特性を付与するステップとを有することを特徴とする定電圧供給方法。
【請求項８】
前記導通制御電圧は、ＭＯＳトランジスタにおいてドレイン電流が流れる際のゲート・ソース間電圧、バイポーラトランジスタにおいてコレクタ電流が流れる際のベース・エミッタ間電圧、およびダイオードの順方向電圧を含むことを特徴とする請求項７に記載の定電圧供給方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、定電圧の出力に関するものであり、特に、入力電圧の変動に伴う過渡的な電圧変動が抑制された定電圧回路、定電圧供給システム、および定電圧供給方法に関するものである。
【背景技術】
【０００２】
集積回路技術の発展に伴い、ＳＯＣなどに代表され多数の機能を１チップに搭載する高集積な集積回路では、素子の微細化が進み素子耐圧の制限から印加電圧の低電圧化が図られてきている。耐圧の制限から電圧値の過渡的なオーバーシュートがないことが求められている。更に、高速動作を確保するため安定した電圧値であることも要求されている。こうした印加電圧は、外部より供給される外部供給電圧を安定した定電圧値を有する内部電圧に変換して供給することが一般的である。
【０００３】
外部供給電圧を内部電圧に変換する電圧変換回路として従来より提案されている回路例は、バンドギャップリファレンス回路を利用する回路である。バンドギャップリファレンス回路は、トランジスタの面積比（ＭＯＳトランジスタでは、チャネル幅（Ｗ）／チャネル長（Ｌ））に応じた電圧を所定抵抗値の抵抗素子に印加することにより電流を決定し、外部供給電圧を電源電圧として、容易に高精度の内部電圧が得られるものである。
【０００４】
図３に具体例を示す。ＭＯＳトランジスタを使用した場合を例示する。カレントミラー回路構成の一対のＭＯＳトランジスタＱ２、Ｑ４に同等の電流を流すカレントミラー回路Ｑ１、Ｑ３と、目標電流となるように帰還をかける帰還回路であるＭＯＳトランジスタＱ６とを備えている。ＭＯＳトランジスタＱ６のゲート・ドレイン端子間には発振対策として容量素子ＣＣが備えられている。
【０００５】
尚、上記の関連技術として非特許文献１が開示されている。
【０００６】
【非特許文献１】フィリップ  アレン（Phillip E. Allen）、ドゥグラス  ホルバーグ（Douglas R. Holberg）著、「ＣＭＯＳ  アナログ  サーキット  デザイン（CMOS ANALOG Circuit Design）」（米国）、第２版、オックスフォード  ユニバーシティ  プレス（Oxford UNIVERSITY PRESS）、２００２年、ｐ．４２５
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記背景技術の回路例であるバンドギャップリファレンス回路を使用した電圧変換回路では、出力電圧の精度を確保することは可能である。
【０００８】
しかしながら、バンドギャップリファレンス回路に入力される外部供給電圧（電源電圧）が急変動すると、発振対策として備えられているＭＯＳトランジスタＱ６のゲート・ドレイン端子間に接続されている容量素子ＣＣが充放電されて、端子間電圧が電源電圧に応じた電圧値に収斂するまでに所定の時間を必要とする。この間、回路状態は不安定となり出力電圧に過電圧が生じる場合がある。過電圧の発生は、後段回路の耐圧によっては素子の絶縁破壊を招来するおそれがあり、素子信頼性の観点からも問題である。特に、近年の高集積な集積回路において、バイアス電流が小さな電流値に設定されて構成されている場合、容量素子ＣＣへの充放電が回路動作を支配するため、顕著に過電圧が発生してしまうことが考えられ問題である。
【０００９】
本発明は前記背景技術に鑑みなされたものであり、入力電圧から出力電圧への電圧変換経路にローパスフィルタ回路を備える構成とすることにより、入力電圧の変動に伴う過渡的な電圧変動が抑制され、安定した定電圧を出力することが可能な定電圧回路、定電圧供給システム、および定電圧供給方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
前記目的を達成するために、本発明に係る定電圧回路は、ベース端子またはゲート端子に入力電圧信号が入力される入力トランジスタと、入力トランジスタのエミッタ端子またはソース端子に対してバイアス電流を流す定電流源と、入力トランジスタと定電流源とを接続する経路に一端が接続される容量素子と、容量素子の一端に生成される電圧信号を入力とするエミッタまたはソースフォロア回路とを備えることを特徴とする。
【００１１】
また、本発明に係る定電圧供給システムは、後段回路に対して所定電圧を供給する定電圧供給システムであって、入力電圧信号を供給する電圧供給部と、ベース端子またはゲート端子に入力電圧信号が入力される入力トランジスタと、入力トランジスタのエミッタ端子またはソース端子に対してバイアス電流を流す定電流源と、入力トランジスタと定電流源とを接続する経路に一端が接続される容量素子と、容量素子の一端に生成される電圧信号を入力とし、後段回路に定電圧を供給するエミッタまたはソースフォロア回路とを備えることを特徴とする。
【００１２】
本発明に係る定電圧回路、および定電圧供給システムでは、入力トランジスタのベース端子またはゲート端子に入力される入力電圧信号は、定電流源により入力トランジスタのエミッタ端子またはソース端子を介して流されるバイアス電流に応じて、エミッタ端子またはソース端子においてトランジスタ素子の導通制御電圧でレベルシフトされた電圧値に変換される。ここで、導通制御電圧とは、ＭＯＳトランジスタにおいてはドレイン電流が流れる際のゲート・ソース間電圧であり、バイポーラトランジスタにおいてはコレクタ電流が流れる際のベース・エミッタ間電圧であり、ダイオードの場合は順方向電圧である。変換された電圧は、容量素子を経てエミッタまたはソースフォロア回路から出力される。
【００１３】
入力電圧信号からエミッタまたはソースフォロア回路に至る信号経路には、入力トランジスタのインピーダンスと容量素子とによりローパスフィルタが構成される。
【００１４】
入力トランジスタが、ＰＮＰバイポーラトランジスタやＰＭＯＳトランジスタのようにＰ型のトランジスタである場合には、定電流源から入力トランジスタのエミッタ端子またはソース端子にバイアス電流が流入する。この場合、エミッタまたはソースフォロア回路には入力電圧信号に導通制御電圧が加算された電圧信号が入力される。入力電圧信号が過大電圧値に変動する場合にインピーダンス値が高くなり、ローパスフィルタによるフィルタ効果が顕著に奏されて出力電圧のオーバーシュートを防止することができる。
【００１５】
また、入力トランジスタが、ＮＰＮバイポーラトランジスタやＮＭＯＳトランジスタのようにＮ型のトランジスタである場合には、定電流源に向かって入力トランジスタのエミッタ端子またはソース端子からバイアス電流が流出する。この場合、エミッタまたはソースフォロア回路には入力電圧信号から導通制御電圧が減算された電圧信号が入力される。入力電圧信号が過小電圧値に変動する場合にインピーダンス値が高くなり、ローパスフィルタによるフィルタ効果が顕著に奏されて出力電圧のアンダーシュートを防止することができる。
【００１６】
入力電圧信号を入力トランジスタの導通制御電圧でレベル変換して出力電圧を得る回路構成において、エミッタまたはソースフォロア回路の入力に容量素子といった簡単な回路素子を追加することで、入力電圧信号の信号伝播経路にローパスフィルタを挿入すること
ができる。入力電圧信号の過渡的な電圧変動を抑制して出力電圧を定電圧に維持することができる。
【００１７】
また、本発明に係る定電圧供給方法は、入力電圧信号を入力トランジスタのベース端子またはゲート端子に入力するステップと、入力トランジスタのエミッタ端子またはソース端子に対してバイアス電流を流すステップと、バイアス電流により、入力電圧信号を入力トランジスタの導通制御電圧に応じてレベル変換するステップと、レベル変換のステップにおいて、信号経路にローパスフィルタ特性を付与するステップとを有することを特徴とする。
【００１８】
本発明に係る定電圧供給方法では、入力トランジスタのベース端子またはゲート端子に入力電圧信号が入力される。入力トランジスタのエミッタ端子またはソース端子にはバイアス電流が流される。このバイアス電流により、入力電圧信号は入力トランジスタの導通制御電圧に応じてレベル変換される。この時、信号経路にはローパスフィルタ特性が付与される。
【００１９】
これにより、入力電圧信号からエミッタまたはソースフォロア回路に至る信号経路には、入力トランジスタのインピーダンスと容量素子のキャパシタンスとによりローパスフィルタが構成される。急激な入力電圧信号の変動をフィルタリングして、出力電圧を安定した定電圧とすることができる。
【００２０】
入力トランジスタが、ＰＮＰバイポーラトランジスタやＰＭＯＳトランジスタのようにＰ型のトランジスタである場合には、定電流源から入力トランジスタのエミッタ端子またはソース端子にバイアス電流が流入する。この場合、エミッタまたはソースフォロア回路には入力電圧信号に導通制御電圧が加算された電圧信号が入力される。入力電圧信号が過大電圧値に変動する場合にインピーダンス値が高くなり、フィルタ効果が顕著に奏されて出力電圧のオーバーシュートを防止することができる。
【００２１】
また、入力トランジスタが、ＮＰＮバイポーラトランジスタやＮＭＯＳトランジスタのようにＮ型のトランジスタである場合には、定電流源に向かって入力トランジスタのエミッタ端子またはソース端子からバイアス電流が流出する。この場合、エミッタまたはソースフォロア回路には入力電圧信号から導通制御電圧が減算された電圧信号が入力される。入力電圧信号が過小電圧値に変動する場合にインピーダンス値が高くなり、フィルタ効果が顕著に奏されて出力電圧のアンダーシュートを防止することができる。
【発明の効果】
【００２２】
本発明によれば、入力電圧から出力電圧への電圧変換経路にフィルタ効果を奏する構成とすることにより、入力電圧の変動に伴う過渡的な電圧変動が抑制され、安定した定電圧を出力することが可能な定電圧回路、定電圧供給システム、および定電圧供給方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の定電圧回路、定電圧供給システム、および定電圧供給方法について具体化した実施形態を図１および図２に基づき図面を参照しつつ詳細に説明する。以下の説明では、トランジスタおよびダイオードとしてＭＯＳトランジスタを使用して構成する場合を例示している。
【００２４】
図１は本発明の原理図である。電圧変換部１は入力端子Ａおよび出力端子ＶＯＵＴを備えている。入力端子Ａは電圧供給部ＶＩＮが接続され、入力電圧信号ＶＩＮが入力される。出力端子ＶＯＵＴは後段回路２が接続される。
【００２５】
電圧変換部１の構成について説明する。入力端子Ａにゲート端子が接続されるＰＭＯＳトランジスタＭ１は、ドレイン端子が接地電圧ＧＮＤに接続されると共に、ソース端子と定電流源ＩＳの一端との間を電流経路が形成される。ここで、定電流源ＩＳの他端は電源電圧ＶＤＤに接続される。
【００２６】
また、定電流源ＩＳの一端は、ソースフォロア回路を構成するＮＭＯＳトランジスタＭ２のゲート端子が接続されると共に、接地電圧ＧＮＤとの間に容量素子Ｃ１が接続される。図１中のＸ点が接続点である。ＮＭＯＳトランジスタＭ２のドレイン端子は電源電圧ＶＤＤに接続され、ソース端子が出力端子ＶＯＵＴに接続される。また、出力端子ＶＯＵＴと接地電圧ＧＮＤとの間に容量素子Ｃ２が接続される。
【００２７】
ＰＭＯＳトランジスタＭ１と接続点Ｘとの間は、直結される場合の他、ダイオード部Ｄが挿入される場合も考えられる。ダイオード部ＤはダイオードＤ１〜Ｄｎが多段に直列接続される構成である。個々のダイオードＤ１〜Ｄｎは、ドレイン端子とゲート端子とが接続されたＮＭＯＳトランジスタで構成されている。
【００２８】
入力端子Ａに入力された入力電圧信号ＶＩＮは、定電流源ＩＳにより流されるバイアス電流Ｉ１がＰＭＯＳトランジスタＭ１のソース端子に流入することにより、ＰＭＯＳトランジスタＭ１のゲート・ソース端子間電圧ＶＧＳが加算されレベル変換されてソース端子に出力される。更に、ダイオード部Ｄが備えられている場合には、ダイオードの段数に応じて順方向電圧が加算されレベル変換されて、接続点Ｘに電圧レベルがシフトアップされた電圧が出力される。図１では、ダイオードとしてダイオード接続されたＮＭＯＳトランジスタを使用しているので、ダイオードの順方向電圧はＮＭＯＳトランジスタのゲート・ソース端子間電圧ＶＧＳとなる。ｎ段のダイオードがある場合、ＰＭＯＳトランジスタＭ１と合わせて、接続点Ｘの電圧信号ＶＸは、
ＶＸ＝ＶＩＮ＋（ｎ＋１）・ＶＧＳ
となる。
【００２９】
接続点の電圧信号ＶＸは、ＮＭＯＳトランジスタＭ２のゲート端子に入力される。ＮＭＯＳトランジスタＭ２はソースフォロア回路を構成しているので、ソース端子に接続されている出力端子ＶＯＵＴに出力される出力電圧ＶＯＵＴは、
ＶＯＵＴ＝ＶＩＮ＋ｎ・ＶＧＳ
となる。
【００３０】
ここで、電圧供給部ＶＩＮから出力される入力電圧信号ＶＩＮが、過渡的に上昇した場合の出力電圧ＶＯＵＴへの影響を考える。
【００３１】
入力電圧信号ＶＩＮの上昇により、ＰＭＯＳトランジスタＭ１はカットオフ状態に近づく方向にバイアスされる。すなわち、ＭＯＳトランジスタのゲート・ソース間電圧ＶＧＳに対するドレイン電流ＩＤの二乗特性に従えば、ゲート・ソース間電圧が減少することに伴い、ドレイン電流ＩＤが減少して電流が流れにくくなると共に、ゲート・ソース間電圧ＶＧＳに対するドレイン電流のインピーダンス（ΔＶＧＳ／ΔＩＤ）は増大する。また、ダイオード部Ｄを構成するダイオードＤ１〜ＤｎについてもＭＯＳトランジスタの二乗特性は同様に当てはまるので、ダイオードＤ１〜Ｄｎにおいても順方向電流が減少すると共にインピーダンスが増大する。
【００３２】
ダイオード部ＤからＰＭＯＳトランジスタＭ１を介して流れる電流が制限されるため、定電流源ＩＳから出力されるバイアス電流Ｉ１の残りは容量素子Ｃ１に流れ、容量素子Ｃ１が充電される。入力電圧信号ＶＩＮの過渡上昇時間、バイアス電流Ｉ１の電流値、およ
び容量素子Ｃ１のキャパシタンス値の関係を選択すれば、接続点Ｘにおける電圧信号ＶＸの電圧上昇を僅少なレベルに抑制することができる。
【００３３】
これは、入力端子Ａから接続点Ｘに至る電圧信号の伝播経路に、ローパスフィルタが備えられると考えることもできる。ＮＭＯＳトランジスタＭ１、および各ダイオードＤ１〜Ｄｎのインピーダンスと容量素子Ｃ１とが直列に接続された構成になっているからである。これにより、入力端子Ａに入力される入力電圧信号ＶＩＮの過渡的な上昇に対して、ローパスフィルタにより急峻な変動の伝播が遮断されるのである。
【００３４】
例えば、高集積な集積回路において省電力の要請からバイアス電流Ｉ１が１０ｎＡに制限されているとして、入力電圧信号ＶＩＮの過渡上昇時間が１０μｓｅｃである場合に、容量素子Ｃ１のキャパシタンス値を１ｐＦとしてやれば、接続点Ｘの電圧信号ＶＸとの関係であるｔ＝Ｃ１・ΔＶＸ／Ｉ１の式から、
ΔＶＸ＝ｔ・Ｉ１／Ｃ１＝１０（μｓｅｃ）・１０（ｎＡ）／１（ｐＦ）＝０．１Ｖ
となる。１０μｓｅｃの入力電圧信号ＶＩＮの過渡上昇時間において、接続点Ｘの電圧信号Ｘの変動幅（ΔＶＸ）は、０．１Ｖ程度に抑えることができる。すなわち、出力電圧ＶＯＵＴの変動幅を０．１Ｖ程度に押させることができる。
【００３５】
これにより、入力電圧信号ＶＩＮの過渡的な電圧上昇の出力電圧ＶＯＵＴへの伝播を抑制するために必要とされる容量素子Ｃ１のキャパシタンス値は、入力電圧信号ＶＩＮの過渡上昇時間およびバイアス電流Ｉ１に応じて、ピコファラッド（ｐＦ）程度の微少な容量値で充分であることがわかる。特に、高集積な集積回路において低消費電流の要請からバイアス電流Ｉ１が小さな電流値に設定されている場合には、容量素子Ｃ１のキャパシタンス値を小さなものとすることができ、集積回路において特別な配置領域を設けることなく容量素子Ｃ１を追加することができる。
【００３６】
ＰＭＯＳトランジスタＭ１を備えて入力電圧信号ＶＩＮをレベル変換しながら出力する定電圧回路において、僅少なサイズの容量素子Ｃ１を備えることにより、ＰＭＯＳトランジスタのインピーダンスと共にローパスフィルタを構成することができ、入力電圧信号ＶＩＮの過渡的な電圧上昇を遮断して出力電圧ＶＯＵＴの変動を抑制することができる。
【００３７】
この場合、ＰＭＯＳトランジスタＭ１と接続点Ｘとの間にダイオード部Ｄを備えてやれば、入力端子Ａと接続点Ｘとの間のインピーダンスを更に大きくすることができ、ローパスフィルタ特性を更に強化して、出力電圧ＶＯＵＴの変動を抑制することができる。
【００３８】
ここで、出力端子ＶＯＵＴと接地電圧ＧＮＤとの間に接続される容量素子Ｃ２は、入力電圧信号ＶＩＮが過渡的に電圧減少する場合に有効である。この場合、ＰＭＯＳトランジスタＭ１はカットオフ状態に近づくことはなく、ＰＭＯＳトランジスタＭ１と容量素子Ｃ１とで構成されるローパスフィルタは機能しないところ、容量素子Ｃ２があれば、出力電圧ＶＯＵＴを所定電圧値に維持することができるからである。
【００３９】
尚、電圧変換部１、または電圧変換部１および電圧供給部ＶＩＮが、本願の定電圧回路に相当する。また、電圧変換部１および電圧供給部ＶＩＮが、本願の定電圧供給システムに相当する。
【００４０】
図１の原理図では、入力電圧信号ＶＩＮにＰＭＯＳトランジスタＭ１のゲート・ソース端子間電圧ＶＧＳを加算する場合を例示し、入力電圧信号ＶＩＮの過渡的な電圧上昇の際にも出力電圧ＶＯＵＴが定電圧を維持する場合について説明した。
【００４１】
しかしながら、本願はこれに限定されるものではなく、入力電圧信号ＶＩＮからＭＯＳ
トランジスタのゲート・ソース端子間電圧ＶＧＳを減算して、入力電圧信号ＶＩＮの過渡的な電圧減少の際にも出力電圧ＶＯＵＴが定電圧を維持する構成とすることもできる。
【００４２】
ＰＭＯＳトランジスタＭ１に代えてＮＭＯＳトランジスタを使用し、定電流源ＩＳに代えてＮＭＯＳトランジスタのソース端子からバイアス電流を流出するように定電流源を接続することで、接続点Ｘにおける電圧信号ＶＸを入力電圧信号ＶＩＮに対してＶＧＳが減算された電圧値とすることができる。
【００４３】
図２は実施形態の回路図である。図１の原理図に対応する部分には原理図と同じ符号を付してあり、構成についての更なる説明は省略する。実施形態では、図１の原理図においてダイオード部Ｄがない場合を例示している。図２の実施形態では、電圧供給部ＶＩＮとしてバンドギャップリファレンス回路を使用している。
【００４４】
バンドギャップリファレンス回路ＶＩＮは、図３の背景技術に示されているバンドギャップリファレンス回路と同様な回路構成である。
【００４５】
カレントミラー回路構成の一対のＮＭＯＳトランジスタＱ２、Ｑ４に、同等の電流を流すカレントミラー回路を構成するＰＭＯＳトランジスタＱ１、Ｑ３が接続されている。また、この電流値が目標電流となるように、ＰＭＯＳトランジスタＱ５を介して帰還をかける帰還回路を構成するＮＭＯＳトランジスタＱ６を備えている。ＰＭＯＳトランジスタＱ５は、ＰＭＯＳトランジスタＱ１、Ｑ３と共にカレントミラー回路を構成している。ＮＭＯＳトランジスタＱ６のゲート・ドレイン端子間には発振対策として容量素子ＣＣが備えられている。ＰＭＯＳトランジスタＱ１、Ｑ３で構成されるカレントミラー回路は、更にＰＭＯＳトランジスタＱ７を含む。ＰＭＯＳトランジスタＱ７は、抵抗素子Ｒ２およびダイオード接続されたＮＭＯＳトランジスタＱ８を介して接地電圧ＧＮＤに接続されており、ＰＭＯＳトランジスタＱ７と抵抗素子Ｒ２との接続点がバンドギャップリファレンス回路ＶＩＮの出力端子であり、図１の入力端子Ａである。
【００４６】
ＰＭＯＳトランジスタＱ９は、ＰＭＯＳトランジスタＱ１、Ｑ３、Ｑ５、Ｑ７で構成されるカレントミラー回路に含まれる。カレントミラー回路を構成するＮＭＯＳトランジスタＱ１０、Ｑ１４のうち、ダイオード接続されたＮＭＯＳトランジスタＱ１０に接続されている。ＮＭＯＳトランジスタＱ１４は、出力端子ＶＯＵＴに接続されている。
【００４７】
この回路構成では、帰還回路を構成するＮＭＯＳトランジスタＱ６の発振対策として備えられる容量素子ＣＣは、電源電圧が急変動すると、端子間電圧が電源電圧の変動に伴い変動するために、充放電が行われる。カレントミラー回路から出力される電流値が小さい場合、充放電には所定の時間を要するが、この間は容量素子ＣＣの端子間電圧が過渡的な状態にあり不安定な状態となる。これに起因してバンドギャップリファレンス回路ＶＩＮの出力端子（端子Ａ）に過渡的の上昇し過電圧が発生する場合がある。
【００４８】
実施形態では、この過電圧が端子Ａに印加されて図１に示す電圧変換部１に入力されるため、端子Ａに印加されるか電圧が出力電圧ＶＯＵＴを変動させることはなく、バンドギャップリファレンス回路ＶＩＮにおける過渡的な電圧変動に対しても出力電圧ＶＯＵＴを定電圧に維持することができる。
【００４９】
本来、温度依存性が僅少であり、電圧精度にも優れたバンドギャップリファレンス回路を使用して出力電圧ＶＯＵＴを精度良く定電圧に維持しながら、バンドギャップリファレンス回路における過渡応答によりバンドギャップリファレンス電圧ＶＩＮが過渡的に過電圧になる場合にも、出力電圧ＶＯＵＴを定電圧に維持することができる。
【００５０】
近年の集積回路では、異常状態を検知するセンサやデジタル機器に搭載されている時計機能に使用されるリアルタイムクロックなど、高速応答を要求されない論理回路が集積される場合がある。こうした論理回路では、高速動作が不要であることに加えて、低消費電流により電池やキャパシタ等による長時間のバックアップが可能なことが求められており、極めて小さい消費電流が要求される。また、高集積化による微細化に伴いこれらの回路を構成する素子の耐圧は低耐圧とならざるを得ず、過電圧の印加による破壊のおそれがある。
【００５１】
本発明では、前述したように、バイアス電流Ｉ１が小さな電流であることにより、ローパスフィルタ特性が充分に機能する構成とすることができる。すなわち、バンドギャップリファレンス電圧が過電圧になることにより、ＰＭＯＳトランジスタＭ１を流れる電流が制限され、定電流源ＩＳから出力されるバイアス電流Ｉ１のうちより大きな割合が容量素子Ｃ１に流れ込むことになる。しかしながら、バイアス電流Ｉ１が小電流であるため、容量素子Ｃ１への充電動作に伴う接続点Ｘの電圧変動は小さなものに限定される。
【００５２】
高集積回路において、低耐圧の微細化された素子で構成されセンサやリアルタイムクロックなどの低消費電流が必要とされる回路に対して、実施形態の定電圧回路から印加電圧を供給する構成とすることが好ましい。これにより、バンドギャップリファレンス回路などの電圧精度の良好な電圧を入力電圧信号として、トランジスタ素子の導通制御電圧で電圧レベルをシフトする回路構成において、容量素子を追加するだけで、入力電圧信号に対する信号伝播経路にローパスフィルタ効果を付与することができる。出力電圧を高精度に定電圧に維持しながら、入力電圧信号の過渡的な変動に対しても定電圧を維持することができ、後段回路への過電圧印加という事態を回避することができる。
【００５３】
この場合、図１に示したダイオード部Ｄを備えることにより、バンドギャップリファレンス電圧の更に長時間の過渡変動に対しても、出力電圧ＶＯＵＴを定電圧に維持することができる。
【００５４】
出力端子ＶＯＵＴと接地電圧ＧＮＤとの間に容量素子Ｃ２が備えられているので、バンドギャップリファレンス電圧が過渡的に減少した場合に、出力電圧ＶＯＵＴを定電圧に維持することができる。
【００５５】
以上詳細に説明したとおり、本実施形態に係る定電圧回路、定電圧供給システム、および定電圧供給方法によれば、入力電圧信号ＶＩＮからエミッタまたはソースフォロア回路の一例であるＮＭＯＳトランジスタＭ２に至る信号経路には、入力トランジスタの一例であるＰＭＯＳトランジスタＭ１のインピーダンスと容量素子Ｃ１とによりローパスフィルタが構成される。
【００５６】
これにより、定電流源ＩＳからＰＭＯＳトランジスタＭ１のソース端子にバイアス電流Ｉ１が流入する。ＮＭＯＳトランジスタＭ２のゲート端子には、入力電圧信号ＶＩＮに、導通制御電圧の一例であるＰＭＯＳトランジスタＭ１のゲート・ソース端子間電圧ＶＧＳが加算された電圧信号ＶＸが入力される。入力電圧信号ＶＩＮが過渡的に過大電圧値に変動する場合に、フィルタ効果が奏されて出力電圧ＶＯＵＴのオーバーシュートを防止して低電圧に維持することができる。
【００５７】
この場合、ＰＭＯＳトランジスタＭ１と接続点Ｘとの間に、更にダイオード部Ｄを備えてやれば、入力電圧信号ＶＩＮからＮＭＯＳトランジスタＭ２に至る信号経路のインピーダンスは更に大きな値となり、より確実に出力電圧ＶＯＵＴを低電圧に維持することができる。
【００５８】
低消費電流が要請される用途において、バイアス電流Ｉ１が小さな電流値に設定される場合には、容量素子Ｃ１の容量値をピコファラッド（ｐＦ）程度の容量値に設定することができる。集積回路において、容量素子Ｃ１の占める占有面積を僅少とすることができ、専用の占有領域を特に確保する必要はない。
【００５９】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
【００６０】
例えば、本実施形態においては、構成素子としてＭＯＳトランジスタを使用する場合について説明したが、本発明はこれに限定されるものではなく、バイポーラトランジスタ、またはＭＯＳトランジスタとバイポーラトランジスタを共に備える回路構成でも実現できることはいうまでもない。
【００６１】
また、ダイオード部Ｄについては、ダイオード接続されたＭＯＳトランジスタを例示して説明したが、本発明はこれに限定されるものではない。ダイオードと直列に抵抗素子を挿入することで、出力電圧ＶＯＵＴを調整する方法を併用することも可能である。コレクタ端子とベース端子とを接続したバイポーラトランジスタやダイオード素子を使用することができ、ダイオード接続されたＭＯＳトランジスタも合わせ、これらの素子が混合された構成とすることもできる。
【００６２】
また、入力電圧信号を受けるＰＭＯＳトランジスタに代えてＮＭＯＳトランジスタを使用し、このＮＭＯＳトランジスタのソース端子に定電流源を接続することにより、入力電圧信号の過渡的な電圧減少に対して出力電圧を定電圧に維持する構成とすることもできる。
【図面の簡単な説明】
【００６３】
【図１】本発明の原理図である。
【図２】本発明の実施形態を示す回路図である。
【図３】背景技術を示す回路図である。
【符号の説明】
【００６４】
１      電圧変換部
２      後段回路
Ａ      入力端子
Ｃ１、Ｃ２、ＣＣ      容量素子
Ｄ      ダイオード部
Ｄ１〜Ｄｎ      ダイオード
ＩＳ      定電流源
Ｍ１、Ｑ１、Ｑ３、Ｑ５、Ｑ７、Ｑ９      ＰＭＯＳトランジスタ
Ｍ２、Ｑ２、Ｑ４、Ｑ６、Ｑ８、Ｑ１０、Ｑ１４      ＮＭＯＳトランジスタ
Ｒ２      抵抗素子
ＶＩＮ      電圧供給部
ＶＯＵＴ      出力端子
【図１】
2008276696.tif 000003
【図２】
2008276696.tif 000004
【図３】
2008276696.tif 000005