(57)【要約】【課題】半導体記憶装置においてキャパシタの蓄積容量の増加を図る。【解決手段】半導体記憶装置は、トランジスタ１４及びキャパシタ１６を夫々有する複数のメモリセル１２と、メモリセル間を素子分離する素子分離部２２とを具備する。素子分離部２２は、半導体基板２の第１表面内に形成された第１トレンチ６内に埋め込まれた素子分離絶縁膜２２を含む。キャパシタ１６は、第１トレンチ６に隣接して第１表面内に形成された第２トレンチ８内の側面及び底面上に形成されたキャパシタ絶縁膜３４と、第２トレンチ８内でキャパシタ絶縁膜３４上に埋め込まれた上側電極３６と、上側電極３６と対向するように半導体基板２内に形成された下側電極３２とを含む。トランジスタ１４は、第２トレンチ８に隣接して第１表面内に形成され且つ一方が下側電極３２に電気的に接続された一対のソース／ドレイン層４２と、一対のソース／ドレイン層４２間でゲート絶縁膜４４を介して半導体基板２上に配設されたゲート電極４６とを含む。【選択図】      図２
2008192676.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタ及びキャパシタを夫々有する複数のメモリセルと、前記メモリセル間を素子分離する素子分離部とを具備する半導体記憶装置であって、
前記素子分離部は、半導体基板の第１表面内に形成された第１トレンチ内に埋め込まれた素子分離絶縁膜を含み、
前記キャパシタは、前記第１トレンチに隣接して前記第１表面内に形成された第２トレンチ内の側面及び底面上に形成されたキャパシタ絶縁膜と、前記第２トレンチ内で前記キャパシタ絶縁膜上に埋め込まれた上側電極と、前記上側電極と対向するように前記半導体基板内に位置する下側電極とを含み、
前記トランジスタは、前記第２トレンチに隣接して前記第１表面内に形成され且つ一方が前記下側電極に電気的に接続された一対のソース／ドレイン層と、前記一対のソース／ドレイン層間でゲート絶縁膜を介して前記半導体基板上に配設されたゲート電極とを含むことを特徴とする半導体記憶装置。
【請求項２】
トランジスタ及びキャパシタを夫々有する複数のメモリセルと、前記メモリセル間を素子分離する素子分離部とを具備する半導体記憶装置であって、
前記素子分離部は、半導体基板の第１表面内に互いに隣接して形成された第１及び第２トレンチ内の底部に埋め込まれた素子分離絶縁膜を含み、
前記キャパシタは、前記第１及び第２トレンチ内の側面上に形成されたキャパシタ絶縁膜と、前記第１及び第２トレンチ内で前記素子分離絶縁膜及び前記キャパシタ絶縁膜上に埋め込まれた上側電極と、前記上側電極と対向するように前記半導体基板内に位置する下側電極とを含み、
前記トランジスタは、前記第２トレンチに隣接して前記第１表面内に形成され且つ一方が前記下側電極に電気的に接続された一対のソース／ドレイン層と、前記一対のソース／ドレイン層間でゲート絶縁膜を介して前記半導体基板上に配設されたゲート電極とを含むことを特徴とする半導体記憶装置。
【請求項３】
トランジスタ及びキャパシタを夫々有する複数のメモリセルと、前記メモリセル間を素子分離する素子分離部とを具備する半導体記憶装置であって、
前記素子分離部は、半導体基板の第１表面内に形成された第１トレンチ内に埋め込まれた素子分離絶縁膜を含み、
前記キャパシタは、前記第１トレンチに隣接して前記第１表面内に形成された第２トレンチ内及び前記第２トレンチに近い側の前記第１トレンチの領域内の側面及び底面上に形成されたキャパシタ絶縁膜と、前記第１及び第２トレンチ内で前記キャパシタ絶縁膜上に埋め込まれた上側電極と、前記上側電極と対向するように前記半導体基板内に位置する下側電極とを含み、
前記トランジスタは、前記第２トレンチに隣接して前記第１表面内に形成され且つ一方が前記下側電極に電気的に接続された一対のソース／ドレイン層と、前記一対のソース／ドレイン層間でゲート絶縁膜を介して前記半導体基板上に配設されたゲート電極とを含むことを特徴とする半導体記憶装置。
【請求項４】
ＭＩＳ（Metal-Insulator-Semiconductor）トランジスタ及びキャパシタを夫々有する複数のメモリセルと、前記メモリセル間を素子分離する素子分離部とを具備する半導体記憶装置の製造方法であって、
半導体基板の第１表面内に互いに隣接して第１及び第２トレンチを形成する工程と、
前記第１及び第２トレンチ内に素子分離絶縁膜を埋め込む工程と、
前記第２トレンチ内の所定領域における前記素子分離絶縁膜の部分を除去する工程と、
前記第２トレンチ内の前記所定領域上にキャパシタ絶縁膜を形成する工程と、
前記第２トレンチ内で前記キャパシタ絶縁膜上にキャパシタ上側電極を埋め込む工程と、
を具備することを特徴とする半導体記憶装置の製造方法。
【請求項５】
ＭＩＳ（Metal-Insulator-Semiconductor）トランジスタ及びキャパシタを夫々有する複数のメモリセルと、前記メモリセル間を素子分離する第１素子分離部とを含むメモリセル部と、複数の半導体素子と前記半導体素子間を区画する第２素子分離部とを含むロジック部と、を具備する半導体記憶装置の製造方法であって、
前記第１及び第２素子分離部に対応してトレンチを形成するための開口部を有するマスク層を半導体基板の第１表面上に形成する工程と、
前記ロジック部を被覆し且つ前記メモリセル部を露出させるレジスト膜を前記マスク層上に形成する工程と、
前記マスク層及び前記レジスト膜をマスクとして、前記第１素子分離部に対応する前記第１表面の部分に対して等方性エッチングを行って掘り下げる工程と、
前記レジスト膜を除去した後、前記マスク層をマスクとして、前記第１及び第２素子分離部に対応する前記第１表面の部分に対して異方性エッチングを行い、前記第１及び第２素子分離部に夫々対応して第１及び第２トレンチを形成する工程と、
前記第１及び第２トレンチ内に素子分離絶縁膜を埋め込む工程と、
前記第１トレンチ内の所定領域における前記素子分離絶縁膜の部分を除去する工程と、
前記第１トレンチ内の前記所定領域上にキャパシタ絶縁膜を形成する工程と、
前記第１トレンチ内で前記キャパシタ絶縁膜上にキャパシタ上側電極を埋め込む工程と、
を具備することを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、ロジックプロセスと整合性良く製造できるＤＲＡＭ（Dynamic Random Access Memory）セル等のキャパシタを有する半導体記憶装置に関する。
【背景技術】
【０００２】
従来の半導体記憶装置として、各メモリセルが１つのトランジスタ及び１つのキャパシタ（或いはコンデンサ）から構成されるＤＲＡＭは、高集積化に適したメモリとして知られている。特に近年、ＤＲＡＭとロジック回路とを同一の半導体チップ上に集積してシステム性能を高めたシステムＬＳＩが実用化されている。しかしながら、デザインルールの縮小とともに、ＤＲＡＭメモリセルのキャパシタ容量を確保するため、トレンチ型やスタック型といった３次元構造のキャパシタを形成するための複雑な工程が用いられるようになっている。その結果、ＤＲＡＭメモリセルプロセスとロジックプロセスとのプロセスの整合性が悪くなり、開発期間や製造期間が長期化する上に、歩留り向上が困難となり、製造コストも高くなるという不具合がある。
【０００３】
かかる観点から、所望のロジックプロセスに対して整合性良くＤＲＡＭキャパシタ構造を形成できるＤＲＡＭセル構造が提案されている（特許文献１の図３Ｇ乃至図３Ｒ）。このＤＲＡＭセルは、半導体基板の上面に配置され且つ上部に凹部（キャビティ）が形成された素子分離絶縁膜（フィールド絶縁膜）を有し、該凹部には半導体基板の側壁部分が露出される。ＤＲＡＭセルのキャパシタは凹部内に露出した上記側壁部分にまで延在する。これにより、該キャパシタの有効面積を増やして容量の増大を図ることができる。また、ゲート絶縁膜をキャパシタ絶縁膜として、ポリシリコンなどのゲート電極材をプレート電極材として夫々活用する。更に、上記凹部を形成するためのマスク材を用いたフィールド絶縁膜エッチングプロセスと、必要に応じて同じマスク材を用いたキャパシタ部の閾値調整用イオン注入をロジックプロセスに追加する。これにより、ロジックプロセスに整合性良くＤＲＡＭセルが形成可能となる。
【０００４】
その他、本発明の背景技術として、以下のようなものを挙げることができる。特許文献２は、メモリセルトランジスタとトレンチ型キャパシタとが配設されるメモリ領域を具備する半導体記憶装置を開示する。また、特許文献３は、半導体基板に形成された分離溝、分離溝に埋め込まれた分離絶縁膜、分離溝に隣接して形成された容量溝を具備する半導体装置を開示する。しかしこれらは、キャパシタ用トレンチを素子分離用トレンチと完全に別プロセスで形成するため、特許文献１に対して製造プロセスが増大する。
【特許文献１】特表２００４−５２７９０１号公報
【特許文献２】国際公開第０３／０６９６７５号パンフレット
【特許文献３】特開２００４−２３５４６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、トランジスタ及びキャパシタを夫々有する複数のメモリセルを具備する半導体記憶装置において、キャパシタの蓄積容量の増加を図ると共に、これに伴う装置の信頼性の低下を防止することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の第１の視点は、トランジスタ及びキャパシタを夫々有する複数のメモリセルと、前記メモリセル間を素子分離する素子分離部とを具備する半導体記憶装置であって、前記素子分離部は、半導体基板の第１表面内に形成された第１トレンチ内に埋め込まれた素子分離絶縁膜を含み、前記キャパシタは、前記第１トレンチに隣接して前記第１表面内に形成された第２トレンチ内の側面及び底面上に形成されたキャパシタ絶縁膜と、前記第２トレンチ内で前記キャパシタ絶縁膜上に埋め込まれた上側電極と、前記上側電極と対向するように前記半導体基板内に位置する下側電極とを含み、前記トランジスタは、前記第２トレンチに隣接して前記第１表面内に形成され且つ一方が前記下側電極に電気的に接続された一対のソース／ドレイン層と、前記一対のソース／ドレイン層間でゲート絶縁膜を介して前記半導体基板上に配設されたゲート電極とを含むことを特徴とする。
【０００７】
本発明の第２の視点は、トランジスタ及びキャパシタを夫々有する複数のメモリセルと、前記メモリセル間を素子分離する素子分離部とを具備する半導体記憶装置であって、前記素子分離部は、半導体基板の第１表面内に互いに隣接して形成された第１及び第２トレンチ内の底部に埋め込まれた素子分離絶縁膜を含み、前記キャパシタは、前記第１及び第２トレンチ内の側面上に形成されたキャパシタ絶縁膜と、前記第１及び第２トレンチ内で前記素子分離絶縁膜及び前記キャパシタ絶縁膜上に埋め込まれた上側電極と、前記上側電極と対向するように前記半導体基板内に位置する下側電極とを含み、前記トランジスタは、前記第２トレンチに隣接して前記第１表面内に形成され且つ一方が前記下側電極に電気的に接続された一対のソース／ドレイン層と、前記一対のソース／ドレイン層間でゲート絶縁膜を介して前記半導体基板上に配設されたゲート電極とを含むことを特徴とする。
【０００８】
本発明の第３の視点は、トランジスタ及びキャパシタを夫々有する複数のメモリセルと、前記メモリセル間を素子分離する素子分離部とを具備する半導体記憶装置であって、前記素子分離部は、半導体基板の第１表面内に形成された第１トレンチ内に埋め込まれた素子分離絶縁膜を含み、前記キャパシタは、前記第１トレンチに隣接して前記第１表面内に形成された第２トレンチ内及び前記第２トレンチに近い側の前記第１トレンチの領域内の側面及び底面上に形成されたキャパシタ絶縁膜と、前記第１及び第２トレンチ内で前記キャパシタ絶縁膜上に埋め込まれた上側電極と、前記上側電極と対向するように前記半導体基板内に位置する下側電極とを含み、前記トランジスタは、前記第２トレンチに隣接して前記第１表面内に形成され且つ一方が前記下側電極に電気的に接続された一対のソース／ドレイン層と、前記一対のソース／ドレイン層間でゲート絶縁膜を介して前記半導体基板上に配設されたゲート電極とを含むことを特徴とする。
【０００９】
本発明の第４の視点は、ＭＩＳ（Metal-Insulator-Semiconductor）トランジスタ及びキャパシタを夫々有する複数のメモリセルと、前記メモリセル間を素子分離する素子分離部とを具備する半導体記憶装置の製造方法であって、半導体基板の第１表面内に互いに隣接して第１及び第２トレンチを形成する工程と、前記第１及び第２トレンチ内に素子分離絶縁膜を埋め込む工程と、前記第２トレンチ内の所定領域における前記素子分離絶縁膜の部分を除去する工程と、前記第２トレンチ内の前記所定領域上にキャパシタ絶縁膜を形成する工程と、前記第２トレンチ内で前記キャパシタ絶縁膜上にキャパシタ上側電極を埋め込む工程と、を具備することを特徴とする。
【００１０】
本発明の第５の視点は、ＭＩＳ（Metal-Insulator-Semiconductor）トランジスタ及びキャパシタを夫々有する複数のメモリセルと、前記メモリセル間を素子分離する第１素子分離部とを含むメモリセル部と、複数の半導体素子と前記半導体素子間を区画する第２素子分離部とを含むロジック部と、を具備する半導体記憶装置の製造方法であって、前記第１及び第２素子分離部に対応してトレンチを形成するための開口部を有するマスク層を半導体基板の第１表面上に形成する工程と、前記ロジック部を被覆し且つ前記メモリセル部を露出させるレジスト膜を前記マスク層上に形成する工程と、前記マスク層及び前記レジスト膜をマスクとして、前記第１素子分離部に対応する前記第１表面の部分に対して等方性エッチングを行って掘り下げる工程と、前記レジスト膜を除去した後、前記マスク層をマスクとして、前記第１及び第２素子分離部に対応する前記第１表面の部分に対して異方性エッチングを行い、前記第１及び第２素子分離部に夫々対応して第１及び第２トレンチを形成する工程と、前記第１及び第２トレンチ内に素子分離絶縁膜を埋め込む工程と、前記第１トレンチ内の所定領域における前記素子分離絶縁膜の部分を除去する工程と、前記第１トレンチ内の前記所定領域上にキャパシタ絶縁膜を形成する工程と、前記第１トレンチ内で前記キャパシタ絶縁膜上にキャパシタ上側電極を埋め込む工程と、を具備することを特徴とする。
【００１１】
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【発明の効果】
【００１２】
本発明によれば、トランジスタ及びキャパシタを夫々有する複数のメモリセルを具備する半導体記憶装置において、キャパシタの蓄積容量の増加を図ると共に、これに伴う装置の信頼性の低下を防止することができる。
【発明を実施するための最良の形態】
【００１３】
本発明者等は、本発明の開発の過程において、特許文献１に開示されるＤＲＡＭ等について研究を行った。その結果、以下に述べるような知見を得た。
【００１４】
図１は、特許文献１に開示されるＤＲＡＭのメモリセル部ＭＣＳの１メモリセルとロジック部ＬＧＳの１トランジスタとを並べて概略的に示す断面図である。
【００１５】
ロジック部ＬＧＳは、トランジスタ１７０等の複数の半導体素子と半導体素子間を区画する素子分離部１７２とを具備する。素子分離部１７２は、半導体基板１０２の表面内に形成されたトレンチ１７４とこの中に埋め込まれた素子分離絶縁膜１７６とを含む。
【００１６】
メモリセル部ＭＣＳは、ＭＯＳトランジスタ１１４及びキャパシタ１１６を夫々有する複数のメモリセル１１２と、メモリセル１１２間を素子分離する素子分離部１２２とを具備する。素子分離部１２２は、半導体基板１０２のＮ型ウエル１０４の表面内に形成されたトレンチ１２４とこの中に埋め込まれた素子分離絶縁膜１２６とを含む。
【００１７】
ＭＯＳトランジスタ１１４に隣接する素子分離絶縁膜１２６の部分は、一定の膜厚が底部に残るようにエッチングによって除去され、凹部が形成される。この凹部からＭＯＳトランジスタ１１４に向かって、キャパシタ絶縁膜１３４を介してキャパシタ１１６の上側電極１３６が配設される。また、上側電極１３６と対向するように半導体基板１０２内には、下側電極１３２として機能するＰ型不純物拡散層が形成される。
【００１８】
一方、ＭＯＳトランジスタ１１４は、トレンチ１２４に隣接してＮ型ウエル１０４の表面内に形成された一対のＰ型ソース／ドレイン層１４２を含む。ソース／ドレイン層１４２間で、Ｎ型ウエル１０４上には、ゲート絶縁膜１４４を介してゲート電極１４６が配設される。ソース／ドレイン層１４２の一方は、キャパシタ１１６の下側電極１３２に電気的に接続される。ソース／ドレイン層１４２の他方は、コンタクト層を介してビットラインＢＬに電気的に接続される。ゲート電極１４６はワードラインＷＬに電気的に接続される。
【００１９】
即ち、このＤＲＡＭセルでは、キャパシタの蓄積容量を増大させるように、素子分離用のトレンチの側面もキャパシタの一部として活用する。この場合、ＳＴＩ（Shallow Trench Isolation）のトレンチを使うため、ロジックプロセスを用いてトレンチキャパシタを形成することができる。しかし、ＤＲＡＭセルの微細化が更に進むと、キャパシタ面積の確保が困難となる。また、素子分離絶縁膜のエッチングの際に、ＲＩＥ（Reactive Ion Etching）を用いると、キャパシタ形成面などへのダメージにより素子特性や歩留まりが損なわれる可能性がある。一方、単にウエットエッチングを用いた場合は、素子分離絶縁膜が横方向にもエッチングされるため、エッチング領域が広がって装置の微細化が制限される。
【００２０】
また、このＤＲＡＭセルでは、混載するロジック部のＳＴＩプロセスに制限されるため、ロジック部に用いられるＳＴＩトレンチが浅すぎると、メモリセルとして十分な蓄積容量の確保が困難となる。一方、メモリセル部に必要なトレンチ深さとすると、ロジック部のトレンチも深くなり、製造プロセスマージンやデバイス特性への影響との整合を図る必要が生じる。従って、開発効率が悪く、最悪は歩留りや装置性能が劣化する可能性もある。また、キャパシタ面として基板表面からトレンチ側面に亘る部分を用いるため、トレンチの開口端部の縁がキャパシタ領域内に含まれる。この際、用いるロジックプロセスによってはトレンチの開口端部の縁は角度が急峻であるため、この縁における電界集中によるキャパシタ耐圧の劣化が生じる。
【００２１】
以下に、このような知見に基づいて構成された本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００２２】
（第１実施形態）
図２は、本発明の第１実施形態に係るＤＲＡＭ（半導体記憶装置）の１メモリセルを概略的に示す断面図である。図３は、第１実施形態に係るＤＲＡＭの複数のメモリセルを含むメモリセル部にエッチングマスクを組み合わせた状態を概略的に示す平面図である。図３の破線１ＭＣで包囲される部分が、図２に示される１メモリセルに対応する。
【００２３】
このＤＲＡＭは、ＭＩＳ（Metal-Insulator-Semiconductor）トランジスタの典型例であるＭＯＳトランジスタ１４及びキャパシタ１６を夫々有する複数のメモリセル１２と、メモリセル１２間を素子分離する素子分離部２２とを具備する。図３に示されるように、各ビットラインＢＬに沿って、素子分離部２２を中心として２つのメモリセル１２が背中合わせとなるように配置された構成と、素子分離部２２間で２つのメモリセル１２がビットラインコンタクト層４３を共有するように配置された構成とが、交互に配置される。
【００２４】
素子分離部２２は、半導体基板２のＮ型ウエル４の表面内に形成された第１トレンチ６とこの中に埋め込まれた素子分離絶縁膜２６とを含む。素子分離部２２の構造、例えば第１トレンチ６の深さや素子分離絶縁膜２６の材質は、ロジック部における素子分離部のそれらと同じ仕様に設定される（図２ではロジック部は図示されないが、それは図１に示されるロジック部ＬＧＳと実質的に同一である）。
【００２５】
キャパシタ１６は、第１トレンチ６に隣接してＮ型ウエル４の表面内に形成された第２トレンチ８の側面及び底面を利用して形成される。即ち、第２トレンチ８内の側面及び底面上には、キャパシタ絶縁膜３４が形成される。第２トレンチ８内でキャパシタ絶縁膜３４上にキャパシタ１６の上側電極３６が埋め込まれる。また、上側電極３６と対向するように、半導体基板２内には、キャパシタ１６の下側電極３２として機能するＰ型不純物拡散層が形成される。なお、特許文献１にも開示されているように、キャパシタ１６の下側電極３２は本来ＭＯＳキャパシタのチャネル領域によって構成される。ここでは、キャパシタ動作としてのマージンを高めるべく閾値調整されたチャネル部を意図しており、即ち、チャネル部にチャネルと同じ導電型の拡散層が形成された構成を例にしている。
【００２６】
一方、ＭＯＳトランジスタ１４は、第２トレンチ８に隣接してＮ型ウエル４の表面内に形成された一対のＰ型ソース／ドレイン層４２を含む。ソース／ドレイン層４２間で、Ｎ型ウエル４上には、ゲート絶縁膜４４を介してゲート電極４６が配設される。ソース／ドレイン層４２の一方は、キャパシタ１６の下側電極３２に電気的に接続される。ソース／ドレイン層４２の他方は、コンタクト層４３を介してビットラインＢＬに電気的に接続される。ゲート電極４６はワードラインＷＬに電気的に接続される。
【００２７】
なお、本実施形態において、半導体基板２はシリコンからなる。キャパシタ絶縁膜３４及びゲート絶縁膜４４は、共通のシリコン酸化膜を用いて構成されるのがプロセスコスト的に好ましい。例えば、このシリコン酸化膜の厚さは、１３０ｎｍから１８０ｎｍの世代の通常ロジックプロセスでは１．５ｎｍ〜７ｎｍ程度（好ましくは、２．５ｎｍ〜４ｎｍ程度）に設定される。ただし、例えば液晶ドライバーなど高耐圧トランジスタを有するロジックプロセスにおいては上限が１３ｎｍ程度まで考えられる。キャパシタ１６の上側電極３６及びＭＯＳトランジスタ１４のゲート電極４６は、不純物がドープされた共通のポリシリコン材料からなり、これらは同一工程で一緒に形成される。
【００２８】
図４乃至図７は、図２及び図３に示されるＤＲＡＭの製造方法の工程の要部を示す断面図である。図４乃至図７は、図３のＩＶ−ＩＶ線に沿った部分の断面を示す。
【００２９】
先ず、図４に示されるように、半導体基板２のＮ型ウエル４の表面内に、互いに隣接して第１及び第２トレンチ６、８を形成する。そして、第１及び第２トレンチ６、８内に絶縁膜２６、２８を埋め込む。これらの工程は、ロジック部（図示せず）における素子分離部を形成する工程と同時に、公知の態様で行うことができる。この場合、第１及び第２トレンチ６、８は、ロジック部における素子分離部のトレンチと同じ深さを有するように設定される。即ち、ロジック部の素子分離部と全く同様のプロセスで形成することでロジックプロセスとの整合性が高まる。
【００３０】
次に、図５に示されるように、第２トレンチ８に対応する位置にのみ開口５３（図３も参照）を有するマスク層５２を半導体基板２上に形成する。マスク層５２は、メモリセル部の第２トレンチ８以外の部分（ＭＯＳトランジスタ１４に対応する部分及び第１トレンチ６等）だけでなく、ロジック部も完全に被覆する状態にある。そして、マスク層５２をマスクとして用いて、ウエットエッチングまたはＲＩＥを行い、第２トレンチ８内の絶縁膜２８を完全に除去する。
【００３１】
この際、本実施形態では第２トレンチ８が素子領域内に孤立した構造になるため、ウエットエッチングを用いても第２トレンチ８内の絶縁膜２８のみを選択的に除去することができる。ウエットエッチングを用いた場合は、ＲＩＥの場合のように第２トレンチ８内にＲＩＥダメージが加わる恐れがないため、結晶欠陥の発生やキャパシタリーク特性の劣化等の問題が改善される効果が期待できる。また、マスク層５２としては、レジストの他、絶縁膜２８のエッチングに耐えられるハードマスク材（ＳｉＮやＳｉＯ２やポリシリコンなど）を適宜用いることができる。
【００３２】
次に、図６に示されるように、第２トレンチ８内を通して半導体基板２内にＰ型キャリア不純物を導入する。これにより、第２トレンチ８の側面及び底面に対応してＮ型ウエル４内にキャパシタ１６の下側電極３２として機能するＰ型不純物拡散層を形成する。次に、第２トレンチ８内の側面及び底面上にキャパシタ絶縁膜３４を形成すると共に、ＭＯＳトランジスタ１４に対応してＮ型ウエル４の表面上にゲート絶縁膜４４を形成する。なお、キャパシタ絶縁膜３４及びゲート絶縁膜４４は、同一の膜または夫々の使用条件に適した別の膜からなることができる。また、キャパシタ絶縁膜３４及びゲート絶縁膜４４は、ロジック部のトランジスタのゲート絶縁膜と同一の膜とすることで、ロジックプロセスとの整合性が高まる。
【００３３】
次に、図６から図７に示されるように、半導体基板２にポリシリコン等の電極材料層５６を堆積した後、電極材料層５６をパターニングする。これにより、第２トレンチ８内でキャパシタ絶縁膜３４上にキャパシタ１６の上側電極３６を埋め込むと共に、ＭＯＳトランジスタ１４に対応してゲート電極４６を形成する。次に、ゲート電極４６等をマスクとして、半導体基板２内にＰ型キャリア不純物を導入し、Ｐ型ソース／ドレイン層４２を自己整合的に形成する。
【００３４】
上述のように、第１実施形態においては、メモリセル内にＳＴＩプロセスを用いてＳＴＩ構造（ダミーＳＴＩ構造ということができる）８、２８を一旦形成した後、このＳＴＩ構造の絶縁膜２８を全て除去する。そして、ＳＴＩ構造８、２８のトレンチ８内にキャパシタ絶縁膜３４及び上側電極３６を形成することにより、トレンチ８の両側面及び底面をキャパシタ領域として活用する。これにより、ロジックプロセスの範囲で、より大きなキャパシタ容量を確保可能となり、動作マージンの確保や素子の微細化が可能となる。
【００３５】
（第２実施形態）
図８は、本発明の第２実施形態に係るＤＲＡＭ（半導体記憶装置）の複数のメモリセルを含むメモリセル部にエッチングマスクを組み合わせた状態を概略的に示す平面図である。図９乃至図１２は、図８に示されるＤＲＡＭの製造方法の工程の要部を示す断面図である。図８の破線１ＭＣで包囲される部分が、１メモリセルに対応する。図９乃至図１２は、図８のＩＸ−ＩＸ線に沿った部分の断面を示す。
【００３６】
このＤＲＡＭは、ＭＩＳ（Metal-Insulator-Semiconductor）トランジスタの典型例であるＭＯＳトランジスタ１４及びキャパシタ１６を夫々有する複数のメモリセル１２と、メモリセル１２間を素子分離する素子分離部２２とを具備する。図８に示されるように、メモリセル１２の平面図における配列は、第１実施形態と類似する。
【００３７】
図１２に示されるように、素子分離部２２は、半導体基板２のＮ型ウエル４の表面内に互いに隣接して形成された第１及び第２トレンチ６、８と、その中の底部に埋め込まれた素子分離絶縁膜２６Ｘ、２８Ｘとを含む。素子分離絶縁膜２６Ｘ、２８Ｘは、第１及び第２トレンチ６、８の底部にのみ存在し、その厚さは、素子分離機能を有する範囲でなるべく小さくなるように設定される。例えば、素子分離絶縁膜２６Ｘ、２８Ｘの厚さは、５０ｎｍ〜２００ｎｍ程度に設定される。
【００３８】
キャパシタ１６は、第１及び第２トレンチ６、８内の素子分離絶縁膜２６Ｘ、２８Ｘよりも上側の第１及び第２トレンチ６、８の側面を利用して形成される。即ち、第１及び第２トレンチ６、８内の側面上及びそれらトレンチ外のキャパシタ領域に対応した素子領域表面上には、キャパシタ絶縁膜３４が形成される。第１及び第２トレンチ６、８内で素子分離絶縁膜２６及びキャパシタ絶縁膜３４上にキャパシタ１６の上側電極３６が埋め込まれる。また、上側電極３６と対向するように、半導体基板２内には、キャパシタ１６の下側電極３２として機能するＰ型不純物拡散層が必要に応じて形成される。第１及び第２トレンチ６、８に挟まれた第１トレンチの側面の下側電極（Ｐ型不純物拡散層）３２の部分は、両トレンチに挟まれたキャパシタ領域としての素子領域表面の下側電極３２や第２トレンチ８の側面を包囲する下側電極３２の部分を介してＭＯＳトランジスタ１４側に電気的に接続される。
【００３９】
一方、ＭＯＳトランジスタ１４は、第２トレンチ８に隣接してＮ型ウエル４の表面内に形成された一対のＰ型ソース／ドレイン層４２を含む。ソース／ドレイン層４２間で、Ｎ型ウエル４上には、ゲート絶縁膜４４を介してゲート電極４６が配設される。ソース／ドレイン層４２の一方は、キャパシタ１６の下側電極３２に電気的に接続される。ソース／ドレイン層４２の他方は、コンタクト層４３を介してビットラインＢＬに電気的に接続される。ゲート電極４６はワードラインＷＬに電気的に接続される。
【００４０】
このＤＲＡＭの製造においては、先ず、第１実施形態の図４を参照して述べたＳＴＩプロセスによって、図９に示される構造を形成する。即ち、半導体基板２のＮ型ウエル４の表面内に、互いに隣接して第１及び第２トレンチ６、８を形成すると共に、第１及び第２トレンチ６、８内に絶縁膜２６、２８を埋め込む。
【００４１】
次に、図１０に示されるように、第１及び第２トレンチ６、８を含む広い範囲に対応する位置に開口５３Ｘ（図８も参照）を有するマスク層５２Ｘを半導体基板２上に形成する。マスク層５２Ｘは、メモリセル部の第１及び第２トレンチ６、８以外の部分（（ＭＯＳトランジスタ１４に対応する部分等））だけでなく、ロジック部も完全に被覆する状態にある。そして、マスク層５２Ｘをマスクとして用いて、エッチングを行い、第１及び第２トレンチ６、８内の絶縁膜２６、２８の上側部分を除去して、第１及び第２トレンチ６、８内の底部に絶縁膜２６Ｘ、２８Ｘを残す。
【００４２】
次に、図１１に示されるように、必要に応じて第１及び第２トレンチ６、８内を通して半導体基板２内にＰ型キャリア不純物を導入し、Ｎ型ウエル４内にキャパシタ１６の下側電極３２として機能するＰ型不純物拡散層を形成する。次に、第１及び第２トレンチ６、８内の側面上及びそれらトレンチ外のキャパシタ領域に対応した素子領域表面上にキャパシタ絶縁膜３４を形成すると共に、ＭＯＳトランジスタ１４に対応してＮ型ウエル４の表面上にゲート絶縁膜４４を形成する。
【００４３】
次に、図１１から図１２に示されるように、ポリシリコン等の電極材料層５６を加工して、第１及び第２トレンチ６、８内でキャパシタ絶縁膜３４上にキャパシタ１６の上側電極３６を埋め込むと共に、ＭＯＳトランジスタ１４に対応してゲート電極４６を形成する。次に、ゲート電極４６等をマスクとして、半導体基板２内にＰ型キャリア不純物を導入し、Ｐ型ソース／ドレイン層４２を自己整合的に形成する。
【００４４】
上述のように、第２実施形態においては、ＳＴＩ構造６、２６及びＳＴＩ構造（ダミーＳＴＩ構造ということができる）８、２８の両者について、絶縁膜２６、２８の上側部分を除去する。そして、これらのトレンチ６、８内にキャパシタ絶縁膜３４及び上側電極３６を形成することにより、トレンチ６、８の側面をキャパシタ領域として活用する。この場合、絶縁膜２６、２８の上側部分全体を一緒に除去するため、マスク層５２Ｘの開口５３Ｘは第１実施形態とは異なりかなり大きなものとなる（図８参照）。従って、第２実施形態におけるマスク層５２Ｘのパターニングは、第１実施形態の細かなパターニングに比べて容易なものとなる。
【００４５】
なお、素子分離としての機能（隣接メモリセルのストレッジノード間の分離）を維持するため、少なくとも第１トレンチ６の底部に素子分離絶縁膜を残す必要がある。本実施形態においては、トレンチ６、８内の絶縁膜２６、２８のエッチングを同じ工程で行っているため、第２トレンチ８の底部にも素子分離絶縁膜が残り、この部分は、キャパシタ領域として利用できない。従って、更に、第１実施形態のマスク層のパターンを使用して第２トレンチ８の絶縁膜２８を完全に除去すれば、この部分もキャパシタ領域として利用することができる。
【００４６】
（第３実施形態）
図１３は、本発明の第３実施形態に係るＤＲＡＭ（半導体記憶装置）の複数のメモリセルを含むメモリセル部にエッチングマスクを組み合わせた状態を概略的に示す平面図である。図１４乃至図１７は、図１３に示されるＤＲＡＭの製造方法の工程の要部を示す断面図である。図１３の破線１ＭＣで包囲される部分が、１メモリセルに対応する。図１４乃至図１７は、図１３のＸＩＶ−ＸＩＶ線に沿った部分の断面を示す。
【００４７】
このＤＲＡＭは、ＭＩＳ（Metal-Insulator-Semiconductor）トランジスタの典型例であるＭＯＳトランジスタ１４及びキャパシタ１６を夫々有する複数のメモリセル１２と、メモリセル１２間を素子分離する素子分離部２２Ｙとを具備する。図１３に示されるように、素子分離部２２Ｙは、第１及び第２実施形態の素子分離部２２よりもかなり長い。各ビットラインＢＬに沿って、長い素子分離部２２Ｙと、素子分離部２２Ｙ間で２つのメモリセル１２がビットラインコンタクト層４３を共有するように配置された構成とが、交互に配置される。隣り合うビットラインＢＬ同士では、長い素子分離部２２Ｙと２つのメモリセル１２とは、互い違いとなるように配置される。
【００４８】
図１７に示されるように、素子分離部２２Ｙは、半導体基板２のＮ型ウエル４の表面内に形成された第１トレンチ６とこの中に埋め込まれた素子分離絶縁膜２６とを含む。第１トレンチ６内のＭＯＳトランジスタ１４近い側の領域７において、素子分離絶縁膜２６の部分が除去され、この領域７は、下記のようにキャパシタ領域として利用される。その他の点において、素子分離部２２Ｙの構造、例えば第１トレンチ６の深さや素子分離絶縁膜２６の材質は、ロジック部（図示せず）における素子分離部と同一である。
【００４９】
キャパシタ１６は、第１トレンチ６内の上記領域７と、領域７に隣接してＮ型ウエル４の表面内に形成された第２トレンチ８との側面及び底面を利用して形成される。即ち、領域７及び第２トレンチ８内の側面及び底面上には、キャパシタ絶縁膜３４が形成される。領域７及び第２トレンチ８内でキャパシタ絶縁膜３４上にキャパシタ１６の上側電極３６が埋め込まれる。また、上側電極３６と対向するように、半導体基板２内には、必要に応じてキャパシタ１６の下側電極３２として機能するＰ型不純物拡散層が形成される。
【００５０】
一方、ＭＯＳトランジスタ１４は、第２トレンチ８に隣接してＮ型ウエル４の表面内に形成された一対のＰ型ソース／ドレイン層４２を含む。ソース／ドレイン層４２間で、Ｎ型ウエル４上には、ゲート絶縁膜４４を介してゲート電極４６が配設される。ソース／ドレイン層４２の一方は、キャパシタ１６の下側電極３２に電気的に接続される。ソース／ドレイン層４２の他方は、コンタクト層４３を介してビットラインＢＬに電気的に接続される。ゲート電極４６はワードラインＷＬに電気的に接続される。
【００５１】
このＤＲＡＭの製造においては、先ず、第１実施形態の図４を参照して述べたＳＴＩプロセスによって、図１４に示される構造を形成する。即ち、半導体基板２のＮ型ウエル４の表面内に、互いに隣接して第１及び第２トレンチ６、８を形成すると共に、第１及び第２トレンチ６、８内に絶縁膜２６、２８を埋め込む。
【００５２】
次に、図１５に示されるように、第１トレンチ６の領域７から第２トレンチ８に至る範囲に対応する位置にのみ開口５３Ｙ（図１３も参照）を有するマスク層５２Ｙを半導体基板２上に形成する。マスク層５２Ｙは、メモリセル部の第１トレンチ６の領域７から第２トレンチ８に至る範囲以外の部分（ＭＯＳトランジスタ１４に対応する部分及び第１トレンチ６の残りの部分等）だけでなく、ロジック部も完全に被覆する状態にある。そして、マスク層５２Ｙをマスクとして用いて、エッチングを行い、領域７に対応する絶縁膜２６の部分と第２トレンチ８内の絶縁膜２８とを完全に除去する。
【００５３】
次に、図１６に示されるように、必要に応じて第１トレンチ６の領域７から第２トレンチ８を介して半導体基板２内にＰ型キャリア不純物を導入し、Ｎ型ウエル４内にキャパシタ１６の下側電極３２として機能するＰ型不純物拡散層を形成する。次に、第１トレンチ６の領域７及び第２トレンチ８内の側面及び底面上にキャパシタ絶縁膜３４を形成すると共に、ＭＯＳトランジスタ１４に対応してＮ型ウエル４の表面上にゲート絶縁膜４４を形成する。
【００５４】
次に、図１６から図１７に示されるように、ポリシリコン等の電極材料層５６を加工して、第１トレンチ６の領域７及び第２トレンチ８内でキャパシタ絶縁膜３４上にキャパシタ１６の上側電極３６を埋め込むと共に、ＭＯＳトランジスタ１４に対応してゲート電極４６を形成する。次に、ゲート電極４６等をマスクとして、半導体基板２内にＰ型キャリア不純物を導入し、Ｐ型ソース／ドレイン層４２を自己整合的に形成する。
【００５５】
上述のように、第３実施形態においては、ＳＴＩ構造（ダミーＳＴＩ構造ということができる）８、２８だけでなく、これに隣接する素子分離用のＳＴＩ構造６、２６の領域７内で、絶縁膜をトレンチの底部に至るまで全て除去する。そして、これらの部分にキャパシタ絶縁膜３４及び上側電極３６を形成することにより、より広い範囲でトレンチの側面及び底面をキャパシタ領域として活用する。なお、図１３に示されるように、メモリセル１２間を分離する素子分離部２２Ｙは長いため、キャパシタ領域として転用できる範囲は大きくなる。
【００５６】
第３実施形態において、素子分離用のＳＴＩ構造６、２６の領域７は、絶縁膜２６がトレンチ６の底部に至るまでエッチング除去される。しかし、ストレッジノード間の分離が損なわれる場合は、絶縁膜２６のエッチングは別途浅めに抑えることができる。これは、マスクパターンの追加により容易に調整可能である。
【００５７】
（第１乃至第３実施形態に共通の事項）
第１乃至第３実施形態によれば、メモリセル部に形成したダミーＳＴＩ構造を利用して、実効的なキャパシタ領域を増加させる。従って、従来よりも浅い構造を形成するＳＴＩプロセスにおいても十分な蓄積容量を確保できる。ダミーＳＴＩ構造が素子領域内に孤立した構造になる場合は、ウエットエッチングを用いても、本来のＳＴＩ構造を後退させることなく、ダミーＳＴＩ構造の絶縁膜を除去することができる。また、ダミーＳＴＩ構造はＳＴＩプロセスによりロジック部のそれと同時に形成することが可能である。従って、ダミーＳＴＩ構造を一旦形成した後、ダミーＳＴＩ構造の絶縁膜を除去する工程を追加するだけで、上述のような大きな効果を得ることができる。
【００５８】
なお、第１及び第２トレンチ６、８間の間隔はできるだけ小さくすることが好ましい。これは、微細化の観点からのだけでなく、リーク電流を減少させるという観点にも基づく。図１８及び図１９は、２つのトレンチＴ１、Ｔ２の互いに隣接する面がキャパシタ領域と利用される場合の異なる構成を概略的に示す図である。このような状況は、例えば、第２及び第３実施形態で現れる（第１及び第２トレンチ６、８の互いに隣接する面がキャパシタ領域と利用される）。
【００５９】
図１８に示される構成の場合、トレンチＴ１、Ｔ２間の隙間は狭く、キャパシタ下側電極として機能するＰ型拡散層ＤＬ（Ｐ型拡散層ＤＬを伴わない構成の場合はキャパシタ下側電極となるチャネル領域）から延びる空乏層ＤＰによって全て埋められる。この場合、２つのトレンチＴ１、Ｔ２の互いに隣接する側面及びそれらに挟まれたトレンチ外表面のキャパシタ下側電極とＮ型ウエルＮＷとの実効的な接触面積は、トレンチＴ１、Ｔ２間の隙間の底部の面積以下となる。一方、図１９に示される構成の場合、トレンチＴ１、Ｔ２間の隙間は広く、キャパシタ下側電極と機能するＰ型拡散層ＤＬから延びる空乏層ＤＰによって全ては埋められない。この場合、Ｐ型拡散層ＤＬとＮ型ウエルＮＷとの接触面積は、図１８の場合に比べてかなり大きくなる。この接触面積が大きいと、接合リーク電流が増加する原因となる。従って、トレンチＴ１、Ｔ２間の間隔は、望ましくは、ここに形成されるＰ型拡散層から延びる空乏層によって全て埋められる程度、より望ましくは、Ｐ型拡散層によって全て埋められる程度に狭く設定されることが好ましい。
【００６０】
（第４実施形態）
図２０は、本発明の第４実施形態に係るＤＲＡＭ（半導体記憶装置）のメモリセル部ＭＣＳの１メモリセルとロジック部ＬＧＳの１トランジスタとを並べて概略的に示す断面図である。
【００６１】
ロジック部ＬＧＳは、トランジスタ７０等の複数の半導体素子と半導体素子間を区画する素子分離部７２とを具備する。素子分離部７２は、半導体基板２の表面内に形成されたトレンチ７４とこの中に埋め込まれた素子分離絶縁膜７６とを含む。
【００６２】
メモリセル部ＭＣＳは、ＭＩＳ（Metal-Insulator-Semiconductor）トランジスタの典型例であるＭＯＳトランジスタ１４及びキャパシタ１６を夫々有する複数のメモリセル１２と、メモリセル１２間を素子分離する素子分離部２２とを具備する。素子分離部２２は、半導体基板２のＮ型ウエル４の表面内に形成されたトレンチ２４とこの中に埋め込まれた素子分離絶縁膜２６とを含む。メモリセル部ＭＣＳのトレンチ２４は、ロジック部ＬＧＳのトレンチ７４よりも深い。また、ＭＯＳトランジスタ１４側のトレンチ２４の開口端部の縁２４ａの角度は、緩やかなものとなっている。望ましくは、トレンチ２４はトレンチ７４よりも２０ｎｍ〜１７０ｎｍ程度深い。また、ＭＯＳトランジスタ１４側のトレンチ２４の開口端部の縁２４ａは、その内角が１００度〜１３５度程度の部分で規定されるように形成される。
【００６３】
ＭＯＳトランジスタ１４に隣接する素子分離絶縁膜２６の部分は、一定の膜厚が底部に残るようにエッチングによって除去され、凹部が形成される。この凹部からトレンチ２４の開口端部の縁２４ａを介してＭＯＳトランジスタ１４に向かう範囲にキャパシタ絶縁膜３４が形成される。更に、キャパシタ絶縁膜３４上にはキャパシタ１６の上側電極３６が配設される。また、上側電極３６と対向するように半導体基板２内には、必要に応じて下側電極３２として機能するＰ型不純物拡散層が形成される。
【００６４】
一方、ＭＯＳトランジスタ１４は、トレンチ２４に隣接してＮ型ウエル４の表面内に形成された一対のＰ型ソース／ドレイン層４２を含む。ソース／ドレイン層４２間で、Ｎ型ウエル４上には、ゲート絶縁膜４４を介してゲート電極４６が配設される。ソース／ドレイン層４２の一方は、キャパシタ１６の下側電極３２に電気的に接続される。ソース／ドレイン層４２の他方は、コンタクト層４３を介してビットラインＢＬに電気的に接続される。ゲート電極４６はワードラインＷＬに電気的に接続される。
【００６５】
図２１は、図２０に示されるＤＲＡＭの製造方法の工程の要部を示す断面図である。この製造方法では、図２１に示されるように、先ず、メモリセル部ＭＣＳ及びロジック部ＬＧＳの素子分離部２２、７２に対応してトレンチを形成するための開口８３ａ、８３ｂを有する、例えばＳｉＮからなるマスク層８２を半導体基板２上に形成する。次に、ロジック部ＬＧＳを被覆し且つメモリセル部ＭＣＳを露出させるレジスト膜８４をマスク層８２上に形成する。次に、マスク層８２及びレジスト膜８４をマスクとして、メモリセル部ＭＣＳの素子分離部２２に対応する半導体基板２の表面に対してＣＤＥ（Chemical Dry Etching）等の等方性エッチングを行う。これにより、素子分離部２２に対応する半導体基板２の表面のみを予め少し掘り下げて凹部８６を形成する。この時、等方性エッチングの機能により、凹部８６の側面は、下に向かって中心側に傾斜した状態となる。
【００６６】
次に、レジスト膜８４を除去した後、通常のＳＴＩプロセスにより、メモリセル部ＭＣＳ及びロジック部ＬＧＳの素子分離部２２、７２を形成する（図２０参照）。即ち、マスク層８２をマスクとして、素子分離部２２、７２に対応する半導体基板２の表面の部分に対して異方性エッチングを行い、素子分離部２２、７２に夫々対応してトレンチ２４、７４を形成する。トレンチ２４、７４の形成後にはプロセスに応じてダメージ除去やトレンチ角部を丸めるための処理（ウエット処理や熱処理）が伴う。次に、トレンチ２４、７４内に素子分離絶縁膜２６、７６を埋め込む。
【００６７】
次に、メモリセル部ＭＣＳのトレンチ２４内の所定領域における素子分離絶縁膜２６の部分を除去して凹部を形成する。次に、必要に応じてこのトレンチ２４内の所定領域を通して半導体基板２内にＰ型キャリア不純物を導入してＮ型ウエル４内にキャパシタ１６の下側電極３２として機能するＰ型不純物拡散層を形成する。次に、このトレンチ２４の所定領域からＭＯＳトランジスタ１４に向かって、キャパシタ絶縁膜３４を形成すると共に、ＭＯＳトランジスタ１４に対応してＮ型ウエル４の表面上にゲート絶縁膜４４を形成する。
【００６８】
次に、キャパシタ絶縁膜３４上にキャパシタ１６の上側電極３６を形成する（トレンチ２４の所定領域に上側電極３６を埋め込む）と共に、ＭＯＳトランジスタ１４に対応してゲート電極４６を形成する。次に、ゲート電極４６等をマスクとして、半導体基板２内にＰ型キャリア不純物を導入し、Ｐ型ソース／ドレイン層４２を自己整合的に形成する。
【００６９】
上述のように、第４実施形態においては、メモリセル部ＭＣＳの素子分離部２２のトレンチ２４を、ロジック部ＬＧＳの素子分離部７２のトレンチ７４よりも深くし、且つ、前者のトレンチ２４の側面をキャパシタ領域として活用する。これにより、メモリセル部ＭＣＳの素子分離機能を損なうことなく、キャパシタ１６の蓄積容量を増大させることができる。また、キャパシタ領域として活用する、ＭＯＳトランジスタ１４側のトレンチ２４の開口端部の縁２４ａは、角度が緩やかとなるように形成される。これにより、キャパシタ１６の耐圧を向上させることができる。
【００７０】
また、第４実施形態に係る構造は、トレンチの形成に先立って、図２１に示すようにメモリセル部ＭＣＳだけに等方性エッチングを行う工程を追加するだけである。その前後の工程は、従来のロジック部のＳＴＩプロセスに従って行うことができるため、ロジック部の構造や特性を変えることなく、これらの効果を実現することが可能となる。ただし、キャパシタ１６の耐圧的問題が生じない場合は、図２１においてメモリセル部ＭＣＳだけに行うエッチングを異方性エッチングにするか、等方性（２０ｎｍ未満の条件も選択できる）と異方性とを組み合わせて適用することが可能である。後者によれば、キャパシタ容量の増加とキャパシタ耐圧の向上のより最適化が可能となる。
【００７１】
図２２は、第４実施形態の変形例に係るＤＲＡＭ（半導体記憶装置）のメモリセル部ＭＣＳの１メモリセルとロジック部ＬＧＳの１トランジスタとを並べて概略的に示す断面図である。この変形例においては、メモリセル部ＭＣＳ及びロジック部ＬＧＳに夫々トレンチ２４、７４を形成した後、メモリセル部ＭＣＳのトレンチ２４だけに対して、ＣＤＥなどの等方性エッチングを施すものである。この場合、このため、トレンチ２４は深さのみならず幅も広がり、マスク上の設計寸法との差異（いわゆる変換差）がロジック部と異なってくる。しかし、この変形例の場合も、ロジック部のプロセス及び構造を変えることなくメモリセル部の改善を行うことが可能である。
【００７２】
第４実施形態の他の変形例として、メモリセル部ＭＣＳのトレンチ２４だけに対して基板表面を等方性エッチング的に除去する方法として、基板表面に熱酸化膜を形成しても構わない。ただし、この場合は、先ず、メモリセル部ＭＣＳだけに素子分離部２２に対応したトレンチを形成するための開口８３ａを有する、例えばＳｉＮからなるマスク層８２を半導体基板２上に形成する。その上で、ＬＯＣＯＳ(LOCal Oxidation of Si)酸化の要領で熱処理により開口８３ａの表面に酸化膜を形成する。その後、ロジック部ＬＧＳの素子分離部７２に対応してトレンチを形成するための開口８３ｂをマスク層８２に形成する。そして、開口８３ａ、８３ｂを伴うマスク層８２をマスクに通常のＳＴＩプロセスにより、メモリセル部ＭＣＳ及びロジック部ＬＧＳの素子分離部２２、７２を形成する。なお、開口８３ａ部に形成した熱酸化膜は、ＳＴＩプロセス前にマスク層８２をマスクとしたエッチングにより除去しておくのが望ましい。
【００７３】
図２３は、第４実施形態の更に他の変形例に係るＤＲＡＭの製造方法の工程の要部を示す断面図である。この変形例においては、キャパシタ形成用の追加エッチングに使用されるレジスト膜８４Ｘが、メモリセル部ＭＣＳのキャパシタ１６が形成される部分のみを露出させる開口８５を有するように構成される。即ち、レジスト膜８４Ｘは、ロジック部ＬＧＳを被覆するだけなく、メモリセル部ＭＣＳのキャパシタ１６以外の部分（例えばＭＯＳトランジスタ１４に対応する部分）を被覆する。これにより、メモリセル部ＭＣＳのトレンチ２４のキャパシタ１６以外の部分は、ロジック部ＬＧＳのトレンチの対応する部分と同じ形状となる。また、メモリセル部ＭＣＳのトランジスタ１４は、ロジック部ＬＧＳのトランジスタと同じ仕様で形成することが可能となる。
【００７４】
（第１乃至第４実施形態に共通の事項）
第１乃至第４実施形態によれば、ＭＯＳトランジスタ１４及びキャパシタ１６を夫々有する複数のメモリセル１２を具備するＤＲＡＭにおいて、キャパシタ１６の蓄積容量の増加を図ると共に、これに伴う装置の信頼性の低下を防止することができる。
【００７５】
なお、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、半導体基板材料、素子分離部の構造や材料、ゲート絶縁膜やキャパシタ絶縁膜の材料（ＳｉＯ２とＳｉＮの化合膜や複合膜、ＨａやＨｆなどの化合物からなる高誘電体膜などでもよい）、ゲート電極や上側電極の材料（ポリシリコンの表面や全体がシリサイド化されていてもよいし、アモルファスシリコンや金属などで構成されてもよい）、トランジスタのタイプ（実施形態ではＰ−ＭＯＳだが、Ｎ−ＭＯＳでもよい）及びプロセス、配線プロセスなどは、特定のものに限定されず、種々変更可能である。更に、蓄積容量の増加のためのダミートレンチは各メモリセル１２に複数個あっても構わない。
【００７６】
また、本発明の第１乃至第４実施形態によれば、ＭＯＳトランジスタ１４及びキャパシタ１６を夫々有する複数のメモリセル１２を具備するＤＲＡＭにおいて、キャパシタ１６の蓄積容量の増加を図ると共に、これに伴う装置の信頼性の低下を防止することができるとしてきたが、メモリセル部以外に用いるキャパシタに対しても適用可能であることを付け加えたい。この場合は、メモリセル以外で用いるキャパシタのパターン面積の縮小やキャパシタ信頼性の向上が可能となる。なお、構成や製造方法は本発明の第１乃至第４の実施例において、メモリセル部をメモリセル以外のキャパシタ部に置き換えることで夫々適用可能である。
【図面の簡単な説明】
【００７７】
【図１】特許文献１に開示されるＤＲＡＭのメモリセル部の１メモリセルとロジック部の１トランジスタとを並べて概略的に示す断面図である。
【図２】本発明の第１実施形態に係るＤＲＡＭ（半導体記憶装置）の１メモリセルを概略的に示す断面図である。
【図３】第１実施形態に係るＤＲＡＭの複数のメモリセルを含むメモリセル部にエッチングマスクを組み合わせた状態を概略的に示す平面図である。
【図４】図２及び図３に示されるＤＲＡＭの製造方法の工程の要部を示す断面図である。
【図５】図２及び図３に示されるＤＲＡＭの製造方法の工程の要部を示す断面図である。
【図６】図２及び図３に示されるＤＲＡＭの製造方法の工程の要部を示す断面図である。
【図７】図２及び図３に示されるＤＲＡＭの製造方法の工程の要部を示す断面図である。
【図８】本発明の第２実施形態に係るＤＲＡＭ（半導体記憶装置）の複数のメモリセルを含むメモリセル部にエッチングマスクを組み合わせた状態を概略的に示す平面図である。
【図９】図８に示されるＤＲＡＭの製造方法の工程の要部を示す断面図である。
【図１０】図８に示されるＤＲＡＭの製造方法の工程の要部を示す断面図である。
【図１１】図８に示されるＤＲＡＭの製造方法の工程の要部を示す断面図である。
【図１２】図８に示されるＤＲＡＭの製造方法の工程の要部を示す断面図である。
【図１３】本発明の第３実施形態に係るＤＲＡＭ（半導体記憶装置）の複数のメモリセルを含むメモリセル部にエッチングマスクを組み合わせた状態を概略的に示す平面図である。
【図１４】図１３に示されるＤＲＡＭの製造方法の工程の要部を示す断面図である。
【図１５】図１３に示されるＤＲＡＭの製造方法の工程の要部を示す断面図である。
【図１６】図１３に示されるＤＲＡＭの製造方法の工程の要部を示す断面図である。
【図１７】図１３に示されるＤＲＡＭの製造方法の工程の要部を示す断面図である。
【図１８】２つのトレンチの互いに隣接する面がキャパシタ領域と利用される場合の構成を概略的に示す図である。
【図１９】２つのトレンチの互いに隣接する面がキャパシタ領域と利用される場合の異なる構成を概略的に示す図である。
【図２０】本発明の第４実施形態に係るＤＲＡＭ（半導体記憶装置）のメモリセル部の１メモリセルとロジック部の１トランジスタとを並べて概略的に示す断面図である。
【図２１】図２０に示されるＤＲＡＭの製造方法の工程の要部を示す断面図である。
【図２２】第４実施形態の変形例に係るＤＲＡＭ（半導体記憶装置）のメモリセル部の１メモリセルとロジック部の１トランジスタとを並べて概略的に示す断面図である。
【図２３】第４実施形態の更に他の変形例に係るＤＲＡＭの製造方法の工程の要部を示す断面図である。
【符号の説明】
【００７８】
２…半導体基板、４…Ｎ型ウエル、６、８、２４、７４…トレンチ、１２…メモリセル、１４…ＭＯＳトランジスタ、１６…キャパシタ、２２、２２Ｙ、７２…素子分離部、２６、２６Ｘ、７６…素子分離絶縁膜、３２…下側電極、３４…キャパシタ絶縁膜、３６…上側電極、４２…ソース／ドレイン層、４４…ゲート絶縁膜、４６…ゲート電極、ＬＧＳ…ロジック部、ＭＣＳ…メモリセル部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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