(57)【要約】      （修正有）【課題】高記憶容量化が可能な半導体装置およびその製造方法を提供する。【解決手段】基板１０上にビットライン層１５ａ、１５ｂ、１５ｃに上下を挟まれた複数のチャネル層１４ａ、１４ｂが積層された積層構造１７と、積層構造１７中にチャネル層１４ａ、１４ｂに形成された溝部１８の側方に設けられたゲート電極３０と、ゲート電極３０とチャネル層１４ａ、１４ｂとの間に設けられた電荷蓄積層２４と、を有する半導体装置。【選択図】図５
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【特許請求の範囲】
【請求項１】
基板上にビットライン層に挟まれた複数のチャネル層が積層された積層構造と、
前記積層構造中に形成された溝部内の側面の側方に設けられたゲート電極と、
前記ゲート電極と前記チャネル層との間に設けられた電荷蓄積層と、を具備する半導体装置。
【請求項２】
前記溝部は前記積層構造の最下層のチャネル層の下面まで達するように形成された請求項１記載の半導体装置。
【請求項３】
各ワードラインは前記溝部の幅方向に配置された複数のゲート電極と接続され、前記積層構造の上に設けられた複数のワードラインを具備する請求項１または２記載の半導体装置。
【請求項４】
前記複数のワードラインは互いに電気的に分離されている請求項３記載の半導体装置。
【請求項５】
前記複数のチャネル層は多結晶シリコンを含む請求項１から４のいずれか一項記載の半導体装置。
【請求項６】
前記複数のチャネル層のうち隣り合うチャネル層の間の前記ビットライン層は共通である請求項１から５のいずれか一項記載の半導体装置。
【請求項７】
前記複数のチャネル層のうち隣り合うチャネル層の間のビットライン層の間に設けられた絶縁層を具備する請求項１からの５いずれか一項記載の半導体装置。
【請求項８】
前記電荷蓄積層は、酸化シリコン膜に挟まれた窒化シリコン膜である請求項１から７のいずれか一項記載の半導体装置。
【請求項９】
横方向に交互に配置されたソースドレイン領域およびチャネル領域を有し、ソースドレイン領域およびチャネル領域が重なるように縦方向に積層され、互いに絶縁された複数の半導体層と、
前記複数の半導体層に形成され前記横方向に延在する溝部内側面の前記チャネル領域の側方に設けられたゲート電極と、
前記チャネル領域と前記ゲート電極との間に設けられた電荷蓄積層と、
前記溝部内側面の前記ソースドレイン領域の側方に設けられた絶縁層と、を具備する半導体装置。
【請求項１０】
前記横方向に交互に設けられたソースドレイン領域およびチャネル領域はＮＡＮＤセルを構成する請求項９記載の半導体装置。
【請求項１１】
前記半導体層は多結晶シリコンを含む請求項９または１０記載の半導体装置。
【請求項１２】
基板上に設けられた第１ビットライン層と、
該第１ビットライン層上に設けられ多結晶シリコンを含むチャネル層と、
該チャネル層上に設けられた第２ビットライン層と、
前記チャネル層に形成された溝部内の側面の側方に設けられたゲート電極と、
前記ゲート電極と前記チャネル層との間に設けられた電荷蓄積層と、を具備する半導体装置。
【請求項１３】
基板上にビットライン層に上下を挟まれた複数のチャネル層を積層する工程と、
前記複数のチャネル層に最下層のチャネル層の下面まで達するように溝部を形成する工程と、
前記溝部の側面内の側方に電荷蓄積層を形成する工程と、
前記溝部内にゲート電極を形成する工程と、を有する半導体装置の製造方法。
【請求項１４】
前記ゲート電極を形成する工程は、前記積層構造上に、前記溝部の幅方向に配置された複数のゲート電極と接続されたワードラインを形成する工程を含む請求項１３記載の半導体装置の製造方法。
【請求項１５】
前記複数のチャネル層を積層する工程は、複数のシリコン基板を酸化シリコン層を用い貼り合わせることにより行う請求項１３または１４記載の半導体装置の製造方法。
【請求項１６】
互いに絶縁されるように複数の半導体層を積層する工程と、
前記半導体層内にソースドレイン領域およびチャネル領域を横方向に交互に形成する工程と、
前記複数の半導体層に最下層の半導体層の下面まで達するように溝部を形成する工程と、
前記溝部内の側面の側方に電荷蓄積層を形成する工程と、
前記溝部内にゲート電極を形成する工程と、を有する半導体装置の製造方法。
【請求項１７】
前記ゲート電極を形成する工程は、前記積層構造上で、前記溝部の幅方向に配置された複数のゲート電極が接続されるように前記ゲート電極を形成する工程を含む請求項１６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、半導体基板に形成された溝部の側面にＯＮＯ膜を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、データの書換えが可能な半導体装置である不揮発性メモリが広く利用されている。代表的な不揮発性メモリであるフラッシュメモリにおいては、メモリセルを構成するトランジスタが電荷蓄積層と呼ばれるフローティングゲートまたはＯＮＯ膜(Oxide/Nitride/Oxide)を有している。そして、電荷蓄積層に電荷を蓄積させることにより、データを記憶する
【０００３】
さらに、高記憶容量化のため、様々なメモリセル構造を有するフラッシュメモリが開発されている。特許文献１には１つのメモリセルのＯＮＯ膜中に２つの電荷蓄積領域を形成できるＮＯＲ型フラッシュメモリ（従来例１）が開示されている。特許文献２には、半導体基板に形成された溝部の間の凸部の角部および凸部の下部にそれぞれ拡散層よりなり溝部の長手方向に延在するビットラインと、溝部の幅方向に延在するワードラインが形成されたフラッシュメモリ（従来例２）が開示されている。
【０００４】
【特許文献１】米国特許第６０１１７２５号明細書
【特許文献２】特表２００３−５０８９１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来例１においては、メモリセルは半導体基板の平面にメモリセルが形成されており、記憶容量は十分ではない。従来例２においては、半導体基板に溝部を形成し、溝部側面のフローティングゲートまたはＯＮＯ膜を電荷蓄積層とすることで、高記憶容量化を図っている。しかし、例えば、溝部の幅方向に分離したビットラインを形成されており、その製造方法は不複雑となる。
【０００６】
本発明は、高記憶容量化が可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、基板上にビットライン層に挟まれた複数のチャネル層が積層された積層構造と、前記積層構造中に形成された溝部内の側面の側方に設けられたゲート電極と、前記ゲート電極と前記チャネル層との間に設けられた電荷蓄積層と、を具備する半導体装置である。本発明によれば、溝部内の側面の側方に設けられた電荷蓄積層に複数の電荷蓄積領域を形成できるため、記憶容量密度を向上させることができる。
【０００８】
上記構成において、前記溝部は前記積層構造の最下層のチャネル層の下面まで達するように形成された構成とすることができる。
【０００９】
上記構成において、各ワードラインは前記溝部の幅方向に配置された複数のゲート電極と接続され、前記積層構造の上に設けられた複数のワードラインを具備する構成とすることができる。この構成によれば、溝部の幅方向に複数のメモリセルを配置することができる。
【００１０】
上記構成において、前記複数のワードラインは互いに電気的に分離されている構成とすることができる。この構成によれば、溝部の延在方向に複数のメモリセルを配置することができる。
【００１１】
上記構成において、前記複数のチャネル層は多結晶シリコンを含む構成とすることができる。この構成によれば、簡単にチャネル層を積層することができる。
【００１２】
上記構成において、前記複数のチャネル層のうち隣り合うチャネル層の間の前記ビットライン層は共通である構成とすることができる。この構成によれば、積層構造の層数を削減することができる。
【００１３】
上記構成において、前記複数のチャネル層のうち隣り合うチャネル層の間のビットライン層の間に設けられた絶縁層を具備する構成とすることができる。
【００１４】
上記構成において、前記電荷蓄積層は、酸化シリコン膜に挟まれた窒化シリコン膜である構成とすることができる。
【００１５】
本発明は、横方向に交互に配置されたソースドレイン領域およびチャネル領域を有し、ソースドレイン領域およびチャネル領域が重なるように縦方向に積層され、互いに絶縁された複数の半導体層と、前記複数の半導体層に形成され前記横方向に延在する溝部内側面の前記チャネル領域の側方に設けられたゲート電極と、前記チャネル領域と前記ゲート電極との間に設けられた電荷蓄積層と、前記溝部内側面の前記ソースドレイン領域の側方に設けられた絶縁層と、を具備する半導体装置である。本発明によれば、記憶容量密度を向上させることができる。
【００１６】
上記構成において、前記横方向に交互に設けられたソースドレイン領域およびチャネル領域はＮＡＮＤセルを構成するとすることができる。この構成によれば、ＮＡＮＤ型不揮発性メモリにおいて、記憶容量密度を向上させることができる。
【００１７】
上記構成において、前記半導体層は多結晶シリコンを含む構成とすることができる。この構成によれば、簡単に半導体層を積層することができる。
【００１８】
本発明は、基板上に設けられた第１ビットライン層と、該第１ビットライン層上に設けられ多結晶シリコンを含むチャネル層と、該チャネル層上に設けられた第２ビットライン層と、前記チャネル層に形成された溝部内の側面の側方に設けられたゲート電極と、前記ゲート電極と前記チャネル層との間に設けられた電荷蓄積層と、を具備する半導体装置である。本発明によれば、半導体基板以外の基板を用いることができるため、製造コストを削減することができる。
【００１９】
本発明は、基板上にビットライン層に上下を挟まれた複数のチャネル層を積層する工程と、前記複数のチャネル層に最下層のチャネル層の下面まで達するように溝部を形成する工程と、前記溝部の側面内の側方に電荷蓄積層を形成する工程と、前記溝部内にゲート電極を形成する工程と、を有する半導体装置の製造方法である。本発明によれば、溝部内の側面の側方に設けられた電荷蓄積層に複数の電荷蓄積領域を形成できるため、記憶容量密度を向上させることができる。
【００２０】
上記構成において、前記ゲート電極を形成する工程は、前記積層構造上に、前記溝部の幅方向に配置された複数のゲート電極と接続されたワードラインを形成する工程を含む構成とすることができる。
【００２１】
上記構成において、前記複数のチャネル層を積層する工程は、複数のシリコン基板を酸化シリコン層を用い貼り合わせることにより行う構成とすることができる。この構成によれば、シリコン基板をチャネル層として用いているため、性能を向上させることができる。
【００２２】
本発明は、互いに絶縁されるように複数の半導体層を積層する工程と、前記半導体層内にソースドレイン領域およびチャネル領域を横方向に交互に形成する工程と、前記複数の半導体層に最下層の半導体層の下面まで達するように溝部を形成する工程と、前記溝部内の側面の側方に電荷蓄積層を形成する工程と、前記溝部内にゲート電極を形成する工程と、を有する半導体装置の製造方法である。本発明によれば、記憶容量密度を向上させることができる。
【００２３】
上記構成において、前記ゲート電極を形成する工程は、前記積層構造上で、前記溝部の幅方向に配置された複数のゲート電極が接続されるように前記ゲート電極を形成する工程を含む構成とすることができる。
【発明の効果】
【００２４】
本発明によれば、高記憶容量化が可能な半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２５】
以下、図面を用い本発明に係る実施例について説明する。
【実施例１】
【００２６】
図１（ａ）から図１（ｃ）は実施例１に係るフラッシュメモリの製造方法を示す断面図である。図１（ａ）を参照に、シリコン基板１０または基板上のＢＰＳＧ（Ｂｏｒｏ−Ｐｈｉｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）等の絶縁層上に、例えばＣＶＤ法を用い、例えば膜厚が０．１６μｍ、１×１０２１ｃｍ−３程度にＮ型にドープした多結晶シリコンからなるビットライン層１２、例えば膜厚が０．２μｍのノンドープまたは１×１０１７ｃｍ−３程度にＰ型にドープされた多結晶シリコンからなるチャネル層１４、例えば膜厚が０．１６μｍ、１×１０１７ｃｍ−３程度にＮ型にドープした多結晶シリコンからなるビットライン層１６を形成する。なお、ビットライン層１２はシリコン基板１０にＡｓ（砒素）等のイオン注入を行い形成することもできる。
【００２７】
図１（ｂ）を参照に、基板１０まで達する溝部１８を形成する。図１（ｃ）を参照に、溝部１８の側面、つまりチャネル層１４、ビットライン層１２、１６の側面に、酸化シリコン膜からなるトンネル酸化膜２２、窒化シリコン膜からなるトラップ層２４および酸化シリコン膜からなるトップ酸化膜２６を形成する。これによりトンネル酸化膜２２、トラップ層２４およびトップ酸化膜２６からなるＯＮＯ膜２０が形成される。
【００２８】
図２を参照に、溝部１８を埋め込み、ＯＮＯ膜２０を覆うように多結晶シリコンからなるゲート電極３０を形成する。このように形成されたフラッシュメモリは、基板１０上に設けられたビットライン層１２(第１ビットライン層）と、ビットライン層１２上に形成されたチャネル層１４と、チャネル層１４上に設けられたビットライン層１６（第２ビットライン層）と、からなる多結晶シリコン積層を有している。そして、チャネル層１４を含む積層に形成された溝部１８内の側面の側方にゲート電極３０が設けられ、ゲート電極３０とチャネル層１４との間にトラップ層２４（電荷蓄積層）が設けられている。図２のように、溝部１８両側のビットライン層１２、１６に挟まれたチャネル層１４の上下方向がチャネル（図２中の両方向矢印）となる。チャネル層１４の上下のトラップ層２４内に２つずつ、４つの電荷蓄積領域Ｃ１からＣ４を設けることができる。さらに、チャネル層１４が多結晶シリコンのため基板１０はシリコン基板でなくともよく、例えば絶縁基板上にＢＰＳＧ層を形成し、その上に実施例１に係る構造を形成することができる。よって、製造コストを削減することができる。
【実施例２】
【００２９】
トラップ層２４は図３のように、溝部１８の側方に形成し、溝部１８の底およびビットライン１６上には形成しないこともできる。つまり、溝部１８の側方に形成されたトラップ層２４はそれぞれ分離した構造とすることができる。これにより、溝部１８の両側の電荷蓄積領域(例えばＣ２とＣ４）が互いに重なることがなく、溝部１８の幅を狭くすることができる。
【実施例３】
【００３０】
図４のように、実施例１に係るメモリセルを縦方向に積層することができる。図４を参照に、ビットライン層１２ａ、チャネル層１４ａおよびビットライン層１６ａが積層して設けられている。上記積層には溝部１８ａが形成され、溝部１８ａの側面にＯＮＯ膜２０ａが形成されている。溝部１８ａを埋め込むようにゲート電極３０ａが形成されている。ゲート電極３０ａ上には例えば層間絶縁膜および配線層３６が形成される。その上にＢＰＳＧ層１０ｂが形成され、一層目と同様に、二層目のメモリセルが積層される。二層目のメモリセル構造は一層目と同様であり説明を省略する。
【００３１】
実施例１に係る半導体装置は、チャネル層１４が多結晶シリコンからなるため、実施例３のようにメモリセルを積層させることができる。よって、記憶密度を高密度化することができる。
【実施例４】
【００３２】
図５は実施例４に係るフラッシュメモリのメモリセルを示す斜視図である。シリコン基板（または基板上のＢＰＳＧ層等の絶縁層）１０上に多結晶シリコンからなるビットライン層１５ａ、チャネル層１４ａ、ビットライン層１５ｂ、チャネル層１４ｂおよびビットライン層１５ｃが積層されている。つまり、基板１０上にビットライン層１５に上下を挟まれた複数のチャネル層１４が積層された積層構造１７を有している。上記多結晶シリコンからなる積層構造１７に溝部１８が形成されている。溝部１８の側面にはＯＮＯ膜２０が設けられている。溝部１８を埋め込みＯＮＯ膜２０を覆うようにゲート電極３０が設けられている。
【００３３】
積層には酸化シリコン膜からなる素子分離層２８が設けられ、図５のワードライン方向のメモリセル（図示していない）とは素子分離層２８により電気的に分離されている。溝部１８の幅方向（ワードライン方向）に複数配置されたメモリセル（図５では１つのみ図示している）のゲート電極３０は積層構造の上で接続されワードライン（ＷＬ１およびＷＬ２）を形成している。ゲート電極３０（ワードラインＷＬ１とＷＬ２）は溝部１８の幅方向に延在する絶縁層３２により電気的に分離されている。
【００３４】
図６は実施例４に係るメモリセルの回路図である。図６のように、実施例４はＮＯＲ型メモリセルを構成している。図６のビットラインＢＬ０からＢＬ４は図６のビットライン層１５ａから１５ｃのビットラインＢＬ０からＢＬ２、ＢＬ２´からＢＬ４に相当し、図５のビットライン方向の矢印方向に延在するビットライン層１５ａ、１５ｂおよび１５ｃがビットラインＢＬ０からＢＬ２、ＢＬ２´からＢＬ４を構成する。また、図６のワードラインＷＬ１、ＷＬ２は図５のゲート電極３０が接続されたワードラインＷＬ１、ＷＬ２に相当する。図６のメモリセルの電荷蓄積領域Ｃ１からＣ８は、図５のトラップ層２４に形成された電荷蓄積領域Ｃ１からＣ８に相当する。
【００３５】
図７（ａ）から図８（ｂ）を用い、実施例４に係るフラッシュメモリの製造方法について説明する。図７（ａ）を参照に、シリコン基板（または基板上のＢＰＳＧ層等の絶縁層）１０上に、例えばＣＶＤ法を用い、ビットライン層１５ａ、１５ｂ、１５ｃとチャネル層１４ａ、１４ｂを積層する。つまり、基板１０上にビットライン層１５に上下を挟まれた複数のチャネル層１４を積層し積層構造１７を形成する。ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法を用い基板１０に達し酸化シリコン膜からなる素子分離層２８を形成する。図７（ｂ）を参照に、素子分離層２８の間に、基板１０まで達する溝部１８を形成する。つまり、積層されたチャネル層１４に溝部１８を形成する。
【００３６】
図８（ａ）を参照に、溝部１８の側面、つまりチャネル層１４の側面に、ＯＮＯ膜２０として、酸化シリコン膜からなるトンネル酸化膜２２、窒化シリコン膜からなるトラップ層２４および酸化シリコン膜からなるトップ酸化膜２６を形成する。図８（ｂ）を参照に、溝部１８を埋め込み積層構造１７上に例えば多結晶シリコンからなるゲート電極３０を形成する。ゲート電極３０は溝部１８内のＯＮＯ膜２０の側面に形成される。図５を参照に、ゲート電極３０をビットライン方向で分離し、絶縁層３２を形成する。これにより、複数のゲート電極３０（ワードラインＷＬ１、ＷＬ２）を形成する。その後、図示していないが、層間絶縁膜や配線層を形成し、フラッシュメモリが完成する。
【００３７】
実施例４によれば、基板１０上にビットライン層１５に上下を挟まれた複数のチャネル層１４が積層された積層構造１７が設けられている。積層構造１７中にチャネル層１４に形成された溝部１８内側面の側方にゲート電極３０が設けられている。ゲート電極３０とチャネル層１４との間に絶縁体の電荷蓄積層であるトラップ層２４を備えている。これにより、例えば、チャネル層１４を２層有する実施例４においては、溝部１８の側方に電荷蓄積領域を片側で４つずつ有し、両側で８つ有することができる。このように、記憶容量密度を向上させることができる。特に実施例３と比較し、溝部１８が複数のチャネル層１４ａ、１４ｂに連続して形成されているため、縦方向の薄膜化、製造工程の簡略化を行うことができる。また、チャネル層１４は２層に限られず複数設けることができる。
【００３８】
ゲート電極３０は、図５のワードライン方向（溝部１８の幅方向）に複数設けられている。これにより、図６のメモリセルをワードライン方向に複数配置することができる。
【００３９】
ワードライン方向（溝部１８の幅方向）に複数配置されたゲート電極３０は積層構造１７の上で接続されてワードラインＷＬ１、ＷＬ２を形成することができる。これにより、図６のメモリセルをワードライン方向に複数配置することができる。
【００４０】
ワードラインＷＬ１、ＷＬ２は、ビットライン方向（溝部１８の延在する方向）に複数設けられ、互いに電気的に分離している。このように、ビットライン方向にワードラインを複数設けることができる。
【００４１】
チャネル層１４は多結晶シリコンを含むため、図５のように簡単にチャネル層１４を複数積層させることができる。また、積層されたチャネル層のうち隣り合うチャネル層１４ａと１４ｂとの間のビットライン層１５ｂは共通であり、ビットライン層１５ｂをチャネル層１４ａとチャネル層１４ｂとに用いることができる。これにより、積層構造１７の層数を削減することができる。
【実施例５】
【００４２】
図９を参照に、実施例５は実施例４に比べ、溝部１８は積層構造１７の最下層のチャネル層１４ａの下面まで達するように形成され、最下層のビットライン層１５ａには形成されていない。このため、ビットライン層１５ａを左右のチャネル層１４ａで共通に用いることができる。図１０は実施例５に係る回路図である。実施例４の回路図である図６に比べ、ビットラインＢＬ２とＢＬ２´とを共通にしビットラインＢＬ２とすることができる。その他の構成は実施例４と同じであり同じ部材は同じ符号を付し説明を省略する。
【実施例６】
【００４３】
実施例６はチャネル層としてシリコン層を用いる例である。図１１（ａ）から図１２を用い実施例６に係るフラッシュメモリの製造方法について説明する。図１１（ａ）を参照に、Ｐ型シリコン基板８０ａ上に例えばＣＶＤ法を用いＮ型の多結晶シリコンからなるビットライン層８２ａを形成する。ビットライン層８２ａ上に酸化シリコン膜からなる絶縁層８４ａを形成する。図１１（ｂ）を参照に、基板８０ｂ上にＮ型の多結晶シリコンからなるビットライン層８６ｂを形成する。図１１（ｃ）を参照に、絶縁層８４ａとビットライン層８６ｂとを貼り合わせる。基板８０ｂを研磨後、基板８０ｂ上にビットライン層８２ｂを形成する。図１１(ｄ)を参照に、同様に、ビットライン層８６ｃ、基板８０ｃおよびビットライン層８４ｃを形成する。これにより、基板８０ａ、８０ｂおよび８０ｃ（以下チャネル層ともいう）が積層した積層構造８８が形成される。なお、ビットライン層８２ａ、８２ｂ、８２ｃ、８６ｂ、８６ｃの形成は基板８０ａ、８０ｂ、８０ｃに例えばＡｓをイオン注入する方法で形成してもよい。
【００４４】
図１２を参照に、積層構造８８に基板８０ａに達する溝部９０を形成する。溝部９０の側面にＯＮＯ膜２０を形成する。溝部９０を埋め込みＯＮＯ膜２０上にゲート電極３０を形成する。実施例６によれば、Ｃ１からＣ１０の１０つの電荷蓄積領域を設けることができる。さらに、積層されたチャネル層のうち隣り合うチャネル層８０ｂ、８０ｃの間のビットライン層８２、８２ｃの間に絶縁層８４ｂが設けられている。このように、複数のシリコン基板８０を酸化シリコン層８４を用い貼り合わせることにより複数のチャネル層８０が積層した積層構造８８を形成している。これにより、シリコン基板８０をチャネル層として用いているため、実施例４でチャネル層１４として多結晶シリコンを用いる場合に比べ性能を向上させることができる。
【実施例７】
【００４５】
実施例７はＮＡＮＤ型フラッシュメモリの例である。図１３は実施例７に係るフラッシュメモリのメモリセルの回路図であり、図１４（ａ）および図１４（ｂ）は実施例７のメモリセルの斜視図である。図１３を参照に、ストリングＳ１は複数のメモリセルＭ１からＭＸおよび選択トランジスタＳＴ１、ＳＴ２が並列に接続されている。メモリセルＭ１からＭＸのストリングＳ１は、選択トランジスタＳＴ１およびＳＴ２を介しビットラインＢＬおよびソースラインＳＬに接続されている。メモリセルＭ１からＭＸの各制御ゲートＣＧ１からＣＧＸ並びに選択トランジスタＳＴ１およびＳＴ２の各選択ゲートＳＧ１及びＳＧ２は、ストリングＳ１からＳ４にかけて、それぞれ接続されている。ここでは、ストリングが４つの例を示しているが、これに限られるものではない。
【００４６】
図１４（ａ）は図１３のＡ−Ａに相当する断面、すなわちソースドレイン領域の断面を示す斜視図である。また、図１４（ｂ）はＢ−Ｂに相当する断面、すなわちチャネル領域の断面を示す斜視図である。図１４（ａ）および図１４（ｂ）を参照に、シリコン基板（または基板上のＢＰＳＧ層等の絶縁層）５０上に、絶縁層５２ａ、半導体層５８ａ、絶縁層５２ｂ、半導体層５８ｂおよび絶縁層５２ｃが積層され積層構造５１が設けられている。つまり、互いに絶縁された複数の半導体層５８ａおよび５８ｂが積層し設けられている。半導体層５８ａおよび５８ｂは積層方向に対し横方向（ストリング方向）に交互に配置されたソースドレイン領域５６ａ、５６ｂおよびチャネル領域５４ａ、５４ｂを有している。半導体層５８ａおよび５８ｂのそれぞれのソースドレイン領域５６ａ、５６ｂおよびチャネル領域５４ａ、５４ｂは、それぞれ重なるように縦方向（つまり積層方法）に積層されている。
【００４７】
積層構造５１には基板５０に達し、横方向（ストリング方向）に延在する溝部５９が設けられている。溝部５９の側面にトンネル酸化膜６２、トラップ層６４およびトップ酸化膜６６からなるＯＮＯ膜６０が設けられている。ＯＮＯ膜６０上に溝部５９を埋め込むようにゲート電極７２と絶縁層７０とが設けられている。ゲート電極７２は溝部５９内側面のチャネル領域５４ａおよび５４ｂの側方に設けられている。つまり、ゲート電極７２は、２つのストリングのチャネル領域５４ａの間およびチャネル５４ｂの間に設けられている。例えば、ストリングＳ２およびＳ３のチャネル領域５４ａの間、ストリングＳ１およびＳ４のチャネル領域５４ｂの間に設けられている。絶縁層７０は、溝部５９内側面のソースドレイン領域５６ａおよび５６ｂの側方に設けられている。つまり、２つのストリングのソースドレイン領域５６ａの間およびソースドレイン領域５６ｂの間に設けられている。例えば、ストリングＳ２およびＳ３のソースドレイン領域５６ａの間、ストリングＳ１およびＳ４のソースドレイン領域５６ｂの間に設けられている。このように、ゲート電極７２と絶縁層７０とは前記横方向（ストリング方向）に交互に設けられている。また、ＯＮＯ膜６０内の電荷蓄積層であるトラップ層６４はチャネル領域５４ａおよび５４ｂとゲート電極７２との間に設けられている。
【００４８】
実施例７によれば、図１４（ａ）および図１４（ｂ）のストリング方向に交互に設けられたチャネル領域５４ａ、５４ｂとその両側のソースドレイン領域５６ａ、５６ｂと、チャネル領域５４ａ、５４ｂの側方に設けられたゲート電極７２と、ゲート電極７２とチャネル領域５４ａ、５４ｂとの間のＯＮＯ膜６０と、がメモリセルＭ１からＭＸを構成する。ストリング方向に選択トランジスタＳＴ１、メモリセルＭ１からＭＸ、選択トランジスタＳＴ２が配置されストリングが形成される。図１４（ａ）および図１４（ｂ）においては、Ｓ１からＳ６の6つのストリングが図示されている。一方絶縁層７０で電気的に分離されたゲート電極７２は制御ゲートＣＧ１からＣＧＸ、選択ゲートＳＧ１およびＳＧ２を構成する。図１４（ａ）および図１４（ｂ）においては、制御ゲート方向に制御ゲートＣＧ１およびＣＧ２が図示されている。以上のように実施例７によれば、高記憶容量密度のＮＡＮＤ型フラッシュメモリを提供することができる。
【００４９】
図１５（ａ）から図１５（ｃ）を用い、実施例７に係るフラッシュメモリの製造方法について説明する。図１５（ａ）を参照に、シリコン基板（または基板上のＢＰＳＧ層等の絶縁膜）５０上に、酸化シリコン膜からなる絶縁層５２ａ、Ｐ型多結晶シリコンからなる半導体層５８ａ、絶縁層５２ｂ、半導体層５８ｂおよび絶縁層５２ｃを積層し形成する。すなわち、互いに絶縁されるように複数の半導体層５８ａおよび５８ｂを積層する。絶縁層５２ａから５２ｃの形成は、例えばＣＶＤ法または熱酸化法を用い行う。半導体層５８ａおよび５８ｂの形成は例えばＣＶＤ法を用い行う。
【００５０】
図１５（ｂ）を参照に、半導体層５８ａおよび５８ｂを積層する際に、それぞれ任意に選択した一部に、例えばＡｓ(砒素）をイオン注入しその後熱処理する。これにより、半導体層５８ａおよび５８ｂ内のイオン注入された領域がソースドレイン領域５６ａおよび５６ｂとなり、イオン注入されない領域がチャネル領域５４ａおよび５４ｂとなる。チャネル領域となる任意の一部にイオン注入を行ってもよい。このようにして、半導体層５８ａ、５８ｂ内にソースドレイン領域５６ａ、５６ｂおよびチャネル領域５４ａ、５４ｂを交互に形成する。
【００５１】
図１５（ｃ）を参照に、積層構造５１の複数の半導体層５８ａ、５８ｂに最下層の半導体層５８ａの下面まで達するように溝部５９を形成する。溝部５９の側面、底面および積層構造５１上に、ＯＮＯ膜６０として、酸化シリコン膜からなるトンネル酸化膜６２、窒化シリコン膜からなるトラップ層６４および酸化シリコン膜からなるトップ酸化膜６６を形成する。つまり、溝部５９内の側方に電荷蓄積層であるトラップ層６４を形成する。溝部５９内のＯＮＯ膜６０の側面に埋め込み積層構造５１上を覆うように多結晶シリコンからなるゲート電極７２を形成する。ゲート電極７２を形成する際は、積層構造５１上で、溝部５９の幅方向に配置されたゲート電極７２が接続されるように、ゲート電極７２を形成する。
【００５２】
図１４（ａ）を参照に、溝部５９のソースドレイン領域５６ａ、５６ｂの側方に溝部５９を埋め込みゲート電極７２を電気的に分離する絶縁層７０を形成する。これにより、ゲート電極７２をストリング方向で分離し複数のゲート電極７２（ＳＧ１、ＣＧ１からＣＧＸ、ＳＧ２）を形成する。その後、層間絶縁膜および配線層を形成し実施例７に係るフラッシュメモリが完成する。実施例７においても、半導体層５８ａ、５８ｂは２層以上とすることができる。
【００５３】
また、実施例７においては、図１４（ｂ）の半導体領域５８ａ、５６ｂとその両側のＯＮＯ膜６０およびゲート電極７２がメモリセルを構成する。つまり、例えば、ストリングＳ３の両側のＯＮＯ膜６０の対称な電荷蓄積領域には同じデータが記憶される。しかしながら、半導体領域５８ａとそれぞれの片側のＯＮＯ膜６０およびゲート電極７２を別々のメモリセルとするようにしてもよい。
【００５４】
なお、実施例１から実施例７において、電荷蓄積層は窒化シリコン層を例に説明したが、これに限られない。電荷を蓄積する絶縁体からなる層であることが好ましい。絶縁体は電荷が移動しないため、多くの電荷蓄積領域を形成し記憶密度を高くし易いためである。また、チャネル層や半導体層は、単結晶シリコンや多結晶シリコンには限られない。他の材料を用いることもできる。また、多結晶シリコンと言う場合はアモルファスシリコンも多結晶シリコンに含まれる。
【００５５】
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００５６】
【図１】図１（ａ）から図１（ｃ）は実施例１に係るフラッシュメモリの製造工程を示す断面図である。
【図２】図２は実施例１に係るフラッシュメモリの断面図である。
【図３】図３は実施例２に係るフラッシュメモリの断面図である。
【図４】図４は実施例３に係るフラッシュメモリの断面図である。
【図５】図５は実施例４に係るフラッシュメモリの断面斜視図である。
【図６】図６は実施例４に係るフラッシュメモリの回路図である。
【図７】図７（ａ）および図７（ｂ）は実施例４に係るフラッシュメモリの製造工程を示す断面斜視図（その１）である。
【図８】図８（ａ）および図８（ｂ）は実施例４に係るフラッシュメモリの製造工程を示す断面斜視図（その２）である。
【図９】図９は実施例５に係るフラッシュメモリの断面斜視図である。
【図１０】図１０は実施例５に係るフラッシュメモリの回路図である。
【図１１】図１１（ａ）から図１１（ｄ）は実施例６に係るフラッシュメモリの製造工程を示す断面図である。
【図１２】図１２は実施例６に係るフラッシュメモリの断面図である。
【図１３】図１３は実施例７に係るフラッシュメモリの回路図である。
【図１４】図１４（ａ）および図１４（ｂ）は実施例７に係るフラッシュメモリの断面斜視図である。
【図１５】図１５（ａ）から図１５（ｃ）は実施例７に係るフラッシュメモリの製造工程を示す断面斜視図である。
【符号の説明】
【００５７】
１０        基板
１２        ビットライン
１４        チャネル層
１５        ビットライン層
１７        積層構造
１８        溝部
２０        ＯＮＯ膜
２８        素子分離領域
３０        ゲート電極
３２        絶縁層
５０        基板
５１        積層構造
５２        絶縁層
５４        チャネル領域
５６        ソースドレイン領域
５８        半導体層
５９        溝部
６０        ＯＮＯ膜
７０        絶縁層
７２        ゲート電極
８０        基板
８２        ビットライン
８４        酸化シリコン層
８６        ビットライン層
８８        積層構造
９０        溝部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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