(57)【要約】      （修正有）【課題】カップリング比の低下を抑制できる不揮発性メモリセルを備えた半導体装置を提供すること。【解決手段】  半導体装置は、基板１と、基板１上に設けられ、複数の不揮発性のメモリセルとを備え、前記メモリセルは、トンネル絶縁膜２、浮遊ゲート電極３、制御ゲート電極５、電極間絶縁膜４、電極側壁絶縁膜８とを備え、電極間絶縁膜４は、浮遊ゲート電極３と制御ゲート電極５との対向領域のうち両端領域を除いた中央領域に設けられ、第１の誘電率を有する第１の絶縁膜４1 と、浮遊ゲート電極３と制御ゲート電極５との対向領域のうち前記両端領域に設けられ、かつ、前記両端領域の外に突出している第２の誘電率を有する第２の絶縁膜４2 とを含み、第１の誘電率は第２の誘電率よりも高く、第２の誘電率はシリコン窒化膜の誘電率よりも高い。【選択図】図２
2008192991.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた複数の不揮発性メモリセルと
を具備してなる半導体装置であって、
前記不揮発性メモリセルは、
前記半導体基板上に設けられ、チャネル長およびチャネル幅を有するチャネル領域と、
前記半導体基板の前記チャネル領域上に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられた浮遊ゲート電極と、
前記浮遊ゲート電極の上方に設けられた制御ゲート電極と、
前記浮遊ゲート電極と前記制御ゲート電極との間に設けられた電極間絶縁膜と、
前記浮遊ゲート電極および前記制御ゲート電極の側壁面上に設けられた電極側壁絶縁膜とを具備してなり、
前記電極間絶縁膜は、前記浮遊ゲート電極と前記制御ゲート電極との対向領域のうち両端領域を除いた中央領域に設けられ、第１の誘電率を有する第１の絶縁膜と、前記浮遊ゲート電極と前記制御ゲート電極との対向領域のうち前記両端領域に設けられ、かつ、前記両端領域の外に突出している第２の誘電率を有する第２の絶縁膜とを含み、
前記第１の誘電率は前記第２の誘電率よりも高く、前記第２の誘電率はシリコン窒化膜の誘電率よりも高いことを特徴とする半導体装置。
【請求項２】
前記第２の絶縁膜と前記電極側壁絶縁膜は同材料の絶縁膜で構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板と、
前記半導体基板上に設けられた複数の不揮発性メモリセルと
を具備してなる半導体装置であって、
前記不揮発性メモリセルは、
前記半導体基板上に設けられ、チャネル長およびチャネル幅を有するチャネル領域と、
前記半導体基板の前記チャネル領域上に設けられたトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられた浮遊ゲート電極と、
前記浮遊ゲート電極の上方に設けられた制御ゲート電極と、
前記浮遊ゲート電極と前記制御ゲート電極との間に設けられ、かつ、前記浮遊ゲート電極および前記制御ゲート電極の側壁面よりも突出している第１の誘電率を有する電極間絶縁膜と、
前記浮遊ゲート電極および前記制御ゲート電極の側壁面を覆う、第２の誘電率を有する絶縁膜とを具備してなり、
前記第１の誘電率はシリコン窒化膜の誘電率よりも高く、前記第２の誘電率は前記第１の誘電率よりも低いことを特徴とする半導体装置。
【請求項４】
前記浮遊ゲート電極と前記電極間絶縁膜との間、および、前記制御ゲート電極と前記電極間絶縁膜との間の少なくとも一方に設けられた、シリコン酸化膜、シリコン酸窒化膜またはシリコン窒化膜をさらに備えていることを特徴とする請求項１ないし３のいずれか１項に記載の半導体装置。
【請求項５】
前記チャネル長または前記チャネル幅の方向の前記浮遊ゲート電極の幅または前記制御ゲート電極の幅が５０ｎｍ以下であることを特徴とする請求項１ないし４のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き換え可能な不揮発性メモリセルを備えた半導体装置に関する。
【背景技術】
【０００２】
図２６に、従来技術（特許文献１）による高誘電率絶縁物膜を電極間絶縁膜として用いた不揮発性半導体記憶装置のメモリセル構造を示す。図２６は、ビット線方向（チャネル長方向）に隣接する不揮発性メモリセルの断面図である。
【０００３】
シリコン基板９１上にはトンネル絶縁膜９２を介して浮遊ゲート電極９３が設けられ、浮遊ゲート電極９３上には電極間絶縁膜９４を介して制御ゲート電極９５が設けられている。この制御ゲート電極９５上には加工マスクとして使用されたシリコン窒化膜９６が設けられている。また、シリコン基板９１の表面にはソース／ドレイン領域９７が設けられている。そして、トンネル絶縁膜９２、浮遊ゲート電極９３、電極間絶縁膜９４、制御ゲート電極９５およびシリコン窒化膜９６からなるゲート構造部の側面および上面は、電極側壁酸化膜と呼ばれるシリコン酸化膜９８と層間絶縁膜としてのＢＰＳＧ（Boron Phosphorous Silicate Glass）膜９９とで覆われている。
【０００４】
ここで、電極間絶縁膜９４は第１の誘電体領域９４1 および該第１の誘電体領域よりも誘電率が低い第２の誘電体領域９４2 を含み、この第２の誘電体領域９４2 はチャネル長方向の第１の誘電体領域９４1 の端部に設けられている。
【０００５】
第１の誘電体領域９４1 の構成材料としてはアルミナまたはタンタル酸化物が、第２の誘電体領域９４2 の構成材料としてはシリコン酸化物、シリコン窒化物、シリコン酸窒化物またはＢＰＳＧが開示されている。
【０００６】
上記のメモリセル構造は、浮遊ゲート電極９３の端部の上面上に低誘電率の第２の誘電体領域９４2 が存在するので、隣接するメモリセルが有する浮遊ゲート電極９３同士の上面間の寄生容量が低減し、メモリ誤動作を回避する効果がある。
【０００７】
しかし、低誘電率の第２の誘電体領域９４2 が存在することにより、同一メモリセル内の浮遊ゲート電極９３の上面と制御ゲート電極９５の下面との間の電気容量は低下し、さらに、浮遊ゲート電極９３の側面と制御ゲート電極９５の側面との間の電気容量も低下する。このため、メモリセルのカップリング比が減少し、動作速度の低下を招くという問題があった。
【０００８】
ここで、カップリング比とは、制御ゲート電極に印加した電圧に対するトンネル絶縁膜に印加される電圧の割合で定義され、基板と浮遊ゲート電極との間の電気容量をＣ１、浮遊ゲート電極と制御ゲート電極との間の電気容量をＣ２とすると、Ｃ２／（Ｃ１＋Ｃ２）で近似的に表される。
【特許文献１】特開２００４−３４９６５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、カップリング比の低下を抑制できる不揮発性メモリセルを備えた半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置は、半導体基板と、前記半導体基板上に設けられた複数の不揮発性メモリセルとを具備してなる半導体装置であって、前記不揮発性メモリセルは、前記半導体基板上に設けられ、チャネル長およびチャネル幅を有するチャネル領域と、前記半導体基板の前記チャネル領域上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊ゲート電極と、前記浮遊ゲート電極の上方に設けられた制御ゲート電極と、前記浮遊ゲート電極と前記制御ゲート電極との間に設けられた電極間絶縁膜と、前記浮遊ゲート電極および前記制御ゲート電極の側壁面上に設けられた電極側壁絶縁膜とを具備してなり、前記電極間絶縁膜は、前記浮遊ゲート電極と前記制御ゲート電極との対向領域のうち両端領域を除いた中央領域に設けられ、第１の誘電率を有する第１の絶縁膜と、前記浮遊ゲート電極と前記制御ゲート電極との対向領域のうち前記両端領域に設けられ、かつ、前記両端領域の外に突出している第２の誘電率を有する第２の絶縁膜とを含み、前記第１の誘電率は前記第２の誘電率よりも高く、前記第２の誘電率はシリコン窒化膜の誘電率よりも高いことを特徴とする。
【００１１】
本発明に係る半導体装置は、半導体基板と、前記半導体基板上に設けられた複数の不揮発性メモリセルとを具備してなる半導体装置であって、前記不揮発性メモリセルは、前記半導体基板上に設けられ、チャネル長およびチャネル幅を有するチャネル領域と、前記半導体基板の前記チャネル領域上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊ゲート電極と、前記浮遊ゲート電極の上方に設けられた制御ゲート電極と、前記浮遊ゲート電極と前記制御ゲート電極との間に設けられ、かつ、前記浮遊ゲート電極および前記制御ゲート電極の側壁面よりも突出している第１の誘電率を有する電極間絶縁膜と、前記浮遊ゲート電極および前記制御ゲート電極の側壁面を覆う、第２の誘電率を有する絶縁膜とを具備してなり、前記第１の誘電率はシリコン窒化膜の誘電率よりも高く、前記第２の誘電率は前記第１の誘電率よりも低いことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、カップリング比の低下を抑制できる不揮発性メモリセルを備えた半導体装置を実現できるようになる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照しながら本発明の実施形態を説明する。
【００１４】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置を示す平面図であり、具体的には、半導体装置内のメモリセルアレイを構成している複数の不揮発性メモリセル（以下、単にメモリセルという。）を示す平面図である。
【００１５】
図２および図３は、それぞれ、図１の線分Ａ−Ａ’に沿った断面を示す断面図（チャネル長方向の断面図）および線分Ｂ−Ｂ’に沿った断面を示す断面図（チャネル幅方向の断面図）である。
【００１６】
上記メモリセルアレイは、ＮＡＮＤ型フラッシュメモリ等の不揮発性メモリを構成している。上記半導体装置は、具体的には、不揮発性メモリ自体、あるいは不揮発性メモリを備えた音楽再生装置等の電子デバイスである。
【００１７】
各メモリセルは、トンネル絶縁膜、浮遊ゲート電極、制御ゲート電極、電極間絶縁膜およびソース／ドレイン領域を含む。以下、本実施形態のメモリセルについてさらに説明する。
【００１８】
シリコン基板１の表面には素子分離溝が設けられ、この素子分離溝は素子分離絶縁膜６で埋め込まれている。上記素子分離溝および素子分離絶縁膜６は素子分離領域（ＳＴＩ）を構成している。この素子分離領域によって、メモリセルのチャネル領域を含む、シリコン基板１内におけるアクティブエリア（ＡＡ領域）が規定される。チャネル領域はチャネル長方向およびチャネル幅方向を有する。チャネル長方向（ソース・ドレイン間の方向）は電流が流れる方向である。チャネル幅方向はチャネル長方向に垂直な方向である。
【００１９】
上記アクティブエリアのチャネル領域上には、トンネル絶縁膜２が設けられている。トンネル絶縁膜２は、例えば、シリコン酸化膜またはシリコン酸窒化膜で構成されている。トンネル絶縁膜２上には、浮遊ゲート電極３が設けられている。
【００２０】
浮遊ゲート電極３の上方には、制御ゲート電極５が設けられている。浮遊ゲート電極３と制御ゲート電極５との間には、第１の絶縁膜４1 と第２の絶縁膜４2 とで構成された電極間絶縁膜４が設けられている。制御ゲート電極５上には、加工マスクとして使用されたシリコン窒化膜９が設けられている。シリコン窒化膜９以外の絶縁膜も加工マスクとして使用できる。
【００２１】
ここで、第１の絶縁膜４1 の誘電率ε１は、第２の絶縁膜４2 の誘電率ε２よりも高い（ε１＞ε２）。第２の絶縁膜４2 の誘電率ε２は、シリコン窒化膜の誘電率（比誘電率で７程度）よりも高い。すなわち、第１の絶縁膜４1 および第２の絶縁膜４2 は、いわゆる高誘電体絶縁膜（high-k膜）と呼ばれている絶縁膜で構成されている。
【００２２】
第１の絶縁膜４1 は、例えば、ハフニウムアルミネート膜、ハフニア膜、ランタンアルミネート膜である。第２の絶縁膜４2 は、例えば、アルミナ膜である。絶縁膜４1 ，４2 の組み合わせはこれに限らない。また、第１の絶縁膜４1 と第２の絶縁膜４2 に構成元素が同じ絶縁膜を用いて、その元素組成比を変えることで誘電率を変えることもできる。
【００２３】
第１の絶縁膜４1 は、図２に示すように、チャネル長方向において、浮遊ゲート電極３と制御ゲート電極５との間の中央部に設けられている。したがって、第１の絶縁膜４1 の幅は、浮遊ゲート電極３の幅および制御ゲート電極５の幅よりも狭い。
【００２４】
第２の絶縁膜４2 は、図２に示すように、第１の絶縁膜４1 の両側（端部）に設けられ、かつ、浮遊ゲート電極３と制御ゲート電極５との対向領域の外に突出している。この浮遊ゲート電極３と制御ゲート電極５との対向領域の外に突出した部分の第２の絶縁膜４2 は、電極側壁絶縁膜の一部を構成している。電極側壁酸化膜は、トンネル絶縁膜、浮遊ゲート電極、制御ゲート電極および電極間絶縁膜で構成されたゲート構造部の側面を覆う絶縁膜である。
【００２５】
図２および図３において、電極側壁絶縁膜を構成する絶縁膜のうち、第２の絶縁膜４2 以外の絶縁膜は、参照符号８で示されている。本実施形態では、絶縁膜４2 と絶縁膜８は同じ絶縁膜で構成されている。以下、このような絶縁膜４2 と絶縁膜８とをまとめてライナー絶縁膜４2 ，８という。
【００２６】
ライナー絶縁膜４2 ，８上には、層間絶縁膜１０が設けられている。層間絶縁膜１０の誘電率がシリコン窒化膜の誘電率以下になるように、層間絶縁膜１０の材料は選ばれている。このような層間絶縁膜１０としては、例えば、シリコン酸化膜またはシリコン酸窒化膜などの絶縁膜があげられる。そして、シリコン基板１の表面には、メモリセルのチャネル領域を挟むように、一対のソース／ドレイン領域７が設けられている。
【００２７】
第１の実施形態によれば、浮遊ゲート電極３と制御ゲート電極５との対向領域には、シリコン窒化膜よりも誘電率が高い第１および第２の絶縁膜４1 ，４2 が設けられているので、高いカップリング比を実現でき、これにより、動作速度の高速化または動作電圧の低減化を図れるようになる。さらに、浮遊ゲート電極３と制御ゲート電極５の側壁領域には、シリコン窒化膜よりも誘電率が高いライナー絶縁膜４2 ，８が設けられているので、浮遊ゲート電極３の側面と制御ゲート電極５の側面との間の電気容量が増大して、カップリング比をより高くできるという効果もある。
【００２８】
また、浮遊ゲート電極３と制御ゲート電極５との対向領域のうちの端部領域には、中央領域よりも誘電率が低い第２の絶縁膜４2 が設けられているので、尖った電極端部形状に起因する電界増大を緩和して局所的なリーク電流を抑制でき、これにより、メモリセルの高信頼化が可能となる。
【００２９】
さらに、隣接メモリセルの浮遊ゲート電極３同士の対向領域および隣接メモリセルの制御ゲート電極５同士の対向領域には、第１の絶縁膜４1 よりも誘電率が低いライナー絶縁膜４2 ，８および層間絶縁膜１０が設けられているので、隣接する浮遊ゲート電極３間および制御ゲート電極５間の寄生容量を低減でき、これにより、メモリセルの誤動作を回避できる。
【００３０】
以上述べたように第１の実施形態によれば、（１）高いセルカップリング比と、（２）電極端部の電界緩和と、（３）隣接する浮遊ゲート電極３間および制御ゲート電極５間の寄生容量低減とを同時に実現できる。
【００３１】
図４−図８を用いて、第１の実施形態の半導体装置の製造方法を説明する。図４−図８の各図（ａ）にはビット線方向（チャネル長方向）の断面図、各図（ｂ）にはワード線方向（チャネル幅方向）の断面図が示されている。
【００３２】
［図４］
所望の不純物をドーピングしたシリコン基板１の表面に、厚さ６ｎｍのトンネル絶縁膜（ここではトンネル酸窒化膜）２を熱酸化法と熱窒化法を組み合わせて形成し、その後、浮遊ゲート電極となる厚さ１００ｎｍのリンドープの多結晶シリコン層３、素子分離加工のためのマスク材２０を順次ＣＶＤ（Chemical Vapor Deposition）法で堆積する。
【００３３】
第１のレジストマスク（図示せず）を用いたＲＩＥ（Reactive Ion Etching）法により、マスク材２０、多結晶シリコン層３、トンネル絶縁膜２を順次エッチング加工し、さらにシリコン基板１の露出領域をエッチングして、深さ１００ｎｍの素子分離溝２１を形成する。このとき、素子分離溝２１の幅および多結晶シリコン層３の幅は、ともに約５０ｎｍとした。
【００３４】
［図５］
全面に素子分離絶縁膜（ここではシリコン酸化膜）６を堆積して、素子分離溝２１を埋め込み、その後、表面部分の素子分離絶縁膜６をＣＭＰ（Chemical Mechanical Polish）法で除去して、表面を平坦化する。このとき、マスク材２０は露出させる。
【００３５】
［図６］
マスク材２０を化学薬液等で選択的にエッチング除去し、さらに、素子分離絶縁膜６の露出表面を希フッ酸溶液を用いてエッチング除去することにより、多結晶シリコン層３の上部側面２２を露出させる。上部側面２２の高さは５０ｎｍとした。
【００３６】
［図７］
全面に第１の絶縁膜となる厚さ１５ｎｍのハフニウムアルミネート膜４1 をＣＶＤ法で堆積する。ハフニウムアルミネート膜４1 上に、多結晶シリコン層（下層）とタングステンシリサイド層（上層）とで構成され、制御ゲート電極となる、２層構造の導電層５を形成する。この導電層５の厚さは、例えば、１００ｎｍである。上記多結晶シリコン層、上記タングステンシリサイド層は、例えば、ＣＶＤ法により順次形成する。
【００３７】
導電層５上に、ＲＩＥ加工時にマスク材として使用されるシリコン窒化膜９をＣＶＤ法により形成する。
【００３８】
さらに、上記第１のレジストマスクと直交するパターンを有する第２のレジストマスク（図示せず）を用いたＲＩＥ法により、シリコン窒化膜９、導電層５、ハフニウムアルミネート膜４1 、多結晶シリコン層３を順次エッチング加工して、浮遊ゲート電極３、制御ゲート電極５を形成する。このとき、浮遊ゲート電極３の幅および間隔は、ともに約５０ｎｍとした。
【００３９】
浮遊ゲート電極３と制御ゲート電極５との対向領域の端部のハフニウムアルミネート膜４1 の露出面を、希フッ酸溶液を用いてエッチング除去して、ハフニウムアルミネート膜４1 を横方向に１０ｎｍ程度後退させて空隙部２３を形成する。
【００４０】
［図８］
空隙部２３が埋め込まれるように、浮遊ゲート電極３、第１の絶縁膜４1 および制御ゲート電極５の側壁、ならびに、シリコン窒化膜９の側面および上面を含む領域上に、ＡＬＤ（Atomic Layer Deposition）法で厚さ１０ｎｍ程度のアルミナ膜を堆積することにより、アルミナ膜で構成されたライナー絶縁膜４2 ，８を形成する。この場合、ライナー絶縁膜４2 ，８は、同じ工程で形成された同材料の絶縁膜で構成されることになるが、それぞれ別の工程で形成された同材料の絶縁膜でも構わない。さらに、ライナー絶縁膜４2 ，８はそれぞれ別種の絶縁膜で構成されていても構わない。また、第１の絶縁膜４1 の側壁領域に設けられたライナー膜４２の表面位置は、電極側壁領域に設けられたライナー膜８の表面位置よりも凹んでいても構わないし、突出していても構わない。
【００４１】
その後、イオン注入法と熱アニールによりソース／ドレイン領域７を形成し、続いて、ＣＶＤ法等を用いてシリコン酸化膜からなる層間絶縁膜１０を形成し、さらに、周知の技術を用いて配線層等（図示せず）を形成して、不揮発性メモリセルを完成させる。
【００４２】
図９は、第１の実施形態の変形例である。浮遊ゲート電極３の上面には電極間絶縁膜の一部を構成する第３の絶縁膜４3 が設けられ、さらに、制御ゲート電極５の下面には電極間絶縁膜の一部を構成する第４の絶縁膜４4 が設けられている。第３および第４の絶縁膜４3 ，４4 は、シリコン酸化膜、シリコン酸窒化膜またはシリコン窒化膜で構成されている。これにより、浮遊ゲート電極３と制御ゲート電極５との間の絶縁性が向上し、メモリセルの高信頼性を図れるようになる。
【００４３】
このような構造は、例えば、図７の工程で、第１の絶縁膜４1の形成前に浮遊ゲート電極３上に第３の絶縁膜４3 を形成し、さらに、導電層５の形成前に第１の絶縁膜４1 上に第４の絶縁膜４4 を形成することにより実現できる。
【００４４】
なお、第３および第４の絶縁膜４3 ，４4 は、どちらか一方を設けるだけでも、上記の効果を得ることができる。浮遊ゲート電極３と制御ゲート電極５との間の電気容量低下が問題とならない場合には、両方の絶縁膜４3 ，４4 を設けるほうが絶縁性向上効果は大きくなるので望ましい。
【００４５】
図１０は、第１の実施形態の他の変形例である。トンネル絶縁膜２がシリコン基板１の表面全体に設けられている。高誘電体絶縁膜で構成された電極側壁絶縁膜８が、直接的にシリコン基板１（ソース／ドレイン領域７）と接していないので、界面準位低減などにより接合リークを低減する効果と浮遊ゲート電極３の端部近傍のトンネル絶縁膜２の電荷捕獲準位の低減などによりセルトランジスタのしきい値変動を回避する効果が得られ、これらにより、メモリセルの高信頼性を図れるようになる。
【００４６】
このような構造は、例えば、図７の工程で、トンネル絶縁膜２が消滅しない条件でエッチング加工を行うことにより実現できる。
【００４７】
図１１は、第１の実施形態のさらに別の変形例である。トンネル絶縁膜２がシリコン基板１の表面全体に設けられており、さらに、高誘電体絶縁膜で構成された電極側壁絶縁膜８は、浮遊ゲート電極３間のトンネル絶縁膜２の露出部領域上においては除去された構造になっている。したがって、浮遊ゲート電極３の側壁面とソース／ドレイン領域７との寄生容量は低減するので、メモリセルトランジスタの高速動作が実現できる。また、浮遊ゲート電極３の端部近傍に膜質の良いトンネル絶縁膜２を残存させることができるので、メモリセルの信頼性のさらなる向上を図れるようになる。
【００４８】
このような構造は、例えば、図７の工程で、トンネル絶縁膜２が消滅しない条件でエッチング加工を行い、さらに、図８の工程で、層間絶縁膜１０の形成前に、浮遊ゲート電極３間のトンネル絶縁膜２上のアルミナ膜（ライナー絶縁膜）８を除去することにより実現できる。
【００４９】
（第２の実施形態）
図１２は、第２の実施形態に係る半導体装置を示す断面図である。これは、ワード線方向（チャネル幅方向）に隣接する複数のメモリセルの断面であり、第１の実施形態の図３に相当する。なお、既出の図と対応する部分には既出の図と同一符号を付してあり、詳細な説明は省略する（他の実施形態も同様）。
【００５０】
本実施形態が従来と異なる点は、チャネル幅方向の断面において、第１および第２の絶縁膜４1 ，４2 で構成されたゲート電極間絶縁膜４が形成されていることにある。図１２において、８’は電極側壁絶縁膜や素子分離絶縁膜の一部を構成する絶縁膜である。以下、本実施形態の詳細について説明する。
【００５１】
シリコン基板１の表面には素子分離領域（ＳＴＩ）が設けられ、この素子分離領域によって、メモリセルのチャネル領域を含む、シリコン基板１内におけるアクティブエリアが規定される。
【００５２】
上記アクティブエリア上には、トンネル絶縁膜２が設けられている。トンネル絶縁膜２は、例えば、シリコン酸化膜またはシリコン酸窒化膜で構成されている。トンネル絶縁膜２上には、浮遊ゲート電極３が設けられている。
【００５３】
浮遊ゲート電極３の上方には、制御ゲート電極５の下層部５1 が設けられている。浮遊ゲート電極３と制御ゲート電極５の下層部５1 との間には、第１の絶縁膜４1 と第２の絶縁膜４2 とで構成された電極間絶縁膜４が設けられている。
【００５４】
ここで、第１の絶縁膜４1 の誘電率ε１は、第２の絶縁膜４2 の誘電率ε２よりも高い（ε１＞ε２）。第２の絶縁膜４2 の誘電率ε２は、シリコン窒化膜の誘電率（比誘電率で７程度）よりも高い。すなわち、第１の絶縁膜４1 および第２の絶縁膜４2 は、いわゆる高誘電体絶縁膜（high-k膜）と呼ばれている絶縁膜で構成されている。
【００５５】
第１の絶縁膜４1 は、例えば、ハフニウムアルミネート膜、ハフニア膜、ランタンアルミネート膜である。第２の絶縁膜４2 は、例えば、アルミナ膜である。絶縁膜４1 ，４2 の組み合わせはこれに限らない。また、第１の絶縁膜４1 と第２の絶縁膜４2 に構成元素が同じ絶縁膜を用いて、その元素組成比を変えることで誘電率を変えることもできる。
【００５６】
第１の絶縁膜４1 は、図１２に示すように、チャネル幅方向においては、浮遊ゲート電極３と制御ゲート電極５の下層部５1 との間の中央部に設けられている。したがって、第１の絶縁膜４1 の幅は、浮遊ゲート電極３の幅および制御ゲート電極５の下層部５1 の幅よりも狭い。
【００５７】
第２の絶縁膜４2 は、図１２に示すように、第１の絶縁膜４1 の両側（端部）に設けられ、かつ、浮遊ゲート電極３と制御ゲート電極５の下層部５1 との対向領域の外に突出している。
【００５８】
素子分離領域を構成する溝（素子分離溝）の内壁部、すなわち、シリコン基板１、トンネル絶縁膜２、浮遊ゲート電極３、第１の絶縁膜４1 および制御ゲート電極５の下層部５1 の露出面は、第２の絶縁膜４2 および絶縁膜８’で覆われている。さらに、素子分離溝は、例えば、シリコン酸化膜またはシリコン酸窒化膜で構成された素子分離絶縁膜６で埋め込まれている。
【００５９】
制御ゲート電極５の下層部５1 、素子分離絶縁膜６および絶縁膜８’の上面には、制御ゲート電極５の上層部５2 が設けられている。制御ゲート電極５の上層部５2 上には、シリコン窒化膜（加工マスク）９、電極側壁絶縁膜８、層間絶縁膜１０が設けられている。
【００６０】
層間絶縁膜１０の誘電率がシリコン窒化膜の誘電率以下になるように、層間絶縁膜１０の材料は選ばれている。このような層間絶縁膜１０としては、例えば、シリコン酸化膜またはシリコン酸窒化膜などの絶縁膜があげられる。シリコン基板１の表面には、メモリセルのチャネル領域を挟むように、一対のソース／ドレイン領域が設けられている。
【００６１】
本実施形態によれば、浮遊ゲート電極３と制御ゲート電極５との対向領域には、シリコン窒化膜よりも誘電率が高い第１および第２の絶縁膜４1 ，４2 が設けられているので、高いカップリング比を実現でき、これにより、動作速度の高速化または動作電圧の低減化を図れるようになる。
【００６２】
また、浮遊ゲート電極３と制御ゲート電極５との対向領域のうちの端部領域には、中央領域よりも誘電率が低い第２の絶縁膜４2 が設けられているので、尖った電極端部形状に起因する電界増大を緩和して局所的なリーク電流を抑制でき、これにより、メモリセルの高信頼化が可能となる。
【００６３】
さらに、浮遊ゲート電極３と制御ゲート電極５との対向領域のうちの端部領域には、中央領域よりも誘電率が低い第２の絶縁膜４2 が設けられているので、隣接する浮遊ゲート電極３間の上面同士の寄生容量を低減でき、これにより、メモリセルの誤動作を回避できる。
【００６４】
以上述べたように第２の実施形態によれば、（１）高いセルカップリング比と、（２）電極端部の電界緩和と、（３）隣接する浮遊ゲート電極３間の寄生容量低減とを同時に実現できる。
【００６５】
図１３は、第２の実施形態の変形例である。浮遊ゲート電極３の上面には第３の絶縁膜４3 が設けられ、さらに、制御ゲート電極５の下層部５1 の下面には第４の絶縁膜４4 が設けられている。第３および第４の絶縁膜４3 ，４4 は、シリコン酸化膜、シリコン酸窒化膜またはシリコン窒化膜で構成されている。これにより、浮遊ゲート電極３と制御ゲート電極５の下層部５1 との間の絶縁性が向上し、メモリセルの信頼性が向上する。
【００６６】
なお、第３および第４の絶縁膜４3 ，４4 は、どちらか一方を設けるだけでも、上記の効果を得ることができる。浮遊ゲート電極３と制御ゲート電極５との間の電気容量低下が問題とならない場合には、両方の絶縁膜４3 ，４4 を設けるほうが絶縁性向上効果は大きくなるので望ましい。
【００６７】
図１４は、第２の実施形態の他の変形例である。高誘電体絶縁膜で構成された絶縁膜８’は、トンネル絶縁膜２の素子分離領域近傍およびシリコン基板１の素子分離領域近傍からは除去された構造になっている。したがって、素子分離領域近傍のトンネル絶縁膜２の膜質は向上し、素子分離耐圧は向上し、接合リークは低減するので、メモリセルの信頼性の向上を図れるようになる。
【００６８】
さらに、チャネル幅方向のみならず、チャネル長方向の断面においても、ゲート電極間絶縁膜４が第１および第２の絶縁膜４1 ，４2 で構成された構造を採用しても構わない。
【００６９】
（第３の実施形態）
図１５は、第３の実施形態に係る半導体装置を示す断面図である。これは、ビット線方向（チャネル長方向）に隣接する複数のメモリセルの断面であり、第１の実施形態の図２に相当する。
【００７０】
シリコン基板１の表面上には、トンネル絶縁膜２が設けられている。トンネル絶縁膜２は、例えば、シリコン酸化膜またはシリコン酸窒化膜で構成されている。トンネル絶縁膜２上には、浮遊ゲート電極３が設けられている。
【００７１】
浮遊ゲート電極３の上方には、制御ゲート電極５が設けられている。浮遊ゲート電極３と制御ゲート電極５との間には、電極間絶縁膜４ａが設けられている。制御ゲート電極５上には、加工マスクとして使用されたシリコン窒化膜９が設けられている。シリコン窒化膜９以外の絶縁膜も加工マスクとして使用できる。
【００７２】
電極間絶縁膜４ａの幅は、図１５に示すように、チャネル長方向においては、浮遊ゲート電極３および制御ゲート電極５の幅よりも大きく、電極間絶縁膜４ａの両端部は、浮遊ゲート電極３および制御ゲート電極５の側壁面から突出している。
【００７３】
トンネル絶縁膜２、浮遊ゲート電極３、電極間絶縁膜４ａおよび制御ゲート電極５の露出面は、層間絶縁膜１０で覆われている。そして、シリコン基板１の表面には、メモリセルのチャネル領域を挟むように、一対のソース／ドレイン領域７が設けられている。
【００７４】
ここで、電極間絶縁膜４ａの誘電率（第１の誘電率）がシリコン窒化膜の誘電率（比誘電率で７程度）よりも高く、かつ、層間絶縁膜１０の誘電率（第２の誘電率）が第１の誘電率よりも小さくなるように、電極間絶縁膜４ａおよび層間絶縁膜１０の材料は選ばれている。
【００７５】
電極間絶縁膜４ａは、例えば、アルミナ膜、ハフニウムアルミネート膜、ハフニア膜、ランタンアルミネート膜である。層間絶縁膜１０は、例えば、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜である。電極間絶縁膜４ａと層間絶縁膜１０との組み合わせはこれに限らない。また、電極間絶縁膜４ａと層間絶縁膜１０に構成元素が同じ絶縁膜を用いて、その元素組成比を変えることで誘電率を変えることもできる。
【００７６】
なお、層間絶縁膜１０の誘電率はトンネル絶縁膜２の誘電率よりも小さいほうが、隣接メモリセルの浮遊ゲート電極３間の寄生容量が低減するので望ましい。
【００７７】
第３の実施形態によれば、電極間絶縁膜４ａの幅は、浮遊ゲート電極３の幅および制御ゲート電極５の幅よりも広くなっており、電極間絶縁膜４ａの両端部は浮遊ゲート電極３および制御ゲート電極５の側壁面よりも突出し、電極間絶縁膜４ａは層間絶縁膜１０よりも誘電率が高いので、浮遊ゲート電極３の側壁面と制御ゲート電極５の側壁面との間の電気容量が増大して高いカップリング比を実現でき、これにより、動作速度の高速化または動作電圧の低減化を図れるようになる。
【００７８】
本実施形態の半導体装置の製造方法について説明する。本実施形態の製造方法が従来のそれと異なる点は、浮遊ゲート電極３、電極間絶縁膜４ａおよび制御ゲート電極５で構成されたゲート構造部のプロセスである。このようなゲート構造部のプロセスの具体例（１），（２）を以下に示す。
【００７９】
（１）まず、周知の垂直加工方法（例えば、塩素ガスと酸素ガスを用いたＲＩＥプロセス）により、図１６に示す構造を形成する。次に、等方性ドライエッチング法の一つである、フッ素ラジカルなどを用いたダウンフローエッチング法、または、水酸化カリウムなどを用いた化学薬液処理法により、図１７に示すように、シリコンで構成された浮遊ゲート電極３および制御ゲート電極５の側壁部を等方的にエッチングして選択的に横方向に後退させる。
【００８０】
（２）図１６に示す構造を形成した後、バーズビーク酸化が起こりにくい酸素ラジカルなどを酸化種としたラジカル酸化法、または、バーズビーク窒化が起こりにくい窒素ラジカルなどを窒化種としたラジカル窒化法により、図１８に示すように、シリコンで構成された浮遊ゲート電極３および制御ゲート電極５の側壁部を等方的に絶縁物３ins，５insに変換して選択的に横方向に後退させる。
【００８１】
図１９は、第３の実施形態の変形例である。浮遊ゲート電極３の上面には電極間絶縁膜の一部を構成する絶縁膜４3 が設けられ、さらに、制御ゲート電極５の下層部５1 の下面には電極間絶縁膜の一部を構成する絶縁膜４4 が設けられている。絶縁膜４3 ，４4 は、例えば、シリコン酸化膜、シリコン酸窒化膜またはシリコン窒化膜で構成されている。このような絶縁膜４3 ，４4 を追加することにより、浮遊ゲート電極３と制御ゲート電極５との間の絶縁性が向上し、メモリセルの信頼性が向上する。
【００８２】
なお、絶縁膜４3 ，４4 は、どちらか一方を設けるだけでも、上記の効果を得ることができる。浮遊ゲート電極３と制御ゲート電極５との間の電気容量低下が問題とならない場合には、両方の絶縁膜４3 ，４4 を設けるほうが絶縁性向上効果は大きくなるので望ましい。
【００８３】
図１９に示した構造は、図１６−図１８に示したプロセスにおいて、電極間絶縁膜４ａを絶縁膜４3 ，４ａ，４4 に置き換えることにより得られる。
【００８４】
図２０は、第３の実施形態の他の変形例である。浮遊ゲート電極３ａおよび制御ゲート電極５ａの幅が高さ方向に変化しており、中間部で最も狭くなっている。浮遊ゲート電極３ａの幅が中間部で狭くなっていることにより、隣接メモリセルの浮遊ゲート電極３ａ間の寄生容量が低減するので、メモリ誤動作を回避できる。また、制御ゲート電極５ａの幅が中間部で狭くなっていることにより、隣接ワード線間の寄生容量が低減するので、高速動作が可能となる。
【００８５】
図２０に示した構造のプロセスの具体例（１）−（３）を以下に示す。
【００８６】
（１）まず、シリコン基板上にトンネル絶縁膜、第１のリンドープシリコン層（浮遊ゲート電極）、電極間絶縁膜、第２のリンドープシリコン層（制御ゲート電極）を順に積層形成する。次に、マスク絶縁膜を形成してパターニングを行う。次に、パターニングされたマスク絶縁膜をマスクにしてＲＩＥ法により第２のリンドープシリコン層を加工する。このとき、塩素ガスで第２のリンドープシリコン層の上層部をエッチングすることで、アンダーカット形状に加工し、その後、塩素ガスに多量の酸素ガスを添加しながら第２のリンドープシリコン層の下層部をエッチングすることで、側壁部にシリコン酸化物からなる保護膜が厚めに形成されて、裾引き形状に加工される。次に、四フッ化炭素ガスなどで電極間絶縁膜をＲＩＥ加工する。そして、第１のリンドープシリコン層を第２のリンドープシリコン層と同様の形状となるように同様の方法でＲＩＥ加工する。
【００８７】
（２）トンネル絶縁膜、電極間絶縁膜およびマスク絶縁膜を、シリコン窒化膜のように酸化剤を透過しにくい材料で形成しておき、これらを周知のＲＩＥ法などで垂直加工した後に、熱酸化法により浮遊ゲート電極と制御ゲート電極の側壁部を酸化物に変換して横方向に後退させる。酸化剤の供給量が、浮遊ゲート電極と制御ゲート電極の上層部および下層部ほど少なくなるため、図２０に示した形状の構造が得られる。
【００８８】
（３）上記（２）でさらに、浮遊ゲート電極と制御ゲート電極を厚さ方向にリンドープ量が異なるシリコン層で形成しておく。中央部でリン濃度が濃く、上層部および下層部ほど薄くなるようにドーピングしておくことにより、側壁部の熱酸化のときの酸化レートが中央部ほど速くなるため、図２０に示した形状の構造が得られる。
【００８９】
図２１は、第３の実施形態のさらに別の変形例である。浮遊ゲート電極３ｂおよび制御ゲート電極５ｂの幅が高さ方向に変化しており、中間部で最も厚くなっており、浮遊ゲート電極３ｂの下端部と上端部および制御ゲート電極５ｂの下端部で断面形状が鈍角になっている。それゆれ、シリコン基板１と浮遊ゲート電極３ｂの下端部との電界が緩和され、また、浮遊ゲート電極３ｂの上端部と制御ゲート電極５ｂの下端部との電界が緩和されるので、電極端部のリーク電流が抑制されて、メモリセルの高信頼化が実現される。
【００９０】
図２１に示した構造のプロセスの具体例（１），（２）を以下に示す。
【００９１】
（１）トンネル絶縁膜、電極間絶縁膜およびマスク絶縁膜を、シリコン酸化膜のように酸化剤を透過しやすい材料で形成しておき、周知のＲＩＥ法などで垂直加工した後、熱酸化法で浮遊ゲート電極と制御ゲート電極の側壁部を酸化物に変換して横方向に後退させる。酸化剤の供給量が浮遊ゲート電極と制御ゲート電極の上層部および下層部ほど多くなるため、図２１に示した形状の構造が得られる。
【００９２】
（２）上記（１）でさらに、浮遊ゲート電極と制御ゲート電極を厚さ方向にリンドープ量が異なるシリコン層で形成しておく。中央部でリン濃度が薄く、上層部および下層部ほど濃くなるようにドーピングしておくことにより、側壁部の熱酸化のときの酸化レートが中央部ほど遅くなるため、図２１に示した形状の構造が得られる。
【００９３】
図２２は、図２０に示した構造の変形例であり、電極側壁部の拡大断面図である。図２２に示した構造では、絶縁膜４3 ，４4 が絶縁膜４ａよりも突出し、さらに、図２０に示した断面形状の浮遊ゲート電極３ａおよび制御ゲート電極５ａを採用して、隣接メモリセル間の寄生容量の低減化を図っている。
【００９４】
図２２に示した構造のプロセスの具体例（１），（２）を以下に示す。
【００９５】
（１）トンネル絶縁膜、第１のシリコン層（浮遊ゲート電極）、積層電極間絶縁膜、第２のシリコン層（制御ゲート電極）の垂直ＲＩＥ加工の後に、希フッ酸などの化学薬液処理を行って加工表面洗浄を行う。このとき、積層電極間絶縁膜の材料のエッチング速度の違いで図２２に示したような側面位置が異なった形状が形成される。次に、ダウンフローエッチング法や化学薬液法で浮遊ゲート電極と制御ゲート電極の側壁部をエッチングにより横方向に後退させる。このとき、積層電極間絶縁膜の近傍はエッチング剤の供給量が少なくなるため、図２２に示した形状の構造が得られる。
【００９６】
（２）積層電極間絶縁膜の上下層をシリコン窒化膜のように酸化剤を透過しにくい材料で形成しておき、図２０に示した形状を有する積層電極間絶縁膜を形成した後、熱酸化法で浮遊ゲート電極と制御ゲート電極の側壁部を酸化する。このとき、浮遊ゲート電極の上面部と制御ゲート電極の下面部にはシリコン窒化膜を通って酸化剤が供給されず、バーズビーク酸化が起こらないため、図２２に示した形状の構造が得られる。
【００９７】
図２３は、図２０に示した構造の他の変形例であり、電極側壁部の拡大断面図である。図２３に示した構造では、絶縁膜４3 ，４4 が絶縁膜４ａよりも突出し、さらに、浮遊ゲート電極３ａおよび制御ゲート電極５ａの電極間絶縁膜側のエッジ部の断面形状を丸めることにより、隣接メモリセル間の寄生容量低減と電極端部の電界緩和の両立を実現している。
【００９８】
図２３に示した構造のプロセスの具体例を以下に示す。
【００９９】
積層電極間絶縁膜の上下層をシリコン酸化膜のように酸化剤を透過しやすい材料で形成しておき、図２０に示した形状を有する積層電極間絶縁膜を形成した後、熱酸化法で浮遊ゲート電極と制御ゲート電極の側壁部を酸化する。このとき、浮遊ゲート電極の上面部の側壁と制御ゲート電極の下面部の側壁の近傍にはシリコン酸化膜を通って酸化剤が供給され、バーズビーク酸化が起こるため、図２３に示した形状の構造が得られる。
【０１００】
図２４は、図２１に示した構造のさらに別の変形例であり、電極側壁部の拡大断面図である。図２３に示した構造では、絶縁膜４ａが絶縁膜４3 ，４4 よりも突出している。さらに、図２１に示した断面形状の浮遊ゲート電極３ｂおよび制御ゲート電極５ｂを採用して、電極端部での電界の緩和を図っている。
【０１０１】
図２４に示した構造のプロセスの具体例を以下に示す。
【０１０２】
積層電極間絶縁膜の上下層をシリコン窒化膜で形成しておき、積層電極間絶縁膜の中間層をアルミナ膜のように酸化剤が透過しやすい材料で形成する。そして、図２１に示した形状を有する積層電極間絶縁膜を形成した後、シリコン窒化膜を酸化することができるラジカル酸化法で側壁部を酸化する。このとき、上下のシリコン窒化膜の側壁の近傍部にはアルミナ膜を通って酸化剤が供給されてバーズビーク酸化が起こり、シリコン酸化膜に変換される。さらに、浮遊ゲート電極の上面部と制御ゲート電極の下面部にも酸化剤が供給されるため、図２４に示した形状の構造が得られる。
【０１０３】
さらに、浮遊ゲート電極３および制御ゲート電極５の側壁面を覆う高誘電体絶縁膜を設けても構わない。
【０１０４】
（第４の実施形態）
図２５は、第４の実施形態に係る半導体装置を示す断面図である。これは、ワード線方向（チャネル幅方向）に隣接する複数のメモリセルの断面である。
【０１０５】
本実施形態が従来と異なる点は、チャネル幅方向において、トンネル絶縁膜２ａおよび電極間絶縁膜４ａの幅が、浮遊ゲート電極３および制御ゲート電極５の幅よりも大きく、電極間絶縁膜４ａの両端部が、浮遊ゲート電極３および制御ゲート電極５の側壁面から突出していることにある。以下、本実施形態の詳細について説明する。
【０１０６】
シリコン基板１の表面には素子分離領域（ＳＴＩ）が設けられ、この素子分離領域によって、メモリセルのチャネル領域を含む、シリコン基板１内におけるアクティブエリアが規定される。
【０１０７】
上記アクティブエリア上には、トンネル絶縁膜２が設けられている。トンネル絶縁膜２は、例えば、シリコン酸化膜またはシリコン酸窒化膜で構成されている。トンネル絶縁膜２上には、浮遊ゲート電極３が設けられている。
【０１０８】
浮遊ゲート電極３の上方には、制御ゲート電極５の下層部５1 が設けられている。浮遊ゲート電極３と制御ゲート電極５の下層部５1 との間には、電極間絶縁膜４ａが設けられている。
【０１０９】
電極間絶縁膜４ａの誘電率（第１の誘電率）がシリコン窒化膜の誘電率（比誘電率で７程度）よりも高く、かつ、素子分離絶縁膜６の誘電率（第２の誘電率）が第１の誘電率よりも小さくなるように、電極間絶縁膜４ａおよび素子分離絶縁膜６の材料は選ばれている。
【０１１０】
ここで、層間絶縁膜１０は、浮遊ゲート電極３および制御ゲート電極５の側壁面を覆う絶縁膜であるが、第３の実施形態のように、層間絶縁膜１０の誘電率が第１の誘電率よりも小さくなるように、層間絶縁膜１０の材料が選ばれるのが望ましい。
【０１１１】
電極間絶縁膜４ａは、例えば、アルミナ膜、ハフニウムアルミネート膜、ハフニア膜、ランタンアルミネート膜である。素子分離絶縁膜６は、例えば、シリコン酸化膜、シリコン酸窒化膜、シリコン窒化膜である。電極間絶縁膜４ａと素子分離絶縁膜６との組み合わせはこれに限らない。また、電極間絶縁膜４ａと素子分離絶縁膜６に構成元素が同じ絶縁膜を用いて、その元素組成比を変えることで誘電率を変えることもできる。
【０１１２】
なお、本実施形態では、シリコン基板１、トンネル絶縁膜２、浮遊ゲート電極３、電極間絶縁膜４ａおよび制御ゲート電極５の下層部５1 の露出面は、素子分離絶縁膜６で覆われているが、これに限らない。すなわち、誘電率が第１の誘電率よりも小さい材料であれば、上記露出面を覆う絶縁膜と素子分離溝を埋め込む絶縁膜とは、別の材料を用いても良い。また、素子分離溝を埋め込む絶縁膜の誘電率は、トンネル絶縁膜の誘電率よりも小さいほうが、隣接メモリセルの浮遊ゲート電極３間の寄生容量が低減するので望ましい。
【０１１３】
第４の実施形態によれば、電極間絶縁膜４ａの幅は、浮遊ゲート電極３の幅および制御ゲート電極５の幅よりも広くなっており、電極間絶縁膜４ａの両端部は電極側壁面よりも突出しているので、浮遊ゲート電極３の側壁面と制御ゲート電極５の側壁面との間の電気容量が増大して高いセルカップリング比を実現でき、これにより、動作速度の高速化または動作電圧の低減化が可能となる。
【０１１４】
以上述べた実施形態の「高いカップリング比の実現」効果は、セルのチャネル長またはチャネル幅方向の浮遊ゲート電極幅または制御ゲート電極幅が５０ｎｍ以下で顕著となり、小さくなるほど効果は大きくなる。
【０１１５】
特に、第１の実施形態の浮遊ゲート電極／制御ゲート電極側壁部のライナー絶縁膜の厚さは、浮遊ゲート電極／制御ゲート電極側のチャネル長方向幅の２０％以上に設定することが望ましい。第２の実施形態の浮遊ゲート電極／制御ゲート電極側壁部のライナー絶縁膜の厚さは、浮遊ゲート電極／制御ゲート電極のチャネル幅方向幅の２０％以上に設定することが望ましい。第３の実施形態の電極間絶縁膜の突出長は、浮遊ゲート電極／制御ゲート電極のチャネル長方向幅の２０％以上に設定することが望ましい。第４の実施形態の電極間絶縁膜の突出長は、浮遊ゲート電極／制御ゲート電極のチャネル幅方向幅の２０％以上に設定することが望ましい。
【０１１６】
以上、本発明の実施形態について説明したが、本発明はこれらの実施形態に限定されるものではない。
【０１１７】
例えば、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【０１１８】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【０１１９】
【図１】第１の実施形態に係る半導体装置を示す平面図。
【図２】図１の線分Ａ−Ａ’に沿った断面を示す断面図。
【図３】図１の線分Ｂ−Ｂ’に沿った断面を示す断面図。
【図４】第１の実施形態の半導体装置の製造工程を示す断面図。
【図５】図４に続く第１の実施形態の半導体装置の製造工程を示す断面図。
【図６】図５に続く第１の実施形態の半導体装置の製造工程を示す断面図。
【図７】図６に続く第１の実施形態の半導体装置の製造工程を示す断面図。
【図８】図７に続く第１の実施形態の半導体装置の製造工程を示す断面図。
【図９】第１の実施形態の変形例を説明するための断面図。
【図１０】第１の実施形態の他の変形例を説明するための断面図。
【図１１】第１の実施形態のさらに別の変形例を説明するための断面図。
【図１２】第３の実施形態に係る半導体装置を示す断面図。
【図１３】第２の実施形態の変形例を説明するための断面図。
【図１４】第２の実施形態の他の変形例を説明するための断面図。
【図１５】第３の実施形態に係る半導体装置を示す断面図。
【図１６】第３の実施形態の半導体装置の製造工程を示す断面図。
【図１７】図１６に続く第３の実施形態の半導体装置の製造工程を示す断面図。
【図１８】図１８に続く第３の実施形態の半導体装置の製造工程を示す断面図。
【図１９】第３の実施形態の変形例を説明するための断面図。
【図２０】第３の実施形態の他の変形例を説明するための断面図。
【図２１】第３の実施形態のさらに別の変形例を説明するための断面図。
【図２２】図２０に示した構造の変形例を説明するための断面図。
【図２３】図２０に示した構造の他の変形例を説明するための断面図。
【図２４】図２０に示した構造のさらに別の変形例を説明するための断面図。
【図２５】第４の実施形態に係る半導体装置を示す断面図。
【図２６】従来の半導体装置を示す断面図。
【符号の説明】
【０１２０】
１…シリコン基板、２…トンネル絶縁膜、３，３ａ，３ｂ…浮遊ゲート電極、４，４ａ…電極間絶縁膜、４1 −４4 …第１−第４の絶縁膜（電極間絶縁膜）、５，５ａ，５ｂ…制御ゲート電極、６…素子分離絶縁膜、７…ソース／ドレイン領域、８…シリコン酸化膜（電極側壁絶縁膜）、９…シリコン窒化膜（加工マスク）、１０…層間絶縁膜、２０…マスク材、２１…素子分離溝、２２…上部側面、２３…空隙部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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