(57)【要約】【課題】大面積基板に、高性能な半導体素子、及び集積回路を高スループットで生産性よく作製することを目的とする。【解決手段】単結晶半導体基板（ボンドウエハー）より単結晶半導体膜を転置する際、単結晶半導体基板を選択的にエッチング（溝加工ともいう）し、作製する半導体素子の大きさに複数に分割された複数の単結晶半導体層を、異種基板（ベース基板）に転置する。従って、ベース基板には、複数の島状の単結晶半導体層（ＳＯＩ層）を形成することができる。【選択図】図１
2008270774.tif 000002
【特許請求の範囲】
【請求項１】
単結晶半導体基板の表面から一定の深さに形成された水素及び／又は希ガス元素を含む分離層と、前記単結晶半導体基板の前記分離層よりも深く形成された縦溝により複数に分割された単結晶半導体層を形成し、
前記単結晶半導体基板の前記単結晶半導体層が形成された面と、絶縁表面を有する基板の絶縁表面とを内向きに対向させて、前記絶縁表面に前記単結晶半導体層を接合させ、
加熱処理により前記単結晶半導体基板と前記単結晶半導体層とを分離させ、
前記絶縁表面を有する基板の前記絶縁表面に複数の前記単結晶半導体層を設けることを特徴とする半導体装置の作製方法。
【請求項２】
単結晶半導体基板に水素及び／又は希ガス元素を照射し、前記単結晶半導体基板の表面から一定の深さに形成された水素及び／又は希ガス元素を含む分離層と前記分離層上に単結晶半導体膜とを形成し、
前記分離層及び前記単結晶半導体膜を選択的にエッチングし、前記分離層と前記単結晶半導体基板の前記分離層よりも深く形成された縦溝により複数に分割された単結晶半導体層を形成し、
前記単結晶半導体基板の前記単結晶半導体層が形成された面と、絶縁表面を有する基板の絶縁表面とを内向きに対向させて、前記絶縁表面に前記単結晶半導体層を接合させ、
加熱処理により前記単結晶半導体基板と前記単結晶半導体層とを分離させ、
前記絶縁表面を有する基板の前記絶縁表面に複数の前記単結晶半導体層を設けることを特徴とする半導体装置の作製方法。
【請求項３】
単結晶半導体基板を選択的にエッチングし、前記単結晶半導体基板に縦溝を形成し、
前記単結晶半導体基板に水素及び／又は希ガス元素を照射し、前記単結晶半導体基板の表面から一定の深さに形成された水素及び／又は希ガス元素を含む分離層と、前記単結晶半導体基板の前記分離層よりも深く形成された前記縦溝により複数に分割された単結晶半導体層を形成し、
前記単結晶半導体基板の前記単結晶半導体層が形成された面と、絶縁表面を有する基板の絶縁表面とを内向きに対向させて、前記絶縁表面に前記単結晶半導体層を接合させ、
加熱処理により前記単結晶半導体基板と前記単結晶半導体層とを分離させ、
前記絶縁表面を有する基板の前記絶縁表面に複数の前記単結晶半導体層を設けることを特徴とする半導体装置の作製方法。
【請求項４】
単結晶半導体基板上に酸化シリコン膜及び窒化シリコン膜を形成し、
前記単結晶半導体基板に前記酸化シリコン膜及び前記窒化シリコン膜を介して水素及び／又は希ガス元素を照射し、前記単結晶半導体基板の表面から一定の深さに形成された水素及び／又は希ガス元素を含む分離層と前記分離層上に単結晶半導体膜とを形成し、
前記酸化シリコン膜及び前記窒化シリコン膜を選択的にエッチングし、酸化シリコン層及び窒化シリコン層を形成し、
前記窒化シリコン層をマスクとして前記分離層及び前記単結晶半導体膜を選択的にエッチングし、前記分離層と前記単結晶半導体基板の前記分離層よりも深く形成された縦溝により複数に分割された単結晶半導体層を形成し、
前記窒化シリコン層を除去し、
前記単結晶半導体基板の前記単結晶半導体層及び前記酸化シリコン層が形成された面と、絶縁表面を有する基板の絶縁表面とを内向きに対向させて、前記酸化シリコン層を介して前記絶縁表面に前記単結晶半導体層を接合させ、
加熱処理により前記単結晶半導体基板と前記単結晶半導体層及び前記酸化シリコン層とを分離させ、
前記酸化シリコン層を介して前記絶縁表面を有する基板の前記絶縁表面に複数の前記単結晶半導体層を設けることを特徴とする半導体装置の作製方法。
【請求項５】
単結晶半導体基板上に酸化シリコン膜及び窒化シリコン膜を形成し、
前記酸化シリコン膜及び前記窒化シリコン膜を選択的にエッチングし、酸化シリコン層及び窒化シリコン層を形成し、
前記窒化シリコン層をマスクとして前記単結晶半導体基板を選択的にエッチングし、前記単結晶半導体基板に縦溝を形成し、
前記単結晶半導体基板に前記酸化シリコン層及び前記窒化シリコン層を介して水素及び／又は希ガス元素を照射し、前記単結晶半導体基板の表面から一定の深さに形成された水素及び／又は希ガス元素を含む分離層と、前記単結晶半導体基板の前記分離層よりも深く形成された前記縦溝により複数に分割された単結晶半導体層を形成し、
前記単結晶半導体基板の前記単結晶半導体層及び前記酸化シリコン層が形成された面と、絶縁表面を有する基板の絶縁表面とを内向きに対向させて、前記酸化シリコン層を介して前記絶縁表面に前記単結晶半導体層を接合させ、
加熱処理により前記単結晶半導体基板と前記単結晶半導体層及び前記酸化シリコン層とを分離させ、
前記酸化シリコン層を介して前記絶縁表面を有する基板の前記絶縁表面に複数の前記単結晶半導体層を設けることを特徴とする半導体装置の作製方法。
【請求項６】
請求項１乃至５のいずれか一項において、複数の前記単結晶半導体層は複数の大きさを有することを特徴とする半導体装置の作製方法。
【請求項７】
請求項１乃至６のいずれか一項において、複数の前記単結晶半導体基板より前記単結晶半導体層を分離させ、前記絶縁表面を有する基板に複数の前記単結晶半導体層を設けることを特徴とする半導体装置の作製方法。
【請求項８】
請求項１乃至７のいずれか一項において、複数の前記単結晶半導体層を用いて複数の半導体素子を形成することを特徴とする半導体装置の作製方法。
【請求項９】
請求項１乃至７のいずれか一項において、複数の前記単結晶半導体層を用いて複数のトランジスタ、及び複数の記憶素子を形成することを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は絶縁表面に半導体層が設けられた所謂ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造を有する半導体装置の作製方法に関する。
【背景技術】
【０００２】
単結晶半導体のインゴットを薄くスライスして作製されるシリコンウエハーに代わり、絶縁表面に薄い単結晶半導体層を設けたシリコン・オン・インシュレータ（以下、「ＳＯＩ」ともいう）と呼ばれる半導体基板を使った集積回路が開発されている。ＳＯＩ基板を使った集積回路は、トランジスタのドレインと基板間における寄生容量を低減し、半導体集積回路の性能を向上させるものとして注目を集めている。
【０００３】
ＳＯＩ基板の製造方法は様々なものがあるが、ＳＯＩ層の品質と生産しやすさ（スループット）を両立させたものとして、スマートカット（登録商標）と呼ばれるＳＯＩ基板が知られている。このＳＯＩ基板は、シリコン層のウエハー（ボンドウエハー）に水素イオンを注入し、別のベースとなるベースウエハーと張り合わせる。ベースウエハーと接合されたシリコン層は、５００℃程度の温度で熱処理することでボンドウエハーから剥離される。
【０００４】
このようなＳＯＩ基板を用いた半導体装置の一例として、本出願人によるものが知られている（特許文献１参照。）。
【特許文献１】特開２０００−０１２８６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このように従来からＳＯＩ技術はあったが、ＳＯＩ基板の面積が、シリコンウエハーのサイズで決まっていた。従って、大面積基板を用いて、スループットを向上させることができなかった。一方、成膜法により形成された非晶質シリコン層をレーザアニール等により結晶化させ、結晶性シリコン層を基板上に形成する方法があるが、単結晶シリコン層を得ることはできず、またシリコン層の配向制御なども困難であった。
【０００６】
そこで本発明は、大面積基板に、高性能な半導体素子、及び集積回路を高スループットで生産性よく作製することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は、単結晶半導体基板（ボンドウエハー）より単結晶半導体膜を転置する際、単結晶半導体基板を選択的にエッチング（溝加工ともいう）し、作製する半導体素子の大きさに複数に分割された単結晶半導体層を、異種基板（ベース基板）に転置する。従って、ベース基板には、複数の島状の単結晶半導体層（ＳＯＩ層）を形成することができる。予め、素子サイズの単結晶半導体層に加工して転置するために、単結晶半導体層単位でベース基板に転置することができ、単結晶半導体基板の大きさや形状に制限を受けない。そのために大型のベース基板への単結晶半導体層の転置がより効率よく行うことができる。なお、本明細書では、ベース基板に転置された単結晶半導体層をＳＯＩ層ともいう。
【０００８】
さらに転置前にボンドウエハー上で所望の半導体素子の形状及び配置に単結晶半導体層を加工するために、ベース基板上においての単結晶半導体膜のエッチング等の加工処理を必要としない。よって、ベース基板へ転置後の加工処理に伴う加熱やエッチングダメージを軽減することができる。また、素子分離領域も形成せずによいため、作製工程を簡略化することができる。
【０００９】
従って、本発明により、ベース基板に所望の形状の複数の単結晶半導体層（ＳＯＩ層）を、歩留まりよく形成することができる。よって、大面積基板に高性能の半導体素子及び集積回路を有する半導体装置を高スループットで生産性よく作製することができる。
【００１０】
なお、本発明において、半導体装置とは、半導体特性を利用することで機能しうる装置を指す。本発明を用いて半導体素子（トランジスタ、メモリ素子やダイオードなど）を含む回路を有する装置や、プロセッサ回路を有するチップなどの半導体装置を作製することができる。
【００１１】
本発明の半導体装置の作製方法の一形態は、単結晶半導体基板の表面から一定の深さに形成された水素及び／又は希ガス元素を含む分離層と、単結晶半導体基板の分離層よりも深く形成された縦溝により複数に分割された単結晶半導体層を形成し、単結晶半導体基板の単結晶半導体層が形成された面と、絶縁表面を有する基板の絶縁表面とを内向きに対向させて、絶縁表面に単結晶半導体層を接合させ、加熱処理により単結晶半導体基板と単結晶半導体層とを分離させ、絶縁表面を有する基板の絶縁表面に複数の単結晶半導体層を設ける。
【００１２】
本発明の半導体装置の作製方法の一形態は、単結晶半導体基板に水素及び／又は希ガス元素を照射し、単結晶半導体基板の表面から一定の深さに形成された水素及び／又は希ガス元素を含む分離層と分離層上に単結晶半導体膜とを形成し、分離層及び単結晶半導体膜を選択的にエッチングし、分離層と単結晶半導体基板の分離層よりも深く形成された縦溝により複数に分割された単結晶半導体層を形成し、単結晶半導体基板の単結晶半導体層が形成された面と、絶縁表面を有する基板の絶縁表面とを内向きに対向させて、絶縁表面に単結晶半導体層を接合させ、加熱処理により単結晶半導体基板と単結晶半導体層とを分離させ、絶縁表面を有する基板の絶縁表面に複数の単結晶半導体層を設ける。
【００１３】
本発明の半導体装置の作製方法の一形態は、単結晶半導体基板を選択的にエッチングし、単結晶半導体基板に縦溝を形成し、単結晶半導体基板に水素及び／又は希ガス元素を照射し、単結晶半導体基板の表面から一定の深さに形成された水素及び／又は希ガス元素を含む分離層と、単結晶半導体基板の分離層よりも深く形成された縦溝により複数に分割された単結晶半導体層を形成し、単結晶半導体基板の単結晶半導体層が形成された面と、絶縁表面を有する基板の絶縁表面とを内向きに対向させて、絶縁表面に単結晶半導体層を接合させ、加熱処理により単結晶半導体基板と単結晶半導体層とを分離させ、絶縁表面を有する基板の絶縁表面に複数の単結晶半導体層を設ける。
【００１４】
本発明の半導体装置の作製方法の一形態は、単結晶半導体基板上に酸化シリコン膜及び窒化シリコン膜を形成し、単結晶半導体基板に酸化シリコン膜及び窒化シリコン膜を介して水素及び／又は希ガス元素を照射し、単結晶半導体基板の表面から一定の深さに形成された水素及び／又は希ガス元素を含む分離層と分離層上に単結晶半導体膜とを形成し、酸化シリコン膜及び窒化シリコン膜を選択的にエッチングし、酸化シリコン層及び窒化シリコン層を形成し、窒化シリコン層をマスクとして分離層及び単結晶半導体膜を選択的にエッチングし、分離層と単結晶半導体基板の分離層よりも深く形成された縦溝により複数に分割された単結晶半導体層を形成し、窒化シリコン層を除去し、単結晶半導体基板の単結晶半導体層及び酸化シリコン層が形成された面と、絶縁表面を有する基板の絶縁表面とを内向きに対向させて、酸化シリコン層を介して絶縁表面に単結晶半導体層を接合させ、加熱処理により単結晶半導体基板と単結晶半導体層及び酸化シリコン層とを分離させ、酸化シリコン層を介して絶縁表面を有する基板の絶縁表面に複数の単結晶半導体層を設ける。
【００１５】
本発明の半導体装置の作製方法の一形態は、単結晶半導体基板上に酸化シリコン膜及び窒化シリコン膜を形成し、酸化シリコン膜及び窒化シリコン膜を選択的にエッチングし、酸化シリコン層及び窒化シリコン層を形成し、窒化シリコン層をマスクとして単結晶半導体基板を選択的にエッチングし、単結晶半導体基板に縦溝を形成し、単結晶半導体基板に酸化シリコン層及び窒化シリコン層を介して水素及び／又は希ガス元素を照射し、単結晶半導体基板の表面から一定の深さに形成された水素及び／又は希ガス元素を含む分離層と、単結晶半導体基板の分離層よりも深く形成された縦溝により複数に分割された単結晶半導体層を形成し、単結晶半導体基板の単結晶半導体層及び酸化シリコン層が形成された面と、絶縁表面を有する基板の絶縁表面とを内向きに対向させて、酸化シリコン層を介して絶縁表面に単結晶半導体層を接合させ、加熱処理により単結晶半導体基板と単結晶半導体層及び酸化シリコン層とを分離させ、酸化シリコン層を介して絶縁表面を有する基板の絶縁表面に複数の単結晶半導体層を設ける。
【００１６】
上記構成において、絶縁表面を有する基板であるベース基板に形成される単結晶半導体層は複数の単結晶半導体基板より接合、及び分離により転置し、設けることができ、所望の半導体素子に対応して、様々な大きさや形状の単結晶半導体層を形成することができる。
【００１７】
ベース基板に転置によって設けられた単結晶半導体層を用いて、高性能な様々な半導体素子、記憶素子、集積回路などを作製することができる。
【発明の効果】
【００１８】
従って、本発明により、ベース基板に所望の形状の複数の単結晶半導体層（ＳＯＩ層）を、歩留まりよく形成することができる。よって、大面積基板に高性能の半導体素子及び集積回路を有する半導体装置を高スループットで生産性よく作製することができる。
【発明を実施するための最良の形態】
【００１９】
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
【００２０】
（実施の形態１）
本実施の形態は、大面積基板に、高性能な半導体素子（ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型電界効果トランジスタ（以下、「ＭＩＳＦＥＴ」ともいう）などの）、及び集積回路を高スループットで生産性よく作製することを目的とした半導体装置の作製方法を図１乃至図３、及び図５を用いて説明する。詳細には、半導体素子を構成する半導体層を、単結晶半導体基板（以下、「ボンドウエハー」ともいう）から、異種基板（以下、「ベース基板」ともいう）に転置する態様について説明する。
【００２１】
本発明を用い本実施の形態は、単結晶半導体基板（ボンドウエハー）より単結晶半導体膜を転置する際、単結晶半導体基板を選択的にエッチング（溝加工ともいう）し、作製する半導体素子の大きさに複数に分割された単結晶半導体層を、異種基板（ベース基板）に転置する。従って、ベース基板には、複数の島状の単結晶半導体層（ＳＯＩ層）を形成することができる。予め、素子サイズの単結晶半導体層に加工して転置するために、単結晶半導体層単位でベース基板に転置することができ、単結晶半導体基板の大きさや形状に制限を受けない。そのために大型のベース基板への単結晶半導体層の転置がより効率よく行うことができる。
【００２２】
さらに転置前にボンドウエハー上で所望の半導体素子の形状及び配置に単結晶半導体層を加工するために、ベース基板上においての単結晶半導体膜のエッチング等の加工処理を必要としない。よって、ベース基板へ転置後の加工処理に伴う加熱やエッチングダメージを軽減することができる。また、素子分離領域も形成せずによいため、作製工程を簡略化することができる。
【００２３】
従って、ベース基板に所望の形状の複数の単結晶半導体層（ＳＯＩ層）を、歩留まりよく形成することができる。よって、大面積基板に高性能の半導体素子及び集積回路を有する半導体装置を高スループットで生産性よく作製することができる。
【００２４】
図２（Ａ）において、ボンドウエハー１００上に酸化シリコン膜１０１と窒化シリコン膜１０２が形成された状態を示している。ボンドウエハー１００から単結晶半導体層を取り出すために、ボンドウエハー１００には水素イオンを高ドーズ条件で照射する必要がある。その結果、ボンドウエハー１００の表面が粗くなってしまい、その後の張り合わせ工程で接合がうまくできない問題がある。酸化シリコン膜１０１はボンドウエハー１００の表面を保護するために設けることが好ましい。酸化シリコン膜１０１は熱酸化により形成することが望ましく、例えば、水蒸気雰囲気下で９００〜１１００℃の熱処理により形成すると良い。その他の製法として、酸素プラズマ処理によりシリコンを酸化して形成しても良い。または、酸化シリコン膜１０１として、気相成長法で酸化シリコン膜を堆積し、その表面を酸素プラズマ処理で緻密化しても良い。
【００２５】
酸化シリコン膜１０１の上には、窒化シリコン膜１０２を形成する。窒化シリコン膜１０２は、シランとアンモニアを用いて気相成長法により堆積させることで形成すれば良い。
【００２６】
次に、水素又は希ガス元素、或いは水素と希ガスのイオン１１１を照射し、ボンドウエハー１００の全面にイオン注入層である分離層１０４を形成する（図２（Ｂ）参照。）。
【００２７】
本発明において、イオン注入層とは、単結晶半導体基板へイオンを照射し、イオンにより微小な空洞を有するように脆弱化された領域であり、以下、「イオン注入層」を「分離層」という。この分離層を、後の熱処理によって分断することで、単結晶半導体基板より単結晶半導体層を分離することができる。
【００２８】
分離層は、イオンをイオンドーピング法やイオン注入法によって照射して単結晶半導体基板に形成すればよい。
【００２９】
イオンドープ法は、質量分離せずにイオン化したガスを電界で加速して単結晶半導体基板に照射する方式をいう。イオンドーピング法はイオンドーピング装置を用いて行えばよい。
【００３０】
なお、イオン注入法とは、イオン注入装置によってイオン化したガスを質量分離して単結晶半導体基板に照射する方式をいう。イオン注入法を用いて、イオン化した水素ガスを質量分離して、選択的に加速して照射することができる。
【００３１】
水素イオンの照射はベース基板に転置する単結晶半導体層の厚さを考慮して行われる。当該単結晶半導体層の厚さは１０ｎｍ乃至２００ｎｍ、好ましくは１０ｎｍ乃至５０ｎｍの厚さとする。水素イオンを照射する際の加速電圧はこのような厚さを考慮して、ボンドウエハー１００の深部に照射されるようにする。この処理によってボンドウエハー１００の表面から一定の深さの領域に分離層１０４が形成される。この分離層１０４は、水素のみでなく希ガス元素を用いてもよく、或いは両者を混合させて用いても良い。
【００３２】
窒化シリコン膜１０２は、ボンドウエハー１００を溝加工する際のハードマスクとして用いる。溝加工は、半導体素子の半導体層の形状を考慮して行われる。すなわち半導体素子の半導体層がベース基板に転置できるように、その部位が凸状部として残存するようにボンドウエハー１００に対して溝加工を行う。
【００３３】
フォトレジストでマスク１０３ａ、１０３ｂ、１０３ｃ、１０３ｄを形成する。マスク１０３ａ、１０３ｂ、１０３ｃ、１０３ｄを用いて、窒化シリコン膜１０２及び酸化シリコン膜１０１をエッチングし、酸化シリコン層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄ、及び窒化シリコン層１１３ａ、１１３ｂ、１１３ｃ、１１３ｄを形成する（図２（Ｃ）参照。）。
【００３４】
次いで、窒化シリコン層１１３ａ、１１３ｂ、１１３ｃ、１１３ｄをハードマスクとしてボンドウエハー１００のエッチングを行い、分離層１１５ａ、１１５ｂ、１１５ｃ、１１５ｄ、単結晶半導体層１１６ａ、１１６ｂ、１１６ｃ、１１６ｄを有するボンドウエハー１００を形成する（図２（Ｄ）参照。）。本発明では、分離層及び溝加工によって凸状に加工されたボンドウエハーの一部である単結晶半導体領域を図２（Ｄ）のように単結晶半導体層１１６ａ、１１６ｂ、１１６ｃ、１１６ｄという。
【００３５】
ボンドウエハー１００をエッチングする深さは、ベース基板に転置する単結晶半導体層の厚さを考慮して適宜設定される。当該単結晶半導体層の厚さは水素イオンを照射する深さで設定することが可能である。ボンドウエハー１００に形成する溝の深さは、分離層の深さよりも深くなるように形成することが好ましい。この溝加工において、溝の深さを分離層１０４の深さよりも深く加工することで、分離層１０４を剥離すべき単結晶半導体層の領域のみに残すことができる。また、図２（Ｄ）においては、溝は断面図において矩形となっている例を示すが、その形状に限定されず、例えば加工手段としてウエットエッチング法を用いれば断面図において丸み（曲率を有する）を帯びた形状とすることもできる。
【００３６】
イオン照射の工程を行った後、表面の窒化シリコン層１１３ａ、１１３ｂ、１１３ｃ、１１３ｄを除去する（図２（Ｅ）参照。）。そして、ボンドウエハー１００における酸化シリコン層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄの表面とベース基板１０５を接合させる（図３（Ａ）参照。）。ここで、ベース基板１０５は、接合の形成が低温で可能なため様々なものが適用可能である。ベース基板１０５の材質としては、ガラス、石英、サファイアなどの絶縁基板、シリコン、ガリウムヒ素、インジウムリンなどの半導体基板などを適用することができる。
【００３７】
ベース基板１０５の表面には、窒化シリコン膜１０６と酸化シリコン膜１０７が形成されている。窒化シリコン膜１０６はベース基板１０５からナトリウムイオンなどの不純物が拡散して単結晶半導体層を汚染しないために設けられている。この目的のためには、窒化シリコン膜に替えて、窒化酸化シリコン膜（その組成として、酸素よりも窒素の含有量が多いものであって、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ  Ｆｏｒｗａｒｄ  Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、濃度範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、Ｓｉが２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう）、窒化アルミニウム膜、窒素酸化アルミニウム膜などを適用することができる。もっとも、ベース基板１０５から単結晶半導体層に悪影響を与える不純物の拡散を心配する必要のない場合には、窒化シリコン膜１０６を省略することも可能である。
【００３８】
一方、酸化シリコン膜１０７は、酸化シリコン膜１０１と接合を形成するために設けられている。この場合、酸化シリコン膜に替えて、酸化窒化シリコン膜（その組成として、窒素よりも酸素の含有量が多いものであって、ＲＢＳ及びＨＦＳを用いて測定した場合に、濃度範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、Ｓｉが２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう）を適用することができる。但し、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子の合計を１００原子％としたとき、窒素、酸素、Ｓｉ及び水素の含有比率が上記の範囲内に含まれるものとする。
【００３９】
接合は、表面が清浄化されたボンドウエハー１００側の酸化シリコン層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄと、ベース基板１０５側の酸化シリコン膜１０７が密接することにより形成される。接合の形成は室温で行うことが可能である。この接合は原子レベルで行われ、ファン・デル・ワールス力が作用して室温で強固な接合が形成される。ボンドウエハー１００には溝加工がされているので、単結晶半導体層を形成する凸状部がベース基板１０５と接することとなる。
【００４０】
ボンドウエハー１００とベース基板１０５の間で接合を形成した後、熱処理を行うことにより、図３（Ｂ）で示すようにボンドウエハー１００から単結晶半導体層１１６ａ、１１６ｂ、１１６ｃ、１１６ｄを剥離してベース基板１０５に固定することができる。単結晶半導体層の剥離は、分離層１０４に形成された微少な空洞の体積変化が起こり、分離層１０４に沿って破断面を発生させることにより行う。その後、接合をさらに強固なものとするために、４００℃乃至６００℃の熱処理を行うことが好ましい。このようにして、絶縁表面上に単結晶半導体層（以下、「ＳＯＩ層」ともいう）が形成される。図３（Ｂ）ではＳＯＩ層１１４ａ、１１４ｂ、１１４ｃ、１１４ｄがベース基板１０５上に接合された状態を示している。
【００４１】
ボンドウエハー１００より単結晶半導体層１１６ａ、１１６ｂ、１１６ｃ、１１６ｄをベース基板１０５に転置する工程を図１を用いて示す。図１（Ａ）において円状（図１（Ａ）においては点線部）のボンドウエハーから切り出されたボンドウエハー１００に単結晶半導体層１１６ａ、１１６ｂ、１１６ｃ、１１６ｄが形成されている。なお図１（Ａ）乃至（Ｃ）の線Ｖ−Ｘの断面図が図２乃至図３に対応している。
【００４２】
ベース基板１０５は大型基板であり、他の複数のボンドウエハー１５１よりそれぞれ複数のＳＯＩ１５２層が転置されている（図１（Ａ）参照。）。図１（Ｂ）のようにボンドウエハー１００を単結晶半導体層１１６ａ、１１６ｂ、１１６ｃ、１１６ｄとベース基板が接合するように貼り合わせる。ボンドウエハー１００とベース基板１０５の間で接合を形成した後、熱処理を行うことにより、図１（Ｃ）で示すようにボンドウエハー１００から単結晶半導体層１１６ａ、１１６ｂ、１１６ｃ、１１６ｄを剥離してベース基板１０５に固定し、ＳＯＩ層１１４ａ、１１４ｂ、１１４ｃ、１１４ｄを形成することができる。
【００４３】
本発明は、予め、素子サイズの単結晶半導体層に加工して転置するために、単結晶半導体層単位でベース基板に転置することができ、単結晶半導体基板の大きさや形状に制限を受けない。従って、ボンドウエハー上で様々な形状の単結晶半導体層を形成することができる。例えば、エッチングの際に用いる露光装置のマスク毎、ステッパー毎、大型基板より切り出す半導体装置のパネル又はチップサイズ毎に、自由に単結晶半導体層を形成することができる。
【００４４】
ボンドウエハーにおける複数の単結晶半導体層の作製例を図５（Ａ）乃至（Ｃ）を用いて説明する。図５（Ａ）において、円形のボンドウエハー４２０より複数のボンドウエハーに分割し、それぞれボンドウエハー４２１上に複数の単結晶半導体層４２２を形成する。図５（Ｂ）において、円形のボンドウエハー４３０より複数の大きさの異なるボンドウエハーに分割し、それぞれボンドウエハー４３１ａ、４３１ｂ上に大きさの異なる複数の単結晶半導体層４３２ａ、４３２ｂを形成する。図５（Ｃ）において、円形のボンドウエハー４４０より大きさの異なるボンドウエハーに分割し、それぞれボンドウエハー４４１上に複数の大きさの異なる単結晶半導体層４４２ａ、４４２ｂを形成する。
【００４５】
このように、ベース基板に形成される単結晶半導体層は複数の単結晶半導体基板より転置することができ、所望の半導体素子に対応して、様々な大きさや形状の単結晶半導体層を形成することができる。そのために大型のベース基板への単結晶半導体層の転置がより効率よく行うことができる。
【００４６】
単結晶半導体層の結晶面方位はボンドウエハーの面方位によって制御することができる。形成する半導体素子によって、適宜特定の結晶面方位のボンドウエハーを用いればよい。
【００４７】
転置されたＳＯＩ層１１４ａ、１１４ｂ、１１４ｃ、１１４ｄについて、その表面を平坦化するために化学的機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）を行うことが好ましい。ＳＯＩ層１１４ａ、１１４ｂ、１１４ｃ、１１４ｄの厚さはＣＭＰによってさらに薄膜化されても良く、好ましくは５ｎｍ乃至２５ｎｍの厚さに調整されても良い。
【００４８】
本実施の形態では、水素イオンなどを一定の深さに照射して単結晶半導体層をボンドウエハーから剥離する方法について示すが、他のＳＯＩ技術を用いて同様なベース基板を作製することも可能である。例えば、ボンドウエハーの表面を陽極化成により多孔質シリコン層を形成し、その上にエピタキシャル成長で形成した単結晶シリコン層を、本実施の形態で示すＳＯＩ層として用いることができる。この構成のボンドウエハーを用いる場合には、ウオータージェット法を用い、多孔質シリコン層とエピタキシャル成長した単結晶シリコン層を分離する。それにより、図３に示すようなベース基板を得ることができる。
【００４９】
ベース基板に転置された単結晶半導体層を用いて、高性能な様々な半導体素子、記憶素子、集積回路などを作製することができる。
【００５０】
本実施の形態によれば、半導体集積回路を形成する大面積なベース基板に、複数の単結晶半導体層（ＳＯＩ層）を高スループットで生産性よく形成することができる。このようなベース基板を用いることにより高性能な半導体素子、及び集積回路を高スループットで生産性よく作製することができる。
【００５１】
（実施の形態２）
本実施の形態は、図２とは異なるボンドウエハーの製造工程について図４を参照して説明する。本実施の形態では、ボンドウエハーへのイオン照射を、溝加工の後に行う。
【００５２】
図４（Ａ）において、ボンドウエハー１００の表面に酸化シリコン膜１０１、窒化シリコン膜１０２を形成する。その後、マスク１０３ａ、１０３ｂ、１０３ｃ、１０３ｄを用いて酸化シリコン膜１０１、及び窒化シリコン膜１０２をエッチングし、酸化シリコン層１１２ａ、１１２ｂ、１１２ｃ、１１２ｄ、及び窒化シリコン層１１３ａ、１１３ｂ、１１３ｃ、１１３ｄを形成する（図４（Ｂ）参照。）。
【００５３】
窒化シリコン層１１３ａ、１１３ｂ、１１３ｃ、１１３ｄをハードマスクとして、ボンドウエハー１００に溝加工を行う（図４（Ｃ）参照。）。その溝加工はベース基板に形成されるに半導体素子の半導体層の形状に対応するように行う。ボンドウエハー１００をエッチングする深さは、ベース基板に転置する単結晶半導体層の厚さを考慮して適宜設定される。当該単結晶半導体層の厚さは水素イオンを照射する深さで設定することが可能である。ボンドウエハー１００に形成する溝の深さは、分離層よりも深くなるように形成することが好ましい。
【００５４】
その後、水素又は希ガス元素、或いは水素と希ガスのイオン１１１を照射し、ボンドウエハー１００の表面から一定の深さの領域に分離層１１５ａ、１１５ｂ、１１５ｃ、１１５ｄを形成する（図４（Ｄ）参照。）。
【００５５】
本実施の形態は、ボンドウエハーより単結晶半導体膜を転置する際、単結晶半導体基板を選択的にエッチング（溝加工ともいう）し、作製する半導体素子の大きさに加工され、複数に分割された単結晶半導体層を、異種基板（ベース基板）に転置する。従って、ベース基板には、複数の島状の単結晶半導体層（ＳＯＩ層）を形成することができる。予め、素子サイズの単結晶半導体層に加工して転置するために、単結晶半導体層単位でベース基板に転置することができ、単結晶半導体基板の大きさや形状に制限を受けない。そのために大型のベース基板への単結晶半導体層の転置がより効率よく行うことができる。
【００５６】
さらに転置前にボンドウエハー上で所望の半導体素子の形状及び配置に単結晶半導体層を加工するために、ベース基板上においての単結晶半導体膜のエッチング等の加工処理を必要としない。よって、ベース基板へ転置後の加工処理に伴う加熱やエッチングダメージを軽減することができる。また、素子分離領域も形成せずによいため、作製工程を簡略化することができる。
【００５７】
従って、本発明を用いた本実施形態により、ベース基板に所望の形状の複数の単結晶半導体層（ＳＯＩ層）を、歩留まりよく形成することができる。よって、大面積基板に高性能の半導体素子及び集積回路を有する半導体装置を高スループットで生産性よく作製することができる。
【００５８】
（実施の形態３）
本実施の形態は、実施の形態１及び実施の形態２で作製されるベース基板を用いて半導体集積回路を作製する一例について示す。以下の説明では、ＣＭＯＳ（相補型金属酸化物半導体：Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路の一構成例としてインバータ回路について説明する。なお、本発明はこのような単純な回路に限定されず、マイクロプロセッサをはじめとする様々な集積回路を実現することができる。
【００５９】
図６乃至図１２（Ａ）（Ｂ）に本発明を用いた半導体装置の一形態を示す。図６乃至図１２（Ａ）は本実施の形態の半導体装置であるインバータ回路の平面図であり、図６乃至図１２（Ｂ）は、図６乃至図１２（Ａ）における線Ａ−Ｂの断面図である。なお、図６乃至図１２（Ａ）においては数種類の絶縁層は省略してある。なお、実施の形態１又は実施の形態２と同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
【００６０】
図６（Ａ）（Ｂ）に示すように、ベース基板２００上に、窒化シリコン層２０１ａ（実施の形態１の窒化シリコン膜１０６に相当）、及び酸化シリコン層２０１ｂ（実施の形態１の酸化シリコン膜１０７に相当）が設けられ、酸化シリコン層２０２ａ、２０２ｂ（酸化シリコン層１１２ａ乃至１１２ｄに相当）を介して単結晶半導体層であるＳＯＩ層２０３ａ、２０３ｂ（実施の形態１のＳＯＩ層１１４ａ乃至１１４ｄに相当）が形成されている。
【００６１】
なお、本実施の形態においては、上記のように実施の形態１に相当しており、実施の形態１と同様な材料及び作製方法で形成すればよい。
【００６２】
本実施の形態は、ボンドウエハーより単結晶半導体膜を転置する際、単結晶半導体基板を選択的にエッチング（溝加工ともいう）し、作製する半導体素子の大きさに複数に分割された単結晶半導体層を、異種基板（ベース基板）に転置する。従って、ベース基板２００には、複数の島状のＳＯＩ層２０３ａ、２０３ｂを形成することができる。予め、素子サイズの単結晶半導体層に加工して転置するために、単結晶半導体層単位でベース基板に転置することができ、単結晶半導体基板の大きさや形状に制限を受けない。そのために大型のベース基板への単結晶半導体層の転置がより効率よく行うことができる。
【００６３】
さらに転置前にボンドウエハー上で所望の半導体素子の形状及び配置に単結晶半導体層を加工するために、ベース基板上においての単結晶半導体膜のエッチング等の加工処理を必要としない。よって、ベース基板へ転置後の加工処理に伴う加熱やエッチングダメージを軽減することができる。また、素子分離領域も形成せずによいため、作製工程を簡略化することができる。
【００６４】
従って、本発明を用いた本実施形態により、ベース基板に所望の形状の複数の単結晶半導体層（ＳＯＩ層）を、歩留まりよく形成することができる。よって、大面積基板に高性能の半導体素子及び集積回路を有する半導体装置を高スループットで生産性よく作製することができる。
【００６５】
図６（Ａ）（Ｂ）はＳＯＩ層２０３ａ及びＳＯＩ層２０３ｂが設けられたベース基板２００にゲート絶縁層及びゲート電極層を形成する工程を示している。ＳＯＩ層２０３ａ及びＳＯＩ層２０３ｂ上には、ゲート電極層（第１のゲート電極層２０６（２０６ａ、２０６ｂ）、及び第２のゲート電極層２０７（２０７ａ、２０７ｂ））が設けられる。ゲート絶縁層２０５ａ、２０５ｂとしては、酸化シリコン、酸化窒化シリコン、酸化ハフニウム（ＨｆＯｘ）、酸化アルミニウム（ＡｌｘＯｙ）（ｘ＞ｙ＞０）、酸化タンタル（ＴａｘＯｙ、ｘ＞ｙ＞０）などの材料を適用することができる。図６（Ｂ）では、ゲート絶縁層２０５ａ、２０５ｂとゲート電極層（第１のゲート電極層２０６（２０６ａ、２０６ｂ）、及び第２のゲート電極層２０７（２０７ａ、２０７ｂ））の側端部が揃うように加工されているが、ゲート電極層（第１のゲート電極層２０６（２０６ａ、２０６ｂ）、及び第２のゲート電極層２０７（２０７ａ、２０７ｂ））のエッチングにおいてゲート絶縁層２０５ａ、２０５ｂを残すように加工しても良い。
【００６６】
また、ゲート電極層（第１のゲート電極層２０６（２０６ａ、２０６ｂ）、及び第２のゲート電極層２０７（２０７ａ、２０７ｂ））は、積層の導電膜を形成後、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節することにより、第１のゲート電極層及び第２のゲート電極層を所望のテーパー形状を有するようにエッチングすることができる。また、テーパー形状は、マスクの形状によっても角度等を制御することができる。なお、エッチング用ガスとしては、Ｃｌ２、ＢＣｌ３、ＳｉＣｌ４もしくはＣＣｌ４などを代表とする塩素系ガス、ＣＦ４、ＳＦ６もしくはＮＦ３などを代表とするフッ素系ガス又はＯ２を適宜用いることができる。
【００６７】
本発明において、配線層若しくは電極層を形成する導電層や、所定のパターンを形成するためのマスク、絶縁層などを、液滴吐出法のような選択的にパターンを形成できる方法により形成してもよい。液滴吐出（噴出）法（その方式によっては、インクジェット法とも呼ばれる。）は、特定の目的に調合された組成物の液滴を選択的に吐出（噴出）して所定のパターン（導電層や絶縁層など）を形成することができる。この際、被形成領域にぬれ性や密着性を制御する処理を行ってもよい。また、パターンが転写、または描写できる方法、例えば印刷法（スクリーン印刷やオフセット印刷などパターンが形成される方法）なども用いることができる。
【００６８】
本実施の形態において、用いるマスクは、エポキシ樹脂、アクリル樹脂、フェノール樹脂、ノボラック樹脂、メラミン樹脂、ウレタン樹脂等の樹脂材料を用いる。
【００６９】
本実施の形態では第１のゲート電極層、第２のゲート電極層を垂直な側面を有して形成する例を示すが、本発明はそれに限定されず、第１のゲート電極層及び第２のゲート電極層両方がテーパー形状を有していてもよいし、どちらか一方のゲート電極層の一層のみがテーパー形状を有し、他方は異方性エッチングによって垂直な側面を有していてもよい。テーパー角度も積層するゲート電極層間で異なっていても良いし、同一でもよい。テーパー形状を有することによって、その上に積層する膜の被覆性が向上し、欠陥が軽減されるので信頼性が向上する。
【００７０】
ゲート絶縁層２０５ａ、２０５ｂに高誘電率物質（ｈｉｇｈ−ｋ材料）を用いる場合には、ゲート電極層（第１のゲート電極層２０６（２０６ａ、２０６ｂ）、及び第２のゲート電極層２０７（２０７ａ、２０７ｂ））を多結晶シリコン、シリサイド、金属若しくは金属窒化物で形成する。好適には金属若しくは金属窒化物で形成することが望ましい。例えば、ゲート絶縁層２０５ａ、２０５ｂと接する第１のゲート電極層２０６（２０６ａ、２０６ｂ）を金属窒化物材料で形成し、その上の第２のゲート電極層２０７（２０７ａ、２０７ｂ）を金属材料で形成する。この組み合わせを用いることによって、ゲート絶縁層が薄膜化した場合でもゲート電極層に空乏層が広がってしまうことを防止でき、微細化した場合にもトランジスタの駆動能力を損なうことを防止できる。
【００７１】
ＳＯＩ層２０３ａ、２０３ｂ、ゲート電極層（第１のゲート電極層２０６（２０６ａ、２０６ｂ）、及び第２のゲート電極層２０７（２０７ａ、２０７ｂ））上に第１の絶縁層２０８を形成する（図７（Ａ）（Ｂ）参照。）。第１の絶縁層２０８は酸化シリコン膜若しくは酸化窒化シリコン膜で形成する。他の形態として、ゲート電極層（第１のゲート電極層２０６（２０６ａ、２０６ｂ）、及び第２のゲート電極層２０７（２０７ａ、２０７ｂ））を酸化又は窒化処理により絶縁化して同様の層を形成しても良い。第１の絶縁層２０８はゲート電極層（第１のゲート電極層２０６（２０６ａ、２０６ｂ）、及び第２のゲート電極層２０７（２０７ａ、２０７ｂ））の側壁にも１ｎｍ乃至１０ｎｍの厚さで成膜されるようにする。第１の絶縁層２０８は以降の工程で、ＳＯＩ層２０３ａ及びＳＯＩ層２０３ｂに価電子制御を目的とした不純物が意図的に添加されないオフセット領域を形成するために設ける。
【００７２】
ＳＯＩ層２０３ａ及びＳＯＩ層２０３ｂに極浅接合（ソースドレインエクステンション）を形成する（図８（Ａ）参照。）。この極浅接合部は短チャネル効果を抑制するために設けることが好ましい。ＳＯＩ層２０３ｂを覆うマスク２０９を形成し、マスク２０９、第１のゲート電極層２０６ａ、第２のゲート電極層２０７ａをマスクとして第１３族元素である不純物元素２１０をＳＯＩ層２０３ａに添加し、第１の極浅接合部２１１ａ、２１１ｂを形成する（図８（Ｂ）参照。）。マスク２０９を除去し、ＳＯＩ層２０３ａを覆うマスク２１２を形成し、マスク２１２、第１のゲート電極層２０６ｂ、第２のゲート電極層２０７ｂをマスクとして第１５族元素である不純物元素２１３をＳＯＩ層２０３ｂに添加し、第２の極浅接合部２１４ａ、２１４ｂを形成する（図８（Ｃ）参照。）。
【００７３】
この極浅接合部の不純物濃度は、低濃度ドレインよりは１桁高くなるようにする。例えば、第１の極浅接合部２１４ａ、２１４ｂについては、硼素を１５ｋｅＶ、３×１０１３／ｃｍ２のドーズ量でイオン照射を行う。第２の極浅接合部２１４ａ、２１４ｂについては、砒素を１５ｋｅＶ、２×１０１４／ｃｍ２のドーズ量でイオン照射を行う。
【００７４】
次いで、ゲート電極層（第１のゲート電極層２０６（２０６ａ、２０６ｂ）、及び第２のゲート電極層２０７（２０７ａ、２０７ｂ））の側面に第１のサイドウオール２１５（２１５ａ、２１５ｂ）、第２のサイドウオール２１６（２１６ａ、２１６ｂ）を形成する（図９（Ａ）（Ｂ）参照。）。例えば、第１のサイドウオール２１５（２１５ａ、２１５ｂ）、第２のサイドウオール２１６（２１６ａ、２１６ｂ）は窒化シリコン膜で形成される。これらのサイドウオールは異方性エッチングにより自己整合的に形成する。
【００７５】
この場合、ＳＯＩ層２０３ａ側の第１のサイドウオール２１５（２１５ａ、２１５ｂ）と、ＳＯＩ層２０３ｂ側の第２のサイドウオール２１６（２１６ａ、２１６ｂ）の幅を同じとなるように加工しても良いが、好ましくはこの両者の幅が異なるように加工する。ｐ型ＭＩＳＦＥＴとなるＳＯＩ層２０３ａに対する第１のサイドウオール２１５（２１５ａ、２１５ｂ）の幅は、ｎ型ＭＩＳＦＥＴとなるＳＯＩ層２０３ｂに対する第２のサイドウオール２１６（２１６ａ、２１６ｂ）の幅よりも厚くすると良い。ｐ型ＭＩＳＦＥＴにおいてソース領域及びドレイン領域を形成するために添加される硼素は拡散しやすく、短チャネル効果を誘起しやすいためである。むしろ、このような構成とすることで、ｐ型ＭＩＳＦＥＴにおいて、ソース領域及びドレイン領域に高濃度の硼素を添加することが可能となり、ソース領域及びドレイン領域を低抵抗化することができる。
【００７６】
サイドウオールを形成した後、第１の絶縁層２０８の露出部をエッチングし、絶縁層２３５ａ、２３５ｂ、２３６ａ、２３６ｂを形成する。その後、ソース領域及びドレイン領域を自己整合的に形成する（図１０（Ａ）乃至（Ｃ）参照。）。この工程は、価電子制御する不純物イオンを電界で加速して照射するイオン照射法で行うことができる。
【００７７】
ＳＯＩ層２０３ｂを覆うマスク２１７を形成し、マスク２１７、第１のゲート電極層２０６ａ、第２のゲート電極層２０７ａ、第１のサイドウオール２１５（２１５ａ、２１５ｂ）をマスクとして第１３族元素である不純物元素２１８をＳＯＩ層２０３ａに添加し、ソース領域及びドレイン領域となる第１の不純物領域２１９ａ、２１９ｂを形成する（図１０（Ｂ）参照。）。マスク２１７を除去し、ＳＯＩ層２０３ａを覆うマスク２２０を形成し、マスク２２０、第１のゲート電極層２０６ｂ、第２のゲート電極層２０７ｂ、第２のサイドウオール２１６（２１６ａ、２１６ｂ）をマスクとして第１５族元素である不純物元素２２１をＳＯＩ層２０３ｂに添加し、ソース領域及びドレイン領域第２の不純物領域２２２ａ、２２２ｂを形成する（図１０（Ｃ）参照。）。
【００７８】
例えば、ｐ型ＭＩＳＦＥＴ向けのＳＯＩ層２０３ａについては、硼素を３０ｋｅＶ、３×１０１５／ｃｍ２のドーズ量でイオン照射する。ｎ型ＭＩＳＦＥＴ向けのＳＯＩ層２０３ｂについては、砒素を５０ｋｅＶ、５×１０１５／ｃｍ２のドーズ量でイオン照射する。イオン種、加速電圧及びドーズ量のドーピング条件は適宜設定すれば良い。
【００７９】
ソース領域及びドレイン領域をさらに低抵抗化するにはシリサイド層を形成しても良い。シリサイド層としては、コバルトシリサイド若しくはニッケルシリサイドを適用すれば良い。ＳＯＩ層の厚さが薄い場合には、この領域のＳＯＩ層の底部までシリサイド反応を進めてフルシリサイド化しても良い。シリサイドは半導体層の露出されたソース領域及びドレイン領域上に導電膜を形成し、加熱処理、ＧＲＴＡ法、ＬＲＴＡ法等により、半導体層中の珪素と導電膜とを反応させて形成する。導電膜の材料としては、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、バナジウム（Ｖ）、ネオジム（Ｎｂ）、クロム（Ｃｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）等を用いる。また、レーザ照射やランプによる光照射によってシリサイドを形成しても良い。シリサイドは用いる導電膜の膜厚や、加熱条件（温度、時間）によってシリサイドの形状や特性を制御することができる。
【００８０】
パッシベーション層２２３、第１の層間絶縁層２２４、コンタクトプラグ２２５ａ乃至２２５ｄ、２２６ａ乃至２２６ｄを形成する工程を示す（図１１（Ａ）（Ｂ）参照。）。パッシベーション層２２３は窒化シリコン膜、窒化酸化シリコン膜などをＣＶＤ法で全面に成膜する。第１の層間絶縁層２２４は、リンシリケートガラス（ＰＳＧ）若しくはボロンリンシリケートガラス（ＢＰＳＧ）をＣＶＤ法で成膜し、リフローにより平坦化して形成する。または、ＣＶＤ法で正珪酸四エチル（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ，Ｓｉ（ＯＣＨ２ＣＨ３）４）を用いて酸化シリコン膜を形成し、その後ＣＭＰで平坦化しても良い。コンタクトプラグ２２５ａ乃至２２５ｄ、２２６ａ乃至２２６ｄは、第１の層間絶縁層２２４に形成したコンタクトホールを埋め込むようにタングステンシリサイドで形成する。タングステンシリサイドは六フッ化タングステン（ＷＦ６）とシラン（ＳｉＨ４）を用いてＣＶＤ法で形成する。
【００８１】
配線の多層化は、半導体装置の構成に応じて考慮される。本実施の形態では、第１の層間絶縁層２２４の上に、第２の層間絶縁層２２７と第１の配線層２２８、第２の配線層２２９、第３の配線層２３０を設けた構成を示している（図１２（Ａ）（Ｂ）参照。）。これらの配線層はタングステンシリサイドで形成しても良いし、ダマシン法によりＣｕ配線を設けても良い。
【００８２】
上記工程により、ｐ型ＭＩＳＦＥＴである半導体素子２３１、ｎ型ＭＩＳＦＥＴである半導体素子２３２を作製することができる。本実施の形態は本発明を用いた半導体装置としてインバータ回路を作製する。本実施の形態によれば、ベース基板に島状のＳＯＩ層を形成するため、素子分離を行うための構造を形成する必要がないので製造工程を簡略化できる。
【００８３】
本発明を用いた本実施の形態により、高性能な半導体素子、及び集積回路を高スループットで生産性よく作製することができる。
【００８４】
（実施の形態４）
本実施の形態は、大面積基板に、高性能な半導体素子、及び集積回路を高スループットで生産性よく作製することを目的とした半導体装置として不揮発性半導体記憶装置の一例に関して図面を用いて説明する。
【００８５】
不揮発性記憶素子は、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）と類似の構造を有し、電荷を長期間蓄積することのできる領域がチャネル形成領域上に設けられているところに特徴がある。この電荷蓄積領域は絶縁層上に形成され、周囲と絶縁分離されていることから浮遊ゲート電極層とも呼ぶ。また浮遊ゲート電極層は電荷を蓄積する機能を有するので電荷蓄積層ともよぶ。本明細書では主に浮遊ゲート電極層を含むこの電荷蓄積領域を電荷蓄積層とよぶ。浮遊ゲート電極層上には、さらに絶縁層を介して制御ゲート電極層を備えている。
【００８６】
このような構造を有する所謂浮遊ゲート型の不揮発性半導体記憶装置（単に半導体装置ともいう）は、制御ゲート電極層に印加する電圧により、電荷蓄積層に電荷を蓄積させ、また放出させる動作が行われる。すなわち電荷蓄積層に保持させる電荷の出し入れにより、データを記憶する仕組みになっている。具体的に、電荷蓄積層への電荷の注入や引き抜きは、チャネル形成領域が形成されるＳＯＩ層と、制御ゲート電極層の間に高電圧を印加して行われている。このときチャネル形成領域上の絶縁層には、ファウラー−ノルドハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）型（Ｆ−Ｎ型）トンネル電流（ＮＡＮＤ型）や、熱電子（ＮＯＲ型）が流れると言われている。このことより当該絶縁層は、トンネル絶縁層とも呼ばれている。
【００８７】
ＳＯＩ層、電荷蓄積層、制御ゲート電極層の大きさの組み合わせによって、第２の絶縁層を誘電体として電荷蓄積層及び制御ゲート電極層の間に蓄えられる容量と、第１の絶縁層を誘電体として電荷蓄積層及びＳＯＩ層の間に蓄えられる容量とを制御することができるため、印加する電圧値も制御することができる。
【００８８】
電荷蓄積層に電子を注入するには、熱電子を利用する方法と、Ｆ−Ｎ型トンネル電流を利用する方法がある。熱電子を利用する場合には、正の電圧を制御ゲート電極層に印加して、ドレインに高電圧を印加して熱電子を発生させる。それにより、熱電子を電荷蓄積層に注入することができる。Ｆ−Ｎ型トンネル電流を利用する場合には、正の電圧を制御ゲート電極層に印加してＳＯＩ層からＦ−Ｎ型トンネル電流により電荷蓄積層に注入する。
【００８９】
本発明を用いた半導体装置の一例として、不揮発性メモリ素子を有する様々な態様の不揮発性半導体記憶装置を得ることができる。図１９に不揮発性メモリセルアレイの等価回路の一例を示す。１ビットの情報を記憶するメモリセルＭＳ０１は、選択トランジスタＳ０１と不揮発性メモリ素子Ｍ０１で構成されている。選択トランジスタＳ０１は、ビット線ＢＬ０と不揮発性メモリ素子Ｍ０１の間に直列に挿入され、ゲートがワード線ＷＬ１に接続されている。不揮発性メモリ素子Ｍ０１のゲートはワード線ＷＬ１１に接続されている。不揮発性メモリ素子Ｍ０１にデータを書き込むときは、ワード線ＷＬ１とビット線ＢＬ０をＨレベル、ＢＬ１をＬレベルとして、ワード線ＷＬ１１に高電圧を印加すると、前述のように電荷蓄積層に電荷が蓄積される。データを消去する場合には、ワード線ＷＬ１とビット線ＢＬ０をＨレベルとし、ワード線ＷＬ１１に負の高電圧を印加すれば良い。
【００９０】
このメモリセルＭＳ０１において、選択トランジスタＳ０１と不揮発性メモリ素子Ｍ０１をそれぞれ、ＳＯＩ層３０、３２で形成することにより、他の選択トランジスタ若しくは不揮発性メモリ素子との干渉を防ぐことができる。また、メモリセルＭＳ０１内の選択トランジスタＳ０１と不揮発性メモリ素子Ｍ０１は共にｎチャネル型なので、この両者を一つのＳＯＩ層で形成することにより、この二つの素子を接続する配線を省略することができる。
【００９１】
図１３は、ビット線に不揮発性メモリ素子を直接接続したＮＯＲ型メモリセルアレイの等価回路を示している。このメモリセルアレイは、ワード線ＷＬとビット線ＢＬが互いに交差して配設し、各交差部に不揮発性メモリ素子を配置している。ＮＯＲ型メモリセルアレイは、個々の不揮発性メモリ素子のドレインをビット線ＢＬに接続する。ソース線ＳＬには不揮発性メモリ素子のソースが共通接続される。
【００９２】
また、複数の不揮発性メモリ素子（例えば、図１３に示すＭ０１〜Ｍ２３）を一つのブロックとして扱い、これらの不揮発性メモリ素子をＳＯＩ層で形成することにより、ブロック単位で消去動作を行うことができる。
【００９３】
ＮＯＲ型メモリセルアレイの動作は、例えば、次の通りである。データ書き込みは、ソース線ＳＬを０Ｖとし、データを書込むために選択されたワード線ＷＬに高電圧を与え、ビット線ＢＬにはデータ”０”と”１”に応じた電位を与える。例えば、”０”と”１”に対してそれぞれＨレベル、Ｌレベルの電位をビット線ＢＬに付与する。”０”データを書き込むべく、Ｈレベルが与えられた不揮発性メモリ素子ではドレイン近傍でホットエレクトロンが発生し、これが電荷蓄積層に注入される。”１”データの場合この様な電子注入は生じない。
【００９４】
”０”データが与えられたメモリセルでは、ドレインとソースとの間の強い横方向電界により、ドレインの近傍でホットエレクトロンが生成され、これが電荷蓄積層に注入される。これにより、電荷蓄積層に電子が注入されてしきい値電圧が高くなった状態が”０”である。”１”データの場合はホットエレクトロンが生成されず、電荷蓄積層に電子が注入されずしきい値電圧の低い状態、すなわち消去状態が保持される。
【００９５】
データを消去するときは、ソース線ＳＬに１０Ｖ程度の正の電圧を印加し、ビット線ＢＬは浮遊状態としておく。そしてワード線に負の高電圧を印加して（制御ゲートに負の高電圧を印加して）、電荷蓄積層から電子を引き抜く。これにより、データ”１”の消去状態になる。
【００９６】
データ読み出しは、ソース線ＳＬを０Ｖにすると共にビット線ＢＬを０．８Ｖ程度とし、選択されたワード線ＷＬに、データ”０”と”１”のしきい値の中間値に設定された読み出し電圧を与え、不揮発性メモリ素子の電流引き込みの有無を、ビット線ＢＬに接続されるセンスアンプで判定することにより行う。
【００９７】
図１４は、ＮＡＮＤ型メモリセルアレイの等価回路を示す。ビット線ＢＬには、複数の不揮発性メモリ素子を直列に接続したＮＡＮＤ型セルＮＳ１が接続されている。複数のＮＡＮＤ型セルが集まってブロックＢＬＫを構成している。図１４で示すブロックＢＬＫ１のワード線は３２本である（ワード線ＷＬ０〜Ｗ３１）。ブロックＢＬＫ１の同一行に位置する不揮発性メモリ素子には、この行に対応するワード線が共通接続されている。
【００９８】
この場合、選択トランジスタＳ１、Ｓ２と不揮発性メモリ素子Ｍ０〜Ｍ３１が直列に接続されているので、これらを一つのまとまりとして一つのＳＯＩ層３４で形成しても良い。それにより不揮発性メモリ素子を繋ぐ配線を省略することが出来るので、集積化を図ることができる。また、隣接するＮＡＮＤ型セルとの分離を容易に行うことができる。また、選択トランジスタＳ１、Ｓ２のＳＯＩ層３６とＮＡＮＤ型セルのＳＯＩ層３８を分離して形成しても良い。不揮発性メモリ素子Ｍ０〜Ｍ３１の電荷蓄積層から電荷を引き抜く消去動作を行うときに、そのＮＡＮＤ型セルの単位で消去動作を行うことができる。また、一つのワード線に共通接続する不揮発性メモリ素子（例えばＭ３０の行）を一つのＳＯＩ層４０で形成しても良い。
【００９９】
書込み動作では、ＮＡＮＤ型セルＮＳ１が消去状態、つまりＮＡＮＤ型セルＮＳ１の各不揮発性メモリ素子のしきい値が負電圧の状態にしてから実行される。書込みは、ソース線ＳＬ側のメモリ素子Ｍ０から順に行う。メモリ素子Ｍ０への書込みを例として説明すると概略以下のようになる。
【０１００】
図２６（Ａ）は、”０”書込みをする場合、選択ゲート線ＳＧ２に例えばＶｃｃ（電源電圧）を印加して選択トランジスタＳ２をオンにすると共にビット線ＢＬを０Ｖ（接地電圧）にする。選択ゲート線ＳＧ１は０Ｖとして、選択トランジスタＳ１はオフとする。次に、不揮発性メモリ素子Ｍ０に繋がるワード線ＷＬ０を高電圧Ｖｐｇｍ（２０Ｖ程度）とし、これ以外のワード線を中間電圧Ｖｐａｓｓ（１０Ｖ程度）にする。ビット線ＢＬの電圧は０Ｖなので、選択された不揮発性メモリ素子Ｍ０のチャネル形成領域の電位は０Ｖとなる。ワード線ＷＬ０と不揮発性メモリ素子Ｍ０のチャネル形成領域との間の電位差が大きいため、不揮発性メモリ素子Ｍ０の電荷蓄積層には前述のようにＦ−Ｎトンネル電流により電子が注入される。これにより、不揮発性メモリ素子Ｍ０のしきい値電圧が正の状態（”０”が書込まれた状態）となる。
【０１０１】
一方”１”書込みをする場合は、図２６（Ｂ）に示すように、ビット線ＢＬを例えばＶｃｃ（電源電圧）にする。選択ゲート線ＳＧ２の電圧がＶｃｃであるため、選択トランジスタＳ２のゲート電圧がＶｔｈ＞Ｖｃｃになると、選択トランジスタＳ２がカットオフする。従って、不揮発性メモリ素子Ｍ０のチャネル形成領域はフローティング状態となる。次に、ワード線ＷＬ０に高電圧Ｖｐｇｍ（２０Ｖ）、それ以外のワード線に中間電圧Ｖｐａｓｓ（１０Ｖ）の電圧を印加すると、各ワード線とチャネル形成領域との容量カップリングにより、不揮発性メモリ素子Ｍ０のチャネル形成領域の電圧がＶｃｃ−Ｖｔｈから上昇し例えば８Ｖ程度となる。チャネル形成領域の電圧は昇圧されるが、”０”の書込みの場合と異なり、ワード線ＷＬ０と不揮発性メモリ素子Ｍ０のチャネル形成領域の間の電位差が小さい。したがって、不揮発性メモリ素子Ｍ０の電荷蓄積層には、Ｆ−Ｎトンネル電流による電子注入が起こらない。よって、不揮発性メモリ素子Ｍ０のしきい値は、負の状態（”１”が書込まれた状態）に保たれる。
【０１０２】
消去動作をする場合は、図２７（Ａ）に示すように、選択されたワード線（ＷＬ０）に負の高電圧（Ｖｅｒｓ）を印加し、非選択の不揮発性メモリ素子のワード線ＷＬ１〜ＷＬ３１、選択ゲート線ＳＧ１、及び選択ゲート線ＳＧ２に電圧Ｖｏｎ（例えば３Ｖ）印加し、ビット線ＢＬ及びソース線ＳＬに導通電圧Ｖｏｐｅｎ（０Ｖ）の電圧を印加する。そして本実施の形態で説明したように、選択した不揮発性メモリ素子の電荷蓄積層中の電子を放出することができる。この結果、選択した不揮発性メモリ素子のしきい値電圧が負方向にシフトする。
【０１０３】
図２７（Ｂ）に示す読み出し動作では、読出しの選択がされた不揮発性メモリ素子Ｍ０に繋がるワード線ＷＬ０を電圧Ｖｒ（例えば０Ｖ）とし、非選択のメモリセルのワード線ＷＬ１〜ＷＬ３１及び選択ゲート線ＳＧ１、ＳＧ２を電源電圧より少し高い読出し用中間電圧Ｖｒｅａｄとする。すなわち、図１３に示すように、選択メモリ素子以外のメモリ素子はトランスファートランジスタとして働く。これにより、読出しの選択がされた不揮発性メモリ素子Ｍ０に電流が流れるか否かを検出する。つまり、不揮発性メモリ素子Ｍ０に記憶されたデータが”０”の場合、不揮発性メモリ素子Ｍ０はオフなので、ビット線ＢＬは放電しない。一方、”１”の場合、不揮発性メモリ素子Ｍ０はオンするので、ビット線ＢＬが放電する。
【０１０４】
本実施の形態は、ボンドウエハーより単結晶半導体膜を転置する際、単結晶半導体基板を選択的にエッチング（溝加工ともいう）し、作製する半導体素子の大きさに複数に分割された単結晶半導体層を、異種基板（ベース基板）に転置する。従って、ベース基板には、上記ＮＯＲ型メモリセルアレイ、ＮＡＮＤ型メモリセルアレイを構成するＳＯＩ層として、所望の形状の島状の単結晶半導体層（ＳＯＩ層）を形成することができる。予め、素子サイズの単結晶半導体層に加工して転置するために、単結晶半導体層単位でベース基板に転置することができ、単結晶半導体基板の大きさや形状に制限を受けない。そのために大型のベース基板への単結晶半導体層の転置がより効率よく行うことができる。
【０１０５】
さらに転置前にボンドウエハー上で所望の半導体素子の形状及び配置に単結晶半導体層を加工するために、ベース基板上においての単結晶半導体膜のエッチング等の加工処理を必要としない。よって、ベース基板へ転置後の加工処理に伴う加熱やエッチングダメージを軽減することができる。また、素子分離領域も形成せずによいため、作製工程を簡略化することができる。
【０１０６】
従って、本発明を用いた本実施形態により、ベース基板に所望の形状の複数の単結晶半導体層（ＳＯＩ層）を、歩留まりよく形成することができる。よって、大面積基板に高性能の半導体素子及び集積回路を有する半導体装置を高スループットで生産性よく作製することができる。
【０１０７】
（実施の形態５）
本実施の形態は、大面積基板に、高性能な半導体素子、及び集積回路を高スループットで生産性よく作製することを目的とした半導体装置としてメモリ素子（記憶素子ともいう）を有する半導体装置の一例に関して図面を用いて説明する。本実施の形態の半導体装置の上面図を図１５に、図１５における線Ｉ−Ｌの断面図を図１６（Ａ）に、Ｋ−Ｌの断面図を図１６（Ｂ）に示す。
【０１０８】
図１５は、ビット線ＢＬ（ＢＬ０、ＢＬ１、ＢＬ２）に不揮発性メモリ素子Ｍ（Ｍ０１、Ｍ０２、Ｍ０３）を直接接続したＮＯＲ型メモリセルアレイの等価回路を示している。このメモリセルアレイは、ワード線Ｗ（ＷＬ１、ＷＬ２、ＷＬ３）とビット線ＢＬ（ＢＬ０、ＢＬ１、ＢＬ２）が互いに交差して配設し、各交差部に不揮発性メモリ素子Ｍ（Ｍ０１、Ｍ０２、Ｍ０３）を配置している。ＮＯＲ型メモリセルアレイは、個々の不揮発性メモリ素子Ｍ（Ｍ０１、Ｍ０２、Ｍ０３）のドレインをビット線ＢＬ（ＢＬ０、ＢＬ１、ＢＬ２）に接続する。ソース線ＳＬ（ＳＬ０、ＳＬ１、ＳＬ２）には不揮発性メモリ素子のソースが共通接続される。
【０１０９】
図１５において、メモリ素子Ｍ０１、Ｍ０２、Ｍ０３はドレインがビット線ＢＬ０３０５（３０５ａ、３０５ｂ）に接続しており、ソースがソース線ＳＬ０３０６にそれぞれ接続している。メモリ素子Ｍ０１はＳＯＩ層３０２ａ、電荷蓄積層３０３ａ、制御ゲート電極層３０４ａを含み、メモリ素子Ｍ０２は、ＳＯＩ層３０２ｂ、電荷蓄積層３０３ｂ、制御ゲート電極層３０４ｂを含み、第１の絶縁層３１２、第２の絶縁層３１３、層間絶縁層３１４がメモリ素子Ｍ０１及びＭ０２に連続して形成されている。なおＳＯＩ層３０２ａ及びＳＯＩ層３０２ｂはチャネル形成領域、ソース及びドレインとして機能する高濃度ｎ型不純物領域、低濃度ｎ型不純物領域それぞれ有している。
【０１１０】
メモリ素子Ｍ０１を構成するＳＯＩ層３０２ａと、メモリ素子Ｍ０２を構成するＳＯＩ層３０２ｂは素子分離領域ではなく、島状に分割されており、電気的に分離されている。
【０１１１】
図１６（Ａ）（Ｂ）に示すように、ベース基板３１０上にベース基板３１０側から窒化シリコン層と酸化シリコン層の積層で構成される絶縁層３１１が設けられ、絶縁層３１１上に酸化シリコン層３０１ａ、３０１ｂを介してＳＯＩ層３０２ａ、３０２ｂが設けられている。ＳＯＩ層３０２ａ、３０２ｂも本発明を用いて、ボンドウエハーにＳＯＩ層３０２ａ、３０２ｂの形状に単結晶半導体領域を形成し、島状のＳＯＩ層３０２ａ、３０２ｂをベース基板３１０に転置させて形成する。ボンドウエハーを溝加工し、複数のＳＯＩ層を所望の形状に加工してから、ベース基板に転置させることによって、ボンドウエハー自体の形状や大きさによる制限が軽減し、スループットよく大型基板へのＳＯＩ層の転置を行うことができる。さらに、素子分離領域を形成する必要もないために作製工程も簡略化する。そのため、高性能な半導体素子及び集積回路を生産性よく作製することができる。
【０１１２】
ＳＯＩ層、電荷蓄積層、制御ゲート電極層の大きさの組み合わせは図１５及び図１６に限定されない。素子領域、電荷蓄積層、制御ゲート電極層の大きさの組み合わせによって、電荷蓄積層及び制御ゲート電極層の間第２の絶縁層３１３に蓄えられる容量と、電荷蓄積層及びＳＯＩ層の間第１の絶縁層３１２に蓄えられる容量を制御することができるため、印加する電圧値も制御することができる。
【０１１３】
第１の絶縁層３１２は酸化シリコン若しくは酸化シリコンと窒化シリコンの積層構造で形成すればよい。第１の絶縁層３１２は、プラズマＣＶＤ法や減圧ＣＶＤ法により絶縁層を堆積することで形成しても良いが、好ましくはプラズマ処理による固相酸化若しくは固相窒化で形成すると良い。ＳＯＩ層（代表的にはシリコン層）を、プラズマ処理により酸化又は窒化することにより形成した絶縁層は、緻密で絶縁耐圧が高く信頼性に優れているためである。第１の絶縁層３１２は、電荷蓄積層３０３ａ、３０３ｂに電荷を注入するためのトンネル絶縁層として用いるので、このように丈夫であるものが好ましい。この第１の絶縁層３１２は１ｎｍ〜２０ｎｍ、好ましくは３ｎｍ〜６ｎｍの厚さに形成することが好ましい。例えば、ゲート長を６００ｎｍとする場合、第１の絶縁層３１２は３ｎｍ〜６ｎｍの厚さに形成することができる。
【０１１４】
ＳＯＩ層（半導体層）の代表例としての珪素層の表面をプラズマ処理で酸化することで、界面に歪みのない緻密な酸化層を形成することができる。また、当該酸化層をプラズマ処理で窒化することで、表層部の酸素を窒素に置換して窒化層を形成すると、さらに緻密化することができる。それにより絶縁耐圧が高い絶縁層を形成することができる。
【０１１５】
いずれにしても、上記のようなプラズマ処理による固相酸化処理若しくは固相窒化処理を用いることで、耐熱温度が７００℃以下のガラス基板を用いても、９５０℃〜１０５０℃で形成される熱酸化膜と同等な絶縁層を得ることができる。すなわち、不揮発性メモリ素子のトンネル絶縁層として信頼性の高いトンネル絶縁層を形成することができる。
【０１１６】
電荷蓄積層３０３ａ、３０３ｂは第１の絶縁層３１２上に形成される。この電荷蓄積層３０３ａ、３０３ｂは、単層でもよいし、複数の層を積層して設けてもよい。
【０１１７】
電荷蓄積層３０３ａ、３０３ｂとしては、半導体材料または導電性材料の層または粒子で形成し浮遊ゲートとすることができる。半導体材料としては、シリコン、シリコンゲルマニウム等がある。シリコンを用いる場合、アモルファスシリコンやポリシリコンを用いることができる。さらには、リンがドープされたポリシリコンを用いることができる。導電性材料としては、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、前記元素を主成分とする合金、前記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）、あるいは導電性を付与した珪素膜で形成すれば良い。このような材料から成る導電層の下には窒化タンタル、窒化タングステン、窒化チタン、窒化モリブデンなどの窒化物、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドなどのシリサイドを形成しておいても良い。更には、上記半導体材料同士、導電性材料同士、または半導体材料及び導電性材料の積層構造としてもよい。例えば、シリコン層及びゲルマニウム層の積層構造としてもよい。
【０１１８】
また、電荷蓄積層３０３ａ、３０３ｂとして、絶縁性であり、電荷を保持するトラップを有する層で形成することもできる。このような材料の代表例として、代表的にはシリコン化合物、ゲルマニウム化合物がある。シリコン化合物としては、窒化珪素、酸窒化珪素、水素が添加された酸窒化珪素等がある。ゲルマニウム化合物としては、窒化ゲルマニウム、酸素が添加された窒化ゲルマニウム、窒素が添加された酸化ゲルマニウム、酸素及び水素が添加された窒化ゲルマニウム、窒素及び水素が添加された酸化ゲルマニウム等のゲルマニウム化合物等がある。
【０１１９】
第２の絶縁層３１３は、酸化シリコン、酸化窒化シリコン、窒化シリコン（又は窒化酸化シリコン、酸化アルミニウムなどの一層若しくは複数層を、減圧ＣＶＤ法やプラズマＣＶＤ法などで形成する。また、電荷蓄積層３０３ａ、３０３ｂにプラズマ処理を行い、その表面を窒化処理した窒化膜（例えば、電荷蓄積層３０３ａ、３０３ｂとしてシリコンを用いた場合には窒化シリコン）を形成してもよい。いずれにしても、第１の絶縁層３１２と第２の絶縁層３１３が、電荷蓄積層３０３ａ、３０３ｂと接する側の一方又は双方を窒化膜若しくは窒化処理された層とすることで、電荷蓄積層３０３ａ、３０３ｂの酸化を防ぐことができる。
【０１２０】
制御ゲート電極層３０４ａ、３０４ｂ１、３０４ｂ２はタンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された金属、又はこれらの金属を主成分とする合金材料若しくは化合物材料で形成することが好ましい。また、リン等の不純物元素を添加した多結晶シリコンを用いることができる。また、一層又は複数層の金属窒化物層と上記の金属層の積層構造で制御ゲート電極層３０４ａ、３０４ｂ１、３０４ｂ２を形成しても良い。金属窒化物としては、窒化タングステン、窒化モリブデン、窒化チタンを用いることができる。金属窒化物層を設けることにより、金属層の密着性を向上させることができ、剥離を防止することができる。
【０１２１】
ビット線ＢＬ０３０５などの配線層は、インジウム錫酸化物（ＩＴＯ）、酸化インジウムに酸化亜鉛（ＺｎＯ）を混合したＩＺＯ（ｉｎｄｉｕｍ  ｚｉｎｃ  ｏｘｉｄｅ）、酸化インジウムに酸化珪素（ＳｉＯ２）を混合した導電材料、有機インジウム、有機スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、またはタングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、白金（Ｐｔ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）等の金属又はその合金、若しくはその金属窒化物から選ぶことができる。
【０１２２】
本実施の形態は、本明細書で示した他の実施の形態と組み合わせて行うことができる。
【０１２３】
本実施の形態は、ボンドウエハーより単結晶半導体膜を転置する際、単結晶半導体基板を選択的にエッチング（溝加工ともいう）し、作製する半導体素子の大きさに複数に分割された単結晶半導体層を、異種基板（ベース基板）に転置する。従って、ベース基板には、複数の島状の単結晶半導体層（ＳＯＩ層）を形成することができる。予め、素子サイズの単結晶半導体層に加工して転置するために、単結晶半導体層単位でベース基板に転置することができ、単結晶半導体基板の大きさや形状に制限を受けない。そのために大型のベース基板への単結晶半導体層の転置がより効率よく行うことができる。
【０１２４】
さらに転置前にボンドウエハー上で所望の半導体素子の形状及び配置に単結晶半導体層を加工するために、ベース基板上においての単結晶半導体膜のエッチング等の加工処理を必要としない。よって、ベース基板へ転置後の加工処理に伴う加熱やエッチングダメージを軽減することができる。また、素子分離領域も形成せずによいため、作製工程を簡略化することができる。
【０１２５】
従って、本発明を用いた本実施形態により、ベース基板に所望の形状の複数の単結晶半導体層（ＳＯＩ層）を、歩留まりよく形成することができる。よって、大面積基板に高性能の半導体素子及び集積回路を有する半導体装置を高スループットで生産性よく作製することができる。
【０１２６】
（実施の形態６）
本実施の形態では、大面積基板に、高性能な半導体素子、及び集積回路を高スループットで生産性よく作製することを目的とした半導体装置としてメモリ素子（記憶素子ともいう）を有する半導体装置の一例に関して図面を用いて説明する。本実施の形態の半導体装置の上面図を図１７に、図１７における線Ｍ−Ｎの断面図を図１８（Ａ）に、Ｏ−Ｐの断面図を図１８（Ｂ）に示す。
【０１２７】
本実施の形態では、一つのＳＯＩ層に複数の不揮発性メモリ素子を設けた場合に関して図面を参照して説明する。なお、上記実施の形態と同じものを指す場合には説明を省略する。
【０１２８】
本実施の形態で示す半導体装置は、ビット線ＢＬ０、ＢＬ１にそれぞれ電気的に接続されたＳＯＩ層３２２ａ、３２２ｂが設けられており、ＳＯＩ層３２２ａ、３２２ｂの各々に複数の不揮発性メモリ素子が設けられている（図１７、１８（Ａ）（Ｂ）参照。）。具体的には、ＳＯＩ層３２２ａにおいて、選択トランジスタＳ１、Ｓ２の間に複数の不揮発性メモリ素子Ｍ０、Ｍ３０、Ｍ３１を有するＮＡＮＤ型セル３５０ａが設けられている。また、ＳＯＩ層３２２ｂにおいても、選択トランジスタの間に複数の不揮発性メモリ素子を有するＮＡＮＤ型セル３５０ｂが設けられている。また、ＳＯＩ層３２２ａ、３２２ｂを島状のＳＯＩ層として分離することによって、隣接するＮＡＮＤ型セル３５０ａとＮＡＮＤ型セル３５０ｂを絶縁分離することが可能となる。
【０１２９】
また、一つのＳＯＩ層に複数の不揮発性メモリ素子を設けることによって、より不揮発性メモリ素子の集積化が可能となり、大容量の不揮発性半導体記憶装置を形成することができる。
【０１３０】
図１７及び図１８において、絶縁層３３１が設けられたベース基板３３０上に、選択トランジスタＳ１、Ｓ２、メモリ素子Ｍ０、Ｍ３０、Ｍ３１が設けられており、選択トランジスタＳ１、Ｓ２、メモリ素子Ｍ０、Ｍ３０、Ｍ３１は、ゲート電極層（ＳＧ２、ＳＧ１）３２７ａ、３２７ｂ、電荷蓄積層３２３ａ、３２３ｂ、３２３ｃ、制御ゲート電極層（ＷＬ３１、ＷＬ３０、ＷＬ０）３２４ａ、３２４ｂ、３２４ｃ、第１の絶縁層３３２、第２の絶縁層３３３、層間絶縁層３３４を含んでいる。選択トランジスタＳ１はビット線ＢＬ０３２５に接続し、選択トランジスタＳ２はソース線ＳＬ０３２６に接続している。
【０１３１】
電荷蓄積層、第１の絶縁層、第２の絶縁層、層間絶縁層、制御ゲート電極層などは実施の形態５と同様な材料、方法によって形成することができる。
【０１３２】
ＮＡＮＤ型セル３５０ａを構成するＳＯＩ層３２２ａと、ＮＡＮＤ型セル３５０ｂを構成するＳＯＩ層３２２ｂとは素子分離領域ではなく、島状に分割されており、電気的に分離されている。
【０１３３】
図１８（Ａ）（Ｂ）に示すように、ベース基板３３０上にベース基板３３０側から窒化シリコン層と酸化シリコン層の積層で構成される絶縁層３３１が設けられ、絶縁層３３１上に酸化シリコン層３２１を介してＳＯＩ層３２２ａ、３２２ｂが設けられている。ＳＯＩ層３２２ａ、３２２ｂも本発明を用いて、ボンドウエハーにＳＯＩ層３２２ａ、３２２ｂの形状に単結晶半導体領域を形成し、島状のＳＯＩ層３２２ａ、３２２ｂをベース基板３３０に転置させて形成する。ボンドウエハーを溝加工し、複数のＳＯＩ層を所望の形状に加工してから、ベース基板に転置させることによって、ボンドウエハー自体の形状や大きさによる制限が軽減し、スループットよく大型基板へのＳＯＩ層の転置を行うことができる。さらに、素子分離領域を形成する必要もないために作製工程も簡略化する。そのため、高性能な半導体素子及び集積回路を生産性よく作製することができる。
【０１３４】
本実施の形態は、本明細書で示した他の実施の形態と組み合わせて行うことができる。
【０１３５】
本実施の形態は、ボンドウエハーより単結晶半導体膜を転置する際、単結晶半導体基板を選択的にエッチング（溝加工ともいう）し、作製する半導体素子の大きさに複数に分割された単結晶半導体層を、異種基板（ベース基板）に転置する。従って、ベース基板には、複数の島状の単結晶半導体層（ＳＯＩ層）を形成することができる。予め、素子サイズの単結晶半導体層に加工して転置するために、単結晶半導体層単位でベース基板に転置することができ、単結晶半導体基板の大きさや形状に制限を受けない。そのために大型のベース基板への単結晶半導体層の転置がより効率よく行うことができる。
【０１３６】
さらに転置前にボンドウエハー上で所望の半導体素子の形状及び配置に単結晶半導体層を加工するために、ベース基板上においての単結晶半導体膜のエッチング等の加工処理を必要としない。よって、ベース基板へ転置後の加工処理に伴う加熱やエッチングダメージを軽減することができる。また、素子分離領域も形成せずによいため、作製工程を簡略化することができる。
【０１３７】
従って、本発明を用いた本実施形態により、ベース基板に所望の形状の複数の単結晶半導体層（ＳＯＩ層）を、歩留まりよく形成することができる。よって、大面積基板に高性能の半導体素子及び集積回路を有する半導体装置を高スループットで生産性よく作製することができる。
【０１３８】
（実施の形態７）
本実施の形態は、実施の形態３で作製される半導体装置の一例としてマイクロプロセッサの態様について図２０を参照して説明する。
【０１３９】
図２０はマイクロプロセッサ５２１の一例を示す。
【０１４０】
このマイクロプロセッサ５２１は、演算回路５２２（Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ。ＡＬＵともいう。）、演算回路制御部５２３（ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部５２４（Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ）、割り込み制御部５２５（Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部５２６（Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ５２７（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部５２８（Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース５２９（Ｂｕｓ  Ｉ／Ｆ）、読み出し専用メモリ５５０、及びＲＯＭインターフェース５３１（ＲＯＭ  Ｉ／Ｆ）を有している。
【０１４１】
バスインターフェース５２９を介してマイクロプロセッサ５２１に入力された命令は、命令解析部５２４に入力されてデコードされた後、演算回路制御部５２３、割り込み制御部５２５、レジスタ制御部５２８、タイミング制御部５２６に入力される。演算回路制御部５２３、割り込み制御部５２５、レジスタ制御部５２８、タイミング制御部５２６は、デコードされた命令に基づき、各種制御を行う。具体的に演算回路制御部５２３は、演算回路５２２の動作を制御するための信号を生成する。また、割り込み制御部５２５は、マイクロプロセッサ５２１のプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタ制御部５２８は、レジスタ５２７のアドレスを生成し、マイクロプロセッサの状態に応じてレジスタ５２７の読み出しや書き込みを行う。
【０１４２】
またタイミング制御部５２６は、演算回路５２２、演算回路制御部５２３、命令解析部５２４、割り込み制御部５２５、レジスタ制御部５２８の動作のタイミングを制御する信号を生成する。例えばタイミング制御部５２６は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。なお、図２０に示すマイクロプロセッサ５２１は、その構成を簡略化して示した一例にすぎず、実際のマイクロプロセッサはその用途によって多種多様な構成を有している。
【０１４３】
本実施の形態は、本明細書で示した他の実施の形態と組み合わせて行うことができる。
【０１４４】
本実施の形態は、ボンドウエハーより単結晶半導体膜を転置する際、単結晶半導体基板を選択的にエッチング（溝加工ともいう）し、作製する半導体素子の大きさに複数に分割された単結晶半導体層を、異種基板（ベース基板）に転置する。従って、ベース基板には、上記複数の回路を構成するＳＯＩ層として複数の島状の単結晶半導体層（ＳＯＩ層）を形成することができる。予め、素子サイズの単結晶半導体層に加工して転置するために、単結晶半導体層単位でベース基板に転置することができ、単結晶半導体基板の大きさや形状に制限を受けない。そのために大型のベース基板への単結晶半導体層の転置がより効率よく行うことができる。
【０１４５】
さらに転置前にボンドウエハー上で所望の半導体素子の形状及び配置に単結晶半導体層を加工するために、ベース基板上においての単結晶半導体膜のエッチング等の加工処理を必要としない。よって、ベース基板へ転置後の加工処理に伴う加熱やエッチングダメージを軽減することができる。また、素子分離領域も形成せずによいため、作製工程を簡略化することができる。
【０１４６】
従って、本発明を用いた本実施形態により、ベース基板に所望の形状の複数の単結晶半導体層（ＳＯＩ層）を、歩留まりよく形成することができる。よって、大面積基板に高性能の半導体素子及び集積回路を有する半導体装置である本実施の形態のマイクロプロセッサを高スループットで生産性よく作製することができる。
【０１４７】
（実施の形態８）
本実施の形態は、第３の実施形態で作製される半導体装置の一例として通信回路を有し非接触でデータの入出力が可能なマイクロコンピュータの態様について図２１を参照して説明する。
【０１４８】
図２１は本実施の形態に係るマイクロコンピュータ５３２のブロック図を示している。このマイクロコンピュータ５３２は、アンテナ回路５３３、アナログ回路部５３４及びデジタル回路部５３５を有している。アナログ回路部５３４として、共振容量を有する共振回路５３６、定電圧回路５３７、整流回路５３８、復調回路５３９と、変調回路５４０、リセット回路５４１、発振回路５４２、電源管理回路５４３を有している。デジタル回路部５３５は、ＲＦインターフェース５４４、制御レジスタ５４５、クロックコントローラ５４６、インターフェース５４７、中央処理ユニット５４８、ランダムアクセスメモリ５４９、読み出し専用メモリ５５０を有している。また、マイクロコンピュータ５３２の動作に必要な電力としては、無線信号をアンテナ回路５３３が受信したものを、整流回路５３８を経て整流された電力が蓄電部５５１に充電される。蓄電部５５１はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで構成される。蓄電部５５１はマイクロコンピュータ５３２と一体形成されている必要はなく、別部品としてマイクロコンピュータ５３２を構成する絶縁表面を有する基板に取り付けられていれば良い。
【０１４９】
このような構成のマイクロコンピュータ５３２の動作は概略以下の通りである。アンテナ回路５３３が受信した信号は共振回路５３６により誘導起電力を生じる。入力された信号は、復調回路５３９で復調され、制御命令やデータ信号がデジタル回路部５３５に出力される。リセット回路５４１は、デジタル回路部５３５をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路５４２は、定電圧回路５３７により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。ローパスフィルタで形成される復調回路５３９は、例えば振幅変調（ＡＳＫ）方式の受信信号の振幅の変動を二値化する。変調回路５４０は、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信する。変調回路５４０は、共振回路５３６の共振点を変化させることで通信信号の振幅を変化させている。クロックコントローラ５４６は、電源電圧又は中央処理ユニット５４８における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路５４３が行っている。
【０１５０】
アンテナ回路５３３からマイクロコンピュータ５３２に入力された信号は復調回路５３９で復調された後、ＲＦインターフェース５４４で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ５４５に格納される。制御コマンドには読み出し専用メモリ５５０に記憶されているデータの読み出し、ランダムアクセスメモリ５４９へのデータの書き込み、中央処理ユニット５４８への演算命令などが含まれている。中央処理ユニット５４８は、インターフェース５４７を介して読み出し専用メモリ５５０、ランダムアクセスメモリ５４９、制御レジスタ５４５にアクセスする。インターフェース５４７は、中央処理ユニット５４８が要求するアドレスより、読み出し専用メモリ５５０、ランダムアクセスメモリ５４９、制御レジスタ５４５のいずれかに対するアクセス信号を生成する機能を有している。
【０１５１】
中央処理ユニット５４８の演算方式は、読み出し専用メモリ５５０にＯＳ（オペレーティングシステム）を記憶させておいて、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の処理を行い、残りの演算をプログラムを使って中央処理ユニット５４８が実行する方式を適用することができる。
【０１５２】
図２２は、上記のような構成を有する本実施の形態に係るマイクロコンピュータの外観を示す。ベース基板２００に複数のＳＯＩ層が設けられ、それによりｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴが形成される素子形成層２５２を有している。素子形成層２５２は、図２１におけるアナログ回路部５３４及びデジタル回路部５３５を形成する。アンテナ２５３はベース基板２００上に設けられている。また、このアンテナ２５３に替えてアンテナ接続端子を設けても良い。図２２で示すアンテナ２５３は磁界型のスパイラルアンテナを示すが、電界型のアンテナとしてダイポールアンテナなどと組み合わせても良い。
【０１５３】
図２５は、図２２で示すマイクロコンピュータの要部を示し、断面構造を模式的に示している。ベース基板２００上のＳＯＩ層２０３ａ及びＳＯＩ層２０３ｂによってｎ型ＭＩＳＦＥＴ及びｐ型ＭＩＳＦＥＴが形成されている。第２の層間絶縁層２２７よりも下層の構成は図１２と同様であるので説明は省略する。
【０１５４】
第３の配線層２３０上には第３の層間絶縁層２５４、第４の層間絶縁層２５５が形成されている。第３の層間絶縁層２５４は酸化シリコン膜、第４の層間絶縁層２５５は窒化シリコン膜で形成し、デュアルダマシンにより溝幅の異なる開口を形成している。その開口部に窒化タンタルなどのバリアメタル２５７を形成し、銅メッキにより銅配線２５６を形成している。さらに第５の層間絶縁層２５８、第６の層間絶縁層２５９を形成し、バリアメタル２６０及び銅メッキによる銅配線２６１を設ける。アンテナ２５３は第７の層間絶縁層２６２上に設けられる。シード層２６３はアンテナ２５３を銅メッキ法で形成する場合に設けられる。アンテナ２５３はスパッタリングによりアルミニウムなどの導電膜を堆積し、それをフォトリソグラフィー法でアンテナ形状に加工しても良い。
【０１５５】
このようなマイクロコンピュータは、ベース基板２００として大面積のガラス基板を用いることによって生産性を向上させることができる。例えば、市場に流通している第４世代の液晶パネルは７３０ｍｍ×９２０ｍｍであり、面積は６７１６００ｍｍ２なので、チップの切しろの分を無視したとしても、２ｍｍ角のチップを切り出す場合には概算でも３４万個のチップを取り出すことができる。また、１ｍｍ角のチップでは、概算６７万個のチップを、０．４ｍｍ角では４００万個のチップを取り出すことができる。ガラス基板の厚さは０．４〜０．７ｍｍであり、ＳＯＩ層を固定する面と反対側の面に保護フィルムを貼れば０．１〜０．３ｍｍ程度まで薄くすることも可能である。
【０１５６】
本実施の形態は、ボンドウエハーより単結晶半導体膜を転置する際、単結晶半導体基板を選択的にエッチング（溝加工ともいう）し、作製する半導体素子の大きさに複数に分割された単結晶半導体層を、異種基板（ベース基板）に転置する。従って、ベース基板２００には、上記マイクロコンピュータを構成するＳＯＩ層として、複数の島状の単結晶半導体層（ＳＯＩ層）を形成することができる。予め、素子サイズの単結晶半導体層に加工して転置するために、単結晶半導体層単位でベース基板に転置することができ、単結晶半導体基板の大きさや形状に制限を受けない。そのために大型のベース基板への単結晶半導体層の転置がより効率よく行うことができる。
【０１５７】
さらに転置前にボンドウエハー上で所望の半導体素子の形状及び配置に単結晶半導体層を加工するために、ベース基板上においての単結晶半導体膜のエッチング等の加工処理を必要としない。よって、ベース基板へ転置後の加工処理に伴う加熱やエッチングダメージを軽減することができる。また、素子分離領域も形成せずによいため、作製工程を簡略化することができる。
【０１５８】
従って、本発明を用いた本実施形態により、ベース基板に所望の形状の複数の単結晶半導体層（ＳＯＩ層）を、歩留まりよく形成することができる。よって、大面積基板に高性能の半導体素子及び集積回路を有する半導体装置である本実施の形態のマイクロコンピュータを高スループットで生産性よく作製することができる。
【０１５９】
（実施の形態９）
本発明の半導体装置の適用範囲は極めて広く、広い分野の電子機器に用いることが可能である。
【０１６０】
本発明を用いて形成された半導体装置である記憶装置などは、メモリを具備したあらゆる分野の電子機器に用いることが可能である。例えば、実施の形態３乃至５などの不揮発性半導体記憶装置を適用した電子機器として、ビデオカメラ、デジタルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ  ｖｅｒｓａｔｉｌｅ  ｄｉｓｃ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。本実施の形態では、それら電子機器の具体例を図２４に示す。
【０１６１】
図２４（Ａ）、（Ｂ）は、デジタルカメラを示している。図２４（Ｂ）は、図２４（Ａ）の裏側を示す図である。このデジタルカメラは、筐体２５１１、表示部２５１２、レンズ２５１３、操作キー２５１４、シャッターボタン２５１５などを有する。また、取り出し可能なメモリ２５１６を備えており、当該デジタルカメラで撮影したデータをメモリ２５１６に記憶させておく構成となっている。本発明を用いて形成された半導体装置である不揮発性半導体記憶装置などは当該メモリ２５１６に適用することができる。
【０１６２】
また、図２４（Ｃ）は、携帯電話を示しており、携帯端末の１つの代表例である。この携帯電話は筐体２５２１、表示部２５２２、操作キー２５２３などを含む。また、携帯電話は、取り出し可能なメモリ２５２５を備えており、当該携帯電話の電話番号等のデータ、映像、音楽データ等をメモリ２５２５に記憶させ再生することができる。本発明を用いて形成された半導体装置である不揮発性半導体記憶装置などは当該メモリ２５２５に適用することができる。
【０１６３】
また、図２４（Ｄ）は、デジタルプレーヤーを示しており、オーディオ装置の１つの代表例である。図２４（Ｄ）に示すデジタルプレーヤーは、本体２５３０、表示部２５３１、メモリ２５３２、操作部２５３３、イヤホン２５３４等を含んでいる。なお、イヤホン２５３４の代わりにヘッドホンや無線式イヤホンを用いることができる。メモリ２５３２は、本発明を用いて形成された半導体装置である不揮発性半導体記憶装置などを用いることができる。例えば、記録容量が２０〜２００ギガバイト（ＧＢ）のＮＡＮＤ型不揮発性メモリを用い、操作部２５３３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、表示部２５３１は黒色の背景に白色の文字を表示することで消費電力を抑えられる。これは携帯型のオーディオ装置において特に有効である。なお、メモリ２５３２に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。
【０１６４】
また、図２４（Ｅ）は、電子ブック（電子ペーパーともいう）を示している。この電子ブックは、本体２５４１、表示部２５４２、操作キー２５４３、メモリ２５４４を含んでいる。またモデムが本体２５４１に内蔵されていてもよいし、無線で情報を送受信できる構成としてもよい。メモリ２５４４は、本発明を用いて形成された半導体装置である不揮発性半導体記憶装置などを用いることができる。例えば、記録容量が２０〜２００ギガバイト（ＧＢ）のＮＡＮＤ型不揮発性メモリを用い、操作キー２５４３を操作することにより、映像や音声（音楽）を記録、再生することができる。なお、メモリ２５４４に設けられた不揮発性の半導体記憶装置は、取り出し可能な構成としてもよい。
【０１６５】
以上の様に、本発明の半導体装置の適用範囲は極めて広く、広い分野の電子機器に用いることが可能である。
【０１６６】
（実施の形態１０）
本発明によりプロセッサ回路を有するチップ（以下、プロセッサチップ、無線チップ、無線プロセッサ、無線メモリ、無線タグともよぶ）として機能する半導体装置を形成することができる。本発明の半導体装置の用途は広範にわたり、非接触で対象物の履歴等の情報を明確にし、生産・管理等に役立てる商品であればどのようなものにも適用することができる。例えば、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。これらの例に関して図２３を用いて説明する。
【０１６７】
紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用するもの（金券）、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指し、プロセッサ回路を有するチップ１９０を設けることができる（図２３（Ａ）参照）。証書類とは、運転免許証、住民票等を指し、プロセッサ回路を有するチップ１９１を設けることができる（図２３（Ｂ）参照）。身の回り品とは、鞄、眼鏡等を指し、プロセッサ回路を有するチップ１９７を設けることができる（図２３（Ｃ）参照）。無記名債券類とは、切手、おこめ券、各種ギフト券等を指す。包装用容器類とは、お弁当等の包装紙、ペットボトル等を指し、プロセッサ回路を有するチップ１９３を設けることができる（図２３（Ｄ）参照）。書籍類とは、書物、本等を指し、プロセッサ回路を有するチップ１９４を設けることができる（図２３（Ｅ）参照）。記録媒体とは、ＤＶＤソフト、ビデオテープ等を指、プロセッサ回路を有するチップ１９５を設けることができる（図２３（Ｆ）参照）。乗物類とは、自転車等の車両、船舶等を指し、プロセッサ回路を有するチップ１９６を設けることができる（図２３（Ｇ）参照）。食品類とは、食料品、飲料等を指す。衣類とは、衣服、履物等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類とは、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（テレビ受像機、薄型テレビ受像機）、携帯電話等を指す。
【０１６８】
このような半導体装置の設け方としては、物品の表面に貼る、或いは物品に埋め込んで設ける。例えば、本の場合は紙に埋め込めばよく、有機樹脂からなるパッケージであれば有機樹脂に埋め込めばよい。
【０１６９】
このように、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に半導体装置を設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。また乗物類に半導体装置を設けることにより、偽造や盗難を防止することができる。また、動物等の生き物に埋め込むことによって、個々の生き物の識別を容易に行うことができる。例えば、家畜等の生き物にセンサーを備えた半導体装置を埋め込む又は取り付けることによって、生まれた年や性別または種類等はもちろん体温等の健康状態を容易に管理することが可能となる。
【０１７０】
なお、本実施の形態は、上記実施の形態１乃至９と自由に組み合わせて行うことができる。
【図面の簡単な説明】
【０１７１】
【図１】本発明の半導体装置の作製方法を説明する図。
【図２】本発明の半導体装置の作製方法を説明する図。
【図３】本発明の半導体装置の作製方法を説明する図。
【図４】本発明の半導体装置の作製方法を説明する図。
【図５】本発明の半導体装置の作製方法を説明する図。
【図６】本発明の半導体装置の作製方法を説明する図。
【図７】本発明の半導体装置の作製方法を説明する図。
【図８】本発明の半導体装置の作製方法を説明する図。
【図９】本発明の半導体装置の作製方法を説明する図。
【図１０】本発明の半導体装置の作製方法を説明する図。
【図１１】本発明の半導体装置の作製方法を説明する図。
【図１２】本発明の半導体装置の作製方法を説明する図。
【図１３】本発明の半導体装置の等価回路の一例を示す図。
【図１４】本発明の半導体装置の等価回路の一例を示す図。
【図１５】本発明の半導体装置を説明する平面図。
【図１６】本発明の半導体装置を説明する断面図。
【図１７】本発明の半導体装置を説明する平面図。
【図１８】本発明の半導体装置を説明する断面図
【図１９】本発明の半導体装置の等価回路の一例を示す図。
【図２０】本発明の半導体装置を説明するブロック図。
【図２１】本発明の半導体装置を説明するブロック図。
【図２２】本発明の半導体装置を説明する斜視図。
【図２３】本発明の半導体装置の適用例を示す図。
【図２４】本発明が適用される電子機器を示す図。
【図２５】本発明の半導体装置を説明する断面図。
【図２６】半導体装置の書き込み動作を説明する図。
【図２７】半導体装置の消去及び読み出し動作を説明する図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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