(57)【要約】【課題】オペアンプが発振しても、ＭＯＳスイッチにリーク電流が流れるのを防止することができる出力回路を提供する。【解決手段】オペアンプ１のプラス端子（＋）に入力信号Vinが印加され、出力信号AMP-OUTがマイナス端子（−）に負帰還されてボルテージホロワを形成している。オペアンプ１には正電源電位VPP（例えば＋８Ｖ）、負電源電位VBB（例えば、−４Ｖ）が供給されている。また、ゲートに出力イネーブル信号ENBが印加され、ソースにオペアンプの出力信号が印加され、出力イネーブル信号ENBに応じてスイッチングするＮＭＯＳ（ＭＮ）からなるＭＯＳスイッチ２が設けられている。出力イネーブル信号ENBのハイレベルは、オペアンプ１の正電源電位VPPに設定される。出力イネーブル信号ENBのロウレベルはオペアンプ１の負電源電位VBBに設定される。【選択図】図１
2008167014.tif 000002
【特許請求の範囲】
【請求項１】
プラス端子に入力信号が印加され、出力信号がマイナス端子に負帰還されてボルテージホロワを形成し、正電源電位と負電源電位が供給されたオペアンプと、
ゲートに制御信号が印加され、ソースにオペアンプの出力信号が印加され、前記制御信号に応じてスイッチングするＭＯＳトランジスタからなるスイッチと、を備え、
前記スイッチがＰチャネル型ＭＯＳトランジスタの場合、前記制御信号のハイレベルを前記正電源電位に設定し、前記スイッチがＮチャネル型ＭＯＳトランジスタの場合、前記制御信号のロウレベルを前記負電源電位に設定したことを特徴とする出力回路。
【請求項２】
プラス端子にビデオ信号が印加され、出力信号がマイナス端子に負帰還されてボルテージホロワを形成し、正電源電位と負電源電位が供給されたオペアンプと、
ゲートに制御信号が印加され、ソースにオペアンプの出力信号が印加され、前記制御信号に応じてスイッチングするＭＯＳトランジスタからなるスイッチと、
前記スイッチの出力が印加された画素回路と、を備え、
前記スイッチがＰチャネル型ＭＯＳトランジスタの場合、前記制御信号のハイレベルを前記正電源電位に設定し、前記スイッチがＮチャネル型ＭＯＳトランジスタの場合、前記制御信号のロウレベルを前記負電源電位に設定したことを特徴とする表示装置。
【請求項３】
前記入力信号のハイレベルは正電源電位より低く、前記入力信号のロウレベルは負電源電位より高いことを特徴とする請求項２に記載の表示装置。
【請求項４】
プラス端子にビデオ信号が印加され、出力信号がマイナス端子に負帰還されてボルテージホロワを形成するオペアンプと、
ゲートに制御信号が印加され、ソースに前記オペアンプの出力信号が印加され、前記制御信号に応じてスイッチングするＭＯＳトランジスタからなるスイッチと、
前記スイッチの出力が印加された画素回路と、を備え、
前記スイッチがＰチャネル型ＭＯＳトランジスタの場合、前記制御信号のハイレベルを、前記オペアンプが発振してもゲートソース間電圧が前記Ｐチャネル型ＭＯＳトランジスタのしきい値以下になる電位に設定し、前記スイッチがＮチャネル型ＭＯＳトランジスタの場合、前記制御信号のロウレベルを、前記オペアンプが発振してもゲートソース間電圧が前記Ｎチャネル型ＭＯＳトランジスタのしきい値以下になる電位に設定したことを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オペアンプをバッファアンプとして用いた出力回路と、その出力回路を備えた表示装置に関する。
【背景技術】
【０００２】
従来より、液晶表示装置等の表示装置において、オペアンプ（演算増幅器）はバッファアンプ（緩衝増幅器）として用いられ、ビデオ信号はこのようなオペアンプを通して画素に供給されていた。この種の回路は、特許文献１，２に記載されている。
【特許文献１】特開平１１−１６０６７３号公報
【特許文献２】特開２００６−１８９８０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、このようなオペアンプはその出力信号がマイナス端子に負帰還されてボルテージホロワを形成しているため、発振を起こしやすい。特に、オペアンプの出力がＭＯＳトランジスタからなるＭＯＳスイッチに印加された出力回路においては、ＭＯＳスイッチの開閉に伴うノイズにより、オペアンプが発振し、これにより、ＭＯＳスイッチにリーク電流が流れてしまうという問題があった。
【課題を解決するための手段】
【０００４】
本発明の出力回路は、プラス端子に入力信号が印加され、出力信号がマイナス端子に負帰還されてボルテージホロワを形成し、正電源電位と負電源電位が供給されたオペアンプと、ゲートに制御信号が印加され、ソースにオペアンプの出力信号が印加され、前記制御信号に応じてスイッチングするＭＯＳトランジスタからなるスイッチと、を備え、前記スイッチがＰチャネル型ＭＯＳトランジスタの場合、前記制御信号のハイレベルを前記正電源電位に設定し、前記スイッチがＮチャネル型ＭＯＳトランジスタの場合、前記制御信号のロウレベルを前記負電源電位に設定したことを特徴とする。
【０００５】
また、本発明の表示装置は、プラス端子にビデオ信号が印加され、出力信号がマイナス端子に負帰還されてボルテージホロワを形成し、正電源電位と負電源電位が供給されたオペアンプと、ゲートに制御信号が印加され、ソースにオペアンプの出力信号が印加され、前記制御信号に応じてスイッチングするＭＯＳトランジスタからなるスイッチと、前記スイッチの出力が印加された画素回路と、を備え、前記スイッチがＰチャネル型ＭＯＳトランジスタの場合、前記制御信号のハイレベルを前記正電源電位に設定し、前記スイッチがＮチャネル型ＭＯＳトランジスタの場合、前記制御信号のロウレベルを前記負電源電位に設定したことを特徴とする。
【発明の効果】
【０００６】
本発明の出力回路によれば、オペアンプが発振しても、ＭＯＳスイッチにリーク電流が流れるのを防止することができる。また、本発明の表示装置によれば、そのような出力回路を備えているので、ＭＯＳスイッチのリーク電流による表示不良を防止することができる。
【発明を実施するための最良の形態】
【０００７】
［第１の実施の形態］
図１に本発明の第１の実施形態による出力回路の回路図を示す。オペアンプ１のプラス端子（＋）に入力信号Vinが印加され、出力信号AMP-OUTがマイナス端子（−）に負帰還されてボルテージホロワ（voltage follower）を形成している。オペアンプ１には正電源電位VPP（例えば＋８Ｖ）、負電源電位VBB（例えば、−４Ｖ）が供給されている。また、このオペアンプ１は、アンプ活性化信号AMP-ONによって動作状態になるように構成されている。
【０００８】
また、ゲートに出力イネーブル信号ENBが印加され、ソースにオペアンプ１の出力信号が印加され、出力イネーブル信号ENBに応じてスイッチングするＮＭＯＳ（ＭＮ）からなるＭＯＳスイッチ２が設けられている。ＮＭＯＳはＮチャネル型ＭＯＳトランジスタの略である。入力信号Vinのハイレベルは正電源電位VPPより低く、入力信号Vinのロウレベルは負電源電位VBBより高いものとする。入力信号Vinは、例えば、VSS（=0V）〜VDD(=5V)の範囲で変化する。
【０００９】
この場合、オペアンプ１の出力AMP-OUTもVSS（=0V）〜VDD(=5V)の範囲で変化する。出力イネーブル信号ENBのハイレベルは、オペアンプ１の正電源電位VPPに設定される。VPPをVDD＋ＮＭＯＳ（ＭＮ）のしきい値電圧Vtn、以上に設定することで、出力イネーブル信号ENBがハイレベル（VPP）の場合、ＭＯＳスイッチ２はオンする。これにより、オペアンプ１の出力信号AMP-OUTはＭＯＳスイッチ２を通して出力される。
【００１０】
出力イネーブル信号ENBのロウレベルはオペアンプ１の負電源電位VBBに設定される。出力イネーブル信号ENBがロウレベル（VBB）の時、ＭＯＳスイッチ２はオフし、オペアンプ１の出力信号AMP-OUTは出力されない。出力信号AMP-OUTは通常の場合、VSS（=0V）以下にはならないので、ＭＯＳスイッチ２をオフさせるためには、出力イネーブル信号ENBのロウレベルはVSSに設定すれば良い。しかしながら、本発明においては、オペアンプ１がVSS付近で発振した場合のリーク電流の発生を防止するために、出力イネーブル信号ENBのロウレベルはVSSよりしきい値電圧Vth以上、電圧が低いVBBに設定されている。
【００１１】
以下、オペアンプ１がVSS付近で発振する場合の動作について図２を参照して説明する。アンプ活性化信号AMP-ONがロウレベル（VBB）からハイレベル（VPP）に立ち上がると、オペアンプ１は動作状態に入る。オペアンプ１が動作状態の時に、出力イネーブル信号ENBがハイレベル(VPP)に立ち上がるとＭＯＳスイッチ２はオンする。その後、出力イネーブル信号ENBがロウレベル(VBB)に立ち上がるとＭＯＳスイッチ２はオフする。
【００１２】
このとき、ＭＯＳスイッチ２のスイッチングノイズの影響により、オペアンプ１の出力信号AMP-OUTが発振する。オペアンプ１の出力信号AMP-OUTがVSSであれば、VSS付近で発振することになる。この発振により、オペアンプ１の出力信号AMP-OUTはVBBレベル付近まで低下することがある。もし出力イネーブル信号ENBのロウレベルがVSSに設定されている場合には、ＮＭＯＳ（ＭＮ）のソース電位が低下することにより、ゲートソース間電圧Vgsがしきい値Vtn以上になってしまい、ＭＯＳスイッチ２はオンして、オペアンプ１の出力からＭＯＳスイッチ２を通してリーク電流が流れてしまう。そこで、本発明においては、出力イネーブル信号ENBのロウレベルをVBBに設定した。これにより、オペアンプ１の発振が発生した場合でもゲートソース間電圧Vgsはしきい値Vtn以下になるため、ＭＯＳスイッチ２がオンすることはなく、ＭＯＳスイッチ２を確実にオフさせるようにした。
【００１３】
オペアンプ１の具体的な回路例を図３に示す。このオペアンプ１は、入力ダイナミックレンジを広くするために、入力信号Vinの信号レベルが高い所では感度が良いが、低い所で感度が悪化するＮ型のオペアンプ１Ｎと、入力信号Vinの信号レベルが低い所では感度が良いが、高い所で感度が悪化するＰ型のオペアンプ１Ｐとを並列に用いている。即ち、入力信号Vinはオペアンプ１Ｎの差動トランジスタであるＮＭＯＳ（ＭＮ１）と、オペアンプ１Ｐの差動トランジスタであるＮＭＯＳ（ＭＰ１）のゲートにそれぞれ印加される。オペアンプ１の出力信号AMP-OUTは、オペアンプ１Ｐのもう１つの差動トランジスタであるＰＭＯＳ（ＭＰ２）のゲート、オペアンプ１Ｎのもう１つの差動トランジスタであるＮＭＯＳ（ＭＮ２）のゲートに印加されることにより、ボルテージホロワを形成している。また、オペアンプ１Ｎの出力は出力トランジスタであるＰＭＯＳ（ＭＰ３）のゲートに印加され、オペアンプ１Ｐの出力は出力トランジスタであるＮＭＯＳ（ＭＮ３）のゲートに印加されている。ＰＭＯＳ（ＭＰ３）とＮＭＯＳ（ＭＮ３）のドレイン同士は接続され、その接続ノードからオペアンプ１の出力信号AMP-OUTが得られる。
【００１４】
また、アンプ活性化信号AMP-ONがハイレベル（VPP）に設定されると、オペアンプ１ＮのＮＭＯＳ（ＭＮ４）、オペアンプ１ＰのＰＭＯＳ（ＭＰ４）がオンし、オペアンプ１Ｎ、１Ｐに動作電流が供給され、動作状態になる。一方、アンプ活性化信号AMP-ONがロウレベル（VBB）に設定されると、オペアンプ１ＮのＮＭＯＳ（ＭＮ４）、オペアンプ１ＰのＰＭＯＳ（ＭＰ４）がオフし、オペアンプ１Ｎ、１Ｐは動作停止状態となり、ＰＭＯＳ（ＭＰ５）、ＮＭＯＳ（ＭＮ５）がオンすることにより、オペアンプ１Ｎ、１Ｐの出力はそれぞれハイレベル、ロウレベルに固定され、出力トランジスタであるＰＭＯＳ（ＭＰ３）とＮＭＯＳ（ＭＮ３）はオフする。
【００１５】
なお、ＭＯＳスイッチ２はＮチャネル型ＭＯＳトランジスタに代えて、Ｐチャネル型ＭＯＳトランジスタで形成してもよい。この場合も、出力イネーブル信号ENBのハイレベルは正電源電位VPPに設定され、出力イネーブル信号ENBのロウレベルは負電源電位VBBに設定される。トランジスタの極性が逆になるため、出力イネーブル信号ENBがハイレベル(VPP)の時にＭＯＳスイッチ２はオフし、出力イネーブル信号ENBがロウレベル(VBB)の時にＭＯＳスイッチ２はオンする。出力イネーブル信号ENBのハイレベルは正電源電位VPPに設定されているため、オペアンプ１の出力信号AMP-OUTがVDD付近で発振した場合でも、ＭＯＳスイッチ２を確実にオフさせ、リーク電流の発生を防止することができる。
【００１６】
［第２の実施の形態］
第１の実施形態においては、オペアンプ１とＭＯＳスイッチ２を備える出力回路について説明したが、本実施形態においては、この出力回路を用いた液晶表示装置について図４を参照して説明する。
【００１７】
液晶パネル１００上に、マトリックスに配列された複数の画素回路２００、液晶パネル１００に入力されるビデオ信号に信号処理を施すための信号処理部が形成されている。信号処理部は、水平シフトレジスタ１１、ラッチ回路１２、ＤＡ変換器１３、オペアンプ１４、スイッチ１５を備えている。
【００１８】
６ビットのビデオライン１０が、各画素毎の６４階調のデジタル輝度信号を画素クロックに従って順次転送する。実際にはＲ（赤）、Ｇ（緑）、Ｂ（青）の３本のビデオラインを有し、各色のビデオ信号が並列して供給され、対応する色の画素に供給されるが、図においては１色のみを示している。また、ビデオライン１０のビット数は任意に設定できる。
【００１９】
ビデオライン１０には、画素の各列に対応して設けられたラッチ回路１２の入力端が接続されている。このラッチ回路１２の制御端には水平シフトレジスタ１１の出力がそれぞれ接続されている。ここで、水平シフトレジスタ１１は、ビデオラインに供給されてくるビデオ信号の画素毎のタイミングに同期する画素クロックにより、水平スタート信号（ＳＴＨ）を順次転送するもので、画素の各列に対応するレジスタを有している。また、水平シフトレジスタ11に供給される転送クロックは、通常画素クロックの２倍の周期を有し、位相が反転された２つのクロック（ＣＫＨ，ＸＣＫＨ）を用いる場合が多い。
【００２０】
従って、ビデオライン１０に順次供給される画素毎のビデオ信号は、水平シフトレジスタ１１によって転送される水平スタート信号（ＳＴＨ）に応じてラッチ回路１２が順番にオンされることによって対応するラッチ回路１２に取り込まれる。
【００２１】
各ラッチ回路１２に取り込まれたビデオ信号はＤＡ変換器（ＤＡＣ）１３に印加される。このＤＡＣ１３は、ラッチ回路１２から供給される６ビットのデジタルのビデオ信号を６４階調のアナログのビデオ信号に変換する。なお、ＤＡＣ１３は、液晶への電圧印加方向を所定周期で変更するいわゆるＡＣ駆動を行うために、２種類の極性（液晶素子の共通電極電位を基準として液晶に対する電圧の印加方向が反対となる２つの極性）のビデオ信号を出力する。本実施形態では、ＡＣ駆動の方式として、ドット反転方式を利用しているため水平および垂直方向において隣接する画素においては液晶に印加する電圧の方向（極性）を反転し、１つの画素の液晶についていえば１フレームごとに反転される。
【００２２】
ＤＡＣ１３から出力されるアナログのビデオ信号は、オペアンプ１４及びスイッチ１５を介して対応する画素回路２００に供給される。オペアンプ１４及びスイッチ１５は、第１の実施形態の出力回路と同じ構成を有している。オペアンプ１４はボルテージホロワのオペアンプ１に対応しており、ＤＡＣ１３から出力されるアナログのビデオ信号を増幅するバッファアンプとして用いられる。また、スイッチ１５は、ＭＯＳスイッチ２に対応しており、出力イネーブル信号ENBに応じてスイッチングする。スイッチ１５がＮＭＯＳで形成されている場合、出力イネーブル信号ENBがハイレベル(VPP)のとき、スイッチ１５はオンし、オペアンプ１４の出力がデータラインＤＬを通して画素回路２００に供給される。出力イネーブル信号ENBがロウレベル(VBB)のとき、スイッチ１５はオフする。
【００２３】
１つの画素回路２００は、データラインＤＬに接続された画素ＴＦＴと、この画素ＴＦＴのドレインと接続された液晶素子及び保持容量を有している。画素ＴＦＴのゲートには、ゲートラインＧＬが接続されている。ここで、保持容量ラインは、ドット反転方式を実現するため、１行（水平走査ライン）に対し、ＳＣ−Ａ、ＳＣ−Ｂの２本があり、水平走査方向において、各画素回路の保持容量が、ＳＣ−Ａ、ＳＣ−Ｂに交互に接続されている。
【００２４】
本発明の液晶表示装置によれば、オペアンプ１４が発振しても、スイッチ１５を確実にオフすることができるため、スイッチ１５にリーク電流が流れるのを防止し、スイッチ１５のリーク電流による表示不良を防止することができる。なお、本発明は、液晶表示装置以外の表示装置、例えば有機ＥＬ表示装置にも適用することができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の第１の実施形態による出力回路の回路図である。
【図２】本発明の第１の実施形態による出力回路の動作波形図である。
【図３】本発明の第１の実施形態による出力回路のオペアンプの具体的な回路図である。
【図４】本発明の第２の実施形態による液晶表示装置の回路図である。
【符号の説明】
【００２６】
１  オペアンプ
２  ＭＯＳスイッチ
１０  ビデオライン
１１  水平シフトレジスタ
１２  ラッチ回路  
１３  ＤＡ変換器
１４  オペアンプ
１５  スイッチ
１００  液晶パネル
２００  画素回路
【図１】
2008167014.tif 000003
【図２】
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【図３】
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【図４】
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