(57)【要約】【課題】Ａ／Ｄ変換器の内部でノイズが発生した場合にも、精度を損なうことなくＡ／Ｄ変換が可能なＡ／Ｄ変換器を提供する。【解決手段】制御回路１０１、ＤＡコンバータ１０２、スイッチ付きコンパレータ１０３、逐次比較レジスタ１０４、及びＤＡコンバータ１０５によって、アナログ入力信号Ｓ００１を上位ビットと下位ビットに分けたうちの上位ビット部分を出力する上位ビット用ＡＤ変換部を構成し、また下位ビット用に並列型ＡＤコンバータ１０６を設ける。そして、多数決回路１０７によって、並列型ＡＤコンバータ１０６の出力（ＡＤ変換結果）を複数回サンプリングして、多数決により、下位ビットにおける各ビットの値を決定して出力する。【選択図】図１
2008042380.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号に対応したディジタル信号を出力するアナログ・ディジタル変換器であって、
前記アナログ入力信号をＡＤ変換して、前記ディジタル信号を上位ビットと下位ビットに分けたうちの上位ビット部分を出力する上位ビット用ＡＤ変換部と、
前記アナログ入力信号をＡＤ変換して、前記下位ビット部分を出力する下位ビット用ＡＤ変換部と、
前記下位ビット用ＡＤ変換部によるＡＤ変換結果を複数回サンプリングして、多数決により、前記下位ビットにおける各ビットの値を決定して出力する多数決回路と、
を備えたことを特徴とするアナログ・ディジタル変換器。
【請求項２】
請求項１のアナログ・ディジタル変換器であって、
全てが１である下位ビットを前記上位ビットに付加して生成した参照電圧生成用デジタルデータに応じて、抵抗値が可変する可変抵抗回路をさらに備え、
前記可変抵抗回路は、前記参照電圧生成用デジタルデータをＤＡ変換して得た電圧を抵抗分圧して出力し、
前記下位ビット用ＡＤ変換部は、前記可変抵抗回路が抵抗分圧した電圧を、参照電圧として使用するように構成されていることを特徴とするアナログ・ディジタル変換器。
【請求項３】
請求項１のアナログ・ディジタル変換器であって、
前記下位ビット用ＡＤ変換部は、前記下位ビットのビット長を可変できるように構成されていることを特徴とするアナログ・ディジタル変換器。
【請求項４】
請求項１のアナログ・ディジタル変換器であって、
前記多数決回路は、前記サンプリング回数を可変できるように構成されていることを特徴とするアナログ・ディジタル変換器。
【請求項５】
請求項４のアナログ・ディジタル変換器であって、
前記多数決回路は、ノイズの周期に応じて、前記サンプリング回数を可変するように構成されていることを特徴とするアナログ・ディジタル変換器。
【請求項６】
請求項４のアナログ・ディジタル変換器であって、
多数決時にサンプリングされた“１”及び“０”の頻度を求め、前記頻度に応じて、前記多数決回路におけるサンプリング回数を制御するサンプリング数決定回路をさらに備えたことを特徴とするアナログ・ディジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号に対応したディジタル信号を出力するアナログ・ディジタル変換器に関するものである。
【背景技術】
【０００２】
アナログ・ディジタル変換器（以下、Ａ／Ｄ変換器とも記す）では、アナログ信号をディジタル信号に変換する際に、外的要因（ノイズ）によって精度を損なう場合がある。これに対しては、例えば、アナログ信号に重畳している交流成分の周期の１／２の周期分の時間間隔でアナログデータ信号を偶数回読み込んで加算するようにすることによって、入力されたアナログ信号のノイズの影響を除去するようにしたものがある（例えば特許文献１を参照）。
【特許文献１】特開平９−５５６５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記のＡ／Ｄ変換器によるノイズ除去は、入力されたアナログ信号に重畳しているノイズに対しては有効ではあるが、Ａ／Ｄ変換器の内部でノイズが発生した場合には、有効ではない。
【０００４】
本発明は上記の問題に着目してなされたものであり、Ａ／Ｄ変換器の内部でノイズが発生した場合にも、精度を損なうことなくＡ／Ｄ変換が可能なＡ／Ｄ変換器を提供することを目的としている。
【課題を解決するための手段】
【０００５】
前記の課題を解決するため、本発明の一態様は、
アナログ入力信号に対応したディジタル信号を出力するアナログ・ディジタル変換器であって、
前記アナログ入力信号をＡＤ変換して、前記ディジタル信号を上位ビットと下位ビットに分けたうちの上位ビット部分を出力する上位ビット用ＡＤ変換部と、
前記アナログ入力信号をＡＤ変換して、前記下位ビット部分を出力する下位ビット用ＡＤ変換部と、
前記下位ビット用ＡＤ変換部によるＡＤ変換結果を複数回サンプリングして、多数決により、前記下位ビットにおける各ビットの値を決定して出力する多数決回路と、
を備えたことを特徴とする。
【０００６】
これにより、Ａ／Ｄ変換出力の下位ビットが、多数決により決定される。それゆえ、Ａ／Ｄ変換器の内部でノイズが発生した場合でも、精度を損なうことなくＡ／Ｄ変換を行なうことが可能になる。
【発明の効果】
【０００７】
本発明によれば、ノイズの影響を受けやすい下位ビットの出力を、多数決により決定するので、Ａ／Ｄ変換器の内部でノイズが発生した場合でも、精度を損なうことなくＡ／Ｄ変換を行なうことが可能になる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の各実施形態の説明において、一度説明した構成要素と同様の機能を有する構成要素については、同一の符号を付して説明を省略する。
【０００９】
《発明の実施形態１》
図１は、本発明の実施形態１に係るアナログ・ディジタル変換器１００の構成を示すブロック図である。アナログ・ディジタル変換器１００は、入力されたアナログ入力信号Ｓ００１をＡＤ変換して、アナログ入力信号Ｓ００１に対応したディジタル信号を出力する装置である。アナログ・ディジタル変換器１００は、図１に示すように、制御回路１０１、ＤＡコンバータ１０２、スイッチ付きコンパレータ１０３、逐次比較レジスタ１０４、ＤＡコンバータ１０５、並列型ＡＤコンバータ１０６、多数決回路１０７、クロック分周回路１０８、及び変換結果格納レジスタ１０９を備えている。
【００１０】
これらのうち、制御回路１０１、ＤＡコンバータ１０２、スイッチ付きコンパレータ１０３、及び逐次比較レジスタ１０４によって構成された回路は、逐次比較型ＡＤコンバータ（後述）として第１の動作モードと、並列型ＡＤコンバータ１０６の参照電圧の生成するためのディジタルデータ（参照電圧用データ）を出力する第２の動作モードとがある。この動作モードは、所定の周期で切り替わる。
【００１１】
以下、各構成要素について説明する。
【００１２】
（制御回路１０１）
制御回路１０１は、上記の２つの動作モードに応じて、スイッチ付きコンパレータ１０３等の動作を制御するようになっている。具体的には、第１の動作モードと、第２の動作モードとで、値が異なるディジタル制御信号Ｓ００２を生成してＤＡコンバータ１０２に出力する。また、所定の周期（後述）で、論理値が“１”になるディジタル制御信号Ｓ００３を、スイッチ付きコンパレータ１０３に出力する。なお、ディジタル制御信号Ｓ００２は、ディジタル制御信号Ｓ００３に応じて、下位ビットの値が切り替わる。本実施形態では、ディジタル制御信号Ｓ００３の論理値が“０”の場合には、ディジタル制御信号Ｓ００２は、逐次比較レジスタ１０４が出力した信号（ディジタル信号Ｓ００４）であり、ディジタル制御信号Ｓ００３の論理値が“１”の場合には、ディジタル信号Ｓ００４の下位の２ビットを、両方とも１に置き換えた信号である。
【００１３】
制御回路１０１は、例えば、図２のように構成することができる。図２の例では、制御回路１０１は、変換回数ダウンカウンタ１０１ａと、ＮＯＲ回路１０１ｂと、セレクタ１０１ｃ〜１０１ｄとを備えている。
【００１４】
変換回数ダウンカウンタ１０１ａは、クロック信号Ｓ００５の立ち上がり変化タイミングでダウンカウントを行なう４ビットのダウンカウンタである。変換回数ダウンカウンタ１０１ａの初期値は“０１１０”である。すなわち、変換回数ダウンカウンタ１０１ａは、６から０までのダウンカウントを行い、４ビットのカウント結果を出力する。
【００１５】
ＮＯＲ回路１０１ｂは、変換回数ダウンカウンタ１０１ａのカウント結果（４ビット）が入力されたＮＯＲ回路である。ＮＯＲ回路１０１ｂの出力（ディジタル制御信号Ｓ００３）は、変換回数ダウンカウンタ１０１ａから“０”が出力される周期で“１”になる。
【００１６】
セレクタ１０１ｃは、ＮＯＲ回路１０１ｂの出力に応じて、“１”及びディジタル信号Ｓ００４の最下位１ビットの何れかを選択して出力するセレクタである。具体的には、ＮＯＲ回路１０１ｂの出力が“１”の場合に、“１”を出力し、ＮＯＲ回路１０１ｂの出力が“０”の場合に、ディジタル信号Ｓ００４の最下位１ビットを出力する。また、セレクタ１０１ｄは、ＮＯＲ回路１０１ｂの出力に応じて、“１”及びディジタル信号Ｓ００４の最下位から２ビット目の何れかを選択して出力するセレクタである。セレクタ１０１ｄは、ＮＯＲ回路１０１ｂの出力が“１”の場合に、“１”を出力し、ＮＯＲ回路１０１ｂの出力が“０”の場合に、ディジタル信号Ｓ００４の最下位から２ビット目を出力する。
【００１７】
（ＤＡコンバータ１０２）
ＤＡコンバータ１０２は、ディジタル制御信号Ｓ００２をアナログ信号に変換して出力するようになっている。
【００１８】
（スイッチ付きコンパレータ１０３）
スイッチ付きコンパレータ１０３は、ＤＡコンバータ１０２の出力（ＤＡ出力電圧Ｓ００６）を並列型ＡＤコンバータ１０６に出力するか、アナログ入力信号Ｓ００１とＤＡ出力電圧Ｓ００６との比較結果（コンパレータ出力Ｓ００７）を逐次比較レジスタ１０４に出力するかを、ディジタル制御信号Ｓ００３に応じて切り替えるようになっている。
【００１９】
スイッチ付きコンパレータ１０３は、例えば、図３のように構成することができる。図３の例では、スイッチ付きコンパレータ１０３は、アナログスイッチ１０３ａと、アナログスイッチ１０３ｂと、ＮＯＴ回路１０３ｃと、コンパレータ１０３ｄとを備えている。これらのうち、アナログスイッチ１０３ａと、アナログスイッチ１０３ｂと、ＮＯＴ回路１０３ｃとによってスイッチ回路が構成されている。このスイッチ回路によって、ディジタル制御信号Ｓ００３が“１”の場合に、ＤＡ出力電圧Ｓ００６がアナログスイッチ１０３ａを介して並列型ＡＤコンバータ１０６に入力され、ディジタル制御信号Ｓ００３が“０”の場合に、ＤＡ出力電圧Ｓ００６がアナログスイッチ１０３ｂを介してコンパレータ１０３ｄの反転入力端子（−）に入力される。
【００２０】
このコンパレータ１０３ｄの非反転入力端子（＋）には、アナログ入力信号Ｓ００１が入力されており、ＤＡ出力電圧Ｓ００６とアナログ入力信号Ｓ００１との電圧比較の結果（コンパレータ出力Ｓ００７）を出力するようになっている。詳しくは、コンパレータ１０３ｄは、アナログ入力信号Ｓ００１の電圧がＤＡ出力電圧Ｓ００６よりも高い場合に、“１”のコンパレータ出力Ｓ００７を出力し、アナログ入力信号Ｓ００１の電圧がＤＡ出力電圧Ｓ００６以下の場合に“０”のコンパレータ出力Ｓ００７を出力する。
【００２１】
（逐次比較レジスタ１０４）
逐次比較レジスタ１０４は、クロック信号Ｓ００５に同期して動作し、コンパレータ出力Ｓ００７に応じて、出力（ディジタル信号Ｓ００４）の値を変化させるようになっている。逐次比較レジスタ１０４は、具体的には、コンパレータ出力Ｓ００７が“１”の場合（アナログ入力信号Ｓ００１の電圧がＤＡ出力電圧Ｓ００６よりも高い場合）には、ディジタル信号Ｓ００４を現状よりも大きな値に変化させ、コンパレータ出力Ｓ００７が“０”の場合（アナログ入力信号Ｓ００１の電圧がＤＡ出力電圧Ｓ００６以下の場合）には、ディジタル信号Ｓ００４を現状よりも小さな値に変化させる。また、逐次比較レジスタ１０４は、ディジタル信号Ｓ００４の上位ビット取り出して、変換結果格納レジスタ１０９に出力するようになっている。本実施形態では、ディジタル信号Ｓ００４は１０ビットの信号であり、変換結果格納レジスタ１０９にはディジタル信号Ｓ００４の上位８ビット分（上位ビット信号Ｓ００８）を出力する。
【００２２】
上記の制御回路１０１、ＤＡコンバータ１０２、スイッチ付きコンパレータ１０３、及び逐次比較レジスタ１０４を合わせて、上位ビット用ＡＤ変換部と呼ぶことにする。
【００２３】
（ＤＡコンバータ１０５）
ＤＡコンバータ１０５は、入力されたディジタル信号をアナログ信号に変換して出力するようになっている。本実施形態では、ＤＡコンバータ１０５に入力されるディジタル信号は、１〜２ビットには、何れも“０”が入力され、３〜１０ビットにはディジタル信号Ｓ００４の上位の８ビットが入力されている。
【００２４】
（並列型ＡＤコンバータ１０６：下位ビット用ＡＤ変換部）
並列型ＡＤコンバータ１０６は、スイッチ付きコンパレータ１０３の出力（第１の参照電圧Ｓ００９）と、ＤＡコンバータ１０５の出力（第２の参照電圧Ｓ０１０）とを基準電圧として用いてアナログ入力信号Ｓ００１をディジタル信号（本実施形態では、２ビットのディジタル信号）に変換（ＡＤ変換）するようになっている。
【００２５】
（多数決回路１０７）
多数決回路１０７は、並列型ＡＤコンバータ１０６の出力（ディジタル信号Ｓ０１１）を所定回数読み込んで、ビット毎に多数決を行なって、そのビットの出力を“０”か“１”に決定し、変換結果格納レジスタ１０９に出力するようになっている。
【００２６】
多数決回路１０７は、例えば、図４のように構成することができる。多数決回路１０７は、図４の例では、１ビット単位で多数決を行なって、そのビットの出力を“０”か“１”に決定する単ビット多数決回路１０１０を２組備えている。一方の単ビット多数決回路１０１０には、ディジタル信号Ｓ０１１の１ビット目が入力され、他方の単ビット多数決回路１０１０には、ディジタル信号Ｓ０１１の２ビット目が入力されている。
【００２７】
単ビット多数決回路１０１０は、加算回路１０１１、８ビットレジスタ１０１２、ビット選択回路１０１３、及びフリップフロップ１０１４を備えている。
【００２８】
加算回路１０１１は、クロック信号Ｓ０１２の立ち上がり変化タイミングで、ディジタル信号Ｓ０１１の値（１ビット分）と、８ビットレジスタ１０１２に格納されている値とを加算し、結果を８ビットレジスタ１０１２に格納するようになっている。
【００２９】
８ビットレジスタ１０１２は、クロック信号Ｓ０１２に同期して動作する８ビットのレジスタである。
【００３０】
ビット選択回路１０１３は、クロック信号Ｓ００５の立ち上がり変化タイミングで、８ビットレジスタ１０１２の３ビット目のデータを、フリップフロップ１０１４に格納するようになっている。
【００３１】
フリップフロップ１０１４は、クロック信号Ｓ００５立ち上がり変化タイミングで、ビット選択回路１０１３の出力を保持するようになっている。
【００３２】
（クロック分周回路１０８）
クロック分周回路１０８は、クロック信号Ｓ０１２とクロック信号Ｓ００５とを生成して出力するようになっている。本実施形態では、加算回路１０１１で７回の加算が行なわれた後に、フリップフロップ１０１４の出力が保持されるように、クロック信号Ｓ０１２とクロック信号Ｓ００５との周波数の比が設定されている。
【００３３】
すなわち、この周波数の設定により、単ビット多数決回路１０１０は、７回の読み込み（サンプリング）を行なったうちの、４回以上が“１”である場合に、“１”を出力する。
【００３４】
（変換結果格納レジスタ１０９）
変換結果格納レジスタ１０９は、上位ビット信号Ｓ００８と、多数決回路１０７の出力（下位ビット信号Ｓ０１３）とを格納するようになっている。変換結果格納レジスタ１０９は、１０ビットのレジスタであり、上位の８ビットに上位ビット信号Ｓ００８が格納され、下位の２ビットに下位ビット信号Ｓ０１３が格納される。
【００３５】
（アナログ・ディジタル変換器１００の動作）
制御回路１０１の変換回数ダウンカウンタ１０１ａがカウントダウンを開始し、カウント値が１以上の間は、ディジタル制御信号Ｓ００３の論理値は“０”である。
【００３６】
ディジタル制御信号Ｓ００３の論理値が“０”の間は、制御回路１０１は、ディジタル制御信号Ｓ００２として、ディジタル信号Ｓ００４をＤＡコンバータ１０２に出力する。それにより、ＤＡコンバータ１０２は、ＤＡ出力電圧Ｓ００６として、ディジタル信号Ｓ００４（ディジタル制御信号Ｓ００２）をＤＡ変換した信号をスイッチ付きコンパレータ１０３に出力する。
【００３７】
スイッチ付きコンパレータ１０３では、アナログスイッチ１０３ｂがオンになり、コンパレータ１０３ｄにＤＡ出力電圧Ｓ００６が入力される。コンパレータ１０３ｄは、アナログ入力信号Ｓ００１とＤＡ出力電圧Ｓ００６とを比較し、コンパレータ出力Ｓ００７を逐次比較レジスタ１０４に出力する。それにより、逐次比較レジスタ１０４は、コンパレータ出力Ｓ００７が“１”の場合には、ディジタル信号Ｓ００４を現状よりも大きな値に変化させ、コンパレータ出力Ｓ００７が“０”の場合には、ディジタル信号Ｓ００４を現状よりも小さな値に変化させる。さらに、逐次比較レジスタ１０４は、ディジタル信号Ｓ００４の上位８ビットを変換結果格納レジスタ１０９に出力する。
【００３８】
ディジタル制御信号Ｓ００３の論理値が“０”の間に、制御回路１０１、ＤＡコンバータ１０２、スイッチ付きコンパレータ１０３、及び逐次比較レジスタ１０４が、クロック信号Ｓ００５に同期して、上記のように動作すると、アナログ入力信号Ｓ００１をＡＤ変換した結果のうちの上位の８ビット分が変換結果格納レジスタ１０９に格納される。すなわち、ディジタル制御信号Ｓ００３の論理値が“０”の間は、制御回路１０１、ＤＡコンバータ１０２、スイッチ付きコンパレータ１０３、及び逐次比較レジスタ１０４によって構成された回路は、逐次比較型ＡＤコンバータとして動作する。
【００３９】
変換回数ダウンカウンタ１０１ａのカウント値が“００００”になると、ディジタル制御信号Ｓ００３の論理値は“１”になる。ディジタル制御信号Ｓ００３の論理値が“１”になると、制御回路１０１は、ディジタル制御信号Ｓ００２として、ディジタル信号Ｓ００４の下位の２ビットのそれぞれを１に置き換えた信号をＤＡコンバータ１０２に出力する。そして、ＤＡコンバータ１０２は、その信号をＤＡ変換してスイッチ付きコンパレータ１０３に出力する。
【００４０】
スイッチ付きコンパレータ１０３では、アナログスイッチ１０３ａがオンになり、第１の参照電圧Ｓ００９としてＤＡ出力電圧Ｓ００６が並列型ＡＤコンバータ１０６に入力される。また、ＤＡコンバータ１０５には、下位の１〜２ビットの両方に“０”が入力され、３〜１０ビットにディジタル信号Ｓ００４の上位の８ビットが入力される。ＤＡコンバータ１０５は、これをＤＡ変換し、第２の参照電圧Ｓ０１０として、並列型ＡＤコンバータ１０６に出力する。
【００４１】
並列型ＡＤコンバータ１０６は、第１の参照電圧Ｓ００９と第２の参照電圧Ｓ０１０とを基準にしてアナログ入力信号Ｓ００１をＡＤ変換し、変換結果を多数決回路１０７に出力する。第１の参照電圧Ｓ００９は、アナログ入力信号Ｓ００１をＡＤ変換した信号の下位２ビットを何れも１にし、それをＤＡ変換した信号である。また、第２の参照電圧Ｓ０１０は、アナログ入力信号Ｓ００１をＡＤ変換した信号の下位２ビットを何れも０にし、それをＤＡ変換した信号である。したがって、ディジタル信号Ｓ０１１は、アナログ入力信号Ｓ００１をＡＤ変換した信号の下位２ビット分に相当する。
【００４２】
多数決回路１０７は、クロック信号Ｓ０１２に同期して、並列型ＡＤコンバータ１０６の出力を７回読み込んで、ビット毎に多数決を行なって、そのビットの出力を“０”か“１”に決定し、変換結果格納レジスタ１０９に出力する。これにより、逐次比較レジスタ１０４が出力した上位８ビットと合わせて、変換結果格納レジスタ１０９には、アナログ入力信号Ｓ００１をＡＤ変換した１０ビット分のデータが格納される。
【００４３】
上記のように、本実施形態では、アナログ入力信号Ｓ００１をＡＤ変換したデータのうちの下位２ビットは、アナログ入力信号Ｓ００１が複数回ＡＤ変換され、それらの結果が多数決されて求められる。すなわち、ノイズの影響を受けやすい下位ビットの信頼性を多数決により向上することが可能になる。しかも、ノイズがアナログ・ディジタル変換器１００の内部で発生した場合であっても、その影響を低減することが可能になる。
【００４４】
《発明の実施形態２》
図５は、本発明の実施形態２に係るアナログ・ディジタル変換器２００の構成を示すブロック図である。図５に示すように、アナログ・ディジタル変換器２００は、アナログ・ディジタル変換器１００のＤＡコンバータ１０５を、図６に示す可変抵抗回路２０１に置き換えたものである。
【００４５】
可変抵抗回路２０１は、ディジタル制御信号Ｓ００２に基づき、第１の参照電圧Ｓ００９の抵抗分圧を行い第２の参照電圧Ｓ０１０を生成する回路である。具体的には、可変抵抗回路２０１は、図６に示すように、デコーダ２０１０、９個のアナログスイッチ２０２０（２０２０−１、２０２０−３〜２０２０−１０）、抵抗回路２０３０〜２０３９、１０個のアナログスイッチ２０４０、及びＮＯＴ回路２０５０を備えている。
【００４６】
デコーダ２０１０は、ＮＯＴ回路２０５０の出力信号（後述するように１０ビットの信号）に応じて、各アナログスイッチ２０２０に制御信号を出力して、オンオフを制御するようになっている。詳しくは、デコーダ２０１０は、ＮＯＴ回路２０５０の出力信号において値が“１”のビットのうち最も上位のビットがビットｎである場合に、アナログスイッチ２０２０−ｎ（ｎ＝１、３・・・１０）に“１”の制御信号を出力する。
【００４７】
アナログスイッチ２０２０は、入力された制御信号が“１”の場合にオンになるスイッチである。
【００４８】
抵抗回路２０３０〜２０３９は、互いに抵抗値が異なる抵抗回路であり、直列に接続されている。本実施形態では、抵抗回路２０３０〜２０３９の抵抗値は、それぞれ、１Ω、２Ω、４Ω、８Ω、１６Ω、３２Ω、６４Ω、１２８Ω、２５６Ω、５１２Ωである。図６では、それぞれの抵抗値に応じて、“ｒ１”（１Ωの抵抗回路）のように、表記してある。また、各抵抗回路には、アナログスイッチ２０２０が１つずつ接続されている。
【００４９】
抵抗回路２０３０は、１Ωの抵抗１個で構成され、抵抗回路２０３０とＧＮＤ間にアナログスイッチ２０２０−１が接続されている。抵抗回路２０３１は、２Ωの抵抗１個で構成されている。抵抗回路２０３２は、３Ωの抵抗素子と１Ωの抵抗素子の直列で構成され、抵抗素子間にアナログスイッチ２０２０−３が接続されている。抵抗回路２０３３は、３Ωの抵抗素子と５Ωの抵抗素子の直列で構成され、抵抗素子間にアナログスイッチ２０２０−４の一端が接続されている。抵抗回路２０３４は、３Ωの抵抗素子と１３Ωの抵抗素子の直列で構成され、抵抗素子間にアナログスイッチ２０２０−５の一端が接続されている。抵抗回路２０３５は、３Ωの抵抗素子と２９Ωの抵抗素子の直列で構成され、抵抗素子間にアナログスイッチ２０２０−６の一端が接続されている。抵抗回路２０３６は、３Ωの抵抗素子と６１Ωの抵抗素子の直列で構成され、抵抗素子間にアナログスイッチ２０２０−７の一端が接続されている。抵抗回路２０３７は、３Ωの抵抗素子と１２５Ωの抵抗素子の直列で構成され、抵抗素子間にアナログスイッチ２０２０−８の一端が接続されている。抵抗回路２０３８は、３Ωの抵抗素子と２５３Ωの抵抗素子の直列で構成され、抵抗素子間にアナログスイッチ２０２０−９の一端が接続されている。抵抗回路２０３９は、３Ωの抵抗素子と５０９Ωの抵抗素子の直列で構成され、抵抗素子間にアナログスイッチ２０２０−１０の一端が接続されている。
【００５０】
それぞれのアナログスイッチ２０２０の他端側（抵抗素子と接続されていない側の端子）は、１つにまとめられ、第２の参照電圧Ｓ０１０を出力するようになっている。
【００５１】
アナログスイッチ２０４０は、入力された制御信号が“１”の場合にオンになるスイッチである。それぞれのアナログスイッチ２０４０には、ディジタル制御信号Ｓ００２の論理を反転した信号の１ビットずつが入力されて、オンオフが制御されている。
【００５２】
各抵抗回路の両端には、各抵抗回路を迂回するように、アナログスイッチ２０４０が１つずつ接続されている。
【００５３】
ＮＯＴ回路２０５０は、ディジタル制御信号Ｓ００２の論理を反転させた信号（１０ビット）を出力するようになっている。
【００５４】
上記の構成により、可変抵抗回路２０１は、第１の参照電圧Ｓ００９よりも一定電圧低い電圧の第２の参照電圧Ｓ０１０を生成する。したがって、可変抵抗回路２０１が出力する第２の参照電圧Ｓ０１０もアナログ入力信号Ｓ００１をＡＤ変換する際の基準電圧として用いることができる。しかも、可変抵抗回路２０１は、実施形態１のＤＡコンバータ１０５よりも回路規模を小さくすることが可能である。
【００５５】
《発明の実施形態３》
実施形態３では、多数決を行なう下位ビットのビット長を、１ビットから３ビットまでの任意のビット数に可変できるアナログ・ディジタル変換器の例を説明する。
【００５６】
図７は、本発明の実施形態３に係るアナログ・ディジタル変換器３００の構成を示すブロック図である。図７に示すように、アナログ・ディジタル変換器３００は、アナログ・ディジタル変換器２００の制御回路１０１を制御回路３０１に置き換え、可変抵抗回路２０１を可変抵抗回路３０２に置き換え、並列型ＡＤコンバータ１０６を並列型ＡＤコンバータ３０３に置き換え、さらに多数決回路１０７を多数決回路３０４に置き換えて構成されている。
【００５７】
（制御回路３０１の構成）
制御回路３０１は、スイッチ付きコンパレータ１０３の動作の制御と、ＤＡコンバータ１０２に入力するディジタル制御信号Ｓ００２の生成とを行なうとともに、可変抵抗回路３０２、並列型ＡＤコンバータ３０３、及び多数決回路３０４を制御する制御信号Ｓ０１４の生成を行なうようになっている。制御回路３０１は、例えば、図８のように構成できる。図８の例では、制御回路３０１は、変換ビット設定レジスタ３０１ａ、変換回数ダウンカウンタ３０１ｂ、変換ビット制御信号生成回路３０１ｃ、ＮＯＲ回路３０１ｄ、ＡＮＤ回路３０１ｅ〜３０１ｆ、及びセレクタ３０１ｇ〜３０１ｈを備えている。
【００５８】
変換ビット設定レジスタ３０１ａは、４ビットのレジスタであり、変換回数ダウンカウンタ３０１ｂと変換ビット制御信号生成回路３０１ｃとから参照される。本実施形態では、変換ビット設定レジスタ３０１ａには、“０１０１”、“０１１１”、“１０００”の何れかの値がロードされる。
【００５９】
変換回数ダウンカウンタ３０１ｂは、クロック信号Ｓ００５の立ち上がり変化タイミングでダウンカウントを行なう４ビットのダウンカウンタである。詳しくは、変換回数ダウンカウンタ３０１ｂは、変換ビット設定レジスタ３０１ａに格納されている値を読み込んで、読み込んだ値から０までのダウンカウントを行い、４ビットのカウント結果を出力する。
【００６０】
変換ビット制御信号生成回路３０１ｃは、変換ビット設定レジスタ３０１ａに格納されている値に応じた値の制御信号Ｓ０１４を出力するようになっている。具体的には、変換ビット制御信号生成回路３０１ｃは、変換ビット設定レジスタ３０１ａの値が“０１０１”の場合に、“１１”の制御信号Ｓ０１４を出力し、“０１１１”の場合に、“０１”の制御信号Ｓ０１４を出力し、“１０００”の場合に、“００”の制御信号Ｓ０１４を出力する。
【００６１】
ＮＯＲ回路３０１ｄは、変換回数ダウンカウンタ３０１ｂのカウント結果（４ビット）が入力されたＮＯＲ回路である。ＮＯＲ回路３０１ｄの出力は、ディジタル制御信号Ｓ００３として出力されている。これにより、変換回数ダウンカウンタ３０１ｂの出力が“００００”以外のときに、ディジタル制御信号Ｓ００３は“０”になる。
【００６２】
ＡＮＤ回路３０１ｅとＡＮＤ回路３０１ｆは、何れもディジタル制御信号Ｓ００３と制御信号Ｓ０１４とが入力されたＡＮＤ回路である。
【００６３】
セレクタ３０１ｇは、ＡＮＤ回路３０１ｆの出力に応じて、“１”及びディジタル信号Ｓ００４の最下位から３ビット目のうちの何れかを選択して出力するセレクタである。具体的には、ＡＮＤ回路３０１ｆの出力が“１”の場合に、“１”を出力し、ＡＮＤ回路３０１ｆの出力が“０”の場合に、ディジタル信号Ｓ００４の最下位から３ビット目を出力する。
【００６４】
また、セレクタ３０１ｈは、ＡＮＤ回路３０１ｅの出力に応じて、“１”及びディジタル信号Ｓ００４の最下位から２ビット目のうちの何れかを選択して出力するセレクタである。具体的には、ＡＮＤ回路３０１ｅの出力が“１”の場合に、“１”を出力し、ＡＮＤ回路３０１ｅの出力が“０”の場合に、ディジタル信号Ｓ００４の最下位から２ビット目を出力する。
【００６５】
（可変抵抗回路３０２の構成）
可変抵抗回路３０２は、ディジタル制御信号Ｓ００２と制御信号Ｓ０１４とに基づき、第１の参照電圧Ｓ００９の抵抗分圧を行い第２の参照電圧Ｓ０１０を生成する回路である。具体的には、可変抵抗回路３０２は、図９に示すように、デコーダ３０１０、１０個のアナログスイッチ３０２０（３０２０−１〜３０２０−１０）、抵抗回路３０３０〜３０３９、及び１０個のアナログスイッチ３０４０を備えている。
【００６６】
デコーダ３０１０は、ＮＯＴ回路３０５０の出力信号（後述するように１０ビットの信号）に応じて、各アナログスイッチ３０２０に制御信号を出力してオンオフを制御するようになっている。詳しくは、デコーダ３０１０は、ＮＯＴ回路３０５０の出力信号において値が“１”のビットのうち最も上位のビットがビットｎである場合に、アナログスイッチ３０２０−ｎ（ｎ＝１・・・１０）に“１”の制御信号を出力する。
【００６７】
アナログスイッチ３０２０は、デコーダ３０１０が出力した制御信号にが“１”の場合にオンになるスイッチである。各アナログスイッチ３０２０の一端側は、１つにまとめられ、第２の参照電圧Ｓ０１０を出力するようになっている。
【００６８】
抵抗回路３０３０〜３０３９は、抵抗値の異なる抵抗回路が直列に接続された回路である。それぞれの抵抗値は、１Ω、２Ω、４Ω、８Ω、１６Ω、３２Ω、６４Ω、１２８Ω、２５６Ω、５１２Ωである。また、各抵抗回路には、デコーダ３０１０が１つずつ対応させられている。詳しくは、抵抗回路３０３０は、１Ωの抵抗１個で構成され、抵抗回路３０３０とＧＮＤ間にアナログスイッチ３０２０−１が接続されている。抵抗回路３０３１は、１Ωの抵抗素子と１Ωの抵抗素子の直列で構成され、各抵抗素子間に信号線が接続されている。抵抗回路３０３２は、１Ωの抵抗素子と２Ωの抵抗素子と１Ωの抵抗素子の直列で構成され、各抵抗素子間に信号線が接続されている。抵抗回路３０３３は、１Ωの抵抗素子と２Ωの抵抗素子と４Ωの抵抗素子と１Ωの抵抗素子の直列で構成され、各抵抗素子間に信号線が接続されている。抵抗回路３０３４は、１Ωの抵抗素子と２Ωの抵抗素子と４Ωの抵抗素子と９Ωの抵抗素子の直列で構成され、各抵抗素子間に信号線が接続されている。抵抗回路３０３５は、１Ωの抵抗素子と２Ωの抵抗素子と４Ωの抵抗素子と２５Ωの抵抗素子の直列で構成され、各抵抗素子間に信号線が接続されている。抵抗回路３０３６は、１Ωの抵抗素子と２Ωの抵抗素子と４Ωの抵抗素子と５７Ωの抵抗素子の直列で構成され、各抵抗素子間に信号線が接続されている。抵抗回路３０３７は、１Ωの抵抗素子と２Ωの抵抗素子と４Ωの抵抗素子と１２１Ωの抵抗素子の直列で構成され、各抵抗素子間に信号線が接続されている。抵抗回路３０３８は、１Ωの抵抗素子と２Ωの抵抗素子と４Ωの抵抗素子と２４９Ωの抵抗素子の直列で構成され、各抵抗素子間に信号線が接続されている。抵抗回路３０３９は、１Ωの抵抗素子と２Ωの抵抗素子と４Ωの抵抗素子と５０５Ωの抵抗素子の直列で構成され、各抵抗素子間に信号線が接続されている。
【００６９】
各抵抗回路内の抵抗素子間に接続された各信号線は、制御信号Ｓ０１４に基づき、何れか１つが選択される。具体的には、抵抗回路３０３３〜３０３９は、制御信号Ｓ０１４が“００”の場合に、１Ωの抵抗素子と２Ωの抵抗素子間に接続された信号線が選択される。制御信号Ｓ０１４が“０１”の場合に、２Ωの抵抗素子と４Ωの抵抗素子間に接続された信号線が選択される。制御信号Ｓ０１４が“１１”の場合に、４Ωの抵抗素子と残りの抵抗素子間に接続された信号線が選択される。抵抗回路３０３１は、制御信号Ｓ０１４が“００”の場合に、１Ωの抵抗素子と１Ωの抵抗素子間に接続された信号線が選択される。抵抗回路３０３２は、制御信号Ｓ０１４が“００”の場合に、１Ωの抵抗素子と２Ωの抵抗素子間に接続された信号線が選択される。制御信号Ｓ０１４が“０１”の場合に、２Ωの抵抗素子と残りの抵抗素子間に接続された信号線が選択される。
【００７０】
アナログスイッチ３０４０は、入力された制御信号が“１”の場合にオンになるスイッチである。それぞれのアナログスイッチ３０４０には、ディジタル制御信号Ｓ００２の論理を反転した信号の１ビットずつが入力されて、オンオフが制御されている。
【００７１】
各抵抗回路の両端には、各抵抗回路を迂回するように、アナログスイッチ３０４０が１つずつ接続されている。
【００７２】
ＮＯＴ回路３０５０は、ディジタル制御信号Ｓ００２の論理を反転させた信号（１０ビット）を出力するようになっている。
【００７３】
（並列型ＡＤコンバータ３０３の構成）
並列型ＡＤコンバータ３０３は、アナログ入力信号Ｓ００１を、１ビット、２ビット、及び３ビットの何れかのビット数のディジタル信号（ディジタル信号Ｓ０１１）に変換するようになっている。
【００７４】
並列型ＡＤコンバータ３０３は、具体的には、図１０に示すように構成できる。図１０の例では、並列型ＡＤコンバータ３０３は、抵抗素子３１００〜３１０６、アナログスイッチ３１０７〜３１１０、８個のオペアンプ型コンパレータ３１１３、及びエンコーダ３１１４を備えている。
【００７５】
抵抗素子３１００〜３１０６は、図１０に示すように、アナログスイッチ３１０７とアナログスイッチ３１０８を介して直列に接続されている。これらのうち、抵抗素子３１００の一端には、第１の参照電圧Ｓ００９が入力され、抵抗素子３１０６の一端には、第２の参照電圧Ｓ０１０が入力されている。
【００７６】
アナログスイッチ３１０７〜３１０８は、ＮＯＴ回路（ＮＯＴ回路３１１１・３１１２）を介した制御信号Ｓ０１４によって、オンオフが制御されるスイッチである。また、アナログスイッチ３１０９〜３１１０は、制御信号Ｓ０１４によって、オンオフが制御されるスイッチである。これらのうち、アナログスイッチ３１０９は、一端に第２の参照電圧Ｓ０１０が入力され、他端が抵抗素子３１００とアナログスイッチ３１０７との接続点に接続されている。また、アナログスイッチ３１１０は、一端に第２の参照電圧Ｓ０１０が入力され、他端が抵抗素子３１０２とアナログスイッチ３１０８との接続点に接続されている。
【００７７】
オペアンプ型コンパレータ３１１３は、非反転入力端子（＋）に入力された信号のレベルが、反転入力端子（−）に入力された信号のレベルを超えると論理値が“１”の信号を出力し、それ以外の場合に論理値が“０”の信号を出力するようになっている。具体的には、オペアンプ型コンパレータ３１１３は、図１０に示すように、反転入力端子（−）が、各抵抗素子同士の接続点、または抵抗素子とアナログスイッチとの接続点に接続され、非反転入力端子（＋）に、アナログ入力信号Ｓ００１が入力されている。
【００７８】
エンコーダ３１１４は、各オペアンプ型コンパレータ３１１３が出力した信号をエンコードして、１ビット、２ビット、または３ビットのディジタル信号Ｓ０１１に変換するようになっている。
【００７９】
上記の並列型ＡＤコンバータ３０３では、制御信号Ｓ０１４が“００”の場合には、アナログスイッチ３１０７〜３１０８がオン、アナログスイッチ３１０９〜３１１０がオフになる。したがって、第１の参照電圧Ｓ００９と第２の参照電圧Ｓ０１０が抵抗分圧されて８種の電圧が発生する。この場合のエンコーダ３１１４の出力は、３ビットである。
【００８０】
また、制御信号Ｓ０１４が“０１”の場合には、アナログスイッチ３１０７とアナログスイッチ３１１０がオン、アナログスイッチ３１０８〜３１０９がオフになる。したがって、第１の参照電圧Ｓ００９と第２の参照電圧Ｓ０１０が抵抗分圧されて４種の電圧が発生する。この場合のエンコーダ３１１４の出力は、２ビットである。
【００８１】
また、制御信号Ｓ０１４が“１１”の場合には、アナログスイッチ３１０９とアナログスイッチ３１１０がオン、アナログスイッチ３１０７とアナログスイッチ３１０８がオフになる。したがって、第１の参照電圧Ｓ００９と第２の参照電圧Ｓ０１０が抵抗分圧されて２種の電圧が発生する。この場合のエンコーダ３１１４の出力は、１ビットである。
【００８２】
（多数決回路３０４の構成）
多数決回路３０４は、並列型ＡＤコンバータ３０３の出力（ディジタル信号Ｓ０１１）を所定回数読み込んで、ビット毎に多数決を行なって、そのビットの出力を“０”か“１”に決定し、制御信号Ｓ０１４に応じたビット数の出力（下位ビット信号Ｓ０１３）を、変換結果格納レジスタ１０９に出力するようになっている。
【００８３】
多数決回路３０４は、例えば図１１に示すように構成できる。図１１に示す例では、多数決回路３０４は、３組の単ビット多数決回路１０１０（単ビット多数決回路１０１０−１〜１０１０−３）を備えている。本実施形態では、ディジタル信号Ｓ０１１の下位から１ビット目が単ビット多数決回路１０１０−１に入力され、２ビット目が単ビット多数決回路１０１０−２に入力され、３ビット目が単ビット多数決回路１０１０−３に入力されている。
【００８４】
各単ビット多数決回路では、加算回路１０１１とフリップフロップ１０１４は、何れも、制御信号Ｓ０１４で制御されたスイッチ回路３２００を介してクロック信号が入力されている。
【００８５】
したがって、制御信号Ｓ０１４が“００”の場合は、単ビット多数決回路１０１０−１にはクロック信号Ｓ０１２とクロック信号Ｓ００５とが供給され動作するが、単ビット多数決回路１０１０−２と単ビット多数決回路１０１０−３とには、クロック信号Ｓ０１２とクロック信号Ｓ００５とが供給されず動作しない。
【００８６】
また、制御信号Ｓ０１４が“０１”の場合は、単ビット多数決回路１０１０−１と単ビット多数決回路１０１０−２とには、クロック信号Ｓ０１２とクロック信号Ｓ００５とが供給され動作するが、単ビット多数決回路１０１０−３にはクロック信号Ｓ０１２とクロック信号Ｓ００５とが供給されず動作しない。
【００８７】
また、制御信号Ｓ０１４が“１１”の場合は、単ビット多数決回路１０１０−１、単ビット多数決回路１０１０−２、及び単ビット多数決回路１０１０−３にクロック信号Ｓ０１２とクロック信号Ｓ００５とが供給され動作する。
【００８８】
すなわち、多数決回路３０４の出力は、制御信号Ｓ０１４が“００”のときに３ビット、制御信号Ｓ０１４が“０１”のときに２ビット、制御信号Ｓ０１４が“１１”のときに１ビットである。
【００８９】
以上のように、本実施形態では、変換ビット設定レジスタ３０１ａに設定する値に応じて、多数決を行なう下位ビットのビット長を、１ビットから３ビットまでの任意のビット数に可変できる。したがって、例えば、ノイズの大きさに応じて、多数決を行なうビット数を選択すれば、消費電力の低減が可能になる。
【００９０】
《発明の実施形態４》
実施形態４では、多数決時のサンプリング回数を可変できるアナログ・ディジタル変換器の例を説明する。
【００９１】
図１２は、本発明の実施形態４に係るアナログ・ディジタル変換器４００の構成を示すブロック図である。図１２に示すように、アナログ・ディジタル変換器４００は、アナログ・ディジタル変換器３００にクロック選択レジスタ４０１を追加し、クロック分周回路１０８をクロック分周回路４０２に置き換え、多数決回路３０４を多数決回路４０３に置き換えて構成されている。
【００９２】
クロック選択レジスタ４０１は、多数決のサンプル回数を示す情報（サンプリング回数情報Ｓ０１５）、クロック信号Ｓ０１２の周波数を示す情報（周波数情報Ｓ０１６）、及びクロック信号Ｓ００５の周波数を示す情報（周波数情報Ｓ０１７）が格納されるレジスタである。
【００９３】
クロック分周回路４０２は、周波数情報Ｓ０１６に応じた周波数のクロック信号Ｓ０１２と、周波数情報Ｓ０１７に応じた周波数のクロック信号Ｓ００５とを生成して出力するようになっている。
【００９４】
多数決回路４０３は、サンプリング回数情報Ｓ０１５に応じた回数のサンプリングによって多数決を行なって、その結果を出力するようになっている。多数決回路４０３は、例えば、図１３のように構成することができる。図１３の例では、多数決回路４０３は、多数決回路３０４の単ビット多数決回路１０１０を、単ビット多数決回路４０１０に置き換えて構成されている。単ビット多数決回路４０１０は、単ビット多数決回路１０１０のビット選択回路１０１３を、ビット選択回路４０１１に置き換えて構成したものである。
【００９５】
ビット選択回路４０１１は、クロック信号Ｓ００５の立ち上がり変化タイミングで、８ビットレジスタ１０１２の所定ビットのデータを、フリップフロップ１０１４に出力するようになっている。この場合、ビット選択回路４０１１は、サンプリング回数情報Ｓ０１５に応じて、８ビットレジスタ１０１２の何れのビットのデータを格納するかを決定する。なお、多数決回路３０４からは、各８ビットレジスタ１０１２の値が、加算値Ｓ０１８〜Ｓ０１９として出力されているが本実施形態では、これらの信号は使用していない。
【００９６】
以上のように、本実施形態では、クロック選択レジスタ４０１に設定する値に応じて、多数決時のサンプリング回数を可変できる。したがって、例えば、ノイズの種類に応じて、多数決を行なう回数を選択すれば、消費電力の低減が可能になる。
【００９７】
《発明の実施形態５》
実施形態５では、多数決結果が安定するように、多数決時のサンプリング回数を自動的に変更することが可能なアナログ・ディジタル変換器の例を説明する。
【００９８】
図１４は、本発明の実施形態５に係るアナログ・ディジタル変換器５００の構成を示すブロック図である。図１４に示すように、アナログ・ディジタル変換器４００のクロック選択レジスタ４０１を最適クロック選択回路５０１に置き換えて構成されている。
【００９９】
最適クロック選択回路５０１は、多数決において、多数側の割合が所定以上となるように、クロック信号Ｓ０１２、及びクロック信号Ｓ００５の周波数（すなわち、多数決時のサンプリング回数）を決定するようになっている。最適クロック選択回路５０１は、例えば、図１５のように構成することができる。
【０１００】
図１５において、セレクタ５０１０とセレクタ５０１１とは、加算値Ｓ０１８が入力され、サンプリング回数情報Ｓ０１５に応じて、加算値Ｓ０１８の連続する２ビットを選択するようになっている。具体的には、サンプリング回数情報Ｓ０１５が“００”のときは、セレクタ５０１０によって加算値Ｓ０１８の２ビット目が選択され、セレクタ５０１１によって、加算値Ｓ０１８の３ビット目が選択される。また、サンプリング回数情報Ｓ０１５が“０１”のときは、セレクタ５０１０によって加算値Ｓ０１８の３ビット目が選択され、セレクタ５０１１によって、加算値Ｓ０１８の４ビット目が選択される。
【０１０１】
同様に、セレクタ５０１２とセレクタ５０１３とは、加算値Ｓ０１９が入力され、サンプリング回数情報Ｓ０１５に応じて、加算値Ｓ０１９の連続する２ビットを選択するようになっている。また、セレクタ５０１４とセレクタ５０１５とは、加算値Ｓ０２０が入力され、サンプリング回数情報Ｓ０１５に応じて、加算値Ｓ０２０の連続する２ビットを選択するようになっている。
【０１０２】
セレクタ５０１０〜５０１５には、図１５に示すように、ＥＸＮＯＲ回路５０２１〜５０２３、ＮＡＮＤ回路５０２４、フリップフロップ５０２５が接続されている。これにより、フリップフロップ５０２５は、全てのＥＸＮＯＲ回路において、２つの入力が同じ値のときに、“１”を出力し、それ以外の場合に“０”を出力する。ここで、フリップフロップ５０２５の出力を制御信号Ｓ０２１と呼ぶことにする。
【０１０３】
ＯＲ回路５０２６は、一方の入力に制御信号Ｓ０２１が入力され、他方の入力に比較回路５０３２の出力が入力されている。また、ＯＲ回路５０２７は、一方の入力に制御信号Ｓ０２１が入力され、他方の入力にクロック信号Ｓ０１２が入力されている。
【０１０４】
レジスタ５０３０は、カウンタ５０３４の出力を格納するレジスタである。レジスタ５０３０に格納された値は、周波数情報Ｓ０１６としてクロック分周回路４０２に使用される。
【０１０５】
レジスタ５０３１は、カウンタ５０３５の出力を格納するレジスタである。レジスタ５０３１に格納された値は、周波数情報Ｓ０１７としてクロック分周回路４０２によって使用される。
【０１０６】
なお、本実施形態では、クロック分周回路４０２は、周波数情報Ｓ０１６が１減ぜられるごとにクロック信号Ｓ０１２の周波数が２倍になり、周波数情報Ｓ０１７が１減ぜられるごとに、クロック信号Ｓ００５の周波数が２倍になるように構成されているものとする。
【０１０７】
比較回路５０３２は、レジスタ５０３０に格納されている値と、レジスタ５０３１に格納されている値とを比較し、（レジスタ５０３０の値）＜（レジスタ５０３１の値）であった場合に“１”を出力するようになっている。
【０１０８】
減算回路５０３３は、レジスタ５０３０の値とレジスタ５０３１の値の減算を行い、演算結果をサンプリング回数情報Ｓ０１５として出力するようになっている。
【０１０９】
カウンタ５０３４とカウンタ５０３５とは、２ビットのダウンカウンタである。
【０１１０】
カウンタ５０３４は、制御信号Ｓ０２１が“０”であるときは、比較回路５０３２の出力の立ち上がり変化タイミングで、“１１”から“００”までダウンカウントする。
【０１１１】
カウンタ５０３５は、制御信号Ｓ０２１が“０”であるときは、クロック信号Ｓ０１２の立ち上がり変化タイミングで“１１”からダウンカウントしてカウント値を出力し、カウント値が“００”になると、カウント値を“１１”に戻す。
【０１１２】
また、制御信号Ｓ０２１が“１”であるときは、カウンタ５０３４とカウンタ５０３５とは、カウントを停止する。それによりレジスタ５０３１の値が確定する。
【０１１３】
次に、アナログ・ディジタル変換器５００の動作を最適クロック選択回路５０１の動作を中心に、制御信号Ｓ０１４が“００”の場合を例に説明する。制御信号Ｓ０１４が“００”の場合には、最下位のビットのみの多数決が行なわれる。
【０１１４】
図１６は、制御信号Ｓ０１４が“００”の場合におけるクロック信号Ｓ０１２等の波形を示す図である。ここで、レジスタ５０３０の初期値は“１１”、レジスタ５０３１の初期値は“１１”である。また、この場合のクロック信号Ｓ００５とクロック信号Ｓ０１２の周期の比は、８対１であるものとする。なお、制御信号Ｓ０１４が“００”の場合には、セレクタ５０１２〜５０１５は、常に“０”を出力し、ＥＸＮＯＲ回路５０２２〜５０２３の出力が常に“１”になる。
【０１１５】
上記の初期状態では、減算回路５０３３が出力するサンプリング回数情報Ｓ０１５は、“０”である。そのため、セレクタ５０１０とセレクタ５０１１とは、それぞれ加算値Ｓ０１８の２ビット目、及び３ビット目を出力する。なお、サンプリング回数情報Ｓ０１５が“０”の場合の多数決回路４０３における多数決時のサンプリング回数は、８回であるものとする。
【０１１６】
図１６の例では、クロック信号Ｓ０１２の８回目の立ち上がり変化時には、加算値Ｓ０１８の２ビット目が“０”、３ビット目が“１”である。この場合、制御信号Ｓ０２１は“０”である。この場合、比較回路５０３２の出力は、“０”なので、カウンタ５０３４は、ダウンカウントを行なわない。一方、カウンタ５０３５は、ダウンカウントを行い、レジスタ５０３１の値が“１０”になる。
【０１１７】
レジスタ５０３１の値が変化すると、クロック信号Ｓ０１２の周波数が２倍に変更される。それにより、クロック信号Ｓ００５とクロック信号Ｓ０１２の周期は、１６対１となる。また、減算回路５０３３が出力するサンプリング回数情報Ｓ０１５は、“０”から“１”になり、サンプリング回数が変更される。本実施形態では、サンプリング回数が１６回に変更されたものとする。
【０１１８】
この状態で、例えば、クロック信号Ｓ０１２の１６回目の立ち上がり変化で、加算値Ｓ０１８の３ビット目が“１”、４ビット目が“１”になると、制御信号Ｓ０２１は“１”になる。そのため、カウンタ５０３５は、カウントを停止し、レジスタ５０３１の値が“１０”に値が確定する。また、カウンタ５０３４は、カウントを行なっていないので、レジスタ５０３０の値が“１１”に確定する。上記のクロック設定により、１６回のサンプリングのうち、多数側が占める回数が１２以上になる。
【０１１９】
例えば、ノイズが周期性を有する場合に、ノイズの周期に合致してサンプリングして多数決を行なうと、サンプリング回数をいくら多くしても、“０”と判定した回数と、“１”と判定した回数との差が大きくならない場合がある。この場合は、多数決結果の信頼性があまり大きくないと考えられる。しかしながら、本実施形態では、上記のように、多数側の割合が所定以上となるようにクロックの周波数を制御して、安定した多数決結果を得ることが可能になる。
【０１２０】
《発明の実施形態６》
実施形態６では、多数決時の最適なサンプリング回数（正確なＡ／Ｄ変換結果を得るのに十分な回数）を自動的に設定することが可能なアナログ・ディジタル変換器の例を説明する。
【０１２１】
図１７は、本発明の実施形態６に係るアナログ・ディジタル変換器６００の構成を示すブロック図である。図１７に示すように、アナログ・ディジタル変換器６００は、アナログ・ディジタル変換器５００に外部メモリ６０１を追加するとともに、最適クロック選択回路５０１をサンプリング数決定回路６０２に置き換えて構成されている。アナログ・ディジタル変換器６００は、最適なサンプリング回数を決定する評価モードと、評価モードで決定したサンプリング回数で、実際にＡ／Ｄ変換を行なう製品モードとの２つの使用モードがある。以下、新たに設けられたアナログ・ディジタル変換器６００の各構成要素について説明する。
【０１２２】
外部メモリ６０１は、サンプリング数決定回路６０２が出力したデータ（後述）を記憶するようになっている。
【０１２３】
サンプリング数決定回路６０２は、クロック信号Ｓ０１２の周波数とクロック信号Ｓ００５の周波数（すなわち、多数決時の最適なサンプリング回数）を決定するようになっている。サンプリング数決定回路６０２は、例えば、図１８のように構成することができる。サンプリング数決定回路６０２は、図１８に示す例では、Ａ／Ｄ変換回数カウンタ６０００、使用モードセレクタ６０１０、多数決情報外部メモリ転送回路６０２０、頻度情報生成回路６０３０、最多発生頻度セレクタ６０４０、及び周波数情報生成回路６０５０を備えている。
【０１２４】
（Ａ／Ｄ変換回数カウンタ６０００）
Ａ／Ｄ変換回数カウンタ６０００は、クロック信号Ｓ０１２を受けて、Ａ／Ｄ変換回数をカウントするようになっている。ここでのＡ／Ｄ変換回数とは、最終的なＡ／Ｄ変換の結果が出力された回数を言う。
【０１２５】
（使用モードセレクタ６０１０）
使用モードセレクタ６０１０は、使用モードに応じ、外部メモリ６０１やクロック分周回路４０２とのデータのやり取りを制御するようになっている。具体的に、使用モードセレクタ６０１０は、セレクタ６０１１とセレクタ６０１２とを備えている。セレクタ６０１１とセレクタ６０１２とは、使用モード選択信号Ｓ０２２（後述）によって制御されている。また、セレクタ６０１１には、多数決情報Ｓ０２３が入力されている。多数決情報Ｓ０２３は、多数決回路４０３における多数決決定の基となる０／１のデータ群である。例えば、多数決のために７回のサンプリングが行なわれるのであれば、ディジタル信号Ｓ０１１の所定のｂｉｔに対応するサンプリング７回分のデータである。本実施形態では、多数決情報Ｓ０２３は、８ビットである。また、使用モード選択信号Ｓ０２２は、アナログ・ディジタル変換器６００の使用モードが評価モードであるか、製品モードであるかを示す信号である。
【０１２６】
使用モード選択信号Ｓ０２２が評価モードであることを示している場合は、使用モードセレクタ６０１０は、多数決情報Ｓ０２３を多数決情報外部メモリ転送回路６０２０に出力し、使用モード選択信号Ｓ０２２が、製品モードであることを示している場合は、後述するように外部メモリ６０１に記憶されている周波数情報Ｓ０１６及び周波数情報Ｓ０１７を読み出して、クロック分周回路４０２に出力する。
【０１２７】
（多数決情報外部メモリ転送回路６０２０）
多数決情報外部メモリ転送回路６０２０は、ディジタル信号Ｓ０１１をビットシフトし、ビットシフトして得たデータと多数決情報Ｓ０２３との論理和を取ることによって、一つのデータ（変換結果・多数決情報Ｓ０２４）を生成する。さらに、多数決情報外部メモリ転送回路６０２０は、Ａ／Ｄ変換回数カウンタ６０００のカウント値をアドレス情報として、変換結果・多数決情報Ｓ０２４を外部メモリ６０１に格納する。なお、本実施形態では、変換結果・多数決情報Ｓ０２４は、９ビットである。
【０１２８】
（頻度情報生成回路６０３０）
頻度情報生成回路６０３０は、加算回路６０３１と頻度数レジスタ６０３２とをそれぞれ２組備えている。一方の加算回路６０３１は、外部メモリ６０１に格納されているデータを読み出し、一回のＡ／Ｄ変換ごとに、“１”と決定されたビットについて、多数決時に、多数決回路４０３がそのビットを“１”としてサンプリングした回数（すなわち“１”データの頻度）を求めるようになっている。また、他方の加算回路６０３１は、“０”と決定されたビットについて、多数決時に、多数決回路４０３がそのビットを“０”としてサンプリングした回数（すなわち“０”データの頻度）を求めるようになっている。
【０１２９】
頻度数レジスタ６０３２は、対応する加算回路６０３１の出力を、記憶するようになっている。
【０１３０】
（最多発生頻度セレクタ６０４０）
最多発生頻度セレクタ６０４０は、頻度情報生成回路６０３０が求めたデータの頻度のうちで、最大のものを求めるようになっている。具体的に、最多発生頻度セレクタ６０４０は、最大値比較器６０４１を２組と、セレクタ６０４２を備えている。
【０１３１】
最大値比較器６０４１は、頻度数レジスタ６０３２に記憶されているデータ頻度なかから最大のものを求めるようになっている。
【０１３２】
セレクタ６０４２は、ディジタル信号Ｓ０１１に応じて、２組の最大値比較器６０４１のうちの一方を選択して出力するようになっている。ここで、セレクタ６０４２の出力を最多発生頻度と呼ぶことにする。
【０１３３】
（周波数情報生成回路６０５０）
周波数情報生成回路６０５０は、データ“１”についての最多発生頻度と、データ“０”についての最多発生頻度とに基づいて、多数決時に最低限必要なサンプリング回数を求めるとともに、その回数に対応した、周波数情報Ｓ０１６と周波数情報Ｓ０１７とを生成して、外部メモリ６０１に出力するようになっている。
【０１３４】
（アナログ・ディジタル変換器６００の動作）
上記のアナログ・ディジタル変換器６００では、使用モード選択信号Ｓ０２２が評価モードの場合は、使用モードセレクタ６０１０によって、多数決情報Ｓ０２３が多数決情報外部メモリ転送回路６０２０に入力される。それにより、多数決情報外部メモリ転送回路６０２０は、変換結果・多数決情報Ｓ０２４を生成して外部メモリ６０１に記憶する。そして、外部メモリ６０１に記憶されている変換結果・多数決情報Ｓ０２４に基づいて、頻度情報生成回路６０３０がＡ／Ｄ変換毎のデータの頻度を求め、最多発生頻度セレクタ６０４０がそれらのデータ頻度のなかから最多発生頻度を求める。その最多発生頻度に基づいて、周波数情報生成回路６０５０が、周波数情報Ｓ０１６と周波数情報Ｓ０１７とを生成して、外部メモリ６０１に出力する。
【０１３５】
使用モード選択信号Ｓ０２２が製品モードの場合は、使用モードセレクタ６０１０が外部メモリ６０１に記憶されている周波数情報Ｓ０１６と周波数情報Ｓ０１７とを読み出して、クロック分周回路４０２に出力する。これにより、多数決回路４０３における多数決時のサンプリング回数が決定される。
【０１３６】
上記のように、本実施形態は、評価モード時に、データ頻度を統計的に求めて、最適な多数決時のサンプリング回数を決定する。それゆえ、多数決のために無駄なサンプリングが行なわれることがなく、他の実施形態と比べ、Ａ／Ｄ変換速度の向上が可能になる。
【０１３７】
なお、上記の各実施形態では、上位ビットのＡ／Ｄ変換に逐次比較型ＡＤコンバータを用い、下位ビットのＡ／Ｄ変換に並列型コンバータを用いているが、これらは例示であり、Ａ／Ｄコンバータの形式は、上記の例には限定されない。
【産業上の利用可能性】
【０１３８】
本発明に係るアナログ・ディジタル変換器は、ノイズの影響を受けやすい下位ビットの出力を、多数決により決定するので、Ａ／Ｄ変換器の内部でノイズが発生した場合でも、精度を損なうことなくＡ／Ｄ変換を行なうことが可能になるという効果を有し、アナログ信号に対応したディジタル信号を出力するアナログ・ディジタル変換器等として有用である。
【図面の簡単な説明】
【０１３９】
【図１】本発明の実施形態１に係るアナログ・ディジタル変換器の構成を示すブロック図である。
【図２】制御回路１０１の構成例を示すブロック図である。
【図３】スイッチ付きコンパレータ１０３の構成例を示すブロック図である。
【図４】多数決回路１０７の構成例を示すブロック図である。
【図５】本発明の実施形態２に係るアナログ・ディジタル変換器の構成を示すブロック図である。
【図６】可変抵抗回路２０１の構成例を示すブロック図である。
【図７】本発明の実施形態３に係るアナログ・ディジタル変換器の構成を示すブロック図である。
【図８】制御回路３０１の構成例を示すブロック図である。
【図９】可変抵抗回路３０２の構成例を示すブロック図である。
【図１０】並列型ＡＤコンバータ３０３の構成例を示すブロック図である。
【図１１】多数決回路３０４の構成例を示すブロック図である。
【図１２】本発明の実施形態４に係るアナログ・ディジタル変換器の構成を示すブロック図である。
【図１３】多数決回路４０３の構成例を示すブロック図である。
【図１４】本発明の実施形態５に係るアナログ・ディジタル変換器の構成を示すブロック図である。
【図１５】最適クロック選択回路５０１の構成例を示すブロック図である。
【図１６】制御信号Ｓ０１４が“００”の場合におけるクロック信号Ｓ０１２等の波形を示す図である。
【図１７】本発明の実施形態５に係るアナログ・ディジタル変換器の構成を示すブロック図である。
【図１８】サンプリング数決定回路６０２の構成例を示すブロック図である。
【符号の説明】
【０１４０】
１００      アナログ・ディジタル変換器
１０１      制御回路
１０１ａ    変換回数ダウンカウンタ
１０１ｂ    ＮＯＲ回路
１０１ｃ    セレクタ
１０１ｄ    セレクタ
１０２      ＤＡコンバータ
１０３      スイッチ付きコンパレータ
１０３ａ    アナログスイッチ
１０３ｂ    アナログスイッチ
１０３ｃ    ＮＯＴ回路
１０３ｄ    コンパレータ
１０４      逐次比較レジスタ
１０５      ＤＡコンバータ
１０６      並列型ＡＤコンバータ
１０７      多数決回路
１０８      クロック分周回路
１０９      変換結果格納レジスタ
２００      アナログ・ディジタル変換器
２０１      可変抵抗回路
３００      アナログ・ディジタル変換器
３０１      制御回路
３０１ａ    変換ビット設定レジスタ
３０１ｂ    変換回数ダウンカウンタ
３０１ｃ    変換ビット制御信号生成回路
３０１ｄ    ＮＯＲ回路
３０１ｅ〜３０１ｆ      ＡＮＤ回路
３０１ｇ〜３０１ｈ      セレクタ
３０２      可変抵抗回路
３０３      並列型ＡＤコンバータ
３０４      多数決回路
４００      アナログ・ディジタル変換器
４０１      クロック選択レジスタ
４０２      クロック分周回路
４０３      多数決回路
５００      アナログ・ディジタル変換器
５０１      最適クロック選択回路
６００      アナログ・ディジタル変換器
６０１      外部メモリ
６０２      サンプリング数決定回路
１０１０      単ビット多数決回路
１０１１      加算回路
１０１２      レジスタ
１０１３      ビット選択回路
１０１４      フリップフロップ
２０１０      デコーダ
２０２０      アナログスイッチ
２０３０〜２０３９  抵抗回路
２０４０      アナログスイッチ
２０５０      ＮＯＴ回路
３０１０      デコーダ
３０２０      アナログスイッチ
３０３０〜３０３９  抵抗回路
３０４０      アナログスイッチ
３０５０      ＮＯＴ回路
３１００〜３１０６  抵抗素子
３１０７〜３１１０  アナログスイッチ
３１１１・３１１２  ＮＯＴ回路
３１１３      オペアンプ型コンパレータ
３１１４      エンコーダ
３２００      スイッチ回路
４０１０      多数決回路
４０１１      ビット選択回路
５０１０〜５０１５  セレクタ
５０２１〜５０２３  ＥＸＮＯＲ回路
５０２４      ＮＡＮＤ回路
５０２５      フリップフロップ
５０２６〜５０２７  ＯＲ回路
５０３０      レジスタ
５０３１      レジスタ
５０３２      比較回路
５０３３      減算回路
５０３４〜５０３５  カウンタ
６０００      Ａ／Ｄ変換回数カウンタ
６０１０      使用モードセレクタ
６０１１〜６０１２  セレクタ
６０２０      多数決情報外部メモリ転送回路
６０３０      頻度情報生成回路
６０３１      加算回路
６０３２      頻度数レジスタ
６０４０      最多発生頻度セレクタ
６０４１      最大値比較器
６０４２      セレクタ
６０５０      周波数情報生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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