(57)【要約】【課題】消費電流をあまり増加させることなく、トリミング用保持回路の内容を適時にリフレッシュすることができる半導体集積回路を提供する。【解決手段】この半導体集積回路は、複数ビットのトリミングデータを格納する格納回路と、格納回路から読み出されたトリミングデータを保持する保持回路と、保持回路に保持されているトリミングデータの対応するビットが変化したときに正又は負のパルスを出力する複数の変化検出回路と、正又は負のパルスに対応して活性化される複数の２値信号をそれぞれ生成する複数の２値信号生成回路と、それらの２値信号の内の少なくとも１つが活性化されたときに検出信号を活性化する論理回路と、検出信号が活性化されたときに、格納回路から読み出されるトリミングデータによって、保持回路に保持されているトリミングデータを更新するリフレッシュ回路とを具備する。【選択図】図１
2008192960.tif 000002
【特許請求の範囲】
【請求項１】
製造後にトリミングを必要とする回路ブロックを内蔵した半導体集積回路であって、
前記回路ブロックをトリミングするために用いられる複数ビットのトリミングデータを格納する格納回路と、
前記格納回路から読み出されたトリミングデータを保持する保持回路と、
前記保持回路に保持されているトリミングデータの対応するビットが第１のレベルから第２のレベルに変化したときに正のパルスを出力すると共に、上記ビットが第２のレベルから第１のレベルに変化したときに負のパルスを出力する複数の変化検出回路と、
前記複数の変化検出回路から出力される正又は負のパルスに対応して活性化される複数の２値信号をそれぞれ生成する複数の２値信号生成回路と、
前記複数の２値信号生成回路によってそれぞれ生成される複数の２値信号の内の少なくとも１つが活性化されたときに検出信号を活性化する論理回路と、
前記論理回路から出力される検出信号が活性化されたときに、前記格納回路から読み出されるトリミングデータによって、前記保持回路に保持されているトリミングデータを更新するリフレッシュ回路と、
を具備する半導体集積回路。
【請求項２】
前記格納回路が、複数ビットのトリミングデータに対応して切断された状態又は切断されていない状態に設定された複数のヒューズを有するヒューズ回路を含み、
前記保持回路が、前記リフレッシュ回路から出力される信号に応答して、前記複数のヒューズの設定状態を読み出し、前記複数のヒューズの設定状態に対応する複数ビットのトリミングデータをそれぞれ保持する複数のラッチ回路を含む、請求項１記載の半導体集積回路。
【請求項３】
前記格納回路が、複数ビットのトリミングデータを格納する不揮発性メモリを含み、
前記保持回路が、前記不揮発性メモリから読み出された複数ビットのトリミングデータをそれぞれ保持する複数のＤフリップフロップを有するレジスタを含む、請求項１記載の半導体集積回路。
【請求項４】
前記複数の変化検出回路の各々が、
第１の電源電位と出力ノードとの間にソース・ドレインが直列に接続された２つのＰチャネルＭＯＳトランジスタを有する第１の検出部であって、前記保持回路に保持されているトリミングデータの対応するビットが一方のＰチャネルＭＯＳトランジスタのゲートに入力されると共に、上記ビットが遅延及び反転されて他方のＰチャネルＭＯＳトランジスタのゲートに入力され、上記ビットがハイレベルからローレベルに変化したときに正のパルスを出力する前記第１の検出部と、
前記出力ノードと第２の電源電位との間にドレイン・ソースが直列に接続された２つのＮチャネルＭＯＳトランジスタを有する第２の検出部であって、上記ビットが一方のＮチャネルＭＯＳトランジスタのゲートに入力されると共に、上記ビットが遅延及び反転されて他方のＮチャネルＭＯＳトランジスタのゲートに入力され、上記ビットがローレベルからハイレベルに変化したときに負のパルスを出力する前記第２の検出部と、
前記２つのＰチャネルＭＯＳトランジスタの内の少なくとも１つと前記２つのＮチャネルＭＯＳトランジスタの内の少なくとも１つとがオフ状態のときに、前記出力ノードにハイレベルとローレベルとの間の所定の電位を設定する電位設定部と、
を含む、請求項１〜３のいずれか１項記載の半導体集積回路。
【請求項５】
前記第１の検出部が、前記保持回路に保持されているトリミングデータの対応するビットが入力される第１の遅延回路と、前記第１の遅延回路から出力されるデータを反転して前記他方のＰチャネルＭＯＳトランジスタのゲートに印加する第１のインバータとをさらに有すると共に、
前記第２の検出部が、上記ビットが入力される第２の遅延回路と、前記第２の遅延回路から出力されるデータを反転して前記他方のＮチャネルＭＯＳトランジスタのゲートに印加する第２のインバータとをさらに有し、
前記電位設定部が、前記第１の電源電位と前記出力ノードとの間に接続された第１の抵抗と、前記出力ノードと前記第２の電源電位との間に接続された第２の抵抗とを有する、請求項４記載の半導体集積回路。
【請求項６】
前記複数の２値信号生成回路の各々が、
前記複数の変化検出回路の内の対応する１つから出力される信号を所定の電位よりも大きい第１の判定電位に基づいて２値化することにより、該信号の正のパルスに対応して活性化される２値信号を出力する第１の判定回路と、
上記変化検出回路から出力される信号を所定の電位よりも小さい第２の判定電位に基づいて２値化することにより、該信号の負のパルスに対応して活性化される２値信号を出力する第２の判定回路と、
前記第１の判定回路から出力される２値信号と前記第２の判定回路から出力される２値信号との論理和を求めることにより、該論理和を表す２値信号を生成する第２の論理回路と、
を含む、請求項５記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体集積回路に関し、特に、製造工程上のばらつき等を補正するために製造後にトリミングを必要とする回路ブロックを内蔵した半導体集積回路に関する。
【背景技術】
【０００２】
例えば、近年普及している携帯電話機やＰＤＡ（Personal Digital Assistance：個人用携帯情報端末）に代表される携帯機器においては、液晶表示パネルが広く用いられている。液晶表示パネルの多階調化を実現するためには、所望の階調数に対応する複数の階調電圧を生成する階調電圧生成回路が、ＩＣ（半導体集積回路）内に構成される。そのような階調電圧生成回路は、複数の分圧抵抗を含んでおり、それらの分圧抵抗によって基準電圧が分圧されることにより、複数の階調電圧が生成される。
【０００３】
ところで、液晶表示パネルの輝度は、階調電圧のみによって決定されるものではなく、液晶表示パネルを構成する液晶等の特性に影響される。従って、液晶表示パネルは、製造メーカによって特有の階調特性を有している。そこで、ＩＣに内蔵された階調電圧生成回路において、液晶表示パネル毎の仕様に合わせて階調電圧を設定する必要がある。さらに、個々のＩＣにおいても製造工程上のばらつきが生じるので、ＩＣの製造後に、そのようなばらつきを補正する場合がある。
【０００４】
一般に、製造工程上のばらつきを補正する手段として、トリミングが広く知られている。トリミングの技術には様々あるが、例えば、ＩＣの検査時や出荷調整時に、ヒューズ回路や不揮発性メモリ等の格納回路にトリミングデータを格納しておき、ＩＣの電源投入時に、このトリミングデータをラッチ回路やレジスタ等の保持回路に取り込んで、トリミングを必要とする回路ブロックに対して、この保持回路からトリミングデータを供給することが行われている。
【０００５】
しかしながら、トリミング用保持回路に保持されている内容は、静電気によるノイズ等によって書き換えられてしまうことがある。そこで、下記の特許文献１には、回路規模を増大させることなく、外来のノイズに影響されないヒューズ回路が開示されている。このヒューズ回路は、アナログ値を調整するためのヒューズ回路であって、ヒューズ素子の設定状態を記憶するラッチ回路と、ラッチ回路にヒューズ素子の設定状態を取り込むためのラッチクロックを周期的信号に基づいて生成するラッチクロック生成回路とを含み、上記ラッチ回路は、ラッチクロックに基づいて周期的にヒューズ素子の設定状態を取り込み、ラッチ回路に取り込まれたヒューズ素子の設定状態に基づいてアナログ値が調整される。
【０００６】
特許文献１によれば、トリミング用保持回路に保持されている内容を定期的にリフレッシュすることができるが、格納回路に格納されているトリミングデータを読み出すためには電力を消費するので、リフレッシュ間隔を短くすると、ＩＣの消費電力がかなり増加してしまう。一方、リフレッシュ間隔を長くすると、トリミング用保持回路の内容がノイズ等によって書き換えられてしまった場合に、機器が誤動作する期間が長くなるという問題がある。例えば、発振回路において分周比がトリミングによって設定されている場合に、トリミング用保持回路の内容が書き換えられてしまうと、本来の周波数とは異なる周波数が出力され続けてしまう。
【特許文献１】特開２００４−１０３８７３（第１頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、上記の点に鑑み、本発明は、消費電流をあまり増加させることなく、トリミング用保持回路の内容を適時にリフレッシュすることができる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明の１つの観点に係る半導体集積回路は、製造後にトリミングを必要とする回路ブロックを内蔵した半導体集積回路であって、回路ブロックをトリミングするために用いられる複数ビットのトリミングデータを格納する格納回路と、格納回路から読み出されたトリミングデータを保持する保持回路と、保持回路に保持されているトリミングデータの対応するビットが第１のレベルから第２のレベルに変化したときに正のパルスを出力すると共に、上記ビットが第２のレベルから第１のレベルに変化したときに負のパルスを出力する複数の変化検出回路と、複数の変化検出回路から出力される正又は負のパルスに対応して活性化される複数の２値信号をそれぞれ生成する複数の２値信号生成回路と、複数の２値信号生成回路によってそれぞれ生成される複数の２値信号の内の少なくとも１つが活性化されたときに検出信号を活性化する論理回路と、論理回路から出力される検出信号が活性化されたときに、格納回路から読み出されるトリミングデータによって、保持回路に保持されているトリミングデータを更新するリフレッシュ回路とを具備する。
【０００９】
ここで、格納回路が、複数ビットのトリミングデータに対応して切断された状態又は切断されていない状態に設定された複数のヒューズを有するヒューズ回路を含み、保持回路が、リフレッシュ回路から出力される信号に応答して、複数のヒューズの設定状態を読み出し、複数のヒューズの設定状態に対応する複数ビットのトリミングデータをそれぞれ保持する複数のラッチ回路を含むようにしても良い。
【００１０】
あるいは、格納回路が、複数ビットのトリミングデータを格納する不揮発性メモリを含み、保持回路が、不揮発性メモリから読み出された複数ビットのトリミングデータをそれぞれ保持する複数のＤフリップフロップを有するレジスタを含むようにしても良い。
【００１１】
また、複数の変化検出回路の各々が、第１の電源電位と出力ノードとの間にソース・ドレインが直列に接続された２つのＰチャネルＭＯＳトランジスタを有する第１の検出部であって、保持回路に保持されているトリミングデータの対応するビットが一方のＰチャネルＭＯＳトランジスタのゲートに入力されると共に、上記ビットが遅延及び反転されて他方のＰチャネルＭＯＳトランジスタのゲートに入力され、上記ビットがハイレベルからローレベルに変化したときに正のパルスを出力する第１の検出部と、出力ノードと第２の電源電位との間にドレイン・ソースが直列に接続された２つのＮチャネルＭＯＳトランジスタを有する第２の検出部であって、上記ビットが一方のＮチャネルＭＯＳトランジスタのゲートに入力されると共に、上記ビットが遅延及び反転されて他方のＮチャネルＭＯＳトランジスタのゲートに入力され、上記ビットがローレベルからハイレベルに変化したときに負のパルスを出力する第２の検出部と、２つのＰチャネルＭＯＳトランジスタの内の少なくとも１つと２つのＮチャネルＭＯＳトランジスタの内の少なくとも１つとがオフ状態のときに、出力ノードにハイレベルとローレベルとの間の所定の電位を設定する電位設定部とを含むようにしても良い。
【００１２】
その場合に、第１の検出部が、保持回路に保持されているトリミングデータの対応するビットが入力される第１の遅延回路と、第１の遅延回路から出力されるデータを反転して他方のＰチャネルＭＯＳトランジスタのゲートに印加する第１のインバータとをさらに有すると共に、第２の検出部が、上記ビットが入力される第２の遅延回路と、第２の遅延回路から出力されるデータを反転して他方のＮチャネルＭＯＳトランジスタのゲートに印加する第２のインバータとをさらに有し、電位設定部が、第１の電源電位と出力ノードとの間に接続された第１の抵抗と、出力ノードと第２の電源電位との間に接続された第２の抵抗とを有するようにしても良い。
【００１３】
さらに、複数の２値信号生成回路の各々が、複数の変化検出回路の内の対応する１つから出力される信号を所定の電位よりも大きい第１の判定電位に基づいて２値化することにより、該信号の正のパルスに対応して活性化される２値信号を出力する第１の判定回路と、上記変化検出回路から出力される信号を所定の電位よりも小さい第２の判定電位に基づいて２値化することにより、該信号の負のパルスに対応して活性化される２値信号を出力する第２の判定回路と、第１の判定回路から出力される２値信号と第２の判定回路から出力される２値信号との論理和を求めることにより、該論理和を表す２値信号を生成する第２の論理回路とを含むようにしても良い。
【発明の効果】
【００１４】
本発明によれば、保持回路に保持されているトリミングデータがノイズ等によって変化したときにリフレッシュを行うようにしたので、消費電流をあまり増加させることがない。また、トリミングデータが変化してから直ちに保持回路がリフレッシュされるので、機器が誤動作する期間を極力短くして実害を逃れることができる。
【発明を実施するための最良の形態】
【００１５】
以下に、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る半導体集積回路の構成を示すブロック図である。この半導体集積回路は、製造後にトリミングを必要とする回路ブロック１００を内蔵している。回路ブロック１００としては、具体的には、階調電圧生成回路、発振回路、Ｄ／Ａ（ディジタル／アナログ）変換回路、Ａ／Ｄ（アナログ／ディジタル）変換回路等が該当する。
【００１６】
例えば、２次元マトリクス状にＴＦＴ（Thin Film Transistor：薄膜トランジスタ）が配置された液晶表示パネルを駆動するための液晶ドライバＩＣは、複数の階調電圧を生成し、それらの階調電圧をソース駆動回路に供給する階調電圧生成回路を内蔵している。階調電圧生成回路は、安定化された電源電圧を複数の抵抗によって分圧することにより、複数の出力電圧を生成する。液晶ドライバＩＣの製造後に、それらの抵抗の内の幾つかをスイッチ回路によって短絡することにより、出力電圧を調整（トリミング）することができる。
【００１７】
図１を参照すると、本実施形態に係る半導体集積回路は、複数ビットのトリミングデータに対応して切断された状態又は切断されていない状態に設定された複数のヒューズを有するヒューズ回路１０と、それらのヒューズの設定状態に基づいて複数ビットのトリミングデータＴＤ１〜ＴＤ８を保持する複数のラッチ回路２１〜２８と、ラッチ回路２１〜２８に保持されているトリミングデータＴＤ１〜ＴＤ８の変化を検出して検出信号を所定の期間活性化させる検出回路３０と、検出回路３０から出力される検出信号が活性化されたときに、ヒューズ回路１０から読み出されるトリミングデータによって、ラッチ回路２１〜２８に保持されているトリミングデータＴＤ１〜ＴＤ８を更新するリフレッシュ回路４０とを含んでいる。ここでは、例として、トリミングデータのビット数を８ビットとしている。
【００１８】
ヒューズ回路１０は、複数のヒューズが切断された状態又は切断されていない状態に対応してトリミングデータを格納する格納回路に相当する。複数のヒューズの一端には、電源電位ＶＤＤが供給されており、他端は、ラッチ回路２１〜２８に接続されている。ラッチ回路２１〜２８は、各々がインバータとＮＯＲ回路とによって構成され、リフレッシュ回路４０からラッチクロック信号としてハイレベルのパルスが供給されると、複数のヒューズの設定状態を読み出して、それらのヒューズの設定状態に対応する複数ビットのトリミングデータＴＤ１〜ＴＤ８を保持する保持回路に相当する。
【００１９】
検出回路３０は、ラッチ回路２１〜２８に保持されている複数ビットのトリミングデータＴＤ１〜ＴＤ８の少なくとも１つのビットが変化したときに、検出信号を所定の期間活性化させる。リフレッシュ回路４０は、電源が投入された際のリセット時、及び、検出回路３０から出力される検出信号が活性化されたときに、ラッチクロック信号としてハイレベルのパルスを出力する。これにより、ラッチ回路２１〜２８に保持されているトリミングデータが更新されて、ラッチ回路２１〜２８がリフレッシュされる。
【００２０】
このように、ラッチ回路２１〜２８に保持されているトリミングデータがノイズ等によって書き換えられてしまった場合においても、ラッチ回路２１〜２８が直ちにリフレッシュされるので、機器が誤動作する期間を極力短くすることができる。なお、リフレッシュ回路４０は、ラッチクロック信号のパルスを一旦出力した後、しばらくの間は、ラッチクロック信号のパルスを出力しないようにしても良い。これにより、トリミングデータがノイズ等によって書き換えられた際に、リフレッシュが２回続けて行われることを防止できる。
【００２１】
図２は、本発明の第２の実施形態に係る半導体集積回路の構成を示すブロック図である。図２に示すように、この半導体集積回路は、複数ビットのトリミングデータＴＤ１〜ＴＤ８を格納する不揮発性メモリ（Ｅ２ＰＲＯＭ）５０と、不揮発性メモリ５０から読み出された複数ビットのトリミングデータＴＤ１〜ＴＤ８を保持する複数のＤフリップフロップ６１〜６８を有するレジスタ６０と、レジスタ６０に保持されているトリミングデータＴＤ１〜ＴＤ８の変化を検出して検出信号を所定の期間活性化させる検出回路３０と、検出回路３０から出力される検出信号が活性化されたときに、不揮発性メモリ５０から読み出されるトリミングデータによって、レジスタ６０に保持されているトリミングデータＴＤ１〜ＴＤ８を更新するリフレッシュ回路７０とを含んでいる。ここでは、例として、トリミングデータのビット数を８ビットとしている。
【００２２】
不揮発性メモリ５０は、トリミングデータを格納する格納回路に相当し、リフレッシュ回路７０から出力されるリード信号に応答して、トリミングデータを読み出して出力する。また、レジスタ６０は、トリミングデータを保持する保持回路に相当し、Ｄフリップフロップ６１〜６８は、リフレッシュ回路７０からクロック信号入力端子Ｃに入力されるラッチクロック信号がハイレベルに立ち上がると、データ入力端子Ｄに入力される複数ビットのトリミングデータを保持する。
【００２３】
検出回路３０は、Ｄフリップフロップ６１〜６８に保持されている複数ビットのトリミングデータＴＤ１〜ＴＤ８の少なくとも１つのビットが変化したときに、検出信号を所定の期間活性化させる。リフレッシュ回路７０は、電源が投入された際のリセット時、及び、検出回路３０から出力される検出信号が活性化されたときに、リード信号を所定の期間において活性化すると共に、ラッチクロック信号としてハイレベルのパルスを出力する。これにより、不揮発性メモリ５０から複数ビットのトリミングデータが読み出され、それによって、Ｄフリップフロップ６１〜６８に保持されているトリミングデータが更新されて、レジスタ６０がリフレッシュされる。
【００２４】
このように、レジスタ６０に保持されているトリミングデータがノイズ等によって書き換えられてしまった場合においても、レジスタ６０が直ちにリフレッシュされるので、機器が誤動作する期間を極力短くすることができる。なお、リフレッシュ回路７０は、リード信号及びラッチクロック信号を一旦活性化した後、しばらくの間は、リード信号及びラッチクロック信号を活性化しないようにしても良い。これにより、トリミングデータがノイズ等によって書き換えられた際に、リフレッシュが２回続けて行われることを防止できる。
【００２５】
次に、第１及び第２の実施形態に係る半導体集積回路において使用される検出回路の具体例について説明する。
図３は、第１及び第２の実施形態に係る半導体集積回路において使用される検出回路の具体例を示す図である。図３に示すように、検出回路３０は、複数の変化検出回路３１１〜３１８と、複数の２値信号生成回路３２１〜３２８と、複数のＯＲ回路３３１〜３３７によって構成される論理回路とを含んでいる。
【００２６】
変化検出回路３１１〜３１８は、保持回路に保持されているトリミングデータＴＤ１〜ＴＤ８の対応するビットが第１のレベルから第２のレベルに変化したときに正のパルスを出力すると共に、上記ビットが第２のレベルから第１のレベルに変化したときに負のパルスを出力する。
【００２７】
例えば、変化検出回路３１１は、２つのＰチャネルＭＯＳトランジスタＱＰ１及びＱＰ２、遅延回路３１、及び、インバータ３２によって構成される第１の検出部と、２つのＮチャネルＭＯＳトランジスタＱＮ１及びＱＮ２、遅延回路３３、及び、インバータ３４によって構成される第２の検出部と、抵抗Ｒ１及びＲ２によって構成される電位設定部とを含んでいる。ここで、遅延回路３１及び３３の各々は、複数のゲート（例えば、インバータ）を直列接続することによって構成することができる。他の変化検出回路３１２〜３１８の構成も、変化検出回路３１１と同様である。
【００２８】
トランジスタＱＰ１及びＱＰ２のソース・ドレインは、第１の電源電位ＶＤＤと出力ノードＮ４との間に直列に接続されている。トランジスタＱＰ１のゲート（ノードＮ１）には、トリミングデータの第１ビットＴＤ１が入力され、トランジスタＱＰ２のゲート（ノードＮ２）には、トリミングデータの第１ビットＴＤ１が遅延回路３１及びインバータ３２によって遅延及び反転されて入力される。これにより、図４に示すように、ノードＮ１のレベルがハイレベルからローレベルに変化したときに、遅延回路３１の遅延時間に相当する期間において、ノードＮ２のレベルもローレベルとなり、トランジスタＱＰ１及びＱＰ２の両方がオン状態となって、出力ノードＮ４に正のパルス（電位ＶＤＤ）が出力される。なお、トランジスタＱＰ１の位置とトランジスタＱＰ２の位置とを逆にしても、同様の結果が得られる。
【００２９】
また、トランジスタＱＮ２及びＱＮ１のドレイン・ソースは、出力ノードＮ４と第２の電源電位ＶＳＳ（本実施形態においては、接地電位とする）との間に直列に接続されている。トランジスタＱＮ１のゲート（ノードＮ１）には、トリミングデータの第１ビットＴＤ１が入力され、トランジスタＱＮ２のゲート（ノードＮ３）には、トリミングデータの第１ビットＴＤ１が遅延回路３３及びインバータ３４によって遅延及び反転されて入力される。これにより、図４に示すように、入力ノードＮ１のレベルがローレベルからハイレベルに変化したときに、遅延回路３３の遅延時間に相当する期間において、ノードＮ３のレベルもハイレベルとなり、トランジスタＱＮ１及びＱＮ２の両方がオン状態となって、出力ノードＮ４に負のパルス（電位ＶＳＳ）が出力される。なお、トランジスタＱＮ１の位置とトランジスタＱＮ２の位置とを逆にしても、同様の結果が得られる。
【００３０】
抵抗Ｒ１は、第１の電源電位ＶＤＤと出力ノードＮ４との間に接続され、抵抗Ｒ２は、出力ノードＮ４と第２の電源電位ＶＳＳとの間に接続されている。トランジスタＱＰ１及びＱＰ２の内の少なくとも１つと、トランジスタＱＮ１及びＱＮ２の内の少なくとも１つとがオフ状態のときには、抵抗Ｒ１及びＲ２によって、出力ノード４の電位が設定される。これにより、出力ノード４の電位は、ハイレベル（ＶＤＤ）とローレベル（ＶＳＳ）との間の所定の電位（Ｒ２・ＶＤＤ＋Ｒ１・ＶＳＳ）／（Ｒ１＋Ｒ２）となるが、抵抗Ｒ１の値と抵抗Ｒ２の値とを等しくすれば、出力ノード４の電位は、図４に示すように、（ＶＤＤ＋ＶＳＳ）／２となる。このように、変化検出回路３１１〜３１８の各々から出力される信号は、３値信号となる。変化検出回路３１１〜３１８から出力される複数の３値信号は、対応する２値信号生成回路３２１〜３２８にそれぞれ入力される。
【００３１】
例えば、２値信号生成回路３２１は、変化検出回路３１１から出力される正のパルスに対応して活性化される２値信号を出力する第１の判定回路３５と、変化検出回路３１１から出力される負のパルスに対応して活性化される２値信号を出力する第２の判定回路３６と、第１の判定回路３５から出力される２値信号と第２の判定回路３６から出力される２値信号との論理和を求めることにより該論理和を表す２値信号を生成する論理回路（ＯＲ回路）３７とを含んでいる。他の２値信号生成回路３２２〜３２８の構成も、２値信号生成回路３２１と同様である。
【００３２】
第１の判定回路３５は、変化検出回路３１１から入力される３値信号を第１の判定電位Ｖ１に基づいて２値化するバッファによって構成され、図５に示すように、３値信号に含まれている正のパルスＰ１に対応して活性化される２値信号Ｓ１を出力する。また、第２の判定回路３６は、変化検出回路３１１から入力される３値信号を第２の判定電位Ｖ２に基づいて２値化して反転するインバータによって構成され、図５に示すように、３値信号に含まれている負のパルスＰ２に対応して活性化される２値信号Ｓ２を出力する。
【００３３】
ここで、判定電位Ｖ１及びＶ２と電源電位ＶＤＤ及びＶＳＳとの関係は、次のように設定される。
ＶＳＳ＜Ｖ２＜（Ｒ２・ＶＤＤ＋Ｒ１・ＶＳＳ）／（Ｒ１＋Ｒ２）＜Ｖ１＜ＶＤＤ
特に、抵抗Ｒ１の値と抵抗Ｒ２の値とが等しい場合には、この関係は次のように設定される。
ＶＳＳ＜Ｖ２＜（ＶＤＤ＋ＶＳＳ）／２＜Ｖ１＜ＶＤＤ
さらに望ましくは、この関係は次のように設定される。
Ｖ１＝（３ＶＤＤ＋ＶＳＳ）／４、  Ｖ２＝（ＶＤＤ＋３ＶＳＳ）／４
【００３４】
ＯＲ回路３７は、第１の判定回路３５から出力される２値信号と第２の判定回路３６から出力される２値信号との論理和を求めることにより、該論理和を表す２値信号を生成する。これにより、２値信号生成回路３２１〜３２８は、変化検出回路３１１〜３１８から出力される正又は負のパルスに対応して活性化される複数の２値信号をそれぞれ生成することができる。さらに、ＯＲ回路３３１〜３３７によって構成される論理回路は、２値信号生成回路３２１〜３２８によってそれぞれ生成される複数の２値信号の内の少なくとも１つが活性化されたときに、検出信号を活性化する。従って、保持回路に保持されているトリミングデータの少なくとも１つのビットが変化したときに、検出信号を活性化することができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の第１の実施形態に係る半導体集積回路の構成を示すブロック図。
【図２】本発明の第２の実施形態に係る半導体集積回路の構成を示すブロック図。
【図３】第１及び第２の実施形態における検出回路の具体例を示す図。
【図４】図３に示す変化検出回路の動作を説明するための図。
【図５】図３に示す２値信号生成回路の動作を説明するための図。
【符号の説明】
【００３６】
１０  ヒューズ回路、  ２１〜２８  ラッチ回路、  ３０  検出回路、  ３１、３３  遅延回路、  ３２、３４  インバータ、  ３５  第１の判定回路、  ３６  第２の判定回路、  ３７  ＯＲ回路、  ４０、７０  リフレッシュ回路、  ５０  不揮発性メモリ（Ｅ２ＰＲＯＭ）、  ６０  レジスタ、  ６１〜６８  Ｄフリップフロップ、  １００  トリミングを必要とする回路ブロック、  ３１１〜３１８  変化検出回路、  ３２１〜３２８  ２値信号生成回路、  ３３１〜３３７  ＯＲ回路、  Ｒ１、Ｒ２  抵抗、  ＱＰ１、ＱＰ２  ＰチャネルＭＯＳトランジスタ、  ＱＮ１、ＱＮ２  ＮチャネルＭＯＳトランジスタ
【図１】
2008192960.tif 000003
【図２】
2008192960.tif 000004
【図３】
2008192960.tif 000005
【図４】
2008192960.tif 000006
【図５】
2008192960.tif 000007