(57)【要約】【課題】ボディーコンタクトを有する半導体装置の製造において、通常のコンタクトホールへのレジストプラグ埋め込みを行わずに、ボディーコンタクト形成のエッチングによる活性領域のダメージを防止し、且つ形成面積の増大を抑制する。【解決手段】  分離絶縁膜１４の下のＳＯＩ層１３にまで達する第１のコンタクト４５ａと、活性領域２１の上面まで達する第１のコンタクト４２ａとを、それぞれ異なるパターンのマスクを用いた別々のエッチング工程により形成する。【選択図】図１５
2008270473.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体層の上部に、当該半導体層における活性領域を規定する分離絶縁膜を形成する工程と、
（ｂ）前記活性領域に所定の半導体素子を形成する工程と、
（ｃ）前記半導体素子上を覆う層間絶縁膜を形成する工程と、
（ｄ）第１のレジストをマスクにするエッチングにより、前記層間絶縁膜および分離絶縁膜を貫通しその下の前記半導体層に達する第１のコンタクトホールを形成する工程と、
（ｅ）第２のレジストをマスクにするエッチングにより、前記層間絶縁膜を貫通し前記活性領域の上面に達する第２のコンタクトホールを形成する工程と、
（ｆ）前記第１および第２のコンタクトホール内のそれぞれに、第１および第２のコンタクトプラグを形成する工程を備え、
前記第１のレジストは、前記第２のコンタクトホールの形成領域を覆い、
前記第２のレジストは、前記第１のコンタクトホールの形成領域を覆う
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法であって、
前記半導体素子は、電界効果トランジスタを含み、
前記半導体層における第１のコンタクトプラグが接続する領域は、前記電界効果トランジスタのボディー領域と電気的に接続した領域である
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関するものであり、特に、ＤＴＭＯＳＦＥＴ（Dynamic Threshold voltage MOSFET）の形成技術に関するものである。
【背景技術】
【０００２】
ＳＯＩ（Silicon On Insulator）基板を用いたＭＯＳ（Metal-Oxide Semiconductor）型の電界効果トランジスタ（ＦＥＴ；Field-Effect Transistor）は広く知られている。このＭＯＳＦＥＴの動作速度の高速化および電流駆動能力の向上を可能にする技術として、ＤＴＭＯＳＦＥＴ（Dynamic Threshold voltage MOSFET、以下「ＤＴＭＯＳ」と称す）と呼ばれるトランジスタが提案されている（例えば、特許文献１参照）。
【０００３】
トランジスタのチャネルが形成されるボディー領域（以下単に「ボディー」と称す）は、トランジスタの動作安定化のために一定の電位に固定されるのが通常であるが、ＤＴＭＯＳの特徴は、ゲート電極（制御電極）とボディーとが互いに電気的に接続されるところにある。つまりＤＴＭＯＳでは、ボディー電位はゲート電極電位に応じて変化する。
【０００４】
例えばＮチャネル型のＤＴＭＯＳの場合、ゲート電極がＨ（High）レベルになってトランジスタがＯＮ状態になると、それに伴いボディー電位もＨレベルになる。するとトランジスタの動作しきい値電圧が下がり、その結果、通常のＭＯＳＦＥＴに比べ多くの電流を流すことができる（即ち、電流駆動能力が向上する）。
【０００５】
ところでＳＯＩ基板は、シリコン基板、埋め込み酸化膜（ＢＯＸ：Buried Oxide）層およびシリコン層（ＳＯＩ層）がこの順に積み重なった積層構造を有している。またＳＯＩ層に形成される素子間を分離するトレンチ分離（分離絶縁膜）としては、ＳＯＩ層を完全に切り離す完全トレンチ分離（ＦＴＩ：Full Trench Isolation）と、ＳＯＩ層の上部のみに形成される部分トレンチ分離（ＰＴＩ：Partial Trench Isolation）とがある。以下、完全トレンチ分離および部分トレンチ分離をそれぞれ「完全分離」および「部分分離」と略称する。
【０００６】
一般に、トランジスタのゲート電極は、活性領域上の電極部と分離絶縁膜上のパッド部とを含んでいる。特許文献１に開示されたＤＴＭＯＳは、一部がゲート電極のパッド部に接続すると共に、他の一部が部分分離の下のＳＯＩ層にまで達するコンタクトプラグを有している。当該ＤＴＭＯＳでは部分分離下のＳＯＩ層とトランジスタのボディ（ゲート電極の電極部下のＳＯＩ層）とは互いに繋がった同一導電型の領域になっており、両者は電気的に接続した関係にある。つまり特許文献１のＤＴＭＯＳにおいては、ゲート電極とボディーとの間が、部分分離下のＳＯＩ層および上記コンタクトプラグを介して電気的に接続するように構成されている。
【０００７】
また本発明者等によって、ＤＴＭＯＳをＳＲＡＭに適用する技術が提案されている（例えば特許文献２参照）。
【０００８】
【特許文献１】特開２００１−７７３６８号公報
【特許文献２】特開２００６−４９７８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ＤＴＭＯＳを備える半導体装置の従来の製造方法では、ボディーに接続するコンタクト（ボディーコンタクト）のためのコンタクトホール（ボディーコンタクトホール）と、それ以外の通常のコンタクトのためのコンタクトホール（通常のコンタクトホール）とは、一つのマスクパターンを用いた同じエッチング工程により並列して形成されていた。例えば上記特許文献２の図１１〜図１６にその工程が示されている。
【００１０】
即ち同文献の図１１の如く、ＳＲＡＭセルを覆う層間絶縁膜（１６〜１８）上に、通常のコンタクトホールおよびボディーコンタクトホールの両方の形成領域を開口したレジスト（５８）を形成し、それをマスクにして層間絶縁膜（１６〜１８）をエッチングする。但しこのエッチングでは、ボディーコンタクトホール（４５ａ）も通常のコンタクトホール（４２ａ）と同じ深さで形成される。つまりこの段階では、ボディーコンタクトホール（４５ａ）は部分分離（１４）下のＳＯＩ層（１３）にまでは達しない。
【００１１】
次いで同図１２の如く、ボディーコンタクトホール（４５ａ）以外の通常のコンタクトホール（４２ａ）を埋め込むようにレジスト（５９）を形成する。そしてエッチバックによりその余剰な部分を除去することで、通常のコンタクトホール（４２ａ）内にレジスト（５９）のプラグ（以下「レジストプラグ」）を形成する（同図１３）。
【００１２】
そしてさらなるエッチングによりボディーコンタクトホール（４５ａ）を掘り下げ、部分分離（１４）の下のＳＯＩ層（１３）にまで到達させる（同図１４）。その後、レジストプラグ（５９）を除去し、各コンタクトホール内に金属等のコンタクト材を埋め込むことで、ボディーコンタクトおよび通常のコンタクトが形成される（同図１６）。
【００１３】
このように従来の製造方法においては、ボディーコンタクトホール（４５ａ）および通常のコンタクトホール（４２ａ）が、その両方のパターンを含む１つのレジストパターン（５８）に基づいて形成される。そのため、ボディーコンタクトホール（４５ａ）をＳＯＩ層（１３）に到達させるためのエッチング（同図１４）の際には、当該エッチングにより通常のコンタクトホール（４２ａ）の底の活性領域上面がダメージを受けないように、その中に上記のレジストプラグ（５９）を形成しておく必要があった。活性領域の上面がダメージを受けると、当該活性領域と通常のコンタクトとの接続抵抗が上昇するなどの問題が生じるためである。
【００１４】
従って、ボディーコンタクトホールをＳＯＩ層に到達させるエッチング工程の際に通常のコンタクトホール内に形成されるレジストプラグは、その工程の途中で除去されてしまわない程度に充分な厚さで形成される必要がある。しかし、レジストプラグを形成するためのエッチバック工程におけるエッチング速度のばらつきにより、レジストプラグの上部が過度に除去されて充分な厚さを確保できない場合も考えられる。そうなると、ボディーコンタクトホールをＳＯＩ層に到達させるエッチングの途中でレジストプラグが除去されてしまい、露出した活性領域がダメージを受けてしまう。通常、エッチバック工程では、基板の中央部よりも周辺部の方がエッチング速度が速くなる傾向があるため、この問題は基板の外周部で生じやすい。
【００１５】
また、コンタクトホールの形状やアスペクト比などの条件によっては、その内部にレジストを完全に充填することが困難になり、レジストプラグ内に空洞（ボイド）が生じやすい。レジストプラグがボイドを有していると、よりエッチングで除去され易くなり、レジストプラグの厚さが充分でない場合と同様の問題が生じる。例えばボディーコンタクトホールの径を大きくすれば、ボイドの発生は抑制され、この問題は軽減されるであろうが、形成面積の増大を伴うため好ましくない。そのためレジストプラグを用いた従来の手法では、コンタクトホールの形状条件を最適化するために、相当の開発期間および開発コストを要する結果を招いていた。
【００１６】
また本発明者等は特許文献２において、ＤＴＭＯＳのボディーと電気的に接続した活性領域（６１）を設け、その上面にボディーコンタクトを接続させる技術も開示している（同文献の図１７〜図２７）。この場合、ボディーコンタクトを分離絶縁膜に貫通させる必要がなくなるので、当該ボディーコンタクトを通常のコンタクトと全く同じ工程で並列して形成可能になる。よってこの手法では上記のレジストプラグの形成は不要である。しかし、ボディーコンタクトを接続させるための活性領域（６１）を、トランジスタ構造（ソース／ドレイン領域等）を形成するための通常の活性領域（２１）と別に形成する必要があるため、ＤＴＭＯＳの形成面積の増大を伴い、その縮小化が困難になるという問題を有している。
【００１７】
本発明は以上のような課題を解決するためになされたものであり、ボディーコンタクトを有する半導体装置の製造工程において、通常のコンタクトホールへのレジストプラグ埋め込みを行わずに、ボディーコンタクト形成のエッチングによる活性領域のダメージを防止し、且つ、形成面積の増大を抑制することが可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明の一実施の形態に係る半導体装置の製造方法においては、分離絶縁膜の下の半導体層に達する第１のコンタクトホールと、活性領域の上面に達する第２のコンタクトホールとを、それぞれ異なるパターンのマスクを用いた別々のエッチング工程で形成する。
【発明の効果】
【００１９】
上記一実施の形態によれば、第１および第２のコンタクトホールが、互いに異なるパターンのマスクを用いて形成されるため、その片方の形成の際に、他方の形成領域が露出することが防止される。よって、第１のコンタクトホールを形成するエッチングの際に、第２のコンタクトホール内にレジストプラグを形成をすることなく、活性領域がダメージを受けることを防止できる。
【発明を実施するための最良の形態】
【００２０】
図１は、一般的なＳＲＡＭのメモリセル（ＳＲＡＭセル）の回路図である。同図の如く当該ＳＲＡＭセル１においては、駆動用のＮＭＯＳトランジスタである第１および第２ドライバトランジスタＱ１，Ｑ２と、負荷用のＰＭＯＳトランジスタである第１および第２ロードトランジスタＱ３，Ｑ４とは、１対のインバータを構成してしている。両インバータは、相互に接続されてフリップフロップ回路を構成している。そして、このフリップフロップ回路と、データの転送用のＮＭＯＳトランジスタである第１および第２アクセストランジスタＱ５，Ｑ６とによって、ＳＲＡＭセル１が構成される。ワード線ＷＬにはアクセストランジスタＱ５，Ｑ６のゲートが接続し、ビット線ＢＬおよびＢＬ（バー）にはそれぞれアクセストランジスタＱ５，Ｑ６のソース／ドレインが接続する。
【００２１】
図２は本発明の本実施の形態に係る半導体装置が備えるＳＲＡＭのメモリセルの上面図である。同図に示すように、ＳＲＡＭセル１は、半導体層に横方向（ワード線（不図示）の延在方向）に並ぶ第１Ｐウェル領域、Ｎウェル領域および第２Ｐウェル領域に跨って形成されている。これらのＰウェル領域およびＮウェル領域には、その上部に選択的に分離絶縁膜１４が形成されており、それにより活性領域２１〜２４が規定される。第１Ｐウェル領域の第１活性領域２１には、第１ドライバトランジスタＱ１と第１アクセストランジスタＱ５とが形成される。第２Ｐウェル領域の第２活性領域２２には、第２ドライバトランジスタＱ２と第２アクセストランジスタＱ６とが形成される。Ｎウェル領域の第３および第４活性領域２３，２４には、第１および第２ロードトランジスタＱ３，Ｑ４がそれぞれ形成される。
【００２２】
活性領域２１〜２４上には、それぞれ横方向に延びる第１〜第４ゲート電極３１〜３４が形成される。第１ゲート電極３１は、第１ドライバトランジスタＱ１と第１ロードトランジスタＱ３のゲート（制御電極）として機能し、第２ゲート電極３２は、第２ドライバトランジスタＱ２と第２ロードトランジスタＱ４のゲートとして機能する。第３および第４ゲート電極３３，３４はそれぞれ、第１および第２アクセストランジスタＱ５，Ｑ６のゲートとして機能する。このようなレイアウトは、各活性領域２１〜２４および各ゲート電極３１〜３４は単純な形状となるため、ＳＲＡＭセル１の形成面積の縮小化に適している。
【００２３】
ドライバトランジスタＱ１，Ｑ２のソース領域は、それぞれコンタクトプラグ（以下、単に「コンタクト」と称す）３５，３６を介して接地（ＧＮＤ）配線に接続される。ロードトランジスタＱ３，Ｑ４のソース領域は、それぞれコンタクト３７，３８を介して電源（Ｖｄｄ）配線に接続される。
【００２４】
第１ゲート電極３１上のコンタクト３９は、第２ロードトランジスタＱ４のドレイン領域にも接続しており、上層の配線（不図示）を介して第２ドライバトランジスタＱ２のドレイン領域上のコンタクト４０に接続する。同様に、第２ゲート電極３２上のコンタクト４１は、第１ロードトランジスタＱ３のドレイン領域にも接続しており、上層の配線（不図示）を介して第１ドライバトランジスタＱ１のドレイン領域上のコンタクト４２に接続する。
【００２５】
第１アクセストランジスタＱ５のソース／ドレイン領域の一方は第１ドライバトランジスタＱ１のドレイン領域に繋がっており、他方はコンタクト４３を介してビット線に接続する。同様に、第２アクセストランジスタＱ６のソース／ドレイン領域の一方は第２ドライバトランジスタＱ２のドレイン領域に繋がっており、他方はコンタクト４４を介してビット線に接続する。
【００２６】
そして、第３ゲート電極３３および第４ゲート電極３４は、それぞれコンタクト４５，４６を介してワード線に接続する。以上により、図１に示したＳＲＡＭセルの回路構成が得られる。
【００２７】
但し、詳細は後述するが、当該ＳＲＡＭセル１においては、コンタクト４５が第１ドライバトランジスタＱ１および第１アクセストランジスタＱ５のボディー領域にも電気的に接続している。同様に、コンタクト４６は第２ドライバトランジスタＱ２および第２アクセストランジスタＱ６のボディー領域にも電気的に接続している。即ち当該ＳＲＡＭセル１の等価回路は、図３に示すようになる。つまり、コンタクト４５，４６は「ボディーコンタクト」であり、第１および第２アクセストランジスタＱ５，Ｑ６はＤＴＭＯＳである。その点で通常のＳＲＡＭセルと異なる。
【００２８】
ここで、図２のＳＲＡＭセル１においては、第１ドライバトランジスタＱ１、第１ロードトランジスタＱ３および第１アクセストランジスタＱ５の組と、第２ドライバトランジスタＱ２、第２ロードトランジスタＱ４および第２アクセストランジスタＱ６の組とは、互いに対象にレイアウトされ、さらに、互いに同様の構造を有しているものとする。
【００２９】
図４（ａ），（ｂ）は本実施の形態に係るＳＲＡＭセル１の構成を説明するための図であり、それぞれ図２に示したＳＲＡＭセル１におけるＡ−Ａ線およびＢ−Ｂ線に沿った断面図である。つまり図４（ａ）は、第１ドライバトランジスタＱ１および第１アクセストランジスタＱ５の断面図である。また図４（ｂ）は、コンタクト４２，４５の形成領域の断面図である。
【００３０】
図示は省略するが、ＳＲＡＭセル１の構造の対称性のため、第２ドライバトランジスタＱ２および第２アクセストランジスタＱ６は、図４（ａ）の第１ドライバトランジスタＱ１および第１アクセストランジスタＱ５と同様の構成である。コンタクト４０，４６の形成領域の断面も、図４（ｂ）のコンタクト４２，４５の形成領域と同様の構成である。簡単のため、以下の説明では第１ドライバトランジスタＱ１、第１アクセストランジスタＱ５並びにコンタクト４２，４５について代表的に説明する。
【００３１】
図４（ａ），（ｂ）に示すように、当該ＳＲＡＭセル１は、シリコン基板１１、埋め込み酸化膜（ＢＯＸ：Buried Oxide）層１２、ＳＯＩ層１３から成るＳＯＩ基板上に形成されている。ＳＯＩ層１３の上部には選択的に分離絶縁膜１４が形成され、それによって第１活性領域２１〜２４が規定される。
【００３２】
図４（ａ）の如く、第１活性領域２１上には、ゲート酸化膜１５を介して第１ゲート電極３１および第３ゲート電極３３が配設される。第１ゲート電極３１は、ポリシリコン層３１ａおよびシリサイド層３１ｂによる２層構造であり、同様に第３ゲート電極３３はポリシリコン層３３ａおよびシリサイド層３３ｂによる２層構造である。また図４（ｂ）のように、第１活性領域２１における第１ドライバトランジスタＱ１および第１アクセストランジスタＱ５のソース／ドレイン領域である部分の上部には、シリサイド５７が形成されている。
【００３３】
ＳＲＡＭセル１上は、シリコン窒化膜１７およびシリコン酸化膜１８から成る層間絶縁膜に覆われている。コンタクト４２，４５は、それぞれ表面にバリアメタル４２１，４５１を有しており、当該層間絶縁膜内に形成される。バリアメタル４２１，４５１は例えばＴｉの単層構造であってもよいし、Ｔｉ／ＴｉＮによる２層構造であってもよい。
【００３４】
コンタクト４２は、第１活性領域２１（第１ドライバトランジスタＱ１および第１アクセストランジスタＱ５のソース／ドレイン領域）に接続する「通常のコンタクト」である。一方、コンタクト４５は、第３ゲート電極３３に接続すると共に、分離絶縁膜１４（部分分離）を突き抜けてその下のＳＯＩ層１３にも接続している（ＳＯＩ層１３におけるコンタクト４５との接続部分には、バリアメタル４５１とＳＯＩ層３とが反応したシリサイド４５２が形成されている）。図４（ａ）から分かるように、ＳＯＩ層１３におけるコンタクト４５が接続した部分は、第１アクセストランジスタＱ５のボディーと繋がったＰ型の領域である。そのためコンタクト４５は、第１アクセストランジスタＱ５のボディーと電気的に接続することとなる。即ち当該コンタクト４５は、「ボディーコンタクト」である。
【００３５】
従って、第３ゲート電極３３は、コンタクト４５および分離絶縁膜１４の下のＳＯＩ層１３を介して、第１アクセストランジスタＱ５のボディーに電気的に接続される。つまり、第１アクセストランジスタＱ５はそのゲート電極とボディーとの間がコンタクト４５で接続された、いわゆるＤＴＭＯＳ構造となる。
【００３６】
さらに本実施の形態では、図４（ａ）の如く第１ドライバトランジスタＱ１のボディーと第１アクセストランジスタＱ５のボディーとの間が、分離絶縁膜１４の下のＳＯＩ層１３を介して繋がっている。よってコンタクト４５は、第１ドライバトランジスタＱ１のボディーとも電気的に接続されることになる。その結果、先に示した図３の回路構成が得られる。
【００３７】
この構成によれば、ワード線の電位が高くなるＳＲＡＭセルの駆動時には、第１ドライバトランジスタＱ１および第１アクセストランジスタＱ５のボディー電位も高くなる。それにより、第１ドライバトランジスタＱ１および第１アクセストランジスタＱ５の動作しきい値電圧が下がり、電流駆動能力が向上する。つまり、第１ドライバトランジスタＱ１と第１アクセストランジスタＱ５の両方でＤＴＭＯＳと同様の効果が得られる。従って、ＳＲＡＭセル１全体の動作しきい値電圧が下がり、ＳＲＡＭセル１の動作速度性能は向上する。
【００３８】
さらに、ワード線の電位が０ＶになるＳＲＡＭセル１のスタンバイ時は、第１ドライバトランジスタＱ１および第１アクセストランジスタＱ５のボディー電位も０Ｖに固定されることとなるので、当該ＳＲＡＭセル１のソフトエラー耐性が向上し、信頼性の高いＳＲＡＭが得られる。
【００３９】
また本実施の形態では、コンタクト４５（より正確にはシリサイド４５２）と分離絶縁膜１４下のＳＯＩ層１３とがショットキー接合するように、ＳＯＩ層１３におけるコンタクト４５との接続部分の不純物濃度が調整されている。つまり、第１ドライバトランジスタＱ１および第１アクセストランジスタＱ５のボディーとコンタクト４５との間に、ワード線側がカソードとなるダイオードが介在されることになる。つまりＳＲＡＭセル１の等価回路において当該ダイオードＤを図示すると図５のようになる。
【００４０】
それにより、ワード線から第１ドライバトランジスタＱ１および第１アクセストランジスタＱ５のボディーへの流れるリーク電流を、当該ダイオードＤによって抑制することができる。逆に、当該ボディーからワード線へ流れる方向の電流は大きく保たれるので、第１ドライバトランジスタＱ１および第１アクセストランジスタＱ５のターンオフ時に、そのボディーに溜まったホールがワード線へとスムースに排除される。それにより、ＳＲＡＭセルのスタンバイ状態におけるボディー電位が安定する。その結果、スタンバイ状態におけるリーク電流を低減することができると共に、動作が安定化するためソフトエラー耐性が向上する。
【００４１】
図６〜図１７は、本実施の形態に係るＳＲＡＭセルの製造工程を示す図である。図６〜図１７（ａ）は図４（ａ）に示した断面に対応しており、同じく図６〜図１７（ｂ）は図４（ｂ）に示した断面に対応している。また図１８，図１９および図２０は、当該製造方法を説明するための図であり、それぞれ図２に示した上面図に対応している。以下、これらの図に基づいて、本実施の形態に係るＳＲＡＭセルの製造工程を説明する。
【００４２】
まず、シリコン基板１１上に、１００〜５００ｎｍ程度の厚さのＢＯＸ層１２と、５０〜５００ｎｍ程度の厚さのＳＯＩ層１３とが積層して成るＳＯＩ基板を準備する。その上に数十ｎｍのシリコン酸化膜５１を形成し、さらに数百ｎｍ程度の膜厚のシリコン窒化膜５２を形成する（図６）。
【００４３】
本実施の形態ではトレンチ分離の構造として、部分分離の領域および完全分離の領域の両方を有する「ハイブリッドトレンチ構造」を採用し、図１８のようにＰウェルとＮウェルとの間を完全分離にする。この場合、シリコン窒化膜５２上に、分離絶縁膜１４（トレンチ分離）の形成領域の上方を開口したレジスト５３を形成する（即ち、レジスト５３は活性領域２１〜２４となる領域上方に形成される）。そしてレジスト５３をマスクにするエッチングにより、シリコン窒化膜５２、シリコン酸化膜５１およびＳＯＩ層１３をパターニングすることで、ＳＯＩ層１３の上部にトレンチを形成する。このときのエッチングはＳＯＩ層１３の底部を残した状態でストップさせる（図７）。次いで、完全分離となるＰウェルとＮウェルとの間の領域を選択的にエッチングして、その領域のＳＯＩ層１３を完全に除去する。その結果、ＰウェルとＮウェルの間のトレンチはＢＯＸ層２にまで達する完全分離のトレンチになり、トレンチのそれ以外の部分は底部にＳＯＩ層１３が残存する部分分離のトレンチになる（図８）。
【００４４】
その後、シリコン酸化膜５４を全面に堆積させる（図９）。ＣＭＰ法によりシリコン酸化膜５４上面を平坦化した後、さらにシリコン窒化膜５２およびシリコン酸化膜５１を除去する。その結果、ＳＯＩ層１３のトレンチ内に残留したシリコン酸化膜５４が分離絶縁膜１４となり、その間の領域が活性領域２１〜２４となる（図１０）。
【００４５】
そして各活性領域２１〜２４に、トランジスタのチャネルドープのためのイオン注入を行う。具体的には、ＮＭＯＳトランジスタ（ドライバトランジスタＱ１，Ｑ２、アクセストランジスタＱ５，Ｑ６）を形成する活性領域２１，２２に対しては、例えばボロン（Ｂ）を注入エネルギー数十ＫｅＶ、ドーズ量１０13〜１０14／ｃｍ2程度の条件で注入する。またＰＭＯＳトランジスタ（ロードトランジスタＱ３，Ｑ４）を形成する活性領域２３，２４に対しては、例えばリン（Ｐ）を注入エネルギー数百ＫｅＶ、ドーズ量１０13〜１０14／ｃｍ2程度の条件で注入する。
【００４６】
続いて、活性領域２１〜２４上面に熱酸化膜５５を形成した後、ポリシリコン膜５６を全面に形成する（図１１）。そして熱酸化膜５５およびポリシリコン膜５６をパターニングしてゲート酸化膜１５およびゲート電極３１〜３４を形成する。
【００４７】
その後、各トランジスタＱ１〜Ｑ６のＬＤＤ（Lightly Doped Drain）領域を形成するためのイオン注入を行う。具体的には、ＮＭＯＳトランジスタ（ドライバトランジスタＱ１，Ｑ２、アクセストランジスタＱ５，Ｑ６）に対しては、例えば砒素（Ａｓ）を、注入エネルギー数ｋｅＶ、ドーズ量１０14〜１０15／ｃｍ2程度の条件で注入する。またＰＭＯＳトランジスタ（ロードトランジスタＱ３，Ｑ４）に対しては、ボロンを注入エネルギー数百ｅＶ、ドーズ量１０14〜１０15／ｃｍ2程度の条件で注入する。
【００４８】
そしてゲート電極３１〜３４の側面にサイドウォール（不図示）を形成した後で、ソース／ドレイン領域を形成するためのイオン注入を行う。具体的には、ＮＭＯＳトランジスタ（ドライバトランジスタＱ１，Ｑ２、アクセストランジスタＱ５，Ｑ６）に対しては、例えば砒素（Ａｓ）を、注入エネルギー数十ｋｅＶ、ドーズ量１０15〜１０16／ｃｍ2程度の条件で注入する。またＰＭＯＳトランジスタ（ロードトランジスタＱ３，Ｑ４）に対しては、ボロンを注入エネルギー数ｋｅＶ、ドーズ量１０15〜１０16／ｃｍ2程度の条件で注入する。
【００４９】
以上により、ＳＯＩ層１３にトランジスタＱ１〜Ｑ６の各々が形成される。なお、上記したＬＤＤ領域およびソース／ドレイン領域形成のためのイオン注入では、ゲート電極３１〜３４がマスクとなる。よってＳＯＩ層１３におけるゲート電極３１〜３４下方領域にはソース／ドレインが形成されない。その領域はトランジスタのボディーになる。
【００５０】
続いて、トランジスタＱ１〜Ｑ６それぞれのソース／ドレイン領域上部およびゲート電極３１〜３４上部をシリサイド化する。それにより、活性領域２１〜２４のソース／ドレイン領域上部にシリサイド５７が形成されると共に、各ゲート電極３１〜３４はポリシリコン層とシリサイド層との２層構造になる（図１２）。続いて全面にシリコン窒化膜１７を数十ｎｍ形成し、その上にシリコン酸化膜１８を数百ｎｍ程度形成する（図１３）。
【００５１】
ここで本実施の形態では、シリコン酸化膜１８上に、ボディーコンタクトであるコンタクト４５，４６の形成領域上方を開口したレジスト５８ａ（第１のレジスト）を形成する。このレジスト５８ａでは、通常のコンタクト３５〜４４の形成領域上方は開口されていない。即ち、レジスト５８ａは、通常のコンタクト３５〜４４の形成領域（通常のコンタクトホールの形成領域）を覆うように形成される。そして当該レジスト５８ａをマスクにしてのエッチングにより、分離絶縁膜１４の下のＳＯＩ層１３にまで達するボディーコンタクトホール４５ａ，４６ａを形成する（図１４）。図１９に、この工程で形成するボディーコンタクトホール４５ａ，４６ａを示す。
【００５２】
なお、ボディーコンタクトホール４５ａ内にこの後形成するコンタクト４５は第３ゲート電極３３にも接続する必要があるため、ボディーコンタクトホール４５ａは、図１４（ａ）の如くその一部が第３ゲート電極３３に架かるように形成される。同様に、ボディーコンタクトホール４６ａは、一部が第４ゲート電極３４に架かるように形成される。
【００５３】
次いでレジスト５８ａを除去し、今度は通常のコンタクトであるコンタクト３５〜４４の形成領域上方を開口したレジスト５８ｂ（第２のレジスト）を形成する。このレジスト５８ｂでは、ボディーコンタクト４５，４６の形成領域（ボディーコンタクトホール４５ａ，４６ａの形成領域）上方は開口されていない。即ち、レジスト５８ｂは、ボディーコンタクト４５，４６の形成領域を覆うように形成される。そして当該レジスト５８ｂをマスクにして、シリコン窒化膜１７およびシリコン酸化膜１８をエッチングすることで、活性領域２１〜２４並びにゲート電極３１〜３４に接続する通常のコンタクトホール３５ａ〜４４ａを形成する（図１５）。図２０に、この工程で形成する通常のコンタクトホール３５ａ〜４４ａを示す。
【００５４】
続いてレジスト５８ｂを除去し（図１６）、ボロンを注入エネルギー数ｋｅＶ、ドーズ量１０12〜１０15／ｃｍ2程度の条件で注入する。このイオン注入は、ＳＯＩ層１３におけるコンタクト４５との接続部分の不純物濃度を、この後形成されるボディーコンタクト４５，４６とＳＯＩ層１３とがショットキー接合するように調整するためのものである。ただしこの工程は、工程簡略化のために省略してもよい。
【００５５】
その後、例えばＴｉ／ＴｉＮ等のバリアメタル材を堆積し、さらにタングステンなどのコンタクト材を堆積してコンタクトホール３５ａ〜４６ａを埋める。そして、層間絶縁膜５の上面の余剰なコンタクト材およびバリアメタル材を除去する。その結果、コンタクトホール３５ａ〜４６ａそれぞれの中に、表面にバリアメタルを有するコンタクト３５〜４６が形成される（図１７）。このとき、ＳＯＩ層１３におけるボディーコンタクト４５，４６に接続する部分には、バリアメタルとＳＯＩ層３とが反応してシリサイド（図１７に示すシリサイド４５２）が形成される。
【００５６】
そしてシリコン酸化膜１８の上に、各コンタクト３５〜４６に接続するビット線、ワード線などの所定の配線を形成することで、本実施の形態に係るＳＲＡＭセルを形成することができる。
【００５７】
以上のように本実施の形態においては、ボディーコンタクトホール４５ａ，４６ａは、当該ボディーコンタクトホール４５ａ，４６ａの形成領域上のみが開口されたパターン（即ち、通常のコンタクトホール３５ａ〜４４ａの形成領域上を覆うパターン）のレジスト５８ａをマスクにしたエッチング工程（図１４）で形成される。一方、通常のコンタクトホール３５ａ〜４４ａは、当該コンタクトホール３５ａ〜４４ａの形成領域上のみが開口されたパターン（即ち、コンタクトホール３５ａ〜４４ａの形成領域上を覆うパターン）のレジスト５８ｂをマスクにしたエッチング工程（図１５）により形成される。
【００５８】
つまり本実施の形態においては、従来の製造方法とは異なり、ボディーコンタクトホール４５ａ，４６ａと通常のコンタクトホール３５ａ〜４４ａとは、それぞれ異なるパターンのマスクを用いた別々のエッチング工程により形成される。そのため図１４に示したように、ボディーコンタクトホール４５ａ形成のためのエッチングは、第１活性領域２１上が層間絶縁膜（シリコン窒化膜１７，シリコン酸化膜１８）およびレジスト５８で覆われた状態で行われることとなる。
【００５９】
よって本実施の形態では、ボディーコンタクトホール４５ａの形成の際に、従来のように「レジストプラグ」を用いることなく、エッチングにより活性領域上面がダメージを受けるのを防止することができる。従って、上述したレジストプラグに起因する問題（レジストプラグの厚さを充分に確保できなかったケースや、レジストプラグ内にボイドが形成されたケースに生じる問題）は解消される。その結果、半導体装置の信頼性が向上すると共に、コンタクトホールの形状等の条件を最適化するための開発期間および開発コストを削減することができる。
【００６０】
また、上記特許文献２の図１７，図１８に開示の従来技術と異なり、ボディーコンタクトを接続させるための活性領域を別途設ける必要がないので、形成面積の増大を伴わず、半導体装置の高集積化に寄与できる。
【００６１】
なお、上記の実施の形態においては、ボディーコンタクトホール４５ａ，４６ａの形成工程（図１４）を、通常のコンタクトホール３５ａ〜４４ａの形成工程（図１５）にも先に行ったが、その順番は逆であってもよい。その場合、ボディーコンタクトホール４５ａ，４６ａを形成するためのエッチングの際、既に通常のコンタクトホール３５ａ〜４４ａが開口していることとなるが、それらはレジスト５８ａにより覆われるのでその底の活性領域がダメージを受けることはない。従って上記と同様の効果が得られる。
【図面の簡単な説明】
【００６２】
【図１】一般的なＳＲＡＭセルの回路図である。
【図２】本発明の実施の形態に係るＳＲＡＭセルの構成を示す図である。
【図３】本発明の実施の形態に係るＳＲＡＭセルの等価回路を示す図である。
【図４】本発明の実施の形態に係るＳＲＡＭセルの構成を示す図である。
【図５】本発明の実施の形態に係るＳＲＡＭセルの等価回路を示す図である。
【図６】本発明の実施の形態に係るＳＲＡＭセルの製造工程を示す図である。
【図７】本発明の実施の形態に係るＳＲＡＭセルの製造工程を示す図である。
【図８】本発明の実施の形態に係るＳＲＡＭセルの製造工程を示す図である。
【図９】本発明の実施の形態に係るＳＲＡＭセルの製造工程を示す図である。
【図１０】本発明の実施の形態に係るＳＲＡＭセルの製造工程を示す図である。
【図１１】本発明の実施の形態に係るＳＲＡＭセルの製造工程を示す図である。
【図１２】本発明の実施の形態に係るＳＲＡＭセルの製造工程を示す図である。
【図１３】本発明の実施の形態に係るＳＲＡＭセルの製造工程を示す図である。
【図１４】本発明の実施の形態に係るＳＲＡＭセルの製造工程を示す図である。
【図１５】本発明の実施の形態に係るＳＲＡＭセルの製造工程を示す図である。
【図１６】本発明の実施の形態に係るＳＲＡＭセルの製造工程を示す図である。
【図１７】本発明の実施の形態に係るＳＲＡＭセルの製造工程を示す図である。
【図１８】本発明の実施の形態の分離絶縁膜における部分分離および完全分離のレイアウトを示す図である。
【図１９】本発明の実施の形態に係るＳＲＡＭセルの製造方法を説明するための図である。
【図２０】本発明の実施の形態に係るＳＲＡＭセルの製造方法を説明するための図である。
【符号の説明】
【００６３】
Ｑ１，Ｑ２  ドライバトランジスタ、Ｑ３，Ｑ４  ロードトランジスタ、Ｑ５，Ｑ６  アクセストランジスタ、１  ＳＲＡＭセル、１１  シリコン基板、１２  ＢＯＸ層、１３  ＳＯＩ層、１４  分離絶縁膜、２１〜２４  活性領域、３１〜３４  ゲート電極、３５〜４４  通常のコンタクト、３５ａ〜４４ａ  通常のコンタクトホール、４５，４６  ボディコンタクト、４５ａ，４６ａ  ボディコンタクトホール、５８ａ，５８ｂ  レジスト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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