(57)【要約】【課題】消費電流の増加を伴うことなく、出力トランジスタの過渡応答遅れを改善し、出力電圧の変動の小さな定電圧電源回路を提供する。【解決手段】出力電流Ｉｏが急変し、パワートランジスタ７に応答遅れが生じ、第１のドライバー段１０２の出力電圧Ｖｐ１と第２のドライバー段１０３の出力電圧Ｖｐ２との差が、制御回路用ＰチャンネルＭＯＳ型電界効果トランジスタ１５の閾値をＶｔｐとすると、（Ｖｐ１−Ｖｐ２）＞｜Ｖｔｐ｜を満たす程となると、制御回路用ＰチャンネルＭＯＳ型電界効果トランジスタ１５がオンとなり、パワートランジスタ７のゲートが制御回路用ＰチャンネルＭＯＳ型電界効果トランジスタ１５を介してグランドへ接続される経路が形成され、パワートランジスタ７の寄生容量の急速放電がなされ、過渡応答の遅れが解消されるものとなっている。【選択図】図４
2008310491.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧と出力電圧に対応した帰還電圧との差を出力するよう構成されてなるエラーアンプと、
前記エラーアンプの出力電圧を増幅、出力する第１のドライバー段と、
当該第１のドライバー段により駆動されるパワートランジスタ及び当該パワートランジスタに直列接続された分圧抵抗器を有してなる出力段と、
を具備し、
前記分圧抵抗器により分圧された出力電圧が前記帰還電圧としてエラーアンプへ帰還されて、出力電圧の定電圧化が可能に構成されてなる定電圧電源回路であって、
前記第１のドライバー段と共に第２のドライバー段が設けられ、
前記第１のドライバー段は、ソース接地されて前記エラーアンプの出力を増幅する第１のドライバー段用電界効果トランジスタと、当該第１のドライバー段用電界効果トランジスタの電流源負荷とを有し、出力電圧が前記パワートランジスタのゲートに印加されるよう構成されてなる一方、
前記第２のドライバー段は、ソース接地されて前記エラーアンプの出力を増幅する第２のドライバー段用電界効果トランジスタと、当該第２のドライバー段用電界効果トランジスタの電流源負荷とを有してなり、
前記第１のドライバー段の出力電圧と第２のドライバー段の出力電圧との差に基づいて、前記パワートランジスタの寄生容量の放電経路を形成可能に構成されてなる制御回路を設けたことを特徴とする定電圧電源回路。
【請求項２】
前記制御回路は、ＰチャンネルＭＯＳ型電界効果トランジスタを用いてなり、ゲートには前記第２のドライバー段の出力電圧が、ソースには前記第１のドライバー段の出力電圧が、それぞれ印加される一方、ドレインがグランドに接続され、サブストレートに入力電圧が印加されるよう構成されてなることを特徴とする請求項１記載の定電圧電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、定電圧電源回路に係り、特に、出力段に用いられるパワートランジスタの寄生容量に起因する過渡応答特性の遅れの改善等を図ったものに関する。
【背景技術】
【０００２】
従来、この種の定電圧電源回路としては、例えば、図５に示された構成のものが一般に良く知られている。
以下、図５を参照しつつ、この従来の定電圧電源回路について説明すれば、この定電圧電源回路は、出力電圧と基準電圧Ｖrefとの差を検出するエラーアンプ１０１Ａと、このエラーアンプ１０１Ａの出力を増幅するドライバー段１０２Ａと、このドライバー段１０２Ａにより、駆動される終段部１０４Ａとに大別されてなるものである。
終段部１０４Ａは、ＭＯＳ型電界効果トランジスタ（ＭＯＳ  ＦＥＴ）によるパワートランジスタＭ９と、このパワートランジスタＭ９のドレインとグランドとの間に直列接続されて設けられた２つの帰還抵抗器Ｒ１，Ｒ２を有して構成されたものとなっている。
【０００３】
そして、出力電圧Ｖ０を帰還抵抗器Ｒ１，Ｒ２によって分圧した電圧が、エラーアンプ１０１Ａの入力段へ帰還入力され、基準電圧Ｖrefとの差が無くなるように出力電圧Ｖ０がフィードバック制御されることで、安定化がなされるように構成されたものとなっている。
かかる構成の定電圧電源回路において、最大出力電流は、パワートランジスタＭ９のトランジスタサイズによって定まり、また、エラーアンプ１０１Ａやドライバー段１０２Ａに流れる電流は、消費電流となるが、大きな出力電流の確保と、低消費電流化は、今後、益々重傷な技術的課題とされる傾向にある。
なお、この種の定電圧電源回路としては、例えば、特許文献１等において開示されたものがある。
【０００４】
【特許文献１】特開平５−３２４１０４号公報（第２−３頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、出力電流の大電流化に伴うパワートランジスタのトランジスタサイズを大きくすると、寄生容量が増加し、その結果、過渡応答が遅くなるという問題を招く。
この過渡応答の遅延は、次のように説明することができるものである。
まず、従来回路において、パワートランジスタＭ９の出力電圧Ｖ０は、ドライバー段１０２Ａの出力電圧Ｖp1によって制御されるようになっている。
すなわち、負荷が急激に変動した場合、ドライバー段１０２Ａの出力電圧Ｖp1を介して、パワートランジスタＭ９の駆動電圧であるゲート・ソース間電圧Ｖgs9（＝ＶIN−Ｖp1）も、出力電圧Ｖ０を安定させるよう変動させる必要がある。
かかるＶgs9の変動は、パワートランジスタＭ９の寄生容量Ｃｇ（図５参照）への充放電を伴うものとなっている。
【０００６】
例えば、負荷が軽負荷となりパワートランジスタＭ９の駆動電圧Ｖgs9を小さくする場合、すなわち、ドライバー段１０２Ａの出力電圧Ｖp1を上昇させる場合、過渡的にドライバー段１０２Ａの入力素子Ｍ１（ＰチャンネルＭＯＳ  ＦＥＴ）が、パワートランジスタＭ９の寄生容量を充電することとなる。
一方、負荷が重負荷となり、パワートランジスタＭ９の駆動電圧Ｖgs9を大きくする場合、すなわち、ドライバー段１０２Ａの出力電圧Ｖp1を下降させる場合、ドライバー段１０２Ａの電流源負荷Ｍ２（ＮチャンネルＭＯＳ  ＦＥＴ）が、過渡的にパワートランジスタＭ９の寄生容量の電荷を放電させることとなる。
この際、電流源負荷Ｍ２は、定電流源として機能し、定電流放電となるため、その放電にはある程度の時間を要する。
【０００７】
図５に示された従来回路において、例えば、急激な負荷変動が生じ、出力電流がＩo1からＩo2（Ｉo1＜Ｉo2）に変化したと仮定する。定電圧電源回路は、負荷に多くの電流を供給して出力電圧Ｖ０を一定に保つように動作するため、パワートランジスタＭ９のゲート・ソース間電圧Ｖgs9は、負荷変動に追従してＶgs1からＶgs2（｜Ｖgs1｜＜｜Ｖgs2｜）へ変更されなければならない。そして、このゲート・ソース間電圧Ｖgs9がＶgs1からＶgs2への変更される間は、先に述べたように電流負荷Ｍ２による定電流放電が行われることとなる。
【０００８】
一方、エラーアンプ１０１Ａの出力に接続されているドライバー段１０２Ａの入力素子Ｍ１は、通常サイズのゲートを有するＭＯＳ  ＦＥＴであるため、寄生容量の影響も無く、高速に応答する。それに比べて、ドライバー段１０２Ａの出力には、パワートランジスタＭ９のゲートが接続されており、大きな出力容量が接続されたと等価となる。
この容量は、先に述べたように、電流源負荷Ｍ２によって一定電流で放電されるために、その放電には時間を要する。
【０００９】
ここで、簡単のためパワートランジスタＭ９のドレイン・ソース間電圧ＶDSが変化しないとして単純な定電流放電回路を想定すると、上述のような放電に要する時間ｔｄは、下記するように概算できる。
【００１０】
まず、出力電流Ｉo1を流すために必要な駆動電圧Ｖgs1と、出力電流Ｉo2を流すために必要な駆動電圧Ｖgs2は、下記する式１、式２で表される。
【００１１】
Ｖgs1＝｛（２×Ｉo1）／β｝１／２＋Ｖth・・・式１
【００１２】
Ｖgs2＝｛（２×Ｉo2）／β｝１／２＋Ｖth・・・式２
【００１３】
ここで、Ｖthは、ＭＯＳトランジスタの閾値であり、βは、下記する式３で表される。
【００１４】
β＝μ・Ｃox・（Ｗ／Ｌ）・・・式３
【００１５】
なお、式３において、μはキャリアの移動度、Ｃoxは単位面積当たりのゲート容量、Ｗはチャンネル幅、Ｌはチャンネル長である。
【００１６】
一般に、キャパシタＣを定電流Ｉにより充放電した場合、キャパシタ電極間に電圧Ｖが発生するに要する時間ｔは、下記する式４によって表すことができる。
【００１７】
ｔ＝Ｖ・Ｃ／Ｉ・・・式４
【００１８】
パワートランジスタＭ９の寄生容量に対する充放電も同様に考えて、パワートランジスタＭ９の駆動電圧Ｖgs9が、Ｖgs1からＶgs2に変更される間に伴う定電流放電に必要な時間ｔｄは、下記する式５により表される。
【００１９】
ｔｄ＝｛（｜Ｖgs2｜−｜Ｖgs1｜）・Ｃg｝／Ｉd・・・式５
【００２０】
ここで、ＣgはパワートランジスタＭ９のゲート端子容量であり、Ｉdは、電流源負荷Ｍ２が出力する定電流値である。
したがって、出力電流がＩo1からＩo2に変更される間に伴う定電流放電に必要な時間は、下記する式６により表される。
【００２１】
ｔｄ＝｛（２／β）１／２（Ｉo2１／２−Ｉo1１／２）・Ｃg｝／Ｉd・・・式６
【００２２】
例えば、β＝１（Ａ／Ｖ２）、Ｃg＝１００（ｐＦ）、Ｉo1＝１０（ｍＡ）、Ｉo2＝５００（ｍＡ）、Ｉd＝５（μＡ）とすれば、式６より、ｔｄ＝１７.２（μｓ）となる。
このｔｄ時間中、出力電圧Ｖ０が負荷変動に追求できずに下降する。したがって、放電に長い時間を要する程、出力電圧Ｖ０は大きく低下することになる。
【００２３】
このような定電圧電源回路において、出力電流能力を得るため、出力段１０４ＡのパワートランジスタＭ９のアスペクト比Ｗ／Ｌを大きくすると、式３によりβがアスペクト比に比例して大となる。また、一般的なＭＯＳトランジスタの場合、ゲート端子容量Ｃgもアスペクト比に比例して大となると考えられるため、結果として放電時間ｔｄは、アスペクト比の平方根に比例することとなる。したがって、パワートランジスタのサイズと放電時間の間に、トレードオフが生ずることとなる。
すなわち、定電流値Ｉdを大きくすれば、放電時間が短くなり、出力電圧Ｖ０の低下の度合いは改善する。しかし、ドライバー段１０２Ａのバイアス状態が変わるために、メインループ、すなわち、帰還ループの再調整が必要となることに加えて、定電流値Ｉdを大きくした分、消費電流の増加となるため、低消費電力化を阻害するという問題がある。
【００２４】
本発明は、上記実状に鑑みてなされたもので、消費電流の増加を伴うことなく、出力トランジスタの過渡応答遅れを改善することができ、出力電圧の変動の小さな定電圧電源回路を提供するものである。
【課題を解決するための手段】
【００２５】
上記本発明の目的を達成するため、本発明に係る定電圧電源回路は、
基準電圧と出力電圧に対応した帰還電圧との差を出力するよう構成されてなるエラーアンプと、
前記エラーアンプの出力電圧を増幅、出力する第１のドライバー段と、
当該第１のドライバー段により駆動されるパワートランジスタ及び当該パワートランジスタに直列接続された分圧抵抗器を有してなる出力段と、
を具備し、
前記分圧抵抗器により分圧された出力電圧が前記帰還電圧としてエラーアンプへ帰還されて、出力電圧の定電圧化が可能に構成されてなる定電圧電源回路であって、
前記第１のドライバー段と共に第２のドライバー段が設けられ、
前記第１のドライバー段は、ソース接地されて前記エラーアンプの出力を増幅する第１のドライバー段用電界効果トランジスタと、当該第１のドライバー段用電界効果トランジスタの電流源負荷とを有し、出力電圧が前記パワートランジスタのゲートに印加されるよう構成されてなる一方、
前記第２のドライバー段は、ソース接地されて前記エラーアンプの出力を増幅する第２のドライバー段用電界効果トランジスタと、当該第２のドライバー段用電界効果トランジスタの電流源負荷とを有してなり、
前記第１のドライバー段の出力電圧と第２のドライバー段の出力電圧との差に基づいて、前記パワートランジスタの寄生容量の放電経路を形成可能に構成されてなる制御回路が設けられてなるものである。
かかる構成において、前記制御回路は、ＰチャンネルＭＯＳ型電界効果トランジスタを用いてなり、ゲートには前記第２のドライバー段の出力電圧が、ソースには前記第１のドライバー段の出力電圧が、それぞれ印加される一方、ドレインがグランドに接続され、サブストレートに入力電圧が印加されるよう構成されたものが好適である。
【発明の効果】
【００２６】
本発明によれば、簡易な構成により、過渡応答時に出力段を構成するパワートランジスタの応答遅れが検出でき、その検出結果によって、パワートランジスタの寄生容量の放電を促進する経路を形成できるので、パワートランジスタの過渡応答時の応答遅れを解消し、出力電圧の変動の小さな定電圧電源回路を提供することができるという効果を奏するものである。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施の形態について、図１乃至図４を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における定電圧電源回路の基本構成例について、図１を参照しつつ説明する。
本発明の実施の形態における定電圧電源回路は、エラーアンプ１０１と、第１及び第２のドライバー段（図１においては、それぞれ「Ｄ１」、「Ｄ２」と表記）１０２，１０３と、制御回路（図１においては「Ａ」と表記）１０５と、出力段１０４とに大別されて構成されてなるものである。
かかる定電圧電源回路は、第２のドライバー段１０３及び制御回路１０５を除けば、従来のこの種の定電圧電源回路と基本的に同一の構成を有するものである。
【００２８】
エラーアンプ１０１は、差動増幅動作をなすよう設けられたエラーアンプ用第１及び第２のＭＯＳ型電界効果トランジスタ（図１においては、それぞれ「Ｍ５」、「Ｍ６」と表記）１，２を中心に差動増幅器が構成されたものである。なお、以下、ＭＯＳ型電界効果トランジスタを「ＭＯＳトランジスタ」と称する。
本発明の実施の形態においては、エラーアンプ用第１及び第２のＭＯＳトランジスタ１，２には、ＮチャンネルＭＯＳトランジスタが用いられている。
【００２９】
かかるエラーアンプ１０１において、エラーアンプ用第１のＭＯＳトランジスタ１のゲートには、基準電圧Ｖrefが印加されている一方、エラーアンプ用第２のＭＯＳトランジスタ２のゲートには、安定化出力電圧Ｖ０の分圧電圧が帰還電圧として印加されるようになっている。
そして、基準電圧Ｖrefと帰還電圧との差が、エラーアンプ用第２のＭＯＳトランジスタ２のドレインに得られるようになっている。
なお、エラーアンプ１０１において、エラーアンプ用第１及び第２のＰチャンネルＭＯＳトランジスタ２３，２４によりカンレントミラー回路が構成された部分は、差動接続されたエラーアンプ用第１及び第２のＭＯＳトランジスタ１，２に対して、負荷となっており、また、エラーアンプ用第３のＮＭＯＳトランジスタ２５は、エラーアンプ用第１及び第２のＭＯＳトランジスタ１，２に対して、電流源として機能するものとなっている。
【００３０】
第１のドライバー段１０２は、第１のドライバー段用ＰチャンネルＭＯＳトランジスタ（図１においては「Ｍ１」と表記）３と、第１のドライバー段用ＮチャンネルＭＯＳトランジスタ（図１においては「Ｍ２」と表記）４とを具備して構成されたものとなっている。なお、以下の説明において、便宜上、ＰチャンネルＭＯＳトランジスタを「ＰＭＯＳトランジスタ」と、ＮチャンネルＭＯＳトランジスタを「ＮＭＯＳトランジスタ」と、それぞれ称する。
この第１のドライバー段１０２において、第１のドライバー段用ＰＭＯＳトランジスタ３と第１のドライバー段用ＮＭＯＳトランジスタ４は、入力電圧端子２１とグランドとの間に直列接続されて設けられており、第１のドライバー段用ＮＭＯＳトランジスタ４は、第１のドライバー段用ＰＭＯＳトランジスタ３の電流源負荷として機能するものとなっている。
【００３１】
すなわち、第１のドライバー段用ＰＭＯＳトランジスタ３は、ソースが入力電圧端子２１に接続される一方、ドレインは、第１のドライバー段用ＮＭＯＳトランジスタ４のドレインと接続され、この第１のドライバー段用ＮＭＯＳトランジスタ４のソースは、グランドに接続されたものとなっている。
そして、第１のドライバー段用ＰＭＯＳトランジスタ３のゲートは、エラーアンプ１０１のシングルエンド出力端であるエラーアンプ用第２のＭＯＳトランジスタ２のドレインに接続されている。また、第１のドライバー段用ＮＭＯＳトランジスタ４のゲートは、定電流源１１に接続されている。
かかる接続により、第１のドライバー段用ＰＭＯＳトランジスタ３と第１のドライバー段用ＮＭＯＳトランジスタ４は、ソース接地回路のドライバーとして機能するようになっている。
【００３２】
なお、定電流源１１は、その一端が入力電圧端子２１に接続される一方、他端が定電流源用ＮＭＯＳトランジスタ（図１においては「Ｍ８」と表記）１２のドレイン及びゲートに接続されている。そして、この定電流源１１と定電流源用ＮＭＯＳトランジスタ１２のドレイン及びゲートとの接続点には、第１のドライバー段用ＮＭＯＳトランジスタ４のゲートが接続されたものとなっている。
【００３３】
第２のドライバー段１０３は、第２のドライバー段用ＰＭＯＳトランジスタ（図１においては「Ｍ１０」と表記）５と、第２のドライバー段用ＮＭＯＳトランジスタ（図１においては「Ｍ１１」と表記）６とを具備して構成されたものとなっており、その構成は、基本的に上述した第１のドライバー段１０２と同一である。
【００３４】
すなわち、第２のドライバー段用ＰＭＯＳトランジスタ５は、ソースが入力電圧端子２１に接続される一方、ドレインは、第２のドライバー段用ＮＭＯＳトランジスタ６のドレインと接続され、この第２のドライバー段用ＮＭＯＳトランジスタ６のソースは、グランドに接続されたものとなっている。
そして、第２のドライバー段用ＰＭＯＳトランジスタ５のゲートは、エラーアンプ１０１のシングルエンド出力端であるエラーアンプ用第２のＭＯＳトランジスタ２のドレインに接続される一方、第２のドライバー段用ＮＭＯＳトランジスタ６のゲートは、定電流源１１と定電流源用ＮＭＯＳトランジスタ１２との接続点に接続されている。
【００３５】
かかる接続により、第２のドライバー段用ＰＭＯＳトランジスタ５と第２のドライバー段用ＮＭＯＳトランジスタ６は、ソース接地回路のドライバーとして機能するようになっており、第２のドライバー段用ＮＭＯＳトランジスタ６は、第２のドライバー段用ＰＭＯＳトランジスタ５の電流源負荷として機能するものとなっている。
なお、この第２のドライバー段１０３は、出力電圧Ｖｐ２が定常状態において、入力電圧端子２１に外部から印加される入力電圧ＶINに等しくなるように、バイアスが調整されたものとなっている。
【００３６】
出力段１０４は、ＰＭＯＳトランジスタによるパワートランジスタ（図１においては「Ｍ９」と表記）７と、第１及び第２の帰還抵抗器８，９を主たる構成要素として構成されたものとなっている。
パワートランジスタ７は、ソースが入力電圧端子２１に接続される一方、ドレインとグランドとの間には、ドレイン側から第１及び第２の帰還抵抗器８，９が直列接続されて設けられており、パワートランジスタ７と第１の帰還抵抗器８との接続点には、安定化された安定化出力電圧Ｖ０が得られるようになっている。
【００３７】
また、パワートランジスタ７のゲートは、第１のドライバー段用ＰＭＯＳトランジスタ３のドレインと第１のドライバー段用ＮＭＯＳトランジスタ４のドレインとの接続点に接続されている。
一方、第１及び第２の帰還抵抗器８，９の相互の接続点は、エラーアンプ１０１を構成するエラーアンプ用第２のＭＯＳトランジスタ２のゲートに接続されている。かかる構成により、第１及び第２の帰還抵抗器８，９によって安定化出力電圧Ｖ０が分圧され、第２の帰還抵抗器９の電圧降下分としての分圧電圧が、安定化出力電圧Ｖ０に応じた電圧としてエラーアンプ１０１へフィードバックされるようになっている。
なお、図１において符号Ａが付された部分は、第１及び第２のドライバー段１０２，１０３の出力信号の差に応じてパワートランジスタ７の充放電を改善するための制御回路を示したものである（詳細は後述）。
【００３８】
次に、かかる構成において、特に、第１及び第２のドライバー段１０２，１０３の動作、機能について図２及び図３を参照しつつ説明する。
まず、図２に示された回路は、説明の便宜上、図１において符号Ａが付されたブロックを省略したもので、この点を除けば、図１と基本的に同一のものである。
また、図３には、以下に説明する動作状態における出力電流の変化を概略的に示す波形図（図３（Ａ））と、第１及び第２のドライバー段１０２，１０３の出力電圧Ｖｐ１，Ｖｐ２の変化を概略的に示す波形図（図３（Ｂ））が、それぞれ示されている。
【００３９】
最初に、負荷が急激に重くなった場合、すなわち、換言すれば、出力電流がＩo1からＩo2（Ｉo1＜Ｉo2）へ急増した場合（図３（Ａ）の時刻ｔ１の箇所参照）を想定する。この場合、エラーアンプ１０１の出力電圧Ｖｐ３は、急激に上昇し、その急激な変化に伴い、第１のドライバー段１０２の出力電圧Ｖｐ１は、急激に下降しなければならないが、パワートランジスタ７の寄生容量の電荷を放電しなければ、第１のドライバー段１０２の出力電圧Ｖｐ１は、急激に下降することができず、徐々に下降することとなる（図３（Ｂ）参照）。
すなわち、寄生容量の放電は、定電流で行われるため時間を要し、それ故、過渡応答遅れｔｄ（図３（Ｂ）参照）が生ずる。
【００４０】
一方、出力がパワートランジスタ７に接続されていない第２のドライバー段１０３の出力電圧Ｖｐ２は、定常状態において入力電圧ＶINとなるように回路定数の設定がなされているが、エラーアンプ１０１の出力電圧Ｖｐ３の急激な上昇に伴い、第１のドライバー段１０２の出力電圧Ｖｐ１と異なり、出力電圧Ｖｐ２は急激に降下することとなる（図３（Ｂ）参照）。
そのため、かかる状態にあって、第１のドライバー段１０２の出力電圧Ｖｐ１と第２のドライバー段１０３の出力電圧Ｖｐ２の差は、（Ｖｐ１−Ｖｐ２）となる。すなわち、パワートランジスタ７の寄生容量による動作遅れが生じている状態は、（Ｖｐ１−Ｖｐ２）＞０と表現することができる。
【００４１】
したがって、第１のドライバー段１０２に加えて、ソース接地回路を用いてなる第２のドライバー段１０３を設けることによって、寄生容量による動作遅れが発生している状態を、２つのドライバー段１０２，１０３の出力電圧の差として検出することが可能となる。
そして、パワートランジスタ７の寄生容量の充放電を促進する制御回路を設けることにより、上述のような過渡応答の遅れを改善することが可能となる。例えば、図１において符号Ａで示されたブロック１０５は、このような制御回路を想定したものである。
【００４２】
次に、より具体的な回路構成例について、図４を参照しつつ説明する。
なお、図１及び図２に示された構成例における構成要素と同一の構成要素については、同一の符号を付して、その詳細な説明を省略し、以下、異なる点を中心に説明する。
この回路構成例は、特に、パワートランジスタ７の寄生容量の充放電を促進するための制御回路１０５の具体的な回路構成を示したものである。
以下、具体的に説明すれば、この構成例における制御回路１０５は、制御回路用ＰＭＯＳトランジスタ（図４においては「Ｍ１２」と表記）１５を用いて構成されたものとなっている。
【００４３】
すなわち、制御回路用ＰＭＯＳトランジスタ１５は、そのソースが第１のドライバー段１０２の出力端、すなわち、第１のドライバー段用ＰＭＯＳトランジスタ３ドレインと第１のドライバー段用ＮＭＯＳトランジスタ４のドレインとの接続点に接続されて、出力電圧Ｖｐ１が印加されるようになっている。
また、制御回路用ＰＭＯＳトランジスタ１５は、そのドレインがグランドに接続される一方、サブストレートが、入力電圧端子２１に接続されたものとなっている。
さらに、制御回路用ＰＭＯＳトランジスタ１５のゲートは、第２のドライバー段１０３の出力端、すなわち、第２のドライバー段用ＰＭＯＳトランジスタ５ドレインと第２のドライバー段用ＮＭＯＳトランジスタ６のドレインとの接続点に接続されて、出力電圧Ｖｐ２が印加されるようになっている。
【００４４】
次に、かかる構成における制御回路１０５の動作について説明する。
最初に、定常状態においては、（Ｖｐ１−Ｖｐ２）＜０となるため、制御回路用ＰＭＯＳトランジスタ１５は、カットオフとなり、従来回路と基本的に変わることのない定電圧電源回路としての作用、動作が実現される。
【００４５】
これに対して、負荷が急激に重負荷となったと仮定すると、先に述べたように、パワートランジスタ７の寄生容量に起因して、出力の変化に遅れが生ずる第１のドライバー段１０２の出力電圧Ｖｐ１と、出力変化に遅れのない第２のドライバー段１０３の出力電圧Ｖｐ２との間の電位差が、（Ｖｐ１−Ｖｐ２）＞０となる。
ここで、制御回路用ＰＭＯＳトランジスタ１５の閾値をＶｔｐとすると、｜Ｖｔｐ｜＞（Ｖｐ１−Ｖｐ２）＞０の条件下で、安定化出力電圧Ｖ０が安定すれば、制御回路用ＰＭＯＳトランジスタ１５は動作する（オンとなる）ことはないが、（Ｖｐ１−Ｖｐ２）＞｜Ｖｔｐ｜を満たす程に、過渡応答の遅延が生じた場合には、制御回路用ＰＭＯＳトランジスタ１５がオンとなる。
【００４６】
その結果、パワートランジスタ７の寄生容量の放電経路として、第１のドライバー段１０２の出力ノード、すなわち、第１のドライバー段用ＰＭＯＳトランジスタ３のドレインと第１のドライバー段用ＮＭＯＳトランジスタ４のドレインとの接続点から、オン状態の制御回路用ＰＭＯＳトランジスタ１５を介してグランドへ至る経路が形成され、第１のドライバー段１０２の出力電圧Ｖｐ１は急速に下降せしめられることとなる。
この第１のドライバー段１０２の出力電圧Ｖｐ１の急速な下降は、負荷に必要な電流の早急な供給を促し、安定化出力電圧Ｖ０は大きく下降することなく所望の電圧に復帰、保持がなされることとなる。
【００４７】
そして、第１及び第２のドライバー段１０２，１０３の出力電圧の電位差（Ｖｐ１−Ｖｐ２）は、安定化出力電圧Ｖ０が所望の電圧に復帰してゆく過程で小さくなり、遂には、（Ｖｐ１−Ｖｐ２）＜｜Ｖｔｐ｜になると、制御回路用ＰＭＯＳトランジスタ１５は、再びカットオフの状態に戻ることとなる。すなわち、安定化出力電圧Ｖ０が所望の電圧に復帰する際、遅れの無い第２のドライバー段１０３の出力電圧は、急激にＶINに戻り（図３（Ｂ）参照）、（Ｖｐ１−Ｖｐ２）＜｜Ｖｔｐ｜を満たすため、制御回路用ＰＭＯＳトランジスタ１５は高速でカットオフ状態とされる。
【００４８】
このように、パワートランジスタ７の寄生容量の充放電が完了すると、制御回路用ＰＭＯＳトランジスタ１５は直ちにカットオフされ、従来回路に比して、安定化出力電圧Ｖ０のオーバーシュートが著しく増加することなく、通常の定電圧電源動作に何ら影響を与えることはない。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施の形態における定電圧電源回路の構成例を示す回路図である。
【図２】図１に示された構成例における符号Ａで示されたブロックを除いた状態の定電圧電源回路の構成例を示す回路図である。
【図３】本発明の実施の形態における定電圧電源回路の主要部の概略波形を示す波形図であり、図３（Ａ）は、出力電流の変化を概略的に示す波形図、図３（Ｂ）は、第１及び第２のドライバー段の出力電圧の変化を概略的に示す波形図である。
【図４】図１に示された構成例における符号Ａで示されたブロックの具体回路構成例を含めた本発明の実施の形態における定電圧電源回路の構成例を示す回路図である。
【図５】従来回路の一構成例を示す回路図である。
【符号の説明】
【００５０】
１０１…エラーアンプ
１０２…第１のドライバー段
１０３…第２のドライバー段
１０４…出力段
１０５…制御回路
【図１】
2008310491.tif 000003
【図２】
2008310491.tif 000004
【図３】
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【図４】
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【図５】
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