(57)【要約】【課題】半導体装置のレイアウト処理において、ネットリストの変更が、タイミング制約及びデザイン制約を満たすか容易に判定できる検証装置の実現。【解決手段】レイアウト処理において、半導体装置の論理情報を含む入力ネットリスト10を加工及び変更した場合の加工・変更検証装置63であって、論理情報に含まれるタイミング制約条件及びデザイン制約条件64が、加工・変更後も満たされていることを確認する確認処理部と、満たされていない場合に、満たされない部分の情報を出力する出力部と、を備える。【選択図】図１１
2008204340.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置の論理情報を含む入力ネットリストを加工及び変更しながらレイアウト処理を行う場合の加工・変更検証方法であって、
前記論理情報に含まれるタイミング制約条件及びデザイン制約条件が、加工・変更後も満たされていることを確認する確認処理を行い、
満たされていない場合に、満たされない部分の情報を出力する、ことを特徴とするレイアウト処理における加工・変更検証方法。
【請求項２】
前記確認処理は、デザイン制約及びタイミング制約が付されている入力ネットリスト内のオブジェクトが、増加も且つ減少もしていないことを確認することである請求項１に記載のレイアウト処理における加工・変更検証方法。
【請求項３】
前記確認処理は、使用不可制約が付されているセルが、存在しないことを確認することである請求項１に記載のレイアウト処理における加工・変更検証方法。
【請求項４】
前記確認処理は、ネットに接続しているインスタンスが一致していることを確認することである請求項１に記載のレイアウト処理における加工・変更検証方法。
【請求項５】
前記確認処理は、ネットに接続しているインスタンスが、変更不可制約を満たしていることを確認することである請求項１に記載のレイアウト処理における加工・変更検証方法。
【請求項６】
前記確認処理は、対象インスタンスピン又は対象ポートのファンインコーンの論理等価性を満たすことを確認することである請求項１に記載のレイアウト処理における加工・変更検証方法。
【請求項７】
前記確認処理は、対象インスタンスピン又は対象ポートのファンアウトコーンの論理等価性を満たすことを確認することである請求項１に記載のレイアウト処理における加工・変更検証方法。
【請求項８】
前記確認処理は、変更不可制約が付されているモジュールが変更されていないことを確認することである請求項１に記載のレイアウト処理における加工・変更検証方法。
【請求項９】
レイアウト処理において、半導体装置の論理情報を含む入力ネットリストを加工及び変更した場合の加工・変更検証装置であって、
前記論理情報に含まれるタイミング制約条件及びデザイン制約条件が、加工・変更後も満たされていることを確認する確認処理部と、
満たされていない場合に、満たされない部分の情報を出力する出力部と、を備えることを特徴とするレイアウト処理における加工・変更検証装置。
【請求項１０】
コンピュータに、半導体集積回路のレイアウト処理において行われる、半導体装置の論理情報を含む入力ネットリストの加工及び変更処理を検証させるＣＡＤプログラムであって、
前記論理情報に含まれるタイミング制約条件及びデザイン制約条件が、加工・変更後も満たされていることを確認する確認処理を行い、
満たされていない場合に、満たされない部分の情報を出力する、ことを特徴とするプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計方法、設計装置及びプログラムに関し、特に半導体装置の論理情報を含む入力ネットリストに基づいてレイアウト処理を行う場合に入力ネットリストを加工及び変更する必要が生じるが、入力ネットリストを加工及び変更した場合の加工・変更検証方法、検証装置及びプログラムに関する。
【背景技術】
【０００２】
これまで、大規模半導体集積回路（ＬＳＩ）の設計は、所定の設計ルールに基づいてＬＳＩの論理設計を行い、論理設計が所定の設計ルールを満たしていることを確認してネットリストが生成される。次に、ネットリストに基づいてレイアウト処理を行う。
【０００３】
図１は、レイアウト処理の流れを示すフローチャートである。図１に示すように、レイアウト処理１１は、入力される入力ネットリスト１０を受けてインスタンス（回路要素）を配置する配置処理１２と、配置されたインスタンスに対して動作タイミングを最適化するタイミング最適化処理１３と、クロックが供給されるインスタンスへのクロック供給経路を生成するクロック生成処理１４と、電源配線及び信号配線を決定する配線処理１５と、決定したレイアウトを最終的に検証する検証処理１６と、を有する。検証処理１６で、仕様を満たしていると判定されるとレイアウト処理が完了し、マスクレイアウトデータとして製造部門に渡される。製造部門でも、最大の歩留まりが得られるように、マスクレイアウトデータを補正するが、本発明には直接関係しない。
【０００４】
入力ネットリスト１０は、論理設計データであるが、論理設計データだけでなく、タイミング制約やデザイン（設計）制約と呼ばれるレイアウト（物理）設計を行う場合の様々な制約を含んでいる。この制約は、例えば、使用してはいけないインスタンスや、部分的なクロックの分岐、ポートの個数、等価なピン間の交換制約などである。
【０００５】
レイアウト処理１１に含まれる各処理では、ＣＡＤツールで自動設計が行われるが、論理設計に基づいて配置・配線を行っただけでは物理的な仕様を満たすことができないのが現状である。そこで、入力ネットリストを様々な形で加工及び変更しながら、物理的な仕様を満たすように処理を進める。この加工及び変更は、ＣＡＤツールを使用して、自動修正、タイミング最適化、クロック・ツリー・シンセシス（ＣＴＳ）を行うと共に、マニュアル（人手）で修正を行う。ＣＡＤツールでの修正及びマニュアル修正では、インスタンスの追加、修正及び削除、ネット（配線）の追加、修正及び削除、ポートの追加、修正及び削除が行われる。更に、マニュアル修正では、複数のインスタンスとネットとポートをまとめた単位であるモジュールの追加、修正及び削除が行われる。
【０００６】
上記のようなレイアウト処理における加工・変更処理では、論理設計が変更されると回路動作が異なることになるので論理設計を変更しないことが必要であり、ＣＡＤツールの形式検証ツールにより加工・変更処理後でも論理的に等価であることの確認が行われる。しかし、論理的に等価であるように変更しても、変更した内容がタイミング制約やデザイン（設計）制約を満たした上で等価であるとは限らない。以下、このような等価性の判定が困難な例を説明する。
【０００７】
図２は、タイミング制約に関する等価性の判定が困難な事例の１つを説明する図である。図２の（Ａ）は、入力ネットリストから生成したレイアウトであり、そこでは、クロック源であるＰＬＬ回路２１から出力されるクロックは、クロック信号配線２２を介してクロック・ゲーティング・セル（ここではＡＮＤゲート）２３に供給される。クロック信号配線２２は、途中で分岐などが行われる場合がある。クロック・ゲーティング・セル２３から出力されたゲーティング後のクロックはクロック信号配線２４を介して複数のフリップ・フロップ（ＦＦ）２５Ａ−２５Ｎに供給される。セル２３から出力されたクロックには、例えばＣＬＫ１との名称が与えられ、ＦＦ２５Ａ−２５Ｎには同じクロックＣＬＫ１が供給されるとの設計データになっている。
【０００８】
図２の（Ａ）のようなレイアウトでは物理制約を満たすことができないので、図２の（Ｂ）に示すように変更を行ったとする。変更されたレイアウトでは、クロック・ゲーティング・セル２３の代わりに２個の同種のクロック・ゲーティング・セル２３と２３Ｂを配置する。すなわち、セル２３はそのまま残し、セル２３Ｂが追加されたことになる。セル２３と２３Ｂにクロックを供給するため、クロック信号配線２２をクロック信号配線２２と２２Ｂに分岐する。ＦＦ２５Ａ−２５ＮもＦＦ２５Ａ−２５ＭとＦＦ２５Ｂ−２５Ｎの２組に分け、セル２３から配線２４を介してＦＦ２５Ａ−２５Ｍにクロックを供給し、セル２３Ｂから配線２４Ｂを介してＦＦ２５Ｂ−２５Ｎにクロックを供給する。図２の（Ｂ）の回路は、論理的には図２の（Ａ）の回路と等価であるが、ＦＦ２５Ｂ−２５Ｎにはセル２３から出力されたクロックＣＬＫ１が供給されず、セル２３から出力されたクロックが供給されるため、タイミング制約的に等価であるか判定できないという事態が生じる。もちろん論理的にも物理的にも問題を生じない場合があるが、判定できないことが問題である。
【０００９】
図３は、タイミング制約に関する等価性の判定が困難な別の事例を説明する図であり、図２の事例の逆の事例である。図３の（Ａ）は、入力ネットリストから生成したレイアウトであり、そこでは、クロック源であるＰＬＬ回路２１から出力されるクロックは、クロック信号配線２２を介してクロック・ゲーティング・セル（ここではＡＮＤゲート）２３に供給されると共に、クロック信号配線２２から分岐したクロック信号配線２２Ｂを介してクロック・ゲーティング・セル（ここではＡＮＤゲート）２３Ｂに供給される。セル２３から出力されたゲーティング後のクロックはクロック信号配線２４を介して複数のＦＦ２５Ａ−２５Ｍに供給される。セル２３Ｂから出力されたゲーティング後のクロックはクロック信号配線２４Ｂを介して複数のＦＦ２５Ｂ−２５Ｎに供給される。セル２３から出力されたクロックにはＣＬＫ１との名称が与えられ、ＦＦ２５Ａ−２５Ｍには同じクロックＣＬＫ１が供給され、セル２３Ｂから出力されたクロックにはＣＬＫ２との名称が与えられ、ＦＦ２５Ｂ−２５Ｎには同じクロックＣＬＫ２が供給されるとの設計データになっている。
【００１０】
図３の（Ａ）のようなレイアウトで、セル２３とセル２３Ｂを統合して、それに応じて配線も変更して図３の（Ｂ）の回路に変更したとする。論理的には図３の（Ａ）の回路と図３の（Ｂ）の回路は等価であるが、ＦＦ２５Ｂ−２５ＮにはクロックＣＬＫ２が供給されず、クロックＣＬＫ１が供給されるため、タイミング制約的に等価であるか判定できないという事態が生じる。
【００１１】
図４は、タイミング制約に関する等価性の判定が困難な別の事例を説明する図である。図４の（Ａ）は、入力ネットリストから生成したレイアウトであり、そこでは、クロック源であるＰＬＬ回路２１から出力されるクロックは、クロック信号配線２６を介してモジュール２７のポート２９に供給される。モジュール２７は、内部に例えば２個のモジュール２８Ａと２８Ｂを有し、ポート２９からモジュール２８Ａと２８Ｂのポート３１Ａと３１Ｂに、途中で３０Ａと３０Ｂに分岐するクロック配線３０を介してクロックが供給される。モジュール２８Ａ内では、ポート３１Ａから複数のＦＦ３３Ａ−３３Ｍにクロック配線３２Ａを介してクロックが供給され、モジュール２８Ｂ内では、ポート３１Ｂから複数のＦＦ３３Ｂ−３３Ｎにクロック配線３２Ｂを介してクロックが供給される。ポート２９から出力されたクロックにはＣＬＫ３との名称が与えられ、モジュール２８Ａと２８Ｂ内のＦＦにＣＬＫ３が供給されるとの設計データになっている。
【００１２】
図４の（Ａ）のようなレイアウトでは物理制約を満たすことができないので、図４の（Ｂ）に示すように、モジュール２７にクロック用ポート２９Ｂを追加し、更にモジュール２８Ａと２８Ｂのそれぞれでクロック用ポート３１ＡＢと３１ＢＢを追加し、クロック配線にバッファ３４、３４Ａ、３４Ｂ、３５ＡＡ、３５ＡＢ、３５ＢＡ、３５ＢＢ、３６ＡＡ、３６ＡＢ、３６ＢＡ、３６ＢＢを追加し、モジュール２８Ａと２８Ｂ内のＦＦをそれぞれ２つの組に分けて異なるバッファからクロックが供給されるようにする。
【００１３】
論理的には図４の（Ａ）の回路と図４の（Ｂ）の回路は等価であるが、ＦＦ２５Ａ−２５ＮにはクロックＣＬＫ３が供給されないので、タイミング制約的に等価であるか判定できないという事態が生じる。
【００１４】
図５は、図４の（Ａ）の回路を変更した別の事例を示し、この事例は論理的にもタイミング制約的にも等価であると判定される。図５に示すように、クロック配線２６に２個のバッファ３４、３４Ａが設けられ、モジュール２７のポート２９からのクロック配線３０は４本に分岐され、分岐された各配線にそれぞれバッファ３５ＡＡ、３５ＡＢ、３５ＢＡ、３５ＢＢが設けられる。モジュール２８Ａ、２８Ｂでは、それぞれポート３１ＡＢ、３１ＢＢが追加され、バッファ３５ＡＡ、３５ＡＢ、３５ＢＡ、３５ＢＢからポート３１ＡＡ、３１ＡＢ、３１ＢＡ、３１ＢＢにクロックが供給される。更に、モジュール２８Ａ、２８Ｂでは、ポート３１ＡＡ、３１ＡＢ、３１ＢＡ、３１ＢＢからのクロック配線にバッファ３６ＡＡ、３６ＡＢ、３６ＢＡ、３６ＢＢが設けられ、それぞれ２組に分けられたＦＦにクロックが供給される。
【００１５】
図５のレイアウト回路では、バッファやポートが増加しているが、タイミング制約としては問題なく、修正の前後でも、ＣＬＫ３が供給されるモジュール２８Ａと２８Ｂ内のＦＦの個数及び論理極性は変化しておらず、論理的にもタイミング制約的にも等価であると判定される。
【００１６】
図６は、タイミング制約に関する等価性の判定が困難な別の事例を説明する図である。図６の（Ａ）は、入力ネットリストから生成したレイアウトであり、そこでは、クロック・ゲーティング・セル（ここではＮＡＮＤゲート）３８のＡ入力（ピン）にＦＦ３７Ａからの出力が、Ｂ入力（ピン）にＦＦ３７Ｂの出力が供給される。ここで、ＦＦ３７Ａからの出力がＡピンに供給されるとの設計データになっている。
【００１７】
図７は、ＮＡＮＤゲートの回路図である。ＡピンとＢピンは論理的には等価であるが、ＡピンとＢピンで伝播遅延に差があることが知られている。そこで、ＦＦ３７Ａからの出力がＡピンに供給されるとして設計され、そのような設計制約が設けられている。
【００１８】
図６のＮＡＮＤゲート３８のＡピンにタイミング制約が設定されているとする。ここで、タイミングを改善するために、図６の（Ｂ）に示すように、ＮＡＮＤゲート３８のＡピンにＦＦ３７Ｂからの出力が、ＢピンにＦＦ３７Ｂの出力が供給されるように変更が行われた。このように、タイミング制約を無視して、ＮＡＮＤゲートのピンスワップを実施すると、タイミング制約の意味が変化してしまい、タイミング制約的に等価であるか判定できないという事態が生じる。
【００１９】
図８は、デザイン制約に関する等価性の判定が困難な事例の１つを説明する図である。図８の（Ａ）は、入力ネットリストから生成したレイアウトであり、モジュール３９内のＦＦ４１の出力がポート４３に出力され、ポート４３からの出力は、モジュール４０のポート４４に入力され、その後分岐して内部のＦＦ４５Ａ、４５Ｂにデータとして入力される。モジュール４０のポート４４には、変更不可のデザイン制約が設けられている。
【００２０】
図８の（Ａ）の構成を、図８の（Ｂ）に示すように、モジュール４０にポート４４Ｂを追加し、ポート４３からの出力は分岐してポート４４、４４Ｂに入力され、ポート４４の入力がＦＦ４５Ａにデータとして入力され、ポート４４Ｂの入力がＦＦ４５Ｂにデータとして入力されるように変更した例である。図８の（Ａ）と図８の（Ｂ）は、論理的には等価であるが、変更不可のデザイン制約が設けられているポート４４に関連して、ポートを増加させており、デザイン制約に違反するように変更されている。
【００２１】
図９は、図８の（Ａ）の構成を変更した他の例を示す。この例では、図８の（Ａ）の構成において、モジュール３９内でＦＦ４１の出力がポート４３に出力される信号配線の途中にバッファ４６を設け、モジュール４０内でポート４４からの入力が分岐した後、ＦＦ４５Ｂに入力される方の信号配線の途中にバッファ４７を設けるように変更されている。図９の構成では、変更不可のデザイン制約が設けられているポート４４に関連しては変更が行われておらず、データの経路にバッファを設けても問題ないので、デザイン制約について問題はない。
【００２２】
図１０は、デザイン制約に関する等価性の判定が困難な他の事例を説明する図である。図１０の（Ａ）は、入力ネットリストから生成したレイアウトであり、モジュール４８内に更にモジュール４９が設けられている。モジュール４８のポート５０Ａ、５０Ｂ及びモジュール４９のポート５１Ａ、５１Ｂを介して入力された２つのデータはＡＮＤゲート５２に入力し、ＡＮＤゲート５２の出力がモジュール４９のポート５３及びモジュール４８のポート５４を介して出力される。ここで、モジュール４９には変更不可のデザイン制約が設けられている。
【００２３】
図１０の（Ａ）の構成で、ＡＮＤゲート５２の出力とポート５３の間にバッファ５５を設けるように変更した。この変更は、論理的には等価であるが、変更不可のデザイン制約が設けられているモジュール４９内部にバッファ５５を追加しているため、デザイン制約違反である。
【００２４】
以上説明した論理的には等価であるが、タイミング制約及びデザイン制約からは等価性の判定が困難な事例をまとめると、以下のようになる。
【００２５】
（タイミング制約関連）
（１）所定の名称のクロックが入力されない。（図２、図３、図４）
（２）タイミングの異なるインスタンスのピンが変化している（ピンスワップ）（図６）
（デザイン制約関連）
（３）変更不可制約のオブジェクト（インスタンス、ポート、配線）と同等のオブジェクトが増加している。（図８）
（４）変更不可制約のオブジェクト（インスタンス、ポート、配線）が削除されている（同等のオブジェクトにまとめられている）。
【００２６】
（５）移動禁止制約のインスタンスが移動されている。
【００２７】
（６）使用禁止制約のセル（インスタンス）が追加されている。
【００２８】
（７）変更不可制約の配線にバッファが追加されている。
【００２９】
（８）変更不可制約のモジュールが変更されている。（図１０）
【００３０】
【特許文献１】特開平１１−５４６２８号公報
【特許文献２】特開２０００−２１９８８号
【発明の開示】
【発明が解決しようとする課題】
【００３１】
レイアウト処理において、仕様を満たすように変更を行うと、上記のような事例の発生が避けられないが、これまでのＣＡＤツールではこのような事例の発生を検証することができなかった。そのため、仕様を満たすための変更で、逆に仕様を満たせなくなるという事態が生じるという問題があった。
【００３２】
本発明は、このような問題点を解決して、レイアウト処理で論理的に等価であるように変更した構成が、タイミング制約条件及びデザイン制約条件を満たすように変更されているかを検証可能にし、レイアウト処理のオペレータが、変更した構成で問題が発生する可能性があるかを容易に判定可能にすることを目的とする。
【課題を解決するための手段】
【００３３】
上記目的を実現するため、本発明のレイアウト処理を行う場合の加工・変更検証方法及び装置は、論理情報に含まれるタイミング制約条件及びデザイン制約条件が、加工・変更後も満たされていることを確認する確認処理を行い、満たされていない場合に、満たされない部分の情報を出力する、ことを特徴とする。
【００３４】
論理情報に含まれるタイミング制約条件及びデザイン制約条件が、加工・変更後も満たされていることを、どのように確認するかについては、以下に具体的に説明される。
【発明の効果】
【００３５】
本発明によれば、半導体装置の論理情報を含む入力ネットリストを加工及び変更しながらレイアウト処理を行う場合に、これまで検証できなかったことが検証可能になる。従って、オペレータが、変更した構成で問題が発生する可能性がある部分に注目して、例えば、デザイン制約を修正する、ネットリスト自体を修正する、などの対処を、オペレータ自身が判断して行えるようになる。
【発明を実施するための最良の形態】
【００３６】
本発明は、ＬＳＩレイアウト処理ＣＡＤ装置の形で実現され、ＣＡＤ装置を利用しての本発明の検証方法、本発明の方法を実行できるようにしたＣＡＤ装置、すなわち検証装置や、本発明の検証方法を行うようにＣＡＤ装置にインストールされるプログラムを対象とする。従って、本発明の検証装置は、コンピュータの内部に、レイアウト処理において半導体装置の論理情報を含む入力ネットリストを加工及び変更した場合の加工・変更検証装置として実現され、機能的には、論理情報に含まれるタイミング制約条件及びデザイン制約条件が、加工・変更後も満たされていることを確認する確認処理部と、満たされていない場合に、満たされない部分の情報を出力する出力部と、を備える形で実現される。
【００３７】
図１１は、本発明の検証装置の位置づけを説明する図である。論理的には所望の動作を行うことが検証済みのＬＳＩの設計データが提供され、それに基づいてレイアウト処理が行われ、レイアウトが決定される。ＣＡＤ装置による通常のレイアウト処理だけでは、物理的な仕様を満たすことが難しく、物理的な仕様を満たすように入力ネットリストの加工・変更が行われる。ここでは、加工・変更が行われる前のＬＳＩの設計データをＧｏｌｄｅｎデータベース６１と称し、加工・変更が行われた後のＬＳＩの設計データをＲｅｖｉｓｅｄデータベース６２と称する。本発明の検証装置６３は、Ｇｏｌｄｅｎデータベース６１とＲｅｖｉｓｅｄデータベース６２を比較して、Ｒｅｖｉｓｅｄデータベース６２がデザイン制限６４を満たしているかを検証し、満たさない時にはオペレータにフィードバックする情報６５を生成し、満たせば完了する（６６）。
【００３８】
ＬＳＩの設計データには、ネットリスト情報（Ｖｅｒｉｌｏｇなど）、物理情報（ＤＥＦなど）及び各種属性（例えばクロック）が含まれる。
【００３９】
デザイン制限６４は、タイミング制約（いわゆるＳＤＣファイルで表現される制約）と、デザイン制約と、で構成される。デザイン制約には、変更不可制約、使用不可制約、物理情報保持制約（配置移動禁止、配線経路変更禁止）が含まれる。
【００４０】
オペレータにフィードバックする情報６５には、例えば、問題のある箇所、問題箇所のデザイン制約変更方法、問題箇所のデータベース（ネットリスト）変更方法などが含まれる。オペレータは、フィードバックされた情報６５に基づいて必要な処理を行う。この処理では、たとえ変更されていても問題を生じないことが確認されれば、そのまま変更されたネットリストを有効とし、もし問題を生じるのであれば、物理的な仕様を満たす他の変更方法を検討し、必要に応じて、デザイン制約やネットリスト自体の変更を検討する。
【００４１】
図１２は、本発明の検証装置の使用方法を説明する図である。入力ネットリスト１０に基づいてレイアウト処理１１が行われるが、レイアウト処理１１は、図１に示したように、配置処理１２、タイミング最適化処理１３、クロック生成処理１４、配線処理１５、検証処理１６の順に行われ、処理１２−１６のそれぞれでネットリストの変更が行われる。そこで、配置処理１２が終了した時には、入力ネットリスト１０と配置処理１２において変更されたＲｅｖｉｓｅｄネットリストとの間で、本発明の検証装置６３を使用して検証が行われ、検証結果がオペレータにフィードバックされる。これに基づいて、オペレータは上記のような必要な処理を行なう。検証の終了したＲｅｖｉｓｅｄネットリストは、次の処理のＧｏｌｄｅｎネットリストになる。この場合は、配置処理１２により変更され、検証が終了したＲｅｖｉｓｅｄネットリストが、次のタイミング最適化処理のＧｏｌｄｅｎネットリストになる。以下同様に、タイミング最適化処理１３、クロック生成処理１４、配線処理１５、検証処理１６で変更されたネットリストについて、前の処理で検証が終了したネットリストをＧｏｌｄｅｎネットリストとして本発明の検証が行われる。
【００４２】
図１３は、本発明の検証装置の既存の論理等価性検証装置との連携を説明する図である。従来からデザインルール制限が守られているかを検証するために、論理等価性検証装置６７が一部活用されている。本発明の検証装置６３は、後述するファンインコーン・ファンアウトコーンの論理等価性検証を自動的に行うために、論理等価性検証装置６７を随時利用する。本発明の検証装置６３は、ＧｏｌｄｅｎネットリストとＲｅｖｉｓｅｄネットリスト、及び論理等価性検証を行いたいファンインコーン・ファンアウトコーンに関する情報を、論理等価性検証装置６７に送る。論理等価性検証装置６７は、この情報に基づいて論理等価性を検証し、検証結果を本発明の検証装置６３に送る。
【００４３】
次に、具体的にどのように検証を行うかについて説明する。
【００４４】
（検証１）
検証１では、Ｇｏｌｄｅｎネットリストでデザイン制約及びタイミング制約が付されているオブジェクトが、Ｒｅｖｉｓｅｄネットリストでもそのまま変更なしに存在するか判定する。オブジェクトとしては、インスタンス（回路要素）、インスタンスピン（例えば、ゲートの入力ピン、出力ピン）、モジュール、ネット、ポートがある。ここで、そのまま変更なしに存在するとは、Ｇｏｌｄｅｎネットリスト内のオブジェクトが削除されておらず、Ｇｏｌｄｅｎネットリスト内では１個であったオブジェクトが、２個以上に増加していないことである。言い換えれば、デザイン制約及びタイミング制約が付されているあるオブジェクトの個数が増減しないことである。
【００４５】
この判定により、前述の等価性の判定が困難な事例のうち事例（３）及び（４）、例えば図２から図４、図８に示した例が発見できる。
【００４６】
（検証２）
検証２では、使用不可制約が付されているセルが、Ｒｅｖｉｓｅｄネットリストに存在しないか判定する。この判定により、前述の等価性の判定が困難な事例のうち事例（６）が発見できる。
【００４７】
（検証３）
検証３では、デザイン制約及びタイミング制約が付されているオブジェクトについて、オブジェクトの種別に応じて所定の検証が行われる。具体的には、オブジェクトがインスタンスの場合には、
（検証３−１）インスタンスで使用しているセル名が比較される。
【００４８】
（検証３−２）インスタンスに付随する物理情報が比較される。
【００４９】
検証３−１及び３−２により、前述の等価性の判定が困難な事例のうち事例（３）及び（４）が発見できる。
【００５０】
ネットの場合には、
（検証３−３）ネットに接続しているインスタンスが一致しているか判定され、
（検証３−４）ネットに接続しているインスタンスに変更不可制約が付けられている場合に、変更不可制約が満たされているか判定される。
【００５１】
検証３−３及び３−４により、前述の等価性の判定が困難な事例のうち事例（３）、（４）及び（７）が発見できる。
【００５２】
インスタンスピンの場合には、
（検証３−５）対象インスタンスピンのファンインコーンの論理等価性を満たすか判定され、
（検証３−６）対象インスタンスピンのファンアウトコーンの論理等価性を満たすか判定される。
【００５３】
図１４は、図２に示した事例で、インスタンスピンのファンインコーン及びファンアウトコーンの論理等価性が満たされるか判定する方法を説明する図であり、（Ａ）が修正前を、（Ｂ）が修正後を示す。ＡＮＤゲート２３の出力ピンが比較対象ピンである。修正前には、図１４の（Ａ）に示すように、ＡＮＤゲート２３の一方の入力ピンから、順序セルであるクロックを出力するＰＬＬ２１まで上流に遡る。同様に、ＡＮＤゲート２３の他方の入力ピンから他の順序セルまで遡ることができ、合わせてファンインコーンが求まる。一方、ＡＮＤゲート２３の出力ピンは、複数のＦＦ２５Ａ−２５Ｎのクロックピンに接続されており、ファンアウトコーンが求まる。
【００５４】
図１４の（Ｂ）に示すように、修正後のＡＮＤゲート２３の出力ピンについてファンインコーンを求めると、修正前と同じである。しかし、ファンアウトコーンは、ＦＦの個数が減少しており、異なる。そのため、修正前と修正後でファンインコーン及びファンアウトコーンを比較すると、ファンインコーンは一致するが、ファンアウトコーンは不一致で、等価でないと判定されることになる。
【００５５】
検証３−５及び３−６により、前述の等価性の判定が困難な事例のうち事例（２）、（３）及び（４）、例えば図２、図３、図５、図６に示した例が発見できる。
【００５６】
また、検証３−５及び３−６は、図１３で説明した論理等価性検証装置６７と連携して行われる。
【００５７】
ポートの場合には、
（検証３−７）対象ポートのファンインコーンの論理等価性を満たすか判定され、
（検証３−８）対象ポートのファンアウトコーンの論理等価性を満たすか判定される。
【００５８】
図１５は、図８に示した事例で、インスタンスピンのファンインコーン及びファンアウトコーンの論理等価性が満たされるか判定する方法を説明する図であり、（Ａ）が修正前を、（Ｂ）が修正後を示す。モジュール４０のポート４４が比較対象ピンである。修正前には、図１５の（Ａ）に示すように、ポート４４から、モジュール３９のポート４３を介して、順序セルであるクロックを出力するＰＬＬ４１まで上流に遡り、ファンインコーンが求まる。一方、ポート４４は、複数のＦＦ４５Ａと４５Ｂのクロックピンに接続されており、ファンアウトコーンが求まる。
【００５９】
図１４の（Ｂ）に示すように、修正後のポート４４についてファンインコーンを求めると、修正前と同じである。しかし、ファンアウトコーンは、ＦＦの個数が減少しており、異なる。そのため、修正前と修正後でファンインコーン及びファンアウトコーンを比較すると、ファンインコーンは一致するが、ファンアウトコーンは不一致で、等価でないと判定されることになる。
【００６０】
検証３−７及び３−８により、前述の等価性の判定が困難な事例のうち事例（３）及び（４）、例えば図２から図４、図８に示した例が発見できる。
【００６１】
また、検証３−７及び３−８も、図１３で説明した論理等価性検証装置６７と連携して行われる。
【００６２】
モジュールの場合には、
（検証３−９）変更不可制約が付けられているモジュール内部の全オブジェクト（インスタンス、ネット、ポート、インスタンスピン、子モジュール）に対して、変更不可制約が満たされているか判定される。
【００６３】
検証３−９により、前述の等価性の判定が困難な事例のうち事例（９）、図１０に示した事例が発見できる。
【００６４】
（検証４）
検証４では、物理情報を持つオブジェクトに対し、Ｇｏｌｄｅｎ及びＲｅｖｉｓｅｄデータベースの（物理情報）値が一致するか判定する。この判定により、前述の等価性の判定が困難な事例のうち事例（５）が発見できる。
【産業上の利用可能性】
【００６５】
本発明は、ネットリストに基づいてレイアウト処理を行う時に、仕様を満たすようにネットリストを加工・変更する場合であれば、本発明を適用可能である。
【図面の簡単な説明】
【００６６】
【図１】図１はレイアウト処理の流れを示す。
【図２】図２は等価性判定が困難な事例（その１）を示す。
【図３】図３は等価性判定が困難な事例（その２）を示す。
【図４】図４は等価性判定が困難な事例（その３）を示す。
【図５】図５は、図４の例で、等価性であると判定される事例を示す。
【図６】図６は等価性判定が困難な事例（その４）を示す。
【図７】図７は、入力ピンによりタイミングが異なるＮＡＮＤゲートの構成を示す。
【図８】図８は等価性判定が困難な事例（その５）を示す。
【図９】図９は、図８の例で、等価性であると判定される事例を示す。
【図１０】図１０は等価性判定が困難な事例（その６）を示す。
【図１１】図１１は本発明の検証装置の位置づけを説明する。
【図１２】図１２は本発明の検証装置の使用方法を説明する。
【図１３】図１３は本発明の検証装置を、既存の論理性検証装置と連携させる場合を説明する。
【図１４】図１４は本発明の検証装置で、インスタンスピンのファンイン（アウト）コーン論理等価性の判定例を説明する。
【図１５】図１５は本発明の検証装置で、ポートのファンイン（アウト）コーン論理等価性の判定例を説明する。
【符号の説明】
【００６７】
１０    入力ネットリスト
１１    レイアウト処理
６１    Ｇｏｌｄｅｎデータベース（加工・変更前）
６２    Ｒｅｖｉｓｅｄデータベース（加工・変更後）
６３    検証装置（本発明）
６４    デザイン制限
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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