(57)【要約】【課題】メモリセルのソース端子に接続されるソース線へのバイアス電圧の供給を好適に行うことにより、非選択のメモリセルにおけるリーク電流の低減を図ることができる不揮発性記憶装置及びそのバイアス制御方法を提供する。【解決手段】複数のメモリセルを備えたメモリセルアレイ２０Ａ、２０Ｂを有する不揮発性記憶装置１０であって、メモリセルアレイ２０Ａ、２０Ｂは、ゲート端子が非共通接続とされた複数のメモリセルの各ドレイン端子に共通接続されるビット線Ｂ１、Ｂ２と、ゲート端子が共通接続とされた複数のメモリセルの各ソース端子に共通接続され、ビット線Ｂ１、Ｂ２に直交して配置されるソース線Ｓ１、Ｓ２と、ソース線Ｓ１、Ｓ２をソースバイアス線ＳＢに接続する第１ソース選択スイッチ４１、４２と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のメモリセルを備えたメモリセルアレイを有する不揮発性記憶装置であって、
前記メモリセルアレイは、
ゲート端子が非共通接続とされた前記複数のメモリセルの各ドレイン端子に共通接続されるビット線と、
前記ゲート端子が共通接続とされた前記複数のメモリセルの各ソース端子に共通接続され、前記ビット線に直交して配置されるソース線と、
前記ソース線をソースバイアス線に接続する第１ソース選択スイッチと、
を備えることを特徴とする不揮発性記憶装置。
【請求項２】
前記メモリセルアレイは、前記第１ソース選択スイッチを複数備え、該複数の第１ソース選択スイッチのそれぞれを、１つの前記ソースバイアス線に接続することを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項３】
前記メモリセルアレイと、該メモリセルアレイが備える前記メモリセルを駆動する駆動回路を有する基盤とが積層され、前記ソースバイアス線と前記基盤が備えるソース線とを接続する第１積層ソースバイアス線を備えることを特徴とする請求項２に記載の不揮発性記憶装置。
【請求項４】
前記メモリセルアレイと前記基盤との間には、前記第１ソース選択スイッチと前記駆動回路とを接続する第１スイッチ選択線を備えることを特徴とする請求項３に記載の不揮発性記憶装置。
【請求項５】
前記第１ソース選択スイッチは、前記ソース線の両端にそれぞれ接続されることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項６】
前記ソース線の両端に接続された前記第１ソース選択スイッチごとに、前記ソースバイアス線が接続されることを特徴とする請求項５に記載の不揮発性記憶装置。
【請求項７】
前記第１ソース選択スイッチごとに接続された前記ソースバイアス線同士を接続するソースバイアス連絡線を備えることを特徴とする請求項６に記載の不揮発性記憶装置。
【請求項８】
前記メモリセルアレイと、該メモリセルアレイが備える前記メモリセルを駆動する駆動回路を有する基盤とが積層され、前記ソースバイアス線と前記基盤が備えるソース線とを接続する第２積層ソースバイアス線を備えることを特徴とする請求項６又は請求項７に記載の不揮発性記憶装置。
【請求項９】
前記第１ソース選択スイッチには、複数の前記ソース線が接続されることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項１０】
前記基盤は、集積回路を備えること特徴とする請求項３に記載の不揮発性記憶装置。
【請求項１１】
前記メモリセルアレイが少なくとも２層に積層され、前記第１積層ソースバイアス線によって、下層のメモリセルアレイのソースバイアス線と上層のメモリセルアレイのソースバイアス線とが接続されることを特徴とする請求項３に記載の不揮発性記憶装置。
【請求項１２】
前記基盤と前記上層のメモリセルアレイとの間には、前記第１ソース選択スイッチと前記駆動回路とを接続する第２スイッチ選択線を備えることを特徴とする請求項１１に記載の不揮発性記憶装置。
【請求項１３】
前記メモリセルアレイは、前記複数のメモリセルのそれぞれのゲート端子に共通接続されたワード線を備え、該ワード線は、前記ソース線に並行して配線されることを特徴とする請求項１に記載の不揮発性記憶装置。
【請求項１４】
前記メモリセルアレイと、該メモリセルアレイが備える前記メモリセルを駆動する駆動回路を有する基盤とが積層されると共に、前記基盤は、アクセス対象の前記メモリセルのゲート端子に接続された前記ワード線を選択する第１デコーダを備え、前記第１デコーダのデコード結果に応じ、前記第１ソース選択スイッチが選択されることを特徴とする請求項１３に記載の不揮発性記憶装置。
【請求項１５】
前記第１デコーダのデコード結果を、更にデコードする第２デコーダを備え、
前記第１デコーダによって、前記アクセス対象の前記メモリセルのゲート端子に接続された複数のワード線が選択される場合には、前記第１デコーダ及び前記第２デコーダの各デコード結果に応じて、前記アクセル対象の前記メモリセルのソース端子に接続されたソース線をバイアスする前記第１ソース選択スイッチが選択されることを特徴とする請求項１４に記載の不揮発性記憶装置。
【請求項１６】
前記メモリセルアレイが少なくとも２層に積層され、下層のメモリセルアレイが前記基盤と一体に成形された基盤一体型メモリセルアレイを備え、前記第１積層ソースバイアス線によって、前記基盤一体型メモリセルアレイが備えるソース線と上層のメモリセルアレイが備える前記ソースバイアス線とが接続されることを特徴とする請求項３に記載の不揮発性記憶装置。
【請求項１７】
前記上層のメモリセルアレイと前記基盤一体型メモリセルとの間には、前記上層のメモリセルが備える前記第１ソース選択スイッチと前記駆動回路とを接続する第３スイッチ選択線を備えることを特徴とする請求項１６に記載の不揮発性記憶装置。
【請求項１８】
複数のメモリセルを備えたメモリセルアレイを有する不揮発性記憶装置のバイアス制御方法であって、
ゲート端子が非共通接続とされた前記複数のメモリセルの各ドレイン端子に共通接続されるビット線をバイアスするビット線バイアスステップと、
前記ゲート端子が共通接続とされた前記複数のメモリセルの各ソース端子に共通接続され、前記ビット線に直交して配置されるソース線をバイアスするソース線バイアスステップと、
を備えることを特徴とする不揮発性記憶装置のバイアス制御方法。
【請求項１９】
前記ソース線バイアスステップは、前記ソース線を単一のソース線毎にバイアスするステップを備えることを特徴とする請求項１８に記載の不揮発性記憶装置のバイアス制御方法。
【請求項２０】
前記単一のソース線毎にバイアスするステップは、該単一のソース線とソースバイアス線との間に接続される第１ソース選択スイッチを導通させるステップを備えることを特徴とする請求項１９に記載の不揮発性記憶装置のバイアス制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性記憶装置及びそのバイアス制御方法に関する。
【背景技術】
【０００２】
特許文献１に示す３次元メモリ１００では、図１０に図示すように、メモリセル１０５のソース端子に接続されるソース線を共通に接続するソースプレーンＳＰと、メモリセル１０５のドレイン端子に接続されるビット線を共通に接続するドレインプレーンＤＰと、メモリセル１０５のゲート端子に接続されるワード線を共通に接続するワードプレーンＷＰとを備えている。３次元メモリ１００では、各プレーンＳＰ、ＤＰ、ＷＰが、互いに直交している。
【０００３】
図１０に図示するように、多層に配置されたメモリセルアレイ１０１、１０２等の各メモリ層に配置されているメモリセル１０５、１０６等のソース端子は、メモリ層ごとにソースプレーンＳＰとして、共通に接続される。そして、選択されたメモリセル１０５が存在するメモリ層のソースプレーンＳＰは、接地電位（０Ｖ）に接続される。一方、メモリセルが非選択のメモリ層のソースプレーンＳＰは、フローティング（Ｆ）に維持される。
【特許文献１】米国特許第６９０６９４０号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、各メモリ層のドレインプレーンＤＰに沿って並置されるメモリセルにおいては、各メモリセルのゲートが、それぞれ異なるワード線に接続されている。しかしながら、各メモリセルは、それぞれ同一のソース線及び同一ビット線に接続されている。このため、非選択のメモリセルについても、ソース線とビット線との間はバイアスが印加された状態となり、非選択のメモリセルを介してリーク電流が流れるおそれがある。
【０００５】
つまり、ドレインプレーンＤＰに沿って並置される２つのメモリセルについては、各ゲート端子が異なるワード線に接続されるのみである。よって、２つのメモリセルの内の非選択のメモリセルにリーク電流が流れる。その理由は、ゲートの電圧値を異ならせることによって、メモリセルを非選択とするからである。
【０００６】
この発明は、このような状況に鑑み提案されたものであって、メモリセルのソース端子に接続されるソース線へのバイアス電圧の供給を好適に行うことにより、非選択のメモリセルにおけるリーク電流の低減を図ることができる不揮発性記憶装置及びそのバイアス制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
請求項１の発明に係る不揮発性記憶装置は、複数のメモリセルを備えたメモリセルアレイを有する不揮発性記憶装置であって、メモリセルアレイは、ゲート端子が非共通接続とされた複数のメモリセルの各ドレイン端子に共通接続されるビット線と、ゲート端子が共通接続とされた複数のメモリセルの各ソース端子に共通接続され、ビット線に直交して配置されるソース線と、ソース線をソースバイアス線に接続する第１ソース選択スイッチと、を備えることを特徴とする。
【０００８】
請求項１の発明に係る不揮発性記憶装置によれば、各メモリセルのゲート端子が非共通接続とされた複数のメモリセルの各ドレイン端子に共通接続されるビット線と、ゲート端子が共通接続とされた複数のメモリセルの各ソース端子に共通接続され、ビット線に直交して配置されるソース線と、ソース線をソースバイアス線に接続する第１ソース選択スイッチを選択し、ソース線をソースバイアス線に接続すると、ドレイン端子及びソース端子が共にバイアスされて選択されるメモリセルを、ソース線とビット線とが交差する位置に限定することができる。そこで、ソースバイアス線に接続されていない非選択のメモリセルについては、ドレイン端子へのバイアスの有無に関わらず、ソースバイアス線に接続されていないソース端子と、ドレイン端子との間に、バイアスが印加されない。したがって、請求項１の発明に係る不揮発性記憶装置によれば、バイアスが印加されていない非選択メモリセルにおいては、該メモリセルにリーク電流が流れることが抑えられる。
【０００９】
請求項２の発明は、請求項１において、メモリセルアレイは、第１ソース選択スイッチを複数備え、該複数の第１ソース選択スイッチのそれぞれを、１つのソースバイアス線に接続することを特徴とする。
【００１０】
請求項２の発明によれば、複数の第１ソース選択スイッチのそれぞれを、１つのソースバイアス線に接続すると、導通状態にする第１ソース選択スイッチの数を制御することにより、ソースバイアス線に接続されるソース線を最小限にすることができる。そこで、請求項２の発明によれば、非導通状態の第１ソース選択スイッチに接続されるソース線は、ソースバイアス線に接続されない。したがって、請求項２の発明によれば、ソースバイアス線に接続されるソース線を最小限にすることに伴って、選択されるメモリセルが最小限に抑えられ、リーク電流が流れることが抑えられる。
【００１１】
請求項１８の発明に係る不揮発性記憶装置のバイアス制御方法は、ゲート端子が非共通接続とされた複数のメモリセルの各ドレイン端子に共通接続されるビット線をバイアスするビット線バイアスステップと、ゲート端子が共通接続とされた複数のメモリセルの各ソース端子に共通接続され、ビット線に直交して配置されるソース線をバイアスするソース線バイアスステップと、を備えることを特徴とする。
【００１２】
請求項１８の発明に係る不揮発記憶装置のバイアス制御方法によれば、ゲート端子が非共通接続とされた複数のメモリセルの各ドレイン端子に共通接続されるビット線をバイアスすると共に、ゲート端子が共通接続とされた複数のメモリセルの各ソース端子に共通接続され、ビット線に直交して配置されるソース線をバイアスすると、ドレイン端子及びソース端子が共にバイアスされて選択されるメモリセルを、ソース線とビット線とが交差する位置に限定することができる。そこで、バイアスが印加されていないソース線接続される非選択のメモリセルについては、ビット線へのバイアスの有無に関わらず、バイアスが印加されていないソース線に接続されたソース端子と、ドレイン端子との間に、バイアスが印加されない。したがって、請求項１８の発明の発明に係る不揮発記憶装置のバイアス制御方法によれば、バイアスが印加されていない非選択メモリセルにおいては、該メモリセルにリーク電流が流れることが抑えられる。
【発明の効果】
【００１３】
本発明の不揮発性記憶装置及びそのバイアス制御方法によれば、ゲート端子が非共通接続とされた複数のメモリセルの各ドレイン端子に共通接続されるビット線をバイアスすると共に、ゲート端子が共通接続とされた複数のメモリセルの各ソース端子に共通接続され、ビット線に直交して配置されるソース線をバイアスすると、ドレイン端子及びソース端子が共にバイアスされて選択されるメモリセルを、ソース線とビット線とが交差する位置に限定することができる。そこで、バイアスが印加されていないソース線接続される非選択のメモリセルについては、ビット線へのバイアスの有無に関わらず、バイアスが印加されていないソース線に接続されたソース端子と、ドレイン端子との間に、バイアスが印加されない。したがって、本発明の不揮発性記憶装置及びそのバイアス制御方法によれば、バイアスが印加されていない非選択メモリセルにおいては、該メモリセルにリーク電流が流れることが抑えられる。
【発明を実施するための最良の形態】
【００１４】
＜実施形態１＞
本発明の実施形態１を、図１を参照しつつ説明する。ここでは、本発明の３次元構造の不揮発性記憶装置を、３次元メモリを例に挙げて説明する。図１は、３次元メモリ１０の概略回路構成図である。３次元メモリ１０は、２つのメモリセルアレイ２０Ａ、２０Ｂと、メモリセルアレイを駆動する基盤であるシリコンウエハ３０とを備えている。図１には、シリコンウエハ３０の上方に、２つのメモリセルアレイ２０Ａ、２０Ｂが配置された状態を図示した。メモリセルアレイ２０Ａとメモリセルアレイ２０Ｂとは、互いに積層して位置する。メモリセルアレイ２０Ａ、２０Ｂ及びシリコンウエハ３０によって、メモリセルアレイブロックが構成されている。また、シリコンウエハ３０には、後述するメモリセルアレイ２０Ａ、２０Ｂを駆動する駆動回路と、不図示のメモリ機能以外のロジックＩＣ、ＡＳＩＣやＭＰＵなどが搭載されている。シリコンウエハ３０及び各メモリアレイ２０Ａ、２０Ｂは、１つの纏められた統一製造工程で製造される。また、３次元メモリ１０は、メモリアレイの積層枚数の違いによって、総メモリ容量が異なる。本実施形態では、ビット線ドライバ３２、ワード線ドライバ３６、ソース線ドライバ３８が、それぞれ駆動回路に相当する。
【００１５】
メモリセルアレイ２０Ａは、メモリトランジスタ３１Ａ、３２Ａ、３３Ａ、３４Ａと、ビット線Ｂ１Ａ、Ｂ２Ａと、ソース線Ｓ１Ａ、Ｓ２Ａと、ワード線Ｗ１Ａ、Ｗ２Ａと、選択トランジスタ４１Ａ、４２Ａとを備えている。本実施形態では、各メモリトランジスタ３１Ａ〜３４Ａが、薄膜トランジスタ（ＴＦＴ）によって構成されている。各メモリトランジスタ３１Ａ〜３４Ａは、本発明のメモリセルに相当する。選択トランジスタ４１Ａ、４２Ａも薄膜トランジスタ（ＴＦＴ）によって構成されている。メモリトランジスタと選択トランジスタは、記憶部を除いて同一製造工程で製造される。シリコンウエハ３０の駆動回路などは、例えばＭＯＳトランジスタで製造される。シリコンウエハ３０（基盤に相当。）とメモリセルアレイ２０Ａ、２０Ｂとを相互に接続する積層された信号線（Ｂ３Ａ、Ｗ５Ａ、Ｕ１、ＳＢ５など）は、例えば前記同一製造工程の中で、コンタクトホール間（例えば２９Ａと２９Ｂ間）において、タングステンにより、プラグ接続される。例えばメモリセルアレイ２０Ｂは、シリコンウエハ３０と同一製造工程の中で製造されても良い。つまり、メモリセルアレイ２０Ｂは、シリコンウエハ３０の中に収められる。この場合、メモリトランジスタと基盤のトランジスタとは、記憶部を除いて同一素子構造である。メモリセルアレイ２０Ａは、シリコンウエハ３０の上に製造される。本実施形態に加えて、後述する実施形態２ないし実施形態４においても、メモリセルアレイ２０Ｂをシリコンウエハ３０に収めた構造を適用することができる。
【００１６】
各ビット線Ｂ１Ａ、Ｂ２Ａは、メモリセルアレイ２０Ａの横方向（図示のＸ方向）に所定の間隔を置いて、メモリセルアレイ２０Ａの縦方向（図示のＹ方向）に、それぞれ形成されている。各ソース線Ｓ１Ａ、Ｓ２Ａは、メモリセルアレイ２０Ａの縦方向（図示のＹ方向）に所定の間隔を置いて、メモリセルアレイ２０Ａの横方向（図示のＸ方向）に、それぞれ形成されている。各ソース線Ｓ１Ａ、Ｓ２Ａの形成方向（Ｘ方向）は、各ビット線Ｂ１Ａ、Ｂ２Ａの形成方向（Ｙ方向）をぞれぞれ９０度回転させた方向である。本実施形態では、メモリセルアレイ２０Ａの縦方向（Ｙ方向）は、本発明の第１方向に相当する。また、メモリセルアレイ２０Ａの横方向（Ｘ方向）は、本発明の第２方向に相当する。
【００１７】
各ワード線Ｗ１Ａ、Ｗ２Ａは、各ソース線Ｓ１Ａ、Ｓ２Ａの形成位置とは異なる位置であって、メモリセルアレイ２０Ａの縦方向（図示のＹ方向）に所定の間隔を置いて、メモリセルアレイ２０Ａの横方向（図示のＸ方向）に、それぞれ形成されている。
【００１８】
ビット線Ｂ１Ａは、各メモリトランジスタ３１Ａ、３２Ａのドレイン電極にそれぞれ接続されている。メモリトランジスタ３１Ａのソース電極は、ソース線Ｓ１Ａに接続されている。メモリトランジスタ３１Ａのゲート電極は、ワード線Ｗ１Ａに接続されている。また、メモリトランジスタ３２Ａのソース電極は、ソース線Ｓ２Ａに接続されている。メモリトランジスタ３２Ａのゲート電極は、ワード線Ｗ２Ａに接続されている。
【００１９】
ビット線Ｂ２Ａは、各メモリトランジスタ３３Ａ、３４Ａのドレイン電極にそれぞれ接続されている。メモリトランジスタ３３Ａのソース電極は、メモリトランジスタ３１Ａのソース電極と同様に、前記ソース線Ｓ１Ａに接続されている。メモリトランジスタ３３Ａのゲート電極は、メモリトランジスタ３１Ａのゲート電極と同様に、前記ワード線Ｗ１Ａに接続されている。メモリトランジスタ３４Ａのソース電極は、メモリトランジスタ３２Ａのソース電極と同様に、ソース線Ｓ２Ａに接続されている。メモリトランジスタ３４Ａのゲート電極は、メモリトランジスタ３２Ａのゲート電極と同様に、ワード線Ｗ２Ａに接続されている。
【００２０】
選択トランジスタ４１Ａのドレイン電極は、ソース線Ｓ１Ａに接続されている。選択トランジスタ４１Ａのソース電極は、ソースバイアス線ＳＢ１の一端に接続されている。ソースバイアス線ＳＢ１の他端は、メモリセルアレイ２０Ａのコンタクト２９Ａ、該コンタクト２９Ａに接続された垂直ソースバイアス線ＳＢ５、該ソースバイアス線ＳＢ５に接続されたメモリセルアレイ２０Ｂのコンタクト２９Ｂを通じ、シリコンウエハ３０のグランドに接続されている。選択トランジスタ４１Ａは、本発明の第１ソース選択スイッチに相当する。垂直ソースバイアス線ＳＢ５は、本発明の第１積層ソースバイアス線に相当する。
【００２１】
選択トランジスタ４２Ａのドレイン電極は、ソース線Ｓ２Ａに接続されている。選択トランジスタ４２Ａのソース電極は、ソースバイアス線ＳＢ１の一端と他端との間に接続されている。これにより、選択トランジスタ４２Ａのソース電極は、選択トランジスタ４１Ａのソース電極と共に、ソースバイアス線ＳＢ１に接続されている。選択トランジスタ４２Ａは、本発明の第１ソース選択スイッチに相当する。
【００２２】
一方、メモリセルアレイ２０Ｂは、メモリトランジスタ３１Ｂ、３２Ｂ、３３Ｂ、３４Ｂと、ビット線Ｂ１Ｂ、Ｂ２Ｂと、ソース線Ｓ１Ｂ、Ｓ２Ｂと、ワード線Ｗ１Ｂ、Ｗ２Ｂと、選択トランジスタ４１Ｂ、４２Ｂとを備えている。各メモリトランジスタ３１Ｂ〜３４Ｂは、前記メモリトランジスタ３１Ａ〜３４Ａと同様に、薄膜トランジスタ（ＴＦＴ）によって構成されている。また、選択トランジスタ４１Ｂ、４２Ｂは、前記選択トランジスタ４１Ａ、４２Ａと同様に、薄膜トランジスタ（ＴＦＴ）によって構成されている。各メモリトランジスタ３１Ｂ〜３４Ｂは、本発明のメモリセルに相当する。
【００２３】
各ビット線Ｂ１Ｂ、Ｂ２Ｂは、メモリセルアレイ２０Ｂの横方向（図示のＸ方向）に所定の間隔を置いて、メモリセルアレイ２０Ｂの縦方向（図示のＹ方向）に、それぞれ形成されている。各ソース線Ｓ１Ｂ、Ｓ２Ｂは、メモリセルアレイ２０Ｂの縦方向（図示のＹ方向）に所定の間隔を置いて、メモリセルアレイ２０Ｂの横方向（図示のＸ方向）に、それぞれ形成されている。各ソース線Ｓ１Ｂ、Ｓ２Ｂの形成方向（Ｘ方向）は、各ビット線Ｂ１Ｂ、Ｂ２Ｂの形成方向（Ｙ方向）をぞれぞれ９０度回転させた方向である。メモリセルアレイ２０Ｂの縦方向（Ｙ方向）は、本発明の第１方向に相当する。また、メモリセルアレイ２０Ｂの横方向（Ｘ方向）は、本発明の第２方向に相当する。
【００２４】
各ワード線Ｗ１Ｂ、Ｗ２Ｂは、各ソース線Ｓ１Ｂ、Ｓ２Ｂの形成位置とは異なる位置であって、メモリセルアレイ２０Ｂの縦方向（図示のＹ方向）に所定の間隔を置いて、メモリセルアレイ２０Ｂの横方向（図示のＸ方向）に、それぞれ形成されている。
【００２５】
ビット線Ｂ１Ｂは、各メモリトランジスタ３１Ｂ、３２Ｂのドレイン電極にそれぞれ接続されている。メモリトランジスタ３１Ｂのソース電極は、ソース線Ｓ１Ｂに接続されている。メモリトランジスタ３１Ｂのゲート電極は、ワード線Ｗ１Ｂに接続されている。また、メモリトランジスタ３２Ｂのソース電極は、ソース線Ｓ２Ｂに接続されている。メモリトランジスタ３２Ｂのゲート電極は、ワード線Ｗ２Ｂに接続されている。
【００２６】
ビット線Ｂ２Ｂは、各メモリトランジスタ３３Ｂ、３４Ｂのドレイン電極に接続されている。メモリトランジスタ３３Ｂのソース電極は、メモリトランジスタ３１Ｂのソース電極と同様に、前記ソース線Ｓ１Ｂに接続されている。メモリトランジスタ３３Ｂのゲート電極は、メモリトランジスタ３１Ｂのゲート電極と同様に、前記ワード線Ｗ１Ｂに接続されている。メモリトランジスタ３４Ｂのソース電極は、メモリトランジスタ３２Ｂのソース電極と同様に、前記ソース線Ｓ２Ｂに接続されている。メモリトランジスタ３４Ｂのゲート電極は、メモリトランジスタ３２Ｂのゲート電極と同様に、前記ワード線Ｗ２Ｂに接続されている。
【００２７】
選択トランジスタ４１Ｂのドレイン電極は、ソース線Ｓ１Ｂに接続されている。選択トランジスタ４１Ｂのソース電極は、ソースバイアス線ＳＢ２の一端に接続されている。ソースバイアス線ＳＢ２の他端は、コンタクト２９Ｂを通じ、シリコンウエハ３０のグランドに接続されている。選択トランジスタ４１Ｂは、本発明の第１ソース選択スイッチに相当する。
【００２８】
選択トランジスタ４２Ｂのドレイン電極は、ソース線Ｓ２Ｂに接続されている。選択トランジスタ４２Ｂのソース電極は、前記ソースバイアス線ＳＢ２の一端と他端との間に接続されている。選択トランジスタ４２Ｂは、本発明の第１ソース選択スイッチに相当する。
【００２９】
ビット線Ｂ１Ａは、メモリセルアレイ２０Ａのコンタクト２１Ａを通じ、垂直ビット線Ｂ３Ａによって、ビット線Ｂ１Ｂに接続されている。ビット線Ｂ２Ａは、メモリセルアレイ２０Ａのコンタクト２２Ａを通じ、垂直ビット線Ｂ３Ｂによって、ビット線Ｂ２Ｂに接続されている。垂直ビット線Ｂ３Ａ及び垂直ビット線Ｂ３Ｂは、各メモリセルアレイ２０Ａ、２０Ｂのプレート表面に、それぞれ直交するように配置されている。垂直ビット線Ｂ３Ａ及び垂直ビット線Ｂ３Ｂは、本発明の層間ビット線に相当する。
【００３０】
ワード線Ｗ１Ａは、メモリセルアレイ２０Ａのコンタクト２３Ａを通じ、垂直ワード線Ｗ５Ａによって、ワード線Ｗ１Ｂに接続されている。ワード線Ｗ２Ａは、メモリセルアレイ２０Ａのコンタクト２４Ａを通じ、垂直ワード線Ｗ５Ｂによって、ワードＷ２Ｂに接続されている。垂直ワード線Ｗ５Ａ及び垂直ワード線Ｗ５Ｂは、各メモリセルアレイ２０Ａ、２０Ｂのプレート表面に、それぞれ直交するように配置されている。垂直ワード線Ｗ５Ａ及び垂直ワード線Ｗ５Ｂは、本発明の層間ワード線に相当する。
【００３１】
また、シリコンウエハ３０には、メモリセルアレイ２０Ａ、２０Ｂを駆動する駆動回路であるコラムデコーダ３１と、ビット線ドライバ３２と、制御回路３４と、ロウデコーダ３５と、ワード線ドライバ３６と、ソース線デコーダ３７と、ソース線ドライバ３８とが配置されている。３次元メモリ１０の外部から供給される外部電源電圧は、例えば３Ｖである。制御回路３４や各種デコーダは、３Ｖで動作する。各種ドライバは、ライトモードやリードモードに応じ、図示しない内部昇圧回路により、外部電源電圧が昇圧された昇圧電圧によって動作する。ロウデコーダ３５は、本発明の第１デコーダに相当する。ソース線デコーダ３７は、本発明の第２デコーダに相当する。
【００３２】
コラムデコータ３１には、ビット線ドライバ３２が接続されている。ビット線ドライバ３２には、メモリセルアレイ２０Ｂのコンタクト２１Ｂを通じ、前記垂直ビット線Ｂ３Ａが接続されている。加えて、ビット線ドライバ３２には、メモリセルアレイ２０Ｂのコンタクト２２Ｂを通じ、前記垂直ビット線Ｂ３Ｂが接続されている。
【００３３】
ロウデコーダ３５には、ワード線ドライバ３６が接続されている。ワード線ドライバ３６には、メモリセルアレイ２０Ｂのコンタクト２３Ｂを通じ、前記垂直ワード線Ｗ５Ａが接続されている。加えて、ワード線ドライバ３６には、メモリセルアレイ２０Ｂのコンタクト２４Ｂを通じ、前記垂直ワード線Ｗ５Ｂが接続されている。
【００３４】
前記ロウデコーダ３５には、ソース線デコーダ３７が接続されている。ソース線デコーダ３７は、ソース線ドライバ３８に接続されている。ソース線ドライバ３８には、メモリセルアレイ２０Ｂのコンタクト２５Ｂ、選択線Ｕ１及びメモリセルアレイ２０Ａのコンタクト２５Ａを通じて、選択トランジスタ４１Ａのゲート電極が接続されている。ソース線ドライバ３８には、メモリセルアレイ２０Ｂのコンタクト２６Ｂ、選択線Ｕ２及びメモリセルアレイ２０Ａのコンタクト２６Ａを通じて、選択トランジスタ４２Ａのゲート電極が接続されている。選択線Ｕ１及び選択線Ｕ２は、本発明の第２スイッチ選択線、第３スイッチ選択線に相当する。
【００３５】
さらに、ソース線ドライバ３８には、メモリセルアレイ２０Ｂのコンタクト２７Ｂ及び選択線Ｕ３を通じて、選択トランジスタ４１Ｂのゲート電極が接続されている。ソース線ドライバ３８には、メモリセルアレイ２０Ｂのコンタクト２８Ｂ及び選択線Ｕ４を通じて、選択トランジスタ４２Ｂのゲート電極が接続されている。選択線Ｕ３及び選択線Ｕ４は、本発明の第１スイッチ選択線に相当する。
【００３６】
次に、実施形態１の３次元メモリ１０の動作を説明する。例えば、３次元メモリ１０では、メモリトランジスタ３１Ａにデータを書き込むデータ書き込み動作の際には、次のように動作する。
【００３７】
３次元メモリ１０では、図示しないアドレスバッファに、ｍビットのアドレス信号が供給される。アドレスバッファは、コラムデコーダ３１に、コラムアドレス信号を供給すると共に、ロウデコーダ３５に、ロウアドレス信号を供給する。
【００３８】
コラムデコーダ３１は、供給されたコラムアドレス信号に基づいて、コラムアドレスをデコードし、該コラムアドレスに応じて、ビット線ドライバ３２を動作させる。ここでは、ビット線ドライバ３２が、メモリトランジスタ３１Ａのドレイン電極に接続された垂直ビット線Ｂ３Ａを選択する。ビット線ドライバ３２は、垂直ビット線Ｂ３Ａを通じ、該ビット線Ｂ３Ａにそれぞれ接続されたビット線Ｂ１Ａ、Ｂ１Ｂに、正の高電圧（例えば５Ｖ）を印加する。
【００３９】
ロウデコーダ３５は、供給されたロウアドレス信号に基づいて、ロウアドレスをデコードし、該ロウアドレスに応じて、ワード線ドライバ３６を動作させる。ここでは、ワード線ドライバ３６が、メモリトランジスタ３１Ａのゲート電極に接続された垂直ワード線Ｗ５Ａを選択する。ワード線ドライバ３６は、垂直ワード線Ｗ５Ａを通じ、該ワード線Ｗ５Ａにそれぞれ接続されたワード線Ｗ１Ａ、Ｗ１Ｂに、正の高電圧（例えば１０Ｖ）を印加する。
【００４０】
ソース線デコーダ３７には、ロウデコーダ３５によって、前記ロウアドレスが供給される。さらに、ソース線デコーダ３７には、制御回路３４によって、メモリセルアレイ選択信号が供給される。ソース線デコーダ３７は、前記ロウアドレスに加えて、メモリセルアレイ選択信号が供給されることにより、更にデコードを実行する。
【００４１】
ソース線デコーダ３７は、前記ロウアドレス及び前記メモリセルアレイ選択信号に基づいて、選択トランジスタが配置された位置（ロウアドレス）をデコードし、該ロウアドレスに応じて、ソース線ドライバ３８を動作させる。ここでは、ソース線ドライバ３８が、選択トランジスタ４１Ａのゲート電極に接続された選択線Ｕ１を選択する。ソース線ドライバ３８は、選択線Ｕ１を通じ、選択トランジスタ４１Ａのゲート電極に、該トランジスタ４１Ａがオン状態になるような電圧を印加する。
【００４２】
選択トランジスタ４１Ａがオン状態になると、該トランジスタ４１Ａ、ソースバイアス線ＳＢ１及び垂直ソースバイアス線ＳＢ５を通じて、ソース線Ｓ１Ａが、グランドに接続される。本実施形態では、上述したように、ビット線Ｂ１Ａ及びワード線Ｗ１Ａに、正の高電圧が印加されると、ビット線Ｂ１Ａとワード線Ｗ１Ａとが直交する位置に配置されたメモリトランジスタ３１Ａのドレイン電極に高電界が発生し、ホットエレクトロンが、メモリトランジスタ３１Ａのフローティングゲートに注入される。これにより、メモリトランジスタ３１Ａへのデータ書き込み動作が行われる。なお、メモリトランジスタは、多様な素子構造とすることができる。このメモリトランジスタについては、記憶部がトランジスタと一体構造であってもよいし、記憶部が、該記憶部を選択するトランジスタと分離されたものであっても良い。記憶部がトランジスタと一体構造のメモリトランジスタの第１の例としては、記憶部分であるフローティングゲートが付加されたＴＦＴ型トランジスタが挙げられる。前記ＴＦＴ型トランジスタは、ソースとドレイン間であるチャネル上にフローティングゲートが付加されるか、もしくはコントロールゲートのサイドウォールをフローティングゲートとしたものである。第２の例としては、記憶部分が窒化膜等で構成されるＴＦＴ型トランジスタである。記憶部を前記トランジスタと分離させた分離構造の例としては、記憶部がＭＩＭ構造（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）を利用したメモリ、ＲＲＡＭセル３１Ａ´（図２参照。）、ＰＲＡＭ、ＭＲＡＭ等である。なお、メモリセルアレイ２０Ｂとメモリセルアレイ２０Ａ間を相互に接続する積層された信号線（Ｂ３Ａ、Ｗ５Ａ、ＳＢ５等）は、図２に図示するように、ＲＲＡＭセル３１Ａ´の高さに相当するようにコンタクトホール間（例えば、コンタクト２９Ａとコンタクト２９Ｂとの間）を、タングステンによって、プラグ接続するものである。更に、メモリセルアレイ２０Ｂとメモリセルアレイ２０Ａ間に絶縁膜を設置して、プラグ厚を、絶縁膜に対応させたものにしても良い。
【００４３】
一方、ビット線Ｂ１Ａにドレイン電極が接続されたメモリトランジスタ３２Ａや、メモリトランジスタ３４Ａについては、ソースバイアス線ＳＢ１及び垂直ソースバイアス線ＳＢ５を通じてグランドに接続可能な選択トランジスタ４２Ａが、オフ状態を維持し、メモリトランジスタ３２Ａのソース電極やメモリトランジスタ３４Ａのソース電極にそれぞれ接続されたソース線Ｓ２Ａは、選択トランジスタ４２Ａを通じて、グランドに接続されない。このため、ソース線Ｓ２Ａはフローティングに維持される。メモリセル３２Ａは、ワード線Ｗ２Ａが非活性であり、例えリーク電流が発生するようなトランジスタであってもビット線Ｂ１Ａからのリーク電流の電流パスは生じない。メモリセルトランジスタ３４Ａは、メモリセルトランジスタ３２Ａの条件に加えてビット線Ｂ２Ａが非選択であり、リーク電流のパスは生じない。
【００４４】
さらに、本実施形態では、ソース線Ｓ１Ａにソース電極が接続されたメモリトランジスタ３３Ａについては、該トランジスタ３３Ａのドレイン電極に接続されたビット線Ｂ２Ａには、正の高電圧が印加されていない。よって、メモリセルトランジスタ３３Ａは、ワード線Ｗ１Ａが選択されていてもビット線Ｂ２Ａが非選択であり、ドレイン端子もソース端子も低いポテンシャル電位なので、リーク電流の電流パスは生じない。
【００４５】
加えて、本実施形態では、メモリトランジスタ３１Ａへのデータ書き込み動作の際には、各メモリトランジスタ３１Ｂ、３３Ｂについては、ソースバイアス線ＳＢ２を通じてグランドに接続可能な選択トランジスタ４１Ｂが、オフ状態を維持し、各メモリトランジスタ３１Ｂ、３３Ｂのソース電極にそれぞれ接続されたソース線Ｓ１Ｂは、選択トランジスタ４１Ｂを通じて、グランドに接続されない。よって、各メモリトランジスタ３１Ｂ、３３Ｂへのデータ書き込み動作が行われない。
【００４６】
各メモリトランジスタ３２Ｂ、３４Ｂについても、ソースバイアス線ＳＢ２を通じてグランドに接続可能な選択トランジスタ４２Ｂが、オフ状態を維持し、各メモリトランジスタ３２Ｂ、３４Ｂのソース電極にそれぞれ接続されたソース線Ｓ２Ｂは、選択トランジスタ４２Ｂを通じて、グランドに接続されない。加えてワード線Ｗ２Ｂが非選択である。よって、各メモリトランジスタ３２Ｂ、３４Ｂへのデータ書き込み動作が行われない。
【００４７】
また、３次元メモリ１０では、メモリトランジスタ３１Ａからデータを読み出すデータ読み出し動作の際には、次のように動作する。ここでは、上述したデータ書き込み動作と同一の動作については、その説明を省略する。
【００４８】
ビット線ドライバ３２は、コラムデコーダ３１によって供給されたコラムアドレスに応じ、メモリトランジスタ３１Ａのドレイン電極に接続された垂直ビット線Ｂ３Ａを選択する。ビット線ドライバ３２は、垂直ビット線Ｂ３Ａを通じ、該ビット線Ｂ３Ａにそれぞれ接続されたビット線Ｂ１Ａ、Ｂ１Ｂに、正の電圧（例えば、５Ｖよりも電圧値が低い２Ｖ）を印加する。ビット線Ｂ１Ａ、Ｂ１Ｂに、正の電圧を印加することは、本発明のビット線バイアスステップに相当する。
【００４９】
ワード線ドライバ３６は、ローデコーダ３５によって供給されたロウアドレスに応じ、メモリトランジスタ３１Ａのゲート電極に接続された垂直ワード線Ｗ５Ａを選択する。ワード線ドライバ３６は、垂直ワード線Ｗ５Ａを通じ、該ワード線Ｗ５Ａにそれぞれ接続されたワード線Ｗ１Ａ、Ｗ１Ｂに、正の電圧（例えば、５Ｖよりも電圧値が低い４Ｖ）を印加する。
【００５０】
ソース線ドライバ３８は、ソース線デコーダ３７によってデコードされたロウアドレスに応じ、選択トランジスタ４１Ａのゲート電極に接続された選択線Ｕ１を選択する。ソース線ドライバ３８は、選択線Ｕ１を通じ、選択トランジスタ４１Ａのゲート電極に、該トランジスタ４１Ａがオン状態になるような電圧を印加する。これによって、選択トランジスタ４１Ａ、ソースバイアス線ＳＢ１及び垂直ソースバイアス線ＳＢ５を通じ、ソース線Ｓ１Ａが、グランドに接続される。選択トランジスタ４１Ａ、ソースバイアス線ＳＢ１及び垂直ソースバイアス線ＳＢ５を通じ、ソース線Ｓ１Ａが、グランドに接続されることは、本発明のソース線バイアスステップ、単一のソース線ごとにバイアスするステップに相当する。
【００５１】
ソース線Ｓ１Ａがグランドに接続され、ビット線Ｂ１Ａ及びワード線Ｗ１Ａに、正の電圧が印加された状態において、メモリトランジスタ３１Ａに電流が流れると、該トランジスタ３１Ａのフローティングゲートに、電子が注入されていないと判断し、読み出しデータ「１」を判別する。
【００５２】
これに対し、ソース線Ｓ１Ａがグランドに接続され、ビット線Ｂ１Ａ及びワード線Ｗ１Ａに、正の電圧が印加された状態において、メモリトランジスタ３１Ａに電流が流れなければ、該トランジスタ３１Ａのフローティングゲートに、電子が蓄積されて閾値電圧値が高いと判断し、読み出しデータ「０」を判別する。
【００５３】
一方、ビット線Ｂ１Ａにドレイン電極が接続されたメモリトランジスタ３２Ａについては、ソースバイアス線ＳＢ１及び垂直ソースバイアス線ＳＢ５を通じてグランドに接続可能な選択トランジスタ４２Ａが、オフ状態を維持し、メモリトランジスタ３２Ａのソース電極に接続されたソース線Ｓ２Ａは、選択トランジスタ４２Ａを通じて、グランドに接続されない。
【００５４】
上記のメモリトランジスタ３２Ａにおいては、該トランジスタ３２Ａに書き込まれたデータを消去する消去動作の際に、過剰な消去状態が起こることにより、デプリーション状態になることがある。このような場合においても、上述したように、メモリトランジスタ３２Ａのソース電極に接続されたソース線Ｓ２Ａは、選択トランジスタ４２Ａを通じて、グランドに接続されない。このため、ビット線Ｂ１Ａに、電圧が印加された場合であっても、ビット線Ｂ１Ａに接続されたメモリトランジスタ３２Ａのドレイン電極から該トランジスタ３２Ａのソース電極に向けて、リーク電流が流れることが抑制される。
【００５５】
さらに、本実施形態では、ソース線Ｓ１Ａにソース電極が接続されたメモリトランジスタ３３Ａにおいては、該トランジスタ３３Ａのドレイン電極に接続されたビット線Ｂ２Ａには、正の電圧が印加されていない。
【００５６】
上記のメモリトランジスタ３３Ａにおいては、ワード線Ｗ１Ａに正の電圧が印加されても、該トランジスタ３３Ａのドレイン電極に接続されたビット線Ｂ２Ａには、正の電圧が印加されていない。そこで、ビット線Ｂ２Ａに接続されたメモリトランジスタ３３Ａのドレイン電極から該トランジスタ３３Ａのソース電極に向けて、リーク電流が流れることが抑制される。
【００５７】
メモリトランジスタ３４Ａにおいては、デプリーション状態になることがあっても、メモリトランジスタ３４Ａのソース電極に接続されたソース線Ｓ２Ａは、選択トランジスタ４２Ａを通じて、グランドに接続されない。さらに、メモリトランジスタ３４Ａのドレイン電極に接続されたビット線Ｂ２Ａには、正の電圧が印加されていない。
【００５８】
よって、上記のメモリトランジスタ３４Ａにおいては、該トランジスタ３４Ａのドレイン電極からソース電極に向けて、リーク電流が流れることが抑制される。
【００５９】
加えて、本実施形態では、メモリトランジスタ３１Ａのデータ読み出し動作の際には、各メモリトランジスタ３１Ｂ、３３Ｂにおいては、ソースバイアス線ＳＢ２によってグランドに接続可能な選択トランジスタ４１Ｂが、オフ状態を維持し、各メモリトランジスタ３１Ｂ、３３Ｂのソース電極にそれぞれ接続されたソース線Ｓ１Ｂは、選択トランジスタ４１Ｂを通じて、グランドに接続されない。さらに、メモリトランジスタ３３Ｂのドレイン電極に接続されたビット線Ｂ２Ｂには、正の電圧が印加されない。
【００６０】
上記のメモリトランジスタ３１Ｂにおいては、デプリーション状態になることがあっても、該トランジスタ３１Ｂのソース電極に接続されたソース線Ｓ１Ｂがグランドに接続されておらず、前記トランジスタ３１Ｂのドレイン電極に接続されたビット線Ｂ１Ｂに、正の電圧が印加されていても、該トランジスタ３１Ｂのドレイン電極からソース電極に向けて、リーク電流が流れることが抑制される。また、メモリトランジスタ３３Ｂにおいても、ビット線Ｂ２Ｂには、正の電圧が印加されないので、該トランジスタ３３Ｂのドレイン電極からソース電極に向けて、リーク電流が流れることが抑制される。
【００６１】
各メモリトランジスタ３２Ｂ、３４Ｂにおいても、ソースバイアス線ＳＢ２によってグランドに接続可能な選択トランジスタ４２Ｂが、オフ状態を維持し、各メモリトランジスタ３２Ｂ、３４Ｂのソース電極にそれぞれ接続されたソース線Ｓ２Ｂは、選択トランジスタ４２Ｂを通じて、グランドに接続されない。さらに、メモリトランジスタ３４Ｂのドレイン電極に接続されたビット線Ｂ２Ｂには、正の電圧が印加されない。
【００６２】
上記のメモリトランジスタ３２Ｂにおいては、デプリーション状態になることがあっても、該トランジスタ３２Ｂのソース電極に接続されたソース線Ｓ２Ｂがグランドに接続されないので、前記トランジスタ３２Ｂのドレイン電極に接続されたビット線Ｂ１Ｂに、正の電圧が印加されていても、該トランジスタ３２Ｂのドレイン電極からソース電極に向けて、リーク電流が流れることが抑制される。また、メモリトランジスタ３４Ｂにおいても、デプリーション状態になることがあっても、メモリトランジスタ３４Ｂのドレイン電極に接続されたビット線Ｂ２Ｂには、正の電圧が印加されていないので、該トランジスタ３４Ｂのドレイン電極からソース電極に向けて、リーク電流が流れることが抑制される。
【００６３】
＜実施形態１の効果＞
本実施形態の３次元メモリ１０では、図１に図示するように、メモリセルアレイ２０Ａにおいては、各メモリトランジスタ３１Ａ、３３Ａのソース電極にそれぞれ共通接続されるソース線Ｓ１Ａの形成方向を、各メモリトランジスタ３１Ａ、３３Ａのドレイン電極にそれぞれ接続されるビット線Ｂ１Ａ、Ｂ２Ａを９０度回転させた方向とし、各ソース線Ｓ１Ａ、Ｓ２Ａ毎に、選択トランジスタ４１Ａ、４２Ａをオン状態にし、各ソース線Ｓ１Ａ、Ｓ２Ａを、ソースバイアス線ＳＢ１にそれぞれ接続している。これにより、例えば、３次元メモリ１０では、データ読み出し動作の際には、ビット線Ｂ１Ａを通じてドレイン電極に正の電圧が印加されると共に、ソース線Ｓ１Ａ、選択トランジスタ４１Ａ、ソースバイアス線ＳＢ１及び垂直ソースバイアス線ＳＢ５を通じて、ソース電極がグランドに接続されるメモリトランジスタは、ソース線Ｓ１Ａとビット線Ｂ１Ａが交差する位置に配置されたメモリトランジスタ３１Ａに限定される。そこで、例えば、非選択のメモリトランジスタ３２Ａについては、デプリーション状態になることがあり、ビット線Ｂ１Ａに、正の電圧が印加されている場合であっても、該トランジスタ３２Ａのソース電極は、グランドに接続されておらず、リーク電流が流れることが抑制される。したがって、本実施形態の３次元メモリ１０では、リーク電流が流れることが抑制されると、ビット線Ｂ１Ａに、非選択のメモリトランジスタが数多く接続される場合であっても、ビット線Ｂ１Ａの電位が降下することを抑制することができる。このため、３次元メモリ１０では、ビット線Ｂ１Ａの電位が降下して、データの読み出し不良が起きることを抑えることができる。
【００６４】
本実施形態の３次元メモリ１０では、図１に図示するように、例えば、メモリセルアレイ２０Ａにおいては、各ソース線Ｓ１Ａ、Ｓ２Ａ毎に、それぞれ選択トランジスタ４１Ａ、４２Ａ、ソースバイアス線ＳＢ１及び垂直ソースバイアス線ＳＢ５を通じて、グランドへの接続を可能にしている。そこで、各選択トランジスタ４１Ａ、４２Ａのオンオフ状態を制御することにより、グランドに接続されるソース線を選択することができる。したがって、本実施形態の３次元メモリ１０では、例えば、メモリトランジスタ３１Ａからデータを読み出すために、選択トランジスタ４１Ａをオン状態にし、メモリトランジスタ３１Ａのソース電極に接続されたソース線Ｓ１Ａをグランドに接続する場合には、非選択のメモリトランジスタ３２Ａ、３４Ａが接続されたソース線Ｓ２Ａが、グランドに接続されない。これにより、非選択のメモリトランジスタのソース電極が接続されたソース線をグランドに接続する範囲を狭めることができる。このため、本実施形態の３次元メモリ１０では、非選択のメモリトランジスタのソース電極に接続されたソース線がグランドに接続される範囲を制限し、非選択のメモリトランジスタがデプリーション状態になることがあっても、該非選択のメモリトランジスタのドレイン電極からソース電極に向けて、リーク電流が流れることを抑制することができる。また、本実施形態の３次元メモリ１０では、メモリセルアレイ２０Ａにおいては、ソースバイアス線ＳＢ１を、全ての選択トランジスタ４１Ａ、４２Ａに共通接続している。さらに、メモリセルアレイ２０Ｂにおいては、ソースバイアス線ＳＢ２を、全ての選択トランジスタ４１Ｂ、４２Ｂに共通接続している。このため、３次元メモリ１０では、各選択トランジスタ毎に、別個のソースバイアス線を接続する必要がなく、各選択トランジスタに別個のソースバイアス線を接続する場合に比べて、ソースバイアス線の数量を低減させることができる。そこで、本実施形態の３次元メモリ１０によれば、ソースバイアス線の数量が低減することに伴って、ソースバイアス線が配線される領域を縮小させることができる。
【００６５】
本実施形態の３次元メモリ１０では、シリコンウエハ３０の上方に、メモリセルアレイ２０Ｂが積層されている。３次元メモリ１０では、ソースバイアス線ＳＢ２が、コンタクト２９Ｂを通じ、垂直ソースバイアス線ＳＢ５によって、シリコンウエハ３０のグランドに接続されている。また、３次元メモリ１０では、コンタクト２５Ａ、２５Ｂを通じ、選択線Ｕ１によって、シリコンウエハ３０が備えるソース線ドライバ３８と選択トランジスタ４１Ａのゲートとを接続し、コンタクト２６Ａ、２６Ｂを通じ、選択線Ｕ２によって、シリコンウエハ３０が備えるソース線ドライバ３８と選択トランジスタ４２Ａのゲートとを接続している。さらに、コンタクト２７Ｂを通じ、選択線Ｕ３によって、前記ソース線ドライバ３８と選択トランジスタ４１Ｂのゲートとを接続し、コンタクト２８Ｂを通じ、選択線Ｕ４によって、前記ソース線ドライバ３８と選択線ドライバ４２Ｂのゲートとを接続している。垂直ソースバイアス線ＳＢ５を、コンタクト２９Ｂ、シリコンウエハ３０のプレート表面に対して直交させ、コンタクト２９Ｂとシリコンウエハ３０のグランドとの間を最短距離で配線し、低ノイズ化や処理の高速化が可能となる。加えて、垂直ソースバイアス線ＳＢ５により、ソースバイアス線ＳＢ２を、シリコンウエハ３０のグランドに接続し、ソースバイアス線ＳＢ２のグランドに接続する配線パターンのレイアウトの簡素化が可能となる。加えて、本実施形態では、選択線Ｕ３を、コンタクト２７Ｂ、シリコンウエハ３０のプレート表面に対して直交させ、コンタクト２７Ｂとシリコンウエハ３０のソース線ドライバ３８との間を最短距離で配線し、低ノイズ化や処理の高速化が可能となる。また、選択線Ｕ４を、コンタクト２８Ｂ、シリコンウエハ３０のプレート表面に対して直交させ、コンタクト２８Ｂとシリコンウエハ３０のソース線ドライバ３８との間を最短距離で配線し、低ノイズ化や処理の高速化が可能となる。
【００６６】
本実施形態の３次元メモリ１０では、シリコンウエハ３０には、メモリセルアレイ２０Ａ、２０Ｂと同一製造プロセスで作られたＭＰＵやＡＳＩＣなどが搭載されている。そこで、本実施形態も３次元メモリでは、各デコーダ３１等や各ドライバ３２等に加えて、ＭＰＵやＡＳＩＣなどを搭載し、デバイスの高機能化が可能となる。また、ＭＰＵやＡＳＩＣなどの演算結果に応じて各デコーダ３１などを制御すると、メモリデータの高速処理が可能となる。ＭＰＵやＡＳＩＣなどは、顧客の用途に合わせて設定すればよい。
【００６７】
本実施形態の３次元メモリ１０では、シリコンウエハ３０の上方に、メモリセルアレイ２０Ａと２０Ｂとが互いに積層されている。ソースバイアス線ＳＢ１が、コンタクト２９Ａ、２９Ｂを通じ、垂直ソースバイアス線ＳＢ５によって、ソースバイアス線ＳＢ２に接続されている。また、３次元メモリ１０では、コンタクト２５Ａ、２５Ｂを通じ、選択線Ｕ１によって、シリコンウエハ３０が備えるソース線ドライバ３８と選択トランジスタ４１Ａのゲートとを接続している。さらに、コンタクト２６Ａ、２６Ｂを通じ、選択線Ｕ２によって、前記ソース線ドライバ３８と選択トランジスタ４２Ａのゲートとを接続している。本実施形態では、垂直ソースバイアス線ＳＢ５を、コンタクト２９Ａ、２９Ｂに対して直交させ、コンタクト２９Ａとコンタクト２９Ｂとの間を最短距離で配線し、低ノイズ化や処理の高速化が可能となる。さらに、本実施形態では、垂直ソースバイアス線ＳＢ５によって、ソースバイアス線ＳＢ１とソースバイアス線ＳＢ２とを接続し、両ソースバイアス線ＳＢ１、ＳＢ２同士の配線パターンのレイアウトの簡素化が可能となる。加えて、本実施形態では、選択線Ｕ１を、コンタクト２５Ａ、２５Ｂに対して直交させ、コンタクト２５Ａとコンタクト２５Ｂとの間を最短距離で配線し、低ノイズ化や処理の高速化が可能となる。選択線Ｕ２についても、コンタクト２６Ａ、２６Ｂに対して直交させ、コンタクト２６Ａとコンタクト２６Ｂとの間を最短距離で配線し、低ノイズ化や処理の高速化が可能となる。さらに、本実施形態では、選択線Ｕ１によって、ソース線ドライバ３８と選択トランジスタ４１Ａのゲートとを接続したり、選択線Ｕ２によって、ソース線ドライバ３８と選択トランジスタ４２Ａのゲートとを接続し、選択線Ｕ１とソース線ドライバ３８との配線パターンのレイアウトを簡素化したり、選択線Ｕ２とソース線ドライバ３８との配線パターンのレイアウトを簡素化している。
【００６８】
本実施形態の３次元メモリ１０では、メモリセルアレイ２０Ａに形成されたワード線Ｗ１Ａ、Ｗ２Ａは、該メモリセルアレイ２０Ａに形成されたソース線Ｓ１Ａ、Ｓ２Ａに並行して形成されている。また、メモリセルアレイ２０Ｂに形成されたワード線Ｗ１Ｂ、Ｗ２Ｂは、該メモリセルアレイ２０Ｂに形成されたソース線Ｓ１Ｂ、Ｓ２Ｂに並行して形成されている。そこで、各メモリセルアレイ２０Ａ、２０Ｂにおいて、ワード線とソース線との間のＹ方向の間隔を調整することにより、各メモリセルアレイ２０Ａ、２０ＢのＹ方向へ成形長さを抑制することが可能となる。
【００６９】
本実施形態の３次元メモリ１０では、上述したように、メモリセルアレイ２０Ａに配置された選択トランジスタ４１Ａをオン状態に制御するため、ロウデコーダ３５がデコードしたロウアドレスを用いている。そこで、本実施形態の３次元メモリ１０では、選択トランジスタ４１Ａをオン状態に制御するために、ロウデコーダ３５がデコードしたロウアドレスを用いると、例えば、メモリトランジスタ３１Ａからデータを読み出す場合には、該トランジスタ３１Ａのゲート電極が接続されたワード線Ｗ１Ａに対応させて、該トランジスタ３１Ａのソース電極が接続されるソース線Ｓ１Ａを選択することができる。このため、３次元メモリ１０では、ワード線Ｗ１Ａに対応させてソース線Ｓ１Ａを選択することに伴って、データを読み出す対象であるメモリトランジスタ３１Ａを、容易に特定することができる。
【００７０】
本実施形態の３次元メモリ１０では、上述したように、ロウデコーダ３５が供給するロウアドレスに応じ、ワード線ドライバ３６が、ワード線Ｗ１Ａ及びワード線Ｗ１Ｂに、正の電圧を印加する場合には、前記ロウアドレス及びメモリセルアレイ選択信号に基づいて、ソース線デコーダ３７がデコードしたロウアドレスに応じ、ソース線ドライバ３８によって、選択トランジスタ４１Ａのゲート電極に、該トランジスタ４１Ａがオン状態になるような電圧を印加している。そこで、本実施形態の３次元メモリ１０では、ロデコーダ３５が供給するロウアドレスと、ソース線デコーダ３７がデコードしたロウアドレスとによって、ワード線Ｗ１Ａに対応するソース線Ｓ１Ａと、ワード線Ｗ１Ｂに対応するソース線Ｓ１Ｂとの内から、データを読み出す対象であるメモリトランジスタ３１Ａが接続されたソース線Ｓ１Ａをグランドに接続する選択トランジスタ４１Ａをオン状態にすることができる。したがって、本実施形態の３次元メモリ１０によれば、非選択のメモリトランジスタ３１Ｂ、３３Ｂが接続されたソース線Ｓ１Ｂをグランドに接続可能な選択トランジスタ４１Ｂをオフ状態に維持することができ、非選択のメモリトランジスタ３１Ｂ、３３Ｂにリーク電流が流れることを抑制することができる。
【００７１】
本実施形態の３次元メモリ１０では、上述したように、メモリセルアレイ２０Ｂを、シリコンウエハ３０の中に収めた場合には、コンタクト２９Ａ、２９Ｂを通じ、垂直ソースバイアス線ＳＢ５によって、メモリセルアレイ２０Ａのソースバイアス線ＳＢ１と、シリコンウエハ３０のグランドとが接続される。３次元メモリ１０では、垂直ソースバイアス線ＳＢ５を、コンタクト２９Ａ、２９Ｂに対して直交させ、コンタクト２９Ａとコンタクト２９Ｂとの間を最短距離で配線し、低ノイズ化や処理の高速化が可能となる。また、垂直バイアス線ＳＢ５によって、ソースバイアス線ＳＢ１と、シリコンウエハ３０のグランドとを接続し、ソースバイアス線ＳＢ１と、シリコンウエハ３０のグランドとの配線パターンのレイアウトを簡素化することができる。メモリセルアレイ２０Ｂをシリコンウエハ３０に収めたものが、本発明の基盤一体型メモリセルアレイに相当する。また、本実施形態では、コンタクト２５Ａを通じ、選択線Ｕ１によって、ソース線ドライバ３８と選択トランジスタ４１Ａのゲートとを接続し、コンタクト２６Ａを通じ、選択線Ｕ２によって、ソース線ドライバ３８と選択トランジスタ４２Ａのゲートとを接続している。３次元メモリ１０では、選択線Ｕ１を、コンタクト２５Ｂ、シリコンウエハ３０のプレート表面に対して直交させ、コンタクト２５Ｂとシリコンウエハ３０のソース選択ドライバ３８との間を最短距離で配線し、低ノイズ化や処理の高速化が可能となる。また、選択線Ｕ２を、コンタクト２６Ａ、シリコンウエハ３０のプレート表面に対して直交させ、コンタクト２６Ａとシリコンウエハ３０のソース選択ドライバ３８との間を最短距離で配線し、低ノイズ化や処理の高速化が可能となる。
【００７２】
本実施形態の３次元メモリ１０では、メモリセルアレイ２０Ａに形成されたビット線Ｂ１Ａをメモリセルアレイ２０Ｂに形成されたビット線Ｂ１Ｂと接続する垂直ビット線Ｂ３Ａや、メモリセルアレイ２０Ａに形成されたビット線Ｂ２Ａをメモリセルアレイ２０Ｂに形成されたビット線Ｂ２Ｂと接続する垂直ビット線Ｂ３Ｂをそれぞれ備えている。３次元メモリ１０では、ビット線ドライバ３２によって、垂直ビット線Ｂ３Ａ、Ｂ３Ｂに、それぞれ正の電圧を印加すると、該垂直ビット線Ｂ３Ａに接続された各ビット線Ｂ１Ａ、Ｂ１Ｂや、垂直ビット線Ｂ３Ｂに接続された各ビット線Ｂ２Ａ、Ｂ２Ｂにも、それぞれ正の電圧を印加することができる。そこで、本実施形態の３次元メモリ１０では、各垂直ビット線Ｂ３Ａによって、メモリセルアレイ２０Ａに形成されて正の電圧が印加されるビット線Ｂ１Ａと、メモリセルアレイ２０Ｂに形成されて正の電圧が印加されるビット線Ｂ１Ｂとを同電位にすることができ、垂直ビット線Ｂ３Ｂによって、メモリセルアレイ２０Ａに形成されて正の電圧が印加されるビット線Ｂ２Ａと、メモリセルアレイ２０Ｂに形成されて正の電圧が印加されるビット線Ｂ２Ｂとを同電位にすることができる。
【００７３】
本実施形態の３次元メモリ１０では、メモリセルアレイ２０Ａに形成されたワード線Ｗ１Ａをメモリセルアレイ２０Ｂに形成されたワード線Ｗ１Ｂと接続する垂直ワード線Ｗ５Ａや、メモリセルアレイ２０Ａに形成されたワード線Ｗ２Ａをメモリセルアレイ２０Ｂに形成されたワード線Ｗ２Ｂと接続する垂直ワード線Ｗ５Ｂをそれぞれ備えている。３次元メモリセル１０では、ワード線ドライバ３６によって、垂直ワード線Ｗ５Ａ、Ｗ５Ｂに、それぞれ正の電圧を印加すると、該垂直ワード線Ｗ５Ａに接続された各ワード線Ｗ１Ａ、Ｗ１Ｂや、垂直ワード線Ｗ５Ｂに接続された各ワード線Ｗ２Ａ、Ｗ２Ｂにも、それぞれ正の電圧を印加することができる。そこで、本実施形態の３次元メモリ１０では、垂直ワード線Ｗ５Ａによって、メモリセルアレイ２０Ａに形成されて正の電圧が印加されるワード線Ｗ１Ａと、メモリセルアレイ２０Ｂに形成されて正の電圧が印加されるワード線Ｗ１Ｂとを同電位にすることができ、垂直ワード線Ｗ５Ｂによって、メモリセルアレイ２０Ａに形成されて正の電圧が印加されるワード線Ｗ２Ａと、メモリセルアレイ２０Ｂに形成されて正の電圧が印加されるワード線Ｗ２Ｂとを同電位にすることができる。
【００７４】
本実施形態の３次元メモリ１０のように、各垂直ビット線Ｂ３Ａ、Ｂ３Ｂが、各メモリセルアレイ２０Ａ、２０Ｂのプレート表面に、それぞれ直交するように配置されると、垂直ビット線Ｂ３Ａによって、メモリセルアレイ２０Ａに形成されたビット線Ｂ１Ａとメモリセルアレイ２０Ｂに形成されたビット線Ｂ１Ｂとを最短距離で接続することができると共に、垂直ビット線Ｂ３Ｂによって、メモリセルアレイ２０Ａに形成されたビット線Ｂ２Ａとメモリセルアレイ２０Ｂに形成されたビット線Ｂ２Ｂと最短距離で接続することができる。そこで、３次元メモリ１０では、ビット線Ｂ１Ａとビット線Ｂ１Ｂとを最短距離で接続したり、ビット線Ｂ２Ａとビット線Ｂ２Ｂとを最短距離で接続することにより、配線効率を向上させることができる。
【００７５】
本実施形態の３次元メモリ１０のバイアス制御方法によれば、メモリセルアレイ２０Ａにおいては、各メモリトランジスタ３１Ａ、３３Ａのソース電極にそれぞれ共通接続されるソース線Ｓ１Ａの形成方向を、各メモリトランジスタ３１Ａ、３３Ａのドレイン電極にそれぞれ接続されるビット線Ｂ１Ａ、Ｂ２Ａを９０度回転させた方向とし、各ソース線Ｓ１Ａ、Ｓ２Ｂ毎に、各ソース線Ｓ１Ａ、Ｓ２Ｂを、ソースバイアス線ＳＢ１にそれぞれ接続している。これにより、例えば、３次元メモリ１０では、データ読み出し動作の際には、ビット線Ｂ１Ａを通じてドレイン電極に正の電圧が印加されると共に、ソースバイアス線ＳＢ１及び垂直ソースバイアス線ＳＢ５を通じて、ソース電極がグランドに接続されるメモリトランジスタは、ソース線Ｓ１Ａとビット線Ｂ１Ａが交差する位置に配置されたメモリトランジスタ３１Ａに限定される。そこで、例えば、非選択のメモリトランジスタ３２Ａについては、デプリーション状態になることがあり、ビット線Ｂ１Ａに、正の電圧が印加されている場合であっても、該トランジスタ３２Ａのソース電極は、グランドに接続されておらず、リーク電流が流れることが抑制される。したがって、本実施形態の３次元メモリ１０のバイアス制御方法によれば、リーク電流が流れることが抑制される。また、本実施形態の３次元メモリ１０のバイアス制御方法によれば、ビット線Ｂ１Ａに、非選択のメモリトランジスタが数多く接続される場合であっても、リーク電流が流れることを抑えることにより、ビット線Ｂ１Ａの電位が降下することを抑制することができる。このため、３次元メモリ１０のバイアス制御方法によれば、ビット線Ｂ１Ａの電位が降下して、データの読み出し不良が起きることを抑えることができる。
【００７６】
本実施形態の３次元メモリ１０のバイアス制御方法によれば、例えば、メモリセルアレイ２０Ａにおいては、各ソース線Ｓ１Ａ、Ｓ２Ａ毎に、各選択トランジスタ４１Ａ、４２Ａをオン状態にし、各ソース線Ｓ１Ａ、Ｓ２Ａを、それぞれソースバイアス線ＳＢ１及び垂直ソースバイアス線ＳＢ５を通じて、グランドへの接続を可能にしている。そこで、グランドに接続されるソース線を選択することができる。したがって、本実施形態の３次元メモリ１０のバイアス制御方法によれば、例えば、メモリトランジスタ３１Ａからデータを読み出すために、該トランジスタ３１Ａのソース電極に接続されたソース線Ｓ１Ａをグランドに接続する場合には、選択トランジスタ４１Ａをオン状態にすると共に選択トランジスタ４２Ａをオフ状態にし、非選択のメモリトランジスタ３２Ａ、３４Ａが接続されたソース線Ｓ２Ａが、グランドに接続されることがない。これにより、非選択のメモリトランジスタのソース電極が接続されたソース線をグランドに接続する範囲を狭めることができる。このため、本実施形態の３次元メモリ１０のバイアス制御方法によれば、非選択のメモリトランジスタのソース電極に接続されたソース線がグランドに接続される範囲を制限し、非選択のメモリトランジスタがデプリーション状態になることがあっても、該非選択のメモリトランジスタのドレイン電極からソース電極に向けて、リーク電流が流れることを抑制することができる。
【００７７】
＜実施形態２＞
本発明の実施形態２を、図３を参照しつつ説明する。図３は、３次元メモリ１０Ａの概略回路構成図である。ここでは、実施形態１と同一の構成は同一の符号を付し、その説明を省略する。３次元メモリ１０Ａは、メモリセルアレイ２０Ｃ、２０Ｄと、シリコンウエハ３０とを備えている。
【００７８】
メモリセルアレイ２０Ｃは、メモリトランジスタ３１Ａ〜３８Ａと、ビット線Ｂ１Ａ、Ｂ２Ａと、ソース線Ｓ１Ａ〜Ｓ４Ａと、ワード線Ｗ１Ａ〜Ｗ４Ａと、選択トランジスタ４２Ａ、４３Ａとを備えている。
【００７９】
各ソース線Ｓ３Ａ、Ｓ４Ａは、ソース線Ｓ１Ａ及びソース線Ｓ２Ａと同様に、メモリセルアレイ２０Ｃの縦方向（図示のＹ方向）に所定の間隔を置いて、メモリセルアレイ２０Ｃの横方向（図示のＸ方向）に、それぞれ形成されている。各ソース線Ｓ３Ａ、Ｓ４Ａの形成方向（Ｘ方向）は、ソース線Ｓ１Ａ及びソース線Ｓ２Ａと同様に、各ビット線Ｂ１Ａ、Ｂ２Ａの形成方向（Ｙ方向）をぞれぞれ９０度回転させた方向である。ソース線Ｓ１Ａの一端は、ソース線Ｓ２Ａに接続されている。ソース線Ｓ３Ａの一端は、ソース線Ｓ４Ａに接続されている。
【００８０】
各ワード線Ｗ３Ａ、Ｗ４Ａは、各ソース線Ｓ３Ａ、Ｓ４Ａの形成位置とは異なる位置であって、メモリセルアレイ２０Ｃの縦方向（図示のＹ方向）に所定の間隔を置いて、メモリセルアレイ２０Ｃの横方向（図示のＸ方向）に、それぞれ形成されている。
【００８１】
ビット線Ｂ１Ａは、各メモリトランジスタ３５Ａ、３６Ａのドレイン電極にそれぞれ接続されている。メモリトランジスタ３５Ａのソース電極は、ソース線Ｓ３Ａに接続されている。メモリトランジスタ３５Ａのゲート電極は、ワード線Ｗ３Ａに接続されている。また、メモリトランジスタ３６Ａのソース電極は、ソース線Ｓ４Ａに接続されている。メモリトランジスタ３６Ａのゲート電極は、ワード線Ｗ４Ａに接続されている。
【００８２】
ビット線Ｂ２Ａは、各メモリトランジスタ３７Ａ、３８Ａのドレイン電極にそれぞれ接続されている。メモリトランジスタ３７Ａのソース電極は、メモリトランジスタ３５Ａのソース電極と同様に、前記ソース線Ｓ３Ａに接続されている。メモリトランジスタ３７Ａのゲート電極は、メモリトランジスタ３５Ａのゲート電極と同様に、前記ワード線Ｗ３Ａに接続されている。メモリトランジスタ３８Ａのソース電極は、メモリトランジスタ３６Ａのソース電極と同様に、ソース線Ｓ４Ａに接続されている。メモリトランジスタ３８Ａのゲート電極は、メモリトランジスタ３６Ａのゲート電極と同様に、ワード線Ｗ４Ａに接続されている。
【００８３】
選択トランジスタ４３Ａのドレイン電極は、ソース線Ｓ３Ａ及びソース線Ｓ４Ａに接続されている。選択トランジスタ４３Ａのソース電極は、ソースバイアス線ＳＢ１に接続されている。ソースバイアス線ＳＢ１には、選択トランジスタ４３Ａのソース電極に加えて、選択トランジスタ４２Ａのソース電極が接続されている。選択トランジスタ４２Ａのドレイン電極は、ソース線Ｓ１Ａ及びソース線Ｓ２Ａに接続されている。選択トランジスタ４３Ａは、本発明の第１ソース選択スイッチに相当する。
【００８４】
一方、メモリセルアレイ２０Ｄは、メモリトランジスタ３１Ｂ〜３８Ｂと、ビット線Ｂ１Ｂ、Ｂ２Ｂと、ソース線Ｓ１Ｂ〜Ｓ４Ｂと、ワード線Ｗ１Ｂ〜Ｗ４Ｂと、選択トランジスタ４２Ｂ、４３Ｂとを備えている。
【００８５】
各ソース線Ｓ３Ｂ、Ｓ４Ｂは、ソース線Ｓ１Ｂ及びソース線Ｓ２Ｂと同様に、メモリセルアレイ２０Ｄの縦方向（図示のＹ方向）に所定の間隔を置いて、メモリセルアレイ２０Ｄの横方向（図示のＸ方向）に、それぞれ形成されている。各ソース線Ｓ３Ｂ、Ｓ４Ｂの形成方向（Ｘ方向）は、ソース線Ｓ１Ｂ及びソース線Ｓ２Ｂと同様に、各ビット線Ｂ１Ｂ、Ｂ２Ｂの形成方向（Ｙ方向）をぞれぞれ９０度回転させた方向である。ソース線Ｓ１Ｂの一端は、ソース線Ｓ２Ｂに接続されている。ソース線Ｓ３Ｂの一端は、ソース線Ｓ４Ｂに接続されている。
【００８６】
各ワード線Ｗ３Ｂ、Ｗ４Ｂは、各ソース線Ｓ３Ｂ、Ｓ４Ｂの形成位置とは異なる位置であって、メモリセルアレイ２０Ｄの縦方向（図示のＹ方向）に所定の間隔を置いて、メモリセルアレイ２０Ｄの横方向（図示のＸ方向）に、それぞれ形成されている。
【００８７】
ビット線Ｂ１Ｂは、各メモリトランジスタ３５Ｂ、３６Ｂのドレイン電極にそれぞれ接続されている。メモリトランジスタ３５Ｂのソース電極は、ソース線Ｓ３Ｂに接続されている。メモリトランジスタ３５Ｂのゲート電極は、ワード線Ｗ３Ｂに接続されている。また、メモリトランジスタ３６Ｂのソース電極は、ソース線Ｓ４Ｂに接続されている。メモリトランジスタ３６Ｂのゲート電極は、ワード線Ｗ４Ｂに接続されている。
【００８８】
ビット線Ｂ２Ｂは、各メモリトランジスタ３７Ｂ、３８Ｂのドレイン電極にそれぞれ接続されている。メモリトランジスタ３７Ｂのソース電極は、メモリトランジスタ３５Ｂのソース電極と同様に、前記ソース線Ｓ３Ｂに接続されている。メモリトランジスタ３７Ｂのゲート電極は、メモリトランジスタ３５Ｂのゲート電極と同様に、前記ワード線Ｗ３Ｂに接続されている。メモリトランジスタ３８Ｂのソース電極は、メモリトランジスタ３６Ｂのソース電極と同様に、ソース線Ｓ４Ｂに接続されている。メモリトランジスタ３８Ｂのゲート電極は、メモリトランジスタ３６Ｂのゲート電極と同様に、前記ワード線Ｗ４Ｂに接続されている。
【００８９】
選択トランジスタ４３Ｂのドレイン電極は、ソース線Ｓ３Ｂ及びソース線Ｓ４Ｂに接続されている。選択トランジスタ４３Ｂのソースは、ソースバイアス線ＳＢ２に接続されている。ソースバイアス線ＳＢ２には、選択トランジスタ４３Ｂのソース電極に加えて、選択トランジスタ４２Ｂのソース電極が接続されている。選択トランジスタ４２Ｂのドレイン電極は、ソース線Ｓ１Ｂ及びソース線Ｓ２Ｂに接続されている。選択トランジスタ４３Ｂは、本発明の第１ソース選択スイッチに相当する。
【００９０】
ワード線Ｗ３Ａは、メモリセルアレイ２０Ｃのコンタクト５２Ａを通じ、垂直ワード線Ｗ５Ｃによって、ワード線Ｗ３Ｂに接続されている。ワード線Ｗ４Ａは、メモリセルアレイ２０Ｃのコンタクト５６Ａを通じ、垂直ワード線Ｗ５Ｄによって、ワードＷ４Ｂに接続されている。垂直ワード線Ｗ５Ｃ及び垂直ワード線Ｗ５Ｄは、各メモリセルアレイ２０Ｃ、２０Ｄのプレート表面に、それぞれ直交するように配置されている。垂直ワード線Ｗ５Ｃ及び垂直ワード線Ｗ５Ｄは、本発明の層間ワード線に相当する。
【００９１】
ワード線ドライバ３６には、メモリセルアレイ２０Ｄのコンタクト５２Ｂを通じ、前記垂直ワード線Ｗ５Ｃが接続されている。加えて、ワード線ドライバ３６には、メモリセルアレイ２０Ｄのコンタクト５６Ｂを通じ、前記垂直ワード線Ｗ５Ｄが接続されている。
【００９２】
ソース線ドライバ３８には、メモリセルアレイ２０Ｄのコンタクト５８Ｂ、選択線Ｕ１２及びメモリセルアレイ２０Ｃのコンタクト５８Ａを通じ、選択トランジスタ４３Ａのゲート電極が接続されている。
【００９３】
さらに、ソース線ドライバ３８には、メモリセルアレイ２０Ｄのコンタクト５９Ｂ及び選択線Ｕ１４を通じ、選択トランジスタ４３Ｂのゲート電極に接続されている。
【００９４】
次に、実施形態２の３次元メモリ１０Ａの動作を説明する。ここでは、実施形態１の３次元メモリ１０と同一の動作については、その説明を省略する。３次元メモリ１０Ａでは、メモリトランジスタ３１Ａからデータを読み出す際には、次のように動作する。
【００９５】
ソース線ドライバ３８は、ソース線デコーダ３７によってデコードされたロウアドレスに応じ、選択トランジスタ４２Ａのゲート電極に接続された選択線Ｕ２を選択する。ソース線ドライバ３８は、選択線Ｕ２を通じ、選択トランジスタ４２Ａのゲート電極に、該トランジスタ４２Ａがオン状態になるような電圧を印加する。これによって、選択トランジスタ４２Ａ、ソースバイアス線ＳＢ１及び垂直ソースバイアス線ＳＢ５を通じ、ソース線Ｓ２Ａがグランドにされる。さらに、３次元メモリ１０Ａでは、ソース線Ｓ２Ａに接続されたソース線Ｓ１Ａについても、選択トランジスタ４２Ａ、ソースバイアス線ＳＢ１及び垂直ソースバイアス線ＳＢ５を通じて、グランドに接続される。      
【００９６】
３次元メモリ１０Ａでは、実施形態１の３次元メモリ１０と同様に、ソース線Ｓ２Ａ及びソース線Ｓ１Ａがグランドに接続され、ビット線Ｂ１Ａ及びワード線Ｗ１Ａに、正の電圧が印加された状態において、メモリトランジスタ３１Ａに電流が流れるか否かを判断し、読み出しデータを判別する。
【００９７】
一方、ビット線Ｂ１Ａにドレイン電極が接続されたメモリトランジスタ３２Ａおいては、該ビット線Ｂ１Ａに正の電圧が印加された状態において、メモリトランジスタ３２Ａのソース電極に接続されたソース線Ｓ２Ａがグランドに接続されている。メモリトランジスタ３２Ａにおいては、デプリーション状態の場合に、リーク電流が流れることが考えられる。このような場合であっても、リーク電流によるビット線Ｂ１Ａの電位の降下がデータの読み出し不良が起こることがない程度に抑えるため、１つの選択トランジスタに接続するソース線の数を減少させればよい。
【００９８】
＜実施形態２の効果＞
本実施形態の３次元メモリ１０Ａでは、メモリセルアレイ２０Ｃにおいては、２本のソース線Ｓ１Ａ、Ｓ２Ａを、１つの選択トランジスタ４２Ａに接続する。そこで、３次元メモリ１０Ａでは、１本のソース線を、１つの選択トランジスタに接続する場合に比べて、選択トランジスタの数を減らすことができ、ソース線Ｓ１Ａとソース線Ｓ２Ａとの間のＹ方向の間隔を縮小させることができる。加えて、メモリセルアレイ２０Ｃにおいては、２本のソース線Ｓ３Ａ、Ｓ４Ａを、１つの選択トランジスタ４３Ａに接続する。そこで、３次元メモリ１０Ａでは、１本のソース線を、１つの選択トランジスタに接続する場合に比べて、選択トランジスタの設置空間が削減され、ソース線Ｓ３Ａとソース線Ｓ４Ａとの間のＹ方向の間隔を縮小させることができる。
【００９９】
本実施形態の３次元メモリ１０Ａでは、メモリセルアレイ２０Ｄにおいては、２本のソース線Ｓ１Ｂ、Ｓ２Ｂを、１つの選択トランジスタ４２Ｂに接続する。そこで、３次元メモリ１０Ａでは、上記のメモリセルアレイ２０Ｃと同様に、ソース線Ｓ１Ｂとソース線Ｓ２Ｂとの間のＹ方向の間隔を縮小させることができる。加えて、メモリセルアレイ２０Ｄにおいては、２本のソース線Ｓ３Ｂ、Ｓ４Ｂを、１つの選択トランジスタ４３Ｂに接続する。そこで、３次元メモリ１０Ａでは、上記のメモリセルアレイ２０Ｃと同様に、ソース線Ｓ３Ｂとソース線Ｓ４Ｂとの間のＹ方向の間隔を縮小させることができる。
【０１００】
＜実施形態３＞
本発明の実施形態３を、図４を参照しつつ説明する。図４は、３次元メモリ１０Ｂの概略回路構成図である。ここでは、実施形態１及び実施形態２と同一の構成は同一の符号を付し、その説明を省略する。３次元メモリ１０Ｂは、メモリセルアレイ２０Ｅ、２０Ｆと、シリコンウエハ３０とを備えている。
【０１０１】
メモリセルアレイ２０Ｅは、メモリトランジスタ３１Ａ〜３８Ａと、ビット線Ｂ１Ａ、Ｂ２Ａと、ソース線Ｓ１Ａ〜Ｓ４Ａと、ワード線Ｗ１Ａ〜Ｗ４Ａと、選択トランジスタ４１Ａ〜４４Ａとを備えている。
【０１０２】
選択トランジスタ４４Ａのドレイン電極は、ソース線Ｓ３Ａに接続されている。選択トランジスタ４４Ａのソース電極は、ソースバイアス線ＳＢ１に接続されている。ソースバイアス線ＳＢ１は、選択トランジスタ４４Ａのソース電極に加えて、各選択トランジスタ４１Ａ〜４３Ａのソース電極に接続されている。選択トランジスタ４４Ａは、本発明の第１ソース選択スイッチに相当する。
【０１０３】
一方、メモリセルアレイ２０Ｆは、メモリトランジスタ３１Ｂ〜３８Ｂと、ビット線Ｂ１Ｂ、Ｂ２Ｂと、ソース線Ｓ１Ｂ〜Ｓ４Ｂと、ワード線Ｗ１Ｂ〜Ｗ４Ｂと、選択トランジスタ４１Ｂ〜４４Ｂとを備えている。
【０１０４】
選択トランジスタ４４Ｂのドレイン電極は、ソース線Ｓ３Ｂに接続されている。選択トランジスタ４４Ｂのソース電極は、ソースバイアス線ＳＢ２に接続されている。ソースバイアス線ＳＢ２には、選択トランジスタ４４Ｂのソース電極に加えて、各選択トランジスタ４１Ｂ〜４３Ｂのソース電極が接続されている。選択トランジスタ４４Ｂは、本発明の第１ソース選択スイッチに相当する。
【０１０５】
ソース線ドライバ３８には、メモリセルアレイ２０Ｆのコンタクト５１Ｂ、選択線Ｕ１５及びメモリセルアレイ２０Ｅのコンタクト５１Ａを通じ、選択トランジスタ４４Ａのゲート電極が接続されている。
【０１０６】
さらに、ソース線ドライバ３８には、メモリセルアレイ２０Ｆのコンタクト５３Ｂ及び選択線Ｕ１６を通じ、選択トランジスタ４４Ｂのゲートが接続されている。
【０１０７】
続いて、３次元メモリ１０Ｂのように、２つのメモリセルアレイ２０Ｅ、２０Ｆを備えると共に、各メモリセルアレイ２０Ｅ、２０Ｆにそれぞれ４本のソース線が形成される場合に、メモリセルアレイ２０Ｆに形成されたコンタクト２５Ｂ等の配置について詳述する。図５は、前記コンタクト２５Ｂ〜２８Ｂ、前記各コンタクト５１Ｂ、５３Ｂ、５８Ｂ、５９Ｂの概略拡大配置図である。ここでは、メモリセルアレイ２０Ｆに形成されるコンタクト２５Ｂ等の面積を、図６に図示する従来のコンタクトの配置例の面積と比較して説明する。
【０１０８】
従来の３次元メモリでは、例えば、本実施形態の３次元メモリ１０Ｂのメモリセルアレイ２０Ｅに対応するメモリセルアレイに形成された４本のソース線Ｓ１Ａ〜Ｓ４Ａが、図６に図示するように、本実施形態のメモリセルアレイ２０Ｆに対応するメモリセルアレイに形成されたコンタクト９０を通じて、グランドに接続されていた。
【０１０９】
前記４本のソース線の電位を接地電位に維持するためには、コンタクト９０の抵抗値を低下させ、コンタクト９０の電流容量を増加させることが必要になる。特に、従来の３次元メモリでは、メモリセルアレイに多数のメモリトランジスタが配置され、これらのメモリトランジスタを同時に活性化させるプログラムモードや消去モードの際には、４本のソース線からコンタクト９０を通じて、多大な電流が流れることが考えられる。このため、例えば、コンタクト９０の面積を、１００μｍ２（縦寸法１０μｍ×横寸法１０μｍ）にする必要がある。
【０１１０】
加えて、従来の３次元メモリでは、上記４本のソース線Ｓ１Ａ〜Ｓ４Ａとは別に、本実施形態の３次元メモリ１０Ｂのメモリセルアレイ２０Ｆに対応するメモリセルアレイに形成された４本のソース線Ｓ１Ｂ〜Ｓ４Ｂの電位を接地電位に維持する必要がある。このため、メモリセルアレイ２０Ｆに対応するメモリセルアレイには、コンタクト９０とは別に、コンタクト９１を形成する必要がある。コンタクト９１の面積は、コンタクト９０の面積（１００μｍ２）と同一である。
【０１１１】
そこで、従来の３次元メモリでは、本実施形態のメモリセルアレイ２０Ｆに対応するメモリセルアレイに、所定間隔の寸法（５μｍ）を置いて２つのコンタクト９０、９１を形成するために、２５０μｍ２（１００μｍ２＋５０μｍ２＋１００μｍ２）の面積を確保する必要がある。
【０１１２】
これに対し、本実施形態の３次元メモリ１０Ｂでは、メモリセルアレイ２０Ｅに形成された４本のソース線Ｓ１Ａ〜Ｓ４Ａのそれぞれの電位を接地電位ＶＳＳに維持するために、各コンタクト２５Ｂ、２６Ｂ、５１Ｂ、５８Ｂを通じて、各ソース線Ｓ１Ａ〜Ｓ４Ａをそれぞれソースバイアス線ＳＢ１に接続可能とする選択トランジスタ４１Ａ〜４４Ａに、該トランジスタ４１Ａ〜４４Ａがオン状態になる電圧を印加する。
【０１１３】
全ての選択トランジスタ４１Ａ〜４４Ａをオン状態に制御するために必要とされるゲート駆動のための電流値は、上述したような、従来の３次元メモリが有する４本のソース線からコンタクト９０を通じて流れる電流値よりも小さくなる。本実施形態の３次元メモリ１０Ｂでは、単一のコンタクトの面積は、１μｍ２（縦寸法１μｍ×横寸法１μｍ）である。そこで、単一のコンタクト同士の間に所定間隔の寸法（１μｍ）を置いて、全てのコンタクト２５Ｂ〜２８Ｂ、５１Ｂ、５３Ｂ、５８Ｂ、５９Ｂからなるコンタクト群を形成すために必要な面積は、２１μｍ２（縦寸法{１μｍ×３}×横寸法{１μｍ×７}）である。
【０１１４】
したがって、前記コンタクト群とは別に、メモリセルアレイ２０Ｆに、上記のソースバイアス線ＳＢ２が接続されるコンタクト２９Ｂを形成した場合であっても、コンタクト群、コンタクト２９Ｂ及び所定の空間（縦寸法１０μｍ×横寸法５μｍ）を形成するために必要な面積は、１７１μｍ２（２１μｍ２＋５０μｍ２＋１００μｍ２）である。そこで、本実施形態の３次元メモリ１０Ｂでは、各メモリセルアレイ２０Ｅ、２０Ｆにそれぞれ形成された４本のソース線の電位を、接地電位ＶＳＳに維持するために、コンタクトがメモリセルアレイ２０Ｆを占有する面積（１７１μｍ２）を、従来の占有面積（２５０μｍ２）に比べて、低減させることができる。コンタクトがメモリセルアレイ２０Ｆを占有する面積の計算結果の例は、特許文献１にも適用できる。
【０１１５】
本実施形態の３次元メモリ１０Ｂでは、実施形態１の３次元メモリ１０と同様に、ソース線Ｓ１Ａ、選択トランジスタ４１Ａ、ソースバイアス線ＳＢ１及び垂直ソースバイアス線ＳＢ５を通じて、ソース電極がグランドに接続されるメモリトランジスタは、ソース線Ｓ１Ａとビット線Ｂ１Ａが交差する位置に配置されたメモリトランジスタ３１Ａに限定される。
【０１１６】
本実施形態の３次元メモリ１０Ｂでは、メモリセルアレイ２０Ｅにおいては、ソースバイアス線ＳＢ１を、全ての選択トランジスタ４１Ａ〜４４Ａに共通接続している。さらに、メモリセルアレイ２０Ｆにおいては、ソースバイアス線ＳＢ２を、全ての選択トランジスタ４１Ｂ〜４４Ｂに共通接続している。このため、３次元メモリ１０Ｂでは、各選択トランジスタ毎に、別個のソースバイアス線を接続する必要がなく、各選択トランジスタに別個のソースバイアス線を接続する場合に比べて、ソースバイアス線の数量を低減させることができる。
【０１１７】
本実施形態の３次元メモリ１０Ｂでは、メモリセルアレイ２０Ｂを、シリコンウエハ３０の中に収めた場合には、ソース線ドライバ３８と選択トランジスタ４１Ａのゲートとを接続する選択線Ｕ１は、積層構造のメモリセルアレイ２０Ｂとシリコンウエハ３０との間に配置される。このような場合には、メモリセルアレイ２０Ｂとシリコンウエハ３０とを所定の距離を隔てて配置する場合に比べて、選択線Ｕ１の配線長を短くすることができる。
【０１１８】
＜実施形態４＞
本発明の実施形態４を、図７を参照しつつ説明する。図７は、３次元メモリ１０Ｃの一部を示す概略回路構成図である。ここでは、実施形態１と同一の構成は同一の符号を付し、その説明を省略する。３次元メモリ１０Ｃは、メモリセルアレイ２０Ｇを備えている。
【０１１９】
メモリセルアレイ２０Ｇは、メモリトランジスタ３１Ａ〜３４Ａと、ビット線Ｂ１Ａ、Ｂ２Ａと、ソース線Ｓ１Ａ、Ｓ２Ａ、Ｓ６Ａ、Ｓ７Ａと、ワード線Ｗ１Ａ、Ｗ２Ａと、選択トランジスタ４１Ａ、４２Ａ、４６Ａ、４７Ａとを備えている。
【０１２０】
ソース線Ｓ６Ａの一端は、ソースバイアス線ＳＢ１の一端に接続されている。ソース線Ｓ７Ａの一端は、ソースバイアス線ＳＢ１の一端に接続されている。
【０１２１】
選択トランジスタ４６Ａのドレイン電極は、ソース線Ｓ１Ａに接続されている。選択トランジスタ４６Ａのソース電極は、ソース線Ｓ６Ａに接続されている。選択トランジスタ４７Ａのドレイン電極は、ソース線Ｓ２Ａに接続されている。選択トランジスタ４７Ａのソース電極は、ソース線Ｓ７Ａに接続されている。各選択トランジスタ４６Ａ、４７Ａは、本発明の第１ソース選択スイッチに相当する。
【０１２２】
選択トランジスタ４６Ａのゲート電極は、メモリセルアレイ２０Ｇのコンタクト５３Ａを通じ、選択線Ｕ２１によって、ソース線ドライバ３８に接続されている。選択トランジスタ４７Ａのゲート電極は、メモリセルアレイ２０Ｇのコンタクト５４Ａを通じ、選択線Ｕ２２によって、ソース線ドライバ３８に接続されている。
【０１２３】
次に、実施形態４の３次元メモリ１０Ｃの動作を説明する。ここでは、実施形態１の３次元メモリ１０と同一の動作については、その説明を省略する。３次元メモリ１０Ｃでは、メモリトランジスタ３１Ａからデータを読み出す際には、次のように動作する。
【０１２４】
本実施形態では、ソース線ドライバ３８が、図示しないソースデコーダによってデコードされたロウアドレスに応じ、選択トランジスタ４１Ａのゲート電極に接続された選択線Ｕ１に加えて、選択トランジスタ４６Ａのゲート電極に接続された選択線Ｕ２１を選択する。ソース線ドライバ３８は、選択線Ｕ１及び選択線Ｕ２１を通じ、選択トランジスタ４１Ａのゲート電極及び選択トランジスタ４６Ａのゲート電極に、それぞれの選択トランジスタ４１Ａ、４６Ａがオン状態になる電圧を印加する。これによって、選択トランジスタ４１Ａ、ソースバイアス線ＳＢ１及び垂直ソースバイアス線ＳＢ５を通じ、ソース線Ｓ１Ａの一端が、グランドに接続されることに加えて、選択トランジスタ４６Ａ、ソース線Ｓ６Ａ、ソースバイアス線ＳＢ１及び垂直ソースバイアス線ＳＢ５を通じ、ソース線Ｓ１Ａの他端が、グランドに接続される。
【０１２５】
３次元メモリ１０Ｃでは、ソース線Ｓ１Ａの両端がグランドに接続され、ビット線Ｂ１Ａ及びワード線Ｗ１Ａに、正の電圧が印加された状態において、メモリトランジスタ３１Ａに電流が流れるか否かを判断し、読み出しデータを判別する。
【０１２６】
３次元メモリ１０Ｃでは、前記ソース線Ｓ６Ａ、Ｓ７Ａに代えて、図８に図示するように、メモリセルアレイ２０Ｇに、ソースバイアス線ＳＢ１０を形成し、各選択トランジスタ４６Ａ、４７Ａのソース電極を、ソースバイアス線ＳＢ１０にそれぞれ接続してもよい。ソースバイアス線ＳＢ１０は、コンタクト２９Ａ´、垂直ソースバイアス線ＳＢ５と同様の垂直ソースバイアス線（図示せず。）を通じ、グランドに接続してもよい。さらに、３次元メモリ１０Ｃでは、図９に図示するように、ソースバイアス接続線ＳＢ１１及びコンタクト２９Ａによって、ソースバイアス線ＳＢ１０とソースバイアス線ＳＢ１とを接続してもよい。ソースバイアス接続線ＳＢ１１は、本発明のソースバイアス連絡線に相当する。
【０１２７】
図８に図示する３次元メモリ１０Ｃでは、図７に図示するソース線Ｓ６Ａ、Ｓ７Ａに代えて、メモリセルアレイ２０Ｇに、ソースバイアス線ＳＢ１０を形成するため、メモリセルアレイ２０Ｇに形成するソース線を低減させることができる。このため、３次元メモリ１０Ｃでは、ソース線Ｓ６Ａ、Ｓ７Ａを形成する場合に比べて、ソース線Ｓ１Ａとソース線Ｓ２Ａとの間のＹ方向の間隔寸法を１／２にすることができる。
【０１２８】
図９に図示する３次元メモリ１０Ｃでは、ソースバイアス接続線ＳＢ１１及びコンタクト２９Ａによって、ソースバイアス線ＳＢ１０とソースバイアス線ＳＢ１とを接続することにより、各ソースバイアス線ＳＢ１、ＳＢ１０ごとに、垂直ソースバイアス線を接続する必要がない。そこで、３次元メモリ１０Ｃでは、ソースバイアス線ＳＢ１、ＳＢ１０ごとに、垂直ソースバイアス線を接続する場合に比べて、垂直ソースバイアス線の本数を削減することができ、配線レイアウト設計を容易にすることができる。
【０１２９】
本実施形態の３次元メモリ１０Ｃでは、メモリセルアレイ２０Ｇとシリコンウエハ３０とを積層した積層構造を備えると、メモリセルアレイ２０Ｇとシリコンウエハ３０とを所定の距離を隔てて配置する場合に比べて、各選択線Ｕ１、Ｕ２、Ｕ２１、Ｕ２２の配線長を短くすることができる。なお、各選択線Ｕ１、Ｕ２、Ｕ２１、Ｕ２２は、本発明の第２積層バイアス線に相当する。
【０１３０】
本実施形態の３次元メモリ１０Ｃでは、例えば、ソース線Ｓ１Ａの両端に接続された両選択トランジスタ４１Ａ、４６Ａによって、ソースバイアス線ＳＢ１に、ソース線Ｓ１Ａの両端を接続可能にすると、ソース線Ｓ１Ａの両端から、該ソース線Ｓ１Ａに接地電位ＶＳＳＳが供給される。本実施形態の３次元メモリ１０Ｃでは、例えば、メモリトランジスタ３１Ａからのデータ読み出し動作を開始してから、ソース線Ｓ１Ａの両端から接地電位ＶＳＳを供給することにより、ソース線Ｓ１Ａに対して均一に接地電位ＶＳＳを供給し、ソース線Ｓ１Ａの電位を、素早く接地電位ＶＳＳに移行させることができる。そこで、ソース線Ｓ１Ａに接続されるすべてのメモリトランジスタの特性を均一にすること、アクセスタイムを向上させることが可能となる。
【０１３１】
また、本実施形態の３次元メモリ１０Ｃでは、ソース線Ｓ１Ａの両端に、選択トランジスタ４１Ａ及び選択トランジスタ４６Ａをそれぞれ接続すると、ソース線Ｓ１Ａの片端に、選択トランジスタ４１Ａあるいは選択トランジスタ４６Ａのいずれかを接続する場合に比べて、ソース線Ｓ１Ａの電位を接地電位ＶＳＳに維持するために必要とされる各々の選択トランジスタ４１Ａ、４６Ａの電流駆動能力を、小さくすることができる。電流駆動能力を小さくすることができることに伴って、ソース線Ｓ１Ａの片端に、選択トランジスタ４１Ａあるいは選択トランジスタ４６Ａのいずれかを接続する場合と比較して、各々の選択トランジスタ４１Ａ、４６Ａを、それぞれ小型化することができる。本実施形態の３次元メモリ１０Ｃでは、各選択トランジスタ４１Ａ、４６Ａが小型化することにより、該選択トランジスタ４１Ａ、４６Ａが、メモリセルアレイ２０Ｇを占有する面積を低減させることができる。そこで、本実施形態の３次元メモリ１０Ｃでは、メモリセルアレイ２０Ｇの空スペースに、各選択トランジスタ４１Ａ、４６Ａを配置することにより、メモリセルアレイ２０Ｇに、各選択トランジスタ４１Ａ、４６Ａを、効率的に配置することができる。
【０１３２】
本発明は、上述した実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において構成の一部を適宜変更して実施することができる。上述した実施形態３の３次元メモリ１０Ｂにおいては、多ビット並列アクセスを実現するため、例えば、選択トランジスタ４１Ａをオン状態にすることに加えて、選択トランジスタ４３Ａをオン状態にすることができる。これにより、ビット線Ｂ１Ａ及びワード線Ｗ１Ａに、正の電圧が印加された状態において、互いに離れた位置に配置されたメモリセルトランジスタ３１Ａ及びメモリトランジスタ３６Ａに、それぞれ電流が流れるか否かを判断し、各メモリトランジスタ３１Ａ、３６Ａからの読み出しデータを判別することができる。なお、選択トランジスタ４１Ａをオン状態にすることに加えて、選択トランジスタ４３Ａをオン状態にすることは、本発明におけるソース線バイアスステップに相当する。
【０１３３】
さらに、上述した実施形態１ないし実施形態４とは異なり、メモリセルアレイの横方向（Ｘ方向）にビット線を形成すると共に、メモリセルアレイの縦方向（Ｙ方向）にソース線及びワード線を形成してもよい。これにより、メモリセルアレイの横方向に、互いに離れた配置されたメモリトランジスタからの読み出しデータを判別し、多ビット並列アクセルを実現することができる。加えて、３次元メモリにおいては、メモリセルアレイの縦方向や横方向に、ビット線を自在に配置すると共に、メモリセルアレイの横方向及び縦方向に、ソース線及びワード線を、自在に形成してもよい。これにより、メモリセルの縦方向に互いに離れて配置されたメモリトランジスタからの読み出しデータや、メモリセルの縦方向に互いに離れた配置されたメモリトランジスタからの読み出しデータを、それぞれ判別し、多ビット並列アクセスを実現することができる。
【図面の簡単な説明】
【０１３４】
【図１】実施形態１の３次元メモリの概略回路構成図である。
【図２】２つのメモリセルアレイを積層した３次元メモリが備えるメモリセルを含む概略回路構成図ある。
【図３】実施形態２の３次元メモリの概略回路構成図である。
【図４】実施形態３の３次元メモリの概略回路構成図である。
【図５】実施形態３の３次元メモリが備えるメモリセルアレイに形成されたコンタクトの概略拡大配置図である。
【図６】従来の３次元メモリが備えるメモリセルアレイに形成されたコンタクトの概略拡大配置図である。
【図７】実施形態４の３次元メモリの概略回路構成図である。
【図８】実施形態４の変形例の一例を示す３次元メモリの概略回路構成図である。
【図９】実施形態４の変形例の他の例を示す３次元メモリの概略回路構成図である。
【図１０】従来の３次元メモリの概略回路構成図である。
【符号の説明】
【０１３５】
１０        ３次元メモリ
２０        メモリセルアレイ
３０        シリコンウエハ
３５        ロウデコーダ
３７        ソース線デコーダ
４１〜４４  選択トランジスタ
Ｂ１、Ｂ２  ビット線
Ｂ３        垂直ビット線
Ｓ１〜Ｓ４  ソース線
ＳＢ        ソースバイアス線
Ｗ１〜Ｗ４  ワード線
Ｗ５        垂直ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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