(57)【要約】【課題】最終製品に使用されている自社製の通信ＩＰマクロであるインタフェース回路を自社製の通信ＩＰマクロであると容易に確認することができるようにしたインタフェース回路を提供する。【解決手段】ＳＡＴＡインタフェース回路２９は、ＩＰマクロ情報保持回路４１と、セレクタ４２と、特殊コマンド監視回路４３とを含めて応答手段を構成し、ホストＰＣ２１から第１の特殊コマンドを受信したときは、ＣＰＵ２７にインタラプトを発行せず、ＩＰマクロ情報保持回路４１が保持するＳＡＴＡインタフェース回路２９のＩＰマクロ情報（ＩＰマクロの種別、バージョン情報、コンフィギュレーション情報及び動作周波数）を応答データとしてホストＰＣ２１に自動送信する。【選択図】図２
2008310466.tif 000002
【特許請求の範囲】
【請求項１】
第１の装置と第２の装置との間の通信を仲介するために前記第２の装置に含められるインタフェース回路であって、
前記第１の装置から受信した所定のコマンドに対して自ら前記第１の装置に対して応答する応答手段を有することを特徴とするインタフェース回路。
【請求項２】
前記応答手段は、
所定情報を保持する保持手段と、
前記第１の装置からのコマンドを監視する監視手段と、
前記監視手段が前記所定のコマンドを検出したときは、前記保持手段が保持する前記所定情報を前記第１の装置への応答データとして選択する選択回路と
を有することを特徴とする請求項１に記載のインタフェース回路。
【請求項３】
前記所定情報は、自己のＩＰマクロ情報であり、
前記ＩＰマクロ情報は、ＩＰマクロの種別、バージョン情報、コンフィギュレーション情報及び動作周波数であること
を特徴とする請求項２に記載のインタフェース回路。
【請求項４】
前記第１の装置から前記所定のコマンド以外の第２のコマンドを受信した時は、前記第２の装置内に前記第２のコマンドを取り込むことを特徴とする請求項１乃至３のいずれか一項に記載のインタフェース回路。
【請求項５】
前記インタフェース回路は、ＳＡＴＡ（Serial Advanced Technology Attachment）インタフェース又はＵＳＢ（Universal Serial Bus）インタフェースであることを特徴とする請求項１乃至４のいずれか一項に記載のインタフェース回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＡＴＡ（Serial Advanced Technology Attachment）インタフェース回路やＵＳＢ（Universal Serial Bus）インタフェース回路のようにホストとデバイスとの間の通信を仲介するためにデバイスに含められるインタフェース回路など、第１の装置と第２の装置との間の通信を仲介するために第２の装置に含められるインタフェース回路に関する。
【背景技術】
【０００２】
図９は従来の電子装置の一例の概略的構成図である。図９中、１はホストＰＣ（パーソナル・コンピュータ）、２はＳＡＴＡケーブル、３はＵＳＢケーブル、４はＳＡＴＡ及びＵＳＢ対応ＨＤＤ（ハード・ディスク・ドライブ）であり、５はＨＤＤ、６はシステムＬＳＩ（large scale integrated circuit）である。
【０００３】
また、システムＬＳＩ６において、７はＣＰＵ（central processing unit）、８はデータバス、９はＳＡＴＡインタフェース回路、１０はＵＳＢインタフェース回路、１１はメモリ、１２はＨＤＤコントローラである。
【０００４】
図１０はＳＡＴＡインタフェース回路９の概略的構成図である。図１０中、１３はリンク層（Link Layer）、１４はトランスポート層（Transport Layer）、１５は受信データＦＩＦＯ（First-In First-Out）、１６は送信データＦＩＦＯである。
【０００５】
図１１はＵＳＢインタフェース回路１０の概略的構成図である。図１１中、１７はプロトコル・エンジン（Protocol Engine）、１８は内部バス・インタフェース（Internal Bus I/F）、１９はコントロール／ステータス・レジスタ（Control/Status Register）及びエンドポイント（Endpoint）ＦＩＦＯである。
【０００６】
図１２は図９に示す従来の電子装置の第１動作例を示すフローチャートであり、ＳＡＴＡインタフェース回路９がホストＰＣ１からコマンドを受信した場合を示している。すなわち、図９に示す従来の電子装置においては、ＳＡＴＡインタフェース回路９がホストＰＣ１からコマンドを受信すると（ステップＳ１２−１）、ＳＡＴＡインタフェース回路９はＣＰＵ７にインタラプトを発行する（ステップＳ１２−２）。
【０００７】
これに応答して、ＣＰＵ７は、ＳＡＴＡインタフェース回路９から受信データを読み込んで解析し、応答データをＳＡＴＡインタフェース回路９に書き込み（ステップＳ１２−３）、ＳＡＴＡインタフェース回路９は、ＣＰＵ７が書き込んだ応答データをホストＰＣ１に送信する（ステップＳ１２−４）。
【０００８】
図１３は図９に示す従来の電子装置の第２動作例を示すフローチャートであり、ＵＳＢインタフェース回路１０がホストＰＣ１からコマンドを受信した場合を示している。すなわち、図９に示す従来の電子装置においては、ＵＳＢインタフェース回路１０がホストＰＣ１からコマンドを受信すると（ステップＳ１３−１）、ＵＳＢインタフェース回路１０はＣＰＵ７にインタラプトを発行する（ステップＳ１３−２）。
【０００９】
これに応答して、ＣＰＵ７は、ＵＳＢインタフェース回路１０から受信データを読み込んで解析し、応答データをＵＳＢインタフェース回路１０に書き込み（ステップＳ１３−３）、ＵＳＢインタフェース回路１０は、ＣＰＵ７が書き込んだ応答データをホストＰＣ１に送信する（ステップＳ１３−４）。
【特許文献１】特開２００１−２２２５６７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
たとえば、図９に示すＳＡＴＡ及びＵＳＢ対応ＨＤＤ４が他社製の最終製品であり、ＳＡＴＡインタフェース回路９及びＵＳＢインタフェース回路１０が自社製の通信ＩＰ（intellectual property）マクロ（既設計回路モジュール）を不正にコピーしたものである場合に、これらＳＡＴＡインタフェース回路９及びＵＳＢインタフェース回路１０が自社製の通信ＩＰマクロであることを確認する方法がなく、自社製の通信ＩＰマクロを不正なコピーから保護することができないという問題点があった。
【００１１】
本発明は、かかる点に鑑み、最終製品に使用されている自社製の通信ＩＰマクロであるインタフェース回路を自社製の通信ＩＰマクロであると容易に確認することができるようにしたインタフェース回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明は、第１の装置と第２の装置との間の通信を仲介するために第２の装置に含められるインタフェース回路であって、第１の装置から受信した所定のコマンドに対して自ら第１の装置に対して応答する応答手段を有するものである。
【発明の効果】
【００１３】
本発明のインタフェース回路は、第１の装置から所定のコマンドを受信すると、自ら応答するので、本発明のインタフェース回路が自社製の通信ＩＰマクロであり、第２の装置が最終製品である場合において、本発明のインタフェース回路が第２の装置に含められている場合に、第２の装置内のインタフェース回路は、自社製の通信ＩＰマクロであると容易に確認することができる。
【発明を実施するための最良の形態】
【００１４】
図１は本発明の第１実施形態及び第２実施形態を含む電子装置の概略的構成図である。図１中、２１はホストＰＣ、２２はＳＡＴＡケーブル、２３はＵＳＢケーブル、２４はＳＡＴＡ及びＵＳＢ対応ＨＤＤであり、２５はＨＤＤ、２６はシステムＬＳＩである。
【００１５】
また、システムＬＳＩ２６において、２７はＣＰＵ、２８はデータバス、２９はＳＡＴＡ対応の通信ＩＰマクロであり、本発明の第１実施形態であるＳＡＴＡインタフェース回路、３０はＵＳＢ対応の通信ＩＰマクロであり、本発明の第２実施形態であるＵＳＢインタフェース回路、３１はメモリ、３２はＨＤＤコントローラである。
【００１６】
図２は本発明の第１実施形態であるＳＡＴＡインタフェース回路２９の概略的構成図である。本発明の第１実施形態であるＳＡＴＡインタフェース回路２９は、従来回路と同様に、リンク層３３、トランスポート層３４、受信データＦＩＦＯ３５及び送信データＦＩＦＯ３６等を有するほかに、特有な回路として、ＩＰマクロ情報保持回路４１と、セレクタ４２と、特殊コマンド監視回路４３を有している。
【００１７】
ＩＰマクロ情報保持回路４１は、ＳＡＴＡインタフェース回路２９のＩＰマクロ情報として、たとえば、ＩＰマクロの種別（ＳＡＴＡインタフェースであること）、バージョン情報、コンフィギュレーション情報及び動作周波数を保持するものであり、特殊コマンド監視回路４３により出力動作が制御される。
【００１８】
セレクタ４２は、トランスポート層３４が出力するＣＰＵ２７からの応答データ又はＩＰマクロ情報保持回路４１が出力するＳＡＴＡインタフェース回路２９のＩＰマクロ情報を選択するものであり、特殊コマンド監視回路４３により選択動作が制御される。
【００１９】
特殊コマンド監視回路４３は、ＳＡＴＡインタフェース回路２９が受信したホストＰＣ２１からのコマンドを監視し、ＩＰマクロ情報保持回路４１の出力動作及びセレクタ４２の選択動作を制御するものである。
【００２０】
ＳＡＴＡインタフェース回路２９は、ＩＰマクロ情報保持回路４１と、セレクタ４２と、特殊コマンド監視回路４３とを含めて応答手段を構成し、ホストＰＣ２１から第１の特殊コマンドを受信したときは、ＣＰＵ２７にインタラプトを発行せず、ＩＰマクロ情報保持回路４１が保持するＳＡＴＡインタフェース回路２９のＩＰマクロ情報を応答データとしてホストＰＣ２１に自動送信するというものである。
【００２１】
そこで、特殊コマンド監視回路４３が、第１の特殊コマンドを検出したときは、特殊コマンド監視回路４３は、第１の特殊コマンドをトランスポート層３４に転送せず、ＩＰマクロ情報保持回路４１がＳＡＴＡインタフェース回路２９のＩＰマクロ情報を出力するようにＩＰマクロ情報保持回路４１を制御すると共に、セレクタ４２がＩＰマクロ情報保持回路４１から出力されるＳＡＴＡインタフェース回路２９のＩＰマクロ情報を選択するようにセレクタ４２を制御する。
【００２２】
これに対して、特殊コマンド監視回路４３が、第１の特殊コマンド以外のコマンドを検出したときは、特殊コマンド監視回路４３は、検出したコマンドをトランスポート層３４に転送すると共に、セレクタ４２がトランスポート層３４から出力されるＣＰＵ２７からの応答データを選択するようにセレクタ４２を制御する。
【００２３】
図３は本発明の第２実施形態であるＵＳＢインタフェース回路３０の概略的構成図である。本発明の第２実施形態であるＵＳＢインタフェース回路３０は、従来回路と同様に、プロトコル・エンジン３７、内部バス・インタフェース３８、コントロール／ステータス・レジスタ及びエンドポイントＦＩＦＯ３９等を有するほかに、特有な回路として、ＩＰマクロ情報保持回路５１と、セレクタ５２と、特殊コマンド監視回路５３を有している。
【００２４】
ＩＰマクロ情報保持回路５１は、ＵＳＢインタフェース回路３０のＩＰマクロ情報として、たとえば、ＩＰマクロの種別（ＵＳＢインタフェースであること）、バージョン情報、コンフィギュレーション情報及び動作周波数を保持するものであり、特殊コマンド監視回路５３により出力動作が制御される。
【００２５】
セレクタ５２は、内部バス・インタフェース３８が出力するＣＰＵ２７からの応答データ又はＩＰマクロ情報保持回路５１が出力するＵＳＢインタフェース回路３０のＩＰマクロ情報を選択するものであり、特殊コマンド監視回路５３により選択動作が制御される。
【００２６】
特殊コマンド監視回路５３は、ホストＰＣ２１からＵＳＢインタフェース回路３０に与えられるコマンドを監視し、ＩＰマクロ情報保持回路５１の出力動作及びセレクタ５２の選択動作を制御するものである。
【００２７】
ＵＳＢインタフェース回路３０は、ＩＰマクロ情報保持回路５１と、セレクタ５２と、特殊コマンド監視回路５３とを含めて応答手段を構成し、ホストＰＣ２１から第２の特殊コマンドを受信したときは、ＣＰＵ２７にインタラプトを発行せず、ＩＰマクロ情報保持回路５１が保持するＵＳＢインタフェース回路３０のＩＰマクロ情報を応答データとしてホストＰＣ２１に自動送信するというものである。
【００２８】
そこで、特殊コマンド監視回路５３が、第２の特殊コマンドを検出したときは、特殊コマンド監視回路５３は、第２の特殊コマンドを内部バス・インタフェース３８に転送せず、ＩＰマクロ情報保持回路５１がＵＳＢインタフェース回路３０のＩＰマクロ情報を出力するようにＩＰマクロ情報保持回路５１を制御すると共に、セレクタ５２がＩＰマクロ情報保持回路５１から出力されるＵＳＢインタフェース回路３０のＩＰマクロ情報を選択するようにセレクタ５２を制御する。
【００２９】
これに対して、特殊コマンド監視回路５３が、第２の特殊コマンド以外のコマンドを検出したときは、特殊コマンド監視回路５３は、検出したコマンドを内部バス・インタフェース３８に転送すると共に、セレクタ５２が内部バス・インタフェース３８から出力されるＣＰＵ２７からの応答データを選択するようにセレクタ５２を制御する。
【００３０】
図４は図１に示す電子装置の第１動作例を示すフローチャートであり、ＳＡＴＡインタフェース回路２９がホストＰＣ２１からコマンドを受信した場合を示している。すなわち、ＳＡＴＡインタフェース回路２９がホストＰＣ２１からコマンドを受信すると（ステップＳ４−１）、特殊コマンド監視回路４３は、受信したコマンドが第１の特殊コマンドであるか否かを判定する（ステップＳ４−２）。
【００３１】
判定の結果、受信したコマンドが第１の特殊コマンドではない場合（ステップＳ４−２でＮＯの場合）には、特殊コマンド監視回路４３は、受信したコマンドをトランスポート層３４に転送する。この結果、ＳＡＴＡインタフェース回路２９は、ＣＰＵ２７にインタラプトを発行する（ステップＳ４−３）。
【００３２】
これに応答して、ＣＰＵ２７は、ＳＡＴＡインタフェース回路２９から受信データを読み込んで解析し、応答データをＳＡＴＡインタフェース回路２９に書き込み（ステップＳ４−４）、ＳＡＴＡインタフェース回路２９は、ＣＰＵ２７が書き込んだ応答データをホストＰＣ２１に送信する（ステップＳ４−５）。
【００３３】
これに対して、受信したコマンドが第１の特殊コマンドの場合（ステップＳ４−２でＹＥＳの場合）には、特殊コマンド監視回路４３は、第１の特殊コマンドをトランスポート層３４に転送せず、ＩＰマクロ情報保持回路４１がＩＰマクロ情報を出力するようにＩＰマクロ情報保持回路４１を制御すると共に、セレクタ４２がＩＰマクロ情報保持回路４１から出力されるＩＰマクロ情報を選択するようにセレクタ４２を制御する（ステップＳ４−６）。
【００３４】
この結果、ＩＰマクロ情報保持回路４１からＳＡＴＡインタフェース回路２９のＩＰマクロ情報が出力され、このＳＡＴＡインタフェース回路２９のＩＰマクロ情報がセレクタ４２及びリンク層３３を介してホストＰＣ２１に送信される。すなわち、ＳＡＴＡインタフェース回路２９は、自己のＩＰマクロ情報をホストＰＣ２１に送信する（ステップＳ４−７）。
【００３５】
図５は図１に示す電子装置の第２動作例を示すフローチャートであり、ＵＳＢインタフェース回路３０がホストＰＣ２１からコマンドを受信した場合を示している。すなわち、ＵＳＢインタフェース回路３０がホストＰＣ２１からコマンドを受信すると（ステップＳ５−１）、特殊コマンド監視回路５３は、受信したコマンドが第２の特殊コマンドであるか否かを判定する（ステップＳ５−２）。
【００３６】
判定の結果、受信したコマンドが第２の特殊コマンドではない場合（ステップＳ５−２でＮＯの場合）には、特殊コマンド監視回路５３は、受信したコマンドを内部バス・インタフェース３８に転送する。この結果、ＵＳＢインタフェース回路３０は、ＣＰＵ２７にインタラプトを発行する（ステップＳ５−３）。
【００３７】
これに応答して、ＣＰＵ２７は、ＵＳＢインタフェース回路３０から受信データを読み込んで解析し、応答データをＵＳＢインタフェース回路３０に書き込み（ステップＳ５−４）、ＵＳＢインタフェース回路３０は、ＣＰＵ２７が書き込んだ応答データをホストＰＣ２１に送信する（ステップＳ５−５）。
【００３８】
これに対して、受信したコマンドは第２の特殊コマンドである場合（ステップＳ５−２でＹＥＳの場合）には、特殊コマンド監視回路５３は、第２の特殊コマンドを内部バス・インタフェース３８に転送せず、ＩＰマクロ情報保持回路５１がＩＰマクロ情報を出力するようにＩＰマクロ情報保持回路５１を制御すると共に、セレクタ５２がＩＰマクロ情報保持回路５１から出力されるＩＰマクロ情報を選択するようにセレクタ５２を制御する（ステップＳ５−６）。
【００３９】
この結果、ＩＰマクロ情報保持回路５１からＵＳＢインタフェース回路３０のＩＰマクロ情報が出力され、このＵＳＢインタフェース回路３０のＩＰマクロ情報がセレクタ５２及びプロトコル・エンジン３７を介してホストＰＣ２１に送信される。すなわち、ＵＳＢインタフェース回路３０は、自己のＩＰマクロ情報をホストＰＣ２１に送信する（ステップＳ５−７）。
【００４０】
図６はＳＡＴＡ規格が定めるＲＥＧ−ＨＤ（Register-Host to Device）の構成図である。ホストＰＣ２１からＳＡＴＡインタフェース回路２９に送信する第１の特殊コマンドとしては、ＲＥＧ−ＨＤのコマンド領域にVendor Specific Command（9Ah、C0h〜C3h、8xh、F0h、F7h、FAh〜FFh）を代入したものを使用することができる。
【００４１】
図７はＳＡＴＡ規格が定めるＲＥＧ−ＤＨ（Register-Device to Host）の構成図である。ＳＡＴＡインタフェース回路２９がホストＰＣ２１に送信するＳＡＴＡインタフェース回路２９のＩＰマクロ情報としては、ＲＥＧ−ＤＨの１〜４にＩＰマクロ情報を乗せたものを使用することができる。
【００４２】
図８はＵＳＢ規格が定めるセットアップデータの構成図である。ホストＰＣ２１からＵＳＢインタフェース回路３０に送信する第２の特殊コマンドとしては、bmRequestTypeのD6...5を２（＝Vendor）としたものを使用することができる。
【００４３】
以上のように、ホストＰＣ２１とＳＡＴＡ及びＵＳＢ対応ＨＤＤ２４との間の通信を仲介するために、ＳＡＴＡ及びＵＳＢ対応ＨＤＤ２４内のシステムＬＳＩ２６に本発明の第１実施形態であるＳＡＴＡインタフェース回路２９が搭載されている場合において、ホストＰＣ２１からＳＡＴＡインタフェース回路２９に第１の特殊コマンドを送信した場合、ＳＡＴＡインタフェース回路２９は、ＩＰマクロ情報保持回路４１、セレクタ４２及び特殊コマンド監視回路４３を備えているので、自己のＩＰマクロ情報を応答データとしてホストＰＣ２１に対して自ら応答を行う。
【００４４】
したがって、ＳＡＴＡ及びＵＳＢ対応ＨＤＤ２４が他社の最終製品であり、ＳＡＴＡインタフェース回路２９が自社製の通信ＩＰマクロである場合においても、ＳＡＴＡ及びＵＳＢ対応ＨＤＤ２４内のＳＡＴＡインタフェース回路２９は、自社製の通信ＩＰマクロであると容易に確認することができる。
【００４５】
また、ホストＰＣ２１とＳＡＴＡ及びＵＳＢ対応ＨＤＤ２４との間の通信を仲介するために、ＳＡＴＡ及びＵＳＢ対応ＨＤＤ２４内のシステムＬＳＩ２６に本発明の第２実施形態であるＵＳＢインタフェース回路３０が搭載されている場合において、ホストＰＣ２１からＵＳＢインタフェース回路３０に第２の特殊コマンドを送信した場合、ＵＳＢインタフェース回路３０は、ＩＰマクロ情報保持回路５１、セレクタ５２及び特殊コマンド監視回路５３を備えているので、自己のＩＰマクロ情報を応答データとしてホストＰＣ２１に対して自ら応答を行う。
【００４６】
したがって、ＳＡＴＡ及びＵＳＢ対応ＨＤＤ２４が他社の最終製品であり、ＵＳＢインタフェース回路３０が自社製の通信ＩＰマクロである場合においても、ＳＡＴＡ及びＵＳＢ対応ＨＤＤ２４内のＵＳＢインタフェース回路３０は、自社製の通信ＩＰマクロであると容易に確認することができる。
【００４７】
また、本発明の第１実施形態であるＳＡＴＡインタフェース回路２９においては、ＩＰマクロ情報保持回路４１に、ＩＰマクロ情報として、ＩＰマクロの種別、バージョン情報、コンフィギュレーション情報及び動作周波数を保持するようにしたが、このようにする場合には、ＳＡＴＡインタフェース回路２９が不正にコピーされたものではない場合、ＳＡＴＡインタフェース回路２９のサポートが容易になるという効果も得ることができる。
【００４８】
なお、ＳＡＴＡインタフェース回路２９を不正なコピーから保護すれば足りるという場合には、第１の特殊コマンドに対してＳＡＴＡインタフェース回路２９が応答したことを確認できる簡単な応答データをＩＰマクロ情報保持回路４１に代わる保持回路に保持することで足りる。
【００４９】
また、本発明の第２実施形態であるＵＳＢインタフェース回路３０においては、ＩＰマクロ情報保持回路５１に、ＩＰマクロ情報として、ＩＰマクロの種別、バージョン情報、コンフィギュレーション情報及び動作周波数を保持するようにしたが、このようにする場合には、ＵＳＢインタフェース回路３０が不正にコピーされたものではない場合、ＵＳＢインタフェース回路３０のサポートが容易になるという効果も得ることができる。
【００５０】
なお、ＵＳＢインタフェース回路３０を不正なコピーから保護すれば足りるという場合には、第２の特殊コマンド対してＵＳＢインタフェース回路３０が応答したことを確認できる簡単な応答データをＩＰマクロ情報保持回路５１に代わる保持回路に保持することで足りる。
【００５１】
また、本明細書では、本発明をＳＡＴＡインタフェース回路及びＵＳＢインタフェース回路に適用した場合について説明したが、本発明は、その他の通信用のインタフェース回路にも適用することができる。
【図面の簡単な説明】
【００５２】
【図１】本発明の第１実施形態及び第２実施形態を含む電子装置の概略的構成図である。
【図２】本発明の第１実施形態であるＳＡＴＡインタフェース回路の概略的構成図である。
【図３】本発明の第２実施形態であるＵＳＢインタフェース回路の概略的構成図である。
【図４】図１に示す電子装置の第１動作例を示すフローチャートである。
【図５】図１に示す電子装置の第２動作例を示すフローチャートである。
【図６】ＳＡＴＡ規格が定めるＲＥＧ−ＨＤの構成図である。
【図７】ＳＡＴＡ規格が定めるＲＥＧ−ＤＨの構成図である。
【図８】ＵＳＢ規格が定めるセットアップデータの構成図である。
【図９】従来の電子装置の一例の概略的構成図である。
【図１０】図９に示す従来のＳＡＴＡインタフェース回路の概略的構成図である。
【図１１】図９に示す従来のＵＳＢインタフェース回路の概略的構成図である。
【図１２】図９に示す従来の電子装置の第１動作例を示すフローチャートである。
【図１３】図９に示す従来の電子装置の第２動作例を示すフローチャートである。
【符号の説明】
【００５３】
１、２１…ホストＰＣ
２、２２…ＳＡＴＡケーブル
３、２３…ＵＳＢケーブル
４、２４…ＳＡＴＡ及びＵＳＢ対応ＨＤＤ
５、２５…ＨＤＤ
６、２６…システムＬＳＩ
７、２７…ＣＰＵ
８、２８…データバス
９、２９…ＳＡＴＡインタフェース回路
１０、３０…ＵＳＢインタフェース回路
１１、３１…メモリ
１２、３２…ＨＤＤコントローラ
１３、３３…リンク層
１４、３４…トランスポート層
１５、３５…受信データＦＩＦＯ
１６、３６…送信データＦＩＦＯ
１７、３７…プロトコル・エンジン
１８、３８…内部バス・インタフェース
１９、３９…コントロール／ステータス・レジスタ及びエンドポイントＦＩＦＯ
４１、５１…ＩＰマクロ情報保持回路
４２、５２…セレクタ
４３、５３…特殊コマンド監視回路
【図１】
2008310466.tif 000003
【図２】
2008310466.tif 000004
【図３】
2008310466.tif 000005
【図４】
2008310466.tif 000006
【図５】
2008310466.tif 000007
【図６】
2008310466.tif 000008
【図７】
2008310466.tif 000009
【図８】
2008310466.tif 000010
【図９】
2008310466.tif 000011
【図１０】
2008310466.tif 000012
【図１１】
2008310466.tif 000013
【図１２】
2008310466.tif 000014
【図１３】
2008310466.tif 000015