(57)【要約】【課題】メモリセルの情報を高精度に判別することができる半導体記憶装置を提供する。【解決手段】２種類の状態を記憶する第１メモリセル４０１と、２種類の状態を記憶する第２メモリセル４０２と、第１メモリセル４０１の読み出し電流に相当する電圧と第２メモリセル４０２の読み出し電流に相当する電圧との電位差を検出するセンスアンプ４０５とを備える。上記第１メモリセル４０１に２種類の状態のうちの一方を記憶すると共に、第２メモリセル４０２に２種類の状態のうちの他方を記憶して、センスアンプ４０５により第１メモリセル４０１の読み出し電流に相当する電圧と第２メモリセル４０２の読み出し電流に相当する電圧との電位差を検出することによって、第１メモリセル４０１と第２メモリセル４０２の組み合わせにより記憶されたデータ“０”またはデータ“１”の情報のいずれか一方を読み出す。【選択図】図４
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【特許請求の範囲】
【請求項１】
１個以上のメモリセルにより２種類の状態を記憶する第１のメモリ部と、
１個以上のメモリセルにより上記２種類の状態を記憶する第２のメモリ部と、
上記第１のメモリ部の読み出し電流に相当する電圧と上記第２のメモリ部の読み出し電流に相当する電圧との電位差を検出するセンスアンプと
を備え、
上記第１のメモリ部に上記２種類の状態のうちの一方を記憶すると共に、上記第２のメモリ部に上記２種類の状態のうちの他方を記憶して、上記センスアンプにより上記第１のメモリ部の読み出し電流に相当する電圧と上記第２のメモリ部の読み出し電流に相当する電圧との電位差を検出することによって、上記第１のメモリ部と上記第２のメモリ部の組み合わせにより記憶されたデータ“０”またはデータ“１”の情報のいずれか一方を読み出すことを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
上記第１のメモリ部の一端が第１の電源に接続され、
上記第１のメモリ部の他端が上記センスアンプの入力端子の一端に接続され、
上記第２のメモリ部の一端が上記第１の電源に接続され、
上記第２のメモリ部の他端が上記センスアンプの入力端子の他端に接続されると共に、
上記第１のメモリ部の他端に一端が接続され、他端が第２の電源に接続された第１のトランジスタと、
上記第２のメモリ部の他端に一端が接続され、他端が上記第２の電源に接続された第２のトランジスタと
を備えたことを特徴とする半導体記憶装置。
【請求項３】
請求項１に記載の半導体記憶装置において、
上記第１のメモリ部の一端が第１の電源に接続され、
上記第１のメモリ部の他端が上記センスアンプの入力端子の一端に接続され、
上記第２のメモリ部の一端が上記第１の電源に接続され、
上記第２のメモリ部の他端が上記センスアンプの入力端子の他端に接続されると共に、
上記第１のメモリ部の他端に一端が接続され、他端が第２の電源に接続され、１個以上のメモリセルにより上記２種類の状態を記憶する第３のメモリ部と、
上記第２のメモリ部の他端に一端が接続され、他端が第２の電源に接続され、１個以上のメモリセルにより上記２種類の状態を記憶する第４のメモリ部と、
を備え、
上記第３のメモリ部に上記２種類の状態のうち、上記第２のメモリ部と同じ状態を記憶すると共に、上記第４のメモリ部に上記２種類の状態のうち、上記第１のメモリ部と同じ状態を記憶することを特徴とする半導体記憶装置。
【請求項４】
請求項１から３までのいずれか１つに記載の半導体記憶装置において、
上記メモリ部として、ｎ個(ｎは２以上の整数)のメモリセルを直列に接続したメモリセル群を用いることを特徴とする半導体記憶装置。
【請求項５】
請求項１から３までのいずれか１つに記載の半導体記憶装置において、
上記メモリ部として、ｎ個(ｎは２以上の整数)のメモリセルを並列に接続したメモリセル群を用いることを特徴とする半導体記憶装置。
【請求項６】
請求項１から３までのいずれか１つに記載の半導体記憶装置において、
上記メモリ部は、ｎ個(ｎは２以上の整数)のメモリセルを直列に接続したメモリセル列を有し、上記メモリセル列をｍ個(ｍは２以上の整数)並列に接続していることを特徴とする半導体記憶装置。
【請求項７】
請求項１から３までのいずれか１つに記載の半導体記憶装置において、
上記メモリ部は、ｍ個(ｍは２以上の整数)のメモリセルを並列に接続したメモリセル列を有し、上記メモリセル列をｎ個(ｎは２以上の整数)直列に接続していることを特徴とする半導体記憶装置。
【請求項８】
請求項１から３までのいずれか１つに記載の半導体記憶装置において、
上記メモリ部は、
ｎ個(ｎは２以上の整数)のメモリセルが直列に接続されたｍ組(ｍは２以上の整数)の第１から第ｍのメモリセル列を有し、
上記第１から第ｍのメモリセル列の夫々のメモリセル数が同一かまたは異なり、
上記第１から第ｍのメモリセル列を互いに並列に接続し、上記第１から第ｍのメモリセル列の中間ノードのうちの少なくとも２つの中間ノードでかつ異なる上記メモリセル列の中間ノードを、中間ノード接続用のメモリセルまたは中間ノード接続用の配線の少なくとも一方を介して接続していることを特徴とする半導体記憶装置。
【請求項９】
請求項１から３までのいずれか１つに記載の半導体記憶装置において、
上記メモリ部は、
ｎ個(２以上の整数)のメモリセルが直列に接続されたｍ組(ｍは２以上の整数)の第１から第ｍのメモリセル列を有し、
上記第１から第ｍのメモリセル列の夫々のメモリセル数が同一であり、
上記第１から第ｍのメモリセル列の一端から順に上記第１から第(ｎ−１)の中間ノードを夫々有し、
上記第ｉ(ｉ＝１〜ｍ−１)のメモリセル列の第ｊ(ｊ＝１〜ｎ−１)中間ノードと第ｉ＋１のトランジスタ列の第ｊ中間ノードの各々を接続する(ｎ−１)×(ｍ−１)個の中間ノード接続用のメモリセルを有することを特徴とする半導体記憶装置。
【請求項１０】
請求項１から７までのいずれか１つに記載の半導体記憶装置を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置および電子機器に関し、より詳しくは、セル電流の変化を利用して情報を記憶できる機能を備えたフラッシュメモリセル等の不揮発性メモリセルを備えた半導体記憶装置およびその半導体記憶装置を用いた電子機器に関する。
【背景技術】
【０００２】
近年、携帯電話やデジタルカメラなどのデータ記憶用、あるいはコード(プログラム)記憶用の半導体記憶素子として、フラッシュメモリ、強誘電体メモリ等のような不揮発性の半導体記憶装置が多く利用されている。さらに液晶パネルなど、ガラス基板上にも不揮発性メモリを搭載することが考えられている。
【０００３】
このような不揮発性メモリセルは、記憶状態に応じたセル電流の違いを利用して情報を記憶するものであるが、構造上、個々のメモリセルの間で書き込み時間に差があったり、消去セル電流がばらついたりするなど、セル特性のばらつきが大きい。特にガラス基板の上に形成されたメモリセルは、特性ばらつきが大きいため、極端に特性の悪いメモリセルは不良品として選別する必要がある。しかし、メモリ部分のみに生じた不良によって、一体化された液晶パネル部分をも不良品とするのは、大変効率が悪い。
【０００４】
また、個々のメモリセルは、ディスターブ(他のメモリセルへのアクセスによる外乱)や、エンデュランス(書き換え回数の増加によるメモリセルの書き換え特性の劣化)、リテンション(温度変化や経時変化等による蓄積情報の保持特性)等の影響が、互いに異なる度合いで及ぶため、製品が市場に出てから不良を起こすという問題が生じる。
【０００５】
従来の読み出し動作における代表的な手法としては、リファレンスセルを設け、その電流値または平均電流値をリファレンス電流値として、読み出したいメモリセルのセル電流値と比較して情報を判定する半導体記憶装置がある(例えば、特開２００４−２７３０９３号公報(特許文献１)参照)。具体的には、２つのリファレンスセルにデータ“０”とデータ“１”とを記憶させておき、それらの平均電流値をリファレンス電流値として用いている。
【０００６】
しかしながら、上記従来の半導体記憶装置は、セル電流のばらつきが大きかったり、個々のメモリセルの特性が製品出荷後に変動したりするような場合には、メモリセルの情報を正しく読み取ることができなかった。
【特許文献１】特開２００４−２７３０９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、この発明の課題は、個々のメモリセルのセル電流のばらつきが大きくても、また、製品出荷後にメモリセルの特性が変動するような場合でも、メモリセルの情報を高精度に判別することができる半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、この発明の半導体記憶装置は、
１個以上のメモリセルにより２種類の状態を記憶する第１のメモリ部と、
１個以上のメモリセルにより上記２種類の状態を記憶する第２のメモリ部と、
上記第１のメモリ部の読み出し電流に相当する電圧と上記第２のメモリ部の読み出し電流に相当する電圧との電位差を検出するセンスアンプと
を備え、
上記第１のメモリ部に上記２種類の状態のうちの一方を記憶すると共に、上記第２のメモリ部に上記２種類の状態のうちの他方を記憶して、上記センスアンプにより上記第１のメモリ部の読み出し電流に相当する電圧と上記第２のメモリ部の読み出し電流に相当する電圧との電位差を検出することによって、上記第１のメモリ部と上記第２のメモリ部の組み合わせにより記憶されたデータ“０”またはデータ“１”の情報のいずれか一方を読み出すことを特徴とする。
【０００９】
上記構成の半導体記憶装置によれば、上記第１のメモリ部に２種類の状態のうちの一方を記憶すると共に、第２のメモリ部に２種類の状態のうちの他方を記憶して、第１のメモリ部と第２のメモリ部の組み合わせによりにより２種類の状態(データ“０”またはデータ“１”)を記憶する。そうして、上記センスアンプにより第１のメモリ部の読み出し電流に相当する電圧と第２のメモリ部の読み出し電流に相当する電圧との電位差を検出することによって、第１のメモリ部と第２のメモリ部の組み合わせにより記憶されたデータ“０”またはデータ“１”の情報のいずれか一方を読み出す。このように、異なる状態を記憶した第１,第２のメモリ部の読み出し電流に相当する電圧の電位差により、第１のメモリ部と第２のメモリ部の組み合わせにより記憶された情報を読み出すので、個々のメモリセルのセル電流のばらつきが大きくても、また、製品出荷後にメモリセルの特性が変動するような場合でも、メモリセルの情報を高精度に判別することができる。
【００１０】
また、一実施形態の半導体記憶装置では、
上記第１のメモリ部の一端が第１の電源に接続され、
上記第１のメモリ部の他端が上記センスアンプの入力端子の一端に接続され、
上記第２のメモリ部の一端が上記第１の電源に接続され、
上記第２のメモリ部の他端が上記センスアンプの入力端子の他端に接続されると共に、
上記第１のメモリ部の他端に一端が接続され、他端が第２の電源に接続された第１のトランジスタと、
上記第２のメモリ部の他端に一端が接続され、他端が上記第２の電源に接続された第２のトランジスタと
を備えた。
【００１１】
上記実施形態によれば、第１のメモリ部と第１のトランジスタを直列に接続したペアと、第２のメモリ部と第２のトランジスタを直列に接続したペアにより、第１,第２のメモリ部の一方を書き込みセルとし他方を消去セルとして１ビットのデータを記憶させることによって、メモリセル１個に記憶させた情報と基準値との比較で読み出す従来の手法に比べ、セル電流がばらついたり、経時変化で電流値が変動したりしても、書き込みセルの電流分布と消去セルの電流分布が重ならない限り、メモリセルのデータを正しく読み出すことができる。
【００１２】
また、一実施形態の半導体記憶装置では、
上記第１のメモリ部の一端が第１の電源に接続され、
上記第１のメモリ部の他端が上記センスアンプの入力端子の一端に接続され、
上記第２のメモリ部の一端が上記第１の電源に接続され、
上記第２のメモリ部の他端が上記センスアンプの入力端子の他端に接続されると共に、
上記第１のメモリ部の他端に一端が接続され、他端が第２の電源に接続され、１個以上のメモリセルにより上記２種類の状態を記憶する第３のメモリ部と、
上記第２のメモリ部の他端に一端が接続され、他端が第２の電源に接続され、１個以上のメモリセルにより上記２種類の状態を記憶する第４のメモリ部と、
を備え、
上記第３のメモリ部に上記２種類の状態のうち、上記第２のメモリ部と同じ状態を記憶すると共に、上記第４のメモリ部に上記２種類の状態のうち、上記第１のメモリ部と同じ状態を記憶する。
【００１３】
上記実施形態によれば、第１のメモリ部と第３のメモリ部を直列に接続したペアと、第２のメモリ部と第４のメモリ部を直列に接続したペアを用いて、第１,第３のメモリ部の一方を書き込みセルとし他方を消去セルとすると共に、第２,第４のメモリ部の一方を消去セルとし他方を書き込みとして１ビットのデータを記憶させることによって、メモリセル１個に記憶させた情報と基準値との比較で読み出す従来の手法に比べ、セル電流がばらついたり、経時変化で電流値が変動したりしても、書き込みセルの電流分布と消去セルの電流分布が重ならない限り、メモリセルのデータを正しく読み出すことができる。
【００１４】
また、一実施形態の半導体記憶装置では、上記メモリ部として、ｎ個(ｎは２以上の整数)のメモリセルを直列に接続したメモリセル群を用いる。
【００１５】
上記実施形態によれば、メモリセルのセル電流が少ない記憶状態のばらつきが低減されるため、メモリセルのデータの読み出しマージンを大きくすることができる。
【００１６】
また、一実施形態の半導体記憶装置では、上記メモリ部として、ｎ個(ｎは２以上の整数)のメモリセルを並列に接続したメモリセル群を用いる。
【００１７】
上記実施形態によれば、メモリセルのセル電流が多い記憶状態のばらつきが低減されるため、メモリセルのデータの読み出しマージンを大きくすることができる。
【００１８】
また、一実施形態の半導体記憶装置では、
上記メモリ部は、ｎ個(ｎは２以上の整数)のメモリセルを直列に接続したメモリセル列を有し、上記メモリセル列をｍ個(ｍは２以上の整数)並列に接続している。
【００１９】
上記実施形態によれば、メモリセルのセル電流が少ない記憶状態のばらつきも、セル電流が多い記憶状態のばらつきも低減され、特にセル電流が少ない記憶状態のばらつきに効果的であるため、メモリセルのデータの読み出しマージンを大きくすることができる。
【００２０】
また、一実施形態の半導体記憶装置では、上記メモリ部は、ｍ個(ｍは２以上の整数)のメモリセルを並列に接続したメモリセル列を有し、上記メモリセル列をｎ個(ｎは２以上の整数)直列に接続している。
【００２１】
上記実施形態によれば、メモリセルのセル電流が少ない記憶状態のばらつきも、セル電流が多い記憶状態のばらつきも低減され、特にセル電流が多い記憶状態のばらつきに効果的であるため、メモリセルのデータの読み出しマージンを大きくすることができる。
【００２２】
また、一実施形態の半導体記憶装置では、
上記メモリ部は、
ｎ個(ｎは２以上の整数)のメモリセルが直列に接続されたｍ組(ｍは２以上の整数)の第１から第ｍのメモリセル列を有し、
上記第１から第ｍのメモリセル列の夫々のメモリセル数が同一かまたは異なり、
上記第１から第ｍのメモリセル列を互いに並列に接続し、上記第１から第ｍのメモリセル列の中間ノードのうちの少なくとも２つの中間ノードでかつ異なる上記メモリセル列の中間ノードを、中間ノード接続用のメモリセルまたは中間ノード接続用の配線の少なくとも一方を介して接続している。
【００２３】
上記実施形態によれば、メモリセルのセル電流が少ない記憶状態のばらつきも、セル電流が多い記憶状態のばらつきも低減されるため、メモリセルのデータの読み出しマージンを大きくすることができる。
【００２４】
また、一実施形態の半導体記憶装置では、
上記メモリ部は、
ｎ個(２以上の整数)のメモリセルが直列に接続されたｍ組(ｍは２以上の整数)の第１から第ｍのメモリセル列を有し、
上記第１から第ｍのメモリセル列の夫々のメモリセル数が同一であり、
上記第１から第ｍのメモリセル列の一端から順に上記第１から第(ｎ−１)の中間ノードを夫々有し、
上記第ｉ(ｉ＝１〜ｍ−１)のメモリセル列の第ｊ(ｊ＝１〜ｎ−１)中間ノードと第ｉ＋１のトランジスタ列の第ｊ中間ノードの各々を接続する(ｎ−１)×(ｍ−１)個の中間ノード接続用のメモリセルを有する。
【００２５】
上記実施形態によれば、メモリセルのセル電流が少ない記憶状態のばらつきも、セル電流が多い記憶状態のばらつきも低減されるため、メモリセルのデータの読み出しマージンを大きくすることができる。
【００２６】
また、この発明の電子機器では、上記のいずれか１つの半導体記憶装置を備えることを特徴とする。
【００２７】
上記構成によれば、比較的簡単な構成によって、個々のメモリセルのばらつきが大きくても、製品出荷時の歩留まりを上げることができ、また、個々のメモリセルの特性が製品出荷後に変動しても、出荷後長期間、正確にメモリセルの情報を読み出すことができる上記半導体記憶装置を備えるので、信頼性の高い電子機器が得られる。
【発明の効果】
【００２８】
以上より明らかなように、この発明の半導体記憶装置によれば、個々のメモリセルのばらつきが大きくても、また、個々のメモリセルの特性が製品出荷後に変動しても、書き込みセルと消去セルのペアに、１ビットのデータを記憶させる手法を用いるため、個々のメモリセルを直列または並列に接続されたメモリセル群に、１ビットのデータを記憶させる手法を用いるため、製品出荷時の歩留まりを上げることができ、また、製品出荷後も、長期間、正確にメモリセルの情報を読み出すことができる。
【００２９】
また、この発明の電子機器によれば、上記半導体記憶装置を用いることによって、信頼性の高い電子機器を実現することができる。
【発明を実施するための最良の形態】
【００３０】
以下、この発明の半導体記憶装置および電子機器を図示の実施の形態により詳細に説明する。
【００３１】
(第１実施形態)
図１は、この発明の第１実施形態の半導体記憶装置を示す図である。この半導体記憶装置には、合計４個の第１〜第４のメモリセル１０１〜１０４が用いられている。
【００３２】
この半導体記憶装置は、図１に示すように、第１のメモリ部の一例としての第１のメモリセル１０１と第３のメモリセル１０３が直列に接続され、第１のメモリセル１０１と第３のメモリセル１０３との接続点であるノードＡは、センスアンプ１０５の一方の入力に接続されている。また、第２のメモリ部の一例としての第２のメモリセル１０２と第４のメモリセル１０４が直列に接続され、第２のメモリセル１０２と第４のメモリセル１０４の接続点であるノードＢは、センスアンプ１０５の他方の入力に接続されている。また、第１〜第４のメモリセル１０１〜１０４の夫々の他端は、第１と第２のメモリセル１０１,１０２が、第１の電源としての電源に接続され、第３と第４のメモリセル１０３,１０４が、第２の電源としてのグランドに接続されている。この第１実施形態の半導体記憶装置では、これら４個のメモリセル１０１〜１０４に１ビットの情報を記憶させる。
【００３３】
上記第１〜第４のメモリセル１０１〜１０４は、最初、大きなセル電流の消去状態(以下、この状態のメモリセルを「消去セル」と呼ぶ)にあるとする。また、書き込み動作によって、小さなセル電流の書き込み状態(以下、この状態のメモリセルを「書き込みセル」と呼ぶ)とする。もちろん、電流の状態の定義は、これに限定されるものではない。
【００３４】
さらに、図１の半導体記憶装置の構成に１ビットを記憶させるため、例えば、第１と第４のメモリセル１０１,１０４を消去セルとし、第２と第３のメモリセル１０２,１０３を書き込みセルとして、これをデータ“０”とする。また、第１と第４のメモリセル１０１,１０４を書き込みセルとし、第２と第３のメモリセル１０２,１０３を消去セルとして、これをデータ“１”とする。もちろん、データ“０”と“１”の定義は、これに限定されるものではない。
【００３５】
さて、センスアンプ１０５は、ノードＡとノードＢの電位差ΔＶの正負で、メモリセルのデータを判定する。今、データ“１”の場合を考え、第１,第４のメモリセル１０１,１０４の書き込みセル電流をＩｐとし、第２,第３のメモリセル１０２,１０３の消去セル電流をＩｅとし、電源電圧をＶｄとすると、電位差ΔＶは以下のように表される。
【００３６】
ΔＶ  ＝  (ノードＢの電圧)−(ノードＡの電圧)
＝Ｖｄ・[Ｉｅ−Ｉｐ]／[Ｉｅ＋Ｉｐ]
実際のメモリセルのＩｅ,Ｉｐは個々にばらつくので、最悪の場合を考えると、Ｉｅの最小値をＩｅ(ｍｉｎ)とし、Ｉｐの最大値をＩｐ(ｍａｘ)とすると、電位差の最小値ΔＶ(ｍｉｎ)は、
ΔＶ(ｍｉｎ)  ＝  Ｖｄ・[Ｉｅ(ｍｉｎ)−Ｉｐ(ｍａｘ)]／[Ｉｅ(ｍｉｎ)＋Ｉｐ(ｍａｘ)]
となる。このことから、セル電流がばらついたり、経時変化で電流値が変動したりしても、書き込みセルの電流分布と消去セルの電流分布が重ならない限り、
Ｉｅ(ｍｉｎ)  ＞  Ｉｐ(ｍａｘ)
であるため、ΔＶ(ｍｉｎ)の正負は変わらない。従って、
センスアンプの感度  ＞  ΔＶ(ｍｉｎ)
であれば、メモリセルのデータを正しく読み出せる。一般的に用いられる基準値を用いる手法では、書き込みセルの電流分布と消去セルの電流分布が重ならなくても、セル電流がばらついたり、経時変化で電流値が変動したりすると、ΔＶの正負が逆転して、誤ったデータを読み出してしまう場合が生じる。この発明では、そのようなことは起きない。
【００３７】
なお、センスアンプ１０５は、図２に示したカレントミラー型増幅器や、図３に示した差動増幅器など、ノードＡとノードＢの電位差を判定できるものであれば、特に限定されない。
【００３８】
上記第１実施形態の半導体記憶装置によれば、第１のメモリ部である第１のメモリセル１０１と第３のメモリ部である第３のメモリセル１０３を直列に接続したペアと、第２のメモリ部である第２のメモリセル１０２と第４のメモリ部である第４のメモリセル１０４を直列に接続したペアを用いて、第１,第３のメモリセル１０１,１０３の一方を書き込みセルとし他方を消去セルとすると共に、第２,第４のメモリセル１０２,１０４の一方を消去セルとし他方を書き込みとして１ビットのデータを記憶させる。これによって、メモリセル１個に記憶させた情報と基準値との比較で読み出す従来の手法に比べ、セル電流がばらついたり、経時変化で電流値が変動したりしても、書き込みセルの電流分布と消去セルの電流分布が重ならない限り、メモリセルのデータを正しく読み出すことができる。
【００３９】
(第２実施形態)
図４は、この発明の第２実施形態の半導体記憶装置を示す図である。この半導体記憶装置には、合計２個の第１と第２のメモリセル４０１,４０２が用いられている。
【００４０】
この半導体記憶装置は、図４に示すように、第１のメモリ部の一例としての第１のメモリセル４０１と第１のトランジスタ４０３が直列に接続され、第１のメモリセル４０１と第１のトランジスタ４０３の接続点であるノードＡは、センスアンプ４０５の一方の入力に接続されている。また、第１のメモリ部の一例としての第２のメモリセル４０２と第２のトランジスタ４０４が直列に接続され、第２のメモリセル４０２と第２のトランジスタ４０４の接続点であるノードＢは、センスアンプ４０５の他方の入力に接続されている。また、第１と第２のメモリセル４０１,４０２の他端は、第１の電源としての電源に接続され、第１と第２のトランジスタ４０３,４０４の他端は、第２の電源としてのグランドに接続されている。この第２実施形態の半導体記憶装置では、これら２個のメモリセルに１ビットの情報を記憶させる。
【００４１】
上記第１と第２のメモリセル４０１,４０２に大きなセル電流が流れる状態を消去状態として、これを「消去セル」と呼び、小さなセル電流しか流れない状態を書き込み状態として、これを「書き込みセル」と呼ぶのは、第１実施形態と同様とする。
【００４２】
図４の半導体記憶装置の構成に１ビットを記憶させるため、例えば、第１のメモリセル４０１を消去セル、第２のメモリセル４０２を書き込みセルとし、これをデータ“０”とする。また、第１のメモリセル４０１を書き込みセル、第２のメモリセル４０２を消去セルとし、これをデータ“１”とする。もちろん、データ“０”と“１”の定義は、これに限定されるものではない。
【００４３】
センスアンプ４０５が、ノードＡとノードＢの電位差ΔＶの正負で、メモリセルのデータを判定するのは、第１実施形態と同じである。今、データ“１”の場合を考え、第１のメモリセル４０１の書き込みセル電流をＩｐとし、第２のメモリセル４０２の消去セル電流をＩｅとし、第１と第２のトランジスタの電流をＩｔとし、電源電圧をＶｄとすると、電位差ΔＶは以下のように表される。
【００４４】
ΔＶ  ＝  (ノードＢの電圧)−(ノードＡの電圧)
＝  Ｖｄ・[Ｉｅ−Ｉｐ]・Ｉｔ／[(Ｉｔ＋Ｉｅ)・(Ｉｔ＋Ｉｐ)]
実際のメモリセルのＩｅ,Ｉｐは個々にばらつくので、最悪の場合を考えると、Ｉｅの最小値をＩｅ(ｍｉｎ)とし、Ｉｐの最大値をＩｐ(ｍａｘ)とすると、電位差の最小値ΔＶ(ｍｉｎ)は、
ΔＶ(ｍｉｎ)  ＝  Ｖｄ・[Ｉｅ(ｍｉｎ)−Ｉｐ(ｍａｘ)]・Ｉｔ／[(Ｉｔ＋Ｉｅ(ｍｉｎ))・(Ｉｔ＋Ｉｐ(ｍａｘ))]
となる。このことから、セル電流がばらついたり、経時変化で電流値が変動したりしても、書き込みセルの電流分布と消去セルの電流分布が重ならない限り、
Ｉｅ(ｍｉｎ)  ＞  Ｉｐ(ｍａｘ)
であるため、ΔＶ(ｍｉｎ)の正負は変わらない。従って、
センスアンプの感度  ＞  ΔＶ(ｍｉｎ)
であれば、メモリセルのデータを正しく読み出せる。一般的に用いられる基準値を用いる手法では、書き込みセルの電流分布と消去セルの電流分布が重ならなくても、セル電流がばらついたり、経時変化で電流値が変動したりすると、ΔＶの正負が逆転して、誤ったデータを読み出してしまう場合が生じる。この発明では、そのようなことは起きない。
【００４５】
上記第２実施形態では、メモリセルを２個しか用いないため、４個用いる第１実施形態よりもメモリセルの消去や書き込みの動作を削減することができる。
【００４６】
上記第２実施形態の半導体記憶装置によれば、第１のメモリ部である第１のメモリセル４０１と第１のトランジスタ４０３を直列に接続したペアと、第２のメモリ部である第２のメモリセル４０２と第２のトランジスタ４０４を直列に接続したペアにより、第１のメモリセル４０１,４０２の一方を書き込みセルとし他方を消去セルとして１ビットのデータを記憶させることによって、メモリセル１個に記憶させた情報と基準値との比較で読み出す従来の手法に比べ、セル電流がばらついたり、経時変化で電流値が変動したりしても、書き込みセルの電流分布と消去セルの電流分布が重ならない限り、メモリセルのデータを正しく読み出すことができる。
【００４７】
(第３実施形態)
図５は、この発明の第３実施形態の半導体記憶装置を示す図である。この半導体記憶装置には、合計２個の第１と第２のメモリセル５０１,５０２が用いられている。
【００４８】
この半導体記憶装置は、図５に示すように、第１のメモリ部の一例としての第１のメモリセル５０１と第１のトランジスタ５０３が直列に接続され、第１のメモリセル５０１と第１のトランジスタ５０３の接続点であるノードＡは、センスアンプ５０５の一方の入力に接続されている。また、第２のメモリ部の一例としての第２のメモリセル５０２と第２のトランジスタ５０４が直列に接続され、第２のメモリセル５０２と第２のトランジスタ５０４の接続点であるノードＢは、センスアンプ５０５の他方の入力に接続されている。また、第１と第２のメモリセル５０１,５０２の他端は、第１の電源としてのグランドに接続され、第１と第２のトランジスタ５０３,５０４の他端は、第２の電源としての電源に接続されている。この第３実施形態の半導体記憶装置では、これら２個のメモリセル５０１,５０２に１ビットの情報を記憶させる。
【００４９】
上記第１と第２のメモリセル５０１,５０２に大きなセル電流が流れる状態を消去状態として、これを「消去セル」と呼び、小さなセル電流しか流れない状態を書き込み状態として、これを「書き込みセル」と呼ぶのは、第１実施形態と同様とする。
【００５０】
図５の半導体記憶装置の構成に１ビットを記憶させるため、例えば、第１のメモリセル５０１を書き込みセル、第２のメモリセル５０２を消去セルとし、これをデータ“０”とする。また、第１のメモリセル５０１を消去セル、第２のメモリセル５０２を書き込みセルとし、これをデータ“１”とする。もちろん、データ“０”と１の定義は、これに限定されるものではない。
【００５１】
センスアンプ５０５が、ノードＡとノードＢの電位差ΔＶの正負で、メモリセルのデータを判定するのは、第１実施形態と同じである。今、データ“１”の場合を考え、第１のメモリセル５０１の消去セル電流をＩｅとし、第２のメモリセル５０３の書き込みセル電流をＩｐとし、第１と第２のトランジスタの電流をＩｔとし、電源電圧をＶｄとすると、電位差ΔＶは、第２実施形態と同じ式となり、以下のように表される。
【００５２】
ΔＶ  ＝  (ノードＢの電圧)−(ノードＡの電圧)
＝  Ｖｄ・[Ｉｅ−Ｉｐ]・Ｉｔ／[(Ｉｔ＋Ｉｅ)・(Ｉｔ＋Ｉｐ)]
実際のメモリセルのＩｅ,Ｉｐは個々にばらつくので、最悪の場合を考えると、Ｉｅの最小値をＩｅ(ｍｉｎ) とし、Ｉｐの最大値をＩｐ(ｍａｘ)とすると、電位差の最小値ΔＶ(ｍｉｎ)は、
ΔＶ(ｍｉｎ)  ＝Ｖｄ・[Ｉｅ(ｍｉｎ)−Ｉｐ(ｍａｘ)]・Ｉｔ／[(Ｉｔ＋Ｉｅ(ｍｉｎ))・(Ｉｔ＋Ｉｐ(ｍａｘ))]
となる。このことから、セル電流がばらついたり、経時変化で電流値が変動したりしても、書き込みセルの電流分布と消去セルの電流分布が重ならない限り、
Ｉｅ(ｍｉｎ)  ＞  Ｉｐ(ｍａｘ)
であるため、ΔＶ(ｍｉｎ)の正負は変わらない。従って、
センスアンプの感度  ＞  ΔＶ(ｍｉｎ)
であれば、メモリセルのデータを正しく読み出せる。一般的に用いられる基準値を用いる手法では、書き込みセルの電流分布と消去セルの電流分布が重ならなくても、セル電流がばらついたり、経時変化で電流値が変動したりすると、ΔＶの正負が逆転して、誤ったデータを読み出してしまう場合が生じる。この発明では、そのようなことは起きない。
【００５３】
上記第３実施形態の半導体記憶装置によれば、第１のメモリ部である第１のメモリセル５０１と第１のトランジスタ５０３を直列に接続したペアと、第２のメモリ部である第２のメモリセル５０２と第２のトランジスタ５０４を直列に接続したペアにより、第１のメモリセル５０１,５０２の一方を書き込みセルとし他方を消去セルとして１ビットのデータを記憶させることによって、メモリセル１個に記憶させた情報と基準値との比較で読み出す従来の手法に比べ、セル電流がばらついたり、経時変化で電流値が変動したりしても、書き込みセルの電流分布と消去セルの電流分布が重ならない限り、メモリセルのデータを正しく読み出すことができる。
【００５４】
上記第３実施形態では、メモリセルを２個しか用いないため、４個用いる第１実施形態よりもメモリセルの消去や書き込みの動作を削減することができる。
【００５５】
なお、以上の説明では、個々のメモリセルは１個のメモリセルで構成していたが、それらを図６〜図１０に示すメモリセル群で構成しても構わない。これらのメモリセル群は、すべて書き込むか、消去するかして用い、その結果、メモリセル１個のばらつきをおよそ半分に削減することができる。ばらつきが半減するということは、それが正規分布であれば、例えばメモリセル１個の不良率が１％での場合、メモリセル群の不良率を０．０００１％にまで低減できるため、非常に効果的である。
【００５６】
図６に示すように、２つのメモリセル６００,６０１が直列に接続され、メモリセル６００,６０１のゲートが共通接続されたメモリセル群をこの発明の半導体記憶装置のメモリ部に用いてもよい。
【００５７】
図６の直列の構成では、メモリセルに小さなセル電流しか流れない書き込み状態の場合に、ばらつきをおよそ半減できる。
【００５８】
また、図７に示すように、２つのメモリセル７００,７０１が並列に接続され、メモリセル７００,７０１のゲートが共通接続されたメモリセル群をこの発明の半導体記憶装置のメモリ部に用いてもよい。
【００５９】
図７の並列の構成では、メモリセルに大きなセル電流が流れる消去状態の場合に、ばらつきをおよそ半減できる。
【００６０】
さらに、図８に示すように、２つのメモリセル８００,８０１が直列に接続されたメモリセル列と、２つのメモリセル８０２,８０３が直列に接続さけたメモリセル列とを並列に接続し、メモリセル８００〜８００３のゲートが共通接続されたメモリセル群をこの発明の半導体記憶装置のメモリ部に用いてもよい。また、図９に示す構成としてもよい。この図９に示すメモリセル群は、４つのメモリセル９００〜９０３を有し、メモリセル列の中間ノード間が接続されていることを除いて図８に示すメモリセル群と同一の構成をしている。また、図１０に示す構成としてもよい。この図１０に示すメモリセル群は、４つのメモリセル１０００〜１００３を有し、メモリセル列の中間ノード間がメモリセル１００４を介して接続されていることを除いて図８に示すメモリセル群と同一の構成をしている(メモリセル１００４のゲートも他のメモリセル１０００〜１００３のゲートと接続)。
【００６１】
図８〜図１０の半導体記憶装置の構成では、メモリセルに小さなセル電流しか流れない書き込み状態の場合と、メモリセルに大きなセル電流が流れる消去状態の場合の両方において、ばらつきを半減できる。
【００６２】
このように、図６はデータ“１”に対して、図７はデータ“０”に対して、図８〜図１０はデータ“０”とデータ“１”の双方に対して、ばらつきを半減させる効果があり(正規分布の不良率では１％を０．０００１％にする)、メモリセルのデータの読み出しマージンを大きくすることができる。
【００６３】
上記図６,図７の半導体記憶装置の構成では、２つのメモリセルを直列または並列に接続したが、３以上のメモリセルを直列または並列に接続してもよい。また、図８〜図１０の半導体記憶装置の構成では、２つのメモリセルを直列に接続したメモリセル列を２つ並列に接続したが、２以上のメモリセルを直列に接続したメモリセル列を２以上並列に接続したものであればよく、メモリセル列のメモリセル数は異なってもよい。
【００６４】
さらに、図９,図１０の半導体記憶装置のように、メモリセル列の中間ノードを接続する箇所が複数ある構成では、複数ある箇所の少なくとも１つを、中間ノード接続用のメモリセルまたは配線を介して接続したものでもよく、複数ある箇所のうちの２以上を接続するときは、少なくとも１つを中間ノード接続用のメモリセルを用いて接続し、他を中間ノード接続用の配線を用いて接続してもよい。
【００６５】
(第４実施形態)
図１１は、この発明の第４実施形態の半導体記憶装置を示す図である。これは、図１の第１実施形態におけるメモリセル等をマトリクス状に構成し、大容量化する手法を示したものである。メモリセルＭＣ０,ＭＣ１,…がマトリクス状に配置されたメモリセルアレイ１１００を備える。このメモリセルアレイ１１００の行方向には、同一行に並ぶメモリセルの制御ゲートに接続された複数のワード線ＷＬ０〜ＷＬｎが延在している。さらに、上記メモリセルアレイ１１００の列方向には、同一列に並ぶメモリセルの入出力端子、つまり、ソースドレインを互いに接続し、また、同一列に並ぶメモリセルのソースドレインを互いに接続する複数のビット線ＢＬ０,ＢＬ１,ＢＬ２,ＢＬ３,…が延在している。また、上記ワード線ＷＬ０〜ＷＬｍは、任意のワード線を選択する行デコーダ１１０２に接続されている。上記ビット線ＢＬ０,ＢＬ１,ＢＬ２,ＢＬ３,…は、ビット線選択回路１１０３の出力ＳＥＬ０,ＳＥＬ１で選択されるトランジスタによって、後述するセンスアンプ１１０４に接続される。
【００６６】
ここでは、ワード線ＷＬ０に接続されたメモリセルＭＣ０〜ＭＣ３に記憶された１ビットのデータを読み出す場合を説明する。メモリセルＭＣ０,ＭＣ１,ＭＣ２,ＭＣ３は、それぞれ、図１のメモリセル１０１,１０３,１０４,１０２に対応している。
【００６７】
まず、最初にワード線ＷＬ０を立ち上げる。続いて、ビット線選択回路１１０３の出力ＳＥＬ０とＳＥＬ１を立ち上げる。この結果、ビット線ＢＬ０とＢＬ１が、センスアンプ１１０４に接続する。続いて、ビット線充放電回路１１０１によって、ビット線ＢＬ２をグランドに接続し、ビット線ＢＬ０とＢＬ４を電源に接続する。この結果、ビット線ＢＬ１(図１のノードＡに対応)の電圧と、ビット線ＢＬ３(図１のノードＢに対応)の電圧が、メモリセルＭＣ０〜ＭＣ３の各セル電流で決まり、ビット線ＢＬ１とビット線ＢＬ３の間に電位差ΔＶが生じる。その後、センスアンプ１１０４を動作させ、電位差ΔＶの正負を判定して、データが出力される。
【００６８】
なお、第４実施形態では、図１に対応するアレイ構成としたが、図４,図５に示す半導体記憶装置に対応するアレイ構成としても構わない。
【００６９】
(第５実施形態)
図１２,図１３は、この発明の第５実施形態の電子機器としての液晶パネルを示すブロック図である。この液晶パネルは、第１〜第３実施形態の半導体記憶装置のいずれかを不揮発性メモリとして備え、この不揮発性メモリにＶｃｏｍ調整用のデジタルデータを記憶している。
【００７０】
図１２に示すように、液晶パネルは、液晶の画素１２００とＴＦＴ(Thin Film Transistor：薄膜トランジスタ)１２０１、および、付加容量１２０２がアレイ状に配置され、ＴＦＴ１２０１のゲートを駆動するゲートドライバ１２０３と、ＴＦＴ１２０１のソースに接続されるソースドライバ１２０４とから構成されている。ゲートドライバ１２０３で選択されたＴＦＴ１２０１がオンし、ソースドライバ１２０４から、ＴＦＴ１２０１を介してデータが付加容量１２０２に一時記憶される。液晶の画素１２００の劣化を防ぐため、１フレーム中の前半(正フィールド)では、高電圧ＶＨのデータを与え、１フレーム中の後半(負フィールド)では、低電圧ＶＬのデータを与える。そして、共通電位Ｖｃｏｍには、画面のチラつきを防ぐため、基準電圧として(ＶＨ＋ＶＬ)／２の電圧を印加する。しかし、ＴＦＴのゲート・ソース間の寄生容量などに製造ばらつきがあるため、液晶パネル毎に、共通電位Ｖｃｏｍを設定する必要がある。
【００７１】
そこで、Ｖｃｏｍ電圧発生部は、図１３に示したように、メモリ部１３００に調整値を記憶させ、Ｄ／Ａコンバータ(デジタル／アナログ変換器)１３０１と、Ｖｃｏｍドライバ１３０２を介して、共通電位Ｖｃｏｍとして出力すれば良い。上記メモリ部１３００は、Ｖｃｏｍ調整値を長期間保存する必要があるため、高度の信頼性が必要となる。
【００７２】
ここで、この第５実施形態の不揮発性メモリは、個々のメモリセルのばらつきが大きくても、また、個々のメモリセルの特性が製品出荷後に変動しても、書き込みセルと消去セルのペアに、１ビットのデータを記憶させる手法を用いるため、正確にメモリセルの情報を読み出すことができる。したがって、この発明の半導体記憶装置を備える電子機器は、高信頼性を達成することができる。
【００７３】
なお、上記電子機器は、液晶パネルに限られず、デジタルカメラや携帯電話、デジタル音声レコーダや音楽録音再生機器等のあらゆる電子機器に用いることが可能である。
【００７４】
この発明の具体的な実施の形態について説明したが、この発明は上記第１〜第５実施形態に限定されるものではなく、この発明の範囲内で種々変更して実施することができる。
【図面の簡単な説明】
【００７５】
【図１】図１はこの発明の第１実施形態の半導体記憶装置を示す図である。
【図２】図２は第１〜第３実施形態のセンスアンプの一例を示す図である。
【図３】図３は第１〜第３実施形態のセンスアンプの別の一例を示す図である。
【図４】図４はこの発明の第２実施形態の半導体記憶装置を示す図である。
【図５】図５はこの発明の第３実施形態の半導体記憶装置を示す図である。
【図６】図６は第１〜第３実施形態のメモリセルの一例を示す図である。
【図７】図７は第１〜第３実施形態のメモリセルの別の一例を示す図である。
【図８】図８は第１〜第３実施形態のメモリセルの別の一例を示す図である。
【図９】図９は第１〜第３実施形態のメモリセルの別の一例を示す図である。
【図１０】図１０は第１〜第３実施形態のメモリセルの別の一例を示す図である。
【図１１】図１１はこの発明の第４実施形態の半導体記憶装置を示す図である。
【図１２】図１２はこの発明の第５実施形態の電子機器としての液晶パネルを示すブロック図である。
【図１３】図１３は上記液晶パネルに用いるＶｃｏｍ電圧発生部のブロック図である。
【符号の説明】
【００７６】
１０１,１０２,１０３,１０４,４０１,４０２,５０１,５０２,
６００,６０１,７００,７０１,８００,８０１,８０２,８０３,
９００,９０１,９０２,９０３,
１０００,１００１,１００２,１００３,１００４…メモリセル
４０３,４０４,５０３,５０４…トランジスタ
１０５,４０５,５０５,１００４…センスアンプ
１０００…メモリセルアレイ
１００１…ビット線充放電回路
１００２…行デコーダ
１００３…ビット線選択回路
１２００…液晶の画素
１２０１…ＴＦＴ
１２０２…付加容量
１２０３…ゲートドライバ
１２０４…ソースドライバ
１３００…メモリ部
１３０１…Ｄ／Ａコンバータ
１３０２…Ｖｃｏｍドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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