(57)【要約】【課題】データ読出しの信頼性に優れた半導体記憶装置およびそのデータ読出方法を提供する。【解決手段】ＤＲＡＭ１は、メモリセルの電位とリファレンスセルの参照電位との比較によりデータの読出しが行われる半導体記憶装置であって、ビット線１４、ビット線１６、リファレンスセル２０、およびリファレンスセル３０を備えている。ビット線１４およびビット線１６は、同一のセンスアンプ１２に接続されている。ビット線１４およびビット線１６には、それぞれリファレンスセル２０およびリファレンスセル３０が接続されている。ＤＲＡＭ１においては、リファレンスセル２０およびリファレンスセル３０への参照電位の書込みが同時に開始されるように構成されている。【選択図】図１
2008310930.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルの電位とリファレンスセルの参照電位との比較により、データの読出しが行われる半導体記憶装置であって、
同一のセンスアンプに接続された第１および第２のビット線と、
前記第１のビット線に接続された第１のリファレンスセルと、
前記第２のビット線に接続された第２のリファレンスセルと、を備え、
前記第１および前記第２のリファレンスセルへの前記参照電位の書込みが同時に開始されるように構成されていることを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
前記第１および前記第２のリファレンスセルに前記参照電位を供給する電位線を更に備え、
前記第１のリファレンスセルは、第１のキャパシタと、ソースまたはドレインの一方が前記電位線に接続されるとともに他方が前記第１のキャパシタに接続された第１のトランジスタと、を含み、
前記第２のリファレンスセルは、第２のキャパシタと、ソースまたはドレインの一方が前記電位線に接続されるとともに他方が前記第２のキャパシタに接続された第２のトランジスタと、を含む半導体記憶装置。
【請求項３】
請求項２に記載の半導体記憶装置において、
前記第１のトランジスタのゲートに接続された第１のワード線と、
前記第２のトランジスタのゲートに接続された第２のワード線と、を更に備える半導体記憶装置。
【請求項４】
請求項３に記載の半導体記憶装置において、
前記第１および前記第２のワード線は、互いに接続されている半導体記憶装置。
【請求項５】
請求項１乃至３いずれかに記載の半導体記憶装置からデータを読み出す方法であって、
前記第１および前記第２のリファレンスセルへの前記参照電位の書込みを同時に開始するステップを含むことを特徴とするデータ読出方法。
【請求項６】
請求項３に記載の半導体記憶装置からデータを読み出す方法であって、
前記第１および前記第２のワード線を同時に活性化するステップを含むことを特徴とするデータ読出方法。
【請求項７】
請求項５に記載のデータ読出方法において、
前記第１のリファレンスセルへの前記参照電位の書込み時間と前記第２のリファレンスセルへの前記参照電位の書込み時間とは、相異なるデータ読出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびそのデータ読出方法に関する。特に、ロジック回路（論理回路）と同一基板上に半導体メモリ回路が混載された、ロジック混載メモリを構成する半導体メモリ回路およびそのデータ読出方法に関する。
【背景技術】
【０００２】
図５は、ロジック混載メモリの一例である。ＤＲＡＭ２０２やＳＲＡＭ２０４といった半導体記憶装置と同一基板上に、ロジック回路２０６、その他の周辺回路（高速ＩＯ回路２０８、ＡＤコンバータ２１０、ＤＡコンバータ２１２）が設けられている。このようなロジック混載メモリにおける半導体メモリ回路では、従来の汎用半導体メモリ回路と比較して、高速な動作が要求される。
【０００３】
一方、図６は、従来の半導体記憶装置を示す回路図である（例えば特許文献１）。半導体記憶装置１００においては、センスアンプ１０２に、ビット線１０４およびビット線１０６が接続されている。ビット線１０４およびビット線１０６には、それぞれリファレンスセル１１０およびリファレンスセル１２０が接続されている。リファレンスセル１１０およびリファレンスセル１２０は、共通の電位線１０８に接続されている。リファレンスセル１１０およびリファレンスセル１２０への参照電位の書込みは、後述するように、この電位線１０８を通じて行われる。
【０００４】
リファレンスセル１１０は、キャパシタ１１２およびトランジスタ１１４，１１６によって構成されている。同様に、リファレンスセル１２０は、キャパシタ１２２およびトランジスタ１２４，１２６によって構成されている。トランジスタ１２４，１２６，１１４，１１６のゲートには、それぞれワード線１５２，１５４，１５６，１５８が接続されている。
【０００５】
ビット線１０４には、メモリセル１３０１〜１３０ｎが接続されている。ｎは、２以上の整数であり、例えば１２８または２５６である。また、ビット線１０６には、メモリセル１４０１〜１４０ｎが接続されている。各メモリセル１３０１〜１３０ｎは、キャパシタ１３２およびトランジスタ１３４によって構成されている。メモリセル１３０１〜１３０ｎのトランジスタ１３４のゲートには、それぞれワード線１６２１〜１６２ｎが接続されている。同様に、各メモリセル１４０１〜１４０ｎは、キャパシタ１４２およびトランジスタ１４４によって構成されている。メモリセル１４０１〜１４０ｎのトランジスタ１４４のゲートには、それぞれワード線１６４１〜１６４ｎが接続されている。
【０００６】
図７のタイミングチャートを参照しつつ、この半導体記憶装置１００におけるデータの読出し動作を説明する。同図においては、ワード線１５２，１５４，１５６，１５８，１６２１，１６４１の電位が、それぞれ線Ｌ１５２，Ｌ１５４，Ｌ１５６，Ｌ１５８，Ｌ１６２１，Ｌ１６４１で表されている。ここでは、メモリセル１３０１およびメモリセル１４０１からのデータの読み出しを連続して行う場合を例にとる。
【０００７】
まず、ワード線１５２を活性化することで、トランジスタ１２４をオンにすることにより、電位線１０８を通じてリファレンスセル１２０に参照電位を書き込む。参照電位は、例えば１／２Ｖｃｃ（電源電位の半分）とされる。ここで、「リファレンスセルに参照電位を書き込む」とは、リファレンスセルを構成するトランジスタのうち、電位線に接続されたトランジスタをオンにすることにより、リファレンスセル内のキャパシタの一端を電位線と導通状態にすることを意味する。次に、ワード線１５２を非活性化することで、トランジスタ１２４をオフにした後、ワード線１５４およびワード線１６２１を活性化する。すると、トランジスタ１２６およびトランジスタ１３４がオンとなり、メモリセル１３０１の電位とリファレンスセル１２０の電位とがセンスアンプ１０２によって比較され、それによりメモリセル１３０１からデータが読み出される。
【０００８】
続いて、ワード線１５６を活性化することで、トランジスタ１１４をオンにすることにより、電位線１０８を通じてリファレンスセル１１０に参照電位を書き込む。次に、ワード線１５６を非活性化することで、トランジスタ１１４をオフにした後、ワード線１５８およびワード線１６４１を活性化する。これにより、トランジスタ１１６およびトランジスタ１４４がオンとなり、メモリセル１４０１からデータが読み出される。
【０００９】
図８（ａ）および図８（ｂ）は、データ読出し時のビット線１０４、ビット線１０６、リファレンスセル１２０およびメモリセル１３０１の電位の変化を示すグラフである。図８（ａ）および図８（ｂ）は、それぞれメモリセル１３０１から読み出される電位がＨｉｇｈおよびＬｏｗである場合に対応している。これらの図において縦軸および横軸は、それぞれ電位Ｖおよび時間ｔを表している。ビット線１０４、ビット線１０６、リファレンスセル１２０およびメモリセル１３０１の電位が、それぞれ線Ｌ１０４、線Ｌ１０６、線Ｌ１２０および線Ｌ１３０１で表されている。また、センスアンプ１０２が活性化される時点を矢印Ａ１で示し、ビット線１０４，１０６のイコライズが開始される時点を矢印Ａ２で示している。
【００１０】
図８（ａ）に示すように、メモリセル１３０１から読み出される電位がＨｉｇｈである場合、センスアンプ１０２が活性化されると、ビット線１０４およびビット線１０６の電位がそれぞれＨｉｇｈおよびＬｏｗに近づいていく。それに伴い、リファレンスセル１２０の電位もＬｏｗに近づくことになる。一方、図８（ｂ）に示すように、メモリセル１３０１から読み出される電位がＬｏｗである場合、センスアンプ１０２が活性化されると、ビット線１０４およびビット線１０６の電位がそれぞれＬｏｗおよびＨｉｇｈに近づいていく。それに伴い、リファレンスセル１２０の電位もＨｉｇｈに近づくことになる。
【００１１】
なお、本発明に関連する先行技術文献としては、特許文献１の他に、特許文献２，３が挙げられる。
【特許文献１】特開２００６−２７８７７８号公報
【特許文献２】特開平６−１２８６０号公報
【特許文献３】特開平１０−１３５４１７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
図６に示した半導体記憶装置１００においては、多数（例えば数千個）のリファレンスセル１１０が１本の電位線１０８に接続されている。そして、それら全てのリファレンスセル１１０への参照電位の書込みは、電位線１０８を通じて同時に行われることになる。具体的には、リファレンスセル１１０の電位がＬｏｗの場合であれば電位線１０８からリファレンスセル１１０に電荷が供給され、リファレンスセル１１０の電位がＨｉｇｈの場合であればリファレンスセル１１０から電位線１０８に電荷が放出される。
【００１３】
したがって、大部分のリファレンスセル１１０の電位がＬｏｗであった場合には、図９（ａ）に線Ｌ１０８で示すように、電位線１０８の電位が一時的に参照電位Ｖrefよりも低い状態となる。逆に、大部分のリファレンスセル１１０の電位がＨｉｇｈであった場合には、図９（ｂ）に線Ｌ１０８で示すように、電位線１０８の電位が一時的に参照電位Ｖrefよりも高い状態となる。図９（ａ）および図９（ｂ）において、縦軸および横軸は、それぞれ電位Ｖおよび時間ｔを表している。
【００１４】
このような電位線１０８の一時的な電位変動は、汎用ＤＲＡＭの動作のような低速動作時には問題にならない。大部分のリファレンスセル１１０の電位がＬｏｗであった場合、図１０に示すように、ワード線１５６が活性化されている時間が長いため、その間にキャパシタ１１２の電位（線Ｌ１１２で示されている）を参照電位Ｖrefまで上昇させることができるからである。大部分のリファレンスセル１１０の電位がＨｉｇｈであった場合も同様に、ワード線１５６が活性化されている間にキャパシタ１１２の電位を参照電位Ｖrefまで低下させることができる。
【００１５】
しかしながら、図５に一例を示したロジック混載メモリにおける半導体記憶装置のような高速動作時には、図９（ａ）および図９（ｂ）に示すように、ワード線１５６が活性化されている時間が短いため、キャパシタ１１２の電位が所定の参照電位Ｖrefに達する前にワード線１５６が非活性化されてしまう。そのため、リファレンスセル１１０の電位が参照電位Ｖrefから乖離した状態で、各メモリセル１４０１〜１４０ｎからのデータの読出しが行われることになる。このことは、データ読出しの誤りにつながってしまう。
【００１６】
例えば、リファレンスセル１１０の電位が参照電位Ｖrefよりも低い状態で、電位がＬｏｗであるメモリセル１４０１〜１４０ｎからデータを読み出す場合、両セル間の電位差が小さくなるために、センスアンプ１０２による差動増幅が正しく行われない恐れがある。リファレンスセル１１０の電位が参照電位Ｖrefよりも高い状態で、電位がＨｉｇｈであるメモリセル１４０１〜１４０ｎからデータを読み出す場合も同様である。
【００１７】
以上の説明ではリファレンスセル１１０を例にとったが、リファレンスセル１２０についてもリファレンスセル１１０と同様の課題が生じることは言うまでもない。
【課題を解決するための手段】
【００１８】
本発明による半導体記憶装置は、メモリセルの電位とリファレンスセルの参照電位との比較により、データの読出しが行われる半導体記憶装置であって、同一のセンスアンプに接続された第１および第２のビット線と、上記第１のビット線に接続された第１のリファレンスセルと、上記第２のビット線に接続された第２のリファレンスセルと、を備え、上記第１および上記第２のリファレンスセルへの上記参照電位の書込みが同時に開始されるように構成されていることを特徴とする。
【００１９】
また、本発明によるデータ読出方法は、上記半導体記憶装置からデータを読み出す方法であって、上記第１および上記第２のリファレンスセルへの上記参照電位の書込みを同時に開始するステップを含むことを特徴とする。
【００２０】
本発明においては、第１および第２のリファレンスセルへの参照電位の書込みが同時に開始される。すなわち、あるタイミングでデータ読出しに寄与するリファレンスセル（例えば第１のリファレンスセルとする）に参照電位が書き込まれる際に、データ読出しに寄与しないリファレンスセル（例えば第２のリファレンスセルとする）にも参照電位の書込みが行われる。
【００２１】
このため、第１のリファレンスセルに参照電位を供給する電位線の電位低下が発生した場合には、当該電位線に第２のリファレンスセルから電荷が供給される。一方、電位線の電位上昇が発生した場合には、当該電位線から第２のリファレンスセルに電荷が放出される。これにより、電位線の電位変動を抑制することができる。よって、高速動作時であっても、第１のリファレンスセルの電位が所定の参照電位から乖離した状態でメモリセルからのデータの読出しが行われるのを防ぐことができる。
【発明の効果】
【００２２】
本発明によれば、データ読出しの信頼性に優れた半導体記憶装置、およびそのデータ読出方法が実現される。
【発明を実施するための最良の形態】
【００２３】
以下、図面を参照しつつ、本発明の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
（第１実施形態）
【００２４】
図１は、本発明による半導体記憶装置の第１実施形態を示す回路図である。ＤＲＡＭ１は、メモリセルの電位とリファレンスセルの参照電位との比較によりデータの読出しが行われる半導体記憶装置であって、ビット線１４（第１のビット線）、ビット線１６（第２のビット線）、リファレンスセル２０（第１のリファレンスセル）、およびリファレンスセル３０（第２のリファレンスセル）を備えている。ＤＲＡＭ１においては、リファレンスセル２０およびリファレンスセル３０への参照電位の書込みが同時に開始されるように構成されている。具体的には、後述するワード線６６（第１のワード線）とワード線６２（第2のワード線）が、同時に活性化するようタイミングを制御する機能を有する制御回路（不図示）が設けられている。
【００２５】
ビット線１４およびビット線１６は、同一のセンスアンプ１２に接続されている。ビット線１４およびビット線１６には、それぞれリファレンスセル２０およびリファレンスセル３０が接続されている。リファレンスセル２０およびリファレンスセル３０は、共通の電位線１８に接続されている。リファレンスセル２０およびリファレンスセル３０への参照電位の書込みは、後述するように、この電位線１８を通じて行われる。
【００２６】
リファレンスセル２０は、キャパシタ２２（第１のキャパシタ）、トランジスタ２４（第１のトランジスタ）、およびトランジスタ２６によって構成されている。トランジスタ２４は、ソースまたはドレインの一方が電位線１８に接続されるとともに、他方がキャパシタ２２の一端に接続されている。キャパシタ２２の他端は、例えば１／２Ｖｃｃに接続される。トランジスタ２６は、ソースまたはドレインの一方がビット線１４に接続されるとともに、他方がキャパシタ２２の上記一端に接続されている。トランジスタ２４およびトランジスタ２６のゲートには、それぞれワード線６６（第１のワード線）およびワード線６８が接続されている。
【００２７】
リファレンスセル３０は、キャパシタ３２（第２のキャパシタ）、トランジスタ３４（第２のトランジスタ）、およびトランジスタ３６によって構成されている。トランジスタ３４は、ソースまたはドレインの一方が電位線１８に接続されるとともに、他方がキャパシタ３２の一端に接続されている。キャパシタ３２の他端は、例えば１／２Ｖｃｃに接続される。トランジスタ３６は、ソースまたはドレインの一方がビット線１６に接続されるとともに、他方がキャパシタ３２の上記一端に接続されている。トランジスタ３４およびトランジスタ３６のゲートには、それぞれワード線６２（第２のワード線）およびワード線６４が接続されている。さらに、ワード線６６（第１のワード線）とワード線６２（第2のワード線）は、同時に活性化するようタイミングを制御する機能を有する制御回路（不図示）に接続されている。
【００２８】
ビット線１４には、メモリセル４０１〜４０ｎが接続されている。ｎは、２以上の整数であり、例えば１２８または２５６である。各メモリセル４０１〜４０ｎは、キャパシタ４２およびトランジスタ４４によって構成されている。トランジスタ４４は、ソースまたはドレインの一方がビット線１４に接続されるとともに、他方がキャパシタ４２の一端に接続されている。キャパシタ４２の他端は、例えば１／２Ｖｃｃに接続される。メモリセル４０１〜４０ｎのトランジスタ４４のゲートには、それぞれワード線７２１〜７２ｎが接続されている。
【００２９】
ビット線１６には、メモリセル５０１〜５０ｎが接続されている。各メモリセル５０１〜５０ｎは、キャパシタ５２およびトランジスタ５４によって構成されている。トランジスタ５４は、ソースまたはドレインの一方がビット線１６に接続されるとともに、他方がキャパシタ５２の一端に接続されている。キャパシタ５２の他端は、例えば１／２Ｖｃｃに接続される。メモリセル５０１〜５０ｎのトランジスタ５４のゲートには、それぞれワード線７４１〜７４ｎが接続されている。
【００３０】
図２のタイミングチャートを参照しつつ、本発明によるデータ読出方法の一実施形態として、ＤＲＡＭ１におけるデータの読出し動作を説明する。同図においては、ワード線６２，６４，６６，６８，７２１，７４１の電位が、それぞれ線Ｌ６２，Ｌ６４，Ｌ６６，Ｌ６８，Ｌ７２１，Ｌ７４１で表されている。ここでは、メモリセル４０１およびメモリセル５０１からのデータの読み出しを連続して行う場合を例にとる。
【００３１】
まず、ワード線６２を活性化することで、トランジスタ３４をオンにすることにより、電位線１８を通じてリファレンスセル３０に参照電位を書き込む。このとき、ワード線６２と同時にワード線６６も活性化することで、トランジスタ２４もオンにする。これにより、リファレンスセル３０と同時にリファレンスセル２０にも電位線１８を通じて参照電位の書込みを行う。参照電位は、例えば１／２Ｖｃｃ（電源電位の半分）とされる。
【００３２】
ワード線６６は、斜線部Ｒ１内の任意のタイミングで非活性化することができる。つまり、リファレンスセル２０およびリファレンスセル３０への参照電位の書込みは、開始が同時であればよく、終了は同時でなくてもよい。換言すれば、リファレンスセル２０への参照電位の書込み時間とリファレンスセル３０への参照電位の書込み時間とは、相異なっていてもよい。その場合、あるタイミングでデータ読出しに寄与するリファレンスセル（ここではリファレンスセル３０）への書込み時間よりも、データ読出しに寄与しないリファレンスセル（ここではリファレンスセル２０）への書込み時間の方が長くなる。
【００３３】
次に、ワード線６２を非活性化することで、トランジスタ３４をオフにした後、ワード線６４およびワード線７２１を活性化する。すると、トランジスタ３６およびトランジスタ４４がオンとなり、メモリセル４０１の電位とリファレンスセル３０の電位とがセンスアンプ１２によって比較され、それによりメモリセル４０１からデータが読み出される。その後、ワード線６４およびワード線７２１を非活性化することで、トランジスタ３６およびトランジスタ４４をオフにする。
【００３４】
続いて、ワード線６６を活性化することで、トランジスタ２４をオンにすることにより、電位線１８を通じてリファレンスセル２０に参照電位を書き込む。このとき、ワード線６６と同時にワード線６２も活性化することで、トランジスタ３４もオンにする。これにより、リファレンスセル２０と同時にリファレンスセル３０にも電位線１８を通じて参照電位の書込みを行う。ワード線６２は、斜線部Ｒ２内の任意のタイミングで非活性化することができる。次に、ワード線６６を非活性化することで、トランジスタ２４をオフにした後、ワード線６８およびワード線７４１を活性化する。これにより、トランジスタ２６およびトランジスタ５４がオンとなり、メモリセル５０１からデータが読み出される。その後、ワード線６８およびワード線７４１を非活性化することで、トランジスタ２６およびトランジスタ５４をオフにする。
【００３５】
本実施形態の効果を説明する。本実施形態においては、リファレンスセル２０およびリファレンスセル３０への参照電位の書込みが同時に開始される。すなわち、あるタイミングでデータ読出しに寄与するリファレンスセル（例えばリファレンスセル２０とする）に参照電位が書き込まれる際に、データ読出しに寄与しないリファレンスセル（例えばリファレンスセル３０とする）にも参照電位の書込みが行われる。
【００３６】
このため、リファレンスセル２０に参照電位を供給する電位線１８の電位低下が発生した場合には、当該電位線１８にリファレンスセル３０を構成するキャパシタ３２から電荷が供給される。一方、電位線１８の電位上昇が発生した場合には、当該電位線１８からリファレンスセル３０を構成するキャパシタ３２に電荷が放出される。これにより、電位線１８の電位変動を抑制することができる。よって、高速動作時であっても、リファレンスセル２０の電位が所定の参照電位から乖離した状態で各メモリセル５０１〜５０ｎからのデータの読出しが行われるのを防ぐことができる。同様に、リファレンスセル３０の電位が所定の参照電位から乖離した状態で各メモリセル４０１〜４０ｎからのデータの読出しが行われるのも防ぐことができる。これにより、リファレンスセルに書き込まれた電位が安定するため、メモリセルからの読出し動作が安定し、ＤＲＡＭ１の動作マージンが拡大する。したがって、ロジック混載メモリで要求されるような高速動作に十分追従することが可能となる。
【００３７】
さらに、データ読出しに寄与しないリファレンスセルへの参照電位の書込み時間をデータ読出しに寄与するリファレンスセルへの参照電位の書込み時間よりも長くすることにより、電位線１８の電位変動をより効果的に抑制することができる。
【００３８】
ところで、リファレンスセルに書き込まれた電位を安定させる手法としては、特許文献２に開示されているように、ビット線に接続された、リファレンスセルのトランジスタを、センスアンプが活性化される前に非活性化することも考えられる。それにより、センスアンプによる差動増幅時のビット線の電位変動にリファレンスセルの電位が追従するのを防ぐことができる。
【００３９】
しかしながら、かかる手法では、リファレンスセルのトランジスタをオンして参照電位の書込んでから当該トランジスタをオフするまでに、ある程度の時間が必要になってしまう。このため、ワード線の立ち上がりからセンスアンプの活性化までの時間を短縮することが難しくなる。このことは、高速のランダムアクセスが要求されるＤＲＡＭ（特にロジック混載ＤＲＡＭ）等において、動作速度が遅くなってしまうという問題を引き起こす。したがって、特許文献２の手法は、高速動作が要求されるロジック混載メモリには適用できない。
【００４０】
さらに、上記手法には、センスアンプによる差動増幅時に、当該センスアンプに接続された２本のビット線間で容量のバランスが崩れてしまうという問題もある。一方のビット線にはキャパシタが接続されているのに対し、他方のビット線にはキャパシタが接続されていない状態になるためである。このことは、データ読出しの誤りを引き起こす原因となる。したがって、特許文献２の手法よりも本実施形態の手法の方が、リファレンスセルに書き込まれた電位を安定させる手法として優れている。
（第２実施形態）
【００４１】
図３は、本発明による半導体記憶装置の第２実施形態を示す回路図である。ＤＲＡＭ２においては、ワード線６２およびワード線６６が配線６３を介して互いに接続されている。このため、本実施形態においては、リファレンスセル２０およびリファレンスセル３０への参照電位の書込みが、同時に開始され、同時に終了される。ＤＲＡＭ２のその他の構成および動作は、ＤＲＡＭ１と同様である。
【００４２】
本実施形態においては、ワード線６２とワード線６６とが接続されているため、リファレンスセル２０およびリファレンスセル３０に参照電位を同時に書き込むことが容易となる。また、両リファレンスセル２０，３０に参照電位を書き込むタイミングを制御する制御回路が不要となるため、その分だけＤＲＡＭ２の回路構成が簡素化される。このことは、ＤＲＡＭ２の小型化および低コスト化に資する。本実施形態のその他の効果は、第１実施形態と同様である。
（第３実施形態）
【００４３】
図４は、本発明による半導体記憶装置の第３実施形態を示す回路図である。ＤＲＡＭ３においては、ワード線６２およびワード線６６（図１，３参照）の代わりに、ワード線６５が設けられている。すなわち、トランジスタ２４のゲートおよびトランジスタ３４のゲートが、共通のワード線６５に接続されている。このため、本実施形態においては、リファレンスセル２０およびリファレンスセル３０への参照電位の書込みが、同時に開始され、同時に終了される。ＤＲＡＭ３のその他の構成および動作は、ＤＲＡＭ１と同様である。
【００４４】
本実施形態においては、トランジスタ２４のゲートおよびトランジスタ３４のゲートが共通のワード線６５に接続されているため、リファレンスセル２０およびリファレンスセル３０に参照電位を同時に書き込むことが容易となる。また、両リファレンスセル２０，３０に参照電位を書き込むタイミングを制御する制御回路が不要となるため、その分だけＤＲＡＭ３の回路構成が簡素化される。このことは、ＤＲＡＭ３の小型化および低コスト化に資する。本実施形態のその他の効果は、第１実施形態と同様である。
【００４５】
本発明は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態においては、本発明をロジック混載ＤＲＡＭに適用した場合を例示した。しかし、本発明は、リファレンスセルとの比較によってメモリセルからデータを読み出す方式の半導体記憶装置全般の高速化に適用することが可能である。かかる半導体記憶装置としては、ロジック混載ＤＲＡＭの他に、高速のランダムアクセスが要求されるＤＲＡＭ、ＦｅＲＡＭ（Ferroelectric RAM）、およびＭＲＡＭ（Magnetoresistive RAM）等が挙げられる。
【図面の簡単な説明】
【００４６】
【図１】本発明による半導体記憶装置の第１実施形態を示す回路図である。
【図２】図１の半導体記憶装置におけるデータの読出し動作を説明するためのタイミングチャートである。
【図３】本発明による半導体記憶装置の第２実施形態を示す回路図である。
【図４】本発明による半導体記憶装置の第３実施形態を示す回路図である。
【図５】ロジック混載メモリの一例を示す平面図である。
【図６】従来の半導体記憶装置を示す回路図である。
【図７】図６の半導体記憶装置におけるデータの読出し動作を説明するためのタイミングチャートである。
【図８】（ａ）および（ｂ）は、図６の半導体記憶装置におけるデータ読出し時のビット線等の電位の変化を示すグラフである。
【図９】（ａ）および（ｂ）は、図６の半導体記憶装置における問題点を説明するためのグラフである。
【図１０】図６の半導体記憶装置における問題点を説明するためのグラフである。
【符号の説明】
【００４７】
１    ＤＲＡＭ
２    ＤＲＡＭ
３    ＤＲＡＭ
１２    センスアンプ
１４    ビット線
１６    ビット線
１８    電位線
２０    リファレンスセル
２２    キャパシタ
２４    トランジスタ
２６    トランジスタ
３０    リファレンスセル
３２    キャパシタ
３４    トランジスタ
３６    トランジスタ
４０１〜４０ｎ    メモリセル
４２    キャパシタ
４４    トランジスタ
５０１〜５０ｎ    メモリセル
５２    キャパシタ
５４    トランジスタ
６２    ワード線
６３    配線
６４    ワード線
６５    ワード線
６６    ワード線
６８    ワード線
７２１〜７２ｎ    ワード線
７４１〜７４ｎ    ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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