(57)【要約】【課題】昇圧の効率を向上させる。【解決手段】昇圧回路１０Ａはｎ個の単位回路Ｕ１〜Ｕｎを備える。各単位回路Ｕ１〜Ｕｎは、入力端子ＩＮと出力端子ＯＵＴとを備える。また、入力端子ＩＮと出力端子ＯＵＴとの間には電荷転送用の第１トランジスタＴｎ１が設けられており、出力端子ＯＵＴと第１トランジスタＴｎ１のゲートとの間には第２トランジスタＴｎ２が設けられている。さらに、第１トランジスタのゲートには第１容量素子Ｃ１の一方の端子が電気的に接続され、出力端子ＯＵＴには第２容量素子Ｃ２の一方の端子が電気的に接続される。【選択図】図１
2008131690.tif 000002
【特許請求の範囲】
【請求項１】
各々が、入力端子と出力端子とを有し直列に接続された複数の単位回路を備え、位相が異なる第１乃至第４クロック信号に基づいて、初段の単位回路の入力端子に供給される入力電圧を基準として昇圧し、終段の単位回路の出力端子から出力電圧として取り出す昇圧回路であって、
前記複数の単位回路の各々は、
前記入力端子と前記出力端子との間に設けられた第１トランジスタと、
前記出力端子と前記第１トランジスタのゲートとの間に設けられた第２トランジスタと、
前記第１トランジスタのゲートに一方の端子が電気的に接続された第１容量素子と、
前記出力端子に一方の端子が電気的に接続された第２容量素子とを備え、
前記第２容量素子の他方の端子には、終段の単位回路において固定電位が供給され、終段を除く奇数番目の単位回路において前記第１クロック信号が供給され、終段を除く偶数番目の単位回路において前記第２クロック信号が供給され、
前記第１容量素子の他方の端子には、奇数番目の単位回路において前記第３クロック信号が供給され、偶数番目の単位回路において前記第４クロック信号が供給され、
前記第２トランジスタのゲートは、初段の単位回路において前記第２クロック信号が供給され、初段を除く単位回路において当該単位回路の入力端子に接続される、
昇圧回路。
【請求項２】
請求項１に記載の昇圧回路を２系統並列に接続してなり、
一方の系統の昇圧回路において、
前記第２容量素子の他方の端子には、終段を除く奇数番目の単位回路において前記第１クロック信号の替わりに前記第２クロック信号が供給され、終段を除く偶数番目の単位回路において前記第２クロック信号の替わりに前記第１クロック信号が供給され、
前記第１容量素子の他方の端子には、奇数番目の単位回路において前記第３クロック信号の替わりに前記第４クロック信号が供給され、偶数番目の単位回路において前記第４クロック信号の替わりに前記第３クロック信号が供給される、
昇圧回路。
【請求項３】
前記一方の系統の昇圧回路と他方の系統の昇圧回路とにおいて、終段の単位回路の第２容量素子を１個の素子で兼用する請求項２に記載の昇圧回路。
【請求項４】
前記第１トランジスタと前記第２トランジスタとはｎチャネル型であり、
前記入力電圧を基準として負極性の前記出力電圧を出力する、
請求項１乃至３うちいずれか１項に記載の昇圧回路。
【請求項５】
前記第１トランジスタと前記第２トランジスタとはｐチャネル型であり、
前記入力電圧を基準として正極性の前記出力電圧を出力する、
請求項１乃至３うちいずれか１項に記載の昇圧回路。
【請求項６】
前記終段の単位回路において前記第２容量素子の他方の端子には、前記固定電位として前記入力電圧が供給される請求項５に記載の昇圧回路。
【請求項７】
請求項４に記載の昇圧回路と、
前記第１クロック信号と前記第２クロック信号はハイレベル期間が互いに重なり合い、前記第４クロック信号のハイレベル期間は前記第１クロック信号のローレベル期間に含まれ、さらに前記第３クロック信号のハイレベル期間は前記第２クロック信号のローレベル期間に含まれるように前記第１乃至第４クロック信号を生成するクロック信号発生回路とを備える、
電圧発生回路。
【請求項８】
請求項５に記載の昇圧回路と、
前記第１クロック信号と前記第２クロック信号はローレベル期間が互いに重なり合い、前記第４クロック信号のローレベル期間は前記第１クロック信号のハイレベル期間に含まれ、さらに前記第３クロック信号のローレベル期間は前記第２クロック信号のハイレベル期間に含まれるように前記第１乃至第４クロック信号を生成するクロック信号発生回路とを備える、
電圧発生回路。
【請求項９】
各々が、入力端子と出力端子とを有し直列に接続された複数の単位回路を備え、前記複数の単位回路の各々は、前記入力端子と前記出力端子との間に設けられた第１トランジスタと、前記出力端子と前記第１トランジスタのゲートとの間に設けられた第２トランジスタと、前記第１トランジスタのゲートに一方の端子が電気的に接続された第１容量素子と、前記出力端子に一方の端子が電気的に接続された第２容量素子とを備え、初段を除く単位回路において前記第２トランジスタのゲートは当該単位回路の入力端子に接続され、前記第１トランジスタと前記第２トランジスタとはｎチャネル型である昇圧回路の制御方法であって、
第１クロック信号と第２クロック信号はハイレベル期間が互いに重なり合い、第４クロック信号のハイレベル期間が前記第１クロック信号のローレベル期間に含まれ、さらに第３クロック信号のハイレベル期間が前記第２クロック信号のローレベル期間に含まれるように前記第１乃至第４クロック信号を生成し、
前記第２容量素子の他方の端子には、終段の単位回路において固定電位を供給し、終段を除く奇数番目の単位回路において前記第１クロック信号を供給し、終段を除く偶数番目の単位回路において前記第２クロック信号を供給し、
前記第１容量素子の他方の端子には、奇数番目の単位回路において前記第３クロック信号を供給し、偶数番目の単位回路において前記第４クロック信号を供給し、
初段の単位回路の前記第２トランジスタのゲートに前記第２クロック信号を供給する、
昇圧回路の制御方法。
【請求項１０】
各々が、入力端子と出力端子とを有し直列に接続された複数の単位回路を備え、前記複数の単位回路の各々は、前記入力端子と前記出力端子との間に設けられた第１トランジスタと、前記出力端子と前記第１トランジスタのゲートとの間に設けられた第２トランジスタと、前記第１トランジスタのゲートに一方の端子が電気的に接続された第１容量素子と、前記出力端子に一方の端子が電気的に接続された第２容量素子とを備え、初段を除く単位回路において前記第２トランジスタのゲートは当該単位回路の入力端子に接続され、前記第１トランジスタと前記第２トランジスタとはｐチャネル型である昇圧回路の制御方法であって、
第１クロック信号と第２クロック信号はローレベル期間が互いに重なり合い、第４クロック信号のローレベル期間が前記第１クロック信号のハイレベル期間に含まれ、さらに第３クロック信号のローレベル期間が前記第２クロック信号のハイレベル期間に含まれるように前記第１乃至第４クロック信号を生成し、
前記第２容量素子の他方の端子には、終段の単位回路において固定電位を供給し、終段を除く奇数番目の単位回路において前記第１クロック信号を供給し、終段を除く偶数番目の単位回路において前記第２クロック信号を供給し、
前記第１容量素子の他方の端子には、奇数番目の単位回路において前記第３クロック信号を供給し、偶数番目の単位回路において前記第４クロック信号を供給し、
初段の単位回路の前記第２トランジスタのゲートに前記第２クロック信号を供給する、
昇圧回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、昇圧回路、その制御方法および電圧発生回路に関する。
【背景技術】
【０００２】
従来の昇圧回路として、特許文献１には、図７に示す構成が開示されている。この昇圧回路は、図８に示す昇圧用の２相オーバーラッピングクロック信号ＣＫＡおよびＣＫＢと、電荷転送トランジスタＴｒＡおよびＴｒＢのゲートを駆動する２相のブーストクロック信号ＣＫＣおよびＣＫＤによって駆動される。
ここで、各クロック信号ＣＫＡ〜ＣＫＤの振幅が入力電圧信号Ｖinと等しいものとする。また、出力電圧信号Ｖoutは小さな負荷に供給されるものとする。クロック信号ＣＫＡがローレベルの時、クロック信号ＣＫＣがハイレベルになる。これにより、電荷転送トランジスタＴｒＡはオン状態となり、ノードＮａはＶinに充電される。その後、クロック信号ＣＫＡがハイレベルになると、トランジスタＭ１がオン状態となる。
【０００３】
すると、電荷転送トランジスタＴｒＡのゲートは、その左側ノードと短絡されるので、電荷転送トランジスタＴｒＡがオフ状態となる。これと同時に、ノードＮａの電位はポンプ容量Ｃｐ１を介してほぼ２Ｖinまで持ち上げられる。クロック信号ＣＫＡがハイレベルかつノードＮａの電位がほぼ２Ｖinの時にクロック信号Ｂがローレベルとなり、さらにクロック信号ＣＫＤがハイレベルになる。これにより、電荷転送トランジスタＴｒＢはオン状態となり、ノードＮｂは（ノードＮａから）ほぼ２Ｖinに充電される。その後、クロック信号ＣＫＢがハイレベルになると、トランジスタＭ２がオン状態となり、電荷転送トランジスタＴｒＢのゲートはノードＮａと短絡され、電荷転送トランジスタＴｒＢがオフ状態となる。同時に、ノードＮｂはポンプ容量Ｃｐ２を介してほぼ３Ｖinまで持ち上げられる。したがって、この昇圧回路によれば、電荷転送トランジスタＴｒＡおよびＴｒＢの閾値電圧に起因した昇圧電圧の降下はない。
【特許文献１】特開平７−７９５６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、従来の昇圧回路において、終段の電荷転送トランジスタＴｒＣの閾値電圧をＶthとすれば、出力電圧Ｖoutとしてほぼ３Ｖin−Ｖthが得られる。すなわち、出力電圧Ｖoutは電荷転送トランジスタＴｒＣの閾値電圧Ｖthの大きさだけ電圧降下が起きてしまい、効率が悪いといった問題がある。
本発明はこのような事情に鑑みてなされたものであり、終段の電荷転送トランジスタＴｒＣの閾値電圧Ｖthに起因する電圧降下を無くすことが可能で簡易な構成で効率の高い昇圧回路等を提供するという課題の解決を目的としている。
【課題を解決するための手段】
【０００５】
上記課題を解決するため、本発明に係る昇圧回路は、各々が、入力端子と出力端子とを有し直列に接続された複数の単位回路を備え、位相が異なる第１乃至第４クロック信号に基づいて、初段の単位回路の入力端子に供給される入力電圧を基準として昇圧し、終段の単位回路の出力端子から出力電圧として取り出すものであって、前記複数の単位回路の各々は、前記入力端子と前記出力端子との間に設けられた第１トランジスタと、前記出力端子と前記第１トランジスタのゲートとの間に設けられた第２トランジスタと、前記第１トランジスタのゲートに一方の端子が電気的に接続された第１容量素子と、前記出力端子に一方の端子が電気的に接続された第２容量素子とを備え、前記第２容量素子の他方の端子には、終段の単位回路（例えば、図１に示すＵｎ）において固定電位が供給され、終段を除く奇数番目の単位回路において前記第１クロック信号が供給され、終段を除く偶数番目の単位回路において前記第２クロック信号が供給され、前記第１容量素子の他方の端子には、奇数番目の単位回路において前記第３クロック信号が供給され、偶数番目の単位回路において前記第４クロック信号が供給され、前記第２トランジスタのゲートは、初段の単位回路（例えば、図１に示すＵ１）において前記第２クロック信号が供給され、初段を除く単位回路において当該単位回路の入力端子に接続される。
【０００６】
この発明よれば、第１トランジスタは電荷転送用のスイッチとして機能し、第２トランジスタは第１トランジスタのゲート電位を制御する手段として機能する。また、初段から終段の直前までの単位回路において、第２容量素子は電荷を転送するためのポンプ容量として機能し、終段の単位回路において第２容量素子は出力電圧を平滑化する平滑容量として機能する。この場合、終段の単位回路において電荷転送用の第１トランジスタは、初段から終段の直前の単位回路と同様に動作するので、トランジスタの閾値電圧による出力電圧低下が起きない。なお、終段の第２容量素子の他方の端子に供給される固定電位は、例えば、接地電位であってもよいし、あるいは、入力電圧であってもよい。
【０００７】
また、本発明に係る他の昇圧回路は、上述した昇圧回路を２系統並列に接続してなり、一方の系統の昇圧回路において、前記第２容量素子の他方の端子には、終段を除く奇数番目の単位回路において前記第１クロック信号の替わりに前記第２クロック信号が供給され、終段を除く偶数番目の単位回路において前記第２クロック信号の替わりに前記第１クロック信号が供給され、前記第１容量素子の他方の端子には、奇数番目の単位回路において前記第３クロック信号の替わりに前記第４クロック信号が供給され、偶数番目の単位回路において前記第４クロック信号の替わりに前記第３クロック信号が供給される。この場合、２系統の昇圧回路は相補的に動作するので、リップル電圧を低減することができ、さらに、昇圧能力を強化することができる。なお、他方の系統の昇圧回路に供給される第１乃至第４クロック信号は、上述した昇圧回路と同様である。
【０００８】
この２系統の昇圧回路のより具体的な態様では、前記一方の系統の昇圧回路と他方の系統の昇圧回路とにおいて、終段の単位回路の第２容量素子を１個の素子で兼用することが好ましい。この場合には、平滑容量として機能する第２容量素子を兼用することができるので、構成を簡略化することができる。
【０００９】
また、上述した昇圧回路において、前記第１トランジスタと前記第２トランジスタとはｎチャネル型であり、前記入力電圧を基準として負極性の前記出力電圧を出力することが好ましい。また、上述した昇圧回路において、前記第１トランジスタと前記第２トランジスタとはｐチャネル型であり、前記入力電圧を基準として正極性の前記出力電圧を出力することが好ましい。この場合、前記終段の単位回路において前記第２容量素子の他方の端子には、前記固定電位として前記入力電圧が供給されることが好ましい。この場合には、起動時に出力電圧の電位を入力電圧の電位から立ち上がらせることが可能となる。
【００１０】
次に、本発明に係る電圧発生回路は、第１および第２トランジスタとしてｎチャネル型を用いる上述した昇圧回路と、前記第１クロック信号と前記第２クロック信号はハイレベル期間が互いに重なり合い、前記第４クロック信号のハイレベル期間は前記第１クロック信号のローレベル期間に含まれ、さらに前記第３クロック信号のハイレベル期間は前記第２クロック信号のローレベル期間に含まれるように前記第１乃至第４クロック信号を生成するクロック信号発生回路とを備える。この発明によれば、容量とｎチャネル型のトランジスタのみを用いて負方向の昇圧電圧を発生することが可能となる。
【００１１】
また、本発明に係る電圧発生回路は、第１および第２トランジスタとしてｐチャネル型を用いる上述した昇圧回路と、前記第１クロック信号と前記第２クロック信号はローレベル期間が互いに重なり合い、前記第４クロック信号のローレベル期間は前記第１クロック信号のハイレベル期間に含まれ、さらに前記第３クロック信号のローレベル期間は前記第２クロック信号のハイレベル期間に含まれるように前記第１乃至第４クロック信号を生成するクロック信号発生回路とを備える。この発明によれば、容量とｐチャネル型のトランジスタのみを用いて正方向の昇圧電圧を発生することが可能となる。
【００１２】
次に、本発明に係る昇圧回路の制御方法は、各々が、入力端子と出力端子とを有し直列に接続された複数の単位回路を備え、前記複数の単位回路の各々は、前記入力端子と前記出力端子との間に設けられた第１トランジスタと、前記出力端子と前記第１トランジスタのゲートとの間に設けられた第２トランジスタと、前記第１トランジスタのゲートに一方の端子が電気的に接続された第１容量素子と、前記出力端子に一方の端子が電気的に接続された第２容量素子とを備え、初段を除く単位回路において前記第２トランジスタのゲートは当該単位回路の入力端子に接続され、前記第１トランジスタと前記第２トランジスタとはｎチャネル型である昇圧回路を制御する方法であって、第１クロック信号と第２クロック信号はハイレベル期間が互いに重なり合い、第４クロック信号のハイレベル期間が前記第１クロック信号のローレベル期間に含まれ、さらに第３クロック信号のハイレベル期間が前記第２クロック信号のローレベル期間に含まれるように前記第１乃至第４クロック信号を生成し、前記第２容量素子の他方の端子には、終段の単位回路において固定電位を供給し、終段を除く奇数番目の単位回路において前記第１クロック信号を供給し、終段を除く偶数番目の単位回路において前記第２クロック信号を供給し、前記第１容量素子の他方の端子には、奇数番目の単位回路において前記第３クロック信号を供給し、偶数番目の単位回路において前記第４クロック信号を供給し、初段の単位回路の前記第２トランジスタのゲートに前記第２クロック信号を供給する。
この発明によれば、第１トランジスタは電荷転送用のスイッチとして機能し、第２トランジスタは第１トランジスタのゲート電位を制御する手段として機能する。また、初段から終段の直前までの単位回路において、第２容量素子は電荷を転送するためのポンプ容量として機能し、終段の単位回路において第２容量素子は出力電圧を平滑化する平滑容量として機能する。この場合、終段の単位回路において電荷転送用の第１トランジスタは、初段から終段の直前の単位回路と同様に動作するので、出力電圧が終段の第１トランジスタの閾値電圧分だけ下がることがないので、効率良く昇圧を行うことができる。
【００１３】
また、本発明に係る昇圧回路の制御方法は、各々が、入力端子と出力端子とを有し直列に接続された複数の単位回路を備え、前記複数の単位回路の各々は、前記入力端子と前記出力端子との間に設けられた第１トランジスタと、前記出力端子と前記第１トランジスタのゲートとの間に設けられた第２トランジスタと、前記第１トランジスタのゲートに一方の端子が電気的に接続された第１容量素子と、前記出力端子に一方の端子が電気的に接続された第２容量素子とを備え、初段を除く単位回路において前記第２トランジスタのゲートは当該単位回路の入力端子に接続され、前記第１トランジスタと前記第２トランジスタとはｐチャネル型である昇圧回路を制御する方法であって、第１クロック信号と第２クロック信号はロウレベル期間が互いに重なり合い、第４クロック信号のローレベル期間が前記第１クロック信号のハイレベル期間に含まれ、さらに第３クロック信号のローレベル期間が前記第２クロック信号のハイレベル期間に含まれるように前記第１乃至第４クロック信号を生成し、前記第２容量素子の他方の端子には、終段の単位回路において固定電位を供給し、終段を除く奇数番目の単位回路において前記第１クロック信号を供給し、終段を除く偶数番目の単位回路において前記第２クロック信号を供給し、前記第１容量素子の他方の端子には、奇数番目の単位回路において前記第３クロック信号を供給し、偶数番目の単位回路において前記第４クロック信号を供給し、初段の単位回路の前記第２トランジスタのゲートに前記第２クロック信号を供給する。
この発明によれば、終段の単位回路において電荷転送用の第１トランジスタは、初段から終段の直前の単位回路と同様に動作するので、出力電圧が終段の第１トランジスタの閾値電圧分だけ下がることがないので、効率良く昇圧を行うことができる。
【発明を実施するための最良の形態】
【００１４】
図面を参照しながら本発明の様々な実施の形態を説明する。なお、各図において共通する部分には同一の符号を付す。
＜１．第１実施形態＞
図１は、本発明の第１実施形態に係る電圧発生回路１００Ａの構成を示すブロック図である。この図に示すように電圧発生回路１００Ａは、昇圧回路１０Ａとクロック発生回路２０Ａとを備える。昇圧回路１０Ａはｎ（ｎは２以上の自然数）個の単位回路Ｕ１〜Ｕｎを備え、入力電圧Ｖinを基準として負方向に昇圧して出力電圧Ｖoutを生成する。また、クロック発生回路２０Ａは位相が異なる４相のクロック信号として、第１クロック信号ＣＫａ、第２クロック信号ＣＫｂ、第３クロック信号ＣＫｃ、および第４クロック信号ＣＫｄを生成する。ここで、入力電圧Ｖinを接地電位ＧＮＤ（＝０Ｖ）とし、第１乃至第４クロック信号ＣＫａ〜ＣＫｄのハイレベルをＶｄｄ、ローレベルを接地電位ＧＮＤ（＝０Ｖ）とすれば、出力電圧Ｖoutは負荷が軽い場合にほぼ−（ｎ−１）Ｖｄｄとなる。
【００１５】
各単位回路Ｕ１〜Ｕｎは、入力端子ＩＮと出力端子ＯＵＴとを備える。また、入力端子ＩＮと出力端子ＯＵＴとの間には電荷転送用の第１トランジスタＴｎ１が設けられており、出力端子ＯＵＴと第１トランジスタＴｎ１のゲートとの間には第２トランジスタＴｎ２が設けられている。さらに、第１トランジスタのゲートには第１容量素子Ｃ１の一方の端子が電気的に接続され、出力端子ＯＵＴには第２容量素子Ｃ２の一方の端子が電気的に接続される。
【００１６】
また、初段の単位回路Ｕ１の第２トランジスタＴｎ２のゲートには第２クロック信号ＣＫｂが供給される一方、２番目の単位回路Ｕ２から終段の単位回路Ｕｎにおいて第２トランジスタＴｎ２のゲートは入力端子ＩＮと電気的に接続される。
また、奇数番目の単位回路Ｕ１、Ｕ３、…において、第１容量素子Ｃ１の他方の端子には第３クロック信号ＣＫｃが供給され、偶数番目の単位回路Ｕ２、Ｕ４、…において、第１容量素子Ｃ１の他方の端子には第４クロック信号ＣＫｄが供給される。
さらに、終段の単位回路Ｕｎにおいて、第２容量素子Ｃ２の他方の端子には接地電位が供給され、終段を除く奇数番目の単位回路Ｕ１、Ｕ３、…において、第２容量素子Ｃ２の他方の端子には第１クロック信号ＣＫａが供給され、終段を除く偶数番目の単位回路Ｕ２、Ｕ４、…において、第２容量素子Ｃ２の他方の端子には第２クロック信号ＣＫａｂが供給される。
【００１７】
説明を簡略化するためｎ＝２の場合を想定する。この場合、昇圧回路１０Ａは図２に示すものとなり、その動作を図３に示すタイミングチャートを用いて説明する。この例では、第１乃至第４クロック信号ＣＫａ〜ＣＫｄはローレベルが０Ｖ、ハイレベルが３Ｖ、入力電圧Ｖinは０Ｖとし、外部の負荷による出力電圧Ｖoutの低下は無視する。
本実施形態の第１乃至第４クロック信号ＣＫａ〜ＣＫｄのハイレベル期間およびローベル期間は、以下の様に設定される。図３に示すように、第１クロック信号ＣＫａと第２クロック信号ＣＫｂはハイレベル期間が互いに重なり合い、第４クロック信号ＣＫｄのハイレベル期間は第１クロック信号ＣＫａのローレベル期間に含まれ、さらに第３クロック信号ＣＫｃのハイレベル期間は第２クロック信号ＣＫｂのローレベル期間に含まれる。
【００１８】
期間Ｔ１において、第３クロック信号ＣＫｃがハイレベルの時、単位回路Ｕ１内の電荷転送用の第１トランジスタＴｎ１はオン状態となり、ノードＮ１は０Ｖになる。このとき、第１クロック信号ＣＫａは３Ｖである。この後、時刻ｔ３において第１クロック信号ＣＫａがハイレベル（３Ｖ）からローレベル（０Ｖ）に遷移すると、ノードＮ１の電位は単位回路Ｕ１の第２容量素子Ｃ２を介して−３Ｖに遷移する。すなわち、ノードＮ１の電位は第１クロック信号ＣＫａに同期して０Ｖと−３Ｖとを行き来する。
【００１９】
次に、第２クロック信号ＣＫｂがハイレベル（３Ｖ）となる期間Ｔ２では単位回路Ｕ１の第２トランジスタＴｎ２がオン状態となり、第１トランジスタＴｎ１のゲートＧ１の電位はノードＮ１と同じ電位となる。そして、時刻ｔ４においてノードＮ１およびゲートＧ１の電位が０Ｖに戻った後、時刻ｔ５において第２クロック信号ＣＫｂが０Ｖに遷移すると、単位回路Ｕ１の第２トランジスタＴｎ２がオフ状態に切り替わる。
【００２０】
次に、時刻ｔ６において第３クロック信号ＣＫｃが立ち上がると、第１容量素子Ｃ１を介してゲートＧ１の電位が上昇して３Ｖとなり、期間Ｔ３において単位回路Ｕ１の第１トランジスタＴｎ１はオン状態となる。
【００２１】
次に、ノードＮ１の電位が０Ｖとなる期間Ｔ４において単位回路Ｕ２の第２トランジスタＴｎ２がオン状態となり、単位回路Ｕ２の第１トランジスタＴｎ１のゲートＧ２は出力電圧Ｖoutと同電位(−３Ｖ)となり、単位回路Ｕ２の第１トランジスタＴｎ１はオフ状態となる。すなわち、単位回路Ｕ１の第１トランジスタＴｎ１がオン状態となってノードＮ１に０Ｖを充電している間は単位回路Ｕ２の第１トランジスタＴｎ１がオフ状態となる。
【００２２】
次に、時刻ｔ８においてノードＮ１の電位が−３Ｖになると、単位回路Ｕ２の第２トランジスタＴｎ２がオフ状態となる。この後、第４クロック信号ＣＫｄが時刻ｔ９において立ち上がるとゲートＧ２の電位は出力電圧Ｖoutより３Ｖ高い電位となり、ゲートＧ２の電位は期間Ｔ５において０Ｖとなる。期間Ｔ５において単位回路Ｕ２の第１トランジスタＴｎ１がオン状態となる。このとき、ノードＮ１の電位は−３Ｖであるから、単位回路Ｕ２において第２容量素子Ｃ２の一方の端子の電位は−３Ｖに充電される。また、このとき、ＣＫｂがハイレベルであるから、単位回路Ｕ１の第２トランジスタＴｎ２がオンし、ゲートＧ１の電位は−３Ｖとなり、単位回路Ｕ１の第１トランジスタＴｎ１がオフ状態となる。すなわち、単位回路Ｕ２の第１トランジスタＴｎ１がオン状態となって出力電圧Ｖoutに−３Ｖを充電している間は単位回路Ｕ１の第１トランジスタＴｎ１がオフ状態となっている。この結果、出力電圧Ｖoutとして−３Ｖが得られる。
【００２３】
このように本実施形態においては、複数の単位回路Ｕ１〜Ｕｎを直列に接続して昇圧回路１０Ａを構成し、終段の単位回路Ｕｎにおいて、第２トランジスタＴｎ２のオン・オフを入力端子ＩＮの電位で制御することにより、第１トランジスタＴｎ１を入力端子ＩＮの電位が負極性となっているときにオン状態としたので、第１トランジスタＴｎ１の閾値電圧Ｖth分を損失せずに負極性の出力電圧Ｖoutが形成できる。この結果、簡易な構成で効率良く負方向に昇圧することが可能となる。
さらに、昇圧回路１０Ａのすべてのトランジスタがｎチャネル型で構成されているため、同一基板上に形成される他の回路もｎチャネル型のみで構成される場合と組み合わせることが好適で、製造プロセスを簡易化して製造コストを削減することが可能となる。
【００２４】
＜２．第２実施形態＞
上述した第１実施形態の電圧発生回路１００Ａは入力電圧Ｖinの電位を基準としたとき負極性の出力電圧Ｖoutを生成するものであった。これに対して、第２実施形態の電圧発生回路１００Ｂは正極性の出力電圧Ｖoutを生成する。
【００２５】
図４に電圧発生回路１００Ｂのブロック図を示す。電圧発生回路１００Ｂは昇圧回路１０Ｂとクロック発生回路２０Ｂとを備える。昇圧回路１０Ｂは、ｎチャネル型の第１トランジスタＴｎ１および第２トランジスタＴｎ２の替わりに、ｐチャネル型の第１トランジスタＴｐ１および第２トランジスタＴｐ２を用いる点、ならびに終段の単位回路Ｕｎの第２容量素子Ｃ２の他方の端子に接地電位ＧＮＤの替わりに入力電圧Ｖinを供給する点を除いて、第１実施形態の昇圧回路１０Ａと同様に構成されている。
また、クロック発生回路２０Ｂは、第１乃至第４クロック信号ＣＫａ〜ＣＫｂの替わりに第１乃至第４クロック信号ＣＫａ’〜ＣＫｂ’を生成する点を除いて第１実施形態のクロック発生回路２０Ａと同様に構成されている。
【００２６】
図５に第１クロック信号ＣＫａ、第２クロック信号ＣＫｂ’、第３クロック信号ＣＫｃ’、および第４クロック信号ＣＫｄ’のタイミングチャートを示す。この図に示すように第１乃至第４クロック信号ＣＫａ’〜ＣＫｄ’は、第１実施形態の第１乃至第４クロック信号ＣＫａ〜ＣＫｄを各々反転したものであり、それらのハイレベル期間とローレベル期間には、以下の関係がある。すなわち、第１クロック信号ＣＫａ’と第２クロック信号ＣＫｂ’はロウレベル期間が互いに重なり合い、第４クロック信号ＣＫｄ’のローレベル期間は第１クロック信号ＣＫａ’のハイレベル期間に含まれ、さらに、第３クロック信号ＣＫｃ’のローレベル期間は第２クロック信号ＣＫｂ’のハイレベル期間に含まれる。
【００２７】
この昇圧回路１０Ｂにおいて、第１乃至第４クロック信号ＣＫａ’〜ＣＫｄ’のハイレベルをＶｄｄ、ローレベルを接地電位ＧＮＤ（＝０Ｖ）、入力電圧ＶinをＶｄｄとすれば、出力電圧Ｖoutは負荷が軽い場合にほぼｎＶｄｄとなる。
【００２８】
本実施形態も第１実施形態と同様に終段の単位回路Ｕｎにおいて、第２トランジスタＴｐ２のオン・オフを入力端子ＩＮの電位で制御することにより、第１トランジスタＴｐ１を入力端子ＩＮの電位が正極性となっているときにオン状態としたので、第１トランジスタＴｐ１の閾値電圧Ｖth分だけ出力電圧Ｖoutが降下することを防止できる。この結果、簡易な構成で効率良く昇圧することが可能となる。
さらに、昇圧回路１０Ｂのすべてのトランジスタがｐチャネル型で構成されているため、同一基板上に形成される他の回路もｐチャネル型のみで構成される場合と組み合わせることが好適で、製造プロセスを簡易化して製造コストを削減することが可能となる。
【００２９】
＜３．第３実施形態＞
図６に、第３実施形態に係る電圧発生回路１００Ｃの構成を示す。この電圧発生回路１００Ｃは、第１実施形態の電圧発生回路１００Ａと同様に入力電圧Ｖinの電位を基準として負極性の出力電圧Ｖoutを生成し、その大きさは負荷が軽い場合に、Ｖout＝−（ｎ−１）Ｖｄｄとなる。
【００３０】
電圧発生回路１００Ｃは、昇圧回路１０Ｃとクロック発生回路２０Ａとを備える。昇圧回路１０Ａは２系統の昇圧回路１１および１２を有する。第１系統の昇圧回路１１は、第１実施形態の昇圧回路１０Ａと同様に構成されており、第２系統の昇圧回路１２は、クロック信号の接続関係を除いて第１系統の昇圧回路１１と同様の構成である。具体的には、第２系統の昇圧回路１２には、第１クロック信号ＣＫａの替わりに第２クロック信号ＣＫｂが供給され、第２クロック信号ＣＫｂの替わりに第１クロック信号ＣＫａが供給され、第３クロック信号ＣＫｃの替わりに第４クロック信号ＣＫｄが供給され、第４クロック信号ＣＫｄの替わりに第３クロック信号ＣＫｃが供給される。
【００３１】
このように２系統の昇圧回路１１および１２を用いることにより、出力電圧Ｖoutのリップルを低減させることができ、また、電荷の転送量を２倍にできるので、昇圧能力を強化することが可能となる。
なお、終段の単位回路Ｕｎの第２容量素子Ｃ２は平滑容量として機能するため、昇圧回路１１および１２の終段の単位回路Ｕｎにおいて、一方の第２容量素子Ｃ２を省略してもよい。この場合には、他方の第２容量素子Ｃ２を両方の昇圧回路１１および１２で兼用することになる。これにより、素子数を削減することができる。
また、第２実施形態で説明した昇圧回路１０Ｂを２系統用い、クロック発生回路２０Ｂと組み合わせることによって、正方向の出力電圧Ｖoutを生成する電圧発生回路を構成してもよい。
【００３２】
上述した各実施形態で説明した電圧発生回路１００Ａ、１００Ｂおよび１００Ｃは、例えば、液晶ディスプレイの駆動電圧発生回路、フラッシュメモリやＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）のプログラム電圧発生回路、発光ダイオードドライバ（特に、バッテリ駆動のもの）等、昇圧を必要とする電子機器に適用することができる。特に、上述した昇圧回路１０Ａ、１０Ｂ、および１０Ｃは片チャネルのトランジスタのみで構成される。このため、非選択電圧として負電圧が必要な薄膜トランジスタを用いた製品において、薄膜トランジスタを形成する基板上に昇圧回路を構成するのに好適である。ガラス基板上に薄膜トランジスタを形成するプロセスは、シルコンウエハ上に回路を形成する一般のＩＣと比較してプロセスステップが少ないため、片チャネル化による低コスト化効果が大きい。例えば、低温ポリシリコンプロセスでガラス基板上に薄膜トランジスタを形成した液晶パネルにおいて、ゲートドライバ駆動電圧発生用に同一ガラス基板上に昇圧回路を構成する場合、少ないプロセスで形成することが可能となる。
【図面の簡単な説明】
【００３３】
【図１】本発明の第１実施形態に係る電圧発生回路１００Ａの構成を示すブロック図である。
【図２】昇圧回路１０Ａの一例を示す回路図である。
【図３】昇圧回路１０Ａの動作を説明するためのタイミングチャートである。
【図４】本発明の第２実施形態に係る電圧発生回路１００Ｂの構成を示すブロック図である。
【図５】第２実施形態のクロック信号のタイミングチャートである。
【図６】本発明の第３実施形態に係る電圧発生回路１００Ｃの構成を示すブロック図である。
【図７】従来の昇圧回路の構成を示す回路図である。
【図８】従来の昇圧回路に用いられるクロック信号の波形を示すタイミングチャートである。
【符号の説明】
【００３４】
ＩＮ……入力端子、ＯＵＴ……出力端子、Ｕ１〜Ｕｎ……単位回路、ＣＫａ〜ＣＫｄ，ＣＫａ’〜ＣＫｄ’……第１乃至第４クロック信号、Ｖin……入力電圧、Ｖout……出力電圧、Ｔｎ１，Ｔｐ１……第１トランジスタ、Ｔｎ２，Ｔｐ２……第２トランジスタ、
Ｃ１……第１容量素子、Ｃ２……第２容量素子、１０Ａ，１０Ｂ，１０Ｃ……昇圧回路、
２０Ａ，２０Ｂ……クロック発生回路、１００Ａ，１００Ｂ，１００Ｃ……電圧発生回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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