(57)【要約】【課題】差動増幅器の電源変動除去特性及び同相除去特性を向上させること。【解決手段】正側電源＋Ｖｃｃと負側電源−Ｖｃｃ間において差動接続されたトランジスタＱ１及びトランジスタＱ２を有し、正側電源＋ＶｃｃとトランジスタＱ１とトランジスタＱ２のエミッタ共通接続点との間にバイアス回路１４が接続された差動増幅回路１において、トランジスタＱ１を流れるエミッタ電流Ｉ１、トランジスタＱ２を流れるエミッタ電流Ｉ２及びバイアス回路１４を流れるバイアス電流Ｉ３の合成電流Ｉを検出するトランジスタＱ１２及び抵抗Ｒ１０と、トランジスタＱ１２及び抵抗Ｒ１０の検出結果に応じて合成電流Ｉを一定に保持するトランジスタＱ１１と、を含む定電流回路１６を備える。【選択図】図１
2008131347.tif 000002
【特許請求の範囲】
【請求項１】
正側電源と負側電源間において差動接続された第１トランジスタ及び第２トランジスタを有し、前記正側電源と前記第１トランジスタと第２トランジスタのエミッタ共通接続点との間にバイアス回路が接続された差動増幅回路において、
前記第１トランジスタを流れる電流、第２トランジスタを流れる電流及び前記バイアス回路を流れる電流の合成電流を検出する検出手段と、前記検出手段の検出結果に応じて前記合成電流を一定に保持する制御手段と、を含む定電流回路を備えたことを特徴とする差動増幅回路。
【請求項２】
前記正側電源と前記第１トランジスタ及び第２トランジスタのコレクタとの間に第１ブートストラップ回路がカスコード接続されていることを特徴とする請求項１に記載の差動増幅回路。
【請求項３】
前記第１トランジスタと第２トランジスタのエミッタ共通接続点と前記制御手段との間に、第２ブートストラップ回路がカスコード接続されていることを特徴とする請求項１又は２に記載の差動増幅回路。
【請求項４】
前記定電流回路の前記検出手段は前記合成電流の流路に直列に介挿された抵抗と、この抵抗がベース・エミッタ間に接続された検出用トランジスタを有し、
前記定電流回路の前記制御手段は前記合成電流の流路に直列に介挿され常時ＯＮ状態に府勢される制御用トランジスタを有し、
前記検出用トランジスタのコレクタが前記制御用トランジスタのベースに接続されていることを特徴とする請求項１から３のいずれか一項に記載の差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅回路に関する。
【背景技術】
【０００２】
従来から、カスコードブートストラップ回路を有した差動増幅回路が知られている（例えば、特許文献１参照）。
【０００３】
特許文献１の図６に示す差動増幅回路は、一般的な差動増幅回路である。当該差動増幅回路は、トランジスタＱ３、Ｑ４の共通エミッタ電圧が入力信号の同相成分によって変動すると、定電流回路に流れる電流Ｉが変動する。このため、同相除去比が悪化してしまうという問題点があった。
【０００４】
上記問題を解決するため、エミッタフォロワーを用いた差動増幅回路（特許文献１の図１及び図２）が知られている。ここで、図７を参照して、エミッタフォロワーを用いた差動増幅回路７０を説明する。図７に差動増幅回路７０を示す。差動増幅回路７０は、正正側電源＋Ｖｃｃ、と、負側電源−Ｖｃｃと、入力端子７１、７２と、第１のカスコードブートストラップ回路７３と、定電流回路７４と、バイアス回路７５と、エミッタフォロワー回路７６と、第２のカスコードブートストラップ回路７７と、抵抗Ｒ１、Ｒ２、Ｒ３と、トランジスタＱ１、Ｑ２と、出力端子７８、７９と、を備えて構成される。
【０００５】
正側電源＋Ｖｃｃは、正極性の電圧を供給する。負側電源−Ｖｃｃは、負極性の電圧を供給する。入力端子７１、７２は、入力信号Ｖｉが印加される端子である。トランジスタＱ１、Ｑ２は、差動対に構成されたトランジスタであり、各トランジスタのベースに入力信号Ｖｉが印加される。第１のカスコードブートストラップ回路７３は、トランジスタＱ３、Ｑ４を備えた回路である。トランジスタＱ３、Ｑ４は、トランジスタＱ１、Ｑ２とそれぞれカスコード接続されている。定電流回路７４は、抵抗Ｒ５と、トランジスタＱ５と、ダイオードＤ４と、を備えた回路である。バイアス回路７５は、ダイオードＤ３と、トランジスタＱ８と、を備えた回路である。エミッタフォロワー回路７６は、トランジスタＱ７より構成される。第２のカスコードブートストラップ回路７７は、トランジスタＱ６と、ダイオードＤ５と、抵抗Ｒ６と、を備えた回路である。出力端子７８、７９は、出力信号を出力する端子である。
【０００６】
当該差動増幅回路７０の構成では、差動増幅の定電流Ｉ＝Ｉ１＋Ｉ２には第１のカスコードブートストラップ回路７３のバイアス電流Ｉ３が重畳されずに形成されているため、入力信号の同相成分による共通エミッタ電圧の変動に対してバイアス電流Ｉ３が変動しても、上記定電流Ｉは上記エミッタフォロワー回路７６のバッファ作用によって変動を抑えることができ、差増増幅に対する定電流特性を良好の状態にすることができる。この結果、入力信号Ｖｉの同相成分に対する出力信号Ｖｏの同相成分の比（Ｖｏ／Ｖｉ）を示す同相除去比ＣＭＲＲ（Common Mode Rejection Ratio）を向上させることができる。
【特許文献１】特開平６−１２０７４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、上記差動増幅回路７０では、負供給電源−Ｖｃｃから供給される電圧に変動があった場合、出力端子７８、７９から出力される出力信号Ｖｏも変動してしまう。例えば、差動差動増幅回路７０の負供給電源−Ｖｃｃから供給される電圧に変動があった場合、当該変動は、バイアス回路７５を通じて出力端子７８、７９まで伝わってしまう。そうすると、出力信号Ｖｏは負供給電源−Ｖｃｃの変動を受けてしまう。この場合、負供給電源−Ｖｃｃの変動分Ｖａに対する出力信号Ｖｏの比（Ｖｏ／Ｖａ）を示す電源変動除去比ＳＶＲＲ（Supply Voltage Rejection Ratio）が悪化してしまう。即ち、差動増幅回路７０では、同相除去比を向上させることができるが、電圧変動除去比を悪化させてしまうという問題点があり、ＳＶＲＲの悪化に伴ってＣＭＲＲも悪化していた。
同相除去比又は電圧変動除去比が悪化すると、ノイズ成分を多く含んだ出力信号Ｖｏが出力されてしまう。この場合、例えば、差動増幅回路を音声信号増幅器に用いると、出力信号Ｖｏの変動により音質の悪化を招いてしまう。
したがって、差動増幅器の電源変動除去特性及び同相除去特性を向上させる要請があった。
【０００８】
本発明の課題は、差動増幅器の電源変動除去特性及び同相除去特性を向上させることである。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、請求項１に記載の発明の差動増幅回路は、  
正側電源と負側電源間において差動接続された第１トランジスタ及び第２トランジスタを有し、前記正側電源と前記第１トランジスタと第２トランジスタのエミッタ共通接続点との間にバイアス回路が接続された差動増幅回路において、
前記第１トランジスタを流れる電流、第２トランジスタを流れる電流及び前記バイアス回路を流れる電流の合成電流を検出する検出手段と、前記検出手段の検出結果に応じて前記合成電流を一定に保持する制御手段と、を含む定電流回路を備えたことを特徴とする。
【００１０】
請求項２に記載の発明は、請求項１に記載の差動増幅回路において、  
前記正側電源と前記第１トランジスタ及び第２トランジスタのコレクタとの間に第１ブートストラップ回路がカスコード接続されていることを特徴とする。
【００１１】
請求項３に記載の発明は、請求項１又は２に記載の差動増幅回路において、
前記第１トランジスタと第２トランジスタのエミッタ共通接続点と前記制御手段との間に、第２ブートストラップ回路がカスコード接続されていることを特徴とする。
【００１２】
請求項４に記載の発明は、請求項１から３のいずれか一項に記載の差動増幅回路において、  
前記定電流回路の前記検出手段は前記合成電流の流路に直列に介挿された抵抗と、この抵抗がベース・エミッタ間に接続された検出用トランジスタを有し、
前記定電流回路の前記制御手段は前記合成電流の流路に直列に介挿され常時ＯＮ状態に府勢される制御用トランジスタを有し、
前記検出用トランジスタのコレクタが前記制御用トランジスタのベースに接続されていることを特徴とする。
【発明の効果】
【００１３】
本発明によれば、差動増幅器の電源変動除去特性及び同相除去特性を向上させることができる。
【発明を実施するための最良の形態】
【００１４】
以下、添付図面を参照して本発明に係る実施の形態を詳細に説明する。ただし、発明の範囲は、図示例に限定されない。
【００１５】
図１〜図４を参照して、本発明に係る実施の形態を説明する。図１及び図２に本発明に係る差動増幅回路１の構成を示す。図３に同相除去特性を表したグラフを示す。図４に電源電圧除去特性を表したグラフを示す。
【００１６】
先ず、図１及び図２を参照して差動増幅回路１の構成について説明する。
差動増幅回路１は、正側電源＋Ｖｃｃと、負側電源−Ｖｃｃと、入力端子１１、１２と、第１トランジスタとしてのトランジスタＱ１、第２トランジスタとしてのトランジスタＱ２と、第１のカスコードブートストラップ回路１３と、バイアス回路１４と、第２のカスコードブートストラップ回路１５と、定電流回路１６と、抵抗Ｒ１、Ｒ２と、出力端子１７、１８と、を備えて構成される。
【００１７】
正側電源＋Ｖｃｃは、正極性の電圧を供給する。負側電源−Ｖｃｃは負極性の電圧を供給する。入力端子１１、１２は、入力信号Ｖｉが印加される端子である。
【００１８】
トランジスタＱ１、Ｑ２は、正側電源＋Ｖｃｃと負側電源−Ｖｃｃ間において差動接続されたトランジスタである。各トランジスタＱ１、Ｑ２のベースには入力信号Ｖｉが印加される。また、トランジスタＱ１には第１トランジスタを流れる電流としてのエミッタ電流Ｉ１、トランジスタＱ２には第２トランジスタを流れる電流としてのエミッタ電流Ｉ２が流れる。
【００１９】
第１のカスコードブートストラップ回路１３は、正側電源＋ＶｃｃとトランジスタＱ１及びトランジスタＱ２のコレクタとの間にカスコード接続されている。第１のカスコードブートストラップ回路１３は、トランジスタＱ１、Ｑ２の各コレクタに接続されたトランジスタＱ３、Ｑ４を備える。トランジスタＱ３、Ｑ４のコレクタは出力端子１７、１８とそれぞれ接続されている。
【００２０】
バイアス回路１４は、正側電源＋ＶｃｃとトランジスタＱ１とトランジスタＱ２のエミッタ接続共通点との間に接続される。バイアス回路１４は、ダイオードＤ３と、ＦＥＴＪ３と、を備える。ＦＥＴＪ３は、ＦＥＴ（Field Effect Transistor）である。ＦＥＴＪ３は、ドレイン−ゲート間がダイオード接続されており、バイアス回路１４を流れる電流としてのバイアス電流Ｉ３を定電流にする。ダイオードＤ３は、ツェナーダイオードであり、ダイオードＤ３の両端電圧（即ち、トランジスタＱ１、Ｑ２のエミッタに印加される電圧及びトランジスタＱ３、Ｑ４のベースに印加されるバイアス電圧）を一定にする。
【００２１】
第２のカスコードブートストラップ回路１５は、トランジスタＱ１とＱ２のエミッタ共通接続点とトランジスタＱ１１との間にカスコード接続される。第２のカスコードブートストラップ回路１５は、ＦＥＴＪ１０と、トランジスタＱ１０と、ダイオードＤ１０と、を備える。ＦＥＴＪ１０は、ＦＥＴである。ＦＥＴＪ１０は、ドレイン−ゲート間がダイオード接続されており、トランジスタＱ１０のゲートに流れる電流を定電流にする。ダイオードＤ１０は、ツェナーダイオードであり、負供給電源−Ｖｃｃから供給される電圧の変動を一定にする。具体的にダイオードＤ１０は、トランジスタＱ１１のエミッタの電圧（電位）及びトランジスタＱ１０のベースの電圧（電位）を一定にする。これにより、トランジスタＱ１１のエミッタの電位とトランジスタＱ１０のベースの電位は同相で変動する。
【００２２】
トランジスタＱ１０は、ベースがダイオードＤ１０のカソードと接続され、コレクタがトランジスタＱ１、Ｑ２のエミッタ接続共通点及びバイアス回路１４と接続されている。トランジスタＱ１０は、エミッタ電流Ｉ、エミッタ電流Ｉ２、及びバイアス回路１４に流れるバイアス電流Ｉ３を合成した合成電流Ｉ（Ｉ＝Ｉ１＋Ｉ２＋Ｉ３）をエミッタから出力する。
【００２３】
定電流回路１６は、第２のカスコードブートストラップ回路１５と負供給電源−Ｖｃｃとの間に接続される。定電流回路１６は、ＦＥＴＪ１１と、制御手段としてのトランジスタＱ１１と、検出手段としての抵抗Ｒ１０と、検出手段としてのトランジスタＱ１２と、を備える。ＦＥＴＪ１１は、ＦＥＴである。ＦＥＴＪ１１は、ドレイン−ゲート間がダイオード接続されており、トランジスタＱ１１のゲートに流れる電流を定電流にする。
【００２４】
トランジスタＱ１１は、後述するトランジスタＱ１２の検出結果に応じて合成電流Ｉを一定に保持する。ここで、トランジスタＱ１２の検出結果とは、トランジスタＱ１２のベース・エミッタ間電圧Ｖに基づいて、当該トランジスタＱ１２がＯＮ／Ｏｆｆ動作をすることをいう。トランジスタＱ１１は、合成電流Ｉの流路に直列に介挿され、常時ＯＮ状態に府勢される。
【００２５】
抵抗Ｒ１０及びトランジスタＱ１２は、エミッタ電流Ｉ１、エミッタ電流Ｉ２及びバイアス電流Ｉ３の合成電流Ｉを検出する。抵抗Ｒ１０は、合成電流Ｉの流路に直列に介挿される。トランジスタＱ１２は、抵抗Ｒ１０のベース・エミッタ間に接続された検出用トランジスタである。また、トランジスタＱ１２のコレクタはトランジスタＱ１１のベースに接続される。
【００２６】
抵抗Ｒ１、Ｒ２は、バイアス抵抗である。出力端子７８、７９は、出力信号Ｖｏを出力する端子である。
【００２７】
次に、負供給電源−Ｖｃｃが変動した場合の差動増幅器１の動作について説明する。
先ず、負供給電源−Ｖｃｃが変動すると、当該変動成分がトランジスタＱ１１のエミッタと接続された接続点Ａ１に伝わる。このとき、ダイオードＤ１０は、接続点Ａ１の電圧（電位）と接続点Ａ２の電圧（電位）とを一定にする。これにより、トランジスタＱ１１のエミッタの電位とトランジスタＱ１０のベースの電位は同相で変動する。したがって、トランジスタＱ１１のエミッタとトランジスタＱ１０のベースとの間では、変動成分は、トランジスタＱ１１のエミッタの電位とトランジスタＱ１０のベースの電位とが固定された状態となる。
【００２８】
また、トランジスタＱ１１のエミッタの電位とトランジスタＱ１０のベースの電位が同相で変動することにより、トランジスタＱ１０のエミッタ、トランジスタＱ１１のコレクタ、及びトランジスタＱ１１のベースの電位も同相で変動する。即ち、トランジスタＱ１１のベース、コレクタ及びエミッタの電位は同相で変動する。このとき、トランジスタＱ１１の各端子間では、各端子の電位は固定された状態となる。これにより、トランジスタＱ１１の動作点が安定する。
【００２９】
トランジスタＱ１１の動作点の安定化を図ることができれば、当該トランジスタＱ１１のコレクタ電流の変動もなくなる。ここで、トランジスタＱ１１の各端子に流れる電流は式（１）の関係で表される。
トランジスタＱ１１のコレクタ電流≒トランジスタＱ１１のエミッタ電流＝ｈｆｅ×トランジスタＱ１１のベース電流・・・（１）（ｈｆｅは電流増幅率）
したがって、トランジスタＱ１１のコレクタ電流が安定化されているということは、ｈｆｅが安定化されるということである。ｈｆｅが安定化されれば、トランジスタＱ１１のエミッタ電流も変動成分の影響を受けずに定電流となる。
【００３０】
ここで、トランジスタＱ１１のコレクタ電流は合成電流Ｉ（＝Ｉ１＋Ｉ２＋Ｉ３）である。トランジスタＱ１１がＯＮすると、トランジスタＱ１１のエミッタには合成電流Ｉが流れる。したがって、トランジスタＱ１１のエミッタに流れる合成電流Ｉは、負供給電源−Ｖｃｃの変動成分の影響を受けない定電流となる。即ち、定電流回路１６のトランジスタＱ１１により、−Ｖｃｃの変動を除去することができる。
【００３１】
次に、入力信号Ｖｉに同相成分が含まれる場合の差動増幅回路１の動作について説明する。先ず、入力信号Ｖｉに同相成分が含まれると、トランジスタＱ１、Ｑ２のエミッタ電圧が変動する。すると、バイアス電流Ｉ３が変動して、合成電流Ｉの変動を招く。以下、合成電流Ｉが変動することにより、当該合成電流Ｉが増加した場合について説明する。
【００３２】
先ず、増加した合成電流ＩはトランジスタＱ１０のコレクタに流れる。ここで、トランジスタＱ１０がＯＮすると、合成電流ＩがトランジスタＱ１０のエミッタから出力される。当該合成電流Ｉは、トランジスタＱ１１のコレクタに流れ込む。
【００３３】
そして、トランジスタＱ１１がＯＮすると、合成電流ＩはトランジスタＱ１１のエミッタから出力される。トランジスタＱ１１のエミッタから出力された合成電流Ｉは、抵抗Ｒ１０に流れ、当該抵抗Ｒ１０の両端に電圧Ｖが現れる。ここで、抵抗Ｒ１０の両端はトランジスタＱ１２のベース−エミッタに接続されている。よって、増加した合成電流Ｉが抵抗Ｒ１０に流れると、トランジスタＱ１２のベース・エミッタ間電圧が上昇し、トランジスタＱ１２がＯＮする。
【００３４】
また、トランジスタＱ１２のコレクタは、トランジスタＱ１１のベースと接続されている。よって、トランジスタＱ１２がＯＮすると、トランジスタＱ１１のベースに流れる電流がトランジスタＱ１２のコレクタに流れ込む。このため、トランジスタＱ１１のベース電流が減少するので、トランジスタＱ１１のベース・エミッタ間電圧が減少する。これにより、トランジスタＱ１１のベース電流が減少する。
【００３５】
トランジスタＱ１１のベース電流が減少すると、トランジスタＱ１２のベース−エミッタ間電圧が減少し、トランジスタＱ１２がＯＦＦする。トランジスタＱ１２がＯＦＦすると、トランジスタＱ１１のベースに流れる電流が増加するので、トランジスタＱ１１のコレクタ電流が増加する。上記の動作が繰り返し行われることにより、合成電流Ｉを一定に保持することができる。即ち、定電流回路１６のトランジスタＱ１１、抵抗Ｒ１０、及びトランジスタＱ１２により、入力信号Ｖｉに同相成分による合成電流Ｉの変動を除去することができる。
【００３６】
次に、図３を参照して、差増増幅回路１の同相除去特性を説明する。図３に同相除去特性を表したグラフを示す。縦軸は、出力信号Ｖｏと入力信号Ｖｉの比（Ｖｏ／Ｖｉ）をデシベルで示した値である。横軸は、周波数（Ｈｚ）を示す。このとき、Ｖｏ／Ｖｉの値は、発振器（図示省略）から入力端子１１、１２へ入力された入力信号Ｖｉの同相成分と、出力端子Ｖｏから出力される出力信号Ｖｏの同相成分と、の比を示した値である。図３の３１が、差動増幅回路１の同相除去特性を示した曲線である。３２が差動増幅回路７０の同相除去特性を示した曲線である。３３が特許文献１の図６の差動増幅回路の同相除去特性を示した曲線である。図３より、差動増幅回路１の同相除去値は１０００ｍＨｚ（即ち、１Ｈｚ）付近では−１５８ｄＢであり、差動増幅回路７０の−９４ｄＢに対して６４ｄＢ分、同相除去特性が向上し、同様に１００Ｈｚ付近では２９ｄＢ分同相除去特性が向上している。
【００３７】
次に、図４を参照して、差増増幅回路１の電源変動除去特性を説明する。図４に電源変動除去特性を表したグラフを示す。縦軸は、出力信号Ｖｏと、負供給電源−Ｖｃｃの変動分Ｖａとの比（Ｖｏ／Ｖａ）をデシベルで示した値である。横軸は、周波数（Ｈｚ）を示す。このとき、Ｖｏ／Ｖａの値は、発振器（図示省略）から負供給電源−Ｖｃｃに変動を加えたときのＶａの変動成分と、出力端子１７，１８から出力される出力信号Ｖｏの変動成分と、の比を示した値ある。図３の４１が、差動増幅回路１の電源変動除去特性を示した曲線である。４２が差動増幅回路７０の電源変動除去特性を示した曲線である。４３が特許文献１の図６の差動増幅回路の電源変動特性を示した曲線である。図４より、差動増幅回路１の電源変動除去値は１０００ｍＨｚ（即ち、１Ｈｚ）付近では−１３７ｄＢであり、差動増幅回路７０の−１１２ｄＢに対して、２４ｄＢ分、電源変動除去特性が向上し、同様に１００Ｈｚ付近では１２ｄＢ分電源変除去特性が向上している。
【００３８】
以上、本実施の形態によれば、トランジスタＱ１１は、トランジスタＱ１２のＯＮ／Ｏｆｆ動作に応じて合成電流Ｉを一定に保持することができる。これにより、負供給電源−Ｖｃｃの変動及び入力信号Ｖｉの同相成分を除去し、電源変動除去特性及び同相除去特性を向上させることができる。
【００３９】
＜変形例１＞
図５を参照して、本発明に係る実施の形態の変形例を説明する。図５に本発明に係る差動増幅回路５０を示す。以下、差動増幅回路１と同様な部分には同一の符号を付し、その詳細な説明を援用し、異なる部分について説明する。
【００４０】
定電流回路１６Ａは、抵抗Ｒ５１と、トランジスタＱ１１と、ダイオードＤ５２と、抵抗Ｒ１０と、を備えて構成される。
【００４１】
抵抗Ｒ５１は、トランジスタＱ１１のゲートと接続される。ダイオード５２は、両端に印加される電圧（トランジスタＱ１１のベース電圧及び抵抗Ｒ１０の片端に印加される電圧）を一定にする。
【００４２】
本変形例によれば、定電流回路１６Ａに第２のカスコードブートストラップ回路１５を接続することにより、電源変動除去特性及び同相除去特性を向上させることができる。
【００４３】
＜変形例２＞
図６を参照して、本発明に係る実施の形態の変形例を説明する。図６に本発明に係る差動増幅回路６０を示す。以下、差動増幅回路１と同様な部分には同一の符号を付し、その詳細な説明を援用し、異なる部分について説明する。
【００４４】
第３のカスコードブートストラップ回路１５Ａは、ＦＥＴＪ１０Ａと、トランジスタＱ１０Ａと、ダイオードＤ１０Ａと、を備えた回路である。ＦＥＴＪ１０Ａ、トランジスタＱ１０Ａ，ダイオードＤ１０Ａは、それぞれ、ＦＥＴＪ１０、トランジスタＱ１０，ダイオードＤ１０と同様の構成である。
【００４５】
本変形例によれば、第２のカスコードブートストラップ回路１５に第３のカスコードブートストラップ回路１５Ａを接続することにより、電源変動除去特性及び同相除去特性を向上させることができる。さらに、第４、第５とカスコードブートストラップ回路を多段化することで、周波数の低い領域においてはさらなる特性改善が出来る。
【００４６】
その他、上記実施の形態における差動増幅回路１の細部構成及び詳細動作に関しても、本発明の趣旨を逸脱しない範囲で適宜変更可能である。
【図面の簡単な説明】
【００４７】
【図１】本発明に係る差動増幅回路１の回路図である。
【図２】本発明に係る差動増幅回路１の回路図である。
【図３】差動増幅回路１の同相除去特性を表したグラフである。
【図４】差動増幅回路１の電源電圧除去特性を表したグラフである。
【図５】差動増幅回路５０の回路図である。
【図６】差動増幅回路６０の回路図である。
【図７】従来の差動増幅回路７０の回路図である。
【符号の説明】
【００４８】
１，５０，６０，７０  差動増幅回路
１１，１２，７１，７２  入力端子
１３，７３    第１のカスコードブートストラップ回路
１４，７５    バイアス回路
１５，７７    第２のカスコードブートストラップ回路
１５Ａ  第３のカスコードブートストラップ回路
１６，７４    定電流回路
１７，１８，７８，７９  出力端子
７６  エミッタフォロワー回路
Ｄ３，Ｄ４，Ｄ５，Ｄ１０，Ｄ１０Ａ，Ｄ５２  ダイオード
Ｉ    合成電流
Ｉ１，Ｉ２    エミッタ電流
Ｉ３  バイアス電流
Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５，Ｑ６，Ｑ７，Ｑ８，Ｑ１０，Ｑ１０Ａ，Ｑ１１，Ｑ１２トランジスタ
Ｒ１，Ｒ２，Ｒ３，Ｒ５，Ｒ６，Ｒ１０，Ｒ５１  抵抗
Ｖ    電圧
Ｖｉ  入力信号
Ｖｏ  出力信号
＋Ｖｃｃ    正供給電源
−Ｖｃｃ    負供給電源
【図１】
2008131347.tif 000003
【図２】
2008131347.tif 000004
【図３】
2008131347.tif 000005
【図４】
2008131347.tif 000006
【図５】
2008131347.tif 000007
【図６】
2008131347.tif 000008
【図７】
2008131347.tif 000009
【手続補正書】
【提出日】平成19年6月26日(2007.6.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
正側電源と負側電源間において差動接続された第１トランジスタ及び第２トランジスタを有し、前記正側電源と前記第１トランジスタ及び第２トランジスタのエミッタ共通接続点との間にバイアス回路が接続された差動増幅回路において、
前記第１トランジスタを流れる電流、第２トランジスタを流れる電流及び前記バイアス回路を流れる電流の合成電流を検出する検出手段と、前記検出手段の検出結果に応じて前記合成電流を一定に保持する制御手段と、を含む定電流回路を備えたことを特徴とする差動増幅回路。
【請求項２】
前記正側電源と前記第１トランジスタ及び第２トランジスタのコレクタとの間に第１ブートストラップ回路がカスコード接続されていることを特徴とする請求項１に記載の差動増幅回路。
【請求項３】
前記第１トランジスタと第２トランジスタのエミッタ共通接続点と前記制御手段との間に、第２ブートストラップ回路がカスコード接続されていることを特徴とする請求項１又は２に記載の差動増幅回路。
【請求項４】
前記定電流回路の前記検出手段は前記合成電流の流路に直列に介挿された抵抗と、この抵抗がベース・エミッタ間に接続された検出用トランジスタを有し、
前記定電流回路の前記制御手段は前記合成電流の流路に直列に介挿され常時ＯＮ状態に付勢される制御用トランジスタを有し、
前記検出用トランジスタのコレクタが前記制御用トランジスタのベースに接続されていることを特徴とする請求項１から３のいずれか一項に記載の差動増幅回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
上記課題を解決するため、請求項１に記載の発明の差動増幅回路は、  
正側電源と負側電源間において差動接続された第１トランジスタ及び第２トランジスタを有し、前記正側電源と前記第１トランジスタ及び第２トランジスタのエミッタ共通接続点との間にバイアス回路が接続された差動増幅回路において、
前記第１トランジスタを流れる電流、第２トランジスタを流れる電流及び前記バイアス回路を流れる電流の合成電流を検出する検出手段と、前記検出手段の検出結果に応じて前記合成電流を一定に保持する制御手段と、を含む定電流回路を備えたことを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
請求項４に記載の発明は、請求項１から３のいずれか一項に記載の差動増幅回路において、  
前記定電流回路の前記検出手段は前記合成電流の流路に直列に介挿された抵抗と、この抵抗がベース・エミッタ間に接続された検出用トランジスタを有し、
前記定電流回路の前記制御手段は前記合成電流の流路に直列に介挿され常時ＯＮ状態に付勢される制御用トランジスタを有し、
前記検出用トランジスタのコレクタが前記制御用トランジスタのベースに接続されていることを特徴とする。  
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
バイアス回路１４は、正側電源＋ＶｃｃとトランジスタＱ１及びトランジスタＱ２のエミッタ接続共通点との間に接続される。バイアス回路１４は、ダイオードＤ３と、ＦＥＴＪ３と、を備える。ＦＥＴＪ３は、ＦＥＴ（Field Effect Transistor）である。ＦＥＴＪ３は、ドレイン−ゲート間がダイオード接続されており、バイアス回路１４を流れる電流としてのバイアス電流Ｉ３を定電流にする。ダイオードＤ３は、ツェナーダイオードであり、ダイオードＤ３の両端電圧（即ち、トランジスタＱ１、Ｑ２のエミッタに印加される電圧及びトランジスタＱ３、Ｑ４のベースに印加されるバイアス電圧）を一定にする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
トランジスタＱ１１は、後述するトランジスタＱ１２の検出結果に応じて合成電流Ｉを一定に保持する。ここで、トランジスタＱ１２の検出結果とは、トランジスタＱ１２のベース・エミッタ間電圧Ｖに基づいて、当該トランジスタＱ１２がＯＮ／Ｏｆｆ動作をすることをいう。トランジスタＱ１１は、合成電流Ｉの流路に直列に介挿され、常時ＯＮ状態に付勢される。