(57)【要約】【課題】基板浮遊効果の抑制と、高速動作とを両立させる。【解決手段】第１領域１２及び第２領域１４が設定されている、絶縁層２４及び絶縁層上に形成された半導体層２６を有する基板２０と、第１及び第２領域にそれぞれＭＯＳＦＥＴ３０及び５０とを備えて構成されている。ＭＯＳＦＥＴは、半導体層上にゲート絶縁膜３２及び５２を介して設けられているゲート電極３４及び５４と、不純物拡散領域４２及び６２とを備えている。不純物拡散領域は、半導体層のゲート電極を挟む位置に形成された、一対の領域である。第１領域に形成されたＭＯＳＦＥＴは、半導体層の底部の、ｐｎ接合の近傍に結晶欠陥領域６８を備えている。【選択図】図１
2008192760.tif 000002
【特許請求の範囲】
【請求項１】
第１領域及び第２領域が設定されている基板であって、絶縁層、及び該絶縁層上に形成された半導体層を有する当該基板と、
前記第１領域に形成された第１ＭＯＳ型電界効果トランジスタと、
前記第２領域に形成された第２ＭＯＳ型電界効果トランジスタと
を備え、
前記第１ＭＯＳ型電界効果トランジスタは、
前記半導体層上にゲート絶縁膜を介して設けられた第１ゲート電極と、
前記半導体層の前記第１ゲート電極を挟む位置に形成された、一対の第１不純物拡散領域と
を備え、
前記第２ＭＯＳ型電界効果トランジスタは、
前記半導体層上にゲート絶縁膜を介して設けられた第２ゲート電極と、
前記半導体層の前記第２ゲート電極を挟む位置に形成された、一対の第２不純物拡散領域と、
前記半導体層の前記絶縁層側の領域部分の、チャネルが形成される領域と、前記第２不純物拡散領域との境界面近傍に結晶欠陥領域と
を備えることを特徴とする半導体装置。
【請求項２】
前記第１ＭＯＳ型電界効果トランジスタは、さらに、前記半導体層の、前記第１ゲート電極の直下のチャネルが形成される領域と、前記第１不純物拡散領域とによって挟まれる部分に、前記第１不純物拡散領域よりも不純物濃度が低く、かつ前記第１不純物拡散領域と同じ導電型の第１不純物低濃度拡散領域を備え、
前記第２ＭＯＳ型電界効果トランジスタは、さらに、前記半導体層の、前記第２ゲート電極の直下のチャネルが形成される領域と、前記第２不純物拡散領域とによって挟まれる部分に、前記第２不純物拡散領域よりも不純物濃度が低く、かつ前記第２不純物拡散領域と同じ導電型の第２不純物低濃度拡散領域を備え、
前記結晶欠陥領域は、前記第２領域における前記半導体層の前記絶縁層側の領域部分の、チャネルが形成される領域と、前記第２不純物低濃度拡散領域との境界面近傍に形成されている
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記基板の半導体層に第１導電型の不純物が注入されており、
前記第１及び第２不純物拡散領域は、前記第１導電型とは異なる第２導電型の領域である
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記基板の、前記第１領域の半導体層には第１導電型の不純物が注入されており、かつ、前記第２領域の半導体層には、前記第１導電型とは異なる第２導電型の不純物が注入されており、
前記第１不純物拡散領域は、前記第２導電型の領域であり、
前記第２不純物拡散領域は、前記第１導電型の領域である
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記第１不純物拡散領域に印加される電源電圧が第１電圧Ｖ１であり、
前記第２不純物拡散領域に印加される電源電圧が前記第１電圧Ｖ１よりも大きい第２電圧Ｖ２である
ことを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記第１電圧Ｖ１が最大でも１．２Ｖであり、
前記第２電圧Ｖ２が最小でも１．８Ｖである
ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１電圧Ｖ１が最大でも１．０Ｖである
ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第２領域の半導体層の厚みが、前記第１領域の半導体層の厚みよりも大きい
ことを特徴とする請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
絶縁層、及び該絶縁層上に半導体層を有する基板を用意する工程と、
該基板に第１領域及び第２領域を設定する工程と、
前記第１領域及び第２領域の半導体層上に、絶縁膜及び導電膜を順次に積層して形成した後、前記絶縁膜及び導電膜をパターニングして、それぞれゲート絶縁膜及びゲート電極を形成する工程と、
前記第２領域の半導体層に再結合中心となる元素を注入して結晶欠陥領域を形成する工程と、
前記第１領域及び第２領域の半導体層の、前記ゲート電極を挟む位置に一対の不純物拡散領域を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項１０】
前記基板を用意する工程では、前記半導体層が第１導電型である基板を用意し、
前記不純物拡散領域を形成する工程では、前記一対の不純物拡散領域を前記第１導電型とは異なる第２導電型にする
ことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記ゲート絶縁膜及びゲート電極を形成した後、
前記ゲート電極をマスクとして、前記第２導電型の不純物を前記半導体層に注入して低濃度拡散層を形成する工程を行い、
前記結晶欠陥領域を形成した後、
前記ゲート電極に隣接してサイドウォールを形成する工程と、
該サイドウォール及びゲート電極をマスクとして、第２導電型の不純物を前記半導体層に注入して、不純物拡散領域を形成し、かつ、前記低濃度拡散層のうち、前記ゲート電極の直下のチャネルが形成される領域及び前記不純物拡散領域間の部分を不純物低濃度拡散領域とする工程と
を行うことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記基板を用意する工程では、前記半導体層が第１導電型の不純物が注入された領域と、前記第１導電型とは異なる第２導電型の不純物が注入された領域とを有する基板を用意し、
前記第１領域及び第２領域を設定する工程では、前記第１導電型の不純物が注入された領域に第１領域を設定し、及び、前記第２導電型の不純物が注入された領域に第２領域を設定し、
前記不純物拡散領域を形成する工程では、
前記第１領域の半導体層の、前記ゲート電極を挟む位置に前記第２導電型の一対の第１不純物拡散領域を形成し、及び、
前記第２領域の半導体層の、前記ゲート電極を挟む位置に前記第１導電型の一対の第２不純物拡散領域を形成する
ことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１３】
前記ゲート絶縁膜及びゲート電極を形成した後、
前記ゲート電極をマスクとして、前記第１領域の半導体層に前記第２導電型の不純物を注入して第１低濃度拡散層を形成する工程と、
前記ゲート電極をマスクとして、前記第２領域の半導体層に前記第１導電型の不純物を注入して第２低濃度拡散層を形成する工程と
を行い、
前記結晶欠陥領域を形成した後、
前記ゲート電極に隣接してサイドウォールを形成する工程と、
該サイドウォール及びゲート電極をマスクとして、前記第１領域の半導体層に第２導電型の不純物を注入して第１不純物拡散領域を形成し、かつ、前記第１低濃度拡散層のうち、前記第１領域のゲート電極の直下のチャネルが形成される領域及び前記第１不純物拡散領域間の部分を第１不純物低濃度拡散領域とする工程と
該サイドウォール及びゲート電極をマスクとして、前記第２領域の半導体層に第１導電型の不純物を注入して第２不純物拡散領域を形成し、かつ、前記第２低濃度拡散層のうち、前記第２領域のゲート電極の直下のチャネルが形成される領域及び前記第２不純物拡散領域間の部分を第２不純物低濃度拡散領域とする工程と
を行うことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記結晶欠陥領域を形成する工程では、
前記第１領域の半導体層上にレジストパターンを形成した後、該レジストパターン及び前記第２領域のゲート電極をマスクとして、前記第２領域の半導体層に再結合中心となる元素を注入する
ことを特徴とする請求項９〜１３のいずれか一項に記載の半導体装置の製造方法。
【請求項１５】
前記第１領域及び第２領域を設定した後、
前記第１領域及び第２領域の半導体層の上にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜上にシリコン窒化膜を形成した後、前記第１領域のシリコン窒化膜を除去して、前記第２領域を覆う窒化膜マスクを形成する工程と、
熱酸化を行って、前記第１領域のシリコン酸化膜を前記第２領域のシリコン酸化膜よりも厚く形成した後、前記窒化膜マスクと、前記第１領域及び第２領域のシリコン酸化膜を除去することにより、前記第２領域の半導体層の厚みを、前記第１領域の半導体層の厚みよりも大きくする工程と
を行うことを特徴とする請求項９〜１３のいずれか一項に記載の半導体装置の製造方法。
【請求項１６】
請求項１〜４のいずれか一項に記載の半導体装置を使用するにあたり、
前記第１不純物拡散領域に第１電圧Ｖ１の電源電圧を印加し、
前記第２不純物拡散領域に前記第１電圧Ｖ１よりも大きい第２電圧Ｖ２の電源電圧を印加する
ことを特徴とする半導体装置の使用方法。
【請求項１７】
前記第１電圧Ｖ１を最大でも１．２Ｖとし、
前記第２電圧Ｖ２を最小でも１．８Ｖとする
ことを特徴とする請求項１６に記載の半導体装置の使用方法。
【請求項１８】
前記第１電圧Ｖ１を最大でも１．０Ｖとする
ことを特徴とする請求項１７に記載の半導体装置の使用方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置、半導体装置の製造方法及びその使用方法に関するものである。
【背景技術】
【０００２】
低電力・高性能デバイスは、パーソナル＆モバイルコミュニケーション製品に用いられるデバイスとして重要である。通常のシリコン基板を用いたバルクＳｉ−ＣＭＯＳデバイスを用いてＬＳＩを構成する場合、ＬＳＩの微細化に伴う高集積化・高速化により、ＬＳＩの消費電力は増大する。そのため、素子構造を含めた新しい低電力デバイスが待望されている。
【０００３】
そのような中で、シリコンの支持層と、素子領域であるシリコン層の間に絶縁層を有するＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いて作成されるＳＯＩ−ＣＭＯＳデバイスは、低電力・高性能デバイスとして期待されている。
【０００４】
ＳＯＩ−ＣＭＯＳデバイスでは、シリコン層（ＳＯＩ層とも称する。）の下に、絶縁層である埋め込み酸化膜（ＢＯＸ）層が存在する。このため、ドレインやソースと基板との寄生容量が小さくなり、低電力及び高速動作が可能になる。また、ＳＯＩ−ＣＭＯＳデバイスではＢＯＸ層により各素子が完全に分離されるので、ラッチアップが起こらなくなるという利点、及び、高密度レイアウトが可能になるという利点もある。
【０００５】
上述したように、ＳＯＩ−ＣＭＯＳデバイスは、有利な点を多く有している。しかし、ＳＯＩ−ＣＭＯＳデバイスでは、通常、ＳＯＩ層が電気的に浮遊した状態にあるので、デバイスの動作時に発生したキャリアがＳＯＩ層に蓄積されることにより、基板浮遊効果が発生することが知られている。
【０００６】
図９（Ａ）及び図９（Ｂ）と図１０（Ａ）及び図１０（Ｂ）とを参照して基板浮遊効果について簡単に説明する。図９（Ａ）及び図９（Ｂ）は、基板浮遊効果を説明するための模式図である。
【０００７】
図９（Ａ）及び図９（Ｂ）は、それぞれ、ＳＯＩ−ＣＭＯＳデバイスの１つのＭＯＳＦＥＴの切断端面及びこの切断端面におけるエネルギーバンド構造を示している。ＳＯＩ−ＣＭＯＳは、支持層１２２、ＢＯＸ層１２４及びＳＯＩ層１２６が順次に積層されたＳＯＩ基板１２０のＳＯＩ層１２６にＭＯＳＦＥＴを備えている。ここでは、ｎ型のＭＯＳＦＥＴを例にとって説明する。
【０００８】
ＭＯＳＦＥＴの動作中には、ソース１６２ｂからドレイン１６２ａに向かって移動するキャリアとしての電子が、ドレイン１６２ａ近傍の強い電界により加速されて、インパクトイオン化を起こして電子と正孔を生成する。
【０００９】
バルクＳｉ−ＣＭＯＳでは、このインパクトイオン化により発生した正孔は、基板電流として消費される。一方、ＳＯＩ−ＣＭＯＳデバイスでは、正孔は最終的にはソース１６２ｂに流れ込むが、ソース１６２ｂ近傍のポテンシャル障壁により、ＳＯＩ層１２６中の、ｐｎ接合近傍（図９（Ｂ）中、Ａで示す部分）に蓄積されやすい。このＳＯＩ層１２６に蓄積される正孔により基板浮遊効果が起こる。
【００１０】
図１０（Ａ）及び図１０（Ｂ）は、基板浮遊効果がＩＶ特性に与える影響を説明するための、模式的な特性図である。
【００１１】
図１０（Ａ）は、横軸にゲート−ソース間の電圧Ｖｇｓ（単位：Ｖ）を取って示し、縦軸にドレイン−ソース間電流（チャネル電流とも称する。）Ｉｄｓ（単位：Ａ）をログスケールで取って示している。図１０（Ａ）では、基板浮遊効果が起こっていない状態を実線Ｉで示し、基板浮遊効果が起こっている状態、すなわち、ＳＯＩ層１２６に正孔が蓄積されている状態を点線ＩＩで示している。
【００１２】
正孔がＳＯＩ層１２６に蓄積されている状態は、支持層１２２から正の電圧が印加されているのと同様の状態になる。このため、基板浮遊効果が起こっていない状態と比較すると、しきい値電圧がＶｔｈ１からＶｔｈ２へと負の方向に変化している。また、ゲート電極１５４に電圧が印加されていない時に流れるオフリーク電流がＩｏｆｆ１からＩｏｆｆ２へと増大している（図１０（Ａ））。
【００１３】
図１０（Ｂ）は、横軸にドレイン−ソース間の電圧Ｖｄｓ（単位：Ｖ）を取って示し、縦軸にチャネル電流Ｉｄｓ（単位：Ａ）を取って示している。図１０（Ｂ）では、基板浮遊効果が起こっていない状態を実線Ｉで示し、基板浮遊効果が起こっている状態を点線ＩＩで示している。
【００１４】
基板浮遊効果が起こっている状態では、ドレイン−ソース間の電圧Ｖｄｓ（Ｖ）が大きくなり、ＳＯＩ層１２６に蓄積されている正孔がソース１６２ｂに流入し始める。このため、基板浮遊効果が起こっていない場合と比較すると、ドレイン−ソース間の電圧Ｖｄｓ（Ｖ）がある電圧Ｖｄｓ１を超えた時に、チャネル電流が異常に増大するようになる（図１０（Ｂ）中、矢印で示す）。このチャネル電流Ｉｄｓの増大は、例えば、チャネル電流Ｉｄｓの大きさの違いを検出するようなアナログ用途に関しては、致命的な不具合になる。
【００１５】
基板浮遊効果を抑制するために、ＳＯＩ層１２６に形成されるｐｎ接合の近傍に、再結合中心となる結晶欠陥を形成する技術がある（例えば、特許文献１、２又は３参照）。この結晶欠陥は、例えばＳＯＩ層１２６にＡｒイオンを注入することにより形成される。形成された結晶欠陥は、キャリアの再結合中心としての機能を有し、正孔を速やかに消滅させることができる。この結果、正孔がＳＯＩ層１２６に蓄積されないため、基板浮遊効果が抑制される。
【特許文献１】特開平４−１７１７６６号公報
【特許文献２】特開平９−１３９４３４号公報
【特許文献３】特開平１１−７４５３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、上述の従来例のＳＯＩ層に結晶欠陥を有するＳＯＩデバイスでは、キャリアが結晶欠陥による準位にトラップされるため、ＭＯＳＦＥＴがオン状態のときのチャネル電流が減少することが知られている。
【００１７】
図１１は、Ａｒイオン注入の有無によるチャネル電流の比較結果である。図１１は、横軸にドレイン−ソース間電圧Ｖｄｓ（単位：Ｖ）を取って示し、縦軸に、ドレイン−ソース間電流（チャネル電流）Ｉｄｓ（単位：Ａ）を取って示している。図１１では、Ａｒイオンの注入が無い場合を曲線Ｉで示し、Ａｒイオンの注入が有る場合を曲線ＩＩで示している。図１１によれば、Ａｒイオン注入が有る場合（曲線ＩＩ）は、Ａｒイオン注入が無い場合（曲線Ｉ）に比べて、ドレイン−ソース間電圧Ｖｄｓが０．５Ｖ以上の範囲でチャネル電流Ｉｄｓが２割程度減少していることがわかる。なお、Ａｒイオンの注入は、２×１０１４／ｃｍ２程度の濃度で行っている。
【００１８】
このように、従来のＳＯＩデバイスでは、基板浮遊効果を抑えるためにＡｒイオン注入を行うと、オン電流が減少し、この結果、トランジスタの駆動力及び動作速度が低下するという問題がある。
【００１９】
この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、２つの領域の一方の領域に形成されたＭＯＳＦＥＴは結晶欠陥領域を有し、他方の領域に形成されたＭＯＳＦＥＴは結晶欠陥領域を有さない構成とすることで、基板浮遊効果の抑制と、高速動作とを両立させる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００２０】
上述した目的を達成するために、この発明の半導体装置は、第１領域及び第２領域が設定されている基板と、第１領域に形成された第１ＭＯＳ型電界効果トランジスタと、第２領域に形成された第２ＭＯＳ型電界効果トランジスタとを備えて構成されている。この基板は、絶縁層、及び絶縁層上に形成された半導体層を有している。
【００２１】
第１ＭＯＳ型電界効果トランジスタは、第１ゲート電極と、第１不純物拡散領域とを備えている。
【００２２】
第１ゲート電極は、半導体層上にゲート絶縁膜を介して設けられている。第１不純物拡散領域は、半導体層の、第１ゲート電極を挟む位置に形成された、一対の領域である。
【００２３】
第２ＭＯＳ型電界効果トランジスタは、第２ゲート電極と、第２不純物拡散領域とを備えている。
【００２４】
第２ゲート電極は、半導体層上にゲート絶縁膜を介して設けられている。第２不純物拡散領域は、半導体層の、第２ゲート電極を挟む位置に形成された一対の領域である。
【００２５】
その上、この第２ＭＯＳ型電界効果トランジスタは、この構成に加えてさらに、半導体層の絶縁層側の領域部分の、チャネルが形成される領域と、第２不純物拡散領域との境界面近傍に結晶欠陥領域を備えている。
【００２６】
また、上述した目的を達成するために、この発明の半導体装置の製造方法は、以下の工程を備えている。
【００２７】
先ず、絶縁層、及び絶縁層上に半導体層を有する基板を用意する。次に、基板に第１領域及び第２領域を設定する。
【００２８】
次に、第１領域及び第２領域の半導体層上に、絶縁膜及び導電膜を順次に積層して形成した後、絶縁膜及び導電膜をパターニングして、それぞれゲート絶縁膜及びゲート電極を形成する。
【００２９】
次に、第２領域の半導体層に再結合中心となる元素を注入して結晶欠陥領域を形成する。
【００３０】
次に、第１領域及び第２領域の半導体層の、ゲート電極を挟む位置にそれぞれ一対の不純物拡散領域を形成する。
【発明の効果】
【００３１】
この発明の半導体装置によれば、第２ＭＯＳ型電界効果トランジスタは、結晶欠陥領域を有している。このため、第２ＭＯＳ型電界効果トランジスタでは、不純物拡散領域に印加される電源電圧が１．８Ｖ以上である場合に顕著に発生する基板浮遊効果を、抑制することができる。また、第１ＭＯＳ型電界効果トランジスタは、結晶欠陥領域を有していないので、第１ＭＯＳ型電界効果トランジスタについては、動作時にチャネル電流が低下しない。
【発明を実施するための最良の形態】
【００３２】
以下、図を参照して、この発明の実施の形態について説明するが、各構成要素の位置、大きさ及び配置関係についてはこの発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、各構成要素の材料、形状、材質、配置関係及び数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されるものではなく、この発明の構成の範囲を逸脱せずにこの発明の効果を達成できる多くの変更又は変形を行うことができる。
【００３３】
（第１実施形態）
図１を参照して、第１実施形態の半導体装置について説明する。図１は、第１実施形態の半導体装置を説明するための概略図であり、主要部の切断端面を示している。
【００３４】
第１実施形態の半導体装置は、第１領域１２及び第２領域１４が設定されている基板２０と、第１領域１２に形成された第１ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）３０と、第２領域１４に形成された第２ＭＯＳＦＥＴ５０とを備えている。この基板２０は、絶縁層２４、及び絶縁層２４上に形成された第１導電型の半導体層２６を有しており、基板２０として例えばＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いることができる。
【００３５】
以下の説明では、基板２０をＳＯＩ基板とした例について説明する。なお、ＳＯＩ基板にも、基板２０と同じ符号を付して説明する。ＳＯＩ基板２０は、例えばシリコンの支持層２２、支持層２２上に設けられた絶縁層２４である埋め込み酸化膜（ＢＯＸ）層、及びＢＯＸ層上に設けられた半導体層２６であるＳＯＩ層により構成されている。以下の説明においては、ＢＯＸ層及びＳＯＩ層に、それぞれ絶縁層２４及び半導体層２６と同じ符号を付して説明する。ここでは、ＳＯＩ層２６を、第１導電型としてｐ型の不純物が注入された、ｐ型の半導体層とする。
【００３６】
第１ＭＯＳＦＥＴ３０は、第１ゲート電極３４と、第１不純物拡散領域４２と、第１不純物低濃度拡散領域４４とを備えている。
【００３７】
第１ゲート電極３４は、ＳＯＩ層２６上に、ゲート絶縁膜３２を介して設けられている。ゲート絶縁膜３２は、例えば熱酸化により形成されたシリコン酸化膜とすることができる。また、第１ゲート電極３４は、例えばＣＶＤ法により堆積されたポリシリコン膜とすることができる。このポリシリコン膜は、例えば、リンが３×１０２０／ｃｍ３程度ドープされて、導電性を有している。
【００３８】
ここでは、ポリシリコンの第１ゲート電極３４上に、金属シリサイド膜３５を備える、いわゆるポリサイドゲートの例を示している。また、第１ゲート電極３４の側壁にサイドウォール３６が設けられている。サイドウォール３６は例えばシリコン酸化膜又はシリコン窒化膜で形成される。
【００３９】
第１不純物拡散領域４２は、ＳＯＩ層２６の、第１ゲート電極３４をゲート長方向に挟む位置に形成されている、一対の領域である。第１不純物拡散領域４２は、第１導電型とは異なる第２導電型の領域であり、ここでは、ｎ型の不純物が高濃度に拡散されている領域（ｎ＋領域）である。第１不純物拡散領域４２は、第１ＭＯＳＦＥＴ３０の動作時には、ドレイン又はソースとして機能する。また、第１不純物拡散領域４２の表面には、金属シリサイド膜４３が形成されている。
【００４０】
第１不純物低濃度拡散領域４４は、ＳＯＩ層２６の第１ゲート電極３４の直下のチャネルが形成される領域４６と、第１不純物拡散領域４２とによって挟まれる部分に形成されている。以下の説明において、チャネルが形成される領域４６を単にチャネル領域と称することもある。第１不純物低濃度拡散領域４４は、第２導電型の領域であって、第１不純物拡散領域４２よりも不純物濃度が低い領域（ｎ−領域）である。
【００４１】
上述したように、第１ＭＯＳＦＥＴ３０は、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を備えている。
【００４２】
第２ＭＯＳＦＥＴ５０は、第１ＭＯＳＦＥＴ３０と同様にＬＤＤ構造のＭＯＳＦＥＴであって、第２ゲート電極５４と、第２不純物拡散領域６２と、第２不純物低濃度拡散領域６４とを備えている。以下の説明では、第１ゲート電極及び第２ゲート電極を、単にゲート電極と称し、第１不純物拡散領域及び第２不純物拡散領域を、単に不純物拡散領域と称し、また、第１不純物低濃度拡散領域及び第２不純物低濃度拡散領域を、単に不純物低濃度拡散領域と称することもある。
【００４３】
第２ＭＯＳＦＥＴ５０は、第２ゲート電極５４上に、金属シリサイド膜５５を備え、また、第２ゲート電極５４の側壁にサイドウォール５６が設けられている。また、第２不純物拡散領域６２の表面には、金属シリサイド膜６３が形成されている。
【００４４】
第２ＭＯＳＦＥＴ５０は、第１ＭＯＳＦＥＴ３０の構成と同一の構成に加えてさらに、ＳＯＩ層２６の底部、すなわち、ＳＯＩ層２６のＢＯＸ層２４側の領域部分の、チャネル領域６６と第２不純物低濃度拡散領域６４との境界面近傍に、結晶欠陥領域６８を備えている点が第１ＭＯＳＦＥＴ３０とは構成が異なっている。結晶欠陥領域６８は、Ａｒなどの不活性な元素が注入されて形成された結晶欠陥を有する領域である。なお、注入される元素は、Ａｒに限定されるものではなく、Ｋｒ、Ｘｅ等の他の希ガス元素を導入しても良く、また、シリコンをイオン注入しても良い。注入される元素の濃度、エネルギーは、注入される元素の種類、ＳＯＩ層２６の膜厚等に応じて、適切な値を選択することができる。
【００４５】
結晶欠陥領域６８は、動作時に起こるインパクトイオン化により生成される正孔を、再結合により消滅させる領域である。正孔を効果的に消滅させるため、結晶欠陥領域６８は、ｐｎ接合の近傍、ここでは不純物低濃度拡散領域６４とチャネル領域６６との境界面近傍に設けられるのが良い。なお、第１領域１２に形成された第１ＭＯＳＦＥＴ３０は、結晶欠陥領域６８のような領域を備えていない。
【００４６】
この発明の半導体装置の実施形態によれば、第２ＭＯＳＦＥＴ５０は、結晶欠陥領域６８を有しているので、インパクトイオン化により生成された正孔をＳＯＩ層２６に蓄積させることなく、速やかに消滅させることができ、その結果、基板浮遊効果を抑制することができる。また、第１ＭＯＳＦＥＴ３０は、結晶欠陥領域を有していないので、結晶欠陥領域の準位へのキャリアのトラップがなく、動作時にチャネル電流の低下が起こらない。
【００４７】
図２（Ａ）及び（Ｂ）を参照して、Ａｒイオン注入による基板浮遊効果の電源電圧依存性について説明する。ここで、電源電圧Ｖｄは、ＭＯＳＦＥＴの不純物拡散領域に印加される電圧であり、例えばソースを接地電位とした場合には、電源電圧Ｖｄは、ソース−ドレイン間に印加される電圧Ｖｄｓに等しくなる。なお、以下の説明においては、電源電圧Ｖｄとソース−ドレイン間に印加される電圧Ｖｄｓを等しいものとする。
【００４８】
図２（Ａ）及び（Ｂ）は、Ａｒイオン注入が有る場合と無い場合の、ゲート電圧Ｖｇｓ（単位：Ｖ）とチャネル電流Ｉｄｓ（単位：Ａ）の関係を示す図である。図２（Ａ）及び（Ｂ）では、横軸にゲート電圧Ｖｇｓを取って示し、かつ縦軸にチャネル電流Ｉｄｓを取って示している。
【００４９】
図２（Ａ）は、電源電圧Ｖｄが１．８ＶのときのＩｄｓ−Ｖｇｓ特性であり、図２（Ｂ）は、電源電圧Ｖｄが１．０ＶのときのＩｄｓ−Ｖｇｓ特性である。ここで、Ａｒイオンの注入は、２×１０１４／ｃｍ２程度の濃度で行っている。図２（Ａ）及び（Ｂ）では、Ａｒイオン注入を行った場合を曲線Ｉで示し、Ａｒイオン注入を行っていない場合を曲線ＩＩで示している。
【００５０】
電源電圧Ｖｄが１．８Ｖのとき、Ａｒイオン注入が無い場合（曲線ＩＩ）は、図１０（Ａ）を参照して説明したしきい値電圧の低下、すなわち基板浮遊効果が顕著に現れる（図２（Ａ）中、矢印で示す）。これに対し、Ａｒイオン注入を行った場合（曲線Ｉ）、しきい値電圧の低下は見られない。すなわち、Ａｒイオン注入により基板浮遊効果を抑制することができる（図２（Ａ））。
【００５１】
一方、電源電圧Ｖｄが１．０Ｖのとき、Ａｒイオン注入が無い場合（曲線ＩＩ）であっても、Ａｒイオン注入を行った場合（曲線Ｉ）と同様のＩｄｓ−Ｖｇｓ特性を示し、しきい値電圧の低下が見られない。すなわち、電源電圧Ｖｄが１．０Ｖのときは、Ａｒイオン注入が無い場合でも、基板浮遊効果は起こらない（図２（Ｂ））。
【００５２】
そこで、第１領域１２を、ロジック回路などの低い電源電圧で駆動する回路（以下、単に低電圧回路と称する。）が形成されている領域とするのが良い。また、第２領域１４を、例えばデバイスの入出力（ＩＯ）回路などの高い電源電圧で駆動する回路（以下、単に高電圧回路と称する。）が形成されている領域とするのが良い。ここで、第１領域１２に設けられる回路を駆動する電源電圧Ｖｄを第１電圧Ｖ１とする。また、第２領域１４に設けられる回路を駆動する電源電圧Ｖｄを第２電圧Ｖ２とする。
【００５３】
このとき、第１ＭＯＳＦＥＴ３０の不純物拡散領域４２に印加される電源電圧が第１電圧Ｖ１であり、第２ＭＯＳＦＥＴ５０の不純物拡散領域６２に印加される電源電圧が第１電圧Ｖ１よりも大きい第２電圧Ｖ２である。
【００５４】
なお、第１電圧Ｖ１は、最大でも１．２Ｖ、すなわち１．２Ｖ以下にするのが良い。ここで、第１電圧Ｖ１が１．２Ｖのとき、Ａｒイオン注入が無い場合には、基板浮遊効果は起こらないか、起こったとしても小さく、低電圧回路の動作に与える影響は小さい。また、Ａｒイオン注入を行っていないため、オン電流は低下しない。
【００５５】
また、第２電圧Ｖ２は、最小でも１．８Ｖ、すなわち１．８Ｖ以上にするのが良い。なお、第２電圧Ｖ２の上限値は、特に規定されないが、およそ５Ｖ程度が想定される。
【００５６】
図２（Ａ）に示したように、Ａｒイオン注入が無い場合（図２（Ａ）中、点線ＩＩで示す。）、電源電圧Ｖｄが１．８Ｖ以上で、しきい値電圧の低下、すなわち基板浮遊効果が顕著に見られる。従って、高電圧回路が形成される第２領域１４の第２ＭＯＳＦＥＴ５０を結晶欠陥領域６８を備える構成にすることで、基板浮遊効果を抑制できる。
【００５７】
さらに、第１電圧Ｖ１を、最大でも１．０Ｖ、すなわち１．０Ｖ以下にすると、図２（Ｂ）に示したように、Ａｒイオン注入の有無による、Ｉｄｓ−Ｖｇｓ特性の差はない、すなわち、基板浮遊効果の影響を受けないのでより好適である。
【００５８】
この発明の半導体装置によれば、第２領域のＭＯＳＦＥＴは、結晶欠陥領域を有しているので、電源電圧が１．８Ｖ以上である場合に顕著に発生する基板浮遊効果を、抑制することができる。また、第１領域のＭＯＳＦＥＴは、結晶欠陥領域を有していないので、オン状態におけるチャネル電流の低下を抑制することができる。
【００５９】
（第１実施形態の半導体装置の製造方法）
図３及び図４を参照して、この発明の半導体装置の製造方法について説明する。図３及び図４は、図１を参照して説明した第１実施形態の半導体装置の製造方法を説明するための工程図であって、各工程で形成された主要部の切断端面を示している。
【００６０】
先ず、絶縁層２４、及び絶縁層２４上に第１導電型の半導体層２６を有する基板２０を用意する。基板２０として、例えば第１導電型の半導体層としてｐ型のシリコン層を備える、ＳＯＩ基板を用いることができる。ＳＯＩ基板２０は、支持層２２、絶縁層としてのＢＯＸ層２４、及び、半導体層としてのＳＯＩ層２６を備えている。
【００６１】
次に、ＳＯＩ基板２０に、第１領域１２及び第２領域１４を設定する。第１領域１２は、例えばロジック回路など低電圧回路が形成される領域である。また、第２領域１４は、例えば入出力（ＩＯ）回路など高電圧回路が形成される領域である（図２（Ａ））。
【００６２】
次に、ＳＯＩ層２６上に、絶縁膜及び導電膜を順次に積層して形成した後、絶縁膜及び導電膜をパターニングして、それぞれゲート絶縁膜３２及び５２と、ゲート電極３４及び５４とを形成する。絶縁膜は、例えば熱酸化により形成されたシリコン酸化膜である。また、導電膜は、例えばＣＶＤ法で形成されたポリシリコン膜に不純物を注入することにより導電性を持たせたものである。絶縁膜及び導電膜は、例えば、任意好適な従来周知のフォトリソグラフィ及びドライエッチングによりパターニングされて、それぞれゲート絶縁膜３２及び５２とゲート電極３４及び５４とに加工される。
【００６３】
次に、ゲート電極３４及び５４をマスクとして、第１導電型とは異なる第２導電型、ここではｎ型の不純物をＳＯＩ層２６に注入して低濃度拡散層４０及び６０を形成する（図２（Ｂ））。
【００６４】
次に、第１領域１２のＳＯＩ層２６上に、従来周知のフォトリソグラフィ法により、レジストパターン７０を形成する。
【００６５】
レジストパターン７０は、例えば、任意好適なポジ型のレジストを用いて以下のように形成される。先ず、ＳＯＩ層２６の全面上、すなわち、第１領域１２及び第２領域１４のＳＯＩ層２６上にレジストを塗布してレジスト層を形成する。次に、第２領域１４のレジスト層の領域部分を露光した後、現像することにより、第２領域１４のレジスト層を除去するとともに、第１領域１２のレジスト層を残存させる。この第１領域１２に残存したレジスト層の部分がレジストパターン７０である。
【００６６】
その後、レジストパターン７０及び第２領域１４のゲート電極５４をマスクとして、第２領域１４のＳＯＩ層２６に再結合中心となる元素（矢印Ｉで示す。）を注入する。この元素が注入された領域が結晶欠陥領域６８である（図３（Ｃ））。
【００６７】
例えば、再結合中心となる元素としてＡｒを注入する場合、基板浮遊効果を抑制するために１〜５×１０１４／ｃｍ２程度の濃度でイオン注入すれば良い。
【００６８】
また、ＳＯＩ層２６の厚さ５０ｎｍの場合、Ａｒは、ＳＯＩ層２６の上面から４０ｎｍ程度の深さに注入される必要があるため、５０ｋｅＶ程度のエネルギーで注入される。
【００６９】
次に、レジストパターン７０を除去した後、ゲート電極３４及び５４に隣接してサイドウォール３６及び５６を形成する。サイドウォール３６及び５６は、例えば以下の工程で形成される。先ず、シリコン酸化膜又はシリコン窒化膜を、ＳＯＩ層２６の全面上にゲート電極３４及び５４を覆うように形成する。その後、ＳＯＩ層２６の上面に対して垂直方向からの異方性エッチングを行うことにより、ゲート電極３４及び５４の側面にサイドウォール３６及び５６が残存する。
【００７０】
さらに、サイドウォール３６及び５６及びゲート電極３４及び５４をマスクとして、第２導電型、ここではｎ型の不純物を注入して、不純物拡散領域４２及び６２を形成し、かつ、低濃度拡散層４０及び６０のうち、ゲート電極３４及び５４の直下のチャネルが形成される領域４６及び６６と不純物拡散領域４２及び６２との間の部分をそれぞれ不純物低濃度拡散領域４４及び６４とする（図４（Ａ））。
【００７１】
その後、ゲート電極３４及び５４上と、不純物拡散領域４２及び６２上とに、コバルト等の高融点の金属層を形成した後、熱処理を行って金属層を金属シリサイド化する（図４（Ｂ））。
【００７２】
その後の、層間絶縁膜や配線層の形成などは、従来周知の方法で行うことができるので、以降の工程の説明を省略する。
【００７３】
近年の、ＣＭＯＳデバイスでは、ロジック部とＩＯ部とで、ＬＤＤの最適な条件が異なることが多い。そのため、ロジック部とＩＯ部でＬＤＤ注入を別工程で実施することが主流となっている。ここでは、ロジック部にはＡｒ注入を行わないので、動作時にオン電流が減少せず、このため最適な条件でＬＤＤが形成されていない場合であっても、動作上与える影響は少ない。従って、ロジック部とＩＯ部でＬＤＤ注入を同一工程で行うことが可能になる。
【００７４】
このように、第１実施形態の半導体装置の製造方法によれば、第１領域にのみＡｒ元素を注入するためにレジストパターンを形成しているが、ロジック部とＩＯ部でＬＤＤ注入を別工程で実施する場合と比べて、工程数の増加はない。
【００７５】
（第２実施形態）
図５を参照して、第２実施形態の半導体装置について説明する。図５は、第２実施形態の半導体装置を説明するための概略図であり、主要部の切断端面を示している。
【００７６】
第２実施形態の半導体装置１１は、ＳＯＩ基板２１に関して、第２領域１４の半導体層２６ｂの厚みｔ２が、第１領域１２の半導体層２６ａの厚みｔ１よりも大きい点が第１実施形態の半導体装置と異なっており、それ以外の点は同様である。従って、重複する説明を省略する。
【００７７】
第２実施形態の半導体装置１１では、例えば、第１領域１２のＳＯＩ層２６ａの厚みｔ１を４０ｎｍとし、第２領域１４のＳＯＩ層２６ｂの厚みｔ２を６０ｎｍとすることができる。
【００７８】
なお、第２実施形態の半導体装置１１は、第１領域１２のＳＯＩ層２６ａに結晶欠陥領域を備えなければ良く、例えばＡｒイオンが注入された領域がＢＯＸ層２４内にあっても良い。
【００７９】
第２実施形態の半導体装置によれば、第１実施形態の構成により得られる効果に加えて、第２領域の半導体層の厚みが、第１領域の半導体層の厚みよりも大きいことにより、第２領域に形成されたＭＯＳＦＥＴの耐圧が向上するという更なる効果が得られる。
【００８０】
（第２実施形態の半導体装置の製造方法）
図６〜８を参照して、この発明の半導体装置の製造方法について説明する。図６〜８は、半導体装置の製造方法を説明するための工程図であって、各工程で形成された主要部の切断端面を示している。なお、図３及び４を参照して説明した第１実施形態と重複する説明は省略する。
【００８１】
先ず、絶縁層２４、及び絶縁層２４上に第１導電型の半導体層２６を有する基板２０を用意する。基板２０として、例えば第１導電型の半導体層としてｐ型のシリコン層を備える、ＳＯＩ基板を用いることができる。ＳＯＩ基板２０は、支持層２２、絶縁層としてのＢＯＸ層２４、及び、半導体層としてのＳＯＩ層２６を備えている。
【００８２】
次に、ＳＯＩ基板２０に、第１領域１２及び第２領域１４を設定する。第１領域１２は、例えばロジック回路など低電圧回路が形成される領域である。また、第２領域１４は、例えば入出力（ＩＯ）回路など高電圧回路が形成される領域である（図６（Ａ））。
【００８３】
次に、第１領域１２及び第２領域１４のＳＯＩ層２６の上にシリコン酸化膜７２を形成する（図６（Ｂ））。
【００８４】
次に、シリコン酸化膜７２上にシリコン窒化膜を形成した後、第２領域１４のシリコン窒化膜を除去して窒化膜マスク７４を形成する（図６（Ｃ））。
【００８５】
次に、窒化膜マスク７４を耐酸化マスクとして用いた熱酸化を行って、第１領域１２のシリコン酸化膜７２ａを第２領域１４のシリコン酸化膜７２ｂよりも厚く加工する。すなわち、ＳＯＩ基板２１の第１領域１２の半導体層２６ａの厚みが第２領域１４の半導体層２６ｂの厚みより小さくなる（図６（Ｄ））。
【００８６】
その後、窒化膜マスク７４と、第１領域１２及び第２領域１４のシリコン酸化膜７２ａ及び７２ｂを除去することにより、第２領域１４の半導体層２６ｂの厚みｔ２が、第１領域１２の半導体層２６ａの厚みｔ１よりも大きいＳＯＩ基板２１を得る。例えば、第１領域１２のＳＯＩ層２６ａの厚みｔ１を４０ｎｍとし、第２領域１４のＳＯＩ層２６ｂの厚みｔ２を６０ｎｍとする（図７（Ａ））。
【００８７】
次に、ＳＯＩ層２６ａ及び２６ｂ上に、絶縁膜及び導電膜を順次に積層して形成した後、絶縁膜及び導電膜をパターニングして、それぞれゲート絶縁膜３２及び５２及びゲート電極３４及び５４に加工する。
【００８８】
次に、ゲート電極３４及び５４をマスクとして、第１導電型とは異なる第２導電型の不純物、ここではｎ型の不純物をＳＯＩ層２６ａ及び２６ｂに注入して低濃度拡散層４０及び６０を形成する（図７（Ｂ））。
【００８９】
次に、ゲート電極３４及び５４をマスクとして、第２領域１４の半導体層２６ｂに再結合中心となる元素を注入して結晶欠陥領域６８を形成する。ここでは、第２領域１４のＳＯＩ層２６ｂの厚みが、第１領域１２のＳＯＩ層２６ａの厚みよりも大きい。このため、注入する元素のエネルギーを好適に設定することにより、第２領域１４のＳＯＩ層２６ｂの底部、すなわちＳＯＩ層２６ｂのＢＯＸ層２４側の領域部分に元素が注入されるとともに、第１領域のＳＯＩ層２６ａを透過して、ＢＯＸ層２４内に元素が達する（図７（Ｃ））。
【００９０】
例えば、第２領域１４のＳＯＩ層２６ｂの厚みｔ２が６０ｎｍである場合、ＡｒイオンをＳＯＩ層２６ｂの表面から５０ｎｍ程度の深さに注入する。このため、６０ｋｅＶ程度のエネルギーで注入すれば良い。このとき、第１領域１２のＳＯＩ層２６ａの厚みｔ１が４０ｎｍであると、６０ｋｅＶのエネルギーのＡｒイオンは、第１領域１２のＳＯＩ層２６ａを透過し、ＢＯＸ層２４に達する。この結果、第１領域１２のＳＯＩ２６ａには、結晶欠陥領域が形成されずに、ＢＯＸ層２４にＡｒ注入領域４８が形成される。
【００９１】
この工程によれば、第１領域１２を覆うレジストパターンを形成することなく、第２領域１４のＳＯＩ層２６ｂにのみ、結晶欠陥領域６８を形成することができる。
【００９２】
次に、ゲート電極３４及び５４に隣接してサイドウォール３６及び５６を形成する。
【００９３】
次に、サイドウォール３６及び５６及びゲート電極３４及び５４をマスクとして、第２導電型の不純物を注入して、不純物拡散領域４２及び６２を形成する。このとき、低濃度拡散層４０及び６０のうち、ゲート電極３４及び５４の直下のチャネルが形成される領域４６及び６６と不純物拡散領域４２及び６２との間の部分をそれぞれ不純物低濃度拡散領域４４及び６４とする（図８（Ａ））。
【００９４】
その後、ゲート電極３４上と不純物拡散領域４２及び６２上とに、コバルト等の高融点の金属層を形成した後、熱処理を行って金属層を金属シリサイド化する（図８（Ｂ））。
【００９５】
その後の、層間絶縁膜や配線層の形成などは、従来周知の方法で行うことができるので、以降の工程の説明を省略する。
【００９６】
上述した各実施形態では、ｎ型のＭＯＳＦＥＴについて説明したが、本発明の半導体装置及びその製造方法は、これに限定されず、ｐ型のＭＯＳＦＥＴ及びその製造方法も本発明に含まれる。
【００９７】
また、第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴの一方をｎ型のＭＯＳＦＥＴとし、他方をｐ型のＭＯＳＦＥＴとしても良い。第１ＭＯＳＦＥＴと第２ＭＯＳＦＥＴの導電型を変えるための工程は、任意好適な周知のＣＭＯＳの製造方法における技術を適用すればよい。
【００９８】
なお、ＬＤＤ構造を有するＭＯＳＦＥＴの構造及びその製造方法は、任意好適な周知の構造及び方法とすることができる。
【図面の簡単な説明】
【００９９】
【図１】第１実施形態の半導体装置を説明するための概略図である。
【図２】Ａｒイオン注入による基板浮遊効果の電源電圧依存性を示す図である。
【図３】第１実施形態の半導体装置の製造方法を説明するための工程図（その１）である。
【図４】第１実施形態の半導体装置の製造方法を説明するための工程図（その２）である。
【図５】第２実施形態の半導体装置を説明するための概略図である。
【図６】第２実施形態の半導体装置の製造方法を説明するための工程図（その１）である。
【図７】第２実施形態の半導体装置の製造方法を説明するための工程図（その２）である。
【図８】第２実施形態の半導体装置の製造方法を説明するための工程図（その３）である。
【図９】基板浮遊効果について説明するための模式図である。
【図１０】基板浮遊効果が発生したときのＩＶ特性について説明するための図である。
【図１１】Ａｒイオン注入の有無によるトランジスタのオン電流の比較結果である。
【符号の説明】
【０１００】
１０、１１    半導体装置
１２    第１領域
１４    第２領域
２０、２１    基板（ＳＯＩ基板）
２２    支持層
２４    絶縁層（ＢＯＸ層）
２６、２６ａ、２６ｂ    半導体層（ＳＯＩ層）
３０、５０    ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）
３２、５２    ゲート絶縁膜
３４、５４    ゲート電極
３５、４３、５５、６３    金属シリサイド膜
３６、５６    サイドウォール
４０、６０    低濃度拡散層
４２、６２    不純物拡散領域
４４、６４    不純物低濃度拡散領域
４６、６６    チャネル領域
４８    Ａｒ注入領域
６８    結晶欠陥領域
７０    レジストパターン
７２、７２ａ、７２ｂ    シリコン酸化膜
７４    窒化膜マスク
【図１】
2008192760.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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