(57)【要約】【課題】  正孔移動度を向上させるためのデバイス、方法を提供する。【解決手段】  第１のシリコン層の上の酸化物層と、酸化物層の上の第２のシリコン層とを含み、酸化物層が第１のシリコン層と第２のシリコン層との間にある半導体デバイスが提供される。第１のシリコン層２１０及び第２のシリコン層２３０は、同一の結晶配向を含む。デバイスは、第１のシリコン層の上の傾斜ゲルマニウム層２５０をさらに含み、傾斜ゲルマニウム層は、スペーサ２４０及び第１のシリコン層に接し、酸化物層２２０には接しない。傾斜ゲルマニウム層の下部は、傾斜ゲルマニウム層の上部より高濃度のゲルマニウムを含み、傾斜ゲルマニウム層の上面にはゲルマニウムが存在しない。【選択図】  図４
2008131033.tif 000002
【特許請求の範囲】
【請求項１】
第１のシリコン層の上の酸化物層と、
前記酸化物層の上の第２のシリコン層であって、前記酸化物層は前記第１のシリコン層と前記第２のシリコン層との間に存在する、第２のシリコン層と、
前記第１のシリコン層の上のスペーサであって、前記スペーサは前記酸化物層、前記第１のシリコン層、及び前記第２のシリコン層に接する、スペーサと、
前記第１のシリコン層の上の傾斜ゲルマニウム層であって、前記傾斜ゲルマニウム層は前記スペーサ及び前記第１のシリコン層に接し、前記傾斜ゲルマニウム層の下部は前記傾斜ゲルマニウム層の上部より高濃度のゲルマニウムを含む、傾斜ゲルマニウム層と、
前記第２のシリコン層の上のｎ型電界効果トランジスタと、
前記傾斜ゲルマニウム層の上のｐ型電界効果トランジスタと、
を含み、
前記酸化物層は、前記ｎ型電界効果トランジスタの下のみに存在し、前記ｐ型電界効果トランジスタの下には存在しない、
半導体デバイス。
【請求項２】
前記傾斜ゲルマニウム層の上面にはゲルマニウムが存在しない、請求項１に記載の半導体デバイス。
【請求項３】
前記第１のシリコン層及び前記第２のシリコン層は同一の結晶配向を含む、請求項１に記載の半導体デバイス。
【請求項４】
前記スペーサは、スペーサ、浅いトレンチ分離領域、及びフィールド酸化物領域のうちの１つを含む、請求項１に記載の半導体デバイス。
【請求項５】
前記傾斜ゲルマニウム層の上の第３のシリコン層をさらに含み、前記第３のシリコン層は、前記傾斜ゲルマニウム層と前記ｐ型電界効果トランジスタとの間に存在する、請求項１に記載の半導体デバイス。
【請求項６】
前記第３のシリコン層は歪み疑似格子整合シリコンを含む、請求項１に記載の半導体デバイス。
【請求項７】
前記ｎ型電界効果トランジスタ及び前記ｐ型電界効果トランジスタは同一平面上に存在する、請求項１に記載の半導体デバイス。
【請求項８】
第１のシリコン層の上の酸化物層と、
前記酸化物層の上の第２のシリコン層であって、前記酸化物層は前記第１のシリコン層と前記第２のシリコン層との間に存在する、第２のシリコン層と、
前記第１のシリコン層の上のスペーサであって、前記スペーサは前記酸化物層、前記第１のシリコン層、及び前記第２のシリコン層に接する、スペーサと、
前記第１のシリコン層の上の傾斜ゲルマニウム層であって、前記傾斜ゲルマニウム層は、前記スペーサ及び前記第１のシリコン層に接し前記酸化物層には接することがなく、前記傾斜ゲルマニウム層の下部は前記傾斜ゲルマニウム層の上部より高濃度のゲルマニウムを含む、傾斜ゲルマニウム層と、
前記傾斜ゲルマニウム層の上の第３のシリコン層と、
前記第２のシリコン層の上のｎ型電界効果トランジスタと、
前記第３のシリコン層の上のｐ型電界効果トランジスタと、
を含み、
前記酸化物層は、前記ｎ型電界効果トランジスタの下のみに存在し、前記ｐ型電界効果トランジスタの下には存在しない、
半導体デバイス。
【請求項９】
第１のシリコン層の上に酸化物層を形成するステップと、
前記酸化物層が前記第１のシリコン層と第２のシリコン層との間に存在するように、前記酸化物層の上に前記第２のシリコン層を形成するステップと、
前記第２のシリコン層の一部と前記酸化物層の一部とを、前記第１のシリコン層の露出エリアを残すように除去するステップと、
前記第１のシリコン層の前記露出エリアの上に、前記酸化物層、前記第１のシリコン層、及び前記第２のシリコン層に接するようにスペーサを形成するステップと、
前記第１のシリコン層の前記露出エリアの上に傾斜ゲルマニウム層を形成するステップであって、前記スペーサ及び前記第１のシリコン層に接し、前記傾斜ゲルマニウム層の下部が前記傾斜ゲルマニウム層の上部より高濃度のゲルマニウムを含むように、前記傾斜ゲルマニウム層を形成するステップと、
前記第２のシリコン層の上にｎ型電界効果トランジスタを形成するステップと、
前記傾斜ゲルマニウム層の上にｐ型電界効果トランジスタを形成するステップと、
を含み、
前記酸化物層は、前記ｎ型電界効果トランジスタの下のみに存在し、前記ｐ型電界効果トランジスタの下には存在しない、
方法。
【請求項１０】
前記傾斜ゲルマニウム層を形成する前記ステップは、前記傾斜ゲルマニウム層の上面にゲルマニウムが存在しないように前記傾斜ゲルマニウム層を形成するステップを含む、請求項９に記載の方法。
【請求項１１】
前記第２のシリコン層を形成する前記ステップは、前記第２のシリコン層と前記第１のシリコン層とが同一の結晶配向を含むように前記第２のシリコン層を形成するステップを含む、請求項９に記載の方法。
【請求項１２】
前記スペーサを形成する前記ステップは、スペーサ、浅いトレンチ分離領域、及びフィールド酸化物領域のうちの１つを含むように前記スペーサを形成するステップを含む、請求項９に記載の方法。
【請求項１３】
前記傾斜ゲルマニウム層の上に第３のシリコン層を形成するステップをさらに含む、請求項９に記載の方法。
【請求項１４】
前記第３のシリコン層を形成する前記ステップは、前記第３のシリコン層が歪み疑似格子整合シリコンを含むように前記第３のシリコン層を形成するステップを含む、請求項１３に記載の方法。
【請求項１５】
前記ｎ型電界効果トランジスタ及び前記ｐ型電界効果トランジスタを形成する前記ステップは、前記ｎ型電界効果トランジスタと前記ｐ型電界効果トランジスタとが同一平面上に存在するように前記ｎ型電界効果トランジスタと前記ｐ型電界効果トランジスタとを形成するステップを含む、請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、正孔移動度を向上させるためのデバイス、方法等を提供する。
【背景技術】
【０００２】
ｐ型電界効果トランジスタ（ｐＦＥＴ）を（１１０）結晶配向基板の上に形成することによって、正孔移動度が倍になる。しかしながら、ｎ型電界効果トランジスタ（ｎＦＥＴ）が（１１０）結晶配向基板の上に形成される場合には、電子移動度が同じ程度低下する。したがって、（１１０）結晶配向面の上にｐＦＥＴを形成し、（１００）結晶配向面の上にｎＦＥＴを形成することによって全体的な性能向上の利益を得るためには、典型的には、ハイブリッド配向基板が必要である。ハイブリッド配向基板を得るために、（１００）結晶配向ウェハを（１１０）結晶配向ウェハと結合する場合がある。この手法は、２つの（１００）結晶配向ウェハを結合するか、又は酸素注入による分離（separation by implantation of oxygen；ＳＩＭＯＸ）技術のいずれかによって形成することができる現在の（１００）結晶配向シリコン・オン・インシュレータ（ＳＯＩ）より高価なものとなる可能性が極めて高い。
【０００３】
【特許文献１】米国特許出願公開番号第２００６／０１７５６５９号
【特許文献２】米国特許出願公開番号第２００６／０１９４３８４号
【特許文献３】米国特許出願公開番号第２００６／０１９４４２１号
【特許文献４】米国特許出願公開番号第２００６／０１５１８３７号
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、正孔移動度を向上させるためのデバイス、方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の実施形態は、正孔移動度を向上させるためのデバイス、方法等を提供するものである。より具体的には、半導体デバイスが、第１のシリコン層の上の酸化物層と、酸化物層の上の第２のシリコン層とを含み、酸化物層は、第１のシリコン層と第２のシリコン層との間に存在する。第１のシリコン層及び第２のシリコン層は、同一の結晶配向を含む。第１のシリコン層の上にエリアが設けられ、エリアは、酸化物層、第１のシリコン層、及び第２のシリコン層に接する。エリアは、スペーサ、浅いトレンチ分離領域、又はフィールド酸化物領域を含む。
【０００６】
本デバイスは、第１のシリコン層の上の傾斜ゲルマニウム層をさらに含み、傾斜ゲルマニウム層は、エリア及び第１のシリコン層に接し、酸化物層には接しない。傾斜ゲルマニウム層の下部は、傾斜ゲルマニウム層の上部より高濃度のゲルマニウムを含み、傾斜ゲルマニウム層の上面にはゲルマニウムが存在しない。
【０００７】
さらに、第２のシリコン層の上にｎＦＥＴが存在し、傾斜ゲルマニウム層の上にｐＦＥＴが存在し、酸化物層はｎＦＥＴの下のみに存在し、ｐＦＥＴの下には存在しない。ｎＦＥＴ及びｐＦＥＴは、同一平面上に存在する。
【０００８】
デバイスは、傾斜ゲルマニウム層の上の第３のシリコン層を含み、ｐＦＥＴが第３のシリコン層の上に存在するものとすることもできる。したがって、第３のシリコン層は、傾斜ゲルマニウム層とｐＦＥＴとの間に存在する。第３のシリコン層は、歪み疑似格子整合シリコン（strained pseudomorphic silicon）を含む。
【０００９】
第１のシリコン層の上に酸化物層を形成するステップと、酸化物層が第１のシリコン層と第２のシリコン層との間に存在するように酸化物層の上に第２のシリコン層を形成するステップとを含む方法も提供される。第２のシリコン層はまた、第２のシリコン層と第１のシリコン層とが同一の結晶配向を含むように形成される。次に、第２のシリコン層の一部と酸化物層の一部が、第１のシリコン層の露出エリアを残すように除去される。
【００１０】
その後、第１のシリコン層の露出エリアの上に、酸化物層、第１のシリコン層、及び第２のシリコン層に接するようにエリアが形成される。このエリアは、スペーサ、浅いトレンチ分離領域、又はフィールド酸化物領域を含む。
【００１１】
次いで、本方法は、第１のシリコン層の露出エリアの上に、エリア及び第１のシリコン層に接するように傾斜ゲルマニウム層を形成する。さらに、傾斜ゲルマニウム層は、傾斜ゲルマニウム層の下部が傾斜ゲルマニウム層の上部より高濃度のゲルマニウムを含み、傾斜ゲルマニウム層の上面にはゲルマニウムが存在しないように、形成される。
【００１２】
続いて、第２のシリコン層の上にｎＦＥＴが形成され、傾斜ゲルマニウム層の上にｐＦＥＴが形成され、その結果、酸化物層はｎＦＥＴの下のみに存在し、ｐＦＥＴの下には存在しない。ｎＦＥＴ及びｐＦＥＴは、同一平面上に形成される。本方法はまた、傾斜ゲルマニウム層の上に、歪み疑似格子整合シリコンを含むように第３のシリコン層を形成するステップを含むものとすることができる。
【００１３】
したがって、本発明の実施形態は、ゲルマニウム上のシリコンの上にｐＦＥＴを作り、ＳＯＩ基板の上にｎＦＥＴを作る。こうすることにより、（１００）結晶配向ＳＯＩ基板を用いることの利点がもたらされ、ｐＦＥＴのキャリア移動度を向上させ、ｎＦＥＴに関するＳＯＩの利点を維持することになる。
【００１４】
本発明の実施形態のこれらの態様及び他の態様は、以下の説明及び添付図面と併せて考察すると、より認識され理解される。しかしながら、以下の説明は、本発明の好ましい実施形態及び本発明の多くの具体的な詳細を示すが、例示の目的で与えられるものであり、限定を目的とするものではないことを理解すべきである。本発明の趣旨から逸脱することなく本発明の実施形態の範囲内で多くの変更及び変形を行うことができ、本発明の実施形態はこのような変形のすべてを含むものである。
【発明を実施するための最良の形態】
【００１５】
本発明の実施形態は、図面を参照して以下の詳細な説明からより良く理解される。
【００１６】
本発明の実施形態並びに本発明の様々な特徴及び利点の詳細は、添付図面において示され以下の説明において詳述される限定的ではない実施形態を参照して、より完全に説明される。図面に示される特徴は必ずしも一定の縮尺で描かれていないことに留意すべきである。周知の要素及び処理技術の説明は、本発明の実施形態をなるべく分かりにくくしないように省略される。本明細書で用いられる例は、単に、本発明の実施形態を実施する方法の理解を容易にすること、及び、さらに当業者が本発明の実施形態を実施できるようにすることを意図するものである。したがって、例は、本発明の実施形態の範囲を限定するものとして解釈されるべきではない。
【００１７】
本発明の実施形態は、シリコン・ゲルマニウムの上にｐＦＥＴを作り、ＳＯＩ基板の上にｎＦＥＴを作る。こうすることにより、（１００）結晶配向ＳＯＩ基板を用いることの利点がもたらされ、ｐＦＥＴのキャリア移動度を向上させ、ＳＯＩ基板の上にｎＦＥＴを有することの利点を維持することになる。
【００１８】
単結晶ゲルマニウムをｐチャネルとして用いることによって、正孔移動度を６倍に向上させることができる。これをＳＯＩ基板の上で実現するために、表面が１００％ゲルマニウム結晶の状態になるように傾斜シリコン・ゲルマニウムをシリコンの上に堆積させることができる。これにより、ｎＦＥＴのための＜１００＞結晶配向シリコンと、ｐＦＥＴのためのゲルマニウムとが得られる。同様の構造の詳細が、Ｓｌｅｉｇｈｔの特許文献１、Ｖｅｎｋａｔｅｓａｎらの特許文献２、及び、Ｉｅｏｎｇらの特許文献３において説明されている。
【００１９】
図１に示されるように、正孔移動度を向上させる方法は、ＳＯＩ基板２００から始まる。より具体的には、（本明細書では「酸化物層」とも呼ばれる）埋め込み酸化物（ＢＯＸ）層２２０が第１のシリコン層２１０の上に形成され、第２のシリコン層２３０が酸化物層２２０の上に形成される。第１のシリコン層２１０及び第２のシリコン層２３０は、同一の結晶配向を含む。例えば、第１のシリコン層２１０及び第２のシリコン層２３０は、各々が＜１００＞結晶配向を含むものとすることができる。
【００２０】
次に、図２に示されるように、第２のシリコン層２３０及び酸化物層２２０の一部が、第１のシリコン層２１０の露出エリア２１２を残すように除去される。第２のシリコン層２３０の側壁２３２及び酸化物層２２０の側壁２２２は、第１のシリコン層２１０の露出エリア２１２に隣接し、側壁２３２は側壁２２２と同一線上に存在する。さらに、第２のシリコン層２３０の除去部分は、酸化物層２２０の除去部分の表面積と等しい表面積を有するものとすることができる。
【００２１】
その後、図３に示されるように、第１のシリコン層２１０の露出エリア２１２の上にエリア２４０が形成され、このエリア２４０は、例えば酸化物スペーサ又は窒化物スペーサといったスペーサを含む。（本明細書では「スペーサ」とも呼ばれる）エリア２４０は、真っ直ぐな第１の側面２４２と、湾曲した第２の側面２４４とを含む。スペーサ２４０の第１の側面２４２は、酸化物層２２０の側壁２２２及び第２のシリコン層２３０の側壁２３２に接する。さらに、スペーサ２４０の高さは、酸化物層２２０と第２のシリコン層２３０とを合わせた高さとほぼ等しい。
【００２２】
次いで本方法は、図４に示されるように、第１のシリコン層２１０の露出エリア２１２の上に傾斜ゲルマニウム層２５０を形成する。傾斜ゲルマニウム層２５０の第１の側面２５２は、スペーサ２４０の第２の側面２４４に接する。さらに、傾斜ゲルマニウム層２５０の高さは、酸化物層２２０と第２のシリコン層２３０とを合わせた高さとほぼ等しい。続いて、第２のシリコン層２３０の上にｎＦＥＴ２７０が形成され、傾斜ゲルマニウム層２５０の上にｐＦＥＴ２８０が形成される。
【００２３】
シリコン上のｎＦＥＴとゲルマニウム上のｐＦＥＴとを組み合わせて製造することは、ゲルマニウムの特性から難しい場合がある。ｎ型トランジスタ及びｐ型トランジスタについて共通のプロセスとするために、単結晶シリコンをゲルマニウムの上に堆積させて、ゲルマニウムの上に疑似格子整合シリコンを形成することができる。次いで、このシリコンの層を利用してｐチャネルを形成する。同様の構造の詳細は、Ｃｈｅｎらの特許文献４において説明されている。
【００２４】
図５に示されるように、傾斜ゲルマニウム層２５０の上部に第３のシリコン層２６０を形成することができる。第３のシリコン層２６０の第１の側面２６２は、スペーサ２４０の第２の側面２４４に接する。さらに、傾斜ゲルマニウム層２５０と第３のシリコン層２６０とを合わせた高さは、酸化物層２２０と第２のシリコン層２３０とを合わせた高さとほぼ等しい。このようにして、ｐＦＥＴ２８０を第３のシリコン層２６０の上に形成することができる。
【００２５】
さらに、第３のシリコン層２６０は、歪み疑似格子整合シリコンを含む。具体的には、電子を加速し、より高速なデバイスの製造を可能にするように、単結晶シリコンの薄層に内蔵歪み（built-in strain）（応力）が与えられる。さらに、第３のシリコン層２６０は、格子不整合ヘテロ構造である。言い換えると、わずかに異なる化学的組成、したがってわずかに異なる格子定数を持つことを特徴とする、単結晶基板上の単結晶材料の層が設けられる。格子不整合は、薄層内の歪みによって調整され、薄層は、転位の形成によって薄層内の応力が解放される上限である特定の臨界厚さ（ｈｃ）より薄い。
【００２６】
図６〜図９は、第３のシリコン層２６０と酸化物層２２０との間に浅いトレンチ分離領域又はフィールド酸化物領域を形成する方法を示す。具体的には、図６に示されるように、（図５に示されるような）ｎＦＥＴ２７０及びｐＦＥＴ２８０の形成に先立って、第２のシリコン層２３０、スペーサ２４０、及び第３のシリコン層２６０の上に、パッド酸化物層６１０が形成される。次に、パッド酸化物層６１０の上にパッド窒化物層６２０が形成され、パッド窒化物層６２０の上にレジストＲが配置される。その後、レジストＲによって覆われていない、スペーサ２４０と、パッド窒化物層６２０、パッド酸化物層６１０、第２のシリコン層２３０、酸化物層２２０、及び第３シリコン層２６０の一部とが除去され、ギャップ６３０を形成する。次いで、レジストＲは除去される（図７）。その後、ギャップ６３０の中にエリア２４２が形成され、このエリア２４２は、浅いトレンチ分離領域又はフィールド酸化物領域を含む（図８）。続いて、パッド窒化物層６２０及びパッド酸化物層６１０が除去される。次に、第２のシリコン層２３０の上にｎＦＥＴ２７０が形成され、第３のシリコン層２６０の上にｐＦＥＴ２８０が形成される（図９）。
【００２７】
このように、本発明の実施形態は、正孔移動度を向上させるためのデバイス、方法等を提供する。より具体的には、本発明の実施形態の半導体デバイスは、第１のシリコン層の上の酸化物層と、酸化物層の上の第２のシリコン層とを含み、酸化物層は、第１のシリコン層と第２のシリコン層との間に存在する。第１のシリコン層及び第２のシリコン層は、同一の結晶配向を含む。例えば、第１のシリコン層２１０及び第２のシリコン層２３０は、各々が＜１００＞結晶配向を含むものとすることができる。
【００２８】
第１のシリコン層の上にスペーサが設けられ、スペーサは、酸化物層、第１のシリコン層、及び第２のシリコン層に接する。スペーサは、スペーサ、浅いトレンチ分離領域、又はフィールド酸化物領域を含む。上述のように、スペーサは真っ直ぐな第１の側面と湾曲した第２の側面とを含む。
【００２９】
デバイスは、第１のシリコン層の上に傾斜ゲルマニウム層をさらに含み、傾斜ゲルマニウム層は、スペーサ及び第１のシリコン層に接し、酸化物層には接しない。傾斜ゲルマニウム層の下部は、傾斜ゲルマニウム層の上部より高濃度のゲルマニウムを含み、傾斜ゲルマニウム層の上面にはゲルマニウムが存在しない。上述のように、傾斜ゲルマニウム層は、第１のシリコン層の露出エリアの上に形成される。
【００３０】
さらに、第２のシリコン層の上にｎＦＥＴが存在し、傾斜ゲルマニウム層の上にｐＦＥＴが存在し、酸化物層はｎＦＥＴの下のみに存在し、ｐＦＥＴの下には存在しない。ｎＦＥＴ及びｐＦＥＴは、同一平面上に存在する。デバイスは、傾斜ゲルマニウム層の上に第３のシリコン層を含むものとすることができ、ｐＦＥＴは第３のシリコン層の上に存在する。したがって、第３のシリコン層は、傾斜ゲルマニウム層とｐＦＥＴとの間に存在する。第３のシリコン層は、歪み疑似格子整合シリコンを含む。上述のように、わずかに異なる化学的組成、したがってわずかに異なる格子定数を持つことを特徴とする、単結晶基板上の単結晶材料の薄層が設けられる。格子不整合は、薄層内の歪みによって調整され、薄層は、転位の形成によって薄層内の応力が解放される上限である特定の臨界厚さ（ｈｃ）より薄い。
【００３１】
第１のシリコン層の上に、第１のシリコン層と第２のシリコン層との間に存在するように酸化物層を形成するステップと、酸化物層の上に第２のシリコン層を形成するステップとを含む方法も提供される。第２のシリコン層はまた、第２のシリコン層と第１のシリコン層とが同一の結晶配向を含むように形成される。上述のように、第１のシリコン層及び第２のシリコン層は、各々が＜１００＞結晶配向を含むものとすることができる。
【００３２】
次に、第２のシリコン層の一部と酸化物層の一部が、第１のシリコン層の露出エリアを残すように除去される。上述のように、第２のシリコン層の側壁及び酸化物層の側壁は、第１のシリコン層の露出エリアに隣接し、第２のシリコン層の側壁は、酸化物層の側壁と同一線上に存在する。
【００３３】
その後、第１のシリコン層の露出エリアの上に、酸化物層、第１のシリコン層、及び第２のシリコン層に接するようにスペーサが形成される。スペーサは、スペーサ、浅いトレンチ分離領域、又はフィールド酸化物領域を含む。上述のように、スペーサの第１の側面は、酸化物層の側壁及び第２のシリコン層の側壁に接する。
【００３４】
次いで、本方法は、第１のシリコン層の露出エリアの上に、スペーサ及び第１のシリコン層に接するように傾斜ゲルマニウム層を形成する。さらに、傾斜ゲルマニウム層は、傾斜ゲルマニウム層の下部が傾斜ゲルマニウム層の上部より高濃度のゲルマニウムを含み、傾斜ゲルマニウム層の上面にはゲルマニウムが存在しないように、形成される。上述のように、傾斜ゲルマニウム層の第１の側面は、スペーサの第２側面に接する。
【００３５】
続いて、第２のシリコン層の上にｎＦＥＴが形成され、傾斜ゲルマニウム層の上にｐＦＥＴが形成され、その結果、酸化物層はｎＦＥＴの下のみに存在し、ｐＦＥＴの下には存在しない。ｎＦＥＴ及びｐＦＥＴは、同一平面上に形成される。本方法はまた、傾斜ゲルマニウム層の上に、歪み疑似格子整合シリコンを含むように第３のシリコン層を形成するステップを含むものとすることができる。上述のように、第３のシリコン層の第１の側面は、スペーサの第２の側面に接する。
【００３６】
図１０は、正孔移動度を向上させる方法のフロー図を示す。本方法は、酸化物層を第１のシリコン層の上に形成するステップ（項目７００）、及び、酸化物層が第１のシリコン層と第２のシリコン層との間に存在するように酸化物層の上に第２のシリコン層を形成するステップ（項目７１０）によって始まる。これは、第２のシリコン層と第１のシリコン層とが同一の結晶配向を含むように第２のシリコン層を形成するステップ（項目７１２）を伴う。上述のように、第１のシリコン層及び第２のシリコン層は、各々が＜１００＞結晶配向を含むものとすることができる。
【００３７】
次に、項目７２０において、第２のシリコン層の一部及び酸化物層の一部が、第１のシリコン層の露出エリアを残すように除去される。上述のように、第２のシリコン層の除去部分は、酸化物層の除去部分の表面積と等しい表面積を有するものとすることができる。
【００３８】
その後、項目７３０において、第１のシリコン層の露出エリアの上に、酸化物層、第１のシリコン層、及び第２のシリコン層に接するようにスペーサが形成される。これは、項目７３２において、スペーサ、浅いトレンチ分離領域、又はフィールド酸化物領域を含むようにスペーサを形成するステップを含む。上述のように、スペーサの高さは、酸化物層と第２のシリコン層とを合わせた高さとほぼ等しい。
【００３９】
次いで、本方法は、項目７４０において第１のシリコン層の露出エリアの上に傾斜ゲルマニウム層を形成し、その結果、傾斜ゲルマニウム層は、スペーサ及び第１のシリコン層に接する。傾斜ゲルマニウム層は、傾斜ゲルマニウム層の下部が傾斜ゲルマニウム層の上部より高濃度のゲルマニウムを含むように形成される。このように、項目７４２において、傾斜ゲルマニウム層は、傾斜ゲルマニウム層の上面にゲルマニウムが存在しないように形成される。上述のように、傾斜ゲルマニウム層の高さは、酸化物層と第２のシリコン層とを合わせた高さとほぼ等しい。
【００４０】
項目７５０において、酸化物層がｎ型電界効果トランジスタの下のみに存在し、ｐ型電界効果トランジスタの下には存在しないように、第２のシリコン層の上にｎ型電界効果トランジスタを形成し、傾斜ゲルマニウム層の上にｐ型電界効果トランジスタを形成する。これは、項目７５２において、ｎ型電界効果トランジスタ及びｐ型電界効果トランジスタを同一平面上に存在するように形成するステップを含む。
【００４１】
本方法は、項目７７０において、傾斜ゲルマニウム層の上に第３のシリコン層を形成するステップをさらに含むことができる。項目７７２において、これは、歪み疑似格子整合シリコンを含むように第３のシリコン層を形成するステップを伴う。上述のように、電子を加速し、より高速なデバイスの製造を可能にするように、単結晶シリコンの薄層に内蔵歪み（応力）が与えられる。
【００４２】
したがって、本発明の実施形態は、ゲルマニウム上のシリコンの上にｐＦＥＴを作り、ＳＯＩ基板の上にｎＦＥＴを作る。こうすることにより、（１００）結晶配向ＳＯＩ基板を用いることの利点がもたらされ、ｐＦＥＴのキャリア移動度を向上させ、ｎＦＥＴに関するＳＯＩの利点を維持することになる。
【００４３】
特定の実施形態に関する前述の説明は、本発明の一般的な性質を完全に明らかにするものであるため、他者は、現在の知識を適用することにより、一般的な概念から逸脱することなく、こうした特定の実施形態を容易に変更すること及び／又は種々の用途に適合させることができ、したがって、こうした適合及び変更は、開示された実施形態と同等の意義及び範囲内で理解されるべきであり、また、そのように理解されることが意図されている。本明細書において用いられる表現又は専門用語は、説明を目的とするものであり、限定を目的とするものではないことを理解すべきである。したがって、好ましい実施形態に関して本発明の実施形態が説明されているが、当業者であれば、本発明の実施形態は特許請求の範囲の趣旨及び範囲内で変更して実施できることがわかるであろう。
【図面の簡単な説明】
【００４４】
【図１】第１のシリコン層と第２のシリコン層との間の酸化物層の図を示す。
【図２】第１のシリコン層の露出エリアの図を示す。
【図３】第１のシリコン層の露出エリア上のエリアの図を示す。
【図４】第１のシリコン層の露出エリア上の傾斜ゲルマニウム層の図を示す。
【図５】傾斜ゲルマニウム層の露出エリア上の第３のシリコン層の図を示す。
【図６】パッド酸化物層、パッド窒化物層、及びレジストの図を示す。
【図７】ギャップの図を示す。
【図８】浅いトレンチ領域／フィールド酸化物領域の図を示す。
【図９】浅いトレンチ領域／フィールド酸化物領域の近傍のＦＥＴの図を示す。
【図１０】正孔移動度を向上させる方法のフロー図を示す。
【符号の説明】
【００４５】
２００：ＳＯＩ基板
２１０：第１のシリコン層
２１２：第１のシリコン層の露出エリア
２２０：酸化物層
２２２：酸化物層の側壁
２３０：第２のシリコン層
２３２：第２のシリコン層の側壁
２４０：スペーサ
２５０：傾斜ゲルマニウム層
２６０：第３のシリコン層
２７０：ｎＦＥＴ
２８０：ｐＦＥＴ
６１０：パッド酸化物層
６２０：パッド窒化物層
６３０：ギャップ
Ｒ：レジスト
【図１】
2008131033.tif 000003
【図２】
2008131033.tif 000004
【図３】
2008131033.tif 000005
【図４】
2008131033.tif 000006
【図５】
2008131033.tif 000007
【図６】
2008131033.tif 000008
【図７】
2008131033.tif 000009
【図８】
2008131033.tif 000010
【図９】
2008131033.tif 000011
【図１０】
2008131033.tif 000012