(57)【要約】【課題】形成面積の増大を抑えつつ、ソフトエラー発生を抑制することが可能な半導体記憶装置を提供する。【解決手段】絶縁体層上の半導体層に形成されるＳＲＡＭセルアレイにおいて、各セルのアクセストランジスタおよびドライバトランジスタのボディーを、絶縁体層にまで達するトレンチ分離（完全分離）によってセル毎に分離する。またその完全分離を、絶縁体層には達しないトレンチ分離（部分分離）内にスリット状に形成し、そのスリット状の完全分離を跨ぐようにボディーコンタクトを形成することによって、当該ボディーコンタクトを隣接セル間で共有させる。【選択図】図４
2008270252.tif 000002
【特許請求の範囲】
【請求項１】
絶縁体層上に形成された半導体層と、
前記半導体層に形成され、当該半導体層における活性領域を規定するトレンチ分離と、
前記活性領域に形成されたトランジスタにより構成される複数のＳＲＡＭ（Static Random Access Memory）セルと、
前記複数のＳＲＡＭセルに接続し、互いに直交するビット線およびワード線と、
を備える半導体記憶装置であって、
前記トレンチ分離は、
前記絶縁体層にまで達する完全分離と、
前記絶縁体層には達せず、その下に前記半導体層が存する部分分離とを含み、
前記複数のＳＲＡＭセルそれぞれのアクセストランジスタおよびドライバトランジスタのボディーが、前記完全分離によってセル毎に分離されている
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置であって、
前記複数のＳＲＡＭセルの各々は、
前記部分分離の下の前記半導体層を介して前記アクセストランジスタのボディーと電気的に接続した第１コンタクトを備える
ことを特徴とする半導体記憶装置。
【請求項３】
請求項２記載の半導体記憶装置であって、
前記ワード線の延在方向に隣接する前記ＳＲＡＭセルの間は、前記部分分離およびその中に形成されたスリット状の前記完全分離を含む前記トレンチ分離によって分離されており、
前記第１コンタクトは、前記スリット状の完全分離を跨ぐように形成され、前記ワード線の延在方向に隣接する前記ＳＲＡＭセルにより共有されている
ことを特徴とする半導体記憶装置。
【請求項４】
請求項３記載の半導体記憶装置であって、
前記第１コンタクトは、その底の深さが前記部分分離の深さよりも深く、一部が前記スリット状の完全分離内に入り込んでいる
ことを特徴とする半導体記憶装置。
【請求項５】
請求項４記載の半導体記憶装置であって、
前記第１コンタクトは、その底が前記絶縁体層にまで達している
ことを特徴とする半導体記憶装置。
【請求項６】
請求項３から請求項５のいずれか記載の半導体記憶装置であって、
前記スリット状の完全分離は、その底部が上部よりも狭いテーパ状である
ことを特徴とする半導体記憶装置。
【請求項７】
請求項２から請求項６のいずれか記載の半導体記憶装置であって、
前記第１コンタクトは、前記ワード線に接続している
ことを特徴とする半導体記憶装置。
【請求項８】
請求項２から請求項６のいずれか記載の半導体記憶装置であって、
前記第１コンタクトには、接地電位が供給されている
ことを特徴とする半導体記憶装置。
【請求項９】
請求項８記載の半導体記憶装置であって、
前記ビット線の延在方向に隣接する前記ＳＲＡＭセルの間は、前記部分分離およびその中に形成されたスリット状の前記完全分離を含む前記トレンチ分離によって分離されており、
前記第１コンタクトは、前記スリット状の完全分離を跨ぐように形成され、前記ビット線の延在方向に隣接する前記ＳＲＡＭセルにより共有されている
ことを特徴とする半導体記憶装置。
【請求項１０】
請求項１から請求項９のいずれか記載の半導体記憶装置であって、
前記複数のＳＲＡＭセルそれぞれのロードトランジスタのボディーも、前記完全分離によってセル毎に分離されている
ことを特徴とする半導体記憶装置。
【請求項１１】
請求項１０記載の半導体記憶装置であって、
前記複数のＳＲＡＭセルの各々は、
前記部分分離の下の前記半導体層を介して前記ロードトランジスタのボディーと電気的に接続した第２コンタクトを備える
ことを特徴とする半導体記憶装置。
【請求項１２】
請求項１１記載の半導体記憶装置であって、
前記ビット線の延在方向に隣接する前記ＳＲＡＭセルの間は、前記部分分離およびその中に形成されたスリット状の前記完全分離を含む前記トレンチ分離によって分離されており、
前記第２コンタクトは、前記スリット状の完全分離を跨ぐように形成され、前記ビット線の延在方向に隣接する前記ＳＲＡＭセルにより共有されている
ことを特徴とする半導体記憶装置。
【請求項１３】
請求項１２記載の半導体記憶装置であって、
前記第２コンタクトは、その底の深さが前記部分分離の深さよりも深く、一部が前記スリット状の完全分離内に入り込んでいる
ことを特徴とする半導体記憶装置。
【請求項１４】
請求項１３記載の半導体記憶装置であって、
前記第２コンタクトは、その底が前記絶縁体層にまで達している
ことを特徴とする半導体記憶装置。
【請求項１５】
請求項１２から請求項１４のいずれか記載の半導体記憶装置であって、
前記スリット状の完全分離は、その底部が上部よりも狭いテーパ状である
ことを特徴とする半導体記憶装置。
【請求項１６】
請求項１１から請求項１５のいずれか記載の半導体記憶装置であって、
前記第２コンタクトには、電源電位が供給されている
ことを特徴とする半導体記憶装置。
【請求項１７】
請求項１から請求項１６のいずれか記載の半導体記憶装置であって、
前記複数のＳＲＡＭセルの各々は、
前記アクセストランジスタのボディーと前記ドライバトランジスタのボディーとを分離する前記完全分離と、
前記部分分離の下の前記半導体層を介して前記ドライバトランジスタのボディーと電気的に接続した第３コンタクトとをさらに備える
ことを特徴とする半導体記憶装置。
【請求項１８】
請求項１７記載の半導体記憶装置であって、
前記ワード線の延在方向に隣接する前記ＳＲＡＭセルの間は、前記部分分離およびその中に形成されたスリット状の前記完全分離を含む前記トレンチ分離によって分離されており、
前記第３コンタクトは、前記スリット状の完全分離を跨ぐように形成され、前記ワード線の延在方向に隣接する前記ＳＲＡＭセルにより共有されている
ことを特徴とする半導体記憶装置。
【請求項１９】
請求項１７または請求項１８記載の半導体記憶装置であって、
前記ビット線の延在方向に隣接する前記ＳＲＡＭセルの間は、前記部分分離およびその中に形成されたスリット状の前記完全分離を含む前記トレンチ分離によって分離されており、
前記第３コンタクトは、前記スリット状の完全分離を跨ぐように形成され、前記ビット線の延在方向に隣接する前記ＳＲＡＭセルにより共有されている
ことを特徴とする半導体記憶装置。
【請求項２０】
請求項１７または請求項１８記載の半導体記憶装置であって、
前記第３コンタクトは、その底の深さが前記部分分離の深さよりも深く、一部が前記スリット状の完全分離内に入り込んでいる
ことを特徴とする半導体記憶装置。
【請求項２１】
請求項２０記載の半導体記憶装置であって、
前記第３コンタクトは、その底が前記絶縁体層にまで達している
ことを特徴とする半導体記憶装置。
【請求項２２】
請求項１８から請求項２１のいずれか記載の半導体記憶装置であって、
前記スリット状の完全分離は、その底部が上部よりも狭いテーパ状である
ことを特徴とする半導体記憶装置。
【請求項２３】
請求項１７から請求項２２のいずれか記載の半導体記憶装置であって、
前記第３コンタクトには、接地電位が供給されている
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関するものであり、特にＳＯＩ（Silicon On Insulator）基板を用いたデバイスのボディー電圧制御に関するものである。
【背景技術】
【０００２】
ＳＯＩ基板を用いたＭＯＳ（Metal-Oxide Semiconductor）型の電界効果トランジスタ（ＦＥＴ；Field-Effect Transistor）は広く知られている。このＭＯＳＦＥＴの動作速度の高速化および電流駆動能力（電流を流す能力）の向上を可能にする技術として、ＤＴＭＯＳＦＥＴ（Dynamic Threshold voltage MOSFET、以下「ＤＴＭＯＳ」）と呼ばれるトランジスタが提案されている（例えば、特許文献１参照）。
【０００３】
トランジスタのチャネルが形成されるボディー領域（以下単に「ボディー」）は、トランジスタの動作安定化のために一定の電位に固定されるのが通常であるが、ＤＴＭＯＳの特徴は、ゲート電極（制御電極）とボディーとが互いに電気的に接続されるところにある。つまりＤＴＭＯＳでは、ボディー電位はゲート電極電位に応じて変化する。
【０００４】
例えばＮチャネル型のＤＴＭＯＳの場合、ゲート電極がＨ（High）レベルになることでトランジスタがＯＮ状態になるが、このときそのボディー電位もＨレベルになる。するとトランジスタの動作しきい値電圧が下がり、その結果、通常のＭＯＳＦＥＴに比べ多くの電流を流すことができるようになる（即ち、電流駆動能力が向上する）。
【０００５】
ところでＳＯＩ基板は、シリコン製の支持基板、埋め込み酸化膜（ＢＯＸ：Buried Oxide）層およびシリコン層（ＳＯＩ層）がこの順に積み重なった積層構造を有している。またＳＯＩ層には、選択的にトレンチ分離（分離絶縁膜）が形成され、それによって素子を形成するための活性領域が規定される。
【０００６】
そのトレンチ分離としては、ＳＯＩ層を完全に切り離す完全トレンチ分離（ＦＴＩ：Full Trench Isolation）と、ＳＯＩ層の上部のみに形成される部分トレンチ分離（ＰＴＩ：Partial Trench Isolation）とがある。つまり、完全トレンチ分離はＳＯＩ層の下のＢＯＸ層にまで達するトレンチ分離であり、部分トレンチ分離はＢＯＸ層には達しないトレンチ分離である（よって部分トレンチ分離の下にはＳＯＩ層が残存することとなる）。以下、完全トレンチ分離および部分トレンチ分離をそれぞれ「完全分離」および「部分分離」と略称する。
【０００７】
一般に、トランジスタのゲート電極は、活性領域上の電極部と分離絶縁膜上のパッド部とを含んでいる。特許文献１に開示されたＤＴＭＯＳにおいては、ゲート電極のパッド部に接続するコンタクトプラグ（以下、単に「コンタクト」と称することもある）の一部が部分分離の下のＳＯＩ層にまで達する構造を有している。そのコンタクトプラグが接続した部分分離下のＳＯＩ層とトランジスタのボディー（ゲート電極の電極部下のＳＯＩ層）とは、互いに繋がった同一導電型の領域になっており、両者は電気的に接続した関係にある。つまり特許文献１のＤＴＭＯＳにおいては、ゲート電極とボディーとの間が、部分分離下のＳＯＩ層および上記コンタクトプラグを介して電気的に接続するように構成されている。
【０００８】
またＳＯＩ基板に形成するＳＲＡＭ（Static Random Access Memory）に、ＤＴＭＯＳを適用する技術も提案されている（例えば特許文献２参照）。ＳＯＩ基板に形成したＳＲＡＭセルは、従来のバルクウェハを用いたものに比べてウェル（即ちボディー）の形成深さが浅いためソフトエラー耐性に優れている。
【０００９】
【特許文献１】特開２００１−７７３６８号公報
【特許文献２】特開２００６−４９７８４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
特許文献２の図２のＳＲＡＭセルにおいては、隣接セル間が部分分離により分離されており、複数のセルのボディーが部分分離の下のＳＯＩ層を介して繋がった構造となっている。それにより、トランジスタのボディーに所定の電位を与えるためのコンタクト（ボディーコンタクト）（４５，４６）を複数のセル間で共有できるようになる。しかし、複数のセル間でトランジスタのボディーが繋がっていると、バルクウェハを用いたものと同様に、ソフトエラーの発生時に複数ビットに渡るエラー（マルチビットエラー）が生じやすい。
【００１１】
特許文献２では、完全分離と部分分離とを組み合わせた分離構造（ハイブリッドトレンチ分離）を有するＳＲＡＭセルが提案されている。例えば同文献の図３０のＳＲＡＭセルにあっては、ドライバトランジスタ（Ｑ１，Ｑ２）とアクセストランジスタ（Ｑ５，Ｑ６）との間、並びに２つのロードトランジスタ（Ｑ３，Ｑ４）間は部分分離であるが、ドライバトランジスタおよびアクセストランジスタが形成される活性領域（２１，２２）とロードトランジスタが形成される活性領域（２３，２４）との間は完全分離である。
【００１２】
また同図のＳＲＡＭセルでは、ドライバトランジスタおよびアクセストランジスタが形成されるＰウェル領域において、ビット線の延在方向（同図の縦方向）に隣接するセルとの間にも完全分離が用いられている。このように隣接セルとの間に完全分離が配設されると、セル毎にボディーが分離されるため、マルチビットエラーの発生を防止することができる。
【００１３】
なお、同図のＳＲＡＭセルでは、ワード線の延在方向（同図の横方向）の隣接セルとの間は、部分分離になっている。それにより隣接セル間でドライバトランジスタおよびアクセストランジスタのボディーコンタクト（４５，４６）を共有することができ、ＳＲＡＭセルの形成面積の縮小に寄与することができる。しかしその反面、隣接セルのボディーが部分分離下のＳＯＩ層を介して繋がった構造であるため、ソフトエラーの発生時には隣接するペアビットでのエラー（ペアビットエラー）が発生しやすい。
【００１４】
本発明は以上のような課題を解決するためになされたものであり、セル面積の増大を抑えつつ、ソフトエラー耐性を向上させることが可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の一実施の形態に係る半導体記憶装置は、絶縁体層上の半導体層に形成される複数のＳＲＡＭセルを有し、その各セルのアクセストランジスタおよびドライバトランジスタのボディーを、完全分離によってセル毎に分離したものである。またその完全分離を、部分分離内にスリット状に形成し、ＳＲＡＭセルを構成するトランジスタのボディーコンタクトをそのスリット状の完全分離を跨ぐように形成することによって、当該ボディーコンタクトを隣接セル間で共有させる。
【発明の効果】
【００１６】
各セルのアクセストランジスタおよびドライバトランジスタのボディーがセル毎に分離されるので、マルチビットエラーの発生が抑えられる。また隣接セル間でボディーコンタクトが共有されることにより、形成面積の増大が抑制される。
【発明を実施するための最良の形態】
【００１７】
＜実施の形態１＞
図１は、一般的なＳＲＡＭセルの回路図である。同図の如く当該ＳＲＡＭセル１０においては、駆動用のＮＭＯＳトランジスタであるドライバトランジスタＱＤ１，ＱＤ２と、負荷用のＰＭＯＳトランジスタであるロードトランジスタＱＬ１，ＱＬ２とは、１対のインバータを構成してしている。両インバータは、相互に接続されてフリップフロップ回路を構成している。そして、このフリップフロップ回路と、データの転送用のＮＭＯＳトランジスタであるアクセストランジスタＱＡ１，ＱＡ２とによって、ＳＲＡＭセル１０が構成される。ワード線ＷＬにはアクセストランジスタＱＡ１，ＱＡ２のゲートが接続し、ビット線ＢＬおよびＢＬ（バー）にはそれぞれアクセストランジスタＱＡ１，ＱＡ２のソース／ドレインが接続する。
【００１８】
図２は本発明の本実施の形態に係る半導体記憶装置が備えるＳＲＡＭセルの上面図である。同図に示すように、ＳＲＡＭセル１０は、半導体層に横方向（ワード線（不図示）の延在方向）に並ぶ２つのＰウェル領域とその間のＮウェル領域とに跨って形成されている。Ｐウェル領域およびＮウェル領域には、選択的に分離絶縁膜１４が形成され、それにより活性領域２１〜２４が規定される。Ｐウェル領域内の活性領域２１には、ドライバトランジスタＱＤ１とアクセストランジスタＱＡ１とが形成される。同様に活性領域２２には、ドライバトランジスタＱＤ２とアクセストランジスタＱＡ２とが形成される。一方、Ｎウェル領域内の活性領域２３，２４にはそれぞれ、ロードトランジスタＱＬ１，ＱＬ２がそれぞれ形成される。
【００１９】
活性領域２１〜２４上には、それぞれ横方向に延びるゲート電極３１〜３４が形成される。ゲート電極３１は、ドライバトランジスタＱＤ１とロードトランジスタＱＬ１のゲート（制御電極）として機能し、ゲート電極３２は、ドライバトランジスタＱＤ２とロードトランジスタＱＬ２のゲートとして機能する。ゲート電極３３，３４はそれぞれ、アクセストランジスタＱＡ１，ＱＡ２のゲートとして機能する。このようなレイアウトは、各活性領域２１〜２４および各ゲート電極３１〜３４は単純な形状となるため、ＳＲＡＭセル１０の形成面積の縮小化に適している。
【００２０】
ドライバトランジスタＱＤ１，ＱＤ２のソース領域は、それぞれコンタクト３５，３６を介して接地（ＧＮＤ）配線に接続される。ロードトランジスタＱＬ１，ＱＬ２ソース領域は、それぞれコンタクト３７，３８を介して電源（Ｖｄｄ）配線に接続される。このように接地電位が供給されるコンタクト３５，３６を「接地コンタクト」、電源電位が供給されるコンタクト３７，３８を「電源コンタクト」と称することもある。
【００２１】
コンタクト３９は、ゲート電極３１とロードトランジスタＱＬ２のドレイン領域に跨って接続しており、さらに上層の配線（不図示）を介してドライバトランジスタＱＤ２のドレイン領域上のコンタクト４０に接続する。同様に、コンタクト４１は、ゲート電極３２とロードトランジスタＱＬ１のドレイン領域に跨って接続しており、さらに上層の配線（不図示）を介してドライバトランジスタＱＤ１のドレイン領域上のコンタクト４２に接続する。
【００２２】
アクセストランジスタＱＡ１のソース／ドレイン領域の一方はドライバトランジスタＱＤ１のドレイン領域に繋がっており、他方はコンタクト４３を介してビット線に接続する。同様に、アクセストランジスタＱＡ２のソース／ドレイン領域の一方はドライバトランジスタＱＤ２のドレイン領域に繋がっており、他方はコンタクト４４を介してビット線に接続する。そして、ゲート電極３３および第４ゲート電極３４は、それぞれコンタクト４５，４６を介してワード線に接続する。以下、コンタクト４５，４６を「ワード線コンタクト」と称することもある。
【００２３】
以上の構成により、図１に示したＳＲＡＭセルの回路構成が得られる。但し、詳細は後述するが、本実施の形態に係るＳＲＡＭセル１０においては、ワード線コンタクト４５がドライバトランジスタＱＤ１およびアクセストランジスタＱＡ１のボディー領域にも電気的に接続している。同様に、ワード線コンタクト４６はドライバトランジスタＱＤ２およびアクセストランジスタＱＡ２のボディー領域にも電気的に接続している。つまりアクセストランジスタＱＡ１，ＱＡ２はＤＴＭＯＳであり、ワード線コンタクト４５，４６はそのゲート電極とボディーとを接続する「ボディーコンタクト」としても機能する。その点で通常のＳＲＡＭセルと異なっている。
【００２４】
ここで、図２のＳＲＡＭセル１０においては、アクセストランジスタＱＡ１、ドライバトランジスタＱＤ１およびロードトランジスタＱＬ１の組と、アクセストランジスタＱＡ２、ドライバトランジスタＱＤ２およびロードトランジスタＱＬ２の組とは、互いに対象にレイアウトされ、且つ、互いに同様の構造を有しているものとする。
【００２５】
なお図２においては、１つのＳＲＡＭセル（ユニットセル）を代表的に示したが、実際には複数のＳＲＡＭセル１０が図３のようにマトリクス状に配設されたセルアレイが構成される。
【００２６】
図４は、実施の形態１に係るＳＲＡＭセルの構成を説明するためのレイアウト図であり、トレンチ分離内における完全分離（ＦＴＩ）と部分分離（ＰＴＩ）のレイアウトを示している。同図には、１つのＳＲＡＭセル１０の全体と、その周囲のセルの一部が図示されている。図４に示すＳＲＡＭセル１０は図２に示したものに対応しているが、図４においては一部の要素の参照符号を省略してある。また図５は、図４に対してゲート電極３１〜３４およびコンタクト３５〜４６の図示を省略し、完全分離と部分分離のレイアウトをより明確に示したものである。
【００２７】
また図６（ａ），（ｂ）は当該ＳＲＡＭセル１０の断面図であり、それぞれ図４に示すＡ−Ａ線およびＢ−Ｂ線に沿った断面に対応している。つまり図６（ａ）は、ＳＲＡＭセル１０のアクセストランジスタＱＡ１およびドライバトランジスタＱＤ１のソース／ドレイン領域に接続するコンタクト４２ａ、隣接セルのそれに対応するコンタクト４２ｂ、並びにその２つのセルで共有されたワード線コンタクト４５の形成領域の断面を示している。また図６（ｂ）は、ＳＲＡＭセル１０のアクセストランジスタＱＡ１のゲート電極３３、ワード線コンタクト４５、および上記のコンタクト４２ｂの形成領域の断面を示している。
【００２８】
図示は省略するが、ＳＲＡＭセル１０の構造の対称性により、ワード線コンタクト４６近傍の領域についても図６（ａ），（ｂ）と同様の構造となる。簡単のため、以下の説明では、図６（ａ），（ｂ）を用いてワード線コンタクト４５近傍の領域について代表的に説明する。
【００２９】
図６（ａ），（ｂ）に示すように、当該ＳＲＡＭセル１０は、支持基板１１、ＢＯＸ層１２、ＳＯＩ層１３から成るＳＯＩ基板上に形成されている。ＳＯＩ層１３には選択的にトレンチ分離が形成され、それによって活性領域２１ａ，２１ｂが規定される。当該トレンチ分離内には、分離絶縁膜１４が埋め込まれている。
【００３０】
図４〜図６に示すように、本実施の形態に係る半導体記憶装置においては、トレンチ分離として完全分離と部分分離の両方が存在している。即ち、この半導体記憶装置は、ハイブリッドトレンチ分離構造を有している。
【００３１】
本実施の形態では、セルアレイを構成する各ＳＲＡＭセル１０のアクセストランジスタＱＡ１およびドライバトランジスタＱＤ１のボディーが、完全分離によってセル毎に分離される。即ち、Ｐウェル領域においては、互いに隣接するセルとの間のトレンチ分離として完全分離が配設される。
【００３２】
但し、図４〜図６に示すように、ワードの延在方向（ワード線方向）に隣接するセルの間（活性領域２１ａ，２１ｂの間）の完全分離は、部分分離の中にスリット状に形成される。そのため活性領域２１ａ，２１ｂの間の分離絶縁膜１４の下のＳＯＩ層１３は、スリット状の完全分離ＦＳを挟んで、活性領域２１ａ側と活性領域２１ｂ側とに分割される。以下、このように部分分離内に形成されたスリット状の完全分離を「完全分離スリット」と称する。
【００３３】
ＳＲＡＭセル１０の上方は層間絶縁膜１８で覆われており、その上に所定の配線１９が配設される。層間絶縁膜１８の内部には、ＳＲＡＭセル１０を配線１９に接続する各コンタクトプラグが形成される。図６（ａ）のように、活性領域２１ａ，２１ｂ上には、それぞれシリサイド２１１ａ，２１１ｂを介してコンタクト４２ａ，４２ｂが接続している。またゲート電極３３上には、シリサイド３３１を介してワード線コンタクト４５が接続している。
【００３４】
本実施の形態のワード線コンタクト４５は、ワード線ＷＬとしての配線１９をゲート電極３３に接続させると共に、図６（ａ），（ｂ）の如く一部が分離絶縁膜１４を突き抜けてＳＯＩ層１３に接続している。つまりワード線コンタクト４５は、ゲート電極３３および分離絶縁膜１４の下のＳＯＩ層１３を１つのコンタクトプラグでワード線ＷＬに接続させる、いわゆる「シェアードコンタクト」である。
【００３５】
図６（ｂ）から分かるように、分離絶縁膜１４（部分分離）下のＳＯＩ層１３におけるコンタクト４５が接続した部分は、アクセストランジスタＱＡ１のボディーと繋がったＰ型の領域である。そのためコンタクト４５は、アクセストランジスタＱＡ１のボディーと電気的に接続することとなる。即ち本実施の形態では、アクセストランジスタＱＡ１はＤＴＭＯＳであり、コンタクト４５は「ボディーコンタクト」である。以下の説明では、図６（ａ），（ｂ）のコンタクト４２ａ，４２ｂのように分離絶縁膜１４を貫通しないコンタクトを、ボディーコンタクトと区別する目的で「通常のコンタクト」と称することもある。
【００３６】
さらに本実施の形態では、図４から分かるように、ドライバトランジスタＱＤ１とアクセストランジスタＱＡ１との間は部分分離であるため、両トランジスタのボディーは分離絶縁膜１４の下のＳＯＩ層１３を介して電気的に接続されている。よってワード線コンタクト４５は、アクセストランジスタＱＡ１だけでなくドライバトランジスタＱＤ１のボディーにも電気的に接続することになる。
【００３７】
しかもワード線コンタクト４５は、図６のように完全分離スリットＦＳを跨ぐように形成され、その両側の部分分離下のＳＯＩ層１３に接続する。図３から分かるように、本実施の形態のＳＲＡＭセルアレイでは、各のアクセストランジスタＱＡ１およびドライバトランジスタＱＤ１は、ワード線方向の隣接セルのそれと互いに隣り合うように配置されている。従って、その隣接セル間の完全分離スリットＦＳを跨ぐワード線コンタクト４５は、その両方のセルのアクセストランジスタＱＡ１およびドライバトランジスタＱＤ２のボディーコンタクトとして機能する。
【００３８】
この回路構成によれば、ワード線の電位が高くなるＳＲＡＭセルの駆動時には、ドライバトランジスタＱＤ１およびアクセストランジスタＱＡ１のボディー電位も高くなる。それにより、ドライバトランジスタＱＤ１およびアクセストランジスタＱＡ１の動作しきい値電圧が下がり、電流駆動能力が向上する。つまり、ドライバトランジスタＱＤ１とアクセストランジスタＱＡ１の両方でＤＴＭＯＳの効果が得られる。従って、ＳＲＡＭセル１０全体の動作しきい値電圧が下がり、ＳＲＡＭセル１０の動作速度性能は向上する。このようにボディー電位を動的に制御するＳＲＡＭは、ＡＢＣ（Actively Body-bias Controlled）−ＳＲＡＭとも呼ばれる。
【００３９】
さらに、ワード線の電位が０ＶになるＳＲＡＭセル１０のスタンバイ時は、ドライバトランジスタＱＤ１およびアクセストランジスタＱＡ１のボディー電位も０Ｖに固定されることとなるので、当該ＳＲＡＭセル１０のソフトエラー耐性が向上し、信頼性の高いＳＲＡＭが得られる。
【００４０】
本実施の形態においては、アクセストランジスタＱＡ１およびドライバトランジスタＱＤ１が、部分分離によってセル毎に分離される（アクセストランジスタＱＡ２およびドライバトランジスタＱＤ２についても同様である）。即ち、ビット線の延在方向の隣接セルとの間だけでなく、ワード線方向の隣接セルとの間でも、アクセストランジスタＱＡ１およびドライバトランジスタＱＤ１のボディーが分断された構造となる。よって、ソフトエラーの発生時に、その隣接するセルによるペアビットエラーの発生が抑制される。
【００４１】
しかも上記のように、ボディーコンタクトであるワード線コンタクト４５は、完全分離スリットＦＳを跨いでその両側のセルのアクセストランジスタＱＡ１およびドライバトランジスタＱＤ１のボディーに接続される。つまり、その隣接セル間でボディーコンタクトが共有されるので、セル面積の増大を抑えることができる。特に、完全分離スリットＦＳの幅を従来のワード線コンタクト４５の幅よりも小さく形成すれば、ワード線コンタクト４５の大きさは従来と同等でよく、セル面積の増大は全く伴わない。
【００４２】
図７〜図１３は、本実施の形態に係るＳＲＡＭセルの製造工程を示す図であり、図６（ａ）に示した断面に対応している。以下、これらの図に基づいて、本実施の形態に係るＳＲＡＭセルの製造工程を説明する。
【００４３】
まず、支持基板１１、ＢＯＸ層１２およびＳＯＩ層１３がこの順に積層して成るＳＯＩ基板を準備する（図７）。
【００４４】
その後、ＳＯＩ層１３における活性領域２１〜２４となる領域上に、例えばシリコン窒化膜のハードマスク５１を形成する。そしてハードマスク５１をマスクにするエッチングにより、ＳＯＩ層１３をパターニングすることで、ＳＯＩ層１３の上部にトレンチを形成する。このエッチングは部分分離を形成するためのものであるので、ＳＯＩ層１３の底部を残した状態でストップさせる（図８）。
【００４５】
その後、部分分離の領域を覆うレジストパターン５２を形成し、当該レジストパターン５２並びに上記ハードマスク５１をマスクにするエッチングにより、完全分離を形成する。完全分離スリットＦＳもこの工程で形成する（図９）。その結果、図５に示した完全分離と部分分離のレイアウトを有するトレンチ分離が形成される。
【００４６】
レジストパターン５２を除去し、ＨＤＰ（High Density Plasma）酸化膜を全面に堆積させ、ＣＭＰ（Chemical Mechanical Polishing）法により平坦化した後、ハードマスク５１を除去する。その結果、トレンチ内に残留したシリコン酸化膜５４が分離絶縁膜１４となり、その間の領域が活性領域２１ａ，２１ｂとなる。またこのとき活性領域２１ａ，２１ｂと分離絶縁膜１４との段差の高さ調整を行う。そしてＳＯＩ層１３に対しＰウェルおよびＮウェル形成用の不純物注入を行う（図１０）。
【００４７】
その後、各活性領域に所定のトランジスタを形成し、それらのソース／ドレイン領域およびゲート電極上にシリサイド形成する（図１１）。
【００４８】
そして全面にシリコン酸化膜等を堆積することにより層間絶縁膜１８を形成し、その内部に通常のコンタクト４２ａ，４２ｂのためのコンタクトホール、並びにボディーコンタクト４５のためのコンタクトホール（ボディーコンタクトホール）とを形成する（図１２）。ボディーコンタクトホールは分離絶縁膜１４を貫通させる必要があるため、通常のコンタクトホールとボディーコンタクトホールとで深さを異ならしめる必要があるが、それらは次のような手法により形成可能である。
【００４９】
例えば本実施の形態では、コンタクトホールの形成工程に先立って活性領域およびゲート電極の上面にはシリサイドが形成されているので、それがストッパとなるエッチング手法でコンタクホールを形成すれば、通常のコンタクトホールとボディーコンタクトホールを同一マスク、同一エッチングで形成することができる。また例えば、通常のコンタクトホールと同一マスク、同一エッチングによって、ボディーコンタクトホールを一旦通常のコンタクトホールと同じ深さまで形成し、その後に通常のコンタクトホール内にレジストを埋め込んでから、ボディーコンタクトホールの底を追加エッチングして掘り下げてもよい。あるいは、通常のコンタクトホールとボディーコンタクトホールとを、それぞれ別々のマスクおよびエッチングにより形成してもよい。
【００５０】
各コンタクトホールの形成後、それらにタングステン等のコンタクト材を埋め込むことで各コンタクトプラグを形成し、続いて層間絶縁膜１８上に銅等を材料とする配線１９を形成する（図１３）。以上の工程により、図６に示した本実施の形態に係る半導体記憶装置が形成される。
【００５１】
先に述べたように、本実施の形態においてはボディーコンタクトであるワード線コンタクト４５を、完全分離スリットＦＳの両側のＳＯＩ層１３に接続させる。そのため、完全分離スリットＦＳの幅は、当該コンタクト４５の幅よりも小さく形成する必要がある。しかし半導体記憶装置の微細化が進み、コンタクト４５の幅が露光限界（露光可能な最小寸法）に近づくと、現行の露光技術ではそれよりも狭い完全分離スリットＦＳを形成することは困難になるという問題に直面する。
【００５２】
エッチングの寸法をより小さく形成する技術として、ＲＥＬＡＣＳ（Resolution Enhancement Lithography Assisted by Chemical Shrink）等の枠付け技術がある。それにより、図９の工程におけるレジストパターン５２を枠付けすれば、当該レジストパターン５２の開口幅を狭くすることができ、完全分離スリットＦＳの幅をより狭く形成することができる。このような技術を用いれば、現行の露光技術では形成できない幅の完全分離を形成することができ、上記の問題は解決される。
【００５３】
例えば、ワード線コンタクト４５の幅が１００ｎｍであれば、完全分離スリットＦＳのスリット幅は４０ｎｍ以下であることが望ましいが、露光限界が９０ｎｍレベルであった場合にはそのように細いスリットを形成することは困難である。その場合には、図９のレジストパターン５２に対し、まず通常の露光技術により１００ｎｍのスリット形成し、その後、当該レジストパターン５２に３０ｎｍ程度の枠付けを行なう。その結果レジストパターン５２のスリットは４０ｎｍ程度に狭くなるので、それをマスクにするエッチングにより幅４０ｎｍの完全分離スリットＦＳを形成することも可能になる。
【００５４】
＜実施の形態２＞
図１４は、実施の形態２に係るＳＲＡＭセルの構成を説明するための図である。図１４（ａ）は実施の形態１で示した図６（ａ）に対応しており、図１４（ｂ）は同（ａ）に示す領域Ｃの拡大図である。
【００５５】
図１４（ｂ）の例においては、ボディーコンタクトであるワード線コンタクト４５（以下、実施の形態２，３において「ボディーコンタクト４５」）のためのコンタクトホールの深さは、部分分離の深さと同じになっている。その場合図１４（ｂ）に図示するように、ボディーコンタクト４５におけるＳＯＩ層１３との接続面は、その底面だけにある。この場合、ボディーコンタクト４５と完全分離スリットＦＳとの接続面積が小さいため、両者の位置合わせのマージンは小さい。
【００５６】
そこで本実施の形態では、ボディーコンタクト４５のためのコンタクトホールの深さを、部分分離の深さよりも深くする。その場合、図１５に示すようにボディーコンタクト４５の一部が完全分離スリットＦＳ内に入り込む。そのためボディーコンタクト４５の底面だけでなく、その完全分離スリットＦＳ内に入り込んだ部分の側面も、ＳＯＩ層１３との接続面になる。その結果、ボディーコンタクト４５と完全分離スリットＦＳとの接続面積が増大し、両者の位置合わせのマージンを大きくできる。またボディーコンタクト４５とＳＯＩ層１３との間の接続抵抗が小さくなるという効果も得られる。
【００５７】
また図１６に示すように、ボディーコンタクト４５のためのコンタクトホールの深さを完全分離の深さと同じにしてもよい。即ち、ボディーコンタクト４５を、完全分離スリットＦＳ底部のＢＯＸ層１２にまで達するように形成してもよい。この場合には、図１５の例よりもさらに、ボディーコンタクト４５におけるＳＯＩ層１３との接続面積が増大するので、両者の位置合わせのマージンをより大きくできる。但し、コンタクトホール形成の際のオーバーエッチングによりＢＯＸ層１２がエッチングされると、ＳＲＡＭセル１０の電気的特性に影響を与える可能性がある点に留意すべきである。
【００５８】
＜実施の形態３＞
実施の形態１においては、狭い幅の完全分離スリットＦＳを形成可能な技術として、ＲＥＬＡＣＳ等により図９のレジストパターン５２に枠付けを行う例を示した。
【００５９】
それに対し本実施の形態では、完全分離スリットＦＳをテーパーエッチングにより形成することで、そのボトム部の幅を狭くする。レジストパターン５２の枠付けを行わずに、完全分離スリットＦＳの幅を狭くすることができるので、製造工程の複雑化を抑えることができる。
【００６０】
本実施の形態は、実施の形態２（図１５または図１６）と組み合わせることが特に有効である。例えば図１７（ａ）は、本実施の形態に対して図１６のボディーコンタクト４５の構造を適用した例である。完全分離スリットＦＳのボトム部にまでボディーコンタクト４５が入り込むことにより、ボディーコンタクト４５におけるＳＯＩ層１３との接続面積を充分確保できる。
【００６１】
仮に、図１４（ｂ）に示した例のように、ボディーコンタクト４５の形成深さと部分分離の深さとが同じであり、ボディーコンタクト４５がその底面のみでＳＯＩ層１３と接続する場合には、図１７（ｂ）の如く両者の接続面積が小さくなる。この場合、位置合わせのマージンが小さくなるので好ましくない。
【００６２】
＜実施の形態４＞
一般に、ＳＲＡＭセルのソフトエラーとしては、ＮＭＯＳトランジスタ部（Ｐウェル領域）で電子が発生することによりＨレベルのノードがＬレベルに変わるエラーと、ＰＭＯＳトランジスタ部（Ｎウェル領域）でホールが発生することによりＬレベルのノードがＨレベルに変わるエラーとが考えられる。但し、ＮＭＯＳトランジスタ部では、ロードトランジスタＱＬ１，ＱＬ２により電流が供給され、ＰＭＯＳトランジスタ部ではドライバトランジスタＱＤ１，ＱＤ２により電流が引き抜かれる。従って、発生した電子あるいはホールによる電荷量が、ロードトランジスタＱＬ１，ＱＬ２およびドライバトランジスタＱＤ１，ＱＤ２により供給あるいは引き抜かれる電荷量を超えた場合にソフトエラーが発生する。
【００６３】
通常、ドライバトランジスタＱＤ１，ＱＤ２の駆動能力（電流を流す能力）はロードトランジスタＱＬ１，ＱＬ２の３倍程度に設定されるため、ＰＭＯＳトランジスタ部におけるソフトエラーは比較的発生しにくいが、ＰＭＯＳトランジスタ部に関してもソフトエラーの発生する可能性はある。
【００６４】
そこで本実施例では、ＰＭＯＳトランジスタ部においても、ビット線の延在方向（ビット線方向）に隣接するセル間を完全分離で分離する。つまり各ＳＲＡＭセル１０のロードトランジスタＱＬ１，ＱＬ２のボディーも、完全分離によって各セル毎に分離する。それによりＰＭＯＳトランジスタ部のソフトエラーがより生じにくくなり、ソフトエラー耐性がさらに向上される。
【００６５】
図１８は、実施の形態４に係るＳＲＡＭセル１０の構成を説明するためのレイアウト図であり、トレンチ分離内における完全分離と部分分離のレイアウトを示している。同図には、図４と同様に、１つのＳＲＡＭセル１０の全体とその周辺のセルの一部が図示されている。図１８に示すＳＲＡＭセル１０も基本的に図２に示したものに対応しているが、図１８においては一部の要素の参照符号を省略してある。また図１９は、図１８に対してゲート電極３１〜３４およびコンタクト３５〜４６の図示を省略し、完全分離と部分分離のレイアウトをより明確に示したものである。
【００６６】
図１８および図１９に示すように本実施の形態では、ロードトランジスタＱＬ１，ＱＬ２が形成されるＮウェル領域において、ビット線方向に隣接するセル間に完全分離スリットＦＳを設ける（つまり本実施の形態では、各セルが完全分離で囲まれた構造となる）。よって、ロードトランジスタＱＬ１，ＱＬ２のボディーが、個々のセル毎に分離されるので、ロードトランジスタＱＬ１，ＱＬ２（ＰＭＯＳトランジスタ部）におけるソフトエラーの発生が抑えれる。
【００６７】
図１８の例では、ワード線方向に隣接するセル間も、実施の形態１と同様に完全分離スリットＦＳにより分離されており、アクセストランジスタＱＡ１，ＱＡ２およびドライバトランジスタＱＤ１，ＱＤ２のボディーには、完全分離スリットＦＳに跨るワード線コンタクト４５，４６が接続される構造となっている。そのため実施の形態１と同様の効果も得られる。
【００６８】
但し、このようにロードトランジスタＱＬ１，ＱＬ２のボディーが個々のセル毎に分離される場合、ＳＲＡＭセル１０外部の電源タップ部（不図示）からロードトランジスタＱＬ１，ＱＬ２のボディーへ、分離絶縁膜１４の下のＳＯＩ層１３を介して電圧を供給できなくなる。そこで本実施の形態では、電源コンタクト３７，３８の一部を分離絶縁膜１４を貫通させてその下のＳＯＩ層１３（ロードトランジスタＱＬ１，Ｌ２のボディー）にも接続させる。
【００６９】
このとき、電源コンタクト３７，３８の各々を完全分離スリットＦＳを跨ぐように形成し、その両側の部分分離下のＳＯＩ層１３（両側のセルのロードトランジスタＱＬ１，Ｌ２のボディー）に接続させる。それにより、電源コンタクト３７，２８を隣接セル間で共有することができるので、セル面積の増大を抑えることができる。
【００７０】
また本実施の形態のように各セルの電源コンタクト３７，３８をボディーコンタクトとして用いることにより、ボディーコンタクトがセル毎に設けられることになるので、いわゆる“杭打ち部”を省略できる。ここで言う“杭打ち部”とは、各セルのロードトランジスタのボディー間が部分分離下のＳＯＩ層１３を介して繋がった構造のメモリセルアレイにおいて、当該ＳＯＩ層１３の抵抗値を低減するために、当該ＳＯＩ層１３と上層の金属配線とを一定の間隔でコンタクト接続する部分をいう。
【００７１】
このように本実施の形態によれば、セル面積の増大を抑制しつつ、ビット線方向に隣接セルのボディーを完全分離で分離して、ＳＲＡＭセル１０のソフトエラー耐性を向上させることができる。
【００７２】
＜実施の形態５＞
実施の形態１においては、本発明をＡＢＣ（Actively Body-bias Controlled）−ＳＲＡＭに適用した例を示したが、ボディー電位が固定された通常のＳＲＡＭに適用可能である。
【００７３】
図２０は、実施の形態５に係るＳＲＡＭセル１０の構成を説明するためのレイアウト図であり、トレンチ分離内における完全分離と部分分離のレイアウトを示している。図２０に示すＳＲＡＭセル１０も基本的に図２に示したものに対応しているが、図２０においては一部の要素の参照符号を省略してある。また図２１は、図２０に対してゲート電極３１〜３４およびコンタクト３５〜４６の図示を省略し、完全分離と部分分離のレイアウトをより明確に示したものである。
【００７４】
図２０および図２１に示すように、本実施の形態では、ＳＲＡＭセル１０の周囲は部分分離の中を走る完全分離スリットＦＳにより囲まれている。つまり実施の形態４と同様に、各セルが完全分離で囲まれた構造となる。従って、ビット線方向およびワード線方向に隣接するセルの間において、各トランジスタのボディーを完全分離で分離されるので、マルチビットエラーの発生が抑えられ、ＳＲＡＭセル１０のソフトエラー耐性を向上させることができる。
【００７５】
本実施の形態においては、アクセストランジスタＱＡ１，ＱＡ２およびドライバトランジスタＱＤ１，ＱＤ２のボディー電位を接地（ＧＮＤ）電位に固定するが、当該ボディーが個々のセル間で分離されているので、ＳＲＡＭセル１０外部の電源タップ部（不図示）から部分分離の下のＳＯＩ層１３を通しての電圧供給はできない。そこで、接地コンタクト３５，３６を、その一部が部分分離の下のＳＯＩ層１３に達するように形成する。それにより、接地コンタクト３５，３６からアクセストランジスタＱＡ１，ＱＡ２およびドライバトランジスタＱＤ１，ＱＤ２のボディーに、ＧＮＤ電位が供給される。本実施の形態では、ワード線コンタクト４５，４６は通常のコンタクトとして形成され、分離絶縁膜１４を貫通しない。
【００７６】
また本実施の形態では、アクセストランジスタＱＡ１，ＱＡ２およびドライバトランジスタＱＤ１，ＱＤ２のボディーは、ビット線方向の隣接セル間でもワード線方向の隣接セル間でも、完全分離スリットＦＳによって分離される。そして図２０の如く、その両方の完全分離スリットＦＳを跨ぐように、接地コンタクト３５，３６が形成される。接地コンタクト３５，３６はＳＲＡＭセル１０のコーナー部に配設されるので、それぞれ４つのセルに跨ることとなる。従って、アクセストランジスタＱＡ１，ＱＡ２およびドライバトランジスタＱＤ１，ＱＤ２のボディーコンタクトとしての接地コンタクト３５，３６を、４つのセルで共有することができるので、セル面積の増大を抑えることができる。
【００７７】
また本実施の形態のように各セルの接地コンタクト３５，３６をボディーコンタクトにすることによって、ボディーコンタクトがセル毎に設けられるため、上記の“杭打ち部”が不要になる。
【００７８】
このように本発明は、各トランジスタのボディー電位が固定された通常のＳＲＡＭセル１０に対しても適用可能である。またその場合にも、セル面積の増大を抑制しつつＳＲＡＭセル１０のソフトエラー耐性を向上させることができるという効果が得られる。
【００７９】
＜実施の形態６＞
図２２は、実施の形態６に係るＳＲＡＭセル１０の構成を説明するためのレイアウト図であり、トレンチ分離内における完全分離と部分分離のレイアウトを示している。図２２に示すＳＲＡＭセル１０も基本的に図２に示したものに対応しているが、図２２においては一部の要素の参照符号を省略してある。また図２３は、図２２に対してゲート電極３１〜３４およびコンタクト３５〜４６の図示を省略し、完全分離と部分分離のレイアウトをより明確に示したものである。
【００８０】
図２２および図２３に示すように、本実施の形態では、ＳＲＡＭセル１０の周囲は部分分離の中を走る完全分離スリットＦＳにより囲まれている。つまり実施の形態４と同様に、各セルが完全分離で囲まれた構造となる。従って、ビット線方向およびワード線方向に隣接するセルの間で、各トランジスタのボディーを完全分離で分離されるので、マルチビットエラーの発生が抑えられ、ＳＲＡＭセル１０のソフトエラー耐性を向上させることができる。
【００８１】
本実施の形態では、完全分離スリットＦＳを、アクセストランジスタＱＡ１，ＱＡ２のボディーとドライバトランジスタＱＤ１，ＱＤ２のボディーとの間にも配設し、両者を分離する。さらに、完全分離スリットＦＳを２つのロードトランジスタＱＬ１，ＱＬ２の間にも配設し、両者のボディーを分離する。つまり本実施の形態では、ＳＲＡＭセル１０を構成する６つのトランジスタのボディーがセル毎に分離されると共に、１つのＳＲＡＭセル１０内においてそれら６つのトランジスタのボディーが互いに分離される。それにより、ＳＲＡＭセル１０のソフトエラー耐性がさらに向上される。
【００８２】
本実施の形態においても、ＳＲＡＭセル１０の各トランジスタのボディーには、ＳＲＡＭセル１０外部から、部分分離下のＳＯＩ層１３を通しての電圧供給はできない。そこで、実施の形態１と同様にワード線コンタクト４５，４６をボディーコンタクトにしてアクセストランジスタＱＡ１，ＱＡ２のボディーをワード線に接続させる（即ち、アクセストランジスタＱＡ１，ＱＡ２は、ＤＴＭＯＳになる）。また実施の形態４と同様に電源コンタクト３７，３８もボディーコンタクトにして、ロードトランジスタＱＬ１，ＱＬ２のボディーに電源電位を供給する。さらに実施の形態５と同様に、接地コンタクト３５，３６のもボディーコンタクトにして、ドライバトランジスタＱＤ１，ＱＤ２のボディーを接地電位に固定する。
【００８３】
これら接地コンタクト３５，３６、電源コンタクト３７，３８およびワード線コンタクト４５，４６は、それぞれ図２２に示すように完全分離スリットＦＳを跨ぐように形成される。それにより、接地コンタクト３５，３６は４つのセル、電源コンタクト３７，３８およびワード線コンタクト４５，４６はそれぞれ２つのセルで共有することができ、セル面積の増大を抑えることができる。またセル毎にボディーコンタクトが設けられるため、上記の“杭打ち部”が不要になる。
【図面の簡単な説明】
【００８４】
【図１】一般的なＳＲＡＭセルの回路図である。
【図２】実施の形態１に係るＳＲＡＭセルの構成を示す図である。
【図３】実施の形態１に係るＳＲＡＭセルアレイのレイアウト図である。
【図４】実施の形態１に係るＳＲＡＭセルのレイアウト図である。
【図５】実施の形態１に係るＳＲＡＭセルのレイアウト図である。
【図６】実施の形態１に係るＳＲＡＭセルの構成を示す図である。
【図７】実施の形態１に係るＳＲＡＭセルの製造工程を示す図である。
【図８】実施の形態１に係るＳＲＡＭセルの製造工程を示す図である。
【図９】実施の形態１に係るＳＲＡＭセルの製造工程を示す図である。
【図１０】実施の形態１に係るＳＲＡＭセルの製造工程を示す図である。
【図１１】実施の形態１に係るＳＲＡＭセルの製造工程を示す図である。
【図１２】実施の形態１に係るＳＲＡＭセルの製造工程を示す図である。
【図１３】実施の形態１に係るＳＲＡＭセルの製造工程を示す図である。
【図１４】実施の形態２に係るＳＲＡＭセルの構成を説明するための図である。
【図１５】実施の形態２におけるボディーコンタクトの構成を示す図である。
【図１６】実施の形態２におけるボディーコンタクトの構成を示す図である。
【図１７】実施の形態３におけるボディーコンタクトの構成を示す図である。
【図１８】実施の形態４に係るＳＲＡＭセルのレイアウト図である。
【図１９】実施の形態４に係るＳＲＡＭセルのレイアウト図である。
【図２０】実施の形態５に係るＳＲＡＭセルのレイアウト図である。
【図２１】実施の形態５に係るＳＲＡＭセルのレイアウト図である。
【図２２】実施の形態６に係るＳＲＡＭセルのレイアウト図である。
【図２３】実施の形態６に係るＳＲＡＭセルのレイアウト図である。
【符号の説明】
【００８５】
１０  ＳＲＡＭセル、１１  支持基板、１２  ＢＯＸ層、１３  ＳＯＩ層、１４  分離絶縁膜、１５  ゲート酸化膜、１８  層間絶縁膜、１９  配線、２１〜２４  活性領域、３１〜３４  ゲート電極、３５〜４６  コンタクト、ＱＤ１，ＱＤ２  ドライバトランジスタ、ＱＬ１，ＱＬ２  ロードトランジスタ、ＱＡ１，ＱＡ２  アクセストランジスタ、ＦＳ  完全分離スリット。
【図１】
2008270252.tif 000003
【図２】
2008270252.tif 000004
【図３】
2008270252.tif 000005
【図４】
2008270252.tif 000006
【図５】
2008270252.tif 000007
【図６】
2008270252.tif 000008
【図７】
2008270252.tif 000009
【図８】
2008270252.tif 000010
【図９】
2008270252.tif 000011
【図１０】
2008270252.tif 000012
【図１１】
2008270252.tif 000013
【図１２】
2008270252.tif 000014
【図１３】
2008270252.tif 000015
【図１４】
2008270252.tif 000016
【図１５】
2008270252.tif 000017
【図１６】
2008270252.tif 000018
【図１７】
2008270252.tif 000019
【図１８】
2008270252.tif 000020
【図１９】
2008270252.tif 000021
【図２０】
2008270252.tif 000022
【図２１】
2008270252.tif 000023
【図２２】
2008270252.tif 000024
【図２３】
2008270252.tif 000025