(57)【要約】【課題】読み出し電圧を上げてもリード時に誤書き込みしないメモリを実現する。【解決手段】磁気メモリ素子ＴＭＲはメモリセルＭＣごとに設けられ記憶層１０３を備える。制御線群は、複数の磁気メモリ素子に対し、一端側を行方向および列方向に共通接続する複数の第１共通線（例えばビット線ＢＬ）と、他端側を同様に共通接続する複数の第２共通線（例えばソース線ＳＬ）を含む。読み出し駆動回路は、制御線群の電位と電流量を制御して、ビットデータを読み出すために選択された選択磁気メモリ素子ＴＭＲに対し、１対の第１および第２共通線に読み出し電圧（ＶBL）となる電位差を発生させるとともに、磁化の向きと平行な外部磁界Ｈを発生して記憶層１０３に印加する。【選択図】図１８
2008310868.tif 000002
【特許請求の範囲】
【請求項１】
磁化の向きに応じてビットデータを保持する記憶層をそれぞれ備えてメモリセルごとに設けられ、当該記憶層に電流を流して前記磁化の向きを反転することによりビットデータを書き換え可能な複数の磁気メモリ素子と、
前記複数の磁気メモリ素子に対し、一端側を行方向および列方向に共通接続する複数の第１共通線、ならびに、他端側を行方向および列方向に共通接続する複数の第２共通線を含む制御線群と、
前記制御線群の電位と電流量を制御して、ビットデータを読み出すために選択された選択磁気メモリ素子に対し、当該選択磁気メモリ素子が接続される１対の第１および第２共通線に読み出し電圧となる電位差を発生させるとともに、前記磁化の向きと平行な外部磁界を発生して前記選択磁気メモリ素子の前記記憶層に印加する読み出し駆動回路と、
を有する半導体メモリデバイス。
【請求項２】
前記読み出し駆動回路が発生する前記外部磁界の向きは、前記読み出し電圧が印加されたときに前記選択磁気メモリ素子に流れる電流によって当該選択磁気メモリ素子で前記記憶層の磁化の向きが変化しようとする向きと反対の向きである
請求項１に記載の半導体メモリデバイス。
【請求項３】
前記読み出し駆動回路は、前記選択磁気メモリ素子に前記読み出し電圧を与えるときの前記第１および第２共通線の電位の大小関係をスイッチ可能であり、当該電位の大小関係のスイッチングに応答して前記外部磁界の向きを前記記憶層の磁化の向きと平行な方向内で切り替え可能に構成されている
請求項２に記載の半導体メモリデバイス。
【請求項４】
前記制御線群は、行方向または列方向の複数の磁気メモリ素子で一括して外部磁界を印加可能に配置された第３共通線を含む
請求項１に記載の半導体メモリデバイス。
【請求項５】
前記第１共通線が、前記磁気メモリ素子の前記記憶層、磁化固定層の一方に接続され、
前記記憶層、磁化固定層の他方側に前記第３共通線が外部磁界を印加可能に配置され、
前記記憶層、磁化固定層の他方が内部配線層を介して前記第２共通線に接続されている
請求項４に記載の半導体メモリデバイス。
【請求項６】
前記第１、第２共通線の一方が、電流を流して前記外部磁界を発生させる配線を兼用し、
当該外部磁界を発生させる配線の長手方向と直行する方向が、前記磁化の向きが反転可能な長軸方向となるように、前記記憶層の外形が決められている
請求項１に記載の半導体メモリデバイス。
【請求項７】
前記読み出し駆動回路は、前記外部磁界が印加された状態で前記１対の第１および第２共通線の電位差によって読み出し電流が流れる前記選択磁気メモリ素子における前記磁化の向きの反転確率と、前記外部磁界が印加されるが前記選択磁気メモリと磁化の向きが反対であり、かつ、前記読み出し電流が流れない非選択の磁気メモリ素子における前記磁化の向きの反転確率とのトレードオフによって決められた所定の電流量で前記外部磁界を発生させる
請求項１に記載の半導体メモリデバイス。
【請求項８】
磁化の向きに応じてビットデータを保持する記憶層をそれぞれ備えてメモリセルごとに設けられ、当該記憶層に電流を流して前記磁化の向きを反転することによりビットデータを書き換え可能な複数の磁気メモリ素子を有し、
磁気メモリ素子の前記ビットデータを読み出す動作時に、読み出し対象セルの磁気メモリ素子に、前記磁化の向きと平行な磁界を印加する
半導体メモリデバイス。
【請求項９】
磁化の向きに応じてビットデータを保持する記憶層をそれぞれ備えてメモリセルごとに設けられ、当該記憶層に電流を流して前記磁化の向きを反転することによりビットデータを書き換え可能な複数の磁気メモリ素子を有する半導体メモリデバイスのデータ読み出し方法であって、
磁気メモリ素子の前記ビットデータを読み出す動作時に、読み出し対象セルの磁気メモリ素子に、前記磁化の向きと平行な磁界を印加して誤った磁化反転を防止するステップを含む
半導体メモリデバイスのデータ読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁化の向きに応じてビットデータを保持する記憶層をそれぞれ備える磁気メモリ素子がメモリセルごとに設けられ、当該磁気メモリ素子の前記記憶層に電流を流して前記磁化の向きを反転することによりビットデータを書き換え可能な半導体メモリデバイスと、そのデータ読み出し方法とに関する。
【背景技術】
【０００２】
最近、磁性体を利用した新しい不揮発メモリとして、トンネル磁気抵抗効果を利用したＭＲＡＭ（Magnetic Random Access Memory）が注目されている。
ＭＲＡＭは、情報（ビットデータ）の記憶を行う磁気メモリ素子とアクセストランジスタからなるメモリセルを多数備える。磁気メモリ素子は、ビットデータを強磁性体の磁化の向きとして記憶させる記憶層と、トンネル絶縁膜と、磁化の向きが固定された磁化固定層とを積層した構造を有する。
【０００３】
このような構造の磁気メモリ素子では、記憶層の磁化の向きと、磁化固定層の磁化の向きとがなす角度により、磁気メモリ素子を流れるトンネル電流の抵抗値が変化する、いわゆるトンネル磁気抵抗効果が観測される。この抵抗値の大きさは、記憶層と磁化固定層の磁化の向きが同じときに最小となり、反対（１８０度反転）のときに最大となる。
このような磁気メモリ素子を、以下、トンネル磁気抵抗素子ＴＭＲと称する。
【０００４】
トンネル磁気抵抗素子ＴＭＲへのデータ書き込みは、互いに直交するワード線とビット線の双方に電流を流すことにより発生する合成電流磁界で記憶層の磁化状態を制御する。ここでワード線はアクセストランジスタのオンとオフを制御し、行方向のメモリセルに共通な制御線である。また、ビット線は、ソース線に直列接続されたアクセストランジスタとトンネル磁気抵抗素子ＴＭＲとからなるメモリセルに対し、トンネル磁気抵抗素子ＴＭＲの反アクセストランジスタ側のノードを、列方向のメモリセルで共通接続する制御線である。
メモリセルに記憶されたデータの“０”と“１”は、記憶層の磁化の向きに対応付けて決められる。例えば記憶層の磁化の向きを、データ“０”では磁化固定層の磁化の向きと同じとし、データ“１”では磁化固定層の磁化の向きと反対（１８０度反転）と定義する。
【０００５】
一方、ＭＲＭＡにおいて磁気メモリ素子からのデータ読み出しは、アクセストランジスタで一のメモリセルを選択し（読み出し対象セルのアクセストランジスタをオンし）、磁気メモリ素子のトンネル磁気抵抗効果、即ち記憶層の磁化の向きの違いによる抵抗値の違いを検出する。例えばメモリセルに一定電圧を印加して読み出し電流を流し、抵抗値の違いによる電流値の変化を検出し、これによりデータが“１”か“０”かを判別する。
【０００６】
しかしながら、ＭＲＡＭは、書き込み磁界を発生させるために配線（ワード線およびビット線）に大きな電流を流すため、素子の微細化に伴い配線が細くなると、十分な書き込み電流を得ることが難しいという欠点を有する。
【０００７】
そこで、より小さい電流で磁化反転が可能な、スピントランスファによる磁化反転を利用するメモリ（以下、スピン注入メモリと呼ぶ）が注目されている（例えば特許文献１参照）。
スピン注入メモリは、一の磁性体を通過してスピン偏極した電子を他の磁性体に注入することにより、情報記憶層として設けられている他の磁性体（強磁性層）の磁化反転を行うものである。
【０００８】
より具体的には、磁化の向きが固定された磁性層（磁化固定層）を通過したスピン偏極電子が、磁化の向きが固定されない磁性層（記憶層）に進入する際にスピントルクを与える。このとき、ある閾値以上の電流を流せば記憶層である強磁性層が磁化反転するという現象が生じ、この現象を利用してデータの書き換えを行う。
なお反転させる磁化の向き、すなわちデータの“１”と“０”の書き込みの区別は流す電流の向き、すなわち磁化固定層から記憶層に電流を流す、もしくは、記憶層から磁化固定層に電流を流すことで制御する。
【０００９】
データの読み出しは、従来のＭＲＡＭと同様、記憶層の磁化の向きによって磁気メモリ素子の抵抗値が異なるというトンネル磁気抵抗効果を利用する。
【００１０】
スピントランスファによる磁化反転は、素子が微細化されても電流を増やさずに磁化反転できるという利点がある。また従来のＭＲＡＭで必要であった書き込みワード線が不要であるという利点もある。
【００１１】
しかしながら、電流だけで十分に磁化反転ができない場合には、従来のＭＲＡＭで使用していた書き込みワード線による発生磁界を併用する提案もなされている（例えば特許文献２参照）。
特許文献２に記載された技術では、磁化反転によるデータ書き換えの際に、磁気メモリ素子に電流を流しつつ、書き込みワード線を用いて外部磁界を発生させ、この外部磁界によって磁化反転を補助している。このため、データ書き換えの際の磁化反転が容易になるという利点がある。
【特許文献１】特開２００６−１９６６１３号公報
【特許文献２】特開２００６−２１０７１１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
既に説明したように、スピン注入メモリにおける磁気メモリ素子（トンネル磁気抵抗素子ＴＭＲ）へのデータ書き込みは、トンネル磁気抵抗素子ＴＭＲに電圧を印加して、反転に必要な閾値以上の電流を流すことにより実現する（スピン注入磁化反転）。
またデータの読み出しは、トンネル磁気抵抗素子ＴＭＲに一定電圧を印加して、抵抗値の違いによる電流値の変化を検出する（トンネル磁気抵抗効果）。
【００１３】
このようにスピン注入磁化反転によるメモリ動作では、データ書き込みとデータ読み出しの双方でメモリセルに電圧を印加する。
したがって、読み出し時にトンネル磁気抵抗素子ＴＭＲに印加する電圧（以下、読み出し電圧という）が大きいと、読み出し時に書き込み動作が行われるという、いわゆる誤書き込みの確率が高くなる。
逆に読み出し電圧が小さいと、読み出し電流が小さくなり、読み出し回路でのデータ判定精度が低下するため、読み出し回路に高い検出精度が要求される。
【００１４】
この誤書き込み防止と高い検出精度の確保の両立が難しいため、スピン注入メモリでは従来のＭＲＡＭと異なり、読み出し電圧を上げることが難しい。
【課題を解決するための手段】
【００１５】
本発明に係る半導体メモリデバイスは、複数の磁気メモリ素子と、制御線群と、読み出し駆動回路とを有する。
磁気メモリ素子はメモリセルごとに設けられ、磁化の向きに応じてビットデータを保持する記憶層を備える。
制御線群は複数の磁気メモリ素子を選択し駆動する配線の集合である。制御線群は、複数の磁気メモリ素子に対し、一端側を行方向および列方向に共通接続する複数の第１共通線と、他端側を行方向および列方向に共通接続する複数の第２共通線を含む。
読み出し駆動回路は、読み出し電圧を印加する機能と外部磁界発生のために所定の制御線に電流を流す機能を有する。即ち、読み出し駆動回路は、制御線群の電位と電流量を制御して、ビットデータを読み出すために選択された選択磁気メモリ素子に対し、当該選択磁気メモリ素子が接続される１対の第１および第２共通線に読み出し電圧となる電位差を発生させるとともに、磁化の向きと平行な外部磁界を発生して選択磁気メモリ素子の記憶層に印加する。
【００１６】
本発明では好適に、前記読み出し駆動回路が発生する前記外部磁界の向きは、前記読み出し電圧が印加されたときに前記選択磁気メモリ素子に流れる電流によって当該選択磁気メモリ素子で前記記憶層の磁化の向きが変化しようとする向きと反対の向きである。
さらに好適に、前記読み出し駆動回路は、前記選択磁気メモリ素子に前記読み出し電圧を与えるときの前記第１および第２共通線の電位の大小関係をスイッチ可能であり、当該電位の大小関係のスイッチングに応答して前記外部磁界の向きを前記記憶層の磁化の向きと平行な方向内で切り替え可能に構成されている。
【００１７】
本発明に係る他の半導体メモリデバイスは、磁化の向きに応じてビットデータを保持する記憶層をそれぞれ備えてメモリセルごとに設けられ、当該記憶層に電流を流して前記磁化の向きを反転することによりビットデータを書き換え可能な複数の磁気メモリ素子を有し、磁気メモリ素子の前記ビットデータを読み出す動作時に、読み出し対象セルの磁気メモリ素子に、前記磁化の向きと平行な磁界を印加する。
【００１８】
本発明に係る半導体メモリデバイスのデータ読み出し方法は、磁化の向きに応じてビットデータを保持する記憶層をそれぞれ備えてメモリセルごとに設けられ、当該記憶層に電流を流して前記磁化の向きを反転することによりビットデータを書き換え可能な複数の磁気メモリ素子を有する半導体メモリデバイスのデータ読み出し方法であって、磁気メモリ素子の前記ビットデータを読み出す動作時に、読み出し対象セルの磁気メモリ素子に、前記磁化の向きと平行な磁界を印加して誤った磁化反転を防止するステップを含む。
【発明の効果】
【００１９】
本発明によれば、データ読み出し時に、記憶層の磁化の向きと平行な（外部）磁界を印加するため、動作対象の選択メモリセルや非選択のメモリセル等で誤って磁化の向きが反転するという誤動作を防止し、その分、読み出し時に磁気メモリ素子に印加する読み出し電圧を大きくできるという利益が得られる。この利益は、動作信頼性の向上、あるいは、素子微細化に役立つ。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態を、図面を参照して説明する。
【００２１】
《第１実施形態》
第１実施形態は磁界発生ワード線を設けた場合に関する。
【００２２】
＜メモリセル構成＞
図１に、ビット線とソース線が平行に配置されたメモリセル（以下、共通線平行型のメモリセルと称する）の等価回路図を示す。また、図２に、ビット線とソース線が直交したメモリセル（以下、共通線直交型のメモリセルと称する）の等価回路図を示す。
図１および図２に図解するメモリセルＭＣは、「磁気メモリ素子」としての１つのトンネル磁気抵抗素子ＴＭＲと、１つのアクセストランジスタＡＴとを有する。
トンネル磁気抵抗素子ＴＭＲの一端がビット線ＢＬに接続され、他端がアクセストランジスタＡＴのドレインに接続され、アクセストランジスタＡＴのソースがソース線ＳＬに、ゲートがワード線ＷＬにそれぞれ接続されている。また、トンネル磁気抵抗素子ＴＭＲに外部磁界を印加するための磁界発生ワード線ＨＷＬが、例えばワード線ＷＬと並行に配置されている。なお、ビット線ＢＬとソース線ＳＬが図１では並行して、図２では直交して配置されている。
ワード線ＷＬ、磁界発生ワード線ＨＷＬ、ビット線ＢＬおよびソース線ＳＬがメモリセルＭＣの制御線であり、本願発明との対応では、ビット線ＢＬおよびソース線ＳＬの一方が「第１共通線」、他方が「第２共通線」に該当する。
【００２３】
図３に共通線平行型のメモリセルの断面構造を、図４に共通線直交型のメモリセルの断面構造を、それぞれ模式的に示す。各図において（Ａ）が平面図、（Ｂ）がワード線に沿った方向の断面図、（Ｃ）がビット線に沿った方向の断面図である。また、図３（Ｄ）がソース線に沿った方向の断面図である。なお、見易さ向上のため、各断面図において半導体基板に形成された多層配線構造中の層間絶縁膜の図示を省略している。
【００２４】
図３と図４に示す２タイプのメモリセルＭＣでは、いずれも、半導体基板２００にＰ型不純物が導入されて活性化されているアクティブ領域２０１が設けられている。アクティブ領域２０１に対し薄いゲート酸化膜（不図示）を介してアクセストランジスタＡＴのゲート電極を兼用するワード線ＷＬが形成され、ワード線ＷＬ（ゲート電極）両側のアクティブ領域２０１の部分にそれぞれＮ型不純物が導入されて活性化されることによってソース領域（Ｓ）とドレイン領域（Ｄ）が設けられている。
【００２５】
図３（Ｄ）および図４（Ｃ）に示すように、ソース領域（Ｓ）にプラグ接続された１stメタルからソース線ＳＬが形成されている。一方、図３（Ｃ）および図４（Ｃ）に示すように、ドレイン領域（Ｄ）は、１stメタルと２ndメタルのランディングパッド層に順次プラグ接続され、さらに上層の局部配線層２０２の一方側端部にプラグ接続されている。局部配線層２０２はビット線ＢＬに沿って延び、その他方側端部上にトンネル磁気抵抗素子ＴＭＲの多層薄膜が形成されている。トンネル磁気抵抗素子ＴＭＲ上面にプラグ接続された３rdメタルから形成されたビット線ＢＬが、局部配線層２０２と平行に（ワード線ＷＬと直交して）配置されている。
【００２６】
局部配線層２０２のトンネル磁気抵抗素子ＴＭＲと反対側（図の下方側）の近接位置に、２ndメタルからなる磁界発生ワード線ＨＷＬがワード線ＷＬと平行に配置されている。これにより、磁界発生ワード線ＨＷＬで発生した外部磁界がトンネル磁気抵抗素子ＴＭＲに効率よく印加可能になっている。
【００２７】
図３（Ａ）および図４（Ａ）ではトンネル磁気抵抗素子ＴＭＲを楕円で示す。この楕円の長軸方向が磁化反転容易化方向であり、短軸方向が磁化反転困難方向である。
なお、以上の断面構造は一実施例であり、本発明はこれに限定されない。
【００２８】
ここでトンネル磁気抵抗素子ＴＭＲについて、その構造および電気的特性について説明する。
図５は、トンネル磁気抵抗素子ＴＭＲの基本構造図である。
トンネル磁気抵抗素子ＴＭＲは、図５に示すように、トンネルバリア層１０１で隔たれた２枚の磁性体層からなる積層体が基本構造である。
磁性体層は、磁化状態が変化しないように設計された磁化固定層１０２と、磁化の向きが反転可能な記憶層１０３とからなる。記憶層１０３は、磁化固定層１０２の磁化の向きに対し、同じ向き、もしくは、１８０反転した向きが安定な磁化状態となるように設計されている。
【００２９】
２枚の磁性体層（磁化固定層１０２および記憶層１０３）を持つ積層膜は、それらの磁化のなす角度によって導電率が変化する磁気抵抗効果（ＭＲ効果）を示す。メモリデータの読み出しは、この積層体の両端子に電圧を印加し、ＭＲ効果によって記憶層１０３の磁化の向きに応じて変化した抵抗に依存する電流（または電位変化）を出力することで行われる。このときトンネル磁気抵抗素子ＴＭＲ内で流れるトンネル電流によるＭＲ効果をＴＭＲ効果と言う。
【００３０】
トンネル磁気抵抗素子ＴＭＲは、トンネル電流が流れることにより磁化反転（スピン注入磁化反転という）が生じ、これにより電気的メモリ特性、即ち抵抗値のヒステリシス特性が変化する。
【００３１】
図６に、トンネル磁気抵抗素子ＴＭＲの電流−電圧特性（ヒステリシス特性）を示す。図５を参照すると、磁化固定層１０２から記憶層１０３に電流を流す方向が、図６のグラフで縦軸に示すセル電流の正方向である。記憶層１０３の電位を基準に磁化固定層１０２に正または負の電圧を与えたのが図６グラフで横軸に示すセル印加電圧である。
図示する電気的特性は、ゼロクロスして傾きが相対的に大きな低抵抗状態と、ゼロクロスして傾きが相対的に小さい高抵抗状態とが存在する。低抵抗状態（Ｌ状態）にあるときに、セル印加電圧を増加すると、例えばセル印加電圧が＋０.５〜＋１[Ｖ]の間のある電圧で、図６に示す矢印Ａｈのように状態変化（高抵抗遷移）が生じる。また、高抵抗状態（Ｈ状態）にあるとき、セル印加電圧を減らすと、例えばセル電圧が−０.５〜−１.０[Ｖ]の間のある電圧で、図６に示す矢印Ａｌのようにもう一つの状態変化（低抵抗遷移）が生じる。
セル動作では、例えば、セル印加電圧を＋１.０[Ｖ]にすることで高抵抗遷移、−１[Ｖ]にすることで低抵抗遷移を制御する。
【００３２】
以上の電気的特性から、２つの状態を２値データに対応させると、データ反転が可能であるため、メモリデータの書き込み動作が可能なことが分かる。具体的には、例えばセル印加電圧を＋１.０[Ｖ]にすることにより“０”データの書き込み（Write0）が可能であり、逆に、セル印加電圧を−１.０[Ｖ]にすることにより“１”データの書き込み（Write1）が可能である。
【００３３】
メモリデータの読み出し動作では、磁気抵抗比（ＭＲ比）がある程度大きな電位状態、例えば０.３[Ｖ]程度の読み出し電圧をメモリセルに印加する。そして、このとき、トンネル磁気抵抗素子ＴＭＲの抵抗値が書き込み状態によって違いがあるため、この抵抗値を読み出すことにより、高抵抗状態（“０”データの書き込み状態）か、低抵抗状態（“１”データの書き込み状態）かの判別が可能である。
【００３４】
以上は、Write0（高抵抗遷移）側で読み出しを行う場合であるが、Write1（低抵抗遷移）でも同様に、例えば−０.３[Ｖ]のセル印加電圧で読み出しが可能である。つまり、セル電流の向きは、図５に示す磁化方向に直交する方向において正逆反転可能である。言い換えると、磁化固定層１０２側からセル電流の電子を注入してもよいし、逆に、記憶層１０３側から電子を注入してよい。
【００３５】
その際、読み出す抵抗値の差が大きければ、それだけデータ判別の容易性が高いため、読み出し時のセル印加電圧（読み出し電圧）が絶対値で大きいほど好ましい。しかし、読み出し電圧の絶対値を大きくすると、状態遷移を生じさせる遷移電圧とのマージンが取れなくなり、同一ビット線に接続されているメモリセルで誤書込みが生じる可能性がある（リードディスターブ）。リードディスターブ防止のためには、読み出し時にセル印加電圧を精密に制御する必要がある。また、ＭＲ比にセル印加電圧依存性がある場合、最適なＭＲ比を確保した条件で読み出し動作を行う必要がある。
【００３６】
詳細は後述するが、図２に示す磁界発生ワード線ＨＷＬによる外部磁界の印加は、この読み出し電圧の制約を緩和し、リードディスターブ防止を図るために行う。このことは別の見方をするならば、必要なリードディスターブマージンを確保した上で、読み出し回路の簡素化、セル面積の縮小に貢献する。
【００３７】
本実施形態では、このような読み出し時に外部磁界を与えることに特徴があり、その制御は、メモリセルアレイの制御線群、即ちワード線ＷＬ、磁界発生ワード線ＨＷＬ、ビット線ＢＬおよびソース線ＳＬを駆動する周辺回路部が、これを担う。
【００３８】
以下、周辺回路を含めた半導体メモリデバイス全体の構成と、具体的な駆動回路例を説明する。
なお、以下の説明では図１に示す共通線平行型のメモリセル構成を前提とする。共通線直交型の場合、ソース線を選択し駆動するための周辺回路部の配置が共通線平行型と異なるが、配置位置を除くと基本的な駆動方法は同じであるため、下記の説明が共通線直交型にも類推適用できる。
【００３９】
＜全体構成＞
図７に、（Ｎ＋１）×（Ｎ＋１）のアレイ構成をもつ半導体メモリデバイスのブロック図を示す。
図７に図解されている半導体メモリデバイスは、図１に示すメモリセルＭＣをマトリクス状に行（ロウ）方向に（Ｎ＋１）個、列（カラム）方向に（Ｎ＋１）個配置しているメモリセルアレイ１と、その周辺回路とを有する。なお、「Ｎ」は任意の正の整数であり、ロウ方向とカラム方向で異なる値をとり得る。
【００４０】
図１に示すワード線ＷＬ、磁界発生ワード線ＨＷＬは、図７に示すメモリセルアレイ１全体ではロウ方向に並ぶ（Ｎ＋１）個のメモリセルＭＣで共通に設けられている。
具体的に、ロウ方向に並ぶ（Ｎ＋１）個のメモリセルＭＣでアクセストランジスタＡＴのゲート同士をそれぞれ共通接続する（Ｎ＋１）本のワード線ＷＬ(0)〜ＷＬ(N)が、カラム方向に所定間隔で配置されている。また、ロウ方向に並ぶ（Ｎ＋１）個のメモリセルＭＣでトンネル磁気抵抗素子ＴＭＲに対し同じように近接する（Ｎ＋１）本の磁界発生ワード線ＨＷＬ(0)〜ＨＷＬ(N)が、カラム方向に所定間隔で配置されている。
【００４１】
同様に、図１に示すビット線ＢＬとソース線ＳＬは、図７に示すメモリセルアレイ１全体ではカラム方向に並ぶ（Ｎ＋１）個のメモリセルＭＣで共通に設けられている。
具体的に、カラム方向に並ぶ（Ｎ＋１）個のメモリセルＭＣでトンネル磁気抵抗素子ＴＭＲの一端同士をそれぞれ共通接続する（Ｎ＋１）本のビット線ＢＬ(0)〜ＢＬ(N)が、ロウ方向に所定間隔で配置されている。同様に、カラム方向に並ぶ（Ｎ＋１）個のメモリセルＭＣでアクセストランジスタＡＴのソース同士をそれぞれ共通接続する（Ｎ＋１）本のソース線ＳＬ(0)〜ＳＬ(N)が、ロウ方向に所定間隔で配置されている。
【００４２】
周辺回路は、Ｘアドレスデコーダ（X-Address Decoder）２、Ｙアドレスデコーダ（Y-Address Decoder）３、ロウデコーダ(Row Decoder)４、カラムデコーダ(Column Decoder)６、ビット線センスアンプ（BL S.A）７Ｂ、ソース線読み出しドライバ(SL Read Driver)７Ｓ、カラム選択スイッチ回路８、Ｉ／Ｏバッファ(Input/Output Buffer)９、ビット線書き込みドライバ（BL Write Driver）１０Ｂ、ソース線書き込みドライバ(SL Write Driver)１０Ｓ、制御回路１１、および、駆動力発生回路(Power Generator)１２を含む。
【００４３】
このうち読み出し時に制御線群の電位あるいは電流量を制御する回路、例えばロウデコーダ４、カラムデコーダ６、ビット線センスアンプ７Ｂ、ソース線読み出しドライバ７Ｓ、カラム選択スイッチ回路８を少なくとも含んで、本発明の「読み出し駆動回路」の一実施例が構成される。なお、「読み出し駆動回路」は、上記各種回路を制御する信号や電圧（データ電圧を含む）を発生させるブロック、例えばＸアドレスデコーダ２、Ｙアドレスデコーダ３、Ｉ／Ｏバッファ９、制御回路１１、駆動力発生回路１２等を含んでよい。
【００４４】
Ｘアドレスデコーダ２は、Ｘセレクタ２０を基本単位として構成されている。Ｘアドレスデコーダ２は、入力するＸアドレス信号（X-Address）をデコードし、そのデコードの結果に基づいて、選択されたＸセレクト信号Ｘ_ＳＥＬをロウデコーダ４に送る回路である。
【００４５】
Ｙアドレスデコーダ３は、Ｙセレクタ３０を基本単位として構成されている。Ｙアドレスデコーダ３は、入力するＹアドレス信号（Y-Address）をデコードし、そのデコードの結果に基づいて、選択されたＹセレクト信号Ｙ_ＳＥＬをカラムデコーダ６に送る回路である。
【００４６】
ロウデコーダ４は、ワード線ＷＬごとのロウデコーダユニット４０を（Ｎ＋１）個含む。各ロウデコーダユニット４０の出力に、（Ｎ＋１）本のワード線ＷＬ(0)〜ＷＬ(N)のうち、対応する１本のワード線が接続されている。Ｘアドレスデコーダ２から入力されるＸセレクト信号Ｘ_ＳＥＬに応じて、ロウデコーダユニット４０の１つが選択される。ロウデコーダユニット４０は、選択されたときに、その出力に接続されているワード線ＷＬに所定電圧を印加する回路である。
【００４７】
また、本実施形態では、磁界発生ワード線ＨＷＬを電流駆動する回路として、磁界発生ワード線ＨＷＬごとの磁界電流ドライバユニット４１を（Ｎ＋１）個、ロウデコーダ４内に含む。各磁界電流ドライバユニット４１の出力に、（Ｎ＋１）本の磁界発生ワード線ＨＷＬ(0)〜ＨＷＬ(N)のうち、対応する１本の磁界発生ワード線が接続されている。信号ＲＤＥが制御回路１１からロウデコーダ４に出力される。磁界電流ドライバユニット４１は、Ｘアドレスデコーダ２から入力されるＸセレクト信号Ｘ_ＳＥＬに応じて選択されるが、入力される信号ＲＤＥが活性化している間のみ外部磁界発生のための電流を、出力に接続された磁界発生ワード線ＨＷＬに流すように動作する。
【００４８】
望ましい構成として、磁界電流ドライバユニット４１は外部磁界発生のための電流の向きを反転可能に構成されている。
磁界発生ワード線ＨＷＬのロウデコーダ４と反対側の端部は図７では開放となっているが、実際は電流駆動のため、ある共通配線に接続される。電流の向きを切り替える場合、例えば、各磁界電流ドライバユニット４１が、この共通配線で保持される電圧を基準に、当該電圧より高いハイレベル電圧と、低いローベル電圧で切り替える駆動方法が採用できる。
この外部磁界発生のための電流の向きは、詳細は後述するが、望ましくは、読み出し対象のメモリセルに流すセル電流の向きに応じて決められる。
【００４９】
カラムデコーダ６は、ＹＳＷゲート回路６０を基本単位として構成されている。カラムデコーダ６は、カラム選択スイッチ回路８を制御するための信号として、Ｙスイッチ信号ＹＳＷ、および、その反転信号である反転Ｙスイッチ信号（／ＹＳＷ）を、入力されるＹセレクト信号Ｙ_ＳＥＬに応じて発生する回路である。
【００５０】
カラム選択スイッチ回路８は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを、ソース同士、ドレイン同士で接続しているトランスミッションゲート（ＴＧ）を基本構成単位として、ＴＧを少なくとも２（Ｎ＋１）個含む。図７において、ＴＧの半分はソース線ＳＬに接続されているため、以下、当該ソース線に接続されているＴＧをソース線ＴＧ８Ｓ(0)〜８Ｓ(N)と称する。また、ＴＧの残り半分はビット線ＢＬに接続されているため、当該ビット線に接続されているＴＧをビット線ＴＧ８Ｂ(0)〜８Ｂ(N)と称する。
【００５１】
ソース線ＴＧ８Ｓ(0)〜８Ｓ(N)の反メモリセルアレイ側の端子が１本のグローバルソース線ＧＳＬに共通接続されている。ソース線ＴＧ８Ｓ(0)〜８Ｓ(N)は、（Ｎ＋１）本のソース線ＳＬ(0)〜ＳＬ(N)とグローバルソース線ＧＳＬの接続を制御する。
グローバルソース線ＧＳＬに、ソース線読み出しドライバ７Ｓとソース線書き込みドライバ１０Ｓが接続されている。
【００５２】
ビット線ＴＧ８Ｂ(0)〜８Ｂ(N)の反メモリセルアレイ側の端子が１本のグローバルビット線ＧＢＬに共通接続されている。ビット線ＴＧ８Ｂ(0)〜８Ｂ(N)は、（Ｎ＋１）本のビット線ＢＬ(0)〜ＢＬ(N)とグローバルビット線ＧＢＬの接続を制御する。
グローバルビット線ＧＢＬに、ビット線センスアンプ７Ｂとビット線書き込みドライバ１０Ｂが接続されている。
【００５３】
制御回路１１は、チップイネーブル信号ＣＥ、書き込みイネーブル信号ＷＥ、読み出しイネーブル信号ＲＥを入力し、これらの３つのイネーブル信号に基づいて動作する４つの制御回路を有する。この４つの制御回路とは、読み出し時にソース線読み出しドライバ７Ｓおよびビット線センスアンプ７Ｂを制御する読み出し制御(Read Control)回路１１Ａと、書き込み時にソース線書き込みドライバ１０Ｓおよびビット線書き込みドライバ１０Ｂを制御する書き込み制御(Write Control)回路１１Ｂと、書き込みおよび読み出し時にロウデコーダ４を制御するワード線制御(WL Control)回路１１Ｃと、書き込みおよび読み出し時にカラムデコーダ６を介してカラム選択スイッチ回路８を制御するカラムスイッチ制御(CSW control)回路１１Ｄである。
なお、この４つの制御回路により出力される各種制御信号は、符号のみ図７で示し、詳細は後述する。
【００５４】
駆動力発生回路１２は、電源供給を受けて電源電圧から各種電圧を発生する回路である。図７では、駆動力発生回路１２から出力される各種電圧としてビット線センスアンプ７Ｂに出力する参照電圧ＶREFのみ示す。駆動力発生回路１２は、この電圧以外に、他の各種電圧の発生および供給を行うように構成してよい。
【００５５】
＜読み出しおよび書き込み回路＞
図８に、ビット線センスアンプ７Ｂ、ソース線読み出しドライバ７Ｓ、ビット線書き込みドライバ１０Ｂ、および、ソース線書き込みドライバ１０Ｓの具体的な回路例と、メモリセルに対する接続関係を示す。
【００５６】
図８に示すメモリセルＭＣ(M,M)は、Ｘアドレスが「Ｍ」、Ｙアドレスが「Ｍ」のメモリセルである（図７参照）。ここで示す２つの「Ｍ」は０以上、Ｎ以下の任意かつ独立に選択可能な数字を表す。メモリセルＭＣ(M,M)はワード線ＷＬ(M)、ビット線ＢＬ(M)およびソース線ＳＬ(M)に接続されている。また、メモリセルＭＣ(M,M)のトンネル磁気抵抗素子ＴＭＲに対し外部磁界を印加可能に、磁界発生ワード線ＨＷＬ(M)が配線されている。
ビット線ＢＬ(M)とグローバルビット線ＧＢＬとの間にＴＧ８Ｂ(M)が接続され、ソース線ＳＬ(M)とグローバルソース線ＧＳＬとの間にＴＧ８Ｓ(M)が接続されている。
【００５７】
ビット線書き込みドライバ１０Ｂは、ライトドライバ８０を含む。
ライトドライバ８０は、図７に示す書き込み制御回路１１Ｂから出力される信号（ＷＤＥ）の入力に応じて、Ｉ／Ｏバッファ９内の書き込みラッチ回路に保持されている反転入力データ電圧（／ＤIN）をグローバルビット線ＧＢＬに出力する回路である。
ライトドライバ８０は、図８に示すように、２つのＰＭＯＳトランジスタ８１Ｐ,８２Ｐ、２つのＮＭＯＳトランジスタ８３Ｎ,８４Ｎおよびインバータ８５を有する。ＰＭＯＳトランジスタ８１Ｐ,８２ＰとＮＭＯＳトランジスタ８３Ｎ,８４Ｎが、電源電圧線と基準電圧線（例えばＧＮＤ線）との間に縦続接続されている。そのうちＰＭＯＳトランジスタ８２ＰとＮＭＯＳトランジスタ８３Ｎは、ゲート同士が接続され、当該共通ゲートに反転入力データ電圧（／ＤIN）が供給可能となっている。ＰＭＯＳトランジスタ８２ＰとＮＭＯＳトランジスタ８３Ｎの接続点がグローバルビット線ＧＢＬに接続されている。ＰＭＯＳトランジスタ８１Ｐ、ＮＭＯＳトランジスタ８４Ｎおよびインバータ８５により、インバータ８５の入力に印加される信号（ＷＤＥ）に応じて電源供給が制御される。
【００５８】
ソース線書き込みドライバ１０Ｓも同様な構成のライトドライバ８０を有する。ただし、ソース線書き込みドライバ１０Ｓ内のライトドライバ８０は、図７に示す書き込み制御回路１１Ｂから出力される信号（ＷＤＥ）の入力に応じて、Ｉ／Ｏバッファ９内の書き込みラッチ回路に保持されている入力データＤINをグローバルソース線ＧＳＬに出力する回路である。よって、図８に示すように、ソース線書き込みドライバ１０Ｓ内のライトドライバ８０では、ＰＭＯＳトランジスタ８２ＰとＮＭＯＳトランジスタ８３Ｎとの共通ゲートに、入力データＤINが供給可能となっており、ＰＭＯＳトランジスタ８２ＰとＮＭＯＳトランジスタ８３Ｎのドレイン同士の接続点がグローバルソース線ＧＳＬに接続されている。
【００５９】
以上より、ソース線書き込みドライバ１０Ｓ内のライトドライバ８０と、ビット線書き込みドライバ１０Ｂ内のライトドライバ８０とは差動的に動作し、グローバルビット線ＧＢＬがハイレベルに駆動されるときは、グローバルソース線ＧＳＬがローレベルに駆動され、逆に、グローバルビット線ＧＢＬがローレベルに駆動されるときは、グローバルソース線ＧＳＬがハイレベルに駆動される。
【００６０】
図８に示すソース線読み出しドライバ７Ｓは、図７に示す読み出し制御回路１１Ａから信号（ＲＥ＿ＢＵＦ）等の供給を受けて動作する。また、ビット線センスアンプ７Ｂは、駆動力発生回路１２から参照電圧ＶREFの供給を受けて動作する。
【００６１】
ソース線読み出しドライバ７Ｓ内で、図８に示すように、グローバルソース線ＧＳＬとＧＮＤ電位との間に、ＮＭＯＳトランジスタ７０Ｎが接続されている。ＮＭＯＳトランジスタ７０Ｎは、ゲートに信号（ＲＥ＿ＢＵＦ）が入力されるため、その信号がアクティブな読み出し期間中オンし、グローバルソース線ＧＳＬにＧＮＤ電位を設定する。
【００６２】
ビット線センスアンプ７Ｂは、図８では、その基本構成のみ示す。
具体的にビット線センスアンプ７Ｂは、ＰＭＯＳトランジスタ７５Ｐと、ＮＭＯＳトランジスタ７５Ｎと、負帰還アンプ９０、および、差動センスアンプＤＡＭＰを含んで構成されている。
【００６３】
差動センスアンプＤＡＭＰは、センスアンプの増幅回路であり、その反転入力「−」に参照電圧ＶREFが入力され、非反転入力「＋」に入力電圧ＶINが入力される。
入力電圧ＶINの保持ノードと電源供給線との間にＰＭＯＳトランジスタ７５Ｐが接続されている。ＰＭＯＳトランジスタ７５Ｐは、そのゲートとドレインが接続されてプルアップダイオード、ならびに、負荷素子として機能する。また、入力電圧ＶINの保持ノードとグローバルビット線ＧＢＬとの間にＮＭＯＳトランジスタ７５Ｎが接続されている。
【００６４】
負帰還アンプ９０は、グローバルビット線ＧＢＬを一定のビット線電圧ＶBLに制御する回路である。
負帰還アンプ９０の反転入力「−」がＮＭＯＳトランジスタ７５Ｎのソース（グローバルビット線ＧＢＬ）に接続され、非反転入力「＋」がビット線電圧ＶBLで保持されている。負帰還アンプ９０の出力がＮＭＯＳトランジスタ７５Ｎのゲートに接続されている。
【００６５】
このような構成のビット線センスアンプ７Ｂは、読み出し時にグローバルビット線ＧＢＬを一定のビット線電圧ＶBLで保持するとともに、当該ビット線電圧ＶBLを駆動電圧としてメモリセルＭＣ(M,M)にセル電流が流れたときに、その電流量を、ＰＭＯＳトランジスタ７５Ｐを負荷とするＮＭＯＳトランジスタ７５Ｎにより電圧に変換し、これにより入力電圧ＶINを変化（電位降下）させる。したがって、入力電圧ＶINの変化量（電位降下幅）は、セル電流量に応じて決まる。
差動センスアンプＤＡＭＰは、参照電圧ＶREFに対する入力電圧ＶINの大小関係を検出し、その検出結果に応じて出力を電源電圧振幅の信号に増幅する。このためメモリセルＭＣ(M,M)に記憶されているデータビットの論理（“１”または“０”）が、トンネル磁気抵抗素子ＴＭＲの抵抗値に応じたセル電流の違いとしてビット線センスアンプ７Ｂに入力され、ビット線センスアンプ７Ｂ内で入力電圧ＶINの大小関係に変換された後、差動センスアンプＤＡＭＰによって読み出される。
【００６６】
なお、入力電圧ＶINの保持ノード電位は、データ読み出し前にプリチャージにより初期化しておく必要があるが、そのための構成は図示を省略している。
【００６７】
＜データと磁化の向きの定義＞
ここで、図５を参照してデータの“１”および“０”と磁化の向きの定義をしておく。
図９（Ａ）および図９（Ｂ）に記憶層の磁化の向きとデータとの対応関係を示す。また、図１０（Ａ）と図１０（Ｂ）に、電流の向きとライト動作との対応関係を示す。
【００６８】
記憶層１０３と磁化固定層１０２の磁化の向きが同じであるため抵抗値が低いＬ状態をデータ“０”の記憶状態に対応付け（図９（Ａ））、記憶層１０３と磁化固定層１０２の磁化の向きが反対（１８０度反転）であるため抵抗値が高いＨ状態を、データ“１”の記憶状態に対応付ける（図９（Ｂ））。
なお、この定義は逆でもよいが、ここでは動作説明の便宜のため、上記定義を前提とする。
【００６９】
また、図３の断面構造を前提とし、トンネル磁気抵抗素子ＴＭＲはビット線ＢＬに近い側に記憶層１０３を備え、ソース線ＳＬに接続され磁界発生ワード線ＨＷＬが近接配置された側に磁化固定層１０２を備えることを前提とする。以下に、「上方」「下方」というとき、図３の断面において半導体基板２００から離れる向きを上方の向き、半導体基板２００側に向かう向きを下方の向きと言う。
【００７０】
ビット線ＢＬからソース線ＳＬに向かう向き、すなわち図１０（Ａ）に示すように、上方（記憶層側）から下方（磁化固定層側）にセル電流Ｉcellを流した場合は、Ｈ状態からＬ状態に遷移する（ライト０）。逆にソース線ＳＬからビット線ＢＬに向かう向き、すなわち図１０（Ｂ）に示すように、下方から上方にセル電流Ｉcellを流した場合は、Ｌ状態からＨ状態に遷移する（ライト１）。
【００７１】
以下、上述の定義や前提の下、図１および図３に示す共通線平行型のメモリセルに対するデータのライト動作およびリード動作を説明する。
ここで図１１に示すように、ワード線ＷＬ０とビット線ＢＬ０の交点に設けられたメモリセルＭ００を書き込み対象の選択セルとし、その周囲に配置された他の３つのメモリセルＭ０１,Ｍ１０,Ｍ１１を非選択セルとする。
【００７２】
＜ライト動作＞
図１２（Ａ）〜図１２（Ｈ）に、メモリセルＭ００に対するデータ“０”の書き込み（Ｈ状態からＬ状態への遷移：ライト０）時の制御線電位制御のタイミングチャートを示す。また、図１３（Ａ）〜図１３（Ｈ）にメモリセルＭ００に対するデータ“１”の書き込み（Ｌ状態からＨ状態への遷移：ライト１）時の制御線電位制御のタイミングチャートを示す。
時間Ｔ１より前のスタンバイ状態では、ワード線ＷＬ０とＷＬ１、ビット線ＢＬ０とＢＬ１、ソース線ＳＬ０とＳＬ１は全て０[Ｖ]で保持されている（図１２（Ａ）〜図１２（Ｆ）および図１３（Ａ）〜図１３（Ｆ）参照）。また、磁界発生ワード線ＨＷＬ０とＨＷＬ１には電流を流していない（図１２（Ｇ）と図１２（Ｈ）ならびに図１３（Ｇ）と図１３（Ｈ）参照）。
【００７３】
メモリセルＭ００へのデータ“０”の書き込みでは、時間Ｔ１にて、選択されたワード線ＷＬ０の電位をハイ（Ｈ）レベルに立ち上げてアクティブにする（図１２（Ａ））。また、続く時間Ｔ２にて、選択されたビット線ＢＬ０の電位をロー（Ｌ）レベルからＨレベルに立ち上げてアクティブにする（図１２（Ｃ））。このとき、非選択のワード線ＷＬ１およびビット線ＢＬ１はＬレベル（グランド電位）のままである（図１２（Ｂ）および図１２（Ｄ））。
このような制御により、選択セルＭ００のアクセストランジスタＡＴがオンし、図１０（Ａ）に示すように、上方（ビット線ＢＬ０側）から下方（ソース線ＳＬ０側）にセル電流Ｉcellが流れる。これにより記憶層１０３と磁化固定層１０２の磁化の向きが同じになり、データ“０”が書き込まれる。
【００７４】
一方、メモリセルＭ００へのデータ“１”の書き込みでは、時間Ｔ１にてワード線ＷＬ０をアクティブにすること（図１３（Ａ））、続く時間Ｔ２にて、選択されたビット線ＢＬ０とソース線ＳＬ０間に電圧（書き込み電圧）を印加すること自体は上記ライト０と同じである。ただし、例えば図８の回路構成では、書き込み入力データＤINと／ＤINの論理が反転していることから、ビット線ＢＬ０ではなく、図１３（Ｅ）に示すようにソース線ＳＬ０がハイレベルに遷移する。これによりライト１では、トンネル磁気抵抗素子ＴＭＲに対する書き込み電圧を印加する向きがライト０の場合と逆転する。よって、図１０（Ｂ）に示すように、下方（ソース線ＳＬ０側）から上方（ビット線ＢＬ０側）にセル電流Ｉcellが流れる。これにより記憶層１０３と磁化固定層１０２の磁化の向きが反対になり、データ“１”が書き込まれる。
【００７５】
非選択のメモリセルＭ０１,Ｍ１０,Ｍ１１については、ビット線とソース線間への書き込み電圧印加、ワード線のアクティブ化、または、その双方が行われないため、いずれの非選択セルにもセル電流Ｉcellが流れず、書き込みは行われない。
ライト０とライト１では、時間Ｔ２から磁化の向き反転に十分な時間が経過した時間Ｔ３と、それに続く時間Ｔ４にて、ビット線（またはソース線）とワード線を非アクティブに戻し、これにより書き込みサイクルが終了する。
【００７６】
このライト動作で、書き込みサイクル（時間Ｔ１〜Ｔ４）で磁界発生ワード線ＨＷＬ０,ＨＷＬ１に電流は一切流していない。ただし、書き込みをアシストする向きの外部磁界を発生する向きの電流を外部磁界Ｈワード線ＷＬ０に流してもよい。電流の向きは、書き込もうとする書き込み入力データＤINの論理に応じて制御される。
また、ワード線ＷＬ０とビット線ＢＬ０（またはソース線ＳＬ０）の電位立ち上げの順序はどちらが先でも同時でもよい。電位立ち下げについても同様である。
ビット線ＢＬ０（またはソース線ＳＬ０）に印加する電圧は電源電圧と等しい、例えば１.８[Ｖ]であるが、これより小さくても大きくてもかまわない。
【００７７】
＜データ読み出し＞
図１４（Ａ）〜図１４（Ｈ）に、メモリセルＭ００からのデータ読み出し時の制御線電位制御のタイミングチャートを示す。また、図１４（Ｉ）に、図８に示す差動センスアンプＤＡＭＰの入力電圧ＶINと出力電圧Ｖoutの波形図を示す。
書き込みと同様に、時間Ｔ１にて、ワード線ＷＬ０の電位をＨレベルに立ち上げてアクティブにする（図１４（Ａ））。次に、ソース線ＳＬ０とビット線ＢＬ０を０[Ｖ]で保持し、当該ソース線ＳＬ０は０[Ｖ]の保持状態のまま、ビット線ＢＬ０に０[Ｖ]より高い一定電圧を印加する（図１４（Ｃ））。この一定電圧は、図８ではビット線電圧ＶBLが該当し、このとき（時間Ｔ６で）ＴＧ８Ｂ(M)をオンする。それより前にＴＧ８Ｓ(M)はオンしているため、セル電流Ｉcellが流れる。
【００７８】
グローバルビット線ＧＢＬの電位は、その電位をビット線電圧ＶBLに戻そうとする負帰還アンプ９０の能力およびＰＭＯＳトランジスタ７５Ｐによるプルアップ能力と、セル電流Ｉcellによる電位降下力とのバランスで決まり、ビット線電圧ＶBLより下がる。ただし、セル電流Ｉcellによる電位降下力は記憶データの論理に応じて異なるトンネル磁気抵抗素子ＴＭＲの抵抗値に依存する。
このため、時間Ｔ６以降、データ“１”に比べデータ“０”では、より大きく入力電圧ＶINが低下する（図１４（Ｉ））。時間Ｔ７でビット線センスアンプ７Ｂをアクティブにし、この入力電圧ＶINを、それ参照電圧ＶREFを基準に電圧センスすると、データ“１”と“０”で、例えば電源電圧程度と大きな振幅の出力電圧Ｖoutが差動センスアンプＤＡＭＰから出力される。
【００７９】
例えばビット線電圧ＶBLが０.１[Ｖ]、アクセストランジスタＡＴのオン抵抗（いわゆるソース−ドレイン間抵抗Ｒｄｓ）が１[ｋΩ]、Ｌ状態の磁気メモリ素子の抵抗値が２[ｋΩ]、Ｈ状態の磁気メモリ素子の抵抗値が４[ｋΩ]であるならば、Ｌ状態およびＨ状態ではそれぞれ３３[μＡ]と２０[μＡ]の電流が流れる。この電流値の違いを検出してＬ状態とＨ状態を検出することにより、データの“０”と“１”を判別する。
【００８０】
本実施形態では、時間Ｔ６より前の時間Ｔ５にて、図１４（Ｇ）に示すように、磁界発生ワード線ＨＷＬ０の電位を、一定電流が流れるＨレベルに立ち上げて、当該磁界発生ワード線ＨＷＬ０に一定電流を流す。そして、この電流により外部磁界が発生し、この磁界強度が安定したら時間Ｔ６にて、上記ビット線電圧ＶBLによる読み出し動作を開始する。
詳細は後述するが、これにより当該選択セルＭ００および非選択セルに対する誤書き込みが防止される。磁界発生ワード線ＨＷＬ０に流す電流の向きは、後ほど説明する。
【００８１】
一方、読み出し時に非選択のビット線ＢＬ１とソース線ＳＬ１は０[Ｖ]で保持されたままであり（図１４（Ｄ）と図１４（Ｆ））、非選択のメモリセル行が接続されている非選択の磁界発生ワード線ＨＷＬ１には電流を流さない（図１４（Ｈ））。
【００８２】
なお、読み出し時の磁気メモリへの電圧印加は、ビット線ＢＬ１を０[Ｖ]に固定して、ソース線ＳＬ１に０[Ｖ]より高い一定電圧（ビット線電圧ＶBL）を印加しても構わない。この場合、読み出し電流（メモリセル電流Ｉcell）の向きが図１４の制御時と逆になるので、磁界発生ワード線ＨＷＬ０に流す電流の向きも、図１４の制御時と逆にする必要がある。
本実施形態の半導体メモリデバイスおよびそのデータ読み出し方法の特徴の一つは「記憶層の磁化方向と平行な外部磁界を発生させる」ことであり、さらに望ましくは、「当該外部磁界の向きが、読み出し時のセル電流が流れる向きに応じて異なる」ことである。
【００８３】
この動作を行うには、図８において、ビット線センスアンプ７Ｂとソース線読み出しドライバ７Ｓの、ビット線ＢＬ(M)とソース線ＳＬ(M)に対する接続関係を、図示とは反対に切り替える必要がある。
そのため、カラム選択スイッチ回路８は、データ読み出し時にグローバルビット線ＧＢＬとグローバルソース線ＧＳＬに対する、ビット線ＢＬとソース線ＳＬの接続関係を切り替えるように構成してよい。その場合、ＴＧをさらに２（Ｎ＋１）個追加することで、ビット線ＢＬ(M)とソース線ＳＬ(M)の接続先をクロスさせて、ビット線ＢＬ(M)をソース線読み出しドライバ７Ｓに接続し、ソース線ＳＬ(M)をビット線センスアンプ７Ｂに接続することを可能とし、これにより当該切り替えを実現してよい。
【００８４】
つぎに、読み出し動作中に磁場を印加する効果について、読み出し動作中における記憶層の磁化反転確率すなわちリードエラー率から説明する。
まず、読み出し電流と外部磁界が、それぞれ磁化反転に及ぼす影響を考える。
【００８５】
図１５（１）と図１５（２）に、セル電流Ｉcellが流れる“１”記憶状態と“０”記憶状態の選択セルＭ００のトンネル磁気抵抗素子ＴＭＲを示す。また、図１５（３）と図１５（４）に、セル電流Ｉcellが流れない“１”記憶状態と“０”記憶状態の非選択セルＭ１０のトンネル磁気抵抗素子ＴＭＲを示す。さらに、図１６（Ａ）と図１６（Ｂ）に、“１”記憶（Ｈ）状態から“０”記憶（Ｌ）状態への状態遷移を模式的に示す。
【００８６】
図１６（Ｂ）に示すように磁気メモリ素子の磁化固定層と記録層の磁化の向きが反対の“１”記憶（Ｌ状態）の場合、記録層側（上側）のビット線ＢＬ０から磁化固定層側（下側）のソース線ＳＬ０に向かう向きにセル電流Ｉcellを流すと（図１６（Ａ））、記憶層の磁化が反転して、磁化固定層と記憶層の磁化の向きが同じになる。
逆に磁化固定層と記録層の磁化の向きが同じ場合に、下側から上側へセル電流Ｉcellを流すと記憶層の磁化が反転し、上記磁化の向きが反対となる。
【００８７】
図１５（１）と図１５（２）は、セル電流Ｉcellを流す場合の電流の向きと記憶データ（記憶層の磁化の向き）との関係を示している。
【００８８】
一方、読み出し前に磁化固定層と記録層の磁化の向きが反対の場合、下側から上側へ電流を流しても記憶層の磁化の向きは反転せず、磁化固定層と記録層の磁化の向きが同じ場合に、上側から下側へ電流を流しても記憶層の磁化の向きは反転しない。
【００８９】
一方、外部磁界のみで磁化の向きを反転する力は、図１６（Ａ）および図１６（Ｂ）に示すように、非選択セルＭ１０に対して与えられる。
この場合、図１５（４）に示すように、磁気メモリ素子における記録層の磁化の向きと逆向きの外部磁界Ｈを印加すると、記憶層の磁化の向きは反転し、外部磁界Ｈと同じ向きになる。逆に、図１５（３）に示すように、記録層の磁化の向きと同じ向きの外部磁界Ｈを印加しても磁化の向きは反転しない。
【００９０】
このように、外部磁界Ｈが作用する選択セルＭ００と非選択セルＭ１０について、データビットに応じて図１５に示す４通りの場合がある。
【００９１】
以下、セル電流Ｉcellと外部磁界Ｈの両方を印加した場合について、さらに詳細に検討する。
図１５（１）と外部磁界Ｈの向きが反対の場合を、図１７に示す。
図１７では、磁気メモリ素子の磁化固定層と記録層の磁化の向きが反対の場合に、上側（ビット線ＢＬ０側）から下側（ソース線ＳＬ０側）の向きにセル電流Ｉcellを流すと同時に、記録層の磁化の向きと逆向きの外部磁界Ｈを印加する。以下、この場合を仮に「（５）の場合」と称する。
なお、理由は後述するが、本実施形態では図１５（１）のようにメモリセル電流Ｉcellが上側から下側に流れる場合、外部磁界Ｈを図１５（１）に示す向きに印加することが望ましい。よって、この図１７のような外部磁界Ｈの印加は、本実施形態では望ましくない。ただし、ここでは誤書き込み（意図しない磁化反転）のモデルとして、図１７に示すような向きで外部磁界Ｈが印加された「（５）の場合」を考える。
【００９２】
図１７に示す（５）の場合では、セル電流Ｉcellについて、セル電流Ｉcellが記憶層の磁化反転をアシストする向きである。なぜなら、セル電流Ｉcellの向きが図１０（Ａ）に示すライト０と同じため、記憶層と磁化固定層の磁化の向きが揃うような磁力が作用するからである。
また、外部磁界Ｈについては、前述した図１６（Ｂ）とその説明から明らかなように、外部磁界Ｈも記憶層の磁化反転をアシストする向きである。
このため、仮に、このような読み出し時のセル電流Ｉcell（リード電流）および外部磁界Ｈが印加される場合は、書き込み時に比べて十分に小さくして磁化反転が起こらないように設定する必要がある。
【００９３】
しかしながら、幾らセル電流Ｉcellと外部磁界Ｈを小さくしても、セル電流Ｉcellと外部磁界Ｈを全く印加しない場合より磁化反転を促進する作用が働いている。しかも、セル電流Ｉcellが小さいと読み出し判定の精度が低下するというトレードオフがあるため、ある程度のセル電流Ｉcellを流す必要がある。
【００９４】
図１７に示すようにセル電流Ｉcellと外部磁界Ｈを印加すると、有限のある確率で記憶層の磁化が反転し、その磁化反転確率Ｐerrは次式(1)により表される。
【００９５】
【数１】
2008310868.tif 000003
【００９６】
ここで式(1)中の記号については、Ｋｕ：磁気異方性エネルギー、Ｖ：体積、ｋ：ボルツマン定数、Ｔ：温度、Ａ：比例定数である。また、記号Ｉc0は電流のみで記憶層を完全に反転させるのに必要な電流、すなわちライト電流の大きさを表し、記号Ｈc0は外部磁場のみで記憶層を完全に反転させるのに必要な磁界、すなわちライト磁界の強度を表している。
【００９７】
式(1)から、リード時に印加するセル電流Ｉcell（ライト時のセル電流Ｉcellc0に比べて小さい）が大きければ大きいほど、記憶層の磁化反転確率Ｐerr、すなわち「リード時の誤書き込みが行われる確率」が大きくなる。またリード時の外部磁界Ｈ（ライト磁界Ｈc0に比べて小さい）が大きければ大きいほど、磁化反転確率Ｐerrが大きくなる。
また、外部磁界Ｈ＝０の場合に比べると、図１７に示す向きに外部磁界Ｈをかけると磁化反転確率Ｐerrが大きくなることが、式(1)から分かる。
【００９８】
一方、図１５（１）のように、記憶層の磁化の向きと同じ方向に外部磁界Ｈを印加した場合は、外部磁界Ｈの項について上記式(1)と符号が逆転した次式(2)で、磁化反転確率Ｐerrが表される。
【００９９】
【数２】
2008310868.tif 000004
【０１００】
式(2)では、Ｈの項（Ｈ／Ｈc0）の符号が式(1)のマイナスからプラスに置き換わっている。そして、図１５（１）に示す向きに外部磁界Ｈをかけると、外部磁界Ｈ＝０の場合より式(2)の磁化反転確率Ｐerrが小さくなることが分かる。このことは、セル電流Ｉcellを印加してリード動作を行っている間に、メモリセル電流Ｉcellによって記憶層の磁化が変化しようとする向きと反対の向きに外部磁界Ｈをかけると、記憶層の磁化の向きが反転しにくくなるため、セル電流Ｉcellを流している記憶層の磁化反転確率、すなわち「リード時の誤書き込みが行われる確率」が磁場をかけない場合に比べて減少することを意味する。
【０１０１】
図１８は、図３と同様な選択セルＭ００についての断面図を９０度回転したものである。図１８では、外部磁界Ｈと、これを発生させるために磁界発生ワード線ＨＷＬに流す電流Ｉと、セル電流Ｉcellを示している。このとき等価回路上では、図１６（Ａ）と同様に外部磁界Ｈ、電流Ｉおよびセル電流Ｉcellが流れる。
【０１０２】
図１８に一部拡大して示すように、メモリセルＭ００において、記憶層１０１の磁化の向きが磁化固定層１０２と反対の場合のデータ読み出しでは（図１５（１）の場合）、ビット線ＢＬ０からソース線ＳＬ０に向かう向きにセル電流Ｉcellが流れる。それと同時に記憶層１０３の磁化と同じ向き、すなわち磁化固定層の磁化と反対向きの外部磁界Ｈが発生するように、図１８に示す向きに電流Ｉを磁界発生ワード線ＨＷＬ０に流す。
このとき外部磁界Ｈと記憶層１０３の磁化の向きは同じであるため、磁化反転を防止する力が作用する。よって、リード動作中の磁化反転確率、すなわちリードエラー率を、電流を流さない場合に比べて低減することが可能となる。
【０１０３】
一方、データビットが反対の図１５（２）の場合は、メモリセル電流Ｉcellによって磁化が変化する向きに記憶層の磁化が最初から揃っている。そして、磁化反転が外部磁界Ｈによる磁場によってアシストされる。同様に、外部磁界Ｈのみ印加された図１５（４）の場合も磁化反転が外部磁界Ｈによってアシストされる。図１５（３）の場合は、セル電流Ｉcellを流さずとも、図１５（１）と同様に磁化反転を抑制する効果がある。
【０１０４】
以上をまとめると、以下のごとくである。
図１５のようにリード時に外部磁界Ｈが印加されているメモリセル（選択セルＭ００と非選択セルＭ１０）の状態は「印加セル電流Ｉcellの有無」と「記憶層の磁化の向きと外部磁場の向きとの関係」とで以下のように４種類に分けることができる。
【０１０５】
（１）セル電流Ｉcellが選択セルＭ００に流れ、記憶層１０３の磁化の向きが外部磁界Ｈと反対向き（Ｈ状態）、
（２）セル電流Ｉcellが選択セルＭ００に流れ、記憶層１０３の磁化の向きが外部磁界Ｈと同じ向き（Ｌ状態）、
（３）セル電流Ｉcellが流れず（非選択セルＭ１０）、記憶層１０３の磁化の向きが外部磁界Ｈと反対向き（Ｈ状態）、
（４）セル電流Ｉcell流が流れず（非選択セルＭ１０）、記憶層１０３の磁化の向きが外部磁界Ｈと同じ向き（Ｌ状態）。
ここで（１）〜（４）の数字は、図１５の（１）〜（４）と対応している。
【０１０６】
それぞれの状態での記憶層の磁化反転確率Ｐerrは、磁界発生ワード線ＨＷＬ０に流す電流Ｉと外部磁界Ｈの符号を考慮して、以下の式(3-1)〜(3-4)により表される。
【０１０７】
【数３】
2008310868.tif 000005
【０１０８】
これらの式から、外部磁場Ｈがない場合の、記憶層の磁化反転確率の大小は、上の式にＨ＝０を代入して、
（１）＞（３）もしくは（４）＞（３）
となり、図１５（１）の場合（式(3-1)）の反転確率が最も大きい。そして、外部磁界Ｈの強度を強くすると、その上昇と降下の仕方が、それぞれの場合で異なる。
【０１０９】
このことを図１９のグラフに示す。
図１９から、Ｈ＝０のときに（１）の場合（図１５（１）、式(3-1)）が、磁化反転確率Ｐerrが最も大きい。これは、図１５（１）の場合では、ライト０と同様に、磁化の向きを反転させる向きにセル電流Ｉcellが流れるためである。このとき外部磁界Ｈは、先に説明したように磁化反転を抑制する向きの力を作用させるため、外部磁界Ｈを次第に強くすると、それだけ反転確率が徐々に上昇する。
【０１１０】
これとは逆に、図１５（２）の場合（式(3-2)）、セル電流Ｉcellが図１０（Ａ）のライト０に示すように、記憶層１０３の磁化の向きを固定する（ビット反転させない）作用があるため、この場合が、最も磁化反転確率が低い。そして、図１５（２）のように外部磁界Ｈを印加すると、この磁界の向きが磁化反転をアシストする向きであるため、外部磁界Ｈを次第に強くすると、それだけ磁化反転確率Ｐerrが徐々に上昇する。
【０１１１】
セル電流Ｉcellを流さない図１５（３）と（４）の場合は、図１９に示すようにＨ＝０における磁化反転確率Ｐerrは、（１）と（２）の中間付近である。ただし、外部磁界Ｈの向きが、図１５（３）の場合は磁化反転を困難にする向き、図１５（４）の場合はアシストする向きであるため、図１９に示すように、外部磁界Ｈの増加とともに、それぞれの場合の磁化反転確率Ｐerrが変化する。
【０１１２】
このグラフから、外部磁界Ｈをかけることにより、全体として突出した磁化反転確率Ｐerrのピークを押さえることができる。例えば、（１）と（４）の交点に対応した大きさ（Ａ）の外部磁界Ｈをかけると、（４）と（２）の磁化反転確率Ｐerrが上昇するが、最大の（１）の磁化反転確率Ｐerrを小さくして、全体としての磁化反転確率Ｐerrを下げることが可能である。つまり、メモリデバイスでは、極度に磁化反転確率Ｐerrが大きな状態が発生する可能性が高いと、デバイス全体でリード時のディスターブマージンが低下して誤動作につながるが、リード時に外部磁界Ｈを印加し、その大きさを最適化すると、このような極度に磁化反転確率Ｐerrが大きな状態の発生を防止でき、全体としてのリード時のディスターブマージンを拡大し、誤動作を防止できる。
なお、（１）と（４）の場合のメモリセルアレイ１における発生頻度が同じ場合は、その両者の交点（磁界強度Ａ）への制御が望ましい。ただし、この発生頻度が異なる場合、その割合に応じて磁界強度を最適化するとよい。発生頻度はメモリセルアレイ構成やリード方法（ビット読み出し、ワード読み出し等）に依存する。
【０１１３】
実際に磁場を印加することにより、記憶層１０３の磁化の反転確率が減少することを確かめた。
図２０は１Ｅ６回の読み出し動作を行ったときの、メモリセルのデータが反転する割合、すなわちリードエラー率を測定した結果である。
測定手順は、以下のごとくである。
（Ａ）メモリセルに書き込みを行い、Ｈ状態にする（リセット）。
（Ｂ）誤書き込みを行わない微小電圧（０．０５Ｖ）で読み出しを行い、Ｈ状態を確認する。
（Ｃ）一定電圧（可変）、一定時間（１００ｎｓ）電圧を印加する。
（Ｄ）誤書き込みを行わない微小電圧（０．０５Ｖ）で読み出しを行い、データが反転したが否かを測定する。
（Ｅ）これら（Ａ）から（Ｄ）を１Ｅ６回繰り返す
このような手法により「リード時の誤書き込み確率の、リード印加電圧依存性」を模擬的に測定することができる。
【０１１４】
その結果、図２０のように、ビット線印加電圧が増加するにつれ、データが反転した割合が増大することが確認できた。
次に、同じ条件で磁場を印加して、データ反転割合を測定した。その結果、磁場なしに比べて磁場を印加した場合は、図２０のように、エラー率が低下する向きにシフトした。すなわち磁場をかけてリードすることにより、メモリセルのデータが反転する割合が減少することが観測された。
【０１１５】
なお、以上の議論は、メモリセル電流Ｉcellを上方（ビット線側）から下方（ソース線側）に流す場合である。
その逆、即ちメモリセル電流Ｉcellをソース線側からビット線側に流す場合は、記憶層の磁化反転容易化方向内で、外部磁界Ｈの向きを上記説明と反対にするとよい。つまり、図１５（１）および図１５（２）とは逆にメモリセル電流Ｉcellを下方（固定層側）から上方（記憶層側）に流す場合、そのセル電流の反転に応答して、外部磁界Ｈの向きも反転させるとよい。
【０１１６】
この動作を実現するためには、図７に示す周辺回路の「読み出し駆動回路」に相当する部分が、ソース線とビット線の役割を入れ替え可能となっている。例えば図８の構成において、ビット線ＢＬの接続対象をグローバルビット線ＧＢＬからグローバルソース線ＧＳＬに変更し、逆に、ソース線ＳＬの接続対象をグローバルソース線ＧＳＬからグローバルビット線ＧＢＬに変更し、このクロス接続切り替えによって、読み出し時におけるソース線とビット線の役割を入れ替え可能となっている。また、当該「読み出し駆動回路」に相当する部分が、当該クロス接続切り替えを行ったときに、このクロス接続切り替えに応答して、磁界発生ワード線ＨＷＬに流す電流の向きを反転可能に構成されている。
【０１１７】
《第２実施形態》
本実施形態は、磁界発生ワード線ＨＷＬを設けることなく外部磁界Ｈを発生させる方法に関する。
第１の方法では、読み出しワード線に電流を流す。これは磁場発生ワード線を不要とする効果がある。
第２の方法では、読み出し動作中にビット線からソース線に電流を流しつつ、ビット線の上部からビット線の下部へと電流を流し、これにより発生する磁場を利用する。これも磁場発生ワード線を不要とする効果がある。
ただし発生する磁場の向きが、ワード線の場合と９０度回転しているので、磁気メモリ素子の向きも９０度回転して配置しなければならない。つまり、図３または図４において楕円で示すトンネル磁気抵抗素子ＴＭＲの外形を、長軸方向と短軸方向を図示のものと逆にする必要がある。またソース線に電流を流すことで外部磁界Ｈを発生させる方法も採用でき、その場合も、同様に効果がある。
第３の方法では、読み出し動作中の、ビット線からソース線に流れる磁場を利用する。これも上記第１および第２の方法と同様に、磁場発生ワード線を不要とする効果がある。
【０１１８】
以上のように、本発明の実施形態によれば、ビットデータの読み出し時に外部磁界を発生させて、読み出し対象の選択セルに印加する。これにより、外部磁界の向きと大きさを最適化して、メモリセルアレイ全体として誤書き込みを防止し、あるいは、誤書き込みが発生するマージンを拡大して、その分、セル面積を小さくし、または、周辺回路を簡素化できる利点が得られる。
【図面の簡単な説明】
【０１１９】
【図１】本実施形態で用いた共通線平行型メモリセルの等価回路図である。
【図２】本実施形態で用いることが可能な共通線直交型メモリセルの等価回路図である。
【図３】本実施形態で用いた共通線平行型メモリセルの断面構造図である。
【図４】本実施形態で用いることが可能な共通線直交型メモリセルの断面構造図である。
【図５】トンネル磁気抵抗素子の基本構造図である。
【図６】トンネル磁気抵抗素子のメモリ特性を示すグラフである。
【図７】本実施形態に関わる半導体メモリデバイスのブロック図である。
【図８】周辺回路の一部構成とメモリセルとの接続関係を示す回路図である。
【図９】記憶層の磁化の向きとデータとの対応関係を示す図である。
【図１０】電流の向きとライト動作との対応関係を示す図である。
【図１１】選択セルと非選択セルの説明図である。
【図１２】ライト０のタイミングチャートである。
【図１３】ライト１のタイミングチャートである。
【図１４】リードのタイミングチャートである。
【図１５】同じ外部磁界が印加される選択セルと非選択セルについて、記憶層の磁化の向きと外部磁界の組み合わせを４通り示す図である。
【図１６】非選択セルにおける磁化反転を説明するための図と、対応する回路図である。
【図１７】磁化反転が容易な、記憶層の磁化と外部磁界の向きの組み合わせを示す図である。
【図１８】外部磁界と電流の経路を示す断面構造図である。
【図１９】外部磁界強度と磁化反転確率との関係を示すグラフである。
【図２０】リードエラー率を測定した結果を示すグラフである。
【符号の説明】
【０１２０】
１…メモリセルアレイ、２…Ｘアドレスデコーダ、２０…Ｘセレクタ、３…Ｙアドレスデコーダ、３０…Ｙセレクタ、４…ロウデコーダ、４０…ロウデコーダユニット、６…カラムデコーダ、６０…ＹＳＷゲート回路、７Ｂ…ビット線センスアンプ、７Ｓ…ソース線読み出しドライバ、８…カラム選択スイッチ回路、８Ｓ(0)〜８Ｓ(N)…ソース線ＴＧ、８Ｂ(0)〜８Ｂ(N)…ビット線ＴＧ、９…Ｉ／Ｏバッファ、１０Ｂ…ビット線書き込みドライバ、１０Ｓ…ソース線書き込みドライバ、１１…制御回路、１１Ａ…読み出し制御回路、１１Ｂ…書き込み制御回路、１１Ｃ…ワード線制御回路、１１Ｄ…カラムスイッチ制御回路、１２…駆動力発生回路、９０…負帰還アンプ、１０１…トンネルバリア層、１０２…磁化固定層、１０３…記憶層、２００…半導体基板、２０１…アクティブ領域、２０２…局部配線層、ＭＣ…メモリセル、ＷＬ…ワード線、ＨＷＬ…磁界発生ワード線、ＢＬ…ビット線、ＳＬ…ソース線、ＧＢＬ…グローバルビット線、ＧＳＬ…グローバルソース線、ＡＴ…アクセストランジスタ、ＴＭＲ…トンネル磁気抵抗素子、ＶIN…入力電圧、ＶBL…ビット線印加電圧、ＶREF…参照電圧、７５Ｎ…ＮＭＯＳトランジスタ、７５Ｐ…ＰＭＯＳトランジスタ、Ｉcell…セル電流、Ｉ…（磁界発生）電流、Ｈ…外部磁界
【図１】
2008310868.tif 000006
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2008310868.tif 000021
【図１７】
2008310868.tif 000022
【図１８】
2008310868.tif 000023
【図１９】
2008310868.tif 000024
【図２０】
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