(57)【要約】【課題】電源電圧の不安定時にも、的確に動作するレベルシフタ回路を提供する。【解決手段】レベルシフタ回路ＬＳ１は、２つのレベルシフタユニット（１０、２０）及びラッチユニット３０から構成される。第１レベルシフタユニット１０において、電源ラインＬ１にはトランジスタＭ１が接続されて、電圧ＶＤＤ１より低い電圧ＶＤＤＬが生成される。第１レベルシフタユニット１０では、電圧ＶＤＤＬの相補的な信号を出力する。そして、第１レベルシフタユニット１０の出力は、第２レベルシフタユニット２０に供給される。この第２レベルシフタユニット２０では、相補的な信号を電圧ＶＤＤ２の信号に変換する。そして、この信号に基づいてラッチユニット３０の信号を切り換える。【選択図】図１
2008131457.tif 000002
【特許請求の範囲】
【請求項１】
第１電源ラインから供給された第１電源電圧より低く、前記第１電源電圧に対応した駆動電圧を生成し、この駆動電圧を用いて入力信号に対応する相補信号を生成し、出力する第１電圧変換回路と、
第２電源ラインから供給された第２電源電圧を用いて、前記第１電圧変換回路が出力した前記相補信号の電圧に対応する信号を生成し、出力する第２電圧変換回路と、
前記第２電圧変換回路が出力した信号の電圧に応じて保持する出力ラッチ回路と
を備えたことを特徴とするレベルシフタ回路。
【請求項２】
前記第１電圧変換回路は、
前記第１電源ラインに接続され、前記第１電源電圧に対して動作閾値を有する電圧発生手段と、
前記電圧発生手段から出力された駆動電圧を用いて、前記入力信号と、この入力信号に対する反転信号とに対応した相補信号を生成する差動増幅回路とを備えたことを特徴とする請求項１に記載のレベルシフタ回路。
【請求項３】
前記電圧発生手段は、前記第１電源ラインにゲート端子とドレイン端子とが接続された第１トランジスタを用いて構成し、
前記第１トランジスタのソース端子を、前記第１電圧変換回路の差動増幅回路に接続して駆動電圧を供給することを特徴とする請求項２に記載のレベルシフタ回路。
【請求項４】
前記電圧発生手段は、前記第１電源ラインにアノード端子が接続されたダイオードを用いて構成し、
前記ダイオードのカソード端子を、前記第１電圧変換回路の差動増幅回路に接続して駆動電圧を供給することを特徴とする請求項２に記載のレベルシフタ回路。
【請求項５】
前記差動増幅回路は、
前記電圧発生手段に対して、ソース端子が接続される第２トランジスタ及び第３トランジスタを備え、
前記第２トランジスタのゲート端子は、前記第３トランジスタのドレイン端子に接続され、
前記第３トランジスタのゲート端子は、前記第２トランジスタのドレイン端子に接続され、
前記第２トランジスタのドレイン端子は、入力信号がゲート端子に入力される第４トランジスタのドレイン端子に接続され、前記第４トランジスタのソース端子は共通ラインに接続され、
前記第２トランジスタのドレイン端子は、反転信号がゲート端子に入力される第５トランジスタのドレイン端子に接続され、前記第５トランジスタのソース端子は共通ラインに接続され、
前記第４及び第５トランジスタのドレイン端子において、それぞれ出力される電圧を相補信号として、前記第２電圧変換回路に供給するように構成したことを特徴とする請求項２〜４のいずれか一つに記載のレベルシフタ回路。
【請求項６】
前記差動増幅回路は、
前記電圧発生手段に対して、前記駆動電圧が供給される第１及び第２インバータ素子を備え、
前記第１インバータ素子の入力端子には入力信号が入力され、
前記第１インバータ素子の出力端子は、前記第２インバータ素子の入力端子に接続され、
前記第１、第２インバータ素子の出力端子において、それぞれ出力される電圧を相補信号として、前記第２電圧変換回路に供給するように構成したことを特徴とする請求項２〜４のいずれか一つに記載のレベルシフタ回路。
【請求項７】
前記第２電圧変換回路は、前記第２電源ラインにソース端子がそれぞれ接続された第６トランジスタ及び第７トランジスタを備え、
前記第６トランジスタのゲート端子は、前記第７トランジスタのドレイン端子に接続され、
前記第７トランジスタのゲート端子は、前記第６トランジスタのドレイン端子に接続され、
前記第６トランジスタのドレイン端子には、更に第８トランジスタのドレイン端子が接続され、
前記第７トランジスタのドレイン端子には、更に第９トランジスタのドレイン端子が接続され、
前記第８、第９トランジスタのゲート端子には、それぞれ前記第１電源ラインが接続され、
前記第８トランジスタのソース端子には、第１０トランジスタのドレイン端子が接続され、
前記第９トランジスタのソース端子には、第１１トランジスタのドレイン端子が接続され、
前記第１０、第１１トランジスタのソース端子は、それぞれ共通ラインに接続され、
前記第１０、第１１トランジスタのゲート端子には、それぞれ前記第１電圧変換回路から供給される相補信号が入力されるように構成したことを特徴とする請求項１〜６のいずれか一つに記載のレベルシフタ回路。
【請求項８】
前記第２電圧変換回路は、前記第２電源ラインにソース端子がそれぞれ接続された第６トランジスタ及び第７トランジスタを備え、
前記第６トランジスタのゲート端子は、前記第７トランジスタのドレイン端子に接続され、
前記第７トランジスタのゲート端子は、前記第６トランジスタのドレイン端子に接続され、
前記第６トランジスタのドレイン端子には、更に第１２トランジスタのドレイン端子が接続され、
前記第７トランジスタのドレイン端子には、更に第１３トランジスタのドレイン端子が接続され、
前記第１２、第１３トランジスタのソース端子には、第１４トランジスタのドレイン端子が接続され、
前記第１４トランジスタのソース端子は共通ラインに接続されるとともに、ゲート端子には前記第１電源ラインが接続され、
前記第１２、第１３トランジスタのゲート端子には、それぞれ前記第１電圧変換回路から供給される相補信号が入力されるように構成したことを特徴とする請求項１〜６のいずれか一つに記載のレベルシフタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の電源電圧を用いる半導体集積回路において、電圧レベルを変換するレベルシフタ回路に関するものである。
【背景技術】
【０００２】
半導体集積回路は、低消費電力化等を目的として、電源電圧の低電圧化が進んでいる。一方、半導体集積回路内には、多様な機能を果たす複数の回路ブロックがあり、これらの回路ブロックのための電源電圧も多様である。また、半導体集積回路の外部と接続される入出力端子の信号レベルは接続される相手の特性により決まるため、内部回路とは異なる電源電圧が必要となることもある。
【０００３】
このため、半導体集積回路に複数の電源電圧が供給されることになり、そのチップ上の異なる電源領域が接する部分には、信号レベルを変換するレベルシフタと呼ばれる回路ユニットが設けられている（例えば、特許文献１、２を参照。）。特許文献１に記載のレベルシフタ回路では、トランジスタ（ＴＰ４、ＴＮ４）を設けて、これらのトランジスタに信号を入力することにより、レベルシフタ回路への入力が不定となった場合の信号伝達を遮断する。更に、ラッチ回路を設けることにより、ラッチ回路に保持された入力信号に依存した電位を固定出力することにより、出力信号の安定化を図っている。
【０００４】
また、特許文献２に記載のレベルシフタ回路では、昇圧回路のＮチャネルトランジスタ（Ｍｎ２、Ｍｎ３）のドレイン・アース間に、ゲートに低電圧電源が印加されるＮチャネルトランジスタ（Ｍｎ８）が接続され、昇圧回路の出力端子とインバータの入力端子間に、バスリピータが接続される。そして、低電圧電源をアースし消費電力削減をすると、Ｎチャネルトランジスタ（Ｍｎ８）がオフして、昇圧回路で高電圧電源からアースに流れる貫流電流が防止される。そして、昇圧回路を構成するＰチャネルトランジスとＮチャネルトランジスタのゲートの電位が不定でも、直前の昇圧回路の出力信号がバスリピータに保持される。これにより、レベルシフタの出力電位の変動を抑え、レベルシフタに接続される回路での誤動作の防止が可能になる。
【特許文献１】特開２００１−３６３９８号公報（第１頁）
【特許文献２】特開２００４−９６６１６号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述のように、出力側の電源が供給されている状況で、入力側に電源が供給されていない場合や、入力側の電源を立ち上げる場合には、レベルシフタが動作してしまうと出力側に誤った信号が伝達されてしまう可能性がある。しかし、特許文献１に記載の技術では、入力側と出力側とを別個に動作させるため、端子（Ｃ）からの入力により制御する。このため、端子（Ａ）の状態に基づいて、端子（Ｃ）の入力を制御するための仕組みが必要になる。
【０００６】
特許文献２に記載の技術では、低電圧電源（ＶＣＣＬ）によりトランジスタ（Ｍｎ８）を制御している。このため、十分なマージンを確保されていないため、低電圧電源（ＶＣＣＬ）が多少、高くなった場合、トランジスタ（Ｍｎ８）が誤動作する可能性があり、回路が正常動作している保証がない。
【０００７】
本発明は、電源電圧の不安定時にも、的確に動作するレベルシフタ回路を提供することにある。
【課題を解決するための手段】
【０００８】
上記問題点を解決するために、本発明は、第１電源ラインから供給された第１電源電圧より低く、前記第１電源電圧に対応した駆動電圧を生成し、この駆動電圧を用いて入力信号に対応する相補信号を生成し、出力する第１電圧変換回路と、第２電源ラインから供給された第２電源電圧を用いて、前記第１電圧変換回路が出力した前記相補信号の電圧に対応する信号を生成し、出力する第２電圧変換回路と、前記第２電圧変換回路が出力した信号の電圧に応じて保持する出力ラッチ回路とを備えたことを要旨とする。
【０００９】
これにより、第１電圧変換回路が動作してから、第２電圧変換回路の動作を遅らせることにより、入力信号に対してのマージンを設けることができる。従って、電源電圧の過渡期において、間違った信号の出力を抑制することができる。
【００１０】
本発明のレベルシフタ回路において、前記第１電圧変換回路は、前記第１電源ラインに接続され、前記第１電源電圧に対して動作閾値を有する電圧発生手段と、前記電圧発生手段から出力された駆動電圧を用いて、前記入力信号と、この入力信号に対する反転信号とに対応した相補信号を生成する差動増幅回路とを備えたことを要旨とする。これにより、差動電圧を利用して、確実に信号の電圧の変換を行なうことができる。
【００１１】
本発明のレベルシフタ回路において、前記電圧発生手段は、前記第１電源ラインにゲート端子とドレイン端子とが接続された第１トランジスタを用いて構成し、前記第１トランジスタのソース端子を、前記第１電圧変換回路の差動増幅回路に接続して駆動電圧を供給することを要旨とする。これにより、トランジスタを用いて、駆動電圧を生成することができる。
【００１２】
本発明のレベルシフタ回路において、前記電圧発生手段は、前記第１電源ラインにアノード端子が接続されたダイオードを用いて構成し、前記ダイオードのカソード端子を、前記第１電圧変換回路の差動増幅回路に接続して駆動電圧を供給することを要旨とする。これにより、ダイオードを用いて、駆動電圧を生成することができる。
【００１３】
本発明のレベルシフタ回路において、前記差動増幅回路は、前記電圧発生手段に対して、ソース端子が接続される第２トランジスタ及び第３トランジスタを備え、前記第２トランジスタのゲート端子は、前記第３トランジスタのドレイン端子に接続され、前記第３トランジスタのゲート端子は、前記第２トランジスタのドレイン端子に接続され、前記第２トランジスタのドレイン端子は、入力信号がゲート端子に入力される第４トランジスタのドレイン端子に接続され、前記第４トランジスタのソース端子は共通ラインに接続され、前記第２トランジスタのドレイン端子は、反転信号がゲート端子に入力される第５トランジスタのドレイン端子に接続され、前記第５トランジスタのソース端子は共通ラインに接続され、前記第４及び第５トランジスタのドレイン端子において、それぞれ出力される電圧を相補信号として、前記第２電圧変換回路に供給するように構成したことを要旨とする。このような構成を用いて、相補信号を生成することができる。
【００１４】
本発明のレベルシフタ回路において、前記差動増幅回路は、前記電圧発生手段に対して、前記駆動電圧が供給される第１及び第２インバータ素子を備え、前記第１インバータ素子の出力端子は、前記第２インバータ素子の入力端子に接続され、前記第１インバータ素子の入力端子には入力信号が入力され、前記第１、第２インバータ素子の出力端子において、それぞれ出力される電圧を相補信号として、前記第２電圧変換回路に供給するように構成したことを要旨とする。このような構成を用いて、相補信号を生成することができる。
【００１５】
本発明のレベルシフタ回路において、前記第２電圧変換回路は、前記第２電源ラインにソース端子がそれぞれ接続された第６トランジスタ及び第７トランジスタを備え、前記第６トランジスタのゲート端子は、前記第７トランジスタのドレイン端子に接続され、前記第７トランジスタのゲート端子は、前記第６トランジスタのドレイン端子に接続され、前記第６トランジスタのドレイン端子には、更に第８トランジスタのドレイン端子が接続され、前記第７トランジスタのドレイン端子には、更に第９トランジスタのドレイン端子が接続され、前記第８、第９トランジスタのゲート端子には、それぞれ前記第１電源ラインが接続され、前記第８トランジスタのソース端子には、第１０トランジスタのドレイン端子が接続され、前記第９トランジスタのソース端子には、第１１トランジスタのドレイン端子が接続され、前記第１０、第１１トランジスタのソース端子は、それぞれ共通ラインに接続され、前記第１０、第１１トランジスタのゲート端子には、それぞれ前記第１電圧変換回路から供給される相補信号が入力されるように構成したことを要旨とする。このような構成を用いて、入力信号の電圧変換を実現することができる。
【００１６】
本発明のレベルシフタ回路において、前記第２電圧変換回路は、前記第２電源ラインにソース端子がそれぞれ接続された第６トランジスタ及び第７トランジスタを備え、前記第６トランジスタのゲート端子は、前記第７トランジスタのドレイン端子に接続され、前記第７トランジスタのゲート端子は、前記第６トランジスタのドレイン端子に接続され、前記第６トランジスタのドレイン端子には、更に第１２トランジスタのドレイン端子が接続され、前記第７トランジスタのドレイン端子には、更に第１３トランジスタのドレイン端子が接続され、前記第１２、第１３トランジスタのソース端子には、第１４トランジスタのドレイン端子が接続され、前記第１４トランジスタのソース端子は共通ラインに接続されるとともに、ゲート端子には前記第１電源ラインが接続され、前記第１２、第１３トランジスタのゲート端子には、それぞれ前記第１電圧変換回路から供給される相補信号が入力されるように構成したことを要旨とする。このような構成を用いて、入力信号の電圧変換を実現することができる。
【発明の効果】
【００１７】
本発明によれば、電源電圧の不安定時にも、的確に動作するレベルシフタ回路を提供する。
【発明を実施するための最良の形態】
【００１８】
以下、本発明を具体化したレベルシフタ回路の一実施形態を図１〜図２に従って説明する。本実施形態のレベルシフタ回路ＬＳ１は、図１に示すように、２つの電源ライン（Ｌ１、Ｌ２）と、共通ラインとしての接地ラインＧＬとが接続される。電源ラインＬ１には第１電源電圧としての電圧ＶＤＤ１が供給され、電源ラインＬ２には第２電源電圧としての電圧ＶＤＤ２が供給される。本実施形態では、電圧ＶＤＤ１は低電位、電圧ＶＤＤ２は高電位の電圧を供給する場合を想定する。そして、電圧ＶＤＤ２が供給されている過程で、電源ラインＬ１の電圧を接地レベルから電圧ＶＤＤ１まで立ち上げる場合を想定する。
【００１９】
（回路構成）
このレベルシフタ回路ＬＳ１は、２つのレベルシフタユニット、すなわち第１電圧変換回路としての第１レベルシフタユニット１０、第２電圧変換回路としての第２レベルシフタユニット２０、及び出力ラッチ回路としてのラッチユニット３０から構成される。
【００２０】
第１レベルシフタユニット１０には、電源ラインＬ１及び接地ラインＧＬが接続されるとともに、インバータ１００を介して、信号Ｖ１が入力される。なお、このインバータ１００は、電源ラインＬ１と接地ラインＧＬとに接続され、両者の電位差によって駆動される。
【００２１】
第１レベルシフタユニット１０は、ｎチャンネル型（第１導電型）のＭＯＳ構造の第１トランジスタ（トランジスタＭ１）を備えており、第１電源電圧に対して動作閾値を有する電圧発生手段として機能する。このトランジスタＭ１のドレイン端子及びゲート端子は電源ラインＬ１に接続されて、電圧ＶＤＤ１が供給される。
【００２２】
トランジスタＭ１のソース端子には、ｐチャンネル型（第１導電型とは異なる第２導電型）のＭＯＳ構造の第２トランジスタ（トランジスタＭ２）、第３トランジスタ（トランジスタＭ３）のソース端子が接続される。この接続ノードの電圧は、電圧ＶＤＤ１に対して、トランジスタＭ１の閾値電圧（Ｖｔｈ）だけ低くなり、かつ正電位の電圧ＶＤＤＬとなる。この電圧ＶＤＤＬは、トランジスタＭ２〜Ｍ５により構成された差動増幅回路の駆動電圧として利用される。
【００２３】
そして、トランジスタＭ２のゲート端子はトランジスタＭ３のドレイン端子に接続され、トランジスタＭ３のゲート端子はトランジスタＭ２のドレイン端子に接続される。
更に、トランジスタＭ２のドレイン端子には、ｎチャンネル型ＭＯＳ構造の第４トランジスタ（トランジスタＭ４）のドレイン端子が接続される。トランジスタＭ４のゲート端子には、インバータ１００から、信号Ｖ１の反転信号が入力される。そして、トランジスタＭ４のソース端子は接地ラインＧＬに接続される。
【００２４】
トランジスタＭ３のドレイン端子には、ｎチャンネル型ＭＯＳ構造の第５トランジスタ（トランジスタＭ５）のドレイン端子が接続される。トランジスタＭ５のゲート端子には信号Ｖ１が入力される。そして、トランジスタＭ５のソース端子は接地ラインＧＬに接続される。
【００２５】
更に、トランジスタＭ２のドレイン端子及びトランジスタＭ３のドレイン端子は、それぞれ第２レベルシフタユニット２０に接続される。
第２レベルシフタユニット２０には、電源ラインＬ１、電源ラインＬ２及び接地ラインＧＬが接続される。
【００２６】
第２レベルシフタユニット２０において、電源ラインＬ２には、ｐチャンネル型ＭＯＳ構造の第６トランジスタ（トランジスタＭ６）、第７トランジスタ（トランジスタＭ７）のソース端子が接続される。そして、トランジスタＭ６のゲート端子はトランジスタＭ７のドレイン端子に接続され、トランジスタＭ７のゲート端子はトランジスタＭ６のドレイン端子に接続される。
【００２７】
トランジスタＭ６のドレイン端子は、更に、ｎチャンネル型ＭＯＳ構造の第８トランジスタ（トランジスタＭ８）のドレイン端子に接続される。また、トランジスタＭ７のドレイン端子は、ｎチャンネル型ＭＯＳ構造の第９トランジスタ（トランジスタＭ９）のドレイン端子に接続される。そして、このトランジスタ（Ｍ８、Ｍ９）のゲート端子には、それぞれ電源ラインＬ１が接続されて、電圧ＶＤＤ１が供給される。
【００２８】
トランジスタＭ８のソース端子は、ｎチャンネル型ＭＯＳ構造の第１０トランジスタ（トランジスタＭ１０）のドレイン端子に接続される。このトランジスタＭ１０のゲート端子は、第１レベルシフタユニット１０のトランジスタＭ３のドレイン端子（及びトランジスタＭ５のドレイン端子の接続ノード）に接続される。そして、トランジスタＭ１０のソース端子は接地ラインＧＬに接続される。
【００２９】
また、トランジスタＭ９のソース端子は、ｎチャンネル型ＭＯＳ構造の第１１トランジスタ（トランジスタＭ１１）のドレイン端子に接続される。このトランジスタＭ１１のゲート端子は、第１レベルシフタユニット１０のトランジスタＭ４のドレイン端子（及びト
ランジスタＭ２のドレイン端子の接続ノード）に接続される。そして、トランジスタＭ１１のソース端子は接地ラインＧＬに接続される。
【００３０】
第２レベルシフタユニット２０のトランジスタＭ６のドレイン端子（及びトランジスタＭ８のドレイン端子の接続ノード）は、ラッチユニット３０に接続される。
ラッチユニット３０は、インバータ（３１、３２）及び抵抗素子３３から構成される。インバータ３１の出力端子は、インバータ３２の入力端子に接続され、インバータ３２の出力端子は、抵抗素子３３を介してインバータ３１の入力端子に接続される。更に、インバータ３１の入力端子には、第２レベルシフタユニット２０のトランジスタＭ６のドレイン端子（及びトランジスタＭ８のドレイン端子の接続ノード）が接続される。そして、このラッチユニット３０は、強制的な信号がインバータ３１に入力されるまで、ラッチした信号レベルを維持して、信号Ｖ２を出力する。
【００３１】
なお、このインバータ（３１、３２）は、電源ラインＬ２及び接地ラインＧＬに接続されており、この電位差によって駆動される。
（動作）
次に、レベルシフタ回路ＬＳ１の動作を、図２を用いて説明する。ここでは、上述のように、電源ラインＬ２に電圧ＶＤＤ２が供給されている状態において、電源ラインＬ１の電圧ＶＤＤ１を接地レベルから所定値まで立ち上げる場合を想定する。
【００３２】
図２において、第１レベルシフタユニット１０を構成する各トランジスタの閾値にバラツキがある場合に、電圧Ｖth１は各トランジスタの閾値の最小値を意味し、電圧Ｖth２は閾値の最大値を意味する。
【００３３】
また、電圧Ｖstは、電圧ＶＤＤ１において、アクティブモードとスタンバイモードとを分ける電圧である。電圧ＶＤＤ１が電圧Ｖstより低い場合には、レベルシフタ回路ＬＳ１はスタンバイモードとなり、電圧ＶＤＤ１が電圧Ｖstを超えた場合には、アクティブモードとなる。
【００３４】
先ず、状態ｓｔ１は、電源ラインＬ１に電圧ＶＤＤ１が供給され始める状態を示す。そして、状態ｓｔ２において、電圧ＶＤＤ１は電圧Ｖth１に達する。この状態ｓｔ１〜ｓｔ２の範囲ＲＮＧ１では、すべてのトランジスタがオフ状態となる。
【００３５】
一方、電圧ＶＤＤ１が電圧Ｖth１を超えた場合、閾値電圧の低いトランジスタは動作し始める可能性がある。しかし、この場合においても、トランジスタＭ１によって、電圧ＶＤＤＬは、電圧ＶＤＤ１に対して、トランジスタＭ１の閾値だけ低くなり、立ち上がりが遅くなる。従って、電圧ＶＤＤＬレベルの信号により制御されるトランジスタ（Ｍ１０、Ｍ１１）はオフ状態を維持する。
【００３６】
電圧ＶＤＤ１がトランジスタＭ１の閾値電圧に達した状態ｓｔ３においては、電圧ＶＤＤ１とともに電圧ＶＤＤＬが上昇し始める。
電圧ＶＤＤ１は電圧Ｖth２に達する状態ｓｔ４に到るまでの範囲ＲＮＧ２では、閾値のバラツキによって動作しないトランジスタが存在する可能性がある。従って、この範囲ＲＮＧ２においては、電圧ＶＤＤ１レベルの信号は有効とはいえず、状態ｓｔ４を超えて、電圧ＶＤＤ１レベルの信号が静的に有効な状態になる。このような状態は、電圧Ｖstを超える状態ｓｔ５に到るまでの範囲ＲＮＧ３において継続される。一方、電圧ＶＤＤＬはまだ低いため、電圧ＶＤＤＬレベルの信号により制御されるトランジスタ（Ｍ１０、Ｍ１１）はオフ状態を維持する。
【００３７】
そして、電圧ＶＤＤＬが電圧Ｖth２を超える状態ｓｔ５において、閾値電圧の低いトラ
ンジスタによって構成された回路は動作し始める。従って、状態ｓｔ５までは、レベルシフタ回路ＬＳ１に入力される信号Ｖ１は無効となり、レベルシフタ回路ＬＳ１から出力される信号Ｖ２に影響を与えない。
【００３８】
更に、電圧ＶＤＤ１が電圧Ｖstを超える状態ｓｔ６においては、トランジスタ（Ｍ８、Ｍ９）の閾値電圧より十分に高くなるため、第２レベルシフタユニット２０も完全な動作状態となる。この結果、電圧ＶＤＤ１レベルの信号はアクティブ状態において有効な信号として扱われる。すなわち、信号Ｖ１は、レベルシフタユニット（１０、２０）、ラッチユニット３０を介して信号Ｖ２として伝達されることになる。
【００３９】
なお、電圧ＶＤＤ１が低い場合、電圧ＶＤＤＬも低いため、第１レベルシフタユニット１０の内部素子（トランジスタＭ２，Ｍ３，Ｍ４，Ｍ５）はオフしている。このため、トランジスタ（Ｍ１０，Ｍ１１）のゲート容量に電荷が溜まっていても逃げることができないので、トランジスタ（Ｍ１０，Ｍ１１）がオンしてしまう場合がある。この場合、トランジスタ（Ｍ８，Ｍ９）がないと、第２レベルシフタユニット２０が誤動作する可能性がある。そこで、トランジスタ（Ｍ８，Ｍ９）を設けている。具体的には、電圧ＶＤＤ１の立ち上げ時において、トランジスタ（Ｍ８，Ｍ９）がオンする前に、インバータ１００を介してトランジスタ（Ｍ４，Ｍ５）が正しい状態になる。そして、トランジスタ（Ｍ１０，Ｍ１１）のゲート電圧を正しい状態にすることにより、第２レベルシフタユニット２０の誤動作を防止することができる。
【００４０】
上記実施形態のレベルシフタ回路によれば、以下のような効果を得ることができる。
・  上記実施形態では、レベルシフタ回路ＬＳ１は、２つのレベルシフタユニット（１０、２０）及びラッチユニット３０から構成される。第１レベルシフタユニット１０のトランジスタＭ１により、電圧ＶＤＤ１に対して低い電圧ＶＤＤＬが生成される。そして、第２レベルシフタユニット２０のトランジスタ（Ｍ１０、Ｍ１１）は、この電圧ＶＤＤＬにより制御される。これにより、トランジスタ（Ｍ１０、Ｍ１１）が電圧ＶＤＤ１レベルの信号により制御される場合と異なり、状態ｓｔ４〜ｓｔ５の範囲ＺＮにおいて、電圧ＶＤＤ１レベルの信号が有効になる範囲と、第２レベルシフタユニット２０の動作を無効にする範囲とを重複させることができる。従って、入力信号に対してのマージンを設けることができ、電圧ＶＤＤ１の過渡期において、間違った信号Ｖ２の出力を抑制することができる。
【００４１】
なお、上記実施形態は以下のように変更してもよい。
○  上記実施形態では、電圧ＶＤＤ１に対して低い電圧ＶＤＤＬを生成するために、第１レベルシフタユニット１０のトランジスタＭ１を用いる。ここで、電圧ＶＤＤ１に対して低い電圧ＶＤＤＬが生成できるものであれば、トランジスタに限定されるものではない。例えば、図３に示すように、レベルシフタ回路ＬＳ２における第１レベルシフタユニット１０ａにおいては、ダイオードＤ１を用いて構成することも可能である。この場合には、ダイオードＤ１のアノード端子を電源ラインＬ１に接続し、カソード端子において電圧ＶＤＤＬを生成する。これにより、ダイオードを利用して、電圧ＶＤＤ１に対して低い電圧ＶＤＤＬを生成することができる。
【００４２】
○  上記実施形態では、第２レベルシフタユニット２０に供給する相補的な電圧を、トランジスタＭ２〜Ｍ５を用いて生成した。ここで、電圧ＶＤＤ１に対して低い電圧ＶＤＤＬを用いて相補的な電圧を生成できる回路であれば、図３に示すレベルシフタ回路ＬＳ２を用いることも可能である。このレベルシフタ回路ＬＳ２の第１レベルシフタユニット１０ａでは、第１及び第２インバータ素子（インバータ１１、１２）を備える。この場合には、インバータ１１の出力端子を、インバータ１２の入力端子に接続し、インバータ１１の入力端子には入力信号を入力する。そして、インバータ１１、インバータ１２の出力端
子において、それぞれ出力される電圧を相補信号として、第２レベルシフタユニット２０に供給する。
【００４３】
○  上記実施形態では、第２レベルシフタユニット２０を、トランジスタＭ６〜Ｍ１１を用いて構成した。これに代えて、図４に示す第２レベルシフタユニット２０ａを用いてレベルシフタ回路ＬＳ３を構成することも可能である。この第２レベルシフタユニット２０ａにおいては、トランジスタＭ６のドレイン端子は、更に、ｎチャンネル型ＭＯＳ構造の第１２トランジスタ（トランジスタＭ１２）のドレイン端子に接続される。このトランジスタＭ１２のゲート端子は、第１レベルシフタユニット１０のトランジスタＭ３のドレイン端子（及びトランジスタＭ５のドレイン端子の接続ノード）に接続される。
【００４４】
また、トランジスタＭ７のドレイン端子は、更に、ｎチャンネル型ＭＯＳ構造の第１３トランジスタ（トランジスタＭ１３）のドレイン端子に接続される。このトランジスタＭ１３のゲート端子は、第１レベルシフタユニット１０のトランジスタＭ４のドレイン端子（及びトランジスタＭ２のドレイン端子の接続ノード）に接続される。
【００４５】
そして、トランジスタ（Ｍ１２、Ｍ１３）のソース端子は、ｎチャンネル型ＭＯＳ構造の第１４トランジスタ（トランジスタＭ１２）のドレイン端子に接続される。このトランジスタＭ１４のソース端子は接地ラインＧＬに接続されるとともに、ゲート端子には電源ラインＬ１が接続されて、電圧ＶＤＤ１が供給される。
【００４６】
この場合、第１レベルシフタユニット１０の出力信号が入力されるトランジスタ（Ｍ１２、Ｍ１３）と、第２レベルシフタユニット２０ａの出力（トランジスタＭ１２のドレイン端子）とが近接するためにミラーキャパシタが大きくなるが、第２レベルシフタユニット２０ａを少ないトランジスタで構成することができる。
【００４７】
○  上記実施形態では、電圧ＶＤＤ１は低電位の第１電源電圧、電圧ＶＤＤ２は高電位の第２電源電圧を供給する場合を想定したが、第１電源電圧が第２電源電圧よりも高い場合にも適用することが可能である。
【図面の簡単な説明】
【００４８】
【図１】本実施形態のレベルシフタ回路の全体構成の説明図。
【図２】本実施形態のレベルシフタ回路の動作の説明図。
【図３】他の実施形態のレベルシフタ回路の構成の説明図。
【図４】他の実施形態のレベルシフタ回路の構成の説明図。
【符号の説明】
【００４９】
Ｌ１…第１電源ライン、ＬＳ２…第２電源ライン、ＬＳ１，ＬＳ２，ＬＳ３…レベルシフタ回路、１０，１０ａ…第１レベルシフタユニット、２０，２０ａ…第２レベルシフタユニット、３０…ラッチ回路、Ｍ１…第１トランジスタ、Ｍ２…第２トランジスタ、Ｍ３…第３トランジスタ、Ｍ４…第４トランジスタ、Ｍ５…第５トランジスタ、Ｍ６…第６トランジスタ、Ｍ７…第７トランジスタ、Ｍ８…第８トランジスタ、Ｍ９…第９トランジスタ、Ｍ１０…第１０トランジスタ、Ｍ１１…第１１トランジスタ、Ｍ１２…第１２トランジスタ、Ｍ１３…第１３トランジスタ、Ｍ１４…第１４トランジスタ、１１…第１インバータ、１２…第２インバータ、３１，３２，１００…インバータ、Ｒ…抵抗、Ｄ１…ダイオード。
【図１】
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【図２】
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【図３】
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【図４】
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