(57)【要約】【課題】高速動作において、安定かつ低ジッタの分周回路を得ることができる分周回路【解決手段】入力クロック２０１に同期した分周信号２０２および分周信号２０２に対する反転位相信号２０３を出力可能なＤ型フリップフロップ３と、反転位相信号２０３を所定の遅延時間Ｔｄだけ遅延させてＤ型フリップフロップ３へ帰還させる可変遅延回路５０と、可変遅延回路５０の遅延時間をディレイ・ロックド・ループの負帰還制御によりＤ型フリップフロップ３のセットアップ／ホールド時間の生成に必要なだけ遅延時間を調整する遅延調整回路１１と、を備え、前記遅延調整回路１１により前記Ｄ型フリップフロップ３から出力する分周信号２０２と前記Ｄ型フリップフロップ３へ入力する遅延帰還信号２０４との位相差を検出して前記可変遅延回路５０の遅延時間を制御する。【選択図】図１
2008131560.tif 000002
【特許請求の範囲】
【請求項１】
入力クロックに同期した分周信号および前記分周信号に対する反転位相信号を出力可能なＤ型フリップフロップと、
前記反転位相信号を所定の遅延時間だけ遅延させてＤ型フリップフロップへ帰還させる可変遅延回路と、
前記可変遅延回路の遅延時間をディレイ・ロックド・ループの負帰還制御によりＤ型フリップフロップのセットアップ／ホールド時間の生成に必要なだけ遅延時間を調整する遅延調整回路と、を備え、
前記遅延調整回路により前記Ｄ型フリップフロップから出力する分周信号と前記Ｄ型フリップフロップへ入力する遅延帰還信号との位相差を検出して前記可変遅延回路の遅延時間を制御することを特徴とする分周回路。
【請求項２】
入力クロックに同期した分周信号および前記分周信号に対する反転位相信号を出力可能なＤ型フリップフロップと、
前記反転位相信号を所定の遅延時間だけ遅延させてＤ型フリップフロップへ帰還させる可変遅延回路と、
前記可変遅延回路の遅延時間をディレイ・ロックド・ループの負帰還制御によりＤ型フリップフロップのセットアップ／ホールド時間の生成に必要なだけ遅延時間を調整する遅延調整回路と、を備え、
前記遅延調整回路により前記Ｄ型フリップフロップへ入力する入力クロックと前記Ｄ型フリップフロップへ入力する遅延帰還信号との位相差を検出して前記可変遅延回路を制御することを特徴とする分周回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は分周回路に関し、特に高速動作に好適な分周回路に関する。
【背景技術】
【０００２】
図４は従来の分周回路Ｅ′のブロック図である。図４において、Ｄ型フリップフロップ（以下、「ＤＦＦ」という）３′のＱ端子から出力を可変遅延素子１及びＯＲゲート２を介してＤ入力端子に帰還している。この可変遅延素子１は制御信号１０１によって遅延時間量が制御される。ＯＲゲート２の他の入力端子にはＡＮＤゲート６の出力が入力される。このＡＮＤゲート６は、ＤＦＦ４のＱ出力と、ＤＦＦ４のＱＢ出力を遅延素子５で遅延させた信号との論理積をＤＦＦ３′のＤ入力端子に接続する。
【０００３】
この分周回路Ｅ′は、入力クロック１０２に同期した分周信号１０４を出力するものである。詳しくは、ＤＦＦ３′，４のそれぞれのクロック端子にクロック１０２が入力しているときに、ＤＦＦ３′のＣＤ端子およびＤＦＦ４のＤ入力端子にスタート信号１０３が入力すると、入力クロック１０２に同期した正パルス１０５が生成されてＤＦＦ３′のＤ入力端子に供給される。
【０００４】
このＤＦＦ３′のクロック端子にクロック１０２が入力されると、正パルス１０５をきっかけにして分周動作が開始され、このＤＦＦ３′の反転出力ＱＢ端子からクロック１０２の分周信号１０４が出力される。このＤＦＦ３′のＱ端子の出力パルスは、制御信号１０１で設定される所定の時間だけ遅延し、ＤＦＦ３′のＤ入力端子に帰還され、ＤＦＦ３′に分周動作を継続させる。ＤＦＦ３′の出力端子からクロックの分周信号１０４が出力されるというものである。
【０００５】
このように、入力クロック１０２に同期した分周信号１０４を出力する分周回路Ｅ′として、クロック端子にクロック１０２が入力され、反転出力ＱＢ端子からクロック１０２の分周信号１０４を出力するＤＦＦ３′と、このＤＦＦ３′の非反転Ｑ出力端子の出力パルスを所定の設定時間だけ遅延させ、ＤＦＦ３′のＤ入力端子に帰還させる可変遅延素子１と、分周動作開始時にクロック１０２に同期したパルス１０５を生成するのに必要なＤＦＦ４を備えた分周回路Ｅ′が知られている（特許文献１）。
【特許文献１】特許２０５５３８０号公報（第３頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の技術では、可変遅延素子１を経由してＤ入力端子に帰還した信号のエッジと、クロック１０２のエッジのタイミング関係を検出する手段を備えていないので、前記タイミング関係がＤＦＦ３′のセットアップ／ホールド時間を満たさない場合に、そのＤＦＦ３′がメタ・ステーブル現象を起こして分周出力が不安定になるという課題があった。
【０００７】
また、クロック１０２の周波数が変わった場合にも、前記メタ・ステーブル現象を起こす可能性があるので、クロック１０２の周波数に応じた制御信号を与えなければならないという課題があった。
【０００８】
さらに、可変遅延素子１は、一般的に温度によって遅延量が変動して前記メタ・ステーブル現象を起こす可能性があるので、温度変動分を校正した制御信号を与えなければならないという課題があった。
【０００９】
このようなわけで、４０ＧＨｚ前後の高速動作において、安定かつ低ジッタの分周信号を得ることは困難であるという課題があった。
【００１０】
本発明は、前述した事情に鑑みてなされたもので、特に高速動作において、安定かつ低ジッタの分周信号を出力できる分周回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る分周回路では、上記課題を解決するために以下の手段を採用した。
第１の発明は、入力クロックに同期した分周信号および前記分周信号に対する反転位相信号を出力可能なＤ型フリップフロップと、前記反転位相信号を所定の遅延時間だけ遅延させてＤ型フリップフロップへ帰還させる可変遅延回路と、前記可変遅延回路の遅延時間をディレイ・ロックド・ループの負帰還制御によりＤ型フリップフロップのセットアップ／ホールド時間の生成に必要なだけ遅延時間を調整する遅延調整回路と、を備え、前記遅延調整回路により前記Ｄ型フリップフロップから出力する分周信号と前記Ｄ型フリップフロップへ入力する遅延帰還信号との位相差を検出して前記可変遅延回路の遅延時間を制御することを特徴とする。
【００１２】
第２の発明は、入力クロックに同期した分周信号および前記分周信号に対する反転位相信号を出力可能なＤ型フリップフロップと、前記反転位相信号を所定の遅延時間だけ遅延させてＤ型フリップフロップへ帰還させる可変遅延回路と、前記可変遅延回路の遅延時間をディレイ・ロックド・ループの負帰還制御によりＤ型フリップフロップのセットアップ／ホールド時間の生成に必要なだけ遅延時間を調整する遅延調整回路と、を備え、前記遅延調整回路により前記Ｄ型フリップフロップへ入力する入力クロックと前記Ｄ型フリップフロップへ入力する遅延帰還信号との位相差を検出して前記可変遅延回路を制御することを特徴とする。
【発明の効果】
【００１３】
本発明によれば、Ｄ型フリップフロップ（ＤＦＦ）に必要なセットアップ時間と遅延時間の和に相当するパルス幅によって検出された位相差を、目標時間と一致させるように制御することにより、ジッタを最小にするという目的を達成する。具体的にはディレイ・ロックド・ループ（以下、「ＤＬＬ」という）を適用した負帰還をかけて可変遅延回路の遅延時間を制御する。
【００１４】
ＤＦＦは、ＤＬＬの負帰還によって遅延時間が自動的に調整されるため、常にセットアップ／ホールド時間が確保された状態となり、メタ・ステーブル状態を発生させず、低ジッタで分周信号を出力することが可能になる。したがって、高速動作においても、安定かつ低ジッタの分周回路を得ることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明に係る分周回路の実施形態について図面を参照して説明する。なお、全図にわたり、同一機能には同一符号を付して説明を省略する。
【００１６】
図１は本発明の実施形態に係る分周回路Ｅ１のブロック図である。
図１に示す分周回路Ｅ１は、入力クロック２０１を入力する入力端子Ｐｉと、ＤＦＦ３を有する同期化回路３０と、その同期化回路３０へ帰還させる信号を変化自在に遅延させる可変遅延回路５０と、その可変遅延回路５０の遅延時間を制御する遅延調整回路１１と、同期化回路３０から分周信号２０２を出力する出力端子Ｐｏと、を備えて構成される。
【００１７】
遅延調整回路１１は、位相検出器（Phase  Detectorを「ＰＤ」と略す)、位相周波数検知器（Phase  Frequency  Detectorを「ＰＦＤ」と略す)、排他的論理回路（Exclusive  ORを「ＸＯＲ」と略す）、論理積回路（ＡＮＤ）、周波数ミキサ（Frecuency  Mixer）、低域通過濾波器（Low-Pass  Filterを「ＬＰＦ」と略す）の何れか１つ以上を備えて構成されている。例えば、ＰＤとＬＰＦ、ＰＦＤとＬＰＦ、ＸＯＲとＬＰＦ、またはＡＮＤとＬＰＦの組み合わせ、あるいはミキサのみにより遅延調整回路１１は構成される。
【００１８】
遅延調整回路１１は、入力される二つの信号の位相差２０８（図２）を検知し、位相差２０８を所定値に安定させる作用の制御信号２０５を生成し、可変遅延回路５０に入力して遅延時間Ｔｄ（図２）を調整する。位相差２０８はパルスとして明確な計測が可能であるように出力される。だだし、位相差２０８がパルス変換により計測されるのは一例に過ぎない。例えば、ミキサで位相検波するときには位相差が直流成分により出力される。この直流成分は前記パルスをＬＰＦで平滑化した値と等価である。
【００１９】
このようにパルス変換その他により計測された位相差２０８を、遅延調整回路１１がＬＰＦにより直流成分に変換し、位相差２０８に比例する電圧または電流にした制御信号２０５を生成する。この制御信号２０５を可変遅延回路５０へ入力し、位相差２０８を所定値に制御する負帰還をかけて可変遅延量を制御する。
【００２０】
つまり、遅延調整回路１１は、同期化回路３０に入力する入力クロック２０１、遅延帰還信号２０４、同期化回路３０から出力する分周信号２０２、反転位相信号２０３の位相差２０８を検出し、これらの位相差２０８に基づいて可変遅延回路５０の遅延時間Ｔｄを制御する。この可変遅延回路５０は、反転位相信号２０３を所定の遅延時間Ｔｄだけ遅延させて同期化回路３０へ帰還させる。
【００２１】
同期化回路３０はＤＦＦ３で構成されており、このＤＦＦ３へ入力端子Ｐｉから入力クロック２０１が入力される。この入力クロック２０１に同期させた分周信号２０２を、ＤＦＦ３のＱ端子から正論理（非反転位相信号）で出力して出力端子Ｐｏへ導くとともに、分周信号２０２を反転した負論理（反転位相信号）の反転位相信号２０３をＱＢ端子から出力する。この反転位相信号２０３は、遅延調整回路１１および可変遅延回路５０に入力される。
【００２２】
可変遅延回路５０の出力する遅延帰還信号２０４はＤＦＦ３のＤ端子へ入力されるとともに、遅延調整回路１１にも入力される。その遅延調整回路１１が出力する制御信号２０５は可変遅延回路５０へ入力されることにより遅延時間Ｔｄを制御する可変遅延量として作用する。
【００２３】
可変遅延回路５０は、制御信号２０５に従って遅延量を自在に変化させる回路である。同一の制御信号２０５に対して、信号の立上りエッジが通過するときの遅延量と、立下りエッジが通過するときの遅延量は同一に設定されている。そうしないと分周信号のデューティ比が５０％ではなくなり、立上りエッジではメタ・ステーブルを起こさないが、立下りエッジではメタ・ステーブルを起こす（またはその反対）といった状況が発生しうる。
【００２４】
周知のように、メタ・ステーブルとはラッチやフリップフロップの入力信号において、セットアップ時間やホールド時間が守られなかった場合に、出力信号が不安定な状態になることをいう。このメタ・ステーブルは、標準ロジックで数十ｐｓ〜数ｎｓ程度であり、４０ＧＨｚ前後の高速動作においては致命的なジッタとなる。
【００２５】
図２は本発明の実施形態に係る分周回路のタイミングチャートである。図１に示した入力クロック２０１、分周信号２０２、反転位相信号２０３、遅延帰還信号２０４のほか、可変遅延回路５０内で検出される位相差２０８、すなわち可変遅延回路５０で生成される遅延時間Ｔｄ、ＤＦＦ３のセットアップ時間Ｔ１、そしてＤＦＦ３へのクロック入力２０１から分周信号２０２または反転位相信号２０３が出力されるまでの遅延時間Ｔ２、それぞれのタイミングを示している。
【００２６】
図２の左端において、入力クロック２０１の立上りエッジから、遅延時間Ｔ２だけ遅れたタイミングに同期するような波形エッジが分周信号２０２および反転位相信号２０３に形成される。この反転位相信号２０３のエッジに基づいて、可変遅延回路５０が遅延帰還信号２０４を生成して出力し、ＤＦＦ３のＤ端子に入力する。
【００２７】
遅延帰還信号２０４のエッジ位置は、入力クロック２０１の立上りエッジに対して時間Ｔ１のセットアップ時間に設定される。
【００２８】
遅延調整回路１１の内部では、遅延帰還信号２０４の立下りエッジから、反転位相信号２０３の立上りエッジまでの時間（パルス幅Ｔ）を位相差２０８として検出する。この検出手段として、遅延調整回路１１の内部に配設されたＰＤ、ＰＦＤ、のほか論理組み合わせ回路を用いる。なお、検出の極性は一例であり、逆でも構わない。
【００２９】
この検出された位相差２０８のパルス幅Ｔは、ＤＦＦ３に必要なセットアップ時間Ｔ１と遅延時間Ｔ２の和に相当する。このパルス幅Ｔを、与えられた目標時間と一致させるように制御すればジッタを最小にすることが可能である。具体的にはＤＬＬを適用した負帰還をかけて可変遅延回路５０の遅延時間を制御する。
【００３０】
ＤＦＦ３は、ＤＬＬの負帰還によって遅延時間Ｔｄが自動的に調整されるため、常にセットアップ／ホールド時間が確保された状態となり、メタ・ステーブル状態を発生させず、低ジッタで分周信号２０２を出力することが可能になる。
【００３１】
また、ＤＦＦ３は、入力クロック２０１の周波数が変わったとしても、遅延時間Ｔｄが自動的に調整されるので、入力クロック２０１の周波数に応じた分周信号２０２が出力される。
【００３２】
さらに、温度変化よって回路内の遅延時間が変動したとしても、遅延時間Ｔｄが自動的に調整されることによって変動分を吸収できるため、温度特性の悪影響を受けなくなるという効果もある。
【００３３】
このように、同期化回路３０の入出力信号位相差２０８を検出して可変遅延回路５０を制御するＤＬＬにより、ＤＦＦのセットアップ／ホールド時間が確保され、入力クロックの周波数や遅延量の温度変動によらず、ＤＦＦ３が安定に駆動するので、低ジッタの分周信号を得ることが可能になる。このようなわけで、分周回路Ｅ１によれば４０ＧＨｚ前後の高速動作にも安定かつ低ジッタの分周信号を得ることが可能になる。
【００３４】
図１、図２に示した分周回路Ｅ１の要点は、入力クロック２０１に同期した分周信号２０２および分周信号２０２に対する反転位相信号２０３を出力可能なＤ型フリップフロップ３と、反転位相信号２０３を所定の遅延時間Ｔｄだけ遅延させてＤ型フリップフロップ３へ帰還させる可変遅延回路５０と、可変遅延回路５０の遅延時間をディレイ・ロックド・ループの負帰還制御によりＤ型フリップフロップ３のセットアップ／ホールド時間の生成に必要なだけ遅延時間を調整する遅延調整回路１１と、を備え、遅延調整回路１１によりＤ型フリップフロップ３から出力する分周信号２０２とＤ型フリップフロップ３へ入力する遅延帰還信号２０４との位相差を検出して可変遅延回路５０の遅延時間を制御することである。この分周回路Ｅ１によれば、高速動作において、安定かつ低ジッタの分周回路を得ることができる。
【００３５】
図３は本発明の変形例に係る分周回路Ｅ２のブロック図である。図１に示したＥ１に対して異なる箇所は、入力端子Ｐｉから入力される入力クロック２０１が、遅延調整回路１２にも接続されている点である。また、ＤＦＦ３のＱＢ端子から出力される反転位相信号２０３は、遅延調整回路１２には接続されておらず入力されない。なお、この遅延調整回路１２の内部構成は図１に示した遅延調整回路１１とほぼ同様である。
【００３６】
遅延調整回路１２は、遅延帰還信号２０４と、入力クロック２０１との位相差Ｔ１を検知し、この位相差Ｔ１が一定の値になるように制御信号２０５を出力する。このようにＤＬＬを構成することで、ＤＦＦ３の入力クロック２０１から分周信号２０２が出力されるまでの遅延時間に対する温度特性の悪影響を受けることなく、セットアップ時間を確保できる。なお、分周信号２０２の周波数は入力クロック２０１の周波数よりも十分に低く、ホールド時間は確保されていることが前提である。
【００３７】
また、同様に遅延調整回路１２は、遅延帰還信号２０４と、入力クロック２０１の立下りエッジを用いて位相差検知を行い、位相差がゼロになるように制御信号２０５を出力してもよい。その場合、単にセットアップ時間が確保されているだけでなく、遅延帰還信号２０４のエッジ位置と入力クロック２０１の立上りと時間差が最大となるため、長期的に見たＤＦＦ３におけるエラー発生率を最低にすることができる。ただし、前記同様にホールド時間は確保されているものとする。
【００３８】
図３に示した分周回路Ｅ２の要点は、遅延調整回路１２によりＤ型フリップフロップ３へ入力する入力クロック２０１とＤ型フリップフロップ３へ入力する遅延帰還信号２０４との位相差Ｔ１を検出して前記可変遅延回路を制御することである。この分周回路Ｅ２によれば、位相差Ｔ１を検出して可変遅延回路５０を制御するＤＬＬにより、ＤＦＦ３のセットアップ／ホールド時間を確保することができる。したがって、入力クロック２０１の周波数特性または遅延量の温度特性に左右されず、ＤＦＦ３を安定動作させることにより、４０ＧＨｚ前後の高速動作にも安定かつ低ジッタの分周信号２０２を得ることが可能になる。
【００３９】
なお、上述した実施の形態において示した動作手順、あるいは各構成部材の諸形状や組み合わせ等は一例であって、本発明の主旨から逸脱しない範囲においてプロセス条件や設計要求等に基づき種々変更可能である。例えば、サンプリング・オシロスコープのトリガ回路にも好適である。その他、高速デジタル網における通信信号品質を測定するビットエラーテスタやジッタ計測装置にも応用できる。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施形態に係る分周回路のブロック図である。
【図２】本発明の実施形態に係る分周回路のタイミングチャートである。
【図３】本発明の変形例に係る分周回路のブロック図である。
【図４】従来技術による分周回路のブロック図である。
【符号の説明】
【００４１】
３，３′，４  Ｄ型フリップフロップ（ＤＦＦ）
１１，１２  遅延調整回路
３０  同期化回路
５０  可変遅延回路
２０２  分周信号
２０３  反転位相信号
２０８  （入出力信号の）位相差
Ｅ１，Ｅ２，Ｅ′  分周回路
Ｔ  位相差２０８のパルス幅
【図１】
2008131560.tif 000003
【図２】
2008131560.tif 000004
【図３】
2008131560.tif 000005
【図４】
2008131560.tif 000006