(57)【要約】【課題】ダマシンゲートプロセスを用いて抵抗素子を形成する場合、精度のよい抵抗素子を形成すされた半導体装置意およびその製造方法を提供する。【解決手段】基板１０に絶縁膜１５が形成され、絶縁膜１５に抵抗素子用溝１５ｂが形成され、抵抗素子用溝１５ｂ内において抵抗素子用溝１５ｂの全ての側壁面から少なくとも所定の距離Ａ離間して抵抗素子１７ｂが形成されている構成とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板に形成された絶縁膜と、
前記絶縁膜に形成された抵抗素子用溝と、
前記抵抗素子用溝内において、前記抵抗素子用溝の全ての側壁面から少なくとも所定の距離離間して形成された抵抗素子と、
を有することを特徴とする半導体装置。
【請求項２】
前記基板がチャネル形成領域を有する半導体基板であり、
前記絶縁膜に形成されたゲート電極用溝と、
前記ゲート電極用溝の底面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に前記ゲート電極用溝を埋め込んで形成されたゲート電極と、
前記ゲート電極の両側部における前記基板中に形成されたソース・ドレイン領域と
を有する電界効果トランジスタをさらに有する
請求項１に記載の半導体装置。
【請求項３】
前記抵抗素子と前記ゲート電極が同じ導電性材料から構成されている
請求項２に記載の半導体装置。
【請求項４】
前記ゲート絶縁膜が、酸化シリコンよりも誘電率が高い膜である
請求項２に記載の半導体装置。
【請求項５】
前記ゲートで絶縁膜が、金属酸化膜である
請求項４に記載の半導体装置。
【請求項６】
前記抵抗素子と同じパターンで前記抵抗素子の上にマスク層が形成されている
請求項１に記載の半導体装置。
【請求項７】
前記抵抗素子の上に前記抵抗素子に接続して一対の上層配線が形成されている
請求項１に記載の半導体装置。
【請求項８】
基板に絶縁膜を形成する工程と、
前記絶縁膜に抵抗素子用溝を形成する工程と、
前記抵抗素子用溝を埋め込むように全面に導電性材料を堆積させて導電層を形成する工程と、
前記抵抗素子用溝の内側の領域において、前記抵抗素子用溝の全ての側壁面から少なくとも所定の距離離間したパターンのマスク層を形成する工程と、
前記マスク層をマスクとして前記導電層をエッチバックして抵抗素子を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項９】
前記基板としてチャネル形成領域を有する半導体基板を用い、
前記基板に前記絶縁膜を形成する前に、前記基板にダミーゲート電極及びダミー抵抗素子を形成する工程と、前記ダミーゲート電極をマスクとして前記半導体基板中にソース・ドレイン領域を形成する工程をさらに有し、
前記絶縁膜を形成する工程において、前記ダミーゲート電極及び前記ダミー抵抗素子を被覆する絶縁膜を形成し、前記絶縁膜の上面から前記ダミーゲート電極及び前記ダミー抵抗素子が露出するまで前記絶縁膜を除去し、
前記絶縁膜に抵抗素子用溝を形成する工程において、前記ダミー抵抗素子を除去して前記抵抗素子用溝とし、前記ダミーゲート電極を除去してゲート電極用溝を形成し、
前記導電層を形成する工程の前に、ゲート絶縁膜を形成する工程をさらに有し、
前記導電層を形成する工程において、前記ゲート電極用溝を埋め込むように導電性材料を前記ゲート絶縁膜の上に堆積し、
前記ゲート電極用溝及び前記抵抗素子用溝の外部の前記導電層を研磨して除去することでゲート電極を形成する工程をさらに有し、
電界効果トランジスタを形成する
請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記抵抗素子と前記ゲート電極を同じ導電性材料から形成する
請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記ゲート絶縁膜として、酸化シリコンよりも誘電率が高い膜で形成する
請求項９に記載の半導体装置の製造方法。
【請求項１２】
前記ゲート絶縁膜を、金属酸化膜で形成する
請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記抵抗素子を形成する工程の後に、前記抵抗素子の上に前記抵抗素子に接続して一対の上層配線を形成する工程をさらに有する
請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置とその製造方法に関し、特に、ダマシンゲートを有するトランジスタと抵抗素子を有する半導体装置とその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の製造方法において、配線の形成方法としてダマシン（Damascene）プロセスが知られている。
ダマシンプロセスにおいては、例えば、基板の絶縁膜に配線用溝を形成し、配線用溝の内部を埋めこんで導電性材料を堆積させ、ＣＭＰ（化学機械研磨）処理などを行い、配線用溝内に導電性材料を残して外部の導電性材料を除去することにより、配線とする。
【０００３】
ところで、半導体装置の基本的な素子であるＭＯＳＦＥＴ（金属―酸化膜―半導体電界効果トランジスタ；以下ＭＯＳトランジスタと称する）は、半導体装置の小型化及び高集積化を進めるにつれてますます微細化されてきており、スケーリングに従ってゲート長とともにゲート絶縁膜も薄膜化しなければならない。
ゲート絶縁膜として用いられるＳｉＯＮ系絶縁膜は、３２ｎｍルール以降の世代ではリークが大きくなってしまうのでゲート絶縁膜として用いることができない。
【０００４】
そこで、ゲート絶縁膜材料として、物理膜厚を厚くできるいわゆるＨｉｇｈ−ｋ膜を用いる方法が検討されている。
一般に、Ｈｉｇｈ−ｋ膜は耐熱性が弱いため、高温処理が必要なソース・ドレイン領域の拡散熱処理の後でゲート絶縁膜を形成する必要がある。
【０００５】
上記の手順を可能にする方法として、特許文献１及び非特許文献１などに開示されているように、上記のダマシンプロセスを用いて、ＭＯＳトランジスタのゲート電極を形成するダマシンゲートプロセスが知られている。さらに、ゲート電極と同じ材料によって抵抗素子を形成する方法が知られている。
【０００６】
ゲート電極と同じ材料で抵抗素子を形成するダマシンゲートプロセスにおいては、例えば、図６（ａ）に示すように、半導体基板１１０のＳＴＩ（shallow trench isolation）法による素子分離絶縁膜１１１で区切られた活性領域に、ダミーゲート絶縁膜１１２ａとダミーゲート電極１１３ａを形成し、これをマスクとしてイオン注入してソース・ドレイン領域１１４を形成する。
【０００７】
一方、素子分離絶縁膜１１１上においても、ダミーゲート絶縁膜１１２ａとダミーゲート電極１１３ａの形成と同時に、これらと同じ材料からなる酸化シリコン膜１１２ｂ及びポリシリコン層１１３ｂを形成しておく。
次に、ダミーゲート電極１１３ａ及びポリシリコン層１１３ｂを被覆して全面にＣＶＤ（化学気相成長）法などで酸化シリコンを堆積させて層間絶縁膜１１５を形成し、ダミーゲート電極１１３ａ及びポリシリコン層１１３ｂの表面が露出するまで上面からＣＭＰ法により研磨する。
【０００８】
次に、図６（ｂ）に示すように、エッチング処理により、ダミーゲート電極１１３ａ及びポリシリコン層１１３ｂを除去し、さらにダミーゲート絶縁膜１１２ａと酸化シリコン膜１１２ｂを除去する。
以上のようにして、層間絶縁膜１１５に、ゲート電極用溝１１５ａと、抵抗素子用溝１１５ｂを形成する。
【０００９】
次に、図６（ｃ）に示すように、ゲート電極用溝１１５ａと抵抗素子用溝１１５ｂの内側表面を被覆してＣＶＤ法などで酸化シリコン膜を形成し、さらにゲート電極用溝１１５ａと抵抗素子用溝１１５ｂを埋め込んで酸化シリコン膜の上層にＣＶＤ法などで導電層を形成し、ＣＭＰ処理などでゲート電極用溝１１５ａと抵抗素子用溝１１５ｂの外部の導電層と酸化シリコン膜を除去する。
【００１０】
以上のようにして、ゲート電極用溝１１５ａにおいては酸化シリコン膜からなるゲート絶縁膜１１６ａ及び導電層からなるゲート電極１１７ａを形成し、一方、抵抗素子用溝１１５ｂにおいて酸化シリコン膜１１６ｂを介して埋め込まれた抵抗素子１１７ｂを形成することができる。
【００１１】
ダマシンゲートプロセスは、高温プロセスの後で温度耐性が低いゲート絶縁膜を形成することが可能となるほか、高温プロセス後にゲート電極を作ることからゲート電極となる導電性材料の選択肢が広がるというメリットも併せ持つ。
【００１２】
しかしながら、上記のダマシンゲートプロセスで抵抗素子を形成する場合において、例えばアナログ回路用の抵抗素子を形成する場合、抵抗値のバラツキを抑えるために１〜１０μｍ程度の線幅の太い抵抗素子を形成することが多いが、このような太い線幅では、図６（ｃ）に示すように、ＣＭＰ処理において、抵抗素子を構成する導電層の表面にディッシングＤが発生してしまう。
【００１３】
ディッシングとは、幅広や大面積の溝に、ＣＶＤ法やスパッタリングなどで埋め込んだ材料をＣＭＰ処理によって平坦化する場合に、ＣＭＰ処理の特性上、溝の中ほどに行くに従い埋め込んだ材料の膜厚が薄くなってしまう現象である。
【００１４】
ダマシンゲートプロセスは、ゲート電極及び抵抗素子の形成工程の最終段階でＣＭＰ処理を行うため、溝の面積が広いとＣＭＰの特性上、必ずディッシングが大きくなってしまう。
ＣＭＰ処理自体もバラツキがあるため、ディッシングの程度のバラツキが大きなものとなってしまう。
上記のような状況により、ダマシンゲートプロセスを用いて抵抗素子を形成する場合、導電層にディッシングが生じ、この程度にバラツキがあることから抵抗素子の抵抗値にバラツキが発生してしまい、アナログ回路に適した精度のよい抵抗素子を形成することが困難となっていた。
【特許文献１】特開平８−３３５７０１号公報
【非特許文献１】Yamaguchi et al., “High Performance Duel Metal Gate CMOS with Mobility and Low Threshold Voltage Application to Bulk CMOS Technology”, 2006 Symposium on VSLI Technology Digest of Technical Papers, IEEE, 2006, VL06, 192-193
【発明の開示】
【発明が解決しようとする課題】
【００１５】
解決しようとする課題は、ダマシンゲートプロセスを用いて抵抗素子を形成する場合、精度のよい抵抗素子を形成することが困難であることである。
【課題を解決するための手段】
【００１６】
本発明の半導体装置は、基板に形成された絶縁膜と、前記絶縁膜に形成された抵抗素子用溝と、前記抵抗素子用溝内において、前記抵抗素子用溝の全ての側壁面から少なくとも所定の距離離間して形成された抵抗素子とを有することを特徴とする。
【００１７】
上記の本発明の半導体装置は、基板に絶縁膜が形成され、絶縁膜に抵抗素子用溝が形成され、抵抗素子用溝内において抵抗素子用溝の全ての側壁面から少なくとも所定の距離離間して抵抗素子が形成されている。
【００１８】
また、本発明の半導体装置の製造方法は、基板に絶縁膜を形成する工程と、前記絶縁膜に抵抗素子用溝を形成する工程と、前記抵抗素子用溝を埋め込むように全面に導電性材料を堆積させて導電層を形成する工程と、前記抵抗素子用溝の内側の領域において、前記抵抗素子用溝の全ての側壁面から少なくとも所定の距離離間したパターンのマスク層を形成する工程と、前記マスク層をマスクとして前記導電層をエッチバックして抵抗素子を形成する工程とを有することを特徴とする。
【００１９】
上記の本発明の半導体装置の製造方法は、基板に絶縁膜を形成し、絶縁膜に抵抗素子用溝を形成する。次に、抵抗素子用溝を埋め込むように全面に導電性材料を堆積させて導電層を形成し、抵抗素子用溝の内側の領域において、抵抗素子用溝の全ての側壁面から少なくとも所定の距離離間したパターンのマスク層を形成し、マスク層をマスクとして導電層をエッチバックして抵抗素子を形成する。
【発明の効果】
【００２０】
本発明の半導体装置によれば、ダマシンゲートプロセスにおいて、抵抗素子用溝の全ての側壁面から所定の距離離間した抵抗素子構造とすることで、導電層の膜厚が均一な部分をマスク層で保護し、この部分のみを抵抗素子として用いるので、精度のよい抵抗素子を提供できる。
【００２１】
本発明の半導体装置の製造方法によれば、ダマシンゲートプロセスにおいて、抵抗素子用溝の全ての側壁面から所定の距離離間したマスク層で、導電層の膜厚が均一な部分を保護し、この部分のみを抵抗素子として加工するので、精度のよい抵抗素子を提供できる。
【発明を実施するための最良の形態】
【００２２】
以下に、本発明の半導体装置とその製造方法の実施の形態について、図面を参照して説明する。
【００２３】
図１（ａ）は、本実施形態に係る半導体装置のレイアウト図であり、図１（ｂ）は図１（ａ）中のＸ−Ｘ’における断面図である。
例えば、チャネル形成領域を有するシリコンの半導体基板１０に、活性領域を区切るＳＴＩ（shallow trench isolation）法による素子分離絶縁膜１１が形成されており、半導体基板１０上に酸化シリコンからなる層間絶縁膜１５が形成されている。
【００２４】
また、例えば、層間絶縁膜１５には、素子分離絶縁膜１１で区切られた活性領域においてゲート電極用溝１５ａが形成され、また、素子分離絶縁膜１１の領域において抵抗素子用溝１５ｂが形成されている。
【００２５】
また、例えば、ゲート電極用溝１５ａ内において、ゲート電極用溝１５ａの底面を含む内壁面を被覆してゲート絶縁膜１６ａが形成され、ゲート絶縁膜１６ａの上層にゲート電極用溝１５ａを埋め込んでゲート電極１７ａが形成され、さらに、ゲート電極１７ａの両側部における半導体基板１０中にソース・ドレイン領域１４が形成されており、上記のようにして電界効果トランジスタが構成されている。
【００２６】
一方、例えば、抵抗素子用溝１５ｂ内において、抵抗素子用溝１５ｂの全ての側壁面から所定の距離離間して、抵抗素子用溝１５ｂの底面上に絶縁膜１６ｂを介して抵抗素子１７ｂが形成されており、また、抵抗素子１７ｂ上に窒化シリコンなどからなるマスク層１８が形成されている。
【００２７】
抵抗素子１７ｂは、例えば、抵抗素子用溝１５ｂの全ての側壁面から所定の距離、例えばＡ＝０．３〜０．５μｍ離間したパターンである。抵抗素子１７ｂ自体の大きさとしては、抵抗素子の設計にもよるが、例えば幅が０．４μｍ、長さが数μｍ程度とすることができる。
【００２８】
また、例えば、抵抗素子用溝１５ｂ内において、抵抗素子用溝１５ｂの側壁面に絶縁膜１６ｃを介して接し、抵抗素子１７ｂから所定の距離離間して環状に、導電性サイドウォール１７ｃが形成されている。
【００２９】
また、例えば、マスク層１８が形成された抵抗素子１７ｂを被覆して全面に酸化シリコンからなる上層絶縁膜２０が形成され、抵抗素子１７ｂの表面に達する一対の開口部ＣＨが形成されて、開口部ＣＨの内部及び上層絶縁膜２０上に、抵抗素子１７ｂに接続して一対の上層配線２１が形成されている。
上記のようにして、本実施形態の半導体装置が構成されている。
【００３０】
上記の本実施形態の半導体装置において、好ましくは、抵抗素子１７ｂとゲート電極１７ａが同じ導電性材料から構成されており、例えばルテニウム、窒化チタン、ハフニウムシリサイド、タングステンなどの金属材料またはポリシリコンなどの導電体から構成されている。または、ルテニウム、窒化チタン、またはハフニウムシリサイドの上にタングステンを積層した積層膜であっても良い。
【００３１】
また、本実施形態の半導体装置において、好ましくは、ゲート絶縁膜１６ａは酸化シリコンよりも誘電率が高い金属酸化膜、いわゆるＨｉｇｈ−ｋ膜である。金属酸化膜としては、たとえば酸化ハフニウム、酸窒化ハフニウム、酸化アルミニウム、酸窒化アルミニウムが挙げられる。
【００３２】
上記の本実施形態の半導体装置は、ダマシンゲートプロセスにおいて形成された抵抗素子において、抵抗素子用溝の全ての側壁面から所定の距離離間した抵抗素子構造とすることで、導電層の膜厚が均一な部分をマスク層で保護し、この部分のみを抵抗素子として用いて形成することのできる構成となり、精度のよい抵抗素子を提供できる。
【００３３】
次に、本実施形態の半導体装置の製造方法について図面を参照して説明する。
まず、図２（ａ）に示すように、例えば、チャネル形成領域を有するシリコンの半導体基板１０において、ＳＴＩ（shallow trench isolation）法により、活性領域を区切る素子分離絶縁膜１１を形成する。
【００３４】
次に、図２（ｂ）に示すように、例えば、ＣＶＤ（化学気相成長）法により、全面に酸化シリコンを堆積し、さらにポリシリコンを堆積し、フォトリソグラフィによりゲート形成領域及び抵抗素子形成領域を残してエッチング加工することにより、半導体基板１０の活性領域におけるゲート電極形成領域上において酸化シリコンのダミーゲート絶縁膜１２ａとポリシリコンからなるダミーゲート電極１３ａを形成し、また、素子分離絶縁膜１１上の抵抗素子形成領域において酸化シリコン膜１２ｂ及びポリシリコン層１３ｂを形成する。別の製造方法として、ポリシリコンの堆積につづけて窒化シリコンを堆積させハードマスク層を形成してもよい。この場合、ダミーゲート電極１３ａとポリシリコン層１３ｂは、ポリシリコン層とハードマスク層の積層構造になる。
【００３５】
次に、図２（ｃ）に示すように、例えば、半導体基板１０の活性領域において、ダミーゲート電極１３ａをマスクとしてイオン注入して、ソース・ドレイン領域１４を形成する。
この後、不純物の活性化のために拡散炉で熱処理を施す。
【００３６】
次に、図３（ａ）に示すように、例えば、ダミーゲート電極１３ａ及びポリシリコン層１３ｂを被覆して全面にＣＶＤ法などで酸化シリコンを堆積させて層間絶縁膜１５を形成し、ダミーゲート電極１３ａ及びポリシリコン層１３ｂの表面が露出するまで上面からＣＭＰ（化学機械研磨）法により研磨する。このとき、ゲート電極形成領域と比較して幅の広い抵抗素子形成領域のポリシリコン層１３ｂにはディッシングＤが生じる。なお、前述のように、ダミーゲート電極１３ａ及びポリシリコン層１３ｂをポリシリコン層とハードマスク層の積層構造にした場合は、たとえば次の２通りの工程がある。一つは、ＣＭＰ法によってポリシリコン層が露出するまで研磨する方法である。２つ目は、ハードマスク層が露出するまで研磨し、つづけてハードマスク層をドライエッチング法により選択的に除去することで、ポリシリコン層を露出する方法である。
【００３７】
次に、図３（ｂ）に示すように、例えば、所定条件のエッチング処理によりダミーゲート電極１３ａ及びポリシリコン層１３ｂを除去し、条件を変更したエッチング処理を引き続いて行ってダミーゲート絶縁膜１２ａと酸化シリコン膜１２ｂを除去する。
以上のようにして、層間絶縁膜１５に、ゲート電極用溝１５ａと、抵抗素子用溝１５ｂを形成する。
【００３８】
次に、図３（ｃ）に示すように、例えば、ゲート電極用溝１５ａと抵抗素子用溝１５ｂの内側表面を被覆してＣＶＤ法やＡＬＤ（原子層蒸着）法などで、酸化ハフニウムあるいは酸化アルミニウムなどの酸化シリコンよりも誘電率が高い膜（Ｈｉｇｈ−ｋ膜）１６を形成する。あるいは、酸化シリコン膜で形成してもよい。別の製造方法として、ダミーゲート絶縁膜１２ａは除去しないで、実際のゲート絶縁膜として用いても良い。この場合は図３（ｃ）の工程は行わない。
Ｈｉｇｈ−ｋ膜を形成した後の工程においては、Ｈｉｇｈ−ｋ膜に耐熱性が低いため、処理温度が５００℃を超えないような工程で行う。
【００３９】
次に、図４（ａ）に示すように、例えば、スパッタリング法あるいはＣＶＤ法などにより、Ｈｉｇｈ−ｋ膜１６の上層において、ゲート電極用溝１５ａと抵抗素子用溝１５ｂの内壁面を被覆して、ルテニウムやタングステンなどの金属材料またはポリシリコンなどの導電体材料を堆積させ、導電層１７を形成する。ゲート電極用溝１５ａにおいては完全に埋め込まれるような膜厚とする。図面上、抵抗素子用溝１５ｂにおいては、溝の深さの半分程度の膜厚となっているが、抵抗素子用溝１５ｂの深さ程度の膜厚であってもよい。
一般に、導電層１７の厚みは、ゲート電極のゲート長、即ち、ゲート電極用溝の幅の半分をやや超えた程度の膜厚とする。たとえば、複数あるトランジスタの内、最も長いゲート長が０．２５μｍであるとすると、導電層１７の厚みは０．３μｍ程度あれば良い。
【００４０】
次に、図４（ｂ）に示すように、例えば、ＣＶＤ法により全面に窒化シリコンを堆積し、フォトリソグラフィ工程により、抵抗素子用溝１５ｂ内における抵抗素子のパターンを残してエッチング加工することにより、マスク層１８を形成する。
マスク層１８は、導電層を加工する際にマスクとなる層であり、エッチングや研磨の選択比がとれる材料を用いる。
例えば、上記の導電層１７がタングステンであり、マスク層が窒化シリコンである場合の窒化シリコンのエッチング加工条件は、以下のようである。
２周波励起ＣＣＰシステム
ソース／ボトムパワー：１０００／５００Ｗ
エッチングガス流量：ＣＨＦ３：Ａｒ：Ｏ２＝１００：４００：２０ｓｃｃｍ
圧力：３０ｍＴｏｒｒ
【００４１】
抵抗素子のパターンは、抵抗素子用溝１５ｂの全ての側壁面から所定の距離、例えばＡ＝０．３〜０．５μｍ離間したパターンとする。また、マスク層のパターンは、そのまま抵抗素子のパターンとなるものであり、抵抗素子の設計にもよるが、例えば幅が０．４μｍ、長さが数μｍ程度とすることができる。
抵抗素子用溝１５ｂ内において、壁面近くは導電層が壁面に乗り上げるために均一性が低下している。上記の距離Ａとしては、抵抗素子として導電層１７の膜厚が均一な部分が用いられるようにし、かつ後の工程で導電層１７を抵抗素子とサイドウォールに分離したときに両者に短絡が生じないような距離とし、さらにマスク層と抵抗素子用溝の合わせずれを考慮した距離とする。
上記を全て考慮して、例えば、上記の距離Ａとしては、導電層１７の厚み＋０．１５μｍ程度の距離とする。
【００４２】
次に、図４（ｃ）に示すように、例えば、導電層１７の上面から、層間絶縁膜１５が露出するまで、ＣＭＰ（化学機械研磨）法により研磨する。
このとき、ゲート電極用溝１５ａの領域では、ゲート電極用溝１５ａの外部の導電層１７が除去されて、ゲート電極用溝１５ａ内に埋め込まれたゲート電極１７ａとする。
【００４３】
一方、抵抗素子用溝１５ｂ領域においても、抵抗素子用溝１５ｂの外部の導電層１７が除去されて、抵抗素子用溝１５ｂ底部に残された導電層１６ｄとする。マスク層１８がある程度薄膜化されるものの全て除去されることはなく、マスク層と抵抗素子用溝１５ｂの内壁面の間の領域では、わずかにディッシングＤが生じる。
【００４４】
次に、図５（ａ）に示すように、例えば、フォトリソグラフィ工程により、抵抗素子用溝１５ｂの領域を開口するパターンのレジスト膜１９をパターン形成する。
【００４５】
次に、図５（ｂ）に示すように、例えば、抵抗素子用溝１５ｂの領域において、マスク層をマスクとして導電層１７ｄにＲＩＥ（反応性イオンエッチング）などのエッチングでエッチバック処理を施し、マスク層１８と同じパターンで、即ち、抵抗素子用溝１５ｂ内において抵抗素子用溝１５ｂの全ての側壁面から少なくとも所定の距離離間して抵抗素子１７ｂとする。絶縁膜１６ｂも同じパターンに加工される。
また、このとき、抵抗素子用溝１５ｂの側壁面において、絶縁膜１６ｃを介して、抵抗素子１７ｂから所定の距離離間して環状に導電性サイドウォール１７ｃが形成される。
上記のＲＩＥの条件としては、導電層がタングステンであり、マスク層が窒化シリコンである場合、以下のようにする。
ＥＣＲ（エレクトロン・サイクロトロン・レゾナンス）イオン源を用いたＲＩＥ
エッチングガス流量Ｃｌ２：ＳＦ６：Ｏ２＝５０：２０：２０ｓｃｃｍ
マイクロ波パワー：１０００Ｗ
バイアスパワー：３００Ｗ
圧力：１０ｍＴｏｒｒ
【００４６】
以降の工程としては、例えば、ＣＶＤ法によりマスク層１８が形成された抵抗素子１７ｂを被覆して全面に酸化シリコンを堆積させて上層絶縁膜２０を形成し、フォトリソグラフィ工程及びエッチング処理により上層絶縁膜２０に対して抵抗素子１７ｂの表面に達する一対の開口部ＣＨを形成し、さらに、スパッタリング法あるいはＣＶＤ法などによる導電層の堆積及びエッチング加工処理などにより開口部ＣＨの内部及び上層絶縁膜２０上に抵抗素子１７ｂに接続して一対の上層配線２１を形成する。
上記のようにして、本実施形態の半導体装置を製造することができる。
【００４７】
また、本実施形態の半導体装置の製造方法において、好ましくは、抵抗素子１７ｂとゲート電極１７ａを同じ導電性材料から形成する。
【００４８】
また、本実施形態の半導体装置の製造方法において、好ましくは、酸化ハフニウムあるいは酸化アルミニウムなど、ゲート絶縁膜として、酸化シリコンよりも誘電率が高い膜、いわゆるＨｉｇｈ−ｋ膜で形成する。
【００４９】
上記の本実施形態の半導体装置の製造方法では、ダマシンゲートプロセスにおいて抵抗素子を形成する際に、抵抗素子用溝の全ての側壁面から所定の距離離間して抵抗素子を形成することにより、導電層の膜厚が均一な部分をマスク層で保護し、この部分のみを抵抗素子として用いて形成することができ、精度のよい抵抗素子を提供できる。
【００５０】
本発明は上記の説明に限定されない。
例えば、ゲート電極材料と抵抗素子材料は共通のものとすることが好ましいが、上記のほかの材料を用いることも可能である。
また、マスク層は、上記の実施形態においては残した構成としているが、抵抗素子の加工後に除去するようにしてもよい。
ＭＯＳトランジスタとしては、ＮチャネルトランジスタとＰチャネルトランジスタのどちらでもよく、また、ＣＭＯＳトランジスタでもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【００５１】
本発明の半導体装置は、ダマシン内に埋め込まれたゲートを有するＭＯＳトランジスタと抵抗素子を有する半導体装置に適用できる。
本発明の半導体装置の製造方法は、ダマシン内に埋め込んでゲートを形成してＭＯＳトランジスタを形成し、一方、ダマシン内に抵抗素子を方法する方法に適用できる。
【図面の簡単な説明】
【００５２】
【図１】図１（ａ）は本発明の実施形態に係る半導体装置のレイアウト図であり、図１（ｂ）は図１（ａ）中のＸ−Ｘ’における断面図である。
【図２】図２（ａ）〜（ｃ）は本発明の実施形態に係る半導体装置の製造方法の工程を説明するための模式断面図である。
【図３】図３（ａ）〜（ｃ）は本発明の実施形態に係る半導体装置の製造方法の工程を説明するための模式断面図である。
【図４】図４（ａ）〜（ｃ）は本発明の実施形態に係る半導体装置の製造方法の工程を説明するための模式断面図である。
【図５】図５（ａ）及び図５（ｂ）は本発明の実施形態に係る半導体装置の製造方法の工程を説明するための模式断面図である。
【図６】図６（ａ）〜（ｃ）は従来例に係る半導体装置の製造方法の工程を説明するための模式断面図である。
【符号の説明】
【００５３】
１０…半導体基板（基板）、１１…素子分離絶縁膜、１２ａ…ダミーゲート絶縁膜、１２ｂ…酸化シリコン膜、１３ａ…ダミーゲート電極、１３ｂ…ポリシリコン膜、１４…ソース・ドレイン領域、１５…層間絶縁膜（絶縁膜）、１６，１６ｂ，１６ｃ…絶縁膜、１６ａ…ゲート絶縁膜、１７，１７ｄ…導電層、１７ａ…ゲート電極、１７ｂ…抵抗素子、１７ｃ…導電性サイドウォール、１８…マスク層、１９…レジスト膜、２０…層間絶縁膜、２１…上層配線、ＣＨ…開口部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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