(57)【要約】【課題】シリコン半導体基板を用いた絶縁ゲート型半導体装置の低オン抵抗化を実現するため、基板に炭化珪素（ＳｉＣ）を採用する技術が検討されている。ＳｉＣではＳｉに比べてオン抵抗が２桁も低減するということが理論的には証明されているが、ＳｉＣのチャネル反転速度が低いため、実際には１桁程度の低減にしかならない問題があった。【解決手段】  ドレイン領域となるｎ−型ＳｉＣ半導体層およびｎ＋型ＳｉＣ半導体基板にトレンチ構造のゲート電極（ｐ型）を設けこれらの間に、ｎ＋型ソース領域、ｎ−型チャネル領域を設ける。ゲート端子、ソース端子、ドレイン端子に印加する電位によって、ＯＮ状態では全てのｎ型のＳｉＣ層が電流経路となり、ＯＦＦ状態ではチャネル領域に空乏層を形成して電流を遮断する。チャネル領域反転のメカニズムを採用しないので、ＳｉＣ基板の電子移動度をチャネル反転移動度とみなすことができ、理論値に近い低オン抵抗化が実現する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
第１の電位が印加される一導電型の炭化珪素半導体層と、
該炭化珪素層の一主面に設けられ、等間隔で互いに平行に配置された複数のトレンチと、
前記トレンチ内壁に設けられた絶縁膜と、
前記トレンチ内に充填され、可変の第２の電位が印加される逆導電型の第１半導体領域と、
隣り合う２つの前記トレンチ間に位置する前記炭化珪素層よりなる第２半導体領域と、
前記第２半導体領域の前記一主面の表面に設けられ、第３の電位が印加される一導電型不純物領域と、
を具備し、
前記第２の電位に応じて第２半導体領域に導通路を形成、または消滅することを特徴とする絶縁ゲート型半導体装置。
【請求項２】
前記第２半導体領域に空乏層を形成または消滅させることにより、前記導通路を消滅または形成することを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項３】
前記第１半導体領域は、多結晶シリコンからなることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項４】
前記第１半導体領域は第１方向と第２方向に延在する格子形状であり、前記一導電型不純物領域は、前記第１方向に沿って配置されることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項５】
前記第２半導体領域は、前記第２の電位を前記第３の電位と同電位または該第３の電位に対して低電位にした場合に、空乏化する幅を有することを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項６】
前記第２の電位に前記第３の電位より高電位を印加し、前記第２半導体層に形成される空乏層を消滅させることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項７】
前記第２の電位を、前記第３の電位と同電位または該第３の電位に対して低電位とし、前記第２半導体層に空乏層を形成することを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
【請求項８】
前記第２半導体領域を擬似的な逆導電型半導体領域とし、該擬似的な逆導電型半導体領域と前記炭化珪素半導体層の接合から広がる空乏層によりに所定の耐圧を確保することを特徴とする請求項７に記載の絶縁ゲート型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型半導体装置に係り、特に低オン抵抗を実現した絶縁ゲート型半導体装置に関する。
【背景技術】
【０００２】
図８には従来の絶縁ゲート型半導体装置の一例として、ｎチャネル型のＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｌｅｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｅｒ）を示す。
【０００３】
図８（Ａ）は平面図であり図８（Ｂ）は、図８（Ａ）のｆ−ｆ線断面図である。尚、図８（Ａ）では層間絶縁膜を省略し、ソース電極を破線で示す。
【０００４】
図８（Ａ）の如く、基板表面においてトレンチ４４はストライプ状に形成され、トレンチ４４に隣接してソース領域４８およびボディ領域４９が配置される。トレンチ４４、ソース領域４８、ボディ領域４９は同一の方向に延在する。
【０００５】
図８（Ｂ）の如く、ｎチャネル型のＭＯＳＦＥＴは、ドレイン領域４２となるｎ＋型のシリコン（Ｓｉ）半導体基板４１の上にｎ−型のシリコン半導体層を積層し、ｐ型のチャネル層４３を設ける。チャネル層４３からドレイン領域４２まで到達するトレンチ４４を設け、トレンチ４４の内壁をゲート酸化膜４５で被膜し、トレンチ４４にゲート電極４６を埋設する。
【０００６】
トレンチ４４に隣接したチャネル層４３表面にはｎ＋型のソース領域４８が形成され、隣り合う２つのセルのソース領域４８間のチャネル層４３表面にはｐ＋型のボディ領域４９が形成される。トレンチ４４上は層間絶縁膜５０で覆い、ソース領域４８およびボディ領域４９とコンタクトするソース電極５１を設ける。ソース電極５１は、ソース領域４８およびボディ領域４９上に連続して設けられる。また、基板裏面にはドレイン電極５２を設ける（例えば特許文献１参照。）
【特許文献１】特開２００４−２４１４１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
一般的なＭＯＳＦＥＴは半導体基板としてシリコン（Ｓｉ）半導体が採用されている。
【０００８】
一方、炭化珪素（ＳｉＣ）も半導体基板材料として検討が進んでいる。ＳｉＣは、Ｓｉの約１０倍の絶縁破壊電界強度（Ｅｃ）を持ち、また、ＭＯＳＦＥＴの半導体基板としてＳｉＣを採用することで、オン抵抗が２桁（具体的には面積あたり３００分の１）も低減することが理論的に証明されている。このためＳｉＣは高耐圧・低損失の次世代パワーデバイス材料として期待されている。
【０００９】
しかし、ＳｉＣは、基板（バルク）の電子移動度がＳｉと同等であってもチャネル反転移動度が低い（１０ｃｍ２／Ｖｓ〜５０ｃｍ２／Ｖｓ）。このため不純物領域（チャネル領域）の反転により導通路を形成する実際のＭＯＳＦＥＴにおいては、チャネル領域の電子移動度の低下により、理論的なオン抵抗値を得ることができない。
【００１０】
例えばＳｉ基板と比較した場合に、同じ耐圧であれば、理論的には３００分の１となるべきオン抵抗が、実際には、Ｓｉ基板で６０ｍｍΩ／ｃｍ２の場合にＳｉＣで１０ｍｍΩ／ｃｍ２までしか低減せず、実用化には問題があった。
【課題を解決するための手段】
【００１１】
本発明は、かかる課題に鑑みてなされ、第１の電位が印加される一導電型の炭化珪素半導体層と、該炭化珪素層の一主面に設けられ、等間隔で互いに平行に配置された複数のトレンチと、前記トレンチ内壁に設けられた絶縁膜と、前記トレンチ内に充填され、可変の第２の電位が印加される逆導電型の第１半導体領域と、隣り合う２つの前記トレンチ間に位置する前記炭化珪素層よりなる第２半導体領域と、前記第２半導体領域の前記一主面の表面に設けられ、第３の電位が印加される一導電型不純物領域と、を具備し、前記第２の電位に応じて第２半導体領域に導通路を形成、または消滅することにより解決するものである。
【発明の効果】
【００１２】
本発明によれば、半導体基板にＳｉＣを採用し、不純物領域（チャネル領域）の反転によらずに導電路を形成、消滅する絶縁ゲート型半導体装置を実現することにより、Ｓｉ基板を採用した場合と比較して、オン抵抗を２桁（具体的には３００分の１程度）低減した絶縁ゲート型半導体装置を提供できる。
【００１３】
ＳｉＣはチャネル反転移動度は低いが、基板（バルク）の電子移動度はＳｉと同等である。従って、絶縁ゲート型半導体装置のオン・オフにチャネル領域を反転させず、空乏層の形成または消滅により導電路を消滅または形成する構成とすることにより、チャネル領域の電子移動度は基板（バルク）の電子移動度となり、理論的なオン抵抗値を得ることができる。
【００１４】
オン抵抗の低減（例えば３００分の１）により、チップサイズおよびコストの大幅な低減が実現できる。
【発明を実施するための最良の形態】
【００１５】
以下に、本発明の絶縁ゲート型半導体装置について、図１から図７を参照にして詳細に説明する。
【００１６】
図１は本発明の絶縁ゲート型半導体装置の構造を示す斜視図であり、基板表面の電極層は省略している。
【００１７】
本発明の絶縁ゲート型半導体装置は、炭化珪素層と、トレンチと、絶縁膜と、第１半導体領域と、第２半導体領域と、一導電型不純物領域と、から構成される。
【００１８】
基板ＳＢは、ｎ＋型炭化珪素（ＳｉＣ）半導体基板１上にｎ−型のＳｉＣ半導体層（以下ＳｉＣ層）２を積層してなり、第１の電位が印加されるドレイン領域３を構成する。ＳｉＣの結晶格子は六方晶系であり、立方晶系であるシリコン（Ｓｉ）半導体と比較して、破壊電界強度Ｅｃが高く、抵抗値が低いなどの特性を有する。
【００１９】
トレンチ７は、ｎ−型ＳｉＣ層２の一主面に設けられ、等間隔で互いに平行に配置される。トレンチ７の側壁はｎ−型ＳｉＣ層２の一主面に対してほぼ垂直に設けられる。
【００２０】
図２は本発明の絶縁ゲート型半導体装置の構造を示す上面図である。図２（Ａ）は基板表面の電極層を省略した図であり、図２（Ｂ）は電極層を配置した図であり、いずれも基板表面の絶縁層は省略している。また図１の前面は図２（Ａ）のａ−ａ線断面図である。
【００２１】
図２（Ａ）を参照して、ｎ−型ＳｉＣ層２の一主面におけるトレンチ７は、第１方向（Ｘ軸方向）に延在する第１トレンチ７ｘと第２方向（Ｙ軸方向）に延在する第２トレンチ７ｙからなる格子形状である。  
【００２２】
トレンチ７の内壁には絶縁膜６が設けられる。絶縁膜６は例えば酸化膜であり、膜厚は１０００Å程度である。
【００２３】
第１半導体領域５は、トレンチ７内に充填されｐ型不純物が導入された多結晶シリコン（ポリシリコン）からなる。第１半導体領域は可変の第２の電位が印加されるゲート電極５である。ゲート電極５は、トレンチ７内に設けられるため、トレンチ７のパターンと同様に第１方向に延在する第１ゲート電極５ｘと第２方向に延在する第２ゲート電極５ｙとからなる格子状である。
【００２４】
第２半導体領域８は、隣り合う２つの第１トレンチ７ｘ間に挟まれたｎ−型ＳｉＣ層２である。第２半導体領域は、第２の電位に応じて空乏層を形成または消滅させることにより、導通路が消滅または形成されるチャネル領域８である。
【００２５】
チャネル領域８（ｎ−型ＳｉＣ層２）の一主面の表面には、ｎ型不純物領域４が設けられる。ｎ型不純物領域は第３の電位が印加されるソース領域４である。
【００２６】
いずれも図示は省略するが、基板ＳＢの他の主面（ｎ＋型ＳｉＣ半導体基板１の裏面）側には、第１の電位を印加するドレイン電極層が設けられてドレイン端子Ｄに接続し、基板ＳＢの一主面側には、ゲート電極５に第２の電位を印加するゲート電極層と、ソース領域４に第３の電位を印加するソース電極層がそれぞれ設けられ、それぞれゲート端子Ｇ、ソース端子Ｓに接続する。
【００２７】
基板ＳＢの一主面側においてソース領域４は、第２ゲート電極５ｙと所定の距離で離間して配置され、第２ゲート電極５ｙに沿ってＹ軸方向に延在する。すなわち、隣り合う第１ゲート電極５ｘの間には、チャネル領域８となるｎ−型ＳｉＣ層２が露出する部分と、ソース領域４が露出する部分が存在する。チャネル領域８の幅は、後に詳述するが、第２の電位を、第３の電位と同電位または第３の電位に対して低電位にした場合に、空乏化が可能な幅とし、例えば１μｍ程度である。
【００２８】
図２（Ｂ）を参照して、基板ＳＢの主面上には不図示の絶縁層を介してソース電極層１１およびゲート電極層１５が配置される。ソース電極層１１は、例えば第２ゲート電極５ｙ上およびソース領域４を覆って第２方向に延在し、ソース領域４とコンタクトする。ゲート電極層１５は、例えばソース電極層１１と離間して配置され、隣り合う第１ゲート電極５ｘ同士を接続して第２方向に沿って延在する。
【００２９】
次に、図３および図４を参照して、本実施形態の絶縁ゲート型半導体装置の断面構造およびその動作について説明する。図３（Ａ）は図２（Ｂ）のｂ−ｂ線断面図、図３（Ｂ）は図２（Ｂ）のｃ−ｃ線断面図、図４（Ａ）は図２（Ｂ）のｄ−ｄ線断面図、図４（Ｂ）は図２（Ｂ）のｅ−ｅ線断面図である。
【００３０】
図３（Ａ）に示す如く、ｎ−型ＳｉＣ層２の表面領域のなかでトレンチ７に囲まれた領域がチャネル領域８であり、矢印Ｈをチャネル幅、矢印Ｌをチャネル厚みとする。つまり、チャネル幅Ｈとは、チャネル領域８において対向するトレンチ７（第１トレンチ７ｘ）間の間隔であり、チャネル厚みＬとは、第１トレンチ７ｘの側壁に沿って、ソース領域４底面からゲート電極５の底面までの距離をいう。また、ｎ＋型ＳｉＣ半導体基板１の裏面には、ドレイン電極層１０として例えばＴｉ−Ｎｉ−Ａｕ層が積層されオーミックコンタクトしている。これにより、ドレイン領域３には、ドレイン端子Ｄから第１の電位が印加される。
【００３１】
一方、ｎ−型ＳｉＣ層２表面には絶縁層１２が設けられる。絶縁層１２は、例えば酸化膜である。そして、この酸化膜１２に設けられたコンタクトホールＣＨを介して、ソース電極層１１となる例えばＡｌ層が設けられ、ソース領域４とオーミックコンタクトしている。
【００３２】
図３（Ｂ）を参照して、ｎ−型ＳｉＣ層２表面に設けられた絶縁層１２上にＡｌ層などにより、ソース電極層１１を設ける。ソース電極層１１は、ソース領域４上に設けられたコンタクトホールＣＨを介してこれらと接続する。これによりソース領域４にはソース端子Ｓから第３の電位が印加される。
【００３３】
尚、断面図および平面図における絶縁膜６の角部は角張って描いてあるが、これらは模式図であり、実際には丸みを帯びていてもよい。すなわち、電界集中を抑制するためにこれら角部に丸みを持たせることは、広く一般に採用されていることである。
【００３４】
図４（Ａ）（Ｂ）および図２（Ｂ）を参照して、ゲート電極層１５は、第１ゲート電極５ｘの一部と重畳し、第２方向（Ｙ軸方向）に延在するように設けられる。ゲート電極層１５は、その下方の絶縁層１２に設けられたコンタクトホールＣＨを介して、第１ゲート電極５ｘとコンタクトする。これにより、ゲート電極５には、ゲート端子Ｇから可変の第２の電位が印加される。
【００３５】
本実施形態の絶縁ゲート型半導体装置は上記の構成を有しており、ソース端子Ｓ、ゲート端子Ｇおよびドレイン端子Ｄにそれぞれ所望の電位を印加することにより、チャネル領域８を反転させることなく、電流の導通および遮断を行う。
【００３６】
次に、図５から図７を参照して本実施形態の絶縁ゲート型半導体装置の動作原理を説明する。
【００３７】
まず、図５および図６を参照してＯＮ状態からＯＦＦ状態へ転じる場合について説明する。
【００３８】
図５はＯＮからＯＦＦへ遷移する状態を示す図であり、図５（Ａ）は、ＯＮからＯＦＦへ遷移する状態を示すチャネル領域８付近の拡大概要断面図であり、図５（Ｂ）はＯＦＦ時のチャネル領域８でのエネルギーバンド図を示している。
【００３９】
まず図５（Ａ）を参照して、絶縁ゲート型半導体装置１００がＯＮ状態の場合の電流経路は、ｎ＋型ＳｉＣ半導体基板１およびｎ−型ＳｉＣ層２から成るドレイン領域３、第１トレンチ７ｘ間のｎ−型ＳｉＣ層２であるチャネル領域８およびｎ＋型不純物領域であるソース領域４からなる。すなわち、ＯＮ状態では全てｎ型の、ドレイン−ソース間に設けられた領域に電流が流れる。以下、チャネル領域８に形成される電流経路を導通路２１と称する。
【００４０】
ＯＦＦ状態ではゲート端子Ｇを接地してソース端子Ｓと実質同電位とするか（第２の電位と第３の電位を実質同電位）、またはゲート端子Ｇをソース端子Ｓに対して低電位（第２の電位が第３の電位より低電位）とする。
【００４１】
これにより、ゲート電極５周辺のチャネル領域８には、ゲート電極（ｐ＋型ポリシリコン領域）５とｎ−型ＳｉＣ層２との仕事関数差により、ゲート電極５を囲むように空乏層２０が形成される。
【００４２】
具体的には、ｐ＋型のポリシリコン領域（ゲート電極５）とｎ−型ＳｉＣ層２領域とを同電位にすると、図５（Ｂ）に示す如くエネルギーバンド図が形成される。ｐ＋型のポリシリコン領域において、絶縁膜６界面では価電子帯が負の傾斜により形成されており、自由キャリア（正孔）に対しては絶縁膜６の界面はポテンシャルエネルギーが高いことを示している。
【００４３】
つまり、図５（Ａ）の如く、ｐ＋型のポリシリコン領域の自由キャリア（正孔）は絶縁膜６界面に存在することができず、絶縁膜６から離れる方向に追いやられる。その結果、ｐ＋型のポリシリコン領域の絶縁膜６界面にはイオン化アクセプタから成る負電荷が取り残される状態となる。
【００４４】
これは、キャリアである正孔や電子はイオン化アクセプタやイオン化ドナーから離れてある程度の範囲内で運動できるが、イオン化アクセプタやイオン化ドナーは質量が大きいばかりでなく、ＳｉＣ格子中に置換型に埋め込まれているので動けないためである。
【００４５】
そして、ｐ＋型のポリシリコン領域の絶縁膜６界面にイオン化アクセプタから成る負電荷が存在する。そのことで、ｎ−型ＳｉＣ層２領域では、このイオン化アクセプタから成る負電荷と対となるイオン化ドナーから成る正電荷が必要となる。そのため、チャネル領域８は絶縁膜６界面から空乏化することによって、イオン化ドナーを出現させる。
【００４６】
図６はＯＦＦ状態を示す図であり、図６（Ａ）は、ＯＦＦ状態のチャネル領域８付近の拡大概要断面図であり、図６（Ｂ）は、ゲート電極５（第１ゲート電極５ｘ）とドレイン領域３を示す概要図である。
【００４７】
図６（Ａ）を参照して、第１ゲート電極５ｘを形成する第１トレンチ７ｘ間の幅、つまり、チャネル幅Ｈを調整することで、両側の第１ゲート電極５ｘから延びる空乏層２０によりチャネル領域８は埋め尽くされる。これにより、チャネル領域８に形成された導通路２１が消滅するので、ここを流れていた電流が遮断される。
【００４８】
ここで、チャネル領域８の不純物濃度は１．０×１０１４（／ｃｍ３）程度、厚みは１μｍ程度である。従って、上記の不純物濃度を有するチャネル領域８では、空乏層２０が形成されるだけではイオン化アクセプタとつり合うだけの正電荷を確保できない。
【００４９】
そこで、チャネル領域８内にはソース領域４から少数の自由キャリア（正孔）が注入され、これにより、ｐ＋型のポリシリコン領域内のイオン化アクセプタとｎ−型ＳｉＣ層２内の自由キャリア（正孔）またはイオン化ドナーとが対となり電界を形成する。このように、少数の自由キャリアによって空乏層２０は擬似的なｐ型領域となり、この空乏層２０で満たされたチャネル領域８も、擬似的なｐ型の領域となる。
【００５０】
すなわち図６（Ｂ）の如く、ドレイン領域３を構成するｎ−型ＳｉＣ層２とｎ＋型のソース領域４とが、擬似的なｐ型領域によりｐｎ接合分離される。
【００５１】
また、ＯＦＦ時ではドレイン電極層１０には正の電圧が印加され、ソース電極層１１およびゲート電極層１５が接地されている。この逆方向バイアスにより、空乏層２０は、ゲート電極５から基板ＳＢの（一主面に対して）水平方向に広がるだけでなく、擬似的なｐ型領域となるチャネル領域８とｎ型領域であるドレイン領域３との境界面から、基板ＳＢの（一主面に対して）垂直方向にも広がる。すなわち、空乏層中の電界は、基板ＳＢに対して水平方向だけでなく、基板ＳＢに対して垂直方向にも発生するので、これにより、所定の耐圧を維持することができる。
【００５２】
次に、図７を参照して絶縁ゲート型半導体装置１００がＯＦＦ状態からＯＮ状態へと転じる場合について説明する。図７（Ａ）はＯＦＦからＯＮに遷移する状態のチャネル領域８付近を示す拡大概要図であり、図７（Ｂ）はＯＮ状態のチャネル領域８付近を示す拡大概要図である。
【００５３】
図７（Ａ）を参照して、絶縁ゲート型半導体装置１００をＯＮ状態にするには、ＯＦＦ状態で接地されていたゲート端子Ｇに正電位を印加する。すなわち、ゲート電極（ｐ＋型ポリシリコン領域）５の電位がソース領域４の電位よりも高電位の状態となる。
【００５４】
ゲート電極５からチャネル領域８に広がっていた空乏層２０は、チャネル領域８の中央付近から消滅し始め、空乏層２０がゲート電極５側に後退する。
【００５５】
これにより、図７（Ｂ）の如くチャネル領域８の中央部分から導通路２１が形成され、全てｎ型のソース領域４、チャネル領域８（導通路２１）と、ここでは不図示のドレイン領域３（ｎ−型ＳｉＣ層２）およびｎ＋型ＳｉＣ半導体基板１が導通し、ソース領域４からドレイン領域３へ自由キャリア（電子）が移動し、主電流が流れる。
【００５６】
再び絶縁ゲート型半導体装置１００をＯＦＦ状態にするには、ゲート端子Ｇの電位を接地または負電位とする（図５および図６参照）。これにより、ゲート電極５からチャネル領域８に空乏層２０が広がり、空乏層２０がチャネル領域８を埋め尽くすことにより、チャネル層８の導通路２１は消滅し、再び、ドレイン領域３を構成するｎ−型ＳｉＣ層２とｎ＋型のソース領域４とが、擬似的なｐ型領域であるチャネル領域８によりｐｎ接合分離され、遮断状態（ＯＦＦ状態）となる。
【００５７】
Ｓｉ基板に形成される一般的なＭＯＳＦＥＴは、ゲート電圧の印加状態によって、ゲート電極に沿ったチャネル領域の不純物を反転または非反転して、チャネル（導通路）を形成または消滅するものであり（図８参照）、チャネル反転移動度がデバイスのオン抵抗に大きく関与する。
【００５８】
つまり、オン抵抗の低減を目的として、材料自体の抵抗値が低いＳｉＣを基板ＳＢに採用したとしても、ＳｉＣはチャネル反転移動度が低いため、オン抵抗の大幅な低減が実現せず、ＳｉＣの低い抵抗値をデバイスに生かしきれない問題があった。
【００５９】
本実施形態では、チャネル領域８を反転させることなく、空乏層２０の形成によってチャネル領域８の導通路２１を消滅し電流を遮断する。また空乏層２０の消滅によって導通路２１を形成し、電流を導通させる。導通路２１が形成されるチャネル領域８はｎ−型ＳｉＣ層２であるので、オン抵抗に寄与するチャネル反転移動度として、基板ＳＢ（バルク）、すなわちＳｉＣの電子移動度を用いることができる。
【００６０】
ＳｉＣの電子移動度は、Ｓｉと同等であるので、Ｓｉ基板をＳｉＣ基板に変えることによる電子移動度の変化はほとんどないといってよい。すなわち、デバイスのオン抵抗としては、ＳｉＣの低い抵抗値を十分に生かすことができ、オン抵抗を大幅に低減できる。
【００６１】
具体的には、例えば、基板材料にＳｉを用いた同じ耐圧のデバイス（ＭＯＳＦＥＴ）と比較して、ＳｉＣを用いることによりオン抵抗が３００分の１となることが理論的には証明されているが、本実施形態によれば、この理論値に近いオン抵抗を得ることができる。
【００６２】
以上、本実施形態ではｎ型のＳｉＣ層２を採用した場合を例に説明したが、ｐ型のＳｉＣ層を採用し本実施形態と導電型を逆にした半導体装置であっても同様に実施できる。
【図面の簡単な説明】
【００６３】
【図１】本発明の絶縁ゲート型半導体装置を説明するための斜視図である。
【図２】本発明の絶縁ゲート型半導体装置を説明するための平面図である。
【図３】本発明の絶縁ゲート型半導体装置を説明するための断面図である。
【図４】本発明の絶縁ゲート型半導体装置を説明するための断面図である。
【図５】本発明の絶縁ゲート型半導体装置を説明するための（Ａ）概要図、（Ｂ）エネルギーバンド図である。
【図６】本発明の絶縁ゲート型半導体装置を説明するための（Ａ）概要図、（Ｂ）断面図である。
【図７】本発明の絶縁ゲート型半導体装置を説明するための概要図である。
【図８】従来の絶縁ゲート型半導体装置を説明するための（Ａ）平面図、（Ｂ）断面図である。
【符号の説明】
【００６４】
１        ｎ＋型ＳｉＣ半導体基板
２        ｎ−型ＳｉＣ層
３        ドレイン領域
４        ソース領域
５        第１半導体領域（ゲート電極）
５ｘ      第１ゲート電極
５ｙ      第２ゲート電極
６        絶縁膜
７        トレンチ
７ｘ      第１トレンチ
７ｙ      第２トレンチ
８        第２半導体領域（チャネル領域）
１０      ドレイン電極層
１１      ソース電極層
１２      絶縁層
１５      ゲート電極層
２０      空乏層
２１      導通路
４１    ｎ＋型シリコン半導体基板
４２    ｎ−型エピタキシャル層
４３    チャネル層
４４    トレンチ
４５    ゲート酸化膜
４６    ゲート電極
４８    ソース領域
４９    ボディ領域
５０    層間絶縁膜
５１    ソース電極
５２    ドレイン電極
【図１】
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【図２】
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【図３】
2008270492.tif 000005
【図４】
2008270492.tif 000006
【図５】
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【図６】
2008270492.tif 000008
【図７】
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【図８】
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