(57)【要約】【課題】不揮発性半導体記憶装置の消去電流を低減する。【解決手段】不揮発性半導体記憶装置のメモリセルは、半導体基板に形成されたソース領域とドレイン領域を有する。そして、ソース領域とドレイン領域の間の半導体基板上にゲート絶縁膜を介して選択ゲート電極が形成されている。選択ゲート電極の側壁には、下部酸化シリコン膜と電荷蓄積膜である酸窒化シリコン膜を介してメモリゲート電極が形成されている。このように構成されたメモリセルにおいて、以下のように消去動作を行なう。メモリゲート電極への正電圧の印加によってメモリゲート電極から酸窒化シリコン膜に正孔を注入して書き込み状態のしきい値電圧から一定レベルまでしきい値電圧を下げ、その後、バンド間トンネリング現象により発生したホットホールを酸窒化シリコン膜に注入して消去動作を完了する。【選択図】図４
2008270343.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板内に離間して形成された第１半導体領域および第２半導体領域と、
（ｂ）前記第１半導体領域および前記第２半導体領域間上の前記半導体基板の上部に形成された第１絶縁膜と、
（ｃ）前記第１絶縁膜上に形成された第１ゲート電極とを備え、
前記第１絶縁膜は、
（ｂ１）酸化シリコン膜と、
（ｂ２）前記酸化シリコン膜上に形成され、電荷を蓄積する機能を有する電荷蓄積膜とを有し、前記電荷蓄積膜と前記第１ゲート電極が直接接触しているメモリセルを含む不揮発性半導体記憶装置であって、
前記半導体基板に印加する電圧よりも大きな正電圧を前記第１ゲート電極に印加することにより、前記メモリセルのしきい値電圧を前記メモリセルの書き込み状態のしきい値電圧よりも下げる第１動作を実施した後、前記半導体基板内におけるバンド間トンネリング現象を用いて発生させた正孔を前記電荷蓄積膜に注入することにより、さらに前記メモリセルのしきい値電圧を下げる第２動作を実施することにより消去動作を完了することを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１記載の不揮発性半導体記憶装置であって、
前記電荷蓄積膜は、酸窒化シリコン膜であることを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項１記載の不揮発性半導体記憶装置であって、
前記第１動作は、前記第１ゲート電極から前記電荷蓄積膜への正孔の注入によって行なわれることを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項１記載の不揮発性半導体記憶装置であって、
前記不揮発性半導体記憶装置は、複数の前記メモリセルを有し、
前記第１動作をすべての前記メモリセルに対して一括して行ない、その後、前記第２動作をすべての前記メモリセルを区分けしたブロック単位で行なうことを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項１記載の不揮発性半導体記憶装置であって、
前記第１動作は繰り返さない一方、前記第２動作は、前記メモリセルのしきい値電圧が所定のしきい値電圧に下がるまで繰り返し行なうことを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項１記載の不揮発性半導体記憶装置であって、
前記第１動作において、前記第１ゲート電極に印加する電圧は、１０Ｖ以上１２Ｖ以下であることを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項５記載の不揮発性半導体記憶装置であって、
前記第２動作は、前記第１ゲート電極に所定の負電圧を印加し、かつ、前記第２半導体領域に前記半導体基板に印加する電圧よりも大きい所定の正電圧を印加することにより行い、前記第１ゲート電極に印加する電圧の絶対値および前記第２半導体領域に印加する電圧の絶対値を、前記第２動作を繰り返すにしたがって上げることを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項１記載の不揮発性半導体記憶装置であって、
前記メモリセルの書き込み動作は、チャネルホットエレクトロン注入法により前記電荷蓄積膜にホットエレクトロンを注入することで行なうことを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求項１記載の不揮発性半導体記憶装置であって、
前記電荷蓄積膜の前記第１半導体領域側である第１局在領域と前記電荷蓄積膜の前記第２半導体領域側である第２局在領域とに独立に電荷を蓄積することで、１つの前記メモリセルに２ビットの情報を記憶させることを特徴とする不揮発性半導体記憶装置。
【請求項１０】
請求項１記載の不揮発性半導体記憶装置であって、
前記メモリセルには、前記メモリセルを選択する選択トランジスタが形成され、
前記選択トランジスタは、
（ｄ）前記第１半導体領域および前記第２半導体領域間上の前記半導体基板の上部に形成された第２絶縁膜と、
（ｅ）前記第２絶縁膜上に形成された第２ゲート電極とを有することを特徴とする不揮発性半導体記憶装置。
【請求項１１】
請求項１０記載の不揮発性半導体記憶装置であって、
前記メモリセルの書き込み動作は、ソースサイド注入法により前記電荷蓄積膜にホットエレクトロンを注入することで行なうことを特徴とする不揮発性半導体記憶装置。
【請求項１２】
請求項１１記載の不揮発性半導体記憶装置であって、
前記メモリセルの書き込み動作の際に前記第１ゲート電極に印加される電圧の電圧値と、前記メモリセルの消去動作の一部を構成する前記第１動作の際に前記第１ゲート電極に印加される電圧の電圧値とが等しいことを特徴とする不揮発性半導体記憶装置。
【請求項１３】
請求項１２記載の不揮発性半導体記憶装置であって、
前記メモリセルの書き込み動作の際に前記第１ゲート電極に電圧を供給する電源回路を用いて、前記メモリセルの消去動作の一部を構成する前記第１動作の際に前記第１ゲート電極に電圧を供給することを特徴とする不揮発性半導体記憶装置。
【請求項１４】
請求項１記載の不揮発性半導体記憶装置であって、
前記酸化シリコン膜の膜厚は、３ｎｍ以上であることを特徴とする不揮発性半導体記憶装置。
【請求項１５】
請求項１記載の不揮発性半導体記憶装置であって、
前記電荷蓄積膜は、窒化シリコン膜と前記窒化シリコン膜上に形成された酸窒化シリコン膜から構成されていることを特徴とする不揮発性半導体記憶装置。
【請求項１６】
請求項１記載の不揮発性半導体記憶装置であって、
前記電荷蓄積膜は、第１酸窒化シリコン膜と前記第１酸窒化シリコン膜上に形成された窒化シリコン膜と前記窒化シリコン膜上に形成された第２酸窒化シリコン膜との積層膜であることを特徴とする不揮発性半導体記憶装置。
【請求項１７】
請求項３記載の不揮発性半導体記憶装置であって、
前記第１ゲート電極は、ｐ型ポリシリコン膜から構成されていることを特徴とする不揮発性半導体記憶装置。
【請求項１８】
（ａ）半導体基板内に離間して形成された第１半導体領域および第２半導体領域と、
（ｂ）前記第１半導体領域および前記第２半導体領域間上の前記半導体基板の上部に形成された第１絶縁膜と、
（ｃ）前記第１絶縁膜上に形成された第１ゲート電極とを備え、
前記第１絶縁膜は、
（ｂ１）第１酸化シリコン膜と、
（ｂ２）前記第１酸化シリコン膜上に形成され、電荷を蓄積する機能を有する電荷蓄積膜とを有するメモリセルを含む不揮発性半導体記憶装置であって、
前記半導体基板に印加する電圧よりも大きな正電圧を前記第１ゲート電極に印加することにより前記第１ゲート電極から前記電荷蓄積膜に正孔を注入して、前記メモリセルのしきい値電圧を前記メモリセルの書き込み状態のしきい値電圧よりも下げる第１動作を実施した後、前記半導体基板内におけるバンド間トンネリング現象を用いて発生させた正孔を前記電荷蓄積膜に注入することにより、さらに前記メモリセルのしきい値電圧を下げる第２動作を実施することにより消去動作を完了することを特徴とする不揮発性半導体記憶装置。
【請求項１９】
請求項１８記載の不揮発性半導体記憶装置であって、
前記電荷蓄積膜と前記第１ゲート電極との間に第２酸化シリコン膜が形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２０】
請求項１９記載の不揮発性半導体記憶装置であって、
前記第２酸化シリコン膜の膜厚は、３ｎｍ以下であることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に、消去電流の低減に適した不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
例えば、特開２００５−３１７９６５号公報（特許文献１）には、バンド間トンネリング現象を用いて電荷蓄積膜である窒化シリコン膜に正孔を注入することにより消去動作（以下、ＢＴＢＴ（Band To Band Tunneling）消去という）を行なう技術が記載されている。そして、ＢＴＢＴ消去の前か後に、ゲート電極に−２０Ｖ〜−２３Ｖの電圧を印加して、ＦＮ（Fowler Nordheim）トンネリング現象により上部酸化シリコン膜を通してゲート電極から電荷蓄積膜である窒化シリコン膜へ電子を注入する、もしくは、下部酸化シリコン膜を通して電荷蓄積膜である窒化シリコン膜から半導体基板へ電子を放出することで、ＢＴＢＴ消去方式の課題の１つである電荷局在によるデータ保持特性の悪化を改善する技術が記載されている。
【特許文献１】特開２００５−３１７９６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
電気的に書き込み・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）やフラッシュメモリが広く使用されている。現在広く用いられているＥＥＰＲＯＭやフラッシュメモリに代表されるこれらの不揮発性半導体記憶装置（メモリ）は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタのゲート電極下に、酸化シリコン膜で囲まれた導電性の浮遊ゲート電極やトラップ性絶縁膜など電荷蓄積膜を有しており、浮遊ゲート電極やトラップ性絶縁膜での電荷蓄積状態によってトランジスタのしきい値が異なることを利用して情報を記憶する。
【０００４】
このトラップ性絶縁膜とは、電荷の蓄積可能なトラップ準位を有する絶縁膜をいい、一例として、窒化シリコン膜等があげられる。このようなトラップ性絶縁膜への電荷の注入・放出によってＭＯＳトランジスタのしきい値をシフトさせ記憶素子として動作させる。このようなトラップ性絶縁膜を電荷蓄積膜とする不揮発性半導体記憶装置をＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型トランジスタと呼んでおり、電荷蓄積膜に導電性の浮遊ゲート電極を使用する場合に比べ、離散的なトラップ準位に電荷を蓄積するためにデータ保持の信頼性に優れる。また、データ保持の信頼性に優れているためにトラップ性絶縁膜上下の酸化シリコン膜の膜厚を薄膜化でき、書き込み・消去動作の低電圧化が可能である等の利点を有する。
【０００５】
図３４は、一般的なＭＯＮＯＳ型トランジスタの断面構造を示す図である。図３４において、半導体基板ＰＳＵＢにはｐ型ウェルＰＷＥＬが形成されており、ｐ型ウェルＰＷＥＬの一定距離離間した表面にソース領域ＭＳとドレイン領域ＭＤが形成されている。ソース領域ＭＳとドレイン領域ＭＤの間には、ゲート絶縁膜ＳＧＯＸを介して選択ゲート電極ＳＧが形成されており選択トランジスタを形成している。一方、この選択ゲート電極ＳＧの片側の側壁には、下部酸化シリコン膜ＢＯＴＯＸ、窒化シリコン膜ＳＩＮおよび上部酸化シリコン膜ＴＯＰＯＸを介してメモリゲート電極ＭＧが形成されており、メモリトランジスタを形成している。図３４に示すＭＯＮＯＳ型トランジスタは、選択トランジスタとメモリトランジスタから構成されている。
【０００６】
このように構成されたＭＯＮＯＳ型トランジスタでは、窒化シリコン膜ＳＩＮが電荷蓄積膜として機能する。この窒化シリコン膜ＳＩＮに電子を注入することで書き込み動作を行ない、窒化シリコン膜ＳＩＮから電子を放出したり、窒化シリコン膜ＳＩＮに正孔を注入することで消去動作を行なう。窒化シリコン膜ＳＩＮに電子が注入されている書き込み状態では、メモリトランジスタのしきい値電圧が上昇する。一方、窒化シリコン膜ＳＩＮから電子が放出された状態や窒化シリコン膜に正孔が注入されている状態では、メモリトランジスタのしきい値電圧が低下する。したがって、読み出し動作において、窒化シリコン膜ＳＩＮに電子が注入されている状態ではメモリトランジスタのソース領域ＭＳとドレイン領域ＭＤの間を電流が流れないようにする一方、窒化シリコン膜ＳＩＮから電子が放出された状態や窒化シリコン膜に正孔が注入されている状態では、メモリトランジスタのソース領域ＭＳとドレイン領域ＭＤの間を電流が流れるようにすることにより、メモリトランジスタに情報を記憶することができる。
【０００７】
ＭＯＮＯＳ型トランジスタの消去方式の１つとして、ＦＮトンネリング現象もしくは直接トンネリング現象を使用して電荷蓄積膜へホールを注入するもしくは電荷蓄積膜から電子を放出する方式がある。このトンネリング現象を使用する消去方式では、消去電流が小さいという利点がある一方、メモリトランジスタのしきい値電圧を充分に下げることができない問題点がある。
【０００８】
そこで、ＭＯＮＯＳ型トランジスタの消去方法の１つとして、バンド間トンネリング現象により発生させたホットホールを電荷蓄積膜に注入する消去方式（以下、ＢＴＢＴ消去方式という）がある。具体的には、ソース領域ＭＳに正電圧を印加し、メモリゲート電極ＭＧに負電圧を印加することにより、ソース領域ＭＳの端部においてバンド間トンネリング現象によって正孔（ホール）を発生させる。そして、発生した正孔をソース領域ＭＳとメモリゲート電極ＭＧに印加した高電圧が作る電界によって加速してホットホールにし、生成されたホットホールを電荷蓄積膜である窒化シリコン膜ＳＩＮ中に注入して消去を行う（図３４参照）。このＢＴＢＴ消去方式によれば、ホットホールを電荷蓄積膜に注入するため、電荷蓄積膜が電荷中性状態を越えて正電荷蓄積状態になるようにすることができるので、メモリトランジスタのしきい値電圧を充分に下げることができ、大きな読み出し電流が得られて、高速動作に適している。
【０００９】
しかし、ＢＴＢＴ消去方式では、消去電流が大きくなる問題点がある。具体的に、ＢＴＢＴ消去方式で流れる消去電流は、ＦＮトンネリング現象で電荷を出し入れする消去方式の消去電流と比べ、およそ９桁程度も大きい。消去電流が大きいと、電流を供給する大面積のチャージポンプ回路を用意しなければならず、その結果、メモリモジュールの面積が大きくなってしまう。また、消去電流が大きいと、同時に消去するメモリセルの数が制限され、消去ブロック全体の消去時間が長くなってしまう問題点がある。
【００１０】
本発明の目的は、ＢＴＢＴ消去方式の利点を維持しながら消去電流を低減することができる技術を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明による不揮発性半導体記憶装置は、（ａ）半導体基板内に離間して形成された第１半導体領域および第２半導体領域と、（ｂ）前記第１半導体領域および前記第２半導体領域間上の前記半導体基板の上部に形成された第１絶縁膜と、（ｃ）前記第１絶縁膜上に形成された第１ゲート電極とを備え、前記第１絶縁膜は、（ｂ１）酸化シリコン膜と、（ｂ２）前記酸化シリコン膜上に形成され、電荷を蓄積する機能を有する電荷蓄積膜とを有し、前記電荷蓄積膜と前記第１ゲート電極が直接接触しているメモリセルを含む不揮発性半導体記憶装置であって、前記半導体基板に印加する電圧よりも大きな正電圧を前記第１ゲート電極に印加することにより、前記メモリセルのしきい値電圧を前記メモリセルの書き込み状態のしきい値電圧よりも下げる第１動作を実施した後、前記半導体基板内におけるバンド間トンネリング現象を用いて発生させた正孔を前記電荷蓄積膜に注入することにより、さらに前記メモリセルのしきい値電圧を下げる第２動作を実施することにより消去動作を完了することを特徴とする。
【発明の効果】
【００１４】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１５】
不揮発性半導体記憶装置の消去電流を低減してチャージポンプ回路の占有面積を減らすことができ、メモリモジュールの面積低減を図ることができる。言い換えれば、不揮発性半導体記憶装置の消去電流を低減することにより、同時消去セル数を増やし、消去時間の短縮を図ることができる。
【発明を実施するための最良の形態】
【００１６】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１７】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００１８】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００１９】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２０】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２１】
以下の実施の形態では、ｎチャネル型のメモリセルをもとに説明を行う。ｐチャネル型のメモリセルの場合も、ｎチャネル型のメモリセルと同様に取り扱うことができる。
【００２２】
（実施の形態１）
図１は、本実施の形態１における代表的な不揮発性半導体記憶装置（フラッシュメモリ）を構成するメモリセルの要部断面図である。ここで示すメモリセルは、電荷蓄積膜にトラップ性絶縁膜を用いたスプリットゲート型セルである。トラップ性絶縁膜とは、膜中に離散的なトラップ準位を有し、このトラップ準位に電荷を蓄積する機能を有する絶縁膜である。
【００２３】
図１に示すように、半導体基板ＰＳＵＢ上にｐ型ウェルＰＷＥＬが形成されており、このｐ型ウェルＰＷＥＬの一定距離離間した表面にソース領域（ソース拡散層、ｎ型半導体領域）ＭＳとドレイン領域（ドレイン拡散層、ｎ型半導体領域）ＭＤが形成されている。ソース領域ＭＳとドレイン領域ＭＤの間には、ゲート絶縁膜（第２絶縁膜）ＳＧＯＸを介して選択ゲート電極（第２ゲート電極）ＳＧが形成されており選択トランジスタを形成している。一方、この選択ゲート電極ＳＧの片側の側壁には、下部酸化シリコン膜ＢＯＴＯＸ、酸窒化シリコン膜ＳＩＯＮを介してメモリゲート電極（第１ゲート電極）ＭＧが形成されており、メモリトランジスタを形成している。図１に示すメモリセル（ＭＯＮＯＳ型トランジスタ）は、選択トランジスタとメモリトランジスタから構成されている。選択トランジスタとは、ゲート絶縁膜ＳＧＯＸとこのゲート絶縁膜ＳＧＯＸ上に形成された選択ゲート電極ＳＧ、ソース領域ＭＳおよびドレイン領域ＭＤからなるＭＯＳトランジスタをいう。メモリトランジスタとは、下部酸化シリコン膜上に形成された酸窒化シリコン膜ＳＩＯＮ、酸窒化シリコン膜ＳＩＯＮに直接接触するメモリゲート電極ＭＧ、ソース領域ＭＳおよびドレイン領域ＭＤからなるＭＯＳトランジスタをいう。ここで、第１絶縁膜を下部酸化シリコン膜ＢＯＴＯＸと酸窒化シリコン膜ＳＩＯＮの積層膜として定義する。
【００２４】
半導体基板ＰＳＵＢはｐ型不純物を導入したシリコン基板から構成され、ｐ型ウェルＰＷＥＬはｐ型不純物を導入した半導体領域から構成される。ソース領域ＭＳおよびドレイン領域ＭＤは、ｎ型不純物を導入した半導体領域から構成される。選択ゲート電極ＳＧは、例えば、ｎ型ポリシリコン膜（導電体）から構成され、同様に、メモリゲート電極ＭＧも、例えば、ｎ型ポリシリコン膜（導電体）から構成される。本実施の形態１におけるメモリセルでは、メモリトランジスタの電荷蓄積膜としてトラップ性絶縁膜の１つである酸窒化シリコン膜ＳＩＯＮを用いている。
【００２５】
本実施の形態１におけるメモリセルは上記のように構成されており、次に、その特徴的な構成について説明する。本実施の形態１の特徴の１つは、電荷蓄積膜としてトラップ性
絶縁膜の一種である酸窒化シリコン膜ＳＩＯＮを使用し、この酸窒化シリコン膜ＳＩＯＮに直接接触するようにメモリゲート電極ＭＧを形成している点にある。すなわち、酸窒化シリコン膜ＳＩＯＮとメモリゲート電極ＭＧとの間に上部酸化シリコン膜が形成されていない点に特徴がある。
【００２６】
従来のメモリセルでは、図３４に示すように、メモリトランジスタのゲート絶縁膜として、電荷蓄積膜である窒化シリコン膜ＳＩＮと、その上下に位置する上部酸化シリコン膜ＴＯＰＯＸと下部酸化シリコン膜ＢＯＴＯＸが使用されている。これに対し、本実施の形態１では、図１に示すように、電荷蓄積膜として酸窒化シリコン膜ＳＩＯＮを使用し、かつ、酸窒化シリコン膜ＳＩＯＮとメモリゲート電極ＭＧとの間に上部酸化シリコン膜ＴＯＰＯＸが存在しない。
【００２７】
このように構成する利点は以下のとおりである。つまり、本実施の形態１では、後述するようにメモリセルの消去動作として、メモリゲート電極ＭＧから電荷蓄積膜である酸窒化シリコン膜へＦＮトンネリング現象を利用して正孔を注入する第１動作と、第１動作を実施した後、半導体基板ＰＳＵＢ内にあるソース領域ＭＳの端部でバンド間トンネリング現象により発生させた正孔（ホットホール）を、下部酸化シリコン膜ＢＯＴＯＸを介して電荷蓄積膜である酸窒化シリコン膜ＳＩＯＮに注入する第２動作を実施する点に特徴がある。このため、上述した第１動作では、メモリゲート電極ＭＧから酸窒化シリコン膜ＳＩＯＮへ正孔を注入することになる。このとき、酸窒化シリコン膜ＳＩＯＮとメモリゲート電極ＭＧとの間に障壁となる上部酸化シリコン膜ＴＯＰＯＸを形成せず、酸窒化シリコン膜ＳＩＯＮとメモリゲート電極ＭＧとを直接接触するように構成することにより、メモリゲート電極ＭＧから酸窒化シリコン膜ＳＩＯＮへの正孔注入量を増やすことができるという顕著な効果を得ることができる。正孔注入量を増やすことで、効率的にメモリセルのしきい値電圧を下げることができる。さらに、電荷蓄積膜として酸窒化シリコン膜ＳＩＯＮを使用しているが、酸窒化シリコン膜ＳＩＯＮは電荷の保持能力が高いという利点がある。酸窒化シリコン膜には、この利点があるため、上部酸化シリコン膜ＴＯＰＯＸを形成しなくても、優れたデータ保持特性を得ることができる。すなわち、電荷蓄積膜として、データ保持特性の優れている酸窒化シリコン膜ＳＩＯＮを使用することで、上部酸化シリコン膜ＴＯＰＯＸを形成しなくてもよくなる。このため、上部酸化シリコン膜ＴＯＰＯＸを形成せずに、酸窒化シリコン膜ＳＩＯＮとメモリゲート電極ＭＧとを直接接触させることができ、メモリゲート電極ＭＧから酸窒化シリコン膜ＳＩＯＮへの正孔注入量を増加させることができるのである。
【００２８】
ここで、特許文献１に開示されたメモリセルでは、ゲート絶縁膜として、電荷蓄積膜である窒化シリコン膜と、その上下に位置する酸化シリコン膜の積層膜からなるＯＮＯ膜を用いている。これに対し、本実施の形態１では、電荷蓄積膜として酸窒化シリコン膜ＳＩＯＮを使用し、酸窒化シリコン膜ＳＩＯＮとメモリゲート電極ＭＧが直接接触している点が相違する。さらに、特許文献１においては、窒化シリコン膜の上部に位置する酸化シリコン膜の膜厚が３ｎｍ〜１０ｎｍとなっているが、このような厚い酸化シリコン膜ではメモリゲート電極から正孔をＦＮトンネル現象によって注入することができない。
【００２９】
そもそも、特許文献１では、メモリゲート電極に−２０Ｖ〜−２３Ｖの高電圧を印加することにより、ＦＮトンネリング現象でメモリゲート電極から電荷蓄積膜に電子を注入する、あるいは、電荷蓄積膜から半導体基板に電子を放出するようにしている。特許文献１では、バンド間トンネリング現象により発生させたホットホールを電荷蓄積膜に注入する消去方式（以下、ＢＴＢＴ消去方式という）の前後に上述した動作を実施することにより、ＢＴＢＴ消去方式で発生する電荷局在によるデータ保持特性の劣化を抑制することを目的としている。すなわち、特許文献１では、電子の出し入れを使用している。
【００３０】
これに対し、本実施の形態１の目的は、ＢＴＢＴ消去方式では消去電流が大きくなってしまうことから、消去動作の第１動作としてＦＮトンネリング現象を用いてメモリゲート
電極ＭＧから酸窒化シリコン膜ＳＩＯＮに正孔を注入している。この第１動作を行なって酸窒化シリコン膜ＳＩＯＮに蓄積されている電子を減らすことにより、第１動作後に行な
われるＢＴＢＴ消去（第２動作）での消去電流を低減することができるのである。
【００３１】
このように本実施の形態１では、ＢＴＢＴ消去方式による消去電流の低減を図ることを目的としている点で特許文献１と相違する。さらに、本実施の形態１では、第１動作において正孔をメモリゲート電極ＭＧから酸窒化シリコン膜ＳＩＯＮに注入することを利用している点も相違する。そして、本実施の形態１では、正孔を用いるとともに、酸窒化シリコン膜ＳＩＯＮとメモリゲート電極ＭＧとを直接接触するように構成することにより、第１動作の際、メモリゲート電極ＭＧに印加する電圧を１０Ｖ〜１２Ｖ程度の電圧にすることができる。つまり、特許文献１に記載された技術に比べて低電圧で第１動作を実施できる利点がある。このように本実施の形態１と特許文献１に記載された技術では、目的、構成および効果が異なる。
【００３２】
なお、酸窒化シリコン膜ＳＩＯＮは、窒化シリコン膜と比べると蓄積できる電荷量が少ない。このため、充分な電荷蓄積量を確保したい場合、酸窒化シリコン膜ＳＩＯＮ中もしくは酸窒化シリコン膜ＳＩＯＮと下部酸化シリコン膜ＢＯＴＯＸとの間に、窒化シリコン膜を積層した構造としても良い。すなわち、電荷蓄積膜として、窒化シリコン膜と酸窒化シリコン膜ＳＩＯＮとの積層膜としてもよいし、第１酸窒化シリコン膜とこの第１酸窒化シリコン膜上に形成された窒化シリコン膜とこの窒化シリコン膜上に形成された第２酸窒化シリコン膜より電荷蓄積膜を構成してもよい。また、ホール注入効率は落ちるが、更に優れたデータ保持能力を得るために、上部酸化シリコン膜を設けても良い。その場合、上部酸化シリコン膜の膜厚は、メモリゲート電極ＭＧからの正孔のトンネル現象が起こる３ｎｍ以下とする。この場合、酸窒化シリコン膜を使わず、窒化シリコン膜のみを電荷蓄積膜に使うこともできる。上部酸化シリコン膜は形成しないほうが望ましいが、３ｎｍ以下の膜厚であれば、正孔のＦＮトンネリング現象が生じるので問題は生じない。このように上部酸化シリコン膜を設ける構成であっても、特許文献１とは膜厚および注入する電荷として正孔を用いる点が相違する。３ｎｍ以下の膜厚の上部酸化シリコン膜を設ける場合であっても、正孔のＦＮトンネリング現象が生じるので、メモリゲート電極ＭＧに印加する電圧は、１０Ｖ〜１２Ｖ程度であり、特許文献１に記載されている技術（−２０Ｖ〜−２３Ｖ）に比べて大幅に低減することができる。さらに酸化シリコン膜の間にナノ導電粒子、窒化シリコン膜もしくはアモルファス薄膜を挟むことで、実効的なトンネル障壁が小さくなる。したがって、上部酸化シリコン膜を設ける場合には、効果的に正孔をＦＮトンネル現象でメモリゲート電極ＭＧから電荷蓄積膜に注入するために、上部酸化シリコン膜の中に窒化シリコン膜、ナノ導電粒子もしくはアモルファス薄膜からなる導電体を挟む構造としても良い。
【００３３】
また、メモリゲート電極ＭＧにｎ型ポリシリコン膜ではなく、ｐ型ポリシリコン膜を使用することで、メモリゲート電極ＭＧから電荷蓄積膜へ正孔をＦＮトンネル現象で注入する際（第１動作）、正孔注入量を増やすことができる。同様に、ｎ型ポリシリコン膜のｎ型不純物濃度を下げることによっても、正孔注入量を増やすことができる。
【００３４】
次に、本実施の形態１におけるメモリセルの書き込み動作・消去動作・読み出し動作について説明する。図２は、「書き込み」、「消去」および「読み出し」時におけるメモリセルの各部位への電圧の印加条件を示す図である。ここでは、電荷蓄積膜である酸窒化シリコン膜ＳＩＯＮへの電子の注入を「書き込み」、酸窒化シリコン膜ＳＩＯＮへの正孔（ホール）の注入を「消去」と定義する。
【００３５】
書き込み動作は、いわゆるソースサイド注入方式と呼ばれるホットエレクトロン書き込みによって行なわれる。書き込み電圧としては、例えば、ソース領域ＭＳに印加する電圧Ｖｓを５Ｖ、メモリゲート電極ＭＧに印加する電圧Ｖｍｇを１１Ｖ、選択ゲート電極ＳＧに印加する電圧Ｖｓｇを１．５Ｖとする。そして、ドレイン領域ＭＤに印加する電圧Ｖｄは書き込み時のチャネル電流がある設定値となるように制御する。このときの電圧Ｖｄはチャネル電流の設定値と選択トランジスタのしきい値電圧によって決まり、例えば、設定電流値１μＡで０．８Ｖ程度となる、ｐ型ウェルＰＷＥＬに印加される電圧Ｖｗｅｌｌは０Ｖである。
【００３６】
図３に書き込み時における電荷の動きを示す。図３に示すように、ソース領域ＭＳとドレイン領域ＭＤとの間に形成されるチャネル領域を電子（エレクトロン）が流れる。チャネル領域を流れる電子は、選択ゲート電極ＳＧとメモリゲート電極ＭＧとの境界付近下のチャネル領域（ソース領域ＭＳとドレイン領域ＭＤとの間）で加速されてホットエレクトロンになる。そして、メモリゲート電極ＭＧに印加した正電圧（Ｖｍｇ＝１１Ｖ）による垂直方向電界で、メモリゲート電極ＭＧ下の酸窒化シリコン膜ＳＩＯＮ中にホットエレクトロンが注入される。注入されたホットエレクトロンは、酸窒化シリコン膜ＳＩＯＮ中のトラップ準位に捕獲され、その結果、酸窒化シリコン膜ＳＩＯＮに電子が蓄積されてメモリトランジスタのしきい値電圧が上昇する。
【００３７】
次に、本実施の形態１の特徴の１つである消去動作の説明を行う。図４は本実施の形態１におけるメモリセルの消去動作を示すフローチャートである。図４に示すように、まずＦＮストレス印加を行った後、設定したしきい値電圧に達するまでＢＴＢＴ消去を繰り返し行うことにより消去動作を行なうようになっている。ここで、消去動作を第１動作と第２動作から構成するとする。第１動作とは、メモリゲート電極ＭＧから電荷蓄積膜である酸窒化シリコン膜ＳＩＯＮにＦＮトンネル現象を使用して正孔を注入する動作をいい、以下の記載では、この第１動作をＦＮストレス印加ということにする。一方、第２動作とは、ｐ型ウェルＰＷＥＬとソース領域ＭＳとの境界付近において、バンド間トンネリング現象で発生させた正孔（ホットホール）を電荷蓄積膜である酸窒化シリコン膜ＳＩＯＮに注入する動作をいい、以下の記載ではこの第２動作をＢＴＢＴ消去ということにする。
【００３８】
図５は、ＦＮストレス印加時（第１動作時）における電荷の動きを示す。ＦＮストレス印加では、印加電圧として、例えば、メモリゲート電極ＭＧに印加する電圧を１１Ｖ、その他の部位への印加電圧（ソース領域ＭＳに印加する電圧Ｖｓ、選択ゲート電極ＳＧに印加する電圧Ｖｓｇ、ドレイン領域ＭＤに印加する電圧Ｖｄ、ｐ型ウェルＰＷＥＬに印加する電圧Ｖｗｅｌｌ）を０Ｖとする。このＦＮストレス印加で、図５に示すように、メモリゲート電極ＭＧから正孔を注入し、書き込み動作で酸窒化シリコン膜ＳＩＯＮに蓄積した電子を減らして、メモリセル（メモリトランジスタ）のしきい電圧を下げる。
【００３９】
ＦＮストレス印加時と書き込み時にメモリゲート電極ＭＧに印加する電圧Ｖｍｇはほぼ同じ（１１Ｖ）であるので、書き込みの際、メモリゲート電極ＭＧに電圧を印加する電源をＦＮストレス印加の際にも使い回すことができ、ＦＮストレス印加用の新たな電源を用意しなくてよい。つまり、メモリゲート電極ＭＧに電圧を印加する電源を書き込み時とＦＮストレス印加時に共用することができるので、電源回路の構成を複雑化する必要がなくなる。このため、電源回路の構成が簡素化され、電源回路の占有面積を低減することができる。
【００４０】
また、ドレイン領域ＭＤに印加する電圧Ｖｄは、ＢＴＢＴ消去時（第２動作時）と同様にフローティング状態とすることもできる。こうすることで、ＦＮストレス印加後のＢＴＢＴ消去に移る際の電圧の切り替えが不要になる。さらに、ＦＮストレス印加時における選択ゲート電極ＳＧに印加する電圧Ｖｓｇも０Ｖではなく１．５Ｖとしても良い。これにより、メモリゲート電極ＭＧと選択ゲート電極ＳＧとの間にかかる電圧が小さくなり、メモリゲート電極ＭＧと選択ゲート電極ＳＧの間に形成される絶縁膜の信頼性確保が容易になる。
【００４１】
図６は、ＦＮストレス印加によるメモリセル（メモリトランジスタ）のしきい値電圧の変化を示す。このメモリセルにおいて、下部酸化シリコン膜ＢＯＴＯＸの膜厚は４ｎｍ、電荷蓄積膜である酸窒化シリコン膜ＳＩＯＮの膜厚は１９ｎｍであり、上部酸化シリコン膜は形成されていない。図６から分かるように、ＦＮストレス印加でしきい値電圧を５Ｖから３Ｖへ２Ｖ程度下げるには、メモリゲート電極ＭＧへ印加する電圧Ｖｍｇが１０Ｖのとき、３００ｍｓ程度かかる。メモリゲート電極ＭＧへ印加する電圧Ｖｍｇが１１Ｖのとき、３０ｍｓ程度であり、メモリゲート電極ＭＧへ印加する電圧Ｖｍｇが１２Ｖのとき３ｍｓ程度と時間となる。このことから、メモリゲート電極ＭＧへ印加する電圧Ｖｍｇを大きくするほど、電荷蓄積膜である酸窒化シリコン膜ＳＩＯＮへの正孔注入量が多くなり、一定のしきい値電圧まで下がる時間が短くなることがわかる。
【００４２】
また、ＦＮストレス印加でしきい値電圧を５Ｖから２Ｖへ３Ｖ程度下げるには、メモリゲート電極ＭＧへ印加する電圧Ｖｍｇが１１Ｖのとき、１００ｍｓ程度かかる。メモリゲート電極ＭＧへ印加する電圧Ｖｍｇが１２Ｖのとき、１０ｍｓ程度である。ＦＮストレス印加中に流れる電流は、１メモリセル当たり僅か１０−１５Ａ程度であり、このＦＮストレス印加動作は、全メモリセルに対して一括で行うことができる。不揮発性半導体記憶装置の容量が５１２ｋＢである場合、その消去ブロック内の全てのメモリセルを一括でＦＮストレス印加できるようにする。一般に全消去時間は３秒以上かかるので、ＦＮストレス印加による消去時間増加分は決して大きなものではない。このようして、消去動作の第１段階として、ＦＮストレス印加により酸窒化シリコン膜ＳＩＯＮ内に蓄積された電子を低減することができ、一定レベルまでメモリセル（メモリトランジスタ）のしきい値電圧を下げることができる。
【００４３】
このようにＦＮストレス印加による第１動作を実施した後、ＢＴＢＴ消去による第２動作を実施する。次に、ＢＴＢＴ消去について説明する。
【００４４】
図７はＦＮストレス印加後のＢＴＢＴ消去時の電荷の動きを示す図である。ＢＴＢＴ消去では、例えば、メモリゲート電極ＭＧに印加する電圧Ｖｍｇを−６Ｖ、ソース領域ＭＳに印加する電圧Ｖｓを６Ｖ、選択ゲート電極ＳＧに印加する電圧Ｖｓｇを０Ｖとし、ドレイン領域ＭＤはオープンもしくは１．５Ｖを印加する。これにより、ソース領域ＭＳとメモリゲート電極ＭＧとの間にかかる電圧によってソース領域ＭＳ端部においてバンド間トンネリング現象で生成された正孔が、ソース領域ＭＳに印加されている高電圧によって加速されてホットホールとなる。そして、ホットホールの一部がメモリゲート電極ＭＧに印加された負電圧に引き寄せられ、酸窒化シリコン膜ＳＩＯＮ中に注入される。注入されたホットホールは、酸窒化シリコン膜ＳＩＯＮ内のトラップ準位に捕獲され、メモリセル（メモリトランジスタ）のしきい値電圧が低下する。ＢＴＢＴ消去では、ホットホールを注入するため、電荷蓄積膜が電荷中性状態を越えて正電荷蓄積状態になるようにすることができるので、メモリトランジスタのしきい値電圧を充分に下げることができ、大きな読み出し電流が得られて、高速動作に適している。
【００４５】
ＢＴＢＴ消去時には、バンド間トンネリング現象によって生じる電子・正孔対のうち、電荷蓄積膜の酸窒化シリコン膜ＳＩＯＮに注入されるホットホールは極一部であり、大部分の正孔は半導体基板ＰＳＵＢへ、電子はソース領域ＭＳへと流れる。これがＢＴＢＴ消去における消去電流であり、１メモリセル当たり１μＡ以上もの電流が流れる。この大きな消去電流を供給するためには、大きなチャージポンプ回路を用意しなければならない。また、消去電流が大きいと、一度に消去できるメモリセルの数が制限されてしまう。例えば、１ｍＡ以上の供給能力を持つチャージポンプ回路を用意しても、１ｋｂｉｔ毎にしかＢＴＢＴ消去を行なうことができない。このようにＢＴＢＴ消去では、消去電流が大きくなってしまう。そこで、本実施の形態１では、消去動作としてＢＴＢＴ消去を単独で行なわず、ＦＮストレス印加を行なった後にＢＴＢＴ消去を行なっている。この点は本実施の形態１の特徴の１つである。つまり、ＢＴＢＴ消去の前にＦＮストレス印加を実施することで、ＢＴＢＴ消去時における消去電流を低減することができるのである。
【００４６】
図８は、ＦＮストレス印加によってＢＴＢＴ消去時の消去電流が低減されることを示す図である。ＦＮストレスを印加してしきい値電圧を２Ｖもしくは３Ｖ下げた場合とＦＮストレスを印加しない場合で、その後のＢＴＢＴ消去中の消去電流の時間変化を図８は表している。この結果から分かるように、ＢＴＢＴ消去の消去電流は、ＦＮストレス印加によってしきい値電圧を２Ｖ下げることで４０％減少、３Ｖ下げることで６０％減少することがわかる。
【００４７】
次に、ＦＮストレス印加後にＢＴＢＴ消去を実施することによって、ＢＴＢＴ消去における消去電流が低減されるメカニズムについて説明する。ＢＴＢＴ消去の消去電流の大きさを決めるのはバンド間トンネリング現象で生成される電子・正孔の量である。このバンド間トンネリング現象で生成される電子・正孔対は、バンド間トンネリング現象が起こる位置での垂直方向電界が大きくなるほど多くなる。垂直方向電界は、バンド間トンネリング現象が発生する位置の上部に存在する酸窒化シリコン膜ＳＩＯＮに蓄積されている電子の量が多いほど大きくなる。このため、書き込み状態のしきい値電圧からしきい値電圧を下げるほど、消去電流は小さくなる。したがって、ＦＮストレス印加でしきい値電圧を下げることで、消去電流の低減が可能となるのである。つまり、消去動作の始めの段階では、電荷蓄積膜である酸窒化シリコン膜ＳＩＯＮ中に多量の電子が蓄積されている。このため、酸窒化シリコン膜ＳＩＯＮに蓄積されている多量の電子により垂直方向電界が大きくなる。垂直方向電界が大きくなると、バンド間トンネリング現象で発生する電子・正孔対が多くなり、消去電流が大きくなる。そこで、本実施の形態１では、まず、消去の初期段階でバンド間トンネリング現象とは関係ないＦＮトンネリング現象を使用してメモリゲート電極ＭＧから酸窒化シリコン膜ＳＩＯＮに正孔を注入している。これにより、酸窒化シリコン膜ＳＩＯＮに蓄積されている電子量が低減される。したがって、酸窒化シリコン膜ＳＩＯＮに蓄積されている電子量が低減されることで、垂直方向電界が緩和される。この段階でＢＴＢＴ消去を行なう。ＢＴＢＴ消去では、バンド間トンネリング現象によって電子・正孔対が発生するが、ＦＮストレス印加で垂直方向電界が緩和されているので、電子・正孔対の発生量は少なくなる。このことから、ＢＴＢＴ消去における消去電流を低減することができるのである。なお、ＦＮストレス印加による消去電流は、ＢＴＢＴ消去における消去電流に比べてとても小さいので問題とならない。それよりも、消去電流の大きいＢＴＢＴ消去において、消去電流を大幅に低減することができるので、本実施の形態１によれば、消去動作をＦＮストレス印加とＢＴＢＴ消去により実施することで消去電流を低減することができる。
【００４８】
このように消去電流が減少した分だけ、チャージポンプ回路を縮小することができ、メモリモジュールの面積を低減することができる。言い換えれば、消去電流が減少した分、一度に消去するメモリセルの数を増やし、トータルの消去時間を短くすることも可能である。
【００４９】
ここで、ＢＴＢＴ消去に対してＦＮストレス印加によれば、消去電流が少ないことからメモリセルの消去動作をＦＮストレス印加だけで行なうことが考えられる。しかし、ＦＮストレス印加では、メモリセル（メモリトランジスタ）のしきい値電圧をある一定値以上に下げることが困難になる。すなわち、酸窒化シリコン膜ＳＩＯＮにある量の正孔が蓄積すると半導体基板ＰＳＵＢ（シリコン基板）側から電子が注入されて、しきい値電圧が飽和してしまう。これに対し、ＢＴＢＴ消去では、電子の注入が起こりにくい条件でホットホールを注入するため、電荷蓄積膜が電荷中性状態を越えて正電荷蓄積状態になるようにすることができるので、メモリトランジスタのしきい値電圧を充分に下げることができ、大きな読み出し電流が得られて、高速動作に適している利点がある。しかし、ＢＴＢＴ消去では、消去電流が大きくなるという問題点がある。そこで、本実施の形態１では、メモリセルの消去動作として、ＦＮストレス印加を実施した後、ＢＴＢＴ消去を実施することにより、ＢＴＢＴ消去の利点を維持しながら消去電流を低減することができる顕著な効果を奏することができるのである。
【００５０】
図９は、ＦＮストレス印加でしきい値電圧を下げた場合と下げない場合のＢＴＢＴ消去の消去特性を示す図である。図９に示すように、ＦＮストレス印加によってしきい値電圧を下げることで、あるレベルまでしきい値電圧を下げるのにかかるＢＴＢＴ消去の時間も短くなっていることがわかる。このように本実施の形態１によれば、全体の消去時間を短くする効果に加え、ＢＴＢＴ消去による下部酸化シリコン膜ＢＯＴＯＸの劣化も少なくすることができる効果が得られる。
【００５１】
次に、読み出し動作について説明する。
【００５２】
読み出しは、図２に示すように、ドレイン領域ＭＤに印加する電圧Ｖｄを１．５Ｖ、ソース領域ＭＳに印加する電圧Ｖｓを０Ｖ、選択ゲート電極ＳＧに印加する電圧Ｖｓｇを１．５Ｖ、メモリゲート電極ＭＧに印加する電圧Ｖｍｇを１．５Ｖとし、書き込み時と逆方向に電流を流して行う。ドレイン領域ＭＤに印加する電圧Ｖｄとソース領域ＭＳに印加する電圧Ｖｓを入れ替え、それぞれ０Ｖ、１．５Ｖとして、書き込み時と電流の方向が同じ読み出しを行ってもよい。このとき、メモリセルが書き込み状態にありしきい値電圧が高い場合には、メモリセルに電流が流れない。一方、メモリセルが消去状態にあり、しきい値電圧が低い場合には、メモリセルに電流が流れる。
【００５３】
このようにメモリセルが書き込み状態にあるか、あるいは、消去状態にあるかをメモリセルに流れる電流の有無を検出することで判別することができる。
【００５４】
読み出し動作の際、メモリゲート電極ＭＧに印加する電圧Ｖｍｇは、書き込み状態におけるメモリセル（メモリトランジスタ）のしきい値電圧と消去状態におけるメモリセル（メモリトランジスタ）のしきい値電圧の間の値に設定する。例えば、書き込み状態のしきい値電圧を４Ｖ、消去状態のしきい値電圧を−１Ｖに設定すると、読み出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇは両者の中間値（２．５Ｖ）とする。読み出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを両者の中間値とすることで、データ保持中に書き込み状態のしきい値電圧が２Ｖ低下しても、あるいは、消去状態のしきい値電圧が２Ｖ上昇しても、書き込み状態と消去状態を判別することができ、データ保持特性のマージンが広がる。消去状態におけるメモリセル（メモリトランジスタ）のしきい値電圧を充分低くしておけば、読み出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを０Ｖとすることもできる。読み出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを０Ｖにすることで、読み出しディスターブ、すなわち、メモリゲート電極ＭＧへの電圧印加によるしきい値電圧の変動を抑制することが可能となる。
【００５５】
続いて、複数のメモリセルでアレイを構成した際のメモリ動作について説明する。
【００５６】
図１０は、本実施の形態１におけるメモリアレイを示す回路図である。簡略化のため、図１０では２×４個のメモリセルのみを示している。
【００５７】
図１０に示すように、各メモリセル（メモリセルＢＩＴ１、ＢＩＴ２など）の選択ゲート電極ＳＧを接続する選択ゲート線（ワード線）ＳＧＬ０〜ＳＧＬ３、メモリゲート電極ＭＧを接続するメモリゲート線ＭＧＬ０〜ＭＧＬ３および２つの隣接したメモリセルが共有するソース領域ＭＳを接続するソース線ＳＬ０、ＳＬ１は、Ｘ方向にそれぞれ平行に延在する。
【００５８】
また、メモリセルのドレイン領域ＭＤを接続するビット線ＢＬ０、ＢＬ１は、Ｙ方向、すなわち、選択ゲート線ＳＧＬ０〜ＳＧＬ３等と直交する方向に延在する。
【００５９】
なお、これらの配線は、回路図上だけでなく、各素子や配線のレイアウト上も上述した方向に延在するように構成されている。また、選択ゲート線ＳＧＬ０〜ＳＧＬ３等は、選択ゲート電極ＳＧで構成しても良いし、また、選択ゲート電極ＳＧに接続される配線で構成しても良い。図１０に示すＷＯＲＤ１〜４は消去時の消去ブロックを示している。
【００６０】
図１０では図示を省略するが、ソース線ＳＬ０、ＳＬ１等とメモリゲート線ＭＧＬ０〜ＭＧＬ３等には、書き込み・消去時に高電圧を印加するために高耐圧のＭＯＳトランジスタからなる昇圧ドライバが接続されている。また、選択ゲート線ＳＧＬ０〜ＳＧＬ３等には、１．５Ｖ程度の低電圧のみを印加するので低耐圧で高速の昇圧ドライバが接続される。ビット線ＢＬ０、ＢＬ１等は、ローカルビット線を示している。１本のローカルビット線には、１６個、３２個もしくは６４個のメモリセルを接続し、ローカルビット線はローカルビット線を選択するＭＯＳトランジスタを介してグローバルビット線に接続され、グローバルビット線はセンスアンプに接続されている。
【００６１】
図１１は図１０に示すメモリアレイにおいて書き込み・消去・読み出し時に各配線に印加する電圧条件を示す図である。
【００６２】
まず、図１１に示した電圧条件での書き込み動作について説明する。書き込みを行うには、チャネルに電流が流れること、すなわち、選択トランジスタがオン状態であることが必要条件となる。
【００６３】
図１１に示した書き込み条件は、図１０に示すメモリセルＢＩＴ１を選択した場合の条件である。選択ゲート線ＳＧＬ０を０Ｖから１．０Ｖ付近に昇圧し、ビット線ＢＬ０だけを１．５Ｖから０．８Ｖ付近の電圧に降圧する。そして、選択セルであるメモリセルＢＩＴ１が接続されているソース線ＳＬ０には５Ｖ、メモリゲート線ＭＧＬ０には１１Ｖを印加する。この結果、図１０に示すメモリセルＢＩＴ１のみにおいて選択ゲート線ＳＧＬ０の電位がビット線ＢＬ０の電位より大きくなって選択トランジスタがオン状態となり、図２で示した書き込み条件を満たして、書き込みが行われる。
【００６４】
この際、メモリセルＢＩＴ１が接続される選択ゲート線ＳＧＬ０に接続される他のメモリセルＢＩＴ２等の選択ゲート電極ＳＧにも１．０Ｖの電位が印加されるが、他のメモリセルＢＩＴ２等に接続されるビット線ＢＬ１等には、選択ゲート線ＳＧＬ０の電位（１．０Ｖ）以上の電位（図１１では１．５Ｖ）を印加する。これにより、他のメモリセルＢＩＴ２等では、選択トランジスタがオフ状態となり、書き込みは行なわれない。
【００６５】
次に、図１１に示した電圧条件での消去動作について説明する。まず、ＦＮストレス印加では、すべてのメモリゲート線ＭＧＬ０〜ＭＧＬ３に１１Ｖを印加し、その他の選択ゲート線ＳＧＬ０〜ＳＧＬ３、ソース線ＳＬ０、ＳＬ１、ビット線ＢＬ０、ＢＬ１はすべて０Ｖとする。これにより、すべてのメモリセルに対してＦＮストレス印加が行なわれる。図２で説明したように、ビット線ＢＬ０、ＢＬ１は、ＢＴＢＴ消去時と同様にフローティング状態としてもよい。また、選択ゲート線ＳＧＬ０〜ＳＧＬ３には１．５Ｖを印加することもできる。
【００６６】
その後のＢＴＢＴ消去では、ビット線ＢＬ０、ＢＬ１はすべてフローティング状態にし、選択ゲート線ＳＧＬ０〜ＳＧＬ３を０Ｖにする。そして、ソース線ＳＬ０に６Ｖ、メモリゲート線ＭＧＬ０に−６Ｖを印加する。これにより、ソース線ＳＬ０とメモリゲート線ＭＧＬ０に接続されているＷＯＲＤ１のメモリセルＢＩＴ１、ＢＩＴ２において、ＢＴＢＴ消去が実施される。
【００６７】
図１２は、本実施の形態１の消去動作における電圧印加シーケンスの一例を示す図である。始めに、すべてのメモリセルに対し一括でＦＮストレスを印加する。メモリゲート線ＭＧＬ０〜３のすべてに１１Ｖを印加し、ソース線ＳＬ０、ＳＬ１、選択ゲート線ＳＧＬ０〜３は０Ｖとする。ビット線ＢＬ０、ＢＬ１は、０Ｖとすることもできるが、ＢＴＢＴ消去時と同じフローティング状態にすると、ＦＮストレス印加からＢＴＢＴ消去へ移る際に電圧の切り替えを行わなくて済む。ＦＮストレス印加の時間は、予め電圧印加時間としきい値電圧低下量の関係を調べて、しきい値電圧が期待するレベルまで下がる時間を決めておく。例えば、メモリゲート線ＭＧＬ０〜３に電圧１１Ｖを３０ｍｓの時間だけ印加するように設定する。トータルの消去時間が増加してしまうので、ＦＮストレス印加後のしきい値電圧のベリファイ動作は行わない方が良い。ただし、ＦＮストレス印加によるしきい値電圧低下の速度が、書き換え回数に大きく依存するような場合には、ＦＮストレス印加後にしきい値電圧のベリファイ動作を行い、期待するしきい値電圧に達するまでＦＮストレス印加を繰り返し行うシーケンスにしてもよい。
【００６８】
ＦＮストレス印加を実施した後は、同一のメモリゲート線とソース線を共有している複数のメモリセルを単位とし、順次ＢＴＢＴ消去を行っていく。図１２に示す電圧印加シーケンスでは、図１０に示すＷＯＲＤ１〜ＷＯＲＤ４がＢＴＢＴ消去の消去単位（消去ブロック）となる。まず、ＷＯＲＤ１のメモリセルをＢＴＢＴ消去するために、選択ゲート線ＳＧＬ０〜３は０Ｖ、ビット線ＢＬ０、ＢＬ１はフローティング状態か１．５Ｖとする。そして、ソース線ＳＬ０には６Ｖ、メモリゲート線ＭＧＬ０には−６Ｖを印加する。
【００６９】
ＷＯＲＤ１のメモリセルが接続されていないソース線ＳＬ１、メモリゲート線ＭＧＬ１〜３には高電圧は印加せず、０Ｖとする。このようにして、ＷＯＲＤ１のメモリセルにＢＴＢＴ消去の電圧を印加した後、ＷＯＲＤ２、ＷＯＲＤ３、ＷＯＲＤ４のメモリセルというように、順次ＢＴＢＴ消去の対象となるメモリセルを変えて、ＢＴＢＴ消去を行っていく。１回のＢＴＢＴ消去を行なうための電圧の印加時間は、例えば、１００μｓとする。
【００７０】
ＷＯＲＤ１〜ＷＯＲＤ４の一通りのメモリセルをＢＴＢＴ消去した後、指定した消去レベルまでしきい値電圧が下がったかを調べるベリファイ動作を行い、ベリファイ動作をパスしなかった場合は、パスするまでＢＴＢＴ消去を繰り返し行う。この方法では、最初の一通りのＢＴＢＴ消去を行った段階で高いしきい値状態にあるメモリセルがなくなるため、２度目以降のＢＴＢＴ消去時に非選択メモリセルを流れる消去電流（ＷＯＲＤ１のメモリセルを消去するときに共通のソース線ＳＬ０に接続されたＷＯＲＤ２のメモリセルを流れる消去電流）が少なくなり、より消去電流の少ないＢＴＢＴ消去を行うことができる。すなわち、ＢＴＢＴ消去では、例えば、ＷＯＲＤ１のメモリセルについてＢＴＢＴ消去を実施している場合、もちろんＷＯＲＤ１のメモリセルには消去電流が流れる。このとき、ＢＴＢＴ消去の対象となっていないＷＯＲＤ１のメモリセルと共通のソース線ＳＬ０に接続されたＷＯＲＤ２のメモリセルでも消去電流が流れるのである。しかし、ＢＴＢＴ消去を実施するメモリセルと共通のソース線ＳＬ０に接続されたメモリセルの数が増加すると、ＢＴＢＴ消去の対象となっていない個々のメモリセルに流れる消去電流はＢＴＢＴ消去の対象となっているメモリセルの消去電流より小さくても、数が多くなればトータルの消去電流は大きくなる。
【００７１】
そこで、上述したようにＷＯＲＤ１〜ＷＯＲＤ４の一通りのメモリセルについて順次ＢＴＢＴ消去を実施すると、ＷＯＲＤ１〜ＷＯＲＤ４のメモリセルのしきい値電圧が低下する利点がある。その後、ベリファイ動作をパスしなかった場合には、再び、ＷＯＲＤ１〜ＷＯＲＤ４の一通りのメモリセルについて順次ＢＴＢＴ消去を実施する。このとき、例えば、ＷＯＲＤ１のメモリセルについて２回目のＢＴＢＴ消去を実施すると、ＷＯＲＤ１のメモリセルと共通のソース線ＳＬ０に接続された選択されていないＷＯＲＤ２のメモリセルについても消去電流が流れる。しかし、１回目のＢＴＢＴ消去をＷＯＲＤ２〜ＷＯＲＤ４についても実施しているので、ＢＴＢＴ消去の対象となっていないＷＯＲＤ２のメモリセルについてもある程度しきい値電圧が低下している。このことから、ＷＯＲＤ１のメモリセルについて２回目のＢＴＢＴ消去を実施する際、ＷＯＲＤ２〜ＷＯＲＤ４のメモリセルにおいて、しきい値電圧がある程度低下しているので、ＢＴＢＴ消去の対象となっていないメモリセルを流れる消去電流を少なくすることができるのである。この方法によれば、ＦＮストレス印加による消去電流の低減と合わせて、さらなる消去電流の低減を図ることができる。
【００７２】
つまり、ＢＴＢＴ消去ブロック毎に、消去が完全に終わるまでＢＴＢＴ消去とベリファイ動作を繰り返し、消去を完全に終えてから別の消去ブロックのＢＴＢＴ消去を行う方法があるが、この場合、例えば、ＷＯＲＤ１のメモリセルの消去を完全に完了するまでは、他のＷＯＲＤ２〜ＷＯＲＤ４のメモリセルにおいて、ＢＴＢＴ消去が実施されない。すると、ＷＯＲＤ２〜ＷＯＲＤ４のメモリセルにおいて、しきい値電圧が充分に下がらない状態で、ＷＯＲＤ１のメモリセルのＢＴＢＴ消去が実施されることになる。したがって、ＷＯＲＤ１のメモリセルのＢＴＢＴ消去が実施されている際、ＢＴＢＴ消去を実施するメモリセルと共通のソース線ＳＬ０に接続されたＢＴＢＴ消去の対象となっていないＷＯＲＤ２のメモリセルを流れる消去電流が大きくなるおそれがある。しかし、この方法の場合であっても、すべてのメモリセルについてＦＮストレス印加が実施されているので、ＦＮストレス印加による消去電流の低減は実現されている。
【００７３】
ＢＴＢＴ消去の単位は、図１２に示す消去シーケンスでは１本のメモリゲート線に接続されたメモリセルとしたが、複数のメモリゲート線に接続されたメモリセルとしても良い。例えば、２本のメモリゲート線に接続されたメモリセルをＢＴＢＴ消去の単位とする場合、ＷＯＲＤ１とＷＯＲＤ２、ＷＯＲＤ３とＷＯＲＤ４とを同時にＢＴＢＴ消去する。一度により多数のメモリセルを消去するには、より電流供給能力の高いチャージポンプ回路が必要であり、より大きな面積のチャージポンプ回路が必要であるが、消去に要する時間を短くすることができる。すなわち、本実施の形態１によれば、ＦＮストレス印加を実施した後、ＢＴＢＴ消去を実施しているので、消去電流を低減できる。このことから、チャージポンプ回路を小型化することが可能となるが、逆に、電流供給能力が同じチャージポンプ回路を使用するとすれば、個々のメモリセルを流れる消去電流が低減されるので、より多くのメモリセルを一括してＢＴＢＴ消去することが可能となり、すべてのメモリセルを消去する時間を短くすることができる。
【００７４】
図１３は、ＦＮストレス印加によるＢＴＢＴ消去電流の低減に加え、更にＢＴＢＴ消去電流を低減するＢＴＢＴ消去の電圧印加条件を示す。図１３に示す電圧印加条件では、メモリゲート線ＭＧＬに印加する電圧の絶対値とソース線ＳＬに印加する電圧の絶対値を、ＢＴＢＴ消去の進行とともに段階的に上げていく。大きな消去電流が流れるＢＴＢＴ消去初期のしきい値電圧が高い状態では低い電圧を印加し、ＢＴＢＴ消去によりしきい値電圧が下がったら高い電圧を印加する。これにより、しきい値電圧が高い状態で流れる大きな消去電流を減らすことができ、かつ、しきい値電圧が下がった後にメモリゲート線ＭＧＬおよびソース線ＳＬに高い電圧（絶対値）を印加するにより消去速度を大きく落とさずに済む効果が得られる。
【００７５】
つまり、図１３に示すＢＴＢＴ消去の電圧印加条件は、個々のメモリセルに対して複数回ＢＴＢＴ消去を実施することが前提となっている。例えば、図１３では、Ｓｔｅｐ１〜Ｓｔｅｐ６の６回に分けてＢＴＢＴ消去を実施している。このとき、ＢＴＢＴ消去の回数を重ねる毎にメモリゲート線ＭＧＬに印加する電圧の絶対値とソース線ＳＬに印加する電圧の絶対値を上昇させている。これにより、最初のＢＴＢＴ消去においては、メモリセルのしきい値電圧が充分に下がっていない状態なので、メモリゲート線ＭＧＬに印加する電圧の絶対値とソース線ＳＬに印加する電圧の絶対値を低くして消去電流の増加を抑制している。そして、ＢＴＢＴ消去の回数が進むとメモリセルのしきい値が充分に下がるので、消去電流の増加を抑制できる結果、メモリゲート線ＭＧＬに印加する電圧の絶対値とソース線ＳＬに印加する電圧の絶対値を高くして消去速度を向上させている。例えば、Ｓｔｅｐ１ではメモリゲート線ＭＧＬに印加する電圧とソース線ＳＬに印加する電圧の印加時間が１０μｓであり、Ｓｔｅｐ２〜Ｓｔｅｐ６では、メモリゲート線ＭＧＬに印加する電圧とソース線ＳＬに印加する電圧の印加時間が１００μｓとなっている。
【００７６】
続いて、図１１に示す電圧条件での読み出し動作について説明する。
【００７７】
メモリセルＢＩＴ１を選択して読み出しを行う場合、選択セルであるメモリセルＢＩＴ１と接続されている選択ゲート線ＳＧＬ０とビット線ＢＬ０とメモリゲート線ＭＧＬ０の電圧を１．５Ｖ、メモリセルＢＩＴ１と接続されていない選択ゲート線ＳＧＬ１〜３とビット線ＢＬ１とメモリゲート線ＭＧＬ１〜３の電圧を０Ｖ、ソース線ＳＬ０、ＳＬ１の電圧をすべて０Ｖとする。すると、選択セルであるメモリセルＢＩＴ１の選択トランジスタがオン状態となって、読み出し動作が行われる。メモリセルＢＩＴ１のメモリゲート線ＭＧＬ０の電圧は、より大きな読み出し電流を得るために１．５Ｖとしているが、読み出しのディスターブを避けるために０Ｖとしてもよい。
【００７８】
上述した条件において、ソース領域ＭＳとドレイン領域ＭＤ間の電界が書き込みと逆方向であるが、同一方向の読み出しも行うことができる。その場合、メモリセルＢＩＴ１と接続されている選択ゲート線ＳＧＬ０とビット線ＢＬ０の電位をそれぞれ１．５Ｖと０Ｖ、メモリセルＢＩＴ１と接続されていない選択ゲート線ＳＧＬ１〜３とビット線ＢＬ１の電位をそれぞれ０Ｖと１．５Ｖ、ソース線ＳＬ０、ＳＬ１の電位をすべて１．５Ｖとすることで実施することができる。
【００７９】
次に、本実施の形態１における他のメモリアレイ構成について説明する。図１４は、本実施の形態１における他のメモリアレイを示す回路図である。図１０に示すメモリアレイ構成に対し、図１４に示すメモリアレイでは、複数のソース線を接続して共通のソース線ＳＬとしている。また、複数のメモリゲート線を接続して共通のメモリゲート線ＭＧＬとしている。ソース線ＳＬ、メモリゲート線ＭＧＬを共通化することで、それぞれの線を駆動する高耐圧のドライバ数が削減され、チップ面積の低減を図ることができる。メモリアレイを構成する配線の共通化は、ソース線ＳＬもしくはメモリゲート線ＭＧＬのどちらか１つでもよい。
【００８０】
さらに、本実施の形態１における他のメモリアレイ構成について説明する。図１５は、本実施の形態１における他のメモリアレイを示す回路図である。図１０に示すメモリアレイ構成と比較すると、図１５に示すメモリアレイでは、メモリトランジスタと選択トランジスタの位置を入れ替えた配置となっており、メモリトランジスタ側の拡散層（ドレイン領域ＭＤ）にビット線ＢＬ、選択トランジスタ側の拡散層（ソース領域ＭＳ）にソース線ＳＬが接続されている。
【００８１】
図１４と図１５に示すメモリアレイにおける書き込み・消去・読み出し動作の印加電圧は、図１０に示すメモリアレイと基本的には同じであり、選択セルと非選択セルに図１１に示す電圧と同じ電圧を印加することにより動作させる。
【００８２】
以上、図２、図１１、図１２、図１３においてメモリセルおよびメモリアレイの動作電圧条件を示してきたが、これらの条件は一例であり、ここで示した数値をもって本発明が限定されるものではない。
【００８３】
次に、図１６〜図２３を参照しながら、図１に示す不揮発性半導体記憶装置（メモリセル）の製造方法の一例を説明する。図１６〜図２３は、本実施の形態１の不揮発性半導体記憶装置の製造方法を示す要部断面図である。各図には、ソース領域ＭＳを共有する２つのメモリセル領域の断面が示されている。
【００８４】
まず、図１６を説明する。ｐ型シリコン基板よりなる半導体基板ＰＳＵＢ上に素子分離領域ＳＴＩを形成し、メモリセル領域となるｐ型ウェル領域ＰＷＥＬを形成する。
【００８５】
このｐ型ウェル領域ＰＷＥＬの表面部に、選択トランジスタのしきい値を調整するｐ型不純物領域（チャネル領域）ＳＥを形成する。次に、半導体基板ＰＳＵＢの表面に対して清浄化処理を実施した後、選択トランジスタのゲート絶縁膜ＳＧＯＸを熱酸化法で形成し、その上に、選択ゲート電極となるｎ型ポリシリコン層ＮＳＧ（１００ｎｍ程度）および選択ゲート電極の保護用の酸化シリコン膜ＣＡＰを、順次堆積する。
【００８６】
次に、図１７を説明する。フォトリソグラフィ技術とドライエッチング技術を用いて、図１６で半導体基板ＰＳＵＢ上に形成したｎ型ポリシリコン層ＮＳＧを加工し、選択トランジスタの選択ゲート電極ＳＧ１、ＳＧ２を形成する。これらの選択ゲート電極ＳＧ１、ＳＧ２は、図面の奥行き方向に延在し、線状のパターン形状をしている。このパターン形状は、メモリアレイの選択ゲート線ＳＧＬに相当する（図１０等参照）。なお、このパターン形状を形成する際には、半導体基板ＰＳＵＢの表面に不要なダメージが入らないように、ゲート絶縁膜ＳＧＯＸの表面が露出した段階でドライエッチングを停止する。続いて、半導体基板ＰＳＵＢの表面にあるメモリトランジスタのチャネル領域にしきい値調整用のｎ型不純物領域ＭＥを形成する。例えば、ｎ型不純物領域ＭＥの不純物濃度は、１×１０１２／ｃｍ2程度である。
【００８７】
次に、図１８を説明する。図１７で半導体基板ＰＳＵＢ表面の保護用に残したゲート絶縁膜ＳＧＯＸをフッ酸で除去し、メモリトランジスタのゲート絶縁膜となる下部酸化シリコン膜ＢＯＴＯＸと酸窒化シリコン膜ＳＩＯＮを積層する。なお、ゲート絶縁膜ＳＧＯＸを除去する際に選択ゲート電極ＳＧ１、ＳＧ２上に形成されている酸化シリコン膜ＣＡＰを合わせて除去しても構わない。
【００８８】
メモリトランジスタのゲート絶縁膜となる下部酸化シリコン膜ＢＯＴＯＸと酸窒化シリコン膜ＳＩＯＮを形成するには、例えば下部酸化シリコン膜ＢＯＴＯＸ（３ｎｍ〜１０ｎｍ程度）を熱酸化法もしくはＩＳＳＧ（In-situ Stream Generation）酸化法により形成した後、酸窒化シリコン膜ＳＩＯＮ（５〜３０ｎｍ程度）を減圧化学的気相成長法で堆積する。ここで、下部酸化シリコン膜ＢＯＴＯＸの膜厚は、トンネリング現象が起こりにくい３ｎｍ以上であることが望ましい。
【００８９】
続いて、下部酸化シリコン膜ＢＯＴＯＸと酸窒化シリコン膜ＳＩＯＮの積層膜の上に、メモリゲート電極となるｎ型ポリシリコン層ＮＭＧ（１００ｎｍ程度）を堆積する。
【００９０】
次に、図１９を説明する。異方性エッチング技術により、図１８で堆積したｎ型ポリシリコン層ＮＭＧを酸窒化シリコン膜ＳＩＯＮが露出するまで除去し、選択ゲート電極ＳＧ１、ＳＧ２の側壁に下部酸化シリコン膜ＢＯＴＯＸと酸窒化シリコン膜ＳＩＯＮを介してメモリゲート電極ＭＧ１、ＭＧ２を形成する。このメモリゲート電極ＭＧ１、ＭＧ２のスペーサ幅は、４０〜９０ｎｍとすると良い。このとき、メモリゲート電極ＭＧ１、ＭＧ２とは反対側の選択ゲート電極ＳＧ１、ＳＧ２の側壁にも、ポリシリコン膜よりなる側壁スペーサＭＧＲが作られる。
【００９１】
次に、側壁スペーサＭＧＲを除去するため、フォトリソグラフィ技術を用い、フォトレジスト膜ＲＥＳ１でメモリゲート電極ＭＧ１、ＭＧ２を覆う。この際、フォトレジスト膜ＲＥＳ１の端部が選択ゲート電極ＳＧ１、ＳＧ２上となるようにフォトレジスト膜ＲＥＳ１を形成する。
【００９２】
続いて、図２０を説明する。図１９で作られたポリシリコン膜よりなる側壁スペーサＭＧＲをドライエッチング技術で除去し、さらに、フォトレジスト膜ＲＥＳ１を取り除く。その後、露出した酸窒化シリコン膜ＳＩＯＮを熱リン酸で除去する。そして、半導体基板ＰＳＵＢに低濃度のｎ型不純物のイオン打ち込みを行い、低濃度ｎ型不純物領域ＭＤＭを形成する。このイオン打ち込みの際、低濃度ｎ型不純物領域ＭＳＭも形成される。低濃度ｎ型不純物領域ＭＤＭ、ＭＳＭは、フォトリソグラフィ技術とレジスト膜を用いて、別々に形成しても構わない。
【００９３】
図２０でポリシリコン膜よりなる側壁スペーサＭＧＲを除去したのは、低濃度ｎ型不純物領域ＭＤＭを形成するためである。例えば、図１７において、ｎ型不純物領域ＭＥを形成した後に、フォトリソグラフィ技術を用いてフォトレジスト膜でソース領域の上部を覆い、低濃度ｎ型不純物領域ＭＤＭを形成するならば、ポリシリコン膜よりなる側壁スペーサＭＧＲを除去する必要はない。
【００９４】
次に、図２１を説明する。下部酸化シリコン膜ＢＯＴＯＸのうち表面に露出した部分をフッ酸で除去した後、酸化シリコン膜を堆積し、異方性エッチング技術を用いてエッチングすることで、選択ゲート電極ＳＧ１、ＳＧ２の側壁とメモリゲート電極ＭＧ１とＭＧ２の側壁に側壁スペーサＳＷを形成する。
【００９５】
続いて、図２２を説明する。半導体基板ＰＳＵＢ内にｎ型不純物のイオン打ち込みを行うことにより選択トランジスタのドレイン領域ＭＤとメモリトランジスタのソース領域ＭＳを形成する。ここでは、ドレイン領域ＭＤとソース領域ＭＳと記載されているが、ドレイン領域はドレイン領域ＭＤと低濃度ｎ型不純物領域ＭＤＭから構成され、ソース領域はソース領域ＭＳと低濃度ｎ型不純物領域ＭＳＭから構成される。
【００９６】
次に、図２３を説明する。半導体基板ＰＳＵＢの全面に層間絶縁膜ＩＮＳ１を堆積する。そして、フォトリソグラフィ技術とドライエッチング技術を用いて、ドレイン領域ＭＤ上にコンタクトホールを開口し、開口部に金属層よりなるプラグＣＯＮＴを堆積する。その後、フォトリソグラフィ技術とエッチング技術を用いて、層間絶縁膜ＩＮＳ１にプラグＣＯＮＴと電気的に接続する第１層配線Ｍ１を形成する。
【００９７】
図２３に示すように、メモリゲート電極ＭＧ１、ＭＧ２および選択ゲート電極ＳＧ１、ＳＧ２は、例えば紙面に垂直な方向に延在し、ドレイン領域ＭＤに接続される。ビット線ＢＬとなる第１層配線Ｍ１は、メモリゲート電極ＭＧ１、ＭＧ２や選択ゲート電極ＳＧ１ＳＧ２と直交する方向に延在する（図１０等参照）。なお、図１５に示す回路図の場合は、メモリゲート電極ＭＧ１、ＭＧ２と選択ゲート電極ＳＧ１、ＳＧ２の位置が入れ替わる。
【００９８】
続いて、第１層配線Ｍ１上に層間絶縁膜ＩＮＳ２を堆積する。以降、図示は省略するが、層間絶縁膜ＩＮＳ２にプラグを形成し、さらに、導電性膜を堆積してパターニングすることにより第２層配線を形成する。このように、層間絶縁膜と配線の形成工程を繰り返すことによって、多層の配線を形成することが可能となる。このようして、本実施の形態１における不揮発性半導体記憶装置を製造することができる。
【００９９】
次に、図２４〜図２６を用いて本実施の形態１における消去方式を実現する他のスプリットゲート型のメモリセルを示す。図２４〜図２６は、本実施の形態１における他の不揮発性半導体記憶装置（メモリセル）の要部断面図である。
【０１００】
図２４は、選択ゲート電極ＳＧをメモリゲート電極ＭＧの側壁スペーサの形状で構成したメモリセルを示している。このようなメモリセルの場合は、先に、メモリトランジスタの下部酸化シリコン膜ＢＯＴＯＸ、酸窒化シリコン膜ＳＩＯＮおよびメモリゲート電極ＭＧを形成し、その側壁に絶縁膜よりなる側壁スペーサＧＡＰＳＷを形成する。さらに、その側壁に、図１等を参照しながら説明したメモリセルのメモリゲート電極ＭＧと同様に、異方性エッチング技術を利用して選択ゲート電極ＳＧを形成する。
【０１０１】
なお、選択トランジスタのゲート絶縁膜ＳＧＯＸよりも厚い酸化膜で側壁スペーサＧＡＰＳＷを形成することにより、メモリゲート電極ＭＧと選択ゲート電極ＳＧとの間の耐圧を向上させることができる。
【０１０２】
また、メモリゲート電極ＭＧの下のチャネル領域（ｎ型不純物領域）と選択ゲート電極ＳＧの下のチャネル領域（ｐ型不純物領域）の不純物の注入は、それぞれ、メモリゲート電極ＭＧの形成前後に行なう。
【０１０３】
図２５は、メモリゲート電極ＭＧを選択ゲート電極ＳＧ上に乗り上げた構成のメモリセルを示している。このようなメモリセルの場合は、図１等を参照しながら説明したメモリセルの場合と同様に、選択ゲート電極ＳＧを先に形成し、下部酸化シリコン膜ＢＯＴＯＸ、酸窒化シリコン膜ＳＩＯＮおよびメモリゲート電極ＭＧを、フォトリソグラフィ技術を用いて形成する。メモリトランジスタのチャネル領域（ｎ型不純物領域）と選択トランジスタのチャネル領域（ｐ型不純物領域）の不純物の注入は、図１６および図１７を参照しながら説明した場合と同様に行なう。
【０１０４】
図２６は、選択ゲート電極ＳＧをメモリゲート電極ＭＧ上に乗り上げた構成のメモリセルを示している。このようなメモリセルの場合は、フォトリソグラフィ技術で選択ゲート電極ＳＧを形成する以外は、図２４に示したメモリセルと同様に形成することができる。すなわち、下部酸化シリコン膜ＢＯＴＯＸ、酸窒化シリコン膜ＳＩＯＮおよびメモリゲート電極ＭＧを先に形成した後、選択ゲート電極ＳＧを形成する。メモリトランジスタのチャネル領域（ｎ型不純物領域）と選択トランジスタのチャネル領域（ｐ型不純物領域）の不純物の注入は、それぞれ、メモリゲート電極ＭＧの形成前後に行なう。
【０１０５】
このように図２４〜図２６に示したメモリセル構造についても、図２〜図１５に示したメモリアレイと電圧条件で、図１に示したメモリセルと同様の動作を行わせることが可能である。
【０１０６】
（実施の形態２）
図２７に、本実施の形態２における代表的な不揮発性半導体記憶装置（メモリセル）の要部断面図を示す。ここで示す不揮発性半導体記憶装置のメモリセルは、電荷蓄積膜にトラップ性絶縁膜を用いたシングルゲート型セルである。
【０１０７】
図２７に示すように、メモリセルは、電荷蓄積膜である酸窒化シリコン膜ＳＩＯＮと、その下に位置する下部酸化シリコン膜ＢＯＴＯＸからなるゲート絶縁膜、ｎ型ポリシリコン膜のような導電体からなるメモリゲート電極ＭＧを有している。そして、ｎ型の不純物が導入された半導体領域（シリコン領域））よりなるソース領域（ソース拡散層、ｎ型半導体領域）ＭＳ、ｎ型の不純物が導入された半導体領域（シリコン領域）よりなるドレイン領域（ドレイン拡散層、ｎ型半導体領域）ＭＤを有する。ソース領域ＭＳおよびドレイン領域ＭＤは、ｐ型のシリコン基板よりなる半導体基板ＰＳＵＢ上に設けられたｐ型ウェル領域ＰＷＥＬ中に形成される。
【０１０８】
前記実施の形態１のメモリセルと同様に、ＦＮストレス印加を実施した際にメモリゲート電極ＭＧから電荷蓄積膜に正孔を注入しやすくするために、電荷蓄積膜として窒化シリコン膜の代わりに酸窒化シリコン膜ＳＩＯＮを用い、酸窒化シリコン膜ＳＩＯＮがメモリゲート電極ＭＧに直接接触するように構成し、上部酸化シリコン膜がない構造となっている。このように構成することにより、メモリゲート電極ＭＧから電荷蓄積膜である酸窒化シリコン膜ＳＩＯＮへの正孔注入量を増やすことができ、効率的にメモリセルのしきい値電圧を下げることができる。また、酸窒化シリコン膜ＳＩＯＮの高い電荷保持能力により上部酸化シリコン膜がなくても優れたデータ保持特性が得られる。
【０１０９】
また、前記実施の形態１のメモリセルと同様に、充分な電荷蓄積量を確保するために、酸窒化シリコン膜ＳＩＯＮ中もしくは酸窒化シリコン膜ＳＩＯＮと下部酸化シリコン膜ＢＯＴＯＸとの間に窒化シリコン膜を積層した構造としても良い。また、更に優れたデータ保持能力を得るために、メモリゲート電極ＭＧから電荷蓄積膜に注入される正孔のトンネル現象が起こる３ｎｍ以下の上部酸化シリコン膜を設けても良い。上部酸化シリコン膜を設けた場合、上部酸化シリコン膜の間にナノ導電粒子、窒化シリコン膜もしくはアモルファス薄膜を挟むことで、効果的にトンネル現象での正孔の注入を行うことができる。
【０１１０】
メモリゲート電極ＭＧに関しても、前記実施の形態１のメモリセルと同様に、ｎ型ポリシリコン膜ではなく、ｐ型ポリシリコン膜を使うことで、また、ｎ型ポリシリコン膜のｎ型不純物濃度を下げることで、ＦＮストレス印加時のメモリゲート電極ＭＧから電荷蓄積膜への正孔注入量を増やすことができる。
【０１１１】
次に、本実施の形態２におけるメモリセルの書き込み・消去・読み出し動作について説明する。図２８に、「書き込み」、「消去」および「読み出し」時における各部位への電圧の印加条件を示す。書き込み動作、消去動作および読み出し動作を、ソース領域ＭＳとドレイン領域ＭＤに印加する電圧を反対にして行うことで、電荷の蓄積箇所を酸窒化シリコン膜ＳＩＯＮのソース側の第１局在領域とドレイン側の第２局在領域の２箇所にして、２ビット／セル動作にすることが可能である。ここでは、ソース側の第１局在領域に電荷を蓄積する場合の書き込み動作、消去動作および読み出し動作について説明する。
【０１１２】
書き込み動作は、チャネルホットエレクトロン注入法(ＣＨＥ)によって行う。書き込み電圧としては、例えば、ソース領域ＭＳに印加する電圧を５Ｖ、メモリゲート電極ＭＧに印加する電圧を７Ｖとすることができる。そして、ドレイン領域ＭＤに印加する電圧を０Ｖ、ｐ型ウェルＰＷＥＬに印加する電圧を０Ｖとする。なお、書き込み動作は、チャネルホットエレクトロン注入法の他にチャネル誘起２次電子注入(ＣＨＩＳＥＬ)等の他の方法でも書き込みを行うこともできる。
【０１１３】
図２９は、チャネルホットエレクトロン注入法での書き込み時の電荷の動きを示す。チャネルを流れる電子（エレクトロン）は、ソース領域ＭＳに高電圧を印加したことにより生じるソース領域ＭＳ端の強電界で加速してホットエレクトロンになり、メモリゲート電極ＭＧに印加した正電圧による垂直方向電界によってメモリゲート電極ＭＧ下の酸窒化シリコン膜ＳＩＯＮ中にホットエレクトロンが注入される。注入された電子（ホットエレクトロン）は、酸窒化シリコン膜ＳＩＯＮにあるトラップ準位に捕獲され、この結果、酸窒化シリコン膜ＳＩＯＮに電子が蓄積されてメモリセルのしきい値電圧が上昇する。
【０１１４】
ここで、本実施の形態２では、チャネルホットエレクトロン注入法を用いて書き込み動作を行なっているのに対し、前記実施の形態１では、ソースサイド注入方式を利用している。どちらの注入方式でもホットエレクトロンを生成してホットエレクトロンを電荷蓄積膜に注入する点では同じであるが、相違する点は、メモリセルの各部位に印加する電圧条件が異なる。この電圧条件が異なることにより、ホットエレクトロンが発生する場所が異なる。前記実施の形態１で用いているソースサイド注入方式では、図３に示すように、選択ゲート電極ＳＧとメモリゲート電極ＭＧの境界付近の直下でホットエレクトロンが生成される。これに対し、本実施の形態２で用いているチャネルホットエレクトロン注入法では、図２９に示すように、ｐ型ウェルＰＷＥＬとソース領域ＭＳの境界付近でホットエレクトロンが発生していることがわかる。このチャネルホットエレクトロン注入法を用いることにより、電子の蓄積箇所を酸窒化シリコン膜ＳＩＯＮのソース側の第１局在領域にすることができる。
【０１１５】
次に、消去動作の説明を行う。消去動作のフローは、図４に示した前記実施の形態１でのフローチャートと同じであり、まずＦＮストレス印加を行った後、設定したしきい値電圧に達するまでＢＴＢＴホットホール消去を繰り返し行うことに特徴の１つがある。
【０１１６】
図３０は、ＦＮストレス印加時の電荷の動きを示す図である。ＦＮストレス印加では、印加電圧として、例えば、メモリゲート電極ＭＧに印加する電圧を１１Ｖ、その他の部位への印加電圧（ソース領域ＭＳに印加する電圧、ドレイン領域ＭＤに印加する電圧、ｐ型ウェルＰＷＥＬに印加する電圧）をすべて０Ｖにする。このＦＮストレス印加によるＦＮトンネル現象で、図３０に示すように、メモリゲート電極ＭＧから酸窒化シリコン膜ＳＩＯＮに正孔を注入する。この際、書き込み動作で酸窒化シリコン膜ＳＩＯＮに電子を蓄積した箇所では、蓄積した電子によりメモリゲート電極ＭＧと酸窒化シリコン膜ＳＩＯＮとの界面の酸窒化シリコン膜ＳＩＯＮにかかる垂直の電界が大きくなるため、正孔の注入量が多くなる。この正孔の注入によって書き込み動作で酸窒化シリコン膜ＳＩＯＮに蓄積した電子を減らして、メモリセルのしきい値電圧を下げる。ドレイン領域ＭＤに印加する電圧は、ＢＴＢＴ消去に移る際の電圧の切り換えを不要とするために、ＢＴＢＴ消去時と同じフローティング状態とすることもできる。ＦＮストレス印加によるメモリセルのしきい値電圧の変化は、図６に示した特性と同様である。
【０１１７】
図３１にＦＮストレス印加後のＢＴＢＴ消去時の電荷の動きを示す。ＢＴＢＴ消去では、例えば、メモリゲート電極ＭＧに印加する電圧を−６Ｖ、ソース領域ＭＳに印加する電圧を６Ｖとし、ドレイン領域ＭＤをフローティング状態とする。ソース領域ＭＳとメモリゲート電極ＭＧとの間にかかる電圧によってソース領域ＭＳ端部においてバンド間トンネリング現象で生成された正孔が、ソース領域ＭＳに印加されている高電圧によって加速されてホットホールとなり、その一部がメモリゲート電極ＭＧに印加された負電圧に引き寄せられて酸窒化シリコン膜ＳＩＯＮ中に注入される。注入されたホットホールは、酸窒化シリコン膜ＳＩＯＮのトラップ準位に捕獲され、メモリセルのしきい値電圧が低下する。そして、メモリセルのしきい電圧が充分に下がるまで（ベリファイ動作をパスするまで）、ＢＴＢＴ消去を繰り返し行なう。ＢＴＢＴ消去では、ホットホールを注入するため、電荷蓄積膜が電荷中性状態を越えて正電荷蓄積状態になるようにすることができるので、メモリトランジスタのしきい値電圧を充分に下げることができ、大きな読み出し電流が得られて、高速動作に適している利点がある。
【０１１８】
このように本実施の形態２でも前記実施の形態１と同様に、ＦＮストレス印加によるしきい値電圧の低下により、バンド間トンネリング現象が発生する位置での垂直方向電界が小さくなり、バンド間トンネリングにより生じる電子・正孔量が減少して、前記実施の形態１と同様に消去電流の低減効果を得ることができる。
【０１１９】
次に、読み出し方法について説明する。読み出し動作は、例えば、ドレイン領域ＭＤに印加する電圧を１．５Ｖ、ソース領域ＭＳに印加する電圧を０Ｖ、メモリゲート電極ＭＧに印加する電圧を３Ｖとする。そして、ソース領域ＭＳとドレイン領域ＭＤとの間の電圧を書き込み時と逆方向にして行う。これにより読み出し動作を行なうことができる。
【０１２０】
続いて、複数のメモリセルでメモリアレイを構成した際の動作について説明する。
【０１２１】
図３２は、本実施の形態２におけるメモリアレイを示す回路図である。簡略化のため、２×４個のメモリセルのみを示している。図３２に示すように、電荷蓄積膜のソース領域ＭＳ側とドレイン領域ＭＤ側の２箇所を局在領域して２ビット／セル動作を行うために、左右対称のバーチャルグランドアレイと呼ぶアレイ構成を採用している。
【０１２２】
図３２に示すように、各メモリセルのメモリゲート電極ＭＧを接続するメモリゲート線ＭＧＬ０〜ＭＧＬ３は、Ｘ方向に平行に延在する。
【０１２３】
また、メモリセルのソース領域ＭＳとドレイン領域ＭＤを接続するビット線ＢＬ０〜ＢＬ２は、Ｙ方向、すなわち、メモリゲート線ＭＧＬ０〜ＭＧＬ３と直交する方向に延在する。なお、これらの配線は、回路図上だけでなく、各素子や配線のレイアウト上も前記方向に延在するように構成されている。
【０１２４】
図３２では図示を省略するが、ビット線ＢＬ０〜ＢＬ２等とメモリゲート線ＭＧＬ０〜ＭＧＬ３等には、書き込み・消去時に高電圧を印加するために高耐圧のＭＯＳトランジスタからなる昇圧ドライバが接続されている。ビット線ＢＬ０〜ＢＬ２等は、ローカルビット線を構成している。１本のローカルビット線には、１６個、３２個もしくは６４個のメモリセルを接続し、ローカルビット線はローカルビット線を選択するＭＯＳトランジスタを介してグローバルビット線に接続され、グローバルビット線はセンスアンプに接続されている。
【０１２５】
図３３は、図３２に示すメモリアレイにおいて書き込み・消去・読み出し時に各配線に印加する電圧条件を示す図である。
【０１２６】
まず、図３３に示した電圧条件での書き込み動作について説明する。図３３に示した書き込み条件は、図３２に示すメモリセルＢＩＴ１のビット線ＢＬ１側に電荷を注入する条件である。選択セルであるメモリセルＢＩＴ１の電荷を注入する側に接続されているビット線ＢＬ１には５Ｖ、メモリゲート線ＭＧＬ０には７Ｖを印加し、メモリセルＢＩＴ１の電荷を注入しない側に接続されているビット線ＢＬ０は０Ｖとする。この結果、図２８で示す書き込み条件を満たしてメモリセルＢＩＴ１のビット線ＢＬ１側の電荷蓄積膜内に電子が注入されて書き込み動作が行なわれる。この際、非選択のメモリセルＢＩＴ２のビット線ＢＬ１側に電荷が注入されないようにメモリセルＢＩＴ２に接続されたビット線ＢＬ２には３Ｖを印加する。その他、選択セルが接続されていないメモリゲート線ＭＧＬ１〜３は０Ｖとする。
【０１２７】
次に、図３３に示した電圧条件での消去動作について説明する。一定時間のＦＮストレス印加後に、ＢＴＢＴ消去単位毎に順次ＢＴＢＴ消去を行っていくシーケンスで、消去動作を行う。最初のＦＮストレス印加では、すべてのメモリゲート線ＭＧＬ０〜ＭＧＬ３に１１Ｖを印加し、ビット線ＢＬ０〜ＢＬ２はすべて０Ｖにする。この条件で、すべてのメモリセルに対してＦＮストレスが印加される。その後のＢＴＢＴ消去では、ＷＯＲＤ１に含まれるメモリセルが接続されているビット線ＢＬ０〜２には６Ｖ、メモリゲート線ＭＧＬ０には−６Ｖを印加する。ビット線ＢＬ０〜ＢＬ２とメモリゲート線ＭＧＬ０にともに高電圧が印加されているＷＯＲＤ１のメモリセルにおいて、ＢＴＢＴの消去が行われる。同様にして、ＷＯＲＤ２、ＷＯＲＤ３、ＷＯＲＤ４と順次ＢＴＢＴ消去を行っていく。
【０１２８】
続いて、図３３に示した電圧条件での読み出し動作について説明する。メモリセルＢＩＴ１のビット線ＢＬ１側に蓄積した電荷を読み出す場合、選択セルであるメモリセルＢＩＴ１が接続されているビット線ＢＬ０に１．５Ｖ、ビット線ＢＬ１に０Ｖ、メモリゲート線ＭＧＬ０に３Ｖを印加する。書き込みとは逆方向の電流を流して読み出しを行うことになる。
【０１２９】
以上、図２８および図３３において本実施の形態２におけるメモリセルを駆動する電圧条件を示してきたが、これらの条件は一例であり、ここで示した数値をもって本発明が限定されるものではない。
【０１３０】
図２７に示す不揮発性半導体記憶装置（メモリセル）の製造方法は、メモリトランジスタのゲート絶縁膜の形成方法を除き、ＮＲＯＭ（Nitride ROM）の製造方法と同じである。
【０１３１】
メモリトランジスタのゲート絶縁膜の形成は、下部酸化シリコン膜ＢＯＴＯＸ（３ｎｍ〜１０ｎｍ程度）を熱酸化法もしくはＩＳＳＧ（In-situ Stream Generation）酸化法により形成した後、酸窒化シリコン膜ＳＩＯＮ（５〜３０ｎｍ程度）を減圧化学的気相成長法で堆積して行う。ここで、下部酸化シリコン膜ＢＯＴＯＸの膜厚は、トンネリング現象が起こりにくい３ｎｍ以上であることが望ましい。このようにして、本実施の形態２における不揮発性半導体記憶装置を製造することができる。
【０１３２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１３３】
前記実施の形態１および前記実施の形態２では、メモリセルの電荷蓄積膜として酸窒化シリコン膜もしくは窒化シリコン膜を用いたが、酸化タンタル膜、酸化アルミニウム膜等のトラップ準位を有するトラップ性絶縁膜を用いてもよい。
【０１３４】
また、前記実施の形態１および前記実施の形態２では、ＦＮストレス印加として、ＦＮトンネリング現象を用いてメモリゲート電極から電荷蓄積膜へ正孔を注入する例について説明しているが、これに限らず、例えば、ＦＮトンネリング現象を用いて、電荷蓄積膜からメモリゲート電極に電子を引き抜くことで、電荷蓄積膜に蓄積されている電子を低減してもよい。
【産業上の利用可能性】
【０１３５】
本発明は、不揮発性半導体記憶装置を製造する製造業に幅広く利用することができる。
【図面の簡単な説明】
【０１３６】
【図１】本発明の実施の形態１における不揮発性半導体記憶装置（メモリセル）の要部断面図である。
【図２】図１に示す不揮発性半導体記憶装置の書き込み・消去・読み出し時における選択メモリセルの各部位への電圧印加条件を示す図である。
【図３】図１に示す不揮発性半導体記憶装置の書き込み時における電荷の動きを示す図である。
【図４】本実施の形態１における消去動作を示すフローチャートである。
【図５】図１に示す不揮発性半導体記憶装置において、ＦＮストレス印加時の電荷の動きを示す図である。
【図６】図１に示す不揮発性半導体記憶装置において、メモリゲート電極に正の電圧を印加（ＦＮストレス印加）した際、メモリセルのしきい値電圧が変化する様子を示すグラフである。
【図７】図１に示す不揮発性半導体記憶装置において、ＢＴＢＴ消去時の電荷の動きを示す図である。
【図８】図１に示す不揮発性半導体記憶装置において、ＦＮストレス印加を実施した場合と実施しなかった場合、ＢＴＢＴ消去での消去電流の時間変化を示す図である。
【図９】図１に示す不揮発性半導体記憶装置において、ＦＮストレス印加を実施した場合と実施しなかった場合、ＢＴＢＴ消去でのしきい値電圧の時間変化を示す図である。
【図１０】実施の形態１におけるメモリアレイを示す回路図である。
【図１１】メモリアレイにおける書き込み・消去・読み出し時に各配線に印加する電圧条件を示す図である。
【図１２】消去動作の電圧印加シーケンスを示す図である。
【図１３】ＦＮストレス印加後のＢＴＢＴ消去において、印加電圧を段階的に上げる電圧条件を示す図である。
【図１４】実施の形態１における他のメモリアレイを示す回路図である。
【図１５】実施の形態１における他のメモリアレイを示す回路図である。
【図１６】実施の形態１における不揮発性半導体記憶装置の製造工程を示す要部断面図である。
【図１７】図１６に続く不揮発性半導体記憶装置の製造工程を示す要部断面図である。
【図１８】図１７に続く不揮発性半導体記憶装置の製造工程を示す要部断面図である。
【図１９】図１８に続く不揮発性半導体記憶装置の製造工程を示す要部断面図である。
【図２０】図１９に続く不揮発性半導体記憶装置の製造工程を示す要部断面図である。
【図２１】図２０に続く不揮発性半導体記憶装置の製造工程を示す要部断面図である。
【図２２】図２１に続く不揮発性半導体記憶装置の製造工程を示す要部断面図である。
【図２３】図２２に続く不揮発性半導体記憶装置の製造工程を示す要部断面図である。
【図２４】実施の形態１における他の不揮発性半導体記憶装置の要部断面図である。
【図２５】実施の形態１における他の不揮発性半導体記憶装置の要部断面図である。
【図２６】実施の形態１における他の不揮発性半導体記憶装置の要部断面図である。
【図２７】実施の形態２における不揮発性半導体記憶装置の要部断面図である。
【図２８】実施の形態２における不揮発性半導体記憶装置において、書き込み・消去・読み出し動作の際、選択メモリセルの各部位へ印加する電圧条件を示す図である。
【図２９】図２７に示す不揮発性半導体記憶装置の書き込み時における電荷の動きを示す図である。
【図３０】図２７に示す不揮発性半導体記憶装置において、ＦＮストレス印加時の電荷の動きを示す図である。
【図３１】図２７に示す不揮発性半導体記憶装置において、ＢＴＢＴ消去時の電荷の動きを示す図である。
【図３２】実施の形態２におけるメモリアレイを示す回路図である。
【図３３】メモリアレイにおける書き込み・消去・読み出し時に各配線に印加する電圧条件を示す図である。
【図３４】本発明者らが検討した不揮発性半導体記憶装置におけるＢＴＢＴ消去動作を示すメモリセルの要部断面図である。
【符号の説明】
【０１３７】
ＢＩＴ１  メモリセル
ＢＩＴ２  メモリセル
ＢＬ、ＢＬ０、ＢＬ１  ビット線
ＢＯＴＯＸ  下部酸化シリコン膜
ＣＡＰ  酸化シリコン膜
ＣＯＮＴ  プラグ
ＧＡＰＳＷ  側壁スペーサ
ＩＮＳ１  層間絶縁膜
ＩＮＳ２  層間絶縁膜
Ｍ１  第１層配線
ＭＤ  ドレイン領域
ＭＤＭ  低濃度ｎ型不純物領域
ＭＥ  ｎ型不純物領域
ＭＧ、ＭＧ１、ＭＧ２  メモリゲート電極
ＭＧＬ、ＭＧＬ０〜ＭＧＬ３  メモリゲート線
ＭＧＲ  側壁スペーサ
ＭＳ  ソース領域
ＭＳＭ  低濃度ｎ型不純物領域
ＮＭＧ  ｎ型ポリシリコン層
ＮＳＧ  ｎ型ポリシリコン層
ＰＳＵＢ  半導体基板
ＰＷＥＬ  ｐ型ウェル
ＲＥＳ１  フォトレジスト膜
ＳＥ  ｐ型不純物領域
ＳＧ、ＳＧ１、ＳＧ２  選択ゲート電極
ＳＧＬ、ＳＧＬ０〜ＳＧＬ３  選択ゲート線
ＳＧＯＸ  ゲート絶縁膜
ＳＩＮ  窒化シリコン膜
ＳＩＯＮ  酸窒化シリコン膜
ＳＬ、ＳＬ０〜ＳＬ３  ソース線
ＳＴＩ  素子分離領域
ＳＷ  側壁スペーサ
ＴＯＰＯＸ  上部酸化シリコン膜
Ｖｄ  電圧（ドレイン領域に印加する電圧）
Ｖｍｇ  電圧（メモリゲート電極に印加する電圧）
Ｖｓ  電圧（ソース領域に印加する電圧）
Ｖｓｇ  電圧（選択ゲート電極に印加する電圧）
Ｖｗｅｌｌ  電圧（ｐ型ウェルに印加する電圧）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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