(57)【要約】【課題】選択ゲートトランジスタのゲート電極間のビット線コンタクトのコンタクトホール形成を確実にできるようにする。【解決手段】シリコン基板１にメモリセルトランジスタおよび選択ゲートトランジスタのゲート電極ＭＧ、ＳＧが形成されたもので、選択ゲートＳＧ−ＳＧ間の構成として、ゲート電極ＳＧの対向する側壁にシリコン窒化膜１２の厚いスペーサを設ける。シリコン窒化膜１２はシリコン基板１に対してシリコン酸化膜１１を介した状態で形成される。ゲート電極ＭＧ、ＳＧの上部にはコバルトシリサイドの金属シリサイド層８が形成される。ビット線コンタクトのコンタクトホール１６は、シリコン窒化膜１３、１２の部分で自己整合的に制約を受けて狭くなり、確実にコンタクトプラグ１７を形成できる。【選択図】図３
2008192891.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介して形成され、上部に金属シリサイド層が設けられた第１のゲート電極を有するメモリセルトランジスタが複数個列状に配置され、この列の両端部にそれぞれ、前記半導体基板上にゲート絶縁膜を介して形成され、上部に金属シリサイド層が設けられた第２のゲート電極を有する選択ゲートトランジスタが配置されたメモリユニットが行列方向に配置された半導体装置であって、
隣接する前記第２のゲート電極間の前記半導体基板の表層に形成された不純物拡散領域と、
前記第１のゲート電極間および前記第１のゲート電極と前記第２のゲート電極との間に形成された第１のシリコン酸化膜と、
隣接する前記第２のゲート電極に対向する当該第２のゲート電極の側壁部に第２のシリコン酸化膜を介して形成された第１のシリコン窒化膜と、
前記第１および第２のゲート電極の上面、前記第１のシリコン酸化膜上面および前記第１のシリコン窒化膜の上面を覆うように形成された第２のシリコン窒化膜と、
前記第２のシリコン窒化膜の上部に形成された第３のシリコン酸化膜と、
隣接する前記第２のゲート電極の間にそれらの間隔よりも短い幅寸法で形成され、前記第３のシリコン酸化膜および前記第２のシリコン窒化膜を貫通すると共に前記第１のシリコン窒化膜の間を通って前記不純物拡散領域の表面に達するように形成されたコンタクトプラグとを備えたことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記コンタクトプラグは、前記第２の不純物拡散領域に接触する部分の第１の幅寸法は対向する前記第２のシリコン窒化膜の間の寸法によって規定され、前記第３のシリコン酸化膜内の部分の第２の幅寸法は前記第１の幅寸法よりも大きく設定されていることを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記不純物拡散領域は、隣接する前記第２のゲート電極間全体にわたって前記半導体基板の表層に形成された第１の領域と、一方の端部が隣接する前記第１のシリコン窒化膜の一方の下方に位置し、他方の端部が前記隣接する前記第１のシリコン窒化膜の他方の下方に位置し、前記半導体基板表面からの深さが前記第１の領域より深い第２の領域を有することを特徴とする半導体装置。
【請求項４】
半導体基板上にゲート絶縁膜を介して形成され、上部に金属シリサイド層が設けられた第１のゲート電極を有するメモリセルトランジスタが複数個列状に配置され、この列の両端部にそれぞれ、前記半導体基板上にゲート絶縁膜を介して形成され、上部に金属シリサイド層が設けられた第２のゲート電極を有する選択ゲートトランジスタが配置されたメモリユニットが行列方向に配置された半導体装置の製造方法であって、
隣接する前記第２のゲート電極間の前記半導体基板の表層に不純物拡散領域を形成する工程と、
前記第１のゲート電極間および前記第１のゲート電極と前記第２のゲート電極との間に第１のシリコン酸化膜を充填するように形成する工程と、
前記第１および第２のゲート電極の上面、前記第１のシリコン酸化膜の上面、前記第２のゲート電極が対向する部分の側壁部および前記半導体基板の前記不純物拡散領域の上面に第２のシリコン酸化膜を介して第１のシリコン窒化膜を形成する工程と、
前記第１のシリコン窒化膜をスペーサ加工して前記第２のゲート電極が対向する部分の側壁部にスペーサを形成する工程と、
前記スペーサ間に第３のシリコン酸化膜を埋め込み形成する工程と、
前記第１および第２のゲート電極の上部と前記第１のシリコン酸化膜の上部とを露出させ、前記第１および第２のゲート電極の上部に金属シリサイド層を形成する工程と、
前記第１および第２のゲート電極の上部の前記金属シリサイド層の上面、前記第１のシリコン酸化膜の上面、前記第１のシリコン窒化膜および前記第３のシリコン酸化膜の上面を覆うように第２のシリコン窒化膜を形成する工程と、
前記第２のシリコン窒化膜を覆うように第４のシリコン酸化膜を形成する工程と、
前記不純物拡散層上において、前記第２のゲート電極間の幅寸法よりも小さい幅寸法でかつ前記スペーサ間の幅寸法より大きな幅寸法で、前記第４のシリコン酸化膜を貫通すると共に前記第２のシリコン窒化膜、前記第３のシリコン酸化膜を貫通し、前記スペーサの間を通って前記不純物拡散領域の表面に達するコンタクトホールを形成する工程と、
前記コンタクトホールに導体を埋め込んでコンタクトプラグを形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記不純物拡散領域を形成する工程は、隣接する前記第２のゲート電極間全体にわたって前記半導体基板の表層に第１の不純物拡散領域を形成する工程と、一方の端部が隣接する前記第１のシリコン窒化膜の一方の下方に位置し、他方の端部が前記隣接する前記第１のシリコン窒化膜の他方の下方に位置し、前記半導体基板表面からの深さが前記第１の領域より深い第２の不純物拡散領域を形成する工程からなることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、互いに隣接する選択ゲートトランジスタを構成するゲート電極間にコンタクトプラグが形成される構成の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ装置に代表される不揮発性記憶装置としての半導体装置においては、メモリセルトランジスタのゲート電極の低抵抗化を図るために、ゲート電極の上にタングステンシリサイド（ＷＳｉ）を形成していた。
近年、設計ルールの微細化に伴い、ゲート電極の更なる低抵抗化を図るために、シリサイド層をコバルトシリサイド（ＣｏＳｉ）で形成することが考えられるようになってきた（例えば、特許文献１参照）。
【０００３】
コバルトシリサイド層を備えた半導体装置においては、コバルトシリサイド層をゲート電極加工後に形成する方法があり、この形成方法を用いる際には、バリア膜（またはストッパ膜）として形成されるシリコン窒化膜が各ゲート電極の側壁を覆う第１の膜と、各ゲート電極の上面を覆う第２の膜の２層構造になる。
また、設計ルールの微細化に伴い、選択ゲートトランジスタのゲート電極間に形成するビット線コンタクトのコンタクト径の微細化も重要となっている。しかし世代が進むにつれ、リソグラフィー技術によるコンタクトの微細化は困難となりつつある。
【０００４】
このため、特許文献１に示す構造において、ビット線コンタクトの形成時に下層との合わせずれが生じると、ビット線コンタクトと選択ゲート電極との距離が短くなりすぎて、ビット線コンタクトからのリーク電流が発生するという問題点が生じていた。
【特許文献１】特開２００６−１００４０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、ビット線コンタクトからのリーク電流の発生を防止する半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様の半導体装置は、半導体基板上にゲート絶縁膜を介して形成され、上部に金属シリサイド層が設けられた第１のゲート電極を有するメモリセルトランジスタが複数個列状に配置され、この列の両端部にそれぞれ、前記半導体基板上にゲート絶縁膜を介して形成され、上部に金属シリサイド層が設けられた第２のゲート電極を有する選択ゲートトランジスタが配置されたメモリユニットが行列方向に配置された半導体装置であって、隣接する前記第２のゲート電極間の前記半導体基板の表層に形成された不純物拡散領域と、前記第１のゲート電極間および前記第１のゲート電極と前記第２のゲート電極との間に形成された第１のシリコン酸化膜と、隣接する前記第２のゲート電極に対向する当該第２のゲート電極の側壁部に第２のシリコン酸化膜を介して形成された第１のシリコン窒化膜と、前記第１および第２のゲート電極の上面、前記第１のシリコン酸化膜上面および前記第１のシリコン窒化膜の上面を覆うように形成された第２のシリコン窒化膜と、前記第２のシリコン窒化膜の上部に形成された第３のシリコン酸化膜と、隣接する前記第２のゲート電極の間にそれらの間隔よりも短い幅寸法で形成され、前記第３のシリコン酸化膜および前記第２のシリコン窒化膜を貫通すると共に前記第１のシリコン窒化膜の間を通って前記不純物拡散領域の表面に達するように形成されたコンタクトプラグとを備えたことを特徴とする。
【０００７】
また、本発明の一態様の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介して形成され、上部に金属シリサイド層が設けられた第１のゲート電極を有するメモリセルトランジスタが複数個列状に配置され、この列の両端部にそれぞれ、前記半導体基板上にゲート絶縁膜を介して形成され、上部に金属シリサイド層が設けられた第２のゲート電極を有する選択ゲートトランジスタが配置されたメモリユニットが行列方向に配置された半導体装置の製造方法であって、隣接する前記第２のゲート電極間の前記半導体基板の表層に不純物拡散領域を形成する工程と、前記第１のゲート電極間および前記第１のゲート電極と前記第２のゲート電極との間に第１のシリコン酸化膜を充填するように形成する工程と、前記第１および第２のゲート電極の上面、前記第１のシリコン酸化膜の上面、前記第２のゲート電極が対向する部分の側壁部および前記半導体基板の前記不純物拡散領域の上面に第２のシリコン酸化膜を介して第１のシリコン窒化膜を形成する工程と、前記第１のシリコン窒化膜をスペーサ加工して前記第２のゲート電極が対向する部分の側壁部にスペーサを形成する工程と、前記スペーサ間に第３のシリコン酸化膜を埋め込み形成する工程と、前記第１および第２のゲート電極の上部と前記第１のシリコン酸化膜の上部とを露出させ、前記第１および第２のゲート電極の上部に金属シリサイド層を形成する工程と、前記第１および第２のゲート電極の上部の前記金属シリサイド層の上面、前記第１のシリコン酸化膜の上面、前記第１のシリコン窒化膜および前記第３のシリコン酸化膜の上面を覆うように第２のシリコン窒化膜を形成する工程と、前記第２のシリコン窒化膜を覆うように第４のシリコン酸化膜を形成する工程と、前記不純物拡散層上において、前記第２のゲート電極間の幅寸法よりも小さい幅寸法でかつ前記スペーサ間の幅寸法より大きな幅寸法で、前記第４のシリコン酸化膜を貫通すると共に前記第２のシリコン窒化膜、前記第３のシリコン酸化膜を貫通し、前記スペーサの間を通って前記不純物拡散領域の表面に達するコンタクトホールを形成する工程と、前記コンタクトホールに導体を埋め込んでコンタクトプラグを形成する工程とを備えたことを特徴とする。
【発明の効果】
【０００８】
本発明により、ビット線コンタクトのリーク電流を防ぐことができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明をＮＡＮＤ型フラッシュメモリ装置に適用した場合の一実施形態について図面を参照しながら説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１０】
先ず、本実施形態のＮＡＮＤ型フラッシュメモリ装置の構成を説明する。
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。
【００１１】
ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に対して直列接続された複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニット（メモリユニット）ＳＵが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。
【００１２】
図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（制御ゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１３】
図２はメモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板としてのシリコン基板１に、素子分離領域としてのＳＴＩ（shallow trench isolation）２が図２中Ｙ方向に沿って所定間隔で複数本形成され、これによって活性領域３が図２中Ｘ方向に分離形成されている。活性領域３と直交する図２中Ｘ方向に沿って所定間隔でメモリセルトランジスタのワード線ＷＬが形成されている。また、図２中Ｘ方向に沿って一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が形成されている。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する活性領域３上には第１のゲート電極であるメモリセルトランジスタのゲート電極ＭＧが、選択ゲート線ＳＧＬ１と交差する活性領域３上には第２のゲート電極である選択ゲートトランジスタのゲート電極ＳＧが形成されている。
【００１４】
図３は、図２中、切断線Ａ−Ａで示す部分の断面図である。すなわち、活性領域３におけるゲート電極ＳＧ部分を中心として示したものである。この図３において、シリコン基板１上に形成されたゲート電極ＭＧおよびゲート電極ＳＧは、ゲート絶縁膜としてのトンネル絶縁膜４を介してフローティングゲート電極用の多結晶シリコン膜５、ＯＮＯ膜などからなる電極間絶縁膜６、コントロールゲート電極用の多結晶シリコン膜７および金属シリサイド層としてのコバルトシリサイド（ＣｏＳｉ２）膜８が順次積層された構成となっている。
【００１５】
ゲート電極ＳＧのゲート間絶縁膜６には、多結晶シリコン膜５と多結晶シリコン膜７を導通するための開口６ａが形成され、この開口６ａ内に多結晶シリコン膜７が埋め込まれている。シリコン基板１のゲート電極ＭＧ−ＭＧ間、ＭＧ−ＳＧ間にはソース／ドレイン領域となる不純物拡散領域１ａが形成され、ゲート電極ＳＧ−ＳＧ間には不純物拡散領域１ａと同じく不純物拡散領域１ｂが形成されると共に、不純物拡散領域１ｂの中央部に後述するビット線コンタクトのコンタクト抵抗を下げるための不純物拡散領域１ｃが形成されている。
【００１６】
ゲート電極ＭＧ及びゲート電極ＳＧの側壁には、シリコン基板１の表面から所定高さまでＲＴＯ（rapid thermal oxidation）処理による例えば４ｎｍ程度の膜厚のシリコン酸化膜およびＬＰ−ＣＶＤ法による例えば５ｎｍ程度の膜厚のシリコン酸化膜が積層形成されシリコン酸化膜９として形成されている。ゲート電極ＭＧのシリコン酸化膜９とゲート電極ＳＧのシリコン酸化膜９の間およびゲート電極ＭＧのシリコン酸化膜９間には、ＬＰ−ＣＶＤ法によるシリコン酸化膜１０が形成されている。
【００１７】
一対のゲート電極ＳＧの間においては、シリコン酸化膜９の内側およびシリコン基板１の表面にわたってシリコン酸化膜１１がＬＰ−ＣＶＤ法により例えば１０ｎｍ程度の膜厚で形成され、その内側の領域にシリコン窒化膜１２が形成されている。このシリコン窒化膜１２は、後述するようにスペーサとして形成されたものの残った部分である。
【００１８】
各ゲート電極ＭＧ、ＳＧの上面および一対のゲート電極ＳＧの間のシリコン窒化膜１２の上面には、これらを覆うようにバリア膜としてのシリコン窒化膜１３が形成されている。シリコン窒化膜１３は、その上面が、ゲート電極ＭＧ、ＳＧが形成された領域およびゲート電極ＭＧとゲート電極ＭＧの間の領域ならびにゲート電極ＭＧとゲート電極ＳＧの間の領域において、コバルトシリサイド膜８の上面のシリコン基板１からの高さより高い位置に位置するよう形成されている。
【００１９】
ゲート電極ＳＧ−ＳＧ間のシリコン窒化膜１２上において、シリコン窒化膜１３の上面は上記した領域の部分のシリコン窒化膜１３の上面の高さよりも低く位置するよう形成されている。このシリコン窒化膜１３が低く位置する窪み部分には、これを平坦化するＴＥＯＳ膜１４が埋め込まれ、さらにその上部には、シリコン酸化膜であるＴＥＯＳ膜１５が積層形成されている。
【００２０】
ゲート電極ＳＧ−ＳＧ間には、図示のようにＴＥＯＳ膜１５からシリコン基板１の表面に達するコンタクトホール１６がシリコン窒化膜１２の形成領域に形成されている。このコンタクトホール１６は、ＴＥＯＳ膜１５、１４、シリコン窒化膜１３、１２、シリコン酸化膜１１を貫通し、シリコン基板１の表面を露出するように形成されている。コンタクトホール１６の内部にはバリア膜１７ａを介して導体を埋め込み形成したコンタクトプラグ１７が形成され、シリコン基板１に電気的に接続されている。
【００２１】
上記構成においては、コンタクトホール１６は、ＴＥＯＳ膜１５、１４の部分に形成された貫通するホール上部とスペーサとして形成されたシリコン窒化膜１２間に形成されたホール下部から構成される。ホール上部の開口幅Ａは隣接するゲート電極ＳＧ間の距離Ｄより狭く、ホール下部１６ａの開口幅Ｂより広い。また、ホール下部１６ａの開口幅Ｂは、スペーサとして形成されたシリコン窒化膜１２間の幅寸法とほぼ同じである。コンタクトホール１６の上部の開口位置が多少ずれている場合でも、コンタクトホール下部１６ａの位置は自己整合的に同じ位置に形成されている。
【００２２】
ここで、不純物拡散領域１ｂ、１ｃの構成について説明する。
不純物拡散領域１ｂは隣接するゲート電極ＳＧ間にわたり形成されている。コンタクト抵抗低減のために形成される不純物拡散領域１ｃは不純物拡散領域１ｂの中央付近に、コンタクトホール１６のホール下部１６ａの開口幅より広い幅で、コンタクトプラグ１７の底面全体を接触するよう形成されている。不純物拡散領域１ｃの端部はゲート電極ＳＧの側面下端からシリコン基板１の表面方向に所定距離をもって、シリコン窒化膜１２の下方に位置するよう形成されている。
【００２３】
不純物拡散領域１ｂの不純物濃度は不純物拡散領域１ａの不純物濃度と等しく、不純物拡散領域１ｃの不純物濃度は不純物拡散領域１ａ、１ｂの不純物濃度より高く形成されている。また、不純物拡散領域１ａと１ｂのシリコン基板１の表面からの深さは不純物拡散領域１ｃのシリコン基板１の表面からの深さより浅く形成されている。
【００２４】
メモリセルトランジスタＴｒｍは、ビット線方向に隣接するもの同士でソース／ドレインとして働く不純物拡散層１ａを共有している。さらに、メモリセルトランジスタは、選択ゲートトランジスタ間に電流経路が直列接続されるように設けられ、選択トランジスタにより選択される。ここではメモリセルトランジスタの電流経路に接続されるべき他方の選択ゲートトランジスタの図示を省略している。さらに、選択トランジスタの間に直列接続されるメモリセルトランジスタの数は、例えば、８個、１６個、３２個等の複数であればよく、その数は限定されるものではない。
【００２５】
次に、上記構成を製造する場合の製造工程について図３〜図１９を参照して説明する。
まず、図４に示すように、シリコン基板１の上にトンネル絶縁膜４を成膜し、この後、フローティングゲートとなる多結晶シリコン膜５、ゲート間絶縁膜６およびコントロールゲート（ワード線）となる多結晶シリコン膜７を積層形成する。さらに、多結晶シリコン膜７の上に、ドライエッチング加工でのハードマスクとなるシリコン窒化膜１８を積層形成する。この後、フォトリソグラフィー処理により、レジスト１９を塗布して所定の選択ゲート及びワード線パターンを形成する。なお、ゲート間絶縁膜６を多結晶シリコン膜５上に形成した後、ゲート電極ＳＧ形成領域のゲート間絶縁膜６の一部を除去し、開口６ａを形成している。ゲート間絶縁膜６上に多結晶シリコン膜７を形成した際、この開口６ａ内に多結晶シリコン膜７が埋め込まれる。
【００２６】
次に、図５に示すように、ドライエッチング技術（例えばＲＩＥ（reactive ion etching）法）により、まずパターンニングしたレジスト１９をマスクとしてシリコン窒化膜１８をエッチング加工し、続いてこれをハードマスクとして多結晶シリコン膜７、ゲート間絶縁膜６および多結晶シリコン膜５をエッチングする。この後、レジスト１９を除去する。
【００２７】
次に、図６に示すように、ＲＴＯ（rapid thermal oxidation）処理を用いて酸化処理を施し、４ｎｍ程度の熱シリコン酸化膜を形成すると共に、ＬＰ−ＣＶＤ法により５ｎｍ程度のシリコン酸化膜を形成し、これにより、ゲート電極ＭＧおよびゲート電極ＳＧの側壁部にシリコン酸化膜９として形成される。
【００２８】
続いて、図７に示すように、メモリセルトランジスタおよび選択ゲートトランジスタのソース／ドレイン領域に相当する不純物拡散領域１ａ、１ｂを形成するためのイオン注入処理を実施し、この後、ＬＰ−ＣＶＤ（low pressure chemical vapor deposition）法を用いて約５０ｎｍの膜厚のシリコン酸化膜１０を全面に渡って形成し、そのシリコン酸化膜１０をドライエッチング処理によりスペーサ１０ｂを形成する加工を行う。シリコン酸化膜１０は、ゲート電極ＭＧ間およびゲート電極ＭＧとゲート電極ＳＧとの間の狭い部分にも形成される。ドライエッチング処理では、シリコン窒化膜１８の上面から少し下がった位置までエッチバックされるが、大部分は残った状態となる。この後、スペーサ１０ｂをマスクとしてゲート電極ＳＧ間の部分にイオン注入処理を行って、不純物濃度が不純物拡散領域１ｂの不純物濃度より高く、シリコン基板１表面からの深さが不純物拡散領域１ｂのシリコン基板１表面からの深さより深い不純物拡散領域１ｃを形成しＬＤＤ構造とする。
【００２９】
次に、図８に示すように、リソグラフィー処理により、レジストをゲート電極ＳＧの間の領域のみを開口するパターンニングを行い、そのレジストをマスクとして弗酸系の薬液処理により上述したスペーサ１０ｂを除去する。
【００３０】
続いて、図９に示すように、ゲート電極ＭＧ、ＳＧの上部、ゲート電極ＭＧ−ＭＧ間のシリコン酸化膜１０の上面、ゲート電極ＳＧ−ＳＧ間のゲート電極ＳＧの側壁およびシリコン基板１の不純物拡散領域１ｂの表面を覆うように、ＬＰ−ＣＶＤ法により１０ｎｍ程度の膜厚のシリコン酸化膜１０を形成すると共に、シリコン酸化膜１０上に８０ｎｍ程度の膜厚のシリコン窒化膜１２ａを形成する。
【００３１】
この後、図１０に示すように、シリコン窒化膜１２ａを上面からＲＩＥ（reactive ion etching）法によりエッチング処理を行って、各ゲート電極ＭＧ、ＳＧの上面およびこれらに連なる部分のシリコン窒化膜１２ａを除去すると共に、ゲート電極ＳＧが対向している部分の側壁部にスペーサ１２ｂを形成するスペーサ加工を行う。
【００３２】
次に、図１１に示すように、上述した状態の上面に追加のシリコン窒化膜１２ｃをＬＰ−ＣＶＤ法により２０ｎｍ程度の膜厚で形成する。これにより、スペーサ１２ｂに一体に追加のシリコン窒化膜１２ｃが形成されることでシリコン窒化膜１２が形成される。このシリコン窒化膜１２は、スペーサ１２ｃの表面を覆うと共に、第２の不純物拡散領域１ｃの上面を覆うように形成されている。
【００３３】
続いて、図１２に示すように、上記構成の上面にＣＶＤ処理によりＢＰＳＧ（boro-phospho silicated glass）膜２０を全面に形成し、ゲート電極ＳＧ−ＳＧ間の窪んだ部分にＢＰＳＧ膜２０を埋め込む。この後、高温ウェット酸化雰囲気中でメルト処理を行ってから、ＣＭＰ（chemical mechanical polishing）法によりシリコン窒化膜１２をストッパとして平坦化処理を行い、ＢＰＳＧ膜２０を研磨してゲート電極ＳＧ−ＳＧ間のシリコン窒化膜１２の凹部の部分のみに残すようにして平坦化する。
【００３４】
次に、図１３に示すように、ＲＩＥ法にてシリコン窒化膜１２、１８およびＢＰＳＧ膜２０をエッチングし、ゲート電極ＭＧ、ＳＧの多結晶シリコン膜７の上面および側面の上部を露出させる。
【００３５】
この後、図１４に示すように、希弗酸処理等の酸化膜除去技術にて、制御ゲートとなる多結晶シリコン膜７の露出されている表面の自然酸化膜等を剥離して清浄化する。この状態では、ゲート電極ＳＧ−ＳＧ間のシリコン酸化膜１１およびＢＰＳＧ膜２０がさらにエッチングされて上面が低い位置となる。この後、プラズマスパッタ技術により金属シリサイド形成用のコバルト膜２１を形成する。
【００３６】
次に、図１５に示すように、金属シリサイド形成用に堆積したコバルト膜２１をアニール処理することでコバルトシリサイド膜８を形成する。アニール処理は、ＲＴＰ（rapid thermal processor）などのランプアニール技術を用いて行う。コバルト膜２１は、多結晶シリコン膜７と接触している部分だけがシリサイド化し、他の部分は無反応のまま残るので、これを剥離液により処理して除去する。この後、必要に応じて再びＲＴＰなどによるアニール処理を行って安定したコバルトシリサイド（ＣｏＳｉ２）膜８を形成する。
【００３７】
この後、図１６に示すように、ＬＰ−ＣＶＤ技術により３０ｎｍ程度の膜厚のシリコン窒化膜１３を形成する。シリコン窒化膜１３は、ゲート電極ＭＧ、ＳＧの各コバルトシリサイド膜８を覆うと共に、ゲート電極ＭＧ−ＭＧ間およびゲート電極ＭＧ−ＳＧ間のシリコン酸化膜１０、ゲート電極ＳＧ−ＳＧ間のシリコン酸化膜２１を覆うように形成される。
【００３８】
この後、図１７に示すように、ＬＰ−ＣＶＤ法によりＴＥＯＳ膜１４を成膜し、シリコン窒化膜１３をストッパとしてＣＭＰ処理を行い、シリコン窒化膜１３のゲート電極ＳＧ−ＳＧ間の部分の窪んだ部分にＴＥＯＳ膜１４が埋め込まれた状態に形成される。
【００３９】
続いて、図１８に示すように、ＣＶＤ技術により同じく第４のシリコン酸化膜としてのＴＥＯＳ膜１５を４００ｎｍ成膜する。その後、フォトリソグラフィー処理により、レジスト２２を塗布し、ビット線コンタクトとなるコンタクトプラグ１７形成の為のコンタクトホール１６のレジストパターン２２ａを形成する。このときのレジストパターン２１ａの開口部の幅寸法Ａは、ゲート電極ＳＧ−ＳＧ間の幅寸法Ｄよりも小さく設定されている。
【００４０】
次に、レジストパターン２２ａをマスクとしてＲＩＥ技術によりＴＥＯＳ膜１５、１４、シリコン窒化膜１３、シリコン酸化膜２１、シリコン窒化膜１２、シリコン酸化膜１１を貫通し、シリコン基板１の表面を露出するようにコンタクトホール１６の形成を行う。このとき、コンタクトホール１６は、ＴＥＯＳ膜１５、１４の部分ではレジストパターン２２ａの開口部の幅寸法Ａに対応した幅寸法となっているが、シリコン窒化膜１３部分より下の部分では、シリコン窒化膜１３のエッチング速度が遅いことから、自己整合的に開口幅が狭くなり、段差が生じていた部分の開口幅に制限された幅寸法Ｂとなる。
【００４１】
この後、図３に示しているように、コンタクトホール１６内に導体を埋め込みコンタクトプラグ１７を形成する。コンタクトプラグ１７は、例えばＴｉＮなどのバリアメタル１７ａを成膜した後にタングステン（Ｗ）や銅（Ｃｕ）などの導体を成膜し、ＣＭＰ処理などによりコンタクトホール１６内に埋め込んだ状態に形成される。以後、図示はしないが、この上層への多層配線プロセスへ続く。
【００４２】
このような本実施形態によれば、シリコン窒化膜１２をスペーサとしてゲート電極ＳＧ−ＳＧ間に形成し、さらにシリコン窒化膜１３で覆う構成としたので、ビット線コンタクトのコンタクトホール１６を形成する際に、自己整合的に形成することができる。
【００４３】
すなわち、コンタクトホール１６の下部のシリコン基板１の表面に達する部分であるホール下部１６ａでの開口幅Ｂは、ほぼスペーサとして形成されたシリコン窒化膜１２が形成されていない部分の開口部の幅寸法と同じとなる。したがって、コンタクトホール１６の形成のためのレジストパターン２２ａの位置が多少ずれていたとしても自己整合的に形成するホール下部１６ａの位置からずれていなければ確実にコンタクトホール１６を形成することができる。
【００４４】
また、レジストパターン２２ａの形成位置がゲート電極ＳＧ−ＳＧ間からずれない程度であれば、ゲート電極ＳＧにダメージを与えることなくコンタクトホール１６を形成することができる。これにより、選択ゲートトランジスタのゲート電極ＳＧとコンタクトプラグ１７との距離が近づきすぎることを防止でき、ゲート電極ＳＧとコンタクトプラグ１７との間のリーク電流の発生を防止できる。
【００４５】
また、シリコン基板１表面からの深さが浅い不純物拡散領域１ｂの不純物拡散領域１ｃと重複していない領域がシリコン窒化膜１２およびシリコン酸化膜９、１２で覆われており、コンタクトホール１６のホール下部１６ａは隣接するシリコン窒化膜１２間に自己整合的に形成されるため、コンタクトプラグ１７の下面が上記不純物拡散領域１ｂの不純物拡散領域１ｃと重複していない領域に接触することを防止でき、コンタクトプラグ１７から不純物拡散領域１ｂを介してシリコン基板１に流れるジャンクションリーク電流の発生を防止できる。
【００４６】
また、シリコン窒化膜１２の形成時に、下地としてシリコン酸化膜１１を形成するので、シリコン窒化膜１２が直接シリコン基板１に接触する状態を避けた構成とすることができ、これによってシリコン基板１に対する応力ひずみなどの悪影響が及ぶのを防止することができる。
【００４７】
さらに、ゲート電極ＭＧ−ＭＧ間、ＭＧ−ＳＧ間に、シリコン酸化膜１０を埋め込み形成し、シリコン窒化膜１２、１３を設けない構成としているので、シリコン酸化膜１０よりも誘電率が大きいシリコン窒化膜１２が埋め込み形成されている場合に比べてメモリセルトランジスタにおける寄生容量の低減を図ることができ、メモリセル間での誤動作を防止し電気的に安定した動作を行わせることができる。
【００４８】
また、第１及び第２のシリコン窒化膜１２、１３を設けることで、不純物や水分が下層側に進入するのを防止でき、また、コバルトシリサイド膜８とＴＥＯＳ膜１５などの絶縁膜との反応を抑制することができる。また第２のシリコン窒化膜１３は、エッチング処理やＣＭＰ処理におけるストッパとしても機能するので、加工工程で有効に利用することができる。
【００４９】
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
本実施形態では、メモリセルのゲート電極ＭＧの形成としてコバルトシリサイド膜８を適用した事例を紹介したが、シリサイド膜を形成する金属は、Ｎｉ、Ｐｔ，Ｔｉ，Ｔａ，Ｗを用いる事でも同様の効果を得ることができる。また、電極上のシリコン窒化膜１３については、電極の耐熱性に応じて成膜方法を変えるべきであり、本実施例ではＬＰ−ＣＶＤ法を用いたが、より低温プロセスが必要ならば、プラズマＣＶＤによる成膜を用いても良い。
【００５０】
ＴＥＯＳ膜１４および１５は、実施形態に示したように別々に形成しても良いし、あるいは一度に成膜してＣＭＰ処理をすることで所定の膜厚に調製することもできる。
また、前記電極上のシリコン酸化膜の膜厚については、メモリセルにおいて隣接するワード線の電極上部の間口寸法の５０％以上の膜厚を必要とする。これは、間口寸法の５０％以上の膜厚があれば、原理的に必ず間口を閉じることができるためである。
【図面の簡単な説明】
【００５１】
【図１】本発明の一実施形態を示すＮＡＮＤ型のフラッシュメモリ装置のメモリセルアレイの一部を示す等価回路図
【図２】メモリセル領域の一部のレイアウトパターンを示す模式的な平面図
【図３】図２における切断線Ａ−Ａで示す部分の断面図
【図４】製造工程の一段階における模式的な縦断面図（その１）
【図５】製造工程の一段階における模式的な縦断面図（その２）
【図６】製造工程の一段階における模式的な縦断面図（その３）
【図７】製造工程の一段階における模式的な縦断面図（その４）
【図８】製造工程の一段階における模式的な縦断面図（その５）
【図９】製造工程の一段階における模式的な縦断面図（その６）
【図１０】製造工程の一段階における模式的な縦断面図（その７）
【図１１】製造工程の一段階における模式的な縦断面図（その８）
【図１２】製造工程の一段階における模式的な縦断面図（その９）
【図１３】製造工程の一段階における模式的な縦断面図（その１０）
【図１４】製造工程の一段階における模式的な縦断面図（その１１）
【図１５】製造工程の一段階における模式的な縦断面図（その１２）
【図１６】製造工程の一段階における模式的な縦断面図（その１３）
【図１７】製造工程の一段階における模式的な縦断面図（その１４）
【図１８】製造工程の一段階における模式的な縦断面図（その１５）
【図１９】製造工程の一段階における模式的な縦断面図（その１６）
【符号の説明】
【００５２】
図面中、１はシリコン基板（半導体基板）、２はＳＴＩ（素子分離領域）、３は活性領域、８はコバルトシリサイド膜、１０はシリコン酸化膜、１０ａはボイド、１１はシリコン酸化膜、１２はシリコン窒化膜、１３はＴＥＯＳ膜（層間絶縁膜）、１４はシリコン窒化膜（バリア膜）、１５はＴＥＯＳ膜、１７はコンタクトプラグ、Ｇはメモリセルトランジスタのゲート電極、ＳＧは選択ゲートトランジスタのゲート電極である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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