(57)【要約】      （修正有）【課題】チャンネル当たりの電力散逸が減少されており、回路の複雑性が低く、内在的な帯域幅の制限が無く、データ又はクロックのエンコーディング無しで動作可能であり、信号受信器に関しての付加的な条件を課すことなしに動作可能であり、且つＥＭＩ及びその他のノイズ源に対しての高いロバストの耐久性を有する差動Ｉ／Ｏインタフェースを有する差動信号送信回路を実現する。【解決手段】チャンネル間において信号電流を再使用することにより電力散逸を最小化させるために電源電極間においてスタック型関係で複数の差動信号送信回路が結合されている差動信号送信回路。【選択図】図４
2008295036.tif 000002
【特許請求の範囲】
【請求項１】
複数個のスタック型差動信号送信器を具備する差動信号送信回路を含む装置において、
第一及び第二電圧を供給するための第一及び第二電源電極、
前記第一及び第二電源電極間に結合されている複数個の差動信号送信回路、
前記複数個の差動信号送信回路で結合されている１個又はそれ以上の内部バイアス回路、
前記第一及び第二電源電極のうちの少なくとも１つへ及び前記１個又はそれ以上の内部バイアス回路へ結合されており、前記第一及び第二電圧の中間の１個又はそれ以上の相次ぐ値を持っている１個又はそれ以上の調整器電圧を供給するための電圧調整回路、
を有しており、
前記複数個の差動信号送信回路及び前記１個又はそれ以上の内部バイアス回路が、前記１個又はそれ以上の内部バイアス回路の夫々の１つが前記複数個の差動信号送信回路の相次ぐものの間に結合されているスタック型交互関係で結合されており、且つ
前記１個又はそれ以上の内部バイアス回路の各１個が前記１個又はそれ以上の調整器電圧のうちの少なくとも１個の夫々の１つを受取るために前記電圧調整回路へ結合されている、
装置。
【請求項２】
請求項１において、前記複数個の差動信号送信回路が複数個の低電圧差動信号（ＬＶＤＳ）送信回路を有している装置。
【請求項３】
請求項２において、前記複数個のＬＶＤＳ送信回路の各１個が、各々が相互に直列に結合されている反対導電型の夫々複数個のトランジスタを包含している相互に並列に結合されている複数個の回路分岐を有している装置。
【請求項４】
請求項２において、前記１個又はそれ以上の内部バイアス回路の各１個が夫々の電流源回路を有している装置。
【請求項５】
請求項２において、更に、前記第一電源電極と前記複数個の差動信号送信回路のうちの第一のものとの間に結合されている第一外部バイアス回路、
前記第二電源電極と前記複数個の差動信号送信回路のうちの最後のものとの間に結合されている第二外部バイアス回路、
を有している装置。
【請求項６】
請求項５において、前記第一及び第二外部バイアス回路が第一及び第二電流源回路を有している回路。
【請求項７】
請求項１において、前記複数個の差動信号送信回路が複数個のスケーラブル低電圧直列（ＳＬＶＳ）送信回路を有している装置。
【請求項８】
請求項７において、前記複数個のＳＬＶＳ送信回路の各１個が、各々が相互に直列に結合されている反対導電型の夫々の複数個のトランジスタを包含している相互に並列に結合されている複数個の回路分岐を有している装置。
【請求項９】
請求項７において、前記１個又はそれ以上の内部バイアス回路の各１個が夫々の電源回路を有している装置。
【請求項１０】
請求項７において、前記１個又はそれ以上の内部バイアス回路の各１個が夫々の抵抗回路を有している装置。
【請求項１１】
請求項１において、前記複数個の差動信号送信回路の各１個が、各々が相互に直列に結合されている反対導電型の夫々複数個のトランジスタを包含している相互に並列に結合されている複数個の回路分岐を有している装置。
【請求項１２】
請求項１において、更に、
前記第一電源電極と前記複数個の差動信号送信回路のうちの最初のものとの間に結合されている第一外部バイアス回路、
前記第二電源電極と前記複数個の差動信号送信回路のうちの最後のものとの間に結合されている第二外部バイアス回路、
を有している装置。
【請求項１３】
請求項１２において、
前記１個又はそれ以上の内部バイアス回路の各１個が夫々の電流源回路を有しており、且つ
前記第一及び第二外部バイアス回路が第一及び第二電流源回路を有している装置。
【請求項１４】
請求項１において、前記電圧調整回路が１個又はそれ以上の電圧調整器回路を有しており、各電圧調整器回路が、
１個又はそれ以上の基準電圧のうちの夫々の１つを供給するために前記第一及び第二電源電極のうちの少なくとも前記１個へ結合されている基準電圧源、及び
前記基準電圧源と前記１個又はそれ以上の内部バイアス回路のうちの少なくとも夫々の１個との間に結合されており且つ前記１個又はそれ以上の調整器電圧のうちの夫々の１つを供給することにより前記１個又はそれ以上の基準電圧のうちの前記夫々の１個に応答する増幅器回路、
を包含している装置。
【請求項１５】
複数個のスタック型差動信号送信器を具備している差動信号送信回路を含む装置において、
第一及び第二電圧を供給するための第一及び第二電源電極、
１個又はそれ以上の共用型電極、
前記第一及び第二電源電極間においてスタック型関係で前記１個又はそれ以上の共用型電極を介して結合されている複数個の低電圧差動信号（ＬＶＤＳ）送信回路、
前記第一及び第二電源電極のうちの少なくとも１個へ及び前記１個又はそれ以上の共用型電極へ結合されており、前記第一及び第二電圧の中間の１個又はそれ以上の相次ぐ値を持っている１個又はそれ以上の調整器電圧を供給するための電圧調整回路、
を有している装置。
【請求項１６】
請求項１５において、前記複数個のＬＶＤＳ送信回路の各１個が、
上側電流源回路、
下側電流源回路、
前記上側及び下側電流源回路の間において且つ相互に並列に結合されている複数個の回路分岐、
を有しており、前記複数個の回路分岐の各々が相互に直列に結合されている反対導電型の夫々複数個のトランジスタを包含している装置。
【請求項１７】
請求項１５において、前記電圧調整回路が１個又はそれ以上の電圧調整器回路を有しており、各電圧調整器回路が、
１個又はそれ以上の基準電圧のうちの夫々１個を供給するために前記第一及び第二電源電極のうちの少なくとも前記１個へ結合されている基準電圧源、
前記基準電圧源と前記１個又はそれ以上の共用型電極のうちの少なくとも夫々の１個との間に結合されており且つ前記１個又はそれ以上の調整器電圧のうちの夫々１個を供給することにより前記１個又はそれ以上の基準電圧のうちの前記夫々の１個に応答する増幅器回路、
を包含している装置。
【請求項１８】
複数個のスタック型差動信号送信器を具備している差動信号送信回路を含む装置において、
第一及び第二電圧を供給するための第一及び第二電源電極、
前記第一及び第二電源電極の間にスタック型関係で結合されている複数個のスケーラブル低電圧直列（ＳＬＶＳ）送信回路、
前記第一及び第二電源電極のうちの少なくとも１個へ及び前記１個又はそれ以上の共用型電極へ結合されており、前記第一及び第二電圧の中間の１個又はそれ以上の相次ぐ値を持っている１個又はそれ以上の調整器電圧を供給するための電圧調整回路、
を有している装置。
【請求項１９】
請求項１８において、前記複数個のＳＬＶＳ送信回路のうちの各１個が、
バイアス回路、
相互に並列に且つ前記バイアス回路に対して結合されている複数個の回路分岐、
を有しており、前記複数個の回路分岐の各々が相互に直列に結合されている反対導電型の夫々複数個のトランジスタを包含している装置。
【請求項２０】
請求項１８において、前記電圧調整回路が１個又はそれ以上の電圧調整器回路を有しており、各電圧調整器回路が、
１個又はそれ以上の基準電圧のうちの少なくとも夫々１個を供給するために前記第一及び第二電源電極のうちの少なくとも前記１個へ結合されている少なくとも１個の基準電圧源、
前記少なくとも１個の基準電圧源と前記複数個のＳＬＶＳ送信回路のうちの少なくとも夫々１個との間に結合されており、且つ前記１個又はそれ以上の調整器電圧のうちの少なくとも夫々１個を供給することにより前記１個又はそれ以上の基準電圧のうちの前記少なくとも夫々１個に応答する増幅器回路、
を包含している装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は２００７年４月２４日付で出願した米国仮特許出願番号６０／９１３，６２２の優先権を主張するものであり、その開示内容を引用によりここに取込む。
【０００２】
本発明は差動信号インターフェースに関するものであって、特に、低い電力散逸で動作するための低電圧差動信号送信器に関するものである。
【背景技術】
【０００３】
差動入力／出力（Ｉ／Ｏ）信号インターフェースは、多くの形態のデータ通信チャンネルにおいて信頼性のある高速データ転送のために広く使用されている。それらはソースシンクロナス及びアシンクロナス通信システムの両方において使用されている。それらは等化及びプリエンファシス等の帯域幅拡張技術と共に使用することが可能である。良く知られているように、差動シグナリングは、シングルエンド静的相補的金属酸化物半導体（ＣＭＯＳ）実現例と比較してより低い電力散逸であるのみならず導通され且つ放射された両方の電磁干渉（ＥＭＩ）と関連するコモンモードノイズに対する高いロバストな耐久性のために、シングルエンドシグナリングに対して好適である。更に、差動シグナリングは、又、信号の大きさ及びスイッチング電流が減少されているためにシングルエンドの対応するものよりも発生するＥＭＩエミッションはより低い。
【０００４】
図１を参照すると、典型的な低電圧差動信号（ＬＶＤＳ）送信回路１０ａは、上側電流源ＩＢＩＡＳ１及び下側電流源ＩＢＩＡＳ２によってバイアスされるスイッチングトランジスタＮ１，Ｐ１，Ｐ２，Ｎ２を包含しており、全て実質的に図示したように相互接続されており且つ電源電圧ＶＤＤによってバイアスされる。（以下の説明全体にわたり、スイッチング装置Ｎ１，Ｐ１，Ｐ２，Ｎ２は「トランジスタ」と呼称するが、というのは、このようなデバイスは、しばしば、パストランジスタとして実現され、その場合にＮ１及びＮ２はＮ型ＣＭＯＳ電界効果トランジスタ（ＣＭＯＳＦＥＴ）であり且つＰ１及びＰ２はＰ型ＣＭＯＳＦＥＴである。然しながら、容易に理解されるように、代替物として、スイッチング装置Ｎ１，Ｐ１，Ｐ２，Ｎ２は全てがＮ型か又は全てがＰ型のトランジスタのいずれかである場合がある。更に、更なる別の代替物として、スイッチング装置Ｎ１，Ｐ２，Ｐ２，Ｎ２の各々は、伝達ゲートとして知られている並列に結合された一対の相補的トランジスタ、即ちＮ型とＰ型とが一緒にされたものとして実現することが可能である。）トランジスタＮ１及びＮ２は差動データ信号の正のフェーズＤによってターンオンされ、一方トランジスタＰ１及びＰ２は差動データ信号の負のフェーズ／Ｄによってターンオンされる。差動出力信号は付加抵抗ＲＬ（例えば、典型的に、１００Ωの実際のインピーダンスを持っている）によって終端されている伝送線（例えば、５０Ωの特性インピーダンスを持っている）を介して伝達される。付加的に、多くの実現例は内部的な、即ちソースの抵抗終端ＲＳ（例えば、１００Ωの実際のインピーダンスを持っている）を包含している。
【０００５】
このような送信回路１０ａの１つの欠陥は比較的高い信号電極消費であり、特にソース端子ＲＳが包含される場合である。例えば、ソース終端が存在しない場合の１００Ωの差動終端に対する２ｍＡ電流源でバイアスされた典型的な信号リンクは、ソース終端を使用する場合に４ｍＡ電流源を必要とする（ソースシンクロナス実現例における各クロック及びデータチャンネルに対して）。
【０００６】
多くの適用例は、必要とされる帯域幅及びチャンネル品質に依存して、ソース終端ＲＳを必要とするものではない。然しながら、データレートの増加及びより低コストの実現（例えば、業界及び商用適用例と比較して）のためのより低い品質の通信媒体での消費者エレクトロニクス製造業者による差動Ｉ／Ｏ技術のより広い採用のために、ソース終端は事実上欠くことができないものとなっている。更に、ソース終端により与えられる低インピーダンスは信号インターフェースのＥＭＩ免疫性を改善しており、というのは、それはインターフェースと結合し且つ通信エラーを導入する可能性のある放射されたＥＭＩの量を制限するからである。このことは、ＥＭＩの面積性が通常より大きな関心事であるモバイル及びハンドヘルド型適用例に対して特に重要である場合がある。
【０００７】
図２を参照すると、ソース終端型ＬＶＤＳ信号リンクにおけるより高い電力散逸のこの問題はＪＥＤＥＣ（ジョイント・エレクトロ・デバイス・エンジニアリング・カンセル）によって提案されているデザインで対処されており、それは８００ｍＶの内部的に調整された低電源電圧上で動作する５０Ωの固定された出力インピーダンスを具備する静的ＣＭＯＳ信号ドライバに類似している。その結果は別個のソース終端抵抗ＲＳ１，ＲＳ２を具備するこのスケーラブル低電圧直列（ＳＬＶＳ）信号リンクである。このようなデザインはソース終端がないＬＶＤＳ信号リンクのものと同様の電力散逸を与える。スケーラビリティが与えられるということは、出力信号の大きさを２００ｍＶへ減少させ且つシグナリング電流を２ｍＡへ減少させるために内部調整型電源を４００ｍＶへスケールダウンすることが可能である場合には電力消費を更に減少させることが可能であり、又更なる減少も可能であることである。
【０００８】
然しながら、シグナリング電流のチャンネル当たり４ｍＡ又は例え２ｍＡであっても差動Ｉ／Ｏ信号インターフェースをバッテリ動作型適用例に対して非効率的なものとさせる程充分に高いものである場合がある電力散逸を発生させる。従って、差動Ｉ／Ｏ信号インターフェースの電力散逸を更に減少させるために付加的な技術が提案されている。１つの技術においては、例えばクロックデータ回復（ＣＤＲ）又はその他のクロックエンベディング技術を使用して、クロックがデータチャンネル又は帯域幅のうちの１つを共用させることにより別個のクロックチャンネルを不必要なものとさせている。別の技術は送信された信号の電圧振幅における更なる減少を必要とし、それによりシグナリング即ち信号処理用の電流を減少させている。
【０００９】
クロックをデータチャンネル内にエンベディング即ち埋め込むことは電力散逸を減少することが可能であるが、受信器においてフェーズロックループ（ＰＬＬ）が必要となる。更に、データストリーム内に埋め込まれたクロック信号を採取し且つ回復するのに必要な時間は所望のデータレートと比較して長いものである場合がある。更に、クロックデータ回復を助けるために典型的にデータチャンネル暗号化が必要である。その結果、ＰＬＬが必要とされるので、電力散逸は専用のクロックチャンネルを使用するシステムによって必要とされるものと同様なものとなる。一方、ソースシンクロナスリンクは、簡単且つ信頼性のある態様で確立されたチャンネルにわたっての同期で迅速にパワーアップさせることが可能であり、クロックとデータチャンネルとの間のスキューが通信リンクのタイミング条件を支配し始める場合である非常に高いデータレート（例えば、チャンネル当たり３ＧＢ／ｓより高い）においてのみ問題が発生する。従って、事実上、ＣＤＲ埋め込み型クロック技術の唯一の利点はインターフェースを実現するのに必要とされる物理的接続の数が減少されるということである。然しながら、充分な程度の直列化でもって、リンクにわたってクロックを送信するための付加的な２つの接続の差は典型的な消費者装置に対する充分なる価格条件範囲内のものである。
【００１０】
ＣＤＲ以外、その他の技術が提案されており、その場合にクロックがデータチャンネルに関する論理演算又は送信信号の何等かの形態のパルス幅変調（ＰＷＭ）を介してデータストリーム内に埋め込まれている。然しながら、これらの技術は、しばしば、インターフェースの複雑性を増加させ且つ使用可能な帯域幅を減少させる。
【００１１】
信号の大きさ、即ち電圧スイングを減少させることは、差動信号インターフェースにおいて電力散逸を減少させる上で効果的な場合がある。知られているように、従来のＬＶＤＳ電圧スイングは４００ｍＶであり、ソース終端がない場合には４ｍＡの信号電流となり且つソース終端がある場合には８ｍＡとなる。電圧スイングを２００ｍＶへ減少させることにより、これらの信号電流は、夫々、２ｍＡ及び４ｍＡへ減少される。１００ｍＶ信号スイングで動作する信号インターフェースで信号電流がチャンネル当たり１ｍＡへ減少されている報告がなされている。然しながら、これはそのインターフェースに対して減少された信号対雑音比（ＳＮＲ）となり、それによりノイズが存在する場合により信頼性のない動作を発生させる。従って、信号スイングを１００ｍＶ以下へ減少させることが所望される場合には、差動Ｉ／ＯリンクのＬＶＤＳ実現に対してはソース終端が必要であると考えられる。その結果、信頼性のある動作のためのこのようなインターフェースにおけるチャンネル当たりの信号電流は最小で約２ｍＡであるものと思われる。更に、信号電圧スイングを減少させることは受信器の性能条件を増加させることとなるが、というのは、システマチック及びランダムの両方において電圧オフセットの存在においてより小さな入力差動信号の間を区別することが必要となるからである。その結果、オフセット補償回路が必要となる場合があり、それにより再度の回路の複雑性を増加させることとなる。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
従って、チャンネル当たりの電力散逸が減少されており、回路の複雑性が低く、内在的な帯域幅の制限がなく、データ又はクロックのエンコーディング無しで動作可能であり、信号受信器に関しての付加的な条件を課すことなしに動作可能であり、且つＥＭＩ及びその他のノイズ源に対しての高いロバストの耐久性を有する差動Ｉ／Ｏ信号インターフェースを有することが望ましい。
【課題を解決するための手段】
【００１３】
本特許請求の範囲に記載されている発明によれば、差動信号送信回路が提供され、その場合にチャンネル間において信号電流を再使用することにより電力散逸を最小化させるために電源電極間においてスタック型関係で複数の差動信号送信回路が結合されている。
【００１４】
本特許請求の範囲に記載されている発明の１実施例によれば、複数個のスタック型差動信号送信器を具備する差動信号送信回路は、
第一及び第二電圧を供給する第一及び第二電源電極、
該第一及び第二電源電極間に結合されている複数個の差動信号送信回路、
該複数個の差動信号送信回路間に結合されている１個又はそれ以上の内部バイアス回路、
該第一及び第二電源電極のうちの少なくとも１個と該１個又はそれ以上のバイアス回路とに結合されており該第一及び第二電圧の中間の１個又はそれ以上の相次ぐ値を持っている１個又はそれ以上の調整器電圧を供給する電圧調整回路、
を有しており、
該複数個の差動信号送信回路及び該１個又はそれ以上の内部バイアス回路が該複数個の差動信号送信回路の相次ぐものの間で結合されている該１個又はそれ以上の内部バイアス回路の夫々の１個とスタック型交互関係で結合されており、且つ
該１個又はそれ以上の内部バイアス回路の各１個が該１個又はそれ以上の調整器電圧のうちの少なくとも１個の夫々の１個を受取るために該電圧調整回路へ結合されている。
【００１５】
本特許請求の範囲に記載されている発明の別の実施例によれば、複数個のスタック型差動信号送信器を具備する差動信号送信回路が、
第一及び第二電圧を供給する第一及び第二電源電極、
１個又はそれ以上の共用型電極、
該第一及び第二電源電極間においてスタック型関係で該１個又はそれ以上の共用型電極を介して結合されている複数個の低電圧差動信号（ＬＶＤＳ）送信回路、
該第一及び第二電源電極のうちの少なくとも１個及び該１個又はそれ以上の共用型電極へ結合されており、該第一及び第二電圧の中間の１個又はそれ以上の相次ぐ値を持っている１個又はそれ以上の調整器電圧を供給する電圧調整回路、
を有している。
【００１６】
本特許請求の範囲に記載されている発明の別の実施例によれば、複数個のスタック型差動信号送信器を具備する差動信号送信回路が、
第一及び第二電圧を供給する第一及び第二電源電極、
該第一及び第二電源電極間においてスタック型関係で結合されている複数個のスケーラブル低電圧直列（ＳＬＶＳ）送信回路、
該第一及び第二電源電極のうちの少なくとも１個と該１個又はそれ以上の共用型電極とに結合されており、該第一及び第二電圧の中間の１個又はそれ以上の相次ぐ値を持っている１個またはそれ以上の調整器電圧を供給する電圧調整回路、
を有している。
【発明を実施するための最良の形態】
【００１７】
以下の詳細な説明は添付の図面を参照して本特許請求の範囲に記載されている発明の例示的な実施例に関するものである。このような説明は例示的なものであり且つ本発明の範囲に関して制限するものではないことが意図されている。このような実施例を本発明を当業者が実施することを可能とするのに充分に詳細に説明し、且つ本発明の精神及び範囲を逸脱することなしに何等かの変形を伴ってその他の実施例を実施することが可能であることが理解される。
【００１８】
本開示全体にわたり、文脈からそうでないことの明示的な表示がない場合には、説明される個々の回路要素は単数又は複数とすることが可能であることが理解される。例えば、「回路（ｃｉｒｃｕｉｔ）」及び「回路（ｃｉｒｃｕｉｔｒｙ）」という用語は単数のコンポーネント又は複数のコンポーネントのいずれかを包含することが可能であり、それらは能動的及び／又は受動的のいずれかであり且つ記載される機能を提供するために一体的に接続又は結合されている（例えば、１個又はそれ以上の集積回路チップとして）。更に、「信号（ｓｉｇｎａｌ）」という用語は１個又はそれ以上の電流、１個又はそれ以上の電圧、又はデータ信号を意味する場合がある。図面中において、同様の又は関連した要素は同様の又は関連したアルファベットの、数字の又はアルファニューメリックの指定子を有している。更に、本発明をディスクリートな電子回路（好適には１個又はそれ以上の集積回路チップの形態において）を使用する実現の文脈において説明しているが、このような回路のいずれかの部分の機能は、代替的に、処理されるべき信号周波数又はデータレートに依存して、１個又はそれ以上の適宜プログラムされたプロセッサを使用して実現することが可能である。
【００１９】
図３Ａ及び３Ｂを参照すると、本特許請求の範囲に記載されている発明の１実施例に基づく回路のスタック型構成（図３Ｂ）を容易に理解することが可能であり、従来の回路の並列構成（図３Ａ）と対比される。以下により詳細に説明するように、この構成は個々の送信回路１０の間においてシグナリング即ち信号用電流を再使用することを可能とする。
【００２０】
図４を参照すると、本特許請求の範囲に記載されている発明の一般的な動作は、１個のクロックチャンネルと１個のデータチャンネルとを具備する簡単化した実現例１２０ａを使用して示すことが可能である。この例においてのデータチャンネルに対する差動送信器はスタックの底部にあり且つ回路接地（例えば、ＣＭＯＳ回路に対する典型的な電源の下側電源電極ＶＳＳ）を基準としている。クロックチャンネル用の差動送信器は該スタックの上部にあり且つ上側電源端子ＶＤＤへ接続されている。良く知られているＬＶＤＳ回路原理によれば、差動送信器の各々はクロックＣＫ，／ＣＫ及びデータＤ，／Ｄ信号の差動フェーズによって制御されるスイッチに従って終端ＲＬを介してチャンネルされる電流を供給するためにバランスされた電流源ＩＢＩＡＳ１，ＩＢＩＡＳ２によってバイアスされる。
【００２１】
必要とされる付加的な回路は上側送信器の底部接続に対して、即ちその下側電源ＩＢＩＡＳ２Ｃの下側接続において、及び下側送信器の上部接続において、即ちその上側電流源ＩＢＩＡＳ１Ｄの上側接続において、内部擬似電源レールの形態における低インピーダンスノードを与えるための低出力インピーダンス高帯域幅電圧調整器である。この低インピーダンスノードの導入はスタック型送信器を互いに独立したものに維持し、一方高帯域幅調整器は信号スイッチング遷移期間中に必要とされる高速ＡＣ電流を供給することにより記号間干渉（ＩＳＩ）を最小とすることに貢献する。
【００２２】
図５を参照すると、本特許請求の範囲に記載される発明によればＳＬＶＳ送信器もスタック型とすることが可能である。良く知られているように、ＳＬＶＳ送信器は制御されたインピーダンスを持っているスイッチを使用し、それらのスイッチング電流は調整された擬似供給電圧源ＶＳＨ，ＶＳＬによって設定される。この実現例１１０ｂにおいては、ＬＶＤＳ実現例１１０ａの場合のように、制御された電圧源ＶＲＥＦを具備する電圧調整器が調整された電圧を供給し、それは電圧ホロワ増幅器Ａ１によってバッファされてフローティング電圧源ＶＳＨ，ＶＳＬの間の低インピーダンスノードにおいて電圧ＶＲＥＦを供給する。集積回路適用例においては、理想的なフローティング電圧源ＶＳＨ，ＶＳＬは不可能ではないとしても実際にオンチップで実現することが困難な場合がある。然しながら、同様の特性を具備する代替的な形態を使用することが可能である。
【００２３】
図６を参照すると、ＳＬＶＳ送信器１１０ｃは図示した如く上側送信器回路の底部電極と下側送信器回路の上部電極との間に接続されている分離抵抗ＲＳの形態におけるこのような代替的な形態を使用している。この実現例においては、２個の基準電圧源ＶＲＥＦ１，ＶＲＥＦ２が必要とされる基準電圧を供給し、それらは電圧ホロワ増幅器Ａ１ｃ、Ａ１ｄによってバッファされて低インピーダンスノードにおいて基準電圧ＶＬＯＣ，ＶＨＩＤを供給する。分離抵抗ＲＳはこれらの電圧ＶＬＯＣ，ＶＨＩＤの間の充分な電圧降下を与え且つ信号用の電流を所望のレベルへ安定化させるために充分に高い値であることが必要であるに過ぎない。
【００２４】
上述したように電圧調整器は、それらがスタック型送信器間の低インピーダンスノードへ必要な電流を供給し又はそれから過剰な電流をシャントし、それにより信号インターフェース内のアクティブな遷移期間中にそれらを分離した状態に維持するという点において「ショックアブソーバ」として考えることが可能である。このような過剰な電流、即ちシグナリング即ち信号用電流を超える電流は、例えば１桁分だけ実際のシグナリング電流よりもかなり小さく制御させることが可能である。代替的実現例は、差動出力電力を横断して低出力インピーダンスを与える電圧調整器を包含することが可能であり、その場合に該調整器の出力におけるコモンモード電圧は別個の制御ループを介して制御される。このような実現例は、１つのスタック型送信器の底部とその下側の隣りの送信器の上部との間の電圧差がこのように完全な差動的調整器の簡単な実現を可能とするのに充分に小さいものである適用例に対して特に有益的である場合がある。
【００２５】
図７を参照すると、５０ＭＨｚのレート（１００ＭＢ／ｓ）において直交して送信されるクロック及びデータ信号のシミュレーションが図示したような波形を発生した。右側の波形は、上に説明したように、スタック側送信器の出力における電圧波形であり且つ低インピーダンスノードにおける電圧ＶＬＯＣ，ＶＨＩＤである。電圧ＶＬＯＣ及びＶＨＩＤに対する調整された電圧レベルは１．８Ｖの電源電圧ＶＤＤでもって、夫々、４００ｍＶ及び１．４Ｖに設定されている。左上の波形は終端抵抗ＲＬ及び分離抵抗ＲＳを介しての電流波形であり、分離抵抗はこの例の場合には６００Ωであった（それは必要とされる分離抵抗値である５００Ωよりも一層大きい）。理解されるように、分離抵抗ＲＳを介しての電流ＩＳはシグナリング即ち信号用電流ＩＬよりもより小さい。これは中間電圧ＶＬＯＣ，ＶＨＩＤを与える低ドロップアウト（ＶＤＯ）電圧調整器によって過剰な電流が吸い込まれたり湧き出されたりすることに起因している。全消費電流、即ち電源電流ＩＤＤは左下の波形に示されており、且つＡＣスイッチング電流を除いて、公称ＤＣ値は約２．３ｍＡであり、それはそのリンクが２個の別個のＳＬＶＳ信号チャンネルで実現されていた場合に消費されるであろう典型的な４ｍＡ又はそれ以上のものよりも著しく小さい。
【００２６】
図８及び９を参照すると、本特許請求の範囲に記載する発明に基づく差動送信器のスタック構成はより大きな数の送信器へ拡張することが可能である。当業者によって容易に理解されるように、差動信号の大きさに依存して、データチャンネルの最適数は最小の電力消費を与えるために見つけることが可能である。
【００２７】
前述したことに基づいて、直列データリンクは、今や、複数の信号チャンネルを包含することが可能であることを理解することが可能であり、各々は固定された大きさ及び異なる出力コモンモード電圧レベルを持っている差動信号を具備している。このことは対応する受信器回路デザインを最小の電力散逸のために簡単化させることを可能とする。従来のＬＶＤＳ受信器においては、入力コモンモード電圧は特定された電源電圧範囲内のいずれかとすることが可能であり、且つ接地シフト差分に起因してこのような範囲を超えるものである場合もある。このことは良好な信号の一体性を維持するために信号利得を広い入力コモンモード電圧範囲内において比較的一定に維持せねばならない受信器に関して顕著な設計上の拘束条件を課す場合がある。
【００２８】
上述したようにスタック型送信器デザインを使用する場合には、送信される出力コモンモード電圧は良好に制御された狭い範囲内に制限させることが可能であり、それにより送信器デザインを簡単化させることを可能とする。例えば、１個のクロックチャンネル及び２個のデータチャンネルの場合においては、データチャンネル送信器の各々を電源電圧ＶＤＤ，ＶＳＳの夫々の一方の近くに配置させることが可能であり、一方クロックチャンネル送信器はスタックの中間に配置される。ＳＬＶＳ実現例においては、このことは２ｍＡシグナリング電流に対してデータチャンネルコモンモード出力電圧を２００ｍＶ及びＶＤＤ−２００ｍＶへ制限する。クロックチャンネルのコモンモード電圧は、電源電圧の半分であるＶＤＤ／２に固定させることが可能である。従って、データチャンネル用の受信器は、差動対装置のうちの一方のタイプのみ、即ち下側電源端子ＶＳＳを基準とする受信器に対してはＰＭＯＳトランジスタ、及び上側電源端子ＶＤＤを基準とする受信器に対してはＮＭＯＳトランジスタ、のみを使用して実現することが可能である。クロックチャンネル受信器は、ＰＭＯＳ及びＮＭＯＳトランジスタの従来の差動的構成で実現することが可能である。
【００２９】
本発明の構成及び動作方法における種々のその他の修正及び変形は本発明の範囲及び精神を逸脱することなしに当業者にとって明らかなものである。本発明を特定の好適実施例に関連して説明したが、特許請求の範囲に記載される本発明はこのような特定の実施例に不当に制限されるべきものでないことを理解すべきである。特許請求の範囲は本発明の範囲を定義し且つこれら特許請求の範囲及びその均等物の範囲内の構成及び方法がカバーされることが意図されている。
【図面の簡単な説明】
【００３０】
【図１】従来のＬＶＤＳ送信回路の概略図。
【図２】従来のＳＬＶＳ送信回路の概略図。
【図３Ａ】従来のマルチチャンネル差動シグナリングシステムのブロック図。
【図３Ｂ】本発明の１実施例に基づく差動シグナリングシステムのブロック図。
【図４】本発明の１実施例に基づく差動シグナリングシステムのスタック型ＬＶＤＳ実現例の概略図。
【図５】本発明の別の実施例に基づく差動シグナリングシステムのスタック型ＳＬＶＳ実現例の概略図。
【図６】本発明の別の実施例に基づく差動シグナリングシステムの別のＳＬＶＳ実現例の概略図。
【図７Ａ】図６の回路のシミュレーション動作に対する信号波形を示した概略図。
【図７Ｂ】図６の回路のシミュレーション動作に対する信号波形を示した概略図。
【図７Ｃ】図６の回路のシミュレーション動作に対する信号波形を示した概略図。
【図８Ａ】本発明の別の実施例に基づくスタック型ＬＶＤＳ送信システムの上半分を示した概略図。
【図８Ｂ】本発明の別の実施例に基づくスタック型ＬＶＤＳ送信システムの下半分を示しており図８Ａと結合されるべき概略図。
【図９Ａ】本発明の別の実施例に基づくスタック型ＳＬＶＳ送信システムの上半分を示した概略図。
【図９Ｂ】本発明の別の実施例に基づくスタック型ＳＬＶＳ送信システムの下半分を示しており且つ図Ａと結合されるべき概略図。
【図１】
2008295036.tif 000003
【図２】
2008295036.tif 000004
【図３Ａ】
2008295036.tif 000005
【図３Ｂ】
2008295036.tif 000006
【図４】
2008295036.tif 000007
【図５】
2008295036.tif 000008
【図６】
2008295036.tif 000009
【図７Ａ】
2008295036.tif 000010
【図７Ｂ】
2008295036.tif 000011
【図７Ｃ】
2008295036.tif 000012
【図８Ａ】
2008295036.tif 000013
【図８Ｂ】
2008295036.tif 000014
【図９Ａ】
2008295036.tif 000015
【図９Ｂ】
2008295036.tif 000016
【外国語明細書】
2008295036000001.pdf