(57)【要約】【課題】リファレンス電圧にもクランプ動作を行い、画像信号での基準電圧とリファレンス電圧とが本質的に等価な条件となるようにすることで、原理的にリファレンス電圧の変動の影響がなく高画質な画像読取を可能とするアナログ処理回路およびアナログ集積回路装置および画像読取装置および画像形成装置を提供することを目的とする。【解決手段】入力された画像信号に対し、信号の基準電圧を所定のリファレンス電圧にクランプ処理する第１のクランプ手段と、クランプ処理後の画像信号、または、画像信号の基準電圧となるリファレンス信号をサンプル・ホールドするサンプル・ホールド手段と、サンプル・ホールドされた画像信号を増幅する増幅手段と、増幅後の画像信号をデジタル画像データに変換するＡ／Ｄ変換手段とを有するアナログ処理回路であって、前記リファレンス信号をクランプ処理する第２のクランプ手段を備えたものである。【選択図】        図１
2008270881.tif 000002
【特許請求の範囲】
【請求項１】
入力された画像信号に対し、信号の基準電圧を所定のリファレンス電圧にクランプ処理する第１のクランプ手段と、
クランプ処理後の画像信号、または、画像信号の基準電圧となるリファレンス信号をサンプル・ホールドするサンプル・ホールド手段と、
サンプル・ホールドされた画像信号を増幅する増幅手段と、
増幅後の画像信号をデジタル画像データに変換するＡ／Ｄ変換手段とを有するアナログ処理回路であって、
前記リファレンス信号をクランプ処理する第２のクランプ手段を備えたことを特徴とするアナログ処理回路。
【請求項２】
前記第１および第２のクランプ手段は、入力される前記リファレンス電圧をバッファするバッファ手段を備えたことを特徴とする請求項１記載のアナログ処理回路。
【請求項３】
入力された画像信号に対し、信号の基準電圧を所定のリファレンス電圧にクランプ処理する第１のクランプ手段と、
クランプ処理後の画像信号、または、画像信号の基準電圧となるリファレンス信号をサンプル・ホールドするサンプル・ホールド手段と、
サンプル・ホールドされた画像信号を増幅する増幅手段と、
増幅後の画像信号をデジタル画像データに変換するＡ／Ｄ変換手段とを有するアナログ処理回路を集積化したアナログ集積回路装置であって、
前記アナログ処理回路は、前記リファレンス信号をクランプ処理する第２のクランプ手段を備えたことを特徴とするアナログ集積回路装置。
【請求項４】
前記第１および第２のクランプ手段は、入力される前記リファレンス電圧をバッファするバッファ手段を備えたことを特徴とする請求項３記載のアナログ集積回路装置。
【請求項５】
外部リファレンス電圧を入力するための接続端子と、
前記接続端子を介して加えられる前記外部リファレンス電圧か、内部で発生するリファレンス電圧のいずれかを選択して、前記第１および第２のクランプ手段に供給する選択手段と、
前記選択手段の選択動作を指定する選択信号を出力するレジスタ手段をさらに備えたことを特徴とする請求項３または請求項４記載のアナログ集積回路装置。
【請求項６】
請求項１または２に記載のアナログ処理回路、または、請求項３乃至５記載のアナログ集積回路装置を備えたことを特徴とする画像読取装置。
【請求項７】
請求項６に記載の画像読取装置を備えたことを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力された画像信号に対し、信号の基準電圧を所定のリファレンス電圧にクランプ処理する第１のクランプ手段と、クランプ処理後の画像信号、または、画像信号の基準電圧となるリファレンス信号をサンプル・ホールドするサンプル・ホールド手段と、サンプル・ホールドされた画像信号を増幅する増幅手段と、増幅後の画像信号をデジタル画像データに変換するＡ／Ｄ変換手段とを有するアナログ処理回路、および、そのアナログ処理回路を集積化してなるアナログ集積回路装置、および、そのアナログ処理回路あるいはそのアナログ集積回路装置を備えてなる画像読取装置、および、その画像読取装置を備えてなる画像形成装置に関する。
【背景技術】
【０００２】
一般に、複写機等の画像形成装置に備えられている画像読取装置（スキャナ）では、原稿を走査し、その反射光をＣＣＤ（電子結合素子）ラインイメージセンサによってアナログ画像信号に変換する。その後、画像信号はアナログ処理回路（アナログ集積回路装置；ＡＦＥ（Ａｎａｌｏｇ−Ｆｒｏｎｔ−Ｅｎｄ））にて種々のアナログ的処理がなされ、デジタル画像データとして出力される。
【０００３】
アナログ処理回路では、入力されるアナログ画像信号に対して、クランプ、サンプル・ホールド、増幅、オフセット補正、Ａ／Ｄ変換などの処理が施される。このとき、クランプは画像信号の基準レベルをアナログ処理回路内部の基準電圧（リファレンス電圧）にクランプする動作であり、その後、クランプ後の画像信号電圧とリファレンス電圧の差分（画像信号成分のみの電圧が取り出されることになる）がサンプル・ホールドされる。
【０００４】
このとき、アナログ処理回路の電源（リファレンス電圧）は、ＣＣＤ駆動信号等の負荷変動によって電圧が変動する。すると、アナログ処理回路ではリファレンス電圧との差分を取っているので、仮に一定レベルの画像信号を入力した場合でも、リファレンス電圧の変動によって出力される信号は一定でなくなる。この変動が上記負荷変動による場合、ラインに同期して変動することになるため、縦スジ画像や波打ち画像といった画質の低下を招く。
【０００５】
このような現象は、差分を取る画像信号における基準電圧とリファレンス電圧の条件が異なっている、つまり双方が本質的には異なる電圧であることで発生する。すなわち、画像信号での基準電圧はリファレンス電圧でクランプした結果（コンデンサに保持された電荷によって）得られる電圧であるため、仮にリファレンス電圧に変動があっても、基準レベルは原理的に直流的な電圧となる。一方、リファレンス電圧は交流的な変動をもった信号を直接使用するため、双方の差分を取ったところで変動の影響は吸収することができない。
【０００６】
これに対して、リファレンス電圧のデカップ容量を強化することで変動自体を抑える方法がある（特許文献１，２参照）。
【特許文献１】特開平９−１０６５９０号公報
【特許文献２】特許第３６４９５６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特に高濃度（黒に近い）画像において、リファレンス電圧が数ｍＶ変動しただけでも画像に変動が現れることを考慮すると、実用上、デカップ容量のみで対応には限界がある。さらに、増幅段でのゲインによっては、さらに顕著に画像上に現れる可能性がある。
【０００８】
本発明は、かかる実情に鑑みてなされたものであり、リファレンス電圧にもクランプ動作を行い、画像信号での基準電圧とリファレンス電圧とが本質的に等価な条件となるようにすることで、原理的にリファレンス電圧の変動の影響がなく高画質な画像読取を可能とするアナログ処理回路およびアナログ集積回路装置および画像読取装置および画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、入力された画像信号に対し、信号の基準電圧を所定のリファレンス電圧にクランプ処理する第１のクランプ手段と、クランプ処理後の画像信号、または、画像信号の基準電圧となるリファレンス信号をサンプル・ホールドするサンプル・ホールド手段と、サンプル・ホールドされた画像信号を増幅する増幅手段と、増幅後の画像信号をデジタル画像データに変換するＡ／Ｄ変換手段とを有するアナログ処理回路であって、前記リファレンス信号をクランプ処理する第２のクランプ手段を備えたものである。また、前記第１および第２のクランプ手段は、入力される前記リファレンス電圧をバッファするバッファ手段を備えたものである。
【００１０】
また、入力された画像信号に対し、信号の基準電圧を所定のリファレンス電圧にクランプ処理する第１のクランプ手段と、クランプ処理後の画像信号、または、画像信号の基準電圧となるリファレンス信号をサンプル・ホールドするサンプル・ホールド手段と、サンプル・ホールドされた画像信号を増幅する増幅手段と、増幅後の画像信号をデジタル画像データに変換するＡ／Ｄ変換手段とを有するアナログ処理回路を集積化したアナログ集積回路装置であって、前記アナログ処理回路は、前記リファレンス信号をクランプ処理する第２のクランプ手段を備えたものである。また、前記第１および第２のクランプ手段は、入力される前記リファレンス電圧をバッファするバッファ手段を備えたものである。また、外部リファレンス電圧を入力するための接続端子と、前記接続端子を介して加えられる前記外部リファレンス電圧か、内部で発生するリファレンス電圧のいずれかを選択して、前記第１および第２のクランプ手段に供給する選択手段と、前記選択手段の選択動作を指定する選択信号を出力するレジスタ手段をさらに備えたものである。
【００１１】
また、上記のアナログ処理回路、または、アナログ集積回路装置を備えたことを特徴とする画像読取装置である。また、上記の画像読取装置を備えたことを特徴とする画像形成装置である。
【発明の効果】
【００１２】
したがって、本発明によれば、画像信号の基準となるリファレンス電圧に対してもクランプ処理を行うことにより、画像信号の基準電圧とリファレンス電圧を本質的に等価な条件とすることで、リファレンス電圧の変動の影響をなくすことができるという効果を得る。
【発明を実施するための最良の形態】
【００１３】
以下、添付図面を参照しながら、本発明の実施の形態を詳細に説明する。
【００１４】
（実施例１）
図１は、本発明の一実施例にかかる画像読取装置の概略構成を示している。
【００１５】
同図において、画像読取装置の筐体の上面には、コンタクトガラス２が配設されており、このコンタクトガラス２には、読取原稿３が載置される。通常、読取原稿３の背面には、読取原稿３の読取面をコンタクトガラス２へ密着させるための圧板が設けられているが、図では、省略している。また、コンタクトガラス２の左端（読取開始位置）には、シェーディング補正用の白基準画像を構成するため白基準板４が設けられている。
【００１６】
ランプ５は、読取原稿３の原稿面を照明するものであり、原稿面からの反射光は、第１ミラー６、第２ミラー７、および、第３ミラー８を順次反射して、レンズ９に導かれ、レンズ９により集束されて、読取制御基板１２に設けられたＣＣＤラインイメージセンサ１３に照射される。
【００１７】
また、ランプ５と第１ミラー６は、第１キャリッジ９に搭載されて副走査方向ＳＳへ往復移動されるとともに、第２ミラー７および第３ミラー８は、第２キャリッジ１０に搭載されて副走査方向ＳＳへ往復移動する。また、コンタクトガラス２からＣＣＤラインイメージセンサ１３までの光路長を維持するために、第２キャリッジ１０は、第１キャリッジ９の１／２の速度で移動される。
【００１８】
また、スキャナモータ１４は、第１キャリッジ９および第２キャリッジ１０を駆動するためのものである。
【００１９】
図２は、図１に示した画像読取装置の読取制御系の一例を示している。この読取制御系は、読取制御基板１２の上の構成されている。
【００２０】
同図において、タイミング信号発生回路１５は、ＣＣＤラインイメージセンサ１３を駆動するＣＣＤ駆動回路１６に種々のタイミング信号を出力するものであり、ＣＣＤ駆動回路１６は、ＣＣＤラインイメージセンサ１３に同期信号ＳＹおよびクロック信号ＣＬを供給するものであり、ＣＣＤラインイメージセンサ１３から出力されるアナログ画像信号は、アナログ信号処理部１７に加えられている。また、タイミング信号発生回路１５からアナログ信号処理部１７には、必要な種々のタイミング信号が出力されるとともに、ＣＣＤ駆動回路１６から出力される同期信号ＳＹおよびクロック信号ＣＬは、アナログ信号処理部１７にも加えられている。
【００２１】
アナログ信号処理部１７は、ＣＣＤラインイメージセンサ１３から１ライン毎に出力されるアナログ画像信号を入力し、アナログ画像信号に対して、オフセットクランプ、サンプル／ホールド（Ｓ／Ｈ）、黒オフセット補正、信号増幅、および、Ａ／Ｄ変換などの処理を適用して、デジタル画像信号ＤＴを出力するものであり、このデジタル画像信号ＤＴは、次段回路および制御部１００へ出力される。また、このアナログ信号処理部１７は、１つの集積回路装置（アナログ集積回路装置）により構成されている。
【００２２】
ここで、黒オフセット補正は、任意の期間の黒レベルを検出し、そのレベルが指定した黒目標値になるようにフィードバック補正する機能であり、この黒レベルの検出を空転送領域（後述）で行っている場合がある（空転送画素は物理的な画素ではないのでＯＰＢ領域に対して広い期間確保できる）。
【００２３】
制御部１００は、ＣＣＤラインイメージセンサ１３の読取動作を制御するために、タイミング信号発生回路１５を適宜に制御するとともに、この画像読取装置の他の要素を適宜に制御する機能を備えている。
【００２４】
図３は、アナログ信号処理部１７の概略構成例を示している。
【００２５】
同図において、ＣＣＤラインイメージセンサ１３から出力されるアナログ画像信号ＣＣＤ＿ＯＵＴは、コンデンサＣｓを介して、アナログ信号処理部１７へ加えられる。
【００２６】
アナログ処理回路１７は、入力したアナログ画像信号ＣＣＤ＿ＯＵＴの基準レベルを任意電圧に固定するクランプ処理を行うためのクランプ処理部２１と、クランプされたアナログ画像信号をサンプル／ホールドするとともに、アナログ処理回路１７の内部で生成されるリファレンス信号Ｖｒｅｆとの差分を取ることで信号成分のみを抽出するサンプルホールド部２２と、サンプル／ホールド部（ＳＨ）２２の出力信号を必要に応じて増幅する可変増幅部（ＶＧＡ）２３と、可変増幅部２３から出力される画像信号をデジタルデータに変換して出力するアナログ／デジタル変換部（ＡＤＣ）２４と、所望の黒レベルとなるようにデジタル／アナログ変換器（ＤＡＣ）２６を用いてサンプルサンプル／ホールド部２２の入力オフセットを増減する黒オフセット補正部（ＢＫ＿ＣＬＰ）２５からなる。
【００２７】
また、加算点２７は、アナログ画像信号ＣＣＤ＿ＯＵＴに黒オフセット補正部２５の補正値を加算してサンプル／ホールド部２２に加えるためのものであり、加算点２７は、リファレンス信号Ｖｒｅｆに黒オフセット補正部２５の補正値を加算してサンプル／ホールド部２２に加えるためのものである。
【００２８】
図４は、クランプ処理部２１の一例を示す。
【００２９】
クランプ動作では、入力された画像信号の基準レベルをアナログ処理回路１７の内部基準電圧Ｖｒｅｆ＿ｉに合致させる。
【００３０】
ここで、画像信号の入力ラインはスイッチ（ｓｗ）３１を介してリファレンス電圧Ｖｒｅｆ＿ｉと接続されており、リファレンス信号Ｖｒｅｆにはリファレンス電圧Ｖｒｅｆ＿ｉを直接使用する。
【００３１】
クランプ信号発生部（ｃｌｐ＿ｇｅｎ）３２では、外部入力されたクランプ制御信号ＣＬＰＩＮに基づいて、スイッチ３１をＯＮ／ＯＦＦ制御する制御信号を生成しスイッチ３１に供給する。
【００３２】
基準レベルをリファレンス信号Ｖｒｅｆにクランプされた画像信号Ｖｓｉｇはリファレンス信号Ｖｒｅｆとともにサンプル／ホールド部２２に加えられて、サンプル／ホールドされ、その差分を取ることで、基準電圧Ｖｒｅｆ＿ｓｈ（サンプル・ホールド後の信号に対する基準電圧。リファレンス信号Ｖｒｅｆとは必ずしも等しくない）に対する、信号成分のみが抽出される（図５参照）。なお、サンプル／ホールドの方法としては、画像信号Ｖｓｉｇとリファレンス信号Ｖｒｅｆの差分に対してサンプル／ホールドをかける場合もある。
【００３３】
ここで、リファレンス信号Ｖｒｅｆは、図４に示すように、基本的に内部生成電圧（電源から生成するのが一般的）であるため、例えば、デバイスの負荷変動に伴う電源変動によってリファレンス信号Ｖｒｅｆも変動する。この場合、差分後の画像信号はリファレンス信号Ｖｒｅｆの変動を吸収できず、変動の影響をそのまま受けてしまう（図６参照）。特に、負荷変動は主走査ラインに同期して発生することから、変動の影響は縦スジ画像や波打ち画像といった画質低下を招く。
【００３４】
このような現象は、リファレンス信号Ｖｒｅｆが変動の影響を直接受けるのに対し、画像信号の基準レベルは変動の影響を受けないことが原因となっている。これはクランプ動作が、クランプ制御信号ＣＬＰＩＮのアサート期間内の画像信号の平均電圧を、クランプ制御信号ＣＬＰＩＮのアサート期間内のリファレンス信号Ｖｒｅｆの平均電圧にクランプすることで行われるためであり、クランプ後の電圧は結合コンデンサＣｓに保持された電荷によってのみ決まるためである。
【００３５】
かかる不具合を解消するために、本実施例では、図７，８に示すように、リファレンス信号Ｖｒｅｆに対しても画像信号と同様にクランプ動作を実施することにより、上記変動の影響を原理的に生じさせないようにする。なお、図７において、図３と同一部分および相当する部分には、同一符号を付して、説明を省略する。同様に、図８において、図４と同一部分および相当する部分には、同一符号を付して、説明を省略する。
【００３６】
すなわち、図７において、コンデンサＣｒは、リファレンス信号Ｖｒｅｆを保持するためのものであり、このコンデンサＣｒに対して、クランプ処理部２１により、基準電圧Ｖｒｅ＿ｉを蓄積する。
【００３７】
図８において、コンデンサＣｒが接続されるサンプル／ホールド部２２のリファレンス信号Ｖｒｅｆ入力端には、スイッチ（ｓｗ）３３を介してリファレンス電圧Ｖｒｅｆ＿ｉと接続されている。
【００３８】
そして、クランプ信号発生部３２から出力される制御信号は、スイッチ３１とともにスイッチ３２に対しても加えられているので、スイッチ３１とスイッチ３２は、同期してオンオフ動作する。
【００３９】
したがって、リファレンス信号Ｖｒｅｆは、コンデンサＣｒに蓄積されたクランプ電圧に固定され、これにより、上述したような理由によって、リファレンス電圧Ｖｒｅｆ＿ｉに変動があってもリファレンス信号Ｖｒｅｆにその変動は伝わらず、その結果、縦スジ画像や波打ち画像といった画質低下を招くことがなくなる（図９参照）。またこのとき、変動によっては画像信号の基準レベルとリファレンス信号Ｖｒｅｆの間に直流的なオフセットを生じるが、これは後段の黒オフセット補正部２５によって吸収可能であるため特に問題にならない。
【００４０】
一方、リファレンス電圧Ｖｒｅｆ＿ｉから見ると、従来の構成よりも容量負荷が多く接続されているため、クランプに要する時間が長くなり、ひいては電源投入からの立ち上げ時間増加を招く。
【００４１】
これは、スイッチ３１，３２のＯＮ抵抗やリファレンス電圧Ｖｒｅｆ＿ｉ生成時の分圧抵抗（通常、リファレンス電圧Ｖｒｅｆ＿ｉは電源電圧を数ｋΩ程度の抵抗で分圧して生成する）の影響によって、リファレンス電圧Ｖｒｅｆ＿ｉの電流容量が制限されるためである。
【００４２】
このような影響を除去するためには、図１０に示すように、バッファ回路３５を介して、リファレンス電圧Ｖｒｅｆ＿ｉをスイッチ３１，３２に加えるようにする。このバッファ回路３５により電流容量が大きくなるので、上述したような立ち上げ時間の増加を防ぐことができる。
【００４３】
なお、図１０ではバッファ３５を画像信号Ｖｓｉｇとリファレンス信号Ｖｒｅｆとで共用としているが個別に構成してももちろんよい。但し、一般に、駆動能力の低いバッファを複数個構成するよりも駆動能力の高いバッファを１個構成する方が省スペースに対しては有利である。また上述した実施例は、アナログ処理回路１７の内部にリファレンス信号クランプ部を構成した例であるが、このように回路を集積化（ＩＣ化）すれば、実装スペースおよび部品コストを大幅に低減することができる。
【００４４】
（実施例２）
ところで、上述した実施例は内部基準電圧（リファレンス電圧）Ｖｒｅｆ＿ｉをクランプ電圧に使用する場合であるが、ＣＣＤ出力信号（アナログ画像信号ＣＣＤ＿ＯＵＴ）の信号振幅の大きさ（ダイナミックレンジ）によっては、アナログ処理回路１７内部の固定電圧では信号ダイナミックレンジが満足できない（信号の振幅が出なくなる）場合がある。
【００４５】
そこで、図１１に示すように、アナログ処理回路１７の外部からリファレンス元電圧（Ｖｒｅｆ＿ｉ）を入力できる構成とすることで、ＣＣＤ出力信号のダイナミックレンジが大きい場合にも対応できるようにする。
【００４６】
同図において、内部で発生するリファレンス電圧Ｖｒｅｆ＿ｉと、外部より入力するリファレンス電圧Ｖｒｅｆ＿ｅｘｔをセレクタ（ｓｅｌ）３６によって切り替える。セレクタ３６の出力は、バッファ３５を介して、それぞれスイッチ３１，３３へと出力される。また、セレクタ３６の切替は、図示しないレジスタからの出力信号ｅｘｔ＿ｃｌｐで行う。これは外部端子の論理によって切り替えてもよい。
【００４７】
ところで、リファレンス電圧Ｖｒｅｆのクランプ用の結合コンデンサＣｒは、アナログ処理回路１７内部に備えることも可能だが、図示のように、外部に備えることで容量選択の自由度を確保しアナログ処理回路１７のサイズ増加を回避できる。
【００４８】
また、上述のように、リファレンス信号Ｖｒｅｆを外部から入力させる場合を考慮すると、図１２に示すように、Ｖｒｅｆ信号出力用の外部端子を備えておく必要がある。なお、図１２において、図１１と同一部分および相当する部分には、同一符号を付して、その説明を省略する。
【００４９】
この場合、リファレンス電圧Ｖｒｅｆ＿ｅｘｔとは異なり、入力された信号は画像信号と等価に扱うことができる（サンプル／ホールド部２２から見るとリファレンス電圧Ｖｒｅｆ＿ｅｘｔはあくまでクランプ電圧であるが、リファレンス信号Ｖｒｅｆ＿ｏは信号となる）。
【００５０】
つまり、例えば、結合コンデンサＣｒを介して補正信号ＳＩＧ＿ＣＡＬを入力して、画像信号Ｖｓｉｇに対して補正をかけて画像上のノイズや変動を打ち消すといった画像補正処理が可能になる。
【００５１】
但し、このときバッファ３５の出力がＯＮしていると、バッファ３５への過電圧・過電流や、補正信号ＳＩＧ＿ＣＡＬとリファレンス信号Ｖｒｅｆとの出力が衝突して正常に動作しないといった問題が生じる可能性があるため、リファレンス信号Ｖｒｅｆ＿ｏを使用するときには、バッファ３５の出力をレジスタ（図示略）等の出力信号ｂｕｆ＿ｅｎでＯＦＦする。
【００５２】
また、上述した補正信号ＳＩＧ＿ＣＡＬを加える場合において、回路によって色または（Ｅｖｅｎ／Ｏｄｄなどの）チャネル毎に補正を行う必要がある。その場合は、図１３に示すように、Ｖｒｅｆ＿ｏ端子を色またはｃｈ毎に構成することで容易に対応できる。
【００５３】
一方、画像信号の基準レベルは結合コンデンサＣｓに保持された電荷によって原理的には一定電圧となる。
【００５４】
しかし、実際には、コンデンサＣｓのリークやアナログ処理回路１７の端子間リークによって電圧は時間とともに僅かに変動し、後段の黒オフセット補正部２５の補正範囲が小さいと、たちまち異常画像を引き起こす。
【００５５】
これに対し、図１３に示すように、Ｖｒｅｆ＿ｏ端子と等電位のガード端子ｇｒｄ＿１，ｇｒｄ＿２）を、画像信号入力端子とＶｒｅｆ＿ｏ端子とに隣接、かつ、挟み込むように構成することで端子間のリーク電流を抑制することができる。
【００５６】
さらに、コンデンサのリーク電流の影響に対しては、結合コンデンサＣｓ＝Ｃｒとしリークの影響を同等にすることで相殺が可能である。
【００５７】
尚、図１３では信号Ｖｓｉｇおよび信号Ｖｒｅｆ双方に対してリーク電流に対するガード端子を設けたが、黒オフセット補正部２５の補正範囲が十分大きい場合は、どちらか片方に対してのみガード端子を設けてもよい。
【００５８】
なお、図１３において、図１２と同一部分および相当する部分には同一符号を付して、その説明を省略する。
【００５９】
ところで、上述した実施例ではクランプに要する時間の短縮、立ち上げ時間の短縮のためにバッファを入れた構成としているが、通常１ラインの任意の期間（ＯＰＢ期間、空転送期間）のみ動作するクランプを常時クランプすることで、さらに短縮することができる。
【００６０】
このとき、電源投入直後は常時クランプとし、黒オフセット補正部２５での誤差（補正）範囲内になるまで結合コンデンサを充電させる。誤差内に入ったら黒オフセット補正部２５での補正が効きだすので、通常の画像読取時の設定：１ライン中任意期間のクランプ動作に切り替える。尚、電源投入時はアナログ処理回路１７の入力過大電圧が問題となるが、電源投入直後、常時クランプとすることで過電圧保護も図ることができる。
【００６１】
（実施例３）
一方、カラー読取の場合、例えばＲ／Ｇ／Ｂの３ｃｈまたはＥｖｅｎ／Ｏｄｄを併せて６ｃｈ分の画像信号入力が必要となるため、場合によってはアナログ処理回路１７を複数個使用する必要があり、制御基板の実装スペースは大きく消費され、かつ、部品コストも上がる。
【００６２】
これを回避するためには、図１４に示すように、アナログ処理回路１７に同じ回路を３ｃｈないし６ｃｈ分構成する、すわなち３ｃｈ（赤アナログ画像信号ＣＣＤ＿ＯＵＴ（Ｒ緑アナログ画像信号ＣＣＤ＿ＯＵＴ（Ｇ），青アナログ画像信号ＣＣＤ＿ＯＵＴ（Ｂ）），ないし６ｃｈのカラー入力（図示略）に対応した構成とする。
【００６３】
なお、図１４において、図１４と同一部分、および、相当する部分には、同一符号を付してその説明を省略する。
【００６４】
これにより、単にスペース的なメリットだけでなく、同一チップ上に全ｃｈの回路を構成することによって色間またはｃｈ間の特性差を低減し、画質の向上も図ることができる。また、図１５では、上述した端子間のリーク対策を、１つのガード端子の追加によって容易に実現できる。
【００６５】
また、カラー／モノクロ読取問わず、通常、読取制御基板にはタイミング発生ＩＣ（ＴＧ）、ＣＣＤ、ＣＣＤドライバ、アナログ処理回路１７等の多数の部品、および、それに伴う配線パターンが実装されているため、実装スペースに余裕がなく基板を小さくできない（基板コストを下げられない）といった問題がある。
【００６６】
そこで、図１５に示すように、図１４のアナログ処理回路１７にタイミング信号発生機能（ＴＧ）１５’を搭載することで、カラー／モノクロ問わず制御基板の省スペース化・低コスト化を図ることができる。
【００６７】
これにより、アナログ処理回路１７についてはマスタークロック（ＭＣＬＫ）や多数のゲート信号（ＣＬＰＩＮ等）を内部的に供給することができるため、制御基板の大部分を占める配線パターンを大幅に低減でき、制御基板を小さくすることができる。
【００６８】
ところで、上述した実施例では、図１に示した画像読取装置について本発明を適用した場合について説明したが、本発明は、この画像読取装置を備えた画像形成装置、例えば、複写機や複合機についても同様にして適用することができる。
【図面の簡単な説明】
【００６９】
【図１】本発明の一実施例にかかる画像読取装置の概略構成図。
【図２】画像読取装置の読取制御系の一例を示したブロック図。
【図３】アナログ信号処理部１７の概略構成の第１の例を示したブロック図。
【図４】クランプ処理部２１の第１の例を示したブロック図。
【図５】図４のクランプ処理部２１の動作例を説明するための波形図。
【図６】図４のクランプ処理部２１の動作例（不具合例）を説明するための波形図。
【図７】アナログ信号処理部１７の概略構成の第２の例を示したブロック図。
【図８】クランプ処理部２１の第２の例を示したブロック図。
【図９】図８のクランプ処理部２１の動作例を説明するための波形図。
【図１０】クランプ処理部２１の第３の例を示したブロック図。
【図１１】クランプ処理部２１の第４の例を示したブロック図。
【図１２】クランプ処理部２１の第５の例を示したブロック図。
【図１３】クランプ処理部２１の第６の例を示したブロック図。
【図１４】クランプ処理部２１の第７の例を示したブロック図。
【図１５】クランプ処理部２１の第８の例を示したブロック図。
【符号の説明】
【００７０】
１７  アナログ信号処理部
２１  クランプ処理部
【図１】
2008270881.tif 000003
【図２】
2008270881.tif 000004
【図３】
2008270881.tif 000005
【図４】
2008270881.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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