(57)【要約】【課題】傾斜型積み上げソース／ドレイン構造のＭＩＳトランジスタを高速化する。【解決手段】ＭＩＳトランジスタは、基板１上のゲート電極４と、基板１上にゲート電極４の側壁に沿う側壁絶縁膜６ａと、基板１の主面に一端がゲート電極４の側壁下のソース／ドレイン半導体領域３と、ソース／ドレイン半導体領域３上に第１の側壁絶縁膜６ａに接する積み上げ層５ａと、積み上げ層５ａ上に側壁絶縁膜６ａに沿う側壁絶縁膜６ｂと、積み上げ層５ａ上に側壁絶縁膜６ｂに接する積み上げ層５ｂと、を備える。【選択図】図１
2008270575.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面に形成されたＭＩＳトランジスタを備えた半導体装置であって、
前記半導体基板上に、前記ＭＩＳトランジスタのゲート絶縁膜を介して形成された前記ＭＩＳトランジスタのゲート電極と、
前記半導体基板上に前記ゲート電極の側壁に沿うように形成された第１絶縁膜と、
前記半導体基板の主面に形成され、一端が前記ゲート電極の側壁下の前記ＭＩＳトランジスタのソース／ドレイン半導体領域と、
前記ソース／ドレイン半導体領域上に前記第１絶縁膜に接して形成された前記ＭＩＳトランジスタのソース／ドレイン電極を構成する第１層と、
前記第１層上に前記第１絶縁膜に沿うように形成された第２絶縁膜と、
前記第１層上に前記第２絶縁膜に接して形成された前記ソース／ドレイン電極を構成する第２層と、
を備えていることを特徴とする半導体装置。
【請求項２】
半導体基板の主面に形成されたＭＩＳトランジスタを備えた半導体装置であって、
前記半導体基板上に、前記ＭＩＳトランジスタのゲート絶縁膜を介して形成された前記ＭＩＳトランジスタのゲート電極と、
前記半導体基板の主面に形成され、一端が前記ゲート電極の側壁下の前記ＭＩＳトランジスタのソース／ドレイン半導体領域と、
前記ソース／ドレイン半導体領域上に前記ゲート電極に接しないで形成された前記ＭＩＳトランジスタのソース／ドレイン電極を構成する第１層と、
前記第１層上に前記ゲート電極に接しないで、かつ、前記ゲート電極との距離が第１層より離れた前記ソース／ドレイン電極を構成する第２層と、
を備えていることを特徴とする半導体装置。
【請求項３】
前記ゲート電極側のソース／ドレイン電極の形状は、階段形状であることを特徴とする請求項１または請求項２記載の半導体装置。
【請求項４】
前記ゲート電極側のソース／ドレイン電極の形状は、傾斜した形状であることを特徴とする請求項１または請求項２記載の半導体装置。
【請求項５】
前記第２層は、金属またはシリサイドから構成されていることを特徴とする請求項１または請求項２記載の半導体装置。
【請求項６】
前記第１層は、前記ソース／ドレイン半導体領域の仕事関数と前記金属または前記シリサイドの仕事関数との間の仕事関数を有する半導体層から構成されていることを特徴とする請求項５記載の半導体装置。
【請求項７】
前記半導体基板は、シリコン単結晶基板から構成され、
前記第１層は、シリコンまたはシリコンゲルマニウム混晶から構成される半導体層であることを特徴とする請求項１または請求項２記載の半導体装置。
【請求項８】
前記半導体基板は、ＳＯＩ基板から構成され、
前記ＳＯＩ基板のＳＯＩ層に前記ソース／ドレイン半導体領域が形成されており、
前記ＳＯＩ層の膜厚が１００ｎｍ以下であることを特徴とする請求項１または請求項２記載の半導体装置。
【請求項９】
前記半導体基板は、ＳＯＩ基板から構成され、
前記ＳＯＩ基板の埋込酸化膜の膜厚が１０ｎｍ以下であることを特徴とする請求項１または請求項２記載の半導体装置。
【請求項１０】
前記第１絶縁膜の誘電率が前記第２絶縁膜の誘電率よりも高いことを特徴とする請求項１記載の半導体装置。
【請求項１１】
以下の工程を含む半導体装置の製造方法：
（ａ）半導体基板上に、ＭＩＳトランジスタのゲート絶縁膜を介して前記ＭＩＳトランジスタのゲート電極を形成する工程、
（ｂ）前記半導体基板上に前記ゲート電極の側壁に沿うように第１絶縁膜を形成する工程、
（ｃ）前記半導体基板の主面であって、一端が前記ゲート電極の側壁下の前記ＭＩＳトランジスタのソース／ドレイン半導体領域を形成する工程、
（ｄ）前記ソース／ドレイン半導体領域上に前記第１絶縁膜に接して前記ＭＩＳトランジスタのソース／ドレイン電極を構成する第１層を形成する工程、
（ｅ）前記第１層上に前記第１絶縁膜に沿うように第２絶縁膜を形成する工程、
（ｆ）前記第１層上に前記第２絶縁膜に接して前記ソース／ドレイン電極を構成する第２層を形成する工程。
【請求項１２】
以下の工程を更に含む請求項１１記載の半導体装置の製造方法：
（ｇ）前記工程（ｆ）の後、前記第２絶縁膜を除去する工程。
【請求項１３】
前記工程（ｅ）、前記工程（ｆ）を繰り返すことによって、２以上の層から構成される前記ソース／ドレイン電極を形成することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１４】
以下の工程を含む半導体装置の製造方法：
（ａ）半導体基板上にＭＩＳトランジスタのゲート絶縁膜、ゲート絶縁膜上に前記ＭＩＳトランジスタのゲート電極、および前記ゲート電極上にキャップを形成する工程、
（ｂ）前記ゲート電極を覆うように前記半導体基板上に酸化シリコン膜を堆積し、エッチングによって前記ゲート電極の側壁に沿うように第１絶縁膜を形成する工程、
（ｃ）前記工程（ｂ）の後、前記半導体基板の主面に不純物を注入してソース／ドレイン半導体領域を形成する工程、
（ｄ）選択エピタキシャル成長によって前記ソース／ドレイン半導体領域上にシリコンを含む第１半導体層を形成する工程、
（ｅ）前記ゲート電極および前記第１絶縁膜を覆うように前記半導体基板上に酸化シリコン膜、窒化シリコン膜または酸化シリコンより誘電率の低い低誘電率絶縁膜を堆積し、エッチングによって前記第１絶縁膜に沿うように第２絶縁膜を形成する工程、
（ｆ）選択エピタキシャル成長によって前記第１半導体層上にシリコンを含む第２半導体層を形成する工程。
【請求項１５】
前記工程（ｅ）、前記工程（ｆ）を繰り返すことによって、２以上の半導体層から構成される前記ＭＩＳトランジスタのソース／ドレイン電極を形成することを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１６】
以下の工程を更に含む請求項１４記載の半導体装置の製造方法：
（ｇ）前記第２半導体層をシリサイド化する工程。
【請求項１７】
以下の工程を更に含む請求項１４記載の半導体装置の製造方法：
（ｈ）前記第１半導体層および前記第２半導体層をシリサイド化する工程。
【請求項１８】
前記工程（ａ）では、酸化シリコン膜から構成される前記キャップを形成し、
前記工程（ｅ）では、前記窒化シリコン膜から構成される前記第２絶縁膜を形成し、
（ｉ）前記工程（ｆ）の後、異方性エッチングによって前記第２絶縁膜を除去する工程、
を更に含むことを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１９】
前記工程（ｉ）の後、前記ゲート電極下の半導体基板の主面に対して斜め方向から不純物を注入し、前記ソース／ドレイン半導体領域の一端にハロー領域を形成することを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２０】
前記工程（ｉ）の後、前記半導体基板の全面に層間絶縁膜を形成することを特徴とする請求項１８記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、積み上げソース／ドレイン構造を備えたＭＩＳ（Metal Insulator Semiconductor）トランジスタに適用して有効な技術に関する。
【背景技術】
【０００２】
デジタル家電用マイコンやパーソナルコンピュータなどに用いられる大規模集積回路（ＬＳＩ）や移動体通信端末に用いられるアナログ高周波用電子部品（例えば送信用アンプ、受信用集積回路など）には高速化、低消費電力化、多機能化が求められている。回路を構成する電子素子、例えば、シリコン（Ｓｉ）電界効果型トランジスタ（ＦＥＴ）に代表されるＭＩＳトランジスタにおいては、これまで、リソグラフィ技術を駆使し、主にゲート長を短縮化することによって、素子の高性能化（電流駆動力の向上、消費電力の低減）が実現されてきた。しかしながら、ゲート長が１００ｎｍ以下のＭＩＳトランジスタにおいては、微細化技術のみでは、短チャネル効果により、性能向上率が飽和（または、減少）し、消費電力が増大してしまう問題が生じてしまう。このため、ソース／ドレイン半導体領域の作製において、エクステンションやハロー構造などの不純物濃度プロファイルの設計を行うことにより、短チャネル効果の抑制を図っている。
【０００３】
ソース／ドレイン半導体領域を浅く形成することは、チャネル領域への電界の影響を少なくし、パンチスルーを抑制できるため効果的である。但し、ソース／ドレイン寄生抵抗が増大してしまうため、ソース／ドレイン部分のみに選択成長を用いてＳｉ層を積み上げることにより、ソース／ドレイン寄生抵抗を下げることが行われる。
【０００４】
積み上げＳｉ層の成長の際、ゲート側端部の面と基板表面の角度が９０度より小さくすること、すなわち、ソース／ドレインとゲート間に隙間を形成して、ゲートとソース／ドレイン間の寄生容量を減少させる方法が、特開平８−２９８３２８号公報（特許文献１）に開示されている。
【０００５】
また、ソース／ドレインとゲート間に隙間を形成後、ゲート下とソース／ドレインの間に高濃度イオン注入を行い、パンチスルーを抑制する方法が、特開２００１−１５７４５号公報（特許文献２）および特開平１１−７４５０６号公報（特許文献３）に開示されている。
【０００６】
これら特許文献１、特許文献２および特許文献３では、積み上げＳｉ層のゲート側端部の面を傾斜させるために、選択成長時に形成されるファセット面を利用していることが開示されている。
【０００７】
以下、ソース／ドレイン領域の積み上げ層のゲート側端部の面が基板の主面（素子形成面）に対して９０度より小さくなっている構造を傾斜型積み上げソース／ドレイン構造と称することにする。なお、積み上げソース／ドレインは、エレベーテッド・ソース／ドレインと呼ばれることもある。
【特許文献１】特開平８−２９８３２８号公報
【特許文献２】特開２００１−１５７４５号公報
【特許文献３】特開平１１−７４５０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
短チャネル効果を抑制し、ソース／ドレイン寄生抵抗および寄生容量を減少させることを目的とした前述の傾斜型積み上げソース／ドレイン構造には、以下に述べる課題がある。
【０００９】
傾斜角は、積み上げ成長における選択成長条件を制御することにより、ファセットを形成させるため、表面エネルギーが安定な（１１３）面と（１１１）面に限定される。すなわち、Ｓｉ基板が（００１）面の場合は、（１１３）ファセットの場合の傾斜角は、２５度、（１１１）ファセットの場合は、５５度に限定される。
【００１０】
また、ファセット形成において、複数の等価な面、例えば、（１１３）の場合、（３１１）、（１３１）など、（１１１）の場合、（−１１１)、（１１−１）などが同時に形成されてしまうことがある。この場合、傾斜面は単一面ではなくなり、加工形状ばらつきが生ずる。その結果、ゲートとソース／ドレイン間にばらついた寄生容量が発生する。さらに、ゲートとソース／ドレイン間にイオン注入を行う場合、ファセットはイオン注入マスクの役割を果たすため、イオン注入プロファイルがばらついてしまう。
【００１１】
ソース／ドレインを単に積み上げるとソース／ドレイン寄生抵抗は減少するが、ソース／ドレインとゲート間に寄生容量が生じる。すなわち二律背反であるため、最適化を行わなければならない。そのために例えばシリコンのファセットを利用して傾斜型積み上げソース／ドレインを構築することができるが、ファセット角度はパラメータであるため、角度に制限が生じてしまう。
【００１２】
本発明の目的は、傾斜型積み上げソース／ドレイン構造の傾斜角を自由に制御した半導体装置およびその製造技術を提供することである。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明による半導体装置は、半導体基板上のゲート電極と、前記半導体基板上に前記ゲート電極の側壁に沿う第１絶縁膜と、前記半導体基板の主面に一端が前記ゲート電極の側壁下のソース／ドレイン半導体領域と、前記ソース／ドレイン半導体領域上に前記第１絶縁膜に接する第１層と、前記第１層上に前記第１絶縁膜に沿う第２絶縁膜と、前記第１層上に前記第２絶縁膜に接する第２層と、を備えている。なお、第１および第２絶縁膜は、ゲート電極の側壁のスペーサを構成する側壁絶縁膜であり、また、第１および第２層は、ソース／ドレイン電極を構成する積み上げ層である。
【００１６】
また、本発明による半導体装置の製造方法は、まず、（ａ）半導体基板上に、ＭＩＳトランジスタのゲート絶縁膜を介して前記ＭＩＳトランジスタのゲート電極を形成する。次いで、（ｂ）前記半導体基板上に前記ゲート電極の側壁に沿うように第１絶縁膜を形成する。次いで、（ｃ）前記半導体基板の主面であって、一端が前記ゲート電極の側壁下の前記ＭＩＳトランジスタのソース／ドレイン半導体領域を形成する。次いで、（ｄ）前記ソース／ドレイン半導体領域上に前記第１絶縁膜に接して前記ＭＩＳトランジスタのソース／ドレイン電極を構成する第１層を形成する。次いで、（ｅ）前記第１層上に前記第１絶縁膜に沿うように第２絶縁膜を形成する。次いで、（ｆ）前記第１層上に前記第２絶縁膜に接して前記ソース／ドレイン電極を構成する第２層を形成する。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
本発明によれば、複数の側壁絶縁膜の厚さと前記ソース／ドレイン電極を構成する複数の積み上げ層の厚さを定めることにより、傾斜型積み上げソース／ドレイン構造の傾斜角度を任意に調整することができる。したがって、積み上げ構造にすることでソース／ドレインの寄生抵抗が低くなり、さらに傾斜型とすることでゲートとソース／ドレイン間の寄生容量が低くなり、高速動作が可能なＭＩＳトランジスタを提供することができる。
【００１９】
以上の効果は、単にトランジスタ単体の速度向上のみならず、例えば、アナログ−デジタル混載回路などに適した高速、高耐圧、低消費電力の電子素子が実現できることを含む。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
（実施の形態１）
まず、本発明の実施の形態１におけるＭＩＳトランジスタを備えた半導体装置の構造について説明する。
【００２２】
図１に示すように、第１導電型（例えばｐ型）のシリコン単結晶基板からなる半導体基板（以下、「基板」という）１の主面（素子形成面）の全面もしくは一部には、所定の間隔を介して互いに対向して設けられた前記第１導電型とは逆の第２導電型（ｎ型）を有するソース／ドレイン半導体領域３が設けられている。また、このソース／ドレイン半導体領域３の間の基板１の表面上にはゲート絶縁膜２が設けられ、このゲート絶縁膜２上にはゲート電極４が設けられている。
【００２３】
言い換えると、基板１上にはゲート絶縁膜２を介してゲート電極４が形成されており、基板１の主面には一端がゲート電極４の側壁下でソース／ドレイン半導体領域３が形成されている。
【００２４】
また、基板１上には、ゲート電極４およびソース／ドレイン半導体領域３の表面に沿って形成された、前記第２導電型を有する低抵抗の半導体層を少なくとも２層以上からなる積み上げ層（図１中では、３層の積み上げ層５ａ、５ｂ、５ｃ）が設けられている。これら積み上げ層５ａ〜５ｃがソース／ドレイン電極５を構成するものである。また、基板１上には、ソース／ドレイン電極５とゲート電極４と最も近接した部分との間に介在する２層以上からなる側壁絶縁膜（側壁絶縁膜６ａ、６ｂ、６ｃ）が設けられている。これら側壁絶縁膜６ａ〜６ｃがスペーサ６を構成するものである。また、ゲート電極４を覆うように、基板１（積み上げ層５ｃ）上に層間絶縁膜７が設けられている。
【００２５】
言い換えると、基板１上にはゲート電極４の側壁に沿うように側壁絶縁膜６ａが形成されており、ソース／ドレイン半導体領域３上には、側壁絶縁膜６ａに接してソース／ドレイン電極５を構成する積み上げ層５ａが形成されている。また、積み上げ層５ａ上には側壁絶縁膜６ａに沿うように側壁絶縁膜６ｂが形成され、積み上げ層５ａ上には側壁絶縁膜６ｂに接してソース／ドレイン電極５を構成する積み上げ層５ｂが形成されている。さらに、積み上げ層５ｂ上には側壁絶縁膜６ｂに沿うように側壁絶縁膜６ｃが形成され、積み上げ層５ｂ上には側壁絶縁膜６ｃに接してソース／ドレイン電極５を構成する積み上げ層５ｃが形成されている。
【００２６】
図１に示すように、ＭＩＳトランジスタの傾斜型積み上げソース／ドレイン構造は、ゲート電極４と積み上げ層５ａ〜５ｃとの間にそれぞれ側壁絶縁膜６ａ〜６ｃが設けられ、上層になるに従い、ゲート電極４との距離が離れている。本実施の形態１では、ゲート電極４側のソース／ドレイン電極５の形状が、階段形状となっている。または、基板１の主面に対して９０度より小さい角度の傾斜した形状となっており、側壁絶縁膜６ａ〜６ｃの厚さとソース／ドレイン電極５を構成する複数の積み上げ層５ａ〜５ｃの厚さを定めることにより、傾斜型積み上げソース／ドレイン構造の傾斜角度を任意に調整することができる。
【００２７】
このように積み上げ構造にすることでソース／ドレイン半導体領域３およびソース／ドレイン電極５から構成されるソース／ドレインの寄生抵抗が、積み上げ構造でない場合と比較して低くなる。さらに傾斜型とすることでゲート電極４とソース／ドレイン電極５間の寄生容量が、傾斜型でない場合と比較して低くなる。寄生容量が低くなることによって、ＭＩＳトランジスタは高速動作することができる。
【００２８】
また、シリコンのファセットを利用して一定の角度の傾斜型積み上げソース／ドレインを構築する場合（例えば、前記特許文献１〜３）と比較して、本実施の形態１では、側壁絶縁膜６ａ〜６ｃの厚さとソース／ドレイン電極５を構成する複数の積み上げ層５ａ〜５ｃの厚さによって傾斜型積み上げソース／ドレイン構造の傾斜角度を任意に調整することができ、高速動作に最適なＭＩＳトランジスタとすることができる。
【００２９】
また、スペーサ６は、複数の側壁絶縁膜から構成されるので、それぞれの側壁絶縁膜の誘電率を異ならせることもできる。例えば、側壁絶縁膜６ａの誘電率が、外側の側壁絶縁膜６ｂ、６ｃの誘電率よりも高くなるように、側壁絶縁膜６ａに酸化シリコン（ＳｉＯ２）を適用し、側壁絶縁膜６ｂ、６ｃに窒化シリコン（ＳｉＮ）を適用すれば、トランジスタの駆動電流を増加できるため好適である。本実施の形態１では、外側の側壁絶縁膜の誘電率が、内側の側壁絶縁膜の誘電率よりも等しく、もしくは低いことは、トランジスタの駆動電流を増加できるため好適である。
【００３０】
また、本実施の形態１では、ＭＩＳトランジスタはｎチャネル型としてソース／ドレイン半導体領域３をｎ型としたが、ｐチャネル型としてソース／ドレイン半導体領域３をｐ型としても良い。また、これらｎチャネル型ＭＩＳトランジスタおよびｐチャネル型ＭＩＳトランジスタが隣接して、ＣＭＩＳ（Complementary Metal Insulator Semiconductor）素子を構成することもできる。
【００３１】
次に、本発明の実施の形態１におけるＭＩＳトランジスタを備えた半導体装置の製造方法について図２〜図１４を参照して説明する。
【００３２】
まず、図２に示すように、例えば、ｐ型のシリコン単結晶基板からなる基板１の主面にウェル、素子分離領域（図示せず）を形成した後、基板１上にゲート絶縁膜２、ゲート電極膜４およびキャップ１０を堆積した後、図３に示すように、基板１上にゲート絶縁膜２、ゲート絶縁膜２上にゲート電極４、およびゲート電極４上にキャップ１０をパターニング（形成）する。
【００３３】
具体的には、図２に示すように、例えば、ｐ型のシリコン単結晶基板からなる基板１の主面（素子形成面）にウェル、素子分離領域（図示せず）を形成した後、基板１にゲート絶縁膜２（例えば、ＳｉＯ２、ＳｉＯｘＮｙ、ＳｉｘＮｙ、Ｔａ２Ｏ５、ＴｉＯ２、Ａｌ２Ｏ３等）を周知の成膜法を用いて形成する。次いで、ゲート絶縁膜２上に例えば高濃度ドープされたポリシリコンからなるゲート電極膜４を周知の成膜法を用いて形成し、ゲート電極膜４の上に例えばＳｉ３Ｎ４から構成されるキャップ１０を周知の成膜法を用いて成膜する。このキャップ１０は、後の工程で基板１の表面に不純物をイオン注入する際に、その不純物がゲート電極膜４内に注入されるのを防止するために設けられるものである。次いで、図３に示すように、周知のリソグラフィ法を用いて、キャップ１０、ゲート電極膜４、ゲート絶縁膜２をパターニングし、ゲート電極４を形成する。このようにして基板１上に、ＭＩＳトランジスタのゲート絶縁膜２を介してＭＩＳトランジスタのゲート電極４を形成する。
【００３４】
続いて、図４に示すように、ゲート電極４を覆うように基板１上に酸化シリコン膜を堆積し、エッチングによってゲート電極４の側壁に沿うように側壁絶縁膜６ａを形成する。具体的には、周知の減圧化学気相反応堆積法を用いて、基板表面全面にＳｉＯ２膜（例えば、膜厚１〜１０ｎｍ）を形成後、反応性イオンエッチングを用いて、当該ＳｉＯ２膜をエッチングするとゲート電極４の側壁に第１の側壁絶縁膜６ａが形成される。このようにして基板１上にゲート電極４の側壁に沿うように側壁絶縁膜６ａを形成する。
【００３５】
続いて、図５に示すように、基板１の主面に不純物を注入してソース／ドレイン半導体領域３を形成する。具体的には、キャップ１０および側壁絶縁膜６ａをマスクにして、ｎ型不純物（例えばヒ素、リン）を周知のイオン注入１２（例えば、加速電圧５ｋｅＶ、１０１５ｃｍ−２）および周知の活性化アニール（例えば、ＲＴＡ（Rapid Thermal Annealing）を用いて１０００℃、１秒）を行ってソース／ドレイン半導体領域（エクステンション）３を形成する。このようにして基板１の主面であって、一端がゲート電極４の側壁下のＭＩＳトランジスタのソース／ドレイン半導体領域３を形成する。
【００３６】
続いて、ボロンを周知の斜めイオン注入１３（例えば、５ｋｅＶ、１０１３ｃｍ―２）および周知の活性化アニール（例えば、ＲＴＡで１０００℃、１秒）を行って、ハロー領域（図示せず）を形成する。
【００３７】
続いて、図６に示すように、選択エピタキシャル成長によってソース／ドレイン半導体領域３上にシリコンを含む積み上げ層５ａを形成する。具体的には、選択エピタキシャル成長法（例えば、ジクロールシランと塩化水素ガスを用いた周知の減圧化学気相法）を用いて、ソース／ドレイン半導体領域３上に、シリコン層からなる第１の積み上げ層５ａ（例えば、膜厚１〜１０ｎｍ）を形成する。このようにしてソース／ドレイン半導体領域３上に側壁絶縁膜６ａに接してＭＩＳトランジスタのソース／ドレイン電極を構成する積み上げ層５ａを形成する。このとき積み上げ層５ａのゲート電極４側の端部には、結晶成長条件に応じてファセットが形成される場合があるが、本発明においては、ファセットの形成有無は、不問である。
【００３８】
続いて、図７に示すように、ゲート電極４および側壁絶縁膜６ａを覆うように基板１上に酸化シリコン膜を堆積し、エッチングによって側壁絶縁膜６ａに沿うように側壁絶縁膜６ｂを形成する。周知の減圧化学気相反応堆積法を用いて、基板１表面全面にＳｉＯ２膜（例えば、膜厚１〜１０ｎｍ）を形成後、周知の反応性イオンエッチングを用いて、当該ＳｉＯ２膜をエッチングすると第２の側壁絶縁膜６ｂが形成される。このように積み上げ層５ａ上に側壁絶縁膜６ａに沿うように側壁絶縁膜６ｂを形成する。なお、側壁絶縁膜６ｂに酸化シリコン膜を適用したが、窒化シリコン膜、または酸化シリコンより誘電率の低い絶縁膜を用いても良い。
【００３９】
続いて、図８に示すように、選択エピタキシャル成長によって積み上げ層５ａ上にシリコンを含む積み上げ層５ｂを形成する。具体的には、選択エピタキシャル成長法（例えば、ジクロールシランと塩化水素ガスを用いた周知の減圧化学気相法）を用いて、ソース／ドレイン半導体領域３（積み上げ層５ａ）上に、シリコン層からなる第２の積み上げ層５ｂを形成する。このようにして積み上げ層５ａ上に側壁絶縁膜６ａに接してソース／ドレイン電極を構成する積み上げ層５ｂを形成する。このとき当該積み上げ層５ｂのゲート電極４側の端部には、結晶成長条件に応じてファセットが形成される場合があるが、本発明においては、ファセットの形成有無は、不問である。
【００４０】
続いて、必要に応じて、側壁絶縁膜形成と積み上げ層の形成を繰り返し、第３（図９参照）、第４、‥第ｎの側壁絶縁膜、第３（図１０参照）、第４、‥第ｎの積み上げ層を形成してもよい。これにより、２以上の積み上げ層から構成されるＭＩＳトランジスタのソース／ドレイン電極５を形成する。なお、ｎは正の整数であり、本実施の形態１ではｎが３の場合について説明している。
【００４１】
続いて、図１１に示すように、ゲート電極４上のキャップ１０を熱リン酸により除去後、図１２に示すように、ソース／ドレイン半導体領域３にヒ素（Ａｓ）をイオン注入１４（例えば１０ｋｅＶ、１０１５ｃｍ−２）、活性化アニール（例えばＲＴＡを用いて、１０００℃、１秒）を行う。
【００４２】
続いて、必要に応じて、サリサイド技術により、ゲート電極４、ソース／ドレイン電極５に金属シリサイド膜１５（例えば、コバルト、ニッケル、白金、タングステン、モリブデンなどの金属とシリコンとの化合物）を形成することもある（図１３、図１４参照）。
【００４３】
当該金属シリサイド膜１５は、積み上げ層の一部もしくは全てに形成することができる。例えば、図１３に示すように、一部の積み上げ層５ｂ、５ｃをシリサイド化する。また、例えば、図１４に示すように、全ての積み上げ層５ａ〜５ｃをシリサイド化する。積み上げ層をシリサイド化することによって、後の工程で形成されるコンタクトとオーミック接続をすることができる。
【００４４】
続いて、層間絶縁膜７、コンタクト、配線等を形成することによって、本実施の形態１における高速のＭＩＳトランジスタが完成する。
【００４５】
本実施の形態１において、側壁絶縁膜６ａ〜６ｃの材料にＳｉＯ２を用いたが、他の絶縁体材料（例えば、ＳｉＯｘＮｙ、ＳｉｘＮｙ、Ｔａ２Ｏ５、Ａｌ２、Ｏ３等）でもよい。
【００４６】
また、積み上げ層５ａ〜５ｃをすべてシリコン層から構成するのではなく、最下層の積み上げ層５ａにシリコンゲルマニウム層、上層の積み上げ層５ｂ、５ｃにシリコン層を用いることもできる。シリコンゲルマニウム層は、選択エピタキシャル成長法（例えば、ジクロールシランとモノゲルマンと塩化水素ガスを用いた周知の減圧化学気相法）を用いて形成する。このように、最下層の積み上げ層５ａは、ソース／ドレイン半導体領域３（シリコン）の仕事関数と、上層の積み上げ層５ｂ（金属または金属シリサイド）の仕事関数との間の仕事関数を有する半導体層から構成されている。したがって、シリコン層をシリサイド化すると、シリコンゲルマニウム層とシリサイド層の界面抵抗は、シリコンとシリサイド層の界面抵抗よりも低くなり、その結果ソース／ドレイン寄生抵抗が低下するため好適である。
【００４７】
また、本実施の形態１では、基板１にシリコン単結晶基板を適用した場合について説明したが、他の一例としてシリコン単結晶基板の代わりに、図１５に示すように、ＳＯＩ（Silicon On Insulator）基板を用いてもよい。この場合、ＳＯＩ基板のＳＯＩ層２２にソース／ドレイン半導体領域３が設けられることとなる。
【００４８】
ＳＯＩ基板を用いたＭＩＳトランジスタは、低電力であるため、好適である。また、ＳＯＩ層２２の膜厚が、１００ｎｍ以下のＳＯＩ基板を用いると、サブスレッショールド特性が向上し、高速動作するため、好適である。また、埋込み酸化膜２１の膜厚が１０ｎｍ以下のＳＯＩ基板を用いると、バックバイアス制御を用いた４端子ＭＩＳトランジスタを形成できる。当該４端子電界効果型トランジスタは、オフリーク電流の低減、オン電流の向上を制御することができ、また、しきい電圧のばらつきを抑制する回路も構成できることから、好適である。
【００４９】
また、本実施の形態１においては、ｎチャネル型のＭＩＳトランジスタの実施例を示したが、ｐチャネル型のＭＩＳトランジスタについては、導電型を反転した種々の工程を変更して形成することもできる。
【００５０】
本実施の形態１によって形成されたＭＩＳトランジスタの断面形状の最も特徴的な点は、ゲート電極側のソース／ドレイン電極の形状は、階段形状もしくは基板主面に対して９０度より小さい傾斜した形状をなしていることである。このようなソース／ドレイン電極の形状とするためには、スペーサを構成する複数の側壁絶縁膜およびソース／ドレイン電極を構成する複数の積み上げ層のそれぞれの厚さを選択すれば良い。すなわち、各側壁絶縁膜の厚さ、各積み上げ層膜の厚さを選択することにより、傾斜型積み上げソース／ドレイン構造の傾斜角度を任意に調整することができ、高速動作に最適なＭＩＳトランジスタとすることができる。
【００５１】
（実施の形態２）
前記実施の形態１のＭＩＳトランジスタ（図１参照）では、スペーサ６を３層の側壁絶縁膜６ａ〜６ｃによって構成した。本発明の実施の形態２では、図１６に示すように、１層の側壁絶縁膜６ａによってスペーサ６を構成したＭＩＳトランジスタを備えた半導体装置について説明する。なお、その他の構成は、前記実施の形態１と同様である。
【００５２】
本発明の実施の形態２におけるＭＩＳトランジスタを備えた半導体装置の製造方法について図１７〜図２９を参照して説明する。
【００５３】
まず、図１７に示すように、ｐ型のシリコン単結晶基板からなる基板１の表面にウェル、素子分離領域（図示せず）を形成した後、基板１にゲート絶縁膜２（例えば、ＳｉＯ２、ＳｉＯｘＮｙ、ＳｉｘＮｙ、Ｔａ２Ｏ５、ＴｉＯ２、Ａｌ２Ｏ３等）を周知の成膜法を用いて形成する。次いで、ゲート絶縁膜２上に例えば、高濃度ドープされたポリシリコンからなるゲート電極膜４を周知の成膜法を用いて形成し、ゲート電極膜４の上に酸化シリコン（ＳｉＯ２）膜からなるキャップ１０ａを周知の成膜法を用いて成膜する。
【００５４】
続いて、周知のリソグラフィ法を用いて、ゲート電極膜４をパターニングし、図１８に示すようにゲート電極４を形成する。
【００５５】
続いて、周知の減圧化学気相反応堆積法を用いて、基板１表面全面に酸化シリコン（ＳｉＯ２）膜（例えば、膜厚１〜１０ｎｍ）を形成後、反応性イオンエッチングを用いて、当該ＳｉＯ２膜をエッチングすると図１９に示すように、ゲート側壁に第１の側壁絶縁膜６ａが形成される。
【００５６】
続いて、図２０に示すように、上記キャップ１０ａおよび側壁絶縁膜６ａをマスクにして、ヒ素（Ａｓ）を周知のイオン注入１２（例えば、加速電圧５ｋｅＶ、１０１５ｃｍ−２）および周知の活性化アニール（例えば、ＲＴＡを用いて１０００℃、１秒）を行ってソース／ドレイン半導体領域（エクステンション）３を形成する。また、前記実施の形態１と同様にボロンをイオン注入１３してハロー領域（図示せず）を形成してもよい。
【００５７】
続いて、選択エピタキシャル成長法（例えば、ジクロールシランと塩化水素ガスを用いた周知の減圧化学気相法）を用いて、図２１に示すように、ソース／ドレイン半導体領域３上に、シリコン層からなる第１の積み上げ層５ａ（例えば膜厚１〜１０ｎｍ）を形成する。このとき、当該積み上げ層５ａのゲート側端部には、結晶成長条件に応じてファセットが形成される場合があるが、本発明においては、ファセットの形成有無は、不問である。
【００５８】
続いて、周知の減圧化学気相反応堆積法を用いて、基板表面全面に窒化シリコン（ＳｉＮ）膜（例えば、膜厚１〜１０ｎｍ）を形成後、周知の反応性イオンエッチングを用いて、当該ＳｉＮ膜をエッチングすると図２２に示すように、ゲート側壁に第２の側壁絶縁膜６ｂが形成される。
【００５９】
続いて、選択エピタキシャル成長法（例えば、ジクロールシランと塩化水素ガスを用いた周知の減圧化学気相法）を用いて、図２３に示すように、積み上げ層５ａ（ソース／ドレイン半導体領域３）上にシリコン層からなる第２の積み上げ層５ｂを形成する。このとき、当該積み上げ層５ｂのゲート側端部には、結晶成長条件に応じてファセットが形成される場合があるが、本発明においては、ファセットの形成有無は、不問である。
【００６０】
続いて、必要に応じて、上記、窒化シリコン膜からなる側壁絶縁膜形成とシリコン層からなる積み上げ層の形成を繰り返し、第３（図２４の６ｃに示す）、第４、‥第ｎ側壁絶縁膜、第３（図２５の５ｃに示す）、第４、‥第ｎ積み上げ層を形成してもよい。なお、ｎは正の整数であり、本実施の形態２ではｎが３の場合について説明している。
【００６１】
続いて、図２６に示すように酸化シリコン（ＳｉＯ２）からなる第１の側壁絶縁膜６ａを残して、窒化シリコン（ＳｉＮ）からなる第２から第ｎの側壁絶縁膜（本実施の形態２では、側壁絶縁膜６ｂ、６ｃ）を熱リン酸により除去する。このときキャップ１０ａは酸化シリコン膜からなるので除去されずに残る。
【００６２】
続いて、図２７に示すように、ソース／ドレイン半導体領域３へのヒ素（Ａｓ）のイオン注入１４（例えば１０ｋｅＶ、１０１５ｃｍ−２）、活性化アニール（例えば、ＲＴＡを用いて、１０００℃、1秒）を行う。
【００６３】
その後、ゲート電極４下の基板１の主面に対して斜め方向から不純物を注入し、ソース／ドレイン半導体領域３の一端にハロー領域（図示せず）を形成してもよい。具体的には、ボロンを周知の斜めイオン注入１３（例えば、５ｋｅＶ、１０１３ｃｍ−２）した後、周知の活性化アニール（例えば、ＲＴＡで１０００℃、１秒）を行って、ハロー領域（図示せず）を形成する。ここでハロー領域を形成することは、図２０を参照して説明した工程において形成した場合のハロー領域より、ばらつきを低減することができる。ソース／ドレイン電極を構成する複数の積み上げ層５ａ〜５ｃによって、不純物が注入される角度が定められるからである。言い換えると、積み上げ層５ａ〜５ｃを１つとして見た場合（ソース／ドレイン電極）、ゲート電極４側のソース／ドレイン電極の形状が、基板１主面に対して９０度より小さい傾斜した形状となっており、このためハロー領域を形成するための不純物が注入される角度が定められる。
【００６４】
例えば、シリコンのファセットを利用して一定の角度の傾斜型積み上げソース／ドレインを構築する場合（例えば、前記特許文献１〜３）、複数の等価な面、例えば、（１１３）の場合、（３１１）、（１３１）など、（１１１）の場合、（−１１１)、（１１−１）などが同時に形成されてしまうことがある。この場合、ゲートとソース／ドレイン間にイオン注入を行う場合、ファセットはイオン注入マスクの役割を果たすため、イオン注入プロファイルがばらついてしまう。しかしながら、本実施の形態２では、ゲート電極４側のソース／ドレイン電極の形状によって不純物が注入される角度が定まるので、イオン注入プロファイルのばらつきを防止することができる。また、ファセットを利用した場合、その傾斜角が限定されるが、本実施の形態２では、傾斜角を自由に制御することができるので、任意の位置にハロー領域を形成することができる。
【００６５】
続いて、ゲート電極４上の酸化シリコンからなるキャップ１０ａを周知のドライエッチング（異方性エッチング）により除去する。このとき同時に酸化シリコンからなる第１の側壁絶縁膜６ａはその一部がエッチングされるがオーバーエッチングされないように注意する。
【００６６】
続いて、必要に応じて、図２８、図２９に示すように、サリサイド技術により、ゲート、ソース／ドレインに金属シリサイド膜１５（例えば、コバルト、ニッケル、白金、タングステン、モリブデンなどの金属とシリコンとの化合物）を形成することもある。積み上げ層の一部（図２８）もしくは全て（図２９）に当該金属シリサイド膜１５を形成する。
【００６７】
続いて、層間絶縁膜７、コンタクト、配線等を形成することによって、本実施の形態２における高速のＭＩＳトランジスタが形成される。例えばＣＶＤ（Chemical Vapor Deposition）法によって基板１の全面に酸化シリコン（ＳｉＯ２）膜が堆積されて層間絶縁膜７が形成される。本実施の形態２では、側壁絶縁膜６ｂ、６ｃが除去されてできた側壁絶縁膜６ａ（ゲート電極４）とソース／ドレイン電極５の領域（空間）にも、酸化シリコン（ＳｉＯ２）膜が埋め込むように層間絶縁膜７が形成される。この空間は全て層間絶縁膜７で満たされなくとも良く、鬆（空気：比誘電率１）を持たせることによって、ゲート電極４とソース／ドレイン電極５の寄生容量を低くすることもできる。
【００６８】
また、上記積み上げ層の代わりに、第１の積み上げ層５ａにシリコンゲルマニウム混晶、第２の積み上げ層５ｂにシリコン層を用いることもできる。シリコンゲルマニウム層（積み上げ層５ａ）は、選択エピタキシャル成長法（例えば、ジクロールシランとモノゲルマンと塩化水素ガスを用いた周知の減圧化学気相法）を用いて形成する。シリコン層（積み上げ層５ｂ）をシリサイド化すると、シリコンゲルマニウム層とシリサイド層の界面抵抗は、シリコンとシリサイド層の界面抵抗よりも低くなり、その結果ソース／ドレイン寄生抵抗が低下するため好適である。
【００６９】
また、本実施の形態２においては、基板１にシリコン単結晶基板を適用した場合について説明したが、シリコン単結晶基板の代わりに、図３０に示すように、ＳＯＩ基板を用いてもよい。ＳＯＩ基板を用いたＭＩＳトランジスタは、低電力であるため、好適である。また、ＳＯＩ層２２の膜厚が、１００ｎｍ以下のＳＯＩ基板を用いると、サブスレッショールド特性が向上し、高速動作するため、好適である。また、埋込み酸化膜２１の膜厚が１０ｎｍ以下のＳＯＩ基板を用いると、バックバイアス制御を用いた４端子ＭＩＳトランジスタを形成できる。当該４端子ＭＩＳトランジスタは、オフリーク電流の低減、オン電流の向上を制御することができ、また、しきい電圧のばらつきを抑制する回路も構成できることから、好適である。
【００７０】
また、本実施の形態２においては、ｎチャネル型のＭＩＳトランジスタの実施例を示したが、ｐチャネル型のＭＩＳトランジスタについては、導電型を反転した種々の工程を変更して形成することもできる。
【００７１】
本実施の形態２によって形成されたＭＩＳトランジスタの断面形状の最も特徴的な点は、ゲート電極側のソース／ドレイン電極の形状は、階段形状もしくは基板主面に対して９０度より小さい傾斜した形状をなしていることである。このようなソース／ドレイン電極の形状とするためには、スペーサを構成する複数の側壁絶縁膜およびソース／ドレイン電極を構成する複数の積み上げ層のそれぞれの厚さを選択すれば良い。すなわち、各側壁絶縁膜の厚さ、各積み上げ層膜の厚さを選択することにより、傾斜型積み上げソース／ドレイン構造の傾斜角度を任意に調整することができ、高速動作に最適なＭＩＳトランジスタとすることができる。
【００７２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７３】
例えば、前記実施の形態では、ＭＩＳトランジスタのゲート電極を、高濃度ドープされたポリシリコン（金属シリサイド）から構成した場合について説明したが、金属から構成しても良い。
【産業上の利用可能性】
【００７４】
本発明は、半導体装置を製造する製造業に幅広く利用されるものである。
【図面の簡単な説明】
【００７５】
【図１】本発明の実施の形態１における半導体装置の一例の要部断面図である。
【図２】本発明の実施の形態１における半導体装置の一例の製造工程中の要部断面図である。
【図３】図２に続く半導体装置の製造工程中の要部断面図である。
【図４】図３に続く半導体装置の製造工程中の要部断面図である。
【図５】図４に続く半導体装置の製造工程中の要部断面図である。
【図６】図５に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】図８に続く半導体装置の製造工程中の要部断面図である。
【図１０】図９に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１５】本発明の実施の形態１における半導体装置の他の一例の要部断面図である。
【図１６】本発明の実施の形態２における半導体装置の一例の要部断面図である。
【図１７】本発明の実施の形態２における半導体装置の一例の製造工程中の要部断面図である。
【図１８】図１７に続く半導体装置の製造工程中の要部断面図である。
【図１９】図１８に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２１】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２３】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２４】図２３に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２４に続く半導体装置の製造工程中の要部断面図である。
【図２６】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２７】図２６に続く半導体装置の製造工程中の要部断面図である。
【図２８】図２７に続く半導体装置の製造工程中の要部断面図である。
【図２９】図２７に続く半導体装置の製造工程中の要部断面図である。
【図３０】本発明の実施の形態２における半導体装置の他の一例の要部断面図である。
【符号の説明】
【００７６】
１  半導体基板（基板）
２  ゲート絶縁膜
３  ソース／ドレイン半導体領域（エクステンション）
４  ゲート電極（ゲート電極膜）
５  ソース／ドレイン電極
５ａ、５ｂ、５ｃ  積み上げ層
６  スペーサ
６ａ、６ｂ、６ｃ  側壁絶縁膜
７  層間絶縁膜
１０、１０ａ  キャップ
１２、１３、１４  イオン注入
１５  金属シリサイド膜
２１  埋込み酸化膜
２２  ＳＯＩ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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