(57)【要約】【課題】電源ラインをメモリ画素に適合したものにする。【解決手段】単位画素１１をマトリクス状に配置し、これらの表示を制御する。前記単位画素１１は、１ビットのメモリを有するメモリ画素１０を複数備えるとともに、この複数のメモリ画素は２列以上に配置されている。そして、メモリ画素１０の各列に対応して電源ライン８が配線されている。【選択図】図２Ａ
2008310014.tif 000002
【特許請求の範囲】
【請求項１】
単位画素をマトリクス状に配置し、これらの表示を制御するアクティブマトリクス型表示装置であって、
前記単位画素は、１ビットのメモリを有するメモリ画素を複数備えるとともに、この複数のメモリ画素は２列以上に配置されており、メモリ画素の各列に対応して電源ラインが配線されていることを特徴とするアクティブマトリクス型表示装置。
【請求項２】
請求項１に記載のアクティブマトリクス型表示装置において、
前記メモリ画素のメモリは、スタティックメモリであることを特徴とするアクティブマトリクス型表示装置。
【請求項３】
請求項１に記載のアクティブマトリクス型表示装置において、
前記単位画素内に配置された行方向あるいは列方向に隣接する画素に接続される電源ラインは互いに配線幅が異なることを特徴とするアクティブマトリクス型表示装置。
【請求項４】
請求項１に記載のアクティブマトリクス型表示装置において、
前記単位画素内に配置された行方向あるいは列方向に隣接する画素に接続される電源ラインに供給される電圧が互いに異なることを特徴とするアクティブマトリクス型表示装置。
【請求項５】
請求項１に記載のアクティブマトリクス型表示装置において、
前記単位画素内に配置された画素の光を外部へ放出する面積は行方向と列方向の隣接画素の少なくともいずれかにおいて異なることを特徴とするアクティブマトリクス型表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、単位画素をマトリクス状に配置し、これらの表示を制御するアクティブマトリクス型表示装置に関する。
【背景技術】
【０００２】
デジタル入力を受ける表示装置は、いかなる形態であっても、アナログ出力である発光強度を、入力されるデジタルデータに応じて生成する必要があり、デジタルアナログ変換（ＤＡ変換）手段が備えている。
【０００３】
特許文献１、２にはデジタル駆動されるアクティブマトリクス型有機ＥＬパネルが開示されている。特許文献１では、ＤＡ変換を発光期間のパルス幅を変化させることで行っており、また特許文献２では発光強度の互いに異なる分割画素を用いることによってＤＡ変換を実現している。
【０００４】
ここで、特許文献１、２に開示されている画素には保持容量が備えられているが、書き込まれたデータはある一定の期間しか保持できない。このため、そのデータに対応した発光強度を常に維持するためには、外部に読み書き可能なメモリを設け、そのメモリデータによって、その画素は常にリフレッシュ（画素にデータを一定周期で書き込む動作）される必要がある。特に、発光期間においてＤＡ変換を行う場合、フリッカを抑制するため、６０Ｈｚ以上の周波数でリフレッシュされることが望ましい。
【０００５】
一方、画素内にスタティックメモリを導入すると一度書き込まれたデータは保持される。このため、リフレッシュ動作を一部省略することができるだけでなく、リフレッシュのために備えていた外部のフレームメモリを必要とせず、低コスト化が可能となる。
【０００６】
上記特許文献１のように、サブフレームによる発光期間でＤＡ変換をする場合、１画素のメモリビット数が少なくて済むため、小型かつ高精細化が可能である。また小型であるがゆえ、高い周波数で発光期間を変化させても配線容量が小さいことから、消費電力へ影響も少なく、携帯電話など小型モバイルアプリケーションに適している。
【０００７】
また、特許文献２のように、多ビットの分割画素でハードウェア的にＤＡ変換する場合、１画素に多ビットのメモリを導入する必要がある。このため、高精細化は難しいが、大型化することで画素ピッチが拡大することに伴い、多ビットのメモリを導入することが容易になる。さらに、大型であるがゆえ、配線容量が大きくなり、消費電力が増加するが、画素へのアクセス頻度を低減できれば、より低消費電力で低コストな大型テレビやモニターが実現できる。
【０００８】
さらに、画素にスタティックメモリを導入した場合、読み書きアクセスが可能となるため、必要な領域のデータを読み出して書き換えるなどの機能が提供でき、制御の幅が広がる。小型であれ大型であれ、ディスプレイにＴＶのような動画を表示することもあれば、パーソナルコンピュータの表示画面のようにユーザのアクションの対象領域のみを更新する表示方法もある。表示の特徴を考慮し、前記機能を効果的に使えば、低消費電力化や多階調化などのディスプレイとしての性能を向上させることができる。
【０００９】
【特許文献１】特開２００５−３３１８９１号公報
【特許文献２】特開平１１−７３１５８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ここで、特許文献２では、１画素を複数の分割画素で構成し、これら分割画素は、すべて同一の電源ラインを共有する。発光面積の違いによる発光強度の異なる分割画素は同一の電源ラインから電力の供給を受けるため、分割画素に応じて電源ラインの仕様を変更するなどして、異なる発光強度を生成したり、電流量に応じて配線幅を変更したりすることができなかった。
【課題を解決するための手段】
【００１１】
本発明は、単位画素をマトリクス状に配置し、これらの表示を制御するアクティブマトリクス型表示装置であって、前記単位画素は、１ビットのメモリを有するメモリ画素を複数備えるとともに、この複数のメモリ画素は２列以上に配置されており、メモリ画素の各列に対応して電源ラインが配線されていることを特徴とする。
【００１２】
また、前記メモリ画素のメモリは、スタティックメモリであることが好適である。
【００１３】
また、前記単位画素内に配置された行方向あるいは列方向に隣接する画素に接続される電源ラインは互いに配線幅が異なることが好適である。
【００１４】
また、前記単位画素内に配置された行方向あるいは列方向に隣接する画素に接続される電源ラインに供給される電圧が互いに異なることが好適である。
【００１５】
また、前記単位画素内に配置された画素の光を外部へ放出する面積は行方向と列方向の隣接画素の少なくともいずれかにおいて異なることが好適である。
【発明の効果】
【００１６】
このように、本発明によれば、単位画素を複数のメモリ画素で構成し、単位画素内のメモリ画素に電力を供給する電源ラインを２本以上とする。従って、電源ラインの電圧、幅などを接続するメモリ画素に応じて適切なものに設定することができる。
【発明を実施するための最良の形態】
【００１７】
図１Ａには、Ｐ型トランジスタのみを用いたスタティックメモリを含むメモリ画素の等価回路図、図１Ｂには、トランジスタが形成される面から見たレイアウト図が示されている。
【００１８】
１つのメモリ画素には、発光に寄与する第１有機ＥＬ素子１、それを駆動する第１駆動トランジスタ２、発光に寄与しない第２有機ＥＬ素子３、それを駆動する第２駆動トランジスタ４、およびゲートライン６に供給される選択信号に応じてオンオフされ、オンすることによって、データライン７に供給されたデータ電圧を第１駆動トランジスタ２のゲート端子へ供給するゲートトランジスタ５を有している。
【００１９】
第１有機ＥＬ素子１のアノードは、第１駆動トランジスタ２のドレイン端子と、第２駆動トランジスタ４のゲート端子とに接続され、第１駆動トランジスタ２のゲート端子は第２有機ＥＬ素子３のアノードと第２駆動トランジスタ４のドレイン端子とゲートトランジスタ５のソース端子とに接続され、ゲートトランジスタ５のゲート端子はゲートライン６、ドレイン端子はデータライン７へ接続されている。また、第１駆動トランジスタ２、第２駆動トランジスタ４のソース端子は電源ライン８へ、第１有機ＥＬ素子１、第２有機ＥＬ素子３のカソードはカソード電極９へ接続されてメモリ画素１０が形成されている。
【００２０】
第２有機ＥＬ素子３は配線メタルやブラックマトリクスなどで遮光されるか、もしくは発光しない有機ＥＬ素子として形成されることで発光を外部へ射出しないように構成されている。したがって、第１有機ＥＬ素子１の発光状態がメモリ画素１０の点灯状態を決定する。
【００２１】
メモリ画素１０にデータを書き込む場合、ゲートライン６に書き込み選択信号（より低いＬｏｗレベル）が供給され、ゲートトランジスタ５がより低いオン抵抗でオンすると、データライン７に供給されたデータ信号により、第１駆動トランジスタの状態が決定し、第１有機ＥＬ素子１の発光・非発光が制御される。
【００２２】
第１駆動トランジスタ２のゲート電位がＨｉｇｈ、つまり第１駆動トランジスタ２がオフ、第２駆動トランジスタ４がオンしており、かつデータライン７にＬｏｗデータが供給されていると、第１駆動トランジスタ２のゲート電位は、ゲートトランジスタ５が第２駆動トランジスタ４よりオン抵抗が低いことにより、第２駆動トランジスタ４がオンしている場合でも、データライン７の電位であるＬｏｗ側に導かれ、第１駆動トランジスタ２はオンし、第１有機ＥＬ素子１に電流が流れて発光する。同時に第２駆動トランジスタ４は第１駆動トランジスタ２がオンすることでオフとなり、第１駆動トランジスタ２のゲート電位は、第２有機ＥＬ素子３に電流が流れなくなるカソード電位近くまで低下する。この電位は、ゲートトランジスタ５がオフしても、第１駆動トランジスタ２のゲート電位に引き続き印加されることから、定期的にリフレッシュ動作を行わなくても第１有機ＥＬ素子１の点灯状態は維持される。
【００２３】
第１駆動トランジスタ２のゲート電位がＬｏｗ、つまり第１駆動トランジスタ２がオン、第２駆動トランジスタ４がオフ、かつデータライン７にＨｉｇｈデータが供給されている場合には、ゲートトランジスタ５のより低いオン抵抗により、第２有機ＥＬ素子３にすばやく電流が供給され、第１駆動トランジスタ２のゲート電位がＨｉｇｈとされると、第１駆動トランジスタ２がオフし、第１有機ＥＬ素子１は消灯する。第１有機ＥＬ素子１のアノード電位はカソード電位付近まで低下し、第２駆動トランジスタ４のゲート端子に供給されるため、第２駆動トランジスタ４はオンし、第２有機ＥＬ素子３に電流を流しながら、第１駆動トランジスタ２のゲート電位をＨｉｇｈに保つ。すなわちゲートトランジスタ５がオフした後も、第１有機ＥＬ素子１の非点灯状態が引き続き維持される。第２有機ＥＬ素子３は発光には寄与せず、第１駆動トランジスタ２のゲート電位を維持する役割を担うが、第２有機ＥＬ素子に流れる電流は電力を消費するため、図１Ｂに示されるように第２有機ＥＬ素子３の発光面積は第１有機ＥＬ素子１と比較して十分小さくなるように形成されることが望ましい。
【００２４】
読み出しの場合には、データライン７をＬｏｗレベルにプリチャージしておき、ゲートライン６に読み出し選択信号（より高いＬｏｗレベル）が供給される。第１駆動トランジスタ２のゲート電位がＨｉｇｈの場合、つまり第１駆動トランジスタ２がオフ、第２駆動トランジスタ４がオンしている場合、ゲートトランジスタ５が第２駆動トランジスタ２よりオン抵抗が高いことにより、第1駆動トランジスタ２のゲート電位は抵抗分圧によりＨｉｇｈを維持したまま、Ｌｏｗデータがプリチャージされたデータライン７はＨｉｇｈに充電される。
【００２５】
第１駆動トランジスタ２のゲート電位がＬｏｗの場合には、Ｌｏｗがプリチャージされたデータライン７には長時間にわたって変化はないため、ある一定時間経過したのち、データライン７がＨｉｇｈであればメモリにはＨｉｇｈデータ、ＬｏｗのままであればＬｏｗデータが書き込まれているものと判断することができる。
【００２６】
このように、ゲートライン６に書き込みと読み出しで異なる選択電圧を与えることで、図１Ａ、図１Ｂのメモリ画素を用いてデータの読み書きを行うことができる。
【００２７】
図２Ａ、図２Ｂには、図１Ａ、図１Ｂのメモリ画素１０を６個用いた６ビットのＤＡ変換機能を有する画素１１のレイアウト図が示されている。フルカラーの場合には画素１１がＲ（赤）、Ｇ（緑）、Ｂ（青）のように、１ピクセルに対して最低３色設けられる。
【００２８】
図２Ａ、図２Ｂのように、１画素１１に異なる発光面積を有するメモリ画素１０を複数設け、面積階調を実現する場合、各メモリ画素１０に対する、上述したような読み書きの論理的な動作は同じであっても、出力する発光強度は各メモリ画素の発光面積によって異なる。そのため、発光面積を各メモリ画素で効果的に所望の比に形成することが重要なポイントとなる。
【００２９】
図２Ａでは、画素１１に含まれる各メモリ画素１０−０〜１０−５の構成要素である第１有機ＥＬ素子１−０〜１−５の発光面積がそれぞれ１：２：４：８：１６：３２の比の関係になるように効果的に形成されている例であり、電源ライン８−０、８−１に同じ電位が供給されれば、各メモリ画素１０−０〜１０−５の発光強度は面積と同様な比となる。
【００３０】
面積階調を適用する際、ＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）のメモリ画素の第１有機ＥＬ素子１−０の発光領域が、トランジスタ形成領域より極度に小さくなる場合を十分考慮する必要がある。この例では、ＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）とＬＳＢとの比は３２：１となっており、ＬＳＢのメモリ画素の発光領域はトランジスタ形成領域と比較してかなり小さくなる。
【００３１】
トランジスタ回路の形成領域はすべてのメモリ画素において同じ面積を占めるはずであるので、有機ＥＬ素子の発光面積を所望の比になるように配分するには、例えば図２Ａのようにさらに３行２列のサブマトリクスを形成し、それぞれのメモリ画素において、発光面積を再配分することが効果的である。このように考える理由は以下のとおりである。
【００３２】
例えば、有機ＥＬ素子１−５と１−２は３２：４（８：１）の発光面積比で形成される必要があるが、この２つのメモリ画素は隣接させたほうがよい。なぜなら、有機ＥＬ素子１−５は有機ＥＬ素子１−２の不必要な有機ＥＬ形成可能領域を利用して、発光面積を十分に拡大することができるからである。同様なことが有機ＥＬ素子１−４と１−１、１−３と１−０にも当てはまる。このように対をなすメモリ画素を今度は上下に配置し、有機ＥＬ素子１−５、１−４、１−３の発光面積が４：２：１となるように上下の長さをそれぞれ調整することで、同じトランジスタ領域を有するメモリ画素であっても効果的に発光面積を所望の比に形成することができる。
【００３３】
図２Ａの第１有機ＥＬ素子１−５、１−４、１−３に関して、発光をトランジスタ形成面の反対側へ取り出すボトムエミッション型の有機ＥＬ素子の場合、発光領域の一部は電源ライン８−１、８−０やデータライン７−１、７−０に遮られて発光面積が実質低下するため、配線領域を考慮して発光面積を調整する必要があるが、発光をトランジスタ形成面側へ取り出すトップエミッション型の有機ＥＬ素子の場合にはその考慮はあまり必要ない。
【００３４】
あるいは、図２Ｂのように、第１有機ＥＬ素子の発光面積を１−３と１−０、１−４と１−１、１−５と１−２で同じにし、電源ライン８−０、８−１に異なる電位を与えるといったように、発光面積と有機ＥＬ素子に与える電源電圧を変えることで所望の発光強度比を生成してもよい。例えば電源ライン８−１に電源ライン８−０の電位Ｖ０よりも高い電位Ｖ１を与えると、第１有機ＥＬ素子１−５は１−２より発光強度は大きくなるので、これが８：１になるように電源ライン８−１と８−０の電源電位Ｖ１、Ｖ０を定めれば、図２Ａと同様に矛盾なく６ビット階調を生成することができる。ただし、より高い電位Ｖ１が与えられて発光する第１有機ＥＬ素子１−５、１−４、１−３とより低い電位Ｖ０が与えられて発光する１−２、１−１、１−０では発光時の電流密度が異なるため、同時に発光している場合には前者の方がより劣化が早くなる。そこで、電源ライン８−１、８−０に供給する電位Ｖ１、Ｖ０を交互に切替えることで、有機ＥＬ素子の劣化を均一化することができる。その際、電位が切り替わると発光強度も変わるため、各発光強度を生成するメモリ画素に対応したビットデータが書き込まれるように制御される。すなわち、電源ライン８−１にＶ１、８−０にＶ０が与えられる場合には、メモリ画素１０−５には第５ビットデータ、１０−２は第２ビットデータが反映されるが、電源ライン８−１にＶ０、８−０にＶ１が与えられれば、メモリ画素１０−５は第２ビットデータ、１０−２には第５ビットデータが反映されるように各メモリ画素にビットデータが書き込まれる。
【００３５】
図２Ａのようにハード的に各メモリ画素に対しビットデータが定まる場合には、上位３ビットの第１有機ＥＬ素子１−５、１−４、１−３に電流を供給する電源ライン８−１の幅を、下位３ビットの第１有機ＥＬ素子１−２、１−１、１−０に電流を供給する電源ライン８−０の幅より太くし、８倍の電流が流れることによる電圧低下を抑制してもよい。
【００３６】
このように、１画素の中でさらに３行２列のサブマトリクス状にメモリ画素を配置し、発光面積を上下左右に拡張する余地を残すことで異なる発光面積を有する有機ＥＬ素子を容易に形成することが可能となる。
【００３７】
また、３行２列のサブマトリクス状に配置すると、各メモリ画素にアクセスするためのゲートライン６は１画素に対して３つでよい（６−２、６−１、６−０）。メモリ画素が６行１列に配置されているとゲートライン６は１画素につき６つ必要となり、これを選択制御する、後述するゲート選択デコーダの回路規模も増大する。このようにゲート選択デコーダの規模の観点からも、サブマトリクス構成には利点がある。図２には６ビットのメモリ画素から成るサブマトリクス構成の例のみ示されているが、４ビットの場合には４つのメモリ画素、例えば１０−１、１０−２、１０−４、１０−５から成るサブマトリクスを構成すればよく、また同様な考え方は、例えばメモリ画素１０−５、１０−２のみを有する２ビットの画素の場合にも当てはまることは言うまでもない。
【００３８】
図３には図２の画素１１がマトリクス状に配置された画素アレイ１２、ゲートライン６の選択・非選択を制御するゲート選択デコーダ１３、ビットデータを画素アレイ１２へ出力及び画素アレイ１２から入力可能なデータドライバ１４、データライン７に供給するビットデータを切替えるビットセレクタ１５から構成される有機ＥＬディスプレイの全体構成が示されている。
【００３９】
しばしば画素アレイ１２とゲート選択デコーダ１３、ビットセレクタ１５は同じ基板上に形成されるが、データドライバ１４も同一基板上に構成すればより低コスト化できる。あるいはデータドライバ１４はＩＣで構成してもよい。
【００４０】
外部から入力される映像を表示する場合、データドライバ１４はドット単位で転送されるデータをラインデータに変換し、ライン単位でデータライン７−０、７−１に出力する。ゲート選択デコーダ１３に選択されたラインの画素１１にはデータライン７−０、７−１に出力されたデータが書き込まれるが、このデータ書き込みはビット単位で行われる。すなわち、上位３ビットのいずれかのデータ書き込みの際にはビットセレクタ１５がデータドライバ１４の出力をデータライン７−１に接続し、下位３ビットのいずれかのデータ書き込みの際にはビットセレクタ１５はデータドライバ１４の出力をデータライン７−０に接続する。同時にビットデータが第５もしくは第２ビットであればゲートライン６−２が、第４もしくは第１ビットであればゲートライン６−１が、第３もしくは第０ビットであればゲートライン６−０がデコーダ１３により選択され、後述するタイミングで各メモリ画素に対応するビットデータが書き込まれる。
【００４１】
一度書き込まれたビットデータはメモリ画素内で維持されるためゲート選択デコーダ１３を常に動作させて画素にデータを一定周期で書き込む必要はない。映像の変化がある場合のみ該当する画素１１を更新すればよい。そのため、データドライバ１４の内部や外部にリフレッシュ用のフレームメモリを導入する必要がなく、ディスプレイを低コスト化できる。
【００４２】
図４には、ゲート選択デコーダ１３の構成が示されているが、ここでは説明を簡単にするため、図２の画素が２ラインからなる画素アレイを駆動する例が示されている。ゲート選択デコーダ１３は選択回路１６と非選択回路１７から構成され、３ビットのアドレスデータ｛Ａ０，Ｂ１，Ｂ０｝とその補数データである｛Ａ０ｂ，Ｂ１ｂ，Ｂ０ｂ｝から該当するラインをＬｏｗに駆動して選択し、該当しないラインはすべてＨｉｇｈに駆動して非選択とする。選択回路１６はＰ型トランジスタが直列に３つ接続された選択デコード部とライトイネーブル信号ＷＥ、リードイネーブル信号ＲＥにより選択電圧レベルを切替える選択電圧制御部からなり、非選択回路１７はＰ型トランジスタが並列に３つ接続された非選択デコード部からなる。
【００４３】
選択デコード部は３入力がすべてＬｏｗとなる場合にオンし、非選択デコード部は３入力のすべてがＨｉｇｈのときにオフするロジックを形成しており、両者はアドレスデータ｛Ａ０，Ｂ１，Ｂ０｝とその補数データ｛Ａ０ｂ，Ｂ１ｂ，Ｂ０ｂ｝の組み合わせで相補の関係にある。つまり、前記６入力｛Ａ０，Ａ０ｂ，Ｂ１，Ｂ１ｂ，Ｂ０，Ｂ０ｂ｝のうち、選択デコード部１６の３入力が｛Ｃ，Ｄ，Ｅ｝に接続されていれば、非選択デコード部の３入力は｛ｃ，ｄ，ｅ｝に接続される。ただしｃ＝Ｃの補数、ｄ＝Ｄの補数、ｅ＝Ｅの補数である。このように接続されていれば、ゲートラインが選択回路１６により選択されると必ず非選択回路１７はオフしていることになり、選択回路１６により選択が解除されていると必ず非選択回路１７はオンしていることになる。例えば第１ゲートライン６−１を選択する場合、第１ゲートライン６−１の選択デコード部はその３入力がアドレスデータ｛０，０，１｝である場合に選択されるため、その接続先は｛Ａ０，Ｂ１，Ｂ０ｂ｝であればよい。それと共に非選択回路１７はアドレスデータ｛０，０，１｝で、第１ゲートライン６−１を非選択電圧ＶＤＤから切り離すため、その３入力の接続先は｛Ａ０ｂ、Ｂ１ｂ、Ｂ０｝となる。その結果、選択回路１６のデコード部３入力にはすべてＬｏｗ、非選択回路１７の３入力にはすべてＨｉｇｈが入力されることになり、第１ゲートライン６−１がアドレスデータ｛０，０，１｝で矛盾なく選択される。
【００４４】
選択回路１６の選択電圧制御部は、書き込み選択の際にはライトイネーブル信号ＷＥをＬｏｗ、リードイネーブル信号ＲＥをＨｉｇｈとすることで、書き込みに必要な十分低いＬｏｗレベル（ＶＳＳ１）を選択し、読み出し選択の際にはリードイネーブル信号ＲＥをＬｏｗ、ライトイネーブル信号ＷＥをＨｉｇｈとすることで読み出しに適したＬｏｗレベル（ＶＳＳ２）を選択する。一方、非選択回路１７にはゲートラインを非選択するのに十分なＨｉｇｈレベル（ＶＤＤ）の電位が供給されている。
【００４５】
ラインアドレスＡ０は２ラインのうちいずれを選択するかを決定し、ビットアドレス｛Ｂ１，Ｂ０｝はいずれのビットのメモリ画素に書き込むかを指定する。例えば第１ゲートライン６−０の第０ビットのメモリ画素に第０ビットデータを書き込む場合、｛Ａ０，Ｂ１，Ｂ０｝を｛０，０，０｝とし、ライトイネーブル信号ＷＥをＬｏｗ、リードイネーブル信号ＲＥをＨｉｇｈとすることで、第１ゲートライン６−０の選択回路１６は第１ゲートライン６−０を書き込みに十分なＬｏｗへ駆動する。同時に｛Ａ０ｂ，Ｂ１ｂ，Ｂ０ｂ｝は｛１，１，１｝となるため、第１ゲートライン６−０の非選択回路１７はオフとなり第１ゲートライン６−０はそのままＬｏｗで駆動され、データライン７−０に供給される第０ビットデータがメモリ画素に書き込まれる。第１ゲートライン６−１の第１ビットのメモリ画素に第１ビットデータを書き込む場合、Ａ０、Ｂ１はそのままで、Ｂ０を“１”とすると、Ｂ０ｂは“０”となり、第１ゲートライン６−１が選択回路１６によりＬｏｗとされると同時に、非選択回路１７はオフとなり、第１ゲートライン６−１はＬｏｗに駆動される。一方、選択されていた第１ゲートライン６−０はＢ０が“１”となることで、選択回路１６により選択が解除され、同時にＢ０ｂが“０”となることで、非選択回路１７により、Ｈｉｇｈが供給され、非選択とされる。その他の指定されたアドレス以外のラインも選択回路１６により選択が解除され、非選択回路１７によりＨｉｇｈに駆動され、非選択とされる。
【００４６】
メモリ画素からビットデータを読み出す場合は、データライン７をＬｏｗにプリチャージした後、リードイネーブル信号ＲＥをＬｏｗ、ライトイネーブル信号ＷＥをＨｉｇｈとすることでゲートラインを読み出し選択し、同じアドレスのデータをデータライン７上に読み出すことができる。
【００４７】
このように、同じ型のトランジスタがアドレスと同じビット数だけ直列に接続された選択デコード部を有する選択回路１６と、同じ型のトランジスタが並列に接続された非選択デコード部を有する非選択回路１７を用いて形成されたデコーダを用いれば、ランダムにあらゆるゲートラインに読み出し書き込みのためのアクセスができる。
【００４８】
図４は、ラインアドレスが１ビット（２ライン）のアドレスデコーダの例であるが、ライン数が多くなり、８ビット（２５６ライン）のアドレスデコーダが必要となっても、選択回路１６においてそのデコード部の直列に接続されるトランジスタの数を１０（ラインアドレス８＋ビットアドレス２）とし、非選択回路１７で並列に接続されるトランジスタの数を１０として同様にゲート選択デコーダを形成すればよい。
【００４９】
図５にはデータドライバ１４から供給されるビットデータとビットセレクタ１５の制御信号（上位ビットデータ選択信号、下位ビットデータ選択信号）、デコーダ１３によるゲートライン選択制御のタイミングチャートが示されている。
【００５０】
図２の画素は１つのゲートラインの選択でデータライン７−０、７−１に供給される２ビットデータを書き込むことが可能であるため、データドライバ１４は１回の選択で書き込めるビットデータ順にデータを出力する。例えば第５ビットデータＤ５を出力し、ビットセレクタ１５に上位ビットデータ選択信号としてＬｏｗを入力すると、データドライバ１４の出力はデータライン７−１に接続され、データＤ５がデータライン７−１に供給される。ついで上位ビットデータ選択信号を解除して（Ｈｉｇｈ）、データライン７−１にデータＤ５を保持した後、データドライバ１４から第２ビットデータＤ２を出力し、下位ビットデータ選択信号としてＬｏｗを入力すると、データドライバ１４の出力はデータライン７−０に接続されるため、データライン７−０にデータＤ２が供給される。データライン７−０、７−１にデータＤ５、Ｄ２が保持されている間に、第ｎゲートライン６−２が選択された状態にあれば、データＤ５、Ｄ２が同一ゲートラインを共有する第５、第２ビットのメモリ画素に書き込まれ、第ｎゲートライン６−２以外のラインの選択によってメモリ画素に書き込まれたデータは確定する。
【００５１】
この後、第４ビットデータ、第１ビットデータと、第３ビットデータ、第０ビットデータが順にデータドライバ１４から出力されるが、同様にビットセレクタ１４を制御することで各ビットデータは該当するメモリ画素へ導くデータラインへ供給され、ビットアドレス選択により、該当するゲートラインが選択されて第ｎラインのビットデータ書き込みが終了する。これを繰り返すことで、すべてのラインのすべてのビットデータをメモリ画素に書き込むことができ、全画面のデータ書き込みが完了する。
【００５２】
ただし、モバイル端末など、小型で高精彩化が必要な場合、１画素に対し、６ビットのメモリ画素を導入することが困難であるため、図６のように３ビットのみを１画素に導入して、外部メモリの一部を省略するほうがよい。ただし、６ビット階調を生成する場合には、データドライバ１４の内部もしくは外部に３ビット以上のメモリを設ける必要がある。
【００５３】
図６の画素は第１有機ＥＬ素子１−２、１−１、１−０の発光面積が概ね２：１：１に設定されており、図２と異なり３行１列にメモリ画素が構成されている。より厳密に言及するならば、６ビット階調を生成するためには図６のメモリ画素１０−１と１０−０の第１有機ＥＬ素子１−１、１−０の比は１６：１５であることが望ましいが、少なくとも第１有機ＥＬ素子１−０は１−１と同等かそれより大きい方がよい。後述するが、メモリ画素１０−０はサブフレームにより発光期間を変えることで明るさを調整可能であるからである。図６のような画素構成であっても、ゲート選択デコーダ１３を用いることで効果的に読み書き制御することができる。
【００５４】
図７には図６の画素に含まれる３ビットのメモリ画素と３ビットの外部メモリを用いて６ビット階調を生成するデジタル駆動のタイミングチャートが示されている。図７の例では、３ビットのメモリ画素のうち１０−２、１０−１は最上位２ビット専用に割り当てられ、１０−０は残りの４ビットで共有される。
【００５５】
まず、図７のメモリ書き込み期間に３ビットのメモリ画素に上位３ビットデータを書き込み、残り下位３ビットデータは外部、例えばデータドライバ１４内に導入されたメモリに書き込んでおく。メモリ画素への書き込み手順は図５と同様であるが、ただし１画素は  ３ビットのメモリ画素しか備えていないため、ビットセレクタ１５は必要ない。
メモリ書き込み期間が終了すると、上位２ビットのビットデータは専用に割り当てられたメモリ画素１０−２、１０−１によって、外部からの映像データが入力されて更新する必要がない限り、引き続き保持される。残りの下位４ビットはメモリ画素１０−０とサブフレームＳＦ０〜ＳＦ３を用いて４ビット階調が再生される。
【００５６】
サブフレームによる表示期間では、メモリ画素１０−２、１０−１にはアクセスする必要がないため、図４に示されるビットアドレス｛Ｂ１，Ｂ０｝を｛０，０｝に常に固定し、アクセスをメモリ画素１０−０に限定するとよい。これにより、メモリ画素１０−２、１０−１へのアクセスは回避される。
【００５７】
メモリ書き込み直後では、メモリ画素１０−０には第３ビットデータＤ３が書き込まれており、最初の第２ビットのサブフレームＳＦ２が開始するタイミングで外部メモリから第２ビットデータＤ２が読み出されるが、これをそのままメモリ画素１０−０に書き込んでしまっては第３ビットデータＤ３が上書きされてしまい、第３ビットデータを喪失してしまう。第３ビットデータの格納先がメモリ画素１０−０以外にないためである。そこで、一旦外部メモリから読み出された第ｎラインの第２ビットデータＤ２をラインメモリなどに待避しておき、その第２ビットデータＤ２が格納されていたアドレスに、第ｎラインのメモリ画素１０−０から読み出した第３ビットデータＤ３を格納すれば、第３ビットデータＤ３を失わずに済む。これはメモリ画素と外部メモリの総容量が同じ６ビットであることから妥当性が理解できる。
【００５８】
第１ビットのサブフレームＳＦ１が開始される際も同様に、外部メモリから第１ビットデータＤ１を読み出して待避し、読み出した外部メモリのアドレスにメモリ画素１０−０から読み出した第２ビットデータを格納する。同様なことを他のサブフレーム期間でも繰り返せばいずれのビットデータも失わずにメモリ画素１０−０を用いて４ビット階調が再現できる。
【００５９】
外部に４ビットのメモリを導入すれば、上記のようにメモリ画素からビットデータを読み出して、外部メモリとビットデータを入れ替えながら駆動しなくてもよい。つまり、メモリ書き込み期間で第３ビットデータＤ３をメモリ画素と外部メモリ双方に、あるいは外部メモリにのみ書き込んでおき、各サブフレーム期間において、４ビットを有する外部メモリから読み出した第３から第０ビットデータまでの４ビットデータをサブフレーム順にメモリ画素１０−０に上書きして書き込めばよい。
【００６０】
この場合にはメモリ画素に対し、書き込みのみの制御のみでよいため、ライトイネーブル信号ＷＥ、リードイネーブル信号ＲＥにより、選択電圧を切替える必要はなく、選択回路１６の選択電圧制御部は省略できる。
【００６１】
図６のメモリ画素とデコーダ１３を用いると、多階調表示が必要な表示領域のみにサブフレームによるデジタル駆動する領域を限定できる利点がある。例えば携帯端末などでしばしば現れるように、表示領域の上半分を写真などの自然画表示領域として用い、下半分を電子メールなどのテキスト領域として用いる場合を考える。下半分のテキスト領域は多階調表示する必要がないのでメモリ画素１０−２、１０−１の２ビットのみを用いて変化のある部分のみ更新するようにデコーダ１３を動作させればよい。変化のある部分はランダムに発生する可能性があるため、シフトレジスタなどのように順次選択していくような選択手段と比較してデコーダは直接アクセスできるので効率がよい。
【００６２】
上半分はデジタル駆動により周期的に各サブフレームに対応したビットデータで更新する必要があるが、画面全体を更新する必要はないため、デコーダ１３を上から下まで動作させる必要はなく、データ書き込みに消費する電力を低減できる。
【００６３】
さらに、図４のデコード回路を応用して、データドライバ１４を図８のようにＰ型のトランジスタを用いてデータ選択デコーダを構成し、メモリ画素と同じ基板上に形成してもよい。
【００６４】
図８には、アドレスデータ｛Ａ１，Ａ０｝とその補数データ｛Ａ１ｂ，Ａ０ｂ｝によって動作する選択回路１８と非選択回路１９が４列のデータライン毎に一つ備えてあり、一つの選択・非選択回路でスイッチ２０を制御し、データバスＸ０〜Ｘ３を介して４列のデータラインに同時にアクセスできるように構成されている例が示されている。動作原理は図４と同様である。図８の例ではアドレスが２ビットであるため、４つのアドレスに自由にアクセスすることができる。例えばアドレスデータ｛Ａ１，Ａ０｝が｛０，０｝のときはその補数データ｛Ａ１ｂ，Ａ０ｂ｝は｛１，１｝となり、アドレス０のスイッチ２０の入力にＬｏｗ（ＶＳＳ）が印加され、アドレス０のデータライン郡がデータバスＸ０〜Ｘ３にスイッチ２０を介して同時に接続される。この間、データバスＸ０〜Ｘ３に４列分のビットデータを供給すると４列のデータライン７に一度にデータが供給される。続いてアドレスデータ｛Ａ１，Ａ０｝が｛０，１｝に変わると、その補数データ｛Ａ１ｂ，Ａ０ｂ｝も｛１，０｝に更新され、アドレス０の選択は選択回路１８により解除、非選択回路１９によりスイッチ２０の入力にＨｉｇｈ（ＶＤＤ）が供給され、アドレス０のデータライン郡はデータバスＸ０〜Ｘ３から切り離される。それと同時にアドレス１の選択回路１８により、そのスイッチ２０がオンし、アドレス１のデータライン郡とデータバスＸ０〜Ｘ３が接続され、データバス上のビットデータがそれぞれのデータライン７に供給される。
メモリ画素からデータをデータバスＸ０〜Ｘ３上へ読み出す場合には、該当するゲートラインが読み出し選択され、データライン上にメモリ画素のデータが読み出されるが、アドレスデータ｛Ａ１，Ａ０｝が指定するアドレスのデータラインのみがデータバスＸ０〜Ｘ３に接続され、データバス上に読み出されて外部よりアクセスされる。
【００６５】
データドライバ１４に図８のようなデータ選択デコーダを組み込むことによりデータの変更領域を容易に限定することができる。例えば第ｎラインの列幅ｗのデータのみを更新するには次のようにするとよい。データライン７をプリチャージして、デコーダ１３により第ｎラインを選択し、第ｎラインのビットデータをメモリ画素からデータライン７へ読み込んでおく。そして書き込み対象のアドレスを指定してデータバス上に対応するビットデータを供給すると、指定アドレスのスイッチ２０がデータバスに接続され、先に読み出した該当列のデータライン上のデータはデータバス上のデータで上書きされる。アドレスで指定されていない列のデータラインはスイッチ２０がオフしているため、メモリ画素から読み出されたデータがそのまま維持される。ゲート選択デコーダ１３の第ｎライン選択解除によりデータライン上のデータはメモリ画素のデータとして確定されるため、列幅ｗのメモリ画素は更新され、それ以外のメモリ画素には読み出された同じデータが再書き込みされる。同様な制御をｌラインだけ繰り返すと幅ｗ、長さｌの領域のみを更新することができる。
【００６６】
必要に応じて図８のデータ選択デコーダのみを画素アレイと同じ基板上に形成し、ゲート選択デコーダ１３に代えてシフトレジスタなどで構成されるゲートドライバやそれらの機能をＩＣで提供するゲートドライバＩＣを用いた構成としてもよい。
【００６７】
いずれにしても、データドライバ１４の一部として図８のように同じ型のトランジスタでデータ選択デコーダを構成できれば、多機能な有機ＥＬディスプレイを低コストで実現できる。
【００６８】
また、ゲート選択デコーダやデータ選択デコーダ、メモリ画素は単一の型のトランジスタで形成できるため、低温ポリシリコンやアモルファスシリコンに限らず、有機半導体や酸化物半導体などを用いて形成されてもよい。ガラス基板以外にもプラスチック基板などに形成すればフレキシブルなディスプレイが構成できる。
【００６９】
図４や図８のデコーダは、スタティックメモリを導入していない画素を採用したシステムにも適用可能であるし、液晶などの表示素子においても有効に作用することは言うまでもない。
【図面の簡単な説明】
【００７０】
【図１Ａ】メモリ画素の等価回路図である。
【図１Ｂ】メモリ画素のレイアウト図である。
【図２Ａ】６ビットの面積階調生成型画素レイアウト図である。
【図２Ｂ】６ビットの面積階調及び電圧階調生成型画素レイアウト図である。
【図３】有機ＥＬディスプレイの全体構成である。
【図４】Ｐ型ゲート選択デコーダの構成図である。
【図５】ビットデータ書き込みタイミングチャートである。
【図６】３ビットの面積階調生成型画素レイアウト図である。
【図７】サブフレームによるデジタル駆動タイミングチャートである。
【図８】Ｐ型データ選択デコーダの構成図である。
【符号の説明】
【００７１】
１  第１有機ＥＬ素子、２  第１駆動トランジスタ、３  第２有機ＥＬ素子、４  第２駆動トランジスタ、５  ゲートトランジスタ、６  ゲートライン、７  データライン、８  電源ライン、９  カソード電極、１０  メモリ画素、１１  画素、１２  画素アレイ、１３  ゲート選択デコーダ、１４  データドライバ、１５  ビットセレクタ、１６，１８  選択回路、１７，１９  非選択回路、２０  スイッチ。
【図１Ａ】
2008310014.tif 000003
【図１Ｂ】
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【図２Ａ】
2008310014.tif 000005
【図２Ｂ】
2008310014.tif 000006
【図３】
2008310014.tif 000007
【図４】
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【図５】
2008310014.tif 000009
【図６】
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【図７】
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【図８】
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