(57)【要約】【課題】フラッシュメモリ装置を消去する方法を提供する。【解決手段】メモリセルが形成されているバルクをバルク電圧で駆動するステップと、バルク電圧が目標電圧に到達したかどうかを検出するステップと、バルク電圧が目標電圧に到達したと検出された場合、一定時間後にバルクの駆動を終了するステップとを含む。【選択図】図３
2008276925.tif 000002
【特許請求の範囲】
【請求項１】
フラッシュメモリ装置を消去する方法であって、
メモリセルが形成されたバルクをバルク電圧で駆動するステップと、
前記バルク電圧が目標電圧に到達したかどうかを検出するステップと、
前記バルク電圧が目標電圧に到達したと検出された場合、一定時間後に前記バルクの駆動を終了させるステップと、を含むことを特徴とする方法。
【請求項２】
ワードラインを消去電圧で駆動するステップをさらに含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記バルク電圧は、前記消去電圧より高いことを特徴とする請求項２に記載の方法。
【請求項４】
バルクに形成され、行列状に配列されたメモリセルを含むメモリセルアレイと、
前記メモリセルアレイのバルクにバルク電圧を供給するバルク電圧発生回路と、
前記バルク電圧が目標電圧に到達する時間によって消去時間が可変するように前記バルク電圧発生回路を制御する制御ロジックと、を含むことを特徴とするフラッシュメモリ装置。
【請求項５】
前記バルク電圧発生回路は、前記バルク電圧が目標電圧に到達したかどうかを示す検出信号を発生することを特徴とする請求項４に記載のフラッシュメモリ装置。
【請求項６】
前記バルク電圧が目標電圧に到達したことを前記検出信号が示す場合、前記制御ロジックは一定時間後に前記バルクへの前記バルク電圧の供給が中止されるように前記バルク電圧発生回路を制御することを特徴とする請求項５に記載のフラッシュメモリ装置。
【請求項７】
前記制御ロジックは、消去動作を知らせるフラッグ信号に応じて、ポンプイネーブル信号を活性化させる消去制御器を含み、
前記バルク電圧発生回路は、前記ポンプイネーブル信号に応じて動作することを特徴とする請求項６に記載のフラッシュメモリ装置。
【請求項８】
前記制御ロジックは、タイマをさらに含み、
前記消去制御器は、前記検出信号に応じてタイマイネーブル信号を発生し、前記タイマは、前記タイマイネーブル信号に応じて動作し、前記一定時間後にタイマ終了信号を発生し、そして前記消去制御器は、前記タイマ終了信号に応じて前記ポンプイネーブル信号を非活性化させることを特徴とする請求項７に記載のフラッシュメモリ装置。
【請求項９】
前記制御ロジックの制御によって行を制御する行デコーダ回路をさらに含み、
前記行デコーダ回路は前記消去動作時、前記行を消去電圧で駆動することを特徴とする請求項４に記載のフラッシュメモリ装置。
【請求項１０】
前記消去制御器は、状態マシンで構成されることを特徴とする請求項８に記載のフラッシュメモリ装置。
【請求項１１】
前記消去制御器は、前記メモリセルアレイに保存されるデータを一時的に保存するバッファをさらに含むことを特徴とする請求項８に記載のフラッシュメモリ装置。
【請求項１２】
前記フラッシュメモリ装置は、ＮＡＮＤフラッシュメモリ装置及びＯｎｅＮＡＮＤフラッシュメモリ装置（ＯｎｅＮＡＮＤ  ｆｌａｓｈ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）のうちの何れか一つであることを特徴とする請求項４に記載のフラッシュメモリ装置。
【請求項１３】
請求項４に記載された前記フラッシュメモリ装置と、
前記フラッシュメモリ装置を制御するメモリコントローラと、を含むことを特徴とするメモリカード。
【請求項１４】
前記バルク電圧発生回路は、前記バルク電圧を供給し始める時、検出信号を活性化させ、前記バルク電圧が前記目標レベルに到達する時、前記検出信号を非活性化させることを特徴とする請求項１３に記載のメモリカード。
【請求項１５】
前記制御ロジックは、前記検出信号が非活性化してから所定時間後に、前記バルク電圧を前記バルク領域に供給することを中止するように前記バルク電圧発生回路を制御することを特徴とする請求項１４に記載のメモリカード。
【請求項１６】
前記制御ロジックは、消去動作を示すフラッグ信号に応じてポンプイネーブル信号を活性化させる消去制御器を含み、前記バルク電圧発生回路は前記ポンプイネーブル信号に応じて前記バルク電圧を供給するように動作することを特徴とする請求項１５に記載のメモリカード。
【請求項１７】
前記制御ロジックは、タイマをさらに含み、
前記消去制御器は、非活性化した前記検出信号に応じてタイマイネーブル信号を発生し、
前記タイマは、前記タイマイネーブル信号に応じて動作し、前記所定時間後にタイマ終了信号を発生し、
前記消去制御器は、前記タイマ終了信号に応じて前記ポンプイネーブル信号を非活性化させることを特徴とするメモリカード。
【請求項１８】
前記制御ロジックの制御下で行を制御するように構成された行デコーダ回路をさらに含み、
前記行デコーダ回路は、消去動作の間、消去電圧で前記行を駆動することを特徴とする請求項１３に記載のメモリカード。
【請求項１９】
前記消去制御器は、状態マシンを含むことを特徴とする請求項１６に記載のメモリカード。
【請求項２０】
前記消去制御器は、前記メモリセルアレイに保存されるデータを一時的に保存するバッファを含むことを特徴とする請求項１６に記載のメモリカード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、特に、フラッシュメモリ装置に関する。
【背景技術】
【０００２】
半導体メモリは、一般的に衛星から消費者電子技術までの範囲に属するマイクロプロセッサに基づいた応用及びコンピュータのようなデジタルロジック設計に最も必要なマイクロ電子素子である。従って、高い集積度及び速いスピードのための縮小（ｓｃａｌｉｎｇ）によって得られるプロセスの向上及び技術開発を含める半導体メモリの製造技術の進歩は、他のデジタルロジック系列の性能基準を確立することに役立つ。
【０００３】
半導体メモリ装置は、揮発性メモリ装置と不揮発性メモリ装置とに大別される。揮発性メモリ装置において、ロジック情報はスタティックランダムアクセスメモリ（ＳＲＡＭ）の場合は双安定フリップフロップのロジック状態を設定して保存され、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）の場合はキャパシタの充電によって保存される。揮発性半導体メモリ装置の場合、電源が印加されている間にデータが保存及び読み出しされ、電源が遮断されるとデータは消失する。
【０００４】
ＭＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭなどのような不揮発性メモリ装置は、電源が遮断されてもデータを保存できる。不揮発性メモリのデータ保存状態は、用いられる製造技術によって永久的であるか再プログラミングが可能になる。不揮発性半導体メモリ装置は、コンピュータ、航空電子工学、通信、そして消費者電子技術産業のように広い範囲での応用においてプログラム及びマイクロコードの保存のために使用される。単一チップで揮発性及び不揮発性メモリの保存モードの組み合わせが速く再プログラミングが可能な不揮発性メモリを要求するシステムで、不揮発性ＲＡＭ（ｎｖＲＡＭ）のような装置が使用できる。それに、応用指向業務のための性能を最適化するために追加的なロジック回路を幾つか含む特定のメモリ構造が開発されている。
【０００５】
不揮発性半導体メモリ装置において、ＭＲＯＭ、ＰＲＯＭ、及びＥＰＲＯＭは、システム自体では消去及び書き込みが不自由で、一般ユーザが記憶内容を書き換えることは容易ではない。これに対して、ＥＥＰＲＯＭは電気的に消去及び書き込みが可能なので、継続的な更新が必要なシステムプログラミング（ｓｙｓｔｅｍ  ｐｒｏｇｒａｍｍｉｎｇ）か補助記憶装置への応用が拡大されつつある。
【０００６】
不揮発性メモリ装置の一例として、フラッシュメモリ装置は複数のメモリ領域が一度のプログラム動作によって消去またはプログラムされる一種のＥＥＲＯＭである。一般的なＥＥＰＲＯＭは、一度に一つのメモリ領域だけを消去またはプログラムでき、これはフラッシュメモリ装置を用いるシステムが同時に他のメモリ領域に対して読み出しや書き込みを行う場合に比べて、速くて効果的なスピードでフラッシュメモリ装置が動作できることを意味する。フラッシュメモリ及び全てのＥＥＰＲＯＭは、データ保存に用いられる電荷保存手段を囲む絶縁膜の摩滅により特定数の消去動作後に摩滅する。
【０００７】
メモリセルは様々な方法によって消去され得る。例えば、メモリセルはバルクを第１消去電圧で駆動し、ワードラインを第２駆動電圧で駆動することで消去される。ここで、第１消去電圧（例えば、２０Ｖまたは１０Ｖ）は、第２消去電圧（０Ｖまたは−７Ｖ）より高く、第２消去電圧はプラス電圧またはマイナス電圧である。一般的に、消去動作は決められた時間（以下、消去時間と称する）の間に遂行される。即ち、決められた時間の間バルク及びワードラインに第１消去電圧及び第２消去電圧がそれぞれ印加される。バルク及びワードラインに第１消去電圧及び第２消去電圧が一定の消去時間の間それぞれ印加されることにより、次のような問題が発生し得る。
【０００８】
消去動作に必要な消去時間は、フラッシュメモリ装置に影響を及ぼし得る条件が変化するにも関わらず、一定に維持される。例えば、消去動作に必要な消去電圧を生成するポンピング回路の性能（またはポンピング能力）は、工程、電圧及び温度の変化により変化する。これは消去電圧を目標レベルまで上げるために所要される時間が変化することを意味する。従って、最悪の場合を基準に消去時間が決定される。消去電圧を目標レベルまで上げるために所要される時間が相対的に長い場合に比べて、消去電圧を目標レベルまで上げるために所要される時間が相対的に短い場合、メモリセルは過度なストレスに露される。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上述の問題点に鑑みてなされたもので、その目的は、消去時間を調整できるフラッシュメモリ装置及びそれを含むメモリシステムを提供することにある。
【課題を解決するための手段】
【００１０】
本発明の実施の形態は、フラッシュメモリ装置を消去する方法を提供する。この方法はメモリセルが形成されたバルクをバルク電圧で駆動し、前記バルク電圧が目標電圧に到達したかどうかを検出し、前記バルク電圧が目標電圧に到達したと検出された場合、一定時間後に前記バルクの駆動を終了させることを含む。
本発明の実施の形態において、この方法は、ワードラインを消去電圧で駆動することをさらに含む。
本発明の実施の形態において、前記バルク電圧は前記消去電圧より高い。
【００１１】
本発明の他の実施の形態は、バルクに形成され、行列状に配列されたメモリセルを含むメモリセルアレイと、前記メモリセルアレイのバルクにバルク電圧を供給するように構成されたバルク電圧発生回路と、前記バルク電圧が目標電圧に到達する時間によって消去時間が可変するように前記バルク電圧発生回路を制御する制御ロジックと、を含むフラッシュメモリ装置を提供する。
本発明の実施の形態において、前記バルク電圧発生回路は前記バルク電圧が目標電圧に到達したかどうかを示す検出信号を発生する。
【００１２】
本発明の実施の形態において、前記バルク電圧が目標電圧に到達したことを前記検出信号が示す場合、前記制御ロジックは一定時間後に前記バルクへの前記バルク電圧の供給が中止されるように前記バルク電圧発生回路を制御する。
本発明の実施の形態において、前記制御ロジックは消去動作を知らせるフラッグ信号に応じてポンプイネーブル信号を活性化させる消去制御器を含み、前記バルク電圧発生回路は前記ポンプイネーブル信号に応じて動作する。
【００１３】
本発明の実施の形態において、前記制御ロジックはタイマをさらに含み、前記消去制御器は前記検出信号に応じてタイマイネーブル信号を発生し、前記タイマは、前記タイマイネーブル信号に応じて動作し、前記一定時間後にタイマ終了信号を発生し、前記消去制御器は前記タイマ終了信号に応じて前記ポンプイネーブル信号を非活性化させる。
本発明の実施の形態において、前記制御ロジックの制御に従い前記行を制御する行デコーダ回路をさらに含み、前記行デコーダ回路は、前記消去動作時に行を消去電圧で駆動する。
本発明の実施の形態において、前記消去制御器は状態マシンで構成される。
【００１４】
本発明の実施の形態において、前記消去制御器は前記メモリセルアレイに保存されるデータを一時的に保存するバッファをさらに含む。
本発明の実施の形態において、前記フラッシュメモリ装置はＮＡＮＤフラッシュメモリ装置及びＯｎｅＮＡＮＤフラッシュメモリ装置の内の何れか一つである。
【００１５】
本発明の他の実施の形態は、フラッシュメモリ装置と、前記フラッシュメモリ装置を制御するメモリコントローラとを含むメモリカードを提供する。前記フラッシュメモリ装置はバルクに形成され、行列状に配列されたメモリセルを含むメモリセルアレイと、前記メモリセルアレイのバルクにバルク電圧を供給するように構成されたバルク電圧発生信号と、前記バルク電圧が目標電圧に到達する時間によって消去時間が可変するように前記バルク電圧発生回路を制御する制御ロジックと、を含む。
【００１６】
上述した一般的な説明及び後述の詳しい説明は、何れも例示であることが理解されるべきであって、請求項に係る発明の付加的な説明が提供されると理解されるべきである。
【発明の効果】
【００１７】
本発明による消去時間を調整できるフラッシュメモリ装置及びそれを含むメモリシステムによれば、バルク電圧発生回路のポンピング能力によって各フラッシュメモリ装置の消去時間を最適化できる。
【発明を実施するための最良の形態】
【００１８】
参照符号は本発明の好ましい実施の形態に詳しく表示されており、その例は参照図面に表示されている。同一の参照符号は同一または類似の要素を参照するために説明または図面上で使用される。
【００１９】
以下、本発明の特徴及び機能を説明するための一例としてフラッシュメモリ装置が使用される。しかし、本発明の属する技術の分野における通常の知識を有する者であれば、ここに記載される内容により本発明の他の利点及び性能を容易に理解できるはずである。本発明は他の実施の形態によっても具現または適用することができる。また、本発明の範囲、技術的思想及び他の目的を大きく逸脱しない範囲内で、観点に応用によって修正または変更することができる。
以下、本発明の好ましい実施の形態を、添付図面に基づき詳細に説明する。
【００２０】
図１は、本発明の実施の形態によるフラッシュメモリ装置を概略的に示すブロック図である。本発明によるフラッシュメモリはＮＡＮＤフラッシュメモリ装置である。しかし、本発明が他のメモリ装置（例えば、ＭＲＯＭ、ＰＲＯＭ、ＦＲＡＭ、ＮＯＲ型フラッシュメモリ装置など）にも適用され得ることは、本発明の属する技術の分野における通常の知識を有する者には明らかである。
図１に示すように、本発明のフラッシュメモリ装置は、メモリセルアレイ１００と行デコーダ回路１１０と感知増幅器及び書き込みドライバ回路１２０と列デコーダ回路１３０とバルク電圧発生回路１４０と制御ロジック１５０とを含む。
【００２１】
メモリセルアレイ１００は、１ビットそして／またはＮビットデータ情報（Ｎは２またはそれより大きい整数）を格納し、図示されていないが、行列状に配列されたメモリセルを含む複数のメモリブロックで構成される。メモリブロックはバルク（例えば、ポケットＰ型ウェル）内に形成される。行デコーダ回路１１０は、制御ロジック１５０の制御によりメモリブロックを選択して、選択されたメモリブロックの複数のワードラインを複数のワードライン電圧（例えば、プログラム、読み出し、パス及び消去電圧）でそれぞれ駆動するように構成される。 感知増幅器及び書き込みドライバ回路１２０は、制御ロジック１５０の制御に応じて動作し、動作モードによって感知増幅器または書き込みドライバ回路として動作する。感知増幅器及び書き込みドライバ回路１２０は、「ページバッファ」と呼ばれる。列デコーダ回路１３０は、制御ロジック１５０の制御に応じて感知増幅器及び書き込みドライバ回路１２０と外部（例えば、メモリ制御器）の間にデータ伝送経路を提供する。
【００２２】
バルク電圧発生回路１４０は、制御ロジック１５０の制御に応じてバルク電圧を発生する。バルク電圧発生回路１４０は制御ロジック１５０からのポンプイネーブル信号ＰＵＭＰ＿ＥＮの活性化に応じてバルク電圧を発生し、バルク電圧が目標レベルに到達すると、検出信号ＤＥＴを発生する。バルク電圧は消去電圧としてメモリセルアレイ１００のバルクに印加される。バルク電圧は、消去動作時、高い電圧レベル（例えば、２０Ｖ）を有する。しかし、消去動作時のバイアス条件によりバルク電圧が変更され得るということは、本発明の属する技術の分野における通常の知識を有する者には明らかである。バルク電圧発生回路１４０は、ポンプ１４１と検出器１４２と発振器１４３とを含む。ポンプ１４１は発振器１４３からの発振信号に応じてバルク電圧を発生し、検出器１４２はバルク電圧が目標レベルに到達したかどうかを検出する。検出器１４２は検出結果として検出信号ＤＥＴを発生する。発振器１４３は検出信号ＤＥＴに応じて発振信号を発生する。例えば、バルク電圧が目標レベルに到達していないことを検出信号ＤＥＴが示す場合、発振器１４３は発振信号を発生する。バルク電圧が目標レベルに到達したことを検出信号ＤＥＴが示す場合、発振器１４３は発振信号を発生しない。この場合、ポンプ１４１のポンピング動作は中止される。
【００２３】
続いて図１を参照すれば、制御ロジック１５０はフラッシュメモリ装置の全般的な動作を制御する。特に、制御ロジック１５０は、消去動作時にバルク電圧発生回路１４０のポンピング能力によって消去時間が可変するように消去動作を制御する。例えば、制御ロジック１５０は消去命令が入力される時、ポンプイネーブル信号ＰＵＭＰ＿ＥＮを活性化させる。これは、バルク電圧発生回路１４０からのバルク電圧をバルクに印加させる。この時、制御ロジック１５０は消去されるメモリブロックのワードラインが、消去電圧（例えば、０Ｖ）で駆動されるように行デコーダ回路１１０を制御する。制御ロジック１５０は、バルク電圧発生回路１４０からの検出信号ＤＥＴに応じて消去動作の終了時点を決定する。例えば、バルク電圧が目標レベルに到達したことを検出信号ＤＥＴが示す場合、制御ロジック１５０は決められた時間が経過した後、消去動作を終了させる。
【００２４】
以上の説明から明らかであるように、消去動作はバルク電圧が目標レベルに到達してから決められた時間が経過した後に終了する。従って、バルク電圧が目標レベルに到達する時間がフラッシュメモリ装置によってそれぞれ異なる各フラッシュメモリ装置の消去時間を最適化することができる。
【００２５】
図２は、本発明の実施の形態による図１に示した制御ロジックを概略的に示すブロック図である。
【００２６】
図２に示すように、制御ロジック１５０は、命令デコーダ１５１と消去制御器１５２とタイマ１５３とを含む。命令デコーダ１５１は、入力された命令を解釈し、解釈結果によるフラッグ信号を発生する。例えば、消去命令が入力される場合、命令デコーダ１５１は消去動作を知らせるフラッグ信号Ｆ＿ＥＲＡＳＥを発生する。タイマ１５３は、消去制御器１５２からのタイマイネーブル信号ＴＥＮに応じて動作し、所定時間後にタイマ終了信号ＴＯＵＴを出力する。消去制御器１５２は、消去動作を知らせるフラッグ信号Ｆ＿ＥＲＡＳＥに応じてポンプイネーブル信号ＰＵＭＰ＿ＥＮを活性化させる。上述のように、ポンプイネーブル信号ＰＵＭＰ＿ＥＮの活性化によりバルク電圧の生成が始まる。消去制御器１５２は、図１のバルク電圧発生回路１４０からの検出信号ＤＥＴに応じてタイマイネーブル信号ＴＥＮを活性化させる。消去制御器１５２は、タイマ１５３からのタイマ終了信号ＴＯＵＴに応じてポンプイネーブル信号ＰＵＭＰ＿ＥＮを非活性化させる。ポンプイネーブル信号ＰＵＭＰ＿ＥＮが非活性化することにより、図１に示したバルク電圧発生回路１４０のポンプが非活性化する。即ち、消去動作が終了する。
【００２７】
図３は、本発明によるフラッシュメモリ装置の消去動作を説明するためのタイミング図である。以下、本発明によるフラッシュメモリ装置の消去動作を参照図面に基づき詳しく説明する。
【００２８】
消去動作が入力される時、制御ロジック１５０はポンプイネーブル信号ＰＵＭＰ＿ＥＮを活性化させる。ポンプ１４１はポンプイネーブル信号ＰＵＭＰ＿ＥＮの活性化に応じてバルク電圧を発生する。バルク電圧が目標電圧より低いため、検出信号ＤＥＴは活性化し、発振器１４３は検出信号ＤＥＴの活性化区間の間、発振信号を発生する。バルク電圧はメモリセルアレイ１００のバルクに供給される。これと同時に、制御ロジック１５０は選択されたメモリブロックのワードラインが消去電圧（例えば、０Ｖ）で駆動されるように行デコーダ回路１１０を制御する。
【００２９】
バルク電圧が目標レベルに到達すると、検出器１４２は検出信号ＤＥＴを非活性化させる。発信器１４３は検出信号ＤＥＴの非活性化に応じて発振信号の生成を中止させる。これと同時に、消去制御器１５２は検出信号ＤＥＴの非活性化に応じてタイマイネーブル信号ＴＥＮを活性化させる。タイマ１５３は決められた時間の後にタイマ終了信号ＴＯＵＴを活性化させる。消去制御器１５２はタイマ終了信号ＴＯＵＴの活性化に応じてポンプイネーブル信号ＰＵＭＰ＿ＥＮを非活性化させる。ポンプイネーブル信号ＰＵＭＰ＿ＥＮが非活性化することによりポンプ１４１が非活性化すると同時にメモリセルアレイ１００のバルクに印加されるバルク電圧が放電される。従って、消去動作が終了する。
【００３０】
図４は、本発明によるフラッシュメモリ装置の消去動作時、消去電圧の変化を示す図である。
【００３１】
バルクに印加されるバルク電圧（または消去電圧）が目標電圧に到達するまで所要される時間、即ち、バルク電圧の傾斜はフラッシュメモリ装置によって異なる。これは上述したように、工程、温度、そして電圧の変化に起因する。従って、本発明のフラッシュメモリ装置は、消去時間を一定に維持するのではなく、バルク電圧の傾斜またはポンピング能力によって消去時間を可変させるように構成される。例えば、２０１で表記された傾斜は、ポンピング能力が相対的に優れるフラッシュメモリ装置から得られ、２０２で表記された傾斜は、ポンピング能力にが相対的に劣るフラッシュメモリ装置から得られる。言い換えれば、前者の場合、バルク電圧が目標電圧Ｖｔａｒｇｅｔに到達するまで所要される時間はｔｓｅｔ１である。これに対して後者の場合、目標電圧Ｖｔａｒｇｅｔに到達するまで所要される時間はｔｓｅｔ２（＞ｔｓｅｔ１）である。バルク電圧が目標電圧Ｖｔａｒｇｅｔに到達した後、一定時間ｔｆｉｘ後にバルク電圧が放電される。従って、図４に示すように、消去時間を一定に維持するのでなく、ポンピング能力によって消去時間が可変的に決めることができる。これは各フラッシュメモリ装置の消去時間を最適化することが可能であることを意味する。図４の消去時間ｔｅｒａｓｅ（Ｂ）は、ポンピング能力が相対的に優れるフラッシュメモリ装置に対応し、図４の消去時間ｔｅｒａｓｅ（Ｗ）は、ポンピング能力が相対的に劣るフラッシュメモリ装置に対応する。
【００３２】
図５は、本発明の他の実施の形態によるフラッシュメモリ装置を概略的に示すブロック図である。
【００３３】
図５に示すフラッシュメモリ装置は、ＯｎｅＮＡＮＤフラッシュメモリ装置（ＯｎｅＮＡＮＤ  ｆｌａｓｈ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）である。ＯｎｅＮＡＮＤフラッシュメモリ装置は、ＮＯＲ型インタフェース方式でホストと通信し、メモリ制御機能を遂行するように構成される。図５に示すフラッシュメモリ装置は、メモリセルアレイ３００と行デコーダ回路３１０と感知増幅器及び書き込みドライバ回路３２０と列デコーダ回路３３０とバルク電圧発生回路３４０と制御ロジック３５０とを含む。図５に示すメモリセルアレイ３００と行デコーダ回路３１０と感知増幅器及び書き込みドライバ回路３２０と列デコーダ回路３３０とバルク電圧発生回路３４０とは、図１に示したものと実質的に同じ要素である。従って、それについての説明は省略する。
【００３４】
図５に示す制御ロジック３５０は、ホストインタフェース３５１とバッファ３５２と状態マシン３５３とタイマ３５４とフラッシュインタフェース３５５と消去／プログラム／読み出し制御器３５６とを含む。ホストインタフェース３５１はホストとのインタフェースを提供し、バッファ３５２はメモリセルアレイ３００に保存されるデータを一時的に保存するために使用される。状態マシン３５３はスケジューラとして使用され、ホストインタフェース３５１を介して伝送される命令に応じて動作モードを知らせるフラッグ信号を活性化させる。状態マシン３５３は、フラッシュインタフェース３５５を介して伝送される検出信号ＤＥＴに応じてタイマ３５４を活性化させる。状態マシン３５３は、タイマ３５４からタイマ終了信号が提供される時、動作モード（例えば、消去動作モード）を知らせるフラッグ信号を非活性化させる。かかるフラッグ信号は、フラッシュインタフェース３５６を介して消去／プログラム／読み出し制御器３５６に提供される。消去／プログラム／読み出し制御器３５６は、消去／プログラム／読み出しの動作を制御するように構成される。特に、消去動作の間、消去／プログラム／読み出し制御器３５６はフラッシュインタフェース３５６を介して提供されるフラッグ信号に応じて消去動作を制御する。
【００３５】
図１を参照して説明したように、ポンプイネーブル信号ＰＵＭＰ＿ＥＮは状態マシン３５３からのフラッグ信号（消去動作を示す）の活性化によって活性化し、検出信号ＤＥＴはバルク電圧が目標電圧に到達する時、非活性化する。その後、状態マシン３５３は、検出信号ＤＥＴに応じてタイマ３５４を活性化させ、タイマ３５４の設定時間が経過した後、消去動作を示すフラッグ信号を非活性化させる。消去／プログラム／読み出し制御器３５６は、フラッグ信号の非活性化に応じて消去動作を終了させる。従って、バルク電圧発生回路３４０のポンピング能力によって各フラッシュメモリ装置の消去時間を最適化できる。
【００３６】
フラッシュメモリ装置は、電源が遮断されても保存されたデータを維持できる不揮発性メモリ装置である。携帯電話、ＰＤＡ、デジタルカメラ、ポータブルゲームコンソール、そしてＭＰ３プレーヤのようなモバイル装置の使用の増加により、フラッシュメモリ装置はデータストレージとしてだけでなく、コードストレージとしてより広く使用されている。フラッシュメモリ装置は、また、ＨＤＴＶ、ＤＶＤ、ルーター、そしてＧＰＳのようなホームアプリケーションに使用され得る。
【００３７】
本発明によるフラッシュメモリ装置を含むコンピューティングシステムが図６に概略的に示している。本発明によるコンピューティングシステムは、バス４０１に電気的に連結されたマイクロプロセッサ４１０、ユーザインタフェース４２０、ベースバンドチップセット（ｂａｓｅｂａｎｄ  ｃｈｉｐｓｅｔ）のようなモデム４６０、メモリコントローラ４４０及びフラッシュメモリ装置４５０を含む。フラッシュメモリ装置４５０は、図１に示したものと実質的に同一に構成される。フラッシュメモリ装置４５０にはマイクロプロセッサ４１０によって処理された／処理されるＮビットデータ（Ｎは１またはそれより大きい整数）がメモリコントローラ４４０を介して保存される。本発明によるコンピューティングシステムがモバイル装置である場合、コンピューティングシステムの動作電圧を供給するためのバッテリ４３０が追加的に提供される。
【００３８】
図示していないが、本発明によるコンピューティングシステムには応用チップセット（ａｐｐｌｉｃａｔｉｏｎ  ｃｈｉｐｓｅｔ）、カメライメージプロセッサ（ＣＩＳ：Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｏｒ）、モバイルＤＲＡＭなどがさらに提供され得ることは、本発明の属する技術の分野における通常の知識を有する者には明らかである。フラッシュメモリ装置とメモリコントローラがメモリシステムとしてメモリカードの形態で構成され得ることは、本発明の属する技術の分野における通常の知識を有する者には明らかである。または、フラッシュメモリ装置とメモリコントローラは、図５に示すＯｎｅＮＡＮＤフラッシュメモリ装置に代替可能である。
【００３９】
以上、本発明による回路の構成及び動作を上述の説明及び図面に基づき図示した。しかし、これは例を挙げて説明しただけであって、本発明の技術的思想を逸脱しない範囲内で、様々な変化及び変更が可能である。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施の形態によるフラッシュメモリ装置を概略的に示すブロック図である。
【図２】図１の制御ロジックを概略的に示すブロック図である。
【図３】本発明によるフラッシュメモリ装置の消去動作を説明するためのタイミング図である。
【図４】本発明によるフラッシュメモリ装置の消去動作時の消去電圧の変化を示す図である。
【図５】本発明の他の実施の形態によるフラッシュメモリ装置を概略的に示すブロック図である。
【図６】本発明のまた他の実施の形態によるメモリシステムを概略的に示すブロック図である。
【符号の説明】
【００４１】
１１０：行デコーダ回路
１２０：感知増幅器及び書き込みドライバ回路
１３０：列デコーダ回路
１４０：バルク電圧発生回路
１５０：制御ロジック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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