(57)【要約】【課題】シリサイド層を有する半導体装置の特性と製造歩留まりのバランスを向上させる。【解決手段】半導体装置１００においては、シリコン基板１０１に、容量素子を含むＤＲＡＭ領域１０４と、ロジックＮｃｈ領域１０２と、が設けられている。ロジックＮｃｈ領域１０２に設けられたトランジスタの最小ゲート寸法は、ＤＲＡＭ領域１０４に設けられたトランジスタの最小ゲート寸法よりも小さい。ＤＲＡＭ領域１０４中の第一トランジスタ１１４の第一ソース・ドレイン領域１１３および第一ゲート電極１１７上にコバルトシリサイド層１１５が設けられている。また、ロジックＮｃｈ領域１０２中の第二トランジスタ１１２の第二ソース・ドレイン領域１０３上および第二ゲート電極１０７上に、ニッケルシリサイド層１０５が設けられている。【選択図】図１
2008131023.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板に、容量素子を含む第一領域と、第二領域と、が設けられ、
前記第二領域に設けられたトランジスタの最小ゲート寸法が、前記第一領域に設けられたトランジスタの最小ゲート寸法よりも小さく、
前記第一領域に設けられた第一トランジスタのソース・ドレイン領域上およびゲート電極上に、コバルトシリサイド層またはチタンシリサイド層が設けられるとともに、前記第二領域に設けられた第二トランジスタのソース・ドレイン領域上およびゲート電極上に、ニッケルシリサイド層が設けられた、半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記シリコン基板上に、前記第一トランジスタのソース・ドレイン領域およびゲート電極を被覆しテンサイル応力を持つ絶縁膜が設けられている、半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記シリコン基板上に、前記第一トランジスタのソース・ドレイン領域およびゲート電極と、前記第二トランジスタのソース・ドレイン領域およびゲート電極とを被覆し、テンサイル応力を持つ絶縁膜が、前記第一領域から前記第二領域にわたって設けられており、
前記第一領域における前記絶縁膜の厚さが、前記第二領域における前記絶縁膜の厚さよりも大きい、半導体装置。
【請求項４】
請求項３に記載の半導体装置において、前記絶縁膜がシリコン窒化膜である、半導体装置。
【請求項５】
請求項１乃至４いずれかに記載の半導体装置において、
前記第一トランジスタのゲート長が、６０ｎｍより大きい、半導体装置。
【請求項６】
第一トランジスタを含む容量素子が設けられた第一領域と、第二トランジスタが設けられた第二領域と、を含む半導体装置の製造方法であって、
前記第一領域において、シリコン基板上に、前記第一トランジスタの第一ゲート電極を形成し、前記第二領域において、前記シリコン基板上に、前記第一ゲート電極よりも最小ゲート寸法の小さい前記第二トランジスタの第二ゲート電極を構成する工程と、
前記第一ゲート電極の側方の前記シリコン基板に第一ソース・ドレイン領域を形成し、前記第二ゲート電極の側方の前記シリコン基板に第二ソース・ドレイン領域を形成する工程と、
第一ゲート電極および第二ゲート電極を形成する前記工程の後、前記第一トランジスタの形成領域から前記第二トランジスタの形成領域にわたって、前記シリコン基板上に第一絶縁膜を形成する工程と、
前記第一トランジスタの形成領域に形成された前記第一絶縁膜を選択的に除去した後、前記シリコン基板の素子形成面にコバルト膜またはチタン膜を形成し、第一温度で加熱処理することにより、前記第一ソース・ドレイン領域上および第一ゲート電極上に第一シリサイド層を形成する工程と、
第一シリサイド層を形成する前記工程の後、前記第一トランジスタの形成領域から前記第二トランジスタの形成領域にわたって、前記シリコン基板の上部に第二絶縁膜を形成する工程と、
前記第二トランジスタの形成領域に形成された前記第一および第二絶縁膜を選択的に除去した後、前記素子形成面にニッケル膜を形成し、第二温度で加熱処理することにより、前記第二ソース・ドレイン領域上および第二ゲート電極上に第二シリサイド層を形成する工程と、
を含む、半導体装置の製造方法。
【請求項７】
請求項６に記載の半導体装置の製造方法において、前記第二温度が前記第一温度よりも低い、半導体装置の製造方法。
【請求項８】
請求項６または７に記載の半導体装置の製造方法において、前記第一絶縁膜が、テンサイル応力を持つ膜である、半導体装置の製造方法。
【請求項９】
請求項６または７に記載の半導体装置の製造方法において、前記第一絶縁膜がシリコン酸化膜であり、前記第二絶縁膜がシリコン窒化膜である、半導体装置の製造方法。
【請求項１０】
請求項９に記載の半導体装置の製造方法において、
第二シリサイド層を形成する前記工程の後、前記第一トランジスタの形成領域から前記第二トランジスタの形成領域にわたって第三絶縁膜を形成する工程をさらに含み、
前記第三絶縁膜が、シリコン窒化膜である、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、シリサイド層を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置として、特許文献１に記載されたものがある。特許文献１には、ＤＲＡＭ（Dynamic Random Access Memory）混載型の半導体装置を形成する際に、ＤＲＡＭ部およびロジック部のトランジスタのソース・ドレイン領域の全面に同一工程で同時にシリサイドを形成することが記載されている。
【０００３】
シリサイドの種類としては、一般的なＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスにおいては、素子の微細化に伴い、コバルトシリサイドやチタンシリサイドに代えて、ニッケルシリサイドが使われるようになってきている。これは、ゲート長が小さくなるとシート抵抗が上昇してしまう、いわゆる細線効果の観点で、コバルトシリサイド等よりもニッケルシリサイドの方が優れているためである。
【０００４】
ところが、ニッケルシリサイドを用いた場合、コバルトシリサイド等に比べて、接合リークが生じやすい。具体的には、ニッケルは、チタンやコバルトに比べて融点が低く、シリコン基板を構成するシリコンと反応しやすい。また、製造工程中の熱処理時に、ニッケルシリサイド層中のニッケル原子が、ソース・ドレイン領域界面のｐｎ接合を越えて、シリコン基板中に拡散しやすい。このため、ＤＲＡＭ部のように、接合リーク電流に対する要求水準が厳しい領域に設けられたトランジスタにＮｉシリサイドを適用すると、許容範囲を超えるリーク電流が生じる懸念があった。よって、ゲート長の短いトランジスタを有するＤＲＡＭ混載装置にＮｉシリサイドを用いることは困難であった。
【０００５】
これを改善する技術として、特許文献２に記載されたものがある。これらの文献には、ロジック部のトランジスタにはＮｉシリサイドを形成する一方、ＤＲＡＭセル部のトランジスタにはシリサイドを設けない技術が記載されている。また、メモリ領域のトランジスタにシリサイドを設けず、周辺回路のトランジスタにシリサイドを設けることは、特許文献３にも記載されている。
【特許文献１】特開２００１−１２７２７０号公報
【特許文献２】国際公開第２００３／９６４２１号パンフレット
【特許文献３】特開２００５−１９１４２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところが、上記特許文献２および３に記載の構成とした場合、ＤＲＡＭセル部に設けられたトランジスタにはシリサイド層が形成されていないため、ソース・ドレイン領域の抵抗を下げることができない。このため、装置全体の動作速度を高める点で、改善の余地があった。
【課題を解決するための手段】
【０００７】
本発明者は、シリサイド層を有する半導体装置の特性と製造歩留まりのバランスを向上させるべく、鋭意検討を行い、本発明を完成させるに至った。
【０００８】
本発明によれば、
シリコン基板に、容量素子を含む第一領域と、第二領域と、が設けられ、
前記第一領域に設けられたトランジスタの最小ゲート寸法が、前記第二領域に設けられたトランジスタの最小ゲート寸法よりも大きく、
前記第一トランジスタのソース・ドレイン領域上およびゲート電極上に、コバルトシリサイド層またはチタンシリサイド層が設けられるとともに、前記第二トランジスタのソース・ドレイン領域上およびゲート電極上に、ニッケルシリサイド層が設けられた、半導体装置が提供される。
【０００９】
また、本発明によれば、
容量素子および第一トランジスタが設けられた第一領域と、第二トランジスタが設けられた第二領域と、を含む半導体装置の製造方法であって、
前記第一領域において、シリコン基板上に、前記第一トランジスタの第一ゲート電極を形成し、前記第二領域において、前記シリコン基板上に、前記第一ゲート電極よりも最小ゲート寸法の小さい前記第二トランジスタの第二ゲート電極を構成する工程と、
前記第一ゲート電極の側方の前記シリコン基板に第一ソース・ドレイン領域を形成し、前記第二ゲート電極の側方の前記シリコン基板に第二ソース・ドレイン領域を形成する工程と、
第一ゲート電極および第二ゲート電極を形成する前記工程の後、前記第一トランジスタの形成領域から前記第二トランジスタの形成領域にわたって、前記シリコン基板上に第一絶縁膜を形成する工程と、
前記第一トランジスタの形成領域に形成された前記第一絶縁膜を選択的に除去した後、前記シリコン基板の素子形成面にコバルト膜またはチタン膜を形成し、第一温度で加熱処理することにより、前記第一ソース・ドレイン領域上および第一ゲート電極上に第一シリサイド層を形成する工程と、
第一シリサイド層を形成する前記工程の後、前記第一トランジスタの形成領域から前記第二トランジスタの形成領域にわたって、前記シリコン基板の上部に第二絶縁膜を形成する工程と、
前記第二トランジスタの形成領域に形成された前記第一および第二絶縁膜を選択的に除去した後、前記素子形成面にニッケル膜を形成し、第二温度で加熱処理することにより、前記第二ソース・ドレイン領域上および第二ゲート電極上に第二シリサイド層を形成する工程と、
を含む、半導体装置の製造方法が提供される。
【００１０】
本発明においては、シリコン基板に、特性の異なる複数の素子領域が設けられている。このうち、第一領域には、第一トランジスタを含む容量素子が設けられており、第二領域には、第一トランジスタの最小ゲート寸法よりも小さい最小ゲート寸法の第二トランジスタが設けられている。
【００１１】
そして、本発明においては、これらの各領域の特性に応じて、トランジスタのソース・ドレイン領域上およびゲート電極上に設けるシリサイド層の種類が使い分けられている。
【００１２】
すなわち、容量素子を含み、接合リークの抑制に対する要求が厳しい第一領域については、コバルトシリサイドまたはチタンシリサイドを用いることにより、リークの少ない安定な接合を形成することができるため、第一領域に設けられた素子の信頼性および製造歩留まりを向上させることができる。これは、コバルトやチタンとシリコンとの反応温度が高温であり、シリサイドが熱的に安定であるため、シリコン基板中のソース・ドレイン領域の接合界面での金属の拡散が起こりにくいためであると推察される。
【００１３】
かつ、ゲート最小寸法が小さい第二トランジスタが設けられた第二領域については、細線効果が生じる寸法が小さいニッケルシリサイドを用いることにより、第二トランジスタの製造歩留まりを向上させるとともに、第二トランジスタの動作速度を大きくすることができる。
【００１４】
以上の構成により、第一領域および第二領域のいずれについても、素子の製造歩留まりを向上させるとともに、その信頼性に優れた構成とすることができ、半導体装置全体の高性能化と製造歩留まりのバランスを向上させることができる。
【００１５】
本発明において、前記第一領域は、たとえばＤＲＡＭセルを含んで構成される。
また、本発明において、第二領域は、たとえばロジック領域とすることができる。
【００１６】
なお、本明細書において、ロジック領域は、種々の回路が設けられた構成を含む広い概念であり、たとえば、メモリ素子のセンスアンプ回路やアドレス選択回路等の、メモリ部の周辺回路が設けられた領域も含む。たとえば、本発明の半導体装置において、前記ロジック領域が前記メモリ領域の周辺回路を含んでいてもよい。
【発明の効果】
【００１７】
以上説明したように、本発明によれば、シリコン基板に設けられた複数の素子領域の特性に応じてシリサイド層の種類を使い分けることにより、シリサイド層を有する半導体装置の特性と製造歩留まりのバランスを向上させることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態について、ＤＲＡＭセルとロジック回路とが混載された半導体装置を例に、図面を用いて説明する。なお、すべての図面において、共通する構成要素には同じ符号を付し、適宜説明を省略する。
【００１９】
（第一の実施形態）
図１は、本実施形態の半導体装置の構成を示す断面図である。
図１に示した半導体装置１００においては、シリコン基板１０１に、容量素子（ＤＲＡＭメモリ素子、不図示）を含む第一領域（ＤＲＡＭ領域１０４）と、第二領域（ロジックＮｃｈ領域１０２）とが設けられている。ロジックＮｃｈ領域１０２およびＤＲＡＭ領域１０４には、それぞれ、第二トランジスタ１１２および第一トランジスタ１１４が設けられている。ロジックＮｃｈ領域１０２に設けられたトランジスタの最小ゲート寸法は、ＤＲＡＭ領域１０４に設けられたトランジスタの最小ゲート寸法よりも小さい。
【００２０】
なお、本実施形態においては、ロジック領域（ロジックＮｃｈ領域１０２）に、Ｎチャネル型トランジスタが設けられた場合を例に説明するが、本実施形態および以下の実施形態において、ロジック領域に設けられたトランジスタのチャネル型はＮ型であってもＰ型であってもよい。また、ロジック領域にＣＭＯＳトランジスタが設けられていてもよい。
【００２１】
第一トランジスタ１１４のソース・ドレイン領域（第一ソース・ドレイン領域１１３）上およびゲート電極（第一ゲート電極１１７）上に、コバルトシリサイド層またはチタンシリサイド層が設けられるとともに、第二トランジスタ１１２のソース・ドレイン領域（第二ソース・ドレイン領域１０３）上およびゲート電極（第二ゲート電極１０７）上に、ニッケルシリサイド層１０５が設けられている。
【００２２】
なお、第一トランジスタ１１４は、第一ソース・ドレイン領域１１３、コバルトシリサイド層１１５、第一ゲート電極１１７、第一側壁絶縁膜１１９および第一ゲート絶縁膜（不図示）を含んで構成される。
また、第二トランジスタ１１２は、第二ソース・ドレイン領域１０３、ニッケルシリサイド層１０５、第二ゲート電極１０７、第二側壁絶縁膜１０９および第二ゲート絶縁膜（不図示）を含んで構成される。
第一トランジスタ１１４と第二トランジスタ１１２とは、シリコン基板１０１中に埋設された素子分離領域１１１により分離されている。素子分離領域１１１は、たとえばＳＴＩ（Shallow Trench Isolation）である。
【００２３】
次に、半導体装置１００の製造方法を説明する。この製造方法は、以下の工程を含む。
ステップ１１：ＤＲＡＭ領域１０４において、シリコン基板１０１上に、第一トランジスタ１１４の第一ゲート電極１１７を形成し、ロジックＮｃｈ領域１０２において、シリコン基板１０１上に、第一ゲート電極１１７よりも最小ゲート寸法の小さい第二トランジスタ１１２の第二ゲート電極１０７を構成する工程、
ステップ１２：第一ゲート電極１１７の側方のシリコン基板１０１に第一ソース・ドレイン領域１１３を形成し、第二ゲート電極１０７の側方のシリコン基板１０１に第二ソース・ドレイン領域１０３を形成する工程、
ステップ１３：第一ゲート電極１１７および第二ゲート電極１０７を形成するステップ１２の後、第一トランジスタ１１４の形成領域から第二トランジスタ１１２の形成領域にわたって、シリコン基板１０１上に第一絶縁膜（ＳｉＯ2膜１２１）を形成する工程、
ステップ１４：第一トランジスタ１１４の形成領域に形成されたＳｉＯ2膜１２１を選択的に除去した後、シリコン基板１０１の素子形成面にコバルト膜またはチタン膜（コバルト膜１２６）を形成し、第一温度で加熱処理することにより、第一ソース・ドレイン領域１１３上および第一ゲート電極１１７上に第一シリサイド層（コバルトシリサイド層１１５）を形成する工程、
ステップ１５：コバルトシリサイド層１１５を形成するステップ１４の後、第一トランジスタ１１４の形成領域から第二トランジスタ１１２の形成領域にわたって、シリコン基板１０１の上部に第二絶縁膜（第一ダイレクト窒化膜１２５）を形成する工程、および
ステップ１６：第二トランジスタ１１２の形成領域に形成されたＳｉＯ2膜１２１および第一ダイレクト窒化膜１２５を選択的に除去した後、素子形成面にニッケル膜１２９を形成し、第二温度で加熱処理することにより、第二ソース・ドレイン領域１０３上および第二ゲート電極１０７上にニッケルシリサイド層１０５を形成する工程。
【００２４】
以下、図３〜図７を参照して、さらに具体的に説明する。
図３〜図７は、本実施形態および第二の実施形態に記載の半導体装置の製造工程を示す断面図である。
【００２５】
まず、図３（ａ）に示したように、Ｐ型のシリコン基板１０１の所定の位置に、ＳＴＩによる素子分離領域１１１を形成する。
次に、ＤＲＡＭ領域１０４の所定の位置に、第一ゲート電極１１７を形成するとともに、ロジックＮｃｈ領域１０２の所定の位置に、第二ゲート電極１０７を形成する（ステップ１１）。これらのゲート電極の材料は、たとえば多結晶シリコン等の、構成元素としてシリコンを含む材料とする。そして、第二ゲート電極１０７および第一ゲート電極１１７の側壁を覆う第二側壁絶縁膜１０９および第一側壁絶縁膜１１９を形成する。第二側壁絶縁膜１０９および第一側壁絶縁膜１１９の材料は、たとえばＳｉＯ2膜とする。
【００２６】
続いて、第一ゲート電極１１７の側方にＮ型不純物をイオン注入して、シリコン基板１０１に第一ソース・ドレイン領域１１３を形成する。また、第二ゲート電極１０７の側方にＮ型不純物をイオン注入して、シリコン基板１０１に第二ソース・ドレイン領域１０３を形成する（ステップ１２、図３（ｂ））。これらの工程は、それぞれ独立して行ってもよいし、同時に行ってもよい。
【００２７】
そして、シリコン基板１０１の素子形成面全面を覆うＳｉＯ2膜１２１を形成し、（ステップ１３、図３（ｃ））、ＳｉＯ2膜１２１上に、第一トランジスタ１１４の形成領域を開口部とするマスク１２３を形成し、第一トランジスタ１１４の形成領域に設けられたＳｉＯ2膜１２１をエッチングにより選択的に除去することにより、第一ソース・ドレイン領域１１３および第一ゲート電極１１７の表面を露出させる（図４（ａ））。
【００２８】
マスク１２３を除去した後、シリコン基板１０１の素子形成面全面にコバルトをスパッタしてコバルト膜１２６を形成し（図４（ｂ））、たとえば６８０℃でシリコン基板１０１の第一シンターを行う（図４（ｃ））。未反応のコバルト膜１２６を除去した後（図５（ａ））、たとえば７９０℃でシリコン基板１０１の第二シンターを行う。これにより、第一ソース・ドレイン領域１１３および第一ゲート電極１１７の上部に、コバルトシリサイド層１１５が形成される（ステップ１４、図５（ｂ））。
【００２９】
その後、シリコン基板１０１の素子形成面全面に第一ダイレクト窒化膜１２５を形成し（ステップ１５、図５（ｃ））、第一ダイレクト窒化膜１２５上に、第二トランジスタ１１２の形成領域を開口部とするマスク１２７を形成する（図６（ａ））。第二トランジスタ１１２の形成領域に設けられた第一ダイレクト窒化膜１２５およびＳｉＯ2膜１２１を順次選択的に除去して、第二ソース・ドレイン領域１０３および第二ゲート電極１０７の表面を露出させる（図６（ｂ））。
【００３０】
マスク１２７を除去した後、シリコン基板１０１の素子形成面全面にニッケル膜１２９を形成し、シリコン基板１０１の第一シンターを、たとえば２９０℃、１５０秒の条件で行う（図６（ｃ））。未反応のニッケル膜１２９を除去した後（図７（ａ））、たとえば５００℃、３０秒の条件でシリコン基板１０１の第二シンターを行う。これにより、第二ソース・ドレイン領域１０３および第二ゲート電極１０７の上部に、ニッケルシリサイド層１０５としてＮｉＳｉ層が形成される（ステップ１６、図７（ｂ））。
【００３１】
以上の手順により、図１に示した半導体装置１００が得られる。なお、図７（ｂ）では、第一トランジスタ１１４上に形成された第一ダイレクト窒化膜１２５等が残存しているが、第二の実施形態で後述するように、これらは後工程で除去せずに、ダイレクト窒化膜として装置中に残すことができる。
【００３２】
本実施形態においては、シリサイド層を形成する際に、ロジックＮｃｈ領域１０２およびＤＲＡＭ領域１０４のそれぞれの領域特性に応じたものを使い分けている。このため、以下の作用効果が得られる。
【００３３】
すなわち、ロジックＮｃｈ領域１０２を含むロジック領域においては、動作速度を向上させる観点で、ゲート長が相対的に短くなっている。そこで、細線効果を抑制して製造歩留まりを向上させる観点で、ゲート電極上およびソース・ドレイン領域上にＮｉシリサイドを形成する。これにより、ロジック領域のトランジスタの動作速度および製造歩留まりを向上させることができる。ロジック領域に設けられたトランジスタのリーク電流の許容レベルは、ニッケルシリサイド層１０５としても実用上問題ない程度である。
【００３４】
一方、ＤＲＡＭ領域１０４に設けられたＤＲＡＭにおいては動作速度を決定する要因はゲート寸法ではない。ＤＲＡＭ領域１０４に設けられたトランジスタの最小ゲート長寸法は、ロジックＮｃｈ領域１０２に設けられたトランジスタよりも最小ゲート長寸法が大きくなっている。そして、ＤＲＡＭ領域１０４においては、接合リークに対する許容レベルがロジックＮｃｈ領域１０２よりも厳しい。そこで、第一トランジスタ１１４については、接合リークが生じにくいコバルトシリサイド層１１５を設けることにより、素子の信頼性を向上させることができる。
【００３５】
このように、本実施形態においては、製造工程を煩雑化およびチップ面積の大型化の犠牲を払っても、ロジックＮｃｈ領域１０２およびＤＲＡＭ領域１０４のシリサイド層の種類をこれらの素子領域の特性応じて異ならせることにより、装置全体の動作速度、信頼性および製造歩留まりのバランスを向上させることができる。また、第一トランジスタ１１４のゲート長を６０ｎｍより大きくすることにより、第一トランジスタ１１４における細線効果の発生をより一層確実に抑制することができるため、装置の製造歩留まりをより一層向上させることができる。なお、第一トランジスタ１１４のゲート長の上限に特に制限はない。また、この効果は、第一トランジスタ１１４のテクノロジーノードが９０ｎｍ以上である場合に顕著に発揮される。
【００３６】
なお、ＤＲＡＭ領域１０４のトランジスタのゲート長をロジック領域のトランジスタのゲート長よりも大きくすることで、半導体装置のチップ面積が大きくなるものの、混載ＤＲＡＭにおいては、搭載されるＤＲＡＭの容量（ビット数）が汎用ＤＲＡＭほど大きくないため、チップ寸法に与える影響は実用上問題ない程度である。
【００３７】
また、本実施形態においては、後で形成されるニッケルシリサイド層１０５のシンター温度が、先に形成されるコバルトシリサイド層１１５のシンター温度よりも低い。このため、ニッケルシリサイド層１０５の形成工程中の熱処理により、先に形成されたコバルトシリサイド層１１５やその他の素子の変質や劣化を抑制することができる。
【００３８】
以下の実施形態においては、第一の実施形態と異なる点を中心に説明する。
【００３９】
（第二の実施形態）
図１に示した半導体装置１００（第一の実施形態）において、各トランジスタのソース・ドレイン領域およびゲート電極上部の絶縁膜の構成は、たとえば以下のようにしてもよい。
【００４０】
図２は、本実施形態の半導体装置の構成を示す断面図である。
図２に示した半導体装置１１０の基本構成は、図１に示した半導体装置１００と同様である。そして、半導体装置１１０においては、第一トランジスタ１１４の第一ソース・ドレイン領域１１３および第一ゲート電極１１７の上部を第一ダイレクト窒化膜１２５および第二ダイレクト窒化膜１３１が被覆している。
【００４１】
第一ダイレクト窒化膜１２５は、コバルトシリサイド層１１５に接して設けられている。また、第一ダイレクト窒化膜１２５は、ＤＲＡＭ領域１０４に選択的に設けられており、ロジックＮｃｈ領域１０２には設けられていない。
【００４２】
第二ダイレクト窒化膜１３１は、第一ダイレクト窒化膜１２５の上面に接して設けられている。また、第二ダイレクト窒化膜１３１は、ロジックＮｃｈ領域１０２からＤＲＡＭ領域１０４にわたって設けられており、ロジックＮｃｈ領域１０２において、第二ソース・ドレイン領域１０３および第二ゲート電極１０７の上部を被覆している。第二ダイレクト窒化膜１３１は、ニッケルシリサイド層１０５に接して設けられている。
また、ロジックＮｃｈ領域１０２およびＤＲＡＭ領域１０４において、第二ダイレクト窒化膜１３１の上部に層間絶縁膜１３３が設けられている。
【００４３】
半導体装置１１０は、図３〜図７を参照して前述した手順を用いて、図７（ｂ）に示した構造を得た後、第一トランジスタ１１４の形成領域から第二トランジスタ１１２の形成領域にわたって第三絶縁膜（第二ダイレクト窒化膜１３１）を形成し、次いで、第二ダイレクト窒化膜１３１上に層間絶縁膜１３３を形成することにより得られる。
【００４４】
本実施形態によれば、第一の実施形態に加えて、さらに以下の作用効果が得られる。
本実施形態においては、第一トランジスタ１１４の第一ソース・ドレイン領域１１３および第一ゲート電極１１７を被覆する膜が、シリコン基板１０１上に設けられたテンサイル応力を持つ絶縁膜（第一ダイレクト窒化膜１２５、第二ダイレクト窒化膜１３１）となっている。第一ダイレクト窒化膜１２５および第二ダイレクト窒化膜１３１は、具体的にはＳｉＮ膜である。ダイレクト窒化膜を設けることにより、第一トランジスタ１１４のゲート長方向にテンサイル応力が生じ、Ｎ−ＭＯＳトランジスタである第一トランジスタ１１４のオン電流をさらに向上させることができる。
【００４５】
また、ロジックＮｃｈ領域１０２を含むロジック領域に、ＣＭＯＳトランジスタが設けられている場合、ＣＭＯＳトランジスタのソース・ドレイン領域およびゲート電極上にダイレクト窒化膜を設けることにより、Ｎ型ＭＯＳトランジスタのオン電流を増加させることができる。一方、ＣＭＯＳトランジスタを構成するＰ型ＭＯＳトランジスタについては、ダイレクト窒化膜が厚すぎるとオン電流が減少する懸念がある。
また、ＤＲＡＭ領域１０４については、容量素子に接続される第一トランジスタ１１４はＮ型であるため、ダイレクト窒化膜を厚くすることにより、オン電流をさらに増加させることができる。
【００４６】
そこで、本実施形態においては、シリコン基板１０１に設けられた素子領域の特性に応じて、シリサイド層の種類を使い分けるとともに、さらにダイレクト窒化膜の厚さを調整することにより、装置全体の動作速度をより一層向上させている。
【００４７】
具体的には、第一ダイレクト窒化膜１２５および第二ダイレクト窒化膜１３１からなるダイレクト窒化膜は、ＤＲＡＭ領域１０４からロジックＮｃｈ領域１０２にわたって設けられており、シリコン基板１０１上に、第一トランジスタ１１４の第一ソース・ドレイン領域１１３および第一ゲート電極１１７と、第二トランジスタ１１２の第二ソース・ドレイン領域１０３および第二ゲート電極１０７とを被覆している。そして、ＤＲＡＭ領域１０４におけるダイレクト窒化膜の厚さが、ロジックＮｃｈ領域１０２におけるダイレクト窒化膜の厚さよりも大きい。
【００４８】
なお、第二トランジスタ１１２および第一トランジスタ１１４上の膜は、テンサイル応力を持つ絶縁膜であればＳｉＮ膜には限られない。
【００４９】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記の任意の組み合わせや上記以外の様々な構成を採用することもできる。
【００５０】
たとえば、以上の実施形態では、ＤＲＡＭ領域１０４のシリサイド層がコバルトシリサイド層１１５である場合を例に説明したが、コバルトシリサイド層１１５に代えてチタンシリサイド層とすることもできる。
【実施例】
【００５１】
（実施例）
本実施例では、図１を参照して前述（第一の実施形態）したＤＲＡＭ−ロジック混載装置を作製し、デバイス速度を評価した。
ＤＲＡＭ領域のＮ型ＭＯＳトランジスタのゲート長を０．１２μｍ、ゲート幅を０．２μｍとした。また、ロジック領域のＮ型ＭＯＳトランジスタのゲート長を０．０６μｍ、ゲート幅を０．２μｍとした。メモリ領域、ロジック領域のいずれについても、ゲート電極の材料は多結晶シリコンとした。
メモリ領域のシリサイド層をコバルトシリサイドとし、ロジック領域のシリサイド層をニッケルシリサイドとした。
【００５２】
（比較例１）
実施例１において、ロジック領域のＮ型ＭＯＳトランジスタのゲート長を０．１２μｍ、ゲート幅を０．２μｍとした。また、ロジック領域についても、シリサイド層をコバルトシリサイドとした。実施例に準じて半導体装置の作製および評価を行った。
【００５３】
（比較例２）
実施例１において、ロジック領域のＮ型ＭＯＳトランジスタのゲート長を０．０６μｍ、ゲート幅を０．２μｍとした。また、ロジック領域についても、シリサイド層をコバルトシリサイドとした。実施例に準じて半導体装置の作製および評価を行った。
【００５４】
（比較例３）
実施例１において、メモリ部のシリサイド層をニッケルシリサイドとした。実施例に準じて半導体装置の作製および評価を行った。
【００５５】
（評価）
実施例および各比較例で得られた半導体装置のデバイス速度（ファンクション速度）の指標として、ＤＲＡＭ領域およびロジック領域に設けられたトランジスタのオン電流（Ｉｏｎ）を測定した。結果を図８に示す。
【００５６】
図８より、実施例の半導体装置では、比較例１および比較例２の半導体装置に比べて、メモリ領域のトランジスタおよびロジック領域のトランジスタのいずれについても、オン電流の向上が認められた。
【００５７】
比較例１では、ロジック領域に設けられたトランジスタのゲート電極が微細化されていないため、実施例よりも動作速度が遅く、比較例２では、実施例同様に微細化された構成にコバルトシリサイドを適用したため、抵抗が上昇したことが推察される。
また、比較例３の半導体装置では、ＤＲＡＭ領域の接合リーク電流が要求水準を満たさず、安定的な評価結果が得られなかった。
【図面の簡単な説明】
【００５８】
【図１】実施形態における半導体装置の構成を示す断面図である。
【図２】実施形態における半導体装置の構成を示す断面図である。
【図３】実施形態における半導体装置の製造工程を示す断面図である。
【図４】実施形態における半導体装置の製造工程を示す断面図である。
【図５】実施形態における半導体装置の製造工程を示す断面図である。
【図６】実施形態における半導体装置の製造工程を示す断面図である。
【図７】実施形態における半導体装置の製造工程を示す断面図である。
【図８】実施例における半導体装置のオン電流の評価結果を示す図である。
【符号の説明】
【００５９】
１００  半導体装置
１０１  シリコン基板
１０２  ロジックＮｃｈ領域
１０３  第二ソース・ドレイン領域
１０４  ＤＲＡＭ領域
１０５  ニッケルシリサイド層
１０７  第二ゲート電極
１０９  第二側壁絶縁膜
１１０  半導体装置
１１１  素子分離領域
１１２  第二トランジスタ
１１３  第一ソース・ドレイン領域
１１４  第一トランジスタ
１１５  コバルトシリサイド層
１１７  第一ゲート電極
１１９  第一側壁絶縁膜
１２１  ＳｉＯ2膜
１２３  マスク
１２６  コバルト膜
１２５  第一ダイレクト窒化膜
１２７  マスク
１２９  ニッケル膜
１３１  第二ダイレクト窒化膜
１３３  層間絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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