(57)【要約】【課題】従来のＩ２Ｃバス制御回路は送信データの設定タイミングを割込み信号によって実現しており、連続した複数のデータの送信時間はＩ２Ｃバスのクロックに依存するだけでなくコントローラの割込み処理のオーバーヘッドをも含み、通信時間に無駄があった。【解決手段】従来のＩ２Ｃバス制御回路に連続送信機能を追加し、連続送信後に割込みを発生することで割込み処理回数を削減して、通信時間を短縮する。【選択図】図５
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【特許請求の範囲】
【請求項１】
制御及び観測を行うコントローラに接続されて使用されるＩ２Ｃバス制御回路であって、
１バイト送信ごとに第１の割込み信号を発生するシーケンス制御部と、
前記シーケンス制御部からの前記第１の割込み信号を前記コントローラからの指定数よりも１だけ少ない回数だけ無効化して指定数回目に前記シーケンス制御部からの前記第１の割込み信号を有効化した第２の割込み信号を前記コントローラに伝達する連続送信制御部とを有することを特徴とするＩ２Ｃバス制御回路。
【請求項２】
請求項１記載のＩ２Ｃバス制御回路において、
前記連続送信制御部における前記第１の割込み信号の有効化の指定数が最大で「２＋２のべき乗」であることを特徴とするＩ２Ｃバス制御回路。
【請求項３】
請求項１記載のＩ２Ｃバス制御回路において、
前記連続送信制御部における前記第１の割込み信号の有効化の指定数が最大で「３＋２のべき乗」であることを特徴とするＩ２Ｃバス制御回路。
【請求項４】
請求項１〜３のいずれか１項に記載のＩ２Ｃバス制御回路において、
前記シーケンス制御部を複数個と、前記連続送信制御部を１個とを備え、
前記連続送信制御部は前記コントローラから指定された前記シーケンス制御部の第１の割込み信号（Ａｘ）（ｘ：指定された番号）を前記コントローラからの指定数よりも１だけ少ない回数だけ無効化して指定数回目に前記シーケンス制御部からの前記第１の割込み信号（Ａｘ）を有効化した第２の割込み信号（Ｂｘ）を前記コントローラに伝達し、前記コントローラから指定されない前記シーケンス制御部の第１の割込み信号（Ａｘ以外）を１バイト送信ごとにそのまま前記コントローラに伝達することを特徴とするＩ２Ｃバス制御回路。
【請求項５】
放送されたテレビジョン信号を受信したうえで受信した前記テレビジョン信号を構成する映像信号と音声信号との復調を行なって映像と音声を出力する装置であって、
放送経路を介して前記テレビジョン信号を受信するテレビジョン信号受信部と、
操作者の指示を受け付ける指示入力部と、
前記指示入力部からの入力と現在の状態とから実行すべき処理を導くイベント管理部と、
前記映像信号を復調する映像信号処理部と、
前記音声信号を復調する音声信号処理部と、
請求項１〜４のいずれか１項に記載のＩ２Ｃバス制御回路を有して、前記イベント管理部からの指示に従って前記Ｉ２Ｃバス制御回路を制御して同一Ｉ２Ｃバスに接続された前記テレビジョン信号受信部及び前記映像信号処理部及び前記音声信号処理部のうちの少なくとも１つにデータを送信するＩ２Ｃ送信制御部とを備えたことを特徴とする放送受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子機器等の内部デバイス間のインターフェースに使用されるＩ２Ｃバスを効率良く使用して送信時間を短縮することを可能にしたＩ２Ｃバス制御回路に関するものである。
【背景技術】
【０００２】
Ｉ２Ｃバス制御は、フィリップス社が提唱するＩ２Ｃ仕様（非特許文献１参照）に準拠する必要がある。だたし、この仕様はＩ２Ｃバス制御の実現方法を指定するものではなく、各種の実現方法が存在する。
【０００３】
従来、コントローラに接続されるＩ２Ｃバス制御回路における処理単位は１バイトであることが通例であった。具体的に説明すると、従来のＩ２Ｃバス制御回路は、制御及び監視を行なうコントローラに接続され、コントローラから１バイトの送信データを設定すると、Ｉ２Ｃバス制御回路は１バイトのデータを送信して送信後に割込み信号をコントローラに伝達し、コントローラはその割込みで次の送信データを設定するといった動作を繰り返すことで、連続した複数のデータの送信を実現している。
【０００４】
図１は、従来のＩ２Ｃバス制御回路（１１０）と、このＩ２Ｃバス制御回路（１１０）に接続して監視及び制御を行なうコントローラ（１１９）との構成図である。
【０００５】
Ｉ２Ｃバス制御回路（１１０）は、Ｉ２Ｃバスのデータライン（ＳＤＡ）に接続されるデータライン制御部（１１１）と、Ｉ２Ｃバスのクロックライン（ＳＣＬ）に接続されるクロックライン制御部（１１２）と、コントローラ（１１９）からの設定に従って送信を制御する送信制御部（１１３）と、状態の管理、エラー検出、タイミング制御等を行なうシーケンス制御部（１１６）とからなる。
【０００６】
図２は、送信制御部（１１３）の送信データレジスタ（１１４）の構成を示している。
【０００７】
送信制御部（１１３）の送信データレジスタ（１１４）にデータを設定することで、シーケンス制御部（１１６）が生成するタイミングに同期して送信制御部（１１３）の送信データレジスタ（１１４）に設定されたデータがパラレル／シリアル変換部（１１５）にて変換されてデータライン制御部（１１１）に伝達され、データライン制御部（１１１）及びクロックライン制御部（１１２）はシーケンス制御部（１１６）が生成するタイミングに同期してそれぞれデータライン（ＳＤＡ）及びクロックライン（ＳＣＬ）を制御することでデータ送信をする。
【０００８】
コントローラ（１１９）はＲＯＭ（１２０）とＲＡＭ（１２１）とを内蔵し、ＲＯＭ（１２０）にはＩ２Ｃバス制御回路（１１０）を制御するためのプログラムが搭載され、ＲＡＭ（１２１）にはプログラム実行中に使用するデータが格納される。コントローラ（１１９）は、ＲＯＭ（１２０）のプログラムを実行することでＩ２Ｃバス制御回路（１１０）を制御して、連続した複数のデータを送信する。
【０００９】
次に、プログラムの処理の流れについて説明する。
【００１０】
ＳＴＥＰ１：ＲＡＭ（１２１）に連続した複数の送信データ及び送信データ数を格納する。送信データ数が０の場合は終了。
【００１１】
ＳＴＥＰ２：送信制御部（１１３）の送信データレジスタ（１１４）の構成に合わせて、連続した複数の送信データのはじめの１バイト及びスタートコンディション制御ビットをセットしたデータ（ストップコンディション制御ビットはセットしない）を送信データレジスタ（１１４）に設定して、ＲＡＭ（１２１）の送信データ数を１減らす。
【００１２】
ＳＴＥＰ３：Ｉ２Ｃバス制御回路（１１０）にてスタートコンディション及び１バイトデータが送信され、その送信後にＩ２Ｃバス制御回路（１１０）のシーケンス制御部（１１６）からコントローラ（１１９）に伝達される割込みにて、ＲＡＭ（１２１）の送信データ数が１以上なら、連続した複数の送信データの次の１バイトの送信データ（スタートコンディション制御ビット及びストップコンディション制御ビットはセットしない）を送信データレジスタ（１１４）に設定して、ＲＡＭ（１２１）の送信データ数を１減らす。送信データ数が０だった場合はストップコンディション制御ビットをセットしたデータ（スタートコンディション制御ビット及び送信データはセットしない）を送信データレジスタ（１１４）に設定し、Ｉ２Ｃバス制御回路（１１０）はストップコンディションを送信する。
【００１３】
ＳＴＥＰ４：Ｉ２Ｃバス制御回路（１１０）にて１バイトデータが送信され、その送信後にＩ２Ｃバス制御回路（１１０）のシーケンス制御部（１１６）からコントローラ（１１９）に伝達される割込みにて、ＲＡＭ（１２１）の送信データ数が１以上なら、連続した複数の送信データの次の１バイトの送信データ（スタートコンディション制御ビット及びストップコンディション制御ビットはセットしない）を送信データレジスタ（１１４）に設定して、ＲＡＭ（１２１）の送信データ数を１減らす。送信データ数が０だった場合はストップコンディション制御ビットをセットしたデータ（スタートコンディション制御ビット及び送信データはセットしない）を送信データレジスタ（１１４）に設定し、Ｉ２Ｃバス制御回路（１１０）はストップコンディションを送信する。
【００１４】
ＳＴＥＰ５：ＳＴＥＰ４を繰り返す。
【００１５】
以上のように、従来のＩ２Ｃバス制御回路で連続した複数のデータの送信を実現していた。
【００１６】
図３は、従来のＩ２Ｃバス制御回路にて連続した複数のデータを送信した場合のＩ２Ｃバスの波形の例である。
【００１７】
なお、図１に示すように、Ｉ２Ｃバス制御回路１１０とコントローラ１１９とがそれぞれ別のデバイスとして構成され接続されるだけでなく、Ｉ２Ｃバス制御回路内蔵マイクロコントローラ１０１０として、Ｉ２Ｃバス制御回路１１０とコントローラ１１９とが同一デバイス内に構成されることもあった。
【非特許文献１】フィリップス社：ＴＨＥ  Ｉ２Ｃ−ＢＵＳ  ＳＰＥＣＩＦＩＣＡＴＩＯＮ  ＶＥＲＳＩＯＮ  ２．１  ＪＡＮＵＡＲＹ  ２０００，インターネット〈ＵＲＬ：http://www.nxp.com/acrobat_download/literature/9398/39340011.pdf〉
【発明の開示】
【発明が解決しようとする課題】
【００１８】
上記のとおり、従来のＩ２Ｃバス制御回路はコントローラに接続されて制御することで、連続した複数のデータの送信を実現する。この構成においては、送信データの設定タイミングをＩ２Ｃバス制御回路からの割込み信号によって実現しており、連続した複数のデータの送信時間はＩ２Ｃバスのクロック周期に依存するだけではなくコントローラの割込み処理のオーバーヘッドをも含む。つまり、コントローラの割込み処理のオーバーヘッドと送信バイト数との積の時間が無駄に消費される。
【００１９】
更に、Ｉ２Ｃバスの仕様が昨今拡張され高速での通信が可能となっており、割込み処理のオーバーヘッドの影響が大きくなってきている。
【００２０】
また、ＡＶ機器等の電子機器は高機能化し、機器内部のＩ２Ｃバスの通信量が増えており、これは電子機器の性能にも影響する。例えば、ＴＶにおいてチャンネルを切り換える場合には切換後のチャンネルの映像フォーマットや音声フォーマットに合わせて映像処理デバイスや音声処理デバイス等に対応したデータを一斉に送信して、この送信の間は映像ミュートや音声ミュートをかけて乱れた映像や音声を出さないようにするのが通例であるが、送信時間が長いと映像ミュートや音声ミュートをかける時間が長くなり視聴者に不快感を与えてしまう。
【課題を解決するための手段】
【００２１】
本発明は、従来の構成に連続送信機能を追加し、連続送信完了後に割込みを発生することで割込み処理回数を削減して、通信時間を短縮することを目的とする。
【００２２】
この目的を達成するため、本発明は、制御及び観測を行うコントローラに接続されて使用されるＩ２Ｃバス制御回路において、１バイト送信ごとに第１の割込み信号を発生するシーケンス制御部と、前記シーケンス制御部からの前記第１の割込み信号を前記コントローラからの指定数よりも１だけ少ない回数だけ無効化して指定数回目に前記シーケンス制御部からの前記第１の割込み信号を有効化した第２の割込み信号を前記コントローラに伝達する連続送信制御部とを有する構成を採用したものである。
【発明の効果】
【００２３】
本発明によれば、Ｉ２Ｃバス制御回路を使用した電子機器において、連続送信機能を追加したＩ２Ｃバス制御回路とコントローラのプログラムのみを修正すれば、安価でかつ容易に通信時間の短縮を実現でき、電子機器の性能を向上させることが可能である。
【発明を実施するための最良の形態】
【００２４】
以下、図４〜図１１を参照して、本発明に係るＩ２Ｃバス制御回路の具体例と、その応用例とを説明する。
【００２５】
図４は、送信制御部（４１３）、シーケンス制御部（４１６）、データライン制御部（４１１）、クロックライン制御部（４１２）等からなる従来のＩ２Ｃバス制御回路に、連続送信制御部（４２２）を加えたＩ２Ｃバス制御回路（４１０）の構成図である。
【００２６】
このＩ２Ｃバス制御回路（４１０）より、データ１，データ２，・・・，データｎからなるｎバイト（ｎ：正の整数）のデータ送信を行う場合について説明する。
【００２７】
連続送信制御部（４２２）の連続送信バイト数レジスタ（４２３）にｎを設定し、連続送信データレジスタ１（４２４）、連続送信データレジスタ２（４２５）〜連続送信データレジスタ（ｎ−１）（４２６）にデータ２からデータｎまでを設定する（ただし連続送信制御部（４２２）の連続送信データレジスタはｎ−１バイト以上あるものとする）。
【００２８】
送信制御部（４１３）の送信データレジスタ（４１４）へ送信する最初の１バイトであるデータ１を設定し、送信制御部（４１３）より送信を行う。
【００２９】
はじめのデータ１に対するＡＣＫを受信するとシーケンス制御部（４１６）にて割込み信号Ａ（４２７）が発生し、連続送信制御部（４２２）へ伝えられる。
【００３０】
連続送信制御部（４２２）では、連続送信データレジスタ１（４２４）のデータ２を送信制御部（４１３）の送信データレジスタ（４１４）へ設定し、Ｉ２Ｃバス制御回路（４１０）より次のデータ送信が行われる。
【００３１】
更にデータ２のＡＣＫを受信しシーケンス制御部（４１６）にて割込み信号Ａ（４２７）を連続送信制御部（４２２）に伝達し、連続送信制御部（４２２）では連続送信データレジスタ２（４２５）のデータ３を送信制御部（４１３）の送信データレジスタ（４１４）へ格納し、Ｉ２Ｃバス制御回路（４１０）より次のデータ送信を行う。
【００３２】
同様にデータｎまで送信を繰り返す。
【００３３】
送信設定数であるｎバイト目のデータｎのＡＣＫを受信しシーケンス制御部（４１６）より割込み信号Ａ（４２７）が発生すると、連続送信制御部（４２２）は割込み信号Ｂ（４２８）を発生させ、コントローラ（４１９）へｎバイトの送信が完了したことを伝達する（図５参照）。
【００３４】
送信を行いたいデータ総数がＭ（Ｍ＞ｎ）の場合は、データｎ＋２以降のデータを連続送信制御部（４２２）の連続送信データレジスタ１（４２４）〜連続送信データレジスタ（ｎ−１）（４２６）へ、データｎ＋１を送信制御部（４１３）の送信データレジスタ（４１４）へ設定を行い、次の連続送信を行う。これを送信データ総数Ｍがなくなるまで繰り返す。
【００３５】
連続データ送信中にＡＣＫではなくＮＡＣＫを受信、またはエラーが発生した場合には、シーケンス制御部（４１６）のエラー検出部（４１８）により割込み信号Ａ（４２７）を発生させ、連続送信制御部（４２２）は割込み信号Ａ（４２７）により送信を中断し、コントローラ（４１９）に伝達される割込み信号Ｂ（４２８）にて、ストップコンディション制御ビットをセットしたデータ（スタートコンディション制御ビット及び送信データはセットしない）を送信データレジスタ（４１４）に設定し、Ｉ２Ｃバス制御回路（４１０）はストップコンディションを送信する（図６及び図７参照）。
【００３６】
再送を行う場合は、データ１より設定を行い、送信を行う。
【００３７】
また、連続送信を行う先頭データを送信制御部（４１３）の送信データレジスタへ設定するというのは一例であり、全ての連続送信データを連続送信データレジスタに設定し、別のレジスタ等のトリガにより送信を開始するような構成であってもよい。
【００３８】
これらにより従来は１バイト送信ごとにコントローラへ割込みが発生し、ソフト処理が介在していた処理がなくなり、トータルの処理速度の向上を図ることができる。
【００３９】
さて、Ｉ２Ｃ通信においては、スレーブアドレス及びサブアドレスを指定する方法が多く用いられる。
【００４０】
上記送信制御部（４１３）の送信データレジスタ（４１４）及び連続送信制御部（４２２）の連続送信データレジスタ（４２４〜４２６）への設定可能な最大数を［スレーブアドレス］＋［サブアドレス］＋［データ数］とし、データ数は２ｋとする（ｋ：正の整数）。つまり連続送信制御部（４２２）の連続送信バイト数レジスタ（４２３）への設定可能な最大数を、サブアドレスが１バイトの場合は２＋２ｋとし、サブアドレスが２バイトの場合は３＋２ｋとする。データ数を２ｋとするのは、通常データサイズは１６バイト等の２ｋとなるためである。
【００４１】
具体的にｋが４、つまりデータ数が１６バイトであった場合、サブアドレスが２バイトとすると連続送信バイト数レジスタ（４２３）の設定可能最大数は、１＋２＋１６＝１９バイトとなる。
【００４２】
このときデータ数が１６よりも大きい場合には、アドレスを含めはじめの１９バイトの送信完了の割込み後に残りのデータを送信することになる。データのみを送信するときは２ｋである１６バイトごとに送信することで、ソフトウェア制御による送信処理を効率良く行うことができる（図８及び図９参照）。
【００４３】
なお、図４に示すように、Ｉ２Ｃバス制御回路４１０とコントローラ４１９とをそれぞれ別のデバイスとして構成し接続するだけでなく、Ｉ２Ｃバス制御回路内蔵マイクロコントローラ４０１０として、Ｉ２Ｃバス制御回路４１０とコントローラ４１９とを同一デバイス内に構成してもよい。
【００４４】
図１０は、図４で説明した連続送信制御部（４２２）に切換制御レジスタ（９２７）を加えた制御部（９２２）１つと、複数の通常の送信制御部（９１３，９３０，９３８）及びシーケンス制御部（９１６，９３３，９４１）とからなるＩ２Ｃバス制御回路（９１０）の構成図である。
【００４５】
連続送信制御部（９２２）の切換制御レジスタ（９２７）にて使用する送信制御部（９１３，９３０，９３８）を切換えることにより、連続送信制御部（９２２）が１つであるにも関わらず複数のＩ２Ｃバス（９４７〜９４９）にて連続送信を可能とする。各Ｉ２Ｃバス（９４７〜９４９）に連続送信制御部（９２２）を持つとなると回路規模が大きくなってしまうが、連続送信制御部（９２２）を１つにすることにより回路規模の拡大を抑えることができる。
【００４６】
具体的な例としてＩ２Ｃバス１（９４７）にて連続送信を行うものとする。Ｉ２Ｃバス１（９４７）では１バイト送信するごとにＡＣＫを受信し、割込み信号Ａ１（９４４）を連続送信制御部（９２２）へ発生させる。連続送信制御部（９２２）では切換制御レジスタ（９２７）にて送信制御部１（９１３）が連続送信中であることを判断する。連続送信中であると判断されると、次の連続送信データレジスタ（９２４〜９２６）のデータを送信制御部１（９１３）の送信データレジスタ１（９１４）へ設定し、次のデータ送信を行う。
【００４７】
このときＩ２Ｃバス２（９４８）にて送信を行う場合は、コントローラ（９１９）より１バイトごとに送信制御部２（９３０）の送信データレジスタ２（９３１）へ送信データの設定を行う。Ｉ２Ｃバス２（９４８）にてＡＣＫを受信した場合、シーケンス制御部２（９３３）にて割込み信号Ａ２（９４５）を発生し、連続送信制御部（９２２）では切換制御レジスタ（９２７）より送信制御部２（９３０）が連続送信中であるかの判断を行う。連続送信中ではないと判断されるため、割込み信号Ｂ２（９５１）をコントローラ（９１９）に対して発生させる。コントローラ（９１９）では次の送信データを送信制御部２（９３０）の送信データレジスタ２（９３１）へ設定する。
【００４８】
Ｉ２Ｃバス１（９４７）の送信処理が終わった後に、送信制御部２（９３０）の送信データが残っている場合は、連続送信制御部（９２２）の切換制御レジスタ（９２７）を送信制御部２（９３０）へ切換え、Ｉ２Ｃバス２（９４８）へ送信を行うデータを送信制御部２（９３０）の送信データレジスタ２（９３１）及び連続送信制御部（９２２）の連続送信データレジスタ（９２４〜９２６）へ設定し、連続送信バイト数レジスタ（９２３）を設定することにより、Ｉ２Ｃバス２（９４８）にて連続送信が可能となる。
【００４９】
これはＩ２Ｃバス３（９４９）についても同様である。
【００５０】
なお、図１０に示すように、Ｉ２Ｃバス制御回路９１０とコントローラ９１９とをそれぞれ別のデバイスとして構成し接続するだけでなく、Ｉ２Ｃバス制御回路内蔵マイクロコントローラ９０１０として、Ｉ２Ｃバス制御回路９１０とコントローラ９１９とを同一デバイス内に構成してもよい。
【００５１】
最後に、本発明に係るＩ２Ｃバス制御回路を利用した放送受信装置について説明する。
【００５２】
図１１は、本発明の放送受信装置の概略を示す機能ブロック図である。この放送受信装置は、地上アナログテレビシステムにおける放送受信装置であって、指示入力部（１０００）と、イベント管理部（１００１）と、Ｉ２Ｃ送信制御部（１００２）と、地上アナログチューナー部（１００３）と、映像信号処理部（１００４）と、音声信号処理部（１００６）とを備える。
【００５３】
地上アナログチューナー部（１００３）は、アンテナからの映像／音声信号を受信する。映像信号処理部（１００４）は、地上アナログチューナー部（１００３）からの映像信号を処理する。音声信号処理部（１００６）は、地上アナログチューナー部（１００３）からの音声信号を処理する。指示入力部（１０００）はリモートコントローラからの送信コードを解読する。イベント管理部（１００１）は、指示入力部（１０００）から入力されるイベントを判断してＩ２Ｃ送信制御部（１００２）に指示を出す。Ｉ２Ｃ送信制御部（１００２）は、本発明に係る上記いずれかのＩ２Ｃバス制御回路を有し、イベント管理部（１００１）からの指示に対応してＩ２Ｃバスを介して地上アナログチューナー部（１００３）及び映像信号処理部（１００４）及び音声信号処理部（１００６）のうちの少なくとも１つにデータを送信する。
【００５４】
以上のように、本発明のＩ２Ｃバス制御回路を利用して放送受信装置を実現させることが可能である。
【００５５】
指示入力としてリモートコントローラによる指示入力を例にあげたが、リモートコントローラに限定するものではなく、あらゆるマン・マシンインターフェースに置き換えることが可能である。
【００５６】
また、チューナーは、地上アナログチューナー部として地上アナログテレビシステムにおける放送受信装置を例に挙げたが、チューナーをデジタルテレビチューナーに置き換えることでデジタルテレビシステムにおける放送受信装置を実現することが可能である。
【００５７】
更に、Ｉ２Ｃバス制御回路に関する本発明を放送受信装置に適用する例を示したが、本発明は、放送受信装置のみでなく、携帯電話やカーナビゲーションシステムといった内部のデバイス間でＩ２Ｃバスを介して通信するあらゆる電子機器に適用することができる。
【産業上の利用可能性】
【００５８】
本発明のＩ２Ｃバス制御回路によれば、電子機器内で使用されるＩ２Ｃバスの通信時間を短縮でき、電子機器の性能を向上させることができる。Ｉ２Ｃバス制御回路とコントローラのプログラムを修正するだけであるため、低コストかつ短期間で従来の電子機器に適用が可能である。
【００５９】
特に、最近、普及が進んでいるデジタルテレビでは、対応する映像フォーマットや音声フォーマットの多様化、高画質化及び高音質化に伴い、チャンネル切換時に発生するＩ２Ｃバスで送信するデータ量が増え、チャンネル切換時間が長くなってきている。本発明は、このような問題を解決するための１つの技術として有用である。
【図面の簡単な説明】
【００６０】
【図１】従来のＩ２Ｃバス制御回路と、このＩ２Ｃバス制御回路に接続して監視及び制御を行なうコントローラとの構成図である。
【図２】従来のＩ２Ｃバス制御回路の送信データレジスタの構成図である。
【図３】従来のＩ２Ｃバス制御回路にて連続送信したときのＩ２Ｃバスの波形図である。
【図４】本発明に係るＩ２Ｃバス制御回路と、このＩ２Ｃバス制御回路に接続して監視及び制御を行なうコントローラとの構成図である。
【図５】従来と本発明とを対比して示すＩ２Ｃバスの波形図である。
【図６】図４のＩ２Ｃバス制御回路におけるＮＡＣＫ受信検出時の波形図である。
【図７】図４のＩ２Ｃバス制御回路におけるアービトレーションロストエラー検出時の波形図である。
【図８】図４のＩ２Ｃバス制御回路における連続送信手順の例を示す図である。
【図９】図４のＩ２Ｃバス制御回路における連続送信手順の他の例を示す図である。
【図１０】本発明に係る他のＩ２Ｃバス制御回路と、このＩ２Ｃバス制御回路に接続して監視及び制御を行なうコントローラとの構成図である。
【図１１】本発明に係るＩ２Ｃバス制御回路を用いた放送受信装置のブロック図である。
【符号の説明】
【００６１】
１１０，４１０，９１０  Ｉ２Ｃバス制御回路
１１１，４１１，９１１，９２８，９３６  データライン制御部
１１２，４１２，９１２，９２９，９３７  クロックライン制御部
１１３，４１３，９１３，９３０，９３８  送信制御部
１１４，４１４，９１４，９３１，９３９  送信データレジスタ
１１５，４１５，９１５，９３２，９４０  パラレル／シリアル変換部
１１６，４１６，９１６，９３３，９４１  シーケンス制御部
１１７，４１７，９１７，９３４，９４２  調停部
１１８，４１８，９１８，９３５，９４３  エラー検出部
１１９，４１９，９１９  コントローラ
１２０，４２０，９２０  ＲＯＭ
１２１，４２１，９２１  ＲＡＭ
１２２  割込み信号
１２３，４２９，９４７〜９４９  Ｉ２Ｃバス
４２２，９２２  連続送信制御部
４２３，９２３  連続送信バイト数レジスタ
４２４，９２４  連続送信データレジスタ１
４２５，９２５  連続送信データレジスタ２
４２６，９２６  連続送信データレジスタ（ｎ−１）
４２７，９４４〜９４６  割込み信号Ａ
４２８，９５０〜９５２  割込み信号Ｂ
９２７  切換制御レジスタ
１０００  指示入力部
１００１  イベント管理部
１００２  Ｉ２Ｃ送信制御部
１００３  チューナー部
１００４  映像信号処理部
１００５  表示装置
１００６  音声信号処理部
１００７  スピーカー
１０１０，４０１０，９０１０  Ｉ２Ｃバス制御回路内蔵マイクロコントローラ
【図１】
2008186130.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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