(57)【要約】    【課題】その完成までに必要とされる期間を短縮できる構成（動作検証がより短期間で完了する構成）を有するプリンタ制御用ＩＣを、提供する    【解決手段】プリンタ制御用ＩＣ２０を、印刷に使用するデータを生成するための画像処理回路２２と、画像処理回路２２を制御する内蔵ＣＰＵと、画像処理回路２２内の複数のレジスタにアクセス可能なデバッグ用マイコン２３とを備えた回路としておく。    【選択図】図２
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【特許請求の範囲】
【請求項１】
印刷に使用するデータを，画像処理により生成するための画像処理回路と、
前記画像処理回路を制御するＣＰＵと、
前記画像処理回路内の複数のレジスタにアクセス可能なマイクロコンピュータと
を備えることを特徴とするプリンタ制御用ＩＣ。
【請求項２】
前記画像処理回路と前記ＣＰＵとを接続するＣＰＵＩ／Ｆ回路を、さらに、備え、
前記マイクロコンピュータが、
前記ＣＰＵＩ／Ｆ回路にも接続されている
ことを特徴とする請求項１記載のプリンタ制御用ＩＣ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プリンタの構成要素として使用されるプリンタ制御用ＩＣに、関する。
【背景技術】
【０００２】
現在、市販されているプリンタ（単機能のプリンタ，マルチファンクションプリンタ）の中には、ＣＰＵ，画像処理回路等とが搭載されたＩＣが用いられているものが存在しているが、そのようなＩＣ（以下、プリンタ制御用ＩＣと表記する）は、ＣＰＵが正常動作するものであることが確認できていないと，画像処理回路の動作検証を行えないものとなっている。
【０００３】
このため、現存するプリンタに用いられている，新規なＣＰＵと新規な画像処理回路とが搭載されているプリンタ制御用ＩＣは、その完成までに極めて長い期間がかかったもの（ＣＰＵの動作検証完了後に、画像処理回路の動作検証が行われたもの）となっている。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
そこで、本発明の課題は、その完成までに必要とされる期間を短縮できる構成（動作検証がより短期間で完了する構成）を有するプリンタ制御用ＩＣを、提供することにある。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明のプリンタ制御用ＩＣは、印刷に使用するデータを，画像処理により生成するための画像処理回路と、画像処理回路を制御するＣＰＵと、画像処理回路内の複数のレジスタにアクセス可能なマイクロコンピュータとを、備える。
【０００６】
すなわち、本発明のプリンタ制御用ＩＣは、画像処理回路の動作検証をＣＰＵを利用せずに行える構成（画像処理回路の動作検証をマイクロコンピュータを利用して行える）構成）を有するものとなっている。そして、画像処理回路の動作検証をＣＰＵを利用せずに行えれば、ＣＰＵの動作検証の完了を待たずに、画像処理回路の動作検証を行えることになる（ＣＰＵと画像処理回路の動作検証を並行的に行えることになる）ので、本発明のプリンタ制御用ＩＣの構成を採用しておけば、新規なＣＰＵ及び画像処理回路を搭載したプリンタ制御用ＩＣを、より短期間で（その動作検証期間がより短い形で）、完成させられることになる。
【０００７】
本発明のプリンタ制御用ＩＣを実現する際には、ＣＰＵ−画像処理回路間のデータ／コマンドの授受動作の検証も行えるようにするために、マイクロコンピュータが、画像処理回路とＣＰＵとを接続するＣＰＵＩ／Ｆ回路にも接続されているようにしておくことが望ましい。
【発明を実施するための最良の形態】
【０００８】
以下、本発明を実施するための最良の形態を、図面を参照して詳細に説明する。
【０００９】
図１に示してあるように、本発明の一実施形態に係るプリンタ制御用ＩＣ２０は、プリンタ１０内のコントローラ１２の構成要素として、ＲＡＭ及びＩＯＡＳＩＣと接続された状態で使用されるＩＣ（ＡＳＩＣ）である。なお、ＩＯＡＳＩＣとは、ホストＰＣからの印刷データを受信する機能や、図示していない操作パネル（ＬＣＤ，押しボタンスイッチ等からなるユニット）を制御する機能を有するＡＳＩＣのことである。
【００１０】
図２に、プリンタ制御用ＩＣ２０の構成を示す。
【００１１】
図示してあるように、本実施形態に係るプリンタ制御用ＩＣ２０は、ＩＯＡＳＩＣ制御回路，メモリコントロール回路，ＣＰＵＩ／Ｆ回路，内蔵ＣＰＵ２１，画像処理回路２２及びデバッグ用マイコン２３（デバッグ用のマイクロコンピュータ）が搭載されているＩＣである。
【００１２】
このプリンタ制御用ＩＣ２０上のＩＯＡＳＩＣ制御回路，メモリコントロール回路は、いずれも、既存のプリンタ制御用ＩＣに搭載されているものと同構成（同機能）の回路である。ＣＰＵＩ／Ｆ回路は、内蔵ＣＰＵ２１と他の各回路（画像処理回路２２等）とを接続するためのインタフェース回路である。このＣＰＵＩ／Ｆ回路は、回路内の幾つかのレジスタ（画像処理回路２２の制御に関係するもの）が、デバッグ用マイコン２３と接続されていることを除けば、既存のプリンタ制御用ＩＣに搭載されているものと同構成の回路となっている。
【００１３】
内蔵ＣＰＵ２１は、本実施形態に係るプリンタ制御用ＩＣ２０に初めて採用されたＣＰＵである。画像処理回路２２は、ＲＡＭ上のデータに対して，各種の画像処理を行える回路（画像処理結果を，印刷エンジン１１或いはＲＡＭに出力する回路）である。この画像処理回路２２は、既存の画像処理回路内の一部の回路を，新規回路に置き換えた回路であると共に、各新規回路内の主要な幾つかのレジスタ（動作検証のために，データの書き込み／読み出しが必要なレジスタ）が，デバッグ用マイコン２３と接続された回路となっている。
【００１４】
そして、本実施形態に係るプリンタ制御用ＩＣ２０は、画像処理回路２２内の各新規回路に対するデバッグデータの入出力を行うための端子と、デバッグ用マイコン２３へのアクセス端子（本実施形態では、８個の端子）とが設けられたＩＣとなっている。
【００１５】
以上の説明から明らかなように、本実施形態に係るプリンタ制御用ＩＣ２０は、プログラムやデータをデバッグ用マイコン２３に与えれば、画像処理回路２２（画像処理回路２２内の各新規回路）の動作検証を、内蔵ＣＰＵ２１を利用せずに行えるＩＣとなっている。換言すれば、プリンタ制御用ＩＣ２０は、新規回路である画像処理回路２２の動作検証を、新規ＣＰＵである内蔵ＣＰＵ２１の動作検証と並行的に（内蔵ＣＰＵ２１の動作検証が完了しなくいなくても）、行えるＩＣとなっている。
【００１６】
このため、このプリンタ制御用ＩＣ２０の構成を採用しておけば、新規なＣＰＵ及び画像処理回路を搭載したプリンタ制御用ＩＣを、より短期間で（その動作検証期間がより短い形で）、製造できる（完成させられる）ことになる。
【００１７】
《変形形態》
上記したプリンタ制御用ＩＣ２０は、各種の変形を行うことが出来る。例えば、画像処理回路２２へのデバッグデータの入出力端子をプリンタ制御用ＩＣ２０に設けてあるのは、画像処理回路２２内の各新規回路が、高速なデータの入出力を要する機能（デバッグ用マイコン２３を介したデータの入出力では、正常か否かを検証できない機能）を有する回路であるためである。従って、画像処理回路２２内の新規部分が、そのような機能を有さないものである場合などには、プリンタ制御用ＩＣ２０を、画像処理回路２２へのデバッグデータの入出力端子を備えないものに変形することが出来る。
【００１８】
また、プリンタ制御用ＩＣ２０を、デバッグ用マイコン２３とＣＰＵＩ／Ｆ回路とが接続されていないものに変形することもできる。ただし、プリンタ制御用ＩＣ２０を、そのようなＩＣに変形しておくと、内蔵ＣＰＵ２０−画像処理回路２２間のデータ／コマンドの授受動作を検証することが出来なくなるため、上記構成を採用しておくことが望ましい。
【図面の簡単な説明】
【００１９】
【図１】実施形態に係るプリンタ制御用ＩＣの使用形態の説明図。
【図２】実施形態に係るプリンタ制御用ＩＣの構成図。
【符号の説明】
【００２０】
１０  プリンタ、  １１  印刷エンジン、  １２  コントローラ
２０  プリンタ制御用ＩＣ、  ２１  デバッグ用マイコン、  ２２  画像処理回路
【図１】
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【図２】
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