(57)【要約】【課題】メモリセルのカップリング比の向上、ばらつきの低減および絶縁耐圧の向上を図れる構成を提供する。【解決手段】シリコン基板１は、シリコン酸化膜４を埋め込み形成したＳＴＩ２により活性領域３に分離される。活性領域３の上部にトンネル絶縁膜５、浮遊ゲート電極６、電極間絶縁膜７、制御ゲート電極８が積層形成されている。シリコン酸化膜４の凹部４ａの両端の端部４ｂは、活性領域３および浮遊ゲート電極６と対向する部分の膜厚ｄ１が電極間絶縁膜７の膜厚ｄ２とほぼ同じに設定される。シリコン酸化膜４の中央部の底面部４ｃは、シリコン基板１の上面よりも下がった位置に凹部として形成される。【選択図】図３
2008270351.tif 000002
【特許請求の範囲】
【請求項１】
上面に複数の第１の溝が形成されることにより素子形成領域が区画形成された半導体基板と、
前記第１の溝内に埋め込まれた素子分離用絶縁膜と、
前記素子形成領域上に第１のゲート絶縁膜を介して形成され、前記第１の溝の側壁に沿う形状に形成された浮遊ゲート電極と、
前記浮遊ゲート電極および前記素子分離用絶縁膜の上部に渡って形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された制御ゲート電極とを備え、
前記素子分離用絶縁膜は、その上端部が前記浮遊ゲート電極の上面よりも低くかつ前記上端部の側壁が浮遊ゲート電極に接する高さに形成されると共に、中央部に第２の溝が形成され、この第２の溝の底面部が前記半導体基板の上面よりも低い高さとなるように設けられ、
前記浮遊ゲート電極は、その側壁の上部が前記第２のゲート絶縁膜を介して前記制御ゲート電極と対向し、前記側壁の下部が前記素子分離用絶縁膜および前記第２のゲート絶縁膜を介して前記制御ゲート電極と対向し、
前記制御ゲート電極は前記第２のゲート絶縁膜を介して前記第２の溝内に埋め込まれ、前記制御ゲート電極の下端部の側壁は前記第２のゲート絶縁膜および前記素子分離絶縁膜を介して前記半導体基板の溝の側壁と対向し、
前記素子分離絶縁膜の側壁と前記第２の溝の側壁とで挟まれた部分の前記半導体基板の上面に沿った方向の膜厚は、前記第２のゲート絶縁膜の膜厚と同等に形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
上面に複数の第１の溝が形成されることにより素子形成領域が区画形成された半導体基板と、
前記第１の溝内に埋め込まれた素子分離用絶縁膜と、
前記素子形成領域上に第１のゲート絶縁膜を介して形成され、前記第１の溝の側壁に沿う形状に形成された浮遊ゲート電極と、
前記浮遊ゲート電極および前記素子分離用絶縁膜の上部に渡って形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された制御ゲート電極とを備え、
前記素子分離絶縁膜は、その上端部が前記浮遊ゲート電極の上面よりも低くかつ前記上端部の側壁が浮遊ゲート電極に接する高さに形成されると共に、中央部に第２の溝が形成され、この第２の溝の底面部が前記半導体基板の上面よりも低い高さとなるように設けられ、
前記浮遊ゲート電極は、その側壁の上部が前記第２のゲート絶縁膜を介して前記制御ゲート電極と対向し、前記側壁の下部が前記素子分離用絶縁膜および前記第２のゲート絶縁膜を介して前記制御ゲート電極と対向し、
前記制御ゲート電極は前記第２のゲート絶縁膜を介して前記第２の溝内に埋め込まれ、前記制御ゲート電極の下端部の側壁は前記第２のゲート絶縁膜および前記素子分離絶縁膜を介して前記半導体基板の溝の側壁と対向し、
前記素子分離絶縁膜は、前記第１のゲート絶縁膜の上面より上方に位置する部分の前記半導体基板の上面に沿った方向の膜厚が前記第２のゲート絶縁膜の膜厚よりも薄く形成され、前記半導体基板の溝の側壁と前記第２の溝の側面とで挟まれた部分の前記半導体基板の上面に沿った方向の膜厚が前記第２のゲート絶縁膜の膜厚よりも厚く形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項３】
上面に複数の第１の溝が形成されることにより素子形成領域が区画形成された半導体基板と、
前記第１の溝内に埋め込まれた素子分離用絶縁膜と、
前記素子形成領域上に第１のゲート絶縁膜を介して形成され、前記第１の溝の側壁に沿う形状に形成された浮遊ゲート電極と、
前記浮遊ゲート電極および前記素子分離用絶縁膜の上部に渡って形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された制御ゲート電極とを備え、
前記素子分離絶縁膜は、その上端部が前記浮遊ゲート電極の上面よりも低くかつ前記上端部の側壁が浮遊ゲート電極に接する高さに形成されると共に、中央部に第２の溝が形成されその底面部が前記半導体基板の上面よりも低い高さとなると共に、前記第２の溝の一対の側壁間の距離が前記上端部から前記底面部に向かって徐々に短くなるように設けられ、
前記浮遊ゲート電極は、その側壁の上部が前記第２のゲート絶縁膜を介して前記制御ゲート電極と対向し、前記側壁の下部が前記素子分離用絶縁膜および前記第２のゲート絶縁膜を介して前記制御ゲート電極と対向し、
前記制御ゲート電極は前記第２のゲート絶縁膜を介して前記第２の溝内に埋め込まれ、前記制御ゲート電極の下端部の側壁は前記第２のゲート絶縁膜および前記素子分離絶縁膜を介して前記半導体基板の溝の側壁と対向し、
前記素子分離絶縁膜は、前記第１のゲート絶縁膜の上面より上方に位置する部分の前記半導体基板の上面に沿った方向の膜厚が前記第２のゲート絶縁膜の膜厚より薄く形成され、前記第１の溝と前記第２の溝とで挟まれた部分の前記半導体基板の上面に沿った方向の膜厚が前記第２のゲート絶縁膜より厚く形成されていることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、浮遊ゲート電極および制御ゲート電極を備えた構成の不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
大容量且つ高密度の不揮発性半導体記憶装置の代表であるＮＡＮＤ型フラッシュメモリ装置のメモリセル構造においては、最も高密度に集積可能な自己整合型ＳＴＩ構造を採用したものがある。これは、たとえばシリコン基板に素子分離用トレンチ溝が形成され、トレンチ溝内部に素子分離用絶縁材料としてシリコン酸化膜などの絶縁膜が埋め込まれたものである。
【０００３】
素子分離された基板上のチャネル領域全面にトンネル電流が流れ得る薄いトンネル絶縁膜が形成され、この上に電荷蓄積層となる浮遊ゲート電極が形成されており、浮遊ゲート電極の側端部は素子分離領域と揃っている。素子分離絶縁膜は浮遊ゲート電極と接しており、その浮遊ゲート電極の一部は露出していてゲート間絶縁膜を介して制御ゲート電極と面している。制御ゲート電極及び浮遊ゲート電極は側端部が揃うように自己整合的に垂直加工されており、これらゲート電極間にはｎ型拡散層が形成されている。
【０００４】
上記構造では浮遊ゲート電極用の膜の堆積後にトレンチの形成と素子分離絶縁膜の埋め込みを行うため、ゲート電極の端部が露出しない。さらに、浮遊ゲート電極が素子分離領域で完全に分離されているため浮遊ゲート電極を素子分離領域上でスリット状に切断する必要が無い。このため、素子領域の幅及び素子分離領域幅を最小ルールにまで微細化することが可能となる。一方で、浮遊ゲート電極と制御ゲート電極間の容量を高めるため，電荷蓄積層の側面で制御ゲート電極と面した構造としている。
【０００５】
上記構造のメモリセルはチャネル領域と素子分離領域の周期幅より微細な構造が存在しないため、最も高密度に集積することが出来る利点を有する。しかし，メモリセルのカップリングが浮遊ゲート電極の露出高さで決まるため、プロセスばらつきによる露出高さばらつきの影響を受けて特性ばらつきが大きくなる問題がある。特に、カップリング比のばらつきは、書込み電圧が変動することになるため、しきい値分布が広がることになり、これは高速動作の点からも信頼性の点からも不利である。特性変動を起こす要因として隣接メモリセルの浮遊ゲート電極間の寄生容量も微細化に伴い無視できなくなっている。上記構造では浮遊ゲート電極が素子分離絶縁膜を介して対向する領域が存在するため寄生容量が生じており，隣接セルの浮遊ゲート電極に蓄えられた電荷量によりしきい値変動が生じてしまう。このため電荷保持特性に十分なマージンをしきい値分布設定に設けられない問題が有る。
【０００６】
この点、たとえば特許文献１に示すものは、上記したカップリング比の変動の問題が解消された構造が採用されている。すなわち、この特許文献２に示すものは、ＳＷＡＴＴ（Side WAll Transfer Transistor）構造を採用しているものであり、素子分離絶縁膜をシリコン基板の表面より低くして浮遊ゲート電極の側壁部はすべてゲートま絶縁膜を介して制御ゲート電極と対向する構成としている。これにより、浮遊ゲート電極の側壁高さ全てがカップリングに寄与することが可能になり、カップリングのばらつきが抑制される利点を持つ。
【０００７】
しかし、この構造でシリコン基板と制御ゲート電極間に挟まれる絶縁膜はゲート間絶縁膜となっており、書込み電圧を制御ゲートに印加された時にゲート間絶縁膜に書込みゲート電圧、例えば２０Ｖがかかるため、この部分が絶縁破壊して素子破壊に至る問題があった。
【０００８】
以上述べたように、従来の自己整合型ＳＴＩ構造メモリセルにはカップリング比を高めてしかもカップリング比のばらつきを抑制し、かつメモリセルの素子耐圧も確保できるという相反する要求を両立する手段が無いため、メモリセルの高信頼性と高密度化の両立が困難な問題があった。
【特許文献１】特開平８−１２５１４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、自己整合型ＳＴＩ構造のメモリセルを備えた構成で、カップリングを高くして且つばらつきも少なくでき、しかもメモリセルの絶縁耐圧を確保できるセル構造を実現できる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の不揮発性半導体記憶装置は、上面に複数の第１の溝が形成されることにより素子形成領域が区画形成された半導体基板と、前記第１の溝内に埋め込まれた素子分離用絶縁膜と、前記素子形成領域上に第１のゲート絶縁膜を介して形成され、前記第１の溝の側壁に沿う形状に形成された浮遊ゲート電極と、前記浮遊ゲート電極および前記素子分離用絶縁膜の上部に渡って形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された制御ゲート電極とを備え、前記素子分離用絶縁膜は、その上端部が前記浮遊ゲート電極の上面よりも低くかつ前記上端部の側壁が浮遊ゲート電極に接する高さに形成されると共に、中央部に第２の溝が形成され、この第２の溝の底面部が前記半導体基板の上面よりも低い高さとなるように設けられ、前記浮遊ゲート電極は、その側壁の上部が前記第２のゲート絶縁膜を介して前記制御ゲート電極と対向し、前記側壁の下部が前記素子分離用絶縁膜および前記第２のゲート絶縁膜を介して前記制御ゲート電極と対向し、前記制御ゲート電極は前記第２のゲート絶縁膜を介して前記第２の溝内に埋め込まれ、前記制御ゲート電極の下端部の側壁は前記第２のゲート絶縁膜および前記素子分離絶縁膜を介して前記半導体基板の溝の側壁と対向し、前記素子分離絶縁膜の側壁と前記第２の溝の側壁とで挟まれた部分の前記半導体基板の上面に沿った方向の膜厚は、前記第２のゲート絶縁膜の膜厚と同等に形成されているところに特徴を有する。
【発明の効果】
【００１１】
本発明の不揮発性半導体記憶装置によれば、カップリングが高く、ばらつきが少なく、かつメモリセルの絶縁耐圧を確保できるセル構造を実現できる。
【発明を実施するための最良の形態】
【００１２】
(第１の実施形態)
以下、本発明をＮＡＮＤ型フラッシュメモリ装置に適用した場合の第１の実施形態について図１ないし図３を参照しながら説明する。なお、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１３】
図１は、ＮＡＮＤ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイは、２個の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、当該選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に対して直列接続された複数個（例えば８個：２のｎ乗個（ｎは正数））のメモリセルトランジスタＴｒｍとからなるＮＡＮＤセルユニットＳｕが行列状に形成されることにより構成されている。ＮＡＮＤセルユニットＳｕ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用して形成されている。
【００１４】
図１中Ｘ方向（ワード線方向、ゲート幅方向に相当）に配列されたメモリセルトランジスタＴｒｍは、ワード線（制御ゲート線）ＷＬにより共通接続されている。また、図１中Ｘ方向に配列された選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。選択ゲートトランジスタＴｒｓ１のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは図１中Ｘ方向に直交するＹ方向（ゲート長方向、ビット線方向に相当）に延びるビット線ＢＬに接続されている。また、選択ゲートトランジスタＴｒｓ２はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。
【００１５】
図２はメモリセル領域の一部のレイアウトパターンを示す平面図である。半導体基板としてのシリコン基板１に、素子分離領域としてのＳＴＩ（shallow trench isolation）２が図２中Ｙ方向に沿って所定間隔で複数本形成され、これによって活性領域３が図２中Ｘ方向に分離形成されている。活性領域３と直交する図２中Ｘ方向に沿って所定間隔でメモリセルトランジスタのワード線ＷＬが形成されている。また、図２中Ｘ方向に沿って一対の選択ゲートトランジスタの選択ゲート線ＳＧＬ１が形成されている。一対の選択ゲート線ＳＧＬ１間の活性領域３にはビット線コンタクトＣＢがそれぞれ形成されている。ワード線ＷＬと交差する活性領域３上には第１のゲート電極であるメモリセルトランジスタのゲート電極ＭＧが、選択ゲート線ＳＧＬ１と交差する活性領域３上には第２のゲート電極である選択ゲートトランジスタのゲート電極ＳＧが形成されている。
【００１６】
図３は、図２中、切断線Ａ−Ａで示す部分の断面図である。すなわち、メモリセルトランジスタのゲート電極ＭＧ上の部分についてＳＴＩ２を横切る方向（Ｘ方向）に切断した部分を中心として示したものである。この図３において、シリコン基板１に形成された第１の溝としてのトレンチ１ａには素子分離用絶縁膜としてのシリコン酸化膜４が埋め込み形成され、これによって前述の素子分離領域であるＳＴＩ２が形成されている。
【００１７】
上記したＳＴＩ２により分離されたシリコン基板１の表層部分の活性領域３には、第１のゲート絶縁膜としてのトンネル絶縁膜５を介して多結晶シリコン膜からなる浮遊ゲート電極６が積層形成されている。浮遊ゲート電極６は、トンネル絶縁膜５とともに、側面が活性領域３のＳＴＩ２との界面部の端面に沿う幅寸法で上部まで垂直に切断された状態に形成されている。
【００１８】
これは、トレンチ１ａの形成をする際に、シリコン基板１にトンネル絶縁膜５および浮遊ゲート電極６の多結晶シリコン膜を積層形成した状態でＲＩＥ（Reactive Ion Etching）法などによる異方性エッチングにより浮遊ゲート電極６の多結晶シリコン膜、トンネル絶縁膜５およびシリコン基板１を垂直方向に一括してエッチング処理をすることで自己整合的に端面が揃った形状となるように加工したものである。このように形成したトレンチ１ａ内にシリコン酸化膜４を埋め込むとともに、エッチング加工をすることでＳＴＩ２が形成される。
【００１９】
ここで、ＳＴＩ２を構成しているシリコン酸化膜４は、中央に第２の溝としての凹部４ａが形成されている。この凹部４ａは、活性領域３および浮遊ゲート電極６と接する両側の上端部４ｂにおいては、それぞれ側壁と対向する部分が所定の膜厚ｄ１でシリコン基板１の活性領域３の部分の側壁からトンネル酸化膜５を超えて浮遊ゲート電極６の所定高さｈ１まで形成されている。また、シリコン酸化膜４の凹部４ａの端部４ｂを除いた中央部側の底面部４ｃはシリコン基板１の表面よりも深さｈ２だけ下がった位置となるように形成されている。なお、シリコン酸化膜４のこのような凹部４ａの形状への加工は、たとえばリソグラフィ処理やＲＩＥ法などを用いることによりエッチング条件を適宜の条件に設定することで実現できるものである。
【００２０】
上記した浮遊ゲート電極６の上面および側面と、それら浮遊ゲート電極６の間のＳＴＩ２に埋め込まれたシリコン酸化膜４の上面および側面の全面に渡り第２のゲート絶縁膜としてＯＮＯ膜などからなる電極間絶縁膜７が膜厚ｄ２で積層形成されている。この電極間絶縁膜７の膜厚ｄ２と前述のＳＴＩ１に埋め込んだシリコン酸化膜４の浮遊ゲート電極６および活性領域３と接する部分の膜厚ｄ１とはほぼ同じ膜厚（ｄ１≒ｄ２）に設定されている。
【００２１】
さらに、この電極間絶縁膜７の上面に全面に渡り制御ゲート電極８となる多結晶シリコン膜が積層形成されている。制御ゲート電極８はシリコン酸化膜４の凹部４ａに埋め込まれるように形成されている。制御ゲート電極８は、電極間絶縁膜７を介して浮遊ゲート電極６の多結晶シリコン膜と対向しているとともに、電極間絶縁膜７およびシリコン酸化膜４を介してシリコン基板１の活性領域３の側壁部分と対向している。
【００２２】
図示の状態は、図２で示したＡ−Ａ断面に相当しているので制御ゲート電極８は浮遊ゲート電極６の間を連結するように形成されているが、図２にも示しているように、Ｙ軸方向に対して帯状に分断されていて、分断された部分の活性領域３が露出するように形成されている。ゲート電極間に露出している活性領域３には、ｎ形の不純物が導入されており、ソース／ドレイン領域が形成されている。
【００２３】
図示の状態は上述した構成であるが、実際のＮＡＮＤ形フラッシュメモリ装置では、この後、上部にシリサイド膜などが積層され、ゲート電極として加工された後、さらに加工工程を経て形成される。
【００２４】
上記構成によれば次のような効果が得られる。
すなわち、ＮＡＮＤ型フラッシュメモリ装置では、メモリ特性を決める大きい要素としてカップリング比が大きく取れることが挙げられるが、本実施形態における構成では、そのカップリング比を従来相当の構成に比べて大きくとることができる。カップリング比は、浮遊ゲート電極６と活性領域３との間の容量値Ｃ１、浮遊ゲート電極６と制御ゲート電極８との間の容量値Ｃ２の和の値（Ｃ１＋Ｃ２）に対するＣ２の比の値Ｒ（Ｒ＝Ｃ２／（Ｃ１＋Ｃ２））として表されるものである。
【００２５】
ここで、容量値Ｃ１は、浮遊ゲート電極６が活性領域３と対向している面積に対応するので、この値が同じであるという条件下においてカップリング比Ｒを大きくするためには容量値Ｃ２が大きく取れるか否かということになる。容量値Ｃ２についてみてみると、この実施形態においては、浮遊ゲート電極６と制御ゲート電極８とが対向する部分を考えると、上部の電極間絶縁膜７を介して対向する部分の容量値Ｃ２ａと下部の電極間絶縁膜７およびシリコン酸化膜４を介して対向する部分の容量値Ｃ２ｂとがあり、容量値Ｃ２はこれらの和（Ｃ２＝Ｃ２ａ＋Ｃ２ｂ）の容量値となる。
【００２６】
つまり、本実施形態においては、ＳＴＩ２を形成しているシリコン酸化膜４の上面が、凹部４ａの上端部４ｂを除いてシリコン基板１の上面よりも低い底面部４ｃとして形成されているので、この部分についてもカップリング比Ｒに寄与する容量値Ｃ２ｂが得られ、全体としてカップリング比Ｒを増大させる方向に働く。
【００２７】
また、このような容量値Ｃ２ｂが加わることで、カップリング比Ｒの分子分母の双方に加算されるので、これによって、カップリング比Ｒのばらつきの低減にも寄与することになる。これによって、書込み後のしきい値分布ばらつきを抑制することが出来る。これは分布幅を狭くする必要がある場合、例えば多値セルや、書込み速度を速くする必要のある場合、例えば二値セルにおいて高信頼性を有する高性能メモリセルを実現することが出来る。
【００２８】
さらに、上記のようにＳＴＩ２を形成しているシリコン酸化膜４の凹部４ａの端部４ｂを除いた中央部の底面部４ｃが、シリコン基板１の上面よりも低い凹部として形成されているので、これによって隣接するメモリセルの浮遊ゲート電極間には素子分離絶縁膜内に制御ゲート電極８の多結晶シリコン膜が埋め込まれているために、隣接する浮遊ゲート電極６間の寄生容量も大きく低減できる。
【００２９】
この実施形態で示されたセル構造において重要なパラメータは、素子分離用絶縁膜としてのシリコン酸化膜４の端部４ｂの膜厚ｄ１である。すなわち、シリコン酸化膜４の中央部を、上記のように凹部として形成することにより掘り込まれて、その残ったシリコン酸化膜４の端部４ｂとして浮遊ゲート電極６の脇及びシリコン基板１脇のシリコン酸化膜４の端部４ｂの部分が膜厚ｄ１となっている。浮遊ゲート電極６の脇においては上記シリコン酸化膜４の端部４ｂの膜厚ｄ１が厚すぎると制御ゲート電極８と浮遊ゲート電極６の容量値Ｃ２が小さくなってしまい実質的にカップリング比Ｒの向上に寄与することが出来ないので、浮遊ゲート電極６の脇のシリコン酸化膜４ａは薄い方が特性的に有利で、好ましくは電極間絶縁膜７の膜厚ｄ２以下であることが望ましい。
【００３０】
一方、シリコン基板１の脇においては上記シリコン酸化膜４の端部４ｂの膜厚ｄ１が薄いと、書込み電圧、例えば２０Ｖ程度の高電圧が制御ゲート電極８に印加された場合に、制御ゲート電極８とシリコン基板１間のシリコン酸化膜４の端部４ｂの耐圧が確保出来ないので、シリコン基板１の脇のシリコン酸化膜４ａの膜厚は厚い方が有利で、電極間絶縁膜７の膜厚ｄ２以上であることが望ましい。上記の両条件を考慮して、本実施形態のセル構造においては、浮遊ゲート電極６の脇及びシリコン基板１の脇のシリコン酸化膜４の端部４ｂの膜厚ｄ１は電極間絶縁膜７の膜厚ｄ２とほぼ同じとなるように形成されている。
【００３１】
（第２の実施形態）
図４は本発明の第２の実施形態を示すもので、第１の実施形態と異なるところは、第１の溝であるトレンチ１ａに埋め込むシリコン酸化膜４に代えて、素子分離用絶縁膜として断面形状の異なるシリコン酸化膜９を設けたところである。図４において、シリコン酸化膜９は、第１の実施形態と同様にして第２の溝としての凹部９ａが形成され、その両側の上面部分の端部９ｂにおいて、断面構造が階段状となるように形成されている。
【００３２】
すなわち、この実施形態では、シリコン酸化膜９の凹部９ａの端部９ｂにおいて、浮遊ゲート電極６と接する上部は上端からトンネル酸化膜４の部分までの側壁と対向する部分が膜厚ｄ３で形成されており、これよりも下部で側壁と対向する部分は階段状に膜厚が厚くなるように形成されており、シリコン基板１の上面から深さｈ２だけ下がった位置までの部分が膜厚ｄ４で形成されている。これにより、シリコン酸化膜９の中央部の底面部９ｃは第１の実施形態のものと比較して幅が狭い凹部として形成されている。
【００３３】
上記構成において、シリコン酸化膜９の端部９ｂの膜厚ｄ３、ｄ４は次の条件を満たすように形成されている。端部９ｂの膜厚ｄ３は、電極間絶縁膜７の膜厚ｄ２よりも薄く（ｄ３＜ｄ２）設定されており、膜厚ｄ４は電極間絶縁膜７の膜厚よりも厚く（ｄ４＞ｄ２）設定されている。
【００３４】
この構成では、第１の実施形態のものと比較すると、シリコン酸化膜９の凹部９ａの端部９ｂの浮遊ゲート電極６と対向する部分の膜厚ｄ３が電極間絶縁膜７の膜厚ｄ２よりも薄く形成しているので、第１の実施形態のものよりもカップリング比Ｒを大きくとることができ、しかもさらに工程ばらつきを低減することができるようになる。
【００３５】
また、シリコン基板１の活性領域３の側壁部と接するシリコン酸化膜９の凹部９ａの端部９ｂの膜厚が電極間絶縁膜７の膜厚ｄ２よりも厚いｄ４となるので、制御ゲート電極８との間の絶縁耐圧が向上する。
【００３６】
（第３の実施形態）
図５および図６は本発明の第３の実施形態を示すもので、第１の実施形態と異なるところは、第１の溝としてのトレンチ１ａに埋め込んだシリコン酸化膜４に代えて、素子分離用絶縁膜として断面形状の異なるシリコン酸化膜１０を設けたところである。図５において、シリコン酸化膜１０は、同様にして凹部１０ａが形成され、その両側の端部１０ｂにおいて、断面構造が上方に向かって膜厚が薄くなるテーパー形状に形成されている。
【００３７】
すなわち、この実施形態では、シリコン酸化膜１０の凹部１０ａの端部１０ｂにおいて、浮遊ゲート電極６と接する上部の高さｈ１の部分から下方に向けてトンネル酸化膜４、シリコン基板１の表面から活性領域３の下方ｈ２の深さ部分までがテーパー形状つまり傾斜面に形成されている。そして、テーパー形状をなす端部１０ｂの内側の部分つまりシリコン酸化膜１０の凹部１０ａの底面部１０ｃは、シリコン基板１の上面よりもｈ２だけ下がった凹部として形成されている。
【００３８】
ここで、上記したシリコン酸化膜１０の端部１０ｂの膜厚について説明する。図６は要部を拡大して示したもので、シリコン酸化膜１０の端部１０ａの一方が浮遊ゲート電極６および活性領域３と接する部分について示している。シリコン酸化膜１０の端部１０ｂは、浮遊ゲート電極６の側壁部と接する部分において高さｈ１程度でほぼ膜厚ゼロの状態から下方に向けて徐々に厚く形成され、浮遊ゲート電極６の下面の高さでの厚さ寸法ｄ５は電極間絶縁膜７の膜厚ｄ２よりも薄く（ｄ５＜ｄ２）、トンネル絶縁膜５を介したシリコン基板１の上面の高さでの厚さ寸法ｄ６は電極間絶縁膜７の膜厚ｄ２よりも厚く（ｄ６＞ｄ２）形成されている。なお、このような寸法関係を満たすようなシリコン酸化膜１０の加工は、ＲＩＥ法などのエッチング処理工程でテーパー加工を行うことで容易に実現することができる。
【００３９】
以上のような構成を採用することで、素子分離用絶縁膜としてのシリコン酸化膜１０の加工をテーパー形状をなすように加工することで、第２の実施形態における効果と同等の効果を得ることができる。また、これによってシリコン酸化膜１０の加工プロセスを１回のテーパー加工処理で行え、製造工程上においても簡単且つ迅速に実施できる。
【００４０】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
素子分離用絶縁膜としてのシリコン酸化膜４、９、１０の各端部４ｂ、９ｂ、１０ｂは、それぞれ膜厚の条件を満たす範囲で適宜の膜厚に設定することができる。
また、素子分離用絶縁膜としてのシリコン酸化膜９、１０の各端部９ｂ、１０ｂの断面形状は、第２の実施形態で示した階段状の形状および第３の実施形態で示したテーパー形状とを複合的に使用した形状を採用することもできる。
【図面の簡単な説明】
【００４１】
【図１】本発明の一実施形態を示すＮＡＮＤ型のフラッシュメモリ装置のメモリセルアレイの一部を示す等価回路図
【図２】メモリセル領域の一部のレイアウトパターンを示す模式的な平面図
【図３】図２における切断線Ａ−Ａで示す部分の断面図
【図４】本発明の第２の実施形態を示す図３相当図
【図５】本発明の第３の実施形態を示す図３相当図
【図６】要部の膜厚の関係を示す模式的断面図
【符号の説明】
【００４２】
図面中、１はシリコン基板（半導体基板）、２はＳＴＩ（素子分離領域）、４はシリコン酸化膜（素子分離用絶縁膜）、５はトンネル酸化膜（第１のゲート絶縁膜）、６は浮遊ゲート電極、７は電極間絶縁膜（第２のゲート絶縁膜）、８は制御ゲート電極である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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