(57)【要約】【課題】接続されたホストのポート数に応じてデータ転送速度のより高速なデータアクセス処理に柔軟に対応することのできる半導体ストレージ装置を提供する。【解決手段】この半導体ストレージ装置１Ａは、第１及び第２のホスト２Ａ、２Ｂとの間でデータの送受信を行うホストインターフェース部（ホストＩ／Ｆ部）２０Ａ、２０Ｂと、ホストＩ／Ｆ部２０Ａ、２０Ｂとの間でデータの送受信を行い、内部の論理回路プログラムを再構成可能なブリッジ部１４と、ブリッジ部１４に接続されてデータの読み出し及び書き込みを半導体メモリ１５ａに対して行う複数のメモリカード１５と、ブリッジ部１４の論理回路を構成する論理回路プログラムを入力するための論理回路入力部１６とを備えている。【選択図】図１
2008204335.tif 000002
【特許請求の範囲】
【請求項１】
複数のホストインターフェース部と、
半導体メモリに対してデータの読み書き制御を行うメモリ制御部と、
前記複数のホストインターフェース部と前記メモリ制御部との間でデータの送受信を可能とするマルチモード、又は前記複数のホストインターフェース部のうち所定の１つのホストインターフェース部と前記メモリ制御部との間でデータの送受信を可能にするシングルモードをプログラムの書き換えによって実行するブリッジ部とを備えたことを特徴とする半導体ストレージ装置。
【請求項２】
複数のホストインターフェース部と、
半導体メモリに対してデータの読み書き制御を行うメモリ制御部と、
前記複数のホストインターフェース部と前記メモリ制御部との間でデータの送受信を可能とするマルチモード、又は前記複数のホストインターフェース部のうち所定の１つのホストインターフェース部と前記メモリ制御部との間でデータの送受信を可能にするシングルモードをプログラムの書き換えによって実行するブリッジ部と、
前記マルチモード又は前記シングルモードを選択するモード選択部と、
前記マルチモードを実行するプログラムを記憶する第１の記憶部と、
前記シングルモードを実行するプログラムを記憶する第２の記憶部と、
前記モード選択部によって選択された前記マルチモード又は前記シングルモードに対応する前記プログラムを前記第１及び第２の記憶部から読み出して前記ブリッジ部に対して書き換えを行うプログラム選択部とを備えたことを特徴とする半導体ストレージ装置。
【請求項３】
さらに、前記モード選択部によって前記シングルモードが選択されたとき、前記複数のホストインターフェース部のうち前記所定の１つのホストインターフェース部を除くホストインターフェース部への電源供給の停止、又は電力量の低下を行う電源制御部を備えたことを特徴とする請求項２に記載の半導体ストレージ装置。
【請求項４】
前記ブリッジ部は、ＦＰＧＡ（Field Programmable Gate Array）であることを特徴とする請求項１又は２に記載の半導体ストレージ装置。
【請求項５】
前記複数のホストインターフェース部のうち少なくとも前記所定の１つのホストインターフェース部は、
ホストインターフェースブリッジ部と、
上り方向及び下り方向にそれぞれ設けられた分岐回路及びセレクタ回路とを備え、
前記ブリッジ部が前記マルチモードを実行するとき、前記ホストインターフェースブリッジ部を経由するデータの送受信が行われ、前記ブリッジ部が前記シングルモードを実行するとき、前記ホストインターフェースブリッジ部を経由せずに前記分岐回路及びセレクタ回路を経由するデータの送受信が行われることを特徴とする請求項１又は２に記載の半導体ストレージ装置。
【請求項６】
前記複数のホストインターフェース部のうち少なくとも前記所定の１つのホストインターフェース部は、
ホストインターフェースブリッジ部と、
上り方向及び下り方向の一方に設けられた分岐回路と、
前記上り方向及び前記下り方向の他方に設けられたセレクタ回路とを備え、
前記ブリッジ部が前記マルチモードを実行するとき、前記ホストインターフェースブリッジ部を経由するデータの送受信が行われ、前記ブリッジ部が前記シングルモードを実行するとき、前記ホストインターフェースブリッジ部を経由せずに前記分岐回路及びセレクタ回路を経由するデータの送受信が行われることを特徴とする請求項１又は２に記載の半導体ストレージ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ストレージ装置に関する。
【背景技術】
【０００２】
半導体ストレージ装置は、記憶媒体にデータアクセスの高速な半導体メモリを使用しており、磁気ディスク装置のように磁気ヘッドを移動する構造を持たないため、データ転送において高速性及び信頼性を要求されるデータベースサーバやＷｅｂサーバ等のホストコンピュータ（以下、「ホスト」と略す。）に接続されて使用されている。
【０００３】
特に、複数のホスト（ホストが複数のポートを有する場合には単一のホスト）と接続するためのホストインターフェース部が複数設けられた半導体ストレージ装置では、複数のホストを接続することにより半導体ストレージ装置に記憶されたデータを共有化することができる。
【０００４】
半導体ストレージ装置に接続するための複数のポートを有する１つのホストと複数のホストインターフェース部を有する１つの半導体ストレージ装置とが複数の伝送路で接続された接続形態では、ホストと半導体ストレージ装置との間のデータアクセスの伝送路を冗長化できる利点を持ち、また１つのホストに対して複数の半導体ストレージ装置が仮想的に接続されていると取り扱うことも可能である。
【０００５】
このような複数のホストインターフェース部を有する半導体ストレージ装置では、複数のホストから半導体メモリの同一のアドレスに保存されたデータに対してデータアクセスが行われたときに、あるホストからのデータアクセス中には他のホストからのデータアクセスを禁止する排他制御を行う必要がある。
【０００６】
そこで、複数のホストから半導体メモリの同一のアドレスへのデータアクセスに対し、ホストがお互いの処理待ちになるデッドロック及びデータ転送速度の低下を招くことなくデータアクセスの排他制御を行う技術が提案されている（例えば、特許文献１参照）。
【０００７】
特許文献１には、複数のホストインターフェース部の各インターフェース部と共有メモリとの間を複数のアクセスパスで接続し、アクセスパスの使用状況を登録参照するパスロックテーブルと、メモリのアクセス状況を登録参照するメモリロックテーブルとを設け、両テーブルによってデッドロックを起こすことなく処理待ちの少ないアクセスパスを用いてデータアクセスを実行することを特徴とするディスクアレイ制御装置が記載されている。
【０００８】
【特許文献１】特開２０００-２６７８１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は、接続されたホストのポート数に応じてデータ転送速度のより高速なデータアクセス処理に柔軟に対応することのできる半導体ストレージ装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明は、上記目的を達成するため、以下の半導体ストレージ装置を提供する。
【００１１】
［１］複数のホストインターフェース部と、半導体メモリに対してデータの読み書き制御を行うメモリ制御部と、前記複数のホストインターフェース部と前記メモリ制御部との間でデータの送受信を可能とするマルチモード、又は前記複数のホストインターフェース部のうち所定の１つのホストインターフェース部と前記メモリ制御部との間でデータの送受信を可能にするシングルモードをプログラムの書き換えによって実行するブリッジ部とを備えたことを特徴とする半導体ストレージ装置。
【００１２】
［２］複数のホストインターフェース部と、半導体メモリに対してデータの読み書き制御を行うメモリ制御部と、前記複数のホストインターフェース部と前記メモリ制御部との間でデータの送受信を可能とするマルチモード、又は前記複数のホストインターフェース部のうち所定の１つのホストインターフェース部と前記メモリ制御部との間でデータの送受信を可能にするシングルモードをプログラムの書き換えによって実行するブリッジ部と、前記マルチモード又は前記シングルモードを選択するモード選択部と、前記マルチモードを実行するプログラムを記憶する第１の記憶部と、前記シングルモードを実行するプログラムを記憶する第２の記憶部と、前記モード選択部によって選択された前記マルチモード又は前記シングルモードに対応する前記プログラムを前記第１及び第２の記憶部から読み出して前記ブリッジ部に対して書き換えを行うプログラム選択部とを備えたことを特徴とする半導体ストレージ装置。
【００１３】
［３］さらに、前記モード選択部によって前記シングルモードが選択されたとき、前記複数のホストインターフェース部のうち前記所定の１つのホストインターフェース部を除くホストインターフェース部への電源供給の停止、又は電力量の低下を行う電源制御部を備えたことを特徴とする前記［２］に記載の半導体ストレージ装置。
【００１４】
［４］前記ブリッジ部は、ＦＰＧＡ（Field Programmable Gate Array）であることを特徴とする前記［１］又は［２］に記載の半導体ストレージ装置。
【００１５】
［５］前記複数のホストインターフェース部のうち少なくとも前記所定の１つのホストインターフェース部は、ホストインターフェースブリッジ部と、上り方向及び下り方向にそれぞれ設けられた分岐回路及びセレクタ回路とを備え、前記ブリッジ部が前記マルチモードを実行するとき、前記ホストインターフェースブリッジ部を経由するデータの送受信が行われ、前記ブリッジ部が前記シングルモードを実行するとき、前記ホストインターフェースブリッジ部を経由せずに前記分岐回路及びセレクタ回路を経由するデータの送受信が行われることを特徴とする前記［１］又は［２］に記載の半導体ストレージ装置。
【００１６】
［６］前記複数のホストインターフェース部のうち少なくとも前記所定の１つのホストインターフェース部は、ホストインターフェースブリッジ部と、上り方向及び下り方向の一方に設けられた分岐回路と、前記上り方向及び前記下り方向の他方に設けられたセレクタ回路とを備え、前記ブリッジ部が前記マルチモードを実行するとき、前記ホストインターフェースブリッジ部を経由するデータの送受信が行われ、前記ブリッジ部が前記シングルモードを実行するとき、前記ホストインターフェースブリッジ部を経由せずに前記分岐回路及びセレクタ回路を経由するデータの送受信が行われることを特徴とする前記［１］又は［２］に記載の半導体ストレージ装置。
【発明の効果】
【００１７】
請求項１に係る半導体ストレージ装置によれば、接続されたホストのポート数に応じてデータ転送速度のより高速なデータアクセス処理に柔軟に対応することができる。
【００１８】
請求項２に係る半導体ストレージ装置によれば、接続されたホストのポート数に応じてデータ転送速度のより高速なデータアクセス処理に柔軟に対応することができるとともに、ブリッジ部に対するプログラムの書き換えが容易になる。
【００１９】
請求項３に係る半導体ストレージ装置によれば、シングルモードが選択された場合に消費電力を低減することができる。
【００２０】
請求項４に係る半導体ストレージ装置によれば、ブリッジ部の構成を簡略化し、製作費用を低減することができる。
【００２１】
請求項５に係る半導体ストレージ装置によれば、ホストインターフェース部の構成を簡略化し、製作費用を低減することができる。
【００２２】
請求項６に係る半導体ストレージ装置によれば、ホストインターフェース部の構成をより簡略化し、製作費用を低減することができる。
【発明を実施するための最良の形態】
【００２３】
［第１の実施の形態］
図１は、本発明の第１の実施の形態に係るストレージシステムの概略の構成を示すブロック図である。このストレージシステム１００は、半導体ストレージ装置１Ａと、第１及び第２のホスト２Ａ、２Ｂとから構成されている。なお、ホストの数は、２つに限られず、１つ又は３つ以上でもよい。
【００２４】
半導体ストレージ装置１Ａは、第１及び第２のホスト２Ａ、２Ｂとの間でデータの送受信を行うホストインターフェース部（ホストＩ／Ｆ部）２０Ａ、２０Ｂと、ホストＩ／Ｆ部２０Ａ、２０Ｂとの間でデータの送受信を行い、内部の論理回路を再構成可能なブリッジ部１４と、ブリッジ部１４に接続されてデータの読み出し及び書き込みを行う複数のメモリカード１５と、ブリッジ部１４の論理回路を構成する論理回路プログラムを入力する論理回路入力部１６とを備えて構成されている。
【００２５】
第１及び第２のホスト２Ａ、２Ｂは、ホストＩ／Ｆ部２０Ａ、２０Ｂを介して半導体ストレージ装置１Ａに接続されるポートを有するものであり、例えば、サーバ、パーソナルコンピュータ（ＰＣ）、ワークステーション（ＷＳ）等であり、データ処理やデータの保存を行う。第１のホスト２ＡとホストＩ／Ｆ部２０Ａとの間の伝送路及び第２のホスト２ＢとホストＩ／Ｆ部２０Ｂとの間の伝送路に、例えば、ＰＣＩ  Ｅｘｐｒｅｓｓによる高速シリアル伝送路をそれぞれ用いることができる。
【００２６】
第１のホスト２Ａに接続されたホストＩ／Ｆ部２０Ａは、ホストＩ／Ｆブリッジ部１２Ａと、第１のホスト２Ａからブリッジ部１４への下り方向に設けられたバッファ（分岐回路）１１Ａ及びセレクタ（セレクタ回路）１３Ａと、ブリッジ部１４から第１のホスト２Ａへの上り方向に設けられたバッファ（分岐回路）１１Ｂ及びセレクタ（セレクタ回路）１３Ａとから構成されている。第２のホスト２Ｂに接続されたホストＩ／Ｆ部２０Ｂは、ホストＩ／Ｆブリッジ部１２Ｂから構成されている。ホストＩ／Ｆ２０Ａ、２０Ｂとブリッジ部１４との間の伝送路に、例えば、伝送速度が数Ｇｂｐｓの高速シリアル伝送路を用いることができる。
【００２７】
ホストＩ／Ｆブリッジ部１２Ａ、１２Ｂは、第１及び第２のホスト２Ａ、２Ｂとブリッジ部１４との間でメモリカード１５に格納されるデータの送受信をシリアル伝送で行うための回路を備えている。
【００２８】
また、ホストＩ／Ｆブリッジ部１２Ａ、１２Ｂは、第１及び第２のホスト２Ａ、２Ｂからシリアル伝送で受け取ったシリアルデータを一旦パラレルデータに展開し、ブリッジ部１４との間でシリアル伝送を行うためのシリアルデータに再変換する処理を行う。同様に、ホストＩ／Ｆブリッジ部１２Ａ、１２Ｂは、ブリッジ部１４からシリアル伝送で受け取ったシリアルデータを一旦パラレルデータに展開し、第１及び第２のホスト２Ａ、２Ｂとの間でシリアル伝送を行うためのシリアルデータに再変換する処理を行う。
【００２９】
バッファ１１Ａ、１１Ｂは、１つの入力データを２つに分岐して出力する分岐回路を備える。下り方向に設けられたバッファ１１Ａは、第１のホスト２Ａから入力されたデータを２分岐してホストＩ／Ｆブリッジ部１２Ａとセレクタ１３Ａに出力する。また、上り方向に設けられたバッファ１１Ｂは、ブリッジ部１４から入力されたデータを２分岐してホストＩ／Ｆブリッジ部１２Ａとセレクタ１３Ｂに出力する。
【００３０】
セレクタ１３Ａ、１３Ｂは、２つの入力から１つの入力を選択して出力する回路であり、例えば、マルチプレクサからなる。下り方向に設けられたセレクタ１３Ａは、バッファ１１ＡとホストＩ／Ｆブリッジ部１２Ａとから入力されたデータのうち１つを選択して、ブリッジ部１４に出力する。また、下り方向に設けられたセレクタ１３Ｂは、バッファ１１ＢとホストＩ／Ｆブリッジ部１２Ａとから入力されたデータのうち１つを選択して、第１のホスト２Ａに出力する。
【００３１】
ブリッジ部１４は、論理回路プログラムにより内部の論理回路を再構成可能なＦＰＧＡ（Field Programmable Gate Array）から構成されている。ＦＰＧＡはシリアル伝送を行うための入出力回路、論理回路プログラムに基づいて論理回路を形成する論理セルブロック、及び入出力回路と論理セルブロックを接続する内部配線等から構成されている。
【００３２】
したがって、ブリッジ部１４は、内部の論理回路プログラムを書き換えることにより、複数のホストが半導体ストレージ装置１Ａに接続された場合に複数のホストＩ／Ｆ部２０Ａ、２０Ｂとメモリカード１５との間でデータの送受信を制御する機能（マルチモード）、又は１つのホストが半導体ストレージ装置１Ａに接続された場合にホストＩ／Ｆ部２０Ａとメモリカード１５との間のデータの送受信を制御する機能（シングルモード）の両方を実現することできる。
【００３３】
メモリカード１５は、メモリコントローラ（メモリ制御部）１５ａと、半導体メモリ１５ｂとから構成されている。
【００３４】
メモリコントローラ１５ａは、ブリッジ部１４との間でシリアル伝送を行い、メモリカード１５の同じパッケージ内に実装されている半導体メモリ１５ｂに対して、データの書き込み時には指定されたアドレスへのデータの書き込みを制御し、データの読み出し時には指定されたアドレスからデータの読み出しを制御する。
【００３５】
論理回路入力部１６は、ブリッジ部１４の論理回路を構成するための論理回路プログラムを入力する入力回路を有している。入力回路は、例えば、ＵＳＢポートやパラレルポート等であり、それらのポートを有するパーソナルコンピュータから半導体ストレージ装置１Ａに論理回路プログラムを入力することができる。
【００３６】
ブリッジ部１４に用いる論理回路プログラムには、例えば、マルチモードの論理回路プログラムとシングルモードの論理回路プログラムの２種類がある。
【００３７】
マルチモードとシングルモードの両方の論理回路プログラムには、複数のホストＩ／Ｆ部２０Ａ、２０Ｂとメモリカード１５との間でデータの送受信を制御する機能のほかに、複数のメモリカード１５のデータを１つの共有メモリ空間として扱うためのメモリ管理を行う機能が備えられている。さらに、マルチモードの論理回路プログラムには、複数のホストＩ／Ｆ部２０Ａ、２０Ｂが同時に半導体メモリ１５Ｂの同一のアドレスにあるデータにアクセスしないように排他制御を行う機能も備えられている。
【００３８】
（第１の実施の形態の動作）
次に、半導体ストレージ装置１Ａに第１及び第２のホスト２Ａ、２Ｂが接続されている場合と、第１のホスト２Ａが接続されている場合のストレージシステム１００の動作について説明する。なお、半導体ストレージ装置１Ａに第２のホスト２Ｂが物理的に接続されていても、第２のホスト２Ｂが使用されていない、電源が入っていない等の未稼働な状態にある場合には、第２のホスト２Ｂは接続されていない、すなわち第１のホスト２Ａだけが接続されているものとして扱うことができる。
【００３９】
（１）２つのホストが接続されている場合
図２は、第１及び第２のホスト２Ａ、２Ｂが半導体ストレージ装置１Ａに接続されている場合の半導体ストレージ装置１Ａの動作部分を示す。なお、図２の破線の部分は、非動作状態の部分を示す。
【００４０】
半導体ストレージ装置１Ａにおいて、第１及び第２のホスト２Ａ、２Ｂが接続されている場合には、論理回路入力部１６を介してマルチモードの論理回路プログラムが入力される。
【００４１】
マルチモードの論理回路プログラムが入力されたブリッジ部１４は、マルチモードの論理回路プログラムに基づいて内部の論理回路を再構成する。
【００４２】
第１のホスト２Ａから半導体ストレージ装置１Ａに対してデータ書き込み要求とともに書き込みデータ及び書き込み先のアドレスが出されると、そのデータ書き込み要求、書き込みデータ及び書き込み先のアドレスは、第１のホスト２Ａからバッファ１１Ａを介してホストＩ／Ｆブリッジ部１２Ａに送られる。
【００４３】
データ書き込み要求を受け付けたホストＩ／Ｆブリッジ部１２Ａは、書き込みデータを一旦パラレルデータに展開し、内部処理した後に再度シリアルデータに変換し、セレクタ１３Ａを介してブリッジ部１４にシリアル伝送で送信する。
【００４４】
そして、書き込みデータを受信したブリッジ部１４は、書き込みデータを一旦パラレルデータに展開し、内部処理した後に再度シリアルデータに変換し、書き込み先として指定されたアドレスに対応するメモリコントローラ１５ａにシリアル伝送で送信する。
【００４５】
メモリコントローラ１５ａは、自己宛てに書き込み要求のある書き込みデータを受け付け、半導体メモリ１５ｂに書き込む。
【００４６】
一方、第１のホスト２Ａから半導体ストレージ装置１Ａに対してデータ読み出し要求とともに読み出しデータのアドレスが出されると、そのデータ読み出し要求と読み出しデータのアドレスは、バッファ１１Ａ、ホストＩ／Ｆ部１２Ａ、セレクタ１３Ａ及びブリッジ部１４を介してメモリコントローラ１５ａに送られる。
【００４７】
データ読み出し要求を受け付けたメモリコントローラ１５ａは、半導体メモリ１５ｂから該当するアドレスのデータを読み出し、その読み出しデータをブリッジ部１４にシリアル伝送で送信する。
【００４８】
メモリコントローラ１５ａから送信された読み出しデータを受信したブリッジ部１４は、読み出しデータをバッファ１１Ｂを介してホストＩ／Ｆブリッジ部１２Ａにシリアル伝送で送信し、さらにホストＩ／Ｆブリッジ部１２Ａは、受信した読み出しデータをセレクタ１３Ｂを介して第１のホスト２Ａにシリアル伝送で送信する。
【００４９】
データの読み出し時も、ホストＩ／Ｆブリッジ部１２Ａ及びブリッジ部１４では、シリアルデータからパラレルデータに変換し、再度シリアルデータに変換する処理が行われる。
【００５０】
また、第２のホスト２Ｂからのデータ読み出し／書き込みの要求に対しては、バッファ及びセレクタを介さずに、第２のホスト２Ｂ、ホストＩ／Ｆ部１２Ｂ及びブリッジ部１４との間のデータの送受信が行われる点を除いては、上記の動作と同様である。
【００５１】
（２）１つのホストが接続されている場合
図３は、第１のホスト２Ａが半導体ストレージ装置１Ａに接続されて、第２のホスト２Ｂが半導体ストレージ装置１Ａに接続されていない場合の半導体ストレージ装置１Ａの動作部分を示す。なお、図３の破線の部分は、非動作状態の部分を示す。
【００５２】
半導体ストレージ装置１Ａにおいて、第１のホスト２Ａが接続されている場合には、論理回路入力部１６を介してシングルモードの論理回路プログラムが入力される。
【００５３】
シングルモードの論理回路プログラムが入力されたブリッジ部１４は、シングルモードの論理回路プログラムにより内部の論理回路を再構成する。
【００５４】
第１のホスト２Ａから半導体ストレージ装置１Ａに対してデータ書き込み要求とともに書き込みデータ及び書き込み先のアドレスが出されると、そのデータ書き込み要求、書き込みデータ及び書き込み先のアドレスは、バッファ１１Ａとセレクタ１３Ａとを介してブリッジ部１４にシリアル伝送で送信される。ここで、第１のホスト２Ａからの書き込みデータは、ホストＩ／Ｆブリッジ部１２Ａには入力されない。
【００５５】
なお、ホストＩ／Ｆ部２０ＢをホストＩ／Ｆ部２０Ａと同様の構成にしてもよい。
【００５６】
データ書き込み要求を受け付けたブリッジ部１４は、書き込みデータを一旦パラレルデータに展開し、内部処理した後に再度シリアルデータに変換し、書き込み先として指定されたアドレスに対応するメモリコントローラ１５ａにシリアル伝送で送信する。
【００５７】
メモリコントローラ１５ａは、自己宛ての書き込みデータを受け付け、半導体メモリ１５ｂに書き込む。
【００５８】
一方、第１のホスト２Ａから半導体ストレージ装置１Ａに対してデータ読み出しの要求が出されると、バッファ１１Ａとセレクタ１３Ａを介してブリッジ部１４に送られ、さらにメモリコントローラ１５ａにデータ読み出しの要求と読み出しデータのアドレスが送られる。
【００５９】
データ読み出しの要求を受け付けたメモリコントローラ１５ａは、半導体メモリ１５ｂから該当するアドレスのデータを読み出し、その読み出しデータをブリッジ部１４にシリアル伝送で送信する。
【００６０】
ブリッジ部１４で受信された読み出しデータは、一旦パラレルデータに展開され、内部処理を行った後に再度シリアルデータに変換されて、バッファ１１Ｂとセレクタ１３Ｂを介して第１のホスト２Ａにシリアル伝送で送信される。ここで、ブリッジ部１４からの読み出しデータは、ホストＩ／Ｆブリッジ部１２Ａには入力されない。
【００６１】
［第２の実施の形態］
図４は、本発明の第２の実施の形態に係るストレージシステムの概略の構成を示すブロック図である。このストレージシステム１００は、第２の実施の形態に係る半導体ストレージ装置１Ｂと第１及び第２のホスト２Ａ、２Ｂとから構成されている。
【００６２】
半導体ストレージ装置１Ｂは、図１に示す第１の実施の形態に係る半導体ストレージ装置１Ａに対して、論理回路入力部１６の代わりに、モード選択部１０Ａ、論理回路選択部（プログラム選択部）１７、及び第１及び第２の論理回路記憶部（記憶部）１８Ａ、１８Ｂを設けたものであり、その他の構成は第１の実施の形態と同様に構成されている。
【００６３】
モード選択部１０Ａは、半導体ストレージ装置１Ｂに第１及び第２のホスト２Ａ、２Ｂが接続されている場合にはマルチモードを、半導体ストレージ装置１Ｂに第１のホスト２Ａだけが接続されている場合にはシングルモードを選択するためのものであり、例えば、半導体ストレージ装置１Ｂの筐体に取り付けられたスイッチやジャンパーピン等によって構成することができる。また、モード選択部１０Ａは、ブリッジ部１４及び論理回路選択部１７にそれぞれ接続され、マルチモードとシングルモードとから選択されたモード選択結果を送る。
【００６４】
第１及び第２の論理回路記憶部１８Ａ、１８Ｂは、例えば、不揮発性の半導体メモリからなるＰＲＯＭ（Programmable ROM）等で構成され、ブリッジ部１４の論理回路を構成する論理回路プログラムが記憶されている。
【００６５】
なお、第１の論理回路記憶部１８Ａには、マルチモードの論理回路プログラムが記憶され、第２の論理回路記憶部１８Ｂには、シングルモードの論理回路プログラムが記憶されている。
【００６６】
論理回路選択部１７は、モード選択部１０Ａとブリッジ部１４とに接続されており、モード選択部１０Ａからのモード選択結果に応じて、第１及び第２の論理回路記憶部１８Ａ、１８Ｂに記録された論理回路プログラムを選択し、その選択した論理回路プログラムをブリッジ部１４に転送する。
【００６７】
ブリッジ部１４は、論理回路選択部１７から送られた論理回路プログラムにより、内部の論理回路を再構成する。
【００６８】
（第２の実施の形態の動作）
次に、第２の実施の形態に係るストレージシステム１００の動作を説明する。ユーザが、モード選択部１０Ａにより半導体ストレージ装置１Ｂに接続されたホストの接続状態に応じてマルチモードかシングルモードのいずれかを選択すると、モード選択部１０Ａは、モード選択結果を論理回路選択部１７に送る。
【００６９】
論理回路選択部１７は、モード選択部１０Ａから送られたモード選択結果がマルチモードの場合には、第１の論理回路記憶部１８Ａに記憶されたマルチモードの論理回路プログラムを選択し、モード選択結果がシングルモードの場合には、第２の論理回路記憶部１８Ｂに記憶されたシングルモードの論理回路プログラムを選択し、その選択した論理回路プログラムをブリッジ部１４に転送する。
【００７０】
ブリッジ部１４は、論理回路選択部１７から送られた論理回路プログラムにより、内部の論理回路を再構成し、ホストＩ／Ｆ部２０Ａ、２０Ｂとデータの送受信を行う。
【００７１】
半導体ストレージ装置１Ｂにおける第１及び第２のホスト２Ａ、２Ｂとの間でのデータの読み書き動作は、第１の実施の形態に係る半導体ストレージ装置１Ａと同様のため、その説明を省略する。
【００７２】
［第３の実施の形態］
図５は、本発明の第３の実施の形態に係るストレージシステムの概略の構成を示すブロック図である。このストレージシステム１００は、第３の実施の形態に係る半導体ストレージ装置１Ｃと、第１及び第２のホスト２Ａ、２Ｂとから構成されている。
【００７３】
半導体ストレージ装置１Ｃは、図４に示す第２の実施の形態に係る半導体ストレージ装置１Ｂに対し、ホストＩ／Ｆ部２０Ａの上り方向のバッファ１１Ｂ及び下り方向のセレクタ１３Ａの機能をブリッジ部に持たせて、バッファ１１Ｂ及びセレクタ１３Ａ省き、電源制御部１９を付加したものであり、その他は第２の実施の形態と同様に構成されている。
【００７４】
ブリッジ部１４は、シリアル伝送を行うための入出力ポートを第２の実施の形態のブリッジ部１４よりも多く備え、ホストＩ／Ｆブリッジ部１２Ａとブリッジ部１４を接続し、シリアル伝送を行う。
【００７５】
電源制御部１９は、モード選択部１０Ａからのモード選択結果を受けて、シングルモードが選択されている場合には、ホストＩ／Ｆブリッジ部１２Ｂへの電源供給の停止や電力量の低下（省電力モードへの切り替え）を行う。
【００７６】
（第３の実施の形態の動作）
次に、第３の実施の形態に係るストレージシステム１００の動作を説明する。半導体ストレージ装置１Ｃでは、モード選択部１０Ａにてマルチモードが選択された場合には、第１のホスト２Ａとブリッジ部１４との間のデータの送受信において、下り方向では第１のホスト２Ａからバッファ１１Ａ、ホストＩ／Ｆ１２Ａを介してブリッジ部１４にデータが送信され、上り方向ではブリッジ部１４からホストＩ／Ｆ１２Ａ、セレクタ１３Ｂを介して第１のホスト２Ａにデータが送信される。
【００７７】
一方、モード選択部１０Ａにてシングルモードが選択された場合には、第１のホスト２Ａとブリッジ部１４との間のデータの送受信において、下り方向では第１のホスト２Ａからバッファ１１Ａを介してブリッジ部１４にデータが送信され、上り方向ではブリッジ部１４からセレクタ１３Ｂを介して第１のホスト２Ａにデータが送信される。
【００７８】
また、モード選択部１０Ａにてシングルモードが選択された場合には、電源制御部１９により、ホストＩ／Ｆブリッジ部１２Ｂに対して電源供給の停止や省電力モードへの切り替えが行われる。
【００７９】
半導体ストレージ装置１Ｃにおけるその他の動作は、第２の実施の形態に係る半導体ストレージ装置１Ｂと同様のため、その説明を省略する。
【００８０】
［第４の実施の形態］
図６は、本発明の第４の実施の形態に係るストレージシステムの概略の構成を示すブロック図である。このストレージシステム１００は、第４の実施の形態に係る半導体ストレージ装置１Ｄと、第１及び第２のホスト２Ａ、２Ｂとから構成されている。
【００８１】
半導体ストレージ装置１Ｄは、図５に示す第３の実施の形態に係る半導体ストレージ装置１Ｃと比較して、モード選択部１０Ａの代わりに、第１及び第２のホスト２Ａ、２Ｂに接続されて、半導体ストレージ装置１Ｄに接続されたホストの接続状態に応じてマルチモード又はシングルモードを選択するモード選択部１０Ｂを設け、ホストＩ／Ｆ部２０ＢにホストＩ／Ｆ部２０Ａと同様にバッファ１１Ｃ及びセレクタ１３Ｃを備え、電源制御部１９がホストＩ／Ｆブリッジ部１２Ａにも接続されている点において異なり、その他の点は共通する。
【００８２】
モード選択部１０Ｂは、半導体ストレージ装置１Ｄに対して第１及び第２のホスト２Ａ、２Ｂが接続されていることを検出するための回路を有し、その検出結果からマルチモードかシングルモードのどちらかを選択し、モード選択結果とともに半導体ストレージ装置１Ｄとの接続を検出したホストの情報をブリッジ部１４、論理回路選択部１７及び電源制御部１９に送る。
【００８３】
モード選択部１０Ｂは、ホストが半導体ストレージ装置１Ｄに接続されているかどうかを、ホストへの通信を試みてその応答が返ってきた場合や単なる電気的な導通の確認により検出するように構成されている。また、ホストが物理的に接続されている場合でも、一時的にそのホストからモード選択部１０Ｂに対してデータの送受信を停止する要求があった場合には、そのホストについては接続されていないとみなし、再度そのホストからデータの送受信の要求があった場合には、そのホストは接続されているとみなしてもよい。
【００８４】
第２のホスト２Ｂ側のホストＩ／Ｆ部２０Ｂのバッファ１１Ｃ及びセレクタ１３Ｃは、第１のホスト２Ａ側のホストＩ／Ｆ部２０Ａのバッファ１１Ａ及びセレクタ１３Ｂと同等の回路で構成されている。バッファ１１Ｃは、第２のホスト２Ｂとブリッジ部１４との間の下り方向に設けられ、セレクタ１３Ｃは上り方向に設けられている。
【００８５】
電源制御部１９は、モード選択部１０ＢとホストＩ／Ｆブリッジ部１２Ａ、１２Ｂとに接続され、モード選択部１０Ｂからのモード選択結果と接続を検出したホストの情報を受けて、第１のホスト２Ａが接続されていない場合にはホストＩ／Ｆブリッジ部１２Ａへの電源供給の停止や電力量の低下（省電力モードへの切り替え）を行い、第２のホスト２Ｂが接続されていない場合にはホストＩ／Ｆブリッジ部１２Ｂに対して同様の制御を行う。
【００８６】
（第４の実施の形態の動作）
次に、第４の実施の形態に係るストレージシステム１００の動作を説明する。半導体ストレージ装置１Ｄのモード選択部１０Ｂは、半導体ストレージ装置１Ｄに接続されたホストの接続状態を検出する。モード選択部１０Ｂは、第１及び第２のホスト２Ａ、２Ｂの両方が接続されている場合にはマルチモードを選択し、第１及び第２のホスト２Ａ、２Ｂのどちらか一方が接続されている場合にはシングルモードを選択し、そのモード選択結果を電源制御部１９、ブリッジ部１４、及び論理回路選択部１７に送る。
【００８７】
論理回路選択部１７は、モード選択部１０Ａから送られたモード選択結果がマルチモードの場合には第１の論理回路記憶部１８Ａに記憶されたマルチモードの論理回路プログラムを選択し、モード選択結果がシングルモードの場合には第２の論理回路記憶部１８Ｂに記憶されたシングルモードの論理回路プログラムを選択し、その選択した論理回路プログラムをブリッジ部１４に転送する。
【００８８】
ブリッジ部１４は、論理回路選択部１７から送られた論理回路プログラムにより、内部の論理回路を再構成し、ホストＩ／Ｆ部２０Ａ、２０Ｂとデータの送受信を行う。
【００８９】
マルチモードが選択された場合には、第１のホスト２Ａとブリッジ部１４との間のデータの送受信は、バッファ１１Ａ、ホストＩ／Ｆ部１２Ａ、セレクタ１３Ｂを介して行われ、第２のホスト２Ｂとブリッジ部１４との間のデータの送受信は、バッファ１１Ｃ、ホストＩ／Ｆ部１２Ｂ、セレクタ１３Ｃを介して行われる。
【００９０】
シングルモードが選択された場合には、第１のホスト２Ａが接続されているときは、第１のホスト２Ａとブリッジ部１４との間のデータの送受信は、ホストＩ／Ｆ部１２Ａを介さずにバッファ１１Ａ、セレクタ１３Ｂを介して行われ、第２のホスト２Ｂが接続されているときは、第２のホスト２Ｂとブリッジ部１４との間のデータの送受信は、ホストＩ／Ｆ部１２Ｂを介さずにバッファ１１Ｃ、セレクタ１３Ｃを介して行われる。さらに、電源制御部１９により、接続されていないホストに対応するホストＩ／Ｆブリッジ部１２Ａ、１２Ｂに対して電源供給の停止や省電力モードへの切り替えが行われる
【００９１】
半導体ストレージ装置１Ｄにおけるその他の動作は、第３の実施の形態に係る半導体ストレージ装置１Ｃと同様のため、その説明を省略する。
【００９２】
［第５の実施の形態］
図７は、本発明の第５の実施の形態に係るストレージシステムの概略の構成を示すブロック図である。このストレージシステム１００は、第４の実施の形態に係る半導体ストレージ装置１Ｄと、ホスト２とから構成されている。なお、半導体ストレージ装置１Ｄの代わりに本発明の第１乃至第３の実施の形態に係る半導体ストレージ装置を適用してもよい。
【００９３】
ホスト２には、半導体ストレージ装置１Ｄとデータの送受信を行うことのできる第１及び第２のＩ／Ｆ部（ポート）２１、２２が設けられている。
【００９４】
ホスト２と半導体ストレージ装置１Ｄは、第１のＩ／Ｆ部２１と半導体ストレージ装置１Ｄに設けられたホストＩ／Ｆ部２０Ａとが接続され、第１のＩ／Ｆ部２２と半導体ストレージ装置１Ｄに設けられたホストＩ／Ｆ部２０Ｂとが接続されており、それぞれの接続経路にてデータの送受信を独立に行う。
【００９５】
［第６の実施の形態］
図８は、本発明の第６の実施の形態に係るストレージシステムの概略の構成を示すブロック図である。このストレージシステム１００は、第１及び第２の半導体ストレージ装置１Ｅ、１Ｆと、第１及び第２のホスト２Ａ、２Ｂとから構成されている。なお、第１及び第２の半導体ストレージ装置１Ｅ、１Ｆは、本発明の第１乃至第４の実施の形態に係る半導体ストレージ装置を適用することができる。
【００９６】
第１のホスト２Ａには、半導体ストレージ装置１Ｅ、１Ｆとデータの送受信を行うことのできる第１及び第２のＩ／Ｆ部（ポート）２１Ａ、２２Ａが設けられている。また、第２のホスト２Ｂには、半導体ストレージ装置１Ｅ、１Ｆとデータの送受信を行うことのできる第１及び第２のＩ／Ｆ部２１Ｂ、２２Ｂが設けられている。
【００９７】
第１のホスト２Ａと第１及び第２の半導体ストレージ装置１Ｅ、１Ｆとは、第１のホスト２Ａに設けられた第１及び第２のＩ／Ｆ部２１Ａ、２２Ａと第１及び第２の半導体ストレージ装置１Ｅ、１Ｆに設けられたホストＩ／Ｆ部２０Ａとがそれぞれ接続されており、それぞれの接続経路にてデータの送受信を独立に行う。
【００９８】
第２のホスト２Ｂと第１及び第２の半導体ストレージ装置１Ｅ、１Ｆとは、第２のホスト２Ｂに設けられた第１及び第２のＩ／Ｆ部２１Ｂ、２２Ｂと第１及び第２の半導体ストレージ装置１Ｅ、１Ｆに設けられたホストＩ／Ｆ部２０Ｂとがそれぞれ接続されており、それぞれの接続経路にてデータの送受信を独立に行う。
【００９９】
［他の実施の形態］
なお、本発明は、上記各実施の形態に限定されず、本発明の趣旨を逸脱しない範囲内で種々な変形が可能である。例えば、上記各実施の形態においては、半導体ストレージ装置は２つのホストＩ／Ｆ部で構成されていたが、ホスト側のポート数に応じて３つ以上のホストＩ／Ｆ部で構成してもよい。
【０１００】
さらに、ブリッジ部１４は、マルチモードとシングルモードを実行するいずれかの論理回路プログラムで書き換えたが、２つのポートが接続された場合の第１のマルチモード、３つのポートが接続された場合の第２のマルチモードといった複数のマルチモードや複数のシングルモードの論理回路プログラムを用意してブリッジ部１４を書き換えるようにしてもよい。
【０１０１】
また、本発明の趣旨を逸脱しない範囲内で上記各実施の形態の構成要素を任意に組み合わせることができる。例えば、電源制御部１９による電源供給の停止や電力量の低下を行う制御を第１及び第２の実施の形態に係る半導体ストレージ装置に適用してもよい。
【図面の簡単な説明】
【０１０２】
【図１】図１は、本発明の第１の実施の形態に係るストレージシステムの概略の構成を示すブロック図である。
【図２】図２は、本発明の第１の実施の形態に係るストレージシステムの概略の構成及びマルチモードの動作を示すブロック図である。
【図３】図３は、本発明の第１の実施の形態に係るストレージシステムの概略の構成及びシングルモードの動作を示すブロック図である。
【図４】図４は、本発明の第２の実施の形態に係るストレージシステムの概略の構成を示すブロック図である。
【図５】図５は、本発明の第３の実施の形態に係るストレージシステムの概略の構成を示すブロック図である。
【図６】図６は、本発明の第４の実施の形態に係るストレージシステムの概略の構成を示すブロック図である。
【図７】図７は、本発明の第５の実施の形態に係るストレージシステムの概略の構成を示すブロック図である。
【図８】図８は、本発明の第６の実施の形態に係るストレージシステムの概略の構成を示すブロック図である。
【符号の説明】
【０１０３】
１Ａ〜１Ｆ  半導体ストレージ装置
２  ホスト
２Ａ  第１のホスト
２Ｂ  第２のホスト
１０Ａ，１０Ｂ  モード選択部
１１Ａ〜１１Ｃ  バッファ
１２Ａ，１２Ｂ  ホストＩ／Ｆブリッジ部
１３Ａ〜１３Ｃ  セレクタ
１４  ブリッジ部
１５  メモリカード
１５ａ  メモリコントローラ
１５ｂ  半導体メモリ
１６  論理回路入力部
１７  論理回路選択部
１８Ａ  第１の論理回路記憶部
１８Ｂ  第２の論理回路記憶部
１９  電源制御部
２０Ａ，２０Ｂ  ホストＩ／Ｆ部
２１，２１Ａ，２１Ｂ  第１のＩ／Ｆ部
２２，２２Ａ，２２Ｂ  第２のＩ／Ｆ部
１００  ストレージシステム
【図１】
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【図２】
2008204335.tif 000004
【図３】
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【図４】
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【図５】
2008204335.tif 000007
【図６】
2008204335.tif 000008
【図７】
2008204335.tif 000009
【図８】
2008204335.tif 000010