(57)【要約】【課題】  複数の結晶方位の半導体基板領域を有するＣＭＯＳデバイス及びＣＭＯＳ構造体、及び、そのようなＣＭＯＳデバイス及びＣＭＯＳ構造体を製造するための方法を提供する。【解決手段】  ＣＭＯＳ構造体は、半導体基板内の第１の活性領域を用いて配置された第１のデバイスを含み、第１の活性領域は、平坦であり、第１の結晶方位を有する。ＣＭＯＳ構造体はまた、半導体基板内の第２の活性領域を用いて配置された第２のデバイスを含み、第２の活性領域は、立体的形状であり、第１の結晶方位の存在しない第２の結晶方位をもつ。第１の結晶方位及び第２の結晶方位は、典型的には電荷キャリア移動度に関して、第１のデバイス及び第２のデバイスの性能を最適化することを可能にする。立体的形状の第２の活性領域はまた、単一厚さを有する。ＣＭＯＳ構造体は、立体的形状の第２の活性領域を形成するための結晶学的特異性エッチャントを用いて製造することができる。【選択図】      図１５
2008131032.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つのＶ字型溝を備える活性領域を含む半導体基板と、
前記少なくとも１つのＶ字型溝を非平行に横断するゲート電極と、
を含む半導体構造体。
【請求項２】
前記半導体基板は、シリコン・オン・インシュレータ基板を含む、請求項１に記載の半導体構造体。
【請求項３】
前記少なくとも１つのＶ字型溝は電界効果トランジスタの前記活性領域のチャネル領域とソース／ドレイン領域とを含む、請求項１に記載の半導体構造体。
【請求項４】
前記Ｖ字型溝は結晶方位１００、１１０、及び１１１のうちの１つを含み、
前記ゲート電極はｐ−ＦＥＴ及びｎ−ＦＥＴのうちの１つを含む、
請求項１に記載の半導体構造体。
【請求項５】
第１の極性を有し、半導体基板の第１の活性領域内に配置された第１のデバイスであって、前記第１の活性領域は第１の結晶方位をもつ平坦な表面を有する、第１のデバイスと、
前記第１の極性とは異なる第２の極性を有し、前記半導体基板の第２の活性領域内に配置された第２のデバイスであって、前記第２の活性領域は、前記第１の結晶方位とは異なる第２の結晶方位をもち且つ前記第１の結晶方位が存在しない、立体的形状の表面を有する、第２のデバイスと、
を含むＣＭＯＳ構造体。
【請求項６】
前記第１の活性領域及び前記第２の活性領域はチャネル領域及びソース／ドレイン領域を含む、請求項５に記載のＣＭＯＳ構造体。
【請求項７】
前記立体的形状の表面は複数のＶ字型溝を備える、請求項５に記載のＣＭＯＳ構造体。
【請求項８】
前記第２の活性領域は単一厚さを有する、請求項５に記載のＣＭＯＳ構造体。
【請求項９】
前記第２の活性領域と前記半導体基板を構成する埋め込み誘電体層との間に介在する少なくとも１つの空洞部をさらに含む、請求項８に記載のＣＭＯＳ構造体。
【請求項１０】
前記第１のデバイスはｎ−ＦＥＴであり、前記第１の結晶方位は（１００）結晶方位であり、
前記第２のデバイスはｐ−ＦＥＴであり、前記第２の結晶方位は（１１１）結晶方位である、
請求項５に記載のＣＭＯＳ構造体。
【請求項１１】
第１の極性を有し、半導体基板の第１の活性領域の上に配置された第１のゲート電極を有する第１のデバイスであって、前記第１の活性領域は第１の結晶方位をもつ平坦な表面を有する、第１のデバイスと、
前記第１の極性とは異なる第２の極性を有し、前記半導体基板の第２の活性領域の上に配置された第２のゲート電極を有する第２のデバイスであって、前記第２の活性領域は、前記第１の結晶方位とは異なる第２の結晶方位をもち且つ前記第１の結晶方位が存在しない、少なくとも１つのＶ字型溝を有する立体的形状の表面を有し、前記第２のゲート電極は前記少なくとも１つのＶ字型溝と平行ではない、第２のデバイスと、
を含むＣＭＯＳ構造体。
【請求項１２】
前記第１の活性領域及び前記第２の活性領域はチャネル領域及びソース／ドレイン領域を含む、請求項１１に記載のＣＭＯＳ構造体。
【請求項１３】
前記立体的形状の表面は複数の平行なＶ字型溝を備え、
前記第２の活性領域は単一厚さを有する、
請求項１１に記載のＣＭＯＳ構造体。
【請求項１４】
前記第２の活性領域と前記半導体基板を構成する埋め込み誘電体層との間に介在する少なくとも１つの空洞部をさらに含む、請求項１１に記載のＣＭＯＳ構造体。
【請求項１５】
ＣＭＯＳ構造体を製造するための方法であって、
半導体基板内に、第１の極性を有し、第１の結晶方位をもつ平坦な表面を有する、第１の活性領域と、前記第１の極性とは異なる第２の極性を有し、前記第１の結晶方位とは異なる第２の結晶方位をもち且つ前記第１の結晶方位が存在しない、立体的形状の表面を有する、第２の活性領域と、を形成するステップと、
前記第１の活性領域内に第１のデバイスを形成し、前記第２の活性領域内に第２のデバイスを形成するステップと、
を含む方法。
【請求項１６】
前記半導体基板内に前記第１の活性領域と前記第２の活性領域とを形成する前記ステップは、シリコン・オン・インシュレータ基板及びバルク半導体基板のうちの一方を用いる、請求項１５に記載の方法。
【請求項１７】
前記第２の結晶方位をもつ前記立体的形状の表面を有する前記第２の活性領域を形成する前記ステップは、結晶学的特異性エッチャントを用いて前記第２の結晶方位を与える、請求項１５に記載の方法。
【請求項１８】
前記第２の活性領域の下に少なくとも１つの空洞部を形成するステップをさらに含む、請求項１５に記載の方法。
【請求項１９】
前記第２のデバイスを形成する前記ステップは、前記立体的形状の表面の立体形状と非平行な第２のゲート電極を形成するステップを含む、請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、相補型金属酸化膜半導体（ＣＭＯＳ）構造体に関する。より具体的には、本発明は、性能を向上させたＣＭＯＳ構造体に関する。
【背景技術】
【０００２】
ＣＭＯＳ設計及び製造における最近の進歩は、ｎ−ＦＥＴデバイスを製造するときにＣＭＯＳ構造体内のｐ−ＦＥＴデバイスと比べて異なる半導体基板結晶方位（crystallographic orientations）を用いることを中心としてきた。当該技術分野においては、ｎ−ＦＥＴデバイス内の電子及びｐ−ＦＥＴデバイス内の正孔のいずれについても、特定の結晶方位が電荷キャリア移動度を向上させることが知られている。具体的な例として、チャネル領域として（１００）シリコン半導体基板を用いて製造されたｎ−ＦＥＴデバイスは、電子移動度が向上することが知られており、一方、チャネル領域として（１１１）又は（１１０）シリコン半導体基板を用いて製造されたｐ−ＦＥＴデバイスは、正孔移動度が向上することが知られている。
【０００３】
ｎ−ＦＥＴデバイス及びｐ−ＦＥＴデバイスのチャネル領域として異なる結晶方位の半導体基板領域を用いることによって、ＣＭＯＳ構造体内における性能上の利点がもたらされることは確かであるが、ｎ−ＦＥＴデバイス及びｐ−ＦＥＴデバイスのチャネルとして異なる結晶方位の半導体基板領域を用いることによって、ＣＭＯＳ構造体内における問題が完全になくなるわけではない。具体的には、異なる結晶方位の半導体基板領域をＣＭＯＳ構造体内に容易に製造することは困難な場合が多い。異なる結晶方位の半導体基板領域を与える従来の方法は、通常は、少なくとも１つの異なる結晶方位の半導体基板領域を製造するためにエピタキシャル法を用いる必要がある。エピタキシャル法を用いて形成される特定の結晶領域は、欠陥を含むことが多い。また、エピタキシャル法は高価な場合が多い。
【０００４】
性能を向上させたＭＯＳ構造体及びその製造方法は、半導体製造技術分野において公知である。例えば、特許文献１において、Ｗｅｂｅｒは、ＣＭＯＳ構造体内において従来の（１００）ｎ−ＦＥＴ構造体又は（１００）ｐ−ＦＥＴ構造体と組み合わせてＣＭＯＳ構造体の性能を向上させることができる特定のＶ字型チャネルｐ−ＦＥＴ構造体を教示する。Ｖ字型チャネルｐ−ＦＥＴ構造体は、自己整合犠牲ゲート方法を用いて製造することができる。
【０００５】
【特許文献１】“A Novel Locally Engineered (111) V-channel pMOSFET Architecture with Improved DrivabilityCharacteristics for Low-Standby power (LSTP) CMOS Applications,” 2005 VLSI Tech. Symp. Dig., pp. 156-57
【発明の開示】
【発明が解決しようとする課題】
【０００６】
当業者であれば分かるように、ＭＯＳＦＥＴのゲート長をスケールダウンすること、及びＭＯＳＦＥＴのゲートを再構築することは困難な場合があるため、上記の方法は、低性能のＭＯＳＦＥＴ（すなわち、ゲート線幅の寸法が比較的大きいもの）には望ましい場合があるが、高性能のＭＯＳＦＥＴ（すなわち、ゲート線幅の寸法が比較的小さいもの）を製造するのは本質的に困難となることもある。
【０００７】
ＣＭＯＳデバイス及びＣＭＯＳ構造体は、製造の容易さ、拡張性の高さ、及び本質的な性能の点で有利であるため、半導体製造技術分野において引き続き相当な関心の対象であることは確実である。したがって、複数の結晶方位の半導体基板領域を有するＣＭＯＳデバイス及びＣＭＯＳ構造体、及び、そのようなＣＭＯＳデバイス及びＣＭＯＳ構造体を製造するための方法が望ましい。
【課題を解決するための手段】
【０００８】
本発明は、ＣＭＯＳ構造体と、ＣＭＯＳ構造体を製造する方法とを含む。ＣＭＯＳ構造体は、第１の結晶方位をもつ平坦な第１の活性領域と、第１の結晶方位とは異なる第２の結晶方位をもつ立体的形状の第２の活性領域とを用いる。第１の活性領域と第２の活性領域とで異なる結晶方位を用いることによって、第１の活性領域内に製造される第１のＣＭＯＳデバイス、及び、第２の活性領域内に製造される（第１のＣＭＯＳデバイスとは異なる極性をもつ）第２のＣＭＯＳデバイスにおいて、個々に電荷キャリア移動度が向上する。本発明はまた、少なくとも１つのＶ字型溝（V shaped groove）を備える活性領域を用いて製造された半導体デバイスを含む半導体構造体を含む。
【０００９】
本発明による半導体構造体は、少なくとも１つのＶ字型溝を備える活性領域を含む半導体基板を含む。半導体構造体はまた、少なくとも１つのＶ字型溝を非平行に横断するゲート電極を含む。
【００１０】
本発明によるＣＭＯＳ構造体は、第１の極性を有し、半導体基板の第１の活性領域内に配置された第１のデバイスを含む。この特定のＣＭＯＳ構造体内では、第１の活性領域は、第１の結晶方位をもつ平坦な表面を有する。本発明によるこの特定のＣＭＯＳ構造体はまた、第１の極性とは異なる第２の極性を有し、半導体基板の第２の活性領域内に配置された第２のデバイスを含む。この特定のＣＭＯＳ構造体内では、第２の活性領域は、第１の結晶方位とは異なる第２の結晶方位をもち、かつ、第１の結晶方位が存在しない、立体的形状の表面（topographicsurface）を有する。
【００１１】
本発明による別のＣＭＯＳ構造体は、第１の極性を有し、半導体基板の第１の活性領域の上に配置された第１のゲート電極を有する、第１のデバイスを含む。この別のＣＭＯＳ構造体内では、第１の活性領域は、第１の結晶方位をもつ平坦な表面を有する。この別のＣＭＯＳ構造体はまた、第１の極性とは異なる第２の極性を有し、半導体基板の第２の活性領域の上に配置された第２のゲート電極を有する、第２のデバイスを含む。この別のＣＭＯＳ構造体内では、第２の活性領域は、第１の結晶方位とは異なる第２の結晶方位をもち且つ第１の結晶方位が存在しない、少なくとも１つのＶ字型溝を備える立体的形状の表面を有する。この別のＣＭＯＳ構造体内では、第２のゲート電極は、少なくとも１つのＶ字型溝と非平行である。
【００１２】
本発明によるＣＭＯＳ構造体を製造するための方法は、半導体基板内に、（１）第１の極性を有し、第１の結晶方位をもつ平坦な表面を有する、第１の活性領域と、（２）第１の極性とは異なる第２の極性を有し、第１の結晶方位とは異なる第２の結晶方位をもち且つ第１の結晶方位が存在しない立体的形状の表面を有する、第２の活性領域と、を形成するステップを含む。ＣＭＯＳ構造体を製造するための方法はまた、第１の活性領域内に第１のデバイスを形成するステップと、第２の活性領域内に第２のデバイスを形成するステップとを含む。
【発明を実施するための最良の形態】
【００１３】
本発明の目的、特徴、及び利点は、以下に示される好ましい実施形態の説明との関連において理解される。好ましい実施形態の説明は、本開示の重要な部分を成す添付図面との関連において理解される。
【００１４】
ＣＭＯＳ構造体、及びＣＭＯＳ構造体を製造するための方法を含む本発明は、以下の説明との関連において理解される。以下の説明は、添付図面との関連において理解される。図面は説明を目的とするものであることを意図しているため、必ずしも縮尺に合わせて描かれてはいない。
【００１５】
図１から図１４は、本発明の実施形態によるＣＭＯＳ構造体の一連の概略平面図及び概略断面図を示す。本発明のこの特定の実施形態は、本発明の好ましい実施形態を含む。図１（Ａ）及び（Ｂ）は、本発明によるＣＭＯＳ構造体の製造の初期段階における概略平面図及び概略断面図を示す。
【００１６】
図１（Ｂ）は、特に、ベース半導体基板１０を示す。ベース半導体基板１０の上には埋め込み（buried）誘電体層１２が配置され、埋め込み誘電体層１２の上には表面半導体層１４が配置される。ベース半導体基板１０、埋め込み誘電体層１２、及び表面半導体層１４は、全体でシリコン・オン・インシュレータ（ＳＯＩ）と呼ばれる。
【００１７】
ベース半導体基板１０は、幾つかある半導体材料のいずれかを含むものとすることができる。限定的ではない例として、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、シリコン・カーバイド、シリコン−ゲルマニウム・カーバイド合金、及び化合物（すなわち、ＩＩＩ−Ｖ族及びＩＩ−ＶＩ族）半導体材料が挙げられる。化合物半導体材料の限定的ではない例として、ガリウムヒ素半導体材料、インジウムヒ素半導体材料、及びインジウムリン半導体材料が挙げられる。典型的には、ベース半導体基板１０は、約０．５ミリメートルから約１．５ミリメートルの厚さのシリコン半導体材料又はシリコン−ゲルマニウム合金半導体材料を含む。
【００１８】
埋め込み誘電体層１２は、幾つかある半導体材料のいずれかを含むものとすることができる。限定的ではない例として、特にシリコンの酸化物、窒化物、及び酸窒化物が挙げられるが、他の元素の酸化物、窒化物、及び酸窒化物を除外するものではない。埋め込み誘電体層１２は、結晶性誘電体材料又は非結晶性誘電体材料を含むものとすることができ、結晶性誘電体材料が極めて好ましい。埋め込み誘電体層１２は、幾つかある方法のいずれかを用いて形成することができる。限定的ではない例として、イオン注入法、熱又はプラズマによる酸化法又は窒化法、化学気相堆積法、及び物理気相堆積法が挙げられる。典型的には、埋め込み誘電体層１２は、半導体基板１０を構成する半導体材料の酸化物を少なくとも部分的に含む。典型的には、埋め込み誘電体層１２は、約５０オングストロームから約２００オングストロームの厚さを有する。
【００１９】
表面半導体層１４は、幾つかある半導体材料のいずれかを含むものとすることができる。表面半導体層１４及びベース半導体基板１０は、化学的組成、ドーパント極性、ドーパント濃度、及び結晶方位に関して、同一の半導体材料又は異なる半導体材料のいずれかを含むものとすることができる。典型的には、表面半導体層１４は、約２００オングストロームから約２０００オングストロームの厚さを有する（１００）又は（１１０）のシリコン材料又はシリコン−ゲルマニウム合金材料を含む。図１（Ａ）及び図１（Ｂ）に示されるように、表面半導体層１４及びベース半導体基板１０は、異なる極性の電界効果トランジスタを製造するために異なる極性を備えることを目的とした、別個ではあるが隣接する左側領域と右側領域とを有する。典型的には、表面半導体層１４の左側領域はｎ−ＦＥＴを製造するためのものであり、隣接する表面半導体層１４の右側領域はｐ−ＦＥＴを製造するためのものである。
【００２０】
図１に示される半導体オン・インシュレータ基板は、幾つかある方法のいずれかを用いて製造することができる。限定的ではない例として、積層法、層転移法、及び、酸素注入による分離（separation by implantation of oxygen；ＳＩＭＯＸ）法が挙げられる。
【００２１】
例示的な実施形態は、ベース半導体基板１０と埋め込み誘電体層１２と表面半導体層１４とを含む上述の半導体オン・インシュレータ基板との関連において本発明を説明しているが、例示的な実施形態及び本発明のいずれも、そのように限定することを意図するものではない。むしろ、本実施形態及び本発明は、それに代わるものとして、（ベース半導体基板１０と表面半導体層１４とが同一の化学的組成及び結晶方位をもつという条件の下で、埋め込み誘電体層１２が存在しない場合に得られる）バルク半導体基板を用いて実施することができる。
【００２２】
図１（Ａ）及び図１（Ｂ）はまた、表面半導体層１４の上に配置された犠牲層１６と、犠牲層１６の一部の上に配置されたエッチング停止層１８とを示す。
【００２３】
犠牲層１６は、幾つかある犠牲材料のいずれかを含むものとすることができる。限定的ではない例として、導体犠牲材料、半導体犠牲材料、及び誘電体犠牲材料が挙げられる。誘電体犠牲材料が最も一般的である。誘電体犠牲材料の限定的ではない例は、特にシリコンの酸化物、窒化物、及び酸窒化物を含むが、他の元素の酸化物、窒化物、及び酸窒化物が除外されるものではない。誘電体犠牲材料は、幾つかある方法のうちのいずれかを用いて形成することができる。限定的ではない例として、熱又はプラズマによる酸化法又は窒化法、化学気相堆積法、及び物理気相堆積法が挙げられる。典型的には、犠牲層１６は、約５０オングストロームから約２００オングストロームの厚さを有する熱シリコン酸化物誘電体犠牲材料を含む。
【００２４】
同様に、エッチング停止層１８は、幾つかあるエッチング停止材料のいずれかを含むものとすることができる。同様に、限定的ではない例として、導体エッチング停止材料、半導体エッチング停止材料、及び誘電体エッチング停止材料が挙げられる。エッチング停止層１８はまた、熱又はプラズマによる酸化法又は窒化法、化学気相堆積法、及び物理気相堆積法を含む方法を用いて形成することができるが、これらに限定されるものではない。典型的には、エッチング停止層１８は、約５０オングストロームから約１５０オングストロームの厚さを有するアモルファス・シリコン・エッチング停止材料又はポリシリコン・エッチング停止材料を含む。
【００２５】
図２（Ａ）及び（Ｂ）は、図１（Ａ）及び（Ｂ）のＣＭＯＳ構造体のさらなるプロセスの結果を示す。
【００２６】
図２（Ａ）及び（Ｂ）は、図１（Ａ）及び（Ｂ）のＣＭＯＳ構造体の上に配置されたハードマスク層２０を示す。ハードマスク層２０は、犠牲層１６及びエッチング停止層１８と異なる組成をもつ限りにおいて、幾つかあるハードマスク材料のいずれかを含むものとすることができる。したがって、例えば犠牲層１６がシリコン酸化物材料を含み、エッチング停止層１８がアモルファス・シリコン材料又はポリシリコン材料を含むという条件の下で、ハードマスク層２０は、シリコン酸化物材料、アモルファス・シリコン材料、又はポリシリコン材料以外のものを含む。犠牲層１６及びエッチング停止層１８に関して上述された好ましい材料の限定との関連において、ハードマスク層２０は、典型的には、約４００オングストロームから約８００オングストロームの厚さを有するシリコン窒化物材料又はシリコン酸窒化物材料のいずれかを含む。
【００２７】
図３（Ａ）、（Ｂ）、（Ｃ）、及び（Ｄ）は、図２（Ａ）及び（Ｂ）のＣＭＯＳ構造体のさらなるプロセスの結果を示す。
【００２８】
図３（Ａ）、（Ｂ）、（Ｃ）、及び（Ｄ）は、図２（Ａ）及び（Ｂ）のＣＭＯＳ構造体内のハードマスク層２０の上に配置された第２のマスク層２２を示す。
【００２９】
第２のマスク層２２は、一般に、ハードマスク層２０を構成するハードマスク材料以外のマスク材料を含むことになる。したがって、例示的な実施例又は本発明を必ずしも限定するものではないが、第２のマスク層２２は、典型的には、フォトレジスト・マスク材料を含む。第２のマスク層２２を構成することができるフォトレジスト材料の候補として、ポジ型フォトレジスト材料、ネガ型フォトレジスト材料、及びハイブリッド型フォトレジスト材料が挙げられるが、これらに限定されるものではない。上述されたタイプのフォトレジスト材料のいずれも、他の点では一般的な従来技術であるスピンコーティング方法、露光方法、及び現像方法を用いて堆積させることができる。典型的には、第２のマスク層２２は、約１０００オングストロームから約３０００オングストロームの厚さを有するポジ型フォトレジスト材料又はネガ型フォトレジスト材料のいずれかを含む。
【００３０】
図４（Ａ）、（Ｂ）、（Ｃ）、及び（Ｄ）は、ハードマスク層２０及び犠牲層１６をエッチングしてハードマスク層２０’及び犠牲層１６’を形成した結果を示す。ハードマスク層２０’及び犠牲層１６’を形成するためのハードマスク層２０及び犠牲層１６の上述のエッチングは、第２のマスク層２２をマスクとして用いる。ハードマスク層２０及び犠牲層１６の上述のエッチングは、半導体製造技術分野における従来のエッチング方法及び材料を用いて行うことができる。限定的ではない例として、湿式化学エッチング法及び材料、並びに、乾式プラズマ・エッチング法及び材料が挙げられる。乾式プラズマ・エッチング法及び材料は、典型的には、垂直（又は、ほぼ垂直）な側壁をハードマスク層２０’及び犠牲層１６’に与えるため、乾式プラズマ・エッチング法が好ましい場合が多い。典型的には、湿式化学エッチング法は、シリコン窒化物材料のエッチングにはリン酸水溶液エッチャントを高温で用い、シリコン酸化物材料のエッチングにはフッ化水素酸水溶液エッチャントを用いる。典型的には、乾式プラズマ・エッチング法は、シリコン窒化物材料及びシリコン酸化物材料のいずれかの（選択性の有無を問わない）エッチングにフッ化水素酸含有エッチャント・ガス組成物を用いる。
【００３１】
図５（Ａ）、（Ｂ）、（Ｃ）、及び（Ｄ）は、第一に、図４（Ａ）、（Ｂ）、（Ｃ）、及び（Ｄ）のＣＭＯＳ構造体から第２のマスク層２２を剥離した結果を示す。
【００３２】
第２のマスク層２２は、半導体製造技術分野における従来の方法及び材料を用いて剥離することができる。限定的ではない例として、湿式化学剥離法及び材料、並びに、乾式プラズマ剥離法及び材料が挙げられる。上述された方法及び材料の組み合わせもまた考慮される。
【００３３】
図５（Ａ）、（Ｂ）、（Ｃ）、及び（Ｄ）はまた、ハードマスク層２０’及び犠牲層１６’をマスクとして用いると同時に、表面半導体層１４に結晶学的特異性エッチング（crystallographically specific etching）を行って表面半導体層１４’を形成した結果を示す。結晶学的特異性エッチングは、結晶学的特異性エッチャントを用いる。例示的な実施形態に基づいて好ましいものとして、結晶方位（１００）のシリコン表面半導体層１４をエッチングするときに用いることができる具体的な結晶学的特異性エッチャントは、水酸化アンモニウム（すなわち、ＮＨ４ＯＨ）希釈水溶液エッチャント、又は、水酸化テトラメチルアンモニウム（すなわち、（ＣＨ３）４ＮＯＨ）水溶液エッチャントである。従来の一般的な濃度及び露光条件であれば、上述されたエッチャント溶液のいずれを用いても、図５（Ｃ）において最も詳細に示されるＶ字型ノッチを表面半導体層１４’に設けることができる。表面結晶方位（１００）を含むシリコン表面半導体層１４と併せて上述の結晶学的特異性エッチャントを用いたときには、シリコン表面半導体層１４’内のＶ字型ノッチの面は、結晶方位（１１１）を含む。
【００３４】
しかしながら、本発明は、結晶方位（１１１）のみを含むＶ字型ノッチ（V shaped notches）に限定されるのではなく、結晶方位（１００）、（１１０）、及び（１１１）のＶ字型ノッチも含むが、これらに限定されるものではない。必要に応じて、以下にさらに詳細に示されるように、上述の結晶方位のいずれもｎ−ＦＥＴ又はｐ−ＦＥＴのいずれかと共に用いることができる。
【００３５】
図６（Ａ）、（Ｂ）、（Ｃ）、及び（Ｄ）は、図５（Ａ）、（Ｂ）、（Ｃ）、及び（Ｄ）のＣＭＯＳ構造体の上に配置され形成されたフィラー層２４を示す。フィラー（filler）層２４は、幾つかあるフィラー材料のいずれかを含むものとすることができる。限定的ではない例として、導体フィラー材料、半導体フィラー材料、及び誘電体フィラー材料が挙げられる。フィラー材料は、幾つかある方法のいずれかを用いて形成することができる。限定的ではない例として、化学気相堆積法及び物理気相堆積法が挙げられる。典型的には、フィラー層２４は、約５００オングストロームから約１０００オングストロームの厚さを有するシリコン酸化物誘電体フィラー材料などの誘電体フィラー材料を含み、化学気相堆積法を用いながら形成することができる。例示的な実施形態及び本発明との関連において、フィラー層２４は、ハードマスク層２０’を構成するハードマスク材料とは異なるフィラー材料を含む。
【００３６】
図７（Ａ）、（Ｂ）、（Ｃ）、及び（Ｄ）は、フィラー層２４をハードマスク層２０’が露出する厚さまでエッチバックした結果として得られる複数のフィラー層２４’を示す。フィラー層２４をエッチングしてハードマスク層２０’を露出状態で残す、フィラー層２４’を形成するステップは、半導体製造技術分野における従来の方法及び材料を用いて実現することができる。限定的ではない例として、湿式化学エッチング法及び材料、並びに、乾式プラズマ・エッチング法及び材料が挙げられる。上述のエッチング方法及び材料のいずれも用いることができる。典型的には、フィラー層２４は、（Ｂ）において最も詳細に示されるように、ハードマスク層２０’の露出面の下約１００オングストロームから約３００オングストロームの凹部Ｒを有するフィラー層２４’を形成するまでエッチングされる。
【００３７】
図８（Ａ）、（Ｂ）、（Ｃ）、及び（Ｄ）は、図７（Ａ）、（Ｂ）、（Ｃ）、及び（Ｄ）の半導体構造体からハードマスク層２０’を完全に剥離した結果を示す。
【００３８】
ハードマスク層２０’は、半導体製造技術分野における従来の方法及び材料を用いて剥離することができる。限定的ではない例として、ここでも湿式化学剥離法及び材料、並びに、乾式プラズマ剥離法及び材料が挙げられる。典型的には、シリコン窒化物材料を含むときには、ハードマスク層２０’は、リン酸水溶液を高温で用いて剥離することができる。代替的に他の方法及び材料を用いてもよい。
【００３９】
図９（Ａ）、（Ｂ）、（Ｃ）、及び（Ｄ）は、エッチング停止層１８をマスクとして用いながら犠牲層１６’をエッチングした結果として得られる犠牲層１６’’を示す。したがって、犠牲層１６’’は、エッチング停止層１８の下に位置合わせされる。犠牲層１６’をこのようにエッチングして犠牲層１６’’を得るステップは、フィラー層２４’の間に介在する表面半導体層１４’の露出部分も残す。熱シリコン酸化物材料を含むときの犠牲層１６’は、特定の条件の下では、フィラー層２４’が堆積シリコン酸化物材料などの異なるシリコン酸化物材料を含むときに、フィラー層２４’に関して選択的にエッチングすることができる。犠牲層１６’をエッチングして犠牲層１６’’を形成するための典型的なエッチャントは、フッ素含有エッチャント・ガス組成物を含むプラズマ・エッチャント、並びに、他の特定の気体エッチャント及びフッ化水素酸含有材料を含む湿式化学水溶液エッチャントを含む。
【００４０】
図１０（Ａ）、（Ｂ）、（Ｃ）、及び（Ｄ）は、フィラー層２４’及び犠牲層１６’’をマスク層として用いるとともに、ここでも結晶学的特異性エッチャントを用いながら、表面半導体層１４’をさらにエッチングした結果として得られる表面半導体層１４’’を示す。このような結晶学的特異性エッチャントは、好ましくはエッチング停止層１８がアモルファス・シリコン材料又はポリシリコン材料を含むときに、犠牲層１６’’からエッチング停止層１８も剥離する。したがって、上述の結晶学的特異性エッチングによって、表面半導体層１４’’内のフィラー層２４’の下以外の位置に付加的なＶ字型ノッチが形成され配置されるため、完全にギザギザに（serrated）なった波形の（corrugated）複数のＶ字型表面が表面半導体層１４’’に形成される。表面半導体層１４’’の完全にギザギザになった波形の複数のＶ字型表面は、図１０（Ｃ）において最も詳細に示される。
【００４１】
図９（Ａ）、（Ｂ）、（Ｃ）、及び（Ｄ）に示される表面半導体層１４’をエッチングして図１０（Ａ）、（Ｂ）、（Ｃ）、及び（Ｄ）に示される表面半導体層１４’’を得るのに用いられる結晶学的特異性エッチャントは、図４（Ａ）、（Ｂ）、（Ｃ）、及び（Ｄ）に示される表面半導体層をエッチングして図５（Ａ）、（Ｂ）、（Ｃ）、及び（Ｄ）に示される表面半導体層１４’を形成するのに用いられる結晶学的特異性エッチャントと類似であるか、同等であるか、又は同一である。ここでも、より具体的には、こうした結晶学的特異性エッチャントは、水酸化アンモニウム希釈水溶液エッチャント又は水酸化テトラメチルアンモニウム希釈水溶液エッチャントを含む。上述のエッチャントのいずれも、従来の一般的な条件を採用しながら用いることができる。
【００４２】
図１１（Ａ）、（Ｂ）、（Ｃ）、及び（Ｄ）は、図１０（Ａ）、（Ｂ）、（Ｃ）、及び（Ｄ）の半導体構造体からフィラー層２４’及び犠牲層１６’’を剥離した結果を示す。フィラー層２４’及び犠牲層１６’’は、半導体製造技術分野における従来の方法及び材料を用いて剥離することができる。方法及び材料の限定的ではない例として、湿式化学エッチング法及び材料、並びに、乾式プラズマ・エッチング法及び材料が挙げられる。典型的には、フッ化水素酸水溶液エッチャント材料を使用する湿式化学エッチング法及び材料が用いられる。
【００４３】
図１２（Ａ）、（Ｂ）、（Ｃ）、及び（Ｄ）は、第一に、図１１（Ａ）、（Ｂ）、（Ｃ）、及び（Ｄ）のＣＭＯＳ構造体の左側を第３のマスク層２６でマスキングした結果を示す。第３のマスク層２６は、図４（Ａ）、（Ｂ）、（Ｃ）、及び（Ｄ）に示されるマスク層２２を形成するために用いられるマスク材料、厚さ寸法、及び方法と類似であるか、同等であるか、又は同一であるマスク材料を含み、厚さ寸法を有し、方法を用いて形成することができる。典型的には、マスク層２６は、約１０００オングストロームから約３０００オングストロームの厚さを有し、ＣＭＯＳ構造体の右側を露出されたまま残す、フォトレジスト・マスク材料を含む。
【００４４】
図１２（Ａ）、（Ｂ）、（Ｃ）、及び（Ｄ）はまた、表面半導体層１４’’にイオン注入を行った結果として得られる表面半導体層１４’’’を示す。イオン注入は、表面半導体層１４’’’の下側にあるギザギザの波形部分に化学的変成及び組成差を与えるように意図された量の注入イオン２７を用いる。下側にあるギザギザの波形部分のこうした組成差は、注入イオン２７のための投影範囲を表面半導体層１４’’の最小厚さと等しく選択することによって、領域選択的に与えられる。
【００４５】
実用上の見地から、表面半導体層１４’’がシリコン半導体材料を含むときには、シリコン材料よりもシリコン−ゲルマニウム合金材料を選択的にエッチングするエッチャントが当該技術分野において知られているため、注入イオン２７はゲルマニウム注入イオンを含むものとすることができる。他の注入イオンを用いることもできる。典型的には、注入イオン２７は、表面半導体層１４’’’の下側にあるギザギザの波形部分内に注入原子を集中させるために、１平方センチメートル当り約３×１０１４から約３×１０１５のイオン量及び約２５ｋｅＶから約１５０ｋｅＶのエネルギーで与えられる。
【００４６】
図１３（Ａ）、（Ｂ）、（Ｃ）、及び（Ｄ）は、第一に、表面半導体層１４’’’をパターン形成して、第１の表面半導体層１４ａ’’’と第２の表面半導体層１４ｂ’’’とを形成した結果を示す。第１の表面半導体層１４ａ’’’は、例示的な実施形態との関連においては結晶方位（１００）を含むことが好ましい平坦で平らな表面を含む。第２の表面半導体層１４ｂ’’’は、結晶方位（１００）を含むいかなる部分も存在しない結晶方位（１１１）を含むことが好ましい、ギザギザになった波形の複数のＶ字型表面を含む。上述のパターン形成は、半導体製造技術分野における従来の方法及び材料を用いて実現することができる。限定的ではない例として、湿式化学エッチング法及び材料、並びに、乾式プラズマ・エッチング法及び材料が挙げられる。乾式プラズマ・エッチング法及び材料が通常はより一般的である。乾式プラズマ・エッチング法及び材料はまた、典型的には、シリコン又はシリコン・ゲルマニウム合金材料をエッチングするために塩素含有エッチャント・ガス組成物を用いる。
【００４７】
図１３（Ｄ）はまた、特に、図１２（Ｄ）に示される表面半導体層１４’’’の下方に位置する（ことが好ましい）シリコン−ゲルマニウム合金部分をエッチングして、下に複数の空洞部１５が配置された第２の表面半導体層１４ｂ’’’を形成した結果をさらに示す。空洞部１５は、埋め込み誘電体層１２によっても囲まれる。上記で示唆されるように、上述のエッチングは、半導体製造技術分野における従来の方法及び材料を用いて実現することができる。湿式化学エッチング法及び材料は本質的に等方性エッチング法及び材料であるため、空洞部１５を形成する場合により実用的なエッチング方法及び材料であると考えられる。それにもかかわらず、幾つかのより高圧のプラズマ・エッチング法及び材料も特定の条件の下では等方的なものとすることができるため、これらを用いることもできる。特に図１２（Ｄ）に示される表面半導体層１４’’’のシリコン−ゲルマニウム合金部分をエッチングして、図１３（Ｄ）に示される表面半導体層１４ｂ’’’を得るための好ましいエッチャントは、エッチャント材料として四フッ化炭素（すなわち、ＣＦ４）又はトリフルオロメタン（すなわち、ＣＨＦ３）などのフッ素含有エッチャント・ガスを含む。当業者であれば分かるように、図１２（Ｄ）のイオン注入処理手順及び図１３（Ｄ）の等方性エッチング処理手順によって、約２００オングストロームから約１０００オングストロームの単一の厚さをもつギザギザの波形構造体を有する表面半導体層１４ｂ’’’が得られる。
【００４８】
当業者であれば分かるように、図１３（Ｄ）のＣＭＯＳ構造体内の空洞部（voids）１５は、他の場合であれば誘電体分離の目的で空洞部１５の代わりに通常用いられる非中空の誘電体材料より誘電率の低い材料（すなわち、誘電定数がより低い誘電体材料）を含むため、価値がある。図１３（Ａ）、（Ｂ）、（Ｃ）、及び（Ｄ）のＣＭＯＳ構造体内において、このようなより優れた誘電体分離は、図１３（Ａ）、（Ｂ）、（Ｃ）、及び（Ｄ）に示される表面半導体層１４ｂ’’’を電界効果トランジスタのチャネル領域として部分的に用いて製造される電界効果トランジスタのソース／ドレイン領域とチャネル領域との間の電気的相互作用を低減させる限り、望ましい。このようなソース／ドレイン領域とチャネル領域との間の電気的相互作用の低減は、電界効果トランジスタ内の短チャネル効果の発生も低減させる。必要に応じて、及び特定の条件の下においては好ましくは、空洞部１５は、比較的低い（すなわち、約４より小さい）誘電定数の材料で再充填することができる。
【００４９】
図１３（Ａ）、（Ｂ）、（Ｃ）、及び（Ｄ）は、最後に、新たに形成された第１の表面半導体層１４ａ’’’と第２の表面半導体層１４ｂ’’’とを取り囲んで配置された分離領域２８を示す。分離領域２８は、従来の一般的な誘電体分離材料を含むものとすることができる。このような誘電体分離材料の限定的ではない例として、シリコンの酸化物、窒化物、及び酸窒化物が挙げられる。ここでも同様に、他の元素の酸化物、窒化物、及び酸窒化物は除外されない。誘電体分離材料は、半導体製造技術分野における従来の方法を用いて形成することができる。方法の限定的ではない例として、化学気相堆積法及び物理気相堆積法が挙げられる。典型的には、分離領域２８は、少なくとも部分的にシリコン酸化物誘電体分離材料を含む。
【００５０】
図１４（Ａ）、（Ｂ）、（Ｃ）、及び（Ｄ）は、第１の表面半導体層１４ａ’’’を活性領域（すなわち、チャネル領域及びソース／ドレイン領域を含む）として用いて配置された第１のトランジスタＴ１と、第２の表面半導体層１４ｂ’’’を活性領域（すなわち、同様に、チャネル領域及びソース／ドレイン領域を含む）として用いて配置された第２のトランジスタＴ２とを示す。
【００５１】
第１のトランジスタＴ１及び第２のトランジスタＴ２の各々は、（１）第１の表面半導体層１４ａ’’’又は第２の表面半導体層１４ｂ’’’の上に配置されたゲート誘電体３０と、（２）ゲート誘電体３０の上に配置されたゲート電極３２と、（３）ゲート誘電体３０及びゲート電極３２の側壁を囲んで配置されたスペーサ層３４と、（４）第１の表面半導体層１４ａ’’’又は第２の表面半導体層１４ｂ’’’内に配置され、ゲート電極３２によって隔てられた、一対のソース／ドレイン領域３６と、を含む。上述の層及び構造体の各々は、半導体製造技術分野における従来の材料を含み、従来の寸法を有するものとすることができる。上述の層及び構造体の各々はまた、半導体製造技術分野における従来の方法を用いて形成することができる。
【００５２】
ゲート誘電体３０は、真空中で測定された約４から約２０の誘電定数を有する、シリコンの酸化物、窒化物、及び酸窒化物などの従来の誘電体材料を含むものとすることができる。代替的に、ゲート誘電体３０はまた、一般に、約２０から少なくとも約１００の誘電定数を有する、誘電定数のより高い誘電体材料を含むものとすることができる。このような誘電定数のより高い誘電体材料として、酸化ハフニウム、ハフニウム・シリケート、酸化チタン、酸化ランタン、チタン酸バリウム・ストロンチウム（ＢＳＴ）、及び、チタン酸ジルコン酸鉛（ＰＺＴ）を挙げることができるが、これらに限定されるものではない。ゲート誘電体３０は、その組成における１つ又は複数の材料に適した幾つかの方法のいずれかを用いて形成することができる。熱又はプラズマによる酸化法又は窒化法、（原子層化学気相堆積法を含む）化学気相堆積法、及び、（スパッタリング法を含む）物理気相堆積法が挙げられるが、これらに限定されるものではない。典型的には、ゲート誘電体３０は、約８オングストロームから約７０オングストロームの厚さの熱シリコン酸化物誘電体材料を含む。
【００５３】
ゲート電極３２は、特定の金属、金属合金、金属窒化物、及び金属シリサイド、並びに、その積層体及び複合体を含む材料を含むものとすることができるが、これらに限定されるものではない。ゲート電極３２はまた、ドープされたポリシリコン及びポリシリコン−ゲルマニウム合金材料（すなわち、１立方センチメートル当り約１×１０１８ドーパント原子から約１×１０２２ドーパント原子のドーパント濃度を有する）、及び、ポリサイド材料（必要に応じてゲルマニウムドープすることもできる、ドープされたポリシリコン／金属シリサイド・スタック材料）を含むことができる。同様に、上述の材料もまた、幾つかある方法のいずれかを用いて形成することができる。限定的ではない例として、サリサイド法、（原子層化学気相堆積法を含む）化学気相堆積法、及び、限定されるものではないが蒸着法及びスパッタリング法などといった物理気相堆積法が挙げられる。典型的には、ゲート電極３２は、約６００オングストロームから約２０００オングストロームの厚さのドープされたポリシリコン材料を含む。
【００５４】
スペーサ３４は、導体材料及び誘電体材料を含む材料を含むものとすることができるが、これらに限定されるものではない。導体スペーサ材料は、あまり一般的ではないが公知である。誘電体スペーサ材料は、より一般的である。スペーサ材料は、分離領域２８を形成するのに用いられる方法と類似であるか、同等であるか、又は同一である方法を用いて形成することができるが、材料は、特定の条件の下では異なる場合がある。スペーサ層３４はまた、典型的にはスペーサ層３４の対が分離領域２８を構成する分離材料とは異なるスペーサ材料を含むものであることが必要なブランケット層堆積法及び異方性エッチバック法を用いることによって、特徴的な内向きのスペーサ形状として形成される。典型的には、分離領域２８がシリコン酸化物分離材料を含むときに、スペーサ層３４は、シリコン窒化物スペーサ材料を含む。
【００５５】
最後に、第１のトランジスタＴ１内のソース／ドレイン領域３６は、典型的にはリン・ドーパント又は砒素ドーパントのいずれかを含む従来の一般的な（ｎ−ＦＥＴ型の第１のトランジスタＴ１のための）ｎ導電型ドーパントを含む。同様に、第２のトランジスタＴ２内のソース／ドレイン領域３６は、典型的にはホウ素ドーパント又はインジウム・ドーパントを含む従来の一般的な（ｐ−ＦＥＴ型の第２のトランジスタＴ２のための）ｐ導電型ドーパントを含む。当業者であれば分かるように、ソース／ドレイン領域３６は、２段階のイオン注入法を用いて形成される。本方法における第１のイオン注入プロセス・ステップは、スペーサ３４がない状態のゲート電極３２をマスクとして用いて、スペーサ層３４の下に延びる拡張領域を形成する。第２のイオン注入プロセス・ステップは、ゲート電極３２及びスペーサ層３４をマスクとして用いて、拡張領域を同時に組み込みながらソース／ドレイン領域３６のより広いコンタクト領域部分を形成する。ドーパント・レベルは、ソース／ドレイン領域３６の各々の内部において１立方センチメートル当り約１×１０１９ドーパント原子から約１×１０２１ドーパント原子である。ソース／ドレイン領域３６内の拡張領域は、特定の条件の下ではソース／ドレイン領域３６内のコンタクト領域より低濃度にドープすることもできるが、このような異なるドーピング濃度は本発明の要件ではない。
【００５６】
例示的な実施形態の関連する特徴として、図１４（Ａ）及び図（Ｄ）により詳細に示されるように、第２の表面半導体層１４ｂ’’’内のソース／ドレイン領域３６の露出面は、複数のＶ字型溝又はノッチによってギザギザの波形にされている。同様に、ゲート電極３２は、非平行に（non-parallel）配置されて、より特定的には名目上直角に（nominally perpendicular）配置されて、複数のＶ字型溝を横断する。
【００５７】
このようなギザギザの波形によって、後に第２の表面半導体層１４ｂ’’’内のソース／ドレイン領域３６に接触するコンタクト・スタッドを形成するときに、第２の表面半導体層１４ｂ’’’のソース／ドレイン領域３６の表面接触面積が増大する。その結果として、このような表面接触面積の増大によって、第２の表面半導体層１４ｂ’’’のソース／ドレイン領域３６に接触するコンタクト・スタッドの接触抵抗がより低下する。
【００５８】
さらに、ゲート３２をＶ字型溝と平行に配置すると、所与の特定のゲート３２の限界寸法に対して有効なゲート長が増大するため、Ｖ字型溝に対してゲート３２を非平行に、好ましくは直角に、通すことが望ましい。
【００５９】
図１５（Ａ）は、図１４（Ａ）、（Ｂ）、（Ｃ）、及び（Ｄ）の半導体構造体の概略斜視図を示す。
【００６０】
図１５（Ａ）は、第１のトランジスタＴ１と第２のトランジスタＴ２とを含むＣＭＯＳ構造体を示す。第１のトランジスタＴ１は、好ましくは、（結晶方位（１００）をもつことが好ましい平坦で平らな表面を含む）第１の表面半導体層１４ａ’’’を第１の活性領域として用いるｎ−ＦＥＴである。第２のトランジスタＴ２は、好ましくは（結晶方位（１００）が全く存在しない（１１１）結晶方位をもつことが好ましい、立体的にギザギザになった波形の複数のＶ字型溝付き表面を含む）第２の表面半導体層１４ｂ’’’を第２の活性領域として用いるｐ−ＦＥＴである。当業者であれば分かるように、第１のトランジスタＴ１及び第２のトランジスタの活性領域について異なる結晶方位を用いることによって、第１のトランジスタＴ１及び第２のトランジスタＴ２の両方において電荷キャリア移動度の向上がもたらされる。
【００６１】
特定の好ましい実施形態はまた、第２の活性領域１４ｂ’’’は（選択的イオン注入プロセス及び選択的エッチング・プロセスに伴う）単一厚さを有しており、それにより第２の表面半導体層１４ｂ’’’の部分を埋め込み誘電体層１２から分離する複数の空洞部（voids）１５が得られることを考慮している。このような空洞部１５によって、第２のトランジスタＴ２内のチャネル分離が改善されたソース／ドレイン３６が得られる。同様に、第２のトランジスタのソース／ドレイン領域３６は、第２のトランジスタのソース／ドレイン領域３６に接触するコンタクト・スタッドを形成するときに接触面積を増大させることを可能にするギザギザの波形表面を含む。
【００６２】
上述の好ましい実施形態は、本発明を限定するものではなく、本発明を例示するものである。上述の好ましい実施形態によるＣＭＯＳ構造体の方法、材料構造、及び寸法を変更し、改変することができるが、その場合でも、本発明による、さらに言えば特許請求の範囲によるＣＭＯＳ構造体が依然として提供される。
【図面の簡単な説明】
【００６３】
【図１】（Ａ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略平面図である。（Ｂ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略断面図である。
【図２】（Ａ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略平面図である。（Ｂ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略断面図である。
【図３】（Ａ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略平面図である。（Ｂ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略断面図である。（Ｃ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略断面図である。（Ｄ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略断面図である。
【図４】（Ａ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略平面図である。（Ｂ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略断面図である。（Ｃ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略断面図である。（Ｄ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略断面図である。
【図５】（Ａ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略平面図である。（Ｂ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略断面図である。（Ｃ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略断面図である。（Ｄ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略断面図である。
【図６】（Ａ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略平面図である。（Ｂ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略断面図である。（Ｃ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略断面図である。（Ｄ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略断面図である。
【図７】（Ａ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略平面図である。（Ｂ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略断面図である。（Ｃ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略断面図である。（Ｄ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略断面図である。
【図８】（Ａ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略平面図である。（Ｂ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略断面図である。（Ｃ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略断面図である。（Ｄ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略断面図である。
【図９】（Ａ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略平面図である。（Ｂ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略断面図である。（Ｃ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略断面図である。（Ｄ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略断面図である。
【図１０】（Ａ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略平面図である。（Ｂ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略断面図である。（Ｃ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略断面図である。（Ｄ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略断面図である。
【図１１】（Ａ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略平面図である。（Ｂ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略断面図である。（Ｃ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略断面図である。（Ｄ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略断面図である。
【図１２】（Ａ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略平面図である。（Ｂ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略断面図である。（Ｃ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略断面図である。（Ｄ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略断面図である。
【図１３】（Ａ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略平面図である。（Ｂ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略断面図である。（Ｃ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略断面図である。（Ｄ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略断面図である。
【図１４】（Ａ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略平面図である。（Ｂ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略断面図である。（Ｃ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略断面図である。（Ｄ）：本発明の１つの実施形態に従って製造されるＣＭＯＳ構造体の概略断面図である。
【図１５】図１４の半導体構造体の概略斜視図である。
【符号の説明】
【００６４】
１０：ベース半導体基板
１２：埋め込み誘電体層
１４、１４’、１４’’、１４’’’：表面半導体層
１４ａ’’’：第１の表面半導体層
１４ｂ’’’：第２の表面半導体層
１５：空洞部
１６、１６’、１６’’：犠牲層
１８：エッチング停止層
２０、２０’：ハードマスク層
２２：第２のマスク層
２４、２４’：フィラー層
２８：分離領域
３０：ゲート誘電体
３２：ゲート電極
３４：スペーサ層
３６：ソース／ドレイン領域
Ｔ１：第１のトランジスタ
Ｔ２：第２のトランジスタ
【図１】
2008131032.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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