(57)【要約】【課題】本発明は、外部から入力する外部信号に依存されずに出力信号をクリアできるクリア機能を備えたラッチ回路及びそれを備えたフリップフロップ回路並びに論理回路に関し、出力信号をクリアするクリア機能を備え、高速動作が可能なラッチ回路及びそれを備えたフリップフロップ回路並びに論理回路を提供することを目的とする。【解決手段】ラッチ回路１は、入力部１６に入力された制御信号ＣＮＴに基づいて、入力部２から入力された外部信号Ｄの出力／非出力を切り替える切替回路３と、切替回路３から出力された信号を入力信号として入力し、当該入力信号に基づいて出力した出力信号Ｑの論理レベルの状態を保持する状態保持回路５と、入力部１８から入力されたクリア信号ＣＬＲに基づいて当該入力信号の論理レベルをクリアレベルにするクリア回路７とを有している。【選択図】図１
2008167292.tif 000002
【特許請求の範囲】
【請求項１】
所定の制御信号に基づいて、外部から入力する外部信号の出力／非出力を切り替える切替回路と、
前記切替回路から出力された信号を入力信号として入力し、前記入力信号に基づいて出力した出力信号の論理レベルの状態を保持する状態保持回路と、
クリア信号に基づいて、前記入力信号の論理レベルをクリアレベルにするクリア回路と
を有することを特徴とするラッチ回路。
【請求項２】
請求項１記載のラッチ回路において、
前記入力信号が伝達される前記状態保持回路の信号経路上には、インバータ回路のみが配置されていること
を特徴とするラッチ回路。
【請求項３】
請求項１又は２に記載のラッチ回路において、
前記クリア回路は、前記切替回路及び前記状態保持回路の少なくとも一方を介して前記入力信号の前記論理レベルをクリアレベルにすること
を特徴とするラッチ回路。
【請求項４】
請求項３記載のラッチ回路において、
前記切替回路は、前記所定の制御信号が入力するゲート端子と、前記クリア回路が接続されるバックゲート端子とを備えた第１トラジスタを有すること
を特徴とするラッチ回路。
【請求項５】
請求項３又は４に記載のラッチ回路において、
前記状態保持回路は、前記入力信号が入力する入力端に前記出力信号をフィードバックして前記出力信号の前記論理レベルを保持する状態保持経路の接続／切断を、前記所定の制御信号に基づいて前記切替回路の非出力／出力状態と同期させて切り替える保持経路接続／切断回路を有し、
前記保持経路接続／切断回路は、前記所定の制御信号が入力するゲート端子と、前記クリア回路が接続されるバックゲート端子とを有する第２トラジスタを有すること
を特徴とするラッチ回路。
【請求項６】
請求項５記載のラッチ回路において、
前記クリア回路は、前記切替回路の前記非出力状態時に前記入力信号の前記論理レベルを前記クリアレベルにすること
を特徴とするラッチ回路。
【請求項７】
請求項４乃至６のいずれか１項に記載のラッチ回路において、
前記インバータ回路は、ＣＭＯＳ構造を有し、
前記クリア回路は、前記バックゲート端子を介して前記入力信号の電位を前記インバータ回路のｐ型トランジスタの閾値電圧より低くして前記入力信号の前記論理レベルを低レベルに変化させ、及び／又は前記バックゲート端子を介して前記入力信号の電位を前記インバータ回路のｎ型トランジスタの閾値電圧より高くして前記入力信号の前記論理レベルを高レベルに変化させること
を特徴とするラッチ回路。
【請求項８】
請求項５乃至７のいずれか１項に記載のラッチ回路において、
前記インバータ回路は、ＣＭＯＳ構造を有し、
前記クリア回路は、前記入力信号の電位が前記インバータ回路のｐ型トランジスタの閾値電圧より低くなるように前記バックゲート端子を介して電流を吸い込んで、前記入力信号の前記論理レベルを低レベルに変化させ、及び／又は前記入力信号の電位が前記インバータ回路のｎ型トランジスタの閾値電圧より高くなるように前記バックゲート端子を介して電流を供給して、前記入力信号の前記論理レベルを高レベルに変化させること
を特徴とするラッチ回路。
【請求項９】
外部から入力する外部信号に依存されずに出力信号をクリアできるクリア機能を備えたフリップフロップ回路において、
請求項１乃至８のいずれか１項に記載のラッチ回路を備えていること
を特徴とするフリップフロップ回路。
【請求項１０】
外部から入力する複数の外部信号を選択して出力するネットワーク構造を備えた論理回路において、
所定の制御信号に基づいて、前記複数の外部信号のうちの１つを選択する選択回路と、
前記選択回路から出力した信号を入力信号として入力し、前記入力信号に基づいて出力した出力信号の論理レベルの状態を保持する状態保持回路と、
クリア信号に基づいて、前記入力信号の論理レベルをクリアレベルにするクリア回路と
を有することを特徴とする論理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部から入力する外部信号に依存されずに出力信号をクリアできるクリア機能を備えたラッチ回路及びそれを備えたフリップフロップ回路並びに論理回路に関する。
【背景技術】
【０００２】
図１６は、従来のＤフリップフロップ（ＤＦＦ）回路１０１の回路構成を示している。図１６に示すように、ＤＦＦ回路１０１は、入力側に配置されてＤラッチ回路を構成するマスタ回路１１０と、出力側に配置されてＤラッチ回路を構成するスレーブ回路１１２とを有している。マスタ回路１１０は、外部から外部信号Ｄが入力される入力部１０２に入力端が接続され、出力端がスレーブ回路１１２の入力端に接続されている。スレーブ回路１１２の出力端は、出力信号Ｑが出力される出力部１０４に接続されている。
【０００３】
マスタ回路１１０は、入力部１０２に入力端が接続されたゲーテッドインバータ回路１０３と、ゲーテッドインバータ回路１０３の出力端に入力端が接続され、出力端がマスタ回路１１０の出力端になる状態保持回路１０６とを有している。ゲーテッドインバータ回路１０３は、制御信号としてのクロック信号ＣＬＫ、ＣＬＫＸに基づいて、外部信号Ｄに対して位相が１８０°反転した第１反転信号の出力／非出力が切り替えられるようになっている。
【０００４】
状態保持回路１０６は、インバータ回路１０５と、ゲーテッドインバータ回路１０７とを有している。インバータ回路１０５には、ゲーテッドインバータ回路１０３から第１反転信号が入力される。また、インバータ回路１０５は、第１反転信号に対して位相が１８０°反転した第２反転信号をゲーテッドインバータ回路１０７及びスレーブ回路１１２に出力するようになっている。ゲーテッドインバータ回路１０７は、クロック信号ＣＬＫ、ＣＬＫＸに基づいて、第２反転信号に対して位相が１８０°反転した第３反転信号の出力／非出力が切り替えられるようになっている。
【０００５】
ゲーテッドインバータ回路１０７は、ゲーテッドインバータ回路１０３の出力／非出力に同期して第３反転信号を非出力／出力するように動作する。このため、ゲーテッドインバータ回路１０７は、ゲーテッドインバータ回路１０３が非出力状態時にインバータ回路１０５の入出力端を結ぶ信号保持経路を接続する。これにより、状態保持回路１０６内にインバータ回路１０５及びゲーテッドインバータ回路１０７によりラッチループが形成される。インバータ回路１０５に入力される第１反転信号と、ゲーテッドインバータ回路１０７が出力する第３反転信号とは同位相である。このため、状態保持回路１０６は、ラッチループが形成されてゲーテッドインバータ回路１０３が非出力状態である限り、第２反転信号の論理レベルの状態を保持し続ける。
【０００６】
図１６に示すように、スレーブ回路１１２はマスタ回路１１０と同様の構成を有している。スレーブ回路１１２は、ゲーテッドインバータ回路１０９と、状態保持回路１０８とを有している。ゲーテッドインバータ回路１０９はマスタ回路１１０のゲーテッドインバータ回路１０３に対応し、状態保持回路１０８はマスタ回路１１０の状態保持回路１０６に対応する。状態保持回路１０８は、インバータ回路１１１と、ゲーテッドインバータ回路１１３とを有している。インバータ回路１１１は状態保持回路１０６のインバータ回路１０５に対応し、ゲーテッドインバータ回路１１３は状態保持回路１０６のゲーテッドインバータ回路１０７に対応する。
【０００７】
ゲーテッドインバータ回路１０９には、マスタ回路１１０から出力された第２反転信号が入力される。インバータ回路１１１は、第２反転信号に対して位相が１８０°反転した第４反転信号を出力部１０４に出力する。第４反転信号は出力信号Ｑになる。
【０００８】
図１７は、従来のクリア機能付ＤＦＦ回路２０１の回路構成を示している。図１７に示すように、クリア機能付ＤＦＦ回路２０１は、ＤＦＦ回路１０１のインバータ回路１０５、１１１に代えて、クリア信号ＣＬＲが入力されるクリア入力部１１６に接続された一方の端子を備えたＮＯＲ回路１１５、１１７を有している。クリア機能付ＤＦＦ回路２０１は、高レベルのクリア信号ＣＬＲが入力されると、外部信号Ｄの論理レベルに依存されずに出力信号Ｑを低レベルにクリアすることができる。
【０００９】
図１８は、従来のクリア機能付Ｄラッチ回路３０１の回路構成を示している。図１８に示すように、クリア機能付Ｄラッチ３０１は、外部信号Ｄが入力する入力部１０２に入力端が接続されたゲーテッドインバータ回路１２１と、ゲーテッドインバータ回路１２１の出力端に入力端が接続され、出力信号Ｑが出力する出力部１０４に出力端が接続された状態保持部１３０とを有している。状態保持回路１３０は、クリア信号ＣＬＲが入力される一方の入力端と、ゲーテッドインバータ回路１２１の出力信号が入力される他方の入力端と、状態保持回路１３０の出力端となる出力端とを備えたＮＯＲ回路１２３を有している。さらに状態保持回路１３０は、ＮＯＲ回路１２３の出力端に接続された入力端と、ＮＯＲ回路１２３の入力端に接続された出力端とを備えたゲーテッドインバータ回路１２５を有している。
【００１０】
ゲーテッドインバータ回路１２１は、電源電圧ＶＤＤが印加される電源端子と、基準電位ＶＳＳとなるグランド端子との間で直列接続されたｐ型の相補型金属酸化膜半導体（ＰＭＯＳＦＥＴ）１３１、１３３及びｎ型のＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ）１３５、１３７を有している。外部信号Ｄは、ＰＭＯＳＦＥＴ１３１及びＮＭＯＳＦＥＴ１３７のゲート端子にそれぞれ入力される。クロック信号ＣＬＫは、ＰＭＯＳＦＥＴ１３３のゲート端子に入力され、クロック信号ＣＬＫＸは、ＮＭＯＳＦＥＴ１３５のゲート端子に入力される。
【００１１】
ＮＯＲ回路１２３は、電源端子とグランド端子との間で直列接続されたＰＭＯＳＦＥＴ１４１、１４３及びＮＭＯＳＦＥＴ１４５と、ＮＭＯＳＦＥＴ１４５に並列接続されたＮＭＯＳＦＥＴ１４７とを有している。ゲーテッドインバータ回路１２１の出力信号は、ＰＭＯＳＦＥＴ１４３及びＮＭＯＳＦＥＴ１４５のゲート端子にそれぞれ入力され、クリア信号ＣＬＲは、ＰＭＯＳＦＥＴ１４１及びＮＭＯＳＦＥＴ１４７のゲート端子にそれぞれ入力される。
【００１２】
ゲーテッドインバータ回路１２５は、電源端子とグランド端子との間で直列接続されたＰＭＯＳＦＥＴ１５１、１５３及びＮＭＯＳＦＥＴ１５５、１５７を有している。ＮＯＲ回路１２３の出力信号は、ＰＭＯＳＦＥＴ１５１及びＮＭＯＳＦＥＴ１５７のゲート端子にそれぞれ入力される。クロック信号ＣＬＫＸはＰＭＯＳＦＥＴ１５３のゲート端子に入力され、クロック信号ＣＬＫはＮＭＯＳＦＥＴ１５５のゲート端子に入力される。
【００１３】
クリア機能付Ｄラッチ回路３０１は、高レベルのクリア信号ＣＬＲが入力されると、ＰＭＯＳＦＥＴ１４１がオフ状態になって電源端子とＮＯＲ回路１２３の出力端子との接続を切断し、ＮＭＯＳＦＥＴ１４７がオン状態になってＮＯＲ回路１２３の出力端とグランド端子とを接続する。これにより、出力信号Ｑは外部信号Ｄの論理レベルに依存されずに低レベルにクリアされる。
【００１４】
図１９は、従来のクリア機能付ＤＦＦ回路２０１の他の回路構成を示している。図１９に示すクリア機能付ＤＦＦ回路２０１は、図１７に示すクリア機能付ＤＦＦ回路２０１のゲーテッドインバータ回路１０３、１０９に代えてトランスファゲート回路１６１、１７１を有し、ＮＯＲ回路１１５、１１７に代えてクリア信号ＣＬＲが入力される一方の入力端を備えたＮＡＮＤ回路１６３、１７３を有している。さらに、図１９に示すクリア機能付ＤＦＦ回路２０１は、図１７に示すクリア機能付ＤＦＦ回路２０１のゲーテッドインバータ回路１０７に代えてトランスファゲート回路１６５及びインバータ回路１６７を有し、ゲーテッドインバータ回路１１３に代えてトランスファゲート回路１７５及びインバータ回路１７７を有している。
【００１５】
図１９に示すように、ＮＡＮＤ回路１６３、１７３の出力端がインバータ回路１６７、１７７の入力端にそれぞれ接続され、インバータ回路１６７、１７７の出力端がトランスファゲート回路１６５、１７５の入力端にそれぞれ接続され、トランスファゲート回路１６５、１７５の出力端がＮＡＮＤ回路１６３、１７３の他方の入力端にそれぞれ接続されている。
【００１６】
クリア機能付ＤＦＦ回路２０１は、低レベルのクリア信号ＣＬＲが入力されると、ＮＡＮＤ回路１６３、１７３の出力信号の論理レベルが常に高レベルになるので、外部信号Ｄの論理レベルに依存せずに出力信号Ｑを高レベルにクリアすることができる。
【００１７】
図２０は、従来のクリア機能付Ｄラッチ回路３０１の他の回路構成を示している。図２０に示すクリア機能付Ｄラッチ回路３０１は、図１８に示すクリア機能付Ｄラッチ回路３０１のゲーテッドインバータ回路１２１に代えてトランスファゲート回路１８１を有し、ＮＯＲ回路１２３に代えて、クリア信号ＣＬＲが入力される一方の入力端を備えたＮＡＮＤ回路１８３を有している。さらに、図２０に示すクリア機能付Ｄラッチ回路３０１は、図１８に示すクリア機能付ＤＦＦ回路３０１のゲーテッドインバータ回路１２５に代えてトランスファゲート回路１８５及びインバータ回路１８７を有している。
【００１８】
トランスファゲート回路１８１は、並列接続されたＰＭＯＳＦＥＴ１９１及びＮＭＯＳＦＥＴ１９３を有している。ＰＭＯＳＦＥＴ１９１のゲート端子には、クロック信号ＣＬＫが入力され、ＮＭＯＳＦＥＴ１９３のゲート端子には、クロック信号ＣＬＫＸが入力される。ＰＭＯＳＦＥＴ１９１及びＮＭＯＳＦＥＴ１９３のソース端子は互いに接続されており、外部信号Ｄが入力される。ＰＭＯＳＦＥＴ１９１及びＮＭＯＳＦＥＴ１９３のドレイン端子は互いに接続されており、出力信号が出力する。
【００１９】
ＮＡＮＤ回路１８３は、電源端子とグランド端子との間で直列接続されたＰＭＯＳＦＥＴ２１３及びＮＭＯＳＦＥＴ２１５、２１７と、ＰＭＯＳＦＥＴ２１３に並列接続されたＰＭＯＳＦＥＴ２１１とを有している。トランスファゲート回路１８１の出力信号は、ＰＭＯＳＦＥＴ２１３及びＮＭＯＳＦＥＴ２１５のゲート端子にそれぞれ入力され、クリア信号ＣＬＲは、ＰＭＯＳＦＥＴ２１１及びＮＭＯＳＦＥＴ２１７のゲート端子にそれぞれ入力される。
【００２０】
インバータ回路１８７は、電源端子とグランド端子との間で直列接続されたＰＭＯＳＦＥＴ２２１及びＮＭＯＳＦＥＴ２２３を有している。ＰＭＯＳＦＥＴ２２１及びＮＭＯＳＦＥＴ２２３のゲート端子には、ＮＡＮＤ回路１８３の出力信号が入力され、ＰＭＯＳＦＥＴ２２１及びＮＭＯＳＦＥＴ２２３のドレイン端子から反転信号が出力される。
【００２１】
トランスファゲート回路１８５は、並列接続されたＰＭＯＳＦＥＴ１９５及びＮＭＯＳＦＥＴ１９７を有している。ＰＭＯＳＦＥＴ１９５のゲート端子には、クロック信号ＣＬＫＸが入力され、ＮＭＯＳＦＥＴ１９７のゲート端子には、クロック信号ＣＬＫが入力される。ＰＭＯＳＦＥＴ１９５及びＮＭＯＳＦＥＴ１９７のソース端子は互いに接続されてインバータ回路１８７の出力端に接続され、ドレイン端子は互いに接続されてＮＡＮＤ回路１８３の他方の入力端に接続されている。
【００２２】
クリア機能付Ｄラッチ回路３０１は、低レベルのクリア信号ＣＬＲが入力されると、ＮＭＯＳＦＥＴ２１７がオフ状態になってグランド端子とＮＯＲ回路１２３の出力端との接続を切断し、ＰＭＯＳＦＥＴ２１１がオン状態になってＮＯＲ回路１２３の出力端と電源端子とを接続する。これにより、出力信号Ｑは外部信号Ｄの論理レベルに依存されずに高レベルにクリアされる。
【特許文献１】特開平０１−１９２２１２号公報
【特許文献２】特開平０４−０７０００３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２３】
図１７乃至図２０に示すように、状態保持回路１０６、１０８、１３０は、出力信号Ｑをクリアするために、入力端から出力端に向かって入力された信号が伝達する信号経路上にＮＯＲ回路１１５、１１７、１２３やＮＡＮＤ回路１６３、１７３、１８３を有している。ＮＯＲ回路やＮＡＮＤ回路等の論理回路はインバータ回路と比較して多くのＦＥＴを有している。このため、ＮＯＲ回路やＮＡＮＤ回路等が接続された配線には、相対的に大きな負荷が付加される。従って、クリア機能付ＤＦＦ回路２０１及びクリア機能付Ｄラッチ回路３０１は、クリア機能を有しないＤＦＦ回路１０１と比べて信号経路上の負荷が大きくなる。
【００２４】
クリア機能付ＤＦＦ回路２０１及びクリア機能付Ｄラッチ回路３０１は、クリア動作をしていない通常動作においても、高速で動作する必要のある信号経路に余分な負荷が付いてしまう。これにより、クリア機能付ＤＦＦ回路２０１及びクリア機能付Ｄラッチ回路３０１の高速動作は損なわれてしまうという問題が生じる。
【００２５】
本発明の目的は、出力信号をクリアするクリア機能を備え、高速動作が可能なラッチ回路及びそれを備えたフリップフロップ回路並びに論理回路を提供することにある。
【課題を解決するための手段】
【００２６】
上記目的は、所定の制御信号に基づいて、外部から入力する外部信号の出力／非出力を切り替える切替回路と、前記切替回路から出力された信号を入力信号として入力し、前記入力信号に基づいて出力した出力信号の論理レベルの状態を保持する状態保持回路と、クリア信号に基づいて、前記入力信号の論理レベルをクリアレベルにするクリア回路とを有することを特徴とするラッチ回路によって達成される。
【００２７】
また、上記目的は、外部から入力する外部信号に依存されずに出力信号をクリアできるクリア機能を備えたフリップフロップ回路において、上記本発明のラッチ回路を備えていることを特徴とするフリップフロップ回路によって達成される。
【００２８】
さらに、上記目的は、外部から入力する複数の外部信号を選択して出力するネットワーク構造を備えた論理回路において、所定の制御信号に基づいて、前記複数の外部信号のうちの１つを選択する選択回路と、前記選択回路から出力した信号を入力信号として入力し、前記入力信号に基づいて出力した出力信号の論理レベルの状態を保持する状態保持回路と、クリア信号に基づいて、前記入力信号の論理レベルをクリアレベルにするクリア回路とを有することを特徴とする論理回路によって達成される。
【発明の効果】
【００２９】
本発明によれば、出力信号をクリアするクリア機能を備え、高速動作が可能なラッチ回路及びそれを備えたフリップフロップ回路並びに論理回路が実現できる。
【発明を実施するための最良の形態】
【００３０】
本発明の一実施の形態によるラッチ回路及びそれを備えたフリップフロップ回路並びに論理回路について図１乃至図１５を用いて説明する。まず、本実施の形態によるラッチ回路及びフリップフロップ回路について図１乃至図１４を用いて説明する。図１は、本実施の形態によるラッチ回路の基本的な概略構成を示している。図１に示すように、ラッチ回路１は、外部から外部信号Ｄが入力される入力部２と、所定の制御信号ＣＮＴが入力される入力部１６と、入力部１６に入力された制御信号ＣＮＴに基づいて、入力部２から入力された外部信号Ｄの出力／非出力を切り替える切替回路３と、切替回路３から出力された信号を入力信号として入力し、当該入力信号に基づいて出力した出力信号Ｑの論理レベルの状態を保持する状態保持回路５と、出力信号Ｑが出力する出力部４と、クリア信号ＣＬＲが入力される入力部１８と、入力部１８から入力されたクリア信号ＣＬＲに基づいて当該入力信号の論理レベルをクリアレベルにするクリア回路７とを有している。
【００３１】
状態保持回路５は、切替回路３から出力された信号を入力信号として入力し、例えばＣＭＯＳ構造のインバータ回路１０と、当該入力信号が入力するインバータ回路１０の入力端に出力信号Ｑをフィードバックして出力信号Ｑの論理レベルを保持する状態保持経路の接続／切断を、制御信号ＣＮＴに基づいて切り替える保持経路接続／切断回路６とを有している。保持経路接続／切断回路６は、切替回路３の非出力／出力状態と同期して出力／非出力状態となるように動作する。
【００３２】
また、当該入力信号が伝達される状態保持回路５の信号経路上には、インバータ回路１０のみが配置されている。このため、ラッチ回路１は、従来のクリア機能付Ｄラッチ回路３０１と比較して信号経路上の負荷が小さくなる。これにより、ラッチ回路１は高速動作が可能になる。
【００３３】
クリア回路７は、例えば電源電圧が印加される電源端子側又は基準電位となるグランド端子側に切り替えられて、状態保持回路５の入力端を電源端子又はグランド端子に接続するスイッチ回路（不図示）を有している。あるいはクリア回路７は、例えば状態保持回路５の入力端が電源電圧レベル又はグランドレベルになるように、当該入力端を介して電源端子から電流を吸い込んだり、当該入力端を介してグランド端子側に電流を供給したりする電流源を有している。これにより、後程説明するように、クリア回路７は状態保持回路５に入力される入力信号の論理レベルをクリアレベル（高レベル又は低レベル）にして出力信号Ｑをクリアすることができる。
【００３４】
次に、ラッチ回路１の動作について説明する。以下では、切替回路３は、制御信号ＣＮＴが高レベル状態であると信号を出力する出力状態になり、制御信号ＣＮＴが低レベル状態であると信号を出力しない非出力状態になり、一方、保持経路接続／切断回路６は、制御信号ＣＮＴが高レベル状態であると状態保持経路を切断して信号を出力しない非出力状態になり、制御信号ＣＮＴが低レベル状態であると状態保持経路を接続して出力状態になると仮定して説明する。
【００３５】
まず、ラッチ回路１の通常動作について説明する。制御信号ＣＮＴが高レベル状態時に入力部２に外部信号Ｄが入力されると、切替回路３は外部信号Ｄを入力端から出力端へ伝達するオン状態になる。これにより、切替回路３は外部信号Ｄに基づく信号を出力する。当該信号は入力信号として状態保持回路５に入力される。その際、保持経路接続／切断回路６は非出力状態である。このため、保持経路接続／切断回路６の出力端は状態保持回路５の入力端に対して高インピーダンス状態になっている。また通常動作時には、切替回路３と状態保持回路５との接続点に接続されたクリア回路７の接続端は状態保持回路５の入力端に対して、例えば高イピーダンス状態になっている。このため、保持経路接続／切断回路６及びクリア回路７は状態保持回路５の入力端から切り離されていると看做すことができる。従って、通常動作時には、保持経路接続／切断回路６及びクリア回路７は信号線経路上の負荷にはならない。
【００３６】
状態保持回路５に入力された入力信号はインバータ回路１０で位相が１８０°反転して出力端から出力される。当該出力端は出力部４に接続されているので、インバータ回路１０で反転した反転信号は、入力信号に基づいた出力信号Ｑとして出力部４から出力する。
【００３７】
ここで、制御信号ＣＮＴが低レベル状態になると、切替回路３は入力端から出力端に外部信号Ｄを伝達しないオフ状態になり、保持経路接続／切断回路６は入力端から出力端に信号を伝達するオン状態になる。これにより、切替回路３は非出力状態になり、保持経路接続／切断回路６は出力状態になる。保持経路接続／切断回路６は状態保持経路を接続する。これにより、状態保持回路５内には、インバータ回路１０と保持経路接続／切断回路６によりラッチループが形成される。保持経路接続／切断回路６は例えばインバータ回路として動作する。これにより、保持経路接続／切断回路６はインバータ回路１０から出力された反転信号の位相を１８０°反転して入力信号と同位相の信号を出力する。当該信号はインバータ回路１０に入力される。一方、切替回路３の出力端は状態保持回路５の入力端に対して高インピーダンス状態になるので、当該入力端から切り離されていると看做すことができる。従って、状態保持回路５は出力信号Ｑの論理レベルの状態を保持すると共に出力し続けることができる。
【００３８】
次に、ラッチ回路１のクリア動作について説明する。クリア回路７は、例えば切替回路３の非出力状態時に入力信号の論理レベルをクリアレベルにするようになっている。まず、出力信号Ｑを高レベルにクリアする場合について説明する。出力信号Ｑを高レベルにクリアするためのクリア信号ＣＬＲが入力部１８に入力されると、例えばクリア回路７は、不図示のスイッチ回路をグランド端子側に切り替える。これにより、入力信号の論理レベルは低レベルのクリアレベルに変化する。入力信号の論理レベルが低レベルになると、状態保持回路５に入力される入力信号の電位はインバータ回路１０のＰＭＯＳＦＥＴ（ｐ型トランジスタ）の閾値電圧より低くなる。このため、インバータ回路１０は論理レベルが高レベルの反転信号を出力する。こうして、出力信号Ｑは高レベルにクリアされる。
【００３９】
また、クリア回路７は、スイッチ回路に代えて例えば電流源を用いて状態保持回路５の入力端から電流を吸い込むことができる構成にしてもよい。クリア動作時には、クリア回路７及び保持経路接続／切断回路６はインバータ回路１０の入力端に接続されているので、クリア回路７は保持経路接続／切断回路６及び当該入力端を介して電源端子から電流を吸い込むことができる。保持経路接続／切断回路６の内部抵抗の抵抗値をほぼ一定と仮定すると、入力端の電位はクリア回路７が吸い込む電流の電流値が大きいほど低くなる。そこで、入力信号の電位がインバータ回路１０のＰＭＯＳＦＥＴの閾値電圧より低くなるように、クリア回路７が入力端から電流を吸い込むことにより、ラッチ回路１は上記と同様に動作して、出力信号Ｑを高レベルにクリアできる。
【００４０】
次に、出力信号Ｑを低レベルにクリアする場合について説明する。出力信号Ｑを低レベルにクリアするためのクリア信号ＣＬＲが入力部１８に入力されると、例えばクリア回路７は、不図示のスイッチ回路を電源端子側に切り替える。これにより、入力信号の論理レベルは高レベルのクリアレベルに変化する。入力信号の論理レベルが高レベルになると、状態保持回路５に入力される入力信号の電位はインバータ回路１０のＮＭＯＳＦＥＴ（ｎ型トランジスタ）の閾値電圧より高くなる。このため、インバータ回路１０は論理レベルが低レベルの反転信号を出力する。こうして、出力信号Ｑは低レベルにクリアされる。
【００４１】
また、クリア回路７は、スイッチ回路に代えて例えば電流源を用いて状態保持回路５の入力端に電流を供給できる構成にしてもよい。クリア動作時には、クリア回路７及び保持経路接続／切断回路６はインバータ回路１０の入力端に接続されているので、クリア回路７は保持経路接続／切断回路６及び入力端を介してグランド端子に電流を供給することができる。保持経路接続／切断回路６の内部抵抗の抵抗値をほぼ一定と仮定すると、入力端の電位はクリア回路７が供給する電流の電流値が大きいほど高くなる。そこで、入力信号の電位がインバータ回路１０のＮＭＯＳＦＥＴの閾値電圧より高くなるように、クリア回路７が入力端を介して保持経路接続／切断回路６に電流を供給することにより、ラッチ回路１は上記と同様に動作して、出力信号Ｑを低レベルにクリアできる。
【００４２】
以上説明したように、本実施の形態によれば、ラッチ回路１は、状態保持回路５に入力される入力信号の論理レベルをクリアレベルにするクリア回路７を有している。このため、ラッチ回路１は従来のクリア機能付Ｄラッチ回路３０１のように信号経路上に出力信号ＱをクリアするためのＮＯＲ回路等を配置する必要がなく、インバータ回路１０のみを配置することができる。このため、ラッチ回路１は、従来のクリア機能付ラッチ回路３０１と比較して信号経路上の負荷が小さくなる。これにより、ラッチ回路１は、高速伝送が必要な高速信号経路上の負荷を増大させることなくクリア機能（セット・リセット機能）を備えることができ、回路性能の向上を図ることができる。従って、ラッチ回路１は、ギガヘルツ帯以上で動作する高速インターフェースＩＣの構成要素であるマルチプレクサ（ＭＵＸ）回路やデバイダ回路等に備えられたラッチ回路に適用できる。
【００４３】
さらに、本実施の形態によるラッチ回路１を図１６に示すＤＦＦ回路１０１のマスタ回路又はスレーブ回路の少なくとも一方に用いることにより、高速伝送可能なクリア機能付ＤＦＦ回路を得ることができる。
【００４４】
以下実施例を用いて、本実施の形態によるラッチ回路及びそれを備えたフリップフロップ回路について具体的に説明する。以下の実施例では、ラッチ回路として、Ｄラッチ回路を例にとって説明する。
【００４５】
（実施例１）
まず、本実施の形態の実施例１によるラッチ回路１について図２及び図３を用いて説明する。図２は、本実施例によるラッチ回路１の回路構成の一例を示している。図２に示すように、ラッチ回路１は、クロック信号（所定の制御信号）ＣＬＫ、ＣＬＫＸに基づいて、外部から入力する外部信号Ｄの出力／非出力を切り替える切替回路３と、切替回路３から出力された信号を入力信号として入力し、当該入力信号に基づいて出力した出力信号Ｑの論理レベルの状態を保持する状態保持回路５と、不図示のクリア信号に基づいて、当該入力信号の論理レベルをクリアレベルにするクリア回路７とを有している。
【００４６】
切替回路３は、クロック信号ＣＬＫ、ＣＬＫＸに基づいて、電源電圧ＶＤＤが印加される電源端子や基準電位ＶＳＳとなるグランド端子に出力端を接続したり切断したりできるゲーテッドインバータ回路（第１ゲーテッドインバータ回路）３０を有している。状態保持回路５は、ゲーテッドインバータ回路３０から出力された信号が入力信号として入力されるインバータ回路１０と、インバータ回路１０から出力された信号が入力され、出力信号をインバータ回路１０の入力端に出力するゲーテッドインバータ回路２０とを有している。
【００４７】
ゲーテッドインバータ回路３０は、電源端子とグランド端子との間で直列接続されたＰＭＯＳＦＥＴ９、１１及びＮＭＯＳＦＥＴ１３、１５を有している。ＰＭＯＳＦＥＴ９のソース端子は電源端子に接続され、ドレイン端子はＰＭＯＳＦＥＴ１１のソース端子に接続されている。ＰＭＯＳＦＥＴ１１のドレイン端子はＮＭＯＳＦＥＴ１３のドレイン端子に接続されている。ＮＭＯＳＦＥＴ１３のソース端子はＮＭＯＳＦＥＴ１５のドレイン端子に接続されている。ＮＭＯＳＦＥＴ１５のソース端子はグランド端子に接続されている。ＰＭＯＳＦＥＴ１１及びＮＭＯＳＦＥＴ１３のドレイン端子はゲーテッドインバータ回路３０の出力端になる。
【００４８】
外部信号Ｄが入力される入力部２はＰＭＯＳＦＥＴ９及びＮＭＯＳＦＥＴ１５のゲート端子にそれぞれ接続されている。ＰＭＯＳＦＥＴ９及びＮＭＯＳＦＥＴ１５のゲート端子はゲーテッドインバータ回路３０の入力端になる。クロック信号ＣＬＫはＰＭＯＳＦＥＴ１１のゲート端子に入力され、クロック信号ＣＬＫＸはＮＭＯＳＦＥＴ１３のゲート端子に入力される。
【００４９】
ＰＭＯＳＦＥＴ１１は、クロック信号ＣＬＫが低レベル時に出力端である両ＦＥＴ１１、１３のドレイン端子を電源端子にそれぞれ接続し、クロック信号ＣＬＫが高レベル時に両ＦＥＴ１１、１３のドレイン端子を電源端子からそれぞれ切断するように動作する。一方、ＮＭＯＳＦＥＴ１３は、クロック信号ＣＬＫＸが低レベル時に両ＦＥＴ１１、１３のドレイン端子をグランド端子からそれぞれ切断し、クロック信号ＣＬＫＸが高レベル時に両ＦＥＴ１１、１３のドレイン端子をグランド端子にそれぞれ接続するように動作する。
【００５０】
クロック信号ＣＬＫとクロック信号ＣＬＫＸとは位相が１８０°異なっているので、クロック信号ＣＬＫが低レベル時にクロック信号ＣＬＫＸが高レベルになり、クロック信号ＣＬＫが高レベル時にクロック信号ＣＬＫＸが低レベルになる。クロック信号ＣＬＫが低レベルであり且つクロック信号ＣＬＫＸが高レベルになると、ＰＭＯＳＦＥＴ１１及びＮＭＯＳＦＥＴ１３は両ＦＥＴ１１、１３のドレイン端子を電源端子及びグランド端子にそれぞれ接続し、ゲーテッドインバータ回路３０はインバータ回路として動作する。
【００５１】
クリア回路７はＰＭＯＳＦＥＴ１１のバックゲート端子に接続されている。従って、切替回路３は、クロック信号ＣＬＫに基づいて電源端子との接続／切断を制御するトランジスタであって、クロック信号ＣＬＫが入力するゲート端子と、クリア回路７が接続されるバックゲート端子とを備えたＰＭＯＳＦＥＴ（第１トラジスタ）１１を有している。
【００５２】
状態保持回路５に備えられたインバータ回路１０は、電源端子とグランド端子との間で直列接続されたＰＭＯＳＦＥＴ１７及びＮＭＯＳＦＥＴ１９を有している。ＰＭＯＳＦＥＴ１７のソース端子は電源端子に接続され、ドレイン端子はＮＭＯＳＦＥＴ１９のドレイン端子に接続されている。ＮＭＯＳＦＥＴ１９のソース端子はグランド端子に接続されている。ＰＭＯＳＦＥＴ１７及びＮＭＯＳＦＥＴ１９のゲート端子は互いに接続されて、ＰＭＯＳＦＥＴ１１及びＮＭＯＳＦＥＴ１３のドレイン端子に接続されている。ＰＭＯＳＦＥＴ１７及びＮＭＯＳＦＥＴ１９のゲート端子はインバータ回路１０の入力端になると共に状態保持回路５の入力端になる。ＰＭＯＳＦＥＴ１７及びＮＭＯＳＦＥＴ１９のドレイン端子は、出力部４に接続されると共にゲーテッドインバータ回路２０のＰＭＯＳＦＥＴ２１及びＮＭＯＳＦＥＴ２７のゲート端子に接続されている。ＰＭＯＳＦＥＴ１７及びＮＭＯＳＦＥＴ１９のドレイン端子は、インバータ回路１０の出力端になると共に状態保持回路５の出力端になる。
【００５３】
ゲーテッドインバータ回路２０は、電源端子とグランド端子との間で直列接続されたＰＭＯＳＦＥＴ２１、２３及びＮＭＯＳＦＥＴ２５、２７を有している。ＰＭＯＳＦＥＴ２１のソース端子は電源端子に接続され、ドレイン端子はＰＭＯＳＦＥＴ２３のソース端子に接続されている。ＰＭＯＳＦＥＴ２３のドレイン端子は、ＮＭＯＳＦＥＴ２５のドレイン端子に接続されている。ＮＭＯＳＦＥＴ２５のソース端子はＮＭＯＳＦＥＴ２７のドレイン端子に接続されている。ＮＭＯＳＦＥＴ２７のソース端子はグランド端子に接続されている。
【００５４】
ＰＭＯＳＦＥＴ２３及びＮＭＯＳＦＥＴ２５のドレイン端子は、インバータ回路１０の両ＦＥＴ１７、１９のゲート端子及びゲーテッドインバータ回路３０の両ＦＥＴ１１、１３のドレイン端子に接続されている。ＰＭＯＳＦＥＴ２３及びＮＭＯＳＦＥＴ２５のドレイン端子はゲーテッドインバータ回路２０の出力端になる。ゲーテッドインバータ回路２０、３０のそれぞれの出力端と、インバータ回路１０の入力端との接続点がノードＮ１になる。
【００５５】
インバータ回路１０の出力端に接続されたＰＭＯＳＦＥＴ２１及びＮＭＯＳＦＥＴ２７のゲート端子は、ゲーテッドインバータ回路２０の入力端になる。クロック信号ＣＬＫＸはＰＭＯＳＦＥＴ２３のゲート端子に入力され、クロック信号ＣＬＫはＮＭＯＳＦＥＴ２５のゲート端子に入力される。
【００５６】
ＰＭＯＳＦＥＴ２３は、クロック信号ＣＬＫＸが低レベル時にゲーテッドインバータ回路２０の出力端を電源端子に接続し、クロック信号ＣＬＫＸが高レベル時に当該出力端を電源端子から切断するように動作する。一方、ＮＭＯＳＦＥＴ２５は、クロック信号ＣＬＫが低レベル時にゲーテッドインバータ回路２０の出力端をグランド端子から切断し、クロック信号ＣＬＫが高レベル時に当該出力端をグランド端子に切断するように動作する。
【００５７】
クロック信号ＣＬＫとクロック信号ＣＬＫＸとは位相が１８０°異なっているので、クロック信号ＣＬＫＸが低レベルになり且つクロック信号ＣＬＫが高レベルになると、ＰＭＯＳＦＥＴ２３及びＮＭＯＳＦＥＴ２５はゲーテッドインバータ回路２０の出力端を電源端子及びグランド端子にそれぞれ接続し、ゲーテッドインバータ回路２０はインバータ回路として動作する。一方、クロック信号ＣＬＫＸが高レベルになり且つクロック信号ＣＬＫが低レベルになると、ＰＭＯＳＦＥＴ２３及びＮＭＯＳＦＥＴ２５は出力端を電源端子及びグランド端子からそれぞれ切断し、入力端の状態にかかわらず出力端は高インピーダンス状態になる。このように、ゲーテッドインバータ回路２０は、切替回路３から出力した信号を入力信号として入力する入力端に、インバータ回路１０からの出力信号をフィードバックして当該出力信号の論理レベルを保持する状態保持経路の接続／切断を切り替えることができる。
【００５８】
クリア回路７は、ＰＭＯＳＦＥＴ１１のバックゲート端子に接続されたスイッチ回路（第１スイッチ回路）８を有している。スイッチ回路８は、不図示のクリア信号に基づいて、ラッチ回路１の通常動作時には電源端子とＰＭＯＳＦＥＴ１１のバックゲート端子とを接続し、クリア動作時にはグランド端子とＰＭＯＳＦＥＴ１１のバックゲート端子とを接続するように切り替わる。
【００５９】
図３は、ゲーテッドインバータ回路３０の構成を模式的に示す断面図である。図３に示すように、ゲーテッドインバータ回路３０はグランド端子に接続されてバックバイアスが印加されたｐ型のシリコン基板３１を有している。シリコン基板３１上には、ＰＭＯＳＦＥＴ９、１１及びＮＭＯＳＦＥＴ１３、１５が並んで形成されている。ＰＭＯＳＦＥＴ９は、シリコン基板３１のｐ型不純物領域に形成されたｎウェルのバックゲート領域３３と、バックゲート領域３３上に絶縁膜(不図示)を介して配置されたゲート電極９ｇと、ゲート電極９ｇ下層のｎウェルに形成されるチャネル領域を挟んだ両側にそれぞれ形成されたｐ型不純物拡散層のソース領域９ｓ及びドレイン領域９ｄとを有している。バックゲート領域３３は不図示のバックゲート端子を介して電源端子に接続され、バックゲートバイアスが印加されている。ソース領域９ｓは不図示のソース端子を介して電源端子に接続されている。
【００６０】
ＰＭＯＳＦＥＴ１１は、シリコン基板３１のｐ型不純物領域に形成されたｎウェルのバックゲート領域３５と、バックゲート領域３５上に絶縁膜(不図示)を介して配置されたゲート電極１１ｇと、ゲート電極１１ｇ下層のｎウェルに形成されるチャネル領域を挟んだ両側にそれぞれ形成されたｐ型不純物拡散層のソース領域１１ｓ及びドレイン領域１１ｄとを有している。バックゲート領域３５には、不図示のバックゲート端子を介してクリア回路７に備えられたスイッチ回路８が接続されている。ソース領域１１ｓは不図示のソース端子を介してＰＭＯＳＦＥＴ９のドレイン領域９ｄに接続されている。ゲート電極１１ｇには、不図示のゲート端子を介してクロック信号ＣＬＫが入力される。
【００６１】
ＮＭＯＳＦＥＴ１３は、シリコン基板３１のｐ型不純物領域上に絶縁膜(不図示)を介して配置されたゲート電極１３ｇと、ゲート電極１３ｇ下層のｐ型不純物領域に形成されるチャネル領域を挟んだ両側にそれぞれ形成されたｎ型不純物拡散層のドレイン領域１３ｄ及びソース領域１３ｓとを有している。ドレイン領域１３ｄは不図示のドレイン端子を介してＰＭＯＳＦＥＴ１１のドレイン領域１１ｄに接続されている。ドレイン領域１１ｄ、１３ｄの接続点がノードＮ１になる。ゲート電極１３ｇには、不図示のゲート端子を介してクロック信号ＣＬＫＸが入力される。
【００６２】
ＮＭＯＳＦＥＴ１５は、シリコン基板３１のｐ型不純物領域上に絶縁膜(不図示)を介して配置されたゲート電極１５ｇと、ゲート電極１５ｇ下層のｐ型不純物領域に形成されるチャネル領域を挟んだ両側にそれぞれ形成されたｎ型不純物拡散層のドレイン領域１５ｄ及びソース領域１５ｓとを有している。ドレイン領域１５ｄは不図示のドレイン端子を介してＮＭＯＳＦＥＴ１３のソース領域１３ｓに接続されている。ソース領域１５ｓは不図示のソース端子を介してグランド端子に接続されている。ゲート電極１５ｇは、不図示のゲート端子を介してＰＭＯＳＦＥＴ９のゲート電極９ｇに接続されている。ゲート電極９ｇ、１５ｇには、外部信号Ｄが入力される。
【００６３】
次に、ラッチ回路１の動作について図２及び図３を用いて説明する。クロック信号ＣＬＫが低レベル状態でありクロック信号ＣＬＫＸが高レベル状態であると、ゲーテッドインバータ回路３０はインバータ回路として動作する。この時、入力部２に外部信号Ｄが入力されると、ゲーテッドインバータ回路３０は外部信号Ｄに対して位相が１８０°反転した反転信号を出力する。当該反転信号は入力信号として状態保持回路５に入力される。その際、ゲーテッドインバータ回路２０のＰＭＯＳＦＥＴ２３及びＮＭＯＳＦＥＴ２５はオフ状態になって、両ＦＥＴ２３、２５のドレイン端子は電源端子及びグランド端子からそれぞれ切断される。これにより、ゲーテッドインバータ回路２０は非出力状態になる。ゲーテッドインバータ回路２０の出力端は状態保持回路５の入力端に対して高インピーダンス状態になっている。このため、ゲーテッドインバータ回路２０は状態保持回路５の入力端から切り離されていると看做すことができる。また、クリア回路７内のスイッチ回路８は、ラッチ回路１の通常動作時に、電源端子側に切り替えられており、ＰＭＯＳＦＥＴ１１のバックゲート端子には電源電圧ＶＤＤが印加されている。
【００６４】
状態保持回路５に入力された入力信号（ゲーテッドインバータ回路３０から出力された反転信号）はインバータ回路１０で位相が１８０°反転して出力端から出力される。当該出力端は出力部４に接続されているので、インバータ回路１０から出力された当該信号は入力信号に基づいた出力信号Ｑとして出力部４から出力する。
【００６５】
ここで、クロック信号ＣＬＫが高レベル状態になり、クロック信号ＣＬＫＸが低レベル状態になると、ＰＭＯＳＦＥＴ１１及びＮＭＯＳＦＥＴ１３はオフ状態になって両ＦＥＴ１１、１３のドレイン端子は電源端子及びグランド端子からそれぞれ切断される。これにより、ゲーテッドインバータ回路３０は非出力状態になる。一方、ＰＭＯＳＦＥＴ２３及びＮＭＯＳＦＥＴ２５はオン状態になって両ＦＥＴ２３、２５のドレイン端子は電源端子及びグランド端子にそれぞれ接続される。これにより、ゲーテッドインバータ回路２０は出力状態になる。ゲーテッドインバータ回路２０は状態保持経路を接続するので、状態保持回路５内には、インバータ回路１０とゲーテッドインバータ回路２０によりラッチループが形成される。
【００６６】
ゲーテッドインバータ回路２０はインバータ回路として動作する。このため、インバータ回路１０が出力してゲーテッドインバータ回路２０に入力された信号は位相が１８０°反転して出力される。ゲーテッドインバータ回路２０が出力する信号は入力信号と同位相であり、当該信号はインバータ回路１０に入力される。一方、ゲーテッドインバータ回路３０の出力端は状態保持回路５の入力端に対して高インピーダンス状態になるので、当該入力端から切り離されていると看做すことができる。従って、状態保持回路５は、入力部２に入力される外部信号Ｄの論理レベルに依存されずに、既に入力された入力信号に基づく出力信号Ｑの論理レベルの状態を保持できる。
【００６７】
次に、ラッチ回路１のクリア動作について説明する。クリア回路７は切替回路３の非出力状態時にノードＮ１での入力信号の論理レベルをクリアレベルにするようになっている。従って、クリア動作時では、クロック信号ＣＬＫは高レベルになり、クロック信号ＣＬＫＸは低レベルになっている。図２に示すように、本実施例では、ラッチ回路１はノードＮ１での入力信号の論理レベルを低レベルにして出力信号Ｑを高レベルにクリアすることができる。
【００６８】
図２に示すように、ノードＮ１での論理レベルが高（Ｈ）レベルであり、出力信号Ｑの論理レベルが低（Ｌ）レベル時に、不図示のクリア信号ＣＬＲがクリア回路７に入力されると、スイッチ回路８は電源端子側からグランド端子側に切り替えられる。これにより、ＰＭＯＳＦＥＴ１１のバックゲート端子はグランド端子に接続される。
【００６９】
図３に示すように、ＰＭＯＳＦＥＴ１１のバックゲート端子がグランド端子に接続されるとバックゲート領域３５もグランド端子に接続されて低レベルになる。一方ノードＮ１は高レベルである。このため、ＰＭＯＳＦＥＴ１１のドレイン領域１１ｄとバックゲート領域３５によって形成されるＰＮ接合を通して、図２に示すように、電源端子、ゲーテッドインバータ回路２０のＰＭＯＳＦＥＴ２１、２３、ノードＮ１、ゲーテッドインバータ回路３０のＰＭＯＳＦＥＴ１１、スイッチ回路８及びグランド端子による電流パスが形成されて、この電流パスに電流Ｉが流れる。ノードＮ１の電位は低下して基準電位ＶＳＳとほぼ等しくなる。ノードＮ１での入力信号の論理レベルは低（Ｌ）レベルに変化するので、インバータ回路１０は高レベルの信号を出力する。
【００７０】
クロック信号ＣＬＫは高レベルであり、クロック信号ＣＬＫＸは低レベルであるので、状態保持回路５にはラッチループが形成されている。インバータ回路１０からの出力信号はラッチループによって状態保持回路５に保持され、出力信号Ｑの論理レベルが高レベルにクリアされる。その後、スイッチ回路８が電源端子側に切り替えられる。スイッチ回路８が電源端子側に切り替えられても、ゲーテッドインバータ回路３０は非出力状態なので、状態保持回路５は外部信号Ｄに依存されずに論理レベルが高レベルの出力信号Ｑを保持すると共に出力し続ける。
【００７１】
本実施例では、スイッチ回路８の一端には基準電位ＶＳＳが印加されているが、インバータ回路１０のＰＭＯＳＦＥＴ（ｐ型トランジスタ）１７の閾値電圧より低い電圧が印加されていてもよい。クリア回路７はリセット動作時に、ＰＭＯＳＦＥＴ１１のバックゲート端子を介して入力信号の電位をＰＭＯＳＦＥＴ１７の閾値電圧より低くして、入力信号の論理レベルを低レベルに変化させることができる。これにより、インバータ回路１０は高レベルの信号を出力するので、出力信号Ｑを高レベルにクリアできる。
【００７２】
以上説明したように、本実施例によれば、ラッチ回路１は、切替回路３を介してノードＮ１での入力信号の論理レベルを低レベルのクリアレベルにすることができる。すなわち、ラッチ回路１はＰＭＯＳＦＥＴ１１のバックゲート端子を介してノードＮ１での入力信号を低レベルにできるので、従来のクリア機能付Ｄラッチ回路３０１のように信号経路上に出力信号ＱをクリアするためのＮＯＲ回路等を配置する必要がない。これにより、本実施例のラッチ回路１は、図１に示すラッチ回路１と同様の効果が得られる。
【００７３】
（実施例２）
次に、本実施の形態の実施例２によるラッチ回路１について図４及び図５を用いて説明する。図４は、本実施例によるラッチ回路１の回路構成の一例を示している。上記実施例１によるラッチ回路１は、ＰＭＯＳＦＥＴ１１のバックゲート端子にクリア回路７が接続されている。これに対し、本実施例によるラッチ回路１は、図４に示すように、ＮＭＯＳＦＥＴ１３のバックゲート端子にクリア回路７が接続されている点に特徴を有している。本実施例のラッチ回路１は、クリア回路７の接続されている位置が異なる点を除いて他の構成は実施例１のラッチ回路１と同様である。そこで以下では、本実施例のラッチ回路１が実施例１のラッチ回路１と同一の構成を有する部分については説明を省略する。
【００７４】
図５は、ゲーテッドインバータ回路３０の構成を模式的に示す断面図である。図５に示すように、本実施例のラッチ回路１に備えられたゲーテッドインバータ回路３０は、上記実施例１のラッチ回路１に備えられたゲーテッドインバータ回路３０に対して、ＰＭＯＳＦＥＴ１１のバックゲート領域３５が常に電源端子に接続されている点と、ＮＭＯＳＦＥＴ１３の構成が相違する点とが異なっている。ＮＭＯＳＦＥＴ１３は、シリコン基板３１のｐ型不純物領域に形成されたｎウェル３７と、ｎウェル３７の形成領域に配置されたｐウェルのバックゲート領域３９上に絶縁膜(不図示)を介して配置されたゲート電極１３ｇと、ゲート電極１３ｇ下層のバックゲート領域３９に形成されるチャネル領域を挟んだ両側にそれぞれ形成されたｎ型不純物拡散層のソース領域１３ｓ及びドレイン領域１３ｄとを有している。ｎウェル３７は電源端子に接続され、バックゲートバイアスが印加されている。バックゲート領域３９は不図示のバックゲート端子を介してクリア回路７内のスイッチ回路（第１スイッチ回路）８に接続されている。
【００７５】
クリア回路７はＮＭＯＳＦＥＴ１３のバックゲート端子に接続されている。従って、切替回路３は、クロック信号ＣＬＫＸに基づいて電源端子との接続／切断を制御するトランジスタであって、クロック信号ＣＬＫＸが入力するゲート端子と、クリア回路７が接続されたバックゲート端子とを備えたＮＭＯＳＦＥＴ（第１トラジスタ）１３を有している。
【００７６】
次に、本実施例のラッチ回路１の動作について図４及び図５を用いて説明する。本実施例のラッチ回路１は、ＮＭＯＳＦＥＴ１３のバックゲート端子がスイッチ回路８を介してグランド端子に接続されて、上記実施例１と同様の通常動作をするので説明は省略する。
【００７７】
次に、本実施例のラッチ回路１のクリア動作について説明する。図４に示すように、本実施例では、ラッチ回路１はノードＮ１での入力信号の論理レベルを高レベルのクリアレベルにして出力信号Ｑを低レベルにクリアすることができる。
【００７８】
図４に示すように、ノードＮ１での論理レベルが低（Ｌ）レベルであり、出力信号Ｑの論理レベルが高（Ｈ）レベル時に、不図示のクリア信号ＣＬＲがクリア回路７に入力されると、スイッチ回路８はグランド端子側から電源端子側に切り替えられる。これにより、ＮＭＯＳＦＥＴ１３のバックゲート端子は電源端子に接続される。
【００７９】
図５に示すように、ＮＭＯＳＦＥＴ１３のバックゲート端子が電源端子に接続されるとバックゲート領域３９も電源端子に接続されて高レベルになる。一方ノードＮ１は低レベルである。このため、ＮＭＯＳＦＥＴ１３のバックゲート領域３９及びドレイン領域１３ｄによって形成されるＰＮ接合を通して、図４に示すように、電源端子、スイッチ回路８、ＮＭＯＳＦＥＴ１３、ノードＮ１、ゲーテッドインバータ回路２０のＮＭＯＳＦＥＴ２５、２７及びグランド端子による電流パスが形成され、この電流パスに電流Ｉが流れる。ノードＮ１の電位は上昇して電源電圧ＶＤＤとほぼ等しくなる。ノードＮ１での入力信号の論理レベルは高（Ｈ）レベルに変化するので、インバータ回路１０は低レベルの信号を出力する。
【００８０】
この時、状態保持回路５にはラッチループが形成されている。インバータ回路１０からの出力信号はラッチループによって状態保持回路５に保持され、出力信号Ｑの論理レベルが低レベルにクリアされる。その後、スイッチ回路８がグランド端子側に切り替えられる。スイッチ回路８がグランド端子側に切り替えられても、ゲーテッドインバータ回路３０は非出力状態なので、状態保持回路５は外部信号Ｄに依存されずに論理レベルが低レベルの出力信号Ｑを保持すると共に出力し続ける。
【００８１】
本実施例では、クリア動作時にスイッチ回路８の一端には電源電圧ＶＤＤが印加されているが、インバータ回路１０のＮＭＯＳＦＥＴ（ｎ型トランジスタ）１９の閾値電圧より高い電圧が印加されていてもよい。この場合、リセット動作時に、ノードＮ１での入力信号の電位はＮＭＯＳＦＥＴ１３のバックゲート端子を介してインバータ回路１０のＮＭＯＳＦＥＴ１９の閾値電圧より高くなる。このため、インバータ回路１０は高レベルの入力信号を反転して低レベルの信号を出力するので、出力信号Ｑを低レベルにクリアできる。
【００８２】
以上説明したように、本実施例によれば、ラッチ回路１は、切替回路３を介してノードＮ１での入力信号の論理レベルを高レベルのクリアレベルにすることができる。すなわち、ラッチ回路１はＮＭＯＳＦＥＴ１３のバックゲート端子を介してノードＮ１での入力信号を高レベルにできるので、実施例１によるラッチ回路１と同様の効果が得られる。
【００８３】
（実施例３）
次に、本実施の形態の実施例３によるラッチ回路１について図６及び図７を用いて説明する。図６は、本実施例によるラッチ回路１の回路構成の一例を示している。上記実施例１及び２によるラッチ回路１は、切替回路３にクリア回路７が接続されている。これに対し、本実施例によるラッチ回路１は、図６に示すように、状態保持回路５にクリア回路７が接続されている点に特徴を有している。本実施例のラッチ回路１は、クリア回路７の接続されている位置が異なる点を除いて他の構成は実施例１のラッチ回路１と同様である。そこで以下では、本実施例のラッチ回路１が実施例１のラッチ回路１と同一の構成を有している部分については説明を省略する。
【００８４】
クリア回路７はＰＭＯＳＦＥＴ２３のバックゲート端子に接続されている。従って、保持経路接続／切断回路は、クロック信号ＣＬＫＸに基づいて電源端子との接続／切断を制御するトランジスタであって、クロック信号ＣＬＫＸが入力するゲート端子と、クリア回路７が接続されるバックゲート端子とを備えたＰＭＯＳＦＥＴ（第２トラジスタ）２３を用いたゲーテッドインバータ回路（第２ゲーテッドインバータ回路）２０を有している。
【００８５】
図７は、状態保持回路５に備えられたゲーテッドインバータ回路２０の構成を模式的に示す断面図である。図７に示すように、ゲーテッドインバータ回路２０は、グランド端子に接続されてバックバイアスが印加されたｐ型のシリコン基板３１を有している。シリコン基板３１上には、ＰＭＯＳＦＥＴ２１、２３及びＮＭＯＳＦＥＴ２５、２７が並んで形成されている。ＰＭＯＳＦＥＴ２１は、シリコン基板３１のｐ型不純物領域に形成されたｎウェルのバックゲート領域４１と、バックゲート領域４１上に絶縁膜(不図示)を介して配置されたゲート電極２１ｇと、ゲート電極２１ｇ下層のｎウェルに形成されるチャネル領域を挟んだ両側にそれぞれ形成されたｐ型不純物拡散層のソース領域２１ｓ及びドレイン領域２１ｄとを有している。バックゲート領域４１は不図示のバックゲート端子を介して電源端子に接続され、バックゲートバイアスが印加されている。ソース領域２１ｓは不図示のソース端子を介して電源端子に接続されている。
【００８６】
ＰＭＯＳＦＥＴ２３は、シリコン基板３１のｐ型不純物領域に形成されたｎウェルのバックゲート領域４３と、バックゲート領域４３上に絶縁膜(不図示)を介して配置されたゲート電極２３ｇと、ゲート電極２３ｇ下層のｎウェルに形成されるチャネル領域を挟んだ両側にそれぞれ形成されたｐ型不純物拡散層のソース領域２３ｓ及びドレイン領域２３ｄとを有している。バックゲート領域４３には、不図示のバックゲート端子を介してクリア回路７に備えられたスイッチ回路８が接続されている。ソース領域２３ｓは不図示のソース端子を介してＰＭＯＳＦＥＴ２１のドレイン領域２１ｄに接続されている。ゲート電極２３ｇには、不図示のゲート端子を介してクロック信号ＣＬＫＸが入力される。
【００８７】
ＮＭＯＳＦＥＴ２５は、シリコン基板３１のｐ型不純物領域上に絶縁膜(不図示)を介して配置されたゲート電極２５ｇと、ゲート電極２５ｇ下層のｐ型不純物領域に形成されるチャネル領域を挟んだ両側にそれぞれ形成されたｎ型不純物拡散層のドレイン領域２５ｄ及びソース領域２５ｓとを有している。ドレイン領域２５ｄは不図示のドレイン端子を介してＰＭＯＳＦＥＴ２３のドレイン領域２３ｄに接続されている。ドレイン領域２３ｄ、２５ｄの接続点がノードＮ１になる。ゲート電極２５ｇには、不図示のゲート端子を介してクロック信号ＣＬＫが入力される。
【００８８】
ＮＭＯＳＦＥＴ２７は、シリコン基板３１のｐ型不純物領域上に絶縁膜(不図示)を介して配置されたゲート電極２７ｇと、ゲート電極２７ｇ下層のｐ型不純物領域に形成されるチャネル領域を挟んだ両側にそれぞれ形成されたｎ型不純物拡散層のドレイン領域２７ｄ及びソース領域２７ｓとを有している。ドレイン領域２７ｄは不図示のドレイン端子を介してＮＭＯＳＦＥＴ２５のソース領域２５ｓに接続されている。ソース領域２７ｓは不図示のソース端子を介してグランド端子に接続されている。ゲート電極２７ｇは、不図示のゲート端子を介してＰＭＯＳＦＥＴ２１のゲート電極２１ｇに接続されている。ゲート電極２１ｇ、２７ｇから出力信号Ｑが出力される。
【００８９】
次に、本実施例のラッチ回路１の動作について図６及び図７を用いて説明する。本実施例のラッチ回路１は、ＰＭＯＳＦＥＴ２３のバックゲート端子がスイッチ回路８を介して電源端子に接続されて、上記実施例１と同様の通常動作を行うので説明は省略する。
【００９０】
次に、本実施例のラッチ回路１のクリア動作について説明する。図６に示すように、本実施例では、ラッチ回路１はノードＮ１での入力信号の論理レベルを低レベルのクリアレベルにして出力信号Ｑを高レベルにクリアすることができる。
【００９１】
図６に示すように、ノードＮ１での論理レベルが高（Ｈ）レベルであり、出力信号Ｑの論理レベルが低（Ｌ）レベル時に、不図示のクリア信号ＣＬＲがクリア回路７に入力されると、スイッチ回路８は電源端子側からグランド端子側に切り替えられる。これにより、ＰＭＯＳＦＥＴ２３のバックゲート端子はグランド端子に接続される。
【００９２】
図６に示すように、電源端子、ゲーテッドインバータ回路２０のＰＭＯＳＦＥＴ２１、２３、スイッチ回路８及びグランド端子による電流パスが形成され、電流Ｉが流れる。一方、図７に示すように、ＰＭＯＳＦＥＴ２３のバックゲート端子がグランド端子に接続されるとバックゲート領域４３もグランド端子に接続されて低レベルになる。また、ノードＮ１は高レベルである。このため、ＰＭＯＳＦＥＴ２３のドレイン領域２３ｄ及びバックゲート領域４３によって形成されるＰＮ接合を通して、ノードＮ１の電位は低下して基準電位ＶＳＳとほぼ等しくなる。ノードＮ１での入力信号の論理レベルは低（Ｌ）レベルに変化するので、インバータ回路１０は高レベルの信号を出力する。
【００９３】
この時、状態保持回路５にはラッチループが形成されているので、インバータ回路１０からの出力信号はラッチループによって状態保持回路５に保持され、出力信号Ｑの論理レベルが高レベルにクリアされる。その後、スイッチ回路８が電源端子側に切り替えられる。ゲーテッドインバータ回路３０は非出力状態なので、状態保持回路５は外部信号Ｄに依存されずに論理レベルが高レベルの出力信号Ｑを保持すると共に出力し続ける。
【００９４】
本実施例では、クリア動作時にスイッチ回路８の一端には基準電位ＶＳＳが印加されているが、インバータ回路１０のＰＭＯＳＦＥＴ（ｐ型トランジスタ）１７の閾値電圧より低い電圧が印加されていればよい。この場合、リセット動作時に、ノードＮ１での入力信号の電位はＰＭＯＳＦＥＴ２３のバックゲート端子を介してＰＭＯＳＦＥＴ１７の閾値電圧より低くなる。このため、インバータ回路１０は低レベルの入力信号を反転して高レベルの信号を出力するので、出力信号Ｑを高レベルにクリアできる。
【００９５】
以上説明したように、本実施例によれば、ラッチ回路１は、状態保持回路５を介してノードＮ１での入力信号の論理レベルを低レベルのクリアレベルにすることができる。すなわち、ラッチ回路１は、ＰＭＯＳＦＥＴ２３のバックゲート端子を介してノードＮ１での入力信号を低レベルにできるので、実施例１によるラッチ回路１と同様の効果が得られる。
【００９６】
（実施例４）
次に、本実施の形態の実施例４によるラッチ回路１について図８を用いて説明する。図８は、本実施例によるラッチ回路１の回路構成の一例を示している。上記実施例３によるラッチ回路１は、ＰＭＯＳＦＥＴ２３のバックゲート端子にクリア回路７が接続されている。これに対し、図８に示すように、本実施例によるラッチ回路１は、ＮＭＯＳＦＥＴ２５にクリア回路７が接続されている点に特徴を有している。本実施例のラッチ回路１は、クリア回路７の接続されている位置が異なる点を除いて他の構成は実施例１のラッチ回路１と同様である。そこで以下では、本実施例のラッチ回路１が実施例１のラッチ回路１と同一の構成を有している部分については説明を省略する。
【００９７】
クリア回路７はＮＭＯＳＦＥＴ２５のバックゲート端子に接続されている。従って、保持経路接続／切断回路は、クロック信号ＣＬＫに基づいてグランド端子との接続／切断を制御するトランジスタであって、クロック信号ＣＬＫが入力するゲート端子と、クリア回路７が接続されるバックゲート端子とを備えたＮＭＯＳＦＥＴ（第２トラジスタ）２５を用いたゲーテッドインバータ回路（第２ゲーテッドインバータ回路）２０を有している。
【００９８】
次に、本実施例のラッチ回路１の動作について図８を用いて説明する。本実施例のラッチ回路１は、ＮＭＯＳＦＥＴ２５のバックゲート端子がスイッチ回路８を介してグランド端子に接続されて、上記実施例１と同様の通常動作を行うので説明は省略する。
【００９９】
次に、本実施例のラッチ回路１のクリア動作について説明する。図８に示すように、本実施例では、ラッチ回路１はノードＮ１での入力信号の論理レベルを高レベルのクリアレベルにして出力信号Ｑを低レベルにクリアすることができる。
【０１００】
図８に示すように、ノードＮ１での論理レベルが低（Ｈ）レベルであり、出力信号Ｑの論理レベルが高（Ｌ）レベル時に、不図示のクリア信号ＣＬＲがクリア回路７に入力されると、スイッチ回路８はグランド端子側から電源端子側に切り替えられる。これにより、ＮＭＯＳＦＥＴ２５のバックゲート端子は電源端子に接続される。
【０１０１】
ＮＭＯＳＦＥＴ２５のバックゲート端子が電源端子に接続されると、電源端子、スイッチ回路８、ゲーテッドインバータ回路２０のＮＭＯＳＦＥＴ２５、２７及びグランド端子による電流パスが形成され、電流Ｉが流れる。さらに、ＮＭＯＳＦＥＴ２５のバックゲート領域（不図示）及びドレイン領域（不図示）によって形成されるＰＮ接合を通して、ノードＮ１の電位は高くなり電源電圧ＶＤＤとほぼ等しくなる。このため、ノードＮ１での入力信号の論理レベルは高（Ｈ）レベルに変化するので、インバータ回路１０は低レベルの信号を出力する。
【０１０２】
この時、状態保持回路５にはラッチループが形成されているので、インバータ回路１０からの出力信号はラッチループによって状態保持回路５に保持され、出力信号Ｑの論理レベルが低レベルにクリアされる。その後、スイッチ回路８がグランド端子側に切り替えられる。ゲーテッドインバータ回路３０は非出力状態なので、状態保持回路５は外部信号Ｄに依存されずに論理レベルが低レベルの出力信号Ｑを保持すると共に出力し続ける。
【０１０３】
本実施例では、クリア動作時にスイッチ回路８の一端には電源電圧ＶＤＤが印加されているが、インバータ回路１０のＮＭＯＳＦＥＴ（ｎ型トランジスタ）１９の閾値電圧より高い電圧が印加されていればよい。この場合、リセット動作時に、ノードＮ１での入力信号の電位はＮＭＯＳＦＥＴ２５のバックゲート端子を介してＮＭＯＳＦＥＴ１９の閾値電圧より高くなる。このため、インバータ回路１０は高レベルの入力信号を反転して低レベルの信号を出力するので、出力信号Ｑを低レベルにクリアできる。
【０１０４】
以上説明したように、本実施例によれば、ラッチ回路１は、状態保持回路５を介してノードＮ１での入力信号の論理レベルを高レベルのクリアレベルにすることができる。すなわち、ラッチ回路１はＮＭＯＳＦＥＴ２５のバックゲート端子を介してノードＮ１での入力信号を高レベルにできるので、実施例２によるラッチ回路１と同様の効果が得られる。
【０１０５】
（実施例５）
次に、本実施の形態の実施例５によるラッチ回路１について図９を用いて説明する。図９は、本実施例によるラッチ回路１の回路構成の一例を示している。上記実施例１及び２によるラッチ回路１は、状態保持回路５及び切替回路３にゲーテッドインバータ回路２０、３０をそれぞれ有している。これに対し、本実施例によるラッチ回路１は、図９に示すように、ゲーテッドインバータ回路３０に代えてトランスファゲート回路６０を切替回路３に備えた点に特徴を有している。さらに、本実施例によるラッチ回路１は、ゲーテッドインバータ回路２０に代えてインバータ回路４７及びトランスファゲート回路４５を状態保持回路５に備えた点に特徴を有している。以下では、実施例１のラッチ回路１に対して本実施例のラッチ回路１の構成が異なる点のみを説明し、同一の構成については説明を省略する。
【０１０６】
図９に示すように、トランスファゲート回路６０は、並列接続されたＰＭＯＳＦＥＴ５７及びＮＭＯＳＦＥＴ５９を有している。ＰＭＯＳＦＥＴ５７のゲート端子には、クロック信号ＣＬＫが入力され、ＮＭＯＳＦＥＴ５９のゲート端子には、クロック信号ＣＬＫＸが入力される。ＰＭＯＳＦＥＴ５７及びＮＭＯＳＦＥＴ５９のソース端子は互いに接続されて入力部２に接続されている。ＰＭＯＳＦＥＴ５７及びＮＭＯＳＦＥＴ５９のドレイン端子は互いに接続されて状態保持回路５の入力端に接続されている。トランスファゲート回路６０の出力端及び状態保持回路５の入力端の接続部はノードＮ１である。
【０１０７】
状態保持回路５に備えられた保持経路接続／切断回路は、インバータ回路４７とトランスファゲート回路４５とを有している。インバータ回路４７は、電源端子とグランド端子との間で直列接続されたＰＭＯＳＦＥＴ５３及びＮＭＯＳＦＥＴ５５を有している。ＰＭＯＳＦＥＴ５３のソース端子は電源端子に接続され、ドレイン端子はＮＭＯＳＦＥＴ５５のドレイン端子に接続されている。ＮＭＯＳＦＥＴ５５のソース端子はグランド端子に接続されている。ＰＭＯＳＦＥＴ５３及びＮＭＯＳＦＥＴ５５のゲート端子は互いに接続されて、インバータ回路１０の出力端及び出力部４に接続されている。ＰＭＯＳＦＥＴ５３及びＮＭＯＳＦＥＴ５５のゲート端子はインバータ回路４７の入力端になる。ＰＭＯＳＦＥＴ５３及びＮＭＯＳＦＥＴ５５のドレイン端子は、トランスファゲート回路４５の入力端に接続されている。ＰＭＯＳＦＥＴ５３及びＮＭＯＳＦＥＴ５５のドレイン端子は、インバータ回路４５の出力端になる。
【０１０８】
トランスファゲート回路４９は、並列接続されたＰＭＯＳＦＥＴ４９及びＮＭＯＳＦＥＴ５１を有している。ＰＭＯＳＦＥＴ４９のゲート端子には、クロック信号ＣＬＫＸが入力され、ＮＭＯＳＦＥＴ５１のゲート端子には、クロック信号ＣＬＫが入力される。ＰＭＯＳＦＥＴ４９及びＮＭＯＳＦＥＴ５１のソース端子は互いに接続されて入力端となる。当該ソース端子はインバータ回路４７の出力端であるＰＭＯＳＦＥＴ５３及びＮＭＯＳＦＥＴ５５のドレイン端子に接続されている。ＰＭＯＳＦＥＴ４９及びＮＭＯＳＦＥＴ５１のドレイン端子は互いに接続されて出力端になる。当該ドレイン端子はノードＮ１に接続されている。
【０１０９】
クリア回路７はＰＭＯＳＦＥＴ４９のバックゲート端子に接続されている。クリア回路７は、ＰＭＯＳＦＥＴ４９のバックゲート端子に接続されたスイッチ回路（第２スイッチ回路）８を有している。保持経路接続／切断回路は、クロック信号ＣＬＫＸが入力するゲート端子と、クリア回路７が接続されるバックゲート端子とを備えたＰＭＯＳＦＥＴ（第２トラジスタ）４９を用いたトランスファゲート回路４５を有している。
【０１１０】
次に、ラッチ回路１の動作について図９を用いて説明する。まず、ラッチ回路１の通常動作について説明する。クロック信号ＣＬＫが低レベル状態でありクロック信号ＣＬＫＸが高レベル状態であると、ＰＭＯＳＦＥＴ５７及びＮＭＯＳＦＥＴ５９はオン状態になるので、トランスファゲート回路６０は信号出力状態になり、入力部２に入力された外部信号Ｄを出力する。当該外部信号Ｄは入力信号として状態保持回路５に入力される。その際、トランスファゲート回路４５のＰＭＯＳＦＥＴ４９及びＮＭＯＳＦＥＴ５１はオフ状態になるので、トランスファゲート回路４５は非出力状態になる。このため、トランスファゲート回路４５の出力端は状態保持回路５の入力端に対して高インピーダンス状態になっている。従って、トランスファゲート回路４５は状態保持回路５の入力端から切り離されていると看做すことができる。また、クリア回路７内のスイッチ回路８は、ラッチ回路１の通常動作時に、電源端子側に切り替えられており、ＰＭＯＳＦＥＴ４９のバックゲート端子には電源電圧ＶＤＤが印加されている。
【０１１１】
状態保持回路５に入力された入力信号はインバータ回路１０で位相が１８０°反転して出力端から出力される。当該出力端は出力部４に接続されているので、インバータ回路１０から出力された当該信号は入力信号である外部信号Ｄに対して位相が１８０°反転した出力信号Ｑとして出力部４から出力する。
【０１１２】
ここで、クロック信号ＣＬＫが高レベル状態になり、クロック信号ＣＬＫＸが低レベル状態になると、ＰＭＯＳＦＥＴ５７及びＮＭＯＳＦＥＴ５９はオフ状態になり、トランスファゲート回路６０は非出力状態になる。一方、ＰＭＯＳＦＥＴ４９及びＮＭＯＳＦＥＴ５１はオン状態になり、トランスファゲート回路４５は信号出力状態になる。トランスファゲート回路４５は状態保持経路を接続するので、状態保持回路５内には、インバータ回路１０、４７及びトランスファゲート回路４５によりラッチループが形成される。
【０１１３】
インバータ回路１０から出力された信号は位相が１８０°反転してインバータ回路４７から出力される。トランスファゲート回路４５は入力された信号の位相を反転せずに出力するので、トランスファゲート回路４５から出力された信号はインバータ回路１０に入力される入力信号と同位相になる。入力信号と同位相の当該信号はインバータ回路１０に入力される。一方、トランスファゲート回路６０の出力端は状態保持回路５の入力端に対して高インピーダンス状態になるので、当該入力端から切り離されていると看做すことができる。従って、状態保持回路５は、入力部２に入力される外部信号Ｄの論理レベルに依存されずに、既に入力された入力信号に基づく出力信号Ｑの論理レベルの状態を保持できる。
【０１１４】
次に、ラッチ回路１のクリア動作について説明する。本実施例によるラッチ回路１は、上記実施例１乃至４のラッチ回路１と同様に、クリア回路７が切替回路３の非出力状態時にノードＮ１での入力信号の論理レベルをクリアレベルにするようになっている。従って、クリア動作時では、クロック信号ＣＬＫは高レベルになり、クロック信号ＣＬＫＸは低レベルになっている。図９に示すように、本実施例では、ラッチ回路１はノードＮ１での入力信号の論理レベルを低レベルにして出力信号Ｑを高レベルにクリアすることができる。
【０１１５】
図９に示すように、ノードＮ１での論理レベルが高（Ｈ）レベルであり、出力信号Ｑの論理レベルが低（Ｌ）レベル時に、不図示のクリア信号ＣＬＲがクリア回路７に入力されると、スイッチ回路８は電源端子側からグランド端子側に切り替えられる。このため、ＰＭＯＳＦＥＴ４９のバックゲート端子はグランド端子に接続される。そうすると、電源端子、インバータ回路４７のＰＭＯＳＦＥＴ５３、ＰＭＯＳＦＥＴ４９、スイッチ回路８及びグランド端子による電流パスが形成されて、この電流パスに電流Ｉが流れる。ＰＭＯＳＦＥＴ４９のドレイン端子及びバックゲート端子にそれぞれ接続されたドレイン領域及びバックゲート領域（共に不図示）によってＰＮ接合が形成されている。ノードＮ１の電位はこのＰＮ接合を通して低下して基準電位ＶＳＳとほぼ等しくなる。このため、ノードＮ１での入力信号の論理レベルは低（Ｌ）レベルになるので、インバータ回路１０は高レベルの信号を出力する。
【０１１６】
クロック信号ＣＬＫは高レベルであり、クロック信号ＣＬＫＸは低レベルであるので、状態保持回路５にはラッチループが形成されている。クリア回路７のクリア動作に基づいてノードＮ１での論理レベルが低レベルになった入力信号はラッチループによって状態保持回路５に保持され、出力信号Ｑの論理レベルが高レベルにクリアされる。その後、スイッチ回路８が電源端子側に切り替えられる。スイッチ回路８が電源端子側に切り替えられても、トランスファゲート回路６０は非出力状態なので、状態保持回路５は外部信号Ｄに依存せずに論理レベルが高レベルの出力信号Ｑを保持すると共に出力し続ける。
【０１１７】
本実施例では、スイッチ回路８の一端はグランド端子に基準電位ＶＳＳが印加されているが、上記実施例１及び３と同様に、インバータ回路１０のＰＭＯＳＦＥＴ（ｐ型トランジスタ）１７の閾値電圧より低い電圧が印加されていてもよい。この場合、クリア回路７はリセット動作時に、ＰＭＯＳＦＥＴ４９のバックゲート端子を介して入力信号の電位をインバータ回路１０のＰＭＯＳＦＥＴ１７の閾値電圧より低くして入力信号の論理レベルを低レベルに変化させることができる。この結果、インバータ回路１０は高レベルの信号を出力するので、出力信号Ｑは高レベルにクリアされる。
【０１１８】
以上説明したように、本実施例によれば、ラッチ回路１は、ＰＭＯＳＦＥＴ４９のバックゲート端子を介してノードＮ１での入力信号を低レベルにできるので、従来のクリア機能付Ｄラッチ回路３０１のように出力信号ＱをクリアするためのＮＯＲ回路等を信号経路上に配置する必要がない。これにより、本実施例のラッチ回路１は、実施例１及び３のラッチ回路１と同様の効果が得られる。
【０１１９】
（実施例６）
次に、本実施の形態の実施例６によるラッチ回路１について図１０を用いて説明する。図１０は、本実施例によるラッチ回路１の回路構成の一例を示している。上記実施例５によるラッチ回路１は、ＰＭＯＳＦＥＴ４９のバックゲート端子にクリア回路７が接続されている。これに対し、本実施例によるラッチ回路１は、図１０に示すように、ＮＭＯＳＦＥＴ５１のバックゲート端子にクリア回路７が接続されている点に特徴を有している。本実施例のラッチ回路１は、クリア回路７の接続されている位置が異なる点を除いて他の構成は実施例５のラッチ回路１と同様であるため、説明は省略する。
【０１２０】
クリア回路７は、ＮＭＯＳＦＥＴ５１のバックゲート端子に接続されたスイッチ回路（第２スイッチ回路）８を有している。保持経路接続／切断回路は、クロック信号ＣＬＫが入力されるゲート端子と、クリア回路７が接続されるバックゲート端子とを備えたＮＭＯＳＦＥＴ（第２トラジスタ）５１を用いたトランスファゲート回路４５を有している。
【０１２１】
次に、本実施例のラッチ回路１の動作について図１０を用いて説明する。本実施例のラッチ回路１は、ＮＭＯＳＦＥＴ５１のバックゲート端子がスイッチ回路８を介してグランド端子に接続されて、上記実施例５と同様の通常動作をするので説明は省略する。
【０１２２】
次に、本実施例のラッチ回路１のクリア動作について説明する。図１０に示すように、本実施例では、ラッチ回路１はノードＮ１での入力信号の論理レベルを高レベルのクリアレベルにして出力信号Ｑを低レベルにクリアすることができる。
【０１２３】
図１０に示すように、ノードＮ１での論理レベルが低（Ｌ）レベルであり、出力信号Ｑの論理レベルが高（Ｈ）レベル時に、不図示のクリア信号ＣＬＲがクリア回路７に入力されると、スイッチ回路８はグランド端子側から電源端子側に切り替えられる。このため、ＮＭＯＳＦＥＴ５１のバックゲート端子は電源端子に接続される。そうすると、電源端子、スイッチ回路８、ＮＭＯＳＦＥＴ５１、インバータ回路４７のＮＭＯＳＦＥＴ５５及びグランド端子による電流パスが形成されて、この電流パスに電流Ｉが流れる。ＮＭＯＳＦＥＴ５１のバックゲート端子及びドレイン端子にそれぞれ接続されたバックゲート領域及びドレイン領域（共に不図示）によってＰＮ接合が形成されている。ノードＮ１の電位はこのＰＮ接合を通して上昇して電源電圧ＶＤＤとほぼ等しくなる。このため、ノードＮ１での入力信号の論理レベルは高（Ｈ）レベルになるので、インバータ回路１０は低レベルの信号を出力する。
【０１２４】
クロック信号ＣＬＫは高レベルであり、クロック信号ＣＬＫＸは低レベルであるので、状態保持回路５にはラッチループが形成されている。クリア回路７のクリア動作に基づいて、インバータ回路１０からの出力信号はラッチループによって状態保持回路５に保持され、出力信号Ｑの論理レベルが低レベルにクリアされる。その後、スイッチ回路８がグランド端子側に切り替えられる。スイッチ回路８がグランド端子側に切り替えられても、トランスファゲート回路６０は非出力状態なので、状態保持回路５は外部信号Ｄに依存されずに論理レベルが低レベルの出力信号Ｑを保持すると共に出力し続ける。
【０１２５】
本実施例では、スイッチ回路８の一端には電源電圧ＶＤＤが印加されているが、上記実施例２及び４と同様に、インバータ回路１０のＮＭＯＳＦＥＴ（ｎ型トランジスタ）１９の閾値電圧より高い電圧が印加されていてもよい。この場合、クリア回路７はリセット動作時に、ＮＭＯＳＦＥＴ５１のバックゲート端子を介して入力信号の電位をインバータ回路１０のＮＭＯＳＦＥＴ１９の閾値電圧より高くして入力信号の論理レベルを高レベルに変化させることができる。この結果、インバータ回路１０は低レベルの信号を出力するので、出力信号Ｑは低レベルにクリアされる。
【０１２６】
以上説明したように、本実施例によれば、ラッチ回路１は、ＮＭＯＳＦＥＴ５１のバックゲート端子を介してノードＮ１での入力信号を高レベルにできるので、従来のクリア機能付Ｄラッチ回路３０１のように出力信号ＱをクリアするためのＮＯＲ回路等を信号経路上に配置する必要がない。これにより、本実施例のラッチ回路１は、実施例２及び４のラッチ回路１と同様の効果が得られる。
【０１２７】
（実施例７）
次に、本実施の形態の実施例７によるラッチ回路１について図１１を用いて説明する。図１１は、本実施例によるラッチ回路１の回路構成の一例を示している。上記実施例１によるラッチ回路１のクリア回路７は、ＰＭＯＳＦＥＴ１１のバックゲート端子に接続されたスイッチ回路８を有している。これに対し、本実施例によるラッチ回路１は、スイッチ回路（第１スイッチ回路）８と、スイッチ回路８とグランド端子との間に接続された電流源（第１電流源）６１とを有するクリア回路７を備えた点に特徴を有している。本実施例のラッチ回路１は、クリア回路７の構成が異なる点を除いて他の構成は実施例１のラッチ回路１と同様であるため、説明は省略する。
【０１２８】
次に、本実施例のラッチ回路１の動作について図１１を用いて説明する。本実施例のラッチ回路１の通常動作は、上記実施例１と同様であるため説明は省略する。次に、ラッチ回路１のクリア動作について説明する。本実施例のラッチ回路１のクリア動作は、上記実施例１とほぼ同様なため異なる点について簡述する。
【０１２９】
不図示のクリア信号ＣＬＲがクリア回路７に入力されると、スイッチ回路８は電源端子側から電流源６１側に切り替えられる。そうすると、クリア回路７内の電流源６１は、電源端子、ゲーテッドインバータ回路２０のＰＭＯＳＦＥＴ２１、２３、ノードＮ１、ゲーテッドインバータ回路３０のＰＭＯＳＦＥＴ１１、スイッチ回路８による電流パスによって電流Ｉをグランド端子側に吸い込む。ＰＭＯＳＦＥＴ２１、２３のオン抵抗はほぼ一定と仮定すると、状態保持回路５の入力端（ノードＮ１）の電位は電流源６１が吸い込む電流の電流値が大きいほど低くなる。このため、クリア回路７は、入力信号の電位がインバータ回路１０のＰＭＯＳＦＥＴ１７の閾値電圧より低くなるようにＰＭＯＳＦＥＴ１１のバックゲートを介して電流を吸い込んで、ノードＮ１での入力信号の論理レベルを低レベルに変化させることができる。これにより、ラッチ回路１は上記と同様に出力信号Ｑを高レベルにクリアできる。
【０１３０】
以上説明したように、本実施例によれば、ラッチ回路１は、ＰＭＯＳＦＥＴ１１のバックゲート端子を介してノードＮ１での入力信号を低レベルにできるので、上記実施例１と同様の効果が得られる。
【０１３１】
（実施例８）
次に、本実施の形態の実施例８によるラッチ回路１について図１２を用いて説明する。図１２は、本実施例によるラッチ回路１の回路構成の一例を示している。上記実施例７によるラッチ回路１では、クリア回路７はＰＭＯＳＦＥＴ１１のバックゲート端子に接続されたスイッチ回路８を有している。これに対し、本実施例によるラッチ回路１では、クリア回路７は、スイッチ回路（第１スイッチ回路）８と、電源端子とスイッチ回路８との間に接続された電流源（第１電流源）６１とを有し、ＮＭＯＳＦＥＴ１３のバックゲート端子に接続されている点に特徴を有している。本実施例のラッチ回路１は、クリア回路７がＮＭＯＳＦＥＴ１３に接続されている点を除いて他の構成は実施例７のラッチ回路１と同様であるため、説明は省略する。
【０１３２】
次に、本実施例のラッチ回路１の動作について図１２を用いて説明する。本実施例のラッチ回路１の通常動作は、上記実施例２と同様であるため説明は省略する。次に、ラッチ回路１のクリア動作について説明する。本実施例のラッチ回路１のクリア動作は、上記実施例２とほぼ同様なため異なる点について簡述する。
【０１３３】
不図示のクリア信号ＣＬＲがクリア回路７に入力されると、スイッチ回路８はグランド端子側から電流源６１側に切り替えられる。そうすると、クリア回路７内の電流源６１は、スイッチ回路８、ＮＭＯＳＦＥＴ１３、ノードＮ１、ゲーテッドインバータ回路２０のＮＭＯＳＦＥＴ２５、２７及びグランド端子による電流パスによって電流ＩをノードＮ１側に供給する。ＮＭＯＳＦＥＴ２５、２７のオン抵抗はほぼ一定と仮定すると、状態保持回路５の入力端（ノードＮ１）の電位は電流源６１が供給する電流の電流値が大きいほど高くなる。このため、クリア回路７は、入力信号の電位がインバータ回路１０のＮＭＯＳＦＥＴ１９の閾値電圧より高くなるようにＮＭＯＳＦＥＴ１３のバックゲート端子を介して電流を供給して、ノードＮ１での入力信号の論理レベルを高レベルに変化させることができる。これにより、ラッチ回路１は上記実施例２と同様に出力信号Ｑを低レベルにクリアできる。
【０１３４】
以上説明したように、本実施例によれば、ラッチ回路１は、ＮＭＯＳＦＥＴ１３のバックゲート端子を介してノードＮ１での入力信号を高レベルにできるので、上記実施例２と同様の効果が得られる。
【０１３５】
（実施例９）
次に、本実施の形態の実施例９によるラッチ回路１について図１３を用いて説明する。図１３は、本実施例によるラッチ回路１の回路構成の一例を示している。上記実施例１乃至８によるラッチ回路１は、１個のスイッチ回路８を備えたクリア回路７を有している。これに対し、本実施例によるラッチ回路１は、ＣＭＯＳインバータ構造の２個のスイッチ回路を有するクリア回路７を備えた点に特徴を有している。本実施の形態によるラッチ回路１の構成はクリア回路７の構成が異なる点を除いて上記実施例１のラッチ回路１の構成と同様である。このため以下では、クリア回路７の構成のみを説明する。
【０１３６】
図１３に示すように、クリア回路７は、切替回路３に備えられたゲーテッドインバータ回路（第１ゲーテッドインバータ回路）３０のＰＭＯＳＦＥＴ１１のバックゲート端子に接続されたスイッチ回路（第１スイッチ回路）８ａと、ＮＭＯＳＦＥＴ１３に接続されたスイッチ回路（第１スイッチ回路）８ｂとを有している。
【０１３７】
スイッチ回路８ａは、電源端子及びグランド端子間に直列接続されたＰＭＯＳＦＥＴ６３及びＮＭＯＳＦＥＴ６５を有している。ＰＭＯＳＦＥＴ６３のソース端子は電源端子に接続され、ドレイン端子はＮＭＯＳＦＥＴ６５のドレイン端子に接続されている。ＮＭＯＳＦＥＴ６５のソース端子はグランド端子に接続されている。両ＦＥＴ６３、６５のドレイン端子はＰＭＯＳＦＥＴ１１のバックゲート端子に接続されている。両ＦＥＴ６３、６５のゲート端子には、クリア信号ＣＬＲ１が入力される。
【０１３８】
スイッチ回路８ｂは、電源端子及びグランド端子間に直列接続されたＰＭＯＳＦＥＴ６７及びＮＭＯＳＦＥＴ６９を有している。ＰＭＯＳＦＥＴ６７のソース端子は電源端子に接続され、ドレイン端子はＮＭＯＳＦＥＴ６９のドレイン端子に接続されている。ＮＭＯＳＦＥＴ６９のソース端子はグランド端子に接続されている。両ＦＥＴ６７、６９のドレイン端子はＮＭＯＳＦＥＴ１３のバックゲート端子に接続されている。両ＦＥＴ６７、６９のゲート端子には、クリア信号ＣＬＲ２Ｘが入力される。
【０１３９】
次に、本実施例のラッチ回路１の動作について図１３を用いて説明する。本実施例のラッチ回路１の通常動作では、低レベルのクリア信号ＣＬＲ１が入力されてＰＭＯＳＦＥＴ６３がオン状態になりＮＭＯＳＦＥＴ６５がオフ状態になる。これにより、ＰＭＯＳＦＥＴ１１のバックゲート端子は電源端子に接続される。一方、高レベルのクリア信号ＣＬＲ２Ｘが入力されてＰＭＯＳＦＥＴ６７がオフ状態になりＮＭＯＳＦＥＴ６９がオン状態になる。これにより、ＮＭＯＳＦＥＴ１３のバックゲート端子はグランド端子に接続される。このため、本実施例のラッチ回路１は上記実施例１乃至８と同様の通常動作を行うことができる。
【０１４０】
次に、ラッチ回路１のクリア動作について説明する。本実施例のラッチ回路１のクリア動作は、上記実施例１及び２とほぼ同様なため異なる点について簡述する。まず、出力信号Ｑを高レベル状態にクリアする際のラッチ回路１のクリア動作について説明する。例えば、ノードＮ１での論理レベルが高レベルであり出力信号Ｑの論理レベルが低レベル時に、高レベルのクリア信号ＣＬＲ１がクリア回路７に入力されると、スイッチ回路８ａのＰＭＯＳＦＥＴ６３はオフ状態になりＮＭＯＳＦＥＴ６５はオン状態になる。これにより、ＰＭＯＳＦＥＴ１１のバックゲート端子はＮＭＯＳＦＥＴ６５を介してグランド端子に接続される。以下、上記実施例１と同様に動作して、ラッチ回路１は出力信号Ｑを高レベルにクリアすることができる。なお、上記クリア動作時に、スイッチ回路８ｂは通常動作時と同様の状態を維持する。
【０１４１】
次に、出力信号Ｑを低レベル状態にクリアする際のラッチ回路１のクリア動作について説明する。例えば、ノードＮ１での論理レベルが低レベルであり出力信号Ｑの論理レベルが高レベル時に、低レベルのクリア信号ＣＬＲ２Ｘがクリア回路７に入力されると、スイッチ回路８ｂのＰＭＯＳＦＥＴ６７はオン状態になりＮＭＯＳＦＥＴ６９はオフ状態になる。これにより、ＮＭＯＳＦＥＴ１３のバックゲート端子はＰＭＯＳＦＥＴ６７を介して電源端子に接続される。以下、上記実施例２と同様に動作して、ラッチ回路１は出力信号Ｑを低レベルにクリアすることができる。なお、上記クリア動作時に、スイッチ回路８ａは通常動作時と同様の状態を維持する。
【０１４２】
以上説明したように、本実施例によるラッチ回路１は、出力信号Ｑを高レベル又は低レベルのいずれにもクリアできる。また、ラッチ回路１は、両ＦＥＴ１１、１３のバックゲート端子に印加する電圧を制御する制御回路としてのスイッチ回路８ａ、８ｂが付加されるが、信号経路にはＮＯＲ回路等が付加されない。このため、本実施例によるラッチ回路１は高速動作が可能になる。また、本実施例では、ゲーテッドインバータ回路３０にクリア回路７が接続されているが、本実施例の回路構成を有するクリア回路７はゲーテッドインバータ回路２０のＰＭＯＳＦＥＴ２３及びＮＭＯＳＦＥＴ２５のバックゲート端子にそれぞれ接続されていも、本実施例と同様の効果が得られる。さらに、出力信号Ｑを高レベル又は低レベルのいずれか一方にクリアできればよい場合には、ラッチ回路１は、クリア回路１内にスイッチ回路８ａ、８ｂのいずれか一方のみを有していればよい。
【０１４３】
（実施例１０）
次に、本実施の形態の実施例１０によるラッチ回路１について図１４を用いて説明する。図１４は、本実施例によるラッチ回路１の回路構成の一例を示している。上記実施例９によるラッチ回路１では、クリア回路７は２個のスイッチ回路８を有している。これに対し、本実施例によるラッチ回路１では、クリア回路７はカレントミラー回路を有する電流シンク回路及び電流供給回路を備えた点に特徴を有している。本実施例によるラッチ回路１の構成はクリア回路７の構成が異なる点を除いて上記実施例１のラッチ回路１の構成と同様である。このため以下では、クリア回路７の構成のみを説明する。
【０１４４】
図１４に示すように、クリア回路７は、切替回路３に備えられたゲーテッドインバータ回路（第１ゲーテッドインバータ回路）３０のＰＭＯＳＦＥＴ１１のバックゲート端子に接続された電流シンク回路１２ａと、ＮＭＯＳＦＥＴ１３のバックゲート端子に接続された電流供給回路１２ｂとを有している。
【０１４５】
電流シンク回路１２ａは、ゲート端子が互いに接続されてソース端子がグランド端子に接続されたＮＭＯＳＦＥＴ７３ａ、７５ａを有している。ＮＭＯＳＦＥＴ７３ａのドレイン端子はＰＭＯＳＦＥＴ１１のバックゲート端子に接続されている。ＮＭＯＳＦＥＴ７５ａのドレイン端子はＮＭＯＳＦＥＴ７３ａ、７５ａのゲート端子に接続されると共に電流源６１ａの電流出力端子に接続されている。電流源６１ａの電流入力端子は電源端子に接続されている。電流源６１ａは、例えば抵抗素子又はトランジスタで構成されている。
【０１４６】
ＰＭＯＳＦＥＴ１１のバックゲート端子及びＮＭＯＳＦＥＴ７３ａのドレイン端子には、ＰＭＯＳＦＥＴ７１ａのドレイン端子が接続されている。ＰＭＯＳＦＥＴ７１ａのソース端子は電源端子に接続されている。ＰＭＯＳＦＥＴ７１ａのゲート端子にはクリア信号ＣＬＲ１が入力される。ＮＭＯＳＦＥＴ７３ａ、７５ａのゲート端子には、ＮＭＯＳＦＥＴ７７ａのドレイン端子が接続されている。ＮＭＯＳＦＥＴ７７ａのソース端子はグランド端子に接続されている。ＮＭＯＳＦＥＴ７７ａのゲート端子にはクリア信号ＣＬＲ１Ｘが入力される。クリア信号ＣＬＲ１とクリア信号ＣＬＲ１Ｘとは位相が逆転している。このため、ＰＭＯＳＦＥＴ７１ａがオン／オフ状態になると、ＮＭＯＳＦＥＴ７７ａもオン／オフ状態になる。ＰＭＯＳＦＥＴ７１ａ及びＮＭＯＳＦＥＴ７７ａは電流シンク回路１２ａのスイッチ回路（第１スイッチ回路）として協働動作する。
【０１４７】
電流供給回路１２ｂは、ゲート端子が互いに接続されてソース端子が電源端子に接続されたＰＭＯＳＦＥＴ７３ｂ、７５ｂを有している。ＰＭＯＳＦＥＴ７３ｂのドレイン端子はＮＭＯＳＦＥＴ１３のバックゲート端子に接続されている。ＰＭＯＳＦＥＴ７５ｂのドレイン端子はＰＭＯＳＦＥＴ７３ｂ、７５ｂのゲート端子に接続されると共に電流源６１ｂの電流入力端子に接続されている。電流源６１ｂの電流出力端子はグランド端子に接続されている。電流源６１ｂは、例えば抵抗素子又はトランジスタで構成されている。
【０１４８】
ＮＭＯＳＦＥＴ１３のバックゲート端子及びＰＭＯＳＦＥＴ７３ｂのドレイン端子には、ＮＭＯＳＦＥＴ７１ｂのドレイン端子が接続されている。ＮＭＯＳＦＥＴ７１ｂのソース端子はグランド端子に接続されている。ＮＭＯＳＦＥＴ７１ｂのゲート端子にはクリア信号ＣＬＲ２Ｘが入力される。ＰＭＯＳＦＥＴ７３ｂ、７５ｂのゲート端子には、ＰＭＯＳＦＥＴ７７ｂのドレイン端子が接続されている。ＰＭＯＳＦＥＴ７７ｂのソース端子は電源端子に接続されている。ＰＭＯＳＦＥＴ７７ｂのゲート端子にはクリア信号ＣＬＲ２が入力される。クリア信号ＣＬＲ２とクリア信号ＣＬＲ２Ｘとは位相が逆転している。このため、ＰＭＯＳＦＥＴ７７ｂがオン／オフ状態になると、ＮＭＯＳＦＥＴ７１ｂもオン／オフ状態になる。ＰＭＯＳＦＥＴ７７ｂ及びＮＭＯＳＦＥＴ７１ｂは電流供給回路１２ｂのスイッチ回路（第１スイッチ回路）として協働動作する。
【０１４９】
次に、本実施例のラッチ回路１の動作について図１４を用いて説明する。本実施例のラッチ回路１の通常動作では、低レベルのクリア信号ＣＬＲ１及び高レベルのクリア信号ＣＬＲ１Ｘがゲート端子にそれぞれ入力され、ＰＭＯＳＦＥＴ７１ａ及びＮＭＯＳＦＥＴ７７ａがオン状態になる。これにより、ＰＭＯＳＦＥＴ１１のバックゲート端子は電源端子に接続される。一方、ＮＭＯＳＦＥＴ７３ａのゲート端子はＮＭＯＳＦＥＴ７７ａを介してグランド端子に接続されるので、ＮＭＯＳＦＥＴ７３ａはオフ状態になる。これにより、バックゲート端子はグランド端子から切断される。
【０１５０】
一方、低レベルのクリア信号ＣＬＲ２及び高レベルのクリア信号ＣＬＲ２Ｘがゲート端子にそれぞれ入力され、ＰＭＯＳＦＥＴ７７ｂ及びＮＭＯＳＦＥＴ７１ｂがオン状態になる。これにより、ＮＭＯＳＦＥＴ１３のバックゲート端子はグランド端子に接続される。一方、ＰＭＯＳＦＥＴ７３ｂのゲート端子はＮＭＯＳＦＥＴ７７ｂを介して電源端子に接続されるので、ＰＭＯＳＦＥＴ７３ｂはオフ状態になる。これにより、バックゲート端子は電源端子から切断される。
【０１５１】
このように、クリア回路７は、通常動作時にＰＭＯＳＦＥＴ１１のバックゲート端子を電源端子に接続し、ＮＭＯＳＦＥＴ１３のバックゲート端子をグランド端子に接続することができる。これにより、本実施例のラッチ回路１は上記実施例１と同様の通常動作を行うことができる。
【０１５２】
次に、ラッチ回路１のクリア動作について説明する。本実施例のラッチ回路１のクリア動作は、上記実施例７及び８とほぼ同様なため異なる点について簡述する。まず、出力信号Ｑを高レベル状態にクリアする際のラッチ回路１のクリア動作について説明する。例えば、ノードＮ１での論理レベルが高レベルであり出力信号Ｑの論理レベルが低レベル時に、高レベルのクリア信号ＣＬＲ１及び低レベルのクリア信号ＣＬＲ１Ｘがクリア回路７に入力されると、電流シンク回路１２ａのＰＭＯＳＦＥＴ７１ａ及びＮＭＯＳＦＥＴ７７ａはオフ状態になる。これにより、ＰＭＯＳＦＥＴ１１のバックゲート端子は電源端子から切断される。一方、ＮＭＯＳＦＥＴ７３ａはオン状態になるので、ＰＭＯＳＦＥＴ１１のバックゲート端子はＮＭＯＳＦＥＴ７３ａを介してグランド端子に接続される。さらに、電流源６１ａ、ＮＭＯＳＦＥＴ７３ａ、７５ａによりカレントミラー回路が構成される。これにより、電流シンク回路１２ａは、電流源６１ａが供給する電流Ｉとほぼ同じ電流値の電流をＰＭＯＳＦＥＴ１１のバックゲートを介してノードＮ１側から吸い込むことができる。従って、本実施例によるラッチ回路１は、上記実施例７と同様に動作して出力信号Ｑを高レベルにクリアすることができる。なお、上記クリア動作時に、電流供給回路１２ｂは通常動作時と同様の状態を維持する。
【０１５３】
次に、出力信号Ｑを低レベル状態にクリアする際のラッチ回路１のクリア動作について説明する。例えば、ノードＮ１での論理レベルが低レベルであり出力信号Ｑの論理レベルが高レベル時に、高レベルのクリア信号ＣＬＲ２及び低レベルのクリア信号ＣＬＲ２Ｘがクリア回路７に入力されると、電流供給回路１２ｂのＮＭＯＳＦＥＴ７１ｂ及びＰＭＯＳＦＥＴ７７ｂはオフ状態になる。これにより、ＰＭＯＳＦＥＴ１１のバックゲート端子はグランド端子から切断される。一方、ＰＭＯＳＦＥＴ７３ｂはオン状態になるので、ＰＭＯＳＦＥＴ１１のバックゲート端子はＰＭＯＳＦＥＴ７３ｂを介して電源端子に接続される。さらに、電流源６１ｂ、ＰＭＯＳＦＥＴ７３ｂ、７５ｂによりカレントミラー回路が構成される。これにより、電流供給回路１２ｂは、電流源６１ｂが吸い込む電流Ｉとほぼ同じ電流値の電流をＮＭＯＳＦＥＴ１３のバックゲートを介してノードＮ１側に供給することができる。従って、本実施例によるラッチ回路１は、上記実施例８と同様に動作して出力信号Ｑを低レベルにクリアすることができる。なお、上記クリア動作時に、電流シンク回路１２ａは通常動作時と同様の状態を維持する。
【０１５４】
以上説明したように、本実施例によるラッチ回路１は、出力信号Ｑを高レベル又は低レベルのいずれにもクリアできる。また、本実施例では、ゲーテッドインバータ回路３０にクリア回路７が接続されているが、本実施例の回路構成を有するクリア回路７はゲーテッドインバータ回路２０のＰＭＯＳＦＥＴ２３及びＮＭＯＳＦＥＴ２５のバックゲート端子にそれぞれ接続されていも、本実施例と同様の効果が得られる。さらに、クリア回路７は、図９又は図１０に示すトランスファゲート回路４５、６０のいずれか一方に接続されていても、本実施例と同様の効果が得られる。
【０１５５】
本実施例１乃至１０のいずれかのラッチ回路１を図１６に示すＤＦＦ回路１０１のマスタ回路又はスレーブ回路の少なくとも一方に用いることにより、高速伝送可能なクリア機能付ＤＦＦ回路を得ることができる。
【０１５６】
次に、本実施の形態による論理回路について図１５を用いて説明する。図１５は、本実施の形態による論理回路８１の回路構成の一例を示している。図１５に示すように、論理回路８１は、外部から入力する複数（図１５では２個）の外部信号Ｄ１、Ｄ２を選択して出力するネットワーク構造を備えている。論理回路８１は、所定の制御信号Ｃ、Ｅに基づいて、複数の外部信号Ｄ１、Ｄ２のうちの１つを選択する選択回路２２と、選択回路２２から出力した信号を入力信号として入力し、当該入力信号に基づいて出力した出力信号Ｆの論理レベルの状態を保持する状態保持回路１４と、クリア信号（不図示）に基づいて、当該入力信号の論理レベルをクリアレベルにするクリア回路７とを有している。
【０１５７】
選択回路２２は、外部信号Ｄ１が入力される入力部２ａに接続されたトランスファゲート回路８３と、トランスファゲート回路８３に接続された切替回路としてのＮＭＯＳＦＥＴ８９とを有している。ＮＭＯＳＦＥＴ８９は、トランスファゲート回路８３に接続されたソース端子と、制御信号Ｃが入力されるゲート端子とを有している。ＮＭＯＳＦＥＴ８９は制御信号Ｃに基づいて外部信号Ｄ１の出力／非出力を切り替えるようになっている。また、選択回路２２は、制御信号Ｅが入力されるゲート端子と、外部信号Ｄ２が入力される入力部２ｂに接続されたソース端子と、ＮＭＯＳＦＥＴ８９ａのドレイン端子に接続されたドレイン端子とを備えたＮＭＯＳＦＥＴ９０を有している。
【０１５８】
トランスファゲート回路８３は、並列接続されたＮＭＯＳＦＥＴ８５、８７を有している。ＮＭＯＳＦＥＴ８５、８７のゲート端子には、制御信号Ａ、Ｂがそれぞれ入力される。ＮＭＯＳＦＥＴ８５、８７のソース端子は互いに接続されて入力部２に接続され、ドレイン端子は互いに接続されてＮＭＯＳＦＥＴ８９のソース端子に接続されている。
【０１５９】
ＮＭＯＳＦＥＴ８９のバックゲート端子には、クリア回路７が接続されている。クリア回路７は、ＮＭＯＳＦＥＴ８９のバックゲート端子に接続されたスイッチ回路８を有している。従って、切替回路としてのＮＭＯＳＦＥＴ（トランジスタ）８９は、制御信号Ｃが入力するゲート端子と、クリア回路７が接続されたバックゲート端子とを有している。
【０１６０】
状態保持回路１４は、ＮＭＯＳＦＥＴ８９、９０のドレイン端子に接続された入力端と、出力信号Ｆが出力する出力部４に接続された出力端とを備えたインバータ回路９１を有している。また、状態保持回路１４は、インバータ回路９１の出力端に接続されたゲート端子と、インバータ回路の入力端に接続されたドレイン端子と、電源電圧ＶＤＤが印加される電源端子に接続されたソース端子とを備えたＰＭＯＳＦＥＴ９３を有している。状態保持回路１４は出力信号Ｆの論理レベルの状態を保持すると共に論理レベルを確定し易くする。論理回路８１は、選択回路２２から出力されて入力した入力信号が伝達する状態保持回路１４の信号経路上にはインバータ回路１０のみが配置されている。論理回路８１は、従来のクリア付機能Ｄラッチ回路３０１のように、出力信号Ｆをクリアするために信号経路上にＮＯＲ回路等を用いなくてもよいため、信号経路上の負荷が小さくなり高速動作が可能になる。
【０１６１】
次に、本実施の形態による論理回路の動作について図１５を用いて説明する。まず、論理回路８１の通常動作について説明する。通常動作時には、クリア回路７内のスイッチ回路８は不図示のクリア信号に基づいてグランド端子側に切り替えられて、ＮＭＯＳＦＥＴ８９のバックゲート端子をグランド端子に接続する。高レベルの制御信号Ａ、ＢがＮＭＯＳＦＥＴ８５、８７のゲート端子に入力されると、トランスファゲート回路８３はオン状態になり、入力部２ａに入力された外部信号Ｄ１が選択回路２２に入力される。同時に外部信号Ｄ２も選択回路２２に入力される。例えば制御信号Ｃが高レベルであり、制御信号Ｅが低レベルであると、ＮＭＯＳＦＥＴ８９はオン状態になりＮＭＯＳＦＥＴはオフ状態になる。このため、選択回路２２は外部信号Ｄ１を選択して状態保持回路１４に外部信号Ｄ１を出力する。状態保持回路１４に入力された入力信号としての当該外部信号Ｄ１はインバータ回路９１で位相が１８０°反転されて出力部４から出力信号Ｆとして出力される。
【０１６２】
状態保持回路１４に入力される入力信号が低レベルであり出力信号Ｆが高レベルであると、ＰＭＯＳＦＥＴ９３はオフ状態になるため、インバータ回路９１の入力端は電源端子から切断される。これにより、状態保持回路１４は、状態保持回路１４に入力される入力信号の論理レベルが変化しない限り出力信号Ｆを高レベルに保持する。また、状態保持回路１４に入力される入力信号が高レベルであり出力信号Ｆが低レベルであると、ＰＭＯＳＦＥＴ９３はオン状態になるため、インバータ回路９１の入力端は電源端子に接続される。これにより、状態保持回路１４は、状態保持回路１４に入力される入力信号の論理レベルが変化しない限り出力信号Ｆを低レベルに保持する。
【０１６３】
次に、論理回路８１のクリア動作について説明する。論理回路８１は、出力信号Ｆを低レベルにクリアすることができる。例えば状態保持回路１４の入力端での論理レベルが低レベルであり、出力信号Ｆの論理レベルが高レベル時に、不図示のクリア信号ＣＬＲがクリア回路７に入力されると、スイッチ回路８はグランド端子側から電源端子側に切り替えられる。同時に、ＮＭＯＳＦＥＴ８９、９０のゲート端子に低レベルの制御信号Ｃ、Ｅが入力されて、ＮＭＯＦＥＴ８９、９０はオフ状態になる。
【０１６４】
クリア回路７は、ＮＭＯＳＦＥＴ８９のバックゲート端子を介して状態保持回路１４の入力端での入力信号の電位をインバータ回路９１のＮＭＯＳＦＥＴ（ｎ型トランジスタ）の閾値電圧より高くする。これにより、インバータ回路９１にとって当該入力信号の論理レベルは高レベルになるので、インバータ回路９１は低レベルの出力信号Ｆを出力する。こうして、出力信号Ｆは低レベルにクリアされる。ＮＭＯＳＦＥＴ８９、９０はオフ状態であるため、論理回路８１は外部信号Ｄ１、Ｄ２に依存されずに出力信号Ｆをクリアすることができる。クリア動作時にはＮＭＯＳＦＥＴ８９、９０がオフ状態であるため、外部信号Ｄ１、Ｄ２はＮＭＯＳＦＥＴ８９、９０のドレイン端子側に出力されることがない。さらに、ＮＭＯＳＦＥＴ８９、９０がオフ状態であるため、ＮＭＯＳＦＥＴ８９、９０のドレイン端子側は不定であるが、クリア回路７によって当該ドレイン端子側の論理レベルを確定することができる。
【０１６５】
以上説明したように、本実施の形態によれば、論理回路８１は、状態保持回路１４に入力される入力信号の論理レベルをクリアレベルにするクリア回路７を有している。このため、論理回路８１は従来のクリア機能付Ｄラッチ回路３０１のように出力信号ＦをクリアするためのＮＯＲ回路等を信号経路上に配置する必要がなく、インバータ回路１０のみを配置することができる。このため、論理回路８１は、従来のクリア機能付ラッチ回路３０１と比較して信号経路上の負荷が小さくなる。これにより、論理回路８１は、高速伝送が必要な高速信号経路上の負荷を増大させることなくクリア機能を備えることができる。従って、論理回路８１は高速動作を損なわずに論理を設定することができる。
【０１６６】
本発明は、上記実施の形態に限らず種々の変形が可能である。
上記実施の形態によるラッチ回路１では、クリア回路７は切替回路３又は状態保持回路５のいずれか一方に接続されているが、本発明はこれに限られない。例えば、クリア回路７は、切替回路３及び状態保持回路５の双方に接続されていても、上記実施の形態と同様の効果が得られる。
【０１６７】
また、上記実施例９によるラッチ回路１では、クリア回路７はＣＭＯＳインバータ構造のスイッチ回路８ａ、８ｂを有し、上記実施例１０によるラッチ回路１では、クリア回路７はカレントミラー回路を備えた電流シンク回路１２ａ及び電流供給回路１２ｂを有しているが、本発明はこれに限られない。例えば、所定のＦＥＴのバックゲート端子に電圧又は電流を供給することができれば、クリア回路７は他の構成であってもよい。
【０１６８】
以上説明した本実施の形態によるラッチ回路及びそれを備えたフリップフロップ回路並びに論理回路は、以下のようにまとめられる。
（付記１）
所定の制御信号に基づいて、外部から入力する外部信号の出力／非出力を切り替える切替回路と、
前記切替回路から出力された信号を入力信号として入力し、前記入力信号に基づいて出力した出力信号の論理レベルの状態を保持する状態保持回路と、
クリア信号に基づいて、前記入力信号の論理レベルをクリアレベルにするクリア回路と
を有することを特徴とするラッチ回路。
（付記２）
付記１記載のラッチ回路において、
前記入力信号が伝達される前記状態保持回路の信号経路上には、インバータ回路のみが配置されていること
を特徴とするラッチ回路。
（付記３）
付記１又は２に記載のラッチ回路において、
前記クリア回路は、前記切替回路及び前記状態保持回路の少なくとも一方を介して前記入力信号の前記論理レベルをクリアレベルにすること
を特徴とするラッチ回路。
（付記４）
付記３記載のラッチ回路において、
前記切替回路は、前記所定の制御信号が入力するゲート端子と、前記クリア回路が接続されるバックゲート端子とを備えた第１トラジスタを有すること
を特徴とするラッチ回路。
（付記５）
付記３又は４に記載のラッチ回路において、
前記状態保持回路は、前記入力信号が入力する入力端に前記出力信号をフィードバックして前記出力信号の前記論理レベルを保持する状態保持経路の接続／切断を、前記所定の制御信号に基づいて前記切替回路の非出力／出力状態と同期させて切り替える保持経路接続／切断回路を有し、
前記保持経路接続／切断回路は、前記所定の制御信号が入力するゲート端子と、前記クリア回路が接続されるバックゲート端子とを有する第２トラジスタを有すること
を特徴とするラッチ回路。
（付記６）
付記５記載のラッチ回路において、
前記クリア回路は、前記切替回路の前記非出力状態時に前記入力信号の前記論理レベルを前記クリアレベルにすること
を特徴とするラッチ回路。
（付記７）
付記４乃至６のいずれか１項に記載のラッチ回路において、
前記インバータ回路は、ＣＭＯＳ構造を有し、
前記クリア回路は、前記バックゲート端子を介して前記入力信号の電位を前記インバータ回路のｐ型トランジスタの閾値電圧より低くして前記入力信号の前記論理レベルを低レベルに変化させ、及び／又は前記バックゲート端子を介して前記入力信号の電位を前記インバータ回路のｎ型トランジスタの閾値電圧より高くして前記入力信号の前記論理レベルを高レベルに変化させること
を特徴とするラッチ回路。
（付記８）
付記５乃至７のいずれか１項に記載のラッチ回路において、
前記インバータ回路は、ＣＭＯＳ構造を有し、
前記クリア回路は、前記入力信号の電位が前記インバータ回路のｐ型トランジスタの閾値電圧より低くなるように前記バックゲート端子を介して電流を吸い込んで、前記入力信号の前記論理レベルを低レベルに変化させ、及び／又は前記入力信号の電位が前記インバータ回路のｎ型トランジスタの閾値電圧より高くなるように前記バックゲート端子を介して電流を供給して、前記入力信号の前記論理レベルを高レベルに変化させること
を特徴とするラッチ回路。
（付記９）
付記４乃至８のいずれか１項に記載のラッチ回路において、
前記切替回路は、前記所定の制御信号に基づいて電源端子との接続／切断を制御するトランジスタ、及び前記所定の制御信号に基づいてグランド端子との接続／切断を制御するトランジスタの少なくとも一方に前記第１トランジスタを用いた第１ゲーテッドインバータ回路を有すること
を特徴とするラッチ回路。
（付記１０）
付記５乃至８のいずれか１項に記載のラッチ回路において、
前記保持経路接続／切断回路は、前記所定の制御信号に基づいて電源端子との接続／切断を制御するトランジスタ、及び前記所定の制御信号に基づいてグランド端子との接続／切断を制御するトランジスタの少なくとも一方に前記第２トランジスタを用いた第２ゲーテッドインバータ回路を有すること
を特徴とするラッチ回路。
（付記１１）
付記５乃至９のいずれか１項に記載のラッチ回路において、
前記保持経路接続／切断回路は、並列接続された２個のトランジスタの少なくとも一方に前記第２トランジスタを用いたトランスファゲート回路を有すること
を特徴とするラッチ回路。
（付記１２）
付記４乃至１１のいずれか１項に記載のラッチ回路において、
前記クリア回路は、前記第１トランジスタの前記バックゲート端子に接続された第１スイッチ回路を有すること
を特徴とするラッチ回路。
（付記１３）
付記１２記載のラッチ回路において、
前記クリア回路は、前記第１スイッチ回路に接続された第１電流源を有すること
を特徴とするラッチ回路。
（付記１４）
付記５乃至１３のいずれか１項に記載のラッチ回路において、
前記クリア回路は、前記第２トランジスタの前記バックゲート端子に接続された第２スイッチ回路を有すること
を特徴とするラッチ回路。
（付記１５）
付記１４記載のラッチ回路において、
前記クリア回路は、前記第２スイッチ回路に接続された第２電流源を有すること
を特徴とするラッチ回路。
（付記１６）
外部から入力する外部信号に依存されずに出力信号をクリアできるクリア機能を備えたフリップフロップ回路において、
付記１乃至１５のいずれか１項に記載のラッチ回路を備えていること
を特徴とするフリップフロップ回路。
（付記１７）
外部から入力する複数の外部信号を選択して出力するネットワーク構造を備えた論理回路において、
所定の制御信号に基づいて、前記複数の外部信号のうちの１つを選択する選択回路と、
前記選択回路から出力した信号を入力信号として入力し、前記入力信号に基づいて出力した出力信号の論理レベルの状態を保持する状態保持回路と、
クリア信号に基づいて、前記入力信号の論理レベルをクリアレベルにするクリア回路と
を有することを特徴とする論理回路。
（付記１８）
付記１７記載の論理回路において、
前記入力信号が伝達する前記状態保持回路の信号経路上には、インバータ回路のみが配置されていること
を特徴とする論理回路。
（付記１９）
付記１８記載の論理回路において、
前記インバータ回路は、ＣＭＯＳ構造を有し、
前記クリア回路は、前記入力信号の電位を前記インバータ回路のｎ型トランジスタの閾値電圧より高くして前記入力信号の前記論理レベルを高レベルにすること
を特徴とする論理回路。
（付記２０）
付記１７乃至１９のいずれか１項に記載の論理回路において、
前記選択回路は、前記所定の制御信号に基づいて、前記外部信号の出力／非出力を切り替える切替回路を有すること
を特徴とする論理回路。
【図面の簡単な説明】
【０１６９】
【図１】本発明の一実施の形態によるラッチ回路１の基本的な概略構成を示す図である。
【図２】本発明の一実施の形態の実施例１によるラッチ回路１の回路構成を示す図である。
【図３】本発明の一実施の形態の実施例１によるラッチ回路１に備えられたゲーテッドインバータ回路３０の構成を模式的に示す図である。
【図４】本発明の一実施の形態の実施例２によるラッチ回路１の回路構成を示す図である。
【図５】本発明の一実施の形態の実施例２によるラッチ回路１に備えられたゲーテッドインバータ回路３０の構成を模式的に示す図である。
【図６】本発明の一実施の形態の実施例３によるラッチ回路１の回路構成を示す図である。
【図７】本発明の一実施の形態の実施例３によるラッチ回路１に備えられたゲーテッドインバータ回路２０の構成を模式的に示す図である。
【図８】本発明の一実施の形態の実施例４によるラッチ回路１の回路構成を示す図である。
【図９】本発明の一実施の形態の実施例５によるラッチ回路１の回路構成を示す図である。
【図１０】本発明の一実施の形態の実施例６によるラッチ回路１の回路構成を示す図である。
【図１１】本発明の一実施の形態の実施例７によるラッチ回路１の回路構成を示す図である。
【図１２】本発明の一実施の形態の実施例８によるラッチ回路１の回路構成を示す図である。
【図１３】本発明の一実施の形態の実施例９によるラッチ回路１の回路構成を示す図である。
【図１４】本発明の一実施の形態の実施例１０によるラッチ回路１の回路構成を示す図である。
【図１５】本発明の一実施の形態による論理回路８１の回路構成を示す図である。
【図１６】従来のＤＦＦ回路１０１の回路構成を示す図である。
【図１７】従来のクリア機能付ＤＦＦ回路２０１の回路構成を示す図である。
【図１８】従来のクリア機能付Ｄラッチ回路３０１の回路構成を示す図である。
【図１９】従来のクリア機能付ＤＦＦ回路２０１の他の回路構成を示す図である。
【図２０】従来のクリア機能付Ｄラッチ回路３０１の他の回路構成を示す図である。
【符号の説明】
【０１７０】
１  ラッチ回路
２、１６、１８、１０２  入力部
３  切替回路
４、１０４  出力部
５、１４、１０６、１０８  状態保持回路
６  保持経路接続／切断回路
７  クリア回路
８、８ａ、８ｂ  スイッチ回路
９、１１、１７、２１、２３、４９、５３、５７、６３、６７、７１ａ、７３ｂ、７５ｂ、７７ｂ、９３  ＰＭＯＳＦＥＴ
９ｄ、１１ｄ、１３ｄ、１５ｄ、２１ｄ、２３ｄ、２５ｄ、２７ｄ  ドレイン領域
９ｇ、１１ｇ、１３ｇ、１５ｇ、２１ｇ、２３ｇ、２５ｇ、２７ｇ  ゲート電極
９ｓ、１１ｓ、１３ｓ、１５ｓ、２１ｓ、２３ｓ、２５ｓ、２７ｓ  ソース領域
１０、４７、９１  インバータ回路
１２ａ  電流シンク回路
１２ｂ  電流供給回路
１３、１５、１９、２５、２７、５１、５５、５９、６５、６９、７１ｂ、７３ａ、７５ａ、７７ａ、８５、８７、８９、９０  ＮＭＯＳＦＥＴ
２０、３０  ゲーテッドインバータ回路
２２  選択回路
３１  シリコン基板
３３、３５、３９、４１、４３  バックゲート領域
３７  ｎウェル
４５、６０、８３  トランスファゲート回路
６１、６１ａ、６１ｂ  電流源
８１  論理回路
１０１  ＤＦＦ回路
１１０  マスタ回路
１１２  スレーブ回路
１１６  クリア入力部
１２３  ＮＯＲ回路
１８３  ＮＡＮＤ回路
２０１  クリア機能付ＤＦＦ回路
３０１  クリア機能付Ｄラッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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