(57)【要約】【課題】容易に出力電圧を調整することができるＤＣ−ＤＣコンバータを提供することを課題とする。【解決手段】フィードバック電圧を基に制御される周波数の信号を生成する第１の電圧制御発振器（１０１）と、前記第１の電圧制御発振器により生成される信号を分周して出力する第１の分周器（１０２）と、信号を生成する信号生成回路（１０４）と、前記第１の分周器により出力される信号及び前記信号生成回路により生成される信号を基に第１及び第２の制御信号を生成する制御回路（１０３）と、第１の直流電圧及び基準電位間に直列に接続され、それぞれ前記第１及び第２の制御信号により制御される第１及び第２のスイッチングトランジスタ（ＦＥＴ１，ＦＥＴ２）と、前記第１及び第２のスイッチングトランジスタから出力される電圧を平滑化して出力電圧を生成する平滑化回路（Ｌ１，Ｃ１）とを有するＤＣ−ＤＣコンバータが提供される。【選択図】図１
2008295270.tif 000002
【特許請求の範囲】
【請求項１】
フィードバック電圧を基に制御される周波数の信号を生成する第１の電圧制御発振器と、
前記第１の電圧制御発振器により生成される信号を分周して出力する第１の分周器と、
信号を生成する信号生成回路と、
前記第１の分周器により出力される信号及び前記信号生成回路により生成される信号を基に第１及び第２の制御信号を生成する制御回路と、
第１の直流電圧及び基準電位間に直列に接続され、それぞれ前記第１及び第２の制御信号により制御される第１及び第２のスイッチングトランジスタと、
前記第１及び第２のスイッチングトランジスタから出力される電圧を平滑化して出力電圧を生成し、前記出力電圧を前記フィードバック電圧として前記第１の電圧制御発振器に出力する平滑化回路と
を有することを特徴とするＤＣ−ＤＣコンバータ。
【請求項２】
前記信号生成回路は、
信号を生成する第２の発振器と、
前記第２の発振器により生成される信号を分周して出力する第２の分周器とを有することを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
【請求項３】
前記制御回路は、前記第１の分周器により出力される信号及び前記信号生成回路により生成される信号の位相を比較する位相比較回路を有し、前記比較の結果に応じて前記第１及び第２の制御信号を生成することを特徴とする請求項１又は２記載のＤＣ−ＤＣコンバータ。
【請求項４】
前記制御回路は、
前記第１の分周器により出力される信号及び前記第２の分周器により出力される信号の位相を比較する位相比較回路と、
前記第１の電圧制御発振器により生成される信号及び前記第２の発振器により生成される信号の周波数を比較する周波数比較回路とを有し、
前記位相比較回路及び前記周波数比較回路の比較の結果に応じて前記第１及び第２の制御信号を生成することを特徴とする請求項２記載のＤＣ−ＤＣコンバータ。
【請求項５】
ＤＣ−ＤＣコンバータの出力を制御する制御回路であって、
フィードバック電圧を基に制御される周波数の信号を生成する第１の電圧制御発振器と、
前記第１の電圧制御発振器により生成される信号を分周して出力する第１の分周器と、
信号を生成する信号生成回路とを有し、
前記第１の分周器により出力される信号及び前記信号生成回路により生成される信号を基に第１及び第２の制御信号を生成することを特徴とする制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ−ＤＣコンバータ及び制御回路に関する。
【背景技術】
【０００２】
図１７は、降圧型ＤＣ−ＤＣコンバータ（スイッチングレギュレータ）の構成例を示す回路図である。エラーアンプＥＲＡ１は、フィードバック電圧ＦＢ１を抵抗Ｒ１及びＲ２により抵抗分圧した電圧及び直流電圧ｅ１を比較し、比較結果をＰＷＭ（パルス幅変調）比較器１７０２に出力する。ＰＷＭ比較器１７０２は、エラーアンプＥＲＡ１の出力信号及び三角波発振器１７０１の出力三角波信号を比較し、第１の制御信号ＶＱ及び第２の制御信号ＶＱｂを出力する。制御信号ＶＱ及びＶＱｂは、相互に論理反転した信号である。具体的には、ＰＷＭ比較器１７０２は、エラーアンプＥＲＡ１の−端子の電圧が直流電圧ｅ１より高くなれば第１の制御信号ＶＱをローレベル、第２の制御信号ＶＱｂをハイレベルにし、エラーアンプＥＲＡ１の−端子の電圧が直流電圧ｅ１より低くなれば第１の制御信号ＶＱをハイレベル、第２の制御信号ＶＱｂをローレベルにする。第１の制御信号ＶＱがハイレベル及び第２の制御信号ＶＱｂがローレベルになれば、第１のｎチャネル電界効果トランジスタＦＥＴ１がオンし、第２のｎチャネル電界効果トランジスタＦＥＴ２がオフし、ノードＶｔは直流電圧Ｖｉｎに接続される。これに対し、第１の制御信号ＶＱがローレベル及び第２の制御信号ＶＱｂがハイレベルになれば、第１のｎチャネル電界効果トランジスタＦＥＴ１がオフし、第２のｎチャネル電界効果トランジスタＦＥＴ２がオンし、ノードＶｔは基準電位（グランド電位）に接続される。ノードＶｔの電圧は、インダクタＬ１及び容量Ｃ１により平滑化され、直流の出力電圧Ｖｏｕｔとなる。出力電圧Ｖｏｕｔは、フィードバック電圧ＦＢ１としてフィードバックされる。
【０００３】
また、下記の特許文献１には、入力された電圧を所定の定電圧に変換して出力端から出力するスイッチングレギュレータにおいて、制御電極に入力された制御信号に応じてスイッチングし、前記入力電圧の出力制御を行うスイッチングトランジスタと、該スイッチングトランジスタから出力された電圧を平滑して前記出力端に出力する平滑回路部と、前記出力端の電圧が所定の電圧になるように、外部から入力されたクロック信号に同期して前記スイッチングトランジスタに対するスイッチング制御を行う制御回路部と、前記クロック信号が入力されているか否かの検出を行うクロック信号検出回路部と、を備えたスイッチングレギュレータが記載されている。前記クロック信号検出回路部は、前記クロック信号の入力が停止したことを検出すると、前記制御回路部に対して、動作を停止させて消費電力を低減させるスタンバイ動作を行わせ前記スイッチングトランジスタをオフさせる。
【０００４】
【特許文献１】特開２００６−１０１６６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記のＤＣ−ＤＣコンバータにおいて、出力電圧Ｖｏｕｔは、直流電圧ｅ１に依存する。しかし、直流電圧ｅ１は、半導体ばらつき等により誤差が生じる。直流電圧ｅ１の調整は、困難である。そのため、出力電圧Ｖｏｕｔを所定値に制御することが困難である。
【０００６】
本発明の目的は、容易に出力電圧を調整することができるＤＣ−ＤＣコンバータ及び制御回路を提供することである。
【課題を解決するための手段】
【０００７】
本発明のＤＣ−ＤＣコンバータは、フィードバック電圧を基に制御される周波数の信号を生成する第１の電圧制御発振器と、前記第１の電圧制御発振器により生成される信号を分周して出力する第１の分周器と、信号を生成する信号生成回路と、前記第１の分周器により出力される信号及び前記信号生成回路により生成される信号を基に第１及び第２の制御信号を生成する制御回路と、第１の直流電圧及び基準電位間に直列に接続され、それぞれ前記第１及び第２の制御信号により制御される第１及び第２のスイッチングトランジスタと、前記第１及び第２のスイッチングトランジスタから出力される電圧を平滑化して出力電圧を生成し、前記出力電圧を前記フィードバック電圧として前記第１の電圧制御発振器に出力する平滑化回路とを有することを特徴とする。
【０００８】
また、本発明の制御回路は、ＤＣ−ＤＣコンバータの出力を制御する制御回路であって、フィードバック電圧を基に制御される周波数の信号を生成する第１の電圧制御発振器と、前記第１の電圧制御発振器により生成される信号を分周して出力する第１の分周器と、信号を生成する信号生成回路とを有し、前記第１の分周器により出力される信号及び前記信号生成回路により生成される信号を基に第１及び第２の制御信号を生成することを特徴とする。
【発明の効果】
【０００９】
第１の分周器の分周値を変更することにより、容易に出力電圧を所定値に調整することができる。
【発明を実施するための最良の形態】
【００１０】
（第１の実施形態）
図１は本発明の第１の実施形態による降圧型ＤＣ−ＤＣコンバータ（スイッチングレギュレータ）の構成例を示す回路図であり、図５はそのＤＣ−ＤＣコンバータの動作例を示すタイミングチャートである。制御部１００は、第１の電圧制御発振器（ＶＣＯ）１０１、第１の分周器１０２、制御回路１０３及び信号生成回路１０４を有する。第１の電圧制御発振器１０１は、フィードバック電圧ＦＢ１を基に制御される周波数のパルス信号Ｖａを生成する。その詳細は、後に図２を参照しながら説明する。第１の分周器１０２は、第１の電圧制御発振器１０１により生成されるパルス信号Ｖａを分周してパルス信号Ｖ１を出力する。図５の場合、第１の分周器１０２は、例えばパルス信号Ｖａを８分周してパルス信号Ｖ１を生成している。第１の分周器１０２の詳細は、後に図３を参照しながら説明する。信号生成回路１０４は、例えば発振器であり、パルス信号Ｖ２を生成する。制御回路１０３は、第１の分周器１０２により出力されるパルス信号Ｖ１及び信号生成回路１０４により生成されるパルス信号Ｖ２を基に第１の制御信号ＶＱ及び第２の制御信号ＶＱｂを生成する。第１の制御信号ＶＱは、信号生成回路１０４の出力信号Ｖ２の立ち上がりにより立ち上がり、第１の分周回路１０２の出力信号Ｖ１の立ち上がりにより立ち下がる。第２の制御信号ＶＱｂは、第１の制御信号ＶＱに対して論理反転した信号である。制御回路１０３の詳細は、後に図４を参照しながら説明する。
【００１１】
第１のｎチャネル電界効果トランジスタ（スイッチングトランジスタ）ＦＥＴ１及び第２のｎチャネル電界効果トランジスタ（スイッチングトランジスタ）ＦＥＴ２は、第１の直流電圧Ｖｉｎ及び基準電位（グランド電位）間に直列に接続される。第１の電界効果トランジスタＦＥＴ１は、ゲートが第１の制御信号ＶＱに接続され、ドレインが第１の直流電圧Ｖｉｎの端子に接続され、ソースがノードＶｔに接続される。第２の電界効果トランジスタＦＥＴ２は、ゲートが第２の制御信号ＶＱｂに接続され、ドレインがノードＶｔに接続され、ソースが基準電位（グランド電位）に接続される。第１の電界効果トランジスタＦＥＴ１は第１の制御信号ＶＱにより制御され、第２の電界効果トランジスタＦＥＴ２は第２の制御信号ＶＱｂにより制御される。第１の制御信号ＶＱがハイレベル及び第２の制御信号ＶＱｂがローレベルになれば、第１の電界効果トランジスタＦＥＴ１がオンし、第２の電界効果トランジスタＦＥＴ２がオフし、ノードＶｔは直流電圧Ｖｉｎに接続される。これに対し、第１の制御信号ＶＱがローレベル及び第２の制御信号ＶＱｂがハイレベルになれば、第１の電界効果トランジスタＦＥＴ１がオフし、第２の電界効果トランジスタＦＥＴ２がオンし、ノードＶｔは基準電位（グランド電位）に接続される。
【００１２】
インダクタＬ１は、ノードＶｔ及び出力電圧Ｖｏｕｔの端子間に接続される。容量Ｃ１は、出力電圧Ｖｏｕｔの端子及び基準電位（グランド電位）間に接続される。インダクタＬ１及びＣ１は、平滑化回路を構成し、第１の電界効果トランジスタＦＥＴ１及び第２の電界効果トランジスタＦＥＴ２から出力されるノードＶｔの電圧を平滑化して直流の出力電圧Ｖｏｕｔを生成し、出力電圧Ｖｏｕｔをフィードバック電圧ＦＢ１として第１の電圧制御発振器１０１に出力する。
【００１３】
図２は第１の電圧制御発振器１０１の入力電圧ＶＣＯＩＮに対する出力信号の周波数ｆＶＣＯを示すグラフであり、図６は図１のＤＣ−ＤＣコンバータが安定状態に移行する動作例を示すタイミングチャートである。期間Ｔ１は、出力電圧Ｖｏｕｔが目標値より高く、信号Ｖ１の周波数が信号Ｖ２の周波数より高い状態の期間である。期間Ｔ２は、出力電圧Ｖｏｕｔが目標値に達し、信号Ｖ１の周波数が信号Ｖ２の周波数と同じ安定状態の期間である。第１の電圧制御発振器１０１は、入力電圧ＶＣＯＩＮが高くなるほど、出力信号の周波数ｆＶＣＯも高くなる。その結果、出力電圧Ｖｏｕｔが目標値よりも高くなると、信号Ｖ１の周波数が信号Ｖ２の周波数より高くなる。これに対して、出力電圧Ｖｏｕｔが目標値よりも低くなると、信号Ｖ１の周波数が信号Ｖ２の周波数より低くなる。やがて、パルス信号Ｖ１及びＶ２の周波数が同じになり、出力電圧Ｖｏｕｔが目標値に収束する。
【００１４】
図３は、第１の分周器１０２を説明するための図である。第１の分周器１０２は、入力信号Ｖａを入力し、入力信号Ｖａを分周値（分周比）Ｒ１〜Ｒ１５で分周した信号Ｖ１及び信号Ｖ１の論理反転信号Ｖ１ｂを出力する。分周値Ｒ１〜Ｒ１５は、１５ビットの分周値である。例えば、Ｒ１が１、Ｒ２〜Ｒ１５が０のとき、分周値Ｒ１〜Ｒ１５は１になる。また、第１の分周器１０２は、ストローブ信号ＣＮＴＲＥＦが入力されると、分周値Ｒ１〜Ｒ１５を内部にセットする。また、第１の分周器１０２は、リセット信号ＰＳＳ及びＲＥＳＥＴを入力すると、内部状態をリセットする。
【００１５】
図４は、制御回路１０３の構成例を示す回路図である。フリップフロップ４０３は、リセット端子Ｒがインバータ４０１を介して入力信号Ｖ２に接続され、セット端子Ｓがインバータ４０２を介して入力信号Ｖ１に接続される。フリップフロップ４０３の出力端子Ｑ及び／Ｑは、相互に論理反転した信号である。フリップフロップ４０３は、リセット端子Ｒがローレベル及びセット端子Ｓがハイレベルのときに出力端子Ｑがハイレベルになり、リセット端子Ｒがハイレベル及びセット端子Ｓがローレベルのときに出力端子Ｑがローレベルになる。なお、リセット端子Ｒ及びセット端子Ｓの信号が競合するときには、リセット信号Ｒの信号が優先される。偶数個のインバータ４０４は、フリップフロップ４０３の出力端子Ｑの信号を遅延させた遅延信号を論理積（ＡＮＤ）回路４０６に出力する。論理積回路４０６は、インバータ４０４の出力信号とフリップフロップ４０３の出力端子Ｑの信号との論理積信号を出力信号ＶＱとして出力する。また、偶数個のインバータ４０５は、フリップフロップ４０３の出力端子／Ｑの信号を遅延させた遅延信号を論理積回路４０７に出力する。論理積回路４０７は、インバータ４０５の出力信号とフリップフロップ４０３の出力端子／Ｑの信号との論理積信号を出力信号ＶＱｂとして出力する。
【００１６】
インバータ４０４，４０５及び論理積回路４０６，４０７は、出力信号ＶＱ及びＶＱｂを同時にハイレベルになる期間をなくすための回路である。この回路により、トランジスタＦＥＴ１及びＦＥＴ２が同時にオンし、トランジスタＦＥＴ１及びＦＥＴ２に短絡電流が流れることを防止することができる。
【００１７】
以上のように、制御回路１０３は、第１の分周器１０２により出力される信号Ｖ１及び信号生成回路１０４により生成される信号Ｖ２の位相を比較する位相比較回路を有し、前記比較の結果に応じて第１の制御信号ＶＱ及び第２の制御信号ＶＱｂを生成する。
【００１８】
以上のように、本実施形態によれば、第１の分周器１０２の分周値Ｒ１〜Ｒ１５をデジタル的に変更することにより、出力電圧Ｖｏｕｔを容易に所定値に制御することができる。また、分周値Ｒ１〜Ｒ１５のビット数を多くすれば、出力電圧Ｖｏｕｔの微調整も容易である。
【００１９】
（第２の実施形態）
図７は、本発明の第２の実施形態による降圧型ＤＣ−ＤＣコンバータ（スイッチングレギュレータ）の構成例を示す回路図である。本実施形態は、第１の実施形態（図１）に対して、信号生成回路１０４の代わりに、第２の発振器７０１及び第２の分周器７０２を設けたものである。信号生成回路１０４は、第２の発振器７０１及び第２の分周器７０２により構成することができる。第２の発振器７０１は、パルス信号Ｖｂを生成する。第２の分周器７０２は。第２の発振器７０１により生成されるパルス信号Ｖｂを分周してパルス信号Ｖ２を出力する。第２の分周器７０２は、図３の第１の分周器１０２と同じ構成を有する。第１の分周器１０２及び第２の分周器７０２の分周値を同じ値に設定すれば、第２の発振器７０１が生成するパルス信号Ｖｂは第１の電圧制御発振器１０１が出力するパルス信号Ｖａの目標周波数の信号になり、第２の分周器７０２の出力信号Ｖ２は第１の分周器Ｖ１の目標周波数の信号になる。制御回路１０３が信号Ｖ１及びＶ２を入力する場合の制御回路１０３の構成例は、図４の制御回路１０３と同じである。また、制御回路１０３が信号Ｖ１、Ｖ２、Ｖａ及びＶｂを入力する場合の制御回路１０３の構成例は、後に図９、図１２を参照しながら説明する。その他の点については、本実施形態は第１の実施形態と同じである。
【００２０】
（第３の実施形態）
図８は本発明の第３の実施形態による降圧型ＤＣ−ＤＣコンバータ（スイッチングレギュレータ）の構成例を示す回路図であり、図１０はそのＤＣ−ＤＣコンバータの動作例を示すタイミングチャートである。本実施形態は、第２の実施形態（図７）に対して、第２の発振器７０１の代わりに、第２の電圧制御発振器８０１を設けたものである。第２の発振器７０１は、第２の電圧制御発振器８０１により構成することができる。第２の電圧制御発振器８０１は、第２の直流電圧ｅ１を基に制御される周波数の信号Ｖｂを生成する。図１０の場合、第１の分周器１０２は、パルス信号Ｖａを８分周し、パルス信号Ｖ１を出力する。第２の分周器７０２は、パルス信号Ｖｂを８分周し、パルス信号Ｖ２を出力する。その他の点については、本実施形態は第２の実施形態と同じである。
【００２１】
図１１は、本実施形態によるＤＣ−ＤＣコンバータが安定状態に移行する動作例を示すタイミングチャートである。期間Ｔ１は、出力電圧Ｖｏｕｔが目標値より高く、信号Ｖ１の周波数が信号Ｖ２の周波数より高い状態の期間である。期間Ｔ２は、出力電圧Ｖｏｕｔが目標値に達し、信号Ｖ１の周波数が信号Ｖ２の周波数と同じ安定状態の期間である。
【００２２】
第２の電圧制御発振器８０１は第１の電圧制御発振器１０１と同じ構成を有し、第２の分周器７０２は第１の分周器１０２と同じ構成を有する。第１の分周器１０２の分周値Ｒ１〜Ｒ１５及び第２の分周器７０２の分周値Ｒ１〜Ｒ１５が同じ値の場合、信号Ｖａ及びＶｂは相互に同じ周波数になり、信号Ｖ１及びＶ２は相互に同じ周波数になり、出力電圧Ｖｏｕｔは第２の直流電圧ｅ１と同じ電圧になるように収束する。
【００２３】
図９は、図７及び図８の制御回路１０３の構成例を示す回路図である。以下、図９の制御回路１０３が図４の制御回路１０３と異なる点を説明する。制御回路１０３は、信号Ｖ１及びＶ２の他に、信号Ｖａ及びＶｂを入力する。信号Ｖａは、フリップフロップ９０２のクロック端子ＣＫに入力される。信号Ｖｂは、フリップフロップ９０１のクロック端子ＣＫに入力される。フリップフロップ９０１及び９０２の入力端子Ｄとリセット端子Ｒは、電源電圧（ハイレベル）に接続される。フリップフロップ９０１のセット端子Ｓにはインバータ４０１を介して入力信号Ｖ２が入力される。フリップフロップ９０２のセット端子Ｓにはインバータ４０２を介して入力信号Ｖ１が入力される。フリップフロップ４０３のリセット端子Ｒにはフリップフロップ９０１の出力端子Ｑが接続され、セット端子Ｓにはフリップフロップ９０２の出力端子Ｑが接続される。その他の点については、図９の制御回路１０３は、図４の制御回路１０３と同じである。
【００２４】
図１２は、図７及び図８の制御回路１０３の他の構成例を示す回路図である。以下、図１２の制御回路１０３が図９の制御回路１０３と異なる点を説明する。アップカウンタ１２０１は、パルス信号Ｖｂのパルス数をカウントする。アップカウンタ１２０２は、パルス信号Ｖａのパルス数をカウントする。減算器１２０３は、アップカウンタ１２０１のカウント値からアップカウンタ１２０２のカウント値を減算して出力する。これにより、信号Ｖａ及びＶｂのパルス数（周波数）を比較することができる。判定回路１２０４は、減算器１２０３の出力値に応じて、フリップフロップ４０３のリセット端子Ｒ及びセット端子Ｓに信号を出力する。信号Ｖａが信号Ｖｂよりパルス数が少なければ、判定回路１２０４は、フリップフロップ４０３のセット端子Ｓをハイレベルにし、信号ＶＱをハイレベルにする。これに対し、信号Ｖａが信号Ｖｂよりパルス数が多ければ、判定回路１２０４は、フリップフロップ４０３のリセット端子Ｒをハイレベルにし、信号ＶＱをローレベルにする。また、信号Ｖａが信号Ｖｂとパルス数が同じであれば、判定回路１２０４は、図９と同様に、フリップフロップ９０１の出力端子Ｑをフリップフロップ４０３のリセット端子Ｒに接続し、フリップフロップ９０２の出力端子Ｑをフリップフロップ４０３のセット端子Ｓに接続する。
【００２５】
以上のように、制御回路１０３は、第１の分周器１０２により出力される信号Ｖ１及び第２の分周器７０２により出力される信号Ｖ２の位相を比較する位相比較回路と、第１の電圧制御発振器１０１により生成される信号Ｖａ及び第２の発振器７０１（又は第２の電圧制御発振器８０１）により生成される信号Ｖｂの周波数を比較する周波数比較回路とを有し、前記位相比較回路及び前記周波数比較回路の比較の結果に応じて第１の制御信号ＶＱ及び第２の制御信号ＶＱｂを生成する。
【００２６】
アップカウンタ１２０１，１２０２及び減算器１２０３は、周波数比較回路を構成する。周波数比較回路を設けることにより、出力電圧Ｖｏｕｔを高速に目標値に収束させることができる。
【００２７】
（第４の実施形態）
図１３は、本発明の第４の実施形態による降圧型ＤＣ−ＤＣコンバータ（スイッチングレギュレータ）の構成例を示す回路図である。本実施形態は、第３の実施形態（図８）に対して、制御部１００内にコントロール部１３０１を設けたものである。以下、本実施形態が第３の実施形態と異なる点を説明する。コントロール部１３０１は、外部信号に応じて、第１の分周器１０２及び第２の分周器７０２の分周値Ｒ１〜Ｒ１５を設定するための設定部である。第１の分周器１０２の分周値Ｒ１〜Ｒ１５と第２の分周器７０２の分周値Ｒ１〜Ｒ１５とは同じ値でも異なる値でもよい。コントロール部１３０１を設けることにより、外部から分周器１０２及び７０２の分周値Ｒ１〜Ｒ１５を変更できるので、容易に出力電圧Ｖｏｕｔを調整することができる。
【００２８】
（第５の実施形態）
図１４は、本発明の第５の実施形態による降圧型ＤＣ−ＤＣコンバータ（スイッチングレギュレータ）の構成例を示す回路図である。本実施形態は、第３の実施形態（図８）に対して、制御部１００内にメモリ１４０１を設けたものである。以下、本実施形態が第３の実施形態と異なる点を説明する。メモリ１４０１は、例えばＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ又はＤＲＡＭであり、第１の分周器１０２の分周値Ｒ１〜Ｒ１５及び第２の分周器７０２の分周値Ｒ１〜Ｒ１５を記憶する。第１の分周器１０２の分周値Ｒ１〜Ｒ１５と第２の分周器７０２の分周値Ｒ１〜Ｒ１５とは同じ値でも異なる値でもよい。第１の分周器１０２及び第２の分周器７０２は、メモリ１４０１に記憶されている分周値Ｒ１〜Ｒ１５に応じて分周を行う。
【００２９】
（第６の実施形態）
図１５は、本発明の第６の実施形態による降圧型ＤＣ−ＤＣコンバータ（スイッチングレギュレータ）の構成例を示す回路図である。本実施形態は、第３の実施形態（図８）に対して、第１の分周器１０２のリセット端子が第２の分周器７０２の出力端子に接続されている点が異なる。以下、本実施形態が第３の実施形態と異なる点を説明する。第１の分周器１０２は、第２の分周器７０２により出力される信号Ｖ２に応じてリセットする。第１の分周器１０２のリセット信号は、図３のリセット信号ＰＳＳ及びＲＥＳＥＴである。
【００３０】
図１６は、本実施形態によるＤＣ−ＤＣコンバータの動作例を示すタイミングチャートである。第１の分周器１０２は、例えば、パルス信号Ｖａを５分周し、パルス信号Ｖ１を出力する。第２の分周器７０２は、例えば、パルス信号Ｖｂを１０分周し、パルス信号Ｖ２を出力する。例えば、第２の分周器７０２の分周値は、第１の分周器１０２の分周値の２倍である。第１の分周器１０２は、第２の分周器７０２の出力信号Ｖ２のパルスに応じてリセットされ、信号Ｖ１としてパルスを出力する。第２の分周器７０２の出力信号Ｖ２に応じて第１の分周器１０２をリセットすることにより、出力電圧Ｖｏｕｔを高速に目標値に収束させることができる。
【００３１】
以上のように、第１〜第６の実施形態によれば、第１の電圧制御発振器１０１を使用し、電圧を周波数に変換した後、制御回路１０３で位相比較を行い、その比較結果に応じた制御信号ＶＱ及びＶＱｂで電界効果トランジスタＦＥＴ１及びＦＥＴ２を制御することにより出力電圧Ｖｏｕｔを生成する。利点としては、電圧制御発振器１０１及び／又は８０１以降の制御は、デジタル制御が可能となり、制御しやすくなる。例えば、分周器１０２及び／又は７０２の分周値を変更することにより、出力電圧Ｖｏｕｔを変更したり、ＰＦＭ（パルス周波数変調）制御もできる。また、分周値を設定する方法としてＥＰＲＯＭやフラッシュメモリ等のメモリ１４０１を搭載しておき、半導体ばらつきに応じて、分周値を調整するといった微調整も容易に行うことが可能となる。
【００３２】
第１〜第６の実施形態は、デジタル的に制御が可能となり、出力電圧Ｖｏｕｔの調整が容易となる。また、半導体デバイスのばらつきに対する微調整をソフトウエア的に設定変更することで対処が可能となる。例えば、基準電圧である第２の直流電圧ｅ１のずれや第１の電圧制御発振器１０１と第２の電圧制御発振器８０１の相対ばらつきに対して微調整が可能となる。
【００３３】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００３４】
本発明の実施形態は、例えば以下のように種々の適用が可能である。
【００３５】
（付記１）
フィードバック電圧を基に制御される周波数の信号を生成する第１の電圧制御発振器と、
前記第１の電圧制御発振器により生成される信号を分周して出力する第１の分周器と、
信号を生成する信号生成回路と、
前記第１の分周器により出力される信号及び前記信号生成回路により生成される信号を基に第１及び第２の制御信号を生成する制御回路と、
第１の直流電圧及び基準電位間に直列に接続され、それぞれ前記第１及び第２の制御信号により制御される第１及び第２のスイッチングトランジスタと、
前記第１及び第２のスイッチングトランジスタから出力される電圧を平滑化して出力電圧を生成し、前記出力電圧を前記フィードバック電圧として前記第１の電圧制御発振器に出力する平滑化回路と
を有することを特徴とするＤＣ−ＤＣコンバータ。
（付記２）
前記信号生成回路は、
信号を生成する第２の発振器と、
前記第２の発振器により生成される信号を分周して出力する第２の分周器とを有することを特徴とする付記１記載のＤＣ−ＤＣコンバータ。
（付記３）
前記第２の発振器は、第２の直流電圧を基に制御される周波数の信号を生成する第２の電圧制御発振器を有することを特徴とする付記２記載のＤＣ−ＤＣコンバータ。
（付記４）
前記制御回路は、前記第１の分周器により出力される信号及び前記信号生成回路により生成される信号の位相を比較する位相比較回路を有し、前記比較の結果に応じて前記第１及び第２の制御信号を生成することを特徴とする付記１〜３のいずれか１項に記載のＤＣ−ＤＣコンバータ。
（付記５）
前記制御回路は、
前記第１の分周器により出力される信号及び前記第２の分周器により出力される信号の位相を比較する位相比較回路と、
前記第１の電圧制御発振器により生成される信号及び前記第２の発振器により生成される信号の周波数を比較する周波数比較回路とを有し、
前記位相比較回路及び前記周波数比較回路の比較の結果に応じて前記第１及び第２の制御信号を生成することを特徴とする付記２又は３記載のＤＣ−ＤＣコンバータ。
（付記６）
さらに、前記第１の分周器の分周値を設定するための設定部を有することを特徴とする付記１〜５のいずれか１項に記載のＤＣ−ＤＣコンバータ。
（付記７）
さらに、前記第１の分周器の分周値を記憶するメモリを有し、
前記第１の分周器は、前記メモリに記憶されている分周値に応じて分周を行うことを特徴とする付記１〜５のいずれか１項に記載のＤＣ−ＤＣコンバータ。
（付記８）
前記第１の分周器は、前記第２の分周器により出力される信号に応じてリセットすることを特徴とする付記２又は３記載のＤＣ−ＤＣコンバータ。
（付記９）
ＤＣ−ＤＣコンバータの出力を制御する制御回路であって、
フィードバック電圧を基に制御される周波数の信号を生成する第１の電圧制御発振器と、
前記第１の電圧制御発振器により生成される信号を分周して出力する第１の分周器と、
信号を生成する信号生成回路とを有し、
前記第１の分周器により出力される信号及び前記信号生成回路により生成される信号を基に第１及び第２の制御信号を生成することを特徴とする制御回路。
【図面の簡単な説明】
【００３６】
【図１】本発明の第１の実施形態による降圧型ＤＣ−ＤＣコンバータ（スイッチングレギュレータ）の構成例を示す回路図である。
【図２】第１の電圧制御発振器の入力電圧に対する出力信号の周波数を示すグラフである。
【図３】第１の分周器を説明するための図である。
【図４】制御回路の構成例を示す回路図である。
【図５】図１のＤＣ−ＤＣコンバータの動作例を示すタイミングチャートである。
【図６】図１のＤＣ−ＤＣコンバータが安定状態に移行する動作例を示すタイミングチャートである。
【図７】本発明の第２の実施形態による降圧型ＤＣ−ＤＣコンバータ（スイッチングレギュレータ）の構成例を示す回路図である。
【図８】本発明の第３の実施形態による降圧型ＤＣ−ＤＣコンバータ（スイッチングレギュレータ）の構成例を示す回路図である。
【図９】図７及び図８の制御回路の構成例を示す回路図である。
【図１０】図８のＤＣ−ＤＣコンバータの動作例を示すタイミングチャートである。
【図１１】図８のＤＣ−ＤＣコンバータが安定状態に移行する動作例を示すタイミングチャートである。
【図１２】図７及び図８の制御回路の他の構成例を示す回路図である。
【図１３】本発明の第４の実施形態による降圧型ＤＣ−ＤＣコンバータ（スイッチングレギュレータ）の構成例を示す回路図である。
【図１４】本発明の第５の実施形態による降圧型ＤＣ−ＤＣコンバータ（スイッチングレギュレータ）の構成例を示す回路図である。
【図１５】本発明の第６の実施形態による降圧型ＤＣ−ＤＣコンバータ（スイッチングレギュレータ）の構成例を示す回路図である。
【図１６】図１５のＤＣ−ＤＣコンバータの動作例を示すタイミングチャートである。
【図１７】降圧型ＤＣ−ＤＣコンバータ（スイッチングレギュレータ）の構成例を示す回路図である。
【符号の説明】
【００３７】
１００  制御部
１０１  第１の電圧制御発振器
１０２  第１の分周器
１０３  制御回路
１０４  信号生成回路
７０１  第２の発振器
７０２  第２の分周器
８０１  第２の電圧制御発振器
１３０１  コントロール部
１４０１  メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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