(57)【要約】【課題】ゲート絶縁膜の薄膜化を図りつつ、特性ばらつきが改善されたＴＦＴを容易に作製することができる薄膜トランジスタの製造方法及び薄膜トランジスタを提供する。【解決手段】半導体層、ゲート絶縁膜、ゲート電極及びキャップ絶縁膜をこの順に備える薄膜トランジスタの製造方法であって、上記製造方法は、ゲート絶縁膜及びゲート電極上にキャップ絶縁膜を形成し、ゲート絶縁膜及びキャップ絶縁膜を介して半導体層に不純物を注入する薄膜トランジスタの製造方法である。【選択図】図１
2008270637.tif 000002
【特許請求の範囲】
【請求項１】
半導体層、ゲート絶縁膜、ゲート電極及びキャップ絶縁膜をこの順に備える薄膜トランジスタの製造方法であって、
該製造方法は、ゲート絶縁膜及びゲート電極上にキャップ絶縁膜を形成し、ゲート絶縁膜及びキャップ絶縁膜を介して半導体層に不純物を注入する
ことを特徴とする薄膜トランジスタの製造方法。
【請求項２】
前記製造方法は、半導体層上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に金属膜を形成する工程と、金属膜をエッチングしてゲート電極を形成する工程と、ゲート絶縁膜及びゲート電極上にキャップ絶縁膜を形成する工程と、ゲート絶縁膜及びキャップ絶縁膜を介して半導体層に不純物を注入する工程とを、この順に行うことを特徴とする請求項１記載の薄膜トランジスタの製造方法。
【請求項３】
前記製造方法は、ゲート絶縁膜の膜厚を７０ｎｍ以下で形成する工程を含むことを特徴とする請求項１記載の薄膜トランジスタの製造方法。
【請求項４】
前記製造方法は、不純物が注入される半導体層に重畳するゲート絶縁膜の膜厚と、キャップ絶縁膜の膜厚との和を６０〜１２０ｎｍで形成する工程を含むことを特徴とする請求項１記載の薄膜トランジスタの製造方法。
【請求項５】
半導体層、ゲート絶縁膜、ゲート電極及びキャップ絶縁膜をこの順に備える薄膜トランジスタであって、
該ゲート絶縁膜及びキャップ絶縁膜は、少なくとも半導体層上の領域に、半導体層に添加された不純物を含有することを特徴とする薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタの製造方法及び薄膜トランジスタに関する。より詳しくは、高度化するシステムモノリシック回路の不純物注入プロセスの安定化に好適な薄膜トランジスタの製造方法及び薄膜トランジスタに関するものである。
【背景技術】
【０００２】
薄膜トランジスタ（Thin Film Transistor；ＴＦＴ）は、アクティブマトリクス型の液晶表示装置等の電子装置において半導体素子として備え付けられるものであり、スイッチング素子や制御回路に用いられる等、幅広い分野で利用されている。
【０００３】
近年、ＴＦＴは、高機能化、高速動作化、高精細化、小型化等の高性能化が著しく進んでいる。このような高性能なＴＦＴによれば、同一基板上にドライバ、電源、デジタル・アナログ変換回路等の周辺回路を一体的に形成したいわゆるシステムモノリシック回路を実現することができる。
【０００４】
ＴＦＴの構成としては、例えば、基板上に、半導体層、ゲート絶縁膜、ゲート電極、層間絶縁膜等が積層して形成されるものが一般的であり、中には、ゲート電極と層間絶縁膜との間に一度キャップ絶縁膜が形成され、その後メインとなる層間絶縁膜が形成される場合もある（例えば、特許文献１参照。）。キャップ絶縁膜は、半導体層を外部からの汚染から保護する機能を有する。
【０００５】
このようなＴＦＴを製造する方法としては、以下の方法が通常用いられている。まず、基板上にシリコン層を形成し、その上にゲート絶縁膜を成膜する。次に、金属膜をゲート絶縁膜上に成膜し、エッチング工程を行ってゲート電極をパターニングする。次に、ゲート電極をマスクとして不純物の注入を行い、シリコン層にソース／ドレイン領域及びチャネル領域を形成する。次に、ゲート絶縁膜及びゲート電極の上にキャップ絶縁膜を形成する。次に、ゲート配線等を所定の位置に形成し、更に全体に層間絶縁膜を形成する。そして、ソース／ドレイン領域の上部に位置する層間絶縁膜にコンタクトホールを形成し、その中にソース／ドレイン電極を形成して、ＴＦＴは完成する。
【０００６】
ところで、上述したようにＴＦＴはトランジスタ特性の高性能化が求められており、例えば、ガラス基板上に回路を搭載できるように、ゲート絶縁膜を薄膜化する方法が検討されている。具体的には、従来ではゲート絶縁膜は１００ｎｍ程度の膜厚で形成されていたが、更に薄いものが注目されている。
【０００７】
しかしながら、ゲート絶縁膜を薄膜化してＴＦＴを作製するのに上述のような製造方法を用いた場合、作製されたＴＦＴのソース領域やドレイン領域において抵抗が増大する等のトランジスタ特性のばらつきが生じてしまうことがあった。したがって、特にゲート絶縁膜の薄膜化を図る場合のＴＦＴの製造方法については、未だ改善の余地があった。
【特許文献１】特開平１−１０２４３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、上記現状に鑑みてなされたものであり、特性ばらつきが改善されたＴＦＴを容易に作製することができる薄膜トランジスタの製造方法及び薄膜トランジスタを提供することを目的とするものである。
【課題を解決するための手段】
【０００９】
本発明者は、特性ばらつきが改善されたＴＦＴを容易に作製する方法について種々検討したところ、不純物注入の度合いがゲート絶縁膜の膜厚に依存することに着目した。そして、製造の過程でゲート絶縁膜の膜厚にばらつきが生じた場合、不純物注入の度合いにばらつきが生じ、各ＴＦＴの特性にもばらつきが生じてしまう場合があることを見いだすとともに、ゲート絶縁膜及びゲート電極上にキャップ絶縁膜を形成した後に、ゲート絶縁膜及びキャップ絶縁膜を介して半導体層への不純物注入を行うことで、製造工程を増やさずに、不純物が注入される絶縁膜厚を一定量確保できることを見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。
【００１０】
すなわち、本発明は、半導体層、ゲート絶縁膜、ゲート電極及びキャップ絶縁膜をこの順に備える薄膜トランジスタの製造方法であって、上記製造方法は、ゲート絶縁膜及びゲート電極上にキャップ絶縁膜を形成し、ゲート絶縁膜及びキャップ絶縁膜を介して半導体層に不純物を注入する薄膜トランジスタの製造方法である。
【００１１】
以下に本発明について詳述する。
【００１２】
本発明の製造方法は、半導体層、ゲート絶縁膜、ゲート電極及びキャップ絶縁膜をこの順に備える薄膜トランジスタの製造方法である。本発明によって製造される薄膜トランジスタは、半導体層、ゲート絶縁膜、ゲート電極を必須として有するが、更にソース電極、ドレイン電極等が形成されることで半導体素子として用いることができる。半導体層は、通常、シリコンで形成されており、ニッケル（Ｎｉ）、リン（Ｐ）、ボロン（Ｂ）、ヒ素（Ａｓ）等の不純物が注入されて半導体特性が調整される。
【００１３】
本発明によって製造される薄膜トランジスタは、キャップ絶縁膜を備える。このキャップ絶縁膜は、半導体層、ゲート絶縁膜及びゲート電極上に設けられることで、これらを他の製造工程において生じる金属等の外部汚染から保護することができる。また、絶縁性を有するため、各構成要素をそれぞれ電気的に分断することができる。更に、トランジスタをＯＮの状態で使用しているうちに徐々にしきい値（Ｖｔｈ）がシフトするといったＴＦＴの特性劣化を防止することができる。キャップ絶縁膜は、絶縁性を有するものであれば特に限定されず、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮｘ）、シリコン酸窒化物（ＳｉＮＯ）等を用いることができる。本発明のＴＦＴは、キャップ絶縁膜上に他の構成要素を有していてもよく、例えば、液晶表示装置等の表示装置に用いられる画素電極を隔てるための層間絶縁膜を更に有していてもよい。
【００１４】
上記製造方法は、ゲート絶縁膜及びゲート電極上にキャップ絶縁膜を形成し、ゲート絶縁膜及びキャップ絶縁膜を介して半導体層に不純物を注入する方法である。本発明の製造方法では、ゲート絶縁膜及びゲート電極上にキャップ絶縁膜を形成した後に不純物の注入を行うので、ゲート絶縁膜を薄く形成しつつ、不純物注入を行うために必要な絶縁膜厚が容易に確保される。不純物の注入度合いは半導体層上に設けられたゲート絶縁膜の膜厚に依存するため、ゲート絶縁膜の膜厚が均一でないと、作製されるＴＦＴのトランジスタ特性にばらつきが生じてしまう。このような膜厚のばらつきの影響は、特にゲート絶縁膜を薄膜化する場合に顕著となる。ゲート絶縁膜の掘れ込みの深さ自体はゲート絶縁膜の膜厚の大きさには依存しないが、ゲート絶縁膜が薄い場合、ゲート絶縁膜の膜厚の平均値に対する掘れ込みの深さの割合が大きくなるためである。
【００１５】
また、本発明によれば、ゲート電極近傍において膜厚の厚いキャップ絶縁膜を容易に形成することが可能である。そして、このように充分な膜厚のキャップ絶縁膜を通して不純物が注入されることで、セルフアラインのＬＤＤ（Lightly Doped Drain）構造を容易に形成することができ、これによりオフリークの低減及び信頼性の向上を図ることができる。
【００１６】
上記製造方法は、半導体層上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に金属膜を形成する工程と、金属膜をエッチングしてゲート電極を形成する工程と、ゲート絶縁膜及びゲート電極上にキャップ絶縁膜を形成する工程と、ゲート絶縁膜及びキャップ絶縁膜を介して半導体層に不純物を注入する工程とを、この順に行うことが好ましい。ゲート電極の形成には、通常、ゲート絶縁膜を形成した後に金属膜を一様に塗布（デポ）し、その後ゲート電極として必要な部分だけの金属膜を残すためにエッチング工程が行われる。このエッチング工程は、実際には金属膜だけでなくゲート絶縁膜をも削ることになってしまうため、ゲート絶縁膜の膜厚を一定とすることは困難である。なお、レジスト用剥離液を用いてエッチング後に洗浄を行う工程においてもゲート絶縁膜が削られることになる。従来の方法では、「半導体層に不純物を注入する工程の後に、ゲート絶縁膜及びゲート電極上にキャップ絶縁膜を形成する」工程が行われていたために、不純物の注入はゲート絶縁膜のみを通して行われていたが、本方法では、「ゲート絶縁膜及びゲート電極上にキャップ絶縁膜を形成する工程の後に、半導体層に不純物を注入する工程を行う」こととしているため、ゲート絶縁膜とキャップ絶縁膜との両方を通して不純物の注入が行われることになる。したがって、ゲート絶縁膜を薄く形成した場合であっても、製造工程を増やすことなく不純物注入を行うために必要な絶縁膜厚を容易に確保することができる。
【００１７】
上記製造方法は、ゲート絶縁膜の膜厚を７０ｎｍ以下で形成する工程を含むことが好ましい。より好ましくは、ゲート絶縁膜の膜厚を５０ｎｍ以上で形成する。このようにゲート絶縁膜の膜厚を薄く設定することで、例えば、ガラス基板上に回路を搭載するといったシステムモノリシック化が可能となり、トランジスタ特性の高性能化を図ることができる。そして、このようにゲート絶縁膜の膜厚を薄く設定する場合においても、ゲート絶縁膜とキャップ絶縁膜とで充分な膜厚が確保されているので、トランジスタ特性のばらつきが抑制される。
【００１８】
上記製造方法は、不純物が注入される半導体層に重畳するゲート絶縁膜の膜厚と、キャップ絶縁膜の膜厚との和を６０〜１２０ｎｍで形成する工程を含むことが好ましい。すなわち、上述のエッチングの例で言えば、ゲート電極をパターニングするためのエッチング工程等により上部の金属膜とともに一部が削られてしまった領域のゲート絶縁膜の残り膜厚と、その上に形成されるキャップ絶縁膜の膜厚との和が６０〜１２０ｎｍとなるように形成されることが好ましい。ゲート絶縁膜の残り膜厚とキャップ絶縁膜の膜厚との和が１２０ｎｍよりも大きいと、通常の製造工程では不純物が半導体層全体に注入されないおそれがある。一方、６０ｎｍよりも小さいと、ゲート絶縁膜の膜厚の平均値に対する掘れ込みの深さの割合が大きくなってくるため、ばらつき抑制効果が小さくなる。また、より好ましくはこれらの膜厚の和を１００ｎｍ以下で形成する。ゲート絶縁膜の残り膜厚とキャップ絶縁膜の膜厚との和を１００ｎｍ以下とすることで、より確実に不純物を半導体層全体に注入することが可能となる。
【００１９】
本発明はまた、半導体層、ゲート絶縁膜、ゲート電極及びキャップ絶縁膜をこの順に備える薄膜トランジスタであって、上記ゲート絶縁膜及びキャップ絶縁膜は、少なくとも半導体層上の領域に、半導体層に添加された不純物を含有する薄膜トランジスタでもある。本発明のＴＦＴは、上述のキャップ絶縁膜の効果を有しながら、特性ばらつきを少なくすることができる。また、ゲート絶縁膜の薄膜化が可能であり、ＴＦＴの小型化に適している。更に、ＬＤＤ構造が容易に形成されるものであり、オフリークの低減等の効果を有する。このようなＴＦＴは、例えば、上述の本発明の製造方法によって製造することができる。なお、ゲート絶縁膜及びキャップ絶縁膜に不純物を含有しているかどうかは、ＳＩＭＳ（Secondary Ion Mass Spectrometer；二次イオン質量分析計）等により解析することができる。
【発明の効果】
【００２０】
本発明の製造方法によれば半導体層への不純物注入工程が安定化されるので、ゲート絶縁膜が薄膜化されたＴＦＴを、特性ばらつきが改善された形で容易に作製することができる。したがって、本発明の製造方法は、特にシステムモノリシック回路の作製に好適に用いることができる。
【発明を実施するための最良の形態】
【００２１】
以下に実施例を掲げ、本発明について図面を参照して更に詳細に説明するが、本発明はこれらの実施例のみに限定されるものではない。
【００２２】
（実施例１）
図１は、実施例１で作製されるＴＦＴを示す断面模式図である。（ａ）はＴＦＴの構成を示し、（ｂ）は不純物が注入された領域を示す。図１（ａ）に示すように、本実施例で作製されるＴＦＴは、ガラスやプラスチック等でできた基板１０の上に形成された構成となっている。基板１０の表面には、その上に形成されるシリコン層１２に基板１０から不純物が入り込むことを防ぐためのベースコート膜１１が形成されている。
【００２３】
本実施例で作製されるＴＦＴ（薄膜トランジスタ）は、基板１０側から、シリコン層１２（半導体層）、ゲート絶縁膜１３、ゲート電極１４及びキャップ絶縁膜１５の順に積層して構成されている。ゲート絶縁膜１３は、ゲート電極１４の形成の際のエッチングの影響により、ゲート電極１４と重畳しない領域の膜厚が、ゲート電極１４と重畳する領域の膜厚に比べて薄くなっている。
【００２４】
本実施例で作製されるＴＦＴはＬＤＤ構造となっており、シリコン層１２は、不純物の含有量が異なる３つの領域を構成している。このうちキャップ絶縁膜１５とゲート絶縁膜１３とが重なっている領域下に位置する領域がソース／ドレイン領域１２ａであり、キャップ絶縁膜１５とゲート絶縁膜１３とが重なっている領域であって、ゲート電極１４に隣接する領域下に位置する領域がＬＤＤ領域１２ｃであり、ゲート電極１４下に位置する領域がチャネル領域１２ｂである。このように本実施例においてシリコン層１２は、ソース／ドレイン領域１２ａ、ＬＤＤ領域１２ｃ及びチャネル領域１２ｂによって構成されており、この順に不純物を多く含んでいる。ＬＤＤ構造によれば、オフリークの低減及び信頼性の向上を図ることができる。
【００２５】
本実施例で作製されるＴＦＴは、上述までの構造の上に、更に層間絶縁膜が形成されている。また、この層間絶縁膜には、シリコン層１２のソース／ドレイン領域１２ａの上部に位置する領域にコンタクトホールが形成されており、その中にそれぞれソース／ドレイン電極が形成されている。
【００２６】
本実施例で作製されるＴＦＴは、図１（ｂ）に示すように、ゲート電極１４が形成されている領域を除き、ゲート絶縁膜１３とキャップ絶縁膜１５との積層膜を通してシリコン層１２に不純物が注入されている。これに対して従来のＴＦＴでは、ゲート絶縁膜のみを通してシリコン層のソース／ドレイン領域に不純物が注入されていた。
【００２７】
以下に、実施例１で作製されるＴＦＴの製造方法について詳述する。
【００２８】
図２−１〜２−１３は、実施例１のＴＦＴの製造方法の製造フローを示す模式図であり、各図は各製造段階におけるＴＦＴの断面模式図である。なお、本実施例においては、ＰチャネルＴＦＴ（左側）とＮチャネルＴＦＴ（右側）との両方を一度に作製する場合を想定している。
【００２９】
（１）ベースコート膜の形成工程
図２−１に示すように、プラズマ化学気相成長（Plasma Enhanced Chemical Vapor Deposition；ＰＥＣＶＤ）法等により、ガラス基板１０上に、ベースコート膜１１（下層：ＳｉＮＯ（シリコン酸窒化）膜１１ｂ、上層：ＴＥＯＳ膜１１ａ）を形成する。このとき、ＳｉＮＯ膜１１ｂの膜厚は３０〜７０ｎｍ、ＴＥＯＳ膜１１ａの膜厚は５０〜１００ｎｍとすることが好ましく、本実施例においてベースコート膜１１の膜厚は、ＳｉＮＯ膜１１ｂの膜厚が５０ｎｍ、ＴＥＯＳ膜１１ａの膜厚が１００ｎｍで形成されている。
【００３０】
ＳｉＮＯ膜１１ｂを形成するための原料ガスとしては、例えば、モノシラン（ＳｉＨ４）、亜酸化窒素ガス（Ｎ２Ｏ）及びアンモニア（ＮＨ３）の混合ガス等が用いられる。ＴＥＯＳ膜１１ａは、原料ガスとしてテトラエチルオルトシリケート（Tetra Ethyl Ortho Silicate；ＴＥＯＳ）ガスを用いて形成されるＳｉＯ２（酸化シリコン）膜である。ベースコート膜１１に用いられる材料としては、ＳｉＮｘ膜、ＳｉＮＯ膜、ＳｉＯ２膜等が挙げられる。また、ベースコート膜１１は、本実施例のようにこれらの複数の材料からなる積層膜としてもよい。
【００３１】
（２）シリコン層の形成工程
図２−２に示すように、ベースコート膜１１上にシリコン層１２を形成する。シリコン層１２としては、アモルファスシリコン、ポリシリコン、単結晶シリコン等を用いることができる。本実施例においては、ＰＥＣＶＤ法等によりアモルファスシリコン（ａ−Ｓｉ）層をベースコート膜１１上に形成した後、低温ポリシリコン（Low Temperature Poly Silicon；ＬＰＳ）化処理を行い、ポリシリコン（ｐ−Ｓｉ）層で構成されるシリコン層１２を形成する。
【００３２】
まず、ＰＥＣＶＤ法等によりａ−Ｓｉ層をベースコート膜１１上に形成する。このとき、ａ−Ｓｉ層の膜厚は３０〜７０ｎｍとすることが好ましく、本実施例においてａ−Ｓｉ層の膜厚は５０ｎｍで形成されている。ａ−Ｓｉ層を形成するための原料ガスとしては、例えば、モノシラン（ＳｉＨ４）、ジシラン（Ｓｉ２Ｈ６）等が用いられる。
【００３３】
次に、ａ−Ｓｉ層に対して略６００℃の熱を加え、固相結晶成長を行い、ｐ−Ｓｉ層を形成する。なお、固相結晶成長の前に、ニッケル（Ｎｉ）等の金属触媒を塗布して連続粒界結晶シリコン（Continuous Grain Silicon；ＣＧＳ）化するための前処理を行ってもよい。また、固相結晶成長を行っただけでは、結晶粒径が小さくなり、結晶粒径は大きくとも粒内に結晶欠陥が多数含まれる等の理由により、ｐ−Ｓｉの電界効果移動度が低くなる等の好ましくない特性が生じることがある。そこで、固相結晶成長の後に、レーザ光としてエキシマレーザ光を用いたレーザアニール法により、ｐ−Ｓｉの結晶粒の品質を向上させることが好ましい。レーザ光としては、固体レーザ光等を用いることができる。
【００３４】
そして最後に、フォトリソグラフィ法によりレジスト膜をパターニングし、更にエッチングすることによって、ｐ−Ｓｉ層を所望の形状に成形してシリコン層１２が形成される。
【００３５】
（３）ゲート絶縁膜の形成工程
図２−３に示すように、ＴＥＯＳガスを用いたＰＥＣＶＤ法等により、ベースコート膜１１及びシリコン層１２上にゲート絶縁膜（ＴＥＯＳ膜）１３を形成する。このとき、ゲート絶縁膜１３の膜厚は、２０〜７０ｎｍ程度に薄く形成することが好ましく、本実施例においてゲート絶縁膜１３の膜厚は５０ｎｍで形成されている。ゲート絶縁膜１３に用いられる材料としては、ＳｉＮｘ膜、ＳｉＮＯ膜、ＳｉＯ２膜等が挙げられる。また、ゲート絶縁膜１３は、これらの複数の材料からなる積層膜としてもよい。
【００３６】
（４）不純物注入工程（基板全面）
ＮチャネルＴＦＴ及びＰチャネルＴＦＴの閾値を制御するため、図２−４に示すように、イオンドーピング法等により基板全面に不純物としてボロンをドーピング（注入）する。ドーピングされるボロンの濃度は、例えば、１０１1〜１０１３ｉｏｎ／ｃｍ２とすることが好ましく、本実施例においては、１．５×１０１２ｉｏｎ／ｃｍ２としている。なお、ＰチャネルＴＦＴの閾値制御が必要でない場合、このドーピングは行わなくてもよい。
【００３７】
（５）不純物注入工程（ＮチャネルＴＦＴ領域）
ＮチャネルＴＦＴの閾値を制御するため、図２−５に示すように、フォトリソグラフィ法等により、ＰチャネルＴＦＴの形成領域をレジスト膜で被覆した後、ＮチャネルＴＦＴの形成領域（右側）にのみ、イオンドーピング法等によりボロンをドーピングする。ＮチャネルＴＦＴの形成領域にドーピングされるボロンの濃度は、例えば、１０１１〜１０１４ｉｏｎ／ｃｍ２とすることが好ましく、本実施例においては、２．０×１０１２ｉｏｎ／ｃｍ２としている。
【００３８】
（６）ゲート電極の形成工程
図２−６に示すように、ゲート絶縁膜１３上にゲート電極１４を形成する。まずスパッタ法等を用いてゲート絶縁膜１３上に金属膜を形成する。次に、フォトリソグラフィ法により、レジスト膜を所望の形状にパターン形成した後、アルゴン（Ａｒ）、六フッ化硫黄（ＳＦ６）、四フッ化炭素（ＣＦ４）、酸素（Ｏ２）、塩素（Ｃｌ２）等の混合ガス分量を調整したエッチングガスを用いてドライエッチングを行い、ゲート電極１４を形成する。ゲート電極１４に用いられる金属としては、タンタル（Ｔａ）、モリブデン（Ｍｏ）、モリブデンタングステン（ＭｏＷ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）等の低抵抗金属、表面が平坦で特性の安定した高融点金属等が挙げられる。また、ゲート電極１４は、これらの複数の材料からなる積層膜としてもよい。
【００３９】
本実施例においてゲート電極１４は、金属膜の積層膜（下層：窒化タンタル（ＴａＮ）膜１４ｂ、上層：タングステン（Ｗ）膜１４ａ）で構成されている。ＴａＮ膜１４ｂ及びＷ膜１４ａの膜厚は、それぞれＴａＮ膜１４ｂの膜厚を１０〜６０ｎｍ、Ｗ膜１４ａの膜厚を３００〜４００ｎｍとすることが好ましく、本実施例においてはＴａＮ膜１４ｂの膜厚を３０ｎｍ、Ｗ膜１４ａの膜厚を３７０ｎｍとしている。
【００４０】
なお、本実施例においてエッチングは、ゲート電極１４の線幅制御の良いＣＦ４とＯ２ガス比を制御するドライエッチングが好適に用いられる。そして、このようなエッチング工程により、ゲート電極１４の基板面内のばらつきや装置チャンバー内のエッチングレートのばらつきを受け、ゲート電極１４下以外の領域に位置するゲート絶縁膜１３に掘れ込みが生じる場合があり、ゲート絶縁膜１３の膜厚にばらつきが生じてしまう。すなわち、本発明は、ドライエッチング工程を行う場合に特に適している。
【００４１】
（７）キャップ絶縁膜の形成工程
図２−７に示すように、ＰＥＣＶＤ法等によりゲート絶縁膜１３及びゲート電極１４上にキャップ絶縁膜（ＴＥＯＳ膜）１５を形成する。このとき、キャップ絶縁膜１５は、ゲート電極１４のパターニングの際にエッチングにより削られた、ゲート電極１４下以外の領域に位置するゲート絶縁膜１３の残り膜厚と、キャップ絶縁膜１５の膜厚との和が６０〜１２０ｎｍとなるように形成されることが好ましい。本実施例においては、ゲート絶縁膜１３の残り膜厚と、キャップ絶縁膜１５の膜厚との和が８０ｎｍとなるように、キャップ絶縁膜１５は５０ｎｍで形成されている。なお、キャップ絶縁膜１５は、ゲート絶縁膜１３の残り膜厚とあわせて１００ｎｍ以下となるように調整されて形成されることがより好ましく、そうすることで、後工程であるドーピングをより高精度に行うことが可能となる。キャップ絶縁膜１５に用いられる材料としては、ＳｉＮｘ膜、ＳｉＮＯ膜、ＳｉＯ２膜等が挙げられる。また、キャップ絶縁膜１５は、これらの複数の材料からなる積層膜としてもよい。
【００４２】
（８）不純物注入工程（ソース／ドレイン領域）
ＰチャネルＴＦＴ及びＮチャネルＴＦＴのソース／ドレイン領域を形成するため、フォトリソグラフィ法によりレジスト膜を所望の形状にパターン形成した後、ＰチャネルＴＦＴではボロンを、ＮチャネルＴＦＴではリンをイオンドーピング法等により高濃度にイオンドーピングする。本実施例においては、まず、図２−８に示すように、ＮチャネルＴＦＴ（右側）にリンをドーピングし、続いて、図２−９に示すように、ＰチャネルＴＦＴ（左側）にボロンをドーピングしている。こうして、ＮチャネルＴＦＴ及びＰチャネルＴＦＴのソース／ドレイン領域１２ａが形成される。ドーピングされるリン及びボロンの濃度は、それぞれ１０１４〜１０１６ｉｏｎ／ｃｍ２とすることが好ましく、本実施例においては、それぞれ３．０×１０１５、２．０×１０１５ｉｏｎ／ｃｍ２としている。
【００４３】
次に、ｐ−Ｓｉ層中に存在している不純物イオンを活性化させるために、略６００℃、４時間の熱活性化処理を行う。これにより、ソース／ドレイン領域１２ａの電気伝導性を向上させることができる。なお、ソース／ドレイン領域１２ａの電気伝導性は特に限定されないが、抵抗率の値として、２５℃において１ｋΩ／□以下であることが好ましい。活性化の方法としては、その他、エキシマレーザ光を照射する方法等が挙げられる。
【００４４】
従来の方法では、ゲート絶縁膜のみを通して不純物の注入が行われていたため、ゲート絶縁膜の薄膜化を行った場合、トランジスタ特性のばらつきが生じてしまっていた。これに対し、本実施例においては、ゲート絶縁膜１３とキャップ絶縁膜１５との両方を通してドーピングが行われているため、工程数を増やすことなくドーピングされる領域に充分な膜厚を確保することができている。したがって、本実施例によれば、ゲート絶縁膜の薄膜化を行ったとしても、特性ばらつきの少ないＴＦＴを得ることができる。
【００４５】
また、本実施例によれば、自己整合的にゲート電極１４下には不純物は注入されず、ゲート電極１４下のシリコン層１２にはチャネル領域１２ｂが形成される。また、キャップ絶縁膜１５はゲート電極１４に隣接する領域において他の領域よりも厚く形成されているため、ゲート電極１４に隣接する領域下のシリコン層においては、ソース／ドレイン領域１２ａよりも不純物濃度の低い領域（ＬＤＤ領域）１２ｃが形成される。こうして、シリコン層１２には不純物濃度の異なる３つの領域が形成される。すなわち本実施例によれば、工程数を増やさなくともＬＤＤ構造を有するＴＦＴを得ることができる。
【００４６】
なお、シリコン層１２に連続粒界シリコンを用いる場合には、残留金属触媒の影響を排除するために、リン等のゲッタリング材料のドーピングを同時に行ってもよい。
【００４７】
（９）多層配線の形成工程
図２−１０に示すように、ゲート配線等の多層配線１６を形成する。まずスパッタ法等を用いてキャップ絶縁膜１５上に金属膜を形成する。次に、フォトリソグラフィ法により、レジスト膜を所望の位置にパターン形成した後、アルゴン（Ａｒ）、六フッ化硫黄（ＳＦ６）、四フッ化炭素（ＣＦ４）、酸素（Ｏ２）、塩素（Ｃｌ２）等の混合ガス分量を調整したエッチングガスを用いてドライエッチングを行い、各種配線を形成する。各種配線に用いられる金属としては、タンタル（Ｔａ）、モリブデン（Ｍｏ）、モリブデンタングステン（ＭｏＷ）、アルミニウム（Ａｌ）、チタン(Ｔｉ)等の低抵抗金属、表面が平坦で特性の安定した高融点金属等が挙げられる。また、多層配線１６は、これらの複数の材料からなる積層膜としてもよい。
【００４８】
本実施例では、ゲート絶縁膜１３、ゲート電極１４等の更に上にキャップ絶縁膜１５が形成されているので、このように多層配線１６等を形成する際に生じる金属残渣がＴＦＴを汚染することを効果的に防止することができる。
【００４９】
（１０）層間絶縁膜の形成工程
図２−１１に示すように、ＰＥＣＶＤ法により層間絶縁膜（ＳｉＮｘ膜及びＴＥＯＳ膜）１７を全面に形成する。このとき、層間絶縁膜１７の膜厚は、５００〜１２００ｎｍに形成することが好ましく、本実施例においては、ＳｉＮｘ膜＋ＴＥＯＳ膜＝２５０＋４００＝６５０ｎｍで形成されている。層間絶縁膜１７に用いられる材料としては、ＳｉＮｘ膜、ＳｉＮＯ膜、ＳｉＯ２膜等が挙げられる。また、層間絶縁膜１７は、これらの複数の材料からなる積層膜としてもよい。
【００５０】
（１１）コンタクトホールの形成工程
図２−１２に示すように、フォトリソグラフィ法により、レジスト膜を所望の形状にパターン形成した後、フッ酸系のエッチング溶液を用いて層間絶縁膜１７、キャップ絶縁膜１５及びゲート絶縁膜１３のウェットエッチングを行い、コンタクトホール１８を形成する。なお、微細加工時には、ドライエッチングや、ドライエッチングとウェットエッチングとを組み合わせて形成するとよい。また、このとき、同時にゲート電極１４や多層配線１６とコンタクトを取り、上層のソース配線１９と接続することも可能である。
【００５１】
（１２）アニーリング処理工程
シリコン層１２の品質を更に改善するため、略４００℃で水素化アニーリング処理を行う。
【００５２】
（１３）ソース／ドレイン電極の形成工程
図２−１３に示すように、コンタクトホール１８内にソース／ドレイン電極１９を形成する。本実施例においてソース／ドレイン電極１９は、金属膜の積層膜（下層：チタン（Ｔｉ）膜、中間層：アルミニウム（Ａｌ）膜、上層：チタン（Ｔｉ）膜）で構成されている。金属膜の膜厚は、それぞれ下層Ｔｉ膜の膜厚を１００〜２００ｎｍ、中間層Ａｌ膜の膜厚を３００〜６００ｎｍ、上層Ｔｉ膜の膜厚を１００〜２００ｎｍとすることが好ましく、本実施例においては下層チタン膜の膜厚を１００ｎｍ、Ａｌ膜の膜厚を４００ｎｍ、上層チタン膜の膜厚を１００ｎｍとしている。
【００５３】
次に、フォトリソグラフィ法等によりレジスト膜を所望の位置にパターン形成した後、ドライエッチングにより金属膜のパターニングを行い、ソース／ドレイン電極１９を形成する。こうして、本実施例のＴＦＴは完成する。
【００５４】
このようにして作製されるＴＦＴは、ゲート絶縁膜１３及びキャップ絶縁膜１５に一定量の不純物を含有しており、ゲート絶縁膜及びキャップ絶縁膜に不純物を含有しているかどうかは、ＳＩＭＳ等により解析することができる。
【図面の簡単な説明】
【００５５】
【図１】実施例１で作製されるＴＦＴを示す断面模式図である。（ａ）はＴＦＴの構成を示し、（ｂ）は不純物が注入された領域を示す。
【図２−１】実施例１のＴＦＴの製造方法の製造フローを示す模式図であり、ベースコート膜を形成した段階の断面図である。
【図２−２】実施例１のＴＦＴの製造方法の製造フローを示す模式図であり、シリコン層を形成した段階の断面図である。
【図２−３】実施例１のＴＦＴの製造方法の製造フローを示す模式図であり、ゲート絶縁膜を形成した段階の断面図である。
【図２−４】実施例１のＴＦＴの製造方法の製造フローを示す模式図であり、ＮチャネルＴＦＴ及びＰチャネルＴＦＴの閾値を制御するための不純物注入を行った段階の断面図である。
【図２−５】実施例１のＴＦＴの製造方法の製造フローを示す模式図であり、ＮチャネルＴＦＴの閾値を制御するための不純物注入を行った段階の断面図である。
【図２−６】実施例１のＴＦＴの製造方法の製造フローを示す模式図であり、ゲート電極を形成した段階の断面図である。
【図２−７】実施例１のＴＦＴの製造方法の製造フローを示す模式図であり、キャップ絶縁膜を形成した段階の断面図である。
【図２−８】実施例１のＴＦＴの製造方法の製造フローを示す模式図であり、ＮチャネルＴＦＴのソース／ドレイン領域を形成するための不純物注入を行った段階の断面図である。
【図２−９】実施例１のＴＦＴの製造方法の製造フローを示す模式図であり、ＰチャネルＴＦＴのソース／ドレイン領域を形成するための不純物注入を行った段階の断面図である。
【図２−１０】実施例１のＴＦＴの製造方法の製造フローを示す模式図であり、多層配線を形成した段階の断面図である。
【図２−１１】実施例１のＴＦＴの製造方法の製造フローを示す模式図であり、層間絶縁膜を形成した段階の断面図である。
【図２−１２】実施例１のＴＦＴの製造方法の製造フローを示す模式図であり、コンタクトホールを形成した段階の断面図である。
【図２−１３】実施例１のＴＦＴの製造方法の製造フローを示す模式図であり、ソース／ドレイン電極を形成した段階の断面図である。
【符号の説明】
【００５６】
１０：基板
１１：ベースコート膜
１１ａ：ベースコート膜（上層）
１１ｂ：ベースコート膜（下層）
１２：シリコン層
１２ａ：シリコン層（ソース／ドレイン領域）
１２ｂ：シリコン層（チャネル領域）
１２ｃ：シリコン層（ＬＤＤ領域）
１３：ゲート絶縁膜
１４：ゲート電極
１４ａ：ゲート電極（上層）
１４ｂ：ゲート電極（下層）
１５：キャップ絶縁膜
１６：多層配線
１７：層間絶縁膜
１８：コンタクトホール
１９：ソース／ドレイン電極
【図１】
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【図２−１】
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【図２−２】
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【図２−３】
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【図２−４】
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【図２−５】
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【図２−６】
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【図２−７】
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【図２−８】
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【図２−９】
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【図２−１０】
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【図２−１１】
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【図２−１２】
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【図２−１３】
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