(57)【要約】【課題】耐圧特性を考慮して終端領域に基板を貫通する導電領域を設ける場合、終端領域の幅が必要以上に広く形成されており、動作領域の面積の拡大化あるいはチップの小型化を阻む問題があった。【解決手段】半導体基板（チップ）のコーナー部に導電領域を設ける。終端領域はチップのコーナー部において所定の曲率を有するパターンに形成されるので、コーナー部はチップ辺に沿った領域よりその幅が広くなる。従って、終端領域の内側に導電領域を設ける場合に、チップのコーナー部を利用することにより、チップ上の面積を有効活用できる。また、基板の一主面側に設ける電極を多層構造として配線層を介して外部接続電極に接続する構成とすることにより、導電領域の面積（幅）が小さくても実装性が向上する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
該半導体基板に設けられたディスクリート半導体の動作領域と、
該動作領域の外周の少なくとも前記半導体基板のコーナー部に設けられ、前記半導体基板を貫通する金属層を有する導電領域と、
を具備することを特徴とする半導体装置。
【請求項２】
前記半導体基板に、前記動作領域の外周に広がる空乏層を終端させる終端領域を設け、前記半導体基板と前記終端領域との接合面より外側に前記導電領域を設けることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記終端領域は前記半導体基板の一主面側の外周端に設けられた高濃度不純物領域であり、前記導電領域は前記高濃度不純物領域内で該高濃度不純物領域を貫通して設けられることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記導電領域は、前記半導体基板の一主面の平面パターンにおいて該半導体基板の２辺に沿うように配置されることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記導電領域は前記動作領域と電気的に接続することを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記導電領域は、前記半導体基板に設けた貫通孔の少なくとも内壁を導電材料で被覆してなることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記導電領域は、前記動作領域の外周に連続して設けられることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記導電領域は、前記動作領域の外周に不連続で設けられることを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記半導体基板の一主面側に、前記動作領域に接続する第１電極層と、前記導電領域と電気的に接続する第２電極層と、前記第１電極層および前記第２電極層にそれぞれ接続する第１配線層および第２配線層と、該第１および第２配線層にそれぞれ接続する第１外部接続電極および第２外部接続電極とを設けることを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記半導体基板の他の主面側に他の金属層を設け、前記導電領域と該他の金属層とを接続することを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、基板を貫通する導電領域を設け、基板の一主面側に電極を集約した半導体基板を貫通して設けた導電領域を具備する半導体装置に関する。
【背景技術】
【０００２】
ディスクリート半導体の半導体装置（半導体チップ）は、入力端子と出力端子にそれぞれ接続する電極がそれぞれチップの両主面（表面と裏面）に設けられているものが多いが、両電極がチップの一主面に設けられ、面実装が可能なタイプも知られている。
【０００３】
図９を参照し、従来の面実装が可能なタイプの半導体装置について、ＭＯＳＦＥＴを例に説明する。図９（Ａ）が平面図、図９（Ｂ）が図９（Ａ）のｃ−ｃ線断面図である。
【０００４】
ｎ＋型の半導体基板１１０の上にｎ−型半導体層１１１を設け、ｐ型不純物層１１２を設ける。ｐ型不純物層１１２表面からｎ−型半導体層１１１まで到達するトレンチ１１５を形成し、トレンチ１１５の内壁をゲート絶縁膜１１６で被膜し、トレンチ１１５内にゲート電極１１７を埋設して多数のＭＯＳＦＥＴセルを設ける。トレンチ１１５に隣接したｐ型不純物層１１２表面にはｎ＋型のソース領域１１４が形成される。トレンチ１１５上は層間絶縁膜１１８で覆われている。
【０００５】
ソース電極１２０は、各セルのソース領域１１４と接続して設けられる。ゲートパッド電極１２１ａは、メタルゲート配線１２１とポリシリコンゲート配線１２５によってゲート電極１１７に接続する。ドレイン電極１２２は、チップの一端側領域のｎ＋型領域１２３上に設けられる。また、ｎ＋型領域１２３の表面からｎ−型半導体層１１１を貫通してｎ＋型半導体基板１１０に達する導電領域１１９が設けられ、導電領域１１９はドレイン電極１２２とコンタクトする。
【０００６】
ゲートパッド電極１２１ａ、ソース電極１２０、ドレイン電極１２２上には、外部接続端子となる半田バンプ１２６が設けられる（例えば特許文献１参照。）。
【特許文献１】特開２００２−３５３４５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記のように導電領域１１９を設ける場合、導電領域１１９が配置される領域は所定の領域に限定される。
【０００８】
ＭＯＳＦＥＴに逆バイアスが印加されると、ＭＯＳＦＥＴセルの配置領域（動作領域）１２７からチップの端部に向かって空乏層が広がる。耐圧特性を考慮すると、導電領域１１９は空乏層の形成領域を避けて配置することが望ましい。
【０００９】
チップの周辺には空乏層の広がりを終端させる高濃度不純物の終端領域（ｎ＋型領域）１２３が配置される。そこで導電領域１１９は、終端領域１２３の内部に配置する。すなわち導電領域１１９の位置は、動作領域１２７の外側に設けられた終端領域１２３内に限られ、また、動作領域１２７の占有面積への影響も考慮して、チップの一端側に集約されている。現在ではチップサイズの小型化が進み、その中でいかに動作領域を確保するかが重要な課題である。
【００１０】
終端領域１２３は、動作領域１２７から広がる空乏層の広がりを終端できる程度で、尚且つその内部に導電領域１１９が配置可能な幅があれば十分である。また、導電領域１１９は低抵抗の金属層で構成することにより、その抵抗値を大幅に低減できる。つまり導電領域１１９の面積を小さくすることにより終端領域１２３の幅も狭めることができ、終端領域１２３を縮小すればその分大きな面積の動作領域１２７を確保できる。
【００１１】
しかし図９の如く終端領域１２３にドレイン電極１２２（バンプ電極）が配置される構成では、終端領域１２３および導電領域１１９を縮小したところで、確保できる動作領域１２７の面積の拡大、あるいはチップサイズの縮小には限界がある。
【課題を解決するための手段】
【００１２】
本発明はかかる課題に鑑みてなされ、第１に、半導体基板と、該半導体基板に設けられたディスクリート半導体の動作領域と、該動作領域の外周の少なくとも前記半導体基板のコーナー部に設けられ、前記半導体基板を貫通する金属層を有する導電領域と、を具備することにより解決するものである。
【発明の効果】
【００１３】
本発明に依れば、第１に、終端領域を必要以上に大きくすることなく、所望の耐圧特性を維持し、終端領域内部に導電領域を配置することができる。一般にチップは矩形であり、終端領域のコーナー部は所定の曲率を有するパターンで形成される。本実施形態では、コーナー部を有効活用して、空乏層の広がりを抑制するための終端領域内に導電領域を設ける。
【００１４】
これにより、チップ上の面積を有効活用し、所望の耐圧特性を維持しつつ動作領域を大きく確保することができ、トランジスタセルの並列接続の増加により半導体装置の抵抗成分を低減できる。あるいは、チップサイズをシュリンクすることで、コスト低減が実現する。
【００１５】
第２に、導電領域は貫通孔および金属層で構成され低抵抗であるので、終端領域コーナー部の小さい無効領域に設ける場合でも導電領域の抵抗の増大を回避できる。
【００１６】
第３に、導電領域をチップの４つのコーナー部に配置することで、高濃度の半導体基板から離れたチップの一主面側に全ての電極を設ける構造の半導体装置であっても、基板と接続する電極に引き上げる電流を偏らせることなく、４方向から均一に分配することが可能となる。
【００１７】
第４に、チップ上の面積の有効活用できるパターンを維持したまま、外部接続電極を任意の面積およびパターン（または配置）で設けることができる。すなわち、本実施形態では、チップ（半導体基板）の一主面側に設ける動作領域の第１電極層、導電領域の第２電極、ゲート電極などの各種電極層を、配線層によってバンプ電極などの外部接続電極と接続する構成を採用する。
【００１８】
コーナー部の無効領域に設ける導電領域の面積（一主面における平面パターンの面積）が小さいため、チップを実装する際、ワイヤボンドやバンプ電極等の外部接続電極との接続において困難が予想される。しかし、本実施形態では、動作領域、導電領域、ゲート電極などの各種電極層と多層構造で接続する配線層を設け、これと外部接続電極を接続する。これにより、チップ上の面積の有効活用できるパターンを維持したまま、外部接続電極を任意の面積およびパターン（または配置）で設けることができる。
【００１９】
すなわち、チップ面積の有効活用による高性能化あるいは低コスト化と、実装性の向上を兼ね備えることができる。
【発明を実施するための最良の形態】
【００２０】
本発明の実施の形態を図１から図８を参照して詳細に説明する。
【００２１】
本発明の半導体装置は、半導体基板と、動作領域と、導電領域とから構成され、動作領域には、ディスクリート半導体の素子が形成される。
【００２２】
ここで、本実施形態のディスクリート半導体素子とは個別若しくは単機能あるいはこれらの複合素子の総称とする。一例として、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）、接合型ＦＥＴに代表される電界効果型トランジスタ（ＦＥＴ）、バイポーラトランジスタ、ダイオード、サイリスタなどである。さらに本実施形態のディスクリート半導体には、例えばＭＯＳＦＥＴとＳＢＤ（Ｓｃｈｏｔｔｋｙ  Ｂａｒｒｉｅｒ  Ｄｉｏｄｅ）などの異なるディスクリート半導体の動作領域を、同一基板（チップ）に集積化した複合素子も含むものとする。
【００２３】
まず、図１から図３を参照し、本発明の第１の実施形態について説明する。尚、動作領域には上記の如くどのような素子が設けられてもよいが、一例としてＭＯＳＦＥＴの場合について説明する。
【００２４】
図１は、本実施形態のＭＯＳＦＥＴ１００を示す図である。ＭＯＳＦＥＴ１００は、多層（ここでは２層）の電極構造を有する。図１（Ａ）は半導体チップを構成する半導体基板１０と１層目の電極（電極層）を示す平面概略図である。また、図１（Ｂ）は２層目の電極（配線層）と外部接続電極を説明する平面概略図である。
【００２５】
図１（Ａ）の如く、半導体基板（半導体チップ）１０の第１主面Ｓｆ１側のほぼ中央に、所望の不純物を拡散するなどして多数のＭＯＳＦＥＴのセルが配置された動作領域２０（二点鎖線）を設ける。
【００２６】
半導体基板１０は矩形であり、４つのコーナー部にはそれぞれ導電領域３０を配置する。導電領域３０は半導体基板１０の第１主面Ｓｆ１から第２主面（ここでは不図示）まで達し、すなわち半導体基板１０を貫通して設けられる。導電領域３０は、半導体基板１０の第１主面Ｓｆ１から第２主面に達する貫通孔３１を設け、少なくとも貫通孔３１の内壁を金属層３２で被覆した構造である。
【００２７】
動作領域２０上にはこれとコンタクトするソース電極層１７、および導電領域３０とコンタクトするドレイン電極層１８を設ける。また、動作領域２０外に、ＭＯＳＦＥＴのゲート電極と接続するゲート電極層１９を設ける。
【００２８】
また、図１（Ｂ）を参照して、既述の如くソース電極Ｓ、ドレイン電極Ｄおよびゲート電極Ｇは、それぞれ多層構造である。図１（Ｂ）では１層目の電極を一点鎖線で示し、２層目の電極を実線で示した。すなわち、ソース電極Ｓは、１層目のソース電極層１７と２層目のソース配線層２７からなる。ドレイン電極Ｄは、１層目のドレイン電極層１８と２層目のドレイン配線層２８からなる。ゲート電極Ｇは、１層目のゲート電極層１９と２層目のゲート配線層２９とからなる。
【００２９】
また、ソース配線層２７およびドレイン配線層２８、ゲート配線層２９上には、それぞれ丸印の如く外部接続電極となるソースバンプ電極３７、ドレインバンプ電極３８、ゲートバンプ電極３９を設ける。各バンプ電極３７、３８、３９の直径は例えば約２５０μｍである。
【００３０】
尚、図１では計４個のバンプ電極３７、３８、３９を示しているが、その数および配置は図示したものに限らない。
【００３１】
図２は、図１（Ａ）のａ−ａ線断面図である。
【００３２】
半導体基板１０は、ｎ＋型シリコン半導体基板１上にｎ−型半導体層（例えばｎ−型エピタキシャル層）２を設けた構成である。第１主面Ｓｆ１となるｎ−型半導体層２表面にはｐ型の不純物領域であるチャネル層４を設けられ、チャネル層４下方の半導体基板１０はドレイン領域３となる。
【００３３】
トレンチ７は、チャネル層４を貫通してｎ−型半導体層２まで到達させる。トレンチ７は、一般的には第１主面Ｓｆ１の平面パターンにおいて格子状またはストライプ状にパターニングする。
【００３４】
トレンチ７の内壁にはゲート酸化膜１１を設ける。ゲート酸化膜１１の膜厚は、ＭＯＳＦＥＴの駆動電圧に応じて数百Å程度とする。また、トレンチ７内部には導電材料を埋設してゲート電極１３を設ける。導電材料は例えばポリシリコンであり、そのポリシリコンには、低抵抗化を図るために例えばｎ型不純物が導入されている。
【００３５】
ソース領域１５は、トレンチ７に隣接したチャネル層４表面にｎ型不純物を注入したｎ＋型不純物領域である。また、隣接するソース領域１５間のチャネル層４表面には、ｐ＋型不純物の拡散領域であるボディ領域１４を設け、基板の電位を安定化させる。これにより隣接するトレンチ７で囲まれた部分がＭＯＳトランジスタの１つのセルとなり、これが多数個集まってＭＯＳＦＥＴの動作領域２０を構成している。
【００３６】
セルの配置領域の外周には、高濃度のｐ型不純物領域２１が設けられる。ｐ型不純物領域２１は、動作領域２０に逆方向バイアスを印加した場合に、チャネル層４からｎ−型半導体層２に広がる空乏層の端部の曲率を緩和する、いわゆるガードリング領域である。本実施形態では便宜上、ガードリング領域２１までのセルの配置領域を動作領域２０として説明する（図１の二点鎖線）。
【００３７】
ゲート電極１３は層間絶縁膜１６で被覆される。ソース電極層１７はアルミニウム（Ａｌ）等をスパッタして所望の形状にパターンニングした金属電極である。ソース電極層１７は動作領域２０上を覆って半導体基板１０の第１主面Ｓｆ１側に設けられ、層間絶縁膜１６間のコンタクトホールを介してソース領域１５およびボディ領域１４と接続する。
【００３８】
ゲート電極１３は、連結部１３ｃにより基板上に引き出され、半導体基板の周囲を取り巻くゲート電極層１９まで延在される。ここでの図示は省略するが、ゲート電極層１９は、例えばチップコーナー部に設けられた保護ダイオード（不図示）まで延在されこの一端と接続する（図１（Ａ）参照）。保護ダイオードの他端はソース電極層１７と接続する。
【００３９】
半導体基板１０の第２主面Ｓｆ２側には、ドレイン裏面電極１８ｒが設けられる。
【００４０】
半導体基板１０の端部には、第１主面Ｓ１から第２主面Ｓ２に達する導電領域３０を設ける。導電領域３０は、図１（Ａ）（Ｂ）の如く、矩形の半導体基板１０の各コーナー部に配置される。
【００４１】
導電領域３０は、半導体基板１０を貫通する貫通孔３１を設け、この内部に金属層（例えば銅）３２を埋設してなる。導電領域３０は、第２主面Ｓ２においてはドレイン裏面電極１８ｒとコンタクトし、動作領域２０と電気的に接続する。また第１主面Ｓｆ１においても外部接続電極（ドレインバンプ電極３８）と接続するためのドレイン電極層１８及びドレイン配線層２８が設けられ、導電領域３０はドレイン電極層１８とコンタクトする。
【００４２】
ソース電極層１７からＭＯＳＦＥＴ１００のチャネルを介して半導体基板１０に流れこんだ電流は、低抵抗のドレイン裏面電極１８ｒまたはその近傍を経路とし、導電領域３０を介してドレイン電極層１８に達する。導電領域３０の金属層３２は少なくとも貫通孔３１の内壁を被覆すればよいが、図２の如く内部を金属層３２で形成することにより、導電領域３０の抵抗を低減できる。
【００４３】
導電領域３０は、半導体基板１０のコーナー部の２辺に沿うように（図１参照）配置され、導電領域３０端部から半導体基板１０の端部Ｅまでの距離Ｗ１は、例えば５０μｍである。また導電領域３０の幅Ｗ２は、例えば４０μｍである。
【００４４】
また半導体基板１０の最外周には終端領域２２が配置され、導電領域３０は終端領域２２内に設けられる。ＭＯＳＦＥＴに逆方向バイアスを印加した際には、既述の如くｎ−型半導体層２に空乏層ｄ（図１（Ａ）の点線参照）が広がる。空乏層ｄは、終端領域２２内（ドレイン電極１８）の下方で終端する。より詳細には、図２に示す終端領域２２とｎ−型半導体層２との接合面Ｊより半導体基板１０の端部Ｅ側で終端する。
【００４５】
このように終端領域２２は、動作領域２０の外周に広がる空乏層ｄを終端させる領域であり、高濃度のｎ型不純物を拡散した、いわゆるアニュラー領域である。
【００４６】
すなわち、導電領域３０は、空乏層ｄをチップ端部Ｅに到達させないために終端領域２２と半導体基板１０との接合面Ｊより例えば５μｍ〜１０μｍ外側で半導体基板１０の端部Ｅより内側に設けられる。また終端領域２２は半導体基板１０の第１主面Ｓｆ１に設けられた拡散領域であるので、導電領域３０はこれを貫通して第２主面Ｓｆ２に達する。
【００４７】
耐圧特性を考慮すると、導電領域３０は、逆方向バイアス印加時に空乏層ｄが広がる領域（図１（Ａ）参照）を避けて配置することが望ましい。そこで、空乏層ｄの広がりを終端させる終端領域２２を設け、この内側に導電領域３０を配置する。
【００４８】
ところで、従来構造においては、図９の如く、動作領域外にドレイン（バンプ）電極を配置する構造では、高濃度不純物領域１２３も本来の機能として必要な面積以上に大きく確保されており、動作領域の面積の拡大化にも限界があった。
【００４９】
そこで本実施形態では、電極構造を多層とし、終端領域２２の無効領域に導電領域３０を配置し、動作領域の活用面積を拡大することとした。
【００５０】
一般に半導体基板１０（半導体チップ）の形状は矩形であるが、例えば第１主面Ｓｆ１の平面パターンにおいて、動作領域２０の外周に設けられるｐ型不純物領域２１、および終端領域２２は、コーナー部において所定の曲率を有するパターンで形成される。
【００５１】
半導体基板１０の辺（チップ辺）に沿って設けられる終端領域２２の幅Ｗ３’とコーナー部での曲率は、半導体装置の特性に応じて設計される。終端領域２２は半導体基板１０の端部Ｅまで設けられるので、コーナー部における終端領域の幅Ｗ３は、半導体基板１０の辺に沿った終端領域２２の幅Ｗ３’より広くなり、その増分は、半導体装置の特性に影響を及ぼさない無効領域となる。
【００５２】
そこで、本実施形態ではこの無効領域を含むコーナー部に導電領域３０を設け、チップ上の面積の有効活用を図る。つまり、第１主面Ｓｆ１における導電領域３０の平面パターンは、半導体基板１０のコーナー部に沿うような形状とし、具体的には、例えばコーナー部の２つの辺で形成される三角形と相似あるいはほぼ相似な三角形状のパターンで形成する。そして導電領域３０の２つの辺を、半導体基板１０のコーナー部の２辺に沿うように配置する（図１参照）。
【００５３】
半導体基板１０の辺に沿って設けられる終端領域２２は、終端領域２２として空乏層広がりを抑制するのに必要かつ十分な幅Ｗ３’を確保すればよい。
【００５４】
本実施形態では、動作領域２０に接続する電極を２層構造とし、無効領域となる半導体基板１０のコーナー部の終端領域２２に、導電領域３０を設けることとした。これにより、同じチップサイズであれば、動作領域２０の拡大によりトランジスタセルの並列接続を増加させることができ、ＭＯＳＦＥＴの抵抗成分を低減できる。あるいは、チップサイズをシュリンクすることで、コスト低減が実現する。
【００５５】
無効領域を含むコーナー部は比較的小さい領域である。しかし導電領域３０は、貫通孔３１に金属層３２を形成した構成であるので、これ自身の抵抗値が低く、導電領域３０の幅Ｗ２が小さくても（例えば４０μｍ）、抵抗の増大を回避できる。
【００５６】
また、導電領域３０を半導体基板１０のコーナー部に配置することで、半導体基板１０を流れる電流を第１主面Ｓｆ１側のドレイン電極１８に引き上げる電流経路が半導体基板（半導体チップ）１０の周辺に均等に配置される。従って、均一動作性を向上させることができる。
【００５７】
次に図３を参照して、本実施形態の電極構造について説明する。
【００５８】
本実施形態では、半導体基板１０の第１主面Ｓｆ１側に設ける１層目のソース電極層１７、ドレイン電極層１８、ゲート電極層１９を、それぞれ配線層によって外部接続電極と接続する多層構造を採用するとよい。
【００５９】
図３は図１（Ｂ）のｂ−ｂ線断面図である。動作領域２０の構成は図２と同様であるので説明は省略する。
【００６０】
ソース電極層１７は、動作領域２０のソース領域１５とコンタクトし、ドレイン電極層１８は、導電領域３０とコンタクトし、導電領域３０を介して動作領域２０と接続する。
【００６１】
１層目となるソース電極層１７、ドレイン電極層１８およびゲート電極層１９上には所望のパターンで窒化膜２３が設けられ、２層目となるソース配線層２７、ドレイン配線層２８、および不図示のゲート配線層を所望のパターンに形成する。
【００６２】
例えば、図３において、ソース電極層１７上にソース配線層２７が配置される領域ａでは、これらの間の窒化膜２３は開口される。またソース電極層１７およびゲート電極層１９上にドレイン配線層２８が配置される領域ｂでは、これらの間は窒化膜２３により絶縁される。更にドレイン電極層１８上にドレイン配線層２８が配置される領域ｃでは、これらの間の窒化膜は開口される。
【００６３】
更に、これらの上に絶縁膜（窒化膜）２３を設けて所定の領域を開口し、ＵＢＭ（Ｕｎｄｅｒ  Ｂｕｍｐ  Ｍｅｔａｌ）２４を設ける。ＵＢＭ２４は、例えば無電解メッキにより下層からニッケル（Ｎｉ：厚さ２．４μｍ）、金（Ａｕ：厚さ５００Å）をこの順で積層した金属層である。また窒化膜２３上には、ＵＢＭ２４が露出するソルダーレジスト２５を設け、ＵＢＭ２４を下地電極とするスクリーン印刷によりソースバンプ電極３７を設ける。ソースバンプ電極３７の直径は約２５０μｍである。尚、図３においては説明の都合上ソースバンプ電極３７は動作領域２０端部に配置した場合を示すが、実際には動作領域２０に均一にソース電位が印加されるよう配置される。
【００６４】
ドレイン配線層２８上にも、ソースバンプ電極３７と同様にドレインバンプ電極３８を設ける。また、ここでの図示は省略するが、ゲート電極層１９は一部の領域で、領域ａおよび領域ｂの如く、窒化膜２３の開口部を介して２層目となるゲート配線層とコンタクトし、更にソースバンプ電極３７と同様に設けたゲートバンプ電極３９とコンタクトする（図１（Ｂ）参照）。尚、ここでは外部接続電極としてバンプ電極を例に説明したが、ボンディングワイヤ等であってもよい。
【００６５】
半導体基板１０のコーナー部の無効領域を利用して設ける導電領域３０の面積（第１主面Ｓｆ１における平面パターンの面積）が比較的小さいため、実装する際に、ボンディングワイヤやバンプ電極等の外部接続電極との接続が困難である。しかし、本実施形態では、ソース電極層１７、ゲート電極層１９、ドレイン電極層１８と多層構造で接続するソース配線層２７、ゲート配線層２９、ドレイン配線層２８を設け、これと外部接続電極（各バンプ電極）と接続する。これにより、ドレイン電極Ｄ（ドレイン配線層２８）の下方にＭＯＳＦＥＴのセルを配置することができ、半導体基板１０上の面積の有効活用できるパターンを維持したまま、外部接続電極を任意の面積およびパターン（または配置）で設けることができる。
【００６６】
このように本実施形態では、半導体基板１０を流れる電流（例えばドレイン電流）を引き出すための電流経路となる導電領域３０を、無効領域が広く残されるチップコーナー部に配置する。これにより、終端領域面積をさほど増加させることなく、半導体基板１０を流れる電流の経路を確保することができる。これにより、チップ面積の有効活用を図ることができる。
【００６７】
更に、電極構造を多層構造とすることで、例えばＭＯＳＦＥＴの場合では、ドレイン電極Ｄ（ドレイン配線層２８）の下方にもＭＯＳＦＥＴのセルを配置することができる。すなわち、第１主面Ｓｆ１側にドレイン電極Ｄを配置する構成であっても、チップ面積を有効に活用できる。
【００６８】
すなわち、チップ面積の有効活用による高性能化あるいは低コスト化と、実装性の向上を兼ね備えることができる。
【００６９】
尚、各配線層を設けず、ソース電極層１７、ドレイン電極層１８およびゲート電極層１９に対して所望のパターン設計を行い、そのまま各バンプ電極と接続する単層電極構造とすることも可能である。その場合は、図２の如きパターンにおいて、ドレイン電極層１８をバンプが形成できる程度に広く確保する。従って、この場合にはドレイン電極層１８の下方にＭＯＳＦＥＴのセルは配置されないが、工程数の削減やコストの低減を図ることができる。
【００７０】
次に、図４から図６を参照し、本発明の他の実施形態について説明する。他の実施形態は、導電領域３０の第１主面Ｓｆ１における平面パターンが、第１の実施形態と異なる場合である。つまり動作領域２０およびこれと接続する各電極、配線層、バンプ電極の構成は第１の実施形態と同様であるので、説明及び図示を省略し、以下図１（Ａ）と同様の平面概略図を用いて説明する。
【００７１】
図４には第２の実施形態を示す。
【００７２】
第２の実施形態は、導電領域３０を、各コーナー部に設ける他の形態である。図４（Ａ）は、導電領域３０を４つのコーナー部のそれぞれにＬ字形状に形成し、導電領域３０の２辺をコーナー部の２辺に沿うように配置する。
【００７３】
また図４（Ｂ）は、導電領域３０を２つの辺と弧状部からなるパターンで形成した場合である。導電領域３０の２つの辺を、半導体基板１０のコーナー部の２辺に沿うように配置し、導電領域３０の弧状部は、終端領域２２のコーナー部の形状に沿うような曲率で形成する。
【００７４】
更に図４（Ｃ）は、導電領域３０の動作領域２０側および半導体基板１０の端部Ｅ側のいずれも所定の曲率を有するように形成した場合である。
【００７５】
図５には第３の実施形態を示す。
【００７６】
第３の実施形態は、導電領域３０を、コーナー部以外の領域にも配置する場合である。図５（Ａ）は、動作領域２０の外周で、終端領域２２の全体に渡って不連続の導電領域３０を配置する。この場合各コーナー部では図４（Ａ）の如くＬ字形状のパターンとする。あるいは、各コーナー部は第１の実施形態、または第２の実施形態の図４（Ｂ）（Ｃ）のパターンでもよい。
【００７７】
また図５（Ｂ）は、終端領域２２の全体に渡って連続した導電領域３０を設ける。図５（Ｂ）では矩形状に形成した場合を示したが、それぞれのコーナー部は、第１の実施形態、または第２の実施形態の図４（Ｂ）（Ｃ）であってもよい。
【００７８】
図６は、第４の実施形態を示す。
【００７９】
第４の実施形態は、それぞれのコーナー部に円柱状の導電領域３０を設ける場合である。図６（Ａ）は、各コーナー部の終端領域２２内に、それぞれ１つ設ける場合であり、図６（Ｂ）〜図６（Ｄ）は各コーナー部に複数の円柱状の導電領域３０を設ける場合であり、図６（Ｃ）（Ｄ）は、複数の円柱状の導電領域３０を第２の実施形態と同様のパターンになるように配置した場合である。また、図６（Ｅ）は、円柱状の導電領域３０を終端領域２２の全体に渡って配置した場合である。
【００８０】
尚、図４から図６の導電領域３０のパターンは一例に過ぎず、少なくともコーナー部の終端領域２２の内側に配置されるパターンで有ればよい。
【００８１】
また、本実施形態では外部接続電極となるソースバンプ電極３７、ドレインバンプ電極３８は、いずれも第１主面Ｓｆ１側に設けるので、第２主面Ｓｆ２側に金属層による裏面ドレイン電極１８ｒを設けなくても良いが、図２の如く裏面ドレイン電極１８ｒを設ける構成であれば、抵抗をより低減できる。
【００８２】
以上、本実施形態では、動作領域２０にＭＯＳＦＥＴが形成される場合を例に説明したが、これに限らず、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）、バイポーラトランジスタ、ＳＢＤやｐｎ接合ダイオードなどのディスクリートの半導体装置であってもよい。また、ＳＢＤとＭＯＳＦＥＴなど、それぞれの異なる素子が配置された複数の動作領域を同一チップ（半導体基板）に集積化した半導体装置であっても、同様に実施できる。これらの素子でも、終端領域が設けられるので、この内側で少なくとも半導体基板１０のコーナー部に導電領域３０を配置する。
【００８３】
次に、図７から図８を参照して、上記の半導体装置の製造方法について説明する。
【００８４】
まず、図７（Ａ）の如く、ｎ＋型シリコン半導体基板１に、ｎ−型半導体層２を積層した半導体基板１０を準備する。トータルの膜厚Ｔ１は数百μｍ（例えば６００μｍ）程度である。半導体基板１０の第１主面Ｓｆ１側には既知の方法により所望の不純物拡散領域を形成するなどして動作領域２０を形成する。
【００８５】
動作領域２０についてここでの図示は省略するが、図２を参照して動作領域２０にＭＯＳＦＥＴが形成される場合を例に説明する。ｎ−型半導体層２は、例えばエピタキシャル層であり、不純物濃度は、例えば２Ｅ１６ｃｍ−３程度の低濃度層である。マスクによって所望の領域に、ｐ型不純物（例えばボロン）をイオン注入（ドーズ量：５．０Ｅ１４ｃｍ−２、加速エネルギー５０ＫｅＶ）および拡散してｐ＋型不純物領域（ガードリング領域）２１を形成する。その後、半導体基板１０の外周部分にリンを高濃度に注入・拡散して、ｎ型の終端領域（アニュラー領域）２２を形成する。そして、表面に酸化膜（不図示）を形成した後、チャネル層の形成領域の酸化膜をエッチングして基板１０表面を露出する。この酸化膜をマスクとして全面に例えばドーズ量５．０Ｅ１５ｃｍ−２、加速エネルギー５０ＫｅＶ程度でボロン等を注入した後、熱処理により拡散してｐ型のチャネル層４を形成する。
【００８６】
全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）のＣＶＤ酸化膜（不図示）を生成し、レジスト膜によるマスクをトレンチ開口部となる部分を除いてかける。ＣＶＤ酸化膜をドライエッチングして部分的に除去し、ｎ−型半導体層２が露出したトレンチ開口部を形成する。
【００８７】
更に、レジスト膜除去後ＣＶＤ酸化膜をマスクとしてトレンチ開口部のシリコン半導体基板をＣＦ系およびＨＢｒ系ガスによりドライエッチングし、トレンチ７を形成する。トレンチ７深さはチャネル層４を貫通する深さに形成する。
【００８８】
ダミー酸化をしてトレンチ７内壁とチャネル層４表面にダミー酸化膜（不図示）を形成し、ドライエッチングの際のエッチングダメージを除去する。このダミー酸化で形成されたダミー酸化膜をフッ酸などの酸化膜エッチャントにより除去する。
【００８９】
これにより安定したゲート酸化膜を形成することができる。また高温で熱酸化することによりトレンチ７開口部に丸みをつけ、トレンチ７開口部での電界集中を避ける効果もある。その後、駆動電圧に応じた所定の厚みのゲート酸化膜１１を形成する。
【００９０】
全面にノンドープのポリシリコン層を堆積し、例えばリン（Ｐ）を高濃度に注入・拡散して高導電率化を図る。全面に堆積したポリシリコン層をマスクなしでドライエッチして、トレンチ７に埋設したゲート電極１３を形成する。尚、不純物がドープされたポリシリコンを全面に堆積後、エッチバックしてトレンチ７にゲート電極１３を埋設してもよい。
【００９１】
レジスト膜によるマスクによりボディ領域の形成領域に選択的にボロン（Ｂ）等のｐ型不純物を注入エネルギー５０ＫｅＶ、ドーズ量１Ｅ１５ｃｍ−２台程度でイオン注入し、レジスト膜を除去する。更に、新たなレジスト膜でソース領域の形成領域およびゲート電極１３を露出する様にマスクして、ヒ素（Ａｓ）等のｎ型不純物を注入エネルギー１４０ＫｅＶ、ドーズ量５Ｅ１５ｃｍ−２程度でイオン注入する。尚、ｐ型不純物とｎ型不純物の注入の工程を入れ変えても良い。
【００９２】
その後、全面に、層間絶縁膜となるＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏｒｕｓ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）などの絶縁膜をＣＶＤ法により堆積する。この成膜時の熱処理（１０００℃未満、３０分程度）により、トレンチ７に隣接するチャネル層４表面にソース領域１５を形成し、同時に、ソース領域１５間に位置するボディ領域１４を形成する。
【００９３】
尚、チャネル層４形成以前に終端領域２２を形成せず、ソース領域１５のｎ型不純物注入と同時にチップ外周部分にｎ型不純物をイオン注入し、ソース領域１５の拡散処理と同時にこれを拡散して、終端領域２２を形成してもよい。
【００９４】
レジスト膜をマスクにして絶縁膜をエッチングし、少なくともゲート電極１３上に層間絶縁膜１６を残すと共に、ソース領域１５およびボディ領域１４が露出したコンタクトホールＣＨを形成する。これにより、終端領域２２も半導体基板１０表面に露出する。
【００９５】
その後、チタン系の材料によるバリアメタル層（不図示）を形成し、全面に例えばアルミニウム合金を３μｍ程度の膜厚にスパッタし、１層目となるソース電極層１７、ドレイン電極層１８、およびゲート電極層（不図示）など所定の形状にパターニングする。
【００９６】
更に、窒化膜等の絶縁膜２３を形成し、所望の領域を開口して、その上に２層目となる金属層をスパッタ等により形成する。これを所望の形状にパターンニングし、ソース配線層２７、ドレイン配線層２８、ゲート配線層（不図示）を形成する。
【００９７】
電極構造を多層構造とすることにより、ドレイン配線層２８をＭＯＳＦＥＴのセル上にも延在できる。これにより動作面積を狭めることなく、チップ面積に対して大きい外部接続電極（バンプ電極）を形成することができる。
【００９８】
更に全面に窒化膜等の絶縁膜２３を形成し、絶縁膜２３の所望の位置に、外部接続電極とのコンタクトホールとなる開口部（ＵＭＢを形成するための開口部）を形成する。
【００９９】
次に、図７（Ｂ）の如く、バックグラインドにより半導体基板１０の第２主面Ｓｆ２側から所望の厚みＴ２（例えば１００μｍ〜３００μｍ）になるまで、ｎ＋型シリコン半導体基板１を研削する。
【０１００】
その後、導電領域を形成する。すなわち、図８（Ａ）の如く、半導体基板１０を、接着材５０を介して支持基板５１の上面に貼着する。支持基板５１は、薄い半導体基板１０を機械的に支持可能な厚さを有し、例えばガラス、プラスチック、金属等から成る。また、半導体基板１０の第２主面Ｓｆ２は、レジスト（厚み：例えば２０μｍ程度）等から成るマスク４０により被覆される。そして、貫通孔が形成される予定の領域のマスク４０が部分的に除去されて開口部４２が設けられている。
【０１０１】
図８（Ｂ）を参照して、マスク４０を介してドライエッチングを行うことにより、ｎ＋型シリコン半導体基板１、ｎ−型半導体層２、終端領域２２を貫通する貫通孔３１を形成する。貫通孔３１は、半導体基板１０と終端領域２２の接合面Ｊより外側で半導体基板１０の端部Ｅより内側に設けられる。半導体基板１０の端部Ｅから終端領域２２端部までの幅Ｗ１は、例えば５０μｍであり、貫通孔３１の幅Ｗ２は例えば４０μｍである。
【０１０２】
図８（Ｃ）を参照して、貫通孔３１の内部および半導体基板１０の第２主面Ｓｆ２に金属膜を形成して、導電領域３０およびドレイン裏面電極１８ｒを形成する。先ず、貫通孔３１の内壁と裏面全面にバリアメタル層を形成する。このバリアメタル層は、例えば、チタン（Ｔｉ）層、チタンタングステン（ＴｉＷ）層、チタンナイトライド（ＴｉＮ）層、もしくはタンタルナイトライド（ＴａＮ）層等の金属層から成り、スパッタ等により形成される。次に、厚みが数百ｎｍ程度のＣｕから成るシード層（図示せず）を貫通孔３１の内壁（上記したバリアメタル層の内壁）および半導体基板１０の裏面の全域に形成する。このシード層の形成は、スパッタが好ましい。次に、このシード層を電極として用いる電解メッキを行う。すなわち、メッキ液につけた電極と、ウエハ上に形成したシード層（ドレイン裏面電極側）に針を立て、電圧を印加する。これにより、貫通孔３１の内壁および半導体基板１０の裏面に、厚みが数μｍ程度のＣｕから成る金属膜を形成する。
【０１０３】
このようにして導電領域３０が形成され、ドレイン裏面電極１８ｒが形成される。ドレイン裏面電極１８ｒは、導電領域３０を介して第１主面Ｓｆ１側に設けたドレイン電極１８と電気的に接続する。
【０１０４】
上記工程が終了した後は、半導体基板１０を支持基板５１から剥離する。
【０１０５】
その後、図３の如く、開口部にＵＢＭ２４を形成する。ＵＢＭ２４は、例えば無電解メッキにより下層からニッケル（Ｎｉ：厚さ２．４μｍ）、金（Ａｕ：厚さ５００Å）をこの順で積層した金属層である。また絶縁膜２３上には、ＵＢＭ２４が露出するソルダーレジスト２５を設け、ＵＢＭ２４を下地電極とするスクリーン印刷によりソースバンプ電極３７、ドレインバンプ電極３８、ゲートバンプ電極（不図示）を形成し、最終構造を得る。
【図面の簡単な説明】
【０１０６】
【図１】本発明の半導体装置を説明する平面図である。
【図２】本発明の半導体装置を説明する断面図である。
【図３】本発明の半導体装置を説明する断面図である。
【図４】本発明の半導体装置を説明する平面図である。
【図５】本発明の半導体装置を説明する平面図である。
【図６】本発明の半導体装置を説明する平面図である。
【図７】本発明の半導体装置の製造方法を説明する断面図である。
【図８】本発明の半導体装置の製造方法を説明する断面図である。
【図９】従来の半導体装置を説明する（Ａ）平面図、（Ｂ）断面図である。
【符号の説明】
【０１０７】
１      ｎ＋型シリコン半導体基板
２      ｎ−型半導体層
４      チャネル層
７      トレンチ
１０    半導体基板（半導体チップ）
１１    ゲート絶縁膜
１３    ゲート電極
１３ｃ  連結部
１４    ボディ領域
１５    ソース領域
１６    層間絶縁膜
１７    ソース電極層
１８    ドレイン電極層
１８ｒ  ドレイン裏面電極
１９    ゲート電極層
２０      動作領域
２２    終端領域
２３    絶縁膜（窒化膜）
２４    ＵＢＭ
２５    ソルダーレジスト
２７    ソース配線層
２８    ドレイン配線層
３０    導電領域
３１    貫通孔
３２    金属層
３７      ソースバンプ電極
３８      ドレインバンプ電極
３９      ゲートバンプ電極
４０      マスク
４２      開口部
５０      接着材
５１      支持基板
１１０  半導体基板
１１１  ｎ−型半導体層
１１２  ｐ型不純物層
１１３  ボディー領域
１１４  ソース領域
１１５  トレンチ
１１６  ゲート絶縁膜
１１７  ゲート電極
１１８  層間絶縁膜
１２０  ソース電極
１２１ａ  ゲートパッド電極
１２１    メタルゲート配線
１２５    ポリシリコンゲート配線
１２２    ドレイン電極
１２３    ｎ＋型領域
１２６    半田バンプ
【図１】
2008192998.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2008192998.tif 000007
【図６】
2008192998.tif 000008
【図７】
2008192998.tif 000009
【図８】
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【図９】
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