(57)【要約】【課題】出力電圧の立ち上がりスピードを向上しつつ、出力電圧の揺らぎを低減することが可能な電源回路を提供する。【解決手段】電源回路１００は、電源から供給された電圧を昇圧し出力端子に出力する昇圧回路と、昇圧回路が出力する電圧が設定電圧よりも低く設定された第１の検知電圧以上である場合には第１の検知信号を出力し、昇圧回路が出力する電圧が設定電圧以上である場合には第２の検知信号を出力する電圧検知回路と、基準クロック信号に基づいて、クロック信号およびこのクロック信号を反転させた反転クロック信号を出力し、前記第２の検知信号に応じて、前記クロック信号および前記反転クロック信号の出力を停止するクロック信号生成回路と、を備える。昇圧回路は、第２の検知信号に応じて活性化が制御され、第１の検知信号に応じて昇圧能力が制御される。【選択図】図１
2008295150.tif 000002
【特許請求の範囲】
【請求項１】
出力端子から設定電圧を出力するための電源回路であって、
電源から供給された電圧を昇圧し前記出力端子に出力する昇圧回路と、
前記昇圧回路が出力する電圧が前記設定電圧よりも低く設定された第１の検知電圧以上である場合には第１の検知信号を出力し、前記昇圧回路が出力する電圧が前記設定電圧以上である場合には第２の検知信号を出力する電圧検知回路と、
基準クロック信号に基づいて、クロック信号およびこのクロック信号を反転させた反転クロック信号を出力し、前記第２の検知信号に応じて、前記クロック信号および前記反転クロック信号の出力を停止するクロック信号生成回路と、を備え、
前記昇圧回路は、
前記電源に一端が接続され、前記クロック信号がゲートに入力される第１導電型の第１のＭＯＳトランジスタと、
この第１のＭＯＳトランジスタの他端に一端が接続された第１のコンデンサと、
前記第１の検知信号に基づいて生成され昇圧能力を制限するためのリミット信号および前記反転クロック信号が入力され、前記反転クロック信号を前記第１のコンデンサの他端に出力し、前記リミット信号に応じて前記反転クロック信号の出力を制限する第１の論理回路と、
前記第１のコンデンサの一端に一端が接続され、前記クロック信号がゲートに入力される第２導電型の第２のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタの他端に一端が接続され、他端が前記接地に接続され、ゲートが前記第２のＭＯＳトランジスタのゲートに接続された第１導電型の第３のＭＯＳトランジスタと、
前記電源に一端が接続され、前記反転クロック信号がゲートに入力される第１導電型の第４のＭＯＳトランジスタと、
この第４のＭＯＳトランジスタの他端に一端が接続された第２のコンデンサと、
前記リミット信号および前記クロック信号が入力され、前記クロック信号を前記第２のコンデンサの他端に出力し、前記リミット信号に応じて前記クロック信号の出力を制限する第２の論理回路と、
前記第２のコンデンサの一端に一端が接続され、前記反転クロック信号がゲートに入力される第２導電型の第５のＭＯＳトランジスタと、
前記第５のＭＯＳトランジスタの他端に一端が接続され、他端が前記接地に接続され、ゲートが前記第５のＭＯＳトランジスタのゲートに接続された第１導電型の第６のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタの一端にアノードが接続された第１のダイオードと、
前記第１のダイオードのカソードにアノードが接続され、前記出力端子にカソードが接続された第２のダイオードと、
前記第５のＭＯＳトランジスタの一端にアノードが接続された第３のダイオードと、
前記第３のダイオードのカソードにアノードが接続され、前記出力端子にカソードが接続された第４のダイオードと、
前記第２のＭＯＳトランジスタの他端に一端が接続され、前記第３のダイオードのカソードに他端が接続された第３のコンデンサと、
前記第５のＭＯＳトランジスタの他端に一端が接続され、前記第１のダイオードのカソードに他端が接続された第４のコンデンサと、有する
ことを特徴とする電源回路。
【請求項２】
前記電圧検知回路は、
前記昇圧回路から出力される電圧を第１の分圧比で分圧して第１のモニタ電圧を出力するとともに、前記昇圧回路から出力される電圧を前記第１の分圧比よりも小さい第２の分圧比で分圧して第２のモニタ電圧を出力する分圧回路と、
基準電圧と前記第１のモニタ電圧とを比較して、前記基準電圧よりも高い場合には前記第１の検出信号を出力する第１の比較増幅器と、
前記基準電圧と前記第２のモニタ電圧とを比較して、前記基準電圧よりも高い場合には前記第２の検知信号を出力する第２の比較増幅器と、を有する
ことを特徴とする請求項１に記載の電源回路。
【請求項３】
前記第１の論理回路は、
前記第１のコンデンサの他端に出力が接続された第１のＡＮＤ回路であり、
前記第２の論理回路は、
前記第２のコンデンサの他端に出力が接続された第２のＡＮＤ回路である
ことを特徴とする請求項１または２に記載の電源回路。
【請求項４】
出力端子から設定電圧を出力するための電源回路であって、
電源から供給された電圧を昇圧し前記出力端子に出力する昇圧回路と、
前記昇圧回路が出力する電圧が前記設定電圧よりも低く設定された第１の検知電圧以上である場合には第１の検知信号を出力し、前記昇圧回路が出力する電圧が前記設定電圧以上である場合には第２の検知信号を出力する電圧検知回路と、
基準クロック信号に基づいて、クロック信号およびこのクロック信号を反転させた反転クロック信号を出力し、前記第２の検知信号に応じて、前記クロック信号および前記反転クロック信号の出力を停止するクロック信号生成回路と、を備え、
前記昇圧回路は、
前記電源に一端が接続され、前記クロック信号がゲートに入力される第１導電型の第１のＭＯＳトランジスタと、
この第１のＭＯＳトランジスタの他端に一端が接続された第１のコンデンサと、
前記第１の検知信号に基づいて生成され昇圧能力を制限するためのリミット信号および前記反転クロック信号が入力され、前記反転クロック信号を前記第１のコンデンサの他端に出力し、前記リミット信号に応じて前記反転クロック信号の出力を制限する第１の論理回路と、
前記第１のコンデンサの一端に一端が接続され、前記クロック信号がゲートに入力される第２導電型の第２のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタの他端に一端が接続され、他端が前記接地に接続され、ゲートが前記第２のＭＯＳトランジスタのゲートに接続された第１導電型の第３のＭＯＳトランジスタと、
前記電源に一端が接続され、前記反転クロック信号がゲートに入力される第１導電型の第４のＭＯＳトランジスタと、
この第４のＭＯＳトランジスタの他端に一端が接続された第２のコンデンサと、
前記リミット信号および前記クロック信号が入力され、前記クロック信号を前記第２のコンデンサの他端に出力し、前記リミット信号に応じて前記クロック信号の出力を制限する第２の論理回路と、
前記第２のコンデンサの一端に一端が接続され、前記反転クロック信号がゲートに入力される第２導電型の第５のＭＯＳトランジスタと、
前記第５のＭＯＳトランジスタの他端に一端が接続され、他端が前記接地に接続され、ゲートが前記第５のＭＯＳトランジスタのゲートに接続された第１導電型の第６のＭＯＳトランジスタと、
前記電源に一端が接続され、ゲートに前記クロック信号が入力される第１導電型の第７のＭＯＳトランジスタと、
前記第７のＭＯＳトランジスタの他端に一端が接続され、他端に前記反転クロック信号が入力される第３のコンデンサと、
前記第７のＭＯＳトランジスタの他端にアノードが接続された第１のダイオードと、
前記第１のダイオードのカソードにアノードが接続され、前記出力端子にカソードが接続された第２のダイオードと、
前記電源に一端が接続され、ゲートに前記反転クロック信号が入力される第１導電型の第８のＭＯＳトランジスタと、
前記第８のＭＯＳトランジスタの他端に一端が接続され、他端に前記クロック信号が入力される第４のコンデンサと、
前記第８のＭＯＳトランジスタの他端にアノードが接続された第３のダイオードと、
前記第３のダイオードのカソードにアノードが接続され、前記出力端子にカソードが接続された第４のダイオードと、
前記第２のＭＯＳトランジスタの他端に一端が接続され、前記第３のダイオードのカソードに他端が接続された第５のコンデンサと、
前記第５のＭＯＳトランジスタの他端に一端が接続され、前記第１のダイオードのカソードに他端が接続された第６のコンデンサと、有する
ことを特徴とする電源回路。
【請求項５】
前記電圧検知回路は、
前記昇圧回路から出力される電圧を第１の分圧比で分圧して第１のモニタ電圧を出力するとともに、前記昇圧回路から出力される電圧を前記第１の分圧比よりも小さい第２の分圧比で分圧して第２のモニタ電圧を出力する分圧回路と、
基準電圧と前記第１のモニタ電圧とを比較して、前記基準電圧よりも高い場合には前記第１の検出信号を出力する第１の比較増幅器と、
前記基準電圧と前記第２のモニタ電圧とを比較して、前記基準電圧よりも高い場合には前記第２の検知信号を出力する第２の比較増幅器と、を有する
ことを特徴とする請求項４に記載の電源回路。
【請求項６】
前記第１の論理回路は、
前記第１のコンデンサの他端に出力が接続された第１のＡＮＤ回路であり、
前記第２の論理回路は、
前記第２のコンデンサの他端に出力が接続された第２のＡＮＤ回路である
ことを特徴とする請求項４または５に記載の電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧を昇圧する昇圧回路を備えた電源回路に関するものである。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリなどのＮＡＮＤ型ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）において、書き込み、消去、読み出しなどの各動作で、高電圧が使用される。この高電圧は昇圧回路により生成される。
【０００３】
近年、ＮＡＮＤ型ＥＥＰＲＯＭが多値化されるにつれ高い電圧レベルが必要になってきた。
【０００４】
一般的に、高い設定電圧を保障するように昇圧回路を構成すると、低い設定電圧における出力電圧の揺らぎが大きくなる。
【０００５】
ＮＡＮＤ型ＥＥＰＲＯＭでは、同じ昇圧回路により低い設定電圧を生成する必要がある。従来、高い昇圧能力と低い設定電圧レベルにおける出力電圧の揺らぎ両方を両立するのは困難であった。
【０００６】
実際、昇圧回路の大きさ（例えば、昇圧回路を構成するコンデンサの大きさ）は、電圧の立ち上がりのスピードによって決められる。
【０００７】
設定電圧が高くなるほど、所定時間内に電圧を上げる必要性から、昇圧回路を大きくし昇圧能力を高くする必要がある。電圧が立ち上がってしまうと昇圧能力が大きいため、出力電圧の揺らぎが大きくなってしまう。
【０００８】
そして、上記のように昇圧能力を大きくした場合、設定電圧が低くなると、出力電圧の揺らぎはさらに大きくなる。
【０００９】
このように、出力電圧の立ち上がりスピードの向上（高い昇圧能力）と出力電圧の揺らぎの低減とを両立させるのは難しい。
【００１０】
ここで、従来の電源回路には、電源電圧をポテンシャル検出回路で検出し、その検出電圧とレベルシフタで所定レベルだけレベルシフトさせた出力電圧とをコンパレータで比較し、その比較出力に基づいてクロック駆動型昇圧部の初段のＭＯＳトランジスタのゲートに入力する電圧（クロック信号）の振幅を制御するものがある（例えば、特許文献１参照。）。
【００１１】
上記従来の電源回路は、上記構成により、電源電圧の変動時に、電源電圧に応じて、出力電圧の変動を低減する。
【００１２】
しかし、上記従来の電源回路は、出力電圧の立ち上がりスピードを向上しつつ、出力電圧の揺らぎを低減するものではない。
【特許文献１】特許第３５９６１３０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、出力電圧の立ち上がりスピードを向上しつつ、出力電圧の揺らぎを低減することが可能な電源回路を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の一態様に係る実施例に従った電源回路は、
出力端子から設定電圧を出力するための電源回路であって、
電源から供給された電圧を昇圧し前記出力端子に出力する昇圧回路と、
前記昇圧回路が出力する電圧が前記設定電圧よりも低く設定された第１の検知電圧以上である場合には第１の検知信号を出力し、前記昇圧回路が出力する電圧が前記設定電圧以上である場合には第２の検知信号を出力する電圧検知回路と、
基準クロック信号に基づいて、クロック信号およびこのクロック信号を反転させた反転クロック信号を出力し、前記第２の検知信号に応じて、前記クロック信号および前記反転クロック信号の出力を停止するクロック信号生成回路と、を備え、
前記昇圧回路は、
前記電源に一端が接続され、前記クロック信号がゲートに入力される第１導電型の第１のＭＯＳトランジスタと、
この第１のＭＯＳトランジスタの他端に一端が接続された第１のコンデンサと、
前記第１の検知信号に基づいて生成され昇圧能力を制限するためのリミット信号および前記反転クロック信号が入力され、前記反転クロック信号を前記第１のコンデンサの他端に出力し、前記リミット信号に応じて前記反転クロック信号の出力を制限する第１の論理回路と、
前記第１のコンデンサの一端に一端が接続され、前記クロック信号がゲートに入力される第２導電型の第２のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタの他端に一端が接続され、他端が前記接地に接続され、ゲートが前記第２のＭＯＳトランジスタのゲートに接続された第１導電型の第３のＭＯＳトランジスタと、
前記電源に一端が接続され、前記反転クロック信号がゲートに入力される第１導電型の第４のＭＯＳトランジスタと、
この第４のＭＯＳトランジスタの他端に一端が接続された第２のコンデンサと、
前記リミット信号および前記クロック信号が入力され、前記クロック信号を前記第２のコンデンサの他端に出力し、前記リミット信号に応じて前記クロック信号の出力を制限する第２の論理回路と、
前記第２のコンデンサの一端に一端が接続され、前記反転クロック信号がゲートに入力される第２導電型の第５のＭＯＳトランジスタと、
前記第５のＭＯＳトランジスタの他端に一端が接続され、他端が前記接地に接続され、ゲートが前記第５のＭＯＳトランジスタのゲートに接続された第１導電型の第６のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタの一端にアノードが接続された第１のダイオードと、
前記第１のダイオードのカソードにアノードが接続され、前記出力端子にカソードが接続された第２のダイオードと、
前記第５のＭＯＳトランジスタの一端にアノードが接続された第３のダイオードと、
前記第３のダイオードのカソードにアノードが接続され、前記出力端子にカソードが接続された第４のダイオードと、
前記第２のＭＯＳトランジスタの他端に一端が接続され、前記第３のダイオードのカソードに他端が接続された第３のコンデンサと、
前記第５のＭＯＳトランジスタの他端に一端が接続され、前記第１のダイオードのカソードに他端が接続された第４のコンデンサと、有することを特徴とする。
【００１５】
本発明の他の態様に係る実施例に従った電源回路は、
出力端子から設定電圧を出力するための電源回路であって、
電源から供給された電圧を昇圧し前記出力端子に出力する昇圧回路と、
前記昇圧回路が出力する電圧が前記設定電圧よりも低く設定された第１の検知電圧以上である場合には第１の検知信号を出力し、前記昇圧回路が出力する電圧が前記設定電圧以上である場合には第２の検知信号を出力する電圧検知回路と、
基準クロック信号に基づいて、クロック信号およびこのクロック信号を反転させた反転クロック信号を出力し、前記第２の検知信号に応じて、前記クロック信号および前記反転クロック信号の出力を停止するクロック信号生成回路と、を備え、
前記昇圧回路は、
前記電源に一端が接続され、前記クロック信号がゲートに入力される第１導電型の第１のＭＯＳトランジスタと、
この第１のＭＯＳトランジスタの他端に一端が接続された第１のコンデンサと、
前記第１の検知信号に基づいて生成され昇圧能力を制限するためのリミット信号および前記反転クロック信号が入力され、前記反転クロック信号を前記第１のコンデンサの他端に出力し、前記リミット信号に応じて前記反転クロック信号の出力を制限する第１の論理回路と、
前記第１のコンデンサの一端に一端が接続され、前記クロック信号がゲートに入力される第２導電型の第２のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタの他端に一端が接続され、他端が前記接地に接続され、ゲートが前記第２のＭＯＳトランジスタのゲートに接続された第１導電型の第３のＭＯＳトランジスタと、
前記電源に一端が接続され、前記反転クロック信号がゲートに入力される第１導電型の第４のＭＯＳトランジスタと、
この第４のＭＯＳトランジスタの他端に一端が接続された第２のコンデンサと、
前記リミット信号および前記クロック信号が入力され、前記クロック信号を前記第２のコンデンサの他端に出力し、前記リミット信号に応じて前記クロック信号の出力を制限する第２の論理回路と、
前記第２のコンデンサの一端に一端が接続され、前記反転クロック信号がゲートに入力される第２導電型の第５のＭＯＳトランジスタと、
前記第５のＭＯＳトランジスタの他端に一端が接続され、他端が前記接地に接続され、ゲートが前記第５のＭＯＳトランジスタのゲートに接続された第１導電型の第６のＭＯＳトランジスタと、
前記電源に一端が接続され、ゲートに前記クロック信号が入力される第１導電型の第７のＭＯＳトランジスタと、
前記第７のＭＯＳトランジスタの他端に一端が接続され、他端に前記反転クロック信号が入力される第３のコンデンサと、
前記第７のＭＯＳトランジスタの他端にアノードが接続された第１のダイオードと、
前記第１のダイオードのカソードにアノードが接続され、前記出力端子にカソードが接続された第２のダイオードと、
前記電源に一端が接続され、ゲートに前記反転クロック信号が入力される第１導電型の第８のＭＯＳトランジスタと、
前記第８のＭＯＳトランジスタの他端に一端が接続され、他端に前記クロック信号が入力される第４のコンデンサと、
前記第８のＭＯＳトランジスタの他端にアノードが接続された第３のダイオードと、
前記第３のダイオードのカソードにアノードが接続され、前記出力端子にカソードが接続された第４のダイオードと、
前記第２のＭＯＳトランジスタの他端に一端が接続され、前記第３のダイオードのカソードに他端が接続された第５のコンデンサと、
前記第５のＭＯＳトランジスタの他端に一端が接続され、前記第１のダイオードのカソードに他端が接続された第６のコンデンサと、有することを特徴とする。
【発明の効果】
【００１６】
本発明に係る電源回路によれば、出力電圧の立ち上がりスピードを向上しつつ、出力電圧の揺らぎを低減することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明に係る実施例について図面に基づいて説明する。なお、以下の実施例ではダイオードの段数が２段の場合について説明しているが、必要な昇圧電圧に応じてダイオードの段数をさらに増加させてもよい。
【実施例１】
【００１８】
図１は、本発明の一態様である実施例１に係る電源回路１００の要部の構成を示す図である。また、図２は、図１の電源回路に適用される昇圧回路の一例を示す図である。また、図３は、図１の電源回路に適用される電圧検知回路の一例を示す図である。また、図４は、図１の電源回路に適用されるクロック信号生成回路の一例を示す図である。また、図５は、図１の電源回路に適用されるリミット信号生成回路の一例を示す図である。
【００１９】
なお、ここでは、第１導電型のＭＯＳトランジスタをｎＭＯＳトランジスタとし、第２導電型のＭＯＳトランジスタをｐＭＯＳトランジスタとして説明する。しかし、回路の極性を変更することにより、第１導電型のＭＯＳトランジスタをｐＭＯＳトランジスタとし、第２導電型のＭＯＳトランジスタをｎＭＯＳトランジスタとしてもよい。
【００２０】
図１に示すように、電源回路１００は、出力端子１から出力電圧Ｖｏｕｔを設定電圧Ｖｓｅｔに制御して出力するようになっている。
【００２１】
この電源回路１００は、電源から供給された電圧を昇圧し出力端子１に出力する昇圧回路２と、この昇圧回路２が出力する電圧Ｖｏｕｔを検知し、この検知された電圧に応じて、昇圧回路２の昇圧能力を制御するための第１の検知信号ＬＩＭＩＴ１を出力し、昇圧回路２の活性化を制御するための第２の検知信号ＬＩＭＩＴ２を出力する電圧検知回路３と、を備える。
【００２２】
また、電源回路１００は、基準クロック信号ＰＣＬＫに基づいて、クロック信号ＣＬＫおよびこのクロック信号を反転させた反転クロック信号ＣＬＫＢを出力し、第２の検知信号ＬＩＭＩＴ２に応じて、クロック信号ＣＬＫおよび反転クロック信号ＣＬＫＢの出力を停止するクロック信号生成回路４と、第１の検知信号ＬＩＭＩＴ１に基づいて生成され昇圧能力を制限するためのリミット信号ＬＩＭＩＴ１Ｂを出力するリミット信号生成回路５と、を備える。
【００２３】
図２に示すように、昇圧回路２は、電源ＶＣＣに一端（ドレイン）が接続され、クロック信号ＣＬＫがゲートに入力される第１導電型（ｎ型）の第１のＭＯＳトランジスタ２ａと、この第１のＭＯＳトランジスタ２ａの他端（ソース）に一端が接続された第１のコンデンサ２ｂと、を有する。
【００２４】
また、昇圧回路２は、リミット信号ＬＩＭＩＴ１Ｂおよび反転クロック信号ＣＬＫＢが入力され、第１のコンデンサ２ｂの他端に出力が接続され、反転クロック信号ＣＬＫＢを第１のコンデンサ２ｂの他端に出力し、リミット信号ＬＩＭＩＴ１Ｂに応じて反転クロック信号ＣＬＫＢの出力を制限する第１の論理回路である第１のＡＮＤ回路２ｃを有する。
【００２５】
ここで、第１のＡＮＤ回路２ｃは、例えば、リミット信号ＬＩＭＩＴ１Ｂが“Ｈｉｇｈ”レベルの信号、すなわち論理“１”であれば、入力された反転クロック信号ＣＬＫＢを出力する。一方、第１のＡＮＤ回路２ｃは、リミット信号ＬＩＭＩＴ１Ｂが“Ｌｏｗ”レベルの信号、すなわち論理“０”であれば、該反転クロック信号ＣＬＫＢの出力を停止し、“Ｌｏｗ”レベルの信号（接地電位の信号）を出力する。
【００２６】
また、昇圧回路２は、第１のコンデンサ２ｂの一端に一端（ソース）が接続され、クロック信号ＣＬＫがゲートに入力される第２導電型（ｐ型）の第２のＭＯＳトランジスタ２ｄと、この第２のＭＯＳトランジスタ２ｄの他端（ドレイン）に一端（ドレイン）が接続され、他端（ソース）が接地に接続され、ゲートが第２のＭＯＳトランジスタ２ｄのゲートに接続された第１導電型の第３のＭＯＳトランジスタ２ｅと、を有する。
【００２７】
また、昇圧回路２は、第２のＭＯＳトランジスタ２ｄの一端（ソース）にアノードが接続された第１のダイオード２ｆと、第１のダイオード２ｆのカソードにアノードが接続され、出力端子１にカソードが接続された第２のダイオード２ｇと、を有する。
【００２８】
また、昇圧回路２は、電源ＶＣＣに一端（ドレイン）が接続され、反転クロック信号ＣＬＫＢがゲートに入力される第１導電型の第４のＭＯＳトランジスタ２ｈと、この第４のＭＯＳトランジスタ２ｈの他端（ソース）に一端が接続された第２のコンデンサ２ｉと、を有する。
【００２９】
また、昇圧回路２は、リミット信号ＬＩＭＩＴ１Ｂおよびクロック信号ＣＬＫが入力され、第２のコンデンサ２ｉの他端に出力が接続され、クロック信号ＣＬＫを第２のコンデンサ２ｉの他端に出力し、リミット信号ＬＩＭＩＴ１Ｂに応じてクロック信号ＣＬＫの出力を制限する第２の論理回路である第２のＡＮＤ回路２ｊを有する。
【００３０】
ここで、第２のＡＮＤ回路２ｊは、例えば、リミット信号ＬＩＭＩＴ１Ｂが“Ｈｉｇｈ”レベルの信号、すなわち論理“１”であれば、入力されたクロック信号ＣＬＫを出力する。一方、第２のＡＮＤ回路２ｊは、リミット信号ＬＩＭＩＴ１Ｂが“Ｌｏｗ”レベルの信号、すなわち論理“０”であれば、該クロック信号ＣＬＫの出力を停止し、“Ｌｏｗ”レベルの信号（接地電位の信号）を出力する。
【００３１】
また、昇圧回路２は、第２のコンデンサ２ｉの一端に一端（ソース）が接続され、反転クロック信号ＣＬＫＢがゲートに入力される第２導電型の第５のＭＯＳトランジスタ２ｋと、この第５のＭＯＳトランジスタ２ｋの他端（ドレイン）に一端（ドレイン）が接続され、他端（ソース）が接地に接続され、ゲートが第５のＭＯＳトランジスタ２ｋのゲートに接続された第１導電型の第６のＭＯＳトランジスタ２ｌと、を有する。
【００３２】
また、昇圧回路２は、第５のＭＯＳトランジスタ２ｋの一端（ソース）にアノードが接続された第３のダイオード２ｍと、この第３のダイオード２ｍのカソードにアノードが接続され、出力端子１にカソードが接続された第４のダイオード２ｎと、を有する。
【００３３】
また、昇圧回路２は、第２のＭＯＳトランジスタ２ｄの他端（ドレイン）に一端が接続され、第３のダイオード２ｍのカソードに他端が接続された第３のコンデンサ２ｏと、第５のＭＯＳトランジスタ２ｋの他端（ドレイン）に一端が接続され、第１のダイオード２ｆのカソードに他端が接続された第４のコンデンサ２ｐと、有する。
【００３４】
なお、第２のＭＯＳトランジスタ２ｄの他端（ドレイン）をＮｏｄｅ２とし、第５のＭＯＳトランジスタ２ｋの他端（ドレイン）をＮｏｄｅ１とする。
【００３５】
電圧検知回路３は、昇圧回路２が出力する電圧Ｖｏｕｔが設定電圧Ｖｓｅｔよりも低く設定された第１の検知電圧Ｖ１以上である場合には第１の検知信号ＬＩＭＩＴ１を出力するようになっている。また、電圧検知回路３は、昇圧回路２が出力する電圧Ｖｏｕｔが設定電圧Ｖｓｅｔ以上である場合には第２の検知信号ＬＩＭＩＴ２を出力するようになっている。
【００３６】
この電圧検知回路３は、図３に示すように、例えば、分圧回路３ａと、第１の比較増幅器３ｂと、第２の比較増幅器３ｃとを有する。
【００３７】
分圧回路３ａは、出力端子１に一端が接続され、抵抗値Ｒ１を有する第１の抵抗３ａ１と、この第１の抵抗３ａ１の他端に一端が接続され、抵抗値Ｒ２を有する第２の抵抗３ａ２と、この第２の抵抗３ａ２の他端に一端が接続され、接地に他端が接続され、抵抗値Ｒ３を有する第３の抵抗３ａ３と、を有する。
【００３８】
上記構成により、分圧回路３ａは、昇圧回路２から出力される電圧Ｖｏｕｔを第１の分圧比（Ｒ２＋Ｒ３）/（Ｒ１＋Ｒ２＋Ｒ３）で分圧して第１のモニタ電圧Ｖｍ１を出力する。さらに分圧回路３ａは、昇圧回路２から出力される電圧Ｖｏｕｔを第１の分圧比（Ｒ２＋Ｒ３）/（Ｒ１＋Ｒ２＋Ｒ３）よりも小さい第２の分圧比（Ｒ３）/（Ｒ１＋Ｒ２＋Ｒ３）で分圧して第２のモニタ電圧Ｖｍ２を出力する。
【００３９】
第１の比較増幅器３ｂは、基準電圧ＶＲＥＦと第１のモニタ電圧Ｖｍ１とを比較して、基準電圧ＶＲＥＦよりも高い場合には、第１の検出信号ＬＩＭＩＴ１（ここでは“Ｈｉｇｈ”レベルの信号、すなわち論理“１”）を出力する。
【００４０】
なお、第１の比較増幅器３ｂは、基準電圧ＶＲＥＦと第１のモニタ電圧Ｖｍ１とを比較して、基準電圧ＶＲＥＦよりも低い場合には、ここでは“Ｌｏｗ”レベルの信号、すなわち論理“０”を出力する。
【００４１】
第２の比較増幅器３ｃは、基準電圧ＶＲＥＦと第２のモニタ電圧Ｖｍ２とを比較して、基準電圧ＶＲＥＦよりも高い場合には第２の検知信号ＬＩＭＩＴ２（ここでは“Ｈｉｇｈ”レベルの信号、すなわち論理“１”）をする。
【００４２】
なお、第２の比較増幅器３ｃは、基準電圧ＶＲＥＦと第２のモニタ電圧Ｖｍ２とを比較して、基準電圧ＶＲＥＦよりも低い場合には、ここでは“Ｌｏｗ”レベルの信号、すなわち論理“０”を出力する。
【００４３】
クロック信号生成回路４は、例えば、図４に示すように、第２の検知信号ＬＩＭＩＴ２が入力される第１のインバータ４ａと、基準クロック信号ＰＣＬＫおよび第１のインバータ４ａの出力信号が入力される第３のＡＮＤ回路４ｂと、この第３のＡＮＤ回路４ｂの出力信号および第１のインバータ４ａの出力信号が入力される第４のＡＮＤ回路４ｃと、を有する。
【００４４】
さらに、クロック信号生成回路４は、第３のＡＮＤ回路４ｄの出力信号が入力され、クロック信号ＣＬＫを出力する第１のバッファ４ｄと、第４のＡＮＤ回路４ｃの出力信号が入力され、反転クロック信号ＣＬＫＢを出力する第２のバッファ４ｅと、を有する。
【００４５】
クロック信号生成回路４は、上記構成により、第２の検知信号ＬＩＭＩＴ２が入力されず“Ｌｏｗ”レベルの信号、すなわち論理“０”が入力されたとき、基準クロック信号ＰＣＬＫに基づいて、クロック信号ＣＬＫおよびこのクロック信号を反転させた反転クロック信号ＣＬＫＢを出力する。また、クロック信号生成回路４は、第２の検知信号ＬＩＭＩＴ２に応じて（すなわち第２の検知信号ＬＩＭＩＴ２（“Ｈｉｇｈ”レベルの信号、すなわち論理“１”）が入力されたとき）、クロック信号ＣＬＫおよび反転クロック信号ＣＬＫＢの出力を停止する。
【００４６】
リミット信号生成回路５は、例えば、図５に示すように、第１の比較増幅器３ｂの出力信号（第１の検知信号ＬＩＭＩＴ１）が入力され、第１の比較増幅器３ｂの出力信号を反転させた信号を、既述のリミット信号ＬＩＭＩＴ１Ｂとして出力する第２のインバータ５ａを有する。
【００４７】
このように、リミット信号生成回路５は、上記構成により、第１の検知信号ＬＩＭＩＴ１に基づいて昇圧能力を制限するためのリミット信号ＬＩＭＩＴ１Ｂを生成する。
【００４８】
ここで、上記のような構成を有する電源回路１００の昇圧動作について説明する。
【００４９】
図６は、本発明の実施例１に係る電源回路の昇圧動作を制御する各信号のタイミング波形と電源回路の出力との関係を示す図である。
【００５０】
図６に示すように、先ず、時刻ｔ０で、昇圧動作が開始される。このとき、出力電圧Ｖｏｕｔが第１の検知電圧Ｖ１未満である。このため、電圧検知回路３から第１の検知信号ＬＩＭＩＴ１（“Ｈｉｇｈ”レベルの信号）が出力されず、リミット信号ＬＩＭＩＴが“Ｈｉｇｈ”レベルである。
【００５１】
このため、昇圧回路２において、第１、第２のＡＮＤ回路２ｃ、２ｊからそれぞれ反転クロック信号ＣＬＫＢ、クロック信号ＣＬＫが出力される。さらに、第１、第４のＭＯＳトランジスタ２ａ、２ｈから電圧ＶＣＣが第１、第２のコンデンサ２ｂ、２ｉに供給される。これにより、第１、第２のコンデンサ２ｂ、２ｉに例えば電圧ＶＣＣが充電される（図２）。
【００５２】
これにより、昇圧回路２のＮｏｄｅ１、Ｎｏｄｅ２において、クロック信号ＣＬＫ、反転クロック信号ＣＬＫＢに応じて、振幅が２ＶＣＣの電圧信号が出力される。これにより、第３、第４のコンデンサ２ｏ、２ｐに充電される電圧が高くなる。すなわち、昇圧回路２の昇圧能力が高い状態であり、昇圧速度が速い。
【００５３】
次に、時刻ｔ１で、出力電圧Ｖｏｕｔが第１の検知電圧Ｖ１以上となり、第１の検知信号ＬＩＭＩＴ１（“Ｈｉｇｈ”レベルの信号）が出力される。これにより、リミット信号ＬＩＭＩＴが“Ｌｏｗ”レベルになる。
【００５４】
このため、時刻ｔ２以降、昇圧回路２において、クロック信号ＣＬＫ、反転クロック信号ＣＬＫＢに同期して、昇圧回路２の第１、第２のＡＮＤ回路２ｃ、２ｊからそれぞれ反転クロック信号ＣＬＫＢ、クロック信号ＣＬＫの出力が停止される（“Ｌｏｗ”レベルの信号が出力される）（図２）。
【００５５】
これにより、第１、第２のコンデンサ２ｂ、２ｉが充電されない。これにより、昇圧回路２のＮｏｄｅ１、Ｎｏｄｅ２において、クロック信号ＣＬＫ、反転クロック信号ＣＬＫＢに応じて、振幅がＶＣＣの電圧信号が出力される。これにより、第３、第４のコンデンサ２ｏ、２ｐに充電される電圧が低くなる。すなわち、昇圧回路２の昇圧能力が低い状態であり、昇圧速度が遅い。
【００５６】
次に、時刻ｔ３で、出力電圧Ｖｏｕｔが設定電圧Ｖｓｅｔ以上となり、第２の検知信号ＬＩＭＩＴ２（“Ｈｉｇｈ”レベルの信号）が出力される。これにより、クロック信号生成回路４からのクロック信号ＣＬＫ、反転クロック信号ＣＬＫＢの出力が停止される。
【００５７】
このため、時刻ｔ３以降、昇圧回路２のＮｏｄｅ１、Ｎｏｄｅ２において、“Ｌｏｗ”レベル（接地電位）の電圧信号が出力される。これにより、第３、第４のコンデンサ２ｏ、２ｐが充電されない。すなわち、昇圧回路２が非活性の状態となる。
【００５８】
次に、時刻ｔ４で、出力電圧Ｖｏｕｔが設定電圧Ｖｓｅｔ未満となり、電圧検知回路３の第１の比較増幅器３ｂから“Ｌｏｗ”レベルの信号が出力される。これにより、クロック信号生成回路４からのクロック信号ＣＬＫ、反転クロック信号ＣＬＫＢの出力が再開される。
【００５９】
このため、時刻ｔ４以降、昇圧回路２のＮｏｄｅ１、Ｎｏｄｅ２において、クロック信号ＣＬＫ、反転クロック信号ＣＬＫＢに応じて、振幅がＶＣＣの電圧信号が出力される。これにより、第３、第４のコンデンサ２ｏ、２ｐに充電される電圧が低くい。すなわち、昇圧回路２の昇圧能力が低い状態であり、昇圧速度が遅い。
【００６０】
さらに、出力電圧Ｖｏｕｔが下がると、時刻ｔ５で、電圧検知回路３から第１の検知信号ＬＩＭＩＴ１（“Ｈｉｇｈ”レベルの信号）が出力されず、リミット信号ＬＩＭＩＴが“Ｈｉｇｈ”レベルとなる。
【００６１】
このため、昇圧回路２において、第１、第２のＡＮＤ回路２ｃ、２ｊからそれぞれ反転クロック信号ＣＬＫＢ、クロック信号ＣＬＫが出力される。さらに、第１、第４のＭＯＳトランジスタ２ａ、２ｈから電圧ＶＣＣが第１、第２のコンデンサ２ｂ、２ｉに供給される。これにより、第１、第２のコンデンサ２ｂ、２ｉに例えば電圧ＶＣＣが充電される（図２）。
【００６２】
これにより、昇圧回路２のＮｏｄｅ１、Ｎｏｄｅ２において、クロック信号ＣＬＫ、反転クロック信号ＣＬＫＢに応じて、振幅が２ＶＣＣの電圧信号が出力される。これにより、第３、第４のコンデンサ２ｏ、２ｐに充電される電圧が高くなる。すなわち、昇圧回路２の昇圧能力が高い状態であり、昇圧速度が速い。
【００６３】
以降は、同様の動作が繰り返される。
【００６４】
以上により、電源回路１００は、時刻ｔ０から時刻ｔ１までの間、昇圧能力を高くし、設定電位Ｖｓｅｔへの出力電圧Ｖｏｕｔの立ち上がりスピードを向上するように動作する。さらに、電源回路１００は、時刻ｔ１から時刻ｔ５までの間、昇圧能力を低くし、出力電圧Ｖｏｕｔの揺らぎを低減するように動作する。
【００６５】
ここで、以上のような構成・機能を有する電源回路１００をＮＡＮＤ型フラッシュメモリに適用した一例について説明する。
【００６６】
図７は、本発明の一態様である実施例１に係る電源回路を備えたＮＡＮＤ型フラッシュメモリの一例を示すブロック図である。
【００６７】
図７に示すように、ＮＡＮＤ型フラッシュメモリである半導体記憶装置２００には、メモリ手段としてのメモリセルアレイ２０１に対して、データ書き込み、読み出しを行うためのビット線制御回路２０２が設けられている。
【００６８】
ビット線制御回路２０２は、データ入出力バッファ２０６に接続されている。また、ビット線制御回路２０２は、アドレスバッファ２０４からのアドレス信号を受けるカラムコーダ２０３の出力を入力として受ける。
【００６９】
また、メモリセルアレイ２０１に対して、制御ゲート及び選択ゲートを制御するためにロウデコーダ２０５が設けられ、メモリセルアレイ２０１が形成されるｐ型基板（又はｐ型ウェル）の電圧を制御するための基板電圧制御回路２０７が設けられている。
【００７０】
さらに、半導体記憶装置２００は、クロック生成回路２０８、本実施例に係る電源回路１００を備える。
【００７１】
電源回路１００は、出力電圧ＶＰＰをメモリセルアレイ２０１の読み出し／書き込み／消去時にビット線制御回路２０２、ロウデコーダ２０５、基板電圧制御回路２０７に供給する。
【００７２】
電源回路１００は、既述のように、設定電圧Ｖｓｅｔ付近における揺らぎが低減された出力電圧Ｖｏｕｔを上記回路構成に供給することができる。
【００７３】
以上の構成を有する半導体記憶装置２００によれば、例えば、ＮＡＮＤ型フラッシュメモリのセルへの書き込み動作において、選択セルおよび非選択セルのワード線のリップルを低減し、書き込みセルのＶｔｈ分布が狭まり、また、非選択セルへの誤書き込みなどを低減することができる。
【００７４】
以上のように、本実施例に係る電源回路によれば、出力電圧の立ち上がりスピードを向上しつつ、出力電圧の揺らぎを低減することができる。
【実施例２】
【００７５】
実施例１では、出力電圧の立ち上がりスピードを向上しつつ、出力電圧の揺らぎを低減するための電源回路の構成について述べた。
【００７６】
本実施例では、該電源回路の昇圧回路の構成が異なる例について述べる。
【００７７】
図８は、本発明の一態様である実施例２に係る電源回路３００の要部構成を示す図である。また、図９は、図８に示す電源回路に適用される昇圧回路の一例を示す図である。
【００７８】
なお、本実施例２において、実施例１と同様の符号を付された構成は、実施例１と同様の構成である。
【００７９】
図８に示すように、電源回路３００は、出力端子１から出力電圧Ｖｏｕｔを設定電圧Ｖｓｅｔに制御して出力するようになっている。
【００８０】
この電源回路３００は、電源から供給された電圧を昇圧し出力端子１に出力する昇圧回路３０２と、この昇圧回路３０２が出力する電圧Ｖｏｕｔを検知し、この検知された電圧に応じて、昇圧回路３０２の昇圧能力を制御するための第１の検知信号ＬＩＭＩＴ１を出力し、昇圧回路３０２の活性化を制御するための第２の検知信号ＬＩＭＩＴ２を出力する電圧検知回路３と、を備える。
【００８１】
また、電源回路３００は、基準クロック信号ＰＣＬＫに基づいて、クロック信号ＣＬＫおよびこのクロック信号を反転させた反転クロック信号ＣＬＫＢを出力し、第２の検知信号ＬＩＭＩＴ２に応じて、クロック信号ＣＬＫおよび反転クロック信号ＣＬＫＢの出力を停止するクロック信号生成回路４と、第１の検知信号ＬＩＭＩＴ１に基づいて生成され昇圧能力を制限するためのリミット信号ＬＩＭＩＴ１Ｂを出力するリミット信号生成回路５と、を備える。
【００８２】
なお、電源回路３００は、昇圧回路３０２以外の構成は、実施例１の電源回路１００と同様である。
【００８３】
図９に示すように、昇圧回路３０２は、電源ＶＣＣに一端（ドレイン）が接続され、クロック信号ＣＬＫがゲートに入力される第１導電型（ｎ型）の第１のＭＯＳトランジスタ３０２ａと、この第１のＭＯＳトランジスタ３０２ａの他端（ソース）に一端が接続された第１のコンデンサ３０２ｂと、を有する。
【００８４】
また、昇圧回路３０２は、リミット信号ＬＩＭＩＴ１Ｂおよび反転クロック信号ＣＬＫＢが入力され、第１のコンデンサ３０２ｂの他端に出力が接続され、反転クロック信号ＣＬＫＢを第１のコンデンサ３０２ｂの他端に出力し、リミット信号ＬＩＭＩＴ１Ｂに応じて反転クロック信号ＣＬＫＢの出力を制限する第１の論理回路である第１のＡＮＤ回路３０２ｃを有する。
【００８５】
ここで、第１のＡＮＤ回路３０２ｃは、例えば、リミット信号ＬＩＭＩＴ１Ｂが“Ｈｉｇｈ”レベルの信号、すなわち論理“１”であれば、入力された反転クロック信号ＣＬＫＢを出力する。一方、第１のＡＮＤ回路３０２ｃは、リミット信号ＬＩＭＩＴ１Ｂが“Ｌｏｗ”レベルの信号、すなわち論理“０”であれば、該反転クロック信号ＣＬＫＢの出力を停止し、“Ｌｏｗ”レベルの信号（接地電位の信号）を出力する。
【００８６】
また、昇圧回路３０２は、第１のコンデンサ３０２ｂの一端に一端（ソース）が接続され、クロック信号ＣＬＫがゲートに入力される第２導電型（ｐ型）の第２のＭＯＳトランジスタ３０２ｄと、この第２のＭＯＳトランジスタ３０２ｄの他端（ドレイン）に一端（ドレイン）が接続され、他端（ソース）が接地に接続され、ゲートが第２のＭＯＳトランジスタ３０２ｄのゲートに接続された第１導電型の第３のＭＯＳトランジスタ３０２ｅと、を有する。
【００８７】
また、昇圧回路３０２は、電源ＶＣＣに一端（ドレイン）が接続され、反転クロック信号ＣＬＫＢがゲートに入力される第１導電型の第４のＭＯＳトランジスタ３０２ｈと、この第４のＭＯＳトランジスタ３０２ｈの他端（ソース）に一端が接続された第２のコンデンサ３０２ｉと、を有する。
【００８８】
また、昇圧回路３０２は、リミット信号ＬＩＭＩＴ１Ｂおよびクロック信号ＣＬＫが入力され、第２のコンデンサ３０２ｉの他端に出力が接続され、クロック信号ＣＬＫを第２のコンデンサ３０２ｉの他端に出力し、リミット信号ＬＩＭＩＴ１Ｂに応じてクロック信号ＣＬＫの出力を制限する第２の論理回路である第２のＡＮＤ回路３０２ｊを有する。
【００８９】
ここで、第２のＡＮＤ回路３０２ｊは、例えば、リミット信号ＬＩＭＩＴ１Ｂが“Ｈｉｇｈ”レベルの信号、すなわち論理“１”であれば、入力されたクロック信号ＣＬＫを出力する。一方、第２のＡＮＤ回路３０２ｊは、リミット信号ＬＩＭＩＴ１Ｂが“Ｌｏｗ”レベルの信号、すなわち論理“０”であれば、該クロック信号ＣＬＫの出力を停止し、“Ｌｏｗ”レベルの信号（接地電位の信号）を出力する。
【００９０】
また、昇圧回路３０２は、第２のコンデンサ３０２ｉの一端に一端（ソース）が接続され、反転クロック信号ＣＬＫＢがゲートに入力される第２導電型の第５のＭＯＳトランジスタ３０２ｋと、この第５のＭＯＳトランジスタ３０２ｋの他端（ドレイン）に一端（ドレイン）が接続され、他端（ソース）が接地に接続され、ゲートが第５のＭＯＳトランジスタ３０２ｋのゲートに接続された第１導電型の第６のＭＯＳトランジスタ３０２ｌと、を有する。
【００９１】
なお、第２のＭＯＳトランジスタ３０２ｄの他端（ドレイン）をＮｏｄｅ２とし、第５のＭＯＳトランジスタ３０２ｋの他端（ドレイン）をＮｏｄｅ１とする。
【００９２】
また、昇圧回路３０２は、電源ＶＣＣに一端（ドレイン）が接続され、ゲートにクロック信号ＣＬＫが入力される第１導電型の第７のＭＯＳトランジスタ３０２ｑと、この第７のＭＯＳトランジスタ３０２ｑの他端（ソース）に一端が接続され、他端に反転クロック信号ＣＬＫＢが入力される第３のコンデンサ３０２ｒと、を有する。
【００９３】
また、昇圧回路３０２は、第７のＭＯＳトランジスタ３０２ｇの他端（ソース）にアノードが接続された第１のダイオード３０２ｆと、この第１のダイオード３０２ｆのカソードにアノードが接続され、出力端子１にカソードが接続された第２のダイオード３０２ｇと、を有する。
【００９４】
また、昇圧回路３０２は、電源ＶＣＣに一端（ドレイン）が接続され、ゲートに反転クロック信号ＣＬＫＢが入力される第１導電型の第８のＭＯＳトランジスタ３０２ｓと、この第８のＭＯＳトランジスタ３０２ｓの他端（ソース）に一端が接続され、他端にクロック信号ＣＬＫが入力される第４のコンデンサ３０２ｔと、を有する。
【００９５】
また、昇圧回路３０２は、第８のＭＯＳトランジスタ３０２ｓの他端（ソース）にアノードが接続された第３のダイオード３０２ｍと、この第３のダイオード３０２ｍのカソードにアノードが接続され、出力端子１にカソードが接続された第４のダイオード３０２ｎと、を有する。
【００９６】
また、昇圧回路３０２は、第２のＭＯＳトランジスタ３０２ｄの他端（ドレイン）に一端が接続され、第３のダイオード３０２ｍのカソードに他端が接続された第５のコンデンサ３０２ｏと、第５のＭＯＳトランジスタ３０２ｋの他端（ドレイン）に一端が接続され、第１のダイオード３０２ｆのカソードに他端が接続された第６のコンデンサ３０２ｐと、有する。
【００９７】
なお、第７のＭＯＳトランジスタ３０２ｑの他端（ソース）をＮｏｄｅ４とし、第８のＭＯＳトランジスタ３０２ｓの他端（ソース）をＮｏｄｅ３とする。
【００９８】
ここで、電圧検知回路３は、実施例１と同様に、昇圧回路３０２が出力する電圧Ｖｏｕｔが設定電圧Ｖｓｅｔよりも低く設定された第１の検知電圧Ｖ１以上である場合には第１の検知信号ＬＩＭＩＴ１を出力するようになっている。また、電圧検知回路３は、実施例１と同様に、昇圧回路３０２が出力する電圧Ｖｏｕｔが設定電圧Ｖｓｅｔ以上である場合には第２の検知信号ＬＩＭＩＴ２を出力するようになっている。
【００９９】
上記のような構成を有する電源回路３００の昇圧動作について説明する。
【０１００】
図１０は、本発明の実施例２に係る電源回路の昇圧動作を制御する各信号のタイミング波形と電源回路の出力との関係を示す図である。
【０１０１】
図１０に示すように、先ず、時刻ｔ０で、昇圧動作が開始される。このとき、出力電圧Ｖｏｕｔが第１の検知電圧Ｖ１未満である。このため、電圧検知回路３から第１の検知信号ＬＩＭＩＴ１（“Ｈｉｇｈ”レベルの信号）が出力されず、リミット信号ＬＩＭＩＴが“Ｈｉｇｈ”レベルである。
【０１０２】
このため、昇圧回路３０２において、第１、第２のＡＮＤ回路３０２ｃ、３０２ｊからそれぞれ反転クロック信号ＣＬＫＢ、クロック信号ＣＬＫが出力される。さらに、第１、第４のＭＯＳトランジスタ３０２ａ、３０２ｈから電圧ＶＣＣが第１、第２のコンデンサ３０２ｂ、３０２ｉに供給される。これにより、第１、第２のコンデンサ３０２ｂ、３０２ｉに例えば電圧ＶＣＣが充電される。さらに、Ｎｏｄｅ３、Ｎｏｄｅ４には、反転クロック信号ＣＬＫＢ、クロック信号ＣＬＫに同期して、振幅が２ＶＣＣの電圧信号が出力される。
【０１０３】
これにより、昇圧回路３０２のＮｏｄｅ１、Ｎｏｄｅ２において、クロック信号ＣＬＫ、反転クロック信号ＣＬＫＢに応じて、振幅が２ＶＣＣの電圧信号が出力される。これにより、第５、第６のコンデンサ３０２ｏ、３０２ｐに充電される電圧が高くなる。すなわち、昇圧回路３０２の昇圧能力が高い状態であり、昇圧速度が速い。
【０１０４】
次に、時刻ｔ１で、出力電圧Ｖｏｕｔが第１の検知電圧Ｖ１以上となり、第１の検知信号ＬＩＭＩＴ１（“Ｈｉｇｈ”レベルの信号）が出力される。これにより、リミット信号ＬＩＭＩＴが“Ｌｏｗ”レベルになる。
【０１０５】
このため、時刻ｔ２以降、昇圧回路３０２において、クロック信号ＣＬＫ、反転クロック信号ＣＬＫＢに同期して、昇圧回路３０２の第１、第２のＡＮＤ回路３０２ｃ、３０２ｊからそれぞれ反転クロック信号ＣＬＫＢ、クロック信号ＣＬＫの出力が停止される（“Ｌｏｗ”レベルの信号が出力される）（図２）。
【０１０６】
これにより、第１、第２のコンデンサ３０２ｂ、３０２ｉが充電されない。これにより、昇圧回路３０２のＮｏｄｅ１、Ｎｏｄｅ２において、クロック信号ＣＬＫ、反転クロック信号ＣＬＫＢに応じて、振幅がＶＣＣの電圧信号が出力される。これにより、第５、第６のコンデンサ３０２ｏ、３０２ｐに充電される電圧が低くなる。すなわち、昇圧回路３０２の昇圧能力が低い状態であり、昇圧速度が遅い。
【０１０７】
次に、時刻ｔ３で、出力電圧Ｖｏｕｔが設定電圧Ｖｓｅｔ以上となり、第２の検知信号ＬＩＭＩＴ２（“Ｈｉｇｈ”レベルの信号）が出力される。これにより、クロック信号生成回路４からのクロック信号ＣＬＫ、反転クロック信号ＣＬＫＢの出力が停止される。
【０１０８】
このため、時刻ｔ３以降、昇圧回路３０２のＮｏｄｅ１、Ｎｏｄｅ２において、“Ｌｏｗ”レベル（接地電位）の電圧信号が出力される。同様に、昇圧回路３０２のＮｏｄｅ３、Ｎｏｄｅ４において、“Ｌｏｗ”レベル（接地電位）の電圧信号が出力される。  これにより、第５、第６のコンデンサ３０２ｏ、３０２ｐが充電されない。すなわち、昇圧回路３０２が非活性の状態となる。
【０１０９】
次に、時刻ｔ４で、出力電圧Ｖｏｕｔが設定電圧Ｖｓｅｔ未満となり、電圧検知回路３の第１の比較増幅器３ｂから“Ｌｏｗ”レベルの信号が出力される。これにより、クロック信号生成回路４からのクロック信号ＣＬＫ、反転クロック信号ＣＬＫＢの出力が再開される。
【０１１０】
このため、時刻ｔ４以降、昇圧回路３０２のＮｏｄｅ１、Ｎｏｄｅ２において、クロック信号ＣＬＫ、反転クロック信号ＣＬＫＢに応じて、振幅がＶＣＣの電圧信号が出力される。これにより、第５、第６のコンデンサ３０２ｏ、３０２ｐに充電される電圧が低くい。すなわち、昇圧回路３０２の昇圧能力が低い状態であり、昇圧速度が遅い。
【０１１１】
さらに、出力電圧Ｖｏｕｔが下がると、時刻ｔ５で、電圧検知回路３から第１の検知信号ＬＩＭＩＴ１（“Ｈｉｇｈ”レベルの信号）が出力されず、リミット信号ＬＩＭＩＴが“Ｈｉｇｈ”レベルとなる。
【０１１２】
このため、昇圧回路３０２において、第１、第２のＡＮＤ回路３０２ｃ、３０２ｊからそれぞれ反転クロック信号ＣＬＫＢ、クロック信号ＣＬＫが出力される。さらに、第１、第４のＭＯＳトランジスタ３０２ａ、３０２ｈから電圧ＶＣＣが第１、第２のコンデンサ３０２ｂ、３０２ｉに供給される。これにより、第１、第２のコンデンサ３０２ｂ、３０２ｉに例えば電圧ＶＣＣが充電される。さらに、Ｎｏｄｅ３、Ｎｏｄｅ４には、反転クロック信号ＣＬＫＢ、クロック信号ＣＬＫに同期して、振幅が２ＶＣＣの電圧信号が出力される（図９）。
【０１１３】
これにより、昇圧回路３０２のＮｏｄｅ１、Ｎｏｄｅ２において、クロック信号ＣＬＫ、反転クロック信号ＣＬＫＢに応じて、振幅が２ＶＣＣの電圧信号が出力される。これにより、第５、第６のコンデンサ３０２ｏ、３０２ｐに充電される電圧が高くなる。すなわち、昇圧回路３０２の昇圧能力が高い状態であり、昇圧速度が速い。
【０１１４】
以降は、同様の動作が繰り返される。
【０１１５】
以上により、電源回路３００は、時刻ｔ０から時刻ｔ１までの間、昇圧能力を高くし、設定電位Ｖｓｅｔへの出力電圧Ｖｏｕｔの立ち上がりスピードを向上するように動作する。  
さらに、電源回路３００は、時刻ｔ１から時刻ｔ５までの間、昇圧能力を低くし、出力電圧Ｖｏｕｔの揺らぎを低減するように動作する。
【０１１６】
以上のように、本実施例に係る電源回路によれば、出力電圧の立ち上がりスピードを向上しつつ、出力電圧の揺らぎを低減することができる。
【０１１７】
なお、実施例２の電源回路３００についても、実施例１の電源回路１００と同様に、図７に示すＮＡＮＤ型フラッシュメモリである半導体記憶装置２００に適用することができる。
【図面の簡単な説明】
【０１１８】
【図１】本発明の一態様である実施例１に係る電源回路１００の要部の構成を示す図である。
【図２】図１の電源回路に適用される昇圧回路の一例を示す図である。
【図３】図１の電源回路に適用される電圧検知回路の一例を示す図である。
【図４】図１の電源回路に適用されるクロック信号生成回路の一例を示す図である。
【図５】図１の電源回路に適用されるリミット信号生成回路の一例を示す図である。
【図６】本発明の実施例１に係る電源回路の昇圧動作を制御する各信号のタイミング波形と電源回路の出力との関係を示す図である。
【図７】本発明の一態様である実施例１に係る電源回路を備えたＮＡＮＤ型フラッシュメモリの一例を示すブロック図である。
【図８】本発明の一態様である実施例２に係る電源回路３００の要部構成を示す図である。
【図９】図８に示す電源回路に適用される昇圧回路の一例を示す図である。
【図１０】本発明の実施例２に係る電源回路の昇圧動作を制御する各信号のタイミング波形と電源回路の出力との関係を示す図である。
【符号の説明】
【０１１９】
１  出力端子
２  昇圧回路
２ａ、３０２ａ  第１のＭＯＳトランジスタ
２ｂ、３０２ｂ  第１のコンデンサ
２ｃ、３０２ｃ  第１のＡＮＤ回路
２ｄ、３０２ｄ  第２のＭＯＳトランジスタ
２ｅ、３０２ｅ  第３のＭＯＳトランジスタ
２ｆ、３０２ｆ  第１のダイオード
２ｇ、３０２ｇ  第２のダイオード
２ｈ、３０２ｈ  第４のＭＯＳトランジスタ
２ｉ、３０２ｉ  第２のコンデンサ
２ｊ、３０２ｊ  第２のＡＮＤ回路
２ｋ、３０２ｋ  第５のＭＯＳトランジスタ
２ｌ、３０２ｌ  第６のＭＯＳトランジスタ
２ｍ、３０２ｍ  第３のダイオード
２ｎ、３０２ｎ  第４のダイオード
２ｏ  第３のコンデンサ
２ｐ  第４のコンデンサ
３０２ｑ  第７のＭＯＳトランジスタ
３０２ｒ  第３のコンデンサ
３０２ｓ  第８のＭＯＳトランジスタ
３０２ｔ  第４のコンデンサ
３０２ｏ  第５のコンデンサ
３０２ｐ  第６のコンデンサ
３  電圧検知回路
３ａ  分圧回路
３ａ１  第１の抵抗
３ａ２  第２の抵抗
３ａ３  第３の抵抗
３ｂ  第１の比較増幅器
３ｃ  第２の比較増幅器
４  クロック信号生成回路
４ａ  第１のインバータ
４ｂ  第３のＮＡＮＤ回路
４ｃ  第４のＮＡＮＤ回路
４ｄ  第１のバッファ
４ｅ  第２のバッファ
５  リミット信号生成回路
５ａ  第２のインバータ
１００、３００  電源回路
２００  半導体記憶装置
２０１  メモリセルアレイ
２０２  ビット線制御回路（センスアンプ/データラッチ回路）
２０３  カラムデコータ
２０４  アドレスバッファ
２０５  ロウデコーダ
２０６  データ入出力バッファ
２０７  基板電位制御回路
２０８  クロック生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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