(57)【要約】【課題】機器に搭載したＮＡＮＤ型フラッシュメモリメモリに格納した情報に対し、ユーザが不正にアクセスを試みた場合、連続ページリード動作が可能なシーケンシャルリード機能を有したＮＡＮＤ型フラッシュメモリメモリは不正アクセスを防止できない場合がある。【解決手段】動作状態に応じてＣＥ（Ｃｈｉｐ  Ｅｎａｂｌｅ）信号の処理動作を変えることでＮＡＮＤ型フラッシュメモリメモリのシーケンシャルリード動作を強制的に停止し、連続ページリード動作による不正アクセスを防止する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＮＡＮＤ型フラッシュメモリにアクセスするための制御信号であるＣＥ（Ｃｈｉｐ  Ｅｎａｂｌｅ）信号を制御して出力するＣＥ制御手段と、ＲＥ（Ｒｅａｄ  Ｅｎａｂｌｅ）信号を制御して出力するＲＥ制御手段と、ＷＥ（Ｗｒｉｔｅ  Ｅｎａｂｌｅ）信号、ＷＰ（Ｗｒｉｔｅ  Ｐｒｏｔｅｃｔ）信号、ＣＬＥ（Ｃｏｍｍａｎｄ  Ｌａｔｃｈ  Ｅｎａｂｌｅ）信号、ＡＬＥ（Ａｄｄｒｅｓｓ  Ｌａｔｃｈ  Ｅｎａｂｌｅ）信号をそれぞれ制御して出力する制御信号制御手段と、ＲＥ信号をカウントしてその結果を出力するカウンタと、システム全体を制御するＣＰＵ（中央処理装置）を備え、ＮＡＮＤ型フラッシュメモリのページリードアクセス終了を前記カウンタで検知して前記ＣＥ制御手段を制御することを特徴とするフラッシュメモリ制御装置。
【請求項２】
前記カウンタのカウンタリセット動作に前記制御信号制御手段からのリセット信号を用いることを特徴とする請求項１に記載のフラッシュメモリ制御装置。
【請求項３】
前記カウンタのカウンタリセット動作に前記ＣＰＵからのリセット信号を用いることを特徴とする請求項１に記載のフラッシュメモリ制御装置。
【請求項４】
前記カウンタのカウンタリセット動作にＮＡＮＤ型フラッシュメモリから出力されるＢｕｓｙ信号を用いることを特徴とする請求項１に記載のフラッシュメモリ制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第三者による不正アクセスを抑止することが可能なフラッシュメモリ制御装置に関するものである。
【背景技術】
【０００２】
近年、エレクトロニクス機器のデジタル処理化に伴い、デジタルデータを格納するためのフラッシュメモリが多く使われるようになっている。特にＮＡＮＤ型フラッシュメモリは年々低コスト化、大容量化する傾向にあるため需要が急増しており、様々なエレクトロニクス機器にデータ格納手段として使われている。
【０００３】
このＮＡＮＤ型フラッシュメモリの制御回路の構成としては、図８に示すようなブロック構成が一般的である。ＮＡＮＤ型フラッシュメモリからのデータ読み出し時に使用するＲＥ（Ｒｅａｄ  Ｅｎａｂｌｅ）信号、ＮＡＮＤ型フラッシュメモリへのデータ書き込み時に使用するＷＥ（Ｗｒｉｔｅ  Ｅｎａｂｌｅ）信号、ＮＡＮＤ型フラッシュメモリ内部のデータを保護するために書き込みおよび消去動作を禁止する時に使用するＷＰ（Ｗｒｉｔｅ  Ｐｒｏｔｅｃｔ）信号、データバスに処理コマンドを書き込んだことを示すＣＬＥ（Ｃｏｍｍａｎｄ  Ｌａｔｃｈ  Ｅｎａｂｌｅ）信号、同様にアドレスデータを書き込んだことを示すＡＬＥ（Ａｄｄｒｅｓｓ  Ｌａｔｃｈ  Ｅｎａｂｌｅ）信号など、ＮＡＮＤ型フラッシュメモリを制御する上で必要な制御信号は、ＣＰＵ１からの発行要求に基づいて、ＲＥ信号に関してはＲＥ制御手段３で、ＷＥ、ＷＰ、ＣＬＥ、ＡＬＥに関しては制御信号制御手段４で作成される。これらの制御信号を用いてＮＡＮＤ型フラッシュメモリにリードやライトなどのアクセスを行う。
【０００４】
またＮＡＮＤ型フラッシュメモリのデバイス選択信号であるＣＥ（Ｃｈｉｐ  Ｅｎａｂｌｅ）信号に関しては、アクセス開始前にＥｎａｂｌｅに設定し、アクセス終了後にＤｉｓａｂｌｅに設定するというように、アクセス途中に高速に制御する必要がなく、またＮＡＮＤ型フラッシュメモリの品種によって制御仕様が異なるため、汎用性や拡張性を確保する意味からもＣＥ信号の出力制御はハードウェア制御ではなくＣＰＵからの発行要求に伴うソフトウェア制御処理にすることが多い。
【０００５】
このＮＡＮＤ型フラッシュメモリには用途に応じて様々なデータが格納される。例えばプログラムデータ、ユーザ情報データ、コンテンツ配信データなど、格納データの内容は製品の仕様によって異なる。また、場合によってはデータを暗号化した際の暗号鍵をＮＡＮＤ型フラッシュメモリに格納するケースも考えられるが、そのようなユーザ開示不可のセキュアデータを格納する場合にはユーザがそのセキュア領域にアクセスできないように、セキュア領域のＮＡＮＤ型フラッシュメモリアドレスを指定した時点でアクセスを拒否する制御仕様にする必要がある。図７はＮＡＮＤ型フラッシュメモリのデータ格納例である。上記セキュア情報を図７のページＮ＋６に格納した場合、ユーザがページＮ＋６のリード動作を指示したとしても、システムとしてこのページＮ＋６へのアクセスを拒否するような制御仕様にしておかないと、セキュア情報の保護ができない。このため、前述したように、ＮＡＮＤ型フラッシュメモリにアドレスデータを入力する際に図７のページＮ＋６のアドレスデータを発行した時点で、以降のリード動作を中止するような措置が必要となる。
【非特許文献１】（株）東芝  ２５６Ｍｂｉｔ  ＮＡＮＤ型フラッシュメモリ動作仕様書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら上記のような従来構成では、データを暗号化した際の暗号鍵をＮＡＮＤ型フラッシュメモリに格納した場合、前述したような特定アドレスへのリードアクセス禁止措置を施しただけでは、使用するＮＡＮＤ型フラッシュメモリの仕様によってはユーザによるセキュア領域へのアクセスを完全には防止できない場合がある。
【０００７】
ＮＡＮＤ型フラッシュメモリの中には、シーケンシャルリード機能を有する品種がある。これは図４に示すように、最初にアクセスするページのページアドレスだけをＮＡＮＤ型フラッシュメモリに設定すると、ＮＡＮＤ型フラッシュメモリ内部でページアドレスのインクリメント処理を行うので、以降のページのアドレスを設定することなくページデータを連続的に読み出すことができる機能である。この機能を有したＮＡＮＤ型フラッシュメモリを図８で示したブロック構成を持つ制御回路で使用した場合、ユーザが図７のページＮを読み出す指示をＣＰＵ１に与えると、ＣＰＵ１はＲＥ制御手段３と制御信号制御手段４に対してページＮのデータを読み出すよう処理要求を出力し、ＮＡＮＤ型フラッシュメモリに制御信号が出力され、その結果ページＮのページデータが読み出されることになる。その後、ＣＰＵ１とＲＥ制御手段３を介してＲＥ信号をＮＡＮＤ型フラッシュメモリに発行し続けることにより、ＮＡＮＤ型フラッシュメモリが持つシーケンシャルリード機能が動作して、ページＮ＋１のページデータが読み出されることになる。これらを繰り返していけば、ユーザはページＮ＋６のページアドレスを指定することなく、ページＮ＋６のページデータを読み出すことが可能となり、セキュア領域へのユーザの不正アクセスの防止が不可能となる。これは、製品や部品のコスト、供給など、様々な理由でシーケンシャルリード機能を有したＮＡＮＤ型フラッシュメモリにセキュア情報を格納せざるを得ない場合に、そのセキュア情報への不正アクセスを防げないことになる。
【０００８】
本発明は、係る場合であっても、セキュア領域への不正アクセスを防止することを目的とするものである。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明のフラッシュメモリ制御装置は、図８の従来構成に加え、ＲＥ信号発行回数をカウントするカウンタ６を備え、ユーザの指示とは関係なく強制的にシーケンシャルリード機能を停止することを特徴とするものである。
【発明の効果】
【００１０】
本発明のフラッシュメモリ制御装置によれば、シーケンシャルリード機能を有したＮＡＮＤ型フラッシュメモリを使用した場合においても、シーケンシャルリード機能を強制的に停止し、ユーザによるセキュア領域への不正アクセスを防止することを可能とする。
【発明を実施するための最良の形態】
【００１１】
以下、本発明のフラッシュメモリ制御装置の実施形態の一例について、図面を参照しながら説明する。
【００１２】
（実施の形態１）
図１は本発明の実施の形態１におけるフラッシュメモリ制御装置の構成を示すブロック図である。以下、本実施の形態１において、本発明の構成と動作を具体的に説明する。
【００１３】
図１において、２はＣＥ制御手段であり、ＣＰＵ１またはカウンタ６からのＣＥ発行要求に基づきＣＥ信号を作成し、ＮＡＮＤ型フラッシュメモリにＣＥ信号を出力する。３はＲＥ制御手段であり、ＣＰＵ１からのＲＥ発行要求に基づきＲＥ信号を作成し、ＮＡＮＤ型フラッシュメモリにＲＥ信号を出力する。４は制御信号制御手段であり、ＣＰＵ１からの発行要求に基づき、ＮＡＮＤ型フラッシュメモリへのアクセスに必要なＷＥ、ＷＰ、ＣＬＥ、ＡＬＥなどの制御信号を作成し、ＮＡＮＤ型フラッシュメモリに出力する。また次のリードアクセスの前にカウンタ６の動作をリセットするためにリセット信号を出力する。５はＮＡＮＤ型フラッシュメモリであり、ＣＥなどの制御信号を受けてデータバス上のデータをＮＡＮＤ型フラッシュメモリ内に格納したり、ＮＡＮＤ型フラッシュメモリ内のデータをデータバス上に出力したりする。またＮＡＮＤ型フラッシュメモリ内部でのデータ処理中にはＢｕｓｙ信号を出力する。６はカウンタであり、ページデータのリードの際にＲＥ制御手段３から出力されるＲＥ信号をカウントし、ページデータ終了を検出した時点でＣＥ制御手段２に対してＣＥ発行要求を出力する。また次のページデータリード動作に備えて、制御信号制御手段４からのリセット信号を用いてカウンタ動作をリセットする。
【００１４】
以上のように構成されたフラッシュメモリ制御装置について、その動作を説明する。
【００１５】
ＮＡＮＤ型フラッシュメモリに対してリード処理を行うには、まず図４のＡで示すように、ＮＡＮＤ型フラッシュメモリに対してどのような処理をするかを示すコマンドデータを発行する。リードの場合にはデータバスに１６進数で００を出力する。ＮＡＮＤ型フラッシュメモリは同一データバス上にコマンドデータ、アドレスデータ、リード／ライトデータが混在するため、現在データバス上に出力している００というデータがコマンドであることを示すためにＣＬＥをＨｉｇｈ、つまりＥｎａｂｌｅ設定にする。これによりＮＡＮＤ型フラッシュメモリは「コマンド＝００」を認識することとなる。
【００１６】
続いて図４のＢで示すように、ＮＡＮＤ型フラッシュメモリにアドレスデータを発行する。これはＮＡＮＤ型フラッシュメモリ内部のどのアドレスのページデータを読み出すかを指定するための処理である。コマンドデータ発行時と同様に、アドレスの場合はＡＬＥをＥｎａｂｌｅ設定にする。
【００１７】
ＮＡＮＤ型フラッシュメモリにコマンドとアドレスを設定すると、指定したページデータを内部メモリコアから入出力用ページバッファに転送する処理がＮＡＮＤ型フラッシュメモリ内部で行われる。この間はＮＡＮＤ型フラッシュメモリにアクセスできなくなるため、ＮＡＮＤ型フラッシュメモリからはＢｕｓｙ信号が出力される。図４のＣで示す部分がこれに相当する。
【００１８】
ＮＡＮＤ型フラッシュメモリ内部での転送処理が完了し、Ｂｕｓｙ信号がＤｉｓａｂｌｅになった後、ＮＡＮＤ型フラッシュメモリにＲＥ信号を出力すると、図４のＤで示すように、ＲＥ信号の位相に合わせてＮＡＮＤ型フラッシュメモリからリードデータが出力される。
【００１９】
ページデータのリードが完了すると、シーケンシャルリード機能を有したＮＡＮＤ型フラッシュメモリの場合には図４のＥで示すようにシーケンシャルリード機能が起動して一定時間後にＢｕｓｙ信号が出力される。このシーケンシャルリード機能を停止するには、図５のＧで示す期間、すなわちＲＥ信号がＨｉｇｈになってからＢｕｓｙ信号がＬｏｗに出力されるまでの間にＣＥ信号をＨｉｇｈ、つまりＮＡＮＤ型フラッシュメモリアクセスをＤｉｓａｂｌｅ状態に設定する必要がある。この図５のＧの期間内にＣＥ信号をＨｉｇｈに設定することができなかった場合にはＢｕｓｙ信号がＬｏｗに出力されるが、この状態でＣＥ信号をＨｉｇｈに設定すると、図５のＪで示す規定時間を経た後でＢｕｓｙ信号がＨｉｇｈになり、シーケンシャルリード機能が停止する。
【００２０】
カウンタ６はＲＥ制御手段３から出力されるＲＥ信号をカウントし、カウント結果からそのページの最後のＲＥ信号発行を検出すると、ＣＥ制御手段２に対してＣＥ発行要求を出力する。ＣＥ制御手段２はこのＣＥ発行要求を受けてＣＥ信号をＨｉｇｈ、すなわちＮＡＮＤ型フラッシュメモリアクセスをＤｉｓａｂｌｅ状態にして出力する。この動作を示したのが図６である。ページ最後のＲＥ信号がＨｉｇｈになるのとほぼ同時にＣＥ信号もＨｉｇｈになるため、その時点でシーケンシャルリード機能が停止する。これらの動作はカウンタ６とＣＥ制御手段２の両者で行い、ＣＰＵ１はこれらの動作に関して一切関与しないし、またその動作はＣＰＵ１からの介入による影響も受けない。つまり、このカウンタ６とＣＥ制御手段２によるシーケンシャルリード機能停止処理は、ＣＰＵ１からの命令で止めることはできない。
【００２１】
この状態から次のページデータをリードするには、ＮＡＮＤ型フラッシュメモリに対してコマンドとアドレスを発行して再度ページリード状態にする。この時、制御信号制御手段４ではカウンタ６のカウンタ動作をリセットするためのリセット信号をカウンタ６に対して出力する。
【００２２】
このように、本発明のフラッシュメモリ制御装置は、シーケンシャルリード機能を有したＮＡＮＤ型フラッシュメモリを使用した場合においても、シーケンシャルリード機能を強制的に停止し、ユーザによるセキュア領域への不正アクセスを防止することができるフラッシュメモリ制御装置を提供することが出来る。
【００２３】
（実施の形態２）
図２は本発明の実施の形態２におけるフラッシュメモリ制御装置の構成を示すブロック図である。以下、本実施の形態２において、本発明の構成と動作を具体的に説明する。実施の形態１ではカウンタ６のカウンタリセットに用いるリセット信号を制御信号制御手段４から出力すると説明したが、実施の形態２ではこのリセット信号をＣＰＵ１から与える構成としている。カウンタ６はページリードアクセスを行う前にカウンタ動作をリセットする必要があるが、実施の形態２ではこれをＣＰＵ１からの指示によりリセット処理する構成としている点が実施の形態１とは異なる。それ以外の構成要素、動作、効果は実施の形態１と同一であるため、その説明を省略する。
【００２４】
（実施の形態３）
図３は本発明の実施の形態３におけるフラッシュメモリ制御装置の構成を示すブロック図である。以下、本実施の形態３において、本発明の構成と動作を具体的に説明する。カウンタ６のリセット信号について、実施の形態１では制御信号制御手段４から出力し、実施の形態２ではＣＰＵ１から出力すると説明したが、実施の形態３ではＮＡＮＤ型フラッシュメモリからのＢｕｓｙ信号を用いる。カウンタ６はページリードアクセスを行う前にカウンタ動作をリセットする必要があるが、ページリード動作の直前にＮＡＮＤ型フラッシュメモリからＢｕｓｙ信号が出力されるため、このＢｕｓｙ信号を用いてカウンタ６のカウンタ動作をリセット処理する構成としている点が実施の形態１および実施の形態２とは異なる。それ以外の構成要素、動作、効果は実施の形態１と同一であるため、その説明を省略する。
【００２５】
なお、カウンタ６のカウンタ動作のリセット処理として、実施の形態１では制御信号制御手段４からのリセット信号を、実施の形態２ではＣＰＵ１からのリセット信号を、実施の形態３ではＮＡＮＤ型フラッシュメモリからのＢｕｓｙ信号をそれぞれ用いてカウンタリセットを行うとしたが、これは外部からのリセット指示を入力せずともカウンタ６内部で自律的にリセット動作を行うという構成であっても同様の効果を得ることができる。
【産業上の利用可能性】
【００２６】
本発明のフラッシュメモリ制御装置は、ＮＡＮＤ型フラッシュメモリにセキュア情報を格納した場合の不正アクセスを防止することが可能なフラッシュメモリ制御装置に関するものである。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施の形態１に係るフラッシュメモリ制御装置のブロック構成図
【図２】本発明の実施の形態２に係るフラッシュメモリ制御装置のブロック構成図
【図３】本発明の実施の形態３に係るフラッシュメモリ制御装置のブロック構成図
【図４】ＮＡＮＤ型フラッシュメモリのシーケンシャルリード動作のタイミングチャート
【図５】ＮＡＮＤ型フラッシュメモリのシーケンシャルリード動作停止手順１のタイミングチャート
【図６】ＮＡＮＤ型フラッシュメモリのシーケンシャルリード動作停止手順２のタイミングチャート
【図７】ＮＡＮＤ型フラッシュメモリ内部のデータ格納例を示す図
【図８】従来技術のブロック構成図
【符号の説明】
【００２８】
１    ＣＰＵ
２    ＣＥ制御手段
３    ＲＥ制御手段
４    制御信号制御手段
５    ＮＡＮＤ型フラッシュメモリ
６    カウンタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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