(57)【要約】【課題】動作周波数を上げることなく、高速にデータの読出し及び書込みを行う。【解決手段】リードアンプ活性化信号ＤＡＥがＨレベルになると、ＰＭＯＳトランジスタ８、９がオフになると共に、リードアンプ７２が活性化される。このとき、リードアンプ７２は、ライトアンプ７１と遮断された状態になり、ライトアンプ７１の影響を受けることなく、データを増幅して出力バッファに供給する。【選択図】図２
2008204554.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルが配列されたメモリバンクと、
データ入出力線を介して、前記メモリバンクからデータを読み出し、当該データを保持するデータ読出し手段と、
前記データ読出し手段によるデータの読出しと同じサイクルにおいて、前記データ入出力線を介して、前記メモリバンクにデータを書き込むデータ書込み手段と、
外部から入力されたデータを前記データ書込み手段に供給するデータ入力手段と、
前記データ読出し手段により保持されたデータを外部に出力するデータ出力手段と、
を備えた半導体記憶装置。
【請求項２】
前記データ入出力線上に設けられ、前記データ読出し手段、前記データ書込み手段のいずれかが活性化するときにオフになるスイッチ素子を更に備え、
前記データ読出し手段は、前記スイッチ素子を介して、前記データ書込み手段に接続されている
請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭに用いて好適な半導体記憶装置に関する。
【背景技術】
【０００２】
従来、高速動作を可能にすると共に小型化を実現できる半導体メモリ装置（メモリチップ）が開示されている（例えば特許文献１参照。）特許文献１の図４に示すように、コラム系回路ブロック４０１において、リードアンプ４２１及びライトアンプ４３１は、第一スイッチ（ＳＷ１）４４１を介してグローバルＩ／Ｏ線４５に接続されている。そして、一対のメモリプレーン１１１及び１２１はプリチャージ回路４１１と、リードアンプ４２１と、ライトアンプ４３１の組合せを共有している。
【０００３】
このような構成により、リードアンプ４２１は、一対のメモリプレーン１１１及び１２１からデータを読み出し、読み出したデータをグローバルＩ／Ｏ線４５を介して外部に出力する。また、ライトアンプ４３１は、グローバルＩ／Ｏ線４５から供給されたデータを、一対のメモリプレーン１１１及び１２１に対して書き込む。
【特許文献１】特開２００３−２２３７８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
同文献の図４に示すように、リードアンプ４２１及びライトアンプ４３１は相互に接続されている。ここで、リードサイクルのときにライトサイクルを実行しようとすると、ライトアンプ４３１がリードアンプ４２１に影響を及ぼすため、リードサイクルとライトサイクルを同一サイクルで実行することができない。このため、データの読出し及び書込みを高速で行うためには、リードサイクル及びライトサイクルをそれぞれ短時間で実行すべく、動作周波数を上げる必要があった。
【０００５】
また、アプリケーションによっては、あるアドレスのデータを読み出した直後に、同一アドレスに違うデータを書き込むことができる。しかし、このような半導体記憶装置は、リードサイクル及びライトサイクルでそれぞれデータの読出し及び書込みを行う必要があり、同一のサイクルで行うことができなかった。
【０００６】
本発明は、上述した課題を解決するために提案されたものであり、動作周波数を上げることなく、高速にデータの読出し及び書込みを行うことができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体記憶装置は、複数のメモリセルが配列されたメモリバンクと、データ入出力線を介して、前記メモリバンクからデータを読み出し、当該データを保持するデータ読出し手段と、前記データ読出し手段によるデータの読出しと同じサイクルにおいて、前記データ入出力線を介して、前記メモリバンクにデータを書き込むデータ書込み手段と、外部から入力されたデータを前記データ書込み手段に供給するデータ入力手段と、前記データ読出し手段により保持されたデータを外部に出力するデータ出力手段と、を備えている。
【０００８】
このような構成の半導体記憶装置は、データ入出力線の電圧に変化が生じた場合でも、データ読出し手段がデータ入出力線を介してメモリバンクから読み出したデータを保持するので、正常にデータを読み出すことができる。この結果、上記半導体記憶装置は、同一のサイクルにおいて、正常に、データの読出し及び書込みを行うことができる。
【０００９】
ここで、上記半導体記憶装置は、データ入出力線上に設けられ、データ読出し手段、データ書込み手段のいずれかが活性化するときにオフになるスイッチ素子を更に備えてもよい。このとき、データ読出し手段は、スイッチ素子を介して、データ書込み手段に接続されているとよい。
【発明の効果】
【００１０】
本発明に係る半導体記憶装置は、動作周波数を上げることなく、高速にデータの読出し及び書込みを行うことができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の好ましい実施の形態について図面を参照しながら詳細に説明する。
【００１２】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。
【００１３】
半導体記憶装置は、ロウクロックを発生するロウクロック発生器１０と、カラムアドレスを発生し又はバーストをカウントするカラムクロック発生器／バーストカウンタ２０と、ロウアドレスを一時蓄積し又はリフレッシュ回数をカウントするロウアドレスバッファ／リフレッシュカウンタ３０と、カラムアドレスを一時蓄積するカラムアドレスバッファ４０と、データマスクを一時蓄積するデータマスクバッファ５０と、を備えている。
【００１４】
また、上記半導体記憶装置は、データを記憶するメモリバンク１００Ａと、メモリバンク１００Ａに対してデータを書き込み又は読み出す制御を行うデータ制御回路７０と、外部から入力されるデータＤを一時蓄積してデータ制御回路７０に供給する入力バッファ６１と、データ制御回路７０から読み出されたデータＱを一時蓄積して外部に出力する出力バッファ６２と、を備えている。
【００１５】
メモリバンク１００Ａは、複数のメモリセルが配列されたメモリセルアレイ１０１Ａと、行方向を選択するアドレスであるロウアドレスに基づいてワード線の電圧を制御するロウデコーダ（Ｘ−デコーダ）１０２Ａと、列方向を選択するアドレスであるカラムアドレスに基づいてカラム選択線の電圧を制御するカラムデコーダ（Ｙ−デコーダ）１０３Ａと、データの読み出し時にメモリセルの電圧を増幅するためのセンスアンプ１０４Ａと、を備えている。
【００１６】
メモリセルアレイ１０１Ａは、マトリクス状に配列された複数のメモリセルで構成されている。ロウデコーダ１０２Ａは、ロウアドレスバッファ／リフレッシュカウンタ３０からロウアドレスが供給されると、そのロウアドレスに対応するメモリセルを選択すべく、ロウアドレスに基づいてワード線の電圧を制御して活性化する。
【００１７】
カラムデコーダ１０３Ａは、メモリセルアレイ１０１Ａのカラム選択線を活性化する。すなわち、カラムデコーダ１０３Ａは、カラムアドレスバッファ４０からカラムアドレスが供給されると、カラムアドレスに基づいて、メモリバンク１００Ａのカラム選択線の電圧を制御して活性化する。
【００１８】
これにより、ロウアドレス及びカラムアドレスに基づいてメモリセルが選択され、選択されたメモリセルにデータが書き込まれ、又は選択されたメモリセルからデータが読み出される。そして、読み出されたデータは、センスアンプ１０４Ａにより増幅される。
【００１９】
また、メモリバンク１００Ａは、多数の入出力ピン、例えば５１２ビットずつのデータの同時入力又は同時出力が可能な５１２本ずつの入力ピン及び出力ピンを有し、通常モードでは、５１２ビットずつデータを読み出したり、５１２ビットずつデータを書き込んだりする。
【００２０】
ここで、ロウクロック発生器１０は、外部から供給されるクロック（ＣＬＫ）、チップセレクト信号（ＣＳＢ）、リフレッシュ信号（ＲＥＦ）に基づいて、ロウアドレスを同期させるためのロウクロックを発生する。ロウクロック発生器１０は、このロウクロックをロウアドレスバッファ／リフレッシュカウンタ３０、及びメモリバンク１００Ａに供給する。
【００２１】
カラムクロック発生器／バーストカウンタ２０は、クロック（ＣＬＫ）、チップセレクト信号（ＣＳＢ）、リフレッシュ信号（ＲＥＦ）、リード・イネーブル信号（ＲＥＢ）、ライト・イネーブル信号（ＷＥＢ）に基づいて、カラムアドレスを同期させるためのカラムクロックを発生する。そしてカラムクロック発生器／バーストカウンタ２０は、このカラムクロックをカラムアドレスバッファ４０、データマスクバッファ５０、入力バッファ６１、出力バッファ６２、データ制御回路７０に供給する。
【００２２】
ロウアドレスバッファ／リフレッシュカウンタ３０は、ロウクロック発生器１０で発生されたロウクロックに同期して、外部から供給されるロウアドレスＡｉ（ｉ＝４〜１６）を一時蓄積した後、そのロウアドレスをメモリバンク１００Ａに供給する。また、ロウアドレスバッファ／リフレッシュカウンタ３０は、メモリバンク１００Ａのリフレッシュ回数をカウントする。
【００２３】
カラムアドレスバッファ４０は、カラムクロック発生器／バーストカウンタ２０で発生されたカラムクロックに同期して、外部から供給されるカラムアドレスＡｉ（ｉ＝０〜３）を一時蓄積する。そして、カラムアドレスバッファ４０は、そのカラムアドレスをメモリバンク１００Ａのカラムデコーダ１０３Ａに供給する。
【００２４】
データマスクバッファ５０は、外部から供給されるデータマスクＤＭｉ［ｉ＝０〜６３］を一時蓄積した後、データマスクＤＭｉをデータ制御回路７０に供給する。
【００２５】
入力バッファ６１は、例えば５１２本の多ビット入力端子を介して入力される書き込み対象となる５１２ビットのデータＤを一時蓄積した後、このデータＤをデータ制御回路７０に供給する。出力バッファ６２は、データ制御回路７０から出力された５１２ビットのデータＱを一時蓄積し、このデータＱを例えば５１２本の多ビット出力端子を介して外部へ出力する。
【００２６】
データ制御回路７０は、入力バッファ６１から５１２ビットずつのデータが供給されると、メモリバンク１００Ａに５１２ビットのデータを一度に書き込む。また、データ制御回路７０は、メモリバンク１００Ａから一度に５１２ビットずつのデータを読み出してデータを一旦記憶し、５１２ビットずつバーストで出力し、この５１２ビットのデータＱを出力バッファ６６に供給する。
【００２７】
図２は、メモリバンク１００Ａ及びデータ制御回路７０の要部構成を示す回路図である。メモリバンク１００Ａのメモリセルアレイ１０１Ａは、マトリクス状に配列された複数のメモリセル（Memory cell）と、行方向に配列された複数のワード線対ＷＬ（ＷＬ１ｋ〜ＷＬ１００）と、列方向に配列された複数のカラム選択線ＣＳＬ（ＣＳＬ０〜ＣＳＬｊ）と、を備えている。そして、所定のワード線ＷＬに所定の電圧がかかって活性化されると、メモリセルの電荷がビット線対ＢＬ、／ＢＬに出力される。
【００２８】
各ワード線ＷＬは、ロウデコーダ１０２Ａに接続されている。ロウデコーダ１０２Ａは、図１に示したロウアドレスバッファ・リフレッシュカウンタ３０からロウアドレスが供給されると、そのロウアドレスに対応するワード線ＷＬに所定レベルの信号を出力して活性化し、所定時間経過後に信号出力を停止する。なお、ロウデコーダ１０２Ａは、１つのコマンドのみで動作できるように、信号を出力した後自動的にその信号をリセットするための内部遅延素子を有している。
【００２９】
センスアンプ１０４Ａは、ビット線対ＢＬ、／ＢＬの各々の電圧を増幅して出力する。なお、ビット線ＢＬの増幅値が出力されるセンスアンプ１０４Ａの出力端子は、ＭＯＳＦＥＴ２のソースに接続されている。ビット線／ＢＬの増幅値が出力されるセンスアンプ１０４Ａの出力端子は、ＭＯＳＦＥＴ３のソースに接続されている。
【００３０】
ＭＯＳＦＥＴ２のドレインは、ローカル入出力線ＬＩＯＴに接続され、そのゲートはカラム選択線ＣＳＬに接続されている。ＭＯＳＦＥＴ３のドレインは、ローカル入出力線ＬＩＯＮに接続され、そのゲートはカラム選択線ＣＳＬに接続されている。したがって、カラム選択線ＣＳＬに所定の電圧が印加され活性化されると、ＭＯＳＦＥＴ２、３がオンになる。そして、センスアンプ１０４Ａは、ビット線ＢＬの電圧をローカル入出力線ＬＩＯＴに出力し、ビット線／ＢＬの電圧をローカル入出力線ＬＩＯＮに出力する。
【００３１】
また、データ制御回路７０は、メモリバンク１００Ａにデータを書き込むライトアンプ７１と、メモリバンク１００Ａからデータを読み出すリードランプ７２と、否定論理和回路６と、否定回路７と、ＰＭＯＳトランジスタ８、９と、を備えている。
【００３２】
ライトアンプ７１は、ライトアンプ活性化信号ＷＡＥが供給されると活性化され、入力バッファ６１から供給されたデータを増幅して、メモリバンク１００Ａに書き込む。リードアンプ７２は、データラッチ型であり、グローバル入出力線ＧＩＯＴ、ＧＩＯＮのデータを保持（ラッチ）する。そして、リードアンプ７２は、リードアンプ活性化信号ＤＡＥが供給されると活性化され、データを増幅して、出力バッファ６２に供給する。
【００３３】
ライトアンプ７１及びリードアンプ７２には、グローバル入出力線対ＧＩＯＴ、ＧＩＯＮが接続されている。よって、ライトアンプ７１は、グローバル入出力線対ＧＩＯＴ、ＧＩＯＮを介して、メモリバンク１００Ａにデータを書き込む。リードアンプ７２は、グローバル入出力線対ＧＩＯＴ、ＧＩＯＮを介して、メモリバンク１００Ａからデータを読み出す。
【００３４】
グローバル入出力線対ＧＩＯＴは、ＭＯＳＦＥＴ４のドレインに接続されている。ＭＯＳＦＥＴ４のソースはローカル入出力線ＬＩＯＴに接続され、そのゲートには選択信号ＳＥＬが入力される。グローバル入出力線対ＧＩＯＮは、ＭＯＳＦＥＴ５のドレインに接続されている。ＭＯＳＦＥＴ５のソースはローカル入出力線ＬＩＯＮに接続され、そのゲートには選択信号ＳＥＬが入力される。
【００３５】
よって、選択信号ＳＥＬがローレベルからハイレベルになると、ＭＯＳＦＥＴ４、５がオンになり、ローカル入出力線対ＬＩＯＴ、ＬＩＯＮが、グローバル入出力線対ＧＩＯＴ、ＧＩＯＴＮに接続される。このとき、ライトアンプ７１はグローバル入出力線対ＧＩＯＴ、ＧＩＯＮを介してメモリバンク１００Ａにデータを書き込むことができ、またリードアンプ７２はグローバル入出力線対ＧＩＯＴ、ＧＩＯＮを介してメモリバンク１００Ａからデータを読み出すことができる。
【００３６】
否定論理和回路６は、ライトアンプ活性化信号ＷＡＥとリードアンプ活性化信号ＤＡＥとの否定論理和を演算する。否定論理和回路６の出力端子は、否定回路７を介して、ＰＭＯＳトランジスタ８、９にそれぞれ接続されている。
【００３７】
ここで、ライトアンプ活性化信号ＷＡＥ、リードアンプ活性化信号ＤＡＥのいずれもＬレベルのとき、すなわちライトアンプ７１、リードアンプ７２が共に活性化されていないときは、ＰＭＯＳトランジスタ８、９はオンになる。このとき、リードアンプ７２は、グローバル入出力線ＧＩＯＴ、ＧＩＯＮのデータを保持（ラッチ）する。
【００３８】
そして、リードアンプ活性化信号ＤＡＥがＨレベルになると、ＰＭＯＳトランジスタ８、９がオフになると共に、リードアンプ７２が活性化される。このとき、リードアンプ７２は、ライトアンプ７１と遮断された状態になり、ライトアンプ７１の影響を受けることなく、データを増幅して出力バッファ６２に供給する。
【００３９】
また、ライトアンプ活性化信号ＷＡＥがＨレベルになると、ＰＭＯＳトランジスタ８、９はオフのままで、ライトアンプ７１が活性化される。このとき、ライトアンプ７１は、リードアンプ７２と遮断された状態であるので、リードアンプ７２に影響を与えることなく、グローバル入出力線ＧＩＯＴ、ＧＩＯＮを介して、増幅したデータをメモリバンク１００Ａに書き込むことができる。
【００４０】
図３は、第１の実施形態に係る半導体記憶装置の外部信号及び内部信号のタイミングチャートである。半導体記憶装置の外部信号としては、クロック（ＣＬＫ）、ロウアドレス及びカラムアドレスのいずれかを示すアドレス（Ａｉ：ｉ＝０、１、２、・・・、１６）、リード・イネーブル信号（ＲＥＢ）、ライト・イネーブル信号（ＷＥＢ）、入力データ（Ｄｉ／ＤＭｊ）、出力データ（Ｑｉ）がある。
【００４１】
また、内部信号としては、ロウアドレスによって特定された行方向の活性化を示すＲＡＳバー信号ＲＡＳＢ（Ｌレベルで活性化を示す。）、カラムアドレスによって特定された列方向の活性化を示すカラム選択信号ＣＳＬｋ（ｋ＝０，１，・・・）、リードアンプ活性化信号ＤＡＥ、ライトアンプ活性化信号ＷＡＥがある。
【００４２】
図３によると、半導体記憶装置には、１クロック毎に、アドレスＡ（ｉ）が供給されると共に、ライトサイクル、リードサイクル、リード−ライトサイクルが行われる。
【００４３】
（ライトサイクル）
クロック０が立ち上がると、ライト・イネーブル信号ＷＥＢがＬレベルになり、ライトサイクルに移行する。このとき、半導体記憶装置には、データＤｉ（０）と当該データの記憶先を示すアドレスＡ（０）とが入力される。
【００４４】
そして、クロック０の立ち上がりに同期して、ＲＡＳＢが所定時間立ち下がることによりロウアドレスが示すワード線ＷＬが活性化され、その後、カラム選択信号ＣＳＬ０が立ち上がる。これにより、ロウアドレス及びカラムアドレスが示すメモリセルが選択された状態になる。
【００４５】
更に、カラム選択信号ＣＳＬ０より所定時間遅れて、ライトアンプ活性化信号ＷＡＥが立ち上がる。この結果、図２に示すライトアンプ７１は、グローバル入出力線ＧＩＯＴ／Ｎ、ローカル入出力線ＬＩＯＴ／Ｎを介して、選択されたメモリセルにデータを書き込む。
【００４６】
（リードサイクル）
クロック１が立ち上がると、リード・イネーブル信号ＲＥＢがＬレベルになり、リードサイクルに移行する。このとき、半導体記憶装置には、読み出すべきデータの記憶先を示すアドレスＡ（１）が入力される。
【００４７】
そして、クロック１の立ち上がりに同期して、ＲＡＳＢが所定時間立ち下がることによりロウアドレスが示すワード線ＷＬが活性化され、その後、カラム選択信号ＣＳＬ１が立ち上がる。これにより、ロウアドレス及びカラムアドレスが示すメモリセルが選択された状態になる。選択されたメモリセルのデータは、グローバル入出力線ＧＩＯＴ／Ｎ、ローカル入出力線ＬＩＯＴ／Ｎを介して、リードアンプ７２に供給される。
【００４８】
更に、カラム選択信号ＣＳＬ１より所定時間遅れて、リードアンプ活性化信号ＤＡＥが立ち上がる。この結果、図２に示すリードアンプ７２は、メモリセルから読み出されたデータを増幅して、図１の出力バッファ６２へ供給する。
【００４９】
（リード−ライトサイクル）
クロック２が立ち上がると、ライト・イネーブル信号及びリード・イネーブル信号が共にＬレベルになり、リード−ライトサイクルに移行する。このとき、半導体記憶装置には、読み出すべきデータの記憶先であると共に新たなデータＤｉ（２）の記憶先を示すアドレスＡ（２）と、新たなデータＤｉ（２）と、が入力される。
【００５０】
そして、クロック２の立ち上がりに同期して、ＲＡＳＢが所定時間立ち下がることによりロウアドレスが示すワード線ＷＬが活性化され、その後、カラム選択信号ＣＳＬ２が立ち上がる。これにより、ロウアドレス及びカラムアドレスが示すメモリセルが選択された状態になる。選択されたメモリセルのデータは、グローバル入出力線ＧＩＯＴ／Ｎ、ローカル入出力線ＬＩＯＴ／Ｎを介して、リードアンプ７２に供給される。
【００５１】
更に、カラム選択信号ＣＳＬ０より所定時間遅れて、リードアンプ活性化信号ＤＡＥが立ち上がり、リードアンプ活性化信号ＤＡＥより所定時間遅れてライトアンプ活性化信号ＷＡＥが立ち上がる。この結果、図２に示すリードアンプ７２は、メモリセルから読み出されたデータを増幅して、図１の出力バッファ６２へ供給する。その後、ライトアンプ７１は、グローバル入出力線ＧＩＯＴ／Ｎ、ローカル入出力線ＬＩＯＴ／Ｎを介して、選択されたメモリセルにデータを書き込む。
【００５２】
図４は、リード−ライトサイクルにおける内部信号を示すタイミングチャートである。ＲＡＳＢが立ち下がると、所定時間経過後にワード線ＷＬが立ち上がり活性化され、ビット線対ＢＬ、／ＢＬに差信号が発生する。
【００５３】
次に、カラム選択信号ＣＳＬが立ち上がると、メモリセルのデータがグローバル入出力線対ＧＩＯＴ／Ｎに供給される。これにより、グローバル入出力線ＧＩＯＴ／ＮがＶＣＣレベルから差信号が発生する。そして、リードアンプ活性化信号ＤＡＥが立ち上がり（期間Ｔ１）、図２に示すリードアンプ７２は、活性化され、グローバル入出力線ＧＩＯＴ／Ｎの差信号を増幅して出力する。このとき、図２に示すＰＭＯＳトランジスタ８、９がオフになるので、その後、グローバル入出力線ＧＩＯＴ／Ｎが変化しても、リードアンプ７２に影響はない。
【００５４】
更に、ライトアンプ活性化信号ＷＡＥが立ち上がると（期間Ｔ２）、図２に示すライトアンプ７１は、活性化され、グローバル入出力線ＧＩＯＴ／Ｎを介してデータを書き込む。これにより、グローバル入出力線ＧＩＯＴ／Ｎの差信号が反転する。このとき、ＰＭＯＳトランジスタ８、９がオフのままであるので、ライトアンプ７１は、リードアンプ７２に影響を与えることなく、データを書き込むことができる。
【００５５】
以上のように、第１の実施形態に係る半導体記憶装置は、ライトアンプ７１、リードアンプ７２のいずれか一方を活性化しているときに、ライトアンプ７１とリードアンプ７２との接続状態を遮断した状態でデータの読出し又は書き込みを実行する。これにより、上記半導体記憶装置は、同一サイクルにおいて、グローバル入出力線ＧＩＯＴ／Ｎの差信号が変化しても、正常にデータを読み出した後に、正常にデータを書き込むことができる。この結果、上記半導体記憶装置は、同一サイクルで５１２ビットずつのデータの読出し及び書き込みを行うので、動作周波数を上げることなく、高速に処理することができる。
【００５６】
［第２の実施形態］
つぎに、本発明の第２の実施形態について説明する。なお、第１の実施形態と同じ回路については同じ符号を付し、その詳細な説明は省略する。
【００５７】
図５は、本発明の第２の実施形態に係る半導体記憶装置の構成を示すブロック図である。第２の実施形態に係る半導体記憶装置は、いわゆる２バンク構成であり、図１に示す構成に加えて、メモリバンク１００Ｂを備えている。メモリバンク１００Ｂは、メモリセルアレイ１０１Ｂと、ロウデコーダ（Ｘ−デコーダ）１０２Ｂと、カラムデコーダ（Ｙ−デコーダ）１０３Ｂと、センスアンプ１０４Ｂと、を備えている。データ制御回路７０は、図２に示す構成の回路が２組（メモリバンク１００Ａ、１００Ｂ用に）設けられている。
【００５８】
図６は、第２の実施形態に係る半導体記憶装置の外部信号及び内部信号のタイミングチャートである。なお、データ又は信号に付されている“Ａ”はメモリバンク１００Ａ用であることを示し、“Ｂ”はメモリバンク１００Ｂ用であることを示す。
【００５９】
半導体記憶装置の外部信号としては、図３に示したものに加えて、ＡＣＴＢがある。また、内部信号としては、図３に示したＣＳＬｋに代えて、メモリバンク１００Ａ用のカラム選択信号ＣＳＬＡｋ（ｋ＝０，１，・・・）及びメモリバンク１００Ｂ用のカラム選択信号ＣＳＬＢｋ（ｋ＝０，１，・・・）がある。
【００６０】
図６によると、半導体記憶装置には、２クロック毎に、アドレスＡ（ｉ）が供給されると共に、ライトサイクル、リードサイクル、リード−ライトサイクルが行われる。
【００６１】
（ライトサイクル）
クロック０が立ち上がると、ライト・イネーブル信号ＷＥＢがＬレベルになり、ライトサイクルに移行する。このとき、半導体記憶装置には、データＤｉ（０Ａ）と、１クロック経過後にデータＤｉ（０Ｂ）と、これらのデータの記憶先を示すアドレスＡ（０）とが入力される。
【００６２】
次に、クロック１の立ち上がりに同期して、ＲＡＳＢが所定時間立ち下がることによりロウアドレスが示すワード線ＷＬが活性化される。
【００６３】
クロック２では、上記のＲＡＳＢの立ち下がりに同期して、カラム選択信号ＣＳＬＡ０／ＣＳＬＢ０が立ち上がる。これにより、ロウアドレス及びカラムアドレスが示すメモリセルが選択された状態になる。更に、カラム選択信号ＣＳＬＡ０／ＣＳＬＢ０より所定時間遅れて、ライトアンプ活性化信号ＷＡＥが立ち上がる。この結果、図２に示すライトアンプ７１は、グローバル入出力線ＧＩＯＴ／Ｎ、ローカル入出力線ＬＩＯＴ／Ｎを介して、選択されたメモリセルにデータＤｉ（０Ａ）、Ｄｉ（０Ｂ）を書き込む。
【００６４】
（リードサイクル）
クロック２が立ち上がると、リード・イネーブル信号がＬレベルになり、リードサイクルに移行する。このとき、半導体記憶装置には、読み出すべきデータの記憶先を示すアドレスＡ（１）が入力される。
【００６５】
次に、クロック３の立ち上がりに同期して、ＲＡＳＢが所定時間立ち下がることによりロウアドレスが示すワード線ＷＬが活性化される。
【００６６】
クロック４では、上記のＲＡＳＢの立下りに同期して、カラム選択信号ＣＳＬＡ１／ＣＳＬＢ１が立ち上がる。これにより、ロウアドレス及びカラムアドレスが示すメモリセルが選択された状態になる。選択されたメモリセルのデータは、グローバル入出力線ＧＩＯＴ／Ｎ、ローカル入出力線ＬＩＯＴ／Ｎを介して、リードアンプ７２に供給される。
【００６７】
更に、カラム選択信号ＣＳＬ１より所定時間遅れて、リードアンプ活性化信号ＤＡＥが立ち上がる。この結果、図２に示すリードアンプ７２は、メモリセルから読み出されたデータを増幅して、図１の出力バッファ６２へ供給する。そして、出力バッファ６２から外部へデータＱｉ（Ａ１）が出力される。
【００６８】
（リード−ライトサイクル）
クロック４が立ち上がると、ライト・イネーブル信号及びリード・イネーブル信号が共にＬレベルになり、リード−ライトサイクルに移行する。このとき、半導体記憶装置には、読み出すべきデータの記憶先であると共に新たなデータＤｉ（２Ａ）、Ｄｉ（２Ｂ）の記憶先を示すアドレスＡ（２）と、新たなデータＤｉ（２Ａ）と、１クロック後にデータＤｉ（２Ｂ）が入力される。
【００６９】
そして、クロック５の立ち上がりに同期して、ＲＡＳＢが所定時間立ち下がることによりロウアドレスが示すワード線ＷＬが活性化される。
【００７０】
クロック６では、上記のＲＡＳＢのたち下がりに同期して、カラム選択信号ＣＳＬＡ２／ＣＳＬＢ２が立ち上がる。これにより、ロウアドレス及びカラムアドレスが示すメモリセルが選択された状態になる。選択されたメモリセルのデータは、グローバル入出力線ＧＩＯＴ／Ｎ、ローカル入出力線ＬＩＯＴ／Ｎを介して、リードアンプ７２に供給される。
【００７１】
更に、カラム選択信号ＣＳＬＡ２／ＣＳＬＢ２より所定時間遅れて、リードアンプ活性化信号ＤＡＥが立ち上がり、リードアンプ活性化信号ＤＡＥより所定時間遅れてライトアンプ活性化信号ＷＡＥが立ち上がる。この結果、図２に示すリードアンプ７２は、ライトアンプ７１と遮断された状態になって、メモリセルから読み出されたデータを増幅して、図１の出力バッファ６２へ供給する。また、ライトアンプ７１は、リードアンプ７２と遮断された状態で、グローバル入出力線ＧＩＯＴ／Ｎ、ローカル入出力線ＬＩＯＴ／Ｎを介して、選択されたメモリセルにデータを書き込む。
【００７２】
以上のように、第２の実施形態に係る半導体記憶装置は、２バンク構成であっても、第１の実施形態と同様に、同一サイクルで５１２ビットずつのデータの読出し及び書き込みを行うので、動作周波数を上げることなく、高速に処理することができる。
【００７３】
［第３の実施形態］
つぎに、本発明の第３の実施形態について説明する。なお、上述した実施形態と同じ回路については同じ符号を付し、その詳細な説明は省略する。
【００７４】
図７は、本発明の第３の実施形態に係る半導体記憶装置の構成を示すブロック図である。第３の実施形態に係る半導体記憶装置は、いわゆる４バンク構成であり、図５に示す構成に加えて、メモリバンク２００Ａ、２００Ｂを備えている。
【００７５】
図８は、第３の実施形態に係る半導体記憶装置の外部信号及び内部信号のタイミングチャートである。なお、データに付されている“Ａ”、“Ｂ”、“Ｃ”、“Ｄ”はそれぞれメモリバンク１００Ａ、１００Ｂ、２００Ａ、２００Ｂ用であることを示す。また、信号に付されている“Ａ１”、“Ｂ１”、“Ａ２”、“Ｂ２”はそれぞれメモリバンク１００Ａ、１００Ｂ、２００Ａ、２００Ｂ用であることを示す。
【００７６】
図８によると、半導体記憶装置には、４クロック毎に、アドレスＡ（ｉ）が供給されると共に、ライトサイクル、リードサイクル、リード−ライトサイクルが行われる。
【００７７】
（ライトサイクル）
クロック０が立ち上がると、ライト・イネーブル信号ＷＥＢがＬレベルになり、ライトサイクルに移行する。このとき、半導体記憶装置には、データの記憶先を示すアドレスＡ（０）と、クロック０からクロック３にかけてデータＤｉ（０Ａ）、Ｄｉ（０Ｂ）、Ｄｉ（０Ｃ）、Ｄｉ（０Ｄ）が入力される。そして、クロック２において、ライトアンプ活性化信号ＷＡＥ１が立ち上がると、メモリバンク１００Ａ、１００ＢにデータＤｉ（０Ａ）、Ｄｉ（０Ｂ）がそれぞれ書き込まれる。また、クロック４において、ライトアンプ活性化信号ＷＡＥ２が立ち上がると、メモリバンク２００Ａ、２００ＢにデータＤｉ（０Ｃ）、Ｄｉ（０Ｄ）がそれぞれ書き込まれる。
【００７８】
（リードサイクル）
クロック４が立ち上がると、リード・イネーブル信号ＲＥＢがＬレベルになり、リードサイクルに移行する。このとき、半導体記憶装置には、読み出すべきデータの記憶先を示すアドレスＡ（１）が入力される。そして、クロック６において、リードアンプ活性化信号ＤＡＥ１が立ち上がると、メモリバンク１００Ａ、１００ＢからデータＱｉ（１Ａ）、Ｑｉ（１Ｂ）がそれぞれ読み出される。また、クロック８において、リードアンプ活性化信号ＤＡＥ２が立ち上がると、メモリバンク２００Ａ、２００ＢからデータＱｉ（１Ｃ）、Ｑｉ（１Ｃ）がそれぞれ読み出される。これらのデータＱｉ（１Ａ）、Ｑｉ（１Ｂ）、Ｑｉ（１Ｃ）、Ｑｉ（１Ｃ）は、クロック９〜１２にかけて外部に出力される。
【００７９】
（リード−ライトサイクル）
クロック８が立ち上がると、ライト・イネーブル信号及びリード・イネーブル信号が共にＬレベルになり、リード−ライトサイクルに移行する。このとき、半導体記憶装置には、読み出すべきデータの記憶先であると共に新たなデータＤｉ（２Ａ）、Ｄｉ（２Ｂ）、Ｄｉ（２Ｃ）、Ｄｉ（２Ｄ）の記憶先を示すアドレスＡ（２）と、新たなデータＤｉ（２Ａ）、Ｄｉ（２Ｂ）、Ｄｉ（２Ｃ）、Ｄｉ（２Ｄ）が入力される。
【００８０】
そして、クロック１０では、リードアンプ活性化信号ＤＡＥ１が立ち上がり、所定時間経過後、ライトアンプ活性化信号ＷＡＥ１が立ち上がる。この結果、メモリバンク１００Ａ、１００ＢからそれぞれデータＱｉ（２Ａ）、Ｑｉ（２Ｂ）が読み出された後、メモリバンク１００Ａ、１００ＢにそれぞれデータＤｉ（２Ａ）、Ｄｉ（２Ｂ）が書き込まれる。
【００８１】
また、クロック１２では、リードアンプ活性化信号ＤＡＥ２が立ち上がり、所定時間経過後、ライトアンプ活性化信号ＷＡＥ２が立ち上がる。この結果、メモリバンク２００Ａ、２００ＢからそれぞれデータＱｉ（２Ｃ）、Ｑｉ（２Ｄ）が読み出された後、メモリバンク１００Ａ、１００ＢにそれぞれデータＤｉ（２Ｃ）、Ｄｉ（２Ｄ）が書き込まれる。
【００８２】
以上のように、第３の実施形態に係る半導体記憶装置は、４バンク構成であっても、上述した実施形態と同様に、同一サイクルで５１２ビットずつのデータの読出し及び書き込みを行うので、動作周波数を上げることなく、高速に処理することができる。
【００８３】
なお、本発明は、上述した実施の形態に限定されるものではなく、特許請求の範囲に記載された範囲内で設計上の変更をされたものにも適用可能であるのは勿論である。
【図面の簡単な説明】
【００８４】
【図１】本発明の第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。
【図２】メモリバンク及びデータ制御回路の要部構成を示す回路図である。
【図３】第１の実施形態に係る半導体記憶装置の外部信号及び内部信号のタイミングチャートである。
【図４】リード−ライトサイクルにおける内部信号を示すタイミングチャートである。
【図５】本発明の第２の実施形態に係る半導体記憶装置の構成を示すブロック図である。
【図６】第２の実施形態に係る半導体記憶装置の外部信号及び内部信号のタイミングチャートである。
【図７】本発明の第３の実施形態に係る半導体記憶装置の構成を示すブロック図である。
【図８】第３の実施形態に係る半導体記憶装置の外部信号及び内部信号のタイミングチャートである。
【符号の説明】
【００８５】
６  否定論理和回路
７  否定回路
８，９  ＰＭＯＳトランジスタ
６１  入力バッファ
６２  出力バッファ
７０  データ制御回路
７１  ライトアンプ
７２  リードアンプ
１００Ａ、１００Ｂ、２００Ａ、２００Ｂ  メモリバンク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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