(57)【要約】【課題】ゲート絶縁膜の厚さが互いに異なる複数種類のＭＩＳトランジスタを内蔵する半導体集積回路装置において、信頼度の高いゲート絶縁膜を形成すると同時に、ＭＩＳトランジスタの製造を容易とする。【解決手段】シリコン酸化膜９を半導体基板１の表面に形成した後、実効膜厚が薄いゲート絶縁膜が形成される領域のシリコン酸化膜９をフッ酸水溶液を用いて除去し、その後半導体基板１上に高誘電率絶縁膜１０を形成することにより、高誘電率絶縁膜１０とシリコン酸化膜９との積層膜からなるゲート絶縁膜１２、および高誘電率絶縁膜１０からなるゲート絶縁膜１１の２種類のゲート絶縁膜を半導体基板１上に形成する。【選択図】図２０
2008270837.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成され、且つ、第１導電型の不純物領域からなる第１ソース領域および第１ドレイン領域と、前記半導体基板上に第１ゲート絶縁膜を介して形成された第１ゲート電極とを有する第１ＭＩＳトランジスタと、
前記半導体基板に形成され、且つ、第１導電型の不純物領域からなる第２ソース領域および第２ドレイン領域と、前記半導体基板上に第２ゲート絶縁膜を介して形成された第２ゲート電極とを有する第２ＭＩＳトランジスタと、
前記半導体基板に形成され、且つ、第１導電型の不純物領域からなる第３ソース領域および第３ドレイン領域と、前記半導体基板上に第３ゲート絶縁膜を介して形成された第３ゲート電極とを有する第３ＭＩＳトランジスタと、
前記半導体基板に形成され、且つ、第１導電型の不純物領域からなる第４ソース領域および第４ドレイン領域と、前記半導体基板上に第４ゲート絶縁膜を介して形成された第４ゲート電極とを有する第４ＭＩＳトランジスタと、
を備えた半導体集積回路装置であって、
前記第３ゲート絶縁膜および前記第４ゲート絶縁膜の厚さは、それぞれ、前記第１ゲート絶縁膜および前記第２ゲート絶縁膜の厚さよりも大であり、
前記第１ゲート絶縁膜および前記第２ゲート絶縁膜は、前記半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された第３絶縁膜とを含み、
前記第３ゲート絶縁膜および前記第４ゲート絶縁膜は、前記半導体基板上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された第４絶縁膜とを含み、
前記第１絶縁膜の厚さは、前記第２絶縁膜の厚さよりも大であり、
前記第３絶縁膜および前記第４絶縁膜の厚さは、それぞれ、前記第１絶縁膜および前記第２絶縁膜の厚さよりも大であり、
前記第３絶縁膜および前記第４絶縁膜の比誘電率は、それぞれ、前記第１絶縁膜および前記第２絶縁膜の比誘電率よりも大であり、
前記第１ＭＩＳトランジスタのチャネル領域に含まれる前記第１導電型と反対の導電型である第２導電型の不純物濃度は、前記第２ＭＩＳトランジスタのチャネル領域に含まれる前記第２導電型の不純物濃度よりも高く、
前記第３ＭＩＳトランジスタのチャネル領域に含まれる前記第２導電型の不純物濃度は、前記第４ＭＩＳトランジスタのチャネル領域に含まれる前記第２導電型の不純物濃度よりも高いことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記第１導電型はｐ型であり、前記第２導電型はｎ型であることを特徴とする半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において、
前記第１導電型はｎ型であり、前記第２導電型はｐ型であることを特徴とする半導体集積回路装置。
【請求項４】
請求項１、２または３記載の半導体集積回路装置において、
前記第１絶縁膜は、シリコン酸化膜またはシリコン酸窒化膜であることを特徴とする半導体集積回路装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体集積回路装置において、
前記第２絶縁膜は、シリコン酸化膜、シリコン酸窒化膜またはシリコン窒化膜であることを特徴とする半導体集積回路装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体集積回路装置において、
前記第３絶縁膜および前記第４絶縁膜は、アルミナ膜、チタン酸化膜、ジルコニウム酸化膜、ハフニウム酸化膜、タンタル酸化膜またはルテニウム酸化膜からなることを特徴とする半導体集積回路装置。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体集積回路装置において、
前記第３絶縁膜の厚さと前記第４絶縁膜の厚さとは等しいことを特徴とする半導体集積回路装置。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体集積回路装置において、
前記第１〜第４ゲート電極上、前記第１〜第４ソース領域上および前記第１〜第４ドレイン領域上に、シリサイド膜が形成されていることを特徴とする半導体集積回路装置。
【請求項９】
請求項８記載の半導体集積回路装置において、
前記シリサイド膜は、コバルトシリサイドであることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、たとえばゲート絶縁膜の厚さが互いに異なる複数種類のＭＩＳ（Metal Insulator Semiconductor）トランジスタを内蔵する半導体集積回路装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
半導体集積回路装置の高集積化、低電力化を図るために半導体デバイスの動作電圧は世代毎に減少しており、その際、デバイス性能を維持、向上させるためにＭＩＳトランジスタはスケーリング則に従い微細化され、ゲート絶縁膜も縮小されてきた。しかし、一方で、たとえば消費電力の低減、記憶情報の保持、または外部電源電圧への対応などから、ゲート絶縁膜の厚さが相対的に厚いＭＩＳトランジスタも必要とされている。たとえばメモリＬＳＩ(Large Scale Integrated circuit)またはＣＭＯＳ(Complementary Metal Oxide Semiconductor)論理ＬＳＩなどでは、内部回路と入出力回路とで動作電圧が異なることから、ゲート絶縁膜の厚さが互いに異なる複数種類のＭＩＳトランジスタが同一基板上に形成されている。
【０００３】
特開２００１−１５６１２号公報（特許文献１）などには、厚さが互いに異なる２種類のシリコン酸化膜を同一基板上に形成し、これらをＭＩＳトランジスタのゲート絶縁膜とする技術が記載されている。
【０００４】
ところで、ゲート電極の幅（以下、ゲート長と記す）が０.１μｍ以下のＭＩＳトランジスタにおいては、ゲート絶縁膜の厚さは、１.２ｎｍ以下になると予想される。しかし、ゲート絶縁膜として従来から用いられているシリコン酸化膜を１.２ｎｍ以下にするとリーク電流が１０Ａ／ｃｍ２を越えて、たとえばスタンバイ電流が増加するという問題などが生ずる。
【０００５】
そこで、比誘電率が相対的に高い絶縁膜（以下、高誘電率絶縁膜と記す）、たとえば比誘電率が７程度のアルミナ膜（Ａｌ２Ｏ３）をゲート絶縁膜として用い、物理膜厚を２ｎｍ以上に保ったまま実効膜厚を縮小する試みがなされている。実効膜厚とは、比誘電率を考慮したシリコン酸化（ＳｉＯ２）換算膜厚のことである。
【特許文献１】特開２００１−１５６１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者は、厚さが互いに異なる２種類のゲート絶縁膜に高誘電率絶縁膜を適用し、それぞれのゲート絶縁膜で構成された２種類のＭＩＳトランジスタの形成技術について検討した。以下は、本発明者によって検討された技術であり、その概要は次のとおりである。
【０００７】
まず、基板上に第１高誘電率絶縁膜を形成し、その後レジスト膜をマスクとして第１領域の上記第１高誘電率絶縁膜を除去する。次いでレジスト膜を除去した後、基板に洗浄処理を施し、さらに基板上に第２高誘電率絶縁膜を形成する。これにより、第１領域には第２高誘電率絶縁膜からなる薄いゲート絶縁膜が形成され、第１領域とは異なる第２領域には第１および第２高誘電率絶縁膜からなる厚いゲート絶縁膜が形成される。その後、ゲート、ソース・ドレイン、さらに配線を形成することにより第１領域に薄いゲート絶縁膜を有するＭＩＳトランジスタ、第２領域に厚いゲート絶縁膜を有するＭＩＳトランジスタが形成される。
【０００８】
しかしながら、前記ＭＩＳトランジスタの形成方法では、以下の問題点が生ずることが明らかとなった。
【０００９】
（１）第１領域と第２領域とでゲート絶縁膜の厚さの違いから約２０ｎｍ以上の段差が生じた場合、後のゲートの形成工程または配線を通す開口の形成工程などにおいて不具合が生ずる。
【００１０】
（２）基板およびレジスト膜に対して高い選択比を有し、かつ基板へのエッチングダメージまたは汚染のない高誘電率絶縁膜のエッチング技術の新たな開発が必要である。
【００１１】
本発明の目的は、ゲート絶縁膜の厚さが互いに異なる複数種類のＭＩＳトランジスタを内蔵する半導体集積回路装置において、信頼度の高いゲート絶縁膜を形成すると同時に、ＭＩＳトランジスタの製造を容易とすることのできる技術を提供することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本願の一発明は、
半導体基板に形成され、且つ、第１導電型の不純物領域からなる第１ソース領域および第１ドレイン領域と、前記半導体基板上に第１ゲート絶縁膜を介して形成された第１ゲート電極とを有する第１ＭＩＳトランジスタと、
前記半導体基板に形成され、且つ、第１導電型の不純物領域からなる第２ソース領域および第２ドレイン領域と、前記半導体基板上に第２ゲート絶縁膜を介して形成された第２ゲート電極とを有する第２ＭＩＳトランジスタと、
前記半導体基板に形成され、且つ、第１導電型の不純物領域からなる第３ソース領域および第３ドレイン領域と、前記半導体基板上に第３ゲート絶縁膜を介して形成された第３ゲート電極とを有する第３ＭＩＳトランジスタと、
前記半導体基板に形成され、且つ、第１導電型の不純物領域からなる第４ソース領域および第４ドレイン領域と、前記半導体基板上に第４ゲート絶縁膜を介して形成された第４ゲート電極とを有する第４ＭＩＳトランジスタと、
を備えた半導体集積回路装置であって、
前記第３ゲート絶縁膜および前記第４ゲート絶縁膜の厚さは、それぞれ、前記第１ゲート絶縁膜および前記第２ゲート絶縁膜の厚さよりも大であり、
前記第１ゲート絶縁膜および前記第２ゲート絶縁膜は、前記半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された第３絶縁膜とを含み、
前記第３ゲート絶縁膜および前記第４ゲート絶縁膜は、前記半導体基板上に形成された第２絶縁膜と、前記第２絶縁膜上に形成された第４絶縁膜とを含み、
前記第１絶縁膜の厚さは、前記第２絶縁膜の厚さよりも大であり、
前記第３絶縁膜および前記第４絶縁膜の厚さは、それぞれ、前記第１絶縁膜および前記第２絶縁膜の厚さよりも大であり、
前記第３絶縁膜および前記第４絶縁膜の比誘電率は、それぞれ、前記第１絶縁膜および前記第２絶縁膜の比誘電率よりも大であり、
前記第１ＭＩＳトランジスタのチャネル領域に含まれる前記第１導電型と反対の導電型である第２導電型の不純物濃度は、前記第２ＭＩＳトランジスタのチャネル領域に含まれる前記第２導電型の不純物濃度よりも高く、
前記第３ＭＩＳトランジスタのチャネル領域に含まれる前記第２導電型の不純物濃度は、前記第４ＭＩＳトランジスタのチャネル領域に含まれる前記第２導電型の不純物濃度よりも高いものである。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
半導体基板の表面に与えるダメージまたは汚染を抑えて、高誘電率絶縁膜とシリコン酸化膜との積層膜からなるゲート絶縁膜、および高誘電率絶縁膜からなるゲート絶縁膜を同一半導体基板上に形成することができるので、互いに厚さの異なる信頼性の高い複数のゲート絶縁膜を形成することができる。
【００１７】
また、実効膜厚が厚いゲート絶縁膜は、高誘電率絶縁膜とシリコン酸化膜との積層膜からなるので、高誘電率絶縁膜を２層重ねた積層膜よりも、実効膜厚が厚いゲート絶縁膜が形成される領域と実効膜厚が薄いゲート絶縁膜が形成される領域との段差が小さくなり、その後のＭＩＳトランジスタの製造を容易とすることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【００１９】
本発明の一実施の形態である半導体集積回路装置の製造方法の一例を図１〜図４０に示した半導体基板の要部断面図を用いて工程順に説明する。図中、領域Ａは、実効膜厚が厚いゲート絶縁膜が形成される領域、領域Ｂは、実効膜厚が薄いゲート絶縁膜が形成される領域である。また、領域Ａ，Ｂには、それぞれしきい値電圧（以下、Ｖｔｈと記す）が低いｎチャネルＭＩＳトランジスタ（以下、低ＶｔｈＮＭＯＳと記す）、Ｖｔｈが低いｐチャネルＭＩＳトランジスタ（以下、低ＶｔｈＰＭＯＳと記す）、Ｖｔｈが高いｎチャネルＭＩＳトランジスタ（以下、高ＶｔｈＮＭＯＳと記す）、Ｖｔｈが高いｐチャネルＭＩＳトランジスタ（以下、高ＶｔｈＰＭＯＳと記す）が形成され、すなわち同一基板上には８種類のＭＩＳトランジスタが形成される。
【００２０】
まず、図１に示すように、たとえばｐ型のシリコン単結晶からなる半導体基板１を用意する。次に、この半導体基板１を熱酸化してその表面に厚さ０.０１μｍ程度の薄いシリコン酸化膜２を形成し、次いでその上層にＣＶＤ（chemical vapor deposition）法で厚さ０.１μｍ程度のシリコン窒化膜３を堆積する。
【００２１】
この後、図２に示すように、シリコン窒化膜３上にレジストパターンＲＰ１を形成する。このレジストパターンＲＰ１は通常のフォトリソグラフィ技術によって形成することができる。すなわち、レジストパターンＲＰ１は、フォトレジスト膜を半導体基板１上に塗布した後、そのフォトレジスト膜に対して露光および現像処理を施すことにより形成されている。
【００２２】
次に、図３に示すように、レジストパターンＲＰ１をマスクとしてシリコン窒化膜３をエッチングした後、レジストパターンＲＰ１を除去する。次いで図４に示すように、パターニングされたシリコン窒化膜３をマスクとしてシリコン酸化膜２および半導体基板１を順次ドライエッチングすることにより、素子分離領域の半導体基板１に深さ０.３５μｍ程度の素子分離溝４ａを形成する。
【００２３】
次に、半導体基板１に熱酸化処理を施してシリコン酸化膜（図示せず）を形成した後、図５に示すように、半導体基板１上にＣＶＤ法でシリコン酸化膜４ｂを堆積する。
【００２４】
次に、図６に示すように、シリコン酸化膜４ｂをＣＭＰ（Chemical Mechanical Polishing）法で研磨して、素子分離溝４ａの内部にシリコン酸化膜４ｂを残すことにより素子分離領域を形成する。その後、半導体基板１に約１０００℃の熱処理を施して、素子分離溝４ａに埋め込んだシリコン酸化膜４ｂを焼き締めする。次いで熱リン酸を用いてシリコン窒化膜３を除去し、続いてフッ酸系の水溶液を用いて半導体基板１の表面のシリコン酸化膜２を除去した後、半導体基板１を熱酸化して、半導体基板１の表面に保護膜５を形成する。
【００２５】
次に、図７に示すように、レジストパターンＲＰ２をマスクとして半導体基板１にｎ型不純物、たとえばリンをイオン注入してディープウェル６を形成する。上記リンは、たとえば注入エネルギー１〜３ＭｅＶ、ドーズ量１×１０１２〜５×１０１２ｃｍ−２で注入される。
【００２６】
次に、レジストパターンＲＰ２を除去した後、図８に示すように、領域Ａ，ＢのＮＭＯＳ形成領域をレジストパターンＲＰ３で覆い、領域Ａ，ＢのＰＭＯＳ形成領域にｎ型不純物、たとえばリンをイオン注入してｎウェル７を形成する。上記リンは、たとえば注入エネルギー５００〜１００ｋｅｖ、ドーズ量５×１０１１〜５×１０１２ｃｍ−２で注入され、エネルギーを変えて２、３回程度連続してイオン注入することにより、レトログレードウェルが形成される。
【００２７】
次に、レジストパターンＲＰ３を除去した後、図９に示すように、領域Ａ，ＢのＰＭＯＳ形成領域をレジストパターンＲＰ４で覆い、領域Ａ，ＢのＮＭＯＳ形成領域にｐ型不純物、たとえばボロンまたはフッ化ボロンをイオン注入してｐウェル８を形成する。上記ボロンまたはフッ化ボロンは、たとえば注入エネルギー５００〜１００ｋｅｖ、ドーズ量５×１０１１〜５×１０１２ｃｍ−２で注入され、エネルギーを変えて２、３回連続してイオン注入することにより、レトログレードウェルが形成される。
【００２８】
次に、レジストパターンＲＰ４を除去した後、ＭＩＳトランジスタのＶｔｈを調整するための不純物をｎウェル７およびｐウェル８のそれぞれのチャネル領域へイオン注入する。チャネル領域へのイオン注入は、たとえば以下のように行う。
【００２９】
まず、図１０に示すように、レジストパターンＲＰ５をマスクとして領域Ｂの高ＶｔｈＮＭＯＳ形成領域のチャネル領域にｐ型不純物、たとえばフッ化ボロンをイオン注入する。上記フッ化ボロンは、たとえば注入エネルギー２５ｋｅＶ、ドーズ量２.５×１０１３ｃｍ−２で注入される。
【００３０】
続いてレジストパターンＲＰ５を除去した後、図１１に示すように、レジストパターンＲＰ６をマスクとして領域Ｂの高ＶｔｈＰＭＯＳ形成領域のチャネル領域にｎ型不純物、たとえばリンをイオン注入する。上記リンは、たとえば注入エネルギー２０ｋｅＶ、ドーズ量１.１×１０１３ｃｍ−２で注入される。
【００３１】
続いてレジストパターンＲＰ６を除去した後、図１２に示すように、レジストパターンＲＰ７をマスクとして領域Ａの高ＶｔｈＮＭＯＳ形成領域のチャネル領域にｐ型不純物、たとえばフッ化ボロンをイオン注入する。上記フッ化ボロンは、たとえば注入エネルギー２５ｋｅＶ、ドーズ量８×１０１２ｃｍ−２で注入される。
【００３２】
続いてレジストパターンＲＰ７を除去した後、図１３に示すように、レジストパターンＲＰ８をマスクとして領域Ａの高ＶｔｈＰＭＯＳ形成領域のチャネル領域にｎ型不純物、たとえばリンをイオン注入する。上記リンは、たとえば注入エネルギー２０ｋｅＶ、ドーズ量１×１０１３ｃｍ−２で注入される。
【００３３】
続いてレジストパターンＲＰ８を除去した後、図１４に示すように、レジストパターンＲＰ９をマスクとして領域Ａの低ＶｔｈＮＭＯＳ形成領域のチャネル領域にｐ型不純物、たとえばフッ化ボロンをイオン注入する。上記フッ化ボロンは、たとえば注入エネルギー２５ｋｅＶ、ドーズ量２×１０１２ｃｍ−２で注入される。
【００３４】
続いてレジストパターンＲＰ９を除去した後、図１５に示すように、レジストパターンＲＰ１０をマスクとして領域Ａの低ＶｔｈＰＭＯＳ形成領域のチャネル領域にｎ型不純物、たとえばリンをイオン注入する。上記リンは、たとえば注入エネルギー２０ｋｅＶ、ドーズ量５×１０１２ｃｍ−２で注入される。
【００３５】
次に、レジストパターンＲＰ１０を除去した後、図１６に示すように、保護膜５を除去し、半導体基板１の表面にシリコン酸化膜９を、たとえば４〜５ｎｍ程度の厚さで形成する。シリコン酸化膜９は、たとえば熱ＣＶＤ法または熱酸化法により形成することができる。なお、半導体基板１に熱窒化処理を施して、上記シリコン酸化膜９をシリコン酸窒化膜としてもよい。上記熱窒化処理は、たとえばプラズマ放電によってラジカル化した窒素を含む減圧雰囲気中に９００℃程度に加熱した半導体基板１を保持することによって行われる。
【００３６】
次に、図１７に示すように、領域ＡをレジストパターンＲＰ１１で覆った後、図１８に示すように、レジストパターンＲＰ１１をマスクとして、たとえばフッ酸系の水溶液を用いて領域Ｂのシリコン酸化膜９を除去する。その後、図１９に示すように、レジストパターンＲＰ１１を除去する。
【００３７】
次に、図２０に示すように、半導体基板１上に高誘電率絶縁膜１０、たとえばアルミナ膜を形成する。高誘電率絶縁膜１０は、たとえばスパッタ法により堆積することができる。半導体基板１上に形成された高誘電率絶縁膜１０の厚さは実効膜厚で５ｎｍ程度となるように設定され、たとえばアルミナ膜の場合は、比誘電率を考慮して１０ｎｍ程度堆積される。これにより、領域Ｂには、高誘電率絶縁膜１０からなる実効膜厚が５ｎｍ程度のゲート絶縁膜１１が形成され、領域Ａには、高誘電率絶縁膜１０とシリコン酸化膜９との積層膜からなる実効膜厚が９〜１０ｎｍ程度のゲート絶縁膜１２が形成される。
【００３８】
なお、上記高誘電率絶縁膜１０を半導体基板１上に形成する前に、半導体基板１との界面安定化のため、１ｎｍ以下のシリコン酸化膜、シリコン窒化膜またはシリコン酸窒化膜を形成してもよい。
【００３９】
次に、図２１に示すように、半導体基板１上に、たとえば２００ｎｍ程度の厚さのシリコン膜１３をＣＶＤ法で堆積する。
【００４０】
次に、図２２に示すように、領域Ａ，ＢのＮＭＯＳ形成領域にレジストパターンＲＰ１２を形成した後、このレジストパターンＲＰ１２をマスクとして領域Ａ，ＢのＰＭＯＳ形成領域のシリコン膜１３にｐ型不純物、たとえばボロンをイオン注入する。
【００４１】
次に、レジストパターンＲＰ１２を除去し、続いて図２３に示すように、領域Ａ，ＢのＰＭＯＳ形成領域にレジストパターンＲＰ１３を形成した後、このレジストパターンＲＰ１３をマスクとして領域Ａ，ＢのＮＭＯＳ形成領域のシリコン膜１３にｎ型不純物、たとえばリンをイオン注入する。
【００４２】
次いでレジストパターンＲＰ１３を除去した後、半導体基板１に、たとえば９５０℃、６０秒程度の熱処理を施して、シリコン膜１３に注入された上記ｎ型不純物およびｐ型不純物を活性化させ、さらに領域Ａ，ＢのＮＭＯＳ形成領域のシリコン膜１３をｎ型シリコン多結晶膜に、領域Ａ，ＢのＰＭＯＳ形成領域のシリコン膜１３をｐ型シリコン多結晶膜に変える。
【００４３】
次に、図２４に示すように、半導体基板１上にシリコン酸化膜１４をＣＶＤ法で堆積した後、図２５に示すように、ｎチャネルおよびｐチャネルＭＩＳトランジスタのゲート電極を形成するためのレジストパターンＲＰ１４を形成する。
【００４４】
次に、図２６に示すように、レジストパターンＲＰ１４をマスクとしてシリコン酸化膜１４をエッチングした後、レジストパターンＲＰ１４を除去する。続いて、図２７に示すように、パターニングされたシリコン酸化膜１４をマスクとしてシリコン膜１３をエッチングして、領域Ａ，ＢのＮＭＯＳ形成領域にｎ型シリコン多結晶膜からなるゲート電極（導体片）１５ｎ、領域Ａ，ＢのＰＭＯＳ形成領域にｐ型シリコン多結晶膜からなるゲート電極（導体片）１５ｐを形成する。
【００４５】
次に、図２８に示すように、シリコン酸化膜１４を除去した後、半導体基板１に、たとえば８００℃程度のドライ酸化処理を施す。
【００４６】
次に、図２９に示すように、レジストパターンＲＰ１５をマスクとして領域ＡのＰＭＯＳ形成領域のｎウェル７にｐ型不純物、たとえばフッ化ボロンをイオン注入し、ゲート電極１５ｐの両側のｎウェル７にｐ型拡張領域１６ａを形成し、続いてｎ型不純物、たとえばリンをイオン注入し、パンチスルーストッパ層として機能するハロー(Halo)層を形成する。上記フッ化ボロンは、たとえば注入エネルギー２〜３ｋｅＶ、ドーズ量１×１０１５ｃｍ−２、上記リンは、たとえば注入エネルギー５５ｋｅＶ、ドーズ量４×１０１２ｃｍ−２で注入される。
【００４７】
次に、レジストパターンＲＰ１５を除去した後、図３０に示すように、レジストパターンＲＰ１６をマスクとして領域ＡのＮＭＯＳ形成領域のｐウェル８にｎ型不純物、たとえばヒ素をイオン注入して、ゲート電極１５ｎの両側のｐウェル８にｎ型拡張領域１７ａを形成し、続いてｐ型不純物、たとえばボロンをイオン注入してハロー層を形成する。上記ヒ素は、たとえば注入エネルギー５ｋｅＶ、ドーズ量２×１０１５ｃｍ−２、上記ボロンは、たとえば注入エネルギー２０ｋｅＶ、ドーズ量６×１０１２ｃｍ−２で注入される。
【００４８】
次に、レジストパターンＲＰ１６を除去した後、図３１に示すように、レジストパターンＲＰ１７をマスクとして領域ＢのＰＭＯＳ形成領域のｎウェル７にｐ型不純物、たとえばフッ化ボロンをイオン注入して、ゲート電極１５ｐの両側のｎウェル７にｐ型拡張領域１６ｂを形成し、続いてｎ型不純物、たとえばリンをイオン注入しハロー層を形成する。上記フッ化ボロンは、たとえば注入エネルギー２〜３ｋｅＶ、ドーズ量１×１０１５ｃｍ−２、上記リンは、たとえば注入エネルギー５５ｋｅＶ、ドーズ量１×１０１３ｃｍ−２で注入される。
【００４９】
次に、レジストパターンＲＰ１７を除去した後、図３２に示すように、レジストパターンＲＰ１８をマスクとして領域ＢのＮＭＯＳ形成領域のｐウェル８にｎ型不純物、たとえばヒ素をイオン注入して、ゲート電極１５ｎの両側のｐウェル８にｎ型拡張領域１７ｂを形成し、続いてｐ型不純物、たとえばボロンをイオン注入しハロー層を形成する。上記ヒ素は、たとえば注入エネルギー３ｋｅＶ、ドーズ量２×１０１５ｃｍ−２、上記ボロンは、たとえば注入エネルギー５５ｋｅＶ、ドーズ量１×１０１３ｃｍ−２で注入される。
【００５０】
次に、レジストパターンＲＰ１８を除去した後、図３３に示すように、半導体基板１上にシリコン酸化膜をＣＶＤ法で堆積し、続いてそのシリコン酸化膜を異方性エッチングすることにより、ゲート電極１５ｎ，１５ｐの側壁にサイドウォール（側壁絶縁膜）１８を形成する。上記異方性エッチングでは、高誘電率絶縁膜１０をエッチングストッパ層として機能させることにより、半導体基板１へのダメージを防止することができる。
【００５１】
次に、図３４に示すように、サイドウォール１８と素子分離領域とに挟まれた領域の露出した高誘電率絶縁膜１０を、たとえばスパッタエッチングで除去する。続いて図３５に示すように、領域Ａにおいて、サイドウォール１８と素子分離領域とに挟まれた領域の露出したシリコン酸化膜９を、たとえばウェットエッチングで除去する。
【００５２】
次に、図３６に示すように、レジストパターンＲＰ１９をマスクとして領域Ａ，ＢのＮＭＯＳ形成領域のｐウェル８にｎ型不純物、たとえばヒ素をイオン注入し、ゲート電極１５ｎの両側のｐウェル８にｎ型拡散領域１９を形成する。ｎ型拡散領域１９は、ゲート電極１５ｎおよびサイドウォール１８に対して自己整合的に形成され、ｎチャネルＭＩＳトランジスタのソース、ドレインとして機能する。
【００５３】
次に、レジストパターンＲＰ１９を除去した後、図３７に示すように、レジストパターンＲＰ２０をマスクとして領域Ａ，ＢのＰＭＯＳ形成領域のｎウェル７にｐ型不純物、たとえばフッ化ボロンをイオン注入し、ゲート電極１５ｐの両側のｎウェル７にｐ型拡散領域２０を形成する。ｐ型拡散領域２０は、ゲート電極１５ｐおよびサイドウォール１８に対して自己整合的に形成され、ｐチャネルＭＩＳトランジスタのソース、ドレインとして機能する。
【００５４】
次に、レジストパターンＲＰ２０を除去した後、図３８に示すように、高融点金属膜、たとえば厚さ１０〜２０ｎｍ程度のコバルト膜を、たとえばスパッタ法で半導体基板１上に堆積する。次いで５００〜６００℃程度の熱処理を半導体基板１に施してｎチャネルＭＩＳトランジスタのゲート電極１５ｎの表面とｎ型拡散領域１９の表面、およびｐチャネルＭＩＳトランジスタのゲート電極１５ｐの表面とｐ型拡散領域２０の表面に選択的に厚さ３０ｎｍ程度、比抵抗４Ωｃｍ程度のシリサイド層２１を形成する。この後、未反応のコバルト膜をウェットエッチングで除去し、次いでシリサイド層２１の低抵抗化のため７００〜８００℃程度の熱処理を半導体基板１に施す。
【００５５】
次に、図３９に示すように、半導体基板１上にシリコン酸化膜２２を形成した後、そのシリコン酸化膜２２を、たとえばＣＭＰ法で研磨することにより表面を平坦化する。シリコン酸化膜２２は、たとえばＴＥＯＳ(Tetra Ethyl Ortho Silicate：Ｓｉ（ＯＣ２Ｈ５））とオゾン（Ｏ３）とをソースガスに用いたプラズマＣＶＤ法で堆積されたＴＥＯＳ酸化膜で構成される。
【００５６】
次に、図４０に示すように、レジストパターンをマスクとしたエッチングによってシリコン酸化膜２２に接続孔２３を形成する。この接続孔２３は、ｎ型拡散領域１９またはｐ型拡散領域２０上などの必要部分に形成する。
【００５７】
次いで接続孔２３の内部を含む半導体基板１の全面にチタン窒化膜を、たとえばＣＶＤ法で堆積し、さらに接続孔２３を埋め込むタングステン膜を、たとえばＣＶＤ法で堆積する。その後、接続孔２３以外の領域のチタン窒化膜およびタングステン膜を、たとえばＣＭＰ法により除去して接続孔２３の内部にプラグ２４を形成する。
【００５８】
続いて、半導体基板１上に、たとえばタングステン膜を堆積した後、レジストパターンをマスクとしたドライエッチングによってタングステン膜を加工し、第１配線層の配線２５を形成する。タングステン膜は、ＣＶＤ法またはスパッタ法により形成できる。
【００５９】
その後、さらに上層の配線を形成した後、パッシベーション膜で半導体基板１の全面を覆うことにより、本発明の一実施の形態である半導体集積回路装置が略完成する。
【００６０】
このように、本実施の形態によれば、シリコン酸化膜９を半導体基板１の表面に形成した後、フッ酸水溶液を用いて領域Ｂ（実効膜厚が薄いゲート絶縁膜が形成される領域）のシリコン酸化膜９を除去し、その後半導体基板１上に高誘電率絶縁膜１０を形成することにより、半導体基板１の表面に与えるダメージまたは汚染を抑えて、高誘電率絶縁膜１０とシリコン酸化膜９との積層膜からなるゲート絶縁膜１２、および高誘電率絶縁膜１０からなるゲート絶縁膜１１の２種類のゲート絶縁膜を同一半導体基板１上に形成することができる。
【００６１】
また、領域Ａのゲート絶縁膜１２は、高誘電率絶縁膜１０とシリコン酸化膜９との積層膜からなるので、高誘電率絶縁膜を２層重ねた積層膜よりも、領域Ａと領域Ｂとの段差を小さくすることができる。
【００６２】
また、領域Ａのゲート絶縁膜１２をシリコン酸化膜のみで構成した場合と比べて、シリコン酸化膜９の厚さを薄くできることから、素子分離溝４ａの内部の酸化を低減できて、素子分離溝４ａの端部における応力を低減することができる。
【００６３】
次に、本発明の一実施の形態を適用したインバータ回路の一例を図４１に示す。
【００６４】
図中、点線で囲まれた領域はＣＭＯＳインバータであり、ＴｋｐおよびＴｎｐはｐチャネルＭＩＳトランジスタ、ＴｋｎおよびＴｎｎはｎチャネルＭＩＳトランジスタである。また、ＣＭＯＳインバータを構成するＭＩＳトランジスタＴｎｐ，Ｔｎｎのゲート絶縁膜の厚さは、ＭＩＳトランジスタＴｋｐ，Ｔｋｎのゲート絶縁膜の厚さよりも薄い。たとえばＣＭＯＳインバータを構成するＭＩＳトランジスタＴｎｐ，Ｔｎｎのゲート絶縁膜は高誘電率絶縁膜で構成され、その実効膜厚は、たとえば３.５ｎｍ程度、ＭＩＳトランジスタＴｋｐ，Ｔｋｎのゲート絶縁膜は高誘電率絶縁膜とシリコン酸化膜とからなる積層膜で構成され、その実効膜厚は、たとえば６ｎｍ程度である。
【００６５】
ＣＭＯＳインバータと第１電源Ｖｄｄ、第２電源Ｖｓｓの間にゲート絶縁膜の厚さの厚いＭＩＳトランジスタＴｋｐ，Ｔｋｎが挿入されている。この回路を使用して信号を処理する際（定常時）には、制御信号ＣＳを‘Ｈ’とする。この信号により、ＭＩＳトランジスタＴｋｐ，ＴｋｎはＯＮし、第１電源Ｖｄｄおよび第２電源Ｖｓｓは直接ＣＭＯＳインバータに接続される。
【００６６】
この回路を使用しない時、すなわち待機時には、制御信号ＣＳを‘Ｌ’とする。この時、ＭＩＳトランジスタＴｋｐ，ＴｋｎはＯＦＦし、第１電源Ｖｄｄ、第２電源ＶｓｓとＣＭＯＳインバータは分離される。ＣＭＯＳインバータを構成するＭＩＳトランジスタＴｎｐ，Ｔｎｎのゲート・ソース間およびゲート・ドレイン間のリーク電流は、ＭＩＳトランジスタＴｋｐ，ＴｋｎがＯＦＦであるため第１電源Ｖｄｄと第２電源Ｖｓｓとの間に流れることはない。また、第１電源Ｖｄｄおよび第２電源Ｖｓｓが供給されないので、ＣＭＯＳインバータはインバータとして機能しないが、ＭＩＳトランジスタＴｋｐ，Ｔｋｎによってリーク電流による消費電力の増加を防ぐことができる。
【００６７】
次に、本発明の一実施の形態を適用した集積回路装置の一例を図４２に示した回路ブロックを用いて説明する。この集積回路として、メモリ回路と論理回路とが同一基板上に設けられたロジック混載形メモリを例示しており、主回路、Ｉ／Ｏ（入出力インターフェイス）回路、メモリ直接周辺回路、メモリセルアレイおよび電源制御回路に大別される。
【００６８】
主回路（図中、回路ブロックを実線で囲んで示す）は、ＭＩＳトランジスタの活性領域の面積比率で主に薄いゲート絶縁膜を使用したＭＩＳトランジスタで構成され、Ｉ／Ｏ回路、メモリ直接周辺回路および電源制御回路（図中、回路ブロックを実線と破線とで囲んで示す）は、薄いゲート絶縁膜を使用したＭＩＳトランジスタおよび厚いゲート絶縁膜を使用したＭＩＳトランジスタで構成され、メモリセルアレイ（図中、回路ブロックを破線で囲んで示す）は、主に厚いゲート絶縁膜を使用したＭＩＳトランジスタで構成される。ここで、薄いゲート絶縁膜とは、高誘電率絶縁膜からなる絶縁膜（前記ゲート絶縁膜１１と同じ構造）、厚いゲート絶縁膜とは、高誘電率絶縁膜とシリコン酸化膜とからなる積層絶縁膜（前記ゲート絶縁膜１２と同じ構造）である。
【００６９】
主回路は、ＣＰＵ（Central Processing Unit：中央演算処理装置）コアなどからなり、たとえばＩ／Ｏ回路を介して外部と入出力信号の授受を行い、さらにメモリ直接周辺回路を介してメモリセルと信号の授受を行う。主回路は、論理素子を多く含み高速動作が要求されるため薄いゲート絶縁膜を使用したＭＩＳトランジスタの割合が多い。
【００７０】
図４３に、主回路における薄いゲート絶縁膜を使用したインバータの等価回路の一例を示す。主回路には相対的に電圧の低い電源Ｖｄｄ１が接続されている。
【００７１】
Ｉ／Ｏ回路、メモリ直接周辺回路および電源制御回路は、薄いゲート絶縁膜を使用したＭＩＳトランジスタが主に用いられるが、消費電力低減のため、電源に対するスイッチＭＩＳトランジスタとして厚いゲート絶縁膜を使用したＭＩＳトランジスタも用いられる。また、Ｉ／Ｏ回路の外部からの大きな信号が直接かかる部分にも厚いゲート絶縁膜を使用したＭＩＳトランジスタが用いられる。
【００７２】
図４４に、Ｉ／Ｏ回路における厚いゲート絶縁膜を使用したインバータの等価回路の一例を示す。Ｉ／Ｏ回路には相対的に電圧の高い電源Ｖｄｄ２が接続されている。
【００７３】
メモリセルアレイは、リーク電流が大きいと記憶情報が消えてしまうため、メモリセルに厚いゲート絶縁膜を使用したＭＩＳトランジスタが用いられる。
【００７４】
図４５に、メモリセルアレイを構成するメモリセルの等価回路の一例を示す。例示したメモリセルは、ＤＲＡＭ(Dynamic Random Access Memory)セルであって、スイッチの役割をする選択用ＭＩＳトランジスタＱと情報電荷を蓄積するキャパシタＣとから構成され、選択用ＭＩＳトランジスタＱに厚いゲート絶縁膜を使用したＭＩＳトランジスタが用いられる。
【００７５】
このように、高速動作が要求される回路などでは、ＭＩＳトランジスタの高速化トレンドに則した性能を要求されるため、ＭＩＳトランジスタに薄いゲート絶縁膜が用いられる。一方、電源との整合性が要求される回路またはリーク電流低減が要求されるメモリセルなどでは、ＭＩＳトランジスタに厚いゲート絶縁膜が用いられる。
【００７６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７７】
たとえば、前記実施の形態では、高誘電率絶縁膜をアルミナ膜としたが、これに限定されるものではなく、チタン酸化膜（ＴｉＯｘ）、ジルコニウム酸化膜（ＺｒＯｘ）、ハフニウム酸化膜（ＨｆＯｘ）、タンタル酸化膜（ＴａＯｘ）またはルテニウム酸化膜（ＲｕＯｘ）などで高誘電率絶縁膜を構成してもよい。
【産業上の利用可能性】
【００７８】
本発明は、ゲート絶縁膜の厚さが互いに異なる複数種類のＭＩＳトランジスタを内蔵する半導体集積回路装置に適用することができる。
【図面の簡単な説明】
【００７９】
【図１】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図１２】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図１４】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図１５】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図１６】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図１７】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図１８】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図１９】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図２０】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図２１】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図２２】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図２３】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図２４】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図２５】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図２６】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図２７】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図２８】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図２９】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図３０】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図３１】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図３２】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図３３】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図３４】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図３５】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図３６】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図３７】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図３８】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図３９】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図４０】本発明の一実施の形態である半導体集積回路装置の製造方法の一例を工程順に示す半導体基板の要部断面図である。
【図４１】本発明の一実施の形態を適用したＣＭＯＳインバータの一例を示す等価回路図である。
【図４２】本発明の一実施の形態を適用した集積回路装置の一例を示す回路ブロック図である。
【図４３】主回路における薄いゲート絶縁膜を使用したインバータの一例を示す等価回路図である。
【図４４】Ｉ／Ｏ回路における厚いゲート絶縁膜を使用したインバータの一例を示す等価回路図である。
【図４５】メモリセルアレイを構成するメモリセルの一例を示す等価回路図である。
【符号の説明】
【００８０】
１  半導体基板
２  シリコン酸化膜
３  シリコン窒化膜
４ａ  素子分離溝
４ｂ  シリコン酸化膜
５  保護膜
６  ディープウェル
７  ｎウェル
８  ｐウェル
９  シリコン酸化膜
１０  高誘電率絶縁膜
１１、１２  ゲート絶縁膜
１３  シリコン膜
１４  シリコン酸化膜
１５ｎ、１５ｐ  ゲート電極
１６ａ、１６ｂ  ｐ型拡張領域
１７ａ、１７ｂ  ｎ型拡張領域
１８  サイドウォール
１９  ｎ型拡散領域
２０  ｐ型拡散領域
２１  シリサイド層
２２  シリコン酸化膜
２３  接続孔
２４  プラグ
２５  配線
ＲＰ１〜ＲＰ２０  レジストパターン
【図１】
2008270837.tif 000003
【図２】
2008270837.tif 000004
【図３】
2008270837.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2008270837.tif 000009
【図８】
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【図９】
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【図１０】
2008270837.tif 000012
【図１１】
2008270837.tif 000013
【図１２】
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【図１３】
2008270837.tif 000015
【図１４】
2008270837.tif 000016
【図１５】
2008270837.tif 000017
【図１６】
2008270837.tif 000018
【図１７】
2008270837.tif 000019
【図１８】
2008270837.tif 000020
【図１９】
2008270837.tif 000021
【図２０】
2008270837.tif 000022
【図２１】
2008270837.tif 000023
【図２２】
2008270837.tif 000024
【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
2008270837.tif 000030
【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
2008270837.tif 000036
【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
2008270837.tif 000041
【図４０】
2008270837.tif 000042
【図４１】
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【図４２】
2008270837.tif 000044
【図４３】
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【図４４】
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【図４５】
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