(57)【要約】【課題】  遊技機においてＶＤＰからＬＣＤに対して、ノイズに強く高速化を図ることができるとともに、長いケーブルを伝送可能な信号送信を実現する。【解決手段】  遊技機においてＬＣＤの演出表示を制御する装飾図柄制御基板において、ＶＤＰ３８５からＬＣＤ１６への表示データを次の方法で送信する。ＶＤＰがＬＶＤＳ信号を出力する場合には、レシーバ３３８Ａで一旦、ＣＭＯＳ信号に変換した後、トランスミッタ３３６ＡでＬＶＤＳに変換してから外部に出力する。このようにＬＶＤＳ専用のトランスミッタを利用することによって、ＶＤＰから出力されるＬＶＤＳ信号を有効に活用しながら、信号精度を確保してノイズに強い信号送信を実現することが可能となる。【選択図】  図１２
2008167840.tif 000002
【特許請求の範囲】
【請求項１】
所定の装置を制御する制御装置であって、
所定の制御処理を実行し制御信号をＬＶＤＳ出力する演算回路と、
前記ＬＶＤＳ出力を受け、ＣＭＯＳ信号に変換するレシーバと、
前記レシーバ回路からのＣＭＯＳ信号を受け、ＬＶＤＳ信号に変換するトランスミッタと、
前記トランスミッタからのＬＶＤＳ信号を外部に出力するためのコネクタとを備える制御装置。
【請求項２】
請求項１記載の制御装置であって、
前記ＣＭＯＳ信号を前記制御信号の単位ビット数をｎ倍（ｎは２以上の自然数）したデータ線で送信するための変換器を備える制御装置。
【請求項３】
請求項１または２記載の制御装置であって、
前記レシーバとトランスミッタとは、前記演算回路と別基板で構成されている制御装置。
【請求項４】
所定の装置を制御する制御装置であって、
所定の制御処理を実行し制御信号をＣＭＯＳ出力する演算回路と、
前記ＣＭＯＳ信号を前記制御信号の単位ビット数をｎ倍（ｎは２以上の自然数）したデータ線で送信するための変換器と、
前記変換器からのＣＭＯＳ信号を受け、ＬＶＤＳ信号に変換するトランスミッタと、
前記トランスミッタからのＬＶＤＳ信号を外部に出力するためのコネクタとを備える制御装置。
【請求項５】
請求項４記載の制御装置であって、
前記トランスミッタは、前記演算回路と別基板で構成されている制御装置。
【請求項６】
請求項１〜５いずれか記載の制御装置であって、
該制御装置は、画像を表示するための表示装置を制御する装置として構成されており、
前記演算回路は、前記表示装置に出力すべき表示データを生成する制御装置。
【請求項７】
請求項１〜６いずれか記載の制御装置であって、
前記所定の装置への外部出力は、ツイストペアケーブル経由で行われる制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所定の装置を制御するための制御装置の回路構造、および該制御装置を実装した遊技機に関する。
【背景技術】
【０００２】
パチンコ機や回胴式遊技機などの遊技機では、遊技中に表示パネルに種々の演出表示を行う。この演出表示用の表示データは、ＶＤＰ（Video Display Processor）と呼ばれる演算回路が生成する。この表示データは、ツイストペアなどのケーブルを介して表示パネルに送信される。表示データの送信に関して遊技機では主として次の２つの要請がある。まず、遊技機は装置内の表示パネルや制御装置を配置するためのスペースが十分に確保できないことが多いため、両者を比較的長いケーブルで接続することによって、両者の配置の自由度を確保することが望まれる。また、一般に遊技機は、静電気等に起因するノイズが多い環境で使用されるため、ノイズに強い方法を採ることが望まれる。特許文献１は、ノイズに強い信号送信を実現するため、ＶＤＰからの出力をＬＶＤＳに変換して出力する技術を開示している。
【０００３】
【特許文献１】特開２００５−２７４９３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
近年、遊技機では表示パネルの大型化、高解像度化が進み、表示データの大容量化が進む傾向にある。従って、ノイズに強く高速化を図ることができるとともに、長いケーブルを伝送可能な信号送信の実現が求められている。ＬＶＤＳはノイズに強いだけでなく、ＣＭＯＳ信号に比較して高速通信も可能であるという特徴を有することから、ＬＶＤＳ出力を可能としたＶＤＰも提案されている。
【０００５】
しかし、ＶＤＰ自体から出力されるＬＶＤＳ信号はケーブルが長くなると信号波形が崩れ、信号精度を確保できなくなるという課題がある。図１４はＬＶＤＳの信号波形を示すグラフである。図１４（ａ）はＶＤＰから出力されるＬＶＤＳを１５ｃｍ長のツイストペアケーブルで伝送した場合の信号波形である。この状態であれば十分な精度が確保できている。図１４（ｂ）はケーブル長を３０ｃｍ長にした場合の波形である。この長さでは波形が崩れ、十分な信号精度が確保できなくなる。図１４（ｃ）は３５ｃｍ長のフレキシブルケーブルを用いた場合の信号波形である。フレキシブルケーブルでは３５ｃｍのケーブル長でも信号精度は確保できることが分かる。ただし、フレキシブルケーブルはツイストペアケーブルよりもノイズに弱いという欠点がある。
【０００６】
一方、特許文献１記載の技術では、ＬＶＤＳ専用のトランスミッタを利用することにより、３０ｃｍ長程度のツイストペアケーブルでも、十分な信号精度を確保できることが確認されている。しかし、ＶＤＰからＬＶＤＳ専用のトランスミッタ間でＣＭＯＳ信号を利用するため、ノイズ対策および高速化という点で改善の余地がある。
【０００７】
このように、従来技術では、ノイズに強く高速化を図りつつ、長いケーブルで伝送可能な信号送信が十分に実現できてはいなかった。かかる観点は、遊技機におけるＶＤＰからの出力信号のみならず、高ノイズ環境下で制御信号を外部出力する必要が生じる種々の制御装置に共通の課題である。本発明は信号送信における上述の課題の少なくとも一部の解決を図ることを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、所定の装置を制御する制御装置を対象とする。第１の構成としての制御装置は、所定の制御処理を実行し制御信号をＬＶＤＳ（Low-Voltage Differential Signaling）出力する演算回路を有している。制御処理は、ソフトウェア的に実行してもよいし、ハードウェア的に実行してもよい。演算回路から出力されるＬＶＤＳは、レシーバに伝送され、ＣＭＯＳ信号に変換される。制御装置は、このレシーバ回路からのＣＭＯＳ信号を受け、ＬＶＤＳ信号に変換するトランスミッタを備えており、トランスミッタによって変換されたＬＶＤＳ信号をコネクタ経由で外部に出力する。
【０００９】
本発明によれば、演算回路からＬＶＤＳ信号が出力されるため、ノイズに強くなるとともに、高速化も図ることができる。このＬＶＤＳ信号は、ＬＶＤＳ専用のトランスミッタを介して外部に出力されるため、比較的長距離の信号送信も可能となる。レシーバとトランスミッタとの間では、ＣＭＯＳ信号が利用されるが、基板上での両者を十分に近づけて配置することにより、ノイズの影響を緩和することが可能である。
【００１０】
上述のＣＭＯＳ信号は、変換器によって、制御信号の単位ビット数をｎ倍（ｎは２以上の自然数）したデータ線に変換してトランスミッタに送信してもよい。例えば、演算回路から制御信号が２４ビットで出力される場合、変換器によって４８ビットにデータ線を増やしパラレルに送信する態様を採ることができる。この変換器は、レシーバの一機能として備えるようにしてもよいし、レシーバと別体で備えてもよい。このようにビット数を増やすことによって、ＣＭＯＳによる信号伝達速度を向上させることができ、全体として信号送信の高速化を図ることができる。
【００１１】
本発明の制御装置において、レシーバとトランスミッタとは、演算回路と別基板で構成してもよい。こうすることによって、ＬＶＤＳで信号を送信する距離に応じて、制御装置の構成を切り換えることが可能となる。つまり、演算回路からのＬＶＤＳ信号で精度良く伝達可能な短距離送信で足りる場合には、レシーバとトランスミッタとを備えた基板（以下、「中継基板」と呼ぶ）を取り外すことによって、コストを抑えた簡易な回路構成を実現することができる。上記中継基板に代えて、レシーバとトランスミッタを実装せず、演算回路と外部出力用のコネクタとの間で単にＬＶＤＳ信号を伝送するだけの簡易な中継基板を用いるようにしてもよい。これに対し、上述の中継基板を用いれば、演算回路からのＬＶＤＳ信号では信号精度が確保できない程度の長距離送信を実現することができる。
【００１２】
このような中継基板を用いる場合には、制御対象となる装置に対応した電源回路等を中継基板に実装してもよい。こうすることにより、種々の制御対象に対して、演算回路を実装した基板の共通化を図ることが可能となる利点がある。
【００１３】
本発明は、第２の構成として、所定の制御処理を実行し制御信号をＣＭＯＳ出力する演算回路を用いてもよい。この場合は、先に説明した変換器によってＣＭＯＳ信号のデータ線数を増した上でトランスミッタに伝送する。ＣＭＯＳ信号で出力されているため、ＬＶＤＳ信号用のレシーバは省略することができる。変換器は演算回路の一機能として備えても良いし、別体で備えてもよい。トランスミッタは、変換されたＣＭＯＳ信号をＬＶＤＳ信号に変換し、コネクタ経由で外部に出力する。
【００１４】
第２の構成によれば、ＬＶＤＳ専用のトランスミッタを介してＬＶＤＳ信号が外部に出力されるため、比較的長距離の信号送信が可能となる。また、ＣＭＯＳ信号線数を増すことによって、ＣＭＯＳ信号の伝送速度も向上させることができる。この結果、ノイズに強く高速化を図ることができるとともに、長いケーブルを伝送可能な信号送信を実現することができる。
【００１５】
第２の構成においても、トランスミッタを演算回路と別基板で構成してもよい。こうすることによって、制御対象となる装置に応じて、ＣＭＯＳ信号出力とＬＶＤＳ信号出力とを使い分けることが可能となる。また、トランスミッタを実装した中継基板上に、制御対象に応じた電源回路などを実装することで、演算回路を実装した基板の共通化を図ることが可能となる利点もある。
【００１６】
以上で説明した第１および第２の構成のいずれも、種々の装置を制御対象とすることができる。一例として、制御装置は、画像を表示するための表示装置を制御する装置として構成してもよい。この場合、演算回路は、ＶＤＰなど表示装置に出力すべき表示データを生成する回路とすることができる。この態様では、表示データは大容量となることがあり、また高速での伝送が要求されるため、本発明を有効活用することができる。
【００１７】
また、本発明では、制御装置からの制御信号の伝送には種々のケーブルを利用可能であるが、一例としてツイストペアケーブルを利用することが好ましい。ツイストペアケーブルはフレキシブルケーブルよりもノイズに対して強いことが、種々の実験等によって確認されている。従って、本発明にツイストペアケーブルを適用することによって、ノイズに強い信号送信を実現することができる。先に図１４で示したように、ツイストケーブルはフレキシブルケーブルに比較してケーブル長に応じて信号精度が劣化する傾向にあるが、本発明によれば、第１および第２いずれの構成においてもＬＶＤＳ専用のトランスミッタを介して信号出力するため、かかる弊害を回避することができる。
【００１８】
本発明では、上述した種々の特徴を全て備えている必要はなく、一部を省略してもよいし、適宜、組み合わせて適用してもよい。
【発明を実施するための最良の形態】
【００１９】
本発明の実施例について以下の順序で説明する。本実施例では、パチンコ機としての構成例を示すが、遊技機は、回胴式遊技機としてもよい。
Ａ．遊技機の構成：
Ｂ．制御用ハードウェア構成：
Ｃ．基板構成：
Ｄ．メモリ基板構成：
Ｅ．中継基板構成：
Ｆ．中継基板の変形例：
Ｇ．効果：
【００２０】
Ａ．遊技機の構成：
図１は実施例としてのパチンコ機１の正面図である。パチンコ機１は、中央に遊技領域６を備えた遊技盤４が取り付けられている。遊技者は、ハンドル８を操作して遊技領域６内に遊技球を打ち込み、入賞口に入賞させる遊技を行うことができる。入賞口の一つである始動入賞口９に遊技球が入賞すると、パチンコ機１は抽選を行い、その結果に応じて「大当り」か否かが決まる。大当り発生時には、大入賞口１０が所定期間開放するなどの大当り遊技が行われる。
【００２１】
上述の抽選の結果は、４つのランプで構成された特別図柄表示装置４１に表示される。遊技領域６の中央には、ＬＣＤ１６が備えられており、遊技中に種々の演出画面（装飾図柄と呼ぶこともある）が表示される。始動入賞口９への入賞時、大当りの発生時などにも、それぞれ遊技の状態に応じた演出画面が表示される。
【００２２】
遊技機１は、ホールの島設備に設置される。島設備は、遊技機１を２台背中合わせにした状態で、横一直線に複数組並べた状態で遊技機１を保持する。背中合わせに配置された遊技機１同士の隙間は、遊技球の供給機構や、電源線などの配線を設置するためのスペースとなる。島設備は、遊技機１だけでなく他の機種も混在して設置するための設備であるため、遊技機１は島設備に適合した奥行きに収まるよう設計されている。
【００２３】
Ｂ．制御用ハードウェア構成：
図２はパチンコ機１の制御用ハードウェア構成を示すブロック図である。パチンコ機１は、メイン制御基板３、払出制御基板２５、サブ制御基板３５、装飾図柄制御基板３００などの各制御基板の分散処理によって制御される。メイン制御基板３、払出制御基板２５、サブ制御基板３５は、それぞれ内部にＣＰＵ、ＲＡＭ、ＲＯＭなどを備えたマイクロコンピュータとして構成されており、ＲＯＭに記録されたプログラムに従って種々の制御処理を実現する。本実施例では、サブ制御基板３５と装飾図柄制御基板３００とは別基板として構成しているが、両者を統合した基板としてもよい。この場合、サブ制御基板３５の機能と装飾図柄制御基板３００の機能を、複数のＣＰＵの分散処理で実現してもよいし、単独のＣＰＵで実現する構成としてもよい。
【００２４】
実施例のパチンコ機１では、種々の不正を防止するため、メイン制御基板３への外部からの入力が制限されている。メイン制御基板３とサブ制御基板３５とは単方向のパラレル電気信号で接続されており、メイン制御基板３と払出制御基板２５とは、制御処理の必要上、双方向シリアル電気信号で接続されている。払出制御基板２５、サブ制御基板３５は、それぞれメイン制御基板３からのコマンドに応じて動作する。装飾図柄制御基板３００は、サブ制御基板３５からのコマンドに応じて動作する。パチンコ機１には、メイン制御基板３が直接に制御する機構もある。図中には、メイン制御基板３が制御する装置の一例として、大入賞口１０を駆動するための大入賞口ソレノイド１８、および特別図柄表示装置４１を例示した。メイン制御基板３は、この他にも、普通図柄表示装置、特別図柄保留ランプ、普通図柄保留ランプ、大当り種類表示ランプ、状態表示ランプなどの表示を制御することができる。また、メイン制御基板３には、遊技中の動作を制御するため、種々のセンサからの検出信号が入力される。図中には一例として入賞検出器１５ａからの入力を例示した。入賞検出器１５ａとは、始動入賞口９への入賞を検出するためのセンサである。メイン制御基板３は、入賞検出器１５ａからの信号に応じて、先に説明した抽選を行い、大当り遊技を実行することができる。メイン制御基板３には、他にも種々の入力がなされているが、ここでは説明を省略する。
【００２５】
遊技時におけるその他の制御は、払出制御基板２５、サブ制御基板３５を介して行われる。払出制御基板２５は、遊技中の遊技球の発射および払い出しを次の手順で制御する。遊技球の発射は、直接的には発射制御基板４７によって制御される。即ち、遊技者が、発射ハンドル８を操作すると、発射制御基板４７は操作に応じて発射モータ４９を制御し、遊技球を発射する。遊技球の発射は、タッチ検出部４８によって、発射ハンドル８に遊技者が触れていることが検出されている状況下でのみ行われる。払出制御基板２５は、発射制御基板４７に対して、発射可否の制御信号を送出することで、間接的に球の発射を制御する。
【００２６】
遊技中に入賞した旨のコマンドをメイン制御基板３から受信すると、払出制御基板２５は、賞球払出装置２１内の払出モータ２０を制御し、払出球検出器２２によって球数をカウントしながら規定数の球を払い出す。払出モータ２０の動作は、モータ駆動センサ２４によって監視されており、球ガミ、球切れなどの異常が検出された場合、払出制御基板２５は、表示部４ａにエラーコードを表示する。エラー表示された時には、係員が異常を除去した後、操作スイッチ４ｂを操作することで復旧させることができる。
【００２７】
サブ制御基板３５は、遊技中における音声、表示、ランプ点灯などの演出を制御する。これらの演出は、通常時、入賞時、大当たり時、エラー時、不正行為その他の異常が生じた時の警報など、遊技中のステータスに応じて変化する。メイン制御基板３から、各ステータスに応じた演出用のコマンドが送信されると、サブ制御基板３５は、各コマンドに対応したプログラムを起動して、メイン制御基板３から指示された演出を実現する。
【００２８】
本実施例では、図示する通り、サブ制御基板３５はスピーカ２９を直接制御する。ＬＣＤ１６は、装飾図柄制御基板３００を介して制御する。装飾図柄制御基板３００の回路構成は後述する。サブ制御基板３５の制御対象となるランプには、遊技盤面に設けられたパネル装飾ランプ１２と、枠に設けられた枠装飾ランプ３１がある。サブ制御基板３５は、ランプ中継基板３２、３４を介して、パネル装飾ランプ１２および枠装飾ランプ３１と接続されており、各ランプを個別に点滅させることができる。
【００２９】
図３は装飾図柄制御基板３００の回路構成を示す説明図である。装飾図柄制御基板３００は、サブ制御基板３５から受けた表示コマンドに応じて、ＬＣＤ１６に画面を表示するための表示データを出力する。表示データは、ＬＣＤ１６にマトリックス状に備えられたＲ，Ｇ，Ｂの各画素の表示階調値を示すデータである。ＬＣＤ１６は、液晶パネルであるが、例えば、有機ＥＬ、ＬＥＤ、プラズマディスプレイなどを用いてもよい。
【００３０】
装飾図柄制御基板３００には表示データを生成する機能を実現するために、図示する種々の回路が用意されている。装飾図柄制御基板３００には、まず、表示データの生成を制御するためのマイクロコンピュータとしてＣＰＵ３８１、ＲＡＭ３８２、ＲＯＭ３８３が備えられている。ＲＯＭ３８３には、表示データを生成するための表示プログラム、表示コマンドに対し表示すべき画面、表示の時間、表示の順序を規定するスケジューラ、ＬＣＤ１６の各画面構成を規定する画面データが記憶されている。ＣＰＵ３８１は、ＲＯＭ３８３を参照して、表示コマンドに応じた画面データを抽出し、描画コマンドとしてＶＤＰ（Video Display Processor）３８５に出力する。ＶＤＰ３８５は、この描画コマンドに基づいて、スプライトを配置することによって、１枚分の表示データ（８００×６００画素）を生成する。
【００３１】
スプライトとは、遊技機の画面にまとまった単位として表示されるイメージを意味する。例えば、画面上に種々の人物を表示させる場合には、それぞれの人物を描くためのデータを「スプライト」と呼ぶ。複数の人物を表示させるためには、複数のスプライトを用いることになる。人物のみならず背景画像を構成する家、山、道路などをそれぞれスプライトとすることもできる。また、背景画像全体を一つのスプライトとしてもよい。遊技機は、これらの各スプライトの画面上の配置を決め、スプライト同士が重なる場合の上下関係を決めることで、種々の画像を表示させることが可能である。
【００３２】
スプライトは、キャラＲＯＭ３８６に、キャラクタデータの形で格納されている。遊技機では、データを扱う便宜上、各スプライトは縦横それぞれ６４ピクセルなど一定の大きさの矩形領域を複数組み合わせて構成されており、この矩形領域を描くためのデータを「キャラクター」と呼ぶ。小さなスプライトの場合は、一つのキャラクターで表現することができるし、人物など比較的大きいスプライトの場合には、例えば、横２×縦３などで配置した合計６個のキャラクターで表現することができる。背景画像のように更に大きいスプライトであれば、更に多数のキャラクターを用いて表現することができる。キャラクターの数および配置は、スプライトごとに任意に指定可能である。
【００３３】
ＶＤＰ３８５は、ＣＰＵ３８１からの画面データを受け取り保持しておくためのレジスタとして、スプライトレジスタ３８５ｓおよびＶＤＰレジスタ３８５ｖを備えている。スプライトレジスタ３８５ｓは、画面データのうち、スプライトの配置や重ね合わせの順序などを示す描画コマンドを受け取るためのレジスタであり、ダブルバッファとして構成されている。つまり、第１バッファ、第２バッファという二つの等しい容量のバッファが備えられている。従って、ＶＤＰ３８５は、ＣＰＵ３８１から出力された描画コマンドが第１バッファに書き込まれている間、第２バッファに保持されている描画コマンドを読み出して表示データの生成処理を実行することができる。ＶＤＰレジスタ３８５ｖは、表示データを生成する際の条件設定を指定するコマンド（以下、「条件設定コマンド」と呼ぶ）を記憶するためのレジスタである。条件設定コマンドには、例えば、描画コマンドが複数のレイヤから構成されている場合に、各レイヤの重ね合わせ順序、表示／非表示の設定などが含まれる。条件設定コマンドは比較的低容量であり、書き込みの所要時間が短いことから、ＶＤＰレジスタ３８５ｖはダブルバッファとはなっていない。
【００３４】
装飾図柄制御基板３００には、図示した構成の他、ＬＣＤ１６の一画面分の表示データを格納するフレームメモリや、スケーラを備えても良い。フレームメモリは、ＶＤＰ３８５からのデータの書き込みおよびＬＣＤ１６への出力を円滑に行うため、ダブルバッファとしておくことが好ましい。スケーラは、フレームメモリへの表示データの格納または読み出し時に、表示データのサイズをＬＣＤ１６の画素数に適合するよう拡大または縮小する回路であり、ＶＤＰ３８５による表示データの生成能力がＬＣＤ１６の画素数に不足する場合でも、円滑な表示を実現させるために有用である。
【００３５】
Ｃ．基板構成：
図４は装飾図柄制御基板３００の斜視図である。装飾図柄制御基板３００は、演算回路基板３１０の上に、ステイ３１１を介してメモリ基板３２０および第１中継基板３３０を取り付けた階層構造をなしている。メモリ基板３２０と演算回路基板３１０の信号授受はコネクタ３１２を介して行われる。演算回路基板３１０と第１中継基板３３０との間の信号授受はコネクタ３１３を介して行われる。本実施例では、演算回路基板３１０からの信号出力にはＬＶＤＳを利用している。第１中継基板３３０には、ＬＶＤＳのドライバ回路３３２および出力ケーブル用のコネクタ３３４が備えられている。コネクタ３３４からの出力信号は、ＬＣＤ１６に伝送される。
【００３６】
図５は装飾図柄制御基板３００を上面から見た状態を示す説明図である。先に説明した通り、演算回路基板３１０の上に、メモリ基板３２０および第１中継基板３３０が積層されている。メモリ基板３２０および第１中継基板３３０は、両者を並べても演算回路基板３１０のサイズと同等以下となるよう設計されている。こうすることによって、装飾図柄制御基板３００の小型化を図ることができる。本実施例では、２層構造としているが、基板は３層以上の階層構造としてもよい。また、逆に、積層構造を採らず、メモリ基板３２０および第１中継基板３３０を演算回路基板３１０と横に並べる構造としてもよい。
【００３７】
図６は演算回路基板３１０の構造を示す説明図である。メモリ基板３２０および第１中継基板３３０を取り外した状態を示した。先に図３で示した各回路、即ちＣＰＵ３８１、ＲＡＭ３８２、ＶＤＰ３８５、ＲＯＭ３８３Ｈ、３８３Ｌが実装されている。また、これらに電源を供給するための電源回路３８０も実装されている。ＲＯＭ３８３Ｈ、３８３Ｌは、両者併せて図３中のＲＯＭ３８３の機能を奏する。ＣＰＵ３８１が、アドレスを指定すると、同じアドレス信号がＲＯＭ３８３Ｈ、３８３Ｌにパラレルに入力され、各ＲＯＭから該当するアドレスに格納されたデータが１６ビットずつ出力される。各ＲＯＭのデータ出力は、そのまま３２ビットのデータバスを介してＣＰＵ３８１にパラレルに伝送される。つまり、ＣＰＵ３８１には、上位１６ビットがＲＯＭ３８３Ｈからの出力、下位１６ビットがＲＯＭ３８３Ｌからの出力で構成されたデータが供給される。
【００３８】
ＶＤＰ３８５が表示データ生成の際に利用するキャラクタデータは、メモリ基板３２０からコネクタ３１２ａを介して供給される。ＶＤＰ３８５の出力はＬＶＤＳでなされ、このＬＶＤＳ信号はコネクタ３１３ａを介して第１中継基板３３０に出力される。ＬＶＤＳは、数百ｍＶという小さい振幅の信号を差動方式で出力することによって、ノイズの影響を回避しつつ高速伝送を行う信号出力方法である。図５との対比で分かる通り、本実施例では、ＶＤＰ３８５の上方を避けるようにしてメモリ基板３２０が配置され、ＶＤＰ３８５の上に第１中継基板３３０が配置されている。かかる配置を採ることにより、ＶＤＰ３８５からの出力を短距離で第１中継基板３３０に伝送することが可能となり、更にＬＣＤ１６にも短距離で伝送することが可能となっている。
【００３９】
Ｄ．メモリ基板構成：
図７はメモリ基板３２０の構造を示す説明図である。図７（ａ）にはメモリ基板３２０の上面（表面と呼ぶこともある）の構造を示し、図７（ｂ）には裏面の構造を示した。本実施例のメモリ基板３２０には、キャラＲＯＭ３８６Ａ〜３８６Ｈの８つが実装されている。図７では、ランドグリッドアレイタイプのキャラＲＯＭを取り付けるためのソケットの実装状況を示した。メモリ基板３２０の裏面には、図７（ｂ）に示す通り、演算回路基板３１０と接続するためのコネクタ３１２ｂが設けられている。以下、説明の便宜上、コネクタ３１２ｂが取り付けられている辺を前側、対向する辺を後側と呼び、コネクタ３１２ｂに沿う方向を左右方向と呼ぶ。
【００４０】
本実施例では、キャラＲＯＭ３８６Ａ〜３８６Ｈは、表面または裏面内で左右方向に並ぶ２個ずつで１セットとして取り扱われる。つまり、４つのセット、
セット１…キャラＲＯＭ３８６Ａ、３８６Ｂ；
セット２…キャラＲＯＭ３８６Ｃ、３８６Ｄ；
セット３…キャラＲＯＭ３８６Ｅ、３８６Ｆ；
セット４…キャラＲＯＭ３８６Ｇ、３８６Ｈ
が構成されている。表面に２セット、裏面に２セットが実装されていることになる。１セットを構成する２つのキャラＲＯＭは、一方のキャラＲＯＭを、短辺に沿って平行移動した位置に他方のキャラＲＯＭが配置されている位置関係にある。このように、１つのセットを構成する２つのキャラＲＯＭを、同一面内で左右に配置することにより、各キャラＲＯＭへの配線距離を比較的容易に同等とすることができる。例えば、キャラＲＯＭ３８６Ａ、３８６Ｂの各ピンのほぼ中央で、コネクタ３１２ｂから供給される信号を、分岐して、キャラＲＯＭ３８６Ａ、３８６Ｂのそれぞれに供給すればよい。他のセットについても同様である。こうすることにより、各セットからのデータの読み出しを高速かつ円滑に行うことが可能となる。
【００４１】
表面のキャラＲＯＭ３８６Ａ〜３８６Ｄは、いずれもソケットの右前の角が切り落とされた状態で配置されているのに対し、裏面のキャラＲＯＭ３８６Ｅ〜３８６Ｈは、ソケットの左後の角が切り落とされた状態で配置されている。つまり、裏面のキャラＲＯＭ３８６Ｅ〜３８６Ｈは、表面のキャラＲＯＭ３８６Ａ〜３８６Ｄを１８０度回転させた後、裏返して実装した位置関係となっている。こうすることによって、各ピンの左右の位置関係を基板の表裏で統一することができ、例えば、１番ピンへの配線が表裏面で交差するなど、複雑な配線となることを回避できる利点がある。
【００４２】
図８はＶＤＰ３８５とキャラＲＯＭ３８６Ａ〜３８６Ｈとの接続状態を示す回路図である。ＶＤＰ３８５からのアドレス出力は、２５ビットのアドレスバスＣＡＤを介して、全てのキャラＲＯＭ３８６Ａ〜３８６Ｈに入力される。ＶＤＰ３８５から各キャラＲＯＭ３８６Ａ〜３８６Ｈには、各セットに対して２ビットずつのチップイネーブル信号ＣＣＳＢ［０］〜ＣＣＳＢ［７］が出力される。チップイネーブル信号の制御によって、セット１〜セット４を切り換えてデータ出力させることができる。各キャラＲＯＭ３８６Ａ〜３８６Ｈには、データ出力の可否を制御するためのアウトプットイネーブル信号ＣＲＤＢ、およびリセット信号も出力される。
【００４３】
セット１を構成するキャラＲＯＭ３８６Ａ、３８６Ｂからは、それぞれ３２ビットずつのデータが出力される。これらのデータは、キャラＲＯＭ３８６Ａからの出力が上位３２ビット、キャラＲＯＭ３８６Ｂからの出力が下位３２ビットとして、６４ビット幅のデータバスに出力される。つまり、ＶＤＰ３８５から指定されたアドレスに格納されているデータを、キャラＲＯＭ３８６Ａ、３８６Ｂが並行して出力することにより、３２ビットのキャラＲＯＭを用いながら、６４ビット幅のデータ出力を実現しているのである。セット２〜セット４を構成するキャラＲＯＭ３８６Ｃ〜３８６Ｈも同様である。
【００４４】
このように、２つのキャラＲＯＭを並列に用いることにより、比較的容易にデータバスのビット幅を向上させることができ、結果としてキャラＲＯＭへのアクセスの高速化を図ることができる。かかる回路構成で、各キャラＲＯＭを安定的に動作させるためには、１つのセットを構成するキャラＲＯＭへのアドレスの指定、およびキャラＲＯＭからのデータ出力がほぼ同期していることが必要である。本実施例では、先に図７で示したように、１セットを構成するキャラＲＯＭの配線距離がほぼ同等となるように、各キャラＲＯＭを配置することによって、キャラＲＯＭ間でのデータの伝送のバラツキを抑え、安定した動作を実現することができる。
【００４５】
Ｅ．中継基板構成：
図９は第１中継基板３３０の構造を示す説明図である。図９（ａ）は基板の上面の構造を示し、図９（ｂ）は下面の構造を示している。第１中継基板３３０は、ＶＤＰ３８５からのＬＶＤＳ信号を、そのままコネクタ３３４に伝達するための簡易な構造を有する基板である。図９（ｂ）に示す通り、ＶＤＰ３８５からのＬＶＤＳ信号はコネクタ３１３を介して第１中継基板３３０に入力される。この信号は図９（ａ）に示すコネクタ３３４にそのまま伝送され、外部に出力される。第１中継基板３３０上には、ＬＣＤ１６に適合したドライバ回路３３２が実装されており、ＬＣＤ１６用の電源もコネクタ３３４から出力される。
【００４６】
先に説明した通り、本実施例では、ＶＤＰ３８５の上方に第１中継基板３３０が配置されているため、ＶＤＰ３８５からＬＣＤ１６に比較的短距離でＬＶＤＳ信号を伝送することが可能となっている。従って、装飾図柄制御基板３００をＬＣＤ１６の背面に配置できる場合など、両者を十分に接近させて配置可能な遊技機においては、第１中継基板３３０を利用することによって、コストを抑制しつつ、簡易な回路構成で、ＬＶＤＳ信号を活用することが可能となる。
【００４７】
図１０は第２中継基板３３０Ａの構造を示す説明図である。図１０（ａ）は基板の上面の構造を示し、図１０（ｂ）は下面の構造を示している。第２中継基板は、ＶＤＰ３８５からのＬＶＤＳ信号を入力し、ＬＶＤＳ専用のトランスミッタを利用して外部出力するための基板である。専用のトランスミッタを利用するため、第１中継基板３３０に比べて長距離のＬＶＤＳ信号の送信が可能となる利点がある。
【００４８】
図１０（ｂ）に示す通り、ＶＤＰ３８５からのＬＶＤＳ信号はコネクタ３１３Ａを介して第２中継基板３３０Ａに入力される。レシーバ３３８Ａは、このＬＶＤＳ信号を受信し、ＣＭＯＳ信号に変換する。ＶＤＰ３８５からは、２４ビット単位でデータが出力されるが、レシーバ３３８Ａは、２組分のデータを４８ビットのパラレルデータに変換して出力する。こうすることによって、低周波で多くのＣＭＯＳ信号を効率的に伝送可能となり、信号送信の高速化を図ることができる。もっとも、このように信号線の本数を増やすことは必須ではなく、２４ビットのままＣＭＯＳ信号を出力する構成としてもよい。
【００４９】
図１０（ａ）に示すトランスミッタ３３６Ａは、レシーバ３３８Ａから出力されたＣＭＯＳ信号を受け、ＬＶＤＳ信号に変換して、コネクタ３３４Ａから出力する。第２中継基板３３０Ａ上には、ＬＣＤ１６に適合したドライバ回路３３２Ａが実装されており、ＬＣＤ１６用の電源もコネクタ３３４Ａから出力される。第２中継基板３３０Ａによれば、ＬＶＤＳ専用のトランスミッタ３３６Ａを利用するため、比較的長距離でもＬＶＤＳ信号を送信可能とできる利点がある。
【００５０】
Ｆ．中継基板の変形例：
図１１は第３中継基板３３０Ｂの構造を示す説明図である。図１１（ａ）は基板の上面の構造を示し、図１１（ｂ）は下面の構造を示している。第３中継基板３３０Ｂは、ＶＤＰ３８５からＣＭＯＳ信号が出力される場合に利用する基板であり、このＣＭＯＳ信号をＬＶＤＳ信号に変換して出力する機能を有している。
【００５１】
図１１（ｂ）に示す通り、ＶＤＰ３８５からのＣＭＯＳ信号はコネクタ３１３Ｂを介して第３中継基板３３０Ｂに入力される。トランスミッタ３３６Ｂは、このＣＭＯＳ信号を受け、ＬＶＤＳ信号に変換して、図１１（ａ）に示したコネクタ３３４Ｂから出力する。第３中継基板３３０Ｂ上には、ＬＣＤ１６に適合したドライバ回路３３２Ｂが実装されており、ＬＣＤ１６用の電源もコネクタ３３４Ｂから出力される。第３中継基板３３０Ｂによれば、ＬＶＤＳ専用のトランスミッタ３３６Ｂを利用するため、比較的長距離でもＬＶＤＳ信号を送信可能とできる利点がある。
【００５２】
第３中継基板３３０Ｂでは、ＶＤＰ３８５から２４ビット単位で出力されるＣＭＯＳ信号を、４８ビットのパラレルデータに変換して用いることが好ましい。ＶＤＰ３８５からの出力を、４８ビットに変換する変換器を設けても良いし、ＶＤＰ３８５に４８ビットで出力する機能を組み込んでも良い。いずれの場合でも、４８ビットへの変換は、演算回路基板３１０で行うことが好ましい。また、図１１（ｂ）に示す通り、本実施例では、トランスミッタ３３６Ｂをコネクタ３１３Ｂの近傍に配置している。こうすることによって、第３中継基板３３０Ｂの表面に配置する場合に比較してＣＭＯＳ信号での伝送距離を短くすることができるため、ノイズ対策としても好適である。
【００５３】
Ｇ．効果：
図１２は各出力基板を用いた場合の回路構成を示す説明図である。図１２（ａ）には第１中継基板３３０（図９参照）を用いた場合の構成を示した。この場合は、演算回路基板３１０のＶＤＰ３８５から出力されたＬＶＤＳ信号がそのままコネクタ３３４を介してＬＣＤ１６に送信される。コネクタ３３４とＬＣＤ１６との間は１０ペア等のツイストペアケーブルで接続される。
【００５４】
図１２（ｂ）には第２中継基板３３０Ａ（図１０参照）を用いた場合の構成を示した。この場合は、演算回路基板３１０のＶＤＰ３８５から出力されたＬＶＤＳ信号は、第２中継基板３３０Ａのレシーバ３３８Ａで一旦、ＲＧＢ４８ビットのＣＭＯＳ信号に変換され、トランスミッタ３３６ＡでＬＶＤＳ信号に再変換されて、ＬＣＤ１６に送信される。レシーバ３３８Ａとトランスミッタ３３６Ａとの間では、同期信号ＶＳＹＮＣ等もＲＧＢ４８ビットとパラレルに送信される。コネクタ３３４ＡとＬＣＤ１６との間は５ペアまたは１０ペアのツイストペアケーブルで接続される。
【００５５】
図１２（ｃ）には第３中継基板３３０Ｂ（図１１参照）を用いた場合の構成を示した。この場合は、演算回路基板３１０ＢのＶＤＰ３８５からＲＧＢ４８ビット、および同期信号ＶＳＹＮＣ等のＣＭＯＳ信号がパラレルに出力される。このＣＭＯＳ信号は、第３中継基板３３０Ｂ上のトランスミッタ３３６ＢでＬＶＤＳ信号に変換され、ＬＣＤ１６に出力される。コネクタ３３４ＢとＬＣＤ１６との間は５ペアまたは１０ペアのツイストペアケーブルで接続される。
【００５６】
本実施例では、上記いずれの構成においても、ＬＣＤ１６にＬＶＤＳで信号を出力することができるため、ノイズに強く高速でデータを送信することができる。また、それぞれのコネクタとＬＣＤ１６との間はツイストペアケーブルを用いるため、フレキシブルケーブルに比して、ノイズに強いという利点がある。
【００５７】
また、第２中継基板３３０Ａ、第３中継基板３３０Ｂは、ともにＬＶＤＳ専用のトランスミッタ３３６Ａ、３３６Ｂを用いるため、比較的長距離でのＬＶＤＳ信号の送信が可能となる利点もある。この結果、これらの構成では、ＬＣＤ１６の配置の自由度を向上させることができる。
【００５８】
また、第１中継基板３３０と第２中継基板３３０Ａは、共通の演算回路基板３１０に接続可能である。従って、演算回路基板３１０とＬＣＤ１６の距離が比較的短い場合には第１中継基板３３０を用い、長い場合には第２中継基板３３０Ａを用いるというように、ＬＣＤ１６の配置に応じて両者を使い分けることが可能となる。このように使い分けができる利点は、パチンコ機１にとって次に示すように有用性が高い。
【００５９】
先に説明した通り、パチンコ機１はホールの島設備に設置する都合上、その奥行き方向のサイズが非常に厳しく制限される。パチンコ機１の本体枠は、ホールの島設備に設置された外枠にヒンジ機構で開閉可能に取り付けられる。本実施例では、先に示した図１において右側にヒンジ機構が設けられている。パチンコ機１は奥行きがあるため、ヒンジ機構で開閉する際に、ヒンジ機構に対向する辺（図１中の左側）が外枠に干渉する。これを避けるため、パチンコ機１は背面に行くほど左右方向のサイズを抑える必要がある。このような構造を採るため、パチンコ機１では、それぞれの機種に応じて、パチンコ機１では、ＬＣＤ１６のサイズ、ＬＣＤの周囲に配置されるソレノイド等の大きさや数や位置などに応じて、ＬＣＤ１６および演算回路基板３１０の配置の自由度は非常に限られてしまう。
【００６０】
実施例では第１種のパチンコ機１を例示したが、遊技球が転動する行き先を振り分ける振分機構を用いて機械的抽選を行う可変入賞装置を備える第２種または複合機と呼ばれるタイプのパチンコ機では、奥行きのある可変入賞装置を配置する都合から、ＬＣＤ等の配置は更に制約される。
【００６１】
このように制約が多いため、ＬＣＤ１６と演算回路基板３１０との配置については、短いケーブルで接続可能な近接した配置、長いケーブルで接続せざるを得ない隔離した配置など、配置の多様性、柔軟性が要求される。実施例の構成では、図１２に示したように、長短種々のケーブルで両者を接続できるため、配置の多様性等の要請に応えることができる。従って、同一の基板を異なる機種にも流用可能となり、製造コストを抑制することが可能となるのである。
【００６２】
次に、本実施例において信号の伝達精度が向上する効果について、実験例に基づき説明する。図１３は信号波形を示すグラフである。図１３（ａ）は第１中継基板３３０によるＬＶＤＳ信号を３５ｃｍ長のツイストペアケーブルで伝送した後の信号を示している（図１４（ｂ）と同じグラフである）。ＬＶＤＳ信号の波形が崩れ、精度良く信号を伝達することができない状態となっている。
【００６３】
図１３（ｂ）は第３中継基板３３０Ｂを用いた場合の波形を示し、図１３（ｃ）は第２中継基板３３０Ａを用いた場合の波形である。いずれもＬＶＤＳ信号を３５ｃｍ長のツイストペアケーブルで伝送した後の信号である。これらの基板のように、ＬＶＤＳ専用のトランスミッタを用いることにより、信号波形が崩れず、十分な精度で信号送信可能な状態となる。このように本実施例の第２中継基板３３０Ａ、第３中継基板３３０Ｂを用いれば、３５ｃｍ以上の距離でも十分にＬＶＤＳ信号の送信が可能となる。
【００６４】
先に、図１４（ａ）で示した通り、ＶＤＰ３８５からのＬＶＤＳ信号をそのまま利用した場合でも、ツイストペアケーブルで１５ｃｍ程度であれば、問題なくＬＶＤＳ送信が可能である。従って、１５ｃｍ程度の距離で配置可能な場合には、第１中継基板３３０によって、コストを抑えつつ簡易な回路構成で、ＬＶＤＳ送信を行うことが可能となる。
【００６５】
以上、本発明の種々の実施例について説明したが、本発明はこれらの実施例に限定されず、その趣旨を逸脱しない範囲で種々の構成を採ることができることはいうまでもない。実施例では、遊技機の装飾図柄制御基板３００（図２参照）への適用を例示した。本発明は、遊技機内の他の制御基板からの信号送信に活用することも可能である。また、遊技機に限らず、ノイズ対策、高速化、長距離での信号送信が要望される種々の装置に適用可能である。
【図面の簡単な説明】
【００６６】
【図１】実施例としてのパチンコ機１の正面図である。
【図２】パチンコ機１の制御用ハードウェア構成を示すブロック図である。
【図３】装飾図柄制御基板３００の回路構成を示す説明図である。
【図４】装飾図柄制御基板３００の斜視図である。
【図５】装飾図柄制御基板３００を上面から見た状態を示す説明図である。
【図６】演算回路基板３１０の構造を示す説明図である。
【図７】メモリ基板３２０の構造を示す説明図である。
【図８】ＶＤＰ３８５とキャラＲＯＭ３８６Ａ〜３８６Ｈとの接続状態を示す回路図である。
【図９】第１中継基板３３０の構造を示す説明図である。
【図１０】第２中継基板３３０Ａの構造を示す説明図である。
【図１１】第３中継基板３３０Ｂの構造を示す説明図である。
【図１２】各出力基板を用いた場合の回路構成を示す説明図である。
【図１３】信号波形を示すグラフである。
【図１４】ＬＶＤＳの信号波形を示すグラフである。
【符号の説明】
【００６７】
１…パチンコ機
３…メイン制御基板
４…遊技盤
４ａ…表示部
４ｂ…操作スイッチ
６…遊技領域
８…発射ハンドル
９…始動入賞口
１０…大入賞口
１２…パネル装飾ランプ
１５ａ…入賞検出器
１６…ＬＣＤ
１８…大入賞口ソレノイド
２０…払出モータ
２１…賞球払出装置
２２…払出球検出器
２４…モータ駆動センサ
２５…払出制御基板
２９…スピーカ
３１…枠装飾ランプ
３２、３４…ランプ中継基板
３５…サブ制御基板
４１…特別図柄表示装置
４７…発射制御基板
４８…タッチ検出部
４９…発射モータ
３００…装飾図柄制御基板
３１０、３１０Ｂ…演算回路基板
３１１…ステイ
３１２、３１２ａ、３１２ｂ…コネクタ
３１３、３１３ａ、３１３Ａ…コネクタ
３２０、３２０ａ…メモリ基板
３３０、３３０Ａ、３３０Ｂ…中継基板
３３２…ドライバ回路
３３４、３３４Ａ、３３４Ｂ…コネクタ
３３６Ａ、３３６Ｂ…トランスミッタ
３３８Ａ…レシーバ
３８０…電源回路
３８１…ＣＰＵ
３８２…ＲＡＭ
３８３、３８３Ｈ、３８３Ｌ…ＲＯＭ
３８５…ＶＤＰ
３８５ｓ…スプライトレジスタ
３８５ｖ…ＶＤＰレジスタ
３８６、３８６Ａ〜３８６Ｈ…キャラＲＯＭ
３８６Ｍ…メモリ
３８６Ｓ…ソケット
３９０、３９０Ｆ、３９０Ｒ…スケーラ
３９７、３９７Ｆ、３９７Ｒ…フレームメモリ
【図１】
2008167840.tif 000003
【図２】
2008167840.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2008167840.tif 000008
【図７】
2008167840.tif 000009
【図８】
2008167840.tif 000010
【図９】
2008167840.tif 000011
【図１０】
2008167840.tif 000012
【図１１】
2008167840.tif 000013
【図１２】
2008167840.tif 000014
【図１３】
2008167840.tif 000015
【図１４】
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