(57)【要約】【課題】リフレッシュ動作において無駄な電力消費を抑制した半導体記憶装置を提供する。【解決手段】半導体記憶装置は、メモリセルと、ワード線と、ｎ本のビット線と、センスアンプと、ワード線のそれぞれに対応して設けられ、かつ、ｋ本（ｋ≦ｎ）のビット線ごとに対応して設けられ、対応するメモリセルをリフレッシュ動作の対象とするか否かを示すリフレッシュデータを格納するリフレッシュセルと、リフレッシュセルに接続されたリフレッシュビット線と、リフレッシュビット線に接続され、リフレッシュデータを読み出すリフレッシュセンスアンプと、リフレッシュセンスアンプに対応して設けられ、リフレッシュセンスアンプで読み出されたリフレッシュデータに応じてメモリセルに対してリフレッシュ動作を実行するリフレッシュ選択部とを備えている。【選択図】図１
2008310840.tif 000002
【特許請求の範囲】
【請求項１】
格納されているデータを破壊することなく読出し可能な複数のメモリセルと、
前記メモリセルのゲートに接続された複数のワード線と、
前記メモリセルに接続されたｎ本（ｎは２以上の整数）のビット線と、
前記ビット線に接続され、前記メモリセルのデータを読み出し、あるいは、前記メモリセルへデータを書き込む複数のセンスアンプと、
前記ワード線のそれぞれに対応して設けられ、かつ、ｋ本（ｋは、ｎ未満の自然数）の前記ビット線ごとに対応して設けられたリフレッシュセルであって、対応する前記ワード線および対応する前記ｋ本のビット線に接続されたｋ個の前記メモリセルをリフレッシュ動作の対象とするか否かを示すリフレッシュデータを格納するリフレッシュセルと、
前記リフレッシュデータを読み出すリフレッシュセンスアンプと、
前記リフレッシュセンスアンプに対応して設けられ、前記リフレッシュセンスアンプで読み出された前記リフレッシュデータに応じて前記ｋ個のメモリセルに対して前記リフレッシュ動作を実行するか否かを選択するリフレッシュ選択部とを備えた半導体記憶装置。
【請求項２】
格納されているデータを破壊することなく読出し可能な複数のメモリセルと、
前記メモリセルのゲートに接続された複数のワード線と、
前記メモリセルに接続されたｎ本（ｎは２以上の整数）のビット線と、
前記ビット線に接続され、前記メモリセルのデータを読み出し、あるいは、前記メモリセルへデータを書き込む複数のセンスアンプと、
前記複数のワード線およびｋ本（ｋは、ｎ未満の自然数）の前記ビット線に接続されたセルアレイごとに対応して設けられたリフレッシュレジスタであって、前記セルアレイの前記メモリセルをリフレッシュ動作の対象とするか否かを示すリフレッシュデータを格納するリフレッシュレジスタと、
前記リフレッシュレジスタに対応して設けられ、前記リフレッシュレジスタ内の前記リフレッシュデータに応じて前記セルアレイの前記メモリセルに対して前記リフレッシュ動作を実行するか否かを選択するリフレッシュ選択部とを備えた半導体記憶装置。
【請求項３】
前記リフレッシュ選択部および前記リフレッシュセンスアンプまたは前記リフレッシュレジスタは、前記ｋ本のビット線に接続された前記センスアンプ群と、前記センスアンプ群に隣接する前記センスアンプ群との間に設けられており、
前記ワード線と該ワード線の上層に設けられた金属配線とを接続するコンタクトが、前記センスアンプ群に対応するセルアレイと、前記隣接するセンスアンプ群に対応するセルアレイとの間に設けられていることを特徴とする請求項１または請求項２に記載の半導体記憶装置。
【請求項４】
格納されているデータを破壊することなく読出し可能な複数のメモリセルと、
前記メモリセルのゲートに接続された複数のワード線と、
前記メモリセルに接続されたｎ本（ｎは２以上の整数）のビット線と、
前記ビット線に接続され、前記メモリセルのデータを読み出し、あるいは、前記メモリセルへデータを書き込む複数のセンスアンプと、
前記ワード線のそれぞれに対して、ｋ本（ｋは、ｎ未満の自然数）の前記ビット線ごとに割り当てられたリフレッシュ選択アドレスを格納するリフレッシュセルと、
前記リフレッシュ選択アドレスを前記リフレッシュセルから読み出すリフレッシュセンスアンプと、
前記リフレッシュセンスアンプに接続され、前記リフレッシュ選択アドレスをデコードするリフレッシュデコーダと、
前記ｋ本のビット線ごとに設けられたリフレッシュ選択部であって、前記リフレッシュ選択アドレスに応じて、選択されたワード線と前記ｋ本のビット線とに接続されたｋ個のメモリセルに対して前記リフレッシュ動作を実行するか否かを選択するリフレッシュ選択部とを備えた半導体記憶装置。
【請求項５】
前記リフレッシュ選択部は、前記センスアンプにデータの読出し動作または書込み動作を実行させるリフレッシュ許可信号によって前記リフレッシュ動作を実行するか否かを選択することを特徴とする請求項１から請求項４のいずれかに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭに代わるメモリと期待されている半導体記憶装置として、ＦＢＣ（Floating Body Cell）メモリがある。ＦＢＣメモリは、ＳＯＩ（Silicon On Insulator）上のフローティングボディ（以下、ボディともいう）を備えた電界効果トランジスタからなる。ＦＢＣメモリは、このボディに蓄積されているホール数によってデータ“１”またはデータ“０”を記憶する。
【０００３】
例えば、メモリセルがＮ型ＭＯＳから成り、ボディ内のホール数が多い状態をデータ“１”とし、ボディ内のホール数が少ない状態をデータ“０”とする。便宜上、データ“１”を記憶するメモリセルを“１”セルと言い、データ“０”を記憶するメモリセルを“０”セルと言う。ＦＢＣではソースやドレインの拡散層を通して、“０”セルのボディ内にホールが蓄積されて“１”セルに変化し、あるいは、“１”セルのボディ内に蓄積されたホールが流出して“０”セルに変化してしまう。これに対処するためには、メモリセルからデータを一旦読出しかつ該データと同一論理データを該メモリセルへ書き戻すリフレッシュ動作が必要となる。
【０００４】
しかし、従来のリフレッシュ動作は、ワード線をアドレス順に選択し、選択されたワード線に接続された全カラムのメモリセルに対して実行されていた。即ち、従来のリフレッシュ動作は、メモリセルの良否に関係なく、メモリセルアレイの全メモリセルに対して定期的に実行されていた。メモリセルは、その拡散層のリーク特性等によって、データリテンション時間が異なる。従って、全メモリセルを一律に一定周期でリフレッシュすることは、リフレッシュ動作において無駄な電力を消費していることを意味する。
【特許文献１】米国特許第５９９１２１８号明細書
【非特許文献１】”An 18.5ns 128Mb SOI DRAM with a Floating Body Cell” , Takashi Ohsawa et. Al , ISSCC2005 Digest of Technical Papers, pp.458-459
【発明の開示】
【発明が解決しようとする課題】
【０００５】
リフレッシュ動作において無駄な電力消費を抑制した半導体記憶装置を提供する。
【課題を解決するための手段】
【０００６】
本発明に係る実施形態に従った半導体記憶装置は、格納されているデータを破壊することなく読出し可能な複数のメモリセルと、前記メモリセルのゲートに接続された複数のワード線と、前記メモリセルに接続されたｎ本（ｎは２以上の整数）のビット線と、前記ビット線に接続され、前記メモリセルのデータを読み出し、あるいは、前記メモリセルへデータを書き込む複数のセンスアンプと、前記ワード線のそれぞれに対応して設けられ、かつ、ｋ本（ｋは、ｎ未満の自然数）の前記ビット線ごとに対応して設けられたリフレッシュセルであって、対応する前記ワード線および対応する前記ｋ本のビット線に接続されたｋ個の前記メモリセルをリフレッシュ動作の対象とするか否かを示すリフレッシュデータを格納するリフレッシュセルと、前記リフレッシュデータを読み出すリフレッシュセンスアンプと、前記リフレッシュセンスアンプに対応して設けられ、前記リフレッシュセンスアンプで読み出された前記リフレッシュデータに応じて前記ｋ個のメモリセルに対して前記リフレッシュ動作を実行するか否かを選択するリフレッシュ選択部とを備えている。
【０００７】
本発明に係る実施形態に従った半導体記憶装置は、格納されているデータを破壊することなく読出し可能な複数のメモリセルと、前記メモリセルのゲートに接続された複数のワード線と、前記メモリセルに接続されたｎ本（ｎは２以上の整数）のビット線と、前記ビット線に接続され、前記メモリセルのデータを読み出し、あるいは、前記メモリセルへデータを書き込む複数のセンスアンプと、前記複数のワード線およびｋ本（ｋは、ｎ未満の自然数）の前記ビット線に接続されたセルアレイごとに対応して設けられたリフレッシュレジスタであって、前記セルアレイの前記メモリセルをリフレッシュ動作の対象とするか否かを示すリフレッシュデータを格納するリフレッシュレジスタと、前記リフレッシュレジスタに対応して設けられ、前記リフレッシュレジスタ内の前記リフレッシュデータに応じて前記セルアレイの前記メモリセルに対して前記リフレッシュ動作を実行するか否かを選択するリフレッシュ選択部とを備えている。
【０００８】
本発明に係る実施形態に従った半導体記憶装置は、格納されているデータを破壊することなく読出し可能な複数のメモリセルと、前記メモリセルのゲートに接続された複数のワード線と、前記メモリセルに接続されたｎ本（ｎは２以上の整数）のビット線と、前記ビット線に接続され、前記メモリセルのデータを読み出し、あるいは、前記メモリセルへデータを書き込む複数のセンスアンプと、前記ワード線のそれぞれに対して、ｋ本（ｋは、ｎ未満の自然数）の前記ビット線ごとに割り当てられたリフレッシュ選択アドレスを格納するリフレッシュセルと、前記リフレッシュ選択アドレスを前記リフレッシュセルから読み出すリフレッシュセンスアンプと、前記リフレッシュセンスアンプに接続され、前記リフレッシュ選択アドレスをデコードするリフレッシュデコーダと、前記ｋ本のビット線ごとに設けられたリフレッシュ選択部であって、前記リフレッシュ選択アドレスに応じて、選択されたワード線と前記ｋ本のビット線とに接続されたｋ個のメモリセルに対して前記リフレッシュ動作を実行するか否かを選択するリフレッシュ選択部とを備えている。
【発明の効果】
【０００９】
本発明による半導体記憶装置は、リフレッシュ動作において無駄な電力消費を抑制することができる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
【００１１】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＦＢＣメモリの構成の一例を示す図である。メモリセルアレイＭＣＡは、複数のノーマルアレイＮＡ０〜ＮＡｎ（以下、単に、ＮＡともいう）と、複数のリフレッシュセアレイＲＡ０〜ＲＡｎ（以下、単に、ＲＡともいう）とを含む。ｎは、２以上の整数である。ノーマルアレイＮＡｉ（０≦ｉ≦ｎ）は、マトリクス状に二次元配置されたノーマルメモリセル（以下、単に、メモリセル）ＭＣを含む。メモリセルＭＣは、電気的に浮遊状態のフローティングボディを含み、該フローティングボディ内の多数キャリアの数によってデータを記憶するＮ型ＦＥＴからなるＦＢＣである。ＦＢＣは、格納されているデータを破壊することなく読出し可能であるが、定期的にリフレッシュする必要がある。リフレッシュ動作とは、メモリセルＭＣからデータを一旦読出し、このデータをセンスアンプＳＡにラッチし、このデータと同一論理データを同じメモリセルＭＣへ書き戻す動作をいう。ノーマルアレイＮＡを構成するメモリセルＭＣは、通常のデータを格納するために用いられる。
【００１２】
ワード線ＷＬは、ロウ（row）方向に延伸し、メモリセルＭＣのゲートに接続されている。本実施形態においてワード線ＷＬは、５１２本（ＷＬ０〜ＷＬ５１１）設けられている。ワード線ＷＬは、全ノーマルアレイＮＡ０〜ＮＡｎおよび全リフレッシュアレイＲＡ０〜ＲＡｎに対して共有されている。ビット線ＢＬは、カラム方向に延伸し、メモリセルＭＣのドレインに接続されている。ビット線ＢＬは、各ノーマルアレイＮＡ内に１２８本ずつ設けられている。ノーマルアレイＮＡ０では、ビット線ＢＬ０〜ＢＬ１２７が設けられており、ノーマルアレイＮＡ１では、ビット線ＢＬ１２８〜ＢＬ２５５（図示せず）が設けられる。ノーマルアレイＮＡｉでは、ビット線ＢＬ（０＋１２８ｉ）〜ＢＬ（１２７＋１２８ｉ）となる。ワード線ＷＬとビット線ＢＬとは、互いに直交しており、その各交点にメモリセルＭＣが設けられている。これは、クロスポイント型セルと呼ばれている。さらに、メモリセルＭＣのソースに接続されたソース線ＳＬがワード線ＷＬに沿って延伸している。ソース線ＳＬは、ワード線ＷＬと同様に、５１２本（ＳＬ０〜ＳＬ５１１）設けられている。
【００１３】
各ビット線ＢＬには、センスアンプＳＡが接続されている。センスアンプＳＡはメモリセルＭＣのデータを読み出し、あるいは、メモリセルＭＣへデータを書き込む。本実施形態では、センスアンプＳＡは、メモリセルアレイＭＣＡの左右に配置されている。ビット線ＢＬは一本置きに同じ側のセンスアンプＳＡに接続され、かつ、隣接する２つのビット線ＢＬは互いに異なる側のセンスアンプＳＡに接続されている。図１の左側に示されたセンスアンプＳＡにも、図１の右側に示されたリフレッシュ選択回路ＲＳＣと同じ回路が接続されているが、図１では便宜上省略されている。
【００１４】
リフレッシュアレイＲＡは、各ノーマルアレイＮＡに対応して設けられている。リフレッシュアレイＲＡは、ワード線ＷＬのそれぞれに対応して設けられたリフレッシュメモリセルＲＭＣのカラムを含む。本実施形態において、リフレッシュメモリセルＲＭＣのカラムは、６４本のビット線ＢＬごとに対応して設けられている。従って、リフレッシュメモリセルＲＭＣは、それ自身に接続されたワード線ＷＬに接続された６４個のメモリセルＭＣに対応している。例えば、図１に示すリフレッシュメモリセルＲＭＣ０は、ワード線ＷＬ０とビット線ＢＬ０、ＢＬ２、ＢＬ４・・・ＢＬ１２６との交点に設けられた６４個のメモリセルＭＣに対応している。リフレッシュメモリセルＲＭＣは、それに対応する６４個のメモリセルＭＣをリフレッシュの対象とするか否かのリフレッシュデータＲＤＡＴＡを格納する。
【００１５】
１つのリフレッシュアレイＲＡは、リフレッシュメモリセルＲＭＣからなる２つのカラムを含む。一方のカラムのリフレッシュメモリセルＲＭＣは、リフレッシュビット線ＲＦＢＬ０を介してリフレッシュセンスアンプＲＳＡ０に接続されている。他方のカラムは、のリフレッシュメモリセルＲＭＣは、リフレッシュビット線ＲＦＢＬ１を介してリフレッシュセンスアンプＲＳＡ１に接続されている。
【００１６】
リフレッシュセンスアンプＲＳＡ０は、メモリセルアレイＭＣＡの右側に配置された６４個のセンスアンプＳＡに対応している。リフレッシュセンスアンプＲＳＡ１は、メモリセルアレイＭＣＡの左側に配置された６４個のセンスアンプＳＡに対応している。その他のリフレッシュセンスアンプＲＳＡｉもリフレッシュアレイＲＡ０と同様に６４個のセンスアンプＳＡに対応している。以下、簡略化のために、ノーマルアレイＮＡ０の右側に設けられたセンスアンプＳＡ等について主に説明する。その他のノーマルアレイＮＡｉについても同様であるので、その説明を省略する。
【００１７】
リフレッシュメモリセルＲＭＣは、該リフレッシュメモリセルＲＭＣに対応するワード線ＷＬと６４本のビット線ＢＬとに接続された６４個のメモリセルＭＣに関するリフレッシュデータＲＤＡＴＡを格納する。一般に、メモリセルＭＣの拡散層のリーク特性等は、製造後のテストで予め判明している。従って、各リフレッシュデータＲＤＡＴＡは、このテストによって予め設定されたバイナリデータでよい。リフレッシュデータＲＤＡＴＡは予め設定されているので、リフレッシュメモリセルＲＭＣは、書換えの必要がない。よって、リフレッシュメモリセルＲＭＣは、不揮発性メモリ（ＲＯＭ（Read Only Memory））で構成することが好ましい。この場合、リフレッシュメモリセルＲＭＣ自体に対するリフレッシュ動作は不要である。また、ＦＢＣメモリの電源を切ってもリフレッシュデータは消去されない。しかし、リフレッシュメモリセルＲＭＣは、メモリセルＭＣとは異なる構成を有するので、製造工程が複雑になる。一方、リフレッシュメモリセルＲＭＣは、メモリセルＭＣと同様にＦＢＣで構成してもよい。この場合には、メモリセルＭＣの形成と同時にリフレッシュメモリセルＲＭＣを形成することができるので、製造工程は簡素化される。しかし、リフレッシュメモリセルＲＭＣ自体に対するリフレッシュ動作が必要となる。さらに、ＦＢＣメモリの起動時に、リフレッシュデータを読み込んでリフレッシュメモリセルＲＭＣに書き込む必要がある。
【００１８】
本実施形態によるＦＢＣメモリは、選択されたワード線ＷＬのうち、ノーマルアレイＮＡ内のワード線の一部分を選択し、そのワード線の選択された一部分に接続されたメモリＭＣに対してのみリフレッシュ動作を実行することができると言ってもよい。例えば、選択ワード線ＷＬ０のうち、ノーマルアレイＮＡ０内のワード線部分が選択された場合、ビット線ＢＬ０、ＢＬ２、ＢＬ４・・・ＢＬ１２６およびワード線ＷＬ０に接続された６４個のメモリセルＭＣが選択的にリフレッシュ動作の対象となる。このとき、ワード線ＷＬ０に接続されたその他のメモリセルＭＣは、リフレッシュ動作の対象とならない。
【００１９】
ここで、活性化とは素子または回路をオンまたは駆動させることを意味し、不活性化とは素子または回路をオフまたは停止させることを意味する。従って、ＨＩＧＨ（高電位レベル）の信号が活性化信号である場合もあり、ＬＯＷ（低電位レベル）の信号が活性化信号である場合もあることに注意されたい。例えば、ＮＭＯＳトランジスタは、ゲートをＨＩＧＨにすることによって活性化する。一方、ＰＭＯＳトランジスタは、ゲートをＬＯＷにすることによって活性化する。
【００２０】
上述のようにメモリセルアレイＭＣＡのうち一部の単数または複数のノーマルアレイＮＡを選択的にリフレッシュする動作を、以下、選択リフレッシュ動作という。これに対して、従来のように、メモリセルアレイＭＣＡの全ノーマルアレイＮＡをリフレッシュする動作を、以下、全リフレッシュ動作という。
【００２１】
周期カウンタ１３、全ＳＡ制御回路１４およびＲＡＳ制御回路１５が、メモリセルアレイＭＣＡに対して１つ設けられている。即ち、周期カウンタ１３、全ＳＡ制御回路１４およびＲＡＳ制御回路１５は、メモリセルアレイＭＣＡの両側に設けられたセンスアンプＳＡおよびリフレッシュセンスアンプＲＳＡに対して共通に用いられる。
【００２２】
周期カウンタ１３は、選択リフレッシュ動作を所定回数実行した後に、全リフレッシュ動作を１回実行するために、リフレッシュ要求信号ＲＥＦＥｐの活性化回数をカウントする。周期カウンタ１３は、リフレッシュ要求信号ＲＥＦＥｐが所定回数だけ活性化された場合には、全リフレッシュ要求信号ＲＥＡｐを１回活性化させる。例えば、周期回路１３は、リフレッシュ要求信号ＲＥＦＥｐが１０回活性化されるごとに、全リフレッシュ要求信号ＲＥＡｐを１回活性化させる。これにより、１０回のリフレッシュ動作のうち９回が選択リフレッシュ動作となり、１回が全リフレッシュ動作となる。
【００２３】
全ＳＡ制御回路１４は、全リフレッシュ要求信号ＲＥＡｐの活性化に応じて全リフレッシュ制御信号ＳＡＮＳＴＡｐを活性化させる。ＲＳＡ制御回路１５は、リフレッシュ要求信号ＲＥＦＥｐの活性化に応じてリフレッシュ制御信号ＳＡＮＳＴＲｐ、ＳＡＰＳＴＲｎを活性化させる。
【００２４】
リフレッシュセンスアンプＲＳＡは、それに接続されたリフレッシュビット線ＲＦＢＬを介してリフレッシュメモリセルＲＭＣに格納されているリフレッシュデータを読み出す。リフレッシュセンスアンプＲＳＡの構成は、センスアンプＳＡと同様でよい。
【００２５】
リフレッシュ選択回路ＲＳＣ０は、リフレッシュセンスアンプＲＳＡ０に対応して設けられ、リフレッシュセンスアンプＲＳＡ０からリフレッシュデータ読出し信号ＲＳＮｔ０を受け取る。リフレッシュ選択回路ＲＳＣ０は、ＡＮＤゲートＧ１０と、ＯＲゲートＧ２０と、インバータＩｎ１０とを含む。ＡＮＤゲートＧ１０は、リフレッシュ制御信号ＳＡＮＳＴＲｐとリフレッシュデータ読出し信号ＲＳＮｔ０を受け取り、それらのＡＮＤ演算結果を出力する。ＯＲゲートＧ２０は、ＡＮＤゲートＧ１０の出力および全リフレッシュ制御信号ＳＡＮＳＴＡｐを受け取り、それらのＯＲ演算を出力する。ＯＲゲートＧ２０の出力信号およびその反転信号は、それぞれリフレッシュ許可信号ＳＡＮＳＴｐ０およびＳＡＰＳＴｎ０としてセンスアンプＳＡに用いられる。
【００２６】
全リフレッシュ動作では、全リフレッシュ制御信号ＳＡＮＳＴＡｐが活性（論理ハイ）であるので、ゲートＧ２０は、リフレッシュデータ読出し信号ＲＳＮｔ０および信号ＳＡＮＳＴＲｐの信号レベルに依らず、リフレッシュ許可信号ＳＡＮＳＴｐ０およびＳＡＰＳＴｎ０を活性化させる。全リフレッシュ制御信号ＳＡＮＳＴＡｐは、全リフレッシュ選択回路ＲＳＣに対して共通であるので、全ノーマルアレイＮＡのメモリセルＭＣがリフレッシュされる。
【００２７】
選択リフレッシュ動作では、全リフレッシュ制御信号ＳＡＮＳＴＡｐが不活性である。このため、リフレッシュ制御信号ＳＡＮＳＴＲｐとリフレッシュデータ読出し信号ＲＳＮｔ０との両方が活性（論理ハイ）である場合にのみ、ゲートＧ２０は、リフレッシュ許可信号ＳＡＮＳＴｐ０およびＳＡＰＳＴｎ０を活性化させる。リフレッシュ制御信号ＳＡＮＳＴＲｐは、全てのリフレッシュ選択回路ＲＳＣに対して共通であるが、リフレッシュデータ読出し信号ＲＳＮｔ０は、リフレッシュメモリセルＲＭＣ内のリフレッシュデータＲＤＡＴＡ０に依存する。このため、ノーマルアレイＮＡ０は、選択的にリフレッシュされ得る。
【００２８】
このように選択リフレッシュ動作では、リフレッシュ選択回路ＲＳＣ０は、リフレッシュデータ読出し信号ＲＳＮｔ０に応じて、対応する６４個のメモリセルＭＣに対してリフレッシュ動作を実行するか否かを決定する。対応するメモリセルＭＣに対してリフレッシュ動作を行う場合には、リフレッシュ選択回路ＲＳＣ０は、リフレッシュデータ読出し信号ＲＳＮｔ０に基づいてリフレッシュ許可信号ＳＡＮＳＴｐ０およびＳＡＰＳＴｎ０を活性化させる。対応するメモリセルＭＣに対してリフレッシュ動作を実行しない場合には、リフレッシュ選択回路ＲＳＣ０は、リフレッシュデータ読出し信号ＲＳＮｔ０に基づいてリフレッシュ許可信号ＳＡＮＳＴｐ０およびＳＡＰＳＴｎ０を不活性のままにする。他のリフレッシュ選択回路ＲＳＣｉの構成および機能は、リフレッシュ選択回路ＲＳＣ０と同様である。
【００２９】
リフレッシュ許可信号ＳＡＮＳＴｐ０およびＳＡＰＳＴｎ０を活性化することによって、センスアンプＳＡは、センスアンプＳＡに接続されるビット線ＢＬを介してメモリセルＭＣをリフレッシュする。
【００３０】
図２は、センスアンプＳＡの構成の一例を示す回路図である。リフレッシュセンスアンプＲＳＡは、信号ＳＡＰＳＴｎ、ＳＡＮＳＴｐに代えて、信号ＳＡＰＳＴＲｎ、ＳＡＮＳＴＲｐを受けている点で異なる。リフレッシュセンスアンプＲＳＡのその他の構成は、センスアンプＳＡの構成と同じである。
【００３１】
センスアンプＳＡは、左右に設けられた１本ずつのビット線ＢＬＬおよびＢＬＲに接続されている。即ち、センスアンプＳＡは、オープンビット線構成を採用している。オープンビット線構成では、センスアンプＳＡの他方側にもメモリセルアレイを設けられる。図１では、センスアンプＳＡの一方側のみにメモリセルアレイＭＣＡが示されており、他方のメモリセルアレイは省略されている。オープンビット線構成のセンスアンプＳＡは、データ読出し時には、ビット線対ＢＬＬおよびビット線対ＢＬＲのうち一方がデータを伝達し、他方が基準データを伝達する。
【００３２】
センスアンプＳＡは、一対のセンスノードＳＮＬおよびＳＮＲを含む。センスノードＳＮＬは、トランスファゲートＴＧＬ１を介してビット線ＢＬＬに接続され、トランスファゲートＴＧＲ２を介してビット線ＢＬＲに接続されている。センスノードＳＮＲは、トランスファゲートＴＧＲ１を介してビット線ＢＬＲに接続され、トランスファゲートＴＧＬ２を介してビット線ＢＬＬに接続されている。
【００３３】
トランスファゲートＴＧＬ１およびＴＧＲ１は、信号Φｔによってオン／オフ制御される。トランスファゲートＴＧＬ２は、ＣＭＯＳトランスファゲートであり、信号ＦＢＬおよびＢＦＢＬによってオン／オフ制御される。トランスファゲートＴＧＲ２も、ＣＭＯＳトランスファゲートであり、信号ＦＢＲおよびＢＦＢＲによってオン／オフ制御される。
【００３４】
例えば、ビット線ＢＬＬ上のデータ“１”を検出する場合、Ｎ型メモリセルＭＣの閾値電圧は低くなるので、センスノードＳＮＬの電位はセンスノードＳＮＲの電位よりも低くなる。次にデータ“１”をメモリセルＭＣへ書き戻すためにはビット線ＢＬＬへ高電位を与えなければならない。従って、トランスファゲートＴＧＬ２をオンさせることによって、高電位であるセンスノードＳＮＲをビット線ＢＬＬに接続する。
【００３５】
センスアンプＳＡは、クロスカップル型ダイナミックラッチ回路ＤＲＰおよびＤＲＮを含む。ダイナミックラッチ回路ＤＲＰは、センスノードＳＮＬとＳＮＲとの間に直列に接続された２つのｐ型トランジスタＴＰ１およびＴＰ２からなる。トランジスタＴＰ１のゲートはセンスノードＳＮＲに接続され、トランジスタＴＰ２のゲートはセンスノードＳＮＬに接続されている。即ち、トランジスタＴＰ１およびＴＰ２の各ゲートは、センスノードＳＮＬおよびＳＮＲに対してクロスカップリングされている。ダイナミックラッチ回路ＤＲＮは、センスノードＳＮＬとＳＮＲとの間に直列に接続された２つのｎ型トランジスタＴＮ１およびＴＮ２からなる。トランジスタＴＮ１のゲートはセンスノードＳＮＲに接続され、トランジスタＴＮ２のゲートはセンスノードＳＮＬに接続されている。即ち、トランジスタＴＮ１およびＴＮ２の各ゲートも、センスノードＳＮＬおよびＳＮＲに対してクロスカップリングされている。
【００３６】
ダイナミックラッチ回路ＤＲＰは、Ｐ型トランジスタＴＰ４を介してデータ“１”の書込みに用いられるハイレベル電位ＶＢＬＨに接続されている。ダイナミックラッチ回路ＤＲＮは、Ｎ型トランジスタＴＮ６を介してデータ“０”の書込みに用いられるロウレベル電位ＶＳＳに接続されている。Ｐ型トランジスタＴＰ４およびＮ型トランジスタＴＮ６は、それぞれ信号ＳＡＰＳＴｎおよびＳＡＮＳＴｐによって制御され、信号ＳＡＰＳＴｎおよびＳＡＮＳＴｐの活性化によってそれぞれ駆動される。よって、ダイナミックラッチ回路ＤＲＰおよびＤＲＮは、それぞれ信号ＳＡＰＳＴｎおよびＳＡＮＳＴｐによって制御されている。ダイナミックラッチ回路ＤＲＰおよびＤＲＮは、センスノード対ＳＮＬとＳＮＲとの電位差を増幅し、その電位差をセンスノード対ＳＮＬとＳＮＲにラッチする。このように、信号ＳＡＰＳＴｎおよびＳＡＮＳＴｐは、センスアンプＳＡのデータ読出し／書込みを実行させる信号である。
【００３７】
短絡スイッチとしてのｐ型トランジスタＴＰ３は、センスノードＳＮＬとＳＮＲとの間に接続されており、信号ＢＳＨＯＲＴによって制御される。トランジスタＴＰ３は、読出し／書込み動作前にセンスノードＳＮＬとＳＮＲとを短絡することによってセンスノードＳＮＬおよびＳＮＲをイコライジングする。
【００３８】
ｎ型トランジスタＴＮ３は、ＤＱ線とセンスノードＳＮＬとの間に接続され、ｎ型トランジスタＴＮ４はＢＤＱ線とセンスノードＳＮＲとの間に接続されている。トランジスタＴＮ３およびＴＮ４の各ゲートは、カラム選択線ＣＳＬに接続されている。ＤＱ線およびＢＤＱ線は、ＤＱバッファ（図示せず）に接続されている。ＤＱバッファは、データの読出し時にはメモリセルＭＣからのデータを外部へ出力するために一時的に格納し、また、データの書込み時には外部からのデータをセンスアンプＳＡへ伝達するために一時的に格納する。従って、カラム選択線ＣＳＬは、外部へデータを読み出し、あるいは、外部からデータを書き込むときに活性化され、センスノードＳＮＬおよびＳＮＲがＤＱバッファに接続することを可能とする。
【００３９】
図３は、周期カウンタ１３の構成の一例を示す回路図である。周期カウンタ１３は、ＳＥＴ入力付きフリップフロップ２１と、ＲＥＳＥＴ入力付きフリップフロップ２２と、ＡＮＤゲートＧ２１とを備えている。
【００４０】
ＳＥＴ入力付きフリップフロップ２１は、端子Ｓが論理ロウになると、論理ハイを保持するフリップフロップであり、第１段のフリップフロップにのみ用いられている。信号ＲＥＳＥＴ入力付きフリップフロップ２２は、端子Ｒが論理ロウになると、論理ロウを保持するフリップフロップであり、第２段以降のフリップフロップに用いられている。
【００４１】
ＳＥＴ入力付きフリップフロップ２１およびＲＥＳＥＴ入力付きフリップフロップ２２は、直列に接続されている。最終段のフリップフロップの出力および信号ＲＥＦＥｐは、ＡＮＤゲートＧ２１に入力される。ＡＮＤゲートＧ２１の出力信号は、信号ＲＥＦＡｐとして図１の全ＳＡ制御回路へ出力される。最終段のフリップフロップの出力は、また、第１段目のフリップフロップ２１へフィードバックされている。各フリップフロップ２１、２２は、それぞれ信号ＲＥＦＥｐをクロックとして受けて動作する。
【００４２】
フリップフロップ２１に入力されている信号Ｒｎは、電源投入前は論理ロウであり、電源投入後に論理ハイを維持する信号である。従って、当初、フリップフロップ２１が“１（論理ハイ）”を保持し、その他のフリップフロップ２２は“０（論理ロウ）”を維持する。信号ＲＥＦＥｐが活性化されると、フリップフロップ２１は、“１”を端子Ｑから出力し、その他のフリップフロップ２２は“０”を端子Ｑから出力する。これにより、第２段のフリップフロップ２２が“１”を保持し、その他のフリップフロップ２１および２２は、“０”を保持する。次に信号ＲＥＦＥｐが活性化されると、第２段のフリップフロップ２２が“１”を出力し、第３段のフリップフロップ２２が“１”を保持する。
【００４３】
このように、信号ＲＥＦＥｐが活性化されるごとに、“１”が次の段のフリップフロップへ順次送られる。最終段のフリップフロップ２２が“１”を出力すると、信号ＲＥＦＡｐが論理ハイに活性化されるとともに、フリップフロップ２１が “１”を再度保持する。例えば、フリップフロップ２１を１つ、フリップフロップ２２を９個直列に接続した場合、周期カウンタ１３は、信号ＲＥＦＥｐが１０回活性化されるごとに、信号ＲＥＦＡｐを１回活性化する。
【００４４】
図４は、本実施形態によるＦＢＣメモリの動作の一例を示すタイミング図である。図４では、ワード線ＷＬ０の動作のみを示した。信号ＲＥＦＥｐが１０回活性化されるごとに、信号ＲＥＦＡｐが１回活性化されている。信号ＲＥＦＥｐのみが活性化されている周期では、選択リフレッシュ動作が実行される。信号ＲＥＦＥｐおよび信号ＲＥＦＡｐがともに活性化されている周期では、全リフレッシュ動作が実行される。信号ＲＥＦＥｐおよび／または信号ＲＥＦＡｐの活性化に伴い、信号ＳＡＮＳＴＲｐおよび／または信号ＳＡＮＳＴＡｐが活性化されている。図４では、信号ＲＥＦＥｐおよび信号ＲＥＦＡｐは同時に活性化されており、信号ＲＥＦＡｐおよび信号ＳＡＮＳＴＡｐは同時に活性化されている。しかし、信号ＲＥＦＡｐおよび信号ＳＡＮＳＴＡｐは、全ＳＡ制御回路１４およびＲＳＡ制御回路１５によって信号ＲＥＦＥＰおよび信号ＲＥＦＡＰに遅延して活性化される場合がある。
【００４５】
リフレッシュデータ読出し信号ＲＳＮｔが不活性（“０”）である場合、リフレッシュ許可信号ＳＡＮＳＴｐ（図４のＳＡＮＳＴｐ（ＲＳＮｔ（０）））は、信号ＲＥＦＡｐが活性化された周期においてのみ活性化される。この場合、対応するノーマルアレイＮＡのセンスアンプＳＡは、全リフレッシュ動作のときのみ（信号ＲＥＦＡｐが活性化された周期においてのみ）センスノード対ＳＮＬ、ＳＮＲ（図４のＳＮＬ／ＳＮＲ（ＲＳＮｔ（０））を活性化させる。
【００４６】
リフレッシュデータ読出し信号ＲＳＮｔが活性（“１”）である場合、リフレッシュ許可信号ＳＡＮＳＴｐ（図４のＳＡＮＳＴｐ（ＲＳＮｔ（１）））は、信号ＲＥＦＥｐが活性化されるごとに活性化される。従って、対応するノーマルアレイＮＡのセンスアンプＳＡは、センス信号ＲＥＦＥｐが活性化されるごとにノードＳＮＬ、ＳＮＲ（図４のＳＮＬ／ＳＮＲ（ＲＳＮｔ（１）））を活性化させる。即ち、リフレッシュデータ読出し信号ＲＳＮｔが活性の場合、選択リフレッシュ動作および全リフレッシュ動作の両方において、対応するノーマルアレイＮＡのセンスアンプＳＡは、メモリセルＭＣをリフレッシュする。
【００４７】
例えば、周期ｔ１においては、選択リフレッシュ動作が実行される。よって、リフレッシュデータ読出し信号ＲＳＮｔが“１”である場合に、これに対応するノーマルアレイＮＡに含まれ、かつ、選択ワード線ＷＬ０に接続された６４個のメモリセルＭＣがリフレッシュされる。周期ｔ２においては、全リフレッシュ動作が実行される。よって、選択ワード線ＷＬ０に接続された全てのメモリセルＭＣがリフレッシュされる。
【００４８】
このように、本実施形態によれば、選択リフレッシュ動作において、選択ワード線に接続されたメモリセルＭＣのうち、一部のメモリセルＭＣを選択して、その一部のメモリセルＭＣに対してのみリフレッシュ動作を実行することができる。これにより、リフレッシュ動作の消費電流を削減することができる。
【００４９】
本実施形態において、リフレッシュアレイＲＡ、リフレッシュセンスアンプＲＳＡおよびリフレッシュ選択回路ＲＳＣは、６４本のビット線ごとに設けられていた。即ち、ｋ＝６４であった。しかし、リフレッシュアレイＲＡ、リフレッシュセンスアンプＲＳＡおよびリフレッシュ選択回路ＲＳＣは、６４よもより少ないビット線に対応して設けられていてもよい。これにより、ＦＢＣメモリは、６４個未満のメモリセルＭＣを単位として、その単位ごとに選択リフレッシュ動作を実行することができる。逆に、リフレッシュアレイＲＡ、リフレッシュセンスアンプＲＳＡおよびリフレッシュ選択回路ＲＳＣは、６４よもよりも多いビット線に対応して設けられていてもよい。これにより、リフレッシュアレイＲＡ、リフレッシュセンスアンプＲＳＡおよびリフレッシュ選択回路ＲＳＣの配置個数が少なくなるので、ＦＢＣメモリの回路規模を小さくすることができる。
【００５０】
リフレッシュセンスアンプＲＳＡおよびリフレッシュ選択回路ＲＳＣは、或るノーマルアレイＮＡに対応する６４個のセンスアンプ群と、それに隣接するノーマルアレイＮＡに対応する６４個のセンスアンプ群との間に設けられていることが好ましい。例えば、ワード線の抵抗を小さくするために、メモリセルＭＣのゲート配線だけでなく、上層メタル配線をもワード線ＷＬとして用いる技術がある。この場合、ゲート配線は、所定数のカラムごとに切断され、その一端がコンタクトを介してメタル配線に接続される。このコンタクト形成領域（シャント領域）は、所定数のカラムごとに必要となる。このコンタクト領域は、センスアンプ群に対応するノーマルアレイＮＡと、それに隣接するノーマルアレイＮＡとの間に設けられている。このコンタクト領域内にリフレッシュ選択回路ＲＳＣを設ければ、メモリ全体の面積の増大を抑制することができる。
【００５１】
図５は、メモリセルＭＣのリテンション不良分布を示すグラフである。このグラフは、放置時間ｔに対してリテンション不良の累積が次第に増大することを示している。例えば、４．５σまでの不良メモリセル（放置時間ｔ１までに不良になったメモリセル）は、リダンダンシを用いて置き換える。４．５σから３σまでの不良メモリセル（放置時間ｔ２までに不良になったメモリセル）には、選択リフレッシュ動作の対象とし、信号ＲＥＦＥｐの活性化ごとにリフレッシュする。さらに、３σ以上の不良メモリセル（放置時間ｔ２まで良品であったメモリセル）は、全リフレッシュ動作の対象とし、信号ＲＥＦＡｐの活性化ごとにリフレッシュする。このように設定することによって、メモリセルのリフレッシュ頻度を、そのメモリセルのリテンション時間に応じて変更することができる。
【００５２】
本実施形態において、選択リフレッシュ動作の対象センスアンプは、リフレッシュ許可信号ＳＡＰＳＴｎ、ＳＡＮＳＴｐの論理で選択される。リフレッシュ許可信号ＳＡＰＳＴｎ、ＳＡＮＳＴｐは、メモリセルＭＣのデータを検出し、そのデータを増幅するダイナミックラッチ回路ＤＲＰおよびＤＲＮを活性化するために用いられる。しかし、選択リフレッシュ動作の対象センスアンプは、リフレッシュ許可信号ＳＡＰＳＴｎ、ＳＡＮＳＴｐに代えて、ビット線をセンスノードに接続するフィードバック信号ＦＢＬ、ＢＦＢＬ、ＦＢＲ、ＢＦＢＲを採用してもよい。
【００５３】
この場合、選択リフレッシュ動作の対象となるセンスアンプＳＡでは、フィードバック信号ＦＢＬ、ＢＦＢＬ、ＦＢＲ、ＢＦＢＲが活性化され、トランスファゲートＴＧＬ２、ＴＧＲ２はビット線とセンスノードとを接続する。これにより、リフレッシュ動作が実行される。一方、選択リフレッシュ動作の対象でないセンスアンプＳＡでは、フィードバック信号ＦＢＬ、ＢＦＢＬ、ＦＢＲ、ＢＦＢＲが不活性である。従って、センスアンプＳＡは駆動しているが、トランスファゲートＴＧＬ２、ＴＧＲ２がセンスノードとビット線とを切断しているので、リフレッシュ動作がメモリセルＭＣに対して実行されない。このように、フィードバック信号ＦＢＬ、ＢＦＢＬ、ＦＢＲ、ＢＦＢＲを用いても本発明の効果は失われない。
【００５４】
（第２の実施形態）
図６は、本発明に係る第２の実施形態に従ったＦＢＣメモリの構成の一例を示す図である。第２の実施形態では、メモリセルアレイＭＣＡごとにリフレッシュアレイＲＡが設けられ、該メモリセルアレイＭＣＡ内の全てのノーマルアレイＮＡに共有されている。また、各ノーマルアレイＮＡには、選択リフレッシュ動作時にリフレッシュ対象とするか否かを示すリフレッシュ選択アドレスが割り当てられている。リフレッシュアレイＲＡは、このリフレッシュ選択アドレスを格納しており、リフレッシュ時にリフレッシュ選択アドレスを出力する。
【００５５】
リフレッシュ選択アドレスは、３ビットデータで構成されている。従って、第２の実施形態のＦＢＣメモリは、選択リフレッシュ動作において、最大８つのノーマルアレイＮＡをリフレッシュ対象とすることができる。勿論、４ビット以上のデータをリフレッシュ選択アドレスとすることによって、８個以上のノーマルアレイＮＡを選択リフレッシュ動作の対象とすることができる。逆に、リテンション不良が少ない場合には、２ビット以下のデータをリフレッシュ選択アドレスとしてもよい。これにより、リフレッシュアレイＲＡ等の構成を簡単にすることができる。
【００５６】
第２の実施形態によるノーマルアレイＮＡ、センスアンプＳＡ、周期カウンタ１３、全ＳＡ制御回路１４およびＲＳＡ制御回路１５の各構成は、第１の実施形態のそれらと同様でよい。
【００５７】
図７は、リフレッシュアレイＲＡ、リフレッシュセンスアンプＳＡおよびリフレッシュデコーダＲＤの構成の一例を示す図である。図７では、ワード線ＷＬ０およびそれに接続するリフレッシュメモリセルＲＭＣのみ示し、その他のワード線およびリフレッシュメモリセルＲＭＣは省略されている。
【００５８】
リフレッシュメモリセルＲＭＣは、６４個のメモリセルＭＣごとに割り当てられた３ビットのリフレッシュ選択アドレスを格納する。リフレッシュメモリセルＲＭＣは、ワード線のそれぞれに対して６４個ずつ設けられている。よって、リフレッシュアレイＲＡは、リフレッシュメモリセルＲＭＣからなる６４のカラムで構成される。各カラムのリフレッシュメモリセルＲＭＣは、それぞれリフレッシュビット線ＲＢＬ０〜ＲＢＬ６３に接続されている。各リフレッシュビット線ＲＢＬは、それぞれリフレッシュセンスアンプＲＳＡに接続されている。
【００５９】
６４のカラムのうち３２のカラムは、メモリセルアレイＭＣＡの右側にあるセンスアンプＳＡに対応し、他の３２のカラムはメモリセルアレイＭＣＡの左側にあるセンスアンプＳＡに対応している。以下、メモリセルアレイＭＣＡの右側にあるセンスアンプＳＡに対応する３２のカラムについて説明する。メモリセルアレイＭＣＡの左側に対応するカラムは、その右側に対応するカラムと同様であるので、その説明を省略する。
【００６０】
図７に示すリフレッシュセンスアンプＲＳＡは、３２本のリフレッシュビット線ＲＢＬ０、ＲＢＬ２、ＲＢＬ４、・・・ＲＢＬ６２に接続され、３２個のリフレッシュ選択アドレス信号Ｅ（０）〜Ｅ（７）、Ａ０（０）〜Ａ０（７）、Ａ１（０）〜Ａ１（７）、Ａ２（０）〜Ａ２（７）を出力する。
【００６１】
リフレッシュデコーダＲＤは、マルチプレクサＭＰＸＥ〜ＭＰＸ２と、ＡＮＤゲートＧ３１〜Ｇ３６とを備えている。リフレッシュセンスアンプＲＳＡは、８つずつマルチプレクサＭＰＸＥ〜ＭＰＸ２に接続されている。マルチプレクサＭＰＸＥは、信号ＣＮＴｐ（０：７）に従って、許可信号Ｅ（０）〜Ｅ（７）のうち１つをゲートＧ３１〜Ｇ３６へ出力する。マルチプレクサＭＰＸ０は、信号ＣＮＴｐ（０：７）に従って、アドレス信号Ａ０（０）〜Ａ０（７）のうち１つをゲートＧ３１へ出力し、その出力の反転信号をゲートＧ３２へ出力する。マルチプレクサＭＰＸ１は、信号ＣＮＴｐ（０）〜ＣＮＴｐ（７）に従って、アドレス信号Ａ１（０）〜Ａ１（７）のうち１つをゲートＧ３３へ出力し、その出力の反転信号をゲートＧ３４へ出力する。マルチプレクサＭＰＸ２は、信号ＣＮＴｐ（０）〜ＣＮＴｐ（７）に従って、アドレス信号Ａ２（０）〜Ａ２（７）のうち１つをゲートＧ３５へ出力し、その出力の反転信号をゲートＧ３６へ出力する。
【００６２】
ゲートＧ３１〜Ｇ３６は、許可信号Ｅ（０）〜Ｅ（７）のいずれかとリフレッシュ選択アドレス信号Ａ０（０）〜Ａ２（７）のいずれか（その反転信号のいずれか）とを入力し、アドレス信号ＢＡｔ（０）〜ＢＡｔ（２）、ＢＡｃ（０）〜ＢＡｃ（２）をリフレッシュ制御回路ＲＳＣ１へ出力する。このように、リフレッシュデコーダＲＤは、リフレッシュ選択アドレス信号Ａ２（０）〜Ａ２（７）をデコードして、リフレッシュ選択アドレス信号ＢＡｔ（０）〜ＢＡｔ（２）、ＢＡｃ（０）〜ＢＡｃ（２）を出力する。
【００６３】
ここで、リフレッシュ選択アドレス信号Ｅ（０）〜Ｅ（７）、Ａ０（０）〜Ａ０（７）、Ａ１（０）〜Ａ１（７）、Ａ２（０）〜Ａ２（７）およびリフレッシュ選択アドレス信号ＢＡｔ（０）〜ＢＡｔ（２）、ＢＡｃ（０）〜ＢＡｃ（２）について説明する。｛Ａ０（０）、Ａ１（０）、Ａ２（０）｝が、選択リフレッシュ動作の対象となる１つのノーマルセルアレイを示すアドレスとなる。｛Ａ０（０）、Ａ１（０）、Ａ２（０）｝に対応するＥ（０）が、アドレス信号｛Ａ０（０）、Ａ１（０）、Ａ２（０）｝の出力を許可するイネーブル信号である。また、｛Ａ０（１）、Ａ１（１）、Ａ２（１）｝が、選択リフレッシュ動作の対象となる１つのノーマルセルアレイを示す。Ｅ（１）が、アドレス信号｛Ａ０（１）、Ａ１（１）、Ａ２（１）｝の出力を許可するイネーブル信号である。同様に、｛Ａ０（ｉ）、Ａ１（ｉ）、Ａ２（ｉ）｝（０≦ｉ≦７）が、選択リフレッシュ動作の対象となる１つのノーマルセルアレイを示す。Ｅ（ｉ）が、アドレス信号｛Ａ０（ｉ）、Ａ１（ｉ）、Ａ２（ｉ）｝の出力を許可するイネーブル信号である。
【００６４】
例えば、Ｅ（０）およびＥ（１）が“１（活性）”であり、Ｅ（２）〜Ｅ（７）が“０（不活性）”であると仮定する。この場合、選択リフレッシュ動作の対象は、Ｅ（０）およびＥ（１）に対応するアドレス信号｛Ａ０（０）、Ａ１（０）、Ａ２（０）｝および｛Ａ０（１）、Ａ１（１）、Ａ２（１）｝で指定された２つのノーマルアレイＮＡである。これは、リダンダンシで対処済みのノーマルアレイＮＡを除き、リテンション不良と判断されたノーマルアレイＮＡは２つであったことを意味する。
【００６５】
信号ＣＮＴｐは、（０）〜（７）を順番に選択する。信号ＣＮＴｐが（ｉ）を選択した場合、マルチプレクサＭＰＸＥ〜ＭＰＸ２は、それぞれＥ（ｉ）、Ａ０（ｉ）、Ａ１（ｉ）、Ａ２（ｉ）を出力する。信号ＣＮＴｐが（０）を選択した場合、マルチプレクサＭＰＸＥ〜ＭＰＸ２は、それぞれＥ（０）、Ａ０（０）、Ａ１（０）、Ａ２（０）を出力する。
【００６６】
許可信号Ｅ（０）は“１”であるので、ゲートＧ３１〜Ｇ３６は、{Ａ０（０）、Ａ１（０）、Ａ２（０）}を出力することができる。このとき、ゲートＧ３１〜Ｇ３６は、それぞれＡ０（０）、Ａ０（０）の反転信号、Ａ１（０）、Ａ１（０）の反転信号、Ａ２（０）、Ａ２（０）の反転信号を、それぞれアドレス信号ＢＡｔ（０）、ＢＡｃ（０）、ＢＡｔ（１）、ＢＡｃ（１）、ＢＡｔ（２）、ＢＡｃ（２）として出力する。
【００６７】
許可信号Ｅ（１）も“１”であるので、ゲートＧ３１〜Ｇ３６は、{Ａ０（１）、Ａ１（１）、Ａ２（１）}を出力することができる。このとき{Ａ０（１）、Ａ１（１）、Ａ２（１）}に対応して生成されたアドレス信号ＢＡｔ（０）、ＢＡｃ（０）、ＢＡｔ（１）、ＢＡｃ（１）、ＢＡｔ（２）、ＢＡｃ（２）は、選択リフレッシュ動作の対象ノーマルアレイＮＡを選択するために、図８に示すリフレッシュ選択回路に入力される。
【００６８】
許可信号Ｅ（２）〜Ｅ（７）は“０”であるので、ゲートＧ３１〜Ｇ３６は、{Ａ０（２）、Ａ１（２）、Ａ２（２）}〜{Ａ０（７）、Ａ１（７）、Ａ２（７）}を出力することができない。従って、このとき選択リフレッシュ動作は実行されない。
【００６９】
図８は、リフレッシュ選択回路の構成の一例を示す回路図である。リフレッシュ選択回路ＲＳＣは、ノーマルアレイＮＡ内の６４本のビット線に対応して設けられており、リフレッシュ選択アドレスに基づいて、選択ワード線と６４本のビット線とに接続された６４個のメモリセルに対して選択リフレッシュ動作を実行するか否かを決定する。
【００７０】
リフレッシュ選択回路ＲＳＣは、ＡＮＤゲートＧ４１と、ＯＲゲートＧ４２とを備えている。ゲートＧ４１は、リフレッシュ制御信号ＳＡＮＳＴＥｐと、アドレス信号ＢＡｔ（０）、ＢＡｃ（０）、ＢＡｔ（１）、ＢＡｃ（１）、ＢＡｔ（２）、ＢＡｃ（２）のうち３ビットとを受け取り、これらの信号のＡＮＤ演算結果を出力する。ゲートＧ４２は、ゲートＧ４１の出力と全リフレッシュ制御信号ＳＡＮＳＴＡｐを受け取り、それらのＡＮＤ演算結果を出力する。ゲートＧ４２の出力信号およびその反転信号は、それぞれリフレッシュ許可信号ＳＡＮＳＴｐおよびＳＡＰＳＴｎとしてセンスアンプＳＡで用いられる。
【００７１】
リフレッシュ選択回路ＲＳＣは、図６に示すように各ノーマルアレイＮＡに対応して設けられており、各リフレッシュ選択回路ＲＳＣは、それぞれ互いに異なる３ビットのアドレス信号を受け取る。ただし、アドレス信号の３ビットのうち第１ビットは、ＢＡｔ（０）またはＢＡｃ（０）であり、第２ビットは、ＢＡｔ（１）またはＢＡｃ（１）であり、第３ビットは、ＢＡｔ（２）またはＢＡｃ（２）である。尚、ＢＡｃ（ｉ）は、ＢＡｔ（ｉ）の反転信号である。従って、アドレス信号ＢＡｔ（０）、ＢＡｃ（０）、ＢＡｔ（１）、ＢＡｃ（１）、ＢＡｔ（２）、ＢＡｃ（２）によって、８つのノーマルアレイＮＡを選択することができる。
【００７２】
選択リフレッシュ動作において、リフレッシュ対象となるノーマルアレイＭＡに接続されたリフレッシュ選択回路ＲＳＣには、アドレス信号として{１１１}が入力される。例えば、{ＢＡｔ（０）、ＢＡｃ（１）、ＢＡｔ（２）}を受けるノーマルアレイＮＡを、選択リフレッシュ動作の対象としてアドレス{Ａ０（１）、Ａ１（１）、Ａ２（１）}に登録する場合を考える。この場合、許可信号Ｅ（１）に対応するリフレッシュメモリセルＲＭＣにデータ“１”を格納する。さらに、{Ａ０（１）、Ａ１（１）、Ａ２（１）}に対応するリフレッシュメモリセルＲＭＣには、それぞれデータ“１”、“０”、“１”を格納する。Ａ１（１）に対応するリフレッシュメモリセルＲＭＣにデータ“０”を格納する理由は、リフレッシュ選択回路ＲＳＣに入力されるアドレス信号ＢＡｃ（１）がＡ１（１）の反転信号であるからである。これにより、{ＢＡｔ（０）、ＢＡｃ（１）、ＢＡｔ（２）}は、{１１１}となるので、リフレッシュ選択回路ＲＳＣは、信号ＳＡＮＳＴｐおよびＳＡＰＳＴｎを活性化することができる。尚、アドレス信号ＢＡｔ（０）／ＢＡｃ（０）、ＢＡｔ（１）／ＢＡｃ（１）、および、ＢＡｔ（２）／ＢＡｃ（２）の割り当て方法は、ノーマルアレイＮＡを識別することができる限り、特に限定しない。
【００７３】
第２の実施形態によるＦＢＣメモリの動作を簡単に説明する。第２の実施形態のタイミング図は、図４とほぼ同じであるので、その図示を省略する。尚、リフレッシュ制御信号ＳＡＮＳＴＥｐの動作は、第１の実施形態のリフレッシュ制御信号ＳＡＮＳＴＲｐと同様である。
【００７４】
選択リフレッシュ動作では、図７に示すマルチプレクサＭＰＸＥ〜ＭＰＸ２が、Ｅ（ｉ）、Ａ０（ｉ）、Ａ１（ｉ）、Ａ２（ｉ）をｉごとに順番にゲートＧ３１〜Ｇ３６へ送る。ゲートＧ３１〜Ｇ３６は、許可信号Ｅ（ｉ）が活性である場合にリフレッシュ選択アドレス{Ａ０（ｉ）、Ａ１（ｉ）、Ａ２（ｉ）}をアドレス信号ＢＡｔ（０）、ＢＡｃ（０）、ＢＡｔ（１）、ＢＡｃ（１）、ＢＡｔ（２）、ＢＡｃ（２）として出力する。
【００７５】
アドレス信号ＢＡｔ（０）、ＢＡｃ（０）、ＢＡｔ（１）、ＢＡｃ（１）、ＢＡｔ（２）、ＢＡｃ（２）は、各リフレッシュ選択回路ＲＳＣへ出力される。リフレッシュ選択回路ＲＳＣは、アドレス信号ＢＡｔ（０）／ＢＡｃ（０）から１ビット、ＢＡｔ（１）／ＢＡｃ（１）から１ビット、ＢＡｔ（２）／ＢＡｃ（２）から１ビットの計３ビットを受け取る。この３ビットのアドレス信号が全て活性（１１１）であり、かつ、リフレッシュ制御信号ＳＡＮＳＴＥｐが活性である場合に、リフレッシュ選択回路ＲＳＣは、リフレッシュ許可信号ＳＡＮＳＴｐｉおよびＳＡＰＳＴｎｉを活性にする。
【００７６】
全リフレッシュ動作では、全リフレッシュ制御信号ＳＡＮＳＴＡｐが活性になるので、ゲートＧ４１の出力の論理に関わらず、リフレッシュ選択回路ＲＳＣは、リフレッシュ許可信号ＳＡＮＳＴｐｉおよびＳＡＰＳＴｎｉを活性にする。全リフレッシュ制御信号ＳＡＮＳＴＡｐは、全リフレッシュ選択回路ＲＳＣに共通であるので、全ノーマルアレイＮＡがリフレッシュの対象となる。
【００７７】
このように、第２の実施形態は、３ビットアドレスによって選択リフレッシュ動作の対象となるノーマルアレイＮＡを指定することができる。これにより、第２の実施形態は、第１の実施形態と同様に選択ワード線に接続されたメモリセルＭＣのうち、一部のメモリセルＭＣに対してのみリフレッシュ動作を実行することができる。これにより、リフレッシュ動作の消費電流を削減することができる。
【００７８】
リフレッシュ選択回路ＲＳＣは、第１の実施形態で説明したコンタクト形成領域（シャント領域）に形成してもよい。これによって、メモリ全体の面積の増大を抑制することができる。
【００７９】
第２の実施形態において、リフレッシュ選択回路ＲＳＣは、６４本のビット線ごとに設けられていた。即ち、ｋ＝６４であった。しかし、リフレッシュ選択回路ＲＳＣは、６４よもより少ないビット線に対応して設けられていてもよい。これにより、ＦＢＣメモリは、６４個未満のメモリセルＭＣを単位として、その単位ごとに選択リフレッシュ動作を実行することができる。
【００８０】
（第３の実施形態）
第1の実施形態ではブロック内のワード線毎に選択リフレッシュするか否かを決めていた。これに対し、第３の実施形態では、単に、すべてのワード線に対して選択リフレッシュするか否かを決めている。
【００８１】
図９は、本発明に係る第３の実施形態に従ったＦＢＣメモリの構成の一例を示す図である。第１の実施形態は、図１に示すようにノーマルアレイＮＡごとにリフレッシュアレイＲＡおよびリフレッシュセンスアンプＲＳＡを備えていた。第３の実施形態では、図９に示すように、リフレッシュアレイＲＡおよびリフレッシュセンスアンプＲＳＡを有さず、それらに代えてノーマルアレイＮＡごとにリフレッシュレジスタＲＥＦＲＥＧｉ（０≦ｉ≦ｎ）を備えている。
【００８２】
リフレッシュレジスタＲＥＦＲＥＧは、ノーマルアレイＮＡ全体を一括で選択リフレッシュするか否かを示す信号ＲＡｔｉを出力する。信号ＲＡｔｉは、リフレッシュ選択回路ＲＳＣにおいて用いられる。リフレッシュ選択回路ＲＳＣの構成および動作は、第1の実施形態のそれと同様である。
【００８３】
或るノーマルアレイＮＡ内にリテンション不良となっているメモリセルＭＣが存在する場合（あるいは、リテンション不良となっているメモリセルＭＣが所定数以上存在する場合）、そのノーマルアレイＮＡに対応するリフレッシュレジスタＲＥＦＲＥＧは、信号ＲＡｔを論理ハイに活性化させる。逆に、或るノーマルアレイＮＡ内にリテンション不良となっているメモリセルＭＣが存在しない場合（あるいは、リテンション不良となっているメモリセルＭＣが所定数未満の場合）、そのノーマルアレイＮＡに対応するリフレッシュレジスタＲＥＦＲＥＧは、信号ＲＡｔを論理ロウに不活性化させる。
【００８４】
第３の実施形態では、選択リフレッシュ動作の要否を示す不揮発性データが少なくて済む。第３の実施形態では、レジスタＲＥＦＲＥＧを追加することによって、それよりも回路規模の大きなリフレッシュアレイＲＡおよびリフレッシュセンスアンプＲＳＡを省略することができる。ただし、ノーマルアレイＭＡ（例えば、５１２×６４=３２ｋｂｉｔｅ）ごとに選択リフレッシュ動作の要否を決定するため、選択リフレッシュ動作を実行するメモリセルＭＣの割合が多くなる場合がある。この場合には、消費電流削減の効果は薄くなる。消費電流の規格がそれほど厳格でない用途においては、第３の実施形態は、有利である。
【図面の簡単な説明】
【００８５】
【図１】本発明に係る第１の実施形態に従ったＦＢＣメモリの構成の一例を示す図。
【図２】センスアンプＳＡの構成の一例を示す回路図。
【図３】周期カウンタ１３の構成の一例を示す回路図。
【図４】本実施形態によるＦＢＣメモリの動作の一例を示すタイミング図。
【図５】メモリセルＭＣのリテンション不良分布を示すグラフ。
【図６】本発明に係る第２の実施形態に従ったＦＢＣメモリの構成の一例を示す図。
【図７】リフレッシュアレイＲＡ、リフレッシュセンスアンプＳＡおよびリフレッシュデコーダＲＤの構成の一例を示す図。
【図８】リフレッシュ選択回路の構成の一例を示す回路図。
【図９】本発明に係る第３の実施形態に従ったＦＢＣメモリの構成の一例を示す図。
【符号の説明】
【００８６】
ＭＣＡ…メモリセルアレイ
ＮＡ…ノーマルアレイ
ＳＡ…センスアンプ
ＲＡ…リフレッシュセアレイ
ＲＭＣ…リフレッシュメモリセル
ＲＢＬ…リフレッシュビット線
ＲＳＡ…リフレッシュセンスアンプ
ＲＳＣ…リフレッシュ選択回路
１３…周期カウンタ
１４…全ＳＡ制御回路
１５…ＲＳＡ制御回路
【図１】
2008310840.tif 000003
【図２】
2008310840.tif 000004
【図３】
2008310840.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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