(57)【要約】【課題】半導体記憶装置のワード線駆動回路においてワード線を昇圧する昇圧回路が回路規模を大きくしたり、配置密度の点で回路レイアウトの困難を生じる。【解決手段】各ワード線のＭＯＳスイッチＱＳｉのゲート及びドレインに共通に電圧を供給するゲート昇圧回路４２を設ける。各ゲートはそれぞれキャパシタＣＧｉを介してゲート昇圧回路４２に接続される。スイッチ選択回路２２は、読み出しセルに対応した行に設けられる選択スイッチＱＳｉのゲートをＶddに充電し、非選択スイッチであるその他のＱＳｉを接地する。その後、ゲート昇圧回路４２はその出力端子電圧を２Ｖddに昇圧する。ＣＧｉの静電誘導により選択スイッチのゲートは３Ｖddに昇圧される。また、ドレインは２Ｖddに昇圧される。これにより、選択スイッチはオンし、ワード線がドレインと導通し２Ｖddに昇圧される。一方、非選択スイッチは、ゲートが０Ｖに維持され、オフ状態を保つ。【選択図】図８
2008186498.tif 000002
【特許請求の範囲】
【請求項１】
ゲート部の電位に応じて導通可否が切り換えられる電圧駆動型の複数のスイッチを駆動するスイッチ駆動回路において、
前記複数のスイッチより任意のスイッチを選択するスイッチ選択回路と、
各々の前記各ゲート部に対応して設けられ、それぞれの一方端を対応する前記ゲート部と接続された複数のキャパシタと、
複数の前記キャパシタの他方端に共通に接続されるゲート部昇圧回路と、
を有することを特徴とするスイッチ駆動回路。
【請求項２】
請求項１に記載のスイッチ駆動回路において、
複数の前記スイッチの一方端は、１つの昇圧回路と接続されること、を特徴とするスイッチ駆動回路。
【請求項３】
請求項１に記載のスイッチ駆動回路において、
複数の前記スイッチの一方端は、前記ゲート部昇圧回路と接続されること、を特徴とするスイッチ駆動回路。
【請求項４】
請求項１から請求項３のいずれか１つに記載のスイッチ駆動回路において、
前記スイッチに対応して設けられる前記キャパシタは、ＭＯＳキャパシタであり、
前記ＭＯＳキャパシタは、前記スイッチ選択回路により選択した状態よりも選択しない状態の方が小さな容量値を有するように構成されること、
を特徴とするスイッチ駆動回路。
【請求項５】
請求項４に記載のスイッチ駆動回路において、
前記ＭＯＳキャパシタは、一方端をゲート端子とし、他方端をソース及びドレインを接続した端子とするＭＯＳトランジスタで構成されること、を特徴とするスイッチ駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート部の電位に応じて導通可否が切り換わる電圧駆動型の複数のスイッチを駆動するスイッチ駆動回路、及び当該スイッチ駆動回路を用いて構成され、半導体記憶装置のワード線に選択的に読み出し電圧を印加するワード線駆動回路に関する。
【背景技術】
【０００２】
制御端子に印加する電圧により入力端子と出力端子との間の電流を制御する素子として、電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）があり、そのうち特にＭＯＳ（Metal Oxide Semiconductor）トランジスタは、半導体集積回路においてよく用いられている。ＭＯＳトランジスタはスイッチとしても用いられ、ＭＯＳトランジスタの閾値電圧を挟んで、ゲートに印加するオン電圧とオフ電圧とが設定される。
【０００３】
ここで、閾値電圧に対するオン電圧の差を大きくすることでオン動作を高速にすることが可能である。この観点から回路の共通電源Ｖddを昇圧してゲートにオン電圧として印加することが行われる。
【０００４】
また、ＲＡＭやＲＯＭといった半導体記憶装置のワード線駆動回路は、ワード線を選択するスイッチ群をＭＯＳトランジスタで構成される。Ｖddの低下が図られる一方で、メモリセルからの高速読み出しを実現するため、ワード線電位をチップ内で昇圧しセル電流を確保することが一般的に行われている。この場合には、ワード線にスイッチとして接続されたＭＯＳトランジスタのソース及びドレインの電位がワード線電位に応じて高くなるため、このＭＯＳトランジスタのゲートに印加するオン電圧も昇圧する必要が生じる。
【０００５】
図９は、従来のワード線駆動回路の構成を説明するブロック図であり、選択されたワード線を昇圧する昇圧回路の構成を示している。ワード線駆動回路は、アドレス選択信号に基づいて、各ワード線ＷＬ１〜ＷＬｎ毎にデコード信号Ｄ１〜Ｄｎを生成する。各ワード線ＷＬｉ（ｉ＝１〜ｎ）にはそれぞれＭＯＳトランジスタＱＳｉのゲートに印加する電圧ＶＧｉを生成するゲート昇圧回路４-iと、ドレインに印加する電圧ＶＤｉを生成するドレイン昇圧回路６-iとが設けられる。これら各ワード線の昇圧回路４，６はそれぞれデコード信号に応じて動作する。例えば、デコード信号がワード線ＷＬ１の選択を示すものである場合には、ゲート昇圧回路４-1は昇圧したゲート電圧ＶＧ１を生成し、これによりＭＯＳトランジスタＱＳ１がオンし、ドレイン昇圧回路６-1が生成する昇圧したドレイン電圧ＶＤ１がワード線ＷＬ１に印加される。
【０００６】
図１０は、昇圧回路４，６の原理を説明する回路図である。ゲート昇圧回路４-iは、インバータ回路からなるドライバ１０、当該ドライバ１０とゲートとの間に直列に接続される２つのキャパシタＣ０１，Ｃ０２、及び複数のスイッチＳＷ１〜ＳＷ４を有する。ドレイン昇圧回路６-iは、ディレイ回路１２、インバータ回路からなるドライバ１４、当該ドライバ１４とドレインとの間に直列に接続されるキャパシタＣ０３、及びスイッチＳＷ５を有する。
【０００７】
図１１は、図１０に示す回路の動作を説明するタイミング図である。図１１には、デコード信号Ｄｉの他、ゲート昇圧回路４-iに関しては、ドライバ１０の出力端の電圧Ｖ０１、Ｃ０２の入力端子の電圧Ｖ０２、ＭＯＳトランジスタＱＳｉのゲート電圧ＶＧｉ、及び各ＳＷ１〜ＳＷ４のオン／オフを制御する制御信号が示され、ドレイン昇圧回路６に関しては、ディレイ回路１２の出力ＤＬ、ドレイン電圧ＶＤｉ、ワード線ＷＬｉの電位ＶＷｉ、及びＳＷ５の制御信号が示されている。ここではデコード信号Ｄｉは、Ｖdd（＞０）が非選択状態、ＧＮＤ（＝０Ｖ）が選択状態を表す。
【０００８】
まず、ゲート昇圧回路４-iの動作を説明する。非選択状態ではＣ０１の出力端子はＳＷ１によりＶddに接続される。ＳＷ１がオフされると、デコード信号ＤｉがＧＮＤに変化し、Ｃ０１の出力端子は電位Ｖddのフロート状態となる。この状態で、ドライバ１０がデコード信号Ｄｉを反転してＣ０１の入力端子にＶddを印加すると、Ｃ０１の出力端子の電位は静電誘導により２Ｖddに昇圧される。
【０００９】
ゲート昇圧回路４-iは、後述するドライバ昇圧回路６がＶＤを２Ｖddに昇圧することに対応して、より高いＶＧを生成する必要があり、そのためにＣ０２が設けられている。Ｃ０２の出力端子はＳＷ３により電位Ｖddに設定された上でフロート状態とされ、この状態で２Ｖddに昇圧されたＣ０１の出力端子とＣ０２の入力端子とがＳＷ２により接続される。これにより、Ｃ０２の出力端子の電位は静電誘導により３Ｖddに昇圧される。ＳＷ４をオンすることによりＣ０２の出力端子の３Ｖddはゲート電圧ＶＧとしてゲートに印加され、ＱＳｉがオンする。
【００１０】
ドレイン昇圧回路６-iの動作は、基本的にゲート昇圧回路４-iのドライバ１０、Ｃ０１、ＳＷ１の動作と同様であり、これによりドレイン電圧ＶＤｉが２Ｖddに昇圧される。ちなみに、ディレイ回路１２は、ＱＳｉがオンした後にＶＤｉが昇圧されるようにするためのものであり、昇圧されたＶＤｉはソースに伝達され、ワード線電位ＶＷｉが２Ｖddに昇圧される。
【００１１】
なお、各ＳＷ２〜ＳＷ５の制御は、デコード信号をトリガーにして行われる。
【特許文献１】特開２００１−２７３７８４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
半導体記憶装置のワード線駆動回路のように多数のスイッチを駆動する回路において、上述したゲート昇圧回路４のように、各スイッチ毎に昇圧回路を設けると、回路規模が大きくなるという問題があった。また、半導体記憶装置ではセルの高密度化に伴って、ワード線の間隔が微細となり、スイッチであるＭＯＳトランジスタも高密度に配置する必要がある。このような高密度にスイッチを配置する回路において、個々のスイッチに対応して昇圧回路を配置することはレイアウト上の困難をもたらすという問題があった。なお、半導体記憶装置においては、スイッチを制御するゲート昇圧回路４だけでなく、ドレイン昇圧回路６も各ワード線毎に配置することが、上述の問題を一層深刻なものとする。
【００１３】
また、ワード線駆動回路では、ドレイン電圧ＶＤを昇圧し、ゲート電圧ＶＧをＶＤよりさらに昇圧する必要がある。そのため、ゲート昇圧回路４はドレイン昇圧回路６より多段の昇圧動作を行う分、Ｃ０１，Ｃ０２といったキャパシタの切り換えを行うスイッチ構成及びその制御が複雑化するという問題があった。
【００１４】
本発明は上記問題点を解決するためになされたものであり、複数の電圧制御型スイッチを昇圧された電圧で駆動するスイッチ駆動回路やワード線駆動回路の構成を簡素化し、回路規模の縮小又は高密度化や、制御動作の単純化を可能とすることを目的とする。
【課題を解決するための手段】
【００１５】
本発明に係るスイッチ駆動回路は、ゲート部の電位に応じて導通可否が切り換えられる電圧駆動型の複数のスイッチを駆動するスイッチ駆動回路にあって、前記複数のスイッチより任意のスイッチを選択するスイッチ選択回路と、各々の前記各ゲート部に対応して設けられ、それぞれの一方端を対応する前記ゲート部と接続された複数のキャパシタと、複数の前記キャパシタの他方端に共通に接続されるゲート部昇圧回路と、を有するものである。
【００１６】
本発明に係るスイッチ駆動回路においては、複数の前記スイッチの一方端を、１つの昇圧回路と接続した構成とすることができる。
【００１７】
本発明に係るスイッチ駆動回路においては、複数の前記スイッチの一方端を、前記ゲート部昇圧回路と接続した構成とすることもできる。
【００１８】
他の本発明に係るスイッチ駆動回路においては、前記スイッチに対応して設けられる前記キャパシタが、ＭＯＳキャパシタであり、前記ＭＯＳキャパシタは、前記スイッチ選択回路により選択した状態よりも選択しない状態の方が小さな容量値を有するように構成される。前記ＭＯＳキャパシタは、一方端をゲート端子とし、他方端をソース及びドレインを接続した端子とするＭＯＳトランジスタで構成することができる。
【発明の効果】
【００１９】
本発明によれば、複数のスイッチのゲート部の昇圧は共通のゲート部昇圧回路で行われる。すなわち、各スイッチ毎にゲート部を昇圧する回路を要しない。また、本発明によるワード線駆動回路においては、さらにワード線昇圧回路も複数のスイッチに共通とすることができる。よって、本発明によれば、スイッチ駆動回路やワード線駆動回路の構成が簡素化され、回路規模の縮小・高密度化が図れる。また、本発明によれば、ゲート部の多段昇圧動作の一部が、昇圧対象のスイッチを選択する信号により行われる。すなわち、スイッチ選択回路が昇圧動作のうちの一部を担うため、ゲート部昇圧回路の昇圧動作を軽減することができ、その分、動作の単純化が図られる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。
【００２１】
［実施形態１］
図１は、本発明の第１の実施形態であるスイッチ回路２０の概略の回路図である。このスイッチ回路２０は、電圧駆動型スイッチとしてｎ個（ｎ≧２）のＭＯＳトランジスタＱＳｉ（ｉ＝１〜ｎ）と、本発明に係るスイッチ駆動回路とを含む。当該スイッチ駆動回路は、ＱＳｉにゲート電圧を供給し、そのオン／オフを制御する回路であり、オンするＱＳｉのゲートには、回路の基準電源Ｖdd（＞０）より昇圧した電圧を印加する。各ＱＳｉは、例えば、ドレインを信号入力端子ＩＮｉ、ソースを信号出力端子ＯＵＴｉとし、オン時にはＩＮｉからＯＵＴｉへの信号の通過を可能とし、オフ時には信号通過を遮断する。
【００２２】
スイッチ駆動回路は、スイッチ選択回路２２、各ＱＳｉ毎に設けられるキャパシタＣＧｉ、及びゲート昇圧回路２４を含んで構成される。各ＱＳｉのゲートは、スイッチ選択回路２２の出力端子に接続され、スイッチ選択回路２２から選択信号を供給される。各ＱＳｉのゲートにはＣＧｉの一方端が接続される。ゲート昇圧回路２４の出力端子には、各ＱＳｉのＣＧｉの他方端が並列に接続され、ゲート昇圧回路２４はこれらＣＧｉに共通の電圧を印加する。
【００２３】
スイッチ選択回路２２は、複数のＱＳｉのうちの一部を、オン状態にするスイッチとして選択し、この選択スイッチに対して選択信号としてＶddを出力し、選択スイッチのゲートを電位Ｖddに充電する。一方、選択スイッチとして選択されなかった非選択スイッチに対しては選択信号として０Ｖを出力する。このときスイッチ選択回路２２は、非選択スイッチのゲートをＧＮＤに接続する。すなわち、非選択スイッチのゲートは放電可能に設定され、その電位が０Ｖに維持される。このスイッチ選択回路２２は例えば、図２に示すような回路を各ＱＳｉに対応して設けることで実現することができる。
【００２４】
図２は、スイッチ選択回路２２を構成する基本回路の一例の概略の回路図である。この回路は、ｎチャネルＭＯＳトランジスタＱＮ１、ｐチャネルＭＯＳトランジスタＱＰ１，ＱＰ２を含んで構成される。ＱＮ１，ＱＰ１のゲートは共通の入力端子ＩＮＢに接続され、ＱＮ１，ＱＰ１のドレインは共通の出力端子ＯＵＴＢに接続される。ＱＮ１のソースはＧＮＤ（０Ｖ）に接地され、ＱＰ１のソースはＱＰ２を介してＶddに接続される。さらに、ＱＰ１のソースはバルクに接続される。これらＱＮ１，ＱＰ１はインバータを構成し、例えば、ＩＮＢにＶddが入力される状態では、ＱＮ１がオン、ＱP１がオフし、ＯＵＴＢはＧＮＤに接続され０Ｖを出力する。なお、この状態では、ＱＰ２は、ＯＵＴＢの０Ｖをゲートに印加されオンしている。一方、ＩＮＢへの入力がＶddから０Ｖに変化すると、ＱＮ１がオフ、ＱP１がオンし、ＯＵＴＢはオン状態にあるＱP１及びＱP２を介してＶddに接続される。ＯＵＴＢの電位がＶddに上昇するとＱP２はオフし、ＯＵＴＢはＧＮＤ及びＶddの双方から電気的に切り離されフローティング状態となる。
【００２５】
例えば、ドレインが２Ｖddに昇圧されたＱＳｉをオンするために、本実施形態ではゲート電圧ＶＧｉを３Ｖddに昇圧可能に構成する。これに対応して、ゲート昇圧回路２４は２Ｖddを出力可能に構成される。図３は、本実施形態におけるゲート昇圧回路２４の一例の概略の構成を示す回路図である。このゲート昇圧回路２４は、図２に示す回路に、奇数段のインバータ３４及びキャパシタＣＢを加えた構成を有している。インバータ３４の入力端はゲート昇圧回路２４の入力端子ＩＮＢに接続され、出力端はＣＢの一方端子に接続される。ＣＢの他方端子はＱＰ１のソース及びバルクに接続される。インバータ３４は、ＩＮＢへの入力信号Ｖ１を反転し、かつ遅延させた信号Ｖ２を生成する。
【００２６】
このゲート昇圧回路２４は、Ｖ１がＶddであるとき、ＱＮ１がオンし、ＯＵＴＢから出力信号Ｖ３として０Ｖを出力する。
【００２７】
一方、Ｖ１がＶddから０Ｖに変化すると、まず、Ｖ３がＶddに昇圧されると共に、ＱＮ１，ＱＰ２がオフ、ＱＰ１がオンの状態となる。その後、インバータ３４でＶ１の変化に遅れてＶ２がＶddに上昇し、ＣＢの静電誘導によりＱＰ１のソースの電位がＶddだけ昇圧される。このときＱＰ１はオン状態であるので、Ｖ３もＶddだけ上昇し、２Ｖddとなる。
【００２８】
ちなみに、Ｖ３をＶddから２Ｖddに昇圧する際に、ＣＧｉ等のゲート昇圧回路２４に寄生する容量を充電する電荷は、ＣＢから供給される。そのためＣＢは、ゲート昇圧回路２４に寄生する容量をＶddから２Ｖddへ充電可能な容量に設定される。
【００２９】
また、本実施形態では、複数のＭＯＳトランジスタＱＳｉに対し、１つのゲート昇圧回路２４で昇圧するために、各ＣＧｉは、ゲート側の電位がゲート昇圧回路２４側の電位と比べて高い場合より低い場合にて容量値が小さくなるＭＯＳキャパシタで構成している。この構成では、ゲート昇圧回路２４の充電時において、選択スイッチに対応するＣＧｉの容量より、非選択スイッチに対応するＣＧｉの容量が小さくなる。このように構成した場合、ＱＳ１の数が多い場合であっても、同時にオンされるスイッチの数が少ない使用形態では、ゲート昇圧回路２４が昇圧時に充電すべき容量が抑制される。すなわち、ゲート昇圧回路２４に必要な駆動能力が低減され、その回路規模の縮小を図ることができる。
【００３０】
このようなＭＯＳキャパシタは、ソース及びドレインを接続して１つの端子としたＭＯＳトランジスタで構成することができる。図４は、ＣＧｉをこのＭＯＳトランジスタからなるＭＯＳキャパシタとした構成を説明する回路図である。ＣＧｉはｎチャネルＭＯＳトランジスタＱＣで構成され、ゲート昇圧回路２４による充電時にて、非選択スイッチに対応するＣＧｉでは、ＱＣのソース、ドレインの電位ＶＣＳＤよりＱＣのゲートの電位ＶＣＧが低い、すなわちＶＣＳＤ＞ＶＣＧという状態になる。この場合、ＱＣのソース、ドレイン近傍には空乏層が形成され、ゲート昇圧回路２４にＣＧｉとして寄生する容量は、主としてＱＣのミラー容量Ｃmと接合容量Ｃjである。これに対して、選択スイッチに対応するＣＧｉでは、ＶＣＳＤ＜ＶＣＧとなり、ＱＣのチャネル領域に反転層が形成され、ＱＣのゲート容量Ｃgがゲート昇圧回路２４に寄生する。ここで、一般に、Ｃm＋Ｃj≪Ｃgであるため、多数のＱＳｉが駆動対象となるスイッチとして設けられている場合でも、昇圧時にゲート昇圧回路２４に寄生する総容量が抑制される。
【００３１】
次に、スイッチ回路２０の動作を説明する。図５は、ＱＳ１を選択スイッチとし、その他のＱＳｉを非選択スイッチとする場合のスイッチ回路２０の動作を説明する模式的なタイミング図である。図５では、選択スイッチと対比するために、ＱＳ２の動作を非選択スイッチの例として示しており、図５には、ゲート昇圧回路２４におけるＶ１〜Ｖ３、及びＱＳ１，ＱＳ２それぞれのゲート電位ＶＧ１，ＶＧ２が示されている。
【００３２】
全てのＱＳｉがオフとされる状態では、各ＱＳｉのゲートがスイッチ選択回路２２により接地され、ＶＧ１，ＶＧ２は０Ｖである。また、このとき、ゲート昇圧回路２４の入力端子の電位Ｖ１をＶddに設定して、その出力端子の電位Ｖ３を０Ｖに設定する。なお、ゲート昇圧回路２４の入力端子への入力信号はスイッチ選択回路２２から供給され、スイッチ選択回路２２がＱＳｉのオン／オフ動作に連動してゲート昇圧回路２４の出力端子の電位Ｖ３を制御する。
【００３３】
スイッチ選択回路２２は、ＱＳ１をオンするために時刻ｔ１にて、ＱＳ１に対する選択信号線をＶddに昇圧し、これによりＶＧ１の電位はＶddに上昇する。
【００３４】
また、例えば、時刻ｔ１後の時刻ｔ２にて、スイッチ選択回路２２はＶ１をＶddから０Ｖに遷移させる。すると、ゲート昇圧回路２４は上述したようにまず、Ｖ３を０ＶからＶddに引き上げる。さらにＶ２が０ＶからＶddに上昇するのに応じて、Ｖ３はＶddから２Ｖddに昇圧される。この過程にて、各キャパシタＣＧｉは充電され、各ＣＧｉのゲート昇圧回路２４に接続される側の電位は２Ｖddに昇圧される。このとき、選択スイッチに対応するＣＧ１の反対側の電位は静電誘導により、時刻ｔ１での動作で設定された電位Ｖddからさらに上昇し３Ｖddに昇圧される。これに応じてＶＧ１も３Ｖddに昇圧され、ＱＳ１はオンし、ＩＮｉからＯＵＴｉへの信号の通過を可能とする。一方、非選択スイッチに対応するＣＧ２の反対側はスイッチ選択回路２２にて接地されているため電位が０Ｖに維持され、ＱＳ２はオフ状態に保たれる。
【００３５】
ＱＳ１をオフ状態に戻す場合には、例えば、スイッチ選択回路２２は、ＱＳ１への選択信号の出力回路の状態を０Ｖ出力状態に切り換える（時刻ｔ３）。これによりＱＳ１のゲートが接地されてＶＧ１は０Ｖとなり、ＱＳ１はオフ状態となる。
【００３６】
なお、ゲート昇圧回路２４の出力端子の電位Ｖ３は、何れかのＱＳｉを新たにオン状態とする動作に先行して０Ｖに設定され、次の昇圧動作に備える。
【００３７】
また、ここでは、ＱＣをｎチャネルＭＯＳトランジスタで構成したが、ｐチャネルＭＯＳトランジスタで構成することもでき、その場合は、ゲートがゲート昇圧回路２４に接続され、ソース及びドレインがＱＳｉのゲートに接続される。
【００３８】
［実施形態２］
図６は、本発明の第２の実施形態であるワード線駆動回路３０の概略の回路図である。このワード線駆動回路３０は、半導体記憶装置のｎ本（ｎ≧２）のワード線ＷＬｉ（ｉ＝１〜ｎ）の何れかを選択的に昇圧する回路である。ワード線駆動回路３０は、上記第１の実施形態のスイッチ回路２０を用いて構成されており、以下、第１の実施形態と同様の構成要素には同一の符号を付して、説明を簡素化する。
【００３９】
ワード線駆動回路３０は、スイッチとしてＱＳｉ（ｉ＝１〜ｎ）を有し、さらに、スイッチ選択回路２２、ＣＧｉ、ゲート昇圧回路２４、及びドレイン昇圧回路３２を含んで構成される。ドレイン昇圧回路３２の出力端子には、各ＱＳｉのドレインが並列に接続され、ドレイン昇圧回路３２はこれらドレインに共通の電圧を印加する。例えば、ドレイン昇圧回路３２は、ワード線を基準電圧であるＶddより高い電圧に昇圧可能に構成され、本実施形態ではドレイン昇圧回路３２は、２Ｖddを出力する。
【００４０】
スイッチ選択回路２２は、アドレス選択信号ＡＤに基づいて、各ワード線毎に選択信号（デコード信号）を出力する。この選択信号は、第１の実施形態と同様に、選択スイッチのゲートをＶddに設定し、非選択スイッチのゲートを接地により０Ｖに設定するものである。
【００４１】
ドレイン昇圧回路３２は図３に示すゲート昇圧回路２４と同様の構成とすることができる。ドレイン昇圧回路３２に設けられるＣＢも、ドレイン昇圧回路３２の出力端子の電圧をＶddから２Ｖddへ昇圧する際に、ドレイン昇圧回路３２に寄生する容量、例えば、選択スイッチによりドレイン昇圧回路３２に接続されたワード線等の容量を、Ｖddから２Ｖddへ充電し昇圧できる容量に設定される。
【００４２】
次に、ワード線駆動回路３０の動作を説明する。図７は、ＱＳ１を選択スイッチとしてワード線ＷＬ１を昇圧し、その他のＱＳｉを非選択スイッチとする場合のワード線駆動回路３０の動作を説明する模式的なタイミング図である。図７では、選択スイッチと対比するために、ＱＳ２の動作を非選択スイッチの例として示しており、図７には、ゲート昇圧回路２４におけるＶ１〜Ｖ３、ドレイン昇圧回路３２の出力電圧ＶＤ、ＱＳ１，ＱＳ２それぞれのゲート電位ＶＧ１，ＶＧ２、及びワード線ＷＬ１，ＷＬ２それぞれの電位ＶＷ１、ＶＷ２が示されている。
【００４３】
全てのＱＳｉがオフとされる状態では、各ＱＳｉのゲートがスイッチ選択回路２２により接地され、ＶＧ１，ＶＧ２は０Ｖである。また、このとき、ゲート昇圧回路２４の入力端子の電位Ｖ１をＶddに設定して、その出力端子の電位Ｖ３を０Ｖに設定する。なお、ゲート昇圧回路２４の入力端子への入力信号はスイッチ選択回路２２から供給され、スイッチ選択回路２２がＱＳｉのオン／オフ動作に連動してゲート昇圧回路２４の出力端子の電位Ｖ３を制御する。
【００４４】
スイッチ選択回路２２は、ＱＳ１をオンするために時刻ｔ１にて、ＱＳ１に対する選択信号線をＶddに昇圧し、これによりＶＧ１の電位はＶddに上昇する。
【００４５】
また、例えば、時刻ｔ１後の時刻ｔ２にて、スイッチ選択回路２２はＶ１をＶddから０Ｖに遷移させる。すると、ゲート昇圧回路２４は上述したようにまず、Ｖ３を０ＶからＶddに引き上げる。さらにＶ２が０ＶからＶddに上昇するのに応じて、Ｖ３はＶddから２Ｖddに昇圧される。この過程にて、各キャパシタＣＧｉは充電され、各ＣＧｉのゲート昇圧回路２４に接続される側の電位は２Ｖddに昇圧される。このとき、選択スイッチに対応するＣＧ１の反対側の電位は静電誘導により、時刻ｔ１での動作で設定された電位Ｖddからさらに上昇し３Ｖddに昇圧される。これに応じてＶＧ１も３Ｖddに昇圧され、ＱＳ１はオンし、ワード線ＷＬ１をドレイン昇圧回路３２に接続する。一方、非選択スイッチに対応するＣＧ２の反対側はスイッチ選択回路２２にて接地されているため、電位が０Ｖに維持され、ＱＳ２はオフ状態に保たれる。
【００４６】
例えば、ドレイン昇圧回路３２は、時刻ｔ２後の時刻ｔ３にて、出力端子電圧ＶＤを０Ｖから２Ｖddに上昇させる。このとき、ＱＳ１のオン動作によりすでにドレイン昇圧回路３２に接続されているＷＬ１の電位も２Ｖddに昇圧される。一方、オフ状態のＱＳ２によりドレイン昇圧回路３２との間を遮断されているＷＬ２の電位は０Ｖに維持される。なお、ドレイン昇圧回路３２への入力信号は、ゲート昇圧回路２４と同様に、スイッチ選択回路２２から供給され、スイッチ選択回路２２がＱＳｉのオン／オフ動作に連動してＶＤを制御する。
【００４７】
ＱＳ１をオフ状態に戻す場合には、スイッチ選択回路２２は、例えば、ドレイン昇圧回路３２への入力信号をＶddに上昇させる。これにより、ドレイン昇圧回路３２の出力端子がＱＮ１を介して接地され、ＷＬ１の電位が０Ｖにリセットされる。さらに、スイッチ選択回路２２は、ＱＳ１への選択信号の出力回路の状態を０Ｖ出力状態に切り換える。これによりＱＳ１のゲートが接地されてＶＧ１は０Ｖとなり、ＱＳ１はオフ状態となる。
【００４８】
以上、第２の実施形態では、ゲート昇圧回路２４、ドレイン昇圧回路３２とを別個に備えたワード線駆動回路３０を説明した。この構成によれば、ゲート及びドレインの昇圧レベルをそれぞれ独立に設定でき、また、それにより各昇圧回路２４，３２の駆動能力をそれぞれ好適に設定することができる。また、ゲート及びドレインの昇圧タイミングをそれぞれ独立に制御でき、例えば、半導体記憶装置の読み出し動作の高速化という観点から、それぞれのタイミングを好適に設定することが可能となる。
【００４９】
なお、本ワード線駆動回路３０のＣＧｉも、第１の実施形態と同様に、ＭＯＳトランジスタからなるＭＯＳキャパシタで構成することができる。これにより、ゲート昇圧回路２４の駆動負荷が軽減されること、及びＣＢの容量を低減できることから、ゲート昇圧回路２４の回路規模の縮小が図られる。
【００５０】
［実施形態３］
図８は、本発明の第３の実施形態であるワード線駆動回路４０の概略の回路図である。このワード線駆動回路４０は、上記第２の実施形態で説明したワード線駆動回路３０と同様に、半導体記憶装置のｎ本（ｎ≧２）のワード線ＷＬｉ（ｉ＝１〜ｎ）の何れかを選択的に昇圧する回路である。ワード線駆動回路４０がワード線駆動回路３０と基本的に相違する点は、ゲート昇圧回路２４とドレイン昇圧回路３２とを一体とし、さらに回路構成を簡素化し、回路規模の縮小を可能とした点にある。その他のワード線駆動回路４０の構成及び動作は、ワード線駆動回路３０と基本的に同様である。そのため、図８及び以下の説明では、ワード線駆動回路３０と同様の構成要素には同一の符号を付して説明を省略している。
【００５１】
本回路のゲート昇圧回路４２は、ワード線駆動回路３０におけるドレイン昇圧回路３２を兼ねており、その出力端子は各ＣＧｉ、及び各ＱＳｉのドレインに共通に接続される。ゲート昇圧回路４２は、例えば、スイッチ選択回路２２からの入力信号に応じて、出力端子電圧を０Ｖから２Ｖddに昇圧可能な回路であり、図３に示した回路構成とすることができる。
【００５２】
なお、以上の実施形態では、スイッチ選択回路は複数のスイッチのうちの１つを選択するとしたが、本発明はこれに限られない。すなわち、複数のスイッチのうちの一部であれば、２つ又は３つといった任意の個数を選択する構成とすることができる。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１の実施形態であるスイッチ回路の概略の回路図である。
【図２】スイッチ選択回路を構成する基本回路の一例の概略の回路図である。ゲート昇圧回路の一例の概略の構成を示す回路図である。
【図３】ゲート昇圧回路の一例の概略の構成を示す回路図である。
【図４】ＣＧｉをＭＯＳトランジスタからなるＭＯＳキャパシタとした構成を説明する回路図である。
【図５】第１の実施形態のスイッチ回路の動作を説明する模式的なタイミング図である。
【図６】本発明の第２の実施形態であるワード線駆動回路の概略の回路図である。
【図７】第２の実施形態のワード線駆動回路の動作を説明する模式的なタイミング図である。
【図８】本発明の第３の実施形態であるワード線駆動回路の概略の回路図である。
【図９】従来のワード線駆動回路の構成を説明するブロック図である。
【図１０】従来のワード線駆動回路を構成する昇圧回路の原理を説明する回路図である。
【図１１】図１０に示す昇圧回路の動作を説明するタイミング図である。
【符号の説明】
【００５４】
２０  スイッチ回路、２２  スイッチ選択回路、２４，４２  ゲート昇圧回路、３０，４０  ワード線駆動回路、３２  ドレイン昇圧回路、３４  インバータ、ＣＧｉ，ＣＢ  キャパシタ、ＱＳｉ，ＱＮ１，ＱＰ１，ＱＰ２，ＱＣ  ＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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