(57)【要約】【課題】  検査コストを抑えて、ＰＯＰ接続箇所の接続不良を容易に検出可能な電子機器を提供する。【解決手段】  ＣＰＵ２１のＩＯ端子＃１が基板上の配線にて下段ＰＫＧ２の裏面のＡ１端子に配線され、このＡ１端子は表面のＡ’１端子に導通し、上段ＰＫＧ１の裏面のａ１端子と半田付けされる。このａ１端子は内部接続されたａ２１端子から下段ＰＫＧ２の表面のＡ’２１端子に半田付けされる。このＡ’２１端子は裏面のＡ２１端子に導通し、基板上の配線によってＡＡ２１端子に配線される。ＡＡ２１端子はＡＡ’２１端子に導通し、ＡＡ’２１端子とａａ２１端子とが半田付けされ、上段ＰＫＧ１のａａ２１端子がａ１端子に内部接続され、ＡＡ’１端子と半田付けされる。このＡＡ’１端子が裏面のＡＡ１端子に導通し、ＡＡ１端子が基板上の配線によってＣＰＵ２１のＩＯ端子＃２に接続される。【選択図】      図６
2008232769.tif 000002
【特許請求の範囲】
【請求項１】
基板に実装された下段ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）パッケージ上に上段ＬＳＩパケッジを実装してなるＰＯＰ（Ｐａｋｅｇｅ  Ｏｎ  Ｐａｋｅｇｅ）構成の電子部品を用いる電子機器であって、
前記上段ＬＳＩパッケージにおいて、前記下段ＬＳＩパッケージに対向する面上の四隅の端子のうちの第１及び第２の端子を内部接続し、前記四隅の端子のうちの第３及び第４の端子を内部接続するとともに、
前記下段ＬＳＩパッケージにおいて、前記上段ＬＳＩパッケージに対向する表面上の四隅の端子と前記基板に対向する裏面上の四隅の端子とを互いに対応する端子同士で内部導通し、
前記上段ＬＳＩパッケージの前記四隅の端子と前記下段ＬＳＩパッケージの前記表面上の四隅の端子と前記裏面上の四隅の端子とを順次接続してチェーン構造としたことを特徴とする電子機器。
【請求項２】
基板に実装された下段ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）パッケージ上に上段ＬＳＩパケッジを実装してなるＰＯＰ（Ｐａｋｅｇｅ  Ｏｎ  Ｐａｋｅｇｅ）構成の電子部品を用いる電子機器であって、
前記上段ＬＳＩパッケージにおいて、前記下段ＬＳＩパッケージに対向する面上の四隅の端子のうちの第１及び第２の端子を内部接続し、前記四隅の端子のうちの第３及び第４の端子を内部接続するとともに、
前記下段ＬＳＩパッケージにおいて、前記上段ＬＳＩパッケージに対向する表面上に前記ＰＯＰ構成の接続検査用の入出力端子を設け、
前記上段ＬＳＩパッケージの前記四隅の端子と前記下段ＬＳＩパッケージの前記表面上の四隅の端子と前記入出力端子とを順次接続してチェーン構造としたことを特徴とする電子機器。
【請求項３】
前記上段ＬＳＩパッケージ及び前記下段ＬＳＩパッケージは、少なくともＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）型及びＣＳＰ（Ｃｈｉｐ  Ｓｃａｌｅ  Ｐａｃｋａｇｅ）型のいずれかの電子部品であることを請求項１または請求項２記載の特徴とする電子機器。
【請求項４】
前記チェーン構造に予め設定した特定の信号を入力し、当該チェーン構造から前記特定信号が出力されるかを判定することで、前記上段ＬＳＩパッケージの前記四隅の端子と前記下段ＬＳＩパッケージの前記表面上の四隅の端子とが正常に半田付けされていることを検査することを特徴とする請求項１から請求項３のいずれか記載の特徴とする電子機器。
【請求項５】
前記上段ＬＳＩパッケージ及び前記下段ＬＳＩパッケージにおいて、中央部分の端子にて前記チェーン構造を形成することを特徴とする請求項１から請求項４のいずれか記載の特徴とする電子機器。
【請求項６】
基板に実装された下段ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）パッケージ上に上段ＬＳＩパケッジを実装してなるＰＯＰ（Ｐａｋｅｇｅ  Ｏｎ  Ｐａｋｅｇｅ）構成の電子部品を用いる電子機器に用いる接続良否判定方法であって、
前記上段ＬＳＩパッケージにおいて、前記下段ＬＳＩパッケージに対向する面上の四隅の端子のうちの第１及び第２の端子を内部接続し、前記四隅の端子のうちの第３及び第４の端子を内部接続するとともに、
前記下段ＬＳＩパッケージにおいて、前記上段ＬＳＩパッケージに対向する表面上の四隅の端子と前記基板に対向する裏面上の四隅の端子とを互いに対応する端子同士で内部導通し、
前記上段ＬＳＩパッケージの前記四隅の端子と前記下段ＬＳＩパッケージの前記表面上の四隅の端子と前記裏面上の四隅の端子とを順次接続してチェーン構造とし、
前記チェーン構造に予め設定した特定の信号を入力し、当該チェーン構造から前記特定信号が出力されるかを判定することで、前記上段ＬＳＩパッケージの前記四隅の端子と前記下段ＬＳＩパッケージの前記表面上の四隅の端子とが正常に半田付けされていることを検査することを特徴とする接続良否判定方法。
【請求項７】
基板に実装された下段ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）パッケージ上に上段ＬＳＩパケッジを実装してなるＰＯＰ（Ｐａｋｅｇｅ  Ｏｎ  Ｐａｋｅｇｅ）構成の電子部品を用いる電子機器に用いる接続良否判定方法であって、
前記上段ＬＳＩパッケージにおいて、前記下段ＬＳＩパッケージに対向する面上の四隅の端子のうちの第１及び第２の端子を内部接続し、前記四隅の端子のうちの第３及び第４の端子を内部接続するとともに、
前記下段ＬＳＩパッケージにおいて、前記上段ＬＳＩパッケージに対向する表面上に前記ＰＯＰ構成の接続検査用の入出力端子を設け、
前記上段ＬＳＩパッケージの前記四隅の端子と前記下段ＬＳＩパッケージの前記表面上の四隅の端子と前記入出力端子とを順次接続してチェーン構造とし、
前記チェーン構造に予め設定した特定の信号を入力し、当該チェーン構造から前記特定信号が出力されるかを判定することで、前記上段ＬＳＩパッケージの前記四隅の端子と前記下段ＬＳＩパッケージの前記表面上の四隅の端子とが正常に半田付けされていることを検査することを特徴とする接続良否判定方法。
【請求項８】
前記上段ＬＳＩパッケージ及び前記下段ＬＳＩパッケージは、少なくともＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）型及びＣＳＰ（Ｃｈｉｐ  Ｓｃａｌｅ  Ｐａｃｋａｇｅ）型のいずれかの電子部品であることを請求項６または請求項７記載の特徴とする接続良否判定方法。
【請求項９】
前記上段ＬＳＩパッケージ及び前記下段ＬＳＩパッケージにおいて、中央部分の端子にて前記チェーン構造を形成することを特徴とする請求項６から請求項８のいずれか記載の特徴とする接続良否判定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子機器及びそれに用いる接続良否判定方法に関し、特に電子機器に使用するＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ：大規模集積回路）パッケージの各端子の接続良否の判定に関する。
【背景技術】
【０００２】
一般に、（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）型、ＣＳＰ（Ｃｈｉｐ  Ｓｃａｌｅ  Ｐａｃｋａｇｅ）型の電子部品を採用する場合には、実装済みの基板を電子機器として組み立ててゆく行程の中で、動作検査を実施して不良となった時、これが電子部品の接続不良によるものなのか、他の要因によるものなのかを判断することができない場合が生ずるため、基板への電子部品の実装状態を検査する必要がある。
【０００３】
ＰＯＰ（Ｐａｋｅｇｅ  Ｏｎ  Ｐａｋｅｇｅ）構造のＬＳＩを採用する場合には、プリスタック状態で一度検査を実施してから電子機器に実装する方法が考えられるが、この場合には専用の検査設備が必要であり、検査工数も必要となるため、コストが高くなるという課題がある。
【０００４】
これらの課題に対して、従来の技術としては、実際に下段ＰＫＧ（Ｐａｋｅｇｅ）のＣＰＵ（中央処理装置）からアドレス／データバスを使用して上段ＰＫＧ（ここでは上段ＰＫＧがメモリである場合）にメモリアクセスすることで正常に接続されているかを確認するものがある（例えば、特許文献１参照）。
【０００５】
また、他の技術としては、大小２種類の半田ボールを設けて検査用の小さい半田ボールが接続されたかを検査する方法（例えば、特許文献２参照）、基板のランドを２分割して実装後に２分割されたランドがつながっているかを検査する方法（例えば、特許文献３参照）等も提案されている。
【０００６】
【特許文献１】特開２００４−１７７２２４号公報
【特許文献２】特開平１１−０５４８８１号公報
【特許文献３】特開２００３−０４３７１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述した従来の電子部品では、ＢＧＡ型、ＣＳＰ型のような半田ボールを具備する電子部品の場合、プリント基板に半田付けされた際に電極部が当該電子部品と当該プリント基板との間に隠れてしまうため、半田付けの状態を確認することが困難である。
【０００８】
また、従来の電子部品では、ＰＯＰ構造の電子部品の場合、ＰＯＰ接続箇所不良であるのかを確認することが困難である。そのため、上段ＰＫＧと下段ＰＫＧとだけを先に実装したプリスタックと呼ばれる状態で専用設備を用いて予め検査を実施することも行われている。
【０００９】
さらに、従来の電子部品では、通常の電子機器の動作検査でも不良判定が可能であるが、ＰＯＰ接続箇所の半田付け不良の原因を特定することができず、実装した基板ごと廃棄処分されるケースもあり、電子機器のコストアップにもつながっている。
【００１０】
上記の特許文献１に記載の技術では、実際に下段ＰＫＧのＣＰＵからアドレス／データバスを使用して上段ＰＫＧ（ここでは上段ＰＫＧがメモリである場合）にメモリアクセスすることで正常に接続されているかを確認するものがあるが、全ての信号線の接続を確認するためには検査が煩雑であり、検査時間も長くなるという課題がある。また、上記の特許文献２，３では、特殊形状の電子部品となったり、特殊な専用基板となるため、コストアップしてしまうという課題がある。
【００１１】
そこで、本発明の目的は上記の問題点を解消し、検査コストを抑えて、ＰＯＰ接続箇所の接続不良を容易に検出することができる電子機器及び及びそれに用いる接続良否判定方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明による電子機器は、基板に実装された下段ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）パッケージ上に上段ＬＳＩパケッジを実装してなるＰＯＰ（Ｐａｋｅｇｅ  Ｏｎ  Ｐａｋｅｇｅ）構成の電子部品を用いる電子機器であって、
前記上段ＬＳＩパッケージにおいて、前記下段ＬＳＩパッケージに対向する面上の四隅の端子のうちの第１及び第２の端子を内部接続し、前記四隅の端子のうちの第３及び第４の端子を内部接続するとともに、
前記下段ＬＳＩパッケージにおいて、前記上段ＬＳＩパッケージに対向する表面上の四隅の端子と前記基板に対向する裏面上の四隅の端子とを互いに対応する端子同士で内部導通し、
前記上段ＬＳＩパッケージの前記四隅の端子と前記下段ＬＳＩパッケージの前記表面上の四隅の端子と前記裏面上の四隅の端子とを順次接続してチェーン構造としている。
【００１３】
本発明による他の電子機器は、基板に実装された下段ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）パッケージ上に上段ＬＳＩパケッジを実装してなるＰＯＰ（Ｐａｋｅｇｅ  Ｏｎ  Ｐａｋｅｇｅ）構成の電子部品を用いる電子機器であって、
前記上段ＬＳＩパッケージにおいて、前記下段ＬＳＩパッケージに対向する面上の四隅の端子のうちの第１及び第２の端子を内部接続し、前記四隅の端子のうちの第３及び第４の端子を内部接続するとともに、
前記下段ＬＳＩパッケージにおいて、前記上段ＬＳＩパッケージに対向する表面上に前記ＰＯＰ構成の接続検査用の入出力端子を設け、
前記上段ＬＳＩパッケージの前記四隅の端子と前記下段ＬＳＩパッケージの前記表面上の四隅の端子と前記入出力端子とを順次接続してチェーン構造としている。
【００１４】
本発明による接続良否判定方法は、基板に実装された下段ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）パッケージ上に上段ＬＳＩパケッジを実装してなるＰＯＰ（Ｐａｋｅｇｅ  Ｏｎ  Ｐａｋｅｇｅ）構成の電子部品を用いる電子機器に用いる接続良否判定方法であって、
前記上段ＬＳＩパッケージにおいて、前記下段ＬＳＩパッケージに対向する面上の四隅の端子のうちの第１及び第２の端子を内部接続し、前記四隅の端子のうちの第３及び第４の端子を内部接続するとともに、
前記下段ＬＳＩパッケージにおいて、前記上段ＬＳＩパッケージに対向する表面上の四隅の端子と前記基板に対向する裏面上の四隅の端子とを互いに対応する端子同士で内部導通し、
前記上段ＬＳＩパッケージの前記四隅の端子と前記下段ＬＳＩパッケージの前記表面上の四隅の端子と前記裏面上の四隅の端子とを順次接続してチェーン構造とし、
前記チェーン構造に予め設定した特定の信号を入力し、当該チェーン構造から前記特定信号が出力されるかを判定することで、前記上段ＬＳＩパッケージの前記四隅の端子と前記下段ＬＳＩパッケージの前記表面上の四隅の端子とが正常に半田付けされていることを検査している。
【００１５】
本発明による他の接続良否判定方法は、基板に実装された下段ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）パッケージ上に上段ＬＳＩパケッジを実装してなるＰＯＰ（Ｐａｋｅｇｅ  Ｏｎ  Ｐａｋｅｇｅ）構成の電子部品を用いる電子機器に用いる接続良否判定方法であって、
前記上段ＬＳＩパッケージにおいて、前記下段ＬＳＩパッケージに対向する面上の四隅の端子のうちの第１及び第２の端子を内部接続し、前記四隅の端子のうちの第３及び第４の端子を内部接続するとともに、
前記下段ＬＳＩパッケージにおいて、前記上段ＬＳＩパッケージに対向する表面上に前記ＰＯＰ構成の接続検査用の入出力端子を設け、
前記上段ＬＳＩパッケージの前記四隅の端子と前記下段ＬＳＩパッケージの前記表面上の四隅の端子と前記入出力端子とを順次接続してチェーン構造とし、
前記チェーン構造に予め設定した特定の信号を入力し、当該チェーン構造から前記特定信号が出力されるかを判定することで、前記上段ＬＳＩパッケージの前記四隅の端子と前記下段ＬＳＩパッケージの前記表面上の四隅の端子とが正常に半田付けされていることを検査している。
【００１６】
すなわち、本発明の電子機器は、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）型、ＣＳＰ（Ｃｈｉｐ  Ｓｃａｌｅ  Ｐａｃｋａｇｅ）型の電子部品［ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ：大規模集積回路）パッケージ］実装において、特にＰＯＰ（Ｐａｋｅｇｅ  Ｏｎ  Ｐａｋｅｇｅ）構成の電子部品を採用した電子機器にて実装後にＰＯＰ接続箇所が不良であるのかを容易に切り分けることを可能とすることを特徴としている。
【００１７】
具体的に説明すると、本発明の電子機器では、ＰＯＰ接続箇所の半田付け良否を４隅の端子が正常に半田付けされていることで検査することを特徴とする。ここで、一般にＢＧＡ型、ＣＳＰ型の実装においては、電子部品の傾きやそり、また位置ずれ等による接続不良が多数を占めると考えられることから、４隅の接続を検査することで、ＰＯＰ構成の電子部品全体の接続良否を判定することが可能となる。
【００１８】
つまり、本発明の電子機器では、ＰＯＰ構成の上段のＬＳＩパッケージの格子状に配列された端子において、４隅の端子間を内部接続しており（同一行または同一列の端子間を接続して接続された端子の組を２組設ける）、また下段のＬＳＩパッケージの格子状に配列された端子において、４隅の端子を表面と裏面とで導通させている。
【００１９】
これによって、本発明の電子機器では、上段のＬＳＩパッケージ及び下段のＬＳＩパッケージの一つの端子から特定の信号を入力し、上段のＬＳＩパッケージの４隅の端子及び下段のＬＳＩパッケージの４隅の端子をそれぞれ通過した信号がその特定の信号として出力されるかを判定することで、ＰＯＰ構成の電子部品全体の接続良否を判定することを可能としている。したがって、本発明の電子機器では、ＬＳＩパッケージにおいて、検査コストを抑えて、ＰＯＰ接続箇所の接続不良を容易に検出することが可能となる。
【発明の効果】
【００２０】
本発明は、上記のような構成及び動作とすることで、検査コストを抑えて、ＰＯＰ接続箇所の接続不良を容易に検出することができるという効果が得られる。
【発明を実施するための最良の形態】
【００２１】
次に、本発明の実施例について図面を参照して説明する。
【実施例１】
【００２２】
図１は本発明の一実施例による電子機器の実装例を示す図である。図１において、本発明の一実施例による電子機器は、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）型、ＣＳＰ（Ｃｈｉｐ  Ｓｃａｌｅ  Ｐａｃｋａｇｅ）型のＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ：大規模集積回路）パッケージである下段のＬＳＩパッケージ（以下、下段ＰＫＧとする）２と、プログラム用メモリ３とを基板４上に実装し、下段ＰＫＧ２の上に上段のＬＳＩパッケージ（以下、上段ＰＫＧとする）１を実装してＰＯＰ（Ｐａｋｅｇｅ  Ｏｎ  Ｐａｋｅｇｅ）構成としている。
【００２３】
図２は図１の上段ＰＫＧ１の下段ＰＫＧ２に対向する面（以下、裏面とする）の構成例を示す図であり、図３は図１の下段ＰＫＧ２の上段ＰＫＧ１に対向する面（以下、表面とする）の構成例を示す図であり、図４は図１の下段ＰＫＧ２の基板４に対向する面（以下、裏面とする）の構成例を示す図であり、図５は図１の下段ＰＫＧ２の断面図である。
【００２４】
上段ＰＫＧ１は、図２に示すように、端子ａ１〜ａ２１，ｂ１〜ｂ２１，ｃ１，ｃ２，ｃ２０，ｃ２１，ｄ１，ｄ２，ｄ２０，ｄ２１，・・・，ｖ１，ｖ２，ｖ２０，ｖ２１，ｗ１，ｗ２，ｗ２０，ｗ２１，ｙ１〜ｙ２１，ａａ１〜ａａ２１が格子状に配列されており、４隅の端子ａ１，ａ２１，ａａ１，ａａ２１間が内部接続されている。つまり、上段ＰＫＧ１において、端子ａ１と端子ａ２１とが電気的に接続されており、端子ａａ１と端子ａａ２１とが電気的に接続されている。
【００２５】
また、下段ＰＫＧ２の表面には、図３に示すように、端子Ａ’１〜Ａ’２１，Ｂ’１〜Ｂ’２１，Ｃ’１〜Ｃ’２１，Ｄ’１〜Ｄ’２１，・・・，Ｖ’１〜Ｖ’２１，Ｗ’１〜Ｗ’２１，Ｙ’１〜Ｙ’２１，ＡＡ’１〜ＡＡ’２１が格子状に配列されている。
【００２６】
さらに、下段ＰＫＧ２の裏面には、図４に示すように、端子Ａ１〜Ａ２１，Ｂ１〜Ｂ２１，Ｃ１，Ｃ２，Ｃ２０，Ｃ２１，Ｄ１，Ｄ２，Ｄ２０，Ｄ２１，・・・，Ｖ１，Ｖ２，Ｖ２０，Ｖ２１，Ｗ１，Ｗ２，Ｗ２０，Ｗ２１，Ｙ１〜Ｙ２１，ＡＡ１〜ＡＡ２１が格子状に配列されている。
【００２７】
さらにまた、下段ＰＫＧ２では、図５に示すように、裏面の４隅の端子Ａ’１，Ａ’２１，ＡＡ’１，ＡＡ’２１と表面の４隅の端子Ａ１，Ａ２１，ＡＡ１，ＡＡ２１が表面と裏面とで導通している。尚、図５では、裏面の４隅の端子Ａ’１，Ａ’２１と表面の４隅の端子Ａ１，Ａ２１との導通状態を示しているが、これと同様に、裏面の４隅の端子ＡＡ’１，ＡＡ’２１は表面の４隅の端子ＡＡ１，ＡＡ２１と導通している。
【００２８】
図６は本発明の一実施例による電子機器の回路接続を示す図である。図６において、本発明の一実施例による電子機器は、上段ＰＫＧ１の端子と、ＣＰＵ（中央処理装置）２１が搭載された下段ＰＫＧ２の端子とが順次接続されたチェーン構造を有している。
【００２９】
電子機器の基板４上では、図１に示すように、下段ＰＫＧ２とプログラム用メモリ３とが基板４上に実装され、下段ＰＫＧ２の上に上段ＰＫＧ１が実装された構成となっている。また、下段ＰＫＧ２のＣＰＵ２１はアドレス／データバス１０１にてプログラム用メモリ３に接続され、アドレス／データバス１０２にて上段ＰＫＧ１に接続されている。
【００３０】
この構造において、ＣＰＵ２１のＩＯ（入出力）端子＃１が、下段ＰＫＧ２の裏面の端子Ａ１、下段ＰＫＧ２の表面の端子Ａ’１、上段ＰＫＧの裏面の端子ａ１、上段ＰＫＧの裏面の端子ａ２１、下段ＰＫＧ２の表面の端子Ａ’２１、下段ＰＫＧ２の裏面の端子Ａ２１、下段ＰＫＧ２の裏面の端子ＡＡ２１、下段ＰＫＧ２の表面の端子ＡＡ’２１、上段ＰＫＧの裏面の端子ａａ２１、上段ＰＫＧの裏面の端子ａａ１、下段ＰＫＧ２の表面の端子ＡＡ’１、下段ＰＫＧ２の裏面の端子ＡＡ１、ＣＰＵ２１のＩＯ端子＃２というように接続されてチェーン構造となっている。
【００３１】
図７は図１の上段ＰＫＧ１と下段ＰＫＧ２との部分の実装構成を示す図である。これら図１〜図７を参照して本発明の一実施例による電子機器の実装構成について説明する。
【００３２】
まず、図６及び図７に示すように、下段ＰＫＧ２内のＣＰＵ２１のＩＯ端子＃１が基板４上の配線＃１によって下段ＰＫＧ２の裏面のＡ１端子に配線される。下段ＰＫＧ２では、裏面のＡ１端子が下段ＰＫＧ２の表面のＡ’１端子に導通しており、上段ＰＫＧ１の裏面のａ１端子と半田付けされる。上段ＰＫＧ１の裏面のａ１端子は、内部接続されたａ２１端子から、上記と同様に、下段ＰＫＧ２の表面のＡ’２１に半田付けされる。
【００３３】
さらに、下段ＰＫＧ２の表面のＡ’２１端子は、裏面のＡ２１端子に導通しており、また基板４上の配線によってＡＡ２１端子に配線される。以降、上記と同様に配線されて、ＡＡ２１端子からＡＡ’２１端子が内部導通し、ＡＡ’２１端子とａａ２１端子とが半田付けされ、上段ＰＫＧ１のａａ２１端子がａ１端子に内部接続され、ＡＡ’１端子と半田付けされる。最後に、下段ＰＫＧ２のＡＡ’１端子がＡＡ１端子に内部導通し、ＡＡ１端子が基板４上の配線＃２によって下段ＰＫＧ２内のＣＰＵ２１のＩＯ端子＃２に接続されている。
【００３４】
また、本実施例では、下段ＰＫＧ２内のＣＰＵ２１はアドレス／データバス１０１を経由してプログラム用メモリ３に格納されたプログラムをフェッチするものである。
【００３５】
図８は本発明の一実施例による電子機器に対する接続良否判定方法を示すフローチャートである。これら図１〜図８を参照して本発明の一実施例による電子機器に対する接続良否判定方法について説明する。
【００３６】
まず、電子機器の電源が入ると、ＣＰＵ２１はプログラム用メモリ３からプログラムをフェッチして動作を開始する（図８ステップＳ１）。ＣＰＵ２１はＩＯ端子＃１を出力状態に設定し、ＩＯ端子＃２を入力状態に設定する（図８ステップＳ２）。
【００３７】
その後、ＣＰＵ２１はＩＯ端子＃１から“Ｈ”を出力し（図８ステップＳ３）、ＩＯ端子＃２が“Ｈ”であるかを確認する（図８ステップＳ４）。ここでもし、ＩＯ端子＃２が“Ｈ”でない場合、ＣＰＵ２１は、上段ＰＫＧ１と下段ＰＫＧ２との接続が未接続になっていると判断し、接続検査ＮＧ判定とする（図８ステップＳ５）。
【００３８】
引き続き、ＣＰＵ２１はＩＯ端子＃１から“Ｌ”を出力し（図８ステップＳ６）、ＩＯ端子＃２が“Ｌ”であるかを確認する（図８ステップＳ７）。ここでもし、ＩＯ端子＃２が“Ｌ”でない場合、ＣＰＵ２１は、他の信号線にショートしている可能性があり、正しく接続の判定ができないため、接続検査ＮＧ判定とする（図８ステップＳ８）。
【００３９】
ＩＯ端子＃２が“Ｌ”の場合、ＣＰＵ２１は、上段ＰＫＧ１の４隅の端子ａ１，ａ２１，ａａ１，ａａ２１と、下段ＰＫＧ２の４隅の端子Ａ１，Ａ２１，ＡＡ１，ＡＡ２１との半田付けが正常であることが確認でき、接続検査ＯＫ判定とする（図８ステップＳ９）。
【００４０】
このように、本実施例では、上段ＰＫＧ１の格子状に配列された端子において、４隅の端子ａ１，ａ２１，ａａ１，ａａ２１間を内部接続しており（同一行の端子間または同一列の端子間を接続して接続された端子の組を２組設ける）、また下段ＰＫＧ２の格子状に配列された端子において、表面及び裏面の４隅の端子Ａ’１，Ａ’２１，ＡＡ’１，ＡＡ’２１，Ａ１，Ａ２１，ＡＡ１，ＡＡ２１を内部導通させている。
【００４１】
これによって、本実施例では、上段ＰＫＧ１及び下段ＰＫＧ２の一つの端子Ａ１から特定の信号を入力し、上段のＬＳＩパッケージの４隅の端子及び下段のＬＳＩパッケージの４隅の端子をそれぞれ通過した信号がその特定の信号として出力されるかを判定することで、新たな検査設備を必要とすることなく、検査コストを抑えて、ＰＯＰ接続箇所の接続不良を容易に検出することができる。
【実施例２】
【００４２】
図９は本発明の他の実施例による電子機器の回路接続を示す図である。図９において、本発明の他の実施例では、下段ＰＫＧ２の表面のみに接続検査専用のＩＯ端子を設け、上段ＰＫＧ１と下段ＰＫＧ２との間だけでチェーン構造を構成した以外は図６に示す示す本発明の一実施例と同様の構成となっており、同一構成要素には同一符号を付してある。
【００４３】
この場合、本実施例では、基板４上での下段ＰＫＧ２のＩＯ端子及び信号端子間の配線が不要となり、信号線の配線自由度を向上させることができる。尚、本発明の他の実施例による構成以外にも、４隅以外の例えば中央部に同様なチェーン接続を追加してさらに接続確認の精度を向上させてもよい。
【００４４】
本発明の上記の各実施例では、下段ＰＫＧ２のＣＰＵ２１がプログラム用メモリ３のプログラムにて検査処理を実行しているが、下段ＰＫＧ２内に小さいプログラム用ＲＯＭ（読出し専用メモリ）を内蔵してもよい。この場合には、検査用プログラムを外部のプログラム用メモリに準備する必要をなくすことができる。
【００４５】
また、本発明の上記の各実施例では、最終的な接続の判定をＩＯ端子＃２の入力論理をＣＰＵ２１自身で確認しているが、基板４上にテスト端子を設け、接続ＮＧ判定時に検査治具上に通知させる構成とすることも可能である。
【図面の簡単な説明】
【００４６】
【図１】本発明の一実施例による電子機器の実装例を示す図である。
【図２】図１の上段のＬＳＩパッケージの下段のＬＳＩパッケージに対向する面の構成例を示す図である。
【図３】図１の下段のＬＳＩパッケージの上段のＬＳＩパッケージに対向する面の構成例を示す図である。
【図４】図１の下段のＬＳＩパッケージの基板に対向する面の構成例を示す図である。
【図５】図１の下段のＬＳＩパッケージの断面図である。
【図６】本発明の一実施例による電子機器の回路接続を示す図である。
【図７】図１の上段のＬＳＩパッケージと下段のＬＳＩパッケージとの部分の実装構成を示す図である。
【図８】本発明の一実施例による電子機器に対する接続良否判定方法を示すフローチャートである。
【図９】本発明の他の実施例による電子機器の回路接続を示す図である。
【符号の説明】
【００４７】
１  上段のＬＳＩパッケージ
２  下段のＬＳＩパッケージ
３  プログラム用メモリ
４  基板
２１  ＣＰＵ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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