(57)【要約】【課題】低電圧ドメインがパワーダウンされる際の漏れ電流又は直流電流を防止する、装置及び方法を提供すること。【解決手段】低電圧ドメインと高電圧ドメインの間に接続された、電圧遷移回路が含まれる。そのような電圧遷移回路は、低電圧ドメインがパワーダウンされる際の漏れ電流を防止するための回路構成要素を含む。【選択図】  図８
2008295047.tif 000002
【特許請求の範囲】
【請求項１】
低電圧ドメインと高電圧ドメインとの間に接続された電圧遷移回路を備える装置であって、
前記電圧遷移回路は、前記低電圧ドメインがパワーダウンされる際の漏れ電流又は直流電流を防止するための回路構成要素を含む、装置。
【請求項２】
前記低電圧ドメイン及び前記高電圧ドメインが処理装置の構成要素である、請求項１に記載の装置。
【請求項３】
前記処理装置がグラフィック処理装置を含む、請求項２に記載の装置。
【請求項４】
前記低電圧ドメインが、シングルレール入力に接続される、請求項１に記載の装置。
【請求項５】
前記電圧遷移回路が、前記シングルレール入力に接続され、前記シングルレール入力を経て受けた前記低電圧ドメインの電圧を前記高電圧ドメインの電圧に変換する、請求項４に記載の装置。
【請求項６】
前記電圧遷移回路が、入力立下り遷移回路を含み、
前記入力立下り遷移回路が、
ｐ型トランジスタと、
前記ｐ型トランジスタのドレインに接点で接続されたドレインを有し、かつ、シングルレール入力に接続されたソースを有するｎ型トランジスタと
を備え、
前記ｐ型トランジスタが、前記高電圧ドメインのＶＤＤＨ電圧に接続されたソースを有する、請求項１に記載の装置。
【請求項７】
前記ｎ型トランジスタが、パワーダウン入力に接続されたゲートを有する、請求項６に記載の装置。
【請求項８】
前記電圧遷移回路が、入力立上り遷移回路を含み、
前記入力立上り遷移回路が、
シングルレール入力に接続されたゲートを有する第１のｎ型トランジスタであり、グランド電圧に接続されたソースを有し、かつ、出力接点に接続されたドレインを有し、前記出力接点が、入力立下り遷移回路の第１のｐ型トランジスタのゲートに接続される、前記第１のｎ型トランジスタと、
前記出力接点に接続されたドレインを有し、かつ、前記入力立下り遷移回路の接点に接続されたゲートを有する第２のｐ型トランジスタと
を備える、請求項１に記載の装置。
【請求項９】
前記入力立上り遷移回路が、前記第２のｐ型トランジスタに直列に接続された第３のｐ型トランジスタを有し、前記第３のｐ型トランジスタが、前記第２のｐ型トランジスタのソースに接続されたドレインを有し、かつ、前記シングルレール入力に接続されたゲートを有する、請求項８に記載の装置。
【請求項１０】
前記回路構成要素が、パワーダウン入力に接続されたゲートと、前記グランド電圧に接続されたソースと、前記出力接点に接続されたドレインとを有する第２のｎ型トランジスタを備える、請求項９に記載の装置。
【請求項１１】
前記回路構成要素が、パワーダウン入力に接続されたゲートと、前記第３のｐ型トランジスタの前記ドレインに接続されたソースと、前記高電圧ドメインのＶＤＤＨ電圧に接続されたドレインとを有する第４のｐ型トランジスタを備える、請求項９に記載の装置。
【請求項１２】
前記出力接点がインバータを含む、請求項８に記載の装置。
【請求項１３】
前記回路構成要素が、前記低電圧ドメインがパワーダウンされる際の直流電流を防止するように構成されている、請求項１に記載の装置。
【請求項１４】
前記電圧遷移回路が、バスを介してメモリに結合された処理装置の構成要素である、請求項１に記載の装置。
【請求項１５】
電圧遷移回路にて、低電圧ドメインから電源電圧を受けるステップと、
前記電源電圧を前記低電圧ドメインから高電圧ドメインに変換するステップと、
前記低電圧ドメインがパワーダウンされる際の漏れ電流又は直流電流を防止するステップと
を含む方法。
【請求項１６】
前記低電圧ドメイン及び前記高電圧ドメインが、処理装置の構成要素である、請求項１５に記載の方法。
【請求項１７】
前記処理装置がグラフィック処理装置を含む、請求項１６に記載の方法。
【請求項１８】
前記低電圧ドメインが、シングルレール入力に接続される、請求項１５に記載の方法。
【請求項１９】
前記電圧遷移回路が、前記シングルレール入力に接続され、前記シングルレール入力を経て受けた前記低電圧ドメインの電圧を、前記高電圧ドメインの電圧に変換する、請求項１８に記載の方法。
【請求項２０】
電圧遷移回路にて、低電圧ドメインから電源電圧を受ける手段と、
前記電源電圧を前記低電圧ドメインから高電圧ドメインに変換する手段と、
前記低電圧ドメインがパワーダウンされる際の漏れ電流又は直流電流を防止する手段と
を備えるシステム。
【発明の詳細な説明】
【発明の分野】
【０００１】
[0001]本発明は、電圧遷移回路に関し、より詳細には、省電力化用に構成された電圧遷移回路に関する。
【背景】
【０００２】
[0002]チップ（例えばマイクロプロセッサ、グラフィックチップ）内のトランジスタ数が増大するにつれて、またそれらのチップを使用する電子装置が、例えばより高いモビリティが得られるように小型化されるにつれて、オンチップ消費電力を低減させる必要が増え続けてきた。歴史的には、チップの低消費電力目標は、その電源電圧を精力的に縮小することによって達成されてきた。
【０００３】
[0003]全体の消費電力を更に低減させる目的で、多くのチップ設計は、２つ以上の異なる電源ドメインも含んでいる。例えば、チップ内のクリティカルでないブロックは、ブロックを低電源ドメイン内のより低い電源電圧に接続することによって、最小量のエネルギーを消費するように設計することができる。同じチップ内で、高電力ドメインに関連する安定性を必要とするタイミングクリティカルなブロックは、より高い電源電圧を使用するように設計することができる。しばしば、高電源ドメイン内の電圧を低電源ドメイン内の電圧に、またその逆に変換するために、電圧レベルシフタが使用される。
【０００４】
[0004]図１は、従来技術による、バッファの形態をとるレベルシフタ１００を示す。図示のように、入力信号が高電圧ドメイン（例えばＶＤＤＨドメイン）から受けて、出力信号が低電圧ドメイン（例えばＶＤＤＬドメイン）に向けられる。入力信号が０のとき（状態１０２を参照されたい）、トランジスタＰ１及びＮ２が導通状態にされ、トランジスタＮ１及びＰ２が非導通状態にされる。一方、入力信号がＶＤＤＨ（状態１０４を参照されたい）のとき、トランジスタＮ１及びＰ２が導通状態にされ、トランジスタＰ１及びＮ２が非導通状態にされる。この目的のために、図示のバッファは、信号をＶＤＤＨドメインからＶＤＤＬドメインに変換するためのレベルシフタとして働くことができる。
【０００５】
[0005]図２は、従来技術による、入力信号をＶＤＤＬドメインからＶＤＤＨドメインに変換するように構成されたバッファの形態をとるレベルシフタ２００を示す。図１のレベルシフタ１００と同様に、入力信号が０のとき（状態２０２を参照されたい）、トランジスタＰ１及びＮ２が導通状態にされ、トランジスタＮ１及びＰ２が非導通状態にされる。更に、入力信号がＶＤＤＬのとき（状態１０４を参照されたい）、トランジスタＮ１及びＰ２が導通状態にされ、トランジスタＮ２が非導通状態にされる。
【０００６】
[0006]しかし、トランジスタＰ１は、ＶＤＤＨ、ＶＤＤＬ、及びデバイスしきい値電圧（Ｖｔｈ）の値に応じて、部分的に、又は完全に導通状態にされる。一例では、ＶＤＤＬ＝０．８Ｖ±１０％、ＶＤＤＨ＝１Ｖ±１０％、またＶｔｈ＝２００ｍＶ〜３５０ｍＶである。そのような場合、最悪ケースには、ＶＤＤＬ＝０．７２Ｖ、ＶＤＤＨ＝１．１Ｖ、またＶｔｈ＝２００ｍＶという状況が伴う。トランジスタＰ１の場合、ソース電圧が１．１Ｖとなり、ゲート電圧が０．７２Ｖとなり、その差が３８０ｍＶであり、これは、しきい値電圧２００ｍＶよりも大きい。したがって、そのような状況では、トランジスタＰ１は完全に導通状態にされる。トランジスタＰ１及びＮ１が完全に導通状態にされるので、ＶＤＤＨとグランドの間に直流電流経路２０６があり、それが大量の電力を消費する。
【０００７】
[0007]図３は、従来技術による、信号をＶＤＤＬドメインからＶＤＤＨドメインに変換する際の直流電流の流れを回避するように構成された、バッファタイプのレベルシフタ３００を示す。図示のように、レベルシフタ３００は、ＶＤＤＬドメインからの相補的なデュアルレール入力ＩＮ及びＩＮＢを含む。ＩＮ＝ＶＤＤＬかつＩＮＢ＝０のとき、トランジスタＮ２及びＰ１が導通状態にされ、接点ｂ＝０、接点ａ＝ＶＤＤＨ、ＯＵＴ＝ＶＤＤＨであり、トランジスタＮ１及びＰ２が非導通状態にされる。一方、ＩＮ＝０かつＩＮＢ＝ＶＤＤＬのとき、トランジスタＮ１及びＰ２が導通状態にされ、トランジスタＮ２及びＰ１が非導通状態にされ、接点ｂ＝ＶＤＤＨ、接点ａ＝０、またＯＵＴ＝０である。このように設計することにより、直流電流がＶＤＤＨを通ってグランドに流れない。
【０００８】
[0008]しかし、そのような設計には、ＶＤＤＬドメインからＶＤＤＨドメインに向かう多数の信号が必要である。この目的のために、デュアルレール入力ＩＮ及びＩＮＢには、２倍の数の信号が配線される必要がある。したがって残念なことに、そのような設計はコストが非常に高い。
【０００９】
[0009]図４は、従来技術による、デュアルレール入力レベルシフタ（例えば図３を参照されたい）に伴う問題に対処するシングルレール入力レベルシフタ４００を示す。図示のように、省電力化を増大させるために、シングルレール入力が設けられている。そのようなシングルレール入力レベルシフタ４００に関するより多くの情報は、１１／５５９，１５５という出願シリアル番号で２００６年１１月１３日出願の同時係属出願を参照して見出すことができ、これを参照により本明細書に組み込む。
【００１０】
[0010]残念なことには、前述のレベルシフタはどれも、更なる省電力化を目的としてＶＤＤＬドメインがパワーダウンされる状況に対応していない。具体的には、ＶＤＤＬドメインを使用する必要がないときにそれをパワーダウンすることがしばしば望まれる。このパワーダウンを達成するために、ＶＤＤを遮断することができ、その結果ＶＤＤＬドメイン内部のどんなノードも不定値で浮動状態になる。次に述べるように、そのようなＶＤＤＬドメインのパワーダウンをしようとする際に、いくつかの問題が生じる。
【００１１】
[0011]図５は、従来技術による、低電圧ドメインのパワーダウンに伴う１つの問題を説明するインバータ５００を示す。パワーダウン中、ＶＤＤが遮断され、全ての内部ノードが不定値を伴って浮動状態になる。インバータ５００の入力信号ＩＮがパワーダウンされたブロックから来る場合、入力信号ＩＮは任意の値となり得る。しかし、ＩＮ＝ＶＤＤ／２である場合、トランジスタＰ１及びＮ１が導通状態にされ、したがって、直流電流５０２がトランジスタＰ１及びＮ１を通って流れることが可能になる。
【００１２】
[0012]図６は、従来技術による、低電圧ドメインのパワーダウンに伴う問題に対処する２入力ＯＲゲート６００を示す。図示のように、２入力ＯＲゲートを、パワーダウン制御用に、また浮動入力信号によって引き起こされる直流電流を回避するように構成することができる。入力信号ＩＮが、図では浮動入力であり、パワーダウン信号ＰＤも設けられる。通常動作モード中、ＰＤ＝０かつＯＵＴ＝ＩＮである。パワーダウンモードでは、ＰＤ＝ＶＤＤであり、したがってＰＭＯＳトランジスタＰ２が非導通状態にされる。更に、入力信号ＩＮが何であるかに関係なく、ＯＵＴ＝ＶＤＤであり、直流電流の流れがない。
【００１３】
[0013]今日まで、パワーダウンモード中のそのような問題に対処することが引き続き必要とされている。例えば、図４のレベルシフタ４００の文脈では、ＶＤＤＬブロックがパワーダウンモードにある場合、ＶＤＤＬ＿ＲＥＦ及び入力信号ＩＮが、０〜ＶＤＤＬの任意の値となり得る。動作の一例において、ＩＮ＝ＶＤＤＬ／２かつＶＤＤＬ＿ＲＥＦ＝ＶＤＤＬと仮定されたい。ＶＤＤＨ−Ｖｔｈｐ＞ＶＤＤＬ／２＞Ｖｔｈｎなので、トランジスタＰ２、Ｐ３及びＮ２が導通状態にされて、直流電流がトランジスタＰ２、Ｐ３及びＮ２を通って流れる。更に、接点ｂが場合によってはＶＤＤＨ／２付近になり、したがって、関連する出力インバータを通る直流電流の流れを引き起こす。
【概要】
【００１４】
[0014]低電圧ドメインがパワーダウンされる際の漏れ電流又は直流電流を防止する、装置及び方法が提供される。低電圧ドメインと高電圧ドメインの間に接続された、電圧遷移回路が含まれる。そのような電圧遷移回路は、低電圧ドメインがパワーダウンされる際の漏れ電流を防止するための回路構成要素を含む。
【詳細な説明】
【００１５】
[0027]図７は、一実施形態による、低電圧ドメイン（「ＶＤＤＬドメイン」）７１０からの電源電圧を高電圧ドメイン（「ＶＤＤＨドメイン」）７３０の電源電圧に変換するように構成された電圧レベルシフタ７２０を備える、処理装置／チップ７００の概略図である。ＶＤＤＬドメインの電源電圧を、「ＶＤＤＬ電源電圧」と呼ぶことができ、ＶＤＤＨドメインの電源電圧を、「ＶＤＤＨ電源電圧」と呼ぶことができる。
【００１６】
[0028]具体的には、電圧レベルシフタ７２０は、ＶＤＤＬをＶＤＤＨに、またＶＤＤＬドメイン７１０のグランド電圧（「低ドメイングランド電圧」）を、ＶＤＤＨドメイン７３０のグランド電圧（「高ドメイングランド電圧」）に変換するように構成することができる。電圧レベルシフタ７２０は、第１の状態にあるときに、低ドメイングランド電圧を高ドメイングランド電圧に変換し、第２の状態にあるときに、ＶＤＤＬをＶＤＤＨに変換する。この実施形態では、低ドメイングランド電圧及び高ドメイングランド電圧は、共通のグランド電圧（「ＧＮＤ」又は「グランド」）であるが、他の実施形態では、低ドメイングランド電圧及び高ドメイングランド電圧を、異なる電圧とすることができる。
【００１７】
[0029]使用の際には、電圧レベルシフタ７２０を、入力電圧がグランドからＶＤＤＬに切り換わるときに第１の状態から第２の状態に切り換わるように、作動させることができる。同様に、電圧レベルシフタ７２０を、入力電圧がＶＤＤＬからグランドに切り換わるときに第２の状態から第１の状態に切り換わるように、作動させることができる。第１の状態及び第２の状態という呼称は、順序を意味しない任意の呼称であることに留意されたい。
【００１８】
[0030]ＶＤＤＬドメイン及びＶＤＤＨドメイン内の電源電圧は、用途及び使用される加工技術に応じて、大幅にばらつくことがある。典型的な加工技術の範囲内でのＶＤＤＬドメイン及びＶＤＤＨドメインに関する電圧の一例として、０．８Ｖ±１０％のＶＤＤＬ、及び１Ｖ±１０％のＶＤＤＨがある。これらの電圧ドメインに対応するｎ型トランジスタの例示的しきい値電圧は、２００ｍＶ〜３５０ｍＶとなることがあり、これらの電圧ドメインに対応するｐ型トランジスタの例示的しきい値電圧は、−３５０ｍＶ〜−２００ｍＶとなることがある。電圧ドメイン及びしきい値電圧のばらつき（例えば範囲）は、例えば加工ばらつき、温度変化などによって生じ得る。
【００１９】
[0031]図７に示すように、電圧レベルシフタ７２０は、ＶＤＤＬドメイン７１０からＶＤＤＬ電源電圧を受けるように構成された入力７４０を有する。一実施形態では、入力７４０は、シングルレール入力を含むことができるが、もちろん、追加のレール入力が企図される他の実施形態も企図される。
【００２０】
[0032]ＶＤＤＬ電源電圧は、電圧レベルシフタ７２０によってＶＤＤＨドメインに変換されると、電圧レベルシフタ７２０の出力７５０にＶＤＤＨ電源電圧として出力することができる。具体的には、入力７４０で受けたＶＤＤＬ電源電圧を、電圧レベルシフタ７２０の電圧遷移回路７２２及びインバータ７２４を使用して変換することができる。電圧遷移回路７２２の出力７２６が、インバータ７２４の入力で受けると反転される。図７には示していないが、電圧レベルシフタ７２０は、ＶＤＤＨやグランドなどの電源電圧によって給電することができる。
【００２１】
[0033]図７は、処理装置／チップ７００が、１つの低電圧ドメイン７１０を１つの高電圧ドメイン７３０に変換するただ１つの電圧レベルシフタ７２０を有することを示しているが、いくつかの実施形態では、処理装置／チップ７００を、２つ以上の電圧レベルシフタ７２０、低電圧ドメイン７１０、及び／又は高電圧ドメイン７３０を含むように設計することができる。例えば、異なるタイプ（例えば異なる電圧シフト能力）の複数の電圧レベルシフタを使用して、電圧を異なる低電圧ドメイン間及び／又は高電圧ドメイン間で変換することができる。
【００２２】
[0034]引き続き図７を参照すると、電圧レベルシフタ７２０は、ＶＤＤＬドメイン７１０が（例えばパワーダウンモードなどにおいて）パワーダウンされる際の、漏れ電流又は直流電流を防止するための回路構成要素７６０を更に含む。本説明の文脈では、そのような漏れ電流又は直流電流の防止は、漏れ電流が少なくとも一部低減されるような、部分的な又は完全な防止と解釈すべきである。前述の漏れ電流をそのように低減させることによって、ＶＤＤＬドメイン７１０がパワーダウンされる際に、省電力化をもたらすことができる。一実施形態では、これから明らかになるように、電圧レベルシフタ７２０が動作モードとパワーダウンモードのどちらにある時にも、この特徴を備えることができる。
【００２３】
[0035]オプションとして、そのような回路構成要素７６０は、ＶＤＤＬドメイン７１０がパワーダウンモードにあるかどうかを知らせるための、少なくとも１つのパワーダウン入力７６２を受けることができる。可能な一実施形態では、そのような１つ又は複数のパワーダウン入力７６２を、ＶＤＤＬドメイン７１０に関連して使用される複数の電圧レベルシフタ７２０で共用することができる。例えば、１つ又は複数のパワーダウン入力７６２が、ＶＤＤＬドメイン７１０に関連して使用される全ての電圧レベルシフタ７２０で共用される一実施形態が企図される。更に、以下でより詳細に述べるように、ＶＤＤＬドメイン７１０がパワーダウンされる際、ＶＤＤＬ電力の一部分を、パワーダウン信号として利用可能にすることができる。
【００２４】
[0036]次に、利用者の所望によりそれを用いて前述の構想を実施しても実施しなくてもよい、さまざまなオプションのアーキテクチャ及び特徴に関する、より例示的な情報について述べる。以下の情報は、例示を目的として述べられており、いかなる形であれ制限するものであると解釈すべきでないことに大いに留意されたい。以下の特徴はいずれも、記載される他の特徴を除外して、又は除外せずに、オプションとして組み込むことができる。
【００２５】
[0037]図８は、一実施形態による、低電圧ドメインがパワーダウンされる際の漏れ電流を防止する、シングルレールレベルシフタ回路８００を示す。オプションとして、本レベルシフタ回路８００を、図７の処理装置／チップ７００の文脈において実施することができる。しかし、言うまでもなく、レベルシフタ回路８００を、任意の所望の環境内で実施することもできる。前述の定義が、本説明中に当てはまり得ることにも留意されたい。
【００２６】
[0038]図示のように、電圧レベルシフタ８００は、ＶＤＤＬドメインのＶＤＤＬ電源電圧をＶＤＤＨドメインのＶＤＤＨ電源電圧に変換するように構成することができる。電圧レベルシフタ８００は、インバータ８０２の入力に接続することができる出力接点を備えた電圧遷移回路を含む。インバータの出力を、電圧レベルシフタ８００の出力とすることができる。
【００２７】
[0039]電圧遷移回路は、入力立上り遷移回路８１０及び入力立下り遷移回路８２０を含む。この実施形態では、電圧遷移回路のシングルレール入力（電圧レベルシフタ８００の入力でもある）を、図示のように入力立上り遷移回路８１０及び入力立下り遷移回路８２０に接続することができる。
【００２８】
[0040]ＶＤＤＬドメインのＶＤＤＬ電源電圧を、シングルレール入力で受けることができる。ＶＤＤＬ電源電圧は、電圧レベルシフタ８００によってＶＤＤＨドメインに変換されると、電圧レベルシフタ８００の出力にＶＤＤＨ電源電圧として出力することができる。シングルレール入力を、シングルレール入力ノード又は入力ノードと呼ぶことができ、出力を、出力ノードと呼ぶことができる。
【００２９】
[0041]電圧レベルシフタ８００の電圧遷移回路は、電圧レベルシフタ８００のシングルレール入力が（例えばＶＤＤＬからグランド電圧に）切り換わるときに、第１の状態から第２の状態、またその逆に切り換わるように構成することができる。具体的には、シングルレール入力がグランドからＶＤＤＬに立ち上がると、電圧遷移回路の入力立上り遷移回路８１０が、第１の状態から第２の状態への切換えを作動させる。シングルレール入力がＶＤＤＬからグランドに立ち下がると、電圧遷移回路の入力立下り遷移回路８２０が、第２の状態から第１の状態への切換えを作動させる。
【００３０】
[0042]図示のように、入力立下り遷移回路８２０は、ｐ型トランジスタＰ１のドレインに第１の接点ａで接続されたドレインを有する、ｎ型トランジスタＮ１を含む。Ｐ１トランジスタのソースが、ＶＤＤＨに接続される。Ｎ１トランジスタのソースが、シングルレール入力ＩＮに接続され、Ｎ１トランジスタのゲートが、ＶＤＤＬ基準電圧ではなく反転パワーダウン入力（ＰＤＢ）に接続される。
【００３１】
[0043]入力立上り遷移回路８１０は、シングルレール入力ＩＮに接続されたゲート、及びグランド電圧（グランド電圧ノードと呼ぶこともできる）に接続されたソースを有する、ｎ型トランジスタＮ２を含む。Ｎ２トランジスタは、出力接点に接続されたドレインを有する。出力接点は、Ｐ１トランジスタのゲートにフィードバック接続として接続され、これを入力立上りフィードバック接続と呼ぶことができる。
【００３２】
[0044]ｐ型トランジスタＰ２は、出力接点に接続されたドレイン、及び入力立下り遷移回路８２０の接点ａに接続されたゲートを有する。入力立上り遷移回路８１０は、Ｐ２トランジスタに直列に接続された第３のｐ型トランジスタＰ３も有する。Ｐ３トランジスタは、第２のｐ型トランジスタＰ２のソースに接続されたドレインを有する。更に、Ｐ３トランジスタは、シングルレール入力ＩＮに接続されたゲートを有する。
【００３３】
[0045]低電圧ドメインパワーダウンモード中に省電力化を実現するために、パワーダウン入力（ＰＤ）に接続されたゲートを有する第３のｎ型トランジスタＮ３が、更に設けられる。使用の際には、パワーダウン動作中に、ＰＤ及びＰＤＢだけがＶＤＤＬドメインからの浮動状態でない信号となり得る。
【００３４】
[0046]Ｎ３トランジスタは更に、グランド電圧に接続されたソース、及び出力接点に接続されたドレインを有する。更に、パワーダウン入力ＰＤに接続されたゲート、Ｐ３トランジスタのドレインに接続されたソース、及び高電圧ドメインのＶＤＤＨ電圧に接続されたドレインを有する、第４のｐ型トランジスタＰ４が設けられる。使用の際には、そのような回路構成要素が、低電圧ドメインがパワーダウンされる際の直流電流を防止するように構成される。
【００３５】
[0047]したがって、電圧レベルシフタ８００は、（低電圧ドメインがパワーダウンモードにあることを知らせる）パワーダウン入力信号及びパワーダウン入力信号を受けるための、２つのピンを提供する。パワーダウン入力ＰＤは、ＶＤＤＬドメインから関連する信号を受ける。更に、反転パワーダウン入力ＰＤＢは、ＶＤＤＬドメインから反転後のパワーダウン入力信号を受ける。図示のように、Ｎ１トランジスタのゲートが、反転パワーダウン入力ＰＤＢに接続される。更に、Ｎ３及びＰ４トランジスタが、図示のようにパワーダウン入力ＰＤに接続される。
【００３６】
[0048]一実施形態では、パワーダウン入力信号及びパワーダウン入力信号は、必ずしもタイミングクリティカルではないことがあり、したがって数百のレベルシフタ、又はそれより多くのレベルシフタに接続することができる。したがって、一実施形態では、ＶＤＤＬドメインからＶＤＤＨドメインに向かう１０００本の信号があると仮定すると、１００２（１０００＋２）本を必然的に配線しさえすればよい。表１は、電圧レベルシフタ８００に関連する、さまざまな例示的動作モードを示す。
【表１】
2008295047.tif 000003
【００３７】
[0049]示したように、通常動作モードでは、ＰＤ＝０かつＰＤＢ＝ＶＤＤＬである。ＩＮ＝０のとき、ＯＵＴ＝０である。更に、ＩＮ＝ＶＤＤＬのとき、ＯＵＴ＝ＶＤＤＨである。パワーダウンモードにある間は、ＰＤ＝ＶＤＤＬかつＰＤＢ＝０であり、（入力ＩＮの値に関係なく）ＯＵＴ＝ＶＤＤＨである。
【００３８】
[0050]図９Ａ〜９Ｃは、図８のシングルレールレベルシフタ回路８００を、異なるモードの文脈において、異なる入力／出力の組合せで示す。図９Ａを参照すると、レベルシフタが図では、ＰＤ＝０かつＰＤＢ＝ＶＤＤＬの状態で通常モードにある。反転パワーダウン入力ＰＤＢが、ＶＤＤＬ基準電圧の代わりとして働く。更に、Ｎ３トランジスタが非導通状態にされ、Ｐ４トランジスタが導通状態にされる。ＩＮ＝ＶＤＤＬであり、Ｎ２トランジスタが導通状態にされ、接点ｂ＝０であり、したがってＯＵＴ＝ＶＤＤＨであることが更に示されている。
【００３９】
[0051]そのようなモード動作中の使用においては、ＶＤＤＬ、ＶＤＤＨ、及びＰ３トランジスタのしきい値電圧の値に応じて、Ｐ３トランジスタが部分的に、又は完全に導通状態にされる。Ｎ２トランジスタのサイズは、Ｐ３トランジスタが完全に導通状態にされても接点ｂを０にプルダウンできることを保証することができる。Ｐ２及びＰ１トランジスタが、どちらも導通状態にされたＰ３及びＮ２トランジスタを普通なら通って流れるはずの直流電流を遮断するために使用される。ｂ＝０なので、Ｐ１トランジスタが導通状態にされて、接点ａをＶＤＤＨにプルアップする。Ｐ２トランジスタのソースとゲートがどちらもＶＤＤＨであり、したがってＰ２トランジスタは非導通状態にされて、直流電流がＶＤＤＨからグランドに流れない。更に、Ｎ１トランジスタのドレインがＶＤＤＨであり、Ｎ１トランジスタのゲートとソースがどちらもＶＤＤＬであり、したがってＮ１トランジスタは非導通状態にされる。
【００４０】
[0052]次に図９Ｂを参照すると、レベルシフタが図では、ＰＤ＝０かつＰＤＢ＝ＶＤＤＬの状態で、通常モードで動作している。反転パワーダウン入力ＰＤＢが、ＶＤＤＬ基準電圧として働く。更に、Ｎ３トランジスタが非導通状態にされ、Ｐ４トランジスタが導通状態にされる。
【００４１】
[0053]図示のように、ＩＮ＝０であり、Ｎ２トランジスタが非導通状態にされ、Ｐ３トランジスタが導通状態にされる。更に、Ｎ１トランジスタが導通状態にされて、接点ａをＶＤＤＨから０にプルダウンする。Ｐ１トランジスタが弱プルアップデバイスである一実施形態では、Ｎ１トランジスタのサイズを、Ｐ１トランジスタが導通状態にされたときにＮ１トランジスタが接点ａを０にプルできることを保証するように、設定することができる。接点ａが０にプルダウンされた後、Ｐ２トランジスタが導通状態にされる。更に、Ｐ２及びＰ３トランジスタは、接点ｂをＶＤＤＨにプルするように働くことができ、したがってＰ１トランジスタをオフにすることができ、出力が０になることができる。このように設計することにより、直流電流がＶＤＤＨを通って流れない。
【００４２】
[0054]次に図９Ｃに移ると、レベルシフタが図では、ＰＤ＝ＶＤＤＬかつＰＤＢ＝０の状態で、パワーダウンモードで動作している。ＰＤＢ＝０なので、Ｎ１トランジスタが非導通状態にされる。更に、入力ＩＮは、０からＶＤＤＬまでの任意の値でよい。図示のように、ＰＤ＝ＶＤＤＬであり、Ｎ３トランジスタが導通状態にされ、接点ｂ＝０であり、したがってＯＵＴ＝ＶＤＤＨである。使用の際には、ＶＤＤＬ、ＶＤＤＨ、及びＰ４トランジスタのしきい値電圧の値に応じて、Ｐ４トランジスタが部分的に、又は完全に導通状態にされる。
【００４３】
[0055]Ｎ３トランジスタのサイズは、Ｐ４、Ｐ２及びＰ３トランジスタが完全に導通状態にされても接点ｂを０にプルダウンできることを保証することができる。Ｐ２及びＰ１トランジスタが、Ｐ４、Ｐ２、Ｐ３及びＮ３トランジスタを普通なら通って流れるはずの直流電流を遮断するために使用される。Ｐ４及びＮ３トランジスタがどちらも導通状態にされ、Ｐ３トランジスタは、入力ＩＮの値に応じて導通状態になる可能性がある。ｂ＝０なので、Ｐ１トランジスタが導通状態にされて、接点ａをＶＤＤＨにプルアップする。Ｐ２トランジスタのソースとゲートがどちらもＶＤＤＨであり、その結果Ｐ２トランジスタは非導通状態にされ、したがって直流電流がＶＤＤＨを通ってグランドに流れない。
【００４４】
[0056]図１０は、一実施形態による、低電圧ドメインがパワーダウンされる際の漏れ電流を防止するレベルシフタ回路の動作を示す、信号図１０００である。オプションとして、信号図１０００は、図８のシングルレールレベルシフタ回路８００の動作を反映することができる。前述の定義が、本説明中に当てはまり得ることにも留意されたい。
【００４５】
[0057]図示のように、遷移１００２が、ＩＮ＝ＶＤＤＬの状態で通常動作モードにあるレベルシフタ回路と関連がある。図９Ａ及びそれに付随する説明を参照されたい。図示のように、接点aの高レベル状態への遷移が、適切な１つ又は複数のトランジスタを導通状態にして、入力立上り遷移回路内の漏れ電流を防止する。一方遷移１００４は、ＩＮ＝０の状態で通常動作モードにあるレベルシフタ回路と関連がある。図９Ｂ及びそれに付随する説明を参照されたい。図示のように、各ノード及びｂの遷移が、入力立下り遷移回路内の漏れ電流を防止する。最後に、遷移１００６は、パワーダウン動作モードにあるレベルシフタ回路と関連がある。図９Ｃ及びそれに付随する説明を参照されたい。図示のように、接点ａの高レベル状態への遷移が、適切な１つ又は複数のトランジスタ（例えばＰ２トランジスタ）を非導通状態にし、したがって、入力立下り遷移回路内の漏れ電流を防止するように働く。
【００４６】
[0058]図１１〜１２は、一実施形態による、低電圧ドメインがパワーダウンされる際の漏れ電流を防止する、異なるシングルレールレベルシフタ回路１１００、１２００を示す。オプションとして、本レベルシフタ回路１１００、１２００を、図７の処理装置／チップ７００の文脈において実施することができる。しかし、言うまでもなく、レベルシフタ回路１１００、１２００を、任意の所望の環境内で実施することもできる。更にこの場合もやはり、前述の定義が、本説明中に当てはまり得ることにも留意されたい。
【００４７】
[0059]図１１では、図８のレベルシフタ回路８００のＰ４トランジスタが取り除かれている。この場合、Ｎ３トランジスタを、Ｐ２及びＰ３トランジスタを補償するように大型化することができる。パワーダウンモードに入る前に、Ｐ２トランジスタとＰ３トランジスタをどちらも導通状態にすることも可能である。図１２では、図８のレベルシフタ回路８００のＰ４及びＰ２トランジスタが取り除かれている。この場合、Ｎ２トランジスタとＮ３トランジスタのどちらも、Ｐ３トランジスタを補償するように大型化することができる。通常モード又はパワーダウンモードでは、Ｎ２及びＮ３トランジスタが導通状態にされて接点ｂを放電させる前に、Ｐ３トランジスタを導通状態にすることができる。
【００４８】
[0060]いずれの場合にも、回路内の直流電流経路が（なくなるのではないにせよ）低減されるので、より低い消費電力をもたらすことができる。更に、配線すべきいくつかの信号を、広く使用されているデュアルレール入力レベルシフタに比べて低減（例えば半減）させることができる。更に、パワーダウン制御により、入力が浮動状態であるときに、確実に回路内に直流電流が残らないようにすることができる。
【００４９】
[0061]図１３は、これまでのさまざまな実施形態のさまざまなアーキテクチャ及び／又は機能を実施することができる、一例示的システム１３００を示す。図示のように、システム１３００は、通信バス１３０２に接続された少なくとも１つの主処理装置１３０１を含めて提供される。システム１３００は、主メモリ１３０４も含む。制御論理（ソフトウェア）及びデータが、ランダムアクセスメモリ（ＲＡＭ）の形態を取ってよい主メモリ１３０４内に格納される。
【００５０】
[0062]システム１３００は、グラフィック処理装置１３０６及びディスプレイ１３０８、すなわちコンピュータモニタも含む。一実施形態では、グラフィック処理装置１３０６は、複数のシェーダモジュール、ラスタ化モジュールなどを含むことができる。前述のモジュールはそれぞれ、単一の半導体プラットフォーム上に配置して、グラフィック処理装置（ＧＰＵ）を形成することさえできる。
【００５１】
[0063]本説明では、単一の半導体プラットフォームは、単一の一体的な半導体ベースの集積回路又はチップを指すことがある。単一の半導体プラットフォームという用語は、オンチップ動作を疑似し、従来型の中央処理装置（ＣＰＵ）とバスの実装を利用するのに比べて大幅な改善を行う、接続性が増大されたマルチチップモジュールを指すこともあることに留意されたい。もちろん、利用者の所望により、さまざまなモジュールを別々に、又は半導体プラットフォームをさまざまに組み合わせた形で配置することもできる。
【００５２】
[0064]システム１３００は、二次記憶装置１３１０を含むこともできる。二次記憶装置１３１０には、例えばハードディスクドライブ、及び／又はフロッピーディスクドライブ、磁気テープドライブ、コンパクトディスクドライブなどに相当するリムーバブル記憶ドライブがある。リムーバブル記憶ドライブは、既知の方式で、リムーバブル記憶装置からの読出し及び／又はリムーバブル記憶装置への書込みを行う。
【００５３】
[0065]コンピュータプログラム又はコンピュータ制御論理アルゴリズムを、主メモリ１３０４及び／又は二次記憶装置１３１０内に格納することができる。そのようなコンピュータプログラムは、実行されると、システム１３００がさまざまな機能を実施するのを可能にする。メモリ１３０４、記憶装置１３１０、及び／又は他の任意の記憶装置が、コンピュータ読取可能媒体の可能な例である。
【００５４】
[0066]一実施形態では、これまでのさまざまな形態の回路及び／又は機能を、更に詳しく言えば、主処理装置１３０１、グラフィック処理装置１３０６、主処理装置１３０１とグラフィック処理装置１３０６の両方の能力の少なくとも一部分の能力がある集積回路（図示せず）、チップセット（すなわち、関連機能などを実施する単位として機能し、販売されるように設計された集積回路群）、及び／又は他の任意の集積回路の文脈において実施することができる。
【００５５】
[0067]更には、これまでのさまざまな形態のアーキテクチャ及び／又は機能を、汎用コンピュータシステム、回路板システム、娯楽目的専用のゲームコンソールシステム、特定用途システム、及び／又は他の任意の所望のシステムの文脈において実施することができる。例えば、システム１３００は、デスクトップコンピュータ、ラップトップコンピュータ、及び／又は他の任意のタイプの論理の形態をとってよい。更には、システム１３００は、携帯情報端末（ＰＤＡ）装置、携帯電話装置、テレビジョンなどを含むがそれらに限定されない他のさまざまな装置の形態をとってよい。
【００５６】
[0068]更に、図示していないが、システム１３００は、通信を目的として、ネットワーク（例えば電気通信ネットワーク、ローカルエリアネットワーク（ＬＡＮ）、無線ネットワーク、インターネットなどのワイドエリアネットワーク（ＷＡＮ）、ピアツーピアネットワーク、ケーブルネットワークなど）に結合することができる。
【００５７】
[0069]以上、さまざまな実施形態について上記で説明してきたが、それらは限定としてではなくほんの一例として提示されたことを理解されたい。したがって、好ましい実施形態の範囲（ｂｒｅａｄｔｈ  ａｎｄ  ｓｃｏｐｅ）は、上述の例示的実施形態のいずれかによって限定されるべきではなく、添付の特許請求の範囲及びその等価物に従ってのみ定義されるべきである。
【図面の簡単な説明】
【００５８】
【図１】従来技術による、バッファの形態をとるレベルシフタを示す図である。
【図２】従来技術による、入力信号をＶＤＤＬドメインからＶＤＤＨドメインに変換するように構成された、バッファの形態をとるレベルシフタを示す図である。
【図３】従来技術による、信号をＶＤＤＬドメインからＶＤＤＨドメインに変換する際の直流電流の流れを回避するように構成された、バッファタイプのレベルシフタを示す図である。
【図４】従来技術による、デュアルレール入力レベルシフタ（例えば図３を参照されたい）に伴う問題に対処するシングルレール入力レベルシフタを示す図である。
【図５】従来技術による、低電圧ドメインのパワーダウンに伴う１つの問題を説明するインバータを示す図である。
【図６】従来技術による、低電圧ドメインのパワーダウンに伴う問題に対処するデュアルＯＲゲートを示す図である。
【図７】一実施形態に係る、低電圧ドメイン（「ＶＤＤＬドメイン」）からの電源電圧を高電圧ドメイン（「ＶＤＤＨドメイン」）の電源電圧に変換するように構成された電圧レベルシフタを備える、処理装置／チップの概略図である。
【図８】一実施形態に係る、低電圧ドメインがパワーダウンされる際の漏れ電流を防止する、シングルレールレベルシフタ回路を示す図である。
【図９Ａ】図８のシングルレールレベルシフタ回路を、異なるモードの文脈において、異なる入力／出力の組合せで示す図である。
【図９Ｂ】図８のシングルレールレベルシフタ回路を、異なるモードの文脈において、異なる入力／出力の組合せで示す図である。
【図９Ｃ】図８のシングルレールレベルシフタ回路を、異なるモードの文脈において、異なる入力／出力の組合せで示す図である。
【図１０】一実施形態に係る、低電圧ドメインがパワーダウンされる際の漏れ電流を防止するレベルシフタ回路の動作を示す信号図である。
【図１１】一実施形態に係る、低電圧ドメインがパワーダウンされる際の漏れ電流を防止する、異なるシングルレールレベルシフタ回路を示す図である。
【図１２】一実施形態に係る、低電圧ドメインがパワーダウンされる際の漏れ電流を防止する、異なるシングルレールレベルシフタ回路を示す図である。
【図１３】さまざまな実施形態のさまざまなアーキテクチャ及び／又は機能を実施することができる、一例示的システムを示す図である。
【符号の説明】
【００５９】
７００  処理装置／チップ
７１０  低電圧ドメイン、ＶＤＤＬドメイン
７２０  電圧レベルシフタ
７２２  電圧遷移回路
７２４  インバータ
７３０  高電圧ドメイン、ＶＤＤＨドメイン
７６０  回路構成要素
７６２  パワーダウン入力
８００  シングルレールレベルシフタ回路、電圧レベルシフタ
８０２  インバータ
８１０  入力立上り遷移回路
８２０  入力立下り遷移回路
１０００  信号図
１００２  遷移
１００４  遷移
１００６  遷移
１１００  シングルレールレベルシフタ回路
１２００  シングルレールレベルシフタ回路
１３００  一例示的システム
１３０１  主処理装置
１３０２  通信バス
１３０４  主メモリ
１３０６  グラフィック処理装置
１３０８  ディスプレイ
１３１０  二次記憶装置
Ｐ１  ｐ型トランジスタ
Ｐ２  第２のｐ型トランジスタ
Ｐ３  第３のｐ型トランジスタ
Ｐ４  第４のｐ型トランジスタ
Ｎ１  ｎ型トランジスタ
Ｎ２  ｎ型トランジスタ
Ｎ３  第３のｎ型トランジスタ
ＩＮ  シングルレール入力
ＰＤ  パワーダウン入力
ＰＤＢ  反転パワーダウン入力
ａ  第１の接点
ｂ  接点
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【外国語明細書】
2008295047000001.pdf