(57)【要約】【課題】回路面積を縮小する。【解決手段】電圧生成回路３０は、ステップ状に変化する基準電圧ＶＲＥＦ＿ＯＵＴを生成する。上側抵抗ＲＵ、下側抵抗ＲＬは、入力基準電圧ＶＲＥＦ＿ＩＮが印加される入力端子３４と接地端子３８の間に直列に接続される。下側抵抗ＲＬは、直列に接続されたＮ（Ｎは２以上の整数）個のサブ抵抗ＲＳに分割されている。スイッチトランジスタＭ１〜Ｍｎ−１は、隣接するサブ抵抗ＲＳの接続点ＮＤ１〜ＮＤｎ−１と接地端子３８の間に設けられる。制御部３２は、スイッチトランジスタＭ１〜Ｍｎ−１のオンオフを個別に制御する。上側抵抗ＲＵと下側抵抗ＲＬの接続点の電圧が基準電圧ＶＲＥＦ＿ＯＵＴとして出力される。【選択図】図１
2008131763.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧を生成する電圧生成回路であって、
基準となる入力電圧が印加される入力端子と電位が固定される固定電圧端子の間に直列に接続された、上側抵抗と下側抵抗と、を備え、
前記下側抵抗は、直列に接続されたＮ（Ｎは２以上の整数）個のサブ抵抗に分割されており、
本電圧生成回路はさらに、
隣接するサブ抵抗の接続点と前記固定電圧端子の間に設けられた（Ｎ−１）個のスイッチ素子と、
前記（Ｎ−１）個のスイッチ素子のオンオフを個別に制御する制御部と、
を備え、
前記上側抵抗と下側抵抗の接続点の電圧を前記基準電圧として出力することを特徴とする電圧生成回路。
【請求項２】
前記上側抵抗と、前記下側抵抗に含まれる最も低電位側のサブ抵抗の少なくとも一方は、トリミング可能に形成されることを特徴とする請求項１に記載の電圧生成回路。
【請求項３】
前記制御部は、前記基準電圧の生成開始時に、すべてのスイッチ素子をオンし、
その後、所定のタイミングごとに高電位側のサブ抵抗に接続されるスイッチ素子から順にオフしていくことを特徴とする請求項１または２に記載の電圧生成回路。
【請求項４】
スイッチングレギュレータの制御回路であって、
請求項１または２に記載の電圧生成回路と、
前記スイッチングレギュレータの出力電圧と、前記電圧生成回路により生成される基準電圧の誤差を増幅する誤差増幅器と、
前記誤差増幅器から出力される誤差電圧と、三角波もしくはのこぎり波状の周期電圧を比較し、前記スイッチングレギュレータの出力電圧が前記基準電圧に近づくようデューティ比が制御されるパルス変調信号を生成するパルス変調器と、
前記パルス変調器から出力されるパルス信号にもとづき、前記スイッチングレギュレータのスイッチング素子をオンオフするドライバ回路と、
を備え、
前記基準電圧を徐々に変化させることによりソフトスタートを実行することを特徴とする制御回路。
【請求項５】
前記電圧生成回路の前記制御部は、前記スイッチングレギュレータの起動時において、
前記（Ｎ−１）個のスイッチ素子をすべてオンした状態から、所定のタイミングごとに高電位側のサブ抵抗に接続されるスイッチ素子から順にオフしていくことを特徴とする請求項４に記載の制御回路。
【請求項６】
１つの半導体基板上に一体集積化されることを特徴とする請求項４に記載の制御回路。
【請求項７】
電池と、
前記電池の電圧を安定化する、請求項４に記載の制御回路を含むスイッチングレギュレータと、
前記スイッチングレギュレータにより安定化された電圧により駆動される負荷と、
を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログの基準電圧を生成するための電圧生成回路に関する。
【背景技術】
【０００２】
近年の携帯電話、ＰＤＡ（Personal Digital Assistance）、デジタルスチルカメラや、オーディオプレイヤ等の小型情報端末には、例えば液晶のバックライトに用いられる発光ダイオード（Light Emitting Diode、以下ＬＥＤという）などのように、電池の出力電圧よりも高い電圧を必要とするデバイスが存在する。電池電圧よりも高い電圧が必要とされる場合には、昇圧型スイッチングレギュレータなどのスイッチング電源を用いて電池電圧を昇圧し、ＬＥＤなどの負荷回路を駆動するために必要な電圧を得ている。また、マイコンなどの電池電圧より低い電圧で動作するデバイスに対し、適切な駆動電圧を供給するために降圧型スイッチングレギュレータなどのスイッチング電源が利用される場合もある。
【０００３】
スイッチングレギュレータの起動時に、キャパシタに対する突入電流を防止するために、出力電圧を緩やかに上昇させるソフトスタートが実行される。特許文献１には、関連技術が記載される。
【特許文献１】米国特許第６５１５８８０Ｂ１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１の図４には、ソフトスタートを実行する際に使用されるステップ状（ランプ状）に変化する基準電圧を生成するための回路が開示されている。この回路は、基準電圧ＶＲＥＦと接地電圧を、複数の抵抗によって分圧して出力する。起動開始時においては、抵抗Ｒ１〜ＲＮが分圧に寄与し、徐々に抵抗Ｒ１〜ＲＮがバイパスされることにより、分圧比が変化して出力電圧ＤＡＣ＿ＯＵＴが上昇していく。
【０００５】
特許文献１に記載の回路によれば、電圧ＤＡＣ＿ＯＵＴを徐々に上昇させることができるが、ソフトスタートの完了後においては、抵抗Ｒ１〜ＲＮがバイパスされることになる。すなわち、ソフトスタート完了後の通常動作時においては、抵抗ＲＡと抵抗ＲＢのみが分圧に寄与するため、抵抗Ｒ１〜ＲＮは機能していないことになる。言い換えれば、特許文献１の図４の回路では、通常動作時に必要な抵抗ＲＡ、ＲＢに加えて、ソフトスタート用に、さらに抵抗Ｒ１〜ＲＮを設ける必要があるため、回路面積が増大するという問題がある。
【０００６】
本発明はかかる課題に鑑みてなされたものであり、その目的のひとつは、電圧生成回路の回路面積の縮小にある。
【課題を解決するための手段】
【０００７】
本発明のある態様によれば、アナログの基準電圧を生成する電圧生成回路が提供される。この電圧生成回路は、基準となる入力電圧が印加される入力端子と電位が固定される固定電圧端子の間に、直列に接続された上側抵抗と、下側抵抗と、を備える。下側抵抗は、直列に接続されたＮ（Ｎは２以上の整数）個のサブ抵抗に分割されており、本電圧生成回路はさらに、隣接するサブ抵抗の接続点と固定電圧端子の間に設けられた（Ｎ−１）個のスイッチ素子と、（Ｎ−１）個のスイッチ素子のオンオフを個別に制御する制御部と、を備える。この電圧生成回路は、上側抵抗と下側抵抗の接続点の電圧を基準電圧として出力する。
【０００８】
この態様によると、基準電圧の最大値を生成する際に、すべての抵抗が分圧に有効に寄与するため、回路面積の増大を抑制することができる。
【０００９】
上側抵抗と、下側抵抗に含まれる最も低電位側のサブ抵抗の少なくとも一方は、トリミング可能に形成されてもよい。この場合、分圧比を微調節することができるため、基準電圧を調節することができる。
【００１０】
制御部は、基準電圧の生成開始時に、すべてのスイッチ素子をオンし、その後、所定のタイミングごとに高電位側のサブ抵抗に接続されるスイッチ素子から順にオフしてもよい。この場合、ステップ状（ランプ状）に上昇する基準電圧を生成することができる。
【００１１】
本発明の別の態様は、スイッチングレギュレータの制御回路に関する。この制御回路は、上述の電圧生成回路と、スイッチングレギュレータの出力電圧と電圧生成回路により生成される基準電圧の誤差を増幅する誤差増幅器と、誤差増幅器から出力される誤差電圧と、三角波もしくはのこぎり波状の周期電圧を比較し、スイッチングレギュレータの出力電圧が基準電圧に近づくようデューティ比が制御されるパルス変調信号を生成するパルス変調器と、パルス変調器から出力されるパルス信号にもとづき、スイッチングレギュレータのスイッチング素子をオンオフするドライバ回路と、を備える。この制御回路は、基準電圧を徐々に変化させることによりソフトスタートを実行する。
【００１２】
この態様によると、電圧生成回路によって、出力電圧の目標値を設定する基準電圧を徐々に上昇させることができるため、従来のように、基準電圧回路とソフトスタート回路を別途設ける必要が無いため、回路面積を削減するとともに低消費電力化を実現できる。
【００１３】
電圧生成回路の制御部は、スイッチングレギュレータの起動時、すなわちソフトスタート時において、（Ｎ−１）個のスイッチ素子をすべてオンした状態から、所定のタイミングごとに、高電位側のサブ抵抗に接続されるスイッチ素子から順番にオフしてもよい。
【００１４】
制御回路は、１つの半導体基板上に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。制御回路を１つのＩＣとして集積化することにより、回路面積を削減することができる。
【００１５】
本発明のさらに別の態様は、電子機器に関する。この電子機器は、電池と、上述の制御回路を含み、電池の電圧を安定化するスイッチングレギュレータと、スイッチングレギュレータにより安定化された電圧により駆動される負荷と、を備える。
【００１６】
なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１７】
本発明に係る電圧生成回路によれば、回路面積を削減することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００１９】
図１は、実施の形態に係る電圧生成回路３０の構成を示す回路図である。電圧生成回路３０は、入力端子３４に入力された入力基準電圧ＶＲＥＦ＿ＩＮを任意の分圧比にて分圧し、出力端子３６からアナログの出力基準電圧ＶＲＥＦ＿ＯＵＴを出力する。電圧生成回路３０は、ひとつの半導体基板上に一体集積化されて構成されることが望ましい。
【００２０】
電圧生成回路３０は、上側抵抗ＲＵ、下側抵抗ＲＬ、複数のスイッチトランジスタＭ１〜Ｍｎ−１、制御部３２を含む。
上側抵抗ＲＵと下側抵抗ＲＬは、入力端子３４と電位が固定された端子、すなわち接地端子３８の間に直列に接続される。下側抵抗ＲＬは、直列に接続されたＮ（Ｎは２以上の整数）個の下側サブ抵抗（以下単にサブ抵抗という）ＲＳ１〜ＲＳｎに分割されている。すなわち、ＲＬ＝ΣＲＳが成り立っている。
【００２１】
サブ抵抗ＲＳの抵抗値はすべて等しく設定してもよいし、重み付けを持たせてもよい。各サブ抵抗ＲＳの抵抗値によって、出力基準電圧ＶＲＥＦ＿ＯＵＴの遷移カーブを任意に設定することができる。また、隣接するサブ抵抗ＲＳｉとＲＳｉ＋１の接続点を、接続ノードＮＤｉという。上側抵抗ＲＵと、下側抵抗ＲＬに含まれる最も低電位側のサブ抵抗ＲＳｎは、トリミング可能に形成することが望ましい。なお、いずれか一方のみをトリミング可能としてもよい。トリミングによって分圧比を微調整することにより、入力基準電圧ＶＲＥＦ＿ＩＮの変動やプロセスばらつきなどに対して、リペア処理を施すことができる。
【００２２】
スイッチトランジスタＭ１〜Ｍｎ−１は、ＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。ｉ（１≦ｉ≦ｎ−１）番目のスイッチトランジスタＭｉは、隣接するサブ抵抗ＲＳｉとサブ抵抗ＲＳｉ＋１の接続点ＮＤｉと接地端子３８の間に設けられる。すなわち、スイッチトランジスタＭｉのソースは接地端子３８に接続され、ドレインは接続ノードＮＤｉに接続される。
【００２３】
制御部３２は、スイッチトランジスタＭ１〜Ｍｎ−１の制御端子の電圧、すなわちゲート電圧ＶＧ１〜ＶＧｎ−１を制御し、それぞれのオンオフを個別に切り替える。スイッチトランジスタＭ１〜Ｍｎ−１のうち、オンとされる最も高電位側のスイッチトランジスタをＭｊとすれば、接続ノードＮＤｊより低電位側のサブ抵抗ＲＳがバイパスされることになる。
【００２４】
本実施の形態において電圧生成回路３０は、出力基準電圧ＶＲＥＦ＿ＯＵＴの生成開始の指示を受けると、出力基準電圧ＶＲＥＦ＿ＯＵＴを、０Ｖ付近の低い電圧から最終的なターゲット電圧Ｖｔｇｔまでステップ状に上昇させる。なお、ターゲット電圧Ｖｔｇｔは、
Ｖｔｇｔ＝ＶＲＥＦ＿ＩＮ×ＲＬ／（ＲＵ＋ＲＬ）
で与えられる。制御部３２は生成開始時に、一旦すべてのスイッチトランジスタＭ１〜Ｍｎ−１をオンする。その後、所定のタイミングごとに高電位側、すなわちｉの小さなサブ抵抗ＲＳに接続されるスイッチトランジスタＭｉから順にオフしていく。
【００２５】
本実施の形態において制御部３２は、入力されたクロック信号ＣＬＫを分周する分周器として構成される。制御部３２は、スイッチトランジスタＭ１〜Ｍｎ−１ごとに設けられた（ｎ−１）個のラッチ回路ＬＡ１〜ＬＡｎ−１を含む。ラッチ回路ＬＡ１〜ＬＡｎ−１は、ラッチ回路ＬＡ１が初段、ラッチ回路ＬＡｎ−１が最終段となる向きでカスケード接続されている。ｉ番目のラッチ回路ＬＡｉの入力端子Ｄには、ｉ−１番目のラッチ回路ＬＡｉ−１の出力端子Ｑが接続される。初段のラッチ回路ＬＡ１の入力端子Ｄはハイレベルで固定されている。各ラッチ回路ＬＡ１〜ＬＡｎ−１の反転出力端子＊Ｑ（＊は論理反転を示す）はそれぞれ、スイッチトランジスタＭ１〜Ｍｎ−１のゲートに接続される。また、それぞれのクロック端子には共通のクロック信号ＣＬＫが入力されている。
【００２６】
以上のように構成された電圧生成回路３０の動作について説明する。図２は、図１の電圧生成回路３０の動作状態を示すタイムチャートである。
時刻ｔ０以前、ラッチ回路ＬＡ１〜ＬＡｎ−１の出力信号Ｑはすべてローレベルであり、反転出力信号＊Ｑすなわちゲート電圧ＶＧ１〜ＶＧｎ−１はすべてハイレベルとなっている。したがって、すべてのスイッチトランジスタＭ１〜Ｍｎ−１がオンしている。このときの出力基準電圧ＶＲＥＦ＿ＯＵＴは、
ＶＲＥＦ＿ＯＵＴ＝ＶＲＥＦ＿ＩＮ×ＲＳ１／（ＲＳ１＋ＲＵ）
となり、最小値となっている。
【００２７】
時刻ｔ０に、出力基準電圧ＶＲＥＦ＿ＯＵＴの生成開始が指示され、クロック信号ＣＫの最初のポジティブエッジが入力される。このポジティブエッジを受けて、ラッチ回路ＬＡ１の反転出力信号＊Ｑがハイレベルからローレベルへと遷移し、スイッチトランジスタＭ１がオフとなる。その結果、出力基準電圧ＶＲＥＦ＿ＯＵＴは、
ＶＲＥＦ＿ＯＵＴ＝ＶＲＥＦ＿ＩＮ×（ＲＳ１＋ＲＳ２）／（ＲＳ１＋ＲＳ２＋ＲＵ）
となり、１ステップ分上昇する。
【００２８】
その後、クロック信号ＣＬＫのポジティブエッジごとに、スイッチトランジスタＭ２、Ｍ３、…と順番にオフしていき、出力基準電圧ＶＲＥＦ＿ＯＵＴがステップ状に上昇していく。時刻ｔｎ−１のクロック信号ＣＬＫのポジティブエッジにより、ラッチ回路ＬＡｎ−１の反転出力信号＊Ｑがローレベルに遷移し、スイッチトランジスタＭｎ−１がオフとなる。すべてのスイッチトランジスタＭ１〜Ｍｎ−１がオフとなると、出力基準電圧ＶＲＥＦ＿ＯＵＴとしてターゲット電圧Ｖｔｇｔが生成される。
【００２９】
このように、本実施の形態に係る電圧生成回路３０によれば、初期状態には０Ｖ付近の低い電圧を生成し、時間とともにターゲット電圧Ｖｔｇｔに漸近する出力基準電圧ＶＲＥＦ＿ＯＵＴを生成することができる。
【００３０】
この電圧生成回路３０では、ターゲット電圧Ｖｔｇを生成しているときに、すべてのサブ抵抗ＲＳ１〜ＲＳｎが有効に寄与することになる。ターゲット電圧Ｖｔｇｔは、上述のように、
Ｖｔｇｔ＝ＶＲＥＦ＿ＩＮ×ＲＬ／（ＲＵ＋ＲＬ）
で与えられるから、入力基準電圧ＶＲＥＦ＿ＩＮとターゲット電圧Ｖｔｇｔが与えられると、必要な分圧比ＲＬ／（ＲＵ＋ＲＬ）が決定され、回路面積と消費電流を考慮して、上側抵抗ＲＵおよび下側抵抗ＲＬの抵抗値がそれぞれ決定される。
【００３１】
特許文献１の図４の回路では、ターゲット電圧Ｖｔｇｔに相当する電圧は、
ＤＡＣ＿ＯＵＴ＝ＲＢ／（ＲＡ＋ＲＢ）
で与えられる。ＲＡおよびＲＢは、本願における上側抵抗ＲＵおよび下側抵抗ＲＬに相当する抵抗である。特許文献１の図４の回路では、本願の上側抵抗ＲＵの抵抗値を実質的に増加させることによって出力電圧ＤＡＣ＿ＯＵＴを低くさせており、本願の図１の回路が、下側抵抗ＲＬの抵抗値を実質的に低下させることによって出力電圧ＶＲＥＦ＿ＯＵＴを低下させている点で大きく異なっている。
【００３２】
特許文献１の図４の回路では、ターゲット電圧Ｖｔｇｔを生成するために必要な抵抗ＲＡおよびＲＢに加えて、抵抗Ｒ１〜ＲＮが設けられているため、回路面積が大きくなる。これに対して、本願の図１の回路では、抵抗ＲＢに相当する下側抵抗ＲＬを分割しているため、全体としての抵抗値の増加が抑制されている。抵抗の面積はＩＣ上で無視できないため、本願の図１の回路によれば回路面積およびコストを削減することが可能となる。
【００３３】
なお、図１の電圧生成回路３０に加えて、ドレインが上側抵抗ＲＵとサブ抵抗ＲＳ１の接続ノードに接続されたスイッチトランジスタＭ０を設けてもよい。この場合、出力基準電圧ＶＲＥＦ＿ＯＵＴをより０Ｖに近い電圧から変化させることができる。
【００３４】
また、本実施の形態では、電圧生成回路３０がＤラッチ回路を利用して構成される場合について説明したが、当業者であれば、その他のラッチ回路、フリップフロップ回路を用いても同様の機能を有する回路が構成できることは理解できよう。また、図２のタイムチャートでは、出力基準電圧ＶＲＥＦ＿ＯＵＴを増加させる場合について説明したが、制御部３２を逆の構成とすれば、ターゲット電圧Ｖｔｇｔから徐々に低下するステップ状の電圧を生成することが可能となる。
【００３５】
出力基準電圧ＶＲＥＦ＿ＯＵＴを任意に設定したい場合には、制御部３２を、分周器の代わりにマイコン等を利用して構成してもよい。この場合には、１ステップずつではなく、任意のステップで出力基準電圧ＶＲＥＦ＿ＯＵＴを変化させることができる。
【００３６】
図３は、図１の電圧生成回路３０を利用したスイッチングレギュレータを示す回路図である。昇圧型のスイッチングレギュレータ２００は、制御回路１００およびスイッチングレギュレータ出力回路（以下、単に出力回路という）１１０を備える。
【００３７】
制御回路１００は、ひとつの半導体基板に集積化されたＬＳＩチップであり、スイッチング素子として機能するスイッチングトランジスタＭｓｗ１はこの制御回路１００に内蔵される。スイッチングレギュレータ２００は、入力端子２０２に印加された入力電圧Ｖｉｎを昇圧し、所定の目標電圧に安定化して、出力端子２０４から出力電圧Ｖｏｕｔを出力する。
【００３８】
出力回路１１０は、出力キャパシタＣ１、インダクタＬ１、整流素子であるダイオードＤ１を含む。出力キャパシタＣ１は、一端が接地され、他端が出力端子２０４と接続される。インダクタＬ１の一端は、入力端子２０２に接続され、入力電圧Ｖｉｎが印加される。ダイオードＤ１は、インダクタＬ１の他端と出力端子２０４との間に設けられ、アノードがインダクタＬ１の他端に、カソードが出力端子２０４に接続される。インダクタＬ１の他端は、制御回路１００のスイッチング端子１０４と接続される。なお、同期整流方式の場合、ダイオードＤ１はスイッチングトランジスタＭｓｗ１と相補的にオン、オフされるトランジスタであってもよい。
【００３９】
このスイッチングレギュレータ２００は、制御回路１００によってインダクタＬ１に流れる電流を制御し、出力キャパシタＣ１に電荷を充電することにより入力電圧Ｖｉｎを昇圧し、出力キャパシタＣ１に現れる電圧を出力端子２０４に接続される負荷（不図示）に供給する。制御回路１００は、帰還端子１０６、スイッチング端子１０４を備える。帰還端子１０６には、負荷に供給される出力電圧Ｖｏｕｔが帰還される。
【００４０】
制御回路１００は、スイッチングトランジスタＭｓｗ１、ドライバ回路１０、パルス変調部１２、図１の電圧生成回路３０を備える。本実施の形態において、スイッチングトランジスタＭｓｗ１は、ＮチャンネルＭＯＳトランジスタであって、第１端子であるソースには、接地電圧ＧＮＤが印加される。また、スイッチングトランジスタＭｓｗ１の第２端子、すなわちドレインはスイッチング端子１０４と接続される。スイッチングトランジスタＭｓｗ１はドレインに現れるスイッチング電圧Ｖｓｗ１を、スイッチング端子１０４を介して、制御回路１００に外付けされる出力回路１１０に対して供給する。
【００４１】
抵抗Ｒ１、Ｒ２は、出力電圧Ｖｏｕｔを分圧した帰還電圧Ｖｆｂ＝Ｖｏｕｔ×Ｒ２／（Ｒ１＋Ｒ２）を生成する。パルス変調部１２は、帰還電圧Ｖｆｂが、電圧生成回路３０から出力される出力基準電圧ＶＲＥＦ＿ＯＵＴに近づくように、デューティ比が制御されるパルス変調信号Ｓｐを生成する。パルス変調部１２によるパルス変調の方式は、パルス幅変調方式、パルス周波数変調方式など、任意の方式を適用することができる。パルス変調部１２としては公知の技術を利用すればよい。具体的な構成を例示すれば、たとえばパルス変調部１２は、エラーアンプ２２と、発振器２６、ＰＷＭコンパレータ２４を含んで構成することができる。エラーアンプ２２は、出力電圧Ｖｏｕｔに応じた帰還電圧Ｖｆｂと基準電圧ＶＲＥＦ＿ＯＵＴの誤差を増幅し、誤差電圧Ｖｅｒｒを生成する。発振器２６は、三角波状もしくはのこぎり波状の周期電圧Ｖｏｓｃを生成する。ＰＷＭコンパレータ２４は、周期電圧Ｖｏｓｃと誤差電圧Ｖｅｒｒを比較し、大小関係に応じてハイレベルとローレベルが切り替わるパルス信号Ｓｐを生成してもよい。
【００４２】
ドライバ回路１０は、パルス変調部１２から出力されるパルス信号Ｓｐにもとづき、スイッチングトランジスタＭｓｗ１のゲートに供給すべき駆動信号Ｓｄを生成する。ドライバ回路１０は、スイッチングトランジスタＭｓｗ１を駆動するために十分な駆動能力を有するインバータを含んでもよい。
【００４３】
駆動信号Ｓｄがハイレベルとなると、スイッチングトランジスタＭｓｗ１がオンとなり、駆動信号Ｓｄがローレベルとなると、スイッチングトランジスタＭｓｗ１がオフする。スイッチングトランジスタＭｓｗ１がオンすると、入力端子２０２からインダクタＬ１、スイッチングトランジスタＭｓｗ１を介してスイッチング電流Ｉｓｗが流れ、インダクタＬ１にエネルギが蓄えられる。スイッチングトランジスタＭｓｗ１がオフすると、入力端子２０２からインダクタＬ１、ダイオードＤ１を介して出力キャパシタＣ１に電流が供給される。スイッチングトランジスタＭｓｗ１がオンオフを繰り返すことにより、出力電圧Ｖｏｕｔは基準電圧ＶＲＥＦ＿ＯＵＴに比例した目標電圧に安定化される。
【００４４】
以上のように構成された昇圧型のスイッチングレギュレータ２００において、出力電圧Ｖｏｕｔの生成開始が指示されると、電圧生成回路３０による電圧生成を開始する。図２に示すように、出力基準電圧ＶＲＥＦ＿ＯＵＴが０Ｖ付近の電圧から時間とともに徐々に上昇すると、スイッチングレギュレータ２００の出力電圧Ｖｏｕｔも、出力基準電圧ＶＲＥＦ＿ＯＵＴに比例して増加し、ソフトスタートが実行される。
【００４５】
図３のスイッチングレギュレータ２００によれば、出力電圧Ｖｏｕｔの目標値を設定する基準電圧を生成する電圧源と、ソフトスタートを実行するための電圧源を共通化することができるため、回路面積を削減できるとともに、消費電力を低減することができる。また、上述したように、電圧生成回路３０内部の抵抗が占有する面積が従来に比べて削減されているため、さらに小型化を図ることができる。
【００４６】
図１の電圧生成回路３０は、昇圧型に限らず降圧型のスイッチングレギュレータにも利用可能である。また、スイッチングレギュレータではなくリニアレギュレータのソフトスタートに利用してもよい。
【００４７】
図４は、図３のスイッチングレギュレータを搭載した電子機器の構成を示すブロック図である。電子機器３００は、たとえば携帯電話端末やポータブルオーディオ機器、デジタルスチルカメラであり、電池３１０、電源装置３２０、アナログ回路３３０、デジタル回路３４０、マイコン３５０、ＬＥＤ３６０を含む。
電池３１０は、たとえばリチウムイオン電池であり、電池電圧Ｖｂａｔとして３〜４Ｖ程度を出力する。
アナログ回路３３０は、電源電圧Ｖｃｃ＝３．４Ｖ程度で安定動作する回路ブロックを含む。また、デジタル回路３４０は、各種ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）などを含み、電源電圧Ｖｄｄ＝３．４Ｖもしくはより低電圧で安定動作する回路ブロックを含む。
マイコン３５０は、電子機器３００全体を統括的に制御するブロックであり、電源電圧１．５Ｖで動作する。
ＬＥＤ３６０は、ＲＧＢ３色のＬＥＤ（Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ）を含み、液晶のバックライトや、照明として用いられ、その駆動には、４Ｖ以上の駆動電圧が要求される。
【００４８】
電源装置３２０は、多チャンネルのスイッチング電源であり、チャンネルごとに、電池電圧Ｖｂａｔを必要に応じて降圧、または昇圧するスイッチングレギュレータを備え、アナログ回路３３０、デジタル回路３４０、マイコン３５０、ＬＥＤ３６０に対して適切な電源電圧を供給する。図４のスイッチングレギュレータは、たとえば４Ｖ以上で動作するＬＥＤ３６０などの駆動に利用される。図３のスイッチングレギュレータは、このようなスイッチング電源を利用した電子機器に好適に用いることができる。
【００４９】
実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。
【図面の簡単な説明】
【００５０】
【図１】実施の形態に係る電圧生成回路の構成を示す回路図である。
【図２】図１の電圧生成回路の動作状態を示すタイムチャートである。
【図３】図１の電圧生成回路を利用したスイッチングレギュレータを示す回路図である。
【図４】図３のスイッチングレギュレータを搭載した電子機器の構成を示すブロック図である。
【符号の説明】
【００５１】
１００  制御回路、  １０４  スイッチング端子、  １０６  帰還端子、  ２００  スイッチングレギュレータ、  ２０２  入力端子、  ２０４  出力端子、  １０  ドライバ回路、  ２２  エラーアンプ、  ２４  ＰＷＭコンパレータ、  ２６  発振器、  ３０  電圧生成回路、  ３２  制御部、  ３４  入力端子、  ３６  出力端子、  ３８  接地端子、  ＲＵ  上側抵抗、  ＲＬ  下側抵抗、  ＲＳ  サブ抵抗、  Ｍｓｗ１  スイッチングトランジスタ、  Ｃ１  出力キャパシタ、  Ｌ１  インダクタ、  Ｄ１  ダイオード、  １１０  出力回路、  ３００  電子機器、  ３１０  電池、  ３２０  電源装置、  ３３０  アナログ回路、  ３４０  デジタル回路、  ３５０  マイコン、  ３６０  ＬＥＤ。
【図１】
2008131763.tif 000003
【図２】
2008131763.tif 000004
【図３】
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【図４】
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