(57)【要約】【課題】使用される外部電源電圧のレベルに応じて効率的に内部電圧を生成することのできる半導体装置を提供する。【解決手段】容量素子（１８０、１８４、１９１）のチャージポンプ動作により内部電圧（Ｖｐｐ）を生成する回路において、出力トランジスタ（１９２）に結合される内部電荷供給ノード（ＮＤ５３）および内部電荷供給ノードに電荷を容量素子（１９１）を介して供給するドライバ（１８５、１８６）の電源ノードのいずれかに制御信号に応答するチャージポンプ容量素子（１８７）を選択的に結合する。【選択図】図２７
2008310951.tif 000002
【特許請求の範囲】
【請求項１】
第１の制御信号を受ける第１の制御信号入力ノードと第１の内部ノードとの間に接続される第１の容量素子、
前記第１の内部ノードの電圧レベルに従って、第２および第３の内部ノードを外部電源電圧レベルにそれぞれプリチャージする第２および第３のトランジスタ、
第２の制御信号を入力する第２の制御信号入力ノードと前記第２の内部ノードとの間に接続される第２の容量素子、
前記第２の内部ノードの電圧レベルに従って選択的に導通し、導通時、前記第３の内部ノードと出力ノードとの間で電荷を伝達する出力トランジスタ、
外部電源ノードの電源電圧と第１の内部電圧ノードの電圧とを動作電源電圧として受け、第３の制御信号に従って第４の内部ノードを駆動するドライブ回路、
前記第４の内部ノードと前記第３の内部ノードとの間に接続される第３の容量素子、
第４の容量素子、および
前記第４の容量素子を、第４の制御信号を受ける第４の制御信号入力ノードと前記第１の内部電圧ノードとの間および前記第４の制御信号入力ノードと前記第３の内部ノードとの間のいずれかの経路に選択的かつ固定的に接続する配線を備える、半導体装置。
【請求項２】
前記配線は、前記第４の容量素子を前記第４の制御信号入力ノードと前記第３の内部ノードとの間に接続する、請求項１記載の半導体装置。
【請求項３】
前記第１の内部電圧ノードは、第２の電源電圧レベルに固定される、請求項２記載の半導体装置。
【請求項４】
前記半導体装置は、第５の制御信号を入力する第５の制御信号入力ノードと第５の内部ノードとの間に接続される第５の容量素子、および
前記第５の内部ノードの電圧レベルに従って選択的に導通し、導通時、前記第１の内部電圧ノードを所定電圧レベルにプリチャージする第４のトランジスタをさらに備え、
前記第４の容量素子は、前記第４の制御信号入力ノードと前記第１の内部電圧ノードとの間に接続される、請求項１記載の半導体装置。
【請求項５】
前記第２の制御信号は、前記外部電源ノードの電圧よりも大きな電圧振幅を有する、請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は内部電圧を発生する内部電圧発生回路を内蔵する半導体装置に関し、特に、複数の外部電源電圧および複数のインターフェイスの仕様に対しても、外部電源電圧に従って安定に内部電圧を生成することのできる内部電圧発生回路に関する。
【背景技術】
【０００２】
図３６は、従来のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）のアレイ部の構成を概略的に示す図である。図３６において、ビット線ＢＬおよびＺＢＬとワード線ＷＬの交差部に対応してメモリセルＭＣが配置される。図３６においては、ビット線ＢＬとワード線ＷＬの交差部に対応して配置されるメモリセルＭＣを代表的に示す。
【０００３】
一般に、メモリアレイにおいては、メモリセルＭＣは、行列状に配列され、各メモリセル行に対応してワード線ＷＬが配置される。また、各メモリセル列に対応してビット線ＢＬおよびＺＢＬの対が配置される。ビット線対の一方のビット線とワード線との交差部に対応してメモリセルが配置される。ビット線ＢＬおよびＺＢＬに相補データが転送される。
【０００４】
メモリセルＭＣは、電荷の形態で情報を記憶するメモリキャパシタＭＱと、ワード線ＷＬ上の信号電圧に従ってメモリセルキャパシタＭＱを対応のビット線ＢＬ（またはＺＢＬ）に結合するアクセストランジスタＭＴを含む。アクセストランジスタＭＴは、通常、ＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で構成され、そのバックゲートに負のバイアス電圧Ｖｂｂが与えられる。負のバイアス電圧ＶｂｂをアクセストランジスタＭＴのバックゲートに与えることにより、アクセストランジスタＭＴのしきい値電圧の安定化、信号線と基板領域との間の寄生容量の低減およびアクセストランジスタＭＴのドレイン／ソースの接合容量の低減を図る。
【０００５】
ビット線ＢＬおよびＺＢＬに対し、スタンバイ状態時に、ビット線ＢＬおよびＺＢＬをビット線プリチャージ電圧Ｖｂｌレベルにプリチャージしかつイコライズするビット線イコライズ回路ＢＰＥと、活性化時、ビット線ＢＬおよびＺＢＬの電圧を差動増幅しかつラッチするセンスアンプＳＡが設けられる。
【０００６】
このセンスアンプＳＡに対し、センスアンプ活性化信号／ＳＡＰの活性化時導通し、センスアンプＳＡのハイレベル電源ノードを、アレイ電源電圧Ｖｄｄｓを伝達するセンス電源線に結合するセンス活性化トランジスタＡＳＰＴと、センスアンプ活性化信号ＳＡＮの活性化時導通し、活性化時、センスアンプＳＡのローレベル電源ノードを、接地電圧Ｖｓｓに伝達するセンス接地線に結合するセンスアンプ活性化トランジスタＡＳＮＴが設けられる。
【０００７】
ビット線イコライズ回路ＢＰＥは、アレイ電源電圧Ｖｄｄｓの中間電圧（Ｖｄｄｓ／２）のビット線プリチャージ電圧Ｖｂｌをビット線イコライズ指示信号ＢＬＥＱに従って、ビット線ＢＬおよびＺＢＬに伝達する。
【０００８】
ワード線ＷＬは、選択時、アレイ電源電圧Ｖｄｄｓよりも高い電圧レベルの高電圧Ｖｐｐレベルに駆動される。選択ワード線ＷＬを高電圧Ｖｐｐレベルに駆動することにより、メモリセルＭＣのアクセストランジスタＭＴのしきい値電圧損失を伴うことなく、メモリキャパシタＭＱの記憶ノードにアレイ電源電圧ＶｄｄｓレベルのＨデータを格納する。
【０００９】
メモリキャパシタＭＱは、データを記憶するストレージノードと対向する電極ノード（セルプレートノード）に、一定のセルプレート電圧Ｖｃｐを受ける。通常、セルプレート電圧Ｖｃｐも、ビット線プリチャージ電圧Ｖｂｌと同様、アレイ電源電圧Ｖｄｄｓの中間電圧（Ｖｄｄｓ／２）の電圧レベルである。
【００１０】
上述のように、ＤＲＡＭにおいては、それぞれ電圧レベルの異なる複数種類の電圧が用いられる。これらの複数種類の電圧を外部で発生してＤＲＡＭに与える場合、システムの規模が大きくなり、また外部配線の損失により、システム全体の消費電流も増大する。また、ＤＲＡＭにおいても、電源端子数が増大するため、そのパッケージのサイズが増大する。したがって、一般に、これらの複数種類の電圧は、ＤＲＡＭ内部で生成される。
【００１１】
図３７は、ＤＲＡＭの内部電圧に関連する部分の構成を概略的に示す図である。図３７において、ＤＲＡＭは、行列状に配列する複数のメモリセル（図３６のメモリセルＭＣ）を有するメモリセルアレイ９０２と、外部からのコマンドＣＭＤに従って、コマンドＣＭＤが指定する動作モードを実現するための動作制御信号を生成する制御回路９０４と、制御回路９０４の制御の下に活性化され、外部からの行アドレス信号ＲＡに従ってメモリセルアレイ９０２のアドレス指定された行に対応して配置されたワード線を選択状態へ駆動するための行選択回路９０６と、制御回路９０４により選択的に活性化され、活性化時、行選択回路９０６により選択された行上のメモリセルのデータを検知し増幅しかつラッチするセンスアンプ群９０８と、制御回路９０４の制御の下に動作し、活性化時、外部からの列アドレス信号ＣＡに従ってメモリセルアレイ９０２のアドレス指定された列に対応するメモリセルを選択する列選択回路９１０と、活性化時、外部電源電圧ＥＸＶＤＤに従って各種内部電圧Ｖｐｐ、Ｖｂｂ、Ｖｂｌ、Ｖｃｐ、Ｖｄｄｓ、およびＶｄｄｐを生成する内部電圧発生回路９００を含む。
【００１２】
内部電圧発生回路９００からの周辺電源電圧Ｖｄｄｐは、制御回路９０４および行選択回路９０６へ与えられる。内部電圧発生回路９００からの高電圧Ｖｐｐは、また、行選択回路９０６へ与えられる。
【００１３】
行選択回路９０６においては、周辺電源電圧Ｖｄｄｐを動作電源電圧として受ける行デコード回路により行選択信号が生成され、この行選択信号に従って、選択された行に対応して配置されたワード線へ、ワードドライバにより高電圧Ｖｐｐレベルのワード線選択信号が伝達される。
【００１４】
メモリセルアレイ９０２へは、ビット線プリチャージ電圧Ｖｂｌ、セルプレート電圧Ｖｃｐ、およびメモリセルアレイ９０２の基板領域に印加される負のバイアス電圧Ｖｂｂが与えられる。センスアンプ群９０８へは、センス電源線を介してアレイ電源電圧Ｖｄｄｓが動作電源電圧として与えられる。
【００１５】
列選択回路９１０へは、通常、周辺電源電圧Ｖｄｄｐが動作電源電圧として与えられる。しかしながら、この列選択回路９１０が出力する列選択信号が、アレイ電源電圧Ｖｄｄｓレベルであってもよい。通常、周辺電源電圧Ｖｄｄｐは、アレイ電源電圧Ｖｄｄｓよりも高い電圧レベルである。
【００１６】
制御回路９０４等の周辺回路を周辺電源電圧Ｖｄｄｐで動作させかつメモリセルアレイ９０２に関連するセンスアンプ群９０８をアレイ電源電圧Ｖｄｄｓに従って動作させることにより、周辺回路を高速動作させて高速アクセスを実現し、またメモリセルのアクセストランジスタおよびメモリセルキャパシタの絶縁耐圧を保証して安定にデータを記憶する。
【００１７】
半導体装置においては、システム規模が増大するにつれ、発熱などを防止するため、低電力消費が強く要求される。特に、電池を電源とする携帯機器の用途においては、電池寿命の観点からも消費電流を低減する必要がある。特に、データのアクセスが行なわれないスタンバイ状態は、実際にデータ処理が行なわれる時間よりもその時間が長く、また、ＤＲＡＭにおいては、単にデータを保持することが要求されるだけであり、このスタンバイ状態時の消費電流を低減することが強く要求される。
【００１８】
このようなスタンバイ状態時における消費電流を低減する１つの方法として、パワーダウンモードという動作モードが用いられる。このパワーダウンモードにおいては、データ保持に関係しないアドレス入力バッファ回路などにおいて動作電源電圧の供給を停止する。これにより、データ保持に無関係な回路の直流電流経路を遮断して、回路のリーク電流を低減し、消費電流を低減する。
【００１９】
携帯機器などの用途においては、最近、さらにスタンバイ電力を低減することが要求され、このような超低スタンバイ電流の要求に従って、「ディープパワーダウンモード」と呼ばれるモードが用いられる。このディープパワーダウンモード時においては、内部電圧発生回路９００の内部電圧発生動作を停止させる。ただし、パワーダウンモードは、外部からのコマンドにより設定されるため、コマンドＣＭＤを受けるコマンドデコーダ等のパワーダウンモード解除に関連する回路には、電源電圧が与えられる。
【００２０】
このディープパワーダウンモード指示が与えられたときには、図３７に示すように、制御回路９０４からパワーカット信号ＰＣＵＴが生成される。このパワーカット信号ＰＣＵＴは、周辺電源電圧Ｖｄｄｐレベルの電圧である。外部電源電圧ＥＸＶＤＤから内部電圧を生成する回路の動作を停止させるため、レベル変換回路９１５により、このパワーカット信号ＰＣＵＴを、振幅が外部電源電圧ＥＸＶＤＤレベルのパワーカットイネーブル信号ＰＣＵＴｅに変換される。このパワーカットイネーブル信号ＰＣＵＴｅは、行選択回路９０６および列選択回路９１０などの周辺回路に与えられ、各周辺回路の電流経路が遮断される。
【００２１】
このパワーカットイネーブル信号ＰＣＵＴｅは、制御回路９０４内においてもディープパワーダウンモードに関連する動作制御を行なう回路以外の部分に与えられ、その電流経路は遮断される。
【００２２】
ディープパワーダウンモード時において、必要な回路部分以外において電流が消費されず、また電流経路を遮断することにより、リーク電流の発生が防止され、消費電流を大きく低減することができる。
【発明の開示】
【発明が解決しようとする課題】
【００２３】
ＤＲＡＭは、さまざまなシステムにおいて用いられている。システムにおいては、電源電圧が種々存在する。たとえば、外部電源電圧ＥＸＶＤＤとして、３．３Ｖおよび２．５Ｖがある。また、インターフェイスとして、ＬＶＴＴＬなどの他に、１．８ＶＩＯインターフェイスがある。この１．８ＶＩＯインターフェイスにおいては、外部電源電圧は、２．５Ｖまたは３．３Ｖであるものの、入力信号の振幅が、１．８Ｖに設定される。ＶＩＨ及びＶＩＬは、出力電源電圧ＶＤＤＱに基づいてたとえば０．８ＶＤＤＱ／０．２ＶＤＤＱに設定される。
【００２４】
ＤＲＡＭにおいて、このような各種外部電源電圧に対して同一回路構成で内部電圧を生成した場合、外部電源電圧レベルにより内部電圧発生回路の動作条件が異なるため、最適な電圧レベルの内部電圧を効率的に生成することができなくなるという問題が生じる。
【００２５】
また、個々の外部電源電圧レベルまたはインターフェイス仕様に応じて内部電圧発生回路を設計した場合、単に外部電源電圧の電圧レベルに対応するために、主要内部回路の構成が同一であり、単に内部電圧発生回路の構成が異なる複数種類のチップを作製する必要があり、製造効率が低下し、コストが高くなるという問題が生じる。
【００２６】
したがって、製品管理およびコストの観点からは、マスタ工程において複数種類の外部電源電圧／インターフェイスに対し共通回路部分を作製し、マスク配線またはボンディングパッドの電圧の固定により、外部電源電圧レベルまたはインターフェイス仕様に応じた内部電圧発生回路を実現することが望ましい。
【００２７】
それゆえ、この発明の目的は、外部電源電圧レベルおよびインターフェイス仕様にかかわらず、安定に内部電圧を生成することのできる半導体装置を提供することである。
【００２８】
この発明の他の目的は、使用される外部電源電圧レベルに応じて効率的に所望の電圧レベルの内部電圧を生成することのできる半導体装置を提供することである。
【課題を解決するための手段】
【００２９】
この発明に係る半導体装置は、第１の制御信号を受ける第１の制御信号入力ノードと第１の内部ノードとの間に接続される第１の容量素子と、第１の内部ノードの電圧レベルに従って、第２および第３の内部ノードを外部電源電圧レベルにそれぞれプリチャージする第２および第３のトランジスタと、第２の制御信号を入力する第２の制御信号入力ノードと前記第２の内部ノードとの間に接続される第２の容量素子と、第２の内部ノードの電圧レベルに従って選択的に導通し、導通時、第３の内部ノードと出力ノードとの間で電荷を伝達する出力トランジスタと、外部電源ノードの電源電圧と第１の内部電圧ノードの電圧とを動作電源電圧として受け、第３の制御信号に従って第４の内部ノードを駆動するドライブ回路と、第４の内部ノードと前記第３の内部ノードとの間に接続される第３の容量素子と、第４の容量素子と、第４の容量素子を、第４の制御信号を受ける第４の制御信号入力ノードと第１の内部電圧ノードとの間および第４の制御信号入力ノードと第３の内部ノードとの間のいずれかの経路に選択的かつ固定的に接続する配線を備える。
【００３０】
一実施例においては、第４の容量素子が、第４の制御信号入力ノードと前記第３の内部ノードとの間に接続される。
【００３１】
別の実施例においては、第１の内部電圧ノードは、第２の電源電圧レベルに固定される。
【００３２】
この半導体装置は、好ましくは、さらに、第５の制御信号を入力する第５の制御信号入力ノードと第５の内部ノードとの間に接続される第５の容量素子と、第５の内部ノードの電圧レベルに従って選択的に導通し、導通時、前記第１のア内部電圧ノードを所定電圧レベルにプリチャージする第４のトランジスタをさらに備える。この構成においては、第４の容量素子は、前記第４の制御信号入力ノードと前記第１の内部電圧ノードとの間に接続される。
【００３３】
好ましくは、第２の制御信号は、その電圧振幅が外部電源電圧よりも大きくされる。
【発明の効果】
【００３４】
内部電圧を生成する場合、容量素子を並列に接続して電荷を供給することにより、外部電圧が高い場合において、十分な能力で電荷を供給することがで器、所望の電圧レベルの内部電圧を安定に生成することができる。
【００３５】
また、容量素子を用いてドライブ回路の両動作電源電圧の一方の電圧レベルを変更することにより、容量結合により２段階のブースト動作を行なうことができ、大きな電圧レベル変化を内部ノードに生じさせることができ、外部電源電圧レベルが低い場合においても、安定に所望の電圧レベルの内部電圧を生成することができる。
【００３６】
また、容量素子の接続を変更可能に設定することにより、外部電源電圧レベルに応じた最適な能力で内部電圧を発生する内部電圧生成回路を実現することができる。
【発明を実施するための最良の形態】
【００３７】
［実施の形態１］
図１は、この発明の実施の形態１に従う内部電圧発生回路の構成を概略的に示す図である。この図１に示す内部電圧発生回路は、図３７に示す内部電圧発生回路９００に含まれる。
【００３８】
図１において、内部電圧発生回路は、定電流ＩＣＳＴを生成する定電流発生回路１と、外部電源レベル指定信号ＺＣＭＰＥパワーカットイネーブル信号ＰＣＵＴｅとを受けるＯＲ回路６と、ＯＲ回路６の出力信号を制御入力ＤＩＳに受け、ＯＲ回路６の出力信号が非活性状態（Ｌレベル）のとき動作し、周辺基準電圧Ｖｒｅｆｐを生成する周辺基準電圧発生回路２ｐと、制御入力ＤＩＳに与えられるパワーカットイネーブル信号ＰＣＵＴｅの非活性化時動作してアレイ基準電圧Ｖｒｅｆｓを生成するアレイ基準電圧発生回路２ｓと、制御入力ＤＩＳに与えられるパワーカットイネーブル信号ＰＣＵＴｅの非活性化時動作して入力基準電圧Ｖｒｅｆｉを生成する入力基準電圧発生回路２ｉとを含む。
【００３９】
外部電源レベル指定信号ＺＣＭＰＥは、この半導体装置に対して用いられる外部電源電圧ＥＸＶＤＤの電圧レベルに応じて固定的に設定される。すなわち、外部電源レベル指定信号ＺＣＭＰＥは、外部電源電圧ＥＸＶＤＤがたとえば２．５Ｖと低い場合には、Ｈレベルに設定され、外部電源電圧ＥＸＶＤＤがたとえば３．３Ｖと高い場合には、Ｌレベルに設定される。この外部電源レベル指定信号ＺＣＭＰＥは、マスク配線またはボンディングパッドの電圧固定により、その電圧レベルが設定される。
【００４０】
パワーカットイネーブル信号ＰＣＵＴｅは、従来と同様、ディープパワーダウンモードが指定されたときにＨレベルに設定される。したがって、ディープパワーダウンモード時においては、アレイ基準電圧Ｖｒｅｆｓ、周辺基準電圧Ｖｒｅｆｐおよび入力基準電圧Ｖｒｅｆｉの発生は停止される。ディープパワーダウンモード時において、ディープパワーダウンモードを解除するコマンドを受付けて、ディープパワーダウンモード解除の動作を実行する回路を動作させる必要がある。後に説明するように、ディープパワーダウンモード時においては、別の経路から外部電源電圧に基づいて周辺電源電圧を生成して、このディープパワーダウンモードの設定／解除に関連する周辺制御回路に動作電源電圧として供給する。
【００４１】
内部電圧発生回路は、さらに、周辺基準電圧Ｖｒｅｆｐに基づいて周辺電源線１０ｐに周辺電源電圧ＶＤＤＰを生成する周辺電源回路３と、アレイ基準電圧Ｖｒｅｆｓに基づいてアレイ電源線１０Ｓ上にアレイ電源電圧（センス電源電圧）ＶＤＤＳを生成するアレイ電源回路４と、入力基準電圧Ｖｒｅｆｉに基づいて入力電源電圧ＶＤＤＩを入力電源線１０ｉ上に生成する入力電源回路５を含む。
【００４２】
周辺電源線１０ｐ上の周辺電源電圧ＶＤＤＰは、図５１に示す周辺電源電圧Ｖｄｄｐに対応し、周辺回路に与えられる。アレイ電源電圧ＶＤＤＳは、図３７に示すセンス電源電圧ＶＤＤＳに対応し、センスアンプ群等へ与えられる。入力電源電圧ＶＤＤＩは、インターフェイス仕様が、たとえば１．８ＶＩＯインターフェイスのときに生成されて、入力回路初段の入力バッファへ動作電源電圧として与えられる。出力回路へは、出力電源電圧ＶＤＤＱが、出力専用に外部から与えられる。
【００４３】
周辺電源回路３は、制御入力ＡＩＮおよびＢＩＮに与えられるアレイ活性化信号ＡＣＴおよび外部電源レベル指定信号ＺＣＭＰＥに応答して選択的に活性化され、活性化時周辺電源線１０ｐに周辺電源電圧ＶＤＤＰを周辺基準電圧Ｖｒｅｆｐに基づいて生成する周辺アクティブＶＤＣ（降圧回路）３ａと、制御入力ＣＩＮに与えられる信号に従って選択的に活性化され、活性化時、周辺電源線１０ｐに周辺電源電圧ＶＤＤＰを生成する周辺スタンバイＶＤＣ３ｓを含む。
【００４４】
周辺アクティブＶＤＣ３ａは、動作時においては、大きな電流駆動力で、周辺電源線１０ｐに電流を供給し、内部動作により周辺電源電圧ＶＤＤＰが消費されても、その電圧レベルを所定電圧レベルに維持する。
【００４５】
周辺スタンバイＶＤＣ３ｓは、動作状態に設定された場合、小さな電流駆動力で周辺電源線１０ｐ上に電流を供給し、スタンバイ状態時において周辺電源電圧ＶＤＤＰが、リーク電流などによりその電圧レベルが低下するのを防止する。
【００４６】
この周辺スタンバイＶＤＣ３ｓの制御入力ＣＩＮへは、周辺基準電圧発生回路２ｐと同様、外部電源レベル指定信号ＺＣＭＰＥとパワーカットイネーブル信号ＰＣＵＴｅを受けるＯＲゲート６の出力信号が与えられる。これらの周辺アクティブＶＤＣ３ａおよび周辺スタンバイＶＤＣ３ｓは、動作時、周辺基準電圧Ｖｒｅｆｐと周辺電源電圧ＶＤＤＰとを比較し、その比較結果に従って外部電源ノードから周辺電源線１０ｐに電流を供給し、周辺電源電圧ＶＤＤＰを、周辺基準電圧Ｖｒｅｆｐの電圧レベルに対応する電圧レベルに維持する。
【００４７】
周辺アクティブＶＤＣ３ａは、制御入力ＡＩＮに与えられるアレイ活性化信号ＡＣＴが活性状態にありかつ制御入力ＢＩＮに与えられる外部電源レベル指定信号ＺＣＭＰＥがＬレベルのときに活性化されて周辺電源電圧ＶＤＤＰを生成する。周辺スタンバイＶＤＣ３ｓは、外部電源レベル指定信号ＺＣＭＰＥおよびパワーカットイネーブル信号ＰＣＵＴｅがともにＬレベルのときに活性化されて、メモリセルを選択するアクティブサイクルおよびメモリセル選択完了後のスタンバイサイクル時に動作して、周辺電源電圧ＶＤＤＰを生成する。
【００４８】
アレイ電源回路４は、制御入力ＡＩＮに与えられるアレイ活性化信号ＡＣＴの活性化時動作し、アレイ電源電圧ＶＤＤＳとアレイ基準電圧Ｖｒｅｆｓとを比較し、その比較結果に従って外部電源ノードからアレイ電源線１０ｓに電流を供給するアレイアクティブＶＤＣ４ａと、制御入力ＣＩＮに与えられるパワーカットイネーブル信号ＰＣＵＴｅの非活性化時（Ｌレベルのとき）動作し、アレイ基準電圧Ｖｒｅｆｓとアレイ電源電圧ＶＤＤＳの比較結果に従って外部電源ノードからアレイ電源線１０ｓに電流を供給するアレイスタンバイＶＤＣ４ｓを含む。
【００４９】
アレイ電源回路４に対しては、外部電源レベル指定信号ＺＣＭＰＥは与えられない。外部電源電圧ＥＸＶＤＤが、たとえば２．５Ｖおよび３．３Ｖであっても、アレイ電源電圧ＶＤＤＳは、たとえば２．０Ｖであり、外部電源電圧ＥＸＶＤＤのいずれの電圧レベルに対しても外部電源電圧ＥＸＶＤＤを降圧してアレイ電源電圧ＶＤＤＳを生成する必要があるためである。
【００５０】
入力電源回路５は、制御入力ＡＩＮに与えられる信号が活性状態のとき活性化され、入力基準電圧Ｖｒｅｆｉと入力電源電圧ＶＤＤＩとを比較し、その比較結果に従って入力電源線１０ｉに電流を供給する入力アクティブＶＤＣ５ａと、制御入力ＣＩＮに与えられる信号がＬレベルのときに活性化され、活性化時、入力基準電圧Ｖｒｅｆｉと入力電源電圧ＶＤＤＩとを比較し、その比較結果に従って入力電源線１０ｉに電流を供給する入力スタンバイＶＤＣ５ｓを含む。
【００５１】
入力アクティブＶＤＣ５ａへは、アレイ活性化信号ＡＣＴとモード選択信号ＭＬＶを受けるゲート回路７の出力信号が与えられる。このゲート回路７は、アレイ活性化信号ＡＣＴがＨレベルでありかつモード選択信号ＭＬＶがＬレベルのときにＨレベルの信号を出力する。モード選択信号ＭＬＶは、Ｌレベルのときに、１．８ＶＩＯ（インターフェイス）モードを指定する。入力スタンバイＶＤＣ５ｓの制御入力ＣＩＮへは、モード選択信号ＭＬＶとパワーカットイネーブル信号ＰＣＵＴｅを受けるＯＲゲート８の出力信号が与えられる。
【００５２】
ＯＲ回路６および８とゲート回路７は、外部電源電圧を動作電源電圧として受け、外部電源電圧レベルのパワーカットイネーブル信号ＰＣＵＴｅおよびモード選択信号ＭＬＶに従ってそれぞれ制御信号を生成する。
【００５３】
内部電圧発生回路は、さらに、モード選択信号ＭＬＶを反転するインバータ１１と、インバータ１１の出力信号がＬレベルのとき導通し、周辺電源線１０ｐと入力電源線１０ｉを電気的に接続する接続ゲート１２を含む。図１においては、接続ゲート１２は、ＰチャネルＭＯＳトランジスタで構成される。しかしながら、この接続ゲート１２は、ＣＭＯＳトランスミッションゲートで構成されてもよい。
【００５４】
すなわち、モード選択信号ＭＬＶがＬレベルのときには、接続ゲート１２は非導通状態であり、周辺電源電圧ＶＤＤＰおよび入力電源電圧ＶＤＤＩが、それぞれ別々に生成される。一方、モード選択信号ＭＬＶがＨレベルになると、接続ゲート１２が導通し、周辺電源線１０ｐと入力電源線１０ｉが電気的に接続される。この場合、周辺電源電圧ＶＤＤＰが入力電源電圧ＶＤＤＩとして用いられる（入力電源回路５は非動作状態に保持されるため）。
【００５５】
すなわち、このモード設定信号ＭＬＶがＨレベルのときには、インターフェイスとしてＬＶＴＴＬモードが指定され、モード選択信号ＭＬＶがＬレベルのときには、１．８ＶＩＯモードが指定される。ＬＶＴＴＬモードにおいて、入力信号のＨレベルＶＩＨが２．０Ｖ、ＬレベルＶＩＬが、０．８Ｖである。一方、１．８ＶＩＯモードにおいて、入力信号のＨレベルが、ＬＶＴＴＬレベルよりも低くなる。
【００５６】
したがって、このモード設定信号ＭＬＶがＬレベルに設定されている場合には、入力電源回路５を動作させて、１．８ＶＩＯモードに応じた入力電源電圧ＶＤＤＩを生成する。一方、モード設定信号ＭＬＶがＨレベルであり、ＬＶＴＴＬモードを指定している場合には、入力電源電圧ＶＤＤＩと周辺電源電圧ＶＤＤＰを同一電圧レベルとして、入力電源回路５の動作を停止する。これにより、ＬＶＴＴＬモード時における消費電力を低減する。
【００５７】
図２は、図１に示す基準電圧発生回路２ｐ、２ｓおよび２ｉの構成の一例を示す図である。これらの基準電圧発生回路２ｐ、２ｓおよび２ｉは同一構成を有するため、図２においては、１つの基準電圧発生回路２を代表的に示す。
【００５８】
図２において、基準電圧発生回路２は、外部電源ノードに結合され、定電流Ｉ０を供給する定電流源２０ａと、定電流源２０ａと出力ノード２０ｆの間に接続されかつそのゲートが制御入力ＤＩＳに接続されるＰチャネルＭＯＳトランジスタ２０ｂと、出力ノード２０ｆにその一端が接続される抵抗素子２０ｃと、抵抗素子２０ｃと接地ノードの間に接続されかつそのゲートが接地ノードに接続されるＰチャネルＭＯＳトランジスタ２０ｂと、出力ノード２０ｆと接地ノードとの間に接続されかつそのゲートが制御入力ＤＩＳに接続されるＮチャネルＭＯＳトランジスタ２０ｅを含む。
【００５９】
この基準電圧発生回路２において、制御入力ＤＩＳに与えられる信号がＬレベルのときには、ＭＯＳトランジスタ２０ｂが導通状態、ＭＯＳトランジスタ２０ｅが非導通状態である。ＭＯＳトランジスタ２０ｄは、ダイオードモードで動作し、導通時、そのしきい値電圧の絶対値Ｖｔｐの電圧降下を生じさせる。このＭＯＳトランジスタ２０ｄを利用することに外部電源電圧ＥＸＶＤＤが上昇し、ＭＯＳトランジスタ２０ｄのソース電位が、電圧Ｖｔｐを超えるまで、出力ノード２０ｆからの電圧Ｖｒｅｆを外部電源電圧ＥＸＶＤＤに従って上昇させる。これにより、外部電源投入時において、高速で、基準電圧Ｖｒｅｆの電圧レベルを上昇させる。
【００６０】
したがって、この制御入力ＤＩＳに与えられる信号がＬレベルのときには、出力ノード２０ｆからの基準電圧Ｖｒｅｆの電圧レベルは、次式で与えられる。
【００６１】
Ｖｒｅｆ＝Ｉ０・Ｒ＋Ｖｔｐ
ただし、Ｒは、抵抗素子２０ｃの抵抗値を示す。
【００６２】
制御入力ＤＩＳに与えられる制御信号がＨレベルのときには、ＭＯＳトランジスタ２０ｂは非導通状態、ＭＯＳトランジスタ２０ｅが導通状態となる。したがって、この場合には、定電流源２０ａからの電流供給の経路が遮断され、基準電圧Ｖｒｅｆは、ＭＯＳトランジスタ２０ｅにより、接地電圧レベルに固定される。
【００６３】
この基準電圧発生回路２が、図１に示す周辺基準電圧発生回路２ｂの場合、制御入力ＤＩＳには、外部電源レベル指定信号ＺＣＭＰＥが与えられる。この外部電源レベル指定信号ＺＣＭＰＥがＨレベルのときには、外部電源電圧ＥＸＶＤＤが、たとえば２．５Ｖである。この場合には、後に詳細に説明するように、周辺電源電圧ＶＤＤＰは、外部電源電圧ＥＸＶＤＤと同一電圧レベルに設定される。したがって、この場合には、周辺基準電圧Ｖｒｅｆｐを生成する必要はなく、周辺基準電圧発生回路２ｐの動作は停止される。一方、外部電源電圧ＥＸＶＤＤが、たとえば３．３Ｖの場合には、外部電源レベル指定信号ＺＣＭＰＥは、Ｌレベルに設定され、その周辺基準電圧Ｖｒｅｆｐに従って外部電源電圧ＥＸＶＤＤを降圧して周辺電源電圧ＶＤＤＰを生成する。
【００６４】
図２に示す基準電圧発生回路２が、アレイ基準電圧発生回路２ｓまたは入力基準電圧発生回路２ｉの場合には、制御入力ＤＩＳにパワーカットイネーブル信号ＰＣＵＴｅが与えられる。したがって、ディープパワーダウンモード時においては、このパワーカットイネーブル信号ＰＣＵＴｅがＨレベルとなり、これらのアレイ基準電圧発生回路２ｓおよび入力基準電圧発生回路２ｉの基準電圧発生動作は停止される。
【００６５】
周辺基準電圧発生回路２ｐの場合においては、制御入力ＤＩＳにＯＲ回路６の出力信号を受けており、外部電源レベル指定信号ＺＣＭＰＥがＨレベルのときには、動作モードに係らず基準電圧発生動作は停止され、周辺基準電圧Ｖｒｅｆｐは接地電圧レベルに固定される。外部電源レベル指定信号ＺＣＭＰＥがＬレベルのときには、ＯＲ回路６の出力信号が、パワーカットイネーブル信号ＰＣＵＴｅに従ってＨレベルとなり、ディープパワーダウンモード時においては、アレイ基準電圧Ｖｒｅｆｓおよび入力基準電圧Ｖｒｅｆｉと同様、周辺基準電圧Ｖｒｅｆｐの発生は停止される。
【００６６】
図３は、図１に示す周辺アクティブＶＤＣ３ａの構成の一例を示す図である。図３において、周辺アクティブＶＤＣ３ａは、周辺電源電圧ＶＤＤＰと周辺基準電圧Ｖｒｅｆｐとを比較する比較回路２３と、動作時、比較回路２３の出力信号に従って周辺電源線１０ｐに外部電源ノードから電流を供給する電流ドライブトランジスタ２４を含む。
【００６７】
比較回路２３は、外部電源ノードとノードＮＤ１の間に接続されかつそのゲートがノードＮＤ１に接続されるＰチャネルＭＯＳトランジスタ２３ａと、ノードＮＤ１とノードＮＤ３の間に接続されかつそのゲートに周辺電源電圧ＶＤＤＰを受けるＮチャネルＭＯＳトランジスタ２３ｃと、外部電源ノードとノードＮＤ２の間に接続されかつそのゲートがノードＮＤ１に接続されるＰチャネルＭＯＳトランジスタ２３ｂと、ノードＮＤ２とノードＮＤ３の間に接続されかつそのゲートに基準電圧Ｖｒｅｆｐを受けるＮチャネルＭＯＳトランジスタ２３ｄと、ノードＮＤ３と接地ノードの間に接続されかつそのゲートにゲート回路２５の出力信号を受けるＮチャネルＭＯＳトランジスタ２３ｅを含む。
【００６８】
ＭＯＳトランジスタ２３ａおよび２３ｂはカレントミラー回路を構成し、ＭＯＳトランジスタ２３ａを流れる電流のミラー電流が、ＭＯＳトランジスタ２３ｂを介して流れる。ミラー比が１の場合には、ＭＯＳトランジスタ２３ａおよび２３ｂには、同じ大きさの電流が流れる。
【００６９】
ＭＯＳトランジスタ２３ｃおよび２３ｄは、周辺電源電圧ＶＤＤＰと周辺基準電圧Ｖｒｅｆｐとを比較する差動段を構成する。ＭＯＳトランジスタ２３ｅは、この比較回路２３の電流源トランジスタとして動作し、導通時に、この比較回路２３の比較動作をイネーブルし、非導通状態のときには、動作電流の経路を遮断し、この比較回路２３の比較動作をディスエーブルする。
【００７０】
ゲート回路２５は、制御入力ＡＩＮに与えられるアレイ活性化信号ＡＣＴと制御入力ＢＩＮに与えられる外部電源レベル指定信号ＺＣＭＰＥとを受ける。このゲート回路２５は、アレイ活性化信号ＡＣＴがＨレベルでありかつ外部電源レベル指定信号ＺＣＭＰＥがＬレベルのときにＨレベルの信号を出力する。したがって、外部電源レベル指定信号ＺＣＭＰＥがＨレベルのときには、ゲート回路２５の出力信号はＬレベルに固定され、この比較回路２３は、その比較動作が禁止される。すなわち、外部電源電圧ＥＸＶＤＤが、たとえば２．５Ｖと低い場合には、この外部電源レベル指定信号ＺＣＭＰＥがＨレベルに設定され、比較回路２３の比較動作が停止される。
【００７１】
周辺アクティブＶＤＣ３ａは、さらに、制御入力ＢＩＮに与えられる外部電源レベル指定信号ＺＣＭＰＥを受けるインバータ２６と、インバータ２６の出力信号がＬレベルのとき導通し、ノードＮＤ１を外部電源ノードに結合するＰチャネルＭＯＳトランジスタ２７と、制御入力ＡＩＮに与えられるアレイ活性化信号ＡＣＴと制御ノードＢＩＮに与えられる外部電源レベル指定信号ＺＣＭＰＥとを受けるゲート回路３２の出力信号の非活性化時（Ｌレベルのとき）導通し、ノードＮＤ２を外部電源ノードに結合するＰチャネルＭＯＳトランジスタ２９と、制御入力ＤＩＮに与えられる外部電源レベル指定信号ＺＣＭＰＥを受けるインバータ３０と、インバータ３０の出力信号がＬレベルのとき導通し、周辺電源線１０ｐを導通時、外部電源ノードに結合するＰチャネルＭＯＳトランジスタ３１と、制御入力ＢＩＮに与えられる外部電源レベル指定信号ＺＣＭＰＥがＨレベルのとき導通し、導通時、ノードＮＤ２を接地電圧レベルに保持するＮチャネルＭＯＳトランジスタ２８を含む。
【００７２】
ゲート回路３２は、アレイ活性化信号ＡＣＴがＨレベルでありかつ外部電源レベル指定信号ＺＣＭＰＥがＬレベルのときにＨレベルの信号を出力する。
【００７３】
外部電源レベル指定信号ＺＣＭＰＥがＨレベルのときには、インバータ２６および３０の出力信号がＬレベルとなり、ＭＯＳトランジスタ２７および３１が導通する。また、ゲート回路３２の出力信号がＨレベルとなり、ＭＯＳトランジスタ２９が非導通状態となり、ノードＮＤ２が外部電源ノードから分離される。さらに、ＭＯＳトランジスタ２８が導通状態となり、ノードＮＤ２が接地電圧レベルに固定される。
【００７４】
この状態においては、ノードＮＤ１が外部電源電圧レベルとなり、ＭＯＳトランジスタ２３ａおよび２３ｂはオフ状態となる。比較回路２３の比較動作はロックされる。
【００７５】
一方、周辺電源線１０ｐは、ＭＯＳトランジスタ３１を介して外部電源ノードに結合され、周辺電源電圧ＶＤＤＰが、外部電源電圧ＥＸＶＤＤレベルとなる。また、ノードＮＤ２が接地電圧レベルに保持されるため、ＭＯＳトランジスタ２４が導通状態に固定される。電流ドライブトランジスタ２４のみを用いて、外部電源電圧ＥＸＶＤＤが低い場合に、外部電源ノードと周辺電源線１０ｐを直接接続した場合、そのチャネル抵抗によって、電圧降下が生じ、周辺電源電圧ＶＤＤＰの電圧レベルが、外部電源電圧ＥＸＶＤＤよりも低下し、必要な電圧レベルを得ることができない。この場合、チャネル抵抗を低下させるために、電流ドライブトランジスタ２４のサイズ（チャネル幅とチャネル長の比）を大きくした場合、外部電源レベル指定信号ＺＣＭＰＥがＬレベルのときの周辺アクティブＶＤＣ３ａの利得が大きくなり、発振しやすくなり、安定に周辺電源電圧ＶＤＤＰを生成することができなくなる。また発振動作を抑制して、比較回路２３の応答性を維持するためには、この比較回路２３の各トランジスタの電流駆動力（サイズ）を大きくする必要があり、比較回路２３の消費電力が増加するという問題が生じる可能性がある。
【００７６】
ＭＯＳトランジスタ３１を、電流ドライブトランジスタ２４と別に設け、外部電源レベル指定信号ＺＣＭＰＥがＨレベルのときのみＭＯＳトランジスタ３１を導通状態として、周辺電源電圧ＶＤＤＰの電圧レベルを外部電源電圧ＥＸＶＤＤレベルに設定する。このＭＯＳトランジスタ３１のサイズが大きくされていても、外部電源レベル指定信号ＺＣＭＰＥがＬレベルのときには、このＭＯＳトランジスタ３１が非導通状態であり、周辺アクティブＶＣＤ３ａの電流発生動作には影響を及ぼさない。
【００７７】
これにより、電源電圧ＥＸＶＤＤの電圧レベルがたとえば２．５Ｖと低い場合には、ＭＯＳトランジスタ２４および３１を用いて、周辺電源電圧ＶＤＤＰを確実に外部電源電圧ＥＸＶＤＤレベルに維持することができる。また、外部電源電圧ＥＸＶＤＤの電圧レベルが高い場合には、電流ドライブトランジスタ２４の電流駆動により、安定に発振動作を生じさせることなく、所望の電圧レベルの周辺電源電圧ＶＤＤＰを生成することができる。また、比較回路２３の各トランジスタのサイズを小さくすることができ、消費電流（動作電流）を低減することができる。
【００７８】
また、比較基準電圧Ｖｒｅｆｐは、図２に示すように、外部電源レベル指定信号ＺＣＭＰＥがＨレベルのときには、接地電圧レベルであり、ＭＯＳトランジスタ２３ｄは、非導通状態に維持される。したがって、この外部電源レベル指定信号ＺＣＭＰＥがＨレベルのときに、ノードＮＤ２が接地電圧レベルに固定されても、ＭＯＳトランジスタ２７からＭＯＳトランジスタ２３ｃおよび２３ｄを介して接地ノードへリーク電流が流れるのを防止することができる。
【００７９】
周辺回路のトランジスタが、電源電圧が２．５Ｖでその動作特性が最適化されるように設計されている場合、３．３Ｖの外部電源電圧ＥＸＶＤＤに対応する３．３Ｖ製品を製造する場合には、外部電源レベル指定信号ＺＣＭＰＥをＬレベルに設定し、周辺アクティブＶＤＣ３ａを動作させ、外部電源電圧ＥＸＶＤＤを降圧して、２．５Ｖレベルの周辺電源電圧ＶＤＤＰを生成する。一方、２．５Ｖの外部電源電圧ＥＸＶＤＤに適用される２．５Ｖ製品を製造する場合には、この外部電源レベル指定信号ＺＣＭＰＥをＨレベルに設定し、周辺電源線１０ｐと外部電源ノードとを直接接続する。同一回路構成で、複数種類の外部電源電圧に対応する周辺電源回路を実現することができる。
【００８０】
なお、外部電源レベル指定信号ＺＣＭＰＥがＬレベルのときには、ＭＯＳトランジスタ２７、２８および３１がすべて非導通状態である。この場合には、アレイ活性化信号ＡＣＴがＨレベルとなり、周辺回路が動作するときに、ＭＯＳトランジスタ２３ｅは導通状態、ＭＯＳトランジスタ２９が非導通状態となり、比較回路２３が動作し、電流ドライブトランジスタ２４が、この比較回路２３の出力信号に従って周辺電源線１０ｂに電流を供給する。
【００８１】
アレイ活性化信号ＡＣＴがＬレベルとなると、ＭＯＳトランジスタ２３ｅが非導通状態、ＭＯＳトランジスタ３１が導通状態となり、ノードＮＤ２が外部電源電圧ＥＸＶＤＤレベルに設定され、電流ドライブトランジスタ２４が非導通状態となる。
【００８２】
図４は、外部電源レベル指定信号ＺＣＭＰＥを発生する部分の構成の一例を示す図である。図４において、外部電源レベル指定信号発生部は、メタル配線３５ａによりその接続経路が、外部電源ノードまたは接地ノードのいずれかに設定されるメタルスイッチ３５を含む。このメタルスイッチ３５の接続経路設定により、外部電源レベル指定信号ＺＣＭＰＥの電圧レベルが固定的に設定される。このメタル配線３５ａは、マスク配線であり、スライス工程により、形成される。図４においては、メタル配線３５ａが外部電源ノードに結合され、Ｈレベルの外部電源レベル指定信号ＺＣＭＰＥが生成される状態を一例として示す。したがって、スライス工程において、このメタル配線３５ａの接続経路を設定することにより、同一チップ構成のＤＲＡＭを用いて、３．３Ｖ製品および２．５Ｖ製品等の異なる外部電源電圧レベルに対応する製品を製造することができる。
【００８３】
図５は、外部電源レベル指定信号ＺＣＭＰＥを発生する部分の他の構成を概略的に示す図である。図５において、外部電源レベル指定信号発生部は、パッド４０と、このパッド４０の電圧レベルに応じて外部電源レベル指定信号ＺＣＭＰＥを生成するＺＣＭＰＥ発生回路４１を含む。ＺＣＭＰＥ発生回路４１は、パッド４０が、そのボンディング時において外部電源電圧および接地電圧のいずれに設定されるかに応じて、その内部構成が決定される。基本的に、このＺＣＭＰＥ発生回路４１は、パッド４０の電位をラッチするラッチ回路を含む。すなわち、このＺＣＭＰＥ発生回路４１においては、パッド４０は、外部電源ノードまたは接地ノードに接続されるかまたは、オープン状態に設定される。
【００８４】
また、この外部電源レベル指定信号ＺＣＭＰＥは、溶断可能なリンク素子を用いて、その出力信号の電圧レベルが設定されるプログラム回路から生成されてもよい。
【００８５】
なお、外部電源レベル指定信号ＺＣＭＰＥは、そのＨレベルが外部電源電圧ＥＸＶＤＤレベルであり、図３に示すインバータ２６および３０とゲート回路３２は、外部電源電圧ＥＸＶＤＤを動作電源電圧として受ける。ゲート回路２５は、周辺電源電圧ＶＤＤＰを動作電源電圧として受けてもよい。
【００８６】
図６は、図１に示すアレイアクティブＶＤＣ４ａおよび入力アクティブＶＤＣ５ａの構成の一例を示す図である。これらのアレイアクティブＶＤＣ４ａおよび入力アクティブＶＤＣ５ａは同一構成を有するため、図６においては、アレイアクティブＶＤＣ４ａの構成を示し、入力アクティブＶＤＣ５ａの構成要素の参照符号を括弧内に示す。
【００８７】
図６において、アレイアクティブＶＤＣ４ａは、制御入力ＡＩＮに与えられる信号がＨレベルのとき活性化され、アレイ電源線１０ｓ上のアレイ電源電圧ＶＤＤＳとアレイ基準電圧Ｖｒｅｆｓとを比較する比較回路５０と、比較回路５０の出力信号に従って外部電源ノードからアレイ電源線１０ｓへ電流を供給する電流ドライブトランジスタ５１と、制御入力ＡＩＮに与えられる信号がＬレベルのときに導通し、電流ドライブトランジスタ５１のゲートノードＮＤ４を外部電源電圧ＥＸＶＤＤレベルに維持するＰチャネルＭＯＳトランジスタ５２を含む。
【００８８】
このアレイアクティブＶＤＣ４ａの構成において、比較回路５０は、カレントミラー型差動増幅回路で構成され、制御入力ＡＩＮに与えられる信号がＨレベルのときに、比較回路５０の比較動作により、ノードＮＤ４にアレイ基準電圧Ｖｒｅｆｓとアレイ電源電圧ＶＤＤＳの差に応じた電圧レベルの信号が現れる。電流ドライブトランジスタ５１が、このノードＮＤ４上の信号に従って、外部電源ノードからアレイ電源線１０ｓに電流を供給する。したがって、この構成においては、アレイ電源電圧ＶＤＤＳは、アレイ基準電圧Ｖｒｅｆｓの電圧レベルに維持される。
【００８９】
制御入力ＡＩＮに与えられる信号がＬレベルのときには、比較回路５０において、動作電流が流れる経路が遮断されて比較動作が停止される。また、ＭＯＳトランジスタ５２が導通し、ノードＮＤ４が外部電源電圧ＥＸＶＤＤレベルに維持され、電流ドライブトランジスタ５１が非導通状態となる。したがって、比較的大きな電流駆動力を有するアレイアクティブＶＤＣ４ａが、内部回路が動作するとき（後に説明するようにセンス動作時）において動作し、大きな電流駆動力で、アレイ電源電圧ＶＤＤＳを生成し、その電圧レベルの低下を防止する。
【００９０】
入力アクティブＶＤＣ５ａの場合には、入力電源線１０ｉ上の入力電源電圧ＶＤＤＩと入力基準電圧Ｖｒｅｆｉの差に応じて電流ドライブトランジスタ５１が、入力電源線１０ｉに電流を供給し、入力基準電圧Ｖｒｅｆｉの電圧レベルに入力電源電圧ＶＤＤＩの電圧レベルを設定する。
【００９１】
アレイアクティブＶＤＣ４ａにおいては、制御入力ＡＩＮに、アレイ活性化信号ＡＣＴが与えられる。一方、入力アクティブＶＤＣ５ａの場合には、その制御入力ＡＩＮに、図１に示すゲート回路７の出力信号が与えられる。したがって、モード設定信号ＭＬＶがＨレベルに設定されて入力インターフェイスがＬＶＴＴＬモードに設定された場合には、この入力アクティブＶＤＣ５ａの動作は停止される。この状態においては、入力電源電圧ＶＤＤＩは、図１に示すように周辺電源電圧ＶＤＤＰと同一電圧レベルに設定される。一方、モード設定信号ＭＬＶがＬレベルに設定され、インターフェイスモードとして１．８ＶＩ／Ｏモードが指定された場合には、この入力アクティブＶＤＣ５ａは、アレイ活性化信号ＡＣＴに従って選択的に活性化される。
【００９２】
モードセレクト信号ＭＬＶは、外部電源レベル指定信号ＺＣＭＰＥと同様、マスク配線またはボンディングパッドの選択的ワイアリングにより、その電圧レベルが設定される。
【００９３】
なお、入力基準電圧Ｖｒｅｆｉを発生する入力基準電圧発生回路２ｉにおいては、その制御入力ＤＩＳにはパワーカットイネーブル信号ＰＣＵＴｅが与えられている。しかしながら、この入力基準電圧発生回路２ｉの制御入力ＤＩＳへは、パワーカットイネーブル信号ＰＣＵＴｅとモード設定信号ＭＬＶを受けるゲート回路の出力信号が与えられてもよい。すなわち、モード設定信号ＭＬＶがＨレベルに設定され、ＬＶＴＴＬモードが指定されたときには、入力電源電圧ＶＤＤＩを生成する必要がないため、この入力基準電圧発生回路２ｉの基準電圧発生動作を停止させる。これにより、消費電流を低減することができる。この入力基準電圧発生回路２ｉの制御入力ＤＩＳへ信号を与えるゲート回路としては、ＯＲ回路が用いられればよい。
【００９４】
図７は、図１に示すスタンバイＶＤＣ３ｓ，４ｓ，および５ｓの構成の一例を示す図である。これらのスタンバイＶＤＣ３ｓ，４ｓおよび５ｓは、同一構成を有するため、図７において、１つのスタンバイＶＤＣを代表的に示す。図７において、スタンバイＶＤＣは、制御入力ＣＩＮに与えられる信号がＨレベルのときに活性化され、活性化時、基準電圧Ｖｒｅｆ（Ｖｒｅｆｉ，Ｖｒｅｆｐ，Ｖｒｅｆｓ）と電源電圧ＶＤＤ（ＶＤＤＩ，ＶＤＤＰ，ＶＤＤＳ）とを比較する比較回路６０と、比較回路６０の出力信号に従って内部電源線（１０ｉ，１０ｐ，１０ｓ）上に電流を外部電源ノードから供給する電流ドライブトランジスタ６１と、制御入力ＣＩＮに与えられる信号がＬレベルのとき導通し、導通時、電流ドライブトランジスタ６１のゲート電極ノードＮＤ５へ外部電源電圧ＥＸＶＤＤを伝達するＰチャネルＭＯＳトランジスタ６２を含む。
【００９５】
制御入力ＣＩＮへは、周辺スタンバイＶＤＣ３ｓの場合には、図１に示すＯＲゲート６の出力信号が与えられる。したがって周辺スタンバイＶＤＣ３ｓの場合には、パワーカットイネーブル信号ＰＣＵＴａおよび外部電源レベル指定信号ＺＣＭＰＥがともにＨレベルのときに活性化されて、基準電圧Ｖｒｅｆと内部電源電圧ＶＤＤの差に基づいて内部電源電圧ＶＤＤの電圧レベルを調整する。すなわち、周辺スタンバイＶＤＣ３ｓは、外部電源電圧がたとえば２．５Ｖであり、外部電源レベル指定信号ＺＣＭＰＥがＨレベルに設定される場合には、その動作を停止し、また外部電源電圧ＥＸＶＤＤが３．３Ｖの場合には、パワーカットイネーブル信号ＰＣＵＴｅが活性化されると、その内部電源電圧発生動作を停止する。
【００９６】
アレイスタンバイＶＤＣ４ｓの場合には、この制御入力ＣＩＮには、パワーカットイネーブル信号ＰＣＵＴｅが与えられる。したがって、ディープパワーダウンモード時においてのみ、このアレイスタンバイＶＤＣ４ｓがアレイ電源電圧ＶＤＤＳの発生動作を停止する。
【００９７】
入力スタンバイＶＤＣ５ｓの場合には、制御入力ＣＩＮへは、モード設定信号ＭＬＶとパワーカットイネーブル信号ＰＣＵＴｅを受けるＯＲゲートの出力信号が与えられる。したがって、ＬＶＴＴＬモードが指定され、モード設定信号ＭＬＶがＨレベルのときおよびディープパワーダウンモード時においてパワーカットイネーブル信号ＰＣＵＴｅがＨレベルに設定されると、この入力スタンバイＶＤＣ５ｉは、入力電源電圧ＶＤＤＩの発生動作を停止する。
【００９８】
以上のように、この発明の実施の形態１に従えば、電源レベル指定信号とモード設定信号とパワーカットイネーブル信号とに従って選択的にスタンバイＶＤＣおよびアクティブＶＤＣを能動化しており、各動作モード／外部電源電圧レベルに応じて必要な回路のみを動作させており、消費電力を低減して安定に必要とされる電圧レベルの内部電源電圧を生成することができる。
【００９９】
特に、周辺電源回路において、周辺電源電圧ＶＤＤＰを伝達する周辺電源線と外部電源ノードとを、外部電源電圧がたとえば２．５Ｖの場合に直結するための専用の補助ドライブトランジスタを設けており、比較回路出力に応答して動作する電流ドライブトランジスタのチャネル抵抗を低下させることなく、周辺電源電圧を外部電源電圧レベルに設定することができ、この外部電源電圧が３．３Ｖのときの周辺電源回路の動作特性に悪影響を及ぼすことなく安定に所望の電圧レベルの周辺電源電圧を生成することができる。
【０１００】
また、この１．８ＶＩＯインターフェースモードが指定されたときには、入力電源電圧を発生する回路の動作を停止させて周辺電源線と入力電源線とを接続しており、１．８ＶＩＯインターフェースモード時の消費電力を低減して、必要とされる電圧レベルの内部電源電圧を生成することができる。
【０１０１】
［実施の形態２］
図８は、この発明の実施の形態２に従う入力回路の構成の一例を示す図である。図８において、外部信号から内部信号を生成する信号入力部において、周辺電源電圧ＶＤＤＰを動作電源電圧として受ける入力バッファ回路７２と、入力電源電圧ＶＤＤＩを動作電源電圧として受ける入力バッファ回路７８とが共通の外部信号ＥＸＳＧに対して設けられる。これらの入力バッファ回路７２および７８を択一的にイネーブルするために、入力イネーブル信号ＥＮとモード設定信号ＭＬＶを受けるゲート回路７０および７６が設けられる。
【０１０２】
ゲート回路７０は、入力イネーブル信号ＥＮおよびモード設定信号ＭＬＶがともにＨレベルのときに、入力バッファ回路７２をイネーブルする。ゲート回路７６は、入力イネーブル信号ＥＮがＨレベルでありかつモード設定信号ＭＬＶがＬレベルのときに、入力バッファ回路７８をイネーブルする。
【０１０３】
入力バッファ回路７２は、周辺電源ノードと内部ノードＮＤ１０の間に直列に接続されるＰチャネルＭＯＳトランジスタ７２ａおよび７２ｂと、内部ノードＮＤ１０と接地ノードの間に並列に接続されるＮチャネルＭＯＳトランジスタ７２ｃおよび７２ｄを含む。
【０１０４】
ＭＯＳトランジスタ７２ａおよび７２ｄのゲートにゲート回路７０の出力信号が与えられ、ＭＯＳトランジスタ７２ｂおよび７２ｃのゲートに外部信号ＥＸＳＧが与えられる。したがって、この入力バッファ回路７２においては、ゲート回路７０の出力信号がＨレベルのときには、内部ノードＮＤ１０がＭＯＳトランジスタ７２ｅにより接地電圧レベルに固定される。ゲート回路７０の出力信号がＬレベルのときには、ＭＯＳトランジスタ７２ｄが非導通状態、ＭＯＳトランジスタ７２ａが導通状態となり、外部信号ＥＸＳＧを反転した信号がノードＮＤ１０に出力される。
【０１０５】
ゲート回路７０の出力信号がＨレベルのときには、ＭＯＳトランジスタ７２ａが非導通状態となり、また、ＭＯＳトランジスタ７２ｄが導通状態に設定され、内部ノードＮＤ１０が接地電圧レベルに固定される。
【０１０６】
入力バッファ回路７８は、入力電源ノードと内部ノードＮＤ１１の間に直列に接続されるＰチャネルＭＯＳトランジスタ７８ａおよび７８ｂと、内部ノードＮＤ１１と接地ノードの間に並列に接続されるＮチャネルＭＯＳトランジスタ７８ｃおよび７８ｄを含む。ＭＯＳトランジスタ７８ａおよび７８ｄのゲートに、ゲート回路７６の出力信号が与えられ、ＭＯＳトランジスタ７８ｂおよび７８ｃのゲートに外部信号ＥＸＳＧが与えられる。
【０１０７】
ゲート回路７６は、イネーブル信号ＥＮがＨレベルでありかつモード設定信号ＭＬＶがＬレベルのときにＬレベルの信号を出力する。
【０１０８】
この入力バッファ回路７８も、入力バッファ回路７２と同様、ゲート回路７６の出力信号がＬレベルのときに、ＭＯＳトランジスタ７８ａが導通状態、ＭＯＳトランジスタ７８ｄが非導通状態となり、外部信号ＥＸＳＧを反転した信号をノードＮＤ１１に生成する。一方、ゲート回路７６の出力信号がＨレベルのときには、ＭＯＳトランジスタ７８ａが非導通状態となり、ＭＯＳトランジスタ７８ｄが導通状態となり、外部信号ＥＸＳＧの論理レベルにかかわらず、ノードＮＤ１１が、接地電圧レベルに固定される。
【０１０９】
入力回路は、さらに、入力バッファ回路７２の出力信号を反転するＣＭＯＳインバータ７４と、入力バッファ回路７８の出力信号を反転するＣＭＯＳインバータ８０と、入力バッファ７８の出力信号とインバータ８０の出力信号とに従って、このインバータ８０の出力信号の振幅を周辺電源電圧ＶＤＤＰレベルの信号に変換するレベル変換回路８２と、ＣＭＯＳインバータ７４の出力信号とレベル変換回路８２の出力信号とを受けて内部信号ＩＮＳＧを生成するＡＮＤ回路８４を含む。
【０１１０】
ＣＭＯＳインバータ７４は、周辺電源電圧ＶＤＤＰを動作電源電圧として受け、ＣＭＯＳインバータ８０は、入力電源電圧ＶＤＤＩを動作電源電圧として受ける。レベル変換回路８２は、周辺電源電圧ＶＤＤＰを動作電源電圧として受け、ＡＮＤ回路８４は、周辺電圧ＶＤＤＰを動作電源電圧として受ける。
【０１１１】
レベル変換回路８２は、周辺電源ノードとノードＮＤ１２の間に接続されかつそのゲートがノードＮＤ１３に接続されるＰチャネルＭＯＳトランジスタ８２ａと、周辺電源ノードとノードＮＤ１３の間に接続されかつそのゲートがノードＮＤ１２に接続されるＰチャネルＭＯＳトランジスタ８２ｂと、ノードＮＤ１２と接地ノードの間に接続されかつそのゲートにＣＭＯＳインバータ８０の出力信号を受けるＮチャネルＭＯＳトランジスタ８２ｃと、ノードＮＤ１３と接地ノードの間に接続されかつそのゲートに入力バッファ回路７８の出力信号を受けるＮチャネルＭＯＳトランジスタ８２ｄを含む。
【０１１２】
このレベル変換回路８２は、ＣＭＯＳインバータ８０の出力信号が入力電源電圧ＶＤＤＩのＨレベルのときに、周辺電源電圧ＶＤＤＰレベルの信号を出力する。ＣＭＯＳインバータ８０の出力信号がＬレベル（接地電圧レベル）のときには、入力バッファ回路７８の出力信号が入力電源電圧ＶＤＤＩレベルであり、ＭＯＳトランジスタ８２ｄが導通し、レベル変換回路８２の出力ノードＮＤ１３には、Ｌレベルの信号が出力される。従って、このレベル変換回路８２は、入力バッファ回路７８のＬレベルの出力信号を周辺電源電圧レベルの信号に変換し、Ｈレベルの信号を接地電圧レベルの信号に変換する。
【０１１３】
ＡＮＤ回路８４は、ＣＭＯＳインバータ７４の出力信号とレベル変換回路８０の出力信号を受けるＮＡＮＤゲート８４ａと、ＮＡＮＤゲート８４ａの出力信号を反転して内部信号ＩＮＳＴを生成するインバータ８４ｂを含む。
【０１１４】
このＡＮＤ回路８４により、ＣＭＯＳインバータ７４の出力信号およびレベル変換回路８０の出力信号をマージして、イネーブルされた入力バッファ回路の出力信号に対応する内部信号ＩＮＳＧを生成する。
【０１１５】
入力バッファ回路７２および７８は、モード設定信号ＭＬＶに従って択一的にイネーブルされ、ディスエーブル時においてはその出力信号は接地電圧レベルである。ＣＭＯＳインバータ７４およびレベル変換回路８２は、それぞれ、入力バッファ回路７２および７８の出力信号を反転している。したがって、ディスエーブル状態の入力バッファ回路の出力信号が反転されてＡＮＤ回路８４へ与えられ、ＡＮＤ回路８４は、イネーブルされた入力バッファ回路の出力信号に従って内部信号ＩＮＳＧを生成する。
【０１１６】
図９は、モード設定信号ＭＬＶがＨレベルであり、ＬＶＴＴＬモードが指定されたときの入力バッファ回路と内部電圧発生回路の状態を概略的に示す図である。このモード設定信号ＭＬＶがＨレベルのときには、ＬＶＴＴＬモードが指定され、入力信号のＨレベルＶＩＨが、２．０Ｖであり、入力信号のＬレベルＶＩＬが、０．８Ｖである。この場合、図１に示すように、入力電源電圧発生回路５はディスエーブル状態に設定され、周辺電源線１０ｐが、入力電源線１０ｉに結合される。入力バッファ回路７２が、周辺電源電圧ＶＤＤＰを動作電源電圧として受けて動作し、外部信号に従ってゲート回路８４を介して内部信号ＩＮＳＧが生成される。この場合、入力バッファ回路７８はディスエーブル状態であり、その出力信号は、Ｌレベルに固定される。
【０１１７】
入力バッファ回路７２においては、この周辺電源電圧ＶＤＤＰの電圧レベル（２．５Ｖ）に従ってＶＩＨ／ＶＩＬに対し、マージンを最適化する。これにより、ＬＶＴＴＬモードの入力信号に対し正確に内部信号ＩＮＳＧを生成することができる。また、入力電源電圧発生回路５の動作を停止させており、消費電流を低減することができる。
【０１１８】
図１０は、モード設定信号ＭＬＶがＬレベルのときの入力バッファ回路および内部電圧発生回路の状態を概略的に示す図である。このモード設定信号ＭＬＶがＬレベルのときには、１．８ＶＩＯインターフェースモードが指定される。このモードにおいては、入力信号のＨレベルＶＩＨおよびＬレベルＶＩＬは、ＬＶＴＴＬモードのそれよりも低い。たとえば、この１．８ＶＩ／Ｏモード（１．８ＶＩＯインターフェイスモード）において、入力信号のＨ／ＬレベルＶＩＨ／ＶＩＬは、たとえば、０．６５ＶＤＤＱ／０．３５ＶＤＤＱまたは、０．８ＶＤＤＱ／０．２ＶＤＤＱに設定される。ここで、ＶＤＤＱは、出力回路に与えられる出力電源電圧の電圧レベルであり、外部電源電圧レベルに等しい電圧レベルである。周辺電源電圧ＶＤＤＰは、通常、２．５Ｖである。
【０１１９】
したがって、この入力バッファ７２を用いて１．８ＶＩ／Ｏモードで動作させた場合、この入力信号レベルＶＩＨ／ＶＩＬに対するマージンが異なり、正確な、入力信号の論理レベル判定を行なえず、正確に内部信号ＩＮＳＴを生成することができなくなる（１．８ＶＩ／Ｏモードでは、ＬＶＴＴＬモード時のＶＩＨ／ＶＩＬよりも、入力信号の論理レベルの基準値ＶＩＨおよびＶＩＬがともに低い）。したがって、この１．８ＶＩ／Ｏモード専用に、１．８Ｖの入力電源電圧ＶＤＤＩを生成して入力バッファ回路７８を動作させる。この場合、入力バッファ回路７８の入力論理しきい値を、その１．８ＶＩ／ＯモードのＶＩＨ／ＶＩＬに合わせて最適化する。この入力バッファ回路７８の出力信号に従って、ゲート回路８４を介して内部信号ＩＮＳＧを生成する。
【０１２０】
この１．８ＶＩ／Ｏモードにおいては、図１に示す接続ゲート１２が非導通状態であり、周辺電源線１０ｐおよび入力電源線１０ｓは分離されており、周辺電源電圧発生回路３および入力電源電圧発生回路５は、ともに、周辺電源電圧ＶＤＤＰおよび入力電源電圧ＶＤＤＩをそれぞれ周辺電源線１０ｐおよび入力電源線１０ｓに生成する。
【０１２１】
なお、周辺電源電圧発生回路３が、ディスエーブル状態にされるかイネーブル状態にされるかは、外部電源レベル指定信号ＺＣＭＰＥに従って設定される。
【０１２２】
以上のように、この発明の実施の形態２に従えば、ＬＶＴＴＬモードおよび１．８ＶＩ／Ｏモード専用に動作する入力バッファ回路を別々に設け、指定されるインターフェイスに応じて選択的にこれらの入力バッファ回路を動作させることにより、安定に、指定されたインターフェイスモードで動作する入力回路を実現することができる。また、ＬＶＴＴＬモード時においては、入力電源電圧発生回路の動作を停止させることにより、消費電力を低減することができる。
【０１２３】
なお、入力イネーブル信号ＥＮは、クロック同期型半導体記憶装置の場合には、内部クロック信号を有効として内部回路を動作させるクロックイネーブル信号ＣＫＥに相当する。この半導体装置において入力信号を外部信号に従って生成することが指定されるときに、入力イネーブル信号ＥＮが活性化される。
【０１２４】
［実施の形態３］
図１１は、この発明の実施の形態３に従う内部電圧発生部の構成を概略的に示す図である。図１１において、周辺電源線１０ｐに対して周辺電源電圧発生回路３が設けられ、また入力電源線１０ｉに対して入力電源電圧発生回路５が設けられる。アレイ電源線１０ｓに対しては、アレイ電源電圧発生回路４が設けられる。これらの周辺電源電圧発生回路３、入力電源電圧発生回路５およびアレイ電源電圧発生回路４に対し、パワーカットイネーブル信号ＰＣＵＴｅが与えられる。パワーダウンモード時においては、アレイ活性化信号ＡＣＴは非活性状態にあるため、パワーカットイネーブル信号ＰＣＵＴｅがＨレベルに設定された場合には、周辺電源電圧発生回路３、入力電源電圧発生回路５およびアレイ電源電圧発生回路は、その内部電源電圧発生動作を停止する（図１参照）。これらの周辺電源電圧発生回路３、入力電源電圧発生回路５およびアレイ電源電圧発生回路４の構成は、先の図１から図７において示した構成と同じである。
【０１２５】
周辺電源線１０ｐに対し、パワーカットイネーブル信号ＰＣＵＴｅの活性化時導通し、導通時、周辺電源線１０ｐを外部電源ノードに結合するＮチャネルＭＯＳトランジスタ９０が設けられる。このＭＯＳトランジスタ９０は、しきい値電圧Ｖｔｈｎを有している。周辺電源電圧ＶＤＤＰが、外部電源電圧ＥＸＶＤＤを降圧して生成されるモード時においては、パワーカットイネーブル信号ＰＣＵＴｅがＨレベルのときには、この周辺電源線１０ｐ上の周辺電源電圧ＶＤＤＰは、電圧ＥＸＶＤＤ−Ｖｔｈｎとなる。
【０１２６】
ただし、外部電源レベル指定信号ＺＣＭＰＥがＨレベルに設定されて、外部電源電圧ＥＸＶＤＤが、たとえば２．５Ｖであることが示されているときには、周辺電源電圧発生回路３において、図３に示すＭＯＳトランジスタ３１がオン状態であり、周辺電源線１０ｐは外部電源ノードに結合される。したがって、この場合には、パワーカットイネーブル信号ＰＣＵＴｅの活性／非活性にかかわらず、周辺電源電圧ＶＤＤＰは、外部電源電圧ＥＸＶＤＤレベルに維持される。
【０１２７】
一方、外部電源電圧ＥＸＶＤＤが、３．３Ｖのときには、パワーカットイネーブル信号ＰＣＵＴｅが活性化されるディープパワーダウンモード時においては、周辺電源電圧ＶＤＤＰは、外部電源電圧ＥＸＶＤＤ−Ｖｔｈｎとなる。
【０１２８】
電源投入時において、ノイズなどの影響によりパワーカットイネーブル信号ＰＣＵＴｅが活性化されると、周辺電源電圧発生回路３が周辺電源電圧ＶＤＤＰの発生動作を停止する。この場合、電源投入検出信号ＰＯＲが非活性化されても、周辺回路に対して動作電源電圧が供給されない場合には、パワーカットイネーブル信号ＰＣＵＴｅのリセットはできず、内部で周辺電源電圧ＶＤＤＰを生成することができなくなる。パワーカットイネーブル信号ＰＣＵＴｅが活性化されたときに、周辺電源線１０ｐを、外部電源ノードに結合することにより、パワーダウンモードの制御に関連する周辺回路へ電源電圧ＶＤＤＰを与えることができる。電源投入後、この周辺回路を動作させて、パワーカットイネーブル信号ＰＣＵＴｅをリセットして、電源電圧発生回路３を活性化して内部周辺電源電圧を生成する。
【０１２９】
電源投入においてパワーカットイネーブル信号ＰＣＵＴｅが非活性状態に維持されている場合には、電源投入後、周辺電源電圧発生回路３が動作して周辺電源電圧ＶＤＤＰを生成する。
【０１３０】
また、ディープパワーダウンモード時においては、ディープパワーダウン制御に関連する回路以外においては電流経路が遮断されている。一方、このディープパワーダウンモードの制御に関連する回路に与えられる周辺電源電圧ＶＤＤＰの電圧レベルを外部電源電圧ＥＸＶＤＤよりもＭＯＳトランジスタ９０のしきい値電圧Ｖｔｈｎ低下させることにより、この回路部分におけるリーク電流を抑制する。
【０１３１】
入力電源線１０ｉに対しては、モード設定信号ＭＬＶを受けるインバータ１１と、インバータ１１の出力信号がＬレベルのとき導通し、入力電源線１０ｉと周辺電源線１０ｐを接続するＰチャネルＭＯＳトランジスタ１２が設けられる。これらのインバータ１１およびＭＯＳトランジスタ１２は、図１に示すものと同じである。
【０１３２】
入力電源線１０ｉに対して、さらに、インバータ１１の出力信号とパワーカットイネーブル信号ＰＣＵＴｅを受けるＡＮＤ回路９２と、ＡＮＤ回路９２の出力信号がＬレベルのとき導通し、外部電源ノードを入力電源線１０ｉに接続するＰチャネルＭＯＳトランジスタ９３が設けられる。
【０１３３】
モード設定信号ＭＬＶがＨレベルのときには、ＬＶＴＴＬモードが指定される。このＬＶＴＴＬモード時においては、入力電源電圧ＶＤＤＩが、周辺電源電圧ＶＤＤＰレベルと同じ電圧レベルに設定され、入力電源電圧発生回路５の動作は停止される。このとき、ＮＡＮＤ回路９２の出力信号はＨレベルであり、ＭＯＳトランジスタ９３は非導通状態であり、外部電源電圧ＥＸＶＤＤを供給する外部電源ノードと入力電源線１０ｉとは分離される。
【０１３４】
一方、１．８ＶＩ／Ｏモードが設定されたばあいには、モード設定信号ＭＬＶはＬレベルである。この場合、ＭＯＳトランジスタ１２が非導通状態となり、周辺電源線１０ｐと入力電源線１０ｉは分離される。パワーカットイネーブル信号ＰＣＵＴｅがＨレベルとなると、ＮＡＮＤ回路９２の出力信号がＬレベルとなり、ＭＯＳトランジスタ９３が導通し、外部電源ノードと入力電源線１０ｉが接続され、入力電源電圧ＶＤＤＩがが外部電源電圧ＥＸＶＤＤレベルとなる。
【０１３５】
入力電源電圧ＶＤＤＩが、１．８Ｖに設定されている場合、ディープパワーダウンモード時に、この入力電源電圧ＶＤＤＩを、１．８Ｖよりも低くし、特に、ＮチャネルＭＯＳトランジスタおよびＰチャネルＭＯＳトランジスタのしきい値電圧の絶対値程度まで低くした場合、ＣＭＯＳ回路が誤動作する可能性がある。この入力電源電圧ＶＤＤＩを使用する入力回路は、ディープパワーダウンモードエントリおよびイグジットの指示をする外部からの制御信号（コマンド）を受ける。したがって、外部信号に従って正確に内部信号を生成することができない場合、ディープパワーダウンモードを正確に解除することができなくなる可能性がある。そこで、このディープパワーダウンモード時においては、入力電源電圧ＶＤＤＩを、外部電源電圧ＥＸＶＤＤに設定する。これによりコマンド入力回路を正確に動作させて、ディープパワーダウンモードを解除する。
【０１３６】
また、電源投入時において、パワーカットイネーブル信号ＰＣＵＴｅが誤って活性状態に設定されても、入力電源電圧ＶＤＤＩを、外部電源電圧ＥＸＶＤＤに従って生成することができる。したがって、周辺回路が動作し、パワーカットイネーブル信号ＰＣＵＴｅがリセットされたとき、高速で、この入力電源電圧ＶＤＤＩに従って入力回路の初期設定を行なうことができる。
【０１３７】
アレイ電源線１０ｓに対しては、パワーカットイネーブル信号ＰＣＵＴｅと外部電源レベル指定信号ＺＣＭＰＥを受けるゲート回路９５と、ゲート回路９５の出力信号がＨレベルのとき導通し、外部電源ノードＥＸＶＤＤとアレイ電源線１０ｓを接続するＮチャネルＭＯＳトランジスタ９６と、パワーカットイネーブル信号ＰＣＵＴｅと外部電源レベル指定信号ＺＣＭＰＥとを受けるＡＮＤ回路９７と、ＡＮＤ回路９７の出力信号がＬレベルのとき導通し、外部電源ノードとアレイ電源線１０ｓを結合するＮチャネルＭＯＳトランジスタ９８が設けられる。
【０１３８】
ＮチャネルＭＯＳトランジスタ９８は、しきい値電圧の低いローＶｔｈトランジスタである。
【０１３９】
電源電圧が３．３Ｖのときには、外部電源レベル指定信号ＺＣＭＰＥがＬレベルであり、ゲート回路９７の出力信号はＬレベルに固定され、ＭＯＳトランジスタ９８は非導通状態となる。一方、ゲート回路９５は、パワーカットイネーブル信号ＰＣＵＴｅがＨレベルとなるとＬレベルの信号を出力し、ＭＯＳトランジスタ９６を導通状態にする。この場合、アレイ電源電圧ＶＤＤＳは、電圧ＥＸＶＤＤ−Ｖｔｈｎ（９６）となる。ここで、Ｖｔｈｎ（９６）は、ＭＯＳトランジスタ９６のしきい値電圧を示す。
【０１４０】
一方、外部電源電圧ＥＸＶＤＤが、たとえば２．５Ｖのときには、外部電源レベル指定信号ＺＣＭＰＥはＨレベルに設定され、ゲート回路９５の出力信号がＬレベルとなり、ＭＯＳトランジスタ９６は非導通状態となる。一方、パワーカットイネーブル信号ＰＣＵＴｅがＨレベルとなると、ＡＮＤ回路９７の出力信号がＨレベルとなり、ＭＯＳトランジスタ９８が導通する。この状態においては、アレイ電源電圧ＶＤＤＳは、電圧ＥＸＶＤＤ−Ｖｔｈ（９８）となる。ここで、Ｖｔｈｎ（９８）は、ＭＯＳトランジスタ９８のしきい値電圧を示す。
【０１４１】
外部電源電圧ＥＸＶＤＤが低いため、ローＶｔｈトランジスタ９８を用いて、アレイ電源電圧ＶＤＤＳの電圧レベルが低下しすぎるのを防止する。したがってディープパワーダウンモード時において電流経路が遮断されている場合、このディープパワーダウンモード解除時において、このアレイ電源電圧ＶＤＤＳが、所定の電圧（Ｖｒｅｆｓ）のレベルに復帰するまで、このアレイ電源電圧ＶＤＤＳを使用する回路の誤動作を防止することができる。
【０１４２】
また、電源投入時において誤ってパワーカットイネーブル信号ＰＣＵＴｅが活性化されても、アレイ電源電圧ＶＤＤＳを外部電源電圧ＥＸＶＤＤにしたがって駆動することができ、また、電圧ＥＸＶＤＤ−Ｖｔｈｎ（９８）の電圧レベルは外部電源電圧ＥＸＶＤＤに近い電圧レベルであり、パワーカットイネーブル信号ＰＣＵＴｅの非活性化移行時において、アレイ電源電圧を使用する回路を初期設定することができる。
【０１４３】
これにより、ディープパワーダウンモード時の消費電流を低減して、確実に、ディープパワーダウンモードのイグジットを正確に行って、正確に内部回路を動作させることができる。また、電源投入時において誤ってパワーカットイネーブル信号ＰＣＵＴｅが活性化されても、確実に外部電源電圧に基づいて内部電源電圧を生成することができる。
【０１４４】
なお、ゲート回路９２および９５とＡＮＤ回路９７およびインバータ１１は、外部電源電圧ＥＸＶＤＤを動作電源電圧として用いて動作する。
【０１４５】
［変更例］
図１２は、この発明の実施の形態３の変更例の構成を概略的に示す図である。図１２において、アレイ電源線１０ｓに対して、パワーカットイネーブル信号ＰＣＵＴｅと外部電源レベル指定信号ＺＣＭＰＥを受けるＡＮＤ回路１００と、ＡＮＤ回路１００の出力信号がＬレベルのとき導通し、アレイ電源線１０ｓを外部電源ノードに接続するＰチャネルＭＯＳトランジスタ１０２が設けられる。このアレイ電源線１０ｓに対しては、さらに、図１１に示す構成と同様、ゲート回路９５およびＮチャネルＭＯＳトランジスタ９６が設けられる。
【０１４６】
この図１２に示す構成においては、外部電源電圧ＥＸＶＤＤが、たとえば２．５Ｖの場合、外部電源レベル指定信号ＺＣＭＰＥがＨレベルに設定される。パワーカットイネーブル信号ＰＣＵＴｅが活性化されると、応じてＭＯＳトランジスタ１０２が導通し、アレイ電源電圧ＶＤＤＳが、外部電源電圧ＥＸＶＤＤレベルに設定される。この場合でも、ディープパワーダウンモード時において、アレイ電源電圧ＶＤＤＳが外部電源電圧ＥＸＶＤＤが３．３Ｖの場合よりも低い電圧レベルに設定されるため、先の図１１に示す構成と同様の効果を得ることができ、ディープパワーダウンモード解除時またはパワーカットイネーブル信号の非活性化移行時、アレイ電源電圧を使用する回路を正確にかつ安定に動作させることができる。
【０１４７】
外部電源レベル指定信号ＺＣＭＰＥがＬレベルに設定されたときには、パワーカットイネーブル信号ＰＣＵＴｅの活性化時においては、ＭＯＳトランジスタ９６が導通し、電圧ＥＸＶＤＤ−Ｖｔｈｎ（９６）をアレイ電源線１０ｓに伝達する。従って、図１１に示す構成と同様に外部電源電圧よりも低い電圧をアレイ電源電圧を使用する回路へ供給することができ、安定にアレイ電源電圧系の回路を動作させることができる。
【０１４８】
なお、周辺電源線１０ｐおよび入力電源線１０ｉに対して設けられる構成は、図１１に示す構成と同じである。
【０１４９】
以上のように、この発明の実施の形態３に従えば、ディープパワーダウンモード時、内部電源電圧を外部電源電圧レベルに応じた電圧レベルに設定しており、ディープパワーダウンモード解除時において正確に外部からのディープパワーダウンモードイグジットコマンドに従って内部回路を動作させることができる。
【０１５０】
また、外部電源投入においてパワーカットイネーブル信号ＰＣＵＴｅが誤って活性化されても、外部電源電圧が一定の電圧レベル以上に達すると、パワーカットイネーブル信号ＰＣＵＴｅを確実にリセットして、内部電源電圧を生成することができる。
【０１５１】
［実施の形態４］
図１３は、この発明の実施の形態４に従う電源制御部の構成を概略的に示す図である。図１３において、電源制御部は、周辺電源電圧ＶＤＤＰの投入を検出する周辺電源投入検出回路１１０と、周辺電源投入検出信号／ＰＯＲＰの活性化時その内部状態がリセットされ、また外部からのコマンドＣＭＤに従ってパワーカット信号ＰＣＵＴを生成する周辺回路１１２と、周辺回路１１２からのパワーカット信号ＰＣＵＴを外部電源電圧ＥＸＶＤＤの振幅の信号に変換するレベル変換回路１１４と、レベル変換回路１１４の出力信号を反転するＣＭＯＳインバータ１１６と、外部電源電圧ＥＸＶＤＤの投入を検出する外部電源投入検出回路１１８と、外部電源投入検出回路１１８からの外部電源投入検出信号／ＰＯＲＥＸとＣＭＯＳインバータ１１６の出力信号とを受けてパワーカットイネーブル信号ＰＣＵＴｅを生成するＡＮＤ回路１２０を含む。
【０１５２】
周辺回路１１２は、周辺電源電圧ＶＤＤＰを動作電源電圧として受ける。ＣＭＯＳインバータ１１６およびＡＮＤ回路１２０は、外部電源電圧ＥＸＶＤＤを動作電源電圧として受ける。
【０１５３】
レベル変換回路１１４は、周辺回路１１２から出力されるパワーカット信号ＰＣＵＴの論理レベルを反転しかつその振幅を変換する。
【０１５４】
周辺電源投入検出回路１１０は、周辺電源電圧ＶＤＤＰが、所定の電圧レベル以上となるとまたは所定の電圧レベルで安定化すると、周辺電源投入検出信号／ＰＯＲＰをＨレベルに設定する。
【０１５５】
外部電源投入検出回路１１８は、外部電源電圧ＥＸＶＤＤが、所定の電圧レベルに到達するかまたは所定の電圧レベルで安定化すると、外部電源投入検出信号／ＰＯＲＥＸをＨレベルに設定する。
【０１５６】
周辺電源電圧ＶＤＤＰは、外部電源電圧ＥＸＶＤＤから生成される。従って、外部電源電圧ＥＸＶＤＤの投入時においては、周辺電源電圧ＶＤＤＰは、所定の電圧レベルに到達していないため、周辺回路１１２から出力されるパワーカット信号ＰＣＵＴはその論理レベルは不定状態である。このパワーカット信号ＰＣＵＴがその電圧レベルが浮き上がり、レベル変換回路１１４において、その出力信号がＬレベルに駆動されると、ＣＭＯＳインバータ１１６の出力信号がＨレベルとなる。この場合は、外部電源投入検出信号／ＰＯＲＥＸがＬレベルに維持されていれば、ＡＮＤ回路１２０からのパワーカットイネーブル信号ＰＣＵＴｅがＬレベルに固定される。これにより、パワーカットイネーブル信号ＰＣＵＴｅが、外部電源投入時の不定状態のパワーカット信号ＰＣＵＴに従って活性化されて、内部電源電圧発生回路の内部電圧発生動作が停止されるのを防止することができ、安定に外部電源電圧投入時、内部電源電圧を含む内部電圧を生成することができる。
【０１５７】
すなわち、図１４に示すように、外部電源電圧ＥＸＶＤＤの投入時、外部電源投入検出信号／ＰＯＲＥＸが、外部電源電圧ＥＸＶＤＤが所定の電圧レベルに到達するかまたは安定化するまでＬレベルであり、この間に、確実に、パワーカットイネーブル信号ＰＣＵＴｅをＬレベルに設定することができる。
【０１５８】
また、図１４に示すように、外部電源電圧ＥＸＶＤＤの投入後、周辺電源電圧ＶＤＤＰは、この外部電源電圧ＥＸＶＤＤよりも遅れてその電圧レベルが上昇する（特に、３．３Ｖモードのとき：外部電源レベル指定信号ＺＣＭＰＥがＬレベルに設定されるとき）。この場合、周辺電源投入検出回路１１０からの周辺電源投入検出信号／ＰＯＲＰは、周辺電源電圧ＶＤＤＰが安定化するまでＬレベルを維持する。
【０１５９】
この周辺電源電圧ＶＤＤＰが不安定な状態のときには、周辺回路１１２からのパワーカット信号ＰＣＵＴの論理レベルは不定状態である。したがってこのパワーカット信号ＰＣＵＴの電位レベルが上昇し、レベル変換回路１１４の出力信号がＬレベルとなると、ＣＭＯＳインバータ１１６の出力信号がＨレベルとなる。しかしながら、この場合、外部電源投入検出信号／ＰＯＲＥＸはＬレベルであり、ＡＮＤ回路１２０からのパワーカットイネーブル信号ＰＣＵＴｅはＬレベルを維持し、周辺電源電圧ＶＤＤＰが、外部電源電圧ＥＸＶＤＤの上昇に従って所定電圧レベルへ駆動される。この周辺電源電圧ＶＤＤＰが、所定電圧レベルに到達すると、周辺回路１１２の内部状態が安定化し、このパワーカット信号ＰＣＵＴの状態が確定し、接地電圧レベルに駆動される（周辺電源投入検出信号／ＰＯＲＰがＬレベルのため、この周辺電源投入検出信号／ＰＯＲＰに従って周辺回路１１２の内部状態が確実に初期状態に設定される）。
【０１６０】
この周辺電源投入検出信号／ＰＯＲＰがＨレベルに立上がった後に、外部電源投入検出信号／ＰＯＲＥＸをＨレベルに立上げる。これにより、パワーカット信号ＰＣＵＴが確実にＬレベルに設定された後に、ＡＮＤ回路１２０を、バッファ回路として動作させることができ、パワーカットイネーブル信号ＰＣＵＴｅを、外部からのディープパワーダウンモード指示に従って活性化することができる。
【０１６１】
なお、この外部電源投入検出信号／ＰＯＲＥＸの非活性化は、外部電源電圧ＥＸＶＤＤ投入後、周辺電源電圧ＶＤＤＰが所定電圧レベルに到達するまでの時間を考慮して適当な時間に定められればよい。すなわち外部電源電圧ＥＸＶＤＤが安定化し、所定時間が経過すると、この外部電源投入検出信号／ＰＯＲＥＸをＨレベルに駆動する。これにより、パワーカット信号ＰＣＵＴがリセットされた後に、外部電源投入検出信号／ＰＯＲＥＸをＨレベルに駆動することにより、確実にパワー化とイネーブル信号ＰＣＵＴｅが、電源投入時に誤って活性化されるのを防止することができる。
【０１６２】
外部電源投入検出回路１１８および周辺電源投入検出回路１１０の構成は、通常の電源投入検出回路を利用することができ、その出力信号のＨレベルへの立上げタイミングを、たとえば遅延回路を用いて遅延することにより、所望のタイミングで、これらの電源投入検出信号／ＰＯＲＰおよび／ＰＯＲＥＸをＨレベルへ駆動することができる。
【０１６３】
以上のように、この発明の実施の形態４に従えば、外部電源投入時、外部電源電圧の投入検出信号を用いてパワーカットイネーブル信号をリセット状態に維持しており、確実に、電源投入後、この外部電源電圧から内部電源電圧を生成することができ、また確実に早いタイミングで、内部電源電圧を、所定電圧レベルに駆動することができる。
【０１６４】
［実施の形態５］
図１５は、この発明の実施の形態５に従うモード設定信号発生部の構成の一例を示す図である。図１５において、モード設定信号発生部は、ボンディングパッド１３０に接続されるノードＮＤ２０上の信号を反転するインバータ１３１と、インバータ１３１の出力信号を反転してモード設定信号ＭＯＤを生成するインバータ１３２と、インバータ１３１の出力信号に従ってノードＮＤ２０を接地ノードに結合するＮチャネルＭＯＳトランジスタ１３３と、パワーカットイネーブル信号ＰＣＵＴｅを受けるインバータ１３４と、インバータ１３４の出力信号に従って選択的に導通し、導通時ノードＮＤ２０を、接地ノードに結合するＮチャネルＭＯＳトランジスタ１３５を含む。
【０１６５】
インバータ１３１、１３２および１３４は、外部電源電圧ＥＸＶＤＤを動作電源電圧として受ける。ＭＯＳトランジスタ１３５は、チャネル長の長いＭＯＳトランジスタで構成され、等価的に、チャネル抵抗が大きくされて、その電流駆動力が十分小さくされる。
【０１６６】
モード設定信号ＭＯＤは、たとえば、外部電源レベル指定信号ＺＣＭＰＥまたはモード指定信号ＭＬＶである。このモード設定信号ＭＯＤは、また、入出力データのビット数を設定する語構成指定信号であってもよく、また、リフレッシュサイクルなどの内部動作モードを設定する信号であってもよく、ボンディングパッド１３０に対する電圧設定により、その電圧レベルが固定され、内部状態を固定的に設定する信号であればよい。
【０１６７】
この図１５に示すモード設定信号発生部の構成において、ボンディングパッド１３０は、外部電源端子１３６に、ボンディングワイヤ１３７を介して選択的に接続される。ボンディングパッド１３０が、ボンディングワイヤ１３７を介して外部電源端子１３６に接続された場合には、ノードＮＤ２０の電圧レベルは、外部電源電圧ＥＸＶＤＤレベルとなり、モード設定信号ＭＯＤも、外部電源電圧ＥＸＶＤＤレベルの信号となる。この場合には、インバータ１３１の出力信号はＬレベルであり、ＭＯＳトランジスタ１３３は非導通状態にある。
【０１６８】
通常動作モード時においては、パワーカットイネーブル信号ＰＣＵＴｅはＬレベルであり、ＭＯＳトランジスタ１３５が導通状態に維持される。したがって、この状態においては、ＭＯＳトランジスタ１３５を介して、微小電流がノードＮＤ２０から接地ノードへ流れる。このノードＮＤ２０からＭＯＳトランジスタ１３５を介して接地ノードへ流れる電流量を十分小さくするために、このＭＯＳトランジスタ１３５のチャネル長は十分な長さとされ、そのチャネル抵抗が十分大きくされる。
【０１６９】
ディープパワーダウンモード時においては、パワーカットイネーブル信号ＰＣＵＴｅはＨレベルに設定され、ＭＯＳトランジスタ１３５が非導通状態となる。したがって、ディープパワーダウンモード時おいて、ノードＮＤ２０と接地ノードの間の電流が流れる経路が遮断され、外部電源端子１３６からボンディングワイヤ１３７、ボンディングパッド１３０、ＭＯＳトランジスタ１３５を介して接地ノードへ流れる電流経路が遮断され、ディープパワーダウンモード時の消費電流を低減することができる。
【０１７０】
ボンディングパッド１３０がオープン状態の場合には、ＭＯＳトランジスタ１３５が通常動作モード時においてはオン状態であり、ノードＮＤ２０が接地電圧レベルに固定される。この場合は、インバータ１３１の出力信号がＨレベルとなり、ＭＯＳトランジスタ１３３が導通し、インバータ１３１およびＭＯＳトランジスタ１３３によりラッチ回路が構成され、ノードＮＤ２０が接地電圧レベルに固定される。
【０１７１】
ディープパワーダウンモード時において、パワーカットイネーブル信号ＰＣＵＴｅが活性化されると、ＭＯＳトランジスタ１３５が非導通状態となる。この状態においては、インバータ１３１の出力信号に従ってＭＯＳトランジスタ１３３が導通状態であるため、ノードＮ２０は接地電圧レベルに維持され、応じてモード設定信号ＭＯＤはＬレベルに維持される。
【０１７２】
したがって、このノードＮＤ２０がオープン状態に設定される場合にノードＮＤ２０を所定電圧レベルに固定するためのＭＯＳトランジスタ１３５を、ディープパワーダウンモード時非導通状態に設定することにより、パッド１３０が電源端子に結合されるモード時において、ディープパワーダウンモード時の消費電流を低減することができる。
【０１７３】
なお、ボンディングパッド１３０が外部電源電圧ＥＸＶＤＤレベルに設定されている場合には、ディープパワーダウンモード時においても、ノードＮＤ２０は、外部電源電圧ＥＸＶＤＤレベルであり、モード設定信号ＭＯＤは、Ｈレベルを維持する。また、ボンディングパッド１３０がオープン状態時においては、ＭＯＳトランジスタ１３３により、ノードＮ２０は接地電圧レベルであり、モード設定信号ＭＯＤはＬレベルに維持される。したがって、ディープパワーダウンモード時において、ノードＮＤ２０のフローティング防止のためのＭＯＳトランジスタ１３５を非導通状態に設定しても、このモード設定信号ＭＯＤの論理レベルは何ら変化しない。
【０１７４】
なお、図１５に示す構成においては、ボンディングパッド１３０へのボンディングワイヤ１３７の接続の有無によりモード設定信号ＭＯＤの論理レベルが設定されている。しかしながら、このモード設定信号ＭＯＤは、溶断可能なリンク素子の溶断／非溶断によりその論理レベルが設定される構成であってもよい。内部ノードＮＤ２０の電圧レベルが固定的に設定され、この内部ノードのフローティング状態を防止するためのＭＯＳトランジスタを、ディープパワーダウンモード時に遮断する。これにより、ディープパワーダウンモード時の消費電流を低減することができる。
【０１７５】
ボンディングパッド１３０が、接地端子に接続されるようにワイアリングされる場合には、このフローティング防止用のＭＯＳトランジスタは、外部電源ノードとノードＮＤ２０の間に接続される。
【０１７６】
以上のように、この発明の実施の形態５に従えば、内部状態設定信号の論理レベルを固定的に設定するためのプログラム回路において、パッドフローティング防止用のトランジスタをディープパワーダウンモード時に非導通状態に設定しており、ディープパワーダウンモード時の消費電流を低減することができる。
【０１７７】
［実施の形態６］
図１６は、この発明の実施の形態６に従うアレイアクティブＶＤＣ４ａの構成を示す図である。図１６において、アレイアクティブＶＤＣ４ａは、カレントミラー回路を構成するＰチャネルＭＯＳトランジスタ１４０および１４１と、アレイ電源電圧ＶＤＤＳとアレイ基準電圧Ｖｒｅｆｓを比較する差動段を構成するＮチャネルＭＯＳトランジスタ１４２および１４３と、制御入力ＡＩＮに与えられるアレイ活性化信号ＡＣＴの活性化に応答してアレイアクティブＶＤＣ４ａを活性化するＮチャネルＭＯＳトランジスタ１４４と、ノードＮＤ３２の出力信号に従ってアレイ電源線１０ｓで電流を外部電源ノードから供給する電流ドライブ用のＰチャネルＭＯＳトランジスタ１４５を含む。
【０１７８】
ＭＯＳトランジスタ１４０および１４１はゲートがノードＮＤ３０に接続され、ＭＯＳトランジスタ１４０が、カレントミラー回路のマスタ段を構成する。ＭＯＳトランジスタ１４２および１４３は、それぞれ、ゲートにアレイ電源電圧ＶＤＤＳおよびアレイ基準電圧Ｖｒｅｆｓを受ける。
【０１７９】
アレイアクティブＶＤＣ４ａは、さらに、オーバードライブ信号ＺＯＶＲの活性化時導通し、ノードＮＤ３０へアレイ電源電圧ＶＤＤＳを供給するオーバードライブ用のＰチャネルＭＯＳトランジスタ１４６を含む。オーバードライブ信号ＺＯＶＲは、センスアンプが動作するときに所定期間（たとえば１０ｎｓ）活性化される。
【０１８０】
図１７は、図１６に示すアレイアクティブＶＤＣ４ａの動作を示す信号波形図である。以下、図１７を参照して、図１６に示すアレイアクティブＶＤＣ４ａの動作について説明する。
【０１８１】
メモリセル選択動作が指示されると、アレイ活性化信号ＡＣＴが活性化される。このアレイ活性化信号ＡＣＴが活性化されると、アレイアクティブＶＤＣ４ａが活性化され、アレイ電源線１０ｓ上のアレイ電源電圧ＶＤＤＳとアレイ基準電圧Ｖｒｅｆｓとの比較を行ない、その比較結果に従って外部電源ノードからアレイ電源線１０ｓへ電流を供給する。
【０１８２】
この比較動作時において、アレイ基準電圧Ｖｒｅｆｓがアレイ電源電圧ＶＤＤＳよりも高いときには、ＭＯＳトランジスタ１４３のコンダクタンスがＭＯＳトランジスタ１４２のコンダクタンスよりも大きくなり、ＭＯＳトランジスタ１４１から供給される電流を放電し、ノードＮＤ３２の電圧レベルが低下し、電流ドライブトランジスタ１４５の駆動電流が増大し、アレイ電源電圧ＶＤＤＳの電圧レベルが上昇する。
【０１８３】
逆に、アレイ電源電圧ＶＤＤＳが、アレイ基準電圧Ｖｒｅｆｓよりも高い場合には、ＭＯＳトランジスタ１４２のコンダクタンスがＭＯＳトランジスタ１４３のコンダクタンスよりも大きくなり、駆動電流が増大し、応じてＭＯＳトランジスタ１４０の供給電流が増大する。ＭＯＳトランジスタ１４３が、ＭＯＳトランジスタ１４１から供給される電流を全て放電することができず、ノードＮＤ３２の電圧レベルが上昇する。応じて、電流ドライブトランジスタ１４５の駆動電流が低減されるかまたは、電流供給が停止される。
【０１８４】
このアレイ活性化信号ＡＣＴが活性化されてから所定期間が経過するとセンストリガ信号Ｓ０Ｎが活性化され、選択メモリセルデータのセンス動作が開始される。このセンストリガ信号Ｓ０Ｎの活性化に応答して、オーバードライブ信号ＺＯＶＲが所定期間活性化される。オーバードライブ信号ＺＯＶＲが活性化されると、オーバドライブ用ＭＯＳトランジスタ１４６が導通し、ノードＮＤ３０を、所定期間アレイ電源電圧ＶＤＤＳレベルに固定する。このノードＮＤ３０をアレイ電源電圧ＶＤＤＳレベルに固定することにより、アレイアクティブＶＤＣ４ａの比較回路内において、等価的に、アレイ電源電圧ＶＤＤＳが低下した状態を強制的に実現し、ＭＯＳトランジスタ１４１の供給電流を低減して、ノードＮＤ３２の電圧レベルを低下させて、電流ドライブトランジスタ１４５の供給電流量を増加させる。
【０１８５】
センストリガ信号Ｓ０Ｎの活性化に応答してセンスアンプが動作し、アレイ電源線１０ｓ上のアレイ電源電圧ＶＤＤＳを消費し、その電圧レベルが低下する場合においても、電流ドライブトランジスタ１４５の電流駆動力が大きくされており、アレイ電源電圧ＶＤＤＳの低下を抑制することができ、安定にセンス動作を行なうことができる。
【０１８６】
アレイ電源電圧ＶＤＤＳは、たとえば１．６Ｖである。外部電源電圧ＥＸＶＤＤが、２．５Ｖの場合、ＭＯＳトランジスタ１４１のゲート−ソース間電圧は−０．９Ｖであり、そのＭＯＳトランジスタ１４１の電流供給量を十分小さくするとができ、ノードＮＤ３２の電圧レベルをＭＯＳトランジスタ１４３の放電動作により十分低下させることができる。
【０１８７】
一方、外部電源電圧ＥＸＶＤＤが３．３Ｖの場合、ＭＯＳトランジスタ１４１のゲート−ソース間電圧は、−１．７Ｖとなり、このＭＯＳトランジスタ１４１は、外部電源電圧ＥＸＶＤＤが２．５Ｖのときに比べて大きな電流を供給し、ノードＮＤ３２の電圧レベルが、過剰に低下するのを抑制する。これにより、外部電源電圧ＥＸＶＤＤが、たとえば３．３Ｖと高い場合に、過剰に、アレイ電源線１０ｓに電流が供給されて、このアレイ電源電圧ＶＤＤＳレベルが過剰に、所定電圧レベルよりも高くなるのを抑制することができる。
【０１８８】
図１８は、この発明の実施の形態６に従う半導体記憶装置の行系回路の構成を概略的に示す図である。
【０１８９】
図１８において、行系制御回路は、外部からのコマンドＣＭＤを受け、このコマンドＣＭＤが行選択を指示するときアレイ活性化信号ＡＣＴを活性化するアレイ活性化制御回路１５０と、アレイ活性化信号ＡＣＴの活性化に応答して所定のタイミングでワード線駆動タイミング信号ＲＸＴを生成するワード線駆動制御回路１５２と、ワード線駆動制御回路１５２の出力信号に応答して所定期間経過後にセンストリガ信号Ｓ０Ｎを活性化するセンス制御回路１５４を含む。制御回路１５０、１５２および１５４は、周辺電源電圧ＶＤＤＰを動作電源電圧として受ける。
【０１９０】
半導体装置が、クロック信号に同期して動作する同期型メモリの場合、アレイ活性化制御回路１５０は、このクロック信号のたとえば立上がりエッジに同期して複数の外部制御信号を取込み、これらの制御信号の論理レベルの組合せに応じて内部動作制御信号を生成する。ワード線駆動制御回路１５２およびセンス制御回路１５４は、アレイ活性化信号ＡＣＴが活性化されると、それぞれ所定時間経過後、ワード線駆動タイミング信号ＲＸＴおよびセンストリガ信号Ｓ０Ｎを活性化する。アレイ活性化信号ＡＣＴがたとえばプリチャージコマンドの印加により非活性化されると、ワード線駆動タイミング信号ＲＸＴが非活性化され、次いでセンストリガ信号Ｓ０Ｎが非活性化される。
【０１９１】
行系周辺回路は、ワード線駆動タイミング信号ＲＸＴにしたがって、アドレス指定されたワード線ＷＬを選択状態へ駆動するワード線選択回路１６０と、センストリガ信号Ｓ０Ｎに従ってセンスアンプ活性化信号Ｓ１Ｎを生成してセンスアンプＳＡへ与えるセンスアンプ活性化回路１６２を含む。ワード線選択回路１６０へは、周辺電源電圧ＶＤＤＰおよび高電圧Ｖｐｐが与えられ、選択ワード線ＷＬは、高電圧Ｖｐｐレベルに駆動される。
【０１９２】
センスアンプＳＡは、交差結合されるＰチャネルＭＯＳトランジスタで構成されるＰセンスアンプと、交差結合されるＮチャネルＭＯＳトランジスタで構成されるＮセンスとを含む。センスアンプＳＡは、このセンスアンプ活性化信号Ｓ１Ｎの活性化に従って、Ｎセンスがセンス接地線に結合されて低電位のビット線を接地電圧レベルに放電する。
【０１９３】
センスアンプ活性化回路１６２は、また、センストリガ信号Ｓ０Ｎに従ってＰセンスを活性化するＰセンス活性化信号ＳＰＥを生成してセンスアンプＳＡへ与える。Ｐセンスは、このＰセンスアンプ活性化信号ＳＰＥに従ってアレイ電源線１０ｓに結合されてビット線ＢＬおよびＺＢＬの高電位のビット線をアレイ電源電圧ＶＤＤＳレベルに駆動する。したがって、このセンスアンプＳＡの動作時において、ビット線ＢＬおよびＺＢＬの充放電が行なわれ、このビット線充電時にアレイ電源電圧ＶＤＤＳが消費される。
【０１９４】
センスアンプＳＡは、各メモリセル列（ビット線対）に対応して配置されており、センス動作時においては、多くのセンスアンプＳＡが同時に充放電動作を行なう。このセンス動作時のビット線充電電流を補償するために、図１６に示すようにオーバードライブ用ＭＯＳトランジスタ１４６を用いてアレイアクティブＶＤＣ４ａの電流駆動力を大きくし、アレイ電源電圧ＶＤＤＳの低下を抑制する。
【０１９５】
このアレイアクティブＶＤＣ４ａに対しては、センストリガ信号Ｓ０Ｎの活性化に応答してワンショットのオーバードライブ信号ＺＯＶＲを生成するオーバードライブ制御回路１５６が設けられる。このオーバードライブ制御回路１５６は、外部電源電圧ＥＸＶＤＤを動作電源電圧として受ける。
【０１９６】
通常、メモリセルアレイは複数の行ブロックに分割され、選択メモリセルを含む行ブロックに対してセンス動作が実行される。セントリガ信号Ｓ０Ｎにしたがって選択行ブロックに対して設けられたセンスアンプがセンスアンプ活性化信号Ｓ１Ｎに従って活性化される。
【０１９７】
なお、ビット線ＢＬおよびＺＢＬは、スタンバイ状態時において、ビット線プリチャージ／イコライズ回路ＢＰＥにより、所定のビット線プリチャージ電圧Ｖｂｌレベルにプリチャージされかつイコライズされる。
【０１９８】
図１９は、図１８に示すオーバードライブ制御回路１５６の構成の一例を示す図である。図１９において、オーバードライバ制御回路１５６は、センストリガ信号Ｓ０Ｎの振幅を外部電源電圧ＥＸＶＤＤレベルに変換するレベル変換回路１５６ａと、レベル変換回路１５６ａの出力信号を反転しかつ所定時間遅延する反転／遅延回路１５６ｂと、反転／遅延回路１５６ｂの出力信号とレベル変換回路１５６ａの出力信号とを受けてオーバードライブ信号ＺＯＶＲを生成するＮＡＮＤ回路１５６ｃを含む。反転／遅延回路１５６ｂおよびＮＡＮＤ回路１５６ｃへは、外部電源電圧ＥＸＶＤＤが、動作電源電圧として供給される。
【０１９９】
レベル変換回路１５６ａは、センストリガ信号Ｓ０Ｎの振幅変換のみを行ない、論理レベルの変換は行なわない。したがって、センストリガ信号Ｓ０Ｎが活性化されてその電圧レベルが上昇すると、レベル変換回路１５６ａの出力信号も立上がる。反転／遅延回路１５６ｂは、たとえば奇数段の縦続接続されるインバータで構成され、所定時間経過後に、レベル変換回路１５６ａの出力信号に従ってその出力信号をＬレベルに駆動する。したがって、この反転／遅延回路１５６ｂの有する遅延時間の間、ＮＡＮＤ回路１５６ｃは両入力がＨレベルとなり、このオーバードライブ信号ＸＯＶＲをＬレベルに駆動する。
【０２００】
外部電源電圧ＥＸＶＤＤの電圧レベルが上昇すると、反転／遅延回路１５６ｂの遅延時間が短くなり、またＮＡＮＤ回路１５６ｃのゲート遅延も短くなる。したがって、外部電源電圧ＥＸＶＤＤが高くなった場合には、オーバードライブ信号ＺＯＶＲの活性化期間も短くなり、センスオーバードライブ期間を短くすることができ、アレイアクティブＶＤＣ４ａにおいて、その電流駆動力が大きくされる期間を短くでき、アレイ電源電圧ＶＤＤＳが、過剰にオーバードライブされるのを抑制でき、消費電流を低減することができる。
【０２０１】
図２０は、この発明の実施の形態６における中間電圧ＶｂｌおよびＶｃｐを発生する中間電圧回路の構成の一例を示す図である。図２０において、中間電圧発生回路１７０は、アレイ基準電圧Ｖｒｅｆｓを分圧する分圧回路と、この分圧回路の出力信号に従って中間電圧ＶｂｌまたはＶｃｐを生成する出力回路を含む。
【０２０２】
分圧回路は、基準電圧入力ノードＮＤと内部ノードＮＤ４１の間に接続される抵抗素子１７０ａと、ノードＮＤ４１およびＮＤ４２の間に直列に接続されるＭＯＳトランジスタ１７０ｂおよび１７０ｃと、ノードＮＤ４２と接地ノードとの間に接続される抵抗素子１７０ｄを含む。
【０２０３】
ＭＯＳトランジスタ１７０ｂは、ＮチャネルＭＯＳトランジスタであり、そのゲートおよびドレインがノードＮＤ４１に接続され、ダイオードモードで動作する。ＭＯＳトランジスタ１７０ｃは、ＰチャネルＭＯＳトランジスタであり、そのゲートおよびドレインがノードＮＤ４２に接続されて、ダイオードモードで動作する。
【０２０４】
抵抗素子１７０ａおよび１７０ｄは、十分大きな抵抗値を有しており、微小電流を流す。したがってＭＯＳトランジスタ１７０ｂおよび１７０ｃは、それぞれダイオードモードで動作し、ノードＮＤ４１の電圧レベルは、Ｖｒｅｆｓ／２＋Ｖｔｈｎとなり、ノードＮＤ４２の電圧レベルが、Ｖｒｅｆｓ／２−Ｖｔｈｐとなる。ここで、Ｖｔｈｎは、ＭＯＳトランジスタ１７０ｂのしきい値電圧を示し、Ｖｔｈｐは、ＭＯＳトランジスタ１７０ｃのしきい値電圧の絶対値を示す。
【０２０５】
出力回路は、外部電源ノードと出力ノードＮＤ４３の間に接続されかつそのゲートが、ノードＮＤ４１に接続されるＮチャネルＭＯＳトランジスタ１７０ｅと、ノードＮＤ４３と接地ノードとの間に接続されかつそのゲートがノードＮＤ４２に接続されるＰチャネルＭＯＳトランジスタ１７０ｆを含む。
【０２０６】
ＭＯＳトランジスタ１７０ｅは、ノードＮＤ４１の電圧レベルが外部電源電圧ＥＸＶＤＤよりも低いため、ソースフォロワモードで動作し、ノードＮＤ４３に、ノードＮＤ４１の電圧よりもしきい値電圧Ｖｔｈｎ低い電圧レベルにクランプする。また、ＭＯＳトランジスタ１７０ｆも、ソース電圧が、接地電圧レベルであり、そのゲート電圧よりも低いため、ソースフォロワモードで動作し、ノードＮＤ４３を、ノードＮＤ４２の電圧よりも電圧Ｖｔｈｐ高い電圧レベルにクランプする。
【０２０７】
ノードＮＤ４３からの中間電圧Ｖｂｌ（またはＶｃｐ）が、電圧Ｖｒｅｆｓ／２よりも低下すると、ＭＯＳトランジスタ１７０ｅが導通してノードＮＤ４３へ電流を供給する。このときには、ＭＯＳトランジスタ１７０ｆは非導通状態である。中間電圧Ｖｂｌ（またはＶｃｐ）が電圧Ｖｒｅｆｓ／２よりも高くなると、ＭＯＳトランジスタ１７０ｅはオフ状態、一方、ＭＯＳトランジスタ１７０ｆが導通し、ノードＮＤ４３から電流を接地ノードへ放電する。したがって、この中間電圧Ｖｂｌ（またはＶｃｐ）は、Ｖｒｅｆｓ／２の電圧レベルに維持される。ここで、ＭＯＳトランジスタ１７０ｂおよび１７０ｅのしきい値電圧も大きさは等しく、またＭＯＳトランジスタ１７０ｃおよび１７０ｆのしきい値電圧の大きさが等しいとしている。
【０２０８】
この中間電圧Ｖｂｌ（またはＶｃｐ）を生成するために、基準電圧Ｖｒｅｆｓを用いることにより、アレイ電源電圧ＶＤＤＳをオーバードライブしても、その影響を受けることなく、Ｖｒｅｆｓ／２の電圧レベルにこれらの中間電圧ＶｂｌおよびＶｃｐの電圧レベルが維持される。したがって、センス動作時において、参照ビット線の電圧レベルを、正確に中間電圧Ｖｒｅｆｓ／２の電圧レベルに維持することができる。
【０２０９】
アレイ電源電圧ＶＤＤＳは、オーバードライブ期間以外は、この基準電圧Ｖｒｅｆｓの電圧レベルであり、メモリセルに記憶されるＨレベルデータは、センスアンプによるリストア動作時により、電圧Ｖｒｅｆｓレベルとなる。したがって、スタンバイ時において、ビット線プリチャージ電圧レベルを、メモリセル記憶データの中間電圧レベルに正確に維持することができ、センスオーバードライブ方式を利用しても、正確に中間電圧レベルのビット線プリチャージ電圧Ｖｂｌおよびセルプレート電圧Ｖｃｐを生成することができる。
【０２１０】
セルプレート電圧も、メモリセルキャパシタの蓄積電荷量は、このセルプレート電圧に応じて変化する（Ｑ＝Ｃ・（Ｖｃｐ−Ｖ（ｄａｔａ）））。
【０２１１】
したがって、セルプレート電圧Ｖｃｐも、このアレイ基準電圧Ｖｒｅｆｓに従って生成することにより、センスオーバードライブの影響を受けることなく、蓄積電荷量の絶対値をＨレベルおよびＬレベルデータについて等しくすることができ、メモリセル選択時にビット線上に現われる読出電圧の絶対値をＨレベルおよびＬレベルデータについて同じとすることができ、安定にセンス動作を行なうことができる。
【０２１２】
以上のように、この発明の実施の形態６に従えば、アレイ電源電圧をセンス動作時にオーバードライブしており、センス動作時に、アレイ電源電圧が消費されずに、安定にアレイ電源電圧をセンスアンプへ供給することができる。
【０２１３】
また、ビット線プリチャージ電圧およびセルプレート電圧を、アレイ電源電圧の電圧レベルを決定するアレイ基準電圧に基づいて生成しており、センスオーバードライブ方式に従って、アレイ電源電圧がオーバードライブされてその電圧レベルが上昇しても、このビット線プリチャージ電圧およびセルプレート電圧は、安定にその電圧レベルを維持することができ、正確にビット線のプリチャージを行なうことができ、またＨレベルデータおよびＬレベルデータについて同じ大きさの読出電圧をビット線上に生成することができ、正確にセンス動作を行なうことができる。
【０２１４】
［実施の形態７］
図２１は、この発明の実施の形態７に従う高電圧発生回路の構成を示す図である。高電圧Ｖｐｐは、図１８に示すように、選択ワード線上に伝達される。
【０２１５】
図２１において、高電圧発生回路は、プリチャージ制御信号ＰＲＥに従ってノードＮＤ５０へ電荷を供給する容量素子１８０と、ノードＮＤ５０の電圧レベルを、外部電源電圧からそのしきい値電圧低い電圧ＥＸＶＤＤ−ＶｔｈｎのレベルにクランプするＮチャネルＭＯＳトランジスタ１８１と、ノードＮＤ５０の電圧レベルに応じて選択的に導通し、導通時、ノードＮＤ５３へ外部電源電圧ＥＸＶＤＤを伝達するＮチャネルＭＯＳトランジスタ１８２と、ノードＮＤ５０の電圧レベルに応じて選択的に導通し、導通時、ノードＮＤ５１へ外部電源電圧ＥＸＶＤＤを伝達するＮチャネルＭＯＳトランジスタ１８３と、出力ゲート制御信号ＧＡＴＥＥに従ってノードＮＤ５１へ電荷を供給する容量素子１８４とを含む。
【０２１６】
プリチャージ制御信号ＰＲＥは、振幅が、外部電源電圧ＥＸＶＤＤレベルの信号であり、出力ゲート制御信号ＧＡＴＥＥが、振幅が高電圧Ｖｐｐまたは２・ＶＤＤＳの振幅Ｖｇを有する。したがってノードＮＤ５１上の電圧ＧＡＴＥは、電圧Ｖｇ＋ＥＸＶＤＤと外部電源電圧ＥＸＶＤＤの間で変化する。ノードＮＤ５０は、ＭＯＳトランジスタ１８１により、その電圧の下限レベルがＥＸＶＤＤ−Ｖｔｈｎにクランプされており、ＭＯＳトランジスタ１８２および１８３は、それぞれ、導通時、外部電源電圧ＥＸＶＤＤを伝達する。
【０２１７】
高電圧発生回路は、さらに、ポンプ制御信号ＺＰＵＭＰがＬレベルのとき導通し、ノードＮＤ５２へ外部電源電圧ＥＸＶＤＤを伝達するＰチャネルＭＯＳトランジスタ１８５と、ポンプ制御信号ＺＰＵＭＰがＨレベルのときに導通し、ノードＮＤ５２へ、ノードＮＤ５４の電圧ＶＢＴＢを伝達するＮチャネルＭＯＳトランジスタ１８６と、負ブースト制御信号ＺＶＢＴＢに従ってノードＮＤ５４から電荷を引抜く容量素子１８７と、負ブーストプリチャージ制御信号ＺＰＲＥＢに従ってノードＮＤ５５から電荷を引抜く容量素子１８８と、ノードＮＤ５５の上限電圧を、電圧ＶｔｈｐレベルにクランプするＰチャネルＭＯＳトランジスタ１８９と、ノードＮＤ５５上の電圧に従ってノードＮＤ５４を接地電圧レベルにプリチャージするＰチャネルＭＯＳトランジスタ１９０を含む。
【０２１８】
ポンプ制御信号ＺＰＵＭＰは、振幅が外部電源電圧ＥＸＶＤＤレベルの信号である。負ブースト制御信号ＺＶＢＴＢは、振幅が外部電源電圧ＥＸＶＤＤの信号である。負ブーストプリチャージ制御信号ＺＰＲＥＢは、振幅が外部電源電圧ＥＸＶＤＤレベルの信号である。
【０２１９】
容量素子１８７は、ＰチャネルＭＯＳトランジスタで構成され、そのバックゲート、ソースおよびドレインが共通に接続されて負ブースト制御信号ＺＶＢＴＢを受け、そのゲートがノードＮＤ５４に接続される。ノードＮＤ５４は、後に説明するように、負電圧レベルに駆動されるため、ノードＮＤ５４を、その容量素子１８７のゲート電極に接続することにより、容量素子１８７を構成するＭＯＳトランジスタの基板領域に電荷が流れるのを防止する。
【０２２０】
高電圧発生回路は、さらに、ノードＮＤ５２の電圧レベルに従ってノードＮＤ５３への電荷の供給／引抜きを行なう容量素子１９１と、ノードＮＤ５１上の電圧ＧＡＴＥに従って選択的に導通し、導通時、ノードＮＤ５３から出力ノードへ電荷を供給して高電圧Ｖｐｐを生成するＮチャネルＭＯＳトランジスタ１９２を含む。
【０２２１】
容量素子１９１が、また、ＰチャネルＭＯＳトランジスタで構成され、そのゲートが、ノードＮＤ５２に接続され、バックゲート、ソースおよびドレインがノードＮＤ５３に共通に接続される。この容量素子１９１においても、ノードＮＤ５２が負電圧に駆動されるため、容量素子１９１のゲートがノードＮＤ５２に接続され、バックゲート、ソースおよびドレインがノードＮＤ５３に接続される。負電圧をゲート電極で受けることにより、基板領域に電荷が流入するのを防止する。
【０２２２】
図２２は、図２１に示す高電圧発生回路の動作を示す信号波形図である。以下、図２２を参照して、図２１に示す高電圧発生回路の動作について説明する。
【０２２３】
時刻ｔ０以前においては、負ブースト制御信号ＺＶＢＴＢがＨレベルであり、また負ブーストプリチャージ制御信号ＺＰＲＥＢが接地電圧レベルである。この状態においては、ノードＮＤ５５はＶｔｈｐ−ＥＸＶＤＤレベルにあり、ＭＯＳトランジスタ１９０が導通し、ノードＮＤ５４は、接地電圧レベルにプリチャージされる。負ブーストプリチャージ制御信号ＺＰＲＥＢがＨレベルに立上がり、ノードＮＤ５５の電圧レベルが、ＭＯＳトランジスタ１８９のしきい値電圧Ｖｔｈｐにまで上昇すると、ＭＯＳトランジスタ１９０が非導通状態となり、ノードＮＤ５４のプリチャージ動作が完了する。
【０２２４】
次いで、時刻ｔ０において、負ブースト制御信号ＺＶＢＴＢが接地電圧レベルに駆動されると、容量素子１８７の容量結合により、ノードＮＤ５４の電圧ＶＢＴＢが、負電圧−Ｖｂレベルにまで低下する。このノードＮＤ５４の電圧レベル低下時においては、制御信号ＺＰＵＭＰが接地電圧レベルであっても、ＭＯＳトランジスタ１８６が導通するため、ノードＮＤ５４の電圧ＶＢＴＢの到達電圧レベルは、容量素子１８７および１９１の容量値Ｃ１およびＣ２の容量分割により与えられる。すなわち、電圧Ｖｂは、次式で表わされる。
【０２２５】
Ｖｂ＝Ｃ１・ＥＸＶＤＤ／（Ｃ１＋Ｃ２）−Ｌｌｓ
ここで、Ｌｌｓは、結合損失を示す。なお、容量値Ｃ１およびＣ２の値が等しく、結合損失がない場合には、ノードＮＤ５０の電圧ＶＢＴＢは、−ＥＸＶＤＤ／２の電圧レベルに到達する。
【０２２６】
時刻ｔ１において、次いで、プリチャージ制御信号ＰＲＥが外部電源電圧ＥＸＶＤＤレベルに立上がり、容量素子１８０の容量結合により、ノードＮＤ５０の電圧レベルが２・ＥＸＶＤＤ−Ｖｔｈｎの電圧レベルに上昇する（ここで結合損失はないものと仮定している）。このノードＮＤ５０の電圧レベルの上昇に従ってＭＯＳトランジスタ１８２および１８３が導通し、ノードＮＤ５３の電圧レベルが外部電源電圧ＥＸＶＤＤレベルとなり、また、ノードＮＤ５１の電圧ＧＡＴＥの電圧レベルが、外部電源電圧ＥＸＶＤＤレベルにプリチャージされる。
【０２２７】
時刻ｔ１ｂに、プリチャージ制御信号ＰＲＥを接地電圧レベルに立下げると、ノードＮＤ５０の電圧レベルが低下し、ＭＯＳトランジスタ１８１のクランプ動作により、ノードＮＤ５０の電圧レベルがＥＸＶＤＤ−Ｖｔｈｎレベルとなり、ＭＯＳトランジスタ１８２および１８３が非導通状態となる。
【０２２８】
時刻ｔ２において負ブーストプリチャージ制御信号ＺＰＲＥＢを接地電圧レベルに立下げ、またほぼ同時の時刻ｔ３において負ブースト制御信号ＺＶＢＴＢを外部電源電圧ＥＸＶＤＤレベルに立上げる。容量素子１８８の容量結合により、ＭＯＳトランジスタ１９０が導通し、ノードＮＤ５４上の電圧ＶＢＴＢは、接地電圧レベルにプリチャージされる。この状態において、ポンプ制御信号ＺＰＵＭＰは、時刻ｔ０において外部電源電圧ＥＸＶＤＤレベルに駆動されており、ＭＯＳトランジスタ１８６は導通状態である。したがって、このノードＮＤ５４の電圧ＶＢＴＢが接地電圧レベルに上昇すると、ノードＮＤ５２の電圧レベルも応じて上昇し、容量素子１９１の容量結合により、ノードＮＤ５３の電圧レベルが、上昇し、電圧ＥＸＶＤＤ＋Ｖｂレベルとなる。
【０２２９】
時刻ｔ４において、ポンプ制御信号ＺＰＵＭＰを外部電源電圧ＥＸＶＤＤから接地電圧レベルに低下させると、ＭＯＳトランジスタ１８５が導通し、一方、ＭＯＳトランジスタ１８６が非導通状態となり、ノードＮＤ５２の電圧レベルが、接地電圧レベルから外部電源電圧ＥＸＶＤＤレベルに上昇する。したがって、容量素子１９１の容量結合により、ノードＮＤ５３の電圧レベルがさらにＥＸＶＤＤ上昇し、電圧２・ＥＸＶＤＤ＋Ｖｂの電圧レベルとなる。
【０２３０】
次に、時刻ｔ５において、出力ゲート制御信号ＧＡＴＥＥが、高電圧Ｖｇレベルに立上がると、ノードＮＤ５１の電圧ＧＡＴＥが、外部電源電圧ＥＸＶＤＤレベルから、電圧Ｖｇ＋ＥＸＶＤＤレベルにまで容量素子１８４の容量結合により上昇する。電圧Ｖｇは、２・ＶＤＤＳまたは高電圧Ｖｐｐに近い電圧レベルであり、ＭＯＳトランジスタ１９２が導通し、ノードＮＤ５３に蓄積された電荷が、出力ノードへ伝達され、高電圧Ｖｐｐの電圧レベルが上昇する。
【０２３１】
時刻ｔ６において、出力ゲート制御信号ＧＡＴＥＥが接地電圧レベルに低下すると、ノードＮＤ５１の電圧レベルが容量素子１８４の容量結合により低下する。この時刻ｔ６の直後の時刻ｔ７においてプリチャージ制御信号ＰＲＥが再び外部電源電圧ＥＸＶＤＤレベルに上昇し、ノードＮＤ５１およびＮＤ５３は、それぞれ外部電源電圧ＥＸＶＤＤレベルにプリチャージされる。
【０２３２】
一方、時刻ｔ２において、ノードＮＤ５０の電圧ＶＢＴＢは、接地電圧レベルにプリチャージされており、次の昇圧動作に備えている。以降、時刻ｔ０からの動作を繰返すことにより、高電圧Ｖｐｐの電圧レベルを上昇させる。高電圧Ｖｐｐの最高到達電圧レベルは、外部電源電圧ＥＸＶＤＤ、アレイ電源電圧ＶＤＤＳおよびＭＯＳトランジスタ１９２のしきい値電圧により異なる。電圧ＧＡＴＥの最高電圧レベルが、２・ＥＸＶＤＤ＋Ｖｂ＋Ｖｔｈｎよりも高い場合には、高電圧Ｖｐｐは、最大２・ＥＸＶＤＤ＋Ｖｂの電圧レベルに到達することができる。
【０２３３】
この図２１に示すように、ノードＮＤ５３に電荷をポンプ動作により伝達する容量素子１９１のノードの最低電圧を負電圧レベルにブーストすることにより、ノードＮＤ５３の電圧レベルを、この負のブースト電圧Ｖｂだけ高くすることができ、Ｃ１＝Ｃ２の場合、理想的に２．５・ＥＸＶＤＤの電圧レベルにまで上昇することができる。したがって、外部電源電圧ＥＸＶＤＤの規格値の下限電圧レベルで動作しても、高電圧Ｖｐｐの電圧レベルを十分高くすることができる。
【０２３４】
図２３は、容量素子１８７および１９１の断面構造を概略的に示す図である。この容量素子１８７および１９１は同一構成を有するため、図２３においては、容量素子１８７の断面構造を示す。
【０２３５】
図２３において、容量素子１８７は、Ｐ型基板領域２００表面に形成されるＮウェル２０２内に形成される。Ｐ型基板領域２００は接地電圧レベルにバイアスされる。
【０２３６】
容量素子１８７は、Ｎウェル２０２表面に間をおいて形成させるＰ型不純物領域２０３ａおよび２０３ｂと、これらの不純物領域２０３ａおよび２０３ｂの間のチャネル形成領域上に図示しないゲート絶縁膜を介して形成されるゲート電極２０３と、Ｎウェル２０２表面に形成されるＮウェル不純物領域２０４を含む。これらの不純物領域２０３ａ、２０３ｂおよび２０４が相互接続され、負ブースト制御信号ＺＶＢＴＢを共通に受ける。ゲート電極２０３は、図２１に示すノードＮＤ５０に接続されて、電圧ＶＢＴＢを受ける。
【０２３７】
この図２３に示すように、容量素子１８７において、電圧ＶＢＴＢが負電圧−Ｖｂに低下しても、不純物領域２０３ａ、２０３ｂおよび２０４は、ともに接地電圧レベルである。Ｐ型基板領域２００は接地電圧レベルにバイアスされており、このＰ型基板領域２００およびＮウェル２０２間のＰＮ接合は、非導通状態である。したがって、Ｎウェル２０２からＰ型基板領域２００へ電荷が流出するのを防止することができる。
【０２３８】
高電圧発生回路において内部ノードが負電圧レベルにブーストされる場合においても、通常の構成のＭＯＳキャパシタを、ＰチャネルＭＯＳトランジスタを形成するＰ型基板領域２００内にＮウェル２０２を分離するだけで形成して、負電圧ブースト容量として利用することができる。
【０２３９】
なお、高電圧Ｖｐｐは、通常、１．５・ＶＤＤＳの電圧レベルに設定される。
図２４は、出力ゲート制御信号ＧＡＴＥＥ発生部の構成の一例を示す図である。図２４において、出力ゲート制御信号発生部は、導通時外部電源電圧ＥＸＶＤＤをノードＮＤ６０に伝達するＮチャネルＭＯＳトランジスタ２１１と、ＭＯＳトランジスタ２１１のゲートの下限電圧をＥＸＶＤＤ−ＶｔｈｎのレベルにクランプするＮチャネルＭＯＳトランジスタ２１２と、制御信号ＧＡＴ０に従ってＭＯＳトランジスタ２１１のゲートへ電荷を供給する容量素子２１０と、制御信号ＧＡＴ１に従ってノードＮＤ６０へ電荷を供給する容量素子２１３と、制御信号ＧＡＴ２がＬレベルのとき導通し、ノードＮＤ６０の電圧を出力ノードへ伝達して出力ゲート制御信号ＧＡＴＥＥを生成するＰチャネルＭＯＳトランジスタ２１４と、制御信号ＧＡＴ２がＨレベルのとき導通し、出力ゲート制御信号ＧＡＴＥＥを、接地電圧レベルに駆動するＮチャネルＭＯＳトランジスタ２１５を含む。制御信号ＧＡＴ０−ＧＡＴ２は、その振幅は、外部電源電圧ＥＸＶＤＤレベルである。
【０２４０】
図２５は、図２４に示す出力ゲート制御信号発生部の動作を示す信号波形図である。以下、図２５を参照して、図２４に示すゲート制御信号発生回路の動作について説明する。
【０２４１】
制御信号ＧＡＴ１が、外部電源電圧ＥＸＶＤＤレベルから、接地電圧レベルに低下する。このときには、制御信号ＧＡＴ０はの接地電圧レベルにあり、ＭＯＳトランジスタ２１１のゲート電位は、電圧ＥＸＶＤＤ−Ｖｔｈｎレベルである。制御信号ＧＡＴ１の電圧レベルの低下に従って、ノードＮＤ６０の電圧レベルが低下する。この制御信号ＧＡＴ１の立下がりとほぼ同時に制御信号ＧＡＴ２の電圧レベルが外部電源電圧ＥＸＶＤＤレベルに上昇し、ＭＯＳトランジスタ２１５がオン状態となり、出力ゲート制御信号ＧＡＴＥＥが、接地電圧レベルに駆動される。このとき、ノードＮＤ６０の電圧レベルは、最大外部電源電圧ＥＸＶＤＤレベルであり、ＭＯＳトランジスタ２１４を非導通状態に維持する。
【０２４２】
続いて、制御信号ＧＡＴ０が電源電圧ＥＸＶＤＤレベルに上昇し、ＭＯＳトランジスタ２１１が導通し、ノードＮＤ６０の電圧レベルが、外部電源電圧ＥＸＶＤＤレベルにプリチャージされる。
【０２４３】
制御信号ＧＡＴ０が接地電圧レベルに低下すると、ＭＯＳトランジスタ２１１のソースおよびドレイン電圧が、そのゲート電圧よりも高くなり、ＭＯＳトランジスタ２０１が非導通状態となる。
【０２４４】
続いて、所定のタイミングで、制御信号ＧＡＴ１が外部電源電圧ＥＸＶＤＤレベルに上昇し、ノードＮＤ６０の電圧レベルが、２・ＥＸＶＤＤレベルに上昇する。この制御信号ＧＡＴ１の立上がり２とほぼ同時に、制御信号ＧＡＴ２が、接地電圧レベルに低下し、ＭＯＳトランジスタ２１４が導通し、またＭＯＳトランジスタ２１５が非導通状態とされ、出力ゲート制御信号ＧＡＴＥＥの電圧レベルが、ノードＮＤ６０上の電圧レベル、すなわち電圧２・ＥＸＶＤＤレベルに上昇する。
【０２４５】
以降、この動作を繰返すことにより、振幅２・ＥＸＶＤＤレベルの出力ゲート制御信号ＧＡＴＥＥを生成することができる。制御信号ＧＡＴ１およびＧＡＴ２を互いに相補な制御信号で構成し、制御信号ＧＡＴ１を、ほぼ、出力ゲート制御信号ＧＡＴＥＥと同一信号波形で駆動することにより、振幅外部電源電圧ＥＸＶＤＤレベルの制御信号から、振幅２・ＥＸＶＤＤレベルの出力ゲート制御信号ＧＡＴＥＥを生成することができる。
【０２４６】
なお、この出力ゲート制御信号ＧＡＴＥＥ専用に昇圧回路を設け、この専用の昇圧回路の出力電圧を用いて、外部電源電圧ＥＸＶＤＤレベルの出力ゲート制御信号ＧＡＴＥＥＦをレベル変換して、出力ゲート制御信号ＧＡＴＥＥを生成してもよい。
【０２４７】
［変更例］
図２６は、この発明の実施の形態７に従う高電圧発生回路の変更例の構成を示す図である。この図２６に示す構成においては、ノードＮＤ５３に、容量素子１８７の主電極が接続され、容量素子１８７の他方電極（ゲート電極）へは、ＣＭＯＳインバータ２２０によりブースト制御信号ＺＶＢＴＢが与えられる。このＣＭＯＳインバータ２２０は、ポンプ制御信号ＺＰＵＭＰと同相の制御信号ＺＰＵＭＰＡを反転して、負ブースト制御信号ＺＶＢＴＢを生成する。
【０２４８】
また、容量素子１９１の一方電極ノードの電位を駆動するＭＯＳトランジスタ１８６のソースノードは接地ノードに結合される。ノードＮＤ５１およびＮＤ５３を駆動する回路部分は、図２１に示す高電圧発生回路の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０２４９】
この図２６に示す高電圧発生回路においては、ノードＮＤ５３に対し容量素子１８７および１９４が並列に設けられる。したがって、このノードＮＤ５３には、２つの容量素子１８７および１９１により電荷が供給される。したがって、ノードＮＤ５３の振幅は、２・ＥＸＶＤＤであるものの、その出力ノードへの電荷供給力が大きくなり、高速かつ安定に高電圧Ｖｐｐを生成することができる。
【０２５０】
なお、図２６に示す構成においては、容量素子１９１が、ダブルブースト時と同様に、そのゲートがノードＮＤ５２に接続されている。しかしながら、シングルブースト時においては、ノードＮＤ５２は、接地電圧と電源電圧ＥＸＶＤＤとの間で変化するだけであり、負電位に駆動されることはない。従って、容量素子１９１のゲートをノードＮＤ５３に接続し、ソース／ドレイン／基板領域をノードＮＤ５２に接続しても良い。この配置の場合、ノードＮＤ５３には、容量素子１９１のゲート容量と容量素子１８７のゲート容量が接続する。従って、容量素子１９１の基板領域等の寄生容量がノードＮＤ５３に接続される構成に較べてノードＮＤ５３の寄生容量を低減することができ、ノードＮＤ５２とノードＮＤ５３の間の結合係数を高くすることができ、ポンプ効率を改善することができる。
【０２５１】
以上のように、この発明の実施の形態７に従えば、内部ノードを負電圧にブーストし、その後内部ノードを外部電源電圧レベルに駆動しており、内部ノードの最大電圧振幅を、２・ＥＸＶＤＤ＋０．５・ＥＸＶＤＤに設定することができ、外部電源電圧ＥＸＶＤＤが下限レベルに低下しても、安定に所定の電圧レベルの高電圧Ｖｐｐを生成することができる。
【０２５２】
［実施の形態８］
図２７は、この発明の実施の形態８に従う高電圧発生回路の構成を概略的に示す図である。図２７においては、内部ノードＮＤ５３の振幅を、２・ＥＸＶＤＤおよび２．５・ＥＸＶＤＤのいずれかに設定するためにマスクメタル配線が用いられる。
【０２５３】
すなわち、内部ノードＮＤ５３の電圧レベルを、振幅２．５ＥＸＶＤＤに設定する場合には、ダブルブースト型を用いる必要がある。この場合には、マスクメタル配線２３５ａ、２３５ｂ、および２４２を配設する。これにより、容量素子１８７は、ＭＯＳトランジスタ１８６のソースノードに接続され、またその他方電極に、マスクメタル配線２４２を介してバイアスブースト信号ＺＶＢＴＢを受ける。また、ＭＯＳトランジスタ１９０のドレインノードが、マスクメタル配線２３５ａを介してＭＯＳトランジスタ１８６のソースノードに結合される。これにより、図２１に示す構成と同様の、ダブルブースト型高電圧発生回路が実現される。
【０２５４】
一方、ノードＮＤ５３の電圧振幅を、２・ＥＸＶＤＤに設定する場合には、シングルブースト構成が指定される。この場合には、メタルマスク配線２４０ａ、２４０ｂおよび２３７が配設される。したがって、この場合には、容量素子１７へは、インバータ２２０を介してポンプ制御信号ＺＰＵＭＰＡが与えられ、また容量素子１８７の電極が、ＭＯＳトランジスタ１８６ではなく、マスクメタル配線２４０ａを介してノードＮＤ５３に接続される。
【０２５５】
また、ＭＯＳトランジスタ１８６のソースノードは接地ノードへマスクメタル配線２４０ｃを介して接続され、またＭＯＳライト１９０のドレインノードがマスクメタル配線２４０ｂを介して接地ノードに接続される。負電圧ブーストプリチャージ制御信号ＺＰＲＥＢは、シングルブーストモード時Ｌレベルに固定される。
【０２５６】
したがってこの場合には、ノードＮＤ５３が容量素子１９１および１８７により並列に駆動されて、シングルブースト型の内部電圧発生回路を実現することができる。
【０２５７】
したがって、同一回路構成をマスタ工程で作成し、その後、電源電圧ＥＸＶＤＤの電圧レベルに応じてスライス工程でマスクメタル配線を選択的に配設することにより、ダブルブースト型およびシングルブースト型の内部高電圧発生回路を選択的に形成することができる。
【０２５８】
なお、図２７に示す構成において、容量素子１９１がゲートがＮＤ５２に接続されかつ基板領域および不純物領域（ソース／ドレイン領域）がノードＮＤ５３に接続されている。しかしながら、シングルブースト時において、容量素子１９１の接続を逆方向とする場合には、容量素子１９１のゲートと基板領域／不純物領域との接続先を、シングルブースト型／ダブルブースト型に応じて配線により切り替える。
【０２５９】
電圧発生部２３０は、図２１および図２６に示す構成において電圧ＧＡＴＥおよびノードＮＤ５３のプリチャージ電圧を生成する回路部分を含み、プリチャージ制御信号ＰＲＥおよび出力ゲート制御信号ＧＡＴＥＥに従って動作する回路部分を示す。
【０２６０】
［変更例１］
図２８は、この発明の実施の形態８の変更例の構成を示す図である。図２８においては、ＭＯＳトランジスタ１８６のソースノードにメタルスイッチ２５０が配設され、ＭＯＳトランジスタ１９０のドレインノードにメタルスイッチ２５１が配設され、ノードＮＤ５３に対しメタルスイッチ２５３が配設れさる。また、容量素子１８７の電極ノードにメタルスイッチ２５３が配設される。これらのメタルスイッチ２５０−２５３は、スライス工程においてメタル配線によりその接続経路が設定される。
【０２６１】
メタルスイッチ２５０は、ダブルブースト方式の場合、配線２４５と容量素子１８７のゲート電極とをＭＯＳトランジスタ１８６のソースノードに接続する。メタルスイッチ２５１は、ＭＯＳトランジスタ１９０のドレインノードを配線２４５に接続する。メタルスイッチ２５３は、接地ノードを、配線２４７に接続する。メタルスイッチ２５２は、負電圧ブースト制御信号ＺＶＢＴＢを、容量素子１８７のソース／ドレイン／基板領域に結合する。
【０２６２】
シングルブースト構成時においては、メタルスイッチ２５０は、接地ノードを、ＭＯＳトランジスタ１８６のソースノードに接続し、また容量素子１８７はゲート電極を、配線２４５に接続する。メタルスイッチ２５１は、配線２４５を配線２４７に接続し、かつＭＯＳトランジスタ１９０のドレインノードを接地ノードに結合する。メタルスイッチ２５３は、配線２４７をノードＮＤ５３に接続する。メタルスイッチ２５２は、インバータ２２０の出力信号を、容量素子１８７のソース／ドレイン／バックゲートノードに接続する。
【０２６３】
したがって、これらメタルスイッチ２５０−２５３の接続経路をスライス工程においてメタル配線で設定することにより、外部電源電圧ＥＸＶＤＤの電圧レベルに応じて、ダブルブースト構成の高電圧発生回路およびシングルブースト構成の高電圧発生回路を実現することができる。
【０２６４】
なお、この図２８に示す構成においても、容量素子１９１はシングルブースト型およびダブルブースト型両者において接続は変更されていない。しかしながら、シングルブースト型の場合には、容量素子１９１のゲートをノードＮＤ５３に接続する場合には、容量素子１９１のゲートおよび基板領域／不純物領域に対して接続先を切替えるためのメタルスイッチを配置する。
【０２６５】
また、図２８に示す構成においても、電圧発生部２３０は、プリチャージ制御信号ＰＲＥおよび出力ゲート制御信号ＧＡＴＥＥに従ってノードＮＤ５３の電圧および電圧ＧＡＴＥを生成する回路部分を示す。
【０２６６】
［変更例２]
図２９は、この発明の実施の形態８の変更例２の構成を概略的に示す図である。図２９においては、ノード５３の電圧レベルをプリチャージする電圧発生部の構成は示していない。
【０２６７】
図２９において、高電圧発生回路は、ＭＯＳトランジスタ１８６のソースノードＮＤ６０と接地ノードの間に接続されかつそのゲートに制御信号ＣＴＬ１を受けるＮチャネルＭＯＳトランジスタ２６０と、ノードＮＤ６０とノードＮＤ６１内部に接続されかつそのゲートに制御信号ＣＴＬ２を受けるＮチャネルＭＯＳトランジスタ２６１と、ノードＮＤ６１とノードＮＤ６２の間に接続されかつそのゲートが接地ノードに接続されるＰチャネルＭＯＳトランジスタ２６２と、ノードＮＤ６２と接地ノードとの間に接続されかつそのゲートに制御信号ＣＴＬ３を受けるＮチャネルＭＯＳトランジスタ２６３と、ノードＮＤ６２とノードＮＤ５３の間に接続されるＰチャネルＭＯＳトランジスタ２６４と、制御信号ＣＴＬ４に従ってＭＯＳトランジスタのゲートをノードＮＤ５３に結合するＰチャネルＭＯＳトランジスタ２６５と、制御信号ＣＴＬ５に従って、ＭＯＳトランジスタ２６６のゲートを接地ノードに結合するＮチャネルＭＯＳトランジスタ２６６を含む。
【０２６８】
容量素子１８７の電極ノードへは、負電圧ブースト制御信号ＺＶＢＴＢとインバータ２２０の出力信号を受けるＯＲ回路２７０の出力信号が与えられる。
【０２６９】
ダブルブースト構成時においては、制御信号ＣＴＬ１が負電圧ＶＢＢレベルに設定され、制御信号ＣＴＬ２が、外部電源電圧に設定される。また、制御信号ＣＴＬ３は、Ｈレベル（外部電源電圧レベル）に設定される。したがって、ＭＯＳトランジスタ２６０が非導通状態、ＭＯＳトランジスタ２６３が導通状態であり、ノードＮＤ６２は接地電圧レベルに固定される。
【０２７０】
また、制御信号ＣＴＬ４およびＣＴＬ５がＬレベルに設定され、ＭＯＳトランジスタ２６５がオン状態、ＭＯＳトランジスタ２６６がオフ状態となり、ＭＯＳトランジスタ２６４のゲートはノードＮＤ５３に接続される。
【０２７１】
ダブルブースト構成時においては、ノードＮＤ６１は、負電圧−Ｖｂと接地電圧レベルの間で変化する。したがって、ＭＯＳトランジスタ２６２は、ノードＮＤ６１の電圧レベルが、そのしきい値電圧の絶対値以上高くなったときにオン状態となるため、このダブルブースト構成時においては、ＭＯＳトランジスタ２６２は非導通状態を維持する。一方、ＭＯＳトランジスタ２６１は、導通状態であり、またこの制御信号ＣＴＬ２が、外部電源電圧ＥＸＶＤＤレベルに維持されているため、ノードＮＤ６１の電圧が、ノードＮＤ６０へ正確に伝達される。
【０２７２】
ノードＮＤ５３は、ダブルブースト構成時においては、外部電源電圧ＥＸＶＤＤと電圧２．５・ＥＸＶＤＤの間で変化する。したがって、ＭＯＳトランジスタ２６４は、ノードＮＤ６２が接地電圧レベルに維持されるため、常時非導通状態を維持する。
【０２７３】
ダブルブーストモード時においては、ポンプ制御信号ＺＰＵＭＰＡは、Ｈレベルに固定され、インバータ２２０の出力信号はＬレベルとなる。応じて、ＯＲ回路２７０がバッファ回路として動作し、負電圧ブースト制御信号ＺＶＢＴＢに従って、容量素子１８７を駆動する。
【０２７４】
一方、シングルブースト構成時においては、制御信号ＣＴＬ１が外部電源電圧レベルに設定され、ＭＯＳトランジスタ２６０が導通状態に設定される。また制御信号ＣＴＬ２は、接地電圧レベルに維持され、ＭＯＳトランジスタ２６１が非導通状態となる。同様、制御信号ＣＴＬ３が、接地電圧レベルに維持され、ＭＯＳトランジスタ２６３がオフ状態となる。シングルブーストモード時において、したがって、ノードＮＤ６０は、接地電圧レベルに固定される。
【０２７５】
シングルブースト構成時においては、負電圧ブースト制御信号ＺＶＢＴＢは、Ｌレベルに固定され、ＯＲ回路２７０は、インバータ２２０の出力信号に従って容量素子１８７を駆動する。したがってノードＮＤ６１は、接地電圧と外部電源電圧ＥＸＶＤＤの間で変化し、ＭＯＳトランジスタ２６２が導通し、ノードＮＤ６２へ外部電源電圧ＥＸＶＤＤの振幅の信号を伝達する。
【０２７６】
また、シングルブーストモード時においては、制御信号ＣＴＬ４が高電圧レベルのＨレベルに設定され、ＭＯＳトランジスタ２６５がオフ状態、一方、制御信号ＣＴＬ５が外部電源電圧レベルに設定されて、ＭＯＳトランジスタ２６６がオン状態となり、ＭＯＳトランジスタ２６４のゲートは接地電圧レベルに固定される。したがってこの場合、ノードＮＤ６２の外部電源電圧ＥＸＶＤＤレベルの振幅の信号が、ＭＯＳトランジスタ２６４を介してノードＮＤ５３へ伝達される。これにより、ノードＮＤ５３の電圧レベルは、外部電源電圧ＥＸＶＤＤと２・ＥＸＶＤＤの電圧レベルの間に変化させることができる。
【０２７７】
ノードＮＤ５３のプリチャージ電圧レベルは外部電源電圧ＥＸＶＤＤレベルであり、ノードＮＤ６１のプリチャージ電圧も、ＭＯＳトランジスタ２６４および２６２を介して外部電源電圧ＥＸＶＤＤレベルに設定することができ、容量素子１８７のチャージポンプ動作により、ノードＮＤ６１を、外部電源電圧ＥＸＶＤＤと、２・ＥＸＶＤＤの間で変化させることができる。
【０２７８】
なお、上述の説明においては、容量素子１９１の接続方向については特に説明していない。容量素子１９１の接続方向をシングルブースト型とダブルブースとがたとで切り替える場合には、同様、制御信号に従って接続先を切替える。この場合、容量素子１９１を介して電荷がポンプ動作により転送されるため、トランジスタスイッチ回路での電荷損失を防止するために、容量素子１９１の接続先の切替えはメタル配線で行われても良い。
【０２７９】
また、接続先の切り替えのためにＣＭＯＳトランスミッションゲートがスイッチ回路として用いられても良い。容量素子１９１の接続先の切り替えにスイッチ回路を用いる場合、ノードＮＤ５２がダブルブースト構成においては負電圧に駆動されるため、このノードＮＤ５２に接続するスイッチ回路に対しては制御信号としては、制御信号ＣＴＬ１と同様、負電圧レベルにレベル変換された制御信号を利用する必要がある。ノードＮＤ５３に対する接続のためのスイッチ回路に対しては制御信号として、制御信号ＣＴＬ４と同様高電圧ＶＰレベルの信号を用いる。これにより、ポンプ回路の構成に応じて容量素子１９１の接続先を切替えることができる。
【０２８０】
図３０は、図２９に示す制御信号を発生する部分の構成の一例を概略的に示す図である。図３０において、制御信号発生部は、ダブルブースト指示信号ＤＢＬＥの活性化時活性化され、負電圧ＶＢＢを発生する負電圧発生回路３００と、外部電源電圧ＥＸＶＤＤおよび負電圧ＶＢＢを動作電源電圧として受け、ダブルブースト指示信号ＤＢＬＥのレベルを変換して制御信号ＣＴＬ１を生成するレベル変換回路３０２と、ダブルブースト指示信号ＤＢＬＥの非活性化時活性化されて、活性化時高電圧ＶＰを生成する高電圧発生回路３０４と、高電圧発生回路３０４からの高電圧ＶＰと接地電圧とを動作電源電圧として受け、ダブルブースト指示信号ＤＢＬＥのレベル変換を行なって制御信号ＣＴＬ４を生成するレベル変換回路３０６と、ダブルブースト指示信号ＤＢＬＥを反転して制御信号ＣＴＬ５を生成するインバータ３０８を含む。
【０２８１】
制御信号ＣＴＬ２およびＣＴＬ３は、ダブルブースト指示信号ＤＢＬＥに従って生成される。
【０２８２】
ダブルブースト指示信号ＤＢＬＥは、メタル配線、ボンディングパッドの電圧固定、またはモード指定信号によりその論理レベルが決定される。１例として、ダブルブースト指示信号ＤＢＬＥは、ダブルブーストモード設定時にＨレベルに設定され、シングルブーストモード設定時にＬレベルに設定される。
【０２８３】
負電圧発生回路３００は、ダブルブースト構成が指定されたときに、負電圧ＶＢＢを生成する。この負電圧ＶＢＢは、図２１に示すノードＮＤ５４の電圧ＶＢＴＢの負電圧−Ｖｂ以下の電圧レベルである。負電圧発生回路３００は、非活性化時には、接地電圧を出力する。
【０２８４】
レベル変換回路３０２は、ダブルブースト指示信号ＤＢＬＥに従って制御信号ＣＴＬ１を生成する。制御信号ＣＴＬ１は、ダブルブースト構成が指定されたときには、負電圧ＶＢＢレベルに設定され、シングルブースト構成が指定されたときには、Ｈレベル（外部電源電圧ＥＸＶＤＤ）レベルに固定される。レベル変換回路３０２は、周知の回路構成を用いて構成され、たとえば図１３に示すレベル変換回路１１４において、電源ノードの電圧極性およびＭＯＳトランジスタのトランジスタ極性をすべて反対にすることにより、実現される。
【０２８５】
制御信号ＣＴＬ２およびＣＴＬ３は、シングルブースト構成が指定されたときには、Ｌレベル（接地電圧レベル）となり、ダブルブースト構成が指定されたときには、Ｈレベルとなる。
【０２８６】
高電圧発生回路３０４は、シングルブースト構成時において活性化されて高電圧ＶＰを生成する。この高電圧ＶＰは、２・ＥＸＶＤＤ以上の電圧レベルである。高電圧発生回路３０４は、非活性化時には外部電源電圧ＥＸＶＤＤレベルの電圧を出力する。
【０２８７】
レベル変換回路３０６は、ダブルブースト指示信号ＤＢＬＥを反転しかつその出力信号のＨレベルを高電圧ＶＰレベルに設定する。したがって、制御信号ＣＴＬ４は、シングルブースト構成時においては、高電圧ＶＰレベル、ダブルブースト構成時においては、接地電圧レベルのＬレベルとなる。
【０２８８】
インバータ３０８は、外部電源電圧を動作電源電圧として受け、ダブルブースト指示信号ＤＢＬＥを反転して制御信号ＣＴＬ５を生成する。したがって制御信号ＣＴＬ５は、ダブルブースト構成時においてはＬレベル、シングルブースト構成時においては、Ｈレベルとなる。
【０２８９】
なお、負電圧発生回路３００および高電圧発生回路３０４は、それぞれ、キャパシタのチャージポンプ動作を利用するチャージポンプ回路で構成される。
【０２９０】
図３１は、図３０に示す負電圧発生回路３００の構成の一例を概略的に示す図である。図３１において、負電圧発生回路３００は、活性化時、キャパシタのチャージポンプ動作を利用して出力ノードＮＤ７０に負電圧ＶＢＢを生成するチャージポンプ回路３００ａと、ダブルブースト指示信号ＤＢＬＥのレベルを変換するレベル変換回路３００ｂと、レベル変換回路３００ｂの出力信号に従って選択的に導通し、導通時ノードＮＤ７０を接地ノードに結合するＮチャネルＭＯＳトランジスタ３００ｃを含む。
【０２９１】
チャージポンプ回路３００ａは、ダブルブースト指示信号ＤＢＬＥがＨレベルの活性化時、図示しないクロック制御信号発生回路からのクロック制御信号に従ってチャージポンプ動作を行なって、ノードＮＤ７０に負電圧を生成する。この場合、ダブルブースト指示信号ＤＢＬＥがＨレベルの場合には、レベル変換回路３００ｂの出力信号は、出力ノードＮＤ７０の電圧レベルとなり、ＭＯＳトランジスタ３００ｃは非導通状態を維持する。したがって、チャージポンプ回路３００ａからの負電圧ＶＢＢがチャージポンプ動作に従って生成される。
【０２９２】
一方、ダブルブースト指示信号ＤＢＬＥがＬレベルのときには、レベル変換回路３００ｂの出力信号は外部電源電圧ＥＸＶＤＤレベルとなり、ＭＯＳトランジスタ３００ｃが導通状態となり、出力ノードＮＤ７０は接地電圧レベルに固定される。チャージポンプ回路３００ａは、ダブルブースト指示信号ＤＢＬＥがＬレベルのときにはチャージポンプ動作は停止される。したがって、この出力ノードＮＤ７０からの負電圧ＶＢＢは、接地電圧レベルとなる。
【０２９３】
なお、この図３１に示すレベル変換回路３００ｂを、図３０に示すレベル変換回路３０２として利用してもよい。この場合、レベル変換回路３００ｂの出力信号は制御信号ＣＴＬ１に相当する。
【０２９４】
図３２は、図３０に示す高電圧発生回路３０４の構成の一例を示す図である。図３２において、高電圧発生回路３０４は、活性化時、キャパシタのチャージポンプ動作を利用してノードＮＤ７２に高電圧ＶＰを生成するチャージポンプ回路３０４ａと、ダブルブースト指示信号ＤＢＬＥを反転し、かつシングルブースト構成時、そのレベルを変換するレベル変換回路３０４ｂと、レベル変換回路３０４ｂの出力信号に従ってノードＮＤ７２を外部電源電圧ＥＸＶＤＤレベルに設定するＰチャネルＭＯＳトランジスタ３０４ｃを含む。
【０２９５】
チャージポンプ回路３０４ａは、ダブルブースト指示信号ＤＢＬＥがＬレベルでありシングル構成を示しているときにチャージポンプ動作を行なって出力ノードＮＤ７２に高電圧ＶＰを生成する。このシングルブースト構成時においては、レベル変換回路３０４ｂの出力信号はノードＮＤ７２上の電圧ＶＰレベルとなり、ＭＯＳトランジスタ３０４ｃが非導通状態となる。したがって、ノードＮＤ７２には、このチャージポンプ回路３０４ａが生成する高電圧の電圧レベルに設定される。一方、ダブルブースト構成時においては、ダブルブースト指示信号ＤＢＬＥがＨレベルであり、このレベル変換回路３０４ｃの出力信号はＬレベル（接地電圧レベル）であり、ＭＯＳトランジスタ３０４ｃが導通し、ノードＮＤ７２へ外部電源電圧ＥＸＶＤＤを伝達する。チャージポンプ回路３０４ａは、ダブルブースト構成時においては、チャージポンプ動作は行なわない。したがって、このノードＮＤ７２上の高電圧ＶＰは、ダブルブースト構成時においては、外部電源電圧ＥＸＶＤＤレベルとなる。
【０２９６】
なお、この図３２に示す高電圧発生回路３０４の構成においても、レベル変換回路３０４ｂが、制御信号ＣＴＬ４を生成するレベル変換回路３０６として用いられてもよい。レベル変換回路３０４ｂからＭＯＳトランジスタ３０４ｃのゲートへ与えられる信号は、制御信号ＣＴＬ４として用いられる。
【０２９７】
なお、図２９に示す制御信号ＺＶＢＴＢおよびＺＰＮＰＡの状態は、またダブルブースト指示信号ＤＢＬＥに従ってその状態が設定されてもよい。たとえば、ダブルブースト指示信号ＤＢＬＥと制御信号ＺＶＢＴＢＦのＡＮＤをとった信号を、負電圧ブースト制御信号ＺＶＢＴＢとして利用する。一方、ポンプ制御信号ＺＰＮＰＡは、ダブルブースト指示信号ＤＢＬＥとポンプ制御信号ＺＰＮＰＡのＯＲをとった信号から生成する。
【０２９８】
以上のように、この発明の実施の形態８に従えば、外部電源電圧の電圧レベルが低い場合には、キャパシタをチャージポンプ動作を２段階に分割して行なって内部ノードの出力電圧振幅を大きくし、外部電源電圧が高い場合には、このキャパシタを並列に同時に動作させて電荷を蓄積しており、外部電源電圧に応じて効率的に必要な電圧レベルの高電圧を生成することができる。
【０２９９】
［実施の形態９］
図３３は、この発明の実施の形態９に従う高電圧発生回路の制御部の構成を概略的に示す図である。図３３において、高電圧発生制御部は、高電圧Ｖｐｐを分圧して分圧電圧ＶＰＤＩＶを生成する分圧回路４００と、分圧電圧ＶＰＤＩＶと基準電圧Ｖｒｅｆｄとを比較する比較回路４０２と、比較回路４０２の出力信号と分圧電圧ＶＰＤＩＶに従ってレベル検出信号ＤＥＴＮを生成するバイアス補償回路４０４と、レベル検出信号ＤＥＴＮに応答して選択的に活性化され、活性化時所定の周期に発振動作を行なってポンプクロック信号ＰＣＬＫを生成するリングオシレータ４０６と、ポンプクロック信号ＰＣＬＫを基本タイミング信号として、ポンプ制御信号ＰＲＥ、ＧＡＴＥＥ、ＺＰＮＰなどを生成する制御信号発生回路４０８を含む。
【０３００】
この制御信号発生回路４０８からのポンプ制御信号ＰＲＥ等が、先の実施の形態７および８に示した高電圧発生回路へ与えられる。
【０３０１】
分圧回路４００は、高電圧入力ノードと接地ノードとの間に直列に接続される抵抗素子４００ａおよび４００ｂを含む。この分圧回路４００の分圧比が、０．４３に設定され、分圧電圧ＶＰＤＩＶは、高電圧Ｖｐｐの１／２の電圧レベルよりも低い電圧レベルに設定される。
【０３０２】
比較回路４０２は、分圧電圧ＶＰＤＩＶと基準電圧Ｖｒｅｆｄとを比較する差動段を構成するＮチャネルＭＯＳトランジスタＮＱ１およびＮＱ２と、これらのＭＯＳトランジスタＮＱ１およびＮＱ２へ電流を供給するカレントミラー段を構成するＰチャネルＭＯＳトランジスタＰＱ１およびＰＱ２と、この比較回路４０２の動作電流を供給するＭＯＳトランジスタＮＱ３を含む。
【０３０３】
ＭＯＳトランジスタＰＱ１が、カレントミラー段のマスタ段を構成し、ＭＯＳトランジスタＰＱ１を流れる電流のミラー電流が、ＭＯＳトランジスタＰＱ２を介して流れる。
【０３０４】
この比較回路４０２の電流源トランジスタＮＱ３のゲートへは、活性化信号ＥＮが与えられる。この活性化信号ＥＮは、アレイ活性化信号であってもよく、またパワーカットイネーブル信号の反転信号であってもよい。
【０３０５】
この比較回路４０２の動作においては、分圧電圧ＶＰＤＩＶが基準電圧Ｖｒｅｆｄよりも高い場合には、比較回路４０２の出力信号がハイレベルとなり、一方、分圧電圧ＶＰＤＩＶが、基準電圧Ｖｒｅｆｄよりも低い場合には、比較回路４０２の出力信号はローレベルとなる。
【０３０６】
バイアス補償回路４０４は、比較回路４０２の出力信号をゲートに受けて、この比較回路４０２の出力信号が高レベルのときに、レベル検出信号ＤＡＴＮをＨレベルに駆動するＰチャネルＭＯＳトランジスタＰＱ３と、分圧電圧ＶＰＤＩＶをゲートに受けて、ＭＯＳトランジスタＰＱ３の駆動電流を補償するＮチャネルＭＯＳトランジスタＮＱ４を含む。ＭＯＳトランジスタＮＱ４は、電流源トランジスタＮＱ３に接続される。したがって、バイアス補償回路４０４も、活性化信号ＥＮの活性化時にレベル検出信号ＤＥＴＮを生成する動作を実行する。
【０３０７】
外部電源電圧ＥＸＶＤＤの電圧レベルが低くなった場合、分圧電圧ＶＰＤＩＶが、Ｖｐｐ／２の電圧レベルの場合、外部電源電圧ＥＸＶＤＤと分圧電圧ＶＰＤＩＶの差が小さくなり、差動段のＭＯＳトランジスタＮＱ１およびＮＱ２が、線形領域で動作し、この比較回路４０２の感度が低下する可能性がある。そこで、分圧電圧ＶＰＤＩＶの分圧比をたとえば、４３／１００と小さくして分圧電圧ＶＰＤＩＶの電圧レベルを低下させ、また、基準電圧Ｖｒｅｆｄの電圧レベルも低下させ、ＭＯＳトランジスタＮＱ１およびＮＱ２を飽和領域で動作させる。
【０３０８】
また、この差動段に対する分圧電圧ＶＰＤＩＶが、外部電源電圧ＥＸＶＤＤの電圧レベルに比べて相対的に高くなっても、そのレベル検出の感度が低下しないように、バイアス補償回路４０４が設けられる。分圧電圧ＶＰＤＩＶが基準電圧Ｖｒｅｆｄよりも高い場合には、比較回路４０２の出力信号がハイレベルとなり、ＭＯＳトランジスタＰＱ３のコンダクタンスが低下し、一方、ＭＯＳトランジスタＮＱ４のコンダクタンスが大きくなり、バイアス補償回路４０４の出力信号がＬレベルに駆動される。
【０３０９】
一方、分圧電圧ＶＰＤＩＶが基準電圧Ｖｒｅｆｄよりも低い場合には、比較回路４０２の出力信号がローレベルとなり、ＭＯＳトランジスタＰＱ３のコンダクタンスが増大し、また、ＭＯＳトランジスタＮＱ４のコンダクタンスが低下する。従って、この状態においては、バイアス補償回路４０４の出力信号ＤＥＴＥＮがＨレベルに駆動される。
【０３１０】
すなわち、ＭＯＳトランジスタＰＱ３およびＮＱ４を、比較回路４０２の入力信号と出力信号とに従ってそれらのゲート電圧を同一方向に変化させ、また、ＭＯＳトランジスタＮＱ４を飽和領域で動作させることにより、比較回路４０２の出力信号に従って、ＭＯＳトランジスタＮＱ４およびＰＱ３をコンダクタンスを相補的に変化させることができ、比較回路４０２の出力信号に従って高速で出力信号を変化させることができる。
【０３１１】
従って、比較回路４０２の感度が低い場合においても、この比較回路４０２の出力信号に従ってバイアス補償回路４０４が高速でその出力信号ＤＥＴＥＮを駆動することができ、分圧電圧ＶＰＤＩＶの電圧レベルが高い場合においても正確に電圧レベルの検出動作を行うことができる。
【０３１２】
リングオシレータ４０６は、偶数段のインバータと、この最終段のインバータの出力信号とレベル検出信号ＤＥＴＮとを受けるゲート回路とを含む。このゲート回路出力信号がインバータ列の初段のインバータへ与えられる。レベル検出信号ＤＥＴＮがＨレベルであり、分圧電圧ＶＰＤＩＶが基準電圧Ｖｒｅｆｄよりも低いときに、発振動作を行なう。分圧電圧ＶＰＤＩＶが基準電圧Ｖｒｅｆｄよりも高い場合には、レベル検出信号ＤＥＴＮはＬレベルとなり、リングオシレータ４０６は、発振動作を停止する。したがって、高電圧Ｖｐｐの電圧レベルとして、１００・Ｖｒｅｆｄ／４３の電圧レベルに高電圧Ｖｐｐを維持することができる。
【０３１３】
［変更例］
図３４は、この発明の実施の形態９の変更例に従う高電圧発生制御部の構成を概略的に示す図である。この図３４に示す構成においては、分圧回路４００において、分圧電圧出力ノードＮＤ７５と接地ノードの間に抵抗素子４００ｂａおよび４００ｂｂが直列に接続される。この抵抗素子４００ｂａと並列に、ゲートにダブルブースト指示信号の補の信号ＺＤＢＬＥを受けるＮチャネルＭＯＳトランジスタ４００ｃが接続される。また、制御信号発生回路４０８においては、ダブルブースト指示信号ＤＢＬＥが与えられる。この図３４に示す高電圧発生制御部の他の構成は、図３３に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０３１４】
外部電源電圧ＥＸＶＤＤがたとえば１．８Ｖまたは２．５Ｖと低い場合には、ダブルブースト構成が指定されて、ダブルブースト動作を行なって、高電圧Ｖｐｐを生成する。この場合には、補のダブルブースト指示信号ＺＤＢＬＥがＬレベルに設定され、ＭＯＳトランジスタ４００ｃが導通状態となる。したがって、この場合には、分圧電圧ＶＰＤＩＶは、分圧比０．４３で高電圧Ｖｐｐを分圧して生成される。
【０３１５】
一方、外部電源電圧ＥＸＶＤＤがたとえば３．３Ｖと高い場合には、シングルブースト構成で、高電圧Ｖｐｐを生成する。この場合には補のダブルブースト指示信号ＺＤＢＬＥは、Ｈレベルに設定され、ＭＯＳトランジスタ４００ｃが導通し、抵抗素子４００ｂが短絡される。したがって、出力ノードＮＤ７５からの分圧電圧ＶＰＤＩＶは、抵抗素子４００ａおよび４００ｂｂの抵抗値を同一とすることにより、分圧比１／２で高電圧Ｖｐｐから生成される。このシングルブースト構成時においては、制御信号発生回路４０８は、ダブルブースト指示信号ＤＢＬＥに従って、制御信号の発生態様を切換える（実施の形態８参照）。
【０３１６】
したがって、この図３４に示す構成を利用することにより、１つの高電圧発生制御部により、複数種類の外部電源電圧に応じた制御態様を実現することができ、また、高電圧発生方式に応じて最適なレベル検出動作を行なって、高電圧発生動作を制御することができる。
【０３１７】
なお、図３４において、ＭＯＳトランジスタ４００ｃに代えて、マスクメタル配線が用いられてもよく、またリンク素子（ヒューズ素子）が用いられてもよい。
【０３１８】
図３５は、基準電圧Ｖｒｅｆｄを発生する部分の構成の一例を示す図である。
図３５において、基準電圧発生回路は、外部電源ノードに結合され、定電流ｉ０を供給する定電流源４２０ａと、制御入力ＤＩＳに与えられる信号に応答して選択的に導通し、導通時、定電流源４２０ａからの電流をノードＮＤ７８へ供給するＰチャネルＭＯＳトランジスタ４２０ｂと、ノードＮＤ７８およびＮＤ７９の間に直列に接続される抵抗素子４２０ｃおよび４２０ｄと、ノードＮＤ７９と接地ノードの間に接続されたそのゲートは接地ノードに接続されるＰチャネルＭＯＳトランジスタ４２０ｅと、抵抗素子４２０ｃと並列に接続されかつそのゲートにダブルブースト指示信号ＤＢＬＥを受けるＮチャネルＭＯＳトランジスタＤＢＬＥと、制御入力ＤＩＳに与えられる信号に応答して選択的に導通し、導通時出力ノードＮＤ７８を接地ノードに結合するＮチャネルＭＯＳトランジスタ４２０ｇを含む。
【０３１９】
制御入力ＤＩＳへは、図３４に示す活性化信号ＥＮの反転信号が与えられる。外部電源電圧ＥＸＶＤＤの電圧レベルが低く、ダブルブースト指示信号ＤＢＬＥがＨレベルに設定される場合には、ＭＯＳトランジスタ４２０ｆが導通し、抵抗素子４２０ｃが短絡される。したがって、ノードＮＤ７８の基準電圧Ｖｒｅｆｄは、抵抗素子４２０ｄの抵抗値と定電流ｉ０の積とＭＯＳトランジスタ４２０ｅのしきい値電圧の絶対値Ｖｔｈｐの和で与えられる。
【０３２０】
一方、外部電源電圧ＥＸＶＤＤが高く、シングルブースト構成に高電圧発生回路が設定される場合には、ダブルブースト指示信号ＤＢＬＥはＬレベルであり、ＭＯＳトランジスタ４２０ｆは非導通状態となる。この場合には、基準電圧Ｖｒｅｆｄは、抵抗素子４２０ｃおよび４２０ｄの合成抵抗値とＭＯＳトランジスタ４２０ｅのしきい値電圧の絶対値の和で与えられる。
【０３２１】
したがって、外部電源電圧ＥＸＶＤＤが高く設定される場合には、基準電圧Ｖｒｅｆｄの電圧レベルがＶｐｐ／２と高く設定され、一方、外部電源電圧ＥＸＶＤＤが低く設定される場合には、基準電圧Ｖｒｅｆｄは、たとえば０．４３Ｖｐｐと低く設定される。
【０３２２】
なお、図３５に示す基準電圧発生回路の構成において、ＭＯＳトランジスタ４２０ｅは省略されてもよい。
【０３２３】
以上のように、この発明の実施の形態９に従えば、外部電源電圧が低く設定され、ダブルブースト方式で内部高電圧を生成する場合には、この高電圧のレベル検出時においては、比較回路へ与えられるバイアス電圧を低く設定しており、比較回路のいわゆる「ヒット領域」で比較動作を行なうことができ、正確にレベル検出動作を行なうことができる。
【０３２４】
また、この高電圧の分圧電圧に従って、レベル検出信号を最終的に出力する回路の駆動電流を調整しており、比較回路の感度低下を補償して、正確にレベル検出信号を生成することができる。
【０３２５】
なお、この図３５に示す基準電圧発生回路の構成においても、ＭＯＳトランジスタ４２０ｆに代えて、溶断可能なリンク素子が用いられてもよく、またマスクメタル配線で選択的に抵抗素子４２０ｃが短絡されてもよい。
【０３２６】
以上のように、この発明に従えば、外部電源電圧の電圧レベルに応じて内部電圧発生態様を調整しており、１つのチップで複数種類の外部電源電圧に対応することのできる半導体装置を実現することができる。
【０３２７】
すなわち、基準電圧と内部電圧との比較結果に従ってこの内部電圧の電圧レベルを調整する回路において、内部電圧レベル設定信号に従って回路の比較動作をロックして、ドライブ回路および補助トランジスタをともに導通状態に設定して内部電圧線に電流を供給することにより、電源ノードの電圧レベルが低い場合においても、内部電圧を電源ノードの電圧に従って電圧効果を生じさせることなく生成でき、また、電源ノードの電圧が高いときに、安定に比較動作を行なって所定電圧レベルの内部電圧を生成することができ、１つの回路構成で複数種類の電源電位に対応することができる。また、外部電源電圧が高い場合においてドライブ回路を動作させる場合においても、ドライブ回路の電流駆動力を大きくする必要がなく、正確に比較動作に基づいて外部電源電圧から内部電源電圧を低消費電流で生成することができる。
【０３２８】
また、この内部電圧レベル設定信号に従って基準電圧発生動作を停止させることにより、不要な回路の消費電流を低減することができる。
【０３２９】
また、電圧レベルに従って、増幅型比較回路の相補出力ノードの一方のノード電位を固定することにより、容易に、比較動作を実施して、所望の電圧レベルの出力信号を生成して、ドライブ回路の状態を設定することができる。
【０３３０】
また、比較回路を、内部電圧レベル設定信号と動作モード指示信号とに従って選択的に比較器に動作電流を供給することにより、比較回路を動作させるときのみ、この比較回路の動作電流を流すことができ、消費電流を低減することができる。
【０３３１】
また、比較器を内部電圧レベル設定信号に従って選択的に動作電流を供給することにより、不要回路における消費電流を削減することができる。
【０３３２】
この内部電圧を、メモリセルを選択する周辺回路へ与えることにより、外部電源電圧レベルに応じて最適な電圧レベルの周辺電源電圧を安定に生成することができる。
【０３３３】
また、電圧ノード設定信号に従って、第２の内部電圧を伝達する内部電源線と内部電圧線とを電気的に接続することにより、外部電源電圧のレベルに応じて内部電圧発生回路の動作を停止させて、安定に必要な内部電圧を供給することができる。
【０３３４】
また、この第２の内部電圧を入力回路の動作電源電圧として供給することにより、インターフェイスが異なる場合においても、容易に対応することができる。
【０３３５】
また、動作電源電圧の異なる第１および第２の入力回路を並列に設け、この第２の入力回路の出力信号をレベル変換して、第１の入力回路とレベル変換回路のそれぞれの出力信号に従って内部信号を訂正しかつこれら第１および第２の入力回路を選択的に外部電源電圧レベルに応じて能動化することにより、異なるインターフェイスに対しても、最適な入力論理しきい値レベルを設定して、安定に内部信号を生成することができる。
【０３３６】
また、モード設定信号に従って、これらの第１および第２の入力回路の電源線を電気的に短絡することにより、モードに応じて、これらの第１および第２の入力回路の電源電圧にかかわらず、安定にレベル変換回路および第１の入力回路を動作させることができる。
【０３３７】
また、モード設定信号に従って、第２の電源電圧の発生動作を停止することにより、第２の電源電圧の不要時における消費電流を低減することができる。
【０３３８】
また、内部電圧レベル設定信号と電源制御信号とに従って選択的に電源ノードと内部電圧線とをトランジスタを介して接続することにより、パワーダウンモードなどの状態においても、安定に内部電圧を供給することができ、パワーダウン解除時における比較回路動作を安定化させることができる。
【０３３９】
また、センス電源電圧に対しては、しきい値電圧の異なるトランジスタを介して電源線と電源ノードとを接続することにより、外部電源電圧レベルが異なる場合においても、正確に所望の電圧レベルの電源電圧をメモリセルへ供給することができ、また電圧ノード指示信号および電源制御信号に従って、周辺電源線および入力電源線の電圧レベルを設定することにより、不要回路の消費電流を低減でき、また必要最小限の電圧レベルの内部電源電圧を周辺回路および入力回路へ供給することができ、たとえばパワーダウンモード解除時における入力信号のハイレベル／ローレベルのマージンを十分に確保して、回路を安定に動作させることができる。
【０３４０】
また、トランジスタをＮチャネルＭＯＳトランジスタで構成することにより、外部電源電圧をこのしきい値電圧分低下させて内部電源電圧を生成することができ、容易に、外部電源電圧レベルに応じた内部電源電圧を生成することができる。
【０３４１】
また、外部電源電圧レベルが低いときには、しきい値電圧の低いトランジスタを介して、外部電源線を内部電源線に伝達することにより、不必要に内部電源電圧が低下して、内部回路が誤動作するのを防止することができる。
【０３４２】
また、外部電源投入検出信号とレベル変換回路からの電源遮断指示信号とに従って電源制御信号を生成し、この電源制御信号の活性化時内部電源電圧を含む内部電圧の発生を停止させることにより、外部電源投入時に電源制御信号が活性状態に駆動されて、内部電圧発生動作が停止されるのを防止でき、安定に、外部電源投入時内部電源電圧を生成することができる。
【０３４３】
また、パッドの電圧レベルに従って内部状態を設定する信号を生成する場合、動作モード指示信号に従ってパッドと所定の電源ノードの間の電流経路を遮断することにより、たとえばディープパワーダウンモード時などにおいて、パッドから所定電源ノードへ電流が流れる経路を遮断することができ、消費電流を低減することができる。
【０３４４】
また、この動作モード指示信号が、パワーカット指示信号の場合、ディープパワーダウンモード時の消費電流を低減することができる。
【０３４５】
また、電流遮断回路として、チャネル長の長い絶縁ゲート型電界効果トランジスタを利用することにより、動作モード指示信号の非活性化時の消費電流を低減することができる。
【０３４６】
また、この外部状態制御信号を、パッドの電圧レベルをラッチして出力するラッチ回路から出力することにより、電源遮断回路の活性状態においても、確実に、パッド電圧レベルを所定電圧レベルに維持することができる。
【０３４７】
また、センスアンプに電源電圧を供給するアレイ電源線において、センスアンプ活性化時、その比較回路の比較動作を停止させて電流ドライブトランジスタの電流駆動力を大きくすることにより、確実に、安定にセンスアンプへ電源電圧を供給してセンス動作を行なわせることができる。
【０３４８】
また、外部電源電圧に従ってワンショットのパルス形状の制御信号を生成して電流ドライブトランジスタの電流駆動力を大きくすることにより、外部電源電圧の電圧レベルが大きくなった場合には、パルス幅が短くなり、応じて電流ドライブトランジスタの電流駆動力が大きくなる期間を短くでき、アレイ電源電圧がオーバードライブされるのを防止することができる。
【０３４９】
また、アレイ電源電圧のレベルを決定するアレイ基準電圧を分圧して中間電圧を生成して、ビット線プリチャージ電圧を生成することにより、センスオーバードライブ方式に従って、アレイ電源電圧をオーバードライブする場合においても、安定に所定の電圧レベルのビット線プリチャージ電圧を生成でき、センス動作時のＨレベルデータおよびＬレベルデータのマージンを等しくすることができ、安定にセンス動作を行なうことができる。
【０３５０】
また、アレイ電源電圧のレベルを決定するアレイ基準電圧に基づいて中間電圧を生成して、セルプレート電圧を供給することにより、センスオーバードライブ方式に従ってアレイ電源電圧をオーバードライブする場合においても、安定に一定の電圧レベルのセルプレート電圧を生成することができ、メモリセルの記憶データの電荷量が変化するのを防止でき、確実に、センス動作を行なうことができる。
【０３５１】
また、出力トランジスタの結合される内部ノードに容量素子を介して電荷を供給するドライブ回路の電源ノードの容量素子を介して制御信号に従ってブーストすることにより、このドライブ回路の出力信号を２段階に変化させることができ、この容量素子から出力トランジスタへ伝達される電荷量を多くでき、出力ノードに接続する内部ノードの電圧振幅を十分大きくすることができる。これにより、外部電源電圧の電圧レベルが低い場合においても、安定に所望の電圧レベルの内部電圧を生成することができる。
【０３５２】
また、容量素子を並列に設け、これらの容量素子を同時に同相で動作させて、出力ノードに結合される内部ノードへ電荷を供給することにより、ポンプ能力を十分大きくすることができ、安定に内部電圧を生成することができる。この容量素子の接続経路をドライブ回路または出力トランジスタに選択的に切換えることにより、１つの回路構成で、複数種類の外部電源電圧に対応することのできる内部電圧生成回路を得ることができる。
【０３５３】
また、出力トランジスタのゲートを駆動するための第２の制御信号の振幅を、外部電源電圧よりも大きくすることにより、確実に、外部電源電圧よりも高い電圧レベルの内部電圧をポンプ動作に従って生成して出力することができる。
【０３５４】
また、内部電圧を分圧し、その分圧電圧と基準電圧とを比較し、この分圧電圧に従って駆動電流量が調整されるバイアスダイア補償回路において比較回路の出力信号に従って比較結果信号を生成することにより、分圧電圧のレベルが相対的に高くなった場合にも、その分圧電圧のレベル上昇を補償して、確実に、比較回路の出力信号に従って比較結果信号を生成することができる。
【０３５５】
また分圧回路の分圧比を変更可能とすることにより、比較回路を最も感度の良い領域で動作させることができ、正確に、この内部電圧のレベルに応じたレベル検出信号を生成することができる。
【産業上の利用可能性】
【０３５６】
この発明は、複数種類の外部電源電圧およびインターフェイス仕様に対して適用される内部電源電圧発生回路を内蔵する半導体装置に適用することができる。
【図面の簡単な説明】
【０３５７】
【図１】この発明の実施の形態１に従う内部電圧発生回路の構成を概略的に示す図である。
【図２】図１に示す基準電圧発生回路の構成の一例を示す図である。
【図３】図１に示す周辺アクティブＶＤＣの構成の一例を示す図である。
【図４】図１に示す電圧レベル設定信号を発生する部分の構成の一例を示す図である。
【図５】電圧レベル設定信号発生部の変更例の構成を概略的に示す図である。
【図６】図１に示すアレイアクティブＶＤＣおよび入力アクティブＶＤＣの構成の一例を示す図である。
【図７】図１に示すスタンバイＶＤＣの構成の一例を示す図である。
【図８】この発明の実施の形態２に従う入力回路の構成を示す図である。
【図９】図８に示す入力回路に対する電源供給の形態を示す図である。
【図１０】図８に示す入力回路に対する電源供給の形態を示す図である。
【図１１】この発明の実施の形態３に従う内部電圧発生部の構成を概略的に示す図である。
【図１２】この発明の実施の形態３の変更例を示す図である。
【図１３】この発明の実施の形態４に従うパワーカットイネーブル信号発生部の構成を概略的に示す図である。
【図１４】図１３に示すパワーカットイネーブル信号発生部の動作を示す信号波形図である。
【図１５】この発明の実施の形態５に従う内部状態設定信号発生部の構成を示す図である。
【図１６】この発明の実施の形態６に従うアレイアクティブＶＤＣの構成を示す図である。
【図１７】図１６に示すアレイアクティブＶＤＣの動作を示す信号波形図である。
【図１８】この発明の実施の形態６に従うアレイアクティブＶＤＣを有する半導体記憶装置の要部の構成を概略的に示す図である。
【図１９】図１８に示すオーバードライブ制御回路の構成の一例を示す図である。
【図２０】この発明の実施の形態６に従う中間電圧発生部の構成を示す図である。
【図２１】この発明の実施の形態７に従う高電圧発生部の構成を示す図である。
【図２２】図２１に示す高電圧発生回路の動作を示す信号波形図である。
【図２３】図２１に示すＭＯＳキャパシタの断面構造を概略的に示す図である。
【図２４】図２１に示す出力ゲート制御信号を発生する部分の構成の一例を示す図である。
【図２５】図２４に示す出力ゲート制御信号発生部の動作を示す信号波形図である。
【図２６】この発明の実施の形態７に従う高電圧発生回路の変更例の構成を示す図である。
【図２７】この発明の実施の形態８に従う高電圧発生回路の構成を概略的に示す図である。
【図２８】この発明の実施の形態８に従う高電圧発生回路の変更例の構成を示す図である。
【図２９】この発明の実施の形態８に従う高電圧発生回路の変更例２の構成を示す図である。
【図３０】図２９に示す接続制御信号発生部の構成を概略的に示す図である。
【図３１】図３０に示す負電圧発生回路の構成の一例を示す図である。
【図３２】図３０に示す高電圧発生回路の構成の一例を示す図である。
【図３３】この発明の実施の形態９に従う高電圧発生制御部の構成を示す図である。
【図３４】この発明の実施の形態９に従う高電圧発生制御部の変更例を示す図である。
【図３５】この発明の実施の形態９における基準電圧発生回路の構成の一例を示す図である。
【図３６】従来の半導体記憶装置のアレイ部の構成を概略的に示す図である。
【図３７】従来の半導体記憶装置の全体の構成を概略的に示す図である。
【符号の説明】
【０３５８】
１  定電流発生回路、２ｐ，２ｓ，２ｉ  基準電圧発生回路、３ａ，４ａ，５ａ  アクティブＶＤＣ、３ｓ，４ｓ，５ｓ  スタンバイＶＤＣ、１２  ＰチャネルＭＯＳトランジスタ、２０ｂ，２０ｅ，２０ｄ  ＭＯＳトランジスタ、２３  比較回路、２４  電流ドライブトランジスタ、２７，３１  ＰチャネルＭＯＳトランジスタ、２６，３０  インバータ、２８  ＮチャネルＭＯＳトランジスタ、５０，６０  比較回路、５１，６１  電流ドライブトランジスタ、１０  内部電源線、１０ｉ  入力電源線、１０ｐ  周辺電源線、１０ｓ  アレイ電源線、７２，７８  入力バッファ回路、７４，８０  ＣＭＯＳインバータ、８２  レベル変換回路、８４  ＡＮＤ回路、３  周辺電源電圧発生回路、５  入力電源電圧発生回路、４  アレイ電源電圧発生回路、９０，９３，９６，９８  ＭＯＳトランジスタ、１０２  ＰチャネルＭＯＳトランジスタ、１１０  周辺電源投入検出回路、１１２  周辺回路、１１４  レベル変換回路、１１５  ＣＭＯＳインバータ、１１８  外部電源投入検出回路、１２０  ＡＮＤ回路、１３０  パッド、１３１，１３２  インバータ、１３３，１３５  ＭＯＳトランジスタ、１３４  インバータ、１４１，１４０，１４６，１４５  ＰチャネルＭＯＳトランジスタ、１４２，１４３，１４４  ＮチャネルＭＯＳトランジスタ、１５６  オーバードライブ制御回路、ＳＡ  センスアンプ、１５６ａ  レベル変換回路、１５６ｂ  反転／遅延回路、１５６ｃ  ＮＡＮＤ回路、１７０  中間電圧発生回路、１８０，１８４，１９１，１８７  容量素子、１８１，１８２，１８３，１８５，１８６，１９０，１９２，１８９  ＭＯＳトランジスタ、１８８  容量素子、２４０ａ，２４０ｂ，２４０ｃ，２３５ａ，２３５ｂ，２４２，２３７  マスクメタル配線、２５０−２５３  メタルスイッチ、２４５  配線、２６０−２６６  ＭＯＳトランジスタ、２７０  ＯＲ回路、３０２，３０６  レベル変換回路、３００  負電圧発生回路、３０４  高電圧発生回路、４００  分圧回路、４０２  比較回路、４０４  バイアス補償回路、４０６  リングオシレータ、４０８  制御信号発生回路、４２０ｂ，４２０ｆ，４２０ｅ，４２０ｇ  ＭＯＳトランジスタ、４２０ｃ，４２０ｄ  抵抗素子。
【図１】
2008310951.tif 000003
【図２】
2008310951.tif 000004
【図３】
2008310951.tif 000005
【図４】
2008310951.tif 000006
【図５】
2008310951.tif 000007
【図６】
2008310951.tif 000008
【図７】
2008310951.tif 000009
【図８】
2008310951.tif 000010
【図９】
2008310951.tif 000011
【図１０】
2008310951.tif 000012
【図１１】
2008310951.tif 000013
【図１２】
2008310951.tif 000014
【図１３】
2008310951.tif 000015
【図１４】
2008310951.tif 000016
【図１５】
2008310951.tif 000017
【図１６】
2008310951.tif 000018
【図１７】
2008310951.tif 000019
【図１８】
2008310951.tif 000020
【図１９】
2008310951.tif 000021
【図２０】
2008310951.tif 000022
【図２１】
2008310951.tif 000023
【図２２】
2008310951.tif 000024
【図２３】
2008310951.tif 000025
【図２４】
2008310951.tif 000026
【図２５】
2008310951.tif 000027
【図２６】
2008310951.tif 000028
【図２７】
2008310951.tif 000029
【図２８】
2008310951.tif 000030
【図２９】
2008310951.tif 000031
【図３０】
2008310951.tif 000032
【図３１】
2008310951.tif 000033
【図３２】
2008310951.tif 000034
【図３３】
2008310951.tif 000035
【図３４】
2008310951.tif 000036
【図３５】
2008310951.tif 000037
【図３６】
2008310951.tif 000038
【図３７】
2008310951.tif 000039