(57)【要約】【課題】複数の下段側半導体素子にまたがって上段側半導体素子を積層するにあたって、積層した半導体素子間の接続精度の向上と接続距離の短縮とを両立させる。【解決手段】積層型半導体装置１は、配線基板２上に並列して搭載された複数の半導体素子６を有する下段側半導体素子群を具備する。下段側半導体素子群上には複数の半導体素子６にまたがって上段側半導体素子１０が積層されている。下段側半導体素子６と上段側半導体素子１０とはフリップチップ接続されている。上段側半導体素子１０は半田のセルフアライメント効果に基づいて位置決め用基板上に位置決めされた複数の下段側半導体素子６に対してフリップチップ接続される。【選択図】図１
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【特許請求の範囲】
【請求項１】
素子搭載部を有する配線基板と、
前記配線基板の前記素子搭載部に並列して搭載された複数の半導体素子を有する下段側半導体素子群と、
前記下段側半導体素子群上に前記複数の半導体素子にまたがって積層され、かつ前記下段側半導体素子群の前記複数の半導体素子より大形状を有すると共に、前記複数の半導体素子に対してフリップチップ接続された上段側半導体素子と
を具備することを特徴とする積層型半導体装置。
【請求項２】
請求項１記載の積層型半導体装置の製造方法であって、
位置決め用基板に第１の半田パッドを形成する工程と、
前記下段側半導体素子群を構成する前記複数の半導体素子の前記上段側半導体素子が積層される面とは反対側の面に、それぞれ前記第１の半田パッドと同一パターンを有する第２の半田パッドを形成する工程と、
前記第１の半田パッドと前記第２の半田パッドとが対向するように、前記位置決め用基板上に前記複数の半導体素子を配置する工程と、
前記第１および第２の半田パッドに熱処理を施して、前記半田パッドのセルフアライメント効果に基づいて、前記複数の半導体素子を位置決めする工程と、
前記位置決め用基板上で、前記下段側半導体素子群上に前記複数の半導体素子にまたがって前記上段側半導体素子を積層し、前記複数の半導体素子と前記上段側半導体素子とをフリップチップ接続する工程と、
前記下段側半導体素子群と前記上段側半導体素子との接続体を、前記位置決め用基板から取り外す工程と、
前記位置決め用基板から取り外した前記接続体を、前記配線基板の前記素子搭載部に搭載する工程と
を具備することを特徴とする積層型半導体装置の製造方法。
【請求項３】
請求項２記載の積層型半導体装置の製造方法において、
前記第２の半田パッドは前記第１の半田パッドと同一形状を有することを特徴とする積層型半導体装置の製造方法。
【請求項４】
請求項２または請求項３記載の積層型半導体装置の製造方法において、
前記第１および第２の半田パッドは前記上段側半導体素子をフリップチップ接続するためのバンプ電極より低い融点を有し、かつ前記第１および第２の半田パッドと前記バンプ電極との融点の差に基づいて、前記接続体を前記位置決め用基板から取り外すことを特徴とする積層型半導体装置の製造方法。
【請求項５】
請求項２または請求項３記載の積層型半導体装置の製造方法において、
前記複数の半導体素子に前記上段側半導体素子をフリップチップ接続した後に、前記複数の半導体素子と前記上段側半導体素子との間に樹脂を充填して固化させる工程と、
前記樹脂を固化させた後に、前記位置決め用基板に前記第１および第２の半田パッドを介して接続された前記複数の半導体素子に熱処理を施して、前記接続体を前記位置決め用基板から取り外す工程と
を具備することを特徴とする積層型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は積層型半導体装置とその製造方法に関する。
【背景技術】
【０００２】
半導体装置の小型化や高機能化等を実現するために、１つのパッケージ内に複数の半導体素子を積層して封止したパッケージ構造（ＣＯＣ（Ｃｈｉｐ ｏｎ Ｃｈｉｐ）構造）が実用化されている。ＣＯＣパッケージはメモリ素子とロジック素子とを積層した構造等に応用されており、ＳＩＰ（Ｓｙｓｔｅｍ ｉｎ Ｐａｃｋａｇｅ）型の半導体装置として実用化が進められている。積層した半導体素子間の接続には、一般的にワイヤボンディンクが適用されてきた（特許文献１参照）が、データ伝送速度の高速化等を図るためにフリップチップ接続の適用が検討されている（特許文献２参照）。
【０００３】
積層した半導体素子間の接続にフリップチップ接続を適用する場合には、まず外部接続端子等を有する配線基板上に、電極形成面を上側にして第１の半導体素子（下段側半導体素子）を搭載する。次いで、電極形成面を下側にして第２の半導体素子（上段側半導体素子）を第１の半導体素子上に積層する。このように、電極形成面同士を対向させて積層した第１および第２の半導体素子間を、バンプ電極を介して接続する。フリップチップ接続によれば半導体素子間の接続距離が短縮されるため、例えばメモリ素子とロジック素子との間のデータ伝送速度を高速化することができる。
【０００４】
一般的にメモリ素子のサイズはロジック素子に比べて大きいため、積層型ＳＩＰではメモリ素子上にロジック素子を搭載し、これら素子間をフリップチップ接続する。メモリ素子と配線基板との接続にはワイヤボンディングが適用される。例えば、携帯電話機やデジタル家電装置等に用いられる半導体装置では、複数のロジック素子とメモリ素子とを組合せて使用する場合がある。このような構成に積層構造を適用する場合、メモリ素子上に複数のロジック素子が積層されることになるため、各素子の大きさによっては下段側のメモリ素子の配線基板との接続領域を十分に確保できなくなるおそれがある。
【０００５】
一方、複数のロジック素子上にメモリ素子を積層することも考えられるが、この場合には下段側の複数の半導体素子にまたがって上段側の半導体素子が積層されることになるため、従来の半導体素子間の接続精度ではワイヤボンディングを適用する必要がある。ワイヤボンディングを適用した積層型半導体装置では、半導体素子間の接続距離が長くなるため、データ伝送速度の低下が避けられない。さらに、積層構造や接続構造に基づいて、上段側半導体素子の下段側の各半導体素子に対する接続領域を十分に確保することができないため、接続電極数を多ピン化することができないというような問題が生じる。
【特許文献１】特開２０００−１１４４５２号公報
【特許文献２】特開２００６−０２４７５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、積層した半導体素子間の接続精度の向上と接続距離の短縮とを両立させた積層型半導体装置とその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の態様に係る積層型半導体装置は、素子搭載部を有する配線基板と、前記配線基板の前記素子搭載部に並列して搭載された複数の半導体素子を有する下段側半導体素子群と、前記下段側半導体素子群上に前記複数の半導体素子にまたがって積層され、かつ前記下段側半導体素子群の前記複数の半導体素子より大形状を有すると共に、前記複数の半導体素子に対してフリップチップ接続された上段側半導体素子とを具備することを特徴としている。
【０００８】
本発明の態様に係る積層型半導体装置の製造方法は、本発明の態様に係る積層型半導体装置の製造方法であって、位置決め用基板に第１の半田パッドを形成する工程と、前記下段側半導体素子群を構成する前記複数の半導体素子の前記上段側半導体素子が積層される面とは反対側の面に、それぞれ前記第１の半田パッドと同一パターンを有する第２の半田パッドを形成する工程と、前記第１の半田パッドと前記第２の半田パッドとが対向するように、前記位置決め用基板上に前記複数の半導体素子を配置する工程と、前記第１および第２の半田パッドに熱処理を施して、前記半田パッドのセルフアライメント効果に基づいて、前記複数の半導体素子を位置決めする工程と、前記位置決め用基板上で、前記下段側半導体素子群上に前記複数の半導体素子にまたがって前記上段側半導体素子を積層し、前記複数の半導体素子と前記上段側半導体素子とをフリップチップ接続する工程と、前記下段側半導体素子群と前記上段側半導体素子との接続体を、前記位置決め用基板から取り外す工程と、前記位置決め用基板から取り外した前記接続体を、前記配線基板の前記素子搭載部に搭載する工程とを具備することを特徴としている。
【発明の効果】
【０００９】
本発明の態様に係る積層型半導体装置とその製造方法は、下段側半導体素子群を構成する複数の半導体素子の位置精度を高めた上で、上段側半導体素子を複数の半導体素子にまたがって積層してフリップチップ接続している。従って、下段側半導体素子群と上段側半導体素子との接続精度の向上と接続距離の短縮とを両立させることが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明を実施するための形態について、図面を参照して説明する。図１は本発明の実施形態による積層型半導体装置の構成を示している。同図に示す積層型半導体装置１は、インターボーザとして機能する配線基板２を有している。配線基板２は半導体素子を搭載することが可能で、かつ配線網を有するものであればよく、樹脂基板、セラミックス基板、ガラス基板等の各種絶縁基板に内層配線や表面配線による配線網を設けたもの等が用いられる。樹脂基板を適用した配線基板２としてはプリント配線板が例示される。
【００１１】
配線基板２の下面側には、外部接続端子３として半田バンプ等が設けられている。ここではＢＧＡパッケージに適用する積層型半導体装置１を示しているため、配線基板２の下面に外部接続端子３として半田バンプを設けている。積層型半導体装置１はＬＧＡパッケージ等にも適用可能であり、この場合には外部接続端子３は金属ランドで構成される。配線基板２の上面側には、素子搭載部４と接続部（接続パッド）５とが設けられている。接続パッド５は配線基板２の配線網を介して下面側に設けられた外部接続端子３と電気的に接続されている。接続パッド５はワイヤボンディング部となるものである。
【００１２】
配線基板２の素子搭載部４には、下段側半導体素子群を構成する複数の半導体素子（下段側半導体素子）６、６…が並列して配置されている。下段側半導体素子６は接着剤層７を介して配線基板２の素子搭載部４に接着されている。下段側半導体素子６は上面側に電極パッド８が設けられており、電極パッド８の形成面（電極形成面）を上方に向けて配線基板２上に搭載されている。すなわち、下段側半導体素子６はフェースアップ状態で配線基板２に搭載されている。
【００１３】
下段側半導体素子群は、例えば図２に示すように４個の半導体素子６で構成される。下段側半導体素子６の個数は２個に限られるものではなく、図３に示すように２個で構成してもよい。また、下段側半導体素子６は３個もしくは５個以上であってもよい。このように、下段側半導体素子群を構成する下段側半導体素子６の個数は２個もしくはそれ以上であればよく、例えばＳＩＰを構成する積層型半導体装置１の用途等に応じて適宜に設定されるものである。下段側半導体素子６は後述するように上段側半導体素子より素子サイズが小さく、このような場合に積層型半導体装置１は好適である。
【００１４】
下段側半導体素子６の電極パッド８は、配線基板２と接続される第１のパッド群８ａと、後述する上段側半導体素子と接続される第２のパッド群８ｂとを有している。第１のパッド群８ａはワイヤボンディング部を構成するものであり、第２のパッド群８ｂはフリップチップ接続部を構成するものである。下段側半導体素子６の電極パッド８のうち、第１のパッド群８ａは導電性ワイヤ９を介して配線基板２の接続パッド５と電気的に接続されている。導電性ワイヤ９には一般的なＡｕ線やＣｕ線等の金属細線が用いられる。
【００１５】
複数の半導体素子６、６…で構成された下段側半導体素子群上には、上段側半導体素子１０が積層されている。上段側半導体素子１０は下段側半導体素子６より大形状を有しており、複数の半導体素子６、６…にまたがって積層されている。下段側半導体素子６と上段側半導体素子１０との組合せは特に限定されるものではないが、例えば下段側半導体素子６がロジック素子（論理ＬＳＩ）で上段側半導体素子１０がメモリ素子（ＤＲＡＭ等）の組合せが例示される。下段側半導体素子６がロジック素子の場合、例えば下段側半導体素子群はデジタル用ロジックやアナログ用ロジック等で構成される。
【００１６】
上段側半導体素子１０は下面側に電極パッド１１が設けられており、電極パッド１１の形成面を下方に向けて下段側半導体素子群上に積層されている。すなわち、上段側半導体素子１０はフェースダウン状態で下段側半導体素子群上に積層されている。言い換えると、上段側半導体素子１０はその電極形成面を下段側半導体素子６の電極形成面と対向させて配置されている。そして、上段側半導体素子１０は下段側の複数の半導体素子６、６…に対してそれぞれフリップチップ接続されている。
【００１７】
下段側半導体素子６の第２のパッド群８ｂは、上段側半導体素子１０の電極パッド１１とバンプ電極１２を介して電気的に接続されている。下段側半導体素子６と上段側半導体素子１０との間の隙間には、アンダーフィル剤として樹脂１３が充填されている。アンダーフィル樹脂１３には、例えばエポキシ樹脂、フェノール樹脂、シリコーン樹脂等の熱硬化性樹脂が用いられる。そして、配線基板２上に積層、配置された下段側および上段側半導体素子６、１０は、例えばエポキシ樹脂のような封止樹脂１４でボンディングワイヤ９等と共に封止されており、これらによって積層型半導体装置１が構成されている。
【００１８】
上段側半導体素子１０を複数の下段側半導体素子６、６…に対してフリップチップ接続するにあたって、通常のダイボンディングを適用して下段側半導体素子６を配線基板２に搭載しただけでは、下段側半導体素子６の位置精度をフリップチップ接続に使用するバンプ電極１２のピッチ精度と同等まで高めることができない。このため、上段側半導体素子１０をフリップチップ接続した際に、下段側半導体素子６と上段側半導体素子１０との接続精度を維持することができなくなる。すなわち、下段側半導体素子６と上段側半導体素子１０とをバンプ電極１２を介して確実に接続することができない。
【００１９】
そこで、この実施形態では後述する半田のセルフアライメント効果を利用して、複数の下段側半導体素子６の位置精度をバンプ電極のピッチ精度と同等もしくはそれ以上に高めている。このように、下段側半導体素子６の位置精度（隣接する下段側半導体素子６間の位置精度）をバンプ電極のピッチ精度と同等もしくはそれ以上に高めることによって、上段側半導体素子１０を複数の下段側半導体素子６に対して高精度にフリップチップ接続することが可能となる。さらに、下段側に複数の半導体素子６を配置しているため、下段側半導体素子６の配線基板２との接続領域を十分に確保することができる。
【００２０】
例えば、１個の半導体素子上に複数の半導体素子を並列して配置した場合、その平面配置は図２を逆転させた状態となるため、下段側の半導体素子の配線基板との接続領域を十分に確保することができなくなる。これでは接続電極数の多ピン化に対応することができない。また、複数の下段側半導体素子上に１個の上段側半導体素子を積層する構造としては、各半導体素子をいずれもフェースダウン状態で積層することが考えられるが、この場合には全ての半導体素子にワイヤボンディング接続を適用する必要がある。このため、半導体素子間の接続距離が長くなり、データ伝送速度の低下等が避けられない。
【００２１】
この実施形態の積層型半導体装置１においては、複数の下段側半導体素子６と上段側半導体素子１０とを電極形成面同士を対向させて配置すると共に、下段側半導体素子６の位置精度をバンプ電極のピッチ精度と同等もしくはそれ以上に高めている。このため、複数の下段側半導体素子６と上段側半導体素子１０との接続精度を低下させることなく、接続距離の短縮が可能なフリップチップ接続を適用することができる。さらに、下段側半導体素子６の配線基板２に対する接続領域が確保されるため、接続電極数を多ピン化することできる。従って、積層した半導体素子６、１０間の接続精度の向上と接続距離の短縮とを両立させた積層型半導体装置１を提供することが可能となる。
【００２２】
上述した積層型半導体装置１の製造工程について、図２ないし図１２を参照して説明する。まず、図４に示すように、複数の下段側半導体素子６の位置決めのために用いられる位置決め用基板２１を用意する。位置決め用基板２１には通常の半導体ウエハ（Ｓｉウエハ等）を適用することができる。位置決め用基板２１は、配線基板２上における下段側半導体素子６の配置位置に応じた形状を有する素子配置領域２２が設けられている。これら素子配置領域２２には図５に示すように、それぞれ第１の半田パッド２３がスパッタ法等の薄膜形成法とメッキ法とを組合せて形成されている。
【００２３】
一方、下段側半導体素子群を構成する半導体素子６には図６に示すように、上段側半導体素子１０が積層される面（電極形成面）６ａとは反対側の面（裏面）６ｂに、それぞれ第１の半田パッド２３と同一パターンを有する第２の半田パッド２４が形成されている。そして、図７および図８に示すように、第１の半田パッド２３と第２の半田パッド２４とが対向するように、位置決め用基板２１上に複数の下段側半導体素子６を配置した後、第１および第２の半田パッド２３、２４に熱処理を施す。この熱処理によって、各半田パッド２３、２４は接続される。この際、半田パッド２３、２４のセルフアライメント効果に基づいて、複数の下段側半導体素子６は位置決め用基板２１に対して位置決めされる。
【００２４】
すなわち、位置決め用基板２１に設けられた第１の半田パッド２３と下段側半導体素子６の裏面６ｂに設けられた第２の半田パッド２４とは、熱処理が施されて半田接続される際に、半田のセルフアライメント効果に基づいて中心が一致するように接続される。半田パッド２３、２４はそれぞれ下段側半導体素子６の配置位置および位置精度に応じて形成されている。従って、第１の半田パッド２３と第２の半田パッド２４とを半田接続することによって、複数の下段側半導体素子６は積層型半導体装置１における位置精度を満足した状態で位置決め用基板２１上に位置決めされる。すなわち、上段側半導体素子１０のバンプ電極１２の形成ピッチと同等もしくはそれ以上の精度で位置決めされる。
【００２５】
第２の半田パッド２４の形状は半田のセルフアライメント効果を利用する上で、重ね合せたときに第１の半田パッド２３と対向するように同一のパターンを有していればよいが、セルフアライメント効果を高める上で同一形状（同一パターンで同一の大きさ（幅や径等））を有していることが好ましい。ただし、同一形状でなくても半田のセルフアライメント効果を利用することは可能である。半田パッド２３、２４の具体的な形状は特に限定されるものではなく、例えばドット状やライン状の半田パッド２３、２４を適用することができる。図５および図６は縞模様状の半田パッド２３、２４を示している。半田パッド２３、２４には、ドット形状、十字形状、多角形状、直線形状、曲線形状、等ピッチ形状、不等ピッチ形状等、種々の形状を適用することができる。
【００２６】
さらに、下段側半導体素子６の位置決め精度を高める上で、半田パッド２３、２４の形成ピッチは上段側半導体素子１０のバンプ電極１２の形成ピッチと同等もしくはそれ以下であることが好ましい。半田パッド２３、２４同士を半田接続することによる下段側半導体素子６の位置決め精度は、半田パッド２３、２４の形成ピッチに影響され、半田パッド２３、２４の形成ピッチとパターン幅が狭いほど、下段側半導体素子６の位置決め精度を高めることができる。従って、半田パッド２３、２４の形成ピッチをバンプ電極１２の形成ピッチと同等もしくはそれ以下とすることで、下段側半導体素子６にフリップチップ接続する上段側半導体素子１０の接続精度をより再現性よく高めることが可能となる。
【００２７】
次に、図９および図１０に示すように、位置決め用基板２１に半田接続体２５を介して接続された下段側半導体素子６上に上段側半導体素子１０を積層し、これら素子間をフリップチップ接続する。複数の下段側半導体素子６と上段側半導体素子１０との接続には熱圧着やリフロー等が適用される。上段側半導体素子１０は複数の下段側半導体素子６にまたがって積層され、各半導体素子６に対してフリップチップ接続される。この際、複数の下段側半導体素子６は位置決め用基板２１で位置決めされているため、その上に上段側半導体素子１０を積層してフリップチップ接続することによって、複数の下段側半導体素子６と上段側半導体素子１０との接続精度を高度に維持することができる。
【００２８】
次いで、図１１に示すように、下段側半導体素子６と上段側半導体素子１０との間の隙間に液状のアンダーフィル樹脂１３を充填して硬化させることによって、上段側半導体素子１０を下段側半導体素子６に対して固定する。このようにして、複数の半導体素子６で構成された下段側半導体素子群と上段側半導体素子１０との接続体２６を形成する。そして、図１２に示すように、接続体２６に熱処理を施して位置決め用基板２１から取り外した後、図１に示したように配線基板２の素子搭載部４に搭載し、さらにワイヤボンディング工程や樹脂封止工程等を経ることによって、積層型半導体装置１が得られる。
【００２９】
接続体２６を位置決め用基板２１から取り外す工程を実施するにあたって、第１および第２の半田パッド２３、２４はバンプ電極１２より低い融点を有することが好ましい。例えば、バンプ電極１２をＡｕ−Ｓｎ半田で構成した場合、第１および第２の半田パッド２３、２４にはそれより融点が低い半田合金が適用される。これによって、第１および第２の半田パッド２３、２４が溶融し、かつバンプ電極１２が接続状態を維持し得る温度範囲で接続体２６に熱処理を施すことによって、接続体２６の形状や接続構造を安定に維持しつつ、位置決め用基板２１から容易に取り外すことができる。
【００３０】
また、予め下段側半導体素子６と上段側半導体素子１０との間をアンダーフィル樹脂１３で固定しておくことによって、第１および第２の半田パッド２３、２４とバンプ電極１２との融点差が小さい場合であっても、接続体２６の形状や接続構造を維持しながら位置決め用基板２１から取り外すことができる。接続体２６を位置決め用基板２１から取り外すにあたって、第１および第２の半田パッド２３、２４とバンプ電極１２との融点差とアンダーフィル樹脂１３による素子間固定とを併用することが好ましい。
【００３１】
上述したように、位置決め用基板２１と半田パッド２３、２４とを利用して位置決めされた複数の下段側半導体素子６に対して、上段側半導体素子１０をフリップチップ接続することによって、複数の下段側半導体素子６にまたがって積層される上段側半導体素子１０の接続精度を維持することができる。このような接続精度を有する接続体２６を位置決め用基板２１から取り外して配線基板２上に搭載することによって、図１に示した積層型半導体装置１を得ることができる。すなわち、複数の下段側半導体素子６と上段側半導体素子１０との接続距離の短縮させた上で、接続精度を向上させた積層型半導体装置１、さらにはそのような積層型半導体装置１の実用的な製造方法を提供することが可能となる。
【００３２】
なお、本発明は上記した各実施形態に限定されるものではなく、複数の下段側半導体素子と上段側半導体素子との間をフリップチップ接続する各種の積層型半導体装置に適用することができる。下段側半導体素子の個数は特に限定されるものではなく、２個もくしはそれ以上であればよい。そのような積層型半導体装置も本発明に含まれるものである。さらに、本発明の実施形態は本発明の技術的思想の範囲内で拡張もしくは変更することができ、この拡張、変更した実施形態も本発明の技術的範囲に含まれるものである。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施形態による積層型半導体装置の構成を示す断面図である。
【図２】図１に示す積層型半導体装置における下段側半導体素子群と上段側半導体素子との組合せを示す平面図である。
【図３】図１に示す積層型半導体装置における下段側半導体素子群と上段側半導体素子との他の組合せを示す平面図である。
【図４】図１に示す積層型半導体装置の製造工程を示す図であって、位置決め用基板を示す斜視図である。
【図５】図４に示す位置決め用基板の構成を拡大して示す図であって、（ａ）は平面図、（ｂ）は断面図である。
【図６】図４に示す位置決め用基板上に配置される下段側半導体素子を拡大して示す図であって、（ａ）は断面図、（ｂ）は下面図である。
【図７】図１に示す積層型半導体装置の製造工程を示す図であって、位置決め用基板に下段側半導体素子を接続した状態を示す斜視図である。
【図８】図７に示す位置決め用基板と下段側半導体素子との接続状態を拡大して示す断面図である。
【図９】図１に示す積層型半導体装置の製造工程を示す図であって、下段側半導体素子上に上段側半導体素子を接続した状態を示す斜視図である。
【図１０】図９に示す下段側半導体素子と上段側半導体素子との接続状態を拡大して示す断面図である。
【図１１】図１０に示す下段側半導体素子と上段側半導体素子との間にアンダーフィル樹脂を充填して接続体を形成した状態を拡大して示す断面図である。
【図１２】図１１に示す接続体を位置決め用基板から取り外した状態を示す斜視図である。
【符号の説明】
【００３４】
１…積層型半導体装置、２…配線基板、４…素子搭載部、５…接続パッド、６…下段側半導体素子、８，１１…電極パッド、１０…上段側半導体素子、１２…バンプ電極、１３…アンダーフィル樹脂、２１…位置決め用基板、２２…素子配置領域、２３…第１の半田パッド、２４…第２の半田パッド、２６…接続体。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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