(57)【要約】【課題】本発明は、複数回おこなうファンクションテストの間隔を短くすることにより、処理時間の短縮を図ることの可能なＩＣ試験装置およびＩＣ試験方法を提供することを目的としている。【解決手段】複数の被試験デバイスに対してセルのテストを行うテスタユニットと、フェイルメモリ６１、バッファメモリ６２、リダンダンシＣＰＵ６０を有する複数のリダンダンシユニット６０を備え、テスタユニットは被試験デバイスのテストを行ってフェイルデータをメインバス５５を介して複数のリダンダンシユニット６０それぞれのフェイルメモリ６１に格納し、リダンダンシＣＰＵ６３はフェイルメモリ６１からバッファメモリ６２へとローカルバス６６を介してフェイルデータをコピーし、リダンダンシＣＰＵ６３はバッファメモリ６２に格納されたフェイルデータに基づいてリダンダンシ演算することを特徴とする。【選択図】  図１
2008192227.tif 000002
【特許請求の範囲】
【請求項１】
複数の被試験デバイスに対してセルのテストを行うテスタユニットと、
フェイルメモリ、バッファメモリ、リダンダンシＣＰＵを有する複数のリダンダンシユニットを備え、
前記テスタユニットは被試験デバイスのテストを行ってフェイルデータをメインバスを介して前記複数のリダンダンシユニットそれぞれの前記フェイルメモリに格納し、
前記リダンダンシＣＰＵは前記フェイルメモリから前記バッファメモリへとローカルバスを介してフェイルデータをコピーし、
前記リダンダンシＣＰＵは前記バッファメモリに格納されたフェイルデータに基づいてリダンダンシ演算することを特徴とするＩＣ試験装置。
【請求項２】
前記複数のリダンダンシＣＰＵは、
任意のリダンダンシユニットにおいて、前記フェイルメモリから前記バッファメモリへのフェイルデータのコピーが終了した場合に、
他のリダンダンシユニットのフェイルメモリからバッファメモリへのコピーが終了するのを待たずに、
前記任意のリダンダンシユニットにおいてリダンダンシ演算を開始することを特徴とする請求項１記載のＩＣ試験装置。
【請求項３】
前記リダンダンシＣＰＵは、
自己のリダンダンシ演算が終了し、かつ、前記フェイルメモリに新しいフェイルデータが格納されていた場合には、該フェイルメモリから前記バッファメモリへのコピーを開始することを特徴とする請求項１記載のＩＣ試験装置。
【請求項４】
複数の被試験デバイスに対してセルのテストを行うテスタユニットと、フェイルメモリ、バッファメモリ、リダンダンシＣＰＵを有する複数のリダンダンシユニットを備えたＩＣ試験装置を用いて、
前記テスタユニットは被試験デバイスのテストを行ってフェイルデータをメインバスを介して前記複数のリダンダンシユニットそれぞれの前記フェイルメモリに格納し、
前記リダンダンシＣＰＵは前記フェイルメモリから前記バッファメモリへとローカルバスを介してフェイルデータをコピーし、
前記リダンダンシＣＰＵは前記バッファメモリに格納されたフェイルデータに基づいてリダンダンシ演算することを特徴とするＩＣ試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＣ内部に持たせてある予備の回路を用いてフェイル（不良）救済を行うためのリダンダンシ演算を行うリダンダンシユニットを複数備えたＩＣ試験装置およびＩＣ試験方法に関する。
【背景技術】
【０００２】
メモリデバイスを含むＩＣには、不良が検出されたときのために予備のメモリセルが用意されており、レーザ等を用いて本来接続すべき信号線を予備側の信号線へ切り替えて不良セルを予備セルで置き換えることにより、不良を救済するようにしている。こうした不良救済処理をリダンダンシ処理と呼び、不良セルに対して予備セルを割り当てる演算をリダンダンシ演算と呼ぶ。このようなリダンダンシ演算は、ＩＣ試験装置において行っている。
【０００３】
近年、リダンダンシ処理の高速化を図るため、また、ユーザー毎に異なる被試験デバイス（ＤＵＴ）数の要求に対応するため、１つのテスタユニットに複数のリダンダンシユニット（ＲＤＵ）を設けたＩＣ試験装置が提供されている。各リダンダンシユニットには、フェイルメモリ、バッファメモリ、およびリダンダンシ演算を行うリダンダンシＣＰＵが設けられている。
【０００４】
テスタユニットにおいて被試験デバイスの各セルのパス／フェイルを判定するファンクションテストを行うと、フェイルデータがフェイルメモリに格納される。フェイルメモリに格納されたデータはバッファメモリにコピーされ、リダンダンシＣＰＵはバッファメモリにコピーされたフェイルデータに基づいてリダンダンシ演算を行う。バッファメモリを用いるのは、フェイルメモリを解放することにより、リダンダンシ演算の終了を待つことなく次のファンクションテストを実行するためである。
【０００５】
従来からも、複数のリダンダンシユニットを備えたＩＣ試験装置において、処理の高速化を図るための様々な提案がなされている。特許文献１（特開２００３−３４４４９５）には、テスタユニットにリダンダンシユニットの数に応じた複数のフェイルメモリまたはバッファメモリを設け、これらのメモリから集計処理をしてＤＵＴのフェイルアドレスまたはパスアドレスの最小アドレスを選出することにより、高速な複数ＤＵＴのフェイルサーチを実行できるとしている。
【特許文献１】特開２００３−３４４４９５
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記の如く、複数のリダンダンシユニットを設けることにより複数の被試験デバイスを同時に試験可能となっている。しかし、フェイルメモリからバッファメモリにコピーするフェイルデータの量には被試験デバイスごとに差があり、またこれに従ってリダンダンシ演算の処理時間にも差が生じる。このためテスタユニットは、処理に時間のかかったリダンダンシユニットを待たなくてはならず、全体としての高速化が進まないという問題があった。
【０００７】
図４は従来のＩＣ試験方法の制御タイミングを説明する図である。縦軸は時間であり、左側はテスタユニットのテストマネジメントプロセッサ（ＴＭＰ）の処理、右側はリダンダンシユニットのリダンダンシＣＰＵ（ＲＤＣ）の処理である。図は４つのリダンダンシユニットを備えた構成例を示している。
【０００８】
まずＴＭＰが１回目のファンクションテストを行うと、各リダンダンシユニットのフェイルメモリにフェイルデータが格納される。そしてＴＭＰは、時刻ｔ０１で各リダンダンシユニットのフェイルメモリからバッファメモリへとフェイルデータのコピーを開始し、全てのリダンダンシユニットにおいてコピーが終了した時刻ｔ０２で各ＲＤＣにリダンダンシ演算を開始させるコマンドを送出する。またコピーが終了したということはフェイルメモリに新しいフェイルデータを格納可能となったことを意味するから、ＴＭＰは、時刻ｔ０２で２回目のファンクションテストを開始する。ファンクションテストのバックグラウンドでリダンダンシ演算を行うことにより、リダンダンシ処理に要する時間をできるだけ隠蔽している。
【０００９】
時刻ｔ０３で全てのＲＤＣにおいてリダンダンシ演算が完了したことを検知すると、バッファメモリが利用可能となったことを意味するから、ＴＭＰは２回目のファンクションテストで格納されたフェイルデータをフェイルメモリからバッファメモリへとコピーする。そしてコピーの完了した時刻ｔ０４で、各ＲＤＣにリダンダンシ演算を開始させると共に、３回目のファンクションテストを開始する。
【００１０】
上記のように、フェイルメモリからバッファメモリへのコピーは一番時間のかかったリダンダンシ演算を待ってから開始しなくてはならず、またファンクションテストおよびリダンダンシ演算は一番時間のかかったコピーを待ってから開始しなくてはならない。リダンダンシ演算はファンクションテストと並行処理しているものの、実際上リダンダンシ演算の方が時間がかかるため、ファンクションテストを行う間隔の短縮化が難しい。
【００１１】
そこで本発明は、複数回おこなうファンクションテストの間隔を短くすることにより、処理時間の短縮を図ることの可能なＩＣ試験装置およびＩＣ試験方法を提供することを目的としている。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明に係るＩＣ試験装置の代表的な構成は、複数の被試験デバイスに対してセルのテストを行うテスタユニットと、フェイルメモリ、バッファメモリ、リダンダンシＣＰＵを有する複数のリダンダンシユニットを備え、テスタユニットは被試験デバイスのテストを行ってフェイルデータをメインバスを介して複数のリダンダンシユニットそれぞれのフェイルメモリに格納し、リダンダンシＣＰＵはフェイルメモリからバッファメモリへとローカルバスを介してフェイルデータをコピーし、リダンダンシＣＰＵはバッファメモリに格納されたフェイルデータに基づいてリダンダンシ演算することを特徴とする。
【００１３】
このようにフェイルメモリからバッファメモリへのコピーをリダンダンシＣＰＵが行うことにより、コピー開始時およびコピー終了時に各リダンダンシユニット間で同期を取る必要がなく、順次処理を進めることができるため、全体としてファンクションテストの間隔を短くすることができ、処理時間の短縮を図ることができる。また、フェイルメモリからバッファメモリへフェイルデータをコピーする際の信号経路がリダンダンシユニットのローカルバスのみで済むため、コピーの高速化を図ることができる。
【００１４】
複数のリダンダンシＣＰＵは、任意のリダンダンシユニットにおいて、フェイルメモリからバッファメモリへのフェイルデータのコピーが終了した場合に、他のリダンダンシユニットのフェイルメモリからバッファメモリへのコピーが終了するのを待たずに、上記任意のリダンダンシユニットにおいてリダンダンシ演算を開始してもよい。これにより、リダンダンシ演算を早期に開始することができる。
【００１５】
リダンダンシＣＰＵは、自己のリダンダンシ演算が終了し、かつ、フェイルメモリに新しいフェイルデータが格納されていた場合には、該フェイルメモリからバッファメモリへのコピーを開始してもよい。すなわち、リダンダンシ演算を終了していた際にフェイルテストが終了していれば、すぐにフェイルメモリからバッファメモリへとコピーを開始することができる。
【００１６】
また本発明に係るＩＣ試験方法の代表的な構成は、複数の被試験デバイスに対してセルのテストを行うテスタユニットと、フェイルメモリ、バッファメモリ、リダンダンシＣＰＵを有する複数のリダンダンシユニットを備えたＩＣ試験装置を用いて、テスタユニットは被試験デバイスのテストを行ってフェイルデータをメインバスを介して複数のリダンダンシユニットそれぞれのフェイルメモリに格納し、リダンダンシＣＰＵはフェイルメモリからバッファメモリへとローカルバスを介してフェイルデータをコピーし、リダンダンシＣＰＵはバッファメモリに格納されたフェイルデータに基づいてリダンダンシ演算することを特徴とする。これにより、上記と同様に、コピーの高速化を図ることができると共に、複数回おこなうファンクションテストの間隔を短くすることができ、ＩＣ試験の処理時間の短縮を図ることができる。
【発明の効果】
【００１７】
本発明によれば、フェイルメモリからバッファメモリへフェイルデータをコピーする際の信号経路がリダンダンシユニットのローカルバスのみで済むため、コピーの高速化を図ることができる。また、フェイルメモリからバッファメモリへのフェイルデータのコピー開始時およびコピー終了時に各リダンダンシユニット間で同期を取る必要がなく、全体としてファンクションテストの間隔を短くすることができ、処理時間の短縮を図ることができる。
【発明を実施するための最良の形態】
【００１８】
本発明に係るＩＣ試験装置およびＩＣ試験方法の実施例について説明する。図１はＩＣ試験装置の概略構成を説明する図、図２はフェイルデータをコピーする際の信号経路を説明する図、図３はＩＣ試験方法の制御タイミングを説明する図である。
【００１９】
図１に示すように、テスタユニットの包括的な制御手段であるテストマネジメントプロセッサ（以下、ＴＭＰ５０という。）には、複数のリダンダンシユニット（以下、ＲＤＵ６０という。）が接続されている。なお図においては１６までのＲＤＵ６０を図示しているが、これに限定するものではなく、適宜設定することができる。またテスタユニット（ステーションとも呼ばれる）は１つのＩＣ試験装置に２つ設けられる例が多いが、１または２以上であってもよい。
【００２０】
ＴＭＰ５０とＲＤＵ６０のバスブリッジ６５とは、メインバス５５とテスタバス５６の２系統によって接続されている。
【００２１】
各々のＲＤＵ６０には、ファンクションテストで検出したフェイルデータを格納するフェイルメモリ６１、リダンダンシ演算のためにフェイルデータを複製保持しておくバッファメモリ６２、バッファメモリ６２に格納されたフェイルデータに基づいてリダンダンシ演算するリダンダンシＣＰＵ（以下、ＲＤＣ６３という。）、フェイルメモリやバッファメモリを読み書きするＦＰＧＡ６４などが設けられている。
【００２２】
各のＲＤＵ６０は、被試験デバイス（以下、ＤＵＴという。）ごとのフェイルデータについてリダンダンシ処理を行う。換言すれば、１つのＤＵＴのリダンダンシ処理は１つのＲＤＵ６０で行う。フェイルデータには、ＤＵＴにおける不良セルのフェイルアドレス、ページ番号、デバイス番号などの情報が含まれる。
【００２３】
フェイルメモリ６１はＤＵＴと同等以上のメモリ容量を有しており、ＤＵＴと対応するメモリアドレスにパス／フェイルの判定結果が書き込まれる。これに対しバッファメモリ６２には、フェイルメモリ６１に格納されたパス／フェイルのデータのうち、フェイルデータのみが書き込まれる。すなわちＤＵＴに不良セルが多いほどコピーに時間もかかり、これに応じてリダンダンシ演算に要する時間も増大する。
【００２４】
テスタユニットのＴＭＰ５０がＤＵＴのファンクションテストを行うと、メインバス５５を介して複数のＲＤＵ６０それぞれのフェイルメモリ６１にフェイルデータを格納する。そしてフェイルデータをフェイルメモリ６１からバッファメモリ６２へとフェイルデータをコピーし、ＲＤＣ６３はバッファメモリ６２に格納されたフェイルデータに基づいてリダンダンシ演算する。
【００２５】
ここで本発明の特徴的な制御として、フェイルメモリ６１からバッファメモリ６２へのフェイルデータのコピー（レジスタアクセスの集合）は、ＲＤＣ６３がローカルバス６６を介して行う。このとき図２（ａ）に示すように、フェイルデータの信号経路はＲＤＵ６０内部のローカルバス６６のみとなる。
【００２６】
これに対し従来は、ＴＭＰ５０がフェイルメモリ６１からバッファメモリ６２へとフェイルデータのコピーを行っていた。このとき図２（ｂ）に示すように、フェイルデータの信号経路は、フェイルメモリ６１からＦＰＧＡ６４、メインバス５５を介してＴＭＰ５０が読み取り、テスタバス５６、バスブリッジ６５を介してバッファメモリ６２へと至る。
【００２７】
ＴＭＰ５０からテスタバス５６を経由したレジスタアクセスには約５μＳの処理時間がかかるが、ＲＤＣ６３によってローカルバス６６のみを経由してレジスタアクセスした場合には、約３００ｎＳしかかからない。この処理の中で、コピーのためにレジスタアクセスする回数は約１２００回あるため、各ＲＤＵ６０につき一回のコピーごとに約５．５ｍＳの時間短縮が可能と計算できる。このように、フェイルデータのコピーの高速化を図ることができる。
【００２８】
また、このようにフェイルメモリ６１からバッファメモリ６２へのコピーをＲＤＣ６３が行うことにより、コピー開始時およびコピー終了時に各リダンダンシユニット間で同期を取る必要がなく、順次処理を進めることができる。以下に図を用いて詳細に説明する。
【００２９】
図３はＩＣ試験方法の制御タイミングを説明する図である。縦軸は時間であり、左側はテスタユニットのテストマネジメントプロセッサ（ＴＭＰ）の処理、右側はリダンダンシユニットのリダンダンシＣＰＵ（ＲＤＣ）の処理である。図は４つのリダンダンシユニットを備えた構成例を示している。
【００３０】
まずＴＭＰ５０が１回目のファンクションテストを行うと、各ＲＤＵ６０のフェイルメモリ６１にフェイルデータが格納される。そしてＴＭＰ５０は、時刻ｔ１１で各リダンダンシユニットのＲＤＣ６３に指示を出し、ＲＤＣ６３はフェイルメモリ６１からバッファメモリ６２へとフェイルデータのコピーを開始する。各ＲＤＣ６３は、コピーが完了すると、他のＲＤＵ６０のコピーが終了するのを待たずに、リダンダンシ演算を開始する。
【００３１】
また各ＲＤＣ６３は、コピーが終了した際にＴＭＰ５０にコピー終了通知を送出する。コピーが終了したということはフェイルメモリに新しいフェイルデータを格納可能となったことを意味するから、ＴＭＰ５０は全てのＲＤＵ６０からコピー終了通知を受け取った時刻ｔ１２で、２回目のファンクションテストを開始する。
【００３２】
ＲＤＣ６３は、自己のリダンダンシ演算が終了し、かつ、ＴＭＰ５０によるファンクションテストが終了していた場合（時刻ｔ１３を経過していた場合）、すなわちフェイルメモリ６１に新しいフェイルデータが格納されていた場合には、すぐに該フェイルメモリ６１からバッファメモリ６２へのコピーを開始する。ファンクションテストが終了していない場合は、ＲＤＣ６３は時刻ｔ１３のファンクションテストの終了を待ってから、フェイルメモリ６１からバッファメモリ６２へとフェイルデータのコピーを開始する。そしてＴＭＰ５０は、全てのＲＤＵ６０からコピー終了通知を受け取った時刻ｔ１４で、３回目のファンクションテストを開始する。
【００３３】
上記動作において同期を取る必要があるのは、ファンクションテスト開始時、すなわちＴＭＰ５０側においてフェイルメモリ６１からバッファメモリ６２へのコピー終了通知を待つ場合のみである。ＲＤＣ６３側においては、コピー開始時およびコピー終了時（リダンダンシ演算開始時）に各リダンダンシユニット間で同期を取る必要がない。
【００３４】
これにより、従来の構成では前回のリダンダンシ演算が最後に終了した時刻に最長のコピー時間を足した時刻と同期させて次のファンクションテストを行わなければならなかったところ、本実施例の構成では前回のリダンダンシ演算とコピー時間の総和が最長のものと同期した時刻で次のファンクションテストを行うことができる。これは、常に同一のＲＤＵ６０で連続して最長のコピー時間（最大量のフェイルデータ）が発生していた場合、従来と本実施例の構成とで処理時間が同じになることを意味する（ただしコピー自体が高速化していることはここでは考慮していない）。しかし、かかる事態となる確率は極めて低く、ほぼ確実に全体としてファンクションテストの間隔を短くすることができ、ＩＣ試験の処理時間の短縮を図ることができる。
【００３５】
上記説明したごとく、本発明によれば、フェイルメモリからバッファメモリへのフェイルデータのコピーをＲＤＵ６０のＲＤＣ６３で行うよう構成したことにより、コピー自体の高速化を図ることができるとともに、ファンクションテストの間隔を短くすることができ、極めて効果的に処理時間の短縮を図ることができる。
【００３６】
以上、添付図面を参照しながら本発明の好適な実施例について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【００３７】
本発明は、IC内部に持たせてある予備の回路を用いてフェイル（不良）救済を行うためのリダンダンシ演算を行うＩＣ試験装置およびＩＣ試験方法として利用することができる。
【図面の簡単な説明】
【００３８】
【図１】ＩＣ試験装置の概略構成を説明する図である。
【図２】フェイルデータをコピーする際の信号経路を説明する図である。
【図３】ＩＣ試験方法の制御タイミングを説明する図である。
【図４】従来のＩＣ試験方法の制御タイミングを説明する図である。
【符号の説明】
【００３９】
５０   …ＴＭＰ
５５   …メインバス
５６   …テスタバス
６０   …ＲＤＵ
６１   …フェイルメモリ
６２   …バッファメモリ
６３   …ＲＤＣ
６４   …ＦＰＧＡ
６５   …バスブリッジ
６６   …ローカルバス
【図１】
2008192227.tif 000003
【図２】
2008192227.tif 000004
【図３】
2008192227.tif 000005
【図４】
2008192227.tif 000006