(57)【要約】【課題】接合容量の低減と基板浮遊効果の抑制とを同時に図り、低コストで製造を可能にする。【解決手段】半導体基板１０は、シリコン基板１１と、このシリコン基板１１上に形成された薄いシリコンゲルマニウム層１２と、このシリコンゲルマニウム層１２上に形成されたシリコン層１３とを有する。シリコンゲルマニウム層１２は、シリコン基板１１とシリコン層１３とを、ワード線ＷＬ方向の中央部でのみ接続し、半導体基板１０の中で狭隘部１２ａを形成している。シリコン層１３は、メモリセルＭ及び選択ゲートトランジスタＳＧに対応する部分が活性領域を形成している。【選択図】図３
2008186838.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板、この半導体基板上に形成された絶縁膜及び前記半導体基板上に前記絶縁膜を介して積層されたゲートを有するトランジスタと、
前記半導体基板に形成され、前記トランジスタが形成される素子形成領域を区画する素子分離溝と
を備えた半導体装置において、
前記半導体基板は、基板内部で前記素子形成領域が前記素子分離溝の側面からゲート幅方向に絞りこまれた狭隘部を形成してなることを特徴とする半導体装置。
【請求項２】
前記素子形成領域の基板面におけるゲート幅方向の幅をＷとしたとき、前記狭隘部のゲート幅方向の幅が０．２Ｗ〜０．８Ｗであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記半導体基板は、前記狭隘部がＳｉＧｅにより形成され、その上下がＳｉにより形成されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
半導体基板、この半導体基板上に形成された第１の絶縁膜、前記半導体基板上に前記第１の絶縁膜を介して形成された浮遊ゲート、この浮遊ゲートの上に形成された第２の絶縁膜及び前記浮遊ゲート上に前記第２の絶縁膜を介して形成された制御ゲートを有する複数のメモリセルと、
ゲート幅方向に隣接する前記メモリセル間を分離するゲート長方向に延びる素子分離溝が形成された不揮発性半導体記憶装置において、
前記半導体基板は、前記素子分離溝により区画された各素子形成領域が基板内部で前記素子分離溝の側面から前記ゲート幅方向に絞り込まれた狭隘部を形成してなることを特徴とする不揮発性半導体記憶装置。
【請求項５】
半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上にゲート電極となる電極層を形成する工程と、
前記電極層から前記半導体基板内に至る素子分離溝を形成して前記半導体基板に素子形成領域を区画する工程と、
前記半導体基板の前記素子分離溝の側面を選択的にエッチングして基板面より下側で前記素子形成領域の前記半導体基板を前記側面と略直交する方向に堀込む工程と、
前記側面を選択的にエッチングした後の前記素子分離溝に素子分離絶縁膜を埋め込む工程と
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子間を分離する素子分離溝が形成された半導体装置、その製造方法及び不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
半導体装置では、多数配列されたトランジスタを微細化すると短チャネル効果及び狭チャネル効果が顕在化する。これら短チャネル効果及び狭チャネル効果を抑制する手法として、従来よりＳＯＩ（Silicon on Insulator）基板を用いることがなされている。しかし、ＳＯＩ基板は、基板自体の製造コストが高いだけでなく、基板浮遊効果により電気的な制御が困難であるという問題がある。
【０００３】
以下、ＥＥＰＲＯＭを例にとって説明する。
【０００４】
従来よりＥＥＰＲＯＭの一つとしてＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、電気的書き換え可能な不揮発性メモリセルが複数個直列接続されてＮＡＮＤセルユニットを構成するため、ＮＯＲ型と比べて単位セル面積が小さく、大容量化が容易である。
【０００５】
ＮＡＮＤ型フラッシュメモリは、データ書き込みにＦＮトンネル電流を利用するため、ホットキャリア注入を利用するＮＯＲ型に比べて消費電流が少ない。このため、同時に書き込みを行うページ容量を大きくすることができ、これにより実質高速のデータ書き込みが可能になる。
【０００６】
ＮＡＮＤ型フラッシュメモリの更なるセルの微細化を図るには、素子分離領域の微細化が必要である。しかし、素子分離領域の微細化はセル間の耐圧低下をもたらす。耐圧低下をもたらすことなく、セルの微細化を実現するためには、ＮＡＮＤセルユニットからなるメモリセルアレイを、ＳＯＩ基板に形成する技術が有効である。また、ＳＯＩ基板を用いると、単一基板にウェルを形成する場合に比べてｐｎ接合容量を低減することができるので、高速動作も可能になるという利点がある。
【０００７】
このため、ＳＯＩ基板を用いたＮＡＮＤ型フラッシュメモリは既に提案されている（例えば、特許文献１〜３参照）。しかし、ＳＯＩ基板を使用してＮＡＮＤ型フラッシュメモリを作成すると、メモリセルのチャネルボディとシリコン基板とが絶縁層によって分離されているため、基板側から全メモリセルのチャネルボディに一括して消去電圧を与えることが難しくなる。
【特許文献１】特開平０７−０９４６１２号公報
【特許文献２】特開平１１−１６３３０３号公報
【特許文献３】特開２０００−１７４２４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、接合容量の低減と基板浮遊効果の抑制とを同時に図り、低コストで製造が可能な半導体装置、その製造方法及び不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様に係る半導体装置は、半導体基板、この半導体基板上に形成された絶縁膜及び前記半導体基板上に前記絶縁膜を介して積層されたゲートを有するトランジスタと、前記半導体基板に形成され、前記トランジスタが形成される素子形成領域を区画する素子分離溝とを備えた半導体装置において、前記半導体基板は、基板内部で前記素子形成領域が前記素子分離溝の側面からゲート幅方向に絞りこまれた狭隘部を形成してなることを特徴とする。
【００１０】
本発明の他の態様に係る不揮発性半導体記憶装置は、半導体基板、この半導体基板上に形成された第１の絶縁膜、前記半導体基板上に前記第１の絶縁膜を介して形成された浮遊ゲート、この浮遊ゲートの上に形成された第２の絶縁膜及び前記浮遊ゲート上に前記第２の絶縁膜を介して形成された制御ゲートを有する複数のメモリセルと、ゲート幅方向に隣接する前記メモリセル間を分離するゲート長方向に延びる素子分離溝が形成された不揮発性半導体記憶装置において、前記半導体基板は、前記素子分離溝により区画された各素子形成領域が基板内部で前記素子分離溝の側面から前記ゲート幅方向に絞り込まれた狭隘部を形成してなることを特徴とする。
【００１１】
本発明の別の態様に係る半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上にゲート電極となる電極層を形成する工程と、前記電極層から前記半導体基板内に至る素子分離溝を形成して前記半導体基板に素子形成領域を区画する工程と、前記半導体基板の前記素子分離溝の側面を選択的にエッチングして基板面より下側で前記素子形成領域の前記半導体基板を前記側面と略直交する方向に堀込む工程と、前記側面を選択的にエッチングした後の前記素子分離溝に素子分離絶縁膜を埋め込む工程とを備えたことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、接合容量の低減と基板浮遊効果の抑制とを同時に図り、低コストで製造が可能な半導体装置、その製造方法及び不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して、この発明の実施の形態を説明する。
［第１の実施形態の構造］
図１は、本発明の第１の実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭ（不揮発性半導体記憶装置）のセル領域の平面図である。セル領域には、図中縦方向に延びる複数のビット線ＢＬが形成されている。これらビット線ＢＬよりも下側の層には、ビット線ＢＬと直交するように横方向に延びる選択ゲートＳＧ（ＳＧＤ，ＳＧＳ）及び共通ソース線ＣＥＬＳＲＣと、選択ゲートＳＧＤ，ＳＧＳに挟まれて選択ゲートＳＧ及び共通ソース線ＣＥＬＳＲＣと平行に延びる複数のワード線ＷＬ（ＷＬ０〜ＷＬ１５）とが形成されている。
【００１４】
ワード線ＷＬとビット線ＢＬの交差部の下側にはメモリセルＭ（Ｍ０〜Ｍ１５）が形成され、選択ゲートＳＧとビット線ＢＬの交差部の下側には選択ゲートトランジスタＳＧが形成されている。
【００１５】
図２は、本実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭのビット線ＢＬに沿った断面図（図１のＩ−Ｉ’断面図）、図３は、ワード線ＷＬに沿った断面図（図１のII−II’断面図）である。
【００１６】
図２及び図３に示すように、半導体基板１０は、シリコン基板１１と、このシリコン基板１１上に形成された薄いシリコンゲルマニウム層１２と、このシリコンゲルマニウム層１２上に形成されたシリコン層１３とを有する。
【００１７】
シリコンゲルマニウム層１２は、シリコン基板１１とシリコン層１３とを、ワード線ＷＬ方向の中央部でのみ接続し、半導体基板１０の内部で狭隘部１２ａを形成している。シリコン層１３は、メモリセルＭ及び選択ゲートトランジスタＳＧに対応する部分が活性領域を形成している。シリコン基板１１及びシリコン層１３は、この例ではｐ型である。また、図２に示すように、シリコン層１３の中のメモリセルＭが形成された領域（チャネルボディ並びに、ソース及びドレイン領域）には、イオン注入によりｎ型拡散層１３ａが形成されている。メモリセル形成領域の両端の選択ゲートトランジスタＳＧ１，ＳＧ２のチャネルボディが形成される領域は、ｐ型領域１３ｂのままとなっている。更に、選択ゲートトランジスタＳＧ１，ＳＧ２の両側には、ｎ＋型のコンタクト領域１３ｃが形成されている。
【００１８】
半導体基板１０は、図３に示すように、ビット線ＢＬとこれに隣接するビット線ＢＬとの間の領域にＳＴＩ（Shallow Trench Isolation）により素子分離絶縁膜２１が形成されることにより、ワード線ＷＬ方向に互いに分離されたストライプ状の素子形成領域１５が区画されている。この素子形成領域１５のシリコン層１３上に、トンネル酸化膜２２を介して電荷蓄積層として浮遊ゲート３１が形成され、更に浮遊ゲート３１上にゲート間絶縁膜２３を介して制御ゲート３２が形成されている。なお、図２に示すように、選択ゲートトランジスタＳＧについては、浮遊ゲート３１と制御ゲート３２とが短絡されて通常のトランジスタを構成している。
【００１９】
浮遊ゲート３１は、メモリセル毎に分離され、制御ゲート３２は、複数のメモリセルＭ又は選択ゲートトランジスタＳＧに共通のワード線ＷＬ又は選択ゲートＳＧＤ，ＳＧＳとして一方向に連続して形成される。ここでは、浮遊ゲート３１として多結晶シリコン膜を用いているが、絶縁体の電荷蓄積層を用いることもできる。
【００２０】
制御ゲート３２の上は、層間絶縁膜２４，２５で覆われている。層間絶縁膜２４上には、選択ゲートトランジスタＳＧ２のソース領域に相当するコンタクト領域１３ｃにコンタクトプラグ３３を介してコンタクトする共通ソース線ＣＥＬＳＲＣが形成されている。また、層間絶縁膜２５上には、選択ゲートトランジスタＳＧ１のドレイン領域に相当するコンタクト領域１３ｃにコンタクトプラグ３４，３５を介してコンタクトするビット線ＢＬが形成されている。
［第１の実施形態の製造方法］
次に、図４〜図９を参照ながら、上述した第１の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの製造方法について説明する。
【００２１】
まず、図４に示すように、シリコン基板１１の上にシリコンゲルマニウム（ＳｉｘＧｅ（１−ｘ））層１２をエピタキシャル成長法により形成する。シリコンゲルマニウム層１２のＳｉとＧｅの組成比（ｘ）は任意に設定することができるが、ｘが大きすぎると格子欠陥を誘発する可能性があるため、ｘ＝０．１〜０．５の範囲、例えばｘ＝０．２とする。
【００２２】
次に、シリコンゲルマニウム層１２の上にｐ型のシリコン層１３をエピタキシャル成長法により形成する。なお、シリコンゲルマニウム層１２及びシリコン層１３の膜厚は任意に設定できるが、本実施形態では、シリコンゲルマニウム層１２の膜厚を５ｎｍ、シリコン層１３の膜厚を１０ｎｍとした。
【００２３】
次に、図２に示したように、シリコン層１３のメモリセルＭが形成される領域（メモリセルのチャネルボディ並びにソース及びドレイン領域）にイオン注入を行ってｎ型拡散層１３ａを形成する。続いて、図５に示すように、シリコン層１３の上にトンネル酸化膜２２となる酸化膜２２Ａを形成する。この酸化膜２２Ａは、シリコン層１３の表面を熱酸化することにより形成されても良いし、酸化物を堆積することにより形成されても良い。酸化膜２２Ａの膜厚は任意に設定することができるが、本実施形態では５ｎｍとした。
【００２４】
次に、図６に示すように、酸化膜２２Ａの上に浮遊ゲート３１となるポリシリコン層３１Ａを形成する。その後、通常のリソグラフィー技術によりレジスト膜をパターニングし、ＲＩＥ（Reactive Ion Etching）法等を用いた異方性エッチングにより、図７に示すように、ポリシリコン層３１Ａ、酸化膜２２Ａ、シリコン層１３、シリコンゲルマニウム層１２及びシリコン基板１１を所望の深さまでエッチングしてＳＴＩ用の溝１１Ａを形成する。なお、図７には、エッチング後、レジスト膜を剥離した状態を示している。
【００２５】
次に、図８に示すように、形成された溝１１Ａの側面からシリコンゲルマニウム層１２を水平方向（ゲート幅方向）に所定幅だけ剥離して狭隘部１２ａを形成する。具体的には、例えばエッチング液として過酸化水素溶液などの酸溶液を用いることにより、シリコンゲルマニウム層１２のみを選択的にエッチングして、シリコンゲルマニウム層１２を水平方向に部分的に堀込む。その後、ＳＴＩ用の溝１１Ａ及びシリコンゲルマニウム層１２の水平に堀込まれた部分を酸化膜で埋め込んで、図９に示すような素子分離絶縁膜２１を形成する。
【００２６】
この素子分離工程で、シリコン層１３、シリコンゲルマニウム層１２及びシリコン基板１１の上部は、狭隘部１２ａを含む、ビット線ＢＬ方向に連続し、ワード線ＷＬ方向には互いに分離された状態の複数のストライプ状素子形成領域１５としてパターニングされる。同時に浮遊ゲートとなるポリシリコン層３１Ａが素子形成領域１５と同じストライプ状にパターニングされる。
【００２７】
続いて、図３に示すように、ゲート間絶縁膜２３を形成した後、制御ゲート３２を形成するためのポリシリコン層３２Ａを形成し、これをパターニングしてワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳを形成する。このポリシリコン層３２Ａのパターニング工程で、浮遊ゲート３１を形成するポリシリコン層３１Ａまでエッチングすることにより、セルのチャネル長方向にも分離された浮遊ゲート３１が形成される。なお、図２に示すように、選択ゲートトランジスタＳＧについては、選択ゲートトランジスタＳＧの部分のゲート間絶縁膜２３にコンタクトホールを形成し、このコンタクトホールにポリシリコン層３２Ａの一部を埋め込むことによりポリシリコン層３１Ａ，３２Ａを短絡させる。
【００２８】
次に、図２に示したビット線ＢＬ及び共通ソース線ＣＥＬＳＲＣのコンタクト位置にイオン注入を行って、ｎ＋型拡散層からなるコンタクト領域１３ｃを形成する。その後、制御ゲート３２の上に層間絶縁膜２４を形成し、この層間絶縁膜２４のコンタクト領域１３ｃに対応する位置にコンタクトホールを形成し、コンタクト領域１３ｃに接するコンタクトプラグ３３，３４を形成すると共に、共通ソース線ＣＥＬＳＲＣを形成する。更に、層間絶縁膜２４及び共通ソース線ＣＥＬＳＲＣの上に層間絶縁膜２５を形成し、コンタクトプラグ３４の位置にコンタクトホールを形成した後、コンタクトプラグ３５を埋め込んで、層間絶縁膜２５の上面にビット線ＢＬを形成する。これにより、図１乃至図３に示した本実施形態のＥＥＰＲＯＭが完成する。
［第１の実施形態の動作］
次に、このように構成された本実施形態のＮＡＮＤ型ＥＥＰＲＯＭの動作について説明する。
【００２９】
本実施形態のＮＡＮＤ型ＥＥＰＲＯＭでは、ＮＡＮＤセルユニットを構成する複数のメモリセルＭは、特にソース、ドレイン拡散層を形成することなく、ｎ型拡散層１３ａをそのままチャネルボディ並びにソース及びドレイン領域として用いて、隣接するセルがソース及びドレイン領域を共有する形で直列接続される。従ってメモリセルＭは、作りつけの状態では、デプレション（Ｄ）タイプのｎチャネルトランジスタとなる。一方、選択ゲートトランジスタＳＧ１，ＳＧ２は、ｐ型領域１３ｂ上に形成されるから、ゲート電圧０Ｖでカットオフするエンハンスメント（Ｅ）タイプのｎチャネルトランジスタとなる。
【００３０】
従って、メモリセルＭへのデータの書き込みは、浮遊ゲート３１に電子を注入してしきい値が正のＥタイプ状態にすることによりなされる。このしきい値が正の状態を例えばデータ“０”とする。
【００３１】
一方、データ消去は、浮遊ゲート３１の電子を放出させて、しきい値が負の状態（Ｄタイプ状態）にすることによりなされる。この消去状態を例えばデータ“１”とする。なお、データ消去は、ワード線ＷＬを共有するＮＡＮＤセルニットの集合として定義される１ブロックを消去単位として行うことができる。
【００３２】
図１０は、本実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの等価回路を示している。
【００３３】
データ消去の場合は、選択ブロックの選択ゲートＳＧ、ビット線ＢＬ及び共通ソース線ＣＥＬＳＲＣをフローティング状態とし、選択ブロックの全ワード線ＷＬを０Ｖとし、シリコン基板１１に正の消去電圧Ｖｅｒａを与える。ここで、消去電圧Ｖｅｒａは、図示しない昇圧回路により電源電圧Ｖｄｄよりも高い値、例えば１５Ｖ〜２４Ｖに昇圧された電圧である。
【００３４】
このようなバイアス条件下では、ｐ型のシリコン基板１１とシリコン層１３のｎ型拡散層１３ａとの間のｐｎ接合は、シリコンゲルマニウム層１２を通して順バイアスされ、ｎ型拡散層１３ａは消去電圧Ｖｅｒａまで充電される。これにより、選択ブロックの全メモリセルＭで浮遊ゲート３１とチャネル間に大きな電界がかかり、ＦＮトンネル電流により浮遊ゲート３１の電子がトンネル酸化膜２２を介してシリコン基板１１側に放出され、しきい値が負の消去状態（データ“１”状態）になる。
【００３５】
データ書き込みは、ワード線ＷＬに沿って配列されたメモリセルＭの集合を１ページ或いは２ページとして、ページ単位で行われる。シリコン基板１１は０Ｖ（或いは小さい負電圧）とし、選択ワード線ＷＬには１５〜２０Ｖに昇圧された書き込み電圧Ｖｐｇｍを、残りの非選択ワード線ＷＬには書き込み電圧Ｖｐｇｍより低い正の中間電圧Ｖｍを与え、ビット線ＢＬ側の選択ゲートＳＧＤにＶｄｄ、ソース線側の選択ゲートＳＧＳに０Ｖを与える。共通ソース線ＣＥＬＳＲＣには０Ｖ又は適当な正電圧を与える。
【００３６】
以上の書き込みバイアス電圧印加に先立って、ビット線ＢＬには書き込みデータに応じて０Ｖ（“０”書き込み），Ｖｄｄ（“１”書き込み）を与える。これにより、“０”書き込みのＮＡＮＤセルのチャネルには、０Ｖが与えられる。“１”書き込みの場合、選択ゲートトランジスタＳＧ１はそのソース（ビット線ＢＬとのコンタクト部と反対側）がＶｄｄ−Ｖｔｈ（Ｖｔｈは選択ゲートトランジスタＳＧ１のしきい値）まで充電されるとオフになり、ＮＡＮＤセルユニットのチャネルはフローティングになる。
【００３７】
この状態で上述の書き込み電圧Ｖｐｇｍ及び中間電圧Ｖｍがワード線ＷＬに与えられると、“０”書き込み選択セルでは、ＦＮトンネル電流により浮遊ゲートに電子が注入される。即ち、しきい値が正の“０”データが書かれる。“１”書き込みセルでは、フローティングのチャネルが容量結合により電位上昇し、電子注入は生じない。即ち“１”データ状態を維持する。
【００３８】
データ読み出しもページ単位で行われる。共通ソース線ＣＥＬＳＲＣは０Ｖとし、ビット線ＢＬは予め所定の正電圧ＶＢＬまで充電してフローティング状態に保つ。選択ワード線ＷＬには読み出し電圧Ｖｒ（例えば０Ｖ）を、残りの非選択ワード線ＷＬにはセルデータによらずセルをオンさせることができる読み出しパス電圧Ｖｒｅａｄを、選択ゲート線ＳＧＤ，ＳＧＳにも読み出しパス電圧Ｖｒｅａｄを与える。
【００３９】
これにより、選択セルは、データ“０”であればオンせず、ビット線ＢＬは放電されない。選択セルが“１”であればオンして、ビット線ＢＬが放電される。従って、一定時間のビット線放電動作後、ビット線ＢＬの電圧をセンスアンプで検知することにより、データを読み出すことができる。
【００４０】
本実施形態のＥＥＰＲＯＭによれば、シリコン基板１１とシリコン層１３とがシリコンゲルマニウム層１２を介して部分的に繋がっている半導体基板１０を用いているため、全てがシリコン基板である場合に比べて接合容量が小さく、高速動作が可能である。また、ゲート３１，３２によるシリコン層１３のキャリア濃度の制御性は、ＳＯＩ基板を用いた場合とほぼ同様であるが、本実施形態は、ＳＯＩ基板とは異なり、シリコン基板１１とシリコン層１３とがシリコンゲルマニウム層１２を介して部分的に繋がっているため、基板浮遊効果は無く、また、基板バイアスも直接シリコン層１３にかけることができるので、浮遊ゲート３１からのキャリアの消去が容易になる。
【００４１】
即ち、通常のＳＯＩ基板を用いてＮＡＮＤ型フラッシュメモリを作ると、全ＮＡＮＤセルユニットのチャネルボディに一括して消去電圧を与えることが難しくなる。これを実現するためには例えば、チャネルボディの底面にバックゲートを埋め込むといった格別の工夫が必要である。
【００４２】
これに対してこの実施の形態の場合、シリコン基板１１とシリコン層１３とがシリコンゲルマニウム層１２を介して部分的に繋がっている半導体基板１０を用いているため、シリコン基板１１を介してＮＡＮＤセルユニットのチャネルボディに一括消去のための消去電圧を与えることができ、確実な一括消去が可能になる。
［第2の実施形態の構造］
次に、図１１から図２２に基づいて本発明の第2の実施形態について説明する。
【００４３】
図１１及び図１２は、本発明の第2の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの図２及び図３にそれぞれ対応する断面図である。
【００４４】
先の実施形態では、シリコン基板１１とシリコン層１３とをゲート幅方向の中央部で部分的に接続するためにシリコンゲルマニウム層１２を使用した。この実施形態では、シリコンゲルマニウム層を使用せずに単一のシリコン基板４１からなる半導体基板４０を用いている。シリコン基板４１の表面のメモリセルＭが形成された領域（チャネルボディ並びに、ソース及びドレイン領域）には、イオン注入によりｎ型拡散層４１ａが形成されている。メモリセル形成領域の両端の選択ゲートトランジスタＳＧ１，ＳＧ２のチャネルボディが形成される領域が、ｐ型領域のままとなっている点、及び選択ゲートトランジスタＳＧ１，ＳＧ２の両側にｎ＋型のコンタクト領域４１ｃが形成されている点は先の実施形態と同様である。
【００４５】
この実施形態では、メモリセル形成領域のｎ型拡散層４１ａ並びに選択ゲートトランジスタＳＧのゲート直下の領域及びｎ＋型のコンタクト領域４１ｃが形成されるシリコン基板４１の素子形成領域（活性領域）が、基板内部でゲート幅方向に狭くなった狭隘部４１ｂを形成している。
【００４６】
なお、その他の構成は、先の実施形態と同様であるため重複する部分の説明は割愛する。
［第2の実施形態の製造方法］
次に、図１３〜図２２を参照しながら、このように構成された本実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの製造方法について説明する。
【００４７】
まず、図１３に示すように、シリコン基板４１のメモリセルＭが形成される領域（メモリセルのチャネルボディ並びにソース及びドレイン領域）にイオン注入を行ってｎ型拡散層４１ａを形成する。続いて、図１４に示すように、シリコン基板４１の上にトンネル酸化膜２２となる酸化膜２２Ａを形成する。この酸化膜２２Ａは、シリコン基板４１の表面を熱酸化することにより形成されても良いし、酸化物を堆積することにより形成されても良い。
【００４８】
次に、図１５に示すように、酸化膜２２Ａの上に浮遊ゲート３１となるポリシリコン層３１Ａを形成する。その後、通常のリソグラフィー技術によりレジスト膜をパターニングし、ＲＩＥ（Reactive Ion Etching）法等を用いた異方性エッチングにより、図１６に示すように、ポリシリコン層３１Ａ、酸化膜２２Ａ及びシリコン基板４１を所望の深さまでエッチングしてＳＴＩ用の溝４１Ａを形成する。なお、図１６には、エッチング後、レジスト膜を剥離した状態を示している。
【００４９】
次に、図１７に示すように、形成された溝４１Ａの一部を酸化膜５１で埋める。酸化膜５１の上面は、シリコン基板４１の狭隘部４１ｂの下端部に設定する。更に、図１８に示すように、酸化膜５１上にシリコン窒化膜５２を形成する。このシリコン窒化膜５２の膜厚は、シリコン基板４１の狭隘部４１ｂの高さに対応させる。なお、これら酸化膜５１及びシリコン窒化膜５２の埋め込み工程は、溝４１Ａの全体を埋めた後、表面を平坦化させてエッチングにより表面を後退させるリセスプロセスを用いて形成することができる。
【００５０】
次に、図１９に示すように、溝４１Ａの側壁を覆うように酸化膜５３を形成し、図２０に示すように、ウェットエッチングによりシリコン窒化膜５２を剥離する。続いて、ＣＦ４ガス等によるＣＤＥ（Chemical Dry Etching）を用いた等方性エッチングを行って、図２１に示すように、シリコン基板４１のｎ型拡散層４１ａの下側部分を水平方向に部分的に堀込む。これにより狭隘部４１ｂが形成される。その後、ＳＴＩ用の溝４１Ａ及びシリコン基板４１の水平に堀込まれた部分を酸化膜で埋めることにより、図２２に示すように素子分離絶縁膜２１を形成することができる。
【００５１】
その後の工程は、先の実施形態と同様である。
【００５２】
この実施形態の製造方法は、先の実施形態の製造方法よりも多少工程は複雑であるが、単一のシリコン基板を使用することができるという利点がある。
［本発明の実施形態の物理的特性について］
図２３は、本発明の実施形態の主要部を模式的に示している。
【００５３】
表面の活性領域となるシリコン層１３，４１ａの厚さｔは、ＣＭＯＳトランジスタやメモリセル等といったデバイスの種類や用途に応じて任意に設定可能であるが、このシリコン層を完全に空乏化させて動作する場合には、膜厚ｔは、１０〜２０ｎｍ程度が望ましい。狭隘部４１ｂの高さｄについても任意に設定することができる。第１の実施形態に示したシリコンゲルマニウム層１２を使用した場合には、シリコンゲルマニウム層１２の膜厚を調整することにより、高さｄを設定することができる。第２の実施形態の場合、シリコン窒化膜５２の膜厚を調整することにより、高さｄを設定することができる。本実施形態では、ｄ＝１０ｎｍと設定した。狭隘部１２ａ，４１ｂの堀込み量ｈは、シリコン層１３，４１ａのゲート幅方向の幅Ｗに対してＷ＞２ｈであることが必要である。ｈが大きすぎると狭隘部４１ｂの強度が低下し、ｈが小さすぎるとシリコン層を空乏化させることができず、また接合容量を十分に小さくすることができない。このため、狭隘部１２ａ，４１ｂの幅（Ｗ−２ｈ）は、
Ｗ−２ｈ＝０．２Ｗ〜０．８Ｗ
の範囲に設定することが望ましい。この実施形態では、Ｗ＝３０ｎｍとし、ｈ＝１０ｎｍとした。
【００５４】
図２４は、第２の実施形態の不純物濃度分布を模式的に示している。なお、ここでは狭隘部がシリコン層である例（第２の実施形態）について説明しているが、狭隘部がシリコンゲルマニウム層である場合（第１の実施形態）も同様である。
【００５５】
シリコン基板の不純物濃度は、素子のチャネル領域やソース・ドレイン等の拡散層領域などの領域に応じて、不純物種や濃度を任意に設定することができる。ＥＥＰＲＯＭのチャネル領域を例にとって説明すると、ゲート電圧に応じて活性領域が完全に空乏化し、更にゲート電圧に応じて導電性を有するためには、不純物濃度は、１ｅ１６ｃｍ−３〜１ｅ１９ｃｍ−３が望ましい。本実施形態では、リンを３ｅ１７ｃｍ−３でドープした場合を例に以下説明する。
【００５６】
狭隘部の半導体中の不純物に関しては、任意に設定することができるが、前述のように、上部のシリコン層が動作中に完全に空乏化する条件では、シリコン層中の不純物と逆の導電型の不純物か、或いは狭隘部下のシリコン層の導電型の同じ導電型、又は狭隘部内で接合を形成するように不純物を配置することが望ましい。本実施形態では、狭隘部の中央でｐｎ接合を有し、接合の上部のシリコン層側では、シリコン層と同じ不純物であるリンを同じ濃度３ｅ１７ｃｍ−３でドープし、接合の下部のシリコン基板側では、ボロンを濃度３ｅ１７ｃｍ−３でドープした。狭隘部よりも下側のシリコン基板側は、本実施形態では、ボロンを濃度１ｅ１８ｃｍ−３でドープした。しかし、基板バイアス効果を高める場合には、より高濃度にドープしても良いし、また、例えば活性領域の中央部にピークを有するような不均一の濃度分布を有しても良い。
【００５７】
図２５及び図２６には、本実施形態の電気的特性を従来例と比較して示すためにシミュレーションによって得られたシリコン基板及びポリシリコン層内のキャリア濃度分布を示している。なお、電子濃度とホール濃度の差の絶対値をここではキャリア濃度と定義している。同図（ａ）は本発明の一実施形態、同図（ｂ）は狭隘部が無い従来例１、同図（ｃ）はＳＯＩ基板を使用した従来例２を示している。ここでは上部のポリシリコン層の上に模式的にゲート電極を接続し、シリコン基板の下端部に基板電極を接続したものと想定している。
【００５８】
図２５は、ゲート電圧Ｖｇ＝０Ｖ、基板電圧Ｖｓｕｂ＝０Ｖの場合を示している。この図から、本実施形態構造では、ＳＯＩの従来例２とほぼ同様に、ゲート電圧Ｖｇ＝０Ｖで、活性領域内には十分なキャリアが存在していることが分かる。
【００５９】
図２６は、ゲート電圧Ｖｇ＝−０．３Ｖ、基板電圧Ｖｓｕｂ＝０Ｖの場合を示している。この図から、ゲート電圧Ｖｇを負の方向に増やしていくと、表面のシリコン層のキャリア濃度が低下し（１ｅ１０ｃｍ−３程度）、ＳＯＩによる従来例２と同様、十分に空乏化されていることが分かる。これに対し、従来例１では、十分な空乏化がなされていないことが分かる。
【００６０】
図２７には、シリコン基板に印加される電圧とｐｎ接合容量との関係を示した。この図から、本発明の実施形態では、従来の狭隘部の無い従来例１の構造に比べて接合容量が低下していることが分かる。従って、従来構造に比べて寄生容量の少ない半導体素子が実現できる。
【００６１】
本発明の実施形態によれば、ゲート電極による表面シリコン層のキャリア濃度の制御性は、ＳＯＩ基板の場合と同程度であるが、ＳＯＩ基板の場合とは異なり、表面のシリコン層がシリコン基板と直接つながっているため、基板浮遊効果が無い。また、基板バイアスも直接表面のシリコン層に加えることが出来るので、例えばＮＡＮＤ型のＥＥＰＲＯＭに適用した場合には、浮遊ゲート電極からのキャリアの消去が容易になるという効果がある。
【００６２】
この発明は上記実施の形態に限られない。例えば以下に列記するような変形が可能である。
【００６３】
（ａ）上記実施形態では、ＮＡＮＤ型ＥＥＰＲＯＭのメモリセル及び選択ゲートトランジスタに本発明を適用したが、本発明はＳＯＮＯＳ(polysilicon-oxide-nitride-oxide-semiconductor)，ＭＯＮＯＳ(metal-oxide-nitride-oxide-semiconductor)構造のメモリの他、ＭＯＳＦＥＴ等、通常の電界効果トランジスタ全般に適用可能である。
【００６４】
（ｂ）以上の実施の形態におけるｐ型，ｎ型は逆にしても本発明を同様に適用できる。
【００６５】
（ｃ）狭隘部は、上部シリコン層の中央部ではなく、端に形成されていても良い。
【００６６】
（ｄ）シリコン層を殆ど不純物の含まれないイントリンシック半導体膜として形成し、結晶化後にイオン注入によりｐ型（或いはｎ型）とする方法を用いてもよい。
【図面の簡単な説明】
【００６７】
【図１】本発明の第1の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭ（不揮発性半導体記憶装置）のセル領域の平面図である。
【図２】図１におけるＩ−Ｉ’線に沿った断面図である。
【図３】図１におけるII−II’線に沿った断面図である。
【図４】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図５】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図６】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図７】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図８】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図９】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図１０】同ＮＡＮＤ型ＥＥＰＲＯＭの等価回路図及び各動作モードにおけるバイアス関係を示す図である。
【図１１】本発明の第２の実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭの図１におけるＩ−Ｉ’線に沿った断面図である。
【図１２】同ＮＡＮＤ型ＥＥＰＲＯＭの図１におけるII−II’線に沿った断面図である。
【図１３】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図１４】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図１５】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図１６】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図１７】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図１８】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図１９】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図２０】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図２１】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図２２】同ＮＡＮＤ型ＥＥＰＲＯＭを製造工程順に示した断面図である。
【図２３】本発明の実施形態に係る半導体装置の要部を寸法パラメータと共に概略的に示した断面図である。
【図２４】本発明の第２の実施形態の不純物濃度分布を模式的に示した図である。
【図２５】同実施形態のシリコン基板及びポリシリコン層内のキャリア濃度分布を従来例と比較して示す図である。
【図２６】同実施形態のシリコン基板及びポリシリコン層内のキャリア濃度分布を従来例と比較して示す図である。
【図２７】同実施形態のシリコン基板に印加される電圧とｐｎ接合容量との関係を従来例と比較して示す図である。
【符号の説明】
【００６８】
１０，４０…半導体基板、１１，４１…シリコン基板、１２…シリコンゲルマニウム層、１２ａ，４１ｂ…狭隘部、１３…シリコン層、１３ａ，４１ａ…ｎ型拡散層、１５…素子形成領域、２１…素子分離領域、２２…トンネル酸化膜、２３…ゲート間絶縁膜、２４，２５…層間絶縁膜、３１…浮遊ゲート、３２…制御ゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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