(57)【要約】【課題】段差部の凹角部分における配線層の断線を防止する。【解決手段】アクティブマトリクス基板４２は、ガラス基板２２と、ガラス基板２２に突出した状態で設けられたドライバ部５０と、ドライバ部５０の表面とガラス基板２２の表面とに沿って形成された段差部５３と、段差部５３の表面に設けられ、段差部５３における少なくとも一部の凹角形状を補償する絶縁性の凹角補償膜５４と、凹角補償膜５４の表面に沿って形成されると共にドライバ部５０に接続された配線層３７とを備えている。【選択図】図１
2008204966.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
上記基板に突出した状態で設けられ、半導体素子を有する半導体デバイス部と、
上記半導体デバイス部の表面と上記基板の表面とに沿って形成された段差部と、
上記段差部の表面に設けられ、上記段差部における少なくとも一部の凹角形状を補償する絶縁性の凹角補償膜と、
上記凹角補償膜の表面に沿って形成されると共に上記半導体デバイス部に接続された配線層とを備えている
ことを特徴とする半導体装置。
【請求項２】
請求項１において、
上記凹角補償膜の表面は、凸状曲面に形成されている
ことを特徴とする半導体装置。
【請求項３】
請求項１において、
上記凹角補償膜は、感光性樹脂により構成されている
ことを特徴とする半導体装置。
【請求項４】
請求項１において、
上記半導体デバイス部の半導体素子は、半導体層を有し、
上記半導体層は、該半導体層の一部が剥離層に沿って分離除去されている
ことを特徴とする半導体装置。
【請求項５】
請求項１において、
上記凹角補償膜は、上記半導体デバイス部を覆う層間絶縁膜により構成されている
ことを特徴とする半導体装置。
【請求項６】
半導体素子を有する半導体デバイス部を、基板に突出した状態で形成するデバイス部形成工程と、
上記半導体デバイス部の表面と上記基板の表面とに沿って形成された段差部に対し、上記段差部における少なくとも一部の凹角形状を補償する絶縁性の凹角補償膜を形成する凹角補償膜形成工程と、
上記半導体デバイス部に接続される配線層を上記凹角補償膜の表面に沿って形成する配線層形成工程とを備えている
ことを特徴とする半導体装置の製造方法。
【請求項７】
請求項６において、
上記半導体デバイス部の半導体素子は、半導体層を有し、
上記半導体層は、半導体基板に剥離用物質をイオン注入して剥離層を形成した後に、上記半導体基板の一部を上記剥離層に沿って分離除去することにより形成されている
ことを特徴とする半導体装置の製造方法。
【請求項８】
複数の画素がマトリクス状に配置されたアクティブマトリクス基板と、該アクティブマトリクス基板に対向して設けられた対向基板と、上記アクティブマトリクス基板と上記対向基板との間に設けられた液晶層とを備えた液晶表示装置であって、
上記アクティブマトリクス基板は、透明な基板と、上記基板に突出した状態で設けられ、半導体素子を有する半導体デバイス部と、上記半導体デバイス部の表面と上記基板の表面とに沿って形成された段差部と、上記段差部の表面に設けられ、上記段差部における少なくとも一部の凹角形状を補償する絶縁性の凹角補償膜と、上記凹角補償膜の表面に沿って形成されると共に上記半導体デバイス部に接続された配線層とを備えている
ことを特徴とする液晶表示装置。
【請求項９】
請求項８において、
上記アクティブマトリクス基板は、上記複数の画素毎に、スイッチング素子と、該スイッチング素子に接続された画素電極とを備え、
上記凹角補償膜は、上記スイッチング素子を覆うように形成され、
上記配線層及び上記画素電極は、上記凹角補償膜の表面に形成されると共に、互いに同じ材料により構成されている
ことを特徴とする液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法、並びにその半導体装置を備えた液晶表示装置に関するものである。
【背景技術】
【０００２】
従来より、絶縁層の表面に単結晶のシリコン層が形成されたシリコン基板であるＳＯＩ（Silicon On Insulator）基板が知られている。ＳＯＩ基板にトランジスタ等のデバイスを形成することにより、寄生容量を低減すると共に絶縁抵抗を高くすることができる。すなわち、デバイスの高集積化や高性能化を図ることができる。上記絶縁層は、例えばシリコン酸化膜（ＳｉＯ2）により形成されている。
【０００３】
上記ＳＯＩ基板は、デバイスの動作速度を高めると共に寄生容量をさらに低減するために、単結晶シリコン層の膜厚を薄く形成することが望ましい。そこで、従来より、シリコン基板をガラス基板等の他の基板に貼り合わせた後に、シリコン基板の一部を分離除去することにより、ＳＯＩ基板を作製する方法が知られている（例えば、非特許文献１参照）。
【０００４】
ここで、上記貼り合わせによるＳＯＩ基板の作製方法について、図１０〜図１３を参照して説明する。なお、ＳＯＩ層の薄膜化の方法は、機械研磨や化学ポリッシングやポーラスシリコンを利用した手法など種々あるが、ここでは、水素注入による方法について示す。まず、図１０に示すように、第１の基板であるシリコン基板２０１の表面を酸化処理することにより、絶縁層である酸化シリコン（ＳｉＯ2）層２０２を形成する。次に、図１１に示すように、酸化シリコン（ＳｉＯ2）層２０２を介してシリコン基板２０１中に、剥離用物質である水素をイオン注入する。このことにより、シリコン基板２０１の所定の深さ位置に剥離層である水素注入層２０４を形成する。続いて、ＲＣＡ洗浄等の基板表面洗浄処理を行った後、図１２に示すように、上記酸化シリコン層２０２の表面に第２の基板である例えばシリコン基板２０３を貼り付ける。その後、熱処理を行うことにより、水素イオン注入深さ部分にマイクロクラックが形成されるため、図１３に示すように、シリコン基板２０１の一部を上記水素注入層２０４に沿って分離する。こうして、シリコン基板２０１を薄膜化してシリコン層２０１を形成する。なお、分離後、必要に応じて研磨、エッチング等の種々の手法によって所望の膜厚に薄膜化し、また、熱処理等により水素注入によって生成される結晶欠陥修復やシリコン表面の平滑化等を行う。
【０００５】
以上のようにして、シリコン基板（第２の基板）２０３の表面にＳｉＯ2層（絶縁層）２０２が形成されると共に、ＳｉＯ2層２０２の表面にシリコン層２０１が薄く形成されたＳＯＩ基板が作製される。
【非特許文献１】Michel Bruel ,"Smart-Cut:A New Silicon On Insulator Material Technology Based on Hydrogen Implantation and Wafer Bonding",Jpn.J.Appl.Phys.,Vol.36(1997),pp.1636-1641
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者らは、ＭＯＳトランジスタ等の半導体素子を有する半導体基板に対し、水素注入層を形成して半導体基板の一部を分離することにより、半導体素子を他の基板上に製造できることを見出した。さらに、上記他の基板を透明基板とすることによって、半導体層が薄膜化された半導体素子を、液晶表示装置に適用することが可能となる。
【０００７】
ここで、上記半導体素子を含む半導体デバイス部を、ガラス基板に貼り合わせることについて検討した。すなわち、図９に示すように、ガラス基板１０１に対し、ＴＦＴ（薄膜トランジスタ）１０２と、そのＴＦＴ１０２を駆動するドライバとして適用される半導体デバイス部１２０とを形成する。
【０００８】
ガラス基板１０１の表面には、第１のベースコート層１１１と、第２のベースコート層１１２とを順に積層する。第２のベースコート層１１２の上には上記ＴＦＴ１０２を形成する。ＴＦＴ１０２は、活性領域である半導体層１０３と、半導体層を覆うゲート絶縁膜１０４と、ゲート絶縁膜１０４の上に設けられたゲート電極１０５と、ゲート電極１０５を覆う絶縁膜１０６とを有する。
【０００９】
一方、上記半導体デバイス部１２０は、ＭＯＳトランジスタ１２１を有し、上記第１のベースコート層１１１、第２のベースコート層１１２、ゲート絶縁膜１０４、及び絶縁膜１０６を除去して露出させたガラス基板１０１の表面に貼り付ける。半導体デバイス部１２０の表面及びＴＦＴ１０２の表面は、絶縁層である保護層１０７によって覆う。
【００１０】
そして、半導体デバイス部１２０におけるＭＯＳトランジスタ１２１のソース電極１２２と、ＴＦＴ１０２における半導体層１０３のソース領域とを、金属等の配線層１２５によって接続する。
【００１１】
ところが、半導体デバイス部１２０がガラス基板１０１に突出した状態で貼り付けられているため、上記保護層１０７は半導体デバイス部１２０の表面とガラス基板１０１の表面とにより構成される段差面に沿って段差状に形成される。言い換えれば、保護層１０７の表面には段差部が形成される。その結果、保護層１０７の表面の段差部に形成される配線層１２５は、図９に示すように、上記段差部の凹角部分Ａにおいて断線する虞れがあることがわかった。
【００１２】
本発明は、斯かる点に鑑みてなされたものであり、その目的とするところは、基板に半導体デバイス部が突出した状態で設けられることにより段差部が形成された半導体装置に対し、その段差部の凹角部分における配線層の断線を防止しようとすることにある。
【課題を解決するための手段】
【００１３】
上記の目的を達成するために、この発明では、段差部に凹角補償膜を形成すると共に、その凹角補償膜の表面に沿って配線層を形成するようにした。
【００１４】
具体的に、本発明に係る半導体装置は、基板と、上記基板に突出した状態で設けられ、半導体素子を有する半導体デバイス部と、上記半導体デバイス部の表面と上記基板の表面とに沿って形成された段差部と、上記段差部の表面に設けられ、上記段差部における少なくとも一部の凹角形状を補償する絶縁性の凹角補償膜と、上記凹角補償膜の表面に沿って形成されると共に上記半導体デバイス部に接続された配線層とを備えている。
【００１５】
上記凹角補償膜の表面は、凸状曲面に形成されていることが好ましい。
【００１６】
上記凹角補償膜は、感光性樹脂により構成されていてもよい。
【００１７】
上記半導体デバイス部の半導体素子は、半導体層を有し、上記半導体層は、該半導体層の一部が剥離層に沿って分離除去されていてもよい。
【００１８】
上記凹角補償膜は、上記半導体デバイス部を覆う層間絶縁膜により構成されていてもよい。
【００１９】
また、本発明に係る半導体装置の製造方法は、半導体素子を有する半導体デバイス部を、基板に突出した状態で形成するデバイス部形成工程と、上記半導体デバイス部の表面と上記基板の表面とに沿って形成された段差部に対し、上記段差部における少なくとも一部の凹角形状を補償する絶縁性の凹角補償膜を形成する凹角補償膜形成工程と、上記半導体デバイス部に接続される配線層を上記凹角補償膜の表面に沿って形成する配線層形成工程とを備えている。
【００２０】
上記半導体デバイス部の半導体素子は、半導体層を有し、上記半導体層は、半導体基板に剥離用物質をイオン注入して剥離層を形成した後に、上記半導体基板の一部を上記剥離層に沿って分離除去することにより形成されていてもよい。
【００２１】
また、本発明に係る液晶表示装置は、複数の画素がマトリクス状に配置されたアクティブマトリクス基板と、該アクティブマトリクス基板に対向して設けられた対向基板と、上記アクティブマトリクス基板と上記対向基板との間に設けられた液晶層とを備えた液晶表示装置であって、上記アクティブマトリクス基板は、透明な基板と、上記基板に突出した状態で設けられ、半導体素子を有する半導体デバイス部と、上記半導体デバイス部の表面と上記基板の表面とに沿って形成された段差部と、上記段差部の表面に設けられ、上記段差部における少なくとも一部の凹角形状を補償する絶縁性の凹角補償膜と、上記凹角補償膜の表面に沿って形成されると共に上記半導体デバイス部に接続された配線層とを備えている。
【００２２】
上記アクティブマトリクス基板は、上記複数の画素毎に、スイッチング素子と、該スイッチング素子に接続された画素電極とを備え、上記凹角補償膜は、上記スイッチング素子を覆うように形成され、上記配線層及び上記画素電極は、上記凹角補償膜の表面に形成されると共に、互いに同じ材料により構成されていることが好ましい。
【００２３】
−作用−
次に、本発明の作用について説明する。
【００２４】
半導体デバイス部は基板に突出した状態で設けられているので、半導体装置には、半導体デバイス部の表面と基板の表面とに沿って段差部が形成される。この段差部には、絶縁性の凹角補償膜が設けられることにより、段差部における少なくとも一部の凹角形状が補償される。すなわち、半導体デバイス部に接続された配線層は、上記段差部の凹角形状に沿ってではなく、凹角形状が補償された上記凹角補償膜の表面に沿って形成されるため、段差部の凹角部分における断線が防止される。
【００２５】
上記凹角補償膜の表面は、平面や凹状の曲面に形成することも可能であるが、凸状の曲面に形成することによって、より確実に断線を防止することが可能となる。また、凹角補償膜を感光性樹脂により構成することにより、フォトリソグラフィにより容易且つ高精度にパターン形成することが可能となる。
【００２６】
上記半導体デバイス部の半導体層は、半導体基板に剥離用物質をイオン注入して剥離層を形成した後に、上記半導体基板の一部を剥離層に沿って分離除去することによって形成することができる。このことにより、半導体層を薄く形成して、半導体デバイス部の動作速度を高めると共に寄生容量をさらに低減することが可能となる。
【００２７】
また、上記半導体装置を液晶表示装置のアクティブマトリクス基板に適用する場合には、アクティブマトリクス基板のスイッチング素子を覆うように凹角補償膜を形成し、その凹角補償膜の表面に対して、配線層及び画素電極を互いに同じ材料で形成することができる。そうすれば、配線層及び画素電極を同じ工程で形成することができ、製造コストの低減を図ることが可能となる。
【発明の効果】
【００２８】
本発明によれば、段差部に凹角補償膜を形成すると共に、その凹角補償膜の表面に沿って配線層を形成するようにしたので、段差部の凹角部分における配線層の断線を防止することができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施形態を図面に基づいて詳細に説明する。尚、本発明は、以下の実施形態に限定されるものではない。
【００３０】
《発明の実施形態１》
図１〜図７は、本発明の実施形態１を示している。図７は、液晶表示装置Ｓの要部を概略的に示す断面図である。図１は、アクティブマトリクス基板４２の要部を拡大して示す断面図である。また、図１〜図６は、半導体装置であるアクティブマトリクス基板４２、及び半導体デバイス部であるドライバ部５０の製造方法を説明する断面図である。
【００３１】
液晶表示装置Ｓは、図７に示すように、アクティブマトリクス基板４２と、このアクティブマトリクス基板４２に対向して設けられた対向基板４３と、これらの基板４２，４３の間に形成された液晶層４４とを備えている。
【００３２】
上記アクティブマトリクス基板４２には、複数の画素（図示省略）が設けられ、図１に示すようなスイッチング素子であるＴＦＴ（薄膜トランジスタ）３０が各画素毎に形成されている。また、アクティブマトリクス基板４２は、液晶層４４側の表面に配向膜４５が設けられると共に、液晶層４４とは反対側の表面に偏光板４６が積層されている。また、アクティブマトリクス基板４２には、各ＴＦＴ３０を駆動制御するためのドライバ部５０が実装されている。
【００３３】
上記対向基板４３には、図示を省略するが、カラーフィルタやＩＴＯからなる共通電極等が形成されている。また、対向基板４３は、液晶層４４側の表面に配向膜４７が設けられると共に、液晶層４４とは反対側の表面に偏光板４８が積層されている。また、上記液晶層４４は、アクティブマトリクス基板４２と対向基板４３との間に介在されたシール部材４９によって封止されている。こうして、液晶表示装置Ｓは、ＴＦＴ３０により液晶層４４における液晶分子の配向状態を各画素毎に制御して、所望の表示を行うようになっている。
【００３４】
上記ＴＦＴ３０は、図１に示すように、透明基板であるガラス基板２２の表面に順に積層された第１のベースコート層３１及び第２のベースコート層３２を介して設けられている。第１のベースコート層３１は、例えばＳｉＮ層により構成されてガラス基板２２の表面に積層されている。一方、第２のベースコート層３２は、例えばＴＥＯＳ層により構成されて上記第１のベースコート層３１の表面に積層されている。
【００３５】
そして、ＴＦＴ３０は、活性領域を含む半導体層３３と、半導体層３３を覆うゲート絶縁膜３４と、ゲート絶縁膜３４の上に設けられたゲート電極３５と、ゲート電極３５を覆う保護膜３６とを有している。半導体層３３は、ソース領域３３ｓと、ドレイン領域３３ｄと、これらソース領域３３ｓ及びドレイン領域３３ｄの間に形成されたチャネル領域３３ｃとにより構成されている。
【００３６】
上記ドライバ部５０は、図１に示ように、ガラス基板２２の表面に突出した状態で設けられ、半導体素子であるＭＯＳトランジスタ５１を有している。ガラス基板２２には、第１の平坦化膜である絶縁膜２１と、第２の平坦化膜である層間絶縁膜１８と、層間絶縁膜１５と、絶縁膜１４とがこの順に積層されている。
【００３７】
絶縁膜１４の上には、ゲート酸化膜７とＬＯＣＯＳ酸化膜６とが形成されている。ゲート酸化膜７と上記絶縁膜１４との間には、ゲート電極８とサイドウォール１１とが形成されている。サイドウォール１１はゲート電極８の左右両側面にそれぞれ形成されている。
【００３８】
一方、上記絶縁膜２１には、層間絶縁膜１８との間においてソース電極２０ｓ及びドレイン電極２０ｄが形成されている。また、上記層間絶縁膜１８、層間絶縁膜１５、絶縁膜１４及びゲート酸化膜７には、これらの各膜１８，１５，１４，７を貫通するコンタクトホール１９ｓ，１９ｄが形成され、各コンタクトホール１９ｓ，１９ｄの内部には導電性材料が充填されている。コンタクトホール１９ｓ内の導電性材料はソース電極２０ｓと一体に形成される一方、コンタクトホール１９ｄ内の導電性材料はドレイン電極２０ｄと一体に形成されている。
【００３９】
上記ゲート酸化膜７の表面には、単結晶シリコン層である半導体層１が形成されている。半導体層１は、ＬＯＣＯＳ酸化膜６によって隣り合う他の半導体層（図示省略）との間が分離された状態で、絶縁膜である保護膜５２により被覆されている。また、保護膜５２は、ドライバ部５０の側面及び上記ＴＦＴ３０をも被覆している。こうして、保護膜５２には、ドライバ部５０の表面とガラス基板２２の表面とに沿って段差部５３が形成されている。
【００４０】
半導体層１は、後述するように、半導体基板に剥離用物質をイオン注入して剥離層を形成した後に、上記半導体基板の一部を上記剥離層に沿って分離除去することにより形成されている。半導体層１は、保護膜５２側において分離されている。剥離用物質には、水素及び不活性ガス元素の少なくとも一方を適用することができる。
【００４１】
半導体層１には活性領域４０が形成され、この活性領域４０は、チャネル領域４１と、その左右両側に形成された低濃度不純物領域１０ｓ，１０ｄと、さらにその左右両側に形成された高濃度不純物領域１３ｓ，１３ｄとにより構成されている。上記低濃度不純物領域１０ｓ，１０ｄ及び高濃度不純物領域１３ｓ，１３ｄには、例えばリン等のＮ型不純物が注入されている。低濃度不純物領域１０ｓ，１０ｄは、いわゆるＬＤＤ領域を構成している。また、高濃度不純物領域１３ｓはソース領域を構成する一方、高濃度不純物領域１３ｄはドレイン領域を構成している。
【００４２】
チャネル領域４１は、ゲート酸化膜７を介して上記ゲート電極８に対向するように形成されている。また、低濃度不純物領域１０ｓ，１０ｄは、ゲート酸化膜７を介して上記サイドウォール１１に対向して形成されている。そして、高濃度不純物領域１３ｓにはコンタクトホール１９ｓを介して上記ソース電極２０ｓが接続される一方、高濃度不純物領域１３ｄにはコンタクトホール１９ｄを介して上記ドレイン電極２０ｄが接続されている。
【００４３】
上記ドライバ部５０とＴＦＴ３０とは、配線層３７を介して接続されている。すなわち、上記ドライバ部５０には、ソース電極２０ｓの上方で、層間絶縁膜１８、層間絶縁膜１５、絶縁膜１４、ＬＯＣＯＳ酸化膜６及び保護膜５２を貫通するコンタクトホール３８が形成されている。一方、上記ＴＦＴ３０には、ソース領域３３ｓの上方で、ゲート絶縁膜３４及び保護膜３６，５２を貫通するコンタクトホール３９が形成されている。これら各コンタクトホール３８，３９の内部には導電性材料が充填されている。
【００４４】
本発明の特徴として、図１に示すように、上記段差部５３の表面には、段差部５３における少なくとも一部の凹角形状を補償する絶縁性の凹角補償膜５４が設けられている。本実施形態では、凹角補償膜５４は、段差部５３の凹角部分５５と、凸角部分５６との双方を覆っている。尚、本発明はこれに限らず、凹角補償膜５４は、少なくとも凹角部分５５を覆うことにより、その凹角形状を無くすように構成されていればよい。
【００４５】
凹角補償膜５４は、感光性樹脂により構成されている。凹角補償膜５４の表面は、凸状曲面に形成されている。そして、上記配線層３７は凹角補償膜５４の表面に沿って形成されている。こうして、段差部５３の凹角部分５５は、凹角補償膜５４により覆われて、配線層３７が形成される凹角補償膜５４の表面に現れないようになっている。
【００４６】
尚、凹角補償膜５４の表面は、凸状の曲面以外に、傾斜面であってもよく、なだらかな凹状の曲面であってもよい。そのことによっても、配線層３７の断線を防止することが可能となる。
【００４７】
また、上記ＴＦＴ３０におけるドレイン領域３３ｄの上には、ゲート絶縁膜３４及び保護膜３６，５２を貫通するコンタクトホール５８が形成されている。そして、ドレイン領域３３ｄは、コンタクトホール５８を介して、保護膜５２の上に形成されたドレイン電極５９に接続されている。
【００４８】
上記保護膜５２の上には、配線層３７を覆うように層間絶縁膜６１が形成されている。層間絶縁膜６１にはドレイン電極５９の上においてドレイン電極５９が露出するようにコンタクトホール６２が形成されている。そして、層間絶縁膜６１の表面には、画素電極６３が形成され、コンタクトホール６２を介してドレイン電極５９に接続されている。すなわち、画素電極６３は画素毎に設けられてＴＦＴ３０に接続されている。
【００４９】
また、層間絶縁膜６１には、ドライバ部５０の上において配線層３７が露出するようにコンタクトホール６４が形成されている。そして、層間絶縁膜６１の表面には、配線部６５が形成され、コンタクトホール６４を介して配線層３７に接続されている。さらに、層間絶縁膜６１の上には、図示省略の配向膜が形成される。
【００５０】
−製造方法−
次に、ドライバ部５０及びアクティブマトリクス基板４２の製造方法について説明する。アクティブマトリクス基板４２の製造方法には、ドライバ部５０の製造工程であるデバイス部形成工程と、凹角補償膜形成工程と、配線層形成工程とが含まれる。
【００５１】
まず、ガラス基板２２にベースコート層であるＳｉＮ層３１及びＴＥＯＳ層３２をこの順に積層する。次に、上記ＴＥＯＳ層３２の上にＴＦＴ３０を形成する。すなわち、まず、ＴＥＯＳ層３２の表面に半導体層３３をフォトリソグラフィによりパターン形成する。続いて、上記ＴＥＯＳ層３２の上に上記半導体層３３を覆うように、ゲート絶縁膜３４を積層する。その後、半導体層３３の一部に重なるように、ゲート電極３５をフォトリソグラフィによりパターン形成する。このゲート電極３５をマスクとして、半導体層３３に不純物元素をイオン注入した後に、保護膜３６でゲート電極３５を覆う。こうして、ガラス基板２２上にＴＦＴ３０を形成する。
【００５２】
続いて、エッチング工程を行い、ガラス基板２２におけるドライバ部５０を貼り付ける領域を露出させる。その後、露出したガラス基板２２に対してドライバ部５０を突出した状態で形成するデバイス部形成工程を行う。
【００５３】
デバイス部形成工程には、酸化膜形成工程と、ゲート電極形成工程と、活性領域形成工程と、剥離層形成工程と、平坦化膜形成工程と、貼付工程と、分離工程と、保護膜形成工程とが含まれる。
【００５４】
酸化膜形成工程では、シリコン基板である半導体基板１（一部が分離される前の上記半導体層１に相当する）にＰウェル領域４を形成すると共に、ＬＯＣＯＳ酸化膜６及びゲート酸化膜７を形成する。
【００５５】
すなわち、図２に示すように、半導体基板１に熱酸化膜２を形成し、Ｐ型不純物元素（例えばホウ素）を半導体基板１の内部にイオン注入する。続いて、上記半導体基板１に熱処理を行い、イオン注入されたＰ型不純物元素を拡散すると共に活性化させることによって、Ｐウェル領域４を形成する。
【００５６】
次に、熱酸化膜２の表面に窒化珪素膜５をパターン形成した後に、熱酸化膜２及び半導体基板１に対してＬＯＣＯＳ酸化を行い、窒化珪素膜５の左右両側にＬＯＣＯＳ酸化膜６を形成する。次に、図３に示すように、窒化珪素膜５及び熱酸化膜２を一旦除去した後に、熱酸化膜２が形成されていた領域にゲート酸化膜７を形成する。
【００５７】
次に行うゲート電極形成工程では、ゲート酸化膜７の表面に積層した導電性材料をフォトリソグラフィ法等によりパターニングして、ゲート電極８を半導体基板１に形成する（図４参照）。
【００５８】
次に、活性領域形成工程では、図４に示すように、上記半導体基板１のＰウェル領域４に活性領域４０を形成する。まず、ゲート電極８をマスクとして、リン等のＮ型不純物元素をイオン注入し、Ｎ型低濃度不純物領域１０ｓ，１０ｄを形成する。続いて、ゲート酸化膜７の表面にＣＶＤ等によりＳｉＯ2膜を形成した後に、異方性ドライエッチングを行うことにより、ゲート電極８の両側壁にサイドウォール１１を形成する。
【００５９】
続いて、ゲート電極８及びサイドウォール１１をマスクとして、リン等のＮ型不純物元素をイオン注入することにより、Ｎ型高濃度不純物領域１３ｓ，１３ｄを形成する。その結果、低濃度不純物領域１０ｓ，１０ｄは、ゲート酸化膜７を介してサイドウォール１１に対向する領域に形成されることとなる。その後、ＳｉＯ2等の絶縁膜１４を形成した後に、上記低濃度不純物領域１０ｓ，１０ｄ及び高濃度不純物領域１３ｓ，１３ｄに対して熱処理を行い、イオン注入した不純物元素の活性化を行う。
【００６０】
次に、剥離層形成工程では、図４に示すように、絶縁膜１４の表面に層間絶縁膜１５を積層した後に、上記半導体基板１のＰウェル領域に対し、上記層間絶縁膜１５を介して水素や、Ｈｅ及びＮｅ等の不活性ガス元素からなる剥離用物質をイオン注入する。こうして、図５に示すように、半導体基板１に対し、剥離用物質が含まれる剥離層１７を形成する。
【００６１】
次に、平坦化膜形成工程では、図５に示すように、半導体基板１及び層間絶縁膜１５を覆うようにＳｉＯ2膜を形成し、ＣＭＰ（Chemical Mechanical Polishing）等により平坦化することによって、層間絶縁膜１８を形成する。
【００６２】
続いて、ソース電極２０ｓ及びドレイン電極２０ｄを形成する。まず、図６に示すように、上記層間絶縁膜１８、層間絶縁膜１５、絶縁膜１４、及びゲート酸化膜７を貫通するコンタクトホール１９ｓ，１９ｄを形成する。コンタクトホール１９ｓは、上記高濃度不純物領域（ソース領域）１３ｓの上方に形成する一方、コンタクトホール１９ｄは、上記高濃度不純物領域（ドレイン領域）１３ｄの上方に形成する。そして、導電性材料を上記コンタクトホール１９ｓ，１９ｄの内部と層間絶縁膜１８の表面とに設けた後にパターニングする。そのことにより、コンタクトホール１９ｓの上方位置にソース電極２０ｓを形成する一方、コンタクトホール１９ｄの上方位置にドレイン電極２０ｄを形成する。続いて、絶縁膜２１を形成した後に、ＣＭＰ等によりその表面を平坦化する。
【００６３】
次に、貼付工程において、図１に示すように、絶縁膜２１の表面を洗浄した後に、その平坦化された表面を、上記第２エッチング工程で露出されたガラス基板２２の表面に貼り付ける。
【００６４】
次に行う分離工程では、４００〜６００℃程度の温度で熱処理を行う。このことにより、図１に示すように、Ｐウェル領域４を含む半導体基板１の一部を剥離層１７に沿って分離して、ドライバ部５０のＭＯＳトランジスタ５１をガラス基板２２の上に移す。尚、本実施形態では、分離工程において一部が分離された半導体基板１を、半導体層１と称する。
【００６５】
次に、保護膜形成工程では、剥離層１７をエッチング等により取り除いた後、チャネル領域４１を薄膜化すると共に、ＬＯＣＯＳ酸化膜６を露出させて素子分離を行うために、半導体層１をさらにエッチングする。その後、露出した半導体層１の表面とドライバ部５０の側面とを保護し、電気絶縁性を確保するために、保護膜５２を形成する。
【００６６】
以上により、デバイス部形成工程を終了する。
【００６７】
次に、凹角補償膜形成工程では、段差部５３に凹角補償膜５４を形成する。まず、感光性樹脂の絶縁膜をドライバ部５０を覆うように保護膜５２の表面に一様に設ける。その後、上記絶縁膜を例えばフォトリソグラフィによりパターニングすることによって、段差部５３の凹角部分５５を覆う凹角補償膜５４を形成する。本実施形態では、図１に示すように、段差部５３における凹角部分５５の一部を覆うように、凹角補償膜５４を形成しているが、本発明はこれに限らず、ドライバ部５０の周縁に沿って、段差部５３における凹角部分５５の全てを覆うように凹角補償膜５４を形成するようにしてもよい。このとき、凹角補償膜５４の表面は凸状の曲面に形成する。
【００６８】
次に、配線層形成工程では、配線層３７を凹角補償膜５４の表面に沿って形成する。まず、ドライバ部５０に対し、ソース電極２０ｓの上方で、層間絶縁膜１８、層間絶縁膜１５、絶縁膜１４、ＬＯＣＯＳ酸化膜６及び保護膜５２を貫通するコンタクトホール３８を形成する。また、ＴＦＴ３０におけるソース領域３３ｓの上方に、ゲート絶縁膜３４及び保護膜３６，５２を貫通するコンタクトホール３９を形成する。続いて、各コンタクトホール３８，３９の内部に導電性材料を充填すると共に、保護膜５２及び凹角補償膜５４の表面に導電性膜を一様に形成する。その後、上記導電性膜をパターニングすることによって、ドライバ部５０のソース電極２０ｓとＴＦＴ３０のソース領域３３ｓとを接続する配線層３７を形成する。
【００６９】
また、この配線層形成工程において、配線層３７と同時にドレイン電極５９を形成することが好ましい。すなわち、ＴＦＴ３０におけるドレイン領域３３ｄの上方に、ゲート絶縁膜３４及び保護膜３６を貫通するコンタクトホール５８を形成する。そして、コンタクトホール５８の内部に配線層３７を形成する導電性材料を充填すると共に保護膜５２の表面に上記導電性膜を形成する。この導電性膜を上記配線層３７と同時にパターニングすることにより、ドレイン電極５９を形成する。
【００７０】
次に、画素電極形成工程を行う。まず、感光性樹脂の層間絶縁膜６１を、保護膜５２の上においてＴＦＴ３０及びドライバ部５０を覆うように一様に形成する。その後、層間絶縁膜６１に対し、ドレイン電極５９の上方にコンタクトホール６２を形成すると共に、ドライバ部５０の上における配線層３７の上方にコンタクトホール６４を形成する。続いて、ＩＴＯ等の導電性膜を層間絶縁膜６１及び各コンタクトホール６２，６４の内部に形成した後に、フォトリソグラフィ等により所定の形状にパターニングすることによって、ドレイン電極５９に接続される画素電極６３と、配線層３７に接続される配線部６５とを形成する。
【００７１】
以上の各工程により、アクティブマトリクス基板４２を製造する。アクティブマトリクス基板４２は、対向基板４３に貼り合わされて、その対向基板４３との間に液晶層４４が形成されることによって、液晶表示装置Ｓが製造される。
【００７２】
−実施形態１の効果−
半導体層１の一部を剥離層に沿って分離除去して形成したドライバ部５０が、ガラス基板２２に突出した状態で形成されると、ドライバ部５０の表面とガラス基板２２の表面とに沿った段差部５３が形成されてしまう。本実施形態によると、このような段差部５３が形成されたとしても、その段差部５３の凹角部分５５を凹角補償膜５４によって覆うようにしたので、ドライバ部５０とＴＦＴ３０とを繋ぐ配線層３７を、凹角補償膜５４の表面に沿って形成することができる。すなわち、配線層３７を断線が生じ易い段差部５３の凹角部分５５ではなく、凹角形状を補償する凹角補償膜５４の表面に形成することが可能となるため、配線層３７の断線を未然に防止することができる。特に、凹角補償膜５４の表面が凸状曲面に形成されているので、配線層３７の断線をより確実に防止することが可能となる。また、凹角補償膜５４を感光性樹脂により構成したので、フォトリソグラフィにより容易且つ高精度にパターン形成することができる。
【００７３】
《発明の実施形態２》
図８は、本発明の実施形態２を示している。尚、以下の実施形態では、図１〜７と同じ部分については同じ符号を付して、その詳細な説明を省略する。
【００７４】
本実施形態は、凹角補償膜５４が層間絶縁膜６１により構成されている点に特徴がある。ＴＦＴ３０におけるソース領域３３ｓの上方の保護膜５２には、ソース電極７０が形成され、コンタクトホール３９を介してソース領域３３ｓに接続されている。層間絶縁膜６１には、ソース電極７０の上にコンタクトホール７２が形成されている。
【００７５】
一方、ドライバ部５０の上の保護膜５２には、配線部７１が形成されている。配線部７１はコンタクトホール３８を介してドライバ部５０におけるソース電極２０ｓに接続されている。層間絶縁膜６１には、配線部７１の上にコンタクトホール６４が形成されている。
【００７６】
そして、層間絶縁膜６１の表面には、画素電極６３及び配線層３７が形成されている。配線層３７は、コンタクトホール７２を介してＴＦＴ３０のソース電極７０に接続される一方、コンタクトホール６４を介してドライバ部５０の配線部７１に接続されている。こうして、ドライバ部５０のソース電極２０ｓは、配線層３７を介してＴＦＴ３０のソース電極７０に接続されている。
【００７７】
また、図８に示すように、段差部５３は層間絶縁膜６１により覆われているため、段差部５３の凹角形状は、層間絶縁膜６１によって補償されている。つまり、段差部５３を覆っている層間絶縁膜６１は、凹角補償膜５４を構成している。
【００７８】
本実施形態のアクティブマトリクス基板４２を製造する場合には、ＴＦＴ３０及びドライバ部５０を覆うように層間絶縁膜６１を保護膜５２の表面に一様に形成した後に、フォトリソグラフィ等によって、各コンタクトホール６２，６４，７２をそれぞれ同時に形成する。このことにより、凹角補償膜５４も形成される。続いて、層間絶縁膜６１（つまり凹角補償膜５４）の表面にＩＴＯ等の導電性膜を一様に形成した後に、所定の形状にパターニングして、画素電極６３と配線層３７とを同時に形成する。こうして、配線層３７及び画素電極６３は、同じ工程で同じ材料により形成されている。
【００７９】
したがって、この実施形態２によると、上記実施形態１と同様の効果を得ることができる。そのことに加え、配線層３７及び画素電極６３を同じ工程で同じ材料により形成できるため、工程数を増加させないで製造コストの低減を図ることができる。
【００８０】
《その他の実施形態》
上記実施形態では、凹角補償膜５４を感光性樹脂により構成し、フォトリソグラフィによりパターン形成するようにしたが、本発明はこれに限らず、凹角補償膜５４を非感光性樹脂により構成して、ドライエッチング等によりパターン形成するようにしてもよい。このことによっても、凹角補償膜５４を形成することができる。
【産業上の利用可能性】
【００８１】
以上説明したように、本発明は、半導体装置及びその製造方法、並びにその半導体装置を備えた液晶表示装置について有用であり、特に、段差部の凹角部分における配線層の断線を防止する場合に適している。
【図面の簡単な説明】
【００８２】
【図１】実施形態１のアクティブマトリクス基板を拡大して示す断面図である。
【図２】酸化膜形成工程において形成された窒化珪素膜を示す断面図である。
【図３】酸化膜形成工程において形成されたゲート酸化膜を示す断面図である。
【図４】剥離層形成工程において形成された層間絶縁膜を示す断面図である。
【図５】剥離層形成工程において形成された剥離層を示す断面図である。
【図６】平坦化膜形成工程において形成された平坦化膜及び電極を示す断面図である。
【図７】液晶表示装置の要部を模式的に示す断面図である。
【図８】実施形態２のアクティブマトリクス基板を拡大して示す断面図である。
【図９】アクティブマトリクス基板の配線部が断線した状態を示す断面図である。
【図１０】従来のＳＯＩ基板の作製工程において、酸化シリコン層を形成した状態を示す図である。
【図１１】従来のＳＯＩ基板の作製工程において、水素注入層を形成した状態を示す図である。
【図１２】従来のＳＯＩ基板の作製工程において、ガラス基板に貼り付けた状態を示す図である。
【図１３】従来のＳＯＩ基板の作製工程において、シリコン層の一部を分離した状態を示す図である。
【符号の説明】
【００８３】
Ｓ      液晶表示装置
１      半導体層、 半導体基板
１７      剥離層
２２      ガラス基板（基板）
３０      ＴＦＴ（スイッチング素子）
３７      配線層
４２      アクティブマトリクス基板（半導体装置）
４３      対向基板
４４      液晶層
５０      ドライバ部（半導体デバイス部）
５１      ＭＯＳトランジスタ（半導体素子）
５３      段差部
５４      凹角補償膜
６３      画素電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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