(57)【要約】【課題】配線を増加させることなく、通常メモリと冗長メモリの置き換えを行うことができ、配線性を向上することができる半導体装置を提供する。【解決手段】ＢＩＳＴモードにおいてテスト信号をＲＡＭ４及び冗長ＲＡＭ５に入力するテスト信号配線１３と、通常モードにおいて入力信号をＲＡＭ４に入力する通常信号配線１２と、ＲＡＭ４が不良となった場合に、通常信号配線１２とテスト信号配線１３とを接続する３ステートバッファ６１と、を備え、ＲＡＭ４が不良となった場合に、当該ＲＡＭ４に入力される入力信号が、３ステートバッファ６１により通常信号配線１２と接続されたテスト信号配線１３を介して冗長ＲＡＭ５に入力されるように構成した。【選択図】図１
2008310923.tif 000002
【特許請求の範囲】
【請求項１】
通常メモリと、冗長メモリと、を備える半導体装置であって、
テスト動作時にテスト信号を前記通常メモリ及び前記冗長メモリに入力するテスト信号配線と、
通常動作時に入力信号を前記通常メモリに入力する通常信号配線と、
前記通常メモリが不良となった場合に、前記通常信号配線と前記テスト信号配線とを接続する接続部と、を備え、
前記通常メモリが不良となった場合に、当該通常メモリに入力される入力信号が、前記接続部により前記通常信号配線と接続された前記テスト信号配線を介して前記冗長メモリに入力される半導体装置。
【請求項２】
前記通常メモリが不良となった場合に、前記通常信号配線と前記テスト信号配線とを接続するように前記接続部を制御する制御部を備える請求項１に記載の半導体装置。
【請求項３】
前記通常メモリを複数備える請求項１又は２に記載の半導体装置。
【請求項４】
前記テスト信号を生成し、当該テスト信号が入力された前記通常メモリから出力される出力信号に基づいて、当該通常メモリに不良があるか否かをテストするテスト回路を備える請求項１乃至３の何れか一項に記載の半導体装置。
【請求項５】
テスト動作時に、前記テスト回路によるテスト結果を記憶する記憶部を備え、
前記制御部は、前記記憶部に記憶されたテスト結果に基づいて前記接続部を制御する請求項４に記載の半導体装置。
【請求項６】
前記記憶部は、不揮発性記憶素子を備え、
前記不揮発性記憶素子は、前記テスト結果を記憶する請求項５に記載の半導体装置。
【請求項７】
前記記憶部は、揮発性記憶素子を備え、
前記揮発性記憶素子は、前記テスト結果を記憶する請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ＲＡＭの不良の有無をテストするテスト回路と冗長ＲＡＭを有する半導体装置に関する。
【背景技術】
【０００２】
従来、メモリの一部に不良がある場合に、半導体装置に予備のメモリ（以下、冗長メモリと称する。）を設け、不良メモリを冗長メモリに置き換えることが行われている。これにより、不良メモリを有する半導体装置の救済を行っている。そして、半導体装置に冗長メモリを設ける様々な方法が知られている。例えば、予め、冗長メモリセルを有するＲＡＭ（Random  Access  Memory）を設ける方法がある。この場合には、ＲＡＭ内に不良のメモリセルが生じた場合に、当該不良メモリセルを冗長メモリセルと置き換える。また、冗長ＲＡＭを設ける方法がある（例えば、特許文献１）。この場合には、不良のＲＡＭを冗長ＲＡＭと置き換える。
【０００３】
具体的には、特許文献１に記載の半導体装置は、各メモリブロック毎に、４つのＳＲＡＭマクロを有している。また、半導体装置は、冗長専用ＳＲＡＭマクロ、切換制御回路、バス切替回路等を有している。切換制御回路は、信号線を介して各ＳＲＡＭマクロと接続されている。また、切換制御回路は、バス切替回路と接続されている。バス切替回路は、冗長専用ＲＡＭマクロと接続されている。また、バス切替回路は、信号線を介して各ＳＲＡＭマクロと接続されている。そして、切換制御回路は、欠陥が存在するＳＲＡＭマクロと冗長専用ＳＲＡＭマクロとを置き換えるように、バス切替回路を制御する。
【０００４】
ところで、半導体装置には、当該半導体装置に内蔵されたメモリをテストするためのＢＩＳＴ（Built  In  Self  Test）回路を有するものがある。ＢＩＳＴ回路は、テストパタン生成器、比較器を有する。テストパタン生成器は、テストパタンを生成し、当該テストパタンをテストする対象回路に与える。比較器は、対象回路から出力される出力パタンを期待出力パタンと比較し、比較結果を出力する。
【０００５】
また、半導体装置には、ゲートアレイやストラクチャードＡＳＩＣと呼ばれるものがある。ゲートアレイやストラクチャードＡＳＩＣは、シリコンウェハ上に予めトランジスタや基本セルが搭載され、配線が構成された下地の上に、顧客の所望する回路を構成したものである。ゲートアレイやストラクチャードＡＳＩＣを利用することにより、一から半導体装置を設計して製造するのに比べて、製造期間が短縮化される。そのため、近年、需要が高まっている。
【０００６】
そして、ゲートアレイやストラクチャードＡＳＩＣでは、当該下地上に複数のＲＡＭを有している。この場合、当該下地の上地配線層にＢＩＳＴ回路が構成されることが多い。
また、様々な顧客向けに共通の下地を準備するため、顧客によっては、下地上に未使用となるＲＡＭが発生する場合がある。そして、未使用のＲＡＭを冗長ＲＡＭとして利用できるように配線を行うと、未使用ＲＡＭを有効利用することができる。
【特許文献１】特開２００１−１１０１９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、顧客によって、個々のＲＡＭはそれぞれ別の回路と接続されることが多い。従って、特許文献１のように隣り合うＲＡＭが同一バスに接続されるとは限らない。このような場合、個々のＲＡＭ毎に冗長ＲＡＭを設けることとなるが、現実的ではない。
さらに、特許文献１のように、バス切替回路を設けて、各ＲＡＭと冗長ＲＡＭとの置き換えを行う場合、バス切替回路と各ＲＡＭとを接続する切替信号配線、バス切替回路と冗長ＲＡＭとを接続する冗長信号配線を必要とする。このため、ＲＡＭの数が増えるほど、バス切替回路に接続する切替信号配線が増加してしまうため、配線性の点で問題がある。また、ＢＩＳＴ回路を搭載すると、ＢＩＳＴ回路と各ＲＡＭを接続するテスト信号配線が必要となり、さらに配線数が増加してしまう。
【０００８】
以下に、上述した従来技術の問題点について図５を参照しながら詳述する。図５に、特許文献１の半導体装置にＢＩＳＴ回路を設けた場合の回路図を示す。図５に示す半導体装置２００は、第１のロジック回路２０１、ＢＩＳＴ回路２０２、切換制御回路２０３、バス切替回路２０４、ＲＡＭ２０５＿１、・・・２０５＿Ｘ、冗長ＲＡＭ２０６、第１のセレクタ２０７＿１、・・・２０７＿Ｘ、第２のセレクタ２０８、第３のセレクタ２０９＿１、・・・２０９＿Ｘ、第２のロジック回路２１０を有している。
なお、以下の説明において、個々のＲＡＭ２０５＿１、・・・２０５＿Ｘを特に区別しない場合には、単にＲＡＭ２０５と記載する。同様に、第１のセレクタ２０７＿１、・・・２０７＿Ｘ、第３のセレクタ２０９＿１、・・・２０９＿Ｘを、特に区別しない場合、それぞれ、単に第１のセレクタ２０７、第３のセレクタ２０９と記載する。
【０００９】
第１のセレクタ２０７＿１、・・・２０７＿Ｘは、第１のロジック回路２０１と入力信号配線２１１＿１、・・・２１１＿Ｘ（以下、個々の入力信号配線２１１＿１、・・・２１１＿Ｘを特に区別しない場合、単に入力信号配線２１１と記載する。）を介して接続されている。また、第１のセレクタ２０７は、ＢＩＳＴ回路２０２とテスト信号配線２１２を介して接続されている。また、第１のセレクタ２０７は、ＲＡＭ２０５と接続されている。そして、第１のセレクタ２０７は、通常動作時において第１のロジック回路２０１から出力される入力信号を選択してＲＡＭ２０５に入力させる。また、第１のセレクタ２０７は、テスト動作時においてＢＩＳＴ回路２０２から出力されるテスト信号を選択してＲＡＭ２０５に入力させる。
また、第２のセレクタ２０８は、テスト信号配線２１２を介してＢＩＳＴ回路２０２と接続されている。また、第２のセレクタ２０８は、冗長信号配線２１４を介してバス切替回路２０４と接続されている。
【００１０】
また、入力信号配線２１１＿１、・・・２１１＿Ｘは、切替信号配線２１３＿１、・・・２１３＿Ｘ（以下、個々の切替信号配線２１３＿１、・・・２１３＿Ｘを特に区別しない場合、単に切替信号配線２１３と記載する。）を介してバス切替回路２０４と接続されている。また、バス切替回路２０４は、冗長信号配線２１４を介して冗長ＲＡＭ２０６と接続されている。また、切換制御回路２０３は、バス切替回路２０４及び第３のセレクタ２０９と接続されている。そして、何れかのＲＡＭ２０５が不良となった場合に、切換制御回路２０３は、第１のロジック回路２０１から出力される入力信号が切替信号配線２１３、バス切替回路２０４、冗長信号配線２１４を介して冗長ＲＡＭ２０６に入力するようにバス切替回路２０４を制御する。
【００１１】
図５に示すように、バス切替回路２０４には、ＲＡＭ２０５の数だけ、切替信号配線２１３が接続される。また、ＢＩＳＴ回路から、ＲＡＭ２０５の数だけ分岐してテスト信号配線２１２が配線される。また、切替信号配線２１３、テスト信号配線２１２には、ＲＡＭ２０５内のメモリセルを指定する複数のアドレス線、複数のデータ線、制御信号線が含まれる（図５において、太線は複数の信号線からなる配線を示し、細線は、１本の信号線を示す。）。そのため、配線数が多くなり、配線性が悪い。
【課題を解決するための手段】
【００１２】
本発明の第１の態様にかかる半導体装置は、テスト動作時にテスト信号を前記通常メモリ及び前記冗長メモリに入力するテスト信号配線と、通常動作時に入力信号を前記通常メモリに入力する通常信号配線と、前記通常メモリが不良となった場合に前記通常信号配線と前記テスト信号配線とを接続する接続部と、を備え、前記通常メモリが不良となった場合に、当該通常メモリに入力される入力信号が、前記接続部により前記通常信号配線と接続された前記テスト信号配線を介して前記冗長メモリに入力される。
本発明においては、通常メモリが不良となった場合には、通常信号配線とテスト信号配線とが接続されて、当該通常メモリに入力される入力信号がテスト信号配線を介して冗長メモリに入力されることとなる。即ち、通常メモリ及び冗長メモリの不良を検査するためのテスト信号配線を使用して、不良となった通常メモリに入力されるはずの入力信号を冗長メモリに入力することができ、不良となった通常メモリと冗長メモリを置き換えることができる。したがって、配線を増加させることなく、通常メモリの不良をテストするとともに、通常メモリと冗長メモリの置き換えを行うことができ、配線性を向上することができる。
【発明の効果】
【００１３】
本発明により、配線を増加させることなく、通常メモリと冗長メモリの置き換えを行うことができ、配線性を向上することができる。
【発明を実施するための最良の形態】
【００１４】
以下に、本発明を適用可能な実施の形態を説明する。なお、本発明は、以下の実施の形態に限定されるものではない。
【００１５】
本発明にかかる半導体装置について図１を用いて説明する。図１は、本発明にかかる半導体装置１００の概略構成を示す回路図である。
半導体装置１００は、図１に示すように、第１のロジック回路１、ＢＩＳＴ回路２（テスト回路）、制御回路３（制御部）、ＲＡＭ４＿１、・・・、４＿Ｘ（Ｘは２以上の整数）、冗長ＲＡＭ５（冗長メモリ）、信号切替回路６＿１、・・・、６＿Ｘ（接続部）、第１のセレクタ７＿１、・・・、７＿Ｘ、ＡＮＤ回路８＿１、・・・、８＿Ｘ、第２のセレクタ９＿１、・・・、９＿Ｘ、第２のロジック回路１０、ＯＲ回路１１を有している。
また、ＢＩＳＴ回路２は、パタンジェネレータ２１、比較器２２＿１、・・・、２２＿Ｘ、２３を有している。
なお、ＲＡＭ４＿１、・・・、４＿Ｘは、通常メモリとして機能する。
また、以下の説明において、個々のＲＡＭ４＿１、・・・、４＿Ｘを特に区別しない場合、単にＲＡＭ４と記載する。同様に、信号切替回路６＿１、・・・、６＿Ｘ、第１のセレクタ７＿１、・・・、７＿Ｘ、ＡＮＤ回路８＿１、・・・、８＿Ｘ、第２のセレクタ９＿１、・・・、９＿Ｘ、比較器２２＿１、・・・、２２＿Ｘを、特に区別しない場合、それぞれ、信号切替回路６、第１のセレクタ７、ＡＮＤ回路８、第２のセレクタ９、比較器２２と記載する。
【００１６】
第１のロジック回路１は、第１のセレクタ７を介して、ＡＮＤ回路８と接続されている。また、ＲＡＭ４は、ＡＮＤ回路８と接続されている。そして、第１のロジック回路１から入力信号が、第１のセレクタ７及びＡＮＤ回路８を介して、ＲＡＭ４に入力する。ここで、第１のロジック回路１と第１のセレクタ７＿１、・・・、７＿Ｘとを接続する信号線をそれぞれ通常信号配線１２＿１、・・・、１２＿Ｘ（以下、特に個々の通常信号配線１２＿１、・・・、１２＿Ｘを区別しない場合、単に通常信号配線１２とする。）とする。通常信号配線１２には、アドレス線、データ線、制御信号線が含まれる。アドレス線は、ＲＡＭ４内のメモリセルを特定するデータを伝える。データ線は、ＲＡＭ４に記憶させるデータを伝える。制御信号線は、ＲＡＭ４を制御する信号を伝える。アドレス線、データ線の本数は、ＲＡＭの大きさによって異なる。例えば、ＲＡＭ４が１ｋｗｏｒｄ９ｂｉｔである場合には、ＲＡＭ４には、１０本のアドレス線、９本のデータ線が接続される。なお、図１、図２において、太線は複数の信号線からなる配線を示し、細線は、１本の信号線を示す。
【００１７】
第１のセレクタ７は、テスト信号配線１３により、制御回路３と接続されている。テスト信号配線１３には、通常信号配線１２と同様に、アドレス線、データ線、制御信号線が含まれる。また、制御回路３は、パタンジェネレータ２１と接続されている。そして、パタンジェネレータ２１により生成されたテスト信号は、制御回路３を介して、第１のセレクタ７に入力する。即ち、テスト信号配線１３を介して、テスト信号が第１のセレクタ７に入力する。
【００１８】
また、制御回路３は、ＢＩＳＴ制御信号線１４を介してＢＩＳＴ回路２に接続されている。そして、制御回路３は、ＢＩＳＴ回路２からＢＩＳＴ制御信号線１４を介して入力される制御信号に基づいて、テスト信号配線１３とパタンジェネレータ２１との接続を制御している。具体的には、制御回路３は、ＢＩＳＴ回路２から、通常モード（通常動作時）を指示するＢＩＳＴ制御信号が入力された場合には、テスト信号配線１３とパタンジェネレータ２１との接続を切る。また、制御回路３は、ＢＩＳＴ回路２から、ＢＩＳＴモード（テスト動作時）を指示するＢＩＳＴ制御信号が入力された場合には、テスト信号配線１３とパタンジェネレータ２１とを接続する。即ち、制御回路３は、ＢＩＳＴモードにおいて、パタンジェネレータ２１により生成されたテスト信号がテスト信号配線１３を介して第１のセレクタ７に入力されるように制御する。
【００１９】
また、第１のセレクタ７は、ＢＩＳＴ制御信号線１４を介してＢＩＳＴ回路２に接続されている。そして、第１のセレクタ７は、ＢＩＳＴ回路２から入力されるＢＩＳＴ制御信号に基づいて、第１のロジック回路１からＲＡＭ４への入力信号とパタンジェネレータ２１により生成されたテスト信号の何れか一方を選択してＡＮＤ回路８に入力する。具体的には、第１のセレクタ７は、ＢＩＳＴ回路２から、通常モードを指示するＢＩＳＴ制御信号が入力された場合には、第１のロジック回路１の入力信号を選択してＡＮＤ回路８に入力する。また、第１のセレクタ７は、ＢＩＳＴ回路２から、ＢＩＳＴモードを指示するＢＩＳＴ制御信号が入力された場合には、パタンジェネレータ２１により生成されたテスト信号を選択してＡＮＤ回路８に入力する。
【００２０】
ＡＮＤ回路８＿１、・・・、８＿Ｘは、それぞれ、切替制御信号線１５＿１、・・・、１５＿Ｘ（以下、特に個々の切替制御信号線１５＿１、・・・、１５＿Ｘを区別しない場合、単に切替制御信号線１５とする。）を介して制御回路３と接続している。また、制御回路３は、比較器２２と接続されている。そして、比較器２２から出力されたテスト結果信号の反転信号が、制御回路３及び切替制御信号線１５を介して、ＡＮＤ回路８に入力する。
【００２１】
信号切替回路６は、第１のセレクタ７に対して並列接続されている。具体的には、信号切替回路６は、通常信号配線１２とテスト信号配線１３との間に接続されている。即ち、信号切替回路６は、通常信号配線１２とテスト信号配線１３とを連結している。
また、信号切替回路６は、切替制御信号線１５により、制御回路３と接続されている。そして、比較器２２から出力されたテスト結果信号は、制御回路３及び切替制御信号線１５を介して、信号切替回路６に入力する。
【００２２】
そして、信号切替回路６は、比較器２２から出力されたテスト結果信号に基づいて、ＯＮ／ＯＦＦする。即ち、信号切替回路６は、制御回路３から入力されたテスト結果信号に基づいて、通常信号配線１２とテスト信号配線１３との接続／非接続を切り替える。具体的には、信号切替回路６は、比較器２２からＨｉｇｈのテスト結果信号が入力された場合にＯＮとなる。従って、比較器２２からＨｉｇｈのテスト結果信号が出力されると、信号切替回路６がＯＮとなり、通常信号配線１２とテスト信号配線１３とが接続される。
また、冗長ＲＡＭ５は、テスト信号配線１３と接続されている。よって、比較器２２からＨｉｇｈのテスト結果信号が出力されると、信号切替回路６がＯＮとなり、通常信号配線１２とテスト信号配線１３とが接続され、第１のロジック回路１の入力信号が当該テスト信号配線１３を介して冗長ＲＡＭ５に入力される。これにより、第１のロジック回路１からの入力信号が、ＲＡＭ４と冗長ＲＡＭ５の何れか一方に入力され、ＲＡＭ４と冗長ＲＡＭ５とが置き換えられる。
【００２３】
本実施形態では、図２に示すように、信号切替回路６＿１、・・・、６＿Ｘとして、例えば、３ステートバッファ６１＿１、・・・、６１＿Ｘ（以下、個々の３ステートバッファ６１＿１、・・・、６１＿Ｘを区別しない場合、単に、３ステートバッファ６１と記載する。）を使用する。また、３ステートバッファ６１のＥＮ端子に切替制御信号線１５が接続されている。そのため、切替制御信号線１５からＨｉｇｈのテスト結果信号が入力された場合に、３ステートバッファ６１がＯＮとなる。
【００２４】
ＲＡＭ４は、第２のセレクタ９を介して第２のロジック回路１０と接続されている。また、冗長ＲＡＭ５は、第２のセレクタ９を介して第２のロジック回路１０と接続されている。また、第２のセレクタ９は、切替制御信号線１５と接続されている。そして、第２のセレクタ９は、切替制御信号線１５から入力されるテスト結果信号に基づいて、ＲＡＭ４から出力される出力信号と冗長ＲＡＭ５から出力される出力信号の何れか一方を選択して、第２のロジック回路１０に入力する。
具体的には、第２のセレクタ９は、切替制御信号線１５からＨｉｇｈのテスト結果信号が入力された場合に、冗長ＲＡＭ５から出力される出力信号を選択して第２のロジック回路１０に入力する。従って、第２のセレクタ９は、比較器２２からＨｉｇｈのテスト結果信号が出力された場合に、冗長ＲＡＭ５から出力される出力信号を選択して第２のロジック回路１０に入力する。
【００２５】
ＲＡＭ４は、比較器２２と接続されている。また、比較器２２は、パタンジェネレータ２１と接続されている。そして、比較器２２は、パタンジェネレータ２１から出力された比較信号と、ＲＡＭ４から出力された出力信号とを比較し、テスト結果信号を出力する。具体的には、比較器２２が、パタンジェネレータ２１から出力された比較信号と、ＲＡＭ４から出力された出力信号とを比較して、正常と判定した場合には、テスト結果信号はＬｏｗとなる。また、比較器２２が、異常と判断した場合には、テスト結果信号はＨｉｇｈとなる。比較器２２から出力されたテスト結果信号は、制御回路３に入力される。
また、比較器２２は、ＯＲ回路１１と接続されている。そして、比較器２２から出力されたテスト結果信号はＯＲ回路１１に入力される。
【００２６】
また、冗長ＲＡＭ５は、比較器２３と接続されている。また、比較器２３は、パタンジェネレータ２１と接続されている。そして、比較器２３は、パタンジェネレータ２１から出力された比較信号と冗長ＲＡＭ５から出力された出力信号とを比較し、テスト結果信号を出力する。具体的には、比較器２３は、パタンジェネレータ２１から出力された比較信号と冗長ＲＡＭ５から出力された出力信号とを比較して、正常と判断した場合には、Ｌｏｗのテスト結果信号を出力する。また、比較器２３は、異常と判断した場合には、Ｈｉｇｈのテスト結果信号を出力する。
また、比較器２３は、制御回路３及びＯＲ回路１１に接続されている。そして、比較器２３から出力されたテスト結果信号は、制御回路３及びＯＲ回路１１に入力される。
【００２７】
ＯＲ回路１１は、比較器２２、２３の何れかからＨｉｇｈのテスト結果信号が入力された場合に、Ｈｉｇｈの結果信号を出力する。従って、ＢＩＳＴ回路２により、ＲＡＭ４及び冗長ＲＡＭ５の何れかが異常と判断された場合には、異常を示すＨｉｇｈの結果信号が出力されるようになっている。
【００２８】
制御回路３は、図３に示すように、データ保持装置１６（記憶部）を備える。また、データ保持装置１６は、データ保持回路１６１、不揮発性記憶素子１６２を備える。
データ保持回路１６１は、不揮発性記憶素子１６２の記憶状態を制御する。具体的には、データ保持回路１６１は、ＢＩＳＴモードにおいて比較器２２から出力されるテスト結果信号を不揮発性記憶素子１６２に記憶させる。
不揮発性記憶素子１６２は、テスト結果信号を記憶する。なお、比較器２２による比較処理前においては、不揮発性記憶素子１６２は、テスト結果信号としてＬｏｗの信号を記憶している。
そして、制御回路３は、ＢＩＳＴモードから通常モードへの切り替え時に、不揮発性記憶素子１６２に記憶されているテスト結果信号を切替制御信号線１５を介して、３ステートバッファ６１、ＡＮＤ回路８、第２のセレクタ９に入力する。即ち、制御回路３は、テスト結果信号に基づいて、３ステートバッファ６１、ＡＮＤ回路８、第２のセレクタ９を制御し、不良となったＲＡＭ４と冗長ＲＡＭ５との置き換えを行う。
【００２９】
次に、本発明の実施の形態にかかる半導体装置１００における動作について説明する。
まず、ＢＩＳＴモードにおける半導体装置１００の動作について説明する。ＢＩＳＴモードにおいては、ＢＩＳＴ制御信号線１４を介して、ＢＩＳＴモードを指示するＢＩＳＴ制御信号が、制御回路３、第１のセレクタ７に入力する。
制御回路３は、ＢＩＳＴ回路２からＢＩＳＴモードを指示するＢＩＳＴ制御信号が入力されるため、パタンジェネレータ２１とテスト信号配線１３とを接続させる。そのため、パタンジェネレータ２１により生成されたテスト信号が、制御回路３及びテスト信号配線１３を介して第１のセレクタ７に入力する。
また、第１のセレクタ７は、ＢＩＳＴ回路２からＢＩＳＴモードを指示するＢＩＳＴ制御信号が入力されるため、パタンジェネレータ２１により生成されたテスト信号を選択してＡＮＤ回路８に入力する。また、比較器２２による比較処理前において、不揮発性記憶素子１６２は、Ｌｏｗの信号を記憶している。そのため、比較器２２による比較処理前において、制御回路３は、テスト結果信号として、Ｌｏｗの信号を出力する。そして、当該Ｌｏｗの信号の反転信号が切替信号線１５を介してＡＮＤ回路８に入力する。即ち、ＡＮＤ回路８にＨｉｇｈの信号が入力する。そのため、パタンジェネレータ２１により生成されたテスト信号は、そのまま、ＲＡＭ４に入力する。
【００３０】
次に、ＲＡＭ４から出力された出力信号が比較器２２に入力される。そして、比較器２２は、ＲＡＭ４から出力された出力信号とパタンジェネレータ２１から出力された比較信号とを比較し、テスト結果信号を出力する。そして、テスト結果信号は制御回路３に入力される。そして、テスト結果信号がデータ保持装置１６により記憶される。
【００３１】
次に、ＢＩＳＴモードから通常モードへの切り替えた場合における半導体装置１００の動作を説明する。
ＢＩＳＴモードから通常モードに切り替えられるので、ＢＩＳＴ制御信号線１４を介して、通常モードを指示するＢＩＳＴ制御信号が、制御回路３、第１のセレクタ７に入力する。
制御回路３は、ＢＩＳＴ回路２から通常モードを指示するＢＩＳＴ制御信号が入力されるため、パタンジェネレータ２１とテスト信号配線１３との接続を切る。これにより、パタンジェネレータ２１により生成されたテスト信号が、制御回路３及びテスト信号配線１３を介して第１のセレクタ７に入力されなくなる。
また、第１のセレクタ７は、ＢＩＳＴ回路２から通常モードを指示するＢＩＳＴ制御信号が入力されるため、第１のロジック回路１からＲＡＭ４に入力される入力信号を選択してＡＮＤ回路８に入力する。
【００３２】
また、制御回路３は、不揮発性記憶素子１６２に記憶されているテスト結果信号を切替制御信号線１５を介して、３ステートバッファ６１、ＡＮＤ回路８、第２のセレクタ９に入力する。
このとき、全てのＲＡＭ４が正常である場合には、全ての比較器２２が正常と判定する。そして、全ての比較器２２から出力されるテスト結果信号はＬｏｗとなる。そして、３ステートバッファ６１は、Ｌｏｗのテスト結果信号が入力されるため、ＯＦＦとなる。そのため、通常信号配線１２とテスト信号配線１３とは、３ステートバッファ６１により接続されない。
また、ＡＮＤ回路８には、Ｌｏｗのテスト結果信号の反転信号が入力される。即ち、ＡＮＤ回路８には、Ｈｉｇｈの信号が入力される。また、ＡＮＤ回路８には、第１のセレクタ７から、第１のロジック回路１の入力信号が入力される。よって、ＡＮＤ回路８から、第１のロジック回路１の入力信号がそのまま、ＲＡＭ４に入力される。
次いで、ＲＡＭ４の出力信号が第２のセレクタ９に入力する。ここで、第２のセレクタ９には、切替制御信号線１５を介して、Ｌｏｗのテスト結果信号が入力する。そのため、第２のセレクタ９は、ＲＡＭ４の出力信号を選択して、第２のロジック回路１０に出力する。
【００３３】
一方、何れかのＲＡＭ４が不良となった場合には、何れかの比較器２２が異常と判定する。そして、当該比較器２２のテスト結果信号はＨｉｇｈとなる。ここでは、例えば、ＲＡＭ４＿１が不良であった場合を例に挙げて説明する。この場合、比較器２２＿２、・・・、２２＿Ｘから出力されるテスト結果信号はＬｏｗとなる。比較器２２＿２、・・・、２２＿ＸからＬｏｗのテスト結果信号が出力された場合は、上述と同様であるため、その説明は省略する。一方、比較器２２＿１から出力されるテスト結果信号はＨｉｇｈとなる。そして、３ステートバッファ６１＿１は、Ｈｉｇｈのテスト結果信号が入力されるため、ＯＮとなる。そのため、通常信号配線１２＿１とテスト信号配線１３とが、３ステートバッファ６１＿１により接続される。
一方、ＡＮＤ回路８＿１には、第１のセレクタ７＿１から、第１のロジック回路１の入力信号が入力される。しかし、ＡＮＤ回路８＿１には、Ｈｉｇｈのテスト結果信号の反転信号が入力される。即ち、ＡＮＤ回路８＿１には、Ｌｏｗの信号が入力される。よって、ＡＮＤ回路８＿１からＲＡＭ４＿１への入力がＬｏｗ固定される。
これにより、第１のロジック回路１からＲＡＭ４＿１入力信号は入力されない。そして、当該入力信号は、３ステートバッファ６１＿１により通常信号配線１２＿１と接続されたテスト信号配線１３を介して冗長ＲＡＭ５に入力される。
【００３４】
次いで、冗長ＲＡＭ５の出力信号が第２のセレクタ９＿１に入力する。ここで、第２のセレクタ９＿１には、切替制御信号線１５＿１を介して、Ｈｉｇｈのテスト結果信号が入力する。そのため、第２のセレクタ９＿１は、冗長ＲＡＭ５の出力信号を選択して、第２のロジック回路１０に出力する。これにより、異常と判定されたＲＡＭ４＿１が、冗長ＲＡＭ５と置き換えられる。
【００３５】
以上、説明したように、本発明の実施の形態にかかる半導体装置１００では、テスト動作時にテスト信号を複数のＲＡＭ４及び冗長ＲＡＭ５に入力するテスト信号配線１３と、通常モードにおいて入力信号を複数のＲＡＭ４に入力する通常信号配線１２と、ＲＡＭ４が不良となった場合に、通常信号配線１２とテスト信号配線１３とを接続する３ステートバッファ６１と、ＲＡＭ４が不良となった場合に、通常信号配線１２とテスト信号配線１３とを接続させるように３ステートバッファ６１を制御する制御回路３と、を備える。そして、ＲＡＭ４が不良となった場合に、当該ＲＡＭ４に入力される入力信号が、３ステートバッファ６１により通常信号配線１２と接続されたテスト信号配線１３を介して冗長ＲＡＭ５に入力される。
これにより、ＲＡＭ４が不良となった場合には、通常信号配線１２とテスト信号配線１３とが接続されて、当該ＲＡＭ４に入力される入力信号がテスト信号配線１３を介して冗長ＲＡＭ５に入力されることとなる。即ち、ＲＡＭ４及び冗長ＲＡＭ５の不良を検査するためのテスト信号配線１３を使用して、不良となったＲＡＭ４に入力されるはずの入力信号を冗長ＲＡＭ５に入力することができ、不良となったＲＡＭ４と冗長ＲＡＭ５を置き換えることができる。したがって、配線を増加させることなく、ＲＡＭ４の不良をテストするとともに、ＲＡＭ４と冗長ＲＡＭ５の置き換えを行うことができ、配線性を向上することができる。
具体的には、本発明の実施の形態にかかる半導体装置１００では、図５に示す従来技術においてＲＡＭ２０５と冗長ＲＡＭ２０６とを置き換えるために必要だった切替信号配線２１３が不要となった。切替信号配線２１３には、複数のアドレス線、複数のデータ線、制御信号線が含まれる。また、従来技術では、ＲＡＭ２０５の数だけ、切替信号配線２１３を必要とする。本実施形態にかかる半導体装置１００では、当該切替信号配線２１３を必要としないため、従来に比べて配線を大幅に減らすことができる。
【００３６】
ここで、ゲートアレイやストラクチャードＡＳＩＣでは、シリコンウェハ上に予めトランジスタや基本セルが搭載された下地上に複数のＲＡＭを有している。この場合、当該下地の上地配線層にＢＩＳＴ回路２が構成されることが多い。また、下地は、様々な顧客向けに共通のものを準備するため、顧客によっては未使用となるＲＡＭが発生する。さらに、顧客によって、個々のＲＡＭはそれぞれ別の回路と接続されることが多い。従って、従来のように隣り合うＲＡＭが同一バスに接続されるとは限らない。このような場合、個々のＲＡＭ毎に冗長ＲＡＭ５を設けることは現実的ではない。本発明をゲートアレイやストラクチャードＡＳＩＣに適用すれば、個々のＲＡＭ４がそれぞれ別の回路に接続されていても、個々のＲＡＭ４の不良をテストするテスト信号配線１３を個々のＲＡＭ４と１つの冗長ＲＡＭ５とを置き換えるための配線として利用できる。従って、過度の冗長性をもつＲＡＭ構成をとらずに済む。また、配線を増加させることもないので、配線性もよい。従って、本発明は、ゲートアレイやストラクチャードＡＳＩＣに対して適用することが特に効果的である。
【００３７】
また、テスト信号を生成し、当該テスト信号が入力されたＲＡＭ４から出力される出力信号に基づいて、当該ＲＡＭ４に不良があるか否かをテストするＢＩＳＴ回路２２を備える。これにより、半導体装置１００に新たに不良をテストするテスト回路等を接続しなくても、ＲＡＭ４の不良をテストすることができる。
【００３８】
また、ＲＡＭ４の不良をテストするＢＩＳＴモードにおいて、ＢＩＳＴ回路２２によるテスト結果を記憶するデータ保持装置１６を備え、制御回路３は、データ保持装置１６に記憶されたテスト結果に基づいて３ステートバッファ６１を制御する。これにより、ＢＩＳＴモードで不良がテストされた場合には、通常モードで動作が開始される前に不良のＲＡＭ４を冗長ＲＡＭ５へと置き換えるので、不良ＲＡＭ４による動作不良の発生を未然に防ぐことができる。
【００３９】
また、データ保持装置１６は、不揮発性記憶素子１６２を備え、不揮発性記憶素子１６２は、テスト結果を記憶する。これにより、一度得られたテスト結果を電源のＯＮ／ＯＦＦに関わらずに保持することができる。そのため、１回のＢＩＳＴ回路２２によりテストを行うだけで、不良となったＲＡＭ４を冗長ＲＡＭ５への置き換えた状態をずっと保つことができる。
【００４０】
また、ＢＩＳＴ回路２は、テスト信号配線１３を介してテスト信号を冗長ＲＡＭ５に入力し、冗長ＲＡＭ５に不良があるか否かをテストする。これにより、冗長ＲＡＭ５が不良か否かも調べることができる。
【００４１】
変形例１．
本発明の実施の形態では、データ保持装置１６に不揮発性記憶素子１６２を備えることとしたが、揮発性記憶素子が備えられてもよい。変形例１に、制御回路３のデータ保持装置１６に、揮発性記憶素子が備えられる例を示す。変形例１では、揮発性記憶素子としてＦ／Ｆ（フリップフロップ）１６３を例示して説明する。図４に、変形例１にかかる制御回路３の概略構成の一例を示す。
Ｆ／Ｆ１６３は、揮発性記憶素子であるため、変形例１にかかる半導体装置１００では、電源がＯＮされるたびに、ＢＩＳＴ回路２を用いて、ＲＡＭ４のテストを行う。そのため、出荷後にＲＡＭ４に不良が生じた場合でも、不良のＲＡＭ４を冗長ＲＡＭ５に置き換えることができる。
【００４２】
変形例１にかかるデータ保持装置１６では、データ保持装置１６に、揮発性記憶素子であるＦ／Ｆ１６３が備えられるので、電源がＯＮされる度に、ＢＩＳＴ回路２によりＲＡＭ４のテストを行う。これにより、半導体装置１００の出荷後においてＲＡＭ４に不良が生じた場合にも、不良となったＲＡＭ４と冗長ＲＡＭ５とを置き換えることができる。
【００４３】
なお、本実施形態では、接続部として、信号切替回路６、３ステートバッファ６１を例示して説明したが、ＲＡＭ４が不良となった場合に、通常信号配線１２とテスト信号配線１３とを接続するものであれば何であってもよい。
また、本発明の範囲は本実施形態に限定されるものではなく、テスト信号配線１３を利用して不良となったＲＡＭ４と冗長ＲＡＭ５とを置き換えるものであれば、どのような配線構造で形成されてもよい。
【図面の簡単な説明】
【００４４】
【図１】本発明にかかる半導体装置の概略構成を示す回路図である。
【図２】本発明にかかる半導体装置の概略構成を示す回路図である。
【図３】本発明にかかる制御回路の概略構成を示すブロック図である。
【図４】本発明の変形例１にかかる制御回路の概略構成を示すブロック図である。
【図５】従来の半導体装置の概略構成を示す回路図である。
【符号の説明】
【００４５】
２  ＢＩＳＴ回路（テスト回路）
３  制御回路（制御部）
４＿１、・・・、４＿Ｘ  ＲＡＭ（通常メモリ）
５  冗長ＲＡＭ（冗長メモリ）
６＿１、・・・、６＿Ｘ  信号切替回路（接続部）
６１＿１、・・・、６１＿Ｘ  ３ステートバッファ（接続部）
１２＿１、・・・、１２＿Ｘ  通常信号配線
１３  テスト信号配線
１６  データ保持装置（記憶部）
１６２  不揮発性記憶素子
【図１】
2008310923.tif 000003
【図２】
2008310923.tif 000004
【図３】
2008310923.tif 000005
【図４】
2008310923.tif 000006
【図５】
2008310923.tif 000007