(57)【要約】【課題】基準電圧を分圧する電圧分割抵抗が接続された基準電圧発生回路において、静止時には抵抗の電流消費を低減しつつ、高精度の分圧電圧の出力が可能で配置や面積に制約の少ない基準電圧発生回路とそれを用いたＡ／ＤコンバータおよびＤ／Ａコンバータを提供する。【解決手段】基準電圧発生回路１１は、電圧Ｖ１を出力する基準電圧源１２とバッファ１３から構成され、基準電圧VREFを出力する。基準電圧VREFにはラダー抵抗部１４が接続される。ラダー抵抗部１４の分圧出力は、コンパレータ部１５に入力され、入力電圧VINとの比較結果が出力信号Ｓ１〜ＳＮとして出力される。バッファ１３は、信号SLEEPによって制御され、信号SLEEPがオフのときには電圧Ｖ１と等しい基準電圧VREFを出力するとともにコンパレータ部１５を動作させる。信号SLEEPがオンのときは基準電圧VREFを低下させるとともにコンパレータ部１５を停止させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の電圧を出力する基準電圧源と、
前記第１の電圧を入力して第２の電圧を出力する能動回路と、
前記第２の出力電圧を入力して前記第２の電圧を電圧分割して段階的に電圧値が異なる複数の第３の電圧を出力する電圧分割回路とを備え、
前記能動回路は、動作制御信号を入力とし、前記動作制御信号が第１の状態であるときに前記第２の電圧として前記第１の電圧に対して所定の関係にある電圧を出力し、前記動作制御信号が第２の状態であるときに前記第２の電圧として前記動作制御信号が第１の状態であるときの出力電圧より低い電圧を出力するか、または出力端が開放状態になることを特徴とする基準電圧発生回路。
【請求項２】
前記能動回路はバッファからなり、前記所定の関係とは前記第２の電圧の電圧値が前記第１の電圧の電圧値と同じであることである請求項１記載の基準電圧発生回路。
【請求項３】
前記能動回路は増幅器からなり、前記所定の関係とは前記第２の電圧の電圧値が前記第１の電圧の電圧値の定数倍であることである請求項１記載の基準電圧発生回路。
【請求項４】
第１の電圧を出力する基準電圧源と、
前記第１の電圧を入力して第２の電圧を出力する能動回路と、
前記第２の出力電圧を入力して前記第２の電圧を電圧分割して段階的に電圧値が異なる複数の第３の電圧を出力する電圧分割回路とを備え、
前記能動回路は、動作電源電圧が供給されたときに前記第２の電圧として前記第１の電圧に対して所定の関係にある電圧を出力し、前記動作電源電圧が供給されないときに前記第２の電圧として前記動作電源電圧が供給されたときの出力電圧より低い電圧を出力するか、または出力端が開放状態になることを特徴とする基準電圧発生回路。
【請求項５】
前記能動回路はバッファからなり、前記所定の関係とは前記第２の電圧の電圧値が前記第１の電圧の電圧値と同じであることである請求項４記載の基準電圧発生回路。
【請求項６】
前記能動回路は増幅器からなり、前記所定の関係とは前記第２の電圧の電圧値が前記第１の電圧の電圧値の定数倍であることである請求項４記載の基準電圧発生回路。
【請求項７】
請求項１から３のいずれか１項記載の基準電圧発生回路と、
アナログ入力信号と前記基準電圧発生回路から出力される複数の第３の電圧とを比較するコンパレータ部とを備えたＡ／Ｄ変換器。
【請求項８】
前記コンパレータ部は、動作制御信号を入力とし、前記動作制御信号が第１の状態であるときに動作し、前記動作制御信号が第２の状態であるときに動作を停止する請求項７記載のＡ／Ｄ変換器。
【請求項９】
請求項４から６のいずれか１項記載の基準電圧発生回路と、
アナログ入力信号と前記基準電圧発生回路から出力される複数の第３の電圧とを比較するコンパレータ部とを備えたＡ／Ｄ変換器。
【請求項１０】
前記コンパレータ部は、前記能動回路に動作電源電圧が供給されたときに動作電源電圧が供給され、前記能動回路に動作電源電圧が供給されないときに動作電源電圧が供給されない請求項９記載のＡ／Ｄ変換器。
【請求項１１】
請求項１から３のいずれか１項記載の基準電圧発生回路と、
デジタル入力信号により前記基準電圧発生回路から出力される複数の第３の電圧のうちの一つを選択する選択部とを備えたＤ／Ａ変換器。
【請求項１２】
前記選択部は、動作制御信号を入力とし、前記動作制御信号が第１の状態であるときに動作し、前記動作制御信号が第２の状態であるときに動作を停止する請求項１１記載のＤ／Ａ変換器。
【請求項１３】
請求項４から６のいずれか１項記載の基準電圧発生回路と、
デジタル入力信号により前記基準電圧発生回路から出力される複数の第３の電圧のうちの一つを選択する選択部とを備えたＤ／Ａ変換器。
【請求項１４】
前記選択部は、前記能動回路に動作電源電圧が供給されたときに動作電源電圧が供給され、前記能動回路に動作電源電圧が供給されないときに動作電源電圧が供給されない請求項１３記載のＤ／Ａ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各種電子機器に直流の出力電圧を供給する基準電圧発生回路に関し、特にその電子機器の静止時の制御に関するものである。また、本発明は、基準電圧発生回路を用いたＡ／ＤコンバータおよびＤ／Ａコンバータに関するものである。
【背景技術】
【０００２】
Ａ／ＤコンバータやＤ／Ａコンバータにおいては、基準電圧を分割抵抗で分圧して使用する場合がある。低ノイズのアプリケーションにおいては、分割抵抗は熱雑音源となるためにあまり抵抗値を大きくできず、全体で１０ｋΩ程度となる場合がある。基準電圧が分割抵抗に直接印加される場合、静止時にも分割抵抗に電流が流れ、それによって分割抵抗で電流が消費される。例えば基準電圧が１Ｖの場合は、分割抵抗の抵抗値が１０ｋΩであるとすると、静止時であっても常に１００μＡの電流が流れる。
【０００３】
この課題を解決するために基準電圧と分割抵抗との間にスイッチを入れる場合がある。しかしながら、スイッチのオン抵抗により基準電圧の電圧低下が起こり、相対精度が悪くなる。
【０００４】
図９にこの課題を解決した従来例を示す。図９は特許文献１の図１の回路図を表す。図９のＡ／Ｄコンバータ７０は、基準電圧源７１と、抵抗７２−１〜７２−Ｎおよびスイッチ７４−１〜７４−Ｎからなるラダー抵抗部７２と、コンパレータ７３−１〜７３−Ｎからなるコンパレータ部７３とから構成される。このＡ／Ｄコンバータ７０は、基準電圧源７１の電圧をラダー抵抗部７２で分圧した電圧と入力電圧ＶＩＮとをコンパレータ部７３で比較し、比較結果を出力信号Ｓ１、Ｓ２、Ｓ３、Ｓ４…Ｓ（Ｎ−１）、ＳＮとして出力する。
【０００５】
ラダー抵抗部７２は、抵抗７２−１〜７２−Ｎごとにスイッチ７４−１〜７２−Ｎを備えることを特徴とし、静止時にはスイッチ７４−１〜７２−Ｎをオフにし、基準電圧源７１の電流消費を低減するとともに、抵抗７２−１〜７２−Ｎごとにスイッチ７４−１〜７２−Ｎを備えることで抵抗の相対比精度を向上させ、高精度の分圧電圧を出力することが可能となる。
【特許文献１】特開平４−２２２２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、図９のＡ／Ｄコンバータ７０においては、抵抗７２−１〜７２−Ｎごとにスイッチ７４−１〜７２−Ｎを必要とするため、高分解能のＡ／Ｄコンバータほど、スイッチの個数が増え、実装面積およびコストの増大の原因となる。
【０００７】
また、分圧電圧の出力精度を保つためには、各スイッチ７４−１〜７２−Ｎの相対比精度が求められる。相対比精度確保のためには、各スイッチ７４−１〜７２−Ｎの選定や配置に制約が生じ、歩留まり悪化の原因となる。
【０００８】
したがって、本発明の目的は、静止時には電流消費を低減しつつ、高精度の分圧電圧の出力が可能で配置や面積に制約の少ない基準電圧発生回路およびそれを用いたＡ／Ｄコンバータを提供することである。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の第１の基準電圧発生回路は、第１の電圧を出力する基準電圧源と、第１の電圧を入力して第２の電圧を出力する能動回路と、第２の出力電圧を入力して第２の電圧を電圧分割して段階的に電圧値が異なる複数の第３の電圧を出力する電圧分割回路とを備え、能動回路は、動作制御信号を入力とし、動作制御信号が第１の状態であるときに第２の電圧として第１の電圧に対して所定の関係にある電圧を出力し、動作制御信号が第２の状態であるときに第２の電圧として動作制御信号が第１の状態であるときの出力電圧より低い電圧を出力するか、または出力端が開放状態になる。
【００１０】
この構成によれば、通常動作時に動作制御信号を第１の状態とし、静止時に動作制御信号を第２の状態にすることで、静止時において能動回路から電圧分解回路に流れる電流を通常動作時に比べて少なく抑えることができ、電流消費を低減することができる。また、能動回路は、通常動作時において能動回路が挿入されたことによる第２の電圧の不必要な低下を避けることができ、高精度の分圧電圧の出力が可能である。さらに、能動回路は電圧分割回路全体に対して一つ設けるだけでよく、配置や面積の制約を少なくできる。
【００１１】
上記本発明の第１の基準電圧発生回路においては、能動回路はバッファからなり、所定の関係とは第２の電圧の電圧値が第１の電圧の電圧値と同じであることが好ましい。
【００１２】
この構成によれば、基準電圧源から出力される第１の電圧とまったく同じ電圧値を有する第２の電圧を電圧分割回路に加えることができる。
【００１３】
また、上記本発明の第１の基準電圧発生回路においては、能動回路は増幅器からなり、所定の関係とは第２の電圧の電圧値が第１の電圧の電圧値の定数倍であってもよい。
【００１４】
この構成によれば、基準電圧源から出力される第１の電圧の定数倍の電圧値を有する第２の電圧を電圧分割回路に加えることができる。基準電圧源としてバンドギャップ電圧１．２５Ｖを使用する場合が多いが、基準電圧源を昇圧することにより、Ａ／Ｄ変換器の入力の上限を１．２５Ｖ以上にすることが可能である。
【００１５】
本発明の第２の基準電圧発生回路は、第１の電圧を出力する基準電圧源と、第１の電圧を入力して第２の電圧を出力する能動回路と、第２の出力電圧を入力して第２の電圧を電圧分割して段階的に電圧値が異なる複数の第３の電圧を出力する電圧分割回路とを備え、能動回路は、動作電源電圧が供給されたときに第２の電圧として第１の電圧に対して所定の関係にある電圧を出力し、動作電源電圧が供給されないときに第２の電圧として動作電源電圧が供給されたときの出力電圧より低い電圧を出力するか、または出力端が開放状態になる。
【００１６】
この構成によれば、通常動作時に能動回路に動作電源電圧を供給し、静止時に能動回路に動作電源電圧を供給しないことで、静止時において能動回路から電圧分解回路に流れる電流を通常動作時に比べて少なく抑えることができ、電流消費を低減することができる。また、能動回路は、通常動作時において能動回路が挿入されたことによる第２の電圧の不必要な低下を避けることができ、高精度の分圧電圧の出力が可能である。さらに、能動回路は電圧分割回路全体に対して一つ設けるだけでよく、配置や面積の制約を少なくできる。
【００１７】
上記本発明の第２の基準電圧発生回路においては、能動回路はバッファからなり、所定の関係とは第２の電圧の電圧値が第１の電圧の電圧値と同じであることであることが好ましい。
【００１８】
この構成によれば、基準電圧源から出力される第１の電圧とまったく同じ電圧値を有する第２の電圧を電圧分割回路に加えることができる。
【００１９】
また、上記本発明の第２の基準電圧発生回路においては、能動回路は増幅器からなり、所定の関係とは第２の電圧の電圧値が第１の電圧の電圧値の定数倍であることであってもよい。
【００２０】
この構成によれば、基準電圧源から出力される第１の電圧の定数倍の電圧値を有する第２の電圧を電圧分割回路に加えることができる。基準電圧源としてバンドギャップ電圧１．２５Ｖを使用する場合が多いが、基準電圧源を昇圧することにより、Ａ／Ｄ変換器の入力の上限を１．２５Ｖ以上にすることが可能である。
【００２１】
本発明の第１のＡ／Ｄ変換器は、上記した本発明の第１の基準電圧発生回路と、アナログ入力信号と基準電圧発生回路から出力される複数の第３の電圧とを比較するコンパレータ部とを備えている。
【００２２】
この構成によれば、第１の基準電圧発生回路と同様の作用効果を奏する。
【００２３】
上記本発明の第１のＡ／Ｄ変換器においては、コンパレータ部は、動作制御信号を入力とし、動作制御信号が第１の状態であるときに動作し、動作制御信号が第２の状態であるときに動作を停止することが好ましい。
【００２４】
この構成によれば、静止時にコンパレータ部が停止するので、静止時の消費電力を低減できる。
【００２５】
本発明の第２のＡ／Ｄ変換器は、上記本発明の第２の基準電圧発生回路と、アナログ入力信号と基準電圧発生回路から出力される複数の第３の電圧とを比較するコンパレータ部とを備えている。
【００２６】
この構成によれば、第２の基準電圧発生回路と同様の作用効果を奏する。
【００２７】
上記本発明の第２のＡ／Ｄ変換器においては、コンパレータ部は、能動回路に動作電源電圧が供給されたときに動作電源電圧が供給され、能動回路に動作電源電圧が供給されないときに動作電源電圧が供給されないことが好ましい。
【００２８】
この構成によれば、静止時にコンパレータ部が停止するので、静止時の消費電力を低減できる。
【００２９】
本発明の第１のＤ／Ａ変換器は、上記した本発明の第１の基準電圧発生回路と、デジタル入力信号により基準電圧発生回路から出力される複数の第３の電圧のうちの一つを選択する選択部とを備えている。
【００３０】
この構成によれば、第１の基準電圧発生回路と同様の作用効果を奏する。
【００３１】
上記本発明の第１のＤ／Ａ変換器においては、選択部は、動作制御信号を入力とし、動作制御信号が第１の状態であるときに動作し、動作制御信号が第２の状態であるときに動作を停止することが好ましい。
【００３２】
この構成によれば、静止時に選択部が停止するので、静止時の消費電力を低減できる。
【００３３】
本発明の第２のＤ／Ａ変換器は、上記した本発明の第２の基準電圧発生回路と、デジタル入力信号により基準電圧発生回路から出力される複数の第３の電圧のうちの一つを選択する選択部とを備えている。
【００３４】
この構成によれば、第２の基準電圧発生回路と同様の作用効果を奏する。
【００３５】
上記本発明の第２のＤ／Ａ変換器においては、選択部は、能動回路に動作電源電圧が供給されたときに動作電源電圧が供給され、能動回路に動作電源電圧が供給されないときに動作電源電圧が供給されないことが好ましい。
【００３６】
この構成によれば、静止時に選択部が停止するので、静止時の消費電力を低減できる。
【発明の効果】
【００３７】
本発明によれば、基準電圧を分圧する電圧分割回路を有する基準電圧発生回路において、静止時の電力消費が抑制され、かつ高精度の分圧電圧の出力が可能となる。また、電圧分割回路を構成する分割抵抗の数が増えても、抵抗以外の実装面積が増えず、バッファもしくは増幅器の配置に制約がない。
【発明を実施するための最良の形態】
【００３８】
以下、本発明の実施の形態を、図面を参照しながら説明する。
【００３９】
（実施の形態１）
以下、本発明の実施の形態１に係る基準電圧発生回路およびそれを用いたＡ／Ｄコンバータについて、図面を参照しながら説明する。
【００４０】
図１は、本発明の実施の形態１に係る基準電圧発生回路およびそれを用いたＡ／Ｄコンバータの回路図を示す。Ａ／Ｄコンバータ１０は、基準電圧発生回路１１とラダー抵抗部１４とコンパレータ部１５とから構成される。
【００４１】
基準電圧発生回路１１は、電圧Ｖ１を出力する基準電圧源１２と能動回路であるバッファ１３とから構成され、基準電圧ＶＲＥＦを出力する。基準電圧ＶＲＥＦは電圧分割回路であるラダー抵抗部１４に供給される。バッファ１３は入力電圧と同じ電圧値を有する電圧を出力する。
【００４２】
ラダー抵抗部１４は、抵抗１４−１〜１４−Ｎからなり、その分圧出力はコンパレータ部１５を構成する各コンパレータ１５−１〜１５−Ｎに入力される。
【００４３】
バッファ１３およびコンパレータ部１５は、信号ＳＬＥＥＰによって制御される。コンパレータ部１５は信号ＳＬＥＥＰがオフの時には出力信号Ｓ１〜ＳＮを出力し、信号ＳＬＥＥＰがオンの時には停止し、電流を消費しない。
【００４４】
バッファ１３は、信号ＳＬＥＥＰがオフのときには電圧Ｖ１（第１の電圧）と等しい電圧値を有する基準電圧ＶＲＥＦ（第２の電圧）を出力し、信号ＳＬＥＥＰがオンのときは基準電圧ＶＲＥＦを０Ｖに低下させる。なお、消費電力の削減の目的からは、０Ｖまで低下させることが望ましいが、０Ｖまで低下させなくても、電圧Ｖ１より低くすれば、消費電力の削減は可能である。
【００４５】
図２に信号ＳＬＥＥＰによって制御されるバッファ１３の一例の回路図を示す。図２はＣＭＯＳオペアンプで構成したバッファ１３の一例の回路図である。バッファ１３は、差動入力回路１６、定電流源１７、定電流源１８、インバータ１９、定電流源２０、スイッチＭ１、スイッチＭ２、パワースイッチＭ３から構成される。
【００４６】
信号ＳＬＥＥＰがオフのとき（通常動作時）には、スイッチＭ１およびスイッチＭ２はオフしており、基準電圧源１１から電圧Ｖ１が入力され、基準電圧ＶＲＥＦを出力する。差動入力回路１６に入力される基準電圧ＶＲＥＦと電圧Ｖ１に電圧差が生じた場合、電圧差を打ち消すようパワースイッチＭ３のゲート電圧が変動する。電圧Ｖ１が基準電圧ＶＲＥＦより高い場合は、パワースイッチＭ３のゲート電圧は下降し、基準電圧ＶＲＥＦは上昇する。電圧Ｖ１が基準電圧ＶＲＥＦよりも低い場合は、パワースイッチＭ３のゲート電圧は上昇し、基準電圧ＶＲＥＦは下降する。したがって、常に基準電圧ＶＲＥＦは電圧Ｖ１に等しくなるようにフィードバックが働く。また、電圧Ｖ１の精度については、差動入力回路１６の構成により、基準電圧ＶＲＥＦとの誤差を２ｍＶ程度に抑制することが可能である。基準電圧ＶＲＥＦが例えばバンドギャップ電圧１．２５Ｖであるならば、０．２％程度の非常に低い誤差の電圧出力が可能となる。なお、上記の誤差は、差動回路における入力トランジスタの不整合により生じるものである。
【００４７】
静止時には、信号ＳＬＥＥＰをオンし、スイッチＭ１およびＭ２をオンにする。これによって、パワースイッチＭ３、および定電流源１７ともにオフにする。その結果、バッファ１３の出力は０Ｖとなる。したがって、バッファ１３は出力からの電圧供給が止まり、ラダー抵抗部による電流消費は抑制される。
【００４８】
また、信号ＳＬＥＥＰによってスイッチＭ２のみをオンし、スイッチＭ１はオフしない場合、バッファ１３の出力はオープン状態となる。したがって、バッファ１３は出力からの電流供給が止まり、ラダー抵抗部による電流消費は抑制される。
【００４９】
この実施の形態によれば、従来例のスイッチの代わりに、バッファ１３を設け、信号ＳＬＥＥＰによってバッファ１３の動作を制御することにより、通常動作時は出力端子から電圧Ｖ１と同じ電圧値を有する基準電圧ＶＲＥＦを出力し、それが使用される電子機器の静止時には出力端子から出力する基準電圧ＶＲＥＦを通常動作時より低下させるか、または出力をオープン状態にする。
【００５０】
このように、静止時には出力端子から出力する基準電圧ＶＲＥＦを通常動作時より低下させるか、または出力をオープン状態にするので、静止時の消費電流を削減することができる。また、通常動作時には、電圧Ｖ１と同じ電圧値を有する基準電圧ＶＲＥＦを出力するので、高精度の分圧電圧を出力することができる。さらに電圧分割回路を構成する分割抵抗の数が増えても、抵抗以外の実装面積が増えず、バッファ１３の配置に制約がない。
【００５１】
（実施の形態２）
図３は、本発明の実施の形態２に係る基準電圧発生回路およびそれを用いたＡ／Ｄコンバータの回路図を示す。図３において、図１のＡ／Ｄコンバータ１０および基準電圧発生回路１１と同様の構成要素には同じ番号を付与し、その説明は省略する。図３のＡ／Ｄコンバータ３０が図１のＡ／Ｄコンバータ１０と異なる点は、図１では構成要素として基準電圧発生回路１１を用いているのに対し、図３では基準電圧発生回路３１を用いている点である。また、図３の基準電圧発生回路３１が図２の基準電圧発生回路１１と異なる構成は、バッファ１３のかわりに能動回路である増幅器３３を用いた点である。
【００５２】
増幅器３３は、信号ＳＬＥＥＰがオンになった静止時には、基準電圧ＶＲＥＦを低下させるが、信号ＳＬＥＥＰがオフとなった通常動作時には基準電圧ＶＲＥＦを電圧Ｖ１よりも高い電圧に変更する。図３に示す増幅器３３は、オペアンプ３４と抵抗３５および抵抗３６から構成される非反転アンプの一例である。抵抗３５と抵抗３６の抵抗比により入力に対し１倍以上の電圧出力が可能である。
【００５３】
図４に増幅器３３の一例を示す。図４において、図２のバッファ１３と同様の構成要素には同じ番号を付与し、その説明は省略する。図４の増幅器３３が図２のバッファ１３と異なる点は、図４では構成要素として抵抗３５および抵抗３６が加わっている点である。抵抗３５の抵抗値をＲ３５、抵抗３６の抵抗値をＲ３６とすると、増幅器３３の入出力電圧の関係は、ＶＲＥＦ＝（１＋Ｒ３５／Ｒ３６）×Ｖ１となる。増幅器３３もバッファ１３と同様にフィードバックが働き、基準電圧ＶＲＥＦは電圧Ｖ１の（１＋Ｒ３５／Ｒ３６）倍で精度の確保された出力電圧が出力される。
【００５４】
この実施の形態によれば、実施の形態１と同様の効果を有する上、ラダー抵抗部１４に加える基準電圧ＶＲＥＦを基準電圧源１２の電圧Ｖ１より高くできる。その結果、以下のような作用が得られる。基準電圧源としてバンドギャップ電圧１．２５Ｖを使用する場合が多いが、基準電圧源を昇圧することにより、Ａ／Ｄ変換器の入力の上限を１．２５Ｖ以上にすることが可能である。
【００５５】
なお、静止時に増幅器３３の出力をオープン状態にしてもよい。
【００５６】
（実施の形態３）
図５は、本発明の実施の形態３に係る基準電圧発生回路およびそれを用いたＡ／Ｄコンバータの回路図を示す。図５において、図１のＡ／Ｄコンバータ１０および基準電圧発生回路１１と同様の構成要素には同じ番号を付与し、その説明は省略する。
【００５７】
図５のＡ／Ｄコンバータ４０が図１のＡ／Ｄコンバータ１０と異なる構成は、図１では構成要素として基準電圧発生回路１１およびコンパレータ部１５を用いているのに対し、図５では基準電圧発生回路４１およびコンパレータ部４５を用いている点である。コンパレータ部４５は、コンパレータ４５−１〜４５−Ｎから構成される。
【００５８】
また、図５のＡ／Ｄコンバータの構成要素として電源４６に接続されるスイッチ４７が追加されている。このスイッチ４７は、静止時にはオフとなり、通常動作時にはオンとなる。さらに図１の基準電圧発生回路１１はバッファ１３を使用しているのに対し、図５の基準電圧発生回路４１ではバッファ４３を使用している点が異なる。
【００５９】
この実施の形態３では、静止時に信号ＳＬＥＥＰをオンするかわりに、電源４６とコンパレータ部４５およびバッファ１３との間のスイッチ４７をオフにする。これによって、コンパレータ部４５は、静止時に電源電圧ＶＣＣの供給が停止される。これによって、静止時におけるコンパレータ部４５の消費電流を削減する。
【００６０】
また、スイッチ４７をオフにすることにより、バッファ４３も同様に静止時に電源電圧ＶＣＣの供給が停止される。これによって、バッファ４３から出力される基準電圧ＶＲＥＦが０Ｖまで下がる。その結果、静止時において、基準電圧ＶＲＥＦをラダー抵抗部１４に印加することによる電力損失を低減することができる。
【００６１】
図６は、バッファ４３の一例の回路図を示す。図２のバッファ１３と異なる点は、図６のバッファ４３には、インバータ１９、スイッチＭ１、スイッチＭ２を構成要素に含む必要がなく、信号ＳＬＥＥＰをオン・オフして基準電圧ＶＲＥＦを変えるかわりに、電源電圧ＶＣＣを制御して基準電圧ＶＲＥＦを変える点である。通常動作時は電源電圧ＶＣＣが十分高く、基準電圧ＶＲＥＦは電圧Ｖ１に等しい。一方、静止時には、電源電圧ＶＣＣがバッファ４３に供給されないため、バッファ４３は停止し、基準電圧ＶＲＥＦは０Ｖとなる。したがって、ラダー抵抗部１４およびバッファ４３での電流消費はない。
【００６２】
この実施の形態によれば、第１の実施の形態と同様の効果を有する。
【００６３】
なお、静止時にバッファ４３の出力をオープン状態にしてもよい。
【００６４】
（実施の形態４）
図７は、本発明の実施の形態４に係る基準電圧発生回路およびそれを用いたＡ／Ｄコンバータの回路図を示す。図７において、図５のＡ／Ｄコンバータ４０および基準電圧発生回路４１と同様の構成要素には同じ番号を付与し、その説明は省略する。図７のＡ／Ｄコンバータ６０が図５のＡ／Ｄコンバータ４０と異なる構成は、図５では構成要素として基準電圧発生回路４１を用いているのに対し、図７では基準電圧発生回路６１を用いている点である。さらに図５の基準電圧発生回路４１でバッファ４３を使用しているのに対し、図７の基準電圧発生回路６１は増幅器６３を使用している点が異なる。増幅器６３は、オペアンプ６４と抵抗６５および抵抗６６から構成される非反転アンプの一例である。抵抗６５と抵抗６６の抵抗比により入力に対し１倍以上の電圧出力が可能である。
【００６５】
増幅器６３は、スイッチ４７がオフになった静止時には、電源電圧ＶＣＣの供給をやめて、基準電圧ＶＲＥＦを低下させる。一方、スイッチ４７がオンとなった通常動作時には、基準電圧ＶＲＥＦを電圧Ｖ１よりも高い電圧に変更する。
【００６６】
本発明の構成によれば、第３の実施の形態と同様の効果を有する上、ラダー抵抗部１４に加える基準電圧ＶＲＥＦを基準電圧源１２の電圧Ｖ１より高くできる。
【００６７】
なお、静止時に増幅器６３の出力をオープン状態にしてもよい。
【００６８】
（実施の形態５）
図８は、本発明の実施の形態５に係る基準電圧発生回路およびそれを用いたＤ／Ａコンバータの回路図を示す。Ｄ／Ａコンバータ９０は、基準電圧発生回路１１とラダー抵抗部１４と選択部９５とから構成される。基準電圧発生回路１１とラダー抵抗部１４は図1のものと同じであるため説明を省略する。
【００６９】
選択部９５は、バッファ９５−０およびスイッチ９５−１〜９５−Ｎから構成される。
デジタル入力ＤＩＮによりスイッチ９５−１〜９５−Ｎのうちの一つのスイッチのみがオンし、他のスイッチはオフする。よって、基準電圧ＶＲＥＦをラダー抵抗で分圧した電圧のうちの一つが入力される。出力ＶＯＵＴからはこの電圧と同じ電位の電圧が出力される。
【００７０】
したがって、デジタル入力ＤＩＮに一対一に対応した出力ＶＯＵＴが出力される。
【００７１】
なお、この実施の形態５は、実施の形態１に対応した構成のＤ／Ａコンバータ９０について説明しているが、実施の形態２〜４にそれぞれ対応した構成のＤ／Ａコンバータも同様に、構成できるのはいうまでもない。すなわち、バッファ１３の代わりに、図３のような増幅器３３を用いてＤ／Ａコンバータを形成することができ、図５のようなバッファ４３およびスイッチ４７を用いてＤ／Ａコンバータを形成することもでき、さらに図７のような増幅器６３およびスイッチ４７を用いてＤ／Ａコンバータを形成することもできる。
【００７２】
なお、本発明の各実施の形態においてはラダー抵抗部１４を構成する抵抗の数はいくつであってもよい。
【産業上の利用可能性】
【００７３】
本発明は、基準電圧を分圧して使用する基準電圧発生回路とそれを用いたＡ／Ｄ変換器およびＤ／Ａ変換器に有用である。
【図面の簡単な説明】
【００７４】
【図１】本発明の実施の形態１に係る基準電圧発生回路およびそれを用いたＡ／Ｄ変換器の構成を示す回路図である。
【図２】本発明の実施の形態１に係る基準電圧発生回路を構成するバッファの構成の一例を示す回路図である。
【図３】本発明の実施の形態２に係る基準電圧発生回路およびそれを用いたＡ／Ｄ変換器の回路図である。
【図４】本発明の実施の形態２に係る基準電圧発生回路を構成する増幅器の構成の一例を示す回路図である。
【図５】本発明の実施の形態３に係る基準電圧発生回路およびそれを用いたＡ／Ｄ変換器の回路図である。
【図６】本発明の実施の形態３に係る基準電圧発生回路を構成するバッファの構成の一例を示す回路図である。
【図７】本発明の実施の形態４に係る基準電圧発生回路およびそれを用いたＡ／Ｄ変換器の構成を示す回路図である。
【図８】本発明の実施の形態５に係る基準電圧発生回路およびそれを用いたＤ／Ａ変換器の構成を示す回路図である。
【図９】特許文献１に開示された従来例の回路図である。
【符号の説明】
【００７５】
１０  Ａ／Ｄコンバータ
３０  Ａ／Ｄコンバータ
４０  Ａ／Ｄコンバータ
６０  Ａ／Ｄコンバータ
１１  基準電圧発生回路
３１  基準電圧発生回路
４１  基準電圧発生回路
６１  基準電圧発生回路
１２  基準電圧源
１３  バッファ
１４  ラダー抵抗部
１４−１〜１４−Ｎ  抵抗
１５  コンパレータ部
１５−１〜１５−Ｎ  コンパレータ
１６  差動入力回路
１７  定電流源
１８  定電流源
１９  インバータ
２０  定電流源
３３  増幅器
３４  オペアンプ
３５  抵抗
３６  抵抗
４３  バッファ
４５  コンパレータ部
４５−１〜４５−Ｎ  コンパレータ
４６  電源
４７  スイッチ
６３  増幅器
６４  オペアンプ
６５  抵抗
６６  抵抗
７０  Ａ／Ｄコンバータ
７１  基準電圧源
７２  ラダー抵抗部
７２−１〜７２−Ｎ  抵抗
７３  コンパレータ部
７３〜−１〜７３−Ｎ  コンパレータ
７４  スイッチ
７４−１〜７４−Ｎ  スイッチ
９０  Ｄ／Ａコンバータ
９５  選択部
９５−０  バッファ
９５−１〜９５−Ｎ  スイッチ
Ｍ１  スイッチ
Ｍ２  スイッチ
Ｍ３  パワースイッチ
ＶＲＥＦ  基準電圧
Ｖ１  電圧
ＶＩＮ  入力電圧
ＶＣＣ  電源電圧
Ｓ１  出力信号
Ｓ２  出力信号
Ｓ３  出力信号
Ｓ４  出力信号
Ｓ（Ｎ−１）  出力信号
ＳＮ  出力信号
ＳＬＥＥＰ  信号
Ｒ３５  抵抗値
Ｒ３６  抵抗値
ＤＩＮ  デジタル入力
ＶＯＵＴ  出力
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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