(57)【要約】【課題】ＩＧＢＴとＦＷＤとが同一基板上に並列に形成された半導体装置において、ＩＧＢＴの電流能力を低下させることなく、ＦＷＤのリカバリ特性を向上させる。【解決手段】Ｎ−型基板１０にＩＧＢＴおよびＦＷＤが形成された半導体装置において、Ｎ−型基板１０のうちＦＷＤ領域２にのみ領域部ダメージ層２０を設ける。これにより、ＦＷＤのリカバリ時に領域部ダメージ層２０にてＮ−型基板１０内の過剰キャリアを再結合によって消滅させ、逆方向電流に寄与するキャリアを減少させる。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板（１０）にＦＷＤ素子を内蔵したＩＧＢＴ素子が形成されており、前記第１導電型の半導体基板（１０）の厚さ方向に電流が流れることで前記ＦＷＤ素子および前記ＩＧＢＴ素子がそれぞれ機能する半導体装置であって、
前記第１導電型の半導体基板（１０）のうち、前記ＩＧＢＴ素子が機能する領域をＩＧＢＴ領域（１）、前記ＦＷＤ素子が機能する領域をＦＷＤ領域（２）としたとき、
前記ＦＷＤ領域（２）においては、前記第１導電型の半導体基板（１０）の表層部に第２導電型の領域（１５）が形成されており、前記第１導電型の半導体基板（１０）のうち前記ＦＷＤ領域（２）にのみ前記第２導電型の領域（１５）よりも深い場所に領域部ダメージ層（２０）が形成されていることを特徴とする半導体装置。
【請求項２】
前記第１導電型の半導体基板（１０）には、前記ＦＷＤ領域（２）と前記ＩＧＢＴ領域（１）との境界を含むように、前記第２導電型の領域（１５）よりも深い場所に境界部ダメージ層（３０）が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１導電型の半導体基板（１０）の表層部のうち前記ＦＷＤ領域（２）と前記ＩＧＢＴ領域（１）との境界に前記領域部ダメージ層（２０）よりも深い境界部トレンチ（４０）が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
第１導電型の半導体基板（１０）にＦＷＤ素子を内蔵したＩＧＢＴ素子が形成されており、前記第１導電型の半導体基板（１０）の厚さ方向に電流が流れることで前記ＦＷＤ素子および前記ＩＧＢＴ素子がそれぞれ機能する半導体装置であって、
前記第１導電型の半導体基板（１０）のうち、前記ＩＧＢＴ素子が機能する領域をＩＧＢＴ領域（１）、前記ＦＷＤ素子が機能する領域をＦＷＤ領域（２）としたとき、
前記ＦＷＤ領域（２）においては、前記第１導電型の半導体基板（１０）の表層部に第２導電型の領域（１５）が形成されており、前記第１導電型の半導体基板（１０）には、前記ＦＷＤ領域（２）と前記ＩＧＢＴ領域（１）との境界を含むように、前記第２導電型の領域（１５）よりも深い場所に境界部ダメージ層（３０）が形成されていることを特徴とする記載の半導体装置。
【請求項５】
第１導電型の半導体基板（１０）にＦＷＤ素子を内蔵したＩＧＢＴ素子が形成されており、前記第１導電型の半導体基板（１０）の厚さ方向に電流が流れることで前記ＦＷＤ素子および前記ＩＧＢＴ素子がそれぞれ機能する半導体装置であって、
前記第１導電型の半導体基板（１０）のうち、前記ＩＧＢＴ素子が機能する領域をＩＧＢＴ領域（１）、前記ＦＷＤ素子が機能する領域をＦＷＤ領域（２）としたとき、
前記第１導電型の半導体基板（１０）の表層部には、前記ＦＷＤ領域（２）と前記ＩＧＢＴ領域（１）との境界に境界部トレンチ（４０）が形成されていることを特徴とする記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フリーホイールダイオード（以下、ＦＷＤと記す）を内蔵した絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴと記す）として構成される半導体装置に関する。
【背景技術】
【０００２】
従来より、ＩＧＢＴと逆回復（リカバリ）特性に優れたＦＷＤとが同一半導体基板に形成された半導体装置が、例えば特許文献１で提案されている。具体的に、特許文献１では、半導体基板にＩＧＢＴおよびＦＷＤがそれぞれ形成され、基板の表面側にＩＧＢＴのエミッタ電極およびＦＷＤのアノード電極として機能する共通の電極が形成されており、基板の裏面側にＩＧＢＴのコレクタ電極およびＦＷＤのカソード電極として機能する共通の電極が形成された半導体装置が提案されている。
【０００３】
このような半導体装置では、半導体基板にＩＧＢＴ領域およびＦＷＤ領域全面にわたって低ライフタイム層が設けられている。このような低ライフタイム層は、ＦＷＤのリカバリ時にＦＷＤ領域中の過剰キャリアを再結合によって早く消滅させる機能を果たす。このような低ライフタイム層によって、ＦＷＤのリカバリ特性の改善が図られている。
【特許文献１】特開２００５−３１７７５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来の技術では、低ライフタイム層は半導体基板のうちＦＷＤ領域のみならずＩＧＢＴ領域にも形成されているため、当該低ライフタイム層が抵抗になってしまい、ＩＧＢＴの通常動作時にキャリア輸送効率が低下してしまう。これにより、ＩＧＢＴの電流能力が低下し、オン電圧が上昇してしまうという問題がある。
【０００５】
また、ＩＧＢＴとＦＷＤとが同一基板上に並列に形成された構造では、ＦＷＤのリカバリ時にＩＧＢＴ領域とＦＷＤ領域との境界近傍で電流集中による破壊現象（リカバリ破壊）が起こることが知られている。この現象のメカニズムは、ＦＷＤがリカバリ動作に入った際、ＦＷＤ領域中の過剰キャリアがＩＧＢＴ領域中の表面に形成された深い拡散層へ向かって流れ込むことで電流集中が起きるためであると考えられる。したがって、リカバリ破壊によってＦＷＤやＩＧＢＴが破壊されてしまう可能性がある。
【０００６】
なお、このような現象に対して、上記従来の技術における半導体装置では、ＦＷＤのリカバリ動作時における過剰キャリアを低ライフタイム層で再結合によって消滅させることが可能であるため、電流集中を緩和することが可能であると考えられる。しかし、低ライフタイム層によってＩＧＢＴの電流能力が低下し、オン電圧が上昇してしまうという問題を解決するには至っていない。
【０００７】
本発明は、上記点に鑑み、ＩＧＢＴとＦＷＤとが同一基板上に並列に形成された半導体装置において、ＩＧＢＴの電流能力を低下させることなく、ＦＷＤのリカバリ特性を向上させることを第１の目的とし、ＦＷＤのリカバリ時におけるリカバリ破壊を防止することを第２の目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、本発明の第１の特徴では、ＦＷＤ領域（２）において、第１導電型の半導体基板（１０）の表層部に第２導電型の領域（１５）が形成され、第１導電型の半導体基板（１０）のうちＦＷＤ領域（２）にのみ第２導電型の領域（１５）よりも深い場所に領域部ダメージ層（２０）が形成されていることを特徴とする。
【０００９】
これにより、ＦＷＤ素子のリカバリ時に領域部ダメージ層（２０）にて半導体基板（１０）内の過剰キャリアを再結合によって消滅させることができる。したがって、リカバリ時にＦＷＤ素子に流れる逆方向電流に寄与する過剰キャリアを減少させることができ、逆方向電流を小さくすることができる。このようにして、ＦＷＤ素子のリカバリ特性を向上させることができる。
【００１０】
また、リカバリ時に半導体基板（１０）内の過剰キャリアが再結合によって消滅して減少するため、ＦＷＤ領域（２）からＩＧＢＴ領域（１）に移動する過剰キャリアの数を減少させることができる。これにより、ＩＧＢＴ領域（１）に過剰キャリアが流れ込んで生じる電界集中を抑えることができる。このようにして、リカバリ破壊を防止することができる。
【００１１】
さらに、ＦＷＤ領域（２）にのみ領域部ダメージ層（２０）を設けているため、領域部ダメージ層（２０）によるＩＧＢＴ素子のオン電圧上昇を回避することができる。
【００１２】
このような場合、第１導電型の半導体基板（１０）に、ＦＷＤ領域（２）とＩＧＢＴ領域（１）との境界を含むように、第２導電型の領域（１５）よりも深い場所に境界部ダメージ層（３０）を設けることもできる。これにより、ＦＷＤ領域（２）からＩＧＢＴ領域（１）への過剰キャリアの移動を阻止することができ、ひいてはリカバリ破壊を防止できる。
【００１３】
また、第１導電型の半導体基板（１０）の表層部に、ＦＷＤ領域（２）とＩＧＢＴ領域（１）との境界に領域部ダメージ層（２０）よりも深い境界部トレンチ（４０）を設けることもできる。このような境界部トレンチ（４０）によっても、ＦＷＤ領域（２）からＩＧＢＴ領域（１）への過剰キャリアの移動を阻止することができる。
【００１４】
本発明の第２の特徴では、第１導電型の半導体基板（１０）の表層部に第２導電型の領域（１５）が形成されており、ＦＷＤ領域とＩＧＢＴ領域との境界を含むように、第２導電型の領域（１５）よりも深い場所に境界部ダメージ層（３０）が形成されていることを特徴とする。
【００１５】
また、本発明の第３の特徴では、第１導電型の半導体基板（１０）の表層部には、ＦＷＤ領域（２）とＩＧＢＴ領域（１）との境界に境界部トレンチ（４０）が形成されていることを特徴とする。
【００１６】
このように、境界部ダメージ層（３０）や境界部トレンチ（４０）によってＦＷＤ領域（２）からＩＧＢＴ領域（１）に移動する過剰キャリアを阻止することができ、電界集中が起こらないようにすることができる。これにより、特に、リカバリ破壊を防止することができる。
【００１７】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００１９】
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態で示される半導体装置は、ダイオードを内蔵した電力用素子やダイオード内蔵型ＩＧＢＴに適用することができるものである。なお、本実施形態と本発明との対応関係については、Ｎ型が第１導電型に相当し、Ｐ型が第２導電型に相当する。
【００２０】
図１は、本発明の第１実施形態に係る半導体装置の断面図である。この図に示されるように、半導体装置にはＩＧＢＴ領域１とＦＷＤ領域２とが形成されている。ここで、ＩＧＢＴ領域１とは、半導体装置のうち当該ＩＧＢＴ領域１がＩＧＢＴ素子として機能する領域であることを意味し、ＦＷＤ領域２とは、半導体装置のうち当該ＦＷＤ領域２がＦＷＤ素子として機能する領域であることを意味している。
【００２１】
ＩＧＢＴ領域１では、ドリフト層としてのＮ−型基板１０の表層部にＰ型ベース層１１が形成され、Ｐ型ベース層１１の表層部にＮ＋型ソース領域１２が形成されている。これらＮ＋型ソース領域１２およびＰ型ベース層１１を貫通してＮ−型基板１０に達するようにトレンチ１３が形成されている。
【００２２】
そして、このトレンチ１３の内壁に図示しないゲート絶縁膜が形成され、当該ゲート絶縁膜上に例えばポリシリコンで構成された図示しないゲート電極が形成され、これらトレンチ１３、ゲート絶縁膜、ゲート電極からなるトレンチゲート構造が構成されている。さらに、Ｎ＋型ソース領域１２の一部とトレンチゲート構造とが図示しない絶縁層にて覆われている。また、Ｎ−型基板１０の裏面にＰ＋型層１４が形成されている。
【００２３】
ＦＷＤ領域２では、Ｎ−型基板１０の表層部にＰ型領域１５が離間して複数形成されている。これにより、Ｎ−型基板１０とＰ型領域１５とでＰＮ接合が形成される。また、Ｎ−型基板１０の裏面にＮ＋型層１６が形成されている。
【００２４】
そして、Ｎ−型基板１０の表面側に図示しない電極が設けられており、当該電極がＩＧＢＴのエミッタ電極およびＦＷＤのアノード電極として機能するようになっている。また、Ｎ−型基板１０の裏面側において、ＩＧＢＴ領域１のＰ＋型層１４上およびＦＷＤ領域２のＮ＋型層１６上に図示しない電極が設けられており、ＩＧＢＴのコレクタ電極およびＦＷＤのカソード電極として機能するようになっている。
【００２５】
このような構成を有する半導体装置において、Ｎ−型基板１０のうちＦＷＤ領域２にのみＰ型領域１５よりも深い領域部ダメージ層２０が設けられている。当該領域部ダメージ層２０の深さはＦＷＤ領域２におけるＮ−型基板１０の表面の拡散層、すなわちＰ型領域１５に近い方が望ましい。
【００２６】
この領域部ダメージ層２０は、Ｎ−型基板１０に残存するキャリアのライフタイムを制御するためのものであり、Ｎ−型基板１０内に残存するキャリアを再結合によって消滅させる役割を果たすものである。
【００２７】
上記領域部ダメージ層２０は、Ｎ−型基板１０のＦＷＤ領域２にのみ領域部ダメージ層２０が形成されるように開口したマスクを用いてＮ−型基板１０の深さ方向にヘリウム線を照射することによって形成する。また、ヘリウム線照射による方法以外に、高加速度イオン注入によって領域部ダメージ層２０を形成する方法等も挙げられる。なお、ＦＷＤ、ＩＧＢＴは周知の半導体プロセスによって形成することができる。以上が、本実施形態に係るノンパンチスルー型の半導体装置の全体構成である。
【００２８】
次に、上記半導体装置においてＦＷＤのリカバリ時における作動について説明する。ＦＷＤがリカバリ動作に入った際、Ｐ型領域１５の直下に形成された領域部ダメージ層２０によってＮ−型基板１０内の過剰キャリアが再結合によって消滅する。すなわち、リカバリ時に逆方向電流に寄与するキャリアが減少する。これにより、過剰キャリアがアノード電極に移動することによって生じる逆方向電流を低減することができる。こうして、リカバリ損失を低減することができる。
【００２９】
また、上記のようにリカバリ時にＮ−型基板１０内の過剰キャリアが減少するため、ＦＷＤ領域２からＩＧＢＴ領域１に移動する過剰キャリアの数も減少する。これにより、リカバリ時に過剰キャリアがＩＧＢＴ領域１に流れ込んで電界集中が起こることを防止することができ、リカバリ破壊を防止することができる。
【００３０】
一方、Ｎ−型基板１０のうちＩＧＢＴ領域１に領域部ダメージ層２０は形成されていない。このため、ＩＧＢＴが通常動作した際、領域部ダメージ層２０によってキャリア輸送効率が低下することはなく、オン電圧も上昇しない。
【００３１】
以上説明したように、本実施形態では、Ｎ−型基板１０にＩＧＢＴおよびＦＷＤが形成された半導体装置において、Ｎ−型基板１０のうちＦＷＤ領域２にのみ領域部ダメージ層２０を設けたことが特徴となっている。
【００３２】
これにより、ＦＷＤのリカバリ時に領域部ダメージ層２０にてＮ−型基板１０内の過剰キャリアを再結合によって消滅させることができ、リカバリ時にダイオードに流れる逆方向電流に寄与するキャリアを減少させることができる。したがって、逆方向電流を小さくすることができ、ひいてはリカバリ特性を向上させることができる。
【００３３】
また、リカバリ時にＮ−型基板１０内の領域部ダメージ層２０にて過剰キャリアが再結合によって消滅して減少するため、ＦＷＤ領域２からＩＧＢＴ領域１に移動する過剰キャリアの数も減少させることができる。これにより、多数の過剰キャリアがリカバリ時にＩＧＢＴ領域１に流れ込んで電界集中を起こさないようにすることができ、ひいてはリカバリ破壊を防止することができる。この場合、少なくなった過剰キャリアがＩＧＢＴ領域１に流れていくことで再結合を遅らせることができ、ひいてはソフトリカバリを実現することができる。
【００３４】
さらに、ＩＧＢＴ領域１に領域部ダメージ層２０を設けていないため、ＩＧＢＴの通常動作時に領域部ダメージ層２０によるオン電圧の上昇をなくすことができる。以上のようにして、ＩＧＢＴの電流能力を低下させることなく、ＦＷＤのリカバリ特性を向上させることができる。
【００３５】
（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。本実施形態では、特に、リカバリ破壊の防止に特化した半導体装置になっていることが特徴である。
【００３６】
図２は、本発明の第２実施形態に係る半導体装置の断面図である。この図に示されるように、本実施形態では、ＩＧＢＴ領域１とＦＷＤ領域２との境界部分に境界部ダメージ層３０が設けられている。このような境界部ダメージ層３０を有する半導体装置において、ＦＷＤのリカバリ時では、ＦＷＤ領域２からＩＧＢＴ領域１への過剰キャリアの移動が境界部ダメージ層３０によって阻止される。
【００３７】
これにより、特に、リカバリ時に過剰キャリアがＩＧＢＴ領域１に流れ込んで電界集中を起こさないようにすることができ、リカバリ破壊を防止できる。また、ＩＧＢＴ領域１に境界部ダメージ層３０を形成しないため、ＩＧＢＴのオン電圧が高くならないようにすることができる。
【００３８】
（第３実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。本実施形態では、第１実施形態で示された半導体装置に第２実施形態で示された境界部ダメージ層３０を組み合わせた構造になっていることが特徴となっている。
【００３９】
図３は、本発明の第３実施形態に係る半導体装置の断面図である。この図に示されるように、Ｎ−型基板１０のうちＦＷＤ領域２に領域部ダメージ層２０が設けられており、ＦＷＤ領域２とＩＧＢＴ領域１との境界部分に境界部ダメージ層３０が設けられている。
【００４０】
このような構造により、ＦＷＤのリカバリ時では、ＦＷＤ領域２においては領域部ダメージ層２０によってＮ−型基板１０内の過剰キャリアを再結合によって消滅させ、逆方向電流に寄与する過剰キャリアの数を減少させることができ、リカバリ特性を向上させることができる。また、境界部ダメージ層３０によってＦＷＤ領域２からＩＧＢＴ領域１へ移動する過剰キャリアを阻止することができ、リカバリ破壊を防止することができる。
【００４１】
（第４実施形態）
本実施形態では、第２実施形態と異なる部分についてのみ説明する。本実施形態では、Ｎ−型基板１０に境界部ダメージ層３０を形成するのではなく、トレンチを設けることが特徴となっている。
【００４２】
図４は、本発明の第４実施形態に係る半導体装置の断面図である。この図に示されるように、Ｎ−型基板１０においてＦＷＤ領域２とＩＧＢＴ領域１との境界部分に境界部トレンチ４０が形成されている。当該境界部トレンチ４０は、ＦＷＤのリカバリ時にＦＷＤ領域２からＩＧＢＴ領域１への過剰キャリアの移動を阻止する役割を果たすものである。
【００４３】
このような境界部トレンチ４０は、例えば、ＩＧＢＴ領域１においてトレンチゲート構造が形成される際に同時に形成される。当該境界部トレンチ４０内には例えば絶縁層が形成される。なお、境界部トレンチ４０内の構造がトレンチゲート構造と同じ構造になっていても構わない。
【００４４】
以上のように、ＦＷＤ領域２とＩＧＢＴ領域１との境界部分に境界部トレンチ４０を設けることで、ＦＷＤのリカバリ時におけるリカバリ破壊を防止することもできる。
【００４５】
（第５実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。本実施形態では、第１実施形態で示された半導体装置に第４実施形態で示された境界部トレンチ４０を組み合わせた構造になっていることが特徴となっている。
【００４６】
図５は、本発明の第５実施形態に係る半導体装置の断面図である。この図に示されるように、Ｎ−型基板１０のうちＦＷＤ領域２に領域部ダメージ層２０が形成され、ＦＷＤとＩＧＢＴ領域１との境界部分に境界部トレンチ４０が形成されている。この場合、ＩＧＢＴ領域１側に移動する過剰キャリアを阻止するため、境界部トレンチ４０の底は領域部ダメージ層２０よりも深くなっていることが好ましい。
【００４７】
このような構造により、上記と同様に、ＦＷＤのリカバリ特性の向上、リカバリ破壊の防止、そしてＩＧＢＴのオン電圧の低下を図ることができる。
【００４８】
（第６実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。第１実施形態では、ノンパンチスルー型の半導体装置について説明したが、本実施形態ではフィールドストップ型の基板を用いたことが特徴となっている。
【００４９】
図６は、本発明の第６実施形態に係る半導体装置の断面図である。この図に示されるように、Ｎ−型基板１０の裏面側にフィールドストップ層としてＮ型層１７が設けられている。そして、ＦＷＤ領域２ではＮ型層１７上にＮ＋型層１６が形成され、ＩＧＢＴ領域１ではＮ型層１７上にＰ＋型層１４が形成されている。このようなフィールドストップ型の基板を用いても、上記第１実施形態と同様の効果を得ることができる。
【００５０】
（第７実施形態）
本実施形態では、第２実施形態と異なる部分についてのみ説明する。本実施形態では、第２実施形態に示される半導体装置においてフィールドストップ層を設けたことが特徴となっている。
【００５１】
図７は、本発明の第７実施形態に係る半導体装置の断面図である。この図に示されるように、Ｎ−型基板１０の裏面にＮ型層１７が設けられている。このような基板を用いても、第２実施形態と同様の効果を得ることができる。
【００５２】
（第８実施形態）
本実施形態では、第３実施形態と異なる部分についてのみ説明する。本実施形態では、第３実施形態に示される半導体装置においてフィールドストップ層を設けたことが特徴となっている。
【００５３】
図８は、本発明の第８実施形態に係る半導体装置の断面図である。この図に示されるように、Ｎ−型基板１０の裏面にＮ型層１７が設けられている。このような基板を用いても、第３実施形態と同様の効果を得ることができる。
【００５４】
（第９実施形態）
本実施形態では、第４実施形態と異なる部分についてのみ説明する。本実施形態では、第４実施形態に示される半導体装置においてフィールドストップ層を設けたことが特徴となっている。
【００５５】
図９は、本発明の第９実施形態に係る半導体装置の断面図である。この図に示されるように、Ｎ−型基板１０の裏面にＮ型層１７が設けられている。このような基板を用いても、第４実施形態と同様の効果を得ることができる。
【００５６】
（第１０実施形態）
本実施形態では、第５実施形態と異なる部分についてのみ説明する。本実施形態では、第５実施形態に示される半導体装置においてフィールドストップ層を設けたことが特徴となっている。
【００５７】
図１０は、本発明の第１０実施形態に係る半導体装置の断面図である。この図に示されるように、Ｎ−型基板１０の裏面にＮ型層１７が設けられている。このような基板を用いても、第５実施形態と同様の効果を得ることができる。
【００５８】
（他の実施形態）
上記各実施形態では、Ｎ−型基板１０のうちＦＷＤ領域２に層状の領域部ダメージ層２０が設けられているが、当該領域部ダメージ層２０は層状ではなく、離間した領域が複数設けられたものであっても構わない。
【００５９】
上記各実施形態では、トランジスタとしてＩＧＢＴについて説明したが、他の種類のトランジスタを採用しても構わない。
【００６０】
上記第３、第８実施形態では、ＦＷＤ領域２に設けられた領域部ダメージ層２０と、ＦＷＤ領域２とＩＧＢＴ領域１との境界部分に設けられた境界部トレンチ４０とが同じ深さに設けられているが、これは一例を示すものであって、それぞれ異なる深さであっても構わない。
【図面の簡単な説明】
【００６１】
【図１】本発明の第１実施形態に係る半導体装置の断面図である。
【図２】本発明の第２実施形態に係る半導体装置の断面図である。
【図３】本発明の第３実施形態に係る半導体装置の断面図である。
【図４】本発明の第４実施形態に係る半導体装置の断面図である。
【図５】本発明の第５実施形態に係る半導体装置の断面図である。
【図６】本発明の第６実施形態に係る半導体装置の断面図である。
【図７】本発明の第７実施形態に係る半導体装置の断面図である。
【図８】本発明の第８実施形態に係る半導体装置の断面図である。
【図９】本発明の第９実施形態に係る半導体装置の断面図である。
【図１０】本発明の第１０実施形態に係る半導体装置の断面図である。
【符号の説明】
【００６２】
１…ＩＧＢＴ領域、２…ＦＷＤ領域、１０…Ｎ−型基板、１５…Ｐ型領域、２０…領域部ダメージ層、３０…境界部ダメージ層、４０…境界部トレンチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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