(57)【要約】【課題】金属シリサイド層によるゲートエッジ部でのリーク電流を低く抑えると共に、ストレッサを形成可能なゲート間のスペースを確保する。【解決手段】ＭＯＳ構造素子の形成後に、シリサイド反応のバリアとして機能可能なメタル膜でシリサイド防止膜を形成する。当該メタル膜は、ドライエッチングで容易にエッチングされる材料から成り、且つ、サリサイドプロセス中の酸系の混合溶液に可溶な材料から成る。シリサイド形成領域開口のために、レジストマスクを利用してメタル膜をドライエッチングする。その結果、ドライエッチングの終了後に、当該メタル膜より成る第２サイドウォールスペーサー９Ｍが形成される。その後、サリサイドプロセスを実行して金属シリサイド層１２を形成する。その際、サリサイドプロセスの過程で未反応の金属を除去する際に、第２サイドウォールスペーサー９Ｍは同時に除去される。【選択図】図１
2008192791.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極、ゲート絶縁膜、サイドウォールスペーサー及びソース・ドレイン領域を有するＭＯＳ構造素子を備える半導体装置であって、
前記サイドウォールスペーサーのエッジから所定のオフセット距離だけ離れた前記ソース・ドレイン領域の表面から金属シリサイド層が前記ソース・ドレイン領域内部に向けて形成されており、且つ、
前記サイドウォールスペーサーの前記エッジと前記金属シリサイド層のエッジ間に於ける前記ソース・ドレイン領域の表面上にはサイドウォールスペーサーが形成されていないことを特徴とする、
半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記サイドウォールスペーサーは、その縦断面形状がＬ字型のシリコン酸化膜のみから成ることを特徴とする、
半導体装置。
【請求項３】
請求項１記載の半導体装置であって、
前記金属シリサイド層を第１金属シリサイド層とすると、
前記サイドウォールスペーサーの前記エッジと前記第１金属シリサイド層の前記エッジ間に於ける前記ソース・ドレイン領域のオフセット領域表面から前記ソース・ドレイン領域内部に向けて、前記第１金属シリサイド層と接続する態様で、前記第１金属シリサイド層よりも薄い厚みを有する第２金属シリサイド層が更に形成されていることを特徴とする、
半導体装置。
【請求項４】
ゲート電極、ゲート絶縁膜、第１サイドウォールスペーサー及びソース・ドレイン領域を有するＭＯＳ構造素子を備える半導体装置の製造方法であって、
前記第１サイドウォールスペーサーのエッジから所定のオフセット距離だけ離れた前記ソース・ドレイン領域の表面上及び前記第１サイドウォールスペーサーの前記エッジを含む前記第１サイドウォールスペーサーの側面の一部上に、サリサイドプロセスの過程で未反応の金属を除去する際に同時に除去可能なメタル膜から成る第２サイドウォールスペーサーを形成する工程と、
前記サリサイドプロセスにより、前記第２サイドウォールスペーサーで被覆されていない前記ソース・ドレイン領域の表面からその内部に向けて金属シリサイド層を形成すると共に、前記第２サイドウォールスペーサーを除去する工程とを備えることを特徴とする、
半導体装置の製造方法。
【請求項５】
ゲート電極、ゲート絶縁膜、シリコン酸化膜とその上に形成されたシリコン窒化膜とから成る第１サイドウォールスペーサー及びソース・ドレイン領域を有するＭＯＳ構造素子を備える半導体装置の製造方法であって、
前記第１サイドウォールスペーサーのエッジから所定のオフセット距離だけ離れた前記ソース・ドレイン領域の表面上及び前記第１サイドウォールスペーサーの前記エッジを含む前記第１サイドウォールスペーサーの側面の一部上に、シリコン窒化膜から成る第２サイドウォールスペーサーを形成する工程と、
サリサイドプロセスにより、前記第２サイドウォールスペーサーで被覆されていない前記ソース・ドレイン領域の表面からその内部に向けて金属シリサイド層を形成する工程と、
金属シリサイド層の形成後に、前記第１サイドウォールスペーサーの上層を成す前記シリコン窒化膜と前記第２サイドウォールスペーサーとを除去する工程とを備えることを特徴とする、
半導体装置の製造方法。
【請求項６】
ゲート電極、ゲート絶縁膜、第１サイドウォールスペーサー及びソース・ドレイン領域を有するＭＯＳ構造素子を備える半導体装置の製造方法であって、
前記第１サイドウォールスペーサーのエッジから所定のオフセット距離だけ離れた前記ソース・ドレイン領域の表面上及び前記第１サイドウォールスペーサーの前記エッジを含む前記第１サイドウォールスペーサーの側面の一部上に、第２サイドウォールスペーサーを形成する工程と、
サリサイドプロセスにより、前記第２サイドウォールスペーサーで被覆されていない前記ソース・ドレイン領域の表面からその内部に向けて第１金属シリサイド層を形成する工程と、
前記第１金属シリサイド層の形成後に前記第２サイドウォールスペーサーを選択的に除去する工程と、
前記第１サイドウォールスペーサーの前記エッジと前記第１金属シリサイド層のエッジ間に於ける前記ソース・ドレイン領域のオフセット領域表面から前記ソース・ドレイン領域内部に向けて、前記第１金属シリサイド層と接続する態様で、前記第１金属シリサイド層よりも薄い厚みを有する第２金属シリサイド層を更に形成する工程とを備えることを特徴とする、
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソース/ドレイン領域に金属シリサイド層を形成したＭＯＳ構造素子を備える半導体装置に関する。
【背景技術】
【０００２】
サリサイド法を用いた従来のＭＯＳトランジスタの製造方法を、図４〜図９の縦断面図に示す。
【０００３】
先ず、図４に示す様に、半導体基板１上に、熱酸化やCVD法によりシリコン酸化膜２（例えば１０ｎｍ〜２０ｎｍ）を形成し、その後、CVD法によりシリコン窒化膜３（例えば１００ｎｍ〜２００ｎｍ）を形成する。
【０００４】
次に、リソグラフィー及びエッチング技術の組み合わせにより、トランジスタ等の素子を形成する領域を残し、所望の領域で、シリコン酸化膜２及びシリコン窒化膜３の積層構造体をエッチングし、更に例えば２００ｎｍ〜５００ｎｍの深さまで半導体基板１をエッチングし、半導体基板１に素子分離用トレンチ４の溝を形成する。
【０００５】
その後、熱酸化やCVD法等により、素子分離用トレンチ４中に、シリコン酸化膜を埋め込み、その表面をCMP法（機械化学研磨）により平坦化し、素子分離用トレンチ４内にのみシリコン酸化膜５を残置せしめる（図５参照）。
【０００６】
その後、フッ酸等によるウェットエッチング又はドライエッチングにより、素子分離用トレンチ４内のシリコン酸化膜５の膜厚を減少させる。その後、シリコン窒化膜３、シリコン酸化膜２をウェットエッチング法により除去する。この段階で、シリコン酸化膜５は、素子分離用トレンチ４内のみに残り、その表面は、半導体基板１の表面と略同一面と成す様に、前工程でのシリコン酸化膜５の膜厚を減少させる量を調整する（図６参照）。
【０００７】
その後、周知の方法により、ＭＯＳトランジスタ構造を形成する。即ち、半導体基板１に熱酸化やCVD法等によりゲート絶縁膜６、例えば厚みが２ｎｍのシリコン酸化膜を形成する。その後、CVD法により、ポリシリコン若しくは非晶質シリコンを形成し、リソグラフィー、エッチング技術の組み合わせにより、ゲート電極７を形成する。
【０００８】
その後、イオン注入法により、第1不純物拡散層を形成する。PMOSの場合、例えばBを1E13/ｃｍ２〜1E14/ｃｍ２の濃度で半導体基板１に注入して、低濃度で浅い第1のP型不純物拡散層８aを形成する。NMOSの場合、例えばAsやPを1E13/ｃｍ２〜1E14/ｃｍ２の濃度で半導体基板１に注入して、低濃度で浅い第1のｎ型不純物拡散層８ｂを形成する。
【０００９】
次に、シリコン酸化膜若しくはシリコン窒化膜又はこれらの積層構造をCVD法により形成し、エッチバック法によりサイドウォールスペーサー９を形成する。尚、サイドウォールスペーサー９としては、上記例では２層構造体を用いたが、最下層をシリコン酸化膜とする３層以上の多層構造体であっても良い。
【００１０】
次に、イオン注入法により、第２不純物拡散層を形成する。PMOSの場合、例えばBを1E15/ｃｍ２〜1E16/ｃｍ２の濃度で半導体基板１に注入し、第２のP型不純物拡散層１０aを形成する。NMOSの場合、例えば、AsやPを1E15/ｃｍ２〜1E16/ｃｍ２の濃度で半導体基板１に注入し、第２のｎ型不純物拡散層１０ｂを形成する。これにより、第1不純物拡散層に較べて、高濃度で深い第２不純物拡散層が形成される。
【００１１】
その後、ランプアニール等の熱処理により、第１及び第２不純物拡散層を活性化させる（図７参照）。
【００１２】
次に、シリコン表面を低抵抗化するため、サリサイド法により金属シリサイド層を形成するのであるが、例えば、高抵抗素子を用いる回路等では、金属シリサイド層を用いずにシリコンをそのまま利用する場合がある。その様な場合、金属シリサイド層による低抵抗化を希望しない領域に、選択的にシリサイド防止膜を形成することになる。
【００１３】
そこで、金属シリサイド層を形成しない領域に絶縁膜を形成するため、先ずCVD法により、例えばシリコン酸化膜から成るシリサイド防止膜１１を全面的に形成する（図８参照）。
【００１４】
その後、リソグラフィー及びエッチングの組み合わせにより、所望の領域（非シリサイド領域）にシリサイド防止膜１１を残し、それ以外の領域ではシリサイド防止膜１１を除去する。
【００１５】
その後、Ni、Co、Ti、Pt等の金属シリサイド層１２をサリサイド法により形成する。即ち、金属膜、例えばNi膜を１０nm形成し、RTA等による熱処理（３００℃〜４００℃）によりNi2Si（ダイニッケルシリサイド）またはNiSi（モノシリサイド）を形成する。その後、硫酸と過酸化水素水との混合液等により、未反応のNi膜を除去し、第２の熱処理（４００℃〜６００℃）によりNiSi（モノシリサイド）を形成する。これにより、シリコン表面のみに選択的に金属シリサイド層１２が形成される（図９参照）。
【００１６】
【特許文献１】特開２０００−１００７５４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
既述した従来のソース/ドレイン領域に金属シリサイド層を形成したトランジスタ構造（図９参照）においては、ゲートエッジ部分（ゲートサイドウォールスペーサーエッジとその内側近傍領域に該当）で金属シリサイド層に起因したリーク電流が流れると言う問題点があった。このリーク電流により、ＳＲＡＭ等のメモリデバイスの待機電流の増加といった性能劣化を招く。
【００１８】
そこで、従来に於いては、ゲートエッジ部でのリーク電流の発生を抑制する目的で、シリサイド防止膜のドライエッチング後に形成される第２サイドウォールスペーサーを利用して、金属シリサイド層が形成される領域をゲートエッジ部から離し、エクステンション（ＳＤＥ）部分から金属シリサイド層までの距離を確保してリーク電流を制御してきた。
【００１９】
この点の製造方法の工程縦断面図を、図１０〜図１５に示す。シリサイド防止膜として、被覆性能の良いシリコン酸化（ＳｉＯ）膜を用いて、シリサイド形成領域／非シリサイド形成領域をドライエッチングによりパターニングする。ドライエッチング後、ゲートサイドウォールスペーサーの側壁に第２サイドウォールスペーサー（プチＳＷ）が形成される。この後、フッ酸系のＷｅｔ前処理を全くせずに、金属シリサイド層を既述の方法で形成すると、第２サイドウォールスペーサーの表面部分には金属シリサイド層が形成されない。従って、本来のゲートサイドウォールスペーサーのエッジからシリサイド形成領域端までの間に、金属シリサイド層が形成されない領域（オフセット領域）が形成され、ゲートエッジ部でのリーク電流の発生を防止することが可能となる。
【００２０】
しかしながら、この場合、主に第２サイドウォールスペーサーはシリサイド防止膜と同じ材質、即ちシリコン酸化膜から成り、更に微細化が進んだ世代では、この第２サイドウォールスペーサーの存在が、ゲートサイドウォールスペーサーの表面上へのストレッサの形成を阻害する、あるいは、コンタクトの形成不良につながるという新たな問題点を発生させている。ここで、「ストレッサ」とは、モビリティ（移動度）向上のためにゲート電極にストレスを印加するための、ＳｉＮ等から成る絶縁膜である。
【００２１】
この発明は斯かる状況に鑑みて成されたものであり、ゲートエッジ部でのリーク電流の発生を抑え、且つ、ゲートサイドウォールスペーサーの表面全体に形成されたストレッサの効果を活かした駆動能力の高い、高性能なＭＯＳトランジスタ素子を実現することを、その主目的とする。
【課題を解決するための手段】
【００２２】
先ず、ゲート電極、ゲート絶縁膜、第１サイドウォールスペーサー及びソース・ドレイン領域を有するＭＯＳ構造素子を半導体基板上に形成する。次に、当該ＭＯＳ構造素子を全面的に被覆するシリサイド防止膜を、シリサイド反応のバリアとして機能可能なメタル膜で形成する。しかも、当該メタル膜は、ドライエッチングで容易にエッチングされる材料から成り、且つ、サリサイドプロセス中の酸系の混合溶液に可溶な材料から成る。
【００２３】
メタル膜のシリサイド防止膜形成後、シリサイド形成領域開口のために、レジストマスクを利用して、レジストマスクで被覆されていないメタル膜をドライエッチングする。その結果、ドライエッチングの終了後に、当該メタル膜より成る第２サイドウォールスペーサーが、第１サイドウォールスペーサーのエッジから所定のオフセット距離だけ離れたソース・ドレイン領域の表面上及び第１サイドウォールスペーサーのエッジを含む第１サイドウォールスペーサーの側面の一部上に、形成される。
【００２４】
その後、サリサイドプロセスを実行して、第２サイドウォールスペーサーで被覆された部分を除くソース・ドレイン領域及びゲート電極の表面に、金属シリサイド層を形成する。その際、サリサイドプロセスの過程で未反応の金属を除去する際に、メタル膜より成る第２サイドウォールスペーサーは同時に除去される。これにより、サイドウォールスペーサーのエッジと金属シリサイド層のエッジ間に於けるソース・ドレイン領域のオフセット領域上には、サイドウォールスペーサーが形成されていない構造が実現される。
【００２５】
以下、この発明の主題の様々な具体化を、添付図面を基に、その効果・利点と共に、詳述する。
【発明の効果】
【００２６】
本発明の主題によれば、金属シリサイド層をゲートエッジ部から所定のオフセット距離だけ離し、且つ、ストレッサ（ＳｉＮなどの絶縁膜）の形成を阻害しない構造を得ることが出来る。
【発明を実施するための最良の形態】
【００２７】
（実施の形態１）
本実施の形態では、既述した製造方法の図１０〜図１４を基本的に援用する。
【００２８】
本実施の形態の特徴点は、図１２に於けるシリサイド防止膜１１を、従来のシリコン酸化膜（従来例の図１の（ａ）参照）からメタル膜に変更する点にある。このメタル膜は、シリサイド反応の防止膜（バリア）として働くものでなくてはならない。半導体プロセスで利用されている材料としては、ＣＶＤ法でコンフォーマルに形成可能なＣＶＤ−ＴｉＮ膜やＣＶＤ−Ｗ膜などが挙げられる。しかも、これらのメタル膜はＣｌ２ガスあるいはＳＦ６ガスなどを用いれば容易にドライエッチング可能であり、シリサイド防止膜１１のドライエッチング後に、メタル膜から成る第２サイドウォールスペーサー９Ｍを形成することが可能である（図１の（ｂ）参照）。更に、これらの材料は、サリサイドプロセス中の酸系の混合溶液（例えば、硫酸と過酸化水素水の混合液）に可溶な材料であるために、サリサイドプロセスの過程で未反応の金属を除去する際に同時に除去される。これにより、サイドウォールスペーサー９のエッジと金属シリサイド層１２のエッジ間に於けるソース・ドレイン領域の表面（オフセット領域）上には、第２サイドウォールスペーサーが形成されていない構造が得られる（図１の（ｃ）参照）。従って、金属シリサイド層１２をゲートエッジ部から所定のオフセット距離だけ離し、且つ、ストレッサ（ＳｉＮなどの絶縁膜）の形成を阻害しない構造を得ることが出来る。即ち、ゲート絶縁膜６の露出側面上、サイドウォールスペーサー９の表面全体上及びゲート電極７の上部表面上に亘って、ストレス印加用の絶縁膜（ストレッサ）を形成することが可能となり、駆動能力の高いＭＯＳトランジスタ素子を実現出来る。
【実施例１】
【００２９】
先ず、従来の製造方法で、ゲート絶縁膜６、ゲート電極７、サイドウォールスペーサー９及びソース・ドレイン不純物領域から成るＭＯＳ構造素子を形成する（図１１）。その後、当該ＭＯＳ構造素子を全面的に被覆するシリサイド防止膜１１を形成する（図１２）。その際に、シリサイド防止膜１１として、例えばTiCl4とNH3を原料とするTiN層を、CVD法により450℃の堆積温度で、１０ｎｍ〜２０ｎｍの厚み分だけ形成する。次に、リソグラフィー法を用いてエッチングマスクを形成した上で、シリサイド形成領域を、Cl2系ガスあるいはCF4等のF系ガスを用いたドライエッチングにより開口する（図１３）。ドライエッチング終了後に形成される上記の第２サイドウォールスペーサー９Ｍは、ＴｉＮ膜で出来ている（図１の（ｂ）参照）。通常のサリサイド法（例えばＮｉシリサイドの場合）では、この後、前処理⇒Ｎｉスパッタ⇒第１の熱処理⇒選択除去⇒第２の熱処理となる。しかし、本実施例では、第１の熱処理の際にＮｉ/Ｓｉが接している部分はＮｉシリサイド化するが、ＴｉＮ膜から成る第２サイドウォールスペーサー９Ｍの部分にはＮｉシリサイド層は形成されず、サイドウォールスペーサー９のエッジから所定のオフセット距離だけ離れたオフセット領域が設けられる。この後の選択除去に硫酸と過酸化水素水の混合溶液（硫酸/過水）を用いると、未反応のＮｉと、ＴｉＮ膜で出来た第２サイドウォールスペーサー９Ｍとが、同時に除去される。この後に第２の熱処理を行い、低抵抗のＮｉシリサイド層を形成することで、ゲートサイドウォールスペーサー９のエッジ部からオフセット領域を設けて、かつオフセット領域の形成に使用した第２サイドウォールスペーサー９Ｍが除去された構造を同時に得ることができる（図１の（ｃ）参照）。
【００３０】
本実施例によれば、金属シリサイド層によるゲートエッジ部でのリーク電流を低く抑えることが出来ると共に、ゲートサイドウォールスペーサー９の全表面を被覆可能なストレッサを形成可能なゲート間のスペースを確保することが出来る。
【００３１】
（実施の形態２）
本実施の形態では、既述した製造方法の図１０〜図１５を基本的に援用する。
【００３２】
本実施の形態は、サイドウォールスペーサー除去（ｄｉｓｐｏｓａｂｌｅ）型のＭＯＳトランジスタの例である。ゲート間ピッチが更に狭まった場合に、隣り合うゲート同士の間隔を確保する目的で、金属シリサイド層の形成後に、サイドウォールスペーサーの上層（ＳｉＮ）のみを例えば熱リン酸溶液の様な選択性のあるエッチングにより除去し、ゲート間隔を拡げる場合に、本実施の形態は有効となる。
【００３３】
シリコン酸化膜により第２サイドウォールスペーサーが形成されている従来の場合（図２の（ａ）参照）には、サイドウォールスペーサーの上層であるＳｉＮ層の除去後に第２サイドウォールスペーサーが突起状に残り、良好な形状のゲート間隔を得ることが出来ない（図２の（ｂ）参照）。
【００３４】
これに対して、本実施の形態では、シリサイド防止膜１１をシリコン窒化膜（ＳｉＮ）で形成する。この場合、シリサイド防止膜１１のドライエッチング後に形成される第２サイドウォールスペーサー９ＮもＳｉＮとなる（図２の（ｃ）参照）。その後、従来通り、サリサイドプロセスを実行して、金属シリサイド層１２を形成する。更に、熱リン酸を用いたウェットエッチングによるサイドウォールスペーサー上層（ＳｉＮ）除去の工程で、同時に第２サイドウォールスペーサー９Ｎも除去される（図２の（ｄ）参照）。従って、本実施の形態では、最終的に、サイドウォールスペーサー９は、その縦断面形状がＬ字型のシリコン酸化膜９Ｌのみから成る。このために、金属シリサイド層１２をゲートエッジ部から所定のオフセット距離だけ離しつつ、平坦で良好な形状のゲート間隔を確保することが出来る。よって、図２の（ｄ）に例示されるゲート間隔は、ゲート間ピッチが更に狭まった場合に於いても、シリコン酸化膜９Ｌのみから成るサイドウォールスペーサー９の全表面上に形成されるべきストレッサ（ＳｉＮなどの絶縁膜）の形成を阻害しない構造を提供し得る。
【実施例２】
【００３５】
ゲートサイドウォールスペーサーは、（１）厚みが５ｎｍ〜１０ｎｍのＴＥＯＳを原料とし、ＣＶＤ法により形成されたシリコン酸化膜と、（２）その上にＨＣＤ（ヘキサクロロジシラン）とＮＨ３を原料としてＣＶＤ法により形成されたシリコン窒化膜（厚み：３０ｎｍ〜５０ｎｍ）とから成る。これを従来の方法でエッチバックすることで、ゲート電極７の側壁部にサイドウォールスペーサー９を形成することが出来る。
【００３６】
従来のプロセスでシリサイド防止膜１１を形成する工程（図１２）で、４００℃〜４５０℃の堆積温度でＡＬＤ−ＣＶＤ法を用いて２０ｎｍ〜３５ｎｍ程度のシリコン窒化膜を形成する。当該シリコン窒化膜をシリサイド形成領域に於いてドライエッチングで開口すると、第２サイドウォールスペーサー９Ｎはシリコン窒化膜で出来ており、その後、通常のサリサイド法によって金属シリサイド層１２を形成すると、図２の（ｃ）で例示される形状が得られる。
【００３７】
隣り合うゲート/ゲート間隔が益々狭まる45nm世代以降では、ゲート電極ポリシリコン間のスペースは１００ｎｍ以下になり、ゲートサイドウォールスペーサーを金属シリサイド層の形成後に除去し（ｄｉｓｐｏｓａｂｌｅ）、ストレッサ（ＳｉＮ）膜を形成する隙間を確保する必要がある。このために、例えば熱リン酸の様な選択性のあるエッチング法でサイドウォールスペーサー上層のＳｉＮ部を除去する。この際、同時に、第２サイドウォールスペーサー９Ｎも除去されて、図２の（ｄ）で例示される様な形状を得ることが出来る。
【００３８】
ゲートエッジ部からオフセットを設けて金属シリサイド層を形成することにより、リーク電流の発生を抑制することが出来る。更に、次世代ｄｉｓｐｏｓａｂｌｅ構造でも、ソース・ドレイン領域のオフセット領域表面上に第２サイドウォールスペーサーの突起物が残らず、平坦で良好な形状のゲート間隔を得ることが出来、ストレッサ（ＳｉＮ）膜を形成する隙間を確保することが出来る。
【００３９】
（実施の形態３）
本実施の形態においても、既述した製造方法の図１０〜図１５を基本的に援用する。
【００４０】
先ず、従来の製造方法を用いて、シリコン酸化膜から成る第２サイドウォールスペーサー９Ｏを形成した後に、ゲートエッジ部から所定のオフセット距離を離して金属シリサイド層１２を形成する（図３の（ａ）参照）。その後、第２サイドウォールスペーサー９Ｏのみを選択的に除去し（図３の（ｂ）参照）、続いて再度第２のシリサイド形成を行い、オフセット領域に第２金属シリサイド層１２Ａを形成する。この際に、第１金属シリサイド層１２に比べて十分に薄い厚みを有する第２金属シリサイド層１２Ａを形成する（図３の（ｃ）参照）ことで、ゲートエッジ部でのリーク電流の発生を防止出来る。これにより、ゲートエッジ部でのリーク電流の発生を制御したままで、第２サイドウォールスペーサー９Ｏを除去することが可能になる。しかも、ゲート端部でのソース・ドレイン領域用のコンタクトホール底部に於いて（サイドウォールスペーサー９の表面上に接触する態様でコンタクトホールが形成される。）、当該コンタクトホールと金属シリサイド層（１２Ａ＋１２）との接触面積を増加させることが出来ることから、良好なコンタクト形成の効果が期待出来る。
【実施例３】
【００４１】
従来のサリサイド法で、Ｎｉシリサイド層を形成する（図１５）。この際のＮｉ堆積膜厚は８ｎｍ〜１２ｎｍ（好ましくは１０ｎｍ）である。その後、第１の熱処理を３００℃〜３５０℃の温度範囲で行う。続いて、未反応のＮｉを硫酸と過酸化水素水の混合溶液でエッチングする（図３の（ａ）参照）。次に、第２サイドウォールスペーサー（材質はシリコン酸化膜）９Ｏを希フッ酸溶液で除去する（図３の（ｂ）参照）。あるいは、フッ素系のプラズマ処理によるケミカルドライエッチングで、第２サイドウォールスペーサー９Ｏを除去しても良い。更に続いて、第２金属シリサイド層１２Ａの形成のために、Ｎｉを４ｎｍ〜６ｎｍ（好ましくは５ｎｍ）堆積する。その後、第２の熱処理を４５０℃〜５５０℃の温度範囲で行う。更に、未反応のＮｉを再度硫酸と過酸化水素水の混合溶液でエッチングする（図３の（ｃ）参照）。この２度目のＮｉ除去工程はその後に続くストレッサ（ＳｉＮ）膜の前処理を兼ねているために、ステップ数の増加にならない。又、第２サイドウォールスペーサー９Ｏをケミカルドライエッチングで除去する場合には、ケミカルドライエッチングを処理するチャンバとＮｉを堆積するチャンバとを同一フレームにクラスタ化した装置を用いることで、工程上１ステップの追加で、この２つの処理を行うことが出来る。即ち、従来のサリサイド形成プロセスは、（１）Ｎｉ堆積⇒（２）第１の熱処理⇒（３）Ｎｉ除去⇒（４）第２の熱処理とそれに続く次工程の成膜前処理であった。これに対して本実施例では、（１）Ｎｉ堆積⇒（２）第１の熱処理⇒（３）Ｎｉ除去⇒（４）第２サイドウォールスペーサー除去（ケミカルドライエッチング）＋Ｎｉ堆積（第２金属シリサイド層形成用）⇒（５）第２の熱処理⇒Ｎｉ除去（成膜前処理を兼ねる）となり、最小１ステップの工程追加で、図３の（ｃ）に例示する構造を実現することが出来る。
【００４２】
尚、実施例３の特徴点（第２金属シリサイド１２Ａを設ける点）を前述の実施例１又は実施例２に組み合わせることも可能である。
【００４３】
以上の構成・製造方法により、金属シリサイド層に起因するゲートエッジ部でのリーク電流の発生を抑制することが出来ると共に、第２サイドウォールスペーサーを除去した構造が得られる。更に、本構造では、第１金属シリサイド層１２の形成時に使用した第２サイドウォールスペーサー９Ｏを除去した後のオフセット領域下にも、第２金属シリサイド層１２Ａが形成されている。このために、ゲートエッジ部付近に形成されるコンタクトホールの底部で金属シリサイド層に接触する面積を拡大して、コンタクト抵抗を低く抑える効果も期待出来る。
【００４４】
（付記）
以上、本発明の実施の形態を詳細に開示し記述したが、以上の記述は本発明の適用可能な局面を例示したものであって、本発明はこれに限定されるものではない。即ち、記述した局面に対する様々な修正や変形例を、この発明の範囲から逸脱することの無い範囲内で考えることが可能である。
【産業上の利用可能性】
【００４５】
本発明は、金属シリサイド層をサリサイド法により半導体基板内に形成するSOC（System on Chip）デバイス等の半導体装置への適用に好適である。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施の形態１に係る半導体装置の構造及び製造工程を示す縦断面図である。
【図２】本発明の実施の形態２に係る半導体装置の構造及び製造工程を示す縦断面図である。
【図３】本発明の実施の形態３に係る半導体装置の構造及び製造工程を示す縦断面図である。
【図４】従来技術に係る半導体装置の製造工程を示す縦断面図である。
【図５】従来技術に係る半導体装置の製造工程を示す縦断面図である。
【図６】従来技術に係る半導体装置の製造工程を示す縦断面図である。
【図７】従来技術に係る半導体装置の製造工程を示す縦断面図である。
【図８】従来技術に係る半導体装置の製造工程を示す縦断面図である。
【図９】従来技術に係る半導体装置の製造工程を示す縦断面図である。
【図１０】従来技術に係る半導体装置の製造工程を示す縦断面図である。
【図１１】従来技術に係る半導体装置の製造工程を示す縦断面図である。
【図１２】従来技術に係る半導体装置の製造工程を示す縦断面図である。
【図１３】従来技術に係る半導体装置の製造工程を示す縦断面図である。
【図１４】従来技術に係る半導体装置の製造工程を示す縦断面図である。
【図１５】従来技術に係る半導体装置の製造工程を示す縦断面図である。
【符号の説明】
【００４７】
１  半導体基板、６  ゲート絶縁膜、７  ゲート電極、９  サイドウォールスペーサー、９Ｍ，９Ｎ，９Ｏ  第２サイドウォールスペーサー、８  第１不純物拡散層、１０  第２不純物拡散層、１１  シリサイド防止膜、１２  金属シリサイド層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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