(57)【要約】【課題】逆方向ＥＳＤ耐圧を向上可能な構造を有する半導体光素子を提供する。【解決手段】半導体光素子１１において、半導体メサ１３は、第１の部分１３ａおよび第２の部分１３ｂを含む。第１のｐ型埋込層１５は、第１の部分１３ａの側面１３ｃ上に設けられ、第１のｎ型埋込層１７は、第１のｐ型埋込層１５上に設けられ、第２のｐ型埋込層１９は第２の部分１３ｂの側面１３ｄ上に設けられ、第２のｎ型埋込層２１は、第２のｐ型埋込層１９上に設けられる。第１の部分１３ａは当該半導体光素子１１の端面１１ｃを有し、第２の部分１３ｂは第１の部分１３ａに隣接している。活性層２３は、例えば量子井戸構造を有している。第１および第２の部分１３ａ、１３ｂの各々は、活性層２３、ｎ型クラッド領域２５およびｐ型クラッド領域２７を含む。第１のｐ型埋込層１５のｐ型ドーパント濃度ＮＰ１は第２のｐ型埋込層１９のｐ型ドーパントの濃度ＮＰ２より低い。【選択図】図１
2008270435.tif 000002
【特許請求の範囲】
【請求項１】
所定の軸の方向に配置された第１および第２の部分を含む半導体メサと、
前記半導体メサの前記第１の部分の側面上に設けられた第１のｐ型埋込層と、
前記第１のｐ型埋込層上に設けられた第１のｎ型埋込層と、
前記半導体メサの前記第２の部分の側面上に設けられた第２のｐ型埋込層と、
前記第２のｐ型埋込層上に設けられた第２のｎ型埋込層と
を備え、
前記半導体メサの前記第１の部分は当該半導体光素子の端面を有しており、
前記半導体メサの前記第１および第２の部分の各々はｎ型半導体領域とｐ型半導体領域との間に設けられた活性層を有しており、
前記第１のｐ型埋込層のｐ型ドーパント濃度は、前記第２のｐ型埋込層のｐ型ドーパントの濃度より低い、ことを特徴とする半導体光素子。
【請求項２】
前記第１のｐ型埋込層のｐ型ドーパント濃度は、前記半導体メサの前記ｎ型半導体領域のｎ型ドーパント濃度よりも低い、ことを特徴とする請求項１に記載された半導体光素子。
【請求項３】
前記第２のｐ型埋込層のｐ型ドーパント濃度は、前記半導体メサの前記ｎ型半導体領域のｎ型ドーパント濃度以上である、ことを特徴とする請求項２に記載された半導体光素子。
【請求項４】
前記第１のｐ型埋込層のｐ型ドーパント濃度は、５×１０１７ｃｍ−３以下である、ことを特徴とする請求項１〜請求項３のいずれか一項に記載された半導体光素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体光素子に関する。
【背景技術】
【０００２】
特許文献１には、活性層ストライプ幅を広げることにより光子密度を低減させてＥＳＤ耐圧を向上させることが記載されている。特許文献２には、端面近傍の窓部において別個に活性層を形成すると共に、該活性層において低濃度領域の厚みを増やしている。
【特許文献１】特開平９−３０７１８１号公報
【特許文献２】特開２００６５−２９４６４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献１では、ストライプ幅の拡大による光子密度を低減させる。しかしながら、逆方向電圧印加では光子は生成されず、ストライプ幅拡大による光子密度低減手法は逆方向ＥＳＤ耐圧の向上には有効ではない。特許文献２では、信頼性上重要な活性層を再成長している。逆方向耐圧改善に有効であるけれども、活性層の再成長がない手法が望まれる。
【０００４】
本発明は、上記の事情を鑑みて為されたものであり、逆方向のＥＳＤ耐圧を向上可能な構造を有する半導体光素子を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一側面によれば、半導体光素子は、（ａ）所定の軸の方向に配置された第１および第２の部分を含む半導体メサと、（ｂ）前記半導体メサの前記第１の部分の側面上に設けられた第１のｐ型埋込層と、（ｃ）前記第１のｐ型埋込層上に設けられた第１のｎ型埋込層と、（ｄ）前記半導体メサの前記第２の部分の側面上に設けられた第２のｐ型埋込層と、（ｅ）前記第２のｐ型埋込層上に設けられた第２のｎ型埋込層とを備える。前記半導体メサの前記第１の部分は当該半導体光素子の端面を有しており、前記半導体メサの前記第１および第２の部分の各々はｎ型半導体領域とｐ型半導体領域との間に設けられた活性層を有しており、前記第１のｐ型埋込層のｐ型ドーパント濃度は、前記第２のｐ型埋込層のｐ型ドーパントの濃度より低い。
【０００６】
この半導体光素子に逆方向に高電圧が印加されたとき、印加された電圧に応じて、埋込領域の第１および第２のｐ型埋込層の各々に空乏層が形成される。当該半導体光素子によれば、第１のｐ型埋込層のｐ型ドーパント濃度が第２のｐ型埋込層のｐ型ドーパントの濃度より低いので、半導体メサの第１の部分における空乏層の伸び量は、半導体メサの第２の部分における空乏層の伸び量よりも大きい。このため、第１のｐ型埋込層の働きにより、第１の部分の最大電界強度が低減される。したがって、第１の部分に含まれる端面の破壊頻度は低くなる。
【０００７】
本発明に係る半導体光素子では、前記第１のｐ型埋込層のｐ型ドーパント濃度は、前記半導体メサの前記ｎ型半導体領域のｎ型ドーパント濃度よりも低いことが好ましい。
【０００８】
この半導体光素子への逆方向電圧は、埋込領域の第１のｐ型埋込層と半導体メサのｎ型半導体領域との間に逆方向に印加される。第１のｐ型埋込層のｐ型ドーパント濃度がｎ型半導体領域のドーパント濃度よりも低いので、空乏層は主にｐ型半導体領域に伸びる。この空乏層の伸びにより、活性層とｎ型半導体領域との境界付近における最大電界強度が低減される。したがって、第１の部分に含まれる端面の破壊頻度は低くできる。
【０００９】
本発明に係る半導体光素子では、前記第２のｐ型埋込層のｐ型ドーパント濃度は、前記半導体メサの前記ｎ型半導体領域のｎ型ドーパント濃度以上であることが好ましい。この半導体光素子によれば、端面における破壊頻度を低減すると共に第２の部分における素子特性を維持できる。
【００１０】
本発明に係る半導体光素子では、前記第１のｐ型埋込層のｐ型ドーパント濃度ＮＰ１と前記第２のｐ型埋込層のｐ型ドーパントの濃度ＮＰ２との比（ＮＰ１／ＮＰ２）は、０．１以下であることが好ましい。この範囲であれば、第１の部分に含まれる端面の破壊頻度を低減できる。
【００１１】
本発明に係る半導体光素子では、前記第１のｐ型埋込層のｐ型ドーパント濃度は、５×１０１７ｃｍ−３以下であることが好ましい。
【００１２】
本発明に係る半導体光素子では、前記半導体メサの前記第２の部分は半導体レーザのための発光層を含むことができる。また、前記半導体メサの前記第２の部分は電界吸収型変調素子のための光吸収層を含むことができる。さらに、前記半導体メサの前記第２の部分は半導体光増幅素子のための発光層を含むことができる。
【００１３】
本発明に係る半導体光素子では、前記第１の部分の長さは前記第２の部分の長さより短い。また、この第１および第２の部分の長さは前記所定の軸の方向に取られている。
【００１４】
本発明に係る半導体光素子では、前記半導体メサは、当該半導体光素子の別の端面を有する第３の部分を含み、前記第２の部分は前記第１の部分と前記第３の部分との間に設けられている。
【００１５】
本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。
【発明の効果】
【００１６】
以上説明したように、本発明によれば、逆方向のＥＳＤ耐圧を向上可能な構造を有する半導体光素子が提供される。
【発明を実施するための最良の形態】
【００１７】
本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明の半導体光素子に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。
【００１８】
図１は、本実施の形態に係る半導体光素子の構成を概略的に示す図面である。半導体光素子１１は、引き続く説明から理解されるように埋込ヘテロ構造を有する。半導体光素子１１は、光導波路構造のための半導体メサがｐｎ埋込領域によって埋め込まれており、端面発光型の半導体素子である。
【００１９】
半導体光素子１１は、第１の部分１１ａ、第２の部分１１ｂ、第１の半導体端面１１ｃおよび第２の半導体端面１１ｄを有する。半導体光素子１１は、半導体メサ１３と、第１のｐ型埋込層１５と、第１のｎ型埋込層１７と、第２のｐ型埋込層１９と、第２のｎ型埋込層２１とを備える。半導体メサ１３は、第１の部分１３ａおよび第２の部分１３ｂを含み、第１および第２の部分１３ａ、１３ｂは所定の軸Ａｘの方向に配置されている。第１のｐ型埋込層１５は、半導体メサ１３の第１の部分１３ａの側面１３ｃ上に設けられている。第１のｎ型埋込層１７は、第１のｐ型埋込層１５上に設けられている。第２のｐ型埋込層１９は、半導体メサ１３の第２の部分１３ｂの側面１３ｄ上に設けられている。第２のｎ型埋込層２１は、第２のｐ型埋込層１９上に設けられている。
【００２０】
第１のｐ型埋込層１５にはｐ型ドーパントが添加されており、第２のｐ型埋込層１９にはｐ型ドーパントが添加されている。ｐ型ドーパントとしては、例えば亜鉛または炭素を用いることができる。第１のｎ型埋込層１７にはｎ型ドーパントが添加されており、第２のｎ型埋込層２１にはｎ型ドーパントが添加されている。ｎ型ドーパントとしては、例えばシリコンを用いることができる。第１の部分１３ａは当該半導体光素子１１の端面１１ｃを有しており、第２の部分１３ｂは第１の部分１３ａに隣接している。第１および第２の部分１３ａ、１３ｂの各々は活性層２３を有する。活性層２３は、例えば量子井戸構造を有している。活性層２３はｎ型半導体領域２５とｐ型半導体領域２７との間に設けられている。第１および第２の部分１３ａ、１３ｂの各々はｎ型半導体領域２５およびｐ型半導体領域２７を含んでおり、これらは例えばクラッド層である。第１のｐ型埋込層１５のｐ型ドーパント濃度ＮＰ１は第２のｐ型埋込層１９のｐ型ドーパントの濃度ＮＰ２より低い。
【００２１】
この半導体光素子１１に逆方向に高電圧ＶＲが印加されたとき、埋込領域の第１のｐ型埋込層１５と半導体メサ１３のｎ型半導体領域２５との間のｐｎ接合３１ａおよび第２のｐ型埋込層２１と半導体メサ１３のｎ型半導体領域２５との間のｐｎ接合３１ｂに逆方向に印加される。印加された電圧値に応じて、埋込領域の第１および第２のｐ型埋込層１５、１９とｎ型半導体領域２５との間のｐｎ接合３１ａ、３１ｂに空乏層が形成される。当該半導体光素子１１によれば、第１のｐ型埋込層１５のｐ型ドーパント濃度ＮＰ１が第２のｐ型埋込層１９のｐ型ドーパント濃度ＮＰ２より低いので、半導体メサ１３の第１の部分１３ａのｎ型半導体領域２５における空乏層の伸び量は、半導体メサ１３の第２の部分１３ｂのｎ型半導体領域２５における空乏層の伸び量よりも大きい。このため、第１のｐ型埋込層１５の働きにより、端面１１ｃを有する第１の部分１３ａにおける最大電界強度が低減される。したがって、第１の部分１３ａに含まれる端面１１ｃの破壊頻度は低くなる。
【００２２】
半導体光素子１１は、導電性半導体基板３５を含んでおり、導電性半導体基板３５の導電型は、半導体メサ１３の下側クラッド（本実施例では、ｎ型半導体領域２５）の導電型に合わされる。導電性半導体基板３５としては、ＩｎＰ、ＧａＡｓといったIII−Ｖ化合物半導体基板を用いることができる。半導体光素子１１は、半導体メサ１３および埋込領域２９ａ、２９ｂ上に設けられた上側クラッド（例えばｐ型クラッド層）３７を含むことができる。上側クラッド３７上には、コンタクト層（例えばｐ型コンタクト層）３９が設けられる。コンタクト層３９上には、半導体メサ１３の第２の部分１３ｂ上に設けられた開口を有する絶縁膜４１が設けられる。絶縁膜４１上には、第１の電極４３、例えばアノードが形成される。第１の電極４３は絶縁膜４１の開口を介してコンタクト層３９に接合を成す。導電性半導体基板３５の裏面３５ｂには、第２の電極４５、例えばカソードが形成される。
【００２３】
半導体光素子１１では、第１のｐ型埋込層１５のｐ型ドーパント濃度ＮＰ１は半導体メサ１３のｎ型半導体領域２５のｎ型ドーパント濃度ＮＮ０よりも低いことが好ましい。
【００２４】
この半導体光素子への逆方向電圧ＶＲは、埋込領域の第１のｐ型埋込層１５と半導体メサ１３のｎ型半導体領域２５との間のｐｎ接合３１ａ、３１ｂに主に印加され、ｐｎ接合３１ａ、３１ｂに空乏層が形成される。第１のｐ型埋込層１５のｐ型ドーパント濃度ＮＰ１がｎ型半導体領域２５のドーパント濃度ＮＮ１よりも低いので、空乏層は主にｐ型半導体領域１５に伸びる。この空乏層の伸びにより、活性層２３とｎ型半導体領域２５との境界付近における最大電界強度が低減される。したがって、第１の部分に含まれる端面の破壊頻度は低くできる。
【００２５】
引き続き、本実施の形態の詳細を説明する。半導体光素子１１では、第２のｐ型埋込層のｐ型ドーパント濃度ＮＰ２は、半導体メサ１３のｎ型半導体領域２５のｎ型ドーパント濃度ＮＮ０以上であることが好ましい。この半導体光素子１１によれば、端面１１ｃにおける破壊頻度を低減すると共に第２の部分１１ｂにおける素子特性を維持できる。
【００２６】
半導体光素子１１では、第１のｐ型埋込層１５のｐ型ドーパント濃度ＮＰ１と第２のｐ型埋込層１９のｐ型ドーパントの濃度ＮＰ２との比（ＮＰ１／ＮＰ２）は、０．１以下であることが好ましい。この範囲であれば、第１の部分に含まれる端面の破壊頻度を低減できる。
【００２７】
半導体光素子１１では、第１のｐ型埋込層１５のｐ型ドーパント濃度ＮＰ１は、５×１０１７ｃｍ−３以下であることが好ましい。また、第１のｐ型埋込層１５のｐ型ドーパント濃度ＮＰ１は、１×１０１６ｃｍ−３以上であることが好ましい。第１のｎ型埋込層１７のｎ型ドーパント濃度ＮＮ１は５×１０１８ｃｍ−３以下であることが好ましく、また１×１０１６ｃｍ−３以上であることが好ましい。
【００２８】
第２のｐ型埋込層１９のｐ型ドーパント濃度ＮＰ２は、５×１０１８ｃｍ−３以下であることが好ましく、また５×１０１７ｃｍ−３以上であることが好ましい。第２のｎ型埋込層２１のｎ型ドーパント濃度ＮＮ２は、５×１０１８ｃｍ−３以下であることが好ましく、また５×１０１７ｃｍ−３以上であることが好ましい。
【００２９】
半導体光素子１１では、所定の軸の方向に関して、第１の部分１１ａの長さＬＤ１は第２の部分１１ｂの長さＬＤ２より短い。第１の部分１１ａの長さＬＤ１は、例えば５マイクロメートル以上であることが好ましい。
【００３０】
半導体光素子１１は、他端面１１ｄを含む第３の部分１１ｅを更に備えることができ、第２の部分１１ｂは第１の部分１１ａと第２の部分１１ｂとの間に設けられている。半導体メサ１３は、当該半導体光素子１１の他端面１１ｄを有する第３の部分を含むことができる。
【００３１】
半導体光素子１１では、半導体メサ１３の第２の部分１３ｂは半導体レーザのための発光層を含むことができる。また、第２の部分１３ｂは電界吸収型変調素子のための光吸収層を含むことができる。さらに、第２の部分１３ｂは半導体光増幅素子のための発光層を含むことができる。つまり、半導体光素子１１としては、例えばファブリペロー型半導体レーザ、ＤＦＢ型半導体レーザ、電界吸収型変調素子、半導体光増幅素子等が例示される。或いは、半導体光素子１１は、これらの複合素子または集積素子であることができる。
【００３２】
この濃度を変更するとき、ｎ型半導体領域２５は半導体メサ１３内に領域であるので、素子特性を合わせ込むために半導体光素子のためのエピタキシャル層構造における厚みおよびドーパント濃度等の再検討が必要である。一方、埋込領域内のｐ型埋込層のドーパント濃度は、素子特性に直接におよび密接に関連しているわけではないので、半導体光素子のためのエピタキシャル層構造の変更に比べて変更のための検討の余地がある。
【００３３】
これまで、埋込領域において半導体メサ上に形成されるｐ型埋込層のｐ型ドーパント濃度は大きく設定されていた。この理由は、ｐクラッド、ｎ型クラッド、これらの間に挟まれたｐｎ埋込領域から成るサイリスタの動作を抑制するためだからである。つまり、埋込領域内の半導体層においてさえも、半導体光素子の特性に与える影響はゼロではない。このような理由から、半導体レーザ、半導体変調素子、半導体光増幅素子等の半導体光素子においては、埋込領域内の半導体層のドーパント濃度は、大きく変更されるようなものではなかった。
【００３４】
本実施の形態における上記の説明、および、引き続く説明から理解されるように、埋込領域内の半導体層のドーパント濃度が、半導体光素子の静電耐圧の向上に有効である。そこで、半導体光素子本来の素子特性と、改善が望まれてきた半導体光素子の静電耐圧との両方を満足することが求められる。本実施の形態に係る半導体光素子によれば、この両立に対する回答を与えている。
【００３５】
図２は、半導体光素子の端面近傍における半導体メサおよび埋込領域の電界強度計算結果を示す図面である。図２（ａ）は、シミュレーション用のモデルであり、このモデルを用いて、半導体メサのエッジから０．７μｍ離れた位置（矢印「ＣＥＮＴ」により示される位置）および半導体メサのエッジから０．１μｍ離れた位置（矢印「ＥＤＧＥ」により示される位置）における電界計算が行われた。図２（ｂ）は、シミュレーション用のモデルにおける活性層の構造を示す。シミュレーションモデルにおいて、ｎ型埋込領域（ｎ−ＩｎＰ）のｎ型ドーパント濃度は１×１０１８ｃｍ−３であり、ｐ型埋込領域（ｐ−ＩｎＰ）のｐ型ドーパント濃度は、１×１０１９ｃｍ−３、１×１０１８ｃｍ−３、１×１０１７ｃｍ−３、１×１０１６ｃｍ−３である。ｎ型領域（クラッド）のｎドーパント濃度は、１×１０１８ｃｍ−３であり、ｐ型領域（クラッド）のｐドーパント濃度は、１×１０１８ｃｍ−３である。活性層の厚みＤＡＣＴは２００ｎｍであり、９層の５ｎｍのＧａＩｎＡｓＰ井戸層および８層の１０ｎｍのＧａＩｎＡｓＰ障壁層からなる量子井戸構造と、この量子井戸構造の両側に設けられた３７．５ｎｍのＧａＩｎＡｓＰ−ＳＣＨ層とを含む。ＷＭＥＳＡ＝０．７μｍ、ＷＰ１＝０．１μｍ、ＤＰ１＝１．０４μｍ、ＤＮ１＝１．１９μｍである。
【００３６】
図２（ａ）において、３つのｐｎ接合ＰＮ１、ＰＮ２、ＰＮ３が示されており、半導体光素子に対して逆方向のＥＳＤ試験電圧を加えるとき、ｐｎ接合ＰＮ１、ＰＮ３が逆方向電圧を受け、ｐｎ接合ＰＮ１、ＰＮ３に空乏層が形成される。半導体メサとの関連では、ｐｎ接合ＰＮ３に伸びる空乏層がＥＳＤ耐圧に関連している。また、活性層にも空乏層が形成される。
【００３７】
図２（ｃ）は、「ＣＥＮＴ」位置におけるシミュレーション結果の一例を示す図面である。横軸は電界強度であり、縦軸は座標である。印加電圧は、−２ボルトである。「ＣＥＮＴ」位置における電界強度ＥＣ１、ＥＣ２、ＥＣ３、ＥＣ４は、ｐ型埋込領域（ｐ−ＩｎＰ）のｐ型ドーパント濃度に実質的に依存しない。図２（ｄ）は、「ＥＤＧＥ」位置におけるシミュレーション結果の一例を示す図面である。横軸は電界強度であり、縦軸は座標である。「ＥＤＧＥ」位置における電界強度ＥＥ１、ＥＥ２、ＥＥ３、ＥＥ４は、ｐ型埋込領域（ｐ−ＩｎＰ）のｐ型ドーパント濃度に依存している。このｐ型ドーパント濃度が大きくなるにつれて、ｎ型クラッド層と活性層との境界近傍における電界強度が大きくなり、またｎ型クラッドと活性層との境界近傍における電界強度とｐ型クラッド層と活性層との境界近傍における電界強度との差が大きくなる。
【００３８】
また、図３は、半導体メサの中心からエッジに至る方向に関する最大電界強度の振る舞いを示す図面である。つまり、ｐ型ドーパント濃度が小さくなるにつれて、最大電界強度は小さくなる。ドーパント濃度が低くなると、空乏層の拡がりが大きくなり、この結果、最大電界強度は低減される。この空乏層の拡がりが、低キャリア濃度の活性層、ｎ型クラッドおよびｐ埋込層の境界付近における電気力線の曲がりを緩くすることに役立つ。このため、静電放電が生じたときに、局所的な強電界が発生されないような構造が提供される。したがって、半導体光素子の逆方向のＥＳＤ耐圧が向上される。
【００３９】
図４は、ヒューマン・ボディ・モデル（ＨＢＭ）を用いて行った静電破壊試験の一例の結果を示す図面である。ＨＢＭは、人体からの放電を模擬したものであるである。この試験には、以下のような半導体レーザのサンプルが使用された。サンプルの構造は、半導体レーザの半導体メサの側面にわたって単一のｐ型埋込層とこの上に単一のｎ型埋込層とが設けられている点で、本実施の形態に係る半導体光素子の構造と異なる。逆方向に関する静電破壊が端面近傍において発生することを考慮すると、逆方向に関する静電破壊の適切な試験結果は、この構造の半導体レーザを用いた静電破壊試験からでも得られると考えられる。つまり、半導体レーザの全てが半導体光素子の第１の部分１１ａにおける埋込領域と同様な構造を有している。
【００４０】
図４（ａ）および図４（ｂ）において、横軸は、逆方向印加電圧であり、この電圧は、放電用キャパシタにおける充電電圧である。縦軸は、印加電圧における静電試験で破壊されたサンプル数を示す。例として、ＮＰ１＝１×１０１８ｃｍ−３、０．９×１０１８ｃｍ−３の試験結果が示された。図４（ａ）を参照すると、充電電圧１ｋＶ以上において殆どのサンプルが破壊されている。０．３ｋＶの充電電圧における破壊は、発生頻度から考えて、この半導体光素子の構造に本来的に起因するものではなく別の要因による偶発的なものと推測される。図４（ｂ）を参照すると、充電電圧０．８ｋＶ以下において全てのサンプルが破壊されている。この両結果を比較すると、埋込領域におけるｐ型埋込層のｐ型ドーパント濃度を低くすることは、逆方向耐圧の向上のために有効である。
【００４１】
引き続き、図５、図６、図７を参照しながら、本実施の形態に係る半導体光素子を作製する方法を示す。図５（ａ）を参照すると、ｎ型ＩｎＰ基板５１上にｎ型ＩｎＰクラッド層５３、活性層５５およびｐ型ＩｎＰクラッド層５７が有機金属気相成長法で成長して半導体積層５９をされる。活性層５５は、シミュレーションモデルで説明されたような多重量子井戸構造を有する。活性層５５の構造は、半導体光素子に好適な構造を用いることができる。図５（ｂ）に示されるように、半導体積層５９上に第１の絶縁体マスク６１を形成する。絶縁体マスク６１によって、図５（ｃ）に示されるように、エッチングにより半導体光素子の端面部分用の半導体メサ６３ａを形成する。図６（ａ）に示されるように、この絶縁膜マスク６１を用いて、半導体光素子の端面部分用の埋込領域６５を成長する。埋込領域６５は、半導体メサ６３ａ上に成長されるｐ型ＩｎＰ埋込層６５ａと、ｐ型ＩｎＰ埋込層６５ａ上に成長されるｎ型ＩｎＰ埋込層６５ｂとを含む。ｐ型ＩｎＰ埋込層６５ａのドーパント濃度は変更される。次いで、絶縁膜マスク６１を除去した後に、図６（ｂ）に示されるように、半導体積層５９および埋込領域６５上に第２の絶縁体マスク６７を形成する。そして、絶縁体マスク６７によって、エッチングにより、半導体光素子のデバイス部分用の半導体メサ６３ｂを形成する。図６（ｃ）に示されるように、この絶縁膜マスク６７を用いて、半導体光素子のデバイス部分用の埋込領域６９を成長する。埋込領域６９は、半導体メサ６３ｂ上に成長されるｐ型ＩｎＰ埋込層６９ａと、ｐ型ＩｎＰ埋込層６９ａ上に成長されるｎ型ＩｎＰ埋込層６９ｂとを含む。埋込領域６９の製造条件は、必要でないとき変更されない。次いで、絶縁膜マスク６７を除去した後に、図７（ａ）および図７（ｂ）に示されるように、ｐ型ＩｎＰクラッド層７１を成長し、このｐ型ＩｎＰクラッド層７１上にｐ型コンタクト層を成長する。図７（ｃ）および図７（ｄ）に示されるように、半導体メサ６３ｂ上に開口を有するＳｉＯ２膜７３を形成する。このＳｉＯ２膜７５上にアノード電極７７ａを形成すると共に、基板５１の裏面にカソード電極７７ｂを形成する。
【００４２】
本実施の形態に係る半導体光素子によれば、量子井戸構造を変更しなくても逆方向ＥＳＤ耐圧の向上を可能する。このため、これまでの素子特性および素子信頼性が実質的に変更されることなく、これらに関する問題を引き起こすことはない。また、半導体光素子を新規に設計するときにも、本実施の形態に係る半導体光素子の構造を用いることができる。埋込領域のｐ型埋込層のドーパント濃度を下げることにより光素子の高温特性低下の可能性があるけれども、静電耐圧の向上を目的とするためには、端面近傍の窓部分の変更であるので、光素子の特性が大きく変更されることは考えにくい。
【００４３】
これらのことから、本実施の形態に係る半導体光素子においても電気特性および信頼性が実質的に同等であり、逆方向ＥＳＤ耐性が向上される。本実施の形態に係る構造は、ＧａＩｎＡｓＰ／ＩｎＰ系埋込ヘテロ構造半導体光素子だけでなく、ＡｌＧａＩｎＡｓ／ＩｎＰ系埋込ヘテロ構造半導体光素子、ＡｌＧａＡｓ／ＧａＡｓ系埋込ヘテロ構造半導体光素子、ＧａＩｎＮＡｓ／ＧａＡｓ系系埋込ヘテロ構造半導体光素子等にも適用される。これらは例示であり、本実施の形態における説明から、埋込構造半導体光素子において同様の技術的な効果が得られることが理解される。
【００４４】
好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。本実施の形態では、例えば、ファブリペロー型半導体レーザを例示的に説明したけれども、本発明は、本実施の形態に開示された特定の構成に限定されるものではない。また、本実施の形態では、ｎ型ＩｎＰ基板といったｎ型III−Ｖ化合物半導体基板を用いる半導体光素子について例示的に説明しているけれども、ｐ型III−Ｖ化合物半導体基板を用いることもできる。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。
【産業上の利用可能性】
【００４５】
従来の構造では、半導体メサ内のｎ型クラッド層の不純物濃度がｐ型埋込層の不純物濃度以下である。このため、逆方向ＥＳＤ電圧による空乏層が、半導体メサのｎ型クラッド層に広がり、結果的に、半導体メサ内のＭＱＷ活性層のｎ型クラッド層における電界が大きくなる傾向があった、本実施の形態における説明から理解されるように、第１のｐ型埋込層の不純物濃度を調整して、このＭＱＷ活性層のメサ近傍での電界の分布をｎ型クラッド層の不純物濃度よりも低下させる。この構造により、半導体メサ近傍において活性層の電界の分布の変化を小さくでき、その結果、逆方向のＥＳＤ耐圧を向上することができた。
【図面の簡単な説明】
【００４６】
【図１】図１は、本実施の形態に係る半導体光素子の構成を概略的に示す図面である。
【図２】図２は、半導体光素子の端面近傍における半導体メサおよび埋込領域の電界強度計算結果を示す図面である。
【図３】図３は、半導体メサの中心からエッジに至る方向に関する最大電界強度の振る舞いを示す図面である。
【図４】図４は、ヒューマン・ボディ・モデル（ＨＢＭ）を用いて行った静電破壊試験の一例の結果を示す図面である。
【図５】図５は、本実施の形態に係る半導体光素子の作製のための主要な工程を示す図面である。
【図６】図６は、本実施の形態に係る半導体光素子の作製のための主要な工程を示す図面である。
【図７】図７は、本実施の形態に係る半導体光素子の作製のための主要な工程を示す図面である。
【符号の説明】
【００４７】
１１…半導体光素子、１１ａ…半導体光素子の第１の部分、１１ｂ…半導体光素子の第２の部分、１１ｃ、１１ｄ…半導体素子端面、１３…半導体メサ、１３ａ…半導体メサの第１の部分、１３ｂ…半導体メサの第２の部分、１５…第１のｐ型埋込層、１７…第１のｎ型埋込層、１９…第２のｐ型埋込層、２１…第２のｎ型埋込層、２３…活性層、２５…ｎ型半導体領域、２７…ｐ型半導体領域、２９ａ、２９ｂ…埋込領域、３１ａ、３１ｂ…ｐｎ接合、３５…導電性半導体基板、３７…上側クラッド層、３９…コンタクト層、４１…絶縁膜、４３…第１の電極、４５…第２の電極、ＮＰ１…第１のｐ型埋込層のｐ型ドーパント濃度、ＮＰ２…第２のｐ型埋込層のｐ型ドーパントの濃度、ＮＮ０…ｎ型半導体領域のｎ型ドーパント濃度、ＮＮ１…第１のｎ型埋込層のｎ型ドーパント濃度、ＮＮ２…第２のｎ型埋込層のｎ型ドーパント濃度、ＬＤ１…第１の部分の長さ、ＬＤ２…第２の部分の長さ、５１…ｎ型ＩｎＰ基板、５３…ｎ型ＩｎＰクラッド層、５５…活性層、５７…ｐ型ＩｎＰクラッド層、５９…半導体積層、６１…第１の絶縁体マスク、６３ａ…半導体メサ、６３ｂ…半導体メサ、６５…埋込領域、６５ａ…ｐ型ＩｎＰ埋込層、６５ｂ…ｎ型ＩｎＰ埋込層、６７…第２の絶縁体マスク、６９…埋込領域、６９ａ…ｐ型ＩｎＰ埋込層、６９ｂ…ｎ型ＩｎＰ埋込層、７１…ｐ型ＩｎＰクラッド層、７３…コンタクト層、７５…ＳｉＯ２膜、７７ａ…アノード電極、７７ｂ…カソード電極  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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