(57)【要約】【課題】ＬＯＣＯＳ酸化膜のような厚膜を容量素子の誘電膜とした場合、単位容量が小さくなるので、上部電極と下部電極間のフリンジ容量による影響を受けやすいことにより、同じ面積でもレイアウト形状が変わると容量値が異なり、容量素子のレイアウト形状は制約を受けるという問題を解消する。【解決手段】第一導電型の半導体層３にＬＯＣＯＳ酸化膜５を誘電膜として形成した容量素子であって、半導体層内に設けた第一領域４ａと第一領域の外側に位置する第二領域４ｂとを有する下部電極４と、誘電体膜として第一領域上に形成された第一ＬＯＣＯＳ酸化膜と、第一ＬＯＣＯＳ酸化膜とともに誘電体膜として第二領域上に形成された第二ＬＯＣＯＳ酸化膜と、第一ＬＯＣＯＳ酸化膜と第二ＬＯＣＯＳ酸化膜の上に形成された上部電極６とを備え、第一ＬＯＣＯＳ酸化膜は第二ＬＯＣＯＳ酸化膜より薄く形成した。【選択図】図１
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【特許請求の範囲】
【請求項１】
第一導電型の半導体層にＬＯＣＯＳ酸化膜を誘電膜として形成した容量素子であって、
前記半導体層内に設けた第一領域と前記第一領域の外側に位置する第二領域とを有する下部電極と、
前記誘電体膜として前記第一領域上に形成された第一ＬＯＣＯＳ酸化膜と、
前記第一ＬＯＣＯＳ酸化膜とともに前記誘電体膜として前記第二領域上に形成された第二ＬＯＣＯＳ酸化膜と、
前記第一ＬＯＣＯＳ酸化膜と前記第二ＬＯＣＯＳ酸化膜の上に形成された上部電極とを備え、
前記第一ＬＯＣＯＳ酸化膜は前記第二ＬＯＣＯＳ酸化膜より薄く形成したことを特徴とする容量素子。
【請求項２】
前記第一領域は第一導電型の低濃度拡散層で形成され、前記第二領域は第一導電型の高濃度拡散層で形成された請求項１記載の容量素子。
【請求項３】
前記誘電体膜は、前記第一ＬＯＣＯＳ酸化膜と前記第二ＬＯＣＯＳ酸化膜に基づく段差形状を有する請求項１または２記載の容量素子。
【請求項４】
前記上部電極の端部は前記第二ＬＯＣＯＳ酸化膜の上に形成されている請求項１，２または３記載の容量素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩ（大規模集積回路）におけるミラー補償回路を構成する容量素子に関する。
【背景技術】
【０００２】
近年、プリンタ用のパワーマネジメントの分野では、高集積化、高機能化が進んでいる。プリンタのヘッドを駆動させるためのモータドライブＩＣは、モータを回すのに供給電流量が多く必要であるため、電流増幅回路が組み込まれている。一般的に、電流増幅にはオペアンプ回路を用い、フィードバック制御を構成することで、系の安定化を行っている。このフィードバック制御は、増幅回路の発振を防ぐため、増幅段の次段に接続されるミラー補償回路を用いて位相を制御し、安定化を図っている。特に、プリンタ用のモータドライブＩＣは、増幅段の出力電圧が５０Ｖ程度まで電圧が変動するため、出力の使用素子としては保証耐圧の高いＤＭＯＳ（Double Diffused MOSの略、以下ＤＭＯＳと記載）等の高耐圧ＭＯＳトランジスタを搭載するＢｉＣＤＭＯＳプロセスで作製する。
【０００３】
ここで、電流増幅には、図１８に示すようにオペアンプ出力とバッファ段の出力とが接続された回路において、バッファ段で位相補償回路を構成するが、そのときバッファ段の出力を容量素子２０を介してオペアンプ出力に接続し、フィードバックさせる必要がある。特にプリンタ用のモータドライブＩＣでは、前述したように増幅段のオペアンプ出力が５０Ｖまで変動する出力であるため、ミラー補償回路で使用する容量素子２０の動作保証耐圧は５０Ｖまで求められる。
【０００４】
通常、ＣＭＯＳ、ＢｉＣＭＯＳ、ＢｉＣＤＭＯＳプロセスにおいては、５Ｖ系のＣＭＯＳトランジスタのゲート酸化膜を誘電膜とした容量素子（以下、ＭＯＳ容量と記載）が用いられる。しかし、ゲート酸化膜の厚みが１３.５ｎｍ程度と非常に薄い膜であるため、絶縁耐圧が約２０Ｖ程度と低い。そのため、上記ミラー補償回路で使用するには、ＭＯＳ容量は適していない。
【０００５】
よって、特許文献1にあるように、酸化膜が厚く、絶縁破壊耐圧の高い誘電膜としては、ＬＯＣＯＳ（Local Oxidation of Siliconの略、以下ＬＯＣＯＳと記載）酸化膜が用いられる。ＬＯＣＯＳ酸化膜は、素子分離のためにＳｉ基板上に形成されるものであり、その厚みは５００ｎｍ程度とゲート酸化膜の２５倍程度と厚く、絶縁耐圧も３００Ｖ程度である。
【０００６】
ＬＯＣＯＳ酸化膜を誘電膜とした容量（以下、ＬＯＣＯＳ容量と記載）は、図１９の構造である。Ｎ型の半導体基板１３を下部電極とし、ＬＯＣＯＳ酸化膜5を介してポリシリコン6で形成された上部電極が配置されている。本構造の問題点は、ＬＯＣＯＳ酸化膜5の厚みがＭＯＳ容量の２５倍程度であるために、単位容量が低いことで、配線や基板間との間で生じる寄生容量の影響を受けやすいことである。ＭＯＳ容量の単位容量は約２５００ｐＦ/ｍｍ２（酸化膜厚＝約１３.５ｎｍ）に対して、ＬＯＣＯＳ容量は８０ｐＦ/ｍｍ２と1桁以上も低い。これについては、図２０に示すようにＬＯＣＯＳ容量の単位容量値と面積の関係から理解できる。単位容量値は一定ではなく、面積が小さくなるにつれ、増大する傾向がある。これは、ＬＯＣＯＳ容量の上部電極であるポリシリコン電極6のフリンジ容量が影響しているためである。下記（式１）は図１９の構造のＬＯＣＯＳ容量のモデル式である。
【０００７】
容量値Ｃ＝ＣｏＳ＋Ｋ*Ｌ＋Ｃｍ      ……（式１）
Ｃｏ：上部電極の面積に比例した単位容量、Ｓ：上部電極の面積
Ｋ：フリンジ容量の単位容量、Ｌ：周辺長、Ｃｍ≒0：配線間容量
上記（式１）の各パラメータは図２１(ａ)(ｂ)に示している。図２１(ａ)は断面図、図２１(ｂ)は上面図である。図２１(ｂ)に示すように、周辺長Ｌは上部電極と下部電極とが対面する距離である。この場合、周辺長Ｌ＝Ｌ１＋Ｌ２＋Ｌ３である。図２１(ａ)に示すように、Ｋはポリシリコン6とＮ型基板電極１３との間に発生するフリンジ容量である。これは、上記（式１）の第２項目にあたり、周辺長Ｌに依存したパラメータである。
【０００８】
図２０に示すように、面積が大きい領域では、ＣｏＳよりフリンジ容量ＫＬが小さく、ほぼＣｏＳの値で一定値を保つ。しかし、面積が小さくなるにつれて、フリンジ容量ＫＬがＣｏＳ以上になると、面積依存性はフリンジ容量の項によって一定値のラインから外れる。
【０００９】
また、フリンジ容量は図２１(ａ)に示すサイドウオール１１や周辺部とＮ型の半導体基板１３間で形成される寄生容量であるので、容量値のばらつきの予測が困難である。これらの不具合が生じるため、上記(式１)のパラメータの関係がＣｏＳ＞ＫＬの状態になるように、ＬＯＣＯＳ容量のレイアウト形状としては、周辺長の短い正多角形に近い形状とすることが望ましい。
【特許文献１】特開２００１−７２８４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、レイアウト形状が多角形の場合、周辺レイアウトへの影響が大きくなる。例えば、面積が同等で図２２(ａ)の正方形と図２２(ｂ)の長方形の場合とを比較した場合に、図２２(ａ)のＳ１より図２２(ｂ)のＳ２の方が短く、レイアウトを小さくできる反面、レイアウト形状によってフリンジ容量値が異なるため、容量値の絶対値は異なる。
【００１１】
また、図２０に示すように、単位容量の上部電極の面積依存性から上記(式１)を用いて計算すると、上部電極面積Ｓ＜０.３ｍｍ２のとき周辺容量ＫＬは上部電極面積Ｓに比例した容量値ＣｏＳより大きくなり、単位容量が一定のとき（上部電極面積Ｓ＞０.３ｍｍ２）と比べて3割〜5割程度の単位容量の差がある。
【００１２】
このようにＬＯＣＯＳ酸化膜のような厚膜を容量素子の誘電膜とした場合、単位容量が小さくなるので、上部電極と下部電極間のフリンジ容量による影響を受けやすい。そのため、同じ面積でもフリンジ容量の影響により、レイアウト形状が変わると容量値が異なり、容量素子のレイアウト形状は制約を受ける。
【００１３】
したがって、この発明の目的は、単位容量値がレイアウト形状に依らず一定で、周辺レイアウトに影響を及ぼさない容量素子を提供することである。
【課題を解決するための手段】
【００１４】
前記の目的を達成するために、本発明の第１の発明の容量素子は、第一導電型の半導体層にＬＯＣＯＳ酸化膜を誘電膜として形成した容量素子であって、半導体層内に設けた第一領域と第一領域の外側に位置する第二領域とを有する下部電極と、誘電体膜として第一領域上に形成された第一ＬＯＣＯＳ酸化膜と、第一ＬＯＣＯＳ酸化膜とともに誘電体膜として第二領域上に形成された第二ＬＯＣＯＳ酸化膜と、第一ＬＯＣＯＳ酸化膜と第二ＬＯＣＯＳ酸化膜の上に形成された上部電極とを備え、第一ＬＯＣＯＳ酸化膜は第二ＬＯＣＯＳ酸化膜より薄く形成したことを特徴とする。
【００１５】
第２の発明の容量素子は、第１の発明の容量素子において、第一領域は第一導電型の低濃度拡散層で形成され、第二領域は第一導電型の高濃度拡散層で形成されている。
【００１６】
第３の発明の容量素子は、第１または第２の発明の容量素子において、誘電体膜は、第一ＬＯＣＯＳ酸化膜と第二ＬＯＣＯＳ酸化膜に基づく段差形状を有する。
【００１７】
第４の発明の容量素子は、第１，２または３の発明の容量素子において、上部電極の端部は第二ＬＯＣＯＳ酸化膜の上に形成されている。
【発明の効果】
【００１８】
本発明の容量素子によれば、第一ＬＯＣＯＳ酸化膜は第二ＬＯＣＯＳ酸化膜より薄くしたことにより、誘電体膜の中央部の膜厚が周辺部より薄いことから、周辺部容量値を小さくすることができる。このため、前述のＬＯＣＯＳ容量のモデル式のフリンジ容量の項の影響を限りなく小さくすることができる。これにより、レイアウト形状によって単位容量値は変化せず、レイアウト形状に対して制約のない容量素子を実現することができる。
【００１９】
本発明において、第２の発明の容量素子によれば、第一領域は第一導電型の低濃度拡散層で形成され、第二領域は第一導電型の高濃度拡散層で形成されているので、製造工程において酸素雰囲気中で酸化した際、高濃度拡散層上に形成される第二ＬＯＣＯＳ酸化膜と、低濃度拡散層上に形成される第一ＬＯＣＯＳ酸化膜とで、膜厚の差が生じ、段差形状を形成することができる。また、下部電極の周辺部に高濃度拡散層が形成されることで、下部電極の寄生抵抗を低減することができる。
【００２０】
本発明において、第３の発明の容量素子によれば、誘電体膜は、第一ＬＯＣＯＳ酸化膜と第二ＬＯＣＯＳ酸化膜に基づく段差形状を有するので、第一ＬＯＣＯＳ酸化膜を第二ＬＯＣＯＳ酸化膜より薄く形成することができる。
【００２１】
本発明において、第４の発明の容量素子によれば、上部電極の端部は第二ＬＯＣＯＳ酸化膜の上に形成されているので、周辺部容量値を小さくすることができる。
【発明を実施するための最良の形態】
【００２２】
（第１の実施形態）
本発明の第１の実施形態を図１〜図１１に基づいて説明する。
【００２３】
図１は本発明の第１の実施形態の容量素子の断面図である。図１に示すように、この容量素子は第一導電型の半導体層３にＬＯＣＯＳ酸化膜５を誘電膜として形成したものであり、半導体層３内に設けた第一領域４ａと第一領域の外側に位置する第二領域４ｂとを有する下部電極４と、誘電体膜として第一領域４ａ上に形成された第一ＬＯＣＯＳ酸化膜と、第一ＬＯＣＯＳ酸化膜とともに誘電体膜として第二領域４ｂ上に形成された第二ＬＯＣＯＳ酸化膜と、第一ＬＯＣＯＳ酸化膜と第二ＬＯＣＯＳ酸化膜の上に形成された上部電極６とを備えている。また、第一ＬＯＣＯＳ酸化膜は第二ＬＯＣＯＳ酸化膜より薄く形成されている。
【００２４】
上記のように構成した容量素子の製造工程について説明する。
【００２５】
図２に示すように、Ｐ型の半導体基板1に、ドーズ量１〜４×１０15/ｃｍ２のＮ型不純物１２を注入する。図３に示すように、Ｐ型の半導体基板1の表面上に、比抵抗が１〜２Ω・ｃｍで４〜４.５μｍ程度の厚みのＮ型エピタキシャル層3を形成する。このとき、Ｐ型の半導体基板1中のＮ型不純物１２がエピタキシャル層3へ拡散し、Ｎ型の埋め込み拡散層2が同時に形成される。図４に示すように、エピタキシャル層3に、容量素子の下部電極となる低濃度Ｎ型拡散層4（エピタキシャル層表面から深さ約２μｍ、ピーク濃度６×１０16/ｃｍ3程度）を形成する。
【００２６】
次に、容量素子の誘電膜を生成するため、ＬＯＣＯＳ生成法を利用する。図５に示すように、誘電膜の領域と活性領域を定義するため、酸化膜8とシリコン窒化膜9とで、マスクする。まず、８００℃〜９００℃の酸素雰囲気中でエピタキシャル層3表面に数十ｎｍの酸化膜8を形成し、この酸化膜8上にＣＶＤで堆積させた百数十ｎｍ程度のシリコン窒化膜9を形成する。次に、感光膜１０を全面に塗布し、ＬＯＣＯＳ酸化膜5が形成される箇所が開口するようにパターニングする。開口部はシリコン窒化膜9と酸化膜8が存在しているため、Ｎ型低濃度拡散層４が形成されているエピタキシャル層3表面（すなわち、Ｎ型低濃度拡散層４表面）を露出するまで、シリコン窒化膜9と酸化膜8をドライエッチングでエッチングする。
【００２７】
図６に示すように、上記ドライエッチング後、感光膜１０を除去し、９００℃〜１０００℃の酸素雰囲気中で酸化することで、上記ドライエッチングでエピタキシャル層3の表面を露出させた箇所に、５００ｎｍ程度のＬＯＣＯＳ酸化膜5を成長させる。
【００２８】
図７に示すように、ＬＯＣＯＳ酸化膜5形成後、ＬＯＣＯＳ酸化膜5以外のエピタキシャル表面3上に存在する膜は除去する。
【００２９】
図８に示すように、本発明の段差形状の誘電膜を形成する。まず、ＬＯＣＯＳ酸化膜5に感光膜１０を塗布し、中央部が開口するようにパターニングを行う。そして、ドライエッチングを利用することで、ＬＯＣＯＳ酸化膜5上の開口部と開口していない箇所とで、段差を生じさせる。このとき、この段差が元のＬＯＣＯＳ酸化膜5の3割〜5割程度減の膜厚差になるまでエッチングを行う。こうして中央部の膜厚が周辺部より薄いことから、中央部の単位容量値が周辺容量より１.３〜２倍となることで、周辺容量値を小さくすることができる。
【００３０】
図８ではドライエッチングで段差を形成した後、図９に示すように感光膜１０を取り除き、段差形状のＬＯＣＯＳ酸化膜5だけを残す。
【００３１】
図１０に示すように、容量素子の上部電極となるポリシリコン6を全面に堆積させる。そして、段差形状のＬＯＣＯＳ酸化膜5上にポリシリコン6を残すように、再び感光膜１０を全面に塗布し、パターニングを行う。
【００３２】
パターニング後、感光膜１０で覆われていない箇所のポリシリコン6を除去するために、ドライエッチングでポリシリコン6が無くなるまでエッチングする。なお、ポリシリコン6の端部はＬＯＣＯＳ酸化膜5の周辺部上に形成されている。
【００３３】
最後に感光膜１０を取り除くことで、図１に示す本発明の容量素子となる。
【００３４】
図１１に先行特許の構造の面積依存性と、本発明の構造の面積依存性を比較した結果を示す。本構造にすることで、前述のモデル式の(式１)中の周辺容量の係数Ｋを半分程度にまでさげることができるので、先行特許で課題視していた面積による単位容量の変化を二割程度にまで下げることができるようになる。よって、レイアウト形状によるフリンジ容量の影響を極力小さくすることができ、周辺レイアウトに対してレイアウトの制約を与えることなく、容量素子のマスク設計を行うことができるようになる。
（第２の実施形態）
本発明の第２の実施形態を図１２〜図１７に基づいて説明する。
【００３５】
図１２は本発明の第２の実施形態の容量素子の断面図である。図１２に示すように、この容量素子は第一導電型の半導体層３にＬＯＣＯＳ酸化膜５を誘電膜として形成したものであり、半導体層３内に設けた第一領域４と第一領域の外側に位置する第二領域７とを有する下部電極と、誘電体膜として第一領域４上に形成された第一ＬＯＣＯＳ酸化膜と、第一ＬＯＣＯＳ酸化膜とともに誘電体膜として第二領域７上に形成された第二ＬＯＣＯＳ酸化膜と、第一ＬＯＣＯＳ酸化膜と第二ＬＯＣＯＳ酸化膜の上に形成された上部電極６とを備えている。また、第一ＬＯＣＯＳ酸化膜は第二ＬＯＣＯＳ酸化膜より薄く形成されている。また、第一領域４は第一導電型の低濃度拡散層で形成され、第二領域７は第一導電型の高濃度拡散層で形成されている。
【００３６】
上記のように構成した容量素子の製造工程について説明する。
【００３７】
第１実施形態と同様で図２と３に示すように、Ｐ型の半導体基板1に、ドーズ量１〜４×１０15/ｃｍ２のＮ型不純物１２を注入する。Ｐ型の半導体基板の表面上に比抵抗が１〜２Ω・ｃｍで厚みが４〜４.５μｍ程度のＮ型エピタキシャル層3を成長させる。このとき、Ｐ型の半導体基板1中のＮ型不純物１２がエピタキシャル層3へ拡散し、Ｎ型の埋め込み拡散層2が同時に形成される。
【００３８】
次に、図１３に示すように、このエピタキシャル層3に、容量素子の下部電極となる、低濃度Ｎ型拡散層4（エピタキシャル層表面から深さ約２μｍ、ピーク濃度６×１０16/ｃｍ3程度）と、高濃度Ｎ型拡散層7（ピーク濃度３×１０16/ｃｍ3程度）を形成する。
【００３９】
このとき、低濃度Ｎ型拡散層４の領域の幅が後の工程（図１４〜図１６）で形成する誘電膜の幅の5割〜7割を確保した状態で、高濃度Ｎ型拡散層7を低濃度Ｎ型拡散層4の両隣に配置する。
【００４０】
容量素子の誘電膜は第一の実施形態と同様にＬＯＣＯＳ生成法で形成する。図１４に示すように、まず、８００℃〜９００℃の酸素雰囲気中でエピタキシャル層3表面（すなわち、低濃度Ｎ型拡散層４と高濃度Ｎ型拡散層７の表面）に数十ｎｍの酸化膜8を形成し、この酸化膜8上にＣＶＤで堆積させた百数十ｎｍ程度のシリコン窒化膜9を形成する。次に、感光膜１０を全面に塗布し、誘電膜が形成される箇所が開口するようにパターニングする。このとき、開口箇所はＮ型高濃度拡散層7とＮ型低濃度拡散層4を含んでいる。
【００４１】
図１５に示すように、感光膜１０の開口部のシリコン窒化膜9と酸化膜8を除去するために、エピタキシャル層3表面が露出するまで、シリコン窒化膜9と酸化膜8をドライエッチングでエッチングする。
【００４２】
図１６に示すように、エッチング後、感光膜１０を除去し、９００℃〜１０００℃の酸素雰囲気中で酸化する。このとき、開口部における高濃度拡散層7が露出しているエピタキシャル層3表面上に形成されるＬＯＣＯＳ酸化膜5と、低濃度拡散層4が露出しているエピタキシャル層3表面上に形成されるＬＯＣＯＳ酸化膜5とで、膜厚の差が生じ、段差形状を形成することができる。これは、高濃度のＮ型拡散層（濃度：１×１０18/ｃｍ3〜１×１０19/ｃｍ3のオーダのとき）上の酸化膜は、酸化反応が活発となり、膜厚が厚くなるためである。
【００４３】
膜厚としては、上記濃度において、低濃度拡散層4上のＬＯＣＯＳ酸化膜5の１.３倍から2倍程度の厚みで形成され、高濃度拡散層7と低濃度拡散層4上にＬＯＣＯＳ容量の誘電膜となるＬＯＣＯＳ酸化膜5が形成される。なお、低濃度拡散層4上のＬＯＣＯＳ酸化膜5は５００ｎｍ程度で形成する。
【００４４】
図１７に示すように、ＬＯＣＯＳ酸化終了後、シリコン窒化膜9と数十ｎｍの酸化膜8を取り除き、容量素子の上部電極となるポリシリコン6を全面に堆積させる。そして、段差形状のＬＯＣＯＳ酸化膜5上にポリシリコン6を残すように、再び感光膜１０を全面に塗布し、パターニングを行う。パターニング後、感光膜１０で覆われていない箇所のポリシリコン6を除去するために、ドライエッチングでポリシリコン6が無くなるまでエッチングする。
【００４５】
最後に感光膜１０を取り除くことで、図１２に示すような本発明の容量素子となる。
【００４６】
本第２実施形態も、第１実施形態で述べたのと同様に、周辺容量の効果を低くすることができるようになる。また、容量素子の下部電極の周辺部には高濃度Ｎ型拡散層7が形成されているので、下部電極の寄生抵抗を低減する効果も生じている。
【産業上の利用可能性】
【００４７】
以上説明したように、本発明の容量素子は、フリンジ容量を低減する効果を有し、ＬＳＩ（大規模集積回路）におけるミラー補償回路を構成する容量素子として有用である。
【図面の簡単な説明】
【００４８】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図２】第１の実施形態に係る半導体装置の製造方法の工程を示す断面図である。
【図３】図２の次の工程を示す断面図である。
【図４】図３の次の工程を示す断面図である。
【図５】図４の次の工程を示す断面図である。
【図６】図５の次の工程を示す断面図である。
【図７】図６の次の工程を示す断面図である。
【図８】図７の次の工程を示す断面図である。
【図９】図８の次の工程を示す断面図である。
【図１０】図９の次の工程を示す断面図である。
【図１１】本発明と先行技術との構造の面積に対する単位容量との関係を比較した結果である。
【図１２】本発明の第２の実施形態に係る半導体装置を示す断面図である。
【図１３】第２の実施形態に係る半導体装置の製造方法の工程を示す断面図である。
【図１４】図１３の次の工程を示す断面図である。
【図１５】図１４の次の工程を示す断面図である。
【図１６】図１５の次の工程を示す断面図である。
【図１７】図１６の次の工程を示す断面図である。
【図１８】電流増幅回路におけるフィードバック制御の概念図である。
【図１９】先行技術におけるＬＯＣＯＳ容量の断面図である。
【図２０】ＬＯＣＯＳ容量の上部電極面積と単位容量の関係である。
【図２１】（ａ）は（式１）におけるＬＯＣＯＳ容量のモデル式中のパラメータを説明するための断面を示す概念図、（ｂ）はその上面を示す概念図である。
【図２２】（ａ）はＬＯＣＯＳ容量の上部電極の形状が正方形の場合の周辺回路との関係を示す図、（ｂ）はＬＯＣＯＳ容量の上部電極の形状が長方形の場合の周辺回路との関係を示す図である。
【符号の説明】
【００４９】
１  Ｐ型半導体基板
２  Ｎ型の埋め込み拡散層
３  Ｎ型エピタキシャル層
４  低濃度Ｎ型拡散層
５  ＬＯＣＯＳ酸化膜
６  ポリシリコン
７  高濃度Ｎ型拡散層
８  酸化膜
９  シリコン窒化膜
１０  感光膜
１１  サイドウオール
１２  Ｎ型不純物
１３  Ｎ型半導体基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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