(57)【要約】【課題】セル高の異なるスタンダードセルがそれぞれ配置された複数のセルブロックを備える半導体集積回路において、セルブロック間のクロックスキューを低減することができる半導体集積回路を提供する。【解決手段】スタンダードセル１０９と、スタンダードセル１０９とセル高が異なるスタンダードセル１１０とを備え、スタンダードセル１０９のＰウェル領域２０１には、一対のＮ型拡散領域２０５と、第１の基板電源をスタンダードセル１０５に供給するためのＰ型拡散領域２０７とが配置され、スタンダードセル１１０のＰウェル領域２０１には、一対のＮ型拡散領域２０５と、第２の基板電源をスタンダードセル１１０に供給するためのＰ型拡散領域２０７とが配置され、スタンダードセル１０９のＮ型拡散領域２０５とＰ型拡散領域２０７との間の距離と、スタンダードセル１１０のＮ型拡散領域２０５とＰ型拡散領域２０７との間の距離とが実質的に同一である。【選択図】図１
2008192841.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１ウェルが形成された第１のスタンダードセルと、
第１導電型の第２ウェルが形成され、前記第１のスタンダードセルとセル高が異なる第２のスタンダードセルとを備え、
前記第１ウェルには、第１のトランジスタを構成する第１拡散領域と、第１の基板電源を前記第１のスタンダードセルに供給するための第２拡散領域とが配置され、
前記第２ウェルには、第２のトランジスタを構成する第３拡散領域と、第２の基板電源を前記第２のスタンダードセルに供給するための第４拡散領域とが配置され、
前記第１拡散領域と前記第２拡散領域との間の距離と、前記３拡散領域と前記第４拡散領域との間の距離とが実質的に同一である
ことを特徴とする半導体集積回路。
【請求項２】
前記第１および第２のトランジスタは、ゲート幅、ソース及びドレイン拡散領域の面積並びにトランジスタの形状が同じである
ことを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記第１のスタンダードセルには、第２導電型の第３ウェルが形成され、
前記第２のスタンダードセルには、第２導電型の第４ウェルが形成され、
前記第３ウェルには、第３のトランジスタを構成する第５拡散領域と、第３の基板電源を前記第１のスタンダードセルに供給するための第６拡散領域とが配置され、
前記第４ウェルには、第４のトランジスタを構成する第７拡散領域と、第４の基板電源を前記第２のスタンダードセルに供給するための第８拡散領域とが配置され、
前記第５拡散領域と前記第６拡散領域との間の距離と、前記第７拡散領域と前記第８拡散領域との間の距離とが実質的に同一である
ことを特徴とする請求項１又は２記載の半導体集積回路。
【請求項４】
前記第１のスタンダードセルは、前記第１のトランジスタに接続された、第１のメタル配線層の第１のメタル配線を有し、
前記第２のスタンダードセルは、前記第２のトランジスタに接続された、前記第１のメタル配線層の第２のメタル配線を有し、
前記第１のメタル配線と前記第２のメタル配線とは、実質的に同じ形状である
ことを特徴とする請求項１〜３のいずれか１項に記載の半導体集積回路。
【請求項５】
前記第２のスタンダードセルのセル高は、前記第１のスタンダードセルのセル高より高く、
前記第１のスタンダードセルは、前記第１のトランジスタを構成するゲート電極を有し、
前記第２のスタンダードセルは、ダミーゲート配線と、前記第２のトランジスタを構成するゲート電極とを有し、
前記第２のスタンダードセルのゲート電極と前記ダミーゲート配線との間の距離は、前記第１のスタンダードセルのゲート電極と、前記第１のスタンダードセルと前記第１のスタンダードセルと隣接するセルとの境界との間の距離の２倍である
ことを特徴とする請求項１〜４のいずれか１項に記載の半導体集積回路。
【請求項６】
前記第１及び第２のスタンダードセルは、インバータ論理を有するセルである
ことを特徴とする請求項１〜５のいずれか１項に記載の半導体集積回路。
【請求項７】
前記第１及び第２のスタンダードセルは、バッファ論理を有するセルである
ことを特徴とする請求項１〜５のいずれか１項に記載の半導体集積回路。
【請求項８】
前記第１及び第２のスタンダードセルは、ＡＮＤ論理を有するセルである
ことを特徴とする請求項１〜５のいずれか１項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、セル高の異なるスタンダードセルが混載されたスタンダードセル方式の半導体集積回路に関する。
【背景技術】
【０００２】
スタンダードセル方式の半導体集積回路では、多数のスタンダードセルを隙間なく高密度に配置できるように、図１１に示すように各セルの高さ（セル高）を揃えて設計される。図１１はセルブロック１１０１のレイアウトの一例を示す平面図であり、セルブロック１１０１は、複数カラム（図１１では４カラム）のスタンダードセル１１０２から構成されている。ここで、各スタンダードセル１１０２のセル高とは、スタンダードセル１１０２の配列方向、すなわちカラム方向（図１１のＸ軸方向）と交差する方向（図１１のＹ軸方向）におけるスタンダードセル１１０２の外形寸法に該当し、このセル高は図１１中の符号Ｈで示されている。
【０００３】
スタンダードセルの高集積化を目的とする場合、セル高を低く設計することが効果的である。しかし、高速動作させるために大きなサイズのトランジスタが必要な場合、セル高を低くするために、図１２に示すように、小さなサイズのトランジスタを多数配置し、これらを並列に接続して大きなサイズのトランジスタを構成しなければならない。
【０００４】
図１２は１つのスタンダードセル１１０２の一例を示す平面図である。Ｐウェル領域１２０１内にはＮチャンネルトランジスタのソース及びドレインとなる複数のＮ型拡散領域１２０６、並びに基板電源供給のためのＰ型拡散領域１２０２が配置されている。同様に、Ｎウェル領域１２０３内にはＰチャンネルトランジスタのソース及びドレインとなる複数のＰ型拡散領域１２０７、並びに基板電源供給のためのＮ型拡散領域１２０４が配置されている。Ｎチャンネルトランジスタ及びＰチャンネルトランジスタそれぞれにおいて、ソースとなるＮ型拡散領域１２０４同士またはＰ型拡散領域１２０７同士が配線で相互に接続されてソース電極となる。また、ゲート電極１２０５同士も接続されている。
【０００５】
図１２に示すように、複数のトランジスタを配置し、これらを並列に接続して大きなサイズのトランジスタを構成しようとすると、スタンダードセル１１０２が横長になり、トランジスタのソース、ゲート及びドレインを接続する配線も増え、面積効率が悪くなる。また、同じサイズのトランジスタでも、分割を行うことにより、信号伝播時間が遅くなるなどの特性劣化が生じる。
【０００６】
そこで、大きなサイズのトランジスタを構成する場合には、図１３に示すように、セル高を高くしたほうが面積的に有利である。図１３は１つのスタンダードセル１１０２の一例を示す平面図である。なお、図１３において、図１２と対応する箇所には同じ符号を付してその説明は省略する。
【０００７】
しかし、同じセルブロックの同じカラムに、セル高の異なるスタンダードセルを配置させる場合を考えると、スタンダードセルのセル高が異なることにより空きスペースができてしまい、面積効率が悪くなる。
【０００８】
上記の理由により１つのカラムにはセル高が同じスタンダードセルのみが配置されるため、従来は、大きなサイズのトランジスタが必要な、高速動作を行わせるセル高の高いスタンダードセルと、セル高が低く、面積優先のスタンダードセルとは、それぞれ別のセルブロックに分けて配置されていた。
【０００９】
ところで、複数のセルブロックが設けられる半導体集積回路において、各セルブロックのフリップフロップへのクロック供給の方法として、クロック用のスタンダードセルを用いて、ツリー状にクロック信号を供給することが行われる。これは、フリップフロップへのクロック信号の到達時間を合わせる必要があるためであり、フリップフロップへのクロック信号の到達時間のずれを、クロックスキューという。このようにツリー状にクロック信号を供給する方法は、ＣＴＳ（クロックツリーシンセシス：Ｃｌｏｃｋ Ｔｒｅｅ Ｓｙｎｔｈｅｓｉｓ）と呼ばれる。セル高の異なる複数のセルブロックにＣＴＳでクロック信号を供給する場合、セル高の異なるスタンダードセル内に配置されたトランジスタのサイズは異なるため、これらトランジスタの特性は互いに異なったものとなってしまい、クロックスキューが大きくなってしまうという問題がある。図１４の回路図はこれを概念的に示したものである。図１４において、クロック信号は、セルブロック１３０１内のフリップフロップ１３０３及び、セルブロック１３０２内のフリップフロップ１３０４に供給されている。セルブロック１３０１では、クロックセル（クロック用のスタンダードセル）１３０５を介して、セルブロック１３０２では、クロックセル１３０６を介してクロック信号が供給されている。なお、図１４において、クロックセル１３０５及び１３０６内のトランジスタのサイズは、クロックセル１３０５及び１３０６のそれぞれに対応した３個のバッファ回路のシンボルの大きさで表されている。クロックセル１３０５及び１３０６は、サイズが互いに異なり、特性が異なるトランジスタを用いたバッファ回路で構成されているので、クロック信号に対するクロックセル１３０５及び１３０６からの出力信号の遅延時間がそれぞれ違ったものになり、セルブロック１３０１及び１３０２の間のクロックスキューを増大させることになる。
【００１０】
この問題を解決する手段として、従来は、セル高の異なるクロック用のスタンダードセルにおいて、トランジスタのサイズ、すなわちゲート幅、ソース及びドレイン拡散領域の面積並びにトランジスタの形状を同じにすることで、遅延時間を合わせている（例えば、特許文献１の図２参照。）。
【００１１】
図１５は、上記特許文献１記載の従来例のクロック用のスタンダードセルを示す平面図であり、セル高の異なるスタンダードセル内において、ゲート幅、ソース及びドレイン拡散領域の面積並びにトランジスタの形状を同じにしている。なお、図１５（ａ）は低いセル高のクロック用のスタンダードセルを、図１５（ｂ）は高いセル高のクロック用のスタンダードセルを示すものであり、図１２と対応する箇所には同じ符号を付してその説明は省略する。
【特許文献１】特開２００４−７９７０２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところで、現在、半導体装置のプロセス技術はディープサブミクロン世代に移っており、配線幅の微細化が進んでいる。このため、光近接効果が、たとえばポリシリコン配線の形状に与える微細な変動も無視できなくなってきている。光近接効果とは、ポリシリコン配線の形状が、この配線と近接するポリシリコン配線までの距離によって変動する現象である。つまり、半導体装置内の配線パターンの微細化と高密度化とにともない、露光時に光近接効果によって配線パターンの精度が低下する現象である。ポリシリコン配線の形状が変動すると、トランジスタのゲート幅にも影響が及ぶ。これにより、トランジスタの遅延特性が影響を受ける。
【００１３】
また同様に、拡散領域においては、隣接する拡散領域またはウェル領域境界の間の距離に応じてトランジスタの遅延特性が影響を受けるようになっている。
【００１４】
ここで、上記特許文献１記載の従来例では、低いセル高のスタンダードセル（図１５（ａ））と、高いセル高のスタンダードセル（図１５（ｂ））とで、トランジスタのソース及びドレイン拡散領域と、基板電源供給のための拡散領域との間の距離が異なる。また、図１６に示すように、セルブロック１４０１に複数のスタンダードセル１４０２を配置した場合、異なるカラムのスタンダードセル１４０２におけるゲート電極１４０３間の距離ａが、低いセル高のスタンダードセルからなるセルブロック（図１６（ａ））と、高いセル高のスタンダードセルからなるセルブロック（図１６（ｂ））とで異なる。
【００１５】
このため、上記特許文献１記載の従来例では、スタンダードセルのセル高に応じて、スタンダードセル内の拡散領域間の距離、及び異なるカラムのスタンダードセルにおけるゲート間の距離が異なるため、トランジスタの遅延特性が異なり、クロックスキューが増大してしまうという問題がある。
【００１６】
そこで、本発明は、上記のような事情を考慮してなされたものであり、セル高の異なるスタンダードセルがそれぞれ配置された複数のセルブロックを備える半導体集積回路において、セルブロック間のクロックスキューを低減することができる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記目的を達成するために、本発明の半導体集積回路は、第１導電型の第１ウェルが形成された第１のスタンダードセルと、第１導電型の第２ウェルが形成され、前記第１のスタンダードセルとセル高が異なる第２のスタンダードセルとを備え、前記第１ウェルには、第１のトランジスタを構成する第１拡散領域と、第１の基板電源を前記第１のスタンダードセルに供給するための第２拡散領域とが配置され、前記第２ウェルには、第２のトランジスタを構成する第３拡散領域と、第２の基板電源を前記第２のスタンダードセルに供給するための第４拡散領域とが配置され、前記第１拡散領域と前記第２拡散領域との間の距離と、前記３拡散領域と前記第４拡散領域との間の距離とが実質的に同一であることを特徴とする。
【００１８】
ここで、前記第１のスタンダードセルは、前記第１のトランジスタに接続された、第１のメタル配線層の第１のメタル配線を有し、前記第２のスタンダードセルは、前記第２のトランジスタに接続された、前記第１のメタル配線層の第２のメタル配線を有し、前記第１のメタル配線と前記第２のメタル配線とは、実質的に同じ形状であってもよい。
【００１９】
また、前記第２のスタンダードセルのセル高は、前記第１のスタンダードセルのセル高より高く、前記第１のスタンダードセルは、前記第１のトランジスタを構成するゲート電極を有し、前記第２のスタンダードセルは、ダミーゲート配線と、前記第２のトランジスタを構成するゲート電極とを有し、前記第２のスタンダードセルのゲート電極と前記ダミーゲート配線との間の距離は、前記第１のスタンダードセルのゲート電極と、前記第１のスタンダードセルと前記第１のスタンダードセルと隣接するセルとの境界との間の距離の２倍であってもよい。
【００２０】
これによって、第１及び第２のトランジスタの特性及び信号伝播時間を実質的に合わせることができる。その結果、セル高の異なるスタンダードセルがそれぞれ配置された複数のセルブロックを備える半導体集積回路において、セルブロック間のクロックスキューを低減することができる。
【発明の効果】
【００２１】
本発明によれば、セル高の異なるスタンダードセルが配置された異なるセルブロックを備える半導体集積回路において、スタンダードセル同士の特性を揃えることができ、セルブロック間のクロックスキューを低減する半導体集積回路を提供することができる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照してこの発明の実施の形態に係る半導体集積回路を詳細に説明する。
【００２３】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係るスタンダードセル方式の半導体集積回路のレイアウトの一例を示す平面図である。
【００２４】
図１では４つのセルブロック１０１〜１０４が示されている。セルブロック１０１〜１０４は、それぞれ複数のスタンダードセル１０５〜１１０がカラム方向に配列されたスタンダードセルのカラムを、複数有している。そして、セルブロック１０１内には、セル高が低い複数のスタンダードセル１０５及び１０９が配列されている。セルブロック１０２内には、セルブロック１０１内のスタンダードセル１０５及び１０９よりもセル高が高い、すなわち高いセル高を有する複数のスタンダードセル１０６及び１１０が配列されている。セルブロック１０３及び１０４には、セルブロック１０１内のスタンダードセル１０５と同じセル高を有する、セル高が低い複数のスタンダードセル１０７及び１０８がそれぞれ配列されている。
【００２５】
なお、半導体集積回路内で、全てのセルブロック１０１〜１０４のカラム方向が必ずしも同じというわけではなく、図１に示した例では、セルブロック１０１、１０２及び１０４のカラム方向は、図１のＸ軸方向であるが、セルブロック１０３のカラム方向は、図１のＹ軸方向になる。図１では、セルブロック１０１〜１０４の隅にアルファベットの“Ｆ”の文字を記すことによって、アルファベットの“Ｆ”の向きによりセルブロックのカラム方向を示している。
【００２６】
また、図１中に示すように、半導体集積回路内のクロック信号が、セルブロック１０１内のスタンダードセル１０９を経由して、セルブロック１０１内のフリップフロップ１１１に供給されており、同じクロック信号が、セルブロック１０２内のスタンダードセル１１０を経由して、セルブロック１０２内のフリップフロップ１１２に供給されている場合を考える。ここでは、スタンダードセル１０９及び１１０がインバータ論理を持つクロック用のスタンダードセル（クロックセル）であり、スタンダードセル１０５及び１０６がそれ以外のスタンダードセルであるとして説明する。
【００２７】
また、スタンダードセル１０５及び１０９には異なるサイズのトランジスタが配置され、スタンダードセル１０６及び１１０には異なるサイズのトランジスタが配置される。
【００２８】
図２（ａ）は、図１中のセルブロック１０１内の上記クロック用のスタンダードセル１０９のレイアウト図であり、図２（ｂ）は、図１中のセルブロック１０２内の上記クロック用のスタンダードセル１１０のレイアウト図である。図２では、配線及びコンタクトを省略する。
【００２９】
スタンダードセル１０９及び１１０内には、Ｐウェル領域２０１及びＮウェル領域２０２が互いに隣接して配置される。Ｐウェル領域２０１内には、Ｎチャンネルトランジスタ２０３のソース及びドレインとなる一対のＮ型拡散領域２０５、並びにスタンダードセル１０９及び１１０にそれぞれ第１又は第２の基板電源を供給するためのＰ型拡散領域２０７が配置される。Ｎウェル領域２０２内には、Ｐチャンネルトランジスタ２０４のソース及びドレインとなる一対のＰ型拡散領域２０６、並びにスタンダードセル１０９及び１１０にそれぞれ第３又は第４の基板電源を供給するためのＮ型拡散領域２０８が配置される。
【００３０】
さらにＰウェル領域２０１及びＮウェル領域２０２上には、上記一対のＮ型拡散領域２０５間及びＰ型拡散領域２０６間を連続して覆うようにポリシリコンのゲート電極２０９が配置される。ゲート電極２０９の幅はトランジスタのゲート幅と等価である。図２では一例として、スタンダードセル１０９のＰチャンネルトランジスタ２０４のゲート幅を示す。なお、トランジスタのサイズとは、ゲート幅のことを指す。
【００３１】
ここで、両スタンダードセル１０９及び１１０内に配置されるＮチャンネルトランジスタ２０３は、セル高の低いスタンダードセル１０９内のトランジスタに合わせて、お互いに実質的に同じ形状にされている。すなわち、両スタンダードセル１０９及び１１０内に配置されるＮチャンネルトランジスタ２０３では、ゲート幅は実質的に同一にされ、また、ソース及びドレイン拡散領域であるＮ型拡散領域２０５の面積も実質的に同一にされている。
【００３２】
また、両スタンダードセル１０９及び１１０内に配置されるＮチャンネルトランジスタ２０３では、セル高の低いスタンダードセル１０９内のトランジスタに合わせて、ソース及びドレイン拡散領域となる一対のＮ型拡散領域２０５と、基板電源供給のためのＰ型拡散領域２０７との間の距離２１０も、実質的に同一にされている。
【００３３】
また同様にして、両スタンダードセル１０９及び１１０内に配置されるＰチャンネルトランジスタ２０４についても、セル高の低いスタンダードセル１０９内のトランジスタに合わせて、実質的に同じ形状にされている。また、ソース及びドレイン拡散領域となる一対のＰ型拡散領域２０６と、基板電源供給のためのＮ型拡散領域２０８との間の距離も、実質的に同一にされている。
【００３４】
図３は、図１におけるスタンダードセル１０９及び１１０のトランジスタレベルの回路図である。
【００３５】
スタンダードセル１０９及び１１０がインバータセルであり、入力信号が立ち上がり、出力信号が立ち下がる場合、Ｎチャンネルトランジスタの特性が、信号伝播時間に影響を与える。また、入力信号が立ち下がり、出力信号が立ち上がる場合、Ｐチャンネルトランジスタの特性が、信号伝播時間に影響を与える。スタンダードセル１０９及び１１０において、トランジスタの形状を実質的に同じにし、またトランジスタのソース及びドレイン拡散領域と、基板電源供給のための拡散領域との間の距離を実質的に同じにすることにより、トランジスタの特性及び信号伝播時間をセル高の異なるスタンダードセル１０９及び１１０で実質的に合わせることができる。
【００３６】
図４は、図１に示す半導体集積回路におけるクロック信号の伝播経路の回路構成を表している。
【００３７】
クロック信号は、セルブロック１０１を構成している低いセル高のスタンダードセル１０９を経由してセルブロック１０１内のフリップフロップ１１１に供給され、かつセルブロック１０２を構成している高いセル高のスタンダードセル１１０を経由してセルブロック１０２内のフリップフロップ１１２に供給される。
【００３８】
ここで、スタンダードセル１０９及び１１０は、トランジスタの形状が実質的に同じにされ、また、トランジスタのソース及びドレイン拡散領域と、基板電源供給のための拡散領域との間の距離が実質的に同じにされているので、クロック信号のセルブロック１０１及び１０２のフリップフロップへの到達時間を合わせることができ、クロックスキューを低減することができる。
【００３９】
（第２の実施の形態）
図５（ａ）及び（ｂ）は、本発明の第２の実施の形態に係る半導体集積回路におけるクロック用のスタンダードセルのレイアウト図である。図５（ａ）は、図１中のセルブロック１０１内のスタンダードセル１０９のレイアウト図を表し、図５（ｂ）は、図１中のセルブロック１０２内のスタンダードセル１１０のレイアウト図を表している。なお、図５において、図２と対応する箇所には同じ符号を付してその説明は省略する。図５は、図２と同じく、スタンダードセル１０９及び１１０が図３の回路で表されるようなインバータセルである例を示している。
【００４０】
図５においては、第１メタル配線層のメタル配線４０１が示されている。図５において、Ｎチャンネルトランジスタ２０３のソース５０１が、基板電源供給のためのＰ型拡散領域２０７と、コンタクト４０２及び第１メタル配線層のメタル配線４０１により接続されている。同様に、Ｐチャンネルトランジスタ２０４のソース５０２が、基板電源供給のためのＮ型拡散領域２０８と、コンタクト４０２および第１メタル配線層のメタル配線４０１により接続されている。また、Ｎチャンネルトランジスタ２０３のドレイン５０３は、Ｐチャンネルトランジスタ２０４のドレイン５０４とコンタクト４０２及び第１メタル配線層のメタル配線４０１により接続されている。ゲート電極２０９は、他のスタンダードセルとの接続のために、コンタクト４０２により第１メタル配線層のメタル配線４０１と接続されている。
【００４１】
ここで、両スタンダードセル１０９及び１１０内に配置されるＮチャンネルトランジスタ２０３は、セル高の低いスタンダードセル１０９内のトランジスタに合わせて、お互いに実質的に同じ形状にされている。すなわち、両スタンダードセル１０９及び１１０内に配置されるＮチャンネルトランジスタ２０３では、ゲート幅は実質的に同一にされ、またＮチャンネルトランジスタ２０３のソース５０１及びドレイン５０３の面積も実質的に同一にされている。
【００４２】
また、両スタンダードセル１０９及び１１０内に配置されるＮチャンネルトランジスタ２０３では、セル高の低いスタンダードセル１０９内のトランジスタに合わせて、ソース５０１及びドレイン５０３のＮ型拡散領域と、基板電源供給のためのＰ型拡散領域２０７との間の距離も、実質的に同一されている。
【００４３】
同様にして、両スタンダードセル１０９及び１１０内に配置されるＰチャンネルトランジスタ２０４についても、セル高の低いスタンダードセル１０９内のトランジスタに合わせて、実質的に同じ形状にされている。また、ソース５０２及びドレイン５０４のＰ型拡散領域と、基板電源供給のためのＮ型拡散領域２０８との間の距離も、実質的に同一にされている。
【００４４】
また、両スタンダードセル１０９及び１１０では、トランジスタに接続されるコンタクト４０２及び第１メタル配線層のメタル配線４０１の形状並びにゲート電極２０９からの距離も実質的に同一にされている。
【００４５】
図５の破線ＡＢでの断面図を、図６に示す。
Ｐ型基板５００内にＰウェル領域２０１があり、Ｐウェル領域２０１内に、Ｎチャンネルトランジスタ２０３のソース５０１及びドレイン５０３のＮ型拡散領域並びにゲート電極２０９がある。ソース５０１は、コンタクト４０２を介して、第１メタル配線層のメタル配線４０１と接続されている。
【００４６】
図６に示されるように、ゲート電極２０９とコンタクト４０２との間、ゲート電極２０９と第１メタル配線層のメタル配線４０１との間には、容量が存在する。また、図５に示すように、トランジスタのドレイン５０３及びゲート電極２０９にも、コンタクト４０２を介して、第１メタル配線層のメタル配線４０１が接続されている。さらに、図６には図示されていないが、これらのコンタクト４０２同士の間、もしくは第１メタル配線層のメタル配線４０１同士の間にも容量が存在する。さらにまた、コンタクト４０２と第１メタル配線層のメタル配線４０１との間にも、容量が存在する。
【００４７】
図６において、ゲート電極２０９とコンタクト４０２との間の容量は、ゲート電極２０９とコンタクト４０２との間の距離や、ゲート電極２０９とコンタクト４０２とが向かい合う面の面積などによって決まる。他の、コンタクト４０２同士の間の容量、第１メタル配線層のメタル配線４０１同士の間の容量、コンタクト４０２と第１メタル配線層のメタル配線４０１との間の容量についても同様に、距離や断面積などにより、容量値が決まる。また、これらの容量は、Ｐチャンネルトランジスタ２０４及びＮチャンネルトランジスタ２０３による信号伝播時間に影響を与える場合がある。従って、スタンダードセル間で、トランジスタの形状が同じでも、これらコンタクト及び第１メタル配線層のメタル配線４０１の形状並びにゲート電極との位置関係が異なると、トランジスタに寄生する容量が異なり、トランジスタの信号伝播時間が合わない場合がある。
【００４８】
本実施の形態の半導体集積回路においては、スタンダードセル１０９及び１１０間で、コンタクト４０２及び第１メタル配線層のメタル配線４０１の位置や形状を実質的に同一にすることで、ゲート電極２０９とコンタクト４０２やメタル配線との間の容量、コンタクト４０２間及び第１メタル配線層のメタル配線４０１間の容量、またはコンタクト４０２とメタル配線との間の容量をできるだけ合わせ、スタンダードセル１０９及び１１０の信号伝播時間のずれを低減させている。よって、スタンダードセルの遅延時間を合わせることにより、クロックスキューの低減を図ることができる。
【００４９】
（第３の実施の形態）
図７（ａ）及び（ｂ）は、本発明の第３の実施の形態に係る半導体集積回路におけるクロック用のスタンダードセルのレイアウト図である。なお、図７において、図２と対応する箇所には同じ符号を付してその説明は省略する。図７は、図２と同じく、スタンダードセルが図３の回路で表されるようなインバータセルの例を示している。
【００５０】
図７（ａ）のスタンダードセル７０１よりも図７（ｂ）のスタンダードセル７０２の方がセル高が高い。また、図７（ｂ）のスタンダードセル７０２内には、Ｐウェル領域２０１及びＮウェル領域２０２上に、それぞれダミーゲート配線７０３が配置されている。また、スタンダードセル７０２における、ゲート電極２０９とダミーゲート配線７０３との間のゲート長方向における距離７０５は、スタンダードセル７０１における、ゲート電極２０９とスタンダードセル境界（スタンダードセル７０２とそれに隣接するスタンダードセルとの境界）との間のゲート長方向における距離７０４の２倍となっている。
【００５１】
図８（ａ）は、スタンダードセル７０１を配置して構成されたセルブロックの平面図を表す。図８（ｂ）は、スタンダードセル７０２を配置して構成されたセルブロックの平面図を表す。なお、スタンダードセル７０１及び７０２のカラム方向は、図８のＸ軸方向である。また、スタンダードセルの上下を、アルファベットの“Ｆ”の向きで示している。
【００５２】
また、図９（ａ）は、図８（ａ）の破線で囲まれた部分Ａのレイアウト図であり、図９（ｂ）は、図８（ｂ）の破線で囲まれた部分Ｂのレイアウト図である。図９では、図８と同様に、スタンダードセルの上下方向がアルファベットの“Ｆ”の向きで示されている。
【００５３】
図８にあるように、スタンダードセル７０１及び７０２が１カラムずつ上下反転して配置されている。これは、隣接するカラムで、スタンダードセルの上下方向を同じにすると、例えばスタンダードセルの上端にＶＤＤ電源（図９のＮ型拡散領域２０８）があり、スタンダードセルの下端にＶＳＳ電源（図９のＰ型拡散領域２０７）があると、ＶＤＤ電源とＶＳＳ電源とがショートしないようにカラム間にスペースを空けないといけないためである。しかし、スタンダードセルの上下方向を反転させると、ＶＤＤ電源又はＶＳＳ電源同士が向かい合うため、ショートを考慮する必要がなくなり、カラム間にスペースを空ける必要が無くなる。このため、１カラムごとにスタンダードセル７０１及び７０２を上下反転することで、面積ロスをなくすことができる。
【００５４】
図９（ａ）に示されるように、上下に並んで配置されたスタンダードセル７０１のゲート電極２０９同士の間のゲート長方向における距離は、ゲート電極２０９とスタンダードセル境界との間の距離７０４の２倍となる。これは、図９（ｂ）に示されるように、スタンダードセル７０２のゲート電極２０９と、ダミーゲート配線７０３との間の距離７０５に等しい。よって、スタンダードセル７０１のゲート電極２０９とこれに隣接するゲート電極２０９との間の距離と、スタンダードセル７０２のゲート電極２０９とダミーゲート配線７０３との間の距離とを実質的に同じにすることで、スタンダードセル７０１及び７０２の信号伝播遅延のずれを低減することができる。なお、本実施の形態の半導体集積回路ではＰチャンネルトランジスタ２０４について説明したが、Ｎチャンネルトランジスタ２０３についても同様に、スタンダードセル７０１のゲート電極とこれに隣接するゲート電極との間の距離と、スタンダードセル７０２のゲート電極とダミーゲート配線との間の距離とを同じにすることで、同様の効果を得ることができる。
【００５５】
また、図１０は、図８（ａ）の破線で囲まれた部分Ａのレイアウト図の他の一例である。
【００５６】
図１０では、スタンダードセル７０１上端のＶＤＤの領域であるＮ型拡散領域２０８を重ね合わせて配置している。図１０の場合は、基板電源供給のためのＮ型拡散領域２０８の中間点を、ゲート電極２０９とスタンダードセル境界との間の距離７０４としている。
【００５７】
ここで、２つの図（図９及び１０）を用いて本実施の形態の半導体集積回路を示したが、スタンダードセルをセルブロックとして配置した際に、カラム方向に直行する方向の、ゲート電極とゲート電極またはダミーゲート配線との間の距離が、異なるセルブロックで同じであれば、他のレイアウトでも同様の効果を得られることは自明である。
【００５８】
以上、本発明の半導体集積回路について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。
【００５９】
例えば、上記実施の形態においてクロックセル（クロック用のスタンダードセル）がインバータ論理を有するセルであるとして説明したが、インバータ論理に限定されるものではなく、例えばバッファ、ＡＮＤ、ＯＲ、及びＭＵＸ（セレクタ）などの論理を有するセルでも同様のことが言えるのは明らかである。
【００６０】
また、本発明の第１拡散領域及び第３拡散領域としてトランジスタのソース及びドレインとなる一対のＮ型拡散領域を例示したが、トランジスタを構成する拡散領域であればこれに限られない。
【００６１】
また、本発明の第５拡散領域及び第７拡散領域としてトランジスタのソース及びドレインとなる一対のＰ型拡散領域を例示したが、トランジスタを構成する拡散領域であればこれに限られない。
【００６２】
また、本発明の第２拡散領域としてスタンダードセルに第１の基板電源を供給するためのＰ型拡散領域を例示したが、スタンダードセルに第１の基板電源を供給するための拡散領域であればこれに限られない。
【００６３】
また、本発明の第４拡散領域としてスタンダードセルに第２の基板電源を供給するためのＰ型拡散領域を例示したが、スタンダードセルに第２の基板電源を供給するための拡散領域であればこれに限られない。
【００６４】
また、本発明の第６拡散領域としてスタンダードセルに第３の基板電源を供給するためのＮ型拡散領域を例示したが、スタンダードセルに第３の基板電源を供給するための拡散領域であればこれに限られない。
【００６５】
また、本発明の第８拡散領域としてスタンダードセルに第４の基板電源を供給するためのＮ型拡散領域を例示したが、スタンダードセルに第４の基板電源を供給するための拡散領域であればこれに限られない。
【００６６】
また、本発明の第１導電型の第１ウェル及び第２ウェルとしてＰウェル領域を例示したが、スタンダードセルに形成されるウェル領域であればこれに限られない。
【００６７】
また、本発明の第２導電型の第３ウェル及び第４ウェルとしてＮウェル領域を例示したが、スタンダードセルに形成されるウェル領域であればこれに限られない。
【産業上の利用可能性】
【００６８】
本発明は、半導体集積回路に利用でき、特にクロック信号におけるクロックスキューを小さくすることのできる半導体集積回路等に利用することができる。
【図面の簡単な説明】
【００６９】
【図１】本発明の第１の実施の形態に係る半導体集積回路のレイアウトを示す平面図である。
【図２】（ａ）図１中のセルブロック内に設けられるクロック用のスタンダードセルのレイアウト図である。（ｂ）図１中のセルブロック内に設けられるクロック用のスタンダードセルのレイアウト図である。
【図３】クロック用のスタンダードセルのトランジスタレベルの回路図である。
【図４】本実施の形態の半導体集積回路におけるクロック信号の伝播経路を示す回路構成図である。
【図５】（ａ）本発明の第２の実施の形態に係る半導体集積回路におけるセルブロック内に設けられるクロック用のスタンダードセルのレイアウト図である。（ｂ）同実施の形態に係る半導体集積回路におけるセルブロック内に設けられるクロック用のスタンダードセルのレイアウト図である。
【図６】同実施の形態に係る半導体集積回路におけるスタンダードセルの断面図（図５中の破線ＡＢでの断面図）である。
【図７】（ａ）本発明の第３の実施の形態に係る半導体集積回路におけるセルブロック内に設けられるクロック用のスタンダードセルのレイアウト図である。（ｂ）同実施の形態に係る半導体集積回路におけるセルブロック内に設けられるクロック用のスタンダードセルのレイアウト図である。
【図８】（ａ）同実施の形態に係る半導体集積回路におけるセルブロックの平面図である。（ｂ）同実施の形態に係る半導体集積回路におけるセルブロックの平面図である。
【図９】（ａ）同実施の形態に係る半導体集積回路におけるセルブロックのレイアウト図（図８（ａ）のＡ部のレイアウト図）である。（ｂ）同実施の形態に係る半導体集積回路におけるセルブロックのレイアウト図（図８（ｂ）のＢ部のレイアウト図）である。
【図１０】同実施の形態に係る半導体集積回路におけるセルブロックのレイアウト図（図８（ａ）のＡ部のレイアウト図）の他の一例である。
【図１１】従来のセルブロックのレイアウトの一例を示す平面図である。
【図１２】従来のスタンダードセルのレイアウトの一例を示す平面図である。
【図１３】従来のセル高の高いスタンダードセルのレイアウトの一例を示す平面図である。
【図１４】ＣＴＳの概念図である。
【図１５】（ａ）従来の低いセル高のクロック用のスタンダードセルのレイアウト図である。（ｂ）従来の高いセル高のクロック用のスタンダードセルのレイアウト図である。
【図１６】（ａ）低いセル高のスタンダードセルを用いたセルブロックのレイアウト図である。（ｂ）高いセル高のスタンダードセルを用いたセルブロックのレイアウト図である。
【符号の説明】
【００７０】
１０１〜１０４、１１０１、１３０１、１３０２、１４０１    セルブロック
１０５〜１１０、７０１、７０２、１１０２、１４０２    スタンダードセル
１１１、１１２、１３０３、１３０４    フリップフロップ
２０１、１２０１    Ｐウェル領域
２０２、１２０３    Ｎウェル領域
２０３    Ｎチャンネルトランジスタ
２０４    Ｐチャンネルトランジスタ
２０５、２０８、１２０４、１２０６    Ｎ型拡散領域
２０６、２０７、１２０２、１２０７    Ｐ型拡散領域
２０９、１２０５、１４０３    ゲート電極
２１０、７０４、７０５    距離
４０１    第１メタル配線層のメタル配線
４０２    コンタクト
５００    Ｐ型基板
５０１、５０２    ソース
５０３、５０４    ドレイン
７０３    ダミーゲート配線
１３０５、１３０６    クロックセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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