(57)【要約】【課題】製造プロセスでの露光ばらつき、エッチングばらつきによって配線層あるいは拡散層の仕上がり寸法が変動した場合でも、その変動によるトランジスタの特性変動を補正する、あるいは内部回路の動作余裕の減少を防止するように、以後の配線形成工程で所望の回路接続を行うことができ、半導体製品の歩留まりを向上させることができる。【解決手段】半導体装置を製造する工程において、ある層を形成するために複数用意される露光マスクと、その層を形成する工程より前の工程での仕上がり寸法を実測して得られる仕上がり情報により使用する露光マスクを選択する工程を有する。【選択図】    図３
2008270561.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置の所定の配線層のパターンもしくは所定のコンタクト層のパターンによって回路接続の変更が可能な回路を有する半導体装置の製造方法であって、
前記所定の配線層を形成する前に、当該配線層を形成する工程で使用し得る複数種類の露光マスクを作成する第１の工程と、
前記所定の配線層より下層の配線層あるいは拡散層を形成する第２の工程と、
前記第２の工程で形成される配線層あるいは拡散層の仕上がり寸法を実測により検出し、仕上がり情報を入手する第３の工程と、
前記仕上がり情報に基づいて前記複数種類の露光マスクの中から所望の回路接続を得るための露光マスクを選択し、当該露光マスクを使用して前記所定の配線層もしくは所定のコンタクト層を形成して所望の回路接続を得る第４の工程
とを具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の工程は、ＭＯＳトランジスタのゲート電極を含む配線層を形成し、
前記第３の工程は、前記ＭＯＳトランジスタのゲート長あるいはゲート幅の仕上がり情報を入手することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記半導体装置は、前記所定の配線層のパターンもしくは所定のコンタクト層のパターンによってキーパー回路の駆動能力を変更可能なＲＯＭ回路を有することを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
半導体装置の所定の配線層のパターンもしくは所定のコンタクト層のパターンによって回路接続の変更が可能な回路を有する半導体装置において、
前記所定の配線層のパターンもしくは所定のコンタクト層のパターンは、それより下層の配線層あるいは拡散層の仕上がり寸法に応じて、複数種類のパターンのうちのいずれかが選択されていることを特徴とする半導体装置。
【請求項５】
前記回路接続の変更が可能な回路は、前記所定の配線層のパターンもしくは所定のコンタクト層のパターンによって駆動能力が異なるキーパー回路との回路接続の変更が可能なＲＯＭ回路であることを特徴とする請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に係り、特に所定の配線層のパターンもしくは所定のコンタクト層のパターンによって回路接続の変更が可能な回路を有する半導体装置および露光マスク選択方法に関するもので、例えばＲＯＭ回路（読み出し専用メモリ）のプルアップキーパー回路を内蔵する半導体装置に使用されるものである。
【背景技術】
【０００２】
半導体装置を製造する際、例えばＬＳＩのＭＯＳトランジスタを形成する際、ゲート電極に相当するゲートポリシリコンの形成工程後にゲート長あるいはゲート幅の仕上がり寸法を実測している。
【０００３】
しかし、従来は、寸法測定結果がその後の工程に何ら影響を与えない。つまり、製造プロセスでの露光ばらつき、エッチングばらつきによってゲートポリシリコンの仕上がり寸法が変動し、これによってトランジスタの特性変動や、ＬＳＩ内部の回路の動作余裕の減少が生じたとしても、それを補正する手段を有しない。
【０００４】
なお、拡散層窓の面積が異なる複数の露光マスクを用意し、ダイオードの接合容量を管理する手法が特許文献１に開示されている。
【特許文献１】特開平２−１３０８１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は前記した従来の問題点を解決すべくなされたもので、製造プロセスでの露光ばらつき、エッチングばらつきによって配線層あるいは拡散層の仕上がり寸法が変動した場合でも、半導体製品の歩留まりを向上させることが可能になる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の半導体装置の製造方法は、半導体装置の所定の配線層のパターンもしくは所定のコンタクト層のパターンによって回路接続の変更が可能な回路を有する半導体装置の製造方法であって、前記所定の配線層を形成する前に、当該配線層を形成する工程で使用し得る複数種類の露光マスクを作成する第１の工程と、前記所定の配線層より下層の配線層あるいは拡散層を形成する第２の工程と、前記第２の工程で形成される配線層あるいは拡散層の仕上がり寸法を実測により検出し、仕上がり情報を入手する第３の工程と、前記仕上がり情報に基づいて前記複数種類の露光マスクの中から所望の回路接続を得るための露光マスクを選択し、当該露光マスクを使用して前記所定の配線層もしくは所定のコンタクト層を形成して所望の回路接続を得る第４の工程とを具備することを特徴とする。
【０００７】
本発明の半導体装置は、半導体装置の所定の配線層のパターンもしくは所定のコンタクト層のパターンによって回路接続の変更が可能な回路を有する半導体装置において、前記所定の配線層のパターンもしくは所定のコンタクト層のパターンは、それより下層の配線層あるいは拡散層の仕上がり寸法に応じて、複数種類のパターンのうちのいずれかが選択されていることを特徴とする。
【発明の効果】
【０００８】
本発明の半導体装置およびその製造方法によれば、製造プロセスでの露光ばらつき、エッチングばらつきによって配線層あるいは拡散層の仕上がり寸法が変動した場合でも、その変動によるトランジスタの特性変動を補正する、あるいは内部回路の動作余裕の減少を防止するように、以後の配線形成工程で所望の回路接続を行うことができ、半導体製品の歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
【００１０】
図１は、本発明の一実施形態のＬＳＩに形成されたＲＯＭ回路の一部を示す回路図である。図１に示すＲＯＭ回路１０は、ＮＭＯＳトランジスタからなる多数のＲＯＭセル（セルトランジスタ）１１が行列状に配置されたセルアレイ１１ａと、セルアレイ１１ａの同一行のセルトランジスタの制御ノード（ゲート）に接続されたワード線（ＷＬ）１２と、セルアレイ１１ａの同一列のセルトランジスタの一端ノード（ドレイン）に接続されたビット線（ＢＬ）１３を有する。さらに、ビット線リーク電流を補償するために、ビット線毎にＰＭＯＳプルアップキーパー回路が選択可能な状態で接続されている。
【００１１】
上記プルアップキーパー回路として、本実施形態では、駆動能力が異なる複数種類（例えば４種類）のプルアップキーパー回路１４１〜１４４が用意されており、そのうちのいずれか１つが選択されてＲＯＭ回路１０に接続されている。すなわち、プルアップキーパー回路の駆動能力（キーパー強度）が４段階で切り替え可能なように設計されている。
【００１２】
そして、予め少なくとも２種類用意されているコンタクト層形成用の露光マスクの選択によって、図２に示すパターンレイアウトの一例のように、コンタクト層の位置変更を行うことによって回路接続の切り替えが可能である。
【００１３】
なお、図１中に示す各プルアップキーパー回路１４１〜１４４の回路構成は、電源ノードＡとビット線・キーパー回路接続ノードＢとの間でそれぞれのソース・ドレイン間が直列に接続され、それぞれのゲート相互が共通に接続された２個のＰＭＯＳトランジスタＰ１，Ｐ２を有する。そして、ビット線・キーパー回路接続ノードＢに入力ノードが接続された１個のインバータ回路ＩＶの出力ノードＣが各プルアップキーパー回路１４１〜１４４のゲート相互接続ノードＤに共通に接続されている。
【００１４】
いま、ビット線・キーパー回路接続ノードＢがロウレベル“Ｌ”の時、インバータ回路ＩＶの出力ノードＣはハイレベル“Ｈ”であり、プルアップキーパー回路の２個のＰＭＯＳトランジスタＰ１，Ｐ２をオフ状態に制御する。これに対して、ビット線・キーパー回路接続ノードＢが“Ｈ”の時、選択されたセルトランジスタ１１がオフ状態の期間にビット線リーク電流が発生したと仮定する。この時、インバータ回路ＩＶの出力ノードＣは“Ｌ”であり、ＲＯＭ回路１０に接続されているプルアップキーパー回路の２個のＰＭＯＳトランジスタＰ１，Ｐ２をオン状態に制御し、ビット線リーク電流を補償することが可能になる。
【００１５】
図２に示すパターンレイアウトにおいて、１４１ａ〜１４４ａはプルアップキーパー回路１４１〜１４４の回路領域である。各回路領域１４１ａ〜１４４ａにおいてＧ１，Ｇ２はプルアップキーパー回路の２個のＰＭＯＳトランジスタＰ１、Ｐ２のゲート配線であり、Ｓ１はＰＭＯＳトランジスタＰ１のソース領域、Ｄ１はＰＭＯＳトランジスタＰ１のドレイン領域、Ｓ２はＰＭＯＳトランジスタＰ２のソース領域、Ｄ２はＰＭＯＳトランジスタＰ２のドレイン領域である。ここで、Ｄ１とＳ２は同じ拡散領域である。２個のＰＭＯＳトランジスタＰ１、Ｐ２の一端側ノード（ソースノードＳ１）は電源配線（図示せず）が接続されて図１中のノードＡに相当し、２個のＰＭＯＳトランジスタＰ１、Ｐ２のゲート相互は配線により接続されている。本例では、回路領域１４１ａ、１４２ａのゲート配線Ｇ１、Ｇ２が連なるように接続配線２１が形成され、回路領域１４３ａ、１４４ａのゲート配線Ｇ１、Ｇ２が連なるように接続配線２２が形成されている。
【００１６】
プルアップキーパー回路１４１が選択された場合は、回路領域１４１ａの２個のＰＭＯＳトランジスタＰ１、Ｐ２の他端側ノード（ドレインノードＤ２）に図１中のビット線１３が接続される。そして、回路領域１４１ａ、１４２ａのゲート配線Ｇ１、Ｇ２に連なる接続配線２１に、図１中のインバータ回路ＩＶの出力ノードＣに連なる接続配線（図示せず）が接続される。
【００１７】
これに対して、プルアップキーパー回路１４２が選択された場合は、回路領域１４２ａの２個のＰＭＯＳトランジスタＰ１，Ｐ２の他端側ノード（ドレインノードＤ２）に図１中のビット線１３）が接続される。そして、回路領域１４１ａ，１４２ａのゲート配線Ｇ１，Ｇ２に連なる接続配線２１に、図１中のインバータ回路ＩＶの出力ノードＣに連なる接続配線（図示せず）が接続される。
【００１８】
図３は、本実施形態のＬＳＩ、つまり所定の配線層のパターンもしくは所定のコンタクト層のパターンによって回路接続の変更が可能な回路を有するＬＳＩの製造工程の一例を概略的に示すフローチャートである。第１の工程ＳＴ１では、所定の配線層を形成する前に、当該配線層を形成する工程で使用し得る複数種類（本例では２種類）の露光マスクを作成する。第２の工程ＳＴ２では、所定の配線層より下層の配線層あるいは拡散層を形成する。第３の工程ＳＴ３では、第２の工程ＳＴ２で形成される配線層あるいは拡散層の仕上がり寸法を実測により検出し、仕上がり情報を入手する。第４の工程ＳＴ４では、仕上がり情報に基づいて複数種類の露光マスクの中から所望の回路接続を得るための露光マスクを選択し、当該露光マスクを使用し、前記配線層あるいは拡散層より上層の所定の配線層もしくは所定のコンタクト層を形成して所望の回路接続を得る。
【００１９】
本例では、プルアップキーパー回路１４１〜１４４の接続変更が可能なＲＯＭ回路１０を対象としており、第２の工程Ｓ２では、セルトランジスタのゲート電極あるいはゲート配線に相当するゲートポリシリコン配線層を形成し、第３の工程Ｓ３では、セルトランジスタのゲート長あるいはゲート幅を既知の方法により実測し、第１の工程Ｓ１および第４の工程Ｓ４で対象とする露光マスクは、コンタクト形成マスクである。
【００２０】
例えば、セルトランジスタのゲート長が細く仕上がった場合には、セルトランジスタのオフ電流を補償するキーパー強度が強いプルアップキーパー回路（例えば１４２）をＲＯＭ回路１０に接続するためのコンタクト形成マスクを選択する。これにより、セルトランジスタのオフ電流による“１”読み出し時の動作余裕の低下を抑制することができる。
【００２１】
図４は、図３のフローチャートの一具体例を示すフローチャートである。このフローチャートにおいて、ロット(Lot) 投入後、ＡＡ（アクティブエリア）に対応するＰＥＰ（写真蝕刻工程）を行い、この工程で得られたレジスト(Resist)の寸法を測定する。そして、ＡＡ形成のためのＲＩＥ（反応性イオンエッチング）を行い、これにより得られたＡＡの寸法を測定する。この後、ＧＣ（ゲート・コンタクト）に対応するＰＥＰを行い、この工程で得られたレジストの寸法を測定する。そして、ＧＣ形成のためのＲＩＥを行い、これにより得られたＧＣの寸法を測定する。この後、ビア（Via）コンタクト層形成用の露光マスク（Via Mask）を選択し、この露光マスクを用いてVia PEPを行い、ビアを形成する。
【００２２】
上記したような製造工程によれば、製造プロセスでの露光ばらつき、エッチングばらつきによって配線層あるいは拡散層の仕上がり寸法が変動した場合でも、その変動によるトランジスタの特性変動を補正する、あるいは内部回路の動作余裕の減少を防止するように、以後の配線形成工程で所望の回路接続を行うことができ、半導体製品の歩留まりを向上させることができる。
【００２３】
なお、前述した駆動能力（キーパー強度）を段階的に切り替え可能なプルアップキーパー回路は、図１中に示した回路構成に限らず、種々の変形実施が可能である。図５は、図１中のプルアップキーパー回路の変形例を示す回路図である。このプルアップキーパー回路は、ソースが電源ノードＡに接続され、ゲートが接続されたＰＭＯＳトランジスタＰ１と、このＰＭＯＳトランジスタＰ１のドレインにソースが接地されたＰＭＯＳトランジスタＰ２と、このＰＭＯＳトランジスタＰ２とドレイン相互が共通に接続され、ソースが電源ノードＡに接続されＰＭＯＳトランジスタＰ３と、これらのＰＭＯＳトランジスタＰ２，Ｐ３のドレイン共通接続ノードにソースが接続され、ドレインがビット線・キーパー回路接続ノードＢに接続されたＰＭＯＳトランジスタＰ４と、このＰＭＯＳトランジスタＰ４のゲートに出力ノードＣが接続された１個のナンド回路ＮＡを有する。なお、ビット線ＢＬには、インバータＩＶの入力ノードが接続されている。
【００２４】
上記ナンド回路ＮＡは、一方の入力ノードにビット線・キーパー回路接続ノードＢが接続され、他方の入力ノードにキーパー制御信号ＫＰＣＴＬ（０）が入力する。また、ＰＭＯＳトランジスタＰ３のゲートにキーパー制御信号ＫＰＣＴＬ（１）が入力し、ＰＭＯＳトランジスタＰ２のゲートにキーパー制御信号ＫＰＣＴＬ（２）が入力する。
【００２５】
いま、ビット線・キーパー回路接続ノードＢがロウレベル“Ｌ”の時、ナンド回路ＮＡの出力ノードＣはハイレベル“Ｈ”であり、プルアップキーパー回路のＰＭＯＳトランジスタＰ４をオフ状態に制御する。
【００２６】
これに対して、ビット線・キーパー回路接続ノードＢが“Ｈ”の時、選択されたセルトランジスタ１１がオフ状態の期間にビット線リーク電流が発生したと仮定する。この時、キーパー制御信号ＫＰＣＴＬ（０）をハイレベル“Ｈ”にすれば、ビット線・キーパー回路接続ノードＢはハイレベル“Ｈ”、ナンド回路ＮＡの出力ノードＣは“Ｌ”であり、プルアップキーパー回路のＰＭＯＳトランジスタＰ４をオン状態に制御する。
【００２７】
この時、キーパー制御信号ＫＰＣＴＬ（１）を“Ｌ”、キーパー制御信号ＫＰＣＴＬ（２）を“Ｈ”にすれば、ＰＭＯＳトランジスタＰ２がオン、ＰＭＯＳトランジスタＰ３がオフになり、ＰＭＯＳトランジスタＰ１とＰ２とで決まる電流がビット線に流れ込み、ビット線リーク電流を補償することが可能になる。また、この時、キーパー制御信号ＫＰＣＴＬ（１）を“Ｈ”、キーパー制御信号ＫＰＣＴＬ（２）を“Ｌ”にすれば、ＰＭＯＳトランジスタＰ２がオフ、ＰＭＯＳトランジスタＰ３がオンになり、ＰＭＯＳトランジスタＰ３で決まる電流がビット線に流れ込み、ビット線リーク電流を補償することが可能になる。また、この時、キーパー制御信号ＫＰＣＴＬ（１）、ＫＰＣＴＬ（２）をそれぞれ“Ｌ”にすれば、ＰＭＯＳトランジスタＰ２、Ｐ３がそれぞれオンになり、ＰＭＯＳトランジスタＰ１とＰ２とで決まる電流およびＰＭＯＳトランジスタＰ３で決まる電流がビット線に流れ込み、ビット線リーク電流を補償することが可能になる。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施形態のＬＳＩに形成されたＲＯＭ回路の回路図。
【図２】本発明の一実施形態においてコンタクト層形成用の露光マスクの選択によりコンタクト層の位置変更を行うことによって図１のＲＯＭ回路に対して回路接続の切り替えが可能なパターンレイアウトを示す図。
【図３】本発明の一実施形態のＬＳＩの製造工程を概略的に示すフローチャート。
【図４】図３のフローチャートの一具体例を示すフローチャート。
【図５】図１中のプルアップキーパー回路の変形例を示す回路図。
【符号の説明】
【００２９】
１０…ＲＯＭ回路、１１…ＲＯＭセル、１１ａ…セルアレイ、１２…ワード線、１３…ビット線、１４１〜１４４…プルアップキーパー回路。
【図１】
2008270561.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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