(57)【要約】【課題】リフレッシュ時の消費電流を削減でき、パーシャルリフレッシュ時のポーズ時間を短縮してデータの信頼性を確保することが可能な半導体記憶装置を提供する。【解決手段】保持回路は、メモリセルアレイの全体的なセルフレッシュを行うフルセルフリフレッシュ（ＦＳＲ）と、メモリセルアレイの部分的なリフレッシュを行うパーシャルアレイセルフリフレッシュ（ＰＡＳＲ）とを切替える制御信号を保持する。リフレッシュアドレスカウンタは、リフレッシュアドレスを発生する。アドレス切替回路は、保持回路から供給される制御信号に応じて外部から供給される外部アドレスの上位ビットを単位セルブロック内のワード線の選択アドレスとし、ＦＳＲ及びＰＡＳＲのどちらにおいても、リフレッシュアドレスカウンタにより発生されたリフレッシュアドレスの下位ビットを前記単位セルブロック内のワード線の選択アドレスとする。【選択図】図１
2008276878.tif 000002
【特許請求の範囲】
【請求項１】
複数の単位セルブロックが配置されたメモリセルアレイと、
両隣の前記単位セルブロックにより共有される複数のセンスアンプと、
メモリセルアレイの全体的なセルフレッシュを行うフルセルフリフレッシュ動作から、メモリセルアレイの部分的なリフレッシュを行うパーシャルアレイセルフリフレッシュ（ＰＡＳＲ）動作に切替える複数の制御信号を保持する保持回路と、
リフレッシュアドレスを発生するリフレッシュアドレスカウンタと、
前記保持回路から供給される前記制御信号に応じて外部から供給される外部アドレスの上位ビットを単位セルブロック内のワード線の選択アドレスとし、前記フルセルフリフレッシュ動作及びＰＡＳＲ動作のどちらにおいても、前記リフレッシュアドレスカウンタにより発生されたリフレッシュアドレスの下位ビットを前記単位セルブロック内のワード線の選択アドレスとするアドレス切替回路と
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記アドレス切替回路は、前記外部アドレスの最上位アドレスから２番目のビットと、前記リフレッシュアドレスカウンタにより発生されたリフレッシュアドレスの最下位ビットと、前記制御信号のうち１／８ＰＡＳＲ動作を示す第１の制御信号とによりワード線選択の最下位ビットデータを生成し、
外部アドレスの最上位アドレスから１番目のビットと、前記リフレッシュアドレスカウンタにより発生されたリフレッシュアドレスの最下位から１番目のビットと、前記第１の制御信号と、前記制御信号のうち１／４ＰＡＳＲ動作を示す第２の制御信号とによりワード線選択の最下位から１番目のビットデータを生成し、
外部アドレスの最上位アドレスと、前記リフレッシュアドレスカウンタにより発生されたリフレッシュアドレスの最下位から２番目のビットと前記第１、第２の制御信号と、前記制御信号のうち１／２ＰＡＳＲ動作を示す第３の制御信号とによりワード線選択の最下位から２番目のビットデータを生成することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記アドレス切替回路は、前記外部アドレスの最上位アドレスのビットと、前記リフレッシュアドレスカウンタにより発生されたリフレッシュアドレスの最下位ビットと、前記制御信号のうち１／８ＰＡＳＲ動作を示す第１の制御信号、１／４ＰＡＳＲ動作を示す第２の制御信号、１／２ＰＡＳＲ動作を示す第３の制御信号とによりワード線選択の最下位ビットデータを生成し、
外部アドレスの最上位アドレスから１番目のビットと、前記リフレッシュアドレスカウンタにより発生されたリフレッシュアドレスの最下位から１番目のビットと、前記第１、第２の制御信号とによりワード線選択の最下位から１番目のビットデータを生成し、
外部アドレスの最上位アドレスから２番目のビットと、前記リフレッシュアドレスカウンタにより発生されたリフレッシュアドレスの最下位から２番目のビットと、前記第１の制御信号とによりワード線選択の最下位から２番目のビットデータを生成することを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記アドレス切替回路は、前記外部アドレスと前記リフレッシュアドレスがそれぞれ供給され、これらのうちの一方をワード線選択のビットデータとして保持する複数のラッチ回路を有することを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
【請求項５】
前記複数のラッチ回路のうち、前記ワード線の最下位ビットデータ、最下位から１番目のビットデータ、及び最下位から２番目のビットデータを保持するラッチ回路は、前記第１、第２、第３の制御信号の少なくとも１つにより保持するビットデータが制御されることを特徴とする請求項４記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係わり、特に、パーシャルアレイセルフリフレッシュ（以下、ＰＡＳＲと称す）機能を有する半導体記憶装置におけるリフレッシュアドレスと外部から供給される外部アドレスの割付けに関する。
【背景技術】
【０００２】
近年、半導体メモリは、高集積化、高速化、大容量化の要求と同様に、低消費電流の要求が高まっている。例えば携帯電話機に適用される擬似スタティックＲＡＭ（以下ＰＳＲＡＭと称す）についても同様の要求が高まっており、記憶容量は、１２８Ｍビットが主流となりつつある。また、今後は、２５６Ｍ、５１２Ｍビットとさらに大容量化されることが予想される。一方、携帯電話機器の低消費電力化に伴い、ＰＳＲＡＭも消費電流の低減が不可欠となっている。
【０００３】
ＰＳＲＡＭは、セル構造がダイナミックＲＡＭと同様であり、セルに記憶されたデータを保持するため、定期的にリフレッシュ動作を行う必要がある。ＰＳＲＡＭを含む消費電流の低減が要求されているＲＡＭにおいては、ＰＡＳＲ機能を有することにより、低消費電流を実現している（例えば特許文献１及び２参照）。このＰＡＳＲ機能は、メモリセルアレイを部分的に順次リフレッシュし、リフレッシュするセルアレイの減少に合わせてリフレッシュ周期を延ばすことにより、消費電流を低減している。
【０００４】
すなわち、例えば４つのバンク０〜バンク３を有するメモリセルアレイにおいて、チップ全体のリフレッシュを行うフルセルフリフレッシュ（以下、ＦＳＲとも記す）は、４つのバンクを同時にリフレッシュする。これに対して、ＰＡＳＲの場合、リフレッシュするバンクを例えば１／２とする。すなわち、先ず、例えばバンク０とバンク１のみリフレッシュし、バンク２とバンク３をオフ状態とする。このような動作により、セルフリフレッシュ周期を２倍にすることができ、消費電流を削減することができる。
【０００５】
ところで、メモリセルアレイの各バンク内は、複数の単位セルブロックに分けられ、各セルブロックの両側にセンスアンプブロックが配置されたシェアードセンスアンプ方式が用いられている。シェアードセンスアンプ方式において、ＰＡＳＲを適用する場合、次のような問題が発生する。
【０００６】
ＰＡＳＲにおいて、例えば活性するワード線がある単位セルブロックから別の単位セルブロックに移動した場合、センスアンプブロックも切替える必要がある。このセンスアンプブロックの切替えはマルチプレクス（ＭＵＸ）信号を用いて行われる。このＭＵＸ信号の切替えにより、ＭＵＸ信号が供給されるトランジスタのゲートの充放電が行われる。このため、単位セルブロックから離れた位置の単位セルブロックを活性する場合、充放電させるトランジスタの数が増加し、消費電流が増加していた。
【０００７】
そこで、最近は、センスアンプブロックの切替え動作を考慮してリフレッシュアドレスが割付けられている。すなわち、リフレッシュアドレスの割付けにおいて、単位セルブロックを選択するリフレッシュアドレスとして、リフレッシュカウンタの上位アドレスＲＣ＜ｎ−２：ｎ＞を割付けている。このため、単位セルブロック内のワード線ＷＬ０からＷＬｍのセルフリフレッシュを行った後に、隣の単位セルブロックにおけるＷＬｍ＋１のリフレッシュが行われる。このように割付けられたリフレッシュアドレスを用いてリフレッシュ動作を行うことにより、ＭＵＸ信号の切替えを最小限とすることが可能となる。この結果、消費電流を削減することが可能となる。
【０００８】
しかし、このようにＭＵＸ信号を切替える場合、ＰＡＳＲを有する一般的なＲＡＭにおいて、バンク内の全ワード線を順次リフレッシュするフルリフレッシュ動作が完了した時点において、例えば１／２リフレッシュに切り替わった場合、リフレッシュ周期が２倍となる。このため、フルリフレッシュ完了後、１／２リフレッシュにおいて、最後にリフレッシュされるワード線のポーズ時間が悪化する。したがって、データの信頼性が低下するおそれがある。
【特許文献１】特開平１０−６９７６８号公報
【特許文献２】特開２００４−２３４７１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、リフレッシュ時の消費電流を削減でき、パーシャルリフレッシュ時のポーズ時間を短縮してデータの信頼性を確保することが可能な半導体記憶装置を提供しようとするものである。
【課題を解決するための手段】
【００１０】
本発明の半導体記憶装置の態様は、複数の単位セルブロックが配置されたメモリセルアレイと、両隣の前記単位セルブロックにより共有される複数のセンスアンプと、メモリセルアレイの全体的なセルフレッシュを行うフルセルフリフレッシュ動作から、メモリセルアレイの部分的なリフレッシュを行うパーシャルアレイセルフリフレッシュ（ＰＡＳＲ）動作に切替える複数の制御信号を保持する保持回路と、リフレッシュアドレスを発生するリフレッシュアドレスカウンタと、前記保持回路から供給される前記制御信号に応じて外部から供給される外部アドレスの上位ビットを単位セルブロック内のワード線の選択アドレスとし、前記フルセルフリフレッシュ動作及びＰＡＳＲ動作のどちらにおいても、前記リフレッシュアドレスカウンタにより発生されたリフレッシュアドレスの下位ビットを前記単位セルブロック内のワード線の選択アドレスとするアドレス切替回路とを具備することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、リフレッシュ時の消費電流を削減でき、パーシャルリフレッシュ時のポーズ時間を短縮してデータの信頼性を確保することが可能な半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１３】
（第１の実施形態）
図１は、第１の実施形態に係る外部アドレス及びリフレッシュアドレスの割付けを示している。外部アドレスはＲＡＭの通常動作、すなわち、書き込み、読み出し時にワード線を選択するためのアドレスであり、リフレッシュアドレスはリフレッシュ時にリフレッシュカウンタにより発生されるアドレスである。
【００１４】
第１の実施形態におけるアドレス割付けの特徴は次の通りである。リフレッシュアドレスの下位アドレス（ＲＣ＜０＞、ＲＣ＜１＞、ＲＣ＜２＞）は、ワード線を選択するための下位ビットに割付けられる。これに対して、外部アドレスの上位アドレス（Ａ＜２＞、Ａ＜１＞、Ａ＜０＞）は、ワード線を選択するための下位ビットに割付けている。ここで、ＰＡＳＲの設定は、外部アドレスの最上位から“０”に固定することにより、リフレッシュするセルアレイを限定する。したがって、１／２ＰＡＳＲにおいては外部アドレスの最上位のＡ＜ｎ＞を０固定にし、１／４ＰＡＳＲにおいては外部アドレスの上位２ビットのＡ＜ｎ−１：ｎ＞を０固定にし、１／８ＰＡＳＲにおいては外部アドレスの上位３ビットのＡ＜ｎ−２：ｎ＞を０固定にするのが一般的である。ここで、記号“：”は範囲を示し、例えば＜ｎ−２：ｎ＞は、ｎ−２、ｎ−１、ｎを意味している。
【００１５】
リフレッシュアドレスのＲＣ＜０＞と外部アドレスのＡ＜ｎ−２＞がワード線を選択するための最下位アドレスとなり、ＲＣ＜１＞とＡ＜ｎ―１＞が一つ上位のアドレスとなる。また、ＲＣ＜２＞とＡ＜ｎ＞がさらに１つ上位のアドレスとして設定される。
【００１６】
図２は、図１に示すアドレス割付けを用いた場合において、ＦＳＲから１／２ＰＡＳＲに切替わった直後のワーストワード線のポーズ時間、すなわち、最もポーズ時間が長いワード線を示している。１／２ＰＡＳＲにおいて、外部アドレスの最上位Ａ＜ｎ＞が“０”に固定される。このため、図２において、ハッチングで示した部分以外のワード線のみがリフレッシュされる。この時、ポーズ時間がワーストになるワード線は、ＷＬｙ＋３である。ワーストワード線のポーズ時間は、ＦＳＲにおいてワーストワード線が活性された後、最終のワード線がリフレッシュされるまでのポーズ時間４ｔ／ｚ（ここで、ｚはフルリフレッシュにおいて全てのワード線のリフレッシュを行うためのリフレッシュ回数）と、１／２ＰＡＳＲモードに切替った後、ワード線ＷＬ０からＷＬｙ＋３が活性されるまでのポーズ時間ｔ−２ｔ／ｚの合計である。すなわち、次式で示すようになる。
【００１７】
４ｔ／ｚ＋（ｔ−２ｔ／ｚ）＝（１＋２／ｚ）ｔ
このため、ＦＳＲのポーズ時間ｔと比較して僅かにポーズ時間が悪化することになる。
【００１８】
図３は、図１に示すアドレス割付けを用いた場合において、フルリフレッシュから１／４ＰＡＳＲに切替った直後における、ワーストワード線のポーズ時間を示している。１／４ＰＡＳＲにおいて、外部アドレスの上位２ビットＡ＜ｎ−１：ｎ＞が“０”に固定される。このため、図３において、ハッチングで示した部分以外のワード線のみがリフレッシュされる。この時、ポーズ時間がワーストになるワード線は、ＷＬｙ＋１である。ワーストワード線のポーズ時間は、ＦＳＲにおけるワーストワード線が活性された後、最終のワード線がリフレッシュされるまでのポーズ時間６ｔ／ｚと、１／４ＰＡＳＲに切替った後にワード線ＷＬ０からＷＬｙが活性されるまでのポーズ時間ｔ−４ｔ／ｚの合計である。すなわち、次式で示すようになる。
【００１９】
（ｔ−４ｔ／ｚ）＋６ｔ／ｚ＝（１＋２／ｚ）ｔ
このため、ＦＳＲのポーズ時間ｔと比較して僅かにポーズ時間が悪化することになる。
【００２０】
図４は、図１に示すアドレス割付けを用いた場合において、フルリフレッシュから１／８ＰＡＳＲに切替った直後における、ワーストワード線のポーズ時間を示している。１／８ＰＡＳＲにおいて、外部アドレスの上位３ビットＡ＜ｎ−２：ｎ＞が“０”に固定される。このため、図４において、ハッチングで示した部分以外のワード線のみがリフレッシュされる。この時、ポーズ時間がワーストになるワード線は、ＷＬｙである。ワーストワード線のポーズ時間は、ＦＳＲにおけるワーストワード線が活性された後、最終のワード線がリフレッシュされるまでのポーズ時間７ｔ／ｚと、１／８ＰＡＳＲに切替った後にワド線ＷＬ０からＷＬｙが活性されるまでのポーズ時間ｔ−８ｔ／ｚの合計である。すなわち、次式で示すようになる。
【００２１】
（ｔ−８ｔ／ｚ）＋７ｔ／ｚ＝（１―１／ｚ）ｔ
このため、ＦＳＲのポーズ時間ｔと比較してポーズ時間が改善される。
【００２２】
第１の実施形態の効果を説明するため、一般的なアドレス割付けを用いた場合におけるワーストワード線のポーズ時間について説明する。
【００２３】
図５は、センスアンプブロックを切替えるＭＵＸ信号の動作を考慮した一般的なＲＡＭにおけるリフレッシュアドレスの割付けを示している。
【００２４】
図６は、ＰＡＳＲ機能を有する一般的なＲＡＭにおいて、リフレッシュカウンタアドレスを“０”に固定する場合の例を示している。単位セルブロックを切替えるために、リフレッシュカウンタの上位アドレスＲＣ＜ｎ−２：ｎ＞を用いた場合において、図６（ａ）に示すように、ＦＳＲモードの場合、バンク内の単位セルブロックが全て有効となり、全てのワード線がリフレッシュされる。図６（ｂ）に示す１／２ＰＡＳＲモードの場合、リフレッシュカウンタの最上位アドレスＲＣ＜ｎ＞のみを“０”に固定にする。このため、ハッチングされた範囲以外の左半分のみリフレッシュされる。図６（ｃ）に示す１／４ＰＡＳＲモードの場合、ＲＣ＜ｎ−１：ｎ＞の２つのアドレスを“０”に固定する。このため、ハッチングされた範囲以外の１／４の単位セルブロックのみリフレッシュされる。図６（ｄ）に示す１／８ＰＡＳＲは、ＲＣ＜ｎ−２：ｎ＞を全て“０”に固定する。このため、ハッチングされた範囲以外の１／８の単位セルブロックのみがリフレッシュされる。
【００２５】
図７は、ＦＳＲから１／２ＰＡＳＲモードに切替えた直後におけるワーストワード線（ワーストＷＬ）のポーズ時間を示している。図７において、ワーストＷＬを活性化した後、ＦＳＲによりワード線ＷＬ＜ｍ＞まで活性し、この後、ＦＳＲから１／２ＰＡＳＲモードに切替る場合、ワーストＷＬのポーズ時間が最も悪化する。ＦＳＲにおいてワーストＷＬの活性後にワード線ＷＬ＜ｍ＞がリフレッシュされるまでのポーズ時間が０．５ｔであり、その後、１／２ＰＡＳＲに切替ることにより、ワード線ＷＬ＜０＞からワーストＷＬがリフレッシュされるまで１．０ｔのポーズ時間を要する。この理由は、１回のリフレッシュ動作において同時に活性化するワード線の本数が、ＦＳＲと１／２ＰＡＳＲとで同一であると仮定すると、１／２ＰＡＳＲは、リフレッシュを必要とするワード線の本数が１／２になる。このため、リフレッシュ周期は２倍で良い。したがって、ＦＳＲにおいてワード線ＷＬ＜０＞がリフレッシュされた後、ワーストＷＬがリフレッシュされるまでのポーズ時間が０．５ｔであるのに対し、１／２ＰＡＳＲは、２倍の１．０ｔになる。このため、ＦＳＲから１／２ＰＡＳＲ切替り時にワーストＷＬが活性してから次に再び活性されてまでのポーズ時間は０．５ｔ＋１．０ｔ＝１．５ｔとなり、ＦＳＲにおけるポーズ時間の１．０ｔの１．５倍となる。
【００２６】
これに対して、上記第１の実施形態によれば、リフレッシュアドレスの下位アドレス（ＲＣ＜０＞、ＲＣ＜１＞、ＲＣ＜２＞）を、ワード線を選択するための下位ビットに割付け、外部アドレスの上位アドレス（Ａ＜２＞、Ａ＜１＞、Ａ＜０＞）を、ワード線を選択するための下位ビットに割付けている。さらに、ＰＡＳＲの設定は、外部アドレスの最上位から“０”に固定することにより、リフレッシュするセルアレイを限定している。したがって、ＦＳＲからＰＡＳＲに切替った直後におけるワーストワード線のポーズ時間は、図６に示すアドレス割付けの場合に比較して大幅に改善することができる。
【００２７】
実施例２においては、ＰＡＳＲ切替り直後においてもワーストＷＬのポーズ時間がＦＳＲのポーズ時間より悪化しない外部アドレスの割付けを実現している。
【００２８】
図８は、第１の実施形態に係る半導体記憶装置を示すものであり、バンク０〜バンク３のセルブロックを有する一般的なＲＡＭを示している。チップ（半導体基板）１１は、セルブロックとしての複数のバンク０〜バンク３を有している。各バンク０〜バンク３は同一の構成であるため、バンク０を用いてバンク内の構成について説明する。バンク０は、複数の単位セルブロック１２を有している。各単位セルブロック１２は、複数のメモリセルＭＣが行及び列にマトリクス状に配置されている。各メモリセルＭＣは、キャパシタとセルトランジスタにより構成されている。各メモリセルＭＣはワード線ＷＬ及びビット線ＢＬに接続されている。単位セルブロック１２の両側にはセンスアンプブロック１３が配置されている。これらセンスアンプブロック１３は、単位セルブロック１２のビット線ＢＬに接続され、シェアードセンスアンプを構成している。
【００２９】
また、各単位セルブロック１２に対応して、ワード線を制御するワード線制御回路ＷＬＣが設けられ、各センスアンプブロック１３に対応してセンスアンプを制御するセンスアンプ制御回路ＳＡＣが設けられている。
【００３０】
一方、例えばバンク２とバンク３の相互間にはアドレス入力バッファ（ＡＤＢ）、リフレッシュアドレスカウンタ（ＲＡＣ）、モードレジスタセット回路（ＭＤＳ）、コマンド制御回路（ＣＣ）が設けられている。これらアドレス入力バッファ（ＡＤＢ）、リフレッシュアドレスカウンタ（ＲＡＣ）、モードレジスタセット回路（ＭＲＳ）、コマンド制御回路（ＣＣ）は、各バンク０〜バンク３に対応して配置されたアドレス切替回路ＳＷ０〜ＳＷ３に接続されている。
【００３１】
アドレス入力バッファ（ＡＤＢ）は、外部アドレスを受け保持する。このアドレス入力バッファ（ＡＤＢ）は、外部アドレスＡ＜０：ｎ＞を内部アドレスＡＬＴＣ＜０：ｎ＞として出力する。外部アドレスＡ＜０：ｎ＞と内部アドレスＡＬＴＣ＜０：ｎ＞は、等価である。リフレッシュアドレスカウンタ（ＲＡＣ）は、リフレッシュ時、リフレッシュアドレスＲＣ＜０：ｎ＞を順次出力する。リフレッシュアドレスＲＣ＜０：ｎ＞は、一例として通常動作とリフレッシュ動作時に活性するワード線の本数が等しいことを想定して＜０：ｎ＞本としている。
【００３２】
モードレジスタセット回路（ＭＲＳ）は、ＰＡＳＲモードを保持するレジスタであり、例えば外部から供給されるコマンドに応じて、１／２ＰＡＳＲ、１／４ＰＡＳＲ、１／８ＰＡＳＲを切替える信号ＰＡＳＲ２、ＰＡＳＲ４、ＰＡＳＲ４の何れかを保持する。
【００３３】
コマンド制御回路（ＣＣ）は、コマンドに応じて外部アドレスの転送を制御する制御信号ＡＤＳＷ＜０：３＞、リフレッシュアドレスの転送を制御する制御信号ＲＣＳＷ＜０：３＞、アドレスの非転送を制御する制御信号ＳＷＯＦＦ＜０：３＞を出力する。
【００３４】
ここで、＜０：３＞はバンクに対応した番号であり、例えばＡＤＳＷ＜０＞、ＲＣＳＷ＜０＞、ＳＷＯＦＦ＜０＞はバンク０の制御を行う。これら制御信号ＡＤＳＷ＜０：３＞、ＲＣＳＷ＜０：３＞、ＳＷＯＦＦ＜０：３＞を用いることにより、バンク毎の独立な制御が可能となる。また、バンク毎ではなく、全バンクについて同一制御を行う場合は、＜０：３＞を必要最低限の本数に削減することも可能である。
【００３５】
アドレス切替え回路ＳＷ０〜ＳＷ３は、コマンド制御回路（ＣＣ）とモードレジスタセット回路（ＭＲＳ）から供給される信号に応じて、アドレス入力バッファ（ＡＤＢ）から供給される外部アドレスとリフレッシュアドレスカウンタＲＡＣから供給されるリフレッシュアドレスを切替え、セルブロック内で活性化するワード線を選択するために用いるアドレス信号ＡＲ０〜３＜０：ｎ＞を出力する。
【００３６】
図９は、バンク０に対応したアドレス切替え回路ＳＷ０の一例を示している。バンク１〜３の制御方法もバンク０と同様である。アドレス切替え回路ＳＷ１〜３の構成は、アドレス切替え回路ＳＷ０と同様であるため説明は省略する。
【００３７】
図９において、アドレス切替え回路ＳＷ０は、ＮＯＲ回路２１−０、２１−１、インバータ回路２１−２、クロックドＮＡＮＤ回路２２−０，２２−１，２２−２、クロックドインバータ回路２２−３〜２２−ｎ、２３−０〜２３−ｎ、クロックドラッチ回路２４−０〜２４−ｎ等により構成されている。
【００３８】
ＮＯＲ回路２１−０には、信号ＰＡＳＲ２、ＰＡＳＲ４、ＰＡＳＲ８が供給され、ＮＯＲ回路２１−１には、信号ＰＡＳＲ４、ＰＡＳＲ８が供給され、インバータ回路２１−２には、信号ＰＡＳＲ８が供給されている。
【００３９】
クロックドＮＡＮＤ回路２２−０の入力端には、リフレッシュアドレスＲＣ＜２＞とＮＯＲ回路２１−０の出力信号が供給されている。クロックドＮＡＮＤ回路２２−１の入力端には、リフレッシュアドレスＲＣ＜１＞とＮＯＲ回路２１−１の出力信号が供給されている。クロックドＮＡＮＤ回路２２−２の入力端にはリフレッシュアドレスＲＣ＜０＞とクロックドインバータ回路２１−２の出力信号が供給されている。クロックドインバータ回路２２−３〜２２−ｎの入力端には、リフレッシュアドレスＲＣ＜３＞〜ＲＣ＜ｎ＞がそれぞれ供給されている。クロックドＮＡＮＤ回路２２−０，２２−１，２２−２、及びクロックドインバータ回路２２−３〜２２−ｎは、制御信号ＡＤＳＷ＜０＞とその反転信号によりデータの転送動作が制御される。
【００４０】
クロックドインバータ回路２３−０〜２３−ｎの入力端には、外部アドレスＡＬＴＣ＜ｎ＞〜ＡＬＴＣ＜０＞がそれぞれ供給される。クロックドインバータ回路２３−０〜２３−ｎは、制御信号ＲＣＳＷ＜０＞とその反転信号によりデータの転送動作が制御される。
【００４１】
クロックドラッチ回路２４−０の入力端は、クロックドインバータ回路２３−０の出力端とクロックドＮＡＮＤ回路２２−０の出力端が接続されている。クロックドラッチ回路２４−１の入力端は、クロックドインバータ回路２３−１の出力端とクロックドＮＡＮＤ回路２２−１の出力端が接続されている。クロックドラッチ回路２４−２の入力端は、クロックドインバータ回路２３−２の出力端とクロックドＮＡＮＤ回路２２−２の出力端が接続されている。クロックドラッチ回路２４−３の入力端は、クロックドインバータ回路２３−３の出力端とクロックドインバータ回路２２−３の出力端が接続されている。以下同様に、クロックドラッチ回路２４−ｎの入力端は、クロックドインバータ回路２３−ｎの出力端とクロックドインバータ回路２２−ｎの出力端が接続されている。クロックドラッチ回路２４−０〜２４−ｎは、制御信号ＳＷＯＦＦ＜０＞とその反転信号によりデータの転送及び保持動作が制御される。
【００４２】
クロックドラッチ回路２４−０〜２４−ｎの出力端よりワード線を制御するビットデータとしてのアドレス信号ＡＲ０＜２＞、ＡＲ０＜１＞、ＡＲ０＜０＞、ＡＲ０＜３＞〜ＡＲ０＜ｎ＞がそれぞれ出力される。すなわち、クロックドラッチ回路２４−０〜２４−ｎの出力端には、ドライバとしての直列接続された２個のインバータ回路がそれぞれ接続され、これらインバータ回路を介してアドレス信号ＡＲ０＜２＞、ＡＲ０＜１＞、ＡＲ０＜０＞、ＡＲ０＜３＞〜ＡＲ０＜ｎ＞がそれぞれ出力される。
【００４３】
クロックドＮＡＮＤ回路２２−０，２２−１，２２−２、クロックドインバータ回路２２−３〜２２−ｎは、制御信号ＡＤＳＷ＜０＞がハイレベルのときリフレッシュアドレスを転送する。クロックドインバータ回路２３−０〜２３−ｎは、制御信号ＲＣＳＷ＜０：ｎ＞がハイレベルのとき外部アドレスＡＬＴＣ＜０：ｎ＞を転送する。クロックドラッチ回路２４−０〜２４−ｎは、制御信号ＳＷＯＦＦ＜０＞がハイレベルのときリフレッシュアドレス又は外部アドレスを取り込む。
【００４４】
図１０は、第１の実施形態に係る外部アドレスＡＬＴＣ、リフレッシュアドレスＲＣ、制御信号ＰＡＳＲ、及びワード線を制御するためのアドレス信号ＡＲ０との関係を示している。
【００４５】
図１０に示すように、バンク０のアドレス信号ＡＲ０＜０＞には、外部アドレスＡＬＴＣ＜ｎ−２＞が割付けられ、リフレッシュアドレスＲＣ＜０＞が割付けられる。
【００４６】
バンク０のアドレス信号ＡＲ０＜１＞には、外部アドレスＡＬＴＣ＜ｎ−１＞が割付けられ、リフレッシュアドレスＲＣ＜１＞が割付けられる。
【００４７】
バンク０のアドレス信号ＡＲ０＜２＞には、外部アドレスＡＬＴＣ＜ｎ＞が割付けられ、リフレッシュアドレスＲＣ＜２＞が割付けられる。
【００４８】
バンク０のアドレス信号ＡＲ０＜３＞〜ＡＲ０＜ｎ−３＞には、外部アドレスＡＬＴＣ＜３＞〜＜ｎ−３＞が割付けられ、リフレッシュアドレスＲＣ＜３＞〜＜ｎ−３＞が割付けられる。
【００４９】
バンク０のアドレス信号ＡＲ０＜ｎ−２＞には、外部アドレスＡＬＴＣ＜２＞が割付けられ、リフレッシュアドレスＲＣ＜ｎ−２＞が割付けられる。
【００５０】
バンク０のアドレス信号ＡＲ０＜ｎ−１＞には、外部アドレスＡＬＴＣ＜１＞が割付けられ、リフレッシュアドレスＲＣ＜ｎ−１＞が割付けられる。
【００５１】
バンク０のアドレス信号ＡＲ０＜ｎ＞には、外部アドレスＡＬＴＣ＜０＞が割付けられ、リフレッシュアドレスＲＣ＜ｎ＞が割付けられる。
【００５２】
また、アドレス信号ＡＲ０＜０＞の制御には、信号ＰＡＳＲ８が用いられ、アドレス信号ＡＲ０＜１＞の制御には、信号ＰＡＳＲ４、ＰＡＳＲ８が用いられ、アドレス信号ＡＲ０＜２＞の制御には、信号ＰＡＳＲ２、ＰＡＳＲ４、ＰＡＳＲ８が用いられる。
【００５３】
図１１は、通常動作時におけるアドレス切替回路ＳＷ０の動作を示し、図１２は、１／２ＰＡＳＲモードにおけるアドレス切替回路ＳＷ０の動作を示している。
【００５４】
図１１に示す通常動作において、制御信号ＡＤＳＷ＜０＞がハイレベルとなると、外部アドレスＡＬＴＣ＜０：ｎ＞がバンク０に転送される。また、リフレッシュ動作において、制御信号ＲＣＳＷ＜０＞がハイレベルとなると、リフレッシュアドレスＲＣ＜０：ｎ＞がバンク０に転送される。
【００５５】
これに対して、図１２に示す１／２ＰＡＳＲモードにおいて、アドレス信号ＡＲ０＜２＞の制御が通常動作時と相違する。具体的には、リフレッシュ動作において、信号ＰＡＳＲ２がハイレベルとされる。この状態において、制御信号ＲＣＳＷ＜０＞がハイレベルで、制御信号ＳＷＯＦＦ＜０＞がローレベルとなると、アドレス信号ＡＲ０＜２＞はローレベルとなり、これがクロックドラッチ回路２４−０に保持される。このため、図２に示すリフレッシュアドレスＲＣ＜２＞が“０”の領域のみワード線が選択される。
【００５６】
また、図１３に示す１／４ＰＡＳＲモードは、１／２ＰＡＳＲモードよりさらにアドレス信号ＡＲ０＜１＞の制御が相違する。具体的にはリフレッシュ動作において、信号ＰＡＳＲ２、及び信号ＰＡＳＲ４がハイレベルとされる。この状態において、制御信号ＲＣＳＷ＜０＞がハイレベルで、制御信号ＳＷＯＦＦ＜０＞がローレベルとなると、アドレス信号ＡＲ０＜２＞及びアドレス信号ＡＲ０＜１＞がローレベルとなり、これがクロックドラッチ回路２４−０及び２４−１に保持される。このため、図３に示すリフレッシュアドレスＲＣ＜２＞、及びＲＣ＜１＞が“０”の領域のみワード線が選択される。
【００５７】
図１４に示す１／８ＰＡＳＲモードは、１／４ＰＡＳＲモードよりさらにアドレス信号ＡＲ０＜０＞の制御が相違する。具体的にはリフレッシュ動作において、信号ＰＡＳＲ２、ＰＡＳＲ４及び信号ＰＡＳＲ８がハイレベルとされる。この状態において、制御信号ＲＣＳＷ＜０＞がハイレベルで、制御信号ＳＷＯＦＦ＜０＞がローレベルとなると、アドレス信号ＡＲ０＜２＞、ＡＲ０＜１＞、及びアドレス信号ＡＲ０＜０＞がローレベルとなり、これがクロックドラッチ回路２４−０、２４−１、及び２４−２に保持される。このため、図４に示すリフレッシュアドレスＲＣ＜２＞、ＲＣ＜１＞、及びＲＣ＜０＞が“０”の領域のみワード線が選択される。
【００５８】
上記第１の実施形態によれば、リフレッシュアドレスの下位３ビット（ＲＣ＜２＞、ＲＣ＜１＞、ＲＣ＜０＞）を、ワード線を選択するための下位３ビットに割付け、外部アドレスの上位３ビット（Ａ＜ｎ＞、Ａ＜ｎ−１＞、Ａ＜ｎ−２＞）を、ワード線を選択するための下位ビットに割付けている。すなわち、外部アドレスＡ＜ｎ＞をリフレッシュアドレスＲＣ＜２＞に対応させ、外部アドレスＡ＜ｎ−１＞をリフレッシュアドレスＲＣ＜１＞に対応させ、外部アドレスＡ＜ｎ−２＞をリフレッシュアドレスＲＣ＜０＞に対応させている。さらに、ＰＡＳＲを設定する信号ＰＡＳＲ２、ＰＡＳＲ４、ＰＡＳＲ８は、外部アドレスの最上位ＡＬＴＣ＜ｎ＞（Ａ＜ｎ＞）から順次“０”に固定することにより、リフレッシュするセルアレイを限定している。したがって、リフレッシュするセルアレイを細分化して、ワード線のリフレッシュ周期を短縮することができる。このため、ＦＳＲからＰＡＳＲに切替った直後におけるワーストワード線のポーズ時間を、図６に示すアドレス割付けの場合に比較して大幅に改善することができる。よって、メモリセルに記憶されたデータの信頼性の低下を防止することができる。
【００５９】
また、ＦＳＲおよびＰＡＳＲどちらにおいても、リフレッシュアドレスの下位ビットを単位セルブロック内のワード線の選択に割付けている。したがって、単位セルブロック内のメモリセルアレイを優先して順次リフレッシュできるため、使用するセンスアンプの切替えを極力避けることができ、消費電流を削減することができる。
【００６０】
（第２の実施形態）
図１５は、本発明の第２の実施形態に係る外部アドレス及びリフレッシュアドレスの割付けを示している。図１５において、図１との違いは、外部アドレスの最上位ビットＡ＜ｎ＞とリフレッシュアドレスの最下位ビットＲＣ＜０＞がワード線を選択するための最下位ビットに割り付けられている。さらに、外部アドレスのＡ＜ｎ＞より１ビット上位のＡ＜ｎ−１＞と、リフレッシュアドレスのビットＲＣ＜１＞がワード線を選択するための最下位より１ビット上位に割り付けられている。また、外部アドレスのＡ＜ｎ＞より２ビット上位のＡ＜ｎ−２＞と、リフレッシュアドレスのビットＲＣ＜２＞がワード線を選択するための最下位より２ビット上位に割付けられている。
【００６１】
図１６は、図１５に示すアドレス割付けを用いた場合において、ＦＳＲモードから１／２ＰＡＳＲモードに切替った直後におけるワーストＷＬのポーズ時間を示している。１／２ＰＡＳＲモードにおいて、外部アドレスの最上位ビットＡ＜ｎ＞が“０”に固定される。このため、図１６にハッチングで示す以外のワード線のみがリフレッシュされる。この時、ポーズ時間がワーストになるワード線は、フルリフレッシュにおいて最後に活性化されたワード線ＷＬ＜ｍ＞に隣接するワード線ＷＬｙ＋６となる。このワーストワード線ＷＬｙ＋６のポーズ時間は、ＦＳＲにおいてワード線ＷＬｙ＋６が活性された後、最終のワード線ＷＬ＜ｍ＞がリフレッシュされるまでのポーズ時間１ｔ／ｚ（ここでｚはフルリフレッシュにおいて全てのワード線のリフレッシュを行うためのリフレッシュ回数）と、１／２ＰＡＳＲモードに切替った後、ワード線ＷＬ０からＷＬｙ＋６が活性されるまでのポーズ時間ｔ−２ｔ／ｚの合計である。すなわち、次式に示すようになる。
【００６２】
１ｔ／ｚ＋（ｔ−２ｔ／ｚ）＝（１―１／ｚ）ｔ
このように、第２の実施形態の１／２ＰＡＳＲは、ＦＳＲのポーズ時間ｔより短縮され、ポーズ時間が改善される。
【００６３】
図１７は、図１５に示すアドレス割付けを用いた場合において、ＦＳＲから１／４ＰＡＳＲに切替った直後におけるワーストＷＬのポーズ時間を示している。１／４ＰＡＳＲにおいて、外部アドレスの上位２ビットＡ＜ｎ−１：ｎ＞が“０”に固定される。このため、図１７にハッチングで示す以外のワード線のみがリフレッシュされる。この時、ポーズ時間がワーストになるワード線は、フルリフレッシュにおいて最後に活性化されたワード線ＷＬ＜ｍ＞の近傍のワード線ＷＬｙ＋４となる。ワーストワード線ＷＬｙ＋４のポーズ時間は、ＦＳＲにおいてワード線ＷＬｙ＋４が活性化された後、最終のワード線ＷＬ＜ｍ＞がリフレッシュされるまでのポーズ時間３ｔ／ｚと、１／４ＰＡＳＲモードに切替った後、ワード線ＷＬ０からＷＬｙが活性されるまでのポーズ時間ｔ−４ｔ／ｚの合計である。すなわち、次式に示すようになる。
【００６４】
３ｔ／ｚ＋（ｔ−４ｔ／ｚ）＝（１―１／ｚ）ｔ
このように、第２の実施形態の１／４ＰＡＳＲは、ＦＳＲのポーズ時間ｔより短縮され、ポーズ時間が改善される。
【００６５】
図１８は、図１５に示すアドレス割付けを用いた場合において、ＦＳＲから１／８ＰＡＳＲに切替った直後におけるワーストＷＬのポーズ時間を示している。１／８ＰＡＳＲにおいて、外部アドレスの上位３ビットＡ＜ｎ−２：ｎ＞が“０”に固定される。このため、図１８にハッチングで示す以外のワード線のみがリフレッシュされる。この時、ポーズ時間がワーストになるワード線は、フルリフレッシュにおいて最後に活性化されたワード線ＷＬ＜ｍ＞から離れたワード線ＷＬｙとなる。ワーストワード線ＷＬｙのポーズ時間は、ＦＳＲにおいてワード線ＷＬｙが活性化された後、最終のワード線ＷＬ＜ｍ＞がリフレッシュされるまでのポーズ時間７ｔ／ｚと、１／８ＰＡＳＲモードに切替った後、ワード線ＷＬ０からＷＬｙが活性されるまでのポーズ時間ｔ−８ｔ／ｚの合計である。すなわち、次式に示すようになる。
【００６６】
７ｔ／ｚ＋（ｔ−８ｔ／ｚ）＝（１―１／ｚ）ｔ
このように、第２の実施形態の１／８ＰＡＳＲは、１／４ＰＡＳＲと同様に、ＦＳＲのポーズ時間ｔより短縮され、ポーズ時間が改善される。
【００６７】
第２の実施形態も図８、図９に示す構成を適用できる。
【００６８】
図１９は、第２の実施形態に係るアドレス切替回路ＳＷ０を示している。図１９は、アドレス切替回路ＳＷ０〜ＳＷ３に割り付けられるリフレッシュアドレスの２ビットのみが、図９と相違する。したがって、図１９において、図９と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００６９】
図１９において、クロックドＮＡＮＤ回路２２−０には、リフレッシュアドレスＲＣ＜０＞とＮＯＲ回路２１−０の出力信号が供給される。クロックドラッチ回路２４−０の出力端に接続されたドライバとしてのインバータ回路からはワード線を選択するアドレス信号ＡＲ０＜０＞が出力される。
【００７０】
また、クロックドＮＡＮＤ回路２２−２には、リフレッシュアドレスＲＣ＜２＞とクロックドインバータ回路２１−２の出力信号が供給される。クロックドラッチ回路２４−２の出力端に接続されたドライバとしてのインバータ回路からはワード線を選択するアドレス信号ＡＲ０＜２＞が出力される。
【００７１】
図２０は、外部アドレスＡＬＴＣ、リフレッシュアドレスＲＣ、制御信号ＰＡＳＲ、及びワード線を制御するためのアドレス信号ＡＲ０との関係を示している。図２０は、図１０と２ビットのみ構成が相違している。すなわち、外部アドレスＡＬＴＣ＜ｎ＞にリフレッシュアドレスＲＣ＜０＞が割り付けられ、外部アドレスＡＬＴＣ＜ｎ−２＞にリフレッシュアドレスＲＣ＜２＞が割り付けられている。
【００７２】
図２１乃至図２４は、図１９に示すアドレス切替回路ＳＷ０の動作を示している。
【００７３】
図２１は、通常動作時におけるアドレス切替回路ＳＷ０の動作を示し、図２２は、１／２ＰＡＳＲ時におけるアドレス切替回路ＳＷ０の動作を示している。
【００７４】
図２１に示す通常動作において、制御信号ＡＤＳＷ＜０＞がハイレベルとなると、外部アドレスＡＬＴＣ＜０：ｎ＞がバンク０に転送される。また、リフレッシュ動作において、制御信号ＲＣＳＷ＜０＞がハイレベルとなると、リフレッシュアドレスＲＣ＜０：ｎ＞がバンク０に転送される。
【００７５】
これに対して、図２２に示す１／２ＰＡＳＲにおいて、アドレス信号ＡＲ０＜０＞の制御が通常動作時と相違する。具体的には、リフレッシュ動作において、信号ＰＡＳＲ２がハイレベルとされる。この状態において、制御信号ＲＣＳＷ＜０＞がハイレベルで、制御信号ＳＷＯＦＦ＜０＞がローレベルとなると、アドレス信号ＡＲ０＜０＞はローレベルとなり、これがクロックドラッチ回路２４−０に保持される。このため、図１６に示すリフレッシュアドレスＲＣ＜０＞が“０”の領域のみワード線が選択される。
【００７６】
また、図２３に示す１／４ＰＡＳＲは、１／２ＰＡＳＲよりさらにアドレス信号ＡＲ０＜１＞の制御が相違する。具体的にはリフレッシュ動作において、信号ＰＡＳＲ２、及び信号ＰＡＳＲ４がハイレベルとされる。この状態において、制御信号ＲＣＳＷ＜０＞がハイレベルで、制御信号ＳＷＯＦＦ＜０＞がローレベルとなると、アドレス信号ＡＲ０＜０＞及びアドレス信号ＡＲ０＜１＞がローレベルとなり、これがクロックドラッチ回路２４−０及び２４−１に保持される。このため、図１７に示すリフレッシュアドレスＲＣ＜０＞、及びＲＣ＜１＞が“０”の領域のみワード線が選択される。
【００７７】
図２４に示す１／８ＰＡＳＲは、１／４ＰＡＳＲよりさらにアドレス信号ＡＲ０＜２＞の制御が相違する。具体的にはリフレッシュ動作において、信号ＰＡＳＲ２、ＰＡＳＲ４及び信号ＰＡＳＲ８がハイレベルとされる。この状態において、制御信号ＲＣＳＷ＜０＞がハイレベルで、制御信号ＳＷＯＦＦ＜０＞がローレベルとなると、アドレス信号ＡＲ０＜０＞、ＡＲ０＜１＞、及びアドレス信号ＡＲ０＜２＞がローレベルとなり、これがクロックドラッチ回路２４−０、２４−１、及び２４−２に保持される。このため、図１８に示すリフレッシュアドレスＲＣ＜２＞、ＲＣ＜１＞、及びＲＣ＜０＞が“０”の領域のみワード線が選択される。
【００７８】
上記第２の実施形態によれば、リフレッシュアドレスの下位３ビット（ＲＣ＜２＞、ＲＣ＜１＞、ＲＣ＜０＞）を、ワード線を選択するための下位３ビットに割付け、外部アドレスの上位３ビット（Ａ＜ｎ−２＞、Ａ＜ｎ−１＞、Ａ＜ｎ＞）を、ワード線を選択するための下位ビットに割付けている。すなわち、外部アドレスＡ＜ｎ−２＞をリフレッシュアドレスＲＣ＜２＞に対応させ、外部アドレスＡ＜ｎ−１＞をリフレッシュアドレスＲＣ＜１＞に対応させ、外部アドレスＡ＜ｎ＞をリフレッシュアドレスＲＣ＜０＞に対応させている。さらに、ＰＡＳＲを設定する信号ＰＡＳＲ２、ＰＡＳＲ４、ＰＡＳＲ８は、外部アドレスの最上位ＡＬＴＣ＜ｎ＞（Ａ＜ｎ＞）から順次“０”に固定することにより、リフレッシュするセルアレイを限定している。したがって、リフレッシュするセルアレイを第１の実施形態より一層細分化して、ワード線のリフレッシュ周期を短縮することができる。このため、ＦＳＲからＰＡＳＲに切替った直後におけるワーストワード線のポーズ時間を、図６に示すアドレス割付けの場合に比較して大幅に改善することができる。よって、メモリセルに記憶されたデータの信頼性の低下を防止することができる。
【００７９】
尚、本発明は、上記各実施形態に限定されるものではなく、発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【図面の簡単な説明】
【００８０】
【図１】第１の実施形態に係る外部アドレス及びリフレッシュアドレスの割付けを示す図。
【図２】図１に示すアドレス割付けを用いた場合において、ＦＳＲから１／２ＰＡＳＲに切替わった直後のワーストワード線のポーズ時間を示す図。
【図３】図１に示すアドレス割付けを用いた場合において、フルリフレッシュから１／４ＰＡＳＲに切替った直後における、ワーストワード線のポーズ時間を示す図。
【図４】図１に示すアドレス割付けを用いた場合において、フルリフレッシュから１／８ＰＡＳＲに切替った直後における、ワーストワード線のポーズ時間を示す図。
【図５】センスアンプブロックを切替えるＭＵＸ信号の動作を考慮した一般的なＲＡＭにおけるリフレッシュアドレスの割付けを示す図。
【図６】ＰＡＳＲ機能を有する一般的なＲＡＭにおいて、リフレッシュカウンタアドレスを“０”に固定する場合の例を示すものであり、図６（ａ）は、フルリフレッシュモードを示す図、図６（ｂ）は、１／２ＰＡＳＲモードを示す図、図６（ｃ）は、１／４ＰＡＳＲモードを示す図、図６（ｄ）は、１／８ＰＡＳＲを示す図。
【図７】図６（ａ）に示すＦＳＲから図６（ｂ）に示す１／２ＰＡＳＲモードに切替えた直後におけるワーストワード線（ワーストＷＬ）のポーズ時間を示す図。
【図８】第１の実施形態に係る半導体記憶装置を示す構成図。
【図９】図８に示すアドレス切替え回路の一例を示す回路図。
【図１０】第１の実施形態に係る外部アドレスＡＬＴＣ、リフレッシュアドレスＲＣ、制御信号ＰＡＳＲ、及びワード線を制御するためのアドレス信号ＡＲ０との関係を示す図。
【図１１】通常動作時におけるアドレス切替回路の動作を示すタイミング図。
【図１２】１／２ＰＡＳＲモードにおけるアドレス切替回路の動作を示すタイミング図。
【図１３】１／４ＰＡＳＲモードにおけるアドレス切替回路の動作を示すタイミング図。
【図１４】１／８ＰＡＳＲモードにおけるアドレス切替回路の動作を示すタイミング図。
【図１５】本発明の第２の実施形態に係る外部アドレス及びリフレッシュアドレスの割付けを示す図。
【図１６】第２の実施形態において、ＦＳＲモードから１／２ＰＡＳＲモードに切替った直後におけるワーストＷＬのポーズ時間を示す図。
【図１７】第２の実施形態において、ＦＳＲモードから１／４ＰＡＳＲモードに切替った直後におけるワーストＷＬのポーズ時間を示す図。
【図１８】第２の実施形態において、ＦＳＲモードから１／８ＰＡＳＲモードに切替った直後におけるワーストＷＬのポーズ時間を示す図。
【図１９】第２の実施形態に係るアドレス切替回路の一例を示す回路図。
【図２０】第２の実施形態に係る外部アドレスＡＬＴＣ、リフレッシュアドレスＲＣ、制御信号ＰＡＳＲ、及びワード線を制御するためのアドレス信号ＡＲ０との関係を示す図。
【図２１】第２の実施形態に係る通常動作時におけるアドレス切替回路の動作を示すタイミング図。
【図２２】第２の実施形態に係る１／２ＰＡＳＲモードにおけるアドレス切替回路の動作を示すタイミング図。
【図２３】第２の実施形態に係る１／４ＰＡＳＲモードにおけるアドレス切替回路の動作を示すタイミング図。
【図２４】第２の実施形態に係る１／８ＰＡＳＲモードにおけるアドレス切替回路の動作を示すタイミング図。
【符号の説明】
【００８１】
１…チップ、ＳＷ０〜ＳＷ３…アドレス切替回路、ＡＤＢ…アドレス入力バッファ、ＲＡＣ…リフレッシュアドレスカウンタ、ＭＲＳ…モードレジスタセット回路、ＣＣ…コマンド制御回路、Ａ＜０：ｎ＞（ＡＬＴＣ＜０：ｎ＞）…外部アドレス、ＲＣ＜０：ｎ＞…リフレッシュアドレス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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