(57)【要約】【課題】ＬＳＩテスタの電力制限やテスト環境での電源ノイズ制限に応じて、スキャンパス圧縮回路を用いたテストを可能にする技術を提供する。【解決手段】複数のスキャンパスを含むスキャンパス回路（２）と、複数のスキャンパス（２−１〜２−ｎ）の少なくとも一つ対し、スキャン入力パターンデータを供給するパターンデータ生成器（３）と、複数のスキャンパス（２−１〜２−ｎ）の出力データに対して、データ圧縮を行う出力圧縮器（４）と、複数のスキャンパス（２−１〜２−ｎ）から任意のスキャンパスを選択してスキャンパス経路を特定するスキャンパス制御回路（５）とを具備する半導体集積回路を構成する。ここにおいて、スキャンパス制御回路（５）は、スキャンパス経路に含まれるスキャンパスを選択スキャンパスとし、スキャンパス経路に含まれないスキャンパスを非選択スキャンパスとし、非選択スキャンパスに対するクロックの供給を禁止する。【選択図】図１
2008232690.tif 000002
【特許請求の範囲】
【請求項１】
複数のスキャンパスと、
前記複数のスキャンパスの少なくとも一つ対し、スキャン入力パターンデータを供給するパターンデータ生成器と、
前記複数のスキャンパスの出力データに対して、データ圧縮を行う出力圧縮器と、
前記複数のスキャンパスから任意のスキャンパスを選択してスキャンパス経路を特定するスキャンパス制御回路と
を具備し、
前記スキャンパス制御回路は、
前記スキャンパス経路に含まれるスキャンパスを選択スキャンパスとし、前記スキャンパス経路に含まれないスキャンパスを非選択スキャンパスとし、前記非選択スキャンパスに対するクロックの供給を禁止する
半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記複数のスキャンパスのそれぞれに対応して構成される複数のスキャンパス迂回用論理回路を含み、
前記スキャンパス制御回路は、
ＬＳＩテスト時に供給されるスキャンパス制御信号に応答して、前記複数のスキャンパス迂回用論理回路にスキャンパス選択信号を供給し
前記複数のスキャンパス迂回用論理回路は、
前記スキャンパス選択信号に応答して、前記非選択スキャンパスを迂回させて前記スキャンパス経路を特定する
半導体集積回路。
【請求項３】
請求項２に記載の半導体集積回路において、
前記スキャンパス制御回路は、
ＬＳＩテスト時に供給されるクロック制御信号に応答して、前記選択スキャンパスにクロックを供給し、前記非選択スキャンパスに対するクロックの供給を禁止する
半導体集積回路。
【請求項４】
請求項３に記載の半導体集積回路において、
前記スキャンパス制御信号と前記クロック制御信号は、
ＬＳＩテスト時に、ＬＳＩテスト装置を介して供給されるテストパターン生成用データに基づいて生成される
半導体集積回路。
【請求項５】
通常動作モードとテストモードとを有するＬＳＩのテストに使用されるテストパターンを生成するテストパターン生成装置であって、
前記ＬＳＩのネットリストと前記ＬＳＩに含まれる複数のスキャンパスを示すスキャンパス情報と前記ＬＳＩに関連するパラメータを記憶する記憶部と、
前記記憶部から読み出した前記ネットリストと前記スキャンパス情報とに基づいて、前記複数のスキャンパスから任意のスキャンパスを選択してスキャンパス経路を特定するスキャンパス制御回路を、前記ＬＳＩに構成するスキャンパス制御回路挿入処理部と、
前記記憶部から読み出した前記パラメータに示される前記ＬＳＩが前記通常動作モードのときの動作率に基づいて、前記ＬＳＩの消費電力と電源ノイズ量とを予測した予測消費電力データと予測電源ノイズ量データとを生成する消費電力／電源ノイズ見積もり処理部と、
前記記憶部から読み出した前記パラメータに示されるテスト条件と前記予測消費電力データと前記予測電源ノイズ量データとに基づいて、スキャンパス組み合わせデータを作成するテスト組み合わせ作成処理部と、
前記スキャンパス経路の組み合わせに基づいて前記テストパターンを生成するテストパターン作成処理部と
を具備し、
前記スキャンパス制御回路挿入処理部は、
前記複数のスキャンパスのスキャンインとスキャンアウトとに基づいて、前記スキャンパス制御回路と、前記スキャンパス経路を特定するための論理回路を構成し、
前記テスト組み合わせ作成処理部は、
前記テスト条件に対応し、かつ、未テストのスキャンパス経路が発生しないように、前記複数のスキャンパスを組み合わせて前記スキャンパス組み合わせデータを作成する
テストパターン生成装置。
【請求項６】
請求項５に記載のテストパターン生成装置において、さらに、
テストモード時に前記ＬＳＩを前記テストパターンに基づいて動作させたときの消費電力と電源ノイズ量とを算出する電力／電源ノイズ量計算処理部
を備え、
前記電力／電源ノイズ量計算処理部は、
算出した前記消費電力と前記電源ノイズ量とが、前記テスト条件に適応しないときに、前記テスト組み合わせ作成処理部に新たなテストパターンの生成を指示する
テストパターン生成装置。
【請求項７】
請求項６に記載のテストパターン生成装置において、さらに、
テスト組み合わせ再作成処理部
を備え、
前記テスト組み合わせ再作成処理部は、
前記算出した前記消費電力と前記電源ノイズ量とが、前記テスト条件に適応する他のスキャンパス経路の組み合わせを作成し、
前記スキャンパス経路の組み合わせによるテスト回数と前記他のスキャンパス経路の組み合わせによるテスト回数との比較に基づいて、テスト回数が少ないテストパターンを生成する
テストパターン生成装置。
【請求項８】
ＬＳＩのネットリストと前記ＬＳＩに含まれる複数のスキャンパスを示すスキャンパス情報と前記ＬＳＩに関連するパラメータを記憶する記憶部とを備えるコンピュータを、通常動作モードとテストモードとを有するＬＳＩのテストに使用されるテストパターンを生成するテストパターン生成装置として機能させるためのテストパターン生成プログラムであって、
（ａ）前記記憶部から読み出した前記ネットリストと前記スキャンパス情報とに基づいて、前記ＬＳＩに、前記複数のスキャンパスから任意のスキャンパスを選択してスキャンパス経路を特定するスキャンパス制御回路を構成するステップと、
（ｂ）前記パラメータに示される前記通常動作モードの動作率に基づいて、前記ＬＳＩの消費電力と電源ノイズ量とを予測した予測消費電力データと予測電源ノイズ量データとを生成するステップと、
（ｃ）前記パラメータに示されるテスト条件と前記予測消費電力データと前記予測電源ノイズ量データとに基づいて、スキャンパス組み合わせデータを作成するステップと、
（ｄ）前記スキャンパス経路の組み合わせに基づいて前記テストパターンを生成するステップと
を具備し、
前記（ａ）ステップは、
前記複数のスキャンパスのスキャンインとスキャンアウトとに基づいて、前記スキャンパス制御回路を構成するステップと、
前記スキャンパス経路を特定するための論理回路を構成するステップと
を含み、
前記（ｃ）ステップは、
前記テスト条件に対応し、かつ、未テストのスキャンパス経路が発生しないように、前記複数のスキャンパスを組み合わせて前記スキャンパス組み合わせデータを作成するステップを含む
方法をコンピュータに実行させるための手順を示す
テストパターン生成プログラム。
【請求項９】
請求項８に記載のテストパターン生成プログラムにおいて、さらに、
（ｅ）テストモード時に前記ＬＳＩを前記テストパターンに基づいて動作させたときの消費電力と電源ノイズ量とを算出するステップ
を具備し、
前記（ｅ）ステップは、
算出した前記消費電力と前記電源ノイズ量とが、前記テスト条件に適応しないときに、前記テスト組み合わせ作成処理部に新たなテストパターンの生成を指示するステップを含む
方法をコンピュータに実行させるための手順を示す
テストパターン生成プログラム。
【請求項１０】
請求項９に記載のテストパターン生成プログラムにおいて、さらに、
（ｆ）前記算出した前記消費電力と前記電源ノイズ量とが、前記テスト条件に適応する他のスキャンパス経路の組み合わせを作成し、
前記スキャンパス経路の組み合わせによるテスト回数と前記他のスキャンパス経路の組み合わせによるテスト回数との比較に基づいて、テスト回数が少ないテストパターンを生成するステップ
を具備する方法をコンピュータに実行させるための手順を示す
テストパターン生成プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、半導体集積回路のテストパターン生成装置に関し、特にスキャンパス圧縮回路１を備える半導体集積回路、その半導体集積回路のＬＳＩテストに使用されるテストパターンを生成するテストパターン生成装置に関する。
【背景技術】
【０００２】
ＬＳＩのテスト容易化設計の一手法として、スキャンパステストが広く普及している。スキャンパステストは、フリップフロップをシフトレジスタとして動作させられるように回路を追加し直列接続したスキャンパスを使用したテストである。スキャンパスを用いたテストとして、ＢＩＳＴ（組み込み型自己テスト）に関する技術が知られている（例えば、特許文献１参照。）。ＢＩＳＴでは、テスト・パターン発生器と被テスト回路出力の圧縮を行う圧縮機とを含むスキャンパス圧縮回路が構成されている。特許文献１（特開２００１−２４９１６４号公報）には、スキャンパス圧縮回路において、期待値が不定値となると、出力圧縮器のテスト結果は全て不定となってしまい、その役目を果たさないため、不定値が出たスキャンパスに対しては、その不定値が出力圧縮器に伝播しないようにガードする技術が記載されている。
【０００３】
また、特許文献１に記載の技術以外にも、スキャンパスを用いたＬＳＩテストに関する技術が知られている（例えば、特許文献２〜５参照）。特許文献２（特開２００３−２５５０２４号公報）には、スキャンテスト時において、消費電力の低減化及び誤動作の防止を図るための技術が記載されている。
【０００４】
特許文献３（特開２００５−０２４３５９号公報）には、自己診断型論理回路における動的故障テストにおいて、クロックの間隔が短くひいてはリリースクロックとキャプチャクロックの時間的間隔が短いために発生する電源ノイズの影響を低減し、リリースからキャプチャに至る間の電源ノイズを低減するための技術が記載されている。特許文献４（特許第２６７６１６９号公報）には、設計が容易であり、かつレイアウト効率が良くかつ少ないピン数でしかも短時間でテストの実行が可能なスキャンパスを提供するための技術が記載されている。特許文献５（特公平０７−０８９１４３号公報）には、複数のレジスタを直列に接続したスキャンパスを有する半導体集積回路装置において、前記複数のレジスタのうち少なくとも一部のレジスタには、当該レジスタへの入力信号を当該レジスタを通すことなく直接出力するパスと、レジスタを通して出力される信号と前記パスを介して直接出力される信号とを選択する手段とを設け、前記選択手段が前記パスを介して直接出力される信号を選択する選択信号が印加された場合には前記レジスタへのシフトクロックの供給を止めるようにしたことを特徴とする半導体集積回路が開示されている。
【０００５】
また、特許文献６（特開２００３−０８５２３３号公報）には、集積度の高い大規模な集積回路装置であっても、また抽象度の高い上流設計工程にあっても、より簡便にかつ精度よくその電力解析を行うことのできる集積回路装置の電力解析システムに関する技術が記載されている。また、特許文献７（特開平１１−３０４８８９号公報）には、安定した半導体集積回路の試験、特に、半導体集積回路の出力バッファ特性試験や入力バッファ特性試験に効果的なテストパターンを生成するための技術が記載されている。
【０００６】
【特許文献１】特開２００１−２４９１６４号公報
【特許文献２】特開２００３−２５５０２４号公報
【特許文献３】特開２００５−０２４３５９号公報
【特許文献４】特許第２６７６１６９号公報
【特許文献５】特公平０７−０８９１４３号公報
【特許文献６】特開２００３−０８５２３３号公報（電力解析システム）
【特許文献７】特開平１１−３０４８８９号公報（テストパターン生成技術）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来の技術では、回路全体のスキャンパスを一斉に動作させている。したがって、ＬＳＩテスタの電力制限やテスト環境の電源ノイズ制限に応じてテストを行うことが困難な場合がある。また、従来のスキャンパス圧縮回路を使う際のテストでは、スキャンＦ／Ｆの信号値変化数を制限し、パターン毎の活性化率を低くさせたパターンを生成している。このテストでは、期待する電力削減が実現できるかどうかが回路構成に依存し不確定になってしまう場合がある。また、従来のスキャンパス圧縮回路を使う際のテストでは、回路を分割し、その分割単位毎にスキャンパス圧縮回路を設ける手法を用いることがある。こテストでは、分割回路間の故障検出がテストできない箇所として残る場合がある。また、スキャンパス圧縮回路を使ったテストパターンのテスト時の電力を事前に精度良く見積もることは非常に困難であった。
【課題を解決するための手段】
【０００８】
以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００９】
上記課題を解決するために、複数のスキャンパスを含むスキャンパス回路（２）と、前記複数のスキャンパス（２−１〜２−ｎ）の少なくとも一つ対し、スキャン入力パターンデータを供給するパターンデータ生成器（３）と、前記複数のスキャンパス（２−１〜２−ｎ）の出力データに対して、データ圧縮を行う出力圧縮器（４）と、前記複数のスキャンパス（２−１〜２−ｎ）から任意のスキャンパスを選択してスキャンパス経路を特定するスキャンパス制御回路（５）とを具備する半導体集積回路を構成する。ここにおいて、前記スキャンパス制御回路（５）は、前記スキャンパス経路に含まれるスキャンパスを選択スキャンパスとし、前記スキャンパス経路に含まれないスキャンパスを非選択スキャンパスとし、前記非選択スキャンパスに対するクロックの供給を禁止する。
【００１０】
その半導体集積回は、前記複数のスキャンパス（２−１〜２−ｎ）のそれぞれに対応して構成される複数のスキャンパス迂回用論理回路（６−１〜６−ｎ）を含んで構成されることが好ましい。この場合に、前記スキャンパス制御回路（５）は、ＬＳＩテスト時に供給されるスキャンパス制御信号に応答して、前記複数のスキャンパス迂回用論理回路（６−１〜６−ｎ）にスキャンパス選択信号（８−１〜８−ｎ）を供給する。そして、前記複数のスキャンパス迂回用論理回路（６−１〜６−ｎ）は、前記スキャンパス選択信号（８−１〜８−ｎ）に応答して、前記非選択スキャンパスを迂回させて前記スキャンパス経路を特定する構成であることが好ましい。
【００１１】
また、その半導体集積回路において、前記スキャンパス制御回路（５）は、ＬＳＩテスト時に供給されるクロック制御信号に応答して、前記選択スキャンパスにクロック（７−１〜７−ｎ）を供給し、前記非選択スキャンパスに対するクロックの供給を禁止する半導体集積回路であることが好ましい。
【００１２】
また、その半導体集積回路において、前記スキャンパス制御信号と前記クロック制御信号は、ＬＳＩテスト時に、ＬＳＩテスト装置を介して供給されるテストパターン生成用データ（３４）に基づいて生成されるものであることが好ましい。
【００１３】
上記課題を解決するために、通常動作モードとテストモードとを有するＬＳＩのテストに使用されるテストパターン（３４）を生成するテストパターン生成装置（１１）を以下のように構成する。ここにおいて、その、テストパターン生成装置（１１）は、前記ＬＳＩのネットリスト（３１）と前記ＬＳＩに含まれる複数のスキャンパス（２、２−１〜２−ｎ）を示すスキャンパス情報（３２）と前記ＬＳＩに関連するパラメータ（３３）を記憶する記憶部（２３）を備えているものとする。
そして、前記記憶部（２３）から読み出した前記ネットリスト（３１）と前記スキャンパス情報（３２）とに基づいて、前記複数のスキャンパス（２−１〜２−ｎ）から任意のスキャンパスを選択してスキャンパス経路を特定するスキャンパス制御回路（５）を前記ＬＳＩに構成するスキャンパス制御回路挿入処理部（４１）と、前記記憶部（２３）から読み出した前記パラメータ（３３）に示される前記ＬＳＩが前記通常動作モードのときの動作率に基づいて、前記ＬＳＩの消費電力と電源ノイズ量とを予測した予測消費電力データと予測電源ノイズ量データとを生成する消費電力／電源ノイズ見積もり処理部（４２）と、前記記憶部（２３）から読み出した前記パラメータ（３３）に示されるテスト条件と前記予測消費電力データと前記予測電源ノイズ量データとに基づいて、スキャンパス組み合わせデータを作成するテスト組み合わせ作成処理部（４３）と、前記スキャンパス経路の組み合わせに基づいて前記テストパターン（３４）を生成するテストパターン作成処理部（４４）とを具備するように、そのテストパターン生成装置（１１）を構成する。
ここで、前記スキャンパス制御回路挿入処理部（４１）は、前記複数のスキャンパス（２−１〜２−ｎ）のスキャンインとスキャンアウトとに基づいて、前記スキャンパス制御回路（５）と、前記スキャンパス経路を特定するための論理回路（６）を構成する機能を備えていることが好ましい。また、前記テスト組み合わせ作成処理部（４３）は、前記テスト条件に対応し、かつ、未テストのスキャンパス経路が発生しないように、前記複数のスキャンパス（２−１〜２−ｎ）を組み合わせて前記スキャンパス組み合わせデータを作成することが好ましい。
【００１４】
そのテストパターン生成装置（１１）において、さらに、テストモード時に前記ＬＳＩを前記テストパターン（３４）に基づいて動作させたときの消費電力と電源ノイズ量とを算出する電力／電源ノイズ量計算処理部（４５）を備える構成であっても良い。この場合おいて、前記電力／電源ノイズ量計算処理部（４５）は、算出した前記消費電力と前記電源ノイズ量とが、前記テスト条件に適応しないときに、前記テスト組み合わせ作成処理部（４３）に新たなテストパターン（３４）の生成を指示する。
【００１５】
そのテストパターン生成装置（１１）において、さらに、テスト組み合わせ再作成処理部（４６）を備える構成であっても良い。この場合には、前記テスト組み合わせ再作成処理部（４６）は、前記算出した前記消費電力と前記電源ノイズ量とが、前記テスト条件に適応する他のスキャンパス経路の組み合わせを作成する。そして、前記スキャンパス経路の組み合わせによるテスト回数と前記他のスキャンパス経路の組み合わせによるテスト回数との比較に基づいて、テスト回数が少ないテストパターン（３４）を生成する。
【００１６】
また、上記課題を解決するために、ＬＳＩのネットリスト（３１）と前記ＬＳＩに含まれる複数のスキャンパス（２−１〜２−ｎ）を示すスキャンパス情報（３２）と前記ＬＳＩに関連するパラメータ（３３）を記憶する記憶部（２３）とを備えるコンピュータを、通常動作モードとテストモードとを有するＬＳＩのテストに使用されるテストパターン（３４）を生成するテストパターン生成装置（１１）として機能させるためのテストパターン（３４）生成プログラムを構成することが好ましい。このテストパターン（３４）生成プログラムはテストパターン（３４）を生成する手順を示すものであって、
［ａ］前記記憶部（２３）から読み出した前記ネットリスト（３１）と前記スキャンパス情報（３２）とに基づいて、前記ＬＳＩに、前記複数のスキャンパス（２−１〜２−ｎ）から任意のスキャンパスを選択してスキャンパス経路を特定するスキャンパス制御回路（５）を構成するステップと、
［ｂ］前記パラメータ（３３）に示される前記通常動作モードの動作率に基づいて、前記ＬＳＩの消費電力と電源ノイズ量とを予測した予測消費電力データと予測電源ノイズ量データとを生成するステップと、
［ｃ］前記パラメータ（３３）に示されるテスト条件と前記予測消費電力データと前記予測電源ノイズ量データとに基づいて、スキャンパス組み合わせデータを作成するステップと、
［ｄ］前記スキャンパス経路の組み合わせに基づいて前記テストパターン（３４）を生成するステップと
を具備し、
前記［ａ］ステップは、
前記複数のスキャンパス（２−１〜２−ｎ）のスキャンインとスキャンアウトとに基づいて、前記スキャンパス制御回路（５）を構成するステップと、
前記スキャンパス経路を特定するための論理回路を構成するステップと
を含み、
前記［ｃ］ステップは、
前記テスト条件に対応し、かつ、未テストのスキャンパス経路が発生しないように、前記複数のスキャンパス（２−１〜２−ｎ）を組み合わせて前記スキャンパス組み合わせデータを作成するステップを含む方法をコンピュータに実行させるための手順を示すものであることが好ましい。
【００１７】
そのテストパターン（３４）生成プログラムにおいて、さらに、
［ｅ］テストモード時に前記ＬＳＩを前記テストパターン（３４）に基づいて動作させたときの消費電力と電源ノイズ量とを算出するステップ
を具備し、
前記［ｅ］ステップは、
算出した前記消費電力と前記電源ノイズ量とが、前記テスト条件に適応しないときに、前記テスト組み合わせ作成処理部（４３）に新たなテストパターン（３４）の生成を指示するステップを含む方法をコンピュータに実行させるための手順を示すものであっても良い。
【００１８】
そのテストパターン（３４）生成プログラムにおいて、さらに、
［ｆ］前記算出した前記消費電力と前記電源ノイズ量とが、前記テスト条件に適応する他のスキャンパス経路の組み合わせを作成し、
前記スキャンパス経路の組み合わせによるテスト回数と前記他のスキャンパス経路の組み合わせによるテスト回数との比較に基づいて、テスト回数が少ないテストパターン（３４）を生成するステップを具備する方法をコンピュータに実行させるための手順を示すものであっても良い。
【発明の効果】
【００１９】
本発明によると、ＬＳＩテスタの電力制限やテスト環境での電源ノイズ制限に応じて、スキャンパス、クロックを同時に制御し、スキャンパス圧縮回路を用いたテストを可能にする。更には電力やノイズが制限内の場合、少ないテスト回数となるようにスキャンパスを制御し、テストコストを削減することができる。
【００２０】
また、本発明によると、スキャンパス経路毎にクロックの印加とスキャンパス選択を同時に制御できることによって、作成したテストパターンでの電力に基づき、テスト回数が少なくなるような、さらには、様々なテスト環境に応じたテストパターンの再作成をすることができる。
【発明を実施するための最良の形態】
【００２１】
［第１実施形態］
以下に、図面を参照して、本発明を実施するための形態について説明を行う。図１は、本実施形態のスキャンパス圧縮回路１の構成を例示する回路図である。本実施形態のスキャンパス圧縮回路１は、ＬＳＩテストが実行される集積回路に備えられていることが好ましい。図１を参照すると、本実施形態のスキャンパス圧縮回路１は、スキャンパス回路２と、パタン生成器３と、出力圧縮器４とを含んで構成されている。また、スキャンパス回路２には、スキャンパス制御回路５と複数の迂回用論理回路（第１スキャンパス迂回用論理回路６−１〜第ｎスキャンパス迂回用論理回路６−ｎ）とが備えられている。
【００２２】
スキャンパス回路２は、複数のスキャンパス群（第１スキャンパス群２−１〜第ｎスキャンパス群２−ｎ）を含んで構成されている。
【００２３】
パタン生成器３は、擬似ランダムパターン等のスキャン入力パターンデータを作成する。パタン生成器３は、そのスキャン入力パターンデータを、スキャンパス回路２の複数のスキャンパス群に供給している。
【００２４】
出力圧縮器４は、複数のスキャンパス群の出力に対して、データ圧縮（例えばシグネチャ圧縮）を行っている。
【００２５】
スキャンパス制御回路５は、複数のスキャンパス群（第１スキャンパス群２−１〜第ｎスキャンパス群２−ｎ）から、任意のスキャンパス群を選択するための制御信号（第１スキャンパス制御命令８−１〜第ｎスキャンパス制御命令８−ｎ）をスキャンパス迂回用論理回路６に出力している。また、スキャンパス制御回路５は、複数のスキャンパス群から選択されたスキャンパスに対して、クロックを供給している。スキャンパス制御回路５は、選択されていないスキャンパスに対するクロックの供給を停止している。
【００２６】
スキャンパス制御回路５によるスキャンパス選択の制御と、スキャンパスへのクロック印加の制御は同時に行われることが好ましい。これによって、スキャンパス圧縮回路１は、ＬＳＩの大規模、高速化の中で、ＬＳＩテスタの電力やテスト環境の電源ノイズの制限下でも適切なＬＳＩテストを実行することができる。
【００２７】
図２は、本実施形態のスキャンパス圧縮回路１に、スキャンパス制御回路５とスキャンパス迂回用論理回路６とを備える前段階の構成を例示する回路図である。設計する回路が大規模化するにつれ、分割単位での設計が行われる。スキャンパス圧縮回路１は、その分割毎にスキャンパスグループ（第１スキャンパス群２−１〜第ｎスキャンパス群２−ｎ）を構成したスキャンパス回路２を備えている。スキャンパス圧縮回路１は、そのスキャンパス回路２に対して、擬似ランダムパタン等のスキャン入力パタンデータを作成するパタン生成器３と、複数のスキャンパス群の出力に対して、シグネチャ圧縮を行う出力圧縮器４とを有する構成である。ＬＳＩの大規模化、微細化に伴い、パタンデータが増大する中、ＬＳＩテスタのメモリ量に収めてテストするのに必要な回路構成である。また、出力圧縮器４に入る不定値に対しては、上述したようなガードする構成が一般的なスキャンパス圧縮回路１構成ツールに実装されている。
【００２８】
ここで、本実施形態のスキャンパス圧縮回路１を備える集積回路のテストを行うためのテストパターンを構成するテストパターン生成装置１１について説明を行う。図３は、本実施形態のテストパターン生成装置１１の構成を例示するブロック図である。本実施形態のテストパターン生成装置１１は、入力装置１２と表示装置１３とに接続されている。テストパターン生成装置１１は、ＣＡＤなどのアプリケーションを実行可能な情報処理装置で構成されている。入力装置１２は、テストパターン生成装置１１に、データを入力する機能を備えるマンマシンインターフェースである。表示装置１３は、テストパターン生成装置１１から出力されるデータを、視覚的に表示するマンマシンインターフェースである。
【００２９】
テストパターン生成装置１１は、ＣＰＵ２１と、メモリ２２と、大容量記憶装置２３とを含んで構成され、それらはバス２４を介して接続されている。ＣＰＵ２１は、テストパターン生成装置１１に備えられている中央演算処理装置を示している。ＣＰＵ２１は、テストパターン生成装置１１に備えられた各種装置の制御や、テストパターン生成装置１１で扱われるデータの処理を行っている。ＣＰＵ２１は、入力装置などから受け取ったデータを解釈して演算し、その演算結果を出力装置などに出力している。メモリ２２は、テストパターン生成装置１１に備えられた記憶装置を示している。メモリ２２は、メモリ２２が処理するデータの保持や、大容量記憶装置２３から読み出したデータを保持する機能を備えている。大容量記憶装置２３は、ＨＤＤに代表される記憶装置である。大容量記憶装置２３は、不揮発性の記憶装置であり、格納しているデータに対する消去動作が実行されるまで、そのデータを保持し続ける機能を備えている。
【００３０】
大容量記憶装置２３には、データ格納領域２５と、プログラム格納領域２６とが構成されている。そのデータ格納領域２５には、ＬＳＩの論理接続、配置、配線情報であるネットリスト３１と、スキャンパス情報３２と、パラメータ３３と、テストパターン３４とが格納されている。スキャンパス情報３２は、上述のスキャンパス回路２を構成する複数のスキャンパス群（第１スキャンパス群２−１〜第ｎスキャンパス群２−ｎ）と、各スキャンパスの経路数と、スキャンイン信号名と、スキャンアウト信号名とを示している。パラメータ３３は、ＬＳＩの電力／電源ノイズを計算する上での動作率、ＬＳＩテスタの電力制限、テスト環境の電力ノイズ耐性を含む各種パラメータを示している。テストパターン３４は、本実施形態のスキャンパス圧縮回路１を有するＬＳＩに対して、ＬＳＩテストを実行するときに用いられるデータである。
【００３１】
大容量記憶装置２３のプログラム格納領域２６には、ネットリスト３１、スキャンパス情報３２に基づいて計算機に構成されるＬＳＩに、スキャンパス制御回路５を配置するスキャンパス制御回路挿入処理部４１と、そのＬＳＩの複数のスキャンパス群（第１スキャンパス群２−１〜第ｎスキャンパス群２−ｎ）毎に電力／電源ノイズ量を見積もる電力／電源ノイズ見積もり処理部４２と、見積もった電力／電源ノイズ量からテスト可能なスキャンパスの組み合わせを求めるテスト組み合わせ作成処理部４３と、作成されたテスト可能なスキャンパスの組み合わせに基づいて、テストパターン３４を作成するテストパターン作成処理部４４と、作成したテストパターン３４に基づいて、ＬＳＩテストを実行した時の電力と電源ノイズ量を計算する電力／電源ノイズ計算処理部４５から構成される。
【００３２】
ここで、本実施形態において、上述のテストパターン３４を生成する動作に関して説明を行う。図４は、本実施形態のスキャンパス圧縮回路１を有するＬＳＩ用のテストパタンを生成する動作を例示するフローチャートである。本実施形態の動作は、テストパターン生成装置１１に備えられたコンピュータプログラム（例えば、ＣＡＤアプリケーション）などにより、設計の１段階として実行される。また、以下の動作は、テストパターン生成プログラム（図示されず）に示される手順に対応していることが好ましい。
【００３３】
図４を参照すると、ステップＳ１０１において、テストパターン生成装置１１は、データ格納領域２５からネットリスト３１とスキャンパス情報３２とを読み出す。テストパターン生成装置１１は、読み出されたネットリスト３１とスキャンパス情報３２とに基づいて、テスト対象となる回路（図２に示される回路）を構成する。ステップＳ１０２において、テストパターン生成装置１１は、データ格納領域２５からパラメータ３３を読み出す。
【００３４】
ステップＳ１０３において、スキャンパス制御回路挿入処理部４１は、ステップＳ１０１で構成されたスキャンパス圧縮回路１と、データ格納領域２５から読みされたスキャンパス情報３２に基づいて、スキャンパス群の数と各スキャンパス群のスキャンイン、スキャンアウトの信号名などの各種情報を特定する。スキャンパス制御回路挿入処理部４１は、特定した情報に基づいて、スキャンパス制御回路５を有するスキャンパス圧縮回路１を構成する。ステップＳ１０４において、スキャンパス制御回路挿入処理部４１は、スキャンパスを迂回するための論理回路（第１スキャンパス迂回用論理回路６−１〜第ｎスキャンパス迂回用論理回路６−ｎを構成する。
【００３５】
ステップＳ１０５において、スキャンパス制御回路挿入処理部４１は、によって構成されたスキャンパス制御回路５は、読み出されたパラメータ３３に基づいて、複数のキャンパス群に制御されたクロック（第１スキャンパス用クロック７−１〜第ｎスキャンパス用クロック７−ｎ）を分配する。ステップＳ１０６において、このとき、電力／電源ノイズ見積もり処理部４２は、パラメータ３３に指定した通常動作時に見込む動作率を元に、静的に消費電力／電源ノイズ量を見積もる。
【００３６】
ステップＳ１０７において、テスト組み合わせ作成処理部４３は、電力／電源ノイズ見積もり処理部４２によって見積もられた消費電力／電源ノイズ量と、パラメータ３３に指定されているＬＳＩテスタの電力制限、テスト環境の電力ノイズ耐性以下となるようにスキャンパス動作数を求め、且つ、テスト出来ない箇所がないように、テストするスキャンパスの組み合わせを作成する。ステップＳ１０８において、テストパターン作成処理部４４は、作成されたスキャンパスの組み合わせに基づいてテストパターン３４を作成する。
【００３７】
ステップＳ１０９において、電力／電源ノイズ計算処理部４５は、作成したテストパターン３４に対し、パラメータ３３に指定した動作率ではなく、実際に作成したテストパターン３４を動作させた電力／電源ノイズ量を算出する。ステップＳ１１０において、電力／電源ノイズ計算処理部４５は、算出した電力／電源ノイズ量が、ＬＳＩテスタの電力制限とテスト環境の電源ノイズの制限内であるか否かを判断する。その判断の結果、算出された電力／電源ノイズ量が制限の範囲内であれば、作成したテストパターン３４をＬＳＩテスタに適用し、処理は狩猟する。算出された電力／電源ノイズ量が制限の範囲内でない場合は、処理はステップＳ１０７に戻り、パラメータ３３で動作率を変更して、テスト組み合わせ作成処理部４３により再度テストするスキャンパスの組み合わせを決定する。これによって、通常動作をもとにした電力／電源ノイズ量見積りの結果と、スキャンパスを使ったテストパターン３４での実際の電力／電源ノイズ量が異なる場合であっても。適切なテストパターン３４を構成することが可能となる。
【００３８】
図５は、テストパターン３４に含まれるスキャンパスの組み合わせ情報の構成を例示するテーブル（以下、迂回制御テーブル５１と呼ぶ）である。図５は、スキャンパス回路２が第１スキャンパス群２−１から第４スキャンパス群２−４で構成されている場合のテストパターン３４に含まれるスキャンパスの組み合わせを例示している。図５では、上述のステップＳ１０４〜Ｓ１０５で、テスト時のスキャンパス同時動作数５０％以下と見積もったとき、その条件を満たしつつ、テスト出来ない箇所がないような組み合わせを算出した結果のスキャンパスの組み合わせを例示している。
【００３９】
図５を参照すると、迂回制御テーブル５１には、印加するクロックを制御する様子が示されている。第１スキャンパス用クロック７−１〜第４スキャンパス用クロック７−４において、“０”はクロックストップを示している。また、“１”はクロック印加を示している。また、迂回制御テーブル５１には、迂回するスキャンパスを制御する様子が示されている。第１スキャンパス迂回用論理回路６−１〜第４スキャンパス迂回用論理回路６−４において、“０”はスキャンパスを迂回することを示している。また、“１”は、スキャンパスを選択する（迂回しない）ことを示している。
【００４０】
ＬＳＩテスタの電力、テスト環境の電源ノイズの制限がない場合、又は、見積り段階で制限の範囲内である場合には、全体を一度にテストするのが、テスト回数が１回で済み、テストコストという面では有効である。しかし、現実には上記の制限を超えるために全体を一度にテストすることが困難な場合がある。そのときは、複数回に分けてテストする必要がある。
【００４１】
図５の迂回制御テーブル５１の点線で囲まれた部分は、第１スキャンパス群２−１と第２スキャンパス群２−２、第２スキャンパス群２−２と第３スキャンパス群２−３、第３スキャンパス群２−３と第４スキャンパス群２−４の３回に分けて、スキャンパス制御回路５を制御する例を示したものである。
【００４２】
このように、本実施形態のスキャンパス圧縮回路１を構成し、そのスキャンパス圧縮回路１で適切にテストを行うためのテストパターン３４作成してＬＳＩテストを行うことで、ＬＳＩテスタの電力やテスト環境の電源ノイズの制限下でもテストできる構成となり、且つ分割単位間もテストすることが可能となっている。
【００４３】
［第２実施形態］
以下に、図面を参照して本発明を実施するための第２形態について説明を行う。図６は、第２実施形態におけるテストパターン生成装置１１の構成を例示するブロック図である。第２実施形態のテストパターン生成装置１１は、第１実施形態のテストパターン生成装置１１に、さらに、テスト組み合わせ再作成処理部４６を含んで構成されている。なお、テスト組み合わせ再作成処理部４６以外の各要素の構成・動作は、第１実施形態と同様である。したがって、以下の実施形態では、上述した各要素の詳細な説明を省略する。
【００４４】
第２実施形態のテスト組み合わせ再作成処理部４６は、テストパターン３４がＬＳＩテスタの電力、テスト環境の電源ノイズ制限以内である場合、更に、テストするスキャンパスの組み合わせをテスト回数が少なくなるように再作成する機能を備えている。
【００４５】
以下に、第２実施形態の動作について説明を行う。図７は、第２実施形態の動作を例示するフローチャートである。図７のステップＳ１０１からステップＳ１１０までの動作は、第１実施形態と同様の動作である。したがって、以下では、ステップＳ１１０以降の処理に対応して、第２実施形態の動作を説明する。第２実施形態の動作では、作成したテストパターン３４に対して、電力と電源ノイズ量を計算する電力／電源ノイズ計算処理部４５の処理の後に、テスト組み合わせ再作成処理部４６の処理が加わっている。
【００４６】
ステップＳ２０１において、テスト組み合わせ再作成処理部４６は、ＬＳＩテスタの電力、テスト環境の電源ノイズの制限内の場合、テスト回数を少なくすることができるスキャンパスの組み合わせが存在するか否かの判断を行う。その判断の結果、テスト回数を少なくすることができるスキャンパスの組み合わせが存在する場合、テスト回数を少なくすることが出来る場合、処理はステップＳ１０８に戻り、テスト回数を少なくする条件で、再度テストパターン３４作成する。その後、ステップＳ１０９に進み、実際の動作による電力／電源ノイズ量を算出する。そしてステップＳ１１０において、ＬＳＩテスタの電力、テスト環境の電源ノイズの制限内であれば、再度ステップＳ２０１に処理を実行する。このようにして作成したテストパターン３４をＬＳＩテスタに適用する。
【００４７】
図８は、第２実施形態の動作に対応して生成されたスキャンパスの組み合わせ情報を例示するテーブルである。図８の（ａ）は、ステップＳ１０６での電力、電源ノイズ見積りでスキャンパス動作数は５０％以下とした場合に、テストパターン３４に含まれるスキャンパスの組み合わせ情報を例示している。図８の（ｂ）は、設定を変更した後に生成されるテストパターン３４に含まれるスキャンパスの組み合わせ情報を例示している。
【００４８】
図８の（ａ）を参照すると、ステップＳ１０６で、スキャンパス動作数は５０％以下としたときの、スキャンパスの組み合わせとして、第１スキャンパス群２−１と第２スキャンパス群２−２の組、第２スキャンパス群２−２と第３スキャンパス群２−３の組、第３スキャンパス群２−３と第４スキャンパス群２−４の組が作成され、３回のテスト回数となっている。
【００４９】
ここで、この組み合わせ情報を含むテストパターン３４は、ステップＳ２０１の処理を行う前に、電力／電源ノイズ計算処理部４５から出力されたものとする。第２実施形態では、ステップＳ１１０において、この組み合わせ情報を含むテストパターン３４を実際に動作させたときの電力、電源ノイズ計算を行っている。そして、実際の電力や電源ノイズ量がＬＳＩテスタの電力、テスト環境の電源ノイズ制限に対して下回る場合、ステップＳ２０１において、テスト組み合わせ再作成処理部４６は、スキャンパス動作数を上げ、テスト回数を少なくするように設定を変更して、そのスキャンパス動作数で、スキャンパス動作数を求め、且つ、テスト出来ない箇所がないように、テストするスキャンパスの組み合わせを作成するようにテスト組み合わせ作成処理部４３に指示する。例えば、スキャンパス動作数が８０％以下である場合には、図８の（ｂ）に例示されるスキャンパスの組み合わせ情報となる。この場合、第１スキャンパス群２−１〜第３スキャンパス群２−３の組と、第３スキャンパス群２−３と第４スキャンパス群２−４の組が構成され、２回のテストで済むこととなる。
【００５０】
このとき、そのスキャンパスの組み合わせ情報を含むテストパターン３４を作成し、再度そのテストパターン３４を実際に動作させたときの電力、電源ノイズ計算を行っている。そして、実際の電力や電源ノイズ量がＬＳＩテスタの電力、テスト環境の電源ノイズ制限に対して下回り、かつ、テスト回数の削減がこれ以上できないときに、そのテストパターン３４をデータ格納領域２５に格納する。これによって、図８に示されているように、３回のテスト回数から２回のテストにテスト回数の削減を行いつつ、ＬＳＩテスタの電力、テスト環境の電源ノイズ制限の範囲内のテストパターン３４を作成することが可能となる。
【００５１】
第２実施形態のテストパターン生成装置１１は、先に説明したＬＳＩテスタの電力やテスト環境の電源ノイズの制限下でもテストできる構成となり、且つ分割単位間もテストすることを可能にする。さらに、テスト回数が少なくなるように、スキャンパスの選択を変えたテストパターン３４を作成することで、テスト時間（テストコスト）を削減することが出来る。
【図面の簡単な説明】
【００５２】
【図１】図１は、本実施形態のスキャンパス圧縮回路１の構成を例示する回路図である。
【図２】図２は、スキャンパス制御回路５とスキャンパス迂回用論理回路６とを備える前段階を例示する回路図である。
【図３】図３は、本実施形態のテストパターン生成装置１１の構成を例示するブロック図である。
【図４】図４は、本実施形態のテストパタンを生成する動作を例示するフローチャートである。
【図５】図５は、迂回制御テーブル５１の構成を例示する図である。
【図６】図６は、第２実施形態におけるテストパターン生成装置１１の構成を例示するブロック図である。
【図７】図７は、第２実施形態の動作を例示するフローチャートである。
【図８】図８は、第２実施形態の動作に対応して生成されたスキャンパスの組み合わせ情報を例示するテーブルである。
【符号の説明】
【００５３】
１…スキャンパス圧縮回路
２…スキャンパス回路
２−１…第１スキャンパス群
２−２…第２スキャンパス群
２−３…第３スキャンパス群
２−４…第４スキャンパス群
２−ｎ…第ｎスキャンパス群
３…パタン生成器
４…出力圧縮器
５…スキャンパス制御回路
６…スキャンパス迂回用論理回路
６−１…第１スキャンパス迂回用論理回路
６−２…第２スキャンパス迂回用論理回路
６−３…第３スキャンパス迂回用論理回路
６−４…第４スキャンパス迂回用論理回路
６−ｎ…第ｎスキャンパス迂回用論理回路
７−１…第１スキャンパス用クロック
７−２…第２スキャンパス用クロック
７−３…第３スキャンパス用クロック
７−４…第４スキャンパス用クロック
７−ｎ…第ｎスキャンパス用クロック
８−１…第１スキャンパス制御命令
８−２…第２スキャンパス制御命令
８−３…第３スキャンパス制御命令
８−ｎ…第ｎスキャンパス制御命令
１１…テストパターン生成装置
１２…入力装置
１３…表示装置
２１…ＣＰＵ
２２…メモリ
２３…大容量記憶装置
２４…バス
２５…データ格納領域
２６…プログラム格納領域
３１…ネットリスト
３２…スキャンパス情報
３３…パラメータ
３４…テストパターン
４１…スキャンパス制御回路挿入処理部
４２…電力／電源ノイズ見積もり処理部
４３…テスト組み合わせ作成処理部
４４…テストパターン作成処理部
４５…電力／電源ノイズ計算処理部
４６…テスト組み合わせ再作成処理部
５１…迂回制御テーブル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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