(57)【要約】【課題】単位画素群の領域内におけるレイアウトの対称性を高めた光電変換装置を提供する。【解決手段】光電変換装置は、複数の光電変換素子と、増幅トランジスタと、複数の転送トランジスタとをそれぞれ含む複数の単位画素群がウェルに配列されて構成される。光電変換装置は、ウェルに電圧を供給するためのウェル電圧供給線５７と、ウェル電圧供給線５７とウェル（ウェルコンタクト領域４８）とを接続するウェルコンタクト部５６と、複数の転送トランジスタを制御するための複数の転送制御信号線３０ａ〜３０ｄとを含む。各単位画素群の領域内において、複数の転送制御信号線３０ａ〜３０ｄがウェル電圧供給線５７を基準として対称に配置されている。【選択図】図３
2008270299.tif 000002
【特許請求の範囲】
【請求項１】
複数の光電変換素子と、増幅トランジスタと、前記複数の光電変換素子と前記増幅トランジスタのゲート電極との間に配置された複数の転送トランジスタとをそれぞれ含む複数の単位セルがウェルに配列された光電変換装置であって、各単位セルが、
前記ウェルに電圧を供給するためのウェル電圧供給線と、
前記ウェル電圧供給線と前記ウェルとを接続するウェルコンタクト部と、
前記複数の転送トランジスタを制御するための複数の転送制御信号線とを含み、
各単位セルの領域内において、前記複数の転送制御信号線が前記ウェル電圧供給線を基準として対称に配置されている、
ことを特徴とする光電変換装置。
【請求項２】
前記ウェル電圧供給線及び前記複数の転送制御信号線が平行に配置され、
各単位セルの領域内において、前記ウェル電圧供給線及び前記複数の転送制御信号線に平行でかつ前記ウェルコンタクト部を通る仮想線が前記増幅トランジスタのゲート電極を通るように前記増幅トランジスタが配置されている、
ことを特徴とする請求項１に記載の光電変換装置。
【請求項３】
前記複数の光電変換素子は、少なくとも第１光電変換素子及び第２光電変換素子を含み、各単位セルの領域内において、前記第１光電変換素子及び前記第２光電変換素子が同一の活性領域に配置されている、
ことを特徴とする請求項１又は２に記載の光電変換装置。
【請求項４】
各単位セルが、前記ゲート電極の電位をリセットするリセットトランジスタと、前記リセットトランジスタを制御するリセット信号線とを更に含み、
前記ウェル電圧供給線、前記複数の転送制御信号線及び前記リセット信号線が互いに平行に配置され、
隣接する２つの前記リセット信号線が、当該２つのリセット信号線の間に位置する前記ウェル電圧供給線を基準として対称に配置されている、
ことを特徴とする請求項１乃至３のいずれか１項に記載の光電変換装置。
【請求項５】
前記リセットトランジスタが各単位セルの領域の端部に配置されている、
ことを特徴とする請求項４に記載の光電変換装置。
【請求項６】
各単位セルの領域内において、前記複数の光電変換素子が前記ウェル電圧供給線を基準として対称に配置されている、
ことを特徴とする請求項１乃至５のいずれか１項に記載の光電変換装置。
【請求項７】
各単位セルが４個の前記光電変換素子を含むことを特徴とする請求項１乃至６のいずれか１項に記載の光電変換装置。
【請求項８】
請求項１乃至７のいずれか１項に記載の光電変換装置と、
前記光電変換装置から提供される信号を処理する処理回路と、
を備えることを特徴とする撮像装置。
【請求項９】
複数の光電変換素子と、増幅トランジスタと、各光電変換素子の電荷をそれぞれ前記増幅トランジスタのゲート電極に転送する転送トランジスタと、前記増幅トランジスタのゲート電極の電位をリセットするリセットトランジスタと、をそれぞれ含む複数の単位セルがウェルに配列された光電変換装置であって、  前記ウェルに電圧を供給するためのウェル電圧供給線と、
前記ウェル電圧供給線と前記ウェルとを接続するウェルコンタクト部と、
前記複数の転送トランジスタを制御するための複数の転送制御信号線と、
前記リセットトランジスタを制御するリセット信号線と、を含み、
前記ウェル電圧供給線と前記転送制御信号線と前記リセット信号線とが平行に配されており、
前記光電変換素子を基準として、前記転送制御信号線と前記リセット信号線、あるいは前記転送制御信号線と前記ウェル電圧供給線とが対称に配置されていることを特徴とする光電変換装置。
【請求項１０】
１つの前記光電変換素子とそれに接続された１つの前記転送トランジスタを含む部分が他の１つの前記光電変換素子とそれに接続された他の１つの転送トランジスタを含む部分とがミラー対称であることを特徴とする請求項９に記載の光電変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の光電変換素子を含む単位セルがウェルに配列された光電変換装置及びそれを含む撮像装置に関する。
【背景技術】
【０００２】
高機能、多機能、低消費電力を実現する固体撮像装置としてＣＭＯＳ技術で製造される固体撮像装置が知られている。このような固体撮像装置は、ＣＭＯＳイメージセンサとも呼ばれる。特許文献１には、２つの画素を含む単位セルごとにウェルの電位を固定するためのコンタクト部を配置した回路図（図４）が開示されている。
【特許文献１】特開２００１−３３２７１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
複数の画素を含む単位セルごとにウェルの電位を固定するためのコンタクト部を配置すると、単位セルの領域内における導電線や素子のレイアウトの対称性が乱れてしまい、これが固体パターンノイズを生じさせうる。特許文献１には、単位セルの領域内の導電線や素子のレイアウト例が開示も示唆もされていない。また、特許文献１では、単位セルの領域内における導電線や素子のレイアウトの対称性については言及されていない。
【０００４】
本発明は、例えば、単位セルの領域内におけるレイアウトの対称性を高めた光電変換装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の１つの側面は、複数の光電変換素子と、増幅トランジスタと、前記複数の光電変換素子と前記増幅トランジスタのゲート電極との間に配置された複数の転送トランジスタとをそれぞれ含む複数の単位セルがウェルに配列された光電変換装置に関する。前記光電変換装置において、各単位セルは、前記ウェルに電圧を供給するためのウェル電圧供給線と、前記ウェル電圧供給線と前記ウェルとを接続するウェルコンタクト部と、前記複数の転送トランジスタを制御するための複数の転送制御信号線とを含む。各単位セルの領域内において、前記複数の転送制御信号線が前記ウェル電圧供給線を基準として対称に配置される。
本発明の他の側面は、複数の光電変換素子と、増幅トランジスタと、各光電変換素子の電荷をそれぞれ前記増幅トランジスタのゲート電極に転送する転送トランジスタと、前記増幅トランジスタのゲート電極の電位をリセットするリセットトランジスタと、をそれぞれ含む複数の単位セルがウェルに配列された光電変換装置に関する。前記光電変換装置は、前記ウェルに電圧を供給するためのウェル電圧供給線と、前記ウェル電圧供給線と前記ウェルとを接続するウェルコンタクト部と、前記複数の転送トランジスタを制御するための複数の転送制御信号線と、前記リセットトランジスタを制御するリセット信号線とを含み、前記ウェル電圧供給線と前記転送制御信号線と前記リセット信号線とが平行に配されており、前記光電変換素子を基準として、前記転送制御信号線と前記リセット信号線、あるいは前記転送制御信号線と前記ウェル電圧供給線とが対称に配置されている。
【発明の効果】
【０００６】
本発明によれば、例えば、単位セルの領域内におけるレイアウトの対称性を高めた光電変換装置を提供することができる。
【発明を実施するための最良の形態】
【０００７】
以下、添付図面を参照しながら本発明の好適な実施形態を説明する。
【０００８】
図１は、本発明の好適な実施形態の光電変換装置の概略構成を示す図である。この光電変換装置は、撮像用途に使用される場合には、固体撮像装置又ＣＭＯＳイメージセンサとも呼ばれうる。図１において、光電変換装置１００は、画素アレイ部１１、垂直走査回路１２、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ；相関二重サンプリング）回路１３、及び、水平走査回路１４を備えている。光電変換装置１００はまた、ＡＧＣ（Ａｕｔｏｍａｔｉｃ  Ｇａｉｎ  Ｃｏｎｔｒｏｌ；自動利得制御）回路１５、Ａ／Ｄ（アナログ／デジタル）変換回路１６、及び、タイミングジェネレータ１７を備えている。これらのブロック１１〜１７は、半導体基板（チップ）１８上に集積されている。
【０００９】
画素アレイ部１１は、複数の単位セルが半導体基板１８のウェル（後述のＰウェル６２に相当）に２次元状に配列されて構成されうる。各単位セルは、複数の画素（光電変換素子）を含んで構成され、典型的には、１つの画素が１つの行に対応する。
【００１０】
ＣＤＳ回路１３は、複数の単位ＣＤＳ回路を含み、各単位ＣＤＳ回路は、画素アレイ部１１の１つの画素列又は複数の画素列ごとに配置され、垂直走査回路１２によって選択された行から信号出力線を介して読み出された信号をＣＤＳ処理する。具体的には、ＣＤＳ回路１３は、各画素から出力されるリセットレベルと信号レベルとの差を出力する。これによって、画素ごとのばらつきによる固定パターンノイズが除去される。
【００１１】
水平走査回路１４は、ＣＤＳ回路１３においてＣＤＳ処理された後に各列ごと保存されている信号を順番に選択する。ＡＧＣ回路１５は、水平走査回路１４によって選択された列の信号を適当なゲインで増幅する。Ａ／Ｄ変換回路１６は、ＡＧＣ回路１５で増幅されたアナログ信号をデジタル信号に変換して光電変換装置１００の外部に出力する。タイミングジェネレータ１７は、各種のタイミング信号を生成し、これらによって垂直走査回路１２、ＣＤＳ回路１３、水平走査回路１４、ＡＧＣ回路１５、Ａ／Ｄ変換回路１６を駆動する。
【００１２】
以上の構成は、光電変換装置の一つの構成例に過ぎず、本発明は、これに限定されるものではない。例えば、Ａ／Ｄ変換回路１６は、光電変換装置１００の内部に備えられることは必須ではない。或いは、Ａ／Ｄ変換回路１６は、画素列ごとに配置されてもよい。或いは、ＣＤＳ回路１３、ＡＧＣ回路１５等を含んで構成される出力系統は、複数であってもよい。
【００１３】
図２は、１つの単位セルの構成例を示す回路図である。各単位セル２０は、回路要素として、例えば、複数の光電変換素子２１ａ〜２１ｄ、複数の転送トランジスタ２２ａ〜２２ｄ、１つのフローティングディフュージョン（以下、ＦＤ）２５、１つの増幅トランジスタ２３及び１つのリセットトランジスタ２４を含む。ここでは、各単位セル２０が４個の光電変換素子２１ａ〜２１ｄ、即ち、４画素を含む構成を例示する。
【００１４】
各単位セル２０は、更に、導電線として、前述の信号出力線３３と、転送制御信号線３０ａ〜３０ｄ、３１とを含む。信号出力線３３は、典型的には、同一列内の複数の単位セル２０によって共用される。転送制御信号線３０ａ〜３０ｄ、リセット信号線３１は、典型的には、行方向に沿って配列された複数の単位セル２０によって共用される。各単位セル２０は、更に、導電線として、ウェルに電圧を供給するためのウェル電圧供給線を含む。ウェル電圧供給線についての詳細については、後述する。
【００１５】
光電変換素子２１ａ〜２１ｄは、アノードがグランドに接続されており、入射光をその光量に応じた電荷（電子又は正孔）に光電変換して蓄積する。転送トランジスタ２２ａ〜２２ｄは、対応する光電変換素子で発生した信号電荷をＦＤ２５に転送する。より具体的には、転送トランジスタ２２ａ〜２２ｄは、ソースが対応する光電変換素子２１ａ〜１ｄのカソードに接続され、ゲートが対応する転送制御信号線３０ａ〜３０ｂに接続され、ドレインがＦＤ２５及び増幅トランジスタ２３のゲートに接続されている。
【００１６】
転送トランジスタ２２ａ〜２２ｄは、複数の光電変換素子２１ａ〜２１ｄと１つの増幅トランジスタ２３のゲート電極との間に配置されている。転送制御信号線３０ａ〜３０ｄの電位がハイレベルになると、光電変換素子２１ａ〜２１ｄ内に蓄積された電荷をＦＤ２５に転送する。ＦＤ２５は、複数の光電変換素子２１ａ〜２１ｂから選択される１つの光電変換素子からそれに対応する転送トランジスタを介して転送される信号電荷を蓄積する。ＦＤ２５の電位は、転送された信号電荷の量によって定まる。
【００１７】
増幅トランジスタ２３は、ゲートがＦＤ２５に接続され、ドレインが電源線３２に接続され、ソースが信号出力線３３に接続されていて、ＦＤ２５に蓄積された信号電荷に基づいて信号出力線３３に信号を出力する。
【００１８】
リセットトランジスタ２４は、ソースがＦＤ２５及び増幅トランジスタ２３のゲートに接続され、ドレインが電源線３２に接続され、ゲートがリセット信号線３１に接続されている。リセットトランジスタ２４は、リセット信号線３１がハイレベルになると、ＦＤ２５の電位、つまり、増幅トランジスタ２３のゲートの電位を電源線３２の電位にリセットする。
【００１９】
この実施形態では、複数の転送トランジスタ２２ａ〜２２ｄのそれぞれのドレインが相互に接続されて１つのＦＤ２５が形成されている。すなわち、複数の光電変換素子２１によって増幅トランジスタ２３が共有化されている。これにより、１つの画素あたりのトランジスタが占める面積を小さくし、開口率（１つの画素の面積に対する光電変換素子の開口面積の比率）を高くすることができる。転送トランジスタ２２ａ〜２２ｄ、増幅トランジスタ２３及びリセットトランジスタ２４は、Ｎ型ＭＯＳトランジスタで構成されることが好ましいが、Ｐ型ＭＯＳトランジスタで構成されてもよい。
【００２０】
垂直走査回路１２は、画素アレイ部１１中の読み出し対象行を選択する。読み出し対象行の選択は、読み出し対象行の画素が属する単位セル２０内のＦＤ２５の電位を増幅トランジスタ２３がオンするようにリセットトランジスタ２４と通して制御し、読み出し対象行の転送トランジスタを活性化することによってなされる。読み出し対象行の画素が属する単位セル２０内の他の画素は、それらに対応する転送トランジスタが非活性状態に維持されるので選択されない。また、読み出し対象行が属しない単位セルでは、増幅トランジスタ２３がオンしないようにＦＤ２５の電位がリセットトランジスタ２４を通して制御される。
【００２１】
信号出力線３３には、ウェルに２次元的に配列された単位セル２０のうち同列に配置された単位セルが並列に接続されている。信号出力線３３には、ＣＤＳ回路１３及び定電流トランジスタ３４が接続されている。定電流トランジスタ３４は、そのゲートがバイアス電源３５によって定電圧でバイアスされ、定電流源として動作する。
【００２２】
上記の構成の単位セル２０において、増幅トランジスタ２３がオンする電位にＦＤ２５の電位がリセットされると、増幅トランジスタ２３と定電流トランジスタ３４とがソースフォロアを構成する。これにより、増幅トランジスタ２３のゲートの電位からソース・ゲート間電圧分だけ降下した電位が信号出力線３３に出力される。
【００２３】
この実施形態の光電変換装置によれば、画素アレイ部１１の各単位セル２０ごとにウェルコンタクトを配置することにより光電変換素子の面積の減少と開口率の低下を抑えつつ、ウェル電位の変動による出力信号のシェーディングを抑えることができる。
【００２４】
図３は、図２に示す単位セルの構造の一例を示す平面パターン図（レイアウト図）である。図３において、ゲート電極４１ａ〜４１ｄは、それぞれ、光電変換素子２１ａ〜２１ｄの光電変換領域（活性領域）４２ａ〜４２ｄとＦＤ４３ａ〜４３ｄとの間に配置されて、転送トランジスタ２２ａ〜２２ｄのゲート電極を形成している。ＦＤ４３ａ〜４３ｄは、それぞれ、転送トランジスタ２２ａ〜２２ｄのドレイン領域である。ゲート電極４６、ソース領域４７及びドレイン領域４５ｂは、増幅トランジスタ２３を構成している。ゲート電極４４、ソース領域４３ｅ及びドレイン領域４５ａは、リセットトランジスタ２４を構成している。
【００２５】
ゲート電極４１ａ〜４１ｄ、４４及び４６は、例えばポリシリコンで構成されうる。転送トランジスタ２２ａ〜２２ｄのゲート電極４１ａ〜４１ｄは、それぞれ、コンタクト部５２ａ〜５２ｄを通して導電線である転送制御信号線３０ａ〜３０ｄに接続されている。リセットトランジスタ２４のゲート電極４４は、コンタクト部５３を介して導電線であるリセット信号線３１に接続されている。
【００２６】
ＦＤ４３ａ〜４３ｄ、増幅トランジスタ２３のゲート電極４６及びリセットトランジスタ２４のソース領域４３ｅは、コンタクト部５０ａ〜５０ｄ、５１ａ、５１ｂ及び５０ｅ及び導電線（不図示）を介して電気的に接続され、ＦＤ２５として利用される。リセットトランジスタ２４のドレイン領域４５ａと増幅トランジスタ２３のドレイン領域４５ｂは、コンタクト部５４ａ、５４ｂを介して導電線（不図示）である電源線３２に接続されている。増幅トランジスタ２３のソース領域４７は、コンタクト部５５を介して導電線（不図示）である信号出力線３３に接続されている。
【００２７】
この実施形態では、１つの単位セル２０に対して１つの割合でウェルコンタクト領域４８が配置されている。ウェルコンタクト領域４８は、ウェル電圧、例えばグランドレベルを供給するための行方向に延びるウェル電圧供給線５７に対してウェルコンタクト部５６を介して電気的に接続されている。これによって、ウェルの電圧を固定することができる。ウェル電圧供給線５７、複数の転送制御信号線３０ａ〜３０ｄ及びリセット信号線３１は、互いに平行に配置されている。
【００２８】
この実施形態では、各単位セル２０の領域内において、複数の転送制御信号線３０ａから３０ｄがウェル電圧供給線５７（仮想線５８）を基準として対称に配置されている。したがって、この実施形態によれば、各単位セル２０の領域内における導電線の対称性が高められていて、これにより固体パターンノイズが低減される。
【００２９】
更に、この実施形態では、転送制御信号線３０ｂ、３０ｃとウェル電圧供給線５７との間に光電変換領域（活性領域）４２ｂ、４２ｃを配置することによって転送制御信号線３０ｂ、３０ｃとウェル電圧供給線５７との距離を十分に確保することができる。よって、転送制御信号線３０ｂ、３０ｃとウェル電圧供給線５７との間の寄生容量が小さくなり、転送制御信号線３０ｂ、３０ｃの電位変動に起因するウェル電圧供給線５７の電位変動を低減することができる。これにより、特に高速動作時におけるウェル電位の変動によるシェーディングを抑制することができる。
【００３０】
更に、この実施形態では、各単位セルの領域内において、仮想線５８が増幅トランジスタ２３のゲート電極４６を通るように増幅トランジスタ２３（４６、４５ｂ、４７）が配置されている。ここで、仮想線５８は、ウェル電圧供給線５７及び複数の転送制御信号線３０ａ〜３０ｄに平行でかつウェルコンタクト部５６を通る線である。このような構成は、単位セル２０内に１つの増幅トランジスタ及び１つのウェルコンタクト部を配置することによる対称性の乱れを抑えることに効果的である。
【００３１】
更に、この実施形態では、隣接する２つのリセット信号線３１は、当該２つのリセット信号線３１の間に位置するウェル電圧供給線５７を基準として対称に配置されている。なお、図３では、１つの単位セルの構成のみを示しているために１つのリセット信号線３１が示されている。図３に示すような単位セル２０を１次元もしくは２次元に配列すると、隣接する２つのリセット信号線３１がそれらの間に位置するウェル電圧供給線５７を基準として対称に配置されていることが分かる。リセット信号線３１は、各単位セル２０の領域の端部に配置され、リセットトランジスタ２４（４４、４５ａ、４３ｅ）は、各単位セル２０の領域の端部に配置されうる。
【００３２】
更に、この実施形態では、各単位セル２０の領域内において、光電変換素子２１ａ〜２１ｄの光電変換領域４２ａ〜４２ｄがウェル電圧供給線５７を基準として対称に配置されている。これにより、単位セル２０のレイアウトの対象性が更に高まり、固定パターンノイズが低減されうる。
【００３３】
更に、この実施形態では、各光電変換素子を基準として、転送制御信号線とリセット信号線、あるいは転送制御信号線とウェル電圧供給線とが対称に配置されている。
【００３４】
更に、この実施形態では、１つの光電変換素子２１ａ及びそれに接続された１つの転送トランジスタ２２ａを含む部分が他の１つの光電変換素子２１ｂ及びそれに接続された他の１つの転送トランジスタ２２ｂを含む部分とがミラー対称である。また、１つの光電変換素子２１ｃ及びそれに接続された１つの転送トランジスタ２２ｃを含む部分が他の１つの光電変換素子２１ｄ及びそれに接続された他の１つの転送トランジスタ２２ｄを含む部分とがミラー対称である。更に、光電変換素子２１ａ、２１ｂ、転送トランジスタ２２ａ、２２ｂを含む部分が光電変換素子２１ｃ、２１ｄ、転送トランジスタ２２ｃ、２２ｄを含む部分とミラー対称である。このようなミラー対称な配置によれば、単位セル内の複数のＦＤを共通に増幅トランジスタのゲートに接続するための導電線の長さを並進対称の配置に比べて短くすることができる。このことによって、各単位セルにおける増幅トランジスタやリセットトランジスタなどの配置の自由度が向上する。
【００３５】
一方、本発明の１つの側面では、光電変換素子（光電変換領域）を並進対称に配置することも許容される。例えば、図３を参照して説明すれば、光電変換領域４２ｂ、４２ｄに代えて、光電変換領域４２ａを平行移動させた形状と同一の形状を有する光電変換領域が配置されうる。この場合は、増幅トランジスタ及びリセットトランジスタは、移動させられうる。
【００３６】
図３に例示するような配置において、各光電変換領域に対応してベイヤー配列に従ってカラーフィルタが割り当てられる場合を考える。例えば、光電変換領域４２ａに赤が割り当てられるとすると光電変換領域４２ｃにも赤が割り当てられる。このとき、赤が割り当てられた光電変換領域４２ａと４２ｃについての導電線の配置関係は互いに等しくなる。その他の色に対応した光電変換領域についても同様である。つまり、同じ色のカラーフィルタが割り当てられた光電変換領域については、各光電変換領域を基準にして当該光電変換領域についての転送制御信号線とリセット信号線又はウェル電圧供給線が対称に配置されている。このような配置によって、同色の光電変換素子（光電変換領域）の間における入射光量のばらつきが低減される。こでは、これは光電変換素子がミラー対称に配置された場合にも並進対称に配置された場合にも言えることである。
【００３７】
図４は、図３のＡ−Ａ’における断面図である。図４に示す例では、Ｎ型基板６１内にＰウェル６２が形成され、Ｐウェル６２内に画素又は単位セルを構成する光電変換素子やトランジスタが形成されている。Ｎ型領域６５は、増幅トランジスタ２３のゲート電極４６に対してコンタクト部５１ｂ、５１ｃ及び導電線（不図示）を介して接続されている活性領域（図３の活性領域４３ｂ及び４３ｃ）である。
【００３８】
光電変換領域４２ｂ、４２ｃは、Ｎ型不純物領域６３、表面付近のＰ＋領域６４及び周辺のＰウェル６２で形成されている。Ｐ＋領域４８は、拡散層からコンタクト部５６を経てウェル電圧供給線５７に接続されている活性領域（ウェルコンタクト領域）であり、ウェル電圧供給線５７及びＰ＋領域４８を通してＰウェル６２の電位がウェル電圧、例えばグランドレベルに固定される。素子分離領域６６は、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄｉｚａｔｉｏｎ  Ｏｎ  Ｓｉｌｉｃｏｎ）やＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）等であり、光電変換素子やトランジスタ間に形成することによって素子間を電気的に分離する。
【００３９】
図５は、図２に示す単位セルの構造の他の例を示す平面パターン図（レイアウト図）である。図６は、図５のＢ−Ｂ’における断面図である。光電変換領域４２ｂ、４２ｃは、Ｎ型不純物領域６３、表面付近のＰ＋領域６４及び周辺のＰウェル６２で形成されている。Ｐ＋領域６７は、拡散層からコンタクト部５６を経てウェル電圧供給線５７に接続されている活性領域（ウェルコンタクト領域）であり、ウェル電圧供給線５７及びＰ＋領域６７を通してＰウェル６２の電位がウェル電圧、例えばグランドレベルに固定される。
【００４０】
Ｐ＋領域６７には、光電変換領域４２ｂ、４２ｃの表面付近のＰ＋領域６４よりも濃い濃度のＰ＋不純物を打ち込むことにより、光電変換領域４２ｂ、４２ｃがウェルコンタクト領域からの影響を受けないようにすることができる。素子分離領域６６は、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄｉｚａｔｉｏｎ  Ｏｎ  Ｓｉｌｉｃｏｎ）やＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）等であり、光電変換素子やトランジスタ間に形成することによって素子間を電気的に分離する。
【００４１】
ここで、Ｐ＋領域６７に加え、更にコンタクト部５６を形成するためのコンタクトホールから不純物を打ち込んで接続のための不純物領域を形成してもよい。この時の接続のための不純物領域の濃度は、例えば、Ｐ＋領域６４とＰ＋領域６７との間の濃度である。
【００４２】
また、Ｐ＋領域６７は形成しなくてもよい。その場合には、コンタクト部５６を形成するためのコンタクトホールから不純物を打ち込んで接続のための不純物領域をＰ＋領域６４に形成すればよい。コンタクトホールを用いて接続のための不純物領域を形成する場合には、コンタクト部５６の底部と同等の大きさの不純物領域を形成することが可能となり、開口率が向上する。また、高い不純物濃度のＰ＋領域６７に比べて、光電変換素子の空乏層への影響を低減することが可能となる。
【００４３】
この実施形態では、複数の光電変換素子は、少なくとも第１光電変換領域４２ｂ（第１光電変換素子２１ｂ）及び第２光電変換領域４２ｃ（第２光電変換素子２１ｃ）を含む。そして、各単位セル２０の領域内において、第１光電変換領域４２ｂ及び第２光電変換領域４２ｃが同一の活性領域（図５のおいて、２つの素子分離領域６６の間の領域）に配置されている。更に、ウェルコンタクト領域６７（ウェルコンタクト部５６）も、第１光電変換素子４２ｂ及び第２光電変換素子４２ｃと同一の活性領域に配置されている。このような構成により、ウェルコンタクト領域６７（ウェルコンタクト部５６）を配置することによる開口率の低下を抑えることができる。
【００４４】
以上の実施形態において具体的に例示された構成は、各単位セルが４つの画素を含む構成であるが、本発明は、各単位セルが２以上の画素を含む構成に適用されうる。
【００４５】
また、以上の実施形態において、導電線の形状は半導体プロセスや設計によって規定される所定の幅を有しているが、幅の一部が広くなる等変形している場合も含む。
【００４６】
図７は、本発明の好適な実施形態の撮像装置の概略構成を示す図である。撮像装置４００は、上記の光電変換装置１００に代表される固体撮像装置１００４を備える。被写体の光学像は、レンズ１００２によって固体撮像装置１００４の撮像面に結像する。レンズ１００２の外側には、レンズ１００２のプロテクト機能とメインスイッチを兼ねるバリア１００１が設けられうる。レンズ１００２には、それから出射される光の光量を調節するための絞り１００３が設けられうる。固体撮像装置１００４から複数チャンネルで出力される撮像信号は、撮像信号処理回路１００５によって各種の補正、クランプ等の処理が施される。撮像信号処理回路１００５から複数チャンネルで出力される撮像信号は、Ａ／Ｄ変換器１００６でアナログ−ディジタル変換される。Ａ／Ｄ変換器１００６から出力される画像データは、信号処理部１００７によって各種の補正、データ圧縮などがなされる。固体撮像装置１００４、撮像信号処理回路１００５、Ａ／Ｄ変換器１００６及び信号処理部１００７は、タイミング発生部１００８が発生するタイミング信号にしたがって動作する。
【００４７】
ブロック１００５〜１００８は、固体撮像装置１００４と同一チップ上に形成されてもよい。撮像装置４００の各ブロックは、全体制御・演算部１００９によって制御される。撮像装置４００は、その他、画像データを一時的に記憶するためのメモリ部１０１０、記録媒体への画像の記録又は読み出しのための記録媒体制御インターフェース部１０１１を備える。記録媒体１０１２は、半導体メモリ等を含んで構成され、着脱が可能である。撮像装置４００は、外部コンピュータ等と通信するための外部インターフェース（Ｉ／Ｆ）部１０１３を備えてもよい。
【００４８】
次に、図７に示す撮像装置４００の動作について説明する。バリア１００１のオープンに応じて、メイン電源、コントロール系の電源、Ａ／Ｄ変換器１００６等の撮像系回路の電源が順にオンする。その後、露光量を制御するために、全体制御・演算部１００９が絞り１００３を開放にする。固体撮像装置１００４から出力された信号は、撮像信号処理回路１００５をスルーしてＡ／Ｄ変換器１００６へ提供される。Ａ／Ｄ変換器１００６は、その信号をＡ／Ｄ変換して信号処理部１００７に出力する。信号処理部１００７は、そのデータを処理して全体制御・演算部１００９に提供し、全体制御・演算部１００９において露出量を決定する演算を行う。全体制御・演算部１００９は、決定した露出量に基づいて絞りを制御する。
【００４９】
次に、全体制御・演算部１００９は、固体撮像装置１００４から出力され信号処理部１００７で処理された信号にから高周波成分を取り出して、高周波成分に基づいて被写体までの距離を演算する。その後、レンズ１００２を駆動して、合焦か否かを判断する。合焦していないと判断したときは、再びレンズ１００２を駆動し、距離を演算する。
【００５０】
そして、合焦が確認された後に本露光が始まる。露光が終了すると、固体撮像装置１００４から出力された撮像信号は、撮像信号処理回路１００５において補正等がされ、Ａ／Ｄ変換器１００６でＡ／Ｄ変換され、信号処理部１００７で処理される。信号処理部１００７で処理された画像データは、全体制御・演算部１００９によりメモリ部１０１０に蓄積される。
【００５１】
その後、メモリ部１０１０に蓄積された画像データは、全体制御・演算部１００９の制御により記録媒体制御Ｉ／Ｆ部を介して記録媒体１０１２に記録される。また、画像データは、外部Ｉ／Ｆ部１０１３を通してコンピュータ等に提供されて処理されうる。
【００５２】
ここで、撮像装置４００は、例えば、デジタルスチルカメラ、ビデオカメラとして、又は、携帯電話機等の端末装置に搭載されるカメラモジュールとして好適である。
【図面の簡単な説明】
【００５３】
【図１】本発明の好適な実施形態の光電変換装置の概略構成を示す図である。
【図２】１つの単位セルの構成例を示す回路図である。
【図３】図２に示す単位セルの構造の一例を示す平面パターン図（レイアウト図）である。
【図４】図３のＡ−Ａ’における断面図である。
【図５】図２に示す単位セルの構造の他の例を示す平面パターン図（レイアウト図）である。
【図６】図５のＢ−Ｂ’における断面図である。
【図７】本発明の好適な実施形態の撮像装置の概略構成を示す図である。
【符号の説明】
【００５４】
１００  光電変換装置
１１  画素アレイ部
１２  垂直走査回路
１３  ＣＤＳ回路
１４  水平走査回路
１５  ＡＧＣ回路
１６  Ａ／Ｄ変換回路
１７  タイミングジェネレータ
１８  基板
２０  単位セル
２１ａ〜２１ｄ  光電変換素子
２２ａ〜２２ｄ  転送トランジスタ
２３  増幅トランジスタ
２４  リセットトランジスタ
２５  ＦＤ（フローティングディフュージョン）
３０ａ〜３０ｄ  転送制御信号線
３１  リセット信号線
３２  電源線
３３  信号出力線
３４  定電流トランジスタ
３５  バイアス電源
４１ａ〜４１ｄ、４４、４６  ゲート電極
４２ａ〜４２ｄ、４３ａ〜４３ｄ、４３ｅ、４５ａ、４５ｂ、４７  活性領域
４８  ウェルコンタクト領域（Ｐ＋領域）
５０ａ〜５０ｄ、５０ｅ、５１、５１ａ、５１ｂ、５２ａ〜５２ｄ、５３、５４、５４ａ、５４ｂ、５５
５６  ウェルコンタクト部
５７  ウェル電圧供給線
６１  Ｎ型基板
６２  Ｐウェル
６３  Ｎ型不純物領域
６４、６７  Ｐ＋領域
６５  Ｎ型領域
６６  素子分離領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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