(57)【要約】【課題】小型化が可能で、かつ、入出力端子間のアイソレーション特性の劣化を抑えた電力分配合成回路を提供する。【解決手段】入出力端子１とアース間に接続したキャパシタンスＣ１のキャパシタ４と、入出力端子１に一端を接続したインダクタンスＬ１のインダクタ６と、インダクタ６の他端と入出力端子２間に接続したキャパシタンスＣ２のキャパシタ５ａと、インダクタ６の他端と入出力端子３間に接続したキャパシタンスＣ２のキャパシタ５ｂと、入出力端子２，３間に接続した、抵抗値Ｒの抵抗素子８とインダクタンスＬ２のインダクタ７とを含む合成インピーダンスがＺ１の複合回路９と、を有し、入出力端子１，２，３に接続される負荷インピーダンスを実数のＺ０、設計目標の設計周波数をｆ０としたとき、  Ｌ１=（１+２πｆ０Ｃ２Ｚ０）／{２×(２πｆ０)２Ｃ２}  Ｃ１=１／２πｆ０Ｚ０  Ｚ１=２Ｚ０／{１-ｊ(２πｆ０Ｃ２Ｚ０)｝の関係とする。【選択図】図１
2008131622.tif 000002
【特許請求の範囲】
【請求項１】
第１の入出力端子に一端が接続され、他端が接地されたキャパシタンスＣ１の第１のキャパシタと、前記第１の入出力端子に一端が接続されたインダクタンスＬ１の第１のインダクタと、前記第１のインダクタの他端に一端が接続され、第２の入出力端子に他端が接続されたキャパシタンスＣ２の第２のキャパシタと、前記第１のインダクタの他端に一端が接続され、第３の入出力端子に他端が接続されたキャパシタンスＣ２の第３のキャパシタと、前記第２の入出力端子に一端が接続され、前記第３の入出力端子に他端が接続された、第１の抵抗素子と第２のインダクタとを含む合成インピーダンスがＺ１となる複合回路とを有する電力分配合成回路において、前記第１のキャパシタのキャパシタンスＣ１、前記第２、第３のキャパシタのキャパシタンスＣ２および前記第１のインダクタのインダクタンスＬ１のそれぞれを、設計目標とする設計周波数における前記第１ないし第３の入出力端子での入出力整合条件、および、前記第１、第２の入出力端子間と前記第１、第３の入出力端子間とに対する電力分配・合成比を等しくする条件を満たすように定め、かつ、前記複合回路の合成インピーダンスＺ１を、前記周波数における前記第２、第３の入出力端子間のアイソレーション条件を満たすように定めることを特徴とする電力分配合成回路。
【請求項２】
請求項１に記載の電力分配合成回路において、前記第１ないし第３の入出力端子に接続される負荷インピーダンスを実数であるＺ０、前記周波数をｆ０としたときに、
【数１】
2008131622.tif 000014
としたことを特徴とする電力分配合成回路。
【請求項３】
請求項１に記載の電力分配合成回路において、前記複合回路が、抵抗値Ｒの前記第１の抵抗素子とインダクタンスＬ２の前記第２のインダクタとの並列回路からなっている場合、前記第１ないし第３の入出力端子に接続される負荷インピーダンスを実数であるＺ０、前記周波数をｆ０としたときに、
【数２】
2008131622.tif 000015
としたことを特徴とする電力分配合成回路。
【請求項４】
請求項１に記載の電力分配合成回路において、前記複合回路が、抵抗値Ｒの前記第１の抵抗素子とインダクタンスＬ２の前記第２のインダクタとの直列回路からなっている場合、前記第１ないし第３の入出力端子に接続される負荷インピーダンスを実数であるＺ０、前記周波数をｆ０としたときに、
【数３】
2008131622.tif 000016
としたことを特徴とする電力分配合成回路。
【請求項５】
請求項１ないし４のいずれかに記載の電力分配合成回路において、当該電力分配合成回路の配置構成として、前記第１のインダクタと前記第２のインダクタとの間に、前記第２、第３のキャパシタおよび前記第１の抵抗素子を配置し、前記第１のインダクタと前記第２のインダクタとを離した位置に配置することを特徴とする電力分配合成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力分配合成回路に関し、特に、小型化が可能で、かつ、入出力端子間のアイソレーション特性の劣化を抑えた電力分配合成回路に関する。本発明に係る電力分配合成回路は、電力分配・合成機能を小型化・集積化することが必須のモノリシックマイクロ波集積回路（Monolithic  Microwave  Integrated  Circuits）への適用に好適である。
【背景技術】
【０００２】
高周波信号の分配または合成を行うために使用される電力分配合成回路としては、従来より、図１６に示すような分布定数線路を組み合わせた電力分配合成回路が一般的に使用されている。ここで、図１６は、分布定数線路を組み合わせた従来の電力分配合成回路の構成を示す回路図である。図１６に示す電力分配合成回路の基本的な動作原理は、例えば、非特許文献１のR．K．Gupta  etal．：“Quasi-lumped-element  ３−and４−port  networks  for  MIC  and  MMIC  applications”（１９８４  IEEE  MTT-S  Digest）に記載されている。
【０００３】
図１６において、１１１，１１２，１１３は入出力端子、１１４は抵抗値Ｒの抵抗素子、１１５，１１６は周波数ｆ０での電気長が９０度の分布定数線路である。ここで、入出力端子１１１，１１２，１１３に接続される負荷インピーダンスを実数であるＺ０とした場合、設計目標とする設計周波数ｆ０における入出力端子１１１，１１２，１１３での入出力整合条件を満足させ、かつ、入出力端子１１１と入出力端子１１２間、および、入出力端子１１１と入出力端子１１３間に対する電力分配・合成比を等しくするために、高周波伝送線路１１５，１１６の特性インピーダンスＺは、
Ｚ＝２１／２Ｚ０
に設定される。この場合、入出力端子１１１から高周波信号を入力すると、（１／２）ずつに分配された当該高周波信号が入出力端子１１２および入出力端子１１３から同相で出力される。
【０００４】
また、設計周波数ｆ０での入出力端子１１２と入出力端子１１３との間のアイソレーション条件を満足させるために、抵抗素子１１４の抵抗値Ｒは
Ｒ＝２Ｚ０
に設定される。この場合、入出力端子１１２から高周波信号を入力すると、入出力端子１１３では、抵抗値Ｒの抵抗素子１１４を通過した当該高周波信号と、分布定数線路１１５および分布定数線路１１６を通過した当該高周波信号とが等振幅かつ逆相で合成されるため、入出力端子１１３からは出力されない。
【０００５】
次に、電力分配合成回路を小型にするため、分布定数線路１１５，１１６の代わりに、集中定数素子を組み合わせた従来の他の電力分配合成回路の構成を図１７に示す。ここで、図１７は、集中定数素子を組み合わせた従来の電力分配合成回路の構成（その１）を示す回路図である。
【０００６】
図１７において、１２１，１２２，１２３は入出力端子、１２４は抵抗値Ｒの抵抗素子、１２５，１２６，１２７，１２８はインダクタンスＬのインダクタ、１２９，１３０はキャパシタンス（容量）Ｃのキャパシタである。
【０００７】
ここで、入出力端子１２１，１２２，１２３に接続される負荷インピーダンスを実数であるＺ０とした場合、設計周波数ｆ０における入出力端子１２１，１２２，１２３での入出力整合条件を満足させ、かつ、入出力端子１２１と入出力端子１２２間、および、入出力端子１２１と入出力端子１２３間に対する電力分配・合成比を等しくするために、インダクタ１２５，１２６，１２７，１２８のインダクタンスＬは、
Ｌ＝Ｚ０／（２１／２πｆ０）
に、また、キャパシタ１２９，１３０のキャパシタンスＣは、
Ｃ＝１／（２・２１／２πｆ０Ｚ０）
に設定される。この場合、入出力端子１２１から高周波信号を入力すると、（１／２）ずつに分配された当該高周波信号が入出力端子１２２および入出力端子１２３から同相で出力される。
【０００８】
また、周波数ｆ０での入出力端子１２２と入出力端子１２３との間のアイソレーション条件を満足させるために、抵抗素子１２４の抵抗値Ｒは
Ｒ＝２Ｚ０
に設定される。この場合、入出力端子１２２から高周波信号を入力すると、入出力端子１２３では、抵抗値Ｒの抵抗素子１２４を通過した当該高周波信号とインダクタ１２５，１２６，１２７，１２８を通過した高周波信号とが等振幅かつ逆相で合成されるため、入出力端子１２３からは出力されない。
【０００９】
以上のように、図１６のような分布定数線路を組み合わせた従来の電力分配合成回路では、周波数ｆ０での電気長が９０度の大型の分布定数線路を含んでいる。したがって、小型化・高集積化が要求されるモノリシックマイクロ波集積回路への適用には不向きであるという課題がある。
【００１０】
また、図１７のような集中定数素子を組み合わせた従来の電力分配合成回路では、インダクタンスＬが｛Ｚ０／（２１／２πｆ０）｝のインダクタ１２５，１２６，１２７，１２８が４個含まれている。一般に、モノリシックマイクロ波集積回路においては、インダクタはキャパシタに比較して占有面積が大きい。そのため、高集積化に適していないという課題がある。
【００１１】
これらの課題を解決するために、図１８や図１９に示すように、集中定数素子のみで構成し、かつ、インダクタの個数を２個に低減することによって、回路寸法の小型化を図った電力分配合成回路が、特許文献１の特許第３７９５２９５号公報「モノリシックマイクロ波電力分配合成回路」において提案されている。ここで、図１８は、集中定数素子を組み合わせた従来の電力分配合成回路の構成（その２）を示す回路図であり、図１９は、集中定数素子を組み合わせた従来の電力分配合成回路の構成（その３）を示す回路図である。
【００１２】
図１８において、１３１，１３２，１３３は入出力端子、１３４，１３５は共に同じキャパシタンスＣのキャパシタ、１３６，１３７は共に同じインダクタンスＬのインダクタ、１３８は抵抗値Ｒの抵抗素子である。
【００１３】
ここで、入出力端子１３１，１３２，１３３に接続される負荷インピーダンスを実数であるＺ０とした場合、設計周波数ｆ０における入出力端子１３１，１３２，１３３での入出力整合条件を満足させ、かつ、入出力端子１３１と入出力端子１３２間、および入出力端子１３１と入出力端子１３３間に対する電力分配・合成比を等しくするために、インダクタ１３６，１３７のインダクタンスＬは、
Ｌ＝Ｚ０／（２πｆ０）
に、また、キャパシタ１３４，１３５のキャパシタンスＣは、
Ｃ＝１／（２πｆ０Ｚ０）
に設定される。この場合、入出力端子１３１から高周波信号を入力すると、（１／２）ずつに分配された当該高周波信号が入出力端子１３２および入出力端子１３３から同相で出力される。
【００１４】
また、設計周波数ｆ０での入出力端子１３２と入出力端子１３３との間のアイソレーション条件を満足させるために、抵抗素子１３８の抵抗値Ｒは
Ｒ＝Ｚ０
に設定される。この場合、入出力端子１３２から高周波信号を入力すると、入出力端子１３３では、抵抗値Ｒの抵抗素子１３８を通過した当該高周波信号とインダクタ１３６，１３７を通過した当該高周波信号とが等振幅かつ逆相で合成されるため、入出力端子１３３からは出力されない。
【００１５】
また、図１９において、１４１，１４２，１４３は入出力端子、１４４，１４５は共に同じキャパシタンスＣのキャパシタ、１４６，１４７は共に同じインダクタンスＬのインダクタ、１４８は抵抗値Ｒの抵抗素子である。
【００１６】
ここで、入出力端子１４１，１４２，１４３に接続される負荷インピーダンスを実数であるＺ０とした場合、設計周波数ｆ０における入出力端子１４１，１４２，１４３での入出力整合条件を満足させ、かつ、入出力端子１４１と入出力端子１４２間、および、入出力端子１４１と入出力端子１４３間に対する電力分配・合成比を等しくするために、インダクタ１４６，１４７のインダクタンスＬは、
Ｌ＝Ｚ０／（２πｆ０）
に、また、キャパシタ１４４，１４５のキャパシタンスＣは、
Ｃ＝１／（２πｆ０Ｚ０）
に設定される。この場合、入出力端子１４１から高周波信号を入力すると、（１／２）ずつに分配された当該高周波信号が入出力端子１４２および入出力端子１４３から同相で出力される。
【００１７】
また、設計周波数ｆ０での入出力端子１４２と入出力端子１４３との間のアイソレーション条件を満足させるために、抵抗素子１４８の抵抗値Ｒは、
Ｒ＝Ｚ０
に設定される。この場合、入出力端子１４２から高周波信号を入力すると、入出力端子１４３では、抵抗値Ｒの抵抗素子１４８を通過した当該高周波信号とキャパシタ１４４，１４５を通過した当該高周波信号とが等振幅かつ逆相で合成されるため、入出力端子１４３からは出力されない。
【００１８】
かくのごとく、図１８、図１９の電力分配合成回路では、集中定数素子のみで構成し、かつ、図１７の回路に比し、インダクタの個数を低減することによって、回路寸法の小型化を図ることができる。
【特許文献１】特許第３７９５２９５号公報
【非特許文献１】R．K．Gupta  etal．：“Quasi-lumped-element  ３−and４−port  networks  for  MIC  and  MMIC  applications”、１９８４  IEEE  MTT-S  Digest，ｐｐ．４０９−４１１
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、図１８の回路構成では、図２０のように、回路の小型化を図るために、各集中定数素子の配置構成を行う際に、インダクタ１３６，１３７を近接して配置してしまう結果、インダクタ１３６，１３７間には設計時には考慮していない電磁的な結合が生じ、例えば、入出力端子１３２と入出力端子１３３との間のアイソレーション特性が劣化するという問題があった。ここで、図２０は、図１８の電力分配合成回路の配置構成例を示す配置図である。
【００２０】
また、図１９の回路構成では、図２１のように、入出力端子１４１にはインダクタ１４６とキャパシタ１４４，１４５との三素子が接続されることになり、例えば、キャパシタ１４４，１４５に比較して占有面積が大きいインダクタ１４６をキャパシタ１４４，１４５の間に入れるために、キャパシタ１４４，１４５から入出力端子１４２，１４３へ引き回すための伝送線路を付加することが必要になるなど、レイアウト構成上の制約が発生するという問題があった。ここで、図２１は、図１９の電力分配合成回路の配置構成例を示す配置図である。
【００２１】
また、設計時には考慮していない図２１のような付加的な伝送線路の存在や、付加した伝送線路とインダクタ１４６，１４７との間の電磁的な結合により、入出力端子１４２と入出力端子１４３との間のアイソレーション特性が劣化するという問題も発生する。
【００２２】
本発明の目的は、以上のような課題を解決し、小型化が可能で、かつ、入出力端子間のアイソレーション特性の劣化を抑えた電力分配合成回路を提供し、もって、小型化・高集積化が要求されるモノリシックマイクロ波集積回路へも好適に適用可能な電力分配合成回路を提供することにある。
【課題を解決するための手段】
【００２３】
本発明は、前述の課題を解決するために、以下のごとき各技術手段から構成されている。
【００２４】
第１の技術手段は、第１の入出力端子に一端が接続され、他端が接地されたキャパシタンスＣ１の第１のキャパシタと、前記第１の入出力端子に一端が接続されたインダクタンスＬ１の第１のインダクタと、前記第１のインダクタの他端に一端が接続され、第２の入出力端子に他端が接続されたキャパシタンスＣ２の第２のキャパシタと、前記第１のインダクタの他端に一端が接続され、第３の入出力端子に他端が接続されたキャパシタンスＣ２の第３のキャパシタと、前記第２の入出力端子に一端が接続され、前記第３の入出力端子に他端が接続された、第１の抵抗素子と第２のインダクタとを含む合成インピーダンスがＺ１となる複合回路とを有する電力分配合成回路において、前記第１のキャパシタのキャパシタンスＣ１、前記第２、第３のキャパシタのキャパシタンスＣ２および前記第１のインダクタのインダクタンスＬ１のそれぞれを、設計目標とする設計周波数における前記第１ないし第３の入出力端子での入出力整合条件、および、前記第１、第２の入出力端子間と前記第１、第３の入出力端子間とに対する電力分配・合成比を等しくする条件を満たすように定め、かつ、前記複合回路の合成インピーダンスＺ１を、前記周波数における前記第２、第３の入出力端子間のアイソレーション条件を満たすように定めることを特徴とする。
【００２５】
第２の技術手段は、前記第１の技術手段に記載の電力分配合成回路において、前記第１ないし第３の入出力端子に接続される負荷インピーダンスを実数であるＺ０、前記周波数をｆ０としたときに、
【００２６】
【数４】
2008131622.tif 000003
としたことを特徴とする。
【００２７】
第３の技術手段は、前記第１の技術手段に記載の電力分配合成回路において、前記複合回路が、抵抗値Ｒの前記第１の抵抗素子とインダクタンスＬ２の前記第２のインダクタとの並列回路からなっている場合、前記第１ないし第３の入出力端子に接続される負荷インピーダンスを実数であるＺ０、前記周波数をｆ０としたときに、
【００２８】
【数５】
2008131622.tif 000004
としたことを特徴とする。
【００２９】
第４の技術手段は、前記第１の技術手段に記載の電力分配合成回路において、前記複合回路が、抵抗値Ｒの前記第１の抵抗素子とインダクタンスＬ２の前記第２のインダクタとの直列回路からなっている場合、前記第１ないし第３の入出力端子に接続される負荷インピーダンスを実数であるＺ０、前記周波数をｆ０としたときに、
【００３０】
【数６】
2008131622.tif 000005
としたことを特徴とする。
【００３１】
第５の技術手段は、前記第１ないし第４の技術手段のいずれかに記載の電力分配合成回路において、当該電力分配合成回路の配置構成として、前記第１のインダクタと前記第２のインダクタとの間に、前記第２、第３のキャパシタおよび前記第１の抵抗素子を配置し、前記第１のインダクタと前記第２のインダクタとを離した位置に配置することを特徴とする。
【発明の効果】
【００３２】
本発明の電力分配合成回路によれば、前述したような各技術手段から構成されているので、以下のごとき効果を奏することができる。
【００３３】
すなわち、電力分配合成回路を集中定数素子のみで構成し、設計目標とする設計周波数における第１ないし第３の入出力端子での入出力整合条件、および、第１、第２の入出力端子間と第１、第３の入出力端子間とに対する電力分配・合成比を等しくする条件を満たすように、かつ、前記複合回路の合成インピーダンスＺ１を、前記周波数における前記第２、第３の入出力端子間のアイソレーション条件を満たすように、各集中定数素子の回路定数を定めることにし、しかも、配置構成として、インダクタとキャパシタとの組み合わせ方法を工夫したことにより、二つのインダクタを離して配置することができ、而して、インダクタ間の電磁的な結合を抑えることができ、入出力端子間のアイソレーション特性の劣化を抑止しつつ、回路寸法の小型化を達成することができる。これにより、小型化・高集積化が要求されるモノリシックマイクロ波集積回路としても好適に適用することができる電力分配合成回路を実現することができる。
【００３４】
さらに説明すれば、本発明においては、前述のように、電力分配合成回路を集中定数素子のみで構成し、しかも、インダクタとキャパシタとの組み合わせ方法を工夫したことにより、二つのインダクタを離して配置することができるので、従来技術における図１８の回路構成で発生するインダクタ間の電磁的な結合を抑えることができる。また、従来技術における図１９の回路構成とは異なり、二つのキャパシタの間に大型のインダクタを配置する構成とはしていないため、付加的な伝送線路を配置することが不要になり、従来技術における図１９の回路構成で発生するレイアウト構成上の制約を緩和することができる。したがって、小型化が可能で、かつ、入出力端子間のアイソレーション特性の劣化を抑えた電力分配合成回路を提供することができるので、小型化・高集積化が要求されるモノリシックマイクロ波集積回路へも好適に適用することができる。
【発明を実施するための最良の形態】
【００３５】
以下、図面を用いて本発明の実施の形態について詳細に説明する。
【００３６】
（実施の形態１）
図１は、本発明の実施の形態１の電力分配合成回路の構成を示す回路図である。
【００３７】
図１において、１，２，３は入出力端子、４はキャパシタンスＣ１のキャパシタ、５ａ，５ｂは共に同じキャパシタンスＣ２のキャパシタ、６はインダクタンスＬ１のインダクタ、７はインダクタンスＬ２のインダクタ、８は抵抗値Ｒの抵抗素子である。９は抵抗値Ｒの抵抗素子８とインダクタンスＬ２のインダクタ７とを含む合成インピーダンスがＺ１となる複合回路である。
【００３８】
図１に示す本実施の形態１の電力分配合成回路は、第１の入出力端子１に一端が接続され、他端が接地された第１のキャパシタ４と、第１の入出力端子１に一端が接続されたインダクタ６と、第１のインダクタ６の他端に一端が接続され、第２の入出力端子２に他端が接続されたキャパシタ５ａと、第１のインダクタ６の他端に一端が接続され、第３の入出力端子３に他端が接続されたキャパシタ５ｂと、第２の入出力端子２に一端が接続され、第３の入出力端子３に他端が接続された、第１の抵抗素子８と第２のインダクタ７とを含む合成インピーダンスがＺ１となる複合回路９とを有する。
【００３９】
ここで、設計目標とする設計周波数ｆ０における入出力端子１，２，３での入出力整合条件、入出力端子１と入出力端子２間、および、入出力端子１と入出力端子３間に対する電力分配・合成比を等しくする条件、さらに、入出力端子２と入出力端子３との間のアイソレーション条件を満足するための定数を求めることにする。
【００４０】
入出力端子１，２，３に接続される負荷インピーダンスを実数であるＺ０と仮定し、図１の電力分配合成回路を入出力端子２および入出力端子３から同相励振した場合の等価回路図を図２に、入出力端子２および入出力端子３から逆相励振した場合の等価回路図を図３に示す。
【００４１】
図２の等価回路図において、１１，１２は入出力端子、１４はキャパシタンス（Ｃ１／２）のキャパシタ、１５はキャパシタンスＣ２のキャパシタ、１６はインダクタンス２Ｌ１のインダクタである。
【００４２】
また、図３の等価回路図において、２２は入出力端子、２５はキャパシタンスＣ２のキャパシタ、２９は合成インピーダンスが（Ｚ１／２）となる複合回路である。
【００４３】
図２の等価回路図より、図１の電力分配合成回路に関し、設計周波数ｆ０における入出力端子１，２，３での入出力整合条件、および、入出力端子１と入出力端子２間、および、入出力端子１と入出力端子３間に対する電力分配・合成比を等しくする条件として、
【００４４】
【数７】
2008131622.tif 000006
が得られる。
【００４５】
さらに、図３の等価回路図より、入出力端子２と入出力端子３との間のアイソレーション条件として、
【００４６】
【数８】
2008131622.tif 000007
が得られる。
【００４７】
以上より、Ｃ２を変数として、その他のＣ１，Ｌ１，Ｚ１を（１）式から（３）式で表される値に設定すれば良いことがわかる。
【００４８】
この場合、入出力端子１から高周波信号を入力すると、（１／２）ずつに分配された当該高周波信号が入出力端子２および入出力端子３から同相で出力される。また、入出力端子２から高周波信号を入力すると、入出力端子３では、合成インピーダンスがＺ１となる複合回路９を通過した当該高周波信号と、キャパシタ５ａ，５ｂを通過した当該高周波信号とが等振幅かつ逆相で合成されるため、入出力端子３からは出力されない。
【００４９】
以上のように、本実施の形態１の図１に示す電力分配合成回路においては、入出力端子１とアース間に接続したキャパシタンスＣ１のキャパシタ４と、入出力端子１に一端を接続したインダクタンスＬ１のインダクタ６と、インダクタ６の他端と入出力端子２間に接続したキャパシタンスＣ２のキャパシタ５ａと、インダクタ６の他端と入出力端子３間に接続したキャパシタンスＣ２のキャパシタ５ｂと、入出力端子２，３間に接続した、抵抗素子８とインダクタ７とを含む合成インピーダンスがＺ１の複合回路９と、を有する電力分配合成回路において、入出力端子１，２，３に接続される負荷インピーダンスを実数のＺ０、設計周波数をｆ０としたとき、キャパシタ４のキャパシタンスＣ１、キャパシタ５ａ，５ｂのキャパシタンスＣ２およびインダクタ６のインダクタンスＬ１のそれぞれを、設計目標とする設計周波数ｆ０における入出力端子１，２，３での入出力整合条件、および、入出力端子１，２間と入出力端子１，３間とに対する電力分配・合成比を等しくする条件を満たすように、すなわち、前述の（１）式、（２）式が成立するように定める。
【００５０】
さらに、複合回路９の合成インピーダンスＺ１を、設計周波数ｆ０における入出力端子２，３間のアイソレーション条件を満たすように、すなわち、前述の（３）式が成立するように定める。
【００５１】
さらには、電力分配合成回路の配置構成として、インダクタ６とインダクタ７との間に、キャパシタ５ａ，５ｂおよび抵抗素子８を配置し、インダクタ６とインダクタ７とを離した位置に配置することも可能である。
【００５２】
したがって、本実施の形態１の電力分配合成回路は、小型化が可能で、かつ、入出力端子間のアイソレーション特性の劣化を抑えた電力分配合成回路を提供することができ、小型化・高集積化が要求されるモノリシックマイクロ波集積回路へも好適に適用することができる。
【００５３】
（実施の形態２）
図４は、本発明の実施の形態２の電力分配合成回路の構成を示す回路図である。
【００５４】
図４において、３１，３２，３３は入出力端子、３４はキャパシタンスＣ１のキャパシタ、３５ａ，３５ｂは共に同じキャパシタンスＣ２のキャパシタ、３６はインダクタンスＬ１のインダクタ、３７はインダクタンスＬ２のインダクタ、３８は抵抗値Ｒの抵抗素子である。
【００５５】
図４に示す本実施の形態２の電力分配合成回路は、第１の入出力端子３１に一端が接続され、他端が接地された第１のキャパシタ３４と、第１の入出力端子３１に一端が接続されたインダクタ３６と、第１のインダクタ３６の他端に一端が接続され、第２の入出力端子３２に他端が接続されたキャパシタ３５ａと、第１のインダクタ３６の他端に一端が接続され、第３の入出力端子３３に他端が接続されたキャパシタ３５ｂと、第２の入出力端子３２に一端が接続され、第３の入出力端子３３に他端が接続された、第１の抵抗素子３８と第２のインダクタ３７との並列回路とを有する。すなわち、本実施の形態２の電力分配合成回路は、実施の形態１において図１に示した電力分配合成回路の複合回路９が、抵抗値Ｒの第１の抵抗素子３８とインダクタンスＬ２の第２のインダクタ３７との並列回路からなっている場合に相当している。
【００５６】
ここで、設計目標とする設計周波数ｆ０における入出力端子３１，３２，３３での入出力整合条件、入出力端子３１と入出力端子３２間、および、入出力端子３１と入出力端子３３間に対する電力分配・合成比を等しくする条件、さらに、入出力端子３２と入出力端子３３との間のアイソレーション条件を満足するための定数を求めることにする。
【００５７】
入出力端子３１，３２，３３に接続される負荷インピーダンスを実数であるＺ０と仮定し、図４の電力分配合成回路を入出力端子３２および入出力端子３３から同相励振した場合の等価回路図を図５に、入出力端子３２および入出力端子３３から逆相励振した場合の等価回路図を図６に示す。
【００５８】
図５において、４１，４２は入出力端子、４４はキャパシタンス（Ｃ１／２）のキャパシタ、４５はキャパシタンスＣ２のキャパシタ、４６はインダクタンス２Ｌ１のインダクタである。
【００５９】
また、図６において、５２は入出力端子、５５はキャパシタンスＣ２のキャパシタ、５７はインダクタンス（Ｌ２／２）のインダクタ、５８は抵抗値（Ｒ／２）の抵抗素子である。
【００６０】
図５の等価回路図より、図４の電力分配合成回路に関し、設計周波数ｆ０における入出力端子３１，３２，３３での入出力整合条件、および、入出力端子３１と入出力端子３２間、および、入出力端子３１と入出力端子３３間に対する電力分配・合成比を等しくする条件として、
【００６１】
【数９】
2008131622.tif 000008
が得られる。
【００６２】
さらに、図６の等価回路図、および、（４）、（５）式より、入出力端子３２と入出力端子３３との間のアイソレーション条件として、
【００６３】
【数１０】
2008131622.tif 000009
が得られる。
【００６４】
以上より、Ｃ２を変数として、その他のＣ１，Ｌ１，Ｒ，Ｌ２を（４）式から（７）式で表される値に設定すれば良いことがわかる。
【００６５】
この場合、入出力端子３１から高周波信号を入力すると、（１／２）ずつに分配された当該高周波信号が入出力端子３２および入出力端子３３から同相で出力される。また、入出力端子３２から高周波信号を入力すると、入出力端子３３では抵抗値Ｒの抵抗素子３８とインダクタンスＬ２のインダクタ３７とを通過した当該高周波信号と、キャパシタ３５ａ，３５ｂを通過した当該高周波信号とが等振幅かつ逆相で合成されるため、入出力端子３３からは出力されない。
【００６６】
図７は、本発明の実施の形態２に基づく電力分配合成回路の具体例を示す回路図である。
【００６７】
図７において、６１，６２，６３は入出力端子、６４，６５ａ，６５ｂはキャパシタンスＣのキャパシタ、６６はインダクタンスＬのインダクタ、６７はインダクタンス２Ｌのインダクタ、６８は抵抗値Ｒの抵抗素子であり、本電力分配合成回路は、図４において、
【００６８】
【数１１】
2008131622.tif 000010
に設定した場合に相当する。
【００６９】
ここで、設計周波数ｆ０をｆ０＝１ＧＨｚとし、入出力端子６１，６２，６３に接続される負荷インピーダンスＺ０をＺ０＝５０Ωとし、また、インダクタ６６のインダクタンスＬをＬ＝｛Ｚ０／（２πｆ０）｝＝７．９６ｎＨ、インダクタ６７のインダクタンス(２Ｌ)を２Ｌ＝｛Ｚ０／（πｆ０）｝＝１５．９ｎＨとし、また、キャパシタ６４，６５ａ，６５ｂのキャパシタンスＣをＣ＝｛１／（２πｆ０Ｚ０）｝＝３．１８ｐＦとし、さらに、抵抗素子６８の抵抗値ＲをＲ＝２Ｚ０＝１００Ωと仮定する。
【００７０】
図８は、前述の数値例の回路定数を用いた場合における、図７に示した本実施の形態２の電力分配合成回路における周波数特性について、順方向伝達係数Ｓ２１、入力反射係数Ｓ１１，Ｓ２２、アイソレーションＳ３２の数値シミュレーション結果を示す説明図である。
【００７１】
図８より、図７の電力分配合成回路の具体例においては、周波数ｆ＝０．９４ＧＨｚ〜１．０６ＧＨｚにおいて、入出力端子６１から入出力端子６２，６３へ電力を分配する際の分配損失として（３．０５±０．０５）ｄＢ、入出力端子６１,６２，６３における入力反射量として−２０ｄＢ以下、入出力端子６２,６３間のアイソレーションとして２０ｄＢ以上の特性が得られていることがわかる。
【００７２】
図９は、図４の電力分配合成回路の配置構成例を示す配置図である。図９に示す配置構成のように、電力分配合成回路を集中定数素子のみで構成し、しかも、インダクタとキャパシタとの組み合わせ方法を工夫して、電力分配合成回路の配置構成として、インダクタ３６とインダクタ３７との間に、キャパシタ３５ａ，３５ｂおよび抵抗素子３８を配置したことにより、二つのインダクタ３６，３７を離して配置することができ、而して、図１８で問題となるインダクタ間の電磁的な結合を抑えることができ、入出力端子間のアイソレーション特性の劣化を抑えることができる。また、図１９のように二つのキャパシタの間に大型のインダクタを配置しないため、付加的な伝送線路が不要になり、而して、図１９で問題となるレイアウト構成上の制約を緩和することができ、入出力端子間のアイソレーション特性の劣化を抑えることができる。
【００７３】
以上のように、図４に示す本実施の形態２の電力分配合成回路として、実施の形態１の図１に示した電力分配合成回路の複合回路９を、抵抗値Ｒの第１の抵抗素子３８とインダクタンスＬ２の第２のインダクタ３７との並列回路によって構成して、入出力端子３２，３３の間を接続する回路構成を採用した場合においては、前述した（４）式ないし（７）式が成立する集中定数素子を採用することにより、小型化が可能で、かつ、入出力端子間のアイソレーション特性の劣化を抑えた電力分配合成回路を提供することができ、小型化・高集積化が要求されるモノリシックマイクロ波集積回路へも好適に適用することができる。
【００７４】
（実施の形態３）
図１０は、本発明の実施の形態３の電力分配合成回路の構成を示す回路図である。
【００７５】
図１０において、７１，７２，７３は入出力端子、７４はキャパシタンスＣ１のキャパシタ、７５ａ，７５ｂは共に同じキャパシタンスＣ２のキャパシタ、７６はインダクタンスＬ１のインダクタ、７７はインダクタンスＬ２のインダクタ、７８は抵抗値Ｒの抵抗素子である。
【００７６】
図１０に示す本実施の形態３の電力分配合成回路は、第１の入出力端子７１に一端が接続され、他端が接地された第１のキャパシタ７４と、第１の入出力端子７１に一端が接続されたインダクタ７６と、第１のインダクタ７６の他端に一端が接続され、第２の出力端子７２に他端が接続されたキャパシタ７５ａと、第１のインダクタ７６の他端に一端が接続され、第３の出力端子７３に他端が接続されたキャパシタ７５ｂと、第２の入出力端子７２に一端が接続され、第３の入出力端子７３に他端が接続された、第１の抵抗素子７８と第２のインダクタ７７との直列回路とを有する。すなわち、本実施の形態３の電力分配合成回路は、実施の形態１において図１に示した電力分配合成回路の複合回路９が、抵抗値Ｒの第１の抵抗素子７８とインダクタンスＬ２の第２のインダクタ７７との直列回路からなっている場合に相当している。
【００７７】
ここで、設計目標とする設計周波数ｆ０における入出力端子７１，７２，７３での入出力整合条件、入出力端子７１と入出力端子７２間、および、入出力端子７１と入出力端子７３間に対する電力分配・合成比を等しくする条件、さらに、入出力端子７２と入出力端子７３との間のアイソレーション条件を満足するための定数を求めることにする。
【００７８】
入出力端子７１，７２，７３に接続される負荷インピーダンスを実数であるＺ０と仮定し、図１０の電力分配合成回路を入出力端子７２および入出力端子７３から同相励振した場合の等価回路図を図１１に、入出力端子７２および入出力端子７３から逆相励振した場合の等価回路図を図１２に示す。
【００７９】
図１１において、８１，８２は入出力端子、８４はキャパシタンス（Ｃ１／２）のキャパシタ、８５はキャパシタンスＣ２のキャパシタ、８６はインダクタンス２Ｌ１のインダクタである。
【００８０】
また、図１２において、９２は入出力端子、９５はキャパシタンスＣ２のキャパシタ、９７はインダクタンス（Ｌ２／２）のインダクタ、９８は抵抗値（Ｒ／２）の抵抗素子である。
【００８１】
図１１の等価回路図より、図１０の電力分配合成回路に関し、設計周波数ｆ０における入出力端子７１，７２，７３での入出力整合条件、および、入出力端子７１と入出力端子７２間、および、入出力端子７１と入出力端子７３間に対する電力分配・合成比を等しくする条件として、
【００８２】
【数１２】
2008131622.tif 000011
が得られる。さらに、図１２の等価回路図、および、（１２）、（１３）式より、入出力端子７２と入出力端子７３との間のアイソレーション条件として、
【００８３】
【数１３】
2008131622.tif 000012
が得られる。
【００８４】
以上より、Ｃ２を変数として、その他のＣ１，Ｌ１，Ｒ，Ｌ２を（１２）式から（１５）式で表される値に設定すれば良いことがわかる。
【００８５】
この場合、入出力端子７１から高周波信号を入力すると、（１／２）ずつに分配された当該高周波信号が入出力端子７２および入出力端子７３から同相で出力される。また、入出力端子７２から高周波信号を入力すると、入出力端子７３では抵抗値Ｒの抵抗素子７８とインダクタンスＬ２のインダクタ７７とを通過した当該高周波信号と、キャパシタ７５ａ，７５ｂを通過した当該高周波信号とが等振幅かつ逆相で合成されるため、入出力端子７３からは出力されない。
【００８６】
図１３は、本発明の実施の形態３に基づく電力分配合成回路の具体例を示す回路図である。
【００８７】
図１３において、１０１，１０２，１０３は入出力端子、１０４，１０５ａ，１０５ｂはキャパシタンスＣのキャパシタ、１０６，１０７はインダクタンスＬのインダクタ、１０８は抵抗値Ｒの抵抗素子であり、本電力分配合成回路は、図１０において、
【００８８】
【数１４】
2008131622.tif 000013
に設定した場合に相当する。
【００８９】
ここで、設計周波数ｆ０をｆ０＝１ＧＨｚとし、入出力端子１０１，１０２，１０３に接続される負荷インピーダンスＺ０をＺ０＝５０Ωとし、また、インダクタ１０６，１０７のインダクタンスＬをＬ＝｛Ｚ０／（２πｆ０）｝＝７．９６ｎＨとし、また、キャパシタ１０４，１０５ａ，１０５ｂのキャパシタンスＣをＣ＝｛１／（２πｆ０Ｚ０）｝＝３．１８ｐＦとし、さらに、抵抗素子１０８の抵抗値ＲをＲ＝Ｚ０＝５０Ωと仮定する。
【００９０】
図１４は、前述の数値例の回路定数を用いた場合における、図１３に示した本実施の形態３の電力分配合成回路における周波数特性について、順方向伝達係数Ｓ２１、入力反射係数Ｓ１１，Ｓ２２、アイソレーションＳ３２の数値シミュレーション結果を示す説明図である。
【００９１】
図１４より、図１３の電力分配合成回路の具体例においては、周波数ｆ＝０．９４ＧＨｚ〜１．０６ＧＨｚにおいて、入出力端子１０１から入出力端子１０２，１０３へ電力を分配する際の分配損失として（３．０５±０．０５）ｄＢ、入出力端子１０１,１０２，１０３における入力反射量として−２０ｄＢ以下、入出力端子１０２,１０３間のアイソレーションとして２０ｄＢ以上の特性が得られていることがわかる。
【００９２】
図１５は、図１０の電力分配合成回路の配置構成例を示す配置図である。ここで、符号７８ａ，７８ｂは、抵抗値Ｒの抵抗素子７８をレイアウトの対称性を保つために二つの抵抗値（Ｒ／２）の抵抗素子に分割して配置したものを示している。図１５に示す配置構成のように、電力分配合成回路を集中定数素子のみで構成し、しかも、インダクタとキャパシタとの組み合わせ方法を工夫して、電力分配合成回路の配置構成として、インダクタ７６とインダクタ７７との間に、キャパシタ７５ａ，７５ｂおよび抵抗素子７８ａ，７８ｂを配置したことにより、二つのインダクタ７６，７７を離して配置することができ、而して、図１８で問題となるインダクタ間の電磁的な結合を抑えることができ、入出力端子間のアイソレーション特性の劣化を抑えることができる。また、図１９のように二つのキャパシタの間に大型なインダクタを配置しないため、付加的な伝送線路が不要になり、而して、図１９で問題となるレイアウト構成上の制約を緩和することができ、入出力端子間のアイソレーション特性の劣化を抑えることができる。
【００９３】
以上のように、図１０に示す本実施の形態３の電力分配合成回路として、実施の形態１の図１に示した電力分配合成回路の複合回路９を、抵抗値Ｒの第１の抵抗素子７８とインダクタンスＬ２の第２のインダクタ７７との直列回路によって構成して、入出力端子７２，７３の間を接続する回路構成を採用した場合においては、前述した（１２）式ないし（１５）式が成立する集中定数素子を採用することにより、小型化が可能で、かつ、入出力端子間のアイソレーション特性の劣化を抑えた電力分配合成回路を提供することができ、小型化・高集積化が要求されるモノリシックマイクロ波集積回路へも好適に適用することができる。
【００９４】
前述の実施の形態２，３においては、図１６に示した分布定数線路を組み合わせた従来の電力分配合成回路に比べてはもちろんのこと、さらに、図１７に示した集中定数素子を組み合わせた他の従来の電力分配合成回路に比較しても、小型化を図ることができる。すなわち、図１７の従来の電力分配合成回路の場合は、インダクタンスが｛Ｚ０／（２１／２πｆ０）｝のインダクタを４個使用している。一方、前述した本発明に係る実施の形態２，３の電力分配合成回路の場合では、具体例として図７、図１３に示したように、インダクタンスが｛Ｚ０／（２πｆ０）｝あるいは｛Ｚ０／（πｆ０）｝のインダクタを２個使用している。そのため、本発明の実施の形態においては、インダクタの個数が従来の場合の半分で済み、かつ、インダクタンスの合計も｛３×（２１／２）／８｝あるいは｛（２１／２）／４｝で済むという二重の面積削減効果が得られる。
【００９５】
したがって、前述した本発明に係る実施の形態２，３の電力分配合成回路においては、大型のインダクタの使用がチップ面積の小型化の妨げとなってしまうモノリシックマイクロ波集積回路への適用に対しても有効である。
【００９６】
また、前述した実施の形態２，３においては、図９、図１５に示すように、図１８に示した集中定数素子を組み合わせた従来の電力分配合成回路で生じていたインダクタ間の電磁的な結合を抑えることができ、入出力端子間のアイソレーション特性の劣化を抑えることができる。さらに、図１９に示した集中定数素子を組み合わせた従来の電力分配合成回路のように、二つのキャパシタの間に大型のインダクタを配置しないため、付加的な伝送線路が不要になり、レイアウト構成上の制約を緩和することができ、入出力端子間のアイソレーション特性の劣化を抑えることができる。
【００９７】
したがって、小型化・高集積化が要求されるモノリシックマイクロ波集積回路への適用に好適で、かつ、入出力端子間のアイソレーション特性の劣化を抑えた電力分配合成回路を提供することができる。
【００９８】
なお、以上に述べた実施の形態は、全て、本発明に係る電力分配合成回路の実施の形態を例示的に示すものであって、限定的に示すものではなく、本発明は、他の種々の変形態様および変更態様であっても実施することができる。すなわち、本発明の技術的範囲は、特許請求の範囲およびその均等範囲によってのみ規定されるものである。
【図面の簡単な説明】
【００９９】
【図１】本発明の実施の形態１の電力分配合成回路の構成を示す回路図である。
【図２】図１の電力分配合成回路を入出力端子２および入出力端子３から同相励振した場合の等価回路図である。
【図３】図１の電力分配合成回路を入出力端子２および入出力端子３から逆相励振した場合の等価回路図である。
【図４】本発明の実施の形態２の電力分配合成回路の構成を示す回路図である。
【図５】図４の電力分配合成回路を入出力端子３２および入出力端子３３から同相励振した場合の等価回路図である。
【図６】図４の電力分配合成回路を入出力端子３２および入出力端子３３から逆相励振した場合の等価回路図である。
【図７】本発明の実施の形態２に基づく電力分配合成回路の具体例を示す回路図である。
【図８】実施の形態２の電力分配合成回路の周波数特性について、順方向伝達係数Ｓ２１、入力反射係数Ｓ１１，Ｓ２２、アイソレーションＳ３２の数値シミュレーション結果の一例を示す説明図である。
【図９】図４の電力分配合成回路の配置構成例を示す配置図である。
【図１０】本発明の実施の形態３の電力分配合成回路の構成を示す回路図である。
【図１１】図１０の電力分配合成回路を入出力端子７２および入出力端子７３から同相励振した場合の等価回路図である。
【図１２】図１０の電力分配合成回路を入出力端子７２および入出力端子７３から逆相励振した場合の等価回路図である。
【図１３】本発明の実施の形態３に基づく電力分配合成回路の具体例を示す回路図である。
【図１４】実施の形態３の電力分配合成回路の周波数特性について、順方向伝達係数Ｓ２１、入力反射係数Ｓ１１，Ｓ２２、アイソレーションＳ３２の数値シミュレーション結果の一例を示す説明図である。
【図１５】図１０の電力分配合成回路の配置構成例を示す配置図である。
【図１６】分布定数線路を組み合わせた従来の電力分配合成回路の構成を示す回路図である。
【図１７】集中定数素子を組み合わせた従来の電力分配合成回路の構成（その１）を示す回路図である。
【図１８】集中定数素子を組み合わせた従来の電力分配合成回路の構成（その２）を示す回路図である。
【図１９】集中定数素子を組み合わせた従来の電力分配合成回路の構成（その３）を示す回路図である。
【図２０】図１８の電力分配合成回路の配置構成例を示す配置図である。
【図２１】図１９の電力分配合成回路の配置構成例を示す配置図である。
【符号の説明】
【０１００】
１，２，３…入出力端子、４…キャパシタンスＣ１のキャパシタ、５ａ，５ｂ…キャパシタンスＣ２のキャパシタ、６…インダクタンスＬ１のインダクタ、７…インダクタンスＬ２のインダクタ、８…抵抗値Ｒの抵抗素子、９…合成インピーダンスがＺ１の複合回路、１１，１２…入出力端子、１４…キャパシタンス（Ｃ１／２）のキャパシタ、１５…キャパシタンスＣ２のキャパシタ、１６…インダクタンス２Ｌ１のインダクタ、２２…入出力端子、２５…キャパシタンスＣ２のキャパシタ、２９…合成インピーダンスが（Ｚ１／２）の複合回路、３１，３２，３３…入出力端子、３４…キャパシタンスＣ１のキャパシタ、３５ａ，３５ｂ…キャパシタンスＣ２のキャパシタ、３６…インダクタンスＬ１のインダクタ、３７…インダクタンスＬ２のインダクタ、３８…抵抗値Ｒの抵抗素子、４１，４２…入出力端子、４４…キャパシタンス（Ｃ１／２）のキャパシタ、４５…キャパシタンスＣ２のキャパシタ、４６…インダクタンス２Ｌ１のインダクタ、５２…入出力端子、５５…キャパシタンスＣ２のキャパシタ、５７…インダクタンス（Ｌ２／２）のインダクタ、５８…抵抗値（Ｒ／２）の抵抗素子、６１，６２，６３…入出力端子、６４，６５ａ，６５ｂ…キャパシタンスＣのキャパシタ、６６…インダクタンスＬのインダクタ、６７…インダクタンス２Ｌのインダクタ、６８…抵抗値Ｒの抵抗素子、７１，７２，７３…入出力端子、７４…キャパシタンスＣ１のキャパシタ、７５ａ，７５ｂ…キャパシタンスＣ２のキャパシタ、７６…インダクタンスＬ１のインダクタ、７７…インダクタンスＬ２のインダクタ、７８…抵抗値Ｒの抵抗素子、７８ａ，７８ｂ…抵抗値（Ｒ／２）の抵抗素子、８１，８２…入出力端子、８４…キャパシタンス（Ｃ１／２）のキャパシタ、８５…キャパシタンスＣ２のキャパシタ、８６…インダクタンス２Ｌ１のインダクタ、９２…入出力端子、９５…キャパシタンスＣ２のキャパシタ、９７…インダクタンス（Ｌ２／２）のインダクタ、９８…抵抗値（Ｒ／２）の抵抗素子、１０１，１０２，１０３…入出力端子、１０４，１０５ａ，１０５ｂ…キャパシタンスＣのキャパシタ、１０６，１０７…インダクタンスＬのインダクタ、１０８…抵抗値Ｒの抵抗素子、１１１，１１２，１１３…入出力端子、１１４…抵抗値Ｒの抵抗素子、１１５，１１６…周波数ｆ０での電気長が９０度の分布定数線路、１２１，１２２，１２３…入出力端子、１２４…抵抗値Ｒの抵抗素子、１２５，１２６，１２７，１２８…インダクタンスＬのインダクタ、１２９，１３０…キャパシタンスＣのキャパシタ、１３１，１３２，１３３…入出力端子、１３４，１３５…キャパシタンスＣのキャパシタ、１３６，１３７…インダクタンスＬのインダクタ、１３８…抵抗値Ｒの抵抗素子、１４１，１４２，１４３…入出力端子、１４４，１４５…キャパシタンスＣのキャパシタ、１４６，１４７…インダクタンスＬのインダクタ、１４８…抵抗値Ｒの抵抗素子。
【図１】
2008131622.tif 000017
【図２】
2008131622.tif 000018
【図３】
2008131622.tif 000019
【図４】
2008131622.tif 000020
【図５】
2008131622.tif 000021
【図６】
2008131622.tif 000022
【図７】
2008131622.tif 000023
【図８】
2008131622.tif 000024
【図９】
2008131622.tif 000025
【図１０】
2008131622.tif 000026
【図１１】
2008131622.tif 000027
【図１２】
2008131622.tif 000028
【図１３】
2008131622.tif 000029
【図１４】
2008131622.tif 000030
【図１５】
2008131622.tif 000031
【図１６】
2008131622.tif 000032
【図１７】
2008131622.tif 000033
【図１８】
2008131622.tif 000034
【図１９】
2008131622.tif 000035
【図２０】
2008131622.tif 000036
【図２１】
2008131622.tif 000037