(57)【要約】【課題】下部電極で生じる剥離を防止し、信頼性が高い強誘電体又は高誘電体キャパシタを含む半導体記憶装置を得られるようにする。【解決手段】半導体基板１の上に形成された第１の絶縁層４と、該第１の絶縁層４に形成されたコンタクトプラグ９と、該コンタクトプラグ９と電気的に接続され、下部電極１２、容量絶縁膜１８及び上部電極１９からなる容量素子２０とを備えた半導体記憶装置である。下部電極１２は、導電性バリア膜１３と該導電性バリア膜１３の上に形成された電極膜１４とからなる。導電性バリア膜１３は、ＴｉＡｌＮ膜１５、Ｉｒ膜１６及びＩｒＯｘ膜１７からなり、ＴｉＡｌＮ膜１５に凹部２６が形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の上に形成された絶縁層と、該絶縁層に形成されたコンタクトプラグと、該コンタクトプラグと電気的に接続され、下部電極、容量絶縁膜及び上部電極からなる容量素子とを備えた半導体記憶装置であって、
前記下部電極は、少なくとも１層の導電性バリア膜と該導電性バリア膜の上に形成された電極膜とからなり、前記導電性バリア膜には凹部が形成されていることを特徴とする半導体記憶装置。
【請求項２】
前記下部電極は１層又は２層以上の導電性バリア膜により構成される導電性バリア層と前記電極膜とからなり、前記凹部は前記導電性バリア膜の最下層に形成され、前記導電性バリア層の最下層の上に形成される他の導電性バリア膜又は前記電極膜は、前記凹部を埋め込むように形成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
半導体基板の上に形成された絶縁層と、該絶縁層に形成されたコンタクトプラグと、該コンタクトプラグと電気的に接続され、下部電極、容量絶縁膜及び上部電極からなる容量素子とを備えた半導体記憶装置であって、
前記下部電極は、導電性バリア膜と該導電性バリア膜の上に形成された電極膜とからなり、前記導電性バリア膜の下には凹部を有する層が形成されており、前記導電性バリア層は前記凹部を埋め込むように形成されていることを特徴とする半導体記憶装置。
【請求項４】
前記導電性バリア膜は、ＴｉＡｌＮ膜、Ｉｒ膜及びＩｒＯｘ膜の少なくとも１つであることを特徴とする、請求項１〜３のいずれか１項に記載の記載の半導体記憶装置。
【請求項５】
前記凹部は、ホールであることを特徴とする請求項１〜４のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記凹部は、溝であることを特徴とする請求項１〜４のいずれか１項に記載の半導体記憶装置。
【請求項７】
前記凹部は、前記下部電極と前記コンタクトプラグとの接続部の周辺部に設けられていることを特徴とする請求項１〜６のいずれか１項に記載の半導体記憶装置。
【請求項８】
前記凹部は、前記下部電極と前記コンタクトプラグとの接続部を挟んでその両側に設けられていることを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記凹部は、前記下部電極と前記コンタクトプラグとの接続部を中心にして４方向に設けられていることを特徴とする請求項７に記載の半導体記憶装置。
【請求項１０】
半導体基板の上に絶縁層を形成する工程と、
前記絶縁層にコンタクトプラグを形成する工程と、
前記絶縁層の上に、前記コンタクトプラグと電気的に接続する容量素子を形成する工程とを備え、
前記容量素子を形成する工程は、前記絶縁層の上に凹部を有する第１の導電性バリア膜を形成し、前記凹部に第２の導電性バリア膜又は電極膜を埋め込むように下部電極を形成する工程と、前記下部電極の上に容量絶縁膜を形成する工程と、前記容量絶縁膜の上に上部電極を形成する工程とを含むことを特徴とする半導体記憶装置の製造方法。
【請求項１１】
半導体基板の上に絶縁層を形成する工程と、
前記絶縁層にコンタクトプラグを形成する工程と、
前記絶縁層における前記コンタクトプラグの周辺部に凹部を形成する工程と、
前記絶縁層の上に、前記コンタクトプラグと電気的に接続する容量素子を形成する工程とを備え、
前記容量素子を形成する工程は、前記絶縁層の上に形成された前記凹部に第１の導電性バリア膜又は電極膜を埋め込むように下部電極を形成する工程と、前記下部電極の上に容量絶縁膜を形成する工程と、前記容量絶縁膜の上に上部電極を形成する工程とを含むことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体又は高誘電体キャパシタを含む半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
従来より、Ｗ（タングステン）プラグ上に強誘電体キャパシタが形成されたスタック型強誘電体メモリ（ＦｅＲＡＭ）において、強誘電体材料を結晶化させるために酸素雰囲気での熱処理が行われ、この熱処理の際に、一般的に酸化しやすいＷプラグが酸化されてしまうことを防止するために、強誘電体キャパシタの下部電極の下に酸素バリア膜が形成されている。また、一般的に金属酸化物からなる強誘電体層が、水素により還元されることを防止するため、強誘電体キャパシタの下部電極の下には水素バリア膜も形成されている。
【０００３】
このように、ＦｅＲＡＭの特性が劣化することを防止するため、強誘電体キャパシタの下部電極は、電極膜と複数のバリア膜とからなる積層膜で構成されていることが多い。しかしながら、このような積層膜は異なる材料からなる膜が積層されて形成されているため、熱応力が加えられること等に対して剥離しやすいという問題がある。この問題に対し、強誘電体キャパシタの下部電極における剥離を防止する方法が、特許文献１に記載されている。
【０００４】
図８は、特許文献１に記載された従来のＦｅＲＡＭの断面構成を示している。
【０００５】
図８に示すように、半導体基板１０１の上の絶縁層１０２には、チタン及び窒化チタン（Ｔｉ及びＴｉＮ）からなる密着層１０３とＷ膜１０４とからなるＷプラグ１０５が形成されている。Ｗプラグ１０５の上には、下部電極１１０、容量絶縁膜１１１及び上部電極１１２からなる強誘電体キャパシタが形成されており、Ｗプラグ１０５と下部電極１１０とは電気的に接続されている。下部電極１１０は、窒化アルミニウムチタン（ＴｉＡｌＮ）膜１０６、イリジウム（Ｉｒ）膜１０７及び酸化イリジウム（ＩｒＯｘ）膜１０８からなるバリア膜並びにプラチナ（Ｐｔ）膜からなる電極膜１０９で構成された積層膜である。ここで、Ｗプラグ１０５の上にＴｉＡｌＮ膜１０６を形成した理由は、Ｗプラグの酸化を防止するためである。柱状構造を有し、且つ耐酸化性に優れるＴｉＡｌＮ膜１０６は、ウェハ全面にＴｉＡｌＮ膜をスパッタした後、Ｏ２又はＮ２雰囲気中でプラズマ処理されることにより、ＴｉＡｌＮ膜の柱状構造の隙間にＯ又はＮ原子が埋め込まれ、より強固な耐酸化性を有するように形成されている。
【０００６】
また、容量絶縁膜１１１は、ＰＺＴ（ＰｂＺｒ１−ｘＴｉｘＯ３）又はＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）等の材料からなる強誘電体膜であり、成膜後、約８００℃の酸素雰囲気中で焼結されている。また、上部電極１１２はＰｔ膜により構成されている。
【０００７】
ここで、下部電極層のバリア膜の１つとしてＩｒＯｘ膜１０８を配置しているのは、ＩｒＯｘ膜がＴｉＡｌＮ膜と同様に耐酸化性に優れ、且つ電極材料のＰｔ膜との密着性に優れているばかりでなく、水素バリア性にも優れており、強誘電体膜が水素により還元されて特性の劣化を引き起こすことを防止する効果を兼ね備えている。
【特許文献１】特開２００４−３０３９９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
前述した特許文献１に記載された方法は、電極と拡散層との導通を担うために設けたＷプラグが、容量絶縁膜１１１を結晶化するための酸素雰囲気で６００〜８００℃の高温による熱処理の際に、酸化されてしまうことを防止するためには効果がある。
【０００９】
しかしながら、容量絶縁膜１１１は熱収縮する性質を有しているため、容量絶縁膜１１１を結晶化させるための高温の熱処理時に容量絶縁膜１１１自体が熱収縮してしまう。
【００１０】
図９は、容量絶縁膜１１１の熱収縮によって下部電極１１０の剥離が生じる様子を示している。
【００１１】
図９に示すように、容量絶縁膜１１１の熱収縮によって生じる応力が下部電極層１１０に加わった場合、耐酸化防止のために設けたＴｉＡｌＮ膜等のバリア膜間において、酸素の侵入等による剥離が発生するため、コンタクト不良が生じ、ＦｅＲＡＭの特性劣化につながる恐れがある。
【００１２】
本発明は、前記従来の課題に鑑み、積層膜で構成される下部電極に剥離が生じないようにし、信頼性が高い強誘電体又は高誘電体キャパシタを含む半導体記憶装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１３】
前記の目的を達成するため、本発明は、半導体記憶装置の下部電極を構成する導電性バリア膜の一部又はその下地層の一部に凹部を設ける構成とする。
【００１４】
具体的に、本発明の第１の半導体記憶装置は、半導体基板の上に形成された絶縁層と、該絶縁層に形成されたコンタクトプラグと、該コンタクトプラグと電気的に接続され、下部電極、容量絶縁膜及び上部電極からなる容量素子とを備えた半導体記憶装置であって、下部電極は、少なくとも１層の導電性バリア膜と該導電性バリア膜の上に形成された電極膜とからなり、導電性バリア膜には凹部が形成されている。
【００１５】
本発明の第１の半導体記憶装置によると、導電性バリア膜内に設けた凹部の表面積分だけ凹部を形成した導電性バリア膜とその上に形成される層との密着面積が増加すると同時に、凹部を形成したバリア膜の垂直方向の接触面に、熱応力が掛かる堆積膜方向（基板面に平行な方向）の力を抑える働きが作用し、下部電極の導電性バリア間に生じる剥離を防止することができる。また、下部電極の側面からの酸素進入によって導電性バリア膜間の界面が酸化され密着性が低下することを抑制することができるため、下部電極の導電性バリア間で生じる剥離を一層抑制することができる。
【００１６】
また、下部電極は１層又は２層以上の導電性バリア膜により構成される導電性バリア層と電極膜からなり、凹部は導電性バリア膜の最下層に形成され、導電性バリア層の最下層の上に形成される他の導電性バリア膜又は電極膜は、凹部を埋め込むように形成されていることが好ましい。
【００１７】
このような構成にすると、凹部の表面積分だけ凹部を形成した層とその上に形成される層との密着面積が増加すると同時に、凹部を形成したバリア膜の垂直方向の接触面に、熱応力が掛かる堆積膜方向（基板面に平行な方向）の力を抑える働きが作用し、下部電極の導電性バリア間に生じる剥離をさらに防止することができる。また、下部電極の側面からの酸素進入によって導電性バリア膜間の界面が酸化され密着性が低下することを抑制することができるため、下部電極の導電性バリア間で生じる剥離を一層抑制することができる。ここで、導電性バリア膜の最下層に凹部を形成しているため、積層した各バリア膜はこの凹部に少なくとも一部が埋め込まれることとなるため、積層したバリア膜間で上述の効果が得られることになる。
【００１８】
本発明の第２の半導体記憶装置は、半導体基板の上に形成された絶縁層と、該絶縁層に形成されたコンタクトプラグと、該コンタクトプラグと電気的に接続され、下部電極、容量絶縁膜及び上部電極からなる容量素子とを備えた半導体記憶装置であって、下部電極は、導電性バリア膜と該導電性バリア膜の上に形成された電極膜とからなり、導電性バリア膜の下には凹部を有する層が形成されており、導電性バリア層は凹部を埋め込むように形成されている。
【００１９】
本発明の第２の半導体記憶装置によると、凹部の表面積分だけ凹部を形成した層とその上に形成される層との密着面積が増加すると同時に、凹部を形成したバリア膜の垂直方向の接触面に、熱応力が掛かる堆積膜方向（基板面に平行な方向）の力を抑える働きが作用し、下部電極の導電性バリア間に生じる剥離をさらに防止することができる。また、下部電極の側面からの酸素進入によって導電性バリア膜間の界面が酸化され密着性が低下することを抑制することができるため、下部電極の導電性バリア間で生じる剥離を一層抑制することができる。ここで、導電性バリア膜の下地層に凹部を設けることで、下部電極と下地層との密着性も図ることができる。
【００２０】
また、導電性バリア膜は、ＴｉＡｌＮ膜、Ｉｒ膜及びＩｒＯｘ膜の少なくとも１つであることが好ましい。
【００２１】
このような構成にすると、導電性バリア膜がコンタクトプラグ及び容量絶縁膜の特性を劣化を防止するための水素バリア又は酸素バリアとして作用する。
【００２２】
また、凹部は、ホールであることが好ましい。
【００２３】
また、凹部は、溝であることが好ましい。
【００２４】
このような構成にすると、凹部を形成した層とその上に形成された層との密着性が増大するため下部電極の導電性バリア間に生じる剥離を防止することができる。
【００２５】
また、凹部は、下部電極とコンタクトプラグとの接続部の周辺部に設けられていることが好ましい。
【００２６】
また、凹部は、下部電極とコンタクトプラグとの接続部を挟んでその両側に設けられていることが好ましい。
【００２７】
また、凹部は、下部電極とコンタクトプラグとの接続部を中心にして４方向に設けられていることが好ましい。
【００２８】
このような構成にすると、下部電極の側面からの酸素進入によって導電性バリア膜間の界面が酸化され密着性が低下することを抑制することができるため、下部電極の導電性バリア間で生じる剥離を一層抑制することができる。
【００２９】
本発明の第１の半導体記憶装置の製造方法は、半導体基板の上に絶縁層を形成する工程と、絶縁層にコンタクトプラグを形成する工程と、絶縁層の上に、コンタクトプラグと電気的に接続する容量素子を形成する工程とを備え、容量素子を形成する工程は、絶縁層の上に凹部を有する第１の導電性バリア膜を形成し、凹部に第２の導電性バリア膜又は電極膜を埋め込むように下部電極を形成する工程と、下部電極の上に容量絶縁膜を形成する工程と、容量絶縁膜の上に上部電極を形成する工程とを含む。
【００３０】
本発明の第１の半導体記憶装置の製造方法によると、導電性バリア膜内に設けた凹部の表面積分だけ凹部を形成した導電性バリア膜とその上に形成される層との密着面積が増加する半導体記憶装置を製造することができると同時に、凹部を形成したバリア膜の垂直方向の接触面に、熱応力が掛かる堆積膜方向（基板面に平行な方向）の力を抑える働きが作用し、下部電極の導電性バリア間に生じる剥離を防止することができる半導体記憶装置を製造することができる。また、下部電極の側面からの酸素進入によって導電性バリア膜間の界面が酸化され密着性が低下することを抑制することができるため、下部電極の導電性バリア間で生じる剥離が一層抑制された半導体記憶装置を製造することができる。
【００３１】
本発明の第２の半導体記憶装置の製造方法は、半導体基板の上に絶縁層を形成する工程と、絶縁層にコンタクトプラグを形成する工程と、絶縁層におけるコンタクトプラグの周辺部に凹部を形成する工程と、絶縁層の上に、コンタクトプラグと電気的に接続する容量素子を形成する工程とを備え、容量素子を形成する工程は、絶縁層の上に形成された凹部に第１の導電性バリア膜又は電極膜を埋め込むように下部電極を形成する工程と、下部電極の上に容量絶縁膜を形成する工程と、容量絶縁膜の上に上部電極を形成する工程とを含む。
【００３２】
本発明の第２の半導体記憶装置の製造方法によると、導電性バリア膜内の下部層に設けた凹部の表面積分だけ凹部を形成した導電性バリア膜との密着面積が増加する半導体記憶装置を製造することができると同時に、凹部を形成することにより垂直方向の接触面に、熱応力が掛かる堆積膜方向（基板面に平行な方向）の力を抑える働きが作用し、下部電極の導電性バリア間に生じる剥離を防止することができる半導体記憶装置を製造することができる。また、下部電極の側面からの酸素進入によって導電性バリア膜間の界面が酸化され密着性が低下することを抑制することができるため、下部電極の導電性バリア間で生じる剥離が一層抑制された半導体記憶装置を製造することができる。
【発明の効果】
【００３３】
本発明に係る半導体記憶装置及びその製造方法によると、下部電極の積層膜を構成する導電性バリア膜内に凹部を形成することによって、高温熱処理等で下部電極の導電性バリア膜に応力が加わったとしても、剥離が生じやすい導電性バリア膜間の接触面積が増加するため密着性が増大すると共に、凹部の側壁部が基板面に平行な方向の力に対する杭となるため下部電極を構成する導電性バリア膜間の剥離を防止することができる。また、下部電極の側面からの酸素進入によって導電性バリア膜間の界面が酸化され密着性が低下することに対し凹部の側壁により酸化を抑制することができるため、界面の剥離を一層抑制することができる。
【発明を実施するための最良の形態】
【００３４】
本発明の一実施形態について図面を参照しながら説明する。説明を簡略化するため、実質的に同一の機能を有する構成要素を同一の符号で示し説明を省略している。なお、本発明は容量絶縁膜に強誘電体膜を使用したＦｅＲＡＭを一例として説明するが、ＦｅＲＡＭに限定されない。
【００３５】
図１は、本発明の一実施形態の半導体記憶装置の断面構成を模式的に示している。
【００３６】
図１に示すように、半導体基板１に素子分離領域（ＳＴＩ：Shallow Trench Insulation）２及び不純物拡散層３が形成され、半導体基板１の上に第１の絶縁層４、さらに第１の絶縁層４の上に水素バリア膜５が形成されている。第１の絶縁層４にはゲート絶縁膜６、ゲート電極７、ビット線コンタクトプラグ８及び例えばＷプラグであるコンタクトプラグ９が形成され、コンタクトプラグ９は密着層１０及びＷ膜１１から構成されている。コンタクトプラグ９は第１の絶縁層４及び水素バリア膜５を貫通して形成されており、下端部は半導体基板１と接続し、上端部は下部電極１２と接続している。下部電極１２は導電性バリア膜１３と電極膜１４とから形成され、導電性バリア膜１３は、コンタクトプラグ９と接続している側からＴｉＡｌＮ膜１５、Ｉｒ膜１６及びＩｒＯｘ膜１７により形成されている。下部電極１２の上には例えばＳＢＴ膜又はＰＺＴ膜の強誘電体膜等からなる容量絶縁膜１８、該容量絶縁膜１８の上に上部電極１９が形成されている。下部電極１２、容量絶縁膜１８及び上部電極１９により容量素子２０を構成している。水素バリア膜５の上で下部電極１２が形成されていない部分には第２の絶縁層２１が形成され、該第２の絶縁層２１の上には第３の絶縁層２２が容量絶縁膜１８及び上部電極１９を覆うように形成されている。さらに、第１の絶縁層４の上に形成された容量素子２０を覆うようにＴｉＡｌＯｘ膜２３が形成され、該ＴｉＡｌＯｘ膜２３の上に第４の絶縁層２４、第４の絶縁層２４の上に配線層２５が形成されている。
【００３７】
ここで、導電性バリア膜１３は、コンタクトプラグ９及び容量絶縁膜１８の特性劣化を防止するために形成されており、水素バリア又は酸素バリアとして作用する膜を積層することによって構成されている。導電性バリア膜１３を構成するＴｉＡｌＮ膜１５に凹部２６が形成されていること及び凹部２６に上層のＩｒ膜１６が埋め込まれて形成されていることが本発明の特徴である。
【００３８】
このような構成により、本願発明の半導体記憶装置は、下部電極１２を構成する導電性バリア膜間の密着性が増大し、剥離が原因のコンタクト不良を防止することができる。
【００３９】
従来の半導体記憶装置の製造過程において高温の熱処理を行う際に、強誘電体膜の熱収縮と導電性バリア膜の熱収縮との差が生じるため下部電極に応力が加えられることと、下部電極の端面から侵入する酸素によって導電性バリア膜の密着性が低下することとから下部電極を構成する導電性バリア層の剥離が起こっていた。このような下部電極で生じる剥離を本発明の凹部２６によって防止することができることを以下で説明する。
【００４０】
図２は、本発明の一実施形態の下部電極に加わる応力等の関係を示し、下部電極１２に加わる応力を黒矢印、密着性が増大した接触面を太線、導電性バリア膜１３の抗力を白抜き矢印で示している。
【００４１】
図２に示すように、ＴｉＡｌＮ膜１５に形成した凹部２６によって、ＴｉＡｌＮ膜１５とＩｒ膜１６との接触面積が増加するため密着性が向上する。また、凹部２６の側壁となるＴｉＡｌＮ膜１５の端部には半導体基板１に対して垂直方向に下向きの抗力が生じるため、各導電性バリア膜の両端に発生する上向き回転方向の力が抑えられる。また、凹部２６の側壁により下部電極１２の側面からの酸素の侵入を抑えることができる。これらの凹部２６を形成した効果によって下部電極１２を構成する導電性バリア膜１３で生じる剥離を防止することができる。
【００４２】
図３〜図５は、本実施形態の半導体記憶装置のコンタクトプラグ９と凹部２６とのレイアウト例の平面構成を示している。
【００４３】
図３〜図５に示すように、下部電極１２で生じる剥離を防止するために形成する凹部２６は、ＴｉＡｌＮ膜１５とＩｒ膜１６との密着性を増大させるように形成されていれば良く溝型又はホール型等の形状をしていても良い。
【００４４】
例えば、図３に示すように、下部電極１２のサイズが小さい場合は、凹部２６の形状をホールとし、下部電極１２の中央にコンタクトプラグ９を配置し、下部電極１２の対角線上に凹部２６を配置すれば下部電極で生じる剥離を防止する効果を得ることができる。
【００４５】
また、図４に示すように、凹部２６を溝型にすると、ＴｉＡｌＮ膜１５とＩｒ膜１６との接触面積を増加させることができると共に、下部電極１２の端面からの酸素の侵入をより効果的に防止することができる。
【００４６】
また、図３及び図４に示すようにコンタクトプラグ９の四方に凹部２６を形成することが下部電極で生じる剥離を防ぐためには確実な効果を期待することができるが、図５に示すように、容量絶縁膜１８及び上部電極１９の配置次第で応力の加わり易い方向に対して相対するようにコンタクトプラグ９をはさんで凹部２６を形成すれば下部電極で生じる剥離を防ぐ効果を充分得ることができる。
【００４７】
以下において、本実施形態に係る半導体記憶装置の製造方法を説明する。
【００４８】
図６（ａ）〜図６（ｅ）は本実施形態の半導体記憶装置の工程断面図示している。
【００４９】
まず、図６（ａ）に示すように、半導体基板１に素子分離領域２を形成し、素子分離領域２によって形成されたメモリセル領域に不純物拡散層３を形成する。メモリセル領域の上にゲート絶縁膜６及びゲート電極７を形成した後、半導体基板１の上に例えばシリコン酸化膜からなる第１の絶縁層４を形成し、該第１の絶縁層４の中に不純物拡散層３に接続するビット線コンタクトプラグ８及び下端部が半導体基板１の不純物拡散層３に接続するコンタクトプラグ９を形成する。第１の絶縁層４の上に、例えばＳｉＮ膜からなる水素バリア膜５を形成し、コンタクトプラグ９の上部を形成する。本実施形態においては、ビット線コンタクトプラグ８を形成する際に同時にコンタクトプラグ９の一部を形成しているが、水素バリア膜５を形成した後に一括してコンタクトプラグ９を形成するためのコンタクトホールを形成しても良い。コンタクトプラグ９は、コンタクトホールの内壁に例えば化学気相成長（ＣＶＤ：Chemical Vapor Deposition）法等でＴｉ及びＴｉＮからなる密着層１０を堆積させ、さらに底面及び側面に密着層１０が堆積したコンタクトホールにＷ層１１を堆積させて形成させる。このとき、水素バリア膜５の上に堆積した密着層１０及びＷ層１１については、化学的機械的研磨（ＣＭＰ：Chemical Mecanical Polish）法又はエッチバック法等を用いて除去する。図示は省略しているが、ビット線コンタクトプラグ８においてもコンタクトプラグ９と同様に、第１の絶縁層４の中に形成したコンタクトホールの内壁にＣＶＤ法等によりＴｉ及びＴｉＮからなる密着層を堆積させ、さらに密着層の上にＷ膜を堆積させて形成し、続いてＴｉ、ＴｉＮ及びＷからなる膜を堆積させ、パターニングによってビット線コンタクトプラグ８を形成している。
【００５０】
さらに、水素バリア膜５及びコンタクトプラグ９の上に例えばスパッタ法によりウェハ全面に約１００ｎｍのＴｉＡｌＮ膜１５を堆積させる。続いて、パターン形成のためのマスク２７を形成する。
【００５１】
次に、図６（ｂ）に示すように、ドライエッチングによりＴｉＡｌＮ膜１５に凹部２６を形成する。続いて、凹部２６が形成されたＴｉＡｌＮ膜１５の上面に５０ｎｍ〜１００ｎｍの厚さとなるようにＩｒ膜１６を形成し、該Ｉｒ膜１６の上に５０ｎｍ〜１００ｎｍの厚さのＩｒＯｘ膜１７を形成する。ここで、凹部２６は径又は幅が１５０ｎｍ〜２５０ｎｍとなるように形成されている。これは、Ｉｒ膜１６の堆積又はＩｒ膜１６とＩｒＯｘ膜１７との堆積によって上面に窪みがなくなるのに充分な幅となるように設計されている。
【００５２】
さらに、ＩｒＯｘ膜１７の上に例えばＰｔ膜からなる電極膜１４を形成し、該電極膜１４の上に所望サイズの電極を作るためのマスク２８を形成し、ドライエッチングにより下部電極１２を形成する。
【００５３】
次に、図６（ｃ）に示すように、下部電極１２の上に例えばシリコン酸化膜からなる第２の絶縁層２１を堆積させる。
【００５４】
さらに、図６（ｄ）に示すように、第２の絶縁層２１をＣＭＰ法等により平坦化し、エッチバック法等を用いて電極膜１４を露出する。
【００５５】
次に、図６（ｅ）に示すように、下部電極１２及び第２の絶縁層２１の上にスピンコート法等を用いて例えばＳＢＴ膜からなる強誘電体膜を堆積させ、約６００℃の酸素雰囲気中で仮焼結して容量絶縁膜１８を形成し、さらに容量絶縁膜１８の上にＰＶＤ法等で例えばＰｔ膜からなる上部電極１９を形成し、パターニングを行うことによって下部電極１２、容量絶縁膜１８及び上部電極１９からなる容量素子２０を形成する。
【００５６】
その後、図示は省略するが、上部電極１９及び第２の絶縁層２１の上に第３の絶縁層２２を形成した後、容量絶縁膜１８の結晶化のために、約８００℃の酸素雰囲気中で高温熱処理を行い、さらに必要であればメモリセル全体を覆うようにＰＶＤ法等を用いて水素バリア膜としてのＴｉＡｌＯｘ膜２３を形成した後、ＴｉＡｌＯｘ膜２３の上に第４の絶縁層２４、該第４の絶縁層２４の上に配線層２５を形成して、図１に示すような半導体記憶装置を完成させる。
【００５７】
図７は本実施形態の変形例の一例である半導体記憶装置の断面構成を示している。
【００５８】
図７に示すように、一実施形態のＴｉＡｌＮ膜１５に凹部２６を形成したことに代えて、水素バリア膜５に凹部２６を形成し、ＴｉＡｌＮ膜１５とＩｒ膜１６とを凹部に充填させる構成としても良い。このように、高温環境によって下部電極１２に剥離が生じないように下部電極１２の導電性バリア膜１３間の密着性を向上させる凹部２６が形成されていれば一実施形態に示した構成と同一でなくとも良い。
【００５９】
また、容量絶縁膜１８に強誘電体膜を用いて形成したが、強誘電体膜に代えて高誘電体膜又はその他の誘電体膜で形成しても良い。
【００６０】
また、下部電極の導電性バリア膜１３として一実施形態においては、ＴｉＡｌＮ膜、Ｉｒ膜及びＩｒＯ膜を用いたが、導電性バリア膜１３として機能する構成であれば、導電性バリア膜１３を形成する材料及び積層する順も本実施形態と同一である必要はない。
【００６１】
なお、本実施形態においては、導電性バリア膜１３の最下層であるＴｉＡｌＮ膜１５又は導電性バリア膜１３の下地層である水素バリア膜５に凹部２６を形成したが、これに代えて導電性バリア膜１３のいくつかの層に凹部２６をそれぞれ形成しても良い。
【産業上の利用可能性】
【００６２】
本発明に係る半導体記憶装置及びその製造方法によると、下部電極における導電性バリア膜間の剥離を防止でき、信頼性が高い強誘電体又は高誘電体キャパシタを含む半導体記憶装置及びその製造方法等に有用である。
【図面の簡単な説明】
【００６３】
【図１】本発明の一実施形態に係る半導体記憶装置の構成を示す断面図である。
【図２】本発明の一実施形態に係る下部電極に加わる応力の様子を示す断面図である。
【図３】本発明の一実施形態に係る配置パターンの例を示す平面図である。
【図４】本発明の一実施形態に係る配置パターンの例を示す平面図である。
【図５】本発明の一実施形態に係る配置パターンの例を示す平面図である。
【図６】（ａ）〜（ｅ）は、本発明の一実施形態に係る半導体記憶装置の製造方法を示す工程断面図である。
【図７】本発明の一実施形態の変形例に係る半導体記憶装置の構成を示す断面図である。
【図８】従来の半導体記憶装置の構成を示す断面図である。
【図９】従来の下部電極に加わる応力の様子を示す断面図である。
【符号の説明】
【００６４】
１    半導体基板
２    素子分離領域
３    不純物拡散層
４    第１の絶縁層
５    水素バリア膜
６    ゲート絶縁膜
７    ゲート電極
８    ビット線コンタクトプラグ
９    コンタクトプラグ 
１０  密着層
１１  Ｗ膜
１２  下部電極
１３  導電性バリア膜
１４  電極膜
１５  ＴｉＡｌＮ膜
１６  Ｉｒ膜
１７  ＩｒＯｘ膜
１８  容量絶縁膜
１９  上部電極
２０  容量素子
２１  第２の絶縁層
２２  第３の絶縁層
２３  ＴｉＡｌＯｘ膜
２４  第４の絶縁層
２５  配線層
２６  凹部
２７  マスク
２８  マスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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