(57)【要約】【課題】  クロックを用いずにＮＲＺ多重化信号を分離でき、さらに多重化フレームの基点となる信号を容易に分離し、他のデータチャネルの信号も容易に分離する。【解決手段】  複数のＮＲＺパルス列で１フレームを構成し、フレーム先頭から第１，第２，第Ｎチャネルを１，０，０としてフレーム先頭タイミング検出用に割り当て、データチャネルの長さをｕとしたときに、第１，第Ｎチャネルの長さｓ，ｗが、ｕ＜ｓ＜２ｕ、ｓ＜ｕ＋ｗとなる多重化信号を入力し、パルス幅ｋ（ｕ＜ｋ＜ｓ）、パルス幅Ｌ（ｓ＜Ｌ＜２ｕ）を有する第１，第２の幅判別パルスと比較し、第１の幅判別パルスより長くかつ第２の幅判別パルスより短いパルスをフレームの先頭タイミングとして検出し、フレーム先頭タイミングを基準に各データチャネルまでのパルス幅を有するラッチパルスを生成し各ラッチパルスの後縁でデータをそれぞれラッチして出力するラッチ手段とを備える。【選択図】        図１
2008131392.tif 000002
【特許請求の範囲】
【請求項１】
Ｎチャネル（Ｎは５以上の整数）のＮＲＺパルス列で１フレームを構成し、フレーム先頭から第１チャネルを論理「１」、第２チャネルおよび第Ｎチャネルを論理「０」としてフレーム先頭タイミング検出用に割り当て、データ伝送用に割り当てた第３チャネル〜第（Ｎ−１）チャネルの各タイムスロット長をｕとしたときに、第１チャネルのタイムスロット長ｓおよび第Ｎチャネルのタイムスロット長ｗが
ｕ＜ｓ＜２ｕ
ｓ＜ｕ＋ｗ
となるように形成された多重化信号を入力し、パルス幅ｋ（ｕ＜ｋ＜ｓ）を有する第１の幅判別パルスおよびパルス幅Ｌ（ｓ＜Ｌ＜２ｕ）を有する第２の幅判別パルスと比較し、第１の幅判別パルスより長くかつ第２の幅判別パルスより短いパルスを前記第１チャネルのパルスとして判別し、前記フレームの先頭タイミングとして検出するフレーム先頭タイミング検出手段と、
前記各チャネルのタイムスロット長に応じて、前記フレーム先頭タイミングから第３チャネル〜第（Ｎ−１）チャネルのパルスまでのパルス幅を有するラッチパルスを生成し、各ラッチパルスの後縁で第３チャネル〜第（Ｎ−１）チャネルのデータをそれぞれラッチして出力するラッチ手段と
を備えたことを特徴とする信号分離回路。
【請求項２】
請求項１に記載の信号分離回路において、
前記フレーム先頭タイミング検出手段は、
前記多重化信号を入力し、論理「１」のパルスの前縁を検出して前記第１の幅判別パルスを生成する第１のパルス生成手段と、
前記多重化信号を入力し、論理「１」のパルスの前縁を検出して前記第２の幅判別パルスを生成する第２のパルス生成手段と、
前記第１の幅判別パルスの後縁のタイミングを検出し、そのタイミングで前記多重化信号が論理「１」であれば第１のパルス信号を出力する第３のパルス生成手段と、
前記第２の幅判別パルスの後縁のタイミングを検出し、そのタイミングで前記多重化信号が論理「０」であれば第２のパルス信号を出力する第４のパルス生成手段と、
前記第１のパルス信号と前記第２のパルス信号の論理積信号を前記フレーム先頭タイミングに対応するパルスとして出力する検出手段と
を備えたことを特徴とする信号分離回路。
【請求項３】
Ｎチャネル（Ｎは５以上の整数）のＮＲＺパルス列で１フレームを構成し、フレーム先頭から第１チャネルを論理「１」、第２チャネルおよび第Ｎチャネルを論理「０」としてフレーム先頭タイミング検出用に割り当て、データ伝送用に割り当てた第３チャネル〜第（Ｎ−１）チャネルの各タイムスロット長をｕとしたときに、第１チャネルのタイムスロット長ｓおよび第Ｎチャネルのタイムスロット長ｗが
ｓ＜ｕ
となるように形成された多重化信号を入力し、パルス幅ｋ（ｓ＜ｋ＜ｕ）を有する幅判別パルスと比較し、幅判別パルスより短いパルスを前記第１チャネルのパルスとして判別し、前記フレームの先頭タイミングとして検出するフレーム先頭タイミング検出手段と、
前記各チャネルのタイムスロット長に応じて、前記フレーム先頭タイミングから第３チャネル〜第（Ｎ−１）チャネルのパルスまでのパルス幅を有するラッチパルスを生成し、各ラッチパルスの後縁で第３チャネル〜第（Ｎ−１）チャネルのデータをそれぞれラッチして出力するラッチ手段と
を備えたことを特徴とする信号分離回路。
【請求項４】
請求項３に記載の信号分離回路において、
前記フレーム先頭タイミング検出手段は、
前記多重化信号を入力し、論理「１」のパルスの前縁を検出して前記幅判別パルスを生成するパルス生成手段と、
前記幅判別パルスの後縁のタイミングを検出し、そのタイミングで前記多重化信号が論理「０」であれば前記フレーム先頭タイミングに対応するパルスとして出力する検出手段と
を備えたことを特徴とする信号分離回路。
【請求項５】
Ｎチャネル（Ｎは４以上の整数）のＮＲＺパルス列で１フレームを構成し、フレーム先頭から第１チャネルを論理「１」、第Ｎチャネルを論理「０」としてフレーム先頭タイミング検出用に割り当て、データ伝送用に割り当てた第２チャネル〜第（Ｎ−１）チャネルの各タイムスロット長をｕとしたときに、第１チャネルのタイムスロット長ｓおよび第Ｎチャネルのタイムスロット長ｗが
（Ｎ−２）ｕ＜ｓ≦ｕ＋ｗ
となるように形成された多重化信号を入力し、パルス幅ｋ（（Ｎ−２）ｕ＜ｋ＜ｓ）を有する幅判別パルスと比較し、幅判別パルスより短いパルスを前記第１チャネルのパルスとして判別し、前記フレームの先頭タイミングとして検出するフレーム先頭タイミング検出手段と、
前記各チャネルのタイムスロット長に応じて、前記フレーム先頭タイミングから第２チャネル〜第（Ｎ−１）チャネルのパルスまでのパルス幅を有するラッチパルスを生成し、各ラッチパルスの後縁で第２チャネル〜第（Ｎ−１）チャネルのデータをそれぞれラッチして出力するラッチ手段と
を備えたことを特徴とする信号分離回路。
【請求項６】
請求項５に記載の信号分離回路において、
前記フレーム先頭タイミング検出手段は、
前記多重化信号を入力し、論理「１」のパルスの前縁を検出して前記幅判別パルスを生成するパルス生成手段と、
前記幅判別パルスの後縁のタイミングを検出し、そのタイミングで前記多重化信号が論理「１」であれば前記フレーム先頭タイミングに対応するパルスとして出力する検出手段と
を備えたことを特徴とする信号分離回路。
【請求項７】
請求項１または請求項３に記載の信号分離回路において、
前記ラッチ手段は、
前記フレーム先頭タイミングを示すパルスをトリガとして、第３チャネル〜第（Ｎ−１）チャネルのパルスの後縁近傍までのパルス幅を有する第３のラッチパルス〜第（Ｎ−１）のラッチパルスをそれぞれ生成する（Ｎ−３）個のパルス生成回路と、
前記第３のラッチパルス〜第（Ｎ−１）のラッチパルスの後縁で前記多重化信号をラッチし、それぞれ第３のチャネル〜第（Ｎ−１）のチャネルのデータを出力する（Ｎ−３）個のラッチ回路と
を備えたことを特徴とする信号分離回路。
【請求項８】
請求項５に記載の信号分離回路において、
前記ラッチ手段は、
前記フレーム先頭タイミングを示すパルスをトリガとして、第２チャネル〜第（Ｎ−１）チャネルのパルスの後縁近傍までのパルス幅を有する第２のラッチパルス〜第（Ｎ−１）のラッチパルスをそれぞれ生成する（Ｎ−２）個のパルス生成回路と、
前記第２のラッチパルス〜第（Ｎ−１）のラッチパルスの後縁で前記多重化信号をラッチし、それぞれ第２のチャネル〜第（Ｎ−１）のチャネルのデータを出力する（Ｎ−２）個のラッチ回路と
を備えたことを特徴とする信号分離回路。
【請求項９】
Ｎチャネル（Ｎは５以上の整数）のＮＲＺパルス列で１フレームを構成し、フレーム先頭から第１チャネルを論理「１」、第２チャネルおよび第Ｎチャネルを論理「０」としてフレーム先頭タイミング検出用に割り当て、データ伝送用に割り当てた第３チャネル〜第（Ｎ−１）チャネルの各タイムスロット長をｕとしたときに、第１チャネルのタイムスロット長ｓおよび第Ｎチャネルのタイムスロット長ｗが
ｕ＜ｓ＜２ｕ
ｓ＜ｕ＋ｗ
となるように形成された多重化信号を入力し、パルス幅ｋ（ｕ＜ｋ＜ｓ）を有する第１の幅判別パルスおよびパルス幅Ｌ（ｓ＜Ｌ＜２ｕ）を有する第２の幅判別パルスと比較し、第１の幅判別パルスより長くかつ第２の幅判別パルスより短いパルスを前記第１チャネルのパルスとして判別し、前記フレームの先頭タイミングとして検出するフレーム先頭タイミング検出ステップと、
前記各チャネルのタイムスロット長に応じて、前記フレーム先頭タイミングから第３チャネル〜第（Ｎ−１）チャネルのパルスまでのパルス幅を有するラッチパルスを生成し、各ラッチパルスの後縁で第３チャネル〜第（Ｎ−１）チャネルのデータをそれぞれラッチして出力するラッチステップと
を有することを特徴とする信号分離方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のＮＲＺ信号（例えば１ビット量子化信号）を１フレームとして時分割多重化した多重化信号を入力し、第１チャネルのＮＲＺ信号から検出されるフレーム先頭を基準にデータチャネルの信号を分離する信号分離回路および方法に関する。
【背景技術】
【０００２】
図１２は、２チャネル多重化信号を分離する従来の信号分離回路の構成例を示す。ここでは、クロックデータリカバリ（ＣＤＲ）回路と２個のラッチ回路を組み合わせた構成例を示す。
【０００３】
図１２において、ＣＤＲ回路は、位相比較器５１、チャージポンプ回路５２、ループフィルタ５３、電圧制御発振器（ＶＣＯ）５４、１／２分周器５５からなるＰＬＬ回路で構成される。位相比較器５１は、図１３に示すように、２チャネル多重化信号Ｄと１／２分周器５５の出力信号ＣＫ２を入力し、その位相差分のパルス幅を有するパルス信号ｓ１を出力する。このパルス信号ｓ１は、チャージポンプ回路５２を介してループフィルタ５３で積分され、この積分出力によりＶＣＯ５４の発振周波数が制御される。
【０００４】
ＶＣＯ５４は、２チャネル多重化信号Ｄのパルス周波数のほぼ２倍で発振するように設定されているが、ＣＤＲ回路（ＰＬＬ回路）の作用により、正確に多重化信号Ｄのパルス周波数の２倍になるように発振周波数が制御される。なお、ＣＤＲ回路では、入力する２チャネル多重化信号Ｄの論理「１」のパルスに対応して同期動作が行われる。図１４に示すタイムチャートは、入力する２チャネル多重化信号Ｄ、ＶＣＯ５４の出力信号ＣＫ１、１／２分周器５５の出力信号ＣＫ２が同期している状態を示す。
【０００５】
２チャネル多重化信号Ｄに同期した１／２分周器５５の出力信号ＣＫ２は、１／２分周器５６で１／２分周したクロックＣＫ３に変換され、ラッチ回路５８に入力される。またクロックＣＫ３は、インバータ回路５７で位相反転した反転クロックＣＫ４に変換され、ラッチ回路５９に入力される。ラッチ回路５８は、クロックＣＫ３の立ち上がりで多重化信号Ｄをラッチし、チャネル１の信号Ｄ１を分離する。ラッチ回路５９は、反転クロックＣＫ４の立ち上がりで多重化信号Ｄをラッチし、チャネル２の信号Ｄ２を分離する。
【０００６】
図１５は、４チャネル多重化信号を分離する従来の信号分離回路の構成例を示す（特許文献１）。図１６は、図１５に示す従来の信号分離回路の動作例を示す。ここでは、４チャネル多重化信号をそれぞれ対応する出力端子に分離する過程を示すが、基準となるチャネルとその他のチャネルのデューティ比（パルス幅）の違いを利用して分離するようになっている。すなわち、図１６では各チャネルに４クロックを割り当て、チャネルＡとチャネルＢ〜Ｄのパルス幅は２クロック（デューティ比50％）と１クロック（デューティ比25％）としている。なお、クロックＣＫは、図１２に示すＣＤＲ回路を用いて入力する４チャネル多重化信号Ｄに同期して生成されるものとする。
【０００７】
図１５および図１６において、ラッチ回路６１は入力する４チャネル多重化信号ＤをクロックＣＫでラッチし、ラッチデータ列ｃａを出力する。遅延回路６２はこのラッチデータ列ｃａを１クロック分遅延させ、遅延データ列ｃｂを出力する。パルス幅検出回路６３は、ラッチデータ列ｃａと遅延データ列ｃｂのアンドをとることにより、パルス幅が他のチャネルより広いチャネルＡのみを抽出し、フレーム先頭タイミングパルスｃｃとして出力する。このフレーム先頭タイミングパルスｃｃは、ラッチデータ列ｃａ内の各チャネルの物理的位置を決定するキーパルスであり、このタイミングを基点としてチャネルＢ〜Ｄを分離することになる。
【０００８】
マスク生成回路６４は、ラッチデータ列ｃａとフレーム先頭タイミングパルスｃｃを入力し、フレーム先頭タイミングパルスｃｃのパルス幅をデータ列ｃａの後続チャネルＢの前縁までに相当する３クロック分まで拡幅したマスクパタンｃｄを出力する。位相差調整回路６５は、このマスクパタンｃｄにラッチデータ列ｃａの各チャネルＢ，Ｃ，Ｄの前縁に対応する所定の遅延量を与え、一連のマスクパタンｃｄ，ｃｅ，ｃｆ，ｃｇを出力する。抽出回路６６は、遅延データ列ｃｂと、マスクパタンｃｄ，ｃｅ，ｃｆ，ｃｇのアンドをとることにより、各チャネルＡ〜Ｄのデータｃｈ，ｃｉ，ｃｊ，ｃｋを抽出して出力する。
【０００９】
なお、チャネルＡは、フレーム先頭タイミングパルスｃｃを生成するために常に論理「１」の信号であり、かつ他のチャネルＢ〜Ｄのデータとパルス幅が異なる必要があり、実際にデータ伝送に利用できるのはチャネルＢ〜Ｄとなる。
【特許文献１】特開２００５−３０３８２０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従来の信号分離回路は、ＣＤＲ回路を用いて入力する多重化信号に同期したクロックを再生し、そのクロックを用いて各チャネルの信号を分離する構成になっている。しかし、ＰＬＬを用いたＣＤＲ回路は、そのループ内に高周波発振のＶＣＯを有し、また時定数の長いループフィルタ等を含んでおり、このため消費電力が大きく、かつ同期引き込みに時間がかかる問題があった。
【００１１】
また、３チャネル以上の多重化信号を従来の信号分離回路で分離するには、多重化信号の各チャネルがリターンゼロ（ＲＺ）信号であり、１つのチャネルを常に論理「１」とし、かつデューティ比を他のチャネルの信号よりも大きくする必要がある。そして、信号分離回路では、このパルス幅の差によってデューティ比の大きいチャネルのみを分離し、かつ分離した論理「１」の信号を多重化フレームの基点として他のチャネルを分離する構成になっている。そのため、論理「１」の信号が現れるごとにパルス幅検出回路６３で比較判別処理（アンド処理）が必要になり、その動作頻度に応じて消費電力が大きくなる。
【００１２】
また、ＲＺ信号を伝送するシステムでは、送信する発光部品と受信する受光部品として、ＮＲＺ信号を伝送する場合に比べて応答速度が速いものを使用する必要があり、送受信器のコストが高くなる問題がある。一方、ＲＺ信号とＮＲＺ信号を同じ仕様の素子を用いて伝送するには、ＲＺ信号の方のビットレートを低くしなければならず、例えば音声情報を１ビット量子化信号で伝送する場合には音声品質が低下することになる。
【００１３】
本発明は、多重化信号に同期したクロックを用いずに多重化信号を分離でき、さらに各チャネルの信号をＮＲＺ信号として多重化伝送する場合に、多重化フレームの基点となる信号を容易に分離し、さらに他のデータチャネルの信号も容易に分離することができる信号分離回路および方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
第１の発明の信号分離回路は、Ｎチャネル（Ｎは５以上の整数）のＮＲＺパルス列で１フレームを構成し、フレーム先頭から第１チャネルを論理「１」、第２チャネルおよび第Ｎチャネルを論理「０」としてフレーム先頭タイミング検出用に割り当て、データ伝送用に割り当てた第３チャネル〜第（Ｎ−１）チャネルの各タイムスロット長をｕとしたときに、第１チャネルのタイムスロット長ｓおよび第Ｎチャネルのタイムスロット長ｗが
ｕ＜ｓ＜２ｕ
ｓ＜ｕ＋ｗ
となるように形成された多重化信号を入力し、パルス幅ｋ（ｕ＜ｋ＜ｓ）を有する第１の幅判別パルスおよびパルス幅Ｌ（ｓ＜Ｌ＜２ｕ）を有する第２の幅判別パルスと比較し、第１の幅判別パルスより長くかつ第２の幅判別パルスより短いパルスを第１チャネルのパルスとして判別し、フレームの先頭タイミングとして検出するフレーム先頭タイミング検出手段と、各チャネルのタイムスロット長に応じて、フレーム先頭タイミングから第３チャネル〜第（Ｎ−１）チャネルのパルスまでのパルス幅を有するラッチパルスを生成し、各ラッチパルスの後縁で第３チャネル〜第（Ｎ−１）チャネルのデータをそれぞれラッチして出力するラッチ手段とを備える。
【００１５】
第１の発明の信号分離回路のフレーム先頭タイミング検出手段は、多重化信号を入力し、論理「１」のパルスの前縁を検出して第１の幅判別パルスを生成する第１のパルス生成手段と、多重化信号を入力し、論理「１」のパルスの前縁を検出して第２の幅判別パルスを生成する第２のパルス生成手段と、第１の幅判別パルスの後縁のタイミングを検出し、そのタイミングで多重化信号が論理「１」であれば第１のパルス信号を出力する第３のパルス生成手段と、第２の幅判別パルスの後縁のタイミングを検出し、そのタイミングで多重化信号が論理「０」であれば第２のパルス信号を出力する第４のパルス生成手段と、第１のパルス信号と第２のパルス信号の論理積信号をフレーム先頭タイミングに対応するパルスとして出力する検出手段とを備える。
【００１６】
第２の発明の信号分離回路は、Ｎチャネル（Ｎは５以上の整数）のＮＲＺパルス列で１フレームを構成し、フレーム先頭から第１チャネルを論理「１」、第２チャネルおよび第Ｎチャネルを論理「０」としてフレーム先頭タイミング検出用に割り当て、データ伝送用に割り当てた第３チャネル〜第（Ｎ−１）チャネルの各タイムスロット長をｕとしたときに、第１チャネルのタイムスロット長ｓおよび第Ｎチャネルのタイムスロット長ｗが
ｓ＜ｕ
となるように形成された多重化信号を入力し、パルス幅ｋ（ｓ＜ｋ＜ｕ）を有する幅判別パルスと比較し、幅判別パルスより短いパルスを第１チャネルのパルスとして判別し、フレームの先頭タイミングとして検出するフレーム先頭タイミング検出手段と、各チャネルのタイムスロット長に応じて、フレーム先頭タイミングから第３チャネル〜第（Ｎ−１）チャネルのパルスまでのパルス幅を有するラッチパルスを生成し、各ラッチパルスの後縁で第３チャネル〜第（Ｎ−１）チャネルのデータをそれぞれラッチして出力するラッチ手段とを備える。
【００１７】
第２の発明の信号分離回路のフレーム先頭タイミング検出手段は、多重化信号を入力し、論理「１」のパルスの前縁を検出して幅判別パルスを生成するパルス生成手段と、幅判別パルスの後縁のタイミングを検出し、そのタイミングで多重化信号が論理「０」であればフレーム先頭タイミングに対応するパルスとして出力する検出手段とを備える。
【００１８】
第３の発明の信号分離回路は、Ｎチャネル（Ｎは４以上の整数）のＮＲＺパルス列で１フレームを構成し、フレーム先頭から第１チャネルを論理「１」、第Ｎチャネルを論理「０」としてフレーム先頭タイミング検出用に割り当て、データ伝送用に割り当てた第２チャネル〜第（Ｎ−１）チャネルの各タイムスロット長をｕとしたときに、第１チャネルのタイムスロット長ｓおよび第Ｎチャネルのタイムスロット長ｗが
（Ｎ−２）ｕ＜ｓ≦ｕ＋ｗ
となるように形成された多重化信号を入力し、パルス幅ｋ（（Ｎ−２）ｕ＜ｋ＜ｓ）を有する幅判別パルスと比較し、幅判別パルスより短いパルスを第１チャネルのパルスとして判別し、フレームの先頭タイミングとして検出するフレーム先頭タイミング検出手段と、各チャネルのタイムスロット長に応じて、フレーム先頭タイミングから第２チャネル〜第（Ｎ−１）チャネルのパルスまでのパルス幅を有するラッチパルスを生成し、各ラッチパルスの後縁で第２チャネル〜第（Ｎ−１）チャネルのデータをそれぞれラッチして出力するラッチ手段とを備える。
【００１９】
第３の信号分離回路のフレーム先頭タイミング検出手段は、多重化信号を入力し、論理「１」のパルスの前縁を検出して幅判別パルスを生成するパルス生成手段と、幅判別パルスの後縁のタイミングを検出し、そのタイミングで多重化信号が論理「１」であればフレーム先頭タイミングに対応するパルスとして出力する検出手段とを備える。
【００２０】
第１または第２の信号分離回路のラッチ手段は、フレーム先頭タイミングを示すパルスをトリガとして、第３チャネル〜第（Ｎ−１）チャネルのパルスの後縁近傍までのパルス幅を有する第３のラッチパルス〜第（Ｎ−１）のラッチパルスをそれぞれ生成する（Ｎ−３）個のパルス生成回路と、第３のラッチパルス〜第（Ｎ−１）のラッチパルスの後縁で多重化信号をラッチし、それぞれ第３のチャネル〜第（Ｎ−１）のチャネルのデータを出力する（Ｎ−３）個のラッチ回路とを備える。
【００２１】
第３の信号分離回路のラッチ手段は、フレーム先頭タイミングを示すパルスをトリガとして、第２チャネル〜第（Ｎ−１）チャネルのパルスの後縁近傍までのパルス幅を有する第２のラッチパルス〜第（Ｎ−１）のラッチパルスをそれぞれ生成する（Ｎ−２）個のパルス生成回路と、第２のラッチパルス〜第（Ｎ−１）のラッチパルスの後縁で多重化信号をラッチし、それぞれ第２のチャネル〜第（Ｎ−１）のチャネルのデータを出力する（Ｎ−２）個のラッチ回路とを備える。
【００２２】
本発明の信号分離方法は、Ｎチャネル（Ｎは５以上の整数）のＮＲＺパルス列で１フレームを構成し、フレーム先頭から第１チャネルを論理「１」、第２チャネルおよび第Ｎチャネルを論理「０」としてフレーム先頭タイミング検出用に割り当て、データ伝送用に割り当てた第３チャネル〜第（Ｎ−１）チャネルの各タイムスロット長をｕとしたときに、第１チャネルのタイムスロット長ｓおよび第Ｎチャネルのタイムスロット長ｗが
ｕ＜ｓ＜２ｕ
ｓ＜ｕ＋ｗ
となるように形成された多重化信号を入力し、パルス幅ｋ（ｕ＜ｋ＜ｓ）を有する第１の幅判別パルスおよびパルス幅Ｌ（ｓ＜Ｌ＜２ｕ）を有する第２の幅判別パルスと比較し、第１の幅判別パルスより長くかつ第２の幅判別パルスより短いパルスを第１チャネルのパルスとして判別し、フレームの先頭タイミングとして検出するフレーム先頭タイミング検出ステップと、各チャネルのタイムスロット長に応じて、フレーム先頭タイミングから第３チャネル〜第（Ｎ−１）チャネルのパルスまでのパルス幅を有するラッチパルスを生成し、各ラッチパルスの後縁で第３チャネル〜第（Ｎ−１）チャネルのデータをそれぞれラッチして出力するラッチステップとを有する。
【発明の効果】
【００２３】
本発明の信号分離回路および方法は、消費電力の大きなＶＣＯや引き込み時間の長いＰＬＬを含むＣＤＲ回路で生成されるクロックを用いることなく、論理論理回路のみで多重化信号から各チャネルの信号を分離することができ、消費電力を大幅に低減することができる。また、ＰＬＬのような同期引き込みの必要がないので、応答速度の速い信号分離が可能となる。
【００２４】
また、本発明の信号分離回路および方法は、常に論理「１」の第１チャネルのパルス幅が既知であることを利用し、フレーム先頭のパルスであるか否かを判別する。すなわち、第１チャネルのパルス幅が他のチャネルのパルス幅の整数倍にならないように設定することにより、ＮＲＺ信号の複数ビットが連続してパルス幅が長くなっても、確実にフレーム先頭タイミングを抽出することができる。よって、多重化されるデータパルスのパルス幅を伝送可能な最小パルス幅とすることができ、伝送効率を高めることができる。例えば、第１の発明の信号分離回路のように、多重数の多いデータパルスのパルス幅を最小パルス幅とし、第１チャネルのパルス幅をその最小パルス幅よりも広くかつ最小パルス幅の２倍よりも狭くし、データパルスと区別可能な最小のパルス幅とすることにより、フレーム先頭を表す第１チャネルのパルスを伝送効率への影響を抑えつつ送受信することができる。
【００２５】
また、本発明の信号分離回路および方法は、各チャネルのデータパルスが論理「１」で連続する場合、パルス幅の判別動作の回数は連続する論理「１」について１回でよいため、ＲＺ信号のように逐一比較する場合より少なくなる。よって、消費電力が回路の動作頻度に比例するＣＭＯＳ回路で構成する場合に、消費電力を大幅に低減することができる。
【発明を実施するための最良の形態】
【００２６】
（第１の実施形態）
図１は、本発明の第１の実施形態の多重化信号のフレーム構成例を示す。ここでは、時分割多重化するチャネル数Ｎ＝８とし、チャネル１，２，８をフレーム先頭のチャネル１の時間位置を検出するフレーム先頭タイミング検出用、チャネル３〜７をデータ伝送用にそれぞれ割り当て、ＮＲＺのパルス列とする。フレーム先頭タイミング検出用のチャネル１は常に論理「１」、チャネル２，８は常に論理「０」とする。ここで、チャネル１のタイムスロットをｓ秒、チャネル３〜７のタイムスロットをｕ秒、チャネル８のタイムスロットをｗ秒としたときに、
ｕ＜ｓ＜２ｕ
ｓ＜ｕ＋ｗ
とする。
【００２７】
すなわち、本実施形態における多重化信号は、チャネル１としてチャネル３〜７のデータ「１」のパルス幅ｕよりも長く、データ「１１」のパルス幅２ｕよりも短いパルス幅ｓのパルスをフレーム先頭に設けることを特徴とする。そして、本実施形態の信号分離回路は、受信した多重化信号の各パルスを２種類の幅判別パルスのパルス幅ｋ（ｕ＜ｋ＜ｓ）、Ｌ（ｓ＜Ｌ＜２ｕ）と比較することにより、チャネル１のパルスであるか否かを判別し、フレームの先頭を検出することを特徴とする。なお、チャネル２は、（Ｌ−ｓ）よりも長いパルス幅とする。
【００２８】
ここで、チャネル１のパルス幅ｓとして、ｍが１以上の整数として一般化し、
ｍ・ｕ＜ｓ＜（ｍ＋１）ｕ
の関係とすると、
ｍ・ｕ＜ｋ＜ｓ＜Ｌ＜（ｍ＋１）ｕ
となるパルス幅ｋ，Ｌの幅判別パルスを用いることにより対応可能である。
【００２９】
図２は、本発明の第１の実施形態の構成例を示す。図３は、本発明の第１の実施形態の動作例を示す。
図２において、微分回路１１、パルス生成回路１２、微分回路１３、ＡＮＤ回路１４、パルス生成回路１５、パルス生成回路１６、ＡＮＤ回路１７、インバータ回路１８、ＡＮＤ回路１９は、フレーム先頭のチャネル１のタイミングを検出する回路である。パルス生成回路２１〜２５およびラッチ回路３１〜３５は、チャネル１のタイミングを基準にチャネル３〜７の各データを分離する回路である。
【００３０】
以下、図２および図３を参照して本実施形態の構成および動作について説明する。多重化信号Ｄは微分回路１１に入力され、その立ち上がりのタイミングでパルス幅の狭いパルス信号Ｐ１が生成される。パルス信号Ｐ１はパルス生成回路１２に入力され、パルス幅ｋ秒（ｕ＜ｋ＜ｓ）のパルス信号Ｐ２が生成される。パルス信号Ｐ２は微分回路１３に入力され、パルス信号Ｐ２の立ち下がりのタイミングでパルス幅の狭いパルス信号Ｐ３が生成され、ＡＮＤ回路１４の一方の入力端子に入力される。このパルス信号Ｐ２，Ｐ３は、チャネル１と、チャネル３〜７のうち論理「１」の信号に対応して出力されるが、論理「１」の信号が連続している場合には最初の論理「１」の信号のみに対応して出力される。すなわち、図３のフレーム１では、チャネル１，３が論理「１」、チャネル６，７が連続して論理「１」なので、チャネル１，３，６に対応したタイミングでパルス信号Ｐ２，Ｐ３が生成される。ＡＮＤ回路１４の他方の入力端子には多重化信号Ｄが入力され、多重化信号Ｄとパルス信号Ｐ３とのＡＮＤ信号Ｐ４がパルス生成回路１５に入力され、パルス幅ｐ秒のパルス信号Ｐ５が生成される。このパルス信号Ｐ４，Ｐ５は、パルス信号Ｐ３が出力されるタイミングで多重化信号Ｄが論理「１」のとき、すなわちチャネル１と、チャネル３〜７のうち連続する論理「１」に対して発生する信号である。
【００３１】
また、パルス信号Ｐ１は分岐してパルス生成回路１６に入力され、パルス幅Ｌ秒（ｓ＜Ｌ＜２ｕ）のパルス信号Ｐ６が生成され、ＡＮＤ回路１７の一方の入力端子に入力される。このパルス信号Ｐ６は、チャネル１と、チャネル３〜７のうち論理「１」の信号に対応して出力されるが、論理「１」の信号が連続している場合には最初の論理「１」の信号のみに対応して出力される。すなわち、パルス信号Ｐ６が発生するタイミングはパルス信号Ｐ２と同じであるが、パルス幅がｋとＬの違いがある。ＡＮＤ回路１７の他方の入力端子には、インバータ回路１８を介して多重化信号Ｄが入力され、位相反転した多重化信号Ｐ７とパルス信号Ｐ６とのＡＮＤ信号Ｐ８が生成される。このＡＮＤ信号Ｐ８は、多重化信号Ｄが単独の論理「１」から論理「０」に変わるタイミング、すなわちチャネル１と、チャネル３〜７の単独の論理「１」に対して発生する信号である。
【００３２】
パルス信号Ｐ５およびＡＮＤ信号Ｐ８は、ＡＮＤ回路１９に入力してＡＮＤ演算が行われ、チャネル１のタイミングに対応するパルス信号Ｐ９が抽出される。ここで、パルス信号Ｐ５のパルス幅ｐは、Ｌ＜ｋ＋ｐの関係を有する。なお、図３の例では、ｕ＝１とすると、ｓ＝1.5 、ｋ＝1.25、Ｌ＝1.75、ｐ＝0.75、ｗ＝１の場合を示す。また、チャネル２のパルス幅はＬ−ｓより広く、ここでは 0.5としている。
【００３３】
ここまで説明したように、本実施形態の信号分離回路に入力する多重化信号Ｄは、パルス幅ｕとその２倍の２ｕを境として、図１に示すように次の３通りに分類される。
(1) パルス幅がｕの信号は、チャネル３〜７の信号のうち、論理「１」の信号が単独で存在する場合である。
(2) パルス幅がｕを超えて２ｕ未満の信号は、チャネル１の信号（パルス幅 1.5ｕ）である。
(3) パルス幅が２ｕ以上の信号は、チャネル３〜７の信号のうち、論理「１」の信号が２以上連続するパルス列の場合である。
【００３４】
(1) および(2) の信号は、パルス生成回路１６で生成されるパルス幅Ｌのパルス信号Ｐ６との比較によりＡＮＤ信号Ｐ８として検出される。(2) および(3) の信号は、パルス生成回路１２で生成されるパルス幅ｋのパルス信号Ｐ２との比較によりパルス信号Ｐ５として検出される。したがって、ＡＮＤ信号Ｐ８およびパルス信号Ｐ５を同時に発生するのは、ｕ＜ｋ＜ｓ＜Ｌ＜２ｕの関係を満たす(2) の場合に限られる。すなわち、ＡＮＤ信号Ｐ８とパルス信号Ｐ５の論理積をとったＡＮＤ信号Ｐ９は、多重化信号Ｄのチャネル１のタイミング（ここではチャネル１のパルスの後縁）を表す信号となる。
【００３５】
このＡＮＤ信号Ｐ９を入力するパルス生成回路２１は、ＡＮＤ信号Ｐ９の前縁（チャネル１のパルスの後縁）から多重化信号Ｄのチャネル３の信号までのパルス幅ｘ１を有するパルス信号Ｐ11を発生し、ラッチ回路３１は、このパルス信号Ｐ11の立ち下がりで多重化信号Ｄをラッチすることにより、チャネル３の信号Ｄ１を分離出力する。同様にパルス生成回路２２はパルス幅ｘ２のパルス信号Ｐ12を発生し、ラッチ回路３２は多重化信号Ｄからチャネル４の信号Ｄ２を分離出力する。パルス生成回路２３はパルス幅ｘ３のパルス信号Ｐ13を発生し、ラッチ回路３３は多重化信号Ｄからチャネル５の信号Ｄ３を分離出力する。パルス生成回路２４はパルス幅ｘ４のパルス信号Ｐ14を発生し、ラッチ回路３４は多重化信号Ｄからチャネル６の信号Ｄ４を分離出力する。パルス生成回路２５はパルス幅ｘ５のパルス信号Ｐ15を発生し、ラッチ回路３５は多重化信号Ｄからチャネル７の信号Ｄ５を分離出力する。
【００３６】
なお、パルス生成回路１２，１５，１６，２１〜２５は、単安定マルチバイブレータ回路を用いて容易に所要のパルス幅を有する信号を生成することができる。
【００３７】
このように、本実施形態の信号分離回路では、消費電力の大きなＶＣＯや引き込み時間の長いＰＬＬを含むＣＤＲ回路で生成されるクロックを用いることなく、単安定マルチバイブレータ回路、微分回路、ＡＮＤ回路、ラッチ回路（ＤＦＦ回路）などの論理回路のみで、多重化信号から各チャネルの信号を分離することができ、消費電力を大幅に低減することができる。
【００３８】
また、フレーム先頭のチャネル１の信号を検出する動作は、単独の論理「１」の信号と、ＮＲＺ信号特有の連続する論理「１１…」の信号との間で比較すればよく、ＲＺ信号のように各チャネルの信号と逐一比較する場合に比べて比較回数が少なくなる。その結果、消費電力が回路の動作頻度に比例するＣＭＯＳ回路で構成する場合に、消費電力を大幅に低減することができる。
【００３９】
図４は、本発明の第１の実施形態の変形例を示す。図５は、本発明の第１の実施形態の変形例の動作例を示す。
【００４０】
本変形例の特徴は、パルス生成回路１６から出力されるパルス信号Ｐ６の立ち下がりのタイミングでパルス幅の狭いパルス信号Ｐ10を生成する微分回路３１と、ＡＮＤ回路１７から出力されるＡＮＤ信号Ｐ８をパルス幅ｑ秒のパルス信号Ｐ８に変換するパルス生成回路３２を備えるところにある。これにより、ＡＮＤ回路１９では、パルス信号Ｐ５とパルス信号Ｐ８の論理積をとる際のマージンを大きくすることができる。その他の構成は図２および図３に示す第１の実施形態の構成と同じである。
【００４１】
（第２の実施形態）
図６は、本発明の第２の実施形態の多重化信号のフレーム構成例を示す。ここでは、時分割多重化するチャネル数Ｎ＝８とし、チャネル１，２，８をフレーム先頭のチャネル１の時間位置を検出するフレーム先頭タイミング検出用、チャネル３〜７をデータ伝送用にそれぞれ割り当て、ＮＲＺのパルス列とする。フレーム先頭タイミング検出用のチャネル１は常に論理「１」、チャネル２，８は常に論理「０」とする。ここで、チャネル１のタイムスロットをｓ秒、チャネル２〜８のタイムスロットをｕ秒としたときに、
ｓ＜ｕ
とする。
【００４２】
すなわち、本実施形態における多重化信号は、チャネル１としてチャネル３〜７のデータ「１」のパルス幅ｕよりも短いパルス幅ｓのパルスをフレーム先頭に設けることを特徴とする。そして、本実施形態の信号分離回路は、受信したパルス列の各パルスを幅判別パルスのパルス幅ｋ（ｓ＜ｋ＜ｕ）と比較することにより、チャネル１のパルスであるか否かを判別し、フレームの先頭を検出することを特徴とする。なお、チャネル２，８は、必ずしもパルス幅ｕである必要はなく、以下に示す動作に支障がない範囲で適宜設定可能である。
【００４３】
図７は、本発明の第２の実施形態の構成例を示す。図８は、本発明の第２の実施形態の動作例を示す。
【００４４】
図７において、微分回路１１、パルス生成回路１２、微分回路１３、インバータ回路１８、ＡＮＤ回路１９は、フレーム先頭のチャネル１のタイミングを検出する回路である。パルス生成回路２１〜２５およびラッチ回路３１〜３５は、チャネル１のタイミングを基準にチャネル３〜７の各データを分離する回路である。
【００４５】
以下、図７および図８を参照して本実施形態の構成および動作について説明する。多重化信号Ｄは微分回路１１に入力され、その立ち上がりのタイミングでパルス幅の狭いパルス信号Ｐ１が生成される。パルス信号Ｐ１はパルス生成回路１２に入力され、パルス幅ｋ秒（ｓ＜ｋ＜ｕ）のパルス信号Ｐ２が生成される。パルス信号Ｐ２は微分回路１３に入力され、パルス信号Ｐ２の立ち下がりのタイミングでパルス幅の狭いパルス信号Ｐ３が生成され、ＡＮＤ回路１９の一方の入力端子に入力される。このパルス信号Ｐ２，Ｐ３は、チャネル１と、チャネル３〜７のうち論理「１」の信号に対応して出力されるが、論理「１」の信号が連続している場合には最初の論理「１」の信号のみに対応して出力される。すなわち、図８のフレーム１では、チャネル１，３が論理「１」、チャネル５〜７が連続して論理「１」なので、チャネル１，３，５に対応したタイミングでパルス信号Ｐ２，Ｐ３が生成される。ＡＮＤ回路１９の他方の入力端子には、インバータ回路１８を介して多重化信号Ｄが入力され、位相反転した多重化信号Ｐ７とパルス信号Ｐ３とのＡＮＤ信号Ｐ９が生成される。このＡＮＤ信号Ｐ９は、チャネル１のタイミングを示す。
なお、図７の構成において微分回路１３を省略し、パルス幅ｋ秒のパルス信号Ｐ２と位相反転した多重化信号Ｐ７の論理積をとっても、ＡＮＤ信号Ｐ９の生成が可能である。
【００４６】
ここまで説明したように、本実施形態の信号分離回路に入力する多重化信号Ｄは、パルス幅ｋ（ｓ＜ｋ＜ｕ）を境として、図６に示すように次の２通りに分類される。
(1) パルス幅がｋ未満の信号は、チャネル１の信号である。
(2) パルス幅がｋ以上の信号は、チャネル３〜７の信号のうち、論理「１」の信号である。
【００４７】
したがって、ＡＮＤ信号Ｐ９を発生するのは、ｓ＜ｋ＜ｕの関係を満たす(1) の場合に限られる。すなわち、ＡＮＤ信号Ｐ９は、多重化信号Ｄのチャネル１のタイミングを表す信号となる。
【００４８】
このＡＮＤ信号Ｐ９を入力するパルス生成回路２１は、ＡＮＤ信号Ｐ９の前縁から多重化信号Ｄのチャネル３の信号までのパルス幅ｘ１を有するパルス信号Ｐ11を発生し、ラッチ回路３１は、このパルス信号Ｐ11の立ち下がりで多重化信号Ｄをラッチすることにより、チャネル３の信号Ｄ１を分離出力する。同様にパルス生成回路２２はパルス幅ｘ２のパルス信号Ｐ12を発生し、ラッチ回路３２は多重化信号Ｄからチャネル４の信号Ｄ２を分離出力する。パルス生成回路２３はパルス幅ｘ３のパルス信号Ｐ13を発生し、ラッチ回路３３は多重化信号Ｄからチャネル５の信号Ｄ３を分離出力する。パルス生成回路２４はパルス幅ｘ４のパルス信号Ｐ14を発生し、ラッチ回路３４は多重化信号Ｄからチャネル６の信号Ｄ４を分離出力する。パルス生成回路２５はパルス幅ｘ５のパルス信号Ｐ15を発生し、ラッチ回路３５は多重化信号Ｄからチャネル７の信号Ｄ５を分離出力する。
【００４９】
なお、パルス生成回路１２，２１〜２５は、単安定マルチバイブレータ回路を用いて容易に所要のパルス幅を有する信号を生成することができる。
【００５０】
このように、本実施形態の信号分離回路では、消費電力の大きなＶＣＯや引き込み時間の長いＰＬＬを含むＣＤＲ回路で生成されるクロックを用いることなく、単安定マルチバイブレータ回路、微分回路、ＡＮＤ回路、ラッチ回路（ＤＦＦ回路）などの論理回路のみで、多重化信号から各チャネルの信号を分離することができ、消費電力を大幅に低減することができる。
【００５１】
また、フレーム先頭のチャネル１の信号を検出する動作は、単独または連続する論理「１」の信号と比較すればよく、ＲＺ信号のように各チャネルの信号と逐一比較する場合に比べて比較回数が少なくなる。その結果、消費電力が回路の動作頻度に比例するＣＭＯＳ回路で構成する場合に、消費電力を大幅に低減することができる。
【００５２】
（第３の実施形態）
図９は、本発明の第３の実施形態の多重化信号のフレーム構成例を示す。ここでは、時分割多重化するチャネル数Ｎ＝５とし、チャネル１，５をフレーム先頭のチャネル１の時間位置を検出するフレーム先頭タイミング検出用、チャネル２〜４をデータ伝送用にそれぞれ割り当て、ＮＲＺのパルス列とする。フレーム先頭タイミング検出用のチャネル１は常に論理「１」、チャネル５は常に論理「０」とする。ここで、チャネル１のタイムスロットをｓ秒、チャネル２〜４のタイムスロットをｕ秒、チャネル５のタイムスロットをｗとしたときに、
３ｕ＜ｓ
ｓ≦ｕ＋ｗ
とする。
【００５３】
すなわち、本実施形態における多重化信号は、チャネル１としてチャネル２〜４のデータ「１」のパルス幅ｕの合計３ｕよりも長いパルス幅ｓのパルスをフレーム先頭に設けることを特徴とする。そして、本実施形態の信号分離回路は、受信したパルス列の各パルスを幅判別パルスのパルス幅ｋ（３ｕ＜ｋ＜ｓ）と比較することにより、チャネル１のパルスであるか否かを判別し、フレームの先頭を検出することを特徴とする。
【００５４】
図１０は、本発明の第３の実施形態の構成例を示す。図１１は、本発明の第３の実施形態の動作例を示す。
【００５５】
図１０において、微分回路１１、パルス生成回路１２、微分回路１３、ＡＮＤ回路１９は、フレーム先頭のチャネル１のタイミングを検出する回路である。パルス生成回路２１〜２３およびラッチ回路３１〜３３は、チャネル１のタイミングを基準にチャネル２〜４の各データを分離する回路である。
【００５６】
以下、図１０および図１１を参照して本実施形態の構成および動作について説明する。多重化信号Ｄは微分回路１１に入力され、その立ち上がりのタイミングでパルス幅の狭いパルス信号Ｐ１が生成される。パルス信号Ｐ１はパルス生成回路１２に入力され、パルス幅ｋ秒（３ｕ＜ｋ＜ｓ）のパルス信号Ｐ２が生成される。パルス信号Ｐ２は微分回路１３に入力され、パルス信号Ｐ２の立ち下がりのタイミングでパルス幅の狭いパルス信号Ｐ３が生成され、ＡＮＤ回路１９の一方の入力端子に入力される。このパルス信号Ｐ２，Ｐ３は、チャネル１と、チャネル２〜４のうち論理「１」の信号に対応して出力されるが、論理「１」の信号が連続している場合には最初の論理「１」の信号のみに対応して出力される。すなわち、図１１のフレーム１では、チャネル１が論理「１」、チャネル３，４が連続して論理「１」なので、チャネル１，３に対応したタイミングでパルス信号Ｐ２，Ｐ３が生成される。ＡＮＤ回路１９の他方の入力端子には多重化信号Ｄが入力され、多重化信号Ｄとパルス信号Ｐ３とのＡＮＤ信号Ｐ９が生成される。このＡＮＤ信号Ｐ９は、チャネル１のタイミングを示す。
【００５７】
ここまで説明したように、本実施形態の信号分離回路に入力する多重化信号Ｄは、パルス幅ｋ（３ｕ＜ｋ＜ｓ）を境として、図７に示すように次の２通りに分類される。
(1) パルス幅がｋを超える信号は、チャネル１の信号である。
(2) パルス幅がｋ未満の信号は、チャネル２〜４の信号のうち、論理「１」の信号である。
【００５８】
したがって、ＡＮＤ信号Ｐ９を発生するのは、３ｕ＜ｋ＜ｓの関係を満たす(1) の場合に限られる。すなわち、ＡＮＤ信号Ｐ９は、多重化信号Ｄのチャネル１のタイミングを表す信号となる。
【００５９】
このＡＮＤ信号Ｐ９を入力するパルス生成回路２１は、ＡＮＤ信号Ｐ９の前縁から多重化信号Ｄのチャネル３の信号までのパルス幅ｘ１を有するパルス信号Ｐ11を発生し、ラッチ回路３１は、このパルス信号Ｐ11の立ち下がりで多重化信号Ｄをラッチすることにより、チャネル３の信号Ｄ１を分離出力する。同様にパルス生成回路２２はパルス幅ｘ２のパルス信号Ｐ12を発生し、ラッチ回路３２は多重化信号Ｄからチャネル４の信号Ｄ２を分離出力する。パルス生成回路２３はパルス幅ｘ３のパルス信号Ｐ13を発生し、ラッチ回路３３は多重化信号Ｄからチャネル５の信号Ｄ３を分離出力する。
【００６０】
なお、パルス生成回路１２，２１〜２３は、単安定マルチバイブレータ回路を用いて容易に所要のパルス幅を有する信号を生成することができる。
【００６１】
このように、本実施形態の信号分離回路では、消費電力の大きなＶＣＯや引き込み時間の長いＰＬＬを含むＣＤＲ回路で生成されるクロックを用いることなく、単安定マルチバイブレータ回路、微分回路、ＡＮＤ回路、ラッチ回路（ＤＦＦ回路）などの論理回路のみで、多重化信号から各チャネルの信号を分離することができ、消費電力を大幅に低減することができる。
【００６２】
また、フレーム先頭のチャネル１の信号を検出する動作は、単独または連続する論理「１」の信号と比較すればよく、ＲＺ信号のように各チャネルの信号と逐一比較する場合に比べて比較回数が少なくなる。その結果、消費電力が回路の動作頻度に比例するＣＭＯＳ回路で構成する場合に、消費電力を大幅に低減することができる。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１の実施形態の多重化信号のフレーム構成例を示す図。
【図２】本発明の第１の実施形態の構成例を示す図。
【図３】本発明の第１の実施形態の動作例を示す図。
【図４】本発明の第１の実施形態の変形例を示す図。
【図５】本発明の第１の実施形態の変形例の動作例を示す図。
【図６】本発明の第２の実施形態の多重化信号のフレーム構成例を示す図。
【図７】本発明の第２の実施形態の構成例を示す図。
【図８】本発明の第２の実施形態の動作例を示す図。
【図９】本発明の第３の実施形態の多重化信号のフレーム構成例を示す図。
【図１０】本発明の第３の実施形態の構成例を示す図。
【図１１】本発明の第３の実施形態の動作例を示す図。
【図１２】２チャネル多重化信号を分離する従来の信号分離回路の構成例を示す図。
【図１３】ＣＤＲ回路の動作例を説明する図。
【図１４】２チャネル多重化信号を分離する従来の信号分離回路の動作例を示す図。
【図１５】４チャネル多重化信号を分離する従来の信号分離回路の構成例を示す図。
【図１６】４チャネル多重化信号を分離する従来の信号分離回路の動作例を示す図。
【符号の説明】
【００６４】
１１，１３  微分回路
１２，１５，１６，２１〜２５  パルス生成回路
１４，１７，１９  ＡＮＤ回路
１８  インバータ回路
３１〜３５  ラッチ回路
【図１】
2008131392.tif 000003
【図２】
2008131392.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2008131392.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
2008131392.tif 000016
【図１５】
2008131392.tif 000017
【図１６】
2008131392.tif 000018