(57)【要約】【課題】３次元的に配置されたメモリセル又は選択ゲートトランジスタのチャネル領域にキャリアが蓄積することを抑制する構造とし、メモリセル及び選択ゲートトランジスタを確実に動作させる不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、基板と、第１の柱状半導体と、第１のゲート絶縁膜とを有する第１の選択ゲートトランジスタと、第２の柱状半導体と、第１の絶縁膜と、電荷蓄積層と、第２の絶縁膜と、平板状の第１乃至第ｎの電極とを有する複数のメモリセルと、第３の柱状半導体と、第２のゲート絶縁膜と、第２のゲート電極とを有する第２の選択ゲートトランジスタとを有するメモリストリングスを複数備え、前記第１の選択ゲートトランジスタ及び前記第２の選択ゲートトランジスタの少なくともいずれかのチャネル領域がソース領域及びドレイン領域とは反対導電型の半導体で形成され、前記チャネル領域へのコンタクトを有する。【選択図】図２
2008186868.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板に対して略垂直に形成された第１の柱状半導体と、前記第１の柱状半導体の周りに形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の周りに形成された第１のゲート電極とを有する第１の選択ゲートトランジスタと、
前記第１の柱状半導体上に形成された第２の柱状半導体と、前記第２の柱状半導体の周りに形成された第１の絶縁膜と、前記第１の絶縁膜の周りに形成された電荷蓄積層と、前記電荷蓄積層の周りに形成された第２の絶縁膜と、前記第２の絶縁膜の周りに形成された平板状の第１乃至第ｎの電極(ｎは２以上の自然数)とを有する複数のメモリセルと、
前記第２の柱状半導体上に形成された第３の柱状半導体と、前記第３の柱状半導体の周りに形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の周りに形成された第２のゲート電極とを有する第２の選択ゲートトランジスタと、
を有するメモリストリングスを複数備え、
前記第１の選択ゲートトランジスタ及び前記第２の選択ゲートトランジスタの少なくともいずれかのチャネル領域がソース領域及びドレイン領域とは反対導電型の半導体で形成され、前記チャネル領域へのコンタクトを有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１の選択ゲートトランジスタのチャネル領域の少なくとも一部が前記基板上に形成され、前記基板に対し前記コンタクトが形成されたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記第２の選択ゲートトランジスタのチャネル領域がビット線と電気的に接続されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
前記第２の柱状半導体の活性領域は、その横断面における中心部分と周辺部分とが互いに異なる半導体材料から形成され、前記中心部分の価電子帯が前記周辺部分の価電子帯より真空準位に近いこと、
を特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記第２の柱状半導体の活性領域は、前記周辺部分から前記中心部分までの価電子帯が段階的に変化する半導体材料から形成されたこと、
を特徴とする請求項４記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
小型で大容量な不揮発性半導体記憶装置の需要が急増し、高集積化、大容量化が期待できるＮＡＮＤ型フラッシュメモリが注目されている。しかし、小型化を図るためには配線パターン等の更なる微細加工が必要となるが、デザインルールの縮小化がますます困難になっている。そこで近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている（特許文献１乃至３及び非特許文献１）。
【０００３】
しかし、メモリセルを３次元的に配置した従来の半導体記憶装置は、メモリセルが半導体基板から電気的に絶縁されている。また、従来のメモリセルを３次元的に配置した半導体記憶装置は、積層したメモリセルの両端部に形成された選択ゲートのチャネル・ドレイン領域が、何れも同一導電型の選択ゲートトランジスタで形成されている。この選択ゲートトランジスタのチャネル領域には、制御電極が接続されていない。
【０００４】
上記構造のため、メモリセル又は選択ゲートトランジスタのチャネル領域にキャリアが蓄積すると、チャネル領域の閾値が変動し、動作が不安定になる等の不具合が発生する場合がある。
【特許文献１】特開２００３−０７８０４４号
【特許文献２】米国特許第５,５９９,７２４号
【特許文献３】米国特許第５,７０７,８８５号
【非特許文献１】Endoh et al., “Novel Ultrahigh-Density Flash Memory With aStacked-Surrounding Gate Transistor (S-SGT) Structured Cell”, IEEE TRANSACTIONSON ELECTRON DEVICES, VOL. 50, NO.4, pp945-951, April 2003
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、３次元的に配置されたメモリセル又は選択ゲートトランジスタのチャネル領域にキャリアが蓄積することを抑制する構造とし、メモリセル及び選択ゲートトランジスタを確実に動作させる不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の一実施形態に係る不揮発性半導体記憶装置は、基板と、前記基板に対して略垂直に形成された第１の柱状半導体と、前記第１の柱状半導体の周りに形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の周りに形成された第１のゲート電極とを有する第１の選択ゲートトランジスタと、前記第１の柱状半導体上に形成された第２の柱状半導体と、前記第２の柱状半導体の周りに形成された第１の絶縁膜と、前記第１の絶縁膜の周りに形成された電荷蓄積層と、前記電荷蓄積層の周りに形成された第２の絶縁膜と、前記第２の絶縁膜の周りに形成された平板状の第１乃至第ｎの電極(ｎは２以上の自然数)とを有する複数のメモリセルと、前記第２の柱状半導体上に形成された第３の柱状半導体と、前記第３の柱状半導体の周りに形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜の周りに形成された第２のゲート電極とを有する第２の選択ゲートトランジスタと、を有するメモリストリングスを複数備え、前記第１の選択ゲートトランジスタ及び前記第２の選択ゲートトランジスタの少なくともいずれかのチャネル領域がソース領域及びドレイン領域とは反対導電型の半導体で形成され、前記チャネル領域へのコンタクトを有することを特徴としている。
【発明の効果】
【０００７】
本発明の一実施形態によれば、３次元的に配置されたメモリセル又は選択ゲートトランジスタのチャネル領域にキャリアが蓄積することを抑制でき、メモリセル及び選択ゲートトランジスタを確実に動作させることができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照して本発明の実施形態を詳細に説明する。但し、本発明は多くの異なる態様で実施することが可能であり、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【０００９】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置を上方から見た平面図である。図１において、不揮発性半導体記憶装置は、複数のビット線ＢＬ１〜ＢＬ３及び複数のドレイン側選択ゲートトランジスタＳＧＤ１〜ＳＧＤ３がアレイ状に配置されている。図２（Ａ）は、図１の不揮発性半導体記憶装置のＡ−Ａ´線矢視断面図であり、同図（Ｂ）は、図１の不揮発性半導体記憶装置のＢ−Ｂ´矢視断面図である。
【００１０】
図２（Ａ）及び（Ｂ）において、本発明の第1の実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域は、半導体層を柱状にすることによって基板上にメモリセルが積層形成されている。図２（Ａ）及び（Ｂ）に示すメモリトランジスタ領域では、メモリセルを４層積層した場合を示す。また、図２（Ａ）及び（Ｂ）において、各層のワード線ＷＬ１〜ＷＬ４は、それぞれ同一層からなる平面構造を有しており、板状の平面構造となっている。また、図２（Ａ）及び（Ｂ）において、ＳＧＳはソース側選択ゲートトランジスタであり、ＳＧＤ２はドレイン側選択ゲートトランジスタである。
【００１１】
次に、図３〜図２２を参照して、本第１の実施形態に係る不揮発性半導体装置の製造工程を説明する。図３〜図２２では、図２（Ａ）及び（Ｂ）に示した不揮発性半導体記憶装置１のＡ−Ａ´線矢視断面図の部分及びＢ−Ｂ´矢視断面図に対応する各製造工程を、その工程順に図示している。
【００１２】
まず、図３（Ａ）及び（Ｂ）において、半導体基板１１の表面に絶縁体１２の層を形成し、この絶縁体１２の上にソース側選択ゲートトランジスタＳＧＳのゲートとなるゲート層１３を形成する。絶縁体１２は、ソース側選択ゲートトランジスタＳＧＳのゲート絶縁膜として機能させるためのものである。ゲート層１３は、ポリシリコン又は高融点金属等を用いてもよい。
【００１３】
次に、図４（Ａ）及び（Ｂ）において、絶縁体１２及びゲート層１３を、エッチング等によりパターニングして、開口部１４ａ〜１４ｆを形成する。これら開口部１４ａ〜１４ｆは、図１のビット線ＢＬ１〜ＢＬ３とドレイン側選択ゲートトランジスタ（ライン）ＳＧＤ１〜ＳＧＤ３との交点となる位置に合わせて形成される。
【００１４】
次に、図５（Ａ）及び（Ｂ）において、上記開口部１４ａ〜１４ｆの各側壁に絶縁体層１５ａ〜１５ｆを形成する。絶縁体層１５ａ〜１５ｆは、ゲート層１３であるポリシリコンの側壁を酸化して二酸化シリコンの層を形成し、又は、ポリシリコンの側壁に絶縁体を堆積させて形成してもよい。
【００１５】
次に、図６（Ａ）及び（Ｂ）において、上記絶縁体層１５ａ〜１５ｆを形成した後の上記開口部１４ａ〜１４ｆに半導体１６ａ〜１６ｆを堆積する。半導体１６ａ〜１６ｆは、ポリシリコンを堆積して形成し、又は、開口部１４ａ〜１４ｆの底面の半導体基板１１からエピタキシャル成長させて形成した結晶質の半導体としてもよい。
【００１６】
次に、図７（Ａ）及び（Ｂ）において、上記図２（Ａ）及び（Ｂ）に示したメモリトランジスタ領域の絶縁体層２１，２３，２５，２７，２９及びワード線ＷＬ１〜ＷＬ４となるゲート層２２，２４，２６，２８を交互に堆積する。絶縁体層２１，２３，２５，２７，２９は、二酸化シリコン、又は、低誘電率の絶縁体等を用いてもよい。ゲート層２２，２４，２６，２８は、ポリシリコン又は高融点金属等を用いてもよい。なお、本第１の実施形態では、メモリトランジスタ領域を４層とした例を示しているが、これに限るものではない。例えば、層数が多いほど単位面積当たりのメモリセル数を増加させることができ、層数が少ないほど製造が容易になる。
【００１７】
次に、図８（Ａ）及び（Ｂ）において、堆積した絶縁体層２１，２３，２５，２７，２９及びゲート層２２，２４，２６，２８を、エッチング等によりパターニングして、開口部３１ａ〜３１ｆを形成する。これら開口部３１ａ〜３１ｆの形成位置は、上記図４（Ａ）及び（Ｂ）において形成した開口部１４ａ〜１４ｆの形成位置に合わせる。
【００１８】
次に、図９（Ａ）及び（Ｂ）において、上記開口部３１ａ〜３１ｆに面する各側壁にＳＯＮＯＳ（Silicon, Oxide, Nitride, Oxide, Silicon）絶縁膜（ゲート絶縁膜）３２ａ〜３２ｆ或いはＭＯＮＯＳ（Metal, Oxide, Nitride, Oxide, Silicon）絶縁膜を形成する。なお、ＳＯＮＯＳ絶縁膜（ＭＯＮＯＳ絶縁膜）に限るものではなく、例えば、ＳＡＮＯＳ（Silicon, Alumina, Nitride, Oxide, Silicon）絶縁膜等を形成してもよい。要は、ゲート層（Ｓ／Ｍ）と半導体柱（Ｓ）の間で電荷蓄積層として機能するものであればよい。
【００１９】
次に、図１０（Ａ）及び（Ｂ）において、上記ＳＯＮＯＳ膜３２ａ〜３２ｆを形成した後の開口部３１ａ〜３１ｆに半導体３３ａ〜３３ｆを堆積する。半導体３３ａ〜３３ｆは、ポリシリコンを堆積して形成し、又は、開口部３１ａ〜３１ｆの底面の半導体基板１６ａ〜１６ｆからエピタキシャル成長させて形成した結晶質の半導体としてもよい。ＳＯＮＯＳ絶縁膜３２ａ〜３２ｆ及び半導体３３ａ〜３３ｆは、メモリトランジスタ領域の柱状のメモリセルを構成する。
【００２０】
次に、図１１（Ａ）及び（Ｂ）において、上記図１０（Ａ）及び（Ｂ）までに形成したメモリトランジスタ領域の上にドレイン側選択ゲートトランジスタＳＧＤのゲート層３４ａ、３４ｂを堆積する。ゲート層３４ａ、３４ｂは、ポリシリコン又は高融点金属等を用いてもよい。
【００２１】
次に、図１２（Ａ）及び（Ｂ）において、堆積したゲート層３４ａ、３４ｂを、エッチング等によりパターニングして、ドレイン側選択ゲートトランジスタＳＧＤのゲート３５ａ〜３５ｃを形成する。
【００２２】
次に、図１３（Ａ）及び（Ｂ）において、ドレイン側選択ゲートトランジスタＳＧＤのゲート３５ａ〜３５ｃの周囲に絶縁体層３６ａ〜３６ｃを形成する。絶縁体層３６ａ〜３６ｃは、ドレイン側選択ゲートトランジスタＳＧＤのゲート絶縁膜として機能させるためのものである。
【００２３】
次に、図１４（Ａ）及び（Ｂ）において、ドレイン側選択ゲートトランジスタＳＧＤの半導体層３７ａ〜３７ｄを堆積する。この工程が完了した時点では、堆積した半導体層３７ａ〜３７ｄの上面は、ドレイン側選択ゲートトランジスタＳＧＤのゲート３５ａ〜３５ｃ上の絶縁体層３６ａ〜３６ｃの上面よりも低い位置にある。一度の半導体の堆積により半導体層３７ａ〜３７ｄを形成することが困難である場合は、半導体を絶縁体層３６ａ〜３６ｃの上面よりも高い位置まで堆積させた後、エッチングにより形状を整えるようにしてもよい。
【００２４】
次に、図１５（Ａ）及び（Ｂ）において、上記図８（Ａ）及び（Ｂ）の工程において形成した開口部３１ａ〜３１ｆの形成位置に合わせた位置に、エッチング等により開口部３８ａ〜３８ｆを形成する。
【００２５】
次に、図１６（Ａ）及び（Ｂ）において、上記開口部３８ａ〜３８ｆに面するドレイン側選択ゲートトランジスタＳＧＤのゲート３５ａ〜３５ｃの側壁に絶縁体層３９ａ〜３９ｆを形成する。絶縁体層３９ａ〜３９ｆは、ドレイン側選択ゲートトランジスタＳＧＤのゲート絶縁膜として機能させるためのものである。
【００２６】
次に、図１７（Ａ）及び（Ｂ）において、上記開口部３８ａ〜３８ｆにＰ型（導電型）又はＮ型（反対導電型）の半導体４０ａ〜４０ｆを堆積する。半導体４０ａ〜４０ｆは、ポリシリコンを堆積して形成し、又は、開口部３８ａ〜３８ｆの底面の半導体３３ａ〜３３ｆ（図１０（Ａ）及び（Ｂ）参照）からエピタキシャル成長させて形成した結晶質の半導体としてもよい。
【００２７】
次に、図１８（Ａ）及び（Ｂ）において、上記半導体３７ａ〜３７ｄ（図１４（Ａ）及び（Ｂ）参照）の上に更にＰ型（導電型）又はＮ型（反対導電型）の半導体４１ａ〜４１ｄを堆積する。半導体４１ａ〜４１ｄは、ドレイン側選択ゲートトランジスタＳＧＤのゲート３５ａ〜３５ｃ上の絶縁体層３６ａ〜３６ｃの上面よりも高い位置まで堆積する。なお、本第１の実施形態では、ドレイン側選択ゲートトランジスタＳＧＤの周囲の半導体層を、図１４及び図１８において２回に分けて堆積させている。例えば、図１４に示した１回目の半導体３７ａ〜３７ｄの堆積時にＮ型（反対導電型）とし、図１８に示した２回目の半導体４１ａ〜４１ｄの堆積時にはＰ型（導電型）とする。本第１の実施形態では、ドレイン側選択ゲートトランジスタＳＧＤのチャネル領域の上層を、後述するビット線ＢＬを直接接触させるため、２回目にＰ型（導電型）半導体を堆積し、ドレイン側選択ゲートトランジスタ（ライン）ＳＧＤの周囲にドレイン拡散層を形成するため、ドレイン側選択ゲートトランジスタ（ライン）ＳＧＤの周囲に１回目にＮ型（反対導電型）半導体を堆積し、Ｐ型とＮ型の界面を形成するようにした。
【００２８】
次に、図１９及び図２０は、図１８（Ａ）及び（Ｂ）において２回目に堆積される半導体層をＰ型（導電型）とした場合を説明するための図である。
【００２９】
本第１の実施形態では、図１０（Ａ）及び（Ｂ）において堆積した半導体３３ａ〜３３ｆがＮ型（反対導電型）である場合は、図１７（Ａ）及び（Ｂ）において堆積する半導体４０ａ〜４０ｆはＰ型（導電型）とする。そして、図１４（Ａ）及び（Ｂ）において堆積する半導体層３７ａ〜３７ｄはＮ型（反対導電型）とし、図１８（Ａ）及び（Ｂ）において堆積する半導体４１ａ〜４１ｄはＰ型（導電型）とする。すなわち、図１９（Ａ）及び（Ｂ）に示す構造とする。これらドレイン側選択ゲートトランジスタＳＧＤの周囲の半導体層を堆積した後、熱拡散工程により不純物を拡散させる。特に、図２０（Ａ）に示すように、図１４（Ａ）及び（Ｂ）において堆積した半導体３７ａ〜３７ｄに含まれるＮ型（反対導電型）不純物を半導体上層面まで拡散させる。
【００３０】
次に、図２１（Ａ）及び（Ｂ）において、上記ドレイン側選択ゲートトランジスタＳＧＤ及び周囲の半導体層の上に、アルミニウム層４２ａ、４２ｂを堆積する。
【００３１】
次に、図２２（Ａ）及び（Ｂ）において、上記アルミニウム層４２ａ、４２ｂをエッチング等によりパターニングしてビット線ＢＬ１〜ＢＬ３を形成する。本第１の実施形態では、図１８（Ａ）及び（Ｂ）において、ドレイン側選択ゲートトランジスタＳＧＤのゲート絶縁膜の上面よりも高い位置まで達するようにＰ型（導電型）の半導体４１ａ〜４１ｄの層を形成しているため、ビット線ＢＬ１〜ＢＬ３との接触（コンタクト）が可能になる。
【００３２】
以上が、本第１の実施形態の不揮発性半導体記憶装置の製造工程である。次に、本第１の実施形態の不揮発性半導体記憶装置の半導体基板をＰ型（導電型）とした場合の例について、図２３〜図２６を参照して説明する。
【００３３】
図２３は、本第１の実施形態の不揮発性半導体記憶装置のＢ−Ｂ´矢視断面図である。図２３において、半導体基板１１はＰ型（導電型）であり、メモリセルアレイ近傍の半導体基板１１には、コモンソースＳＬが形成されている。コモンソースＳＬの下層には、Ｎ型半導体層５０が形成されている。Ｎ型半導体層５０は、ソース側選択ゲートトランジスタＳＧＳのソース領域として機能する。
【００３４】
また、図２３において、メモリセルアレイを構成する半導体柱３３ａ〜３３ｆ（図１０（Ａ）及び（Ｂ）参照）の下端近傍領域５１より下層で、ソース側選択ゲートトランジスタＳＧＳのゲート層の上端より低い位置までは、Ｐ型（導電型）半導体５２である。すなわち、Ｐ型（導電型）半導体５２の上層に堆積した半導体柱３３ａ〜３３ｆのＮ型半導体層の下端近傍領域５１が、ソース側選択ゲートトランジスタＳＧＳのゲート層の上層にオーバーラップする構造とした。各ソース側選択ゲートトランジスタＳＧＳのＰ型（導電型）半導体は、チャネル領域として機能する。
【００３５】
また、図２３において、半導体基板１１には、コンタクトＳＵＢが形成されており、ソース側選択ゲートトランジスタＳＧＳのチャネル領域に電圧を印加できるように構成されている。コンタクトＳＵＢに電圧を印加することにより、ソース側選択ゲートトランジスタＳＧＳのチャネル領域の閾値が変動しないように制御可能としたことが、本第１の実施形態の特徴である。
【００３６】
上述したように、半導体柱３３ａ〜３３ｆの下端近傍のＰ型（導電型）領域の上層は、Ｎ型領域となっており、ソース側選択ゲートトランジスタＳＧＳのゲート層の上端より低い位置までＮ型（反対導電型）領域となっている。このＮ型領域は、ソース側選択ゲートトランジスタＳＧＳのドレイン領域として機能する。
【００３７】
ソース側選択ゲートトランジスタＳＧＳのゲート層から、ソース側選択ゲートトランジスタＳＧＳの閾値より高い電圧が印加されると、ソース側選択ゲートトランジスタＳＧＳのゲート層の底面及び側面に形成される絶縁体層と、上記チャネル領域との界面には、電子の反転層が形成されて、ソース領域とドレイン領域が導通する。また、ソース側選択ゲートトランジスタＳＧＳのゲート層から、ソース側選択ゲートトランジスタＳＧＳの閾値より低い電圧が印加されると、ソース領域とドレイン領域が遮断される。すなわち、ソース側選択ゲートトランジスタＳＧＳとして正常に機能することになる。
【００３８】
図２４は、図２３に示した不揮発性半導体記憶装置とは異なる構造の実施例を示した図である。図２４に示す不揮発性半導体記憶装置では、半導体柱下端と、その底面近傍の半導体基板１１までをＮ型半導体としたことが異なる点である。この実施例では、ソース側選択ゲートトランジスタＳＧＳのゲート層の底面の絶縁膜１２と、半導体基板１１との界面だけに反転層が形成されるが、上記と同様にコンタクトＳＵＢに印加する電圧を制御することにより、ソース側選択ゲートトランジスタＳＧＳとして正常に機能することに変わりはない。
【００３９】
また、図２３に示した不揮発性半導体記憶装置では、隣り合う半導体柱のドレイン領域間の距離が、図２４に示した不揮発性半導体記憶装置よりも長いため、電圧印加時に隣り合う半導体柱同士で相互作用が発生しにくいという利点がある。また、図２４に示した不揮発性半導体記憶装置では、ソース側選択ゲートトランジスタＳＧＳのゲート層の側面にチャネル領域が形成されないため、ゲート層側面の加工状態が電気的特性に影響を与えにくい構造であり、製造が容易であるという利点がある。
【００４０】
図２５は、図２３に示した不揮発性半導体記憶装置と類似する構造の実施例を示した図である。図２５では、不揮発性半導体記憶装置のＡ−Ａ´線矢視断面側の近傍の半導体基板１１にコモンソースＳＬが形成されていることが異なる点である。この実施例の場合も、上記と同様にコンタクトＳＵＢに印加する電圧を制御することにより、ソース側選択ゲートトランジスタＳＧＳとして正常に機能することに変わりはない。なお、コモンソースＳＬは、図２３に示したＢ−Ｂ´矢視断面側と、図２５に示したＡ−Ａ´線矢視断面側の双方に形成するようにしてもよい。
【００４１】
図２６は、図２４に示した不揮発性半導体記憶装置と類似する構造の実施例を示した図である。図２６では、不揮発性半導体記憶装置のＡ−Ａ´線矢視断面側の近傍の半導体基板１１にコモンソースＳＬが形成されていることが異なる点である。この実施例の場合も、上記と同様にコンタクトＳＵＢに印加する電圧を制御することにより、ソース側選択ゲートトランジスタＳＧＳとして正常に機能することに変わりはない。なお、コモンソースＳＬは、図２４に示したＢ−Ｂ´矢視断面側と、図２６に示したＡ−Ａ´線矢視断面側の双方に形成するようにしてもよい。
【００４２】
図２７は、ソース側選択ゲートトランジスタＳＧＳの底面に形成される反転層に流れる電流の経路を示す図である。図２７では、上記Ａ−Ａ´線矢視断面側とＢ−Ｂ´矢視断面側の双方に、コモンソースＳＬを形成した例を示している。この図では、メモリセルアレイ領域のコモンソースＳＬとの境界に位置するソース側選択ゲートトランジスタＳＧＳだけでなく、メモリセルアレイ領域内部に位置するソース側選択ゲートトランジスタＳＧＳにもコモンソースＳＬから電流が流れることを示している。すなわち、メモリセルアレイ領域内の全てのソース側選択ゲートトランジスタＳＧＳが、正常に機能することを示している。
【００４３】
一方、ドレイン側選択ゲートトランジスタＳＧＤは、上記図２０（Ａ）及び（Ｂ）に示したように、半導体柱上端付近のＰ型（導電型）半導体領域がチャネル領域となっている。このＰ型（導電型）半導体領域下部のメモリセルアレイを構成する半導体柱はＮ型（反対導電型）半導体領域となっており、ドレイン側選択ゲートトランジスタＳＧＤのソース領域として機能する。このＮ型（反対導電型）半導体領域の上端は、ドレイン側選択ゲートトランジスタＳＧＤのゲート層下端よりも上側に延伸している。このＰ型（導電型）半導体領域に接した周囲に形成されているＮ型（反対導電型）半導体領域は、ドレイン側選択ゲートトランジスタＳＧＤのドレイン領域として機能する。ドレイン側選択ゲートトランジスタＳＧＤのチャネル領域とドレイン領域は、いずれもビット線ＢＬに接しているため、ビット線ＢＬに印加される電圧が印加される。従って、ドレイン側選択ゲートトランジスタＳＧＤのチャネル領域には、ビット線ＢＬに印加される電圧が印加される。このため、ビット線ＢＬに印加される電圧により、ドレイン側選択ゲートトランジスタＳＧＤのチャネル領域の閾値が変動しないように制御可能である。すなわち、ドレイン側選択ゲートトランジスタＳＧＤとして正常に機能させることが可能になる。
【００４４】
次に、本第１の実施形態に係る不揮発性半導体記憶装置の回路動作について説明する。
【００４５】
図２３〜図２７に示したように、本第１の実施形態に係る不揮発性半導体記憶装置では、ソース側選択ゲートトランジスタＳＧＳのソース電位は、コモンソースＳＬに印加される電圧により制御される。また、ソース側選択ゲートトランジスタＳＧＳのＰ型チャネル領域の閾値は、コンタクトＳＵＢに印加される電圧ＶＳＵＢにより制御される。すなわち、従来の不揮発性半導体記憶装置では、ソース側選択ゲートトランジスタＳＧＳのチャネル領域はＮ型であり、かつ、コンタクトも形成されていないため、チャネル領域の電位を直接制御できず、閾値が変動するという問題があった。本第１の実施形態に係る不揮発性半導体記憶装置では、コンタクトＳＵＢに印加される電圧ＶＳＵＢにより、ソース側選択ゲートトランジスタＳＧＳのチャネル領域の電位が直接制御できるため、閾値が変動しないという利点がある。
【００４６】
また、本第１の実施形態に係る不揮発性半導体記憶装置では、ソース側選択ゲートトランジスタＳＧＳのゲート電位は、ソース側選択ゲートトランジスタＳＧＳのゲート層に印加されるゲート電圧ＶＧＳＧＳにより制御される。ソース側選択ゲートトランジスタＳＧＳのドレイン領域に相当するＮ型半導体領域には直接コンタクトが取られていないため、ドレイン電位を直接制御することはできない。そこで、ソース側選択ゲートトランジスタＳＧＳをオンさせる際には、半導体基板１１の基板電圧が０Ｖの時のソース側選択ゲートトランジスタＳＧＳの閾値電圧ＶＴＨＳＧＳとコンタクトＳＵＢに印加される電圧ＶＳＵＢとの和（ＶＴＨＳＧＳ＋ＶＳＵＢ）よりもゲート電圧ＶＳＧＳを大きな値となるように制御する。また、ソース側選択ゲートトランジスタＳＧＳをオフさせる際には、ゲート電圧ＶＧＳＧＳを（ＶＴＨＳＧＳ＋ＶＳＵＢ）よりも小さい値となるように制御する。
【００４７】
ドレイン側選択ゲートトランジスタＳＧＤＮ（Ｎ＝１〜３）では、Ｐ型半導体のチャネル領域とＮ型半導体のドレイン領域は、いずれもビット線ＢＬＮ（Ｎ＝１〜３）に接している。このため、チャネル領域及びドレイン領域の各電位は、ビット線ＢＬＮに印加される電圧ＶＢＬＮ（Ｎ＝１〜３）により制御する。
【００４８】
また、本第１の実施形態に係る不揮発性半導体記憶装置では、ドレイン側選択ゲートトランジスタＳＧＤＮのゲート電位は、ドレイン側選択ゲートトランジスタＳＧＤＮのゲート層に印加されるゲート電圧ＶＧＳＧＤにより制御される。ドレイン側選択ゲートトランジスタＳＧＤＮのソース領域には直接コンタクトが取られていないため、ソース電位を直接制御することはできない。そこで、ドレイン側選択ゲートトランジスタＳＧＤＮをオンさせる際には、ビット線ＢＬＮの電圧ＶＢＬＮが０Ｖの時のドレイン側選択ゲートトランジスタＳＧＤＮの閾値電圧を閾値電圧ＶＴＨＳＧＤとして、電圧ＶＢＬＮと閾値電圧ＶＴＨＳＧＤとの和（ＶＢＬＮ＋ＶＴＨＳＧＤ）よりもゲート電圧ＶＧＳＧＤを大きな値となるように制御する。また、ドレイン側選択ゲートトランジスタＳＧＤＮをオフさせる際には、ゲート電圧ＶＧＳＧＤを（ＶＢＬＮ＋ＶＴＨＳＧＤ）よりも小さい値となるように制御する。
【００４９】
次に、本第１の実施形態に係る不揮発性半導体記憶装置において、メモリセルアレイ内の所望のメモリトランジスタを動作させる際の回路動作について、図２８に示す不揮発性半導体記憶装置の回路構成を参照して説明する。
【００５０】
本第１の実施形態に係る不揮発性半導体記憶装置では、ビット線ＢＬＮは、図２に示すように図中のカラム方向に配置された複数のメモリセルを構成する半導体柱で共有されている。また、図２８では、メモリトランジスタ領域は、メモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ、ソース側選択ゲートトランジスタＳＧＳ及びドレイン側選択ゲートトランジスタＳＧＤＮからなるメモリストリングスをｐ×ｑ個（ｐ、ｑは自然数）有している。図２８においては、ｐ＝３、ｑ＝３の例を示している。メモリセルアレイ内のメモリトランジスタを選択的に動作させるためには、所望の半導体柱のドレイン側選択ゲートトランジスタＳＧＤだけをオンさせ、その他のドレイン側選択ゲートトランジスタＳＧＤはオフさせる必要がある。以下、図２８に示す不揮発性半導体記憶装置の回路構成を参照して、ビット線ＢＬ２とドレイン側選択ゲートラインＳＧＤＬ２の交点に位置する半導体柱のみをオンさせ、その他の半導体柱はオフさせる場合について説明する。なお、図２８では、図中の奥行き方向に配置された各ビット線ＢＬ１〜ＢＬ３を３本の半導体柱で共有し、各ビット線ＢＬ１〜ＢＬ３と交差する方向に配置された３本の半導体柱でドレイン側選択ゲートラインＳＧＤＬ１〜ＳＧＤＬ３を共有する例を示す。ドレイン側選択ゲートラインＳＧＤＬ１〜ＳＧＤＬ３は、各半導体柱のドレイン側選択ゲートトランジスタＳＧＤ１〜ＳＧＤ３に対して、外部の駆動回路（図示せず）から印加される電圧ＶＧＳＧＤＮ（Ｎ＝１〜３）を供給するためのラインである。
【００５１】
上記ドレイン側選択ゲートラインＳＧＤＬ２に接続されたドレイン側選択ゲートトランジスタＳＧＤ２をオンさせる際には、ドレイン側選択ゲートラインＳＧＤＬ２に印加する電圧ＶＧＳＧＤ２は、ビット線ＢＬ２に印加する電圧ＶＢＬ２とドレイン側選択ゲートトランジスタＳＧＤ２の閾値電圧ＶＴＨＳＧＤとの和（ＶＢＬ２＋ＶＴＨＳＧＤ）より高い電圧とする。すなわち、ＶＧＳＧＤ２＞ＶＢＬ２＋ＶＴＨＳＧＤとする。従って、ビット線ＢＬ２とドレイン側選択ゲートラインＳＧＤＬ２の交点に位置する半導体柱のドレイン側選択ゲートトランジスタＳＧＤ２はオンする。すなわち、ドレイン側選択ゲートトランジスタＳＧＤ２がオンされたメモリセルアレイに対するアクセスが可能になる。
【００５２】
次に、ドレイン側選択ゲートラインＳＧＤＬ２以外のドレイン側選択ゲートラインＳＧＤＬ１，ＳＧＤＬ３に印加する電圧ＶＧＳＧＤ１，ＶＧＳＧＤ３は、（ＶＢＬ２＋ＶＴＨＳＧＤ）よりも低い電圧とする。すなわち、ＶＧＳＧＤ１，ＶＧＳＧＤ３＜ＶＢＬ２＋ＶＴＨＳＧＤとする。従って、ビット線ＢＬ２，ＢＬ３とドレイン側選択ゲートラインＳＧＤＬ１，ＳＧＤＬ３の各交点に位置する半導体柱のドレイン側選択ゲートトランジスタＳＧＤ１，ＳＧＤ３はオフする。すなわち、ドレイン側選択ゲートトランジスタＳＧＤ１，ＳＧＤ３がオフされた各メモリセルアレイに対するアクセスは不可になる。なお、この時、各印加電圧の関係は、ＶＧＳＧＤ１，ＶＧＳＧＤ３＜ＶＧＳＧＤ２となる。
【００５３】
次に、ビット線ＢＬ２以外のビット線ＢＬ１，ＢＬ３に関してドレイン側選択ゲートトランジスタＳＧＤ２をオフさせる場合は、各ビット線ＢＬ１，ＢＬ３に印加する電圧ＶＢＬ１，ＶＢＬ３は、上記電圧ＶＧＳＧＤ２と上記ＶＴＨＳＧＤとの差（ＶＧＳＧＤ２−ＶＴＨＳＧＤ）より高い電圧とする。すなわち、ＶＢＬ１，ＶＢＬ３＞ＶＳＧＤ２−ＶＴＨＳＧＤとする。従って、各ビット線ＢＬ１，ＶＢＬ３とドレイン側選択ゲートラインＳＧＤＬ２の交点に位置する半導体柱のドレイン側選択ゲートトランジスタＳＧＤ２はオフする。
【００５４】
また、この時、ドレイン側選択ゲートラインＳＧＤＬ２以外のドレイン側選択ゲートトランジスタＳＧＤ１，ＳＧＤ３に印加する各電圧ＶＧＳＧＤ１，ＶＧＳＧＤ３は、上記ＶＴＨＳＧＤと各ビット線ＢＬ１，ＢＬ３に印加する電圧ＶＢＬ１，ＶＢＬ３との和（ＶＴＨＳＧＤ＋ＶＢＬ１，ＶＴＨＳＧＤ＋ＶＢＬ３）及び上記ＶＧＳＧＤ２より低い電圧となる。すなわち、ＶＧＳＧＤ１＜ＶＧＳＧＤ２＜ＶＴＨＳＧＤ＋ＶＢＬ１及びＶＧＳＧＤ３＜ＶＧＳＧＤ２＜ＶＴＨＳＧＤ＋ＶＢＬ３となる。従って、ビット線ＢＬ１，ＢＬ３とドレイン側選択ゲートラインＳＧＤＬ１，ＳＧＤＬ３の各交点に位置する半導体柱のドレイン側選択ゲートトランジスタＳＧＤ１，ＳＧＤ３はオフする。
【００５５】
以上のように、不揮発性半導体記憶装置において、所望の動作として、例えば、ビット線ＢＬ２とドレイン側選択ゲートラインＳＧＤＬ２の交点に位置する半導体柱のみをオンさせ、その他の全ての半導体柱をオフさせる動作が可能である。従って、本第１の実施形態に係る不揮発性半導体記憶装置では、上記と同様の各電圧制御により所望の半導体柱をオンさせることが可能である。
【００５６】
以上のように、本第１の実施形態に係る不揮発性半導体記憶装置では、選択ゲートトランジスタ（ソース側選択ゲートトランジスタＳＧＳ及びドレイン側選択ゲートトランジスタＳＧＤ）のチャネル領域をソース・ドレイン領域とは反対導電型とし、かつ、チャネル領域にコンタクト（コンタクトＳＵＢ及びビット線ＢＬ）を接続する構成とし、チャネル領域に印加する電圧を制御可能とした。このため、選択ゲートトランジスタの閾値の変動を抑制し、選択ゲートトランジスタのオン／オフ動作を正常に動作させることを可能にした。
【００５７】
したがって、３次元的に配置されたメモリセル又は選択ゲートトランジスタのチャネル領域にキャリアが蓄積することを抑制でき、メモリセル及び選択ゲートトランジスタを確実に動作させることができる。
【００５８】
（第２の実施形態）
本発明の第２の実施形態に係る不揮発性半導体記憶装置では、メモリトランジスタ領域の半導体層を柱状にすることによって基板にメモリセルを積層して形成する構造は、上記第１の実施形態と共通である。異なる点は、メモリトランジスタを構成する活性層である円柱状の半導体領域を、単一の半導体材料ではなく、円柱の横断面における周辺部分（ゲート側の部分）と中心部分とで互いに異なる半導体材料で形成することである。さらに、円柱中心部分の半導体は、その価電子帯が円柱周辺部分の半導体の価電子帯よりも真空準位に近い材料を用いることである。
【００５９】
図２９は、本第２の実施形態に係る不揮発性半導体記憶装置のメモリトランジスタ領域の概略構成を示す図である。図２９において、基本的な素子構造は、円柱状の半導体領域（周辺部分がＮ型Ｓｉ、中心部分がＳｉＧｅとした例）を活性領域とし、半導体領域の周囲を囲むようにゲート電極を配置したＳＧＴ（Surrounding Gate Transistor）構造である。図２９では、メモリセルとなるトランジスタを４層直列に接続し、その下側にソース側選択ゲートトランジスタＳＧＳ、その上側にドレイン側選択ゲートトランジスタＳＧＤを形成した構造である。
【００６０】
円柱状の半導体領域の周囲を囲むゲート絶縁膜は、上記ＳＯＮＯＳ構造又はＭＯＮＯＳ構造になっており、電荷蓄積層として機能する。ゲート絶縁膜は、ＳＡＮＯＳ絶縁膜等で形成してもよく、要は、電荷蓄積層として機能するものであればよい。メモリセルとなる半導体領域の周囲を囲むゲート電極は、コントロールゲートＣＧ（ワード線ＷＬ１〜ＷＬ４）として機能する。
【００６１】
図２９において、ドレイン側選択ゲートトランジスタＳＧＤのドレイン側拡散層Ｎ＋
領域は、ビット線ＢＬと電気的に接続されている。一方、ソース側選択ゲートトランジスタＳＧＳのＰ型のチャネル領域は、Ｐ型半導体基板と電気的に接続されている。
【００６２】
従来の一括加工により積層された３次元構造の不揮発性半導体記憶装置では、上記図２９に示した構造とは異なり、ソース側選択ゲートトランジスタＳＧＳのソース側拡散層領域が、上記ドレイン側選択ゲートトランジスタＳＧＤのドレイン側拡散層Ｎ＋
領域と同様にＮ＋ 領域として形成され、他の拡散層及びチャネル領域がＮ領域として形成されたものがある。このような一括加工により積層された３次元構造の不揮発性半導体記憶装置では、基板浮遊効果という問題が発生する可能性がある。
【００６３】
上記基板浮遊効果について、図３０及び図３１を参照して説明する。図３０において、（Ａ）はトランジスタの素子構造を示す図、（Ｂ）はチャネル領域に正孔が蓄積する状態を示す図である。図３１は、図３０のメモリセルの動作特性を示す図である。
【００６４】
図３０（Ａ）のトランジスタにおいて、チャネル領域に正孔が蓄積していない状態の場合は、正常に動作する。しかし、バンド間トンネリング、インパクトイオン化等により電子−正孔対が発生すると、トランジスタは正常に動作せず、電流がカットオフできないようになる。この現象は、次のようなプロセスで発生する。図３０（Ｂ）に示すように、発生した正孔がゲート電極によってチャネル領域の表面（活性層である円柱の表面）に集まると、ゲート電極からの電気力線がチャネル領域の表面で終端されてしまうようになる。電気力線が終端されると、チャネル領域の奥側（円柱の中心部分）までゲート電極の電気的支配が及ばなくなり、電子電流がチャネル領域の奥側を流れるようになり、トランジスタがカットオフしなくなる。すなわち、図３１に示すように、ゲート電圧の変化に応じてドレイン電流がカットオフしない現象が基板浮遊効果である。
【００６５】
なお、通常のバルク基板上に形成されたトランジスタ（２次元構造のトランジスタ）の場合は、チャネル領域に発生した正孔がＰウェル領域を通って基板電極に流れるため、上記のような基板浮遊効果は発生しない。
【００６６】
本第２の実施形態では、３次元構造の不揮発性半導体記憶装置において、チャネル領域に発生した正孔がＰウェル領域を通って基板電極に流れるようにするため、活性層である円柱状の半導体領域を、単一の半導体材料ではなく、円柱の周辺部分（ゲート側の部分）と中心部分とを異なる２種類の半導体材料で形成している。また、円柱中心部分の半導体は、その価電子帯が円柱周辺部分の半導体の価電子帯よりも真空準位に近い材料を用いる。更に、ソース側選択ゲートトランジスタＳＧＳをチャネル領域としたエンハンスメント型トランジスタで構成する技術と組み合わせて、メモリセルが積層形成された３次元構造の不揮発性半導体記憶装置として、ＳＯＮＯＳ  ＮＡＮＤ型フラッシュメモリを構成する。
【００６７】
次に、本第２の実施形態において、円柱状の半導体領域の周辺部分（ゲート側の部分）と中心部分とで用いる２種類の半導体材料の伝導帯及び価電子帯の各準位について、図３２を参照して説明する。
【００６８】
本第２の実施形態では、円柱状の半導体領域の周辺部分を通常のＳｉ、円柱状の半導体領域の中心部分をＳｉ０．７Ｇｅ０．３とする。図３２は、ＳｉとＳｉ０．７Ｇｅ０．３のエネルギーバンドを示す図である。Ｓｉ０．７Ｇｅ０．３の価電子帯は、Ｓｉよりも真空準位に近いため、正孔に対するポテンシャルエネルギーは円柱中心部分の方が低くなり、バンド間トンネリング等で発生した正孔（図中のＨ）は、円柱中心部分に集まる。円柱中心部分に集められた正孔は、円柱中心部分を通り、Ｐウェルを通り、基板電極へ抜けていく。
【００６９】
図３２に示したように、活性層である円柱状の半導体領域を、単一の半導体材料ではなく、円柱の周辺部分（ゲート側の部分）と中心部分とで異なる２種類の半導体材料で形成することにより、チャネル領域の表面に集まる正孔が通りやすい領域が設けられるため、従来よりも効率よくチャネル領域中の正孔を引き抜くことが可能になる。なお、ＳｉＧｅの伝導帯は、Ｓｉとほぼ同じであるが、バンドギャップはＳｉよりも狭く、価電子帯はＳｉよりも真空準位寄りである。例えば、Ｇｅのモル比が０．３であるＳｉ０．７Ｇｅ０．３の場合、価電子帯の差は２００ｍＶ程度である。
【００７０】
次に、図３３〜図４５を参照して、本第２の実施形態に係る不揮発性半導体記憶装置の製造工程を説明する。なお、ここでは便宜上、１つの半導体柱のみを図示して説明するが、複数の半導体柱を基板上に一括加工できる点は、第１の実施形態と同様である。
【００７１】
まず、図３３において、Ｐ型半導体基板１０１の表面に絶縁体１０２の層を形成し、この絶縁体１０２の上にソース側選択ゲートトランジスタＳＧＳのゲートとなるゲート層１０３を形成する。次いで、メモリトランジスタ領域の絶縁体層１０４，１０６，１０８，１１０，１１２及びワード線ＷＬ１〜ＷＬ４となるゲート層１０５，１０７，１０９，１１１を交互に堆積する。絶縁体層１０４，１０６，１０８，１１０，１１２は、二酸化シリコン、又は、低誘電率の絶縁体等を用いてもよい。ゲート層１０５，１０７，１０９，１１１は、ポリシリコン又は高融点金属等を用いてもよい。なお、本第２の実施形態では、メモリトランジスタ領域を４層とした例を示しているが、これに限るものではない。例えば、層数が多いほど単位面積当たりのメモリセル数を増加させることができ、層数が少ないほど製造が容易になる。次いで、ドレイン側選択ゲートトランジスタＳＧＤのゲートとなるゲート層１１３を堆積する。ゲート層１１３は、ポリシリコン又は高融点金属等を用いてもよい。
【００７２】
次に、図３４において、活性層を形成するために、図３３で積層した積層膜に、エッチング等のパターニングにより、例えば、直径１００ｎｍの開口部１１４を形成する。
【００７３】
次に、図３５において、開口部１１４に面する側壁及び底面にソース側選択ゲートトランジスタＳＧＳのゲート絶縁膜となる酸化膜１１５を形成する。次に、図３６において、ＲＩＥ（Reactive Ion Etching：反応性イオンエッチング）により開口部１１４の底面部分の酸化膜１１５を除去する。
【００７４】
次に、図３７において、開口部１１４の内部にＣＶＤ（Chemical Vapor Deposition）によりＳｉ１１６を４０ｎｍ程度堆積した後、連続的にＳｉ０．７Ｇｅ０．３１１７を２００ｎｍ堆積し、開口部１１４を埋める。
【００７５】
次に、図３８において、ソース側選択ゲートトランジスタＳＧＳのチャネル領域となる領域を残してエッチングし、開口部１１８を形成する。次に、図３９において、開口部１１８からホウ素（Ｐ）と砒素（Ａｓ）をイオン注入し、ソース側選択ゲートトランジスタＳＧＳのＰ型チャネル領域１１９とＮ型ドレイン領域１２０を形成する。
【００７６】
次に、図４０において、図３５のソース側選択ゲートトランジスタＳＧＳのゲート絶縁膜を形成する際に形成された酸化膜１１５を除去する。次に、図４１において、開口部１１８に面する側壁及び底面に電荷蓄積層として機能するＳＯＮＯＳ絶縁膜１２１を形成する。なお、ＳＯＮＯＳ絶縁膜に限るものではなく、例えば、ＳＡＮＯＳ絶縁膜等を形成してもよい。要は、電荷蓄積層として機能するものであればよい。
【００７７】
次に、図４２において、開口部１１８に面する底面部分のＳＯＮＯＳ絶縁膜１２１を除去した後、開口部１１８の内部にＮ型のＳｉ１２２を４０ｎｍ程度堆積し、更に図３７と同様にＣＶＤ等により連続的にＮ型のＳｉ０．７Ｇｅ０．３１２３を２００ｎｍ堆積し、再度開口部１１８を埋める。この時、活性層となる半導体領域の円柱周辺部分はＮ型のＳｉ１２２となり、円柱中心部分はＮ型のＳｉ０．７Ｇｅ０．３１２３となる。
【００７８】
次に、図４３において、ドレイン側選択ゲートトランジスタＳＧＤのチャネル領域となる領域をエッチングし、開口部１２４を形成する。次に、図４４において、開口部１２４に面する側壁及び底面にドレイン側選択ゲートトランジスタＳＧＤのゲート絶縁膜として機能する酸化膜１２５を形成する。
【００７９】
次に、図４５において、開口部１２４に面する底面部分の酸化膜１２５を除去した後、開口部１２４の内部にＳｉ１２６を４０ｎｍ程度堆積し、更に図３７と同様にＣＶＤ等により連続的にＳｉ０．７Ｇｅ０．３１２７を２００ｎｍ堆積し、再度開口部１２４を埋める。
【００８０】
以後、アルミニウム層をエッチング等によりパターニングしてビット線ＢＬ１〜ＢＬ３を形成することにより、図２９に示したＳＯＮＯＳ  ＮＡＮＤ型フラッシュメモリを製造することが可能である。
【００８１】
以上のように、本第２の実施形態に係る不揮発性半導体記憶装置では、活性層である円柱状の半導体領域を、単一の半導体ではなく、円柱の周辺部分（ゲート側の部分）と中心部分とで互いに異なる２種類の半導体Ｓｉ及びＳｉ０．７Ｇｅ０．３を用いて形成する。このように、発生した正孔が集まりやすい領域を円柱中心部分に設けることで、通常はゲート電極によってチャネル表面に集まろうとする正孔をゲート電極から離し、円柱中心部分を正孔の通り道とすることによって、従来よりも効率よくチャネル領域中の正孔を引き抜くことが可能になる。その結果、メモリセルやドレイン側選択ゲートトランジスタＳＧＤのチャネル領域に正孔が蓄積することを抑制でき、基板浮遊効果を抑制しながら、正常のメモリ動作を行う積層構造のＳＯＮＯＳ  ＮＡＮＤ型フラッシュメモリを実現することが可能になる。
【００８２】
（第３の実施形態）
上記第２の実施形態では、活性層である円柱状の半導体領域を、周辺部のＳｉ層と中心部のＳｉＧｅ層との２層に分けて形成した場合を示した。本第３の実施形態では、周辺部から中心部に対して価電子帯が段階的に変調するように、活性層形成時のＧｅのモル比を段階的に変化させる場合について、図４６及び図４７を参照して説明する。
【００８３】
図４６は、活性層である円柱状の半導体領域を形成する際のＳｉＧｅガスのＧｅのモル比を、周辺部から中心部への時間経過とともに徐々に変化させる状態を模式的に示した図である。この図の場合、円筒内の中心部を形成する際のＳｉＧｅガスのＧｅのモル比を、時間経過とともに徐々に変化させ、最終的にＳｉ０．７Ｇｅ０．３とした例であるが、例えば、Ｓｉ０．９Ｇｅ０．１〜Ｓｉ０．７Ｇｅ０．３に変化させるようにしてもよい。本第３の実施形態は、Ｇｅガスの混合比を徐々に濃くしていくため、先に堆積したＳｉ層との間に結晶欠陥や歪みが発生しにくくなり、正孔を流す上でもより好ましい。
【００８４】
図４７は、ＳｉＧｅガスのＧｅのモル比を時間経過とともに徐々に変化させた場合のエネルギーバンド図である。混合比を時間経過とともに徐々に変化させたＳｉ０．７Ｇｅ０．３の価電子帯は、正孔に対するポテンシャルエネルギーは円柱中心部分に向かうに従って徐々に低くなり、バンド間トンネリング等で発生した正孔（図中のＨ）は、円柱中心部分に引き寄せるような力が発生し、より効率的に正孔を円柱中心部分からＰウェルを通して基板電極へ引き抜くことが可能になる。
【００８５】
以上のように、本第３の実施形態に係る不揮発性半導体記憶装置では、活性層である円柱状の半導体領域を形成する際のＳｉＧｅガスのＧｅのモル比を、周辺部から中心部への時間経過とともに徐々に変化させて形成するようにした。このため、バンド間トンネリング等で発生した正孔が円柱状の活性層の中心部により効率よく集められようになり、正孔が基板電極へ抜けていく効率が向上し、基板浮遊効果をより一層抑制することが可能になる。
【００８６】
なお、上記第２の実施形態及び第３の実施形態では、円柱状の活性層の周辺部におけるＧｅのモル比を０．３とした場合を説明したが、これに限定されるものではなく、Ｇｅのモル比を任意に変更するようにしてもよい。また、上記第２の実施形態では、図３６〜図３８に示した製造工程において、円柱状の半導体領域の底面部のＳｉ基板が若干掘られた場合を示したが、この構造は必須ではなく、Ｓｉ酸化膜とのエッチング選択比が十分高い場合には、ほとんど掘られない場合もある。但し、円柱状の半導体領域の底面部のＳｉ基板が若干掘られた場合は、堆積したＳｉ１１６との接合界面が増加し、接合部分の電気的抵抗が低減され、より好ましいものとなる可能性がある。
【図面の簡単な説明】
【００８７】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置を上方から見た平面図である。
【図２】本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を示す（Ａ）は図１のＡ−Ａ´線矢視断面図、（Ｂ）は図１のＢ−Ｂ´矢視断面図である。
【図３】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す（Ａ）は図１のＡ−Ａ´線矢視断面図、（Ｂ）は図１のＢ−Ｂ´矢視断面図である。
【図４】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す（Ａ）は図１のＡ−Ａ´線矢視断面図、（Ｂ）は図１のＢ−Ｂ´矢視断面図である。
【図５】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す（Ａ）は図１のＡ−Ａ´線矢視断面図、（Ｂ）は図１のＢ−Ｂ´矢視断面図である。
【図６】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す（Ａ）は図１のＡ−Ａ´線矢視断面図、（Ｂ）は図１のＢ−Ｂ´矢視断面図である。
【図７】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す（Ａ）は図１のＡ−Ａ´線矢視断面図、（Ｂ）は図１のＢ−Ｂ´矢視断面図である。
【図８】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す（Ａ）は図１のＡ−Ａ´線矢視断面図、（Ｂ）は図１のＢ−Ｂ´矢視断面図である。
【図９】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す（Ａ）は図１のＡ−Ａ´線矢視断面図、（Ｂ）は図１のＢ−Ｂ´矢視断面図である。
【図１０】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す（Ａ）は図１のＡ−Ａ´線矢視断面図、（Ｂ）は図１のＢ−Ｂ´矢視断面図である。
【図１１】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す（Ａ）は図１のＡ−Ａ´線矢視断面図、（Ｂ）は図１のＢ−Ｂ´矢視断面図である。
【図１２】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す（Ａ）は図１のＡ−Ａ´線矢視断面図、（Ｂ）は図１のＢ−Ｂ´矢視断面図である。
【図１３】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す（Ａ）は図１のＡ−Ａ´線矢視断面図、（Ｂ）は図１のＢ−Ｂ´矢視断面図である。
【図１４】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す（Ａ）は図１のＡ−Ａ´線矢視断面図、（Ｂ）は図１のＢ−Ｂ´矢視断面図である。
【図１５】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す（Ａ）は図１のＡ−Ａ´線矢視断面図、（Ｂ）は図１のＢ−Ｂ´矢視断面図である。
【図１６】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す（Ａ）は図１のＡ−Ａ´線矢視断面図、（Ｂ）は図１のＢ−Ｂ´矢視断面図である。
【図１７】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す（Ａ）は図１のＡ−Ａ´線矢視断面図、（Ｂ）は図１のＢ−Ｂ´矢視断面図である。
【図１８】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す（Ａ）は図１のＡ−Ａ´線矢視断面図、（Ｂ）は図１のＢ−Ｂ´矢視断面図である。
【図１９】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す（Ａ）は図１のＡ−Ａ´線矢視断面図、（Ｂ）は図１のＢ−Ｂ´矢視断面図である。
【図２０】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す（Ａ）は図１のＡ−Ａ´線矢視断面図、（Ｂ）は図１のＢ−Ｂ´矢視断面図である。
【図２１】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す（Ａ）は図１のＡ−Ａ´線矢視断面図、（Ｂ）は図１のＢ−Ｂ´矢視断面図である。
【図２２】本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す（Ａ）は図１のＡ−Ａ´線矢視断面図、（Ｂ）は図１のＢ−Ｂ´矢視断面図である。
【図２３】本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を示す図１のＢ−Ｂ´矢視断面図である。
【図２４】本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を示す図１のＢ−Ｂ´矢視断面図である。
【図２５】本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を示す図１のＡ−Ａ´矢視断面図である。
【図２６】本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を示す図１のＡ−Ａ´矢視断面図である。
【図２７】本発明の第１の実施形態に係る不揮発性半導体記憶装置のソース側選択ゲートトランジスタ側の底面から見た構成を示す平面図である。
【図２８】本発明の第１の実施形態に係る不揮発性半導体記憶装置の回路構成を示す図である。
【図２９】本発明の第２の実施形態に係る不揮発性半導体記憶装置の構成を示す断面図である。
【図３０】基板浮遊効果を説明するための（Ａ）はトランジスタの素子構造を示す図、（Ｂ）はチャネル領域に正孔が蓄積する状態を示す図である。
【図３１】図３０のメモリセルの動作特性を示す図である。
【図３２】本発明の第２の実施形態に係る不揮発性半導体記憶装置の半導体領域に用いる材料のエネルギーバンド図である。
【図３３】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３４】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３５】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３６】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３７】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３８】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図３９】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図４０】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図４１】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図４２】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図４３】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図４４】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図４５】本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図である。
【図４６】本発明の第３の実施形態に係る不揮発性半導体記憶装置の半導体領域を形成する際のＳｉＧｅガスのＧｅモル比の変化を示す図である。
【図４７】本発明の第３の実施形態に係る不揮発性半導体記憶装置の半導体領域に用いる材料のエネルギーバンド図である。
【符号の説明】
【００８８】
１１、１０１  半導体基板
３２ａ〜３２ｆ、１２１  ＳＯＮＯＳ膜
３３ａ〜３３ｆ  半導体柱
１１６、１２６  Ｓｉ
１１７、１２７  Ｓｉ０．７Ｇｅ０．３
１２５  酸化膜
ＢＬ  ビット線
ＳＬ  コモンソース
ＳＵＢ  コンタクト
ＳＧＤ  ドレイン側選択ゲートトランジスタ
ＳＧＳ  ソース側選択ゲートトランジスタ
ＷＬ１〜４  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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