(57)【要約】【課題】終端構造を構成する部分のうち最も半導体素子側の部分の内側の端部において、逆方向電圧印加時の電界集中を緩和できるようにし、耐圧低下を防止できるようにする。【解決手段】ｐ型リサーフ層６の内周側において、ｐ型リサーフ層６から離間して配置されるｐ型電界緩和層８を形成する。これにより、逆方向電圧印加時に、電界が複数のｐ型電界緩和層８の下方にまで伸びるようにできる。したがって、ｐ型リサーフ層６やｐ型ガードリング層７を形成する不純物として拡散係数の低いＡｌ等が用いられていても、終端構造を構成する部分のうち最もセル部側に位置しているｐ型リサーフ層６の内側の端部において電界集中を緩和でき、耐圧低下を防止することが可能となる。【選択図】図１
2008270412.tif 000002
【特許請求の範囲】
【請求項１】
主表面（１ａ）および裏面（１ｂ）を有し、第１導電型の炭化珪素からなる基板（１）と、
前記基板（１）の前記主表面（１ａ）上に形成され、前記基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト層（２）におけるセル部に形成された半導体素子（１０）と、
前記セル部の外周領域に形成され、前記ドリフト層（２）の表層部において、前記セル部を囲むように形成された第２導電型のリサーフ層（６）を含む終端構造と、
前記リサーフ層（６）の内側となる前記セル部側に形成され、前記リサーフ層（６）から離間して配置された第２導電型の環状の電界緩和層（８）と、を備えていることを特徴とする炭化珪素半導体装置。
【請求項２】
前記電界緩和層（８）は、前記リサーフ層（６）の内側において複数個同心円状に並べられ、互いに離間するように配置されていることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記複数個の電界緩和層（８）のうちの最も外周側に位置する外周層（８ａ）がリサーフ層（６）の内側の端部と接触もしくはリサーフ層（６）の内部に含まれていることを特徴とする請求項２に記載の炭化珪素半導体装置。
【請求項４】
前記電界緩和層（８）は、深さが０．３〜１．０μｍ程度とされていることを特徴とする請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置。
【請求項５】
前記複数個の電界緩和層（８）は、該複数個の電界緩和層（８）のうち最も外側に位置するものから内側に位置するものにかけて徐々に深さが浅くされていることを特徴とする請求項２または３に記載の炭化珪素半導体装置。
【請求項６】
前記電界緩和層（８）は、前記リサーフ層（６）よりも第２導電型不純物濃度が濃くされていることを特徴とする請求項１ないし５のいずれか１つに記載の炭化珪素半導体装置。
【請求項７】
前記電界緩和層（８）は、第２導電型不純物濃度が５×１０17〜５×１０20ｃｍ-3程度とされていることを特徴とする請求項１ないし６のいずれか１つに記載の炭化珪素半導体装置。
【請求項８】
前記電界緩和層（８）は、前記深くなるほど濃度が薄くなるように構成されていることを特徴とする請求項１ないし７のいずれか１つに記載の炭化珪素半導体装置。
【請求項９】
主表面（１ａ）および裏面（１ｂ）を有し、第１導電型の炭化珪素からなる基板（１）と、
前記基板（１）の前記主表面（１ａ）上に形成され、前記基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト層（２）におけるセル部に形成された半導体素子（１０）と、
前記セル部の外周領域に形成され、前記ドリフト層（２）の表層部において、前記セル部を囲むように形成された第２導電型のリサーフ層（６）を含む終端構造と、
前記リサーフ層（６）の内側となる前記セル部側に形成され、前記リサーフ層（６）の内側方向において徐々に深さが浅くなるようにテーパ状に形成された第２導電型の環状の電界緩和層（８）と、を備えていることを特徴とする炭化珪素半導体装置。
【請求項１０】
前記電界緩和層（８）は、前記リサーフ層（６）の内側の端部に繋がっており、該端部から延設されていることを特徴とする請求項９に記載の炭化珪素半導体装置。
【請求項１１】
前記電界緩和層（８）は、前記リサーフ層（６）と同じ不純物濃度とされていることを特徴とする請求項９または１０に記載の炭化珪素半導体装置。
【請求項１２】
主表面（１ａ）および裏面（１ｂ）を有し、第１導電型の炭化珪素からなる基板（１）と、
前記基板（１）の前記主表面（１ａ）上に形成され、前記基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト層（２）におけるセル部に形成された半導体素子（１０）と、
前記セル部の外周領域に形成され、前記ドリフト層（２）の表層部において、前記セル部を囲むように形成された第２導電型のリサーフ層（６）を含む終端構造と、
前記リサーフ層（６）の内側となる前記セル部側に形成され、深さが深くなるほど、かつ、前記リサーフ層（６）の内側に至るほど、第２導電型不純物濃度が薄くなるように形成された第２導電型の環状の電界緩和層（８）と、を備えていることを特徴とする炭化珪素半導体装置。
【請求項１３】
前記電界緩和層（８）を構成する前記第２導電型不純物としてｐ型不純物であるボロンが用いられていることを特徴とする請求項１２に記載の炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素（以下、ＳｉＣという）を用いて構成されたショットキーバリアダイオード（以下、ＳＢＤという）等の半導体素子を備えるＳｉＣ半導体装置に関するものである。
【背景技術】
【０００２】
従来より、ＳＢＤ、ＰＮダイオード、ＭＯＳＦＥＴ、ＩＧＢＴ等の高耐圧半導体素子では、外周領域に備えられる終端構造としてリサーフ構造やガードリング構造などが用いられている。図１０は、ＳＢＤを備えたＳｉＣ半導体装置の断面構造を示した図である。この図に示されるように、ＳＢＤは、ｎ+型基板Ｊ１の上に備えられたｎ-型ドリフト層Ｊ２の表面に部分的に開口部が形成された絶縁膜Ｊ３が形成され、この絶縁膜Ｊ３の開口部においてｎ-型ドリフト層Ｊ２と接触するようにショットキー電極Ｊ４が形成されている。そして、ｎ+型基板Ｊ１の裏面と接触するようにオーミック電極Ｊ５が形成され、ＳＢＤが構成されている。
【０００３】
また、ＳＢＤの終端構造として、ショットキー電極Ｊ４の両端位置において、ショットキー電極Ｊ４と接するように、ｎ-型ドリフト層Ｊ２の表層部にｐ型リサーフ層Ｊ６が配置されていると共に、このｐ型リサーフ層Ｊ６よりもＳＢＤの外周を囲むように複数個のｐ型ガードリング層Ｊ７が配置されている。このようなｐ型リサーフ層Ｊ６およびｐ型ガードリング層Ｊ７を配置することにより、ＳＢＤの外周において電界が広範囲に伸びるようにでき、電界集中を緩和できるため、耐圧を向上させることができる。このため、高耐圧なＳｉＣ半導体装置とすることが可能となる（例えば、特許文献１参照）。
【特許文献１】特開２００４−３３５８１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、終端構造を構成する部分が例えばＡｌ（アルミニウム）のような拡散係数が低い物質を用いて形成された場合、終端構造を構成する部分からそれに隣接するｎ-型ドリフト層Ｊ２に掛けて濃度プロファイルが急峻になる。このため、終端構造を構成する部分のうち最も半導体素子側（セル側）、例えば図１０の構造の場合には、ｐ型リサーフ層Ｊ６の内側（内周側）の端部において、逆方向電圧印加時に電界集中が生じ、ブレークダウンが生じ易くなるという現象が起き、耐圧低下を招くという問題がある。
【０００５】
本発明は上記点に鑑みて、終端構造を構成する部分のうち最も半導体素子側の部分の内側の端部において、逆方向電圧印加時の電界集中を緩和できるようにし、耐圧低下を防止できるようにすることを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明では、主表面（１ａ）および裏面（１ｂ）を有し、第１導電型の炭化珪素からなる基板（１）と、基板（１）の主表面（１ａ）上に形成され、基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、ドリフト層（２）におけるセル部に形成された半導体素子（１０）と、セル部の外周領域に形成され、ドリフト層（２）の表層部において、セル部を囲むように形成された第２導電型のリサーフ層（６）を含む終端構造と、リサーフ層（６）の内側となるセル部側に形成され、リサーフ層（６）から離間して配置された第２導電型の環状の電界緩和層（８）と、を備えていることを第１の特徴としている。
【０００７】
このように、リサーフ層（６）の内側において、リサーフ層（６）から離間して配置される電界緩和層（８）を形成している。このため、逆方向電圧印加時に、電界が複数の電界緩和層（８）の下方にまで伸びるようにできる。これにより、リサーフ層（６）を形成する不純物として拡散係数の低いものが用いられていても、終端構造を構成する部分のうち最もセル部側に位置しているリサーフ層（６）の内側の端部において電界集中を緩和でき、耐圧低下を防止することが可能となる。
【０００８】
このような電界緩和層（８）をリサーフ層（６）の内側において複数個同心円状に並べ、互いに離間するように配置することができる。この場合、複数個の電界緩和層（８）のうちの最も外周側に位置する外周層（８ａ）がリサーフ層（６）の内側の端部と接触もしくはリサーフ層（６）の内部に含まれた構造となっていても構わない。なお、このような電界緩和層（８）は、例えば深さが０．３〜１．０μｍ程度とされる。
【０００９】
また、電界緩和層（８）を複数個並べる場合、複数個の電界緩和層（８）のうち最も外側に位置するものから内側に位置するものにかけて徐々に深さが浅くされるようにすると好ましい。
【００１０】
このような構成とされた場合、逆方向電圧印加時に、電界が複数の電界緩和層（８）の下方に沿って広い範囲に伸び、更なる電界緩和が実現できる。これにより、より耐圧低下を防止することが可能となる。
【００１１】
なお、電界緩和層（８）は、例えばリサーフ層（６）よりも第２導電型不純物濃度が濃い濃度で構成され、例えば第２導電型不純物濃度が５×１０17〜５×１０20ｃｍ-3程度とされる。また、電界緩和層（８）は、深くなるほど濃度が薄くなるように構成されていても良い。
【００１２】
また、本発明は、リサーフ層（６）の内側となるセル部側に形成され、リサーフ層（６）の内側方向において徐々に深さが浅くなるようにテーパ状に形成された第２導電型の環状の電界緩和層（８）を備えていることを第２の特徴としている。
【００１３】
このように、リサーフ層（６）の内側において、リサーフ層（６）の内側方向において徐々に深さが浅くなるような電界緩和層（８）を形成している。このため、逆方向電圧印加時に、電界が複数の電界緩和層（８）の下方にまで伸びるようにできる。これにより、リサーフ層（６）を形成する不純物として拡散係数の低いものが用いられていても、終端構造を構成する部分のうち最もセル部側に位置しているリサーフ層（６）の内側の端部において電界集中を緩和でき、耐圧低下を防止することが可能となる。
【００１４】
このような電界緩和層（８）は、例えばリサーフ層（６）の内側の端部に繋がり、該端部から延設された構成とされる。この場合、電界緩和層（８）をリサーフ層（６）と同じ不純物濃度としても構わない。
【００１５】
また、本発明は、リサーフ層（６）の内側となるセル部側に形成され、深さが深くなるほど、かつ、リサーフ層（６）の内側に至るほど、第２導電型不純物濃度が薄くなるように形成された第２導電型の環状の電界緩和層（８）を備えていることを第３の特徴としている。
【００１６】
このように、リサーフ層（６）の内側において、リサーフ層（６）の内側方向において深さが深くなるほど、かつ、リサーフ層（６）の内側に至るほど、第２導電型不純物濃度が薄くなるような電界緩和層（８）を形成している。このため、逆方向電圧印加時に、電界が複数の電界緩和層（８）の下方や内部にまで伸びるようにできる。これにより、リサーフ層（６）を形成する不純物として拡散係数の低いものが用いられていても、終端構造を構成する部分のうち最もセル部側に位置しているリサーフ層（６）の内側の端部において電界集中を緩和でき、耐圧低下を防止することが可能となる。
【００１７】
このような電界緩和層（８）を構成する第２導電型不純物としては、例えば第２導電型をｐ型とする場合にはボロンを用いることができる。
【００１８】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００２０】
（第１実施形態）
本発明の第１実施形態について説明する。図１に、本実施形態にかかるＳＢＤを備えたＳｉＣ半導体装置の断面図を示す。また、図２に、図１に示すＳｉＣ半導体装置の上面レイアウト図を示す。なお、図１は、図２のＡ−Ａ断面に相当する断面図である。また、図２は、断面図ではないが、各構成要素のレイアウト構成の理解を容易にするために、基本的には図１中と同じハッチングを示してある。以下、これらを参照して、本実施形態のＳｉＣ半導体装置について説明する。
【００２１】
図１に示すように、ＳｉＣ半導体装置は、例えば２×１０18〜１×１０21ｃｍ-3程度不純物濃度とされた炭化珪素からなるｎ+型基板１を用いて形成されている。ｎ+型基板１の上面を主表面１ａ、主表面１ａの反対面である下面を裏面１ｂとすると、主表面１ａ上には、基板１よりも低いドーパント濃度、例えば１×１０15〜５×１０16ｃｍ-3程度不純物濃度とされた炭化珪素からなるｎ-型ドリフト層２が積層されている。これらｎ+型基板１およびｎ-型ドリフト層２のセル部にＳＢＤ１０が形成されていると共に、その外周領域に終端構造が形成されることでＳｉＣ半導体装置が構成されている。
【００２２】
具体的には、ｎ-型ドリフト層２の表面には、セル部において部分的に開口部３ａが形成されたシリコン酸化膜などで構成された絶縁膜３が形成され、この絶縁膜３の開口部３ａにおいてｎ-型ドリフト層２と接触するように、例えばＭｏ（モリブデン）もしくはＴｉ（チタン）にて構成されたショットキー電極４が形成されている。絶縁膜３に形成された開口部３ａは、図２に示すように円形状とされており、ショットキー電極４はこの円形状の開口部３ａにおいてｎ-型ドリフト層２にショットキー接続されている。そして、ｎ+型基板１の裏面と接触するように、例えばニッケル、チタン、モリブデン、タングステン等により構成されたオーミック電極５が形成されている。これにより、ＳＢＤ１０が構成されている。
【００２３】
また、ＳＢＤ１０の外周領域に形成された終端構造として、ショットキー電極４の両端位置において、ショットキー電極４と接するように、ｎ-型ドリフト層２の表層部にｐ型リサーフ層６が形成されていると共に、ｐ型リサーフ層６の外周をさらに囲むように複数個のｐ型ガードリング層７等が配置され、終端構造が構成されている。ｐ型リサーフ層６は、例えばＡｌを不純物として用いて構成されたものであり、例えば、５×１０16〜１×１０18ｃｍ-3程度の不純物濃度で構成されている。これらｐ型リサーフ層６やｐ型ガードリング層７は、図２に示すようにセル部を囲むように円環状とされ、これらを配置することにより、ＳＢＤ１０の外周において電界が広範囲に伸びるようにでき、電界集中を緩和できるため、耐圧を向上させることができる。
【００２４】
さらに、終端構造を構成する部分のうち最もセル部側に位置しているｐ型リサーフ層６の内側（内周側）の端部よりもさらに内側に、ｐ型電界緩和層８が形成されている。このｐ型電界緩和層８は、図２に示すように、セル部の外縁（ショットキー電極４の外縁）に沿うような円環状とされ、同心円状に複数個（本実施形態では２個）配置されている。例えば、ｐ型電界緩和層８は、５×１０17〜５×１０20ｃｍ-3程度の不純物濃度で構成され、幅（図２の径方向寸法）が０．５〜２．０μｍ程度、各ｐ型電界緩和層８の間隔が０．５〜２．５μｍ程度、深さが０．３〜１．０μｍ程度とされている。
【００２５】
また、本実施形態では、複数のｐ型電界緩和層８のうちの最も外周側に位置する外周層８ａがｐ型リサーフ層６の内側の端部と接触もしくはリサーフ層６の内部に含まれるように配置され、それよりも内周側に位置する内周層８ｂが外周層８ａから一定間隔空けて配置された構造とされている。
【００２６】
このような構造のＳＢＤ１０を備えたＳｉＣ半導体装置では、ショットキー電極４をアノード、オーミック電極５をカソードとして、ショットキー電極４に対してショットキー障壁を超える電圧を印加すると、ショットキー電極４とオーミック電極の間に電流が流れる。
【００２７】
一方、外周部領域に関しては、逆方向電圧印加時に、ｐ型リサーフ層６の内周側において複数のｐ型電界緩和層８の下方に電界が伸びる。このため、ｐ型リサーフ層６やｐ型ガードリング層７を形成する不純物として拡散係数の低いＡｌ等が用いられていても、終端構造を構成する部分のうち最もセル部側に位置しているｐ型リサーフ層６の内側の端部において電界集中を緩和でき、耐圧低下を防止することが可能となる。
【００２８】
次に、本実施形態にかかるＳｉＣ半導体装置の製造方法について説明する。図３は、図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。なお、図３中では図を簡略化してｐ型ガードリング層７を省略してある。
【００２９】
まず、図３（ａ）に示す工程では、ｎ+型基板１の主表面１ａにｎ-型ドリフト層２をエピタキシャル成長させる。続いて、図３（ｂ）に示す工程では、ＬＴＯ（low-temperature oxide）等で構成されたマスク１１を配置したのち、フォトリソグラフィ・エッチング工程にてマスク１１のうちｐ型リサーフ層６およびｐ型ガードリング層７の形成予定領域を開口させる。そして、このマスク１１を用いて例えばＡｌなどのｐ型不純物をイオン注入し、熱処理などによって活性化することでｐ型リサーフ層６およびｐ型ガードリング層７を形成する。
【００３０】
次に、図３（ｃ）に示す工程では、マスク１１を除去したのち、再びＬＴＯ等で構成されたマスク１２を配置したのち、フォトリソグラフィ・エッチング工程にてマスク１２のうちｐ型電界緩和層８の形成予定領域を開口させる。そして、このマスク１２を用いて例えばＡｌなどのｐ型不純物をイオン注入し、熱処理などによって活性化することでｐ型電界緩和層８を形成する。その後、図３（ｄ）に示す工程では、マスク１２を除去したのち、例えば、プラズマＣＶＤによりシリコン酸化膜を成膜したのち、これをリフロー処理することで絶縁膜３を成膜し、フォトリソグラフィ・エッチング工程を経て、絶縁膜３に対して開口部３ａを形成する。
【００３１】
そして、図３（ｅ）に示す工程では、開口部３ａ内を含めて絶縁膜３の上にＭｏもしくはＴｉで構成される金属層を形成したのち、この金属層をパターニングすることでショットキー電極４を形成する。さらに、ｎ+型基板１の裏面１ｂ側にニッケル、チタン、モリブデン、タングステン等により構成される金属層を形成することにより、オーミック電極５を形成する。これにより、図１に示したＳＢＤ１０を備えたＳｉＣ半導体装置が完成する。
【００３２】
以上説明したように、本実施形態のＳｉＣ半導体装置では、ｐ型リサーフ層６の内周側において、ｐ型リサーフ層６から離間して配置されるｐ型電界緩和層８を形成している。このため、逆方向電圧印加時に、電界が複数のｐ型電界緩和層８の下方にまで伸びるようにできる。これにより、ｐ型リサーフ層６やｐ型ガードリング層７を形成する不純物として拡散係数の低いＡｌ等が用いられていても、終端構造を構成する部分のうち最もセル部側に位置しているｐ型リサーフ層６の内側の端部において電界集中を緩和でき、耐圧低下を防止することが可能となる。
【００３３】
（第２実施形態）
本発明の第２実施形態について説明する。図４は、本実施形態にかかるＳＢＤ１０を備えたＳｉＣ半導体装置の断面図である。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してｐ型電界緩和層８の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００３４】
図４に示すように、本実施形態では、円環状のｐ型電界緩和層８が複数個例えば一定間隔空けて配置形成されているが、ｐ型電界緩和層８は、外側に配置されたものから内側に配置されたものにかけて、徐々に深さが浅くなるような構造とされている。
【００３５】
このような構成とされた場合、逆方向電圧印加時に、電界が複数のｐ型電界緩和層８の下方に沿って広い範囲に伸び、更なる電界緩和が実現できる。これにより、より耐圧低下を防止することが可能となる。
【００３６】
なお、このような構成のＳｉＣ半導体装置は、基本的には上述した図３の製造工程により形成されるが、図３（ｃ）に示す工程のように１つのマスク１２を用いて複数のｐ型電界緩和層８を一度に形成するのではなく、１つずつ異なるマスクを用いて各ｐ型電界緩和層８を形成することになる。そして、外側に位置するｐ型電界緩和層８を形成する場合と比べて内側に位置するｐ型電界緩和層８を形成する場合の方のイオン注入エネルギーを低く設定し、イオン注入深さが浅くなるようにすることで、本実施形態のようなＳｉＣ半導体装置を形成することが可能となる。
【００３７】
（第３実施形態）
本発明の第３実施形態について説明する。図５は、本実施形態にかかるＳＢＤ１０を備えたＳｉＣ半導体装置の断面図である。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してｐ型電界緩和層８の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００３８】
図５に示すように、本実施形態も、第１実施形態と同様に、円環状のｐ型電界緩和層８を複数個例えば一定間隔空けて配置形成してあるが、各ｐ型電界緩和層８の濃度プロファイルを第１実施形態に対して変更している。具体的には、各ｐ型電界緩和層８は、ショットキー電極４側となる表面側においてｐ型不純物濃度が高く、深くなるに連れて徐々にｐ型不純物濃度が低くなっている。
【００３９】
このような構成とされた場合、逆方向電圧印加時に、電界が複数のｐ型電界緩和層８の下方やｐ型電界緩和層８の内部にわたって広い範囲に伸び、更なる電界緩和が実現できる。これにより、より耐圧低下を防止することが可能となる。
【００４０】
なお、このような構成のＳｉＣ半導体装置は、基本的には上述した図３の製造工程により形成されるが、図３（ｃ）に示す工程において、例えば、ｐ型電界緩和層８を形成するためのイオン注入のドーズ量を深さに応じて調整し、深くなるほどドーズ量を少なくするようにしたり、Ａｌに代えて拡散しやすいＢ（ボロン）を浅めにイオン注入しておき、熱処理時にＢを深い位置まで拡散させるようにしたりすれば良い。
【００４１】
（第４実施形態）
本発明の第４実施形態について説明する。図６は、本実施形態にかかるＳＢＤ１０を備えたＳｉＣ半導体装置の断面図である。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してｐ型電界緩和層８の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００４２】
図６に示すように、本実施形態では、ｐ型リサーフ層６の内側の端部の深さが徐々に浅くなるような傾斜面とすることでｐ型電界緩和層８を構成している。本実施形態のｐ型電界緩和層８は、ｐ型リサーフ層６の一部として構成されているため、濃度はｐ型リサーフ層６と同等になっている。
【００４３】
このような構成とされた場合にも、逆方向電圧印加時に、電界が複数のｐ型電界緩和層８の下方において広い範囲に伸び、更なる電界緩和が実現できる。これにより、より耐圧低下を防止することが可能となる。
【００４４】
また、このような構成のＳｉＣ半導体装置は、以下の製造工程により製造される。図７は、本実施形態のＳｉＣ半導体装置の製造工程を示した断面図である。この製造工程は、基本的には上述した図３の製造工程のうち、図３（ｂ）に示す工程を変更し、図３（ｃ）に示す工程を無くしたものである。
【００４５】
まず、図７（ａ）に示す工程において、図３（ａ）と同様の工程を行い、図７（ｂ）に示す工程において、図３（ｂ）に示す工程と同様、ｎ-型ドリフト層２の表面にマスク１１を配置する。この後、フォトリソグラフィ・エッチング工程にてマスク１１をパターニングする際に、マスク１１のうちｐ型電界緩和層８の形成予定領域と対応する部分、つまりｐ型リサーフ層６の形成予定領域と対応する開口部の内側端部が傾斜面となるようにする。例えば、まず、マスク１１のうちｐ型リサーフ層６やｐ型ガードリング層７の形成予定領域を開口させる。このとき、ｐ型電界緩和層８の形成予定領域はマスク１１が開口しないようにする。そして、ｐ型リサーフ層６よりも内側の領域であって、ｐ型電界緩和層８の形成予定領域を含めた領域やそれよりも外側の一定幅が開口し、マスク１１の他の領域（ｐ型リサーフ層６やｐ型ガードリング層７の形成予定領域を含めた領域）を覆うレジストマスクを配置し、レジストマスク（図示せず）を用いた等方性エッチングを行うことによりマスク１１のうちｐ型電界緩和層８の形成予定領域と対応する部分が傾斜面となる。この後、マスク１１を用いて例えばＡｌなどのｐ型不純物をイオン注入し、熱処理などによって活性化することでｐ型リサーフ層６およびｐ型ガードリング層７を形成すると同時にｐ型電界緩和層８を形成する。
【００４６】
そして、図７（ｃ）、（ｄ）に示す工程において、図３（ｄ）、（ｅ）に示す工程を行うことで、本実施形態のＳｉＣ半導体装置を形成することができる。
【００４７】
（第５実施形態）
本発明の第５実施形態について説明する。図８は、本実施形態にかかるＳＢＤ１０を備えたＳｉＣ半導体装置の断面図である。本実施形態のＳｉＣ半導体装置は、第１実施形態に対してｐ型電界緩和層８の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００４８】
図８に示すように、本実施形態では、第１実施形態と同様に、円環状のｐ型電界緩和層８をｐ型リサーフ層６の内側に配置形成しているが、ｐ型リサーフ層６の内側端部を囲むようにｐ型電界緩和層８を形成している。ｐ型電界緩和層８は、ｐ型不純物をイオン注入したのち、熱処理時に拡散させることにより形成したものであり、拡散し易いＢなどを用いて形成されている。このｐ型電界緩和層８のｐ型不純物濃度は、中心部から徐々に薄くなっている。
【００４９】
このような構成とされた場合、逆方向電圧印加時に、電界が複数のｐ型電界緩和層８の下方やｐ型電界緩和層８の内部にわたって広い範囲に伸び、更なる電界緩和が実現できる。これにより、より耐圧低下を防止することが可能となる。
【００５０】
なお、このような構成のＳｉＣ半導体装置は、基本的には上述した図３の製造工程により形成されるが、図３（ｃ）に示す工程において、例えば、ｐ型電界緩和層８を形成するためのイオン注入時に、Ａｌに代えて拡散しやすいＢを用い、熱処理時によりＢを広範囲に拡散させるようにすれば良い。
【００５１】
（他の実施形態）
上記各実施形態で説明したｐ型電界緩和層８の特徴に関しては、適宜組み合わせることが可能である。例えば、第２実施形態で説明したｐ型電界緩和層８の深さが変わるものに関して、第３実施形態で示したようにｐ型電界緩和層８の深さが深くなるほど濃度が薄くなるような構成を採用しても良い。
【００５２】
また、上記各実施形態では、各図においてｐ型電界緩和層８の数の一例を示したが、これに限るものではない。また、図２において、ＳＢＤ１０を備えたＳｉＣ半導体装置の上面レイアウト図を示したが、この他のレイアウトとしても構わない。例えば、図９に示すように、ｐ型電界緩和層８、ｐ型リサーフ層６を角を丸めた正方形の環状としても構わない。
【００５３】
さらに、上記実施形態では、セル部に形成される半導体素子としてＳＢＤ１０を例に挙げて説明したが、従来より知られているＰＮダイオード、ＭＯＳＦＥＴ、ＩＧＢＴ等に関しても、上記各実施形態で示した終端構造を採用することにより、上記した効果を得ることが可能となる。そして、上記実施形態では、第１導電型をｎ型とし、第２導電型をｐ型とするＳｉＣ半導体装置について説明したが、各導電型を反転させた構造としても良い。
【００５４】
また、上記実施形態では、ｐ型電界緩和層８をｎ-型ドリフト層２の表面から形成された構造としているが、ｎ-型ドリフト層２の表面よりも深い位置にのみ形成されたものとしても構わない。
【図面の簡単な説明】
【００５５】
【図１】本発明の第１実施形態にかかるＳＢＤを備えたＳｉＣ半導体装置の断面図である。
【図２】図１に示すＳｉＣ半導体装置の上面レイアウト図を示す。
【図３】図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。
【図４】本発明の第２実施形態にかかるＳＢＤを備えたＳｉＣ半導体装置の断面図である。
【図５】本発明の第３実施形態にかかるＳＢＤを備えたＳｉＣ半導体装置の断面図である。
【図６】本発明の第４実施形態にかかるＳＢＤを備えたＳｉＣ半導体装置の断面図である。
【図７】図６に示すＳｉＣ半導体装置の製造工程を示した断面図である。
【図８】本発明の第５実施形態にかかるＳＢＤを備えたＳｉＣ半導体装置の断面図である。
【図９】他の実施形態に示すＳｉＣ半導体装置の上面レイアウト図を示す。
【図１０】従来のＳＢＤを備えたＳｉＣ半導体装置の断面図である。
【符号の説明】
【００５６】
１…ｎ+型基板、１ａ…主表面、１ｂ…裏面、２…ｎ-型ドリフト層、３…絶縁膜、３ａ…開口部、４…ショットキー電極、５…オーミック電極、６…ｐ型リサーフ層、７…ｐ型ガードリング層、８…ｐ型電界緩和層、８ａ…外周層、８ｂ…内周層、１０…ＳＢＤ、１１…マスク、１２…マスク
【図１】
2008270412.tif 000003
【図２】
2008270412.tif 000004
【図３】
2008270412.tif 000005
【図４】
2008270412.tif 000006
【図５】
2008270412.tif 000007
【図６】
2008270412.tif 000008
【図７】
2008270412.tif 000009
【図８】
2008270412.tif 000010
【図９】
2008270412.tif 000011
【図１０】
2008270412.tif 000012