(57)【要約】【課題】本発明は、負荷電流過度変動時の出力電圧特性を改善することを特徴とする。【解決手段】基準電圧Vrefと帰還された最終出力電圧V2との差に応じて制御電圧V1を出力する誤差アンプ１１と、制御電圧V1に応じて安定化された最終出力電圧Voutを出力する出力段アンプ１２と、最終出力電圧Voutの出力ノードから電流を流し出すＰ型ＭＯＳトランジスタMP2と、Ｐ型ＭＯＳトランジスタMP2のゲートを制御して、Ｐ型ＭＯＳトランジスタMP2に流れる電流が一定値となるように制御する電流制御回路１３を具備する。【選択図】      図１
2008276566.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧と帰還された出力電圧との差に応じて制御電圧を出力する制御電圧出力回路と、
前記制御電圧に応じて安定化された出力電圧を出力する出力回路と、
前記出力電圧の出力ノードから電流を流し出す第１のＰ型ＭＯＳトランジスタと、
前記第１のＰ型ＭＯＳトランジスタのゲートを制御して、前記第１のＰ型ＭＯＳトランジスタに流れる電流が一定値となるように制御するＰ型ＭＯＳトランジスタ電流制御回路
を具備したことを特徴とする定電圧電源回路。
【請求項２】
基準電圧と帰還された出力電圧との差に応じて制御電圧を出力する制御電圧出力回路と、
前記制御電圧に応じて安定化された出力電圧を出力する出力回路と、
前記出力電圧の出力ノードに電流を流し込む第１のＮ型ＭＯＳトランジスタと、
前記第１のＮ型ＭＯＳトランジスタのゲートを制御して、前記第１のＮ型ＭＯＳトランジスタに流れる電流が一定値となるように制御するＮ型ＭＯＳトランジスタ電流制御回路
を具備したことを特徴とする定電圧電源回路。
【請求項３】
基準電圧と帰還された出力電圧との差に応じて制御電圧を出力する制御電圧出力回路と、
前記制御電圧に応じて安定化された出力電圧を出力する出力回路と、
前記出力電圧の出力ノードから電流を流し出す第１のＰ型ＭＯＳトランジスタと、
前記第１のＰ型ＭＯＳトランジスタのゲートを制御して、前記第１のＰ型ＭＯＳトランジスタに流れる電流が一定値となるように制御するＰ型ＭＯＳトランジスタ電流制御回路と、
前記出力電圧の出力ノードに電流を流し込む第１のＮ型ＭＯＳトランジスタと、
前記第１のＮ型ＭＯＳトランジスタのゲートを制御して、前記第１のＮ型ＭＯＳトランジスタに流れる電流が一定値となるように制御するＮ型ＭＯＳトランジスタ電流制御回路
を具備したことを特徴とする定電圧電源回路。
【請求項４】
前記Ｐ型ＭＯＳトランジスタ電流制御回路は、
一端が低電位側の電源電圧の供給ノードに接続された定電流源と、
互いにゲートとドレインが接続され、ソース、ドレイン間の電流通路が高電位側の電源電圧の供給ノードと前記定電流源の他端との間に挿入された少なくとも１個の第２のＰ型ＭＯＳトランジスタとを有し、
前記第１のＰ型ＭＯＳトランジスタのゲートが前記定電流源の他端に接続されることを特徴とする請求項１または３記載の定電圧電源回路。
【請求項５】
前記Ｎ型ＭＯＳトランジスタ電流制御回路は、
一端が高電位側の電源電圧の供給ノードに接続された定電流源と、
互いにゲートとドレインが接続され、ソース、ドレイン間の電流通路が低電位側の電源電圧の供給ノードと前記定電流源の他端との間に挿入された少なくとも１個の第２のＮ型ＭＯＳトランジスタとを有し、
前記第１のＮ型ＭＯＳトランジスタのゲートが前記定電流源の他端に接続されることを特徴とする請求項２または３記載の定電圧電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷電流の過渡変動に対して安定した電圧を供給する定電圧電源回路に関する。
【背景技術】
【０００２】
リニアレギュレータ（Linear Regulator）回路は定電圧電源回路であり、大きく分けて誤差アンプと出力段アンプで構成される。電源電圧に近い電圧を供給する低ドロップアウトタイプの場合は、一般に出力段トランジスタとしてＰ型ＭＯＳトランジスタが用いられる。しかし、出力段にＰ型ＭＯＳトランジスタを用いると、低ドロップアウトが実現できる反面、負荷の電流変動に対して出力電圧が変動する。この出力変動を抑えるために、出力部に大きな容量が必要となる。一般的なタイプの定電圧電源回路を図１０に示す。
【０００３】
図１０の回路は誤差アンプ１１（Diff Amp）と出力段アンプ１２で構成される。誤差アンプ１１は、基準電圧Vrefと出力段から帰還される帰還電圧V2が入力され、制御電圧V1を出力する。出力段アンプ１２は、Ｐ型ＭＯＳトランジスタMP1と、出力電圧Voutを分割して帰還電圧V2を生成する２個の抵抗R1、R2とから構成される。誤差アンプ１１から出力される制御電圧V1はＰ型ＭＯＳトランジスタMP1のゲートに供給される。Ｐ型ＭＯＳトランジスタMP1のソースは電源電圧VDDの供給ノードに接続され、ドレインは出力電圧Voutのノードに接続されている。また出力電圧Voutのノードには容量Cloadと電流Iloadが負荷として接続されている。誤差アンプ１１は基準電圧Vrefと帰還電圧V2の電圧差に応じて制御電圧V1を生成し、出力段アンプ１２は制御電圧V1に応じて電圧Voutを出力する。
【０００４】
図１０に示す従来回路では、容量Cloadとして出力変動を抑えるために十分大きいサイズの容量が必要となる。しかし、近年の携帯型端末等の回路の小型化に伴い容量のサイズを削減することが望まれている。容量Cloadのサイズを削減すると、図１１に示すように負荷電流Iloadの過渡変動に対して出力電圧Voutの変動が抑えきれなくなり、結果として出力電圧Voutの安定供給が実現されなくなる。
【０００５】
すなわち、図１１に示すように、負荷電流Iloadが増えると出力電圧Voutが一時的に減少し、負荷電流Iloadが減ると出力電圧Voutが一時的に増加する。負荷電流Iloadが遅い増加の場合は、負荷電流Iloadの変化が誤差アンプ１１の出力を変化させて、Ｐ型ＭＯＳトランジスタMP1のゲート・ソース間電圧Vgsが増加する。したがってＰ型ＭＯＳトランジスタMP1から負荷に供給される電流Iloadも増加し、出力電圧Voutの変動はほとんど起こらない。しかし、負荷電流Iloadの変化が速い場合は誤差アンプ１１によるＰ型ＭＯＳトランジスタMP1の制御が間に合わず、Vgsを増やすためには出力電圧Voutを減少させるしかない。この結果、誤差アンプ１１が動作し始めるまで出力電圧Voutは減少し続けることになる。
【０００６】
なお、特許文献１には、出力端子とグランドとの間にＮ型ＭＯＳトランジスタを接続し、出力端子における過電荷をグランドに流すことにより、電源投入時や入力変動及び負荷変動に起因するオーバーシュートに対して効果的に機能する定電圧源ＩＣが開示されている。
【特許文献１】特開２００５−９２６９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は上記のような事情を考慮してなされたものであり、その目的は、出力電圧の過渡応答時の電源変動を抑えることができる定電圧電源回路を提供することである。
【課題を解決するための手段】
【０００８】
本発明の定電圧電源回路は、基準電圧と帰還された出力電圧との差に応じて制御電圧を出力する制御電圧出力回路と、前記制御電圧に応じて安定化された出力電圧を出力する出力回路と、前記出力電圧の出力ノードから電流を流し出す第１のＰ型ＭＯＳトランジスタと、前記第１のＰ型ＭＯＳトランジスタのゲートを制御して、前記第１のＰ型ＭＯＳトランジスタに流れる電流が一定値となるように制御するＰ型ＭＯＳトランジスタ電流制御回路を具備したことを特徴とする。
【０００９】
本発明の定電圧電源回路は、基準電圧と帰還された出力電圧との差に応じて制御電圧を出力する制御電圧出力回路と、前記制御電圧に応じて安定化された出力電圧を出力する出力回路と、前記出力電圧の出力ノードに電流を流し込む第１のＮ型ＭＯＳトランジスタと、前記第１のＮ型ＭＯＳトランジスタのゲートを制御して、前記第１のＮ型ＭＯＳトランジスタに流れる電流が一定値となるように制御するＮ型ＭＯＳトランジスタ電流制御回路を具備したことを特徴とする。
【００１０】
本発明の定電圧電源回路は、基準電圧と帰還された出力電圧との差に応じて制御電圧を出力する制御電圧出力回路と、前記制御電圧に応じて安定化された出力電圧を出力する出力回路と、前記出力電圧の出力ノードから電流を流し出す第１のＰ型ＭＯＳトランジスタと、前記第１のＰ型ＭＯＳトランジスタのゲートを制御して、前記第１のＰ型ＭＯＳトランジスタに流れる電流が一定値となるように制御するＰ型ＭＯＳトランジスタ電流制御回路と、前記出力電圧の出力ノードに電流を流し込む第１のＮ型ＭＯＳトランジスタと、前記第１のＮ型ＭＯＳトランジスタのゲートを制御して、前記第１のＮ型ＭＯＳトランジスタに流れる電流が一定値となるように制御するＮ型ＭＯＳトランジスタ電流制御回路を具備したことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、出力電圧の過渡応答時の電源変動を抑えることができる定電圧電源回路を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明を実施の形態により説明する。この説明に際し、全図にわたり共通する部分には共通する参照符号を付す。
【００１３】
（第１の実施形態）
図１は第１の実施形態に係る定電圧電源回路の構成を示している。本実施形態回路は、誤差アンプ（Diff Amp、制御電圧出力回路）１１と出力段アンプ（出力回路）１２を有する。誤差アンプ１１は、基準電圧Vrefと出力段から帰還される帰還電圧V2が入力され、制御電圧V1を出力する。出力段アンプ１２は、Ｐ型ＭＯＳトランジスタMP1と、出力電圧Voutを分割して帰還電圧V2を生成する２個の抵抗R1、R2とから構成される。誤差アンプ１１から出力される制御電圧V1はＭＯＳトランジスタMP1のゲートに供給される。ＭＯＳトランジスタMP1のソースは電源電圧VDDの供給ノードに接続され、ドレインは出力電圧Voutのノードに接続されている。２個の抵抗R1、R2は、出力電圧Voutのノードとグランドとの間に直列に接続されている。誤差アンプ１１は基準電圧Vrefと帰還電圧V2の電圧差に応じて制御電圧V1を生成し、出力段アンプ１２は制御電圧V1に応じて電圧Voutを出力する。出力電圧Voutのノードには容量Cloadと電流Iloadが負荷として接続されている。
【００１４】
本実施形態回路は、さらにＰ型ＭＯＳトランジスタMP2と、電流制御回路（Ｐ型ＭＯＳトランジスタ電流制御回路）１３を有する。ＭＯＳトランジスタMP2のソースは出力電圧Voutのノードに接続され、ドレインはグランドに接続されている。
【００１５】
電流制御回路１３は、定電流源I1と、２個のＰ型ＭＯＳトランジスタMP3、MP4とから構成されている。定電流源I1の一端はグランド（低電位側の電源電圧の供給ノード）に接続されている。ＭＯＳトランジスタMP3、MP4はそれぞれ互いにゲートとドレインが接続されており、ソース、ドレイン間の電流通路が電源電圧VDDの供給ノード（高電位側の電源電圧の供給ノード）と定電流源I1の他端との間に直列に挿入されている。そして、ＭＯＳトランジスタMP2のゲートは定電流源I1の他端に接続されている。なお、本例では電流制御回路１３に２個のＰ型ＭＯＳトランジスタMP3、MP4を設ける場合について説明したが、これは少なくとも１個設けられていればよい。
【００１６】
電流制御回路１３は、出力電圧Voutのノードとグランドとの間に接続されているＰ型ＭＯＳトランジスタMP2に一定の電流を流すための制御電圧V3を発生する回路であり、ＭＯＳトランジスタMP2が出力電圧Voutのノードから流し出す電流値は、ＭＯＳトランジスタMP2のしきい値電圧Vthとゲート・ソース間電圧Vgsとによって決まる。製造プロセス等の影響により、仮にＭＯＳトランジスタMP2のしきい値電圧Vthが設計値よりも高くなった場合、ＭＯＳトランジスタMP2は電流を流しにくくなる。しかし、同じＰ型である２個のＭＯＳトランジスタMP3、MP4のしきい値電圧Vthも同様に高くなるので、定電流源I1に一定電流値を流すためには、VDD_V3間の電圧が大きくなり、制御電圧V3が下がる。制御電圧V3が下がると、ＭＯＳトランジスタMP2のゲート・ソース間電圧Vgsが大きくなり、ＭＯＳトランジスタMP2が流す電流が増える。従って、しきい値電圧Vthが高くなることとゲート・ソース間電圧Vgsが高くなることにより、ＭＯＳトランジスタMP2に流れる電流の増減が互いに相殺され、しきい値電圧Vthの変動に関わらずにＭＯＳトランジスタMP2からは一定の電流が流れることになる。
【００１７】
しきい値電圧Vthが設計値よりも低くなる場合は、ＭＯＳトランジスタMP2の電流が流れ易くなるが、この場合には制御電圧V3が上がり、ＭＯＳトランジスタMP2が流す電流の増減が相殺される。つまり、電流制御回路１３は、Ｐ型ＭＯＳトランジスタのしきい値電圧Vthの変動に応じて制御電圧V3の値を制御する。従って、電流制御回路１３は、Ｐ型ＭＯＳトランジスタのしきい値電圧Vthに応じて出力電圧V3の値が変化するものであれば、図１に示すような構成のものに限定されず、種々の構成の回路が採用できる。
【００１８】
次に、図１の実施形態回路の全体の動作を図２を用いて説明する。図２は、負荷電流Iloadと出力電圧Voutの変化を示す特性図であり、図１の実施形態回路における出力電圧Voutの変化を実線で示し、従来回路における出力電圧Voutの変化を破線で示している。
【００１９】
いま、負荷電流Iloadが増加し、出力電圧Voutの値が下がると、ＭＯＳトランジスタMP2のゲート・ソース間電圧Vgsが減少する。すると、ＭＯＳトランジスタMP2に流れる電流が減少し、負荷電流Iloadの電流の増加分が補われる。これにより、図２中の実線で示すように出力電圧Voutの変動が、破線で示す従来の場合よりも低く抑えられる。
【００２０】
上記とは逆に、負荷電流Iloadの減少時に出力電圧Voutの電圧が上がると、ＭＯＳトランジスタMP2のゲート・ソース間電圧Vgsが増加する。すると、ＭＯＳトランジスタMP2に流れていた電流が増加し、負荷電流Iloadの電流の減少分がＭＯＳトランジスタMP2に余分に流れる。これにより、負荷電流Iloadの減少時でも、図２中の実線で示すように出力電圧Voutの変動が、破線で示す従来の場合よりも低く抑えられる。
【００２１】
図３は、出力電圧VoutとＭＯＳトランジスタMP2に流れる電流の変化を示している。なお、図３では、ＭＯＳトランジスタMP2に流れる電流は、グランド方向に流れる向きをマイナスとしている。負荷電流Iloadが一定の時の出力電圧をVout0、そのときにＭＯＳトランジスタMP2に流れる電流をIP20としている。
【００２２】
負荷電流Iloadが増加して出力電圧の値がVout0よりも下がると、図３から明らかなようにＭＯＳトランジスタMP2に流れる電流がIP20から減少し、負荷電流Iloadの増加分が補われて、出力電圧の値がVout0に戻る。他方、負荷電流Iloadが減少して出力電圧の値がVout0よりも上がると、図３から明らかなようにＭＯＳトランジスタMP2に流れる電流がIP20から増加し、負荷電流Iloadの減少分がIP20に加算されて、出力電圧の値がVout0に戻る。
【００２３】
このように本実施形態の回路では、出力電圧Voutが電源電圧VDDからわずかにドロップした電圧でもＭＯＳトランジスタMP2はオン状態になるので、低ドロップアウトを実現しつつ過渡応答時の出力電圧Voutの変動を大きく抑えることができる。
【００２４】
（第２の実施形態）
図４は第２の実施形態に係る定電圧電源回路の構成を示している。本実施形態回路は、図１の場合と同様に誤差アンプ１１及び出力段アンプ１２を有する。誤差アンプ１１及び出力段アンプ１２の構成は図１のものと同様である。出力電圧Voutのノードには容量Cloadと電流Iloadが負荷として接続されている。
【００２５】
本実施形態回路は、さらにＮ型ＭＯＳトランジスタMN1と、電流制御回路（Ｎ型ＭＯＳトランジスタ電流制御回路）１４を有する。ＭＯＳトランジスタMN1のソースは出力電圧Voutのノードに接続され、ドレインは電源電圧VDDの供給ノードに接続されている。
【００２６】
電流制御回路１４は、定電流源I2と、２個のＮ型ＭＯＳトランジスタMN2、MN3とから構成されている。定電流源I2の一端は電源電圧VDDの供給ノード（高電位側の電源電圧の供給ノード）に接続されている。ＭＯＳトランジスタMN2、MN3はそれぞれ互いにゲートとドレインが接続されており、ソース、ドレイン間の電流通路が定電流源I2の他端とグランド（低電位側の電源電圧の供給ノード）との間に直列に挿入されている。そして、ＭＯＳトランジスタMN1のゲートは定電流源I2の他端に接続されている。なお、本例では電流制御回路１４に２個のＮ型ＭＯＳトランジスタMN2、MN3を設ける場合について説明したが、これは少なくとも１個設けられていればよい。
【００２７】
電流制御回路１４は、電源電圧VDDの供給ノードと出力電圧Voutのノードとの間に接続されているＮ型ＭＯＳトランジスタMN1に一定の電流を流すための制御電圧V4を発生する回路であり、ＭＯＳトランジスタMN1が出力電圧Voutのノードに流し込む電流値は、ＭＯＳトランジスタMN1のしきい値電圧Vthとゲート・ソース間電圧Vgsとによって決まる。製造プロセス等の影響により、仮にＭＯＳトランジスタMN1のしきい値電圧Vthが設計値よりも高くなった場合、ＭＯＳトランジスタMN1は電流を流しにくくなる。しかし、同じＮ型である２個のＭＯＳトランジスタMN2、MN3のしきい値電圧Vthも同様に高くなるので、定電流源I2に一定電流値を流すためには、V4_GND間の電圧が大きくなり、制御電圧V4が上がる。制御電圧V4が上がると、ＭＯＳトランジスタMN1のゲート・ソース間電圧Vgsが大きくなり、ＭＯＳトランジスタMN1が流す電流が増える。従って、しきい値電圧Vthが高くなることとゲート・ソース間電圧Vgsが高くなることにより、ＭＯＳトランジスタMN1に流れる電流の増減が互いに相殺され、しきい値電圧Vthの変動に関わらずにＭＯＳトランジスタMN1からは一定の電流が流れ込むことになる。
【００２８】
しきい値電圧Vthが設計値よりも低くなる場合は、ＭＯＳトランジスタMN1の電流が流れ易くなるが、この場合には制御電圧V4が下がり、ＭＯＳトランジスタMN1が流す電流の増減が相殺される。つまり、電流制御回路１４は、Ｎ型ＭＯＳトランジスタのしきい値電圧Vthの変動に応じて制御電圧V4の値を制御する。従って、電流制御回路１４は、Ｎ型ＭＯＳトランジスタのしきい値電圧Vthに応じて出力電圧V4の値が変化するものであれば、図４に示すような構成のものに限定されず、種々の構成の回路が採用できる。
【００２９】
次に、図４の実施形態回路の全体の動作を図５を用いて説明する。図５は、負荷電流Iloadと出力電圧Voutの変化を示す特性図であり、図４の実施形態回路における出力電圧Voutの変化を実線で示し、従来回路における出力電圧Voutの変化を破線で示している。
【００３０】
いま、負荷電流Iloadが増加し、出力電圧Voutの値が下がると、ＭＯＳトランジスタMN1のゲート・ソース間電圧Vgsが増加する。すると、ＭＯＳトランジスタMN1に流れる電流が増加し、負荷電流Iloadの電流の増加分が相殺される。これにより、図５中の実線で示すように出力電圧Voutの変動が、破線で示す従来の場合よりも低く抑えられる。
【００３１】
上記とは逆に、負荷電流Iloadの減少時に出力電圧Voutの電圧が上がると、ＭＯＳトランジスタMN1のゲート・ソース間電圧Vgsが減少する。すると、ＭＯＳトランジスタMN1に流れていた電流が減少し、負荷電流Iloadの電流の減少分だけＭＯＳトランジスタMN1に流れる電流も減少する。これにより、負荷電流Iloadの減少時でも、図４中の実線で示すように出力電圧Voutの変動が、破線で示す従来の場合よりも低く抑えられる。
【００３２】
図６は、出力電圧VoutとＭＯＳトランジスタMN1に流れる電流の変化を示している。負荷電流Iloadが一定の時の出力電圧をVout0、そのときにＭＯＳトランジスタMN1に流れる電流をIN10としている。
【００３３】
負荷電流Iloadが増加して出力電圧の値がVout0よりも下がると、図６から明らかなようにＭＯＳトランジスタMN1に流れる電流がIN10から増加し、負荷電流Iloadの増加分が補われて、出力電圧の値がVout0に戻る。他方、負荷電流Iloadが減少して出力電圧の値がVout0よりも上がると、図６から明らかなようにＭＯＳトランジスタMN1に流れる電流がIN10から減少し、負荷電流Iloadの減少分がI40に加算されて、出力電圧の値がVout0に戻る。
【００３４】
このように本実施形態の回路では、図１の実施形態回路の場合と同様に過渡応答時の出力電圧Voutの変動を大きく抑えることができる。しかも、Ｎ型ＭＯＳトランジスタMN1に流れる電流は元々負荷に流れる電流Iloadの一部となるため、図１の実施形態回路よりも低消費電力化が実現できる。
【００３５】
（第３の実施形態）
図７は第３の実施形態に係る定電圧電源回路の構成を示している。本実施形態回路は、図１及び図４の場合と同様に誤差アンプ１１及び出力段アンプ１２を有する。誤差アンプ１１及び出力段アンプ１２の構成は図１及び図４のものと同様である。出力電圧Voutのノードには容量Cloadと電流Iloadが負荷として接続されている。
【００３６】
本実施形態回路は、さらに、図１の場合と同様のＰ型ＭＯＳトランジスタMP2、電流制御回路（Ｐ型ＭＯＳトランジスタ電流制御回路）１３、図４の場合と同様のＮ型ＭＯＳトランジスタMN1、電流制御回路（Ｎ型ＭＯＳトランジスタ電流制御回路）１４を有する。
【００３７】
第１、第２の実施形態で説明したように、電流制御回路１３はＰ型ＭＯＳトランジスタのしきい値電圧Vthの変動に応じて制御電圧V3の値を制御し、電流制御回路１４はＮ型ＭＯＳトランジスタのしきい値電圧Vthの変動に応じて制御電圧V4の値を制御する。また、第１、第２の実施形態で説明したように、電流制御回路１３、１４にはそれぞれ少なくとも１個のＰ型あるいはＮ型ＭＯＳトランジスタが設けられていればよい
次に、図７の実施形態回路の全体の動作を図８を用いて説明する。図８は、負荷電流Iloadと出力電圧Voutの変化を示す特性図であり、図７の実施形態回路における出力電圧Voutの変化を実線で示し、従来回路における出力電圧Voutの変化を破線で示している。
【００３８】
負荷電流Iloadが増加して、出力電圧Voutの値が下がると、Ｐ型ＭＯＳトランジスタMP2のゲート・ソース間電圧Vgsが減少し、Ｐ型ＭＯＳトランジスタMP2に流れる電流が減少する。同様に、Ｎ型ＭＯＳトランジスタMN1のゲート・ソース間電圧Vgsが増加し、Ｎ型ＭＯＳトランジスタMN1に流れる電流が増加する。本実施形態回路では、Ｐ型ＭＯＳトランジスタMP2とＮ型ＭＯＳトランジスタMN1による相乗効果により、負荷電流Iloadの増加時における出力電圧Voutの変動は、第１、第２の実施形態回路と比べてより低く抑えられる。
【００３９】
上記とは逆に、負荷電流Iloadの減少時に出力電圧Voutの電圧が上がると、Ｐ型ＭＯＳトランジスタMP2のゲート・ソース間電圧Vgsが増加し、Ｐ型ＭＯＳトランジスタMP2に流れていた電流が増加する。同様に、Ｎ型ＭＯＳトランジスタMN1のゲート・ソース間電圧Vgsが減少し、Ｎ型ＭＯＳトランジスタMN1に流れていた電流が減少する。本実施形態回路では、Ｐ型ＭＯＳトランジスタMP2とＮ型ＭＯＳトランジスタMN1による相乗効果により、負荷電流Iloadの減少時における出力電圧Voutの変動が、第１、第２の実施形態回路と比べてより低く抑えられる。
【００４０】
図９は、出力電圧VoutとＰ型、Ｎ型ＭＯＳトランジスタMP2、MN1に流れる電流の変化を示している。図９では、ＭＯＳトランジスタMP2に流れる電流は、グランド方向に流れる向きをマイナスとしている。図９に示すように、出力電圧Voutが減少した場合には主にＮ型ＭＯＳトランジスタMN1に流れる電流が増加し、出力電圧Voutが増加した場合には主にＰ型ＭＯＳトランジスタMP2に流れる電流が増加する。この結果、出力電圧Voutの変動に対して電流値変動に限界がなく広い範囲で動作できる。
【００４１】
このように本実施形態の回路では、低ドロップアウト特性と低消費電力化を実現しつつ過渡応答時の出力電圧の変動を大きく抑えることができる。
【図面の簡単な説明】
【００４２】
【図１】第１の実施形態に係る定電圧電源回路の構成を示す回路図。
【図２】図１の実施形態回路おける負荷電流と出力電圧の変化を示す特性図。
【図３】図１の実施形態回路おける出力電圧とＭＯＳトランジスタMP2に流れる電流の変化を示す特性図。
【図４】第２の実施形態に係る定電圧電源回路の構成を示す回路図。
【図５】図４の実施形態回路おける負荷電流と出力電圧の変化を示す特性図。
【図６】図４の実施形態回路おける出力電圧とＭＯＳトランジスタMN1に流れる電流の変化を示す特性図。
【図７】第３の実施形態に係る定電圧電源回路の構成を示す回路図。
【図８】図７の実施形態回路おける負荷電流と出力電圧の変化を示す特性図。
【図９】図７の実施形態回路おける出力電圧とＭＯＳトランジスタMP2及びMN1に流れる電流の変化を示す特性図。
【図１０】従来の一般的な定電圧電源回路の回路図。
【図１１】図１０の従来回路おける負荷電流と出力電圧の変化を示す特性図。
【符号の説明】
【００４３】
１１…誤差アンプ、１２…出力段アンプ、１３、１４…電流制御回路、MP1、MP2、MP3、MP4…Ｐ型ＭＯＳトランジスタ、MN1、MN2、MN3…Ｎ型ＭＯＳトランジスタ、R1、R2…抵抗、I1、I2…定電流源。
【図１】
2008276566.tif 000003
【図２】
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【図３】
2008276566.tif 000005
【図４】
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【図５】
2008276566.tif 000007
【図６】
2008276566.tif 000008
【図７】
2008276566.tif 000009
【図８】
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【図９】
2008276566.tif 000011
【図１０】
2008276566.tif 000012
【図１１】
2008276566.tif 000013
【手続補正書】
【提出日】平成20年4月28日(2008.4.28)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正の内容】
【図７】
2008276566.tif 000014