(57)【要約】      （修正有）【課題】不揮発性の記憶領域の面積を低減した半導体装置を提供すること。【解決手段】本発明は、複数のセクタからなる不揮発性の第１記憶領域１０と、不揮発性の第２記憶領域２０と、前記第１記憶領域１０内に設けられた不揮発性の第３記憶領域３０と、前記第２記憶領域２０内に設けられた不揮発性の第４記憶領域３２と、前記第１記憶領域内における、前記第３記憶領域３０が設けられていない前記複数のセクタを主記憶領域として使用し、前記第２記憶領域２０をブート領域として使用し、前記第３記憶領域３０を各種制御情報の格納領域として使用する第１モードと、前記第１記憶領域１０を主記憶領域として使用し、前記第４記憶領域３２を各種制御情報の格納領域として使用する第２モードと、を選択する制御部と、を具備することを特徴とする半導体装置である。【選択図】図５
2008310911.tif 000002
【特許請求の範囲】
【請求項１】
複数のセクタからなる不揮発性の第１記憶領域と、
不揮発性の第２記憶領域と、
前記第１記憶領域内に設けられた不揮発性の第３記憶領域と、
前記第２記憶領域内に設けられた不揮発性の第４記憶領域と、
前記第１記憶領域内における、前記第３記憶領域が設けられていない前記複数のセクタを主記憶領域として使用し、前記第２記憶領域を、前記第１記憶領域にアクセスが行われる前の一定期間に読み出されるデータまたはプログラムの格納領域として使用し、前記第３記憶領域を、前記第１記憶領域または前記第２記憶領域へのデータの書き込み、読み出し、または消去を制御するための情報である各種制御情報の格納領域として使用する第１モードと、
前記第１記憶領域を主記憶領域として使用し、前記第４記憶領域を各種制御情報の格納領域として使用する第２モードと、
を選択する制御部と、
を具備することを特徴とする半導体装置。
【請求項２】
前記第１記憶領域は、前記第２記憶領域より大きいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２モードは、前記第２記憶領域における、前記第４記憶領域が設けられていない領域を、データの格納領域として使用しないことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１記憶領域と前記第２記憶領域は、列の数が同じであり、
前記制御部は、前記第１記憶領域及び前記第２記憶領域に格納されたデータの消去を、列単位で同時に行うことを特徴とする請求項１から３のうちいずれか１項に記載の半導体装置。
【請求項５】
前記第３記憶領域及び前記第４記憶領域は、同一列に設けられていることを特徴とする請求項１から４のうちいずれか１項に記載の半導体装置。
【請求項６】
前記第３記憶領域及び前記第４記憶領域は、ワンタイムメモリであることを特徴とする請求項１から５のうちいずれか１項に記載の半導体装置。
【請求項７】
前記制御部は、前記第１モードまたは前記第２モードの選択後は、前記第１モードまたは前記第２モードの再選択を禁止することを特徴とする請求項１から６のうちいずれか１項に記載の半導体装置。
【請求項８】
複数のセクタからなる不揮発性の第１記憶領域と、不揮発性の第２記憶領域と、前記第１記憶領域内に設けられた不揮発性の第３記憶領域と、前記第２記憶領域内に設けられた不揮発性の第４記憶領域と、を具備することを特徴とする半導体装置の制御方法であって、
前記第１記憶領域内における、前記第３記憶領域が設けられていない前記複数のセクタを主記憶領域として使用し、前記第２記憶領域を、前記第１記憶領域にアクセスが行われる前の一定期間に読み出されるデータまたはプログラムの格納領域として使用し、前記第３記憶領域を、前記第１記憶領域または前記第２記憶領域へのデータの書き込み、読み出し、または消去を制御するための情報である各種制御情報の格納領域として使用する第１モードと、前記第１記憶領域を主記憶領域として使用し、前記第４記憶領域を各種制御情報の格納領域として使用する第２モードと、を選択するステップを有することを特徴とする半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその制御方法に関し、特に２つの異なるモードを選択可能な半導体装置及びその制御方法に関する。
【背景技術】
【０００２】
近年、電気的な書き込み及び消去が可能な不揮発性ＥＥＰＲＯＭ（フラッシュメモリ）が多数開発されている。中でも、ＮＯＲ型フラッシュメモリはＮＡＮＤ型に比べランダムアクセス性に優れており、主に電子機器を制御するためのプログラムの格納装置として用いられている。ＮＯＲ型フラッシュメモリには、主記憶領域の他に小さい記憶領域（以下、ブート領域）が設けられ、その中に主記憶領域にアクセスが行われる前に読み出されるデータまたはプログラムなどが格納されるもの（以下ブート品）と、ブート領域が設けられていないもの（以下ユニフォーム品）がある。近年、ブート品として使用するかユニフォーム品として使用するかを、電子機器の製造者側で設定可能な不揮発性の半導体装置が開発されている。これにより、電子機器の仕様等に応じてＮＯＲ型フラッシュメモリの用途を製造者側で適宜選択することができるため、電子機器の開発及び製造コストを削減することができる。
【０００３】
特許文献１には、第１の主記憶領域の他に第２の記憶領域を有する半導体装置において、第２の記憶領域と同一コラム上にある第１の主記憶領域の一部を第２の記憶領域と論理的に置き換えることで、第２の記憶領域のアドレス選択を効率的に行うことができる半導体記憶装置が示されている。特許文献２には、データの書き換え及び消去が可能なフラッシュメモリと、データの書き換え及び消去が不可能なワンタイムメモリのいずれとして出荷するかを、電子機器の製造者側で選択可能な不揮発性メモリが示されている。特許文献３には、不揮発性メモリに対するデータの書き込み、読み出し、消去を許可または禁止する旨の情報であるプロテクト情報へのアクセスを、一定の条件下に制限した不揮発性メモリが示されている。
【特許文献１】特開２００１−２４３７８１号公報
【特許文献２】特開２０００−２６８５８４号公報
【特許文献３】特開２００５−８５３９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
近年、電子機器の小型化及び製造コスト削減の観点から、半導体装置の小型化、高密度化が求められている。しかし、従来例のようにブート品とユニフォーム品を電子機器の製造者側で選択するタイプの半導体装置においては、記憶領域内に未使用領域が生じるため、記憶領域の面積を低減することが困難であった。
【０００５】
本発明は、上記課題に鑑みてなされたもので、２つの異なるモードを選択可能な半導体装置において、記憶領域の面積を低減した半導体装置及びその制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、複数のセクタからなる不揮発性の第１記憶領域と、不揮発性の第２記憶領域と、前記第１記憶領域内に設けられた不揮発性の第３記憶領域と、前記第２記憶領域内に設けられた不揮発性の第４記憶領域と、前記第１記憶領域内における、前記第３記憶領域が設けられていない前記複数のセクタを主記憶領域として使用し、前記第２記憶領域を、前記第１記憶領域にアクセスが行われる前の一定期間に読み出されるデータまたはプログラムの格納領域として使用し、前記第３記憶領域を、前記第１記憶領域または前記第２記憶領域へのデータの書き込み、読み出し、または消去を制御するための情報である各種制御情報の格納領域として使用する第１モードと、前記第１記憶領域を主記憶領域として使用し、前記第４記憶領域を各種制御情報の格納領域として使用する第２モードと、を選択する制御部と、を具備することを特徴とする半導体装置である。本発明によれば、第１記憶領域または第２記憶領域の未使用領域を、制御情報を格納するための領域として使用するため、記憶領域全体の面積を低減することができる。
【０００７】
上記構成において、前記第１記憶領域は、前記第２記憶領域より大きい構成とすることができる。
【０００８】
上記構成において、前記第２モードは、前記第２記憶領域における、前記第４記憶領域が設けられていない領域を、データの格納領域として使用しない構成とすることができる。
【０００９】
上記構成において、前記第１記憶領域と前記第２記憶領域は、列の数が同じであり、前記制御部は、前記第１記憶領域及び前記第２記憶領域に格納されたデータの消去を、列単位で同時に行う構成とすることができる。
【００１０】
上記構成において、前記第３記憶領域及び前記第４記憶領域は、同一列に設けられている構成とすることができる。
【００１１】
上記構成において、前記第３記憶領域及び前記第４記憶領域は、ワンタイムメモリである構成とすることができる。
【００１２】
上記構成において、前記制御部は、前記第１モードまたは前記第２モードの選択後は、前記第１モードまたは前記第２モードの再選択を禁止する構成とすることができる。これによれば、例えばユーザによるモードの再選択を禁止することができる。
【００１３】
本発明は、複数のセクタからなる不揮発性の第１記憶領域と、不揮発性の第２記憶領域と、前記第１記憶領域内に設けられた不揮発性の第３記憶領域と、前記第２記憶領域内に設けられた不揮発性の第４記憶領域と、を具備することを特徴とする半導体装置の制御方法であって、前記第１記憶領域内における、前記第３記憶領域が設けられていない前記複数のセクタを主記憶領域として使用し、前記第２記憶領域を、前記第１記憶領域にアクセスが行われる前の一定期間に読み出されるデータまたはプログラムの格納領域として使用し、前記第３記憶領域を、前記第１記憶領域または前記第２記憶領域へのデータの書き込み、読み出し、または消去を制御するための情報である各種制御情報の格納領域として使用する第１モードと、前記第１記憶領域を主記憶領域として使用し、前記第４記憶領域を各種制御情報の格納領域として使用する第２モードと、を選択するステップを有することを特徴とする半導体装置の制御方法である。
【発明の効果】
【００１４】
本発明によれば、第１記憶領域または第２記憶領域の未使用領域を、制御情報を格納するための領域として使用するため、記憶領域全体の面積を低減することができる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を用い本発明に係る実施例及びその比較例について説明する。
【００１６】
（比較例１）
図１（ａ）及び図１（ｂ）は比較例１に係る半導体装置の記憶領域の物理的な構成を模式的に示した図である。ただし、第１領域１０と第２領域２０は接続されている。図１（ａ）を参照に、複数のセクタからなる不揮発性の第１記憶領域１０と、不揮発性の第２記憶領域２０が設けられている。第１記憶領域１０の右上部分には１セクタ分の空き領域があり、不揮発性の第３記憶領域３０が設けられている。ここで、セクタとは記憶領域内にデータの書き込みを行う際の一単位となる領域である。また、第１記憶領域１０と第２記憶領域２０は列の数が等しく、縦方向にウェルを共有しており、データの消去は一列単位で行われる。なお、第１記憶領域１０及び第２記憶領域２０は本来８列の構成であるが、ここでは一部を省略して４列で示している。
【００１７】
図１（ａ）を参照に、第１モード（以下、ブートモード）時における各記憶領域の役割について説明する。ブートモードとは、主記憶領域の他に、主記憶領域にアクセスが行われる前に読み出される、データまたはプログラムを格納する記憶領域（ブート領域）を設けるモードである。第１記憶領域１０は、主記憶領域として使用され、例えばユーザにより文字データ、画像データ等の各種データが格納される。第２記憶領域２０はブート領域として使用され、電源投入時またはリセット後の初期設定期間に読み出されるデータまたはプログラム（例えば、起動プログラム、セキュリティ用パスワードなど）が格納される。第３記憶領域３０は、データの書き込みが一度だけ可能ないわゆるワンタイムプログラマブルメモリ（以下ＯＴＰ）であり、データの書き込み、読み出し、または消去を制御するための各種制御情報（例えば、プロテクト情報、冗長アドレスなど）が格納される。
【００１８】
図１（ｂ）を参照に、第２モード（以下、ユニフォームモード）における各記憶領域の役割について説明する。ユニフォームモードとは、記憶領域内にブート領域を設けず、主記憶領域として使用するモードである。第１記憶領域１０及び第２記憶領域２０は主記憶領域として使用される。ここで第２記憶領域２０は、１列ごとに第１記憶領域１０のセクタに対応するブロックに分けられており、１ブロックの大きさは１セクタの１／８である。第２記憶領域２０は、第１記憶領域１０の右上部分にある１セクタ分の空き領域を論理的に置き換えている。これにより、第１記憶領域１０及び第２記憶領域２０を合わせて、仮想的な主記憶領域として使用することができる。第３記憶領域３０は、各種制御情報を格納するためのＯＴＰとして使用されている。
【００１９】
比較例１ではユニフォームモード時に、第２記憶領域２０が第１記憶領域１０の一セクタ分の記憶領域を論理的に置き換えている。これにより、第１記憶領域１０の右上部分にある空き領域に第３記憶領域３０を設けることができるため、記憶領域全体の面積を低減することができる。
【００２０】
しかし、前述のように比較例１に係る半導体装置は、データの消去を１列単位で行うものである。従って、ユニフォームモード時において、第２記憶領域２０に格納されたデータを消去する場合、第２記憶領域２０内の全てのブロックに電圧を印加する必要があるため、記憶領域全体（全ての列）に高電圧（例えば１２V）を印加する必要がある。このため、１列のみを消去する場合に比べ、大きな電流を供給するための回路構造が必要となり、半導体装置の実装面積を縮小することが困難である。
【００２１】
（比較例２）
図２（ａ）及び図２（ｂ）は比較例２に係る半導体装置の記憶領域の構成を模式的に示した図である。比較例１と共通する構成については説明を省略する。第１記憶領域１０の右上部分にある空き領域には、第２記憶領域２０が設けられている。第２記憶領域２０は複数のブロックが列方向に重ねられて構成されている。また、第２記憶領域２０にはブロック選択回路４０が接続されている。なお、第１記憶領域１０及び第２記憶領域２０は本来８列の構成であるが、ここでは一部を省略して４列で示している。
【００２２】
図２（ａ）を参照に、ブートモード時においては、第１記憶領域１０は主記憶領域、第２記憶領域２０はブート領域、第３記憶領域３０は各種制御情報を格納するためのＯＴＰとして使用される。図２（ｂ）を参照に、ユニフォームモード時においては、第１記憶領域１０及び第２記憶領域２０は主記憶領域として使用され、第２記憶領域２０は、第１記憶領域１０の右上部分にある１セクタ分の空き領域を論理的に置き換えている。第３記憶領域３０は各種制御情報を格納するためのＯＴＰとして使用される。ここで、第２記憶領域２０は複数のセクタが列方向に１列に設けられていため、データの消去を行う場合には、第２記憶領域２０が設けられた列（図２（ｂ）の右端列）にのみ電圧を印加すればよい。これにより、比較例１のように記憶領域全体に高電圧を印加する必要がなく、大きな電流を供給するための回路が不要となる。
【００２３】
しかし、図２（ａ）のように第２記憶領域２０を列方向に設ける場合、ブートモード時において第２記憶領域２０内のブロックを区別して使用するためのブロック選択回路４０が必要になる。ブロック選択回路４０は大きなスペースを必要とするため、第２記憶領域２０の面積は、第１記憶領域１０の1セクタ分の面積よりも大きくなり、第２記憶領域２０が第１記憶領域１０の外にはみ出してしまう。さらに、比較例１において空き領域であった部分に第２記憶領域２０を設けているため、前記空き領域に第３記憶領域３０を設けることができない。以上のことにより比較例２に係る半導体装置は、記憶領域全体の面積が大きくなってしまうという課題がある。
【００２４】
（比較例３）
図３（ａ）及び図３（ｂ）は比較例３に係る半導体装置の記憶領域の構成を模式的に示した図である。比較例１と共通する構成については説明を省略する。比較例１と異なり、第１記憶領域１０の右上部分には空き領域が存在せず、セクタ１２が設けられている。セクタ１２の大きさは、第１記憶領域１０の他のセクタと同じである。なお、第１記憶領域１０及び第２記憶領域２０は本来８列の構成であるが、ここでは一部を省略して４列で示している。図３（ａ）を参照に、ブートモード時においては、第１記憶領域１０のうち、セクタ１２を除く全てのセクタが主記憶領域として使用される。第２記憶領域２０はブート領域、第３記憶領域３０は各種制御情報を格納するためのＯＴＰとして使用される。第１記憶領域１０のうち、右上の１セクタは使用されない。図３（ｂ）を参照に、ユニフォームモード時においては、第１記憶領域１０全体は主記憶領域として使用され、第３記憶領域３０は各種制御情報を格納するためのＯＴＰとして使用される。第２記憶領域２０は使用されない。
【００２５】
比較例３では、比較例１及び比較例２と異なり、第２記憶領域２０による第１記憶領域１０の論理的な置き換えを行っていない。これにより、１列単位でデータの消去及び書き換えが可能であり、高電圧生成回路を必要としない。しかし、第１記憶領域１０に空き領域が存在しないため、前記空き領域に第３記憶領域３０を設けることができない。従って、比較例２の場合と同じく、記憶装置全体の面積が大きくなってしまうという課題がある。
【実施例１】
【００２６】
図４（ａ）及び図４（ｂ）は、実施例１に係る半導体装置の構成を示したブロック図である。図４（ａ）を参照に、実施例１に係る半導体装置は、各種データを格納するための記憶領域５０ａ、データの書き込み、読み出し、消去動作の制御、及び記憶モードの選択を行う制御部５２、モード選択のビットデータを格納するための選択ビット格納領域５３、外部とデータのやり取りをするための入出力回路５４、アドレスデータを受け取り、記憶領域５０ａ内の所定の記憶領域にアクセスを行うためのアドレスデコーダ５６、データの書き込み、読み出し、消去に必要な電圧を印加するための昇圧回路５８を具備する。
【００２７】
図５（ａ）及び図５（ｂ）は実施例１に係る半導体装置の記憶領域の構成を模式的に示した図である。図５（ａ）を参照に、複数のセクタからなる不揮発性の第１記憶領域１０と、複数のブロックからなる不揮発性の第２記憶領域２０が設けられている。第１記憶領域１０は第２記憶領域２０より大きく、第１記憶領域１０の１つのセクタの大きさは第２記憶領域２０と等しい。第１記憶領域１０と第２記憶領域２０は列の数が同じ（ともに８列）であり、不図示の制御部（図４（ａ）の５２）により列単位でデータの消去が行われる。第２記憶領域２０は、１列ごとに第１記憶領域１０のセクタに対応したブロックに分けられており、１ブロックの大きさは１セクタの１／８である。第１記憶領域１０のうち右下のセクタ１４には、不揮発性の第３記憶領域３０が設けられ、第２記憶領域２０のうち右端のブロック２２には、不揮発性の第４記憶領域３２が設けられている。第３記憶領域３０及び第４記憶領域３２は、後述する制御情報を格納するための領域であり、構成及び機能は同一である。第３記憶領域３０及び第４記憶領域３２は、データの書き込みが１度だけ可能なワンタイムメモリである。また、第３記憶領域３０及び第４記憶領域３２は同一列に設けられており、第３記憶領域３０が設けられたセクタ１４と、第４記憶領域３２が設けられたブロック２２とが隣接している。第１記憶領域１０、第２記憶領域２０、第３記憶領域３０、及び第４記憶領域３２は、制御部５２と接続されている。後述するように、制御部５２はブートモード（第１モード）及びユニフォームモード（第２モード）の選択を行い、第３記憶領域３０または第４記憶領域３２のうち１つが、各種制御情報を格納するためのＯＴＰとして選択される。
【００２８】
図４（ａ）及び図５（ａ）を用い、ブートモード時における半導体装置の構成について説明する。図４（ａ）を参照に、ブートモード時には記憶領域５０ａに対し、各種制御情報、主記憶データ、及び電源投入時やリセット後の初期設定期間に読み出されるデータまたはプログラム（例えば、起動プログラム）が格納される。図５（ａ）を参照に、第１記憶領域１０のうち、第３記憶領域３０が設けられた１セクタを除くセクタが主記憶領域として使用される。第２記憶領域２０はブート領域として使用される。このとき、第２記憶領域２０のうち第４記憶領域３２が設けられた１セクタも、ブート領域として使用される。第１記憶領域１０内に設けられた第３記憶領域３０は、各種制御情報を格納するための領域（ＯＴＰ）として使用される。第３記憶領域３０が設けられたセクタのうち、第３記憶領域３０以外の部分は未使用領域となる。
【００２９】
図４（ｂ）及び図５（ｂ）を用い、ユニフォームモード時における半導体装置の構成について説明する。図４（ｂ）を参照に、ユニフォームモード時には記憶領域５０ｂに対し、各種制御情報、及び主記憶データが格納される。図４（ａ）とは異なり、起動プログラムは格納されない。図５（ｂ）を参照に、第１記憶領域１０は主記憶領域として使用される。このとき、第１記憶領域１０のうち第３記憶領域３０が設けられた１セクタも、主記憶領域として使用される。第２記憶領域２０内に設けられた第４記憶領域３２は、各種制御情報を格納するためのＯＴＰとして使用される。図５（ａ）とは異なり、ブート領域が存在しないため、第２記憶領域２０のうち第４記憶領域３２が設けられた領域以外は、未使用領域となる。
【００３０】
図６は制御部によるモード選択の流れを示したフローチャートである。図４（ａ）及び図６を参照に、まずステップＳ１において、制御部５２が選択ビット格納領域５３から選択ビットを取得する。次にステップＳ２において、制御部５２が取得した選択ビットの判定を行う。選択ビットが０である場合は、ステップＳ３において、制御部５２が第１モード（ブートモード）を選択し、図５（ａ）に示されるように記憶領域の割り当てを行う。選択ビットが１である場合はステップＳ４において、制御部５２が第２モード（ユニフォームモード）の選択し、図５（ｂ）に示されるように記憶領域の割り当てを行う。以上により、制御部５２によりブートモードまたはユニフォームモードの選択が行われ、各モードに応じた記憶領域の割り当てが完了する。
【００３１】
本発明によれば、第１記憶領域１０に第３記憶領域３０を設け、第２記憶領域２０に第４記憶領域３２を設け、制御部５２がモードの選択を行い、第１モード時には第３記憶領域３０を、第２モード時には第４記憶領域３２を、各種制御情報を格納するための領域として用いる。これにより、第１記憶領域１０内または第２記憶領域２０内の未使用領域を制御情報の格納領域として使用するため、半導体装置の記憶領域全体の面積を低減することができる。
【００３２】
また、上記実施例に係る半導体装置は第１記憶領域１０と第２記憶領域２０の列の数が同じであり、制御部５２はデータの消去を列単位で同時に行うものである。しかし、比較例１及び比較例２と異なり、第２記憶領域２０による第１記憶領域１０の論理的な置き換えを行っていない。これにより、ユニフォームモード時においても１列単位でデータの消去及び書き換えが可能であり、大きな電流を供給するための回路を必要としない。従って、実装面積をさらに小さくすることができる。また、比較例２のように大きなブロック選択回路４０を必要としないため、実装面積をさらに小さくすることができる。
【００３３】
また、上記実施例に係る半導体装置は、主記憶領域として使用される第１記憶領域１０がブート領域として使用される第２記憶領域２０より大きい。通常、主記憶領域へのアクセスが行われる前に読み出されるデータまたはプログラムは大きい記憶容量を必要としないため、このような構成とすることで半導体装置の記憶領域を効率的に使うことができる。
【００３４】
上記実施例において、制御部５２がブートモードまたはユニフォームモードの選択を行った後は、制御部５２がブートモードまたはユニフォームモードの再選択を行うことを禁止する構成とすることができる。これにより、例えばユーザによるモード変更を禁止することができる。
【００３５】
上記実施例において、制御部５２は選択ビットを用いた電気的な方法でモードの選択を行ったが、それ以外の方法で行ってもよい。例えば、メタルエッチングにより回路を切り替える方法などが挙げられる。また、上記実施例では電子機器の製造業者が出荷時にモードの選択を行う例を説明したが、モードの選択は出荷後に行ってもよい。
【００３６】
上記実施例において、第３記憶領域３０及び第４記憶領域３２は同一列に設けられていたが、第３記憶領域３０及び第４記憶領域３２は異なる列に設けられていてもよい。また、第３記憶領域３０が設けられたセクタ１４と、第４記憶領域３２が設けられたブロック２２とが隣接していたが、セクタ１４とブロック２２は隣接していなくてもよい。これらの構成は使用目的に応じて適宜変更することが可能である。ただし、第３記憶領域３０及び第４記憶領域３２が同一列にあり、互いの距離が小さい方が、回路設計の点からみて望ましい。
【００３７】
上記実施例において、第３記憶領域３０及び第４記憶領域３２はワンタイムプログラマブルメモリ（ＯＴＰ）としたが、データの消去及び書き換えが可能な不揮発性メモリであってもよい。
【００３８】
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００３９】
【図１】図１（ａ）及び図１（ｂ）は比較例１に係る半導体装置の記憶領域の構成を模式的に示した図である。
【図２】図２（ａ）及び図２（ｂ）は比較例２に係る半導体装置の記憶領域の構成を模式的に示した図である。
【図３】図３（ａ）及び図３（ｂ）は比較例３に係る半導体装置の記憶領域の構成を模式的に示した図である。
【図４】図４（ａ）及び図４（ｂ）は、実施例１に係る半導体装置の構成を示したブロック図である。
【図５】図５（ａ）及び図５（ｂ）は実施例１に係る半導体装置の記憶領域の構成を模式的に示した図である。
【図６】図６は実施例１に係る半導体装置の制御部によるモード選択の流れを示したフローチャートである。
【符号の説明】
【００４０】
１０            第１記憶領域
２０            第２記憶領域
３０            第３記憶領域
３２            第４記憶領域
４０            ブロック選択回路
５０ａ、５０ｂ  記憶領域
５２            制御部
５４            入出力回路
５６            アドレスデコーダ
５８            昇圧回路
【図１】
2008310911.tif 000003
【図２】
2008310911.tif 000004
【図３】
2008310911.tif 000005
【図４】
2008310911.tif 000006
【図５】
2008310911.tif 000007
【図６】
2008310911.tif 000008