(57)【要約】【課題】入力バッファゲートを差動増幅回路以外で構成する。【解決手段】半導体装置１０の情報処理部１１および外部デバイス２０のどちらからも信号ＤＱＳが出力されないときには、制御回路１０５がプルダウン抵抗ＲＤ１０３をオンにして入力バッファゲート１０２の入力を“０”レベルに固定する。半導体装置１０から外部デバイス２０への書き込み処理時では、制御回路１０５がプルダウン抵抗ＲＤ１０３をオフにしてレベル固定を解除する一方、出力バッファゲート１０６にはＤＱＳ出力ＤＱＳＯが供給される。外部デバイス２０から半導体装置１０への読み出し処理時では、制御回路１０５がプルダウン抵抗ＲＤ１０３をオフにしてレベル固定を解除する一方、入出力端子１０１に外部デバイス２０からの信号ＤＱＳが供給される。【選択図】図１
2008042719.tif 000002
【特許請求の範囲】
【請求項１】
外部へ信号を供給する信号出力モードと、外部から供給された信号を受ける信号入力モードと、外部から信号が供給されず且つ外部へ信号を供給しない信号無供給モードとを有する半導体装置に用いられるインターフェイス回路であって、
前記信号入力モードのときには外部からの信号を受け、前記信号出力モードのときには前記半導体装置からの信号を受ける信号入出力端子と、
前記信号入出力端子に入力端子が接続されるとともに該入力端子に受けた信号を前記半導体装置へ出力する入力バッファゲート回路と、
前記信号無供給モードのときには前記入力バッファゲート回路の入力端子における電位レベルを所定レベルに固定し、前記信号出力モードおよび前記信号入力モードのときには当該電位レベルの固定を解除する入力レベル制御回路とを備える
ことを特徴とするインターフェイス回路。
【請求項２】
請求項１において、
前記入力レベル制御回路は、
前記信号入出力端子の電位レベルをプルアップまたはプルダウンするオン状態と、前記信号入出力端子の電位レベルをプルアップまたはプルダウンしないオフ状態とを有するプルダウンまたはプルアップ抵抗と、
前記信号無供給モードのときには前記プルダウンまたはプルアップ抵抗をオン状態にし、前記信号出力モードおよび信号入力モードのときにはプルダウンまたはプルアップ抵抗をオフ状態にするプルダウンまたはプルアップ制御回路とを含む
ことを特徴とするインターフェイス回路。
【請求項３】
請求項２において、
前記プルダウンまたはプルアップ制御回路によってプルダウンまたはプルアップ抵抗をオン状態またはオフ状態にするタイミングは、変更可能である
ことを特徴とするインターフェイス回路。
【請求項４】
請求項２において、
前記プルダウンまたはプルアップ制御回路によってプルダウンまたはプルアップ抵抗をオン状態またはオフ状態にするタイミングは、当該インターフェイス回路に接続される外部デバイスに応じて設定される
ことを特徴とするインターフェイス回路。
【請求項５】
請求項１において、
前記信号入出力端子に出力端子が接続され、前記信号出力モードのときに前記半導体装置からの信号を入力端子に受け、且つ、該入力端子に受けた信号を出力する信号出力状態と、該入力端子に信号を受けても信号を出力しないハイ・インピーダンス状態とを有する出力バッファゲート回路と、
前記信号出力モードおよび前記信号無供給モードのときには前記出力バッファゲート回路を信号出力状態にする一方、前記信号入力モードのときには前記出力バッファゲート回路をハイ・インピーダンス状態にする出力制御回路とをさらに備え、
前記入力レベル制御回路は、
前記信号出力モードのときには第１レベル信号を出力し、且つ、前記信号無供給モードのときには第２レベル信号を出力するレベル制御回路と、
前記半導体装置と前記出力バッファゲート回路の入力端子との間に接続され、且つ、前記レベル制御回路から第１レベル信号が出力されるときには所定の電位レベルを有する信号を前記出力バッファゲート回路へ出力する一方、前記レベル制御回路から第２レベル信号が出力されるときには前記半導体装置からの信号を前記出力バッファゲート回路へ出力する論理回路とを含む
ことを特徴とするインターフェイス回路。
【請求項６】
請求項５において、
前記出力制御回路によって前記出力バッファゲート回路を信号出力状態またはハイ・インピーダンス状態にするタイミングおよび前記レベル制御回路によって前記第１レベル信号または前記第２レベル信号を出力するタイミングの各々は、変更可能である
ことを特徴とするインターフェイス回路。
【請求項７】
請求項５において、
前記出力制御回路によって前記出力バッファゲート回路を信号出力状態またはハイ・インピーダンス状態にするタイミングおよび前記レベル制御回路によって前記第１レベル信号または前記第２レベル信号を出力するタイミングの各々は、当該インターフェイス回路に接続される外部デバイスに応じて設定される
ことを特徴とするインターフェイス回路。
【請求項８】
請求項１において、
前記入力レベル制御回路は、
前記信号入出力端子の電位レベルをプルアップまたはプルダウンするオン状態と、前記信号入出力端子の電位レベルをプルアップまたはプルダウンしないオフ状態とを有するプルダウンまたはプルアップ抵抗と、
前記信号無供給モードのときには前記プルダウンまたはプルアップ抵抗をオン状態にし、前記信号出力モードのときには前記プルダウンまたはプルアップ抵抗をオフ状態にし、前記信号入力モードのときには前記入力バッファゲート回路の入力端子における電位レベルを検知し電位レベルの検知結果に基づいてプルダウンまたはプルアップ抵抗をオフ状態にするプルダウンまたはプルアップ制御回路とを含む
ことを特徴とするインターフェイス回路。
【請求項９】
請求項８において、
前記プルダウンまたはプルアップ制御回路によってプルダウンまたはプルアップ抵抗をオン状態またはオフ状態にするタイミングのうち前記電位レベルの検出結果に基づくタイミング以外のタイミングは、変更可能である
ことを特徴とするインターフェイス回路。
【請求項１０】
請求項５において、
前記プルダウンまたはプルアップ制御回路によってプルダウンまたはプルアップ抵抗をオン状態またはオフ状態にするタイミングのうち前記電位レベルの検出結果に基づくタイミング以外のタイミングは、当該インターフェイス回路に接続される外部デバイスに応じて設定される
ことを特徴とするインターフェイス回路。
【請求項１１】
外部へ信号を供給する信号出力モードと、外部から供給された信号を受ける信号入力モードと、外部から信号が供給されず且つ外部へ信号を供給しない信号無供給モードとを有する半導体装置に用いられるインターフェイス回路であって、
前記信号入力モードのときには外部からの信号を受け、前記信号出力モードのときには前記半導体装置からの信号を受ける信号入出力端子と、
前記信号入出力端子に入力端子が接続されるとともに該入力端子に受けた信号を前記半導体装置へ出力する入力バッファゲート回路と、
前記信号無供給モードのときには前記入力バッファゲート回路の出力端子における電位レベルを所定レベルに固定し、前記信号入力モードのときには当該電位レベルの固定を解除する出力レベル制御回路とを備える
ことを特徴とするインターフェイス回路。
【請求項１２】
請求項１１において、
前記出力レベル制御回路は、
前記信号無供給モードのときには第１レベル信号を出力し、前記信号入力モードのときには第２レベル信号を出力するレベル制御回路と、
前記入力バッファゲート回路の出力端子と前記半導体装置との間に接続され、且つ、前記レベル制御回路から第１レベル信号が出力されるときには所定の電位レベルを有する信号を前記半導体装置へ出力する一方、前記レベル制御回路から第２レベル信号が出力されるときには前記入力バッファゲート回路の出力を前記半導体装置へ出力する論理回路とを含む
ことを特徴とするインターフェイス回路。
【請求項１３】
請求項１２において、
前記レベル制御回路によって前記第１レベル信号または前記第２レベル信号を出力するタイミングは、変更可能である
ことを特徴とするインターフェイス回路。
【請求項１４】
請求項１２において、
前記レベル制御回路によって前記第１レベル信号または前記第２レベル信号を出力するタイミングは、当該インターフェイス回路に接続される外部デバイスに応じて設定される
ことを特徴とするインターフェイス回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に用いられるインターフェイス回路に関し、さらに詳しくは、ＳＳＴＬ（Stub Series Terminated Logic）のような小振幅信号インターフェイス回路に関する。
【背景技術】
【０００２】
近年、半導体の動作速度の高速化に伴って、ＤＤＲ ＳＤＲＡＭ（Double Data Rate SDRAM）等の外部インターフェイスにＳＳＴＬのような小振幅信号インターフェイスや、入出力同期信号を用いてデータを高速に転送する手法を用いることが多くなっている。
【０００３】
図１３は、ＪＥＤＥＣ（Joint Electron Device Engineering Council） Ｓｔａｎｄａｒｄ Ｎｏ．８−９Ｂ（ＪＥＳＤ８−９Ｂ）に記載されているＳＳＴＬの一種、ＳＳＴＬ＿２のインターフェイスの一例を示す。このインターフェイス回路は、ＶＩＮ側の装置である半導体装置の情報処理部（図示せず）と、ＶＯＵＴ側の装置である外部デバイス（例えば、ＤＤＲ ＳＤＲＡＭ）との間に接続される。ＶＯＵＴ側の装置は、直列抵抗ＲＳを介して、伝送経路に接続される。ＶＩＮ側の装置は、入力バッファゲートと、出力バッファゲートと、終端抵抗ＲＴとを備える。終端抵抗ＲＴは、一端が伝送経路に接続され、他端が電圧ＶＴＴ（すなわち、供給電圧ＶＤＤＱの１／２）に接続される。
【０００４】
ＶＯＵＴ側の装置から供給電圧ＶＤＤＱに等しい“１”レベルやグランドＶＳＳに等しい“０”レベルが出力されると、直列抵抗ＲＳおよび終端抵抗ＲＴによってＶＩＮ側の入力バッファゲートには、供給電圧ＶＤＤＱより低い“１”レベルやグランドＶＳＳより高い“０”レベルが供給される。すなわち、小振幅信号となる。このため、ＶＩＮ側の入力バッファゲートには、カレントミラー負荷を備えた差動増幅回路が広く採用されている。
【０００５】
差動増幅回路で構成された入力バッファゲートは、ＶＩＮ側の装置へ供給された小振幅信号ＶＩＮを受け取る。入力バッファゲートにおいて小振幅信号ＶＩＮと電圧ＶＲＥＦ（すなわち、供給電圧ＶＤＤＱの１／２）との大小関係が比較されて、“１／０”レベルが判定される。
【０００６】
差動増幅回路は、活性状態において常時貫通電流が流れるので、ＣＭＯＳ（Complementary MOS）回路で構成された入力バッファゲートに比べて、電力消費が大きくなるが、小振幅信号を高速に入力することが可能である。また、ＶＯＵＴ側の装置が“１／０”レベルを出力しない状態（すなわち、ハイ・インピーダンス状態（Ｈｉ−Ｚ状態）では、伝送経路の電圧は、終端抵抗ＲＴにより『ＶＤＤＱ×１／２』に落ち着く。
【０００７】
他方、ＤＤＲ ＳＤＲＡＭ等に対して、入出力同期信号を用いてデータを高速に送受する手段が採用されている。この手法では、データを入出力する際に、データを送出する側の装置（例えば、半導体装置）は、入出力同期信号ＤＱＳのエッジに同期してデータを供給する。一方、データを受理する側の装置（例えば、ＤＤＲ ＳＤＲＡＭ）は、供給された入出力信号ＤＱＳのエッジに同期してデータを取り込む。これにより、データと入出力同期信号ＤＱＳとの間の遅延バラツキが少なくなり、送出側と受理側の距離に関わらずデータと入出力同期信号ＤＱＳとの同期を取りやすくなる。
【０００８】
図１４は、JEDEC Standard No.79D（ＪＥＳＤ７９Ｄ）に記載されているＤＤＲ ＳＤＲＡＭへの書き込みタイミングチャートの例である。図中、『ＣＫ』はクロック，『／ＣＫ』は反転クロック，『ＣＯＭＭＡＮＤ』はコマンドの総称，『Ａｄｄｒｅｓｓ』はバンクとアドレスの総称，『ＤＱＳ』は入出力同期信号，『ＤＱ』はデータ信号，『ＤＭ』は書き込みデータマスク許可信号である。ＤＤＲ ＳＤＲＡＭへの書き込み時では、入出力同期信号ＤＱＳおよびデータ信号ＤＱは、半導体装置から出力される。
【０００９】
サイクルＴ０では、半導体装置は、書き込みコマンド（Ｗｒｉｔｅ），書き込みバンク（Ｂａｎｋ  ｂ），および書き込みアドレス（Ｃｏｌ  ｂ）を出力する。
【００１０】
サイクルＴ１の近傍になると、半導体装置は、入出力同期信号ＤＱＳを“０”レベルにし、サイクルＴ１の途中で、データ信号ＤＱとして第１番目の書き込みデータＤＩｂ０を出力する。ここで、入出力同期信号ＤＱＳが最初に“０”レベルになってから“１”レベルに変化するまでの区間をプリアンブル（ｐｒｅａｍｂｌｅ）と称する。
【００１１】
サイクルＴ２になると、半導体装置は、入出力同期信号ＤＱＳを“０"レベルから“１"レベルにし、ＤＤＲ ＳＤＲＡＭは、このタイミングに同期して、書き込みデータＤＩｂ０を取り込む。サイクルＴ２の途中で、半導体装置は、データ信号ＤＱとして２番目の書き込みデータＤＩｂ１を出力する。サイクルＴ３になると、半導体装置は、入出力同期信号ＤＱＳを“１”レベルから“０"レベルにし、ＤＤＲ ＳＤＲＡＭは、このタイミングに同期して、書き込みデータＤＩｂ１を取り込む。
【００１２】
このように、半導体装置は、クロックサイクル毎に、入力同期信号ＤＱＳの“１／０”レベルを切り替えるとともに、この立ち上がりエッジおよび立ち下がりエッジに同期して、その途中でデータ信号ＤＱを出力する。
【００１３】
所定数のデータ信号ＤＱ（図１４では、４つの書き込みデータＤＩｂ０，ＤＩｂ１，ＤＩｂ２，ＤＩｂ３）を出力すると、半導体装置は、次のサイクルＴ６で、入出力同期信号ＤＱＳの出力を停止する（すなわち、入出力同期信号ＤＱＳの出力を『Ｈｉ−Ｚ状態』にする）。ここで、入出力同期信号ＤＱＳが最後に“０"レベルに変化してから『Ｈｉ−Ｚ状態』に変化するまでの区間をポストアンブル（ｐｏｓｔａｍｂｌｅ）と称する。
【００１４】
図１５は、JEDEC Standard No.79D（ＪＥＳＤ７９Ｄ）に記載されているＤＤＲ ＳＤＲＡＭからの読み出しタイミングチャートの例である。図中、『ＣＫ』はクロック，『／ＣＫ』は反転クロック，『ＣＯＭＭＡＮＤ』はコマンドの総称，『Ａｄｄｒｅｓｓ』はバンクとアドレスの総称，『ＤＱＳ』は入出力同期信号、『ＤＱ』はデータ信号である。ＤＤＲ ＳＤＲＡＭからの読み出し時では、入出力同期信号ＤＱＳおよびデータ信号ＤＱは、ＤＤＲ ＳＤＲＡＭから出力される。なお、ここでは、レイテンシ（ＤＤＲ ＳＤＲＡＭがコマンドを受け取ってからデータを出力するまでのクロックサイクルの遅れ）は『２サイクル』であるものとする。
【００１５】
サイクルＴ０では、半導体装置は、読み出しコマンド（Ｒｅａｄ），読み出しバンク（Ｂａｎｋ  ａ），および読み出しアドレス（Ｃｏｌ  ａ）を出力する。
【００１６】
サイクルＴ２（レイテンシの１サイクル前）の近傍になると、ＤＤＲ ＳＤＲＡＭは、入出力同期信号ＤＱＳを“０”レベルにする。ここで、入出力同期信号ＤＱＳが最初に“０”レベルになってから“１”レベルに変化するまでの区間をプリアンブル（ｐｒｅａｍｂｌｅ）と称する。
【００１７】
サイクルＴ４（レイテンシ後）になると、ＤＤＲ ＳＤＲＡＭは、入出力同期信号ＤＱＳを“１”レベルにすると同時に、データ信号ＤＱとして第１番目の読み出しデータＤＯａ０を出力する。サイクルＴ５になると、ＤＤＲ ＳＤＲＡＭは、入出力同期信号ＤＱＳを“０”レベルにすると同時に、データ信号ＤＱとして第２番目の読み出しデータＤＯａ１を出力する。
【００１８】
このように、ＤＤＲ ＳＤＲＡＭは、クロックサイクル毎に、入出力同期信号ＤＱＳの“１／０”レベルを切り替えるとともに、この立ち上がりエッジおよび立ち下がりエッジに同期して、データ信号ＤＱを出力する。
【００１９】
所定数のデータ信号ＤＱ（図１５では、４つの読み出しデータＤＯａ０，ＤＯａ１，ＤＯａ２，ＤＯａ３）を出力すると、ＤＤＲ ＳＤＲＡＭは、次のサイクルＴ８で、入出力同期信号ＤＱＳの出力を停止する（すなわち、入出力同期信号ＤＱＳの出力を『Ｈｉ−Ｚ状態』にする）。また、ＤＤＲ ＳＤＲＡＭは、入出力同期信号ＤＱＳを『Ｈｉ−Ｚ状態』にすると同時に、データ信号ＤＱも『Ｈｉ−Ｚ状態』にする。ここで、入出力同期信号ＤＱＳが最後に“０”レベルに変化してから『Ｈｉ−Ｚ状態』に変化するまでの区間をポストアンブル（ｐｏｓｔａｍｂｌｅ）と称する。
【００２０】
入出力同期信号ＤＱＳおよびデータＤＱは高速にやりとりされる信号であるので、通常、半導体装置およびＤＤＲ ＳＤＲＡＭには、ＳＳＴＬのような小振幅信号インターフェイスが構成されている。また、入出力同期信号ＤＱＳおよびデータＤＱは、半導体装置およびＤＤＲ ＳＤＲＡＭのどちらからも出力し得る双方向信号である。半導体装置およびＤＤＲ ＳＤＲＡＭのいずれも入出力同期信号ＤＱＳを出力していないときには、入出力同期信号ＤＱＳは『Ｈｉ−Ｚ状態』となる。同様に、半導体装置およびＤＤＲ ＳＤＲＡＭのいずれもデータ信号ＤＱを出力していないときには、データ信号ＤＱは『Ｈｉ−Ｚ状態』となる。インターフェイスを図１３のようなＳＳＴＬで構成した場合、入出力同期信号ＤＱＳが『Ｈｉ−Ｚ状態』になると、終端抵抗ＲＴにより入力バッファゲートの入力における電位は『ＶＤＤＱ×１／２』に落ち着く。
【００２１】
図１３に示したＳＳＴＬ＿２インターフェイスでは、入力バッファゲートとして差動増幅回路を用いることが求められているが、差動増幅回路は、小振幅信号を高速に入力することができる一方、活性状態において常時貫通電流が流れており、電力消費が大きい。また、このＳＳＴＬ＿２インターフェイスでは、供給電圧ＶＤＤＱ以外に小振幅信号の“１／０”レベルを判定するための基準電圧ＶＲＥＦが必要となる。さらに、差動増幅回路は、アナログ回路であるので、比較的大きな実装面積を必要とする。
【００２２】
これらの問題を解消するために、差動増幅回路以外の入力バッファゲート（例えば、ＣＭＯＳ回路の入力バッファゲート）を用いることが考えられる。しかし、図１３に示したインターフェイスでは、入出力同期信号ＤＱＳが『Ｈｉ−Ｚ状態』であるときに入力バッファゲートの入力における電位が『ＶＤＤＱ×１／２』となるので、入力バッファゲートに貫通電流が流れてしまう。ＣＭＯＳ回路は貫通電流が流れ続けると回路の劣化や破壊を引き起こすので、差動増幅回路を用いた入力バッファゲートをＣＭＯＳ回路を用いた入力バッファゲートに置き換えることは容易ではない。
【００２３】
したがって、ＣＭＯＳ回路の入力バッファゲートを用いる場合には、インターフェイス回路から終端抵抗ＲＴを削除する必要がある。このように構成した場合、双方向信号（すなわち、入出力同期信号ＤＱＳおよびデータ信号ＤＱ）が半導体装置およびＤＤＲ ＳＤＲＡＭのいずれからも出力されていないときには、伝送経路の電位（すなわち、ＶＯＵＴ側の装置の入出力端子における電位およびＶＩＮ側の入力バッファゲートの入力における電位）が全く定まらない『Ｈｉ−Ｚ状態』となり電位レベルが非常に不安定である。この場合、ノイズ等によって伝送経路における電位が容易に変動してしまうので、入力バッファゲートは、ノイズによる電位変動を“１／０”レベルの変化であると誤認してしまう。特に、入出力同期信号ＤＱＳはその立ち上がりエッジおよび立ち下がりエッジでデータＤＱの取り込みを制御する信号なので、入処理バッファゲートにおいて入出力同期信号ＤＱＳの“１／０”レベルが誤認されると、正規のタイミングでデータＤＱを取り込むことができず、誤動作を招く原因となる。
【００２４】
図１６は、別のインターフェイス回路の構成例を示す。このインターフェイス回路は、図１３に示した終端抵抗ＲＴを取り除かれており、差動増幅回路を用いた入力バッファゲートに代えてＣＭＯＳ回路を用いた入力バッファゲートを備える。その他の構成は、図１３と同様である。
【００２５】
図１７は、図１６に示したインターフェイス回路を用いた場合におけるＤＤＲ ＳＤＲＡＭからの読み出しタイミングチャートの例を示す。図中、『ＣＫ』はクロック，『／ＣＫ』は反転クロック，『ＣＯＭＭＡＮＤ』はコマンドの総称，『Ａｄｄｒｅｓｓ』はバンクとアドレスの総称，『ＤＱＳ』は入出力同期信号，『ＤＱＳＩ』はインターフェイス回路から半導体装置に供給されるＤＱＳ入力，『ＤＱ』がデータ信号を示す。ＤＤＲ ＳＤＲＡＭへの読み出し時では、入出力同期信号ＤＱＳおよびデータ信号ＤＱは、半導体装置から出力される。なお、ここでは、レイテンシは『２サイクル』であるものとする。
【００２６】
サイクルＴ０では、半導体装置は、読み出しコマンド（Ｒｅａｄ），読み出しバンク（Ｂａｎｋ  ａ），および読み出しアドレス（Ｃｏｌ  ａ）を出力する。
【００２７】
サイクルＴ２（レイテンシの１サイクル前）の近傍では、ＤＤＲ ＳＤＲＡＭは、入出力同期信号ＤＱＳを“０”レベルにする。ここで、サイクルＴ２以前のサイクルでは入出力同期信号ＤＱＳは『Ｈｉ−Ｚ状態』であるので、ノイズ等によって容易に電位が変動してしまう。例えば、サイクルＴ１において入出力同期信号ＤＱＳのレベルが変動したとすると、インターフェイス回路を介して半導体装置へ供給されるＤＱＳ入力ＤＱＳＩに“１／０”レベルの変化として現れる。この場合、半導体装置は、この変動に同期して、誤ってデータ信号ＤＱを取り込んでしまう。
【非特許文献１】JEDEC Standard No.8-9B Page9 Figure4
【非特許文献２】JEDEC Standard No.79D Page24 Figure11，Page33 Figure21
【発明の開示】
【発明が解決しようとする課題】
【００２８】
このように、ＳＳＴＬのような小振幅信号インターフェイスにおいて入力バッファゲートを差動増幅回路以外で構成しようとする場合、貫通電流による回路破壊や、“１／０”レベルの誤認による誤動作等，様々な問題がある。
【００２９】
本発明は、これらの問題を解決するために成されたものであり、半導体装置による信号レベルの誤認を防止することができるインターフェイス回路を提供することを目的とする。さらに、本発明は、入力バッファゲートを差動増幅回路以外で構成することができるインターフェイスを提供することを目的とする。
【課題を解決するための手段】
【００３０】
この発明の１つの局面に従うと、本発明のインターフェイス回路は、以下のように半導体装置に用いられる。半導体装置は、外部へ信号を供給する信号出力モードと、外部から供給された信号を受ける信号入力モードと、外部から信号が供給されず且つ外部へ信号を供給しない信号無供給モードとを有する。インターフェイス回路は、信号入出力端子と、入力バッファゲート回路と、入力レベル制御回路とを備える。信号入出力端子は、上記信号入力モードのときには外部からの信号を受け、上記信号出力モードのときには上記半導体装置からの信号を受ける。入力バッファゲート回路は、上記信号入出力端子に入力端子が接続されるとともにその入力端子に受けた信号を上記半導体装置へ出力する。入力レベル制御回路は、上記信号無供給モードのときには上記入力バッファゲート回路の入力端子における電位レベルを所定レベルに固定し、上記信号出力モードおよび上記信号入力モードのときにはその電位レベルの固定を解除する。
【００３１】
上記インターフェイス回路では、半導体装置および外部（例えば、外部デバイス）のうちどちらからも信号が供給されないときには、入力バッファゲート回路の入力の電位レベルが固定される。よって、ノイズ等によって入力バッファゲート回路の入力における電位が変動することを防止することができ、半導体装置による信号レベルの誤認を防止することができる。また、半導体装置および外部のうちいずれかから信号が供給されるときには、入力バッファゲート回路における電位レベルの固定が解除されるので、信号の伝搬が妨げられない。さらに、従来のように信号レベルを判定するために基準電圧を使用する必要がないので、入力バッファゲート回路に貫通電流が流れない。したがって、入力バッファゲート回路として差動増幅回路を用いる必要がない（すなわち、入力バッファゲート回路を差動増幅回路以外で構成することができる）。これにより、消費電力を低減することができ、回路規模を縮小することができる。
【００３２】
好ましくは、上記入力レベル制御回路は、プルダウンまたはプルアップ抵抗と、プルダウンまたはプルアップ制御回路とを含む。プルダウンまたはプルアップ抵抗は、上記信号入出力端子の電位レベルをプルアップまたはプルダウンするオン状態と、上記信号入出力端子の電位レベルをプルアップまたはプルダウンしないオフ状態とを有する。プルダウンまたはプルアップ制御回路は、上記信号無供給モードのときには上記プルダウンまたはプルアップ抵抗をオン状態にし、上記信号出力モードおよび信号入力モードのときにはプルダウンまたはプルアップ抵抗をオフ状態にする。
【００３３】
上記インターフェイス回路では、プルダウンまたはプルアップ抵抗がオン状態になることによって、信号入出力端子の電位レベルが固定される。また、プルダウンまたはプルアップ抵抗がオフ状態になることによって、信号入出力端子における電位レベルの固定が解除される。
【００３４】
好ましくは、上記プルダウンまたはプルアップ制御回路によってプルダウンまたはプルアップ抵抗をオン状態またはオフ状態にするタイミングは、変更可能である。
【００３５】
上記インターフェイス回路では、例えば、レジスタ設定等によって外部から制御タイミングを変更することができる。
【００３６】
好ましくは、上記プルダウンまたはプルアップ制御回路によってプルダウンまたはプルアップ抵抗をオン状態またはオフ状態にするタイミングは、そのインターフェイス回路に接続される外部デバイスに応じて設定される
上記インターフェイス回路では、例えば、外部デバイスの種類やレイテンシ等の規定に応じて制御タイミングが設定される。
【００３７】
また、好ましくは、上記インターフェイス回路は、出力バッファゲート回路と、出力制御回路とをさらに備える。出力バッファゲート回路は、上記信号入出力端子に出力端子が接続され、上記信号出力モードのときに上記半導体装置からの信号を入力端子に受け、且つ、その入力端子に受けた信号を出力する信号出力状態と、その入力端子に信号を受けても信号を出力しないハイ・インピーダンス状態とを有する。出力制御回路は、上記信号出力モードおよび上記信号無供給モードのときには上記出力バッファゲート回路を信号出力状態にする一方、上記信号入力モードのときには上記出力バッファゲート回路をハイ・インピーダンス状態にする。上記入力レベル制御回路は、レベル制御回路と、論理回路とを含む。レベル制御回路は、上記信号出力モードのときには第１レベル信号を出力し、上記信号無供給モードのときには第２レベル信号を出力する。論理回路は、上記半導体装置と上記出力バッファゲート回路の入力端子との間に接続され、且つ、上記レベル制御回路から第１レベル信号が出力されるときには所定の電位レベルを有する信号を出力する一方、上記レベル制御回路から第２レベル信号が出力されるときには上記半導体装置からの信号を上記出力バッファゲート回路へ出力する。
【００３８】
上記インターフェイス回路では、半導体装置および外部（例えば、外部デバイス）のうちどちらからも信号が供給されないときには、出力バッファゲート回路が所定レベルを有する信号を出力するので、信号入出力端子における電位レベルが所定レベルに固定される。また、半導体装置から信号が供給されるときには、出力バッファゲート回路は半導体装置からの信号を出力するので、信号入出力端子における電位レベルの固定が解除されるとともに半導体装置からの信号が外部デバイスに供給される。さらに、外部デバイスから信号が供給されるときには、出力バッファゲート回路がハイ・インピーダンス状態になるので、信号入出力端子における電位レベルの固定が解除されるとともに外部デバイスからの信号が入力バッファゲート回路を介して半導体装置に供給される。
【００３９】
好ましくは、上記出力制御回路によって上記出力バッファゲート回路を信号出力状態またはハイ・インピーダンス状態にするタイミングおよび上記レベル制御回路によって上記第１レベル信号または上記第２レベル信号を出力するタイミングの各々は、変更可能である。
【００４０】
上記インターフェイス回路では、例えば、レジスタ設定等によって外部から制御タイミングを変更することができる。
【００４１】
好ましくは、上記出力制御回路によって上記出力バッファゲート回路を信号出力状態またはハイ・インピーダンス状態にするタイミングおよび上記レベル制御回路によって上記第１レベル信号または上記第２レベル信号を出力するタイミングの各々は、そのインターフェイス回路に接続される外部デバイスに応じて設定される。
【００４２】
上記インターフェイス回路では、例えば、外部デバイスの種類やレイテンシ等の規定に応じて制御タイミングが設定される。
【００４３】
また、好ましくは、上記入力レベル制御回路は、プルダウンまたはプルアップ抵抗と、プルダウンまたはプルアップ制御回路とを含む。プルダウンまたはプルアップ抵抗は、上記信号入出力端子の電位レベルをプルアップまたはプルダウンするオン状態と、上記信号入出力端子の電位レベルをプルアップまたはプルダウンしないオフ状態とを有する。プルダウンまたはプルアップ制御回路は、上記信号無供給モードのときには上記プルダウンまたはプルアップ抵抗をオン状態にし、上記信号出力モードのときには上記プルダウンまたはプルアップ抵抗をオフ状態にし、上記信号入力モードのときには上記入力バッファゲート回路の入力端子における電位レベルを検知し電位レベルの検知結果に基づいてプルダウンまたはプルアップ抵抗をオフ状態にする。
【００４４】
上記インターフェイス回路では、プルダウンまたはプルアップ制御回路は、信号伝搬の開始（プリアンブル）を検知すると、プルダウンまたはプルアップ抵抗をオフ状態にする。
【００４５】
好ましくは、上記プルダウンまたはプルアップ制御回路によってプルダウンまたはプルアップ抵抗をオン状態またはオフ状態にするタイミングのうち上記電位レベルの検出結果に基づくタイミング（プリアンブルを検知してオフ状態にするタイミング）以外のタイミングは、変更可能である。
【００４６】
上記インターフェイス回路では、例えば、レジスタ設定等によって外部から制御タイミングを変更することができる。
【００４７】
好ましくは、上記プルダウンまたはプルアップ制御回路によってプルダウンまたはプルアップ抵抗をオン状態またはオフ状態にするタイミングのうち上記電位レベルの検出結果に基づくタイミング以外のタイミングは、そのインターフェイス回路に接続される外部デバイスに応じて設定される。
【００４８】
上記インターフェイス回路では、例えば、外部デバイスの種類やレイテンシ等の規定に応じて制御タイミングが設定される。
【００４９】
この発明のもう１つの局面に従うと、インターフェイス回路は、以下のように半導体装置に用いられる。半導体装置は、外部へ信号を供給する信号出力モードと、外部から供給された信号を受ける信号入力モードと、外部から信号が供給されず且つ外部へ信号を供給しない信号無供給モードとを有する。インターフェイス回路は、信号入出力端子と、入力バッファゲート回路と、出力レベル制御回路とを備える。信号入出力端子は、上記信号入力モードのときには外部からの信号を受け、上記信号出力モードのときには上記半導体装置からの信号を受ける。入力バッファゲート回路は、上記信号入出力端子に入力端子が接続されるとともにその入力端子に受けた信号を上記半導体装置へ出力する。出力レベル制御回路は、上記信号無供給モードのときには上記入力バッファゲート回路の出力端子における電位レベルを所定レベルに固定し、上記信号入力モードのときにはその電位レベルの固定を解除する。
【００５０】
上記インターフェイス回路では、半導体装置および外部（例えば、外部デバイス）のうちどちらからも信号が供給されないときには、入力バッファゲート回路の出力の電位レベルが固定される。よって、誤って検知された信号が半導体装置に供給されることを防止することができ、半導体装置による信号レベルの誤認を防止することができる。また、外部から半導体装置へ信号が供給されるときには、入力バッファゲート回路における電位レベルの固定が解除されるので、信号の伝搬が妨げられない。さらに、従来のように信号レベルを判定するために基準電圧を使用する必要がないので、入力バッファゲート回路に貫通電流が流れない。したがって、入力バッファゲート回路として差動増幅回路を用いる必要がない（すなわち、入力バッファゲート回路を差動増幅回路以外で構成することができる）。これにより、消費電力を低減することができ、回路規模を縮小することができる。
【００５１】
好ましくは、上記出力レベル制御回路は、レベル制御回路と、論理回路とを含む。レベル制御回路は、上記信号無供給モードのときには第１レベル信号を出力し、上記信号入力モードのときには第２レベル信号を出力する。論理回路は、上記入力バッファゲート回路の出力端子と上記半導体装置との間に接続され、且つ、上記レベル制御回路から第１レベル信号が出力されるときには所定の電位レベルを有する信号を上記半導体装置へ出力する一方、上記レベル制御回路から第２レベル信号が出力されるときには上記入力バッファゲート回路の出力を上記半導体装置へ出力する。
【００５２】
上記インターフェイス回路では、半導体装置および外部（例えば、外部デバイス）のうちどちらからも信号が供給されないときには、半導体装置には入力バッファゲート回路の出力ではなく所定レベルを有する信号が供給されるので、入力バッファゲート回路の出力における電位レベルが所定レベルに固定される。また、外部から半導体装置へ信号が供給されるときには、半導体装置には入力バッファゲート回路の出力が供給されるので、信号の伝搬が妨げられない。
【００５３】
好ましくは、上記レベル制御回路によって上記第１レベル信号または上記第２レベル信号を出力するタイミングは、変更可能である。
【００５４】
上記インターフェイス回路では、例えば、レジスタ設定等によって外部から制御タイミングを変更することができる。
【００５５】
好ましくは、上記レベル制御回路によって上記第１レベル信号または上記第２レベル信号を出力するタイミングは、そのインターフェイス回路に接続される外部デバイスに応じて設定される。
【００５６】
上記インターフェイス回路では、例えば、外部デバイスの種類やレイテンシ等の規定に応じて制御タイミングが設定される。
【発明の効果】
【００５７】
以上より、半導体装置による信号レベルの誤認を防止することができる。さらに、従来のように信号レベルを判定するために基準電圧を使用する必要がないので、入力バッファゲート回路に貫通電流が流れない。したがって、入力バッファゲート回路として差動増幅回路を用いる必要がない（すなわち、入力バッファゲート回路を差動増幅回路以外で構成することができる）。これにより、消費電力を低減することができ、回路規模を縮小することができる。
【発明を実施するための最良の形態】
【００５８】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。
【００５９】
（第１の実施形態）
＜構成＞
図１は、この発明の第１の実施形態によるインターフェイス回路１を示す。このインターフェイス回路１は、半導体装置１０に含まれるインターフェイスであり、外部デバイス２０と半導体装置１０に含まれる情報処理部１１との間に介在する。ここでは、外部デバイス２０は、ＤＤＲ ＳＤＲＡＭ（Double Data Rate SDRAM）であり、小振幅信号インターフェイス（例えば、ＳＳＴＬ＿２インターフェイス）を有する。情報処理部１１は、インターフェイス回路１を介して外部デバイス２０との間で入出力同期信号ＤＱＳをやりとりする。また、情報処理部１１は、種々の信号（コマンドＣＯＭＭＡＮＤ，アドレスＡｄｄｒｅｓｓ，データ信号ＤＱ，データマスク信号ＤＭ）を外部デバイス２０との間でやりとりする。
【００６０】
インターフェイス回路１は、入出力同期信号端子１０１と、入力バッファゲート１０２と、プルダウン抵抗ＲＤ１０３と、スイッチ素子（トランジスタ）１０４と、プルダウン制御回路１０５とを備える。
【００６１】
入出力同期信号端子１０１は、外部デバイス２０の入出力同期信号端子２１に接続されて、外部デバイス２０からの入出力同期信号ＤＱＳを受ける。
【００６２】
入力バッファゲート１０２の入力端子は、入出力同期信号端子１０１に接続される。入力バッファゲート１０２は、入出力同期信号端子１０１からの入出力同期信号ＤＱＳを受け、ＤＱＳ入力ＤＱＳＩとして情報処理部１１へ出力する。
【００６３】
プルダウン抵抗ＲＤ１０３およびスイッチ素子１０４は、入出力同期信号端子１０１と接地電位ＶＳＳとの間に直列に接続される。
【００６４】
プルダウン制御回路１０５は、スイッチ１０４のオン／オフを制御して、プルダウンのオン／オフを切り替える。
【００６５】
出力バッファゲート１０６の出力端子は、入出力同期信号端子１０１に接続され、出力バッファゲート１０６の入力端子は、情報処理部１１からのＤＱＳ出力ＤＱＳＯを受ける。出力バッファゲート１０６は、出力状態を切り替えることが可能であり、入力端子に受けた信号を出力端子から出力する『信号出力状態』と、入力端子に信号を受けても信号を出力しない『ハイ・インピーダンス状態（Ｈｉ−Ｚ状態）』とを有する。
【００６６】
出力制御回路１０７は、出力バッファゲート１０６の出力状態を制御する。
【００６７】
＜書き込み処理時にける動作＞
次に、図２を参照しつつ、図１に示した半導体装置１０から外部デバイス２０へデータが書き込まれるときのインターフェイス回路１による動作について説明する。図中、『ＣＫ』はクロック、『／ＣＫ』は反転クロック、『ＣＯＭＭＡＮＤ』は情報処理部１１から外部デバイス２０へ送られるコマンドの総称、『Ａｄｄｒｅｓｓ』は情報処理部１１から外部デバイス２０へ送られるバンクとアドレスの総称、『ＤＱＳ』は出力バッファゲート１０６から入出力同期信号端子１０１へ供給される入出力同期信号、『ＤＱＳ＿ＯＥ』は出力制御回路１０７の出力、『ＤＱＳ＿ＰＤＥＮ』はプルダウン制御回路１０５の出力である。また、『ＤＱ』は情報処理部１１から外部デバイス２０へのデータ信号、『ＤＭ』は情報処理部１１から外部デバイス２０への書き込みデータマスク許可信号である。
【００６８】
サイクルＴ０以前では、出力制御回路１０７の出力ＤＱＳ＿ＯＥが“０”レベルであるので、出力バッファゲート１０６の出力状態は『Ｈｉ−Ｚ状態』である。また、プルダウン制御回路１０５の出力ＤＱＳ＿ＰＤＥＮが“１”レベルであるので、入出力同期信号端子１０１はプルダウン抵抗ＲＤ１０３を介して接地電位ＶＳＳに接続される（プルダウンがオンである）。これにより、入出力同期信号端子１０１および入力バッファゲート１０２の入力における電位レベルが“０”レベルに固定されている。
【００６９】
サイクルＴ０になると、情報処理部１１は、書き込みコマンド『Ｗｒｉｔｅ』，書き込みバンク『Ｂａｎｋ＿ｂ』，および書き込みアドレス『Ｃｏｌ＿ｂ』を外部デバイス１１へ出力する。
【００７０】
サイクルＴ１の近傍になると、情報処理部１１は、ＤＱＳ出力ＤＱＳＯを“０”レベルにする（ＤＱＳ出力ＤＱＳＯの供給を開始する）。また、出力制御回路１０７は、自己の出力ＤＱＳ＿ＯＥを“１”レベルにして、出力バッファゲート１０６の出力状態を『信号出力状態』にする。これにより、出力バッファゲート１０６は、“０”レベルの入出力同期信号ＤＱＳを出力する。また、これと同時に、プルダウン制御回路１０５は、自己の出力ＤＱＳ＿ＰＤＥＮを“０”レベルにして、プルダウンをオフにする（すなわち、スイッチ素子１０４をオフにする）。これにより、入出力同期信号端子１０１のレベル固定が解除され、出力バッファゲート１０６の出力（入出力同期信号ＤＱＳ）が入出力同期信号端子１０１を介して外部デバイス２０へ供給される（入出力同期信号ＤＱＳの供給が開始される）。
【００７１】
サイクルＴ１の途中で、情報処理部１１は、データ信号ＤＱとして第１番目の書き込みデータＤＩｂ０を外部デバイス２０へ出力する。
【００７２】
サイクルＴ２になると、情報処理部１１は、ＤＱＳ出力ＤＱＳＯを“１”レベルにする。これにより、出力バッファゲート１０６の出力（入出力同期信号ＤＱＳ）は“０”レベルから“１”レベルになる。外部デバイス２０は、入出力同期信号ＤＱＳの立ち上がりエッジに同期して、情報処理部１１からの第１番目の書き込みデータＤＩｂ０を取り込む。ここで、入出力同期信号ＤＱＳが最初に“０”レベルになってから（入出力同期信号ＤＱＳの出力が開始されてから）“１”レベルに遷移するまでの区間をプリアンブル（ｐｒｅａｍｂｌｅ）と称する。
【００７３】
サイクルＴ２の途中で、情報処理部１１は、データ信号ＤＱとして第２番目の書き込みデータＤＩｂ１を出力する。サイクルＴ３になると、情報処理部１１は、ＤＱＳ出力ＤＱＳＯを“０”レベルにする。これにより、出力バッファゲート１０６の出力（入出力同期信号ＤＱＳ）は“１”レベルから“０”レベルになる。外部デバイス２０は、入出力同期信号ＤＱＳの立ち下がりエッジに同期して、情報処理部１１からの第２番目の書き込みデータＤＩｂ１を取り込む。
【００７４】
サイクルＴ４，Ｔ５では、サイクルＴ２，Ｔ３と同様の処理が実行されて、情報処理部１１は、ＤＱＳ出力ＤＱＳＯの電位レベルを切り替える一方、書き込みデータＤＩｂ２，ＤＩｂ３を出力する。外部デバイス２０は、入出力同期信号ＤＱＳの立ち上がりエッジ，立ち下がりエッジに同期して、情報処理部１１からの書き込みデータＤＩｂ２，ＤＩｂ３を取り込む。
【００７５】
このようにして、情報処理部１１は、クロック『ＣＫ』および反転クロック『／ＣＫ』で規定されるクロックサイクル毎に、所定数の書き込みデータ（図２では、４つ）を順次出力する一方、ＤＱＳ出力ＤＱＳＯの電位レベルを切り替える（“０”レベルと“１”レベルとを交互に出力する）。外部デバイス２０は、入出力同期信号ＤＱＳの立ち上がりエッジおよび立ち下がりエッジに同期して、情報処理部１１からのデータ信号ＤＱを順次取り込む。外部デバイス２０による所定数の書き込みデータの取り込みが完了すると、半導体装置１０による書き込み動作が終了する。
【００７６】
サイクルＴ６になると、情報処理部１１はＤＱＳ出力ＤＱＳＯの出力を終了し、入出力同期信号ＤＱＳの供給が終了する。ここで、入出力同期信号ＤＱＳが最後に“０”レベルに遷移してからハイ・インピーダンス状態に変化するまで（入出力同期信号ＤＱＳの供給が終了するまで）の区間をポストアンブル（ｐｏｓｔａｍｂｌｅ）と称する。出力制御回路１０７は、自己の出力ＤＱＳ＿ＯＥを“０”レベルにして、出力バッファゲート１０６の出力状態を『Ｈｉ−Ｚ状態』にする。また、プルダウン制御回路１０５は、自己の出力ＤＱＳ＿ＰＤＥＮを“１”レベルにして、プルダウンをオンにする（スイッチ素子１０４をオンにする）。これにより、入出力同期信号端子１０１および入力バッファゲート１０２の入力における電位レベルが“０”レベルに固定される。
【００７７】
サイクルＴ６以降では、プルダウンがオンのままであるので、入力バッファゲート１０２の入力は“０”レベルに固定されている。
【００７８】
＜読み出し処理時における動作〕
次に、図３を参照しつつ、図１に示した外部デバイス２０から半導体装置１０へデータが読み出されるときのインターフェイス回路１による動作について説明する。なお、図３（読み出し処理）において、『ＤＱＳ』は外部デバイス２０から入出力同期信号端子１０１へ供給される入出力同期信号、『ＤＱ』は外部デバイス２０から半導体装置１０へ送られるデータ信号である。ここで、出力制御回路１０７の出力ＤＱＳ＿ＯＥは“０”レベルのままである。なお、レイテンシは『２サイクル』であるものとする。
【００７９】
サイクルＴ０以前では、出力制御回路１０７の出力ＤＱＳ＿ＯＥが“０”レベルであるので、出力バッファゲート１０６の出力状態は『Ｈｉ−Ｚ状態』である。また、プルダウン制御回路１０５の出力ＤＱＳ＿ＰＤＥＮが“１”レベルであるので、プルダウンがオンである。これにより、入出力同期信号端子１０１および入力バッファゲート１０２の入力における電位レベルが“０”レベルに固定されている。
【００８０】
サイクルＴ０になると、情報処理部１１は、読み出しコマンド（Ｒｅａｄ），読み出しバンク（Ｂａｎｋ  ａ），および読み出しアドレス（Ｃｏｌ  ａ）を外部デバイス２０へ出力する。
【００８１】
サイクルＴ２（レイテンシの１サイクル前）の近傍になると、外部デバイス２０は、“入出力同期信号ＤＱＳを“０”レベルにする（入出力同期信号ＤＱＳの供給を開始する）。一方、半導体装置１０ではプルダウンがオンであり入力バッファゲート１０２の入力が“０”レベルに固定されているので、入力バッファゲート１０２の入力は変動しない。
【００８２】
サイクルＴ３（プリアンブル期間中）において、プルダウン制御回路１０５は、自己の出力ＤＱＳ＿ＰＤＥＮを“０”レベルにして、プルダウンをオフにする。これにより、入出力同期信号端子１０１および入力バッファゲート１０２の入力におけるレベル固定が解除され、外部デバイス２０からの入力同期信号ＤＱＳが入力バッファゲート１０２へ供給される。
【００８３】
サイクルＴ４（レイテンシ後）になると、外部デバイス２０は、入出力同期信号ＤＱＳを“０”レベルから“１”レベルにすると同時に、入出力同期信号ＤＱＳの立ち上がりエッジに同期して、第１番目の読み出しデータＤＯａ０を出力する。一方、半導体装置１０の情報処理部１１は、入出力同期信号ＤＱＳ（入力バッファゲート１０２からのＤＱＳ入力ＤＱＳＩ）の立ち上がりエッジに同期して、第１番目の読み出しデータＤＯａ０を取り込む。ここで、外部デバイス２０が入出力同期信号ＤＱＳを最初に“０”レベルにしてから（入出力同期信号ＤＱＳの供給が開始されてから）“１”レベルにするまでの区間をプリアンブル（ｐｒｅａｍｂｌｅ）と称する。
【００８４】
サイクルＴ５になると、外部デバイス２０は、レベル入出力同期信号ＤＱＳを“１”レベルから“０”レベルにすると同時に、入出力同期信号ＤＱＳの立ち下がりエッジに同期して、第２番目の読み出しデータＤＯａ１を出力する。一方、半導体装置１０の情報処理部１１は、入出力同期信号ＤＱＳ（入力バッファゲート１０２からのＤＱＳ入力ＤＱＳＩ）の立ち下がりエッジに同期して、第２番目の読み出しデータＤＯａ１を取り込む。
【００８５】
サイクルＴ６，Ｔ７では、サイクルＴ４，Ｔ５と同様の処理が実行され、外部デバイス２０は、入出力同期信号ＤＱＳの電位レベルを切り替えるとともに、入出力同期信号ＤＱＳの立ち上がりエッジ，立ち下がりエッジに同期して、読み出しデータＤＯｂ２，ＤＯｂ３を出力する。半導体装置１０の情報処理部１１は、入出力同期信号ＤＱＳの立ち上がりエッジ，立ち下がりエッジに同期して、外部デバイス２０からの読み出しデータＤＯｂ２，ＤＯｂ３を取り込む。
【００８６】
このようにして、外部デバイス２０は、クロック『ＣＫ』および反転クロック『／ＣＫ』で規定されるクロックサイクル毎に、入出力同期信号ＤＱＳの電位レベルを切り替えるとともに、入出力同期信号ＤＱＳの立ち上がりエッジおよび立ち下がりエッジに同期して、所定数の読み出しデータＤＱ（ここでは、４つ）を順次出力する。また、情報処理部１１は、入出力同期信号ＤＱＳの立ち上がりエッジおよび立ち下がりエッジに同期して、読み出しデータ信号ＤＱを順次取り込む。情報処理部１１による所定数の読み出しデータの取り込みが完了すると、半導体装置１０による読み出し動作が終了する。
【００８７】
サイクルＴ８になると、外部デバイス２０は、入出力同期信号ＤＱＳの供給を終了する。ここで、入出力同期信号ＤＱＳが最後に“０”レベルに遷移してからハイ・インピーダンス状態に変化するまで（入出力同期信号ＤＱＳの供給が終了するまで）の区間をポストアンブル（ｐｏｓｔａｍｂｌｅ）と称する。プルダウン制御回路１０５は、自己の出力ＤＱＳ＿ＰＤＥＮを“１”レベルにして、プルダウンをオンにする。これにより、入出力同期信号端子１０１および入力バッファゲート１０２の入力における電位レベルは、“０”レベルに固定される。
【００８８】
サイクルＴ８以降では、プルダウンがオンのままであるので、入力バッファゲート１０２の入力は“０”レベルに固定されている。
【００８９】
＜プルダウンの切替タイミング＞
図２および図３において、プルダウンをオン／オフするタイミングは、外部デバイス２０の種類や外部デバイス２０における各種パラメータの設定によって決定される。例えば、レイテンシや１回のコマンド発行によるデータ転送数を規定するバースト長等によって決定される。
【００９０】
したがって、外部デバイス２０の種類や外部デバイス２０における各種パラメータの設定に基づいてプルダウンをオン／オフするタイミングが一意に設定されるようにすれば、インターフェイス回路１に接続された外部デバイス２０に応じて、プルダウンを適切にオン／オフすることが可能となる。
【００９１】
また、情報処理部１１が書き込み／読み出しコマンドを発行するタイミングを基準にして、プルダウンをオン／オフするタイミングをレジスタ設定等により任意に設定できるようにすれば、外部デバイス２０の種類や外部デバイス２０における各種パラメータの設定に基づいてＯＮ／ＯＦＦタイミングを予め規定しておく必要がなくなる。
【００９２】
＜効果＞
以上より、入力バッファゲートの入力がハイ・インピーダンス状態であるとき（外部デバイスおよび情報処理部のどちらからも信号が供給されないとき）にはプルダウンがオンになるので、入力バッファゲートの入力における電位レベルは安定する。よって、ハイ・インピーダンス状態時におけるノイズ発生を防止することができ、半導体装置の情報処理装置による“１／０”レベルの誤認を防止することができる。また、外部デバイスおよび情報処理部のうちいずれかから信号が供給されるときにはプルダウンがオフになるので、信号の伝搬が妨げられない。
【００９３】
さらに、従来のように“１／０”レベルを判定するために基準電圧を使用する必要がないので、入力バッファゲートに貫通電流が流れない。したがって、入力バッファゲートとして差動増幅回路を用いる必要がない（すなわち、入力バッファゲートを差動増幅回路以外で構成することができる）。これにより、消費電力を低減することができ、回路規模を縮小することができる。
【００９４】
なお、プルダウン抵抗が半導体装置内部にあるとして説明したが、プルダウン抵抗を半導体装置外部に設け、これを制御しても同等の効果が得られることは言うまでもない。
【００９５】
また、本実施形態では、外部デバイス（ＤＤＲ ＳＤＲＡＭ）１０のプリアンブルおよびポストアンブルが『“０”レベル』であるので、入力バッファゲートの入力がハイ・インピーダンス状態であるときにプルダウンで『“０”レベル』にしたが、プリアンブルやポストアンブルが『“１”レベル』となる外部デバイスであればプルアップで『“１”レベル』にすれば良い。
【００９６】
さらに、プリアンブルおよびポストアンブルのレベルが互いに異なるのであれば、それに応じたプルダウン，プルアップ制御をすれば良い。
【００９７】
（第２の実施形態）
＜構成＞
図４は、この発明の第２の実施形態によるインターフェイス回路２の構成を示す。このインターフェイス回路２は、図１に示したプルダウン抵抗ＲＤ１０３，スイッチ素子１０４，およびプルダウン制御回路１０５に代えて、レベル制御回路２０１およびＡＮＤ回路（論理回路）２０２を備える。その他の構成は、図１と同様である。
【００９８】
レベル制御回路２０１は、“０”レベルの信号または“１”レベルの信号を出力する。ＡＮＤ回路２０２は、情報処理部１１からのＤＱＳ出力ＤＱＳＯとレベル制御回路２０１の出力との論理積を出力バッファゲート１０６へ出力する。
【００９９】
＜書き込み処理時における動作＞
次に、図５を参照しつつ、図４に示した半導体装置１０から外部デバイス２０へデータが書き込まれるときのインターフェイス回路２による動作について説明する。図中、『ＤＱＳ＿ＬＦＩＸ』はレベル制御回路２０１の出力である。ここで、出力制御回路１０７の出力ＤＱＳ＿ＯＥは“１”レベルのままである。
【０１００】
サイクルＴ０以前では、出力制御回路１０７の出力ＤＱＳ＿ＯＥが“１”レベルであるので、出力バッファゲートの出力状態は『信号出力状態』である。また、レベル制御回路２０１の出力ＤＱＳＯ＿ＬＦＩＸが“０”レベルであるので、ＡＮＤ回路２０２の出力は“０”レベルである。したがって、出力バッファゲート１０６の入力が“０”レベルに固定され、出力バッファゲート１０６の出力（入出力同期信号ＤＱＳ）も“０”レベルに固定されている。これにより、入出力同期信号端子１０１および入力バッファゲートの入力における電位レベルも“０”レベルに固定されている。
【０１０１】
サイクルＴ０になると、情報処理部１１は、書き込みコマンド（Ｗｒｉｔｅ），書き込みバンク（Ｂａｎｋ  ｂ），および書き込みアドレス（Ｃｏｌ  ｂ）を出力する。
【０１０２】
サイクルＴ１の近傍になると、情報処理部１１は、ＤＱＳ出力ＤＱＳＯを“０”レベルにする（ＤＱＳ出力ＤＱＳＯの供給を開始する）。また、レベル制御回路２０１は、自己の出力ＤＱＳＯ＿ＬＦＩＸを“１”レベルにする。これにより、出力バッファゲート１０６の出力におけるレベル固定が解除されて、出力バッファゲート１０６の出力は、情報処理部１１からのＤＱＳ出力ＤＱＳＯに応じたレベルになる。また、入出力同期信号端子１０１および入力バッファゲート１０２の入力におけるレベル固定も解除され、出力バッファゲート１０６の出力（入出力同期信号ＤＱＳ）は入出力同期信号端子１０１を介して外部デバイス２０へ供給される。
【０１０３】
サイクルＴ１〜Ｔ５では、第１の実施形態（図２）と同様の処理が実行されて、半導体装置１０による書き込み処理が終了する。
【０１０４】
サイクルＴ６になると、情報処理部１１は、ＤＱＳ出力ＤＱＳＯの出力を終了する。レベル制御回路２０１は、自己の出力ＤＱＳＯ＿ＬＦＩＸを“０”レベルにする。これにより、ＡＮＤ回路２０２の出力は“０”レベルになり、出力バッファゲート１０６の出力（入出力同期信号ＤＱＳ）は“０”レベルに固定される。したがって、入出力同期信号端子１０１および入力バッファゲート１０２の入力における電位レベルも“０”レベルに固定される。
【０１０５】
サイクルＴ６以降では、レベル制御回路２０１の出力ＤＱＳ＿ＬＦＩＸが“０”レベルのままであるので、入力バッファゲート１０２の入力も“０”レベルに固定されている。
【０１０６】
＜読み出し処理時における動作＞
次に、図６を参照しつつ、図４に示した外部デバイス２０から半導体装置１０へデータが読み出されるときのインターフェイス回路２による動作について説明する。ここで、レベル制御回路２０１の出力ＤＱＳＯ＿ＬＦＩＸは“０”レベルのままである。
【０１０７】
サイクルＴ０以前では、出力制御回路１０７の出力ＤＱＳ＿ＯＥが“１”レベルであるので、出力バッファゲート１０６の出力状態は『信号出力状態』である。また、レベル制御回路２０１の出力ＤＱＳＯ＿ＬＦＩＸが“０"レベルであるので、ＡＮＤ回路２０２の出力は“０"レベルである。これにより、出力バッファゲート１０６の出力（入出力同期信号ＤＱＳ）が“０”レベルに固定され、入出力同期信号端子１０１および入力バッファゲートの入力も“０”レベルに固定されている。
【０１０８】
サイクルＴ０になると、情報処理部１１は、読み出しコマンド（Ｒｅａｄ），読み出しバンク（Ｂａｎｋ  ａ），および読み出しアドレス（Ｃｏｌ  ａ）を出力する。
【０１０９】
サイクルＴ２（レイテンシの１サイクル前）になると、外部デバイス２０は、入出力同期信号ＤＱＳを“０"レベルにする（入出力同期信号ＤＱＳの供給を開始する）。これにより、出力バッファゲート１０６の出力は“０”レベルになる。ここでは、出力バッファゲート１０６の入力（ＡＮＤ回路２０２の出力）も“０”レベルであるので、出力バッファゲート１０６には異常な負荷がかからない。
【０１１０】
サイクルＴ３（プリアンブル期間中）において、出力制御回路１０７は、自己の出力ＤＱＳ＿ＯＥを“０”レベルにして、出力バッファゲート１０６の出力状態を『Ｈｉ−Ｚ状態』にする。これにより、入出力同期信号端子１０１および入力バッファゲート１０２の入力におけるレベル固定が解除される。したがって、外部デバイス２０からの入出力同期信号ＤＱＳ（ここでは、“０”レベル）が、入出力同期信号端子１０１を介して入力バッファゲート１０２へ供給される。よって、入力バッファゲート１０２は、外部デバイス２０からの入出力同期信号ＤＱＳをＤＱＳ入力ＤＱＳＩ（ここでは、“０”レベル）として情報処理部１１へ供給する。
【０１１１】
サイクルＴ４〜Ｔ７では、第１の実施形態（図３）と同様の処理が実行されて、半導体装置１０による読み出し処理が終了する。
【０１１２】
サイクルＴ８になると、外部デバイス２０は、入出力同期信号ＤＱＳの供給を終了する。出力制御回路１０７は、自己の出力ＤＱＳ＿ＯＥを“１”レベルにして、出力バッファゲート１０６の出力状態を『信号出力状態』にする。このとき、レベル制御回路２０１の出力ＤＱＳＯ＿ＬＦＩＸが“０”レベルであるので、入出力同期信号端子１０１および入力バッファゲート１０２の入力における電位レベルは“０”レベルに固定される。
【０１１３】
サイクルＴ８以降では、レベル制御回路２０１の出力ＤＱＳ＿ＬＦＩＸが“０”レベルのままであるので、入力バッファゲート１０２の入力も“０”レベルに固定されている。      
【０１１４】
＜レベル固定の切替タイミング＞
図５および図６において、出力制御回路１０７の出力ＤＱＳ＿ＯＥのレベルおよびレベル制御回路２０１の出力ＤＱＳＯ＿ＬＦＩＸのレベルを切り替えるタイミングは、外部デバイス２０の種類や外部デバイス２０における各種パラメータの設定によって決定される。例えば、レイテンシや１回のコマンド発行によるデータ転送数を規定するバースト長等によって決定される。
【０１１５】
したがって、外部デバイス２０の種類や外部デバイス２０における各種パラメータの設定に基づいて出力ＤＱＳ＿ＯＥおよび出力ＤＱＳＯ＿ＬＦＩＸの切り替えタイミングが一意に設定されるようにすれば、インターフェイス回路１に接続された外部デバイス２０に応じて、出力ＤＱＳ＿ＯＥおよび出力ＤＱＳＯ＿ＬＦＩＸを適切に切り替えることが可能となる。
【０１１６】
また、情報処理部１１が書き込み／読み出しコマンドを発行するタイミングを基準にして、出力ＤＱＳ＿ＯＥおよび出力ＤＱＳＯ＿ＬＦＩＸの切り替えタイミングをレジスタ設定等により任意に設定するようにすれば、外部デバイス２０の種類や外部デバイスにおける各種パラメータの設定に基づいて出力ＤＱＳ＿ＯＥおよび出力ＤＱＳＯ＿ＬＦＩＸの切り替えタイミングを予め規定しておく必要がなくなる。
【０１１７】
＜効果＞
以上より、入力バッファゲートの入力がハイ・インピーダンス状態であるときに出力バッファゲートの出力が“０”レベルに固定されるので、入力バッファゲートの入力における電位レベルは安定する。よって、ハイ・インピーダンス状態時におけるノイズ発生を防止することができ、“１／０”レベルの誤認を防止することができる。また、外部デバイスから信号が供給されるときには出力バッファゲートの出力状態がＨｉ−Ｚ状態になり、情報処理部から信号が供給されるときには出力バッファゲートの出力状態が信号出力状態になり且つ出力バッファゲートに情報処理部からの信号が供給されるので、信号の伝搬が妨げられない。
【０１１８】
さらに、従来のように、小振幅信号の“１／０”レベルを判定するために基準電圧を使用する必要がないので、入力バッファゲートに貫通電流が流れない。したがって、入力バッファゲートとして差動増幅回路を用いる必要がない（すなわち、入力バッファゲートを差動増幅回路以外で構成することができる）。これにより、消費電力を低減することができ、回路規模を縮小することができる。
【０１１９】
なお、情報処理部１１からの信号を出力するバッファゲートと“０”レベルに固定するバッファゲートとを１つの出力バッファゲート１０６で兼用したが、別々に構成することも可能である。
【０１２０】
また、本実施形態では外部デバイス（ＤＤＲ ＳＤＲＡＭ）１０のプリアンブルおよびポストアンブルが『“０”レベル』であるので、有効な入出力同期信号ＤＱＳがない期間（入力バッファゲートの入力がハイ・インピーダンス状態である期間）では入力バッファゲートの入力を『“０”レベル』に固定したが、プリアンブルおよびポストアンブルが『“１”レベル』となる外部デバイスであれば『“１”レベル』に固定すれば良い。
【０１２１】
さらに、プリアンブルとポストアンブルのレベルが互いに異なるであれば、それに応じたレベル制御をすればよい。
【０１２２】
（第３の実施形態）
＜構成＞
図７は、この発明の第３の実施形態によるインターフェイス回路３の構成を示す。このインターフェイス回路３は、図１に示したプルダウン抵抗ＲＤ１０３，スイッチ素子１０４，およびプルダウン制御回路１０５に代えて、レベル制御回路３０１およびＡＮＤ回路（論理回路）３０２を備える。その他の構成は、図１と同様である。
【０１２３】
レベル制御回路３０１は、“０”レベルの信号または“１”レベルの信号を出力する。ＡＮＤ回路３０２は、入力バッファゲート１０２の出力とレベル制御回路３０１の出力との論理積をＤＱＳ入力ＤＱＳＩとして情報処理部１１へ出力する。
【０１２４】
＜書き込み処理時における動作＞
次に、図８を参照しつつ、図７に示した半導体装置１０から外部デバイス２０へデータが書き込まれるときのインターフェイス回路３による動作について説明する。図中、『ＤＱＳＩ＿ＩＥ』はレベル制御回路３０１の出力であり、『ＤＱＳＩ』は情報処理部１１へ供給されるＤＱＳ入力であり、読み出し制御に用いられる。ここで、レベル制御回路３０１の出力ＤＱＳＩ＿ＩＥおよびＤＱＳ入力ＤＱＳＩは“０”レベルのままである。
【０１２５】
半導体装置１０から外部デバイス２０へのデータ書き込み動作中、情報処理部１１にＤＱＳ入力ＤＱＳＩを供給する必要がないので、レベル制御回路３０１の出力ＤＱＳＩ＿ＩＥは、０"レベルに固定されている。よって、ＡＮＤ回路３０２の出力（ＤＱＳ入力ＤＱＳＩ）は、０"レベルに固定されている。これにより、入力バッファゲート１０２の入力が変動しても、ＡＮＤ回路３０２の出力（ＤＱＳ入力ＤＱＳＩ）は変動しない。なお、その他の信号は、図２と同様である。
【０１２６】
＜読み出し処理時における動作＞
次に、図９を参照しつつ、図７に示した外部デバイス２０から半導体装置１０へデータが読み出されるときのインターフェイス回路３による動作について説明する。ここで、出力制御回路１０７の出力ＤＱＳ＿ＯＥは“０”レベルのままである。
【０１２７】
サイクルＴ０以前では、出力制御回路１０７の出力ＤＱＳ＿ＯＥは“０”レベル（すなわち、出力バッファゲート１０６の出力状態が『Ｈｉ−Ｚ状態』）であるので、出力バッファゲートの出力は“０”レベルになっている。一方、レベル制御回路３０１の出力ＤＱＳＩ＿ＩＥが“０”レベルであるので、ＡＮＤ回路３０２の出力（ＤＱＳ入力ＤＱＳＩ）は“０”レベルに固定されている。したがって、入力バッファゲート１０２の入力が変動しても、ＡＮＤ回路３０２の出力（ＤＱＳ入力ＤＱＳＩ）は変動しないので、情報処理部１１において誤った読み出し制御が実行されない。
【０１２８】
サイクルＴ０になると、情報処理部１１は、読み出しコマンド（Ｒｅａｄ），読み出しバンク（Ｂａｎｋ  ａ），および読み出しアドレス（Ｃｏｌ  ａ）を出力する。
【０１２９】
サイクルＴ２（レイテンシの１サイクル前）の近傍になると、外部デバイス２０は、入出力同期信号ＤＱＳを“０”レベルにする（入出力同期信号ＤＱＳの供給を開始する）。
【０１３０】
サイクルＴ３（プリアンブル期間中）において、レベル制御回路３０１は、自己の出力ＤＱＳＩ＿ＩＥを“１”レベルにして、ＡＮＤ回路３０２の出力（ＤＱＳ入力ＤＱＳＩ）のレベル固定を解除する。これにより、外部デバイス２０からの入出力同期信号ＤＱＳが、入出力同期信号端子１０１を介して情報処理部１１へ供給される。
【０１３１】
サイクルＴ４〜Ｔ７では、第１の実施形態（図３）と同様の処理が実行されて、半導体装置１０による読み出し処理が終了する。
【０１３２】
サイクルＴ８になると、外部デバイス２０は、入出力同期信号ＤＱＳの供給を終了する。レベル制御回路３０１は、自己の出力ＤＱＳＩ＿ＩＥを“０”レベルにして、ＡＮＤ回路３０２の出力（ＤＱＳ入力ＤＱＳＩ）を“０”レベルに固定する。したがって、入力バッファゲート１０２の入力が変動しても、ＡＮＤ回路３０２の出力（ＤＱＳ入力ＤＱＳＩ）は変動しないので、情報処理部１１において誤った読み出し制御が実行されない。
【０１３３】
＜レベル固定の切替タイミング＞
図８および図９において、レベル制御回路３０１の出力ＤＱＳＩ＿ＩＥのレベルを切り替えるタイミングは、外部デバイス２０の種類や外部デバイス２０における各種パラメータの設定によって決定される。例えば、レイテンシや１回のコマンド発行によるデータ転送数を規定するバースト長等によって決定される。
【０１３４】
したがって、外部デバイス２０の種類や外部デバイス２０における各種パラメータの設定に基づいて出力ＤＱＳＩ＿ＩＥの切り替えタイミングが一意に設定されるようにすれば、インターフェイス回路３に接続された外部デバイス２０に応じて、レベル制御回路３０１の出力ＤＱＳＩ＿ＩＥを適切に切り替えることが可能となる。
【０１３５】
また、情報処理部１１が書き込み／読み出しコマンドを発行するタイミングを基準にして、レベル制御回路３０１の出力ＤＱＳＩ＿ＩＥの切り替えタイミングをレジスタ設定等により任意に設定するようにすれば、外部デバイス２０の種類や外部デバイスにおける各種パラメータの設定に基づいてレベル制御回路３０１の出力ＤＱＳＩ＿ＩＥの切り替えタイミングを予め規定しておく必要がなくなる。
【０１３６】
＜効果＞
以上より、入力バッファゲートの入力がハイ・インピーダンス状態であるときに入力バッファゲート１０２の出力における電位レベルが固定されているので、ノイズ等によって入力バッファゲート１０２の入力が変動しても、入力バッファゲート１０２の出力は変動しない。よって、“１／０”レベルの誤認を防止することができる。また、外部デバイスから信号が供給されるときには入力バッファゲートの出力における電位レベルの固定が解除されるので、信号の伝搬が妨げられない。
【０１３７】
さらに、従来のように、小振幅信号の“１／０”レベルを判定するために基準電圧を使用する必要がないので、入力バッファゲートに貫通電流が流れない。したがって、入力バッファゲートとして差動増幅回路を用いる必要がない（すなわち、入力バッファゲートを差動増幅回路以外で構成することができる）。これにより、消費電力を低減することができ、回路規模を縮小することができる。
【０１３８】
なお、本実施形態では外部デバイス（ＤＤＲ ＳＤＲＡＭ）のプリアンブルおよびポストアンブルが『“０”レベル』であるので、入力バッファゲートの入力がハイ・インピーダンス状態であるときに入力バッファゲートの出力（ＤＱＳ入力ＤＱＳＩ）を『“０”レベル』に固定にしたが、プリアンブルおよびポストアンブルが『“１”レベル』となる外部デバイスであれば『“１”レベル』に固定すれば良い。
【０１３９】
また、プリアンブルとポストアンブルのレベルが互いに異なるであれば、それに応じたレベル制御をすれば良い。
【０１４０】
（第４の実施形態）
＜構成＞
図１０は、この発明の第４の実施形態によるインターフェイス回路４の構成を示す。このインターフェイス回路４は、図１に示したプルダウン抵抗ＲＤ１０３，スイッチ素子１０４，プルダウン制御回路１０５に代えて、プルアップ抵抗４０１，スイッチ素子（トランジスタ）４０２，およびプルアップ制御回路４０３を備える。その他の構成は、図１と同様である。
【０１４１】
プルアップ抵抗４０１およびスイッチ素子４０２は、入出力同期信号端子１０１と電源電圧ＶＤＤＱとの間に直列に接続される。
【０１４２】
プルアップ制御回路４０３は、スイッチ素子４０２のオン／オフを制御して、プルアップのオン／オフを切り替える。また、プルアップ制御回路４０３は、半導体装置１０の読み出し処理時では入力バッファゲート１０２の入力における電位レベルを検知し、電位レベルの検知結果に基づいてプルアップのオン／オフを切り替える。
【０１４３】
＜書き込み処理時における動作＞
次に、図１１を参照しつつ、図１０に示した半導体装置１０から外部デバイス２０へデータが書き込まれるときのインターフェイス回路４による動作について説明する。図中、『ＤＱＳ＿ＰＵＥＮ』はプルアップ制御回路４０３の出力である。
【０１４４】
サイクルＴ０以前では、出力制御回路１０７の出力ＤＱＳ＿ＯＥが“０”レベルであるので、出力バッファゲート１０６の出力状態は『Ｈｉ−Ｚ状態』である。また、プルアップ制御回路４０３の出力ＤＱＳ＿ＰＵＥＮが“１”レベルであるので、プルアップはオンである。これにより、入出力同期信号端子１０１および入力バッファゲート１０２の入力における電位レベルは“１”レベルで固定されている。
【０１４５】
サイクルＴ０になると、情報処理部１１は、書き込みコマンド（Ｗｒｉｔｅ），書き込みバンク（Ｂａｎｋ  ｂ），および書き込みアドレス（Ｃｏｌ  ｂ）を出力する。
【０１４６】
サイクルＴ１の近傍になると、情報処理部１１は、ＤＱＳ出力ＤＱＳＯを“０”レベルにする（ＤＱＳ出力ＤＱＳＯの供給を開始する）。また、出力制御回路１０７は、自己の出力ＤＱＳ＿ＯＥを“１”レベルにして、出力バッファゲート１０６の出力状態を『信号出力状態』にする。ここで、ＤＱＳ出力ＤＱＳＯが“０”レベルであるので、出力バッファゲート１０６は、“０”レベルの入出力同期信号ＤＱＳを出力する。これと同時に、プルアップ制御回路４０３は、自己の出力ＤＱＳ＿ＰＵＥＮを“０”レベルにして、プルアップをオフにする。これにより、出力バッファゲート１０６からの入出力同期信号ＤＱＳが、入出力同期信号端子１０１を介して外部デバイス２０へ供給される。
【０１４７】
サイクルＴ１〜Ｔ５では、第１の実施形態（図２）と同様の処理が実行されて、半導体装置１０による書き込み処理が終了する。
【０１４８】
サイクルＴ６になると、情報処理部１１は、ＤＱＳ出力ＤＱＳＯの供給を終了する。出力制御回路１０７は、自己の出力ＤＱＳ＿ＯＥを“０”レベルにして、出力バッファゲート１０６の出力状態を『Ｈｉ−Ｚ状態』にする。これと同時に、プルアップ制御回路４０３は、自己の出力ＤＱＳ＿ＰＵＥＮを“１”レベルにして、プルアップをオンにする。これにより、入出力同期信号端子１０１および入力バッファゲート１０２の入力における電位レベルは、“１”レベルに固定される。
【０１４９】
サイクルＴ６以降では、プルアップがオンのままであるので、入力バッファゲート１０２の入力は“１”レベルに固定されている。
【０１５０】
＜読み出し処理時における動作＞
次に、図１２を参照しつつ、図１０に示した外部デバイス２０から半導体装置１０へデータが読み出されるときのインターフェイス回路４による動作について説明する。ここで、出力制御回路１０７の出力ＤＱＳ＿ＯＥは“０”レベルのままである。なお、レイテンシが『２サイクル』であるものとする。
【０１５１】
サイクルＴ０以前では、出力制御回路１０７の出力ＤＱＳ＿ＯＥが“０”レベルであるので、出力バッファゲート１０６の出力状態は『Ｈｉ−Ｚ状態』である。また、プルアップ制御回路４０３の出力ＤＱＳ＿ＰＵＥＮが“１”レベルであるので、プルアップはオンである。これにより、入出力同期信号端子１０１および入力バッファゲート１０２の入力における電位レベルは、１"レベルで固定されている。
【０１５２】
サイクルＴ０になると、情報処理部１１は、読み出しコマンド（Ｒｅａｄ），読み出しバンク（Ｂａｎｋ  ａ），および読み出しアドレス（Ｃｏｌ  ａ）を出力する。
【０１５３】
サイクルＴ２（レイテンシの１サイクル前）の近傍になると、外部デバイス２０は、入出力同期信号ＤＱＳを“０”レベルにする（入出力同期信号ＤＱＳの供給を開始する）。ここで、プルアップがオンであるので、入力バッファゲート１０２の入力は、若干の遅延を伴いながら“０”レベルに遷移する。プルアップ制御回路４０３は、入力バッファゲート１０２の入力が“０”レベルへ遷移したことを検知すると、自己の出力ＤＱＳ＿ＰＵＥＮを“０”レベルにして、プルアップをオフにする。すなわち、プルアップ制御回路４０３は、入力バッファゲート１０２による外部デバイス２０からのプリアンブルの受信を受信したか否かを検知して、プリアンブルの検知結果に基づいてプルアップのオン／オフを制御する。プルアップがオフになると、外部デバイス２０からの入出力同期信号ＤＱＳが、遅延なく入力バッファゲート１０２に供給される。
【０１５４】
サイクルＴ３〜Ｔ７では、第１の実施形態（図２）と同様の処理が実行されて、半導体装置１０による読み出し処理が終了する。
【０１５５】
サイクルＴ８において、プルアップ制御回路４０３は、自己の出力ＤＱＳ＿ＰＵＥＮを“１”レベルにして、プルアップをオンにする。これにより、入出力同期信号端子１０１および入力バッファゲート１０２の入力は、“１”レベルに固定される。
【０１５６】
サイクルＴ８以降では、プルアップがオンのままであるので、入力バッファゲート１０２の入力は“１”レベルに固定されている。
【０１５７】
＜プルアップのタイミング＞
なお、読み出し処理時においてプルアップをオフにするタイミング（出力制御回路１０７の出力ＤＱＳ＿ＰＤＥＮのレベルを切り替えるタイミング）は、プリアンブルの検知の有無に基づいて制御されるので、外部デバイス２０の種類や外部デバイス２０における各種パラメータの設定に応じて個別にタイミングを規定する必要はない。
【０１５８】
図１１および図１２において、プリアンブルの検知の有無に基づくプルアップの切替タイミング以外のプルアップの切替タイミングは、外部デバイス２０の種類や外部デバイス２０における各種パラメータの設定によって決定される。例えば、レイテンシや１回のコマンド発行によるデータ転送数を規定するバースト長等によって決定される。
【０１５９】
したがって、外部デバイス２０の種類や外部デバイス２０における各種パラメータの設定に基づいてプルアップをオン／オフするタイミングが一意に設定されるようにすれば、インターフェイス回路１に接続された外部デバイス２０に応じて、プルアップを適切にオン／オフすることが可能となる。
【０１６０】
また、情報処理部１１が書き込み／読み出しコマンドを発行するタイミングを基準にして、プルアップをオン／オフするタイミングをレジスタ設定等により任意に設定するようにすれば、外部デバイス２０の種類や外部デバイス２０における各種パラメータの設定に基づいて切替タイミングを予め規定しておく必要がなくなる。
【０１６１】
＜効果＞
以上より、入力バッファゲートの入力がハイ・インピーダンス状態であるときにプルアップがオンになるので、入力バッファゲートの入力における電位レベルは安定する。よって、ハイ・インピーダンス状態時におけるノイズ発生を防止することができ、半導体装置の情報処理部による“１／０”レベルの誤認を防止することができる。また、外部デバイスおよび情報処理部のうちいずれかから信号が供給されるときにはプルアップがオフになるので、信号の伝搬が妨げられない。
【０１６２】
さらに、従来のように“１／０”レベルを判定するために基準電圧を使用する必要がないので、入力バッファゲートに貫通電流が流れない。したがって、入力バッファゲートとして差動増幅回路を用いる必要がない（すなわち、入力バッファゲートを差動増幅回路以外で構成することができる）。これにより、消費電力を低減することができ、回路規模を縮小することができる。
【０１６３】
なお、プルアップ抵抗が半導体装置内部にあるとしたが、プルアップ抵抗を半導体装置外部に設け、これを制御しても同等の効果が得られることは言うまでもない。
【０１６４】
また、本実施形態では、外部デバイス（ＤＤＲ ＳＤＲＡＭ）１０のプリアンブルおよびポストアンブルが『“０”レベル』なので、入力バッファゲートの入力がハイ・インピーダンス状態であるときに入力バッファゲートの入力がプリアンブルおよびポストアンブルに対して反対のレベルとなるようにプルアップで『“１”レベル』にしたが、プリアンブルおよびポストアンブルが『“１”レベル』となる外部デバイスであればプルダウンで『“０”レベル』にすれば良い。
【０１６５】
さらに、プリアンブルとポストアンブルのレベルが互いに異なるであれば、それに応じたプルダウン，プルアップ制御をすれば良い。
【０１６６】
以上の各実施形態において、外部デバイス２０が『ＤＤＲ ＳＤＲＡＭ』である例について説明してきたが、これに限らず、本発明は、小振幅信号のインターフェイスを有する外部デバイスに対しても適用可能である。
【０１６７】
また、以上の各実施形態では、説明の簡略化を図るために、入出力同期信号ＤＱＳのみに適用した例について説明してきたが、本発明は、ＤＱ等の他の双方向信号や半導体装置の入力信号にも適用可能である。
【産業上の利用可能性】
【０１６８】
本発明によるインターフェイス回路は、信号判定の誤認を防止することができるので、ＳＳＴＬのような小振幅信号インターフェイス回路等として有用である。
【図面の簡単な説明】
【０１６９】
【図１】この発明の第１の実施形態によるインターフェイス回路の構成を示す図である。
【図２】図１に示した半導体装置から外部デバイスへの書き込み処理時におけるインターフェイス回路による動作について説明するためのタイミングチャートである。
【図３】図１に示した外部デバイスから半導体装置への読み出し処理時におけるインターフェイス回路による動作について説明するためのタイミングチャートである。
【図４】この発明の第２の実施形態によるインターフェイス回路の構成を示す図である。
【図５】図４に示した半導体装置から外部デバイスへの書き込み処理時におけるインターフェイス回路による動作について説明するためのタイミングチャートである。
【図６】図４に示した外部デバイスから半導体装置への読み出し処理時におけるインターフェイス回路による動作について説明するためのタイミングチャートである。
【図７】この発明の第３の実施形態によるインターフェイス回路の構成を示す図である。
【図８】図７に示した半導体装置から外部デバイスへの書き込み処理時におけるインターフェイス回路による動作について説明するためのタイミングチャートである。
【図９】図７に示した外部デバイスから半導体装置への読み出し処理時におけるインターフェイス回路による動作について説明するためのタイミングチャートである。
【図１０】この発明の第４の実施形態によるインターフェイス回路の構成を示す図である。
【図１１】図１０に示した半導体装置から外部デバイスへの書き込み処理時におけるインターフェイス回路による動作について説明するためのタイミングチャートである。
【図１２】図１０に示した外部デバイスから半導体装置への読み出し処理時におけるインターフェイス回路による動作について説明するためのタイミングチャートである。
【図１３】従来のインターフェイス回路の構成を示す図である。
【図１４】従来の半導体装置から外部デバイスへの書き込み処理時における図１３に示したインターフェイス回路による動作について説明するためのタイミングチャートである。
【図１５】従来の外部デバイスから半導体装置への読み出し処理時における図１３に示したインターフェイス回路による動作について説明するためのタイミングチャートである。
【図１６】入力バッファにＣＭＯＳ回路を用い且つ終端抵抗を取り除いた従来のインターフェイス回路の構成を示す図である。
【図１７】従来の外部デバイスから半導体装置への読み出し処理時における図１６に示したインターフェイス回路による動作について説明するためのタイミングチャートである。
【符号の説明】
【０１７０】
１，２，３，４    インターフェイス回路
１０    半導体装置
１１    情報処理部
２０    外部デバイス
２１    入出力同期信号端子
１０１    入出力同期信号端子
１０２    入力バッファゲート
ＲＤ１０３    プルダウン抵抗
１０４，４０２    スイッチ素子
１０５    プルダウン制御回路
１０６    出力バッファゲート
１０７    出力制御回路
２０１，３０１    レベル制御回路
２０２，３０２    ＡＮＤ回路
ＲＵ４０１    プルアップ抵抗
４０３    プルアップ制御回路
【図１】
2008042719.tif 000003
【図２】
2008042719.tif 000004
【図３】
2008042719.tif 000005
【図４】
2008042719.tif 000006
【図５】
2008042719.tif 000007
【図６】
2008042719.tif 000008
【図７】
2008042719.tif 000009
【図８】
2008042719.tif 000010
【図９】
2008042719.tif 000011
【図１０】
2008042719.tif 000012
【図１１】
2008042719.tif 000013
【図１２】
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【図１３】
2008042719.tif 000015
【図１４】
2008042719.tif 000016
【図１５】
2008042719.tif 000017
【図１６】
2008042719.tif 000018
【図１７】
2008042719.tif 000019