(57)【要約】【課題】微細プロセスに好適で高性能化したＰＬＬ回路を備えた半導体装置を提供する。【解決手段】基準信号と帰還信号と位相比較器で比較する。この位相比較器の位相比較出力でチャージポンプ回路を制御し、その出力電流をフィルタ＆電圧−電流変換回路に供給して発振回路を制御する。上記発振回路の出力信号を分周回路で分周して上記帰還信号を形成してＰＬＬ回路を構成する。上記フィルタ＆電圧−電流変換回路は、一方の入力にバイアス電圧が供給された差動増幅回路の出力信号がゲートに供給された出力ＭＯＳＦＥＴと、上記出力ＭＯＳＦＥＴのドレインに設けられた抵抗素子と、上記出力ＭＯＳＦＥＴのドレインと上記差動増幅回路の他方の入力との間に設けられたキャパシタとで構成される。上記チャージポンプ回路の出力電流を、上記差動増幅回路の他方の入力に供給する。【選択図】図１
2008042339.tif 000002
【特許請求の範囲】
【請求項１】
基準信号と帰還信号とを受ける位相比較器と、
上記位相比較器の位相比較出力を受けるチャージポンプ回路と、
上記チャージポンプ回路の出力電流を受けるフィルタ＆電圧−電流変換回路と、
上記電圧−電流変換回路の出力電流により発振周波数が制御される発振回路と、
上記発振回路の出力信号を受けて上記帰還信号を形成する分周回路とを有するＰＬＬ回路を備え、
上記フィルタ＆電圧−電流変換回路は、
一方の入力にバイアス電圧が供給された差動増幅回路と、
上記差動増幅回路の出力信号がゲートに供給された出力ＭＯＳＦＥＴと、
上記出力ＭＯＳＦＥＴのドレインに設けられた抵抗素子と、
上記出力ＭＯＳＦＥＴのドレインと上記差動増幅回路の他方の入力との間に設けられたキャパシタとを有し、
上記チャージポンプ回路の出力電流は、上記差動増幅回路の他方の入力に供給され、
上記発振回路は、上記出力ＭＯＳＦＥＴと電流ミラー形態にされた第１ＭＯＳＦＥＴにより発振周波数が制御されるリングオシレータである半導体装置。
【請求項２】
請求項１において、
上記ＰＬＬ回路が動作開始前に上記キャパシタを放電させるスイッチを有する半導体装置。
【請求項３】
請求項２において、
上記スイッチは、上記キャパシタの両電極と回路の接地電位との間に設けられた第１、第２スイッチからなる半導体装置。
【請求項４】
請求項２において、
上記出力ＭＯＳＦＥＴと電流ミラー形態にされた第２ＭＯＳＦＥＴと、
上記第２ＭＯＳＦＥＴに流れる電流を受けて、上記チャージポンプ回路のチャージポンプ電流を形成する電流ミラー回路とを更に有する半導体装置。
【請求項５】
請求項４において、
第１ＭＯＳＦＥＴと電流ミラー形態にされた第３及び第４ＭＯＳＦＥＴと、
上記第３及び第４ＭＯＳＦＥＴのドレイン電流を上記リングオシレータに供給する第３及び第４スイッチとを更に有し、
上記第３スイッチは、上記位相比較器の位相比較出力のダウン出力により制御されてオン状態からオフ状態にされて上記リングオシレータに供給される電流を減少させ、
上記第４スイッチは、上記位相比較器の位相比較出力のアップ出力により制御されてオフ状態からオン状態にされて上記リングオシレータに供給される電流を増加させる半導体装置。
【請求項６】
請求項４において、
上記電流ミラー回路は、
上記第２ＭＯＳＦＥＴのドレイン電流が流れるようにされたダイオード形態にされた第５ＭＯＳＦＥＴと、
上記第５ＭＯＳＦＥＴと電流ミラー形態にされた第６、第７ＭＯＳＦＥＴと、
上記第６ＭＯＳＦＥＴのドレイン電流が流れるようにされたダイオード形態にされた第８ＭＯＳＦＥＴと、
上記第８ＭＯＳＦＥＴと電流ミラー形態にされた第９ＭＯＳＦＥＴとを有し、
上記第７ＭＯＳＦＥＴは、上記チャージポンプ回路の一方のチャージポンプ電流を形成し、
上記第９ＭＯＳＦＥＴは、上記チャージポンプ回路の他方のチャージポンプ電流を形成する半導体装置。
【請求項７】
請求項３において、
上記バイアス電圧は、電源電圧の中点電圧付近に設定される半導体装置。
【請求項８】
請求項３において、
上記抵抗素子は、ダイオード形態のＭＯＳＦＥＴを含む半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、例えば電圧−電流変換回路を用いて構成されたＶＣＯを備えたＰＬＬ（フェーズ・ロックド・ループ）回路に適用して有効な技術に関するものである。
【背景技術】
【０００２】
周波数位相比較器（以下、ＰＦＤ）、チャージポンプ回路（以下、ＣＰ）、フィルタ（以下、ＬＰＦ）及び電圧制御発振器（以下、ＶＣＯ）より構成され、入力参照クロックと発振出力クロックの位相差信号をフィルタにて平滑化してＶＣＯに供給する事で周波数制御を行い位相ロックするＰＬＬ回路の例として、以下の非特許文献１〜３がある。ＶＣＯの構成は非特許文献３のように直接電圧で周波数制御するものや、非特許文献１、２のように電流制御発振器（ＣＣＯ或いはＩＣＯ）と電圧電流変換器ＶＩＣの組み合わせがあるが何れもフィルタ出力電圧をＭＯＳＦＥＴのゲート入力として用いる。
【非特許文献１】2004 Symposium on VLSI Circuits Digest of Technical Papers「A 0.6-1.2V Low-Power Configurable PLL Architecture for 6GHz-300MHz Applications in a 90nm CMOS Process」
【非特許文献２】2003 Symposium on VLSI Circuits Digest of Technical Papers 「A Design of a Compact 2GHz -PLL with a New Adaptive Active Loop Filter Circuit」
【非特許文献３】2000 Symposium on VLSI Circuits Digest of Technical「Adaptive Bandwidth DLLs and PLLs using Regulated Supply CMOS Buffers」
【発明の開示】
【発明が解決しようとする課題】
【０００３】
図５には、本願発明に先立って検討されたＰＬＬ回路の回路図が示されている。このＰＬＬ回路は、前記非特許文献１，２のように入力参照クロックと発振出力クロックの位相差信号をＰＦＤとＣＰで形成してＬＰＦにて平滑化してＶＣＯに供給する事で周波数制御を行い位相をロックする。ＶＣＯの構成は、上記ＬＰＦで形成された制御電圧ＶＣを電圧−電流変換回路（以下、ＶＩＣ）で電流信号Ｉｃに変換し、かかる電流信号Ｉｃにより電流制御発振器（以下、ＩＣＯ）を動作させるというものである。
【０００４】
ＬＰＦ出力電圧範囲はほぼＶＳＳ（ＧＮＤ）から電源電圧ＶＤＤの範囲で出力可能であるが有効な範囲は前段チャージポンプ回路（ＣＰ）の電流源Ｉｕ，Ｉｄを構成するＭＯＳＦＥＴが飽和動作するために必要なドレイン電圧分だけ、ＧＮＤ及びＶＤＤレベルより縮小する。また、ＶＣＯ制御のフィルタ電圧ＶＣをＭＯＳＦＥＴＭＮ１のゲート入力として使用すると、ＭＯＳＦＥＴＭＮ１のしきい値電圧Ｖthの影響を受ける事になる。特にディジタルＣＭＯＳ用プロセスでは非動作時の電流低減の目的でエンハンスメントタイプが使用されるため非導通の電圧領域が生じＶＣＯの有効な制御電圧範囲は（フィルタ出力電圧最大値−しきい値電圧）としきい値電圧分減少する。
【０００５】
図６の特性図に示すように、電源電圧ＶＤＤの低下と共に制御範囲は狭まり、更にプロセス微細化に伴う電源低下に対ししきい値は相応の低下を進める事が出来ない事から電源電圧ＶＤＤに占めるしきい値の比率は微細化プロセス程高くなる為ＶＣＯのＶＩＣ電圧範囲の減少は電源低下分以上に大きくなる。この制御範囲の減少は後段の発振周波数制御範囲を減少させると共にＶＣＯ諸特性への温度やプロセス偏差による感度が高くなりバラツキを増加させる弊害が生じる。狭くなったＶＩＣ電圧範囲で必要な発振周波数制御範囲を確保する為にはＶＣＯゲインを必然的により高く設定することになる。しかし高いＶＣＯゲインはＶＣＯ入力に含まれるノイズの影響が大きくなりジッタ性能を低下させる。この為制御範囲減少を緩和する方法としてフィルタ電圧を受けるＭＯＳＦＥＴのみ低しきい値を用いることが考えられるが、通常のディジタルＣＭＯＳプロセスにしきい値制御の工程を新規に付加しなければならないという問題生じる。
【０００６】
本発明の目的は、微細プロセスに好適で高性能化したＰＬＬ回路を備えた半導体装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、基準信号と帰還信号と位相比較器で比較する。この位相比較器の位相比較出力でチャージポンプ回路を制御し、その出力電流をフィルタ＆電圧−電流変換回路に供給して発振回路を制御する。上記発振回路の出力信号を分周回路で分周して上記帰還信号を形成してＰＬＬ回路を構成する。上記フィルタ＆電圧−電流変換回路は、一方の入力にバイアス電圧が供給された差動増幅回路の出力信号がゲートに供給された出力ＭＯＳＦＥＴと、上記出力ＭＯＳＦＥＴのドレインに設けられた抵抗素子と、上記出力ＭＯＳＦＥＴのドレインと上記差動増幅回路の他方の入力との間に設けられたキャパシタとで構成される。上記チャージポンプ回路の出力電流を、上記差動増幅回路の他方の入力に供給する。
【発明の効果】
【０００８】
電源電圧を有効に利用した電圧−電流変換出力を得ることができ、ジッタ特性の良いＶＣＯを実現できる。
【発明を実施するための最良の形態】
【０００９】
図１には、この発明に係るＰＬＬ回路の一実施例の回路図が示されている。この実施例のＰＬＬ回路は、周波数位相比較器ＰＦＤ、チャージポンプ回路ＣＰ、電圧−電流変換機能付アクティブフィルタＬＰＦ＋ＶＩＣ、電流制御発振器ＩＣＯ及び分周器１／Ｎにより構成される。参照クロック入力信号Ｆref と帰還クロック信号ＦＢは、上記周波数位相比較器ＰＦＤに入力される。この周波数位相比較器ＰＦＤは、参照クロック入力信号Ｆref と帰還クロック信号ＦＢとの立ち上がりエッジの位相差（周波数差）に応じたパルス幅のダウン信号ＤＷＮ／アップ信号ＵＰを出力する。帰還クロック信号ＦＢに対し参照クロック入力信号Ｆref が進みの場合には、アップ信号ＵＰが相応のハイレベルのパルス幅にされ、ダウン信号ＤＷＭはロウレベルのままである。逆に、帰還信号ＦＢが進みの場合は、ダウン信号ＤＷＮが相応のハイレベルのパルス幅にされ、アップ信号ＵＰはロウレベルのままである。３ステートタイプのチャージポンプ回路ＣＰは、電流源ＩｄとスイッチＳＤ及び電流源ＩｕとスイッチＳＵから構成され、上記ダウン信号ＤＷＮ／アップ信号ＵＰによりスイッチＳＵ／ＳＤがスイッチ制御されて上記電流源Ｉｄに対応した押し出し電流又は上記電流源Ｉｕに対応した吸い込み電流を出力する。
【００１０】
上記チャージポンプ回路ＣＰで形成された充電電流Ｉｄ及び放電電流Ｉｕで次段のアクティブフィルタ回路ＬＰＦのキャパシタＣＬＰを充放電する。アクティブフィルタ回路ＬＰＦは、差動アンプＡＭＰの出力にＰチャネルＭＯＳＦＥＴＭＰ２及び抵抗ＲＰよりなるソース接地増幅器が配置される。上記差動アンプＡＭＰの非反転入力端子（＋）とソース接地出力ＶＯとのにキャパシタＣＬＰが接続された積分回路である。上記差動アンプＡＭＰの反転入力端子（−）は、基準電圧（バイアス電圧）ＶＢが供給され、上記非反転入力端子（＋）には、上記のようにチャージポンプ回路ＣＰからの充放電電流が供給される。上記チャージポンプ回路ＣＰからの充放電電流（Ｉｄ／Ｉｕ）は、キャパシタＣＬＰに流れその電荷は蓄積される。このときキャパシタＣＬＰの差動アンプＡＭＰの反転入力端子（−）は、基準電圧ＶＢで変化しない為にソース接地増幅器の出力であるＶＯノードのみ電圧変化する。ＶＯノード電圧は、チャージポンプ回路ＣＰによって出力された充放電電荷の積分値を示す。
【００１１】
上記ソース接地増幅器の抵抗ＲＰに流れる電流は、増幅素子であるＰチャネルＭＯＳＦＥＴＭＰ２にも流れる。このＭＯＳＦＥＴＭＰ２に流れる電流をＩｃとすると、Ｉｃ＝ＶＯ／ＲＰである。上記ソース接地増幅器のＭＯＳＦＥＴＭＰ２のゲートを駆動する差動アンプＡＭＰ出力電圧は、同様に電流制御発振器ＩＣＯ内のＰチャネルＭＯＳＦＥＴＭＰ１のゲートを駆動しており、従って電流制御発振器ＩＣＯのＰチャネルＭＯＳＦＥＴＭＰ１に流れる電流もＭＯＳＦＥＴＭＰ２同様の電流Ｉｃ＝ＶＯ／ＲＰである。上記ＭＯＳＦＥＴＭＰ１に流れる電流Ｉｃはインバータ回路ＩＮ１〜ＩＮ３より構成されるリングオシレータに供給され電流Ｉｃに相応の発振周波数Ｆosc を出力インバータ回路ＩＮ４を介して出力させる。上記ＭＯＳＦＥＴＭＰ２とＭＰ１は、電流ミラー回路を構成しており、上記同じ電流を流すようにする場合には同じサイズにされる。
【００１２】
上記インバータ回路ＩＮ４を通した発振出力Ｆosc は、分周器１／Ｎを通して位相周波数比較器ＰＦＤに帰還信号ＦＢとして戻り閉ループ（ＰＬＬ）回路を構成する。例えば、帰還信号ＦＢが遅れの場合で、位相周波数比較器ＰＦＤのアップ信号ＵＰがハイレベルの期間では、チャージポンプ回路ＣＰのスイッチＳＵがオン状態となり放電電流ＩｕがＰチャネルＭＯＳＦＥＴＭＰ２を経由してキャパシタＣＬＰに流れる為、出力ＶＯの電圧は上昇する。ＶＯ電圧の上昇により電流制御発振器ＩＣＯの電流も増加し発振周波数は上昇する。発振周波数の上昇は、帰還信号ＦＢの遅れを解消する様作用する。逆に、帰還信号ＦＢが進みの場合で、位相周波数比較器ＰＦＤのダウン信号ＤＷＮがハイレベルの期間では、チャージポンプ回路ＣＰのスイッチＳＤがオン状態となり充電電流Ｉｄが差動アンプＡＭＰの出力電圧の上昇をもたらしてＰチャネルＭＯＳＦＥＴＭＰ２の電流を減少させキャパシタＣＬＰを抵抗ＰＲにより放電させる為、出力ＶＯの電圧は下降する。ＶＯ電圧の下降により電流制御発振器ＩＣＯの電流も減少し発振周波数は低下する。発振周波数の低下は、帰還信号ＦＢの進みを解消する様作用する。
【００１３】
ＰＬＬ回路に用いられるフィルタ回路ＬＰＦには位相差の積分機能に加え比較時の位相差比例成分がＰＬＬ安定性の為に必要である。前記図５のフィルタ回路ＬＰＦではキャパシタＣＬＰが積分機能を抵抗ＲＰ電圧降下が位相差比例成分となる。図１に示した実施例回路にも同様の位相比例成分がある事を以下に説明する。既述の通り出力ＶＯは積分出力を示す。チャージポンプ回路ＣＰの出力からキャパシタＣＬＰに電流が流れている期間、電流は放電電流Ｉｕの時はＰチャネルＭＯＳＦＥＴＭＰ２を経由し、充電電流Ｉｄの時は上記のように抵抗ＲＰを経由して流れる。この為、この期間のみＰチャネルＭＯＳＦＥＴＭＰ２に流れる電流は、フィルタ出力ＶＯで決まる電流（ＶＯ／ＲＰ）に加え、それぞれＩｕ分増加或いはＩｄ分減少する。このＭＯＳＦＥＴＭＰ２に流れる電流は、電流制御発振器ＩＣＯのＭＯＳＦＥＴＭＰ１に反映される。この位相差に等しいパルス幅期間のみ増減する電流成分が位相差比例成分として働き図５の回路と同様の動作を示す。
【００１４】
上記キャパシタＣＬＰの両端と回路の接地電位との間に設けられたスイッチＳ１，Ｓ２は、キャパシタＣＬＰの電荷を放電させ初期値を設定する為に設けられる。ＰＬＬ待機時に上記スイッチＳ１，Ｓ２がオン状態となり、ＰＬＬ動作時はオフ状態にされる。このようなスイッチＳ１，Ｓ２のオン／オフにより、キャパシタＣＬＰが放電された状態でＰＬＬが待機時から活性化されるため活性化後のフィルタ出力初期値（ＶＯ）は、基準電圧ＶＢとなり、且つ基準電圧ＶＢに充電する電流が駆動能力の大きい差動アンプＡＭＰが供給する為に、図５に示した回路のように電流の小さいチャージポンプでの充電する場合に比べ立ち上がりが早くその結果引き込み時間の短縮が期待できる。
【００１５】
電流制御発振器ＩＣＯは、例えば、ＣＭＯＳインバータ回路ＩＮ１〜ＩＮ３により構成されたリングオシレータで構成される。上記ＣＭＯＳインバータ回路ＩＮ１〜ＩＮ３のＰチャネルＭＯＳＦＥＴと電源電圧ＶＤＤとの間に、上記電流Ｉｃに対応した電流が流れるようにされたＰチャネルＭＯＳＦＥＴが設けられ、ＣＭＯＳインバータ回路のＰチャネルＭＯＳＦＥＴと回路の接地電位ＶＳＳとの間には、上記電流Ｉｃに対応した電流が流れるようにされたＮチャネルＭＯＳＦＥＴが設けられ。あるいは、差動増幅回路で反転増幅回路を構成し、差動ＭＯＳＦＥＴの共通ソース側に設けられた電流源ＭＯＳＦＥＴに上記電流Ｉｃに対応した電流が流れるようにされたものが用いられる。この他に、電流制御発振器ＩＯＣは、上記ＰチャネルＭＯＳＦＥＴＭＰ１からの電流Ｉｃで周波数可変の発振回路であれば何であってもよい。
【００１６】
上記フィルタ出力ＶＯは、駆動ＭＯＳＦＥＴＭＰ２と負荷抵抗ＲＰのソース接地増幅器の出力であり、ＰチャネルＭＯＳＦＥＴＭＰ２の駆動能力を充分大きく設計すればその出力ＶＯは、図２に示した特性図のようにＧＮＤレベルからほぼＶＤＤレベルの振幅が得られる。従ってこの振幅に応じた電流変化がＭＯＳＦＥＴＭＰ２に流れゲートを共有するＭＯＳＦＥＴＭＰ１を通して電流制御発振器ＩＣＯにも同様の電流変化として転送される。電流Ｉｃは、（ＶＯ／ＲＰ）で示され抵抗のみで決まり、前記図５等のような従来回路で見られたチャージポンプ回路の出力範囲やＭＯＳＦＥＴのしきい値に制御電圧範囲の縮小は無くなる。電源電圧ＶＤＤがしきい値Ｖth近くまで低下した時、前記図５に示したような従来回路では制御範囲が消滅して動作不能となるのに比べ、この実施例回路は其れでも尚しきい値に近い制御電圧範囲を有する事から低電圧動作に適している。
【００１７】
制御電圧範囲がしきい値電圧Ｖthに依存しない為、ＣＭＯＳ微細ディジタルプロセスにある同世代プロセスでのしきい値Ｖth設定で発生する複数系列において使用可能になり、其々の系列に合わせた再設計が無くなる事で設計工数的に節約できる。つまり、制御電圧範囲を広げるためにＶＩＣを構成する図５に示したＭＯＳＦＥＴＭＮ１を特別なプロセスで形成しなければならないという前記問題を回避することができる。
【００１８】
前記のようなスイッチＳ１，Ｓ２を設けることにより、ＰＬＬ回路が活性化された時、起動用の充電回路を用意する事無くフィルタ出力は基準電圧ＶＢから引き込みを開始する為に引き込み完了時のフィルタ電圧ＶＯとの差分が小さく出来るために引き込み時間の短縮が可能になる。
【００１９】
図３には、この発明に係るＰＬＬ回路の他の一実施例の回路図が示されている。ＰＬＬ回路では逓倍数（Ｎ）に応じてチャージポンプ電流値Ｉｕ，Ｉｄを切り替えて安定性を確保することが前記非特許文献１〜３にて既述されている。このようにチャージポンプ電流を電流制御発振器ＩＣＯの発振電流に連動させるセルフバイアスの場合、ＰＬＬ活性化時にフィルタ容量等動作電位まで充電する起動回路が必要である。この実施例回路は、チャージポンプ電流を電流制御発振器ＩＣＯの電流Ｉｃに連動する様に図１の実施例を変形したものである。
【００２０】
ＰチャネルＭＯＳＦＥＴＭＰ３，ＭＰ４，ＭＰ５及びＮチャネルＭＯＳＦＥＴＭＮ３，ＭＮ４，ＭＮ５で構成されるカレントミラー回路が設けられる。電流制御発振器ＩＣＯの電流Ｉｃのβ倍のチャージポンプ電流をＰチャネルＭＯＳＦＥＴＭＰ３により生成する。このＭＯＳＦＥＴＭＰ３のドレイン電流を、ダイオード形態のＮチャネルＭＯＳＦＥＴＭＭＮ３に流して、このＭＯＳＦＥＴＭＮ３と電流ミラー形態にＮチャネルＭＯＳＦＥＴＭＮ４、ＭＮ５が設けられる。上記ＭＯＳＦＥＴＭＮ４のドレイン電流をダイオード形態のＰチャネルＭＯＳＦＥＴＭＰ４に流して、このＭＯＳＦＥＴＭＰ４と電流ミラー形態にＰＮチャネルＭＯＳＦＥＴＭＰ５が設けられる。そして、上記ＰチャネルＭＯＳＦＥＴＭＰ５をチャージポンプ電流Ｉｄの電流源として用い、上記ＮチャネルＭＯＳＦＥＴＭＮ５をチャージポンプ電流Ｉｕの電流源として用いる。
【００２１】
上記ＰチャネルＭＯＳＦＥＴＭＰ２とＭＰ３のサイズ比を１：βとして、ＭＯＳＦＥＴＭＰ３にβＩｃのような電流が流れるようにする。上記ＮチャネルＭＯＳＦＥＴＭＮ３〜ＭＮ５のサイズ比を等しくし、上記ＰチャネルＭＯＳＦＥＴＭＰ４，ＭＰ５のサイズ比を等しくすることにより、Ｉｄ＝Ｉｕ＝βＩｃのようにすることができる。既に述べたようにＰＬＬ回路が待機時スイッチＳ１，Ｓ２オンによりキャパシタＣＬＰが放電されその後活性化した場合、キャパシタＣＬＰの両電極は基準電圧ＶＢに上昇する。このようなキャパシタＣＬＰの両電極電圧を上昇させる電流は不確定のチャージポンプ電流ではなく、差動アンプＡＭＰ−ＭＯＳＦＥＴＭＰ２から供給されキャパシタＣＬＰの両電極の寄生容量を充電して行なわれる為、起動の為の特別な回路は不要である。
【００２２】
上記フィルタの出力ＶＯが基準電圧ＶＢに上昇すれば、それに対応した電流Ｉｃが形成されて電流制御発振器ＩＣＯが発振動作を開始する。基準電圧ＶＢの値は、差動アンプＡＭＰの動作入力電圧範囲内でフィルタ出力ＶＯの最終値に近い値に設定可能の為、活性化直後からチャージポンプ電流Ｉｄ，Ｉｕは、最終値に近い電流値で引き込み動作を行なう事ができる。一般的には、制御範囲を広くするためにフィルタ出力ＶＯの最終値は、電源電圧ＶＤＤの中点電位付近に設定されるものであるので、上記基準電圧ＶＢも上記中点電圧付近に設定される。これは低い発振周波数より起動してチャージポンプ電流が少ない状態より徐々に増加して引き込み動作をするのに比べ引き込み時間を短くできることを意味する。
【００２３】
図３の実施例では、上記ＰチャネルＭＯＳＦＥＴＭＰ３に対して、α倍にされたＰチャネルＭＯＳＦＥＴＭＰ６とＭＰ７が設けられる。これにより、ＭＯＳＦＥＴＭＰ６には、αＩｄの電流が流れるようにし、ＭＯＳＦＥＴＭＰ７にはαＩｕの電流が流れるようにされる。上記ＭＯＳＦＥＴＭＰ６とＭＰ７には、スイッチＳＤ２、ＳＵ２が設けられる。上記スイッチＳＤ２は、上記位相周波数比較器ＰＦＤのダウン信号ＤＷＮによりスイッチ制御されて、通常はオン状態でダウン信号ＤＷＮがハイレベルにされたときにオフ状態にされる。上記スイッチＳＵ２は、上記位相周波数比較器ＰＦＤのアップ信号ＵＰによりスイッチ制御されて、通常はオフ状態でアップ信号ＵＰがハイレベルにされたときにオン状態にされる。
【００２４】
周波数位相比較器ＰＦＤの出力ＤＷＮが形成されたとき、スイッチＳＤ２がオフ状態にされてリングオシレータの電流がβＩｄだけ減少してリングオシレータの周波数を低くする。逆に、周波数位相比較器ＰＦＤの出力ＵＰが形成されたとき、スイッチＳＵ２がオン状態にされてリングオシレータの電流がβＩｕだけ増加してリングオシレータの周波数を高くする。このようにＬＰＦを介在させないで上記周波数位相比較器ＰＦＤの出力ＤＷＮとＵＰに対応して直接的にリングオシレータの周波数を制御することにより、外来ノイズ等により発振周波数が変動したときのＰＬＬの応答性を改善させることができる。
【００２５】
図４には、この発明に係るＰＬＬ回路の更に他の一実施例の回路図が示されている。この実施例のようにフィルタの出力ＶＯの負荷抵抗には純抵抗Ｒだけでなくダイオード形態のＭＯＳＦＥＴＭＮ６によるＭＯＳＦＥＴダイオード抵抗が併用される。電流制御発振器ＩＣＯの発振周波数は、制御電流の大きくなる領域で飽和傾向の特性を持つ場合が多い。そこで、上記純抵抗Ｒとダイオード形態のＭＯＳＦＥＴＭＮ６とを併用して、その電流変換特性の非直線性により電流−発振周波数を補正してリニア特性を保つようにすることができる。このような負荷抵抗は、前記図３の実施例回路にも適用することができる。
【００２６】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、前記実施例において、スイッチＳ１，Ｓ２は、キャパシタＣＬＰの両電極を短絡するＣＭＯＳスイッチであってもよい。ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴは、それぞれを入れ替えて構成してもよい。例えば、ＰチャネルＭＯＳＦＥＴで差動アンプを構成し、その出力信号をＮチャネルＭＯＳＦＥＴのゲートに供給して、ドレインと電源電圧ＶＤＤとの間に抵抗ＲＰを設けるようにしてもよい。この場合には、上記ＮチャネルＭＯＳＦＥＴに電流ミラー形態にされたＮチャネルＭＯＳＦＥＴを設けてリングオシレータの動作電流を得るようにすればよい。電流ミラー回路により電流増幅してリングオシレータの動作電流を形成するようにしてもよい。この発明は、ＰＬＬ回路を備えた半導体装置に広く利用できる。
【図面の簡単な説明】
【００２７】
【図１】この発明に係るＰＬＬ回路の一実施例を示す回路図である。
【図２】図１のＰＬＬ回路の動作を説明するための特性図である。
【図３】この発明に係るＰＬＬ回路の他の一実施例を示す回路図である。
【図４】この発明に係るＰＬＬ回路の更に他の一実施例を示す回路図である。
【図５】本願発明に先立って検討されたＰＬＬ回路の回路図である。
【図６】図５のＰＬＬ回路の動作を説明するための特性図である。
【符号の説明】
【００２８】
ＭＰ１〜ＭＰ７…ＰチャネルＭＯＳＦＥＴ、ＭＮ１〜ＭＮ６…ＮチャネルＭＯＳＦＥＴと、ＰＦＤ…位相周波数比較器、ＣＰ…チャージポンプ回路、ＬＰＦ＆ＶＩＣ…電圧−電流変換付アクティブフィルタ、ＩＣＯ…電流制御発振器、１／Ｎ…分周回路、ＣＬＰ…キャパシタ、Ｓ１，Ｓ２，ＳＤ，ＳＵ…スイッチ、ＩＮ１〜ＩＮ４…インバータ回路。
【図１】
2008042339.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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