(57)【要約】【課題】半導体膜の自発分極の影響を無くし、オン・オフ比が大きく、保持特性の向上したＭＦＳＦＥＴを備えた半導体記憶装置を提供することにある。【解決手段】強誘電体膜３と半導体膜４との界面をチャネルとする電界効果トランジスタで構成され、強誘電体膜３の分極状態を制御する電圧が印加されるゲート電極２と、チャネルの両端に設けられ、分極状態に応じてチャネルを流れる電流を検出するソース、ドレイン電極５、６とを備えている。半導体膜４は、自発分極を有する材料からなり、自発分極の方向が、強誘電体膜３と半導体膜４との界面に対して平行になっている。【選択図】図１
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【特許請求の範囲】
【請求項１】
強誘電体膜と半導体膜との界面をチャネルとする電界効果トランジスタを備えた半導体記憶装置であって、
前記電界効果トランジスタは、
前記強誘電体膜の分極状態を制御する電圧が印加されるゲート電極と、
前記チャネルの両端に設けられ、前記分極状態に応じて前記チャネルを流れる電流を検出するソース、ドレイン電極と
を備え、
前記半導体膜は、自発分極を有する材料からなり、該自発分極の方向が、前記強誘電体膜と半導体膜との界面に対して平行である、半導体記憶装置。
【請求項２】
前記半導体膜は、前記強誘電体膜上にエピタキシャル成長により形成されたものであり、
前記自発分極の方向は、前記強誘電体膜の結晶配向によって制御されている、請求項１に記載の半導体記憶装置。
【請求項３】
前記半導体膜は、ウルツ鉱型の結晶構造を有し、＜１１-２０＞方向、または＜１-１００＞方向が、前記半導体膜の主面に対して垂直である、請求項１に記載の半導体記憶装置。
【請求項４】
前記半導体膜は、ＺｎＯ、ＧａＮ、ＩｎＮ、またはＩｎＧａＮからなる、請求項３または４に記載の半導体記憶装置。
【請求項５】
前記半導体膜の膜厚は、６０ｎｍ以下である、請求項１記載の半導体記憶装置。
【請求項６】
前記半導体膜のキャリア濃度は、１×１０１７ｃｍ−３以下である、請求項５記載の半導体記憶装置。
【請求項７】
前記強誘電体膜は、正方晶の結晶構造を有するチタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ１−ｘ，Ｔｉｘ）Ｏ３（０≦ｘ≦１）からなり、＜００１＞方向が、前記強誘電体膜の主面に対して垂直である、請求項２に記載の半導体記憶装置。
【請求項８】
前記強誘電体膜の面内の＜１００＞方向と、前記半導体膜の面内の＜１-１０２＞方向とが一致している、請求項７に記載の半導体記憶装置。
【請求項９】
前記強誘電体膜は、菱面晶の結晶構造を有するチタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ１−ｘ，Ｔｉｘ）Ｏ３（０≦ｘ≦１）からなり、＜１００＞方向が、前記強誘電体膜の主面に対して垂直である、請求項２に記載の半導体記憶装置。
【請求項１０】
前記強誘電体膜の面内の＜００１＞方向と、前記半導体膜の面内の＜１-１０２＞方向とが一致している、請求項９に記載の半導体記憶装置。
【請求項１１】
請求項１に記載の半導体記憶装置の製造方法であって、
基板上にゲート電極を形成する工程と、
前記基板上に、前記ゲート電極を覆うように、強誘電体膜及び半導体膜を連続して形成する工程と、
前記半導体膜の表面に、ソース、ドレイン電極を形成する工程と
を有し、
前記半導体膜の自発分極の方向は、前記強誘電体膜の結晶配向によって制御されている、半導体記憶装置の製造方法。
【請求項１２】
前記半導体膜は、前記強誘電体膜上を、エピタキシャル成長により形成される、請求項１１に記載の半導体記憶装置の製造方法。
【請求項１３】
請求項１に記載の半導体記憶装置の製造方法であって、
表面が無極性面になるように切り出された基板を用意する工程と、
前記基板上に、半導体膜をエピタキシャル成長により形成する工程と、
前記半導体膜上に、ソース、ドレイン電極を形成する工程と、
前記半導体膜上に、前記ソース、ドレイン電極を覆うように、強誘電体膜を形成する工程と、
前記強誘電体膜上に、ゲート電極を形成する工程と、
前記強誘電体膜上に、前記ゲート電極を覆うように、絶縁膜を形成する工程と、
前記絶縁膜を、前記ゲート電極の表面が露出するまで平坦化する工程と、
前記平坦化された面を支持基板に接着する工程と、
前記基板を、前記半導体膜が露出するまで除去する工程と
を有する、半導体記憶装置の製造方法。
【請求項１４】
前記基板は、前記半導体膜と同じ材料からなる、請求項１３に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート絶縁膜が強誘電体膜で構成された電界効果トランジスタからなる半導体記憶装置に関する。
【背景技術】
【０００２】
強誘電体を用いた不揮発性メモリには、大きく分けてキャパシタ型と、ゲート絶縁膜を強誘電体膜で構成した電界効果トランジスタ（Field Effect Transistor、ＦＥＴ）型との２種類がある。
【０００３】
キャパシタ型は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）と類似した構造であり、強誘電体キャパシタに電荷を保持し、強誘電体の分極方向によって、情報の０、１状態を区別する。情報を読み出す際に、記憶されていた情報を破壊してしまうため、情報の再書き込み動作が必要となる。そのため、読み出すごとに分極反転させることになり、分極反転疲労が問題となる。また、この構造では分極電荷をセンスアンプで読み出すため、センスアンプの検知限界以上の電荷量（典型的には１００ｆＣ）が必要である。強誘電体は面積あたりの分極電荷が材料固有であり、メモリセルを微細化する場合であっても、同じ材料を使う限り電極面積は一定の大きさが必要である。従って、プロセスルールの微細化に比例してキャパシタサイズを小さくすることは困難であり、大容量化に不適である。
【０００４】
一方、ＦＥＴ型の強誘電体メモリは、強誘電体膜の分極の向きによって変化するチャネルの導通状態を検出することにより情報を読み出すため、非破壊での情報の読み出しが可能である。また、ＦＥＴの増幅作用によって出力電圧振幅を大きくすることができ、スケーリング則に依存した微細化が可能である。そのため、キャパシタ型に比べて飛躍的に微細化することが可能である。
【０００５】
従来、チャネルとなるシリコン基板上にゲート絶縁膜となる強誘電体膜を形成したＦＥＴ型トランジスタが提案されている。この構造は、Metal-Ferroelectric-Semiconductor（ＭＦＳ）型ＦＥＴと呼ばれている。しかしながら、キャパシタ型の強誘電体メモリは１０年程度のデータ保持が可能であるのに対して、従来のＭＦＳＦＥＴでは、数日程度でデータが消失してしまう。これは、良好なシリコン基板と強誘電体膜との界面が得られていないことが原因と考えられる。すなわち、シリコン基板上に強誘電体膜を形成するときに、強誘電体膜の形成温度が高いため、シリコン基板表面の酸化やシリコンへの元素拡散が容易に起こるためと考えられる。
【０００６】
この問題を解決する方法として、半導体層に酸化物半導体を用いたＭＦＳＦＥＴからなる強誘電体メモリが提案されている（非特許文献１、２を参照）。通常、強誘電体膜が酸化物で構成されていることを踏まえると、チャネルに酸化物半導体を用いた積層構造の場合は、シリコンをチャネルとして用いた積層構造と比較して、二酸化シリコンのような酸化層が形成されることはない。そのため、安定した界面状態を得ることが期待できる。
【０００７】
図１４は、チャネルに酸化物半導体を用いたＭＦＳＦＥＴの一般的な構成を示した断面図で、（ａ）は、ゲート電極１０２がチャネル（酸化物半導体膜）１０４の下方に形成されたバックゲート構造のＭＦＳＦＥＴ、（ｂ）は、ゲート電極１０２がチャネル１０４の上方に形成されたトップゲート構造のＭＦＳＦＥＴの構成をそれぞれ示す。ここで、１０１は基板、１０３は強誘電体膜、１０５はソース、ドレイン電極である。
【０００８】
メモリを混載した半導体集積回路の微細化に追随していくためには、選択トランジスタを形成したＣＭＯＳ上に、強誘電体メモリを積層する構造が望ましく、その場合、図１４（ｂ）に示すようなチャネルの上方にゲート電極が配置されたトップゲート型構造よりも、図１４（ａ）に示すようなチャネルの下方にゲート電極が配置されたバックゲート構造の方がよい。バックゲート構造にすれば、ＣＭＯＳとのコンタクトの取り回し領域が縮小でき、メモリセルの面積が低減できるからである。また、バックゲート構造では、強誘電体膜１０３と酸化物半導体膜１０４との積層膜を連続して形成することができるため、より安定した界面状態を得ることが期待できる。
【０００９】
酸化物半導体膜１０４として、非特許文献１では、酸化スズ（ＳｎＯ２）を、非特許文献２では、酸化インジウム錫（ＩＴＯ）を用いている。前者の場合、６０倍のオン・オフ比が得られており、後者の場合には、１０４倍のオン・オフ比を得ている。しかし、いずれの場合も、長時間のデータ保持特性は得られていない。
【００１０】
ところで、酸化亜鉛（ＺｎＯ）は、電子移動度が他の酸化物半導体と比較して大きいため、ＺｎＯをＭＦＳＦＥＴのチャネルに用いた場合、大きなオン電流が得られ、オン・オフ比が大きくなり、メモリとしての読み出しマージンが広がることが期待できる。しかしながら、実際には、ＺｎＯ膜をチャネルに用いた場合にも、９０倍程度のオン・オフ比、１０４秒以下の保持時間しか得られていない（非特許文献３を参照）。
【非特許文献１】アプライド・フィジックス・レターズ（Applied Physics Letters）Ｖｏｌ. ６８、１９９６年６月１７日、ｐ．３６５０〜３６５２
【非特許文献２】アプライド・フィジックス・レターズ（Applied Physics Letters）（Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒｓ）  Ｖｏｌ．８６  ２００５年４月  ｐ．１６２９０２−１〜１６２９０２−３
【非特許文献３】ジャパニーズ・ジャーナル・オブ・アプライド・フィジックス（Japanese Journal of Applied Physics）Ｖｏｌ．４８、２００６年１２月、ｐ．Ｌ１２６６〜Ｌ１２６９
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上述したように、酸化物半導体に、電子移動度の大きなＺｎＯを用いても、それほど大きなオン・オフ比は得られず、保持時間も短い。本発明者等は、この原因について鋭意検討を行った結果、以下のようなＺｎＯ固有の特性に起因する課題に気がついた。
【００１２】
すなわち、ＺｎＯはウルツ型結晶構造の極性半導体であり、結晶のｃ軸方向（＜０００１＞方向）に自発分極（約５ｍＣ/ｃｍ２）を有するため、結晶内で電荷に偏りが生じる。そのため、図１５に示すように、ｃ軸に垂直な（０００１）面、即ちｃ面（酸素面で終端された面を−ｃ面、亜鉛面で終端された面を＋ｃ面という）は、極性面となり、−ｃ面に垂直な方向に向いた自発分極が生じる。
【００１３】
一方、図１４（ａ）に示したバックゲート構造のＭＦＳＦＥＴでは、酸化物半導体膜１０４は、強誘電体膜１０３上をエピタキシャル成長させて形成される。チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ１−ｘ,Ｔｉｘ）Ｏ３；０≦ｘ≦１）、ＰＺＴ）に代表される強誘電体膜１０３は、通常、配向制御が容易な、（１１１）配向した白金（Ｐｔ）、イリジウム、ストロンチウム酸ルテニウム（ＳｒＲｕＯ３：ＳＲＯ）電極１０２上に形成される。これらの電極１０２上にＰＺＴ膜１０３を成長させると、（１１１）配向したＰＺＴ膜１０３が得られやすい。この（１１１）配向したＰＺＴ膜１０３上に、ＺｎＯ膜１０４をエピタキシャル成長させると、図１６のＸ線回に示されるように、（０００２）配向（ｃ軸配向）されたＺｎＯ膜１０４が得られる。これは、ＰＺＴ膜１０３の（１１１）面の原子配列が正三角形の周期を有するため、ＺｎＯ膜１０４においても、同じように、原子配列が正三角形の周期をもつ（０００２）面が配向しやすいためと考えられる。また、通常は、酸化物基板上にｃ軸配向したＺｎＯ膜１０４を形成した場合、−ｃ面が膜表面側に向いたＺｎＯ膜１０４が形成される。それ故、ＺｎＯ膜１０４の表面側に向いた自発分極が生じることになる。
【００１４】
このような向きに自発分極が生じていると、ＺｎＯ膜１０４内に電荷の偏りが生じ、強誘電体膜１０３との界面側の電子が少なくなる。すなわち、強誘電体膜１０３の分極によって、強誘電体膜１０３／半導体膜１０４界面に電子が誘起されているとき（オン状態）、界面付近に集まる電荷（電子）が少なくなる方向に、ＺｎＯ膜１０４の自発分極が働く。そのため、オン電流が低下し、保持時間が減少するものと考えられる。
【００１５】
本発明は、かかる知見に基づきなされたもので、その主な目的は、半導体膜の自発分極の影響を無くし、オン・オフ比が大きく、保持特性の向上したＭＦＳＦＥＴを備えた半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１６】
上記の目的を達成するため、本発明に係る半導体記憶装置は、強誘電体膜と半導体膜との界面をチャネルとする電界効果トランジスタにおいて、無極性面に配向した半導体膜をチャネルに用いた構成を採用する。
【００１７】
すなわち、本発明に係る半導体記憶装置は、強誘電体膜と半導体膜との界面をチャネルとする電界効果トランジスタを備えた半導体記憶装置であって、電界効果トランジスタは、強誘電体膜の分極状態を制御する電圧が印加されるゲート電極と、チャネルの両端に設けられ、分極状態に応じてチャネルを流れる電流を検出するソース、ドレイン電極とを備え、半導体膜は、自発分極を有する材料からなり、自発分極の方向が、強誘電体膜と半導体膜との界面に対して平行であることを特徴とする。
【００１８】
このような構成により、強誘電体膜の面に対して、半導体膜の自発分極が垂直な方向に向いているため、自発分極による強誘電体膜の分極の減少を抑制することができ、これにより、オン・オフ比が大きく、保持特性の向上したＭＦＳＦＥＴを備えた半導体記憶装置を得ることができる。
【００１９】
ある好適な実施形態において、半導体膜は、強誘電体膜上にエピタキシャル成長により形成されたものであり、自発分極の方向は、強誘電体膜の結晶配向によって制御されている。
【００２０】
このような構成により、半導体膜の自発分極の方向を容易に制御することができるとともに、強誘電体膜と半導体膜との界面を良好な状態にすることができ、より保持特性の向上した半導体記憶装置を得ることができる。
【発明の効果】
【００２１】
本発明の半導体記憶装置によれば、半導体膜の自発分極による強誘電体膜の分極の減少を抑制することができ、オン・オフ比が大きく、保持特性の向上したＭＦＳＦＥＴを備えた半導体記憶装置を実現することができる。
【発明を実施するための最良の形態】
【００２２】
以下に、本発明の実施の形態について、図面を参照しながら説明する。以下の図面においては、説明の簡略化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。
【００２３】
（第１の実施形態）
図１は、本発明の第１の実施形態における半導体記憶装置の構成を模式的に示した断面図である。
【００２４】
図１に示すように、本実施形態における半導体記憶装置は、強誘電体膜３と半導体膜４との界面をチャネルとする電界効果トランジスタで構成されており、強誘電体膜３の分極状態を制御する電圧が印加されるゲート電極２と、チャネルの両端に設けられ、分極状態に応じてチャネルを流れる電流を検出するソース、ドレイン電極５、６とを備えている。そして、半導体膜４は、自発分極を有する材料からなり、自発分極の方向が、強誘電体膜３と半導体膜４との界面に対して平行になっている。
【００２５】
本実施形態において、半導体膜４は、ウルツ鉱型の結晶構造を有するＺｎＯ膜からなり、半導体膜４の結晶配向は、＜１１-２０＞方向、または＜１-１００＞方向が、半導体膜４の主面に対して垂直になるように制御されている。これにより、半導体膜４の自発分極の方向は、強誘電体膜３と半導体膜４との界面に対して平行となり、自発分極による強誘電体膜３の分極の減少を抑制することができる。
【００２６】
すなわち、図２（ａ）、（ｂ）に示すように、強誘電体膜３の分極方向７３に対して、半導体膜４の自発分極の方向が同じ場合には、図２（ａ）に示す空乏状態では、強誘電体膜３の分極７３が減衰し、また、図２（ｂ）に示す蓄積状態では、蓄積電荷である電子７４が消失する。これに対して、半導体膜４の自発分極の方向が、強誘電体膜３と半導体膜４との界面に対して平行になっている場合には、図２（ｃ）に示す空乏状態でも、強誘電体膜３の分極７３は減衰せず、また、図２（ｄ）に示す蓄積状態でも、蓄積電荷である電子７４は保持される。
【００２７】
次に、本実施形態における半導体記憶装置の具体的な構成を、図３（ａ）〜（ｄ）に示した工程断面図を参照しながら説明する。
【００２８】
まず、図３（ａ）に示すように、（１００）面に切り出されたチタン酸ストロンチウム（ＳｒＴｉＯ３：ＳＴＯ）からなる基板１上に、パルスレーザ堆積（ＰＬＤ）法により、基板温度を７００℃にした状態で、厚さ３０ｎｍ程度のルテニウム酸ストロンチウム（ＳｒＲｕＯ３：ＳＲＯ）からなるゲート電極２を形成する。さらに、ＳＲＯ膜２を、７００℃、１気圧の酸素雰囲気の炉でアニール処理を施した後、ＳＲＯ膜２上に、ＰＬＤ法により、７００℃の基板温度で、厚さ４５０ｎｍ程度のＰＺＴからなる強誘電体膜３を形成する。
【００２９】
ここで、ＰＬＤのターゲット焼結体の組成は、Ｐｂ：Ｚｒ：Ｔｉ＝１：０.５２：０.４８である。この組成においては、ＰＺＴ膜３は、通常、正方晶と菱面晶が混在しているが、本実施形態では、立方晶系のＳＴＯ基板１を使用しており、Ｘ線回折測定においても正方晶と菱面晶ピークが分離できないことから、ＰＺＴ膜３は、正方晶で、＜００１＞方向に配向していると思われる。さらに、図４（ａ）に示すように、電子線後方散乱回折（ＥＢＳＤ）法により、ＳＴＯ基板１、ＳＲＯ膜２、ＰＺＴ膜３の面内の結晶方位をそれぞれ観測したところ、面内に全て方位の揃った４回対称の極点図（図４（ｂ）〜（ｄ）の３１、３２、３３に対応）が得られたことから、ＰＺＴ膜３は、良好なエピタキシャル膜であることが分かる。
【００３０】
次に、図３（ｂ）に示すように、ＰＬＤ装置の同一チャンバー内において、基板温度を４００℃にした状態で、厚さ３０ｎｍ程度のｎ型のＺｎＯからなる半導体膜４を形成する。ここで、半導体膜４の膜厚は、６０ｎｍ以下（より好ましくは３０ｎｍ以下）とすると、結晶性を劣化させずに形成が可能となり、キャリア濃度を１×１０１７ｃｍ-３以下（１×１０１６ｃｍ-３以下）にすることができる。このように、半導体膜４としては極めてキャリア濃度が低い膜が得られるため、イントリンシックに高い抵抗値が得られ、トランジスタを動作させてとき、オフ時の電流が低減できる。そのため、高いオン・オフ比を得ることが期待できる。
【００３１】
この方法で形成したＺｎＯ膜４は、図５に示すように、Ｘ線回折法による結晶配向の観察により、ＰＺＴ膜３の（００１）面の配向の影響を受けて、＜１１−２０＞方向を向いていることが分かる。この結晶方位は、極性を有するｃ軸方向（＜０００１＞方向）から９０度傾いており、無極性面が配向していることを示している。さらに、図６に示すように、断面透過型電子顕微鏡（断面ＴＥＭ）により、断面構造を観察したところ、界面は乱れることなく、ＰＺＴ膜３とＺｎＯ膜４との結晶格子は整合していることが分かる。
【００３２】
さらに、図７（ａ）、（ｂ）に示したＰＺＴ領域４１、及びＺｎＯ／ＰＺＴ領域４２の電子線回折像を合成して取得した回折像４３（図７（ｃ））が、ＰＺＴ膜３の＜１００＞方向と、ＺｎＯ膜４の＜１−１０２＞方向がそれぞれ揃っていることから、ＺｎＯ膜４は、ＰＺＴ膜３に対してエピタキシャル成長していることが分かる。
【００３３】
次に、図３（ｃ）に示すように、素子領域以外のＺｎＯ膜４をエッチングに除去した後、レジスト膜２２をパターニングして、基板１上に、電子線蒸着法により、厚さ３０ｎｍ程度のＴｉ膜５、及び厚さ６０ｎｍ程度のＰｔ膜６を形成する。
【００３４】
最後に、図３（ｄ）に示すように、レジスト膜２２を除去することにより、ＺｎＯ膜４上に、Ｔｉ膜５／Ｐｔ膜６の積層膜からなるソース、ドレイン電極を形成して、図１に示した半導体記憶装置を完成する。
【００３５】
本実施形態によれば、強誘電体膜３の結晶配向を制御することによって、その上にエピタキシャル成長で形成した半導体膜４の＜１１-２０＞方向、または＜１-１００＞方向が、半導体膜４の主面に対して垂直になるように制御することができる。これにより、半導体膜４の自発分極の方向を容易に制御することができ、自発分極による強誘電体膜３の分極の減少を抑制することができる。
【００３６】
また、強誘電体膜３に対して半導体膜４をエピタキシャル成長させることにより、半導体膜４の粒界がなくなるため、キャリアの粒界散乱が抑えられ、オン時の電流を増加させることができる。これにより、オン・オフ比が大きくなり、メモリとしての読み出しマージンを広げることができる。
【００３７】
また、ＺｎＯ膜４の形成温度は、通常、４００℃〜１，０００℃程度であり、ＰＺＴ膜３の形成温度は、通常、５５０℃〜７００℃程度であるため、形成温度を選べば、バックゲート型構造でも、良好な強誘電体膜３／半導体膜４の界面、及び良好な結晶性の強誘電体膜３、半導体膜４を得ることができる。
【００３８】
また、ＰＺＴ膜３が正方晶の場合には＜００１＞方向、菱面晶の場合には＜１００＞方向を、基板１に垂直になるように制御することによって、ＰＺＴ膜の分極方向が膜面垂直に向き、強誘電体膜３の残留分極値の差を、例えば、２Ｐｒ＝４０〜７０ｍＣ/ｃｍ２程度に大きくすることができる。これにより、多数の電荷（例えば、面電荷密度＝２×１０１４ｃｍ−２程度）を誘起することができ、オン電流の増加が期待できる。
【００３９】
また、ウルツ鉱型構造のＺｎＯ膜４の＜１１-２０＞方向が、基板に垂直である場合、ＺｎＯ膜４が無極性面に配向するだけでなく、ＰＺＴ膜３との格子整合性がよくなり、界面準位を低減することができ、これにより、オン電流を増加させることができる。
【００４０】
ここで、正方晶のＰＺＴ膜３の面内の＜１００＞方向と、ＺｎＯ膜４の面内の＜１-１０２＞方向とは、概ね一致していることが好ましい。あるいは、菱面晶のＰＺＴ膜３の面内の＜００１＞方向と、ＺｎＯ膜４の面内の＜１-１０２＞方向とは、概ね一致していることが好ましい。このようにすると、面内の結晶方位が揃い、界面準位が低減できる。また、エピタキシャル成長になるため、結晶粒界がなくなり、粒界散乱が抑制できることから、オン電流を増加させることができる。
【００４１】
また、ＰＺＴ膜３は、ランタン（Ｌａ）、ニオブ（Ｎｂ）、バナジウム（Ｖ）、タングステン（Ｗ）、プラセオジウム（Ｐｒ）、サマリウム（Ｓｍ）等の元素を添加したＰＺＴ膜を用いてもよい。他元素の添加により、結晶化温度が下げられるため、低温形成が可能になるとともに、繰り返し分極反転疲労を低減する効果も得られる。また、ＺｎＯ膜４は、マグネシウム（Ｍｇ）、ガリウム（Ｇａ）、Ａｌ（アルミニウム）等の元素を添加したものを用いてもよい。これにより、キャリア濃度が自由に制御でき、スイッチング状態を制御できるようになる。また、半導体膜４として、ＺｎＯ膜以外に、ウルツ鉱型構造の窒化ガリウム（ＧａＮ）や窒化インジウム（ＩｎＮ）あるいはその混晶を用いてもよい。また、ＳＲＯ膜２、ＰＺＴ膜３、ＺｎＯ膜４の堆積方法として、ＰＬＤ法以外に、有機金属化学気相堆積（ＭＯＣＶＤ）法やスパッタ法、分子線エピタキシー（ＭＢＥ）法などを用いてもよい。
【００４２】
本実施形態における製造方法で形成したＰＺＴ膜３に直接Ｔｉ膜５／Ｐｔ膜６からなる電極を形成して、ＰＺＴ膜３の分極特性を調べたところ、ＳＲＯ膜２および電極間に±１０Ｖの電圧を印加して得られた残留分極値の差（２Ｐｒ）は５９μＣ／ｃｍ２であった。ＰＺＴ膜３の膜厚方向の結晶配向が、分極方向である＜００１＞方向であるため、大きな残留分極値が得られている。
【００４３】
次に、本実施形態における半導体記憶装置のサブスレッショルド特性について、図８、図９を参照しながら説明する。
【００４４】
図８に示すように、ゲート電極２の端子５１にゲート電圧Ｖｇを印加し、ソース電極５、６の端子５２を接地し、ドレイン電極６、５の端子５３にドレイン電圧Ｖｄ＝１Ｖを印加して、ドレイン電流Ｉｄを測定した。図９は、その結果を示したグラフで、−１０Ｖから＋１０ＶにＶｇをスキャンした場合と、＋１０Ｖから−１０ＶにＶｇをスキャンした場合では、ドレイン電流が異なる軌跡（ヒステリシス）を描く。Ｖｇ＝０Ｖにおける各ドレイン電流は、１ｎＡ以下、及び１μＡ以上であり、３桁以上の電流比が得られている。
【００４５】
ゲート電極２への電圧印加を切断した状態でも電流値に違いが生じているのは、強誘電体膜３の残留分極によって界面電荷の空乏／蓄積が保持されているからである。すなわち、図１０（ａ）に示すように、ゲート電極２に負電圧を印加したとき、強誘電体膜３の分極は下向きとなり、分極に反発してキャリアが追い払われ、半導体膜４（チャネル）全体が空乏化して高抵抗になっているのに対し、図１０（ｂ）に示すように、ゲート電極２に正電圧を印加したとき、強誘電体膜３の分極は上向きとなり、分極密度に対応した密度のキャリアが界面に誘起され、電荷蓄積状態となって低抵抗になっているからである。
【００４６】
実際に、ＺｎＯ膜のキャリア密度は、ホール測定より４．７×１０１８ｃｍ−３であり、ＺｎＯ膜４の膜厚が３０ｎｍの場合、面電荷密度は１．５×１０１２ｃｍ−２となる。この値は、ＰＺＴ膜の残留分極値に対応する面電荷密度（２×１０１４ｃｍ−２）と比較して十分に小さいため、ＺｎＯ膜は完全に空乏化する。さらに、このドレイン電流の大、小を２値データ”１”、”０”に対応させることにより、メモリとして機能する。しかも、電圧を切断した状態であっても、強誘電体膜の残留分極は保存されるため、不揮発性メモリを実現できる。
【００４７】
図１１は、オン・オフ比の保持時間を測定した結果を示したグラフで、曲線６１は、本実施形態における半導体記憶装置の場合、曲線６２は、従来の半導体記憶装置の場合をそれぞれ示す。なお、オン・オフ比は、パルス幅５００ナノ秒、パルス電圧＋１０Ｖ、−１０Ｖをそれぞれゲート電極に印加した後、ゲートをゼロバイアス状態にて、０．１Ｖのドレイン電圧を印加して、ドレイン電流を測定して行った。図１１の曲線６１に示すとおり、室温下で１６時間放置した後でも、４桁以上のオン・オフ比を維持しており、従来よりも保持特性が大幅に向上していることが分かる。
【００４８】
（第２の実施形態）
第１の実施形態では、半導体膜４の結晶配向（自発分極の方向）を、強誘電体膜３の結晶配向によって制御したが、強誘電体膜３の結晶配向を定めるには、特定の結晶構造、及び結晶配向を有する基板を用いる必要がある。本実施形態においては、基板の種類に制約を受けずに、結晶配向が所定の方向に制御された半導体膜を備えた半導体記憶装置の製造方法を提供する。
【００４９】
図１２（ａ）〜図１３（ｄ）は、本実施形態における半導体記憶装置の製造方法を模式的に示した工程断面図である。
【００５０】
まず、図１２（ａ）に示すように、（１１−２０）面（無極性面）に切り出されたＺｎＯ基板８１上に、ＰＬＤ法により、基板温度を８００℃にした状態で、厚さ２０ｎｍのＭｇＺｎＯ膜８２、厚さ３０ｎｍのＺｎＯ膜８３を連続的に成長する。これらは、基板８１の面方位と同一方位に結晶成長するように制御されている。
【００５１】
次に、図１２（ｂ）に示すように、レジスト膜９１をパターニングした後、電子線蒸着法にて、厚さ５０ｎｍのＰｔ膜８４を形成する。その後、レジスト膜９１を除去することによって、図１２（ｃ）に示すように、ＺｎＯ膜８３上の所定の位置に、ソース・ドレイン電極８４を形成する。
【００５２】
次に、図１２（ｄ）に示すように、ＰＬＤチャンバーを大気に開放することなく、ＺｎＯ膜８３上に、ソース・ドレイン電極８４を覆うように、６３０℃の基板温度で、厚さ４５０ｎｍのＰＺＴ膜８５を形成する。ＰＬＤのターゲット焼結体の組成は、Ｐｂ：Ｚｒ：Ｔｉ＝１：０.３０：０.７０である。この組成においては、ＰＺＴは完全に正方晶であり、ＰＬＤのターゲット焼結体の組成がＰｂ：Ｚｒ：Ｔｉ＝１：０.５２：０.４８のものを用いるよりも、ＺｎＯ膜８３の（１−１０２）面と、ＰＺＴ膜８５の（００１）面の格子不整合が小さくなり、界面準位が低減される。
【００５３】
次に、図１２（ｅ）に示すように、ＰＺＴ膜８５上にレジスト膜９２をパターニングした後、電子線蒸着法にて、厚さ６０ｎｍのＰｔ膜８６を形成する。その後、レジスト膜９２を除去することによって、図１２（ｆ）に示すように、ＰＺＴ膜８５上の所定の位置に、ゲート電極８６を形成する。なお、ゲート電極８６は、ソース、ドレイン電極８４の一部とオーバーラップするように形成される。
【００５４】
次に、図１３（ａ）に示すように、スパッタ法を用いて、保護膜となるＡｌＮ膜８７を３００ｎｍ堆積する。ＡｌＮ膜は水素を透過させないため、ＰＺＴ膜８５やＺｎＯ膜８３の劣化を防ぐことができる。その後、図１３（ｂ）に示すように、ＡｌＮ膜８７を、化学機械研磨（ＣＭＰ）によって、ゲート電極８６が露出するまで平坦化する。
【００５５】
次に、図１３（ｃ）に示すように、ウェハボンディング装置を用いて、ゲート電極８６が露出した面に、導電性の支持基板８８を接着する。
【００５６】
最後に、図１３（ｄ）に示すように、ＣＭＰによって、ＺｎＯ基板８１をＭｇＺｎＯ膜８２に達するまで削り取り、さらに、ＭｇＺｎＯ膜８２及びＺｎＯ膜８３の一部をエッチングして、ソース、ドレイン電極８４へのコンタクトウィンドウを形成する。
【００５７】
このような方法を用いることによって、支持基板８８を自由に選択することができる。また、ウェハボンディングを用いているため、ＣＭＯＳ上に直接メモリ部分を形成しても、ＣＭＯＳに対する熱バジェットによる劣化は起こらない。そのため、ＣＭＯＳコンタクト部のシリサイド材料に、ニッケルシリサイドを用いるような６５ｎｍ以降の微細なプロセスノードにも、メモリとして混載することが可能となる。また、ＭｇＺｎＯ膜８２は、基板８１を除去する際のストッパになるとともに、ＺｎＯ膜８３に対する電子障壁層としても機能する。これにより、チャネル（ＺｎＯ膜８３）が３０ｎｍ以下の薄膜の場合、チャネル内に電子を閉じ込める効果が期待できるため、チャネルを流れる電流損失を抑制することができる。
【００５８】
ここで、支持基板８８は、ゲート電極８６が駆動回路と接続さえできれば、ガラス、プラスチックなどの絶縁性基板でもよい。また、ＣＭＯＳが形成されている基板でもよく、これによって、ロジックとの混載が可能になる。
【００５９】
また、基板８１は、（１１−２０）面、または（１−１００）面など無極性面が切り出されたＳｃＡｌＭｇＯ４（ＳＣＡＭ）基板、ＳｉＣ基板、あるいはサファイア基板を用いてもよい。
【００６０】
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。
【産業上の利用可能性】
【００６１】
本発明は、ゲート絶縁膜が強誘電体膜で構成された電界効果トランジスタからなる半導体記憶装置に有用である。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１の実施形態における半導体記憶装置の構成を示した断面図である。
【図２】本発明における半導体膜の自発分極の方向と、チャネル状態との関係を示した図で、（ａ）、（ｂ）は、極性面配向の場合、（ｃ）、（ｄ）は、無極性面配向の場合を示した図である。
【図３】（ａ）〜（ｄ）は、本発明の第１の実施形態における半導体記憶装置の製造方法を示した工程断面図である。
【図４】（ａ）は、本発明の第１の実施形態における半導体記憶装置の電子線後方散乱回折の測定図で、（ｂ）〜（ｄ）は、ＳＴＯ基板、ＳＲＯ膜、ＰＺＴ膜の各回折パターンを示した図である。
【図５】本発明の第１の実施形態における半導体記憶装置のＸ線回折パターンを示した図である。
【図６】本発明の第１の実施形態における半導体記憶装置の断面電子線顕微鏡写真である。
【図７】（ａ）〜（ｃ）は、本発明の第１の実施形態における半導体記憶装置の電子線回折パターンを示した図である。
【図８】本発明の第１の実施形態における半導体記憶装置のサブスレッショルド特性を測定する回路の構成を示した図である。
【図９】本発明の第１の実施形態における半導体記憶装置のサブスレッショルド特性を示したグラフである。
【図１０】本発明の第１の実施形態における半導体記憶装置の書き込み動作を示した図で、（ａ）は、空乏状態を形成した図、（ｂ）は蓄積状態を形成した図である。
【図１１】本発明の第１の実施形態における半導体記憶装置の電荷保持特性を示したグラフである。
【図１２】（ａ）〜（ｆ）は、本発明の第２の実施形態における半導体記憶装置の製造方法を示した工程断面図である。
【図１３】（ａ）〜（ｄ）は、本発明の第２の実施形態における半導体記憶装置の製造方法を示した工程断面図である。
【図１４】従来のＭＦＳＦＥＴの強誘電体メモリの構成を示した図で、（ａ）はバックゲート型構造の断面図、（ｂ）はトップゲート型構造の断面図である。
【図１５】従来のＺｎＯの結晶構造を示した図である。
【図１６】従来のＰＺＴ膜上に形成されたＺｎＯ膜のＸ線回折パターンを示した図である。
【符号の説明】
【００６３】
１      基板（ＳＴＯ基板）
２      ゲート電極（ＳＲＯ膜）
３      強誘電体膜（ＰＺＴ膜）
４      半導体膜（ＺｎＯ膜）
５、６  ソース、ドレイン電極（Ｔｉ膜／Ｐｔ膜）
２２    レジスト膜
８１    ＺｎＯ基板
８２    ＭｇＺｎＯ膜
８３    半導体膜（ＺｎＯ膜）
８４    ソース、ドレイン電極（Ｐｔ膜）
８５    強誘電体膜（ＰＺＴ膜）
８６    ゲート電極（Ｐｔ膜）
８７    ＡｌＮ膜
８８    支持基板
【図１】
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【図２】
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【図３】
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【図５】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図４】
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【図６】
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【図７】
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