(57)【要約】【課題】パワーダウン時のリーク電流が抑制されるインバータアンプの提供。【解決手段】入力端子とバイアス供給回路との間にパワーダウン時リーク電流抑制用トランジスタを設ける。【選択図】図４
2008131528.tif 000002
【特許請求の範囲】
【請求項１】
入力端子と、
パワーダウン時リーク電流抑制用トランジスタと、
バイアス供給回路と、
インバータ回路と、
電源部と、
出力端子と
を具備し、
前記バイアス供給回路と、前記入力端子と、前記インバータ回路と、前記出力端子とはこの順番に直列に接続されており、
前記入力端子と前記バイアス供給回路とは前記パワーダウン用スイッチトランジスタを介して接続されており、
前記電源部は、前記バイアス供給回路と、前記インバータ回路と、パワーダウン時リーク電流抑制用トランジスタとに接続されており、
前記電源部が電力を供給しないパワーダウン時には、前記入力端子と前記バイアス供給回路とを接続する経路を流れるリーク電流を、前記パワーダウン時リーク電流抑制用トランジスタが抑制する
インバータアンプ。
【請求項２】
請求項１記載のインバータアンプにおいて、
前記パワーダウン時リーク電流抑制用トランジスタは、
Ｎ型ＭＯＳ−ＦＥＴであり、
前記Ｎ型ＭＯＳ−ＦＥＴのゲートは、前記電源部に接続されており、
前記Ｎ型ＭＯＳ−ＦＥＴは、前記電源部から前記バイアス供給回路および前記インバータ回路への電力供給に連動して、入力端子とバイアス供給回路とを導通し、
前記Ｎ型ＭＯＳ−ＦＥＴは、前記電源部から前記バイアス供給回路および前記インバータ回路への電源切断に連動して、入力端子とバイアス供給回路とを絶縁する
インバータアンプ。
【請求項３】
請求項１または２に記載のインバータアンプにおいて、
前記パワーダウン時リーク電流抑制用トランジスタは、
閾値電圧が０ボルトのネイティブデプレッションＮ型ＭＯＳ−ＦＥＴである
インバータアンプ。
【請求項４】
請求項１乃至３のいずれかに記載のインバータアンプにおいて、
前記バイアス供給回路と、前記インバータ回路とはそれぞれ、閾値電圧が等しいＣＭＯＳインバータを具備する
インバータアンプ。
【請求項５】
入力端子と、
パワーダウン時リーク電流抑制用トランジスタと、
バイアス供給回路と、
シュミットトリガ回路と、
電源部と、
出力端子と
を具備し、
前記バイアス供給回路と、前記入力端子と、前記シュミットトリガ回路と、前記出力端子とはこの順番に直列に接続されており、
前記入力端子と前記バイアス供給回路とは前記パワーダウン用スイッチトランジスタを介して接続されており、
前記電源部は、前記バイアス供給回路と、前記シュミットトリガ回路と、パワーダウン時リーク電流抑制用トランジスタとに接続されており、
前記電源部が電力を供給しないパワーダウン時には、前記入力端子と前記バイアス供給回路とを接続する経路を流れるリーク電流を、前記パワーダウン時リーク電流抑制用トランジスタが抑制する
インバータアンプ。
【請求項６】
請求項５記載のインバータアンプにおいて、
前記パワーダウン時リーク電流抑制用トランジスタは、
Ｎ型ＭＯＳ−ＦＥＴであり、
前記Ｎ型ＭＯＳ−ＦＥＴのゲートは、前記電源部に接続されており、
前記Ｎ型ＭＯＳ−ＦＥＴは、前記電源部から前記バイアス供給回路および前記インバータ回路への電力供給に連動して、入力端子とバイアス供給回路とを導通し、
前記Ｎ型ＭＯＳ−ＦＥＴは、前記電源部から前記バイアス供給回路および前記シュミットトリガ回路への電源切断に連動して、入力端子とバイアス供給回路とを絶縁する
インバータアンプ。
【請求項７】
請求項５または６に記載のインバータアンプにおいて、
前記パワーダウン時リーク電流抑制用トランジスタは、
閾値電圧が０ボルトのネイティブデプレッションＮ型ＭＯＳ−ＦＥＴである
インバータアンプ。
【請求項８】
請求項５乃至７のいずれかに記載のインバータアンプにおいて、
前記バイアス供給回路と、前記シュミットトリガ回路とはそれぞれ、閾値電圧が等しいＣＭＯＳインバータを具備する
インバータアンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はインバータアンプに係り、特にＣＭＯＳ−ＦＥＴを用いたインバータアンプに係る発明である。
【背景技術】
【０００２】
特許文献１には、インバータ型増幅器に係る発明が開示されている。
特許文献１発明のインバータ型増幅器は、増幅器本体と、バイアス回路と、インピーダンス素子とを備えて成る。ここで、増幅器本体は、一対の動作電源の間に第１のインバータと第１のパワーダウン用スイッチトランジスタとを直列接続で備えている。バイアス回路は、増幅器本体の動作点の電圧を形成する。インピーダンス素子は、バイアス回路の出力端子と第１のインバータの入力端子との接続経路に配置されている。
【０００３】
【特許文献１】特開平７−２０２５９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
内部に寄生ダイオードが存在するＭＯＳ−ＦＥＴを具備するバイアス供給回路では、たとえ電源が切断されていても、インバータアンプの入力端子に交流電圧が入力されると、リーク電流が発生してしまう。特に、バッテリーの電力消費を少しでも節約したいモバイル端末機器においては、パワーダウン時のリーク電流は重大な電力ロスにつながる。
【課題を解決するための手段】
【０００５】
以下に、（発明を実施するための最良の形態）で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、（特許請求の範囲）の記載と（発明を実施するための最良の形態）との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、（特許請求の範囲）に記載されている発明の技術的範囲の解釈に用いてはならない。
【０００６】
本発明のインバータアンプは、入力端子（１１）と、パワーダウン時リーク電流抑制用トランジスタ（２１）と、バイアス供給回路（３０）と、インバータ回路（４０）と、電源部と、出力端子（１２）とを具備する。バイアス供給回路（３０）と、入力端子（１１）と、インバータ回路（４０）と、出力端子（１２）とはこの順番に直列に接続されており、入力端子（１１）とバイアス供給回路（３０）とはパワーダウン用スイッチトランジスタ（２１）を介して接続されている。電源部は、バイアス供給回路（３０）と、インバータ回路（４０）と、パワーダウン時リーク電流抑制用トランジスタ（２１）とに接続されている。電源部が電力を供給しないパワーダウン時には、入力端子（１１）とバイアス供給回路（３０）とを接続する経路を流れるリーク電流を、パワーダウン時リーク電流抑制用トランジスタ（２１）が抑制する。
【０００７】
本発明のインバータアンプは、入力端子（１１）と、パワーダウン時リーク電流抑制用トランジスタ（２１）と、バイアス供給回路（３０）と、シュミットトリガ回路（５０）と、電源部と、出力端子（１２）とを具備する。バイアス供給回路（３０）と、入力端子（１１）と、シュミットトリガ回路（５０）と、出力端子（１２）とはこの順番に直列に接続されており、入力端子（１１）とバイアス供給回路（３０）とはパワーダウン用スイッチトランジスタ（２１）を介して接続されている。電源部は、バイアス供給回路（３０）と、シュミットトリガ回路（４０）と、パワーダウン時リーク電流抑制用トランジスタ（２１）とに接続されている。電源部が電力を供給しないパワーダウン時には、入力端子（１２）とバイアス供給回路（３０）とを接続する経路を流れるリーク電流を、パワーダウン時リーク電流抑制用トランジスタ（２１）が抑制する。
【発明の効果】
【０００８】
インバータアンプの入力端子とバイアス供給回路とを、パワーオフ時リーク電流抑制用トランジスタを介して接続することによって、パワーオフ時リーク電流が抑制され、特にモバイル端末のバッテリーの電力がより効率良く使用される。
【発明を実施するための最良の形態】
【０００９】
添付図面を参照して、本発明によるインバータアンプを実施するための最良の形態を以下に説明する。
【００１０】
（第１の実施形態）
本発明の第１の実施形態を説明する前に、まずはその前段階となる従来技術によるインバータアンプについて説明する。
図１は、従来技術によるインバータアンプの回路図である。従来技術によるインバータアンプは、入力端子１１と、バイアス供給回路３０と、インバータ回路４０と、出力端子１２と、図示されない電源部とを具備している。
入力端子１１は、バイアス供給回路３０とインバータ回路４０の入力側端子１１とに接続されている。インバータ回路４０の出力側端子は、出力端子１２に接続されている。
入力端子１１には、外部より交流電圧が入力される。バイアス供給回路３０は、入力された交流電圧に直流電圧のバイアスをかける。インバータ回路４０は、入力側端子から直流電圧バイアスをかけられた交流電圧を入力され、位相の反転と増幅を行い、出力側端子から出力する。
このとき、入力端子から入力される信号の振幅が小さい場合は、その小振幅信号を出力する回路とインバータアンプの入力端子とを、容量の両端子のそれぞれに接続する。こうすることで、容量結合を介して小振幅信号がインバータアンプに入力される。
【００１１】
バイアス供給回路３０は、Ｎ型ＭＯＳ−ＦＥＴ３１と、Ｐ型ＭＯＳ−ＦＥＴ３２と、パワーダウン用Ｎ型ＭＯＳ−ＦＥＴ３３と、パワーダウン用Ｐ型ＭＯＳ−ＦＥＴ３４とを具備している。
Ｐ型ＭＯＳ−ＦＥＴ３２と、パワーダウン用Ｐ型ＭＯＳ−ＦＥＴ３４と、パワーダウン用Ｎ型ＭＯＳ−ＦＥＴ３３と、Ｎ型ＭＯＳ−ＦＥＴ３１とは、この順番に直列に接続されている。Ｐ型ＭＯＳ−ＦＥＴ３２とＮ型ＭＯＳ−ＦＥＴ３１とは、図示されない電源部とグラウンド１４とにそれぞれ接続されている。パワーダウン用Ｐ型ＭＯＳ−ＦＥＴ３４およびパワーダウン用Ｎ型ＭＯＳ−ＦＥＴ３３の出力端子は、Ｐ型ＭＯＳ−ＦＥＴ３２およびＮ型ＭＯＳ−ＦＥＴ３１のゲートとに短絡されており、バイアス供給回路３０の入出力端子１１に接続されている。パワーダウン用Ｐ型ＭＯＳ−ＦＥＴ３４およびパワーダウン用Ｎ型ＭＯＳ−ＦＥＴ３３のゲートには、それぞれのオンオフを制御するＥＮ端子１５およびＥＮＢ端子１６が接続されている。
インバータアンプが動作するパワーオン時において、パワーダウン用Ｐ型ＭＯＳ−ＦＥＴ３４は、ゲートにＥＮ端子１５からロー信号が入力されて常時オン状態になる。パワーダウン用Ｎ型ＭＯＳ−ＦＥＴ３３も同様に、ゲートにＥＮＢ端子１６からハイ信号が入力されて常時オン状態になる。
入力端子１１に入力された信号は、それが小振幅信号であっても、バイアス供給回路３０によってＤＣレベルが調整されるので、インバータアンプへの伝達が可能となる。
反対に、インバータアンプが動作しないパワーオフ時においては、ＥＮ端子１５およびＥＮＢ端子１６からの制御信号は提供されないので、両端子ともロー信号が入力された状態に等しい。したがって、パワーダウン用Ｎ型ＭＯＳ−ＦＥＴ３３はオフ状態になるが、パワーダウン用Ｐ型ＭＯＳ−ＦＥＴ３４はオン状態になってしまう。この時、入力端子１１に交流電圧が入力されると、パワーオフ時にもかかわらず、Ｐ型ＭＯＳ−ＦＥＴ３２内部に存在する寄生ダイオードを通って、リーク電流が発生してしまう。
図２は、従来のインバータアンプにおけるリーク電流を示す図である。
なお、これはあくまでもバイアス供給回路の一例に過ぎず、他のバイアス供給回路を代わりに用いても良い。
【００１２】
インバータ回路は、上記のバイアス供給回路３０とほぼ同じ構造をしている。相違点は、Ｎ型ＭＯＳ−ＦＥＴ４１およびＰ型ＭＯＳ−ＦＥＴ４２のゲートに接続される入力側端子と、パワーダウン用のＰ型ＭＯＳ−ＦＥＴ４４およびパワーダウン用のＮ型ＭＯＳ−ＦＥＴ４３のドレイン・ソースに接続される出力側端子とが、短絡されていないことである。そのため、バイアス供給回路３０のように、パワーダウン時にリーク電流が発生することは無い。
入力端子１１に入力されて、バイアス供給回路３０によってＤＣレベルを調整された入力信号は、インバータアンプ回路４０によってその信号が増幅されて、出力端子１２に伝達される。
なお、これはあくまでもインバータ回路の一例に過ぎず、代わりに他のインバータ回路を用いても構わない。
【００１３】
バイアス供給回路３０とインバータ回路における４０Ｐ型ＭＯＳ−ＦＥＴ３２、４２と、Ｎ型ＭＯＳ−ＦＥＴ３１、４１は、複数用いられても良い。
図３は、Ｐ型ＭＯＳ−ＦＥＴ３２、４２およびＮ型ＭＯＳ−ＦＥＴ３１、４１の数が２つに増やされた場合の従来技術によるインピーダンスアンプの回路図である。
バイアス供給回路３０とインバータ回路４０がそれぞれ具備するＰ型ＭＯＳ−ＦＥＴ３２、４２およびＮ型ＭＯＳ−ＦＥＴ３１、４１の状態は、ゲートに印加される電圧によってオンまたはオフが切り替わる。その閾値電圧は、バイアス供給回路３０とインバータ回路４０とで一致する事が望ましい。そのためには、図１または図２のように、バイアス供給回路３０とインバータ回路４０におけるＰ型ＭＯＳ−ＦＥＴ３２、４２またはＮ型ＭＯＳ−ＦＥＴ３１、４１は、それぞれ数と種類が同じである事が望ましい。
【００１４】
図４は、本実施形態によるインバータアンプの回路図である。本実施形態によるインバータアンプは、図１のインバータアンプに加えて、Ｎ型ＭＯＳ−ＦＥＴ２１をさらに具備している。
このＮ型ＭＯＳ−ＦＥＴ２１は、入力端子１１とバイアス供給回路３０との間に接続されている。また、このＮ型ＭＯＳ−ＦＥＴ２１のゲートは、図示されない電源部に接続されている。
このＮ型ＭＯＳ−ＦＥＴ２１は、パワーオフ時のリーク電流を抑制するためにあるので、今後は「パワーオフ時リーク電流抑制トランジスタ」２１と呼称する。以下、その動作を説明する。
電源部がバイアス供給回路３０およびインバータ回路４０に電力を供給するパワーオン時には、パワーオフ時リーク電流抑制用トランジスタ２１は連動して自動的にオン状態になる。この時、入力端子１１とバイアス供給回路３０とを結ぶ経路は導通される。反対に、電源部がバイアス供給回路３０およびインバータ回路４０に電力を供給しないパワーオフ時には、パワーオフ時リーク電流抑制用トランジスタ２１は連動して自動的にオフ状態になる。この時、入力端子１１とバイアス供給回路３０とを結ぶ経路は絶縁される。
なお、図５のように、パワーオフ時リーク電流抑制トランジスタ２１は入力端子１１に直接接続されていても構わない。
さらに、図６のように、バイアス供給回路３０およびインバータ回路４０がそれぞれ具備するＣＭＯＳインバータにおいて、Ｎ型ＭＯＳ−ＦＥＴ３１、４１とＰ型ＭＯＳ−ＦＥＴ３２、４２の数が増えて、Ｎ型ＭＯＳ−ＦＥＴ３１’、４１’とＰ型ＭＯＳ−ＦＥＴ３２’、４２’が追加されても構わない。ただし、上述したとおり、バイアス供給回路３０とインバータ回路４０のＣＭＯＳインバータの閾値電圧は同じであることが望ましい。
【００１５】
本実施形態例では、入力端子１１からバイアス供給回路３０へ抜けるリーク電流を抑制することによって、特にモバイル機器におけるバッテリー電力の節約に大きく寄与する。しかし、一般的にモバイル機器内の電圧は低く、場合によっては１．２ボルト程度である事もある。これでは、通常のＭＯＳ−ＦＥＴでは閾値電圧が高すぎて、パワーオン時にもパワーオフ時リーク電流抑制用トランジスタ２１がオン状態になれない。このような場合、０ボルトという低い閾値電圧を持つネイティブデプレッション型ＭＯＳ−ＦＥＴが用いられることが望ましい。
【００１６】
（第２の実施形態）
図７は、第１の実施形態の応用として、図３においてインバータ回路４０の変わりにシュミットトリガインバータ回路５０を用いた場合の回路図である。
本実施形態例におけるシュミットトリガインバータ回路５０は、３つの部分回路に分けて考えることが出来る。まず第１の部分回路として、左側に直列に接続された３つのＮ型ＭＯＳ−ＦＥＴ５１、５１’、５３と３つのＰ型ＭＯＳ−ＦＥＴ５２、５２’、５４とは、図３におけるＣＭＯＳインバータ回路４０と同じ構成である。次に第２の部分回路として、Ｎ型ＭＯＳ−ＦＥＴ５５とＰ型ＭＯＳ−ＦＥＴ５６とで構成されるＣＭＯＳインバータ回路が、第１の部分回路の出力を受ける。第２の部分回路の出力は出力端子１２に向かう一方で、第３の部分回路にも入力される。第３の部分回路は、Ｎ型ＭＯＳ−ＦＥＴ５５とＰ型ＭＯＳ−ＦＥＴ５６とで構成されている。Ｎ型ＭＯＳ−ＦＥＴ５５の出力は第１の部分回路の２つのＮ型ＭＯＳ−ＦＥＴ５１、５１’に接続されている。同様に、Ｐ型ＭＯＳ−ＦＥＴ５６の出力は第１の部分回路の２つのＮ型ＭＯＳ−ＦＥＴ５２、５２’に接続されている。
シュミットトリガインバータ回路は、そのヒステリシス特性により、オフ状態からオン状態に遷移する際と、オン状態からオフ状態に遷移する際とでは、それぞれの閾値電圧が異なる。したがって、入力端子１１に入力される信号に多少のノイズが乗っていても、そのノイズの影響でオン状態とオフ状態とが不要な場面で切り替わってしまうことが防がれる。
【図面の簡単な説明】
【００１７】
【図１】図１は、従来のインバータアンプの回路図である。
【図２】図２は、従来のインバータアンプにおけるリーク電流を示す回路図である。
【図３】図３は、従来のインバータアンプで、図１とはＭＯＳ−ＦＥＴの数が異なる場合の回路図である。
【図４】図４は、本発明のインバータアンプの回路図である。
【図５】図５は、本発明のインバータアンプで、図４とはパワーオフ時リーク電流抑制用トランジスタの位置が異なる場合の回路図である。
【図６】図６は、本発明のインバータアンプで、図４とはＭＯＳ−ＦＥＴの数が異なる場合の回路図である。
【図７】図７は、本発明のインバータアンプで、図４のインバータ回路の代わりにシュミットトリガ回路が用いられた場合の回路図である。
【符号の説明】
【００１８】
１１    入力端子
１２    出力端子
１３    電源
１４    グラウンド
１５    制御信号（ロー）
１６    制御信号（ハイ）
２１    パワーダウン時リーク電流抑制用トランジスタ
３０    バイアス供給回路
３１    Ｎ型ＭＯＳ−ＦＥＴ
３１’  Ｎ型ＭＯＳ−ＦＥＴ
３２    Ｐ型ＭＯＳ−ＦＥＴ
３２’  Ｐ型ＭＯＳ−ＦＥＴ
３３    パワーダウン用Ｎ型ＭＯＳ−ＦＥＴ
３４    パワーダウン用Ｐ型ＭＯＳ−ＦＥＴ
４０    インバータ回路
４１    Ｎ型ＭＯＳ−ＦＥＴ
４１’  Ｎ型ＭＯＳ−ＦＥＴ
４２    Ｐ型ＭＯＳ−ＦＥＴ
４２’  Ｐ型ＭＯＳ−ＦＥＴ
４３    パワーダウン用Ｎ型ＭＯＳ−ＦＥＴ
４４    パワーダウン用Ｐ型ＭＯＳ−ＦＥＴ
５０    シュミットトリガインバータ回路
５１    Ｎ型ＭＯＳ−ＦＥＴ
５１’  Ｎ型ＭＯＳ−ＦＥＴ
５２    Ｐ型ＭＯＳ−ＦＥＴ
５２’  Ｐ型ＭＯＳ−ＦＥＴ
５３    パワーダウン用Ｎ型ＭＯＳ−ＦＥＴ
５４    パワーダウン用Ｐ型ＭＯＳ−ＦＥＴ
５５    Ｎ型ＭＯＳ−ＦＥＴ
５６    Ｐ型ＭＯＳ−ＦＥＴ
５７    Ｎ型ＭＯＳ−ＦＥＴ
５８    Ｐ型ＭＯＳ−ＦＥＴ
【図１】
2008131528.tif 000003
【図２】
2008131528.tif 000004
【図３】
2008131528.tif 000005
【図４】
2008131528.tif 000006
【図５】
2008131528.tif 000007
【図６】
2008131528.tif 000008
【図７】
2008131528.tif 000009