(57)【要約】【課題】高温のプロセスを要することなく高分子基材への素子作製が可能であり、かつ低コストで高性能、高信頼性を達成することができる薄膜トランジスタを得ることを目的とする。【解決手段】ソース電極４、ドレン電極５及びゲート電極１の３電極、チャネル層３及びゲート絶縁膜２の各要素を具備してなる薄膜トランジスタにおいて、少なくともチャネル層３がインジウムを含む金属酸化物膜で形成されていることを特徴とする薄膜トランジスタを提供する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ソース電極、ドレン電極及びゲート電極の３電極、チャネル層及びゲート絶縁膜の各要素を具備してなる薄膜トランジスタにおいて、チャネル層がインジウムを含む金属酸化物膜で形成されていることを特徴とする薄膜トランジスタ。
【請求項２】
上記ソース電極、ドレン電極、ゲート電極の少なくとも１つが、酸素欠損の導入により良好な導電性を付与した上記チャネル層と同様の金属酸化物膜で形成された請求項１記載の薄膜トランジスタ。
【請求項３】
インジウムを含む金属酸化物が、酸化インジウム、又は錫、チタン、タングステンのいずれかをドープした酸化インジウムである請求項１又は２記載の薄膜トランジスタ。
【請求項４】
上記インジウムを含む金属酸化物膜が、酸素ガスを含む雰囲気下で、インジウムを含むターゲットをスパッタすることにより成膜されたものである請求項１〜３のいずれか１項に記載の薄膜トランジスタ。
【請求項５】
上記各要素を形成する基板の加熱を行わずにスパッタにより成膜すると共に、成膜後のアニール処理も行わずに得られたものである請求項４記載の薄膜トランジスタ。
【請求項６】
酸素ガスを含む雰囲気下で、インジウムを含むターゲットを用いてスパッタすることにより、所定パターンのインジウムを含む金属酸化物膜を基板上に形成し、該のインジウムを含む金属酸化物膜で、チャンネル層とソース電極、ドレン電極及びゲート電極の少なくとも１つの電極を形成して、酸化物トランジスタを製造する方法であって、上記酸素ガス流量を変化させることにより、電気抵抗率の異なる２種以上の金属酸化物膜を形成して、上記チャネル層と更に上記各電極の少なくとも１つを形成することを特徴とする薄膜トランジスタの製造方法。
【請求項７】
上記基板の加熱を行わずにスパッタして上記金属酸化膜の成膜を行うと共に、成膜後のアニール処理も行わずに薄膜トランジスタをえる請求項６記載の薄膜トランジスタの製造方法。
【請求項８】
電気抵抗率１０-1〜１０6Ωｃｍの金属酸化物膜をチャネル層として形成すると共に、酸素ガス流量を変化させて酸素欠損を導入した電気抵抗率１０-5〜１０-1Ωｃｍの金属酸化物膜を電極として形成する請求項６又は７記載の薄膜トランジスタ。
【請求項９】
酸化インジウムの焼結体をターゲットとして酸化インジウム膜を成膜し、チャネル層及び／又は電極を形成する請求項６〜８のいずれか１項に記載の薄膜トランジスタ。
【請求項１０】
錫、チタン、タングステンのいずれかをドープした酸化インジウムの焼結体をターゲットとして、錫、チタン、タングステンのいずれかをドープした酸化インジウム膜を成膜し、チャネル層及び／又は電極を形成する請求項６〜９のいずれか１項に記載の薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャネル層、更にはソース電極、ドレン電極、ゲート電極などの電極をインジウムを含む金属酸化物膜で形成した薄膜トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
従来、薄膜トランジスタには、アモルファスシリコンを使用することが多く、そのため高温のプロセスや高価な成膜装置が必要である。また、高温のプロセスが必要になることから高分子基材などへの素子作製が困難である。
【０００３】
このため、ＰＥＴ上に電子デバイスを低コストで作製するには、複雑な装置を必要としない簡易な低温プロセス、もしくは簡易なプロセスで十分な特性が得られる材料やその材料の有効的な組み合わせ、更には簡易なデバイス構造などの開発が必要不可欠である。
【０００４】
ここで、酸化物半導体、特に透明酸化物半導体は新しい特性を持つ電子・光デバイスの実現には必要不可欠の材料である。最近、Ｉｎ−Ｇａ−Ｚｎ−Ｏ（ＩＧＺＯ）の酸化物半導体をチャネル層として用いたフレキシブルＴＦＴ素子がａ―Ｓｉに匹敵する特性を示すことが報告され（非特許文献１：Ｎａｔｕｒｅ２００４年４３２巻４８８ページ）、酸化物半導体の可能性が示されている。
【０００５】
しかしながら、ＩＧＺＯは非常に高い性能を示すものの有害であるＧａを含むことや、非常に精密な膜中酸素含有量制御が必要であり、その取り扱い性や成膜制御に不利がある。また、３種類の金属元素を含むために組成が複雑になり、更には従来取り扱われることのなかった材料であるために生産ラインへの新規導入が困難である、などの不利もある。
【０００６】
【非特許文献１】Ｎａｔｕｒｅ２００４年４３２巻４８８ページ
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記事情に鑑みなされたもので、高温のプロセスを要することなく高分子基材への素子作製が可能であり、かつ低コストで高性能、高信頼性を達成することができる薄膜トランジスタ、及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明者は、上記目的を達成するため、酸化インジウム（Ｉｎ2Ｏ3）や錫をドープした酸化インジウム（ＩＴＯ）、更にはチタンやタングステンをドープした酸化インジウム（ＩｎＴｉＯX、ＩｎＷＯX）などのインジウムを含む金属酸化物でチャネル層を含む素子を成膜して薄膜トランジスタを作製することにより、高温プロセスを要することなく、良好な性能及び信頼性を有する薄膜トランジスタを比較的簡易に作製することができることを見出した。
【０００９】
即ち、Ｉｎ2Ｏ3やＩＴＯ、ＩｎＴｉＯX、ＩｎＷＯXは、ＤＣ反応性スパッタ法やＲＦスパッタ法、パルスレーザー蒸着法などの物理的気相成長法を用いて成膜することができ、これらＩｎ2Ｏ3やＩＴＯ、ＩｎＴｉＯX、ＩｎＷＯXからなるチャネル層を比較的容易に成膜することができ、基板の加熱や成膜後のアニール処理などの高温プロセスを必要とせず、ＰＥＴなどの高分子基材にも容易に成膜することができる。また、これらの物理的気相成長法で成膜を行う場合に、カソードにパルス状の電圧を印加して安定な放電を得るパルススパッタ法や、複数のカソードにパルス状の電圧を交互に印加する所謂ＤＵＡＬカソードスパッタ法を採用することにより、生産性を向上させることができ、更にプラズマ中のイオン濃度を測定して導入酸素量をリアルタイムで制御する所謂ＰＥＭ（Plasma Emission Monitor）コントロールによるフィードバック制御によって、得られる金属酸化物膜の組成制御を行うことができ、ターゲットの状態に依存することなく良好かつ安定的に成膜を行うことができる。また更に、成膜時の導入酸素量を制御して得られる金属酸化物膜中の酸素欠損を調節することにより、膜の導電性を制御することができ、これにより求められる電気抵抗値が異なるチャネル層と電極とを同じ成膜装置を用いて形成することもでき、これにより効率よく安価に薄膜トランジスタを製造することができるものである。
【００１０】
従って、本発明は、ソース電極、ドレン電極及びゲート電極の３電極、チャネル層及びゲート絶縁膜の各要素を具備してなる薄膜トランジスタにおいて、チャネル層がインジウムを含む金属酸化物膜で形成されていることを特徴とする薄膜トランジスタを提供する。
【００１１】
また、その製造方法として、酸素ガスを含む雰囲気下で、インジウムを含むターゲットを用いてスパッタすることにより、所定パターンのインジウムを含む金属酸化物膜を基板上に形成し、該のインジウムを含む金属酸化物膜で、チャンネル層とソース電極、ドレン電極及びゲート電極の少なくとも１つの電極を形成して、酸化物トランジスタを製造する方法であって、上記酸素ガス流量を変化させることにより、電気抵抗率の異なる２種以上の金属酸化物膜を形成して、上記チャネル層と更に上記各電極の少なくとも１つを形成することを特徴とする薄膜トランジスタの製造方法を提供するものである。
【発明の効果】
【００１２】
本発明によれば、高温のプロセスを要することなく高分子基材への素子作製が可能であり、高性能で信頼性の高い薄膜トランジスタを低コストで提供することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明につき更に詳しく説明する。
本発明の薄膜トランジスタは、上述のように、チャネル層をインジウムを含む金属酸化物膜で形成したものであり、例えば図１に示した構成のＴＦＴ素子を例示することができる。
【００１４】
この図１の薄膜トランジスタは、ゲート絶縁膜２として熱酸化膜（ＳｉＯ2）が表面に形成されたＳｉ基板１（ゲート電極）上に、チャネル層３を形成し、更にこのチャネル層３上にソース電極４及びドレン電極５を形成したものであり、このような薄膜トランジスタにおいて、本発明では、少なくとも上記チャネル層３をインジウムを含む金属酸化物膜で形成したものである。なお、図１中の６は、Ｓｉ基板（ゲート電極）と導通をとるための銀ペースト６である。
【００１５】
上記チャネル層３を形成するインジウムを含む金属酸化物膜としては、特に制限されるものではないが、酸化インジウム（Ｉｎ2Ｏ3）や錫、チタン、タングステンをドープした酸化インジウム（ＩＴＯ:Tin doped Indium Oxide、ＩｎＴｉＯX、ＩｎＷＯX）が好適に用いられ、これらＩｎ2Ｏ3やＩＴＯ、ＩｎＴｉＯX、ＩｎＷＯXによれば透明な導電膜が得られることから透明薄膜トランジスタを作製することが可能となる。この場合、Ｉｎ2Ｏ3は酸素とインジウムしか含まないために膜組成の制御が容易であり、一方ＩＴＯは元々透明導電膜材料として用いられている為にプロセス管理の知見が蓄積されており、更には１０ｃｍ2／Ｖｓｅｃもの高い電界効果移動度が得られる、という利点がある。また、ＩｎＷＯXはアモルファス性を保持する傾向があり、熱安定性や膜平坦性に優れる。
【００１６】
このチャネル層３は、特に制限されるものではないが、通常は１０-1〜１０6Ωｃｍ、特に１〜１０5Ωｃｍの電気抵抗率に調整される。この場合、上記Ｉｎ2Ｏ3やＩＴＯ、ＩｎＴｉＯX、ＩｎＷＯXは、成膜時に酸素欠損の度合いを調節することにより、比較的容易に電気抵抗率を調整することができる。
【００１７】
このチャネル層３を上記Ｉｎ2Ｏ3膜やＩＴＯ膜、ＩｎＴｉＯX膜、ＩｎＷＯX膜で形成する場合の成膜方法は、ＤＣ反応性スパッタ法やＲＦスパッタ法、パルスレーザー蒸着法などの物理的気相成長法を用いることができるが、特に酸素ガスを含む雰囲気下で、インジウム含むターゲットを用いてスパッタする方法が好ましく採用される。この場合、酸素ガスの流量を調整変化させることにより、Ｉｎ2Ｏ3膜やＩＴＯ膜、ＩｎＴｉＯX膜、ＩｎＷＯX膜の酸素欠損量を調整して、電気抵抗率をチャネル層３に適した上記抵抗率に調整することができる。
【００１８】
このようにスパッタ法による成膜を行う際に用いられるターゲットとしては、Ｉｎ2Ｏ3膜を成膜する場合にはＩｎ金属ターゲットやＩｎ2Ｏ3セラミックターゲットを用いることができ、また、ＩＴＯ膜を成膜する場合にはＩｎＳｎ金属ターゲットやＩＴＯセラミックターゲットを、ＩｎＴｉＯX膜を成膜する場合にはＩｎＴｉ金属ターゲットやＩｎＴｉＯXセラミックターゲットを、ＩｎＷＯXを成膜する場合にはＩｎＷ金属ターゲットやＩｎＷＯXセラミックターゲットをそれぞれ用いることができる。
【００１９】
ここで、従来のＤＣ反応性スパッタ法やＲＦスパッタ法などの成膜法は、成膜速度が比較的遅いために十分な生産性が得られない場合があると共に、Ｉｎ2Ｏ3膜やＩＴＯ膜、ＩｎＴｉＯX膜、ＩｎＷＯX膜の安定な組成制御も容易ではなく特性の維持が困難になる場合がある。そこで、特に制限されるものではないが、複数のカソードにパルス状の電圧を交互に印加することにより、高速でこれらの膜を作製するデュアルカソードスパッタ法を適用して生産性を向上させることができる。更に、プラズマ中のイオン濃度を測定することによって導入酸素量をリアルタイムで制御するＰＥＭ（Plasma Emission Monitor）コントロールによるフィードバックシステムを用いることも好ましく、これによりターゲットの状態に依存することなく、薄膜の安定な組成制御及び酸素含有量制御を行うことができる。
【００２０】
次に、上記ソース電極４及びドレン電極５は、ＩＴＯ,ＦＴＯなどの透明電極材料や、透明性を求めなければＡｕ，Ｐｔ，Ｔｉ，Ａｌなどの金属材料、各種導電性高分子材料などの公知の材料を用いることができるが、特に制限されるものではないが、これらソース電極又はドレン電極の一方又は両方を上記チャネル層３と同様にＩｎ2Ｏ3膜やＩＴＯ膜、ＩｎＴｉＯX膜、ＩｎＷＯX膜などのインジウムを含む金属酸化物膜で形成することが好ましく、これによりチャネル層３とソース電極４やドレン電極５とを同じ成膜装置を用いて形成することができ、大幅なコストの削減を図ることができる。また、可視光領域での透明性が得られることから幅広いアプリケーションへの対応が可能となる。
【００２１】
この場合、ソース電極４やドレン電極５には良好な導電性が求められ、通常は電気抵抗率１０-5〜１０-1Ωｃｍ、特に１０-5〜１０-3Ωｃｍに調整されるが、上記チャネル層３と同様に上記スパッタ法によりＩｎ2Ｏ3膜やＩＴＯ膜、ＩＴＯ膜、ＩｎＴｉＯX膜、ＩｎＷＯX膜を成膜してソース電極４やドレン電極５を形成する際に、酸素導入量を調整して酸素欠損を積極的に導入することによってこのような低抵抗率を達成することができる。また、水素や水を添加しながら成膜を行うことも低抵抗率化に有効である。更に、これら電極４，５の成膜時にも上記チャネル層３の場合と同様に、デュアルカソードスパッタ法やＰＥＭコントロールを採用することにより、ターゲットの状態に依存することなく、薄膜の安定な組成制御及び酸素含有量制御を行うことができ、信頼性の高い成膜操作を行うことができる。
【００２２】
また、このようにチャネル層３と共にソース電極４やドレン電極５をスパッタ法によりＩｎ2Ｏ3やＩＴＯ、ＩｎＴｉＯX膜、ＩｎＷＯX膜などのインジウムを含む金属酸化物膜で形成する場合、膜中の酸素含有量を徐々に変化させた組成傾斜膜（導電率傾斜膜）をソース電極４及びドレン電極５とチャネル層３との界面に形成適用することができ、これにより、ソース電極４及びドレン電極５とチャネル層３との界面でのバリアが低減化してキャリアの注入が容易になり、特性の向上が期待できる。
【００２３】
上記図１のＴＦＴ素子では、基板１としてＳｉＯ2のゲート絶縁膜２を有するＳｉ基板を用いたが、基板はこれに限定されるものではなく、従来からトランジスタ等の電子デバイスの基板として公知のものを用いることができる。例えば、上記Ｓｉ基板の外に、白板ガラス，青板ガラス，石英ガラス等のガラス基板、ポリエチレンテレフタレート（ＰＥＴ）を初めとする高分子フィルム基材などの透明基板や、デバイスに対して透明性が求められない場合であれば、各種金属基板やプラスチック基板、ポリイミド等の非透明高分子基板などを用いることもできる。
【００２４】
また、上記図１のＴＦＴ素子では、Ｓｉ基板１をゲート電極とし銀ペースト６でこのゲート電極と導通をとるようになっているが、絶縁性の基板を用い別途にゲート電極及びゲート絶縁膜を基板上に形成してもよい。
【００２５】
この場合ゲート電極を形成する材料としては、上記ソース電極４やドレン電極５と同様の電極材料を例示することができ、勿論チャネル層３の形成時と同様の成膜装置を用いてＩｎ2Ｏ3膜やＩＴＯ膜、ＩｎＴｉＯX膜、ＩｎＷＯX膜で形成することもできる。なお、ゲート電極の電気抵抗率は、上記ソース電極４やドレン電極５と同様に、１０-5〜１０-1Ωｃｍ、特に１０-5〜１０-3Ωｃｍとすることができる。
【００２６】
また、上記ゲート絶縁膜は、ＳｉＯ2，Ｙ2Ｏ3，Ｔａ2Ｏ5，Ｈｆ酸化物などの金属酸化物や、ポリイミドを初めとする絶縁性高分子材料などの公知の材料を用い、公知の方法で形成すればよい。このゲート絶縁膜の電気抵抗率は、通常は１×１０6〜１×１０15Ωｃｍ、特に１×１０10〜１×１０15Ωｃｍとすればよい。
【００２７】
なお、本発明の酸化物トランジスタは、図１に示したボトムゲート・トップコンタクト型のものに限定されるものではなく、ボトムゲート・ボトムコンタクト、トップゲート・ボトムコンタクト、トップゲート・トップコンタクトなど、その他の形態とすることもできる。
【実施例】
【００２８】
以下、実施例を示し、本発明をより具体的に説明するが、本発明は下記実施例に制限されるものではない。
【００２９】
［実施例１］
表面にゲート絶縁膜として熱酸化膜（ＳｉＯ2）が形成されたシリコンウエハー上に、厚さ５０ｎｍの酸化インジウム膜をチャネル層として成膜した。成膜は、下記スパッタ条件でＤＣマグネトロンスパッタ法により行った。
スパッタ条件
ターゲット：Ｉｎ2Ｏ3焼結体（サイズ７５ｍｍφ）
到達真空度：５．０×１０-4Ｐａ
成膜時圧力：０．５Ｐａ
印加電力：１５０Ｗ
使用基板：熱酸化膜付きシリコンウエハー（熱酸化膜厚み〜３００ｎｍ）
成膜時のガス流量：Ａｒ／Ｏ2＝９５／５ｓｃｃｍ
【００３０】
得られたチャネル層上に更に厚さ５０ｎｍのソース電極及びドレン電極を形成して図１に示した構成の薄膜トランジスタ（ＴＦＴ素子）を作製した。電極には、上記チャネル層と同じターゲット、同じ成膜装置を用い成膜条件のみ変化させて成膜した酸化インジウム膜を適用し、メタルマスクを用いてパターニングを行い、チャネル長０．１ｍｍ、チャネル幅６．４ｍｍとした。ソース電極及びドレン電極の成膜条件（スパッタ条件）は下記の通りである。
スパッタ条件
ターゲット：Ｉｎ2Ｏ3焼結体（サイズ７５ｍｍφ）
到達真空度：５．０×１０-4Ｐａ
成膜時圧力：０．５Ｐａ
印加電力：１５０Ｗ
使用基板：熱酸化膜付きシリコンウエハー（熱酸化膜厚み〜３００ｎｍ）
成膜時のガス流量：Ａｒ／Ｏ2＝９９／０．７ｓｃｃｍ
【００３１】
得られた素子の動作特性をAgilent社製の半導体パラメータアナライザー「４１５５Ｃ」を用いて調べた。結果を図２のグラフに示す。図２の通り、ＴＦＴ素子としての動作特性が確認でき、ｏｎ／ｏｆｆ比が１０8以上、電界効果移動度が約５．７４ｃｍ2／Ｖｓｅｃという良好な値が得られた。
【００３２】
［実施例２］
表面にゲート絶縁膜として熱酸化膜（ＳｉＯ2）が形成されたシリコンウエハー基板上に、厚さ５０ｎｍのＩＴＯ膜をチャネル層として成膜した。成膜は、下記スパッタ条件でＤＣマグネトロンスパッタ法により行った。
スパッタ条件
ターゲット：ＩＴＯ焼結体（サイズ７５ｍｍφ、Ｉｎ:Ｓｎ＝９０:１０ａｔｍ%）
到達真空度：５．０×１０-4Ｐａ
成膜時圧力：０．５Ｐａ
印加電力：１５０Ｗ
使用基板：熱酸化膜付きシリコンウエハー（熱酸化膜厚み〜３００ｎｍ）
成膜時のガス流量：Ａｒ／Ｏ2＝９５／５ｓｃｃｍ
【００３３】
得られたチャネル層上に更に厚さ５０ｎｍのソース電極及びドレン電極を形成して図１に示した構成の薄膜トランジスタ（ＴＦＴ素子）を作製した。電極には、上記チャネル層と同じターゲット、同じ成膜装置を用い成膜条件のみ変化させて成膜したＩＴＯ膜を適用し、メタルマスクを用いてパターニングを行い、チャネル長０．１ｍｍ、チャネル幅６．４ｍｍとした。ソース電極及びドレン電極の成膜条件（スパッタ条件）は下記の通りである。
スパッタ条件
ターゲット：ＩＴＯ焼結体（サイズ７５ｍｍφ、Ｉｎ:Ｓｎ＝９０:１０ａｔｍ%）
到達真空度：５．０×１０-4Ｐａ
成膜時圧力：０．５Ｐａ
印加電力：１５０Ｗ
成膜時のガス流量：Ａｒ／Ｏ2＝９９／０．７ｓｃｃｍ
【００３４】
実施例１と同様に、得られた素子の動作特性をAgilent社製の半導体パラメータアナライザー「４１５５Ｃ」を用いて調べた。結果を図３のグラフに示す。図３の通り、ＴＦＴ素子としての動作特性が確認でき、ｏｎ／ｏｆｆ比が１０8以上、電界効果移動度が約１２．７ｃｍ2／Ｖｓｅｃという良好な値が得られた。
【００３５】
［実施例３］
表面にゲート絶縁膜として熱酸化膜（ＳｉＯ2）が形成されたシリコンウエハー基板上に、厚さ５０ｎｍのＩｎＴｉＯX膜をチャネル層として成膜した。成膜は、下記スパッタ条件でＤＣマグネトロンスパッタ法により行った。
スパッタ条件
ターゲット：ＩｎＴｉＯX焼結体（サイズ７５ｍｍφ、Ｔｉ：１０%）
到達真空度：５．０×１０-4Ｐａ
成膜時圧力：０．５Ｐａ
印加電力：１５０Ｗ
使用基板：熱酸化膜付きシリコンウエハー（熱酸化膜厚み〜３００ｎｍ）
成膜時のガス流量：Ａｒ／Ｏ2＝９５／５ｓｃｃｍ
【００３６】
得られたチャネル層上に更に厚さ５０ｎｍのソース電極及びドレン電極を形成して図１に示した構成の薄膜トランジスタ（ＴＦＴ素子）を作製した。電極には、上記チャネル層と同じターゲット、同じ成膜装置を用い成膜条件のみ変化させて成膜したＩｎＴｉＯX膜を適用し、メタルマスクを用いてパターニングを行い、チャネル長０．１ｍｍ、チャネル幅６．４ｍｍとした。ソース電極及びドレン電極の成膜条件（スパッタ条件）は下記の通りである。
スパッタ条件
ターゲット：ＩｎＴｉＯX焼結体（サイズ７５ｍｍφ、Ｔｉ：１０%）
到達真空度：５．０×１０-4Ｐａ
成膜時圧力：０．５Ｐａ
印加電力：１５０Ｗ
使用基板：熱酸化膜付きシリコンウエハー（熱酸化膜厚み〜３００ｎｍ）
成膜時のガス流量：Ａｒ／Ｏ2＝９９／０．７ｓｃｃｍ
【００３７】
実施例１と同様に、得られた素子の動作特性をAgilent社製の半導体パラメータアナライザー「４１５５Ｃ」を用いて調べた。結果を図４のグラフに示す。図４の通り、ＴＦＴ素子としての動作特性が確認でき、ｏｎ／ｏｆｆ比が１０7以上、電界効果移動度が５．０ｃｍ2／Ｖｓｅｃという良好な値が得られた。
【００３８】
［実施例４］
表面にゲート絶縁膜として熱酸化膜（ＳｉＯ2）が形成されたシリコンウエハー基板上に、厚さ５０ｎｍのＩｎＷＯX膜をチャネル層として成膜した。成膜は、下記スパッタ条件でＤＣマグネトロンスパッタ法により行った。
スパッタ条件
ターゲット：ＩｎＷＯX焼結体（サイズ７５ｍｍφ、Ｗ：１%）
到達真空度：５．０×１０-4Ｐａ
成膜時圧力：０．５Ｐａ
印加電力：１５０Ｗ
使用基板：熱酸化膜付きシリコンウエハー（熱酸化膜厚み〜３００ｎｍ）
成膜時のガス流量：Ａｒ／Ｏ2＝９５／５ｓｃｃｍ
【００３９】
得られたチャネル層上に更に厚さ５０ｎｍのソース電極及びドレン電極を形成して図１に示した構成の薄膜トランジスタ（ＴＦＴ素子）を作製した。電極には、上記チャネル層と同じターゲット、同じ成膜装置を用い成膜条件のみ変化させて成膜したＩｎＷＯX膜を適用し、メタルマスクを用いてパターニングを行い、チャネル長０．１ｍｍ、チャネル幅６．４ｍｍとした。ソース電極及びドレン電極の成膜条件（スパッタ条件）は下記の通りである。
スパッタ条件
ターゲット：ＩｎＷＯX焼結体（サイズ７５ｍｍφ、Ｗ：１%）
到達真空度：５．０×１０-4Ｐａ
成膜時圧力：０．５Ｐａ
印加電力：１５０Ｗ
使用基板：熱酸化膜付きシリコンウエハー（熱酸化膜厚み〜３００ｎｍ）
成膜時のガス流量：Ａｒ／Ｏ2＝９９／０．７ｓｃｃｍ
【００４０】
実施例１と同様に、得られた素子の動作特性をAgilent社製の半導体パラメータアナライザー「４１５５Ｃ」を用いて調べた。結果を図５のグラフに示す。図５の通り、ＴＦＴ素子としての動作特性が確認でき、ｏｎ／ｏｆｆ比が１０8以上、電界効果移動度が４．５ｃｍ2／Ｖｓｅｃという良好な値が得られた。
【図面の簡単な説明】
【００４１】
【図１】本発明にかかるＴＦＴ素子（薄膜トランジスタ）の一例を示す概略断面図である。
【図２】実施例１で作製したＴＦＴ素子（薄膜トランジスタ）の動作特性を示すグラフである。
【図３】実施例２で作製したＴＦＴ素子（薄膜トランジスタ）の動作特性を示すグラフである。
【図４】実施例３で作製したＴＦＴ素子（薄膜トランジスタ）の動作特性を示すグラフである。
【図５】実施例４で作製したＴＦＴ素子（薄膜トランジスタ）の動作特性を示すグラフである。
【符号の説明】
【００４２】
１  基板（ゲート電極）
２  ゲート絶縁膜
３  チャネル層
４  ソース電極
５  ドレン電極
６  銀ペースト
【図１】
2008192721.tif 000003
【図２】
2008192721.tif 000004
【図３】
2008192721.tif 000005
【図４】
2008192721.tif 000006
【図５】
2008192721.tif 000007