(57)【要約】【課題】  回路規模が小さく、Rail-to-Rail動作により高精度にソース線に電圧を供給できるソースドライバ、電気光学装置及び電子機器を提供する。【解決手段】  電気光学装置のソース線を駆動するためのソースドライバは、階調データに対応して、第１及び第２の階調電圧の各階調電圧を出力する階調電圧生成回路と、第１及び第２の階調電圧に基づいてソース線を駆動するソース線駆動回路とを含む。ソース線駆動回路が、第１の階調電圧と第２の階調電圧との間の出力階調電圧を前記ソース線に出力するフリップアラウンド型サンプルホールド回路を含む。【選択図】      図５
2008158491.tif 000002
【特許請求の範囲】
【請求項１】
電気光学装置のソース線を駆動するためのソースドライバであって、
階調データに対応して、第１及び第２の階調電圧の各階調電圧を出力する階調電圧生成回路と、
前記第１及び第２の階調電圧に基づいて前記ソース線を駆動するソース線駆動回路とを含み、
前記ソース線駆動回路が、
前記第１の階調電圧と前記第２の階調電圧との間の出力階調電圧を前記ソース線に出力するフリップアラウンド型サンプルホールド回路を含むことを特徴とするソースドライバ。
【請求項２】
請求項１において、
前記フリップアラウンド型サンプルホールド回路が、
演算増幅回路と、
前記演算増幅回路の入力にその一端が接続された複数の容量素子とを含み、
サンプリング期間において、前記演算増幅回路の出力と前記ソース線とを電気的に遮断した状態で、前記演算増幅回路の入力及び出力を電気的に接続して、前記複数の容量素子の各容量素子に前記第１又は第２の階調電圧に対応した電荷を蓄積し、
前記サンプリング期間後のホールド期間において、前記演算増幅回路の入力及び出力を電気的に遮断して、前記複数の容量素子に蓄積された電荷を前記演算増幅回路の出力に供給することで得られる前記演算増幅回路の出力電圧を前記ソース線に出力することを特徴とするソースドライバ。
【請求項３】
請求項１において、
前記フリップアラウンド型サンプルホールド回路が、
非反転入力端子に所与の電圧が供給される演算増幅回路と、
前記演算増幅回路の反転入力端子と前記演算増幅回路の出力との間に挿入された帰還スイッチと、
一端が前記反転入力端子に接続される第１〜第ｊ（ｊは２以上の整数）の容量素子と、
第ｐ（１≦ｐ≦ｊ、ｐは整数）のフリップアラウンド用スイッチが前記第ｐの容量素子の他端と前記演算増幅回路の出力との間に挿入された第１〜第ｊのフリップアラウンド用スイッチと、
第ｐの入力スイッチの一端が第ｐの容量素子の他端に接続される第１〜第ｊの入力スイッチと、
前記演算増幅回路の出力と前記ソース線との間に挿入された出力スイッチとを含み、
前記第１〜第ｊの入力スイッチの各入力スイッチの他端には、前記第１又は第２の階調電圧が供給され、
サンプリング期間に、前記第１〜第ｊのフリップアラウンド用スイッチをオフ、前記帰還スイッチをオン、前記出力スイッチをオフした状態で、前記第１〜第ｊの容量素子の他端に前記第１及び第２の階調電圧のいずれかを供給し、
前記サンプリング期間後のホールド期間に、前記第１〜第ｊのフリップアラウンド用スイッチをオン、前記帰還スイッチをオフ、前記出力スイッチをオンすることで得られる前記第１の階調電圧と前記第２の階調電圧との間の出力階調電圧を、前記ソース線に出力することを特徴とするソースドライバ。
【請求項４】
請求項３において、
前記出力階調電圧が、前記ソース線に出力される電圧の最低電位電圧より該ソース線に出力される電圧の最高電位電圧に近いときには、前記階調電圧生成回路が、前記第１及び第２の階調電圧を電位の高い順に出力し、
前記出力階調電圧が、前記最高電位電圧より前記最低電位電圧に近いときには、前記階調電圧生成回路が、前記第１及び第２の階調電圧を電位の低い順に出力することを特徴とするソースドライバ。
【請求項５】
請求項４において、
前記出力階調電圧が前記最低電位電圧より前記最高電位電圧に近いときには、前記第１及び第２の階調電圧のうち、高電位側の階調電圧が前記第１〜第ｊの容量素子のいずれかの容量素子に供給された状態で、低電位側の階調電圧が前記第１〜第ｊの容量素子のいずれかの容量素子に供給されるように、前記第１〜第ｊの入力スイッチのスイッチ制御を行うことを特徴とするソースドライバ。
【請求項６】
請求項４において、
前記出力階調電圧が前記最高電位電圧より前記最低電位電圧に近いときには、前記第１及び第２の階調電圧のうち、低電位側の階調電圧が前記第１〜第ｊの容量素子のいずれかの容量素子に供給された状態で、高電位側の階調電圧が前記第１〜第ｊの容量素子のいずれかの容量素子に供給されるように、前記第１〜第ｊの入力スイッチのスイッチ制御を行うことを特徴とするソースドライバ。
【請求項７】
請求項２乃至６のいずれかにおいて、
前記第１〜第ｊの容量素子の各容量素子の容量値が等しいことを特徴とするソースドライバ。
【請求項８】
請求項２乃至７のいずれかにおいて、
一端に所与の電圧が供給され、他端に前記演算増幅回路の反転入力端子が接続される補助容量素子を含むことを特徴とするソースドライバ。
【請求項９】
請求項８において、
前記補助容量素子が、
容量素子形成領域内に形成されるダミー用の容量素子と兼用されることを特徴とするソースドライバ。
【請求項１０】
請求項８又は９において、
前記電気光学装置の各ソース線を駆動する各ソースドライバブロックが、前記階調電圧生成回路及び前記ソース線駆動回路を含む複数のソースドライバブロックを含み、
各ソースドライバブロックが、
前記複数のソースドライバブロックの配列方向と交差する方向に、前記第１〜第ｊの容量素子及び前記補助容量素子が形成される容量素子形成領域を有し、
前記補助容量素子が、
前記容量素子形成領域の境界のうち、前記配列方向と交差する方向で対向する境界に沿って形成されていることを特徴とするソースドライバ。
【請求項１１】
請求項２乃至１０のいずれかにおいて、
前記演算増幅回路は、
前記サンプリング期間にＡ級増幅動作を行い、前記ホールド期間にＡＢ級増幅動作を行うことを特徴とするソースドライバ。
【請求項１２】
請求項２乃至１１のいずれかにおいて、
前記演算増幅回路は、
前記演算増幅回路の入力と該演算増幅回路の出力との差分値を増幅する演算増幅器と、
第１の電源側に設けられ前記演算増幅器の出力ノードの電圧に基づいてそのゲート電極が制御される第１導電型の第１の駆動トランジスタと、
前記第１の駆動トランジスタと直列に第２の電源側に設けられる第２導電型の第２の駆動トランジスタと、
前記第１の駆動トランジスタのゲート電極と前記第２の駆動トランジスタのゲート電極とを容量結合するためのキャパシタと、
前記サンプリング期間において前記第２の駆動トランジスタのゲート電極に電荷を供給し、前記ホールド期間において前記第２の駆動トランジスタのゲート電極への電荷の供給を停止する電荷供給回路とを含むことを特徴とするソースドライバ。
【請求項１３】
請求項１２において、
前記電荷供給回路が、
電流発生回路と、
前記電流発生回路と前記キャパシタの一端及び前記第２の駆動トランジスタのゲート電極との間に挿入されたスイッチ回路と含み、
前記スイッチ回路が、
前記サンプリング期間にオン、前記ホールド期間にオフとなるようにスイッチ制御されることを特徴とするソースドライバ。
【請求項１４】
請求項１３において、
前記電流発生回路が、
そのドレインに電流が供給されダイオード接続された電流源トランジスタを含み、
前記スイッチ回路が、
前記電流源トランジスタのゲート電極と、前記キャパシタの一端及び前記第２の駆動トランジスタのゲート電極との間に挿入されることを特徴とするソースドライバ。
【請求項１５】
複数の走査線と、
複数のソース線と、
各画素が前記複数の走査線の各走査線及び前記複数のソース線の各ソース線により特定される複数の画素と、
前記複数のソース線を駆動するための請求項１乃至１４のいずれか記載のソースドライバとを含むことを特徴とする電気光学装置。
【請求項１６】
請求項１乃至１４のいずれか記載のソースドライバを含むことを特徴とする電子機器。
【請求項１７】
請求項１５記載の電気光学装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソースドライバ、電気光学装置及び電子機器に関する。
【背景技術】
【０００２】
従来より、携帯電話機などの電子機器に用いられる液晶パネル（電気光学装置）として、単純マトリクス方式の液晶パネルと、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す）などのスイッチング素子を用いたアクティブマトリクス方式の液晶パネルとが知られている。
【０００３】
単純マトリクス方式は、アクティブマトリクス方式に比べて低消費電力化が容易であるという利点がある反面、多色化や動画表示が難しいという不利点がある。一方、アクティブマトリクス方式は、多色化や動画表示に適しているという利点がある反面、低消費電力化が難しいという不利点がある。
【０００４】
そして、近年、携帯電話機などの携帯型電子機器では、高品質な画像の提供のために、多色化、動画表示への要望が強まっている。このため、これまで用いられてきた単純マトリクス方式の液晶パネルに代えて、アクティブマトリクス方式の液晶パネルが用いられるようになってきた。アクティブマトリックス方式の液晶パネルでは、ゲート線により選択された画素に、ソース線に与えられた信号が書き込まれることにより、画素の透過率を変化させる。
【０００５】
近年、液晶パネルの画面サイズの拡大や画素数の増加により、液晶パネルのソース線の本数が増大する一方、各ソース線に与える電圧の高精度化が要求されている。更には、液晶パネルを搭載するバッテリ駆動の電子機器の軽量小型化の要求により、液晶パネルのソース線を駆動するソースドライバの低消費電力化や該ソースドライバのチップサイズの縮小化も要求されている。そのため、ソースドライバは、簡素な構成で、且つ高機能なものが望まれる。
【０００６】
例えば、特許文献１及び特許文献２には、ソースドライバのソース線を駆動する出力回路のRail-to-Rail動作を可能にする一方、高精度にソース線に電圧を供給できる構成が開示されている。
【特許文献１】特開２００５−１７５８１１号公報
【特許文献２】特開２００５−１７５８１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１及び特許文献２に開示された技術では、各出力回路が補助回路を搭載することにより駆動能力を制御してRail-to-Rail動作を実現させる。そのため、補助回路を付加回路として搭載する必要があり、ソースドライバの回路規模が大きくなるという問題があった。また、ソース線に与える電圧のばらつきを抑えるためにトランジスタのサイズを大きくせざるを得なかった。
【０００８】
更にまた、ソース線に高精度に電圧を供給するためには、階調データに対応して階調電圧を生成するＤＡＣからの電圧をそのままソース線に供給する必要があった。このため、階調数が増加すると、階調電圧信号線の本数も増やす必要があり、チップサイズが大きくなるという問題があった。
【０００９】
また、一般的な演算増幅器では、出力電圧のばらつきを考慮する必要がある。そのため、演算増幅器を構成するトランジスタのサイズを大きくし、出力電圧のばらつきを抑制する必要があった。
【００１０】
本発明の一態様は、回路規模が小さく、Rail-to-Rail動作により高精度にソース線に電圧を供給できるソースドライバ、電気光学装置及び電子機器を提供する。
【００１１】
また本発明の他の態様は、回路規模が小さく、出力電圧のばらつきを抑えながら高精度にソース線に電圧を供給できるソースドライバ、電気光学装置及び電子機器を提供する。
【００１２】
更に本発明の他の態様は、階調数が増加した場合でも少ない階調電圧信号線の本数ながら、高精度にソース線に電圧を供給できるソースドライバ、電気光学装置及び電子機器を提供する。
【課題を解決するための手段】
【００１３】
上記課題を解決するために本発明は、
電気光学装置のソース線を駆動するためのソースドライバであって、
階調データに対応して、第１及び第２の階調電圧の各階調電圧を出力する階調電圧生成回路と、
前記第１及び第２の階調電圧に基づいて前記ソース線を駆動するソース線駆動回路とを含み、
前記ソース線駆動回路が、
前記第１の階調電圧と前記第２の階調電圧との間の出力階調電圧を前記ソース線に出力するフリップアラウンド型サンプルホールド回路を含むソースドライバに関係する。
【００１４】
ここで、ソースドライバは、出力階調電圧として、第１の階調電圧と同電位の電圧を出力してもよいし、第２の階調電圧と同電位の電圧を出力してもよい。
【００１５】
本発明によれば、フリップアラウンド型サンプルホールド回路により、第１及び第２の階調電圧の間の出力階調電圧を生成するようにしたので、非常に簡素な構成で、複数の階調電圧を出力回路で生成できるようになる。この結果、発生すべき階調電圧の種類を大幅に削減できる。これにより、階調電圧信号線の本数を削減でき、且つ階調電圧生成回路の回路規模も大幅に削減できる。階調電圧生成回路は、一般的に高電圧が供給されるためトランジスタサイズを大きくする必要があり、階調電圧生成回路の回路規模の削減はソースドライバのチップサイズの縮小化に大きく寄与できる。
【００１６】
また、フリップアラウンド型サンプリングホールド回路によれば、補助回路等を付加することなくRail-to-Rail動作が可能となる上に、ばらつきを抑えるためにトランジスタのサイズを大きくする必要がなくなる。そのため、ソースドライバのチップサイズの縮小に寄与できる。
【００１７】
更に、本発明によれば、ソース線に与える階調電圧を設定するために階調電圧生成回路で生成した階調電圧をソース線に出力する必要がなくなり、階調電圧生成回路の構成を小型化できる。また本発明によれば、出力回路のみで階調電圧を高精度に生成することができるようになる。この結果、階調電圧生成回路の構成を簡素化できる。
【００１８】
また本発明に係るソースドライバでは、
前記フリップアラウンド型サンプルホールド回路が、
演算増幅回路と、
前記演算増幅回路の入力にその一端が接続された複数の容量素子とを含み、
サンプリング期間において、前記演算増幅回路の出力と前記ソース線とを電気的に遮断した状態で、前記演算増幅回路の入力及び出力を電気的に接続して、前記複数の容量素子の各容量素子に前記第１又は第２の階調電圧に対応した電荷を蓄積し、
前記サンプリング期間後のホールド期間において、前記演算増幅回路の入力及び出力を電気的に遮断して、前記複数の容量素子に蓄積された電荷を前記演算増幅回路の出力に供給することで得られる前記演算増幅回路の出力電圧を前記ソース線に出力することができる。
【００１９】
また本発明に係るソースドライバでは、
前記フリップアラウンド型サンプルホールド回路が、
非反転入力端子に所与の電圧が供給される演算増幅回路と、
前記演算増幅回路の反転入力端子と前記演算増幅回路の出力との間に挿入された帰還スイッチと、
一端が前記反転入力端子に接続される第１〜第ｊ（ｊは２以上の整数）の容量素子と、
第ｐ（１≦ｐ≦ｊ、ｐは整数）のフリップアラウンド用スイッチが前記第ｐの容量素子の他端と前記演算増幅回路の出力との間に挿入された第１〜第ｊのフリップアラウンド用スイッチと、
第ｐの入力スイッチの一端が第ｐの容量素子の他端に接続される第１〜第ｊの入力スイッチと、
前記演算増幅回路の出力と前記ソース線との間に挿入された出力スイッチとを含み、
前記第１〜第ｊの入力スイッチの各入力スイッチの他端には、前記第１又は第２の階調電圧が供給され、
サンプリング期間に、前記第１〜第ｊのフリップアラウンド用スイッチをオフ、前記帰還スイッチをオン、前記出力スイッチをオフした状態で、前記第１〜第ｊの容量素子の他端に前記第１及び第２の階調電圧のいずれかを供給し、
前記サンプリング期間後のホールド期間に、前記第１〜第ｊのフリップアラウンド用スイッチをオン、前記帰還スイッチをオフ、前記出力スイッチをオンすることで得られる前記第１の階調電圧と前記第２の階調電圧との間の出力階調電圧を、前記ソース線に出力することができる。
【００２０】
上記のいずれかの発明によれば、複数の容量素子に蓄積した電荷を演算増幅回路の出力側に移動させる構成であるため、演算増幅回路が有する入力オフセット電圧の影響を受けることなく、出力階調電圧を高精度に生成することができるようになる。また本発明によれば、第１及び第２の階調電圧を、簡素な構成で第１〜第ｊの容量素子に供給させることができる。
【００２１】
また本発明に係るソースドライバでは、
前記出力階調電圧が、前記ソース線に出力される電圧の最低電位電圧より該ソース線に出力される電圧の最高電位電圧に近いときには、前記階調電圧生成回路が、前記第１及び第２の階調電圧を電位の高い順に出力し、
前記出力階調電圧が、前記最高電位電圧より前記最低電位電圧に近いときには、前記階調電圧生成回路が、前記第１及び第２の階調電圧を電位の低い順に出力することができる。
【００２２】
また本発明に係るソースドライバでは、
前記出力階調電圧が前記最低電位電圧より前記最高電位電圧に近いときには、前記第１及び第２の階調電圧のうち、高電位側の階調電圧が前記第１〜第ｊの容量素子のいずれかの容量素子に供給された状態で、低電位側の階調電圧が前記第１〜第ｊの容量素子のいずれかの容量素子に供給されるように、前記第１〜第ｊの入力スイッチのスイッチ制御を行うことができる。
【００２３】
また本発明に係るソースドライバでは、
前記出力階調電圧が前記最高電位電圧より前記最低電位電圧に近いときには、前記第１及び第２の階調電圧のうち、低電位側の階調電圧が前記第１〜第ｊの容量素子のいずれかの容量素子に供給された状態で、高電位側の階調電圧が前記第１〜第ｊの容量素子のいずれかの容量素子に供給されるように、前記第１〜第ｊの入力スイッチのスイッチ制御を行うことができる。
【００２４】
上記のいずれかの発明によれば、第１〜第ｊのフリップアラウンド用スイッチのリークの発生を抑えることができるようになるので、出力階調電圧の電圧レベルが変動する事態を回避できるようになる。
【００２５】
また本発明に係るソースドライバでは、
前記第１〜第ｊの容量素子の各容量素子の容量値が等しくてもよい。
【００２６】
本発明によれば、精度良く、且つ容易に、第１及び第２の階調電圧の間の出力階調電圧を生成することができるようになる。
【００２７】
また本発明に係るソースドライバでは、
一端に所与の電圧が供給され、他端に前記演算増幅回路の反転入力端子が接続される補助容量素子を含むことができる。
【００２８】
本発明によれば、演算増幅回路の反転入力端子の電圧変動を抑え、出力階調電圧のより一層の安定化を実現できるようになる。
【００２９】
また本発明に係るソースドライバでは、
前記補助容量素子が、
容量素子形成領域内に形成されるダミー用の容量素子と兼用されてもよい。
【００３０】
また本発明に係るソースドライバでは、
前記電気光学装置の各ソース線を駆動する各ソースドライバブロックが、前記階調電圧生成回路及び前記ソース線駆動回路を含む複数のソースドライバブロックを含み、
各ソースドライバブロックが、
前記複数のソースドライバブロックの配列方向と交差する方向に、前記第１〜第ｊの容量素子及び前記補助容量素子が形成される容量素子形成領域を有し、
前記補助容量素子が、
前記容量素子形成領域の境界のうち、前記配列方向と交差する方向で対向する境界に沿って形成されていてもよい。
【００３１】
本発明によれば、第１〜第ｊの容量素子の容量値を精度良く形成できる一方、レイアウト面積を無駄にすることなく、補助容量素子を形成できるようになる。
【００３２】
また本発明に係るソースドライバでは、
前記演算増幅回路は、
前記サンプリング期間にＡ級増幅動作を行い、前記ホールド期間にＡＢ級増幅動作を行うことができる。
【００３３】
また本発明に係るソースドライバでは、
前記演算増幅回路は、
前記演算増幅回路の入力と該演算増幅回路の出力との差分値を増幅する演算増幅器と、
第１の電源側に設けられ前記演算増幅器の出力ノードの電圧に基づいてそのゲート電極が制御される第１導電型の第１の駆動トランジスタと、
前記第１の駆動トランジスタと直列に第２の電源側に設けられる第２導電型の第２の駆動トランジスタと、
前記第１の駆動トランジスタのゲート電極と前記第２の駆動トランジスタのゲート電極とを容量結合するためのキャパシタと、
前記サンプリング期間において前記第２の駆動トランジスタのゲート電極に電荷を供給し、前記ホールド期間において前記第２の駆動トランジスタのゲート電極への電荷の供給を停止する電荷供給回路とを含むことができる。
【００３４】
また本発明に係るソースドライバでは、
前記電荷供給回路が、
電流発生回路と、
前記電流発生回路と前記キャパシタの一端及び前記第２の駆動トランジスタのゲート電極との間に挿入されたスイッチ回路と含み、
前記スイッチ回路が、
前記サンプリング期間にオン、前記ホールド期間にオフとなるようにスイッチ制御されてもよい。
【００３５】
また本発明に係るソースドライバでは、
前記電流発生回路が、
そのドレインに電流が供給されダイオード接続された電流源トランジスタを含み、
前記スイッチ回路が、
前記電流源トランジスタのゲート電極と、前記キャパシタの一端及び前記第２の駆動トランジスタのゲート電極との間に挿入されてもよい。
【００３６】
ここで、一般的なフリップアラウンド型サンプリングホールド回路では、サンプリング期間であってもホールド期間であっても、出力負荷が変化することがない。これに対して、上記のいずれかの発明に係るソースドライバにおいては、ホールド期間に電気光学装置のソース線の負荷を駆動する必要がある。そのため、上記のいずれかの発明によれば、フリップアラウンド型サンプリングホールド回路が、サンプリング期間では低負荷の出力を駆動し、ホールド期間では高負荷の出力を駆動するため、ソースドライバに最適なソース線駆動回路を具備させることができるようになる。そして、フリップアラウンド型サンプリングホールド回路の機能に影響を与えることなく、フリップアラウンド型サンプリングホールド回路の回路規模を大幅に小さくできる。
【００３７】
また本発明は、
複数の走査線と、
複数のソース線と、
各画素が前記複数の走査線の各走査線及び前記複数のソース線の各ソース線により特定される複数の画素と、
前記複数のソース線を駆動するための上記のいずれか記載のソースドライバとを含む電気光学装置に関係する。
【００３８】
本発明によれば、回路規模が小さく、Rail-to-Rail動作により高精度にソース線に電圧を供給できるソースドライバを含む電気光学装置を提供できる。また、本発明によれば、回路規模が小さく、入力オフセット電圧をキャンセルしながら高精度にソース線に電圧を供給できるソースドライバを含む電気光学装置を提供できる。更に本発明によれば、階調数が増加した場合でも少ない階調電圧信号線の本数ながら、高精度にソース線に電圧を供給できるソースドライバを含む電気光学装置を提供できる。
【００３９】
また本発明は、
上記のいずれか記載のソースドライバを含む電子機器に関係する。
【００４０】
また本発明は、
上記記載の電気光学装置を含む電子機器に関係する。
【００４１】
上記のいずれかの発明によれば、ソース線に高精度に階調電圧を設定できる上に、軽量小型化された電子機器を提供できる。
【発明を実施するための最良の形態】
【００４２】
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
【００４３】
１．  液晶装置
図１に、本実施形態におけるアクティブマトリックス型の液晶装置の構成の概要を示す。ここでは、アクティブマトリックス型の液晶装置について説明するが、他の液晶装置についても、本実施形態における表示ドライバを適用できる。
【００４４】
液晶装置１０は、液晶表示（Liquid Crystal Display：ＬＣＤ）パネル（広義には表示パネル、更に広義には電気光学装置）２０を含む。ＬＣＤパネル２０は、アモルファスシリコン液晶パネルであり、例えばガラス基板上に形成される。このガラス基板上には、Ｙ方向に複数配列されそれぞれＸ方向に伸びるゲート線（走査線）ＧＬ１〜ＧＬＭ（Ｍは２以上の整数）と、Ｘ方向に複数配列されそれぞれＹ方向に伸びるソース線（データ線）ＳＬ１〜ＳＬＮ（Ｎは２以上の整数）とが配置されている。また、ゲート線ＧＬｍ（１≦ｍ≦Ｍ、ｍは整数、以下同様。）とソース線ＳＬｎ（１≦ｎ≦Ｎ、ｎは整数、以下同様。）との交差位置に対応して、画素領域（画素）が設けられ、該画素領域に薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと略す。）２２ｍｎが配置されている。
【００４５】
ＴＦＴ２２ｍｎのゲートは、ゲート線ＧＬｎに接続されている。ＴＦＴ２２ｍｎのソースは、ソース線ＳＬｎに接続されている。ＴＦＴ２２ｍｎのドレインは、画素電極２６ｍｎに接続されている。画素電極２６ｍｎと、これに対向する対向電極２８ｍｎとの間に液晶（広義には電気光学素子）が封入され、液晶容量（広義には液晶素子）２４ｍｎが形成される。画素電極２６ｍｎと対向電極２８ｍｎとの間の印加電圧に応じて画素の透過率が変化するようになっている。対向電極２８ｍｎには、対向電極電圧Ｖｃｏｍが供給される。
【００４６】
このようなＬＣＤパネル２０は、例えば画素電極及びＴＦＴが形成された第１の基板と、対向電極が形成された第２の基板とを貼り合わせ、両基板の間に電気光学材料としての液晶を封入させることで形成される。
【００４７】
従って、ＬＣＤパネル２０は、スイッチ素子としてのＴＦＴを介してソース線と接続される画素電極を有するということができる。またＬＣＤパネル２０は、複数のソース線と、複数のスイッチ素子と、各画素電極が各ソース線と各スイッチ素子を介して接続される複数の画素電極とを有するということができる。
【００４８】
液晶装置１０は、ＬＣＤパネル２０を駆動する表示ドライバ（広義には駆動回路）９０を含む。表示ドライバ９０は、ソースドライバ３０を含む。ソースドライバ３０は、各ソース線に対応した階調データに基づいて、ＬＣＤパネル２０のソース線ＳＬ１〜ＳＬＮの各ソース線を駆動する。表示ドライバ９０は、ゲートドライバ（広義には走査ドライバ）３２を含むことができる。ゲートドライバ３２は、１垂直走査期間内に、ＬＣＤパネル２０のゲート線ＧＬ１〜ＧＬＭを走査する。表示ドライバ９０は、ソースドライバ３０及びゲートドライバ３２の少なくとも一方が省略された構成であってもよい。
【００４９】
液晶装置１０は、電源回路９４を含むことができる。電源回路９４は、ソース線の駆動に必要な電圧を生成し、これらをソースドライバ３０に対して供給する。電源回路９４は、例えばソースドライバ３０のソース線の駆動に必要な電源電圧ＶＤＤＨ、ＶＳＳＨや、ソースドライバ３０のロジック部の電圧を生成する。
【００５０】
また電源回路９４は、ゲート線の走査に必要な電圧を生成し、これをゲートドライバ３２に対して供給する。
【００５１】
更に電源回路９４は、対向電極電圧Ｖｃｏｍを生成する。電源回路９４は、ソースドライバ３０によって生成された極性反転信号ＰＯＬのタイミングに合わせて、高電位側電圧ＶＣＯＭＨと低電位側電圧ＶＣＯＭＬとを周期的に繰り返す対向電極電圧Ｖｃｏｍを、ＬＣＤパネル２０の対向電極に出力する。
【００５２】
液晶装置１０は、表示コントローラ３８を含むことができる。表示コントローラ３８は、図示しない中央処理装置（Central Processing Unit：以下、ＣＰＵと略す。）等のホストにより設定された内容に従って、ソースドライバ３０、ゲートドライバ３２、電源回路９４を制御する。例えば、表示コントローラ３８は、ソースドライバ３０及びゲートドライバ３２に対し、動作モードの設定、内部で生成した垂直同期信号や水平同期信号の供給を行う。
【００５３】
なお図１では、液晶装置１０に電源回路９４又は表示コントローラ３８を含めて構成するようにしているが、これらのうち少なくとも１つを液晶装置１０の外部に設けて構成するようにしてもよい。或いは、液晶装置１０に、ホストを含めるように構成することも可能である。
【００５４】
また、ソースドライバ３０は、ゲートドライバ３２及び電源回路９４のうち少なくとも１つを内蔵してもよい。
【００５５】
更にまた、ソースドライバ３０、ゲートドライバ３２、表示コントローラ３８及び電源回路９４の一部又は全部をＬＣＤパネル２０上に形成してもよい。例えば図２では、ＬＣＤパネル２０上に、表示ドライバ９０（ソースドライバ３０及びゲートドライバ３２）が形成されている。このようにＬＣＤパネル２０は、複数のソース線と、複数のゲート線と、各スイッチ素子が複数のゲート線の各ゲート線及び複数のソース線の各ソース線とに接続された複数のスイッチ素子と、複数のソース線を駆動するソースドライバとを含むように構成することができる。ＬＣＤパネル２０の画素形成領域８０に、複数の画素が形成されている。
【００５６】
図３に、図１又は図２のゲートドライバ３２の構成例を示す。
【００５７】
ゲートドライバ３２は、シフトレジスタ４０、レベルシフタ４２、出力バッファ４４を含む。
【００５８】
シフトレジスタ４０は、各フリップフロップが各ゲート線に対応して設けられ、順次接続された複数のフリップフロップを含む。このシフトレジスタ４０は、クロック信号ＣＰＶに同期してスタートパルス信号ＳＴＶをフリップフロップに保持すると、順次クロック信号ＣＰＶに同期して隣接するフリップフロップにスタートパルス信号ＳＴＶをシフトする。ここで入力されるクロック信号ＣＰＶは水平同期信号であり、スタートパルス信号ＳＴＶは垂直同期信号である。
【００５９】
レベルシフタ４２は、シフトレジスタ４０からの電圧のレベルを、ＬＣＤパネル２０の液晶素子とＴＦＴのトランジスタ能力とに応じた電圧のレベルにシフトする。この電圧レベルとしては、例えば２０Ｖ〜５０Ｖの高い電圧レベルが必要になる。
【００６０】
出力バッファ４４は、レベルシフタ４２によってシフトされた走査電圧をバッファリングしてゲート線に出力し、ゲート線を駆動する。パルス状の走査電圧の高電位側は選択電圧であり、走査電圧の低電位側は非選択電圧である。
【００６１】
なお、ゲートドライバ３２は、図３のようにシフトレジスタを用いてゲート線を走査することなく、アドレスデコーダによるデコード結果に対応したゲート線を選択することで複数のゲート線を走査するようにしてもよい。
【００６２】
図４に、図１又は図２のソースドライバ３０の構成例のブロック図を示す。
【００６３】
ソースドライバ３０は、Ｉ／Ｏバッファ５０、表示メモリ５２、ラインラッチ５４、階調電圧発生回路５８、ＤＡＣ（Digital/Analog Converter）（広義には階調電圧生成回路）６０、ソース線駆動回路６２を含む。
【００６４】
ソースドライバ３０には、例えば表示コントローラ３８から階調データＤが入力される。この階調データＤは、ドットクロック信号ＤＣＬＫに同期して入力され、Ｉ／Ｏバッファ５０においてバッファリングされる。ドットクロック信号ＤＣＬＫは、表示コントローラ３８から供給される。
【００６５】
Ｉ／Ｏバッファ５０は、表示コントローラ３８又は図示しないホストによってアクセスされる。Ｉ／Ｏバッファ５０にバッファリングされた階調データは、表示メモリ５２に書き込まれる。また、表示メモリ５２から読み出された階調データは、Ｉ／Ｏバッファ５０でバッファリングされた後に、表示コントローラ３８等に対して出力されるようになっている。
【００６６】
表示メモリ５２は、各メモリセルが各ソース線に接続される各出力線に対応して設けられた複数のメモリセルを含む。各メモリセルは、ロウアドレス及びカラムアドレスによって特定される。また１走査ライン分の各メモリセルは、ラインアドレスによって特定される。
【００６７】
アドレス制御回路６６は、表示メモリ５２内のメモリセルを特定するためのロウアドレス、カラムアドレス及びラインアドレスを生成する。アドレス制御回路６６は、階調データを表示メモリ５２に書き込む際には、ロウアドレス及びカラムアドレスを生成する。即ち、Ｉ／Ｏバッファ５０にバッファリングされた階調データが、ロウアドレス及びカラムアドレスによって特定される表示メモリ５２のメモリセルに書き込まれる。
【００６８】
ロウアドレスデコーダ６８は、ロウアドレスをデコードし、該ロウアドレスに対応した表示メモリ５２のメモリセルを選択する。カラムアドレスデコーダ７０は、カラムアドレスをデコードし、該カラムアドレスに対応した表示メモリ５２のメモリセルを選択する。
【００６９】
階調データを表示メモリ５２から読み出してラインラッチ５４に出力する際には、アドレス制御回路６６は、ラインアドレスを生成する。即ち、ラインアドレスデコーダ７２は、ラインアドレスをデコードし、該ラインアドレスに対応した表示メモリ５２のメモリセルを選択する。そして、ラインアドレスによって特定されるメモリセルから読み出された１水平走査分の階調データがラインラッチ５４に出力される。
【００７０】
アドレス制御回路６６は、階調データを表示メモリ５２から読み出してＩ／Ｏバッファ５０に出力する際には、ロウアドレス及びカラムアドレスを生成する。即ち、ロウアドレス及びカラムアドレスによって特定される表示メモリ５２のメモリセルに保持された階調データがＩ／Ｏバッファ５０に読み出される。Ｉ／Ｏバッファ５０に読み出された階調データは、表示コントローラ３８又は図示しないホストにより取り出される。
【００７１】
従って、図４において、ロウアドレスデコーダ６８、カラムアドレスデコーダ７０及びアドレス制御回路６６が表示メモリ５２への階調データの書き込み制御を行う書き込み制御回路として機能する。一方、図４において、ラインアドレスデコーダ７２、カラムアドレスデコーダ７０及びアドレス制御回路６６が表示メモリ５２からの階調データの読み出し制御を行う読み出し制御回路として機能する。
【００７２】
ラインラッチ５４は、表示メモリ５２から読み出された１水平走査分の階調データを、１水平走査期間を規定するラッチパルスＬＰの変化タイミングでラッチする。ラインラッチ５４は、各レジスタが１ドット分の階調データを保持する複数のレジスタを含む。ラインラッチ５４の複数のレジスタの各レジスタには、表示メモリ５２から読み出された１ドット分の階調データが取り込まれる。
【００７３】
階調電圧発生回路５８は、各階調電圧（基準電圧）が各階調データに対応する複数の階調電圧を生成する。より具体的には、階調電圧発生回路５８は、高電位側電源電圧ＶＤＤＨと低電位側電源電圧ＶＳＳＨとに基づいて、各階調電圧が各階調データに対応する複数の階調電圧を生成する。
【００７４】
ＤＡＣ６０は、ラインラッチ５４からの１水平走査分の階調データに対応した階調電圧を、ソース出力毎に生成する。より具体的には、ＤＡＣ５８は、階調電圧発生回路５８によって生成された複数の階調電圧の中から、ラインラッチ５４からの１ライン分の階調データのうち、各ソース線に対応した階調データに対応した階調電圧を選択し、選択した階調電圧を出力する。このようなＤＡＣ６０は、ソース出力毎に設けられた電圧選択回路ＤＥＣ１〜ＤＥＣＮを含む。各電圧選択回路は、階調電圧発生回路５８からの複数の階調電圧の中から、各階調データに対応した１つの階調電圧を出力する。
【００７５】
ソース線駆動回路６２は、出力回路ＯＰ１〜ＯＰＮを含む。出力回路ＯＰ１〜ＯＰＮの各出力回路は、演算増幅回路を含み、ＤＡＣ６０の各電圧選択回路からの出力階調電圧を用いてインピーダンス変換を行い、ソース線を駆動する。
【００７６】
２．  ソースドライバの構成例
本実施形態では、ソース出力毎に設けられたソースドライバブロックの回路規模を小さくするために、ソース線駆動回路６２の各出力回路にはフリップアラウンド型サンプルホールド回路が設けられる。そして、該フリップアラウンド型サンプルホールド回路によりソース線に電圧が供給される。より具体的には、ＤＡＣ６０により出力された第１及び第２の階調電圧を受け、フリップアラウンド型サンプルホールド回路が、第１の階調電圧と第２の階調電圧との間の出力階調電圧をソース線に出力する。
【００７７】
ここで、このようなフリップアラウンド型サンプルホールド回路を含むソース線駆動回路６２の出力回路について説明する。
【００７８】
図５に、ソース線駆動回路６２の出力回路ＯＰ１の構成例の回路図を示す。
【００７９】
図５では出力回路ＯＰ１の構成を示すが、他の出力回路ＯＰ２〜ＯＰＮも出力回路ＯＰ１と同様の構成を有している。また、図５では第１及び第２の階調電圧の間の２種類の出力階調電圧を生成する例を示すが、出力階調電圧の種類に本発明が限定されるものではない。
【００８０】
図５では、ＤＡＣ６０から第１及び第２の階調電圧が入力電圧Ｖｉｎとして供給され、出力階調電圧Ｖｏｕｔがソース線に供給されるようになっている。
【００８１】
出力回路において生成される出力階調電圧の種類を複数とすることで、階調電圧発生回路５８が生成する階調電圧の種類を削減できる。そのため、階調電圧信号線の本数を大幅に削減でき、且つＤＡＣ６０の回路規模も大幅に削減できるようになる。例えば、ソースドライバ３０が６ビットの階調データに基づいてソース線を駆動する場合に、本来であれば階調電圧発生回路は６４（＝２６）種類の階調電圧を生成する必要がある。ところが、図５に示すソース線駆動回路６２の各出力回路が２種類の階調電圧を発生させることができるため、階調電圧発生回路５８は３２種類の階調電圧を生成できればよい。そのため、階調電圧信号線の本数も例えば３２本で済み、階調電圧信号線の配線領域を半分にすることができるようになる。なお、実際には、本実施形態では、出力回路が第１及び第２の階調電圧を分割した電圧を生成するため、階調電圧信号線は３３本が必要となる。
【００８２】
このような出力回路は、フリップアラウンド型サンプルホールド回路を含む。フリップアラウンド型サンプルホールド回路の動作は、１水平走査期間（１Ｈ）の前半に設けられたサンプリング期間と後半に設けられたホールド期間において異なる。即ち、フリップアラウンド型サンプルホールド回路は、サンプリング期間に蓄積した電荷を、ホールド期間において、その出力側に供給するようになっている。
【００８３】
このような出力回路は、演算増幅回路と、演算増幅回路の入力に一端が接続された複数の容量素子とを含む。そして、出力回路は、サンプリング期間において、演算増幅回路の出力とソース線とを電気的に遮断した状態で、演算増幅回路の入力及び出力を電気的に接続して、複数の容量素子の各容量素子に第１又は第２の階調電圧に対応した電荷を蓄積する。即ち、サンプリング期間では、ソース線の電圧を変動させないように、演算増幅回路の出力とソース線とが電気的に遮断される。そして、複数の容量素子の一端に第１及び第２の階調電圧のいずれかの電圧に対応した電荷が蓄積されると共に、演算増幅回路の出力段の駆動部により、複数の容量素子の他端に電荷が供給される。
【００８４】
次に、その後のホールド期間において、出力回路は、演算増幅回路の入力及び出力を電気的に遮断して、複数の容量素子に蓄積された電荷を演算増幅回路の出力に供給する。このとき、演算増幅回路の出力とソース線とが電気的に接続される。即ち、ホールド期間では、ソース線に出力階調電圧を供給するために、演算増幅回路の出力とソース線とが電気的に接続される。そして、演算増幅回路の入力と出力とを電気的に遮断して、複数の容量素子に蓄積された電荷を演算増幅回路の出力に供給する。こうすることで、その入力電圧を出力電圧と等しくしようとする演算増幅回路の入力側のイマジナリショート機能によって、演算増幅回路の駆動部の電荷の充放電が行われ、出力階調電圧を変化させることができる。
【００８５】
より具体的には、出力回路ＯＰ１は、演算増幅回路ＯＰＣ１と、第１〜第ｊ（ｊは２以上の整数）の容量素子Ｃ１〜Ｃｊと、第１〜第ｊのフリップアラウンド用スイッチＳ３−１〜Ｓ３−ｊと、出力スイッチＳ４とを含むことができる。演算増幅回路ＯＰＣ１の非反転入力端子にアナロググランドＡＧＮＤ（所与の電圧）が供給される。演算増幅回路ＯＰＣ１の高電位側電源電圧をＶＤＤ、低電位側電源原電圧をＶＳＳとすると、アナロググランドＡＧＮＤは（ＶＤＤ＋ＶＳＳ）／２とすることができる。第１〜第ｊの容量素子Ｃ１〜Ｃｊの一端には、演算増幅回路ＯＰＣ１の反転入力端子に接続される。第１〜第ｊの容量素子Ｃ１〜Ｃｊの容量値は、等しい。第ｐ（１≦ｐ≦ｊ、ｐは整数）のフリップアラウンド用スイッチＳ３−ｐは、第ｐの容量素子Ｃｐの他端と演算増幅回路ＯＰＣ１の出力との間に挿入される。出力スイッチＳ４は、演算増幅回路ＯＰＣ１の出力とソース線ＳＬ１と電気的に接続される出力線との間に挿入される。第１〜第ｊの容量素子Ｃ１〜Ｃｊに、第１及び第２の階調電圧を供給することで、出力回路ＯＰ１は、第１及び第２の階調電圧の間の２（ｊ−１）種類の出力階調電圧を発生させることができる。
【００８６】
なお、出力回路ＯＰ１は、更に、第１〜第ｊの入力スイッチを含むことができる。第ｐ（１≦ｐ≦ｊ、ｐは整数）の入力スイッチの一端が、第ｐの容量素子Ｃｐの他端に接続される。そして、第１〜第ｊの入力スイッチの各入力スイッチの他端には、時分割で第１又は第２の階調電圧が供給される。
【００８７】
次に、より具体的な構成及び動作について、図５の場合を例に説明する。図５はｊが２の場合を示す。第１の入力スイッチＳ０は、スイッチ制御信号ＳＣ０によりスイッチ制御（オンオフ制御）される。第２の入力スイッチＳ１は、スイッチ制御信号ＳＣ１によりスイッチ制御される。帰還スイッチＳ２は、スイッチ制御信号ＳＣ２によりスイッチ制御される。第１及び第２のフリップアラウンド用スイッチＳ３−１、Ｓ３−２は、スイッチ制御信号ＳＣ３によりスイッチ制御される。出力スイッチＳ４は、スイッチ制御信号ＳＣ４によりスイッチ制御される。このようなスイッチ制御信号ＳＣ０〜ＳＣ４は、図示しない出力回路ＯＰ１の制御回路において生成される。
【００８８】
図６に、図５の出力回路ＯＰ１の第１の動作例の説明図を示す。
【００８９】
サンプリング期間では、第１の階調電圧Ｖｉｎ１及び第２の階調電圧Ｖｉｎ２が時分割で供給される。第１の階調電圧Ｖｉｎ１が供給される期間では、第１の入力スイッチＳ０がオンとなり、それ以降のサンプリング期間とホールド期間ではオフとなるようにスイッチ制御される。また、第２の入力スイッチＳ１は、少なくとも第２の階調電圧Ｖｉｎ２が供給される期間でオンとなるようにスイッチ制御される。更に、第２の入力スイッチＳ１は、サンプリング期間でオン、ホールド期間でオフとなるようにスイッチ制御される。
【００９０】
帰還スイッチＳ２は、サンプリング期間でオン、ホールド期間でオフとなるようにスイッチ制御される。第１及び第２のフリップアラウンド用スイッチＳ３−１、Ｓ３−２は、サンプリング期間でオフ、ホールド期間でオンとなるようにスイッチ制御される。出力スイッチＳ４は、サンプリング期間でオフ、ホールド期間でオンとなるようにスイッチ制御される。
【００９１】
即ち、サンプリング期間に、第１〜第ｊのフリップアラウンド用スイッチをオフ、帰還スイッチＳ２をオン、出力スイッチＳ４をオフした状態で、第１及び第２の容量素子Ｃ１、Ｃ２の他端に第１及び第２の階調電圧Ｖｉｎ１、Ｖｉｎ２のいずれかが供給される。そして、サンプリング期間後のホールド期間に、第１〜第ｊのフリップアラウンド用スイッチをオン、帰還スイッチＳ２をオフ、出力スイッチＳ４をオンすることで、第１の階調電圧Ｖｉｎ１と前記第２の階調電圧Ｖｉｎ２との間の出力階調電圧Ｖｏｕｔがソース線に出力される。
【００９２】
より具体的には、図６において、サンプリング期間では、第１の入力スイッチＳ０を介して第１の容量素子Ｃ１の一端に、第１の階調電圧Ｖｉｎ１に対応した電荷が蓄積される。また、第２の入力スイッチＳ１を介して第２の容量素子Ｃ２の一端に、第２の階調電圧Ｖｉｎ２に対応した電荷が蓄積される。この期間では、帰還スイッチＳ２がオンとなるため、演算増幅回路ＯＰＣ１のバーチャルショート機能により、演算増幅回路ＯＰＣ１の反転入力端子のノードＮＥＧの電圧と演算増幅回路ＯＰＣ１の出力電圧とがアナロググランドＡＧＮＤとなる。
【００９３】
従って、サンプリング期間では、ノードＮＥＧには次式で示す電荷Ｑｓが蓄積される。このとき、出力スイッチＳ４がオフであるため、ソース線ＳＬ１の電圧は変動しない。
【００９４】
Ｑｓ＝Ｖｉｎ１×Ｃ＋Ｖｉｎ２×Ｃ      ・・・（１）
ここで、Ｖｉｎ１は第１の階調電圧、Ｖｉｎ２は第２の階調電圧、第１及び第２の容量素子Ｃ１、Ｃ２の各容量素子の容量値をＣとしている。
【００９５】
次に、ホールド期間では、第１及び第２の入力スイッチＳ０、Ｓ１、帰還スイッチＳ２がオフ、第１及び第２のフリップアラウンド用スイッチＳ３−１、Ｓ３−２がオンとなる。この結果、第１及び第２の容量素子Ｃ１、Ｃ２に蓄積された電荷に対応した電圧が、演算増幅回路ＯＰＣ１の出力階調電圧として出力される。この場合、第１及び第２の容量素子Ｃ１、Ｃ２の一端が短絡されるため、出力階調電圧Ｖｏｕｔは、次式で示される。
【００９６】
Ｖｏｕｔ＝（Ｖｉｎ１＋Ｖｉｎ２）／２      ・・・（２）
図７に、図５の出力回路ＯＰ１の第２の動作例の説明図を示す。
【００９７】
図６では第１及び第２の階調電圧のうち電位が高い順に第１及び第２の容量素子に供給していたが、図７では第１及び第２の階調電圧のうち電位が低い順に第１及び第２の容量素子に供給している。
【００９８】
この場合でも、図６と同様に、第１及び第２の入力スイッチＳ０、Ｓ１、帰還スイッチＳ２、第１及び第２のフリップアラウンド用スイッチＳ３−１、Ｓ３−２、出力スイッチＳ４のスイッチ制御が行われる。そして、（２）式で示される出力階調電圧Ｖｏｕｔが、ホールド期間に出力される。
【００９９】
図８に、図５の出力回路ＯＰ１の第３の動作例の説明図を示す。
【０１００】
図６及び図７では、出力階調電圧Ｖｏｕｔが第１の階調電圧Ｖｉｎ１と第２の階調電圧Ｖｉｎ２との間の電圧として出力する例を示したが、本発明はこれに限定されるものではない。第１及び第２の階調電圧Ｖｉｎ１、Ｖｉｎ２を同電位の電圧とすることで、出力階調電圧Ｖｏｕｔもまた、第１及び第２の階調電圧Ｖｉｎ１、Ｖｉｎ２と同電位の電圧とすることができる。
【０１０１】
この場合でも、図６と同様に、第１及び第２の入力スイッチＳ０、Ｓ１、帰還スイッチＳ２、第１及び第２のフリップアラウンド用スイッチＳ３−１、Ｓ３−２、出力スイッチＳ４のスイッチ制御が行われる。この結果、（２）式より、出力階調電圧Ｖｏｕｔは、第１及び第２の階調電圧Ｖｉｎ１、Ｖｉｎ２と同電位の電圧となり、この出力階調電圧Ｖｏｕｔがホールド期間に出力される。
【０１０２】
以上説明したようなフリップアラウンド型サンプリングホールド回路を用いてソース線を駆動するようにしたので、非常に簡素な構成で、複数の階調電圧を出力回路で生成できるようになる。この結果、階調電圧発生回路５８が発生すべき階調電圧の種類を大幅に削減できる。これにより、階調電圧信号線の本数を削減でき、且つＤＡＣ６０の回路規模も大幅に削減できる。ＤＡＣ６０は、一般的に高電圧が供給されるためトランジスタサイズを大きくする必要があり、ＤＡＣ６０の回路規模の削減はソースドライバ３０のチップサイズの縮小化に大きく寄与できる。
【０１０３】
また、上記のフリップアラウンド型サンプリングホールド回路によれば、補助回路等を付加することなくRail-to-Rail動作が可能となる上に、ばらつきを抑えるためにトランジスタのサイズを大きくする必要がなくなる。そのため、ソースドライバ３０のチップサイズの縮小に寄与できる。
【０１０４】
更にまた、上記のフリップアラウンド型サンプリングホールド回路は、第１及び第２の容量素子Ｃ１、Ｃ２に蓄積した電荷を演算増幅回路ＯＰＣ１の出力側に移動させる構成であるため、演算増幅回路ＯＰＣ１が有する入力オフセット電圧の影響を受けることなく、出力階調電圧Ｖｏｕｔを高精度に生成することができるようになる。
【０１０５】
更に、上記のフリップアラウンド型サンプリングホールド回路では、ソース線に与える階調電圧を高精度に設定するためにＤＡＣ６０で生成した階調電圧をソース線に出力する必要がなくなり、出力回路のみで階調電圧を高精度に生成することができる。このため、ＤＡＣ６０で高精度に階調電圧を生成する必要がなくなり、ＤＡＣ６０の構成を簡素化してＤＡＣ６０の回路規模を削減できるようになる。
【０１０６】
２．１  比較例
ところで、本実施形態のような構成を有するフリップアラウンド型サンプルホールド回路では、サンプリング期間における第１〜第ｊの入力スイッチのスイッチ制御の順序と、各入力スイッチに入力される階調電圧のレベルとを、以下のようにすることが望ましい。即ち、出力階調電圧Ｖｏｕｔが、ソース線に出力される電圧の最低電位電圧より該ソース線に出力される電圧の最高電位電圧に近いときには、ＤＡＣ６０（階調電圧生成回路）が、図６に示すように第１及び第２の階調電圧を電位の高い順に出力することが望ましい。ここで、例えば６４種類の階調電圧Ｖ０〜Ｖ６３のうち、最低電位電圧をＶ０とすると最高電位電圧はＶ６３となり、最低電位電圧をＶ６３とすると最高電位電圧がＶ０となる。
【０１０７】
また、出力階調電圧Ｖｏｕｔが、最高電位電圧より最低電位電圧に近いときには、ＤＡＣ６０（階調電圧生成回路）が、第１及び第２の階調電圧を電位の低い順に出力することが望ましい。
【０１０８】
従って、第１〜第ｊの入力スイッチの各入力スイッチの他端に第１又は第２の階調電圧が供給される場合に、出力階調電圧Ｖｏｕｔが最低電位電圧より最高電位電圧に近いときには、第１及び第２の階調電圧のうち、高電位側の階調電圧が第１〜第ｊの容量素子Ｃ１〜Ｃｊのいずれかの容量素子に供給された状態で、低電位側の階調電圧が第１〜第ｊの容量素子Ｃ１〜Ｃｊのいずれかの容量素子に供給されるように、第１〜第ｊの入力スイッチのスイッチ制御を行うことが望ましい。
【０１０９】
また、第１〜第ｊの入力スイッチの各入力スイッチの他端に第１又は第２の階調電圧が供給される場合に、出力階調電圧Ｖｏｕｔが最高電位電圧より最低電位電圧に近いときには、第１及び第２の階調電圧のうち、低電位側の階調電圧が第１〜第ｊの容量素子Ｃ１〜Ｃｊのいずれかの容量素子に供給された状態で、高電位側の階調電圧が第１〜第ｊの容量素子Ｃ１〜Ｃｊのいずれかの容量素子に供給されるように、第１〜第ｊの入力スイッチのスイッチ制御を行うことが望ましい。
【０１１０】
ここでは、上記の理由を、本実施形態の比較例との対比をしながら説明する。
【０１１１】
図９に、本実施形態の比較例における出力回路ＯＰ１の動作例の説明図を示す。
【０１１２】
図９において、図６〜図８と同一部分には同一符号を付し、適宜説明を省略する。本比較例では、サンプリング期間の前半において、第１の入力スイッチＳ０をオン、第２の入力スイッチＳ１をオフした状態で、第１の階調電圧Ｖｉｎ１が第１の容量素子Ｃ１の一端に供給される。そして、このサンプリング期間の後半では、第１の入力スイッチＳ０がオフ、第２の入力スイッチがオンした状態で、第２の階調電圧Ｖｉｎ２が第２の容量素子Ｃ２の一端に供給される。本比較例では、第１の階調電圧Ｖｉｎ１の電位は、第２の階調電圧Ｖｉｎ２の電位よりも低電位である。
【０１１３】
図１０に、本比較例における動作説明図を示す。
【０１１４】
図１０において図５と同一部分には同一符号を付し、適宜説明を省略する。図１０では、サンプリング期間において、第１の入力スイッチＳ０がオフ、第２の入力スイッチＳ１がオンの状態を示している。
【０１１５】
例えば、第１の入力スイッチＳ０がオン、第２の入力スイッチＳ１がオフの状態で、第１の容量素子Ｃ１に、図９の第１の階調電圧Ｖｉｎ１が供給されたものとする（ＳＱ１）。このとき、第１の容量素子Ｃ１には、第１の階調電圧Ｖｉｎ１に対応した電荷が蓄積される。次に、図１０に示すように、第１の入力スイッチＳ０がオフ、第２の入力スイッチＳ１がオンの状態で、第２の容量素子Ｃ２に、図９の第２の階調電圧Ｖｉｎ２（Ｖｉｎ１＜Ｖｉｎ２）が供給されたものとする（ＳＱ２）。このとき第２の容量素子Ｃ２には、第２の階調電圧Ｖｉｎ２に対応した電荷が蓄積される。
【０１１６】
ここで、第２の階調電圧Ｖｉｎ２の印加に伴い第１の階調電圧Ｖｉｎ１に対応した電荷が蓄積されていたノードＮＥＧ（第２の容量素子Ｃ２の他端）の電圧レベルが変動する。第１の容量素子Ｃ１の他端と第２の容量素子Ｃ２の他端とは電気的に接続されるため、ノードＮＥＧの電圧レベルの変動は、容量結合された第１の容量素子Ｃ１の一端の電圧レベルの変動として伝達されるからである（ＳＱ３）。
【０１１７】
この場合、ノードＮＥＧの電圧変動は、第１の容量素子Ｃ１を介して、第１のフリップアラウンド用スイッチＳ３−１の一端の電圧レベルの変動として伝達され、該電圧レベルが電源電圧ＶＤＤより高電位となることがある（ＳＱ４）。これは、スイッチを構成するＰ型ＭＯＳトランジスタのソース(ドレイン)と該トランジスタが形成される基板との間のダイオード接続部分が順方向となるためリークが発生することを意味する。従って、ホールド期間に出力すべき出力階調電圧Ｖｏｕｔの電圧レベルが変動してしまう。
【０１１８】
そこで、本実施形態では、例えば第２の容量素子Ｃ２にも、最初から高電位側の第１の階調電圧Ｖｉｎ１を供給した上で、改めて低電位側の第２の階調電圧Ｖｉｎ２が第２の容量素子Ｃ２に供給されるようにスイッチ制御される。こうすることで、第２の容量素子Ｃ２の電圧レベルの変動が、ノードＮＥＧに伝達する事態を回避できる。
【０１１９】
即ち、出力階調電圧Ｖｏｕｔが最低電位電圧より最高電位電圧に近いときには、第１及び第２の階調電圧のうち、高電位側の階調電圧が第１〜第ｊの容量素子Ｃ１〜Ｃｊのいずれかの容量素子に供給された状態で、低電位側の階調電圧が第１〜第ｊの容量素子Ｃ１〜Ｃｊのいずれかの容量素子に供給されるように、第１〜第ｊの入力スイッチのスイッチ制御を行う。
【０１２０】
なお、図９及び図１０では、出力階調電圧Ｖｏｕｔが最低電位電圧より最高電位電圧に近い場合について説明したが、出力階調電圧Ｖｏｕｔが最高電位電圧より最低電位電圧に近い場合についても同様に、入力スイッチのリークが発生する。そのため、出力階調電圧Ｖｏｕｔが最高電位電圧より最低電位電圧に近いときには、第１及び第２の階調電圧のうち、低電位側の階調電圧が第１〜第ｊの容量素子Ｃ１〜Ｃｊのいずれかの容量素子に供給された状態で、高電位側の階調電圧が第１〜第ｊの容量素子Ｃ１〜Ｃｊのいずれかの容量素子に供給されるように、第１〜第ｊの入力スイッチのスイッチ制御を行うことが望ましい。
【０１２１】
ここで、出力階調電圧Ｖｏｕｔが階調電圧の最高電位電圧に近いか、最低電位電圧に近いかを、簡素な構成で判定するために、階調データの最上位ビットに基づいて判定してもよい。
【０１２２】
図１１に、本実施形態における階調電圧の出力順序の説明図を示す。
【０１２３】
例えば階調データの最上位ビットが「０」に対応した階調電圧が、最上位ビットが「１」に対応した階調電圧より高電位側であるものとする。このとき、階調データの最上位ビットが「０」のとき、第１及び第２の階調電圧のうち高電位側の階調電圧を第１の容量素子Ｃ１に供給した後、低電位側の階調電圧を第２の容量素子Ｃ２に供給する。また、階調データの最上位ビットが「１」のとき、第１及び第２の階調電圧のうち低電位側の階調電圧を第１の容量素子Ｃ１に供給した後、高電位側の階調電圧を第２の容量素子Ｃ２に供給する。こうすることで、第１及び第２のフリップアラウンド用スイッチＳ３−１、Ｓ３−２にリークが発生することなく、出力階調電圧Ｖｏｕｔが、目的とする電圧を生成できなくなる事態を回避できるようになる。
【０１２４】
２．２  ソースドライバの要部の構成
次に、本実施形態におけるソースドライバ３０の要部の構成例について説明する。
【０１２５】
図１２に、本実施形態におけるソースドライバ３０のソースドライバブロックの構成例のブロック図を示す。図１２において、図４と同一部分には同一符号を付し、適宜説明を省略する。なお、以下では、階調データが６ビットであるものとする。
【０１２６】
図１２では、ソース線ＳＬ１を駆動するソースドライバブロックの構成のみを示す。ソース線ＳＬ１を駆動するためのソースドライバブロックは、加算回路８０１、加算制御ロジック８２１、電圧選択回路ＤＥＣ１、出力回路ＯＰ１を含む。
【０１２７】
本実施形態では、第１及び第２の階調電圧を時分割で出力回路ＯＰ１に供給するために、表示メモリ５２から階調データＤ［５：０］を出力し、該階調データと該階調データをインクリメントしたデータとを電圧選択回路ＤＥＣ１に供給する。このとき、加算回路８０１は、加算制御ロジック８２１からの加算制御信号ＡＤＤ＿ＢＩＴに基づいて制御され、階調データをインクリメントしたデータを出力したり、階調データをそのまま出力したりできるようになっている。
【０１２８】
より具体的には、階調データＤ［５：０］の上位５ビットのデータＤ［５：１］が加算回路８０１に入力される。また、階調データＤ［５：０］のうち最上位ビットＤ［５］のデータと最下位ビットＤ［０］のデータとが加算制御ロジック８２１に入力される。加算制御ロジック８２１には、図示しない制御回路において生成された加算タイミング信号ＡＤ１、ＡＤ２が入力され、階調データＤ［５］、Ｄ［０］のデータ及び加算タイミング信号ＡＤ１、ＡＤ２に基づいて加算制御信号ＡＤＤ＿ＢＩＴが生成される。
【０１２９】
図１３に、図１２の加算タイミング信号ＡＤ１、ＡＤ２の説明図を示す。
【０１３０】
加算タイミング信号ＡＤ１がＨレベルの期間は、出力回路ＯＰ１の第１の容量素子Ｃ１に階調電圧が供給される第１の入力スイッチＳ０のオン期間に対応している。加算タイミング信号ＡＤ２がＨレベルの期間は、出力回路ＯＰ１の第２の容量素子Ｃ２に階調電圧が供給される第２の入力スイッチＳ１のオン期間に対応している。
【０１３１】
図１４に、図１２の加算制御ロジック８２１の動作説明図を示す。
【０１３２】
図１４では、階調データ［５：０］が「００００００」のとき階調電圧が最高電位となり、階調データが［５：０］が「１１１１１１」のとき階調電圧が最低電位となるものとする。
【０１３３】
加算制御ロジック８２１は、階調データの最上位ビットＤ［５］のデータが「０」とのき、加算タイミング信号ＡＤ２のタイミングで加算回路８０１の加算制御を行う。このとき、階調データの最下位ビットＤ［０］のデータが「０」のとき、加算回路８０１は、階調データＤ［５：１］のデータをそのまま電圧選択回路ＤＥＣ１に出力する。また、階調データの最下位ビットＤ［０］のデータが「１」のとき、加算回路８０１は、階調データＤ［５：１］をインクリメントしたデータ（階調データＤ［５：１］に「１」を加算したデータ）を電圧選択回路ＤＥＣ１に出力する。
【０１３４】
また加算制御ロジック８２１は、階調データの最上位ビットＤ［５］のデータが「１」とのき、加算タイミング信号ＡＤ１のタイミングで加算回路８０１の加算制御を行う。このとき、階調データの最下位ビットＤ［０］のデータが「０」のとき、加算回路８０１は、階調データＤ［５：１］のデータをそのまま電圧選択回路ＤＥＣ１に出力する。また、階調データの最下位ビットＤ［０］のデータが「１」のとき、加算回路８０１は、階調データＤ［５：１］をインクリメントしたデータを電圧選択回路ＤＥＣ１に出力する。
【０１３５】
図１２において、このように加算制御ロジック８２１により制御される加算回路８０１の出力が、階調データとして電圧選択回路ＤＥＣ１に入力される。電圧選択回路ＤＥＣ１は、加算回路８０１からの階調データに基づいて、階調電圧発生回路５８によって生成された階調電圧Ｖ０〜Ｖ３２のいずれかを出力回路ＯＰ１に出力する。この出力回路ＯＰ１は、図５の構成を有している。
【０１３６】
２．３  補助容量素子
本実施形態では、図５に示すようにノードＮＥＧに、補助容量素子ＣＣＳを接続することが望ましい。この補助容量素子ＣＣＳは、一端に例えば接地電源電圧ＶＳＳ又はアナロググランドＡＧＮＤが供給され、他端にノードＮＥＧが接続される。こうすることで、演算増幅回路ＯＰＣ１の反転入力端子の電圧変動を抑え、出力階調電圧Ｖｏｕｔのより一層の安定化を実現できるようになる。
【０１３７】
なお、補助容量素子ＣＣＳは、電位変動を抑えることを目的としているため、第１及び第２の容量素子Ｃ１、Ｃ２と比較して、容量値を精度良く形成されている必要がない。そのため、補助容量素子ＣＣＳ、第１及び第２の容量素子Ｃ１、Ｃ２が形成される容量素子形成領域において、補助容量素子ＣＣＳは、第１及び第２の容量素子Ｃ１、Ｃ２と比べて、エッチング等の容量素子を形成する際に制御が困難な領域に形成されていることが望ましい。従って、補助容量素子ＣＣＳが、ソースドライバ内の容量素子形成領域内に形成されるダミー用の容量素子と兼用されることが望ましい。
【０１３８】
図１５（Ａ）、図１５（Ｂ）に、補助容量素子ＣＣＳの説明図を示す。
【０１３９】
図１５（Ａ）は、ソースドライバ３０のレイアウトイメージを示す。ソースドライバ３０では、ソース線への出力パッドの配列方向に、ソースドライバブロックＳＢ１〜ＳＢＮが並ぶ。各ソースドライバブロックは、階調電圧生成回路、電圧選択回路及びソース線駆動回路を含み、各ソースドライバブロックのレイアウト配置は同様である。
【０１４０】
図１５（Ｂ）は、ソースドライバブロックＳＢｎの容量素子形成領域のイメージを示す。ソースドライバブロックＳＢｎは、ソースドライバブロックＳＢ１〜ＳＢＮの配列方向（出力パッドの配列方向）と垂直な方向（交差する方向）に、第１の容量素子Ｃ１、第２の容量素子Ｃ２及び補助容量素子ＣＣＳが形成される容量素子形成領域ＣＥＡを有する。このとき、補助容量素子ＣＣＳは、容量素子形成領域ＣＥＡの境界のうち、上記の配列方向と垂直な方向（交差する方向）で、対向する２つの境界部のいずれかの境界部に沿って形成されていることが望ましい。一般的には、この境界部には、容量素子形成領域内のダミー用の容量素子が形成される。図１５（Ｂ）では、ソースドライバブロックＳＢ１〜ＳＢＮの配列方向をＤＲ１とすると、配列方向ＤＲ１と垂直な方向ＤＲ２で対向するソースドライバブロックＳＢｎの境界部を構成する２辺のうち１辺ＥＤｎに沿って、補助容量素子ＣＣＳが形成されている。
【０１４１】
こうすることで、第１及び第２の容量素子ＣＳ１、ＣＳ２のエッジ（端部）は、当該ソースドライバブロックの補助容量素子ＣＣＳのエッジや、隣接するソースドライバブロックの第１又は第２の容量素子Ｃ１、Ｃ２のエッジと隣接している。そのため、各エッジ間の隙間Δｄ１〜Δｄ４を、ほぼ同じエッチング速度で形成できるため、高精度で、第１及び第２の容量素子Ｃ１、Ｃ２を形成できる。これに対して、補助容量素子ＣＣＳのエッジは、他の容量素子のエッジと隣接しない。従って、補助容量素子ＣＣＳのエッジに関しては、例えば出力パッド配置領域側からのエッチング速度が、第１又は第２の容量素子Ｃ１、Ｃ２側からのエッチング速度が異なるため、第１及び第２の容量素子Ｃ１、Ｃ２と比較して精度良く容量素子を形成することができない。
【０１４２】
図１５（Ｂ）のように各容量素子を形成することで、第１及び第２の容量素子Ｃ１、Ｃ２の容量値を精度良く形成できる一方、レイアウト面積を無駄にすることなく、補助容量素子ＣＣＳを形成できるようになる。
【０１４３】
２．４  演算増幅回路
本実施形態におけるフリップアラウンド型サンプリングホールド回路の回路規模は、小さいことが望ましい。そこで、本実施形態におけるフリップアラウンド型サンプリングホールド回路は、サンプリング期間とホールド期間とで離散的な動作を行う点に着目して、フリップアラウンド型サンプリングホールド回路に適用される演算増幅回路は、以下に述べる構成を採用することが望ましい。
【０１４４】
本実施形態におけるフリップアラウンド型サンプリングホールド回路は、サンプリング期間では出力スイッチＳ４をオフして低負荷の出力を駆動し、ホールド期間では出力スイッチＳ４をオンして高負荷の出力を駆動する。そのため、本実施形態におけるフリップアラウンド型サンプリングホールド回路の演算増幅回路は、サンプリング期間でＡ級増幅動作を行い、ホールド期間でＡＢ級増幅動作を行ってもよい。そこで、本実施形態では、演算増幅回路ＯＰＣ１〜ＯＰＣＮとして、以下の構成を採用できる。
【０１４５】
図１６に、図５の演算増幅回路ＯＰＣ１の構成例の回路図を示す。
【０１４６】
図１６では、演算増幅回路ＯＰＣ１の構成例を示すが、他の演算増幅回路ＯＰＣ２〜ＯＰＣＮも同様の構成を有している。
【０１４７】
演算増幅回路ＯＰＣ１は、差動増幅器１１０（広義には演算増幅器）と、出力部１２０と、キャパシタＣＣＰと、電荷供給回路１３０とを含む。差動増幅器１１０は、入力電圧ＶＩＮと出力電圧ＶＯＵＴの差分値を増幅する。出力部１２０は、アナログ電源電圧ＡＶＤＤを供給する第１の電源側に設けられ差動増幅器１１０の出力ノードＮＤＤの電圧に基づいてそのゲート電極が制御されるＰ型駆動トランジスタ（第１導電型の第１の駆動トランジスタ）ＰＴＲ１と、Ｐ型駆動トランジスタＰＴＲ１と直列にアナロググランドＡＧＮＤを供給する第２の電源側に設けられるＮ型駆動トランジスタ（第２導電型の第２の駆動トランジスタ）ＮＴＲ１とを含む。キャパシタＣＣＰは、Ｐ型駆動トランジスタＰＴＲ１のゲート電極とＮ型駆動トランジスタＮＴＲ１のゲート電極とを容量結合するように設けられる。
【０１４８】
電荷供給回路１３０は、サンプリング期間においてＮ型駆動トランジスタＮＴＲ１のゲート電極に電荷を供給し、ホールド期間においてＮ型駆動トランジスタＮＴＲ１のゲート電極への電荷の供給を停止する。こうすることで、サンプリング期間では、差動増幅器１１０の出力ノードＮＤＤの電圧に基づいて、Ｐ駆動トランジスタＰＴＲ１及びＮ駆動トランジスタＮＴＲ１を動作させて、演算増幅回路１００の出力電圧ＶＯＵＴを高電位側にも低電位側にも変化させることができる。また、ホールド期間では、Ｐ型駆動トランジスタＰＴＲ１のゲート電極の電圧に依存して、出力電圧ＶＯＵＴを出力する。そのため、サンプリング期間ではＡ級増幅動作を行い、ホールド期間ではＡＢ級増幅動作を行う演算増幅回路ＯＰＣ１の構成を簡素化できる。
【０１４９】
図１７に、図１６の演算増幅回路ＯＰＣ１の構成例の回路図を示す。
【０１５０】
ただし、図１７において図１６と同一部分には同一符号を付し、適宜説明を省略する。
【０１５１】
差動増幅器１１０は、カレントミラー回路ＣＭ１と、差動対ＤＩＦ１と、電流源ＣＳ１とを含む。カレントミラー回路ＣＭ１は、そのソースにアナログ電源電圧ＡＶＤＤが供給されるＰ型トランジスタＰＴＲ１０、ＰＴＲ１１を含む。Ｐ型トランジスタＰＴＲ１０のゲート電極とＰ型トランジスタＰＴＲ１１のゲート電極とが接続される。Ｐ型トランジスタＰＴＲ１１は、そのゲート電極とドレインとが接続されている。
【０１５２】
差動対ＤＩＦ１は、Ｎ型トランジスタＮＴＲ１０、ＮＴＲ１１を含む。Ｎ型トランジスタＮＴＲ１０のソースとＮ型トランジスタＮＴＲ１１のソースとが接続される。Ｎ型トランジスタＮＴＲ１０のドレインは、Ｐ型トランジスタＰＴＲ１０のドレインに接続される。Ｎ型トランジスタＮＴＲ１１のドレインは、Ｐ型トランジスタＰＴＲ１１のドレインに接続される。電流源ＣＳ１の一端にはアナロググランドＡＧＮＤが供給され、電流源ＣＳ１の他端はＮ型トランジスタＮＴＲ１０、ＮＴＲ１１のソースに接続される。
【０１５３】
このような差動増幅器１１０では、Ｎ型トランジスタＮＴＲ１０のゲート電極に入力電圧ＶＩＮが供給され、Ｎ型トランジスタＮＴＲ１１のゲート電極に出力電圧ＶＯＵＴが供給される。そして、Ｐ型トランジスタＰＴＲ１０のドレインとＮ型トランジスタＮＴＲ１０のドレインとが接続される接続ノードが、差動増幅器１１０の出力ノードＮＤＤとなる。この出力ノードが、出力部１２０のＰ型駆動トランジスタＰＴＲ１のゲート電極に接続される。
【０１５４】
電荷供給回路１３０は、そのドレインに電流が供給されダイオード接続された電流源トランジスタＣＴＲと、その一端に電流源トランジスタＣＴＲのゲート電極が接続され、その他端にキャパシタＣＣＰの一端及びＮ型駆動トランジスタＮＴＲ１のゲート電極が接続されるスイッチ回路ＳＷＴとを含む。スイッチ回路ＳＷＴは、スイッチ制御信号ＳＴＣによりスイッチ制御される。電荷供給回路１３０は、更に、電流源トランジスタＣＴＲのドレインに接続され、定電流を発生させる電流源ＣＳ２を含むことができる。
【０１５５】
図１８に、図１７の演算増幅回路が適用されるサンプリングホールド回路のスイッチ制御信号の動作説明図を示す。
【０１５６】
図１８では、第１及び第２の入力スイッチＳ０、Ｓ１、帰還スイッチＳ２、第１及び第２のフリップアラウンド用スイッチＳ３−１、Ｓ３−２、出力スイッチＳ４と共に、図１７のスイッチ回路ＳＷＴの動作例を示している。図１８に示すように、図１７のスイッチ回路ＳＷＴは、図示しない制御回路により生成されたスイッチ制御信号ＳＴＣにより、サンプリング期間においてオン、ホールド期間においてオフとなるようにスイッチ制御される。
【０１５７】
図１７の演算増幅回路ＯＰＣ１では、キャパシタＣＣＰを介したＰ型駆動トランジスタＰＴＲ１のゲート電極の電圧の変化に応じて、Ｎ型駆動トランジスタＮＴＲ１のゲート電極の電圧も変化する。電荷供給回路１３０では、サンプリング期間において、スイッチ回路ＳＷＴをオンにして電流源トランジスタＣＴＲによりＮ型駆動トランジスタＮＴＲ１のゲート電極に電荷を蓄積しつつ、Ｐ型駆動トランジスタＰＴＲ１のゲート電極の電圧の変化をＮ型駆動トランジスタＮＴＲ１のゲート電極に伝達する。また、電荷供給回路１３０では、ホールド期間において、スイッチ回路ＳＷＴをオフにして、Ｐ型駆動トランジスタＰＴＲ１のゲート電極の電圧の変化をＮ型駆動トランジスタＮＴＲ１のゲート電極に伝達する。
【０１５８】
このような構成の演算増幅回路ＯＰＣ１の差動増幅器１１０において、入力電圧ＶＩＮが出力電圧ＶＯＵＴより高い場合を考える。この場合、出力ノードＮＤＤの電圧が下がり、Ｎ型トランジスタＮＴＲ１１のドレインの電圧が高くなる。この結果、Ｐ型駆動トランジスタＰＴＲ１のゲート電極の電圧が下がり、Ｐ型駆動トランジスタＰＴＲ１はオンする方向に向かう。ここで、Ｐ型駆動トランジスタＰＴＲ１のゲート電極の電圧が下がると、Ｎ型駆動トランジスタＮＴＲ１のゲート電極の電圧も下がる。
【０１５９】
一方、差動増幅器１１０において、入力電圧ＶＩＮが出力電圧ＶＯＵＴより低い場合を考える。この場合、出力ノードＮＤＤの電圧が上がり、Ｎ型トランジスタＮＴＲ１１のドレインの電圧が下がる。この結果、Ｐ型駆動トランジスタＰＴＲ１のゲート電極の電圧が上がり、Ｐ型駆動トランジスタＰＴＲ１はオフする方向に向かう。ここで、Ｐ型駆動トランジスタＰＴＲ１のゲート電極の電圧が上がると、Ｎ型駆動トランジスタＮＴＲ１のゲート電極の電圧も上がる。
【０１６０】
以上のような動作の結果、演算増幅回路ＯＰＣ１では、入力電圧ＶＩＮと出力電圧ＶＯＵＴとがほぼ同電位となる平衡状態に移行していく。
【０１６１】
なお図１６の演算増幅回路ＯＰＣ１は、図１７の構成に限定されるものではない。例えば図１６において、第１の電源としてアナロググランドＡＧＮＤを供給する電源、第２の電源としてアナログ電源電圧ＡＶＤＤを供給する電源、第１導電型としてＮ型、第２導電型としてＰ型を考えると、次のように構成される。
【０１６２】
図１９に、図１６の演算増幅回路の他の構成例の回路図を示す。
【０１６３】
この場合、出力部１２０は、第１の電源側に設けられる差動増幅器１１０の出力ノードの電圧に基づいてそのゲート電極が制御されるＮ型駆動トランジスタＮＴＲ２と、Ｎ型駆動トランジスタＮＴＲ２と直列に第２の電源側に設けられるＰ型駆動トランジスタＰＴＲ２とを含む。
【０１６４】
図１９に示す演算増幅回路の差動増幅器１１０は、カレントミラー回路ＣＭ１０と、差動対ＤＩＦ１０と、電流源ＣＳ１０とを含む。カレントミラー回路ＣＭ１０は、そのソースにアナロググランドＡＧＮＤが供給されるＮ型トランジスタＮＴＲ４０、ＮＴＲ４１を含む。Ｎ型トランジスタＮＴＲ４０のゲート電極とＮ型トランジスタＮＴＲ４１のゲート電極とが接続される。Ｎ型トランジスタＮＴＲ４１のゲート電極とドレインとが接続される。
【０１６５】
差動対ＤＩＦ１０は、Ｐ型トランジスタＮＴＲ４０、ＰＴＲ４１を含む。Ｐ型トランジスタＰＴＲ４０のソースとＰ型トランジスタＰＴＲ４１のソースとが接続される。Ｐ型トランジスタＰＴＲ４０のドレインは、Ｎ型トランジスタＮＴＲ４０のドレインに接続される。Ｐ型トランジスタＰＴＲ４１のドレインは、Ｎ型トランジスタＮＴＲ４１のドレインに接続される。電流源ＣＳ１０の一端にはアナログ電源電圧ＶＤＤが供給され、電流源１０の他端はＰ型トランジスタＰＴＲ４０、ＰＴＲ４１のソースに接続される。
【０１６６】
このような差動増幅器１１０では、Ｐ型トランジスタＰＴＲ４０のゲート電極に入力電圧ＶＩＮが供給され、Ｐ型トランジスタＰＴＲ４１のゲート電極に出力電圧ＶＯＵＴが供給される。そして、Ｎ型トランジスタＮＴＲ４０のドレインとＰ型トランジスタＰＴＲ４０のドレインとが接続される接続ノードが、差動増幅器１１０の出力ノードＮＤＤとなる。この出力ノードが、出力部１２０のＮ型駆動トランジスタＮＴＲ２のゲート電極に接続される。
【０１６７】
電荷供給回路１３０は、そのドレインに電流が供給されダイオード接続された電流源トランジスタＣＴＲ１０と、その一端に電流源トランジスタＣＴＲ１０のゲート電極が接続され、その他端にキャパシタＣＣＰの一端及びＰ型駆動トランジスタＰＴＲ２のゲート電極が接続されるスイッチ回路ＳＷＴとを含む。電荷供給回路１３０は、更に、電流源トランジスタＣＴＲ１０のドレインに接続され、定電流を発生させる電流源ＣＳ２０を含むことができる。
【０１６８】
このような図１９に示す構成の演算増幅回路ＯＰＣ１の動作は、図１８に示す演算増幅回路ＯＰＣ１の動作と同様であるため説明を省略する。
【０１６９】
２．５  出力回路の変形例
本実施形態では、ソース線駆動回路６２の出力回路が、第１及び第２の階調電圧の間の２種類の階調電圧を生成するものとして説明したが、本実施形態の変形例では、第１及び第２の階調電圧の間の４種類の階調電圧を生成する。即ち、図５の説明においてｊが４の場合の構成例が、本変形例の構成となる。
【０１７０】
図２０に、本実施形態の変形例のソース線駆動回路６２の出力回路ＯＰ１の構成例の回路図を示す。
【０１７１】
図２０において、図５と同一部分には同一符号を示し、適宜説明を省略する。また、図２０では、第１〜第４の入力スイッチＳＩ１〜ＳＩ４が設けられ、第１〜第４のフリップアラウンド用スイッチＳ３−１〜Ｓ３−４が設けられている。第１〜第４の容量素子Ｃ１〜Ｃ４の容量値は、等しい。
【０１７２】
図２１（Ａ）、図２１（Ｂ）に、図２０の出力回路ＯＰ１の第１の動作例の説明図を示す。
【０１７３】
図２１（Ａ）、図２１（Ｂ）では、階調データＤ［５：０］の下位２ビットのデータＤ［１：０］が「００」のときの第１及び第２の階調電圧の間の出力階調電圧として、４．０Ｖを出力する例を示している。図２１（Ａ）に示すように、サンプリング期間に、第１の階調電圧Ｖｉｎ１として４．０Ｖ、第２の階調電圧Ｖｉｎ２として３．８Ｖを与える場合、第１〜第４の入力スイッチＳＩ１〜ＳＩ４を介して、第１〜第４の容量素子Ｃ１〜Ｃ４のすべてに４．０Ｖを供給する。そして、図２１（Ｂ）に示すように、ホールド期間において、第１〜第４のフリップアラウンド用スイッチＳ３−１〜Ｓ３−４を介して出力側に電荷を供給することで、出力階調電圧Ｖｏｕｔとして４．０Ｖを出力できる。
【０１７４】
図２２（Ａ）、図２２（Ｂ）に、図２０の出力回路ＯＰ１の第２の動作例の説明図を示す。
【０１７５】
図２２（Ａ）、図２２（Ｂ）では、階調データＤ［５：０］の下位２ビットのデータＤ［１：０］が「０１」のときの第１及び第２の階調電圧の間の出力階調電圧として、３．９５Ｖを出力する例を示している。図２２（Ａ）に示すように、サンプリング期間に、第１の階調電圧Ｖｉｎ１として４．０Ｖ、第２の階調電圧Ｖｉｎ２として３．８Ｖを与える場合、第１〜第４の入力スイッチＳＩ１〜ＳＩ４を介して、第１〜第４の容量素子Ｃ１〜Ｃ４のうち３つの容量素子に４．０Ｖを供給し、残り１つの容量素子に３．８Ｖを供給する。そして、図２２（Ｂ）に示すように、ホールド期間において、第１〜第４のフリップアラウンド用スイッチＳ３−１〜Ｓ３−４を介して出力側に電荷を供給することで、電荷保存の法則に従って、出力階調電圧Ｖｏｕｔとして３．９５Ｖを出力できる。
【０１７６】
図２３（Ａ）、図２３（Ｂ）に、図２０の出力回路ＯＰ１の第３の動作例の説明図を示す。
【０１７７】
図２３（Ａ）、図２３（Ｂ）では、階調データＤ［５：０］の下位２ビットのデータＤ［１：０］が「１０」のときの第１及び第２の階調電圧の間の出力階調電圧として、３．９０Ｖを出力する例を示している。図２３（Ａ）に示すように、サンプリング期間に、第１の階調電圧Ｖｉｎ１として４．０Ｖ、第２の階調電圧Ｖｉｎ２として３．８Ｖを与える場合、第１〜第４の入力スイッチＳＩ１〜ＳＩ４を介して、第１〜第４の容量素子Ｃ１〜Ｃ４のうち２つの容量素子に４．０Ｖを供給し、残り２つの容量素子に３．８Ｖを供給する。そして、図２３（Ｂ）に示すように、ホールド期間において、第１〜第４のフリップアラウンド用スイッチＳ３−１〜Ｓ３−４を介して出力側に電荷を供給することで、電荷保存の法則に従って、出力階調電圧Ｖｏｕｔとして３．９０Ｖを出力できる。
【０１７８】
図２４（Ａ）、図２４（Ｂ）に、図２０の出力回路ＯＰ１の第４の動作例の説明図を示す。
【０１７９】
図２４（Ａ）、図２４（Ｂ）では、階調データＤ［５：０］の下位２ビットのデータＤ［１：０］が「１１」のときの第１及び第２の階調電圧の間の出力階調電圧として、３．８５Ｖを出力する例を示している。図２４（Ａ）に示すように、サンプリング期間に、第１の階調電圧Ｖｉｎ１として４．０Ｖ、第２の階調電圧Ｖｉｎ２として３．８Ｖを与える場合、第１〜第４の入力スイッチＳＩ１〜ＳＩ４を介して、第１〜第４の容量素子Ｃ１〜Ｃ４のうち１つの容量素子に４．０Ｖを供給し、残り３つの容量素子に３．８Ｖを供給する。そして、図２４（Ｂ）に示すように、ホールド期間において、第１〜第４のフリップアラウンド用スイッチＳ３−１〜Ｓ３−４を介して出力側に電荷を供給することで、電荷保存の法則に従って、出力階調電圧Ｖｏｕｔとして３．８５Ｖを出力できる。
【０１８０】
３．  ソースドライバの変形例
本実施形態におけるフリップアラウンド型サンプリングホールド回路は、いわゆるマルチ駆動のソースドライバの出力回路に適用することもできる。
【０１８１】
図２５に、本実施形態の変形例におけるソースドライバの構成例のブロック図を示す。図２５において、図４と同一部分には同一符号を付し、適宜説明を省略する。
【０１８２】
本変形例におけるソースドライバが図４に示す本実施形態におけるソースドライバと異なる点は、多重化回路５６及び分離回路６４が設けられている点であり、ＤＡＣ６０を構成する電圧選択回路やソース線駆動回路６２を構成する出力回路には、階調データや階調電圧がソース出力毎に時分割に供給される点である。
【０１８３】
図２５において、多重化回路５６は、ラインラッチ５４とＤＡＣ６０との間に設けられる。分離回路６４は、ソース線駆動回路６２の出力側に設けられる。
【０１８４】
多重化回路５６は、マルチプレクサＭＰＸ１〜ＭＰＸｋ（ｋは正の整数）を含み、各マルチプレクサが、ラインラッチ５４でラッチされた１水平走査分の階調データを、ｑ（ｑは正の整数、但し、ｑ×ｋ＝Ｎ）本のソース出力毎に時分割で多重化した多重化データを生成する。
【０１８５】
図２６に、図２５の多重化回路５６の動作説明図を示す。
【０１８６】
図２６では、ｋが２４０であるものとする。この場合、各マルチプレクサは、各ソース出力に対応した階調データを２４０本のソース出力毎に時分割多重した多重化データを生成する。ラインラッチ５４で取り込まれた第１〜第２４０のソース出力用の階調データＧＤ１〜ＧＤ２４０は、例えば多重化回路５６のマルチプレクサＭＰＸ１で多重化される。マルチプレクサＭＰＸ１〜ＭＰＸｋの各マルチプレクサには、時分割タイミングを規定するマルチプレクス制御信号ＳＥＬ１〜ＳＥＬ２４０が入力される。このようなマルチプレクス制御信号ＳＥＬ１〜ＳＥＬ２４０は、ソースドライバ３０の図示しない制御回路において生成される。この制御回路は、１水平走査期間内に、例えばマルチプレクス制御信号ＳＥＬ１〜ＳＥＬ２４０のいずれか１つのマルチプレクス制御信号が順番にＨレベルとなるようにマルチプレクス制御信号ＳＥＬ１〜ＳＥＬ２４０を生成する。各マルチプレクス制御信号がＨレベルの期間に当該マルチプレクス制御信号に対応したソース出力用の階調データが多重化データとして出力される。
【０１８７】
このような多重化回路５６は、各画素が複数ドットを有する複数の画素単位で階調データを時分割多重してもよいし、各画素を構成する同じ色成分の複数のドット単位で階調データ単位を時分割多重してもよい。例えば画素がＲＧＢの３ドットで構成される場合、２画素分の各ＲＧＢの階調データを時分割多重した多重化データを生成することができる。また例えば画素がＲＧＢの３ドットで構成される場合、画素Ｐ１〜Ｐ６のＲ成分の階調データの多重化データ、Ｇ成分の階調データの多重化データ、Ｂ成分の階調データの多重化データをそれぞれ生成するようにしてもよい。
【０１８８】
図２５において、分離回路６４は、デマルチプレクサＤＭＰＸ１〜ＤＭＰＸｋを含み、各デマルチプレクサが、当該デマルチプレクサに対応する多重化回路５６のマルチプレクサと反対の動作を行う。即ち、各デマルチプレクサが、ソース線駆動回路６２の各出力回路からの多重化階調電圧を、ｑ本のソース出力に分離して出力する。デマルチプレクサの分離動作タイミングは、多重化回路５６の各マルチプレクサの時分割タイミングと同期している。
【０１８９】
４．  電子機器
図２７に、本実施形態における電子機器の構成例のブロック図を示す。ここでは、電子機器として、携帯電話機の構成例のブロック図を示す。図２７において、図１又は図２と同一部分には同一符号を付し、適宜説明を省略する。
【０１９０】
携帯電話機９００は、カメラモジュール９１０を含む。カメラモジュール９１０は、ＣＣＤカメラを含み、ＣＣＤカメラで撮像した画像のデータを、ＹＵＶフォーマットで表示コントローラ３８に供給する。
【０１９１】
携帯電話機９００は、ＬＣＤパネル２０を含む。ＬＣＤパネル２０は、ソースドライバ３０及びゲートドライバ３２によって駆動される。ＬＣＤパネル２０は、複数のゲート線、複数のソース線、複数の画素を含む。
【０１９２】
表示コントローラ３８は、ソースドライバ３０及びゲートドライバ３２に接続され、ソースドライバ３０に対してＲＧＢフォーマットの階調データを供給する。
【０１９３】
電源回路９４は、ソースドライバ３０及びゲートドライバ３２に接続され、各ドライバに対して、駆動用の電源電圧を供給する。またＬＣＤパネル２０の対向電極に、対向電極電圧Ｖｃｏｍを供給する。
【０１９４】
ホスト９４０は、表示コントローラ３８に接続される。ホスト９４０は、表示コントローラ３８を制御する。またホスト９４０は、アンテナ９６０を介して受信された階調データを、変復調部９５０で復調した後、表示コントローラ３８に供給できる。表示コントローラ３８は、この階調データに基づき、ソースドライバ３０及びゲートドライバ３２によりＬＣＤパネル２０に表示させる。
【０１９５】
ホスト９４０は、カメラモジュール９１０で生成された階調データを変復調部９５０で変調した後、アンテナ９６０を介して他の通信装置への送信を指示できる。
【０１９６】
ホスト９４０は、操作入力部９７０からの操作情報に基づいて階調データの送受信処理、カメラモジュール９１０の撮像、ＬＣＤパネル２０の表示処理を行う。
【０１９７】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の液晶表示パネルの駆動に適用されるものに限らず、エレクトロクミネッセンス、プラズマディスプレイ装置の駆動に適用可能である。
【０１９８】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【図面の簡単な説明】
【０１９９】
【図１】本実施形態における液晶装置の構成例を示す図。
【図２】本実施形態における液晶装置の他の構成例を示す図。
【図３】図１のゲートドライバの構成例のブロック図。
【図４】図１又は図２のソースドライバの構成例のブロック図。
【図５】図４のソース線駆動回路の出力回路の構成例の回路図。
【図６】図５の出力回路の第１の動作例の説明図。
【図７】図５の出力回路の第２の動作例の説明図。
【図８】図５の出力回路の第３の動作例の説明図。
【図９】図５の出力回路の第４の動作例の説明図。
【図１０】本比較例における動作説明図。
【図１１】本実施形態における階調電圧の出力順序の説明図。
【図１２】本実施形態におけるソースドライバのソースドライバブロックの構成例のブロック図。
【図１３】図１２の加算タイミング信号の説明図。
【図１４】図１２の加算制御ロジックの動作説明図。
【図１５】図１５（Ａ）、図１５（Ｂ）は補助容量素子ＣＣＳの説明図。
【図１６】図５の演算増幅回路の構成例の回路図。
【図１７】図１６の演算増幅回路の構成例の回路図。
【図１８】図１７の演算増幅回路が適用されるサンプリングホールド回路のスイッチ制御信号の動作説明図。
【図１９】図１６の演算増幅回路の他の構成例の回路図。
【図２０】本実施形態の変形例のソース線駆動回路の出力回路の構成例の回路図。
【図２１】図２１（Ａ）、図２１（Ｂ）は図２０の出力回路の第１の動作例の説明図。
【図２２】図２２（Ａ）、図２２（Ｂ）は図２０の出力回路の第２の動作例の説明図。
【図２３】図２３（Ａ）、図２３（Ｂ）は図２０の出力回路の第３の動作例の説明図。
【図２４】図２４（Ａ）、図２４（Ｂ）は図２０の出力回路の第４の動作例の説明図。
【図２５】本実施形態の変形例におけるソースドライバの構成例のブロック図。
【図２６】図２５の多重化回路の動作説明図。
【図２７】本実施形態における電子機器の構成例のブロック図。
【符号の説明】
【０２００】
１０  液晶装置、  ２０  ＬＣＤパネル、  ３０  ソースドライバ、
３２  ゲートドライバ、  ３８  表示コントローラ、  ５０  Ｉ／Ｏバッファ、
５２  表示メモリ、  ５４  ラインラッチ、  ５８  階調電圧発生回路、
６０  ＤＡＣ、  ６２  ソース線駆動回路、  ６６  アドレス制御回路、
６８  ロウアドレスデコーダ、  ７０  カラムアドレスデコーダ、
７２  ラインアドレスデコーダ、  ８０１  加算回路、  ８２１  加算制御ロジック、
９０  表示ドライバ、  ９４  電源回路、  ＡＧＮＤ  アナロググランド、
ＣＣＳ  補助用容量素子、  Ｃ１  第１の容量素子、  Ｃ２  第２の容量素子、
ＤＥＣ１〜ＤＥＣＮ  電圧選択回路、  ＧＬ１〜ＧＬＭ  ゲート線、  ＮＥＧ  ノード、ＯＰＣ１  演算増幅回路、  ＯＰ１〜ＯＰＮ  出力回路、
ＳＣ０〜ＳＣ４  スイッチ制御信号、  ＳＬ１〜ＳＬＮ  ソース線、
Ｓ０  第１の入力スイッチ、  Ｓ１  第２の入力スイッチ、  Ｓ２  帰還スイッチ、
Ｓ３−１  第１のフリップアラウンド用スイッチ、
Ｓ３−２  第２のフリップアラウンド用スイッチ、  Ｓ４  出力スイッチ、
Ｖｏｕｔ  出力階調電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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