(57)【要約】【課題】同一半導体装置内に容量素子を備えて装置全体の小型化を図るとともに、従来に比べて大きな静電容量の容量素子を備える半導体装置を提供することを目的とする。【解決手段】半導体基板２の表面上には半導体集積回路１及びパッド電極４が形成されている。半導体基板２の側面及び裏面上には第２の絶縁膜１０が形成され、半導体基板２の裏面と第２の絶縁膜１０との間には半導体基板２の裏面と接触した容量電極９が形成されている。第２の絶縁膜１０はパッド電極４と電気的に接続された配線層１１で被覆され、配線層１１と容量電極９の両者は第２の絶縁膜１０を介して重畳している。従って、容量電極９、第２の絶縁膜１０及び配線層１１とで容量１６が形成される。【選択図】図８
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面に形成された半導体集積回路と、
前記半導体集積回路と接続されたパッド電極と、
前記半導体基板の裏面と接触して形成された容量電極と、
前記半導体基板の側面上及び前記容量電極上に形成された絶縁膜と、
前記容量電極と重畳して前記絶縁膜上に形成され、且つ前記パッド電極と接続された配線層とを備え、
前記容量電極，前記絶縁膜，前記配線層で容量が形成されていることを特徴とする半導体装置。
【請求項２】
前記容量電極は、前記半導体基板の裏面上から前記半導体基板の側面上に延在し、
前記絶縁膜は、前記半導体基板の側面上の前記容量電極上に形成され、
前記配線層は、前記半導体基板の側面上の前記絶縁膜上に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板は、前記半導体基板を貫通するビアホールを有し、
前記半導体基板の側面は、前記ビアホールの内壁面を含むことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記半導体基板の裏面上に、前記パッド電極と前記配線層を介して電気的に接続された第１の導電端子と、前記容量電極と接触した第２の導電端子とを備えることを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
前記半導体基板上に支持体が貼り合わされていることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量素子を備えた半導体装置に関するものである。
【背景技術】
【０００２】
電磁ノイズによって電圧レベルが変動する影響を低減し、半導体チップの誤動作を防止する観点から、当該半導体チップの端子（電源端子や接地端子）にバイパスコンデンサと呼ばれる容量素子を設けることが従来から行われている。
【０００３】
例えば、以下の特許文献１では、半導体チップと、チップコンデンサと呼ばれる外付けの容量素子とを同一の基板上に実装して全体として一つのチップ状にパッケージされた半導体装置が開示されている。
【０００４】
また、以下の特許文献２では、半導体基板上の多層配線層とその間の層間絶縁膜を利用して、バイパスコンデンサとして機能する容量素子を形成した半導体装置が開示されている。
【０００５】
本発明に関連した技術は、例えば以下の特許文献に記載されている。
【特許文献１】特開平０５−０２１６９８号公報
【特許文献２】特開２０００−３４９２３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献１のように、外付けの容量素子を用いる構成では、大きな静電容量を有する容量素子が得られる一方で、当該容量素子を実装するためのスペースが基板上に必要になる。そのため、装置全体としての小型化を図ることが困難になる問題があった。
【０００７】
また、近年の半導体チップの動作は高速化しているため、トランジスタの高速なスイッチング動作によって高周波数（数百ＭＨｚ以上の周波数）の電磁ノイズが増加し、動作特性が劣化する傾向にある。そのため、当該電磁ノイズを効果的に除去できる技術が要望されている。
【０００８】
電磁ノイズの影響の低減を図る方法の一つとして、半導体チップと容量素子とを出来る限り近接させ、両者を接続する配線（電源配線や接地配線）の低インピーダンス化，低インダクタンス化を図ることが挙げられる。しかしながら、これらの配線はレイアウト設計上長く引き回されることもあるため、半導体チップと容量素子とがそれぞれ別個の部品であると、両者の近接にも限界がある。
【０００９】
以上説明したように、外付けの容量素子を備えた構成では、半導体装置の小型化と電磁ノイズの影響の更なる低減化の両者を同時に実現することが困難であるという問題があった。
【００１０】
一方、上記特許文献２のように、同一半導体装置内に容量素子が形成された従来の構成では、外付けの容量素子を用いた場合に比べて配線の，低インピーダンス化，低インダクタンス化を図ることは可能であるが、高周波の電磁ノイズを効果的に除去できる程度の充分な静電容量を得るには大面積が必要になってしまう。
【００１１】
そのため、同一半導体基板上に容量素子以外の他の機能素子（例えばトランジスタ等で構成されたドライバ回路やロジック回路や、それらと接続された配線等）を形成する関係から、半導体装置の小型化が図れないという問題があった。
【００１２】
そこで本発明は、同一半導体装置内に容量素子を備えて装置全体の小型化を図るとともに、従来に比べて大きな静電容量の容量素子を備える半導体装置を提供することを主たる目的とし、更には電磁ノイズの影響を低減できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明は上記課題に鑑みてなされたものであり、その主な特徴は以下のとおりである。すなわち、本発明の半導体装置は、半導体基板と、前記半導体基板の表面に形成された半導体集積回路と、前記半導体集積回路と接続されたパッド電極と、前記半導体基板の裏面と接触して形成された容量電極と、前記半導体基板の側面上及び前記容量電極上に形成された絶縁膜と、前記容量電極と重畳して前記絶縁膜上に形成され、且つ前記パッド電極と接続された配線層とを備え、前記容量電極，前記絶縁膜，前記配線層で容量が形成されていることを特徴とする。
【発明の効果】
【００１４】
本発明では、半導体基板の一方の面上に半導体集積回路を形成し、他方の面上に容量を形成しているため、従来よりも大きな静電容量の容量を備え、なお且つ小型の半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１５】
次に、本発明の第１の実施形態について図面を参照しながら説明する。図１乃至図９は、それぞれ製造工程順に示した断面図または平面図である。なお、以下に説明する製造工程は、ウェハ状の半導体基板を用いて行われるものであり、所定のダイシングラインを境界として多数の半導体装置がマトリクス状に形成されることになるが、便宜上その一つの半導体装置が形成される工程を説明する。
【００１６】
まず、図１に示すように、その表面に半導体集積回路１（例えば、ＣＣＤセンサー，ＣＭＯＳセンサー，照度センサー等の受光素子や発光素子、トランジスタ等の半導体素子が集積されて構成されたドライバ回路やロジック回路、それらと接続された配線等）が形成されたシリコン（Ｓｉ）等から成る半導体基板２を準備する。半導体基板２は、例えば３００μｍ〜７００μｍ程度の厚さになっている。そして、半導体基板２の表面に第１の絶縁膜３（例えば、熱酸化法やＣＶＤ法等によって形成されたシリコン酸化膜）を例えば２μｍの膜厚に形成する。
【００１７】
次に、スパッタリング法やメッキ法、その他の成膜方法によりアルミニウム（Ａｌ）やアルミニウム合金や銅（Ｃｕ）等の金属層を形成し、その後不図示のレジスト層をマスクとして当該金属層をエッチングし、第１の絶縁膜３上にパッド電極４を例えば１μｍの膜厚に形成する。パッド電極４は、半導体集積回路１やその周辺素子と不図示の配線を介して電気的に接続された外部接続用の電極である。そして、後述する導電端子１３ａ、１３ｂ，１３ｃからパッド電極４を介して電源電圧や接地電圧あるいは種々の信号が半導体集積回路１や半導体基板２等に供給される。なお、図１では半導体集積回路１の両側にパッド電極４が配置されているが、その位置に限定はなく、半導体集積回路１上に配置することもできる。
【００１８】
次に、半導体基板２の表面にパッド電極４の一部上あるいは全部を被覆するパッシベーション膜５（例えば、ＣＶＤ法により形成されたシリコン窒化膜）を形成する。図１では、パッド電極４の一部上を被覆するようにしてパッシベーション膜５が形成されている。
【００１９】
次に、パッド電極４を含む半導体基板２の表面上に、エポキシ樹脂，ポリイミド（例えば感光性ポリイミド），レジスト，アクリル等の接着層６を介して支持体７を貼り合せる。なお、半導体集積回路１が受光素子や発光素子を含む場合、接着層６は半導体集積回路１から放射される光、あるいは半導体集積回路１に入射される光の通り道になるため、透明であって光を透過させる性状の良好な材料から成ることが好ましい。
【００２０】
支持体７は、例えばフィルム状の保護テープでもよいし、ガラスや石英，セラミック，金属等の剛性の基板であってもよいし、樹脂から成るものでもよい。支持体７は、半導体基板２を支持すると共にその素子表面を保護する機能を有するものである。なお、半導体集積回路１が受光素子や発光素子を含む場合には、支持体７は透明もしくは半透明の材料から成り、光を透過させる性状を有するものである。
【００２１】
次に、半導体基板２の裏面に対して裏面研削装置（グラインダー）を用いてバックグラインドを行い、半導体基板２の厚さを所定の厚さ（例えば１００μｍ程度）に薄くする。なお、当該研削工程はエッチング処理でもよいし、グラインダーとエッチング処理の併用でもよい。なお、最終製品の用途や仕様，準備した半導体基板２の当初の厚みによっては、当該研削工程を行う必要がない場合もある。
【００２２】
次に、図２に示すように、半導体基板２のうちパッド電極４に対応する所定の領域のみを、半導体基板２の裏面側から選択的にエッチングし、第１の絶縁膜３を一部露出させる。以下、この露出部分を開口部８とする。
【００２３】
当該半導体基板２の選択的なエッチングについて、図３Ａ，Ｂを参照して説明する。図３Ａ，Ｂは、半導体基板２側から見た概略平面図であり、図２は図３Ａ，ＢのＡ−Ａ線に沿った断面図に対応するものである。
【００２４】
図３Ａに示すように、半導体基板２を支持体７の幅よりも狭い、略長方形の形状にエッチングすることもできる。また、図３Ｂに示すように、パッド電極４が形成された領域のみをエッチングすることで、半導体基板２の外周が凹凸状になるように構成することもできる。後者の方が、半導体基板２と支持体７の重畳する面積が大きく、支持体７の外周近くまで半導体基板２が残る。そのため、半導体基板２に対する支持体７の支持強度を向上させる観点からは、後者の構成が好ましい。また、後者の構成によれば、半導体基板２と支持体７の熱膨張率の差異による支持体７の反りが防止できるため、半導体装置のクラックや剥離が防止できる。なお、図３Ａ，Ｂで示した平面形状とは別の形状に半導体基板２をデザインすることも可能である。なお、以後は半導体基板２を図３Ａで示したようにエッチングした場合の製造工程を説明する。
【００２５】
また、本実施形態では半導体基板２の横幅が表面側に行くほど広がるように、半導体基板２の側壁が斜めにエッチングされているが、半導体基板２の幅が一定であり、その側壁が支持体７の主面に対して垂直となるようにエッチングすることもできる。
【００２６】
次に、ＣＶＤ法、スパッタリング法、その他の成膜方法により、半導体基板２の裏面上に、図４及び図５に示すように例えばアルミニウムや金，銀等の金属材料から成る容量電極９を例えば約１〜２μｍの膜厚で形成する。なお、前記半導体基板２のバックグラインド後に容量電極９を形成し、その後容量電極９と半導体基板２の両者を選択的にエッチングすることで開口部８を形成してもよい。容量電極９は、後述するように容量１６の一方の電極を構成し、実際の使用時においては半導体基板２と同じ電位（通常は接地電位）に固定される。なお、可能な限り大きな静電容量の容量素子を得るべく、容量電極９の面積は広いことが好ましい。なお、図５は図４の半導体基板２側から見た平面図の概略であり、図４は図５のＢ−Ｂ線に沿った断面図である。
【００２７】
次に、開口部８内及び容量電極９を含む半導体基板２の側面及び裏面上に第２の絶縁膜１０を形成する。この第２の絶縁膜１０は、例えばプラズマＣＶＤ法によって形成されたシリコン酸化膜やシリコン窒化膜である。
【００２８】
次に、不図示のホトレジスト層をマスクとして、図６に示すように、第１の絶縁膜３及び第２の絶縁膜１０の選択的なエッチングを行う。このエッチングにより、パッド電極４の一部上からダイシングラインに至る領域にかけて形成された第１の絶縁膜３及び第２の絶縁膜１０が選択的に除去され、開口部８の底部においてパッド電極４の少なくとも一部が露出される。
【００２９】
次に、スパッタリング法やメッキ法、その他の成膜方法により、配線層１１となるアルミニウム（Ａｌ）や銅（Ｃｕ）等の金属層を形成する。その後、不図示のホトレジスト層をマスクとして当該金属層をエッチングし、図７及び図９に示すように、パッド電極４の一部上及び第２の絶縁膜１０上に配線層１１を例えば１μｍの膜厚で形成する。配線層１１は、パッド電極４及び第２の絶縁膜１０を被覆して半導体基板２の側面及び裏面に沿って形成されており、半導体基板２の主面の垂直方向から見た場合には、図９に示すように容量電極９と重畳している。
【００３０】
なお、容量電極９及び配線層１１は同一材料（例えばアルミニウム）及び同一の方法（例えばスパッタリング法）によって形成することが好ましい。製造工程が単純化され、製造コストを低く抑えることができるという利点があるからである。
【００３１】
次に、配線層１１を被覆する不図示の電極接続層（例えば、ニッケル層と金層の積層）を形成する。電極接続層を形成するのは、アルミニウム等から成る配線層１１と、ハンダ等から成る導電端子１３ａ，１３ｂ，１３ｃは接合しにくいという理由や、導電端子１３ａ，１３ｂ，１３ｃの材料が配線層１１側に流入してくることを防止するという理由による。なお、保護層１２の形成後に当該電極接続層を形成することも可能である。次に、図８に示すように、半導体基板２の側面及び裏面上にソルダーレジストのようなレジスト材料から成る保護層１２を形成する。
【００３２】
次に、保護層１２の所定領域（導電端子形成予定領域）を開口させ、当該開口内で露出させた電極接続層上に導電材料（例えばハンダ）をスクリーン印刷し、この導電材料を熱処理でリフローさせることで、図８及び図９に示すように、ボール状の導電端子１３ａ，１３ｂ，１３ｃを形成する。導電端子１３ａは電源電圧供給用の端子であり、導電端子１３ｂは接地電圧供給用の端子であり、導電端子１３ｃは種々の入出力信号に関わる端子である。なお、導電端子１３ａ，１３ｂ，１３ｃの形成方法は上記に限定されることはなく、電解メッキ法や、ディスペンサを用いてハンダ等を所定領域に塗布するいわゆるディスペンス法（塗布法）等で形成することもできる。このようにして、パッド電極４は配線層１１を介して導電端子１３ａ，１３ｂ，１３ｃと電気的に接続される。
【００３３】
次に、多数の半導体装置の境界であるダイシングラインＤＬに沿って保護層１２や支持体７等を切断し、個々の半導体装置１５に分割する。個々の半導体装置に分割する方法としては、ダイシング法，エッチング法，レーザーカット法等がある。なお、支持体７は、半導体基板２と貼り合わせたままでもよく、あるいは個々の半導体装置１５に分割する前後で剥離させてもよい。
【００３４】
以上の工程により、チップサイズパッケージ型の半導体装置１５が完成する。半導体装置１５は、導電端子１３ａ，１３ｂ，１３ｃを介してプリント基板等に実装される。なお、図９は、半導体装置１５を半導体基板２側から見た平面図の概略であり、図８は図９のＣ−Ｃ線に沿った断面図に相当する。
【００３５】
第１の実施形態に係る半導体装置１５では、半導体基板２の裏面上に容量電極９、第２の絶縁膜１０、配線層１１がこの順に積層しているため、これらで容量１６が形成されることになる。従って例えば、導電端子１３ａを電源電圧ＶＤＤの供給端子と接続し、導電端子１３ｂを接地電圧ＧＮＤの供給端子と接続すると、導電端子１３ａ，１３ｂ，１３ｃから内部に浸入する電磁ノイズや，トランジスタのスイッチング動作等によって半導体集積回路１の内部から生じる電磁ノイズは容量１６の充放電作用によって除去され、半導体集積回路１の誤動作が防止される。
【００３６】
この容量１６の静電容量は、容量電極９と配線層１１の重畳する面積及び第２の絶縁膜１０（誘電体）の誘電率に比例し、第２の絶縁膜１０の厚さに反比例するため、各パラメータを変える事によって所望の静電容量を得ることが可能である。
【００３７】
また、容量１６は半導体基板２の裏面上に形成されているため、当該容量１６を設けたとしても半導体基板２の表面上のレイアウトを一切変更する必要はなく、半導体装置が大型化することもない。また、半導体装置１５の裏面のほぼ全面を容量１６として用いることが可能であるため、静電容量を大きくすることが容易である。そのため、本実施形態の構成によれば、半導体装置の小型化と容量素子の大容量化を同時に実現することができる。
【００３８】
また、容量１６と半導体集積回路１とは同一半導体チップ内に形成されており、容量１６と半導体集積回路１との間の配線は外付けの容量素子を用いた場合に比べて短く、低インピーダンス化，低インダクタンス化が図られているため、電磁ノイズの除去に優れた効果を有している。具体的には例えば、０．０１μＦの静電容量を持つ外付けの容量素子を実装させたものと同程度の電磁ノイズの除去の効果を、１００ｐＦ〜５００ｐＦ程度の静電容量を持つ容量１６を備えることで実現できた。このように、外付けされる一般的な容量素子と比較すると容量１６の静電容量は小さいが、同一半導体チップ内であって半導体集積回路１に極めて近く容量１６が配置されるため、電磁ノイズの除去の効果を向上させることができた。従って、容量１６を備える構成によれば、トランジスタの高速なスイッチング動作が必要とされる装置等であって、高周波数（数百ＭＨｚ以上の周波数）の電磁ノイズが生じ易い装置にも対応することが可能である。
【００３９】
なお、図８及び図９では、導電端子１３ｂから配線層１１及びパッド電極４を介して半導体基板２及び容量電極９に所定の電圧（通常は接地電圧）を供給する構成になっていたが、図１０に示すように、半導体基板２の裏面上に容量電極９と直接接続される導電端子１７を形成し、導電端子１７から容量電極９及び半導体基板２に所定の電圧を直接供給する構成にしてもよい。かかる構成によれば、導電端子１７と容量電極９とが接触しているため、導電端子１７から入ってくる電磁ノイズの影響を低減させることができるメリットがある。導電端子１７は、保護層１２に容量電極９に至る開口部を形成し、上記導電端子１３ａ，１３ｂ，１３ｃの形成と同様の工程（スクリーン印刷法やメッキ法等）で形成することができる。
【００４０】
次に、本発明の第２の実施形態について図面を参照しながら説明する。なお、第１の実施形態と同様の構成については、同一符号を示してその説明を省略する。
【００４１】
第１の実施形態における容量電極９は、半導体基板２の裏面上にのみ形成されていた。これに対して第２の実施形態では、図１１に示すように、半導体基板２の側面及び裏面の全体が容量電極２０で被覆され、容量電極２０，第２の絶縁膜１０及び配線層１１で容量２１が形成されている。かかる構成によれば、半導体基板２の裏面上だけでなく側面側で形成された面積の分、容量２１の静電容量を大きくすることができる。そして、電磁ノイズの除去の効果を第１の実施形態に係る構成に比べて更に向上させることができる。
【００４２】
次に、本発明の第３の実施形態について図面を参照しながら説明する。なお、上記実施形態と同様の構成については同一符号を示してその説明を省略するか簡略する。
【００４３】
第３の実施形態に係る半導体装置では、図１２に示すように、半導体基板２の裏面からパッド電極４に至るビアホール３０が形成され、当該ビアホール３０内及び半導体基板２の裏面上にはバリアメタル層３１が形成され、当該バリアメタル層３１上にアルミニウムや銅等の金属からなる配線層１１が形成されている。バリアメタル層３１は、例えばチタン（Ｔｉ）層，チタンナイトライド（ＴｉＮ）層，タンタル（Ｔａ）層，タンタルナイトライド（ＴａＮ），チタンタングステン（ＴｉＷ）層等の金属材料から成り、ビアホール３０の底部（半導体基板２の表面に近い部分）でパッド電極４と接続されている。
【００４４】
そして、半導体基板２の裏面と第２の絶縁膜１０の間には、半導体基板２の裏面と接触した容量電極９が形成され、容量電極９，第２の絶縁膜１０，バリアメタル層３１，配線層１１とから成る容量３２が形成されている。このように、いわゆる貫通電極型の半導体装置に本発明を適用して容量３２を形成することも可能である。
【００４５】
当該貫通電極型の半導体装置は例えば、半導体集積回路１及び第１の絶縁膜３を介してパッド電極４が形成された半導体基板２を準備し、パッド電極４に対応する位置に半導体基板２を貫通するビアホール３０を形成する工程と、半導体基板２の裏面上に容量電極９を形成する工程と、当該ビアホール３０の内壁及び半導体基板２の裏面を被覆する第２の絶縁膜１０を形成する工程と、ビアホール３０底部の第２の絶縁膜１０を除去する工程と、その後ビアホール３０内にバリアメタル層３１を形成する工程と、ビアホール３０内及び半導体基板２の裏面上に例えば電解メッキ法などでアルミニウムや銅等の金属から成る配線層１１を形成する工程と、保護層１２及び導電端子１３ａ，１３ｂを形成する工程を経て製造される。なお、上記工程は本実施形態に係る貫通電極型の半導体装置の製造工程の一例の概略を説明するものであって、その製造工程は限定されず、例えばビアホール３０を形成する前に容量電極９を形成することもできる。
【００４６】
次に、本発明の第４の実施形態について図１３及び図１４を参照しながら説明する。図１４は第４の実施形態に係る半導体装置を半導体基板２側から見た平面図の概略であり、図１３は図１４のＤ−Ｄ線に沿った断面図に相当する。なお、上記実施形態と同様の構成については、同一符号を示してその説明を省略する。
【００４７】
第４の実施形態に係る半導体装置は、半導体基板２の裏面上において第２の絶縁膜１０上に配線層４０が、容量電極９と重畳するようにして形成されている。また、配線層４０及び第２の絶縁膜１０を被覆するようにしてシリコン酸化膜やシリコン窒化膜等から成る第３の絶縁膜４１が形成され、第３の絶縁膜４１上にはパッド電極４と接続された配線層４２，１１が半導体基板２の側面及び裏面に沿って形成されている。第３の絶縁膜４１の一部には、配線層４０に至る開口部４３が形成されており、当該開口部４３を介して配線層４０と配線層４２とが接続されている。
【００４８】
第４の実施形態に係る半導体装置では、半導体基板２の裏面上に容量電極９、第２の絶縁膜１０、配線層４０がこの順に積層しているため、これらで容量４４が形成されることになる。従って例えば、導電端子１３ａを電源電圧ＶＤＤの供給端子と接続し、導電端子１３ｂを接地電圧ＧＮＤの供給端子と接続すると、導電端子１３ａ，１３ｂ，１３ｃから内部に浸入する電磁ノイズや，トランジスタのスイッチング動作等によって半導体集積回路１の内部から生じる電磁ノイズは容量４４の充放電作用によって除去され、半導体集積回路１の誤動作が防止される。このように、半導体基板２の裏面上の容量の構成には様々なバリエーションが考えられる。
【００４９】
なお、本発明は上記実施形態に限定されることはなく、その要旨を逸脱しない範囲で変更が可能であることは言うまでもない。例えば、上記実施形態では、ボール状の導電端子を有するＢＧＡ(Ball Grid Array)型の半導体装置について説明したが、本発明はＬＧＡ(Land Grid Array)型や、その他のＣＳＰ(Chip Size Package)型の半導体装置に適用するものであっても構わない。本発明は、容量素子を有する半導体装置として広く適用できるものである。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法を説明する平面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図５】本発明の第１の実施形態に係る半導体装置の製造方法を説明する平面図である。
【図６】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図７】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図８】本発明の第１の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図９】本発明の第１の実施形態に係る半導体装置の製造方法を説明する平面図である。
【図１０】本発明の第１の実施形態に係る半導体装置の変更例を説明する平面図である。
【図１１】本発明の第２の実施形態に係る半導体装置を説明する断面図である。
【図１２】本発明の第３の実施形態に係る半導体装置を説明する断面図である。
【図１３】本発明の第４の実施形態に係る半導体装置を説明する断面図である。
【図１４】本発明の第４の実施形態に係る半導体装置を説明する平面図である。
【符号の説明】
【００５１】
１  半導体集積回路    ２  半導体基板    ３  第１の絶縁膜    ４  パッド電極
５  パッシベーション膜    ６  接着層    ７  支持体    ８  開口部
９  容量電極    １０  第２の絶縁膜    １１  配線層    １２  保護膜
１３ａ，１３ｂ，１３ｃ  導電端子    １５  半導体装置    １６  容量
１７  導電端子    ２０  容量電極    ２１  容量    ３０  ビアホール    
３１  バリアメタル層    ３２  容量    ４０  配線層  ４１  第３の絶縁膜
４２  配線層    ４３  開口部    ４４  容量    ＤＬ  ダイシングライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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