(57)【要約】【課題】薄膜トランジスタにリーク電流が発生するのを回避させた表示装置の提供。【解決手段】基板上に、順次積層された、ゲート信号線、絶縁膜、半導体層、および導電体層を有し、  前記導電体層は、少なくとも、ドレイン信号線と接続される薄膜トランジスタのドレイン電極および画素電極と接続される前記薄膜トランジスタのソース電極を構成し、  前記半導体層は、平面的に観た場合、その側壁面が少なくとも前記ドレイン電極の端部において該端部の側壁面よりも内側に位置づけられたパターンを有して形成されている。【選択図】図１
2008192715.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、順次積層された、ゲート信号線、絶縁膜、半導体層、および導電体層を有し、
前記導電体層は、少なくとも、ドレイン信号線と接続される薄膜トランジスタのドレイン電極および画素電極と接続される前記薄膜トランジスタのソース電極を構成し、
前記半導体層は、平面的に観た場合、その側壁面が少なくとも前記ドレイン電極の端部において該端部の側壁面よりも内側に位置づけられたパターンを有して形成されていることを特徴とする表示装置。
【請求項２】
前記半導体層は、平面的に観た場合、その側壁面が、ドレイン電極のソース電極と対向する辺部およびソース電極のドレイン電極と対向する部分を除いた前記導電体層の側壁面よりも内側に位置づけられたパターンを有して形成されていることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記ドレイン電極は、一方の側に湾曲部を他方の側に一対の並設された端部を有するＵ字形状をなし、前記ソース電極の一端側を囲むようにして形成されていることを特徴とする請求項１に記載の表示装置。
【請求項４】
ゲート信号線、絶縁膜、半導体層、および導電体層の順次積層体を有する基板を用意し、
少なくとも薄膜トランジスタのドレイン電極およびソース電極の形成領域にフォトレジスト膜を残存させる工程と、
前記フォトレジスト膜をマスクとして前記導電体層をエッチングする工程と、
前記フォトレジスト膜をリフローさせ少なくとも該フォトレジスト膜が前記ドレイン電極とソース電極の間の領域を被った変形フォトレジスト膜を形成する工程と、
前記変形フォトレジスト膜をマスクとして、前記半導体層を、平面的に観た場合、その側壁面が少なくとも前記ドレイン電極の端部における側壁面よりも内側に位置づけられるまでエッチングする工程を含むことを特徴とする表示装置の製造方法。
【請求項５】
前記ドレイン電極はドレイン信号線と接続されて構成され、該ドレイン信号線は前記導電体層の選択エッチングによりドレイン電極とともに形成されることを特徴とする請求項４に記載の表示装置の製造方法。
【請求項６】
ゲート信号線、絶縁膜、半導体層、および導電体層の順次積層体を有する基板を用意し、
少なくとも薄膜トランジスタのドレイン電極およびソース電極の形成領域において膜厚が大きく前記ドレイン電極とソース電極の間の領域において膜厚が小さいフォトレジスト膜を残存させる工程と、
前記フォトレジスト膜をマスクとして前記導電体層をエッチングする工程と、
前記フォトレジスト膜をマスクとして、前記半導体層を、平面的に観た場合、その側壁面が少なくとも前記ドレイン電極の端部における側壁面よりも内側に位置づけられるまでアッシングによってエッチングする工程と、
半導体層のアッシングによる前記エッチングによって、前記ドレイン電極とソース電極の間の導電体層を露出させて残存された前記フォトレジスト膜をマスクとして、前記ドレイン電極とソース電極の間の導電体層をエッチングする工程を含むことを特徴とする表示装置の製造方法。
【請求項７】
前記ドレイン電極はドレイン信号線と接続されて構成され、該ドレイン信号線は前記導電体層の選択エッチングによりドレイン電極とともに形成されることを特徴とする請求項６に記載の表示装置の製造方法。
【請求項８】
基板上に、順次積層された、ゲート信号線、絶縁膜、半導体層、および導電体層を有し、
前記導電体層は、少なくとも、ドレイン信号線と接続される薄膜トランジスタのドレイン電極および画素電極と接続される前記薄膜トランジスタのソース電極を構成し、
前記ドレイン電極およびソース電極のうち一方の電極は、同方向に指向して延在する第１延在部および第２延在部を有するほぼＵ字状のパターンをなし、
前記ドレイン電極およびソース電極のうち他方の電極は、前記一方の電極の第１延在部および第２延在部の間に先端が位置づけられ、前記方向へ延在した後に屈曲部を有し前記方向と交差する方向であって前記一方の電極の第２延在部の側へ延在するパターンをなし、
前記半導体層は、平面的に観た場合、その側壁面が、少なくとも、前記一方の電極の第１延在部の端部と前記他方の電極の前記屈曲された部分の間の個所において、前記第１延在部の端部の側壁面の延長線および前記他方の電極の前記屈曲後の部分であって前記一方の電極の第２延在部の端部と対向する辺と反対側の辺の延長線よりも内側に位置づけられ、
前記一方の電極の第２延在部の端部が前記他方の電極の前記屈曲後の部分に対向する個所において、前記一方の電極の第２延在部の前記第１延在部と対向する辺と反対側の辺の延長線よりも内側に位置づけられたパターンをなしていることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置およびその製造方法に係り、特に、各画素に薄膜トランジスタを備える表示装置およびその製造方法に関する。
【背景技術】
【０００２】
この種の表示装置は、その表示部にマトリックス状に配置された複数の画素を有し、その各画素列を、その各画素に備えられる薄膜トランジスタを共通のゲート信号線を介して供給する走査信号によってオンさせることによって順次選択し、この選択のタイミングに合わせて、該画素列の各画素に他の画素列の対応する画素に共通に接続されたドレイン信号線を介して映像信号を供給するように構成されている。
【０００３】
そして、前記薄膜トランジスタの構成として、その半導体層が、該薄膜トランジスタの形成領域以外にも、該薄膜トランジスタの電極と前記ドレイン信号線との接続部、および前記ドレイン信号線のそれぞれの下層にまで及んで形成されたものが知られている。
【０００４】
このような構成の薄膜トランジスタは、たとえば特殊な製造工程を経ることによって形成することができ、また、このような構成とすることによって、ドレイン信号線等の段差による段切れ等を回避できる効果を奏するようになる。
【０００５】
なお、このような構成からなる薄膜トランジスタを有する表示装置は、たとえば、下記特許文献１あるいは特許文献２に開示されている。
【特許文献１】特開２００３−３０３９７３号公報
【特許文献２】特開２００５−３０３１１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、上述した構成からなる表示装置は、それを平面的に観た場合、前記半導体層が、薄膜トランジスタのドレイン電極とソース電極、これらドレイン電極とソース電極の間のチャネル領域、ドレイン信号線、このドレイン信号線と前記ドレイン電極との接続部によって定められる輪廓部よりも外方にはみ出し部を有するパターンをなしたものとなっている。
【０００７】
このため、たとえば、ドレイン信号線の下層にある半導体層に光（たとえばバックライト光）が照射されることにより、前記ドレイン信号線の下層の半導体層に発生した電荷（キャリア）は、前記半導体層の前記はみ出し部を通して、薄膜トランジスタのチャネル領域に流入するという現象が生じる。
【０００８】
すなわち、前記薄膜トランジスタは光リークが発生し易い構成となっており、この光リークにより、クロストーク、輝度ムラ、コントラスト低下などの表示特性の低下が発生することになる。
【０００９】
前記特許文献１および特許文献２においてもこのような不都合を指摘し、この不都合を解消するため、特許文献１ではフォトリソグラフィ技術で形成する半導体層のパターンを変更する手法が用いられ、特許文献２では半導体層の前記はみ出し部の表面を粗面化しキャリアの移動度を抑制する手法が用いられている。
【００１０】
しかし、前記特許文献１および特許文献２は、いずれも、前記はみ出し部においてキャリアの通路をドレイン電極によって遮断することの開示はなされていない。
【００１１】
このことから、キャリアの通路をドレイン電極によって遮断する構成を採用した場合、その形態はいくつか考えられるが、薄膜トランジスタのサイズにばらつきが生じるという不都合が生じた。
【００１２】
本発明の目的は、薄膜トランジスタにリーク電流が発生するのを回避させるとともに、該薄膜トランジスタのサイズをばらつきなく精度よく構成できる表示装置を提供することにある。
【００１３】
また、本発明の目的は、薄膜トランジスタにリーク電流が発生するのを回避させるとともに、該薄膜トランジスタのサイズをばらつきなく精度よく構成できる表示装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１５】
（１）本発明による表示装置は、たとえば、基板上に、順次積層された、ゲート信号線、絶縁膜、半導体層、および導電体層を有し、
前記導電体層は、少なくとも、ドレイン信号線と接続される薄膜トランジスタのドレイン電極および画素電極と接続される前記薄膜トランジスタのソース電極を構成し、
前記半導体層は、平面的に観た場合、その側壁面が少なくとも前記ドレイン電極の端部において該端部の側壁面よりも内側に位置づけられたパターンを有して形成されていることを特徴とする。
【００１６】
（２）本発明による表示装置は、たとえば、（１）の構成を前提とし、前記半導体層は、平面的に観た場合、その側壁面が、ドレイン電極のソース電極と対向する辺部およびソース電極のドレイン電極と対向する部分を除いた前記導電体層の側壁面よりも内側に位置づけられたパターンを有して形成されていることを特徴とする。
【００１７】
（３）本発明による表示装置は、たとえば、（１）の構成を前提とし、前記ドレイン電極は、一方の側に湾曲部を他方の側に一対の並設された端部を有するＵ字形状をなし、前記ソース電極の一端側を囲むようにして形成されていることを特徴とする。
【００１８】
（４）本発明による表示装置の製造方法は、たとえば、ゲート信号線、絶縁膜、半導体層、および導電体層の順次積層体を有する基板を用意し、
少なくとも薄膜トランジスタのドレイン電極およびソース電極の形成領域にフォトレジスト膜を残存させる工程と、
前記フォトレジスト膜をマスクとして前記導電体層をエッチングする工程と、
前記フォトレジスト膜をリフローさせ少なくとも該フォトレジスト膜が前記ドレイン電極とソース電極の間の領域を被った変形フォトレジスト膜を形成する工程と、
前記変形フォトレジスト膜をマスクとして、前記半導体層を、平面的に観た場合、その側壁面が少なくとも前記ドレイン電極の端部における側壁面よりも内側に位置づけられるまでエッチングする工程を含むことを特徴とする。
【００１９】
（５）本発明による表示装置の製造方法は、たとえば、（４）の構成を前提とし、前記ドレイン電極はドレイン信号線と接続されて構成され、該ドレイン信号線は前記導電体層の選択エッチングによりドレイン電極とともに形成されることを特徴とする。
【００２０】
（６）本発明による表示装置の製造方法は、たとえば、ゲート信号線、絶縁膜、半導体層、および導電体層の順次積層体を有する基板を用意し、
少なくとも薄膜トランジスタのドレイン電極およびソース電極の形成領域において膜厚が大きく前記ドレイン電極とソース電極の間の領域において膜厚が小さいフォトレジスト膜を残存させる工程と、
前記フォトレジスト膜をマスクとして前記導電体層をエッチングする工程と、
前記フォトレジスト膜をマスクとして、前記半導体層を、平面的に観た場合、その側壁面が少なくとも前記ドレイン電極の端部における側壁面よりも内側に位置づけられるまでアッシングによってエッチングする工程と、
半導体層のアッシングによる前記エッチングによって、前記ドレイン電極とソース電極の間の導電体層を露出させて残存された前記フォトレジスト膜をマスクとして、前記ドレイン電極とソース電極の間の導電体層をエッチングする工程を含むことを特徴とする。
【００２１】
（７）本発明による表示装置の製造方法は、たとえば、（６）の構成を前提とし、前記ドレイン電極はドレイン信号線と接続されて構成され、該ドレイン信号線は前記導電体層の選択エッチングによりドレイン電極とともに形成されることを特徴とする。
【００２２】
（８）本発明による表示装置は、たとえば、基板上に、順次積層された、ゲート信号線、絶縁膜、半導体層、および導電体層を有し、
前記導電体層は、少なくとも、ドレイン信号線と接続される薄膜トランジスタのドレイン電極および画素電極と接続される前記薄膜トランジスタのソース電極を構成し、
前記ドレイン電極およびソース電極のうち一方の電極は、同方向に指向して延在する第１延在部および第２延在部を有するほぼＵ字状のパターンをなし、
前記ドレイン電極およびソース電極のうち他方の電極は、前記一方の電極の第１延在部および第２延在部の間に先端が位置づけられ、前記方向へ延在した後に屈曲部を有し前記方向と交差する方向であって前記一方の電極の第２延在部の側へ延在するパターンをなし、
前記半導体層は、平面的に観た場合、その側壁面が、少なくとも、前記一方の電極の第１延在部の端部と前記他方の電極の前記屈曲された部分の間の個所において、前記第１延在部の端部の側壁面の延長線および前記他方の電極の前記屈曲後の部分であって前記一方の電極の第２延在部の端部と対向する辺と反対側の辺の延長線よりも内側に位置づけられ、
前記一方の電極の第２延在部の端部が前記他方の電極の前記屈曲後の部分に対向する個所において、前記一方の電極の第２延在部の前記第１延在部と対向する辺と反対側の辺の延長線よりも内側に位置づけられたパターンをなしていることを特徴とする。
【００２３】
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
【発明の効果】
【００２４】
このように構成された表示装置は、薄膜トランジスタにリーク電流が発生するのを回避させるとともに、該薄膜トランジスタのサイズをばらつきなく精度よく設定することができる。
【００２５】
また、このように構成された表示装置の製造方法は、薄膜トランジスタにリーク電流が発生するのを回避させるとともに、該薄膜トランジスタのサイズをばらつきなく精度よく設定することができる。
【発明を実施するための最良の形態】
【００２６】
以下、図面を用いて本発明による表示装置の実施例を説明する。
【００２７】
〈画素の等価回路〉
図２は、本発明による表示装置としてたとえば液晶表示装置を例に挙げ、その液晶表示部における画素の等価回路の一実施例を示している。また、図２は、液晶を介して対向配置される各基板の一方の基板ＳＵＢの液晶側の面に形成される回路を示し、互いに隣接するたとえば２×３個の画素における回路を示している。
【００２８】
図２において、各画素は、図中ｙ方向に延在し隣接する一対のドレイン信号線ＤＬ、ｘ方向に延在し隣接する一対のゲート信号線ＧＬによって、他の隣接する画素とそれらの領域が画されるようになっている。
【００２９】
そして、画素の一角において、ＭＩＳ（Metal Insulator Semiconductor）型構造からなる薄膜トランジスタＴＦＴ（Thin Film Transistor）が形成され、そのゲート電極は近接するゲート信号線ＧＬに接続され、ドレイン電極は近接するドレイン信号線ＤＬに接続されている。
【００３０】
また、各画素の領域内において一対の電極からなる画素電極ＰＸと対向電極ＣＴとが形成され、該画素電極ＰＸは前記薄膜トランジスタＴＦＴのソース電極に接続され、該対向電極ＣＴは前記コモン信号線ＣＬに接続されている。
【００３１】
このような回路構成において、各画素の対向電極ＣＴにコモン信号線ＣＬを介して基準電圧（映像信号に対して基準となる電圧）を印加し、ゲート信号線ＧＬにたとえば図中上方から順次ゲート電圧を印加することによって画素行が選択され、その選択のタイミングに応じて、各ドレイン信号線ＤＬに映像信号を供給することにより、前記画素行の各画素に前記ゲート電圧によってオンされた薄膜トランジスタＴＦＴを介して画素電極ＰＸに該映像信号の電圧が印加される。そして、該画素電極ＰＸと対向電極ＣＴの間に前記映像信号の電圧に対応する強度のいわゆる横電界が発生し、この横電界の強度に応じて液晶の分子を挙動させるようになっている。なお、本実施例では、このように横電界方式（ＩＰＳ（In-Plane-Switching）方式）の例を挙げたが、本発明は、これ以外の縦電界（たとえばＶＡ（Virtical Alignment）方式）を用いる液晶表示装置にも適用可能である。
【００３２】
このように示した回路は、そのゲート信号線ＧＬ、ドレイン信号線ＤＬ、薄膜トランジスタＴＦＴにおいて、幾何学的に同様の配置となっているが、たとえば、対向電極ＣＴは画素の大部分の領域に面状に形成され、画素電極ＰＸは絶縁膜を介して前記対向電極ＣＴと重畳された複数の帯状電極から構成されている。
【００３３】
このため、画素電極ＰＸと対向電極ＣＴとの間には液晶とともに前記絶縁膜を誘電体膜とする容量素子が形成され、前記画素電極ＰＸに映像信号が印加された場合、その映像信号の印加は該容量素子によって比較的長い時間蓄積されるようになっている。
【００３４】
〈画素の構成〉
図３は、たとえば透明基板からなる前記基板ＳＵＢの液晶側の面に形成された画素の構成を示した図である。図３に示す画素は一つの画素を示している。
【００３５】
図３において、その（ａ）は平面図、（ｂ）は（ａ）のｂ−ｂ線における断面図、（ｃ）は（ａ）のｃ−ｃ線における断面図である。
【００３６】
まず、基板ＳＵＢの液晶側の面（表面）には、ゲート信号線ＧＬおよびコモン信号線ＣＬが比較的大きな距離を有して平行に形成されている。
【００３７】
ゲート信号線ＧＬとコモン信号線ＣＬの間の領域には、たとえばＩＴＯ（Indium-Tin-Oxide）の透明導電材料からなる対向電極ＣＴが形成されている。対向電極ＣＴは、そのコモン信号線ＣＬ側の辺部において該コモン信号線ＣＬに重畳されて形成され、これにより、該コモン信号線ＣＬと電気的に接続されて形成されている。
【００３８】
そして、基板ＳＵＢの表面には、前記ゲート信号線ＧＬ、コモン信号線ＣＬ、および対向電極ＣＴをも被うようにして絶縁膜ＧＩが形成されている。この絶縁膜ＧＩは、後述の薄膜トランジスタＴＦＴの形成領域において該薄膜トランジスタＴＦＴのゲート絶縁膜として機能するもので、それに応じて膜厚等が設定されるようになっている。
【００３９】
前記絶縁膜ＧＩの上面であって、前記ゲート信号線ＧＬの一部と重畳する個所において、たとえばアモルファスシリコンからなる半導体層ＡＳが形成されている。この半導体層ＡＳは前記薄膜トランジスタＴＦＴの半導体層となるものである。
【００４０】
なお、この半導体層ＡＳは、後述でも明らかとなるが、該薄膜トランジスタＴＦＴの形成領域に限らず、ドレイン信号線ＤＬの下方、該ドレイン信号線ＤＬとドレイン電極ＤＴとを電気的に接続する接続部ＪＣの下方等にも形成されている。
【００４１】
このような半導体層ＡＳは、該薄膜トランジスタＴＦＴを、たとえば、いわゆるレジストリフロー方式で形成することによって、上述したパターンで構成され、たとえばドレイン信号線ＤＬにおいて段差を少なく構成できいわゆる段切れの不都合を回避できる効果を奏する。
【００４２】
そして、図中ｙ方向に延在してドレイン信号線ＤＬが形成され、このドレイン信号線ＤＬはその一部において前記薄膜トランジスタＴＦＴ側に延在する延在部を有し、この延在部（接続部ＪＣ）は前記半導体層ＡＳ上に形成された該薄膜トランジスタＴＦＴのドレイン電極ＤＴに接続されている。この場合、前記接続部ＪＣは前記ゲート信号線ＧＬに重畳して形成されたものとなっている。
【００４３】
また、該ドレイン信号線ＤＬおよびドレイン電極ＤＴの形成の際に同時に形成されるソース電極ＳＴが、前記半導体層ＡＳ上にて前記ドレイン電極ＤＴと対向し、かつ、該半導体層ＡＳ上から画素領域側に若干延在された延在部を有して形成されている。この延在部は後に説明する画素電極ＰＸの一部と接続されるパッド部ＰＤを構成するようになっている。
【００４４】
なお、前記ドレイン電極ＤＴは、図中下側に湾曲部を図中上側に一対の並設された端部を有するＵ字形状をなし、Ｉ字形状をなすソース電極ＳＴの図中下側の端部を囲むようにして形成されている。これにより、薄膜トランジスタＴＦＴのチャネル領域におけるチャネル幅を大きくできる効果を有する。
【００４５】
これにより、前記薄膜トランジスタＴＦＴは、ゲート信号線ＧＬをゲート電極としたいわゆる逆スタガ構造のＭＩＳ構造のトランジスタが構成されることになる。
【００４６】
なお、ＭＩＳ構造のトランジスタにあっては、そのバイアスの印加によってドレイン電極ＤＴとソース電極ＳＴが入れ替わるように駆動するが、この実施例の説明にあっては、便宜上、ドレイン信号線ＤＬと接続される側をドレイン電極ＤＴと、画素電極ＰＸと接続される側をソース電極ＳＴと称する。
【００４７】
基板ＳＵＢの表面には、前記薄膜トランジスタＴＦＴをも被って保護膜ＰＡＳが形成されている。この保護膜ＰＡＳは、該薄膜トランジスタＴＦＴを液晶との直接の接触を回避させるために設けられるようになっている。また、この保護膜ＰＡＳは、前記対向電極ＣＴと後述の画素電極ＰＸとの間に介層して設けられ、前記絶縁膜ＧＩとともに、該対向電極ＣＴと画素電極ＰＸの間に設けられた容量素子の誘電体膜としても機能するようになっている。
【００４８】
前記保護膜ＰＡＳの上面には、画素電極ＰＸが形成されている。この画素電極ＰＸは、たとえばＩＴＯ（Indium-Tin-Oxide）等の透明導電材からなり、前記対向電極ＣＴと広い面積にわたって重畳して形成されている。
【００４９】
そして、該画素電極ＰＸは、多数のスリットがその長手方向と交叉する方向に並設されて形成され、これによって両端が互いに接続された多数の帯状の電極からなる電極群を有するようにして形成されている。
【００５０】
また、前記基板ＳＵＢの表面には、画素電極ＰＸをも被って配向膜（図示せず）が形成され、この配向膜によって該配向膜と直接に接触する液晶の分子の初期配向方向を設定するようになっている。
【００５１】
なお、画素電極ＰＸの各電極は、図３（ａ）に示すように、画素の領域をたとえば図中上下に２分割させ、その一方の領域にはたとえばゲート信号線ＧＬの走行方向に対して＋４５°方向に延在するように形成され、他方の領域には−４５°方向に延在するようにして形成されている。いわゆるマルチドメイン方式を採用するもので、１画素内における画素電極ＰＸに設けたスリットの方向（画素電極ＰＸの電極群の方向）が単一である場合、観る方向により色つきが生じる不都合を解消した構成となっている。
【００５２】
上述した実施例では、薄膜トランジスタＴＦＴの半導体層はアモルファスシリコンで形成したものであるが、ポリシリコンで形成したものであってもよい。
【００５３】
なお、上述した実施例では、ゲート信号線ＧＬの上方に絶縁膜ＧＩを介して薄膜トランジスタＴＦＴが重畳されて形成されたものである。しかし、ゲート信号線ＧＬの一部において薄膜トランジスタＴＦＴのゲート電極となるべく延在部を設け、この延在部の上方に絶縁膜ＧＩを介して薄膜トランジスタＴＦＴを形成するようにしてもよい。この場合においても、この明細書では、ゲート信号線ＧＬは前記延在部を含めたものとして把握する。
【００５４】
〈薄膜トランジスタＩ〉
図１は、図３で示した薄膜トランジスタＴＦＴの部分（図中点線枠Ｑの部分）を拡大して示した平面図である。
【００５５】
ゲート信号線ＧＬをも被って形成される前記絶縁膜ＧＩの上面に薄膜トランジスタＴＦＴの半導体層ＡＳが形成されている。
【００５６】
この半導体層ＡＳは、薄膜トランジスタＴＦＴの形成領域に限らず、該薄膜トランジスタＴＦＴのドレイン電極ＤＴと同層で接続される導電体層の下方、該薄膜トランジスタＴＦＴのソース電極ＳＴと同層で接続される導電体層の下方に形成されている。
【００５７】
このようなパターンで半導体層ＡＳが形成されているのは、たとえばレジストリフロー方式あるいはハーフトーン露光方式と称される選択エッチングによって該半導体層ＡＳを形成しているためで、このようにした場合、前記ドレイン電極ＤＴと同層で接続される導電体層、および前記ソース電極ＳＴと同層で接続される導電体層のそれぞれに段差を少なく構成でき、いわゆる段切れの不都合を回避できる構成とすることができる。
【００５８】
ここで、前記ドレイン電極ＤＴと同層で接続される導電体層は、ドレイン信号線ＤＬおよびこのドレイン信号線ＤＬと該ドレイン電極ＤＴと接続される接続部ＤＪであり、前記ソース電極ＳＴと同層で接続される導電体層は、図示しない画素電極と接続されるべくパッド部ＰＤおよびこのパッド部ＰＤと当該ソース電極ＳＴと接続される接続部ＳＪである。
【００５９】
このようなパターンで形成された半導体層ＡＳにおいて、薄膜トランジスタＴＦＴの半導体層として機能するのは、ドレイン電極ＤＴの下方、ソース電極ＳＴの下方、およびドレイン電極ＤＴとソース電極ＳＴの間の領域（チャネル領域）に形成された半導体層となる。
【００６０】
そして、前記半導体層ＡＳは、その側壁面（図１において半導体層ＡＳの輪廓に相当する）がドレイン電極ＤＴのソース電極ＳＴと対向する辺およびソース電極ＳＴのドレイン電極ＤＴと対向する辺に相当する部分を除いた導電体層の側壁面（図１において導電体層の輪廓に相当する）の内側に位置づけられて形成されている。これにより、半導体層ＡＳには、少なくとも、ドレイン信号線ＤＬとドレイン電極ＤＴとの接続部ＤＪ、および該ドレイン電極ＤＴにおいて、それらの輪廓よりも外方に延在するはみ出し部が存在することのない構成とすることができる。
【００６１】
したがって、ドレイン信号線ＤＬの下層にある半導体層ＡＳにたとえキャリアが発生したとしても、該キャリアが従来のように該半導体層ＡＳのはみ出し部を通して薄膜トランジスタＴＦＴのチャネル領域に流入してしまうという現象の発生を防止することができる。
【００６２】
このように、本発明は、半導体層ＡＳにはみ出し部が存在することのない構成とすることによって、該はみ出し部を通してキャリアが薄膜トランジスタＴＦＴのチャネル領域への流入を回避させるようにしたものである。
【００６３】
このため、半導体層ＡＳのはみ出し部は、必ずしも、ドレイン電極ＤＴのソース電極ＳＴと対向する部分およびソース電極ＳＴのドレイン電極ＤＴと対向する部分を除いた導電体層の全週にわたって形成されていなくてもよい。たとえば図１に対応した図４に示すように、前記半導体層ＡＳの側壁面は、少なくともドレイン電極ＤＴの端部ＥＤにおいて、該端部ＥＤの側壁面よりも内側に位置づけられるようにし、ここの部分において前記はみ出し部を存在しないように構成してもよい。ドレイン信号線ＤＬの下層の半導体層ＡＳで発生したキャリアは、前記ドレイン電極ＤＴの端部ＥＤにおいて、薄膜トランジスタＴＦＴのチャネル領域への流入が阻止されるからである。
【００６４】
なお、図１に示す構成では、ゲート信号線ＧＬは、そのドレイン信号線ＤＬとの交差部において透孔ＬＨが形成されている。この透孔ＬＨは該ゲート信号線ＧＬのドレイン信号線ＤＬとの交差経路を二経路とし、仮に一方の経路においてドレイン信号線ＤＬとの間でショートが生じた場合、該経路をゲート信号線ＧＬから切り離すことによって修復可能な構成となっている。このことから、図示しないバックライト等の光が前記透孔ＬＨを通して半導体層ＡＳに照射され、該半導体層ＡＳにキャリアが誘起され易い構成となっている。
【００６５】
また、半導体層ＡＳのはみ出し部の存在しない上記構成は、該半導体層ＡＳのたとえばサイドエッチング等を採用し、該サイドエッチング量を精度よく制御することにより、前記薄膜トランジスタＴＦＴのサイズ（特に、チャネル幅）をばらつきなく構成することができる。
【００６６】
〈製造方法Ｉ〉
図５は、本発明による表示装置の製造方法の一実施例を、薄膜トランジスタＴＦＴの部分において示した工程図である。図５に示す各工程図は図１のVI−VI線における断面を示している。本実施例はいわゆるレジストリフロー方式と称される選択エッチングにより薄膜トランジスタＴＦＴを形成するもので、以下、工程順に説明する。
【００６７】
まず、図５（ａ）に示すように、主表面（液晶側の面）にゲート信号線ＧＬおよび該ゲート信号線ＧＬをも被って絶縁膜ＧＩが形成された基板ＳＵＢを用意する。
【００６８】
そして、前記基板ＳＵＢの絶縁膜ＧＩの上面の全域に、たとえばＣＶＤ方法を用いて半導体層ＡＳおよび導電体層ＣＤＴを順次積層する。
【００６９】
ここで、前記半導体層ＡＳはたとえばアモルファスＳｉからなり、その表面は高濃度のｎ型不純物がドープされた高濃度不純物層ＣＮＬとして形成されている。この高濃度不純物層ＣＮＬは薄膜トランジスタＴＦＴの形成領域のオーミックコンタクト層として機能させるものである。
【００７０】
次に、図５（ｂ）に示すように、前記導電体層ＣＤＴの表面の全域にフォトレジスト膜を塗布し、このフォトレジスト膜を周知のフォトリソグラフィ技術により選択的に除去してパターン化する。
【００７１】
ここで、残存されたフォトレジスト膜ＰＴＲのパターンは、前記導電体層ＣＤＴの選択エッチングによって残存させようとするパターンと同様となっている。
【００７２】
次に、図５（ｃ）に示すように、残存されたフォトレジスト膜ＰＴＲをマスクとして前記導電体層ＣＤＴおよび高濃度不純物層ＣＮＬを順次エッチングする。ここで、たとえば、導電体層ＣＤＴにはウェットエッチングを用い、高濃度不純物層ＣＮＬにはドライエッチングを用いる。
【００７３】
このエッチングによって残存された導電体層ＣＤＴによって、薄膜トランジスタＴＦＴのドレイン電極ＤＴおよびソース電極ＳＴと、前記ドレイン電極ＤＴと接続されるドレイン信号線ＤＬ（該ドレイン電極ＤＴとの接続部ＪＣも含む）、前記ソース電極ＳＴの画素電極と接続されるパッド部ＰＤが形成されるようになる。
【００７４】
なお、導電体層ＣＤＴおよび高濃度不純物層ＣＮＬのエッチングが終了した段階でも前記フォトレジスト膜ＰＴＲを残存させたまま次の工程に移行することになる。
【００７５】
次に、図５（ｄ）に示すように、前記フォトレジスト膜ＰＴＲをリフローさせて変形フォトレジスト膜ＰＴＲ’を形成する。このリフローによる変形フォトレジスト膜ＰＴＲ’は、たとえば、前記フォトレジスト膜ＰＴＲを有機溶媒溶液の蒸気中に１〜３分間曝し、これによって、該フォトレジスト膜ＰＴＲに有機溶媒溶液を徐々に浸透させ、該フォトレジスト膜ＰＴＲに溶解を起こさせるようにして形成する。
【００７６】
このリフローによって、パターン化された導電体層ＣＤＴの上方に形成されている前記フォトレジスト膜ＰＴＲは、該導電体層ＣＤＴの輪廓から外方へはみ出して流動することになる。
【００７７】
これにより、該フォトレジスト膜ＰＴＲは、ドレイン電極ＤＴとソース電極ＳＴの間のチャネル領域に相当する半導体層ＡＳ上にも流動し、この部分も被うようになる。
【００７８】
次に、図５（ｅ）に示すように、リフローされたフォトレジスト膜ＰＴＲ’をマスクとし、このマスクから露出された半導体層ＡＳをたとえばアッシング等のドライエッチングを用いてエッチングする。
【００７９】
そして、この場合のエッチングにあっては、半導体層ＡＳの側壁面が前記導電体層ＣＤＴの側壁面よりも内側に位置づけられる程度に、該半導体層ＡＳのエッチング量を制御するようになっている。
【００８０】
この工程を経ることによって、半導体層ＡＳは図１に示すような平面的パターンで形成されるようになる。すなわち、該半導体層ＡＳの側壁面（図中輪廓に相当する部分）は、ドレイン電極ＤＴおよびソース電極ＳＴの互いに対向する辺の部分を除き、導電体層ＣＤＴの側壁面（図中輪廓に相当する部分）よりも内側に位置づけられるパターンを有して形成されるようになる。
【００８１】
そして、図５（ｆ）に示すように、前記フォトレジスト膜ＰＴＲ’を除去することによって、薄膜トランジスタＴＦＴの形成が終了する。その後は、該薄膜トランジスタＴＦＴをも被って基板ＳＵＢの表面に前記保護膜ＰＡＳを形成し、この保護膜ＰＡＳの上面に該保護膜ＰＡＳに形成されたスルーホールを通して前記ソース電極ＳＴのパッド部ＰＤに電気的に接続された画素電極ＰＸを形成する。
【００８２】
〈製造方法II〉
図６は、本発明による表示装置の製造方法の他の実施例を示す工程図で、図５に対応した図となっている。本実施例はいわゆるハーフトーン露光方式と称される選択エッチングにより薄膜トランジスタＴＦＴを形成するもので、以下、工程順に説明する。
【００８３】
まず、図６（ａ）に示すように、主表面（液晶側の面）にゲート信号線ＧＬおよび該ゲート信号線ＧＬをも被って絶縁膜ＧＩが形成された基板ＳＵＢを用意する。
【００８４】
そして、前記基板ＳＵＢの絶縁膜ＧＩの上面の全域に、たとえばＣＶＤ方法を用いて半導体層ＡＳおよび導電体層ＣＤＴを順次積層する。図５の場合と同様に前記半導体層ＡＳの表面において高濃度不純物層ＣＮＬが形成されている。
【００８５】
次に、図６（ｂ）に示すように、前記導電体層ＣＤＴの表面の全域にフォトレジスト膜を塗布し、このフォトレジスト膜にハーフトーン露光を用いたフォトリソグラフィ技術を施すことによって、表面に段差を有するフォトレジスト膜ＰＴＲを選択的に形成する。
【００８６】
該フォトレジスト膜ＰＴＲは、前記導電体層ＣＤＴの選択エッチングによって残存させようとする領域において膜厚を大きく、薄膜トランジスタＴＦＴのチャネル領域において膜厚を小さく形成し、それ以外の他の領域において除去するようにして形成される。
【００８７】
次に、図６（ｃ）に示すように、前記フォトレジスト膜ＰＴＲをマスクとして前記導電体層ＣＤＴをたとえばウェットエッチングをする。
【００８８】
このエッチングによって残存された導電体層ＣＤＴによって、薄膜トランジスタＴＦＴのドレイン電極ＤＴおよびソース電極ＳＴと、前記ドレイン電極ＤＴと接続されるドレイン信号線ＤＬ（該ドレイン電極ＤＴとの接続部ＪＣも含む）、前記ソース電極ＳＴの画素電極と接続されるパッド部ＰＤが形成されるようになる。
【００８９】
なお、導電体層ＣＤＴのエッチングが終了した段階でも前記フォトレジスト膜ＰＴＲを残存させたまま次の工程に移行することになる。
【００９０】
次に、図６（ｄ）に示すように、前記フォトレジスト膜ＰＴＲをマスクとして前記半導体層ＡＳ（高濃度不純物層ＣＮＬを含む）をドライエッチングする。
【００９１】
そして、この場合のエッチングにあっては、半導体層ＡＳの側壁面が前記導電体層ＣＤＴの側壁面よりも内側に位置づけられる程度に、該半導体層ＡＳのエッチング量を制御するようになっている。
【００９２】
この工程を経ることによって、半導体層ＡＳは図１に示すような平面的パターンで形成されるようになる。すなわち、該半導体層ＡＳの側壁面（図中輪廓に相当する部分）は、ドレイン電極ＤＴおよびソース電極ＳＴの互いに対向する辺の部分を除き、導電体層ＣＤＴの側壁面（図中輪廓に相当する部分）よりも内側に位置づけられるパターンを有して形成されるようになる。
【００９３】
この場合、前記フォトレジスト膜ＰＴＲは、前記ドライエッチングによって表面から均一にエッチングされ、前記半導体層ＡＳの選択エッチングが完了した段階で、前記導電体層ＣＤＴの残存させようとする領域上において膜厚が約半減し、薄膜トランジスタＴＦＴのチャネル領域上において前記導電体層ＣＴＤの表面が露出されるまで除去されるようになる。
【００９４】
次に、図６（ｅ）に示すように、残存されたフォトレジスト膜ＰＴＲをマスクとして、薄膜トランジスタＴＦＴのチャネル領域上の導電体層ＣＴＤをドライエッチングし、さらに、該導電体層ＣＴＤの下層の高濃度不純物層ＣＮＬをドライエッチングする。
【００９５】
そして、図６（ｆ）に示すように、前記フォトレジスト膜ＰＴＲを除去することによって、薄膜トランジスタＴＦＴの形成が終了する。その後は、該薄膜トランジスタＴＦＴをも被って基板ＳＵＢの表面に前記保護膜ＰＡＳを形成し、この保護膜ＰＡＳの上面に該保護膜ＰＡＳに形成されたスルーホールを通して前記ソース電極ＳＴのパッド部ＰＤに電気的に接続された画素電極ＰＸを形成する。
【００９６】
〈薄膜トランジスタII〉
上述した実施例では、ドレイン信号線ＤＬに接続されるＵ字形状のドレイン電極ＤＴは、たとえば図１に示すように図中ｙ方向に対して左右対称の形状をなし、このため、平面的に観た場合、それら各端部ＥＤの側壁面は図中ｘ方向おける同一仮想線上に位置づけられるように構成されている。
【００９７】
しかし、たとえば図１に対応して描いた図７に示すように、Ｕ字形状の前記ドレイン電極ＤＴの各端ＥＤの側壁面は、それぞれ、図中ｙ方向において距離（図中ｄで示す）を隔てて位置づけられるように構成されていてもよい。
【００９８】
そして、この場合にあっても、半導体層ＡＳは、その側壁面が、少なくとも、前記ドレイン電極ＤＴの端部ＥＤにおいて該端部ＦＤの側壁面よりも内側に位置づけられて形成されている。
【００９９】
〈薄膜トランジスタIII〉
上述した実施例では、薄膜トランジスタＴＦＴのソース電極ＳＴはパッド部ＰＤに至るまで直線状に延在されて形成されたものである。しかし、たとえば図１に対応して描いた図８に示すように、前記ソース電極ＳＴに屈曲部ＢＮＤを形成し、該ソース電極ＳＴの屈曲部から前記パッド部ＰＤに至る近傍部においても薄膜トランジスタＴＦＴのチャネル領域の幅（チャネル幅）の設定に寄与させる構成とするようにしてもよい。
【０１００】
すなわち、図８において、ほぼＵ字形状のパターンからなるドレイン電極ＤＴのうち図中ｙ方向に指向して延在する部分を第１延在部ＥＸ１および第２延在部ＥＸ２とする。
【０１０１】
そして、前記ソース電極ＳＴは、前記第１延在部ＥＸ１および第２延在部ＥＸの間に先端が位置づけられ、図中ｙ方向へ延在した後に屈曲部ＢＮＤを有し図中ｘ方向であって前記ドレイン電極ＤＴの第２延在部ＥＸ２の側へ延在するようになっている。
【０１０２】
ここまでのソース電極ＳＴはゲート信号線ＧＬ上に形成され、その後は画素側へ屈曲して延在され前記バッド部ＰＤに至るように形成されている。
【０１０３】
半導体層ＡＳは、平面的に観た場合、その側壁面が、まず、前記ドレイン電極ＤＴの第１延在部ＥＸ１の端部ＥＤ１の近傍部とソース電極ＳＴの前記屈曲部ＢＮＤの近傍部の間の個所（図中点線枠Ｍで示す）において、前記第１延在部ＥＸ１の端部ＥＤ１の延長線あるいは前記ソース電極ＳＴの前記屈曲部ＢＮＤ以降の部分であって前記ソース電極ＳＴの前記第２延在部ＥＸ２の端部ＥＤ２と対向する辺と反対側の辺（図中符号ＳＤ１で示す）の延長線よりも内側に位置づけられている。
【０１０４】
また、半導体層ＡＳの側壁面は、前記ドレイン電極ＤＴの第２延在部ＥＸ２の端部ＥＤ２が前記ソース電極ＳＴの前記屈曲部ＢＮＤ以降の部分に対向する個所（図中点線枠Ｎで示す）において、前記ソース電極ＳＴの第１延在部ＥＸ１と対向する辺と反対側の辺（図中符号ＳＤ２で示す）の延長線よりも内側に位置づけられている。
【０１０５】
そして、半導体層ＡＳの他の個所における側壁面は、チャネル領域を除いた部分において、ドレイン信号線Ｄｌ、ドレイン電極ＤＴ、ソース電極ＳＴ等の導電体層の側壁面より内側に位置づけられて形成されている。
【０１０６】
この場合、このような半導体層ＡＳの前記他の個所において、その側壁面が必ずしも導電体層の側壁面より内側に位置づけられている必要はなく、いくつかの個所において導電体層の側壁面より内側に位置づけられて形成されてもよい。
【０１０７】
このように構成された薄膜トランジスタＴＦＴは、ソース電極ＳＴに接続されるパッドＰＤを任意の位置に配置させることができ、画素の開口率を向上させた設計をすることができる効果を奏する。
【０１０８】
また、図８に示す実施例では、ドレイン電極ＤＴは、その第１延在部ＥＸ１の端部ＥＤ１がソース電極ＳＴの図中符号ＳＤ１で示す辺の延長線上に位置づけられて形成されたものとなっている。しかし、前記第１延在部ＥＸ１の端部ＥＤ１とソース電極ＳＴの図中符号ＳＤ１で示す辺は、それぞれ、同一仮想線上になく、距離を隔てて形成されるようにしてもよい。この場合、前記個所Ｍにおける半導体層ＡＳの側壁面は、平面的に観た場合、第１延在部ＥＸ１の端部ＥＤ１の側壁面の延長線およびソース電極ＳＴの図中符号ＳＤ１で示す辺の延長線よりも内側に位置づけられるようにすればよい。
【０１０９】
〈薄膜トランジスタVI〉
上述した実施例は、その薄膜トランジスタＴＦＴにおいて、ドレイン信号線ＤＬに接続されるドレイン電極ＤＴはＵ字形状をなして形成されたものである。
【０１１０】
しかし、必ずしもＵ字形状に限定されるものではなく、たとえば図９に示すように、ソース電極ＳＴの一辺において対向配置されるＩ字状の形成としたものであってもよい。
【０１１１】
そして、この場合にあっても、半導体層ＡＳは、平面的に観た場合、その側壁面が少なくとも前記ドレイン電極ＤＴの端部ＥＤにおいて該端部ＥＤの側壁面よりも内側に位置づけられたパターンを有して形成されている。
【０１１２】
なお、図７、図８、および図９に示した各薄膜トランジスタＴＦＴは、そのいずれも、図５あるいは図６に示した製造方法を用いることによって製造できることはもちろんである。
【０１１３】
また、上述した各実施例では、ドレイン電極ＤＴとソース電極ＳＴのうちドレイン電極ＤＴをＵ字状パターンとしたものを揚げたものであるが、ドレイン電極ＤＴに限定されることはなく、ソース電極ＳＴの側をＵ字状パターンとして形成するようにしてもよいことはもちろんである。
【０１１４】
上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。
【図面の簡単な説明】
【０１１５】
【図１】本発明による表示装置の一実施例を示す要部構成図で、その薄膜トランジスタの平面図を示す。
【図２】本発明による表示装置における画素の等価回路を示す図である。
【図３】本発明による表示装置におれる画素の一実施例を示す構成図である。
【図４】本発明による表示装置の他の実施例を示す要部構成図で、その薄膜トランジスタの平面図を示す。
【図５】本発明による表示装置の製造方法の一実施例を示す工程図である。
【図６】本発明による表示装置の製造方法の他の実施例を示す工程図である。
【図７】本発明による表示装置の他の実施例を示す要部構成図で、その薄膜トランジスタの平面図を示す。
【図８】本発明による表示装置の他の実施例を示す要部構成図で、その薄膜トランジスタの平面図を示す。
【図９】本発明による表示装置の他の実施例を示す要部構成図で、その薄膜トランジスタの平面図を示す。
【符号の説明】
【０１１６】
ＴＦＴ……薄膜トランジスタ、ＤＴ……ドレイン電極、ＥＤ……端部、ＳＴ……ソース電極、ＰＤ……パッド部、ＧＬ……ゲート信号線、ＤＬ……ドレイン信号線、ＡＳ……半導体層、ＤＪ、ＳＪ……接続部、ＰＸ……画素電極、ＣＬ……コモン信号線、ＣＴ……対向電極、ＳＵＢ……基板、ＧＩ……絶縁膜、ＰＡＳ……保護膜、ＰＴＲ……フォトレジスト膜、ＰＴＲ’……変形フォトレジスト膜、ＣＤＴ……導電体層。
【図１】
2008192715.tif 000003
【図２】
2008192715.tif 000004
【図３】
2008192715.tif 000005
【図４】
2008192715.tif 000006
【図５】
2008192715.tif 000007
【図６】
2008192715.tif 000008
【図７】
2008192715.tif 000009
【図８】
2008192715.tif 000010
【図９】
2008192715.tif 000011