(57)【要約】【課題】感光面における画素の並び順とは異なる所定の並び順で１水平ライン分の信号電荷を出力する固体撮像装置を用いる場合であっても、撮像信号に対する各種の画像処理を効率よく行うことを可能とする。【解決手段】全画素読み出しモードでの駆動時に、ＣＣＤ１から、各水平同期タイミングにおいて実際の画素配置とは異なる順の信号電荷からなる撮像信号が出力される間、Ａ／Ｄ変換器５で逐次デジタル化した各画素データをデータ振分回路６を介してラインバッファ７に１ライン分ずつ一時記憶させる。その際、アドレス生成回路８に、ラインバッファ７における各画像データの並び順を実際の画素配置と同一の並び順とするための書込アドレスを画像データ毎に生成させ、データ振分回路６に、生成された書込アドレスにしたがったラインバッファ７の所定のアドレス位置に振り分けて各画像データを記憶させる。【選択図】      図１
2008167386.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子からなる画素が２次元配列されるとともに、全画素の信号電荷を、感光面における画素の並び順とは異なる所定の並び順で出力する固体撮像素子を備えた撮像装置であって、
前記固体撮像素子から前記所定の並び順で出力される全画素の信号電荷を逐次画素データに変換する変換手段と、
この変換手段により変換された画素データを記憶する記憶手段と、
前記変換手段により変換された画素データが前記記憶手段に記憶される際に用いられる書込アドレスであって、前記所定の並び順を有する各々の画素データを、固体撮像素子の感光面における並び順と同一の並び順で前記記憶手段に記憶させるための書込アドレスを取得するアドレス取得手段と、
前記変換手段により変換された画素データを前記アドレス取得手段により取得された書込アドレスに従い前記記憶手段に記憶させる記憶制御手段と
を備えたことを特徴とする撮像装置。
【請求項２】
前記固体撮像素子は、全画素の信号電荷を前記所定の並び順で水平ライン毎に出力し、
前記変換手段は、前記固体撮像素子から前記所定の並び順で水平ライン毎に出力される全画素の信号電荷を逐次画素データに変換し、
前記記憶手段は、前記変換手段により変換された１水平ライン分の画素データを記憶し、
前記アドレス取得手段は、前記変換手段により変換された１水平ライン分の画素データの前記書込アドレスを取得する
ことを特徴とする請求項１記載の撮像装置。
【請求項３】
前記固体撮像素子は、１水平ライン分の信号電荷を複数回の分割ライン信号に分割して出力することにより、感光面における画素の並び順とは異なる所定の並び順で１水平ライン分の信号電荷を出力することを特徴とする請求項２記載の撮像装置。
【請求項４】
前記固体撮像素子における各々の水平ラインの画素が所定数を単位としてグループ化されるとともに、前記固体撮像素子から出力される複数回の分割ライン信号が、前記所定数を単位とした各グループにおける所定の画素数分の信号電荷により構成され、
前記アドレス取得手段は、各画素データの書込アドレスを、各画素データの変換元の分割ライン信号の出力順位と、各画素データが対応する画素が含まれたグループにおける水平ライン上でのグループ順位とに基づき取得する
ことを特徴とする請求項３記載の撮像装置。
【請求項５】
前記アドレス取得手段は、
任意の前記出力順位と任意の前記グループ順位との双方に対応する規定のオフセット位置であって、各画素データが対応する各画素のグループ内での位置を示すオフセットデータを記憶するオフセット位置記憶手段と、
前記出力順位をカウントする第１のカウント手段と、
前記グループ順位を所定のグループ数を単位として繰り返しカウントする第２のカウント手段と、
各画素データの書込アドレスの基準となる、前記第２のカウント手段によるグループ順位のカウントの繰り返し回数に応じたベースアドレスを生成するベースアドレス生成手段と、
前記オフセット位置設定手段により設定されたオフセット位置であって、前記第１のカウント手段によりカウントされた出力順位、及び前記第２のカウント手段によりカウントされたグループ順位に対応するオフセット位置と、前記ベースアドレス生成手段により生成されたベースアドレスと、各画素データが対応する画素が含まれるグループの先頭画素の水平ライン内での位置であるグループ先頭位置とを加算する加算手段と
を含み、
前記記憶制御手段は、前記変換手段により変換された画素データを、前記アドレス取得手段の加算手段による加算結果である書込アドレスに従い前記記憶手段に記憶させる
ことを特徴とする請求項４記載の撮像装置。
【請求項６】
前記固体撮像素子の駆動モードを、複数の画素の信号電荷を加算した状態で読み出すための画素加算モード、又は全画素の信号電荷を加算することなく読み出すための全画素読み出しモードに設定する駆動モード設定手段と、
この駆動モード設定手段により設定されている固体撮像素子の駆動モードを判定する駆動モード判定手段を備え、
前記アドレス取得手段は、前記駆動モード判定手段により固体撮像素子の駆動モードが全画素読み出しモードであると判定されたとき、前記変換手段により変換された画素データが前記記憶手段に記憶される際に用いられる書込アドレスであって、前記所定の並び順を有する各々の画素データを、固体撮像素子の感光面における並び順と同一の並び順で前記記憶手段に記憶させるための書込アドレスを取得する
ことを特徴とする請求項１乃至５いずれか記載の撮像装置。
【請求項７】
前記アドレス取得手段は、前記駆動モード判定手段により固体撮像素子の駆動モードが画素加算モードであると判定されたとき、前記変換手段により変換された画素データが前記記憶手段に記憶される際に用いられる書込アドレスであって、各々の画素データを前記変換手段により変換された順に前記記憶手段に記憶させるための書込アドレスを取得する
ことを特徴とする請求項６記載の撮像装置。
【請求項８】
撮影モードとして静止画撮影モードを設定する撮影モード設定手段を備え、
前記駆動モード設定手段は、前記撮影モード設定手段により静止画撮影モードが設定されたとき、固体撮像素子の駆動モードを前記全画素読み出しモードに設定することを特徴とする請求項６又は７記載の撮像装置。
【請求項９】
撮影モードとして静動画撮影モードまたは高感度静止画撮影モードのうちの少なくともいずれか一方を設定する撮影モード設定手段を備え、
前記駆動モード設定手段は、前記撮影モード設定手段により動画撮影モードまたは高感度静止画撮影モードのうちの少なくともいずれか一方に設定されたとき、固体撮像素子の駆動モードを前記画素加算モードに設定することを特徴とする請求項６又は７記載の撮像装置。
【請求項１０】
光電変換素子からなる画素が２次元配列されるとともに、全画素の信号電荷を、感光面における画素の並び順とは異なる所定の並び順で出力する固体撮像素子を備えた撮像装置における撮像方法であって、
前記固体撮像素子から前記所定の並び順で出力される全画素の信号電荷を逐次画素データに変換する工程と、
変換した画素データについての書込アドレスであって、前記所定の並び順を有する各々の画素データを、固体撮像素子の感光面における並び順と同一の並び順で記憶するための書込アドレスを取得する工程と、
変換した画素データを、取得した書込アドレスに従い記憶手段に記憶させる工程と
を含むことを特徴とする撮像方法。
【請求項１１】
光電変換素子からなる画素が２次元配列されるとともに、全画素の信号電荷を、感光面における画素の並び順とは異なる所定の並び順で出力する固体撮像素子を備えた撮像装置であって、
前記固体撮像素子から前記所定の並び順で出力される全画素の信号電荷を逐次画素データに変換する変換手段と、
この変換手段により変換された画素データを記憶する記憶手段と、
この記憶手段に記憶された前記所定の並び順を有する各画素データを、固体撮像素子の感光面における並び順で読み出すための読み出しアドレスを取得するアドレス取得手段と、
このアドレス取得手段により取得された読み出しアドレスに記憶されている画素データを前記記憶手段から順に読み出す読み出し手段と
を備えたことを特徴とする撮像装置。
【請求項１２】
光電変換素子からなる画素が２次元配列されるとともに、全画素の信号電荷を、感光面における画素の並び順とは異なる所定の並び順で出力する固体撮像素子を備えた撮像装置における撮像方法であって、
前記固体撮像素子から前記所定の並び順で出力される全画素の信号電荷を逐次画素データに変換する工程と、
変換した画素データを記憶手段に記憶させる工程と、
前記記憶手段に記憶させた前記所定の並び順を有する各画素データを、固体撮像素子の感光面における並び順で読み出すための読み出しアドレスを取得する工程と、
取得した読み出しアドレスに記憶されている画素データを前記記憶手段から読み出す工程と
を含むことを特徴とする撮像方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、感光面における画素の並び順とは異なる所定の並び順で１水平ライン分の信号電荷を出力する固体撮像素子を備えた撮像装置及び撮像方法に関するものである。
【背景技術】
【０００２】
従来、デジタルカメラ等の撮像装置には撮像素子としてＣＣＤが多く用いられている。係るＣＣＤにおいては、通常、画素配列順序で並んだ同一ラインの画素の電荷信号を１ライン分ずつ水平転送路へ垂直転送し、１つの水平同期信号を用いて掃き出させ、それを繰り返すことによって、全画素の情報を画素配列順が維持された状態で出力させる。
【０００３】
また、ＣＣＤから撮像信号を読み出すための技術として、例えば動画撮影時におけるＣＣＤから出力された後の撮像信号の処理時間を短縮することを目的とし、垂直方向に隣接する色のカラーフィルタが配置された複数画素の信号電荷をＣＣＤ内で加算（混合）して読み出す方法、及びそれを可能としたＣＣＤが知られている（例えば下記特許文献１参照）。
【０００４】
【特許文献１】特開平９−１８７９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、近年においては、画素加算して読み出した画素データに基づく一連の処理を高速に行うことを可能とするため、ＣＣＤの内部で加算された同一水平ライン上の各画素の信号電荷を、感光面の水平ライン上における実際の並び順を維持したまま掃き出させる方式で駆動する特定構造を有するＣＣＤが考えられている。
【０００６】
しかしながら、上記特定構造のＣＣＤでは、全画素の信号電荷を加算することなく読み出す場合には、同一水平ライン上の各画素の信号電荷を複数回の水平同期タイミングに分けて掃き出させる必要が生じ、その結果、ＣＣＤから出力される１水平ライン分の撮像信号が、実際の画素配置とは異なる並び順の信号電荷から構成されたものとなり、読み出した撮像信号に対して各種の画像処理を行うときのデータ処理が複雑化するという問題があった。
【０００７】
本発明は、かかる従来の課題に鑑みてなされたものであり、感光面における画素の並び順とは異なる所定の並び順で１水平ライン分の信号電荷を出力する固体撮像素子を用いる場合であっても、撮像信号に対する各種の画像処理を効率よく行うことが可能となる撮像装置及び撮像方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
前記課題を解決するため請求項１記載の発明に係る撮像装置にあっては、光電変換素子からなる画素が２次元配列されるとともに、全画素の信号電荷を、感光面における画素の並び順とは異なる所定の並び順で出力する固体撮像素子を備えた撮像装置であって、前記固体撮像素子から前記所定の並び順で出力される全画素の信号電荷を逐次画素データに変換する変換手段と、この変換手段により変換された画素データを記憶する記憶手段と、前記変換手段により変換された画素データが前記記憶手段に記憶される際に用いられる書込アドレスであって、前記所定の並び順を有する各々の画素データを、固体撮像素子の感光面における並び順と同一の並び順で前記記憶手段に記憶させるための書込アドレスを取得するアドレス取得手段と、前記変換手段により変換された画素データを前記アドレス取得手段により取得された書込アドレスに従い前記記憶手段に記憶させる記憶制御手段とを備えたことを特徴とする。
【０００９】
また、請求項２記載の発明に係る撮像装置にあっては、前記固体撮像素子は、全画素の信号電荷を前記所定の並び順で水平ライン毎に出力し、前記変換手段は、前記固体撮像素子から前記所定の並び順で水平ライン毎に出力される全画素の信号電荷を逐次画素データに変換し、前記記憶手段は、前記変換手段により変換された１水平ライン分の画素データを記憶し、前記アドレス取得手段は、前記変換手段により変換された１水平ライン分の画素データの前記書込アドレスを取得することを特徴とする。
【００１０】
また、請求項３記載の発明に係る撮像装置にあっては、前記固体撮像素子は、１水平ライン分の信号電荷を複数回の分割ライン信号に分割して出力することにより、感光面における画素の並び順とは異なる所定の並び順で１水平ライン分の信号電荷を出力することを特徴とする。
【００１１】
また、請求項４記載の発明に係る撮像装置にあっては、前記固体撮像素子における各々の水平ラインの画素が所定数を単位としてグループ化されるとともに、前記固体撮像素子から出力される複数回の分割ライン信号が、前記所定数を単位とした各グループにおける所定の画素数分の信号電荷により構成され、前記アドレス取得手段は、各画素データの書込アドレスを、各画素データの変換元の分割ライン信号の出力順位と、各画素データが対応する画素が含まれたグループにおける水平ライン上でのグループ順位とに基づき取得することを特徴とする。
【００１２】
また、請求項５記載の発明に係る撮像装置にあっては、前記アドレス取得手段は、任意の前記出力順位と任意の前記グループ順位との双方に対応する規定のオフセット位置であって、各画素データが対応する各画素のグループ内での位置を示すオフセットデータを記憶するオフセット位置記憶手段と、前記出力順位をカウントする第１のカウント手段と、前記グループ順位を所定のグループ数を単位として繰り返しカウントする第２のカウント手段と、各画素データの書込アドレスの基準となる、前記第２のカウント手段によるグループ順位のカウントの繰り返し回数に応じたベースアドレスを生成するベースアドレス生成手段と、前記オフセット位置設定手段により設定されたオフセット位置であって、前記第１のカウント手段によりカウントされた出力順位、及び前記第２のカウント手段によりカウントされたグループ順位に対応するオフセット位置と、前記ベースアドレス生成手段により生成されたベースアドレスと、各画素データが対応する画素が含まれるグループの先頭画素の水平ライン内での位置であるグループ先頭位置とを加算する加算手段とを含み、前記記憶制御手段は、前記変換手段により変換された画素データを、前記アドレス取得手段の加算手段による加算結果である書込アドレスに従い前記記憶手段に記憶させることを特徴とする。
【００１３】
また、請求項６記載の発明に係る撮像装置にあっては、前記固体撮像素子の駆動モードを、複数の画素の信号電荷を加算した状態で読み出すための画素加算モード、又は全画素の信号電荷を加算することなく読み出すための全画素読み出しモードに設定する駆動モード設定手段と、この駆動モード設定手段により設定されている固体撮像素子の駆動モードを判定する駆動モード判定手段を備え、前記アドレス取得手段は、前記駆動モード判定手段により固体撮像素子の駆動モードが全画素読み出しモードであると判定されたとき、前記変換手段により変換された画素データが前記記憶手段に記憶される際に用いられる書込アドレスであって、前記所定の並び順を有する各々の画素データを、固体撮像素子の感光面における並び順と同一の並び順で前記記憶手段に記憶させるための書込アドレスを取得することを特徴とする。
【００１４】
また、請求項７記載の発明に係る撮像装置にあっては、前記アドレス取得手段は、前記駆動モード判定手段により固体撮像素子の駆動モードが画素加算モードであると判定されたとき、前記変換手段により変換された画素データが前記記憶手段に記憶される際に用いられる書込アドレスであって、各々の画素データを前記変換手段により変換された順に前記記憶手段に記憶させるための書込アドレスを取得することを特徴とする。
【００１５】
また、請求項８記載の発明に係る撮像装置にあっては、撮影モードとして静止画撮影モードを設定する撮影モード設定手段を備え、前記駆動モード設定手段は、前記撮影モード設定手段により静止画撮影モードが設定されたとき、固体撮像素子の駆動モードを前記全画素読み出しモードに設定することを特徴とする。
【００１６】
また、請求項９記載の発明に係る撮像装置にあっては、撮影モードとして静動画撮影モードまたは高感度静止画撮影モードのうちの少なくともいずれか一方を設定する撮影モード設定手段を備え、前記駆動モード設定手段は、前記撮影モード設定手段により動画撮影モードまたは高感度静止画撮影モードのうちの少なくともいずれか一方に設定されたとき、固体撮像素子の駆動モードを前記画素加算モードに設定することを特徴とする。
【００１７】
また、請求項１０記載の発明に係る撮像方法にあっては、光電変換素子からなる画素が２次元配列されるとともに、全画素の信号電荷を、感光面における画素の並び順とは異なる所定の並び順で出力する固体撮像素子を備えた撮像装置における撮像方法であって、前記固体撮像素子から前記所定の並び順で出力される全画素の信号電荷を逐次画素データに変換する工程と、変換した画素データについての書込アドレスであって、前記所定の並び順を有する各々の画素データを、固体撮像素子の感光面における並び順と同一の並び順で記憶するための書込アドレスを取得する工程と、変換した画素データを、取得した書込アドレスに従い記憶手段に記憶させる工程とを含むことを特徴とする。
【００１８】
また、請求項１１記載の発明に係る撮像装置にあっては、光電変換素子からなる画素が２次元配列されるとともに、全画素の信号電荷を、感光面における画素の並び順とは異なる所定の並び順で出力する固体撮像素子を備えた撮像装置であって、前記固体撮像素子から前記所定の並び順で出力される全画素の信号電荷を逐次画素データに変換する変換手段と、この変換手段により変換された画素データを記憶する記憶手段と、この記憶手段に記憶された前記所定の並び順を有する各画素データを、固体撮像素子の感光面における並び順で読み出すための読み出しアドレスを取得するアドレス取得手段と、このアドレス取得手段により取得された読み出しアドレスに記憶されている画素データを前記記憶手段から順に読み出す読み出し手段とを備えたことを特徴とする。
【００１９】
また、請求項１２記載の発明に係る撮像方法にあっては、光電変換素子からなる画素が２次元配列されるとともに、全画素の信号電荷を、感光面における画素の並び順とは異なる所定の並び順で出力する固体撮像素子を備えた撮像装置における撮像方法であって、前記固体撮像素子から前記所定の並び順で出力される全画素の信号電荷を逐次画素データに変換する工程と、変換した画素データを記憶手段に記憶させる工程と、前記記憶手段に記憶させた前記所定の並び順を有する各画素データを、固体撮像素子の感光面における並び順で読み出すための読み出しアドレスを取得する工程と、取得した読み出しアドレスに記憶されている画素データを前記記憶手段から読み出す工程とを含むことを特徴とする。
【発明の効果】
【００２０】
本発明によれば、感光面における画素の並び順とは異なる所定の並び順で１水平ライン分の信号電荷を出力する固体撮像素子を用いた構成であっても、撮像信号に対する各種の画像処理を効率よく行うことが可能となる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の一実施の形態を図にしたがって説明する。本実施形態は、基本の動作モードとして撮影用の記録モードと記録画像を再生する再生モードとを有し、記録モードの下位モードして静止画像を撮影するための静止画撮影モードと動画像を撮影するための動画撮影モードとを有し、さらに静止画撮影モードの下位モードとして通常撮影モードと高感度撮影モードの２種類のモードを有するデジタルカメラに関するものである。
【００２２】
ここで、静止画撮影モードのうち通常撮影モードは一般的な撮影状況下で使用される汎用性の高い撮影モードである。また、高感度撮影モードは画素加算による高感度撮影を行う撮影モードであって、暗い被写体を撮影するときの露出の確保や手振れの防止、動きの速い被写体を撮影するときの被写体揺れの防止等を目的として用意されている撮影モードである。なお、通常撮影モードと高感度撮影モードとはユーザーが手動により選択可能であるとともに、高感度撮影モードについては撮影状況に応じて自動的に設定される構成である。
【００２３】
図１は、本実施形態のデジタルカメラ要部を示すブロック図である。デジタルカメラは、先に説明した特定構造を備えた固体撮像素子であるＣＣＤ１と、このＣＣＤ１を駆動するための駆動回路２を有している。ＣＣＤ１は撮像信号の読み出しモード（駆動モード）として、垂直及び水平方向に隣接する複数画素（ｎ×ｍ画素）の信号電荷を内部で加算して読み出すための画素加算モードと、全画素の信号電荷をそのまま読み出す全画素読み出しモードとを有している。そして、ＣＣＤ１は、ＣＰＵ１１の制御に従い駆動回路２から供給される読み出しモードに応じた駆動信号に基づき駆動され、図示しない光学系を介して受光面に結像された被写体の光像を光電変換し撮像信号として出力する。
【００２４】
ＣＣＤ１の出力はＣＤＳ（Correlated Double Sampling：相関二重サンプリング回路）３によりノイズを除去された後、信号処理部４に出力され、信号処理部４内のＡ／Ｄ変換器５（変換手段）により画素データに変換された後、変換後の画素データはデータ振分回路６を介してラインバッファ７にいったん記憶される。ラインバッファ７は本発明の記憶手段であり、ラインバッファ７にはＣＣＤ１の１ライン分の画素データに応じた記憶容量が確保されている。
【００２５】
前記データ振分回路６は本発明の記憶制御手段であり、ＣＣＤ１が駆動されているときＡ／Ｄ変換器５から入力する画素データを、本発明のアドレス取得手段であるアドレス生成回路８から送られてくる書込アドレスにしたがってラインバッファ７の所定のアドレス位置に記憶させる。
【００２６】
ラインバッファ７に記憶された画素データは画像処理回路９に順に送られ、画像処理回路９において所定のライン数分の画素データが揃う毎に画素毎の色情報を補間する補間処理やＹＵＶ変換等の画像処理を施された後、順次ＤＲＡＭ１０に記憶される。
【００２７】
上述した各ブロックはデジタルカメラ全体を制御するＣＰＵ１１により制御されており、ＣＰＵ１１が各ブロックの制御に必要とされるプログラム、例えば被写体の明るさに応じたＣＣＤ１の電荷蓄積時間（露光時間）の調整によるＡＥ制御用のプログラムや、種々の制御動作に必要な各種データはＥＥＰＲＯＭやフラッシュメモリ等の書き換え可能な不揮発性メモリであるプログラムメモリ１２に記憶されている。また、プログラムメモリ１２には、ＣＰＵ１１を本発明の駆動モード設定手段、及び駆動モード判定手段として機能させるためのプログラムが記憶されている。
【００２８】
なお、図１では省略するが、デジタルカメラは、ユーザーがデジタルカメラの操作に使用するボタン類や、記録画像を表示するとともに、撮影待機状態でスルー画像を表示して電子ビューファインダーとして機能する液晶モニタ、撮影した静止画像や動画像を記録するための所定の画像メモリ等が設けられている。
【００２９】
一方、前記ＣＣＤ１は既説した特定構造を有するものであって、画素加算モードによる駆動時においては、ＣＣＤ１内部で加算後における同一水平ライン上の各画素の信号電荷を１回の水平同期タイミングで出力するとともに、全画素読み出しモードによる駆動時においては、同一ライン上の各画素の信号電荷を複数回の水平同期タイミングを１周期としてそれぞれ出力される複数回の分割ライン信号に分割して出力するものである。
【００３０】
そのため、画素加算モードで駆動されているときには、加算後における各画素の信号電荷が、ＣＣＤ１の感光面における画素の並び順に応じた順にＣＣＤ１から出力されるが、全画素読み出しモードで駆動されているときには、加算されていない全画素の信号電荷が図６に示したように出力される。図６（ａ）は、説明の便宜上、ＣＣＤ１の画素サイズが垂直ｎ画素、水平１６画素であるものとして、同一ラインにおける各画素の位置と、各回の水平同期タイミングで出力される各画素の信号電荷との関係を示した図、同図（ｂ）は、同一ラインにおける各画素の信号電荷の出力順を示した図である。
【００３１】
図６（ａ）に示したように、ＣＣＤ１の全画素の信号電荷はライン毎に４回の水平同期タイミングを１サイクルとした分割ライン信号に分けて出力される。その際、同一ラインの各画素の信号電荷は、分割回数（４回）に応じた数の４画素毎の画素グループを単位として、各画素グループの所定位置にある画素の電荷のみが分割ライン信号として順に出力される。つまり、ＣＣＤ１は、全画素読み出しモードでの駆動時においては、図６（ｂ）に示したように、各水平同期タイミングにおいては、ＣＣＤ１の感光面における画素の並び順とは異なる所定の並び順の信号電荷からなる撮像信号を出力するものとなっている。なお、実際には、ＣＣＤ１の水平画素数は１６以上であるため、画素グループ数もそれに応じた数（水平画素数／４）となり、１回の分割ライン信号は画素グループ数と同じ画素数の信号電荷により構成される。
【００３２】
そして、前述したアドレス生成回路８は、上記のようにＣＣＤ１から４回の分割ライン信号に分けて順に出力されるとともに実際の画素配置とは異なる順にデジタル化された１ライン分の画素データを、前記データ振分回路６に、図５（ｄ）に示したように実際の画素の並び順に並べ替えられた状態でラインバッファ７内に記憶させるための水平ライン分割用書込アドレスと、画素加算モードでの駆動時にＣＣＤ１から１回の水平同期タイミングで出力されるとともに、ＣＣＤ１の感光面での空間的な画素の配置に応じた順にデジタル化された１ライン分の加算後の画素データを、前記データ振分回路６にＣＣＤ１からの出力順を維持したままラインバッファ７内に記憶させるための通常書込アドレスとを生成するものであり、以下の構成となっている。
【００３３】
図２は、前記アドレス生成回路８の詳細を示したブロック図である。アドレス生成回路８は、ライン分割数レジスタ８１と、オフセット位置レジスタ８２、画素グループカウンタ８３、ラインカウンタ８４、ベースアドレス生成回路８５、オフセット位置選択回路８６、第１の乗算器８７、第２の乗算器８８、加算器８９、画素カウンタ９０、画素加算モードレジスタ９１、ラインバッファ書込アドレス選択回路９２から構成されている。
【００３４】
ライン分割数レジスタ８１は、ＣＣＤ１における１ライン分の画素データが何回の水平同期タイミングで出力されるのかを示すパラメータであるライン分割数（"４"）を保持するレジスタであり、その値はＣＰＵ１１によって設定される。なお、ライン分割数は前記プログラムメモリ１２に記憶されている。
【００３５】
画素グループカウンタ８３は、Ａ／Ｄ変換器５によりデジタル化された画素データが、各々の画素グループのうちのどのグループ（何番目のグループ）に属する画素のデータであるのかを判別するためのカウンタ（本発明の第２のカウント手段）である。画素グループカウンタ８３は、基準クロックに従い画素データが入力する毎にカウント値をインクリメントするとともに、そのカウント値が画素グループの構成画素数（ここでは４画素）に対応する"０"〜"３"であって、カウント値が"３"に達すると、次のカウント値を"０"に戻してインクリメントを繰り返す。
【００３６】
なお、ＣＣＤ１の実際の水平画素数は１６画素以上であるため、Ａ／Ｄ変換器５によりデジタル化された画素データが、図６（ａ）には表れない５グループ目、９グループ目、１３グループ目、・・・であったときにも、画素グループカウンタ８３のカウント値は"０"となる。
【００３７】
ラインカウンタ８４は、今回の読み出しが１サイクル中のどの分割ライン（図６でｎライン目）であるかを特定するためのカウンタ（本発明の第１のカウント手段）である。ラインカウンタ８４は、基準クロックに従い画素データが１分割ライン分入力する毎にカウント値をインクリメントするとともに、そのカウント値が、前記画素グループカウンタ８３と同様に"０"〜"３"であって、カウント値が"３"に達すると、次のカウント値を"０"に戻してインクリメントを繰り返す。
【００３８】
オフセット位置レジスタ８２は、入力した画素データが、前記各々の画素グループのどこの位置の画素のデータであるのかを知るためのオフセットデータ１００を保持するレジスタ（本発明のオフセット位置記憶手段）である。オフセットデータ１００は、図３に示したように、前記画素グループカウンタ８３の値（画素グループカウンタ値）と前記ラインカウンタ８４の値（ラインカウンタ値）とに対応するオフセット位置を示すテーブルデータであり、前記プログラムメモリ１２に記憶されているとともにＣＰＵ１１によって設定される。
【００３９】
ベースアドレス生成回路８５は、書込アドレスの基準となるベースアドレスを生成する本発明のベースアドレス生成手段であり、前記画素グループカウンタ８３のカウント値が"０"にリセットされる毎に、第１の乗算器８７から出力された前記ライン分割数レジスタ８１に設定されているライン分割数（"４"）の二乗値であって、画素グループの画素数（"４"）×１サイクルのライン分割数（"４"）に相当する値（"１６"）を単位として自己が保持するベースアドレス値をインクリメントし、それを出力する。
【００４０】
オフセット位置選択回路８６は、前記オフセット位置レジスタ８２に保持されているオフセットデータから、前記ラインカウンタ値と前記画素グループカウンタ値とに対応するオフセット位置を選択する。
【００４１】
第２の乗算器８８は、前記ライン分割数レジスタ８１に保持されているライン分割数（"４"）に前記画素グループカウンタ８３のカウント値（"０"〜"３"）を乗算し、入力した画素データの画素が属する画素グループの先頭位置（図６（ａ）で各画素グループの左端の画素位置）を算出する。
【００４２】
加算器８９は本発明の加算手段であり、上述したベースアドレス生成回路８５により生成されたベースアドレスと、第２の乗算器８８により算出された画素グループの先頭位置と、オフセット位置選択回路８６により選択されたオフセット位置とを加算することにより、デジタル化された画素データの書込アドレスであって、ＣＣＤ１が全画素読み出しモードで駆動されているとき使用される前述した水平ライン分割用書込アドレスａを生成し、ラインバッファ書込アドレス選択回路９２に出力する。
【００４３】
一方、画素カウンタ９０は、基準クロックに従い画素データが信号処理部４に入力する毎にカウント値をインクリメントする単純なカウンタであり、加算器８９から出力される水平ライン分割用書込アドレスａとは別に、ＣＣＤ１が画素加算モードで駆動されているとき使用される前述した通常書込アドレスｂを生成し、ラインバッファ書込アドレス選択回路９２に出力する。画素加算モードレジスタ９１は、現在設定されているＣＣＤ１の駆動モードの種類を示す値を記憶するレジスタであり、その値はＣＰＵ１１により適宜書き替えられる。
【００４４】
ラインバッファ書込アドレス選択回路９２は、前記画素加算モードレジスタ９１に記憶されている値により示されるＣＣＤ１の駆動モードの種類に応じ、前記データ振分回路６に出力する書込アドレスを選択する回路であり、上記駆動モードが全画素読み出しモードである間には加算器８９から出力される水平ライン分割用書込アドレスａを、また画素加算モードである間には画素カウンタ９０から出力される通常書込アドレスｂを出力するよう動作する。
【００４５】
図４は、ＣＣＤ１が全画素読み出しモードで駆動されている間に、図６（ａ）に示したＣＣＤ１の１ライン分（ここでは１６画素）の画素データが読み出されるときのアドレス生成回路８の各部の動作、及びそのときアドレス生成回路８の内部で生成される水平ライン分割用書込アドレスと通常書込アドレスを示すタイミングチャートである。
【００４６】
図示したように、基準タイミングで画素データが入力している間、分割ラインが変わる毎（ここでは画素データが４画素入力する毎）にラインカウンタ８４の値が"０"〜"３"の変化を繰り返す。一方、各分割ラインの読み出し期間中には、画素データが入力する毎に、画素グループカウンタ８３の値が"０"〜"３"の変化を繰り返し、かつ第２の乗算器８８により算出される画素グループの先頭位置が"０"、"４"、"８"、"１２"の変化を繰り返す。また、前記ベースアドレス生成回路８５から出力されるベースアドレスについては、各分割ラインで読み出される画像数がここでは４画素（１グループ分）であるため常に"０"である。なお、実際には各分割ラインで読み出される画像数は４画素以上であるため、同一の分割ラインの読み出し期間内において、ベースアドレスは、前記画素グループカウンタ８３のカウント値が"０"にリセットされる毎に、"０"、"１６"、"３２"，・・・と変化する。
【００４７】
また、読み出し開始当初において分割ラインの１ライン目の画素Ｒ１，Ｇ４，Ｒ５，Ｇ８のデータの読み出し期間ａでは、画素データがデジタル化される毎に、オフセット位置選択回路８６により選択されるオフセット位置が"０"、"３"、"０"、"３"の順に変化することにより、加算器８９により生成される水平ライン分割用書込アドレスａ（「ベースアドレス」＋「画素グループの先頭位置」＋「オフセット位置」）が"０"、"７"、"８"、"１５"の順に変化する。
【００４８】
また、１ライン目の画素Ｒ２，Ｇ３，Ｒ６，Ｇ７のデータの読み出し期間ｂでは、前記オフセット位置が"２"、"１"、"２"、"１"の順に変化することにより、水平ライン分割用書込アドレスａが"２"、"５"、"１０"、"１３"の順に変化する。以後、水平ライン分割用書込アドレスａは、３ライン目の画素のデータの読み出し期間ｃでは"１"、"６"、"９"、"１４"に変化し、４ライン目の画素のデータの読み出し期間ｄでは"３"、"４"、"１１"、"１２"に変化する。
【００４９】
一方、上記と並行して、全読み出し期間ａ〜ｄにおいて画素カウンタ９０が、画素データが信号処理部４に入力する毎に単純なインクリメントを繰り返すことにより、通常書込アドレスｂが"１"、"２"、"３"、"４"，・・・と変化するが、前述したように全画素読み出しモードにおいてはラインバッファ書込アドレス選択回路９２によって水平ライン分割用書込アドレスａが選択されるため、アドレス生成回路８からは水平ライン分割用書込アドレスａが最終的な書込アドレスとして前記データ振分回路６に出力される。
【００５０】
図５は、その間のラインバッファ７における画素データの記憶状態の変化を示す遷移図であり、同図（ａ）が１ライン目の読み出し期間ａの終了時点の状態、同図（ｂ）〜同図（ｄ）が２ライン目の読み出し期間ｂから４ライン目の読み出し期間ｄの各終了時点の状態である。
【００５１】
つまり、全画素読み出しモードで前記ＣＣＤ１から出力される撮像信号が、図６に示したように実際の画素配置とは異なる順の信号電荷から生成される撮像信号であっても、それを逐次画素データに変換する間、１ライン分の画素データ毎に各画像データを実際の画素配置と同一順に並べ替えた状態でラインバッファ７に順次記憶させることができる。
【００５２】
したがって、前記画像処理回路９には、ラインバッファ７を介してベイヤーデータを構成するライン毎の撮像データを順次入力させることができ、全画素読み出しモードにおいても補間処理やＹＵＶ変換等の画像処理を効率良く行うことができる。
【００５３】
次に、以上のデジタルカメラにおいて電源投入後にＣＰＵ１１が実行する処理手順を図７のフローチャートに従い説明する。
【００５４】
ＣＰＵ１１は、デジタルカメラの電源オンとともに動作を開始した後、現在の動作モード（基本の動作モード）を確認する（ステップＳ１）。なお、電源オン直後の動作モードは、例えば予め決められている動作モードや、また記録モード設定用と再生モード設定用のキーが独立して設けられるとともに、それらが電源オン機能を有する構成であれば、電源オン操作に使用されたキーに応じた動作モードである。
【００５５】
そして、動作モードが再生モードの場合には（ステップＳ１で「再生」）、記録されている任意の画像を表示する処理に移行する（ステップＳ２）。また、動作モードが記録モードの場合には（ステップＳ１で「記録」）、画素加算モードによるＣＣＤ１の駆動、前述したアドレス生成回路８における通常書込アドレスの生成（出力）、及びスルー画像表示をそれぞれ開始する（ステップＳ３〜Ｓ５）。
【００５６】
その後、スルー画像の表示中つまり撮影待機状態において録画ボタンの押下により動画像の記録開始が指示されたら（ステップＳ６でＹＥＳ）、動画記録時のフレームレートによる画素加算モードでのＣＣＤ１の駆動（ステップＳ７）、アドレス生成回路８による通常書込アドレスの生成（ステップＳ８）をそれぞれ開始する。これにより、ＣＣＤ１の内部で加算された各画素の信号電荷のデータを、ライン毎にＣＣＤ１からの出力順のままラインバッファ７に蓄積させる。そして、ラインバッファ７を介してライン毎に画像処理回路９に送られ、そこで所定の画像処理が施された後、ＤＲＡＭ１０に蓄積された画像データに基づくフレーム画像を所定の画像メモリに記録し（ステップＳ９）、かつ上記画像データに基づくスルー画像の表示を行う（ステップＳ１０）。
【００５７】
以後、ステップＳ７〜ステップＳ１０の処理を録画が終了するまで、例えば録画ボタンが再び押下されるまでか、規定の全録画時間が経過するまでか、所定の画像メモリの空き容量がなくなるまで繰り返す（ステップＳ１１でＮＯ）。そして、録画が終了したら（ステップＳ１１でＹＥＳ）、ステップＳ３に戻り撮影指示待ちを行う。
【００５８】
また、撮影待機状態でシャッターキーの押下による静止画像の撮影指示があったときには（ステップＳ１２でＹＥＳ）、まず、その時点における静止画撮影モードとして、高感度撮影モードが設定されているか否かを確認する（ステップＳ１３）。ここで、高感度撮影モードは、前述したようにユーザーによるモード選択により手動で設定されるか、または撮影状況に応じてＣＰＵ１１により自動的に設定される。
【００５９】
なお、図示しないが高感度撮影モードの自動設定は、通常撮影モードが設定されている状態にあるとき直前に表示したスルー画像の輝度情報に基づき行われる。例えば被写体の明るさが非常に暗くＡＥ制御によっても適切な露光が得られない場合や、ＡＥ制御による露光時間が所定時間よりも長くなり、手振れや被写体揺れが懸念される場合に自動的に設定される。
【００６０】
そして、静止画撮影モードが高感度撮影モードであった場合には（ステップＳ１３でＹＥＳ）、記録用の静止画像の取得に向けてＣＣＤ１を画素加算モードで駆動し（ステップＳ１４）、アドレス生成回路８には通常書込アドレスを生成させる（ステップＳ１５）。これにより、ＣＣＤ１の内部で加算された各画素の信号電荷のデータを、ライン毎にＣＣＤ１からの出力順のままラインバッファ７に蓄積させる。そして、ラインバッファ７を介してライン毎に画像処理回路９に送られ、そこで所定の画像処理が施された後、ＤＲＡＭ１０に蓄積された画像データに基づく静止画像を所定の画像メモリに記録する（ステップＳ１６）。以後、ステップＳ３に戻り撮影指示待ちを行う。
【００６１】
また、静止画撮影モードが高感度撮影モードでなく通常撮影モードであった場合には（ステップＳ１３でＮＯ）、記録用の静止画像の取得に向けてＣＣＤ１を全画素読み出しモードで駆動し（ステップＳ１７）、アドレス生成回路８には水平ライン分割用書込アドレスを生成させる（ステップＳ１８）。これにより、ＣＣＤ１の全画素の信号電荷のデータを、ライン毎に感光面での実際の画素配置に応じた順となるようラインバッファ７に蓄積させる。そして、ラインバッファ７を介してライン毎に画像処理回路９に送られ、そこで所定の画像処理が施された後、ＤＲＡＭ１０に蓄積された画像データに基づく静止画像を所定の画像メモリに記録する（ステップＳ１９）。以後、ステップＳ３に戻り撮影指示待ちを行う。
【００６２】
ここで、以上説明した本実施形態においては、ＣＣＤ１が、全画素読み出しモードで駆動されるとき、１ライン中の画素の信号電荷を４回の水平同期タイミングを１サイクルとして出力し、その際、４画素が１つの画素グループとして扱われる仕様である場合について説明したが、分割ライン数と画素グループの画素数とが一致するものの、その数が異なる仕様の他のＣＣＤを用いる場合には、前述したアドレス生成回路８の構成を以下のように変更すれば、それに対応することができる。
【００６３】
すなわち、ライン分割数レジスタ８１及びオフセット位置レジスタ８２に設定するパラメータであるライン分割数及びオフセットデータ１００の値をそれぞれ変更するとともに、画素グループカウンタ８３及びラインカウンタ８４の最大カウント値を変更すればよい。つまり基本構成を変更せずとも、僅かな変更により他のＣＣＤにも容易に対応することができる。
【００６４】
また、アドレス生成回路８の具体的な構成については、図２に示したものに限定されるものでなく、前述したように、ＣＣＤ１から出力される撮像信号を逐次画素データの変換する間、１ライン分の画素データ毎に、それらを実際の画素配置と同一順に並べ替えた状態でラインバッファ７に順次記憶させることができるものであれば、他の構成に変更しても構わない。
【００６５】
ここで、本発明の他の実施形態について説明する。前述した実施形態においては、全画素読み出しモードで駆動されるときＣＣＤ１から出力される撮像信号を逐次画素データに変換する間、変換した１ライン分の画素データを実際の画素配置と同一順に並べ替えた状態でラインバッファ７に記憶させるものについて説明したが、これとは別に以下のようにしてもよい。すなわちラインバッファ７に１ライン分の画素データを変換順に一時記憶させるとともに、１ライン分の画素データが揃った時点で、それらを実際の画素配置と同一の順序（並び順）で読み出し、つまり読み出しと同時に並び替えを行いながら画像処理回路９に入力させるようにしてもよい。係る他の実施の形態についても、全画素読み出しモードで前記ＣＣＤ１から出力される撮像信号が実際の画素配置とは異なる順の信号電荷から生成される撮像信号であったとしても、全画素読み出しモードにおいても補間処理やＹＵＶ変換等の画像処理を効率良く行うことができる。
【００６６】
その場合の具体的な構成については、例えば前述したデータ振分回路６（図１）を廃止するとともに、ラインバッファ７と画像処理回路９との間に、ラインバッファ７に１ライン分の画素データが記憶された時点で、ラインバッファ７から、所定のアドレス位置に記憶されている画素データを選択的に読み出すための読み出し回路（読み出し手段）を設ける。さらに、前記アドレス生成回路８に代えて、ラインバッファ７に一時記憶されている１ライン分の画素データを実際の画素配置と同一の順序（並び順）で読み出すための水平ライン分割用読み出しアドレスを順に生成する第１の読み出しアドレス生成回路と、ラインバッファ７に一時記憶されている１ライン分の画素データをそのままの順で読み出すための通常読み出しアドレスを順に生成する第２の読み出しアドレス生成回路と、ＣＣＤ１の駆動モードが全画素読み出しモードである間には上記第１の読み出しアドレス生成回路により生成された水平ライン分割用読み出しアドレスを、またＣＣＤ１の駆動モードが画素加算モードである間には上記第２の読み出しアドレス生成回路により生成された通常読み出しアドレスを、それぞれ選択的に前記読み出し回路に供給するための読み出しアドレス選択回路とを含む他のアドレス生成回路を設けたものとする。
【００６７】
その際、上記他のアドレス生成回路は任意の構成とすることができるが、前記読み出し回路に順に供給すべき読み出しアドレスは全てのラインについて共通であり、また、前記水平ライン分割用読み出しアドレスは、各々の前後関係が４画素グループを１サイクルとして同一パターンで変化するとともに、１サイクルごとに"１６"ずつ増加するアドレスとなる。したがって、前記第１の読み出しアドレス生成回路としては、例えば１６画素分の基本となる基本読み出しアドレスを順に記憶させておくレジスタと、それを順に読み出す回路、読み出し画素数が１６画素に達する毎に"１６"ずつ増加するベースアドレス（"０"、"１６"、"３２"、・・・）を生成する回路、上記基本読み出しアドレスと上記ベースアドレスとを加算する回路等からなり、基本読み出しアドレスとベースアドレスとの加算結果を前記水平ライン分割用読み出しアドレスとして生成する構成とすればよい。
【００６８】
また、以上の説明においては、前述したデータ振分回路６に供給する書込アドレスや、読み出し回路に供給する読み出しアドレスを専用の回路を用いて生成する場合について述べたが、前記ＣＰＵ１１等に書込アドレスや読み出しアドレスを生成または取得し、それをデータ振分回路６や読み出し回路に供給する動作を行わせるようにしても構わない。
【００６９】
また、本実施形態では、先に述べたように、例えば被写体の明るさが非常に暗くＡＥ制御によっても適切な露光が得られない場合や、ＡＥ制御による露光時間が所定時間よりも長くなり、手振れや被写体揺れが懸念される場合に、静止画撮影モードとして高感度撮影モードが自動的に設定されるデジタルカメラについて説明したが、デジタルカメラが、ジャイロセンサ等の手振れ検出用の任意のセンサを備えている場合には、例えばシャッターキーが押下された時点で上記センサによって手振れが検出されたか否かを判断し、手振れが検出されたとき、自動的に静止画撮影モードを高感度撮影モードに設定する構成としてもよい。
【００７０】
また、以上の説明においては、本発明をデジタルカメラに適用した場合について述べたが、全画素の信号電荷が水平ライン毎に複数回の分割ライン信号として（複数回の水平同期タイミングを１サイクルとして）出力される特定構造を有するＣＣＤ等を備えたものであれば、本発明はデジタルビデオカメラ、カメラ付き携帯電話端末、カメラ付きＰＤＡ等の他の撮像装置にも採用することができる。
【図面の簡単な説明】
【００７１】
【図１】本発明に係るデジタルカメラの要部を示すブロック図である。
【図２】アドレス生成回路の詳細を示したブロック図である。
【図３】オフセット位置レジスタに保持されるオフセットデータを示す概念図である。
【図４】アドレス生成回路の動作を示すタイミングチャートである。
【図５】ラインバッファ７における画素データの記憶状態の変化を示す模式図である。
【図６】全画素読み出しモードでのＣＣＤの動作内容を示した模式図である。
【図７】電源投入後におけるＣＰＵの処理手順を示したフローチャートである。
【符号の説明】
【００７２】
１    ＣＣＤ
４    信号処理部
５    Ａ／Ｄ変換器
６    データ振分回路
７    ラインバッファ
８    アドレス生成回路
９    画像処理回路
１１    ＣＰＵ
８１    ライン分割数レジスタ
８２    オフセット位置レジスタ
８３    画素グループカウンタ
８４    ラインカウンタ
８５    ベースアドレス生成回路
８６    オフセット位置選択回路
８７    第１の乗算器
８８    第２の乗算器
８９    加算器
９０    画素カウンタ
９１    画素加算モードレジスタ
９２    ラインバッファ書込アドレス選択回路
１００    オフセットデータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2008167386.tif 000008
【図７】
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