(57)【要約】【課題】ワード線電極へのコンタクトの加工工程を短縮してコスト削減を可能とする、メモリセルを三次元的に積層した不揮発性半導体記憶装置を提供すること。【解決手段】本発明の不揮発性半導体記憶装置１は、基板と、前記基板表面上方に配設され、且つメモリセルが形成される領域において平板状の形状を有する第１のワード線と、前記第１のワード線表面上方に配設された平板状の第２のワード線と、前記第１及び第２のワード線と駆動回路とを接続する複数のメタル配線と、前記第１及び第２のワード線と前記複数のメタル配線とを接続する複数のコンタクトと、を有し、前記第１のワード線の前記コンタクトが形成されるコンタクト領域は、前記第２のワード線の前記コンタクトが形成されるコンタクト領域まで引き出された前記第１のワード線の表面上に設けられていることを特徴としている。【選択図】  図１
2008192857.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板表面上方に配設され、且つメモリセルが形成される領域において平板状の形状を有する第１のワード線と、
前記第１のワード線表面上方に配設された平板状の第２のワード線と、
前記第１及び第２のワード線と駆動回路とを接続する複数のメタル配線と、
前記第１及び第２のワード線と前記複数のメタル配線とを接続する複数のコンタクトと、を有し、
前記第１のワード線の前記コンタクトが形成されるコンタクト領域は、前記第２のワード線の前記コンタクトが形成されるコンタクト領域まで引き出された前記第１のワード線の表面上に設けられていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１のワード線の端部は、基板に対して立ち上がった側壁を有することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１のワード線のコンタクト領域と前記第２のワード線のコンタクト領域とが同一の面を構成することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
更に、前記基板に対して垂直に形成された柱状半導体と、
前記柱状半導体の周りに形成された第1の絶縁膜と、
前記第1の絶縁膜の周りに形成された電荷蓄積層と、
前記電荷蓄積層の周りに形成された第２の絶縁膜と、を有する電気的に書き換え可能なメモリセルが直列に接続されたメモリストリングスを備える請求項１乃至請求項３のいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
半導体基板上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に所望のパターンのレジストを形成して前記第１の絶縁膜を異方性エッチングし、
前記レジストを所定の幅だけ後退させて前記第１の絶縁膜を更に異方性エッチングすることをｎ（ｎは自然数）回繰り返して前記第１の絶縁膜を開口し、
開口した前記第１の絶縁膜上に導電体膜と第２の絶縁膜とを交互に（ｎ＋１）層積層し、
複数積層された前記導電体膜のうち最上位に位置する導電体膜の表面が露出するまで前記導電体膜及び前記第２の絶縁膜を交互に選択的にエッチングし、
露出した前記導電体膜のそれぞれの上面上に駆動回路と接続するコンタクトホールを形成することを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータの書き換えが可能な半導体記憶装置に関し、半導体記憶装置の中でも、特に不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
小型で大容量な不揮発性半導体記憶装置の需要が急増し、高集積化、大容量化が期待できるＮＡＮＤ型フラッシュメモリが注目されているが、一般的な製造方法では、ワード線、配線等の微細パターンの加工が難しくなってきており、デザインルールの縮小化による大容量化は困難になってきている。
【０００３】
そこで、近年、メモリの集積度を高めるために、メモリセルを３次元的に配置した半導体記憶装置が多数提案されている（特許文献１乃至３及び非特許文献１）。
【０００４】
メモリセルを３次元的に配置した従来の半導体記憶装置の多くは、メモリセル部分１層毎に複数のフォトエッチングプロセス（Ｐｈｏｔｏ  Ｅｔｃｈｉｎｇ  Ｐｒｏｃｅｓｓ、以下「ＰＥＰ」という。いわゆるフォトレジストを使ったリソグラフィ工程とエッチングなどの加工工程とを用いてパターンニングを行うプロセス。）を行う必要がある。ここで、そのデザインルールの最小線幅で行うフォトエッチングプロセスを「クリティカルＰＥＰ」とし、そのデザインルールの最小線幅より大きな線幅で行うフォトエッチングプロセスを「ラフＰＥＰ」とすると、メモリセルを３次元的に配置した従来の半導体記憶装置においては、メモリセル部分１層につきクリティカルＰＥＰ数が３以上必要である。また、メモリセルを単純に積層していくものが多く、３次元化によるコスト増大が避けられない。
【０００５】
また、メモリセルを３次元的に配置した場合、特にワード線電極となるポリシリコン層（又は、アモルファスシリコン層でもよい。）又は、メタル層へのコンタクトホールを形成する加工工程について、同一の工程で全てのホールを形成することができれば、加工工程の短縮に直結しコスト抑制効果を高めることが可能となる。
【特許文献１】特開２００３−０７８０４４号
【特許文献２】米国特許第５,５９９,７２４号
【特許文献２】米国特許第５,７０７,８８５号
【非特許文献１】Endoh et al., “NovelUltrahigh-Density Flash Memory With a Stacked-Surrounding Gate Transistor(S-SGT) Structured Cell”, IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 50, NO4,pp945-951, April 2003
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、ワード線電極へのコンタクトの加工工程を短縮してコスト削減を可能とする、メモリセルを三次元的に積層した不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の一実施形態によれば、基板と、前記基板表面上方に配設され、且つメモリセルが形成される領域において平板状の形状を有する第１のワード線と、前記第１のワード線表面上方に配設された平板状の第２のワード線と、前記第１及び第２のワード線と駆動回路とを接続する複数のメタル配線と、前記第１及び第２のワード線と前記複数のメタル配線とを接続する複数のコンタクトと、を有し、前記第１のワード線の前記コンタクトが形成されるコンタクト領域は、前記第２のワード線の前記コンタクトが形成されるコンタクト領域まで引き出された前記第１のワード線の表面上に設けられていることを特徴とする不揮発性半導体記憶装置が提供される。
【０００８】
また、本発明の一実施形態によれば、半導体基板上に第１の絶縁膜を形成し、前記第１の絶縁膜上に所望のパターンのレジストを形成して前記第１の絶縁膜を異方性エッチングし、前記レジストを所定の幅だけ後退させて前記第１の絶縁膜を更に異方性エッチングすることをｎ（ｎは自然数）回繰り返して前記第１の絶縁膜を開口し、開口した前記第１の絶縁膜上に導電体膜と第２の絶縁膜とを交互に（ｎ＋１）層積層し、複数積層された前記導電体膜のうち最上位に位置する導電体膜の表面が露出するまで前記導電体膜及び前記第２の絶縁膜を交互に選択的にエッチングし、露出した前記導電体膜のそれぞれの上面上に駆動回路と接続するコンタクトホールを形成することを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によって、ワード線電極へのコンタクトの加工が容易にになるため、加工工程を短縮してコスト削減を可能とする、メモリセルを三次元的に積層した不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施形態に係る不揮発性半導体記憶装置及びその製造方法について説明するが、本発明は、以下の実施形態に限定されるわけではない。また、各実施形態において、同様の構成については同じ符号を付し、改めて説明しない場合がある。
【００１１】
（第１の実施形態）
本発明の第１の実施形態に係る不揮発性半導体記憶装置１の概略構成図を図１に示す。本発明の第１の実施形態に係る不揮発性半導体記憶装置１は、メモリトランジスタ領域２、ワード線駆動回路３、ソース側選択ゲート線（ＳＧＳ）駆動回路４、ドレイン側選択ゲート線（ＳＧＤ）駆動回路５、センスアンプ６、ワード線ＷＬ７、ビット線ＢＬ８、ソース側選択ゲート線ＳＧＳ３０、ドレイン側選択ゲート線ＳＧＤ３１等を有している。図１に示すように、本発明の第１の実施形態に係る不揮発性半導体記憶装置１においては、メモリトランジスタ領域２を構成するメモリトランジスタは、半導体層を複数積層することによって一括して形成されている。また、図１に示すとおり各層のワード線ＷＬ７は、メモリトランジスタ領域２において２次元的に、即ち平面的に広がっている。そして、最上位に位置するワード線ＷＬ７以外のワード線ＷＬ７は、少なくともビット線８に直交する方向の端部が、基板に対して上方に折り曲げられて上部選択トランジスタＳＤＴｒ層の下の位置まで引き出され、更に折り曲げられて平らな面を有するように形成される。この際、前記ワード線ＷＬ７は、上方に向かっていわゆる階段状に幾重にも折り曲げられて引き出される。また、最上位に位置するワード線ＷＬ７とそれ以外のワード線ＷＬ７の平らな面は同一面を構成するように形成される。前記それぞれのワード線ＷＬ７と前記ワード線駆動回路３とを接続するコンタクトは、同一面を形成するそれぞれのワード線の端部の上面に形成されるため、同一の高さを有することとなる。
【００１２】
図２は、本発明の第１の実施形態に係る不揮発性半導体記憶装置１のメモリトランジスタ領域２の一部の概略構成図である。本実施形態においては、メモリトランジスタ領域２は、メモリトランジスタ（ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ）４０、選択トランジスタＳＳＴｒｍｎ５０及びＳＤＴｒｍｎ６０からなるメモリストリングス１０をｍ×ｎ個（ｍ、ｎは自然数）有している。図２においては、ｍ＝３、ｎ＝４の例を示している。
【００１３】
各メモリストリングス１０のメモリトランジスタ（ＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ）４０のゲートに接続されているワード線ＷＬ１〜ＷＬ４（７）はそれぞれ同一の導電体層によって形成されており、それぞれ共通である。本発明の第１の実施形態に係る不揮発性半導体記憶装置１においては、図１及び図２に示すとおり、ワード線ＷＬ１〜ＷＬ４（７）は、それぞれ、２次元的に広がっており、平板状の平面構造を有している。また、ワード線ＷＬ１〜ＷＬ４（７）は、それぞれ、メモリストリングス１０に概略垂直な平面構造を有している。なお、ソース側選択トランジスタＳＳＴｒｍｎ５０を駆動するソース側選択ゲート線ＳＧＳ３０は、動作上、常に各層毎に共通電位とすることが可能である。よって、本実施形態においては、ソース側選択ゲート線ＳＧＳ３０には、平板状の構造を採用しているが、これに限定されるわけではなく、それぞれが分離絶縁された配線構造を有していてもよい。また、ドレイン側選択ゲート線ＳＧＤ３１も平板状の構造又は分離絶縁された配線構造のいずれでもよいが、少なくともソース側選択ゲート線ＳＧＳ３０又はドレイン側選択ゲート線ＳＧＤ３１のいずれかは、分離絶縁された配線構造とされる。
【００１４】
各メモリストリングス１０は、半導体基板のＰ−ｗｅｌｌ領域１４に形成されたｎ＋領域（図示せず）の上に柱状の半導体を有している。各メモリストリングス１０は、柱状半導体に垂直な面内にマトリクス状に配置されている。なお、この柱状の半導体は、円柱状であっても、角柱状であってもよい。また、柱状の半導体とは、同一中心線に対して左右対称な構造のみならず、中心線に対して左右対称な形状を有する柱状半導体の上に、異なる中心線を有する柱状半導体が積層されているような段々形状の構造を有する柱状の半導体を含む。
【００１５】
本発明の第１の実施形態に係る不揮発性半導体記憶装置１の一つのメモリストリングス１０（ここでは、ｍｎ番目のメモリストリングス）の概略構造を図３（Ａ）に、またその等価回路図を図３（Ｂ）に示す。メモリストリングス１０は、４つのメモリトランジスタＭＴｒ１ｍｎ４０〜ＭＴｒ４ｍｎ４０並びに２つの選択トランジスタＳＳＴｒｍｎ５０及びＳＤＴｒｍｎ６０を有し、それぞれ直列に接続されている。１つのメモリストリングス１０においては、半導体基板上のＰ型領域（Ｐ−Ｗｅｌｌ領域）１４に形成されたＮ+領域１５に柱状の半導体１１が形成され、その周りに絶縁膜１２が形成され、更にその周りに複数の平板状の電極１３ａ〜１３ｆが形成されている。この電極１３ａ〜１３ｆと絶縁膜１２と柱状の半導体１１とがメモリトランジスタＭＴｒ１ｍｎ４０〜ＭＴｒ４ｍｎ４０、選択トランジスタＳＳＴｒｍｎ５０、選択トランジスタＳＤＴｒｍｎ６０を形成する。電極１３ｂ〜１３ｅはそれぞれワード線ＷＬ１〜ＷＬ４（７）に、電極１３ｆは選択ゲート線ＳＧＤｎに、電極１３ａは選択ゲート線ＳＧＳとなる。また、選択トランジスタＳＤＴｒｍｎ６０のソース／ドレインの一端にはビット線ＢＬｍ８が接続されており、選択トランジスタＳＳＴｒｍｎ５０のソース／ドレインの一端にはソース線ＳＬ（本実施形態においては、Ｎ＋領域１５）７０が接続されている。なお、本実施形態においては、一つのメモリストリングス１０にメモリトランジスタＭＴｒが４つ直列に接続されている例を示しているが、限定されるわけではなく、メモリトランジスタＭＴｒは、必要に応じて数が決定される。
【００１６】
上述した構造を有する、本発明の第１の実施形態に係る不揮発性半導体記憶装置の動作について、以下に説明する。
【００１７】
（読み出し動作）
図４は、本発明の第１の実施形態に係る不揮発性半導体記憶装置１において、点線で示したメモリトランジスタＭＴｒ３２１（４０）のデータの読み出し動作を行う場合のバイアス状態を示した図である。ここでは、本実施形態におけるメモリトランジスタＭＴｒは、所謂ＭＯＮＯＳ型縦型トランジスタであり、電荷蓄積層に電子が蓄積されていない状態のメモリトランジスタＭＴｒのしきい値Ｖｔｈ（中性しきい値）が０Ｖ付近にあるとして説明する。
【００１８】
メモリトランジスタＭＴｒ３２１（４０）からのデータの読み出し時には、ビット線ＢＬ２（８）にＶｂｌ（例えば０.７Ｖ）、他のビット線ＢＬ８に０Ｖ、ソース線ＳＬ７０に０Ｖ、選択ゲート線ＳＧＤ１（３１）及びＳＧＳ１（３０）にＶｄｄ（例えば３．０Ｖ）、他の選択ゲート線ＳＧＤ３１及びＳＧＳ３０にＶｏｆｆ（例えば０Ｖ）、Ｐ−ｗｅｌｌ領域１４にＶｐｗ（例えば０Ｖ。但し、Ｖｐｗは、Ｐ−ｗｅｌｌ領域１４とメモリストリングス１０が順バイアスになっていなければ如何なる電位でもよい。）を印加する。ワード線ＷＬ３（７）を０Ｖとし、他のワード線ＷＬ７をＶｒｅａｄ（例えば、４．５Ｖ）に設定し、ビット線ＢＬ２（８）の電流をセンスすることによってビット（ＭＴｒ３２１）のデータ情報を読み出すことが可能となる。
【００１９】
本発明の第１の実施形態に係る不揮発性半導体記憶装置１においては、ワード線ＷＬ１〜ＷＬ４（７）をそれぞれ共通電位で駆動し、且つ選択ゲート線ＳＧＳ１（３０）〜ＳＧＳ３（３０）を共通電位で駆動させても、任意のビットのしきい値のデータを読むことが可能となる。
【００２０】
（書き込み動作）
図５は、本発明の第１の実施形態に係る不揮発性半導体記憶装置１において、点線で示したメモリトランジスタＭＴｒ３２１（４０）のデータの書き込み動作を行う場合のバイアス状態を示した図である。
【００２１】
メモリトランジスタＭＴｒ３２１（４０）にデータ“０”を書き込む場合、ビット線ＢＬ２（８）に０Ｖ、他のビット線ＢＬ８にＶｄｄ、ソース線ＳＬ７０にＶｄｄ、選択ゲート線ＳＧＤ１（３１）にＶｄｄ、他の選択ゲート線ＳＧＤ３１にＶｏｆｆ、選択ゲート線ＳＧＳ１（３０）〜ＳＧＳ３（３０）にＶｏｆｆ、Ｐ−Ｗｅｌｌ領域１４にＶｐｗ（例えば０Ｖ）を印加し、ワード線ＷＬ３（７）をＶｐｒｏｇ（例えば１８Ｖ）、他のワード線ＷＬ７をＶｐａｓｓ（例えば１０Ｖ）とする。これにより電荷蓄積層に電子が注入され、メモリトランジスタＭＴｒ３２１（４０）のしきい値が正の方向にシフトする。
【００２２】
メモリトランジスタＭＴｒ３２１（４０）にデータ“１”を書き込む場合、即ち、電荷蓄積層に電子を注入しない場合は、ビット線ＢＬ２（８）にＶｄｄを印加することにより、選択トランジスタＳＤＴｒ２１（６０）がｏｆｆ状態になり、メモリトランジスタＭＴｒ３２１（４０）の電荷蓄積層には電子の注入が起こらない。
【００２３】
各ビット線ＢＬ８の電位を適切に０ＶかＶｄｄに設定することで、ページ書き込みを行うことが可能となる。
【００２４】
（消去動作）
データの消去は、複数のメモリストリングスからなるブロック単位で行う。図６は、本発明の第１の実施形態に係る不揮発性半導体記憶装置１において、選択したブロックのメモリトランジスタＭＴｒのデータの消去動作を行う場合の選択ブロックのバイアス状態を示した図である。図７は、本発明の第１の実施形態に係る不揮発性半導体記憶装置１において、消去動作時における非選択ブロックのバイアス状態を示した図である。
【００２５】
図６において、選択ブロック（消去したいブロック）において、Ｐ−ｗｅｌｌ領域１４にＶｅｒａｓｅ（例えば２０Ｖ）を印加し、ソース線ＳＬ７０をフローティングに、そしてＰ−ｗｅｌｌ領域１４にＶｅｒａｓｅを印加するタイミングと若干時間をずらして（例えば４μsec程度ずらして）、選択ゲート線ＳＧＳ３０及びＳＧＤ３１の電位を上昇（例えば１５Ｖ)させる。これにより、メモリトランジスタＭＴｒのチャネル形成領域（ボディ部）にはＶｅｒａｓｅに近い電位が伝達するため、ワード線ＷＬ１〜ＷＬ４（７）を例えば０Ｖに設定すると、メモリトランジスタＭＴｒの電荷蓄積層の電子がＰ−ｗｅｌｌに引き抜きが行われ、データの消去を行うことができる。
【００２６】
一方図７に示すように、非選択ブロックにおいては、ワード線ＷＬ１〜ＷＬ４（７）をフローティングとすることによりワード線ＷＬ１〜ＷＬ４（７）の電位がカップリングによって上昇し、メモリトランジスタＭＴｒ１〜ＭＴｒ４の電荷蓄積層と間に電位差が生じないため、電荷蓄積層から電子の引き抜き（消去）が行われない。
【００２７】
ここで、本発明の第１の実施形態に係る不揮発性半導体記憶装置１の「読み出し動作」、「書き込み動作」及び「消去動作」における電位の関係を纏めたものを表１に示す。
【表１】
2008192857.tif 000003
【００２８】
（製造方法）
上述したような読出し、書き込み動作を行うメモリセル層を３次元的に積層する不揮発性半導体記憶装置においては、メモリセル領域は、２次元の平板構造部分を有するワード線電極となるアモルファスシリコン膜（又は、ポリシリコン膜でもよい。）に複数のメモリセルが形成されたメモリセル層が、３次元的（即ち、立体的。）に複数積層されて形成される。従って、ワード線電極となる各アモルファスシリコン膜へのワード線駆動回路等の接続については、コンタクトホールを立体的に形成することとなるが、かかる場合に問題が生じる。第１に前記コンタクトホールが形成されるそれぞれのメモリセル層の端部が、垂直方向で重ならないように加工する必要が生じる点である。また第２に、積層するメモリセルの層数によっては、それぞれのコンタクトホールの高さ（深さ）が異なるため、それぞれのコンタクトホールを同一の加工工程で形成することが困難となり、それぞれのコンタクトホールを個別の加工工程で形成する必要が生じる点である。
【００２９】
即ち、図１に示したメモリセル層が４層積層された不揮発性半導体記憶装置１の場合、ワード線電極となるアモルファスシリコン膜も４層積層されることになる。従って、ワード線電極となる各アモルファスシリコン膜に対してエッチングによって垂直にコンタクトホールを形成する場合に、工夫が必要となる。
【００３０】
例えば、一例として、それぞれのワード線電極となるアモルファスシリコン膜のビット線に直交する方向の長さを変えて、ビット線に直交する方向の端部がそれぞれ重ならないように形成することが考えられる。最下位のワード線電極となるアモルファスシリコン膜の長さを一番長く形成し、下から２番目のアモルファスシリコン膜の長さを２番目に長く、下から３番目のアモルファスシリコン膜の長さを３番目に長く、最上位のアモルファスシリコン膜の長さが最も短くなるように形成するのである。この様に形成した場合、それぞれのワード線電極となるアモルファスシリコン膜の端部はピラミッド状となって重ならず、目的のワード線にのみ垂直にコンタクトホールを形成することができる。なお、かかる加工を、以下においてピラミッド状加工という。但し、かかるピラミッド状加工を行うためには、フォトレジストをスリミングしながらＲＩＥ（反応性イオンエッチング）を繰返し行う工程が必要になる。
【００３１】
また、ピラミッド状加工によっては、それぞれのワード線電極となるアモルファスシリコン膜に対するコンタクトホールの高さ（深さ）が異なることになり、積層するメモリセルの層数によっては、一括してコンタクトホールを形成することが困難になる。この解決策として、相当厚いストッパ膜を設ける方法と、超高選択エッチングを行う方法と２つが考えられるが、超高選択エッチングは一般的に非常に困難である。また、相当厚いストッパ膜を設けた場合には２つの弊害が生じる。コンタクトホールはＰＥＰ及びＲＩＥによって形成するが、深さの異なる複数のコンタクトを一度に加工するためには、最も深いコンタクトがエッチングされるまでの間に最も浅いコンタクトがワード線電極となるアモルファスシリコン膜を突き抜けてしまわないようにするためのエッチングストッパ膜が必要になる。例えば、メモリセル層を４層積層する場合においては、一般的に１５０ｎｍ〜２００ｎｍの膜厚のストッパ膜が必要になる。従って、第１に、コンタクトエリアを広く形成しなければならないという弊害が生じる。即ち、各アモルファスシリコン膜がコンタクトエリアにおいて重ならないようにピラミッド状に形成されているため、この段差の部分（即ち、アモルファスシリコン膜の側壁の部分）にもストッパ膜が堆積されるからである。また第２に、チャネル部のアモルファスシリコンの抵抗が増大し電流が減少してしまうという弊害である。上部選択トランジスタＳＤＴｒ層とワード線電極となるアモルファスシリコン膜との間に前記厚いストッパ膜が存在することとなり、ワード線と上部選択トランジスタＳＤＴｒ間の距離が伸びてしまうからである。従って以上を回避するためには、かかる一括してのコンタクトホール形成を行わず、コンタクトホールを一つずつ形成せざるを得ないと考えられる。
【００３２】
本発明は、かかる点を考慮して加工工程を短縮するためコンタクトホールを一括して形成することを目的に成されたものであり、複数積層されるワード線のうち、最上位のワード線以外の各ワード線の端部が、基板に対して上方に折り曲げられて上部選択トランジスタＳＤＴｒ層の下の位置まで引き出され、更に折り曲げられて平らな面を有するように形成されることを特徴とする。しかも、最上位のワード線と折り曲げられて引き出されたそれぞれのワード線の端部の前記平らな面が、同一面を構成するように形成される。言い換えれば最上位のワード線と折り曲げられて引き出された各ワード線の端部の平らな面が基板表面から同じ高さになるように形成される。従って、最上位のワード線の端部及び前記平らな面上に形成されるワード線と上層メタル配線との接続のためのコンタクトホールは、同じ深さ（高さ）となるため、厚いストッパ膜が不要であり、また超高選択エッチングをする必要がない。結果として、それぞれのワード線に対するコンタクトホールの形成を一括して同一のエッチング工程で行うことができるため、本発明の第１の実施形態に係る不揮発性半導体記憶装置１は、第１に製造工程の増大を抑制することができ、加工が容易である。また、第２に、ピラミッド状加工の場合のようにストッパ膜が階段状の部分の側壁に堆積することがないため、本発明の第１の実施形態に係る不揮発性半導体記憶装置１は、コンタクトエリアを広く設ける必要がない。また、第３に、それぞれのコンタクトホールの高さが同一となることから厚いストッパ膜を必要としないため、本発明の第１の実施形態に係る不揮発性半導体記憶装置１は、ワード線と上部選択トランジスタＳＤＴｒ間の距離が伸びることがなく、上部選択トランジスタＳＤＴｒ層とメモリセル層のチャネルの繋ぎ目の部分の抵抗が高くならない。
【００３３】
本発明の第１の実施形態に係る不揮発性半導体記憶装置１の鳥瞰図を図８に示す。本発明の第１の実施形態に係る不揮発性半導体記憶装置１は、半導体基板上にメモリトランジスタが積層された構造を有している。図１及び図８に示すように、各ワード線ＷＬ１〜ＷＬ４（７）は、それぞれメモリセルが形成される領域（メモリトランジスタ領域２）において２次元的に広がる。そして、前記ワード線ＷＬ１〜ＷＬ４（７）のうち、最上位に位置するワード線ＷＬ４（７）以外のワード線ＷＬ１〜ＷＬ３（７）の少なくともビット線に直交する方向の端部は、上部選択トランジスタＳＤＴｒ層の下の位置まで引き出され、更に略水平方向に折り曲げられて平らな面を有するように形成される。この際、ワード線ＷＬ１〜ＷＬ３（７）は、上方に向かっていわゆる階段状に幾重にも折り曲げられて引き出される。従って、ワード線ＷＬ１〜ＷＬ３（７）は、それぞれの端部に基板に対して立ちあがった側壁を有する形状となる。言い換えれば、ワード線電極となるアモルファスシリコン膜（又は、ポリシリコン膜でもよい。）は、基板に対して概略水平な平面と基板に対して立ち上がった側壁とが交互に連続されて上方に向かって階段状になり、且つ端部が平らな面となるように形成されている。しかも、各層の端部のそれぞれの前記平らな面は同一の平面を構成するように、言い換えれば同一の高さとなるように形成される。そして、この高さは、最上位に位置するワード線ＷＬ４（７）と同一の高さである。本発明の一実施形態に係る不揮発性半導体記憶装置１は、前記ワード線ＷＬ４（７）の端部及びワード線ＷＬ１〜ＷＬ３（７）の前記平らな面上に、各ワード線ＷＬ１〜ＷＬ４（７）とワード線駆動回路３とを接続するコンタクトが形成される。なお、前記コンタクトが形成される領域を、コンタクト領域という。上述したようにコンタクト領域は、同一の高さとなるように形成されたワード線ＷＬ４（７）の端部及び前記平らな面上に設けられるため、同一フォトエッチングプロセスによりワード線駆動回路３と各ワード線ＷＬ１〜ＷＬ４（７）とを接続するためのコンタクトホールを加工することができる。また、ビット線ＢＬ８はセンスアンプ６に、選択ゲート線ＳＧＤ３１は選択ゲート線ＳＧＤ駆動回路５に接続されている。なお、以下において、ワード線ＷＬ１〜ＷＬ３（７）を第１のワード線、ワード線ＷＬ４（７）を第２のワード線ということがある。
【００３４】
また、上述したように、各ワード線ＷＬ１〜ＷＬ４（７）は、メモリセルが２次元的（即ち、平面的。）に複数が形成される層（メモリセル層）毎に、共通の導電体層によって形成されるため、ワード線駆動回路３の数を大幅に減少させることができ、チップ面積の縮小化を実現できる。
【００３５】
図９乃至図３２を用いて本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造プロセスについて説明する。図９乃至図１６及び図３２においては、左側にソース線選択ゲート線駆動回路４やドレイン側選択ゲート線駆動回路５等の周辺回路が形成される周辺回路領域を示し、右側にメモリトランジスタ領域を示す。また、図１７乃至図３１においては、メモリトランジスタ領域のみを図に示す。なお、いずれの図においてもメモリトランジスタ領域においては、図８に示す本発明の第１の実施形態に係る不揮発性半導体記憶装置１の領域Ａの部分、領域Ｂの部分、Ｘ−Ｘ’及びＹ−Ｙ’の断面に相当する部分を図示している。
【００３６】
まず、図９を基に下部選択トランジスタＳＳＴｒ層の製造方法について説明する。半導体基板１００上に、素子分離領域ＳＴＩ１０２ａ、１０２ｂ、１０２ｃ、１０２ｄ、１０２ｅを形成する。次に、ボロン（Ｂ）イオンを注入してＰ−ｗｅｌｌ領域１０４を形成し、更に基板１００の表面付近にボロン（Ｂ）イオンを注入してトランジスタのしきい値Ｖｔｈを調整するチャネルインプラ領域１０６ａ及び１０６ｂを形成する。次に、メモリセルトランジスタ領域にのみ例えばリン（Ｐ）イオンを注入してソース線ＳＬとなるｎ＋拡散領域１０７を形成する。次に、第1のゲート絶縁膜（図示せず）を形成し、所望のフォトレジストマスクを形成してウェットエッチングして、所望の位置の第1のゲート絶縁膜並びにＳＴＩ１０２a及び１０２ｂの一部をエッチング除去する。次にフォトレジストマスクを除去し、第２のゲート絶縁膜（図示せず）を形成し、例えばＰ（リン）等の不純物を添加したポリシリコン（ｐｏｌｙ−Ｓｉ）膜（図示せず）を形成する。次に、前記ポリシリコン膜をエッチングして周辺回路領域のトランジスタのゲート電極１１０ａ及び１１０ｂを形成する。次に、周辺回路領域のＮチャネル型トランジスタの領域にリン（Ｐ）イオン又は砒素（Ａｓ）イオンなどを注入してＮ型領域１１２ａ、１１２ｂ、１１２ｃ及び１１２ｄを形成する。次に、基板全面に堆積した窒化珪素膜を異方性エッチングしてサイドウォール１１４ａ、１１４ｂ、１１４ｃ及び１１４ｄを形成する。次に、周辺回路領域のＮ‐チャネル型トランジスタの領域に例えば砒素（Ａｓ）イオンを注入してソース／ドレイン領域１１６ａ、１１６ｂ、１１６ｃ及び１１６ｄを形成する。次に、周辺回路領域のＰチャネル型トランジスタの領域に例えばボロン（Ｂ）イオンを注入してソース／ドレイン領域（図示せず）を形成する。次に、基板全面に窒化珪素膜（バリア窒化珪素膜）１１８を形成する。次に、基板全面にＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｏｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜（図示せず）を形成し、ＣＭＰ処理することにより、ＢＰＳＧ膜を平坦化し、その後、ゲート電極上部の窒化珪素膜１１８を剥離してゲート電極１１０a及び１１０ｂの上部を露出させる。次に、スパッタリング法により基板全面にコバルト（Ｃｏ）膜を形成し、加熱処理して、コバルトサリサイド１２２ａ及び１２２ｂを形成する。次に、周知のＣＶＤ法により基板全面に層間絶縁膜としてＢＰＳＧ膜１２４を形成する。次に、基板全面に、メモリトランジスタ領域の選択ゲート線ＳＧＳとなるリン（Ｐ）等の不純物を添加したアモルファスシリコン膜（又は、ポリシリコン膜）１２６を堆積し、更に窒化珪素膜１２８を形成してフォトレジスト工程によりホール（以下、「トランジスタプラグホール」と言う場合がある。）を形成する。基板を加熱して、下部選択トランジスタＳＳＴｒのゲート絶縁膜となる熱酸化膜１３２ａ（第１のゲート絶縁膜）を形成し、ブロック窒化珪素膜（図示せず）を形成した後、周知のウェットエッチング又はドライエッチングによりホール底部の熱酸化膜の一部を除去して熱酸化膜１３２ｃを形成する。次に、ブロック窒化珪素膜を除去し、基板全面にアモルファスシリコン（ａ−Ｓｉ）膜を形成した後、アモル��ァスシリコン膜を例えばＣＭＰ処理することによって、柱状のアモルファスシリコン層（第１の柱状半導体）１３６を形成する。次に、メモリトランジスタ領域をＰＥＰにより加工し、チタン（Ｔｉ）膜を形成して加熱処理を行いチタンシリサイド（ＴｉＳｉ）１４０ａ及び１４０ｂを形成する。コバルトシリサイド（ＣｏＳｉ２）でもよい。次に、例えば周知のＣＶＤ法により基板全面に層間絶縁膜としてＢＰＳＧ膜１４２を形成し、ＣＭＰ処理して平坦化する。次に、フォトエッチングプロセスによりコンタクトホールを形成し、その後、配線用の溝を形成してタングステン（Ｗ）膜を埋め込んでＣＭＰ処理し、タングステン(Ｗ)プラグ１４４a、１４４ｂ及び１４４ｃと、配線１４６ａ及び１４６ｂを形成する。次に、ＴＥＯＳ膜１４８を形成する（図９）。以上の工程により、下部選択トランジスタＳＳＴｒ層が形成される。
【００３７】
次に、メモリセル層及び上部選択トランジスタＳＤＴｒ層の製造方法について説明する。上述した酸化珪素膜１４８を形成した後に、エッチングストッパ膜として窒化珪素膜１５０を堆積する（図１０）。次に、ＣＶＤ法又はプラズマＣＶＤ法によって層間絶縁膜として酸化珪素膜１５２を堆積する（図１１）。
【００３８】
次に、基板全面にフォトレジスト１５４を形成し、図８のメモリトランジスタ領域のうち、領域Ａの一部、メモリトランジスタが形成される領域（以下、メモリ領域という。）及び領域Ｂの一部が開口するように、リソグラフィでフォトレジストをパターンニングし、次にパターンニングされたフォトレジスト１５４によって酸化珪素膜１５２をドライエッチングにより垂直に異方性エッチングする（図１２）。次にフォトレジスト１５４を少し等方的にエッチングして所定の幅αだけ細くする。かかるフォトレジスト１５４を細くする工程を、以下レジストスリミングという。レジストスリミングされたフォトレジスト１５４をマスクとして、再度酸化珪素膜１５２をドライエッチングによって垂直に異方性エッチングする（図１３）。レジストスリミングによってフォトレジスト１５４が先のドライエッチング時よりも細くなっているため、言い換えればフォトレジスト１５４の開口部が広がっているため、酸化珪素膜１５２のエッチングされる領域が広がることになる。従って、この工程により、前回のドライエッチングと併せて酸化珪素膜１５２は２段階にエッチングされることになり、エッチングされた領域の両端部に階段状の段差が形成される。このとき、階段面のビット線方向に直交する方向の幅は、レジストスリミングされた幅αと同一の幅（第１の幅）となる。
【００３９】
次に、幅αだけフォトレジスト１５４を２度目のレジストスリミングを行い、スリミングされたフォトレジスト１５４をマスクとして、酸化珪素膜１５２をドライエッチングによって垂直に三度目の異方性エッチングを行う（図１４）。次に、３度目のレジストスリミングを幅αだけ行い、更にスリミングされたフォトレジスト１５４を使用して酸化珪素膜１５２を４度目のドライエッチングを行う。以上の酸化珪素膜１５２のドライエッチングによって、メモリトランジスタ領域のうち、領域Ａの一部、メモリトランジスタが形成される領域（以下、メモリ領域という。）及び領域Ｂの一部において酸化珪素膜１５２が除去され、エッチングストッパ膜である窒化珪素膜１５０が露出する（図１５）。次に、フォトレジスト１５４を除去すると上方に向かって４段の階段状の酸化珪素膜１５２がメモリトランジスタ領域の四方に形成される（図１６）。図１６のメモリトランジスタ領域だけを抽出した図が図１７であるが、図１７において、メモリトランジスタ領域の両サイドに上方に向かって４段の階段状の酸化珪素膜１５２が形成されているのが把握される。
【００４０】
上述した例では、レジストスリミングを３回行い、酸化珪素膜１５２のドライエッチングを４回行っているが、これに限定されるわけではない。レジストスリミング及びドライエッチングの回数は、積層するメモリセルの層数に応じて決定される。レジストスリミングした後ドライエッチングする回数をｎ（ｎは自然数）とすると、メモリセル層は（ｎ＋１）層積層されることになる。
【００４１】
また、レジストスリミングされる所定の幅αは、後述する工程においてフォトエッチング工程によってワード線に対するコンタクトホールを形成する際の、コンタクトホール径と加工バラツキ及び合せズレを考慮して決定される。
【００４２】
次に、窒化珪素膜１５６を堆積し、次に、酸化珪素膜１５８を堆積する。更にワード線電極となる例えばＰ（リン）等の不純物を添加したアモルファスシリコン膜（又は、ポリシリコン膜。）とコントロールゲート間の絶縁膜である酸化珪素膜を交互に堆積することによって、アモルファスシリコン膜１６０、１６４、１６８及び１７２並びに酸化珪素膜１６２、１６６、１７０及び１７４を形成する。なお、本実施例においては、ワード線電極となるアモルファスシリコン膜を４層積層している例を示しているが、これに限定される訳ではなく、必要に応じて積層されるアモルファスシリコン膜及び酸化珪素膜の数を増加することができる。
【００４３】
更に、酸化珪素膜１７４の上に、窒化珪素膜１７６を堆積する（図１８）。
【００４４】
次に、周知のＣＶＤ法によって例えばＢＰＳＧ膜１７８を堆積し、ＣＭＰ処理にて窒化珪素膜１７６と同一平面を構成するように平坦化する。（図１９）。
【００４５】
次に、ウェットエッチングによって、窒化珪素膜１７６の４段の階段面の最上段の階段面の下面の位置、言い換えれば層間絶縁膜である酸化珪素膜１７４の４段の階段面の最上段の階段面の上面の位置まで選択的にエッチングする。ドライエッチングでもよい。この工程によって、窒化珪素膜１７６の４段の階段面の最上位の階段面が、酸化珪素膜１７８から露出する（図２０）。
【００４６】
次に、酸化珪素膜１７８から露出した窒化珪素膜１７６の４段の階段面の最上段の階段面をウェットエッチングによって選択的に除去する。ドライエッチングでもよい。このときエッチングによって窒化珪素膜１７６の残部は酸化珪素膜１７８上面より若干埋没する（図２１）。次に、再度酸化珪素膜１７８及び１７４をウェットエッチングによって、ワード線電極となるアモルファスシリコン膜１７２の４段の階段面のうち、最上段の階段面の下面の位置までウェットエッチングする。ドライエッチングでもよい。この工程によって、酸化珪素膜１７４の４段の階段面の最上段の階段面がエッチングによって除去され、且つ、窒化珪素膜１７６の４段の階段面の上から２段目の階段面と、アモルファスシリコン膜１７２の４段の階段面の最上段の階段面が酸化珪素膜１７８から露出する（図２２）。
【００４７】
次に、酸化珪素膜１７８から露出したアモルファスシリコン膜１７２の最上段の階段面をＲＩＥによってエッチバックして除去する（図２３）。以下、各酸化珪素膜（１７４、１７０、１６６、１６２及び１５８）、窒化珪素膜１７６、各アモルファスシリコン膜（１７２、１６８、１６４及び１６０）のそれぞれを、上述した工程によってウェットエッチング又はドライエッチングによって４段の階段面を一段ごとに順に選択的にエッチングして除去する。かかるエッチングを繰り返すことにより、図２４に示す状態となる。図２４においてアモルファスシリコン膜１７２については、底部だけが残る。アモルファスシリコン膜１６８は、下から１段目の階段面が残り、アモルファスシリコン膜１６４は、下から２段目の階段面までが残り、アモルファスシリコン膜１６０は、下から３段目の階段面までが残る。
【００４８】
次に、窒化珪素膜１７６をウェットエッチング又はドライエッチングによってすべて除去する。積層した酸化珪素膜の最上位の酸化珪素膜１７４の底部の上面すべて、酸化珪素膜１７０の４段の階段面の下から１段目の階段面の上面すべて、酸化珪素膜１６６の４段の階段面の下から２段目の階段面の上面すべて、酸化珪素膜１６２の４段の階段面の下から３段目の階段面の上面すべて及び酸化珪素膜１５８の４段の階段面の最上段の階段面の上面すべてが露出する。次に、ウェットエッチング又はドライエッチングによって選択的に酸化珪素膜１７４、１７０、１６６、１６２及び１５８をエッチングして除去する。４層に積層したアモルファスシリコン膜の最上位のアモルファスシリコン膜１７２の底部の上面すべて、アモルファスシリコン膜１６８の下から１段目の階段面の上面すべて、アモルファスシリコン膜１６４の下から２段目の階段面の上面すべて、及び、アモルファスシリコン膜１６０の下から３段目の階段面の上面すべてが露出する（図２５）。この工程によって、前記最上位のアモルファスシリコン膜の底部と、それ以外のアモルファスシリコン膜のそれぞれの膜の加工後の最上位に位置する階段面の上面が同一の高さとなるように形成される。
【００４９】
次に、積層された最下段の窒化珪素膜１５６をウェットエッチングによって選択的に除去する。ドライエッチングでもよい。以上の工程によって階段状に形成された酸化珪素膜１５２の４段の階段面の最上段の階段面の上面すべてが露出する（図２６）。
【００５０】
なお、上述した図２０〜図２５に示した工程に代えて、周知のＣＶＤ法によって酸化珪素膜１７８を堆積し、ＣＭＰ処理にて窒化珪素膜１５６と同一平面を構成するように平坦化してもよい。かかる工程の場合には、処理工程が大幅に短縮化できる。
【００５１】
次に、周知のＣＶＤ法によって、基板全面にメモリセル層と上部選択トランジスタＳＤＴｒ層との層間絶縁膜として酸化珪素膜１８０を堆積し、更に前記酸化珪素膜１８０上に、窒化珪素膜１８２をＣＶＤ法又はプラズマＣＶＤ法によって堆積する（図２７）。
【００５２】
更に上部選択トランジスタＳＤＴｒ層を形成するために、酸化珪素膜１８４を周知のＣＶＤ法によって堆積し、更に前記酸化珪素膜１８４上にＰ（リン）等の不純物を添加したアモルファスシリコン膜（又は、ポリシリコン膜）１８６を堆積し、更に窒化珪素膜１８８を形成する（図２８）。
【００５３】
次に、メモリトランジスタ及び上部選択トランジスタＳＤＴｒの柱状の半導体（ボディ部）を形成するためのメモリプラグホール１９０（図示せず）を形成する。次に、第１の酸化珪素膜（第１の絶縁膜）、窒化珪素膜、第２の酸化珪素膜（第２の絶縁膜）を順に堆積し、所謂ＯＮＯ膜１９２を形成する。前記窒化珪素膜は、メモリトランジスタの電荷蓄積層となる。次に、フォトレジスト１９４（図示せず）を形成しエッチバックして、周辺回路領域及びメモリプラグホール内壁のアモルファスシリコン膜１８６及び酸化珪素膜１８４の部分のＯＮＯ膜１９２を除去する。次に、フォトレジスト１９４を除去し、加熱処理して上部選択トランジスタＳＤＴｒのゲート絶縁膜となる熱酸化膜（第２のゲート絶縁膜）１９６を形成する。ホールの側壁と底部に窒化珪素膜を堆積し、異方性エッチングによりメモリプラグホール内にスペーサ窒化珪素膜１９８（図示せず）を形成し、ホール底部のＯＮＯ膜１９２とスペーサ窒化珪素膜１９８をエッチバックして下部セレクトゲートのチャネル部１３６と導通できるようにする。次に、スペーサ窒化珪素膜１９８を除去した後アモルファスシリコン膜を堆積し、ＣＭＰ処理することにより、メモリセルのチャネル部及び上部選択トランジスタＳＤＴｒのチャネル部となる柱状のアモルファスシリコン層２００（第２の柱状半導体）を形成する（図２９）。
【００５４】
次に、ＰＥＰ及びＲＩＥにより窒化珪素膜１８８、アモルファスシリコン膜１８６及び酸化珪素膜１８４をエッチングし、上部選択トランジスタＳＤＴｒのゲート電極を形成する。次に、チタン膜を形成し、加熱処理することによりチタンシリサイド膜２０１を形成する。なお、チタンシリサイド膜の代わりにコバルトサリサイド、ニッケルサリサイドなどを用いても良いし、サリサイドを形成しなくても良い。次に層間絶縁膜として酸化珪素膜２０２を堆積してＣＭＰ処理によって平坦化し、更に酸化珪素膜２０４を堆積する。次に、周辺回路の配線用コンタクトホール４００ａ（図示せず）をＰＥＰ及びＲＩＥによって形成する。次に、ワード線電極へのコンタクトホール４００ｄ、４００ｅ、４００ｆ及び４００ｇを、アモルファスシリコン膜（１８６、１７２、１６８、１６４及び１６０）上に、一回のＰＥＰ及びＲＩＥによって一括して形成する。その後、上部セレクトゲートへのコンタクトホール４００ｂをＰＥＰ及びＲＩＥにて形成する。次に、メモリセルのチャネル部及び上部選択トランジスタＳＤＴｒのチャネル部に対するコンタクトホール４００ｃをＰＥＰ及びＲＩＥにて形成する（図３０）。
【００５５】
次に、上述したフォトエッチング工程によって形成したコンタクトホール４００ａ（図示せず）、４００ｂ、４００ｃ、４００ｄ、４００ｅ、４００ｆ及び４００ｇにタングステン膜を形成し、ＣＭＰ処理して平坦化することによって、タングステンプラグ２０６ａ（図示せず）、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅ、２０６ｆ及び２０６ｇを形成する（図３１）。
【００５６】
次に、アルミニウム（Ａｌ）膜を形成し、フォトエッチング工程を経て、電極２０８ａ（図示せず）、２０８ｂ、２０８ｃ、２０８ｄ、２０８ｅ、２０８ｆ及び２０８ｇを形成する。次に、層間絶縁膜２１０を形成し、ＣＭＰ処理し、平坦化する。次に、ＰＥＰによりコンタクトホール４０２ａ及び４０２ｂ（いずれも図示せず）を形成した後タングステン膜で埋めてＣＭＰ処理しタングステンプラグ２１２ａ（図示せず）及び２１２ｂを形成する。そして、アルミニウム膜を形成し、ＰＥＰを経てアルミニウム電極２１４ａ（図示せず）及び２１４ｂを形成する（図３１）。
【００５７】
以上の工程により、本発明の第１の実施形態に係る不揮発性半導体記憶装置１を製造することができる。なお、上述した製造工程においては、メモリセル層のチャネルと上部選択トランジスタＳＤＴｒ層のチャネルを同に形成しているが、これに限定されるわけではない。メモリセル層のメモリホール及びチャネルの形成と、上部選択トランジスタＳＤＴｒ層のトランジスタプラグホール及びチャネルの形成を別個に行ってもよい。
【００５８】
以上の工程によって形成される本発明の第１の実施形態に係る不揮発性半導体記憶装置１は、すべてのワード線電極となるアモルファスシリコン膜のコンタクト領域が同一面内となるように形成される。従って、コンタクトホールは同一の深さ（高さ）となるため、厚いストッパ膜や超高選択エッチングが不要である。従って、本発明の第１の実施形態に係る不揮発性半導体記憶装置１は、加工が容易である。また、厚いストッパ膜が不要であるため、上部選択トランジスタＳＤＴｒとワード線との距離が伸びてしまうことがなく、チャネル部のアモルファスシリコンの抵抗が増大し電流が減少してしまうことを防止できる。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の概略構成図である。
【図２】本発明の第１の実施形態に係る不揮発性半導体記憶装置１のメモリトランジスタ領域２の一部の概略構成図である。
【図３】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の一つのメモリストリングス１０の概略構造を示す図である。
【図４】本発明の第１の実施形態に係る不揮発性半導体記憶装置１において、点線で示したメモリトランジスタＭＴｒ３のデータの読み出し動作を行う場合のバイアス状態を示す図である。
【図５】本発明の第１の実施形態に係る不揮発性半導体記憶装置１において、点線で示したメモリトランジスタＭＴｒ３のデータの書き込み動作を行う場合のバイアス状態を示した図である。
【図６】本発明の第１の実施形態に係る不揮発性半導体記憶装置１において、選択したブロックのメモリトランジスタＭＴｒのデータの消去動作を行う場合の選択ブロックのバイアス状態を示した図である。
【図７】本発明の第１の実施形態に係る不揮発性半導体記憶装置１において、選択したブロックのメモリトランジスタＭＴｒのデータの消去動作を行う場合の非選択ブロックのバイアス状態を示した図である。
【図８】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の鳥瞰図である。
【図９】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図１０】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図１１】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図１２】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図１３】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図１４】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図１５】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図１６】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図１７】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図１８】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図１９】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図２０】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図２１】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図２２】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図２３】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図２４】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図２５】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図２６】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図２７】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図２８】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図２９】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図３０】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図３１】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【図３２】本発明の第１の実施形態に係る不揮発性半導体記憶装置１の製造プロセスを示す図である。
【符号の説明】
【００６０】
１：不揮発性半導体記憶装置
７：ワード線
１０：メモリストリングス
１４８：酸化珪素膜
１５４：フォトレジスト
１６０、１６４、１６８、１７２：アモルファスシリコン膜
１６２、１６６、１７０：酸化珪素膜
１８４：酸化珪素膜
１８６：アモルファスシリコン膜
１９２：ＯＮＯ膜
２００：柱状のアモルファスシリコン層
２０６ａ、２０６ｂ、２０６ｃ、２０６ｄ、２０６ｅ、２０６ｆ、２０６ｇ：タングステンプラグ
２０８ａ、２０８ｂ、２０８ｃ、２０８ｄ、２０８ｅ、２０８ｆ、２０８ｇ：アルミニウム電極
２１２ａ、２１２ｂ：タングステンプラグ
２１４ａ、２１４ｂ：アルミニウム電極
４００ａ、４００ｂ、４００ｃ、４００ｄ、４００ｅ、４００ｆ、４００ｇ：コンタクトホール
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図１】
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