(57)【要約】【課題】  シリコン・オン・インシュレータ（ＳＯＩ）デバイスを含む金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスにおける浮遊体効果を減少させる方法及び構造体を提供すること。【解決手段】  電界効果トランジスタ（ＦＥＴ）デバイスは、バルク基板と、バルク基板の上に形成されたゲート絶縁層と、バルク基板に関連する活性デバイス領域内に形成されたソース及びドレイン領域であって、各々が活性デバイス領域のボディ領域に対するｐ／ｎ接合部を画定するソース及びドレイン領域と、ソース領域内に画定され、ソース領域のｐ／ｎ接合部を横切ってボディ領域内に至るキャビティの内部に形成された導電性プラグとを含み、ここで導電性プラグはボディ領域とソース領域の間の放電経路を促進する。【選択図】      図１１
2008131038.tif 000002
【特許請求の範囲】
【請求項１】
電界効果トランジスタ（ＦＥＴ）デバイスであって、
バルク基板と、
前記バルク基板の上に形成されたゲート絶縁層と、
前記バルク基板に関連する活性デバイス領域内に形成されたソース領域及びドレイン領域であって、各々が前記活性デバイス領域のボディ領域に対するｐ／ｎ接合部を画定する、ソース領域及びドレイン領域と、
前記ソース領域に画定され、前記ソース領域の前記ｐ／ｎ接合部を横切って前記ボディ領域内に至るキャビティの内部に形成された導電性プラグと
を含み、
前記導電性プラグは、前記ボディ領域と前記ソース領域の間の放電経路を促進する、
ＦＥＴデバイス。
【請求項２】
前記導電性プラグは、前記キャビティ内に形成されたライナ層と、前記ライナ層の上に形成された金属充填材料とをさらに含む、請求項１に記載のＦＥＴデバイス。
【請求項３】
前記ライナ層は窒化チタン（ＴｉＮ）を含む、請求項２に記載のＦＥＴデバイス。
【請求項４】
前記金属充填材料はタングステン（Ｗ）を含む、請求項２に記載のＦＥＴデバイス。
【請求項５】
前記キャビティは、前記ソース領域の上面の上に形成されたシリサイド・コンタクトを貫通して延びる、請求項１に記載のＦＥＴデバイス。
【請求項６】
前記キャビティ及び前記プラグは、前記ソース領域の底部を通り抜けて前記バルク基板内に至るまで垂直に延びる、請求項１に記載のＦＥＴデバイス。
【請求項７】
前記バルク基板の上に形成された埋設絶縁体層と、
前記埋設絶縁体層の上に形成されたシリコン・オン・インシュレータ（ＳＯＩ）層と
をさらに含み、
前記活性デバイス領域は前記ＳＯＩ層内に画定され、前記ボディ領域は前記活性デバイス領域内の前記ソース領域と前記ドレイン領域の間に画定される、請求項１に記載のＦＥＴデバイス。
【請求項８】
前記キャビティ及び前記プラグは、前記ドレイン領域に向う方向に前記ソース領域を横切り、且つ、前記ソース領域の前記ｐ／ｎ接合部を横切って前記埋設絶縁体層の上の前記ボディ領域内に至るまで横方向に延びる、請求項７に記載のＦＥＴデバイス。
【請求項９】
電界効果トランジスタ（ＦＥＴ）デバイスを形成する方法であって、
バルク基板の上に形成されたゲート絶縁層を形成するステップと、
前記バルク基板に関連する活性デバイス領域内に形成されるソース領域及びドレイン領域を形成するステップであって、前記ソース領域及びドレイン領域の各々は前記活性デバイス領域のボディ領域に対するｐ／ｎ接合部を画定する、ステップと、
前記ソース領域内に画定され、前記ソース領域の前記ｐ／ｎ接合部を横切って前記ボディ領域内に至るキャビティの内部に形成される導電性プラグを形成するステップと
を含み、
前記導電性プラグは、前記ボディ領域と前記ソース領域の間の放電経路を促進する、
方法。
【請求項１０】
シリコン・オン・インシュレータ（ＳＯＩ）電界効果トランジスタ（ＦＥＴ）デバイスにおける浮遊体効果を減少させる方法であって、
バルク基板の上に埋設絶縁体層を形成するステップと、
前記埋設絶縁体層の上にシリコン・オン・インシュレータ（ＳＯＩ）層を形成するステップと、
前記ＳＯＩ層の上に形成されるゲート絶縁層を形成するステップと、
前記ＳＯＩ層内にソース領域及びドレイン領域を形成するステップであって、前記ソース領域及びドレイン領域の各々はＳＯＩ層内の活性デバイス領域のボディ領域に対するｐ／ｎ接合部を画定する、ステップと、
前記ソース領域内に画定され、前記ソース領域の前記ｐ／ｎ接合部を横切って前記ボディ領域内に至るキャビティの内部に形成される導電性プラグを形成するステップと
を含み、
前記キャビティ及び前記プラグは、前記ドレイン領域に向かう方向に前記ソース領域を横切り、且つ、前記ソース領域の前記ｐ／ｎ接合部を横切って前記埋設絶縁体層の上の前記ボディ領域内に至るまで横方向に延び、
前記導電性プラグは、前記ボディ領域と前記ソース領域の間の放電経路を促進する、
方法。
【請求項１１】
前記ＳＯＩ層に対するエッチング選択性領域を造るように構成された中性ドーパント種を、前記デバイスの少なくともソース側に注入するステップをさらに含み、前記エッチング選択性領域は、前記キャビティの形成中にその等方性横方向エッチングを促進する、請求項１０に記載の方法。
【請求項１２】
前記中性ドーパント種はゲルマニウム（Ｇｅ）を含む、請求項１１に記載の方法。
【請求項１３】
前記中性ドーパント種は、前記ゲート絶縁層の上のゲート電極の形成後、且つ、前記ソース領域及びドレイン領域の注入の前に注入される、請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、半導体デバイス加工法に関し、より詳細には、シリコン・オン・インシュレータ（ＳＯＩ）デバイスを含む金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスにおける浮遊体効果を減少させる方法及び構造体に関する。
【背景技術】
【０００２】
集積回路のための増強された性能、機能性及び製造経済性に対する需要によって、信号伝搬時間を減少させノイズ耐性を増加させながら、単一の一連のプロセスによってチップ又はウェハ上に形成することが可能な回路及びデバイスの数を増加させるために、極めて高い集積密度がもたらされている。こうした小さなサイズへのデバイスの縮小はまた、動作限界を制限し、チップ上に形成される半導体デバイスの電気特性の改善された一様性を必要とする。
【０００３】
この後者の基準を満たすために、バルク・シリコン「取扱い」基板の上の絶縁体（インシュレータ）上に形成されたその活性層により改善された単結晶シリコンの品質を利用するべく、シリコン・オン・インシュレータ（ＳＯＩ）ウェハが用いられている。同様の属性は、他の型の半導体材料及びその合金の同様の構造体において発現させることができる。活性ＳＯＩ層の半導体材料の改善された品質は、トランジスタ及び他のデバイスを、電気特性の良好な一様性を有する極小サイズに縮小することを可能にする。
【０００４】
残念なことに、半導体材料の改善された品質の発現を支援する絶縁体層（埋設酸化物層、又はＢＯＸとも呼ばれる）の存在はまた、トランジスタ構造体における「浮遊体効果」として当該技術分野で知られている問題をもたらす。浮遊体効果は、絶縁体層を有する基板上に形成されたトランジスタに特有のものである。特に、中性浮遊体は、ソース／ドレイン・エクステンションと、トランジスタ伝導チャネル及び浮遊体の端部における反対極のダイオード接合部を形成するハロ領域とによって電気的に分離され、一方、ゲート電極は、誘電体によって伝導チャネルから絶縁される。基板内の絶縁体層は、伝導チャネルの絶縁を完全にして浮遊体内で発生するあらゆる電荷の放電を妨げる。トランジスタが導電性でないときの中性ボディへの電荷注入は、ソース及びドレインのダイオード特性に従って伝導チャネル内に電圧を発生させる。
【０００５】
浮遊体効果は、たくさん蓄積された勾配をもつドレイン領域の近くのホット・エレクトロンによって生じた過剰のキャリアによって誘起され、結果としてＳＯＩデバイス内のボディ電位の上昇をもたらす。それは、閾値電圧の低下を誘起し、結果として出力特性における欠陥をもたらす。トランジスタ伝導チャネル内に蓄積電荷によって発生した電圧は、トランジスタの切り替え閾値を変化させる効果をもつ。この効果は、次に、信号のタイミング及び信号の伝搬速度を変化させるが、その理由はいずれのトランジスタも有限のスルー・レートを有し、閾値電圧の一様性が所与の電気回路と良好に交差しないときでさえも信号の立ち上がり時間及び立ち下がり時間が瞬間的なものではないためである。ＳＯＩスイッチング回路は、特に、ヒステリシス及びヒストリー効果といった厳しい動的浮遊体効果を受ける。ＳＯＩスイッチング回路における欠陥効果の開始は、動作周波数に強く依存し、ローレンチアン（Ｌｏｒｅｎｔｚｉａｎ）型のノイズ・オーバーシュート及び調和振動ひずみを生じる。ソフト・エラー問題はまた、ＳＯＩ  ＭＯＳＦＥＴデバイスにおいてはより深刻である。
【０００６】
浮遊体内に蓄積される電荷を制限するために、デバイスにボディ・コンタクトを組み込むことができる。しかしながら、この手法は、デバイスの密度に悪影響を及ぼす。或いは、ソース及びドレインのダイオード特性を調整することができる。例えば、浮遊体電荷は、周波数には依らない手法であるが、ｐ／ｎ接合部に注入欠陥を生じさせることなどにより、ソース／ドレインとボディ接合部との間の電位障壁を低下させることによって減少させることができる。残念なことに、スイッチング・デバイスにおけるソース・ダイオード漏れ電流とは対照的に、ドレイン・ダイオード漏れ電流は、回路によって消散される熱出力を増加させ、実際の切り替え電流を減少させて速度を低下させる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従って、ドレイン漏れ電流の増加、集積回路の密度の減少、熱出力の増加、又は回路の速度の低下を生じることのない方法で、浮遊体効果（ＳＯＩデバイスとバルク・シリコン・デバイスの両方における）を減少させることができることが望ましい。
【課題を解決するための手段】
【０００８】
上で論じられた従来技術の欠点及び欠陥は、バルク基板と、バルク基板の上に形成されたゲート絶縁層と、バルク基板に関連する活性デバイス領域内に形成されたソース領域及びドレイン領域であって、各々が活性デバイス領域のボディ領域に対するｐ／ｎ接合部を画定するソース領域及びドレイン領域と、ソース領域内に画定され、ソース領域のｐ／ｎ接合部を横切ってボディ領域内に至るキャビティの内部に形成された導電性プラグとを含み、導電性プラグはボディ領域とソース領域の間の放電経路を促進する、電界効果トランジスタ（ＦＥＴ）デバイスによって克服され又は緩和される。
【０００９】
別の実施形態においては、電界効果トランジスタ（ＦＥＴ）デバイスを形成する方法は、バルク基板の上に形成されるゲート絶縁層を形成するステップと、バルク基板に関連する活性デバイス領域内のソース領域及びドレイン領域であって、各々が活性デバイス領域のボディ領域に対するｐ／ｎ接合部を画定するソース領域及びドレイン領域を形成するステップと、ソース領域内に画定され、ソース領域のｐ／ｎ接合部を横切ってボディ領域内に至るキャビティの内部に形成される導電性プラグを形成するステップとを含み、ここで、導電性プラグは、ボディ領域とソース領域の間の放電経路を促進する。
【００１０】
さらに別の実施形態においては、シリコン・オン・インシュレータ（ＳＯＩ）電界効果トランジスタ（ＦＥＴ）デバイスにおける浮遊体効果を減少させる方法は、バルク基板の上に埋設絶縁体層を形成するステップと、埋設絶縁体層の上にシリコン・オン・インシュレータ（ＳＯＩ）層を形成するステップと、ＳＯＩ層の上に形成されるゲート絶縁層を形成するステップと、ＳＯＩ層内のソース領域及びドレイン領域であって、各々がＳＯＩ層内の活性デバイス領域のボディ領域に対するｐ／ｎ接合部を画定するソース領域及びドレイン領域を形成するステップと、ソース領域内に画定され、ソース領域のｐ／ｎ接合部を横切ってボディ領域内に至るキャビティの内部に形成される導電性プラグを形成するステップとを含み、ここで、キャビティ及びプラグは、ドレイン領域に向う方向にソース領域を横切り、且つ、ソース領域のｐ／ｎ接合部を横切って埋設絶縁体層の上のボディ領域内に至るまで横方向に延び、導電性プラグは、ボディ領域とソース領域の間の放電経路を促進する。
幾つかの図面において同様の要素が同じ符号を付されている例示的な図面を参照する。
【発明を実施するための最良の形態】
【００１１】
本明細書で開示されるのは、接合部の漏れ電流なしに、シリコン・オン・インシュレータ（ＳＯＩ）型デバイスを含む、ＭＯＳＦＥＴデバイスにおける浮遊体効果を減少させる方法及び構造体である。簡潔に述べると、ここで開示される実施形態は、トランジスタ・デバイスのソース領域を通ってトランジスタのボディ内に至るまで延びて、ソースとボディの間の短絡を与えるように形成された、金属プラグを提供する。
【００１２】
最初に図１から図１１までを参照すると、本発明の実施形態による、シリコン・オン・インシュレータ（ＳＯＩ）トランジスタ・デバイスにおける浮遊体効果を減少させる方法及び構造体の一連の断面図が示されている。図１に示されるように、バルク・シリコン層１０２は、その上に形成された埋設絶縁体（例えば酸化物）層（ＢＯＸ）１０４を有する。次に、結晶シリコン層１０６がＢＯＸ層１０４の上に形成され、従って、シリコン・オン・インシュレータ（ＳＯＩ）という用語はまた、活性トランジスタ・デバイスが内部に形成される層１０６を記述するのに用いられる。例示的な実施形態においては、ＳＯＩ層１０６（例えばＮ型デバイスのための）は、比較的低いドーパント濃度（例えば、約１×１０１７原子／ｃｍ３）のＰ型層とすることができる。また、図１に示されるように、後でＳＯＩ層１０６内に形成されるトランジスタを他のデバイスから電気的に分離するために、浅いトレンチ分離（ＳＴＩ）領域１０８が形成される。
【００１３】
図２においては、熱酸化物層１１０（例えば、１〜５ｎｍのオーダーの厚さの）が、ＳＯＩ層１０６の上に形成され、ゲート絶縁体材料として用いられる。しかしながら、他のゲート絶縁材料を用いることもできる。次に、ポリシリコン層１１２（例えば、１００〜２００ｎｍのオーダーの厚さの）が、ゲート酸化物層１１０の上に形成され、続いて、ゲート電極構造体を画定するパターン付けされたフォトレジスト材料１１４が形成される。次に、図３に示されるように、フォトレジスト・パターンがポリシリコン層１１２の中に転写されてゲート電極１１６を形成し、その後、酸化物側壁スペーサ１１８が当該技術分野で公知のようにゲート側壁上に形成される。
【００１４】
図４を参照すると、デバイスは、次に、ゲルマニウム（Ｇｅ）、又は、シリコンに対するエッチング選択性を有する領域を生じる他の適切な中性ドーパント種、の注入を受ける。中性ドーパント種注入の目的は、後でさらに詳しく説明する。次に、図５に示されるように、シリコンの注入損傷を修復してＳｉＧｅ領域１２０を残すために、高温アニールが用いられる。図６に続けると、ＦＥＴソース／ドレイン形成法によってハロ（斜め矢印）及びエクステンション（縦矢印）注入が行われる。
【００１５】
次に、図７に示されるように、第２の組の側壁スペーサ１２２（例えば窒化物）を、当該技術分野で公知のようにスペーサ１１８に隣接して形成して、深いソース／ドレイン注入部を形成することができる。ソース及びドレイン・ドーパントを活性化させるための別のアニールの後で、図８に描かれるように、ソース／ドレイン領域とボディ１０６の間にｐ／ｎ接合部１２４が画定される。図９に進んで、ゲート１１６、並びに、ソース領域及びドレイン領域の上に、当該技術分野で公知の方法でシリサイド・コンタクト１２６が形成される。例えば、ニッケルのようなシリサイド形成金属が構造体の上に形成され、その後アニールされて（例えば、３００℃から５００℃までにおいて）ＮｉＳｉを形成する。その後、絶縁領域上の未反応ニッケルが湿式エッチングによって除去される。しかしながら、シリサイド化後に、デバイスの上にフォトレジスト層１２８が形成され、図９にさらに示されるようにデバイスのソース領域を露出するようにパターン付けされる。随意に、薄い窒化物層（図示せず）をシリサイド化後に形成してＮｉＳｉコンタクト及びデバイスを水分及び可動イオンから保護することができる。この薄い窒化物層はまた、従来のコンタクト・ホールのエッチング中のエッチング停止部としても機能する。しかしながら、随意的な窒化物層は、それ自体は、本発明の実施形態に関係するものではない。
【００１６】
図１０を参照すると、最初にソース側ＮｉＳｉを、続いてソース領域におけるドープ・シリコンを、その後にソース側ＳｉＧｅ領域１２０を除去するために、多段階エッチングが用いられる。特に、ＳｉＧｅ領域は、材料を横方向にエッチングしてキャビティ１３０を形成するために等方的な様式で選択的にエッチング（等方性横方向エッチング）される。キャビティ１３０は、ソース領域の上面の上に形成されたシリサイド・コンタクト１２６を貫通して延びる。キャビティ１３０（従って初めに形成されたＳｉＧｅ領域）は、ソース側のｐ／ｎ接合部を横切ってＳＯＩボディ１０６内に至るまで延びることに注目されたい。デバイスのドレイン側及びゲート１１６内のＳｉＧｅ領域１２０は、エッチングによる影響を受けずにデバイス内に残ることにも注目されたい。或いは、デバイスは、図４におけるＧｅ注入の前に、ゲート及びドレイン領域を保護するようにパターン付けすることができる。
【００１７】
いずれの場合においても、次に、図１１に示されるように、フォトレジスト１２８の除去後に、キャビティ１３０内に金属プラグ１３２が形成される。例示的な実施形態においては、プラグ形成は、半導体デバイスの上側配線レベルにおける金属ビアの形成と同様の方法で行われる。例えば、薄い窒化チタン（ＴｉＮ）ライナ層１３４が、ソース側キャビティ１３０内に共形的に堆積され、続いてタングステン（Ｗ）のような金属充填材料１３６が堆積されエッチ・バックされて、プラグ１３２が完成する。このように構成されたプラグ１３２は、過剰のボディ電荷をソース端子（普通、これはＮＦＥＴデバイスに関してはグラウンドに接続される）に伝導するソース・ツー・ボディ・コンタクトを与える。プラグ１３２の形成に続いて、従来の加工法を続けてデバイスを完成させることができる（例えば、層間誘電体層の形成、ビア／ラインの形成、及び他の後工程プロセス）。
【００１８】
ソース領域及びドレイン領域に対するＳＯＩ層１０６の比較的浅い深さのために、ドープＧｅ層１２０を用いて横方向エッチ・プロファイルを形成し、プラグ１３２がデバイスのチャネルの方向に、ｐ／ｎ接合部１２４を乗り越えてボディ領域内に至るまで横方向に延びることができるようにする。しかしながら、埋設絶縁体層１０４をもたないバルク・シリコン・デバイスについては、ソース・ツー・ボディ・プラグはまた、浮遊体効果を減少させるために形成することができる。さらに、ＢＯＸ層１０４が存在しなければ、プラグ１３２はソース側ｐ／ｎ接合部を乗り越えて下向きに形成することができるので、横方向のエッチ・プロファイルは必要ではないという点で、プラグ形成プロセスはより簡単化される。
【００１９】
従って、図１２から図２０は、本発明のもう１つの実施形態による、バルク・シリコン・トランジスタ・デバイスにおける浮遊体効果を減少させる方法及び構造体の一連の断面図である。簡単のために、同様の要素は、図１〜図１１の実施形態に関する参照番号と同じ番号を付される。図１２に示されるように、バルク・シリコン層１０２（埋設絶縁層なし）は、その後に基板１０２のボディ領域１０６に形成されるトランジスタを他のデバイスから電気的に分離するために、内部に形成されたＳＴＩ領域１０８を有する。
【００２０】
図２と同様に、図１３は、ゲート絶縁体材料として用いられる、バルク基板１０２の上に形成される熱酸化物層１１０（例えば、１〜５ｎｍのオーダーの厚さの）の形成を示す。しかしながら、やはり他のゲート絶縁材料を用いることもできる。次に、ポリシリコン層１１２（例えば、１００〜２００ｎｍのオーダーの厚さの）が、ゲート酸化物層１１０の上に形成され、続いて、ゲート電極構造体を画定するパターン付けされたフォトレジスト材料１１４が形成される。次に、図１４に示されるように、フォトレジスト・パターンがポリシリコン層１１２の中に転写されてゲート電極１１６を形成し、その後、酸化物側壁スペーサ１１８が当該技術分野で公知のようにゲート側壁上に形成される。
【００２１】
しかしながら、図４のＳＯＩの実施形態は、中性ドーパント種（Ｇｅ）注入の使用を実施するものであるが、図１５のバルク・シリコンの実施形態は、ＦＥＴソース／ドレイン形成法によって行われるハロ（斜め矢印）及びエクステンション（縦矢印）注入へと直接進む。次に、図１６に示されるように、第２の組の側壁スペーサ１２２（例えば窒化物）を、当該技術分野で公知のようにスペーサ１１８に隣接して形成して、深いソース／ドレイン注入部を形成することができる。ソース及びドレイン・ドーパントを活性化させるための別のアニールの後で、図１７に描かれるように、ソース／ドレイン領域とボディ１０６の間にｐ／ｎ接合部１２４が画定される。
【００２２】
図１８に進むと、ゲート１１６、並びに、ソース領域及びドレイン領域の上に、当該技術分野は公知の方法でシリサイド・コンタクト１２６が形成される。例えば、ニッケルのようなシリサイド形成金属が構造体の上に形成され、次にアニールされて（例えば、３００℃から５００℃までにおいて）ＮｉＳｉを形成する。その後、絶縁領域上の未反応ニッケルが湿式エッチングによって除去される。ＳＯＩ実施形態の場合と同様に、シリサイド化後に、デバイス上にフォトレジスト層１２８が形成され、図１８にさらに示されるように、デバイスのソース領域を露出するような形態にパターン付けされる。随意に、薄い窒化物層（図示せず）をシリサイド化後に形成してＮｉＳｉコンタクトをソース・パターン付けから保護することができる。
【００２３】
図１９を参照すると、最初にソース側ＮｉＳｉを、続いてソース領域におけるドープ・シリコンを除去するために、多段階エッチングが用いられる。図１０のＳＯＩ実施形態は、ソース側のＳｉＧｅ領域を通る横方向エッチングを用いるものであるが、図１９の実施形態は、ソース側ドープ・シリコンの垂直エッチングを、ソース領域の底部を通り抜け、ソース側ｐ／ｎ接合部１２４を横切ってバルク・シリコン１０２内に至るまで延ばして、キャビティ２３０を形成するものである。
【００２４】
最後に、図２０に示されるように、フォトレジスト１２８の除去後に、キャビティ２３０内に金属プラグ２３２が形成される。例えば、薄いＴｉＮライナ層２３４が、ソース側キャビティ２３０内に共形的に堆積され、続いてタングステン（Ｗ）のような金属充填材料２３６が堆積されエッチ・バックされて、金属プラグ２３２が完成する。このように構成された金属プラグ２３２は、過剰のボディ電荷をソース端子（普通、これはＮＦＥＴデバイスに関してはグラウンドに接続される）に伝導するソース・ツー・ボディ・コンタクトを与える。酸化物層が存在しないため、バルク・シリコン１０２／ボディ領域１０６と十分に電気的に接触するキャビティ（従って金属プラグ２３２）の形成を可能にするのに十分な場所がソース領域の下に存在する。金属プラグ２３２の形成に続いて、従来の加工法を続けてデバイスを完成させることができる（例えば、層間誘電体層の形成、ビア／ラインの形成、及び他の後工程プロセス）。
【００２５】
本発明は、１つ又は複数の好ましい実施形態を参照しながら説明されたが、本発明の範囲から逸脱することなく、種々の変更を加えることができ、またその要素を均等物で置き換えることができることを、当業者であれば理解するであろう。さらに、本発明の本質的な範囲から逸脱することなく、特定の状態又は材料を本発明の教示に適合させるように多くの修正を施すことができる。従って、本発明は、本発明を実施するために企図された最良の形態として開示された特定の実施形態に限定されるものではなく、本発明は、添付の特許請求の範囲内に包含される全ての実施形態を含むことが意図されている。
【図面の簡単な説明】
【００２６】
【図１】本発明の実施形態による、シリコン・オン・インシュレータ（ＳＯＩ）トランジスタ・デバイスにおける浮遊体効果を減少させる方法及び構造体の断面図である。
【図２】本発明の実施形態による、シリコン・オン・インシュレータ（ＳＯＩ）トランジスタ・デバイスにおける浮遊体効果を減少させる方法及び構造体の断面図である。
【図３】本発明の実施形態による、シリコン・オン・インシュレータ（ＳＯＩ）トランジスタ・デバイスにおける浮遊体効果を減少させる方法及び構造体の断面図である。
【図４】本発明の実施形態による、シリコン・オン・インシュレータ（ＳＯＩ）トランジスタ・デバイスにおける浮遊体効果を減少させる方法及び構造体の断面図である。
【図５】本発明の実施形態による、シリコン・オン・インシュレータ（ＳＯＩ）トランジスタ・デバイスにおける浮遊体効果を減少させる方法及び構造体の断面図である。
【図６】本発明の実施形態による、シリコン・オン・インシュレータ（ＳＯＩ）トランジスタ・デバイスにおける浮遊体効果を減少させる方法及び構造体の断面図である。
【図７】本発明の実施形態による、シリコン・オン・インシュレータ（ＳＯＩ）トランジスタ・デバイスにおける浮遊体効果を減少させる方法及び構造体の断面図である。
【図８】本発明の実施形態による、シリコン・オン・インシュレータ（ＳＯＩ）トランジスタ・デバイスにおける浮遊体効果を減少させる方法及び構造体の断面図である。
【図９】本発明の実施形態による、シリコン・オン・インシュレータ（ＳＯＩ）トランジスタ・デバイスにおける浮遊体効果を減少させる方法及び構造体の断面図である。
【図１０】本発明の実施形態による、シリコン・オン・インシュレータ（ＳＯＩ）トランジスタ・デバイスにおける浮遊体効果を減少させる方法及び構造体の断面図である。
【図１１】本発明の実施形態による、シリコン・オン・インシュレータ（ＳＯＩ）トランジスタ・デバイスにおける浮遊体効果を減少させる方法及び構造体の断面図である。
【図１２】本発明のもう１つの実施形態による、バルク・シリコン・トランジスタ・デバイスにおける浮遊体効果を減少させる方法及び構造体の断面図である。
【図１３】本発明のもう１つの実施形態による、バルク・シリコン・トランジスタ・デバイスにおける浮遊体効果を減少させる方法及び構造体の断面図である。
【図１４】本発明のもう１つの実施形態による、バルク・シリコン・トランジスタ・デバイスにおける浮遊体効果を減少させる方法及び構造体の断面図である。
【図１５】本発明のもう１つの実施形態による、バルク・シリコン・トランジスタ・デバイスにおける浮遊体効果を減少させる方法及び構造体の断面図である。
【図１６】本発明のもう１つの実施形態による、バルク・シリコン・トランジスタ・デバイスにおける浮遊体効果を減少させる方法及び構造体の断面図である。
【図１７】本発明のもう１つの実施形態による、バルク・シリコン・トランジスタ・デバイスにおける浮遊体効果を減少させる方法及び構造体の断面図である。
【図１８】本発明のもう１つの実施形態による、バルク・シリコン・トランジスタ・デバイスにおける浮遊体効果を減少させる方法及び構造体の断面図である。
【図１９】本発明のもう１つの実施形態による、バルク・シリコン・トランジスタ・デバイスにおける浮遊体効果を減少させる方法及び構造体の断面図である。
【図２０】本発明のもう１つの実施形態による、バルク・シリコン・トランジスタ・デバイスにおける浮遊体効果を減少させる方法及び構造体の断面図である。
【符号の説明】
【００２７】
１０２：バルク・シリコン層
１０４：埋設絶縁体層
１０６：結晶シリコン層（シリコン・オン・インシュレータ（ＳＯＩ）層）
１０８：浅いトレンチ分離領域
１１０：ゲート酸化物層
１１２：ポリシリコン層
１１４、１２８：フォトレジスト層
１１６：ゲート電極
１１８：側壁スペーサ
１２０：ＳｉＧｅ領域
１２２：第２の組の側壁スペーサ
１２４：ｐ／ｎ接合部
１２６：シリサイド・コンタクト
１３０、２３０：キャビティ
１３２、２３２：金属プラグ
１３４、２３４：ライナ層
１３６、２３６：金属充填材料
【図１】
2008131038.tif 000003
【図２】
2008131038.tif 000004
【図３】
2008131038.tif 000005
【図４】
2008131038.tif 000006
【図５】
2008131038.tif 000007
【図６】
2008131038.tif 000008
【図７】
2008131038.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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