(57)【要約】【課題】リッジ部および段差部を備える半導体発光素子であって段差部の角部付近の下方部分での発光を抑制することができる半導体発光素子を提供する。【解決手段】半導体発光素子１は、ｎ型基板１０の一方の主面上に、ｎ型クラッド層１２，光活性層１３およびｐ型クラッド層１４が順に形成された半導体層１１を有し、この半導体層１１の上にｐ型キャップ層２１〜２３が形成されている。これらの上に更に各々所定領域において第１絶縁層４１，第１金属層４２，第２絶縁層４３および第２金属層４４が順に形成されている。【選択図】図１
2008192846.tif 000002
【特許請求の範囲】
【請求項１】
光活性層を含む半導体層と、前記半導体層の上に設けられたリッジ部と、前記半導体層の上に前記リッジ部の両側に溝部を挟んで設けられた１対の段差部と、を備え、
前記リッジ部の両側それぞれにおいて前記リッジ部の側壁面から前記段差部の前記溝部側の側壁面まで形成された第１絶縁層と、前記リッジ部を挟んで一方の前記溝部の底面から他方の前記溝部の底面まで形成された第１金属層と、前記リッジ部の両側それぞれにおいて前記溝部の底面から前記段差部の上面まで形成された第２絶縁層と、前記リッジ部を挟んで一方の前記段差部の上面から他方の前記段差部の上面まで形成された第２金属層と、が順に形成され、
前記第２金属層が前記第１金属層を介して前記リッジ部の上面に電気的に接続されており、
前記溝部の底面において前記第１金属層および前記第２絶縁層それぞれの一部が互いに重なっている、
ことを特徴とする半導体発光素子。
【請求項２】
前記第２金属層が複数層の金属膜であって、そのうちの最下層がＴｉ膜である、ことを特徴とする請求項１記載の半導体発光素子。
【請求項３】
前記第１絶縁層が前記リッジ部の側壁面から前記段差部の上面まで形成されていることを特徴とする請求項１記載の半導体発光素子。
【請求項４】
光活性層を含む半導体層と、前記半導体層の上に設けられたリッジ部と、前記半導体層の上に前記リッジ部の両側に溝部を挟んで設けられた１対の段差部と、を備える半導体発光素子を製造する方法であって、
前記リッジ部の両側それぞれにおいて前記リッジ部の側壁面から前記段差部の前記溝部側の側壁面まで第１絶縁層を形成する第１絶縁層形成工程と、
前記リッジ部を挟んで一方の前記溝部の底面から他方の前記溝部の底面まで第１金属層を形成する第１金属層形成工程と、
前記リッジ部の両側それぞれにおいて前記溝部の底面から前記段差部の上面まで、前記溝部の底面において前記第１金属層と一部が互いに重なる第２絶縁層を形成する第２絶縁層形成工程と、
前記リッジ部を挟んで一方の前記段差部の上面から他方の前記段差部の上面まで、前記第１金属層を介して前記リッジ部の上面に電気的に接続される第２金属層を形成する第２金属層形成工程と、
を順に行うことを特徴とする半導体発光素子製造方法。
【請求項５】
前記第２金属層形成工程において、最下層がＴｉ膜である複数層の金属膜を前記第２金属層として形成する、ことを特徴とする請求項４記載の半導体発光素子製造方法。
【請求項６】
前記第１絶縁層形成工程において、前記リッジ部の側壁面から前記段差部の上面まで前記第１絶縁層を形成する、ことを特徴とする請求項４記載の半導体発光素子製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光活性層を含む半導体層を備える半導体発光素子、および、このような半導体発光素子を製造する方法に関するものである。
【背景技術】
【０００２】
半導体発光素子は、光活性層において光を発生して該光を出力する素子である。その中でも、光活性層を含む半導体層の上にリッジ部を備える半導体発光素子は、リッジ部の上面が電極に対して電気的に接続されていて、光活性層においてリッジ部の下方部分で選択的に発光部が生じる。
【０００３】
光活性領域が導波路構造となって半導体層の中に埋め込まれている埋め込み構造のものと比較すると、リッジ型の半導体発光素子は、製造が容易であり、低コスト化が可能である。また、半導体層の上にリッジ部の両側に溝部を挟んで１対の段差部を備える場合がある（特許文献１を参照）。このような段差部を備えることにより、半導体発光素子をサブマウントに対してジャンクションダウンで組み立てる際に、リッジ部の保護が図られる。
【特許文献１】特開２０００−９１６９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記のようなリッジ部および１対の段差部を備える半導体発光素子では、リッジ部の上面のみが電極に対して電気的に接続されていて、その一方で、段差部は絶縁層により覆われて電極に対して電気的に接続されていないことが重要である。
【０００５】
ところが、段差部の上面と側壁面との間の角部付近において製造途中に絶縁層が剥れたり成膜不良が生じたりして、その段差部の角部付近が電極に対して電気的に接続されてしまう場合がある。この場合、光活性層において、リッジ部の下方部分だけでなく、段差部の角部付近の下方部分でも、発光部が生じてしまう。そして、半導体発光素子から出力される光のビーム品質は悪くなる。
【０００６】
本発明は、上記問題点を解消する為になされたものであり、リッジ部および段差部を備える半導体発光素子であって段差部の角部付近の下方部分での発光を抑制することができる半導体発光素子を提供することを目的とする。また、このような半導体発光素子を製造することができる方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る半導体発光素子は、光活性層を含む半導体層と、半導体層の上に設けられたリッジ部と、半導体層の上にリッジ部の両側に溝部を挟んで設けられた１対の段差部と、を備える。また、本発明に係る半導体発光素子は、リッジ部の両側それぞれにおいてリッジ部の側壁面から段差部の溝部側の側壁面まで形成された第１絶縁層と、リッジ部を挟んで一方の溝部の底面から他方の溝部の底面まで形成された第１金属層と、リッジ部の両側それぞれにおいて溝部の底面から段差部の上面まで形成された第２絶縁層と、リッジ部を挟んで一方の段差部の上面から他方の段差部の上面まで形成された第２金属層と、が順に形成されていることを特徴とする。さらに、本発明に係る半導体発光素子は、第２金属層が第１金属層を介してリッジ部の上面に電気的に接続されており、溝部の底面において第１金属層および第２絶縁層それぞれの一部が互いに重なっていることを特徴とする。第２金属層が複数層の金属膜であって、そのうちの最下層がＴｉ膜であるのが好適である。また、第１絶縁層がリッジ部の側壁面から段差部の上面まで形成されているのも好適である。
【０００８】
本発明に係る半導体発光素子製造方法は、光活性層を含む半導体層と、半導体層の上に設けられたリッジ部と、半導体層の上にリッジ部の両側に溝部を挟んで設けられた１対の段差部と、を備える半導体発光素子を製造する方法であって、(1) リッジ部の両側それぞれにおいてリッジ部の側壁面から段差部の溝部側の側壁面まで第１絶縁層を形成する第１絶縁層形成工程と、(2) リッジ部を挟んで一方の溝部の底面から他方の溝部の底面まで第１金属層を形成する第１金属層形成工程と、(3)リッジ部の両側それぞれにおいて溝部の底面から段差部の上面まで、溝部の底面において第１金属層と一部が互いに重なる第２絶縁層を形成する第２絶縁層形成工程と、(4)リッジ部を挟んで一方の段差部の上面から他方の段差部の上面まで、第１金属層を介してリッジ部の上面に電気的に接続される第２金属層を形成する第２金属層形成工程と、を順に行うことを特徴とする。第２金属層形成工程において、最下層がＴｉ膜である複数層の金属膜を第２金属層として形成するのが好適である。また、第１絶縁層形成工程において、リッジ部の側壁面から段差部の上面まで第１絶縁層を形成するのも好適である。
【０００９】
第１絶縁層形成工程では、セルフアライメント方式によるレジストの露光および現像により、少なくともリッジ部の上面では第１絶縁層が除去され得るが、この際に、段差部の側壁面上部においても第１絶縁層が除去される可能性がある。しかし、その後の第２絶縁層形成工程では、セルフアライメント方式ではなく、所定パターンのマスクが用いられてレジストの露光および現像が行われて所定領域に第２絶縁層が形成され得るので、段差部の角部は第２絶縁層により覆われる。
【００１０】
また、第２絶縁層形成工程では、溝部の底面において、第２絶縁層の一部領域が第１金属層の一部領域と重なって形成されることにより、第１絶縁層の除去が防止されるので、第２金属層が半導体層に対して電気的に接続されることが回避される。
【００１１】
さらに、第２金属層が形成されていることにより、第１金属層からの第２絶縁層の剥れが防止される。また、第２金属層が複数層の金属膜であって、そのうちの最下層がＴｉ膜であれば、第２絶縁層と第２金属層との間の付着性がよいので、第２絶縁層の剥れが更に防止される。
【発明の効果】
【００１２】
本発明によれば、リッジ部および段差部を備える半導体発光素子において段差部の角部付近の下方部分での発光を抑制することができる。
【発明を実施するための最良の形態】
【００１３】
以下、添付図面を参照して、本発明を実施するための最良の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。
【００１４】
図１は、本実施形態に係る半導体発光素子１の斜視図である。第２図は、本実施形態に係る半導体発光素子１の断面図である。これらの図に示されるように、半導体発光素子１は、ｎ型基板１０の一方の主面上に、ｎ型クラッド層１２，光活性層１３およびｐ型クラッド層１４が順に形成された半導体層１１を有し、この半導体層１１の上にｐ型キャップ層２１〜２３が形成されている。また、ｎ型基板１０の他方の主面上に金属層１５が形成されている。
【００１５】
キャップ層２１〜２３それぞれは、基板１０の互いに対向する２端面を互いに結ぶ方向に延びるように設けられていて、上面が略平坦であって、高さが互いに略等しい。そのうち、キャップ層２１は、基板１０の互いに対向する２端面に垂直な方向に延びており、リッジ部３１を構成する要素となっている。リッジ部３１は、逆メサ形状であってもよいし、順メサ形状であってもよい。
【００１６】
キャップ層２２，２３は、キャップ層２１を挟んで設けられていて、段差部３２，３３を構成する要素となっている。リッジ部３１と段差部３２との間に溝部３４が設けられている。また、リッジ部３１と段差部３３との間に溝部３５が設けられている。溝部３４，３５それぞれは、底面が略平坦であって、深さが互いに略等しい。
【００１７】
例えば、ｎ型基板１０の組成はＧａＡｓである。ｎ型クラッド層１２は、組成がＡｌＧａＡｓであり、厚みが１.０μｍである。光活性層１３は、組成がＡｌＧａＡｓであり、厚みが０.１μｍである。ｐ型クラッド層１４は、組成ＡｌＧａＡｓであり、厚みが１.０μｍである。ｐ型キャップ層２１〜２３は、組成がＧａＡｓであり、厚みが１.０μｍである。リッジ部３１の上面の幅は１０μｍであり、下部の幅が８μｍである。また、溝部３４，３５の底面の幅は２０μｍである。
【００１８】
このようなリッジ部３１および段差部３２，３３を備える半導体発光素子１の構成において、これらの上に更に第１絶縁層４１，第１金属層４２，第２絶縁層４３および第２金属層４４が順に形成されている。
【００１９】
第１絶縁層４１は、リッジ部３１の両側それぞれにおいて、リッジ部３１の側壁面から段差部３２，３３の溝部側の側壁面まで形成されている。すなわち、第１絶縁層４１は、リッジ部３１の両側の側壁面，溝部３４，３５の底面，および，段差部３２，３３の溝部側の側壁面に形成されている。
【００２０】
第１金属層４２は、リッジ部３１を挟んで溝部３４の底面から溝部３５の底面まで形成されている。すなわち、第１金属層４２は、リッジ部３１の上面，リッジ部３１の両側の側壁面，および，溝部３４，３５の底面に形成されている。第１金属層４２は、溝部３４，３５の底面において、リッジ部３１の側壁面の側から途中まで形成されているのが好ましい。
【００２１】
第２絶縁層４３は、リッジ部３１の両側それぞれにおいて、溝部３４，３５の底面から段差部３２，３３の上面まで形成されている。すなわち、第２絶縁層４３は、溝部３４，３５の底面，段差部３２，３３の溝部側の側壁面，および，段差部３２，３３の上面に形成されている。第２絶縁層４３は、溝部３４，３５の底面において、段差部３２，３３の側壁面の側から途中まで形成されているのが好ましい。
【００２２】
第２金属層４４は、リッジ部３１を挟んで段差部３２の上面から段差部３３の上面まで形成されている。すなわち、第２金属層４４は、リッジ部３１の上面，リッジ部３１の両側の側壁面，溝部３４，３５の底面，段差部３２，３３の溝部側の側壁面，および，段差部３２，３３の上面に形成されている。第２金属層４４は、第１金属層４２を介して、リッジ部３１のｐ型キャップ層２１の上面に電気的に接続されている。
【００２３】
溝部３４，３５の底面において、第１金属層４２と第２絶縁層４３それぞれの一部は互いに重なっている。そして、溝部３４，３５の底面において、第２金属層４４は、第１絶縁層４１と直接には接しておらず、ｐ型クラッド層１４とも直接には接していない。
【００２４】
第１金属層４２および第２金属層４４それぞれは、複数層の金属膜からなるのが好ましい。特に、第２金属層４４は複数層の金属膜であって、そのうちの最下層がＴｉ膜であるのが好ましい。例えば、第１絶縁層４１および第２絶縁層４３それぞれは、ＳｉＮ、ＳｉＯ２、α-ＳｉまたはＡｌＮからなるのが好適である。第１金属層４２は、Ｔｉ／Ａｌ／Ａｕ、Ｔｉ／ＡｕまたはＣｒ／Ａｕの複数層の金属膜からなるのが好適である。第２金属層４４は、Ｔｉ／ＡｕまたはＣｒ／Ａｕの複数層の金属膜からなるのが好適である。例えば、第１絶縁層４１の厚みは１０００Åであり、第１金属層４２の厚みは３５００Åであり、第２絶縁層４３の厚みは１０００Åであり、また、第２金属層４４の厚みは５５００Åである。
【００２５】
この半導体発光素子１では、第１金属層４２および第２金属層４４がｐ型電極となり、金属層１５がｎ型電極となる。これらｐ型電極とｎ型電極との間に電圧が印加されると、ｐ型電極がｐ型キャップ層２１に電気的に接続されているリッジ部３１の下方部分にある光活性層１３の領域において発光部５１が生じる。この発光部５１では、電圧印加によって、電子と正孔との再結合により光が発生する。また、この半導体発光素子１では、リッジ部３１が延びる方向に垂直な２端面によりファブリペロ共振器が構成されていて、この共振器によりレーザ発振が生じる。
【００２６】
また、半導体発光素子１では、段差部３２，３３の上面と側壁面との間の角部付近において、製造途中に第１絶縁層４１が剥れたり成膜不良が生じたりしても、さらに第２絶縁層４３が形成されているので、第２金属層４４がｐ型キャップ層２２，２３に電気的に接続されることが回避される。したがって、段差部３２，３３の下方部分にある光活性層１３の領域において発光部が生じることが回避される。これにより、半導体発光素子１では、リッジ部３１の下方部分にある光活性層１３の領域においてのみ発光部５１が生じる。そして、半導体発光素子１から出力される光のビーム品質は良好なものとなる。
【００２７】
図３は、本実施形態に係る半導体発光素子１とサブマウント２とを組み立てたときの組立図である。この図に示されるように、半導体発光素子１のリッジ部３１および段差部３２，３３が設けられた側が、サブマウント２に対してハンダ材３により接続される。これにより、リッジ部３１のｐ型キャップ層２１は、第１金属層４２，第２金属層４４およびバンダ材３を介して、サブマウント２に電気的に接続される。このようにジャンクションダウンで組み立てる際に、半導体発光素子１は、リッジ部３１だけでなく段差部３２，３３によってもサブマウント２に対して固定されるので、リッジ部３１の保護が図られる。
【００２８】
次に、本実施形態に係る半導体発光素子１を製造する方法の一例について説明する。図４〜図１０は、本実施形態に係る半導体発光素子製造方法を説明する工程図である。
【００２９】
初めに、ｎ型基板１０の一方の主面上に、エピタキシャル成長により、ｎ型クラッド層１２，光活性層１３およびｐ型クラッド層１４が順に形成されて半導体層１１が形成され、さらに、半導体層１１の上にｐ型キャップ層２０が形成される（図４（ａ））。これらの層はｎ型基板１０の一方の主面上において全面に形成される。そして、このｐ型キャップ層２０上にレジストが全面に塗布され、所定パターンのマスクを用いた露光および現像により、ｐ型キャップ層２０上の所定領域にレジスト層６１が形成される（図４（ｂ））。
【００３０】
このレジスト層６１がマスクとして用いられてエッチングが行われる。これにより、リッジ部３１を構成するｐ型キャップ層２１、段差部３２を構成するｐ型キャップ層２２、段差部３３を構成するｐ型キャップ層２３、リッジ部３１と段差部３２との間の溝部３４、および、リッジ部３１と段差部３３との間の溝部３５が形成される（図５（ａ））。このとき、リッジ部３１を構成するｐ型キャップ層２１は、逆メサ形状であってもよいし、順メサ形状であってもよい。また、エッチング後に、溝部３４，３５において、キャップ層２０の一部が残っていてもよいし、キャップ層２０の全てが除去されてｐ型クラッド層１４の上面が露出していてもよいし、また、ｐ型クラッド層１４の一部が除去されていてもよい。
【００３１】
このエッチング後に、全面にＣＶＤ法により第１絶縁層４１が形成され（図５（ｂ））、更に全面にレジスト６２が塗布される（図５（ｃ））。このとき、レジスト６２の厚みは、リッジ部３１および段差部３２，３３それぞれの上面では比較的薄く、溝部３４，３５の底面では比較的厚い。したがって、マスクを用いることなく、セルフアライメント方式による露光および現像により、リッジ部３１および段差部３２，３３それぞれの上面のレジストが選択的に除去され、一方、リッジ部３１および段差部３２，３３それぞれの側壁面ならびに溝部３４，３５それぞれの底面ではレジスト層６２が残る（図６（ａ））。なお、このセルフアライメント方式が採用されることにより、幅が狭いリッジ部３１であっても製造が容易である。
【００３２】
この残ったレジスト層６２がマスクとして用いられてドライエッチングが行われる。これにより、第１絶縁層４１は、リッジ部３１，段差部３２および段差部３３それぞれの上面において除去されて、リッジ部３１，段差部３２および段差部３３それぞれの側壁面および溝部３４，３５それぞれの底面に残っている（図６（ｂ））。その後、レジスト層６２が除去される（図６（ｃ））。ここまでの工程（第１絶縁層形成工程）で、第１絶縁層４１が所定領域に形成される。
【００３３】
このようにして所定領域に第１絶縁層４１が形成された後、レジストが全面に塗布され、所定パターンのマスクを用いた露光および現像により、レジスト層６３が形成される（図７（ａ））。このとき、レジスト層６３は、段差部３２，３３それぞれの上面および側壁面から、溝部３４，３５それぞれの底面であって段差部３２，３３の側の領域にかけて形成されている。この上に蒸着により第１金属層４２が形成され（図７（ｂ））、そして、リフトオフにより、レジスト層６３およびその上の第１金属層４２の部分が除去される（図７（ｃ））。これにより、第１金属層４２は、レジスト層６３の上にあった部分が除去され、リッジ部３１の上面および両側壁面から、溝部３４，３５それぞれの底面であってリッジ部３１の側の領域にかけて残っている。ここまでの工程（第１金属層形成工程）で、第１金属層４２が所定領域に形成される。
【００３４】
このようにして所定領域に第１金属層４２が形成された後、ＣＶＤ法により第２絶縁層４３が全面に形成され（図８（ａ）））、更にレジストが全面に塗布され、所定パターンのマスクを用いた露光および現像により、レジスト層６４が形成される（図８（ｂ））。このときレジスト層６４は、段差部３２，３３それぞれの上面および側壁面から、溝部３４，３５それぞれの底面であって段差部３２，３３の側の領域にかけて形成されている。また、レジスト層６４は、溝部３４，３５それぞれの底面において、第１金属層４２の一部領域にかけて形成されている。
【００３５】
この残ったレジスト層６４がマスクとして用いられてドライエッチングが行われる。これにより、第２絶縁層４３は、リッジ部３１の上面および両側壁面、ならびに、溝部３４，３５それぞれの底面であってリッジ部３１の側の領域において除去される。残った第２絶縁層４３は、段差部３２，３３それぞれの上面および側壁面から、溝部３４，３５それぞれの底面であって段差部３２，３３の側の領域にかけて形成されている。また、残った第２絶縁層４３の一部領域は、溝部３４，３５それぞれの底面において、第１金属層４２の一部領域と重なって形成されている（図８（ｃ））。その後、レジスト層６４が除去される（図９（ａ））。ここまでの工程（第２絶縁層形成工程）で、第２絶縁層４３が所定領域に形成される。
【００３６】
このようにして所定領域に第２絶縁層４３が形成された後、レジストが全面に塗布され、所定パターンのマスクを用いた露光および現像により、レジスト層６５が形成される（図９（ｂ））。このとき、レジスト層６５は、段差部３２，３３それぞれの上面であって、溝部３４，３５側から離れた領域に形成されている。この上に蒸着により第２金属層４４が形成され（図９（ｃ））、そして、リフトオフにより、レジスト層６５およびその上の第２金属層４４の部分が除去される（図１０（ａ））。これにより、第２金属層４４は、レジスト層６５の上にあった部分が除去され、リッジ部３１の上面および両側壁面から、溝部３４，３５それぞれの底面および段差部３２，３３の側壁面を経て、段差部３２，３３それぞれの上面の一部領域にかけて残っている。ここまでの工程（第２金属層形成工程）で、第２金属層４４が所定領域に形成される。
【００３７】
そして、ｎ型基板１０の他方の主面に金属層１５が形成されて、図１および図２に示された構成を有する半導体発光素子１が製造される（図１０（ｂ））。
【００３８】
ところで、以上に説明した本実施形態に係る半導体発光素子製造方法では、段差部３２，３３それぞれの上面と側壁面との間の角部付近においては、製造途中に第１絶縁層４１が剥れたり成膜不良が生じたりする場合がある。特に、セルフアライメント方式による露光および現像によりリッジ部３１および段差部３２，３３それぞれの上面のレジスト６２を選択的に除去して（図６（ａ））、その後にリッジ部３１および段差部３２，３３それぞれの上面の第１絶縁層４１を選択的に除去する際（図６（ｂ））に、段差部３２，３３それぞれの側壁面上部において、レジスト６２および第１絶縁層４１が除去されてｐ型キャップ層２２，２３が露出する場合がある。仮に、このままの状態で直ちに金属層が形成される場合には、その金属層はｐ型キャップ層２２，２３に対して電気的に接続されることになる。
【００３９】
そこで、このような問題に対処すべく、本実施形態では更に第２絶縁層４３が設けられる。この第２絶縁層４３の形成の際には、セルフアライメント方式ではなく、所定パターンのマスクが用いられてレジストの露光および現像が行われるので、段差部３２，３３それぞれの角部付近における第２絶縁層４３の剥れが生じない。したがって、この第２絶縁層４３の上に形成された第２金属層４４は、ｐ型キャップ層２２，２３に対して電気的に接続されることは無い。
【００４０】
また、以上に説明した本実施形態に係る半導体発光素子製造方法において、第２絶縁層４３の形成の際（図８（ｃ），図９（ａ））に、仮に、第２絶縁層４３と第１金属層４２とが互いに重なること無く第１絶縁層４１が露出している場合には、レジスト層６４がマスクとして用いられて行われるドライエッチングの際（図８（ｃ））に、レジスト層６４に覆われていない第１絶縁層４１の領域も除去されてしまう。そして、仮に、このままの状態で更に金属層が形成される場合には、その金属層は溝部において半導体層に対して電気的に接続されることになる。
【００４１】
そこで、このような問題に対処すべく、本実施形態では、第２絶縁層４３の一部領域は、溝部３４，３５それぞれの底面において、第１金属層４２の一部領域と重なって形成される。このようにすることにより、レジスト層６４がマスクとして用いられて行われるドライエッチングの際（図８（ｃ））に、第１絶縁層４１が除去されることは無い。したがって、第２絶縁層４３の上に形成された第２金属層４４は、溝部３４，３５において半導体層に対して電気的に接続されることは無い。
【００４２】
また、上述したように、第２絶縁層４３の一部領域は、溝部３４，３５それぞれの底面において、第１金属層４２の一部領域と重なって形成される。しかし、一般に金属層（通常、その最上層がＡｕ）と絶縁層との間の付着性は悪いので、仮に、第１金属層４２と第２絶縁層４３との重なり領域において、第２絶縁層４３が露出している場合には、その第２絶縁層４３が第１金属層４２から剥れ易くなる。
【００４３】
そこで、このような問題に対処すべく、本実施形態では、第２金属層４４が、リッジ部３１を挟んで段差部３２の上面から段差部３３の上面までかけて形成されている。このようにすることにより、第１金属層４２からの第２絶縁層４３の剥れが防止される。また、第２金属層４４が複数層の金属膜であって、そのうちの最下層がＴｉ膜であれば、第２絶縁層４３と第２金属層４４との間の付着性がよいので、第２絶縁層４３の剥れが更に防止される。
【００４４】
次に、本実施形態に係る半導体発光素子およびその製造方法の変形例について説明する。図１１は、本実施形態に係る半導体発光素子製造方法の変形例を説明する工程図である。同図（ｃ）は、この変形例の半導体発光素子１Ａの断面を示す。この半導体発光素子１Ａでは、第１絶縁層４１は、リッジ部３１の側壁面から段差部３２，３３の上面までかけて形成されている。
【００４５】
このような構成の半導体発光素子１Ａを製造するには、第１絶縁層形成工程において、マスクが用いられるとともに、セルフアライメント方式による露光および現像が行われる（図１１（ａ））。これにより、リッジ部３１の上面のレジストが選択的に除去され、一方、リッジ部３１の側壁面、段差部３２，３３それぞれの上面および側壁面、ならびに、溝部３４，３５それぞれの底面では、レジスト層６２が残る（図１１（ｂ））。このようにして、リッジ部３１の側壁面から段差部３２，３３の上面までかけて第１絶縁層４１が形成される。そして、これ以降は前述と同様の工程を経て半導体発光素子１Ａが製造される（図１１（ｃ））。
【００４６】
このような半導体発光素子１Ａの製造の際の第１絶縁層形成工程において、リッジ部３１の上面のレジストおよび第１絶縁層４１はセルフアライメント方式により選択的に除去され、一方、段差部３２，３３それぞれの上面および側壁面では、レジスト露光時にマスクにより遮光されているので、第１絶縁層４１が残る。ただし、この場合であっても、段差部３２，３３の上面と側壁面との間の角部付近においては、他の領域と比べると、第１絶縁層４１の成膜不良が生じ易い。したがって、この変形例の構成の場合にも、第１金属層４２，第２絶縁層４３および第２金属層４４それぞれは、上記と同様に各々所定領域に形成されることが重要である。
【図面の簡単な説明】
【００４７】
【図１】本実施形態に係る半導体発光素子１の斜視図である。
【図２】本実施形態に係る半導体発光素子１の断面図である。
【図３】本実施形態に係る半導体発光素子１とサブマウント２とを組み立てたときの組立図である。
【図４】本実施形態に係る半導体発光素子製造方法を説明する第１の工程図である。
【図５】本実施形態に係る半導体発光素子製造方法を説明する第２の工程図である。
【図６】本実施形態に係る半導体発光素子製造方法を説明する第３の工程図である。
【図７】本実施形態に係る半導体発光素子製造方法を説明する第４の工程図である。
【図８】本実施形態に係る半導体発光素子製造方法を説明する第５の工程図である。
【図９】本実施形態に係る半導体発光素子製造方法を説明する第６の工程図である。
【図１０】本実施形態に係る半導体発光素子製造方法を説明する第７の工程図である。
【図１１】本実施形態に係る半導体発光素子製造方法の変形例を説明する工程図である。
【符号の説明】
【００４８】
１…半導体発光素子、２…サブマウント、３…ハンダ材、１０…ｎ型基板、１１…半導体層、１２…ｎ型クラッド層、１３…光活性層、１４…ｐ型クラッド層、１５…金属層、２０〜２３…ｐ型キャップ層、３１…リッジ部、３２，３３…段差部、３４，３５…溝部、４１…第１絶縁層、４２…第１金属層、４３…第２絶縁層、４４…第２金属層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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