(57)【要約】      （修正有）【課題】データ消去動作によりメモリセルにホールトラップやゲート酸化膜の欠陥を生じさせにくく、素子特性の変動を抑制して動作の安定化を図った不揮発性半導体記憶素子を提供する。【解決手段】単層のポリシリコン層を有する断面構造を有する不揮発性半導体記憶素子は、互いに絶縁分離されるメモリセル部ａ、データ消去部ｂ、及びコントロールゲート部ｃを含む。メモリセル部ａ及びデータ消去部ｂはＭＯＳトランジスタで構成され、コントロールゲート部ｃは、ＭＯＳキャパシタで構成される。これら３つの部位は、前記単一のポリシリコン層で構成される共通のフローティングゲートを有する。フローティングゲート６ｃの電位を制御してメモリセルａをオンにすることにより、フローティングゲート６ａにデータを書き込み、フローティングゲート６ｃの電位を制御してデータ消去部ｂをオンにすることにより、フローティングゲート６ｂを通じてデータを消去する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体層領域上に第１絶縁層を介して形成される第１フローティングゲートを有するＭＯＳトランジスタで構成される第１素子と、
第２導電型の半導体層領域上に第２絶縁層を介して形成される第２フローティングゲートを有するＭＯＳトランジスタで構成される第２素子と、
第１導電型又は第２導電型の半導体層領域上に第３絶縁層を介して形成され、当該半導体層と容量結合される結合層を有する第３素子と
を備え、前記第１素子、前記第２素子、及び前記第３素子の半導体領域層は、共通の半導体層内で平面視離間して互いに絶縁分離されるとともに、前記第１フローティングゲート、前記第２フローティングゲート、及び前記結合層は、共通の半導体層で形成され、
前記結合層の電位を制御することにより、前記第１素子をオンにして前記第１フローティングゲートにデータを書き込み、前記第２素子をオンにして前記第２フローティングゲートを通じて当該データを消去する、不揮発性半導体記憶素子。
【請求項２】
前記データの書き込みは、前記第１素子の半導体層に生じるホットエレクトロンを前記第１絶縁層を通じて前記第１フローティングゲートに注入するホットエレクトロン注入方法、又は、前記第１素子の半導体層内のホールを前記第１絶縁層を通じてトンネリングさせるＦＮ書込方法により行われ、
前記データの消去は、前記第２素子の半導体層に生じるホットホールを前記第２絶縁層を通じて前記第２フローティングゲートに注入するチャネルホットホール注入方法により行われる、請求項１に記載の不揮発性半導体記憶素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、単層のゲート用半導体層を有する断面構造の不揮発性半導体記憶素子に関する。
【背景技術】
【０００２】
従来より、単層のゲート用半導体層を有する断面構造のＥＥＰＲＯＭ(Electrically  Erasable  and  Programmable  Read  Only  Memory)セルが開発されている。このようなＥＥＰＲＯＭは、ゲート用半導体層が単層で済むため、複雑な製造プロセスが不要で、一般的なＣＭＯＳ(Complementary  Metal  Oxide  Silicon)プロセスで簡単に製造でき、また、データ消去等の動作が一般的なスタック型のＥＥＰＲＯＭやフラッシュメモリと同一であることから、アナログ回路におけるトリミングやＲＦ(Radio  Frequency)タグにおける記憶装置として広く利用されている（例えば、特許文献１参照）。
【０００３】
このようなＥＥＰＲＯＭにおけるデータ書き込み動作には、チャネル領域に発生させたホットエレクトロンをフローティングゲートに注入するチャネルホットエレクトロン注入方式や、メモリセルのゲート酸化膜に５〜１０ＭＶ／ｃｍの電界を印加し、トンネル現象によってフローティングゲートに電子を注入する（トンネリングする）ＦＮ(Folower  Nordheim)書込方式が用いられる。
【０００４】
一方、データ消去動作には、書き込み時とは逆方向に電界を印加することにより、トンネル現象を利用して電子をフローティングゲートから引き抜くＦＮ消去方法や、メモリセルのドレイン領域またはソース領域の付近で弱いアバランシェ降伏を発生させ、このとき発生するホットホールをフローティングゲートに注入し、電子と中和させることによってデータを消去するアバランシェホットホール注入方法が用いられる。
【特許文献１】特許第２５９６６９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、データ消去動作におけるアバランシェホットホール注入方法には、ＦＮ消去方法に比べて低電圧で実現されるため、周辺回路を簡素化できるというメリットがある。
【０００６】
しかしながら、ホールがメモリセルのゲート酸化膜にトラップされやすく、これにより、トランジスタの動作電圧やコンダクタンス等の素子特性の変動が生じる可能性があり、ＦＮ消去方法に比べて繰り返しの書き換え特性が著しく低いという欠点があった。
【０００７】
また、トラップされたホールによって生じるトラップ準位に起因して、フローティングゲートと基板（Ｐウェル）との間にリーク電流が発生する可能性があった。このようなリーク電流はＳＩＬＣ(Stress  Induced  Leakage  Current)と呼ばれ、メモリセルの特性に深刻な問題を及ぼす原因となる可能性があった。
【０００８】
さらに、メモリセルで行われるアバランシェホットホール注入方法は、その構造的な理由から、耐圧が低くなりやすいゲートのエッジ近傍で多くのホール注入が行われるため、このエッジ近傍にホール電流が集中することにより、ホールトラップやゲート酸化膜の欠陥を引き起こしやすいという欠点があった。
【０００９】
そこで、本発明は、単層のゲート用半導体層を有する断面構造の不揮発性半導体記憶素子であって、データ消去動作によりメモリセルにホールトラップやゲート酸化膜の欠陥を生じさせにくく、素子特性の変動を抑制することにより動作の安定化を図った不揮発性半導体記憶素子を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一局面の不揮発性半導体記憶素子は、第１導電型の半導体層領域上に第１絶縁層を介して形成される第１フローティングゲートを有するＭＯＳトランジスタで構成される第１素子と、第２導電型の半導体層領域上に第２絶縁層を介して形成される第２フローティングゲートを有するＭＯＳトランジスタで構成される第２素子と、第１導電型又は第２導電型の半導体層領域上に第３絶縁層を介して形成され、当該半導体層と容量結合される結合層を有する第３素子とを備え、前記第１素子、前記第２素子、及び前記第３素子の半導体領域層は、共通の半導体層内で平面視離間して互いに絶縁分離されるとともに、前記第１フローティングゲート、前記第２フローティングゲート、及び前記結合層は、共通の半導体層で形成され、前記結合層の電位を制御することにより、前記第１素子をオンにして前記第１フローティングゲートにデータを書き込み、前記第２素子をオンにして前記第２フローティングゲートを通じて当該データを消去する。
【００１１】
また、前記データの書き込みは、前記第１素子の半導体層に生じるホットエレクトロンを前記第１絶縁層を通じて前記第１フローティングゲートに注入するホットエレクトロン注入方法、又は、前記第１素子の半導体層内のホールを前記第１絶縁層を通じてトンネリングさせるＦＮ書込方法により行われ、前記データの消去は、前記第２素子の半導体層に生じるホットホールを前記第２絶縁層を通じて前記第２フローティングゲートに注入するチャネルホットホール注入方法により行われてもよい。
【発明の効果】
【００１２】
本発明によれば、複雑な製造工程を要さず、記憶素子内におけるホールトラップやゲート酸化膜の欠陥の発生を抑制でき、動作電圧やコンダクタンス等の素子特性の変動を抑制して動作の安定化を図った不揮発性半導体記憶素子を提供できるという特有の効果が得られる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の不揮発性半導体記憶素子を適用した実施の形態について説明する。
【００１４】
［実施の形態１］
図１は、実施の形態１の不揮発性半導体素子の構成を示す平面図である。図２は、図１に示す不揮発性半導体素子の断面構造を示す図である。
【００１５】
図１に示すように、本実施の形態の不揮発性半導体記憶素子は、メモリセル部ａ、データ消去部ｂ、及びコントロールゲート部ｃの３つの部位を含む。これら３つの部位（ａ〜ｃ）の断面構造は、それぞれ、図２（ａ）、（ｂ）及び（ｃ）に示す通りである。
【００１６】
図２（ａ）乃至（ｃ）に示すように、各部位は、Ｐ型の半導体層１の上に形成される。この半導体層１は、不純物（典型的には、ボロン（Ｂ））の注入によって導電型がＰ型にされたシリコン層であればよく、例えば、ＳＯＩ(Silicon  On  Insulator)構造の半導体基板における図示しない絶縁層の上にあるシリコン結晶層で構成することができる。
【００１７】
また、各部位は、図１に示すように、Ｐ型の半導体層１に形成されるメモリセル用Ｐウェル層２（以下、Ｐウェル層２）、データ消去部用Ｎウェル層２２（以下、Ｎウェル層２２）、及びコントロールゲート用Ｎウェル層３２（以下、Ｎウェル層３２）の領域内に形成される。Ｐウェル層２、Ｎウェル層２２、及びＮウェル層３２は、共通の半導体層内で平面視離間して形成された半導体領域層であり、互いに絶縁分離される。
【００１８】
「メモリセル部」
図１及び図２（ａ）に示すように、メモリセル部ａは、半導体層１の上に形成されるＰウェル層２内に形成され、ソースＮ＋層３、ドレインＮ＋層４、ゲート酸化膜５ａ、フローティングゲート６ａ、サイドウォール７ａ、ＬＤＤ(Lightly  Doped  Drain)・Ｎ層８、ウェルコンタクト用Ｐ＋層９、及びフィールド酸化膜１０ａを備える。
【００１９】
ソースＮ＋層３及びドレインＮ＋層４は、Ｐウェル層２の表面に互いに離間して形成される。これらの層は、Ｐウェル層２の表面から不純物（典型的にはホスフィン（Ｐ））を注入することにより、Ｎ＋型にされる。
【００２０】
ゲート酸化膜５ａは、Ｐウェル層２の表面のソースＮ＋層３とドレインＮ＋層４との間に、一対のＬＤＤ・Ｎ層８を介して形成されるシリコン酸化膜で構成される。このゲート酸化膜５ａは、例えば、熱酸化法によって形成することができる。
【００２１】
フローティングゲート６ａは、ゲート酸化膜５ａの上に形成され、例えば、ポリシリコン層によって構成される。このポリシリコン層は、例えば、ＣＶＤ法によって形成することができる。
【００２２】
フローティングゲート６ａの両側部からＬＤＤ・Ｎ層８の上面にわたる領域には、一対のサイドウォール７ａが形成される。このサイドウォール７ａは、シリコン酸化膜で構成され、ゲート絶縁膜５ａと同一材料で構成されてもよい。また、このサイドウォール７ａは、例えば、フローティングゲート６ａを形成した後に、このフローティングゲート６ａの上面及び両側面とＬＤＤ・Ｎ層８の表面とにわたる領域にシリコン酸化膜を成膜し、その後、成膜したシリコン酸化膜をフローティングゲート６ａの上面が表出するまでエッチングすることによって形成される。
【００２３】
ウェルコンタクト用Ｐ＋層９は、Ｐウェル層２の表面から不純物（典型的にはボロン（Ｂ））を注入してＰ＋型にすることによって形成される。
【００２４】
フィールド酸化膜１０ａは、素子分離用に形成される酸化膜であり、例えば、局所酸化法（ＬＯＣＯＳ）によって形成される（すなわち、一点鎖線で示す領域内では、ソースＮ＋層３、ドレインＮ＋層４、ゲート酸化膜５ａ、フローティングゲート６ａ、サイドウォール７ａ、ＬＤＤ・Ｎ層８、及びウェルコンタクト用Ｐ＋層９が後に形成される領域以外に形成されればよい）。
【００２５】
なお、このフィールド酸化膜１０ａは、図１に一点鎖線で示すＰウェル層２、Ｎウェル層２２、及びＮウェル層３２が形成される領域以外の領域にも一体的に形成されるとともに、後述するフィールド酸化膜１０ｂ及び１０ｃと一体的に形成されるものであってよい。
【００２６】
以上のように、このメモリセル部ａは、一般的なＮ型のＭＯＳトランジスタと同一の構成である。
【００２７】
「データ消去部」
図１及び図２（ｂ）に示すように、データ消去部ｂは、メモリセル部ａと共通の半導体層１の上に形成されるＮウェル層２２内に形成され、ソースＰ＋層２３、ドレインＰ＋層２４、ゲート酸化膜５ｂ、フローティングゲート６ｂ、サイドウォール７ｂ、ウェルコンタクト用Ｎ＋層２９、及びフィールド酸化膜１０ｂを備える。
【００２８】
ソースＰ＋層２３及びドレインＰ＋層２４は、Ｎウェル層２２の表面に互いに離間して形成される。これらの層は、Ｎウェル層２２の表面から不純物（典型的にはボロン（Ｂ））を注入することにより、Ｐ＋型にされる。
【００２９】
ゲート酸化膜５ｂは、Ｎウェル層２２の表面のソースＰ＋層２３とドレインＰ＋層２４との間に形成されるシリコン酸化膜で構成される。このゲート酸化膜５ｂは、例えば、熱酸化法によって形成することができる。
【００３０】
フローティングゲート６ｂは、ゲート酸化膜５ｂの上に形成され、例えば、ポリシリコン層によって構成される。図１に示すように、このフローティングゲート６ｂは、Ｐウェル層２及びＮウェル層２２にわたってメモリセル部ａのフローティングゲート６ａと一体的に形成される。
【００３１】
フローティングゲート６ｂの両側部からソースＰ＋層２３とドレインＰ＋層２４との上面の一部にわたる領域には、一対のサイドウォール７ｂが形成される。このサイドウォール７ｂは、シリコン酸化膜で構成され、ゲート絶縁膜５ｂと同一材料で構成されてもよい。また、このサイドウォール７ｂは、例えば、フローティングゲート６ｂを形成した後に、このフローティングゲート６ｂの上面及び両側面とソースＰ＋層２３とドレインＰ＋層２４との上面の一部とにわたる領域にシリコン酸化膜を成膜し、その後、成膜したシリコン酸化膜をフローティングゲート６ｂの上面が表出するまでエッチングすることによって形成される。
【００３２】
ウェルコンタクト用Ｎ＋層２９、Ｎウェル層２２の表面から不純物（典型的にはホスフィン（Ｐ））を注入してＮ＋型にすることによって形成される。
【００３３】
フィールド酸化膜１０ｂは、素子分離用に形成される酸化膜であり、例えば、局所酸化法（ＬＯＣＯＳ）によって形成される（すなわち、符号２２で示す一点鎖線で示す領域内では、ソースＰ＋層２３、ドレインＰ＋層２４、ゲート酸化膜５ｂ、フローティングゲート６ｂ、サイドウォール７ｂ、及びウェルコンタクト用Ｎ＋層２９が後に形成される領域以外に形成されればよい）。
【００３４】
なお、このフィールド酸化膜１０ｂは、図１に一点鎖線で示すＰウェル層２、Ｎウェル層２２、及びＮウェル層３２が形成される領域以外の領域にも一体的に形成されるとともに、フィールド酸化膜１０ａ及び１０ｃと一体的に形成されるものであってよい。
【００３５】
以上のように、データ消去部ｂは、一般的なＰ型のＭＯＳトランジスタと同一の構成である。
【００３６】
「コントロールゲート部」
図１及び図２（ｃ）に示すように、コントロールゲート部ｃは、メモリセル部ａ及びデータ消去部ｂと共通の半導体層１の上に形成されるＮウェル層３２内に形成され、コントロールゲートＰ＋層３３、ウェルコンタクト用Ｎ＋層３４、ゲート酸化膜５ｃ、フローティングゲート６ｃ、サイドウォール７ｃ、及びフィールド酸化膜１０ｃを備える。
【００３７】
ゲート酸化膜５ｃ、フローティングゲート６ｃ、サイドウォール７ｃ、フィールド酸化膜１０ｃは、メモリセル部ａ及びデータ消去部ｂのゲート酸化膜５ａ及び５ｂ、フローティングゲート６ａ及び６ｂ、サイドウォール７ａ及び７ｂ、フィールド酸化膜１０ａ及び１０ｂとそれぞれ同一の膜で構成される。このうち、フローティングゲート６ｃは、図１に示すように、メモリセル部ａのフローティングゲート６ａ、及びデータ消去部ｂのフローティングゲート６ｂと一体的に形成される。また、フィールド酸化膜１０ｃは、符号３２で示す一点鎖線で示す領域内では、コントロールゲートＰ＋層３３、ウェルコンタクト用Ｎ＋層３４、ゲート酸化膜５ｃ、フローティングゲート６ｃ、及びサイドウォール７ｃが形成された領域以外にあるＰウェル層３２を覆うように形成されればよい。
【００３８】
なお、フィールド酸化膜１０ｃは、図１に一点鎖線で示すＰウェル層２、Ｎウェル層２２、及びＮウェル層３２が形成される領域以外の領域にも一体的に形成されるとともに、フィールド酸化膜１０ａ及び１０ｂと一体的に形成されるものであってよい。
【００３９】
コントロールゲートＰ＋層３３は、ゲート酸化膜５ｃの両側におけるＮウェル層３２の表面に形成され、例えば、Ｎウェル層３２の表面から不純物（典型的にはボロン（Ｂ））を注入することによって形成される。
【００４０】
ウェルコンタクト用Ｎ＋層３４は、片方のコントロールゲートＰ＋層３３と、フィールド酸化膜１０ｃとの間におけるＮウェル層３２の表面に不純物（典型的にはホスフィン（Ｐ））を注入することによって形成される。
【００４１】
以上のように、コントロールゲート部ｃは、一般的なＰ型のＭＯＳキャパシタと同一の構成である。
【００４２】
「等価回路」
図３は、本実施の形態の不揮発性半導体記憶素子の等価回路を示す図である。この透過回路図に示すように、不揮発性半導体記憶素子は、メモリセル部ａ、データ消去部ｂ、及びコントロールゲート部ｃのフローティングゲート６ａ、６ｂ、及び６ｃを中心に、メモリセル部ａを構成するＮＭＯＳトランジスタ、データ消去部ｂを構成するＰＭＯＳトランジスタ、及びコントロールゲート部ｃを構成するＰＭＯＳキャパシタを接続した構成である。なお、フローティングゲート６ａ、６ｂ、及び６ｃの電位は、コントロールゲート部ｃのフローティングゲート６ｃの電位を制御することによって制御される。なお、フローティングゲート６ａ、６ｂ、及び６ｃを一体として表す場合には、フローティングゲート６と記す。
【００４３】
フローティングゲート６ａ、６ｂ、及び６ｃの各々の電位は、Ｐウェル層２とフローティングゲート６ａとの間の静電容量（以下、第１静電容量、）Ｎウェル層２２とフローティングゲート６ｂとの間の静電容量（以下、第２静電容量）、及びＮウェル層３２とフローティングゲート６ｃとの間の静電容量（以下、第３静電容量）の比によって決まる。
【００４４】
ここで、第３静電容量の値を第１静電容量及び第２静電容量の合成容量に対して十分に大きく（例えば、９：１）することにより、フローティングゲート６の電位はフローティングゲート６ｃの電位と略等しくなり、フローティングゲート６ａ及び６ｂの電位を制御しやすくなる。
【００４５】
「動作」
表１は、本実施の形態の不揮発性半導体記憶素子を動作させる際に各素子に印加する電位を表す。
【００４６】
【表１】
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データを書き込む際は、コントロールゲート部ｃのＮウェル層３２と、メモリセル部ａのドレインＮ＋層４とに５（Ｖ）を印加するとともに、メモリセル部ａのソースＮ＋層３を０（Ｖ）に設定する。このとき、Ｎウェル層３２に５（Ｖ）を印加することにより、メモリセル部ａのフローティングゲート６ａには所定の正の電位が生じる。これにより、メモリセル部ａのソースＮ＋層３とドレインＮ＋層４との間のＰウェル層２内（いわゆるチャネル領域内）に十分な電子電流が通流し、ドレインＮ＋層４付近のチャネル領域内でインパクトイオン化現象が発生し、ホットエレクトロンとホットホールの対が発生する。このホットエレクトロンは、所定の正電位に保持されたフローティングゲート６ａに注入され、注入される電子が所定量以上になり、メモリセル部ａの読み出し時におけるゲート電圧より高くなると、フローティングゲート６ａにデータが保持される。
【００４７】
このようにチャネルホットエレクトロン注入方式によってデータを書き込むことができるが、書き込み方法はこれに限定されず、トンネル現象によってフローティングゲートに電子を注入するＦＮ(Folower  Nordheim)書込方式を用いてもよい。
【００４８】
一方、データを消去する際は、コントロールゲート部ｃのＮウェル層３２を０（Ｖ）に設定し、さらに、データ消去部ｂのデータ消去用Ｎウェル層２２に５（Ｖ）を印加するとともに、ドレインＰ＋層２４を０（Ｖ）に設定する。このとき、フローティングゲート６ｂの電位も０（Ｖ）となり、データ消去部ｂでは、フローティングゲート６ｂよりＮウェル層２２の電位が高くなる。
【００４９】
これにより、データ消去部ｂのソースＰ＋層２３とドレインＰ＋層２４との間のデータ消去用Ｎウェル層２２内（いわゆるチャネル領域内）に十分なホール電流が通流し、ドレインＰ＋層２４付近のチャネル領域内でインパクトイオン化現象が発生し、ホットエレクトロンとホットホールの対が発生する。このホットホールはフローティングゲート６ｂに注入され（チャネルホットホール注入方法）、これによりフローティングゲート６ａ（ひいては６ｂ及び６ｃ）に蓄積されていた電子が中和されることにより、データ消去部ｂにおいてデータが消去される。
【００５０】
このように、チャネルホットホール注入方法により、フローティングゲート６に書き込まれたデータを消去することにより、従来のアバランシェホットホール注入方法のように局所的にホール電流密度が上昇することを抑制でき、ホールトラップやゲート酸化膜の欠陥形成を低減できる。
【００５１】
以上、本実施の形態の不揮発性半導体記憶素子によれば、製造工程の簡略化を図れる単層のポリシリコン層を有する断面構造の不揮発性半導体記憶素子において、データを消去する際にメモリセル部ａを動作させずに、データ消去動作専用のデータ消去部ｂのＰＭＯＳトランジスタを動作させることによってフローティングゲート６に蓄積された電子を中和させるので、メモリセル部ａのＮＭＯＳトランジスタにおけるホールトラップやゲート酸化膜の欠陥の発生が抑制され、メモリセル部ａのＮＭＯＳトランジスタの動作電圧やコンダクタンス等の素子特性の変動を抑制して動作の安定化を図った不揮発性半導体記憶素子を提供することができる。
【００５２】
なお、以上では、ＳＯＩ基板に不揮発性半導体記憶素子を形成する形態について説明したが、基板はＳＯＩ基板に限られるものではなく、上述の構成が実現されれば他の構成であってもよい。
【００５３】
［実施の形態２］
図４は、実施の形態２の不揮発性半導体素子の構成を示す平面図である。図５は、図４に示す不揮発性半導体素子の断面構造を示す図である。
【００５４】
図４に示すように、本実施の形態の不揮発性半導体記憶素子は、メモリセル部ａ、データ消去部ｂ、及びコントロールゲート部ｃの３つの部位を含む。
【００５５】
実施の形態２の不揮発性半導体記憶素子は、Ｎ型半導体基板の上に３つの部位を形成していることと、コントロールゲート部ｃの構成が異なること以外は、実施の形態１のものと同一である。
【００５６】
図５（ａ）乃至（ｃ）に示すように、各部位は、Ｎ型の半導体層１００の上に形成される。この半導体層１は、不純物（典型的には、ホスフィン（Ｐ））の注入によって導電型がＮ型にされたシリコン層であればよく、例えば、ＳＯＩ(Silicon  On  Insulator)構造の半導体基板における図示しない絶縁層の上にあるシリコン結晶層で構成することができる。
【００５７】
上述のように、メモリセル部ａ及びデータ消去部ｂは、実施の形態１の不揮発性半導体記憶素子のメモリセル部ａ及びデータ消去部ｂと同一である。
【００５８】
コントロールゲート部ｃは、Ｎウェル層３２の代わりにコントロールゲート用Ｐウェル層１３２を有する以外は、すべて実施の形態１のコントロールゲート部ｃと同一であり、対応する要素には、同一符号を用いる。
【００５９】
この実施の形態２の不揮発性半導体記憶素子においても、実施の形態１の不揮発性半導体記憶素子と同様に、チャネルホットエレクトロン注入方式又はＦＮ書込方式によってデータの書き込みを行うとともに、チャネルホットホール注入方法により、フローティングゲート６に書き込まれたデータを消去することができる。
【００６０】
このように、本実施の形態の不揮発性半導体記憶素子によれば、Ｎ型の半導体層１００を用いた場合でも、実施の形態１と同様に、製造工程の簡略化を図れる単層のポリシリコン層を有する断面構造の不揮発性半導体記憶素子において、データを消去する際にメモリセル部ａを動作させずに、データ消去動作専用のデータ消去部ｂのＰＭＯＳトランジスタを動作させることによってフローティングゲート６に蓄積された電子を中和させるので、データ消去時にメモリセル部ａのＮＭＯＳトランジスタにホールトラップやゲート酸化膜の欠陥が引き起こされることを抑制でき、メモリセル部ａのＮＭＯＳトランジスタの動作電圧やコンダクタンス等の素子特性の変動を抑制することにより動作の安定化を図った不揮発性半導体記憶素子を提供することができる。
【００６１】
以上、本発明の例示的な実施の形態の不揮発性半導体記憶素子について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
【図面の簡単な説明】
【００６２】
【図１】実施の形態１の不揮発性半導体素子の構成を示す平面図である。
【図２】図１に示す不揮発性半導体素子の断面構造を示す図である。
【図３】本実施の形態の不揮発性半導体記憶素子の等価回路を示す図である。
【図４】実施の形態２の不揮発性半導体素子の構成を示す平面図である。
【図５】図４に示す不揮発性半導体素子の断面構造を示す図である。
【符号の説明】
【００６３】
１  半導体層
２  メモリセル用Ｐウェル層（Ｐウェル層）
３  ソースＮ＋層
４  ドレインＮ＋層
５ａ、５ｂ、５ｃ  ゲート酸化膜
６、６ａ、６ｂ、６ｃ  フローティングゲート
７ａ、７ｂ、７ｃ  サイドウォール
８  ＬＤＤ・Ｎ層
９  ウェルコンタクト用Ｐ＋層
１０ａ、１０ｂ、１０ｃ  フィールド酸化膜
２２  データ消去部用Ｎウェル層（Ｎウェル層）
２３  ソースＰ＋層
２４  ドレインＰ＋層
２９  ウェルコンタクト用Ｎ＋層
３２  コントロールゲート用Ｎウェル層（Ｎウェル層）
３３  コントロールゲートＰ＋層
３４  ウェルコンタクト用Ｎ＋層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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