(57)【要約】【課題】作製コスト及び作製時間が低減された、信頼性の高い半導体装置を作製すること。【解決手段】島状半導体膜を覆って絶縁膜を形成し、絶縁膜上に第１のゲート電極を形成し、第１のゲート電極をマスクとして絶縁膜をエッチングし第１のゲート電極と同じ幅のゲート絶縁膜を形成し、第１のゲート電極をマスクとして島状半導体膜に不純物元素を第１の濃度で添加し、金属膜を形成後加熱処理によりゲート絶縁膜に覆われていない領域にシリサイド領域を形成し、第１のゲート電極をエッチングし第１のゲート電極より幅の小さい第２のゲート電極を形成し、ゲート絶縁膜及び第２のゲート電極をマスクとして、島状半導体中に不純物元素を第１の濃度より小さい第２の濃度で添加し、島状半導体膜中に低濃度不純物領域、チャネル形成領域、及び高濃度不純物領域を形成する半導体装置の作製方法に関する。【選択図】図２
2008270306.tif 000002
【特許請求の範囲】
【請求項１】
絶縁表面上に、島状半導体膜、前記島状半導体膜を覆って絶縁膜、前記絶縁膜を覆って導電膜、前記導電膜の一部の上にマスクを形成し、
前記マスクを用いて、前記導電膜をエッチングして第１のゲート電極を形成し、
前記第１のゲート電極をマスクとして、前記絶縁膜をエッチングして、前記第１のゲート電極と同じ幅のゲート絶縁膜を形成し、
前記第１のゲート電極をマスクとして、前記島状半導体膜に一導電性を付与する不純物元素を第１の濃度で添加し、
前記島状半導体膜、前記ゲート絶縁膜、前記第１のゲート電極、前記マスクを覆って、金属膜を形成し、
加熱処理により、前記島状半導体膜の、前記ゲート絶縁膜に覆われていない領域と前記金属膜を反応させ、前記島状半導体膜中にシリサイド領域を形成し、
前記金属膜の未反応領域を除去後、前記マスクを用いて、前記第１のゲート電極をエッチングし、前記第１のゲート電極より幅の小さい第２のゲート電極を形成し、
前記マスクを除去後、前記ゲート絶縁膜及び前記第２のゲート電極をマスクとして、前記島状半導体中に前記一導電性を付与する不純物元素を前記第１の濃度より小さい第２の濃度で添加して、前記島状半導体膜中の前記ゲート絶縁膜と重なる領域に第１の低濃度不純物領域及び第２の低濃度不純物領域、前記第１及び第２の低濃度不純物領域の間にチャネル形成領域を形成することを特徴とする半導体装置の作製方法。
【請求項２】
請求項１において、
前記島状半導体膜中の前記シリサイド領域の下の領域に、高濃度不純物領域を形成することを特徴とする半導体装置の作製方法。
【請求項３】
絶縁表面上に、島状半導体膜、前記島状半導体膜を覆って絶縁膜、前記絶縁膜を覆って第１の導電膜、前記第１の導電膜を覆って第２の導電膜、前記第２の導電膜の一部の上に第１のマスクを形成し、
前記第１のマスクを用いて、前記第２の導電膜をエッチングして第１のゲート電極を形成し、
前記第１のゲート電極をマスクとして、前記第１の導電膜をエッチングして第２のゲート電極を形成し、
前記第１のゲート電極及び前記第２のゲート電極をマスクとして、前記島状半導体膜に、一導電性を付与する不純物元素を第１の濃度で添加し、
前記第１のマスク及び前記第１のゲート電極をエッチングして、前記第１のマスクより幅の小さい第２のマスク、及び、前記第１のゲート電極より幅の小さい第３のゲート電極を形成し、
前記第２のゲート電極をマスクとして、前記絶縁膜をエッチングして、前記第２のゲート電極と同じ幅のゲート絶縁膜を形成し、
前記第２のマスクを除去して、前記第２のゲート電極を露出させ、
前記島状半導体膜、前記ゲート絶縁膜、前記第２のゲート電極、前記第３のゲート電極を覆って、金属膜を形成し、
加熱処理により、前記島状半導体膜の、前記ゲート絶縁膜に覆われていない領域と前記金属膜を反応させ、前記島状半導体膜中にシリサイド領域を形成し、
前記金属膜の未反応領域を除去後、前記第３のゲート電極をマスクとして、前記第２のゲート電極をエッチングして、前記第３のゲート電極と同じ幅を有する第４のゲート電極を形成し、
前記ゲート絶縁膜、前記第３のゲート電極、及び、前記第４のゲート電極をマスクとして、前記島状半導体中に前記一導電性を付与する不純物元素を前記第１の濃度より小さい第２の濃度で添加して、前記島状半導体膜中の前記ゲート絶縁膜と重なる領域に第１の低濃度不純物領域及び第２の低濃度不純物領域、前記第１及び第２の低濃度不純物領域の間にチャネル形成領域を形成することを特徴とする半導体装置の作製方法。
【請求項４】
請求項３において、
前記島状半導体膜中の前記シリサイド領域の下の領域に、高濃度不純物領域を形成することを特徴とする半導体装置の作製方法。
【請求項５】
請求項１乃至請求項４のいずれか１項において、
前記金属膜は、ニッケル（Ｎｉ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、白金（Ｐｔ）、もしくはこれら元素のうち少なくとも２種類を含む合金でなる材料を含むことを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその作製方法に関する。
【背景技術】
【０００２】
集積回路のトランジスタの加工技術の微細化が進み、微細化を達成することで集積回路の高集積化、高性能化がなされている。微細化されたトランジスタには、サイドウォールと呼ばれるゲート電極側壁に形成される絶縁材料が、層間絶縁材料とは別に形成されている場合がある。
【０００３】
このサイドウォールが形成されるため、トランジスタにソース領域及びドレイン領域中にシリサイド形成した後のリーク電流の抑制が可能となる。またサイドウォールをマスクとして、トランジスタにソース領域及びドレイン領域とは別の低濃度不純物領域（ＬＤＤ領域）を形成することが可能となる（特許文献１参照）。
【０００４】
これにより、トランジスタの高性能化、高耐性化、短チャネル効果対策などが可能となっている。
【特許文献１】特開２００７−５９０４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
サイドウォールを形成するには、ゲート電極形成後にサイドウォールの材料となる絶縁膜を形成し、その後絶縁膜をエッチングする工程が必要となる。
【０００６】
サイドウォール作製工程が必要であると、作製にかかる時間も増え、作製コストも増大してしまう。従って、このサイドウォール作製工程を省略することができれば、半導体装置の作製工程短縮が可能となる。
【課題を解決するための手段】
【０００７】
本発明では、サイドウォールを形成しなくても、低濃度不純物領域（ＬＤＤ領域）を形成することができ、またリーク電流の抑制が可能となる。
【０００８】
本発明は、以下の半導体装置の作製方法に関するものである。
【０００９】
絶縁表面上に、島状半導体膜、前記島状半導体膜を覆って絶縁膜、前記絶縁膜を覆って導電膜、前記導電膜の一部の上にマスクを形成し、前記マスクを用いて、前記導電膜をエッチングして第１のゲート電極を形成し、前記第１のゲート電極をマスクとして、前記絶縁膜をエッチングして、前記第１のゲート電極と同じ幅のゲート絶縁膜を形成し、前記第１のゲート電極をマスクとして、前記島状半導体膜に一導電性を付与する不純物元素を第１の濃度で添加し、前記島状半導体膜、前記ゲート絶縁膜、前記第１のゲート電極、前記マスクを覆って、金属膜を形成し、加熱処理により、前記島状半導体膜の、前記ゲート絶縁膜に覆われていない領域と前記金属膜を反応させ、前記島状半導体膜中にシリサイド領域を形成し、前記金属膜の未反応領域を除去後、前記マスク用いて、前記第１のゲート電極をエッチングし、前記第１のゲート電極より幅の小さい第２のゲート電極を形成し、前記マスクを除去後、前記ゲート絶縁膜及び前記第２のゲート電極をマスクとして、前記島状半導体中に前記一導電性を付与する不純物元素を前記第１の濃度より小さい第２の濃度で添加して、前記島状半導体膜中の前記ゲート絶縁膜と重なる領域に第１の低濃度不純物領域及び第２の低濃度不純物領域、前記第１及び第２の低濃度不純物領域の間にチャネル形成領域を形成することを特徴とする半導体装置の作製方法に関するものである。
【００１０】
絶縁表面上に、島状半導体膜、前記島状半導体膜を覆って絶縁膜、前記絶縁膜を覆って第１の導電膜、前記第１の導電膜を覆って第２の導電膜、前記第２の導電膜の一部の上に第１のマスクを形成し、前記第１のマスクを用いて、前記第２の導電膜をエッチングして第１のゲート電極を形成し、前記第１のゲート電極をマスクとして、前記第１の導電膜をエッチングして第２のゲート電極を形成し、前記第１のゲート電極及び前記第２のゲート電極をマスクとして、前記島状半導体膜に、一導電性を付与する不純物元素を第１の濃度で添加し、前記第１のマスク及び前記第１のゲート電極をエッチングして、前記第１のマスクより幅の小さい第２のマスク、及び、前記第１のゲート電極より幅の小さい第３のゲート電極を形成し、前記第２のゲート電極をマスクとして、前記絶縁膜をエッチングして、前記第２のゲート電極と同じ幅のゲート絶縁膜を形成し、前記第２のマスクを除去して、前記第２のゲート電極を露出させ、前記島状半導体膜、前記ゲート絶縁膜、前記第２のゲート電極、前記第３のゲート電極を覆って、金属膜を形成し、加熱処理により、前記島状半導体膜の、前記ゲート絶縁膜に覆われていない領域と前記金属膜を反応させ、前記島状半導体膜中にシリサイド領域を形成し、前記金属膜の未反応領域を除去後、前記第３のゲート電極をマスクとして、前記第２のゲート電極をエッチングして、前記第３のゲート電極と同じ幅を有する第４のゲート電極を形成し、前記ゲート絶縁膜、前記第３のゲート電極、及び、前記第４のゲート電極をマスクとして、前記島状半導体中に前記一導電性を付与する不純物元素を前記第１の濃度より小さい第２の濃度で添加して、前記島状半導体膜中の前記ゲート絶縁膜と重なる領域に第１の低濃度不純物領域及び第２の低濃度不純物領域、前記第１及び第２の低濃度不純物領域の間にチャネル形成領域を形成することを特徴とする半導体装置の作製方法に関するものである。
【００１１】
本発明において、前記島状半導体膜中の前記シリサイド領域の下の領域に、高濃度不純物領域を形成する。
【００１２】
本発明において、前記金属膜は、ニッケル（Ｎｉ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、白金（Ｐｔ）、もしくはこれら元素のうち少なくとも２種類を含む合金でなる材料を有する。
【発明の効果】
【００１３】
本発明により、サイドウォールを形成せず、ゲート絶縁膜をサイドウォールの代わりに用いることで、半導体装置の作製工程を少なくすることができ、作製コスト及び作製にかかる時間を抑制することができる。
【発明を実施するための最良の形態】
【００１４】
［実施の形態１］
本実施の形態を、図３（Ａ）〜図３（Ｈ）、図４（Ａ）〜図４（Ｄ）を用いて以下に説明する。
【００１５】
まず、基板１０１上に下地絶縁膜１０２を１００〜３００ｎｍ形成する。基板１０１としてはガラス基板、石英基板、プラスティック基板、セラミックス基板等の絶縁性基板、金属基板、半導体基板等を用いることができる。
【００１６】
下地絶縁膜１０２は、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、窒素を含む酸化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、酸素を含む窒化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜の単層構造、またはこれらの積層構造を用いることができる。特に、基板からの汚染が懸念される場合には、下地絶縁膜１０２を形成するのが好ましい。なお、基板１０１からの汚染が懸念されない場合や、下地絶縁膜１０２を形成する必要がない場合は、下地絶縁膜１０２を形成しなくてもよく、基板１０１の絶縁表面上に後述する半導体膜を形成する。
【００１７】
続いて、半導体膜を１０〜１００ｎｍ形成する。半導体膜の材料は薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ（ＴＦＴ））に求められる特性に応じて選択することができ、珪素（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、炭化珪素（ＳｉＣ）のいずれでも良い。半導体膜としては、非晶質半導体膜または微結晶半導体膜を形成し、エキシマレーザ等を用いたレーザ結晶化法により結晶化した結晶性半導体膜を用いるのが好ましい。微結晶半導体膜は、ＳｉＨ４等の珪化物をグロー放電分解することにより得ることができる。珪化物を水素又はフッ素の希ガス元素とで希釈して用いることにより、微結晶半導体膜の形成を容易なものとすることができる。
【００１８】
また、結晶化技術としてはハロゲンランプを用いたラピッドサーマルアニール法（ＲＴＡ法）や、加熱炉を使用して結晶化する技術を適用することも可能である。さらに、非晶質半導体膜にニッケル等の金属元素を添加し、添加された金属を結晶核として固相成長させる方法を用いても良い。
【００１９】
次に半導体膜をフォトリソ技術を用いてエッチングにより加工し、島状半導体膜１０３を形成する。島状半導体膜１０３を覆うように、ゲート絶縁膜の材料となる絶縁膜１０４を１〜２００ｎｍ、好ましくは５〜５０ｎｍ形成する。
【００２０】
絶縁膜１０４としてはＣＶＤ法やスパッタ法により、酸化珪素（ＳｉＯｘ）膜、窒化珪素（ＳｉＮｘ）膜、窒素を含む酸化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）膜、酸素を含む窒化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）膜などのいずれか１つの単層構造、あるいはこれらの膜を適宜組み合わせて積層構造としてもよい。本実施形態では、絶縁膜１０４は、酸素を含む窒化珪素膜及び窒素を含む酸化珪素膜の積層構造とする。
【００２１】
続いて、絶縁膜１０４上にゲート電極の材料膜となる導電膜１０６を形成する。導電膜１０６としては、例えば、クロム（Ｃｒ）、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）等を用いることができる。
【００２２】
続いて、導電膜１０６上に絶縁膜、例えば無機絶縁膜、より具体的には酸化珪素膜を形成し、エッチングしてマスク１０７を形成する（図３（Ａ）参照）。
【００２３】
続いて、マスク１０７をマスクとしてエッチングを行い、ゲート電極１０８を形成する（図３（Ｂ）参照）。
【００２４】
ゲート電極１０８を形成するエッチングは、ドライエッチングで行うことができ、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いて行うことが出来る。
【００２５】
続いて、ゲート電極１０８をマスクとして、絶縁膜１０４をエッチングしてゲート絶縁膜１０５を形成する。絶縁膜１０４のエッチング条件では、塩素ガス系もしくはフッ素ガス系の単一ガスもしくは混合ガス系にてエッチングを行えば良い。絶縁膜１０４のエッチングでは、ゲート電極１０８をマスクとして絶縁膜１０４をエッチングすることで、ゲート絶縁膜１０５を形成する。そのためゲート絶縁膜１０５とゲート電極１０８の幅は同じとなる。このとき島状半導体膜１０３のうち、ゲート絶縁膜１０５に覆われていない領域は露出される。
【００２６】
また、マスク１０７及びゲート電極１０８をマスクとして、島状半導体膜１０３に一導電性を付与する不純物元素１５６を第１の濃度で添加して、島状半導体膜１０３中に不純物領域１５３（１５３ａ及び１５３ｂ）を形成する（図３（Ｃ）参照）。なお不純物元素１５６の添加は、ゲート電極１０８を形成後で絶縁膜１０４をエッチングする前（図３（Ｂ）の工程）に行ってもよい。さらに、島状半導体膜１０３に不純物元素１５６を第１の濃度で添加する工程は、図３（Ｅ）及び図３（Ｇ）に示す金属膜１４１を成膜した後、加熱処理によってシリサイド領域１４２を形成した後、図３（Ｆ）及び図３（Ｈ）に示すゲート電極１０８をエッチングしてゲート電極１４３を形成した後に行ってもよい。
【００２７】
次に、島状半導体膜１０３の露出した領域の表面に形成された自然酸化膜を除去し、その後金属膜１４１を成膜する（図３（Ｄ）参照）。金属膜１４１は島状半導体膜１０３と反応してシリサイドを形成する材料でなる。金属膜１４１としては、例えばニッケル（Ｎｉ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、白金（Ｐｔ）、もしくはこれら元素のうち少なくとも２種類を含む合金を有する材料を用いればよい。
【００２８】
金属膜１４１を成膜した後、加熱処理によってシリサイド領域１４２（１４２ａ及び１４２ｂ）を形成する。加熱処理はＲＴＡやファーネスアニール等を用いることができる。このとき、金属膜１４１の膜厚、加熱温度、加熱時間を制御することにより、図３（Ｅ）または図３（Ｇ）のどちらかの構成となる。図３（Ｅ）は、シリサイド領域１４２ａ及び１４２ｂが、島状半導体膜１０３の露出した領域の表層に形成されているが、図３（Ｇ）では、シリサイド領域１４２ａ及び１４２ｂが、島状半導体膜１０３の深さ方向において、島状半導体膜１０３の露出した領域の、底面にまで形成されている。例えば、金属膜１４１が島状半導体膜１０３の膜厚の半分以上の膜厚となるように成膜するとか、加熱温度をより高温にするとか、加熱時間をより長くするという手法により、図３（Ｇ）の構成を得ることができる。
【００２９】
次に未反応の金属膜１４１を除去する（図３（Ｅ）及び図３（Ｇ）参照）。除去するに用いるエッチャントは溶液を用いれば良い。
【００３０】
次いで、マスク１０７をマスクとして、ゲート電極１０８をエッチングする。この時、ゲート電極１０８はゲート電極１４３に形成される（図３（Ｆ）または図３（Ｈ）参照）。ゲート電極１４３の幅は、ゲート絶縁膜１０５の幅よりも短くなるように形成する。これによりゲート絶縁膜１０５の一部の領域が露出される。
【００３１】
ゲート電極１４３形成後、マスク１０７は除去される。
【００３２】
次に、島状半導体膜１０３に一導電性を付与する不純物元素１４８を第１の濃度より小さい第２の濃度で添加する（図４（Ａ）または図４（Ｃ））。不純物元素１４８は、不純物元素１５６と同じ導電型を付与する不純物元素であるが、不純物元素１４８と不純物元素１５６は同じ元素であっても違う元素であってもよい。ゲート電極１４３をマスクとして、ゲート絶縁膜１０５を通過させて島状半導体膜１０３に不純物元素１４８を添加し、島状半導体膜１０３中のゲート絶縁膜１０５と重なる領域に、低濃度不純物領域（ＬＤＤ領域ともいう）１４９（１４９ａ及び１４９ｂ）を形成する。
また島状半導体膜１０３のゲート絶縁膜１０５と重なっていない領域に、ソース領域及びドレイン領域である高濃度不純物領域１５０（１５０ａ及び１５０ｂ）が形成される。
【００３３】
また低濃度不純物領域１４９ａ及び１４９ｂの間に、チャネル形成領域１５５も形成される。低濃度不純物領域１４９ａ及び１４９ｂの元素濃度は１×１０１６〜１×１０２０ａｔｏｍｓ／ｃｍ３（好ましくは１×１０１６〜５×１０１８ａｔｏｍｓ／ｃｍ３）とする。不純物元素１４８の添加法としてはイオンドーピング法、イオン注入法を用いることができる。例えばＰ型の半導体を作製する際には不純物元素として、ボロン（Ｂ）、ガリウム（Ｇａ）等を用い、Ｎ型の半導体を作製する際にはリン（Ｐ）、砒素（Ａｓ）等を用いる。
【００３４】
また図示されていないが、図４（Ｃ）のシリサイド領域１４２ａ及び１４２ｂにも、高濃度不純物領域１５０ａ及び１５０ｂと同じ量の不純物元素１４８が含まれており、シリサイド領域１４２ａ及び１４２ｂが、ソース領域及びドレイン領域となる。
【００３５】
その後、層間絶縁膜１５１を形成する（図４（Ｂ）及び図４（Ｄ）参照）。層間絶縁膜１５１は有機材料もしくは無機材料を用いて形成する。層間絶縁膜１５１は単層構造でも良いし、積層構造でも良い。層間絶縁膜１５１に、シリサイド領域１４２ａ及び１４２ｂを露出するためのコンタクトホールをエッチングにより形成する。次にコンタクトホールを充填するように導電膜を形成し、エッチングして配線１５２（１５２ａ及び１５２ｂ）を形成する。
【００３６】
配線１５２ａは、シリサイド領域１４２ａと電気的に接続されており、配線１５２ｂは、シリサイド領域１４２ｂと電気的に接続されている。
【００３７】
なお、層間絶縁膜１５１を形成する前、または層間絶縁膜１５１が積層なら１層目もしくは２層目の層を形成した後に、低濃度不純物領域１４９ａ及び１４９ｂ、並びに、高濃度不純物領域１５０ａ及び１５０ｂの熱活性化を行っても良い。活性化はレーザ光照射、ＲＴＡ、炉を用いた加熱処理などの方法を用いることができる。
【００３８】
また層間絶縁膜１５１の下に、窒化珪素を用いてパッシベーション膜を形成してもよい。
【００３９】
また、本実施の形態のＴＦＴは、シリサイド領域１４２により配線１５２と電気的に接続しているため、上記不純物領域の活性化の工程は省くこともできる。
【００４０】
以上より、本実施形態で作製したＴＦＴを含む半導体装置は、サイドウォールを形成しなくても、ゲート絶縁膜１０５を利用することで、非常にＬＤＤ長の短いＬＤＤ領域（低濃度不純物領域１４９）を有することができ、微細化された半導体装置においても、高信頼性で劣化の少ない半導体装置を実現できる。また、配線１５２に接続される領域がシリサイド領域１４２のため、微細化されたＴＦＴにおいても所望のオン電流を確保できる半導体装置を実現できる。
【００４１】
［実施の形態２］
本実施の形態を、図１（Ａ）〜図１（Ｅ）、図２（Ａ）〜図２（Ｉ）を用いて以下に説明する。
【００４２】
まず、基板１１１上に下地絶縁膜１１２を１００〜３００ｎｍ形成する。基板１１１としては、実施の形態１の基板１０１と同様のものを用いればよい。また下地絶縁膜１１２は、実施の形態１の下地絶縁膜１０２と同様のものを用いればよい。
【００４３】
続いて、実施の形態１と同様の工程を用いて、島状半導体膜１１３を形成する。島状半導体膜１１３を覆うように、ゲート絶縁膜の材料となる絶縁膜１１４を１〜２００ｎｍ、好ましくは５〜５０ｎｍ形成する。絶縁膜１１４は、絶縁膜１０４と同様の材料及び同様の作製工程により形成すればよい。
【００４４】
続いて、絶縁膜１１４上に第１の導電膜１１５及び第２の導電膜１１６を形成する。まず、第１の導電膜１１５を５〜５０ｎｍ形成する。第１の導電膜１１５の材料としては、アルミニウム（Ａｌ）、銅（Ｃｕ）、アルミニウム又は銅を主成分とする層、クロム（Ｃｒ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）等を用いることができる。
【００４５】
第１の導電膜１１５上に第２の導電膜１１６を１５０〜５００ｎｍ形成する。第２の導電膜１１６としては、例えば、クロム（Ｃｒ）層、タンタル（Ｔａ）層、タングステン（Ｗ）層、チタン（Ｔｉ）層、アルミニウム（Ａｌ）層等を用いることができる。ただし、第１の導電膜１１５と第２の導電膜１１６は互いのエッチングにおいて選択比の取れる組み合わせにしなければならない。選択比の取れる第１の導電膜１１５と第２の導電膜１１６の組み合わせとして例えば、ＡｌとＴａ、ＡｌとＴｉ、ＴａＮとＷを用いることができる。
【００４６】
続いて、第２の導電膜１１６上にフォトマスクを用い、フォトリソグラフィ技術を使用して第１のレジスト１１７を形成する（図１（Ａ）参照）。第１のレジスト１１７は側面にテーパー角を有する形状で形成しても良い。第１のレジスト１１７がテーパー角を有することで、次の第１のエッチングにおいてテーパー角θを有するゲート電極１１８を形成することができる。また、第１のレジスト１１７側面にテーパー角を持たせることで、第１のエッチングにおける反応生成物が第１のレジスト１１７の側面に付着し、成長するのを抑えることができる。さらに第１のレジスト１１７を熱処理することで、断面形状が左右対称で、レジストの両側面において同一のテーパー角を有する第１のレジスト１１７を形成しても良い。
【００４７】
続いて、第１のレジスト１１７をマスクとして第１のエッチングを行う（図１（Ｂ）参照）。第１のエッチングでは第２の導電膜１１６をエッチングし、ゲート電極１１８を形成する。このとき、第１の導電膜１１５をエッチングしないように、第１の導電膜１１５に対し選択比の高いエッチング条件でエッチングすることが好ましい。なお、第１のレジスト１１７もエッチングされ第２のレジスト１１９になる。但し、図面上では第１のレジスト１１７から第２のレジスト１１９への後退幅を図示していない。このときゲート電極１１８の側面が有するテーパー角θは８０°≦θ≦９０°であり、ほぼ垂直なテーパー角を有する。
【００４８】
本実施の形態では、第１のエッチングにおいて、エッチングガスとしてＣｌ２、ＳＦ６、Ｏ２の混合ガスを用いる。
【００４９】
続いてゲート電極１１８をマスクにして、第１の導電膜１１５に第２のエッチングをする。第２のエッチングにより、第１の導電膜１１５からゲート電極１２０を形成する。このとき、絶縁膜１１４をエッチングしないように、絶縁膜１１４に対し選択比の高いエッチング条件でエッチングすることが好ましい。エッチングガスはＣｌ２である。なお、第２のレジスト１１９もエッチングされ後退し、第３のレジスト１２１になるが、その後退している様子は図示していない。
【００５０】
またゲート電極１１８とゲート電極１２０をマスクとして、島状半導体膜１１３に一導電性を付与する不純物元素１２８を第１の濃度で添加して、島状半導体膜１１３中に、不純物領域１３６（１３６ａ及び１３６ｂ）を形成する（図１（Ｃ）参照）。
【００５１】
次に、第３のレジスト１２１を後退させる第３のエッチングを行う。エッチングガスはＣｌ２、ＳＦ６、Ｏ２の混合ガスとする。これと同時に後退する第３のレジスト１２１をマスクとして、ゲート電極１１８のチャネル長方向の長さを短くし、ゲート電極１２２を形成する。なお、後退した第３のレジスト１２１は第４のレジスト１２３となる（図１（Ｄ）参照）。その後、第４のレジスト１２３を除去してゲート電極１２２を露出させる。
【００５２】
第３のエッチングにおいて、エッチングガスはＣｌ２、ＳＦ６、Ｏ２の混合ガスとしても良い。ゲート電極１１８がタングステン（Ｗ）であった場合、この条件で行うと、ゲート電極１１８であるタングステンの、絶縁膜１１４に対するエッチング選択比が高くなり、第３のエッチング時において、絶縁膜１１４がエッチングされるのを抑えることができる。
【００５３】
上記第３のエッチングでは、ゲート電極１２２の側面がエッチングされやすい。ゲート電極１２２側面がエッチングされると、上面や底面のゲート長（チャネル長方向の長さ）よりも中腹部のゲート長が短くなり、ゲート電極１２２の断面は中腹部でくびれた形状になる。そうなると、ゲート電極１２２上に成膜する層のカバレッジが悪くなり、断線が生じやすくなる。また、ＬＤＤ領域を形成するときのドーピングマスクとしてゲート電極１２２が使われるため、ＬＤＤ長の制御が難しくなる。このサイドエッチングは、レジストのエッチングレートに対してゲート電極１２２のエッチングレートが速いため起こる現象である。そのため、本実施形態では、試料ステージ温度を−１０℃以下の低温にして、ゲート電極１２２のエッチングレートを下げることで、サイドエッチングを抑えることができた。
【００５４】
以上の工程により、幅が異なる二層のゲート電極層からなるゲート電極を得る。本発明のゲート電極構造は、エッチング時のレジスト後退幅を利用して形成される。具体的には、第３のエッチング時における第３のレジスト１２１から第４のレジスト１２３への後退幅が、ゲート電極１１８のゲート長とゲート電極１２２のゲート長との差になっている。または第２及び第３のエッチング時におけるレジスト後退幅を合わせたもの、つまり第２のレジスト１１９から第４のレジスト１２３への後退幅が、ゲート電極１２０のゲート長とゲート電極１２２のゲート長との差になっている。
【００５５】
本発明のゲート電極の作製方法では、ゲート電極１２０のゲート長とゲート電極１２２のゲート長の差（Ｌｏｖ長）を、２０〜２００ｎｍにすることができ、非常に微細なゲート電極構造を形成することが可能である。
【００５６】
本実施の形態の第１〜第３エッチングは、ドライエッチングで行うことができ、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いて行うことが出来る。
【００５７】
続いて、第４のエッチングを行う。（図１（Ｅ）参照）。第４のエッチング条件では、塩素ガス系もしくはフッ素ガス系の単一ガスもしくは混合ガス系にてエッチングを行えば良い。この第４のエッチングでは、ゲート電極１２０をマスクとして絶縁膜１１４をエッチングすることでゲート絶縁膜１２４を形成する。このとき島状半導体膜１０３のうち、ゲート絶縁膜１２４に覆われていない領域は露出される。その後第４のレジストを除去する。
【００５８】
次に、島状半導体膜１１３の露出した領域の表面に形成された自然酸化膜を除去し、その後金属膜１２５を成膜する（図２（Ａ）参照）。金属膜１２５は、島状半導体膜１１３と反応してシリサイドを形成する材料でなる。金属膜１２５の材料としては、例えばニッケル（Ｎｉ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、白金（Ｐｔ）、もしくはこれら元素のうち少なくとも２種類を含む合金を有する材料等がある。
【００５９】
金属膜１２５を成膜した後、加熱処理によって、島状半導体膜１１３中にシリサイド領域１２６（１２６ａ及び１２６ｂ）を形成する。加熱処理はＲＴＡやファーネスアニール等を用いることができる。図２（Ｂ）は、シリサイド領域１２６ａ及び１２６ｂが、島状半導体膜１１３の露出した領域の表層に形成されているが、図２（Ｆ）では、シリサイド領域１２６ａ及び１２６ｂが、島状半導体膜１１３の深さ方向において、島状半導体膜１１３の露出した領域の、底面にまで形成されている。このとき、金属膜１２５の膜厚、加熱温度、加熱時間を制御することにより、図２（Ｂ）または図２（Ｆ）のどちらかの構成となる。例えば、金属膜１２５が島状半導体膜１１３の膜厚の半分以上の膜厚となるように成膜するとか、加熱温度をより高温にするとか、加熱時間をより長くするという手法により、図２（Ｆ）の構成を得ることができる。
【００６０】
次に未反応の金属膜１２５を除去する（図２（Ｂ）及び図２（Ｆ）参照）。除去するに用いるエッチャントは溶液を用いれば良い。
【００６１】
続いてゲート電極１２２をマスクとして、ゲート電極１２０をエッチングする。エッチングガスは、Ｃｌ２の単体ガス、またはＣｌ２、ＣＦ４の混合ガス、またはＮＦ３、ＳｉＣｌ４の混合ガスを用いれば良い。この時、ゲート電極１２０は、ゲート電極１２２と同じ幅を有するゲート電極１２７に形成される（図１（Ｃ）または図１（Ｇ）参照）。
【００６２】
次に、島状半導体膜１１３に一導電性を付与する不純物元素１３３を第１の濃度より小さい第２の濃度で添加する（図２（Ｄ）または図２（Ｈ）参照）。不純物元素１３３及び不純物元素１２８は、同じ導電性を付与する不純物元素であるが、不純物元素１３３及び不純物元素１２８は、同じ元素であっても違う元素であってもよい。ゲート電極１２２およびゲート電極１２７をマスクとして、ゲート絶縁膜１２４を通過させて島状半導体膜１１３に不純物元素１２８を添加しし、島状半導体膜１１３中のゲート絶縁膜１２４と重なる領域に、低濃度不純物領域１２９（１２９ａ及び１２９ｂ）を形成する。
【００６３】
また島状半導体膜１１３中のゲート絶縁膜１２４と重ならない領域に、ソース領域及びドレイン領域である高濃度不純物領域１３０（１３０ａ及び１３０ｂ）が形成される。また低濃度不純物領域１２９ａ及び１２９ｂとの間に、チャネル形成領域１３５も形成される。
【００６４】
また図示されていないが、図２（Ｈ）のシリサイド領域１２６ａ及び１２６ｂにも、高濃度不純物領域１３０ａ及び１３０ｂと同じ量の不純物元素１２８が含まれており、シリサイド領域１２６ａ及び１２６ｂが、ソース領域及びドレイン領域となる。
【００６５】
低濃度不純物領域１２９ａ及び１２９ｂの元素濃度は１×１０１６〜１×１０２０ａｔｏｍｓ／ｃｍ３（好ましくは１×１０１６〜５×１０１８ａｔｏｍｓ／ｃｍ３）とする。不純物元素１２８の添加方としてはイオンドーピング法、イオン注入法を用いることができる。例えばＰ型の半導体を作製する際には不純物元素として、ボロン（Ｂ）、ガリウム（Ｇａ）等を用い、Ｎ型の半導体を作製する際にはリン（Ｐ）、砒素（Ａｓ）等を用いる。
【００６６】
その後、層間絶縁膜１３１を形成する。層間絶縁膜１３１は有機材料もしくは無機材料を用いて形成する。層間絶縁膜１３１は単層構造でも良いし、積層構造でも良い。層間絶縁膜１３１に、シリサイド領域１２６を露出するためのコンタクトホールをエッチングにより形成する。次にコンタクトホールを充填するように導電膜を形成し、エッチングして配線１３２（１３２ａ及び１３２ｂ）を形成する。
【００６７】
配線１３２ａは、シリサイド領域１２６ａに電気的に接続され、配線１３２ｂは、シリサイド領域１２６ｂに電気的に接続されている（図２（Ｅ）及び図２（Ｉ）参照）。
【００６８】
なお、層間絶縁膜１３１を形成する前、または層間絶縁膜１３１が積層なら１層目もしくは２層目の層を形成した後に、低濃度不純物領域１２９ａ及び１２９ｂ、並びに、高濃度不純物領域１３０ａ及び１３０ｂの熱活性化を行っても良い。活性化はレーザ光照射、ＲＴＡ、炉を用いた加熱処理などの方法を用いることができる。
【００６９】
また、本実施の形態のＴＦＴは、シリサイド領域１２６により配線１３２と電気的に接続しているため、上記不純物領域の活性化の工程は省くこともできる。
【００７０】
また層間絶縁膜１３１の下に、窒化珪素を用いてパッシベーション膜を形成してもよい。
【００７１】
以上より、本実施の形態で作製したＴＦＴを含む半導体装置は、サイドウォールを形成せずに、非常にＬＤＤ長の短いＬＤＤ領域を有することができ、微細化された半導体装置においても、高信頼性で劣化の少ない半導体装置を実現できる。また、シリサイド領域１２６を形成することにより、微細化されたＴＦＴにおいても所望のオン電流を確保できる半導体装置を実現できる。
【００７２】
［実施の形態３］
本実施の形態を、図５（Ａ）〜図５（Ｈ）を用いて以下に説明する。
【００７３】
まず実施の形態１に基づいて、図３（Ｅ）及び図３（Ｇ）までの作製工程を行う。
【００７４】
次いで島状半導体膜１０３に一導電性を付与する不純物元素１６９を第１の濃度で添加する（図５（Ａ）及び図５（Ｅ）参照）。これにより島状半導体膜１０３中に、不純物領域１６８（１６８ａ及び１６８ｂ）が形成される。
【００７５】
その後、ゲート電極１０８を等方性エッチングによりエッチングし、ゲート電極１６１を得る（図５（Ｂ）及び図５（Ｆ）参照）。ゲート電極１６１の幅は、ゲート絶縁膜１０５の幅より小さいものとなる。
【００７６】
次いで、島状半導体膜１０３に、一導電性を付与する不純物元素１６２を第１の濃度より小さい第２の濃度で添加する。不純物元素１６２は、不純物元素１２８や１４８と同様のものを用いればよい。不純物元素１６９及び不純物元素１６２は同じ導電型を付与する不純物元素であるが、不純物元素１６９及び不純物元素１６２は同じ元素であっても違う元素であってもよい。
【００７７】
図５（Ｃ）においては、島状半導体膜１０３中のゲート電極１６１と重なる領域には、チャネル形成領域１６３が形成される。また島状半導体膜１０３中の、ゲート電極１６１と重ならずゲート絶縁膜１０５の下の領域には、ゲート絶縁膜１０５を通って不純物元素１６２が添加され、低濃度不純物領域１６４（１６４ａ及び１６４ｂ）が形成される。チャネル形成領域１６３は、低濃度不純物領域１６４ａ及び１６４ｂの間に設けられる。
【００７８】
また、島状半導体膜１０３中の、ゲート電極１６１及びゲート絶縁膜１０５に重ならない領域には、ソース領域及びドレイン領域である高濃度不純物領域１６５（１６５ａ及び１６５ｂ）が形成される。
【００７９】
図５（Ｇ）においては、シリサイド領域１４２ａ及び１４２ｂにも、高濃度不純物領域１６５ａ及び１６５ｂと同じ量の不純物元素１６２が含まれており、シリサイド領域１２６ａ及び１２６ｂが、ソース領域及びドレイン領域となる。
【００８０】
次いで、実施の形態１及び実施の形態２と同様に、層間絶縁膜１６７を形成し、配線１６６（１６６ａ及び１６６ｂ）を形成する。層間絶縁膜１６７は、層間絶縁膜１３１や１５１と同様の材料を用いて形成すればよい。また配線１６６は、配線１３２や１５２と同様に形成すればよい。また不純物元素領域の活性化も、実施の形態１及び実施の形態２と同様に行えばよい。また不純物領域の活性化は省略してもよい。
【００８１】
また層間絶縁膜１６７の下に、窒化珪素を用いてパッシベーション膜を形成してもよい。
【００８２】
配線１６６ａは、シリサイド領域１４２ａに電気的に接続され、配線１６６ｂは、シリサイド領域１４２ｂに電気的に接続されている（図５（Ｄ）及び図５（Ｈ）参照）。
【００８３】
以上より、本実施の形態で作製したＴＦＴを含む半導体装置は、サイドウォールを形成せずに、非常にＬＤＤ長の短いＬＤＤ領域を有することができ、微細化された半導体装置においても、高信頼性で劣化の少ない半導体装置を実現できる。また、シリサイド領域１４２を形成することにより、微細化されたＴＦＴにおいても所望のオン電流を確保できる半導体装置を実現できる。
【００８４】
［実施の形態４］
本実施の形態では、無線交信可能な半導体装置において、実施の形態１〜実施の形態２を用いた場合について、図６、図７（Ａ）〜図７（Ｂ）を用いて説明する。
【００８５】
図６に示すように、本実施の形態の無線交信可能な半導体装置２００は、演算処理回路２０１、記憶回路２０２、アンテナ２０３、電源回路２０４、復調回路２０５、変調回路２０６を有する。無線交信可能な半導体装置２００は、アンテナ２０３と電源回路２０４を必須の構成要素としており、他の要素は、無線交信可能な半導体装置２００の用途に従って、適宜設けられる。
【００８６】
本発明のＴＦＴは、演算処理回路２０１、記憶回路２０２、電源回路２０４、復調回路２０５、変調回路２０６に適用可能である。
【００８７】
演算処理回路２０１は、復調回路２０５から入力される信号に基づき、命令の解析、記憶回路２０２の制御、外部に送信するデータの変調回路２０６への出力などを行う。
【００８８】
記憶回路２０２は、記憶素子を含む回路と、データの書き込みやデータの読み出しを行う制御回路を有する。記憶回路２０２には、少なくとも、半導体装置自体の個体識別番号が記憶されている。個体識別番号は、他の半導体装置と区別するために用いられる。また、記憶回路２０２は、実施の形態１または実施の形態２で述べた記憶素子を用いて形成すればよい。
【００８９】
アンテナ２０３は、リーダ／ライタ２０７から供給された搬送波を、交流の電気信号に変換する。また、変調回路２０６により、負荷変調が加えられる。電源回路２０４は、アンテナ２０３が変換した交流の電気信号を用いて電源電圧を生成し、各回路に電源電圧を供給する。
【００９０】
復調回路２０５は、アンテナ２０３が変換した交流の電気信号を復調し、復調した信号を、演算処理回路２０１に供給する。変調回路２０６は、演算処理回路２０１から供給される信号に基づき、アンテナ２０３に負荷変調を加える。
【００９１】
リーダ／ライタ２０７は、アンテナ２０３に加えられた負荷変調を、搬送波として受信する。また、リーダ／ライタ２０７は、搬送波を無線交信可能な半導体装置２００に送信する。なお、搬送波とは、リーダ／ライタ２０７が送受信する電磁波であり、リーダ／ライタ２０７は変調回路２０６により変調された搬送波を受信する。
【００９２】
図７（Ａ）に示すのは記憶素子をマトリクス状に配置した記憶回路２０２の構成の一例である。記憶回路２０２上にメモリセル１０２１がマトリクス状に設けられたメモリセルアレイ１０２３、カラムデコーダ１０２５と読み出し回路１０２６とセレクタ１０２７を有するビット線駆動回路１０２４、ロウデコーダ１０３０とレベルシフタ１０３１を有するワード線駆動回路１０２９、書き込み回路等を有し外部とのやりとりを行うインターフェース１０２８を有している。なお、ここで示す記憶回路２０２の構成はあくまで一例であり、センスアンプ、出力回路、バッファ等の他の回路を有していてもよいし、書き込み回路をビット線駆動回路に設けてもよい。
【００９３】
メモリセル１０２１は、ワード線Ｗｙ（１≦ｙ≦ｎ）を構成する第１の配線と、ビット線Ｂｘ（１≦ｘ≦ｍ）を構成する第２の配線と、ＴＦＴ１０３２と、記憶素子１０３３とを有する。
【００９４】
次に、本発明のメモリセルへの書き込み及び読み込み動作について、図７（Ｂ）を参照しながら説明する。なお、ここではメモリセルに「０」が書き込まれた状態を第２の状態、「１」が書き込まれた状態を第１の状態とする。
【００９５】
まず、メモリセル１０２１に「０」を書き込むための回路動作の一例を述べる。書き込み処理は、メモリセル１０２１のワード線Ｗ０を選択し、ビット線Ｂ０に電流を流すことで行われる。つまり、書き込みを行いたいメモリセルをワード線Ｗ０により選択し、記憶素子１０３３が第１の状態から第２の状態へ移行し、絶縁させることが可能な電圧をかければよい。例えば、この電圧を１０Ｖとする。このとき、他のメモリセル内の記憶素子５０６、記憶素子５０７及び記憶素子５０８に書き込みが行われることを防止するためにＴＦＴ５０２、ＴＦＴ５０３及びＴＦＴ５０４をオフにする。例えばワード線Ｗ１及びビット線Ｂ１は０Ｖとしておくとよい。ワード線Ｗ０のみが選択された状態で、ビット線Ｂ０に、記憶素子１０３３を第１の状態から第２の状態へと移行するのに十分な電圧をかけることで、記憶素子１０３３に「０」が書き込まれた状態にすることができる。
【００９６】
次に、メモリセル１０２１の読み出し操作の例を示す。読み出し操作は、メモリセル１０２１の記憶素子１０３３に「１」が書き込まれた第１の状態であるか、「０」が書き込まれた第２の状態であるかを判別すればよい。例えば、メモリセル１０２１に「０」が書き込まれている状態であるか、「１」が書き込まれている状態であるかを読み出す場合について説明する。記憶素子１０３３は「０」が書き込まれた状態、つまり、絶縁状態である。ワード線Ｗ０を選択してＴＦＴ１０３２をオンにする。ここで、ＴＦＴ１０３２がオンの状態でビット線Ｂ０に所定の電圧以上の電圧をかける。ここでは、所定の電圧を５Ｖとする。このとき、記憶素子１０３３が第１の状態、つまり、絶縁されていない状態であれば、電流はメモリセル１０２１内の接地している配線へと流れてしまい、ビット線Ｂ０の電圧は０Ｖになる。逆に、記憶素子１０３３が第２の状態、つまり、絶縁状態であれば、電流はメモリセル１０２１内の接地している配線に流れてしまうことなく、ビット線Ｂ０の電圧は５Ｖで維持される。このように、ビット線の電圧により「０」が書き込まれているか、「１」が書き込まれているかを判別することができる。
【００９７】
例えば、図７（Ｂ）に示される、ＴＦＴ１０３２、ＴＦＴ５０３、ＴＦＴ５０２、ＴＦＴ５０４を、それぞれ、実施の形態１の図４（Ｂ）あるいは図４（Ｄ）に示すＴＦＴ、実施の形態２の図２（Ｅ）あるいは図２（Ｉ）に示すＴＦＴ、実施の形態３の図５（Ｄ）あるいは図５（Ｈ）に示すＴＦＴのいずれかを用いることが可能である。
【００９８】
以上のようにして、本発明のＴＦＴは無線交信可能な半導体装置に適用することが可能である。
【００９９】
［実施の形態５］
実施の形態４に基づいて作製された、無線交信可能な半導体装置２００は、電磁波の送信と受信ができるという機能を活用して、様々な物品やシステムに用いることができる。物品とは、例えば、鍵（図８（Ａ）参照）、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図８（Ｂ）参照）、書籍類、容器類（シャーレ等、図８（Ｃ）参照）、包装用容器類（包装紙やボトル等、図８（Ｅ）及び図８（Ｆ）参照）、記録媒体（ディスクやビデオテープ等）、乗物類（自転車等）、装身具（鞄や眼鏡等、図８（Ｄ）参照）、食品類、衣類、生活用品類、電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、携帯端末等）等である。
【０１００】
本発明を適用して作製された、無線交信可能な半導体装置２００は、上記のような様々な形状の物品の表面に貼り付けたり、埋め込んだりして、固定される。また、システムとは、物品管理システム、認証機能システム、流通システム等であり、本発明の半導体装置を用いることにより、システムの高機能化、多機能化、高付加価値化を図ることができる。
【図面の簡単な説明】
【０１０１】
【図１】本発明の半導体装置の作製工程を示す断面図。
【図２】本発明の半導体装置の作製工程を示す断面図。
【図３】本発明の半導体装置の作製工程を示す断面図。
【図４】本発明の半導体装置の作製工程を示す断面図。
【図５】本発明の半導体装置の作製工程を示す断面図。
【図６】本発明の半導体装置を利用した一形態を示す図。
【図７】本発明のＴＦＴを搭載した半導体装置を示す回路図。
【図８】本発明の半導体装置の搭載例を示す図。
【符号の説明】
【０１０２】
１０１    基板
１０２    下地絶縁膜
１０３    島状半導体膜
１０４    絶縁膜
１０５    ゲート絶縁膜
１０６    導電膜
１０７    マスク
１０８    ゲート電極
１１１    基板
１１２    下地絶縁膜
１１３    島状半導体膜
１１４    絶縁膜
１１５    導電膜
１１６    導電膜
１１７    レジスト
１１８    ゲート電極
１１９    レジスト
１２０    ゲート電極
１２１    レジスト
１２２    ゲート電極
１２３    レジスト
１２４    ゲート絶縁膜
１２５    金属膜
１２６    シリサイド領域
１２６ａ    シリサイド領域
１２６ｂ    シリサイド領域
１２７    ゲート電極
１２８    不純物元素
１２９    低濃度不純物領域
１２９ａ    低濃度不純物領域
１２９ｂ    低濃度不純物領域
１３０    高濃度不純物領域
１３０ａ    高濃度不純物領域
１３０ｂ    高濃度不純物領域
１３１    層間絶縁膜
１３２    配線
１３２ａ    配線
１３２ｂ    配線
１３３    不純物元素
１３５    チャネル形成領域
１３６    不純物領域
１３６ａ    不純物領域
１３６ｂ    不純物領域
１４１    金属膜
１４２    シリサイド領域
１４２ａ    シリサイド領域
１４２ｂ    シリサイド領域
１４３    ゲート電極
１４８    不純物元素
１４９    低濃度不純物領域
１４９ａ    低濃度不純物領域
１４９ｂ    低濃度不純物領域
１５０    高濃度不純物領域
１５０ａ    高濃度不純物領域
１５０ｂ    高濃度不純物領域
１５１    層間絶縁膜
１５２    配線
１５２ａ    配線
１５２ｂ    配線
１５３    不純物領域
１５３ａ    不純物領域
１５３ｂ    不純物領域
１５５    チャネル形成領域
１５６    不純物元素
１６１    ゲート電極
１６２    不純物元素
１６３    チャネル形成領域
１６４    低濃度不純物領域
１６４ａ    低濃度不純物領域
１６４ｂ    低濃度不純物領域
１６５    高濃度不純物領域
１６５ａ    高濃度不純物領域
１６５ｂ    高濃度不純物領域
１６６    配線
１６６ａ    配線
１６６ｂ    配線
１６７    層間絶縁膜
１６８    不純物領域
１６８ａ    不純物領域
１６８ｂ    不純物領域
１６９    不純物元素
２００    半導体装置
２０１    演算処理回路
２０２    記憶回路
２０３    アンテナ
２０４    電源回路
２０５    復調回路
２０６    変調回路
２０７    リーダ／ライタ
５０２    ＴＦＴ
５０３    ＴＦＴ
５０４    ＴＦＴ
５０６    記憶素子
５０７    記憶素子
５０８    記憶素子
１０２１    メモリセル
１０２３    メモリセルアレイ
１０２４    ビット線駆動回路
１０２５    カラムデコーダ
１０２６    回路
１０２７    セレクタ
１０２８    インターフェース
１０２９    ワード線駆動回路
１０３０    ロウデコーダ
１０３１    レベルシフタ
１０３２    ＴＦＴ
１０３３    記憶素子
【図１】
2008270306.tif 000003
【図２】
2008270306.tif 000004
【図３】
2008270306.tif 000005
【図４】
2008270306.tif 000006
【図５】
2008270306.tif 000007
【図６】
2008270306.tif 000008
【図７】
2008270306.tif 000009
【図８】
2008270306.tif 000010