(57)【要約】【課題】薄膜トランジスタの移動度の低下を防ぎ、かつＴＦＴ特性のばらつきを低減する。【解決手段】半導体薄膜（６０８）を有する基板（５２０）に形成された２辺の長さがＡおよびＢの矩形のチャネル領域を有する薄膜トランジスタであって、半導体薄膜は結晶粒幅がＷｇ結晶粒長がＬｇの複数の針状の結晶粒（３０４）を有し、前記チャネル長の方向が前記結晶粒長の方向と角度θだけ傾いており、２辺の長さＡおよびＢが、Ｂ＋Ａ・ｔａｎθ＜Ｗｇ／ｃｏｓθ  かつ  Ａ＜Ｌｇ・ｃｏｓθを満たすようにレイアウトされているトランジスタ。また、半導体薄膜は結晶粒界（３０７）が結晶成長開始点から三角形状に形成された複数の三角形状の結晶粒を有し、三角形状の相対する結晶粒界は角度２θで広がって伸びており、結晶成長終了点での三角形状の底辺部分の幅がＷｇである場合、Ｂ＋２Ａ・ｔａｎθ＜Ｗｇを満たすようにレイアウトされているトランジスタ。【選択図】      図１９ａ
2008270783.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された結晶粒界を含む半導体薄膜に２辺の長さがＡおよびＢの矩形のチャネル領域を有する薄膜トランジスタであって、
前記チャネル領域には、ソース領域からドレイン領域に向かう方向に対して斜めに傾いた結晶粒界が含まれないようにレイアウトされている薄膜トランジスタ。
【請求項２】
基板上に形成された半導体薄膜に２辺の長さがＡおよびＢの矩形のチャネル領域を有する薄膜トランジスタであって、
前記半導体薄膜は結晶粒幅がＷｇ、結晶粒長がＬｇの複数の針状の結晶粒を有し、前記チャネル領域のチャネル長の方向が前記結晶粒の結晶粒界の方向と角度θだけ傾いており、
前記２辺の長さＡおよびＢが、
Ｂ＋Ａ・ｔａｎθ＜Ｗｇ／ｃｏｓθ  かつ  Ａ＜Ｌｇ・ｃｏｓθ
を満たすようにレイアウトされている薄膜トランジスタ。
【請求項３】
基板上に形成された半導体薄膜に２辺の長さがＡおよびＢの矩形のチャネル領域を有する薄膜トランジスタであって、
前記半導体薄膜は結晶粒界が結晶成長開始点から三角形状に形成された複数の三角形状の結晶粒を有し、三角形状の相対する結晶粒界は角度２θで広がって伸びており、結晶成長終了点での三角形状の底辺部分の幅がＷｇである場合、
Ｂ＋２Ａ・ｔａｎθ＜Ｗｇ
を満たすようにレイアウトされている薄膜トランジスタ。
【請求項４】
前記基板に、前記チャネル領域と前記結晶粒との間の位置合わせための、位置合わせマークが形成されている請求項１から３のいずれか１項に記載の薄膜トランジスタ。
【請求項５】
同一結晶粒内に、同一寸法のチャネル領域（２辺の長さがＡおよびＢ）をもつ薄膜トランジスタが、複数個形成されていることを特徴とする請求項１から４のいれか１項に記載の薄膜トランジスタ。
【請求項６】
長さＡが薄膜トランジスタのチャネル領域のチャネル長であり、長さＢが薄膜トランジスタのチャネル領域のチャネル幅であることを特徴とする請求項１から５のいずれか1項に記載の薄膜トランジスタ。
【請求項７】
ドレイン領域が結晶成長開始点側に、ソース領域が結晶成長終了点側にあることを特徴とする請求項６に記載の薄膜トランジスタ。
【請求項８】
島状半導体薄膜を活性層とした薄膜トランジスタの製造方法であって、
基板上に位置合わせ用のマーカーを形成する工程と、
前記基板上に非単結晶半導体薄膜層を形成する工程と、
前記マーカーを基準にして前記非単結晶半導体薄膜層にレーザー光を照射して前記非単結晶半導体薄膜層を結晶化する工程と、
前記マーカーを基準にして前記結晶化された半導体薄膜を所望の形状にパターニングして、島状半導体薄膜層を形成する工程を含むことを特徴とする
薄膜トランジスタの製造方法。
【請求項９】
液晶表示装置を電子的に制御するために、少なくとも請求項１〜７のいずれか１項に記載の薄膜トランジスタを使用する液晶表示装置。
【請求項１０】
基板上に形成された半導体薄膜にチャネル領域を有する薄膜トランジスタであって、
前記チャネル領域に含まれるクーロン散乱中心密度が、1×1011/ｃｍ2以下であることを特徴とする薄膜トランジスタ。
【請求項１１】
基板上に形成された半導体薄膜にチャネル領域を有する薄膜トランジスタであって、
前記チャネル領域に含まれるクーロン散乱中心密度が、4×1010/ｃｍ2以下であることを特徴とする薄膜トランジスタ。
【請求項１２】
基板上に形成された半導体薄膜にチャネル領域を有する薄膜トランジスタであって、
前記チャネル領域には、ソース領域からドレイン領域に向かう方向に沿った結晶粒界が含まれている薄膜トランジスタであって、
前記結晶粒界の本数が、4×104/ｃｍ以下であることを特徴とする薄膜トランジスタ。
【請求項１３】
基板上に形成された半導体薄膜にチャネル領域を有する薄膜トランジスタであって、
前記チャネル領域には、ソース領域からドレイン領域に向かう方向に沿った結晶粒界が含まれている薄膜トランジスタであって、
前記結晶粒界の本数が、1.5×104/ｃｍ以下であることを特徴とする薄膜トランジスタ。
【請求項１４】
基板上に形成された結晶粒界を含む半導体薄膜にチャネル領域を有する薄膜トランジスタであって、
前記半導体薄膜の膜厚が40 ｎｍ以上であることを特徴とする薄膜トランジスタ。
【請求項１５】
基板上に形成された結晶粒界を含む半導体薄膜にチャネル領域を有する薄膜トランジスタであって、
前記半導体薄膜の膜厚が100 ｎｍ程度であることを特徴とする薄膜トランジスタ。
【請求項１６】
基板上に形成された半導体薄膜にチャネル領域を有する薄膜トランジスタであって、
前記チャネル領域内の結晶方位が揃っていることを特徴とする請求項１０〜１５に記載の薄膜トランジスタ。
【請求項１７】
基板上に形成された半導体薄膜にチャネル領域を有する薄膜トランジスタであって、
前記半導体層の表面ラフネスがSOIと同等程度に小さいことを特徴とする請求項１０〜１５記載の薄膜トランジスタ。
【請求項１８】
基板上に形成された半導体薄膜にチャネル領域を有する薄膜トランジスタであって、
前記チャネル領域内に積層欠陥がほとんど含まれないことを特徴とする請求項１０〜１５に記載の薄膜トランジスタ。
【請求項１９】
液晶表示装置を電子的に制御するために、少なくとも請求項１０〜１８のいずれか１項に記載の薄膜トランジスタを使用する液晶表示装置。
【請求項２０】
多結晶半導体薄膜に形成された薄膜トランジスタの電気特性を解析するための解析手法であって、
多結晶半導体薄膜に形成された薄膜トランジスタの移動度を、クーロン散乱移動度、フォノン散乱移動度、そして表面ラフネス散乱移動度の３つの移動度の逆数和によって決める計算式と、
前記薄膜トランジスタの移動度の最大値を、主としてクーロン散乱移動度μ（Ｃｏｕｌｏｍｂ）によって決める計算式と、
前記クーロン散乱移動度μ（Ｃｏｕｌｏｍｂ）を、クーロン散乱中心密度によって決める計算式とを含むことを特徴とする解析手法。
【請求項２１】
前記クーロン散乱移動度μ（Ｃｏｕｌｏｍｂ）を、予め定められた基準となるトランジスタの移動度μ（ｒｅｆ）および多結晶半導体薄膜に設けられた薄膜トランジスタの移動度μ（ｐｏｌｙ）の逆数の差で表される下記式（１）
μ（Ｃｏｕｌｏｍｂ）＝｛１／μ（ｐｏｌｙ）−１／μ（ｒｅｆ）｝−１
・・・式（１）
を用いて計算することを特徴とする請求項２０記載の解析手法。
【請求項２２】
前記基準となるＴＦＴの移動度μ（ｒｅｆ）として、バルクＳiのトランジスタの移動度、ＳОＩ基板に形成されたトランジスタの移動度、または多結晶半導体薄膜に設けられた薄膜トランジスタの移動度が高いもののうちいずれか１つの移動度を用いて、あるいはそれらのフォノン散乱移動度を用いて演算することを特徴とする請求項２１記載の解析手法。
【請求項２３】
前記、クーロン散乱中心密度を、前記式（１）から求めた実験値のクーロン散乱移動度と、下記式（２）から求められるクーロン散乱移動度が一致するように、下記式（２）中のクーロン散乱中心密度Ｎｄｉｓｌを計算することを特徴とする請求項２０記載の解析手法。
μ（Ｃoulomb）＝｛３０（２π）１／２・（ε０εｓｉ）２・ａ２・（ｋＴ）３／２｝／｛Ｎｄｉｓｌ・ｑ３・ｆ２・（ε０εｓｉ・ｋＴ／ｑ２／ｎ）１／２・ｍ１／２｝
・・・式（２）
ここで
ε0：真空の誘電率  [Ｆ/cm]
εsi：Ｓｉの誘電率
a：格子定数  [cm]
ｋ；ボルツマン定数
Ｔ；温度
Ｎｄｉｓｌ；クーロン散乱中心密度
q：電荷量（=1.7×10-19）  [C]
f：ダングリングボンドの占有確率
n：自由キャリア密度  [/cm3]
m：有効質量（=m0×mn）
mn：電子の有効質量
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置等を構成する薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）に関する。特に、薄膜トランジスタの電気的特性の向上及び、製造上の特性のばらつきの低減を目的とするものである。
【背景技術】
【０００２】
半導体薄膜の結晶化技術としては、ＥＬＡ（Excimer Laser annealing）やＣＷレーザー（Continuous Wave Laser）を等用いた結晶化技術が知られている。これらの結晶化技術により結晶化処理された半導体薄膜には、複数の結晶粒からなる多結晶シリコン領域が形成される。この多結晶シリコン領域に形成された薄膜トランジスタ（ＴＦＴ；thin film transistor）においては、チャネル領域内に形成された結晶粒界がＴＦＴにおけるキャリアの移動度を低下させ、特性のバラツキを増大させる要因となっている。特にチャネル長方向に対し、垂直方向に結晶粒界が存在する場合には、平行方向に存在する場合に比べ、著しく移動度が低下することが知られている。従って、結晶の成長方向とチャネル長方向が一致するように、結晶化の方向とＴＦＴのチャネル領域の位置との関係を制御してＴＦＴを形成しようという種々の試みがなされている。
【０００３】
例えば、結晶の成長方向とチャネル長の方向を一致させるような例として、特許文献１および非特許文献１〜３が挙げられる。特許文献１および非特許文献１〜２は1次元方向に成長する結晶粒について記載されており、非特許文献３には２次元方向に成長する結晶粒について記載されている。
【０００４】
これら種々の取り組みの一つとして、この出願に係る発明者の研究グループが取り組んでいる位相変調素子を用いた結晶化技術も挙げることができる。この技術は、光の強度分布を自由にそして適切にレイアウトすることにより、結晶粒の成長する方向および成長の長さを制御する技術であり、結晶成長の長さが３〜１０μｍ程度の1次元状の針状結晶や、５〜１０μｍ角程度の２次元状の結晶まで様々な形状の結晶を作成することが可能である。
【０００５】
具体的には、例えば、非特許文献４〜６に記載されている。
【特許文献１】特開２００３−１９７５２１
【特許文献２】国際公開ＷＯ２００３／０８１６７６
【非特許文献１】A.Hara et al. AM-LCD’01予稿集pp.227-230  Ultra-high Performance Poly-Si TFTs on Glass by a Stable Scanning CW Laser Lateral Crystallization
【非特許文献２】M.Matsumura et al. AM-LCD’04予稿集pp.177-178  Analysis of Transfer Characteristic and Trap Densities of SELAX-TFT
【非特許文献３】R. Vikas et al. AM-LCD’05予稿集pp.307-310  Capping Layer on Thin Si Film for μ-Czochralski Process with Excimer Laser Crystallization
【非特許文献４】Y.Nakazaki et al. AM-LCD’05予稿集pp.107-108 Characterization of Novel poly-Si Thin-Film-Transistors Having Long and Narrow Grains
【非特許文献５】T.Katou et al. IDW/AD ’05予稿集 pp.1219-1200 (2005) Fabrication of Si Thin-Films with Arrays of Long and Narrow Grains for Next Generation TFTs
【非特許文献６】T.Katou et al. AM-LCD’05予稿集pp.303-306 Growth and Characterization of Array of  Square-like-shaped Si Large Grains by Single Shot Phase-Modulated Excimer-Laser Annealing
【非特許文献７】S. Takagi et al. ： IEEE Trans. Electron Device, Vol.41, No.12, pp2357-2362 (1994).
【非特許文献８】Weimann et al. J.Appl.Phys. Vol.83, No.7 (1998).
【非特許文献９】B.PODOR Phys. Stat. Sol. 16, K167 (1996).
【非特許文献１０】K.Seeger Semiconductor Physics Chapter6.15.
【非特許文献１１】Y. Nakazaki et al. ： Jpn. J. Appl. Phys., Vol.45, No 3A, pp1489-1494 (2006).
【発明の開示】
【発明が解決しようとする課題】
【０００６】
非特許文献１、２および特許文献１に開示された方式は、ＣＷレーザーやパルス幅変調レーザーを一方向に走査させながら半導体薄膜に照射することで、レーザーの走査方向に長く伸びる結晶を成長させる結晶化方法である。図１は非特許文献1の２２８ページにおけるＦｉｇ．２に示されているもので、ＣＷレーザーで結晶化された半導体薄膜１０１のＳＥＭ像である。この結晶化された半導体薄膜は結晶粒長が３〜２０μｍ程度、結晶粒幅が０．３〜４μｍ程度の細長い形状の結晶粒１０２が複数個集まった多結晶シリコンでできている。結晶粒界１０３はレーザビームの走査方向（結晶の成長方向）に沿って平行に形成されると言われているが、図１から明らかなように詳細に観察すると走査方向に対し斜めに傾いて形成されている。図１はかかる半導体薄膜１０１に形成される薄膜トランジスタ１０４を示す。チャネル領域１０５、ソース領域１０６、ドレイン領域１０７が複数の結晶粒１０２上に形成されている。特許文献１に記載の方法で結晶化された半導体薄膜も、非特許文献１と同じＣＷレーザーを用いて、同様の方法でレーザーの走査方向に結晶成長させていることから、特許文献１とほぼ同様な結晶粒が複数個集まった多結晶シリコンからなると推察される。
【０００７】
また図２に非特許文献３に示すμ−Czochralski法で結晶化された半導体薄膜１１１を示す。図２に示す結晶化された半導体薄膜１１１は、成長開始点１１２から放射線状に広がった三角形状の結晶粒１１３の集まりからなる５μｍ角程度の単位結晶化領域がアレイ状に並んで形成されている。図２においてはＴＦＴ１１４のチャネル領域１１５を斜めに横切る多数の結晶粒界１１６が存在することがわかる。なお衝突粒界１１７は互いに隣り合う２つの成長開始点１１２からそれぞれ成長を開始した結晶粒が互いに衝突することにより発生する。
【０００８】
これら、非特許文献1〜３に開示された方式で結晶化された半導体薄膜にＴＦＴが形成される。この場合、ＴＦＴの移動度が低下しないように、結晶化された半導体薄膜の成長方向とＴＦＴのチャネル長方向が平行になるように、結晶の位置とＴＦＴの位置を制御してＴＦＴが形成される。しかし、ＴＦＴをこのような意図でレイアウトしても、詳細に観察すると、例えば図１および図２から明らかなように、ＴＦＴのチャネル領域１０５、１１５には必ず斜め方向の粒界を含んでいる。
【０００９】
これは、図３に模式的に示すように、針状の結晶粒２０１がＴＦＴ２０２のチャネル長方向に対して角度θだけ斜め方向に傾いて伸びているためである。または、図４および図５に模式的に示すように、結晶成長開始点２０３から角度２θで広がる三角形の形状に伸びていたりするためである。
【００１０】
図１〜５に示すように、従来のＴＦＴのレイアウトでは、単純に結晶成長方向とＴＦＴチャネル長方向を揃えるといった内容のものであり、結晶粒の基板に対する角度、結晶粒の広がり方とＴＦＴチャネル領域の位置関係については意識されていなかった。しかし結晶化された領域を詳細に解析すると、厳密には１つ１つの結晶粒２０１は、ＴＦＴ２０２のチャネル長方向に対して角度θだけ斜め方向に伸びていたり、結晶成長開始点２０３から角度２θで広がる三角形の形状に伸びていたりする。そのため従来の結晶粒２０１の基板に対する角度や結晶成長方向の広がりを意識しないＴＦＴレイアウトでは、結晶成長方向とＴＦＴチャネル長の方向を平行になるように揃えたつもりでも、チャネル領域内に移動度低下に影響を及ぼす斜め方向の結晶粒界２０４が含まれてしまう。結果として、電気伝導の担い手である電子あるいは正孔は、ソース−ドレイン間（チャネル長L）を進む間に、この斜め方向の結晶粒界２０４によるポテンシャル障壁を乗り超えなくてはならなかったり（図３〜５に電子の流れを模式的に実線で示した。半丸の部分２０５は結晶粒界２０４を乗り越えている様子を表している。）、ポテンシャル障壁によって散乱されたりして、それらに伴って移動度が低下する。また、チャネル領域２０６に含まれる結晶粒界の数や角度の違いによって特性のばらつきが増大したりする。移動度の低下は回路を高速動作させる際に問題となる。また、特性のばらつきの増大は特性の揃ったペアトランジスタが要求される作動増幅回路を設計する際に問題となる。
【００１１】
本発明は、これらＴＦＴの移動度の低下を防ぎ、かつＴＦＴ特性のばらつきを低減することを第一の目的とする。
【００１２】
また、大電流を流す回路には、チャネル幅Ｗが大きいＴＦＴが要求される。このようにレイアウトするＴＦＴ寸法（Ｌ、Ｗ）が１つ１つの結晶粒の大きさよりも大きくなると、チャネル領域内には必ず結晶粒界が含まれてしまう。発明はさらに、ＴＦＴ寸法が大きくなって、チャネル領域内に結晶粒界を含む場合であっても、移動度がよく、ばらつきの少ないＴＦＴを実現することを第二の目的としている。
【００１３】
また、特許文献１に開示された方式では、結晶化された半導体薄膜層の一部を加工してアライメントマーカーを形成し、このマーカーを用いて結晶化された第１の島状半導体層とＴＦＴの活性層の位置合わせを行って、第２の島状半導体層（ＴＦＴの活性層に相当）を形成している。しかし、リーク電流低減などのデバイス性能を向上させるためにＴＦＴの半導体薄膜に要求される膜厚が薄くなってくると、アライメントマーカーの膜厚（即ち基板との段差）も同時に薄くなってしまう。段差が小さくなるとアライメントマーカーのセンサーによる読み取り精度が落ちてしまい、結晶化領域とＴＦＴの位置合わせ精度が低下してしまう。極端な場合にはマーカーを読むことが出来ず位置合わせが出来なくなってしまう。
【００１４】
同様なことは、例えば非特許文献４〜６に示すような位相変調素子を用いた結晶化技術でも起こりうる。位相変調素子を用いた結晶化技術では、非単結晶半導体薄膜に、位相変調素子を通したレーザー光を照射することにより、レーザー光が当たった領域と当たらなかった領域の色味のコントラストをマークとして認識させる。この方式の場合も半導体薄膜の膜厚が薄くなると、半導体薄膜に結晶化に必要な所定のエネルギーを与えても、マーク部分は照射/非照射面積比が小さいために十分な読み取り精度のあるコントラストが形成されない。このため、これらのマークを用いて結晶とＴＦＴの位置合わせを行っても精度良く位置合わせを行うことが困難になる。本発明は、さらに半導体薄膜層の膜厚とは無関係に、結晶とＴＦＴの位置合わせを精度良く行うことを第三の目的としている。
【課題を解決するための手段】
【００１５】
本発明においては、針状の結晶粒が斜め方向に成長する場合があることおよび三角形状に成長することを考慮してＴＦＴの配置を設計するものである。
【００１６】
本発明においては、基板上に形成された結晶粒界を含む半導体薄膜に２辺の長さがＡおよびＢの矩形のチャネル領域を有する薄膜トランジスタであって、前記チャネル領域には、ソース領域からドレイン領域に向かう斜めに傾いた結晶粒界が含まれないようにレイアウトされている薄膜トランジスタが形成される。
【００１７】
半導体薄膜を有する基板に形成された２辺の長さがＡおよびＢの矩形のチャネル領域を有するＴＦＴにおいて、半導体薄膜は結晶粒幅がＷｇ、結晶粒長がＬｇの複数の針状の結晶粒を有し、チャネル長の方向が前記結晶粒長の方向と角度θだけ傾いている場合には、２辺の長さＡおよびＢが、
Ｂ＋Ａ・ｔａｎθ＜Ｗｇ／ｃｏｓθ  かつ  Ａ＜Ｌｇ・ｃｏｓθ      ・・・（１）
を満たすようにレイアウトする。（１）式を満たすようにレイアウトすることで、針状の結晶粒の集まりから成る結晶化された半導体薄膜において、各結晶粒がＴＦＴのチャネル長方向に対して角度θだけ斜め方向に傾いて伸びていても、ソース−ドレイン間を流れる電子あるいは正孔は、結晶粒界にぶつかることなくソース−ドレイン間を流れることが出来るので、高移動度のＴＦＴを実現出来る。
【００１８】
また、半導体薄膜を有する基板に形成された２辺の長さがＡおよびＢの矩形のチャネル領域を有する薄膜効果トランジスタに関し、半導体薄膜は結晶粒界が結晶成長開始点から三角形状に形成された複数の三角形状の結晶粒を有し、三角形状の相対する結晶粒界は角度２θで広がって伸びており、結晶成長終了点での三角形状の底辺部分の幅がＷｇである場合には、２辺の長さＡおよびＢが、
Ｂ＋２Ａ・ｔａｎθ＜Ｗｇ      ・・・（２）
を満たすようにレイアウトする。（２）式を満たすようにレイアウトすることにより、三角形状の結晶粒の集まりから成る結晶化された半導体薄膜において、結晶粒が結晶開始点から結晶成長方向に角度2θで広がって伸びていても、ソース−ドレイン間を流れる電子あるいは正孔は、結晶粒界にぶつかることなくソース−ドレイン間を流れることができるので、高移動度のＴＦＴを実現出来る。
【００１９】
また半導体薄膜が形成される基板に、チャネル領域と結晶粒との間の位置合わせための位置合わせマークを形成する。このような位置合わせマークの形成により、例えば半導体薄膜の厚さを薄くした場合でも高精度な位置合わせが可能となる。半導体薄膜の膜厚によらず、精度良くマークを読めるので、結晶領域の狙った位置に精度良くＴＦＴを形成することができる。
【００２０】
また、同一結晶粒内に、同一寸法のチャネル領域（２辺の長さがＡおよびＢ）をもつ薄膜トランジスタを、複数個形成する。このように針状あるいは三角形状の結晶粒の集まりから成る結晶（半導体薄膜）において、同一の結晶粒内に同一寸法の薄膜トランジスタを形成することにより、チャネル領域をソース側からドレイン側へ流れる全ての電子が、結晶粒界にぶつからないＴＦＴを、１つの結晶粒内に複数個作ることができるので、高移動度で特性の揃ったＴＦＴが得られる。
【００２１】
また、ＴＦＴを長さＡが薄膜トランジスタのチャネル領域のチャネル長であり、長さＢが薄膜トランジスタのチャネル領域のチャネル幅であるように構成する。このようにＴＦＴのレイアウトを行うことで、結晶粒の成長方向とチャネル長方向を一致させることができるので、チャネル領域内に結晶粒界が存在しないだけでなく、結晶が成長しやすい面方位に電子を流すことが出来るので、ＴＦＴの移動度をより一層高めることができる。
【００２２】
また、ドレイン領域は結晶成長開始点側に、ソース領域は結晶成長終了点側にあるようにレイアウトする。このようにＴＦＴのレイアウトを行うことで、チャネル領域のドレイン端側の欠陥密度が少なくなるようにできるので、ＴＦＴの耐圧を高めることができる。また、全てのＴＦＴを同じ方向にレイアウトするので、ソース・ドレイン非対称性に起因するＴＦＴのばらつきを低減することができる。
【００２３】
また、液晶表示装置を電子的に制御するために上に記載の薄膜トランジスタを使用することで、高移動度のＴＦＴや特性の揃ったＴＦＴを用いた回路設計が行えるので、高性能な高速動作回路や作動増幅回路を実現出来る。
【００２４】
次に、本発明の第二の目的である、チャネル幅Ｗが大きいＴＦＴでチャネル領域内に結晶粒界を含む場合であっても、高移動度でばらつきの少ないＴＦＴを実現するための解決手段を述べる。
【００２５】
基板上に形成された半導体薄膜にチャネル領域を有する薄膜トランジスタであって、
チャネル領域に含まれるクーロン散乱中心密度が、1×1011/ｃｍ2以下にする。発明者らの研究の結果、Ｐｏｌｙ-Ｓｉ ＴＦＴの実効電界移動度（μFE）はクーロン散乱中心密度（Ndsil）によってほぼ決まることが分かったので、クーロン散乱中心密度を1×1011/ｃｍ2以下にすることで、ＴＦＴの移動度を急峻に高めることが出来る。さらに望ましくは、チャネル領域に含まれるクーロン散乱中心密度を4×1010/ｃｍ2以下にする。こうすることでＴＦＴの移動度をさらに急峻に高めることが出来る。
【００２６】
また、基板上に形成された半導体薄膜にチャネル領域を有する薄膜トランジスタであって、チャネル領域にはソース領域からドレイン領域に向かう方向に沿った結晶粒界が含まれている薄膜トランジスタであって、結晶粒界の本数を4×104/ｃｍ以下にする。発明者らの研究の結果、クーロン散乱中心密度（Ndisl）と結晶粒界の本数（1/Wg）には良い相関があることが分かった。結晶粒界の本数（1/Wg）を4×104/ｃｍ以下にすることで、ＴＦＴの移動度を急峻に高めることが出来る。さらに望ましくは、結晶粒界の本数（1/Wg）を1.5×104/ｃｍ以下にする。こうすることで、ＴＦＴの移動度をさらに急峻に高めることが出来る。
【００２７】
また、基板上に形成された結晶粒界を含む半導体薄膜にチャネル領域を有する薄膜トランジスタであって、半導体薄膜の膜厚が40 ｎｍ以上とする。発明者らの研究の結果、半導体層の膜厚を厚くするほどクーロン散乱中心密度を減らすことが出来ることが分かった。従って、半導体薄膜の膜厚が40 ｎｍ以上とすることで、ＴＦＴの移動度を急峻に高めることが出来る。さらに望ましくは、半導体薄膜の膜厚を100 ｎｍ程度とする。こうすることで、ＴＦＴの移動度をさらに急峻に高めることが出来る。
【００２８】
また、基板上に形成された半導体薄膜にチャネル領域を有する薄膜トランジスタであって、かつ、クーロン散乱中心密度が1×1011/ｃｍ2以下、あるいは結晶粒界の本数が4×104/ｃｍ以下、あるいは実効電界移動度（μFE）が200 ｃｍ2/V・sの薄膜トランジスタおいて、チャネル領域内の結晶方位を揃える。発明者らの研究の結果、クーロン散乱中心密度が1×1011/ｃｍ2以下では、移動度を決める要因として結晶粒界以外の要因が影響することが分かったので、チャネル領域内の結晶方位を揃えることで、ＴＦＴの移動度をより一層高めることが出来る。
【００２９】
また、基板上に形成された半導体薄膜にチャネル領域を有する薄膜トランジスタであって、かつ、クーロン散乱中心密度が1×1011/ｃｍ2以下、あるいは結晶粒界の本数が4×104/ｃｍ以下、あるいは実効電界移動度（μFE）が200 ｃｍ2/V・sの薄膜トランジスタおいて、半導体層の表面ラフネスをSOI（Silicon On Insulator）並に小さくする。発明者らの研究の結果、クーロン散乱中心密度が1×1011/ｃｍ2以下では、移動度を決める要因として結晶粒界以外の要因が影響することが分かったので、半導体層の表面ラフネスをSOI（Silicon On Insulator）並に小さくすることで、ＴＦＴの移動度をより一層高めることが出来る。
【００３０】
また、基板上に形成された半導体薄膜にチャネル領域を有する薄膜トランジスタであって、かつ、クーロン散乱中心密度が1×1011/ｃｍ2以下、あるいは結晶粒界の本数が4×104/ｃｍ以下、あるいは実効電界移動度（μFE）が200 ｃｍ2/V・sの薄膜トランジスタおいて、チャネル領域内に積層欠陥をほとんど含まなくする。発明者らの研究の結果、クーロン散乱中心密度が1×1011/ｃｍ2以下では、移動度を決める要因として結晶粒界以外の要因が影響することが分かったので、チャネル領域内に積層欠陥をほとんど含まなくすることで、ＴＦＴの移動度をより一層高めることが出来る。
【００３１】
また、液晶表示装置を電子的に制御するために上に記載の薄膜トランジスタを使用することで、チャネル幅Ｗが大きいＴＦＴでチャネル領域内に結晶粒界を含む場合であっても、高移動度でばらつきの少ないＴＦＴを実現できるので、チャネル幅が大きく大電流を必要とする回路を実現出来る。
【発明の効果】
【００３２】
本発明の構成を採用することによって、ＴＦＴのチャネル領域には斜め方向の結晶粒界を含まないようにすることができる。このため、チャネル領域内をソース側からドレイン側に向かって流れる電子は、結晶粒界と交差することなくソース領域からドレイン領域へ到達することができる。このため高移動度のＴＦＴおよび特性バラツキの少ないＴＦＴを実現することができる。また同一結晶粒内に同一寸法のＴＦＴを複数個作製することにより、高移動度でさらに特性の揃ったＴＦＴを作製することができる。
【００３３】
また、チャネル領域に含まれるクーロン散乱中心密度や結晶粒界の本数を制御することにより、チャネル幅Ｗが大きいＴＦＴでチャネル領域内に結晶粒界を含む場合であっても、高移動度でばらつきの少ないＴＦＴを実現できる。
【００３４】
また、本発明によって、予め基板上に形成された位置合わせマークを利用して結晶領域とＴＦＴのアライメントを行うことができるので、半導体薄膜層の膜厚によらず結晶領域とＴＦＴを結晶粒内に精度良く位置合わせすることができる。
【発明を実施するための最良の形態】
【００３５】
［ＴＦＴのレイアウト］
まず、本発明の望ましいＴＦＴの配置に関する実施形態について述べる。例として［実施例１］〜［実施例５］を挙げる。
【００３６】
［実施例１］
本発明の望ましいＴＦＴの配置に関する実施形態の1例として、図１７（ａ）、（ｂ）、（ｃ）に示すようなＴＦＴレイアウトが挙げられる。図１７（ａ）、（ｂ）、（ｃ）は、針状結晶粒が一次元方向に結晶成長している場合の望ましいＴＦＴレイアウトを示す図である。即ち、結晶粒幅がＷｇ、結晶粒長がＬｇ、結晶粒界３０７の方向がＴＦＴのチャネル長方向に対し角度θだけ傾いている針状結晶粒から構成される結晶において、２辺の長さがＡ、Ｂの矩形状のＴＦＴチャネル領域を結晶粒内に配置する場合の望ましいレイアウトである。
【００３７】
Ｂ＋Ａ・ｔａｎθ＜Ｗｇ／ｃｏｓθ  かつ  Ａ＜Ｌｇ・ｃｏｓθ    ・・・（１）
を満たすように位置合わせしてＴＦＴをレイアウトすることによって、チャネル領域内には斜め方向の結晶粒界３０７が含まれなくなるので、ソース−ドレイン間を流れる電子あるいは正孔は、斜め方向の結晶粒界の影響を受けることなく、ソース−ドレイン間を流れることができるようになる。この結果、従来の技術に比べより高移動度のＴＦＴを実現できる。
【００３８】
図１７（ａ）は、（１）式を満たし、かつＴＦＴのチャネル長方向が結晶成長方向と概ね平行（結晶粒長方向）になるようにチャネル領域を結晶粒３０４内に配置した場合の、図１７（ｂ）は、（１）式を満たし、かつＴＦＴのチャネル長方向が結晶成長方向と概ね垂直（結晶粒幅方向）になるようにチャネル領域を結晶粒３０４内に配置した場合のＴＦＴレイアウト例をそれぞれ示している。図１７（ａ）、（ｂ）の実施例において、ソース領域とドレイン領域の位置を入れ替えて電流の流れる方向を逆にしても良い。
【００３９】
また、図１７（ｃ）のように、図１７（a）と（ｂ）の実施例を混在させた実施例でもよい。
【００４０】
［実施例２］
本発明の望ましいＴＦＴの配置に関する実施形態の別の例として、図１８（ａ）、（ｂ）、（ｃ）に示すようなＴＦＴレイアウトが挙げられる。図１８（ａ）、（ｂ）、（ｃ）は、三角形形状結晶粒３０４が一次元方向に結晶成長している場合の望ましいＴＦＴレイアウトを示す図である。即ち、各結晶粒界３０７が結晶成長開始点３１１から結晶成長方向に対し角度±θ（2θ）で広がって伸びており、結晶成長終了点３１２での三角形状の底辺部分３１３の幅（結晶粒幅）がＷｇの三角形状の結晶粒から構成される結晶において、２辺の長さがＡ、Ｂの矩形状のＴＦＴチャネル領域を結晶内に配置する場合の望ましいレイアウトである。
【００４１】
Ｂ＋２Ａ・ｔａｎθ＜Ｗｇ      ・・・（２）
を満たすように位置合わせしてＴＦＴをレイアウトすることによって、チャネル領域内には斜め方向の結晶粒界が含まれなくなるので、ソース−ドレイン間を流れる電子あるいは正孔は、斜め方向の結晶粒界の影響を受けることなく、ソース−ドレイン間を流れることができるようになる。この結果、従来の技術に比べより高移動度のＴＦＴを実現できる。
【００４２】
図１８（ａ）は、（２）式を満たし、かつＴＦＴのチャネル長方向が結晶成長方向と概ね平行（結晶粒長方向）になるようにチャネル領域を結晶粒３０４内に配置した場合の、図１８（ｂ）は、（２）式を満たし、かつＴＦＴのチャネル長方向が結晶成長方向と概ね垂直（結晶粒幅方向）になるようにチャネル領域を結晶粒３０４内に配置した場合のＴＦＴレイアウト例をそれぞれ示している。図１８（ａ）、（ｂ）の実施例において、ソース領域とドレイン領域の位置を入れ替えて電流の流れる方向を逆にしても良い。
【００４３】
また、図１８（ｃ）のように、図１８（a）と（ｂ）の実施例を混在させた実施例でもよい。
【００４４】
［実施例３］
本発明の望ましいＴＦＴの配置に関する実施形態の別の例として、図１９（ａ）、（ｂ）、（ｃ）、図２０（ａ）、（ｂ）、（ｃ）に示すようなＴＦＴレイアウトが挙げられる。図１９（ａ）、（ｂ）、（ｃ）は三角形状結晶粒が２次元方向(図１９（ａ）、（ｂ）、（ｃ）の紙面において左右および上下の４方向)に結晶成長し、4つの結晶粒３０４から結晶領域を形成している場合の望ましいＴＦＴレイアウトを示す図である。また、図２０（ａ）、（ｂ）、（ｃ）は三角形状結晶が２次元方向(それぞれ４５度間隔の８方向)に結晶成長し、8つの結晶粒から結晶領域を形成している場合の望ましいＴＦＴレイアウトを示す図である。
【００４５】
図１９（ａ）、図２０（ａ）は、（２）式を満たし、かつＴＦＴのチャネル長方向が結晶成長方向と概ね平行（結晶粒長方向）になるようにチャネル領域を結晶粒３０４内に配置した場合の、図１９（ｂ）、図２０（ｂ）は、（２）式を満たし、かつＴＦＴのチャネル長方向が結晶成長方向と概ね垂直（結晶粒幅方向）になるようにチャネル領域を結晶粒３０４内に配置した場合のＴＦＴレイアウト例をそれぞれ示している。図１９（ａ）、（ｂ）及び図２０（ａ）、（ｂ）の実施例において、ソース領域とドレイン領域の位置を入れ替えて電流の流れる方向を逆にしても良い。
【００４６】
また、図１９（ｃ）、図２０（ｃ）のように、（a）と（ｂ）の実施例を混在させた実施例でもよい。
【００４７】
［実施例４］
本発明の他の実施形態の1例として、図２２（ａ）、（ｂ）、（ｃ），図２３（ａ）、（ｂ）、（ｃ）、図２４（ａ）、（ｂ）、（ｃ）に示すようなＴＦＴレイアウトが挙げられる。即ち図１７、図１８、図１９の実施形態を満たしながら、かつ、1つの結晶粒の中に複数のＴＦＴ、図２２，図２３、図２４ではそれぞれ２個、が配置されたことを特徴とする。このように複数のＴＦＴを１つの結晶粒３０４中にレイアウトすることによって、複数のＴＦＴの各チャネル領域の中には粒界が存在せず、かつ1つの結晶粒の中においては結晶方位が揃っていることから、特性の揃った複数のトランジスタを作製することができる。このため、特性の揃ったペアトランジスタが要求される差動増幅回路などに好適に用いることができる。
【００４８】
［実施例５］
本発明の望ましい実施形態の事例として、図１７〜図２４のＴＦＴ５１１、５１３、５１５、５１７、５１９、５２１、５２３に示すように、長さＡがＴＦＴチャネル領域のチャネル長で、長さＢがＴＦＴチャネル領域のチャネル幅であるようにＴＦＴのレイアウトを行うことができる。このようにＴＦＴをレイアウトすることによって、結晶粒３０４の成長方向とチャネル長方向を一致させることができる。このため、チャネル領域内に結晶粒界が存在せず、かつ結晶が成長しやすい面方位に電子を流すことが出来るので、ＴＦＴの移動度をより一層高めることが出来る。この場合、ドレイン領域が結晶成長開始点３１１側に、ソース領域が結晶成長終了点３１２側にあるようにＴＦＴのレイアウトを行うのが良い。例えば図１７（ａ）のＴＦＴ５１１、図１８（ａ）のＴＦＴ５１３、図１９（ａ）のＴＦＴ５１５、図１７（ｃ）、図１８（ｃ）においては左側のＴＦＴ５１１，５１３、図１９（ｃ）においては上側のＴＦＴ５１５のようにＴＦＴをレイアウトする。チャネル領域においてドレイン端側の欠陥密度の方が少くなるようにできるので、かかるレイアウトによりＴＦＴの耐圧を高めることができる。また、全てのＴＦＴを同じ方向にレイアウトする場合には、ソース・ドレイン非対称性に起因するＴＦＴのばらつきを低減することができる。
【００４９】
また本発明の望ましい実施形態の他の事例として、図１７〜図２４のＴＦＴ５１２、５１４、５１６、５１８、５２０、５２２、５２４に示すように、チャネルにおけるキャリアの流れる向きを結晶成長方向と垂直に配置することもできる。
【００５０】
［ＴＦＴ製造工程］
次に、本発明によるＴＦＴの製造工程の実施形態の一例を、図２５および図２６を参照して述べる。
【００５１】
まず、結晶化用基板の作成を行う。
【００５２】
図２５（ａ）に示すように、パターニングされたレジスト膜６０１が形成された絶縁基板６０２を選択的にドライエッチングして、絶縁基板６０２表面に位置合わせ用マーカー６０３として用いる段差部６２０を形成する。絶縁基板６０２には、例えば石英基板や、無アルカリガラスなどが用いられる。また、位置合わせ用マーカー６０３として用いる段差部６２０を絶縁基板６０２表面に直接形成せず、絶縁基板６０２上にプラズマＣＶＤ等で成膜したＳｉＯ２などの絶縁膜（図示せず。厚さ１ｕｍ程度）をパターニングして段差（深さ０．２〜０．３ｕｍ程度）を形成し、位置合わせ用マーカーとしてもよい。この工程で作製された位置合わせ用マーカー６０３は、後述する結晶化用基板−位相変調素子の位置合わせ時（図２５（ｃ）参照）と、結晶化領域−ＴＦＴの位置合わせ時（図２５（ｅ）参照）の両方で用いられる。
【００５３】
レジスト膜６０１を剥離した後、図２５（ｂ）に示すように、絶縁膜基板６０２上にＴＦＴの能動部分が形成される非単結晶半導体薄膜６０４と、レーザー照射による温度分布を蓄熱するためのキャップ膜６０５を、例えばＬＰ−ＣＶＤ（Low Pressure ＣＶＤ）法により順次堆積する。非単結晶半導体薄膜には、アモルファスシリコン膜、多結晶シリコン膜などを用いることが出来る。本実施例では、例えば、アモルファスシリコン（ａ−Ｓｉ）膜（膜厚３０〜２００ｎｍ程度）を用いた。キャップ膜には、ＳｉＯ２膜、ＳｉＯｘ膜、ＳｉＮ膜、ＳｉＯＮ膜や、それらの積層膜を用いる事が出来る。本実施例では、例えば、ＳｉＯ２膜（膜厚３０ｎｍ程度）/ＳｉＯｘ膜（膜厚４２０ｎｍ程度）の積層膜を用いた。
【００５４】
次に、結晶化工程を行う。
【００５５】
図２５（ｃ）に示すように、位相変調素子６０６の位置合わせ用マーク６２１と絶縁基板表面に設けた位置合わせ用マーカー６０３をアライメントした状態で、位相変調素子６０６を通してエキシマレーザー光６０７を照射する。アライメントした状態でレーザー照射することにより、結晶化用基板６０２の所定の位置に結晶化半導体薄膜領域６０８が形成される。上記エキシマレーザー光は、例えばKrFエキシマレーザー、エネルギー密度500mJ/ｃｍ2である。この結晶化処理については後に詳しく説明するが、位相変調素子６０６を透過したレーザー光は、位相変調素子の構造に応じた光強度分布を形成し、照射されたａ−Ｓｉ膜は、高温になって溶融する。この温度分布はキャップ膜６０５によって蓄熱される。エキシマレーザー光が遮断されると溶融した膜は降温するが、キャップ膜によって温度分布が蓄熱された状態で降温されるため、ゆっくりと降温し、上記温度勾配に疎って結晶成長が行われ、非単結晶半導体薄膜（ａ-Ｓｉ膜）６０４の所定の部分が結晶化半導体薄膜領域６０８に変わる。この時、位相変調素子を選ぶことで、結晶化半導体薄膜領域６０８を構成する結晶粒を実施例１〜３で述べたような１次元針状結晶から２次元三角形状結晶まで自由に替えて作製することが出来る。実施例１〜３に示す結晶粒を実現するような位相変調素子の構成については後で詳細に述べる。また、この処理において、結晶とＴＦＴの位置合わせ用マーカー６０３とは別の位置合わせ用のマーカー６１０も結晶化半導体薄膜領域６０８に同時に形成することができる。
【００５６】
次に、キャップ膜６０５の剥離工程を行う。
【００５７】
図２５（ｄ）に示すように、キャップ膜６０５をウェットエッチング処理やドライエッチング処理により除去した後、結晶化半導体薄膜領域６０８を露出させる。ウェットエッチング処理には例えばフッ酸を、ドライエッチング処理には例えばエッチングガスとしてBCl3およびCH4を用いることが出来る。
【００５８】
次に、結晶化工程が終了した絶縁基板へのＴＦＴ形成工程を行う。
【００５９】
図２５（ｅ）に示すように、結晶化半導体薄膜６０８上にフォトレジスト膜６０９を形成する。そして、絶縁基板上の位置合わせマーク６０３とアイランド露光用のマスク６１１の位置合わせマーク６１３のアライメントを行い、結晶化半導体薄膜領域６０８の1つ１つの結晶粒の中に、ＴＦＴのチャネル領域が来るように位置合わせを行うことが出来る。その際、事前に絶縁基板上の位置合わせマーク６０３と結晶化領域のズレまたは結晶粒の傾きθを測定しておき、そのズレ量の分だけオフセットをかける必要がある。又、図２５（c）の工程でエキシマレーザーを照射して形成した位置合わせ用マーク６１０を用いても、アイランド露光用マスク６１１のアライメントマーク６１３‘とアライメントを行って、結晶粒内の所定の位置にＴＦＴのチャネル領域が来るように位置合わせすることができる。しかし、結晶化した半導体層６０８の膜厚が薄くなると読み取り誤差が大きくなるので、絶縁基板上の位置合わせマーク６０３を用いた方が精度良く位置合わせすることができる場合がある。
【００６０】
アライメントが完了したら、必要の場合は事前に測定しておいた結晶粒の傾きθまたはオフセット値に基づき、図２５（ｆ）に示すように、絶縁基板上の位置合わせマーク６０３と結晶化領域のズレ量の分だけオフセットをかけて露光し半導体層６０８上にフォトレジストパターン６２０を形成する。そうする事で、実施例１〜５に示すような結晶化半導体薄膜領域の1つ１つの結晶粒の中にＴＦＴのチャネル領域が来るように位置合わせされたアイランドが形成可能となる。
【００６１】
図２５（ｇ）に示すように、ドライエッチング法により結晶化された半導体層６０８を選択的にエッチングしてＴＦＴ形成部分６１２をアイランド化する。ドライエッチングのエッチングガスには、CF4およびO2などを用いた。
【００６２】
アイランド形成の後、図２５（ｈ）に示すように、プラズマＣＶＤ法あるいは熱酸化によりゲート絶縁膜６１５を形成する。ゲート絶縁膜６１５の厚さは３０ｎｍ程度とした。
【００６３】
図２６（ｉ）に示すように、スパッタ法によりゲート電極材料をゲート絶縁膜６１５上に堆積させた後、ドライエッチング法によって所望のパターンにエッチングすることによってゲート電極６１６を形成する。ゲート電極材料としては、例えばＡｌあるいはＭｏＷを用い、膜厚は２００〜４００ｎｍ程度とした。ドライエッチングのエッチングガスには、ＳＦ６とＯ２、またはＣｌ２とＯ２などを用いた。
【００６４】
図２６（ｊ）に示すように、Ｎチャネルトランジスタ６２１のソース領域及びドレイン領域６２２，６２３を形成するために、Ｐチャネルトランジスタ６３１領域を覆ったレジスト６３２および形成されたゲート電極６２４をマスクとして、不純物イオンを結晶化半導体薄膜領域６０８に高濃度にドーピングする。不純物イオンの注入にはイオンドーピング法あるいはイオン注入法を用いることが出来るが、ここではイオン注入法を用いた。不純物イオンは、例えばリンを、加速電圧３５ＫｅＶ、ドーズ量２Ｅ１５／ｃｍ２でイオン注入する。イオン注入後、レジスト６３２を剥離する。
【００６５】
図２６（ｋ）に示すように、Ｐチャネルトランジスタ６３１のソース及びドレイン領域６３２，６３３を形成するために、Ｎチャネルトランジスタ６２１の領域を覆ったレジスト６２６および形成されたゲート電極６３４をマスクとして、不純物イオンを結晶化半導体薄膜領域６０８に高濃度に注入する。不純物イオンの注入にはイオンドーピング法あるいはイオン注入法を用いることが出来るが、ここではイオン注入法を用いた。不純物イオンは、例えばホウ素を、加速電圧５０ＫｅＶ、ドーズ量２Ｅ１５／ｃｍ２でイオン注入する。イオン注入後、レジスト６２６を剥離する。
【００６６】
その後、窒素雰囲気中でアニール処理（例えば６００℃、1時間）を行い、ドーピングした不純物を活性化して結晶化半導体薄膜領域にＮチャネルトランジスタ６２１およびＰチャネルトランジスタ６３１のソース領域、ドレイン領域をそれぞれ形成する。この結果、ソース−ドレイン間には、キャリアが移動するチャネル領域６２７，６３７が形成される。
【００６７】
図２６（ｌ）に示すように、プラズマＣＶＤ法により層間絶縁膜６４１を堆積する。層間絶縁膜としては、ＳｉＯ２膜およびＳｉＮｘ膜を用い、膜厚は各々４５０ｎｍ、２００ｎｍ程度とした。
【００６８】
層間絶縁膜６４１をレジスト（図示せず）でマスキングした後、図２６（ｍ）に示すように、ドライエッチング法により層間絶縁膜６４１の所望の部分を選択的にエッチングしてコンタクトホール６４２を開口する。コンタクトホール６４２の開口後、層間絶縁膜６４１上のレジストを剥離する。
【００６９】
図２６（ｎ）に示すように、スパッタ法によりソースおよびドレイン電極材料を成膜した後、ドライエッチング法によって所望のパターンにエッチングしソースおよびドレイン電極６４４、６４５を形成する。ソースおよびドレイン電極材料としては、例えばＡｌを用いて、膜厚は４００ｎｍ程度とした。
【００７０】
以上の工程によって、絶縁基板上に形成された結晶化領域に、チャネル領域に斜め方向の結晶粒界を含まないようなＮチャネルト薄膜ランジスタ６２１およびＰチャネル薄膜トランジスタ６３１を位置合わせして形成することが出来る。
【００７１】
以上はＴＦＴの製造方法の一つの事例を述べたものである。ＴＦＴの製造に関してはこの製造方法に限定されるものではない。かかる薄膜トランジスタは液晶表示装置やエレクトロルミネッセンス・ディスプレイなどの各画素の駆動回路、表示装置の制御回路に使用される差動増幅回路やメモリ、およびＣＰＵなどに適用可能である。特に同一の結晶粒内に作成した複数のＴＦＴはその電気的特性が近似しているので、差動増幅回路等同一特性のＴＦＴを使用することが必要な電子回路に好適に使用可能である。
【００７２】
［結晶化処理］
次に、本発明による結晶化処理の実施形態の詳細について、図１１、図１２、図６〜図８、図９、図１３〜図１６を参照して説明する。これは先述の本発明によるＴＦＴの製造工程の説明のうち、結晶化工程の部分のより詳細な説明である。
【００７３】
先ず、結晶化装置の実施例について述べる。
【００７４】
次に、結晶化装置４００の例を、図１１および図１２を参照して具体的に説明する。図１１は三角形結晶化装置の構成を概略的に示す図である。また、図１２は、図１１の照明系の内部構成を概略的に示す図である。図１１の結晶化装置４００は、照明系４０３と、この照明系４０３の光軸上に設けられた位相変調素子４０１と、この位相変調素子４０１の光軸上に設けられた結像光学系４０４と、この結像光学系４０４の光軸上に設けられる被結晶化基板４０５を支持するステージ４０６とからなる。
【００７５】
照明系４０３は、図４および図５に示す光学系で、たとえば光源４０３ａとホモジナイザ２２とからなる。光源４０３ａとしては、例えば２４８ｎｍの波長を有する光を供給するＫｒＦエキシマレーザ光源を使用することができる。なお、光源４０３ａとしてはその他、３０８ｎｍの波長を有するパルス光を出射するＸｅＣｌエキシマレーザ光源、波長２４８ｎｍのパルス光を出射するＫｒＦエキシマレーザ、波長１９３ｎｍのパルス光を出射するＡｒＦレーザなどのエキシマレーザを使用することができる。光源４０３ａは、さらにＹＡＧレーザ光源でもよい。光源４０３ａは、非単結晶半導体膜例えば非晶質シリコン膜を溶融するエネルギーを出力する他の適当な光源を用いることもできる。
【００７６】
光源４０３ａから出射されたレーザ光の光軸上には、ホモジナイザ４０３ｂが設けられている。ホモジナイザ４０３ｂは、光源４０３ａから出射されたレーザ光を光束の断面内において光強度および位相変調素子４０１への入射角を均一化処理するものである。ホモジナイザ４０３ｂは、光源４０３ａからのレーザ光の光軸上に例えばビームエキスパンダ４０３ｃと、第１フライアイレンズ４０３ｄと、第１コンデンサー光学系４０３ｅと、第２フライアイレンズ４０３ｆと、第２コンデンサー光学系４０３ｇとが設けられたものである。
【００７７】
位相変調素子については次の位相変調素子の説明で詳しく説明するので概略を述べる。照明系４０３において、光源４０３ａから入射されたレーザ光は、ビームエキスパンダ４０３ｃを介して拡大された後、第１フライアイレンズ４０３ｄに入射し、続いて第１コンデンサー光学系４０３ｅを介して、第２フライアイレンズ４０３ｆの入射面を重畳的に照明し多数の光源が形成される。続いて第２コンデンサー光学系４０３ｇを介して、位相変調素子４０１に入射する。ホモジナイザ４０３ｂの第１フライアイレンズ４０３ｄおよび第１コンデンサー光学系４０３ｅは、第１ホモジナイザを構成する。第２フライアイレンズ４０３ｆおよび第２コンデンサー光学系４０３ｇは第２ホモジナイザを構成する。光強度が均一化されたレーザ光は絞り４０２を介して位相変調素子４０１に照射される。
【００７８】
位相変調素子４０１は、ホモジナイザ４０３ｂからの出射光を位相変調して例えば図９（ｄ）に示すような逆ピーク状の光強度最小分布のレーザビームを出射する。位相変調素子として使用される位相変調素子４０１は、透明体例えば石英基材４０１ａに段差をつけ、段差の境界４０１ｂでレーザ光の回折と干渉を起こさせ、レーザ光強度に周期的な空間分布を付与することができる。
【００７９】
またＳｉＮｘ膜を透明媒質としてＰＥＣＶＤ、ＬＰＣＶＤ等で成膜し段差部を形成することもできる。この場合、ＳｉＮｘ膜の屈折率を２．０とすると、ＳｉＮｘ膜を石英基材上に１５４ｎｍ成膜し、エッチングして段差を付ければ良い。１８０°の位相差をつけた位相変調素子を通過したレーザ光の強度は、周期的強弱のパターンを示す。
【００８０】
一実施形態では、段差そのものを繰り返し周期的に形成したマスクが、周期的位相変調素子として使用される。例えば位相シフトパターンの幅とパターン間距離はともに３μｍである。位相差は必ずしも１８０°である必要はなく、レーザ光に結晶化に適切な強弱を実現できる位相差であればよい。
【００８１】
位相変調素子４０１で位相変調されたレーザ光は、図１１に示す結像光学系４０４を介して、非晶質シリコン膜等の被結晶化基板４０５に入射される。ここで、結像光学系４０４は、位相変調素子４０１のパターン面と被結晶化基板４０５とが光学的に共役な位置になるように配置されている。換言すれば、被結晶化基板４０５に関しては、位相変調素子４０１のパターン面と光学的に共役な面（結像光学系４０４の像面）に設定されるように、ステージ４０６の高さ位置が補正される。結像光学系４０１は、正レンズ群４０４ａと正レンズ群４０４ｂとの間に開口絞り４０４ｃを備えている。結像光学系４０４は、位相変調素子４０１の像を等倍又は縮小、例えば１／５に縮小、して被結晶化基板４０５に結像させる光学レンズとすることができる。
【００８２】
図１１に示す開口絞り４０４ｃは、開口部（光透過部）の大きさの異なる複数の開口絞りを有する。これらの複数の開口絞り４０４ｃは、光路に対して交換可能に構成されていてもよい。あるいは、開口絞り４０４ｃは、開口部の大きさを連続的に変化させることのできる虹彩絞りを有していてもよい。いずれにしても、開口絞り４０４ｃの開口部の大きさ（ひいては結像光学系４の像側開口数ＮＡ）は、後述するように、被結晶化基板４０５の半導体膜上において所要の光強度分布を発生させるように設定されている。なお、結像光学系４０４は、屈折型の光学系であってもよいし、反射型の光学系であってもよいし、または屈折反射型の光学系であってもよい。
【００８３】
また、被結晶化基板４０５は、図９（ｃ）に示すように、ガラス基板３０１上に化学気相成長法（ＣＶＤ法）又はスパッタリング法により、下地絶縁膜として酸化シリコン膜３０２、非晶質シリコン膜３０３、そしてキャップ膜３３７が順次形成されたものである。下地絶縁膜は、例えばＳｉＯ2が膜厚５００〜１０００ｎｍ形成される。下地絶縁膜３０２は、非晶質シリコン膜３０３とガラス基板３０１が直接接触して、この基板３０１から析出したＮａなどの異物が非晶質シリコン膜３０３に混入するのを防止する。さらに、非晶質シリコン膜３０３の結晶化工程時に、溶融熱量が直接ガラス基板３０１に伝熱されるのを防止し、溶融熱を蓄熱する効果により、温度低下の速度を抑え大粒径の結晶化に寄与する。
【００８４】
次に、先述の［実施例１］〜［実施例３］に示したような様々な結晶粒を作製するための、位相変調素子の実施例について述べる。
【００８５】
まず、［実施例１］および［実施例２］に示すような１次元方向に伸びる針状結晶、三角形結晶を作製するための位相変調素子と1次元結晶成長の機構について、図９、図６〜図８を用いて説明する。
【００８６】
図９（ａ）は１次元結晶用の位相変調素子の平面パターンの一例であり、図９（ｂ）はその断面構造を示す図である。図９（ｃ）は半導体膜構造の断面図を示す。図９（ｄ）に図９（ａ）の位相変調素子を透過したレーザ光の相対光強度分布を示す。図９（ａ）に示すように、上記位相変調素子３３６の表面には面積の異なるドットパターン状の段差（高段３５２、低段３５１）を配置されている。レーザ光３２５は、図９（ａ）に示すパターンの位相変調素子３３６を介して、上記被処理体３３２に照射される。このレーザ光３２５は、位相変調素子３３６により位相変調されて、図９（ｄ）に示すような逆ピークパターン状（Ｖ字型）の繰り返し（数十個）の光強度分布を形成する。図９（ｄ）には、模式的に一つの逆ピークパターンが拡大して示されている。
【００８７】
位相変調素子３３６は、Ｖ字型光強度分布の周期が１６μｍとなるように形成されている。また、位相変調素子３３６の位相差は、例えば９０゜である。位相変調素子３３６とは、レーザ光の位相を変調するための空間強度変調光学素子のことをいう。非晶質シリコン膜（ａ−Ｓｉ層）３０３を結晶化するために照射されるレーザ光のフルエンスは、非晶質シリコン膜（ａ−Ｓｉ層）３０３の厚さが例えば３０，４０，５０，１００ｎｍの場合には、レーザ光の照射エネルギーに対応させて、それぞれ、５００，５００，５００，６００ｍＪ／ｃｍ２とする。
【００８８】
図６は、上記図９に示す位相変調素子を用いた結晶化方法により理想的に形成された結晶粒列を示す概要図である。図６の結晶粒列３０５は、中央部の光強度の最小値に相当する結晶成長開始点３１１から図面の左右方向に横方向結晶粒３０４が結晶成長している状態が示されている。理想的には同じ幅の細長い結晶粒３０４が幅方向に互いに隣接して配置された、結晶粒列３０５が形成される。結晶粒３０４は、幅より結晶成長方向に長い帯状の形状で、長さが４μmから１５μmまで、幅が０.２から０．６μmまでである。この幅より結晶成長方向に細長い結晶粒３０４をこの明細書では、針状の結晶粒と定義する。
【００８９】
シリコンの融点は１４２０°Ｃであるが、シリコン膜が一旦融解しその後温度が下がって結晶化する場合には凝固点が７００°Ｃ〜８００°Ｃの過冷却状態になる。そして結晶化する場合に潜熱を放出するため、結晶化した周囲が一部溶融する。このため、シリコン薄膜の膜厚とシリコンの薄膜の熱伝導との関係で定まる一定の間隔で、結晶成長開始点３１１が発生する。このため、図６に模式的に示すように結晶粒界３０７を介して各結晶粒の幅がほぼ同一となるように各結晶粒をそれぞれ成長させることができる。
【００９０】
また、結晶粒３０４の成長する方向３６５は、理想的には位相変調素子のパターンで定まる成長が開始する線３６０に対して垂直である。しかし、ＳＥＭ（Scanning Electron Microscope）及びＥＢＳＰ（Electron Backscatter Diffraction Pattern）で詳細に観察すると、図３や図１７に示されているように垂直方向に対し約１０度以内の傾斜角θで傾いた方向に結晶成長していることが確認できた。これは、温度勾配と核の成長し易さの方向が異なるためと考えられ、実際には図３および図１７に示すように、針状の結晶粒は垂直方向に対し約１０度以内の傾斜角θで傾いた方向に結晶成長する場合が多い。このため、ＴＦＴのレイアウトにおいては、傾斜角θを考慮する必要がある。この傾いた針状の結晶粒列にＴＦＴを形成する実施形態を［実施例１］として図１７に示している。図６と同一部分には、同一符号を付与して説明する。
【００９１】
次に、図６に示す結晶粒列３０５についての成長条件について具体的に説明する。図７および図８に非晶質シリコン膜の厚さと結晶粒の幅との関係を示す。図７は結晶粒３０４の成長開始点３１１からの距離と、結晶粒３０４の幅との間の関係を、各厚さの非晶質シリコン（３０〜１００ｎｍ）について示す。図８は、非晶質シリコン膜の厚さと、結晶成長終了点における平均幅との間の関係を示すものである。
【００９２】
図７、図８より、非単結晶半導体膜例えば非晶質シリコン膜の厚さが薄くなると、形成される結晶粒の幅は結晶成長開始点３１１近くで飽和してしまい、以後はレーザーのフルエンスを大きくして結晶粒長を伸ばしても結晶粒幅は一定となる。従って、形成される結晶粒は図３、図１７に示すような針状の結晶粒となる（［実施例１］に相当）。一方、非晶質シリコン膜の厚さが厚くなると、形成される結晶粒の幅は飽和しにくくなり結晶粒長の伸びとともにある幅までは広がっていくので、形成される結晶粒は図４、図１８に示すような三角形状の結晶粒となる（［実施例２］に相当）。図７のデータを元にすると、例えば非晶質シリコン膜厚が１００ｎｍで、結晶粒長が短い（この場合３.５μｍ以下）結晶を作製すれば結晶粒の幅が飽和せずに広がる図１８に示すような三角形結晶が得られる。従って非晶質シリコン膜厚や、レーザーのフルエンスを変えることにより、結晶粒の幅や形状を制御することができる。
【００９３】
このように図９に示す位相変調素子を用い、かつ結晶化される非晶質シリコンの膜厚やレーザーのフルエンスを適切な値に設定して結晶化を行うことにより、［実施例１］や［実施例２］に示すような1次元方向に伸びる針状結晶や三角形結晶を作製することが出来る。こうして出来た結晶に対して、［実施例１］や［実施例２］で述べたようなＴＦＴのレイアウトを行うことで、高移動度なＴＦＴを得ることが出来る。
【００９４】
本発明者の研究グループが取り組んでいる位相変調素子を用いた結晶化技術で実際に作成した１次元結晶にＴＦＴをレイアウトした例を図１０に示す。図１０は1次元針状結晶の結晶成長方向の結晶方位をＥＢＳＰ（Electron Backscatter Diffraction Pattern：後方散乱電子回折像）により解析した結果である。結晶組織をＥＢＳＰにより解析することにより、結晶組織の形態（結晶粒の形状）と結晶方位を知ることが出来る。
【００９５】
ＥＢＳＰの図中で同じ結晶方位は同じ色で塗り分けられる（図１０においては濃淡）。即ち右上の三角形で示された図に対応していて、結晶粒が＜００１＞方向を向いている時は赤っぽい色（i）に、＜１０１＞方向を向いている時は緑っぽい色（ii）に、＜１１１＞方向を向いている時は青っぽい色（iii）にそれぞれ塗り分けられる。中間色に塗られている結晶粒は、各方位の中間の方位を向いていることを示している。
【００９６】
図１０より、本実施例で作製した結晶組織の形態としては、１次元方向に成長した針状結晶粒が形成されていることが分かる。また、結晶粒の伸びが３μｍ程度の場合は、先に述べたように結晶形態が三角形状の結晶粒になることが分かる。さらに、本実施例に基づいたＴＦＴのレイアウトを行うことで針状結晶粒あるいは三角形状結晶粒内にＴＦＴのチャネル領域が配置され、チャネル領域内には斜め方向の結晶粒界（双晶粒界を除く）が存在していない様子も分かる。
【００９７】
次に、［実施例３］および［実施例４］に示すような２次元方向に広がる三角形状結晶を作製するための位相変調素子と２次元結晶成長の機構について、図１３〜図１６を用いて説明する。
【００９８】
図１３は、２次元結晶用の位相変調素子４０１の平面パターンの１例を示す図である。この実施形態の位相変調素子４０１は、５μｍ角の結晶粒アレイ半導体薄膜を作製するための位相変調素子であり、所定の周期で二次元的に配置されて互いに同じパターンを有する複数の単位領域４０１ａにより構成されている。図１３では、説明を簡単にするために、隣り合う２つの正方形状の単位領域４０１ａを示している。各単位領域４０１ａの一辺は、結像光学系４０４の像面における換算値で５μｍである。以下、位相変調素子４０１の寸法については、結像光学系４０４の像面における換算値で示す。
【００９９】
単位領域４０１ａは、一定の位相を有する基準面（図中空白の部分）４０１ａａと、単位領域４０１ａの中心近傍に配置された第１位相領域４０１ａｂおよび第２位相領域４０１ａｃと、第１位相領域４０１ａｂおよび第２位相領域４０１ａｃの周囲に配置された複数のドット領域４０１ａｄとを備えている。ここで、第１位相領域４０１ａｂおよび第２位相領域４０１ａｃは、半径が０．５μｍの円を４等分して得られる三角形形状のパターンであり、その頂点同士が単位領域４０１ａの中心で接するように配置されている。
【０１００】
この実施形態では、第１位相領域４０１ａｂおよび第２位相領域４０１ａｃの周囲に、結像光学系４０４の点像分布範囲の半径よりも光学的に小さい０．５μｍ角の正方形状の単位セル（不図示）を縦横に且つ稠密に仮想設定している。そして、各単位セルの中に１つのドット領域４０１ａｄが選択的に設けられている。単位セル中のドット領域４０１ａｄの占有面積率は、第１位相領域４０１ａｂと第２位相領域４０１ａｃとの接点（単位領域４０１ａの中心）から離れるにしたがって小さくなるように構成されている。また、第１位相領域４０１ａｂ、第２位相領域４０１ａｃおよびすべてのドット領域４０１ａｄは、基準面４０１ａａに対して＋９０度の位相（基準面４０１ａａでの位相（変調量）を０度と基準化したときの相対的な位相差）を有する。
【０１０１】
図１４は、この実施形態における半導体薄膜の2次元結晶化の過程を概略的に示している。図１４において破線で示す矩形状の領域は、半導体膜構造４０５の表面上において位相変調素子４０１の１つの単位領域４０１ａに対応する単位基板領域（実施形態では５μｍ角の正方形状の領域）４１０である。単位基板領域４１０では、まず凝固初期に、溶融領域４１２（＊：図に該当番号なし）の中心近傍において結晶核の発生と消滅とを繰り返した後に、結晶核が凝集して成長可能な臨界径以上となり、１〜数個の成長性の結晶核４１１が発生する。この成長性の結晶核４１１は、時間の経過に従って放射状に全方向に成長し、固液界面４１４が広がっていき、結晶粒を形成する。１個の結晶核がある場合は１つの結晶粒からなる結晶が、数個の結晶核がある場合は数個の結晶粒からなる結晶ができる。
【０１０２】
図１４では４個の三角形状の結晶粒からなる場合を描いている。結晶粒と結晶粒の間には結晶粒界（ランダム粒界）４１３が存在する。単位結晶同士が成長してぶっつかった所には衝突粒界４１５ができる。これら結晶流界４１３と衝突粒界４１５がＴＦＴのチャネル領域内に含まれていると、移動度の劣化につながる。
【０１０３】
本発明の半導体薄膜のレーザアニールによる結晶化は超急冷凝固系であるため、発生した結晶核の面方位を維持しながら全方向に成長することはない。例えば＜１１０＞方向のように比較的成長速度の大きな結晶方向には、発生した結晶核の面方位をそのまま保ちながら成長する。しかしながら、例えば＜１１１＞方向のように最密面が積み重なっていかなければならない成長速度の比較的小さな結晶方向には、同心円放射状に広がる温度勾配に従い、成長速度の大きな方向と同様の速度で成長するため、成長途中で双晶変態することで成長速度のより大きな面方位に向きを変えて成長する。結果として、最終的な組織では、結晶粒の中に双晶粒界４１３’が入る。この双晶粒界４１３’は、結晶粒界４１３や衝突粒界４１５とは、その形成過程が異なり、双晶粒界４１３’はＴＦＴの移動度の低下には大きな影響を及ぼさないと考えられる。
【０１０４】
図１５は、図１４に示す結晶化過程を実現するのに適した光強度分布の一例を概略的に示している。かかる光強度分布は例えば上に述べた図１３の位相変調素子パターンから得られる。但し図１３に示す構造に限定されるものではない。分布図１５（ａ）に示す光強度分布は、図１５（ｂ）に示す単位基板領域４１０の対角線４１０ａに沿った分布である。なお、図１５（ｂ）において、破線４１６ａ，４１６ｂは光強度（または温度）の等高線を示している。図１５（ａ）に示す光強度分布では、単位基板領域４１０の中心近傍において光強度が最も小さく、この光強度の最も小さいボトムピークから周囲に向かって放射状に光強度が急激に増大する逆ピーク状の分布が形成され、逆ピーク状の分布から周囲に向かって放射状に緩やかに光強度が増大する傾斜状分布が形成されている。
【０１０５】
図１５（ａ）に示すようなロート形の光強度分布を有するレーザ光を被結晶化基板４０５に照射すると、被結晶化基板４０５の非晶質半導体薄膜が光を吸収して受光領域は、光のエネルギーが熱に変換され溶融する結晶化開始時の半導体薄膜の温度分布も図１５（ａ）に示すようになり、単位基板領域４１０の中心領域にのみ成長性の結晶核４１１が発生する。光強度分布には、結晶成長の開始と密接に関係した閾値αがある。光強度がα値以下の部分では半導体膜（Ｓｉ）は融けないか、あるいは融けても表面の一部しか融けないために多結晶シリコンの状態にとどまり当該箇所が種結晶となって、光強度がα値（固液分岐温度）を越えたところから結晶成長が開始する。
【０１０６】
したがって、光強度分布の底部の光強度の値がこのα値よりもわずかに下回ることが望ましい。具体的に、光強度分布のボトムピークＢの強度は、相対値で０．２〜０．７であることが好ましい。ボトムピークＢの強度が０．２未満になると小さくなりすぎて、中心部分だけ結晶化することなくアモルファスのままになってしまう。また、ボトムピークＢの強度が０．７を越えると大きくなりすぎて、中心部分にのみ成長性の結晶核を発生させることができない。なお、結晶化過程をさらに良好に実現するには、光強度分布のボトムピークＢの強度が０．５〜０．６であることが好ましい。
【０１０７】
中心近傍のボトムピークＢから周囲に向かって放射状に光強度が急激に増大する逆ピーク状の分布は、光強度の最小値（すなわちボトムピークＢにおける光強度の値）に最大値と最小値との差の約２／５を加えた光強度までの範囲であることが好ましい。図１５（ａ）に示す光強度分布の場合、光強度の最小値に最大値と最小値との差の２／５を加えた光強度が相対値で０．７６となる。
【０１０８】
この光強度０．７６における光強度分布のピーク幅Ｗ１は、０．５μｍ〜１．５μｍであることが好ましい。ピーク幅Ｗ１が０．５μｍ未満になると小さくなりすぎて、光強度の最小位置である中心に周囲の熱が拡散して、最低温領域が広がってしまい、成長性の結晶核を単一にすることができない。また、ピーク幅Ｗ１が１．５μｍを越えて大きくなりすぎると、結晶化開始時の最低温領域が広がってしまい、成長性の結晶核を単一にすることができない。
【０１０９】
図１５（ａ）に示すように、逆ピーク状の分布の周囲では、光強度が緩やかに増大すること、すなわち中心から離れるに従って外側に向かって線形的に光強度が増大するようなロート形の傾斜状分布になることが好ましい。これは、単位基板領域４１０の中心に発生した成長性の結晶核４１１を放射状に成長させて、単位基板領域４１０の内部を1〜数個の結晶粒にするためである。
【０１１０】
光強度分布をこのようにロート形の傾斜状分布にすると、外側に向かう温度勾配も線形的になるので、結晶の成長が途中で停止することなく、さらに大粒径の結晶化半導体膜を生成することができる。逆ピーク状の光強度分布の周囲に凹凸分布が存在し、光強度が急峻に大きくなっているピークＵが存在すると、非晶質半導体薄膜がレーザ光を吸収する際にこの領域の温度が上がりすぎてしまい、膜破壊（アブレーション）しやすくなってしまう。
【０１１１】
このようにボトムのピーク強度やピーク幅は、成長性の結晶核の生成と深く関係しており、１つの単位基板領域４１０が何個の結晶粒で構成されるかを左右する。4個の成長性の結晶核が生成され、4個の三角形状の結晶粒からなる結晶に成長した場合は、図１４や図１９に示すような単位基板領域４１０になる。8個の成長性の結晶核が生成された場合には、図２０に示すような単位基板領域になる。このような複数の成長性の結晶核は各三角形の頂点から各三角形の底辺３１３の中央に向かって結晶成長が促進されるような温度勾配を形成する位相変調素子を用いることにより形成できる。
【０１１２】
図１６は、(a)図の位相変調素子４０１における単位領域４０１aの凹凸面の配列パターンと結晶化された(b)図の結晶組織のアレイパターンとの関係の一例を模式的に示している。図１６（ａ）に示す位相変調素子４０１の単位領域４０１ａの配列パターンでは、簡単のための単位領域４０１ａの中心近傍に配置された三角形形状の第１位相領域４０１ａｂおよび第２位相領域４０１ａｃだけを示している。また、図１６（ｂ）に示す結晶組織のアレイパターンでは、衝突粒界４１５を実線で示し、結晶粒界４１３を破線で示している。
【０１１３】
位相変調素子４０１の１つの単位領域４０１ａに対応して、複数の結晶粒からなる１つの正方形状の結晶領域が形成される。すなわち、所定の周期で格子状に配置された複数の単位領域４０１ａに対応して、複数の正方形状の結晶領域が格子状にアレイ化して形成されて品質の良い結晶化半導体薄膜となる。そして、正方形状の結晶領域の内部には、結晶粒界４１３および双晶粒界４１３’を含むことになる。この結晶化方法によれば、成長性の結晶核４１１の発生位置を制御することにより、結晶粒の位置も二次元的に制御することができる。
【０１１４】
このように図１３に示すような、ボトムのピーク強度やピーク幅が適切な値になるように設計された位相変調素子を用いて結晶化を行うことにより、［実施例３］に示すような２次元方向に伸びる複数の三角形結晶粒からなる結晶を作製することが出来る。こうして出来た結晶に対して、［実施例３］で述べたようなＴＦＴのレイアウトを行うことで、高移動度なＴＦＴを得ることが出来る。
【０１１５】
本発明者の研究グループが取り組んでいる位相変調素子を用いた結晶化技術で実際に作成した２次元結晶にＴＦＴをレイアウトした例を図２１に示す。図２１(ａ)は２次元三角形状結晶のＳＥＭ像であり、図２１(ｂ)はその結晶成長方向の結晶方位をＥＢＳＰ（Electron Backscatter Diffraction Pattern：後方散乱電子回折像）により解析した結果である。結晶組織をＥＢＳＰにより解析することにより、結晶組織の形態（結晶粒の形状）と結晶方位を知ることが出来る。ＥＢＳＰの図中で同じ結晶方位は同じ色で塗り分けられる（図２１(ｂ)においては濃淡）。即ち右上の三角形で示された図に対応していて、結晶粒が＜００１＞方向を向いている時は赤っぽい色（i）に、＜１０１＞方向を向いている時は緑っぽい色（ii）に、＜１１１＞方向を向いている時は青っぽい色（iii）にそれぞれ塗り分けられる。中間色に塗られている結晶粒は、各方位の中間の方位を向いていることを示している。
【０１１６】
図２１（ｂ）より、本実施例で作製した結晶組織の形態としては、２次元方向に成長した三角形状結晶粒が形成されていることが分かる。さらに、本実施例に基づいたＴＦＴのレイアウトを行うことで三角形状結晶粒内にＴＦＴのチャネル領域が配置され、チャネル領域内には斜め方向の結晶粒界（双晶粒界を除く）が存在していない様子も分かる。
【０１１７】
［ＴＦＴ特性］
次に、本発明の第二の目的である、チャネル幅Ｗが大きいＴＦＴでチャネル領域内に結晶粒界を含む場合であっても、高移動度でばらつきの少ないＴＦＴを実現するための解決手段を裏付ける実験結果について、図２７〜図３５を用いて説明する。
【０１１８】
図２７は、図６に示したＰＭＥＬＡ法で結晶化した半導体薄膜の横成長結晶領域の中央付近に、結晶の成長方向（結晶粒界）とＴＦＴのチャネル長方向が平行になるように配置した例である。ＴＦＴのチャネル幅Ｗが小さい場合には、実施例１〜５で述べたようなＴＦＴレイアウトを行う事によってチャネル領域内に結晶粒界を含まないので、特性の良いＴＦＴ特性が得られる。しかし、図２７に示したようにＴＦＴのチャネル幅Ｗが大きくなると、実施例１〜５に述べたようなレイアウトを行う事は困難になり、チャネル領域には必ず結晶粒界が含まれてしまう。
【０１１９】
図２８は、図２７に示すようなチャネル幅Ｗが大きいＴＦＴを結晶の成長方向（結晶粒界）とチャネル長方向が平行になるように配置した場合のＰＭＥＬＡ法で作成したＰｏｌｙ-ＳｉＴＦＴの電気特性（Ｓｉ膜厚１００ ｎｍ、素子寸法Ｌ/Ｗ = 1 / 2 μm、個数８０個分）である。図２８（ａ）はＩｄ-Ｖｇ特性、図２７（ｂ）は電界効果移動度（μFE）の特性を表している。
【０１２０】
図２８（ａ）より、ゲート電圧（Ｖｇ）が-１〜１Ｖ付近にかけてのドレイン電流（Ｉｄ）の立ち上がりの急峻性（Ｓｗｉｎｇ値：Ｓ値と呼ぶ）がばらついていることが分かる。またＴＦＴがオン状態になる時のゲート電圧（閾値電圧：Ｖthと呼ぶ）もばらついていることが分かる。本発明では、Ｉｄ×（Ｌ／Ｗ）が１×10-7Ａになる時のゲート電圧をＶthと定義している。
【０１２１】
また図２８（ｂ）より、電界効果移動度（μFE）も非常にばらついていることが分かる。発明者らは、図２８（ｂ）に示すような電界効果移動度（μFE）のばらつきの原因について詳しく解析した。バルクＳｉやＳОＩなどの単結晶のトランジスタにおいては非特許文献７に示すように、移動度は３つの散乱要因からなるモデルが知られている。即ち(1)クーロン散乱、(2)フォノン散乱、(3)表面ラフネス散乱である。横軸を実効電界Eeffで、縦軸を電界効果移動度（μFE）でプロットしたUniversal plotと呼ばれるプロットを行うと、移動度がどのメカニズムで決まっているかを解析することが出来る。即ち低電界領域ではクーロン散乱が、中電界領域ではフォノン散乱が、高電界領域では表面ラフネス散乱が支配的であり、移動度はこれら３つの散乱移動度の逆数和で表せされることが分かる。
【０１２２】
ここで、実効電界Ｅｅｆｆは下記式で求める事が出来る。
【０１２３】
Ｅｅｆｆ＝（Ｑｄ＋η×Ｑi）        ・・・・式（１）
なお        Ｑｄ：空乏層電荷
Ｑi：反転層電荷
η；定数
しかし、このようなUniversal plotと呼ばれる解析手法は、半導体として単結晶であるバルクＳｉを使用したトランジスタや、ＳОＩ（Ｓｉｒｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）を用いたトランジスタでは実験値に近いモデルとして実用されてきた。しかし半導体層として多結晶Ｓｉ膜を用いたＰｏｌｙ−Ｓｉでは解析の事例がなく、実験値に近いモデルとして実用できなかった。即ち、多結晶シリコン薄膜トランジスタ（Ｐｏｌｙ−Ｓｉ  ＴＦＴ）においては、結晶が多結晶からなることと活性層が薄膜であることから、上記のようなUniversal plotの解析式をそのまま用いることが出来ないため、このような手法で解析されることはなかった。また、バルクＳｉやＳОＩは単結晶でありがらつきについて考える必要がないため、Ｐｏｌｙ−Ｓｉ  ＴＦＴでは重大な問題となる移動度のばらつく要因がどの散乱要因にあるかについても調べられていなかった。
【０１２４】
従って、従来のバルクＳｉやＳОＩのトランジスタの物理モデルに従ってＴＦＴの電気特性を計算するようなデバイスシミュレータで計算した電気特性は、実際のＰｏｌｙ−Ｓｉ  ＴＦＴに対して測定した電気特性と一致しない場合が多々あった。この不一致は仮定しているバルクＳｉやＳОＩでの物理モデルが現実のＰｏｌｙ−Ｓｉ  ＴＦＴの物理モデルと異なるために起こることが判った。このため、Ｐｏｌｙ−Ｓｉ  ＴＦＴにおける移動度の解析手法においては、Ｐｏｌｙ−Ｓｉ  ＴＦＴ独特の構造（活性層が薄膜半導体層である事、多結晶であるため粒界や粒内欠陥が能動活性層に存在すること）や移動度がばらつく要因に注目して解析する必要があることが判った。
【０１２５】
本発明はこのバルクＳｉの移動度の解析手法を参考に、Ｐｏｌｙ−Ｓｉ  ＴＦＴにおいてもこれらの手法を活用できるように工夫改良し、移動度のピーク値のばらつきの原因について詳しく解析し、チャネル幅Ｗが大きいＴＦＴでチャネル領域内に結晶粒界を含む場合であっても、高移動度でばらつきの少ないＴＦＴを実現するための移動度を改善する制御要因を始めて見いだした。
【０１２６】
本発明では、多結晶シリコン薄膜に形成された薄膜トランジスタ（Ｐｏｌｙ−Ｓｉ  ＴＦＴと略す）特有の構造（活性層が薄膜である事、多結晶であるため粒界が存在すること）を考慮したUniversal plotの解析式を導入したことを第一の特徴とする。また、移動度がばらつく要因を解析式に組み込むために、クーロン散乱中心であるダングリングボンドにトラップされたキャリアの概念を解析モデル内に導入したことを第ニの特徴とする。非特許文献８〜１０に記載されているように、ゲルマニウムなどの単結晶では、結晶内の転移（Ｄｉｓｌｏｃａｔｉｏｎ）にトラップされた電子によるクーロン散乱モデルが知られているが、Ｐｏｌｙ−Ｓｉではこのようなモデルを考えた事例はこれまでなかった。本発明では多結晶Ｓｉの結晶粒界や、結晶内欠陥、転移、積層欠陥なども、単結晶の転移（Ｄｉｓｌｏｃａｔｉｏｎ）と同じようにダングリングボンドにトラップされた電子による散乱である事に着目し、このディスロケーション（Ｄｉｓｌｏｃａｔｉｏｎ）散乱モデルの解析式をＰｏｌｙ−Ｓｉ  ＴＦＴの結晶粒界や、結晶内欠陥、転移、積層欠陥、亜粒界などの解析モデルに当てはめる事が出来ると過程して導入した、この概念図を図３６に示す。
【０１２７】
また、本発明の上記Ｄｉｓｌｏｃａｔｉｏｎ散乱モデルを応用した解析式から算出したＰｏｌｙ−Ｓｉ  ＴＦＴのクーロン散乱移動度と、実験から求めたクーロン散乱移動度が一致するように、解析式からクーロン散乱中心を抽出することを第３の特徴とする。クーロン散乱中心密度を求めるためには、通常はＴＦＴの電気特性を測定した後、これを剥離解析してチャネル領域をＳＥＭやＴＥＭ等で観察しなければ求めることが出来ない。しかし、本発明の演算ステップや解析式を用いれば電気特性を測定するだけでクーロン散乱中心密度を求めることが出来るので、非常に精度良く簡単にクーロン散乱中心密度を求めることが出来る。
【０１２８】
以下、本実施例では移動度を電界効果移動度（μFE）を用いた解析例について述べるが、実効移動度（μeff）を用いた場合でも考え方は同じである。
【０１２９】
電界効果移動度はμFE＝Ｌ／Ｗ・Ｉｄ／（Ｖｄ−２・Ｒｓｄ・Ｉｄ）／Ｃｏｘ／（Ｖｇ−Ｖｔｈ）から求めている。また実効移動度の場合は、μeff＝Ｌ／Ｗ・ｇｍ／（Ｖｄ−２・Ｒｓｄ・Ｉｄ）／Ｃｏｘから求める。ここで、Ｒｓｄはソースまたはドレインの寄生抵抗である。通常のバルクＳｉのＵｎｉｖｅｒｓａｌ  ｐｌｏｔの解析式では考慮されていないが、Ｐｏｌｙ−Ｓｉ  ＴＦＴではこのソース・ドレインの寄生抵抗が大きく影響が大きいため考慮する必要がある。これはＰｏｌｙ−Ｓｉ  ＴＦＴ独特の構造に適用できるように工夫改良した点である。また式（１）の実効電界Ｅｅｆｆの算出にあたり、活性層が薄膜であることを考慮して、Ｑｄ、Ｑｉを下記式のようにＰｏｌｙ−Ｓｉ  ＴＦＴに適用出来るように工夫改良している。
【０１３０】
Ｅｅｆｆ＝（Ｑｄ＋η×Ｑi）        ・・・・式（２）
Ｑｄ：空乏層電荷    （Ｑｄ＝ｑ  ＮＡ  ｔｓｉ、Ｎａはボディ濃度、
ｔｓｉはＰｏｌｙ−Ｓｉ膜厚）
Ｑi：反転層電荷      （Ｑi＝Ｃｏｘ（Ｖｇ−Ｖｔｈ）、または
ＳｐｌｉｔＣ−Ｖ法により求められる）
η；定数  （ＮＭＯＳではη＝０．５、ＰＭＯＳではη＝０．３３）
図２９は、図２８（c）の８０個のＴＦＴ特性のうち（移動度が良いＴＦＴ、平均的なＴＦＴ、悪いＴＦＴの3種類）をUniversal plotした結果である。中〜高電界領域にかけての移動度には、3種類の間であまり差がみられないが、低電界領域の移動度の落ち込みは、電界効果移動度（μFE）が悪いＴＦＴほど大きい。即ち、低電界領域におけるクーロン散乱による移動度に律速されて電界効果移動度（μFE）のピーク値が下がっていることが分かった。次に、これらＰＭＥＬＡ法で作成したＴＦＴの電界効果移動度μ（poly）から、基準となるＴＦＴの電界効果移動度μ（ref）を引き算して先ほど述べたクーロン散乱による移動度μμ（Coulomb）分だけを取り出した。基準となるＴＦＴの電界効果移動度μ（ref）としては、完全結晶であるバルクＳｉの移動度やＳＯＩの移動度、あるいはＰｏｌｙ−Ｓｉ  ＴＦＴのうち、移動度の良いＴＦＴの移動度、もしくはそれらのフォノン散乱の移動度などを用いることが出来る。本実施例では、ＰＭＥＬＡ法で作成したＴＦＴの電界効果移動度μ（poly）から完全結晶であるSOIの電界効果移動度μ（SOI）を引き算して、さきほど述べたクーロン散乱による移動度μ（Coulomb）分だけを取り出した。
【０１３１】
この計算の際には、1/μ（Coulomb）= 1/μ（poly）-1/μ（SOI）・・・・式（３）
式（３）で表される関係式を用いた。次に、非特許文献８〜１０で述べられているゲルマニウムなどの転移の解析に用いられているDislocation散乱モデルをＰｏｌｙ−Ｓｉ  ＴＦＴに応用して、μ（Coulomb）からクーロン散乱中心密度（Ndisl）が各ＴＦＴにどの程度含まれているのかを抽出した。Dislocation散乱モデルは、Dislocationによる移動度 μdislが、Dislocation密度（Ndisl‘）に反比例するというモデル（μdisl ∝ Ndisl’-1）である。Dislocation散乱も、クーロン散乱も、トラップに捕獲された電子が負に荷電して、伝導キャリアを散乱するという同じメカニズムなので適用可能である。この場合、Dislocation密度（Ndisl‘）が、クーロン散乱中心密度（Ndisl）に相当する。
【０１３２】
ＴＦＴに含まれるクーロン散乱中心密度（Ndisl）の算出は以下の方法により行った。
【０１３３】
まず、図２９における横軸の実効電界Ｅeffを下記式（４）により自由キャリア密度ｎに変換する。
【０１３４】
ｎ＝｛ε０εｓｉ×Ｅeff／ｑ−Ｑｄ｝／（η×ｔｉｎｖ）・・・・式（４）
（ここで、ｔｉｎｖ：チャネル領域における反転層厚さ）
この算出した自由キャリア密度ｎを横軸に、式（３）で算出したクーロン散乱移動度・（Ｃoulomb）を横軸にとってプロットすると、図３０に記号で示したようなデータ点となる。
【０１３５】
一方Dislocation散乱モデルに基づくクーロン散乱移動度μ（Ｃoulomb）の計算値は下記式（５）のように表され、自由キャリア密度ｎを横軸に、クーロン散乱移動度を縦軸にプロットすると、図３０に直線で示したデータとなる。ここで式（３）、（４）から求めたクーロン散乱移動度の実験値（図３０の記号で示したデータ）と式（５）から求めたクーロン散乱移動度の計算値（図３０の直線）が一致するように式（５）中のクーロン散乱中心密度（Ndisl）を設定することで、クーロン散乱中心密度（Ndisl）を算出することが出来る。
【０１３６】
μ（Ｃoulomb）＝｛３０（２π）１／２・（ε０εｓｉ）２・ａ２・（ｋＴ）３／２｝／｛Ｎｄｉｓｌ・ｑ３・ｆ２・（ε０εｓｉ・ｋＴ／ｑ２／ｎ）１／２・ｍ１／２｝
・・・式（５）
ここで
ε0：真空の誘電率  [Ｆ/cm]
εsi：Ｓｉの誘電率
a：格子定数  [cm]
ｋ；ボルツマン定数
Ｔ；温度
Ｎｄｉｓｌ；クーロン散乱中心密度
q：電荷量（=1.7×10-19）  [C]
f：ダングリングボンドの占有確率
n：自由キャリア密度  [/cm3]
m：有効質量（=m0×mn）
mn：電子の有効質量
図３０は、実際にクーロン散乱移動度μ（Coulomb）の実験値から式（５）を用いてクーロン散乱中心密度（Ndisl）を抽出した例である。移動度が良いＴＦＴほど、クーロン散乱中心密度（Ndisl）が少ないことが分かった。
【０１３７】
図３１は、Si膜厚１００ ｎｍ、５０ ｎｍ、４０ ｎｍ、３０ ｎｍの各膜厚でクーロン散乱中心密度 Ndislを抽出し、クーロン散乱移動度μ（Coulomb）との関係を調べた結果である。クーロン散乱移動度μ（Coulomb）は、クーロン散乱中心密度Ndislに対し約−１乗で変化している。これは、Dislcation散乱モデル式におけるクーロン散乱移動度とクーロン散乱中心密度の関係（μdisl ∝ Ndisl’-1）と一致しており、このモデルがクーロン散乱中心密度（Ndisl）の抽出に適用可能であることを証明している。また、膜厚を厚くするほど、クーロン散乱中心密度Ndsilが減少して、クーロン散乱移動度μ（Coulomb）が向上することが分かった。即ち、高移動度のＴＦＴを実現するためには、膜厚４０ｎｍ以上が望ましい。さらに望ましくは、膜厚１００ｎｍ程度が最も望ましい。
【０１３８】
図７で示したように、Ｓｉ膜厚が厚くなるに従って、結晶粒の幅は広くなる。例えば図７より、Ｓｉ膜厚３０ｎｍでは、結晶粒の幅Ｗgは0.2μmであり、この時の結晶粒界の本数は、１/Ｗｇ = 1/0.2μm = 5×104/ｃｍである。Ｓｉ膜厚１００ｎｍでは、結晶粒の幅Ｗgは0.７μmと広くなるので、この時の結晶粒界の本数は、１/Ｗｇ = 1/0.7μm = 1.4×104/ｃｍである。
【０１３９】
図３２は、このようにしてＳＥＭ像で観察した結晶粒幅Ｗgから求めた各膜厚の結晶粒界の本数と、各膜厚での平均的なクーロン散乱中心密度 Ndislとの相関を調べた結果である。ＳＥＭ像から求めた結晶粒界の本数１/Ｗgと、散乱モデルから求めたクーロン散乱中心密度 Ndislとの間には良い相関が見られる。即ちこれは、クーロン散乱中心密度の要因には、(1)ドナー、アクセプター、(2)界面準位、(3)結晶粒界、(4)結晶内欠陥（積層欠陥、転位、点欠陥）などが考えられるが、このうち(3)の結晶粒界が最も支配的であることを示している。
【０１４０】
従って、クーロン散乱中心密度を減らすためには、結晶粒界の本数を減せば最も効果的であることが分かった。
【０１４１】
図３３は、ＴＦＴの電界効果移動度μFEと、抽出したクーロン散乱中心密度Ndislとの相関を調べた結果である。電界効果移動度μFE は、Si膜厚によらずクーロン散乱中心密度Ndislで決まっていることが分かる。即ち、クーロン散乱中心密度Ndislを制御することで高移動度のＴＦＴを作成することが出来る。図３３より、クーロン散乱中心密度が1×1011/ｃｍ2以上では、クーロン散乱中心密度を低減しても移動度はあまり大きくならないが、クーロン散乱中心密度を1×1011/ｃｍ2以下に低減することで、ＴＦＴの移動度を急峻に高めることが出来る。さらに望ましくは、クーロン散乱中心密度を4×1010/ｃｍ2以下に低減することで、ＴＦＴの移動度をもっと急峻に高めることが出来る。
【０１４２】
図３２の結果より、クーロン散乱中心密度を1×1011/ｃｍ2以下に低減するためには、結晶粒界の本数を約4×104/ｃｍ以下にすればよい。また、クーロン散乱中心密度を4×1010/ｃｍ2以下に低減するためには、結晶粒界の本数を約1.5×104/ｃｍ以下にすればよい。あるいは、膜厚を厚くすることでクーロン散乱中心密度Ndislを制御してもよい。即ち、高移動度のＴＦＴを実現するためには、膜厚４０ｎｍ以上が望ましい。さらに望ましくは、膜厚１００ｎｍ程度が最も望ましい。
【０１４３】
図３４は、図３３の結果をlog-logでプロットし直した結果である。電界効果移動度μFEの直線は、クーロン散乱中心密度Ndislが1×1010/ｃｍ2付近を境に折れ曲がっていることが見てとれる。これは、Ndislが1×1010/ｃｍ2より大きい領域、即ち電界効果移動度μFEが低い（μFE≦200 ｃｍ2/V・s）領域では、μFEがμFE ∝ Ndisl-1の直線に乗っている。即ち結晶粒界が多く存在して結晶性が良くないＴＦＴでは、移動度を決めている要因として、先に述べた結晶粒界にトラップされた電子よるクーロン散乱が支配的であることを示している。
【０１４４】
一方、Ndislが1×1010/ｃｍ2以下の領域、即ち電界効果移動度μFEが高い（μFE≧200 ｃｍ2/V・s）領域では、μFEがμFE ∝ Ndisl-1の直線から外れて、μFE ∝ Ndisl-0.5程度の直線に乗っている。即ち、結晶粒界の本数が減少してきて結晶性が良くなると、移動度を決める要因として、先に述べた結晶粒界以外の要因の影響が大きくなることを示している。従って、結晶粒界の本数を減らしてクーロン散乱中心密度を減らしていくほど、別の要因を改善する必要性が高まる。
【０１４５】
別の要因としては、結晶方位、表面ラフネスなどのクーロン散乱以外の要因である可能性が高い。あるいは結晶内欠陥の可能性も考えられる。結晶方位、表面ラフネスが移動度に影響することは、非特許文献11で示されているが、クーロン散乱中心密度Ndislや、結晶粒界の本数、あるいは電界効果移動度μFEなどがどの程度の範囲から、これらの影響が効果的に生じるといった事はこれまで調べられていない。結晶方位、表面ラフネスと、クーロン散乱中心密度Ndislや、結晶粒界の本数、電界効果移動度μFEの程度の範囲を組み合わせている点に本発明の特徴はある。
【０１４６】
結晶方位を揃えるためには、結晶化処理を行う前の非単結晶半導体薄膜の厚さを５０ｎｍより薄くすれば良い。発明者らが研究した結果、１次元方向に成長する結晶の場合、結晶化処理を行う前の非単結晶半導体薄膜の厚さが５０ｎｍより薄い場合、長手方向即ち結晶成長方向の方位が、＜１１０＞に優先的に配向していることがわかっている。先述したように図1０はＳｉ膜厚が１００ｎｍの場合の1次元結晶の結晶方位を解析したＥＢＳＰ結果であり、各結晶粒はいろいろな色をしていて結晶方位が揃っていないことを示しているが、Sｉ膜厚を５０ｎｍ、４０ｎｍ、３０ｎｍと薄くしていくにつれて、各結晶粒の成長方向の方位が＜１１０＞に揃ってきて、各結晶粒の色は緑っぽい色(ii)になる。尚、図１０の＜１０１＞と＜１１０＞は等価である。従って、結晶方位を揃えるためには、結晶化処理を行う前の非単結晶半導体薄膜の厘さを５０ｎｍより薄くすれば良い。
【０１４７】
また、結晶内欠陥を低減するためには、水素化処理を行えばよい。具体的にはＴＦＴ形成後に水素プラズマ処理等を行う。
【０１４８】
また、表面ラフネスを低減するためには、結晶化処理のレーザーのフルエンスを最適化する、あるいはＣａｐ膜剥離をウエットエッチング処理ではなくドライエッチング処理するなどを行えば良い。
【０１４９】
図３５は、Ｓｉ膜厚１００ｎｍのＴＦＴのＶth及びＳ値と、抽出したクーロン散乱中心密度Ndislとの相関を調べた結果である。Ｖth及びＳ値も、移動度と同様に、クーロン散乱中心密度Ndislで決まっていることが分かる。即ちクーロン散乱中心密度Ndislのばらつきを抑えることで、ＶthやＳ値のばらつきを抑えることが出来る。
【０１５０】
以上の実験結果から、ＴＦＴチャネル幅Ｗが大きいＴＦＴでチャネル領域内に結晶粒界を含む場合であっても、本発明によってクーロン散乱中心密度や結晶粒界密度、Ｓｉ膜厚を制御することによって、高移動度でばらつきの少ないＴＦＴを実現出来る。これらのＴＦＴは大電流、低ばらつきを必要とする回路に好適に用いることが出来る。
【産業上の利用可能性】
【０１５１】
以上の本発明の方法により作製した薄膜トランジスタは移動度が高いという優れたＴＦＴ特性を示す。このため、高性能、高速動作を必要とするＴＦＴを使用する電子装置、例えば、液晶表示装置（液晶ディスプレイ）やＥＬ（エレクトロルミネッセンス）ディスプレイなどの駆動回路、差動増幅回路やメモリ（ＳＲＡＭやＤＲＡＭ）を含むＣＰＵなどの集積回路などに適用可能である。また同一の結晶粒内に作成した複数のＴＦＴはその電気的特性が近似しているので、例えば差動増幅回路等同一特性のＴＦＴを使用することが必要な電子回路に好適に使用可能である。
【図面の簡単な説明】
【０１５２】
【図１】結晶化した半導体薄膜における従来のＴＦＴのレイアウトを示すもので、非特許文献1のFig２に対応する図である。
【図２】同じく非特許文献３のFig3に対応する図である。
【図３】模式的に示された短冊状の結晶粒を有する基板に形成された従来のＴＦＴの配置を示す図である。
【図４】同じく扇状の結晶粒を有する基板に形成された従来のＴＦＴの配置を示す図である。
【図５】二次元的に伸びる扇状の結晶粒を有する基板に形成された従来のＴＦＴの配置を示す図である。
【図６】本発明に使用可能な結晶化方法により形成された結晶粒列の事例を示す概要図である。
【図７】非晶質シリコン膜の膜厚を変えて結晶化した場合の、結晶粒の長手方向の位置と結晶流の幅との関係を示す図である。
【図８】非晶質シリコン膜の膜厚を変えて結晶化した場合の、非晶質シリコン膜の厚さと生成された結晶粒の幅の関係を示す図である。
【図９】（ａ）及び（ｂ）は結晶化装置に使用される位相変調素子の構成を示し、（ｃ）は、半導体膜構造の断面構造を示し、（ｄ）透過レーザ光の光強度分布を示す。
【図１０】実際に作成した１次元結晶にＴＦＴをレイアウトした例である。
【図１１】２次元（三角形状）結晶を生成する実施形態にかかる結晶化装置の構成を概略的に示す図である。
【図１２】図１１の照明系の構成を概略的に示す図である。
【図１３】２次元（三角形状）結晶を生成する実施形態において使用される位相変調素子の構造を概略的に示す図である。
【図１４】２次元（三角形状）結晶を生成する実施形態において半導体薄膜の結晶化過程を概略的に示す図である。
【図１５】図１４に示す結晶化過程を実現するのに適した光強度分布の一例を概略的に示す図である。
【図１６】位相変調素子における単位領域の配列パターンと形成される結晶組織のアレイパターンとの関係の一例を模式的に示す図である。
【図１７ａ】短冊状（針状）結晶における望ましいＴＦＴレイアウトを示す図である。
【図１７ｂ】短冊状（針状）結晶における望ましい他のＴＦＴレイアウトを示す図である。
【図１７ｃ】短冊状（針状）結晶における望ましい他のＴＦＴレイアウトを示す図である。
【図１８ａ】１次元（三角形状）結晶の場合の望ましいＴＦＴレイアウトを示す図である。
【図１８ｂ】１次元（三角形状）結晶の場合の望ましい他のＴＦＴレイアウトを示す図である。
【図１８ｃ】１次元（三角形状）結晶の場合の望ましい他のＴＦＴレイアウトを示す図である。
【図１９ａ】２次元（三角形状）結晶の場合の望ましいＴＦＴレイアウトを示す図である。
【図１９ｂ】２次元（三角形状）結晶の場合の望ましい他のＴＦＴレイアウトを示す図である。
【図１９ｃ】２次元（三角形状）結晶の場合の望ましい他のＴＦＴレイアウトを示す図である。
【図２０ａ】２次元（三角形状）結晶の場合の望ましいＴＦＴレイアウトを示す図である。
【図２０ｂ】２次元（三角形状）結晶の場合の望ましい他のＴＦＴレイアウトを示す図である。
【図２０ｃ】２次元（三角形状）結晶の場合の望ましい他のＴＦＴレイアウトを示す図である。
【図２１】生成された結晶粒の写真とＴＦＴレイアウト例（2次元結晶の場合）を示す図である。
【図２２ａ】短冊状の１つの結晶粒に複数のＴＦＴを配置した場合の望ましいＴＦＴレイアウトを示す図である。
【図２２ｂ】短冊状の１つの結晶粒に複数のＴＦＴを配置した場合の望ましいＴＦＴレイアウトを示す図である。
【図２２ｃ】短冊状の１つの結晶粒に複数のＴＦＴを配置した場合の望ましいＴＦＴレイアウトを示す図である。
【図２３ａ】１次元（三角形状）結晶粒に複数のＴＦＴを配置した場合の望ましいＴＦＴレイアウトを示す図である。
【図２３ｂ】１次元（三角形状）結晶粒に複数のＴＦＴを配置した場合の望ましい他のＴＦＴレイアウトを示す図である。
【図２３ｃ】１次元（三角形状）結晶粒に複数のＴＦＴを配置した場合の望ましい他のＴＦＴレイアウトを示す図である。
【図２４ａ】２次元（三角形状）結晶粒に複数のＴＦＴを配置した場合の望ましいＴＦＴレイアウトを示す図である。
【図２４ｂ】２次元（三角形状）結晶粒に複数のＴＦＴを配置した場合の望ましい他のＴＦＴレイアウトを示す図である。
【図２４ｃ】２次元（三角形状）結晶粒に複数のＴＦＴを配置した場合の望ましい他のＴＦＴレイアウトを示す図である。
【図２５】本発明におけるＴＦＴの製造工程を示す図である。
【図２６】図２５に続くＴＦＴの製造工程を示す図である。
【図２７】本発明で特性測定を行ったＴＦＴの結晶粒に対するレイアウトを示す概略図である。
【図２８ａ】ＰＭＥＬＡ法で作成したＰｏｌｙ−ＳｉＴＦＴの電気特性（Ｉｄ−Ｖｇ特性）を示す図である。
【図２８ｂ】ＰＭＥＬＡ法で作成したＰｏｌｙ−ＳｉＴＦＴの電気特性（移動度特性）を示す図である。
【図２９】ＰＭＥＬＡ法で作成したＰｏｌｙ−ＳｉＴＦＴの電気特性（Universal Plot）を示す図である。
【図３０】クーロン散乱移動度にDislocation散乱モデルを適用してクーロン散乱中心密度を抽出した例を示す図である。
【図３１】クーロン散乱移動度とクーロン散乱中心密度の相関を示す図である。
【図３２】Dislocation散乱モデルから求めたクーロン散乱中心密度と、ＳＥＭ像から求めた結晶粒界の本数の関係を示す図である。
【図３３】電界効果移動度とクーロン散乱中心密度の相関を示す図である。
【図３４】電界効果移動度とクーロン散乱中心密度の相関を示す図である。
【図３５】Ｓ値及び閾値電圧とクーロン散乱中心密度の相関を示す図である。
【図３６】単結晶におけるＤｉｓｌｏｃａｔｉｏｎ散乱モデルをＰｏｌｙ−Ｓｉ  ＴＦＴの結晶粒界に応用したモデル図である。
【図１】
2008270783.tif 000003
【図２】
2008270783.tif 000004
【図３】
2008270783.tif 000005
【図４】
2008270783.tif 000006
【図５】
2008270783.tif 000007
【図６】
2008270783.tif 000008
【図７】
2008270783.tif 000009
【図８】
2008270783.tif 000010
【図９】
2008270783.tif 000011
【図１０】
2008270783.tif 000012
【図１１】
2008270783.tif 000013
【図１２】
2008270783.tif 000014
【図１３】
2008270783.tif 000015
【図１４】
2008270783.tif 000016
【図１５】
2008270783.tif 000017
【図１６】
2008270783.tif 000018
【図１７ａ】
2008270783.tif 000019
【図１７ｂ】
2008270783.tif 000020
【図１７ｃ】
2008270783.tif 000021
【図１８ａ】
2008270783.tif 000022
【図１８ｂ】
2008270783.tif 000023
【図１８ｃ】
2008270783.tif 000024
【図１９ａ】
2008270783.tif 000025
【図１９ｂ】
2008270783.tif 000026
【図１９ｃ】
2008270783.tif 000027
【図２０ａ】
2008270783.tif 000028
【図２０ｂ】
2008270783.tif 000029
【図２０ｃ】
2008270783.tif 000030
【図２１】
2008270783.tif 000031
【図２２ａ】
2008270783.tif 000032
【図２２ｂ】
2008270783.tif 000033
【図２２ｃ】
2008270783.tif 000034
【図２３ａ】
2008270783.tif 000035
【図２３ｂ】
2008270783.tif 000036
【図２３ｃ】
2008270783.tif 000037
【図２４ａ】
2008270783.tif 000038
【図２４ｂ】
2008270783.tif 000039
【図２４ｃ】
2008270783.tif 000040
【図２５】
2008270783.tif 000041
【図２６】
2008270783.tif 000042
【図２７】
2008270783.tif 000043
【図２８ａ】
2008270783.tif 000044
【図２８ｂ】
2008270783.tif 000045
【図２９】
2008270783.tif 000046
【図３０】
2008270783.tif 000047
【図３１】
2008270783.tif 000048
【図３２】
2008270783.tif 000049
【図３３】
2008270783.tif 000050
【図３４】
2008270783.tif 000051
【図３５】
2008270783.tif 000052
【図３６】
2008270783.tif 000053