(57)【要約】【課題】待ち受けモード時の低消費電力化を図りつつ、ＣＰＵの処理負荷も確実に回避でき、処理精度の高い受信制御装置および受信制御方法を提供する。【解決手段】ＳＤＲＡＭ２４およびＦＬＡＳＨメモリ２５には、ＡＳＩＣ部１０の駆動時に要するプログラムが記憶されている。ＣＰＵ１５は、間欠受信を行う場合に、ＳＤＲＡＭ２４をセルフリフレッシュモードに移行させる。メモリ制御部１７は、ＣＰＵ１５の制御によって、ＳＤＲＡＭ２４がセルフリフレッシュモードに移行した場合において、間欠受信の受信時に、ＡＳＩＣ部１０の駆動時に要するプログラムを、ＦＬＡＳＨメモリ２５からＡＳＩＣ部１０へ供給させるように制御し、ＳＤＲＡＭ２４のセルフリフレッシュモードが解除された場合に、ＡＳＩＣ部１０の駆動時に要するプログラムを、ＳＤＲＡＭ２４からＡＳＩＣ部１０へ供給させるように制御する。【選択図】図２
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【特許請求の範囲】
【請求項１】
信号処理手段と、
前記信号処理手段の駆動時に要するプログラムが記憶される第１メモリおよび第２メモリと、
間欠受信を行う場合に、前記第１メモリをセルフリフレッシュモードに移行させる第１の制御手段と、
前記第１の制御手段の制御によって、前記第１メモリがセルフリフレッシュモードに移行した場合に、間欠受信の受信時に、前記信号処理手段の駆動時に要するプログラムを、前記第２メモリから前記信号処理手段へ供給させるように制御する第２の制御手段と、
を具備することを特徴とする受信制御装置。
【請求項２】
前記第１の制御手段は、間欠受信が終了する場合、前記セルフリフレッシュモードに移行された前記第１メモリの、当該セルフリフレッシュモードを解除し、
前記第２の制御手段は、前記第１メモリのセルフリフレッシュモードが解除された場合に、前記信号処理手段の駆動時に要するプログラムを、前記第１メモリから前記信号処理手段へ供給させるように制御する、ことを特徴とする請求項１に記載の受信制御装置。
【請求項３】
前記第１メモリは揮発性メモリであり、前記第２メモリは不揮発性メモリである、ことを特徴とする請求項１に記載の受信制御装置。
【請求項４】
前記第１メモリはＳＤＲＡＭであり、前記第２メモリはＦＬＡＳＨメモリである、ことを特徴とする請求項１または２に記載の受信制御装置。
【請求項５】
前記第２メモリは、前記信号処理手段の駆動の開始時に要するプログラムが記憶されたメモリである、ことを特徴とする請求項１ないし３のいずれか１項に記載の受信制御装置。
【請求項６】
間欠受信を行う場合に、信号処理手段の駆動時に要するプログラムが記憶されたメモリをセルフリフレッシュモードに移行させるステップと、
前記メモリとは異なる別のメモリで記憶された、前記信号処理手段の駆動時に要するプログラムを、間欠受信の受信時に、当該別のメモリから前記信号処理手段へ供給させるステップと、
を具備することを特徴とする受信制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＤＲＡＭのメモリ制御を行う受信制御装置および受信制御方法に関する。
【背景技術】
【０００２】
従来の携帯電話機では、待ち受けモード時における消費電流を抑えるために、ＰＳＲＡＭ（Ｐｓｅｕｄｏ  Ｓｔａｔｉｃ  ＲＡＭ）等の低消費電流化に貢献するデバイスが使用されている（例えば、特許文献１参照）。このデバイスを１６ビットのバーストモードで使用すれば、あるパフォーマンスまでは確保できるが、現在のＶｏＩＰ対応携帯電話機では、高速なＣＰＵ処理が必要であり、さらに高いパフォーマンスが要求され、ＳＤＲＡＭの３２ビットのバーストモードを使用することが要求される。
【特許文献１】特開２００３−３４５４７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、このＳＤＲＡＭは、高速に動作して高いパフォーマンスを実現できるが、低消費電力化への貢献については、あまり考慮されていないデバイスである。すなわち、ＳＤＲＡＭは、アクセスが無くても常に３ｍＡ流れ続ける状況にあり、これは、例えば、待ち受けモード時のページング情報を受信しない時の消費電流をシステム全体で１ｍＡ以下に抑える設計に対し、極めて大きい値である。
【０００４】
また、その内部構成は、ＤＲＡＭであり、内部データを保持するため、リフレッシュ機能を必要とする。したがって、ＳＤＲＡＭをセルフリフレッシュモードにして低消費電流化を図る必要があるが、ＳＤＲＡＭがセルフリフレッシュモードに移行すると、ＣＰＵはＳＤＲＡＭへアクセスできなくなるため、駆動時の制御が行えない。
【０００５】
この場合、ＣＰＵの内部メモリに、ＳＤＲＡＭに記憶されたプログラムを退避させることも考えられるが、当該内部メモリに退避させると、ＣＰＵの処理負荷に繋がり、処理の精度が落ちてしまう。
【０００６】
本発明は、このような問題点に鑑みてなされたものであり、本発明の目的は、ＳＤＲＡＭがセルフリフレッシュモードに移行した場合に、待ち受けモード時において報知情報信号を受信する時に、ＦＬＡＳＨメモリからＣＰＵの駆動時の制御に必要なプログラムを読み出すようにすることで、待ち受けモード時の低消費電力化を図りつつ、ＣＰＵの処理負荷も確実に回避でき、処理精度の高い受信制御装置および受信制御方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明の受信制御装置は、信号処理手段と、前記信号処理手段の駆動時に要するプログラムが記憶される第１メモリおよび第２メモリと、間欠受信を行う場合に、前記第１メモリをセルフリフレッシュモードに移行させる第１の制御手段と、前記第１の制御手段の制御によって、前記第１メモリがセルフリフレッシュモードに移行した場合に、間欠受信の受信時に、前記信号処理手段の駆動時に要するプログラムを、前記第２メモリから前記信号処理手段へ供給させるように制御する第２の制御手段と、
を具備することを特徴とする。
【０００８】
前記第１の制御手段は、間欠受信が終了する場合、前記セルフリフレッシュモードに移行された前記第１メモリの、当該セルフリフレッシュモードを解除し、前記第２の制御手段は、前記第１メモリのセルフリフレッシュモードが解除された場合に、前記信号処理手段の駆動時に要するプログラムを、前記第１メモリから前記信号処理手段へ供給させるように制御することが好ましい。
【０００９】
前記第１メモリは揮発性メモリであり、前記第２メモリは不揮発性メモリであることが好ましく、前記第１メモリはＳＤＲＡＭであり、前記第２メモリはＦＬＡＳＨメモリであることが好ましい。また、前記第２メモリは、前記信号処理手段の駆動の開始時に要するプログラムが記憶されたメモリであることが好ましい。
【００１０】
また、本発明の受信制御方法は、間欠受信を行う場合に、信号処理手段の駆動時に要するプログラムが記憶されたメモリをセルフリフレッシュモードに移行させるステップと、前記メモリとは異なる別のメモリで記憶された、前記信号処理手段の駆動時に要するプログラムを、間欠受信の受信時に、当該別のメモリから前記信号処理手段へ供給させるステップとを具備することを特徴とする。
【発明の効果】
【００１１】
本発明は、ＳＤＲＡＭがセルフリフレッシュモードに移行した場合において、待ち受けモード時における報知情報信号の受信時に、ＦＬＡＳＨメモリからＣＰＵの駆動時の制御に必要なプログラムを読み出すようにしたので、待ち受けモード時の低消費電流化を図りつつ、ＣＰＵの処理負荷を確実に回避でき、処理精度を高めることができる。
【発明を実施するための最良の形態】
【００１２】
本発明の実施の形態について図面を参照して説明する。図１は、本発明の受信制御装置を示すシステム構成図である。なお、本実施の形態では、データ処理装置として携帯電話機を例示して説明する。図１において、受信制御装置は、アンテナ１１を介して基地局と信号の送受信を行うＲＦ送受信部１２と、信号を処理するＡＳＩＣ部（信号処理手段）１０と、ＡＳＩＣ部１０の駆動時に要するプログラムが記憶されるＳＤＲＡＭ（第１メモリ）２４と、ＡＳＩＣ部１０の駆動時に要するプログラムおよびＡＳＩＣ部１０の駆動の開始時に要するプログラムが記憶されたＦＬＡＳＨメモリ（第２メモリ）２５と、液晶表示部１４と、音声信号のＡ−Ｄ、Ｄ−Ａ変換を行うコーデック部１８と、電話機スピーカ２２と、電話機マイク２３と、ユーザからの入力情報をＣＰＵ１５に与えるキー入力部１９とを備えている。ＡＳＩＣ部１０は、内部に、信号の変復調を行うベースバンド部１３と、信号の制御を行うＣＰＵ（第１の制御手段）１５と、ＳＤＲＡＭ２４の制御を行うメモリ制御部（第２の制御手段）１７とを備えている。なお、ＡＳＩＣ部１０の駆動時に要するプログラムは、受信制御装置の電源投入時（イニシャル時）に、ＦＬＡＳＨメモリ２５からＳＤＲＡＭ２４に展開され、格納される。
【００１３】
図２は、受信制御装置のＡＳＩＣ部とＳＤＲＡＭおよびＦＬＡＳＨメモリとの外部接続構成を示す図である。メモリ制御部１７は、ＡＨＢ（Ａｄｖａｎｃｅｄ  Ｈｉｇｈ−ｐｅｒｆｏｒｍａｎｃｅ  Ｂｕｓ）を介してＣＰＵに接続されている。また、メモリ制御部１７からのＡｄｄｒｅｓｓ、ＤＡＴＡ、ＣＡＳ／ｎＯＥ、ｎＳＤＷＥ／ｎＷＥの各信号線は、ＳＤＲＡＭ２４およびＦＬＡＳＨメモリ２５に接続されており、ＳＤＲＡＭ２４およびＦＬＡＳＨメモリ２５により共有されている。また、ＳＤＣＳ／、ＳＤＣＬＫ、ＳＤＣＫＥ、ＳＤＣＯＭ、ＲＡＳ／の各信号線は、ＳＤＲＡＭ２４に接続され、ＦＬＡＳＨ  ＣＳ／、ＲＥＳＥＴ  ＯＵＴ／の各信号線は、ＦＬＡＳＨメモリ２５に接続されている。
【００１４】
本発明の受信制御装置は、間欠受信を行う場合に、ＣＰＵ１５の制御によって、ＳＤＲＡＭ２４がセルフリフレッシュモードに移行した場合に、メモリ制御部１７が、間欠受信の受信時（待ち受けモード時において報知情報信号を受信する時）に、ＦＬＡＳＨメモリ２５に記憶された、ＡＳＩＣ部１０の駆動時に要するプログラムを、ＦＬＡＳＨメモリ２５からＡＳＩＣ部１０へ供給させるように制御し、間欠受信が終了する場合に、ＣＰＵ１５の制御によって、ＳＤＲＡＭ２４のセルフリフレッシュモードを解除された場合、メモリ制御部１７が、ＳＤＲＡＭ２４に記憶された、ＡＳＩＣ部１０の駆動時に要するプログラムを、ＳＤＲＡＭ２４からＡＳＩＣ部１０へ供給させるように制御する。
【００１５】
図３は、ＡＳＩＣ部の内部構成図である。ＡＳＩＣ部１０内のメモリ制御部１７には、ＳＤＲＡＭ２４の制御を行うＳＤＲＡＭシーケンサ２７と、ＦＬＡＳＨメモリ２５の制御を行うＦＬＡＳＨメモリシーケンサ２８が設けられており、ＳＤＲＡＭシーケンサ２７とＦＬＡＳＨメモリシーケンサ２８は、一方のシーケンサが動作しているとき他方のシーケンサはコマンド管理部２９にＩＤＬＥのステータス情報を返す。このステータス情報で、ＣＰＵ１５は、ＳＤＲＡＭシーケンサ２７とＦＬＡＳＨメモリシーケンサ２８を管理している。また、シーケンサがＩＤＬＥ状態のとき、ＩＤＬＥ状態のシーケンサからの信号線は開放される。
【００１６】
ＳＤＲＡＭは、通常のバーストモードからセルフリフレッシュチャージモード、セルフリフレッシュモードのコマンド発行によりセルフリフレッシュに入る。セルフリフレッシュモードは、パワーダウンモードと同様にクロックをＤＩＳＡＢＬＥにして、消費電力を低く抑え、内部リフレッシュカウンタを用いて自動的にリフレッシュを実行してメモリのセルデータを保持する。
【００１７】
このセルフリフレッシュは、セルフリフレッシュコマンドの入力時に、ＳＤＲＡＭシーケンサ２７が、ＳＤＣＫＥ信号のレベルをＨからＬへ変化させることで開始となる。このセルフリフレッシュが開始すると、ＳＤＣＫＥ以外の信号は、全て任意の状態になり、データ（ＤＡＴＡ）信号線は、ハイインピーダンス状態になる。このセルフリフレッシュモード時は、ＳＤＣＫＥ信号は、Ｌレベルを保持する。また、ＳＤＲＡＭシーケンサ２７は、ＮＯＰコマンドであるアクセス時間確保した上でＩＤＬＥ状態へ遷移する。次に、セルフリフレッシュを解除する場合、ＳＤＣＫＥ信号のレベルをＬからＨへ変化させる。
【００１８】
セルフリフレッシュの開始と解除をハードで構成しているため、またデータ（ＤＡＴＡ）信号線は、セルフリフレッシュ中はハイインピーダンス状態であるため、ＦＬＡＳＨメモリシーケンサ２８は、この区間（長時間ＳＤＲＡＭにアクセスしない区間）中、ＦＬＡＳＨメモリ２５へのアクセス可能となる。
【００１９】
なお、図３において、ＤＡＴＡ信号の出力部にレジスタ３０とシフトレジスタ３１を並列して設け、ＤＡＴＡ信号の入力部にレジスタ３２とシフトレジスタ３３を並列して設けているのは、ＳＤＲＡＭ２４へアクセスしているときと、ＦＬＡＳＨメモリ２５へアクセスしているときのデータ（ＤＡＴＡ）信号のタイミングのズレを吸収するためである。
【００２０】
図４は、セルフリフレッシュモードへ移行するときのシーケンス図である。まず、ＳＤＲＡＭ２４へのアクセス時に、ＣＰＵへの割り込みを禁止し（Ｓ１１０）、スタック領域をＣＰＵの内部メモリに設定する（Ｓ１２０）。次に、プログラムが内部メモリへジャンプし（Ｓ１３０）、割り込み、例外ベクタを内部メモリに設定する（Ｓ１４０）。その後に、ＣＰＵへの割り込みを許可し（Ｓ１５０）、ＳＤＲＡＭ２４をセルフリフレッシュモードに設定する（Ｓ１６０）。
【００２１】
図５は、セルフリフレッシュモードを解除するときのシーケンス図である。まず、ＣＰＵ１５が高速動作に設定し（Ｓ２１０）、ＳＤＲＡＭ２４のセルフリフレッシュモードを解除する（Ｓ２２０）。つぎに、例外処理から復帰させ（Ｓ２３０）、ＳＤＲＡの通常のアクセス処理に入る（Ｓ２４０）。
【００２２】
上述したように、本発明は、ＳＤＲＡＭがセルフリフレッシュモードに移行した場合において、待ち受けモード時における報知情報信号の受信時に、ＦＬＡＳＨメモリからＣＰＵの駆動時の制御に必要なプログラムを読み出すようにしたので、待ち受けモード時の低消費電流化を図りつつ、ＣＰＵの処理負荷を確実に回避でき、処理精度を高めることができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の受信制御装置を示すシステム構成図である。
【図２】受信制御装置のＡＳＩＣ部とＳＤＲＡＭおよびＦＬＡＳＨメモリとの外部接続構成を示す図である。
【図３】ＡＳＩＣ部の内部構成図である。
【図４】セルフリフレッシュモードへ移行するときのシーケンス図である。
【図５】セルフリフレッシュモードを解除するときのシーケンス図である。
【符号の説明】
【００２４】
１０  ＡＳＩＣ部
１１  アンテナ
１２  ＲＦ送受信部
１３  ベースバンド部
１４  液晶表示部
１５  ＣＰＵ
１７  メモリ制御部
１８  コーデック部
１９  キー入力部
２２  スピーカ
２３  マイク
２４  ＳＤＲＡＭ
２５  ＦＬＡＳＨメモリ
２７  ＳＤＲＡＭシーケンサ
２８  ＦＬＡＳＨシーケンサ
２９  コマンド管理部
３０，３２  レジスタ
３１，３３  シフトレジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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