(57)【要約】【課題】メモリセルの誤書き込みの発生を抑制できる。【解決手段】本発明の例に関わる不揮発性半導体メモリは、半導体基板２０内のＰウェル領域２１上に配置され、直列接続される複数のメモリセルＭＣ，ＭＣ“１”と、複数のメモリセルＭＣ，ＭＣ“１”の一端及び他端に接続される選択ゲートトランジスタＳＧＤ，ＳＧＳと、Ｐウェル領域２１を制御するＰウェル制御回路と、複数のメモリセルにそれぞれ接続される複数のワード線と、複数のワード線を制御するロウ制御回路と、Ｐウェル制御回路及びロウ制御回路の制御を行う動作制御回路とを具備し、動作制御回路は、前記複数のメモリセルのうち選択されたメモリセルに書き込みを行う際に、Ｐウェル制御回路を制御して、Ｐウェル領域２１にプリチャージ電圧Ｖｒｅａｄを供給して、複数のメモリセルＭＣ，ＭＣ“１”のチャネルｃｈａｎｎｅｌをプリチャージすることを備える。【選択図】図４
2008204545.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板内のＰウェル領域上に配置され直列接続される複数のメモリセルと、前記複数のメモリセルの一端及び他端に接続される選択ゲートトランジスタと、前記Ｐウェル領域を制御するＰウェル制御回路と、前記複数のメモリセルにそれぞれ接続される複数のワード線と、前記複数のワード線を制御するロウ制御回路と、前記Ｐウェル制御回路及び前記ロウ制御回路の制御を行う動作制御回路とを具備し、前記動作制御回路は、前記複数のメモリセルのうち選択されたメモリセルに書き込みを行う際に、前記Ｐウェル制御回路を制御して、前記Ｐウェル領域にプリチャージ電圧を供給して、前記複数のメモリセルのチャネルをプリチャージすることを特徴とする不揮発性半導体メモリ。
【請求項２】
前記動作制御回路は、前記Ｐウェル制御回路及び前記ロウ制御回路に対して、前記複数のワード線及び前記Ｐウェル領域に前記プリチャージ電圧を供給させるステップと、前記プリチャージ電圧の供給の後、前記Ｐウェル制御回路に対して、前記Ｐウェル領域へのプリチャージ電圧の供給を停止させるステップと、前記プリチャージ電圧の供給を停止させた後、前記ロウ制御回路に対して、前記複数のワード線のうち、選択されたワード線にプログラム電圧を供給させるステップとを備えることを特徴とする請求項１に記載の不揮発性半導体メモリ。
【請求項３】
半導体基板内のＰウェル領域上に配置され直列接続される複数のメモリセルと、前記複数のメモリセルの一端及び他端に接続される選択ゲートトランジスタと、前記Ｐウェル領域を制御するＰウェル制御回路と、前記複数のメモリセルにそれぞれ接続される複数のワード線と、前記複数のワード線を制御するロウ制御回路と、前記Ｐウェル制御回路及び前記ロウ制御回路の制御を行う動作制御回路とを具備し、前記動作制御回路は、前記複数のメモリセルのうち選択されたメモリセルに書き込みを行う際に、前記ロウ制御回路を制御して、前記一端及び他端の選択ゲートトランジスタをフローティング状態にした後、前記Ｐウェル回路を制御して、前記Ｐウェル領域にプリチャージ電圧を供給して、前記複数のメモリセルのチャネルをプリチャージすることを特徴とする不揮発性半導体メモリ。
【請求項４】
前記動作制御回路は、前記プリチャージ電圧を供給させる前に、ロウ制御回路に対して、前記選択ゲートトランジスタを、フローティング状態にさせるステップを、さらに備えることを特徴とする請求項２に記載の不揮発性半導体メモリ。
【請求項５】
前記プリチャージ電圧は、読み出し電圧以上であり、書き込み電圧より低いことを特徴とする請求項１乃至４のいずれか一項に記載の不揮発性半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体メモリに係り、特に、ＮＡＮＤ型フラッシュメモリに関する。
【背景技術】
【０００２】
近年、不揮発性半導体メモリ、例えば、ＮＡＮＤ型フラッシュメモリは、電子機器の記憶装置として広く用いられている。
【０００３】
ＮＡＮＤ型フラッシュメモリにおいて、複数のＮＡＮＤセルユニットがメモリセルアレイ内に配置されている。
【０００４】
１つのＮＡＮＤセルユニットは、カラム方向に直列接続される複数のメモリセルとその一端（ソース側）及び他端（ドレイン側）にそれぞれ接続される選択ゲートトランジスタから構成される。そして、複数のＮＡＮＤセルユニットが、ロウ方向に隣接して配置されている。また、１つのワード線は、ロウ方向に隣接する複数のメモリセルで共有接続され、ビット線は、ドレイン側の選択ゲートトランジスタのドレイン拡散層に接続される。
【０００５】
ビット線及びワード線に電圧を印加して、メモリセルの書き込み或いは読み出し動作が実行される。
【０００６】
書き込み時、選択された１つのワード線には、複数のメモリセルが共有接続されているので、そのワード線には、選択されてデータが書き込まれるメモリセル（以下、“０”プログラミングセル）と、データを書き込む必要がないメモリセル（以下、“１”プログラミング）が存在する。
【０００７】
それゆえ、誤書き込みの発生を防止するために、“１”プログラミングセルのチャネルをブーストアップさせる技術が採用されている（例えば、特許文献１参照）。
【０００８】
メモリセルのチャネルをブーストアップさせる際には、はじめに、プリチャージ電圧が、ビット線からメモリセルのチャネルに転送される。
【０００９】
その後、選択ワード線及び非選択ワード線に高電圧が印加され、メモリセルのチャネルがブーストアップされる。
【００１０】
この際、転送されるプリチャージ電圧が低いと、“１”プログラミングセルのブーストアップが十分に行われず、誤書き込みが発生する可能性が高くなる。
【００１１】
転送されるプリチャージ電圧は、その選択ゲートトランジスタのゲート電圧からその閾値電圧を引いた電圧程度となる。即ち、転送可能なプリチャージ電圧の大きさは、ＮＡＮＤセルユニットのドレイン側の選択ゲートトランジスタのゲート耐圧で決まってしまう。
【００１２】
また、ドレイン側の選択ゲートトランジスタと“１”プログラミングメモリセルとの間に、既に書き込みされて閾値電圧が高くなっているメモリセルが存在する場合には、転送されるプリチャージ電圧は、そのメモリセルの影響を受け、電圧が低下してしまう。
【００１３】
それゆえ、非選択書き込みセルのチャネルがブーストアップされず、誤書き込みが発生する恐れがある。
【特許文献１】特開２００６−１７２５２３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明の例は、メモリセルの誤書き込みの発生を抑制する技術を提案する。
【課題を解決するための手段】
【００１５】
本発明の例に関わる不揮発性半導体メモリは、半導体基板内のＰウェル領域上に配置され直列接続される複数のメモリセルと、前記複数のメモリセルの一端及び他端に接続される選択ゲートトランジスタと、前記Ｐウェル領域を制御するＰウェル制御回路と、前記複数のメモリセルにそれぞれ接続される複数のワード線と、前記複数のワード線を制御するロウ制御回路と、前記Ｐウェル制御回路及び前記ロウ制御回路の制御を行う動作制御回路とを具備し、前記動作制御回路は、前記複数のメモリセルのうち選択されたメモリセルに書き込みを行う際に、前記Ｐウェル制御回路を制御して、前記Ｐウェル領域にプリチャージ電圧を供給して、前記複数のメモリセルのチャネルをプリチャージすることを備える。
【００１６】
本発明の例に関わる不揮発性半導体メモリは、半導体基板内のＰウェル領域上に配置され直列接続される複数のメモリセルと、前記複数のメモリセルの一端及び他端に接続される選択ゲートトランジスタと、前記Ｐウェル領域を制御するＰウェル制御回路と、前記複数のメモリセルにそれぞれ接続される複数のワード線と、前記複数のワード線を制御するロウ制御回路と、前記Ｐウェル制御回路及び前記ロウ制御回路の制御を行う動作制御回路とを具備し、前記動作制御回路は、前記複数のメモリセルのうち選択されたメモリセルに書き込みを行う際に、前記ロウ制御回路を制御して、前記一端及び他端の選択ゲートトランジスタをフローティング状態にした後、前記Ｐウェル回路を制御して、前記Ｐウェル領域にプリチャージ電圧を供給して、前記複数のメモリセルのチャネルをプリチャージすることを備える。
【発明の効果】
【００１７】
本発明の例によれば、メモリセルの誤書き込みの発生を抑制できる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
【００１９】
１．  概要  
本発明の例において、メモリセルのチャネルをブーストアップさせる際に、ブーストアップのためのプリチャージ電圧が、Ｐウェル領域から供給されることを特徴とする。
【００２０】
それにより、従来のようにビット線からプリチャージ電圧を供給する場合とは異なり、選択ゲートトランジスタのゲート耐圧による制限を受けることなく、例えば、読み出し電圧程度の大きさの電圧を、プリチャージ電圧として用いることができる。
【００２１】
また、プリチャージ電圧は、Ｐウェル領域上に配置されるすべてのメモリセルのチャネルに対して、一括して供給される。
【００２２】
よって、従来のようにビット線側からソース線側のメモリセルへと順次転送されて、それぞれのチャネルに供給されるのとは異なり、“０”書き込みがなされて閾値電圧が高くなっているメモリセルなどのバックパターンの影響など受けることなく、メモリセルのチャネルにプリチャージ電圧を供給できる。
【００２３】
したがって、“１”プログラミングセルへの誤書き込みの発生を抑制できる。
【００２４】
２．  実施の形態  
次に、最良と思われるいくつかの実施の形態について説明する。
【００２５】
（１）  第１の実施形態  
（ａ）  回路構成  
図１は、ＮＡＮＤ型フラッシュメモリのメモリコア部のブロック図である。
【００２６】
図１に示すように、ホスト部ＨＯＳＴ内には、ホストコントローラ１及びシステムバッファ２が、設けられる。１つのホストコントローラ１は、複数のメモリチップＣＨＩＰ１〜ＣＨＩＰｌに対して、外部制御信号を送信する。また、ホストコントローラ１とメモリチップＣＨＩＰ１〜ＣＨＩＰｌとの間の入出力データは、システムバッファ２及び外部Ｉ／Ｏパッド１２を経由して、送受信される。
【００２７】
複数のメモリチップＣＨＩＰ１〜ＣＨＩＰｌは、同一の回路構成のフラッシュメモリである。よって、以下では、メモリチップＣＨＩＰ１を例として、その回路構成について説明する。
【００２８】
ホストコントローラ１から出力された外部制御信号は、コマンドインターフェイス３を経由して、ステートマシン（動作制御回路）４に入力される。
【００２９】
ステートマシン４は、外部制御信号に基づき、メモリチップＣＨＩＰ１の動作モード（書き込み、消去、読み出しなど）を決定する。そして、それらの動作モードに応じて、ステートマシン４は、Ｐウェル制御回路６、ソース線制御回路７、ロウ制御回路８、カラム制御回路９、センスアンプ１０の動作を制御する。
【００３０】
Ｐウェル制御回路６は、上記の動作に基づいて、メモリセルアレイ５を構成する複数のブロックに対応する複数のＰウェル領域の電位を制御する。
【００３１】
また、ソース線制御回路７は、メモリセルアレイ５内に設けられるソース線の電位の制御を行う。
【００３２】
ロウ制御回路８は、ロウアドレスデコーダ及びワード線ドライバから構成される。ロウ制御回路８は、動作モードとロウアドレス信号が指定するアドレスとに基づいて、メモリセルアレイ５内の複数のワード線及びセレクトゲート線の電位を制御する。
【００３３】
カラム制御回路９は、カラムアドレス信号に基づいて、メモリセルアレイ５内のビット線を選択する。
【００３４】
ロウ制御回路８及びカラム制御回路９により選択されたアドレスに基づいて、書き込みデータ或いは読み出しデータが、センスアンプ１０及びデータ入出力バッファ１１を経由して、メモリセルアレイ５に入出力される。
【００３５】
図２は、メモリセルアレイ５の内部構成を示す。また、図３は、図２に示される複数のブロックのうち、１つのブロックの回路例を示す。
【００３６】
メモリセルアレイ５は、複数のブロックＢＬＯＣＫ１〜ＢＬＯＣＫｍから構成される。複数のブロックＢＬＯＣＫ１〜ＢＬＯＣＫｍは、カラム方向に並んで配置される。
【００３７】
図３に示すように、１つのブロックは、ロウ方向に並んだ複数のＮＡＮＤセルユニットＵから構成される。
【００３８】
１つのＮＡＮＤセルユニットＵは、直列接続される複数のメモリセルからなるＮＡＮＤストリングＮＳと、ＮＡＮＤストリングＮＳの一端（ドレイン側）に接続される選択ゲートトランジスタＳＧＤと、ＮＡＮＤストリングＮＳの他端（ソース側）に接続される選択ゲートトランジスタＳＧＳとから構成される。
【００３９】
ビット線ＢＬｅ０〜ＢＬｅｎ−１又はビット線ＢＬｏ０〜ＢＬｏｎ−１は、選択ゲートトランジスタＳＧＤのドレインと接続される。ビット線ＢＬｅ０〜ＢＬｅｎ−１又はビット線ＢＬｏ０〜ＢＬｏｎ−１は、例えば、シールドビット線方式で駆動される。即ち、ビット線を０から数える場合、ブロックの一端側から数えて、偶数番目（ｅｖｅｎ）に位置する複数のビット線ＢＬｅ０，ＢＬｅ１，・・・，ＢＬｅｎ−１と、その一端側から数えて、奇数番目（ｏｄｄ）に位置する複数のビット線ＢＬｏ０，ＢＬｏ１，・・・，ＢＬｏｎ−１とは、互いに独立して駆動される。
【００４０】
ソース線ＳＬは、選択ゲートトランジスタＳＧＳのソースに接続される。
【００４１】
ワード線ＷＬ０〜ＷＬｍ−１は、ロウ方向に延び、ロウ方向に隣接するメモリセルで共有接続される。
【００４２】
例えば、ワード線ＷＬ０に接続されるメモリセルＭＣ“０”に“０”書き込みする場合、選択されたワード線ＷＬ０に、書き込み電圧Ｖｐｇｍ（例えば、２０Ｖ程度）が印加される。
【００４３】
その際、ワード線は、ロウ方向に隣接して配置されるメモリセルで共有接続されているので、書き込み選択されたメモリセルＭＣ“０”（“０”プログラミングセル）だけでなく、ワード線ＷＬ１に接続されるすべてのメモリセルに書き込み電圧が印加され、メモリセルがオン状態となってしまう。
【００４４】
それゆえ、書き込みを行う必要のないメモリセルＭＣ“１”（“１”プログラミングセル）は、誤書き込みが生じないように、そのチャネルがブーストアップされる。
【００４５】
本実施の形態においては、メモリセルが配置されるＰウェル領域に、プリチャージ電圧として、例えば、読み出し電圧Ｖｒｅａｄ（例えば、５Ｖ程度）を供給する。それにより、Ｐウェル領域上のメモリセルのチャネルをプリチャージし、その後、チャネルをブーストアップさせる。
【００４６】
それにより、選択ゲートトランジスタの特性や書き込み時のバックパターンの影響を受けずに、チャネルにプリチャージ電圧を供給でき、メモリセルの誤書き込みの発生を抑制できる。
【００４７】
（ｂ）  プリチャージモデル  
以下に、図４を用いて、本発明の例のチャネルのプリチャージモデルについて、説明する。
【００４８】
図４に示すように、Ｐウェル領域２１は、半導体基板２０内に形成される。尚、さらに、Ｐウェル領域２１を取り囲むように、半導体基板２０内にＮウェル領域が形成される、いわゆる、ダブルウェル構造となってもよい。
【００４９】
そして、そのＰウェル領域２１上に、ＮＡＮＤストリングＮＳが配置される。そして、ＮＡＮＤストリングＮＳの一端及び他端には、選択ゲートトランジスタＳＧＤ，ＳＧＳが配置される。
【００５０】
ＮＡＮＤストリングＮＳを構成する複数のメモリセルＭＣ，ＭＣ“１”は、積層ゲート構造を有する。その積層ゲートは、２つのソース／ドレイン拡散層２６間のチャネルＣｈａｎｎｅｌ上に配置される。このソース／ドレイン拡散層２６は、ｎ型半導体層である。
【００５１】
チャネルＣｈａｎｎｅｌ上の半導体基板２０表面には、ゲート絶縁膜（トンネル酸化膜）２２が形成される。そして、中間絶縁膜２４を介して、フローティングゲート電極２３とコントロールゲート電極２５，２５Ａが、ゲート絶縁膜（トンネル酸化膜）２２上に形成されている。このコントロールゲート電極２５，２５Ａは、例えば、ワード線として機能する。
【００５２】
また、選択ゲートトランジスタＳＧＤ，ＳＧＳは、メモリセルＭＣと同一工程で形成される。それゆえ、選択ゲートトランジスタＳＧＤ，ＳＧＳも積層ゲート構造を有する。その積層ゲートは、中間絶縁膜２４Ｄ，２４Ｓを介して、第１ゲート電極２３Ｄ，２３Ｓと第２ゲート電極２５Ｄ，２４Ｓが、ゲート絶縁膜２２Ｄ，２２Ｓ上に、積層された構造となっている。また、第１ゲート電極２３Ｄ，２３Ｓと第２ゲート電極２５Ｄ，２５Ｓは、中間絶縁膜２４Ｄ，２４Ｓに形成された開口部を介して、接続されている。
【００５３】
そして、選択ゲートトランジスタＳＧＤのドレイン拡散層２６Ｄには、ビット線ＢＬが接続され、選択ゲートトランジスタＳＧＳのソース拡散層２６Ｓには、ソース線ＳＬが接続される。
【００５４】
また、Ｐウェル領域２１には、Ｐウェル電位Ｖｐｗｅｌｌを印加するための端子２７が設けられる。
【００５５】
以下に、コントロールゲート電極２５Ａが選択ワード線となり、メモリセルＭＣ“１”が、“１”プログラミングセルである場合について説明する。
【００５６】
本実施形態において、メモリセルのチャネルをプリチャージするために、Ｐウェル領域２１には、プリチャージ電圧が印加される。プリチャージ電圧は、例えば、読み出し電圧Ｖｒｅａｄ（例えば、５Ｖ程度）程度の大きさである。また、同時に、選択ワード線（コントロールゲート電極２５Ａ）及び非選択ワード線（コントロールゲート電極２５）にもプリチャージ電圧と同程度の電圧、即ち、読み出し電圧Ｖｒｅａｄが印加される。
【００５７】
メモリセルＭＣ“１”，ＭＣのソース／ドレイン拡散層２６は、ｎ型半導体層であるため、ｐ型半導体層であるＰウェル領域２１との間にｐｎ接合を形成している。
【００５８】
Ｐウェル領域２１領域に、読み出し電圧Ｖｒｅａｄが供給されると、ソース／ドレイン拡散層２６とＰウェル領域２１との間には、順バイアス電圧が印加されることとなり、ソース／ドレイン拡散層２６は、読み出し電圧Ｖｒｅａｄ程度に充電される。
【００５９】
それに伴い、メモリセルＭＣ“１”，ＭＣのチャネルＣｈａｎｎｅｌも、読み出し電圧Ｖｒｅａｄ程度に充電される。
【００６０】
この後、Ｐウェル領域２１に印加された電圧は、０Ｖにされるが、ワード線（コントロールゲート電極２５）には、読み出し電圧Ｖｒｅａｄが印加されており、メモリセルのチャネルＣｈａｎｎｅｌは、充電状態が保持される。
【００６１】
それゆえ、メモリセルＭＣ“１”，ＭＣのチャネルＣｈａｎｎｅｌは、チャネル（反転層）が形成されたままとなり、読み出し電圧Ｖｒｅａｄ程度に、プリチャージされる。
【００６２】
上述のように、選択ゲートトランジスタＳＧＤは、メモリセルと同一工程で形成される。選択ゲートトランジスタＳＧＤはその耐圧を高めるため、例えば、ゲート寸法がメモリセルより広くなるように設計されてはいるが、そのゲート絶縁膜２２Ｄはメモリセルのトンネル酸化膜と同じ膜厚である。
【００６３】
それゆえ、そのゲート耐圧に制限があり、ゲート電極２３Ｄ，２５Ｄに十分大きな電圧を印加できない。よって、従来のように、ビット線ＢＬ側からメモリセルのチャネルをプリチャージする場合に、転送可能なプリチャージ電圧は、選択ゲートトランジスタＳＧＤのゲート電圧Ｖｓｇｄからその閾値電圧Ｖｔｈを差し引いた程度の電圧しか供給できない。  
例えば、転送可能なプリチャージ電圧は、選択ゲートトランジスタＳＧＤのゲート電圧Ｖｓｇｄが４Ｖ程度の場合、ビット線ＢＬに印加される電圧（例えば、２．５Ｖ程度）から選択ゲートトランジスタＳＧＤの閾値電圧（例えば、１．５Ｖ）を差し引くと、１〜１．５Ｖ程度となってしまう。
【００６４】
しかし、本実施形態においては、選択ゲートトランジスタＳＧＤを介さずに、プリチャージ電圧をメモリセルのチャネルＣｈａｎｎｅｌへ供給できる。よって、選択ゲートトランジスタＳＧＤのゲート耐圧の影響を受けず、大きい電圧をＰウェル領域２１からチャネルＣｈａｎｎｅｌへ供給できる。それゆえ、プリチャージ電圧には、例えば、５Ｖ程度の読み出し電圧Ｖｒｅａｄの大きい電圧を用いることができる。
【００６５】
また、ビット線ＢＬ−ソース線ＳＬ間のメモリセルに、“０”書き込みがなされたメモリセルが存在する場合、そのメモリセルの閾値電圧は高くなっている。
【００６６】
従来のように、プリチャージ電圧が、ビット線ＢＬ側からソース線ＳＬ側へ転送される場合、メモリセルＭＣ“１”よりもビット線ＢＬ側に、“０”プログラミングセルが存在すると、その“０”プログラミングセルの閾値電圧の影響を受け、そのセルよりソース線ＳＬ側にあるメモリセルに転送されるプリチャージ電圧が低下する。それゆえ、メモリセルのチャネルが十分プリチャージされない。
【００６７】
しかし、本実施の形態では、プリチャージ電圧は、Ｐウェル領域２１に供給される。よって、Ｐウェル領域上のすべてのメモリセルのチャネルは、閾値電圧の高いメモリセルを経由することなく、Ｐウェル領域２１側から一括してプリチャージされる。
【００６８】
それゆえ、選択ゲートトランジスタの特性やバックパターンの影響を受けずに、十分大きいプリチャージ電圧をメモリセルのチャネルに供給することができる。
【００６９】
したがって、“１”プログラミングセルへの誤書き込みを防止でき、信頼性の高いＮＡＮＤ型フラッシュメモリを提供できる。
【００７０】
尚、本発明の例は、メモリセルのチャネルのプリチャージ電圧がＰウェル領域から供給されることが特徴であり、これは、従来のメモリセル及び選択ゲートトランジスタの構造を変更することなく、実行できる。
【００７１】
（ｃ）  動作  
以下、図１、図５及び図６を用いて、本実施の形態の動作について、説明する。
【００７２】
図５は、本実施の形態の動作を示すステップ図である。また、図６は、本実施の形態の動作のタイミングチャートを示す図である。
【００７３】
上述のように、Ｐウェル領域に印加される電圧は、図１に示すＰウェル制御回路６により供給される。そして、Ｐウェル制御回路６は、ステートマシン（動作制御回路）４により制御される。
【００７４】
はじめに、図５及び図６に示すように、ステートマシン４は、Ｐウェル領域ＰＷＥＬＬに対するプリチャージ電圧の供給を、Ｐウェル制御回路６に実行させる（ＳＴ１）。プリチャージ電圧は、例えば、読み出し電圧Ｖｒｅａｄ（例えば、５Ｖ）である。
【００７５】
それと同時に、ステートマシン２は、選択ワード線ＷＬ＿ｓｅｌｅｃｔｅｄ及び非選択ワード線ＷＬ＿Ｏｔｈｅｒｓに対する電圧の印加を、ロウ制御回路８に実行させる。選択ワード線ＷＬ＿ｓｅｌｅｃｔｅｄ及び非選択ワード線ＷＬ＿Ｏｔｈｅｒｓに印加される電圧は、例えば、プリチャージ電圧（読み出し電圧）と同じ大きさである。
【００７６】
したがって、メモリセルはオン状態となり、チャネル（反転層）が形成される。
【００７７】
また、この際、選択ゲートトランジスタＳＧＤ，ＳＧＳは、例えば、オフ状態となっている。
【００７８】
すると、メモリセルのソース／ドレイン拡散層は、順バイアス電圧Ｖｆｏｒｗａｒｄ（Ｖｒｅａｄ程度）に充電され、図６に示すように、“１”プログラミングセルのチャネルＣｈａｎｎｅｌの電位は、順バイアス電圧Ｖｆｏｒｗａｒｄ程度に、上昇する。  
この際、ビット線ＢＬ及びソース線ＣＥＬＳＲＣが接続される拡散層も充電されるので、ビット線ＢＬ及びソース線ＣＥＬＳＲＣの電位も順バイアス電圧Ｖｆｏｒｗａｒｄに、上昇する。
【００７９】
尚、チャネルＣｈａｎｎｅｌの電位は、Ｐウェル領域ＰＷＥＬＬに電圧を供給すると同時に、順バイアス電圧Ｖｆｏｒｗａｒｄにプリチャージされ、充電の際のタイムラグなどは発生しない。また、Ｐウェル領域へのプリチャージ電圧の印加時間は、Ｐウェル制御回路を介して、ステートマシンにより制御できる。それゆえ、プリチャージのための時間を最適化できる。
【００８０】
次に、ステートマシン４は、Ｐウェル領域ＰＷＥＬＬへの電圧の供給をストップするように、Ｐウェル制御回路６を動作させる（ＳＴ２）。尚、選択及び非選択ワード線ＷＬ＿ｓｅｌｅｃｔｅｄ，ＷＬ＿ｏｔｈｅｒｓは、読み出し電圧Ｖｒｅａｄが供給された状態が保持される。
【００８１】
よって、図６に示すように、Ｐウェル領域ＰＷＥＬＬの電位は、０Ｖとなる。一方、選択及び非選択ワード線電位ＷＬ＿ｓｅｌｅｃｔｅｄ，ＷＬ＿ｏｔｈｅｒｓには、読み出し電圧Ｖｒｅａｄが供給され、チャネル（反転層）が形成されたままとなっている。よって、メモリセルのチャネルＣｈａｎｎｅｌは、順バイアス電圧Ｖｆｏｒｗａｒｄ、即ち、読み出し電圧Ｖｒｅａｄにプリチャージされる。
【００８２】
この際、ビット線ＢＬ及びソース線ＣＥＬＳＲＣの電位は、ビット線ＢＬ及びソース線ＣＥＬＳＲＣを接地点に短絡することで、ビット線及びソース線から放電する。
【００８３】
上述のプリチャージの後、従来と同様の動作で、書き込み動作が実行される。
【００８４】
即ち、ステートマシン４は、ソース線ＣＥＬＳＲＣの電位が、例えば、１．４Ｖ程度となるように、ソース線制御回路７を動作させる。
【００８５】
その後、ステートマシン４は、データの転送を、カラム制御回路９及びセンスアンプ１０に実行させる（ＳＴ３）。よって、“０”プログラミングセルが接続されているビット線は、０Ｖの電圧が供給され、“１”プログラミングセルが接続されているビット線は、例えば、電源電圧Ｖｄｄ（例えば、２．５Ｖ程度）が供給される。
【００８６】
そして、ステートマシン４は、選択ゲートトランジスタＳＧＤへのゲート電圧Ｖｓｇｄ（例えば、４Ｖ程度）の供給を、ロウ制御回路８に実行させる（ＳＴ４）。
【００８７】
この際、選択ワード線ＷＬ＿Ｓｅｌｅｃｔｅｄに接続されている“０”プログラミングセルのチャネルは、選択ゲートトランジスタＳＧＤのゲート電極にゲート電圧Ｖｓｇｄが供給されているため、ビット線ＢＬから０Ｖが供給され、０Ｖになる。
【００８８】
また、選択ワード線ＷＬ＿Ｓｅｌｅｃｔｅｄに接続されている“１”プログラミングセルは、それが接続されているビット線から電源電圧Ｖｄｄが供給されているため、カットオフ状態である。このため、順バイアス電圧Ｖｆｏｒｗａｒｄ、即ち、読み出し電圧Ｖｒｅａｄが、“１”プログラミングセルのチャネルに維持される。
【００８９】
続いて、非選択ワード線ＷＬ＿Ｏｔｈｅｒには、中間電位Ｖｐａｓｓ（例えば、１０Ｖ）が印加される。その後、選択ワード線ＷＬ＿Ｓｅｌｅｃｔｅｄには、書き込み電圧Ｖｐｇｍ（例えば、２０Ｖ程度）が印加される。
【００９０】
それゆえ、“１”プログラミングセルのチャネルが、例えば、書き込み電圧Ｖｐｇｍの１／２程度まで、ブーストアップされる。したがって、それらのコントロールゲート電極とチャネルとの間には、“０”書き込みに必要とされる電界が印加されない。  
また、選択ワード線ＷＬ＿Ｓｅｌｅｃｔｅｄに接続されている“０”プログラミングセルは、それが接続されるビット線ＢＬから０Ｖが供給されている。それゆえ、それらのコントロールゲート電極とチャネルとの間には、“０”書き込みに十分な電界が印加される。したがって、メモリセルに“０”がプログラミングされる。
【００９１】
尚、中間電位Ｖｐａｓｓとは、０Ｖより大きく、書き込み電圧Ｖｐｇｍより小さい電圧である。
【００９２】
“０”書き込みの後、選択ワード線ＷＬ＿Ｓｅｌｅｃｔｅｄの電位は０Ｖにされ、その後、非選択ワード線ＷＬ＿Ｏｔｈｅｒｓの電位が０Ｖにされ、書き込み動作が終了する。
【００９３】
以上のように、メモリセルのチャネルのプリチャージ電圧は、Ｐウェル領域から供給される。そのプリチャージ電圧は、例えば、読み出し電圧Ｖｒｅａｄ（例えば、５Ｖ）程度の電圧が用いられる。そして、チャネルが、プリチャージされた後、その読み出し電圧より高い中間電位Ｖｐａｓｓ（例えば、１０Ｖ）でブーストアップされる。
【００９４】
プリチャージ電圧は、Ｐウェル領域からチャネルへ供給される。そのため、プリチャージ電圧は、ドレイン側の選択ゲートトランジスタのゲート耐圧による制限を受けることなく、大きい電圧をチャネルへ供給できる。
【００９５】
また、プリチャージ電圧供給時に、“０”書き込みされて閾値電圧の高くなっているメモリセルなどのバックパターンの影響を受けることなく、チャネルをプリチャージできる。
【００９６】
したがって、“１”プログラミングセルの誤書き込みの発生を抑制でき、信頼性の高いＮＡＮＤ型フラッシュメモリを提供できる。
【００９７】
また、本発明の例は、従来の回路構成を変更することなく、Ｐウェル領域よりチャネルのプリチャージを行うことができる。それゆえ、製造コストを増加させずに、メモリセルの誤書き込みの発生を抑制でき、高信頼性のＮＡＮＤ型フラッシュメモリを提供できる。
【００９８】
（２）  第２の実施形態  
第１の実施形態においては、プリチャージ電圧を読み出し電圧に設定し、そのプリチャージ電圧で、メモリセルのチャネルをプリチャージし、その後に、チャネルのブーストアップを行った。
【００９９】
しかし、本発明の例において、チャネルのプリチャージは、選択ゲートトランジスタを経由して行わずに、Ｐウェル領域からプリチャージ電圧が供給されて、実行される。
【０１００】
よって、選択ゲートトランジスタのゲート耐圧特性に影響されず、より高いプリチャージ電圧をチャネルへ供給できる。
【０１０１】
それゆえ、プリチャージ電圧は、読み出し電圧より高い電圧、例えば、中間電位Ｖｐａｓｓ（例えば、１０Ｖ程度）を用いることもできる。
【０１０２】
本実施形態においては、プリチャージ電圧に、例えば、中間電位を用いた場合について、説明する。
【０１０３】
尚、本実施形態において、ＮＡＮＤ型フラッシュメモリの回路構成、選択ゲートトランジスタ及びメモリセルの構造は、第１の実施形態と同様である。それゆえ、それらの構成及び構造の詳細な説明は省略する。
【０１０４】
（ａ）  動作  
図１及び図７を用いて、本実施形態の動作について説明する。
【０１０５】
図７は、本実施形態の動作の示すタイミングチャートである。
【０１０６】
はじめに、ステートマシン４は、選択ゲートトランジスタＳＧＤ，ＳＧＳがフローティング状態となるように、選択ゲートトランジスタＳＧＤ，ＳＧＳのオフ動作を、ロウ制御回路８に実行させる。それにより、中間電位Ｖｐａｓｓのように高い電圧が、選択ゲートトランジスタのチャネルに領域に印加されても、そのゲート絶縁膜の絶縁破壊を防止できる。
【０１０７】
次に、第１の実施形態と同様の動作で、Ｐウェル領域ＰＷＥＬＬに、プリチャージ電圧としての、例えば、中間電位Ｖｐａｓｓ（例えば、１０Ｖ程度）が、供給される。それと同時に、選択ワード線ＷＬ＿ｓｅｌｅｃｔｅｄ及び非選択ワード線ＷＬ＿Ｏｔｈｅｒｓには、例えば、中間電位Ｖｐａｓｓが、供給される。
【０１０８】
すると、メモリセルのソース／ドレイン拡散層が、順バイアス電圧Ｖｆｏｒｗａｒｄ（中間電位Ｖｐａｓｓ程度）に充電され、図７に示すように、メモリセルのチャネルＣｈａｎｎｅｌの電位も、順バイアス電圧Ｖｆｏｒｗａｒｄに、上昇する。  
続いて、Ｐウェル領域ＰＷＥＬＬの電位が、０Ｖにされる。また、選択及び非選択ワード線ＷＬ＿ｓｅｌｅｃｔｅｄ，ＷＬ＿ｏｔｈｅｒｓは、中間電位Ｖｐａｓｓが供給された状態が保持される。
【０１０９】
よって、図７に示すように、Ｐウェル領域ＰＷＥＬＬは、０Ｖとなる。一方、選択及び非選択ワード線電位ＷＬ＿ｓｅｌｅｃｔｅｄ，ＷＬ＿ｏｔｈｅｒｓに、中間電位Ｖｐａｓｓが供給されているので、チャネル（反転層）が形成されたままとなっている。よって、メモリセルのチャネルＣｈａｎｎｅｌは、順バイアス電圧Ｖｆｏｒｗａｒｄに維持され、その電圧でプリチャージされる。
【０１１０】
この際の順バイアス電圧Ｖｆｏｒｗａｒｄは、１０Ｖ程度の中間電位Ｖｐａｓｓである。即ち、第１の実施形態の順バイアス電圧Ｖｆｏｒｗａｒｄである読み出し電圧（５Ｖ程度）以上のプリチャージ電圧で、チャネルＣｈａｎｎｅｌをプリチャージできる。
【０１１１】
チャネルのプリチャージの後、第１の実施形態の図５及び図６に示す動作と同様の書き込み動作が実行される。
【０１１２】
即ち、ソース線ＣＥＬＳＲＣには、例えば、１．４Ｖ程度の電圧が供給される。
【０１１３】
そして、ステートマシン４は、書き込みデータを、カラム制御回路９及びセンスアンプ１０に転送させる。それにより、書き込み選択されたメモリセルが接続されるビット線の電位は０Ｖとなり、“１”プログラミングメモリセルが接続されるビット線の電位は上昇する。
【０１１４】
そして、ステートマシン４は、選択ゲートトランジスタＳＧＤへのゲート電圧Ｖｓｇｄ（例えば、４Ｖ程度）の供給を、ロウ制御回路８に実行させる。
【０１１５】
続いて、選択ワード線ＷＬ＿Ｓｅｌｅｃｔｅｄには、書き込み電圧Ｖｐｇｍ（例えば、２０Ｖ）が印加される。
【０１１６】
“１”プログラミングセルのチャネルは、ブーストアップされているので、誤書き込みが発生しない。また、“０”プログラミングセルのチャネルは０Ｖになり、“０”書き込みに十分な電界が印加されるので、“０”がプログラミングされる。
【０１１７】
その後、選択ワード線ＷＬ＿Ｓｅｌｅｃｔｅｄの電位は０Ｖにされ、続いて、非選択ワード線ＷＬ＿Ｏｔｈｅｒｓの電位が０Ｖにされ、書き込み動作が終了する。
【０１１８】
以上のように、“１”プログラミングセルのチャネルが、読み出し電圧Ｖｒｅａｄ（例えば、５Ｖ）より大きい電圧、例えば、中間電位Ｖｐａｓｓ（例えば、１０Ｖ）で、プリチャージされる。
【０１１９】
それゆえ、ドレイン側の選択ゲートトランジスタの及びバックパターンの影響を受けることなく、読み出し電圧よりも大きい電圧でプリチャージできる。
【０１２０】
したがって、“１”プログラミングセルの誤書き込みの発生を、さらに、抑制できる。
【０１２１】
３．  その他  
本発明の例は、メモリセルの誤書き込みの発生を抑制できる。
【０１２２】
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１２３】
【図１】ＮＡＮＤ型フラッシュメモリのメモリコア部を示すブロック図。
【図２】メモリセルアレイの構造を示すレイアウト図。
【図３】ブロック内の回路構成を示す等価回路図。
【図４】メモリセルのチャネルのプリチャージモデルを示す断面図。
【図５】第１の実施形態の動作を示すステップ図。
【図６】第１の実施形態の書き込み動作を示すタイミングチャート。
【図７】第２の実施形態の書き込み動作を示すタイミングチャート。
【符号の説明】
【０１２４】
１：ホストコントローラ、２：システムバッファ、３：コマンドインターフェイス、４：ステートマシン、５：メモリセルアレイ、６：Ｐウェル制御回路、７：ソース線制御回路、８：ロウ制御回路、９：カラム制御回路、１０：センスアンプ、１１：データ入出力バッファ、１２：Ｉ／Ｏパッド、２０：半導体基板、２１：Ｐウェル領域、２２：ゲート絶縁膜（トンネル酸化膜）、２３：フローティングゲート電極、２４，２４Ｄ，２４Ｓ：中間絶縁膜、２５：コントロールゲート電極（ワード線）、２６，２６Ｄ，２６Ｓ：ソース／ドレイン拡散層、２２Ｄ，２２Ｓ：ゲート絶縁膜、２３Ｄ，２３Ｓ：第１ゲート電極、２５Ｄ，２５Ｓ：第２ゲート電極、ＢＬｅ０〜ＢＬｅｎ−１，ＢＬｏ０〜ＢＬｅｎ−１，ＢＬ：ビット線、ＷＬ０〜ＷＬｍ−１：ワード線、ＳＧＤＬ，ＳＧＤＬ：選択ゲート線、ＳＬ：ソース線、Ｕ：ＮＡＮＤセルユニット、ＮＳ：ＮＡＮＤストリング、ＭＣ：メモリセル、ＳＧＤ，ＳＧＳ：選択ゲートトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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