(57)【要約】【課題】パワー素子と他の半導体デバイスとの複合型の半導体装置において、多層配線によって半導体デバイスの電極を最上層まで引き伸ばすに際し、多層配線のうちパワー素子における配線抵抗を小さくしつつ、多層配線の配線層にクラックを生じさせないようにする。【解決手段】積層配線２０のうち第１領域１１におけるパワーＭＯＳトランジスタのソース電極３２、ドレイン電極３１を積層配線２０の２層目の配線層２２より上層の配線層２３〜２５において、複数の微細なビアホールを用いずに１つの電極としてそれぞれ形成する。【選択図】図１
2008270256.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板（１）のうち第１領域（１１）にパワー素子が形成され、前記第１領域（１１）を除く場所に前記パワー素子とは異なる半導体デバイスが形成されてなる複合型の半導体装置であって、
前記半導体基板（１）上には、複数の配線層（２１〜２５）と当該複数の配線層（２１〜２５）のうち最上層の配線層（２５）上に形成されたパッシベーション保護膜（２６）とによって構成された積層配線（２０）が形成され、前記複数の配線層（２１〜２５）のうち前記半導体基板（１）側から１層目および２層目の配線層（２１、２２）については、前記パワー素子および前記パワー素子とは異なる半導体デバイスの電極をそれぞれ上層の配線層（２３〜２５）に導くために用いられるようになっており、
前記積層配線（２０）のうち、前記第１領域（１１）では、前記複数の配線層（２１〜２５）のうち前記２層目の配線層（２２）より上の配線層（２３〜２５）および前記パッシベーション保護膜（２６）が少なくとも２カ所開口し、各開口部内に前記パワー素子のドレイン電極（３１）とソース電極（３２）とがそれぞれ形成されていることを特徴とする半導体装置。
【請求項２】
前記２層目の配線層（２２）上には、ドレイン電極用パッド（２２ｃ）とソース電極用パッド（２２ｄ）とがそれぞれ形成されており、前記ドレイン電極（３１）は前記ドレイン電極用パッド（２２ｃ）上に形成され、前記ソース電極（３２）は前記ソース電極用パッド（２２ｄ）上に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ドレイン電極（３１）および前記ソース電極（３２）の上端面は、前記複数の配線層（２１〜２５）のうち最上層の配線層（２５）から突出しないように形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記ドレイン電極（３１）および前記ソース電極（３２）の上端面は、前記多層配線（２０）を構成する前記パッシベーション保護膜（２６）から突出するように形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
請求項１ないし４のいずれか１つに記載の半導体装置の製造方法であって、
前記半導体基板（１）に前記パワー素子および前記パワー素子とは異なる半導体デバイスを形成したものを用意する工程と、
前記半導体基板（１）上に前記複数の配線層（２１〜２５）と前記パッシベーション保護膜（２６）とによって構成された前記積層配線（２０）を形成する工程と、
前記積層配線（２０）において、前記複数の配線層（２１〜２５）のうち前記２層目の配線層（２２）より上の配線層（２３〜２５）および前記パッシベーション保護膜（２６）を少なくとも２カ所開口し、各開口部内に前記パワー素子の前記ドレイン電極（３１）と前記ソース電極（３２）とをそれぞれ形成する工程とを含んでいることを特徴とする半導体装置の製造方法。
【請求項６】
前記２層目の配線層（２２）より上の配線層（２３〜２５）および前記パッシベーション保護膜（２６）を少なくとも２カ所開口する工程では、前記パッシベーション保護膜（２６）上にレジスト（５０）を形成して前記ドレイン電極（３１）、前記ソース電極（３２）の形成予定場所を開口し、前記レジスト（５０）をマスクとして前記パッシベーション保護膜（２６）をパターニングした後、当該パターニングされた前記パッシベーション保護膜（２６）をマスクとして、前記複数の配線層（２１〜２５）のうち前記２層目の配線層（２２）より上の配線層（２３〜２５）を開口することを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層配線を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来より、パワー素子と制御回路とが１つのシリコン基板の表層部に形成されたパワー複合集積型半導体装置が、例えば特許文献１で提案されている。このような半導体装置では、シリコン基板上に絶縁膜で構成された配線層が多数積層されている。各配線層においては、絶縁膜に微少なビアホールが設けられていると共に、ビアホール内に配線が形成されることで、下層の配線層と上層の配線層とが電気的に接続できるようになっている。
【０００３】
そして、複数の配線層がパワー素子および制御回路の上に積層されることで、パワー素子の電極、制御回路の電極がシリコン基板の表層部から配線層の最上層までそれぞれ引き伸ばされている。このようなパワー素子上の多層配線および制御回路上の多層配線は、同一工程で形成される。このようにして、最上層まで引き伸ばされた電極は、電気回路等に接続される。
【特許文献１】特開２００６−５３２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来の技術では、多層配線の各配線層に微少なビアホールを多数形成して各ビアホール内に配線を形成しているため、ビアホール内の配線の抵抗が高くなってしまう。特に、パワー素子では大電流を取り扱うため、配線抵抗が大きくなると半導体装置自体の損失が大きくなってしまう。
【０００５】
そこで、パワー素子の配線抵抗を下げる手段として、制御回路の微細化に影響しない上層の配線の膜厚を厚くする方法がある。しかし、配線層のうち最上層に厚膜の配線を形成した後にパッシベーション保護膜を形成すると、パッシベーション保護膜と厚膜の配線との応力差でパッシベーション保護膜にクラックが発生するという問題が生じる。
【０００６】
また、パワー素子の配線抵抗を下げるもう一つの手段として、パワー素子のセルの上部にワイヤボンドを直接形成する方法がある。しかし、ワイヤボンド時に配線層を構成する絶縁膜にクラックが発生するという問題が生じる。
【０００７】
本発明は、上記点に鑑み、パワー素子と他の半導体デバイスとの複合型の半導体装置において、多層配線によって半導体デバイスの電極を最上層まで引き伸ばすに際し、多層配線のうちパワー素子における配線抵抗を小さくしつつ、多層配線の配線層にクラックを生じさせないようにすることができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、本発明は、半導体基板（１）のうち第１領域（１１）にパワー素子が形成され、第１領域（１１）を除く場所にパワー素子とは異なる半導体デバイスが形成されてなる複合型の半導体装置であって、半導体基板（１）上には、複数の配線層（２１〜２５）と、当該複数の配線層（２１〜２５）のうち最上層の配線層（２５）上に形成されたパッシベーション保護膜（２６）とによって構成された積層配線（２０）が形成され、複数の配線層（２１〜２５）のうち半導体基板（１）側から１層目および２層目の配線層（２１、２２）については、パワー素子およびパワー素子とは異なる半導体デバイスの電極をそれぞれ上層の配線層（２３〜２５）に導くために用いられるようになっており、積層配線（２０）のうち、第１領域（１１）では、複数の配線層（２１〜２５）のうち２層目の配線層（２２）より上の配線層（２３〜２５）およびパッシベーション保護膜（２６）が少なくとも２カ所開口し、各開口部内にパワー素子のドレイン電極（３１）とソース電極（３２）とがそれぞれ形成されていることを特徴とする。
【０００９】
これにより、ドレイン電極（３１）およびソース電極（３２）を各配線層（２３〜２５）にわたる１つの配線として設けることができるため、ドレイン電極（３１）およびソース電極（３２）の各配線抵抗を小さくすることができる。
【００１０】
また、パッシベーション保護膜（２６）が開口した場所にドレイン電極（３１）およびソース電極（３２）が形成されているため、当該パッシベーション保護膜（２６）とドレイン電極（３１）やソース電極（３２）との接触面積を小さくでき、パッシベーション保護膜（２６）にかかるドレイン電極（３１）やソース電極（３２）からの応力を低減できる。したがって、パッシベーション保護膜（２６）のクラックの発生を抑制することができる。
【００１１】
さらに、ドレイン電極（３１）やソース電極（３２）は配線層（２３〜２５）が何層分にもわたって厚膜に形成されるため、ドレイン電極（３１）やソース電極（３２）にワイヤボンドしたとしても、第１領域（１１）の配線層（２１、２２）にクラックが発生することを抑制できる。
【００１２】
このような場合、２層目の配線層（２２）上に、ドレイン電極用パッド（２２ｃ）とソース電極用パッド（２２ｄ）とをそれぞれ形成し、ドレイン電極（３１）をドレイン電極用パッド（２２ｃ）上に形成し、ソース電極（３２）をソース電極用パッド（２２ｄ）上に形成することができる。
【００１３】
また、ドレイン電極（３１）およびソース電極（３２）の上端面が、複数の配線層（２１〜２５）のうち最上層の配線層（２５）から突出しないように形成することができる。これにより、ドレイン電極（３１）およびソース電極（３２）がパッシベーション保護膜（２６）と接しないようにすることができ、各電極とパッシベーション保護膜（２６）との応力差によってパッシベーション保護膜（２６）にクラックが生じないようにすることができる。
【００１４】
さらに、ドレイン電極（３１）およびソース電極（３２）の上端面が、多層配線（２０）を構成するパッシベーション保護膜（２６）から突出するように形成することもできる。これにより、ドレイン電極（３１）およびソース電極（３２）を介してパワー素子の放熱性を向上させることができる。
【００１５】
上記のような半導体装置を製造するに際し、半導体基板（１）にパワー素子およびパワー素子とは異なる半導体デバイスを形成したものを用意する工程と、半導体基板（１）上に複数の配線層（２１〜２５）とパッシベーション保護膜（２６）とによって構成された積層配線（２０）を形成する工程と、積層配線（２０）において、複数の配線層（２１〜２５）のうち２層目の配線層（２２）より上の配線層（２３〜２５）およびパッシベーション保護膜（２６）を少なくとも２カ所開口し、各開口部内にパワー素子のドレイン電極（３１）とソース電極（３２）とをそれぞれ形成する工程とを行うことができる。
【００１６】
この場合、２層目の配線層（２２）より上の配線層（２３〜２５）およびパッシベーション保護膜（２６）を少なくとも２カ所開口する工程では、パッシベーション保護膜（２６）上にレジスト（５０）を形成してドレイン電極（３１）、ソース電極（３２）の形成予定場所を開口し、レジスト（５０）をマスクとしてパッシベーション保護膜（２６）をパターニングした後、当該パターニングされたパッシベーション保護膜（２６）をマスクとして、複数の配線層（２１〜２５）のうち２層目の配線層（２２）より上の配線層（２３〜２５）を開口することができる。
【００１７】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００１９】
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。図１は、本発明の第１実施形態に係る半導体装置の概略断面図である。この図に示されるように、半導体装置は、ＳＯＩ基板１に例えば３つの半導体デバイスが設けられている。本実施形態では、ＳＯＩ基板１のうち第１領域１１にＬＤＭＯＳ等のパワーＭＯＳトランジスタが形成され、第２領域１２にＣＭＯＳトランジスタが形成され、第３領域１３にＢＩＰ（バイポーラ）トランジスタが形成されている。なお、ＳＯＩ基板１は、本発明の半導体基板に相当する。また、パワーＭＯＳトランジスタは本発明のパワー素子に相当する。
【００２０】
各半導体デバイスは、ＳＯＩ基板１に設けられたトレンチ２およびトレンチ２上に形成されたＬＯＣＯＳ酸化膜３によって素子分離されている。すなわち、図１に示される半導体装置は、１つのＳＯＩ基板１に複数の種類のトランジスタが形成された複合型のものである。
【００２１】
第１領域１１に形成されたパワーＭＯＳトランジスタは、ＳＯＩ基板１の表層部にドレイン領域１１ａとソース領域１１ｂとを有し、ソース領域１１ｂ上にゲート電極１１ｃを有している。第２領域１２に形成されたＣＭＯＳトランジスタは、ＳＯＩ基板１の表層部にｎＭＯＳ領域１２ａとｐＭＯＳ領域１２ｂとを有している。また、第３領域１３に形成されたＢＩＰトランジスタは、当該ＢＩＰトランジスタを構成するソース領域やドレイン領域が形成されている。
【００２２】
このような半導体装置では、ＳＯＩ基板１上に各半導体デバイスを電気的に接続するための積層配線２０が設けられている。本実施形態では、積層配線２０は、５層の配線層２１〜２５と最上層のパッシベーション保護膜２６とにより構成されている。なお、５層は一例であり、配線層の数は設計によって異なる。
【００２３】
各配線層２１〜２５は、例えばＳｉＯ２等の絶縁膜で構成されている。また、パッシベーション保護膜２６は、例えばＳｉＮ等の材質のもので構成されている。
【００２４】
積層配線２０のうち１層目の配線層２１には各半導体デバイスのコンタクトに接続されるように各領域１１〜１３にわたってビアホール２１ａが設けられている。また、各ビアホール２１ａ内の配線は配線層２１の表面に設けられたパッド２１ｂに接続されている。
【００２５】
また、２層目の配線層２２にも、各領域１１〜１３にわたってビアホール２２ａおよびパッド２２ｂが形成され、１層目の配線層２１の各ビアホール２１ａ内の配線が２層目のパッド２２ｂに電気的に接続されている。本実施形態では、半導体デバイスの電極を上層に引き伸ばすために、少なくとも１層目の配線層２１および２層目の配線層２２のビアホールおよびパッドが必要になっている。
【００２６】
３層目の配線層２３より上層については、第１領域１１ではビアホール等は形成されておらず、パッシベーション保護膜２６および配線層２３〜２５が２層目の配線層２２上に形成されたドレイン電極用パッド２２ｃを底として開口し、当該開口部内にドレイン電極３１が形成されている。同様に、パッシベーション保護膜２６および配線層２３〜２５が２層目の配線層２２上に形成されたソース電極用パッド２２ｄを底として開口し、当該開口部内にソース電極３２が形成されている。
【００２７】
他方、第２、第３領域１２、１３では、３層目の配線層２３より上層については、１層目、２層目と同様にビアホールおよびパッドにて電極を上層にまで引き伸ばした構造をなしている。そして、最上層のパッシベーション保護膜２６の一部が開口して、ＣＭＯＳトランジスタおよびＢＩＰトランジスタのためのパッド４０が設けられている。以上が、本実施形態に係る半導体装置の全体構成である。
【００２８】
次に、図１に示される半導体装置の製造方法について、図２を参照して説明する。図２は、図１に示される半導体装置の製造工程を示した図である。まず、ＳＯＩ基板１を用意し、当該ＳＯＩ基板１に素子分離用のトレンチ２やＬＯＣＯＳ酸化膜３を形成する。そして、各領域１１〜１３に半導体デバイスを形成したものを用意する。
【００２９】
次に、図２（ａ）に示す工程では、１層目の配線層２１を形成すると共に、各領域１１〜１３の各半導体デバイスにコンタクトできるように配線層２１にビアホール２１ａを形成して当該ビアホール２１ａ内に配線を設ける。そして、各ビアホール２１ａに接続されるように配線層２１上にパッド２１ｂを形成する。
【００３０】
同様に、各領域１１〜１３に２層目の配線層２２を形成して、１層目の配線層２１上のパッド２１ｂに接続されるビアホール２２ａおよびパッド２２ｂを形成する。この場合、２層目の配線層２２のうち第１領域１１には、パワーＭＯＳトランジスタのドレイン領域１１ａと接続されるドレイン電極用パッド２２ｃ、ソース領域１１ｂと接続されるソース電極用パッド２２ｄをそれぞれ形成する。
【００３１】
図２（ｂ）に示す工程では、３層目の配線層２３より上層を形成する。本実施形態では、配線層２３〜２５を形成し、５層目の配線層２５上にパッシベーション保護膜２６を形成する。この場合、第１領域１１については、３層目の配線層２３より上層には、ゲート電極１１ｃを上層に引き伸ばすためビアホールのみを形成する。他方、第２、第３領域１２、１３については、１層目および２層目と同様にビアホール等を形成する。
【００３２】
そして、最上層の配線層２５まで形成した後、パッシベーション保護膜２６を形成する。この状態では、図２（ｂ）に示されるように、第１領域１１にビアホール等は形成されておらず、第２、第３領域１２、１３にのみ形成されている。
【００３３】
図２（ｃ）に示す工程では、第１領域１１にドレイン電極３１およびソース電極３２を形成する。具体的には、パッシベーション保護膜２６上に図示しないレジストを形成し、ドレイン電極用パッド２２ｃおよびソース電極用パッド２２ｄに対向する場所を開口する。そして、パッシベーション保護膜２６、３層目から５層目までの配線層２３〜２５をエッチングすることでパッシベーション保護膜２６、配線層２３〜２５をそれぞれ開口する。続いて、各開口部内にめっきやＣＶＤ法によってドレイン電極用パッド２２ｃ上にドレイン電極３１を形成し、ソース電極用パッド２２ｄ上にソース電極３２を形成する。
【００３４】
そして、第３領域１３のパッシベーション保護膜２６の一部を開口することでＣＭＯＳトランジスタおよびＢＩＰトランジスタのパッド４０を設ける。こうして、図１に示される半導体装置が完成する。
【００３５】
このような半導体装置においては、積層配線２０のうちパワーＭＯＳトランジスタのソース電極３２、ドレイン電極３１を２層目の配線層２２より上層の配線層２３〜２５において複数の微細なビアホールを用いずに１つの電極としている。これにより、ドレイン電極３１およびソース電極３２の各配線抵抗を小さくすることができる。
【００３６】
また、パッシベーション保護膜２６を形成した後、当該パッシベーション保護膜２６を開口してドレイン電極３１およびソース電極３２を形成するため、ドレイン領域１１ａやソース電極３２とパッシベーション保護膜２６とが接する面積を小さくすることができる。これにより、パッシベーション保護膜２６にかかるドレイン電極３１やソース電極３２からの応力を低減でき、ひいてはパッシベーション保護膜２６のクラックの発生を抑制することができる。
【００３７】
さらに、ドレイン電極３１やソース電極３２は厚膜に形成されるため、パワーＭＯＳトランジスタ上にワイヤボンドしたとしても、第１領域１１の配線層２１、２２にクラックが発生することを抑制できる。
【００３８】
（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。本実施形態では、図１に示されるドレイン電極用パッド２２ｃおよびソース電極用パッド２２ｄを無くしたことが特徴となっている。
【００３９】
図３は、本発明の第２実施形態に係る半導体装置の概略断面図である。この図に示されるように、本実施形態に係る半導体装置において、第１領域１１では、２層目の配線層２２上にドレイン電極３１やソース電極３２が形成されている。
【００４０】
本実施形態では、上述のように、２層目の配線層２２上にドレイン電極用パッド２２ｃおよびソース電極用パッド２２ｄは形成されていないため、ドレイン電極３１およびソース電極３２は、２層目の配線層２２に設けられたビアホール２２ａ内にまで形成されている。すなわち、ドレイン電極３１およびソース電極３２は、１層目の配線層２１上に設けられたパッド２１ｂに直接接続されている。
【００４１】
次に、図３に示される半導体装置の製造方法について、図４を参照して説明する。図４は、図３に示される半導体装置の製造工程を示した図である。まず、各半導体デバイスが形成されたＳＯＩ基板１を用意する。そして、図４（ａ）に示す工程では、ＳＯＩ基板１上に１層目の配線層２１を形成する。当該配線層２１には、各半導体デバイスにコンタクトするビアホール２１ａを形成し、配線層２１上にパッド２１ｂを形成する。
【００４２】
続いて、図４（ｂ）に示す工程では、第２、第３領域１２、１３にのみ２層目より上層の配線層２２〜２５にビアホール等を形成するようにして各領域１１〜１３に２層目より上層の配線層２２〜２５およびパッシベーション保護膜２６を形成する。これにより、図４（ｂ）に示されるように、配線層２２〜２５のうち第１領域１１にはビアホール等は形成されていない。
【００４３】
図４（ｃ）に示す工程では、積層されたパッシベーション保護膜２６、３層目から５層目の配線層２３〜２５のうち第１領域１１のドレイン電極３１およびソース電極３２の形成予定場所を開口し、さらに２層目の配線層２２に１層目のパッド２１ｂに達するビアホール２２ａを形成する。この後、当該ビアホール２２ａ内および配線層２３〜２５、パッシベーション保護膜２６の開口部内にドレイン電極３１およびソース電極３２を形成する。これにより、１層目の配線層２１上に設けられたパッド２１ｂにドレイン電極３１およびソース電極３２を直接接続することができる。
【００４４】
そして、第３領域１３のパッシベーション保護膜２６の一部を開口し、ＣＭＯＳトランジスタおよびＢＩＰトランジスタのパッド４０を設けることで、図３に示される半導体装置が完成する。
【００４５】
以上説明したように、第１領域１１において、２層目の配線層２２にビアホール２２ａのみを形成し、当該ビアホール２２ａ内にドレイン電極３１やソース電極３２を直接形成することで、ドレイン電極３１およびソース電極３２の配線抵抗をさらに小さくすることができる。
【００４６】
（第３実施形態）
本実施形態では、第２実施形態と異なる部分についてのみ説明する。本実施形態では、２層目の配線層２２にビアホール２２ａを形成し、当該ビアホール２２ａ内に配線を形成しておくことが特徴となっている。
【００４７】
図５は、本発明の第３実施形態に係る半導体装置の概略断面図である。この図に示されるように、本実施形態に係る半導体装置において、第１領域１１では、２層目の配線層２２にビアホール２２ａが形成され、当該ビアホール２２ａ内に配線が形成された状態になっている。そして、３層目の配線層２３より上層に形成されたドレイン電極３１やソース電極３２は、２層目の配線層２２に設けられたビアホール２２ａ内の配線に接続された状態になっている。
【００４８】
次に、図５に示される半導体装置の製造方法について、図６を参照して説明する。図６は、図５に示される半導体装置の製造工程を示した図である。まず、各半導体デバイスが形成されたＳＯＩ基板１を用意する。
【００４９】
次に、図６（ａ）に示す工程では、１層目の配線層２１および２層目の配線層２２を形成する。この場合、２層目の配線層２２については、ビアホール２２ａを形成すると共にビアホール２２ａ内に配線を形成する。
【００５０】
図６（ｂ）に示す工程では、３層目の配線層２３より上層を形成する。この場合、第２、第３領域１２、１３のついては、２層目の配線層２２上にパッド２２ｂを形成し、上層のビアホール等と電気的に接続できるようにする。第１領域１１については、上記各実施形態と同様に、ビアホール等を形成せずに絶縁膜のみを形成する。
【００５１】
図６（ｃ）に示す工程では、第１領域１１において、３層目の配線層２３より上層を開口して、２層目の配線層２２のビアホール２２ａ内に接続されるドレイン電極３１およびソース電極３２を形成する。この後、第３領域１３のパッシベーション保護膜２６の一部を開口することで、図５に示される半導体装置が完成する。
【００５２】
以上説明したように、第１領域１１において、２層目の配線層２２にビアホール２２ａおよびビアホール２２ａ内に配線を形成しておき、３層目の配線層２３より上層にドレイン電極３１やソース電極３２を設けることができる。
【００５３】
（第４実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。上記各実施形態では、第１領域１１においてドレイン電極３１およびソース電極３２を形成するに際し、パッシベーション保護膜２６上にレジストを形成して開口し、当該レジストをマスクとして３層目の配線層２３から上層を開口していたが、本実施形態ではパッシベーション保護膜２６をマスクとして用いることが特徴となっている。
【００５４】
図７は、本実施形態に係る半導体装置の製造工程を示した図である。まず、図２（ｂ）の工程を終えたものを用意する。そして、図７（ａ）に示す工程では、パッシベーション保護膜２６上にレジスト５０を形成し、ドレイン電極３１およびソース電極３２の形成予定場所が開口するようにパターニングする。
【００５５】
続いて、図７（ｂ）に示す工程では、図７（ａ）に示す工程で形成したレジスト５０をマスクとしてパッシベーション保護膜２６をパターニングする。
【００５６】
そして、図７（ｃ）に示す工程では、図７（ｂ）に示す工程でパターニングしたパッシベーション保護膜２６をマスクとして、配線層２３〜２５をエッチング等によって開口する。
【００５７】
この後、図２（ｃ）に示す工程等を行うようにすれば、第１領域１１にドレイン電極３１およびソース電極３２を形成することができる。このように、パッシベーション保護膜２６をマスクとして第１領域１１に開口部を形成することができる。
【００５８】
（第５実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。図８は、本発明の第５実施形態に係る半導体装置の概略断面図である。この図に示されるように、ドレイン電極３１およびソース電極３２の各上端面は、パッシベーション保護膜２６よりも下層に形成されている。言い換えると、ドレイン電極３１およびソース電極３２の各上端面は、５層目の配線層２５までしか形成されていない。これによると、ドレイン電極３１およびソース電極３２はパッシベーション保護膜２６と接しない構造となる。
【００５９】
すなわち、例えばＡｌ等のドレイン電極３１やソース電極３２とＳｉＮ等のパッシベーション保護膜２６とは応力差が大きいため、上記のように互いが接触しないように半導体装置を形成することにより、応力差によってパッシベーション保護膜２６にクラックが生じないようにすることができる。
【００６０】
（第６実施形態）
本実施形態では、上記各実施形態と異なる部分についてのみ説明する。図９は、本発明の第６実施形態に係る半導体装置の概略断面図である。この図に示されるように、本実施形態では、ドレイン電極３１およびソース電極３２の上端面がパッシベーション保護膜２６から突出している。これにより、パワーＭＯＳトランジスタの放熱性を向上させることができる。このように、ドレイン電極３１およびソース電極３２を厚くすることもできる。
【００６１】
（他の実施形態）
ソース電極３２やドレイン電極３１は、上記実施形態のように２カ所だけには限定されない。例えば、レイアウトに合わせて、ソース電極３２を２個、ドレイン電極３１を３個設けるなどしても良い。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１実施形態に係る半導体装置の概略断面図である。
【図２】図１に示される半導体装置の製造工程を示した図である。
【図３】本発明の第２実施形態に係る半導体装置の概略断面図である。
【図４】図３に示される半導体装置の製造工程を示した図である。
【図５】本発明の第３実施形態に係る半導体装置の概略断面図である。
【図６】図５に示される半導体装置の製造工程を示した図である。
【図７】本発明の第４実施形態に係る半導体装置の製造工程を示した図である。
【図８】本発明の第５実施形態に係る半導体装置の概略断面図である。
【図９】本発明の第６実施形態に係る半導体装置の概略断面図である。
【符号の説明】
【００６３】
１…ＳＯＩ基板、１１…第１領域、１２…第２領域、１３…第３領域、２０…積層配線、２１〜２５…配線層、２６…パッシベーション保護膜、２２ｃ…ドレイン電極用パッド、２２ｄ…ソース電極用パッド、３１…ドレイン電極、３２…ソース電極、５０…レジスト。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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