(57)【要約】【課題】高レベル・データ・リンク・コントローラから多数個のディジタル信号プロセッサ・コアに信号を分配するための装置と方法を提供する。【解決手段】共有された高レベル・データ・リンク・コントローラによりパケットが受け取られる時、データ信号群が処理され、そして一時的な記憶ユニットの中に配置される。受け取られたパケットのアドレス信号群が、チヤンネル・ブロック・ユニットに送られ、そしてそこでそれに向けてパケットが振り向けられるディジタル信号プロセッサ・サブシステムが識別され、そしてそれに対応するＩＮＴＥＲＲＵＰＴ信号が発生される。このＩＮＴＥＲＲＵＰＴ信号がスイッチに送られる。一時的な記憶ユニットからの信号群を受け取るスイッチは、これらの信号群を、識別された信号処理サブシステムに付随するチヤンネルの中のバッファ・メモリに進める。予め定められた状態に応答して、これらの信号群が、識別されたディジタル信号プロセッサ・サブシステムに進められる。【選択図】図４
2008310832.tif 000002
【特許請求の範囲】
【請求項１】
複数個のディジタル信号プロセッサ・サブシステムと、
周辺ダイレクト・メモリ・アクセス・ユニットに連結され、および
受け取られた信号のパケットを処理するためのプロセッサと、
処理されたデータ信号群を記憶するためのメモリ・ユニットと、
複数個の制御信号の１つを選定するチヤンネル・ブロック・ユニットであって、前記選定された制御信号が受け取られたパケット信号群のアドレス信号群によって決定され、制御信号のおのおのが複数個のディジタル信号プロセッサ・サブシステムの１つに対応する前記チヤンネル・ブロック・ユニットと、
を有する高レベル・データ・リンク・コントローラと、
前記ディジタル信号プロセッサ・サブシステムの全部に連結され、および
複数個のバッファ記憶ユニットの１つにおのおのが連結された複数個のバッファ記憶ユニットと、
ディジタル信号プロセッサ・サブシステムに対応する選定された制御信号とバッファ記憶ユニットとバッファ・ユニットとにメモリ・ユニットを連結するために前記チヤンネル・ブロック・ユニットからの選定された制御信号に応答するスイッチ・ユニットと、
を有する周辺ダイレクト・メモリ・アクセス・ユニットと、
を有するデータ処理システム。
【請求項２】
複数個のディジタル信号プロセッサ・サブシステムを有するデータ処理システムの中で信号のパケットを高レベル・データ・リンク・コントローラから周辺ダイレクト・メモリアクセス・ユニットに転送する方法であって、
高レベル・データ・リンク・コントローラの中の信号のパケットの信号群を処理する段階と、
信号のパケットの処理されたデータ信号群を高レベル・データ・リンク・コントローラの中の記憶ユニットの中に記憶する段階と、
信号のパケットのアドレス信号群から複数個の制御信号の１つを選定する段階であって、前記制御信号のおのおのがディジタル信号プロセッサ・サブシステムに対応する前記選定する段階と、
選定された制御信号を周辺ダイレクト・メモリアクセス・ユニットの中のスイッチに送る段階であって、前記スイッチが周辺ダイレクト・メモリアクセス・ユニットの中の複数個のバッファ記憶ユニットの１つに連結され、選定された制御信号がそれに対応するディジタル信号プロセッサ・サブシステムに１つのバッファ記憶ユニットがデータ信号群を転送する前記送る段階と、
を有する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、全体的に言えばデータ処理システムに関する。さらに詳細に言えば、本発明は高レベル・データ・リンク・コントローラによってデータを交換する多数個のディジタル信号プロセッサ・サブシステムを備えたデータ処理システムに関する。この高レベル・データ・リンク・コントローラは、中央処理ユニットからの複数個の信号群を処理し、そして１個の信号のパケットが１個の信号のパケットを受け取る時にこれらの信号群を伝送し、そして再びフォーマットされた信号群を中央処理ユニットに送る。本発明は、高レベル・データ・リンク・コントローラから周辺ダイレクト・メモリ・アクセス・ユニットへの信号群の流れに関する。
【発明の開示】
【発明が解決しようとする課題】
【０００２】
ディジタル信号プロセッサが適用されている応用ではその規模と複雑さとが増大しているので、能力のさらに大きなコンピュータがますます必要になってきてきる。コンピュータの能力を付加的にさらに増大させるという要求に対する１つの対応は、１つのチップの上に複数個のディジタル信号プロセッサ・サブシステムを備えることである。コンピュータの能力を付加的にさらに増大させるというこの要求の結果、複数個のプロセッサの間でおよび外部部品との間で信号群を交換する必要がまた増大する。この信号群の交換を行うために、いくつかのポートが開発されている。例えば、他のディジタル信号プロセッサおよびホスト・プロセッサと信号群を交換することに関与することができるシリアル・ポートが開発されている。同様に、周辺ユニットと信号群の交換を行うことができるポートが開発されている。そして、通信の応用にに用いられる信号のパケットの交換を行うことができる高レベル・データ・リンク・コントローラ・ポートを備えることができる。
【０００３】
図１は、先行技術に従い、複数個のディジタル信号プロセッサ・サブシステム１０（１）〜１０（Ｎ）を備えたディジタル信号プロセッサ・システム１を示した図である。ディジタル信号プロセッサ・サブシステム１０（１）のおのおのは、中央処理ユニット（ディジタル信号プロセッサ・コア）１０１およびメモリ・ユニット１０３を有する。中央処理ユニット１０１はメモリ・ユニット１０３の中に記憶された信号群を処理し、そしてそれらで信号を交換する。ダイレクト・メモリ・アクセス・ユニット１０５がメモリ・ユニット１０３に連結され、そして中央処理ユニット１０１の動作に影響を与えることなくメモリ・ユニット１０３と外部部品との間で信号を交換することができる。中央処理ユニット１０１はまた、ホスト・ポート・インタフェース・ユニット１１５に連結される。ホスト・ポート・インタフェース・ユニット１１５は、中央処理ユニット１０１がホスト処理ユニット（図示されていない）と通信するのをイネーブルにする。多重チヤンネル・バッファド・シリアル・ポート１０７と周辺部品インタフェース・ユニット１０９と高レベル・データ・リンク・コントローラ・ユニット１１１は、典型的には、ダイレクト・メモリ・アクセス・ユニット１０５に連結される。多重チヤンネル・バッファド・シリアル・ポート１０７は、ホスト・コンピュータ・ユニットおよびオフ・チップ・デバイスとシリアル・ファーマットの信号群を交換する。周辺部品インタフェース・ユニット１０９は、オフ・チップ周辺デバイスと信号を交換することができる。高レベル・データ・リンク・コントローラ１１１は、通信プロトコルに典型的には用いられる信号群のパケットをオフ・チップ部品と交換することができる。
【０００４】
図１から分かるように、サブシステム１０（１）〜１０（Ｎ）は独立に動作する。したがって、サブシステム１０（１）〜１０（Ｎ）のおのおのの動作が制限されないことを確実に得るために、オフ・チップ部品と信号群を交換するためのインタフェース・ユニットの完全な組がサブシステム１０（１）〜１０（Ｎ）のおのおのに対して備えられなければならない。けれども、サブシステムのおのおのにインタフェース・ユニットの完全な組を備えることにより、半導体材料および部品を非効率的に利用するという結果を生じ、これらの材料や部品が効率的には用いられないことになる。高レベル・データ・リンク・コントローラに送られる信号のパケットは、正しい中央処理ユニットに高速にそして効率的に振り向けられなければならない。
【０００５】
多重プロセッサ部品の中の部品の重複から生ずる部品の冗長度が小さいという特徴を有する装置およびそれに付随する方法が必要であるということが要請されてきた。この装置およびそれに付随する方法は、チップの上のインタフェース部品の数が少ないと言う特別の特徴を有している。この装置およびそれに付随する方法のまた別の特徴は、チップの上のサブシステムがインタフェース部品を共有することである。この装置およびそれに付随する方法のさらに別の特徴は、１個の高レベル・データ・リンク・コントローラが信号のパケットを受け取ることができそして処理することができ、そしてこの処理されたパケットをそのパケットのアドレスによって指示された中央処理ユニットに転送することができることである。この装置およびそれに付随する方法のなおさらに別の特徴は、このパケットからの処理された信号をアドレスされた中央処理ユニットのチヤンネルの中のバッファ・メモリの中に転送することである。この装置およびそれに付随する方法のさらに別の特徴は、受け取られた信号のパケットの中に含まれるアドレスによって指示される中央処理ユニットとは異なる中央処理ユニットに受け取られたパケットを振り向けることができることである。
【課題を解決するための手段】
【０００６】
前記の特徴およびその他の特徴は、本発明により、１つのチップの上に複数個のディジタル信号処理部品と、共有されたメモリ・サブシステムと、グローバル・ダイレクト・メモリ・アクセス・サブシステムとを有するデータ処理サブシステムを備えることによって達成される。ディジタル信号処理サブシステムのおのおのは、中央処理ユニットとメモリ・ユニットとを有する。グローバル・ダイレクト・メモリ・アクセス・サブシステムは、周辺ダイレクト・メモリ・アクセス・ユニットと高レベル・データ・リンク・コントローラとを有する。周辺ダイレクト・メモリ・アクセス・ユニットは、ディジタル信号処理部品のおのおのに付随するチヤンネルを有する。このチヤンネルのおのおのは、そのチヤンネルに付随するディジタル信号処理部品に処理された信号のパケットを転送する前に、処理され受け取られた信号のパケットの一時的に記憶するためのバッファ・メモリを有する。高レベル・データ・リンク・コントローラは、周辺ダイレクト・アクセス・ユニットの中のバッファ・メモリ・ユニットに転送する前に、処理された信号群を記憶するための先入れ先出しメモリ・ユニットを有する。高レベル・データ・リンク・メモリ・ユニットは受け取られたパケットのアドレス信号群を受け取るチヤンネル・ブロック・ユニットを有し、そしてこのアドレス信号群に基づいて、受け取られたパケットが振り向けられるチヤンネル／ディジタル信号処理部品を識別するＩＮＴＥＲＲＵＰＴ信号を発生する。このＩＮＴＥＲＲＵＰＴ信号は、周辺ダイレクト・アクセス・ユニットの中のスイッチ・ユニットに送られる。このＩＮＴＥＲＲＵＰＴ信号に応答して、このスイッチは、先入れ先出し記憶ユニットの中の処理された信号群を、受け取られた信号のパケットが振り向けられるディジタル信号処理部品に付随するチヤンネル・バッファ記憶ユニットに進める。チヤンネル・ブロック・ユニットは、予め定められた信号群に応答して、ディジタル信号処理部品を受け取られたパケットのアドレス部分の中の指定された部品とは異なる部品に変更することができる。
【実施例】
【０００７】
図１は関連する技術を説明した図である。
【０００８】
図２Ａは、本発明を利点をもって用いることができるデータ処理システム２のサブシステムのブロック線図である。データ処理システム２は、データ処理サブシステム２０と、共有されたメモリ・サブシステム２３と、通信サブシステム２５とを有する。データ処理サブシステム２０は、複数個のディジタル信号処理サブシステム２１Ａ〜２１Ｎを有する。通信サブシステム２５は、グローバル・ダイレクト・メモリ・アクセス・ユニット２５１と、複数個の信号交換ポート２５Ａ〜２５Ｍとを有する。ディジタル信号プロセッサ・サブシステム２１Ａ〜２１Ｎのおのおのは、実線で表されたキャッシュ・メモリ・ユニット・バスによって共有されたメモリ・サブシステム２３に連結される。ディジタル信号処理サブシステム２１Ａ〜２１Ｎのおのおのは点線によって表されたコンフィギュレーション・バスによって通信サブシステム２５に連結され、そしてディジタル信号プロセッサ・サブシステム２１Ａ〜２１Ｎのおのおのは２重の実線で表されたダイレクト・メモリ・アクセス・バスによって通信サブシステム２５に連結される。
【０００９】
図２Ｂは、ディジタル信号プロセッサ・サブシステム２１Ａ〜２１Ｎの主要な部品を示した図である。このディジタル信号プロセッサ・サブシステムは中央処理ユニット２１１を有し、そしてこの中央処理ユニット２１１は中央処理ユニット・バス２１３に連結される。中央処理ユニット・バス２１３は、キャッシュ・メモリ・ユニット２１５と、ＲＯＭメモリ・ユニット２１７と、デュアル・アクセスＲＡＭメモリ・ユニット２１９と、シングル・アクセスＲＡＭメモリ・ユニット２２１とに連結される。デュアル・アクセスＲＡＭメモリ・ユニット２１９およびシングル・アクセスＲＡＭメモリ・ユニット２２１は、ローカル・ダイレクト・メモリ・アクセス・アービトレーション・ユニット２２３に連結される。ローカル・ダイレクト・メモリ・アクセス・アービトレーション・ユニット２２３は、ダイレクト・メモリ・アクセス・バスの複数個の部品に対する、すなわち通信サブシステムに対するインタフェースである。キャッシュ・メモリ・ユニット２１５はキャッシュ・メモリ・ユニット・バスに連結され、したがって共有メモリ・サブシステム２４に連結される。中央処理ユニットは、タイマ・ユニット２２５と、ウオッチドッグ・タイマ・ユニット２２９と、トレース・コントローラ・ユニットと、周辺制御ユニット２３１とに連結される。中央処理ユニット２１１は、タイマ・ユニット２２５と、ウオッチドッグ・タイマ・ユニット２２９と、トレース・コントローラ・ユニット２２７と、周辺制御ユニット２３１とに連結される。周辺制御ユニット２３１は、コンフィギュレーション・バスを通して通信サブシステム２５に連結される。
【００１０】
図２Ｃは、本発明と関連付けられた時の通信サブシステム２５の主要な部品を示した図である。ディジタル信号プロセッサ・サブシステム２１Ａ〜２１Ｎのおのおのが、第１の周辺ダイレクト・メモリ・アクセス・ユニット２５２Ａ〜２５２Ｎにそれぞれ付随している。第１の周辺ダイレクト・メモリ・アクセス・ユニット２５２Ａ〜２５２Ｎのおのおのは、それらにそれぞれ連結された付随するディジタル信号プロセッサ・サブシステム２１Ａ〜２１Ｎからのダイレクト・メモリ・ユニット・アクセス・バスおよびコンフィギュレーション・バスを有する。ディジタル信号プロセッサ２１Ａ〜２１Ｎのおのおのに連結されたダイレクト・メモリ・アクセス・バスはまた、スイッチ−１  ２５４の入力端子に連結される。ローカル・ダイレクト・メモリ・アクセス・ユニット２２３Ａ〜２２３Ｎからのデータ群は、付随する第１の周辺ダイレクト・メモリ・アクセス・ユニット２５２Ａ〜２５２Ｎおよびスイッチ−１  ２５４に送られる。第１の周辺ダイレクト・メモリ・アクセス・ユニット２５２Ａ〜２５２Ｎは、第１のディジタル信号処理ユニットのデュアル・アクセスＲＡＭメモリ・ユニット２１９およびシングル・アクセスＲＡＭメモリ・ユニット２２１と、第２のディジタル信号処理ユニットまたは外部デバイスのデュアル・アクセスＲＡＭメモリ・ユニット２１９およびシングル・アクセスＲＡＭメモリ・ユニット２２１との間の信号群の転送に関係している。スイッチ−１  ２５４は、第２の周辺ダイレクト・メモリ・アクセス・ユニット２５６Ｑに連結される。第２の周辺ダイレクト・メモリ・アクセス・ユニット２５６Ｑは、高レベル・データ・リンク・コントローラ２５５Ｑに連結される。高レベル・データ・リンク・コントローラ２５５Ｑは、信号群／信号パケットを外部の部品と交換する複数個のインタフェース・ユニットの１つである。本発明では関心の焦点は、ディジタル信号プロセッサ・ユニット２１Ａ〜２１Ｎから高レベル・データ・リンク・コントローラ２５５Ｑの信号群への転送にある。制御信号は、ディジタル信号プロセッサ２１Ａ〜２１Ｎからグローバル・ダイレクト・メモリ・アクセス・ユニット２５に、コンフィギュレーション・バスによって送られる（図２Ａ参照）。図２Ｃに示されているように、ディジタル信号プロセッサ・サブシステムのおのおのからのコンフィギュレーション・バスは、周辺アービトレーション・ユニット２５７Ｑに連結される。周辺アービトレーション・ユニット２５７Ｑは、制御信号を第２の周辺ダイレクト・メモリ・アクセス・ユニット２５６Ｑおよび高レベル・データ・リンク・コントローラ２５５Ｑに送る。周辺アービトレーション・ユニットおよび第２の周辺ダイレクト・メモリ・アクセス・コントローラは、インタフェース・ユニットまたはポートのおのおのに付随している。
【００１１】
図３Ａは、高レベル・データ・リンク・コントローラに送られそして信号のパケットを作成するために高レベル・データ・リンク・コントローラによって用いられるデータ・ファイルのフォーマットを示した図である。好ましい実施例では、これらのファイルはデータのブロックによって形成される。図３Ａでは、２つのデータ・ブロックＢＤ０  ３５およびＢＤ１  ３６が示されている。データ・ブロックＢＤ０  ３５はデータ信号の多数の群で構成される。ＢＤ０  ３５は信号の群３１（１）〜３１（６）を有し、これらの信号群のおのおのの長さは４バイトである。データ・ブロックＢＤ１  ３６は信号の群３２（１）〜３２（６）を有し、これらの信号群のおのおのの長さは４バイトである。データのそれぞれのブロックの中の第１のデータ群はヘッダーである。このヘッダーは、識別（ＩＤ）情報およびデータ・ブロックの寸法、すなわちバイトの群の数、を有する。第２の信号群には、そのデータ・ブロックが指示されるアドレスが配置される。
【００１２】
図３Ｂは、外部ソースに送られるおよび外部ソースから受け取る信号のパケットのフォーマットを示した図である。この信号のパケットは、第１信号群３９０を有する。この第１信号群３９０は、高レベル・データ・リンク・コントローラに信号のパケットの開始について警告するためのオープンニング・フラッグとして動作する。このオープンニング信号群に続いて、第２の信号群すなわち第１のデータ群３９１は、信号群のパケットがどこに記憶されるべきであるかを識別するアドレスを有する。第３の信号群すなわち第２のデータ群３９２およびそれに続く信号群は、伝送されるデータを有する。最後の信号群３９９は、パケット３９の終端を示すフラッグ信号群である。
【００１３】
図４は、本発明に従い、受け取られたパケット信号の第２周辺ダイレクト・メモリ・アクセス・ユニット４５への高レベル・データ・リンク・コントローラ４０による転送を理解するのに必要な部品を示した図である。図３Ｂに示されたフォーマットを有する外部の信号パケットが、高レベル・データ・リンク・コントローラ４０の中のプロセッサ４０１に送られる。プロセッサ４０１は、第１データ信号群、すなわちパケット３９１のアドレス信号群、をチヤンネル・ブロック・ユニット４０５に転送する。チヤンネル・ブロック・ユニット４０５は、このパケットがどの中央処理ユニットに進められるかを決定し、そして宛先中央処理ユニットを指示するチヤンネル割込み信号を発生する。チップの上に製造された多数個の中央処理ユニットのおのおのは、それに付随するチヤンネルを有する。多数個の中央処理ユニットのおのおのに付随するメモリ・ユニットは独立ではなく、全体のメモリの一部分であると考えられる。多数個の中央処理ユニットに付随するメモリ・ユニットのおのおのは、他の中央処理ユニットに付随するメモリとは重複しないアドレスを有する。したがって、パケットの第１のデータ信号群３９１の中のアドレスは、中央処理ユニットの１つに付随するメモリを識別する。中央処理ユニットのこの識別はまた、付随するチヤンネルの識別をも含んでいる。チヤンネル・ブロック・ユニット４０５によって発生されたチヤンネル／中央処理ユニットを識別する割込み信号は、第２の周辺ダイレクト・メモリ・アクセス・ユニット４５の中のスイッチ４５１およびスイッチ４５２に送られる。プロセッサ４０１はこのパケットからフラッグを取り除き、そして受け取られたパケットのシリアルにフォーマットされた信号を（ダブル）バイト信号群に再びフォーマットする。この再びフォーマットされた信号群は、先入れ先出し記憶ユニット４０３の中に一時的に記憶される。それに加えて、プロセッサ４０１は制御（ダブルバイト）信号群を発生する。この制御信号群は、データ信号群が再びフォーマットされそして先入れ先出し記憶ユニット４０３の中に入れられた後、先入れ先出し記憶ユニット４０３の中にまた記憶される。先入れ先出し記憶ユニット４０３の中のこれらのデータ信号群は、スイッチ４５２の入力端子に送られる。先入れ先出し記憶ユニット４０３の中の制御信号群は、スイッチ４５１の入力端子に送られる。スイッチ４５２は、出力端子の複数個の群を有する。出力端子の群のおのおのは、１つのチヤンネル、すなわち中央処理ユニット、に付随している。出力端子の群のおのおのは、バッファ・ユニット・バンク４５５の１つのバッファ・ユニットに連結される。バッファ記憶ユニット・バンク４５５のバッファ記憶ユニットのおのおのは、予め選定された１つのチヤンネル（中央処理ユニット）に付随している。このように、スイッチ４５２に送られた割込み信号は、先入れ先出しレジスタからのデータ信号群をバッファ記憶ユニット・バンク４５５のどのバッファ・バンクに記憶されるべきであるかを決定し、したがって、データ信号群がどの中央処理ユニット・メモリに転送されるであろうかを決定する。同様に、先入れ先出し記憶ユニット４０３の中に記憶された制御信号群は、スイッチ４５１の出力端子に送られる。スイッチ４５１の出力端子群のおのおのは、レジスタ・バンク４５６の１つのレジスタに送られる。スイッチ４５１は、チヤンネル・ブロック・ユニット４０５からの割込み信号に基づいて、先入れ先出しレジスタからの制御信号群はレジスタ・バンク４５６のどのレジスタに送られるかを決定する。レジスタ・バンク４５６の特定のレジスタが、制御信号群がどの中央処理ユニットに転送されるかを決定し、したがって、どの中央処理ユニットが１つのチヤンネルに付随するかを決定する。
【００１４】
図５は、本発明に従い、割込み信号を発生する高レベル・データ・リンク・コントローラ４０のチヤンネル・ブロック・ユニット４０５のブロック線図である。アドレス・レジスタ５１０は、パケットの中の第１のデータ群として高レベル・データ・リンク・コントローラに送られたアドレス信号群を受け取る。このアドレス信号群は、論理装置ＡＮＤゲート５４１の第１の組の端子と論理装置ＡＮＤゲート５４２の第１の組の端子とに送られる。一連の整合レジスタ５２Ｄ〜５２Ｎのおのおのは、中央処理ユニットの１つに対してチヤンネル・アドレスを指示する論理ビットを有する。マスク・レジスタ５３Ｄ〜５３Ｎは、チヤンネルを定義するアドレスのビット位置を識別する。整合レジスタ５２Ｄ〜５２Ｎの中に記憶された信号は、ストローブ・ユニット５６０からの信号に応答して、論理装置ＡＮＤゲート５４１の第１の組の入力端子に信号を送る。アドレス・レジスタの有効ビット位置のおのおのは、論理装置ＡＮＤゲート５４１に送られる整合レジスタの内容の対応するビット位置で実行される論理ＡＮＤ動作を有する。同様に、アドレス・レジスタ５１０の内容は論理装置ＡＮＤゲート５４２の第１の組の入力端子に送られる。マスク・レジスタ５３Ｄ〜５３Ｎの内容は、ストローブ・ユニット５６０からの信号に応答して、論理装置ＡＮＤゲート５４２の第２の組の入力端子に送られる。アドレス・レジスタ５１０のビット位置のおのおのは、論理装置ＡＮＤゲート５４２の第２の組の入力端子に現在加えられているマスク・レジスタの対応するビット位置で実行されるＡＮＤ動作を有する。論理装置ＡＮＤゲート５４１および５４２の出力信号は、比較ユニット５５０に送られる。比較ユニット５５０の結果は、一致ユニット５７０に送られる。一致ユニット５７０はまた、ストローブ・ユニット５６０からの信号を受け取る。比較ユニット５５０とストローブ・ユニット５６０とからの信号に基づいて、ＩＮＴＥＲＲＵＰＴ  ０信号〜ＩＮＴＥＲＲＵＰＴ  Ｎ信号の１つが発生され、そしてこれらの信号が第２の周辺ダイレクト・アクセス・ユニット４５に送られる。
【００１５】
好ましい実施例の動作
図１および図２を再び参照するならば、多重チヤンネル・バッファド・シリアル・ポート・ユニットと、周辺部品相互接続ユニットと、高レベル・データ・リンク・コントローラとを有するサブシステムのおのおのを得るよりはむしろ、これらの部品および選定された部品がディジタル信号プロセッサ・サブシステムの一部分としてではなく１つのチップの上に製造される。この方式では、スイッチ１を用いることによってこれらの部品が共有される。信号群が、ディジタル信号プロセッサ・サブシステムのおのおののメモリ・ユニットから周辺ダイレクト・メモリ・アクセス・ユニットのチヤンネル・メモリ・ユニットに転送される。チヤンネル・メモリのおのおのは、少なくとも１つのサブシステムに付随する。これらのチヤンネル・メモリは、標準的なメモリ・ユニットを区分することによって作成することができる。チヤンネル・メモリのおのおのは、先入れ先出し方式でアクセスすることができる。高レベル・データ・リンク・コントローラの中で発生されたＩＮＴＥＲＲＵＰＴ１信号が周辺ダイレクト・メモリ・アクセス・ユニットによって受け取られるたびに、このチヤンネル・メモリから高レベル・データ・リンク・コントローラのＦＩＦＯメモリ・ユニットに信号群が転送される。１つの信号群が高レベル・データ・リンク・コントローラのＦＩＦＯメモリ・ユニットの中に書き込まれそしてこのＦＩＦＯメモリ・ユニットの中の１つの位置がまた別の信号群を記憶するために利用可能である時、ＩＮＴＥＲＲＵＰＴ１信号が発生される。ＩＮＴＥＲＲＵＰＴ１信号は、ＩＮＴＥＲＲＵＰＴ１信号を引き起こすデータのブロックの信号群の記憶に続いて、データのブロックの次のシーケンシャル信号群のＦＩＦＯメモリ・ユニットの中への記憶を引き起こす。データのブロックの最後の信号群がＦＩＦＯメモリ・ユニットに転送された時、ＩＮＴＥＲＲＵＰＴ２信号が発生される。ＩＮＴＥＲＲＵＰＴ２信号の結果、ＦＩＦＯメモリ・ユニットに転送されるべき予め選定された次のチヤンネル・メモリの中に記憶されたデータのブロックから第１の信号群が生ずる。このように、１つのプロセッサ・サブシステムは高レベル・データ・リンク・コントローラを通して信号群の転送を独占することはできない。
【００１６】
好ましい実施例では、高レベル・データ・リンク・コントローラのプロセッサはクロック・サイクルごとに１つの信号群を処理することができる。同様に、クロック・サイクルごとに第１の割込み信号を発生することができる。それに加えて、周辺ダイレクト・メモリ・アクセス・ユニットから高レベル・データ・リンク・コントローラへの信号群の転送は、クロック・サイクルごとに起こることができる。その結果、本発明による信号群の転送は非常に効率的であることができる。
【００１７】
図５は、チヤンネル・メモリに付随する多数個の中央処理ユニットのメモリ・ユニットに対して後で伝送するために、高レベル・データ・リンク・コントローラに送られたパケットからチヤンネル・メモリへの信号群を処理しおよび転送する装置を示した図である。ストローブ・ユニット５６０は整合レジスタ５２Ｄ〜５２Ｎを順次にイネーブルにする。整合レジスタ５２Ｑが作動されるたびに、イネーブルにされた整合レジスタ５２Ｑの内容が論理装置ＡＮＤゲート５４１の第２の組の入力端子に送られるという結果が生ずる。整合レジスタ５２Ｑがイネーブルにされるたびに、ストローブ信号は対応するマスク・レジスタ５３Ｑをイネーブルにする。マスク・レジスタ５３Ｑがイネーブルにされる結果、論理装置ＡＮＤゲート５４２の第２の組の入力端子に送られるべき信号がマスク・レジスタ５３Ｑの中に記憶される。論理装置ＡＮＤゲート５４１と論理装置ＡＮＤゲート５４２との両方の第１の組の入力端子に、アドレス信号群が送られる。論理装置ＡＮＤゲート５４１と論理装置ＡＮＤゲート５４２との出力信号が、比較ユニット５５０に送られる。この比較の結果が肯定的である時、その場合には、アドレス・レジスタ５１０の中のアドレスが対応する整合レジスタ／マスク・レジスタの組み合わせに付随する中央処理ユニットのメモリ・ユニットの中にあるべきであると決定される。比較ユニット５５０が肯定的な比較を識別する時、一致ユニットに送られたストローブ信号はこの肯定的な比較に関連するチヤンネル（および中央処理ユニット）に付随する割込み信号を作動する。この割込み信号は、データ信号群および制御信号群が記憶バッファの組４５６の適切なチヤンネル記憶バッファおよび記憶バッファの組４５５に転送されるように、スイッチ４５１およびスイッチ４５２を設定する。予め設定された状態が生ずる時、例えば、予め定められた数の信号群が記憶バッファの組４５５の中の選定された記憶バッファの中に記憶される時、これらの記憶された信号群が対応するメモリ・ユニットに転送される。ストローブ・ユニット５６０は、アドレス・レジスタ信号群との整合が見い出されるまで、整合レジスタ／マスク・レジスタの組み合わせをシリアルに作動する。ストローブ・ユニット５６０からの信号は、整合レジスタ／マスク・レジスタの対をイネーブルにすることと、付随するＩＮＴＥＲＲＵＰＴ信号の発生とを調整する。
【００１８】
図５に示された実施例は、また別の順応性を有している。整合レジスタおよびマスク・レジスタの組み合わせの中に信号群を大急ぎで（ｏｎ  ｔｈｅ  ｆｌｙ）で入力することができる。したがって、宛先中央処理ユニットを制御することができる。したがって、信号群を受け取るのに対して１つの中央処理ユニットがもはや利用可能でない時、適切な整合レジスタ／マスク・レジスタの対の中に記憶された信号を変更することによって、異なる中央処理ユニットにこれらの信号群を振り向けることができる。ＩＮＴＥＲＲＵＰＴ信号のおのおのは、整合レジスタ／マスク・レジスタの対に付随している。
【００１９】
信号のパケットが処理された後、制御信号群が発生される。好ましい実施例では、制御信号群は、受け取られたデータ信号群を保持するバッファの長さを有するフィールドと、直接管理転送完全フィールドと、受信フレーム状態フィールドとを有する。
【００２０】
前記の実施例に関連して本発明が説明されたが、これらの実施例に本発明の範囲が必ずしも限定されるわけではない。したがって、前記では説明されなかったその他の実施例および変更実施例および種々に改良された実施例も本発明の範囲内に包含されることを理解しなければならない。本発明の範囲は請求項によって定められる。
【００２１】
以上の説明に関して更に以下の項を開示する。
（１）  複数個のディジタル信号プロセッサ・サブシステムと、
周辺ダイレクト・メモリ・アクセス・ユニットに連結され、および
受け取られた信号のパケットを処理するためのプロセッサと、
処理されたデータ信号群を記憶するためのメモリ・ユニットと、
複数個の制御信号の１つを選定するチヤンネル・ブロック・ユニットであって、前記選定された制御信号が受け取られたパケット信号群のアドレス信号群によって決定され、制御信号のおのおのが複数個のディジタル信号プロセッサ・サブシステムの１つに対応する前記チヤンネル・ブロック・ユニットと、
を有する高レベル・データ・リンク・コントローラと、
前記ディジタル信号プロセッサ・サブシステムの全部に連結され、および
複数個のバッファ記憶ユニットの１つにおのおのが連結された複数個のバッファ記憶ユニットと、
ディジタル信号プロセッサ・サブシステムに対応する選定された制御信号とバッファ記憶ユニットとバッファ・ユニットとにメモリ・ユニットを連結するために前記チヤンネル・ブロック・ユニットからの選定された制御心方に応答するスイッチ・ユニットと、
を有する周辺ダイレクト・メモリ・アクセス・ユニットと、
を有するデータ処理システム。
【００２２】
（２）  第１項記載のデータ処理システムにおいて、制御信号とディジタル信号プロセッサ・サブシステムとの間の対応が制御可能であるデータ処理システム。
（３）  第２項記載のデータ処理システムにおいて、前記チヤンネル・ブロック・ユニットが複数個の整合レジスタ／マスク・レジスタの対を有し、整合レジスタ／マスク・レジスタのおのおのが制御信号の対応する１つの制御信号を指示する信号を有するデータ処理システム。
（４）  第３項記載のデータ処理システムにおいて、制御信号とディジタル信号処理ユニットとの間の対応が整合レジスタ／マスク・レジスタの対の内容によって決定されるデータ処理システム。
（５）  第２項記載のデータ処理システムにおいて、前記周辺ダイレクト・メモリ・アクセス・ユニットが
選定された制御信号に応答する第２のスイッチと、
ディジタル信号プロセッサ・サブシステムのおのおのに対応しおよび受け取られたパケットに関連する制御信号を記憶する第２のバッファ記憶ユニットと、
を有するデータ処理システム。
（６）  第２項記載のデータ処理システムにおいて、前記記憶ユニットが先入れ先出しメモリ・ユニットであるデータ処理システム。
【００２３】
（７）  複数個のディジタル信号プロセッサ・サブシステムを有するデータ処理システムの中で信号のパケットを高レベル・データ・リンク・コントローラから周辺ダイレクト・メモリアクセス・ユニットに転送する方法であって、
高レベル・データ・リンク・コントローラの中の信号のパケットの信号群を処理する段階と、
信号のパケットの処理されたデータ信号群を高レベル・データ・リンク・コントローラの中の記憶ユニットの中に記憶する段階と、
信号のパケットのアドレス信号群から複数個の制御信号の１つを選定する段階であって、前記制御信号のおのおのがディジタル信号プロセッサ・サブシステムに対応する前記選定する段階と、
選定された制御信号を周辺ダイレクト・メモリアクセス・ユニットの中のスイッチに送る段階であって、前記スイッチが周辺ダイレクト・メモリアクセス・ユニットの中の複数個のバッファ記憶ユニットの１つに連結され、選定された制御信号がそれに対応するディジタル信号プロセッサ・サブシステムに１つのバッファ記憶ユニットがデータ信号群を転送する前記送る段階と、
を有する方法。
【００２４】
（８）  第７項記載の方法において、アドレス信号群から発生された制御信号が予め定められたディジタル信号プロセッサ・サブシステムに対応することができる方法。
（９）  第８項記載の方法において、信号のパケットのアドレス信号群と整合レジスタ／マスク・レジスタの対の内容とを比較する段階をさらに有し、整合レジスタ／マスク・レジスタの対の前記内容が選定された制御信号を決定する方法。
（１０）  第９項記載の方法において、周辺ダイレクト・メモリアクセス・ユニットの中の第２のスイッチに選定された制御信号を送る段階をさらに有し、前記第２のスイッチが記憶ユニットを第２の群のバッファ記憶ユニットの１つに連結し、前記第２のバッファ記憶ユニットが信号のパケットに関連する制御信号群を記憶する方法。
（１１）  第１０項記載の方法において、前記記憶ユニットが先入れ先出しメモリ・ユニットである方法。
【００２５】
（１２）  複数個のディジタル信号プロセッサ・サブシステムを有するデータ処理システムの高レベル・データ・リンク・コントローラにおいて、アドレス信号群を加えることに応答して制御信号を選定するためのチヤンネル・ブロック・ユニットであって、
複数個のディジタル信号プロセッサ・サブシステムの１つのアドレス・スペースを識別する信号群をおのおのが記憶する複数個の整合レジスタ／マスク・レジスタの対と、
受け取られた信号のパケットのアドレス信号群を記憶するアドレス・レジスタと、
イネーブルにされた整合レジスタ／マスク・レジスタの対の整合レジスタとアドレス・レジスタとからその入力端子に加えられた信号を有する第１論理ＡＮＤゲートと、
イネーブルにされた整合レジスタ／マスク・レジスタの対のマスク・レジスタからその入力端子に加えられた信号を有する第２論理ＡＮＤゲートと、
加えられた前記第１論理ＡＮＤゲートと前記第２論理ＡＮＤゲートとの出力信号を有し、前記第１論理ＡＮＤゲートからの出力信号と前記第２論理ＡＮＤゲートからの出力信号とが同じである時比較信号を供給する比較ユニットと、
イネーブルにされた整合レジスタ／マスク・レジスタの対が比較信号を生ずることを決定し、イネーブルにされた整合レジスタ／マスク・レジスタの対が比較信号を生ずることに対応する信号を作動する一致回路と、
を有するチヤンネル・ブロック・ユニット。
【００２６】
（１３）  第１２項記載のチヤンネル・ブロック・ユニットにおいて、整合レジスタ／マスク・レジスタをシーケンシャルに作動する信号を送るストローブ・ユニットをさらに有し、現在イネーブルにされている前記整合レジスタ／マスク・レジスタの対を識別するために前記ストローブ信号が前記一致回路に送られるチヤンネル・ブロック・ユニット。
（１４）  第１３項記載のチヤンネル・ブロック・ユニットにおいて、前記整合レジスタ／マスク・レジスタの対の内容を変更することができ、受け取られた信号パケットからの信号群がどのディジタル信号プロセッサ・サブシステムに送られるかを整合レジスタ／マスク・レジスタの対の内容が決定するチヤンネル・ブロック・ユニット。
【００２７】
（１５）  複数個のディジタル信号プロセッサ・サブシステムを有するデータ処理システムにおいて、選定された周辺部品がディジタル信号プロセッサ・サブシステムによって共有される。特に、高レベル・データ・リンク・コントローラ４０がこれらのサブシステムによって共有される。共有された高レベル・データ・リンク・コントローラによりパケットが受け取られる時、データ信号群が処理され、そして一時的な記憶ユニット４０３の中に配置される。受け取られたパケットのアドレス信号群が、チヤンネル・ブロック・ユニット５０に送られる。チヤンネル・ブロック・ユニット４０５では、それに向けてパケットが振り向けられるディジタル信号プロセッサ・サブシステムが識別され、そしてこの識別されたディジタル信号プロセッサ・サブシステムに対応するＩＮＴＥＲＲＵＰＴ信号が発生される。このＩＮＴＥＲＲＵＰＴ信号がスイッチ４５１、４５２に送られる。一時的な記憶ユニット４０３からの信号群を受け取るスイッチ４５１、４５２は、これらの信号群を、識別された信号処理サブシステムに付随するチヤンネルの中のバッファ・メモリに進める。予め定められた状態に応答して、これらの信号群が、識別されたディジタル信号プロセッサ・サブシステムに進められる。チヤンネル・ブロック４０、５０ユニットは、予め選定された信号群に応答して、アドレス信号群によって識別されたディジタル信号プロセッサ・サブシステムとは異なるディジタル信号プロセッサ・サブシステムにパケットを進めることができる。
【００２８】
（関連する出願）
本出願と同日に受け付けられそして本出願の譲渡人に譲渡されたラメッシュ  Ａ．アイヤ（Ｒａｍｅｓｈ  Ａ．Ｉｙｅｒ）、ヘンリ  Ｄ．グエン（Ｈｅｎｒｙ  Ｄ．Ｎｇｕｙｅｎ）、パトリック  Ｊ．スミス（Ｐａｔｒｉｃｋ  Ｊ．Ｓｍｉｔｈ）およびジェイ  Ｂ．ライマ（Ｊａｙ  Ｂ．Ｒｅｉｍｅｒ）名の名称「信号処理システムの中の高レベル・データ・リンク・コントローラに対するパケットのフローの割込みに応答するための装置と方法（ＡＰＰＡＲＡＴＵＳ  ＡＮＤ  ＭＥＴＨＯＤ  ＦＯＲ  ＲＥＳＰＯＮＤＩＮＧ  ＴＯ  Ａ  ＩＮＴＥＲＲＵＰＵＴＩＯＮ  ＯＦ  Ａ  ＰＡＣＫＥＴ  ＦＬＯＷ  ＴＯ  Ａ  ＨＩＧＨ  ＬＥＶＥＬ  ＤＡＴＡ  ＬＩＮＫ  ＣＯＮＴＲＯＬＬＥＲ  ＩＮ  Ａ  ＳＩＧＮＡＬ  ＰＲＯＣＥＳＳＩＮＧ  ＳＹＳＴＥＭ）」の米国特許出願（代理人整理番号  ＴＩ−３２６０６）、および本出願と同日に受け付けられそして本出願の譲渡人に譲渡されたパトリック  Ｊ．スミス（Ｐａｔｒｉｃｋ  Ｊ．Ｓｍｉｔｈ）、ジェイ  Ｂ．ライマ（Ｊａｙ  Ｂ．Ｒｅｉｍｅｒ）、ラメッシュ  Ａ．アイヤ（Ｒａｍｅｓｈ  Ａ．Ｉｙｅｒ）およびヘンリ  Ｄ．グエン（Ｈｅｎｒｙ  Ｄ．Ｎｇｕｙｅｎ）名の名称「共有された周辺ダイレクト・メモリ・コントローラから高レベル・データ・リンク・コントローラへの多重ディジタル信号プロセッサ・コンフィギュレーションの中のブロック信号のフローを制御するための装置と方法（ＡＰＰＡＲＡＴＵＳ  ＡＮＤ  ＭＥＴＨＯＤ  ＦＯＲ  ＣＯＮＴＲＯＬＬＩＮＧ  ＢＬＯＣＫ  ＳＩＧＮＡＬ  ＦＬＯＷ  ＩＮ  Ａ  ＭＵＬＴＩ  ＤＩＧＩＴＡＬ  ＳＩＧＮＡＬ  ＰＲＯＣＥＳＳＯＲ  ＣＯＮＦＩＧＵＲＡＴＩＯＮ  ＦＲＯＭ  Ａ  ＳＨＡＲＥＤ  ＰＥＲＩＰＨＥＲＡＬ  ＤＩＲＥＣＴ  ＭＥＭＯＲＹ  ＣＯＮＴＲＯＬＬＥＲ  ＴＯ  ＨＩＧＨ  ＬＥＶＥＬ  ＤＡＴＡ  ＬＩＮＫ  ＣＯＮＴＲＯＬＬＥＲ）」の米国特許出願（代理人整理番号  ＴＩ−３２６０５）が関連する出願である。
【図面の簡単な説明】
【００２９】
【図１】先行技術による複数個のディジタル信号プロセッサを備えたディジタル信号プロセッサ・システムのブロック線図。
【図２Ａ】本発明を有利に用いることができる複数個の中央処理ユニットを備えたデータ処理システムのブロック線図であって、データ処理システムのサブシステムを示した図。
【図２Ｂ】図２Ａの中のディジタル信号プロセッサ・サブシステムの部品を示した図。
【図２Ｃ】図２Ａ通信サブシステムの部品を示した図。
【図３Ａ】本発明による外部伝送のための高レベル・データ・リンク・コントローラによって処理されるデータの図であって、これらのデータのブロックのフォーマットを示した図。
【図３Ｂ】外部ソースから高レベル・データ・リンク・コントローラにより受け取られた信号のパケットのフォーマットを示した図。
【図４】本発明により外部から加えられた信号のパケットを処理するための高レベル・データ・リンク・コントローラの装置のブロック線図。
【図５】本発明により割込み信号を発生するための高レベル・データ・リンク・コントローラの中のチヤンネル・ブロック・ユニットのブロック線図。
【符号の説明】
【００３０】
２１Ａ、…、２１Ｎ  ディジタル信号プロセッサ・サブシステム
２３  メモリ・ユニット
４０、２５５Ｑ  高レベル・データ・リンク・コントローラ
４５  周辺ダイレクト・メモリ・アクセス・ユニット
４０１  プロセッサ
４０５  チヤンネル・ブロック・ユニット
４５１，４５２  スイッチ・ユニット
４５５  バッファ記憶ユニット
【図１】
2008310832.tif 000003
【図２Ａ】
2008310832.tif 000004
【図２Ｂ】
2008310832.tif 000005
【図２Ｃ】
2008310832.tif 000006
【図３Ａ】
2008310832.tif 000007
【図３Ｂ】
2008310832.tif 000008
【図４】
2008310832.tif 000009
【図５】
2008310832.tif 000010
【手続補正書】
【提出日】平成20年10月6日(2008.10.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
データ処理システムであって、
複数のデジタル信号プロセッサ・サブシステムと、
高レベル・データ・リンク・コントローラであって、受信された信号パケットを処理するためのプロセッサと、処理された信号パケットを記憶するためのメモリ・ユニットと、受信された信号パケットのアドレス信号で決定される複数の制御信号の１つを選択するためのチャンネル・ブロック・ユニットとを有し、各制御信号が前記複数のデジタル信号プロセッサ・サブシステムの１つに対応する、前記高レベル・データ・リンク・コントローラと、
前記デジタル信号プロセッサ・サブシステムの全てに結合される周辺ダイレクト・メモリ・アクセス・ユニットであって、前記複数のデジタル信号プロセッサ・サブシステムの１つに各々が結合される複数のバッファ記憶ユニットと、前記チャンネル・ブロック・ユニットからの前記制御信号に応答して、前記メモリ・ユニットからの処理された信号パケットを前記バッファ記憶ユニットに転送するために、前記メモリ・ユニットを前記制御信号で識別されるバッファ記憶ユニットに結合するスイッチ・ユニットとを有する前記周辺ダイレクト・メモリ・アクセス・ユニットと、
を含むデータ処理システム。
【請求項２】
請求項１に記載のデータ処理システムであって、
前記メモリ・ユニットからの処理された信号パケットが、前記結合されたデジタル信号プロセッサ・サブシステムへ転送される前に、前記バッファ記憶ユニットに転送される、
データ処理システム。
【請求項３】
信号パケットを高レベル・データ・リンク・コントローラから複数のデジタル信号プロセッサ・サブシステムに結合された周辺ダイレクト・メモリ・アクセス・ユニットに転送する方法であって、前記周辺ダイレクト・メモリ・アクセス・ユニットが複数のバッファ記憶ユニットを有し、各バッファ記憶ユニットが前記複数のデジタル信号プロセッサ・サブシステムの１つに結合されており、
前記高レベル・データ・リンク・コントローラ内の受信された信号パケットを処理し、
前記処理された信号パケットを前記高レベル・データ・リンク・コントローラ内の記憶ユニットに記憶し、
前記受信された信号パケットのアドレス信号によって複数の制御信号の１つを選定し、各制御信号は前記周辺ダイレクト・メモリ・アクセス・ユニット内の前記複数のバッファ記憶ユニットの１つに対応しており、
選定された制御信号を前記周辺ダイレクト・メモリ・アクセス・ユニット内のスイッチに送り、前記スイッチが、前記高レベル・データ・リンク・コントローラ内の記憶ユニットを前記周辺ダイレクト・メモリ・アクセス・ユニット内の複数個のバッファ記憶ユニットの１つに結合し、更に、
処理された信号パケットを前記高レベル・データ・リンク・コントラーラ内の記憶ユニットから前記周辺ダイレクト・メモリ・アクセス・ユニット内の前記複数のバッファ記憶ユニットの１つに前記スイッチを介して転送すること、
を含む方法。
【請求項４】
請求項３に記載の信号パケットを転送する方法であって、更に、
前記処理された信号パケットを前記周辺ダイレクト・メモリ・アクセス・ユニット内の前記バッファ記憶ユニットから前記デジタル信号プロセッサ・サブシステムに転送すること、
を含む方法。