(57)【要約】【課題】オン抵抗の低減と破壊耐量特性を向上させることが可能なトレンチゲート構造を有するＭＯＳＦＥＴ型半導体装置とその製造方法を提供する。【解決手段】ＭＯＳＦＥＴ型半導体装置が、第１導電型の半導体基板、第１導電型のエピタキシャル層、エピタキシャル層に形成された第２導電型の第１半導体領域と第１導電型の第２半導体領域、エピタキシャル層の表面から第２半導体領域と第１半導体領域を貫いて形成されたトレンチとを有する。トレンチの内部において、トレンチ下部絶縁膜が、第１半導体領域の表面ゲート酸化膜より厚く形成されている。トレンチ下部において、エピタキシャル層の上に、トレンチ下部絶縁膜、ポリシリコン膜、熱酸化膜、ゲート電極が順次積層されている。【選択図】図１
2008270606.tif 000002
【特許請求の範囲】
【請求項１】
トレンチゲート構造を有するＭＯＳＦＥＴ型半導体装置であって、
第１導電型の半導体基板と、
前記半導体基板の主面に形成された第１導電型のエピタキシャル層と、
前記エピタキシャル層上に形成された第２導電型の第１半導体領域と、
前記第１半導体領域上に形成された第１導電型の第２半導体領域と、
前記エピタキシャル層の表面から少なくとも前記第２半導体領域と前記第１半導体領域を貫いて形成されたトレンチと、前記トレンチ内の表面のゲート酸化膜と、ゲート電極となるポリシリコン層とを有し、
前記トレンチの内部において、チャネル領域を含む前記第１半導体領域の前記トレンチ内の表面に形成されたゲート酸化膜が、前記トレンチの下部に前記ゲート酸化膜と連続的に配置されて形成されたトレンチ下部絶縁膜より薄い前記ＭＯＳＦＥＴ型半導体装置において、
前記トレンチの下部において、前記エピタキシャル層とゲート電極の間に、前記トレンチ下部絶縁膜、ポリシリコン膜、前記ポリシリコン膜を熱酸化して形成した熱酸化膜を有することを特徴とするトレンチゲート構造を有するＭＯＳＦＥＴ型半導体装置。
【請求項２】
前記トレンチ内のゲート電極となるポリシリコン層の半導体領域表面上への引き上げ部コーナー部において、前記ゲート酸化膜上に前記トレンチ下部絶縁膜、前記ポリシリコン膜、前記ポリシリコン膜を熱酸化して形成した熱酸化膜を有することを特徴とする請求項１に記載のトレンチゲート構造を有するＭＯＳＦＥＴ型半導体装置。
【請求項３】
トレンチゲート構造を有するＭＯＳＦＥＴ型半導体装置の製造方法であって、
第１導電型の半導体基板の表面に形成された第１導電型のエピタキシャル層表面に第２導電型の第１半導体領域を形成し、前記第１半導体領域表面に第１導電型の第２半導体領域を形成する工程と、
前記第２半導体領域及び前記第１半導体領域を貫き前記第１半導体領域の下部に存在するエピタキシャル層に達するトレンチを形成する工程と、
前記トレンチ内を含む半導体領域表面に第１熱酸化膜を形成する工程と、
前記第１熱酸化膜の上に、絶縁膜を形成する工程と、
前記絶縁膜の上に、ポリシリコン膜を形成する工程と、
前記トレンチ内に、少なくともチャネルとなる前記第１半導体領域の下面より下部に位置する前記ポリシリコン膜を被覆するようにレジストを形成する工程と、
前記レジストをマスクとして前記ポリシリコン膜をエッチングし、前記絶縁膜を露出する工程と、
前記ポリシリコン膜をマスクとして前記絶縁膜と前記第１熱酸化膜をエッチングし、前記第１半導体領域及び前記第２半導体領域を露出する工程と、
前記レジスト除去後に、熱酸化により、チャネルとなる前記第１半導体領域の前記トレンチ内の表面にゲート酸化膜、及び前記ポリシリコン膜の表面に第２熱酸化膜を同時に形成する工程と、
前記トレンチ内にゲート電極となるポリシリコン層を形成する工程とを有し、
前記トレンチの下部において、前記エピタキシャル層と前記ゲート電極となるポリシリコン層の間に、前記第１熱酸化膜、前記絶縁膜、前記ポリシリコン膜、前記第２熱酸化膜が形成されていることを特徴とするトレンチゲート構造を有するＭＯＳＦＥＴ型半導体装置の製造方法。
【請求項４】
前記トレンチ内のゲート電極となるポリシリコン層の半導体領域表面上への引き上げ部コーナー部において、前記ポリシリコン膜を被覆するように前記レジストを形成し、前記ポリシリコン膜、前記絶縁膜及び前記第１熱酸化膜を残し、前記ポリシリコン膜の表面に第２熱酸化膜を形成した後、前記第２熱酸化膜上に前記ゲート電極となるポリシリコン層の半導体表面への引き上げ部を形成することを特徴とする請求項３に記載のトレンチゲート構造を有するＭＯＳＦＥＴ型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート構造を有するＭＯＳＦＥＴ型半導体装置及びその製造方法に関し、特に低消費電力で高耐圧の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
トレンチゲート構造を有するパワーＭＯＳＦＥＴ型半導体装置が、電圧２０Ｖから６００Ｖで電流数Ａから１００Ａの高電圧大電流をスイッチングする半導体装置として開発されている。
【０００３】
図７は、従来のトレンチゲート構造を有するパワーＭＯＳＦＥＴ型半導体装置の主要な一例を示す。図７の従来の半導体装置は、ドレイン領域を含むｎ型半導体基板１とｎ型半導体基板１上にエピタキシャル成長によって形成されたｎ-型半導体層２と、ｎ-型半導体層２内に設けられチャネル領域を含むｐ型半導体領域３と、ｐ型半導体領域３内に設けられソース領域となるｎ型半導体領域４と、ｎ型半導体領域４及びｐ型半導体領域３を貫通してｎ-型半導体層２に達して形成されたトレンチ５内に熱酸化膜からなるゲート酸化膜１１を介して設けられたゲート電極１２と、ゲート電極１２上に絶縁膜１３を介して設けられたソース電極１４とを有している。また、ｎ型半導体基板１に接続するドレイン電極（図示せず）を有している。
【０００４】
最近、このようなトレンチゲート構造を有するパワーＭＯＳＦＥＴ型半導体装置について、低消費電力化の要求に伴う低オン抵抗化、高速スイッチング化、及び高信頼性化の要求が増大してきており、それにともなって、高破壊耐量が求められおり、各社共、トレンチゲート構造を有するパワーＭＯＳＦＥＴ型半導体装置の微細化と構造上の最適化を進めている。
【０００５】
特許文献１−３は、耐圧を確保しつつオン抵抗を低減することを可能とするトレンチゲート構造を有するパワーＭＯＳＦＥＴ型半導体装置として、トレンチ溝内でトレンチ下部のトレンチ側壁の絶縁膜が、この絶縁膜と連続して配置されるトレンチ上部のトレンチ側壁のゲート絶縁膜より厚く形成された構造を有するパワーＭＯＳＦＥＴ型半導体装置を開示する。図８は、このような半導体装置の構造と製造方法の一例を示す。
【０００６】
図８（ｄ）のパワーＭＯＳＦＥＴ型半導体装置は、図７の従来のパワーＭＯＳＦＥＴ型半導体装置の主要な一例と同様に、ドレイン領域を含むｎ型半導体基板１とｎ型半導体基板１上にエピタキシャル成長によって形成されたｎ-型半導体層２と、ｎ-型半導体層２に設けられチャネル領域を含むｐ型半導体領域３と、ｐ型半導体領域３内に設けられソース領域となるｎ型半導体領域４と、ｎ型半導体領域４及びｐ型半導体領域３を貫通してｎ-型半導体層２に達して形成されたトレンチ５を有している。
【０００７】
図８の半導体装置の製造方法において、トレンチ５内に第１熱酸化膜６を形成した後に、ＣＶＤ法により厚さ約０．２から０．３μｍのＴＥＯＳ（テトラエチルオルソシリケート（tetraethylorthosilicate））膜７を設ける。ＴＥＯＳ膜７の表面にレジストを塗布し、露光及び現像により、レジスト１０の上面がチャネル領域となるｐ型半導体領域３の下面より下部に位置するようにレジスト１０を形成する（図８（ａ））。レジスト１０をマスクとしてＴＥＯＳ膜７と第１熱酸化膜６をエッチングにより除去する（図８（ｂ））。熱酸化によりゲート酸化膜１１を形成する（図８（ｃ））。ゲート電極１２と、ゲート電極１２上に絶縁膜１３を介してソース電極１４を形成することにより図８のトレンチゲート構造を有するパワーＭＯＳＦＥＴ型半導体装置を形成する（図８（ｄ））。
【特許文献１】特開平４−２２９６６２号公報
【特許文献２】米国特許第６，５２８，３５５号公報
【特許文献３】独国公開特許第１０２００４０５７７９１Ａ１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図７に示すような従来のトレンチゲート構造を有するパワーＭＯＳＦＥＴ型半導体装置においては、全体のオン抵抗の２０から８０％をエピタキシャル成長によって形成されたｎ-型半導体層２が占めている。全体のオン抵抗を低減するために、ｎ-型半導体層２の不純物濃度を高くすると、トレンチ底部を含むトレンチ下部の電界強度が増加し、ゲート破壊耐量が低下する。オン抵抗と破壊耐量がトレードオフの関係にあり、この解決がトレンチゲート構造を有するパワーＭＯＳＦＥＴ型半導体装置の特性向上の課題となっていた。
【０００９】
他方、破壊耐量の向上を目的としてトレンチ下部の絶縁膜がトレンチ上部のゲート酸化膜より厚く形成されるトレンチゲート構造を有する図８（ｄ）に示す従来のパワーＭＯＳＦＥＴ型半導体装置においては、トレンチ下部の絶縁膜を形成するにあたって、レジスト１０とレジストに接するＴＥＯＳ膜７との密着性が不十分なためにエッチング加工を精度よく安定に行うことができないという問題があった。また、トレンチセルの集積密度を上げてオン抵抗を低減するために、セルのピッチを狭めていくと、ＴＥＯＳ膜７の厚さを十分に確保することが困難となり、トレンチ下部の絶縁膜厚さに制限されて破壊耐量を向上することができないという問題があった。
【００１０】
また、トレンチゲート構造を有するパワーＭＯＳＦＥＴ型半導体装置において、ゲート電極となるポリシリコンは、絶縁膜を介してトレンチ内に設けられ、このポリシリコンを表面引出電極と接続するためには、このポリシリコンをトレンチの上部コーナー部を通って半導体装置表面に引き上げる必要がある。しかし、上部コーナー部は鋭角的な形状を取るにもかかわらず、上部コーナー部の絶縁膜は、２５から７０ｎｍのゲート酸化膜１１と同時に形成される薄い酸化膜のみで形成されており、絶縁耐量が低く、その解決が課題となっていた。
【００１１】
本発明は、トレンチ下部の絶縁膜をエッチングにより精度よく安定に形成し、フィールドプレート構造を形成することにより、上記問題点を解消し、オン抵抗の低減と破壊耐量特性をバランスよく向上させることが可能なトレンチゲート構造を有するＭＯＳＦＥＴ型半導体装置とその製造方法を提供することを目的とする。
【００１２】
また本発明は、表面引出電極と接続するためのゲート電極となるポリシリコンの引き上げ部コーナー部に上記トレンチ下部の絶縁膜を延長して形成することにより、上記問題点を解消し、引き上げ部コーナー部の破壊耐量を向上させたトレンチゲート構造を有するＭＯＳＦＥＴ型半導体装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明のトレンチゲート構造を有するＭＯＳＦＥＴ型半導体装置は、第１導電型の半導体基板と、前記半導体基板の主面に形成された第１導電型のエピタキシャル層と、前記エピタキシャル層上に形成された第２導電型の第１半導体領域と、前記第１半導体領域上に形成された第１導電型の第２半導体領域と、前記エピタキシャル層の表面から少なくとも前記第２半導体領域と前記第１半導体領域を貫いて形成されたトレンチと、前記トレンチ内の表面のゲート酸化膜と、ゲート電極となるポリシリコン層とを有し、前記トレンチの内部において、チャネル領域を含む前記第１半導体領域の前記トレンチ内の表面に形成されたゲート酸化膜が、前記トレンチの下部に前記ゲート酸化膜と連続的に配置されて形成されたトレンチ下部絶縁膜より薄い前記ＭＯＳＦＥＴ型半導体装置において、前記トレンチの下部において、前記エピタキシャル層とゲート電極の間に、前記トレンチ下部絶縁膜、ポリシリコン膜、前記ポリシリコン膜を熱酸化して形成した熱酸化膜を有することを特徴とする。
【００１４】
本発明のトレンチゲート構造を有するＭＯＳＦＥＴ型半導体装置は、
前記トレンチ内のゲート電極となるポリシリコン層の半導体領域表面上への引き上げ部コーナー部において、前記ゲート酸化膜上に前記トレンチ下部絶縁膜、前記ポリシリコン膜、前記ポリシリコン膜を熱酸化して形成した熱酸化膜を有することを特徴としてもよい。
【００１５】
本発明のトレンチゲート構造を有するＭＯＳＦＥＴ型半導体装置の製造方法は、第１導電型の半導体基板の表面に形成された第１導電型のエピタキシャル層表面に第２導電型の第１半導体領域を形成し、前記第１半導体領域表面に第１導電型の第２半導体領域を形成する工程と、前記第２半導体領域及び前記第１半導体領域を貫き前記第１半導体領域の下部に存在するエピタキシャル層に達するトレンチを形成する工程と、前記トレンチ内を含む半導体領域表面に第１熱酸化膜を形成する工程と、前記第１熱酸化膜の上に、絶縁膜を形成する工程と、前記絶縁膜の上に、ポリシリコン膜を形成する工程と、前記トレンチ内に、少なくともチャネルとなる前記第１半導体領域の下面より下部に位置する前記ポリシリコン膜を被覆するようにレジストを形成する工程と、前記レジストをマスクとして前記ポリシリコン膜をエッチングし、前記絶縁膜を露出する工程と、前記ポリシリコン膜をマスクとして前記絶縁膜と前記第１熱酸化膜をエッチングし、前記第１半導体領域及び前記第２半導体領域を露出する工程と、前記レジスト除去後に、熱酸化により、チャネルとなる前記第１半導体領域の前記トレンチ内の表面にゲート酸化膜、及び前記ポリシリコン膜の表面に第２熱酸化膜を同時に形成する工程と、前記トレンチ内にゲート電極となるポリシリコン層を形成する工程とを有し、前記トレンチの下部において、前記エピタキシャル層と前記ゲート電極となるポリシリコン層の間に、前記第１熱酸化膜、前記絶縁膜、前記ポリシリコン膜、前記第２熱酸化膜が形成されていることを特徴とする。
【００１６】
本発明のトレンチゲート構造を有するＭＯＳＦＥＴ型半導体装置の製造方法は、前記トレンチ内のゲート電極となるポリシリコン層の半導体領域表面上への引き上げ部コーナー部において、前記ポリシリコン膜を被覆するように前記レジストを形成し、前記ポリシリコン膜、前記絶縁膜及び前記第１熱酸化膜を残し、前記ポリシリコン膜の表面に第２熱酸化膜を形成した後、前記第２熱酸化膜上に前記ゲート電極となるポリシリコン層の半導体表面への引き上げ部を形成することを特徴としてもよい。
【発明の効果】
【００１７】
本発明によると、トレンチ内の厚膜絶縁膜（例えば、熱酸化膜とＴＥＯＳ膜）のエッチングをＴＥＯＳ膜との密着性が良いポリシリコン膜をマスクとして行うため、エッチング精度が向上し、制御性良く、信頼性に優れた半導体装置とその製造方法を提供することができるという利点がある。
【００１８】
本発明によると、ゲート電極とトレンチ底部の半導体領域の間で、絶縁膜でポリシリコン膜を挟み、ゲート電極とマスク用ポリシリコン膜及び半導体領域との容量結合により所謂多重フィールドプレート構造を形成するためトレンチ下部で大きな電界緩和効果が得られという利点がある。
【００１９】
また、本発明によると、所謂多重フィールドプレート構造を採用することにより、オン抵抗の低減と破壊耐量特性の向上を協調して達成することが可能となるので、オン抵抗が低く低消費電力で高耐圧、高信頼性の半導体装置とその製造方法を提供することができるという利点がある。
【００２０】
また、所謂多重フィールドプレート構造を採用することにより、トレンチ下部の絶縁膜を薄くできるので、集積度を向上することが可能となり、オン抵抗を下げて半導体装置を小型化することができるという利点がある。
【００２１】
また、ゲート電極用ポリシリコンのセル部から半導体表面上の引上げ部の上部のコーナー部において、所謂多重フィールドプレート構造を製造する工程の中で特別な工程を追加することなく、ゲート電極用ポリシリコンの下にトレンチ下部の厚膜絶縁膜を延長して形成することができるので、引上げ部コーナー部での電界を緩和することができ、半導体装置の破壊耐量の向上が図ることができるという利点がある。
【発明を実施するための最良の形態】
【００２２】
以下、本発明を実施するための最良の形態について、図面を参照して説明する。なお、同一の構成要素には同一の参照符号を付して、説明を省略する。
【００２３】
図１は、本発明の実施形態に係る半導体装置を示す断面図であり、図２、図３及び図４は、本発明の実施形態に係る図１の半導体装置の製造方法を説明する説明図である。図５は、本発明の実施形態に係る半導体装置を上から見た状態を示す概略平面図であり、断面Ａ−Ａにより図１の本発明の実施形態に係る半導体装置の断面を示す。
【００２４】
図１を参照して、本発明の実施形態に係る半導体装置について説明する。本発明の実施形態に係る半導体装置は、ドレイン領域を含むｎ型半導体基板１とｎ型半導体基板１上にエピタキシャル成長によって形成されたｎ-型半導体層２と、ｎ-型半導体層２内にイオン注入により形成され、チャネル領域を含むｐ型半導体領域３（第１半導体領域に相当）と、ｐ型半導体領域３内にイオン注入により形成され、ソース領域となるｎ型半導体領域４（第２半導体領域に相当）とを有する。本発明に係る半導体装置は、ｎ型半導体領域４及びｐ型半導体領域３を貫通してｐ型半導体領域３の下部にあるｎ-型半導体層２に達するトレンチ５を有している。
【００２５】
トレンチ５の上部であってチャネルを構成するｐ型半導体領域３の側壁には、熱酸化により形成されるゲート酸化膜１１を有している。トレンチ５の下部には、ゲート酸化膜１１と連続して配置されるトレンチ下部絶縁膜１５を有している。ゲート酸化膜１１とこのトレンチ下部絶縁膜１５を相対的に比較すると、トレンチ下部絶縁膜１５はゲート酸化膜１１より厚く形成されている。
【００２６】
このトレンチ下部絶縁膜１５は、ｎ-型半導体層２の上に形成される第１熱酸化膜６と、この第１熱酸化膜６の上にＣＶＤ法により形成されるＴＥＯＳ膜７から構成される。ここで、以下の本発明の半導体装置の製造方法において記載するように、ＴＥＯＳ膜７に代えて本発明に適する他の種類の絶縁膜を使用してもよい。
【００２７】
本発明に係る半導体装置は、トレンチ５の内部でゲート酸化膜１１と第２熱酸化膜１６の上に不純物をドープしたポリシリコンにより形成されるゲート電極１２を有し、ゲート電極１２の上に絶縁物１３を介してソース電極１４を有している。
【００２８】
本発明に係る半導体装置のトレンチ下部において、ｎ-型半導体層２の上に、トレンチ下部絶縁膜１５、ポリシリコン膜８、ポリシリコン膜８の表面に形成された第２熱酸化膜１６、ゲート電極１２が順次積層されている。これにより、ゲート電極１２とトレンチ下部のｎ-型半導体層２の間で、絶縁膜でポリシリコン膜８を挟み、ゲート電極１２とポリシリコン膜８及びｎ-型半導体層２との容量結合により所謂多重フィールドプレート構造を形成するためトレンチ下部で大きな電界緩和効果が得られる。
【００２９】
次に、本発明に係る図１の半導体装置の製造方法の実施形態について図２〜図４に沿って説明する。まず、ｎ型半導体基板１上にエピタキシャル成長によって形成されたｎ-型半導体層２内に、イオン注入によりチャネル領域となるｐ型半導体領域３を形成し、ｐ型半導体領域３内にソース領域となるｎ型半導体領域４を形成する（図２（ａ））。ここで、ｎ型半導体基板１とｎ-型半導体層２内でｐ型半導体領域３とｎ型半導体領域４が形成されていない領域がドレイン領域を構成する。
【００３０】
次に、エッチングによりソース領域となるｎ型半導体領域４とチャネル領域となるｐ型半導体領域３を貫いてドレイン領域となるｎ-型半導体層２に達する深さ２から４μｍのトレンチ５を形成する（図２（ｂ））。
【００３１】
次に、約９５０℃の水蒸気雰囲気で半導体領域全表面に２５から７０ｎｍの第１熱酸化膜６を形成する（図２（ｃ））。
【００３２】
次に、第１熱酸化膜６の全表面にＣＶＤ法で厚さ約０．２から０．３μｍのＴＥＯＳ膜７を形成する。この第１熱酸化膜６とＴＥＯＳ膜７はトレンチ下部の厚い酸化膜を構成する。本発明において、ＴＥＯＳ膜７の膜厚を第１熱酸化膜６の膜厚の３から１０倍となるように形成するのが好ましい。本発明の実施形態ではＴＥＯＳ膜を使用する形態を例として説明するが、ＴＥＯＳ膜に限らずシランガスを用いて形成したＮＳＧ（Non Doped Silicate Glass）膜を使用してもよく、本発明に適するものであれば他の種類の絶縁膜を使用してもよい（図２（ｄ））。
【００３３】
次に、ＴＥＯＳ膜７の全表面にＣＶＤ法で厚さ５０から２００ｎｍのポリシリコン膜８を形成する（図３（ａ））。
【００３４】
次に、ポリシリコン膜８の表面にレジストを塗布し、露光及び現像によりトレンチ５内にレジスト１０を形成する。この時、露光量を調節することにより、レジスト１０の上面がｐ型半導体領域３の下面より下部に位置するようにレジスト１０を形成する（図３（ｂ））。
【００３５】
次に、レジスト１０をマスクとしてポリシリコン膜８を等方性ドライエッチング法でエッチングする。（図３（ｃ））
【００３６】
次に、このエッチングされたポリシリコン膜８をマスクとして第１熱酸化膜６及びＴＥＯＳ膜７をフッ酸系のエッチング液でウエットエッチングする。ポリシリコン膜８とＴＥＯＳ膜７の密着性がレジスト１０とＴＥＯＳ膜７の密着性より優れているので、レジスト１０をマスクとして使用する場合よりも、安定したエッチング加工が可能となりＴＥＯＳ膜７を精度よくエッチング加工することができる（図３（ｄ））。
【００３７】
次に、トレンチ５内のレジスト１０を除去する。そして、約９５０℃の水蒸気雰囲気で熱酸化を行い、トレンチ５の側壁に２５から７０ｎｍのゲート酸化膜１１を形成する。この時、ポリシリコン膜８の表面も熱酸化され、ポリシリコン膜８の表面にゲート酸化膜１１と連続して第２熱酸化膜１６を形成する。このポリシリコン膜８の表面の第２熱酸化膜１６を厚さ５０から２００ｎｍに形成することが好ましい（図４（ａ））。
【００３８】
次に、全面にゲート電極となるポリシリコンを成長する。この際、このポリシリコンは、リンドープのポリシリコンとして形成するか又はノンドープのポリシリコンに不純物としてリンをドープして形成する（図４（ｂ））。
【００３９】
次に、エッチング時間を制御してポリシリコン端面がシリコン表面の下部に位置するようにポリシリコンをエッチバックして、ゲート電極１２を形成する（図４（ｃ））。
【００４０】
次に、ゲート電極１２上に絶縁膜１３を形成する（図４（ｄ））。
【００４１】
次に、絶縁膜１３を介してソース電極１４を形成することにより図１の本発明に係る半導体装置を形成する。
【００４２】
本発明に係る製造方法により製造された半導体装置のトレンチ下部において、ｎ-型半導体層２の上に、第１熱酸化膜６、ＴＥＯＳ膜７、ポリシリコン膜８、第２熱酸化膜１６、ゲート電極１２が順次積層されて形成されている。これにより、ゲート電極１２とトレンチ底部のｎ-型半導体層２の間で、絶縁膜でポリシリコン膜を挟み、ゲート電極１２とポリシリコン膜８及びｎ-型半導体層２との容量結合により所謂多重フィールドプレート構造を形成するためトレンチ下部で大きな電界緩和効果が得られる。
【００４３】
以上説明したように、本発明によりオン抵抗の低減と破壊耐量特性の向上を協調して達成することが可能となり、オン抵抗が低く低消費電力で信頼性に優れた半導体装置とその製造方法を提供することができる。
【００４４】
本発明の実施形態に係る半導体装置のゲート電極１２を半導体表面引出電極と接続するため、引き上げ部コーナー部を以下に説明する構造としてもよく、この引き上げ部コーナー部の構造と製造方法を説明する。
【００４５】
図５は、本発明の実施形態に係る半導体装置を上から見た状態を示す概略平面図であり、図６は、図５の断面Ｂ−Ｂにより示される本発明の実施形態に係る半導体装置のゲート電極１２の半導体表面上への引き上げ部コーナー部の製造方法を説明する説明図である。
【００４６】
図６（ｄ）は、本発明に係るゲート電極１２の半導体表面上への引き上げ部を示す断面図である。ゲート電極１２の半導体表面上への引き上げ部の下に、トレンチセルのトレンチ下部と同じくトレンチ下部絶縁膜１５（第１熱酸化膜６とＴＥＯＳ膜７）、ポリシリコン膜８、ポリシリコン膜８を熱酸化することによりゲート酸化膜１１と同時に形成される第２熱酸化膜１６が形成されている。ゲート電極１２の下にトレンチ下部絶縁膜１５が形成されているので、ゲート電極用のポリシリコンの半導体表面上への引き上げ部コーナー部の絶縁耐量を向上することができる。
【００４７】
次に、図６を参照して、ゲート電極用ポリシリコンの半導体表面上への引き上げ部コーナー部の製造方法を説明する。トランジスタセルの最外周に設けられる引き上げ部コーナー部を内側にあるセル部より広く形成する。第１熱酸化膜６、ＴＥＯＳ膜７、ポリシリコン膜８を順次積層した上に、フォトマスクによりコーナー部にレジストが残存するようにレジスト１０を形成する（図６（ａ））。なおこの工程は、図３（ｂ）の工程と同時に行われる。
【００４８】
レジスト１０を除去した後、トレンチセルでポリシリコン膜８を熱酸化することによりゲート酸化膜１１と同時に第２熱酸化膜１６を形成するのと同じ工程（図４（ａ）に相当）で、コーナー部においてもポリシリコン膜８を熱酸化し、厚膜絶縁膜１５、ポリシリコン膜８、第２熱酸化膜１６の積層構造を形成する（図６（ｂ））。
【００４９】
フォトマスク工程を経て、ゲート電極用のポリシリコンの形成と同時に、ゲート電極の半導体表面上の引き上げ部コーナー部を形成する（図６（ｃ））。
【００５０】
セルのソースとゲートのコンタクト形成と合わせて、ゲート電極用のポリシリコンを覆う絶縁膜１３にコンタクトホール１７を形成し、コンタクトホール１７を介してゲート電極１２とアルミニウム電極（図示せず）を接続し、ゲート電極１２の半導体表面上への引き上げ部コーナー部と外部との接続を行う（図６（ｄ））。
【００５１】
本発明の多重フィールドプレート構造を形成する製造工程で、ゲート電極１２の下にトレンチ下部絶縁膜１５、ポリシリコン膜８、第２熱酸化膜１６の積層構造を形成する。このように半導体装置の製造工程に特別の工程を追加することなくゲート電極１２の下にトレンチ下部絶縁膜１５を形成するので、簡易な方法でゲート電極の半導体表面上への引き上げ部コーナー部の絶縁耐量を向上することができる。
【００５２】
以上、本発明をｎ型半導体基板により構成する実施形態について説明したが、ｐ型半導体基板を使用して上記説明のｎ型要素とｐ型要素を相互に入れ換えて構成しても本発明を実施することが可能である。
【図面の簡単な説明】
【００５３】
【図１】本発明の実施形態に係る半導体装置を示す断面図である。
【図２】図１の本発明の実施形態に係る半導体装置の製造方法を説明する説明図である。
【図３】図１の本発明の実施形態に係る半導体装置の製造方法を説明する説明図である。
【図４】図１の本発明の実施形態に係る半導体装置の製造方法を説明する説明図である。
【図５】本発明の実施形態に係る半導体装置を上から見た状態を示す概略平面図である。
【図６】図５の断面Ｂ−Ｂにより示される本発明の実施形態に係る半導体装置のゲート電極用ポリシリコンの半導体表面上への引き上げ部コーナー部の製造方法を説明する説明図である。
【図７】従来のトレンチゲート構造を有するパワーＭＯＳＦＥＴ型半導体装置の主要な一例を示す断面図である。
【図８】絶縁耐圧を向上した従来のトレンチゲート構造を有するパワーＭＯＳＦＥＴ型半導体装置とその製造方法を説明する説明図である。
【符号の説明】
【００５４】
１：ｎ型半導体基板、２：ｎ-型半導体層、３：ｐ型半導体領域、４：ｎ型半導体領域、５：トレンチ、６：第１熱酸化膜、７：ＴＥＯＳ膜、８：ポリシリコン膜、９：ｐ+拡散領域、１０：レジスト、１１：ゲート酸化膜、１２：ゲート電極、１３：絶縁膜、１４：ソース電極、１５：トレンチ下部絶縁膜、１６：第２熱酸化膜、１７：コンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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