(57)【要約】【課題】従来よりも多い枚数を積層することが可能な半導体チップの実装構造を提供すること。【解決手段】複数積層された半導体チップ５と、それぞれの半導体チップ５を保持する複数の板状の基板７とを備え、基板７のうち少なくとも２つの基板は、半導体チップ５の端であって、互いの内側端面７０が対向する場所に配置され、２つの基板７によってそれぞれ保持されている２つの半導体チップ５のうち、少なくとも一方の半導体チップ５１は、その一端で一方の基板７ｂ１によってのみ保持されており、基板７ａ１の内側端面７０の内側であって、基板７ａ１の下面１６を含む面Ｍと、半導体チップ５２の下面５ｂを含む面Ｌによって形成される空間１７内に、半導体チップ５１の全部又は一部が重なるように配置されている、半導体チップの積層構造。【選択図】図７
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【特許請求の範囲】
【請求項１】
複数積層された半導体チップと、
それぞれの前記半導体チップを保持する複数の板状の保持部材とを備え、
前記保持部材のうち少なくとも２つの保持部材は、前記半導体チップの端であって、互いの内側端面が対向する場所に配置され、
前記２つの保持部材によってそれぞれ保持されている２つの前記半導体チップのうち、少なくとも一方の前記半導体チップは、その一端で一方の前記保持部材によってのみ保持されており、
他方の前記保持部材の前記内側端面の内側であって、前記他方の保持部材の一面を含む面と、前記他方の保持部材の他面を含む面と、前記他方の保持部材によって保持された他方の前記半導体チップの前記他方の保持部材側の面を含む面とによって形成される空間のうち最大の空間内に、前記一方の半導体チップの全部又は一部が重なるように配置されている、半導体チップの積層構造。
【請求項２】
前記一方の保持部材の少なくとも一方の面上に前記半導体チップが保持されている、請求項１記載の半導体チップの積層構造。
【請求項３】
前記他方の半導体チップは、前記一方の半導体チップと隣り合っており、前記一端と対向する他端で他方の保持部材によってのみ保持され、
前記空間とは、他方の前記保持部材の前記内側端面の内側であって、前記他方の保持部材の前記他方の半導体チップ側と反対側の面を含む面と、前記他方の半導体チップの前記保持部材側の面を含む面によって形成される空間である、請求項２記載の半導体チップの積層構造。
【請求項４】
前記複数積層された半導体チップは、交互に複数積層された前記一方の半導体チップと、前記他方の半導体チップを有しており、
一方の前記保持部材の前記内側端面の内側であって、前記一方の保持部材の前記一方の半導体チップ側と反対側の面を含む面と、前記一方の半導体チップの前記一方の保持部材側の面を含む面によって形成される空間内に、他方の前記半導体チップの全部又は一部が重なるように配置されている、請求項３記載の半導体チップの積層構造。
【請求項５】
前記他方の保持部材には、その両方の面上に前記半導体チップが保持されており、
前記空間は、前記他方の保持部材の前記内側端面の内側であって、前記他方の保持部材の一方の面上に保持された半導体チップの前記保持部材側の面を含む面と、前記他方の保持部材の他方の面上に保持された半導体チップの前記保持部材側の面を含む面によって形成される空間であり、
前記空間内に、前記一方の半導体チップの全部又は一部が重なるように配置されているとは、前記他方の保持部材の両面に配置された半導体チップの間に、前記一方の保持部材に保持された半導体チップが配置されていることである、請求項１記載の半導体チップの積層構造。
【請求項６】
前記一方の保持部材には、その両方の面上に前記半導体チップが保持されており、
前記他方の保持部材の両面に配置された半導体チップの間に、前記一方の保持部材の両面に保持された半導体チップのうちの１つの半導体チップが配置されている、請求項５記載の半導体チップの積層構造。
【請求項７】
前記他方の保持部材の両面に配置された半導体チップの間に、更に、前記一方の保持部材と隣り合う一方の保持部材によって両面に保持された半導体チップのうちの１つの半導体チップが配置されている、請求項６記載の半導体チップの積層構造。
【請求項８】
前記保持部材は、基板であり、
前記半導体チップは、前記基板上にフリップチップ実装又はワイヤーボンディング実装されている、請求項１記載の半導体チップの積層構造。
【請求項９】
隣り合う前記基板の間は、導電性部材によって電気的に接続されており、
前記導電性部材によって、前記隣り合う基板の間隔は調整されている、請求項８記載の半導体チップの積層構造。
【請求項１０】
１つ又は複数の請求項１記載の半導体チップの積層構造を有する積層体が、配置されたマザー基板と、
前記半導体チップの制御を行うＩＣチップとを備えた、メモリーカード。
【請求項１１】
複数積層された半導体チップと、それぞれの前記半導体チップを保持する複数の板状の保持部材とを備えた半導体チップの積層構造の製造方法であって、
前記保持部材によって一端でのみ保持されている前記半導体チップを、他の前記半導体チップを保持する保持部材の内側端面の内側に形成される空間に少なくとも一部が重なるように配置する積層工程を備えた、半導体チップの積層構造の製造方法
【請求項１２】
複数積層された半導体チップと、それぞれの前記半導体チップを保持する複数の板状の保持部材とを備え、前記保持部材のうち少なくとも２つの保持部材は、前記半導体チップの端であって、互いの内側端面が対向する場所に配置され、前記２つの保持部材によってそれぞれ保持されている２つの前記半導体チップのうち、少なくとも一方の前記半導体チップは、その一端で一方の前記保持部材によってのみ保持されている半導体チップの積層構造の製造方法であって、
他方の前記保持部材の前記内側端面の内側であって、前記他方の保持部材の一面を含む面と、前記他方の保持部材の他面を含む面と、前記他方の保持部材によって保持された他方の前記半導体チップの前記他方の保持部材側の面を含む面によって形成される最大の空間内に、前記一方の半導体チップの全部又は一部が重なるように配置する積層工程を備えた、半導体チップの積層構造の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップの積層構造、メモリーカード、及び半導体チップの積層構造の製造方法に関する。
【背景技術】
【０００２】
近年、携帯電話、デジタルカメラなどに、記録媒体としてＳＤメモリーカード等の小型のメモリーカードが多く用いられており、デジタルカメラの画素数の増大等、機器の高機能化に伴って、高容量化が要求されている。
【０００３】
このようなメモリーカードの高容量化を図るために、複数の半導体チップを積層した積層構造が開示されている。図２３は、従来の半導体チップの積層構造を示す図である。図２３に示す半導体チップの積層構造では、基板１０７の片面に半導体チップ１０５が実装されており、これら基板１０７及び半導体チップ１０５の組が、マザー基板１０４上に４組積層されている。図中上下方向に隣り合って配置されている基板１０７の間は、半田ボール１０８によって電気的に接続されている。又、図中、最下部に配置された基板１０７とマザー基板１０４との間も半田ボール１０８によって電気的に接続されている。
【０００４】
又、図２４に示すように、基板１０７の両面に半導体チップが配置された積層構造が開示されている（例えば、特許文献１参照。）。図２４に示す半導体チップの積層構造では、基板１０７とその両面に実装された半導体チップ１０５の組が、マザー基板１０４上に２組積層されている。半導体チップ１０５が対向する箇所には、絶縁シート１２５が配置されている。
【特許文献１】特開２００２−２０７９８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、更なる高容量化を図ろうとしても、ＳＤメモリーカードの大きさは規格によって定められており、又、基板の厚みも確保しなければならないため、上記の様な方法で半導体チップを積層するには限界があった。
【０００６】
又、高容量化を図るためには、容量の大きい半導体チップを用いることも考えられるが、単価の安い容量の小さい半導体チップを複数積層した構造を用いる場合と比較して、コストが大幅に増大するという問題がある。
【０００７】
本発明は、従来の半導体チップの積層構造の課題を考慮し、従来よりも多い枚数を積層することが可能な半導体チップの積層構造、メモリーカード及び半導体チップの積層構造の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するための第１の本発明は、
複数積層された半導体チップと、
それぞれの前記半導体チップを保持する複数の板状の保持部材とを備え、
前記保持部材のうち少なくとも２つの保持部材は、前記半導体チップの端であって、互いの内側端面が対向する場所に配置され、
前記２つの保持部材によってそれぞれ保持されている２つの前記半導体チップのうち、少なくとも一方の前記半導体チップは、その一端で一方の前記保持部材によってのみ保持されており、
他方の前記保持部材の前記内側端面の内側であって、前記他方の保持部材の一面を含む面と、前記他方の保持部材の他面を含む面と、前記他方の保持部材によって保持された他方の前記半導体チップの前記他方の保持部材側の面を含む面とによって形成される空間のうち最大の空間内に、前記一方の半導体チップの全部又は一部が重なるように配置されている、半導体チップの積層構造である。
【０００９】
又、第２の本発明は、
前記一方の保持部材の少なくとも一方の面上に前記半導体チップが保持されている、第１の本発明の半導体チップの積層構造である。
【００１０】
又、第３の本発明は、
前記他方の半導体チップは、前記一方の半導体チップと隣り合っており、前記一端と対向する他端で他方の保持部材によってのみ保持され、
前記空間とは、他方の前記保持部材の前記内側端面の内側であって、前記他方の保持部材の前記他方の半導体チップ側と反対側の面を含む面と、前記他方の半導体チップの前記保持部材側の面を含む面によって形成される空間である、第２の本発明の半導体チップの積層構造である。
【００１１】
又、第４の本発明は、
前記複数積層された半導体チップは、交互に複数積層された前記一方の半導体チップと、前記他方の半導体チップを有しており、
一方の前記保持部材の前記内側端面の内側であって、前記一方の保持部材の前記一方の半導体チップ側と反対側の面を含む面と、前記一方の半導体チップの前記一方の保持部材側の面を含む面によって形成される空間内に、他方の前記半導体チップの全部又は一部が重なるように配置されている、第３の本発明の半導体チップの積層構造である。
【００１２】
又、第５の本発明は、
前記他方の保持部材には、その両方の面上に前記半導体チップが保持されており、
前記空間は、前記他方の保持部材の前記内側端面の内側であって、前記他方の保持部材の一方の面上に保持された半導体チップの前記保持部材側の面を含む面と、前記他方の保持部材の他方の面上に保持された半導体チップの前記保持部材側の面を含む面によって形成される空間であり、
前記空間内に、前記一方の半導体チップの全部又は一部が重なるように配置されているとは、前記他方の保持部材の両面に配置された半導体チップの間に、前記一方の保持部材に保持された半導体チップが配置されていることである、第１の本発明の半導体チップの積層構造である。
【００１３】
又、第６の本発明は、
前記一方の保持部材には、その両方の面上に前記半導体チップが保持されており、
前記他方の保持部材の両面に配置された半導体チップの間に、前記一方の保持部材の両面に保持された半導体チップのうちの１つの半導体チップが配置されている、第５の本発明の半導体チップの積層構造である。
【００１４】
又、第７の本発明は、
前記他方の保持部材の両面に配置された半導体チップの間に、更に、前記一方の保持部材と隣り合う一方の保持部材によって両面に保持された半導体チップのうちの１つの半導体チップが配置されている、第６の本発明の半導体チップの積層構造である。
【００１５】
又、第８の本発明は、
前記保持部材は、基板であり、
前記半導体チップは、前記基板上にフリップチップ実装又はワイヤーボンディング実装されている、第１の本発明の半導体チップの積層構造である。
【００１６】
又、第９の本発明は、
隣り合う前記基板の間は、導電性部材によって電気的に接続されており、
前記導電性部材によって、前記隣り合う基板の間隔は調整されている、第８の本発明の半導体チップの積層構造である。
【００１７】
又、第１０の本発明は、
１つ又は複数の第１の本発明の半導体チップの積層構造を有する積層体が、配置されたマザー基板と、
前記半導体チップの制御を行うＩＣチップとを備えた、メモリーカードである。
【００１８】
又、第１１の本発明は、
複数積層された半導体チップと、それぞれの前記半導体チップを保持する複数の板状の保持部材とを備えた半導体チップの積層構造の製造方法であって、
前記保持部材によって一端でのみ保持されている前記半導体チップを、他の前記半導体チップを保持する前記保持部材の内側端面の内側に形成される空間に少なくとも一部が重なるように配置する積層工程を備えた、半導体チップの積層構造の製造方法である。
【００１９】
又、第１２の本発明は、
複数積層された半導体チップと、それぞれの前記半導体チップを保持する複数の板状の保持部材とを備え、前記保持部材のうち少なくとも２つの保持部材は、前記半導体チップの端であって、互いの内側端面が対向する場所に配置され、前記２つの保持部材によってそれぞれ保持されている２つの前記半導体チップのうち、少なくとも一方の前記半導体チップは、その一端で一方の前記保持部材によってのみ保持されている半導体チップの積層構造を製造するための半導体チップの積層構造の製造方法であって、
他方の前記保持部材の前記内側端面の内側であって、前記他方の保持部材の一面を含む面と、前記他方の保持部材の他面を含む面と、前記他方の保持部材によって保持された他方の前記半導体チップの前記他方の保持部材側の面を含む面によって形成される最大の空間内に、前記一方の半導体チップの全部又は一部が重なるように配置する積層工程を備えた、半導体チップの積層構造の製造方法である。
【発明の効果】
【００２０】
本発明によれば、従来よりも多い枚数を積層することが可能な半導体チップの積層構造、メモリーカード及び半導体チップの積層構造の製造方法を提供することが出来る。
【発明を実施するための最良の形態】
【００２１】
以下に、本発明にかかる実施の形態について図面を参照しながら説明する。
【００２２】
（実施の形態１）
以下、本発明にかかる実施の形態１における半導体チップの積層構造を説明するとともに、本発明のメモリーカードの一例としてのＳＤメモリーカードについても述べる。
【００２３】
図１（ａ）は、本発明にかかる実施の形態１におけるＳＤメモリーカードの表面からみた外観図である。図１（ｂ）は、本発明にかかる実施の形態１におけるＳＤメモリーカードの裏面から見た外観図である。
【００２４】
図１（ａ）に示すＳＤメモリーカード（Secure Digital memory card）１は、板形状であって、その大きさは規格によって定められている。ＳＤメモリーカード１の大きさは、幅２４ｍｍ、高さ３２ｍｍ、厚さ２．１ｍｍである。このＳＤメモリーカード１には、データのプロテクトを切り替える切り替えスイッチ２が設けられている。又、図１（ｂ）に示すように、ＳＤメモリーカード１の一端側には複数の電極３が配置されている。このＳＤメモリーカード１内には、マザー基板が配置され、マザー基板上にメモリチップとしての半導体チップが複数枚積層されている。
【００２５】
図２は、ＳＤメモリーカード１内部のマザー基板上に積層された半導体チップの積層体を示す斜視図である。図３は、図２の断面図である。図４は、図２の平面図である。尚、以下、本明細書においてマザー基板４を基準として積層体６が配置されている方向を上方向として規定する。図２〜４に示すように、マザー基板４上に、８枚の半導体チップ５が積層された積層体６と積層体６´が配置されている。積層体６´は、積層体６と図中左右対称になるように配置したものであるため説明を省略する。尚、左右対称となるように配置せず、積層体６を２つ配置しても良い。
【００２６】
次に、積層体６の構成について説明する。
【００２７】
図３の断面図に示すように、積層体６は、積層されている８枚の半導体チップ５がそれぞれ実装されている８枚の基板７を備えている。この基板７としては、ガラス繊維とエポキシ樹脂の混合材料から形成されるＦＲ−４（Flame Retardant Type 4）が用いられる。
【００２８】
又、図３において、マザー基板４の下側には、半導体チップ５を制御するコントローラＩＣ５７が配置されている。又、マザー基板４の下側には、図１（ｂ）で示す電極３が設けられている。
【００２９】
図３において、最下部に配置されている半導体チップ５は、その右端の下側に配置されている基板７に実装されている。下から２番目の半導体チップ５は、その左端の下側に配置されている基板７に実装されている。更に、下から３番目の半導体チップ５は、その右端の下側に配置されている基板７に実装されている。
【００３０】
このように、１つの半導体チップ５はそれぞれ１つの基板７に実装され、１つのモジュール１０（後述する図５参照）を構成しており、積層体６は、交互に半導体チップ５の異なる端で基板７に実装されるように配置された複数のモジュール１０によって構成されている。
【００３１】
次に、モジュール１０の構造について説明する。
【００３２】
図５は、基板７と、それに実装されている半導体チップ５から構成される１つのモジュール１０の構成図である。半導体チップ５は基板７上にフリップチップによって実装されている。モジュール１０の基板７には、半田ボール８、９によって基板７同士を電気的に接続するためのボール用ランド１１が上面１５及び下面１６に設けられている。この上面１５の、ボール用ランド１１の内側には、基板７と半導体チップ５を接続するための接続部５０が設けられている。
【００３３】
この接続部５０は、基板７の上面１５に形成されたバンプ用ランド１２と、バンプ用ランド１２上に設けられたＡｕバンプ１３と、バンプ用ランド１２及びＡｕバンプ１３の周囲を覆うように設けられたＮＣＦ（Non-Conductive Film）等の補強用樹脂１４によって構成されている。このバンプ用ランド１２とＡｕバンプ１３によって、基板７と半導体チップ５は電気的に接続されている。
【００３４】
次に、各モジュール１０の配置について説明する。
【００３５】
図６は、積層体６の正面断面図である。積層体６において、半導体チップ５を、その左端で実装する基板７を基板７ａとし、右端で実装する基板７を基板７ｂとする。基板７ａ、７ｂともに、４枚上下方向に積層されており、４枚の基板７ａと４枚の基板７ｂは、それぞれ半田ボール８によって上下の基板が電気的に接続されている。又、最下部に配置されている基板７ｂとマザー基板４は、半田ボール８によって電気的に接続されており、最下部の基板７ａとマザー基板４の間は、半田ボール８よりも径の大きい半田ボール９によって接続されている。
【００３６】
説明のために最も下側に配置されている半導体チップ５の符号を５１とし、下から２番目に配置されている半導体チップ５の符号を５２とし、同様に、下から３番面から８番目までの半導体チップ５の符号が５３〜５８と定められる。また、基板７ａ、７ｂについても、下から１番目の基板の符号を７ａ１、７ｂ１とし、２番目の基板の符号を７ａ２、７ｂ２とし、同様に３番目、４番目の基板の符合が、７ａ３、７ｂ３、７ａ４、７ｂ４と定められる。更に、モジュール１０についても、下から順に、モジュール１０１〜１０８と定められる。
【００３７】
このように定めると、下から１番目のモジュール１０１において半導体チップ５１は基板７ｂ１に実装されており、下から２番目のモジュール１０２において半導体チップ５２は基板７ａ１に実装されている。又、下から３番目のモジュール１０３において半導体チップ５３は基板７ｂ２に実装されており、下から４番目のモジュール１０４において半導体チップ５４は、基板７ａ２に実装されている。更に、モジュール１０５において半導体チップ５５は基板７ｂ３に、モジュール１０６において半導体チップ５６は基板７ａ３に、モジュール１０７において半導体チップ５７は基板７ｂ４に、モジュール１０８において半導体チップ５８は基板７ａ４に実装されていることなる。尚、各基板は、マザー基板４側から基板７ｂ１、７ａ１、７ｂ２、７ａ２、７ｂ３、７ａ３、７ｂ４、７ａ４の順に上方に配置されている。
【００３８】
図７（ａ）（ｂ）は、説明のために図５から後述する絶縁シート２５を除いて簡略化したモジュール１０１〜モジュール１０４の正面断面図である。図７（ａ）に示す２本の２点鎖線のうち上側の２点鎖線は、半導体チップ５２の下面５ｂを含む面Ｌを示しており、下側の２点鎖線は基板７ｂ１の下面１６を含む面Ｍを示している。
【００３９】
図７（ａ）に示すように、半導体チップ５１は、その先端５ａが、基板７ａ１の内側端面７０及び接続部５０の内側面５００と所定の間隔を開けて対向し、内側端面７０及び内側面５００と面Ｌ、Ｍで形成される空間１７内に配置されている。すなわち、モジュール１０１は、その上方のモジュール１０２によって形成される空間１７と、一部が重なるように配置されている。
【００４０】
又、図７（ｂ）に示すように、モジュール１０２も、その半導体チップ５２の先端５ａが、基板７ｂ２の内側端面７０及び接続部５０の内側面５００と所定の間隔を開けて対向し、内側端面７０及び内側面５００と面Ｌ´、Ｍ´で形成される空間１７´内に配置されている。残りのモジュール１０も、その上側に配置されているモジュールと同様の位置関係を保つように配置されている。
【００４１】
又、図２〜４及び図６に示すように、半導体チップ５の上面には、その上側の半導体チップ５と導通することを防ぐために、絶縁シート２５が設けられている。図６を用いて説明すると、半導体チップ５１の上面に載置されている絶縁シート２５は、半導体チップ５１の先端５ａよりも外側（図中左方向）に突き出しており、半導体チップ５２の先端５ａ２よりも外側（図中右方向）に突き出している。このように上下に配置された半導体チップ５が重なる領域よりも広い絶縁シート２５が設けられている。
【００４２】
以上のように、本実施の形態１の半導体チップの積層構造では、空間１７にモジュール１０の一部を半導体チップ５を配置することが出来るが、従来の積層構造では空間１７の位置に基板１０７が配置されているため、モジュール１０の一部を配置することが出来なかった。
【００４３】
そのため、従来と比較して高さを低くすることが出来る分、半導体チップの積層枚数を増やすことが出来、高容量化を図ることが出来る。尚、本実施の形態１の構造では、半導体チップ５として、容量が２５６Ｍのものを用いることにより、積層体６、６´で約４ＧのＳＤメモリーカードを作成することが出来る。
【００４４】
尚、本発明の板状の保持部材は、例えば、本実施の形態の基板７に相当する。又、本発明の２つの保持部材は、例えば、本実施の形態の基板７ａと基板７ｂに相当し、本発明の一方の保持部材の一例は基板７ｂに相当し、他方の保持部材の一例は基板７ａに相当する。又、本発明の一方の半導体チップの一例は、本実施の形態の基板７ｂに保持されている半導体チップ５に相当し、本発明の他方の半導体チップの一例は、本実施の形態の基板７ａに保持されている半導体チップ５に相当する。
【００４５】
又、本発明の保持部材の一面の一例は、本実施の形態の基板７の上面１５に相当し、本発明の保持部材の他面の一例は、本実施の形態の基板７の下面１６に相当する。又、本発明の「前記他方の保持部材の前記他方の半導体チップ側と反対側の面を含む面」の一例は、図７（ａ）に示す基板７ａ１の下面１６を含む面Ｍに相当する。又、本発明の「前記他方の半導体チップの前記保持部材側の面を含む面」の一例は、図７（ａ）に示す半導体チップ５２の下面５ｂを含む面Ｌに相当する。
【００４６】
又、本発明の「前記一方の保持部材の前記一方の半導体チップ側と反対側の面を含む面」の一例は、図７（ｂ）に示す基板７ｂ１の下面１６を含む面Ｍ´に相当する。又、本発明の「前記一方の半導体チップの前記一方の保持部材側の面を含む面」の一例は、図７（ｂ）に示す半導体チップ５３の下面を含む面Ｌ´に相当する。
【００４７】
具体的に、図２３に示す従来の積層構造と本実施の形態１の積層構造の高さの比較を行う。図８（ａ）は、本実施の形態１の積層構造を示す断面図である。尚、図８（ａ）は、図３の積層体６と同じ図である。又、図８（ｂ）は従来の積層構造を用いて半導体チップを８枚積層した状態の積層体１２０を示す断面図である。
【００４８】
基板７、１０７の厚みを０．１ｍｍと、半導体チップ５、１０５の厚みを０．０５ｍｍと、基板７、１０７の上面から、その基板７、１０７に実装されている半導体チップ５、１０５の下面までの高さを０．０４ｍｍと、半導体チップ５、１０５の上面から、その上側に配置されている基板７、１０７の下面までの高さを０．０１ｍｍと、ボール用ランド１１、１１１の高さを０．０１ｍｍと、絶縁シート２５の厚みを０．０１ｍｍと、半田ボール８、１０８の高さを０．０８ｍｍと規定し、従来の構造の積層構造と本実施の形態１の積層構造における高さを比較する。
【００４９】
図８（ａ）に示す積層体６の高さは、０．９４ｍｍとなる。一方、図８（ｂ）に示す従来の積層構造による積層体１２０の高さは、１．６８ｍｍとなる。
【００５０】
尚、図１に示したＳＤメモリーカード１では、内部の厚みは約１．２ｍｍとなっているため、本実施の形態１の積層体６、６´を収納することが可能である。
【００５１】
このように、本実施の形態の半導体チップの積層構造では、同一枚数の半導体チップを積層した場合に、従来と比較して高さを低くすることが出来るため、半導体チップ５を積層可能な枚数が増え、ＳＤメモリーカード１の高容量化を図ることが可能となる。
【００５２】
尚、本実施の形態の半導体チップの積層構造の製造方法としては、はじめに基板７に半導体チップ５を実装することにより、複数のモジュール１０が作成される。その後、マザー基板４上に治具を載置し、その治具を利用してモジュール１０１の半導体チップ５が水平になるように半田ボール８、９によって、モジュール１０１がマザー基板４上に実装される。続いて、図２〜４の構造になるように、マザー基板４上に半田ボール８によって各モジュール１０が積層配置される。このように、基板７と半導体チップ５を積層する工程が、本発明の積層工程の一例に相当する。又、モジュール１０を予め作成せずに、基板７と半導体チップ５を別々に積層してもよい。
【００５３】
尚、本実施の形態１では、積層されている複数の半導体チップ５の全てが、いずれか一方の端で基板７に実装されているが、図９に示すように一部の半導体チップ５のみが端で基板７に実装されていてもよい。
【００５４】
図９では、マザー基板４側から１番目と２番目の半導体チップ５が、その端部分の下側に設けられている基板７によって実装されて保持されている。又、他の半導体チップ５は、その下側全面に渡って設けられている基板１０７によって保持されている。このような積層体２０においても、図８（ｂ）に示した積層体１２０と比較して、最下部のモジュール１０の一部が、その上部に配置されるモジュール１０によって形成される空間１７と重なるように配置されているため、全体の高さを低くすることが可能となる。
【００５５】
又、図７において説明したように、本実施の形態では、モジュール１０１が、上側のモジュール１０２によって形成される空間１７と一部が重なっていれば、従来と比較して高さを低くすることが出来る。そのため、図１０に示すように、モジュール１０１の半導体チップ５の一部でも、モジュール１０２によって形成される空間１７内に入ってさえいれば、従来の積層構造と比較して高さを低くすることが出来きる。尚、モジュール１０２の高さは、半田ボール９´の大きさによって変更することができる。又、図１０には、２つのモジュール１０しか図示していないが、他にモジュール１０を積層してもよい。
【００５６】
又、基板７ａと基板７ｂで厚みが異なるものを用いる場合には、図１１に示すような積層構造であっても良い。図１１に示す積層体２１の半導体チップ５には、基板７ａ´と基板７ｂによって両端が保持されているものと、その下側に配置されている基板７ｂによって一端のみが保持されているものがあり、他の半導体チップ５は上記基板１０７によって保持されている。この基板７ａ´の厚みは、基板７ｂよりも厚くなるように形成されている。このような場合、図１１に示すように、基板７ａ´及び半導体チップ５を有するモジュール１０２´によって形成される空間５６に、一部が重なるようにモジュール１０１が配置されることによって、従来と比較して高さを低くすることが出来る。
【００５７】
又、本実施の形態では、図３に示すように、基板７の上面１５に半導体チップ５が実装されているが、図１２に示す積層体２２のように、基板７の下面１６に半導体チップ５が実装されていても良い。この場合、積層体２２は、モジュール１０の一部が、その下側のモジュール１０によって形成される空間５２内に配置されるように構成されている。
【００５８】
又、本実施の形態の積層体６、６´では、半導体チップ５は基板７上にフリップチップ実装されているが、図１３（ａ）〜（ｄ）に示す積層体２６、２６´のようにワイヤボンディングで実装されていてもよい。図１３（ａ）は、積層体２６、２６´の斜視図であり、図１３（ｂ）は積層体２６、２６´の正面断面図である。又、図１３（ｃ）は積層体２６、２６´の平面図であり、図１３（ｄ）は１つの基板７と半導体チップ５から構成される１つのモジュール２４の断面構成図である。図１３（ｄ）に示すように、例えばＡｇペーストからなるボンディング材２７によって基板７上に半導体チップ５が保持されている。又、基板７と半導体チップ５は、例えばＡｕワイヤーからなるボンディングワイヤー２８によって電気的に接続されている。このボンディングワイヤー２８は、封止樹脂２９によって補強され、絶縁が保たれている。
【００５９】
尚、本実施の形態１では、図５に示すように絶縁シート２５は、その上下に配置された半導体チップ５１の先端５ａを含む面Ｓと半導体チップ５２の先端５ａを含む面Ｔよりも外側に突き出すような大きさに形成されているが、図１４に示すように先端５ａ１、５ａ２よりも内側にしか配置されない大きさの絶縁シート２５´であってもよい。
【００６０】
又、上記説明では、積層体における半導体チップの積層枚数は適宜変更可能である。
【００６１】
（実施の形態２）
以下、本発明にかかる実施の形態２における半導体チップの積層構造について説明する。本実施の形態２における半導体チップの積層構造は、実施の形態１と基本的構成は同じであるが、基板７の両面に半導体チップ５が実装されている点が実施の形態１と異なる。そのため、本相違点を中心に説明し、各構成部材の説明については省略する。
【００６２】
図１５は、本実施の形態２の積層体３０、３０´の斜視図である。又、図１６は、本実施の形態２の積層体３０、３０´の正面断面図である。又、図１７は、本実施の形態２の積層体３０、３０´の平面図である。
【００６３】
積層体３０´は、積層体３０と左右対称な構成となっているため、積層体３０の構成についてのみ以下に説明する。
【００６４】
図１５〜図１７に示すように、本実施の形態２の積層体３０では、実施の形態１の積層体６と異なり、基板７が図中向かって左右に２枚ずつ配置されており、その基板７の上下面に半導体チップ５が実装されている。この基板７及び上下の半導体チップ５によって１モジュール５４が形成されている。図１８は、１モジュール５４の構成を示す正面断面図である。基板７の上面１５には、実施の形態１と同様にフリップチップ実装によって半導体チップ５が実装されている。又、基板７の下面１６には、上面１５と同様にフリップチップ実装によって半導体チップ５が実装されている。本実施の形態２の積層体３０は、半導体チップ５が８枚積層されているため、４つのモジュール５４を有している。
【００６５】
次に、各モジュール５４の配置について説明する。
【００６６】
図１６に示すように、積層体３０では、最下部に配置されている半導体チップ５１は、右側の基板７ｂ１の下面１６に実装されており、下から２番目の半導体チップ５２は、左側の基板７ａ１の下面１６に実装されている。下から３番目の半導体チップ５３は、右側の基板７ｂ１の上面１５に実装されており、４番目の半導体チップ５４は、右側の基板７ｂ２の下面１６に実装されている。そして、５番目の半導体チップ５５は、左側の基板７ａ１の上面１５に実装されており、６番目の半導体チップ５６は、左側の基板７ａ２の下面１６に実装されている。７番目の半導体チップ５７は、右側の基板７ｂ２の上面１５に実装されており、８番目の半導体チップ５８は、左側の基板７ｂ２の上面１５に実装されている。尚、各半導体チップ５の間には絶縁シート２５が配置されている。又、半導体チップ５１がマザー基板４の面上になるように基板７ｂ１とマザー基板４の間の半田ボール８の大きさは決められており、基板７ｂ１と基板７ｂ２の間及び基板７ａ１と基板７ａ２の間は、半田ボール８とは径の異なる半田ボール６０によって電気的に接続されている。又、基板７ａ１とマザー基板４の間は、上記関係を満たすように径の調節された半田ボール６１によって電気的に接続されている。
【００６７】
実施の形態１と同様に、マザー基板４側から順番に各モジュールの基板７の位置を基準にして下付の符号を付して説明すると、モジュール５４２の半導体チップ５２、５５の間に、モジュール５４１の半導体チップ５３とモジュール５４３の半導体チップ５４の２枚の半導体チップ５が配置されている。同様に、モジュール５４３の半導体チップ５４、５７の間にも、モジュール５４２の半導体チップ５５とモジュール５４４の半導体チップ５６の２枚の半導体チップ５が配置されている。
【００６８】
次に、モジュール５４１とモジュール５４２を例に挙げて更に詳しく説明する。
【００６９】
図１９は、説明のために絶縁シート２５を取り除いた積層体３０の部分構成図である。半導体チップ５３、５４は、それぞれの先端５ａが、基板７ａ１の内側端面７０及び上下の接続部５０の内側面５００と対向し、且つ半導体チップ５５の下面５ｂを含む面Ｐと半導体チップ５２の上面５ｃを含む面Ｑと内側端面７０及び内側面５００によって形成される空間５５と、一部が重なるように配置されている（図中二点鎖線参照）。すなわち、モジュール５４２によって形成される空間５５に、上下のモジュール５４１、５４３が、その一部が重なるように配置されている。同様に、モジュール５４３によって形成される空間５５に、上下のモジュール５４２、５４４が、その一部が重なるように配置されている。
【００７０】
又、モジュール５４２は、モジュール５４１によって形成される空間５５内に、その一部が重なるように配置されており、モジュール５４３は、モジュール５４４によって形成される空間５５内に、その一部が重なるように配置されている。
【００７１】
以上のように、本実施の形態２の半導体チップの実装構造では、空間５５にモジュール５４の一部を配置することが出来るが、従来の構造では空間５５の位置に基板１０７が配置されているため、モジュール５４の一部を配置することが出来なかった。
【００７２】
そのため、従来と比較して高さを低くすることが出来る分、半導体チップの積層枚数を増やすことが出来、高容量化を図ることが出来る。
【００７３】
尚、本発明の「前記他方の保持部材の一方の面上に保持された半導体チップの前記保持部材側の面を含む面」は、例えば、図１９に示す本実施の形態の半導体チップ５５の下面５ｂを含む面Ｐに相当する。又、本発明の「前記他方の保持部材の他方の面上に保持された半導体チップの前記保持部材側の面を含む面」は、例えば、図１９に示す本実施の形態の半導体チップ５２の上面Ｑに相当する。又、本発明の「前記一方の保持部材の両面に保持された半導体チップのうちの１つの半導体チップ」は、例えば、図１９に示す本実施の形態の半導体チップ５３に相当する。又、本発明の「前記一方の保持部材と隣り合う一方の保持部材」は、例えば、本実施の形態では基板７ｂ１に隣り合う基板７ｂ２に相当し、本発明の「更に、前記一方の保持部材と隣り合う一方の保持部材によって両面に保持された半導体チップのうちの１つの半導体チップ」は、例えば、本実施の形態の半導体チップ５４に相当する。
【００７４】
具体的に、図２４に示す従来の積層構造を用いた積層体と、本実施の形態２の積層体３０の高さの比較を行う。図２０（ａ）は、本実施の形態２の積層体３０を示す正面断面図である。図２０（ｂ）は、従来の積層構造を用いて半導体チップを８枚積層した積層体１３０を示す正面断面図である。
【００７５】
基板７、１０７の厚みを０．１ｍｍ、半導体チップ５、１０５の厚みを０．０５ｍｍ、基板７、１０７の上面から、その基板７、１０７に実装されている半導体チップ５、１０５までの高さを０．０４ｍｍ、半導体チップ５、１０５の上面から、その上側に配置されている基板７、１０７の下面までの高さを０．０１ｍｍ、ボール用ランド１１、１１１の高さを０．０１ｍｍ、絶縁シート２５の厚みを０．０１ｍｍと、半田ボール８、１０８の高さを０．０８ｍｍと規定し、従来の構造の積層構造と本実施の形態２の積層構造における高さを比較する。
【００７６】
従来の積層構造を用いた積層体の高さは、約１．１５ｍｍとなる。一方、本実施の形態２の積層体３０では、約０．７２ｍｍとなる。尚、上記各部材間の距離は、図示されている。
【００７７】
このように、本実施の形態の半導体チップの積層構造では、同一枚数の半導体チップを積層した場合に、従来と比較して高さを低くすることが出来るため、半導体チップ５を積層可能な枚数が増え、ＳＤメモリーカード１の高容量化を図ることが可能となる。
【００７８】
（実施の形態３）
以下に、本発明にかかる実施の形態３における半導体チップの積層構造について説明する。本実施の形態３における半導体チップの積層構造は、１つの基板７と、その上下面に実装されている半導体チップ５から構成される１モジュールの構成は実施の形態２と同じであるが、モジュールの配置が異なっている。尚、本実施の形態３においても積層体は２つ配置されているが、実施の形態２と同様に左右対称な構成となっているため、一方の積層体の構成について説明する。
【００７９】
図２１は、本実施の形態３の積層体４０の正面断面図である。図２１に示すように、本実施の形態３の積層体４０では、基板７の両面に実装されている半導体チップ５の間に、１枚の半導体チップ５が配置されている。
【００８０】
積層体４０では、最下部に配置されている半導体チップ５１は、右側の基板７ｂ１の下面１６に実装されており、下から２番目の半導体チップ５２は、左側の基板７ａ１の下面１６に実装されている。下から３番目の半導体チップ５３は、右側の基板７ｂ１の上面１５に実装されており、４番目の半導体チップ５４は、左側の基板７ａ１の上面１５に実装されている。そして、５番目の半導体チップ５５は、左側の基板７ａ２の下面１６に実装されており、６番目の半導体チップ５６は、右側の基板７ｂ２の下面１６に実装されている。７番目の半導体チップ５７は、左側の基板７ａ２の上面１５に実装されており、８番目の半導体チップ５８は、右側の基板７ｂ２の上面１５に実装されている。又、基板７ｂ１とマザー基板４を電気的に接続するための半田ボール８と、基板７ｂ１と基板７ｂ２を電気的に接続するための半田ボール６２が設けられている。又、基板７ａ１とマザー基板４を電気的に接続するための半田ボール６３と、基板７ａ１と基板７ａ２を電気的に接続するための半田ボール６４が設けられている。
【００８１】
このように、本実施の形態３の積層体４０では、１つのモジュール５４によって形成される空間５５に、その上側のモジュール５４が一部重なるように配置されるように構成されている。
【００８２】
尚、本発明の「前記他方の保持部材の一方の面上に保持された半導体チップの前記保持部材側の面を含む面」は、例えば、図２１に示す本実施の形態の半導体チップ５４の下面５ｂを含む面Ｐに相当する。又、本発明の「前記他方の保持部材の他方の面上に保持された半導体チップの前記保持部材側の面を含む面」は、例えば、図２１に示す本実施の形態の半導体チップ５２の上面５ｃを含む面Ｑに相当する。又、本発明の「前記一方の保持部材の両面に保持された半導体チップのうちの１つの半導体チップ」は、例えば、図２１に示す本実施の形態の半導体チップ５３に相当する。
【００８３】
尚、各部材の数値を実施の形態２と同様に規定して、積層体４０の高さを計算すると、０．６９ｍｍとなる。このように、本実施の形態の半導体チップの積層構造では、同一枚数の半導体チップを積層した場合に、従来と比較して高さを低くすることが出来る。
【００８４】
尚、本実施の形態３では、基板７ｂ１の両面に半導体チップ５が配置されているが、基板７ｂ１の下面に半導体チップ５が設けられていなくても良い。すなわち、実施の形態２，３のモジュール５４と実施の形態１のモジュール１０を組み合わせても良い。
【００８５】
又、実施の形態１〜３において、基板７の上下に配置されているボール用ランド１１及び半田ボールは、図２に示すように奥行き方向に一列に配置されているが、図２２の基板７の裏面図に示すように千鳥状（２列）に配置されていても良い。このように千鳥状に配置することによって、基板７及び半導体チップ５をより安定して実装することが出来る。
【００８６】
尚、上述した実施の形態では、本発明のメモリーカードの一例としてＳＤメモリーカードについて説明したが、これに限らず、例えば、ｍｉｎｉＳＤメモリーカード等にも適用できる。又、メモリーに限らず半導体チップを複数積層した構造に適用することが出来る。
【産業上の利用可能性】
【００８７】
本発明の半導体チップの積層構造及び半導体チップの積層構造の製造方法は、従来よりも多い枚数を積層することが可能な効果を有し、メモリーカード等として有用である。
【図面の簡単な説明】
【００８８】
【図１】（ａ）本発明にかかる実施の形態１におけるＳＤメモリーカードの表面図、（ｂ）本発明にかかる実施の形態１におけるＳＤメモリーカードの裏面図
【図２】本発明にかかる実施の形態１における積層体６、６´の斜視図
【図３】本発明にかかる実施の形態１における積層体６、６´の正面断面図
【図４】本発明にかかる実施の形態１における積層体６、６´の平面図
【図５】本発明にかかる実施の形態１におけるモジュール１０の正面断面図
【図６】本発明にかかる実施の形態１における積層体６の正面断面図
【図７】本発明にかかる実施の形態１における積層体６の部分構成図
【図８】（ａ）本発明にかかる実施の形態１における積層体６の正面断面図、（ｂ）従来の構成の積層体１２０の正面断面図
【図９】本発明にかかる実施の形態１の変形例の積層体２０の正面断面図
【図１０】本発明にかかる実施の形態１のモジュール１０の配置の変形例を説明するための図
【図１１】本発明にかかる実施の形態１の変形例の積層体２１の正面断面図
【図１２】本発明にかかる実施の形態１の変形例の積層体２２の正面断面図
【図１３（ａ）】本発明にかかる実施の形態１の変形例の積層体２６、２６´の斜視図
【図１３（ｂ）】本発明にかかる実施の形態１の変形例の積層体２６、２６´の正面断面図
【図１３（ｃ）】本発明にかかる実施の形態１の変形例の積層体２６、２６´の平面図
【図１３（ｄ）】本発明にかかる実施の形態１の変形例のモジュール２４の正面断面図
【図１４】本発明にかかる実施の形態１の積層体の絶縁シートの変形例を説明するための図
【図１５】本発明にかかる実施の形態２における積層体３０、３０´の斜視図
【図１６】本発明にかかる実施の形態２における積層体３０、３０´の正面断面図
【図１７】本発明にかかる実施の形態２における積層体３０、３０´の平面図
【図１８】本発明にかかる実施の形態２におけるモジュール５４の正面断面図
【図１９】本発明にかかる実施の形態２における積層体３０の正面断面図
【図２０】（ａ）本発明にかかる実施の形態２における積層体３０の正面断面図、（ｂ）従来の構成の積層体１３０の正面断面図
【図２１】本発明にかかる実施の形態３における積層体４０の正面断面図
【図２２】本発明にかかる実施の形態１〜３における半田ボール及びランドの配列の変形例を説明するための図
【図２３】従来の半導体チップの積層構造を説明するための正面断面図
【図２４】図２３と異なる従来の半導体チップの積層構造を説明するための正面断面図
【符号の説明】
【００８９】
１  ＳＤメモリーカード
２  切り替えスイッチ
３  電極
４  マザー基板
５  半導体チップ
６、６´  積層体
７  基板
８、９  半田ボール
１０  モジュール
１１  ボール用ランド
１２  バンプ用ランド
１３  Ａｕバンプ
１４  補強用樹脂
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2008192662.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３（ａ）】
2008192662.tif 000015
【図１３（ｂ）】
2008192662.tif 000016
【図１３（ｃ）】
2008192662.tif 000017
【図１３（ｄ）】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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