(57)【要約】【課題】非描画部の表面粗さが小さいスタンパを提供する。【解決手段】凹凸面を有するＮｉのスタンパ本体と、前記スタンパ本体の凹凸面に形成されたＶの含有量が３原子％未満であるＮｉ−Ｖ合金の表面層とを有することを特徴とするスタンパ。【選択図】      図１
2008192250.tif 000002
【特許請求の範囲】
【請求項１】
凹凸面を有するＮｉのスタンパ本体と、
前記スタンパ本体の凹凸面に形成されたＶの含有量が３原子％未満であるＮｉ−Ｖ合金の表面層と
を有することを特徴とするスタンパ。
【請求項２】
凹凸面を有するＮｉのスタンパ本体と、
前記スタンパ本体の凹凸面に形成されたＶの含有量が１〜２原子％であるＮｉ−Ｖ合金の表面層と
を有することを特徴とするスタンパ。
【請求項３】
前記表面層の厚さが５ｎｍ以上２００ｎｍ以下であることを特徴とする請求項１または２に記載のスタンパ。
【請求項４】
凹凸面を有する原盤を用意し、
前記原盤の凹凸面に、Ｖの含有量が３原子％未満であるＮｉ−Ｖ合金を成膜し、
前記Ｎｉ−Ｖ合金上に、Ｎｉを電鋳し、
前記原盤から分離することによって、凹凸面を有するＮｉのスタンパ本体と、前記スタンパ本体の凹凸面に形成されたＶの含有量が３原子％未満であるＮｉ−Ｖ合金の表面層とを有するスタンパを製造する
ことを特徴とするスタンパの製造方法。
【請求項５】
凹凸面を有する原盤を用意し、
前記原盤の凹凸面に、Ｖの含有量が１〜２原子％であるＮｉ−Ｖ合金を成膜し、
前記Ｎｉ−Ｖ合金上に、Ｎｉを電鋳し、
前記原盤から分離することによって、凹凸面を有するＮｉのスタンパ本体と、前記スタンパ本体の凹凸面に形成されたＶの含有量が１〜２原子％であるＮｉ−Ｖ合金の表面層とを有するスタンパを製造する
ことを特徴とするスタンパの製造方法。
【請求項６】
Ｖの含有量が３原子％未満であるＮｉ−Ｖ合金からなることを特徴とするスパッタリングターゲット。
【請求項７】
Ｖの含有量が１〜２原子％であるＮｉ−Ｖ合金からなることを特徴とするスパッタリングターゲット。
【請求項８】
Ｖの含有量が３原子％未満であるＮｉ−Ｖ合金からなることを特徴とするスタンパ電鋳用導電化膜材料。
【請求項９】
Ｖの含有量が１〜２原子％であるＮｉ−Ｖ合金からなることを特徴とするスタンパ電鋳用導電化膜材料。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は情報記録媒体の製造に用いられる射出成形やインプリント技術のためのスタンパおよびその製造方法に関する。
【背景技術】
【０００２】
近年、情報記録媒体の記録密度の向上に伴い、媒体上に形成されるパターンがより微細化している。こうした情報記録媒体を大量生産するには、パターンを形成した原盤を用意し、原盤のパターンを転写して金属製のスタンパを形成し、さらにスタンパのパターンを射出成型やインプリント法により転写して所望のパターンを有する媒体を製造する方法が採用されている。
【０００３】
こうした微細パターンを有するスタンパを製造するには、約１００ｎｍ以下の凹凸形状を形成する微細加工技術が求められる。代表的なスタンパの製造方法は、電子線リソグラフィー（ＥＢリソグラフィー）と電鋳法を用いる方法であり、概略的には以下のようにして行われる。
【０００４】
まず、Ｓｉウェハ上にＥＢレジストを塗布し、ＥＢリソグラフィーにより所望のパターンを描画する。次に、レジストを現像して、表面にレジストの凹凸パターンを有する原盤を作製する。次に、スパッタリングにより、原盤の凹凸面にＮｉ導電化膜を成膜した後、電鋳法によりＮｉ電鋳層を形成する。Ｎｉ導電化膜およびＮｉ電鋳層には実質的に同じ材料（Ｎｉ）が用いられている。さらに、原盤から電鋳層および導電化膜を剥離した後、洗浄、裏面研磨、打ち抜きなどの工程を行い、スタンパを製造する。
【０００５】
しかし、上記の方法では、Ｎｉ導電化膜とＥＢレジストとの密着性が良好でないため、電鋳開始時に発生する応力によってＮｉ導電化膜が原盤から剥がれたり、剥れなくても導電化膜にシワが発生したりすることが多かった。こうした現象は、パターンが形成されていない部分（非描画部またはミラー部）で特に顕著に起こる。このため、遮光検査を行うと、非描画部が白濁して見えることが多かった。実際に、この部分は表面粗さ（Ｒａ）が大きくなっている。この問題は、導電化膜の成膜条件、電鋳開始時の電流密度、電鋳液温度などを調整することで緩和することができるが、最適条件を実現するのは非常に厳しい。
【０００６】
なお、マスター（スタンパ）のエンボシング面（凹凸面）へのレジスト残渣の付着を抑えることを目的とし、Ｖの割合が３〜３０％であるＮｉ−Ｖ合金の金属層（導電化膜）を有する、音響記録を型どるためのスタンパの製造方法が提案されている（特許文献１参照）。この方法では、レジスト原盤の凹凸面にＮｉ−Ｖ導電化膜を成膜し、Ｎｉを電鋳した後に、電鋳層および導電化膜からなるスタンパを原盤から簡単に剥離することができ、剥離した後の凹凸面にレジスト残渣がないという利点が示されている。
【０００７】
しかし、この方法では、レジストパターンとＮｉ−Ｖ導電化膜（Ｖ：３〜３０％）との密着性が悪い。このため、電鋳中に剥離が起こったり、剥がれなくてもシワの発生による表面粗さ（Ｒａ）が大きくなるという問題がある。
【特許文献１】特開平８−２７３２２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、描画部（パターン部）はもちろん、非描画部（ミラー部）でさえレジスト原盤の状態を正確に転写し、表面粗さが小さく、結果、高品質なスタンパおよびそのようなスタンパの製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の一態様に係るスタンパは、凹凸面を有するＮｉのスタンパ本体と、前記スタンパ本体の凹凸面に形成されたＶの含有量が３原子％未満であるＮｉ−Ｖ合金の表面層とを有する。
【００１０】
本発明の他の態様に係るスタンパの製造方法は、凹凸面を有する原盤を用意し、前記原盤の凹凸面に、Ｖの含有量が３原子％未満であるＮｉ−Ｖ合金を成膜し、前記Ｎｉ−Ｖ合金上に、Ｎｉを電鋳し、前記原盤から分離することによって、凹凸面を有するＮｉのスタンパ本体と、前記スタンパ本体の凹凸面に形成されたＶの含有量が３原子％未満であるＮｉ−Ｖ合金の表面層とを有するスタンパを製造することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、描画部（パターン部）はもちろん、非描画部（ミラー部）でさえレジスト原盤の状態を正確に転写し、表面粗さが小さく、結果、高品質なスタンパおよびそのようなスタンパの製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１２】
本発明者は、Ｎｉ電鋳のための導電化膜として３原子％未満のＶ（バナジウム）を添加したＮｉを用いることにより、導電化膜とレジストとの密着性が向上することを見出した。また、導電化膜とレジストとの密着性が向上すると、電鋳時に導電化膜がレジストから剥れにくくなるため、電鋳開始時に発生する応力の影響を避けることができ、非描画部（ミラー部）での表面粗さを小さくすることができることも見出した。
【００１３】
なお、原盤から剥離した後のスタンパにレジストが大量に付着していても差し支えない。これは、スタンパに付着したレジスト残渣を、後のレジスト残渣除去工程で完全に除去することが容易なためである。
【００１４】
以下、図面を参照しながら、本発明の実施形態について説明する。なお、実施形態を通して共通の構成には同一の符号を付し、重複する説明を省略する。また、図面は発明の理解を促すための模式図であり、各構成の形状、寸法、比などは実際と異なることがあるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
【００１５】
図１（ａ）〜（ｆ）に示す断面図を参照して、本発明の一実施形態に係るスタンパの製造方法を概略的に説明する。
【００１６】
図１（ａ）に示すように、基板１１上にレジスト１２をスピンコートした後、ＥＢリソグラフィーにより所望のパターンを描画する。基板１１としては、たとえばＳｉウェハなどの半導体基板が用いられる。レジスト１２としては、電子線レジスト（ＥＢレジスト）などが用いられる。
【００１７】
図１（ｂ）に示すように、レジスト１２を現像してＥＢ照射部が凹部となる凹凸を形成し、原盤１０を作製する。
【００１８】
図１（ｃ）に示すように、スパッタリング、ＣＶＤ（Chemical Vapor Deposition）などの方法により、原盤１０の凹凸面に、Ｖの含有量が３原子％未満であるＮｉ−Ｖ合金の導電化膜３０を成膜する。スパッタリングでは、Ｖの添加割合が３原子％未満であるＮｉ−Ｖ合金のターゲットを使用する。
【００１９】
図１（ｄ）に示すように、電鋳法により、導電化膜３０上にＮｉの電鋳層５０を形成し、原盤１０の凹凸を転写する。電鋳層５０の材料としては、Ｎｉ、またはＮｉにＣｏ、Ｓ、ＢまたはＰが添加された金属が用いられる。ただし、意図せずに不純物が混入していることは十分にありうる。
【００２０】
図１（ｅ）に示すように、原盤１０の端部から真空破壊を行い、原盤１０から電鋳層５０および導電化膜３０を剥離する。
【００２１】
図１（ｆ）に示すように、酸素によるエッチングを用いて、レジスト１２の残渣を除去し、スタンパを製造する。このスタンパは、凹凸面を有するＮｉの電鋳層５０（スタンパ本体）と、Ｖの含有量が３原子％未満であるＮｉ−Ｖ合金の導電化膜３０（表面層）とを有する。
【００２２】
本発明の実施形態によれば、Ｖの含有量が３原子％未満であるＮｉ−Ｖ合金の導電化膜３０とレジスト１２との密着性が向上するため、描画部（パターン部）はもちろん、非描画部（ミラー部）でさえレジスト原盤の状態を正確に転写し、表面粗さが小さく、結果、高品質なスタンパを提供することができる。
【００２３】
以下、本発明の実施形態に係るスタンパの製造方法の一例をより具体的に説明する。  
基板として６インチ径のＳｉウェハ（表面粗さＲａ：０．３ｎｍ）を用意する。一方、日本ゼオン社製のＥＢレジストＺＥＰ−５２０をアニソールで２倍に希釈し、０．２μｍ孔径のメンブランフィルタでろ過し、レジスト溶液を得る。Ｓｉウェハ上にレジスト溶液をスピンコートした後、２００℃で３分間プリベークし、厚さ約０．１μｍのレジスト層を形成する。
【００２４】
Ｓｉウェハを、熱電界放射型のＺｒＯ／Ｗからなる電子銃エミッターを有する電子ビーム描画装置のステージに載置し、Ｓｉウェハ上のレジスト層に所望のパターンを描画する。たとえば、加速電圧を５０ｋＶとし、ステージを線速度７００ｍｍ／ｓのＣＬＶ（constant linear velocity）で回転させ、適宜、径方向にも移動させて描画する。同心円をなすトラック領域を描画する場合には、１回転毎に電子ビームに偏向をかける。描画の際には、ステージ駆動系の制御信号や電子ビームの偏向制御信号などの描画装置を制御するための信号と同期させて、信号源から所望の描画信号を描画装置に送る。
【００２５】
スピンコーターを用いて、Ｓｉウェハを５００ｒｐｍで回転させ、現像剤ＺＥＤ−Ｎ５０（日本ゼオン社製）を６０秒間滴下させレジスト層を現像する。その後、有機溶媒ＺＭＤ−Ｂ（日本ゼオン社製）を９０秒間滴下させてリンスし、３０００ｒｐｍの高速回転でスピン乾燥して原盤を得る。
【００２６】
スパッタリングにより導電化膜を成膜するために、原盤をチャンバーに入れ、チャンバー圧を８×１０-3Ｐａの真空にした後、Ａｒガスを導入してチャンバー圧を１Ｐａに調整する。ターゲットとしてＶを１原子％添加したＮｉ−Ｖ合金を用い、１００ＷのＤＣ（Direct Current）パワーを印加して２．５分間スパッタリングを行い、原盤の凹凸面に厚さ約２０ｎｍのＮｉ−Ｖ合金の導電化膜を形成する。
【００２７】
原盤をスルファミン酸ニッケルメッキ液に浸漬して９０分間電鋳を行い、厚さ約３００μｍのＮｉ電鋳層を形成する。電鋳条件の一例は、スルファミン酸ニッケル：６００ｇ／Ｌ、ホウ酸：４０ｇ／Ｌ、界面活性剤（ラウリル硫酸ナトリウム）：０．１５ｇ／Ｌ、液の温度：５０℃、ｐＨ：４．０、電流密度：２０Ａ／ｄｍ2である。
【００２８】
原盤の端部から真空破壊を行い、原盤から電鋳層および導電化膜を剥離する。ここでは、真空吸着している原盤とスタンパを垂直に剥離することは一般に困難なので、原盤の端から真空破壊を行いつつ斜めに剥離する。このとき、導電化膜として３原子％未満のＶを含有するＮｉ−Ｖを使用していれば、剥離前の未だ一体化している原盤とスタンパに純水をかけて付着している電鋳液を洗い流し、さらに拭き取って乾燥させた状態で剥離することができる。これによりスタンパの表面が乾燥し、レジスト残渣以外には何も存在しない清浄な状態で剥離することができるため、液じみなどによるスタンパの表面汚染を防止して、高品質なスタンパを提供できる。
【００２９】
水洗、乾燥した後、酸素プラズマアッシングにより、スタンパの導電化膜上に付着しているレジスト残渣を除去する。たとえば、チャンバーに１００ｓｃｃｍの流量で酸素ガスを導入してチャンバー圧を４Ｐａに調整し、１００Ｗのパワーで酸素プラズマアッシングを１５分間行う。酸素プラズマアッシングによりレジスト残渣を除去できるばかりではなく、パターン表面を酸化皮膜で覆うことができ、これはその後の複製工程で離型層として機能する。
【００３０】
得られたスタンパをファザースタンパとし、これを上記のレジスト原盤と同様に扱って、Ｎｉ−Ｖ導電化膜成膜、電鋳、剥離、水洗、乾燥、酸素プラズマアッシングを繰り返すことにより、凹凸の反転したマザースタンパを複製する。さらに、このマザースタンパを用いて、凹凸が反転した（つまりファザースタンパと同形状の）サンスタンパを得る。このような方法によって、１枚のファザースタンパから複数枚のマザースタンパ、さらに１枚のマザースタンパから複数枚のサンスタンパを得ることができる。複製の際には、必ずしも導電化膜を設ける必要はないかもしれない。しかし、原盤に相当するスタンパはごく薄いが不導体である酸化皮膜で覆われているため、レジスト原盤からファザースタンパを作製する時と同様の導電化膜を付与することが望ましい。
【００３１】
なお、マザースタンパ複製時にはレジストを用いず、レジスト残渣除去工程もないので、サンスタンパ複製時の離型層としての酸化皮膜を形成するためだけに酸素プラズマアッシングを行えばよい。具体的には、上記と同条件で時間を３分間に短縮して酸素プラズマを照射すればよい。
【００３２】
サンスタンパは、ファザースタンパの形状を再現しているので、ファザースタンパと同様に、射出成形やインプリントなど、所望の基板にパターンを転写させる方法において金型として使用することができる。
【００３３】
得られたファザースタンパまたはサンスタンパを、スピンコーターを用い１００ｒｐｍで回転させながら、保護膜溶液であるＳＩＬＩＴＥＣＴ−II（トライレイナーインターナショナル社製）を塗布した後、５００ｒｐｍで２秒間回転させて一様な膜にする。保護膜を塗布したスタンパを６０℃のホットプレート上に置き、１５分間乾燥させる。
【００３４】
従来のＮｉスタンパは、保護膜に含まれているＣｌ（塩素）成分によって表面が腐食されやすい。これに対して、表面に３原子％未満のＶを含有するＮｉ−Ｖ表面層が形成されている実施形態に係るスタンパは、Ｃｌに対する腐食耐性に優れている。
【００３５】
保護膜を乾燥させた後、必要に応じて裏面研磨を行って電鋳面を平坦化し、所望のサイズにトリミングする。こうして得られたスタンパを、磁気ディスクなどの情報記録媒体をインプリント法により製造するための金型として使用することができる。
【００３６】
実施形態のスタンパでは、表面層を形成するＮｉ−Ｖ合金に含まれるＶの含有率が低く、表面層がＮｉスタンパ本体に類似した性質を有するので、スタンパ本体と表面層との融合性に優れている。このため、このスタンパを、射出成形やインプリントなどによってパターンを大量複製するために使用しても、スタンパ本体と表面層とが剥離することなく、高品質な形状を有する情報記録媒体を継続的に製造することができる。これに対して、たとえば反磁性体であるＶの含有量が約８原子％であるＮｉ−Ｖ合金からなる表面層を有するスタンパでは、表面層の性質がＮｉスタンパ本体とは異なってくるため、スタンパ本体と表面層との融合性が悪化するおそれがある。
【００３７】
上述したように、Ｎｉ−１ａｔ％Ｖのスパッタリングターゲットを使用して得られたスタンパ試料について、二次イオン質量分析計（Secondary Ionization Mass Spectrometer: SIMS）を用い、表面から深さ方向に組成の分析を行った。図２にＳＩＭＳによる実施形態に係るスタンパ試料の測定結果（デプスプロファイル）を示す。
【００３８】
図２から以下のことがわかる。Ｖが検出されるのは、導電化膜の厚さに一致する、約２０ｎｍの深さまでであることがわかる。なお、スタンパ最表面には保護膜に含まれる離型材成分が僅かに残留しているように見え、その最表面に下にＮｉ−Ｖ表面層が存在する。Ｎｉ−Ｖ表面層は、表層付近ではＮｉリッチであり、深さ方向に向かってＶリッチになっている。これは、導電化膜を成膜するためのスパッタリング条件に依存した結果であり、スパッタリングの初期にＮｉ−Ｖ合金からなるターゲット中のＮｉ成分が主にスパッタされ、その後にＶ成分がスパッタされたものと考えられる。
【００３９】
次に、Ｎｉ−１ａｔ％Ｖのスパッタリングターゲットを使用して、上記と同じ条件で成膜したスパッタ膜について、誘導結合プラズマ発光分光分析計（inductively coupled plasma atomic emission spectrometer: ICP-AES）を用いて組成の定量分析を行った。Ｎｉ＝９９．０（ａｔ％）、Ｖ＝０．９８（ａｔ％）という結果が得られ、ターゲットの組成とほぼ等しいことがわかった。
【００４０】
また、Ｎｉ−１ａｔ％Ｖのスパッタリングターゲットを使用して成膜した表面層（導電化膜）とＮｉスタンパ本体とを有する実施形態のスタンパについて、非描画部（ミラー部）の表面粗さＲａをＡＦＭ（原子間力顕微鏡）により測定した。その結果、実施形態のスタンパでは、非描画部の表面粗さＲａは０．８ｎｍであり、基板のＲａ値である０．３ｎｍに近い値であった。
【００４１】
一方、Ｎｉ表面層とＮｉスタンパ本体とを有する従来のスタンパでは、非描画部で表面粗さＲａは１．２ｎｍであった。
【００４２】
比較のために、Ｎｉ−８ａｔ％Ｖ（７重量％Ｖ）の表面層とＮｉスタンパ本体とを有するスタンパを製造したところ、非描画部で表面粗さＲａは２．２ｎｍであり、従来のスタンパのＲａ値（１．２ｎｍ）の２倍近い値であった。
【００４３】
以上の結果に基づいて、図３にスタンパの表面層（導電化膜）のＶ含有量（ａｔ％）と、スタンパの非描画部の表面粗さＲａ（ｎｍ）との関係を示す。図３から、スタンパの表面層（導電化膜）のＶ含有量が３原子％未満であれば、非描画部の表面粗さＲａが従来のスタンパのＲａ値（１．２ｎｍ）より小さくなることがわかる。特に、スタンパの表面層（導電化膜）のＶ含有量が１〜２ａｔ％ではＲａ値が１ｎｍ以下となり、遮光検査での非描画部の白濁がなくなるために、尚良い。
【００４４】
以上、本発明を実施形態に基づいて説明したが、本発明はこれらの実施形態に限定されず、特許請求の範囲に記載の発明の要旨の範疇において様々に変更可能である。また、本発明は、その要旨を逸脱しない範囲で種々変形して実施することができる。さらに、上記実施形態に開示されている複数の構成要素を適宜組み合わせることにより種々の発明を構成できる。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施形態に係るスタンパの製造方法を説明するための断面図。
【図２】ＳＩＭＳによる実施形態に係るスタンパ試料の測定結果（デプスプロファイル）を示す図。
【図３】スタンパの表面層のＶ含有量と、スタンパの非描画部の表面粗さＲａとの関係を示す図。
【符号の説明】
【００４６】
１０…原盤、１１…原盤基板、１２…レジスト層、３０…Ｎｉ−Ｖ導電化膜、５０…電鋳層。
【図１】
2008192250.tif 000003
【図２】
2008192250.tif 000004
【図３】
2008192250.tif 000005