(57)【要約】【課題】本発明は、サーマルヘッド基板の位置に対して温度勾配が平坦となり印刷むらの発生を低減できるサーマルヘッド駆動回路及びそれを用いたプリンタを提供することを目的とする。【解決手段】１ラインを印刷するＭ個のサーマルヘッド３２１〜３２２Ｎを駆動するサーマルヘッド駆動回路において、Ｍ個のサーマルヘッドに供給する印刷データそれぞれに対する遅延時間を異ならせる遅延手段２３を有し、遅延時間は、奇数番目のサーマルヘッドに対してはＭの値が増加するほど増大又は減少し、偶数番目のサーマルヘッドに対してはＭの値が増加するほど減少又は増大する設定とした。【選択図】図１
2008207357.tif 000002
【特許請求の範囲】
【請求項１】
１ラインを印刷するＭ個のサーマルヘッドを駆動するサーマルヘッド駆動回路において、
前記Ｍ個のサーマルヘッドに供給する印刷データそれぞれに対する遅延時間を異ならせる遅延手段を有し、
前記遅延時間は、奇数番目のサーマルヘッドに対してはＭの値が増加するほど増大又は減少し、偶数番目のサーマルヘッドに対してはＭの値が増加するほど減少又は増大する設定とした
ことを特徴とするサーマルヘッド駆動回路。
【請求項２】
請求項１記載のサーマルヘッド駆動回路において、
前記遅延手段は、前記Ｍ個のサーマルヘッドを複数グループに分け、各グループで奇数番目のサーマルヘッドに対しＭの値が増加するほど増大又は減少する遅延量を設定し、前記各グループで偶数番目のサーマルヘッドに対しＭの値が増加するほど減少又は増大する遅延量を設定した
ことを特徴とするサーマルヘッド駆動回路。
【請求項３】
請求項１記載のサーマルヘッド駆動回路において、
前記遅延手段は、前記Ｍ個の印刷データを供給されるＭ個の論理積回路と、
ラッチ信号を順次遅延して奇数番目の論理積回路に供給する縦続接続された複数の遅延素子と、
前記ラッチ信号を順次遅延して偶数番目の論理積回路に供給する縦続接続された複数の遅延素子とを有し、
前記Ｍ個の論理積回路の出力する印刷データを前記Ｍ個のサーマルヘッドに供給することを特徴とするサーマルヘッド駆動回路。
【請求項４】
請求項１乃至３のいずれか１項記載のサーマルヘッド駆動回路とＭ個のサーマルヘッドを複数一列に並べて配設されたことを特徴とするプリンタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サーマルヘッド駆動回路及びそれを用いたプリンタに関し、パラレルの印刷データで複数のサーマルヘッドを駆動するサーマルヘッド駆動回路及びそれを用いたプリンタに関する。
【背景技術】
【０００２】
従来から、電流を流すと発熱するサーマルヘッドをライン状に並べ、サーマルヘッド毎に設けられた駆動回路から個々のサーマルヘッドに電流を流すことで、感熱紙のインクを熱溶解して印刷することが行われている。
【０００３】
図８は、従来のサーマルヘッド駆動回路の一例の回路構成図を示す。同図中、駆動回路１は半導体集積回路化されており、シリアル／パラレル変換部２と、遅延ラッチ部３と、出力部４とより構成されている。
【０００４】
入力端子５からは印刷データがシリアルに入力され、シリアル／パラレル変換部２に供給される。シリアル／パラレル変換部２は上記印刷データを入力端子６から入力されるクロックＣＬＫによりシフトしてｎビットパラレルに出力する。パラレル出力される印刷データの各ビットは遅延ラッチ部３のアンド回路７１〜７２Ｎに供給される。
【０００５】
遅延ラッチ部３には入力端子８から上記印刷データのシリアル／パラレル変換終了に同期して値１のラッチ信号が入力される。遅延ラッチ部３のアンド回路７１〜７２Ｎには端子８から入力された値１のラッチ信号及びこれを縦続接続された遅延素子９１〜９２Ｎ−１で順次遅延した信号が供給されており、アンド回路７１〜７２Ｎは入力端子８又は遅延素子９１〜９２Ｎ−１から供給される値１のラッチ信号で印刷データの各ビットをラッチして出力ＦＥＴ（電界効果トランジスタ）１０１〜１０２Ｎに供給する。
【０００６】
出力部４の出力ＦＥＴ１０１〜１０２Ｎはソースを接地され、ドレインを出力端子１１１〜１１２Ｎに接続されている。出力端子１１１〜１１２Ｎは負荷としてのサーマルヘッド１２１〜１２２Ｎの一端が接続され、サーマルヘッド１２１〜１２２Ｎの他端は電源１３に接続されている。サーマルヘッド１２１〜１２２Ｎは一つのサーマルヘッド基板１４上に一列に並べて配設されている。
【０００７】
出力ＦＥＴ１０１〜１０２Ｎは印刷データの各ビットに応じてオンし、オンした出力ＦＥＴに対応するサーマルヘッドに電源１３より電流が流れ、サーマルヘッドが発熱して感熱紙に印刷が行われる。
【０００８】
なお、特許文献１には、サーマルヘッドの駆動回路を複数のグループにグループ分けし、２段目以降のグループの駆動回路の前段にストローブ信号を遅延する遅延回路を設けることが記載されている。
【特許文献１】特開２０００−２４６９３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
プリンタ内においては、図８に示す駆動回路１とサーマルヘッド基板１４は、複数隣接して設けられ各サーマルヘッド基板１４のサーマルヘッドが一列に並ぶように配置されている。
【００１０】
この場合、各サーマルヘッド駆動回路は、出力端子１１１側から出力端子１１２Ｎ側に向けて順に印刷データの各ビットを出力するため、最初に発熱するサーマルヘッド１２１側から最後に発熱するサーマルヘッド１２２Ｎ側に向けてサーマルヘッド基板１４を熱が伝導する。このため、プリンタ内の隣接するサーマルヘッド基板１４においては図９に示すような温度分布となり、特に、サーマルヘッド基板１４の境目で温度勾配が不連続となって印刷むらが発生するという問題があった。
【００１１】
本発明は、上記の点に鑑みなされたもので、サーマルヘッド基板の位置に対して温度勾配が平坦となり印刷むらの発生を低減できるサーマルヘッド駆動回路及びそれを用いたプリンタを提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の一実施態様によるサーマルヘッド駆動回路は、１ラインを印刷するＭ個のサーマルヘッド（３２１〜３２２Ｎ）を駆動するサーマルヘッド駆動回路において、
前記Ｍ個のサーマルヘッド（３２１〜３２２Ｎ）に供給する印刷データそれぞれに対する遅延時間を異ならせる遅延手段（２３）を有し、
前記遅延時間は、奇数番目のサーマルヘッドに対してはＭの値が増加するほど増大又は減少し、偶数番目のサーマルヘッドに対してはＭの値が増加するほど減少又は増大する設定としたことにより、サーマルヘッド基板の位置に対して温度勾配が平坦となり印刷むらの発生を低減できる。
【００１３】
前記サーマルヘッド駆動回路において、
前記遅延手段（２３）は、前記Ｍ個のサーマルヘッドを複数グループに分け、各グループで奇数番目のサーマルヘッドに対しＭの値が増加するほど増大又は減少する遅延量を設定し、前記各グループで偶数番目のサーマルヘッドに対しＭの値が増加するほど減少又は増大する遅延量を設定した構成とすることができる。
【００１４】
前記サーマルヘッド駆動回路において、
前記遅延手段（２３）は、前記Ｍ個の印刷データを供給されるＭ個の論理積回路（２７１〜２７２Ｎ）と、
ラッチ信号を順次遅延して奇数番目の論理積回路に供給する縦続接続された複数の遅延素子（２９１〜２９Ｎ−１）と、
前記ラッチ信号を順次遅延して偶数番目の論理積回路に供給する縦続接続された複数の遅延素子（２９Ｎ〜２９２Ｎ−１）とを有し、
前記Ｍ個の論理積回路（２７１〜２７２Ｎ）の出力する印刷データを前記Ｍ個のサーマルヘッド（３２１〜３２２Ｎ）に供給する構成とすることができる。
【００１５】
本発明の一実施態様によるプリンタは、前記サーマルヘッド駆動回路（２０Ａ，２０Ｂ，２０Ｃ）とＭ個のサーマルヘッド（３２１〜３２２Ｎ）を複数一列に並べて配設されたことにより、印刷むらの発生を低減できる。
【００１６】
なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例にすぎず、図示の態様に限定されるものではない。
【発明の効果】
【００１７】
本発明によれば、サーマルヘッド基板の位置に対して温度勾配が平坦となり印刷むらの発生を低減することができる。
【発明を実施するための最良の形態】
【００１８】
＜サーマルヘッド駆動回路の一実施形態＞
図１は、本発明のサーマルヘッド駆動回路の一実施形態の回路構成図を示す。同図中、サーマルヘッド駆動回路２０は半導体集積回路化されており、シリアル／パラレル変換部２２と、遅延ラッチ部２３と、出力部２４とより構成されている。入力端子２５からは印刷データがシリアルに入力され、シリアル／パラレル変換部２２に供給される。
【００１９】
シリアル／パラレル変換部２２は上記印刷データを入力端子２６から入力されるクロックＣＬＫによりシフトしてＭ（例えばＭ＝２Ｎ＝１４４）ビットパラレルに出力する。パラレル出力される印刷データの各ビットは遅延ラッチ部２３のアンド回路２７１〜２７２Ｎそれぞれに供給される。
【００２０】
遅延ラッチ部２３には入力端子２８から上記印刷データのシリアル／パラレル変換終了に同期して所定期間だけ値１のラッチ信号が入力され、１番目の遅延素子２９１で遅延されたのち二分岐され、一方は縦続接続された遅延素子２９２〜２９Ｎ−１で順次遅延されて奇数番目のアンド回路２７３〜２７２Ｎ−１それぞれに供給される。他方は２Ｎ番目のアンド回路２７２Ｎに供給されると共に、縦続接続された遅延素子２９Ｎ〜２９２Ｎ−１で遅延されて偶数番目のアンド回路２７２Ｎ−２〜２７２それぞれに供給される。なお、遅延素子２９１，２９２の遅延量をＤ（Ｄは例えば数１０〜数１００ｎｓｅｃ）とすると、遅延素子２９３〜２９２Ｎ−２それぞれの遅延量は２Ｄである。図７（Ａ）〜（Ｄ）にアンド回路２７１〜２７４それぞれに供給されるラッチ信号の波形を示す。
【００２１】
アンド回路２７１〜２７２Ｎは入力端子２８又は遅延素子２９１〜２９２Ｎから供給される値１のラッチ信号で印刷データの各ビットをラッチして、一列に並べて配設されたｎチャネルＭＯＳ−ＦＥＴである出力ＦＥＴ３０１〜３０２Ｎに供給する。
【００２２】
出力部２４の出力ＦＥＴ３０１〜３０２Ｎはソースを接地され、ドレインを出力端子３１１〜３１２Ｎに接続されている。一列に並べて配設された出力端子３１１〜３１２Ｎは負荷としてのサーマルヘッド３２１〜３２２Ｎの一端が接続され、サーマルヘッド３２１〜３２２Ｎの他端は電源３３に接続されている。Ｍ個のサーマルヘッド３２１〜３２２Ｎは一つのサーマルヘッド基板３４上に一列に並べて配設されている。
【００２３】
出力ＦＥＴ３０１〜３０２Ｎは印刷データの各ビットの値（例えば値１）に応じてオンし、オンした出力ＦＥＴに対応するサーマルヘッドに電源３３より電流が流れ、サーマルヘッドが発熱して感熱紙に印刷が行われる。
【００２４】
この実施形態では、サーマルヘッド駆動回路２０は、奇数番目の出力端子では出力端子３１１側から出力端子３１２Ｎ−１側に向けて順に印刷データの各ビットを出力し、偶数番目の出力端子では出力端子３１２Ｎ側から出力端子３１２側に向けて順に印刷データの各ビットを出力する。
【００２５】
このため、奇数番目では最初に発熱するサーマルヘッド３２１側から最後に発熱するサーマルヘッド３２２Ｎ−１側に向けてサーマルヘッド基板３４を熱が伝導し、偶数番目では最初に発熱するサーマルヘッド３２２Ｎ側から最後に発熱するサーマルヘッド３２２側に向けてサーマルヘッド基板３４を熱が伝導することになる。
【００２６】
図２に、サーマルヘッド基板３４のサーマルヘッド位置（１〜２Ｎ）における奇数番目のサーマルヘッド３２１〜３２２Ｎ−１による温度分布を実線で示し、偶数番目のサーマルヘッド３２２〜３２２Ｎによるサーマルヘッド基板３４での温度分布を破線で示す。このように、奇数番目のサーマルヘッド３２１〜３２２Ｎ−１による温度分布と偶数番目のサーマルヘッド３２２〜３２２Ｎによる温度分布とは傾きが互いに逆となり、全てのサーマルヘッド３２１〜３２２Ｎによる温度分布は互いに逆の傾きを持つ温度分布が相殺し、図２に一点鎖線で示すようにほぼ平坦となる。
【００２７】
なお、上記実施形態では、２Ｎビットパラレルの印刷データのうち奇数番目のビットに対し番号が増加するほど増大する遅延量を設定し、偶数番目のビットに対し番号が増加するほど減少する遅延量を設定しているが、奇数番目のビットに対し番号が増加するほど減少する遅延量を設定し、偶数番目のビットに対し番号が増加するほど増加する遅延量を設定する構成としてもよい。
【００２８】
＜プリンタの構成＞
図３は、本発明のサーマルヘッド駆動回路を用いたプリンタの一実施形態のブロック図を示す。同図中、サーマルヘッド駆動回路２０Ａ，２０Ｂ，２０Ｃそれぞれは図１に示すサーマルヘッド駆動回路２０と同一構成であり、それぞれにはサーマルヘッド基板３４に配設されたサーマルヘッド３２１〜３２２Ｎが接続されている。サーマルヘッド駆動回路２０Ａ，２０Ｂ，２０Ｃそれぞれは隣接して設けられ各サーマルヘッド駆動回路２０Ａ，２０Ｂ，２０Ｃに接続されるサーマルヘッド３２１〜３２２Ｎが一列に並ぶようにサーマルヘッド基板３４Ａ，３４Ｂ，３４Ｃが配置されている。
【００２９】
この場合、各サーマルヘッド駆動回路２０Ａ，２０Ｂ，２０Ｃに接続されるサーマルヘッド基板３４Ａ，３４Ｂ，３４Ｃのサーマルヘッド３２１〜３２２Ｎそれぞれが図２に一点鎖線で示すようにほぼ平坦な温度分布を持つため、各サーマルヘッドのサーマルヘッド基板３４の境目で温度勾配がほぼ連続となり、印刷むらの発生を大幅に低減することができる。
【００３０】
＜サーマルヘッド駆動回路の変形例＞
図１に示すサーマルヘッド駆動回路では、図４に出力順序を番号で示すように、例えば１４４ビット分の出力端子３１１〜３１１４４を１つのグループとし、このグループ内で奇数番目の出力端子では出力端子３１１側から出力端子３１１４３側に向けて順に印刷データの各ビットを出力し、偶数番目の出力端子では出力端子３１１４４側から出力端子３１２側に向けて順に印刷データの各ビットを出力するようにしている。
【００３１】
この実施形態の第１変形例として図５に出力順序を番号で示すように、１４４ビット分の出力端子３１１〜３１１４４を２つのグループ３１１〜３１７２，３１７３〜３１１４４に分け、第１グループ内で奇数番目の出力端子では出力端子３１１側から出力端子３１７１側に向けて順に印刷データの各ビットを出力し、偶数番目の出力端子では出力端子３１７２側から出力端子３１２側に向けて順に印刷データの各ビットを出力し、第２グループ内で奇数番目の出力端子では出力端子３１７３側から出力端子３１１４３側に向けて順に印刷データの各ビットを出力し、偶数番目の出力端子では出力端子３１１４４側から出力端子３１７４側に向けて順に印刷データの各ビットを出力するよう設定しても良い。
【００３２】
更に、第２変形例として図６に出力順序を番号で示すように、１４４ビット分の出力端子３１１〜３１１４４を３つのグループ３１１〜３１４８，３１４９〜３１９６，３１９７〜３１１４４に分け、第１グループ内で奇数番目の出力端子では出力端子３１１側から出力端子３１４７側に向けて順に印刷データの各ビットを出力し、偶数番目の出力端子では出力端子３１７２側から出力端子３１２側に向けて順に印刷データの各ビットを出力し、第２グループ内で奇数番目の出力端子では出力端子３１４９側から出力端子３１９５側に向けて順に印刷データの各ビットを出力し、偶数番目の出力端子では出力端子３１５０側から出力端子３１９６側に向けて順に印刷データの各ビットを出力し、第３グループ内で奇数番目の出力端子では出力端子３１９７側から出力端子３１１４３側に向けて順に印刷データの各ビットを出力し、偶数番目の出力端子では出力端子３１９８側から出力端子３１１４４側に向けて順に印刷データの各ビットを出力するよう設定しても良い。
【００３３】
なお、上記実施形態では正論理で論理積演算を行うためにアンド回路２７１〜２７２Ｎを用いているが、負論理で論理積演算を行う場合にはアンド回路の代りにナンド回路を用いる。
【図面の簡単な説明】
【００３４】
【図１】本発明のサーマルヘッド駆動回路の一実施形態の回路構成図である。
【図２】本発明の複数のサーマルヘッド基板における温度分布を示す図である。
【図３】本発明のサーマルヘッド駆動回路を用いたプリンタの一実施形態のブロック図である。
【図４】本発明の一実施形態のグループ分けと出力端子の出力順序を示す図である。
【図５】本発明の第１変形例のグループ分けと出力端子の出力順序を示す図である。
【図６】本発明の第２変形例のグループ分けと出力端子の出力順序を示す図である。
【図７】アンド回路２７１〜２７４それぞれに供給されるラッチ信号の波形を示す図である。
【図８】従来のサーマルヘッド駆動回路の一例の回路構成図である。
【図９】従来の複数のサーマルヘッド基板における温度分布を示す図である。
【符号の説明】
【００３５】
２０  サーマルヘッド駆動回路
２２  シリアル／パラレル変換部
２３  遅延ラッチ部
２４  出力部
２５，２６，２８  入力端子
２７１〜２７２Ｎ  アンド回路
２９１〜２９２Ｎ−１  遅延素子
３０１〜３０２Ｎ  出力ＦＥＴ
３１１〜３１２Ｎ  出力端子
３２１〜３２２Ｎ  サーマルヘッド
３３  電源
３４  サーマルヘッド基板
【図１】
2008207357.tif 000003
【図２】
2008207357.tif 000004
【図３】
2008207357.tif 000005
【図４】
2008207357.tif 000006
【図５】
2008207357.tif 000007
【図６】
2008207357.tif 000008
【図７】
2008207357.tif 000009
【図８】
2008207357.tif 000010
【図９】
2008207357.tif 000011