(57)【要約】【課題】  ダイナミックに修復可能なメモリに関する方法及びシステムを提供する。【解決手段】  動作中に生じる不良の検出及び修復が可能なメモリ・システムに関するシステム及び方法が開示される。本発明の複数の実施形態は、メモリのメモリ・セルでのエラーを検出するように動作し、そして不良メモリ・セルを置き換えるように動作するメモリ・システムを提供する。より詳しくは、ある実施形態では、メモリのあるアドレスでの不良は、そのメモリの動作中に検出されることができる。このメモリ・セルは、次に冗長メモリ・セルにより置き換えられることができる。不良メモリ・セルを置き換えることによって、そのメモリ・システムは、その不良メモリ・セルに起因する後続のエラーに出会うことなく利用され続けることができる。【選択図】    図２
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【特許請求の範囲】
【請求項１】
ダイナミックに修復可能なメモリ・システムであって、
メモリ・セルの集合を備えるメモリと、
冗長メモリ・セルの集合を備える冗長メモリと、
該メモリ・システムの動作中に該メモリ・セルの集合の第１のメモリ・セルからのデータ中のエラーを検出するように動作する論理回路と、
該第１のメモリ・セルの位置を得るように動作し、そして該位置が該冗長メモリ・セルの集合の第１の冗長メモリ・セルに結び付けられるように該メモリ・システムを設定するように動作するメモリ置換え論理回路と、
を具備することを特徴とする、システム。
【請求項２】
冗長回路ヒューズをさらに具備し、ここにおいて、該メモリ・システムを設定することは、該冗長回路ヒューズを切ることを含むことを特徴とする、請求項１のシステム。
【請求項３】
エラーを検出するように動作する該論理回路は、エラー訂正コード（ＥＣＣ）論理回路であることを特徴とする、請求項２のシステム。
【請求項４】
該ＥＣＣ論理回路は、該エラーが検出されたことを該メモリ置換え論理回路に信号送信するように動作することを特徴とする、請求項３のシステム。
【請求項５】
該位置は、アドレスであることを特徴とする、請求項４のシステム。
【請求項６】
該アドレスがアクセスされたときに該アドレスを記憶するように動作するアドレス・レジスタをさらに備えることを特徴とする、請求項５のシステム。
【請求項７】
該アドレスは、該アドレス・レジスタから得られ、そして該冗長回路ヒューズは、該アドレスを該第１の冗長メモリ・セルに結び付けるために切られることを特徴とする、請求項６のシステム。
【請求項８】
該メモリ置換え論理回路は、記憶部を備え、そして該メモリ置換え論理回路は、以前のエラーが該第１のメモリ・セルで起きたかどうかを判断するように動作することを特徴とする、請求項７のシステム。
【請求項９】
メモリをダイナミックに修復する方法であって、
該メモリの動作中に該メモリの第１のメモリ・セルでのエラーを検出することと、
該第１のメモリ・セルに結び付けられた位置を得ることと、
該位置を参照する後続のアクセスが冗長メモリ・セルをアクセスするように、第１の冗長メモリ・セルを該位置に結び付けることと
を具備することを特徴とする、方法。
【請求項１０】
該第１の冗長メモリ・セルを該位置に結び付けることは、冗長回路ヒューズを切ることを含むことを特徴とする、請求項９の方法。
【請求項１１】
該エラーは、エラー訂正コード（ＥＣＣ）論理回路を使用して検出されることを特徴とする、請求項１０の方法。
【請求項１２】
該ＥＣＣ論理回路は、該エラーが検出されたことをメモリ置換え論理回路に信号送信するように動作することを特徴とする、請求項１１の方法。
【請求項１３】
該位置は、アドレスであることを特徴とする、請求項１２の方法。
【請求項１４】
該第１の冗長メモリ・セルを該位置に結び付けることは、該アドレスを記憶するように動作するアドレス・レジスタをアクセスすることを含むことを特徴とする、請求項１３の方法。
【請求項１５】
該冗長回路ヒューズは、該アドレスを該第１の冗長メモリ・セルに結び付けるために切られることを特徴とする、請求項１４の方法。
【請求項１６】
以前のエラーが該第１のメモリ・セルで起きたかどうかを判断することを含むことを特徴とする、請求項１５の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にメモリ・システムに関する方法及びシステムに係り、そしてより詳しくは、修復可能なメモリ・システムに係る。特に、本発明は、メモリの動作中に検出される不良を考慮することが可能なメモリ・システムに関する。
【背景技術】
【０００２】
近年、先端のコンピュータ・アプリケーションが、ますます複雑になっていきているという理由で、より速いコンピュータ処理データ・スループットに対する飽くなき要求が継続している。この複雑さは、マクロプロセシング・システムについての増加し続ける要求を比例して提起する。したがって、これらのマイクロプロセッサ・システムは、命令の実行を高速化するように意図したハードウェア機能を持つように設計されてきている。
【０００３】
そのような機能の一例は、これらのマイクロプロセッサ・システムとともに利用されるメモリ・アレイである。これらのメモリは、小さくなったマージン（例えば、タイミング・マージン、温度マージン、等）の使用を通してますます急速に成長してきており、そして新たな製造技術の出現とともに、特定の領域内のメモリ・ゲート数は、急激に増加している。しかしながら、メモリにおけるこれらの間断のない改善とともに、それに見合った問題の集合が生じている。
【０００４】
これらの問題のうちの１つは、メモリ（例えば、メモリ・アレイ）内部のメモリ・セル（例えば、複数のビット）の不良である。メモリがさらに密になりそしてマージンがますます狭くなるにつれて、メモリ・セルの不良も、同様に増加する。これらの不良は、製造中のメモリ回路の歩留りを低下させることがある。メモリ回路の歩留りの低下に対処するために、冗長メモリの概念が開発された。簡単に述べると、冗長メモリ・セルは、テスティング・プロセスにおいて検出される不良メモリ・セルを置き換えるために使用されることができる。より詳しくは、メモリ回路（例えば、メモリ・チップ又はウェハ）は、メモリと冗長メモリとを含むように設計される。後続のテスティング・プロセスのあいだに、不良がメモリのセル（例えば、１ビット、１／４ワード、１／２ワード、ワード、２ワード、任意のアドレス可能なメモリのサイズ、等）の中に検出されると、メモリのそのセルは、冗長メモリのセルで置き換えられることができる。言い換えると、メモリ回路が利用されるときに、メモリのそのセルへのいかなるアクセスも、そのメモリ・セルを置き換えた冗長メモリのセルを代わりにアクセスする。このようにして、製造中にそしてテスティング・プロセス中に検出される不良は、検出されることができ、そしてメモリ回路を廃棄する必要なく知らせることが可能であり、歩留りを改善する。
【０００５】
しかしながら、これらのメモリの動作中では、さらなるエラーが様々な理由のために生じることがある。これらの不良は、負バイアス温度不安定性（ＮＢＴＩ：Negative Bias Temperature Instability）又はホット・キャリア注入（ＨＣＩ：Hot Carrier Injection）を含む多数の原因の全体から生じることがあり、そして（例えば、メモリ回路の動作中に生じる）これらのエラーの数と位置は、個々のメモリ回路の利用に基づいて広く変化することがある。そのように、冗長メモリの使用を通して製造プロセスにおいてこれらの不良を検出すること、予測すること、又は知ることは、不可能でないとしても困難である。
【０００６】
これらの動作不良に対処するために、エラー訂正コード（ＥＣＣ：Error Correcting Code）が、メモリ回路の動作中に利用されることができる。しかしながら、ＥＣＣ論理回路を使用してさえも、例えば、もしＥＣＣがそれに対して設計されているしきい値（ビット数、連続する複数ビット数、等）を不良の数が超える場合に、全ての不良が訂正されるとは限らない。これらの動作上のエラーを知るために、そのようなわけで、メモリ回路のマージンは、これらの可能性のある不良を知るために又は減少させるために、作り込まれる許容範囲を有するマージンを用いて設計されることができる。例えば、メモリ・ゲートのタイミング・マージンを増加させることにより、メモリ回路の動作中にＨＣＩのＮＢＴＩに起因するエラーの数を、減少させることができる。これらのマージンの拡大はメモリ回路を遅くさせるだけではなく、それに加えて製造プロセスに由来するこれらのメモリ回路の歩留りを減少させる結果になることがある。
【０００７】
そのように、そのメモリの動作中に生じるメモリの不良を知ること、又は修復することが可能であること（例えば、ダイナミックに修復可能なメモリ）が望まれ、その結果、メモリ回路のマージンが、さらに小さくされることができ、そしてメモリ回路の製造歩留りを同時に向上させながらメモリ回路の速度のそれに見合った増加が実現される。本明細書中に示された本発明のシステム及び方法の複数の実施形態が目指すものは、他のものの中で、これらの目的及び必要性に対するものである。
【発明の開示】
【課題を解決するための手段】
【０００８】
動作中に生じる不良の検出及び修復が可能なメモリ・システムに関するシステム及び方法が開示される。本発明の複数の実施形態は、メモリのメモリ・セルでのエラーを検出するように動作し、そして不良メモリ・セルを置き換えるように動作するメモリ・システムを提供する。より詳しくは、ある実施形態では、メモリのあるアドレスでの不良は、そのメモリの動作中に検出されることができる。このメモリ・セルは、次に、冗長メモリ・セルにより置き換えられることができる。不良メモリ・セルを置き換えることによって、そのメモリ・システムは、その不良メモリ・セルに起因するその後のエラーに出会うことなく利用され続けることができる。
【０００９】
１つの実施形態では、メモリのセル中のエラーは、そのメモリの動作中に検出されることができ、そメモリ・セルの位置が決定され、そしてそのメモリのセルは冗長メモリのセルを用いて置き換えられる。
【００１０】
１つの実施形態では、メモリは、メモリ・セルの集合を備え、冗長メモリは、冗長メモリ・セルの集合を備え、そして該メモリ・セルの集合中のエラーを検出するように動作する論理回路、及び該セルの該位置を得ることができそして該位置を該冗長メモリ・セルの集合のある冗長メモリ・セルと結び付けることができるメモリ置換え論理回路がある。
【００１１】
別の実施形態では、ＥＣＣ論理回路は、該エラーを検出することができる。
【００１２】
別の実施形態では、該結び付けは、冗長回路ヒューズを使用して実現されることができる。
【００１３】
本発明の複数の実施形態は、メモリ中の不良がダイナミックに知られ、そして修復されることができる技術的利点を提供することができる。この能力は、順に、そのようなメモリの製造プロセスの歩留りを結果として向上させることができ、一方で、同時にマージン（例えば、タイミング、電圧、等）を小さくすることが可能であり、結果としてより早くそしてより強いメモリ・システムをもたらす。
【００１４】
本発明のこれらの態様そしてその他の態様は、下記の説明及び添付した図面とともに考察されるときに、さらによく認識されそして理解されるであろう。下記の記載は、本発明の様々な実施形態及びその数多くの具体的な詳細を示しつつ、限定ではなくそして例示として与えられる。多くの置き換え、変形、追加、又は再配置が、本発明の範囲内で行われることができ、そして本発明は、全てのそのような置き換え、変形、追加、又は再配置を含む。
【発明を実施するための最良の形態】
【００１５】
本明細書に添付されそしてその一部を形成する図面は、本発明のある種の態様を図示するために含まれる。本発明のより明確な概念、及び本発明を用いて提供されるシステムの構成要素と動作の明確な概念は、図面に説明される具体例の、そしてそれゆえ非限定的な、実施形態を参照することによってさらに容易に明確になるであろう、図面では同じ参照番号は、同じ構成要素を示す。図面中に例示された特徴は、必ずしも一定の縮尺で描かれる必要はないことに注意する。
【００１６】
本発明及びその様々な特徴と利点の詳細は、非限定的な実施形態を参照してさらに十分に説明され、その実施形態は添付された図面に例示され、そして以下の説明に詳しく述べられている。周知の出発材料、処理技術、構成要素及び装置の説明は、細部にわたって本発明を不必要に不明瞭にしないために省略される。しかしながら、詳細な発明及び具体的な例が、本発明の好ましい実施形態を開示しつつ、限定するためではなく例示としてのみ与えられることを、知識のある専門家は、理解するはずである。基盤となる発明の（複数の）概念の範囲内の様々な置き換え、変形、追加、又は再配置は、本明細書を読んだ後で当業者に明白になるであろう。
【００１７】
参照は、ここで本発明の具体例の実施形態に対して詳細に行われ、その複数の例が添付した図面に例示されている。可能なときは何処でも、同じ参照番号が、図面全体を通して使用され、同じ又は類似の部品（要素）を参照する。
【００１８】
ここで、動作中に生じる不良を検出しそして修復することが可能な（例えば、ダイナミックに修復可能な）メモリ・システムに関するシステム及び方法に、注意が向けられる。本発明の複数の実施形態は、メモリのメモリ・セルでの不良（例えば、エラー）を検出し、そして不良メモリ・セルを置き換えるように動作するメモリ・システムを提供する。より詳しくは、メモリのあるアドレスでの不良は、そのメモリの動作中に検出されることができる。このメモリ・セルは、その後冗長メモリ・セル（例えば、冗長メモリのセル）により置き換えられることができる。不良メモリ・セルを置き換えることにより、そのメモリ・システムは、その不良メモリ・セルに起因するその後のエラーに出会うことなく利用され続けることができる。
【００１９】
図１は、不良メモリ・セルを検出しそして置き換えるための正にそのような方法のフロー図の１つの実施形態を図示する。ステップ１１０において、メモリ・セル中の不良（例えば、エラーが生じた場所のセル）が、メモリの動作中に検出され、そして不良メモリ・セルの位置がステップ１２０において得られる。ステップ１１０において不良が検出された場所のメモリ・セルは、次に、ステップ１２０において得られた位置を使用してステップ１３０において置き換えられることができる（例えば、動作メモリ・セルに割り当てられたメモリ・セルに対応するアドレスにアクセスする）。
【００２０】
より詳しくは、１つの実施形態では、メモリの動作中に、不良がステップ１１０においてあるメモリ・セル中に検出されることがある。この不良は、専用の論理回路によって又はそのメモリとともに使用するエラー訂正コード（ＥＣＣ）論理回路によって検出されることができる。そのように、ＥＣＣ論理回路が１つのメモリ・セルから読み出したデータ中にビット・エラーを検出する場合に、そのメモリ・セルは、不良として検出されることができる。多くのケースでは、ＥＣＣ論理回路は、メモリ・セルの１又は複数のビット中で生じるエラーを訂正するように動作することができる。その結果、ある実施形態では、メモリ・セルは、ＥＣＣにより検出されるビット・エラーの数がしきい値レベルを超える場合に、不良として検出されることがある、又は不良と見なされることがあり、そこでは、ＥＣＣ論理回路は、そのしきい値レベルに等しい数のビット・エラー又はそれより少ない数のビット・エラーを訂正するように動作する。ＥＣＣの様々な実施形態が、異なる制限及び設計値を有し、そして、本発明の個々の実施形態とともに使用されるＥＣＣ論理回路のタイプに依存する多種多様な異なる基準にしたがって不良として（例えば、エラーを有するとして）、そのメモリ・セルは検出されることができる。
【００２１】
しかしながら、ステップ１１０においてメモリ・セルが不良として一旦検出されると、不良メモリ・セルの位置は、ステップ１２０において得られることができる。ＥＣＣ論理回路は、メモリ・セルから読み出されたデータが１又は複数のビット・エラーを有することを検出するように動作できるだけであるので、１つの実施形態では、そのメモリ・セルに対応するアドレスは、そのメモリ・セルがアクセスされたときにアドレス・レジスタ中に書き込まれることができる。このアドレス・レジスタは、メモリ・システムの一部であることもそうでないこともあり得る、そして例えば、そのメモリを利用している関係する論理回路のレジスタであり得る。そのように、不良が生じたことを（例えば、そのメモリ・セルから読み出したデータ中に検出されるビット・エラーの数がしきい値レベルを超えることを）ＥＣＣ論理回路が検出するときに、その不良が検出された場所のメモリ・セルの位置は（例えば、不良がメモリ・セル中で検出されたときにアクセスされる位置は）、このアドレス・レジスタから読み出すことによって得られることができる。
【００２２】
ステップ１２０において得られた不良メモリ・セルの位置（例えば、アクセスされようとしている位置）を使用して、不良メモリ・セルは、ステップ１３０のように置き換えられることができる。１つの実施形態では、この置き換えは、その不良メモリ・セルを冗長メモリのセルで置き換えるために（例えば、そのアドレスへのアクセスが、不良メモリ・セルの代わりに冗長メモリ・セルをアクセスするように）ステップ１２０で得られたアドレスを使用することによって実現されることができる。より詳しくは、この置き換えは、ステップ１２０で得られたアドレスを使用して冗長メモリに対するヒューズを設定することにより実行されることができる。特に、１つの実施形態では、冗長回路ヒューズは、そのアドレスを冗長メモリ・セルに結びつけるように、ステップ１２０で得られたアドレスを使用して焼き切られる又は切られることができ、その結果、そのアドレスへのアクセスは、不良メモリ・セルの代わりにつなげられた冗長メモリ・セルをアクセスし、その不良メモリ・セルを冗長メモリ・セルで置き換えることができる。
【００２３】
冗長回路ヒューズは、１つの実施形態では、あるしきい値電圧（又はそれより高い電圧）を印加することによりこれらのヒューズが焼き切られる又は切られるようなｅ−ヒューズであり得る。そのように、ステップ１２０において得られたアドレスを使用して、冗長回路ヒューズは、そのヒューズに少なくともしきい値電圧レベルを印加することによって焼き切られることができ、そのためそのアドレスへのアクセスは、不良メモリ・セルの代わりに冗長メモリのセルをアクセスする。不良メモリ・セルの置き換えに関連して、メモリ・システムへのアクセスは、時間のある期間のあいだ臨時に一時停止されることもされないこともあり、その時間はその不良メモリ・セルが置き換えられる（例えば、そのアドレスへのアクセスが冗長メモリ・セルをアクセスするように冗長回路ヒューズが焼き切られる）ことを可能にするために十分である。置き換えは、メモリ・システムがそのメモリ・システムへのアクセスの一時停止なしにアイドルであるときに、同様に起きることがある、又はメモリ・システムの動作を実行させることなく行われることがある。メモリ・セルの置き換えの詳細は、利用される本発明の個々の実施形態に応じて、そして個々の実施形態がそれを用いて利用される対応する（複数の）システム（例えば、動作中にそのメモリ・システムを利用することができる関係する論理回路）に応じて変化する。
【００２４】
本発明のシステム及び方法は、具体的な実施形態を参照してより良く理解されるであろう。その目的のために、図２は、ダイナミックに修復可能なメモリのためのシステムの１つの実施形態のブロック図を図示する。メモリ・システム２００は、メモリ２１０（例えば、メモリ・セルのアレイ）、冗長メモリ２２０、冗長回路ヒューズ２２２、制御論理回路２２０’、アドレス・レジスタ２４０、ＥＣＣ２６０及びメモリ置換え論理回路２５０を含むことができる。動作中に、関係する論理回路（例えば、メモリ・システム２００を利用する論理回路（図示されず））は、アドレス入力２３０においてアクセスされるべきアドレスをそして関係する制御情報を制御論理回路２２０’に与えることによってメモリ・システム２００をアクセスすることができる。アクセスされたアドレスは、アドレス・レジスタ２４０中に記憶されることができ、そしてそのアドレスにより参照されるメモリ・セル（冗長回路ヒューズ２２２の状態に応じてメモリ２１０又はメモリ２２０のセルである）は、制御情報にしたがって次にアクセスされることができる。
【００２５】
メモリ２１０からあるメモリ・セルが読み出されるとき、そのメモリ・セルから読み出されるビットの集合は、ＥＣＣ論理回路２６０に与えられることができ、それは（例えば、チェック・ビット・メモリ・アレイ（図示されず）を使用して）ビットのその集合がエラーを含むかどうかを判断することができ、そして可能であれば、そのエラーを訂正することができる。そのビットの集合中のエラーの数が（上記のように）しきい値レベルを超える場合に、ＥＣＣ論理回路２６０は、メモリ・セル不良が生じたことをメモリ置換え論理回路２５０に知らせることができる。メモリ置換え論理回路２５０は、次に、アドレス・レジスタ２４０から不良メモリ・セルのアドレス（例えば、ＥＣＣ論理回路２６０に不良メモリ・セルを知らせるようにさせたビットの集合を生成したアクセスされたアドレス）を得ることができ、そしてそのアドレスへのその後のアクセスが冗長メモリ２２０のメモリ・セル（例えば、冗長メモリ・セル）をアクセスするように冗長回路ヒューズ２２２を設定する（例えば、焼き切る又は切る）ようにさせることができる。
【００２６】
１つの実施形態では、メモリ置換え論理回路２５０は、メモリ・システム２００がアイドルのあいだに冗長回路ヒューズ２２２を設定させることができる、又は、冗長回路ヒューズ２２２の設定の期間に、メモリ置換え論理回路２５０は、メモリ・システム２００へのアクセスが一時停止されるようにすることができる。このようにして、メモリ２１０のセルは、（例えば、メモリ・システム２００の製造中とは対照的に、メモリ・システム２００が実質的に動作中に、又は関係する論理回路とともに利用されているあいだに）冗長メモリ２２０のセルによって実効的にダイナミックに置き換えられることができる。
【００２７】
具体的な例を参照してメモリ・システム２００の動作を説明することは、役立ち得る。メモリ・システム２００を利用している関係する論理回路（図示されず）が、メモリ２１０のメモリ・セル２１２に対応するアドレス０ｘ０４からの読み出しを要請していると仮定する。アドレス０ｘ０４は、アドレス・レジスタ２４０に記憶され、それに引き続いてデータがメモリ・セル２１２から読み出されそしてＥＣＣ論理回路２６０によって検査される。この時点で、ＥＣＣ論理回路２６０は、メモリ・セル２１２から読み出されたデータ中にエラーを検出し、そしてそのためメモリ置換え論理回路２５０にメモリ・セル不良を知らせる。メモリ置換え論理回路２５０は、メモリ・セルが不良を有するというＥＣＣ２６０からの信号を受け取り、アドレス・レジスタ２４０からアドレス０ｘ０４を取得し、後続のアドレス０ｘ０４へのアクセスが冗長メモリ２２０の冗長メモリ・セル２２４に対応するように冗長回路ヒューズ２２２を設定する。そのように、アドレス０ｘ０４が次に読み出される又は書き込まれる（又は他のアクセスが実行される）ときに、データは、冗長メモリ・セル２２４から読み出される又はそこに書き込まれる。
【００２８】
しかしながら、近年、メモリ回路は、宇宙線、アルファ線粒子、等により引き起こされるソフト・エラーを受けることに非常に敏感になってきている。イオン化された粒子がメモリ回路を通り抜けることは、メモリ・セル中に記憶されたデータの１又は複数のビットを反転させるために十分すぎる擾乱を引き起こすことがある。このソフト・エラーが誤りのデータを生み出すことがあり、そしてそれゆえメモリ・セルが不良になったことをＥＣＣ論理回路２６０が知らせるが、実際には、メモリ回路の構造に恒久的な損傷は残らず、そしてメモリ・セルは、その後エラーなしでデータを記憶させるために完全に再使用可能である。デバイス・サイズ及び動作電圧のスケール・ダウンとともに、これらのタイプのソフト・エラーは、より頻繁に生じている。そのように、本発明の実施形態においてこれらのソフト・エラーを知ることは望ましい。同じメモリ・セルの中で複数回これらのソフト・エラーが起きる確率は小さいので、これらのソフト・エラーを知るために、その時には、本発明の実施形態は、メモリ・セルのエラーがソフト・エラーにより引き起こされなかったことの確率を実質的に高くするために、しきい値数のエラーが１つのメモリ・セルにおいて生じたときにだけメモリのメモリ・セルを置き換えることができる。
【００２９】
図３は、メモリ・システムの動作中に生じることがあるソフト・エラーを考慮しつつ、不良メモリ・セルを検出しそして置き換えるための正にそのような方法のフロー図の１つの実施形態を図示する。ステップ３１０において、不良メモリ・セルは、メモリの動作中に検出され、そして不良メモリ・セルの位置がステップ３２０において取得される。ステップ３３０において、不良メモリ・セルでのエラーの数がしきい値レベルを超えるかどうかを判断することができる。ステップ３３０においてエラーしきい値を超える場合、ステップ３１０において不良が検出された場所のメモリ・セルは、次にステップ３２０において得られた位置を使用して（例えば、メモリ・セルへのアクセスを結び付けられたメモリ・セルに向け直して）、ステップ３４０において置き換えられることができる。
【００３０】
ここで図４に移って、しきい値数のエラーの後でメモリを置き換えるように動作することができるダイナミックに修復可能なメモリに関するシステムの１つの実施形態のブロック図が図示される。メモリ・システム４００は、メモリ４１０（例えば、メモリ・セルのアレイ）、冗長メモリ４２０、冗長回路ヒューズ４２２、制御論理回路４２０’、アドレス・レジスタ４４０、ＥＣＣ４６０及びキャッシュ４５２のような記憶部を含むメモリ置換え論理回路４５０を含むことができる。動作中に、関係する論理回路（例えば、メモリ・システム４００を利用する論理回路（図示されず））は、アドレス入力４３０においてアクセスされるべきアドレスをそして関係する制御情報を制御論理回路４２０’に与えることによってメモリ・システム４００をアクセスすることができる。アクセスされたアドレスは、アドレス・レジスタ４４０中に記憶されることができ、そしてそのアドレスにより参照されるメモリ・セル（冗長回路ヒューズ４２２の状態に応じてメモリ４１０又はメモリ４２０のセルである）は、制御情報にしたがって次にアクセスされることができる。
【００３１】
メモリ４１０からメモリ・セルが読み出されるとき、そのメモリ・セルから読み出されるビットの集合は、ＥＣＣ論理回路４６０に与えられることができ、それは（例えば、チェック・ビット・メモリ・アレイ（図示されず）を使用して）ビットのその集合がエラーを含むかどうかを判断することができ、そして可能であれば、そのエラーを訂正することができる。そのビットの集合中のエラーの数が（上記のように）しきい値レベルを超える場合に、ＥＣＣ論理回路４６０は、メモリ・セル不良が生じたことをメモリ置換え論理回路４５０に知らせることができる。メモリ置換え論理回路４５０は、次に、アドレス・レジスタ４４０から不良メモリ・セルのアドレス（例えば、ＥＣＣ論理回路４６０に不良メモリ・セルを知らせるようにさせたビットの集合を生成したアクセスされたアドレス）を得ることができる。
【００３２】
キャッシュ・メモリ４５２は、アドレスの集合を記憶することができ、そこではそのアドレスに対応するメモリ・セルのところでエラーが以前に起きている（例えば、そのアドレスに対応するメモリ・セルがＥＣＣ論理回路４６０によって不良メモリ・セルとして以前に示されている）。そのように、メモリ置換え論理回路４５０は、アドレス・レジスタ４４０から得られたアドレスをキャッシュ４５２に記憶されたアドレスと比較することができる。アドレスの一致がキャッシュ４５２において見出される場合に、これは、そのアドレスに対応するメモリ・セルのところでエラーが以前に起きていることを示す。上記のように、メモリ置換え論理回路４５０は、次に、そのアドレスへの後続のアクセスが冗長メモリ４２０のメモリ・セル（例えば、冗長メモリ・セル）をアクセスするように冗長回路ヒューズ４２２を設定する（例えば、焼き切る又は切る）ようにさせることができる。
【００３３】
しかしながら、キャッシュ４５２において一致アドレスが見出されない場合、アドレス・レジスタ４４０から得られたアドレスは、キャッシュ４５２に追加されることができ、その結果、引き続きエラーがそのアドレスに対応するメモリ・セルで起きた場合に、そのアドレスに対応するメモリ・セルにおいて複数のエラーが起きたことを判断することができ、そしてそのメモリ・セルは置き換えられる。
【００３４】
様々なキャッシュ管理方式が本発明の様々な実施形態とともに利用され得ることが、ここで注意されるべきである。例えば、異なる置き換え手段（例えば、最低限近年使用されるもの（ＬＲＵ：least recently used））が、キャッシュ４５２中のどのエントリーを置き換えるかを決定することに関して利用されることができ、しかも、複数のエラーがあるアドレスに対応するメモリ・セル中で起きたことを判断した後で、そしてそのメモリ・セルが冗長メモリ・セルで置き換えられたと判断した後で、そのアドレスに対応するキャッシュ４５２中のエントリーは、削除されることができる、１回目の置き換えをマークされることができる、フラッシュされる（flushed：取り去られる）ことができる、等ができる。
【００３５】
様々なキャッシュ配置が、異なる実施形態とともに同様に利用され得ることも、注目されるべきである。例えば、１つの実施形態では、キャッシュ中のエントリーは、キャッシュ中のアキュムレータに関係付けられることができ、その結果、エラーの数があるしきい値を超えるアドレスに対応するメモリ・セルが置き換えられることができるように、そのアキュムレータは、増加されることができ、特定のアドレスに関連して起きているエラーの数を示すことができる。別の実施形態では、キャッシュ・エントリーは、アドレス及び関係するタイムスタンプを有することができ、その結果、あるアドレスに結び付けられたメモリ・セルにおいて繰り返しエラーが発生することなくある時間の長さのあいだ、そのアドレスがキャッシュ中に存在していた後で、そのエントリーは、フラッシュされることがある、又は置き換えのためにマークされることがある、等。キャッシュ４５２は、しかも、アドレスをハッシングすることによりインデックスを付けられた１ビットのエントリーの集合であることができ、その結果、得られたアドレスは、キャッシュ中にインデックスを付けるために利用されることができ、そしてもしそのアドレスに対応するキャッシュ・エントリーが設定されるのであれば、以前のエラーは、そのアドレスに対して既に検出されている、等。
【００３６】
このようにして、メモリ４１０のセルは、冗長メモリ４２０のセルにより効果的にダイナミックに置き換えられることができ、そして同様にメモリ４１０中で起きるソフト・エラーを知ることができる。適切なキャッシュ配置、管理方式、サイズ及びキャッシュの他のパラメータは、メモリ・システムと関係する論理回路に基づいて決定されることができ、そのメモリ・システムを用いてそのキャッシュが利用され、そしてその論理回路はそのキャッシュがそのシステムで利用されるメモリ・システムを利用しようとしている。
【００３７】
上記の明細書において、本発明は、具体的な実施形態を参照して記述されてきた。しかしながら、様々な変形及び変更が、特許請求の範囲に記載された本発明の範囲から逸脱することなく行われることができることを、当業者は認識する。したがって、明細書及び図面は、限定的意義よりはむしろ例示であると考えられ、そして全てのそのような変形は、本発明の範囲内に含まれるように意図されている。
【００３８】
利点、他の優位性、及び問題に対する解は、具体的な実施形態に関して上記に説明されてきた。しかしながら、利点、優位性、問題に対する解、及びいずれかの利点、優位性、又は解を生じさせる若しくはより明白にさせることができるいずれかの（複数の）構成要素は、いずれかの請求項又は全ての請求項の不可欠な、必要な、あるいは基本的な特徴又は構成要素として解釈されるべきではない。
【図面の簡単な説明】
【００３９】
【図１】図１は、メモリをダイナミックに修復する方法の１つの実施形態のフロー図を含む。
【図２】図２は、ダイナミックに修復可能なメモリの１つの実施形態のブロック図を含む。
【図３】図３は、メモリをダイナミックに修復する方法の１つの実施形態のフロー図を含む。
【図４】図４は、ダイナミックに修復可能なメモリの１つの実施形態のブロック図を含む。
【符号の説明】
【００４０】
２００，４００…メモリ・システム，２１０，４１０…メモリ，２２０，４２０…冗長メモリ，２２０’，４２０’…制御論理回路，２２２，４２２…冗長回路ヒューズ，２３０，４３０…アドレス入力，２４０，４４０…アドレス・レジスタ，２５０，４５０…メモリ置換え論理回路，４５２…キャッシュ，２６０，４６０…ＥＣＣ論理回路。
【図１】
2008186460.tif 000003
【図２】
2008186460.tif 000004
【図３】
2008186460.tif 000005
【図４】
2008186460.tif 000006
【外国語明細書】
2008186460000001.pdf