(57)【要約】【課題】効率よく被測定信号の位相シフト量を測定する。【解決手段】入力される被測定信号の位相シフト量を測定するシフト量測定装置であって、基準信号に同期したストローブ信号を生成するＰＬＬ回路と、被測定信号とストローブ信号との位相差に応じたレベルの制御信号をＰＬＬ回路に入力し、被測定信号の位相とストローブ信号の位相とを所定の位相差にさせるＣＤＲ回路と、被測定信号の位相と、ストローブ信号の位相とが所定の位相差になった状態における制御信号の値を、被測定信号が位相シフトされる前後のそれぞれにおいて測定し、測定した制御信号のレベル差に基づいて被測定信号の位相シフト量を算出する測定回路とを備えるシフト量測定装置を提供する。【選択図】図１
2008020246.tif 000002
【特許請求の範囲】
【請求項１】
被試験デバイスを試験する試験装置であって、
与えられるシフト量設定値に応じて位相をシフトした試験信号を、前記被試験デバイスに入力する信号入力部と、
前記試験信号に応じて前記被試験デバイスが出力する出力信号に基づいて前記被試験デバイスの良否を判定するデバイス判定部と、
前記信号入力部が出力する前記試験信号の位相シフト量を測定するシフト量測定部と
を備え、
前記シフト量測定部は、
基準信号に同期したストローブ信号を生成する第１ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路と、
前記ストローブ信号と前記試験信号との位相差に応じた値の第１制御信号を前記第１ＰＬＬ回路に入力し、前記ストローブ信号の位相と前記試験信号の位相とを所定の位相差にさせるＣＤＲ（Ｃｌｏｃｋ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ）回路と、
前記ストローブ信号の位相と、前記試験信号の位相とが前記所定の位相差となった状態における前記第１制御信号の値を、前記試験信号が位相シフトされる前後のそれぞれにおいて測定し、測定結果に基づいて前記試験信号の位相シフト量を検出する測定回路と
を有する試験装置。
【請求項２】
前記ストローブ信号を遅延して前記ＣＤＲ回路に入力する可変遅延回路と、
前記シフト量設定値を略零とした場合に前記測定回路が測定する、前記第１制御信号の値に基づいて前記試験信号のオフセット遅延量を算出し、前記可変遅延回路における遅延量を前記オフセット遅延量と略同一となるように設定するオフセット設定部と
を更に備え、
前記測定回路は、前記試験信号が位相シフトされた後に測定した前記第１制御信号の値に基づいて、前記試験信号の位相シフト量を検出する
請求項１に記載の試験装置。
【請求項３】
前記ストローブ信号の各パルスに応じて前記出力信号の論理値を検出して前記判定部に入力するタイミング比較部と、
前記ＣＤＲ回路に、前記試験信号又は前記出力信号のいずれを入力するかを切り替える切替部と、
前記被試験デバイスの試験時に前記切替部に前記出力信号を選択させ、前記試験装置の診断時に前記切替部に前記試験信号を選択させる切替制御部と
を更に備える請求項１に記載の試験装置。
【請求項４】
前記信号入力部は、
前記基準信号に同期したクロック信号を生成する第２ＰＬＬ回路と、
前記クロック信号に同期して前記試験信号を生成する信号生成部と、
前記シフト量設定値に応じた値の第２制御信号を前記第２ＰＬＬ回路に入力し、前記クロック信号の位相をシフトさせる位相制御部と
を有する請求項１に記載の試験装置。
【請求項５】
前記シフト量測定部が測定した前記試験信号の前記位相シフト量と、前記シフト量設定値とを比較した結果に基づいて、前記第１ＰＬＬ回路及び前記第２ＰＬＬ回路が正常に動作しているか否かを判定するＰＬＬ判定部を更に備える請求項４に記載の試験装置。
【請求項６】
入力される被測定信号の位相シフト量を測定するシフト量測定装置であって、
基準信号に同期したストローブ信号を生成するＰＬＬ回路と、
前記被測定信号と前記ストローブ信号との位相差に応じたレベルの制御信号を前記ＰＬＬ回路に入力し、前記被測定信号の位相と前記ストローブ信号の位相とを所定の位相差にさせるＣＤＲ回路と、
前記被測定信号の位相と、前記ストローブ信号の位相とが前記所定の位相差になった状態における前記制御信号の値を、前記被測定信号が位相シフトされる前後のそれぞれにおいて測定し、測定した前記制御信号のレベル差に基づいて前記被測定信号の前記位相シフト量を算出する測定回路と
を備えるシフト量測定装置。
【請求項７】
入力される被測定信号の位相シフト量を測定するシフト量測定方法であって、
基準信号に同期したストローブ信号をＰＬＬ回路を用いて生成するステップと、
前記被測定信号と前記ストローブ信号との位相差に応じた値の制御信号を前記ＰＬＬ回路に入力し、前記被測定信号の位相と前記ストローブ信号の位相とを所定の位相差にさせるステップと、
位相シフトされる前の前記被測定信号の位相と、前記ストローブ信号の位相とが前記所定の位相差になった状態における前記制御信号の値を測定する第１測定ステップと、
位相シフトされた後の前記被測定信号の位相と、前記ストローブ信号の位相とが前記所定の位相差になった状態における前記制御信号の値を測定する第２測定ステップと、
前記第１測定ステップ及び前記第２測定ステップにおいて測定した前記制御信号の値の差分に基づいて、前記被測定信号の位相シフト量を算出するステップと
を備えるシフト量測定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置、シフト量測定装置およびシフト量測定方法に関する。特に本発明は、被試験デバイスを試験する試験装置、並びに、被測定信号の位相シフト量を測定するシフト量測定装置およびシフト量測定方法に関する。
【背景技術】
【０００２】
試験装置は、基準クロックを遅延することによってエッジタイミングを生成し、生成したエッジタイミングでレベルが変化する試験信号を被試験デバイスに対して出力する。そして、試験装置は、当該試験信号に応答して被試験デバイスから出力された出力信号をストローブ信号のタイミングで取り出し、取り出した出力信号を期待値信号と比較することにより良否判定する。また、試験装置は、例えば一定期間毎に、試験信号の実際の位相シフト量を測定して、当該内部のＰＬＬ等が故障しているか否かを診断する。特許文献１には、クロック埋め込み方式の高速シリアルインタフェースを有する被試験デバイスを試験する試験装置が開示されている。
【０００３】
【特許文献１】特開２００５−２８５１６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、試験信号の位相シフト量を測定する場合、従来の試験装置は、時間方向に走査されたストローブ信号の各タイミングで試験信号を取り出して、当該試験信号のエッジタイミングを検出していた。しかし、このような従来の試験装置は、ストローブ信号を時間方向に走査するので、処理が煩雑であった。
【０００５】
そこで本発明は、上記の課題を解決することのできる試験装置、シフト量測定装置およびシフト量測定方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の第１の形態においては、被試験デバイスを試験する試験装置であって、与えられるシフト量設定値に応じて位相をシフトした試験信号を、被試験デバイスに入力する信号入力部と、試験信号に応じて被試験デバイスが出力する出力信号に基づいて被試験デバイスの良否を判定するデバイス判定部と、信号入力部が出力する試験信号の位相シフト量を測定するシフト量測定部とを備え、シフト量測定部は、基準信号に同期したストローブ信号を生成する第１ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路と、ストローブ信号と試験信号との位相差に応じた値の第１制御信号を第１ＰＬＬ回路に入力し、ストローブ信号の位相と試験信号の位相とを所定の位相差にさせるＣＤＲ（Ｃｌｏｃｋ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ）回路と、ストローブ信号の位相と、試験信号の位相とが所定の位相差となった状態における第１制御信号の値を、試験信号が位相シフトされる前後のそれぞれにおいて測定し、測定結果に基づいて試験信号の位相シフト量を検出する測定回路とを有する試験装置を提供する。
【０００７】
試験装置は、ストローブ信号を遅延してＣＤＲ回路に入力する可変遅延回路と、シフト量設定値を略零とした場合に測定回路が測定する、第１制御信号の値に基づいて試験信号のオフセット遅延量を算出し、可変遅延回路における遅延量をオフセット遅延量と略同一となるように設定するオフセット設定部とを更に備え、測定回路は、試験信号が位相シフトされた後に測定した第１制御信号の値に基づいて、試験信号の位相シフト量を検出してよい。
【０００８】
試験装置は、ストローブ信号の各パルスに応じて出力信号の論理値を検出して判定部に入力するタイミング比較部と、ＣＤＲ回路に、試験信号又は出力信号のいずれを入力するかを切り替える切替部と、被試験デバイスの試験時に切替部に出力信号を選択させ、試験装置の診断時に切替部に試験信号を選択させる切替制御部とを更に備えてよい。
【０００９】
信号入力部は、基準信号に同期したクロック信号を生成する第２ＰＬＬ回路と、クロック信号に同期して試験信号を生成する信号生成部と、シフト量設定値に応じた値の第２制御信号を第２ＰＬＬ回路に入力し、クロック信号の位相をシフトさせる位相制御部とを有してよい。
【００１０】
試験装置は、シフト量測定部が測定した試験信号の位相シフト量と、シフト量設定値とを比較した結果に基づいて、第１ＰＬＬ回路及び第２ＰＬＬ回路が正常に動作しているか否かを判定するＰＬＬ判定部を更に備えてよい。
【００１１】
本発明の第２の形態においては、入力される被測定信号の位相シフト量を測定するシフト量測定装置であって、基準信号に同期したストローブ信号を生成するＰＬＬ回路と、被測定信号とストローブ信号との位相差に応じたレベルの制御信号をＰＬＬ回路に入力し、被測定信号の位相とストローブ信号の位相とを所定の位相差にさせるＣＤＲ回路と、被測定信号の位相と、ストローブ信号の位相とが所定の位相差になった状態における制御信号の値を、被測定信号が位相シフトされる前後のそれぞれにおいて測定し、測定した制御信号のレベル差に基づいて被測定信号の位相シフト量を算出する測定回路とを備えるシフト量測定装置を提供する。
【００１２】
本発明の第３の形態においては、入力される被測定信号の位相シフト量を測定するシフト量測定方法であって、基準信号に同期したストローブ信号をＰＬＬ回路を用いて生成するステップと、被測定信号とストローブ信号との位相差に応じた値の制御信号をＰＬＬ回路に入力し、被測定信号の位相とストローブ信号の位相とを所定の位相差にさせるステップと、位相シフトされる前の被測定信号の位相と、ストローブ信号の位相とが所定の位相差になった状態における制御信号の値を測定する第１測定ステップと、位相シフトされた後の被測定信号の位相と、ストローブ信号の位相とが所定の位相差になった状態における制御信号の値を測定する第２測定ステップと、第１測定ステップ及び第２測定ステップにおいて測定した制御信号の値の差分に基づいて、被測定信号の位相シフト量を算出するステップとを備えるシフト量測定方法を提供する。
【００１３】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明の効果】
【００１４】
本発明によれば、効率よく試験信号または被測定信号の位相シフト量を測定することができる。
【発明を実施するための最良の形態】
【００１５】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１６】
図１は、本実施形態に係る試験装置１０の構成を被試験デバイス１００とともに示す。試験装置１０は、試験信号を被試験デバイス１００に対して出力し、当該試験信号に応じて被試験デバイス１００から出力された出力信号を良否判定することにより、当該被試験デバイス１００を試験する。さらに、試験装置１０は、内部のＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）等の故障を診断等することを目的として、当該試験装置１０を例えば一定期間毎に診断する。試験装置１０は、診断時において、試験信号を発生して当該試験信号の位相シフト量を測定する。
【００１７】
試験装置１０は、基準信号発生部２２と、パターン発生部２４と、信号入力部２６と、レベル比較器２８と、タイミング比較部３０と、デバイス判定部３２と、可変遅延回路３４と、シフト量測定部３６と、制御部４０とを備える。基準信号発生部２２は、当該試験装置１０の動作クロックである基準信号を発生する。パターン発生部２４は、試験パターンを発生する。試験パターンは、一例として、試験信号として被試験デバイス１００に供給すべき波形パターンおよび当該波形パターンの各エッジのテストサイクル中におけるタイミング等を指定する。
【００１８】
信号入力部２６は、試験時において、パターン発生部２４により発生された試験パターンに応じた試験信号を生成して、被試験デバイス１００に印加する。さらに、信号入力部２６は、診断時において、与えられるシフト量設定値に応じて位相をシフトした試験信号を、被試験デバイス１００に入力する。信号入力部２６は、一例として、所定の試験パターンに応じた試験信号を、シフト量設定値に応じて位相シフトして、被試験デバイス１００に印加してよい。
【００１９】
信号入力部２６は、一例として、第２ＰＬＬ回路５２と、信号生成部５４と、位相制御部５６とを有してよい。第２ＰＬＬ回路５２は、基準信号発生部２２により発生された基準信号に同期したクロック信号を生成する。第２ＰＬＬ回路５２は、一例として、基準信号の位相を位相制御部５６により指定されたシフト量設定値分シフトした位相を有するクロック信号を生成する。第２ＰＬＬ回路５２は、一例として、基準信号の整数倍の周波数のクロック信号を発生してよい。
【００２０】
信号生成部５４は、クロック信号に同期して試験信号を生成する。信号生成部５４は、一例として、クロック信号を試験パターンに示された遅延時間分遅延したタイミングを生成し、当該タイミングに応じて試験信号の立ち上がりエッジおよび立下りエッジを成形してよい。位相制御部５６は、シフト量設定値に応じた値の第２制御信号を第２ＰＬＬ回路５２に入力し、クロック信号の位相をシフトさせる。
【００２１】
このような構成の信号入力部２６によれば、試験時において、試験パターンに応じた波形の試験信号を生成することができる。さらに、このような構成の信号入力部２６によれば、診断時において、シフト量設定値に応じて位相をシフトしたクロック信号に同期した試験信号を生成することができる。
【００２２】
レベル比較器２８は、被試験デバイス１００から出力された出力信号を予め定められた閾値レベルでデジタル化する。タイミング比較部３０は、シフト量測定部３６から出力されたストローブ信号の各パルスに応じて（例えば、ストローブ信号の立上がりエッジまたは立下りエッジに応じて）、レベル比較器２８から出力される被試験デバイス１００の出力信号の論理値を検出する。そして、タイミング比較部３０は、検出した論理値をデバイス判定部３２に入力する。デバイス判定部３２は、試験信号に応じて被試験デバイス１００が出力する出力信号の論理値に基づいて被試験デバイス１００の良否を判定する。可変遅延回路３４は、シフト量測定部３６から出力されたストローブ信号を指定された時間遅延する。
【００２３】
シフト量測定部３６は、試験時において、被試験デバイス１００から出力された出力信号に含まれるクロック信号に同期し、当該クロック信号に対して所定の位相差を有するストローブ信号を出力する。なお、試験時において、出力信号に含まれるクロック信号とストローブ信号との所定の位相差は、可変遅延回路３４の遅延量に対応した位相差となる。すなわち、出力信号に含まれるクロック信号とストローブ信号との所定の位相差は、可変遅延回路３４の遅延量が大きければ大きく、可変遅延回路３４の遅延量が小さければ小さくなる。従って、可変遅延回路３４は、タイミング比較部３０が出力信号から論理値を取得するタイミングを、遅延量に応じて調整することができる。
【００２４】
また、シフト量測定部３６は、診断時において、信号入力部２６が出力する試験信号の位相シフト量を測定する。シフト量測定部３６は、一例として、試験信号が位相シフトされる前後の位相差を、位相シフト量として測定してよい。さらに、シフト量測定部３６は、一例として、信号入力部２６に対して設定されたシフト量設定値が基準値（例えばシフト量設定値＝０）の試験信号と、信号入力部２６に対して設定されたシフト量設定値が任意値の試験信号との位相差を、信号入力部２６に対して設定されたシフト量設定値が任意値の試験信号の位相シフト量として測定してよい。この場合において、シフト量測定部３６は、シフト量設定値が基準値に設定された試験信号を入力した場合における第１制御信号が所定値（例えば０）となるように可変遅延回路３４を予め調整しておく。そして、シフト量測定部３６は、試験信号が位相シフトされた後に測定した第１制御信号の値に基づいて、試験信号の位相シフト量を検出してよい。
【００２５】
シフト量測定部３６は、一例として、第１ＰＬＬ回路４２と、切替部４４と、ＣＤＲ回路４６と、測定回路４８とを有してよい。第１ＰＬＬ回路４２は、基準信号発生部２２により発生された基準信号に同期したストローブ信号を生成する。より具体的には、第１ＰＬＬ回路４２は、基準信号の位相を、ＣＤＲ回路４６の第１制御信号により指定された位相シフト量分シフトした位相を有するストローブ信号を、生成する。第１ＰＬＬ回路４２は、一例として、基準信号の整数倍の周波数のストローブ信号を発生してよい。この場合において、第１ＰＬＬ回路４２は、基準信号から位相シフト量分シフトした位相を有するストローブ信号を発生すべく、ＶＣＯの制御電圧にＣＤＲ回路４６から出力された第１制御信号を印加する。
【００２６】
切替部４４は、ＣＤＲ回路４６に、試験信号又は出力信号のいずれを入力するかを切り替える。より具体的には、切替部４４は、試験時には、レベル比較器２８を介して被試験デバイス１００から出力された出力信号をＣＤＲ回路４６に供給する。また、切替部４４は、診断時には、信号入力部２６から出力された試験信号を被試験デバイス１００を介さずにＣＤＲ回路４６に供給する。なお、診断時において、試験装置１０は、信号入力部２６から出力された試験信号を直接ＣＤＲ回路４６に伝送するショート配線が形成された基板を、被試験デバイス１００を搭載した基板に代えて装備してもよい。これにより、試験装置１０は、切替部４４を有さずに、信号入力部２６から出力された試験信号を直接ＣＤＲ回路４６に伝送することができる。
【００２７】
ＣＤＲ回路４６は、試験時において、被試験デバイス１００から出力された出力信号と、可変遅延回路３４により遅延されたストローブ信号との位相差を検出する。そして、ＣＤＲ回路４６は、試験時において、当該位相差に応じた第１制御信号を第１ＰＬＬ回路４２に入力して、出力信号の位相とストローブ信号の位相とを可変遅延回路３４により定まる所定の位相差にさせるべく、ストローブ信号の位相を制御する。すなわち、ＣＤＲ回路４６は、出力信号と可変遅延回路３４により遅延されたストローブ信号との位相差を０とするような第１制御信号を生成する。これにより、ＣＤＲ回路４６によれば、試験時において、被試験デバイス１００から出力された出力信号に含まれるクロック信号に同期し、当該クロック信号と所定の位相差とされたストローブ信号を第１ＰＬＬ回路４２に出力させることができる。
【００２８】
また、ＣＤＲ回路４６は、診断時において、可変遅延回路３４により遅延されたストローブ信号と、信号入力部２６により生成された試験信号との位相差を検出する。そして、ＣＤＲ回路４６は、診断時において、当該位相差に応じた値の第１制御信号を第１ＰＬＬ回路４２に入力することにより、ストローブ信号の位相と試験信号の位相とを所定の位相差にさせるべく、ストローブ信号の位相を制御する。すなわち、ＣＤＲ回路４６は、試験信号と可変遅延回路３４により遅延されたストローブ信号との位相差を０とするような第１制御信号を生成する。
【００２９】
ここで、可変遅延回路３４は、一例として、診断時において、シフト量設定値が基準値（例えば０）とされた試験信号と、当該可変遅延回路３４により遅延されたストローブ信号との位相差が０となるような遅延量を有してよい。この場合、ＣＤＲ回路４６は、診断時において、シフト量設定値が基準値（例えば０）に設定された試験信号を入力した場合に、第１制御信号の値を略０とすることができる。これにより、ＣＤＲ回路４６は、診断時において、任意の位相シフトがされた試験信号についての、シフト量設定値が基準値に設定された試験信号からの位相シフト量を、第１制御信号の値から検出することができる。
【００３０】
測定回路４８は、診断時において、ストローブ信号の位相と、試験信号の位相とが所定の位相差となった状態における第１制御信号の値を、試験信号が位相シフトされる前後のそれぞれにおいて測定し、測定結果に基づいて試験信号の位相シフト量を検出する。測定回路４８は、一例として、シフト量設定値を基準値（例えば０）から任意値に変更したことにより試験信号が位相シフトされる前後の第１制御信号の差に基づいて、試験信号の位相シフト量を検出してよい。また、シフト量設定値が基準値（例えば０）とされた試験信号と当該可変遅延回路３４により遅延されたストローブ信号との位相差が０となるような遅延量が可変遅延回路３４に対して設定されている場合、測定回路４８は、シフト量設定値が任意値に設定された試験信号により得られた第１制御信号の値に基づき、シフト量設定値を基準値から任意値に変更したことによる試験信号の位相シフト量を検出してよい。
【００３１】
制御部４０は、当該試験装置１０の全体を制御する。制御部４０は、一例として、シフト量設定部６２と、切替制御部６４と、オフセット設定部６６と、ＰＬＬ判定部６８とを有してよい。シフト量設定部６２は、診断処理時において、試験信号のシフト量設定値を信号入力部２６に対して設定する。切替制御部６４は、被試験デバイス１００の試験時に切替部４４に出力信号を選択させて当該出力信号をＣＤＲ回路４６に供給させ、試験装置１０の診断時に切替部４４に試験信号を選択させて当該試験信号をＣＤＲ回路４６に供給させる。
【００３２】
オフセット設定部６６は、シフト量設定値を略零とした場合にシフト量測定部３６が測定する、第１制御信号の値に基づいて試験信号のオフセット遅延量を算出し、可変遅延回路３４における遅延量をオフセット遅延量と略同一となるように設定する。オフセット設定部６６は、診断時において、可変遅延回路３４に対して、一例として、シフト量設定値が基準値（例えば０）に設定された試験信号と、可変遅延回路３４により遅延されたストローブ信号との位相差が、０となるような遅延量を設定してよい。
【００３３】
ＰＬＬ判定部６８は、シフト量測定部３６が測定した試験信号の位相シフト量と、シフト量設定部６２が信号入力部２６に対して設定したシフト量設定値とを比較した結果に基づいて、第１ＰＬＬ回路４２及び第２ＰＬＬ回路５２が正常に動作しているか否かを判定する。ＰＬＬ判定部６８は、一例として、シフト量設定値に対応する位相と、位相シフト量とを比較して、２つの値の差が所定の範囲内であるか否かを判断する。そして、ＰＬＬ判定部６８は、２つの値の差が所定の範囲内である場合には、第１ＰＬＬ回路４２及び第２ＰＬＬ回路５２が正常に動作していると判断し、所定の範囲内ではない場合には、第１ＰＬＬ回路４２及び第２ＰＬＬ回路５２の少なくとも一方が正常に動作していないと判断してよい。
【００３４】
以上のような試験装置１０によれば、第１ＰＬＬ回路４２及び第２ＰＬＬ回路５２の故障診断等を目的とした診断時に、信号入力部２６により生成された試験信号の位相シフト量を、効率よく測定することができる。
【００３５】
なお、試験装置１０は、被試験デバイス１００の複数のピンに対応した、複数の基準信号発生部２２と、複数のパターン発生部２４と、複数の信号入力部２６と、複数のレベル比較器２８と、複数のタイミング比較部３０と、複数のデバイス判定部３２と、複数の可変遅延回路３４と、複数のシフト量測定部３６とを備えてもよい。これにより、試験装置１０によれば、複数のピンのそれぞれに対応した回路について、独立に診断をすることができる。さらに、試験装置１０は、故障と判断されたピンに対応した回路については、以後の試験において使用を停止してよい。
【００３６】
図２は、本実施形態に係る第１ＰＬＬ回路４２およびＣＤＲ回路４６の構成の一例を、可変遅延回路３４とともに示す。第１ＰＬＬ回路４２は、一例として、第１位相比較器７１と、加算器７２と、ＬＰＦ７３と、ＶＣＯ７４と、１／Ｎ１分周器７５と、１／Ｎ２分周器７６とを有し、基準信号の整数倍の周波数のストローブ信号を発生してよい。
【００３７】
第１位相比較器７１は、基準信号発生部２２から出力された基準信号と、１／Ｎ２分周器７６から出力される信号との位相差を検出して、検出した位相差に応じたデューティを有する信号を出力する。加算器７２は、第１位相比較器７１の出力信号の電圧にＣＤＲ回路４６から出力された第１制御信号を加算する。ＬＰＦ７３は、加算器７２から出力された電圧を平滑した制御電圧を出力する。ＶＣＯ７４は、ＬＰＦ７３から出力された制御電圧に応じた周波数の信号を出力する。１／Ｎ１分周器７５は、ＶＣＯ７４により出力された信号を１／Ｎ１（Ｎ１は整数。）に分周する。
【００３８】
１／Ｎ２分周器７６は、１／Ｎ１分周器７５により出力された信号を１／Ｎ２（Ｎ２は整数。）に分周する。そして、第１ＰＬＬ回路４２は、１／Ｎ１分周器７５から出力する信号を、ストローブ信号として出力する。このような構成の第１ＰＬＬ回路４２によれば、基準信号とＣＤＲ回路４６から出力された電圧値に応じた位相だけシフトした関係にあり、基準信号の周波数をＮ２倍した周波数のストローブ信号を出力することができる。
【００３９】
ＣＤＲ回路４６は、一例として、第２位相比較器８１と、カウンタ８２と、ＤＡ変換回路８３とを有してよい。第２位相比較器８１は、可変遅延回路３４により遅延されたストローブ信号と、試験信号との位相差を検出して、検出した位相差に応じたデューティを有する信号を出力する。カウンタ８２は、第２位相比較器８１の出力信号に応じてアップカウント動作あるいはダウンカウント動作を行う。カウンタ８２は、一例として、第２位相比較器８１の出力信号がハイレベルの場合に、アップカウント動作をし、第２位相比較器８１の出力信号がローレベルの場合に、ダウンカウント動作をする。これにより、カウンタ８２は、可変遅延回路３４により遅延されたストローブ信号と試験信号との位相差に応じたデジタル値を出力することができる。ＤＡ変換回路８３は、カウンタ８２のカウント値に応じた値の電圧の第１制御信号を出力する。
【００４０】
このようなＣＤＲ回路４６によれば、試験信号（出力信号）と可変遅延回路３４により遅延されたストローブ信号との位相差分、基準信号から遅延した位相を有するストローブ信号を出力させることができる。さらに、このようなＣＤＲ回路４６によれば、試験信号（出力信号）と可変遅延回路３４により遅延されたストローブ信号との位相差を示す位相シフト量として、カウンタ８２の値を出力することができる。
【００４１】
図３は、本実施形態に係る試験装置１０の診断時における処理の一例を示す。図４は、図３のＳ１４で設定されるオフセット遅延量を示す。図５は、図３のＳ１６で検出される位相シフト量を示す。
【００４２】
診断が開始されると、まず、切替制御部６４は、信号入力部２６から出力された試験信号がＣＤＲ回路４６に供給されるように、切替部４４を切り替える（Ｓ１１）。これに代えて、試験装置１０は、信号入力部２６から出力された試験信号を直接ＣＤＲ回路４６に伝送するショート配線が形成された基板を、被試験デバイス１００を搭載した基板に代えて、装備してもよい。
【００４３】
次に、シフト量設定部６２は、信号入力部２６のシフト量設定値を基準値（例えば０）に設定して、所定のパターンの試験信号をテストサイクル毎に繰り返して出力する（Ｓ１２）。これにより、信号入力部２６は、遅延量が基準値（例えば０）に設定された所定のパターンの試験信号を、テストサイクル毎に繰り返して出力できる。
【００４４】
次に、測定回路４８は、試験信号とストローブ信号との位相差が、現在の可変遅延回路３４の遅延量により定まる所定の位相差となった状態における第１制御信号の値を検出する（Ｓ１３）。測定回路４８は、一例として、第１ＰＬＬ回路４２の動作が安定してから第１制御信号を取得してよい。より具体的には、測定回路４８は、第１制御信号の変動量が所定値より小さくなった後または所定時間経過後の第１制御信号の値を検出してよい。
【００４５】
次に、オフセット設定部６６は、ステップＳ１３において検出した第１制御信号の値に基づき、シフト量設定値が基準値（例えば０）とされた試験信号と、可変遅延回路３４により遅延されたストローブ信号との位相差が０となるような遅延量（オフセット遅延量）を、可変遅延回路３４に対して設定する（Ｓ１４）。すなわち、オフセット設定部６６は、図４に示すような、シフト量設定値が基準値（例えば０）とされた試験信号と、可変遅延回路３４の遅延量を０とした場合におけるストローブ信号との位相差を算出して、当該位相差に対応した遅延量（オフセット遅延量）を可変遅延回路３４に設定する。
【００４６】
次に、シフト量設定部６２は、シフト量設定値を順次に変更して、ステップＳ１６、Ｓ１７の処理を繰り返す（Ｓ１５、Ｓ１８）。ステップＳ１６において、シフト量測定部３６は、試験信号とストローブ信号との位相差が、現在の可変遅延回路３４の遅延量により定まる所定の位相差となった状態における第１制御信号の値を検出する。そして、シフト量測定部３６は、検出した第１制御信号の値に基づき、シフト量設定値を基準値から現在の設定値に変更したことによる試験信号の位相シフト量（例えば、図５参照。）を測定する（Ｓ１６）。
【００４７】
次に、ステップＳ１７において、ＰＬＬ判定部６８は、現在のシフト量設定値に対応する位相と、Ｓ１６においてシフト量測定部３６が測定した試験信号の位相シフト量とを比較して、２つの値の差が例えば所定の範囲内であるか否かを判断する。そして、ＰＬＬ判定部６８は、２つの値の差が所定の範囲内である場合には、第１ＰＬＬ回路４２及び第２ＰＬＬ回路５２が正常に動作していると判断し、範囲内でない場合には、第１ＰＬＬ回路４２及び第２ＰＬＬ回路５２の少なくとも一方が正常に動作していないと判断する（Ｓ１７）。
【００４８】
そして、シフト量設定部６２は、各シフト量設定値についてステップＳ１６およびＳ１７を終えると、当該診断処理を終了する。以上の処理をする試験装置１０によれば、試験信号の遅延量を順次変更して、それぞれの遅延量において正常に第１ＰＬＬ回路４２及び第２ＰＬＬ回路５２が動作するか否かを判断することができる。試験装置１０は、内部のＰＬＬ等の故障を診断等することを目的とした診断処理をする例を示したが、例えばＰＬＬ等のキャリブレーション時において位相シフト量を測定してもよい。
【００４９】
図６は、本実施形態に係るコンピュータ１９００のハードウェア構成の一例を示す。本実施形態に係るコンピュータ１９００は、ホスト・コントローラ２０８２により相互に接続されるＣＰＵ２０００、ＲＡＭ２０２０、グラフィック・コントローラ２０７５、及び表示装置２０８０を有するＣＰＵ周辺部と、入出力コントローラ２０８４によりホスト・コントローラ２０８２に接続される通信インターフェイス２０３０、ハードディスクドライブ２０４０、及びＣＤ−ＲＯＭドライブ２０６０を有する入出力部と、入出力コントローラ２０８４に接続されるＲＯＭ２０１０、フレキシブルディスク・ドライブ２０５０、及び入出力チップ２０７０を有するレガシー入出力部とを備える。
【００５０】
ホスト・コントローラ２０８２は、ＲＡＭ２０２０と、高い転送レートでＲＡＭ２０２０をアクセスするＣＰＵ２０００及びグラフィック・コントローラ２０７５とを接続する。ＣＰＵ２０００は、ＲＯＭ２０１０及びＲＡＭ２０２０に格納されたプログラムに基づいて動作し、各部の制御を行う。グラフィック・コントローラ２０７５は、ＣＰＵ２０００等がＲＡＭ２０２０内に設けたフレーム・バッファ上に生成する画像データを取得し、表示装置２０８０上に表示させる。これに代えて、グラフィック・コントローラ２０７５は、ＣＰＵ２０００等が生成する画像データを格納するフレーム・バッファを、内部に含んでもよい。
【００５１】
入出力コントローラ２０８４は、ホスト・コントローラ２０８２と、比較的高速な入出力装置である通信インターフェイス２０３０、ハードディスクドライブ２０４０、ＣＤ−ＲＯＭドライブ２０６０を接続する。通信インターフェイス２０３０は、ネットワークを介して他の装置と通信する。ハードディスクドライブ２０４０は、コンピュータ１９００内のＣＰＵ２０００が使用するプログラム及びデータを格納する。ＣＤ−ＲＯＭドライブ２０６０は、ＣＤ−ＲＯＭ２０９５からプログラム又はデータを読み取り、ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供する。
【００５２】
また、入出力コントローラ２０８４には、ＲＯＭ２０１０と、フレキシブルディスク・ドライブ２０５０、及び入出力チップ２０７０の比較的低速な入出力装置とが接続される。ＲＯＭ２０１０は、コンピュータ１９００が起動時に実行するブート・プログラムや、コンピュータ１９００のハードウェアに依存するプログラム等を格納する。フレキシブルディスク・ドライブ２０５０は、フレキシブルディスク２０９０からプログラム又はデータを読み取り、ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供する。入出力チップ２０７０は、フレキシブルディスク・ドライブ２０５０や、例えばパラレル・ポート、シリアル・ポート、キーボード・ポート、マウス・ポート等を介して各種の入出力装置を接続する。
【００５３】
ＲＡＭ２０２０を介してハードディスクドライブ２０４０に提供されるプログラムは、フレキシブルディスク２０９０、ＣＤ−ＲＯＭ２０９５、又はＩＣカード等の記録媒体に格納されて利用者によって提供される。プログラムは、記録媒体から読み出され、ＲＡＭ２０２０を介してコンピュータ１９００内のハードディスクドライブ２０４０にインストールされ、ＣＰＵ２０００において実行される。
【００５４】
コンピュータ１９００にインストールされ、コンピュータ１９００を試験装置１０の制御部４０として機能させるプログラムは、シフト量設定モジュールと、切替制御モジュールと、オフセット設定モジュールと、ＰＬＬ判定モジュールを備える。これらのプログラム又はモジュールは、ＣＰＵ２０００等に働きかけて、コンピュータ１９００を、シフト量設定部６２、切替制御部６４、オフセット設定部６６およびＰＬＬ判定部６８としてそれぞれ機能させる。
【００５５】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００５６】
【図１】本発明の実施形態に係る試験装置１０の構成を被試験デバイス１００とともに示す。
【図２】本発明の実施形態に係る第１ＰＬＬ回路４２およびＣＤＲ回路４６の構成の一例を可変遅延回路３４とともに示す。
【図３】本発明の実施形態に係る試験装置１０の診断時における処理の一例を示す。
【図４】図３のＳ１４で設定されるオフセット遅延量を示す。
【図５】図３のＳ１６で検出される位相シフト量を示す。
【図６】本実施形態に係るコンピュータ１９００のハードウェア構成の一例を示す。
【符号の説明】
【００５７】
１０  試験装置
２２  基準信号発生部
２４  パターン発生部
２６  信号入力部
２８  レベル比較器
３０  タイミング比較部
３２  デバイス判定部
３４  可変遅延回路
３６  シフト量測定部
４０  制御部
４２  第１ＰＬＬ回路
４４  切替部
４６  ＣＤＲ回路
４８  測定回路
５２  第２ＰＬＬ回路
５４  信号生成部
５６  位相制御部
６２  シフト量設定部
６４  切替制御部
６６  オフセット設定部
６８  ＰＬＬ判定部
７１  第１位相比較器
７２  加算器
７３  ＬＰＦ
７４  ＶＣＯ
７５  １／Ｎ１分周器
７６  １／Ｎ２分周器
８１  第２位相比較器
８２  カウンタ
８３  ＤＡ変換回路
１００  被試験デバイス
１９００  コンピュータ
２０００  ＣＰＵ
２０１０  ＲＯＭ
２０２０  ＲＡＭ
２０３０  通信インターフェイス
２０４０  ハードディスクドライブ
２０５０  フレキシブルディスク・ドライブ
２０６０  ＣＤ−ＲＯＭドライブ
２０７０  入出力チップ
２０７５  グラフィック・コントローラ
２０８０  表示装置
２０８２  ホスト・コントローラ
２０８４  入出力コントローラ
２０９０  フレキシブルディスク
２０９５  ＣＤ−ＲＯＭ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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