(57)【要約】【課題】消費電流をあまり増加させることなく、トリミング用保持回路の内容を適時にリフレッシュすることができる半導体集積回路を提供する。【解決手段】この半導体集積回路は、製造後にトリミングを必要とする回路ブロックを内蔵した半導体集積回路であって、回路ブロックをトリミングするために用いられるトリミングデータを格納する格納回路と、格納回路から読み出されたトリミングデータを保持する保持回路と、保持回路に保持されているトリミングデータの変化を検出して検出信号の論理レベルを変化させる検出回路と、検出回路から出力される検出信号の論理レベルが変化したときに、格納回路から読み出されるトリミングデータによって、保持回路に保持されているトリミングデータを更新するリフレッシュ回路とを具備する。【選択図】図１
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【特許請求の範囲】
【請求項１】
製造後にトリミングを必要とする回路ブロックを内蔵した半導体集積回路であって、
前記回路ブロックをトリミングするために用いられるトリミングデータを格納する格納回路と、
前記格納回路から読み出されたトリミングデータを保持する保持回路と、
前記保持回路に保持されているトリミングデータの変化を検出して検出信号の論理レベルを変化させる検出回路と、
前記検出回路から出力される検出信号の論理レベルが変化したときに、前記格納回路から読み出されるトリミングデータによって、前記保持回路に保持されているトリミングデータを更新するリフレッシュ回路と、
を具備する半導体集積回路。
【請求項２】
前記格納回路が、複数ビットのトリミングデータに対応して切断された状態又は切断されていない状態に設定された複数のヒューズを有するヒューズ回路を含み、
前記保持回路が、前記リフレッシュ回路から出力される信号に応答して、前記複数のヒューズの設定状態を読み出し、前記複数のヒューズの設定状態に対応する複数ビットのトリミングデータをそれぞれ保持する複数のラッチ回路を含む、請求項１記載の半導体集積回路。
【請求項３】
前記格納回路が、複数ビットのトリミングデータを格納する不揮発性メモリを含み、
前記保持回路が、前記不揮発性メモリから読み出された複数ビットのトリミングデータをそれぞれ保持する複数のＤフリップフロップを有するレジスタを含む、請求項１記載の半導体集積回路。
【請求項４】
前記検出回路が、
前記保持回路に保持されている複数ビットのトリミングデータをそれぞれ入力する複数の遅延回路と、
前記保持回路に保持されている複数ビットのトリミングデータと前記複数の遅延回路から出力される複数ビットのトリミングデータとの排他的論理和をそれぞれ求めることによって、前記保持回路に保持されている複数ビットのトリミングデータの変化を検出する複数の第１の論理回路と、
前記複数の第１の論理回路の出力信号に基づいて、前記保持回路に保持されているトリミングデータの少なくとも１つのビットが変化したときに所定の期間において検出信号を活性化する第２の論理回路と、
を含む、請求項１〜３のいずれか１項記載の半導体集積回路。
【請求項５】
前記検出回路が、
前記保持回路に保持されている複数ビットのトリミングデータを第１の端子にそれぞれ入力する複数の第１のコンデンサと、
前記複数の第１のコンデンサの第２の端子と基準電位との間に接続された第２のコンデンサと、
前記第２のコンデンサの両端電圧の変化を検出することにより、前記保持回路に保持されているトリミングデータの少なくとも１つのビットが変化したときに検出信号の倫理レベルを変化させる変化検出回路と、
を含む、請求項１〜３のいずれか１項記載の半導体集積回路。
【請求項６】
前記検出回路が、
前記保持回路に保持されている複数ビットのトリミングデータを第１の端子にそれぞれ入力する複数の第１のコンデンサと、
前記複数の第１のコンデンサの第２の端子と基準電位との間に接続された第２のコンデンサと、
前記第２のコンデンサの両端電圧の増加を検出する第１の変化検出部と、
前記第２のコンデンサの両端電圧の減少を検出する第２の変化検出部と、
前記第１の変化検出部の出力信号と前記第２の変化検出部の出力信号とに基づいて、前記保持回路に保持されているトリミングデータの少なくとも１つのビットが変化したときに所定の期間において検出信号を活性化する論理回路と、
を含む、請求項１〜３のいずれか１項記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体集積回路に関し、特に、製造工程上のばらつき等を補正するために製造後にトリミングを必要とする回路ブロックを内蔵した半導体集積回路に関する。
【背景技術】
【０００２】
例えば、近年普及している携帯電話機やＰＤＡ（Personal Digital Assistance：個人用携帯情報端末）に代表される携帯機器においては、液晶表示パネルが広く用いられている。液晶表示パネルの多階調化を実現するためには、所望の階調数に対応する複数の階調電圧を生成する階調電圧生成回路が、ＩＣ（半導体集積回路）内に構成される。そのような階調電圧生成回路は、複数の分圧抵抗を含んでおり、それらの分圧抵抗によって基準電圧が分圧されることにより、複数の階調電圧が生成される。
【０００３】
ところで、液晶表示パネルの輝度は、階調電圧のみによって決定されるものではなく、液晶表示パネルを構成する液晶等の特性に影響される。従って、液晶表示パネルは、製造メーカによって特有の階調特性を有している。そこで、ＩＣに内蔵された階調電圧生成回路において、液晶表示パネル毎の仕様に合わせて階調電圧を設定する必要がある。さらに、個々のＩＣにおいても製造工程上のばらつきが生じるので、ＩＣの製造後に、そのようなばらつきを補正する場合がある。
【０００４】
一般に、製造工程上のばらつきを補正する手段として、トリミングが広く知られている。トリミングの技術には様々あるが、例えば、ＩＣの検査時や出荷調整時に、ヒューズ回路や不揮発性メモリ等の格納回路にトリミングデータを格納しておき、ＩＣの電源投入時に、このトリミングデータをラッチ回路やレジスタ等の保持回路に取り込んで、トリミングを必要とする回路ブロックに対して、この保持回路からトリミングデータを供給することが行われている。
【０００５】
しかしながら、トリミング用保持回路に保持されている内容は、静電気によるノイズ等によって書き換えられてしまうことがある。そこで、下記の特許文献１には、回路規模を増大させることなく、外来のノイズに影響されないヒューズ回路が開示されている。このヒューズ回路は、アナログ値を調整するためのヒューズ回路であって、ヒューズ素子の設定状態を記憶するラッチ回路と、ラッチ回路にヒューズ素子の設定状態を取り込むためのラッチクロックを周期的信号に基づいて生成するラッチクロック生成回路とを含み、上記ラッチ回路は、ラッチクロックに基づいて周期的にヒューズ素子の設定状態を取り込み、ラッチ回路に取り込まれたヒューズ素子の設定状態に基づいてアナログ値が調整される。
【０００６】
特許文献１によれば、トリミング用保持回路に保持されている内容を定期的にリフレッシュすることができるが、格納回路に格納されているトリミングデータを読み出すためには電力を消費するので、リフレッシュ間隔を短くすると、ＩＣの消費電力がかなり増加してしまう。一方、リフレッシュ間隔を長くすると、トリミング用保持回路の内容がノイズ等によって書き換えられてしまった場合に、機器が誤動作する期間が長くなるという問題がある。例えば、発振回路において分周比がトリミングによって設定されている場合に、トリミング用保持回路の内容が書き換えられてしまうと、本来の周波数とは異なる周波数が出力され続けてしまう。
【特許文献１】特開２００４−１０３８７３（第１頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、上記の点に鑑み、本発明は、消費電流をあまり増加させることなく、トリミング用保持回路の内容を適時にリフレッシュすることができる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明の１つの観点に係る半導体集積回路は、製造後にトリミングを必要とする回路ブロックを内蔵した半導体集積回路であって、回路ブロックをトリミングするために用いられるトリミングデータを格納する格納回路と、格納回路から読み出されたトリミングデータを保持する保持回路と、保持回路に保持されているトリミングデータの変化を検出して検出信号の論理レベルを変化させる検出回路と、検出回路から出力される検出信号の論理レベルが変化したときに、格納回路から読み出されるトリミングデータによって、保持回路に保持されているトリミングデータを更新するリフレッシュ回路とを具備する。
【０００９】
ここで、格納回路が、複数ビットのトリミングデータに対応して切断された状態又は切断されていない状態に設定された複数のヒューズを有するヒューズ回路を含み、保持回路が、リフレッシュ回路から出力される信号に応答して、複数のヒューズの設定状態を読み出し、複数のヒューズの設定状態に対応する複数ビットのトリミングデータをそれぞれ保持する複数のラッチ回路を含むようにしても良い。
【００１０】
あるいは、格納回路が、複数ビットのトリミングデータを格納する不揮発性メモリを含み、保持回路が、不揮発性メモリから読み出された複数ビットのトリミングデータをそれぞれ保持する複数のＤフリップフロップを有するレジスタを含むようにしても良い。
【００１１】
また、検出回路が、保持回路に保持されている複数ビットのトリミングデータをそれぞれ入力する複数の遅延回路と、保持回路に保持されている複数ビットのトリミングデータと複数の遅延回路から出力される複数ビットのトリミングデータとの排他的論理和をそれぞれ求めることによって、保持回路に保持されている複数ビットのトリミングデータの変化を検出する複数の第１の論理回路と、複数の第１の論理回路の出力信号に基づいて、保持回路に保持されているトリミングデータの少なくとも１つのビットが変化したときに所定の期間において検出信号を活性化する第２の論理回路とを含むようにしても良い。
【００１２】
あるいは、検出回路が、保持回路に保持されている複数ビットのトリミングデータを第１の端子にそれぞれ入力する複数の第１のコンデンサと、複数の第１のコンデンサの第２の端子と基準電位との間に接続された第２のコンデンサと、第２のコンデンサの両端電圧の変化を検出することにより、保持回路に保持されているトリミングデータの少なくとも１つのビットが変化したときに検出信号の倫理レベルを変化させる変化検出回路とを含むようにしても良い。
【００１３】
あるいは、検出回路が、保持回路に保持されている複数ビットのトリミングデータを第１の端子に入力する複数の第１のコンデンサと、複数の第１のコンデンサの第２の端子と基準電位との間に接続された第２のコンデンサと、第２のコンデンサの両端電圧の増加を検出する第１の変化検出部と、第２のコンデンサの両端電圧の減少を検出する第２の変化検出部と、第１の変化検出部の出力信号と第２の変化検出部の出力信号とに基づいて、保持回路に保持されているトリミングデータの少なくとも１つのビットが変化したときに所定の期間において検出信号を活性化する論理回路とを含むようにしても良い。
【発明の効果】
【００１４】
本発明によれば、保持回路に保持されているトリミングデータがノイズ等によって変化したときにリフレッシュを行うようにしたので、消費電流をあまり増加させることがない。また、トリミングデータが変化してから直ちに保持回路がリフレッシュされるので、機器が誤動作する期間を極力短くして実害を逃れることができる。
【発明を実施するための最良の形態】
【００１５】
以下に、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る半導体集積回路の構成を示すブロック図である。この半導体集積回路は、製造後にトリミングを必要とする回路ブロック１００を内蔵している。回路ブロック１００としては、具体的には、階調電圧生成回路、発振回路、Ｄ／Ａ（ディジタル／アナログ）変換回路、Ａ／Ｄ（アナログ／ディジタル）変換回路等が該当する。
【００１６】
例えば、２次元マトリクス状にＴＦＴ（Thin Film Transistor：薄膜トランジスタ）が配置された液晶表示パネルを駆動するための液晶ドライバＩＣは、複数の階調電圧を生成し、それらの階調電圧をソース駆動回路に供給する階調電圧生成回路を内蔵している。階調電圧生成回路は、安定化された電源電圧を複数の抵抗によって分圧することにより、複数の出力電圧を生成する。液晶ドライバＩＣの製造後に、それらの抵抗の内の幾つかをスイッチ回路によって短絡することにより、出力電圧を調整（トリミング）することができる。
【００１７】
図１を参照すると、本実施形態に係る半導体集積回路は、複数ビットのトリミングデータに対応して切断された状態又は切断されていない状態に設定された複数のヒューズを有するヒューズ回路１０と、それらのヒューズの設定状態に基づいて複数ビットのトリミングデータＴＤ１〜ＴＤ８を保持する複数のラッチ回路２１〜２８と、ラッチ回路２１〜２８に保持されているトリミングデータＴＤ１〜ＴＤ８の変化を検出して検出信号の論理レベルを変化させる検出回路３０と、検出回路３０から出力される検出信号の論理レベルが変化したときに、ヒューズ回路１０から読み出されるトリミングデータによって、ラッチ回路２１〜２８に保持されているトリミングデータＴＤ１〜ＴＤ８を更新するリフレッシュ回路４０とを含んでいる。ここでは、例として、トリミングデータのビット数を８ビットとしている。
【００１８】
ヒューズ回路１０は、複数のヒューズが切断された状態又は切断されていない状態に対応してトリミングデータを格納する格納回路に相当する。複数のヒューズの一端には、電源電位ＶＤＤが供給されており、他端は、ラッチ回路２１〜２８に接続されている。ラッチ回路２１〜２８は、各々がインバータとＮＯＲ回路とによって構成され、リフレッシュ回路４０からラッチクロック信号としてハイレベルのパルスが供給されると、複数のヒューズの設定状態を読み出して、それらのヒューズの設定状態に対応する複数ビットのトリミングデータＴＤ１〜ＴＤ８を保持する保持回路に相当する。
【００１９】
検出回路３０は、ラッチ回路２１〜２８に保持されている複数ビットのトリミングデータＴＤ１〜ＴＤ８の少なくとも１つのビットが変化したときに、検出信号の論理レベルを変化させる。リフレッシュ回路４０は、電源が投入された際のリセット時、及び、検出回路３０から出力される検出信号の論理レベルが変化したときに、ラッチクロック信号としてハイレベルのパルスを出力する。これにより、ラッチ回路２１〜２８に保持されているトリミングデータが更新されて、ラッチ回路２１〜２８がリフレッシュされる。
【００２０】
このように、ラッチ回路２１〜２８に保持されているトリミングデータがノイズ等によって書き換えられてしまった場合においても、ラッチ回路２１〜２８が直ちにリフレッシュされるので、機器が誤動作する期間を極力短くすることができる。なお、リフレッシュ回路４０は、ラッチクロック信号のパルスを一旦出力した後、しばらくの間は、ラッチクロック信号のパルスを出力しないようにしても良い。これにより、トリミングデータがノイズ等によって書き換えられた際に、リフレッシュが２回続けて行われることを防止できる。
【００２１】
図２は、本発明の第２の実施形態に係る半導体集積回路の構成を示すブロック図である。図２に示すように、この半導体集積回路は、複数ビットのトリミングデータＴＤ１〜ＴＤ８を格納する不揮発性メモリ（Ｅ２ＰＲＯＭ）５０と、不揮発性メモリ５０から読み出された複数ビットのトリミングデータＴＤ１〜ＴＤ８を保持する複数のＤフリップフロップ６１〜６８を有するレジスタ６０と、レジスタ６０に保持されているトリミングデータＴＤ１〜ＴＤ８の変化を検出して検出信号の論理レベルを変化させる検出回路３０と、検出回路３０から出力される検出信号の論理レベルが変化したときに、不揮発性メモリ５０から読み出されるトリミングデータによって、レジスタ６０に保持されているトリミングデータＴＤ１〜ＴＤ８を更新するリフレッシュ回路７０とを含んでいる。ここでは、例として、トリミングデータのビット数を８ビットとしている。
【００２２】
不揮発性メモリ５０は、トリミングデータを格納する格納回路に相当し、リフレッシュ回路７０から出力されるリード信号に応答して、トリミングデータを読み出して出力する。また、レジスタ６０は、トリミングデータを保持する保持回路に相当し、Ｄフリップフロップ６１〜６８は、リフレッシュ回路７０からクロック信号入力端子Ｃに入力されるラッチクロック信号がハイレベルに立ち上がると、データ入力端子Ｄに入力される複数ビットのトリミングデータを保持する。
【００２３】
検出回路３０は、Ｄフリップフロップ６１〜６８に保持されている複数ビットのトリミングデータＴＤ１〜ＴＤ８の少なくとも１つのビットが変化したときに、検出信号の論理レベルを変化させる。リフレッシュ回路７０は、電源が投入された際のリセット時、及び、検出回路３０から出力される検出信号の論理レベルが変化したときに、リード信号を所定の期間において活性化すると共に、ラッチクロック信号としてハイレベルのパルスを出力する。これにより、不揮発性メモリ５０から複数ビットのトリミングデータが読み出され、それによって、Ｄフリップフロップ６１〜６８に保持されているトリミングデータが更新されて、レジスタ６０がリフレッシュされる。
【００２４】
このように、レジスタ６０に保持されているトリミングデータがノイズ等によって書き換えられてしまった場合においても、レジスタ６０が直ちにリフレッシュされるので、機器が誤動作する期間を極力短くすることができる。なお、リフレッシュ回路７０は、リード信号及びラッチクロック信号を一旦活性化した後、しばらくの間は、リード信号及びラッチクロック信号を活性化しないようにしても良い。これにより、トリミングデータがノイズ等によって書き換えられた際に、リフレッシュが２回続けて行われることを防止できる。
【００２５】
次に、第１及び第２の実施形態に係る半導体集積回路において使用される検出回路の具体例について説明する。
図３は、第１及び第２の実施形態に係る半導体集積回路において使用される検出回路の第１の具体例を示す図である。図３に示すように、検出回路３０は、保持回路に保持されている複数ビットのトリミングデータＴＤ１〜ＴＤ８を入力する複数の遅延回路３１１〜３１８と、保持回路に保持されている複数ビットのトリミングデータＴＤ１〜ＴＤ８と遅延回路３１１〜３１８から出力される複数ビットのトリミングデータとの排他的論理和を求めることにより、保持回路に保持されている複数ビットのトリミングデータの変化を検出する複数のエクスクルーシブＯＲ（ＥＯＲ）回路３２１〜３２８と、ＥＯＲ回路３２１〜３２８の出力信号に基づいて、保持回路に保持されているトリミングデータの少なくとも１つのビットが変化したときに所定の期間において検出信号を活性化するＯＲ回路３３とを含んでいる。ここで、遅延回路３１１〜３１８の各々は、複数のゲート（例えば、インバータ）を直列接続することによって構成することができる。
【００２６】
トリミングデータが変化しなければ、ＥＯＲ回路３２１〜３２８の出力信号は、ローレベルに維持されている。トリミングデータのいずれかのビットが、ハイレベルからローレベルに変化し、又は、ローレベルからハイレベルに変化すると、対応するＥＯＲ回路の出力信号がハイレベルとなる。この出力信号がハイレベルとなる期間は、対応する遅延回路の遅延時間によって定められる。これにより、ＯＲ回路３３から出力される検出信号も、同様の期間においてハイレベルに活性化される。
【００２７】
図４は、第１及び第２の実施形態に係る半導体集積回路において使用される検出回路の第２の具体例を示す図である。この例においては、遅延回路を用いないようにしている。図４に示すように、検出回路３０は、保持回路に保持されている複数ビットのトリミングデータＴＤ１〜ＴＤ８を第１の端子に入力する複数のコンデンサＣ１〜Ｃ８と、コンデンサＣ１〜Ｃ８の第２の端子と基準電位（本実施形態においては、接地電位とする）との間に接続されたコンデンサＣ０と、コンデンサＣ０の両端電圧の変化を検出することにより、保持回路に保持されている８ビットのトリミングデータＴＤ１〜ＴＤ８の少なくとも１つのビットが変化したときに検出信号の論理レベルを変化させる変化検出回路３４とを含んでいる。
【００２８】
ここで、トリミングデータは、ハイレベルとして電源電位ＶＤＤをとり、ローレベルとして接地電位をとるものとする。コンデンサＣ１〜Ｃ８の容量をＣＡ、コンデンサＣ０の容量をＣＢとすると、トリミングデータの８ビットの内の１ビットの論理レベルが変化したときのコンデンサＣ０の両端電圧の変化ΔＶは、次式で表される。
ΔＶ＝ＶＤＤ・ＣＡ／（８ＣＡ＋ＣＢ）
【００２９】
特に、ＣＡ＝ＣＢである場合には、コンデンサＣ０の両端電圧の変化ΔＶは、電源電位ＶＤＤを９分割した値となる。この電圧変化ΔＶを検出するために、変化検出回路３４は、コンデンサＣ０〜Ｃ８の容量よりも十分小さい容量を有するデカップリングコンデンサＣ９と、バイアス用の高抵抗Ｒ１〜Ｒ４と、帰還用の高抵抗Ｒ５と、コンパレータ３５とを含んでいる。
【００３０】
例えば、抵抗Ｒ１〜Ｒ４の抵抗値をすべて等しい値とすることにより、コンパレータ３５の非反転入力端子と反転入力端子の電位は、ほぼ中点電位ＶＤＤ／２となる。従って、電圧変化ΔＶがあまり大きな値でなくても、これを検出することができる。また、帰還用の抵抗Ｒ５によってヒステリシス特性を持たせることにより、抵抗値のばらつきやノイズ等による誤動作を防止することができる。変化検出回路３４は、正の電圧変化ΔＶを検出すると、検出信号をハイレベルとして維持し、負の電圧変化ΔＶを検出すると、検出信号をローレベルとして維持する。これにより、保持回路に保持されているトリミングデータの少なくとも１つのビットが変化したときに、検出信号の倫理レベルを変化させることができる。ただし、この検出回路においては、正の電圧変化が連続したり、負の電圧変化が連続したりする場合には、トリミングデータの変化を検出することができない。
【００３１】
図５は、第１及び第２の実施形態に係る半導体集積回路において使用される検出回路の第３の具体例を示す図である。図５に示すように、検出回路３０は、保持回路に保持されている複数ビットのトリミングデータＴＤ１〜ＴＤ８を第１の端子に入力する複数のコンデンサＣ１〜Ｃ８と、コンデンサＣ１〜Ｃ８の第２の端子と基準電位（本実施形態においては、接地電位とする）との間に接続されたコンデンサＣ０と、コンデンサＣ０の両端電圧の変化を検出することにより、保持回路に保持されているトリミングデータの少なくとも１つのビットが変化したときに検出信号を所定の期間において活性化する変化検出回路３６とを含んでいる。
【００３２】
変化検出回路３６は、デカップリングコンデンサＣ１０と、バイアス用の高抵抗Ｒ１０と、クランプ用のダイオードＤ１０と、信号レベルを判定するバッファ３７とを有する第１の変化検出部を含んでいる。抵抗Ｒ１０及びダイオードＤ１０のアノードに印加される参照電位ＶＲ１は、例えば、中点電位ＶＤＤ／２よりもやや低い値とする。従って、コンデンサＣ０の両端電圧が増加すると、第１の変化検出部がこれを検出し、バッファ３７の出力信号が所定の期間においてハイレベルとなる。
【００３３】
また、変化検出回路３６は、デカップリングコンデンサＣ１１と、バイアス用の高抵抗Ｒ１１と、クランプ用のダイオードＤ１１と、信号レベルを判定するインバータ３８とを有する第２の変化検出部を含んでいる。抵抗Ｒ１１及びダイオードＤ１１のカソードに印加される参照電位ＶＲ２は、例えば、中点電位ＶＤＤ／２よりもやや高い値とする。従って、コンデンサＣ０の両端電圧が減少すると、第２の変化検出部がこれを検出し、インバータ３８の出力信号が所定の期間においてハイレベルとなる。
【００３４】
ＯＲ回路３９は、バッファ３７の出力信号とインバータ３８の出力信号との論理和を求めることにより、これらの信号に基づいて、コンデンサＣ０の両端電圧が増加又は減少したときに、検出信号を所定の期間において活性化する。従って、保持回路に保持されているトリミングデータの少なくとも１つのビットが変化したときに、検出信号を活性化することができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の第１の実施形態に係る半導体集積回路の構成を示すブロック図。
【図２】本発明の第２の実施形態に係る半導体集積回路の構成を示すブロック図。
【図３】第１及び第２の実施形態における検出回路の第１の具体例を示す図。
【図４】第１及び第２の実施形態における検出回路の第２の具体例を示す図。
【図５】第１及び第２の実施形態における検出回路の第３の具体例を示す図。
【符号の説明】
【００３６】
１０  ヒューズ回路、  ２１〜２８  ラッチ回路、  ３０  検出回路、  ４０、７０  リフレッシュ回路、  ５０  不揮発性メモリ（Ｅ２ＰＲＯＭ）、  ６０  レジスタ、  ６１〜６８  Ｄフリップフロップ、  １００  トリミングを必要とする回路ブロック、  ３１１〜３１８  遅延回路、  ３２１〜３２８  ＥＯＲ回路、  ３３  ＯＲ回路  Ｃ１〜Ｃ１１  コンデンサ、  ３４、３６  変化検出回路、  ３５  コンパレータ、  ３７  バッファ、  ３８  インバータ、  ３９  ＯＲ回路、  Ｒ１〜Ｒ５、Ｒ１０、Ｒ１１  抵抗、  Ｄ１０、Ｄ１１  ダイオード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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