(57)【要約】【課題】  半導体装置の駆動能力を向上させること。【解決手段】  ウェル５には、ゲート幅方向にウェル５に凹凸を設けるためのトレンチ部１０が形成されており、絶縁膜７を介して、トレンチ部１０の内部及び上面部にゲート電極２が形成されている。ゲート電極２のゲート長方向の一方の側にはソース領域３が形成されており、他方の側にはドレイン領域４が形成されている。ソース領域３とドレイン領域４は、何れも、ゲート電極２の底部近傍（トレンチ部１０の底部近傍）の深さまで形成されている。このように、ソース領域３とドレイン領域４を深く形成することにより、ゲート電極２の部位で浅い部分に集中して流れていた電流がトレンチ部１０の全体に一様に流れるようになり、ウェル５に形成された凹凸によって実効的なゲート幅が広がる。このため、半導体装置１のオン抵抗が低下し、駆動能力が高まる【選択図】  図１
2008192985.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成され、ゲート幅方向に深さが変化する凹部が形成された第１導電型のウェルと、
絶縁膜を介して前記凹部の上面及び内部に形成されたゲート電極と、
前記ゲート電極の一方の側に前記ゲート電極の底部近傍にかけて形成された第２導電型のソース領域と、
前記ゲート電極の他方の側に前記ゲート電極の底部近傍にかけて形成された第２導電型のドレイン領域と、
を具備したことを特徴とする半導体装置。
【請求項２】
前記ソース領域と前記ドレイン領域の底部は、前記ゲート電極の底部と同じか、当該底部よりも深い位置に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ソース領域と前記ドレイン領域のうち、底部側の領域は第２導電型によるウェルによって形成されていることを特徴とする請求項１、又は請求項２に記載の半導体装置。
【請求項４】
前記ドレイン領域のうち、前記ゲート電極に隣接する領域では、不純物濃度が低く設定されていることを特徴とする請求項１、請求項２、又は請求項３に記載の半導体装置。
【請求項５】
半導体基板に第１導電型のウェルを形成するウェル形成ステップと、
前記形成したウェルに、ゲート幅方向に深さが変化する凹部を形成する凹部形成ステップと、
前記凹部の上面及び内部に絶縁膜を形成した後、当該絶縁膜を介して前記凹部の上面及び内部にゲート電極を形成するゲート電極形成ステップと、
前記形成したゲート電極の両側にイオンを注入して、前記ゲート電極の底部近傍にかけてソース領域とドレイン領域を形成するソースドレイン形成ステップと、
から構成されたことを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板に第１導電型のウェルを形成するウェル形成ステップと、
前記第１導電型のウェルに２つの第２導電型のウェルを形成する第２のウェル形成ステップと、
前記２つの第２導電型のウェルの間に、ゲート幅方向に深さが変化する凹部を形成する凹部形成ステップと、
前記凹部の上面及び内部に絶縁膜を形成した後、当該絶縁膜を介して前記凹部の上面及び内部にゲート電極を形成するゲート電極形成ステップと、
前記２つの第２導電型のウェルにイオンを注入して、ソース領域とドレイン領域を形成するソースドレイン形成ステップと、
から構成されたことを特徴とする半導体装置の製造方法。
【請求項７】
前記第２のウェル形成ステップは、単一の第２導電型のウェルの一部にイオンを注入して第１導電型に転換することにより、前記単一の第２導電型のウェルを分離して形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、及び半導体装置の製造方法に関し、例えば、ＭＯＳトランジスタに関する。
【背景技術】
【０００２】
ＭＯＳトランジスタは電子技術において中核を担う電子素子であって、ＭＯＳトランジスタの小型化と高駆動能力化は、重要な課題となっている。
ＭＯＳトランジスタを高駆動能力化する方法の１つとして、ゲート幅を長くしてオン抵抗を低減させる方法があるが、ゲート幅を長くするとＭＯＳトランジスタの占有面積が大きくなるという問題があった。
そこで、次の特許文献１では、横型ＭＯＳ構造のＭＯＳトランジスタの専有面積の増加を抑えながらゲート幅を長くする技術が提案されている。
【特許文献１】特開２００６−４９８２６公報
【０００３】
この技術は、図９（ａ）の斜視図に示したように、ウェル５にトレンチ部１０を設け、絶縁膜７を介してトレンチ部１０の上面と内部にゲート電極２を形成したものである。
ウェル５の表面部分において、ゲート電極２の一方の側にはソース領域６１が設けられており、他方の側にはドレイン領域６２が設けられている。
図９（ｂ）は、図９（ａ）のＡ−Ａ断面図であり、図９（ｃ）は、図９（ａ）のＢ−Ｂ断面図である。
Ｂ−Ｂ断面図に示したように、トレンチ部１０内にゲート電極２が形成されているため、絶縁膜７に接する輪郭の長さがゲート幅となる。
このように、この技術では、ゲート部を凸部と凹部を有するトレンチ構造にすることによって、表面でのゲート電極２の長さに対して、実効的なゲート幅の長さを長くすることができ、これによって、ＭＯＳトランジスタの耐圧を低下させずに単位面積あたりのオン抵抗を低減することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、図９（ａ）の構造では、想定したよりも駆動能力が得られないという問題があった。そして、ゲート長によって、駆動能力が異なり、ゲート長が短くなると、駆動能力が低下する傾向を示した。
これは、ソースドレイン間に生じたチャネルのうち、図９（ｄ）に示した経路Ａ（トレンチ部１０が形成されていない部分）に電流が多く流れ、経路Ｂや経路Ｃにはあまり電流が流れないことが原因であると推察された。
そして、ゲート長が短いほど、経路Ａに電流が集中するようになり、これがゲート長が短くなると駆動能力が低下する原因であると思われる。
【０００５】
そこで、本発明の目的は、トレンチ構造を有する半導体装置の駆動能力を向上させることである。
【課題を解決するための手段】
【０００６】
本発明は、前記目的を達成するために、請求項１に記載の発明では、半導体基板と、前記半導体基板に形成され、ゲート幅方向に深さが変化する凹部が形成された第１導電型のウェルと、絶縁膜を介して前記凹部の上面及び内部に形成されたゲート電極と、前記ゲート電極の一方の側に前記ゲート電極の底部近傍にかけて形成された第２導電型のソース領域と、前記ゲート電極の他方の側に前記ゲート電極の底部近傍にかけて形成された第２導電型のドレイン領域と、を具備したことを特徴とする半導体装置を提供する。
請求項２に記載の発明では、前記ソース領域と前記ドレイン領域の底部は、前記ゲート電極の底部と同じか、当該底部よりも深い位置に形成されていることを特徴とする請求項１に記載の半導体装置を提供する。
請求項３に記載の発明では、前記ソース領域と前記ドレイン領域のうち、底部側の領域は第２導電型によるウェルによって形成されていることを特徴とする請求項１、又は請求項２に記載の半導体装置を提供する。
請求項４に記載の発明では、前記ドレイン領域のうち、前記ゲート電極に隣接する領域では、不純物濃度が低く設定されていることを特徴とする請求項１、請求項２、又は請求項３に記載の半導体装置を提供する。
請求項５に記載の発明では、半導体基板に第１導電型のウェルを形成するウェル形成ステップと、前記形成したウェルに、ゲート幅方向に深さが変化する凹部を形成する凹部形成ステップと、前記凹部の上面及び内部に絶縁膜を形成した後、当該絶縁膜を介して前記凹部の上面及び内部にゲート電極を形成するゲート電極形成ステップと、前記形成したゲート電極の両側にイオンを注入して、前記ゲート電極の底部近傍にかけてソース領域とドレイン領域を形成するソースドレイン形成ステップと、から構成されたことを特徴とする半導体装置の製造方法を提供する。
請求項６に記載の発明では、半導体基板に第１導電型のウェルを形成するウェル形成ステップと、前記第１導電型のウェルに２つの第２導電型のウェルを形成する第２のウェル形成ステップと、前記２つの第２導電型のウェルの間に、ゲート幅方向に深さが変化する凹部を形成する凹部形成ステップと、前記凹部の上面及び内部に絶縁膜を形成した後、当該絶縁膜を介して前記凹部の上面及び内部にゲート電極を形成するゲート電極形成ステップと、前記２つの第２導電型のウェルにイオンを注入して、ソース領域とドレイン領域を形成するソースドレイン形成ステップと、から構成されたことを特徴とする半導体装置の製造方法を提供する。
請求項７に記載の発明では、前記第２のウェル形成ステップが、単一の第２導電型のウェルの一部にイオンを注入して第１導電型に転換することにより、前記単一の第２導電型のウェルを分離して形成することを特徴とする請求項６に記載の半導体装置の製造方法を提供する。
【発明の効果】
【０００７】
本発明によれば、ソース領域、ドレイン領域をゲート電極の底部近傍まで形成することにより、半導体装置の駆動能力を向上させることができる。
【発明を実施するための最良の形態】
【０００８】
（１）実施の形態の概要
ウェル５（図１）には、ゲート幅方向にウェル５に凹凸を設けるためのトレンチ部１０が形成されており、絶縁膜７を介して、トレンチ部１０の内部及び上面部にゲート電極２が形成されている。ゲート電極２のゲート長方向の一方の側にはソース領域３が形成されており、他方の側にはドレイン領域４が形成されている。ソース領域３とドレイン領域４は、何れも、ゲート電極２の底部近傍（トレンチ部１０の底部近傍）の深さまで形成されている。このように、ソース領域３とドレイン領域４を深く形成することにより、ゲート電極２の部位で浅い部分に集中して流れていた電流がトレンチ部１０の全体に一様に流れるようになり、ウェル５に形成された凹凸によって実効的なゲート幅が広がる。このため、半導体装置１のオン抵抗が低下し、駆動能力が高まる。
【０００９】
（２）実施の形態の詳細
図１は、本実施の形態の半導体装置の構成を説明するための図である。
半導体装置１は、横型ＭＯＳ構造のＭＯＳトランジスタであり、半導体基板６にウェル５が形成され、更にウェル５に、ゲート電極２、ソース領域３、ドレイン領域４が形成されている。
そして、これらの要素は、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）１１によって、半導体基板６の他の領域から電気的に分離されている。
【００１０】
ウェル５は、第１導電型で形成され、ソース領域３、及びドレイン領域４は、第２導電型で形成されている。
第１導電型をＰ型半導体とする場合、第２導電型はＮ型半導体となり、第１導電型をＮ型半導体とする場合、第２導電型はＰ型半導体となる。
【００１１】
図１の半導体装置１では、第１導電型をＰ型、第２導電型をＮ型とし、ウェル５をＰ型半導体で形成し、ソース領域３とドレイン領域４をＮ型半導体で形成している。そして、図では、Ｐ型、Ｎ型の区別を明確化するため、Ｐ型のウェルを「Ｐ型ウェル」などと記している。
本実施の形態では、半導体装置１をこのような構成として説明するが、第１導電型をＮ型、第２導電型をＰ型とし、ウェル５をＮ型半導体で形成し、ソース領域３とドレイン領域４をＰ型半導体で形成する場合にも同様な説明が可能である。
【００１２】
ウェル５には、凹部で構成されたトレンチ部１０がゲート幅方向に複数配列して形成されており、これによって、ウェル５のゲート幅方向の深さが変化する。
ここで、ソース領域３とドレイン領域４の間の方向（図のＬｐ）がゲート長方向であり、半導体装置１の表面に並行でＬｐに垂直な方向がゲート幅方向である。
なお、本実施の形態では、トレンチ部１０を複数形成したがこれは単数でも良い。
【００１３】
トレンチ部１０の内面、及びトレンチ部１０の上面側、即ち、ゲート電極２がウェル５に対面する面には例えばＳｉＯ２などによる絶縁膜７が形成されている。
そして、トレンチ部１０の内部及び上面には絶縁膜７を介してポリシリコンなどによるゲート電極２が形成されている。
これら、トレンチ部１０、及びゲート電極２の構造は、図９（ａ）〜（ｃ）に示した従来例と同様である。
【００１４】
ゲート電極２のゲート長方向の側面領域には、一方にはＮ型半導体で構成されたソース領域３が形成され、他方にはＮ型半導体で構成されたドレイン領域４が形成されている。
ソース領域３とドレイン領域４の深さは、ゲート電極２の底部近傍（トレンチ部１０の底部近傍と言うこともできる）に達している。
そして、ソース領域３にはコンタクト８が複数形成され、ドレイン領域４にはコンタクト９が複数形成されおり、外部の回路との接合が行えるようになっている。
【００１５】
図中の「ｎ＋」の表記は、Ｎ型の濃度が高濃度（即ち、不純物が高濃度）であることを表す。低濃度である場合は「ｎ−」と表記する。
なお、Ｎ型半導体の場合は不純物としてヒ素や燐などのイオンが用いられ、Ｐ型半導体の場合は、ホウ素などのイオンが用いられる。
【００１６】
このように、ソース領域３とドレイン領域４をゲート電極２の底部近傍にまで形成することにより、図９（ｄ）に示した経路Ｂや経路Ｃを流れる電流（キャリアの移動）が増え、実効的なゲート幅を広げることができる。
これによって、半導体装置１の占有面積の増加を抑制しつつ、半導体装置１の駆動能力を向上させることができる。
また、ゲート長Ｌｐが短い場合でも、経路Ａへの電流の集中を緩和することができ、良好な駆動力を得ることができる。
【００１７】
本実施の形態では、ソース領域３とドレイン領域４をゲート電極２の底部近傍に形成するが、この近傍とは、望ましくはゲート電極２の底部（トレンチ部１０の底部）から深さにして±２０％の範囲であり、更に望ましくは、±１０％の範囲である。
そして、ソース領域３とドレイン領域４を深くすることによる効果を確実に得るためには、ソース領域３とドレイン領域４の底部を、ゲート電極２の底部（トレンチ部１０の底部）と同じかより深くすることが望ましい。
【００１８】
次に、半導体装置１の製造方法について説明する。
半導体装置１を製造するには、まず、半導体基板６にＬＯＣＯＳ１１とウェル５を形成する。次に、ウェル５にトレンチ部１０をエッチングなどにより形成する。そして、ウェル５の内部と上面に絶縁膜７を形成し、その上にゲート電極２を形成する。最後に、イオン注入によって、ソース領域３とドレイン領域４を形成する。
以上の製造方法は、ソース領域３とドレイン領域４のイオン注入エネルギーを高める他は、従来の半導体装置の製造方法と同様である。
【００１９】
図１の半導体装置１は、キャリアが電子でありＮチャネルとなっている。この場合、ソース領域３とドレイン領域４のイオン注入時の不純物は、従来より用いられているヒ素（Ａｓ）よりも燐（Ｐ）の方が熱拡散しやすく好ましい。
また、半導体装置１を、キャリアがホールであるＰチャネルで形成する場合（ウェル５をＮ型、ソース領域３・ドレイン領域４をＰ型とした場合）、不純物は、従来より用いられている二フッ化ホウ素（ＢＦ２）よりもホウ素（Ｂ）の方が同じ注入エネルギーで深く注入されるため望ましい。
【００２０】
図２は、従来の半導体装置に対する半導体装置１の駆動能力比を計測した実験結果を表したグラフである。
図２に示したように、Ｎチャネルの場合は、ゲート長が２［μｍ］の場合、従来の１．７倍程度、６［μｍ］では２．６倍程度、１０［μｍ］の場合では、３．０倍程度の駆動能力がある。
Ｐチャネルの場合は、ゲート長が２［μｍ］の場合、従来の２．１倍程度、６［μｍ］では３．３倍程度、１０［μｍ］の場合では、３．９倍程度の駆動能力がある。
【００２１】
何れの場合も、全てのゲート長に渡って、従来品に比べて高い駆動能力が得られていることが分かる。
また、Ｎチャネル、Ｐチャネルの何れも、ゲート長が短い領域（例えば、２〜４［μｍ］）でも従来品よりも高い駆動力比が得られており、経路Ａ（図９（ｄ））への電流の集中が緩和されていることが分かる。
【００２２】
以上に説明した本実施の形態により次のような効果を得ることができる。
（１）ゲート電極２をトレンチ部１０に形成してトレンチ構造とすることにより、実効的なゲート幅を広げることができる。
（２）ソース領域３とドレイン領域４の底部をゲート電極２の底部近傍まで深く形成することにより、トレンチ構造の浅い部分への電流の集中を緩和することができ、トレンチ構造による実効的なゲート幅の増大を有効とすることができる。
（３）ソース領域３とドレイン領域４の底部をゲート電極２の底部近傍まで深く形成することにより、ゲート長が短い場合でもトレンチ構造の浅い部分への電流の集中を緩和することができる。
（４）実効的なゲート幅が広がるため、オン抵抗が低下し、半導体装置１の駆動能力を高めることができる。
（５）１チップで高駆動能力を有するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を作成できる。
【００２３】
以上のように、半導体装置１において、ウェル５は、前記半導体基板６に形成され、ゲート幅方向に深さが変化する凹部（トレンチ部１０）が形成された第１導電型のウェルとして機能している。
そして、ゲート電極２は、絶縁膜７を介して前記凹部の上面及び内部に形成されており、ソース領域３は、ゲート電極２の一方の側にゲート電極２の底部近傍にかけて形成された第２導電型のソース領域として機能し、ドレイン領域４は、ゲート電極２の他方の側にゲート電極２の底部近傍にかけて形成された第２導電型のドレイン領域として機能している。
更に、ソース領域３とドレイン領域４の底部は、ゲート電極２の底部と同じか、当該底部よりも深い位置に形成すると効果的である。
なお、半導体装置１では、第１導電型をＰ型とし、第２導電型をＮ型としてＮチャネルとしたが、第１導電型をＮ型、第２導電型をＰ型としてＰチャネルとすることもできる。
【００２４】
（変形例１）
ホウ素などは、注入エネルギーを高めれば、ウェル５の深くまで容易に注入することができるが、ヒ素や燐などは、ウェル５の深くまで注入することは困難な場合がある。
そこで、本実施の形態では、ウェル５にソース領域３、ドレイン領域４として機能する第２ウェルを形成する。第２ウェルの形成では、イオンが熱により拡散するため、ウェル５の深くまでイオンを分布させることができる。
【００２５】
まず、図３を用いて第２ウェルの形成方法について説明する。
半導体基板６に、ＬＯＣＯＳ１１とＰ型のウェル５を形成した後、ウェル５の上面に、ソース領域とドレイン領域を形成する面を露出するようにレジスト２３でマスクを形成する。
上面から例えばヒ素や燐などのイオンを注入して熱処理を行うと、ソース領域とドレイン領域を形成する領域にＮ型の第２ウェル２１、２２が形成される。なお、図ではＮ型であることを明確化するためＮ型ウェルと記してある。
第２ウェル２１、２２の底部は、半導体装置１と同様に後ほど形成するゲート電極２の底部近傍に形成されている。
このようにして形成された第２ウェル２１、２２にＮ型に対応するイオンを注入することによりソース領域、及びドレイン領域が形成される。
【００２６】
図４は、変形例１に係る半導体装置の構造を説明するための図である。
半導体装置２０は、ソース領域、及びドレイン領域の構成が異なる他は半導体装置１と同じである。
第２ウェル２１、２２の上面部分にはイオンが注入され、第２ウェル２１の上面にｎ＋領域２４が形成され、第２ウェル２２の上面にｎ＋領域２５が形成されている。
そして、ｎ＋領域２４にはコンタクト８が形成され、ｎ＋領域２５にはコンタクト９が形成されている。
【００２７】
第２ウェル２１とｎ＋領域２４は、全体がソース領域として機能し、第２ウェル２２とｎ＋領域２５は、全体がドレイン領域として機能する。
このように、ゲート電極２の底部近傍までイオン注入が困難な場合は、第２ウェル２１と第２ウェル２２を形成することにより、ゲート電極２の底部近傍までソース領域、及びドレイン領域を形成することができる。
【００２８】
このように、本変形例では、ゲート電極２の底部近傍にまでイオン注入が困難な場合でも、第２ウェル２１、２２によってソース領域とゲート領域を形成することができる。
なお、半導体装置２０は、Ｎチャネルであるが、Ｐチャネルとする場合は、ウェル５をＮ型、第２ウェル２１、２２をＰ型で形成し、第２ウェル２１、２２の上面にＰ型の濃度の高いｐ＋領域を形成する。
以上の半導体装置２０では、ソース領域とドレイン領域のうち、底部側の領域は第２導電型（ここではＮチャネルなのでＮ型、Ｐチャネルの場合はＰ型）によるウェル５によって形成されている。
【００２９】
（変形例２）
本変形例では、ソース領域、及びゲート領域として機能する第２ウェルの他の形成方法を説明する。
変形例１では、レジスト２３によってゲート電極２を形成する領域にマスクを形成し、第２ウェル２１、２２を個別に形成したが、本変形例では、単一の第２ウェルを形成し、これを分離することによりソース領域、及びドレイン領域に対応する第２ウェルを形成する。
以下に、図５を用いて第２ウェルの形成方法について説明する。
まず、半導体基板６に、ＬＯＣＯＳ１１とＰ型のウェル５を形成した後、ウェル５の上面にイオンを注入して熱処理し、単一のＮ型の第２ウェルを形成する。この単一の第２ウェルは、図５の第２ウェル３１と第２ウェル３２、及び両ウェルの間の領域に形成される。
【００３０】
次に、第２ウェル３１、３２を形成する領域の上面にレジスト３４、３５でマスクを形成し、ゲート電極２を形成する面を出させる。
この状態で、ホウ素などのイオンを注入すると、露出部分のＮ型であった領域がＰ型に転換され、Ｐ型領域３３が形成される。Ｐ型領域３３の底部は、単一の第２ウェルの底部よりも深く設定され、これによって、単一の第２ウェルが第２ウェル３１と第２ウェル３２に分離される。
第２ウェル３１と第２ウェル３２を形成した後の工程は、変形例１と同様である。
【００３１】
図６は、変形例２に係る半導体装置の構造を説明するための図である。
半導体装置３０では、第２ウェル３１、３２の上面にイオンが注入され、第２ウェル３１の上面領域にｎ＋領域３６が形成され、第２ウェル３２の上面領域にｎ＋領域３７が形成されている。ｎ＋領域３６にはコンタクト８が形成され、ｎ＋領域３７にはコンタクト９が形成されている。
【００３２】
そして、第２ウェル３１とｎ＋領域３６は、全体がソース領域として機能し、第２ウェル３２とｎ＋領域３７は、全体がドレイン領域として機能する。
また、単一の第２ウェルを分離したＰ型領域３３には、トレンチ部１０が形成され、絶縁膜７を介してゲート電極２が形成されている。
【００３３】
このように、ゲート電極２の底部近傍までイオン注入が困難な場合は、単一の第２ウェルをゲート電極２の底部近傍まで形成し、これを分離することによってソース領域とドレイン領域を形成することができる。
このように、単一の第２ウェルをトレンチ部１０の下方にも形成した場合は、トレンチ部１０の直下にＰ型領域を形成する。
【００３４】
（変形例３）
本変形例では、ドレイン領域に電界緩和領域を設けることにより半導体装置の耐圧を向上させる。
図７は、本変形例に係る半導体装置の構造を説明するための図である。
半導体装置４０では、先に説明した半導体装置１（図１）のドレイン領域４のうち、ゲート電極２に対面する側の領域にＮ型の濃度が低いｎ−領域４ｂが設けてある。ｎ−領域４ｂは、ゲート電極２の底部近傍まで形成されている。
Ｎ型の濃度が高いｎ＋領域４ａは、半導体装置１のドレイン領域４（図１）と同程度の濃度であって、コンタクト９が形成されている。
一方、ソース側の構成は、半導体装置１と同じである。
【００３５】
これらの濃度差は、例えば、ドレイン領域全体をｎ−の濃度にて形成し、その後ｎ−領域４ｂの部分にマスクを形成してｎ＋領域４ａの領域にイオン注入することによって形成することができる。
即ち、半導体装置４０では、ドレイン領域のうち、ゲート電極２に隣接する領域では、不純物濃度が低く設定されている。
このように、ゲート電極２とｎ＋領域４ａの間に、Ｎ型濃度が低い領域を形成すると、この領域で電界が緩和され、半導体装置４０の耐圧が向上する。
【００３６】
（変形例４）
本変形例も、ドレイン領域に電界緩和領域を設けることにより半導体装置の耐圧を向上させたものである。
図８は、本変形例に係る半導体装置の構造を説明するための図である。
半導体装置５０では、先に説明した変形例２の半導体装置２０（図４）のドレイン領域に、ゲート電極２と対面する領域に形成されたＮ型の濃度が高いｎ＋領域２２ａと、コンタクト９側に形成されたＮ型の濃度が低いｎ−領域２２ｂが設けてある。
【００３７】
これは、ドレイン領域に第２ウェルとしてｎ−領域を形成した後、ｎ＋領域２２ａを形成する領域の上面にイオンを注入してｎ＋領域２２ａを形成したものである。ｎ＋領域２２ａにはコンタクト９が形成されている。ｎ＋領域２２ｂのＮ型濃度はドレイン領域４（図１）と同程度である。
一方、ソース側の構成は、半導体装置２０と同じである。
このように、ゲート電極２とｎ＋領域２２ａの間に、Ｎ型濃度が低い領域を形成すると、この領域で電界が緩和され、半導体装置５０の耐圧が向上する。
【図面の簡単な説明】
【００３８】
【図１】本実施の形態の半導体装置の構成を説明するための図である。
【図２】本実施の形態の半導体装置の駆動能力を説明するための図である。
【図３】第２ウェルの製造方法を説明するための図である。
【図４】変形例１に係る半導体装置の構造を説明するための図である。
【図５】変形例２に係る半導体装置の製造方法を説明するための図である。
【図６】変形例２に係る半導体装置の構造を説明するための図である。
【図７】変形例３に係る半導体装置の構造を説明するための図である。
【図８】変形例４に係る半導体装置の構造を説明するための図である。
【図９】従来の半導体装置を説明するための図である。
【符号の説明】
【００３９】
１  半導体装置
２  ゲート電極
３  ソース領域
４  ドレイン領域
５  ウェル
６  半導体基板
７  絶縁膜
８  コンタクト
９  コンタクト
１０  トレンチ部
１１  ＬＯＣＯＳ
【図１】
2008192985.tif 000003
【図２】
2008192985.tif 000004
【図３】
2008192985.tif 000005
【図４】
2008192985.tif 000006
【図５】
2008192985.tif 000007
【図６】
2008192985.tif 000008
【図７】
2008192985.tif 000009
【図８】
2008192985.tif 000010
【図９】
2008192985.tif 000011
【手続補正書】
【提出日】平成20年1月31日(2008.1.31)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、及び半導体装置の製造方法に関し、例えば、ＭＯＳトランジスタに関する。
【背景技術】
【０００２】
ＭＯＳトランジスタは電子技術において中核を担う電子素子であって、ＭＯＳトランジスタの小型化と高駆動能力化は、重要な課題となっている。
ＭＯＳトランジスタを高駆動能力化する方法の１つとして、ゲート幅を長くしてオン抵抗を低減させる方法があるが、ゲート幅を長くするとＭＯＳトランジスタの占有面積が大きくなるという問題があった。
そこで、次の特許文献１では、横型ＭＯＳ構造のＭＯＳトランジスタの専有面積の増加を抑えながらゲート幅を長くする技術が提案されている。
【特許文献１】特開２００６−２９４６４５号公報
【０００３】
この技術は、図８（ａ）の斜視図に示したように、ウェル５にトレンチ部１０を設け、絶縁膜７を介してトレンチ部１０の上面と内部にゲート電極２を形成したものである。
ウェル５の表面部分において、ゲート電極２の一方の側にはソース領域６１が設けられており、他方の側にはドレイン領域６２が設けられている。
図８（ｂ）は、図８（ａ）のＡ−Ａ断面図であるが、この図に示したように、トレンチ部１０内にゲート電極２が形成されているため、絶縁膜７に接する輪郭の長さがゲート幅となる。
このように、この技術では、ゲート部を凸部と凹部を有するトレンチ構造にすることによって、表面でのゲート電極２の長さに対して、実効的なゲート幅の長さを長くすることができ、これによって、ＭＯＳトランジスタの耐圧を低下させずに単位面積あたりのオン抵抗を低減することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、図８（ａ）の構造では、ゲート長Ｌが短くなるに従い、想定した駆動能力が得られない問題があった。
図８（ｃ）は、図８（ａ）のＢ−Ｂ断面図である。図８（ｂ）を見ると分かりやすいが、図８（ｃ）は、チャネル領域１２が形成されるトレンチ側壁のギリギリの部分を切り取った断面図である。図８（ｃ）に示したソースドレイン間に生じたチャネル領域１２内に電流が電流経路１３を介して流れるが、チャネル領域１２の上部の電流経路１３のほうが下部の電流経路１３より短く、この差はゲート長Ｌが短いほど顕著になる。つまり、ゲート長Ｌが短くなるほど、チャネル領域１２の上部の電流経路１３に集中的に電流が流れ、下部の電流経路１３には殆ど電流が流れない現象が生じ、チャネル領域１２を有効に利用することが出来ず、想定した駆動能力が得られない問題が生じる。
【０００５】
本発明の目的は、トレンチ構造を有する半導体装置の駆動能力を向上させることである。
【課題を解決するための手段】
【０００６】
本発明は、前記目的を達成するために、請求項１に記載の発明では、半導体基板と、前記半導体基板に形成され、ゲート幅方向に深さが変化する凹部が形成された第１導電型のウェルと、絶縁膜を介して前記凹部の上面及び内部に形成されたゲート電極と、前記ゲート電極の一方の側に前記ゲート電極の底部近傍にかけて形成された第２導電型のソース領域と、前記ゲート電極の他方の側に前記ゲート電極の底部近傍にかけて形成された第２導電型のドレイン領域と、を具備したことを特徴とする半導体装置を提供する。
請求項２に記載の発明では、前記ソース領域と前記ドレイン領域の底部は、前記ゲート電極の底部と同じか、当該底部よりも深い位置に形成されていることを特徴とする請求項１に記載の半導体装置を提供する。
請求項３に記載の発明では、前記ソース領域と前記ドレイン領域のうち、底部側の領域は第２導電型によるウェルによって形成されていることを特徴とする請求項１、又は請求項２に記載の半導体装置を提供する。
請求項４に記載の発明では、前記ドレイン領域のうち、前記ゲート電極に隣接する領域では、不純物濃度が低く設定されていることを特徴とする請求項１、請求項２、又は請求項３に記載の半導体装置を提供する。
請求項５に記載の発明では、半導体基板に第１導電型のウェルを形成するウェル形成ステップと、前記形成したウェルに、ゲート幅方向に深さが変化する凹部を形成する凹部形成ステップと、前記凹部の上面及び内部に絶縁膜を形成した後、当該絶縁膜を介して前記凹部の上面及び内部にゲート電極を形成するゲート電極形成ステップと、前記形成したゲート電極の両側にイオンを注入して、前記ゲート電極の底部近傍にかけてソース領域とドレイン領域を形成するソースドレイン形成ステップと、から構成されたことを特徴とする半導体装置の製造方法を提供する。
請求項６に記載の発明では、半導体基板に第１導電型のウェルを形成するウェル形成ステップと、前記第１導電型のウェルに２つの第２導電型のウェルを形成する第２のウェル形成ステップと、前記２つの第２導電型のウェルの間に、ゲート幅方向に深さが変化する凹部を形成する凹部形成ステップと、前記凹部の上面及び内部に絶縁膜を形成した後、当該絶縁膜を介して前記凹部の上面及び内部にゲート電極を形成するゲート電極形成ステップと、前記２つの第２導電型のウェルにイオンを注入して、ソース領域とドレイン領域を形成するソースドレイン形成ステップと、から構成されたことを特徴とする半導体装置の製造方法を提供する。
請求項７に記載の発明では、前記第２のウェル形成ステップが、単一の第２導電型のウェルの一部にイオンを注入して第１導電型に転換することにより、前記単一の第２導電型のウェルを分離して形成することを特徴とする請求項６に記載の半導体装置の製造方法を提供する。
【発明の効果】
【０００７】
本発明によれば、ソース領域、ドレイン領域をゲート電極の底部近傍まで形成することにより、半導体装置の駆動能力を向上させることができる。
【発明を実施するための最良の形態】
【０００８】
（１）実施の形態の概要
ウェル５（図１）には、ゲート幅方向にウェル５に凹凸を設けるためのトレンチ部１０が形成されており、絶縁膜７を介して、トレンチ部１０の内部及び上面部にゲート電極２が形成されている。ゲート電極２のゲート長方向の一方の側にはソース領域３が形成されており、他方の側にはドレイン領域４が形成されている。ソース領域３とドレイン領域４は、何れも、ゲート電極２の底部近傍（トレンチ部１０の底部近傍）の深さまで形成されている。このように、ソース領域３とドレイン領域４を深く形成することにより、ゲート電極２の部位で浅い部分に集中して流れていた電流がトレンチ部１０の全体に一様に流れるようになり、ウェル５に形成された凹凸によって実効的なゲート幅が広がる。このため、半導体装置１のオン抵抗が低下し、駆動能力が高まる。
【０００９】
（２）実施の形態の詳細
図１は、本実施の形態の半導体装置の構成を説明するための図である。
半導体装置１は、横型ＭＯＳ構造のＭＯＳトランジスタであり、半導体基板６にウェル５が形成され、更にウェル５に、ゲート電極２、ソース領域３、ドレイン領域４が形成されている。
そして、これらの要素は、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）１１によって、半導体基板６の他の領域から電気的に分離されている。
【００１０】
ウェル５は、第１導電型で形成され、ソース領域３、及びドレイン領域４は、第２導電型で形成されている。
第１導電型をＰ型半導体とする場合、第２導電型はＮ型半導体となり、第１導電型をＮ型半導体とする場合、第２導電型はＰ型半導体となる。
【００１１】
図１の半導体装置１では、第１導電型をＰ型、第２導電型をＮ型とし、ウェル５をＰ型半導体で形成し、ソース領域３とドレイン領域４をＮ型半導体で形成している。そして、図では、Ｐ型、Ｎ型の区別を明確化するため、Ｐ型のウェルを「Ｐ型ウェル」などと記している。
本実施の形態では、半導体装置１をこのような構成として説明するが、第１導電型をＮ型、第２導電型をＰ型とし、ウェル５をＮ型半導体で形成し、ソース領域３とドレイン領域４をＰ型半導体で形成する場合にも同様な説明が可能である。
【００１２】
ウェル５には、凹部で構成されたトレンチ部１０がゲート幅方向に複数配列して形成されており、これによって、ウェル５のゲート幅方向の深さが変化する。
ここで、ソース領域３とドレイン領域４の間の方向（図のＬ）がゲート長方向であり、半導体装置１の表面に並行でＬに垂直な方向がゲート幅方向である。
なお、本実施の形態では、トレンチ部１０を複数形成したがこれは単数でも良い。
【００１３】
トレンチ部１０の内面、及びトレンチ部１０の上面側、即ち、ゲート電極２がウェル５に対面する面には例えばＳｉＯ２などによる絶縁膜７が形成されている。
そして、トレンチ部１０の内部及び上面には絶縁膜７を介してポリシリコンなどによるゲート電極２が形成されている。
これら、トレンチ部１０、及びゲート電極２の構造は、図８（ａ）〜（ｃ）に示した従来例と同様である。
【００１４】
ゲート電極２のゲート長方向の側面領域には、一方にはＮ型半導体で構成されたソース領域３が形成され、他方にはＮ型半導体で構成されたドレイン領域４が形成されている。
ソース領域３とドレイン領域４の深さは、ゲート電極２の底部近傍（トレンチ部１０の底部近傍と言うこともできる）に達している。
そして、ソース領域３にはコンタクト８が複数形成され、ドレイン領域４にはコンタクト９が複数形成されおり、外部の回路との接合が行えるようになっている。
【００１５】
図中の「ｎ＋」の表記は、Ｎ型の濃度が高濃度（即ち、不純物が高濃度）であることを表す。低濃度である場合は「ｎ−」と表記する。
なお、Ｎ型半導体の場合は不純物としてヒ素や燐などのイオンが用いられ、Ｐ型半導体の場合は、ホウ素などのイオンが用いられる。
【００１６】
このように、ソース領域３とドレイン領域４をゲート電極２の底部近傍にまで形成することにより、ゲート長が短くなったとしても図８（ｃ）に示したチャネル領域１２の下方の電流経路１３に流れる電流が増え、実効的なゲート幅を広げることができる。
これによって、半導体装置１の占有面積の増加を抑制しつつ、半導体装置１の駆動能力を向上させることができる。
【００１７】
本実施の形態では、ソース領域３とドレイン領域４をゲート電極２の底部近傍に形成するが、この近傍とは、望ましくはゲート電極２の底部（トレンチ部１０の底部）から深さにして±２０％の範囲であり、更に望ましくは、±１０％の範囲である。
そして、ソース領域３とドレイン領域４を深くすることによる効果を確実に得るためには、ソース領域３とドレイン領域４の底部を、ゲート電極２の底部（トレンチ部１０の底部）と同じかより深くすることが望ましい。
【００１８】
次に、半導体装置１の製造方法について説明する。
半導体装置１を製造するには、まず、半導体基板６にＬＯＣＯＳ１１とウェル５を形成する。次に、ウェル５にトレンチ部１０をエッチングなどにより形成する。そして、ウェル５の内部と上面に絶縁膜７を形成し、その上にゲート電極２を形成する。最後に、イオン注入によって、ソース領域３とドレイン領域４を形成する。
以上の製造方法は、ソース領域３とドレイン領域４のイオン注入エネルギーを高める他は、従来の半導体装置の製造方法と同様である。
【００１９】
図１の半導体装置１は、キャリアが電子でありＮチャネルとなっている。この場合、ソース領域３とドレイン領域４のイオン注入時の不純物は、従来用いられているヒ素（Ａｓ）よりも燐（Ｐ）の方が熱拡散しやすく好ましい。
また、半導体装置１を、キャリアがホールであるＰチャネルで形成する場合（ウェル５をＮ型、ソース領域３・ドレイン領域４をＰ型とした場合）、不純物は、従来用いられている二フッ化ホウ素（ＢＦ２）よりもホウ素（Ｂ）の方が同じ注入エネルギーで深く注入されるため望ましい。
【００２０】
以上に説明した本実施の形態により次のような効果を得ることができる。
（１）ゲート電極２をトレンチ部１０に形成してトレンチ構造とすることにより、実効的なゲート幅を広げることができる。
（２）ソース領域３とドレイン領域４の底部をゲート電極２の底部近傍まで深く形成することにより、トレンチ構造の浅い部分への電流の集中を緩和することができ、トレンチ構造による実効的なゲート幅の増大を有効とすることができる。
（３）ソース領域３とドレイン領域４の底部をゲート電極２の底部近傍まで深く形成することにより、ゲート長が短い場合でもトレンチ構造の浅い部分への電流の集中を緩和することができる。
（４）実効的なゲート幅が広がるため、オン抵抗が低下し、半導体装置１の駆動能力を高めることができる。
（５）１チップで高駆動能力を有するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を作成できる。
【００２１】
以上のように、半導体装置１において、ウェル５は、前記半導体基板６に形成され、ゲート幅方向に深さが変化する凹部（トレンチ部１０）が形成された第１導電型のウェルとして機能している。
そして、ゲート電極２は、絶縁膜７を介して前記凹部の上面及び内部に形成されており、ソース領域３は、ゲート電極２の一方の側にゲート電極２の底部近傍にかけて形成された第２導電型のソース領域として機能し、ドレイン領域４は、ゲート電極２の他方の側にゲート電極２の底部近傍にかけて形成された第２導電型のドレイン領域として機能している。
更に、ソース領域３とドレイン領域４の底部は、ゲート電極２の底部と同じか、当該底部よりも深い位置に形成すると効果的である。
なお、半導体装置１では、第１導電型をＰ型とし、第２導電型をＮ型としてＮチャネルとしたが、第１導電型をＮ型、第２導電型をＰ型としてＰチャネルとすることもできる。
【００２２】
（変形例１）
ホウ素などは、注入エネルギーを高めれば、ウェル５の深くまで容易に注入することができるが、ヒ素や燐などは、ウェル５の深くまで注入することは困難な場合がある。
そこで、本実施の形態では、ウェル５にソース領域３、ドレイン領域４として機能する第２ウェルを形成する。第２ウェルの形成では、イオンが熱により拡散するため、ウェル５の深くまでイオンを分布させることができる。
【００２３】
まず、図２を用いて第２ウェルの形成方法について説明する。
半導体基板６に、ＬＯＣＯＳ１１とＰ型のウェル５を形成した後、ウェル５の上面に、ソース領域とドレイン領域を形成する面を露出するようにレジスト２３でマスクを形成する。
上面から例えばヒ素や燐などのイオンを注入して熱処理を行うと、ソース領域とドレイン領域を形成する領域にＮ型の第２ウェル２１、２２が形成される。なお、図ではＮ型であることを明確化するためＮ型ウェルと記してある。
第２ウェル２１、２２の底部は、半導体装置１と同様に後ほど形成するゲート電極２の底部近傍に形成されている。
このようにして形成された第２ウェル２１、２２にＮ型に対応するイオンを注入することによりソース領域、及びドレイン領域が形成される。
【００２４】
図３は、変形例１に係る半導体装置の構造を説明するための図である。
半導体装置２０は、ソース領域、及びドレイン領域の構成が異なる他は半導体装置１と同じである。
第２ウェル２１、２２の上面部分にはイオンが注入され、第２ウェル２１の上面にｎ＋領域２４が形成され、第２ウェル２２の上面にｎ＋領域２５が形成されている。
そして、ｎ＋領域２４にはコンタクト８が形成され、ｎ＋領域２５にはコンタクト９が形成されている。
【００２５】
第２ウェル２１とｎ＋領域２４は、全体がソース領域として機能し、第２ウェル２２とｎ＋領域２５は、全体がドレイン領域として機能する。
このように、ゲート電極２の底部近傍までイオン注入が困難な場合は、第２ウェル２１と第２ウェル２２を形成することにより、ゲート電極２の底部近傍までソース領域、及びドレイン領域を形成することができる。
【００２６】
このように、本変形例では、ゲート電極２の底部近傍にまでイオン注入が困難な場合でも、第２ウェル２１、２２によってソース領域とゲート領域を形成することができる。
なお、半導体装置２０は、Ｎチャネルであるが、Ｐチャネルとする場合は、ウェル５をＮ型、第２ウェル２１、２２をＰ型で形成し、第２ウェル２１、２２の上面にＰ型の濃度の高いｐ＋領域を形成する。
以上の半導体装置２０では、ソース領域とドレイン領域のうち、底部側の領域は第２導電型（ここではＮチャネルなのでＮ型、Ｐチャネルの場合はＰ型）によるウェル５によって形成されている。
【００２７】
（変形例２）
本変形例では、ソース領域、及びゲート領域として機能する第２ウェルの他の形成方法を説明する。
変形例１では、レジスト２３によってゲート電極２を形成する領域にマスクを形成し、第２ウェル２１、２２を個別に形成したが、本変形例では、単一の第２ウェルを形成し、これを分離することによりソース領域、及びドレイン領域に対応する第２ウェルを形成する。
以下に、図４を用いて第２ウェルの形成方法について説明する。
まず、半導体基板６に、ＬＯＣＯＳ１１とＰ型のウェル５を形成した後、ウェル５の上面にイオンを注入して熱処理し、単一のＮ型の第２ウェルを形成する。この単一の第２ウェルは、図４の第２ウェル３１と第２ウェル３２、及び両ウェルの間の領域に形成される。
【００２８】
次に、第２ウェル３１、３２を形成する領域の上面にレジスト３４、３５でマスクを形成し、ゲート電極２を形成する面を出させる。
この状態で、ホウ素などのイオンを注入すると、露出部分のＮ型であった領域がＰ型に転換され、Ｐ型領域３３が形成される。Ｐ型領域３３の底部は、単一の第２ウェルの底部よりも深く設定され、これによって、単一の第２ウェルが第２ウェル３１と第２ウェル３２に分離される。
第２ウェル３１と第２ウェル３２を形成した後の工程は、変形例１と同様である。
【００２９】
図５は、変形例２に係る半導体装置の構造を説明するための図である。
半導体装置３０では、第２ウェル３１、３２の上面にイオンが注入され、第２ウェル３１の上面領域にｎ＋領域３６が形成され、第２ウェル３２の上面領域にｎ＋領域３７が形成されている。ｎ＋領域３６にはコンタクト８が形成され、ｎ＋領域３７にはコンタクト９が形成されている。
【００３０】
そして、第２ウェル３１とｎ＋領域３６は、全体がソース領域として機能し、第２ウェル３２とｎ＋領域３７は、全体がドレイン領域として機能する。
また、単一の第２ウェルを分離したＰ型領域３３には、トレンチ部１０が形成され、絶縁膜７を介してゲート電極２が形成されている。
【００３１】
このように、ゲート電極２の底部近傍までイオン注入が困難な場合は、単一の第２ウェルをゲート電極２の底部近傍まで形成し、これを分離することによってソース領域とドレイン領域を形成することができる。
このように、単一の第２ウェルをトレンチ部１０の下方にも形成した場合は、トレンチ部１０の直下にＰ型領域を形成する。
【００３２】
（変形例３）
本変形例では、ドレイン領域に電界緩和領域を設けることにより半導体装置の耐圧を向上させる。
図６は、本変形例に係る半導体装置の構造を説明するための図である。
半導体装置４０では、先に説明した半導体装置１（図１）のドレイン領域４のうち、ゲート電極２に対面する側の領域にＮ型の濃度が低いｎ−領域４ｂが設けてある。ｎ−領域４ｂは、ゲート電極２の底部近傍まで形成されている。
Ｎ型の濃度が高いｎ＋領域４ａは、半導体装置１のドレイン領域４（図１）と同程度の濃度であって、コンタクト９が形成されている。
一方、ソース側の構成は、半導体装置１と同じである。
【００３３】
これらの濃度差は、例えば、ドレイン領域全体をｎ−の濃度にて形成し、その後ｎ−領域４ｂの部分にマスクを形成してｎ＋領域４ａの領域にイオン注入することによって形成することができる。
即ち、半導体装置４０では、ドレイン領域のうち、ゲート電極２に隣接する領域では、不純物濃度が低く設定されている。
このように、ゲート電極２とｎ＋領域４ａの間に、Ｎ型濃度が低い領域を形成すると、この領域で電界が緩和され、半導体装置４０の耐圧が向上する。
【００３４】
（変形例４）
本変形例も、ドレイン領域に電界緩和領域を設けることにより半導体装置の耐圧を向上させたものである。
図７は、本変形例に係る半導体装置の構造を説明するための図である。
半導体装置５０では、先に説明した変形例２の半導体装置２０（図３）のドレイン領域に、ゲート電極２と対面する領域に形成されたＮ型の濃度が高いｎ＋領域２２ａと、コンタクト９側に形成されたＮ型の濃度が低いｎ−領域２２ｂが設けてある。
【００３５】
これは、ドレイン領域に第２ウェルとしてｎ−領域を形成した後、ｎ＋領域２２ａを形成する領域の上面にイオンを注入してｎ＋領域２２ａを形成したものである。ｎ＋領域２２ａにはコンタクト９が形成されている。ｎ＋領域２２ｂのＮ型濃度はドレイン領域４（図１）と同程度である。
一方、ソース側の構成は、半導体装置２０と同じである。
このように、ゲート電極２とｎ＋領域２２ａの間に、Ｎ型濃度が低い領域を形成すると、この領域で電界が緩和され、半導体装置５０の耐圧が向上する。
【図面の簡単な説明】
【００３６】
【図１】本実施の形態の半導体装置の構成を説明するための図である。
【図２】第２ウェルの製造方法を説明するための図である。
【図３】変形例１に係る半導体装置の構造を説明するための図である。
【図４】変形例２に係る半導体装置の製造方法を説明するための図である。
【図５】変形例２に係る半導体装置の構造を説明するための図である。
【図６】変形例３に係る半導体装置の構造を説明するための図である。
【図７】変形例４に係る半導体装置の構造を説明するための図である。
【図８】従来の半導体装置を説明するための図である。
【符号の説明】
【００３７】
１  半導体装置
２  ゲート電極
３  ソース領域
４  ドレイン領域
５  ウェル
６  半導体基板
７  絶縁膜
８  コンタクト
９  コンタクト
１０  トレンチ部
１１  ＬＯＣＯＳ
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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