(57)【要約】【課題】本発明は、ゲート電極を形成する以前に半導体基板の活性領域の形態を変化させて多数のチャネルを有するようにする。【解決手段】本発明は、素子分離膜が形成された半導体基板、半導体基板の活性領域内に形成された多数のトレンチ及びそれぞれのトレンチ領域内の対向する側壁を連結し、表面がチャネル領域として用いられるチャネル活性領域を含む多重チャネルを有する半導体素子からなる。【選択図】    図2b
2008270722.tif 000002
【特許請求の範囲】
【請求項１】
素子分離膜が形成された半導体基板と、
上記半導体基板の活性領域内に形成された多数のトレンチと、
上記それぞれのトレンチ領域内の対向する側壁を連結し、表面がチャネル領域として用いられるチャネル活性領域を含む多重チャネルを有する半導体素子。
【請求項２】
上記チャネル活性領域の断面が四角形である請求項1に記載の多重チャネルを有する半導体素子。
【請求項３】
上記チャネル活性領域は、上記トレンチ内において上記半導体基板の活性領域の最上部より低く、上記トレンチの下部より高く、上記素子分離膜と接しない請求項1に記載の多重チャネルを有する半導体素子。
【請求項４】
上記一つのトレンチ内に上記チャネル活性領域が2つ形成され、8面がチャネル領域として用いられる請求項1に記載の多重チャネルを有する半導体素子。
【請求項５】
素子分離膜が形成された半導体基板と、
上記半導体基板の活性領域内に形成された多数のトレンチと、
上記トレンチの中間深さで幅が狭くなるように上記トレンチの側壁に形成され、表面がチャネル領域として用いられる突出部を含む多重チャネルを有する半導体素子。
【請求項６】
上記突出部は、上記トレンチの対向する側壁にそれぞれ形成された請求項5に記載の多重チャネルを有する半導体素子。
【請求項７】
上記突出部の断面は四角形であり、上記トレンチの両側壁に露出された上記突出部の3面がチャネル領域として用いられる請求項6に記載の多重チャネルを有する半導体素子。
【請求項８】
素子分離膜が形成された半導体基板の活性領域に第1のトレンチを形成する段階と、
上記第1のトレンチの内部の両側に第2のトレンチを形成するために第1のエッチング工程を行う段階と、
上記第2のトレンチをさらに深い第3のトレンチで形成しながら上記第2のトレンチより深い深さで上記第3のトレンチを互いに連結させ、対向する側壁で互いに連結されるチャネル活性領域が形成されるように第2のエッチング工程を行う段階を含む多重チャネルを有する半導体素子の製造方法。
【請求項９】
上記チャネル活性領域の4表面を通じて4つのチャネル領域を形成する請求項8に記載の多重チャネルを有する半導体素子の製造方法。
【請求項１０】
素子分離膜が形成された半導体基板の活性領域に第1のトレンチを形成する段階と、
上記第1のトレンチの中央に第2のトレンチを形成するために第1のエッチング工程を行う段階と、
上記第2のトレンチをさらに深い第3のトレンチで形成しながら上記第2のトレンチより深い深さで上記第3のトレンチの幅を広め、対向する側壁に突出部が形成されるように第2のエッチング工程を行う段階を含む多重チャネルを有する半導体素子の製造方法。
【請求項１１】
上記突出部それぞれは、上記素子分離膜と接する面を除いた3面を通じて3つのチャネル領域が形成され、計6つのチャネル領域が形成される請求項10に記載の多重チャネルを有する半導体素子。
【請求項１２】
素子分離膜が形成された半導体基板の活性領域に第1のトレンチを形成する段階と、
上記第1のトレンチの内部の両側と中央に第2のトレンチを形成するために第1のエッチング工程を行う段階と、
上記第2のトレンチをさらに深い第3のトレンチで形成しながら上記第2のトレンチより深い深さで上記第3のトレンチを互いに連結させ、対向する側壁で互いに連結される2つのチャネル活性領域が形成されるように第2のエッチング工程を行う段階を含む多重チャネルを有する半導体素子の製造方法。
【請求項１３】
上記それぞれのチャネル活性領域は、4面を通じて4つのチャネル領域が形成され、計8つのチャネル領域が形成される請求項12に記載の多重チャネルを有する半導体素子の製造方法。
【請求項１４】
請求項8、10及び12のうちのいずれか一つにおいて、
上記第1のトレンチを形成する以前に上記半導体基板に第1〜第5のイオン注入工程を行う段階を含む請求項8、10及び12のいずれか1項に記載の多重チャネルを有する半導体素子の製造方法。
【請求項１５】
上記第1のイオン注入工程はボロンイオンを用い、2.0E13の濃度、300keVのエネルギー及び3.2度の角度を与えて行う請求項14に記載の多重チャネルを有する半導体素子の製造方法。
【請求項１６】
上記第2のイオン注入工程はボロンイオンを用い、3.0E12の濃度、120KeVのエネルギー及び7度の角度を与えて行う請求項14に記載の多重チャネルを有する半導体素子の製造方法。
【請求項１７】
上記第3のイオン注入工程はボロンイオンを用い、9.0E12の濃度、45KeVのエネルギー及び7度の角度を与えて行う請求項14に記載の多重チャネルを有する半導体素子の製造方法。
【請求項１８】
上記第4のイオン注入工程はリンイオンを用い、6.0E12の濃度、25KeVのエネルギー及び7度の角度を与えて行う請求項14に記載の多重チャネルを有する半導体素子の製造方法。
【請求項１９】
上記第5のイオン注入工程は砒素イオンを用い、8.0E12の濃度、20KeVのエネルギー及び7度の角度を与えて行う請求項14に記載の多重チャネルを有する半導体素子の製造方法。
【請求項２０】
上記第1のトレンチの形成段階は、
上記素子分離膜が形成された上記半導体基板上に第1のハードマスク膜及び第1のフォトレジストパターンを形成する段階と、
上記第1のフォトレジストパターンに沿ってエッチング工程を行い、上記第1のハードマスク膜をパターニングする段階と、
上記第1のフォトレジストパターンを除去する段階と、
上記パターニングされた第1のハードマスク膜に沿ってエッチング工程を行い、上記半導体基板の一部を除去する段階と、
上記パターニングされた第1のハードマスク膜を除去する段階を含む請求項8、10及び12のいずれか1項に記載の多重チャネルを有する半導体素子の製造方法。
【請求項２１】
上記第1のフォトレジストパターンの開放領域の幅は65Å〜75Åになるようにする請求項20に記載の多重チャネルを有する半導体素子の製造方法。
【請求項２２】
上記第1のトレンチは15nm〜25nmの深さで形成する請求項20に記載の多重チャネルを有する半導体素子の製造方法。
【請求項２３】
上記第1のエッチング工程は、
上記第1のトレンチが形成された上記半導体基板上に第2のハードマスク膜及び第2のフォトレジストパターンを形成する段階と、
上記第2のフォトレジストパターンに沿って上記第2のハードマスク膜をパターニングする段階と、
上記第2のフォトレジストパターンを除去する段階と、
上記パターニングされた第2のハードマスク膜に沿って上記半導体基板の一部を除去する段階を含む請求項8、10及び12のいずれか1項に記載の多重チャネルを有する半導体素子の製造方法。
【請求項２４】
上記第1のエッチング工程は異方性乾式エッチング工程で行う請求項8、10及び12のいずれか1項に記載の多重チャネルを有する半導体素子の製造方法。
【請求項２５】
上記第2のトレンチは80nm〜90nmの深さで形成する請求項8、10及び12のいずれか1項に記載の多重チャネルを有する半導体素子の製造方法。
【請求項２６】
上記第2のトレンチを形成した後、上記第2のトレンチが形成された上記半導体基板の表面に沿ってエッチング保護膜を形成する段階と、
上記第2のトレンチの側壁の上記エッチング保護膜は残留させ、上記第2のトレンチの下部の上記エッチング保護膜は除去するためのエッチング工程を行う段階を含む請求項8、10及び12のいずれか1項に記載の半導体素子の製造方法。
【請求項２７】
上記エッチング保護膜は窒化膜または酸化膜で形成する請求項26に記載の半導体素子の製造方法。
【請求項２８】
上記エッチング工程は異方性乾式エッチング工程で行う請求項26に記載の半導体素子の製造方法。
【請求項２９】
上記第2のエッチング工程は、プラズマ方式の装備を用いた等方性乾式エッチング工程で行う請求項8、10及び12のいずれか1項に記載の半導体素子の製造方法。
【請求項３０】
上記等方性乾式エッチング工程は、1mTorr〜100mTorrの圧力、1W〜1000W及び1V〜500Vのプラズマソースパワー(source power)、1E5〜1E12のプラズマ密度、-50℃〜50℃の温度でエッチングガスを注入して行う請求項29に記載の半導体素子の製造方法。
【請求項３１】
上記エッチングガスは、CF4、Ar、Cl2、HBr、SF6及びO2を混合したガスを用いる請求項30に記載の半導体素子の製造方法。
【請求項３２】
上記第2のエッチング工程を実施した後にクリーニング工程を行う請求項8、10及び12のいずれか1項に記載の半導体素子の製造方法。
【請求項３３】
上記クリーニング工程は、NH4F及びHFを1〜1000:1の比率で混合したBOEを用いるか、またはHF及びDI(DI water)を1〜1000:1の比率で混合した溶液またはNH4OH、H2O2及びH2Oを混合した溶液を用いて行う請求項32に記載の半導体素子の製造方法。
【請求項３４】
上記第2のエッチング工程を実施した後、上記チャネル活性領域が形成された上記半導体基板の表面に沿ってゲート絶縁膜を形成する段階と、
上記チャネル活性領域が形成されたトレンチが満たされるように上記半導体基板上にゲート電極膜を形成する段階と、
上記ゲート電極膜の上部にゲートハードマスク膜パターンを形成する段階と、
上記ゲートハードマスク膜のパターンに沿って上記ゲート電極膜及び上記ゲート絶縁膜をパターニングする段階をさらに含む請求項8に記載の半導体素子の製造方法。
【請求項３５】
上記ゲート電極膜はポリシリコン膜、バリアメタル膜及び金属膜の積層構造で形成する請求項34に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多重チャネルを有する半導体素子及びその製造方法に関するものであり、特に、活性領域の形態を変化させてチャネルの個数を増加させる多重チャネルを有する半導体素子及びその製造方法に関するものである。
【背景技術】
【０００２】
一般に、半導体素子は、チャネル(channel)を通じて電流を流してプログラム、消去及び読み出しのような動作を行う。特に、半導体メモリ素子の活性領域内に形成されたチャネルは、最初に2次元の単チャネルの構造で形成されたが、半導体素子の集積度が増加するにつれてチャネル長及び幅が制限されるようになり、チャネルドーピングの増加により電子移動度(electron mobility)が減少することにより、十分なチャネル電流を確保するのが困難になっている。
【０００３】
これを解決するために、多重チャネルを有する半導体素子を製造するようになった。多重チャネルを有するために、素子を3次元構造で製造するようになったが、例えば、BRG(bulb recessed gate)、RCAT(recessed cell array transistor)及びFinFET(fin field effect transistor)が挙げられる。このような3次元構造の半導体素子は、2個及び3個のチャネルを有することができ、2次元平面構造の半導体素子より多くの動作電流を流すことができ、電流量を増加させることができる。
【０００４】
しかし、半導体素子の集積度が増加するにつれて、さらに多くの駆動電流が要求されており、これを解決するためには、さらに多くの個数のチャネルを形成しなければならない。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、ゲート電極を形成する以前に半導体基板の活性領域の形態を変化させて多数のチャネルを有するようにする。
【０００６】
このため、第1のマスク膜パターンを用いた第1のエッチング工程を実施して活性領域の上部を一部除去し、第2のマスク膜パターンを用いた第2のエッチング工程を実施して除去された活性領域内にホール(hole)を形成し、所望の個数のチャネルを有するようにして半導体素子の電流駆動能力を向上させる。
【課題を解決するための手段】
【０００７】
本発明の実施例による多重チャネルを有する半導体素子は、素子分離膜が形成された半導体基板を含む。半導体基板の活性領域内に形成された多数のトレンチを含む。それぞれのトレンチ領域内の対向する側壁を連結し、表面がチャネル領域として用いられるチャネル活性領域を含む多重チャネルを有する半導体素子からなる。
【０００８】
チャネル活性領域の断面が四角形であり、チャネル活性領域はトレンチ内で活性領域の最上部より低く、トレンチの下部より高く、素子分離膜と接しない多重チャネルを有する。
【０００９】
一つのトレンチ内にチャネル活性領域が2つ形成され、8面がチャネル領域として用いられる。
【００１０】
本発明の他の実施例による多重チャネルを有する半導体素子は、素子分離膜が形成された半導体基板を含む。半導体基板の活性領域内に形成された多数のトレンチを含む。トレンチの中間深さで幅が狭くなるようにトレンチの側壁に形成され、表面がチャネル領域として用いられる突出部を含む多重チャネルを有する半導体素子からなる。
【００１１】
突出部は、トレンチの対向する側壁にそれぞれ形成された多重チャネルを有し、突出部の断面は四角形であり、トレンチの両側壁に露出された突出部の3面がチャネル領域として用いられる。
【００１２】
本発明の実施例による多重チャネルを有する半導体素子の製造方法は、素子分離膜が形成された半導体基板の活性領域に第1のトレンチを形成する。第1のトレンチの内部の両側に第2のトレンチを形成するために、第1のエッチング工程を実施する。第2のトレンチをさらに深い第3トレンチで形成しながら、第2のトレンチより深い深さで第3のトレンチを互いに連結させて対向する側壁で互いに連結されるチャネル活性領域が形成されるように第2のエッチング工程を実施する段階を含む多重チャネルを有する半導体素子の製造方法からなる。これにより、チャネル活性領域の4表面を通じて4つのチャネル領域を形成する。
【００１３】
本発明の他の実施例による多重チャネルを有する半導体素子の製造方法は、素子分離膜が形成された半導体基板の活性領域に第1のトレンチを形成する。第1のトレンチの中央に第2のトレンチを形成するために、第1のエッチング工程を実施する。第2のトレンチをさらに深い第3のトレンチで形成しながら第2のトレンチより深い深さで第3のトレンチの幅を広めて対向する側壁に突出部が形成されるように第2のエッチング工程を実施する段階を含む多重チャネルを有する半導体素子の製造方法からなる。
【００１４】
突出部のそれぞれは、素子分離膜と接する面を除いた3表面を通じて3つのチャネル領域が形成され、計6つのチャネル領域が形成される。
【００１５】
本発明の他の実施例による多重チャネルを有する半導体素子の製造方法は、素子分離膜が形成された半導体基板の活性領域に第1のトレンチを形成する。第1のトレンチの内部の両側と中央に第2のトレンチを形成するために、第1のエッチング工程を実施する。第2のトレンチをさらに深い第3のトレンチで形成しながら第2のトレンチより深い深さで第3のトレンチを互いに連結させて対向する側壁で互いに連結される2つのチャネル活性領域が形成されるように第2のエッチング工程を実施する段階を含む多重チャネルを有する半導体素子の製造方法からなる。
【００１６】
それぞれのチャネル活性領域は、4表面を通じて4つのチャネル領域が形成され、計8つのチャネル領域が形成される。
【００１７】
第1のトレンチを形成する以前に、半導体基板に第1〜第5のイオン注入工程を実施する。第1のイオン注入工程はボロンイオンを用い、2.0E13の濃度、300keVのエネルギー及び3.2度の角度を与えて行う。第2のイオン注入工程はボロンイオンを用い、3.0E12の濃度、120KeVのエネルギー及び7度の角度を与えて行う。第3のイオン注入工程はボロンイオンを用い、9.0E12の濃度、45KeVのエネルギー及び7度の角度を与えて行う。第4のイオン注入工程はリンイオンを用い、6.0E12の濃度、25KeVのエネルギー及び7度の角度を与えて行う。第5のイオン注入工程は砒素イオンを用い、8.0E12の濃度、20KeVのエネルギー及び7度の角度を与えて行う。
【００１８】
第1のトレンチの形成段階は、素子分離膜が形成された半導体基板上に第1のハードマスク膜及び第1のフォトレジストパターンを形成する。第1のフォトレジストパターンに沿ってエッチング工程を行い、第1のハードマスク膜をパターニングする。第1のフォトレジストパターンを除去する。パターニングされた第1のハードマスク膜に沿ってエッチング工程を行い、半導体基板の一部を除去する。パターニングされた第1のハードマスク膜を除去する段階を含む。
【００１９】
第1のフォトレジストパターンの開放領域の幅は65Å〜75Åになるようにし、第1のトレンチは15nm〜25nmの深さで形成する。
【００２０】
第1のエッチング工程は、第1のトレンチが形成された半導体基板上に第2のハードマスク膜及び第2のフォトレジストパターンを形成する。第2のフォトレジストパターンに沿って第2のハードマスク膜をパターニングする。第2のフォトレジストパターンを除去する。パターニングされた第2のハードマスク膜により半導体基板の一部を除去する。
【００２１】
第1のエッチング工程は異方性乾式エッチング工程で実施し、第2のトレンチは80nm〜90nmの深さで形成する。
【００２２】
第2のトレンチを形成した後、第2のトレンチが形成された半導体基板の表面に沿ってエッチング保護膜を形成する。第2のトレンチの側壁のエッチング保護膜は残留させ、第2のトレンチの下部のエッチング保護膜は除去するエッチング工程を行う。
【００２３】
エッチング保護膜は窒化膜または酸化膜で形成し、エッチング工程は異方性乾式エッチング工程で行う。
【００２４】
第2のエッチング工程はプラズマ方式の装備を用いた等方性乾式エッチング工程で実施し、等方性乾式エッチング工程は1mTorr〜100mTorrの圧力、1W〜1000W及び1V〜500Vのプラズマソースパワー(source power)、1E5〜1E12のプラズマ密度、-50℃〜50℃の温度でエッチングガスを注入して行う。
【００２５】
エッチングガスはCF4、Ar、Cl2、HBr、SF6及びO2を混合したガスを用い、第2のエッチング工程を実施した後にクリーニング工程を行う。
【００２６】
クリーニング工程は、NH4F及びHFを1〜1000:1の比率で混合したBOEを用いるか、またはHF及びDI(DI water)を1〜1000:1の比率で混合した溶液またはNH4OH、H2O2及びH2Oを混合した溶液を用いて行う。
【００２７】
第2のエッチング工程を実施した後、チャネル活性領域または突出部が形成された上記半導体基板の表面に沿ってゲート絶縁膜を形成する。チャネル活性領域または突出部が形成されたトレンチが満たされるように半導体上にゲート電極膜を形成する。ゲート電極膜の上部にゲートハードマスク膜パターンを形成する。ゲートハードマスク膜のパターンに沿ってゲート電極膜及びゲート絶縁膜をパターニングする段階をさらに含む。
【００２８】
ゲート電極膜はポリシリコン膜、バリアメタル膜及び金属膜の積層構造で形成する。
【発明の効果】
【００２９】
本発明は、ゲート電極を形成する以前に半導体基板の活性領域の形態を変化させて多数のチャネルを有するようにする。
【００３０】
このために、第1のマスク膜のパターンを用いた第1のエッチング工程を行い、活性領域の上部を一部除去し、第2のマスク膜パターンを用いた第2のエッチング工程を行い、除去された活性領域内にホール(hole)を形成して多数のチャネルを有するようにしてリーケージカレントの発生を減少させることができ、これにより、ゲートがオン(on)される前に電流が抜け出るオフリーケージ(off leakage)現象を防止することができる。
【発明を実施するための最良の形態】
【００３１】
以下、添付した図面を参照し、本発明の望ましい実施例を説明する。しかし、本発明は、以下で開示される実施例により限定されるものではなく、互いに異なる多様な形態で具現することができ、単に本実施例は、本発明の開示が完全であるようにし、通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。
【００３２】
図1a〜図1jは、本発明の実施例による半導体素子の製造方法を説明するための断面図である。
【００３３】
図1aを参照すれば、4つのチャネルを有する半導体素子の製造方法を説明するための図面である。図2aの立体図においてA-A’の断面方向に対して共に説明すれば、次の通りである。ウェル(well)が形成された半導体基板(100)上に素子分離のためのマスク膜パターン(図示せず)を形成し、マスク膜パターン(図示せず)に沿ってエッチング工程を行い、半導体基板(100)の一部を除去してトレンチ(101)を形成する。トレンチ(101)の内部を絶縁膜で満たして素子分離膜(102)を形成する。素子分離膜(102)を形成した後、化学的機械的研磨工程(chemical mechanical polishing; CMP)を行い、半導体基板(100)の活性領域を露出させる。
【００３４】
素子分離膜(102)が形成された半導体基板(100)に接合を形成するためにイオン注入工程を行う。活性領域の内部に接合を深い領域まで形成し、しきい値電圧を調節するための第1〜第5のイオン注入工程を行う。イオン注入工程の条件は、半導体基板(100)及び接合領域の深さにより異なって変更することができ、望ましいイオン注入工程は、次の通りである。
【００３５】
第1のイオン注入工程はボロン(boron;以下B)イオンを用い、2.0E13の濃度、300keVのエネルギーで3.2度のティルティング(tilting)角度を与えて行うことができる。第2のイオン注入工程はボロン(B)イオンを用い、3.0E12の濃度、120KeVのエネルギーで7度のティルティング角度を与えて行うことができる。第3のイオン注入工程はボロン(B)イオンを用い、9.0E12の濃度、45KeVのエネルギーで7度のティルティング角度を与えて行うことができる。第4のイオン注入工程はリン(phosphorous;以下、P)イオンを用い、6.0E12の濃度、25KeVのエネルギーで7度のティルティング角度を与えて行うことができる。第5のイオン注入工程は砒素(arsenic;以下、As)イオンを用い、8.0E12の濃度、20KeVのエネルギーで7度のティルティング角度を与えて行うことができる。これにより、後続で形成される橋(bridge)形態の活性領域の一部にチャネルが形成されることができる。
【００３６】
図1bを参照すれば、接合が形成された半導体基板(100)上に第1のハードマスク膜(103)を形成する。第1のハードマスク膜(103)は、SiO2膜(103a)、a-カーボン膜(103b)及びSiON膜(103c)を積層して形成することができる。望ましくは、SiO2膜(103a)は500Å、a-カーボン膜(103b)は500Å、SiON膜(103c)は400Åの厚さで形成することができる。第1のハードマスク膜(103)の上部に第1のフォトレジストパターン(104)を形成する。
【００３７】
第1のフォトレジストパターン(104)は、図3aを参照して形成することが望ましい。図3aを参照すれば、第1のフォトレジストパターン(104)は、活性領域以外に素子分離領域にも形成されることができるが、説明の便宜上、活性領域内に形成される第1のフォトレジストパターン(104)の平面図を示した。活性領域内に多数の開口部を形成することができ、本発明では、開口部(104a)が二つであるパターンを実施例として説明する。開口部(104a)の幅(C)は、65Å〜75Åになるようにすることが望ましい。
【００３８】
図1cを参照すれば、第1のフォトレジストパターン(図1bの104)に沿ってエッチング工程を行い、第1のハードマスク膜(図1bの103)をパターニングし、第1のフォトレジストパターン(図1bの104)を除去する。パターニングされた第1のハードマスク膜(図1bの103)に沿ってエッチング工程を行い、露出された半導体基板(100)の一部を除去してトレンチ(T1)を形成する。トレンチ(T1)は、15nm〜25nm (ここでは20nm)の深さで形成することが望ましく、トレンチ(T1)の形成後に第1のハードマスク膜(図1bの103)を除去する。これにより、図2aの立体図のようにトレンチ(T1)が形成される。図2aは、本発明の理解を助けるために素子分離膜を除いた半導体基板(100)の活性領域を示した立体図であり、活性領域の上部にトレンチ(T1)が形成された構造を見ることができる。
【００３９】
図1dを参照すれば、図2aの立体図でB-B’の断面を示した図面である。トレンチ(図1cのT1)が形成された半導体基板(100)上に第2のハードマスク膜(105)を形成する。第2のハードマスク膜(105)はSiO2膜(105a)、a-カーボン膜(105b)及びSiON膜(105c)を積層して形成することができる。望ましくは、SiO2膜(105a)は500Å、a-カーボン膜(105b)は500Å、SiON膜(105c)は400Åの厚さで形成することができる。第2のハードマスク膜(105)の上部に第2のフォトレジストパターン(106)を形成する。
【００４０】
第2のフォトレジストパターン(106)は、図3bを参照して説明すれば、次の通りである。図3bは、活性領域に形成される第2のフォトレジストパターン(106)の平面図を示す図面であり、トレンチ(図1cのT1)が形成された領域の内側に一部開放された領域(106a)を含むパターンを有する。
【００４１】
図1eを参照すれば、第2のフォトレジストパターン(図1dの106)に沿ってエッチング工程を行い、第2のハードマスク膜(105)をパターニングし、第2のフォトレジストパターン(図1dの106)を除去する。パターニングされた第2のハードマスク膜(105)に沿って異方性乾式エッチング工程を行い、露出された半導体基板(100)の一部を除去してホール(hole; T2)を形成する。ホール(T2)の深さは、85nmになるようにすることが望ましく、トレンチ(図1cのT1)の深さを20nmで形成したため、半導体基板(100)の最上部からホール(T2)の下部までの深さは105nmになることができる。特に、ホール(T2)の深さは接合領域が形成された深さと同一または深くして後続のチャネル活性領域が接合領域に含まれるようにする。
【００４２】
図1fを参照すれば、ホール(T2)の側壁を含む半導体基板(100)の表面に沿ってエッチング保護膜(107)を形成する。エッチング保護膜(107)は、後続のエッチング工程時のホール(T2)の側壁を保護するために形成する膜(layer)であり、窒化膜または酸化膜で形成することができる。異方性乾式エッチング工程を行い、ホール(T2)の側壁のエッチング保護膜(107)を除いた残りのエッチング保護膜(107)を除去する。これにより、ホール(T2)の下部に半導体基板(100)が露出される。
【００４３】
図1gを参照すれば、第2のハードマスク膜(図1fの105)パターンに沿ってエッチング工程を行うが、ホール(図1fのT2)の側壁はエッチング停止膜(図1fの107)が保護しているため、ホール(図1fのT2)の下部に露出された半導体基板(100)のみエッチングされる。この時に行うエッチング工程は、プラズマ方式の装備を用いた等方性乾式エッチング工程で行う。エッチング工程を具体的に説明すれば、1mTorr〜100mTorrの圧力、1W〜1000W及び1V〜500Vのプラズマソースパワー(source power)、1E5〜1E12のプラズマ密度、-50℃〜50℃の温度でエッチングガスを注入して行うことができる。この時に注入されるエッチングガスはCF4、Ar、Cl2、HBr、SF6及びO2を混合したガスが用いられる。
【００４４】
等方性の乾式エッチング工程を実施すれば、ホール(図1fのT2)の下部に半導体基板が広くエッチングされるが、これによりホール(図1eのT2)の下部が互いにあけられるようになり、チャネル活性領域(100a)が形成される。チャネル活性領域(100a)の下部に形成されたホールの深さはチャネル活性領域(100a)の下部から400Å〜500Åの深さになるようにする。チャネル活性領域(100a)の形態は、フォトレジストのパターン及びエッチングの深さにより立方体または直六面体の形態で具現することができる。また、チャネル活性領域(100a)の具現のためのエッチング工程時、チャネル活性領域(100a)の縁部がエッチングされ、曲線で形成されることができるが、これは、後続の電磁場の強度による撹乱現象を減らすことができるため、曲線が形成されるのがさらに効率的である。チャネル活性領域(100a)を形成した後、第2のハードマスク膜(図1fの105)を除去する。エッチング保護膜(図1fの107)及び工程の残留物を除去するか、または後続の工程を効率的に進行するために、クリーニング(cleaning)工程を行う。クリーニング工程は、NH4F及びHFを1〜1000:1の比率で混合したBOE(Buffered Oxide Etchant)を用いるか、またはHF及びDI(DI water)を1〜1000:1の比率で混合した溶液またはNH4OH、H2O2及びH2Oを混合した溶液を用いて行うことができる。
【００４５】
このように形成された活性領域は、図2bの立体図のようにトレンチ(T3)内にチャネル活性領域(100a)が形成された構造をなす。チャネル活性領域(100a)の形成のためのエッチング工程時のトレンチ(T3)の下部は、図2bのように下部が広めたバルブ(bulb)形態で形成されやすく、エッチング工程の条件に応じてトレンチ(T3)の下部の形態が変わることができる。
【００４６】
図1hを参照すれば、チャネル活性領域(100a)が形成された半導体基板(100)の表面に沿ってゲート絶縁膜(108)を形成する。ゲート絶縁膜(108)は、800℃〜900℃の温度で乾式酸化工程を行い、チャネル活性領域(100a)を含む全体構造の表面に40Å〜50Åの厚さで酸化させて形成することができる。
【００４７】
図1iを参照すれば、ゲート絶縁膜(108)が形成された半導体基板(100)上にゲート電極膜(110)を形成するが、チャネル活性領域(100a)が形成されたホールの内部が満たされるようにする。ゲート電極膜(110)は、ポリシリコン膜、バリアメタル膜及び金属膜の積層構造で形成することができる。ゲート電極膜(110)の上部にゲートハードマスク膜パターン(112)を形成する。ゲートハードマスク膜パターン(112)は、a-カーボン膜で形成することができる。
【００４８】
図1jを参照すれば、ゲートハードマスク膜パターン(112)に沿ってエッチング工程を行い、ゲート電極膜(110)及びゲート絶縁膜(108)をパターニングする。
【００４９】
これにより、4つのチャネルを有する半導体素子を形成することができるが、具体的に、図2cを参照すれば、次の通りである。
【００５０】
図2cは、4つのチャネルを有する半導体素子の活性領域の断面を示す立体図である。チャネル活性領域(100a)の断面を見れば、後続の動作電源が印加されれば、チャネル活性領域(100a)の表面付近に4つのチャネル(a〜d)が形成されるが、チャネル活性領域(100a)がゲート電極膜(図1iの110を参照)で囲まれているため、リーケージカレント(leakage current;漏洩電流)の発生を減少させることができ、これによりゲートがオン(on)される前に電流が抜け出るオフリーケージ(off leakage)現象を防止することができる。
【００５１】
図4a〜図4gは、本発明の他の実施例による半導体素子の製造方法を説明するための断面図である。
【００５２】
図4aを参照すれば、6つのチャネルを有する半導体素子の製造方法を説明するための図面である。図5aの立体図と共に説明すれば、次の通りである。図4aは、図5aにおいてA-A’の断面方向に関する図面である。ウェル(well)が形成された半導体基板(400)上に素子分離のためのマスク膜パターン(図示せず)を形成し、マスク膜パターン(図示せず)に沿ってエッチング工程を行い、半導体基板(400)の一部を除去してトレンチ(401)を形成する。トレンチ(401)の内部を絶縁膜で満たして素子分離膜(402)を形成する。素子分離膜(402)を形成した後、化学的機械的研磨工程(chemical mechanical polishing; CMP)を実施して半導体基板(400)の活性領域を露出させる。
【００５３】
素子分離膜(402)が形成された半導体基板(400)に接合を形成するためにイオン注入工程を行う。活性領域の内部に接合を深い領域まで形成し、しきい値電圧を調節するための第1〜第5のイオン注入工程を行う。イオン注入工程の条件は、半導体基板(400)及び接合領域の深さにより異なって変更することができ、望ましいイオン注入工程は次の通りである。
【００５４】
第1のイオン注入工程はボロン(boron;以下B)イオンを用い、2.0E13の濃度、300keVのエネルギーで3.2度のティルティング(tilting)角度を与えて行うことができる。第2のイオン注入工程はボロン(B)イオンを用い、3.0E12の濃度、120KeVのエネルギーで7度のティルティング角度を与えて行うことができる。第3のイオン注入工程はボロン(B)イオンを用い、9.0E12の濃度、45KeVのエネルギーで7度のティルティング角度を与えて行うことができる。第4のイオン注入工程はリン(phosphorous;以下P)イオンを用い、6.0E12の濃度、25KeVのエネルギーで7度のティルティング角度を与えて行うことができる。第5のイオン注入工程は砒素(arsenic;以下As)イオンを用い、8.0E12の濃度、20KeVのエネルギーで7度のティルティング角度を与えて行うことができる。これにより、後続で形成される橋(bridge)形態の活性領域にチャネルが形成できる。
【００５５】
図4bを参照すれば、接合が形成された半導体基板(400)上に第1のハードマスク膜(403)を形成する。第1のハードマスク膜(403)は、SiO2膜(403a)、a-カーボン膜(403b)及びSiON膜(403c)を積層して形成することができる。望ましくは、SiO2膜(403a)は500Å、a-カーボン膜(403b)は500Å、SiON膜(403c)は400Åの厚さで形成することができる。第1のハードマスク膜(403)の上部に第1のフォトレジストパターン(404)を形成する。
【００５６】
第1のフォトレジストパターン(404)は、図6aを参照して形成することが望ましい。図6aを参照すれば、説明の便宜上、活性領域内に形成される第1のフォトレジストパターン(404)の平面図を示した。活性領域内にゲートが形成される多数の開口部を形成することができ、本発明では、2領域(404a)がオープン(open)された第1のフォトレジストパターン(404)を形成する。
【００５７】
図4cを参照すれば、第1のフォトレジストパターン(図4bの404)に沿ってエッチング工程を行い、第1のハードマスク膜(図4bの403)をパターニングし、第1のフォトレジストパターン(図4bの404)を除去する。パターニングされた第1のハードマスク膜(図4bの403)に沿ってエッチング工程を行い、露出された半導体基板(400)の一部を除去してトレンチ(U1)を形成する。トレンチ(U1)は15nm〜25nm (ここでは20nm)の深さで形成することが望ましく、トレンチ(U1)の形成後にパターニングされた第1のハードマスク膜(図4bの403)を除去する。これにより、図5aの立体図のようにトレンチ(U1)が形成される。図5aは、本発明の理解を助けるために素子分離膜を除いた半導体基板(400)の活性領域を示した立体図であり、活性領域の上部にトレンチ(U1)が形成された構造を見ることができる。
【００５８】
図4dを参照すれば、図5aの立体図においてB-B’の断面を示した図面である。トレンチ(図4cのU1)が形成された半導体基板(400)上に第2のハードマスク膜(405)を形成する。第2のハードマスク膜(405)は、SiO2膜(405a)、a-カーボン膜(405b)及びSiON膜(405c)を積層して形成することができる。望ましくは、SiO2膜(405a)は500Å、a-カーボン膜(405b)は500Å、SiON膜(405c)は400Åの厚さで形成することができる。第2のハードマスク膜(405)の上部に第2のフォトレジストパターン(406)を形成する。
【００５９】
第2のフォトレジストパターン(406)は、図6bを参照して説明すれば、次の通りである。図6bは、活性領域に形成される第2のフォトレジストパターン(406)の平面図を示す図面であり、トレンチ(図4cのU1)が形成された領域の内側に一部開放された領域(406a)を含むパターンを有する。
【００６０】
図4eを参照すれば、第2のフォトレジストパターン(図4dの406)に沿ってエッチング工程を行い、第2のハードマスク膜(405)をパターニングし、第2のフォトレジストパターン(図4dの406)を除去する。パターニングされた第2のハードマスク膜(405)に沿って異方性乾式エッチング工程を行い、露出された半導体基板(400)の一部を除去してホール(hole; U2)を形成する。ホール(U2)の深さは、85nmになるようにすることが望ましく、トレンチ(図4cのU1)の深さを20nmで形成したため、半導体基板(400)の最上部からホール(U2)下部までの深さは105nmになることができる。特に、ホール(U2)の深さは接合領域が形成された深さと同一または深くして後続のチャネルが形成されるチャネル活性領域が接合領域に含まれるようにする。
【００６１】
図4fを参照すれば、ホール(U2)の側壁を含む半導体基板(400)の表面に沿ってエッチング保護膜(407)を形成する。エッチング保護膜(407)は、後続のエッチング工程時のホール(U2)の側壁を保護するために形成する膜(layer)であり、窒化膜または酸化膜で形成することができる。異方性乾式エッチング工程を行い、ホール(U2)の側壁のエッチング保護膜(407)を除いた残りのエッチング保護膜(407)を除去する。これにより、ホール(U2)の下部に半導体基板(400)が露出される。
【００６２】
図4gを参照すれば、第2のハードマスク膜(図4fの405)パターンに沿ってエッチング工程を行うが、ホール(図4fのU2)の側壁はエッチング停止膜(図4fの407)が保護しているため、ホール(図4fのU2)の下部に露出された半導体基板(400)のみエッチングされる。この時に行うエッチング工程は、プラズマ方式の装備を用いた等方性乾式エッチング工程で行う。エッチング工程を具体的に説明すれば、1mTorr〜100mTorrの圧力、1W〜1000W及び1V〜500Vのプラズマソースパワー(source power)、1E5〜1E12のプラズマ密度、-50℃〜50℃の温度でエッチングガスを注入して行うことができる。この時に注入されるエッチングガスはCF4、Ar、Cl2、HBr、SF6及びO2を混合したガスを用いることができる。
【００６３】
等方性の乾式エッチング工程を実施すれば、ホール(図4fのU2)の下部に半導体基板が広くエッチングされるが、これにより、ホール(図4eのU2)の下部が互いにあけられるようになり、突出した形態のチャネル活性領域(400a)が形成される。チャネル活性領域(400a)の下部に形成されたホールの深さは、チャネル活性領域(400a)から400Å〜500Åの深さになるようにする。チャネル活性領域(400a)を形成した後、第2のハードマスク膜(図4fの405)を除去する。エッチング保護膜(407)及び工程残留物の除去及び後続の工程を効率的に進行するためにクリーニング(cleaning)工程を行う。クリーニング工程は、NH4F及びHFを1〜1000:1の比率で混合したBOE(Buffered Oxide Etchant)を用いるか、またはHF及びDI(DI water)を1〜1000:1の比率で混合した溶液またはNH4OH、H2O2及びH2Oを混合した溶液を用いて行うことができる。
【００６４】
このように形成された活性領域は、図5bの立体図のようにトレンチ(U3)内にチャネル活性領域(400a)が形成された構造をなすようになる。チャネル活性領域(400a)形成のためのエッチング工程時のトレンチ(U3)の下部は、バルブ(bulb)形態で形成されやすく、エッチング工程の条件に応じてトレンチ(U3)の下部の形態が変わることができる。
【００６５】
これにより、6つのチャネルを有する半導体素子を形成することができるが、具体的に、図5cを参照すれば、次の通りである。
【００６６】
図5cは、6つのチャネルを有する半導体素子の活性領域の断面を示す立体図である。チャネル活性領域(400a)の断面を見れば、後続の動作電源が印加されれば、チャネル活性領域(400a)の表面の付近に6つのチャネル(a〜f)が形成されるが、チャネル活性領域(400a)が後続の工程でゲート電極膜で囲まれるため、リーケージカレント(leakage current;漏洩電流)の発生を減少させることができ、これにより、ゲートがオン(on)される前に電流が抜け出るオフリーケージ(off leakage)現象を防止することができる。
【００６７】
図7a〜図7gは、本発明の他の実施例による半導体素子の製造方法を説明するための断面図である。
【００６８】
図7aを参照すれば、8つのチャネルを有する半導体素子の製造方法を説明するための図面である。図8aの立体図と共に説明すれば、次の通りである。図7aは、図8aにおいてA-A’の断面方向に関する図面である。ウェル(well)が形成された半導体基板(700)上に素子分離のためのマスク膜パターン(図示せず)を形成し、マスク膜パターン(図示せず)に沿ってエッチング工程を行い、半導体基板(700)の一部を除去してトレンチ(701)を形成する。トレンチ(701)の内部を絶縁膜で満たして素子分離膜(702)を形成する。素子分離膜(702)を形成した後、化学的機械的研磨工程(chemical mechanical polishing; CMP)を実施して半導体基板(700)の活性領域を露出させる。
【００６９】
素子分離膜(702)が形成された半導体基板(700)に接合を形成するためにイオン注入工程を行う。活性領域の内部に接合を深い領域まで形成し、しきい値電圧を調節するための第1〜第5のイオン注入工程を行う。イオン注入工程条件は、半導体基板(700)及び接合領域の深さにより異なって変更することができ、望ましいイオン注入工程は、次の通りである。
【００７０】
第1のイオン注入工程はボロン(boron;以下B)イオンを用い、2.0E13の濃度、300keVのエネルギーで3.2度のティルティング(tilting)角度を与えて行うことができる。第2のイオン注入工程はボロン(B)イオンを用い、3.0E12の濃度、120KeVのエネルギーで7度のティルティング角度を与えて行うことができる。第3のイオン注入工程はボロン(B)イオンを用い、9.0E12の濃度、45KeVのエネルギーで7度のティルティング角度を与えて行うことができる。第4のイオン注入工程はリン(phosphorous;以下P)イオンを用い、6.0E12の濃度、25KeVのエネルギーで7度のティルティング角度を与えて行うことができる。第5のイオン注入工程は砒素(arsenic;以下As)イオンを用い、8.0E12の濃度、20KeVのエネルギーで7度のティルティング角度を与えて行うことができる。これにより、後続で形成される橋(bridge)形態の活性領域にチャネルが形成されることができる。
【００７１】
図7bを参照すれば、接合が形成された半導体基板(700)上に第1のハードマスク膜(703)を形成する。第1のハードマスク膜(703)は、SiO2膜(703a)、a-カーボン膜(703b)及びSiON膜(703c)を積層して形成することができる。望ましくは、SiO2膜(703a)は500Å、a-カーボン膜(703b)は500Å、SiON膜(703c)は400Åの厚さで形成することができる。第1のハードマスク膜(703)の上部に第1のフォトレジストパターン(704)を形成する。
【００７２】
第1のフォトレジストパターン(704)は、図9aを参照して形成することが望ましい。図9aを参照すれば、説明の便宜上、活性領域内に形成される第1のフォトレジストパターン(704)の平面図を示した。活性領域内にゲートが形成される多数の開口部を形成することができ、本発明では、2領域(704a)がオープン(open)された第1のフォトレジストパターン(704)を形成する。
【００７３】
図7cを参照すれば、第1のフォトレジストパターン(図7bの704)に沿ってエッチング工程を行い、第1のハードマスク膜(図7bの703)をパターニングし、第1のフォトレジストパターン(図7bの704)を除去する。パターニングされた第1のハードマスク膜(図7bの703)に沿ってエッチング工程を行い、露出された半導体基板(700)の一部を除去してトレンチ(V1)を形成する。トレンチ(V1)は15nm〜25nm (ここでは20nm)の深さで形成することが望ましく、トレンチ(V1)の形成後にパターニングされた第1のハードマスク膜(図7bの703)を除去する。これにより、図8aの立体図のようにトレンチ(V1)が形成される。図8aは、本発明の理解を助けるために素子分離膜を除いた半導体基板(700)の活性領域を示した立体図であり、活性領域の上部にトレンチ(V1)が形成された構造を見ることができる。
【００７４】
図7dを参照すれば、図8aの立体図でB-B’の断面を示した図面である。トレンチ(図7cのV1)が形成された半導体基板(700)上に第2のハードマスク膜(705)を形成する。第2のハードマスク膜(705)は、SiO2膜(705a)、a-カーボン膜(705b)及びSiON膜(705c)を積層して形成することができる。望ましくは、SiO2膜(705a)は500Å、a-カーボン膜(705b)は500Å、SiON膜(705c)は400Åの厚さで形成することができる。第2のハードマスク膜(705)の上部に第2のフォトレジストパターン(706)を形成する。
【００７５】
第2のフォトレジストパターン(706)は、図9bを参照して説明すれば、次の通りである。図9bは、活性領域に形成される第2のフォトレジストパターン(706)の平面図を示す図面であり、トレンチ(図7cのV1)が形成された領域の内側に一部開放された領域(706a及び706b)を含むパターンを有する。
【００７６】
図7eを参照すれば、第2のフォトレジストパターン(図7dの706)に沿ってエッチング工程を行い、第2のハードマスク膜(705)をパターニングし、第2のフォトレジストパターン(図7dの706)を除去する。パターニングされた第2のハードマスク膜(705)に沿って異方性乾式エッチング工程を行い、露出された半導体基板(700)の一部を除去してホール(hole; V2)を形成する。ホール(V2)の深さは85nmになるようにすることが望ましく、トレンチ(図7cのV1)の深さを20nmで形成したため、半導体基板(700)の最上部からホール(V2)の下部までの深さは105nmになることができる。特に、ホール(V2)の深さは接合領域が形成された深さと同一または深くして後続のチャネルが形成されるチャネル活性領域パターンが接合領域に含まれるようにする。
【００７７】
図7fを参照すれば、ホール(V2)の側壁を含む半導体基板(700)の表面に沿ってエッチング保護膜(707)を形成する。エッチング保護膜(707)は、後続のエッチング工程時のホール(V2)の側壁を保護するために形成する膜(layer)であり、窒化膜または酸化膜で形成することができる。異方性乾式エッチング工程を行い、ホール(V2)の側壁のエッチング保護膜(707)を除いた残りのエッチング保護膜(707)を除去する。これにより、ホール(V2)の下部に半導体基板(700)が露出される。
【００７８】
図7gを参照すれば、第2のハードマスク膜(図7fの705)パターンに沿ってエッチング工程を行うが、ホール(図7fのV2)の側壁は、エッチング停止膜(図7fの707)が保護しているため、ホール(図7fのV2)の下部に露出された半導体基板(700)のみエッチングされる。この時に行うエッチング工程は、プラズマ方式の装備を用いた等方性乾式エッチング工程で行う。エッチング工程を具体的に説明すれば、1mTorr〜100mTorrの圧力、1W〜1000W及び1V〜500Vのプラズマソースパワー(source power)、1E5〜1E12のプラズマ密度、-50℃〜50℃の温度でエッチングガスを注入して行うことができる。この時に注入されるエッチングガスはCF4、Ar、Cl2、HBr、SF6及びO2を混合したガスを用いることができる。
【００７９】
等方性の乾式エッチング工程を実施すれば、ホール(図7fのV2)の下部に半導体基板が広くエッチングされるが、これによりホール(図7eのV2)の下部が互いにあけられるようになってチャネル活性領域(700a)が形成される。チャネル活性領域(700a)の下部に形成されたホールの深さはチャネル活性領域(700a)から400Å〜500Åの深さになるようにする。チャネル活性領域(700a)を形成した後、第2のハードマスク膜(図7fの705)を除去する。エッチング保護膜(707)及び工程残留物の除去及び後続の工程を効率的に進行するためにクリーニング(cleaning)工程を行う。クリーニング工程は、NH4F及びHFを1〜1000:1の比率で混合したBOE(Buffered Oxide Etchant)を用いるか、またはHF及びDI(DI water)を1〜1000:1の比率で混合した溶液またはNH4OH、H2O2及びH2Oを混合した溶液を用いて行うことができる。
【００８０】
このように形成された活性領域は、図8bの立体図のようにトレンチ(V3)内にチャネル活性領域(700a)が形成された構造をなすようになる。チャネル活性領域(700a)の形成のためのエッチング工程時のトレンチ(V3)の下部は、バルブ(bulb)形態で形成されやすく、エッチング工程の条件に応じてトレンチ(V3)下部の形態が変わることができる。
【００８１】
これにより、8つのチャネルを有する半導体素子を形成することができるが、具体的に図8cを参照すれば、次の通りである。
【００８２】
図8cは、8つのチャネルを有する半導体素子の活性領域の断面を示す立体図である。チャネル活性領域(700a)の断面を見れば、後続の動作電源が印加されれば、チャネル活性領域(700a)の表面の付近に8つのチャネル(a〜h)が形成されるが、チャネル活性領域(700a)が後続の工程でゲート電極膜で囲まれるため、リーケージカレント(leakage current;漏洩電流)の発生を減少させることができ、これによりゲートがオン(on)される前に電流が抜け出るオフリーケージ(off leakage)現象を防止することができる。
【００８３】
一方、チャネル活性領域の形態により駆動電流の量が変わり得るが、66nmのデザインルール(design rule)を適用した半導体素子において具体的な例を挙げれば、まず、チャネル活性領域が立方体であり、各角の長さが50nmの場合の例は、の通りである。
【００８４】
【表１】
2008270722.tif 000003
【００８５】
チャネル活性領域が直六面体で立方体であり、縁部の横長が50nmであり、縦長が85nmの場合の例は、の通りである。
【００８６】
【表２】
2008270722.tif 000004
【００８７】
表1及び表2は、チャネルの増加による駆動電流の量を容易に見るために提示した例であるため、上記表に記載された値は変わり得る。表から分かるように、チャネルの個数が増加するほど長さは長くなり、これにより駆動電流が増加することがを分かる。
【００８８】
また、上記記述した製造方法によりチャネルの個数をさらに増加させることができ、これによりリーケージカレントを効果的に抑制させることができる。
【００８９】
上記で説明した本発明の技術的思想は、望ましい実施例で具体的に記述されたが、上記実施例は、その説明のためのものであり、その制限のためのものでないことに注意しなければならない。また、本発明は、本発明の技術分野の通常の専門家であれば、本発明の技術的思想の範囲内で多様な実施例が可能であることを理解することができるものである。
【図面の簡単な説明】
【００９０】
【図１ａ】本発明の実施例による半導体素子の製造方法を説明するための断面図である。
【図１ｂ】本発明の実施例による半導体素子の製造方法を説明するための断面図である。
【図１ｃ】本発明の実施例による半導体素子の製造方法を説明するための断面図である。
【図１ｄ】本発明の実施例による半導体素子の製造方法を説明するための断面図である。
【図１ｅ】本発明の実施例による半導体素子の製造方法を説明するための断面図である。
【図１ｆ】本発明の実施例による半導体素子の製造方法を説明するための断面図である。
【図１ｇ】本発明の実施例による半導体素子の製造方法を説明するための断面図である。
【図１ｈ】本発明の実施例による半導体素子の製造方法を説明するための断面図である。
【図１ｉ】本発明の実施例による半導体素子の製造方法を説明するための断面図である。
【図１ｊ】本発明の実施例による半導体素子の製造方法を説明するための断面図である。
【図２ａ】本発明の実施例による半導体素子の構造を説明するための立体図である。
【図２ｂ】本発明の実施例による半導体素子の構造を説明するための立体図である。
【図２ｃ】本発明の実施例による半導体素子の構造を説明するための立体図である。
【図３ａ】本発明の実施例によるマスク膜パターンを説明するための平面図である。
【図３ｂ】本発明の実施例によるマスク膜パターンを説明するための平面図である。
【図４ａ】本発明の他の実施例による半導体素子の製造方法を説明するための断面図である。
【図４ｂ】本発明の他の実施例による半導体素子の製造方法を説明するための断面図である。
【図４ｃ】本発明の他の実施例による半導体素子の製造方法を説明するための断面図である。
【図４ｄ】本発明の他の実施例による半導体素子の製造方法を説明するための断面図である。
【図４ｅ】本発明の他の実施例による半導体素子の製造方法を説明するための断面図である。
【図４ｆ】本発明の他の実施例による半導体素子の製造方法を説明するための断面図である。
【図４ｇ】本発明の他の実施例による半導体素子の製造方法を説明するための断面図である。
【図５ａ】本発明の他の実施例による半導体素子の構造を説明するための立体図である。
【図５ｂ】本発明の他の実施例による半導体素子の構造を説明するための立体図である。
【図５ｃ】本発明の他の実施例による半導体素子の構造を説明するための立体図である。
【図６ａ】本発明の他の実施例によるマスク膜パターンを説明するための平面図である。
【図６ｂ】本発明の他の実施例によるマスク膜パターンを説明するための平面図である。
【図７ａ】本発明の他の実施例による半導体素子の製造方法を説明するための断面図である。
【図７ｂ】本発明の他の実施例による半導体素子の製造方法を説明するための断面図である。
【図７ｃ】本発明の他の実施例による半導体素子の製造方法を説明するための断面図である。
【図７ｄ】本発明の他の実施例による半導体素子の製造方法を説明するための断面図である。
【図７ｅ】本発明の他の実施例による半導体素子の製造方法を説明するための断面図である。
【図７ｆ】本発明の他の実施例による半導体素子の製造方法を説明するための断面図である。
【図７ｇ】本発明の他の実施例による半導体素子の製造方法を説明するための断面図である。
【図８ａ】本発明の他の実施例による半導体素子の構造を説明するための立体図である。
【図８ｂ】本発明の他の実施例による半導体素子の構造を説明するための立体図である。
【図８ｃ】本発明の他の実施例による半導体素子の構造を説明するための立体図である。
【図９ａ】本発明の他の実施例によるマスク膜パターンを説明するための平面図である。
【図９ｂ】本発明の他の実施例によるマスク膜パターンを説明するための平面図である。
【符号の説明】
【００９１】
100, 400, 700 :半導体基板
102, 402, 702 :素子分離膜
103, 403, 703 :第1のハードマスク膜
104, 404, 704 :第1のフォトレジストパターン
105, 405, 705 :第2のハードマスク膜
106, 406, 706 :第2のフォトレジストパターン
107, 407, 707 :エッチング保護膜
108, 408, 708 :ゲート絶縁膜
110, 410, 710 :ゲート電極膜
112, 412, 712 :ゲートハードマスク膜パターン
【図１ａ】
2008270722.tif 000005
【図１ｂ】
2008270722.tif 000006
【図１ｃ】
2008270722.tif 000007
【図１ｄ】
2008270722.tif 000008
【図１ｅ】
2008270722.tif 000009
【図１ｆ】
2008270722.tif 000010
【図１ｇ】
2008270722.tif 000011
【図１ｈ】
2008270722.tif 000012
【図１ｉ】
2008270722.tif 000013
【図１ｊ】
2008270722.tif 000014
【図２ａ】
2008270722.tif 000015
【図２ｂ】
2008270722.tif 000016
【図２ｃ】
2008270722.tif 000017
【図３ａ】
2008270722.tif 000018
【図３ｂ】
2008270722.tif 000019
【図４ａ】
2008270722.tif 000020
【図４ｂ】
2008270722.tif 000021
【図４ｃ】
2008270722.tif 000022
【図４ｄ】
2008270722.tif 000023
【図４ｅ】
2008270722.tif 000024
【図４ｆ】
2008270722.tif 000025
【図４ｇ】
2008270722.tif 000026
【図５ａ】
2008270722.tif 000027
【図５ｂ】
2008270722.tif 000028
【図５ｃ】
2008270722.tif 000029
【図６ａ】
2008270722.tif 000030
【図６ｂ】
2008270722.tif 000031
【図７ａ】
2008270722.tif 000032
【図７ｂ】
2008270722.tif 000033
【図７ｃ】
2008270722.tif 000034
【図７ｄ】
2008270722.tif 000035
【図７ｅ】
2008270722.tif 000036
【図７ｆ】
2008270722.tif 000037
【図７ｇ】
2008270722.tif 000038
【図８ａ】
2008270722.tif 000039
【図８ｂ】
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【図８ｃ】
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【図９ａ】
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【図９ｂ】
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