(57)【要約】【課題】メモリ領域とロジック領域との間に形成される層間絶縁膜の上面の段差によるショートが生じたとしても、寄生容量の増大等を伴うことなく、動作に不具合を生じないようにする。【解決手段】半導体装置は、ビット線２Ａ及びダミービット線２Ｄを有するメモリ回路領域Ｍと、該メモリ回路領域Ｍと隣接する周辺回路領域Ｌとが形成された半導体基板を備えている。メモリ回路領域Ｍは、周辺回路領域Ｌと隣接する領域にダミーセル領域Ｄを有し、ダミーセル領域Ｄには、ダミービット線２Ｄと、該ダミービット線２Ｄの下方に形成されたセルプレート４と、該セルプレート４とダミービット線２Ｄとを電気的に接続する導電性を有するプレートコンタクト６とが形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
ビット線及びダミービット線を有するメモリ回路領域と、
該メモリ回路領域と隣接する周辺回路領域とを有する半導体基板を備えた半導体装置であって、
前記メモリ回路領域は、前記周辺回路領域と隣接する領域にダミーセル領域を有し、
前記ダミーセル領域には、前記ダミービット線と、該ダミービット線の下方に形成されたセルプレートと、該セルプレートと前記ダミービット線とを電気的に接続する導電性を有するプレートコンタクトとが形成されていることを特徴とする半導体装置。
【請求項２】
前記ダミーセル領域は、前記セルプレートの下側に接して形成された容量絶縁膜と、該容量絶縁膜の下側に接して形成されたストレージ電極とを有していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記メモリ回路領域において、前記ストレージ電極と前記容量絶縁膜と前記セルプレートとはキャパシタを構成し、
前記キャパシタは、前記ビット線及び前記ダミービット線よりも下方に設けられていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記半導体基板上に形成された層間絶縁膜をさらに備え、
前記ストレージ電極は、前記層間絶縁膜に形成された凹部の壁面及び底面を覆うように形成されていることを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
前記ダミーセル領域を除く前記メモリ回路領域には、前記ビット線と前記半導体基板とを電気的に接続するビット線コンタクトが形成されており、
前記メモリ回路領域において、前記ビット線コンタクトと前記プレートコンタクトとはそれぞれ周期的に配置されていることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記メモリ回路領域において、前記ストレージ電極は複数形成されており、
前記各ストレージ電極は、前記層間絶縁膜の上に形成されたストレージ電極配線により互いに接続されていることを特徴とする請求項４又は５に記載の半導体装置。
【請求項７】
前記プレートコンタクトは、前記セルプレート及び容量絶縁膜を貫通して前記ストレージ電極配線と接していることを特徴とする請求項６に記載の半導体装置。
【請求項８】
互いに隣接するメモリ回路領域と周辺回路領域とに区画された半導体基板の上で且つ前記メモリ回路領域に複数の凹部を有する第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜における前記各凹部の壁面上及び底面上にストレージ電極を形成する工程と、
前記第１の層間絶縁膜の上面にストレージ電極配線を形成する工程と、
前記ストレージ電極及びストレージ電極配線の上に容量絶縁膜を形成する工程と、
前記容量絶縁膜の上にセルプレートを形成する工程と、
前記セルプレートの上に第２の層間絶縁膜を形成する工程と、
前記メモリ回路領域における前記周辺回路領域と隣接するダミーセル領域において、前記第２の層間絶縁膜、セルプレート及び容量絶縁膜を貫通し且つ前記ストレージ電極配線と接するように、導電性を有するプレートコンタクトを形成する工程と、
前記ダミーセル領域における前記第２の層間絶縁膜の上に、前記プレートコンタクトと接するようにダミービット線を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項９】
前記セルプレートを形成する工程と前記第２の層間絶縁膜を形成する工程との間に、
前記セルプレートにおける前記周辺回路領域に含まれる部分を除去する工程をさらに備えていることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記ストレージ電極配線を形成する工程において、前記ダミーセル領域における前記ストレージ電極配線は、前記ストレージ電極同士を互いに接続するように形成することを特徴とする請求項８又は９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特にキャパシタがビット線の下方に設けられる、いわゆるＣＵＢ（Capacitor Under Bit-line）構造を有するメモリ部を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、画像を中心とした大量データを高速に処理する要求が高まっている。例えばＤＲＡＭ（Dynamic Random Access Memory）を内蔵したＤＲＡＭ混載型ＬＳＩ（Large Scale Integrated）回路は、メモリ部とロジック部との間のデータバス幅を広くできるため、高速で且つ大量のデータ処理を得意とする。さらに、パッケージ化されたメモリ部をロジック部に付加（外付け）する場合と異なり、パッケージ間の負荷容量及び負荷抵抗等が極めて小さく、低消費電力化を図ることができるため、大量データの高速処理という要求へのソリューション（解決策）として期待されている。
【０００３】
以下、ＣＵＢ構造を持つ従来のＤＲＡＭ装置について図面を参照しながら説明する。
【０００４】
図５〜図８は第１の従来例に係るＣＵＢ構造を有するＤＲＡＭ混載型半導体装置の製造工程を示す断面図である（例えば、非特許文献１を参照。）。
【０００５】
図５は、半導素子分離領域１０２によってＤＲＡＭ領域１２０とロジック領域１２１とに区画された半導体基板１０１におけるＤＲＡＭ領域１２０に、ＤＲＡＭセルトランジスタ１３０及びキャパシタ（蓄積容量）１４０が形成され、半導体基板１０１のロジック領域１２１にはロジックトランジスタ１３１が形成された状態を示している。ＤＲＡＭセルトランジスタ１３０は、ソースドレイン拡散層１０４及びゲート電極１０６からなり、ロジックトランジスタ１３１は、ソースドレイン拡散層１０３及びゲート電極１０５からなる。
【０００６】
ＤＲＡＭセルトランジスタ１３０及びロジックトランジスタ１３１の上には第１の層間絶縁膜１０７と第２の層間絶縁膜１１１とが順次形成されている。第１の層間絶縁膜１０７のＤＲＡＭ領域１２０には、ソースドレイン拡散層１０４と接続されたコンタクトプラグ１０９、１１０がそれぞれ設けられている。また、第１の層間絶縁膜１０７のロジック領域１２１には、ソースドレイン拡散層１０３と接続されたコンタクトプラグ１０８がそれぞれ設けられている。
【０００７】
ＤＲＡＭ領域１２０に形成されたキャパシタ１４０は、ストレージ電極１１２、容量絶縁膜１１３及びプレート電極１１７から構成される。具体的には、ストレージ電極１１２は、第２の層間絶縁膜１１１における、基板面に垂直な方向に貫通し且つコンタクトプラグ１０９を露出する開口部１１１ａの底面及び壁面上を覆うように形成されている。容量絶縁膜１１３は、開口部１１１ａに形成されたストレージ電極１１２を含め第２の層間絶縁膜１１１の上に全面にわたって形成され、窒化チタン（ＴｉＮ）からなるプレート電極１１７は容量絶縁膜１１３の上に全面に形成される。
【０００８】
図５に示すように、リソグラフィ法により形成した第１のレジストパターン１１４をマスクとして、プレート電極１１７及び容量絶縁膜１１３をパターニングすることにより、プレート電極１１７及び容量絶縁膜１１３におけるＤＲＡＭ領域１２０に含まれる部分にビット線コンタクト形成用の第１の開口部１１７ａを形成する。これと同時に、プレート電極１１７及び容量絶縁膜１１３におけるロジック領域１２１に含まれる部分に第２の開口部１１７ｂを形成する。
【０００９】
次に、図６に示すように、第１のレジストパターン１１４を除去した後、第２の層間絶縁膜１１１及びプレート電極１１７の上に第３の層間絶縁膜１１９を堆積する。続いて、化学機械研磨（ＣＭＰ）法により、堆積した第３の層間絶縁膜１１９の上面を平坦化する。その後、第３の層間絶縁膜１１９の上に、コンタクトプラグ形成用の第２のレジストパターン１２２を形成する。
【００１０】
次に、図７に示すように、第２のレジストパターン１２２をマスクとして第３の層間絶縁膜１１９をエッチングすることにより、ＤＲＡＭ領域１２０においては、プレート電極１１７に達する第１の貫通孔１１９ａを形成する。また、第１の開口部１１７ａ及び第２の開口部１１７ｂに含まれる第３の層間絶縁膜１１９及びその下側の第２の層間絶縁膜１１１には、コンタクトプラグ１１０と接触する第２の貫通孔１１９ｂ及びコンタクトプラグ１０５と接触する第３の貫通孔１１９ｃをそれぞれ形成する。その後、各貫通孔１１９ａ〜１１９ｃに金属膜を埋め込むことにより、プレートコンタクトプラグ１３６、ビット線コンタクトプラグ１３７及びロジック部コンタクトプラグ１３８をそれぞれ形成する。続いて、第３の層間絶縁膜１１９の上に、各コンタクトプラグ１３６〜１３８と接触する金属配線１２３をそれぞれ選択的に形成する。
【００１１】
しかしながら、第１の従来例に係るＤＲＡＭ混載型半導体装置の製造方法は、図６に示す工程において、第３の層間絶縁膜１１９をＣＭＰにより平坦化する際に、第３の層間絶縁膜１１９におけるＤＲＡＭ領域１２０の上面がロジック領域１２１の上面よりも高くなっている。このため、第３の層間絶縁膜１１９において、ＤＲＡＭ領域１２０のロジック領域１２１との隣接部におけるＣＭＰの研磨レートがロジック領域１２１の研磨レートよりも大きくなってしまう。すなわち、図８に示すように、ＤＲＡＭ領域１２０において、プレート電極１１７の一部が第３の層間絶縁膜１１９から露出するという事態が発生する。このような状態で、図８に示す金属配線１２３を形成すると、該金属配線１２３とプレート電極１１７とがショートしてしまい、半導体装置の動作に不具合が生じる。
【００１２】
次に、ビット線の上方にキャパシタ（蓄積容量）が形成された、いわゆるＣＯＢ（Capacitor Over Bit-line）構造を持つ第２の従来例としてのＤＲＡＭ装置について図面を参照しながら説明する。
【００１３】
図９及び図１０は第２の従来例に係るＣＯＢ構造を有するＤＲＡＭ混載型半導体装置の製造工程を示す断面図である（例えば、特許文献１を参照。）。
【００１４】
図９は、素子分離領域１５２によってＤＲＡＭ領域１９０とロジック領域１９１とに区画された半導体基板１５１におけるＤＲＡＭ領域１９０に、ＤＲＡＭセルトランジスタ２００及びキャパシタ２１０が形成され、半導体基板１５１のロジック領域１９１にはロジックトランジスタ２０１が形成された状態を示している。ＤＲＡＭセルトランジスタ２００は、ソースドレイン拡散層１５４及びゲート電極１５６からなり、ロジックトランジスタ２０１は、ソースドレイン拡散層１５３及びゲート電極１５５からなる。
【００１５】
ＤＲＡＭセルトランジスタ２００及びロジックトランジスタ２０１の上には第１の層間絶縁膜１５７、第２の層間絶縁膜１６３及び第３の層間絶縁膜１６５が順次形成されている。第１の層間絶縁膜１５７のＤＲＡＭ領域１９０には、ソースドレイン拡散層１５４と接続されたコンタクトプラグ１５９、１６０がそれぞれ形成されている。また、第１の層間絶縁膜１５７のロジック領域１９１には、ソースドレイン拡散層１５３と接続されたコンタクトプラグ１５８がそれぞれ形成されている。
【００１６】
第１の層間絶縁膜１５７の各コンタクトプラグ１５８、１５９の上には、それぞれコンタクトパッド１６１が形成され、コンタクトプラグ１６０の上には、ビット線１６２が形成されている。
【００１７】
ＤＲＡＭ領域１９０に形成されたキャパシタ２１０は、ストレージ電極１６６、容量絶縁膜１６７及びプレート電極１７５から構成される。具体的には、ストレージ電極１６６は、第３の層間絶縁膜１６５における、基板面に垂直な方向に貫通する開口部１６５ａの底面及び壁面上を覆うように形成されている。容量絶縁膜１６７は、開口部１６５ａに形成されたストレージ電極１６６を含め第３の層間絶縁膜１６５の上に全面にわたって形成され、プレート電極１７５は容量絶縁膜１６７の上に全面に形成される。
【００１８】
第２の層間絶縁膜１６３におけるコンタクトパッド１６１とストレージ電極１６６の底部との間には、ストレージ電極コンタクト１６４とが形成されている。
【００１９】
図９に示すように、リソグラフィ法により形成したレジストパターン１７１をマスクとして、プレート電極形成用のＴｉＮ膜及び容量絶縁膜１６７をパターニングすることにより、ＤＲＡＭ領域１９０には、ＴｉＮからなるプレート電極１７５を形成する。これと同時に、ロジック領域１９１には、各コンタクトパッド１６１の上側部分に開口部１７６ａが形成されるように、ＴｉＮからなるダミープレート１７６を形成する。
【００２０】
次に、図１０に示すように、レジストパターン１７１を除去した後、プレート電極１７５及びダミープレート１７６を含む第３の層間絶縁膜１６５の上に、第４の層間絶縁膜１７７を堆積する。その後、ＤＲＡＭ領域１９０には、プレート電極１７５を露出するプレートコンタクト孔１７７ａを形成する。これと同時に、ロジック領域１９１においては、開口部１７６ａに、第４の層間絶縁膜１７７、第３の層間絶縁膜１６５及び第２の層間絶縁膜１６３を貫通して各コンタクトパッド１６１に達するコンタクト孔１７７ｂを形成する。その後、プレートコンタクト孔１７７ａ及びコンタクト孔１７７ｂに金属を埋め込むことにより、プレートコンタクトプラグ１８０及びロジック部コンタクトプラグ１７９をそれぞれ形成する。続いて、第４の層間絶縁膜１７７の上に、プレートコンタクトプラグ１８０及びロジック部コンタクトプラグ１７９とそれぞれ接するように金属配線１８２を選択的に形成する。
【００２１】
このように、第２の従来例に係るＤＲＡＭ混載型半導体装置の製造方法は、ロジック領域１９１に、プレート電極１７５と同一の材料からなるダミープレート１７６を形成するため、ＤＲＡＭ領域１９０とロジック領域１９１との間に、プレート電極１７５の膜厚に起因する段差が生じることがない。このため、第４の層間絶縁膜１７７をＣＭＰにより平坦化する際に、ＤＲＡＭ領域１９０とロジック領域１９１との間にＣＭＰによる研磨レートの差を生じにくくすることができる。
【特許文献１】特開２００３−３１６９０号公報
【非特許文献１】VLSI Symp. Tech. Dig., p.29, 2001(M.Takeuchi et al.)
【発明の開示】
【発明が解決しようとする課題】
【００２２】
しかしながら、第２の従来例に係るＤＲＡＭ混載型半導体装置の製造方法は、ロジック領域１９１に形成されるダミープレート１７６に起因する寄生容量が増大してしまうという問題がなる。特に、ＳＲＡＭ（Static Random Access Memory）装置に代わるメモリ装置としてのＤＲＡＭ装置に対する超高速化の要求にとっては致命傷となる。従って、超高速化の要求を満たす必要がある場合には、ロジック領域１９１にダミープレート１７６を形成するという構成を採ることは極めて困難である。
【００２３】
本発明は、前記従来の問題に鑑み、メモリ領域とロジック領域との間に形成される層間絶縁膜の上面の段差によるショートが生じたとしても、寄生容量の増大等を伴うことなく、動作に不具合を生じないようにすることを目的とする。
【課題を解決するための手段】
【００２４】
前記の目的を達成するため、本発明は、半導体装置を、メモリ回路領域における周辺回路（ロジック回路）領域と隣接するダミーセル領域において、ダミービット線はセルプレートと接続されたプレートコンタクトに接続される構成とし、半導体基板すなわちトランジスタのソースドレインとは接続されない構成とする。
【００２５】
具体的に、本発明に係る半導体装置は、ビット線及びダミービット線を有するメモリ回路領域と、該メモリ回路領域と隣接する周辺回路領域とを有する半導体基板を備えた半導体装置を対象とし、メモリ回路領域は、周辺回路領域と隣接する領域にダミーセル領域を有し、ダミーセル領域には、ダミービット線と、該ダミービット線の下方に形成されたセルプレートと、該セルプレートとダミービット線とを電気的に接続する導電性を有するプレートコンタクトとが形成されていることを特徴とする。
【００２６】
本発明の半導体装置によると、ダミーセル領域には、ダミービット線と、該ダミービット線の下方に形成されたセルプレートと、該セルプレートとダミービット線とを電気的に接続する導電性を有するプレートコンタクトとが形成されている。すなわち、メモリ回路領域の周縁部に形成されるダミービット線の電位は、セルプレートと同一の電位となるため、メモリ回路領域と周辺経路領域との間で段差が生じ、ＣＭＰレートの相違によりセルプレートが露出してダミービット線とセルプレートとがショートするという事態が発生したとしても、メモリ回路領域における動作に不具合を生じることがない。その結果、製造歩留まりを向上することができる。また、第２の従来例とは異なり、本発明の半導体装置は、周辺回路領域にはダミーのセルプレートが残存しないため、寄生容量に起因する不具合も生じることがない。
【００２７】
本発明の半導体装置において、ダミーセル領域は、セルプレートの下側に接して形成された容量絶縁膜と、該容量絶縁膜の下側に接して形成されたストレージ電極とを有していることが好ましい。
【００２８】
本発明の半導体装置において、メモリ回路領域において、ストレージ電極と容量絶縁膜とセルプレートとはキャパシタを構成し、キャパシタは、ビット線及びダミービット線よりも下方に設けられていることが好ましい。
【００２９】
本発明の半導体装置は、半導体基板上に形成された層間絶縁膜をさらに備え、ストレージ電極は、層間絶縁膜に形成された凹部の壁面及び底面を覆うように形成されていることが好ましい。
【００３０】
本発明の半導体装置において、ダミーセル領域を除くメモリ回路領域には、ビット線と半導体基板とを電気的に接続するビット線コンタクトが形成されており、メモリ回路領域において、ビット線コンタクトとプレートコンタクトとはそれぞれ周期的に配置されていることが好ましい。
【００３１】
本発明の半導体装置が、半導体基板上に形成された層間絶縁膜を備えている場合に、メモリ回路領域において、ストレージ電極は複数形成されており、各ストレージ電極は、層間絶縁膜の上に形成されたストレージ電極配線により互いに接続されていることが好ましい。
【００３２】
この場合に、プレートコンタクトは、セルプレート及び容量絶縁膜を貫通してストレージ電極配線と接していることが好ましい。このようにすると、ダミーセル領域において、ストレージ電極とセルプレートとの間に形成されている容量絶縁膜が絶縁破壊を起こしたとしても、ストレージ電極配線によりストレージ電極とセルプレートとが同一の電位に保持される結果、過渡電流が流れなくなる。このため、セルプレートの電位が安定して、メモリ回路に生じる動作の不具合を防止することができる。
【００３３】
本発明に係る半導体装置の製造方法は、互いに隣接するメモリ回路領域と周辺回路領域とに区画された半導体基板の上で且つメモリ回路領域に複数の凹部を有する第１の層間絶縁膜を形成する工程と、第１の層間絶縁膜における各凹部の壁面上及び底面上にストレージ電極を形成する工程と、第１の層間絶縁膜の上面にストレージ電極配線を形成する工程と、ストレージ電極及びストレージ電極配線の上に容量絶縁膜を形成する工程と、容量絶縁膜の上にセルプレートを形成する工程と、セルプレートの上に第２の層間絶縁膜を形成する工程と、メモリ回路領域における周辺回路領域と隣接するダミーセル領域において、第２の層間絶縁膜、セルプレート及び容量絶縁膜を貫通し且つストレージ電極配線と接するように、導電性を有するプレートコンタクトを形成する工程と、ダミーセル領域における第２の層間絶縁膜の上に、プレートコンタクトと接するようにダミービット線を形成する工程とを備えていることを特徴とする。
【００３４】
本発明の半導体装置の製造方法によると、ダミーセル領域に、ダミービット線と、該ダミービット線の下方に形成されたセルプレートと、該セルプレートとダミービット線とを電気的に接続する導電性を有するプレートコンタクトとを形成する。これにより、メモリ回路領域の周縁部に形成されるダミービット線の電位は、セルプレートと同一の電位となる。このため、メモリ回路領域と周辺経路領域との間で段差が生じ、ＣＭＰレートの相違によりセルプレートが露出してダミービット線とセルプレートとがショートするという事態が発生したとしても、メモリ回路領域における動作に不具合を生じることがない。その結果、製造歩留まりを向上することができる。その上、ダミーセル領域において、ストレージ電極とセルプレートとの間に形成されている容量絶縁膜が絶縁破壊を起こしたとしても、ストレージ電極配線によりストレージ電極とセルプレートとが同一の電位に保持される結果、過渡電流が流れないため、セルプレートの電位が安定してメモリ回路の動作に不具合が生じにくくなる。
【００３５】
本発明の半導体装置の製造方法は、セルプレートを形成する工程と第２の層間絶縁膜を形成する工程との間に、セルプレートにおける周辺回路領域に含まれる部分を除去する工程をさらに備えていることが好ましい。このようにすると、周辺回路領域にはダミーのセルプレートが残存しなくなるため、寄生容量に起因する不具合が生じることがない。
【００３６】
本発明の半導体装置の製造方法は、ストレージ電極配線を形成する工程において、ダミーセル領域におけるストレージ電極配線は、ストレージ電極同士を互いに接続するように形成することが好ましい。
【発明の効果】
【００３７】
本発明に係る半導体装置及びその製造方法によると、周辺回路領域に隣接する配線がセルプレートと接触することによる不具合を防止できるため、加工マージンが大きくなって、歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００３８】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００３９】
図１は本発明の第１の実施形態に係るＤＲＡＭ混載型半導体装置の平面構成を示し、図２は図１のII−II線における断面構成を示している。
【００４０】
図１及び図２に示すように、例えばＰ型シリコンからなる半導体基板１１は、素子分離領域（ＳＴＩ:Shallow Trench Isolation）１２によってメモリ回路領域Ｍと該メモリ回路領域Ｍと隣接するロジック回路等を含む周辺回路領域Ｌとに区画されている。
【００４１】
メモリ回路領域Ｍは、実際に動作するメモリセルが配置されたメモリセル領域Ａと、該メモリセル領域Ａと周辺回路領域Ｌとに挟まれた領域、すなわちメモリセルアレイの終端部であるダミーセル領域Ｄとに区画されている。
【００４２】
図１に示すように、ダミーセル領域Ｄには、キャパシタを構成するストレージ電極（下部電極）のダミーパターン（ダミーストレージ電極）１Ｄが配置され、該ダミーストレージ電極１Ｄの上方にはダミービット線２Ｄが形成されている。メモリセル領域Ａには、それぞれキャパシタを構成する複数のストレージ電極１Ａがアレイ状に配置され、該ストレージ電極１Ａの上には複数のビット線２Ａがそれぞれ形成されている。
【００４３】
メモリ回路領域Ｍには、ダミーストレージ電極１Ｄ及びストレージ電極１Ａを覆うようにセルプレート（上部電極）４が形成されている。
【００４４】
図１及び図２に示すように、メモリセル領域Ａにおいては、セルプレート４に形成された開口部を通して、ビット線２Ａと半導体基板１１（ソースドレイン拡散層１４）とを電気的に接続するビット線コンタクト５が形成されている。
【００４５】
第１の実施形態の特徴として、ダミービット線２Ｄの下方には、セルプレート４に開口部が形成されておらず、ダミービット線２Ｄとセルプレート４とはビット線コンタクト５に代わるプレートコンタクト６により電気的に接続されている。
【００４６】
ここで、図２に基づいて断面構成を説明する。
【００４７】
図２に示すように、半導体基板１１のメモリセル領域Ａにはソースドレイン拡散層１４が形成され、ダミーセル領域Ｄにはダミー拡散層１４Ｄが形成されている。また、半導体基板１１の周辺回路領域Ｌにはソースドレイン拡散層１３が形成され、半導体基板１１上に形成されたゲート電極１５とにより、ロジックトランジスタ２８を形成している。
【００４８】
半導体基板１１の上には、例えば酸化シリコンからなる第１の層間絶縁膜１７が全面にわたって形成されており、該第１の層間絶縁膜１７のメモリセル領域Ａには、メモリセルトランジスタ（図示せず）のソースドレイン拡散層１４と接続されたストレージ部コンタクトプラグ１９が形成されている。また、第１の層間絶縁膜１７のダミーセル領域Ｄには、ダミー拡散層１４Ｄと接続されたダミーコンタクトプラグ１９Ｄが形成されている。第１の層間絶縁膜１７の周辺回路領域Ｌには、ソースドレイン拡散層１３と接続されたロジック部コンタクトプラグ１８がそれぞれ形成されてる。
【００４９】
第１の層間絶縁膜１７の上には、第２の層間絶縁膜２１が形成されており、該第２の層間絶縁膜２１上のメモリ回路領域Ｍには、セルプレート４が形成されている。ここで、セルプレート４は周辺回路領域Ｌには形成されていない。
【００５０】
セルプレート４を含む第２の層間絶縁膜２１の上には、第３の層間絶縁膜２７が形成されており、第３の層間絶縁膜２７及び第２の層間絶縁膜２１のメモリセル領域Ａには、ビット線コンタクト５がストレージ部コンタクトプラグ１９と接続するように形成されている。また、第３の層間絶縁膜２７のダミーセル領域Ｄには、プレートコンタクト６がセルプレート４と接続するように形成されている。また、第３の層間絶縁膜２７及び第２の層間絶縁膜２１の周辺回路領域Ｌには、ロジック部コンタクト３１がロジック部コンタクトプラグ１８と接続するように形成されている。
【００５１】
第１の実施形態によると、ビット線コンタクト５とプレートコンタクト６とを形成する際に、第３の層間絶縁膜２７におけるダミーセル領域Ｄの膜厚が比較的に厚い場合であっても、プレートコンタクト６は、ビット線コンタクト５と比べてアスペクト比が小さいため、第２の層間絶縁膜２１のダミーセル領域Ｄと周辺回路領域Ｌとの間に生じる段差部の高さがキャパシタの高さ以下であれば、ＣＭＰ等によるエッチングが不足することはない。
【００５２】
逆に、第３の層間絶縁膜２７及び第２の層間絶縁膜２１の膜厚がダミーセル領域Ｄにおいて極端に薄くなっている場合には、プレートコンタクト６に過度のオーバーエッチが生じることにより、ダミービット線２Ｄがダミーコンタクトプラグ１９Ｄと接触したとしても、ダミービット線２Ｄの電位とセルプレート４の電位（プレート電位）とは同一の電位であるため、特に不具合は生じない。
【００５３】
また、ダミービット線２Ｄとセルプレート４とが接触しても、互いに同電位であるため、メモリ回路（ＤＲＡＭ）は正常に動作する。
【００５４】
その上、第１の実施形態によると、通常は、個別に設けられるダミービット線２Ｄとビット線コンタクト用の配線とを兼用できるため、メモリ回路領域Ｍの面積を縮小することができる。
【００５５】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００５６】
図３及び図４は本発明の第２の実施形態に係るＤＲＡＭ混載型半導体装置の製造方法の工程順の断面構成を示している。図３及び図４において、図１及び図２と同一の構成部材には同一の符号を付している。ここでは、キャパシタを含むダミーセル領域Ｄと該ダミーセル領域Ｄと隣接する周辺回路領域Ｌとを含む要部を示す。
【００５７】
まず、図３に示すように、Ｐ型の半導体基板１１に素子分離領域（ＳＴＩ）１２を選択的に形成し、半導体基板１１上の素子分離領域１２に囲まれた領域に、ゲート絶縁膜１５ａを介在させたゲート電極１５と、ゲート絶縁膜１６ａを介在させたゲート電極１６とをそれぞれ形成する。その後、半導体基板１１の上部に各ゲート電極１５、１６をマスクとしてソースドレイン拡散層１３、１４を形成する。これにより、ダミーセル領域Ｄにはメモリセルトランジスタが形成され、周辺回路領域Ｌにはロジックトランジスタが形成される。
【００５８】
続いて、化学気相堆積（ＣＶＤ）法により、半導体基板１１の上にゲート電極１５、１６を覆うように第１の層間絶縁膜１７を堆積する。その後、リソグラフィ法及びエッチング法により、第１の層間絶縁膜１７に各貫通孔を形成し、形成された各貫通孔を充填するように、ロジックトランジスタのソースドレイン拡散層１３に達するロジック部コンタクトプラグ１８と、メモリセルトランジスタのソースドレイン拡散層１４に達するストレージ部コンタクトプラグ１９とをそれぞれ形成する。
【００５９】
続いて、第１の層間絶縁膜１７の上に第２の層間絶縁膜２１を堆積し、堆積された第２の層間絶縁膜２１に、各ストレージ部コンタクトプラグ１９に接し、且つ深さが５００ｎｍの凹部としての開口部２１ａを形成する。
【００６０】
続いて、ＣＶＤ法により、第２の層間絶縁膜２１の上に開口部２１ａの底面及び壁面を覆うように、厚さが２０ｎｍの窒化チタン（ＴｉＮ）からなる第１の導電膜を堆積する。その後、リソグラフィ法により、第１の導電膜における開口部２１ａの内部及びダミービット線の形成領域を覆うレジストパターン（図示せず）を形成し、形成したレジストパターンをマスクとして第１の導電膜をエッチッバックすることにより、開口部２１ａの底面及び壁面上にＴｉＮからなるストレージ電極２２を形成する。これと同時に、第２の層間絶縁膜２１の上にストレージ電極２２同士を電気的に接続するストレージ電極配線２３を形成する。なお、ストレージ電極２２とストレージ電極配線２３とは一工程で形成せず、別々の工程で形成してもよい。
【００６１】
続いて、ＣＶＤ法又はスパッタ法により、ストレージ電極２２及びストレージ電極配線２３の上に、厚さが８ｎｍのハフニウムオキサイド（ＨｆＯ２）からなる容量絶縁膜２４を堆積した後、再度、ＣＶＤ法により、容量絶縁膜２４の上に厚さが５０ｎｍのＴｉＮからなる第２の導電膜を形成する。続いて、周辺回路領域Ｌに堆積された第２の導電膜、容量絶縁膜２４及びストレージ電極配線２３をエッチングにより除去する。これにより、ダミーセル領域Ｄ及びメモリセル領域Ａ（図示せず）に、ＴｉＮからなるセルプレート２５が選択的に形成される。
【００６２】
次に、図４に示すように、第２の層間絶縁膜２１及びセルプレート２５の上に第３の層間絶縁膜２７を形成する。続いて、第３の層間絶縁膜２７のダミーセル領域Ｄにプレートコンタクトホール２７ａを形成すると共に、第３の層間絶縁膜２７の周辺回路領域Ｌにロジック部コンタクトホール２７ｂを形成する。ここで、プレートコンタクトホール２７ａは、セルプレート２５を貫通し、且つ、少なくともストレージ電極配線２３と接続されるように形成する。
【００６３】
続いて、ＣＶＤ法又はスパッタ法により、各コンタクトホール２７ａ、２７ｂに、タングステン（Ｗ）等からなる金属膜を埋め込むことにより、深さが７００ｎｍのロジック部コンタクト３１と、深さが１５０ｎｍのプレートコンタクト３０とを形成する。その後、第３の層間絶縁膜２７の上に、各コンタクトプラグ３０、３１と接するようにダミービット線２Ｄ及び金属配線３２を選択的に形成する。
【００６４】
以上説明したように、第２の実施形態によると、メモリ回路領域Ｍのダミーセル領域Ｄにおいて、ストレージ電極２２とセルプレートは同一の電位に保持される。このため、メモリセルアレイの終端部であるダミーセル領域Ｄの加工不良によって、ダミーセル領域Ｄにおけるストレージ電極２２とセルプレート２５との間で絶縁破壊が生じたとしても、セルプレート２５からストレージ電極２２に過渡的な電流が流れ込むことがない。このため、セルプレート２５は安定した電位を保持できるので、メモリ回路（ＤＲＡＭ）における特性不良を防止することができる。
【産業上の利用可能性】
【００６５】
本発明に係る半導体装置及びその製造方法は、周辺回路領域に隣接する配線がセルプレートと接触することによる不具合を防止でき、特にキャパシタがビット線の下方に設けられるＣＵＢ構造を有するメモリ部を備えた半導体装置及びその製造方法等に有用である。
【図面の簡単な説明】
【００６６】
【図１】本発明の第１の実施形態に係るＤＲＡＭ混載型半導体装置を示す平面図である。
【図２】図１のII−II線における断面図である。
【図３】本発明の第２の実施形態に係るＤＲＡＭ混載型半導体装置の製造方法の一工程を示す断面図である。
【図４】本発明の第２の実施形態に係るＤＲＡＭ混載型半導体装置の製造方法の一工程を示す断面図である。
【図５】第１の従来例に係るＣＵＢ構造を持つＤＲＡＭ混載型半導体装置の製造方法の一工程を示す断面図である。
【図６】第１の従来例に係るＣＵＢ構造を持つＤＲＡＭ混載型半導体装置の製造方法の一工程を示す断面図である。
【図７】第１の従来例に係るＣＵＢ構造を持つＤＲＡＭ混載型半導体装置の製造方法の一工程を示す断面図である。
【図８】第１の従来例に係るＤＲＡＭ混載型半導体装置における不具合を示す模式的な断面図である
【図９】第２の従来例に係るＣＯＢ構造を持つＤＲＡＭ混載型半導体装置の製造方法の一工程を示す断面図である。
【図１０】第２の従来例に係るＣＯＢ構造を持つＤＲＡＭ混載型半導体装置の製造方法の一工程を示す断面図である。
【符号の説明】
【００６７】
Ｍ      メモリ回路領域
Ａ      メモリセル領域
Ｄ      ダミーセル領域
Ｌ      周辺回路領域
１Ａ    ストレージ電極
１Ｄ    ダミーストレージ電極
２Ａ    ビット線
２Ｄ    ダミービット線
４      セルプレート
５      ビット線コンタクト
６      プレートコンタクト
１１    半導体基板
１２    素子分離領域（ＳＴＩ）
１３    ソースドレイン拡散層
１４    ソースドレイン拡散層
１４Ｄ  ダミー拡散層
１５    ゲート電極
１５ａ  ゲート絶縁膜
１６    ゲート電極
１６ａ  ゲート絶縁膜
１７    第１の層間絶縁膜
１８    ロジック部コンタクトプラグ
１９    ストレージ部コンタクトプラグ
１９Ｄ  ダミーコンタクトプラグ
２１    第２の層間絶縁膜
２１ａ  開口部
２２    ストレージ電極
２３    ストレージ電極配線
２４    容量絶縁膜
２５    セルプレート
２７    第３の層間絶縁膜
２７ａ  プレートコンタクトホール
２７ｂ  ロジック部コンタクトホール
３０    プレートコンタクト
３１    ロジック部コンタクト
３２    金属配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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