(57)【要約】【課題】入力電圧に温度特性を持たせ、かつ入力電圧を昇圧または降圧するとともに、回路構成の簡易化を図ることが可能な半導体装置を提供する。【解決手段】入力トランジスタ部１１は、基準電圧が供給される制御電極を有する第１トランジスタＭ１を含む。出力トランジスタ部１２は、ダイオード接続された第２トランジスタＭ１１を含む。入力トランジスタ部１１および出力トランジスタ部１２の少なくともいずれか一方は、さらに、ダイオード接続されるとともに対応の第１トランジスタＭ１または第２トランジスタＭ１１と直列接続され、対応のトランジスタと同じ方向に電流を出力する第３トランジスタを含む。入力トランジスタ部１１および出力トランジスタ部１２の各々の含むトランジスタの個数が異なる。入力トランジスタ部１１の含むトランジスタのサイズと出力トランジスタ部１２の含むトランジスタのサイズとが異なる。【選択図】図２
2008270732.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧が供給される制御電極を有する第１のトランジスタを含む第１の入力トランジスタ部と、
ダイオード接続された第２のトランジスタを含む第１の出力トランジスタ部と、
前記第１のトランジスタの導通電極間に流れる電流に対応する電流を前記第２のトランジスタの導通電極間に流す第１の出力電流制御回路とを備え、
前記第１の入力トランジスタ部および前記第１の出力トランジスタ部の少なくともいずれか一方は、さらに、ダイオード接続されるとともに対応の前記第１のトランジスタまたは前記第２のトランジスタと直列接続され、前記対応の前記第１のトランジスタまたは前記第２のトランジスタの出力電流と同じ方向に電流を出力する１個または複数個の第３のトランジスタを含み、
前記第１のトランジスタおよび前記第１の入力トランジスタ部における前記第３のトランジスタの総数と前記第２のトランジスタおよび前記第１の出力トランジスタ部における前記第３のトランジスタの総数とが異なり、
前記第１のトランジスタのサイズおよび前記第１の入力トランジスタ部における前記１個または複数個の第３のトランジスタのサイズと前記第２のトランジスタのサイズおよび前記第１の出力トランジスタ部における前記１個または複数個の第３のトランジスタのサイズとが異なり、
前記第２のトランジスタの制御電極における電圧を出力電圧とする半導体装置。
【請求項２】
前記第１のトランジスタおよび前記第１の入力トランジスタ部における前記第３のトランジスタの総数は、前記第２のトランジスタおよび前記第１の出力トランジスタ部における前記第３のトランジスタの総数より少なく、
前記第１のトランジスタのサイズおよび前記第１の入力トランジスタ部における前記１個または複数個の第３のトランジスタのサイズは、前記第２のトランジスタのサイズおよび前記第１の出力トランジスタ部における前記１個または複数個の第３のトランジスタのサイズより小さい請求項１記載の半導体装置。
【請求項３】
前記第１のトランジスタおよび前記第１の入力トランジスタ部における前記第３のトランジスタの総数は、前記第２のトランジスタおよび前記第１の出力トランジスタ部における前記第３のトランジスタの総数より多く、
前記第１のトランジスタのサイズおよび前記第１の入力トランジスタ部における前記１個または複数個の第３のトランジスタのサイズは、前記第２のトランジスタのサイズおよび前記第１の出力トランジスタ部における前記１個または複数個の第３のトランジスタのサイズより大きい請求項１記載の半導体装置。
【請求項４】
前記第１の入力トランジスタ部は、サイズが略等しい前記第１のトランジスタおよび前記１個または複数個の第３のトランジスタを含む請求項１記載の半導体装置。
【請求項５】
前記第１の出力トランジスタ部は、サイズが略等しい前記第２のトランジスタおよび前記１個または複数個の前記第３のトランジスタを含む請求項１記載の半導体装置。
【請求項６】
前記半導体装置は、さらに、
前記第２のトランジスタの制御電極に結合される制御電極を有する第４のトランジスタを含む第２の入力トランジスタ部と、
ダイオード接続された第５のトランジスタを含む第２の出力トランジスタ部と、
前記第４のトランジスタの導通電極間に流れる電流に対応する電流を前記第５のトランジスタの導通電極間に流す第２の出力電流制御回路とを備え、
前記第２の入力トランジスタ部および前記第２の出力トランジスタ部の少なくともいずれか一方は、さらに、ダイオード接続されるとともに対応の前記第４のトランジスタまたは前記第５のトランジスタと直列接続され、前記対応の前記第４のトランジスタまたは前記第５のトランジスタの出力電流と同じ方向に電流を出力する１個または複数個の第６のトランジスタを含み、
前記第４のトランジスタおよび前記第２の入力トランジスタ部における前記第６のトランジスタの総数と前記第５のトランジスタおよび前記第２の出力トランジスタ部における前記第６のトランジスタの総数との大小関係が、前記第１のトランジスタおよび前記第１の入力トランジスタ部における前記第３のトランジスタの総数と前記第２のトランジスタおよび前記第１の出力トランジスタ部における前記第３のトランジスタの総数との大小関係と同じであり、
前記第４のトランジスタのサイズおよび前記第２の入力トランジスタ部における前記１個または複数個の第６のトランジスタのサイズと前記第５のトランジスタのサイズおよび前記第２の出力トランジスタ部における前記１個または複数個の第６のトランジスタのサイズとの大小関係が、前記第１のトランジスタのサイズおよび前記第１の入力トランジスタ部における前記１個または複数個の第３のトランジスタのサイズと前記第２のトランジスタのサイズおよび前記第１の出力トランジスタ部における前記１個または複数個の第３のトランジスタのサイズとの大小関係と同じであり、
前記第５のトランジスタの制御電極における電圧を出力電圧とする請求項１記載の半導体装置。
【請求項７】
外的要因に応じて電圧値が変化する第１の基準電圧を生成する第１基準電圧生成回路と、
前記第１の基準電圧と比較対象電圧とを比較し、前記比較結果に基づいて出力電圧を生成する出力電圧生成回路と、
前記第１の基準電圧に基づいて、前記第１の基準電圧より小さい複数の電圧を生成し、前記複数の電圧のうちのいずれか１個を選択して第２の基準電圧として出力する第２基準電圧生成回路と、
前記出力電圧および前記第２の基準電圧に基づいて前記比較対象電圧を生成する比較対象電圧生成回路とを備える半導体装置。
【請求項８】
前記比較対象電圧生成回路は、前記出力電圧および前記第２の基準電圧に基づいて、前記出力電圧より小さい電圧値を有する前記比較対象電圧を生成する請求項７記載の半導体装置。
【請求項９】
前記比較対象電圧生成回路は、
制御電極と、前記出力電圧が供給される第１の導通電極と、前記制御電極と結合される第２の導通電極とを有する第１のトランジスタと、
前記第２の基準電圧が供給される制御電極と、前記第１のトランジスタの第２の導通電極と結合される第１の導通電極と、固定電圧が供給される固定電位ノードに結合される第２の導通電極とを有する第２のトランジスタと、
前記第１のトランジスタの制御電極と結合される制御電極と、前記出力電圧が供給される第１の導通電極と、第２の導通電極とを有する第３のトランジスタと、
前記第３のトランジスタの第２の導通電極と結合される第１の導通電極と、前記固定電位ノードに結合される制御電極および第２の導通電極とを有する第４のトランジスタとを含み、
前記比較対象電圧生成回路は、前記第４のトランジスタの前記第１の導通電極における電圧を前記比較対象電圧として出力する請求項７記載の半導体装置。
【請求項１０】
前記比較対象電圧生成回路は、さらに、
第１端が前記第１のトランジスタの第１の導通電極に結合され、第２端が前記第１のトランジスタの第２の導通電極に結合されるスイッチを含む請求項９記載の半導体装置。
【請求項１１】
前記外的要因は、前記第１基準電圧生成回路の周囲温度、前記第１基準電圧生成回路に供給される電源電圧値、または前記第１基準電圧生成回路が受ける信号の周波数である請求項７記載の半導体装置。
【請求項１２】
前記半導体装置は、
複数個の前記第１基準電圧生成回路と、
１個の前記第２基準電圧生成回路と、
前記複数個の前記第１基準電圧生成回路にそれぞれ対応する複数個の前記比較対象電圧生成回路と、
前記複数個の前記第１基準電圧生成回路にそれぞれ対応し、対応の前記第１基準電圧生成回路から受けた前記第１の基準電圧と対応の前記比較対象電圧生成回路から受けた前記比較対象電圧とを比較し、前記比較結果に基づいて前記出力電圧を生成する複数個の前記出力電圧生成回路と、
前記複数個の第１基準電圧生成回路から受けた前記第１の基準電圧のうちのいずれか１個を選択して前記第２基準電圧生成回路へ出力する選択回路と、
前記第２基準電圧生成回路から受けた前記第２の基準電圧を前記選択された前記第１の基準電圧を生成した前記第１基準電圧生成回路に対応する前記比較対象電圧生成回路へ出力する切り替え回路とを含む請求項７記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、温度補償用の電圧を生成する半導体装置に関する。
【背景技術】
【０００２】
メモリセルに対する書き込み電圧、読み出し電圧および消去電圧用として外部電圧と異なる電圧を外部電圧に基づいて生成する回路を備えたフラッシュメモリが開発されている。
【０００３】
一般に、メモリセルの特性は温度によって変化することから、このようなフラッシュメモリでは、メモリセルに対する書き込み電圧、読み出し電圧および消去電圧をメモリセルの温度特性に対応して変化させる、すなわち温度補償を行なう必要がある。このような温度補償を行なうための回路としては、たとえば基準入力電圧に温度特性を持たせた出力電圧を生成する温度補償電圧生成回路がある。このような温度補償電圧生成回路では、たとえばカレントミラー回路が用いられる。
【０００４】
ここで、カレントミラー回路を用いた電圧生成回路として、たとえば、特許文献１には、以下のような構成が開示されている。すなわち、第１のトランジスタおよび第２のトランジスタはカレントミラー回路を構成する。第３のトランジスタは、反転入力端子を介して所定の一定電圧である比較電圧を受け、かつ第１のトランジスタと直列に接続される。第４のトランジスタは、非反転入力端子を介して第３のトランジスタの出力電圧と比例する帰還電圧を受け、かつ第２のトランジスタと直列に接続される。電流源は、第１のトランジスタ、第２のトランジスタ、第３のトランジスタ、および第４のトランジスタに所定の電流を流す。オフセット回路は、第３のトランジスタと直列に接続され、反転入力端子と非反転入力端子間に所定の入力オフセット電圧を持たせる。
【０００５】
また、特許文献２には、以下のような構成が開示されている。すなわち、発振器は、ＣＭＯＳインバータよりなるリングオシレータ部と、このリングオシレータ部へ電圧を供給する電圧供給部とを半導体集積回路装置内に備える。第１補償手段は、電圧供給部がリングオシレータ部の発振周波数の温度特性を相殺する。第２補償手段は、ＣＭＯＳインバータを構成する相異なる導電型のＭＯＳトランジスタの閾値電圧の設計値からのばらつきによる発振周波数のばらつきを相殺する。
【０００６】
また、特許文献３には、以下のような構成が開示されている。すなわち、バックバイアス回路は、複数のトランジスタにより構成される半導体装置に対して、そのトランジスタのしきい値電圧を補正するためのバックバイアス電圧を印加する。バックバイアス発生回路は、チャージポンプ回路で構成されバックバイアス電圧を出力する。検知回路は、バックバイアス発生回路からのバックバイアス電圧を検知して、その電圧に応じてバックバイアス発生回路の動作のオン・オフを制御する。
【０００７】
また、特許文献４には、以下のような構成が開示されている。すなわち、ダイオードは、出力電圧が負の温度係数を有する。温度補償用ＭＯＳトランジスタは、ゲートがダイオードの一端に接続される。電流供給手段は、温度補償用ＭＯＳトランジスタのゲート−ソース間電圧がダイオードの負の温度係数を補償する正の温度係数を有する領域で、温度補償用ＭＯＳトランジスタが動作するように設定されたドレイン電流を、温度補償用ＭＯＳトランジスタに供給する。ダイオードの出力電圧と温度補償用ＭＯＳトランジスタのゲート−ソース間電圧とを加算した電圧が基準電圧として出力される。
【０００８】
また、特許文献５には、チップ内部でチャージポンプによって負電圧を生成する回路が開示されている。すなわち、負電圧検知回路は、チャージポンプの出力電圧が所望の負電圧かどうかを検知し、制御信号を出力する。負電圧検知回路は、チャージポンプの出力電圧を−（１／ｎ）倍（ｎは自然数）した電圧が、正の基準電圧と一致するか否かにより負電圧を検知する。チャージポンプの出力電圧が所望の電圧より低下した場合、チャージポンプ動作を停止させ、そうでない場合はチャージポンプを動作させる制御信号を生成する。このようなフィードバック制御によりチャージポンプの出力電圧を所望の負電圧になるように制御する。
【０００９】
また、特許文献６には、不揮発性半導体メモリに対するデータ書込みおよびデータ消去の際に、メモリトランジスタの制御ゲートおよびソース等に温度変化の影響を受けない高電圧を供給するための構成が開示されている。すなわち、出力高電圧を抵抗分割した帰還電圧を基準電圧生成回路で生成した基準電圧と比較する。この比較結果により外部電源電圧を昇圧する昇圧回路をＯＮ／ＯＦＦ制御して出力高電圧の値を制御するように構成する。基準電圧に温度係数を持たせることにより、メモリトランジスタへの高電圧印加をＯＮ／ＯＦＦするＭＯＳ（Metal Oxide Semiconductor）スイッチングトランジスタのしきい値電圧の温度係数と出力高電圧の温度係数とが等しくなるように基準電圧生成回路の回路定数を決める。
【００１０】
また、特許文献７には、温度変動に対して発振周波数を安定させるための温度補償電圧を生成する構成が開示されている。
【００１１】
また、特許文献８には、出力トランジスタの過電流検出において、出力トランジスタの温度特性を補償するための過電流検出用リファレンス電圧を生成する構成が開示されている。
【特許文献１】特開２００１−２９８３３２号公報
【特許文献２】特開２００１−６８９７６号公報
【特許文献３】特開２０００−１６３９７０号公報
【特許文献４】特開２０００−７５９４６号公報
【特許文献５】特開平１０−２３９３５７号公報
【特許文献６】特開２００４−１６４７４６号公報
【特許文献７】特開平９−８３３０９号公報
【特許文献８】特開２０００−２５２８０４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところで、上記のような従来の温度補償電圧生成回路では、出力電圧値が入力電圧値に対して大きくずれてしまう場合がある。たとえば、出力電圧が基準入力電圧に対してかなり小さくなってしまう場合には、基準入力電圧を予め大きくすることが考えられる。しかしながら、このような方法では、基準入力電圧を昇圧または降圧する回路が別途必要になり、回路規模が大きくなってしまう。
【００１３】
また、特許文献１記載の構成は差動増幅器であるため、入力電圧を昇圧または降圧することができない。また、入力電圧に温度特性を持たせることができない。また、特許文献２記載の構成では、入力電圧を昇圧または降圧することができない。また、特許文献３記載の構成および特許文献４記載の構成では、入力電圧を昇圧または降圧することができず、また、入力電圧に温度特性を持たせることができない。
【００１４】
さらに、特許文献５記載の構成では、基準電圧を変化させることによって負電圧の検知レベルを変化させることができる。しかしながら、特許文献５記載の構成では、負電圧の検知レベルが電源電圧等に依存しないようにするために、バンドギャップレファレンス回路等を用いて温度依存性および電源電圧依存性の少ない基準電圧を生成することが意図されている。したがって、特許文献５記載の構成では、負電圧の供給先の温度特性に適切に対応することができないという問題点があった。
【００１５】
また、特許文献６記載の構成では、出力電圧を分圧した電圧と温度特性を有する基準電圧とを比較し、比較結果に基づいて昇圧回路を制御することにより出力電圧を生成している。ここで、特許文献６記載の構成において、出力電圧の分圧比を変更することによって出力電圧を変更する構成を適用すると、内部素子のばらつき等による出力電圧値のばらつきを防ぐことが可能である。しかしながら、このような構成では、出力電圧の温度特性が分圧比に応じて変化してしまう。
【００１６】
また、特許文献７および８記載の構成は、出力電圧の供給先の温度特性に対応することを目的とする構成ではない。
【００１７】
本発明は、上記課題を解決するためになされたものであり、その目的は、動作環境に関わらず内部電圧の安定化を図ることが可能な半導体装置を提供することである。
【００１８】
また、本発明の他の目的は、入力電圧に温度特性を持たせ、かつ入力電圧を昇圧または降圧するとともに、回路構成の簡易化を図ることが可能な半導体装置を提供することである。
【００１９】
また、本発明のさらに別の目的は、出力電圧の供給先が有する外的要因による特性に適切に対応するとともに出力電圧値および出力電圧の特性のばらつきを防ぐことが可能な半導体装置を提供することである。
【課題を解決するための手段】
【００２０】
本発明の一実施例の形態に係る半導体装置は、要約すれば、第１の入力トランジスタ部は、基準電圧が供給される制御電極を有する第１のトランジスタを含む。第１の出力トランジスタ部は、ダイオード接続された第２のトランジスタを含む。第１の出力電流制御回路は、第１のトランジスタの導通電極間に流れる電流に対応する電流を第２のトランジスタの導通電極間に流す。第１の入力トランジスタ部および第１の出力トランジスタ部の少なくともいずれか一方は、さらに、ダイオード接続されるとともに対応の第１のトランジスタまたは第２のトランジスタと直列接続され、対応の第１のトランジスタまたは第２のトランジスタの出力電流と同じ方向に電流を出力する１個または複数個の第３のトランジスタを含む。第１のトランジスタおよび第１の入力トランジスタ部における第３のトランジスタの総数と第２のトランジスタおよび第１の出力トランジスタ部における第３のトランジスタの総数とが異なる。第１のトランジスタのサイズおよび第１の入力トランジスタ部における１個または複数個の第３のトランジスタのサイズと第２のトランジスタのサイズおよび第１の出力トランジスタ部における１個または複数個の第３のトランジスタのサイズとが異なる。半導体装置は、第２のトランジスタの制御電極における電圧を出力電圧とする。
【００２１】
また、本発明の他の一実施例の形態に係る半導体装置は、要約すれば、第１基準電圧生成回路は、外的要因に応じて電圧値が変化する第１の基準電圧を生成する。出力電圧生成回路は、第１の基準電圧と比較対象電圧とを比較し、比較結果に基づいて出力電圧を生成する。第２基準電圧生成回路は、第１の基準電圧に基づいて、第１の基準電圧より小さい複数の電圧を生成し、複数の電圧のうちのいずれか１個を選択して第２の基準電圧として出力する。比較対象電圧生成回路は、出力電圧および第２の基準電圧に基づいて比較対象電圧を生成する。
【発明の効果】
【００２２】
本発明の一実施例の形態によれば、第１のトランジスタのサイズおよび第１の入力トランジスタ部における１個または複数個の第３のトランジスタのサイズと第２のトランジスタのサイズおよび第１の出力トランジスタ部における１個または複数個の第３のトランジスタのサイズとが異なる。これにより、基準電圧に温度特性を持たせた電圧を生成することができる。また、第１のトランジスタおよび第１の入力トランジスタ部における第３のトランジスタの総数と第２のトランジスタおよび第１の出力トランジスタ部における第３のトランジスタの総数とが異なる。これにより、基準電圧を昇圧または降圧した電圧を生成することができる。また、基準電圧を昇圧または降圧する回路を別途備える必要がなく、回路構成の簡易化を図ることができる。
【００２３】
したがって、入力電圧に温度特性を持たせ、かつ入力電圧を昇圧するとともに、回路構成の簡易化を図ることができる。
【００２４】
また、本発明の他の一実施例の形態によれば、第１基準電圧生成回路は、外的要因に応じて電圧値が変化する第１の基準電圧を生成する。そして、出力電圧生成回路は、第１基準電圧生成回路から受けた第１の基準電圧と比較対象電圧生成回路から受けた比較対象電圧とを比較し、比較結果に基づいて出力電圧を生成する。これにより、出力電圧の供給先が有する外的要因による特性に適切に対応することができる。
【００２５】
さらに、第２基準電圧生成回路は、第１の基準電圧に基づいて、第１の基準電圧より小さい複数の電圧を生成し、複数の電圧のうちのいずれか１個を選択して第２の基準電圧として出力する。そして、比較対象電圧生成回路は、出力電圧生成回路から受けた出力電圧および第２基準電圧生成回路から受けた第２の基準電圧に基づいて比較対象電圧を生成する。これにより、内部素子のばらつき等に対応して出力電圧を細かく調整することができる。また、出力電圧の電圧値に対応して出力電圧の特性を細かく調整することができる。
【００２６】
したがって、出力電圧の供給先が有する外的要因による特性に適切に対応するとともに出力電圧値および出力電圧の特性のばらつきを防ぐことができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００２８】
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係る半導体装置３０１の構成を示す機能ブロック図である。
【００２９】
図１を参照して、半導体装置３０１は、温度補償電圧生成回路５１と、比較対象電圧生成回路３と、出力電圧生成回路４と、基準電圧生成回路５と、デコーダ６と、メモリセルアレイ７とを備える。
【００３０】
温度補償電圧生成回路５１は、基準電圧生成回路５から受けた基準入力電圧ＶＲＥＦＩＮに基づいて、外的要因である周囲温度に応じて電圧値が変化する温度補償電圧ＶＴを生成する。
【００３１】
出力電圧生成回路４は、温度補償電圧生成回路５１から受けた温度補償電圧ＶＴと比較対象電圧生成回路３から受けた比較対象電圧ＶＣＯＭＰとを比較し、比較結果に基づいて出力電圧ＶＯＵＴを生成し、デコーダ６および比較対象電圧生成回路３へ出力する。なお、出力電圧生成回路４は、ＶＤＣ（Voltage Down Converter）であってもよいし、レギュレータであってもよいし、後述するようにチャージポンプを含む構成であってもよい。
【００３２】
比較対象電圧生成回路３は、出力電圧生成回路４から受けた出力電圧ＶＯＵＴに基づいて、出力電圧ＶＯＵＴより小さい電圧値を有する比較対象電圧ＶＣＯＭＰを生成する。このような構成により、出力電圧生成回路４に含まれるトランジスタ等の耐圧を小さくすることができる。たとえば、出力電圧生成回路４に含まれる比較回路が受ける電圧を出力電圧ＶＯＵＴより小さくすることができるため、比較回路に含まれるトランジスタが破壊されることを防ぐことができる。
【００３３】
また、比較対象電圧生成回路３は、比較対象電圧ＶＣＯＭＰの電圧値をたとえば内部スイッチによって変更可能である。このような構成により、出力電圧ＶＯＵＴの電圧値を変更することができる。
【００３４】
デコーダ６は、出力電圧生成回路４から受けた出力電圧ＶＯＵＴに基づいて書き込み電圧、読み出し電圧および消去電圧等を生成し、メモリセルアレイ７へ出力する。たとえば、デコーダ６は、出力電圧生成回路４から受けた出力電圧ＶＯＵＴに基づいて、メモリセルアレイ７におけるワード線に電圧を供給する。
【００３５】
メモリセルアレイ７は、たとえばデータを記憶する複数個のメモリセルを含み、デコーダ６から受けた書き込み電圧、読み出し電圧および消去電圧等に基づいてデータの記憶、記憶データの出力および記憶データの消去を行なう。
【００３６】
図２は、本発明の第１の実施の形態に係る温度補償電圧生成回路５１の構成を示す回路図である。
【００３７】
図２を参照して、温度補償電圧生成回路５１は、入力トランジスタ部１１と、出力トランジスタ部１２と、カレントミラー回路（出力電流制御回路）１３と、定電流源１４とを備える。入力トランジスタ部１１は、ＮチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタ（絶縁ゲート型電界効果トランジスタ）Ｍ１を含む。出力トランジスタ部１２は、ＮチャネルＭＯＳトランジスタＭ１１およびＭ１２を含む。カレントミラー回路１３は、ＰチャネルＭＯＳトランジスタＭ２１およびＭ２２を含む。
【００３８】
ＮチャネルＭＯＳトランジスタＭ１は、基準入力電圧ＶＲＥＦＩＮが供給されるゲートと、定電流源１４の第１端子に接続されるソースと、ＰチャネルＭＯＳトランジスタＭ２１のドレインに接続されるドレインとを有する。定電流源１４の第２端子は、接地電圧ＶＳＳが供給される接地電位ノードＮ２に接続される。
【００３９】
ＮチャネルＭＯＳトランジスタＭ１１およびＭ１２は、それぞれダイオード接続される。ＮチャネルＭＯＳトランジスタＭ１２は、ＮチャネルＭＯＳトランジスタＭ１１の出力電流と同じ方向に電流を出力する。より詳細には、ＮチャネルＭＯＳトランジスタＭ１１は、互いに接続されるゲートおよびドレインと、ＮチャネルＭＯＳトランジスタＭ１２のゲートおよびドレインに接続されるソースとを有する。ＮチャネルＭＯＳトランジスタＭ１２は、互いに接続されるゲートおよびドレインと、定電流源１４の第１端子に接続されるソースとを有する。
【００４０】
ＰチャネルＭＯＳトランジスタＭ２１は、互いに接続されるゲートおよびドレインと、電源電圧ＶＣＣが供給される電源電位ノードＮ１に接続されるソースとを有する。
【００４１】
ＰチャネルＭＯＳトランジスタＭ２２は、ＰチャネルＭＯＳトランジスタＭ２１のゲートおよびドレインに接続されるゲートと、ＮチャネルＭＯＳトランジスタＭ１１のゲートおよびドレインに接続されるドレインと、電源電位ノードＮ１に接続されるソースとを有する。
【００４２】
カレントミラー回路１３におけるＰチャネルＭＯＳトランジスタＭ２１およびＭ２２は略同じ特性を有する。このような構成により、ＮチャネルＭＯＳトランジスタＭ１の出力電流すなわちドレインからソースへの電流とＰチャネルＭＯＳトランジスタＭ２２、ＮチャネルＭＯＳトランジスタＭ１１およびＭ１２の出力電流すなわちドレインからソースへの電流とを略等しくすることができる。また、ＮチャネルＭＯＳトランジスタＭ１１およびＭ１２の各々のゲート−ソース間電圧は、ＮチャネルＭＯＳトランジスタＭ１のゲート−ソース間電圧と等しくなる。なお、カレントミラー回路１３のミラー比は１対１以外であってもよい。
【００４３】
温度補償電圧生成回路５１は、ＮチャネルＭＯＳトランジスタＭ１１のドレインおよびゲートにおける電圧を温度補償電圧ＶＴとして出力する。ここで、ＮチャネルＭＯＳトランジスタＭ１１はダイオード接続されているため、温度補償電圧ＶＴはＮチャネルＭＯＳトランジスタＭ１１の動作安定点におけるゲート電圧となる。
【００４４】
ＮチャネルＭＯＳトランジスタＭ１のサイズすなわちＬ／Ｗと、ＮチャネルＭＯＳトランジスタＭ１１およびＭ１２のサイズとは異なる。ここで、Ｌはチャネル長を表わし、Ｗはチャネル幅を表わす。したがって、温度補償電圧ＶＴは温度に応じて変化する。ＮチャネルＭＯＳトランジスタＭ１のサイズと、ＮチャネルＭＯＳトランジスタＭ１１およびＭ１２のサイズとの大小関係を変更することにより、温度特性すなわち温度変化に対する温度補償電圧ＶＴの変化の度合いを調整することができる。
【００４５】
また、ＮチャネルＭＯＳトランジスタＭ１１およびＭ１２のサイズは略等しい。したがって、出力トランジスタ部１２が含むトランジスタの個数を変更することにより、温度補償電圧ＶＴの電圧オフセット値を、出力トランジスタ部１２が含むトランジスタの個数倍で、すなわち整数倍で変更することができる。
【００４６】
図３は、温度補償電圧生成回路５１の回路構成を一部省略した構成を示す回路図である。
【００４７】
図３を参照して、温度補償電圧生成回路７１は、出力トランジスタ部１２の代わりに出力トランジスタ部３２を備える。出力トランジスタ部３２は、ＮチャネルＭＯＳトランジスタＭ１１を含む。すなわち、温度補償電圧生成回路７１は、温度補償電圧生成回路５１と比べて、ＮチャネルＭＯＳトランジスタＭ１２を備えない構成である。
【００４８】
図４は、温度補償電圧ＶＴの温度特性の一例を示すグラフ図である。
図４を参照して、温度補償電圧生成回路７１において、たとえばＮチャネルＭＯＳトランジスタＭ１のサイズすなわちＬ／ＷをＮチャネルＭＯＳトランジスタＭ１１のサイズより小さくすると、温度補償電圧ＶＴはグラフＧ１Ａで示すように負の温度特性を有する。
【００４９】
この場合、温度補償電圧ＶＴは基準入力電圧ＶＲＥＦＩＮと比べてかなり小さくなってしまう。そうすると、温度補償電圧生成回路７１の他にたとえば基準入力電圧ＶＲＥＦＩＮを昇圧する回路を別途用意することによってグラフＧ１Ｂに示すような温度補償電圧ＶＴを生成する必要が生じ、回路規模が大きくなってしまう。
【００５０】
再び図２を参照して、本発明の第１の実施の形態に係る温度補償電圧生成回路５１では、温度補償電圧生成回路７１と比べて、出力トランジスタ部１２は、ＮチャネルＭＯＳトランジスタＭ１２をさらに含む。ＮチャネルＭＯＳトランジスタＭ１２は、ダイオード接続されるとともにＮチャネルＭＯＳトランジスタＭ１１と直列接続され、ＮチャネルＭＯＳトランジスタＭ１１の出力電流と同じ方向に電流を出力する。このような構成により、温度補償電圧生成回路５１のＮチャネルＭＯＳトランジスタＭ１１のドレインおよびゲートにおける電圧は、温度補償電圧生成回路７１と比べてＮチャネルＭＯＳトランジスタＭ１２のゲート−ソース間の電圧分大きくなる。すなわち、温度補償電圧ＶＴは、ＮチャネルＭＯＳトランジスタＭ１のゲート−ソース間電圧の２倍になる。したがって、本発明の第１の実施の形態に係る温度補償電圧生成回路５１では、基準入力電圧ＶＲＥＦＩＮを昇圧する回路を別途備えることなく、温度補償電圧ＶＴが基準入力電圧ＶＲＥＦＩＮに対して大きくずれてしまうことを防ぐことができる。
【００５１】
ところで、従来の温度補償電圧生成回路では、出力電圧値が入力電圧値に対して大きくずれてしまうことを防ぐために、基準入力電圧を昇圧または降圧する回路が別途必要になり、回路規模が大きくなってしまう。また、特許文献１〜４記載の構成では、入力電圧を昇圧または降圧し、かつ入力電圧に温度特性を持たせることができない。
【００５２】
しかしながら、本発明の第１の実施の形態に係る温度補償電圧生成回路５１では、入力トランジスタ部１１の含むＮチャネルＭＯＳトランジスタＭ１のサイズと出力トランジスタ部１２の含むＮチャネルＭＯＳトランジスタＭ１１およびＭ１２のサイズとが異なる。このような構成により、基準入力電圧ＶＲＥＦＩＮに温度特性を持たせた電圧を生成することができる。また、本発明の第１の実施の形態に係る温度補償電圧生成回路５１では、出力トランジスタ部１２の含むトランジスタの個数が入力トランジスタ部１１の含むトランジスタの個数より多い。このような構成により、基準入力電圧ＶＲＥＦＩＮを昇圧した電圧を生成することができる。また、本発明の第１の実施の形態に係る温度補償電圧生成回路５１は、温度補償電圧生成回路７１に対してＮチャネルＭＯＳトランジスタＭ１２を追加しただけの構成であるため、基準入力電圧ＶＲＥＦＩＮを昇圧する回路を別途備える必要がなく、回路構成の簡易化を図ることができる。また、出力トランジスタ部１２を通して流れる電流は温度補償電圧生成回路７１と同じであることから、消費電力の増大を防ぐことができる。
【００５３】
したがって、本発明の第１の実施の形態に係る温度補償電圧生成回路５１では、入力電圧に温度特性を持たせ、かつ入力電圧を昇圧するとともに、回路構成の簡易化を図ることができる。
【００５４】
なお、本発明の第１の実施の形態に係る温度補償電圧生成回路５１は、カレントミラー回路１３を備える構成であるとしたが、これに限定するものではない。ＮチャネルＭＯＳトランジスタＭ１の出力電流に基づいてＮチャネルＭＯＳトランジスタＭ１１のゲートに電圧を供給することにより、ＮチャネルＭＯＳトランジスタＭ１のドレイン−ソース間に流れる電流に対応する電流をＮチャネルＭＯＳトランジスタＭ１１のドレイン−ソース間に流す回路を出力電流制御回路としてカレントミラー回路の代わりに備える構成であってもよい。
【００５５】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００５６】
＜第２の実施の形態＞
本実施の形態は、第１の実施の形態に係る温度補償電圧生成回路と比べて出力トランジスタ部が含むトランジスタを増やした温度補償電圧生成回路に関する。以下で説明する内容以外は第１の実施の形態に係る温度補償電圧生成回路と同様である。
【００５７】
図５は、本発明の第２の実施の形態に係る温度補償電圧生成回路５２の構成を示す回路図である。
【００５８】
図５を参照して、温度補償電圧生成回路５２は、本発明の第１の実施の形態に係る温度補償電圧生成回路と比べて、出力トランジスタ部１２の代わりに出力トランジスタ部２２を備える。出力トランジスタ部２２は、ＮチャネルＭＯＳトランジスタＭ１１〜Ｍ１３を含む。
【００５９】
ＮチャネルＭＯＳトランジスタＭ１１〜Ｍ１３は、それぞれダイオード接続される。ＮチャネルＭＯＳトランジスタＭ１２およびＭ１３は、ＮチャネルＭＯＳトランジスタＭ１１の出力電流と同じ方向に電流を出力する。より詳細には、ＮチャネルＭＯＳトランジスタＭ１１は、互いに接続されるゲートおよびドレインと、ＮチャネルＭＯＳトランジスタＭ１２のゲートおよびドレインに接続されるソースとを有する。ＮチャネルＭＯＳトランジスタＭ１２は、互いに接続されるゲートおよびドレインと、ＮチャネルＭＯＳトランジスタＭ１３のゲートおよびドレインに接続されるソースとを有する。ＮチャネルＭＯＳトランジスタＭ１３は、互いに接続されるゲートおよびドレインと、定電流源１４の第１端子に接続されるソースとを有する。
【００６０】
カレントミラー回路１３におけるＰチャネルＭＯＳトランジスタＭ２１およびＭ２２は略同じ特性を有する。このような構成により、ＮチャネルＭＯＳトランジスタＭ１の出力電流すなわちドレインからソースへの電流とＰチャネルＭＯＳトランジスタＭ２２およびＮチャネルＭＯＳトランジスタＭ１１〜Ｍ１３の出力電流すなわちドレインからソースへの電流とを略等しくすることができる。また、ＮチャネルＭＯＳトランジスタＭ１１〜Ｍ１３の各々のゲート−ソース間電圧は、ＮチャネルＭＯＳトランジスタＭ１のゲート−ソース間電圧と等しくなる。
【００６１】
ＮチャネルＭＯＳトランジスタＭ１のサイズすなわちＬ／Ｗと、ＮチャネルＭＯＳトランジスタＭ１１〜Ｍ１３のサイズとは異なる。ここで、Ｌはチャネル長を表わし、Ｗはチャネル幅を表わす。したがって、温度補償電圧ＶＴは温度に応じて変化する。ＮチャネルＭＯＳトランジスタＭ１のサイズと、ＮチャネルＭＯＳトランジスタＭ１１〜Ｍ１３のサイズとの大小関係を変更することにより、温度特性すなわち温度変化に対する温度補償電圧ＶＴの変化の度合いを調整することができる。
【００６２】
また、ＮチャネルＭＯＳトランジスタＭ１１〜Ｍ１３のサイズは略等しい。したがって、出力トランジスタ部２２が含むトランジスタの個数を変更することにより、温度補償電圧ＶＴの電圧オフセット値を、出力トランジスタ部１２が含むトランジスタの個数倍で、すなわち整数倍で変更することができる。
【００６３】
本発明の第２の実施の形態に係る温度補償電圧生成回路５２では、図３に示す温度補償電圧生成回路７１と比べて、出力トランジスタ部２２は、ＮチャネルＭＯＳトランジスタＭ１２およびＭ１３をさらに含む。ＮチャネルＭＯＳトランジスタＭ１２およびＭ１３は、ダイオード接続されるとともにＮチャネルＭＯＳトランジスタＭ１１と直列接続され、ＮチャネルＭＯＳトランジスタＭ１１の出力電流と同じ方向に電流を出力する。このような構成により、温度補償電圧生成回路５２のＮチャネルＭＯＳトランジスタＭ１１のドレインおよびゲートにおける電圧は、温度補償電圧生成回路７１と比べてＮチャネルＭＯＳトランジスタＭ１２およびＭ１３のゲート−ソース間の電圧の合計分大きくなる。すなわち、温度補償電圧ＶＴは、ＮチャネルＭＯＳトランジスタＭ１のゲート−ソース間電圧の３倍になる。したがって、本発明の第２の実施の形態に係る温度補償電圧生成回路５２では、基準入力電圧ＶＲＥＦＩＮを昇圧する回路を別途備えることなく、温度補償電圧ＶＴが基準入力電圧ＶＲＥＦＩＮに対して大きくずれてしまうことを防ぐことができる。
【００６４】
その他の構成および動作は第１の実施の形態に係る温度補償電圧生成回路と同様であるため、ここでは詳細な説明を繰り返さない。
【００６５】
したがって、本発明の第２の実施の形態に係る温度補償電圧生成回路５２では、本発明の第１の実施の形態に係る温度補償電圧生成回路と同様に、入力電圧に温度特性を持たせ、かつ入力電圧を昇圧するとともに、回路構成の簡易化を図ることができる。
【００６６】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００６７】
＜第３の実施の形態＞
本実施の形態は、第１の実施の形態に係る温度補償電圧生成回路と比べて入力トランジスタ部が含むトランジスタの個数と出力トランジスタ部が含むトランジスタの個数との大小関係を逆にした温度補償電圧生成回路に関する。以下で説明する内容以外は第１の実施の形態に係る温度補償電圧生成回路と同様である。
【００６８】
図６は、本発明の第３の実施の形態に係る温度補償電圧生成回路５３の構成を示す回路図である。
【００６９】
図６を参照して、温度補償電圧生成回路５３は、本発明の第１の実施の形態に係る温度補償電圧生成回路と比べて、入力トランジスタ部１１の代わりに入力トランジスタ部３１を備え、出力トランジスタ部１２の代わりに出力トランジスタ部３２を備える。入力トランジスタ部３１は、ＮチャネルＭＯＳトランジスタＭ１およびＭ２を含む。出力トランジスタ部３２は、ＮチャネルＭＯＳトランジスタＭ１１を含む。
【００７０】
ＮチャネルＭＯＳトランジスタＭ１は、基準入力電圧ＶＲＥＦＩＮが供給されるゲートと、ＮチャネルＭＯＳトランジスタＭ２のゲートおよびドレインに接続されるソースと、ＰチャネルＭＯＳトランジスタＭ２１のドレインに接続されるドレインとを有する。
【００７１】
ＮチャネルＭＯＳトランジスタＭ２は、ダイオード接続される。ＮチャネルＭＯＳトランジスタＭ２は、ＮチャネルＭＯＳトランジスタＭ１の出力電流と同じ方向に電流を出力する。より詳細には、ＮチャネルＭＯＳトランジスタＭ２は、互いに接続されるゲートおよびドレインと、定電流源１４の第１端子に接続されるソースとを有する。定電流源１４の第２端子は、接地電圧ＶＳＳが供給される接地電位ノードＮ２に接続される。
【００７２】
ＮチャネルＭＯＳトランジスタＭ１１は、ダイオード接続される。より詳細には、ＮチャネルＭＯＳトランジスタＭ１１は、互いに接続されるゲートおよびドレインと、定電流源１４の第１端子に接続されるソースとを有する。
【００７３】
カレントミラー回路１３におけるＰチャネルＭＯＳトランジスタＭ２１およびＭ２２は略同じ特性を有する。このような構成により、ＮチャネルＭＯＳトランジスタＭ１の出力電流すなわちドレインからソースへの電流とＰチャネルＭＯＳトランジスタＭ２２およびＮチャネルＭＯＳトランジスタＭ１１の出力電流すなわちドレインからソースへの電流とを略等しくすることができる。また、ＮチャネルＭＯＳトランジスタＭ１１のゲート−ソース間電圧は、ＮチャネルＭＯＳトランジスタＭ１およびＭ２のゲート−ソース間電圧と等しくなる。
【００７４】
温度補償電圧生成回路５１は、ＮチャネルＭＯＳトランジスタＭ１１のドレインおよびゲートにおける電圧を温度補償電圧ＶＴとして出力する。ここで、ＮチャネルＭＯＳトランジスタＭ１１はダイオード接続されているため、温度補償電圧ＶＴはＮチャネルＭＯＳトランジスタＭ１１の動作安定点におけるゲート電圧となる。
【００７５】
ＮチャネルＭＯＳトランジスタＭ１およびＭ２のサイズすなわちＬ／Ｗと、ＮチャネルＭＯＳトランジスタＭ１１のサイズとは異なる。ここで、Ｌはチャネル長を表わし、Ｗはチャネル幅を表わす。したがって、温度補償電圧ＶＴは温度に応じて変化する。ＮチャネルＭＯＳトランジスタＭ１およびＭ２のサイズと、ＮチャネルＭＯＳトランジスタＭ１１のサイズとの大小関係を変更することにより、温度特性すなわち温度変化に対する温度補償電圧ＶＴの変化の度合いを調整することができる。
【００７６】
また、ＮチャネルＭＯＳトランジスタＭ１およびＭ２のサイズは略等しい。したがって、入力トランジスタ部３１が含むトランジスタの個数を変更することにより、温度補償電圧ＶＴの電圧オフセット値を、（１／入力トランジスタ部３１が含むトランジスタの個数）倍で変更することができる。
【００７７】
図７は、温度補償電圧ＶＴの温度特性の一例を示すグラフ図である。
図７を参照して、図３に示す温度補償電圧生成回路７１において、たとえばＮチャネルＭＯＳトランジスタＭ１のサイズすなわちＬ／ＷをＮチャネルＭＯＳトランジスタＭ１１のサイズより大きくすると、温度補償電圧ＶＴはグラフＧ２Ａで示すように正の温度特性を有する。
【００７８】
この場合、温度補償電圧ＶＴは基準入力電圧ＶＲＥＦＩＮと比べてかなり大きくなってしまう。そうすると、温度補償電圧生成回路７１の他にたとえば基準入力電圧ＶＲＥＦＩＮを降圧する回路を別途用意することによってグラフＧ２Ｂに示すような温度補償電圧ＶＴを生成する必要が生じ、回路規模が大きくなってしまう。
【００７９】
再び図６を参照して、本発明の第３の実施の形態に係る温度補償電圧生成回路５３では、温度補償電圧生成回路７１と比べて、入力トランジスタ部３１は、ＮチャネルＭＯＳトランジスタＭ２をさらに含む。ＮチャネルＭＯＳトランジスタＭ２は、ダイオード接続されるとともにＮチャネルＭＯＳトランジスタＭ１と直列接続され、ＮチャネルＭＯＳトランジスタＭ１の出力電流と同じ方向に電流を出力する。このような構成により、温度補償電圧生成回路５３のＮチャネルＭＯＳトランジスタＭ１のドレインおよびゲートにおける電圧は、温度補償電圧生成回路７１と比べてＮチャネルＭＯＳトランジスタＭ２のゲート−ソース間の電圧分大きくなる。すなわち、温度補償電圧ＶＴは、ＮチャネルＭＯＳトランジスタＭ１のゲート−ソース間電圧の１／２倍になる。したがって、本発明の第３の実施の形態に係る温度補償電圧生成回路５３では、基準入力電圧ＶＲＥＦＩＮを降圧する回路を別途備えることなく、温度補償電圧ＶＴが基準入力電圧ＶＲＥＦＩＮに対して大きくずれてしまうことを防ぐことができる。
【００８０】
その他の構成および動作は第１の実施の形態に係る温度補償電圧生成回路と同様であるため、ここでは詳細な説明を繰り返さない。
【００８１】
ところで、従来の温度補償電圧生成回路では、出力電圧値が入力電圧値に対して大きくずれてしまうことを防ぐために、基準入力電圧を昇圧または降圧する回路が別途必要になり、回路規模が大きくなってしまう。また、特許文献１〜４記載の構成では、入力電圧を昇圧または降圧し、かつ入力電圧に温度特性を持たせることができない。
【００８２】
しかしながら、本発明の第３の実施の形態に係る温度補償電圧生成回路５３では、入力トランジスタ部１１の含むＮチャネルＭＯＳトランジスタＭ１のサイズと出力トランジスタ部１２の含むＮチャネルＭＯＳトランジスタＭ１１およびＭ１２のサイズとが異なる。このような構成により、基準入力電圧ＶＲＥＦＩＮに温度特性を持たせた電圧を生成することができる。また、本発明の第３の実施の形態に係る温度補償電圧生成回路５３では、出力トランジスタ部１２の含むトランジスタの個数が入力トランジスタ部１１の含むトランジスタの個数より少ない。このような構成により、基準入力電圧ＶＲＥＦＩＮを降圧した電圧を生成することができる。また、本発明の第３の実施の形態に係る温度補償電圧生成回路５３は、温度補償電圧生成回路７１に対してＮチャネルＭＯＳトランジスタＭ２を追加しただけの構成であるため、基準入力電圧ＶＲＥＦＩＮを昇圧する回路を別途備える必要がなく、回路構成の簡易化を図ることができる。また、入力トランジスタ部３１を通して流れる電流は温度補償電圧生成回路７１と同じであることから、消費電力の増大を防ぐことができる。
【００８３】
したがって、本発明の第３の実施の形態に係る温度補償電圧生成回路５３では、入力電圧に温度特性を持たせ、かつ入力電圧を降圧するとともに、回路構成の簡易化を図ることができる。
【００８４】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００８５】
＜第４の実施の形態＞
本実施の形態は、第１の実施の形態に係る温度補償電圧生成回路と比べて温度補償電圧生成回路を２段構成とした温度補償電圧生成回路に関する。以下で説明する内容以外は第１の実施の形態に係る温度補償電圧生成回路と同様である。
【００８６】
図８は、本発明の第４の実施の形態に係る温度補償電圧生成回路５４の構成を示す回路図である。
【００８７】
図８を参照して、温度補償電圧生成回路５４は、本発明の第１の実施の形態に係る温度補償電圧生成回路と比べて、さらに、入力トランジスタ部６１と、カレントミラー回路（出力電流制御回路）６３と、定電流源６４とを備える。入力トランジスタ部６１は、ＮチャネルＭＯＳトランジスタＭ３１を含む。出力トランジスタ部６２は、ＮチャネルＭＯＳトランジスタＭ４１およびＭ４２を含む。カレントミラー回路６３は、ＰチャネルＭＯＳトランジスタＭ５１およびＭ５２を含む。
【００８８】
ＮチャネルＭＯＳトランジスタＭ３１は、基準入力電圧ＶＲＥＦＩＮが供給されるゲートと、定電流源６４の第１端子に接続されるソースと、ＰチャネルＭＯＳトランジスタＭ５１のドレインに接続されるドレインとを有する。定電流源６４の第２端子は、接地電圧ＶＳＳが供給される接地電位ノードＮ６２に接続される。
【００８９】
ＮチャネルＭＯＳトランジスタＭ４１およびＭ４２は、それぞれダイオード接続される。ＮチャネルＭＯＳトランジスタＭ４２は、ＮチャネルＭＯＳトランジスタＭ４１の出力電流と同じ方向に電流を出力する。より詳細には、ＮチャネルＭＯＳトランジスタＭ４１は、互いに接続されるゲートおよびドレインと、ＮチャネルＭＯＳトランジスタＭ４２のゲートおよびドレインに接続されるソースとを有する。ＮチャネルＭＯＳトランジスタＭ４２は、互いに接続されるゲートおよびドレインと、定電流源６４の第１端子に接続されるソースとを有する。
【００９０】
ＰチャネルＭＯＳトランジスタＭ５１は、互いに接続されるゲートおよびドレインと、電源電圧ＶＣＣが供給される電源電位ノードＮ６１に接続されるソースとを有する。
【００９１】
ＰチャネルＭＯＳトランジスタＭ５２は、ＰチャネルＭＯＳトランジスタＭ５１のゲートおよびドレインに接続されるゲートと、ＮチャネルＭＯＳトランジスタＭ４１のゲートおよびドレインに接続されるドレインと、電源電位ノードＮ６１に接続されるソースとを有する。
【００９２】
カレントミラー回路６３におけるＰチャネルＭＯＳトランジスタＭ５１およびＭ５２は略同じ特性を有する。このような構成により、ＮチャネルＭＯＳトランジスタＭ３１の出力電流すなわちドレインからソースへの電流とＰチャネルＭＯＳトランジスタＭ５２、ＮチャネルＭＯＳトランジスタＭ４１およびＭ４２の出力電流すなわちドレインからソースへの電流とを略等しくすることができる。ＮチャネルＭＯＳトランジスタＭ４１およびＭ４２の各々のゲート−ソース間電圧は、ＮチャネルＭＯＳトランジスタＭ３１のゲート−ソース間電圧と等しくなる。なお、カレントミラー回路６３のミラー比は１対１以外であってもよい。
【００９３】
温度補償電圧生成回路５４は、ＮチャネルＭＯＳトランジスタＭ４１のドレインおよびゲートにおける電圧を温度補償電圧ＶＴとして出力する。ここで、ＮチャネルＭＯＳトランジスタＭ４１はダイオード接続されているため、温度補償電圧ＶＴはＮチャネルＭＯＳトランジスタＭ４１の動作安定点におけるゲート電圧となる。
【００９４】
ＮチャネルＭＯＳトランジスタＭ３１のサイズすなわちＬ／Ｗと、ＮチャネルＭＯＳトランジスタＭ４１およびＭ４２のサイズとは異なる。ここで、Ｌはチャネル長を表わし、Ｗはチャネル幅を表わす。したがって、温度補償電圧ＶＴは温度に応じて変化する。ＮチャネルＭＯＳトランジスタＭ３１のサイズと、ＮチャネルＭＯＳトランジスタＭ４１およびＭ４２のサイズとの大小関係を変更することにより、温度特性すなわち温度変化に対する温度補償電圧ＶＴの変化の度合いを調整することができる。
【００９５】
また、ＮチャネルＭＯＳトランジスタＭ４１およびＭ４２のサイズは略等しい。したがって、出力トランジスタ部６２が含むトランジスタの個数を変更することにより、温度補償電圧ＶＴの電圧オフセット値を、出力トランジスタ部６２が含むトランジスタの個数倍で、すなわち整数倍で変更することができる。
【００９６】
ここで、温度補償電圧生成回路５４において、ＮチャネルＭＯＳトランジスタＭ１のサイズがＮチャネルＭＯＳトランジスタＭ１１およびＭ１２のサイズより小さい場合には、ＮチャネルＭＯＳトランジスタＭ３１のサイズをＮチャネルＭＯＳトランジスタＭ４１およびＭ４２のサイズより小さくする。このような構成により、温度補償電圧ＶＴの有する負の温度特性を本発明の第１の実施の形態に係る温度補償電圧生成回路５１と比べてさらに大きくすることができる。
【００９７】
また、温度補償電圧生成回路５４においては、入力トランジスタ部１１は１個のＮチャネルＭＯＳトランジスタを含み、出力トランジスタ部１２は２個のＮチャネルＭＯＳトランジスタを含む。そして、入力トランジスタ部６１は１個のＮチャネルＭＯＳトランジスタを含み、出力トランジスタ部６２は２個のＮチャネルＭＯＳトランジスタを含む。このような構成により、温度補償電圧ＶＴは、ＮチャネルＭＯＳトランジスタＭ１のゲート−ソース間電圧の４倍になる、すなわち、本発明の第１の実施の形態に係る温度補償電圧生成回路５１と比べて昇圧率をさらに大きくすることができる。
【００９８】
その他の構成および動作は第１の実施の形態に係る温度補償電圧生成回路と同様であるため、ここでは詳細な説明を繰り返さない。
【００９９】
したがって、本発明の第４の実施の形態に係る温度補償電圧生成回路５４では、本発明の第１の実施の形態に係る温度補償電圧生成回路と同様に、入力電圧に温度特性を持たせ、かつ入力電圧を昇圧するとともに、回路構成の簡易化を図ることができる。
【０１００】
なお、入力トランジスタ部６１の含むトランジスタのサイズと出力トランジスタ部６２の含むトランジスタのサイズとの大小関係は、上記に限定されるものではない。入力トランジスタ部６１の含むトランジスタのサイズと出力トランジスタ部６２の含むトランジスタのサイズとの大小関係が、入力トランジスタ部１１の含むトランジスタのサイズと出力トランジスタ部１２の含むトランジスタのサイズとの大小関係と同じであれば、温度補償電圧ＶＴの有する温度特性を本発明の第１の実施の形態に係る温度補償電圧生成回路５１と比べてさらに大きくすることが可能である。
【０１０１】
また、入力トランジスタ部６１の含むトランジスタの個数と出力トランジスタ部６２の含むトランジスタの個数との大小関係は、上記に限定されるものではない。入力トランジスタ部６１の含むトランジスタの個数と出力トランジスタ部６２の含むトランジスタの個数との大小関係が、入力トランジスタ部１１の含むトランジスタの個数と出力トランジスタ部１２の含むトランジスタの個数との大小関係と同じであれば、本発明の第１の実施の形態に係る温度補償電圧生成回路５１と比べて昇圧率または降圧率をさらに大きくすることが可能である。
【０１０２】
次に、本発明の他の実施の形態について図面を用いて説明する。
＜第５の実施の形態＞
図９は、本発明の第５の実施の形態に係る半導体装置４０１の構成を示す機能ブロック図である。
【０１０３】
図９を参照して、半導体装置４０１は、第１基準電圧生成回路１０１と、第２基準電圧生成回路１０２と、比較対象電圧生成回路１０３と、出力電圧生成回路１０４と、電圧生成回路１０５と、デコーダ１０６と、メモリセルアレイ１０７とを備える。
【０１０４】
第１基準電圧生成回路１０１は、電圧生成回路１０５から受けた電圧ＶＡに基づいて、外的要因に応じて電圧値が変化する基準電圧ＶＲＥＦ１を生成する。ここで、外的要因とは、たとえば、第１基準電圧生成回路１０１の周囲温度、第１基準電圧生成回路１０１に供給される電源電圧の値、および第１基準電圧生成回路１０１が受ける信号の周波数である。
【０１０５】
出力電圧生成回路１０４は、第１基準電圧生成回路１０１から受けた基準電圧ＶＲＥＦ１と比較対象電圧生成回路１０３から受けた比較対象電圧ＶＣＯＭＰとを比較し、比較結果に基づいて出力電圧ＶＯＵＴを生成し、デコーダ１０６および比較対象電圧生成回路１０３へ出力する。なお、出力電圧生成回路１０４は、ＶＤＣ（Voltage Down Converter）であってもよいし、レギュレータであってもよいし、後述するようにチャージポンプを含む構成であってもよい。
【０１０６】
第２基準電圧生成回路１０２は、第１基準電圧生成回路１０１から受けた基準電圧ＶＲＥＦ１に基づいて、基準電圧ＶＲＥＦ１より小さい複数の電圧を生成し、複数の電圧のうちのいずれか１個を選択して基準電圧ＶＲＥＦ２として出力する。
【０１０７】
比較対象電圧生成回路１０３は、出力電圧生成回路１０４から受けた出力電圧ＶＯＵＴおよび第２基準電圧生成回路１０２から受けた基準電圧ＶＲＥＦ２に基づいて、出力電圧ＶＯＵＴより小さい電圧値を有する比較対象電圧ＶＣＯＭＰを生成する。このような構成により、出力電圧生成回路１０４に含まれるトランジスタ等の耐圧を小さくすることができる。たとえば、出力電圧生成回路１０４における後述する比較回路１３１が受ける電圧を出力電圧ＶＯＵＴより小さくすることができるため、比較回路１３１に含まれるトランジスタが破壊されることを防ぐことができる。
【０１０８】
また、比較対象電圧生成回路１０３は、比較対象電圧ＶＣＯＭＰの電圧値をたとえば内部スイッチによって変更可能である。このような構成により、出力電圧ＶＯＵＴの電圧値を変更することができる。
【０１０９】
デコーダ１０６は、出力電圧生成回路１０４から受けた出力電圧ＶＯＵＴに基づいて書き込み電圧、読み出し電圧および消去電圧等を生成し、メモリセルアレイ１０７へ出力する。たとえば、デコーダ１０６は、出力電圧生成回路１０４から受けた出力電圧ＶＯＵＴに基づいて、メモリセルアレイ１０７におけるワード線に電圧を供給する。
【０１１０】
メモリセルアレイ１０７は、たとえばデータを記憶する複数個のメモリセルを含み、デコーダ１０６から受けた書き込み電圧、読み出し電圧および消去電圧等に基づいてデータの記憶、記憶データの出力および記憶データの消去を行なう。
【０１１１】
図１０は、本発明の第５の実施の形態に係る半導体装置４０１における第１基準電圧生成回路１０１の構成を示す回路図である。
【０１１２】
図１０を参照して、第１基準電圧生成回路１０１は、ＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）Ｍ１０１およびＭ１０２と、ＮチャネルＭＯＳトランジスタＭ１０３〜Ｍ１０５とを含む。
【０１１３】
ＰチャネルＭＯＳトランジスタＭ１０１およびＭ１０２のソースが電源電圧ＶＣＣの供給される電源電位ノードＮ１に接続される。ＰチャネルＭＯＳトランジスタＭ１０１のゲートがＰチャネルＭＯＳトランジスタＭ１０１のドレインと、ＮチャネルＭＯＳトランジスタＭ１０３のドレインと、ＰチャネルＭＯＳトランジスタＭ１０２のゲートとに接続される。ＮチャネルＭＯＳトランジスタＭ１０３のソースがＮチャネルＭＯＳトランジスタＭ１０５のドレインと、ＮチャネルＭＯＳトランジスタＭ１０４のソースとに接続される。ＰチャネルＭＯＳトランジスタＭ１０２のドレインがＮチャネルＭＯＳトランジスタＭ１０４のドレインおよびゲートに接続される。ＮチャネルＭＯＳトランジスタＭ１０５のソースが接地電圧の供給される接地電位ノードＮ２に接続される。ＮチャネルＭＯＳトランジスタＭ１０３のゲートに電圧生成回路１０５からの電圧ＶＡが供給される。ＮチャネルＭＯＳトランジスタＭ１０５のゲートに、半導体装置４０１が備える図示しない制御部からの制御電圧ＣＯＮＴ１が供給される。
【０１１４】
第１基準電圧生成回路１０１は、ＮチャネルＭＯＳトランジスタＭ１０４のドレインおよびゲートにおける電圧を基準電圧ＶＲＥＦ１として出力する。すなわち、ＮチャネルＭＯＳトランジスタＭ１０４はダイオード接続されているため、基準電圧ＶＲＥＦ１はＮチャネルＭＯＳトランジスタＭ１０４の動作安定点におけるゲート電圧となる。第１基準電圧生成回路１０１は、制御電圧ＣＯＮＴ１によってＮチャネルＭＯＳトランジスタＭ１０５がオン状態となる場合に基準電圧ＶＲＥＦ１を出力する。
【０１１５】
ＮチャネルＭＯＳトランジスタＭ１０３およびＭ１０４のサイズすなわちＬ／Ｗは異なる。ここで、Ｌはチャネル長を表わし、Ｗはチャネル幅を表わす。したがって、基準電圧ＶＲＥＦ１は温度に応じて電圧値が変化する。ＮチャネルＭＯＳトランジスタＭ１０３およびＭ１０４のサイズの大小関係を変更することにより、温度変化に対する基準電圧ＶＲＥＦ１の変化の度合いを調整することができる。
【０１１６】
図１１は、本発明の第５の実施の形態に係る半導体装置４０１における第２基準電圧生成回路１０２の構成を示す回路図である。
【０１１７】
図１１を参照して、第２基準電圧生成回路１０２は、比較回路１１１と、ＶＲＥＦ２選択回路１１２と、抵抗部１１３と、ＰチャネルＭＯＳトランジスタＭ１１１とを含む。
【０１１８】
比較回路１１１の反転入力端子に第１基準電圧生成回路１０１からの基準電圧ＶＲＥＦ１が供給され、非反転入力端子がＰチャネルＭＯＳトランジスタＭ１１１のドレインおよび抵抗部１１３の第１端に接続される。ＰチャネルＭＯＳトランジスタＭ１１１のソースが電源電圧ＶＣＣの供給される電源電位ノードＮ１１に接続される。抵抗部１１３の第２端が接地電圧ＶＳＳの供給される接地電位ノードＮ１２に接続される。
【０１１９】
比較回路１１１は、基準電圧ＶＲＥＦ１とＰチャネルＭＯＳトランジスタＭ１１１のドレイン電圧とを比較し、比較結果に基づいてＰチャネルＭＯＳトランジスタＭ１１１のゲートに電圧を供給する。すなわち、抵抗部１１３の第１端は、基準電圧ＶＲＥＦ１に収束する。
【０１２０】
抵抗部１１３は、第１端の電圧すなわち基準電圧ＶＲＥＦ１を分圧した電圧ｓｒｅｆ０〜ｓｒｅｆ１５を生成し、ＶＲＥＦ２選択回路１１２へ出力する。たとえば、電圧ｓｒｅｆ０は接地電圧ＶＳＳとなり、電圧ｓｒｅｆ１は基準電圧ＶＲＥＦ１の１／１６の電圧となり、電圧ｓｒｅｆ２は基準電圧ＶＲＥＦ１の２／１６の電圧となり、電圧ｓｒｅｆ１５は基準電圧ＶＲＥＦ１の１５／１６の電圧となる。
【０１２１】
ＶＲＥＦ２選択回路１１２は、たとえば半導体装置４０１が備える図示しない制御部から受けた４ビットの選択制御信号ＳＥＬＣＯＮＴに基づいて、電圧ｓｒｅｆ０〜ｓｒｅｆ１５のうちのいずれか１個を選択し、選択した電圧を基準電圧ＶＲＥＦ２として比較対象電圧生成回路１０３へ出力する。
【０１２２】
図１２は、本発明の第５の実施の形態に係る半導体装置４０１における比較対象電圧生成回路１０３および出力電圧生成回路１０４の構成を示す回路図である。
【０１２３】
図１２を参照して、比較対象電圧生成回路１０３は、ＰチャネルＭＯＳトランジスタＭ１２１〜Ｍ１２７と、ＮチャネルＭＯＳトランジスタＭ１２８〜Ｍ１３０と、スイッチＳＷ１〜ＳＷ４とを含む。
【０１２４】
ＰチャネルＭＯＳトランジスタＭ１２１のゲートがＰチャネルＭＯＳトランジスタＭ１２１のドレインと、ＰチャネルＭＯＳトランジスタＭ１２６のゲートと、ＰチャネルＭＯＳトランジスタＭ１２２のソースとに接続される。ＰチャネルＭＯＳトランジスタＭ１２２のゲートがＰチャネルＭＯＳトランジスタＭ１２２のドレインと、ＰチャネルＭＯＳトランジスタＭ１２７のゲートと、ＰチャネルＭＯＳトランジスタＭ１２３のソースとに接続される。ＰチャネルＭＯＳトランジスタＭ１２３のゲートおよびドレインがＰチャネルＭＯＳトランジスタＭ１２４のソースに接続される。ＰチャネルＭＯＳトランジスタＭ１２４のゲートおよびドレインがＰチャネルＭＯＳトランジスタＭ１２５のソースに接続される。ＰチャネルＭＯＳトランジスタＭ１２５のドレインがＮチャネルＭＯＳトランジスタＭ１２９のドレインに接続される。ＰチャネルＭＯＳトランジスタＭ１２６のドレインがＰチャネルＭＯＳトランジスタＭ１２９のソースに接続される。ＰチャネルＭＯＳトランジスタＭ１２７のドレインとＰチャネルＭＯＳトランジスタＭ１２８のソースとが接続される。ＰチャネルＭＯＳトランジスタＭ１２８のドレインとＮチャネルＭＯＳトランジスタＭ１３０のドレインとが接続される。ＰチャネルＭＯＳトランジスタＭ１２８のゲートと、ＮチャネルＭＯＳトランジスタＭ１２９のソースと、ＮチャネルＭＯＳトランジスタＭ１３０のソースとが接地電圧ＶＳＳの供給される接地電位ノードＮ２１に接続される。
【０１２５】
スイッチＳＷ１の第１端がＰチャネルＭＯＳトランジスタＭ１２５のソースに接続され、第２端がＰチャネルＭＯＳトランジスタＭ１２４のソースに接続される。スイッチＳＷ２の第１端がＰチャネルＭＯＳトランジスタＭ１２５のソースに接続され、第２端がＰチャネルＭＯＳトランジスタＭ１２３のソースに接続される。スイッチＳＷ３の第１端がＰチャネルＭＯＳトランジスタＭ１２５のソースに接続され、第２端がＰチャネルＭＯＳトランジスタＭ１２２のソースに接続される。スイッチＳＷ４の第１端がＰチャネルＭＯＳトランジスタＭ１２５のソースに接続され、第２端がＰチャネルＭＯＳトランジスタＭ１２１のソースに接続される。
【０１２６】
ＰチャネルＭＯＳトランジスタＭ１２１のソースおよびＰチャネルＭＯＳトランジスタＭ１２６のソースに出力電圧生成回路１０４からの出力電圧ＶＯＵＴが供給される。ＰチャネルＭＯＳトランジスタＭ１２５のゲートに第２基準電圧生成回路１０２からの基準電圧ＶＲＥＦ２が供給される。ＮチャネルＭＯＳトランジスタＭ１２９およびＭ１３０のゲートに、半導体装置４０１が備える図示しない制御部からの制御電圧ＣＯＮＴ２が供給される。
【０１２７】
比較対象電圧生成回路１０３は、ＰチャネルＭＯＳトランジスタＭ１２８のソースにおける電圧を比較対象電圧ＶＣＯＭＰとして出力電圧生成回路１０４へ出力する。比較対象電圧生成回路１０３は、制御電圧ＣＯＮＴ２によってＮチャネルＭＯＳトランジスタＭ１２９およびＭ１３０がオン状態となる場合に比較対象電圧ＶＣＯＭＰを出力する。
【０１２８】
スイッチＳＷ１〜ＳＷ４は、比較対象電圧ＶＣＯＭＰの電圧値を切り替える。スイッチＳＷ１〜ＳＷ４は、いずれか１個がオン状態となり、かつ他のスイッチがオフ状態となるか、あるいはすべてオフ状態となるように制御される。
【０１２９】
たとえば、スイッチＳＷ１〜ＳＷ４がすべてオフ状態である場合には、ＰチャネルＭＯＳトランジスタＭ１２１〜Ｍ１２５が有効になる。すなわち、比較対象電圧生成回路１０３における入力段のＰチャネルＭＯＳトランジスタの段数は５となる。
【０１３０】
また、スイッチＳＷ１がオン状態であり、スイッチＳＷ２〜ＳＷ４がオフ状態である場合には、ＰチャネルＭＯＳトランジスタＭ１２１〜Ｍ１２３およびＭ１２５が有効になる。すなわち、比較対象電圧生成回路１０３における入力段のＰチャネルＭＯＳトランジスタの段数は４となる。
【０１３１】
また、スイッチＳＷ２がオン状態であり、スイッチＳＷ１、ＳＷ３およびＳＷ４がオフ状態である場合には、ＰチャネルＭＯＳトランジスタＭ１２１、Ｍ１２２およびＭ１２５が有効になる。すなわち、比較対象電圧生成回路１０３における入力段のＰチャネルＭＯＳトランジスタの段数は３となる。
【０１３２】
また、スイッチＳＷ３がオン状態であり、スイッチＳＷ１、ＳＷ２およびＳＷ４がオフ状態である場合には、ＰチャネルＭＯＳトランジスタＭ１２１およびＭ１２５が有効になる。すなわち、比較対象電圧生成回路１０３における入力段のＰチャネルＭＯＳトランジスタの段数は２となる。
【０１３３】
また、スイッチＳＷ４がオン状態であり、スイッチＳＷ１〜ＳＷ３がオフ状態である場合には、ＰチャネルＭＯＳトランジスタＭ１２５が有効になる。すなわち、比較対象電圧生成回路１０３における入力段のＰチャネルＭＯＳトランジスタの段数は１となる。
【０１３４】
なお、比較対象電圧生成回路１０３は、複数個のＭＯＳトランジスタを含む構成に限らず、ＭＯＳトランジスタの代わりに抵抗を含む構成であってもよい。ただし、チャージポンプ１３２の効率を高めるためにはチャージポンプ１３２の出力電流を小さくする必要がある。このため、比較対象電圧生成回路１０３を抵抗で構成する場合には、抵抗値を大きくする必要がある。そうすると、抵抗の面積が大きくなってしまうため、回路の小型化を図ることが困難になる。したがって、比較対象電圧生成回路１０３はＭＯＳトランジスタで構成することが好ましい。
【０１３５】
出力電圧生成回路１０４は、比較回路１３１と、チャージポンプ１３２と、コンデンサ１３３とを含む。コンデンサ１３３の第１電極がチャージポンプ１３２の出力に接続され、第２電極が接地電圧の供給される接地電位ノードＮ３１に接続される。
【０１３６】
比較回路１３１は、非反転入力端子において第１基準電圧生成回路１０１から受けた基準電圧ＶＲＥＦ１と反転入力端子において比較対象電圧生成回路１０３から受けた比較対象電圧ＶＣＯＭＰとを比較し、比較結果に基づいて論理ハイレベルまたは論理ローレベルの電圧をチャージポンプ１３２へ出力する。より詳細には、比較回路１３１は、基準電圧ＶＲＥＦ１よりも比較対象電圧ＶＣＯＭＰの方が小さい場合には論理ハイレベルの電圧をチャージポンプ１３２へ出力する。一方、比較回路１３１は、基準電圧ＶＲＥＦ１よりも比較対象電圧ＶＣＯＭＰの方が大きい場合には論理ローレベルの電圧をチャージポンプ１３２へ出力する。
【０１３７】
チャージポンプ１３２は、比較回路１３１から論理ハイレベルの電圧を受けた場合にはコンデンサ１３３に電荷を蓄え、比較回路１３１から論理ローレベルの電圧を受けた場合には動作を停止する、すなわちコンデンサ１３３への電荷蓄積を停止する。
【０１３８】
出力電圧生成回路１０４は、コンデンサ１３３の第１電極における電圧を出力電圧ＶＯＵＴとして出力する。
【０１３９】
ここで、基準電圧ＶＲＥＦ１の電圧値をＶＲＥＦ１とし、基準電圧ＶＲＥＦ２の電圧値をＶＲＥＦ２とし、比較対象電圧生成回路１０３の入力段のＰチャネルＭＯＳトランジスタの段数をＮとすると、出力電圧ＶＯＵＴは、以下の式で表わされる。
【０１４０】
ＶＯＵＴ＝ＶＲＥＦ１×Ｎ＋ＶＲＥＦ２
次に、具体的な数値をあげて半導体装置４０１の動作を説明する。ここでは説明を簡単にするために基準電圧ＶＲＥＦ２が０Ｖに設定されていると仮定する。また、比較対象電圧生成回路１０３の入力段のＰチャネルＭＯＳトランジスタの段数は５に設定されていると仮定する。
【０１４１】
出力電圧ＶＯＵＴを８Ｖにする必要がある場合、基準電圧ＶＲＥＦ１は１．６Ｖに設定される。なお、この場合、第２基準電圧生成回路１０２は、１００ｍＶ刻みで０Ｖ〜１．５Ｖの電圧のいずれか１つを選択して基準電圧ＶＲＥＦ２として出力することができることになる。
【０１４２】
ここで、出力電圧ＶＯＵＴがたとえば５Ｖになっている状態では、ＰチャネルＭＯＳトランジスタＭ１２１〜Ｍ１２５のゲート−ソース間電圧ＶＧＳ１〜ＶＧＳ５はそれぞれ１Ｖになる。そうすると、ＰチャネルＭＯＳトランジスタＭ１２８のゲート−ソース間電圧ＶＧＳ８、すなわち比較対象電圧ＶＣＯＭＰは１Ｖになる。
【０１４３】
このとき、比較回路１３１は、基準電圧ＶＲＥＦ１よりも比較対象電圧ＶＣＯＭＰの方が小さいことから論理ハイレベルの電圧をチャージポンプ１３２へ出力する。
【０１４４】
チャージポンプ１３２は、比較回路１３１から論理ハイレベルの電圧を受けて、コンデンサ１３３に電荷を蓄えることにより、出力電圧ＶＯＵＴを大きくする。
【０１４５】
一方、出力電圧ＶＯＵＴがたとえば９Ｖになっている状態では、ＰチャネルＭＯＳトランジスタＭ１２１〜Ｍ１２５のゲート−ソース間電圧ＶＧＳ１〜ＶＧＳ５はそれぞれ１．８Ｖになる。そうすると、ＰチャネルＭＯＳトランジスタＭ１２８のゲート−ソース間電圧ＶＧＳ８、すなわち比較対象電圧ＶＣＯＭＰは１．８Ｖになる。
【０１４６】
このとき、比較回路１３１は、基準電圧ＶＲＥＦ１よりも比較対象電圧ＶＣＯＭＰの方が大きいことから論理ローレベルの電圧をチャージポンプ１３２へ出力する。
【０１４７】
チャージポンプ１３２は、比較回路１３１から論理ローレベルの電圧を受けて、コンデンサ１３３の電荷蓄積を停止する。これにより、出力電圧ＶＯＵＴが小さくなる。
【０１４８】
以上のような帰還動作により、本発明の第５の実施の形態に係る半導体装置４０１では、出力電圧ＶＯＵＴを所望の電圧、ここでは８Ｖに収束させることができる。
【０１４９】
また、本発明の第５の実施の形態に係る半導体装置４０１では、第１基準電圧生成回路１０１は、電圧生成回路１０５から受けた電圧ＶＡに基づいて、外的要因に応じて電圧値が変化する基準電圧ＶＲＥＦ１を生成する。そして、出力電圧生成回路１０４は、第１基準電圧生成回路１０１から受けた基準電圧ＶＲＥＦ１と比較対象電圧生成回路１０３から受けた比較対象電圧ＶＣＯＭＰとを比較し、比較結果に基づいて出力電圧ＶＯＵＴを生成する。このような構成により、出力電圧の供給先が有する外的要因による特性に適切に対応することができる。
【０１５０】
図１３は、本発明の第５の実施の形態に係る半導体装置４０１の出力電圧ＶＯＵＴの電圧値と温度特性との関係を示すグラフ図である。
【０１５１】
前述のように、比較対象電圧生成回路１０３では、スイッチＳＷ１〜ＳＷ４のオン状態およびオフ状態の設定を変更することによって、比較対象電圧生成回路１０３における入力段のＰチャネルＭＯＳトランジスタの段数を増減することにより、比較対象電圧ＶＣＯＭＰの電圧値を増減させる。このような構成により、出力電圧ＶＯＵＴの電圧値を変更することができる。
【０１５２】
ここで、グラフＧ１は、半導体装置４０１が基準電圧ＶＲＥＦ２を生成しないことにより、比較対象電圧ＶＣＯＭＰが出力電圧ＶＯＵＴおよび比較対象電圧生成回路１０３における入力段のＰチャネルＭＯＳトランジスタの段数のみに基づいて生成されると仮定した場合を示す。グラフＧ２は、本発明の第５の実施の形態に係る半導体装置４０１のように比較対象電圧ＶＣＯＭＰが出力電圧ＶＯＵＴ、比較対象電圧生成回路１０３における入力段のＰチャネルＭＯＳトランジスタの段数および基準電圧ＶＲＥＦ１と同じ温度特性を有する基準電圧ＶＲＥＦ２に基づいて生成される場合を示す。
【０１５３】
グラフＧ１では、出力電圧ＶＯＵＴの設定値すなわち比較対象電圧生成回路１０３における入力段のＰチャネルＭＯＳトランジスタの段数に応じて出力電圧ＶＯＵＴの温度特性が階段状に変化してしまっている。たとえば、比較対象電圧生成回路１０３における入力段のＰチャネルＭＯＳトランジスタの段数を１とすることにより出力電圧ＶＯＵＴを１．６Ｖ〜３．１Ｖに設定した場合には、出力電圧ＶＯＵＴの温度特性は−３．８ｍＶ／℃となる。また、比較対象電圧生成回路１０３における入力段のＰチャネルＭＯＳトランジスタの段数を２とすることにより出力電圧ＶＯＵＴを３．２Ｖ〜４．７Ｖに設定した場合には、出力電圧ＶＯＵＴの温度特性は−７．６ｍＶ／℃となる。
【０１５４】
ここで、内部素子のばらつき等によって２個の半導体装置４０１のいずれか一方の出力電圧ＶＯＵＴは要求される電圧範囲に収まっているが、他方の出力電圧ＶＯＵＴは要求される電圧範囲を外れてしまっている場合を考える。出力電圧ＶＯＵＴが要求される電圧範囲に収まっている半導体装置４０１の比較対象電圧生成回路１０３における入力段のＰチャネルＭＯＳトランジスタの段数が１であると仮定すると、出力電圧ＶＯＵＴが要求される電圧範囲に収まっていない半導体装置４０１の比較対象電圧生成回路１０３における入力段のＰチャネルＭＯＳトランジスタの段数をたとえば２にする必要が生じる。そうすると、上記のように２個の半導体装置４０１間で出力電圧ＶＯＵＴの温度特性が大きく異なってしまう。
【０１５５】
しかしながら、本発明の第５の実施の形態に係る半導体装置４０１では、第２基準電圧生成回路１０２は、基準電圧ＶＲＥＦ１に基づいて、基準電圧ＶＲＥＦ１より小さい複数の電圧を生成し、複数の電圧のうちのいずれか１個を選択して基準電圧ＶＲＥＦ２として出力する。そして、比較対象電圧生成回路１０３は、出力電圧生成回路１０４から受けた出力電圧ＶＯＵＴおよび第２基準電圧生成回路１０２から受けた基準電圧ＶＲＥＦ２に基づいて比較対象電圧ＶＣＯＭＰを生成する。このように、基準電圧ＶＲＥＦ２を基準電圧ＶＲＥＦ１より小さい複数の電圧の中から選択可能な構成とすることにより、グラフＧ１に示すように比較対象電圧ＶＣＯＭＰが出力電圧ＶＯＵＴおよび比較対象電圧生成回路１０３における入力段のＰチャネルＭＯＳトランジスタの段数のみに基づいて生成されると仮定した場合と比べて、内部素子のばらつき等に対応して出力電圧ＶＯＵＴを細かく調整することができる。
【０１５６】
また、基準電圧ＶＲＥＦ２は、基準電圧ＶＲＥＦ１に基づいて生成された電圧すなわち基準電圧ＶＲＥＦ１を分圧した電圧であるから、基準電圧ＶＲＥＦ１と同じ温度特性を有している。このため、グラフＧ２に示すように出力電圧ＶＯＵＴの温度特性の調整を出力電圧ＶＯＵＴの電圧値に応じて正確に行なうことができる。そして、グラフＧ１に示すように比較対象電圧ＶＣＯＭＰが出力電圧ＶＯＵＴおよび比較対象電圧生成回路１０３における入力段のＰチャネルＭＯＳトランジスタの段数のみに基づいて生成されると仮定した場合と比べて、グラフＧ２に示すように出力電圧ＶＯＵＴの電圧値に対応して出力電圧ＶＯＵＴの温度特性を細かく調整することができる。
【０１５７】
以上より、本発明の第５の実施の形態に係る半導体装置４０１では、出力電圧の供給先が有する外的要因による特性に適切に対応するとともに出力電圧値および出力電圧の特性のばらつきを防ぐことができる。
【０１５８】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【０１５９】
＜第６の実施の形態＞
本実施の形態は、第５の実施の形態に係る半導体装置と比べて複数種類の出力電圧を生成する構成とした半導体装置に関する。以下で説明する内容以外は第５の実施の形態に係る半導体装置と同様である。
【０１６０】
図１４は、本発明の第６の実施の形態に係る半導体装置４０２の構成を示す機能ブロック図である。
【０１６１】
図１４を参照して、半導体装置４０２は、第１基準電圧生成回路１２１Ａ〜１２１Ｃと、第２基準電圧生成回路１２２と、比較対象電圧生成回路１２３Ａ〜１２３Ｃと、出力電圧生成回路１２４Ａ〜１２４Ｃと、電圧生成回路１２５と、デコーダ１２６Ａ〜１２６Ｃと、メモリセルアレイ１２７と、選択回路１２８と、切り替え回路１２９と、選択回路１３０Ａ〜１３０Ｃとを備える。
【０１６２】
第１基準電圧生成回路１２１Ａ〜１２１Ｃは、電圧生成回路１０５から受けた電圧ＶＡに基づいて、外的要因に応じて電圧値が変化する基準電圧ＶＲＥＦ１Ａ，ＶＲＥＦ１Ｂ，ＶＲＥＦ１Ｃをそれぞれ生成する。ここで、外的要因とは、たとえば、第１基準電圧生成回路１２１Ａ〜１２１Ｃの周囲温度、第１基準電圧生成回路１２１Ａ〜１２１Ｃに供給される電源電圧の値、または第１基準電圧生成回路１２１Ａ〜１２１Ｃが受ける信号の周波数である。
【０１６３】
出力電圧生成回路１２４Ａ〜１２４Ｃは、それぞれ第１基準電圧生成回路１２１Ａ〜１２１Ｃから受けた基準電圧ＶＲＥＦ１Ａ，ＶＲＥＦ１Ｂ，ＶＲＥＦ１Ｃと、それぞれ比較対象電圧生成回路１２３Ａ〜１２３Ｃから受けた比較対象電圧ＶＣＯＭＰＡ，ＶＣＯＭＰＢ，ＶＣＯＭＰＣとを比較し、比較結果に基づいて出力電圧ＶＯＵＴＡ，ＶＯＵＴＢ，ＶＯＵＴＣをそれぞれ生成し、デコーダ１２６Ａ〜１２６Ｃおよび比較対象電圧生成回路１２３Ａ〜１２３Ｃへそれぞれ出力する。なお、出力電圧生成回路１２４Ａ〜１２４Ｃは、ＶＤＣ（Voltage Down Converter）であってもよいし、レギュレータであってもよいし、本発明の第５の実施の形態に係る半導体装置４０１と同様にチャージポンプを含む構成であってもよい。
【０１６４】
選択回路１２８は、第１基準電圧生成回路１２１Ａ〜１２１Ｃからそれぞれ受けた基準電圧ＶＲＥＦ１Ａ，ＶＲＥＦ１Ｂ，ＶＲＥＦ１Ｃのうちのいずれか１個を選択して基準電圧ＶＲＥＦ１として第２基準電圧生成回路１２２へ出力する。
【０１６５】
第２基準電圧生成回路１２２は、選択回路１２８から受けた基準電圧に基づいて、選択回路１２８から受けた基準電圧ＶＲＥＦ１より小さい複数の電圧を生成し、複数の電圧のうちのいずれか１個を選択して基準電圧ＶＲＥＦ２として出力する。
【０１６６】
切り替え回路１２９は、第２基準電圧生成回路１２２から受けた基準電圧ＶＲＥＦ２を、選択回路１３０Ａ〜１３０Ｃのうちの選択された基準電圧ＶＲＥＦ１を生成した第１基準電圧生成回路に対応する選択回路へ出力する。
【０１６７】
選択回路１３０Ａ〜１３０Ｃは、切り替え回路１２９から受けた基準電圧ＶＲＥＦ２、および図示しない電圧生成回路からそれぞれ受けた温度特性を有しない基準電圧ＣＯＮＳＴＡ，ＣＯＮＳＴＢ，ＣＯＮＳＴＣのいずれか一方を基準電圧ＶＲＥＦ２として比較対象電圧生成回路１２３Ａ〜１２３Ｃへ出力する。
【０１６８】
比較対象電圧生成回路１２３Ａ〜１２３Ｃは、それぞれ出力電圧生成回路１２４Ａ〜１２４Ｃから受けた出力電圧ＶＯＵＴＡ，ＶＯＵＴＢ，ＶＯＵＴＣおよび第２基準電圧生成回路１２２から受けた基準電圧ＶＲＥＦ２に基づいて、出力電圧ＶＯＵＴＡ，ＶＯＵＴＢ，ＶＯＵＴＣより小さい電圧値を有する比較対象電圧ＶＣＯＭＰＡ，ＶＣＯＭＰＢ，ＶＣＯＭＰＣをそれぞれ生成する。このような構成により、出力電圧生成回路１２４Ａ〜１２４Ｃに含まれるトランジスタ等の耐圧を小さくすることができる。たとえば、出力電圧生成回路１２４Ａ〜１２４Ｃにおける比較回路１３１が受ける電圧を出力電圧ＶＯＵＴＡ，ＶＯＵＴＢ，ＶＯＵＴＣより小さくすることができるため、比較回路１３１に含まれるトランジスタが破壊されることを防ぐことができる。
【０１６９】
また、比較対象電圧生成回路１２３Ａ〜１２３Ｃは、比較対象電圧ＶＣＯＭＰＡ，ＶＣＯＭＰＢ，ＶＣＯＭＰＣの電圧値をたとえば内部スイッチによって変更可能である。このような構成により、出力電圧ＶＯＵＴＡ，ＶＯＵＴＢ，ＶＯＵＴＣの電圧値をそれぞれ変更することができる。
【０１７０】
デコーダ１２６Ａ〜１２６Ｃは、それぞれ出力電圧生成回路１２４Ａ〜１２４Ｃから受けた出力電圧ＶＯＵＴＡ，ＶＯＵＴＢ，ＶＯＵＴＣに基づいて書き込み電圧、読み出し電圧および消去電圧等を生成し、メモリセルアレイ１２７へ出力する。たとえば、デコーダ１２６Ａ〜１２６Ｃは、それぞれ出力電圧生成回路１２４Ａ〜１２４Ｃから受けた出力電圧ＶＯＵＴＡ，ＶＯＵＴＢ，ＶＯＵＴＣに基づいて、メモリセルアレイ１２７におけるワード線，ソース線，ビット線にそれぞれ電圧を供給する。
【０１７１】
メモリセルアレイ１２７は、たとえばデータを記憶する複数個のメモリセルを含み、デコーダ１２６Ａ〜１２６Ｃから受けた書き込み電圧、読み出し電圧および消去電圧等に基づいてデータの記憶、記憶データの出力および記憶データの消去を行なう。
【０１７２】
その他の構成および動作は第５の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【０１７３】
したがって、本発明の第６の実施の形態に係る半導体装置では、本発明の第５の実施の形態に係る半導体装置と同様に、出力電圧の供給先が有する外的要因による特性に適切に対応するとともに出力電圧値および出力電圧の特性のばらつきを防ぐことができる。
【０１７４】
また、メモリセルアレイ１２７におけるワード線、ソース線およびビット線等に供給する電圧のうちの少なくともいずれか１個をメモリセルの温度特性に対応させれば十分である場合には、上記のように第２基準電圧生成回路を出力電圧ＶＯＵＴＡ〜ＶＯＵＴＣの各系統で共有する構成を採用することにより、半導体装置４０１のチップ面積を低減することができる。
【０１７５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１７６】
【図１】本発明の第１の実施の形態に係る半導体装置３０１の構成を示す機能ブロック図である。
【図２】本発明の第１の実施の形態に係る温度補償電圧生成回路５１の構成を示す回路図である。
【図３】温度補償電圧生成回路５１の回路構成を一部省略した構成を示す回路図である。
【図４】温度補償電圧ＶＴの温度特性の一例を示すグラフ図である。
【図５】本発明の第２の実施の形態に係る温度補償電圧生成回路５２の構成を示す回路図である。
【図６】本発明の第３の実施の形態に係る温度補償電圧生成回路５３の構成を示す回路図である。
【図７】温度補償電圧ＶＴの温度特性の一例を示すグラフ図である。
【図８】本発明の第４の実施の形態に係る温度補償電圧生成回路５４の構成を示す回路図である。
【図９】本発明の第５の実施の形態に係る半導体装置４０１の構成を示す機能ブロック図である。
【図１０】本発明の第５の実施の形態に係る半導体装置４０１における第１基準電圧生成回路１０１の構成を示す回路図である。
【図１１】本発明の第５の実施の形態に係る半導体装置４０１における第２基準電圧生成回路１０２の構成を示す回路図である。
【図１２】本発明の第５の実施の形態に係る半導体装置４０１における比較対象電圧生成回路１０３および出力電圧生成回路１０４の構成を示す回路図である。
【図１３】本発明の第５の実施の形態に係る半導体装置４０１の出力電圧ＶＯＵＴの電圧値と温度特性との関係を示すグラフ図である。
【図１４】本発明の第６の実施の形態に係る半導体装置４０２の構成を示す機能ブロック図である。
【符号の説明】
【０１７７】
３  比較対象電圧生成回路、４  出力電圧生成回路、５  基準電圧生成回路、６  デコーダ、７  メモリセルアレイ、１１，２１，３１，６１  入力トランジスタ部、１２，２２，３２，６２  出力トランジスタ部、１３，６３  カレントミラー回路（出力電流制御回路）、１４，６４  定電流源、５１〜５４，７１  温度補償電圧生成回路、３０１  半導体装置、Ｍ１，Ｍ１１〜Ｍ１３，Ｍ３１，Ｍ４１，Ｍ４２  ＮチャネルＭＯＳトランジスタ、Ｍ２１，Ｍ２２，Ｍ５１，Ｍ５２  ＰチャネルＭＯＳトランジスタ、１０１，１２１Ａ〜１２１Ｃ  第１基準電圧生成回路、１０２，１２２  第２基準電圧生成回路、１０３，１２３Ａ〜１２３Ｃ  比較対象電圧生成回路、１０４，１２４Ａ〜１２４Ｃ  出力電圧生成回路１０５，１２５  電圧生成回路、１０６，１２６Ａ〜１２６Ｃ  デコーダ、１０７，１２７  メモリセルアレイ、１１１  比較回路、１１２  ＶＲＥＦ２選択回路、１１３  抵抗部、１２８，１３０Ａ〜１３０Ｃ  選択回路、１２９  切り替え回路、１３１  比較回路、１３２  チャージポンプ、１３３  コンデンサ、１０１，１０２  半導体装置、Ｍ１０１，Ｍ１０２，Ｍ１１１，Ｍ１２１〜Ｍ１２７  ＰチャネルＭＯＳトランジスタ、Ｍ１０３〜Ｍ１０５，Ｍ１２８，Ｍ１２９，Ｍ１３０  ＮチャネルＭＯＳトランジスタ、ＳＷ１〜ＳＷ４  スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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