(57)【要約】【課題】半導体装置の微細化に際して、素子分離層の幅を縮小しながらも、その深さを確保する。【解決手段】半導体装置１０は、シリコン基板１１と、シリコン基板１１の表面部分に形成された第１のトレンチ１２と、第１のトレンチ１２内に埋め込まれた第１の素子分離層１３と、第１の素子分離層１３から露出するシリコン基板１１上に選択エピタキシャル成長法で形成された選択成長シリコン層１４と、第１の素子分離層１３の上面及び選択成長シリコン層１４の側面から成る第２のトレンチ１６内に埋め込まれた第２の素子分離層１７と、を備える。【選択図】図１
2008186935.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面部分に形成された第１のトレンチと、
前記第１のトレンチ内に埋め込まれた第１の絶縁層と、
前記第１の絶縁層から露出する前記半導体基板上に選択エピタキシャル成長法で形成された半導体層と、
前記第１の絶縁層の上面及び半導体層の側面から成る第２のトレンチ内に埋め込まれた第２の絶縁層と、
を備えることを特徴とする半導体装置。
【請求項２】
前記半導体層は、前記第１の絶縁層の表面上にはみ出して形成されている、請求項１に記載の半導体装置。
【請求項３】
前記半導体層上に形成されたゲート電極を有するＭＩＳＦＥＴを備える、請求項１又は２に記載の半導体装置。
【請求項４】
前記半導体基板及び半導体層が、シリコンから成る、請求項１〜３の何れか一に記載の半導体装置。
【請求項５】
半導体基板の表面部分に第１のトレンチを形成するステップと、
前記第１のトレンチの内部に第１の絶縁層を埋め込むステップと、
前記第１の絶縁層から露出する半導体基板上に半導体層を選択的にエピタキシャル成長させるステップと、
前記第１の絶縁層の上面及び半導体層の側面から成る第２のトレンチ内に第２の絶縁層を埋め込むステップと、
を有することを特徴とする半導体装置の製造方法。
【請求項６】
前記半導体基板及び半導体層がシリコンから成る、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第２の絶縁層が、酸化シリコン及び窒化シリコンの少なくとも一方から成る、請求項５又は６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、更に詳しくは、半導体装置における素子分離層の構成及びその形成方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）は、情報の記憶素子としてメモリセルを備える。メモリセルは、半導体基板の表面部分に形成されたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と、半導体基板の上方に形成され、このＭＩＳＦＥＴのソース／ドレイン拡散層にプラグを介して接続するキャパシタとを備え、ＭＩＳＦＥＴを介してキャパシタに電荷を蓄積することによって、情報の記憶を行う。
【０００３】
ＤＲＡＭの製造に際しては、ＭＩＳＦＥＴの形成に先立って、シリコン基板の表面部分に酸化シリコン等の絶縁材料から成る素子分離層を形成し、ＭＩＳＦＥＴを形成するための素子形成領域を区画する。素子形成領域１０４は、図３に示すように、素子分離層１０３内に島状に形成される。素子分離層１０３には、加工精度の観点から、シリコン基板１０１の表面部分に形成したトレンチ１０２内に絶縁材料を埋め込んだ、ＳＴＩ（Shallow Trench Isolation）型の素子分離層が一般に用いられる。
【０００４】
図４は、ＳＴＩ型の素子形成層１０３の構成を示す断面図であり、図３の矢視IV−IVに沿って見た断面を示している。ＳＴＩ型の素子形成層１０３の形成に際しては、シリコン基板１０１の表面部分にトレンチ１０２を形成した後、トレンチ１０２の内部を含めて全面に、絶縁材料を堆積する。引き続き、ＣＭＰ（Chemical Mechanical Polishing）によって、シリコン基板１０１の表面が露出するまで表面を平坦化すると共に、トレンチ１０２の内部に絶縁材料を残す。
【０００５】
ＳＴＩ型の素子分離層１０３では、開口幅Ｘ２と深さＹ２によって決まる比Ｙ２／Ｘ２（アスペクト比）は３程度であり、例えば、Ｘ２は５５ｎｍ、Ｙ２は１６５ｎｍ、隣接する素子分離層１０３間のスペースＳ２は５５ｎｍである。アスペクト比は大きくなり過ぎると、絶縁材料の埋込み不良が生じ易くなるため、上記の値を維持することが好ましい。素子分離層の構成及び形成方法については、例えば特許文献１に記載されている。
【特許文献１】特開２００５−２３５９８６号公報（図１、２）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、近年、半導体装置の高集積化に伴い、装置内部の各構成要素の微細化が要請され、素子分離層についても微細化が検討されている。しかし、素子分離層の微細化に伴ってその深さが縮小されると、隣接するＭＩＳＦＥＴの拡散層の間で浅い素子分離層の下方をチャネルとする寄生ＭＩＳＦＥＴが動作するおそれがある。寄生ＭＩＳＦＥＴの動作は、半導体装置の動作不良等を引き起こす。従って、半導体装置の動作不良を抑制するために、半導体装置の微細化に際して、素子分離層の幅を縮小しながらも、その深さを確保し、寄生ＭＩＳＦＥＴの動作を防止する必要がある。
【０００７】
本発明は、上記に鑑み、半導体装置の微細化に際して、素子分離層の幅を縮小しながらも、その深さを確保可能な半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の半導体装置は、
半導体基板と、
前記半導体基板の表面部分に形成された第１のトレンチと、
前記第１のトレンチ内に埋め込まれた第１の絶縁層と、
前記第１の絶縁層から露出する前記半導体基板上に選択エピタキシャル成長法で形成された半導体層と、
前記第１の絶縁層の上面及び半導体層の側面から成る第２のトレンチ内に埋め込まれた第２の絶縁層と、
を備えることを特徴とする。
【０００９】
また、本発明に係る半導体装置の製造方法は、
半導体基板の表面部分に第１のトレンチを形成するステップと、
前記第１のトレンチの内部に第１の絶縁層を埋め込むステップと、
前記第１の絶縁層から露出する半導体基板上に半導体層を選択的にエピタキシャル成長させるステップと、
前記第１の絶縁層の上面及び半導体層の側面から成る第２のトレンチ内に第２の絶縁層を埋め込むステップと、
を有することを特徴とする。
【発明の効果】
【００１０】
本発明の半導体装置によれば、第１の絶縁層から露出する半導体基板上に形成された半導体層と、第１の絶縁層の上面及び半導体層の側面から成る第２のトレンチ内に埋め込まれた第２の絶縁層とを備えることによって、半導体装置の微細化に際して、第１の絶縁層及び第２の絶縁層から成る素子分離層の幅を縮小しながらも、その深さを確保できる。
【００１１】
また、第１のトレンチ及び第２のトレンチのアスペクト比が過度に大きくなることを防止できるので、第１のトレンチ内への第１の絶縁層の埋め込み、又は、第２のトレンチ内への第２の絶縁層の埋め込みに際して、埋込み不良が生じることを抑制できる。
【００１２】
本発明の半導体装置の好適な態様では、前記半導体層は、前記第１の絶縁層の表面上にはみ出して形成されている。素子分離層の幅を効果的に縮小できる。本発明の半導体装置の好適な態様では、前記半導体層上に形成されたゲート電極を有するＭＩＳＦＥＴを備える。ゲート電極から素子分離層の底部までの距離を大きくして、寄生ＭＩＳＦＥＴの動作を効果的に抑制できる。本発明の半導体装置では、前記半導体基板及び半導体層が、シリコンから構成されてもよい。
【００１３】
本発明に係る半導体装置の製造方法によれば、本発明の半導体装置における効果に加えて、エピタキシャル成長に際して、半導体層を第１の絶縁層の表面上にはみ出させることが出来るので、素子分離層の幅を効果的に縮小できる。
【００１４】
本発明に係る半導体装置の製造方法では、前記半導体基板及び半導体層がシリコンから構成されてもよい。また、前記第２の絶縁層が、酸化シリコン及び窒化シリコンの少なくとも一方から構成されてもよい。
【発明を実施するための最良の形態】
【００１５】
以下に、添付図面を参照し、本発明の実施形態を更に詳しく説明する。図１は、本発明の一実施形態に係る半導体装置の構成を示す断面図である。半導体装置１０は、ＤＲＡＭとして構成され、シリコン基板１１を備える。シリコン基板１１の表面付近には第１のトレンチ１２が形成され、第１のトレンチ１２の内部にはＳＴＩ型の第１の素子分離層１３が埋め込まれている。第１の素子分離層１３は、酸化シリコンから成り、その表面はシリコン基板１１の表面に合わせて平坦化されている。
【００１６】
第１の素子分離層１３は、図４に示した従来のＳＴＩ型の素子分離層１０３に対して、略同じアスペクト比で縮小された断面形状を有する。縮小率（シュリンク率）は約９０％であり、例えば、開口幅Ｘ１は５０ｎｍ、深さＹ１は１５０ｎｍ、隣接する第１の素子分離層１３間のスペースＳ１は５０ｎｍである。
【００１７】
第１の素子分離層１３から露出するシリコン基板１１上には、選択エピタキシャル成長法によって、選択成長シリコン層１４が形成されている。選択成長シリコン層１４の表面には、シリコン基板１１の表面に対して平行な頂部の結晶面１５ａと、鉛直な側部の結晶面１５ｂと、傾斜したコーナー部の結晶面１５ｃとが含まれている。結晶面１５ｂは、第１の素子分離層１３の表面上にはみ出している。
【００１８】
第１の素子分離層１３の上面及び選択成長シリコン層１４における結晶面１５ｂ、１５ｃから構成される第２のトレンチ１６の内部には、第２の素子分離層１７が埋め込まれている。第２の素子分離層１７は、酸化シリコンから成り、その表面は選択成長シリコン層１４における頂部の結晶面１５ａに合わせて平坦化されている。第１の素子分離層１３及び第２の素子分離層１７は、シリコン基板１１及び選択成長シリコン層１４内に形成される素子形成領域（アクティブ領域）１８を区画している。
【００１９】
選択成長シリコン層１４の表面部分には、図示しないＭＩＳＦＥＴが形成されている。ＭＩＳＦＥＴのゲート電極は、選択成長シリコン層１４及び第２の素子分離層１７上を素子形成領域１８と交差して延びており、ＭＩＳＦＥＴのソース／ドレイン拡散層は、ゲート電極に隣接する選択成長シリコン層１４の表面部分に形成されている。選択成長シリコン層１４の上方には、ＭＩＳＦＥＴのソース／ドレイン拡散層にプラグを介して接続する図示しないキャパシタが形成されている。
【００２０】
本実施形態の半導体装置１０によれば、ＳＴＩ型の第１の素子分離層１３から露出するシリコン基板１１上に選択成長シリコン層１４が形成され、第１の素子分離層１３の上面及び選択成長シリコン層１４の結晶面１５ｂ，１５ｃから成る第２のトレンチ１６内に第２の素子分離層１７が埋め込まれることによって、半導体装置１０の微細化に際して、素子分離層の幅を縮小しながらも、その深さを確保できる。
【００２１】
図２（ａ）、（ｂ）は、半導体装置１０を製造する各製造段階を順次に示す断面図である。シリコン基板１１の表面部分に第１のトレンチ１２を形成した後、第１のトレンチ１２の内部を含み全面に酸化シリコンを堆積する。引き続き、ＣＭＰ（Chemical Mechanical Polishing）によってシリコン基板１１が露出するまで表面を平坦化すると共に、第１のトレンチ１２内に酸化シリコンを残し、ＳＴＩ型の第１の素子分離層１３を形成する。ここまでのステップは、寸法が異なることを除いては、従来のＳＴＩ型の素子分離層の形成と同様の手法で行う。
【００２２】
次いで、選択エピタキシャル成長によって、第１の素子分離層１３から露出するシリコン基板１１上にシリコンを成長させ、選択成長シリコン層１４を形成する。選択エピタキシャル成長に際しては、ジクロロシラン、塩化水素、及び、水素を原料ガスとし、50〜200sccm、30〜150sccm、10〜40slmの流量でそれぞれ供給する。温度は550〜800℃の範囲とし、圧力は0〜15Torrの範囲とする。時間は成長させる選択成長シリコン層１４の高さに応じて必要な長さに設定する。
【００２３】
選択エピタキシャル成長に際しては、選択成長シリコン層１４の表面には、シリコン基板１１の表面に対して平行な頂部の結晶面１５ａ、鉛直な側部の結晶面１５ｂ、及び、傾斜したコーナー部の結晶面１５ｃが形成され、選択成長シリコン層１４は、各結晶面１５ａ〜１５ｃに直交する方向に成長する。このため、選択成長シリコン層１４は、厚み方向だけでなく、第１の素子分離層１３の表面上にも成長する。なお、結晶面１５ｃの方向は、選択エピタキシャル成長の条件等の制御によって、調節することが可能である。
【００２４】
図１に示すように、第１の素子分離層１３の幅をＸ１，選択成長シリコン層１４が第１の素子分離層１３の表面上に突出する幅をＺとする。Ｘ１≦２Ｚとすると、隣接する選択成長シリコン層１４が繋がり第２のトレンチ１６が形成されなくなる。従って、Ｘ１＞２Ｚを満たすように、Ｘ１や選択エピタキシャル成長の条件を設定する。第１の素子分離層１３の縮小に伴って、Ｘ１≦２Ｚとなり易くなるので、注意が必要である。
【００２５】
次いで、第１の素子分離層１３の上面及び選択成長シリコン層１４における結晶面１５ｂ、１５ｃから成る第２のトレンチ１６の内部を含み、全面に酸化シリコンを堆積する。引き続き、ＣＭＰによって選択成長シリコン層１４における頂部の結晶面１５ａが露出するまで表面を平坦化すると共に、第２のトレンチ１６内に酸化シリコンを残す。これによって、第２の素子分離層１７を形成し、素子形成領域１８を区画する。
【００２６】
選択成長シリコン層１４及び第２の素子分離層１７上に素子形成領域１８と交差して延びるゲート電極（図示なし）を形成した後、ゲート電極に隣接する選択成長シリコン層１４の表面部分に不純物をドープし、ソース／ドレイン拡散層（図示なし）を形成する。これによって、ゲート電極とこれに隣接するソース／ドレイン拡散層とで構成されるＭＩＳＦＥＴを形成する。更に、選択成長シリコン層１４の上方にＭＩＳＦＥＴのソース／ドレイン拡散層にプラグを介して接続する図示しないキャパシタを形成する。
【００２７】
本実施形態に係る半導体装置の製造方法によれば、半導体装置１０における効果に加えて、第１のトレンチ１２及び第２のトレンチ１６のアスペクト比が過度に大きくなることを防止できるので、第１のトレンチ１２内への第１の素子分離層１３の埋め込み、又は、第２のトレンチ１６内への第２の素子分離層１７の埋め込みに際して、埋込み不良が生じることを抑制できる。
【００２８】
また、選択エピタキシャル成長に際して、選択成長シリコン層１４が第１の素子分離層１３の表面上にはみ出すので、小さな幅を有する第２の素子分離層１７を形成でき、素子分離層の幅を効果的に縮小できる。なお、第１の素子分離層１３や第２の素子分離層１７は、酸化シリコンに限らず、窒化シリコンや酸窒化シリコン等で形成してもよい。
【００２９】
以上、本発明をその好適な実施形態に基づいて説明したが、本発明に係る半導体装置及びその製造方法は、上記実施形態の構成にのみ限定されるものではなく、上記実施形態の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。例えば、上記実施形態では、半導体装置がＤＲＡＭであるものとしたが、本発明は、半導体基板の表面部分にＭＩＳＦＥＴを有する種々の半導体装置に適用できる。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施形態に係る半導体装置の構成を示す断面図である。
【図２】図２（ａ）、（ｂ）は、図１の半導体装置を製造する各製造段階を順次に示す断面図である。
【図３】素子分離層及び素子形成領域のレイアウトを示す平面図である。
【図４】図３の矢視IV−IVに沿って見た断面を示す断面図である。
【符号の説明】
【００３１】
１０：半導体装置
１１：シリコン基板
１２：第１のトレンチ
１３：第１の素子分離層
１４：選択成長シリコン層
１５ａ，１５ｂ，１５ｃ：結晶面
１６：第２のトレンチ
１７：第２の素子分離層
１８：素子形成領域
【図１】
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【図２】
2008186935.tif 000004
【図３】
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【図４】
2008186935.tif 000006