(57)【要約】【課題】本発明は、低温・短時間の処理によって、微粒子触媒を用いることなく選択的にＣＮＴの形成が可能な炭化珪素半導体装置の製造方法を提供することを目的とする。【解決手段】本発明による炭化珪素半導体装置の製造方法は、炭化珪素半導体装置の製造方法であって、（ａ）ＳｉＣ１の表面に不純物を導入してアモルファス化する工程と、（ｂ）アモルファスＳｉＣ３表面を熱処理することによってＳｉＣ１の表面にＣＮＴ５を形成する工程と、（ｃ）ＣＮＴ５を下地として用いて、その上方にさらにＣＮＴ５を形成する工程とを備えることを特徴とする。【選択図】図４
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【特許請求の範囲】
【請求項１】
炭化珪素半導体装置の製造方法であって、
（ａ）炭化珪素半導体の表面に不純物を導入してアモルファス化する工程と、
（ｂ）前記アモルファス化した前記炭化珪素半導体表面を熱処理することによって前記炭化珪素半導体の表面にカーボンナノチューブを形成する工程と、
（ｃ）前記カーボンナノチューブを下地として用いて、その上方にさらにカーボンナノチューブを形成する工程と、
を備えることを特徴とする、炭化珪素半導体装置の製造方法。
【請求項２】
前記工程（ｂ）は、前記カーボンナノチューブを形成しない領域をグラファイトキャップで覆って実行することを特徴とする、請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項３】
前記工程（ｂ）は、
（ｄ）マスクなしで熱処理する工程と、
（ｅ）前記アモルファス化した領域以外に形成されたカーボンナノチューブを除去する工程と、
を備えることを特徴とする、請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項４】
前記グラファイトキャップは、前記工程（ａ）において前記不純物を導入しない領域を覆うために用いた注入マスクであることを特徴とする、請求項２に記載の炭化珪素半導体装置の製造方法。
【請求項５】
炭化珪素半導体装置の製造方法であって、
（ｆ）炭化珪素半導体の表面に不純物を導入してアモルファス化する工程と、
（ｇ）前記アモルファス化した前記炭化珪素半導体表面を熱処理することによって前記炭化珪素半導体の表面にカーボンナノチューブを形成する工程と、
（ｈ）前記カーボンナノチューブ以外の前記炭化珪素半導体の表面を除去する工程と、
（ｉ）前記工程（ｈ）の後、前記カーボンナノチューブおよび前記炭化珪素半導体の表面を覆うように絶縁膜を形成する工程と、
を備えることを特徴とする、炭化珪素半導体装置の製造方法。
【請求項６】
前記工程（ｇ）において、前記カーボンナノチューブを形成しない領域をグラファイトキャップで覆って実行することを特徴とする、請求項５に記載の炭化珪素半導体装置の製造方法。
【請求項７】
前記グラファイトキャップは、前記工程（ｆ）において前記不純物を導入しない領域を覆うために用いた注入マスクであることを特徴とする、請求項６に記載の炭化珪素半導体装置の製造方法。
【請求項８】
前記カーボンナノチューブはソースの配線プラグであり、
前記工程（ｃ）の後に、
（ｊ）前記カーボンナノチューブを保護膜で覆った後に、ゲート酸化膜およびゲート電極を形成する工程
をさらに備え、ＳｉＣ−ＭＯＳＦＥＴの製造方法として用いることを特徴とする、請求項１に記載の炭化珪素半導体装置の製造方法。
【請求項９】
前記カーボンナノチューブはソースの配線プラグであり、
前記工程（ｂ）と前記工程（ｃ）との間に、
（ｋ）前記カーボンナノチューブを保護膜で覆った後に、ゲート酸化膜およびゲート電極を形成する工程
をさらに備え、ＳｉＣ−ＭＯＳＦＥＴの製造方法として用いることを特徴とする、請求項１に記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素半導体装置の製造方法に関する。
【背景技術】
【０００２】
次世代のパワーデバイスとして、炭化珪素（以下、ＳｉＣという）を用いたパワーデバイスが期待されている。ＳｉＣを用いたパワーデバイスは、珪素（以下、Ｓｉという）を用いたパワーデバイスよりも損失を大幅に低減することができる。損失が小さくなると、パワーデバイスと外部の回路とを結ぶ配線の抵抗が無視できなくなってくる。パワーデバイスでは、特に電極とプラグ部分との抵抗が最も高く、この抵抗を下げることと、電極からプラグ部分に流すことのできる電流密度の許容限界を大きくすることが非常に重要となる。
【０００３】
このような対策として、プラグ部分にカーボンナノチューブ（Ｃａｒｂｏｎ  ＮａｎｏＴｕｂｅｓ：ＣＮＴ）を用いる方法がある（非特許文献１参照）。ＣＮＴは、銅の１０００倍の電流密度耐性、１０倍の熱伝導率という特性を有することから、ＣＮＴをプラグに用いることによってパワーデバイスに対して従来よりも大きな電流を流すことが可能となる。
【０００４】
ＣＮＴを選択的に形成させる方法としては、微粒子触媒を用いてＣＮＴを形成する方法（特許文献１参照）や、ＳｉＮマスクを用いて高温・真空アニール処理を行なうことによってＣＮＴを形成する方法（非特許文献２参照）などがある。
【０００５】
【特許文献１】特開２００５−７２１７１号公報
【非特許文献１】「カーボンナノチューブの電子デバイス応用」ＦＵＪＩＴＵ．５５，３，Ｐ２６２−２６６（０５．２００４）
【非特許文献２】Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．４２（２００３）ｐｐ．Ｌ１４８６−１４８８
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１では、微粒子触媒の形成が難しく、これまでのＳｉＣパワーデバイスの作製工程にはない新たな工程を導入する必要があるため、工程数が増加してプロセスが複雑になるという問題がある。また、非特許文献２では、微粒子触媒を用いずにＣＮＴを形成しているが、処理温度が１７００℃、３０分間と高温であり長時間であるため、ＳｉＮマスクがこの処理に十分に耐えることができず、ＣＮＴを形成する領域の微細化が難しくなる。
【０００７】
本発明は、これらの問題を解決するためになされたもので、低温・短時間の処理によって、微粒子触媒を用いることなく選択的にＣＮＴの形成が可能な炭化珪素半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の課題を解決するために、本発明による炭化珪素半導体装置の製造方法は、炭化珪素半導体装置の製造方法であって、（ａ）炭化珪素半導体の表面に不純物を導入してアモルファス化する工程と、（ｂ）アモルファス化した炭化珪素半導体表面を熱処理することによって炭化珪素半導体の表面にカーボンナノチューブを形成する工程と、（ｃ）カーボンナノチューブを下地として用いて、その上方にさらにカーボンナノチューブを形成する工程とを備えることを特徴とする。
【発明の効果】
【０００９】
本発明は、請求項１に記載のように、炭化珪素半導体の表面に不純物を導入してアモルファス化し、次にアモルファス化した炭化珪素半導体表面を熱処理することによって炭化珪素半導体の表面にカーボンナノチューブを形成し、次にカーボンナノチューブを下地として用いて、その上方にさらにカーボンナノチューブを形成するので、低温・短時間の処理であって、微粒子触媒を用いることなく選択的にＣＮＴの形成が可能である。
【発明を実施するための最良の形態】
【００１０】
本発明の実施形態について、図面に基づいて以下に説明する。
【００１１】
〈実施形態１〉
図１〜図９は、本発明の実施形態１における炭化珪素半導体装置の作製工程図である。図１に示すように、例えばＳｉＣ１において、レジストを注入マスク２としてＣＮＴを形成する領域にイオン注入を行い、アモルファスＳｉＣ３を形成する。このとき、例えば室温においてイオン注入するときには、注入元素が窒素であれば窒素濃度が５×１０19ｃｍ-3以上、アルミニウムであればアルミニウム濃度が２×１０19ｃｍ-3以上になるようにすればよい。
【００１２】
図２に示すように、アモルファスＳｉＣ３以外の領域をグラファイトキャップ４で覆う。図１の注入マスク２にレジストを用いた場合は、レジストを例えば７５０℃で１０分間熱処理するとグラファイトになる。このグラファイトキャップ４は必ずしも必要ではないが、図３に示す工程を行なったときに、グラファイトキャップ４で覆われた領域はＣＮＴ５が形成されずにＳｉＣ１の表面の平坦性が保持されるという特徴がある。また、アモルファスＳｉＣ３の表面をグラファイトキャップ４で覆うと、グラファイトキャップ４で覆われたアモルファスＳｉＣ３の表面からは熱処理時にＳｉが脱離しないためＣＮＴ５が形成されない。図３の工程では、例えば真空（１×１０-4Ｔｏｒｒ以下）中で１７００℃、１０分間の活性化アニール処理を行なうと、アモルファスＳｉＣ３からＳｉが抜けることによってＣＮＴ５が形成される。さらに、図４に示すように、例えば化学気相成長法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）によってＣ2Ｈ2を供給しながら５５０℃、５０Ｔｏｒｒという条件下でＣＮＴを成長させる。
【００１３】
図５において、ＣＮＴ５上にマスク、例えばＳｉＮマスク６を形成することによってＣＮＴ５を保護し、図６に示すように、例えば熱酸化（９５０℃、１５分間）によってグラファイトキャップ４を除去し、ＳｉＮマスク６を除去する。そして、図７に示すように、層間絶縁膜７、例えばＴＥＯＳ（珪酸エチル）を用いた熱ＣＶＤ法によってＳｉＯ2膜をウエハ全体に堆積し、図８において、表面の全面エッチングまたは化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）によってＣＮＴ５上のＳｉＯ2を除去してＣＮＴ５が層間絶縁膜７の表面に出るようにする。最後に、図９に示すように、表面全体に上部配線金属８を堆積することによってＣＮＴプラグが形成される。
【００１４】
上記では、図３に示すように活性化アニールによるＣＮＴ５の形成時にグラファイトキャップ４を用いたが、グラファイトキャップ４を用いなくてもＣＮＴ５の形成は可能である。図１０〜図１３は、イオン注入後にグラファイトキャップ４を用いることなくＣＮＴ５を形成させる工程を示した図である。図１０に示すように、アモルファス化していない領域にもＣＮＴ５が成長している。アモルファス化していない領域に形成されたＣＮＴ５の長さは、例えば１７００℃、１０分間の活性化アニール処理では約０．１μｍである。一方、アモルファス化した領域のＣＮＴ５の長さは、アモルファス化した領域の深さが１μｍ程度であれば１７００℃、１０分間の活性化アニール処理によって全てＣＮＴ５が形成される。図１１において、ウエハ全面をエッチングまたはＣＭＰを行なうことによって表面除去し、プラグを形成しようとする部分にのみＣＮＴ５が残る。そして、図１２に示すように、層間絶縁膜７を形成してＣＮＴプラグ部分にコンタクトホールを形成する。最後に、図１３に示すように、ＣＶＤ法によってＣＮＴ５を成長させることによってＣＮＴプラグが形成される。
【００１５】
以上の方法により、従来のＳｉＣパワーデバイスの作製工程で用いられている装置と材料を利用することによって、配線プラグであるＣＮＴ５を形成することが可能である。したがって、プラグの配線する面積を縮小することによってチップの有効面積が大きくなり、さらに通電時の損失が低減されるので大きな電流を流すことができるため、デバイスの性能と信頼性の向上につながる。また、ＳｉＣ１をイオン注入によってアモルファス化するため、従来よりも低温・短時間の処理でＣＮＴ５を形成させることが可能である。
【００１６】
〈実施形態２〉
図１４〜図２２は、本発明の実施形態２における炭化珪素半導体装置の作製工程図である。図１４に示すように、例えばＳｉＣ１において、レジストを注入マスク２としてＣＮＴ５を形成する領域にイオン注入を行い、アモルファスＳｉＣ３を形成する。このとき、例えば室温においてイオン注入をするときには、注入元素が窒素であれば窒素濃度が５×１０19ｃｍ-3以上、アルミニウムであればアルミニウム濃度が２×１０19ｃｍ-3以上になるようにすればよい。
【００１７】
図１５に示すように、アモルファスＳｉＣ３以外の領域をグラファイトキャップ４で覆う。図１４の注入マスク２にレジストを用いた場合は、レジストを例えば７５０℃で１０分間熱処理するとグラファイトになる。このグラファイトキャップ４は必ずしも必要ではないが、図１６に示す工程を行なったときに、グラファイトキャップ４で覆われた領域はＣＮＴ５が形成されずにＳｉＣ１の表面の平坦性が保持されるという特徴がある。また、アモルファスＳｉＣ３の表面をグラファイトキャップ４で覆うと、グラファイトキャップ４で覆われたアモルファスＳｉＣ３の表面からは熱処理時にＳｉが脱離しないためＣＮＴ５が形成されない。図１６の工程では、例えば真空（１×１０-4Ｔｏｒｒ以下）中で１７００℃、１０分間の活性化アニール処理を行なうと、アモルファスＳｉＣ３からＳｉが抜けることによってＣＮＴ５が形成される。以上までの工程は本発明の実施形態１と同様である。
【００１８】
図１７に示すように、ＣＮＴ５上にマスク、例えばＳｉＮマスク６を形成することによってＣＮＴ５を保護した後、図１８および図１９に示すように、熱酸化とエッチング、またはエッチングのみによってグラファイトキャップ４およびＣＮＴ５以外の領域のＳｉＣ１を除去する。図１９ではカーボンナノチューブの長さ分だけＳｉＣ１を除去しているが、必ずしもそうである必要はなく、作製するデバイス特性に影響を与えない範囲でＳｉＣ１のエッチング量がカーボンナノチューブの長さより大きくても小さくても良い。図２０において、ＳｉＮマスク６を除去した後に層間絶縁膜７を堆積し、図２１に示すように、全面エッチングまたはＣＭＰを行なうことによってＣＮＴ５上のＳｉＯ2を除去してＣＮＴ５が層間絶縁膜７の表面に出るようにする。図２２に示すように、表面全体に上部配線金属８を堆積することによってＣＮＴプラグが形成される。
【００１９】
以上の方法により、従来のＳｉＣパワーデバイスの作製工程で用いられている装置と材料を利用することによって、配線プラグであるＣＮＴ５を形成することが可能である。したがって、プラグの配線する面積を縮小することによってチップの有効面積が大きくなり、さらに通電時の損失が低減されるので大きな電流を流すことができるため、デバイスの性能と信頼性の向上につながる。また、ＳｉＣ１をイオン注入によってアモルファス化するため、従来よりも低温・短時間の処理でＣＮＴ５を形成させることが可能である。
【００２０】
〈実施形態３〉
図２３〜図３５は、本発明の実施形態３における配線プラグにＣＮＴ５を用いたＭＯＳＦＥＴの作製工程図である。図２３に示すように、ｎ型基板上にｎ-型エピ層を形成したＳｉＣ基板の所定の領域に選択的にイオン注入をすることによって、Ｎソース、Ｐウェル、ＪＴＥを形成する。尚、図２３ではＰコンタクトを記載していないが、図４６に示すように高濃度のＰ型ＳｉＣ領域であるＰコンタクトを形成して、図４５におけるＣＮＴ５とＰウェルとのコンタクト抵抗を低減してもよい。図２４に示すように、例えばレジストをマスクとしてＣＮＴを形成する領域にイオン注入を行なってアモルファス化する。このとき、例えば室温においてイオン注入するときには、注入元素が窒素であれば窒素濃度が５×１０19ｃｍ-3以上、アルミニウムであればアルミニウム濃度が２×１０19ｃｍ-3以上になるようにすればよい。
【００２１】
図２５に示すように、ＣＮＴ５を形成する領域をグラファイトキャップ４で覆う。図２４の注入マスク２にレジストを用いた場合は、レジストを例えば７５０℃で１０分間熱処理するとグラファイトになる。このグラファイトキャップ４は必ずしも必要はないが、図２６の処理を行なったときにグラファイトキャップ４で覆われた領域はＣＮＴ５が形成されず、ＳｉＣ１の表面の平坦性が保持されるという特徴がある。図２６では、例えば真空（１×１０-4Ｔｏｒｒ以下）中で１７００℃、１０分間の活性化アニール処理を行なうと、アモルファスＳｉＣ３からＳｉが抜けてＣＮＴ５が形成される。その後、図２７に示すように、例えばＣＶＤ法によってＣ2Ｈ2を供給しながら５５０℃で５０Ｔｏｒｒという条件下でＣＮＴ５を成長させる。
【００２２】
図２８においてＣＮＴ５上にマスク、例えばＳｉＮを形成することによってＣＮＴ５を保護し、図２９に示すように、例えば熱酸化（９５０℃、１５分間）によってグラファイトキャップ４を除去してＳｉＮマスク６を除去する。図３０に示すように、ＣＮＴ保護膜９（フィールド酸化膜）として例えばＴＥＯＳを用いた熱ＣＶＤ法でＳｉＯ2膜をウエハ全面に堆積した後、ゲート酸化膜１０を形成する領域のＳｉＯ2膜を除去する。図３１において熱酸化などによってゲート酸化膜１０を形成し、図３２においてゲート電極１１、例えばｐｏｌｙ−Ｓｉを成膜とエッチング加工によって形成する。
【００２３】
図３３に示すように、層間絶縁膜７、例えばＴＥＯＳを用いた熱ＣＶＤ法でＳｉＯ2膜をウエハ全面に堆積し、図３４において全面エッチングまたはＣＭＰによってＣＮＴ５上のＳｉＯ2を除去し、ＣＮＴ５が層間絶縁膜７の表面に出るようにする。そして、図３５に示すように、表面全体に上部配線金属８を堆積することによってＣＮＴプラグが形成される。尚、ここでは図を簡略化するために図３５においてＣＮＴ５が２つのものを示したが、実際のＭＯＳＦＥＴでは左右のＣＮＴ５の間を単位セルとするＭＯＳＦＥＴが複数並列接続されている。
【００２４】
また、ここでは図２４に示す方法によりＣＮＴを形成する領域をアモルファス化しているが、例えば図４６に示したイオン注入後の構造図において、ＮソースとＰコンタクト１２をイオン注入で形成する際に、表面部分の濃度を高くして表面部のみをアモルファス化しても良い。これにより図２４に示すアモルファス化を行なうためのイオン注入工程が省略できる。この方法ではＣＮＴ５を形成する領域とアモルファスＳｉＣ３の領域が異なるが、デバイス特性には特に影響しない。
【００２５】
以上のような方法によると、従来のＳｉＣ−ＭＯＳＦＥＴの作製工程で用いられている装置と材料によって、配線プラグとしてＣＮＴ５を形成することが可能である。これにより、ＳｉＣ−ＭＯＳＦＥＴにおいて大きな電流を流すことができるようになり、デバイスの性能と信頼性の向上につながる。
【００２６】
〈実施形態４〉
図３６〜図４５は、本発明の実施形態４による配線プラグにＣＮＴ５を用いたＭＯＳＦＥＴの作製工程図である。本発明の実施形態４によるＭＯＳＦＥＴの作製方法は、実施形態３における作製方法と図２３〜図２６までは同じ作製方法である。ここではそれ以降の作製工程について説明する。
【００２７】
図３６に示すように、ＣＮＴ５上にマスク、例えばＳｉＮマスク６を形成してＣＮＴ５を保護した後、図３７において熱酸化およびエッチングか、またはエッチングのみによってグラファイトキャップ４とＣＮＴ５周辺のＳｉＣ１とを除去する。図３７ではカーボンナノチューブの長さ分だけ周辺のＳｉＣ表面を除去しているが、必ずしもそうである必要はなく、作製するデバイス特性に影響を与えない範囲でＳｉＣのエッチング量がカーボンナノチューブの長さより大きくても小さくても良い。ＳｉＮマスク６を除去後、図３８に示すように、ＣＮＴ保護膜９（フィールド酸化膜）として、例えばＴＥＯＳを用いた熱ＣＶＤ法でＳｉＯ2膜をウエハ全面に堆積し、図３９において選択エッチングによってゲート酸化膜１０を形成する領域のＳｉＯ2膜を除去する。
【００２８】
図４０において熱酸化などによってゲート酸化膜１０を形成し、図４１に示すように、ゲート電極１１、例えばｐｏｌｙ−Ｓｉを成膜とエッチング加工によって形成する。図４２に示すように、層間絶縁膜７、例えばＴＥＯＳを用いた熱ＣＶＤ法でＳｉＯ2をウエハ全面に堆積し、図４３において選択エッチングによってＣＮＴ５上のＳｉＯ2を除去する。図４４に示すように、例えばＣＶＤ法によってＣ2Ｈ2を供給しながら５５０℃で５０Ｔｏｒｒという条件下でＣＮＴ５を成長させ、ＣＮＴ５が層間絶縁膜７の表面から上側に出るようにする。そして、図４５に示すように、表面全体に上部配線金属８を堆積することによってＣＮＴプラグが形成される。尚、ここでは図を簡略化するために図４５においてＣＮＴ５が２つのものを示したが、実際のＭＯＳＦＥＴでは左右のＣＮＴ５の間を単位セルとするＭＯＳＦＥＴが複数並列接続されている。
【００２９】
また、ここでは図２４に示す方法によりＣＮＴを形成する領域をアモルファス化しているが、例えば図４６に示したイオン注入後の構造図において、ＮソースとＰコンタクト１２をイオン注入で形成する際に、表面部分の濃度を高くして表面のみをアモルファス化しても良い。これにより図２４に示すアモルファス化を行なうためのイオン注入工程が省略できる。この方法では、ＣＮＴ５を形成する領域とアモルファスＳｉＣ３の領域が異なるが、デバイス特性には特に影響しない。
【００３０】
以上のような方法によると、従来のＳｉＣ−ＭＯＳＦＥＴの作製工程で用いられている装置と材料とによって、配線プラグとしてＣＮＴ５を形成することが可能である。これにより、ＳｉＣ−ＭＯＳＦＥＴにおいて大きな電流を流すことができるようになり、デバイスの性能と信頼性の向上につながる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施形態１における炭化珪素半導体装置の作製工程図である。
【図２】本発明の実施形態１における炭化珪素半導体装置の作製工程図である。
【図３】本発明の実施形態１における炭化珪素半導体装置の作製工程図である。
【図４】本発明の実施形態１における炭化珪素半導体装置の作製工程図である。
【図５】本発明の実施形態１における炭化珪素半導体装置の作製工程図である。
【図６】本発明の実施形態１における炭化珪素半導体装置の作製工程図である。
【図７】本発明の実施形態１における炭化珪素半導体装置の作製工程図である。
【図８】本発明の実施形態１における炭化珪素半導体装置の作製工程図である。
【図９】本発明の実施形態１における炭化珪素半導体装置の作製工程図である。
【図１０】本発明の実施形態１における炭化珪素半導体装置の作製工程図である。
【図１１】本発明の実施形態１における炭化珪素半導体装置の作製工程図である。
【図１２】本発明の実施形態１における炭化珪素半導体装置の作製工程図である。
【図１３】本発明の実施形態１における炭化珪素半導体装置の作製工程図である。
【図１４】本発明の実施形態２における炭化珪素半導体装置の作製工程図である。
【図１５】本発明の実施形態２における炭化珪素半導体装置の作製工程図である。
【図１６】本発明の実施形態２における炭化珪素半導体装置の作製工程図である。
【図１７】本発明の実施形態２における炭化珪素半導体装置の作製工程図である。
【図１８】本発明の実施形態２における炭化珪素半導体装置の作製工程図である。
【図１９】本発明の実施形態２における炭化珪素半導体装置の作製工程図である。
【図２０】本発明の実施形態２における炭化珪素半導体装置の作製工程図である。
【図２１】本発明の実施形態２における炭化珪素半導体装置の作製工程図である。
【図２２】本発明の実施形態２における炭化珪素半導体装置の作製工程図である。
【図２３】本発明の実施形態３における配線プラグにＣＮＴを用いたＭＯＳＦＥＴの作製工程図である。
【図２４】本発明の実施形態３における配線プラグにＣＮＴを用いたＭＯＳＦＥＴの作製工程図である。
【図２５】本発明の実施形態３における配線プラグにＣＮＴを用いたＭＯＳＦＥＴの作製工程図である。
【図２６】本発明の実施形態３における配線プラグにＣＮＴを用いたＭＯＳＦＥＴの作製工程図である。
【図２７】本発明の実施形態３における配線プラグにＣＮＴを用いたＭＯＳＦＥＴの作製工程図である。
【図２８】本発明の実施形態３における配線プラグにＣＮＴを用いたＭＯＳＦＥＴの作製工程図である。
【図２９】本発明の実施形態３における配線プラグにＣＮＴを用いたＭＯＳＦＥＴの作製工程図である。
【図３０】本発明の実施形態３における配線プラグにＣＮＴを用いたＭＯＳＦＥＴの作製工程図である。
【図３１】本発明の実施形態３における配線プラグにＣＮＴを用いたＭＯＳＦＥＴの作製工程図である。
【図３２】本発明の実施形態３における配線プラグにＣＮＴを用いたＭＯＳＦＥＴの作製工程図である。
【図３３】本発明の実施形態３における配線プラグにＣＮＴを用いたＭＯＳＦＥＴの作製工程図である。
【図３４】本発明の実施形態３における配線プラグにＣＮＴを用いたＭＯＳＦＥＴの作製工程図である。
【図３５】本発明の実施形態３における配線プラグにＣＮＴを用いたＭＯＳＦＥＴの作製工程図である。
【図３６】本発明の実施形態４における配線プラグにＣＮＴを用いたＭＯＳＦＥＴの作製工程図である。
【図３７】本発明の実施形態４における配線プラグにＣＮＴを用いたＭＯＳＦＥＴの作製工程図である。
【図３８】本発明の実施形態４における配線プラグにＣＮＴを用いたＭＯＳＦＥＴの作製工程図である。
【図３９】本発明の実施形態４における配線プラグにＣＮＴを用いたＭＯＳＦＥＴの作製工程図である。
【図４０】本発明の実施形態４における配線プラグにＣＮＴを用いたＭＯＳＦＥＴの作製工程図である。
【図４１】本発明の実施形態４における配線プラグにＣＮＴを用いたＭＯＳＦＥＴの作製工程図である。
【図４２】本発明の実施形態４における配線プラグにＣＮＴを用いたＭＯＳＦＥＴの作製工程図である。
【図４３】本発明の実施形態４における配線プラグにＣＮＴを用いたＭＯＳＦＥＴの作製工程図である。
【図４４】本発明の実施形態４における配線プラグにＣＮＴを用いたＭＯＳＦＥＴの作製工程図である。
【図４５】本発明の実施形態４における配線プラグにＣＮＴを用いたＭＯＳＦＥＴの作製工程図である。
【図４６】本発明の実施形態３および実施形態４における配線プラグにＣＮＴを用いたＭＯＳＦＥＴの作製工程図である。
【符号の説明】
【００３２】
１  ＳｉＣ、２  注入マスク、３  アモルファスＳｉＣ、４  グラファイトキャップ、５  ＣＮＴ、６  ＳｉＮマスク、７  層間絶縁膜、８  上部配線金属、９  ＣＮＴ保護膜、１０  ゲート酸化膜、１１  ゲート電極、１２  Ｐコンタクト。
【図１】
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【図２】
2008270308.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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