(57)【要約】【課題】周波数の高いクロック信号を使用する場合であっても、データを確実かつ正確に処理できるデータ処理装置およびデータ処理方法を提供する。【解決手段】高周波クロック発振器２０で生成された所定周期のクロック信号に基づいて、ＳＤＲＡＭ２４からＡＳＩＣ部１０へデータを出力し、入力された当該データをＡＳＩＣ部１０で処理するデータ処理装置において、ＡＳＩＣ部１０から出力されるクロック信号を、ＡＳＩＣ部１０にフィードバックさせるクロック信号フィードバック手段２６，２７，２８を有し、ＡＳＩＣ部１０は、クロック信号フィードバック手段２６，２７，２８によってフィードバックされたクロック信号の周期に基づいて、ＳＤＲＡＭ２４からのデータを処理する。【選択図】図２
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【特許請求の範囲】
【請求項１】
データ処理手段と、前記データ処理手段に接続された、当該データ処理手段で処理されるデータを保持するメモリ手段とを含み、クロック発生手段で生成された所定周期のクロック信号に基づいて、前記メモリ手段から前記データ処理手段へ前記データを出力し、当該出力に基づいて前記データ処理手段に入力されたデータを当該データ処理手段で処理するデータ処理装置において、
前記データ処理手段から出力される前記クロック信号を、当該データ処理手段にフィードバックさせるクロック信号フィードバック手段を有し、
前記データ処理手段は、前記クロック信号フィードバック手段によってフィードバックされたクロック信号の周期に基づいて、前記メモリ手段からのデータを処理する、ことを特徴とするデータ処理装置。
【請求項２】
前記クロック信号フィードバック手段は、前記データ処理手段から前記クロック信号を出力させるためのクロック信号出力用バスと、前記出力されたクロック信号を前記データ処理手段へ入力させるためのクロック信号入力用バスと、前記メモリ手段の外部に配され、かつ前記クロック信号出力用バスおよび前記クロック信号入力用バスに介在された中間バスと、を含み、
前記クロック信号が、前記クロック信号出力用バスから前記中間バスを通じて前記クロック信号入力用バスに伝送されることにより前記データ処理手段へフィードバックされる、ことを特徴とする請求項１に記載のデータ処理装置。
【請求項３】
前記クロック信号フィードバック手段は、前記データ処理手段から前記クロック信号を出力させるためのクロック信号出力用バスと、前記出力されたクロック信号を前記データ処理手段へ入力させるためのクロック信号入力用バスと、前記メモリ手段を通じて、前記クロック信号出力用バスおよび前記クロック信号入力用バスに介在された中間バスと、を含み、
前記クロック信号が、前記クロック信号出力用バスから前記中間バスを通じて前記クロック信号入力用バスに伝送されることにより前記データ処理手段へフィードバックされる、ことを特徴とする請求項１に記載のデータ処理装置。
【請求項４】
所定周期のクロック信号に基づいてメモリ手段から出力されたデータを、データ処理手段で処理するデータ処理方法において、
前記データ処理手段から前記クロック信号を出力するステップと、
出力されたクロック信号を前記データ処理手段にフィードバックさせるステップと、
フィードバックされたクロック信号の周期に基づいて、前記メモリ手段からの前記データを処理するステップと、を具備することを特徴とするデータ処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速なデータ処理を行うデータ処理装置およびデータ処理方法に関する。
【背景技術】
【０００２】
従来、ＡＩＳＣと当該ＡＳＩＣに接続された外部メモリ（ＳＤＲＡＭ）とを含み、クロック発生回路で生成された所定周期のクロック信号に基づいて、前記外部メモリから前記ＡＳＩＣへデータを出力し、出力されたデータをＡＳＩＣが処理している。この場合、ＡＳＩＣにおけるデータ処理は、クロック発生回路で生成された所定周期のクロック信号に基づいて行われている。具体的には、ＡＳＩＣから出力されたクロック信号の立ち上がりをＳＤＲＡＭが認識することでデータをＡＳＩＣへ出力しており、ＡＳＩＣでは、クロック信号の立ち上がり時から立ち下がり時までの一周期内で、データ処理を実行するようにしている。
【特許文献１】特開２００３−１７３２９０
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述したように、ＡＳＩＣにおいて、クロック信号の立ち上がり時から立ち下がり時までの一周期内で、データ処理を実行するようにしているが、ＡＳＩＣよりクロック信号を出力してから、当該ＡＳＩＣにデータが入力されるまでに要する時間が、クロック信号の一周期内に締める割合が高くなればなるほど、一周期内でデータ処理を実行する時間が十分でなくなってしまう。このため、データ処理の精度が損なわれるという問題がある。
【０００４】
また、ＡＳＩＣよりクロック信号を出力してから、当該ＡＳＩＣにデータが入力されるまでに要する時間が、クロック信号の一周期内を超えるような場合であると、誤ったデータ処理に繋がってしまうという問題がある。
【０００５】
現在では、より高速なデータ処理が求められており、できる限り周波数の高いクロック（高周波クロック）信号を使用するようにしているため、クロックの一周期当たりの時間がより短くなるように装置が構成されるが、このような装置構成であると、上述した諸問題が顕著になってしまう。
【０００６】
本発明は、このような問題点に鑑みてなされたものであり、本発明の目的は、高速なデータ処理が要求される周波数の高いクロック信号を使用する場合であっても、データを確実かつ正確に処理できるデータ処理装置およびデータ処理方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明は、データ処理手段と、前記データ処理手段に接続された、当該データ処理手段で処理されるデータを保持するメモリ手段とを含み、クロック発生手段で生成された所定周期のクロック信号に基づいて、前記メモリ手段から前記データ処理手段へ前記データを出力し、当該出力に基づいて前記データ処理手段に入力されたデータを当該データ処理手段で処理するデータ処理装置において、前記データ処理手段から出力される前記クロック信号を、当該データ処理手段にフィードバックさせるクロック信号フィードバック手段を有し、前記データ処理手段は、前記クロック信号フィードバック手段によってフィードバックされたクロック信号の周期に基づいて、前記メモリ手段からのデータを処理することを特徴とする。
【０００８】
前記クロック信号フィードバック手段は、前記データ処理手段から前記クロック信号を出力させるためのクロック信号出力用バスと、前記出力されたクロック信号を前記データ処理手段へ入力させるためのクロック信号入力用バスと、前記メモリ手段の外部に配され、かつ前記クロック信号出力用バスおよび前記クロック信号入力用バスに介在された中間バスと、を含み、前記クロック信号が、前記クロック信号出力用バスから前記中間バスを通じて前記クロック信号入力用バスに伝送されることにより前記データ処理手段へフィードバックされることが好ましい。
【０００９】
また、前記クロック信号フィードバック手段は、前記データ処理手段から前記クロック信号を出力させるためのクロック信号出力用バスと、前記出力されたクロック信号を前記データ処理手段へ入力させるためのクロック信号入力用バスと、前記メモリ手段を通じて、前記クロック信号出力用バスおよび前記クロック信号入力用バスに介在された中間バスと、を含み、前記クロック信号が、前記クロック信号出力用バスから前記中間バスを通じて前記クロック信号入力用バスに伝送されることにより前記データ処理手段へフィードバックされることが好ましい。
【００１０】
また、本発明は、所定周期のクロック信号に基づいてメモリ手段から出力されたデータを、データ処理手段で処理するデータ処理方法において、前記データ処理手段から前記クロック信号を出力するステップと、出力されたクロック信号を前記データ処理手段にフィードバックさせるステップと、フィードバックされたクロック信号の周期に基づいて、前記メモリ手段からの前記データを処理するステップとを具備することを特徴とする。
【発明の効果】
【００１１】
本発明は、ＡＳＩＣ部から出力されるクロック信号をフィードバックさせ、ＡＳＩＣ部において、フィードバックされたクロック信号の周期に基づいて、メモリ手段からのデータを処理するようにしたので、高速なデータ処理が要求される周波数の高いクロック信号を使用する場合であっても、データを確実かつ正確に処理することができる。
【発明を実施するための最良の形態】
【００１２】
本発明の実施の形態について図面を参照して説明する。図１は、本発明のデータ処理装置を示すシステム構成図である。なお、本実施の形態では、データ処理装置として携帯電話機を例示して説明する。図１において、データ処理装置は、アンテナ１１を介して基地局と信号の送受信を行うＲＦ送受信部１２と、データを処理するＡＳＩＣ部（データ処理手段）１０と、ＡＳＩＣ部１０で処理されるデータを保持するＳＤＲＡＭ（メモリ手段）２４と、プログラムを格納するＦＬＡＳＨメモリ２５と、所定周期の高周波クロック信号を生成する高周波クロック発振器（クロック発生手段）２０と、液晶表示部１４と、音声信号のＡ−Ｄ、Ｄ−Ａ変換を行うコーデック部１８と、電話機スピーカ２２と、電話機マイク２３と、ユーザからの入力情報をＣＰＵ１５に与えるキー入力部１９とを備えている。ＡＳＩＣ部１０は、内部に、信号の変復調を行うベースバンド部１３と、信号の処理、制御を行うＣＰＵ１５と、ＳＤＲＡＭ２４の制御を行うメモリ制御部１７とを備えている。
【００１３】
図２は、本発明の第１の実施例に係るデータ処理装置のＡＳＩＣ部とＳＤＲＡＭの外部接続構成を示す図である。第１の実施例に係るデータ処理装置は、ＡＳＩＣ部１０からクロック（ＳＤＣＬＫ）信号を出力させるためのクロック信号出力用バス２６と、出力されたクロック（ＳＤＣＬＫ）信号をクロック（ＳＤＣＬＫＩＮ）信号としてＡＳＩＣ部１０へ入力させるためのクロック信号入力用バス２７と、ＳＤＲＡＭ２４の外部に配され、かつクロック信号出力用バス２６およびクロック信号入力用バス２７に介在された中間バス２８とからなるクロック信号フィードバック手段を備えており、クロック（ＳＤＣＬＫ）信号は、クロック信号出力用バス２６から中間バス２８を通じてクロック信号入力用バス２７に伝送されることによりクロック（ＳＤＣＬＫＩＮ）信号としてＡＳＩＣ部１０へフィードバックされる。ＳＤＲＡＭ２４は、ＡＳＩＣ部１０からの所定周期のクロック信号に基づいて、ＡＳＩＣ部１０へデータを出力し、ＡＳＩＣ部１０は、クロック信号フィードバック手段によってフィードバックされたクロック（ＳＤＣＬＫＩＮ）信号の周期に基づいて、ＳＤＲＡＭ２４からのデータをラッチして処理する。
【００１４】
クロック信号をＡＳＩＣ部１０へフィードバックするのは以下の理由による。メモリ制御部１７は、ＣＰＵ１５からのコマンドを受けてＳＤＲＡＭ２４にアクセスするためのシーケンスを備えており、シーケンスに基づきＳＤＲＡＭ２４にＳＤＣＬＫ、ＣＳ／、ＲＡＳ／、ＣＡＳ／等の制御信号を出力する。図２に示すように、ＡＳＩＣ部１０やＳＤＲＡＭ２４のデータ信号やクロック信号の入出力部には、入出力バッファが存在する。ＳＤＲＡＭ２４にデータを書き込む場合には、クロック（ＳＤＣＬＫ）信号は、ＣＳ／、ＲＡＳ／、ＣＡＳ／等の制御信号と同じようにＡＳＩＣ部１０やＳＤＲＡＭ２４の入出力バッファを通過するため、タイミング上の問題は生じない。ところが、ＳＤＲＡＭ２４からデータを読み出す場合には、クロック（ＳＤＣＬＫ）信号は、データを書き込む場合と同様に、ＣＳ／、ＲＡＳ／、ＣＡＳ／等の制御信号と同じように、ＳＤＲＡＭ２４へ到達するが、その後、ＳＤＲＡＭ２４の内部遅延量およびＳＤＲＡＭ２４側の出力バッファ遅延量およびＳＡＳＩＣ部１０側の入力バッファ遅延量が全て加算されて、クロック信号としてＡＳＩＣ部１０に入力される。この時、クロック信号（１００ＭＨｚ）の周期を１０ｎｓ、アクセスマージンを５ｎｓ、遅延量を３ｎｓとすると、タイミングマージンΔＴは、ΔＴ＝１０−（５＋３）＝２より、２ｎｓとなる。１００ＭＨｚで動作させるには、２ｎｓのタイミングマージンではタイミング設計上危険である。上述したように、クロック信号フィードバック手段によってフィードバックされたクロック信号を用いれば、遅延量を３ｎｓが無くなるので、タイミングマージンΔＴは、ΔＴ＝１０−５＝５より、５ｎｓとなり、１００ＭＨｚで安定して動作させることが可能となる。
【００１５】
図３は、信号タイミング図である。ＳＤＲＡＭ側では、ＳＤＣＬＫ信号の立ち上がりにより、データをＤＡＴＡ線に出力し、ＡＳＩＣ側では、ＳＤＣＬＫＩＮ信号の立ち上がりによりＡＳＩＣに入力されたデータをラッチする。ＳＤＣＬＫＩＮ信号の立ち上がりによりＡＳＩＣに入力されたデータをラッチするのは、確実にデータを捕捉できるようにするためである。
【００１６】
図４は、ＡＳＩＣ部とＳＤＲＡＭの回路と外部接続を示す図である。ＳＤＲＡＭ２４の外部には、クロック信号出力用バス２６とクロック信号入力用バス２７とを接続するための中間バス２８が配されている。クロック（ＳＤＣＬＫ）信号は、クロック信号出力用バス２６から中間バス２８を通じてクロック信号入力用バス２７に伝送されることによりクロック（ＳＤＣＬＫＩＮ）信号としてＡＳＩＣ部１０のメモリ制御部１７へフィードバックされる。ＳＤＲＡＭ２４は、ＡＳＩＣ部１０からのクロック（ＳＤＣＬＫ）信号に基づいて、ＡＳＩＣ部１０へデータを出力し、ＡＳＩＣ部１０は、ＳＤＲＡＭ２４からのデータを、フィードバックされたクロック（ＳＤＣＬＫＩＮ）信号の周期に基づいて、ラッチ回路２９で捕捉する。
【００１７】
図５は、ＡＳＩＣ部の詳細な回路図である。メモリ制御部１７は、ＡＨＢ（Ａｄｖａｎｃｅｄ  Ｈｉｇｈ−ｐｅｒｆｏｒｍａｎｃｅ  Ｂｕｓ）インターフェース３０を用いてＣＰＵ１５に接続されている。ＳＤＲＡＭ２４からＡＳＩＣ部１０に取り込まれたデータは、ＳＤＣＬＫＩＮ信号を用いてラッチ回路２９で捕捉される。ラッチ回路２９で捕捉されたデータは、シフトレジスタ３１に送られ、Ｌａｔｅｎｃｙの設定でクロックのズレを吸収して、ＡＳＩＣ内部ＣＬＫ信号とのタイミング整合をとる。
【００１８】
図６は、第２の実施例に係るデータ処理装置のＡＳＩＣ部とＳＤＲＡＭの回路と外部接続を示す図である。ＳＤＲＡＭ２４は、内部に、クロック信号出力用バス３６とクロック信号入力用バス３７を接続するための中間バス２８と、ゲート３５とを備えている。クロック（ＳＤＣＬＫ）信号は、クロック信号出力用バス３６から、ＳＤＲＡＭ２４内部に設けられた中間バス３８とゲート３５を通じてクロック信号入力用バス３７に伝送されることによりクロック（ＳＤＣＬＫＩＮ）信号としてＡＳＩＣ部１０のメモリ制御部１７へフィードバックされる。ＳＤＲＡＭ２４は、ＡＳＩＣ部１０からのクロック（ＳＤＣＬＫ）信号に基づいて、ＡＳＩＣ部１０へデータを出力し、ＡＳＩＣ部１０は、ＳＤＲＡＭ２４からのデータを、フィードバックされたクロック（ＳＤＣＬＫＩＮ）信号の周期に基づいて、ラッチ回路２９で捕捉する。さらに、ラッチ回路２９で捕捉されたデータを、図５に示すように、シフトレジスタ３１に送り、Ｌａｔｅｎｃｙの設定でクロックのズレを吸収して、ＡＳＩＣ内部ＣＬＫ信号とのタイミング整合をとる。
【００１９】
上述したように、ＡＳＩＣ部から出力されるクロック信号をフィードバックさせ、ＡＳＩＣ部において、フィードバックされたクロック信号の周期に基づいて、メモリ手段からのデータを処理するようにしたので、高速なデータ処理が要求される周波数の高いクロック信号を使用する場合であっても、データを確実かつ正確に処理することができる。
【００２０】
なお、上述した第１および第２の実施例では、ＡＳＩＣ部で処理されるデータを保持するメモリ手段としてＳＤＲＡＭを用いたが、ＳＤＲＡＭのみではなく、ＦＬＡＳＨメモリなどの他の外部メモリを用いてもよい。
【図面の簡単な説明】
【００２１】
【図１】本発明のデータ処理装置を示すシステム構成図である。
【図２】第１の実施例に係るデータ処理装置のＡＳＩＣ部とＳＤＲＡＭの外部接続構成を示す図である。
【図３】信号タイミング図である。
【図４】ＡＳＩＣ部とＳＤＲＡＭの回路と外部接続を示す図である。
【図５】ＡＳＩＣ部の詳細な回路図である。
【図６】第２の実施例に係るデータ処理装置のＡＳＩＣ部とＳＤＲＡＭの回路と外部接続を示す図である。
【符号の説明】
【００２２】
１０  ＡＳＩＣ部
１１  アンテナ
１２  ＲＦ送受信部
１３  ベースバンド部
１４  液晶表示部
１５  ＣＰＵ
１７  メモリ制御部
１８  コーデック部
１９  キー入力部
２０  高周波クロック発振器
２２  スピーカ
２３  マイク
２４  ＳＤＲＡＭ
２５  ＦＬＡＳＨメモリ
２６  クロック信号出力用バス
２７  クロック信号入力用バス
２８  中間バス
２９  ラッチ回路
３０  ＡＨＢインターフェース
３１  シフトレジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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