(57)【要約】    【課題】製造コストとパフォーマンスのバランスが良いマルチＣＰＵタイプの印刷装置を、提供する。    【解決手段】印刷装置１０の制御部１３を、共通アドレスバス，Ｎ（図では、２）個のコントロールバス及びＮ個以下のアドレスバスにより、Ｎ個のＣＰＵと接続される接続制御ＡＳＩＣ２０であって、各ＣＰＵのアクセス履歴を数値化して管理する機能を有し、Ｎ個のＣＰＵによって同時にバス使用要求が出された場合に、各ＣＰＵについて管理している数値情報に基づき、１個のＣＰＵを特定し、特定したＣＰＵに、バス使用許可を与える接続制御ＡＳＩＣ２０が用いられているものとしておく。    【選択図】図１
2008204311.tif 000002
【特許請求の範囲】
【請求項１】
Ｎ（≧２）個のＣＰＵと、共通アドレスバス，Ｎ個のコントロールバス及びＮ個以下のデータバスとにより接続される接続制御用半導体集積回路であって、
複数の数値の中から、入力されたアドレスと対応づけられている数値を出力する回路であると共に、より高速にアクセスできることが望まれる部分に関するアドレスに、より大きな数値が対応づけられている回路である数値出力回路と、
ＣＰＵ毎に所定数個の数値を記憶可能な数値記憶回路と、
各ＣＰＵがアドレスを出力する度に、当該アドレスを前記数値出力回路に入力し、その結果として前記ＰＰ値出力回路が出力した数値を、アドレスを出力したＣＰＵに関する，最も過去に前記数値記憶回路に記憶された数値の代わりに、前記数値記憶回路に記憶する数値制御回路と、
１つのＣＰＵによってバス使用要求が出された場合は、バス使用要求を出したＣＰＵに、バス使用許可を与え、複数のＣＰＵによってバス使用要求が出された場合は、当該複数のＣＰＵの中の，前記数値記憶回路に記憶されている数値の総和が最も大きいＣＰＵに、バス使用許可を与えるバス使用許可回路と
を、備えることを特徴とする接続制御用半導体集積回路。                                                                                
【請求項２】
前記数値出力回路が、
各アドレスに対して，どの数値を出力するかを、外部から設定可能な回路である
ことを特徴とする請求項１記載の接続制御用半導体集積回路。
【請求項３】
前記バス使用許可回路が、
複数のＣＰＵによってバス使用要求が出された場合、各ＣＰＵに、各ＣＰＵについて定められている連続回数以上、バス使用許可を連続して与えない回路である。
ことを特徴とする請求項１又は請求項２に記載の接続制御用半導体集積回路。
【請求項４】
前記バス使用許可回路が、
各ＣＰＵに関する前記連続回数を外部から設定可能な回路である
ことを特徴とする請求項３記載の接続制御用半導体集積回路。
【請求項５】
印刷エンジン、及び、
前記印刷エンジンに印刷を行わせるための、請求項１乃至請求項４のいずれかに記載の接続制御用半導体集積回路と，Ｎ個のＣＰＵとを備えた制御部
を有すること特徴とする印刷装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のＣＰＵと他部分とを接続するための接続制御用半導体集積回路と，複数のＣＰＵを搭載した印刷装置とに、関する。
【背景技術】
【０００２】
現在、市販されている印刷装置は、１つのＣＰＵによって、印刷を行うために必要な各種処理（印刷データを解釈する処理等）が行われるものとなっているが、１ＣＰＵにより実現可能な性能には限界がある。このため、コンピュータに採用されている，図３（ａ）〜図３（ｃ）に示したようなマルチＣＰＵ構成を採用することによって、より高性能な印刷装置を実現することが考えられる。
【０００３】
しかしながら、図３（ａ）に示した，各ＣＰＵと接続制御用ＩＣ（各ＣＰＵと他部分とを接続するためのＩＣ；ノースブリッジ等）とが、専用のデータバス，アドレスバス及びコントロールバスで接続されるマルチＣＰＵ構成は、パフォーマンスは高いが、ピン数が多い接続制御用ＩＣ（製造コストがかかる接続制御用ＩＣ）を必要とするものとなっている。
【０００４】
また、図３（ｂ），図３（ｃ）に示したマルチＣＰＵ構成は、安価な接続制御用ＩＣ（ピン数が少ない接続制御用ＩＣ）を利用できるものとなっている。ただし、図３（ｂ），図３（ｃ）に示したマルチＣＰＵ構成は、２つのＣＰＵが１つのアドレスバスを使用するものであるため、バス使用要求の競合時に，バスの使用許可を出すＣＰＵをアドレスによって定めるといったことが行えない（各ＣＰＵに効率的に処理を行わせることが出来ない）ものとなっている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、本発明の課題は、製造コストとパフォーマンスのバランスが良いマルチＣＰＵタイプの印刷装置と、それを用いることにより、製造コストとパフォーマンスのバランスが良いマルチＣＰＵタイプの装置を製造できる接続制御用半導体集積回路とを、提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明では、Ｎ（≧２）個のＣＰＵと、共通アドレスバス，Ｎ個のコントロールバス及びＮ個以下のデータバスとにより接続される接続制御用半導体集積回路を、複数の数値の中から、入力されたアドレスと対応づけられている数値を出力する回路であると共に、より高速にアクセスできることが望まれる部分に関するアドレスに、より大きな数値が対応づけられている回路である数値出力回路と、ＣＰＵ毎に所定数個の数値を記憶可能な数値記憶回路と、各ＣＰＵがアドレスを出力する度に、当該アドレスを数値出力回路に入力し、その結果としてＰＰ値出力回路が出力した数値を、アドレスを出力したＣＰＵに関する，最も過去に数値記憶回路に記憶された数値の代わりに、数値記憶回路に記憶する数値制御回路と、１つのＣＰＵによってバス使用要求が出された場合は、バス使用要求を出したＣＰＵに、バス使用許可を与え、複数のＣＰＵによってバス使用要求が出された場合は、当該複数のＣＰＵの中の，数値記憶回路に記憶されている数値の総和が最も大きいＣＰＵに、バス使用許可を与えるバス使用許可回路とを備えた回路として構成（設計・製造）しておく。
【０００７】
すなわち、本発明の接続制御用半導体集積回路は、複数のバス使用要求が出された場合、数値記憶回路に記憶されている各ＣＰＵに関する“数値の総和”に基づき、バス使用許可を与えるＣＰＵを決定する回路となっている。そして、接続制御用半導体集積回路は、より高速にアクセスできることが望まれる部分（デバイスやデバイスの一部分）に，より頻繁にアクセスしているＣＰＵに関する“数値の総和”の方が大きくなるように、数値記憶回路上の各数値を書き換える回路（数値出力回路，数値制御回路を備えた回路）であると共に、アドレスバスが１つで済む回路なのであるから、この接続制御用半導体集積回路を用いておけば、既存のマルチＣＰＵ構成を採用した装置よりも性能が良く、安価な装置〔例えば、請求項５記載の印刷装置等の、製造コストとパフォーマンスのバランスが良いマルチＣＰＵタイプの印刷装置〕を実現できることになる。
【０００８】
本発明の接続制御用半導体集積回路を実現（設計，製造）する際には、数値出力回路を、各アドレスに対して，どの数値を出力するかを、外部から設定可能な回路としておくことが望ましい。何故ならば、より高速にアクセスできることが望まれる部分（アドレス範囲）は、装置によって異なるためである。
【０００９】
また、特定のＣＰＵが出したバス使用要求に対するバス使用許可が長時間にわたって出されないといったようなことが生じないようにするために、本発明の接続制御用半導体集積回路を実現するに際しては、バス使用許可回路を、複数のＣＰＵによってバス使用要求が出された場合、各ＣＰＵに、各ＣＰＵについて定められている連続回数以上、バス使用許可を連続して与えない回路としておくことが望ましい。なお、そのようなバス使用許可回路を備えた回路として本発明の接続制御用半導体集積回路を実現する場合には、さらに、バス使用許可回路を、各ＣＰＵに関する連続回数を外部から設定可能な回路としておくことが、望ましい。
【発明を実施するための最良の形態】
【００１０】
以下、本発明を実施するための最良の形態を、図面を参照して詳細に説明する。
【００１１】
まず、図１を用いて、本発明の一実施形態に係る印刷装置１０の概要（ハードウェア構成）を、説明する。
【００１２】
図示してあるように、本実施形態に係る印刷装置１０は、操作パネル１１と印刷エンジン１２と制御部１３とを備えた装置（いわゆるプリンタ）である。
【００１３】
この印刷装置１０が備える印刷エンジン１２は、用紙上に印刷を行うためのユニットである。操作パネル１１は、ユーザと印刷装置１０（制御部１３）との間のインタフェースユニット（マン・マシン・インタフェースユニット）である。この操作パネル１１は、ＬＣＤ，押しボタンスイッチ，ＬＥＤ等から構成されたユニットとなっている。
【００１４】
制御部１３は、印刷装置１０をプリンタとして機能させるためのユニットである。この制御部１３は、図示してあるように、２つのＣＰＵ（ＣＰＵ_Ａ及びＣＰＵ_Ｂ），接続制御ＡＳＩＣ２０，ＩＯ制御ＡＳＩＣ，ＲＯＭ，ＲＡＭ，画像処理ＡＳＩＣ，パラレルＩ／Ｆ回路，ネットワークＩ／Ｆ回路等で構成されたユニットとなっている。また、制御部１３は、接続制御ＡＳＩＣ２０と２つのＣＰＵとが，共通のデータバス及びアドレスバスで接続されたユニット（接続制御ＡＳＩＣ２０と各ＣＰＵとの間に専用のデータバス／アドレスバスが設けられていないユニット）となっている。
【００１５】
以上のことを前提に、以下、本実施形態に係る印刷装置１０の構成及び動作を、さらに具体的に説明する。
【００１６】
本印刷装置１０（制御部１３）に用いられている接続制御ＡＳＩＣ２０は、各ＣＰＵと他デバイス（制御部１３内のＲＡＭ，ＲＯＭ等）とを接続する（各ＣＰＵに他デバイスを利用させる）ためのＡＳＩＣである。
【００１７】
この接続制御ＡＳＩＣ２０は、図２に示したように、ＣＰＵバス調停回路２１，連続回数レジスタ２２，高優先度領域アドレス用レジスタ２３Ｈ，低優先度領域アドレス用レジスタ２３Ｌ，２つの比較器２４Ｈ及び２４Ｌ，ＰＰ値出力回路２５，セレクタ２６，ＣＰＵ_Ａ用ＰＰ加算器２７Ａ，ＣＰＵ_Ｂ用ＰＰ加算器２７Ｂ，２つのシフトレジスタ２８Ａ及び２８Ｂ，比較器２９，アドレス制御回路３０，ＣＰＵバスサイクルコントローラ３１，各種デバイス（ＲＡＭ，画像処理ＡＳＩＣ等）用の各種インタフェース回路（“Ｉ／Ｆ”）等で構成されたＡＳＩＣとなっている。
【００１８】
この接続制御ＡＳＩＣ２０内に設けられている連続回数レジスタ２２は、ＣＰＵ_Ａに関する連続回数ｍ，及び，ＣＰＵ_Ｂに関する連続回数ｎ（用途は後述）を記憶しておくためのレジスタである。高優先度領域アドレス用レジスタ２３Ｈは、各ＣＰＵが高速にアクセスできることが望ましいアドレス範囲の開始アドレス及び終了アドレスを，複数組（本実施形態では、最大３組），記憶可能なレジスタである。低優先度領域アドレス用レジスタ２３Ｌは、各ＣＰＵが高速にアクセスできなくても良いアドレス範囲〔高優先度領域アドレス用レジスタ２３Ｈ上の各情報が示している各アドレス範囲と重複部分がないもの〕の開始アドレス及び終了アドレスを，複数組（本実施形態では、最大３組），記憶可能なレジスタである。
【００１９】
これらのレジスタは、ＣＰＵ（ＣＰＵ_Ａ或いはＣＰＵ_Ｂ）によって、データ（連続回数ｍ等）が書き込めるレジスタとなっている。
【００２０】
比較器２４Ｈは、アドレス制御回路３０からのアドレス〔バスの使用許可を得たＣＰＵ（ＣＰＵ_Ａ或いはＣＰＵ_Ｂ）が出力したアドレス〕が、高優先度領域アドレス用レジスタ２３Ｈ上のいずれかの情報が示しているアドレス範囲内のものであった場合に、ＰＰ値出力回路２５への信号のレベルをハイレベルに変更する回路である。比較器２４Ｌは、アドレス制御回路３０からのアドレスが、低優先度領域アドレス用レジスタ２３Ｌ上のいずれかの情報が示しているアドレス範囲内のものであった場合に、ＰＰ値出力回路２５への信号のレベルをハイレベルに変更する回路である。
【００２１】
ＰＰ値出力回路２５は、印刷装置１０の起動時に、高優先度領域用ＰＰ値＞通常領域用ＰＰ値＞低優先度領域用ＰＰ値という関係を満たす３種のＰＰ(プライオリティポイント)値が，ＣＰＵによって設定される回路（ＣＰＵがアクセス可能な，各ＰＰ値用のレジスタを備えた回路）である。そして、ＰＰ値出力回路２５は、比較器２４Ｈからハイレベルの信号が入力されている状態では、高優先度領域用ＰＰ値を出力し、比較器２４Ｌからハイレベルの信号が入力されている状態では、低優先度領域用ＰＰ値を出力し、比較器２４Ｈ，２４Ｌの双方からローレベルの信号が入力されている状態では、通常領域用ＰＰ値を出力する回路となっている。
【００２２】
セレクタ２６は、ＰＰ値出力回路２５から入力されたＰＰ値を、シフトレジスタ２８Ａ，２８Ｂのいずれか（ＣＰＵバスサイクルコントローラ３１が指定した方）へ出力する回路である。シフトレジスタ２８Ａ，２８Ｂは、いずれも、３個のＰＰ値を記憶しておくことが出来る回路である。ＣＰＵ_Ａ用ＰＰ加算器２７Ａ、ＣＰＵ_Ｂ用ＰＰ加算器２７Ｂは、それぞれ、シフトレジスタ２８Ａ，シフトレジスタ２８Ｂに記憶されている３個のＰＰ値の加算結果（以下、合計ＰＰ値と表記する）を出力する回路である。
【００２３】
比較器２９は、“ＣＰＵ_Ａ用ＰＰ加算器２７Ａからの合計ＰＰ値≧ＣＰＵ_Ｂ用ＰＰ加算器２７Ｂからの合計ＰＰ値”が成立している場合に、ＣＰＵバス調停回路２１への優先ＣＰＵ指示信号のレベルをハイレベルに変更する回路である。
【００２４】
ＣＰＵバスサイクルコントローラ３１は、接続制御ＡＳＩＣ２０内の各部を統合的に制御する回路（接続制御ＡＳＩＣ２０内の各部の動作タイミングに関する各種制御を行う回路）である。このＣＰＵバスサイクルコントローラ３１は、ＣＰＵ_Ａがバスの使用許可を得ている場合（比較器２４Ｈ，２４Ｌに、ＣＰＵ_Ａが出力したアドレスが入力される場合）には、ＰＰ値出力回路２５が出力するＰＰ値がシフトレジスタ２８Ａに入力されるように、セレクタ２６及びシフトレジスタ２８Ａを制御し、ＣＰＵ_Ａがバスの使用許可を得ている場合には、ＰＰ値出力回路２５が出力するＰＰ値がシフトレジスタ２８Ｂに入力されるように、セレクタ２６及びシフトレジスタ２８Ａを制御する回路となっている。
【００２５】
ＣＰＵバス調停回路２１は、いずれか一方のＣＰＵのみがバス使用要求（ＣＰＵ_Ａ_ＢＲ，ＣＰＵ_Ｂ_ＢＲ）を出している場合には、そのＣＰＵに、バス使用許可（ＣＰＵ_Ａ_ＧＲ，ＣＰＵ_Ｂ_ＧＲ）を出し、ＣＰＵ_Ａ及びＣＰＵ_Ｂの双方がバス使用要求を出している場合には、比較器２９からの優先ＣＰＵ指示信号のレベルが示している方のＣＰＵ（優先ＣＰＵ指示信号レベルがハイレベル：ＣＰＵ_Ａ、優先ＣＰＵ指示信号レベルがローレベル：ＣＰＵ_Ｂ）に、バス使用許可を出す回路である。
【００２６】
ただし、ＣＰＵバス調停回路２１は、後者の動作を行う場合には、バス使用許可を連続的に出した回数をカウントする処理も行い、そのカウント結果が，バス使用要求の出力対象となっているＣＰＵに関する連続回数ｍ或いはｎ（連続回数レジスタ２２に設定されている値）と一致した場合には、他方のＣＰＵ（優先ＣＰＵ指示信号のレベルが示していない方のＣＰＵ）に，バス使用許可を出す回路となっている。
【００２７】
以上の説明から明らかなように、本実施形態に係る印刷装置１０に用いられている接続制御ＡＳＩＣ２０は、ＣＰＵ_Ａ及びＣＰＵ_Ｂからバス使用要求が出された場合、原則として（設定されている連続回数以上，連続的にバス使用要求を出すことにならない場合には）、シフトレジスタ２８Ａ，２８Ｂに記憶されている“ＰＰ値の総和”が大きい方のＣＰＵに、バス使用許可を与えるＡＳＩＣとなっている。また、接続制御ＡＳＩＣ２０は、より高速にアクセスできることが望まれるアドレス範囲に，より頻繁にアクセスしているＣＰＵに関する“ＰＰ値の総和”の方が大きくなるように、シフトレジスタ２８Ａ，２８Ｂ上のＰＰ値を書き換えるＡＳＩＣであると共に、アドレスバスが１つで済むＡＳＩＣとなっている。そして、本実施形態に係る印刷装置１０は、そのような接続制御ＡＳＩＣ２０が制御部１３に用いられている装置なのであるから、この印刷装置１０は、他の構成を採用したマルチＣＰＵタイプの印刷装置よりも、製造コストとパフォーマンスとのバランスが良い装置となっていると言うことが出来る。
【００２８】
《変形形態》
上記した印刷装置１０／接続制御ＡＳＩＣ２０は、各種の変形を行うことが出来る。例えば、上記した接続制御ＡＳＩＣ２０は、２つのＣＰＵと１つのデータバスで接続されるＡＳＩＣであったが、接続制御ＡＳＩＣ２０を、各ＣＰＵと専用のデータバスで接続されるＡＳＩＣや，図３（ｃ）のようなタイプのＡＳＩＣに変形することが出来る。
【００２９】
また、接続制御ＡＳＩＣ２０は、アドレスを３区分するもの（３種のＰＰ値のいずれかが、シフトレジスタ２８Ａ，２８Ｂに記憶されるもの）であったが、接続制御ＡＳＩＣ２０を、アドレスを２或いはＭ（≧４）区分するものに変形することも出来る。
【００３０】
さらに、接続制御ＡＳＩＣ２０を、ｍ，ｎ値等を変更できないものや、３個以上のＣＰＵに接続可能なものに変形しても良いことや、接続制御ＡＳＩＣ２０を用いて印刷装置１０以外の装置（例えば、スキャナ）を製造しても良いことなどは、当然のことである。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施形態に係る印刷装置の構成図。
【図２】実施形態に係る印刷装置に用いられている接続制御ＡＳＩＣの構成図。
【図３】コンピュータに採用されているマルチＣＰＵ構成の説明図。
【符号の説明】
【００３２】
１０  印刷装置、  １１  操作パネル、  １２  印刷エンジン、  １３  制御部
２０  接続制御ＡＳＩＣ、  ２１  ＣＰＵバス調停回路、
２２  連続回数レジスタ、  ２３Ｈ  高優先度領域アドレス用レジスタ、
２３Ｌ  低優先度領域アドレス用レジスタ、  ２４Ｈ，２４Ｌ，２９  比較器
２５  ＰＰ値出力回路、  ２６  セレクタ、  ２７Ａ  ＣＰＵ_Ａ用ＰＰ加算器
２７Ｂ  ＣＰＵ_Ｂ用ＰＰ加算器、  ２８Ｂ，２８Ａ  シフトレジスタ
３０  アドレス制御回路、  ３１  ＣＰＵバスサイクルコントローラ
【図１】
2008204311.tif 000003
【図２】
2008204311.tif 000004
【図３】
2008204311.tif 000005