(57)【要約】【課題】コントロールＰＣＢを簡素化した液晶表示装置を提供する。【解決手段】液晶表示装置は、第１及び第２データライン群、該第１及び第２データライン群と交差する複数のゲートライン、及びマトリクス状に配置された複数の液晶セルを含む液晶表示パネル３０と、前記第１データライン群にデータを供給する第１データＩＣに接続された第１ソースＰＣＢ４１Ａと、前記第２データライン群にデータを供給する第２データＩＣに接続された第２ソースＰＣＢ４１Ｂと、シングルポートを介して前記第１及び第２データＩＣにビデオデータを出力するとともに、前記シングルポートを介して前記第１及び第２データＩＣを制御するためのタイミング制御信号を出力するタイミングコントローラー３１とを備える。【選択図】図１３
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【特許請求の範囲】
【請求項１】
第１及び第２データライン群、該第１及び第２データライン群と交差する複数のゲートライン、及びマトリクス状に配置された複数の液晶セルを含む液晶表示パネルと、
前記第１データライン群にデータを供給する第１データＩＣに接続された第１ソースＰＣＢと、
前記第２データライン群にデータを供給する第２データＩＣに接続された第２ソースＰＣＢと、
シングルポートを介して前記第１及び第２データＩＣにビデオデータを出力するとともに、前記シングルポートを介して前記第１及び第２データＩＣを制御するためのタイミング制御信号を出力するタイミングコントローラーと
を備えることを特徴とする液晶表示装置。
【請求項２】
前記タイミングコントローラーのシングルポートを前記第１及び第２ソースＰＣＢのうち、少なくともいずれか１つに接続して、前記タイミングコントローラーからのビデオデータとタイミング制御信号とを前記第１及び第２ソースＰＣＢのうち、少なくともいずれか１つに送信する第１接続ケーブルを備えることを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記タイミングコントローラーのシングルポートを前記第１ソースＰＣＢに接続して、前記タイミングコントローラーからのビデオデータとタイミング制御信号とを前記第１ソースＰＣＢに送信する第１接続ケーブルと、
前記タイミングコントローラーのシングルポートを前記第２ソースＰＣＢに接続して、前記タイミングコントローラーからのビデオデータとタイミング制御信号とを前記第２ソースＰＣＢに送信する第２接続ケーブルと
を備えることを特徴とする請求項１に記載の液晶表示装置。
【請求項４】
前記タイミングコントローラーが実装され、前記タイミングコントローラーのシングルポートを前記第１及び第２接続ケーブルに接続して、前記タイミングコントローラーからのデータとタイミング制御信号とを前記第１及び第２接続ケーブルに送信する接続配線が形成されたコントロールＰＣＢをさらに備えることを特徴とする請求項３に記載の液晶表示装置。
【請求項５】
前記接続配線と前記第１及び第２接続ケーブルは、前記第１データＩＣのうちのいずれか１つと第２データＩＣのうちのいずれか１つとの間でキャリー信号を送信することを特徴とする請求項４に記載の液晶表示装置。
【請求項６】
前記第１接続ケーブルは、前記タイミングコントローラーのシングルポートを前記第１及び第２ソースＰＣＢに接続して、前記タイミングコントローラーからのビデオデータとタイミング制御信号とを前記第１及び第２ソースＰＣＢに送信することを特徴とする請求項２に記載の液晶表示装置。
【請求項７】
前記第１接続ケーブルは、前記第１データＩＣのうちのいずれか１つと第２データＩＣのうちのいずれか１つとの間でキャリー信号を送信することを特徴とする請求項６に記載の液晶表示装置。
【請求項８】
前記第１接続ケーブルは、前記タイミングコントローラーのシングルポートを前記第１及び第２ソースＰＣＢのうちのいずれか１つにのみ接続して、前記タイミングコントローラーからのビデオデータとタイミング制御信号を前記第１及び第２ソースＰＣＢのうちのいずれか１つに送信し、
前記液晶表示パネルは、前記第１ソースＰＣＢを前記第２ソースＰＣＢに接続するＬＯＧ配線を備え、前記ＬＯＧ配線は、前記第１及び第２ソースＰＣＢのうちのいずれか１つからのビデオデータ、タイミング制御信号及び駆動電圧を他のソースＰＣＢに送信する
ことを特徴とする請求項２に記載の液晶表示装置。
【請求項９】
前記ＬＯＧ配線は、前記第１データＩＣのうちのいずれか１つと前記第２データＩＣのうちのいずれか１つとの間でキャリー信号を送信することを特徴とする請求項６に記載の液晶表示装置。
【請求項１０】
外部ソースから入力データを受けるインタフェース回路、前記インタフェース回路からの入力データに基づいて、前記タイミングコントローラーにデジタルビデオデータとタイミング信号を供給するグラフィック処理回路と、
前記液晶表示パネルを駆動するための駆動電圧を発生する電圧源を含むシステムボードと
をさらに備えることを特徴とする請求項１に記載の液晶表示装置。
【請求項１１】
前記システムボードは、前記タイミングコントローラーに前記タイミング制御信号の波形選択情報を供給するメモリをさらに備えることを特徴とする請求項１０に記載の液晶表示装置。
【請求項１２】
前記第１データＩＣは、前記駆動電圧を分圧して、ガンマ補償電圧を発生する抵抗列と、
前記抵抗列に並列接続した補償抵抗と
を備えることを特徴とする請求項８に記載の液晶表示装置。
【請求項１３】
前記第１データＩＣが実装され、第１ダミー配線が形成される第１ＣＯＦと、
前記第２データＩＣが実装され、第２ダミー配線が形成される第２ＣＯＦと
を備え、
前記第１ダミー配線は、前記第１ソースＰＣＢを前記ＬＯＧ配線の一方に接続して、前記第１ソースＰＣＢからのビデオデータ、タイミング制御信号及び駆動電圧を前記ＬＯＧ配線に送信し、前記第２ダミー配線は、前記第２ソースＰＣＢを前記ＬＯＧ配線の他方に接続して、前記第２ソースＰＣＢからのビデオデータ、タイミング制御信号及び駆動電圧を前記ＬＯＧ配線に送信し、
前記ダミー配線のうち、前記駆動電圧が送信されるダミー配線の線幅が、前記タイミング制御信号が送信されるダミー配線の線幅より広く、前記ＬＯＧ配線のうち、前記駆動電圧が送信されるダミー配線に接続されたＬＯＧ配線の線幅が、前記タイミング制御信号が送信されるダミー配線に接続されたＬＯＧ配線の線幅より広いことを特徴とする請求項８に記載の液晶表示装置。
【請求項１４】
前記第１データＩＣの信号入力端子に接続された第１抵抗と、
前記第２データＩＣの信号入力端子に接続された第２抵抗と
をさらに備え、
前記抵抗の抵抗値をＲＴＡとするとき、その抵抗値は、
【数１】
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であり、ここで、ＲＴＢは、前記第２ソースＰＣＢに接続された前記データＩＣの信号入力端子に接続された抵抗、ＲＥＱは、前記接続部の抵抗、ＲＬＯＧは、前記ＬＯＧ配線の抵抗をそれぞれ意味することを特徴とする請求項８に記載の液晶表示装置。
【請求項１５】
第１及び第２データライン群、前記第１及び第２データライン群と交差する複数のゲートライン、及びマトリクス状に配置された複数の液晶セルを含む液晶表示パネルと、
前記第１データライン群にデータを供給する第１データＩＣに接続された第１ソースＰＣＢと、
前記第２データライン群にデータを供給する第２データＩＣに接続された第２ソースＰＣＢと、
シングルポートを介して前記第１及び第２データＩＣにビデオデータを出力するとともに、前記シングルポートを介して前記第１及び第２データＩＣを制御するためのタイミング制御信号を出力するタイミングコントローラーと
を備え、
前記タイミングコントローラーは、第１周波数で入力データを受けて前記第１周波数より高い第２周波数で前記ビデオデータを出力することを特徴とする液晶表示装置。
【請求項１６】
前記タイミングコントローラーは、
前記第１周波数で入力される入力データを奇数の画素データと偶数の画素データとに分離し、該分離されたデータを前記第１周波数の１／２周波数で出力する２ポート拡張部と、
前記２ポート拡張部からのデータを変調して、前記シングルポートを介して出力されるデータのスイング幅を減らし、前記第１周波数と対比して２倍高い前記第２周波数で前記変調されたデータを出力するデータ変調部と
を備えることを特徴とする請求項１５に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に関し、特に、コントロールプリント回路ボード（Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ：以下、ＰＣＢと略す）を簡素化した液晶表示装置に関する。
【背景技術】
【０００２】
液晶表示装置は、ビデオ信号に応じて液晶セルの光透過率を調節して画像を表示する。アクティブマトリクスタイプの液晶表示装置は、図１のように、液晶セルＣｌｃごとに形成された薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：以下、ＴＦＴと略す）を用いて液晶セルに供給されるデータ電圧をスイッチングしてデータを能動的に制御するので、動画の表示品質を高めることができる。図１において、図面符号「Ｃｓｔ」は、液晶セルＣｌｃに充電されたデータ電圧を維持するためのストレージキャパシタ、「ＤＬ」は、データ電圧が供給されるデータライン、「ＧＬ」は、スキャン電圧が供給されるゲートラインをそれぞれ意味する。
【０００３】
液晶表示装置は、最近のテレビやモニターが大画面化しつつ、小型とともに、中大型モデルの開発が進められている。このような液晶表示装置は、図２のように、コントロールＰＣＢ２０、ソースＰＣＢ２２、ソースＰＣＢ２２とコントロールＰＣＢ２０との間に接続されたケーブル２１、ソースＰＣＢ２２と液晶表示パネル２５との間に接続された複数のソースＣＯＦ（Ｃｈｉｐ  ｏｎ  ｆｉｌｍ）を備える。
【０００４】
ソースＣＯＦ２４は、ソースＰＣＢ２２と液晶表示パネル２５とのデータパッドに電気的に接続される。このソースＣＯＦ２４には、データ集積回路（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ；以下、「ＩＣ」と略す）２３が実装される。
【０００５】
ソースＰＣＢ２２には、コントロールＰＣＢ２０からのデジタルビデオデータとタイミング制御信号を送信するための信号配線が形成される。
【０００６】
コントロールＰＣＢ２０には、制御回路とデータ送信回路などが実装される。このコントロールＰＣＢ２０は、ソースＰＣＢ２２のデータＩＣにデータを供給し、データＩＣの動作を制御するためのタイミング制御信号を、ケーブル２１を介してソースＰＣＢ２２に供給する。
【０００７】
図２のような液晶表示装置において、液晶表示パネル２５が大きくなれば、それに伴ってデータラインとソースＣＯＦ２４が多くなり、その結果、ソースＰＣＢ２２も大きくなる。この場合に、ソースＰＣＢ２２とソースＣＯＦ２４との整列が難しくなる。ソースＰＣＢ２２が大きくなれば、従来のＳＭＴ（Ｓｕｒｆａｃｅ  Ｍｏｕｎｔ  Ｔｅｃｈｎｏｌｏｇｙ）装置のような自動化実装装置は、相対的に小さな大きさのソースＰＣＢ２２を基準に設計されたため、大きなソースＰＣＢ２２を扱うことができない。コントロールＰＣＢ２０は、液晶表示装置が大型化するほど、メモリ等の回路素子が多くなり、出力ピンの数が増加するという問題点がある。
【０００８】
一方、図３のように、ソースＰＣＢを分離し、タイミングコントローラー１３１の出力ポートをソースＰＣＢの分割数分だけ複数に分割する方法も考慮できるが、この場合には、タイミングコントローラー１３１とコントロールＰＣＢ１４０とが大きくならざるをえない。
【０００９】
以下、これを詳細に説明する。
【００１０】
タイミングコントローラー１３１の出力ポートが２つに分離されると仮定するとき、タイミングコントローラー１３１は、図４のように左／右データ分離部１２０、２ポート拡張部１２１及びデータ変調部１２２を備える。
【００１１】
左／右データ分離部１２０は、フレームメモリを用いて入力周波数（ｆ）で入力される入力デジタルビデオデータＲＧＢを、左側データＲＧＢｌと右側データＲＧＢｒとに分離する。左／右データ分離部１２０から出力されるデータＲＧＢｌ、ＲＧＢｒは、入力周波数の１／２周波数（ｆ／２）で２ポート拡張部１２１に供給される。このような左／右データ分離部１２０によってタイミングコントローラー１３１の出力ポートを分離すれば、タイミングコントローラー１３１の大きさが大きくならざるをえない。
【００１２】
２ポート拡張部１２１は、左／右データ分離部１２０から１／２周波数（ｆ／２）で入力される左／右のデータＲＧＢｌ、ＲＧＢｒを奇数の画素データＲＧＢｌｏｄｄ、ＲＧＢｒｏｄｄと偶数の画素データＲＧＢｌｅｖｅｎ、ＲＧＢｒｅｖｅｎとに分離して、分離したそれぞれのデータを１／４周波数（ｆ／４）でデータ変調部１２２に供給する。
【００１３】
データ変調部１２２は、ｍｉｎｉ−ＬＶＤＳ方式でデータを変調する場合に、４倍速のｍｉｎｉ  ＬＶＤＳクロックに応じて２ポート拡張部１２１からのデータＲＧＢｌｏｄｄ、ＲＧＢｒｏｄｄ、ＲＧＢｌｅｖｅｎ、ＲＧＢｒｅｖｅｎの周波数を高めて、入力周波数と同じ周波数（ｆ）で左側データＲＧＢｌｏｄｄ、ＲＧＢｌｅｖｅｎと右側データＲＧＢｒｏｄｄ、ＲＧＢｒｅｖｅｎとを、分離された２個の出力ポート１６１、１６２を介して分割出力する。左側データＲＧＢｌｏｄｄ、ＲＧＢｌｅｖｅｎと右側データＲＧＢｒｏｄｄ、ＲＧＢｒｅｖｅｎのそれぞれは、３対の奇数の画素データ、３対の偶数の画素データ及び１対のｍｉｎｉクロックを含むので、タイミングコントローラー１３１の出力ピンの数が多くならざるをえない。左側データＲＧＢｌｏｄｄ、ＲＧＢｌｅｖｅｎは、タイミングコントローラー１３１の第１出力ポート１６１と第１接続配線１５３Ａとを経由して第１ソースＰＣＢ１４１Ａに送信され、右側データＲＧＢｒｏｄｄ、ＲＧＢｒｅｖｅｎは、タイミングコントローラー１３１の第２出力ポート１６２と第２接続配線１５３Ｂとを経由して第２ソースＰＣＢ１４１Ｂに送信される。
【００１４】
結果的に、図３のように、ソースＰＣＢを２つに分離するとしても、タイミングコントローラー１３１とその出力ピン数を減らすのが難しく、コントロールＰＣＢ１４０の大きさを小さくすることが難しい。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は、上述の問題点に鑑みてなされたもので、その目的は、ソースＰＣＢを分割し、コントロールＰＣＢの大きさと出力ピン数を減らすようにした液晶表示装置を提供することにある。
【課題を解決するための手段】
【００１６】
上記の目的を達成すべく、本発明の実施の形態に係る液晶表示装置は、第１及び第２データライン群、該第１及び第２データライン群と交差する複数のゲートライン、及びマトリクス状に配置された複数の液晶セルを含む液晶表示パネルと、前記第１データライン群にデータを供給する第１データＩＣに接続された第１ソースＰＣＢと、前記第２データライン群にデータを供給する第２データＩＣに接続された第２ソースＰＣＢと、シングルポートを介して前記第１及び第２データＩＣにビデオデータを出力するとともに、前記シングルポートを介して前記第１及び第２データＩＣを制御するためのタイミング制御信号を出力するタイミングコントローラーとを備える。
【００１７】
本発明の他の実施の形態に係る液晶表示装置は、第１及び第２データライン群、前記第１及び第２データライン群と交差する複数のゲートライン、及びマトリクス状に配置された複数の液晶セルを含む液晶表示パネルと、前記第１データライン群にデータを供給する第１データＩＣに接続された第１ソースＰＣＢと、前記第２データライン群にデータを供給する第２データＩＣに接続された第２ソースＰＣＢと、シングルポートを介して前記第１及び第２データＩＣにビデオデータを出力するとともに、前記シングルポートを介して前記第１及び第２データＩＣを制御するためのタイミング制御信号を出力するタイミングコントローラーとを備え、前記タイミングコントローラーは、第１周波数で入力データを受けて前記第１周波数より高い第２周波数で前記ビデオデータを出力する。
【発明の効果】
【００１８】
本発明に係る液晶表示装置によれば、ソースＰＣＢを分割しタイミングコントローラーの出力ポートをシングル出力ポートで構成することで、コントロールＰＣＢの大きさと出力ピン数を減らすことができる。また、本発明に係る液晶表示装置によれば、液晶表示パネルに形成されたＬＯＧ配線を用いて１つのＦＦＣを除去することによって、ソースＰＣＢとコントロールＰＣＢとの接続構造を単純化でき、かつ部品数を減らすことができる。
【００１９】
また、本発明に係る液晶表示装置によれば、ＦＦＣを介して直接コントロールＰＣＢから駆動信号を供給される第１ソースＰＣＢのデータＩＣ内に各々補償抵抗を並列に接続することによって、ＬＯＧ配線を介して駆動信号を供給される第２ソースＰＣＢと前記第１ソースＰＣＢとの間のガンマ補償電圧の偏差をなくすことができる。
【００２０】
なお、本発明に係る液晶表示装置によれば、ソースＣＯＦ又はソースＴＣＰに形成されて、駆動電圧を送信するダミー配線の線幅を、データタイミング制御信号を送信する他のダミー配線の線幅より広く形成している。その結果、ＬＯＧ配線抵抗による電圧降下分を最小にして、第１ソースＰＣＢと第２ソースＰＣＢとの間のガンマ補償電圧の偏差をなくすことができる。
【発明を実施するための最良の形態】
【００２１】
以下、図５〜図３５を参照して、本発明の好ましい実施の形態について説明する。
【００２２】
まず、図５〜図１６は、本発明の第１の実施の形態に係る液晶表示装置を示す。
【００２３】
図５に示すように、本発明の実施の形態に係る液晶表示装置は、液晶表示パネル３０、タイミングコントローラー３１、データ駆動回路３２、及びゲート駆動回路３３を備える。
【００２４】
液晶表示パネル３０において、２枚のガラス基板の間には液晶層が形成される。この液晶表示パネル３０は、ｍ個のデータラインＤ１〜Ｄｍと、ｎ個のゲートラインＧ１〜Ｇｎとが交差構造によりマトリクス状に配置されたｍ×ｎ個の液晶セルＣｌｃを含む。
【００２５】
液晶表示パネル３０の下部ガラス基板には、データラインＤ１〜Ｄｍ、ゲートラインＧ１〜Ｇｎ、ＴＦＴ、ＴＦＴに接続された液晶セルＣｌｃの画素電極１、及びストレージキャパシタＣｓｔなどが形成される。この液晶表示パネル３０の下部ガラス基板には、後述のソースＣＯＦの間でデータ、データタイミング制御信号、駆動電圧などを送信するＬＯＧ（Ｌｉｎｅｓ  Ｏｎ  Ｇｌａｓｓ）配線が形成される。
【００２６】
液晶表示パネル３０の上部ガラス基板上には、ブラックマトリクス、カラーフィルター及び共通電極２が形成される。共通電極２は、ＴＮ（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ）モードとＶＡ（Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）モードのような垂直電界駆動方式により上部ガラス基板上に形成され、ＩＰＳ（Ｉｎ  Ｐｌａｎｅ  Ｓｗｉｔｃｈｉｎｇ）モードとＦＦＳ（Ｆｒｉｎｇｅ  Ｆｉｅｌｄ  Ｓｗｉｔｃｈｉｎｇ）モードのような水平電界駆動方式により画素電極１と共に下部ガラス基板上に形成される。液晶表示パネル３０の上部ガラス基板と下部ガラス基板上には、光軸が直交する偏光板が付着され、液晶と接する内面に液晶のプレチルト角を設定するための配向膜が形成される。
【００２７】
タイミングコントローラー３１は、垂直／水平同期信号、データイネーブル、クロック信号などのタイミング信号を受信して、データ駆動回路３２とゲート駆動回路３３との動作タイミングを制御するためのタイミング制御信号を発生する。タイミングコントローラー３１は、図６のように、グラフィック処理回路６４からタイミング信号とデジタルビデオデータＲＧＢとを受信することができる。グラフィック処理回路６４は、システムボードに実装されて、液晶表示パネル３０の解像度に合うように入力データの解像度を変換してタイミングコントローラー３１に供給する。
【００２８】
タイミングコントローラー３１により生成されるタイミング制御信号は、ゲートスタートパルス（Ｇａｔｅ  Ｓｔａｒｔ  Ｐｕｌｓｅ）ＧＳＰ、ゲートシフトクロック信号（Ｇａｔｅ  Ｓｈｉｆｔ  Ｃｌｏｃｋ）ＧＳＣ、ゲート出力イネーブル信号（Ｇａｔｅ  Ｏｕｔｐｕｔ  Ｅｎａｂｌｅ）ＧＯＥなどのゲートタイミング制御信号を含む。ゲートスタートパルスＧＳＰは、１画面が表示される１垂直期間のうち、スキャンが始まるスタート水平ラインを指示する。ゲートシフトクロック信号ＧＳＣは、ゲート駆動回路内のシフトレジスタに入力されてゲートスタートパルスＧＳＰを順次シフトさせるためのタイミング制御信号であって、ＴＦＴのオン期間に対応するパルス幅で発生する。ゲート出力信号ＧＯＥは、ゲート駆動回路３３の出力を指示する。また、タイミングコントローラー３１により生成されるタイミング制御信号は、ソースサンプリングクロック（Ｓｏｕｒｃｅ  Ｓａｍｐｌｉｎｇ  Ｃｌｏｃｋ）ＳＳＣ、ソース出力イネーブル信号（Ｓｏｕｒｃｅ  Ｏｕｔｐｕｔ  Ｅｎａｂｌｅ）ＳＯＥ、極性制御信号（Ｐｏｌａｒｉｔｙ）ＰＯＬなどを含むデータタイミング制御信号を含む。ソースサンプリングクロックＳＳＣは、立ち上がり又は立下りエッジに基づいて、データ駆動回路３２内でデータのラッチ動作を指示する。ソース出力イネーブル信号ＳＯＥは、データ駆動回路３２の出力を指示する。極性制御信号ＰＯＬは、液晶表示パネル３０の液晶セルＣｌｃに供給されるデータ電圧の極性を指示する。また、タイミングコントローラー３１は、デジタルビデオデータを奇数の画素データＲＧＢｏｄｄと偶数の画素データＲＧＢｅｖｅｎとに分離し、そのデータをデータ駆動回路３２に供給する。
【００２９】
データの送信経路上において、ＥＭＩとデータ電圧のスイング幅を減らすために、タイミングコントローラー３１は、データをｍｉｎｉ−ＬＶＤＳ（ｌｏｗ−ｖｏｌｔａｇｅ  ｄｉｆｆｅｒｅｎｔｉａｌ  ｓｉｇｎａｌｉｎｇ）方式又はＲＳＤＳ（Ｒｅｄｕｃｅｄ  Ｓｗｉｎｇ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）方式で変調して、データ駆動回路３２に供給する。
【００３０】
データ駆動回路３２は、タイミングコントローラー３１の制御下にデジタルビデオデータＲＧＢｏｄｄ、ＲＧＢｅｖｅｎをラッチする。そして、データ駆動回路３２は、デジタルビデオデータを極性制御信号ＰＯＬに応じて、アナログ正極性／負極性ガンマ補償電圧に変換して、正極性／負極性アナログデータ電圧を発生し、そのデータ電圧をデータラインＤ１〜Ｄｍに供給する。
【００３１】
ゲート駆動回路３３は、シフトレジスタ、シフトレジスタの出力信号を液晶セルのＴＦＴ駆動に適したスイング幅に変換するためのレベルシフタ、及びレベルシフタとゲートラインＧ１〜Ｇｎとの間に接続する出力バッファをそれぞれ含む複数のゲートＩＣで構成される。このゲート駆動回路３３は、ゲートパルス（又はスキャンパルス）を順次出力する。このようなゲート駆動回路３３のＩＣは、ＣＯＦ又はＴＣＰに実装されて、ＡＣＦ（ａｎｉｓｏｔｒｏｐｉｃ  ｃｏｎｄｕｃｔｉｖｅ  ｆｉｌｍ）を介して液晶表示パネル３０の下部ガラス基板に形成されたゲートパッドに接続される。また、ゲート駆動回路３３は、ゲートインパネル（Ｇａｔｅ  Ｉｎ  Ｐａｎｅｌ）工程を用いて、画素アレイに形成されたデータラインＤ１〜Ｄｍ、ゲートラインＧ１〜Ｇｎ及びＴＦＴとともに、液晶表示パネル３０の下部ガラス基板上に直接形成することができる。また、ゲート駆動回路３３のＩＣは、チップオングラス（Ｇｈｉｐ  Ｏｎ  Ｇａｌｓｓ）方式により、液晶表示パネル３０の下部ガラス基板上に直接接着することもできる。
【００３２】
図７は、図５に示す液晶表示パネル３０、データ駆動回路３２及びタイミングコントローラー３１の組み立て状態を示す図である。図８は、ソースＣＯＦに形成されたダミー配線と液晶表示パネル３０の基板上に形成されたＬＯＧ配線とを示す図である。
【００３３】
図７及び図８に示すように、データ駆動回路３２は、複数のデータＩＣ３２Ａ、３２Ｂを含む。
【００３４】
複数のデータＩＣ３２Ａ、３２Ｂは、ソースＣＯＦ４２Ａ、４２Ｂにそれぞれ実装される。ソースＣＯＦ４２Ａ、４２Ｂの代わりにソースＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）を適用することもできる。ソースＣＯＦ４２Ａ、４２Ｂは、２つに分割された第１及び第２ソースＰＣＢ４１Ａ、４１Ｂに分けられて接続される。表示画面の右半部に形成されたデータラインにデータを供給するためのソースＣＯＦ４２Ａは、第１ソースＰＣＢ４１Ａに接続され、表示画面の左半部に形成されたデータラインにデータを供給するためのソースＣＯＦ４２Ｂは、第２ソースＰＣＢ４１Ｂに接続される。ソースＣＯＦ４２Ａ、４２Ｂの入力端子は、ソースＰＣＢ４１Ａ、４１Ｂの出力端子に電気的に接続され、ソースＣＯＦ４２Ａ、４２Ｂの出力端子は、ＡＣＦを介して液晶表示パネル３０の下部ガラス基板に形成されたデータパッドに電気的に接続される。データパッドは、データリンク配線を経由してデータラインＤ１〜Ｄｍに接続される。
【００３５】
ソースＣＯＦ４２Ａ、４２Ｂには、図８のように、ダミー配線５１が形成される。ダミー配線５１には、隣接したソースＣＯＦ４２Ａ、４２Ｂに送信されるデジタルビデオデータＲＧＢｏｄｄ、ＲＧＢｅｖｅｎと、データタイミング制御信号、キャリー信号が供給され、また、高電位電源電圧ＶＤＤ、低電位電圧電源ＶＳＳ、及びガンマ基準電圧（Ｇａｍｍａ  ｒｅｆｅｒｅｎｃｅ  ｖｏｌｔａｇｅｓ）などの駆動電圧が供給される。第１ソースＰＣＢ４１Ａに接続されたソースＣＯＦ４２Ａのうち、第２ソースＰＣＢ４１Ｂに隣接するソースＣＯＦ４２Ａのダミー配線５１と、第２ソースＰＣＢ４１Ｂに接続されたソースＣＯＦ４２Ｂのうち、第１ソースＰＣＢ４１Ａに隣接するソースＣＯＦ４２Ｂのダミー配線５１は、液晶表示パネル３０の下部ガラス基板に形成されたＬＯＧ配線４５を経由して電気的に接続される。
【００３６】
第１及び第２ソースＰＣＢ４１Ａ、４１Ｂには、デジタルビデオデータＲＧＢｏｄｄ、ＲＧＢｅｖｅｎが送信されるバス配線、データタイミング制御信号が送信されるバス配線、駆動電圧が送信されるバス配線が形成される。
【００３７】
第１ソースＰＣＢ４１Ａの入力端子は、ＦＦＣ（Ｆｌｅｘｉｂｌｅ  Ｆｌａｔ  Ｃａｂｌｅ）４３を経由してコントロールＰＣＢ４０上に形成された接続配線４４に電気的に接続される。第２ソースＰＣＢ４１Ｂは、コントロールＰＣＢ４０に接続されない。分割されたソースＰＣＢ４１Ａ、４１Ｂは、ＬＯＧ配線４５とソースＣＯＦ４２Ａ、４２Ｂとを経由して電気的に接続される。したがって、第１ソースＰＣＢ４１Ａは、コントロールＰＣＢ４０に形成された接続配線４４を経由して、コントロールＰＣＢ４０のシングル出力ポートからデジタルビデオデータＲＧＢｏｄｄ、ＲＧＢｅｖｅｎ、データタイミング信号及び駆動電圧を供給され、第２ソースＰＣＢ４１Ｂは、ＬＯＧ配線４５とソースＣＯＦ４２Ａ、４２Ｂを経由して、第１ソースＰＣＢ４１ＡからデジタルビデオデータＲＧＢｏｄｄ、ＲＧＢｅｖｅｎ、キャリー信号、データタイミング信号及び駆動電圧を供給される。
【００３８】
コントロールＰＣＢ４０には、タイミングコントローラー３１、ＥＥＰＲＯＭ３１ａ、液晶表示パネル３０の駆動電圧を発生するための直流−直流変換器（ＤＣ−ＤＣ  Ｃｏｎｖｅｒｔｅｒ）などの回路と共に、接続配線４４が形成される。直流−直流変換器から生成される駆動電圧は、ゲートハイ電圧ＶＧＨ、ゲートロー電圧ＶＧＬ、共通電圧Ｖｃｏｍ、高電位電源電圧ＶＤＤ、低電位電源電圧ＶＳＳ、高電位電源電圧ＶＤＤと低電位電源電圧ＶＳＳとの間で分圧される複数のガンマ基準電圧（Ｇａｍｍａ  ｒｅｆｅｒｅｎｃｅ  ｖｏｌｔａｇｅｓ）などを含む。ガンマ基準電圧は、デジタルビデオデータＲＧＢｏｄｄ、ＲＧＢｅｖｅｎのビット数で表現可能な階調数分だけデータＩＣ３２ａ内で各階調に該当するアナログガンマ補償電圧に細分化される。ゲートハイ電圧ＶＧＨ、ゲートロー電圧ＶＧＬは、スキャンパルスのスイング電圧である。ＥＥＰＲＯＭ３１ａは、タイミングコントローラー３１から生成されるタイミング制御信号に対する波形オプション情報が複数のモード別に格納されて、ユーザからの命令に応じて該当モードで波形情報をタイミングコントローラー３１に供給する。タイミングコントローラー３１は、ＥＥＰＲＯＭ３１ａからの波形オプション情報に応じて、各々のモードで互いに異なる形態でタイミング制御信号を生成する。
【００３９】
コントロールＰＣＢ４０に形成された接続配線４４を介して、図９に示すタイミングコントローラー３１のシングル出力ポート６３は、ＦＦＣ４３に接続される。シングル出力ポート６３は、データ、駆動電圧及びタイミング制御信号が出力される複数の出力ピンを含む。接続配線４４を介してタイミングコントローラー３１から生成されたデジタルビデオデータＲＧＢｏｄｄ、ＲＧＢｅｖｅｎ及びタイミング制御信号と、直流−直流変換器から生成された駆動電圧が、ＦＦＣ４３に伝達される。
【００４０】
図９は、タイミングコントローラー３１内のデータ処理部分を示す図である。
【００４１】
図９に示すように、タイミングコントローラー３１は、２ポート拡張部３４とデータ変調部３５を備える。
【００４２】
２ポート拡張部３４は、システムのメインボードから所定の入力周波数（ｆ）で入力されるデジタルビデオデータＲＧＢを、奇数の画素データＲＧＢｏｄｄと偶数の画素データＲＧＢｅｖｅｎとに分離して、そのデータＲＧＢｏｄｄ、ＲＧＢｅｖｅｎを１／２周波数（ｆ／２）でデータ変調部３５に供給する。ここで、周波数を１／２に減らす理由は、ＥＭＩ（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）を減らすためである。２ポート拡張部３４から出力されるデータＲＧＢｏｄｄ、ＲＧＢｅｖｅｎのスイング幅は、ＴＴＬ（ｔｒａｎｓｉｓｔｏｒ−ｔｏ−ｔｒａｎｓｉｓｔｏｒ）レベルである３．３Ｖ程度で比較的高い。
【００４３】
データ変調部３５は、ｍｉｎｉ−ＬＶＤＳ方式でデータを変調して、２ポート拡張部３４からのデータＲＧＢｏｄｄ、ＲＧＢｅｖｅｎのスイング幅を３００ｍＶ〜６００ｍＶ程度に下げ、ｍｉｎｉ  ＬＶＤＳクロックに応じてデータの周波数を２倍（２ｆ）に上げる。データ変調部３５から出力される信号は、３対の奇数の画素データＲＧＢｏｄｄ、３対の偶数の画素データＲＧＢｅｖｅｎ及び１対のｍｉｎｉクロックｍｉｎｉ  ＣＬＫを含む。各信号対は、図１０及び図１１のように、正極性信号Ｐと負極性信号Ｎを含む。一方、データ変調部３５は、ＲＳＤＳ方式によりデータを変調することもできる。
【００４４】
図１０及び図１１は、データ変調部３５から出力されるデータの一例を示すものであって、ｍｉｎｉ−ＬＶＤＳ方式で変調されたデータの一例である。
【００４５】
図１０において、Ｄａｔａ  ＣＬＫは、システムのメインボードから生成されるデータクロックであり、ｍｉｎｉ  ＬＶＤＳ  ＣＬＫは、データ変調部３５から生成されてデータと共に送信されるクロックである。そして、ｍｉｎｉ−ＬＶＤＳ  ＲＧＢは、リセット波形を含んでデータ変調部３５により変調された正極性データ波形Ｐである。
【００４６】
データ変調部３５は、正極性データ信号Ｐの逆位相となる負極性データ信号Ｎも生成し、各々正極性信号Ｐと負極性信号Ｎを含む６対のデータと１対のｍｉｎｉ  ＬＶＤＳクロックを発生する。図１２のように、第１番目のデータをサンプリングする第１データＩＣ１ｓｔ３２Ｂは、リセット波形に続いて発生するスタートパルスｓｔａｒｔをデータサンプリングスタート時点と認識して、スタートパルスｓｔａｒｔに続いて供給されるデータをサンプリングし始める。したがって、タイミングコントローラー３１は、別途の配線を介してソーススタートパルス（Ｓｏｕｒｃｅ  Ｓｔａｒｔ  Ｐｕｌｓｅ：ＳＳＰ）を発生しない。
【００４７】
図１２は、タイミングコントローラー３１とデータＩＣ３２Ａ、３２Ｂとの間の信号送信経路を示す。
【００４８】
図７、図９及び図１２に示すように、タイミングコントローラー３１によりｍｉｎｉ−ＬＶＤＳ方式又はＲＳＤＳ方式により変調されたデジタルビデオデータのうち、右側データＲＧＢｏｄｄ、ＲＧＢｅｖｅｎは、タイミングコントローラー３１のシングル出力ポート６３、接続配線４４、及びＦＦＣ４３を経由して第１ソースＰＣＢ４１Ａに接続されたデータＩＣ３２Ａに送信される。右側データＲＧＢｏｄｄ、ＲＧＢｅｖｅｎは、液晶表示パネル３０の右半部の画面に表示されるデータである。また、図７、図９及び図１２に示すように、タイミングコントローラー３１によりｍｉｎｉ−ＬＶＤＳ方式又はＲＳＤＳ方式で変調された左側データＲＧＢｏｄｄ、ＲＧＢｅｖｅｎは、タイミングコントローラー３１のシングル出力ポート６３、接続配線４４、第１ソースＰＣＢ４１Ａ、ソースＣＯＦ４２Ａのダミー配線５１、及び液晶表示パネル３０のＬＯＧ配線４５を経由して、第２ソースＰＣＢ４１Ｂに接続されたデータＩＣ３２Ｂに送信される。左側データＲＧＢｏｄｄ、ＲＧＢｅｖｅｎは、液晶表示パネル３０の左半部の画面に表示されるデータである。
【００４９】
タイミングコントローラー３１から発生するデータタイミング制御信号は、データと共にタイミングコントローラー３１のシングル出力ポート６３、接続配線４４、及びＦＦＣ４３を経由して、第１ソースＰＣＢ４１Ａに接続されたデータＩＣ３２Ａに送信される。また、データタイミング制御信号は、タイミングコントローラー３１のシングル出力ポート６３、接続配線４４、第１ソースＰＣＢ４１Ａ、ソースＣＯＦ４２のダミー配線５１、及び液晶表示パネル３０のＬＯＧ配線４５を経由して、第２ソースＰＣＢ４１Ｂに接続されたデータＩＣ３２Ｂに送信される。
【００５０】
第１番目のデータをサンプリングする最左側の第１データＩＣ  ３２Ｂは、図１０及び図１１においてスタートパルス以後のデータを自身の出力チャネル数分だけサンプリングした後に、その次のデータのサンプリングタイミングを指示するキャリー信号ｃａｒｒｙを発生して、隣接したデータＩＣ３２Ｂに供給する。同様に、キャリー信号ｃａｒｒｙは、隣接したデータＩＣ３２Ａ、３２Ｂに順次伝達される。第１及び第２ソースＰＣＢ４１Ａ、４１Ｂの間で、キャリー信号ｃａｒｒｙは、液晶表示パネル３０に形成されたＬＯＧ配線４５を介して送信される。一方、データＩＣ３２Ａのデータサンプリング方向は、反対に調整されうる。この場合、第１及び第２ソースＰＣＢ４１Ａ、４１Ｂの間でキャリー信号ｃａｒｒｙは、反対方向に送信される。
【００５１】
コントロールＰＣＢ４０に実装された直流−直流変換器から発生する駆動電圧は、直流−直流変換器の出力端子、接続配線４４及びＦＦＣ４３を経由して第１ソースＰＣＢ４１Ａに接続されたデータＩＣ３２Ａに送信される。また、駆動電圧は、直流−直流変換器の出力端子、接続配線４４、第１ソースＰＣＢ４１Ａ、ソースＣＯＦ４２Ａのダミー配線５１、及び液晶表示パネル３０のＬＯＧ配線４５を経由して、第２ソースＰＣＢ４１Ｂに接続されたデータＩＣ３２Ｂに送信される。
【００５２】
図１３は、本発明の第１の実施の形態に係る液晶表示装置の他の構造を示す。
【００５３】
図１３に示すように、第２ソースＰＣＢ４１Ｂは、ＦＦＣ５３を経由してコントロールＰＣＢ４０上に形成された接続配線５４に電気的に接続される。第１ソースＰＣＢ４１Ａとそれに接続されたデータＣＯＦ４２Ａは、コントロールＰＣＢ４０には接続されず、接続配線５４、ＦＦＣ５３、第２ソースＰＣＢ４１Ｂ、ＬＯＧ配線４５を経由して、データタイミング制御信号、キャリー信号、及び駆動電圧を供給される。
【００５４】
図１４及び図１５は、データＩＣ３２Ａ、３２Ｂを詳細に示す回路図である。
【００５５】
図１４及び図１５に示すように、データＩＣ３２Ａ、３２Ｂのそれぞれは、シフトレジスタ９１、データ復元部９２、第１ラッチアレイ９３、第２ラッチアレイ９４、デジタル／アナログ変換器（以下、「ＤＡＣ」と略す）９５、チャージシェア回路（Ｃｈａｒｇｅ  Ｓｈａｒｅ  Ｃｉｒｃｕｉｔ）９６及び出力回路９７を含む。
【００５６】
データ復元部９２は、タイミングコントローラー３１により分離された奇数の画素データＲＧＢｏｄｄと偶数の画素データＲＧＢｅｖｅｎとを一時格納し、タイミングコントローラー３１の変調方式に対応する復調方式で、変調されたデータを復元する。例えば、データ復元部９２は、図１１のように正極性データがハイ論理であるときに「１」を発生し、正極性データがロー論理であるときに「０」を発生してデータを復元する。そして、データ復元部９２は、復元されたデータＲＧＢｏｄｄ、ＲＧＢｅｖｅｎを、第１ラッチアレイ９３に供給する。
【００５７】
シフトレジスタ９１は、ソースサンプリングクロックＳＳＣに応じてサンプリング信号をシフトさせる。また、シフトレジスタ９１は、第１ラッチアレイ９３のラッチ数を超過するデータが供給されるとき、キャリー信号Ｃａｒｒｙを発生する。第１番目のデータをサンプリングする第１データＩＣ１ｓｔ３２Ｂのシフトレジスタ９１は、図１１のように、データバスを介してリセット信号ｒｅｓｅｔとスタートパルスｓｔａｒｔに続いて供給されるデータを、第１番目にサンプリングするデータと判断する。
【００５８】
第１ラッチアレイ９３は、シフトレジスタ９１から順次入力されるサンプリング信号に応答して、データ復元部９２からのデジタルビデオデータＲＧＢｅｖｅｎ、ＲＧＢｏｄｄをサンプリングし、そのデータＲＧＢｅｖｅｎ、ＲＧＢｏｄｄを１水平ライン分ずつラッチした後、１水平ライン分のデータを同時に出力する。
【００５９】
第２ラッチアレイ９４は、第１ラッチアレイ９３から入力される１水平ライン分のデータをラッチした後、ソース出力イネーブル信号ＳＯＥのロー論理期間の間に、他のデータＩＣ３２Ａの第２ラッチアレイ９４と同時にラッチされたデジタルビデオデータＲＧＢｅｖｅｎ、ＲＧＢｏｄｄを出力する。
【００６０】
ＤＡＣ９５は、図１５のように、正極性ガンマ補償電圧ＧＨが供給されるＰ−デコーダ（ＰＤＥＣ）１０１、負極性ガンマ補償電圧ＧＬが供給されるＮ−デコーダ（ＮＤＥＣ）１０２、極性制御信号ＰＯＬに応答してＰ−デコーダ１０１の出力とＮ−デコーダ１０２の出力を選択するマルチプレクサ１０３を含む。Ｐ−デコーダ１０１は、第２ラッチアレイ９４から入力されるデジタルビデオデータＲＧＢｅｖｅｎ、ＲＧＢｏｄｄをデコードして、そのデータの階調値に該当する正極性ガンマ補償電圧ＧＨを出力し、Ｎ−デコーダ１０２は、第２ラッチアレイ９４から入力されるデジタルビデオデータＲＧＢｅｖｅｎ、ＲＧＢｏｄｄをデコードして、そのデータの階調値に該当する負極性ガンマ補償電圧ＧＬを出力する。マルチプレクサ１０３は、極性制御信号ＰＯＬに応答して正極性のガンマ補償電圧と負極性のガンマ補償電圧を選択する。
【００６１】
チャージシェア回路９６は、ソース出力イネーブル信号ＳＯＥのハイ論理期間の間に、隣接したデータ出力チャネルを短絡（ｓｈｏｒｔ）させて、隣接したデータ電圧の平均値をチャージシェア電圧として出力するか、またはソース出力イネーブル信号ＳＯＥのハイ論理期間の間に、データ出力チャネルに共通電圧Ｖｃｏｍを供給して、正極性データ電圧と負極性データ電圧の急激な変化を減らす。
【００６２】
出力回路９７は、バッファを含んでおり、データラインＤ１〜Ｄｋに供給されるアナログデータ電圧の信号減衰を最小化する。
【００６３】
図１６は、図７に示すタイミングコントローラー３１、第１ソースＰＣＢ４１Ａに接続されたデータＩＣ３２Ａと、第２ソースＰＣＢ４１Ｂに接続されたデータＩＣ３２Ｂと、その間の抵抗Ｒｓ、ＲＤＩＶ、ＲＥＱ、ＲＬＯＧ、ＲＴＡ、ＲＴＢを等価的に示す。
【００６４】
タイミングコントローラー３１から出力されるデータとクロック信号のそれぞれは、正極性信号Ｐと負極性信号Ｎを含む。このタイミングコントローラー３１の正極性信号出力端子には、抵抗Ｒｓが接続され、タイミングコントローラー３１の負極性信号出力端子には、抵抗Ｒｓが接続される。また、タイミングコントローラー３１の正極性信号出力端子と負極性信号出力端子との間に抵抗ＲＤＩＶが接続される。データＩＣ３２Ａ、３２Ｂのそれぞれの正極性信号入力端子と負極性信号入力端子との間には、抵抗ＲＴＡ、ＲＴＢが接続される。このような抵抗Ｒｓ、ＲＤＩＶ、ＲＴＡ、ＲＴＢは、正極性信号Ｐと負極性信号Ｎの位相を同期させ、その電圧を３００ｍＶ〜６００ｍＶ程度に調整する。「ＲＥＱ」は、直列抵抗Ｒｓと第１ソースＰＣＢ４１Ａに接続されたデータＩＣ３２Ａとの間の信号送信配線と、直列抵抗ＲｓとＬＯＧ配線４５との間の信号送信配線を等価的に示した抵抗であって、コントロールＰＣＢ４０に形成された接続配線４４とＦＦＣ４３の抵抗を含む。
【００６５】
図１６から分かるように、第２ソースＰＣＢ４１Ｂに接続されたデータＩＣ３２Ｂに供給されるデータ、キャリー、及び駆動電圧は、ＬＯＧ配線４５の抵抗ＲＬＯＧによって電圧降下する。したがって、第１ソースＰＣＢ４１Ａに接続されたデータＩＣ３２Ａに供給される信号に比べて、第２ソースＰＣＢ４１Ｂに接続されたデータＩＣ３２Ｂに供給される信号の電圧が低くなる。
【００６６】
ＬＯＧ抵抗を補償するために、本発明の第１の実施の形態に係る液晶表示装置は、ＬＯＧ抵抗の影響を受けないデータＩＣ３２Ａの正極性信号入力端子と負極性信号入力端子との間に接続された抵抗ＲＴＡ、ＲＴＢの抵抗値を、下記のように決定する。
【００６７】
ＬＯＧ抵抗に影響を受けないデータＩＣ３２Ａに供給されるｍｉｎｉ  ＬＶＤＳ信号の電圧ＶｓｗｉｎｇＡは、下式（１）のとおりである。
【００６８】
【数１】
2008233869.tif 000003
【００６９】
ＬＯＧ抵抗に影響を受けるデータＩＣ３２Ｂに供給されるｍｉｎｉ  ＬＶＤＳ信号の電圧ＶｓｗｉｎｇＢは、下式（２）のとおりである。
【００７０】
【数２】
2008233869.tif 000004
【００７１】
上式（１）及び（２）において、ＲＤＲＩＶＥＲは、タイミングコントローラー３１内の内部抵抗であり、Ｖｃｃｏは、タイミングコントローラー３１の出力段に内蔵されたデータ送信バッファの駆動電圧である。
【００７２】
このデータＩＣ３２Ａ、３２Ｂのｍｉｎｉ  ＬＶＤＳ信号入力の偏差を補正するためには、下式（３）のように、ＬＯＧ抵抗の影響を受けないｍｉｎｉ  ＬＶＤＳ信号入力電圧と、ＬＯＧ抵抗の影響を受けるｍｉｎｉ  ＬＶＤＳ信号入力電圧とが同じでなければならない。
【００７３】
【数３】
2008233869.tif 000005
【００７４】
したがって、第１ソースＰＣＢ４１Ａに接続されたデータＩＣ３２Ａの正極性信号入力端子と負極性信号入力端子との間に接続された抵抗ＲＴＡは、下式（４）のような抵抗値で決定される。
【００７５】
【数４】
2008233869.tif 000006
【００７６】
本発明の第２の実施の形態に係る液晶表示装置は、コントロールＰＣＢに形成された、いくつかの構成要素を除去する代わりに、その構成要素をシステムボード内に集積する。以下において、本発明の第１の実施の形態において説明済みの構成要素については、同じ図面符号を付し、それについての詳細な説明を省略する。
【００７７】
次に、図１７〜図２１を用いて、本発明の第２の実施の形態に係る液晶表示装置を説明する。
図１７は、本発明の第２の実施の形態に係る液晶表示パネル３０、データ駆動回路３２、タイミングコントローラー３１及びグラフィック処理回路６４の組み立て状態を示す。
【００７８】
図１７に示すように、システムボード６０は、外部機器から入力される多様な属性の映像データを供給するためのインタフェース回路６２、インタフェース回路６２からの映像データを液晶表示パネル３０に合うように変換するグラフィック処理回路６４、及び液晶表示パネル３０の駆動に必要な駆動電圧を発生する直流−直流変換器（ＤＣ−ＤＣ  Ｃｏｎｖｅｒｔｅｒ）３８を備える。
【００７９】
インタフェース回路６２は、ＤＶＤ、ＣＤ及びＨＤＤなどの格納媒体、ＴＶ受信回路などからの多様な属性の映像データをグラフィック処理回路６４に供給する。
【００８０】
グラフィック処理回路６４は、アナログ−デジタル変換部６４ａ、スケーラー部６４ｂ、イメージ処理部６４ｃなどを含んで、インタフェース回路６２からの映像データを液晶表示パネル３０に合うように変換するとともに、インタフェース回路６２からの映像データを用いて、液晶表示パネル３０の解像度に合うタイミング信号を生成する。グラフィック処理回路６４は、変換されたデジタル映像データ及び生成されたタイミング信号を、ワイヤーケーブル６８を介してタイミングコントローラー３１に供給する。
【００８１】
アナログ−デジタル変換部６４ａは、インタフェース回路６２を介して供給されるアナログ映像データをデジタルビデオデータに変換する。
【００８２】
スケーラー部６４ｂは、インタフェース回路６２からのデジタルビデオデータの解像度を液晶表示パネル３０の解像度に合うように変換する。また、スケーラー部６４ｂは、液晶表示パネル３０の応答特性及びコントラスト比のうち、少なくともいずれか１つを調整するために、予め設定された所定の補償値でインタフェース回路６２からのデジタルビデオデータを変調することもできる。このために、スケーラー部６４ｂは、液晶表示パネル３０の応答特性を向上させるための第１変調部と、液晶表示パネル３０のコントラスト比を強調させるための第２変調部のうち、少なくともいずれか１つを備えることができる。
【００８３】
第１変調部は、図１８のように、前回フレームデータと現在フレームデータとを比較し、その比較結果に応じるデータの変化を判断して、その判断結果に対応する第１補償値をメモリから読んで、その第１補償値でデジタルビデオデータを変調することによって、平板表示パネルの応答特性を向上させる。液晶表示装置において主に用いられているＴＮモード（Ｔｗｉｓｔｅｄ  Ｎｅｍａｔｉｃ  ｍｏｄｅ）の液晶応答速度は、液晶材料の物性とセルギャップなどにより変わるが、通常、立ち上がりタイムが２０ｍｓ〜８０ｍｓの範囲であり、立下りタイムが２０ｍｓ〜３０ｍｓの範囲である。このような液晶の応答速度は、１フレーム期間（ＮＴＳＣ：１６．６７ｍｓ）より長い。このため、液晶セルに充電される電圧が、所望の電圧に到達する前に、次のフレームに進んでしまうため、動画において画面が薄暗くなるモーションバーリング（Ｍｏｔｉｏｎ  Ｂｕｒｒｉｎｇ）現象が現れる。すなわち、液晶ののろい応答速度に起因して、あるレベルから他のレベルにデータが変わるとき、それに対応する表示輝度が所望の目標輝度に到達できない。第１変調部は、デジタルビデオデータを前回フレームと現在フレームとの間で比較し、その比較結果に応じて、予め設定された第１補償値を選択し、選択された補償値でデジタルビデオデータを変調して、液晶表示パネルに供給される電圧の絶対値をＶＤからＭＶＤに大きくする。そのために、第１変調部は、図１９のように、２つのフレームメモリ１１１、１１２とルックアップテーブル１１３とを含む。
【００８４】
第１及び第２フレームメモリ１１１、１１２は、デジタルビデオデータＲｉＧｉＢｉをフレーム単位に交互に格納し、該格納されたデータを交互に出力して、ルックアップテーブル１１３に前回フレームデータ、すなわち、ｎ−１番目のフレームデータＦｎ−１を供給する。
【００８５】
ルックアップテーブル１１３は、予め設定された第１補償値を含んでメモリに格納されている。このルックアップテーブル１１３は、ｎ番目のフレームデータＦｎと第１及び第２フレームメモリ１１１、１１２から入力されるｎ−１番目のフレームデータＦｎ−１とを比較し、その比較結果に対応する第１補償値を変調されたデジタルビデオデータＯＤＣ（ＲＧＢ）として出力する。
【００８６】
換言すれば、第１変調部は、予め決定された第１補償値に応じて、同じピクセルでそのピクセルデータ値が前回フレームＦｎ−１より現在フレームＦｎが、より大きくなれば、現在フレームＦｎより大きい値でデジタルビデオデータを変調し、前回フレームＦｎ−１より現在フレームＦｎが、より小さくなれば、現在フレームＦｎより小さな値でデジタルビデオデータを変調する。そして、第１変調部は、同じピクセルでそのピクセルデータ値が前回フレームＦｎ−１と現在フレームＦｎとで同一であれば、現在フレームＦｎと同じ値でデジタルビデオデータを変調、すなわち、現在フレームＦｎのデータをそのまま出力する。
【００８７】
このような第１変調部は、本願出願人により既出願された韓国特許出願第１０−２００１−００３２３６４号、第１０−２００１−００５７１１９号、第１０−２００１−００５４１２３号、第１０−２００１−００５４１２４号、第１０−２００１−００５４１２５号、第１０−２００１−００５４１２７号、第１０−２００１−００５４１２８号、第１０−２００１−００５４３２７号、第１０−２００１−００５４８８９号、第１０−２００１−００５６２３５号、第１０−２００１−００７８４４９号、第１０−２００２−００４６８５８号、第１０−２００２−００７４３６６号等に開示された変調方式を用いて、液晶の応答特性を速くすることができる。
【００８８】
第２変調部は、図２０のように、１フレーム映像のデジタルビデオデータＲｉＧｉＢｉに対して輝度を分析し、その輝度分析結果に応じてメモリに格納された第２補償値でデジタルビデオデータＲｉＧｉＢｉを変調して、明るい映像部分に表示されるデジタルビデオデータＲｉＧｉＢｉの輝度値を高め、その一方で、相対的に暗い映像部分に表示されるデジタルビデオデータＲｉＧｉＢｉの輝度値を下げる。第２補償値は、各階調区間の輝度及びコントラストを強調するための多様な形態のデータストレッチングカーブの出力階調に対応する値で決定される。ここで、第２変調部は、１画面の階調分布において、デジタルビデオデータＲｉＧｉＢｉが集中する階調区間で傾きが大きく、相対的にデジタルビデオデータＲｉＧｉＢｉの分布が小さな階調区間で傾きが小さなデータストレッチングカーブの第２補償値で、デジタルビデオデータＲｉＧｉＢｉを変調する。これと同時に、第２変調部は、輝度分析結果に応じて、明るい映像部分に光を照射するバックライト光源の明るさを上げ、その一方で、相対的に暗い部分に光を照射するバックライト光源の明るさを下げるように液晶表示装置のバックライトユニット輝度を制御する。結果的に、第２変調部は、映像分析の結果に応じてデジタルビデオデータＲｉＧｉＢｉの輝度を変調すると同時に、バックライト輝度を制御して表示映像の輝度及びコントラストを増加させて、動画においてダイナミックコントラスト比（Ｄｙｎａｍｉｃ  ｃｏｎｔｒａｓｔ  ｒａｔｉｏ）を大きくする。このために、第２変調部は、図２０のように、輝度／色分離部２０１、遅延部２０２、輝度／カラーミキシング部２０３、データ処理部２０４、ヒストグラム分析部２０５、及びバックライト制御部２０６を備える。
【００８９】
輝度／色分離部２０１は、デジタルビデオデータＲｉＧｉＢｉを輝度成分Ｙと色差成分Ｕ、Ｖとに分離する。
【００９０】
ヒストグラム分析部２０５は、輝度／色分離部２０１により分離された輝度成分Ｙを受けて、輝度成分Ｙを階調別累積分布関数に分類、すなわち、図２１のようなヒストグラムに分類する。また、ヒストグラム分析部２０５は、水平及び垂直同期信号Ｈ、Ｖとクロック信号ＣＬＫとを用いて、デジタルビデオデータＲｉＧｉＢｉの表示位置を判断する。
データ処理部２０４は、ヒストグラム分析部２０５から入力されるヒストグラム分析結果とメモリから入力される第２補償値とを用いて、入力映像の輝度成分Ｙを選択的に変調して、コントラスト比が選択的に強調された輝度成分ＹＭを出力する。
【００９１】
遅延部２０２は、データ処理部２０４で変調された輝度成分ＹＭが生成されるまで、色差成分Ｕ、Ｖを遅延させて、輝度／カラーミキシング部２０３に入力される変調された輝度成分ＹＭと色差成分ＵＤ、ＶＤとを同期させる。
【００９２】
輝度／カラーミキシング部２０３は、変調された輝度成分ＹＭと遅延された色差成分ＵＤ、ＶＤとを用いて、変調デジタルビデオデータＡＩ（ＲＧＢ）を算出する。
【００９３】
バックライト制御部２０６は、ヒストグラム分析部２０５から入力されるヒストグラム分析結果と、デジタルビデオデータＲｉＧｉＢｉのそれぞれの表示位置判定結果とに基づいて調光制御信号Ｄｉｍを異なるように発生して、データ処理部２０４によりコントラスト比が強調されたデータＡＩ（ＲＧＢ）の表示面に光を照射するバックライト光源の輝度を調整する。
【００９４】
インバータ２０７は、調光制御信号Ｄｉｍに応じてバックライト光源の各々に供給される駆動交流電源のデューティー比（又は点灯及び消灯比）を異なるように制御して、表示映像の輝度に応じてバックライト輝度を異なるように制御する。
【００９５】
このような第２変調部は、本願出願人により既出願された韓国特許出願第１０−２００３−００９９３３４号、第１０−２００４−００３０３３４号、第１０−２００３−００４１１２７号、第１０−２００４−００７８１１２号、第１０−２００３−００９９３３０号、第１０−２００４−０１１５７４０号、第１０−２００４−００４９６３７号、第１０−２００３−００４０１２７号、第１０−２００３−００８１１７１号、第１０−２００４−００３０３３５号、第１０−２００４−００４９３０５号、第１０−２００３−００８１１７４号、第１０−２００３−００８１１７５号、第１０−２００３−００８１１７２号、第１０−２００３−００８０１７７号、第１０−２００３−００８１１７３号、第１０−２００４−００３０３３６号等に開示された変調方式を用いて、液晶表示パネル３０のコントラスト比を上げることができる。
【００９６】
図１７において、イメージ処理部６４ｃは、解像度の変換による画質の低下を、信号補間法により補償することによって、入力映像のイメージを処理する。また、イメージ処理部６４ｃは、液晶表示パネル３０の解像度に合う垂直／水平同期信号Ｈ．Ｖ  ｓｙｎｃ、データイネーブル信号ＤＥ及びクロック信号ＤＣＬＫを生成する。
【００９７】
直流−直流変換器３８は、液晶表示パネル３０において必要とされる駆動電圧を発生する。直流−直流変換器３８から発生する駆動電圧は、ゲートハイ電圧ＶＧＨ、ゲートロー電圧ＶＧＬ、共通電圧Ｖｃｏｍ、高電位電源電圧ＶＤＤ、低電位電源電圧ＶＳＳ、高電位電源電圧ＶＤＤと低電位電源電圧ＶＳＳとの間で分圧される複数のガンマ基準電圧などを含む。ガンマ基準電圧は、デジタルビデオデータＲＧＢｏｄｄ、ＲＧＢｅｖｅｎのビット数で表現可能な階調数分だけデータＩＣ３２Ａ、３２Ｂ内で各階調に該当するアナログガンマ補償電圧に細分化される。ゲートハイ電圧ＶＧＨ、ゲートロー電圧ＶＧＬは、スキャンパルスのスイング電圧である。このような駆動電圧は、ケーブル６８を経由してコントロールＰＣＢ４０上の信号配線４６に供給される。
【００９８】
システムボード４０上に実装された直流−直流変換器３８から発生された駆動電圧は、直流−直流変換器の出力端子、ケーブル６８、信号配線４６、１ポート接続配線４４及びＦＦＣ４３を経由して、第１ソースＰＣＢ４１Ａに接続された第１データＩＣ３２Ａに送信される。また、駆動電圧は、直流−直流変換器の出力端子、ワイヤーケーブル、信号配線４６、第１ソースＰＣＢ４１Ａ、ソースＣＯＦ４２のダミー配線４８、及び液晶表示パネル３０のＬＯＧ配線４５を経由して、第２ソースＰＣＢ４１Ｂに接続された第２データＩＣ３２Ｂに送信される。
【００９９】
このように、本発明の第２の実施の形態に係る液晶表示装置は、従来のコントロールＰＣＢにより行なわれた一部機能、すなわち、液晶表示パネル３０の応答特性及びコントラスト比のうち、少なくともいずれか１つを調整するために、所定の補償値でデジタル映像データを変調する機能と液晶表示パネル３０の駆動に必要な駆動電圧を発生する回路をシステムボード６０に実装する。したがって、本発明の第２の実施の形態に係る液晶表示装置は、コントロールＰＣＢ４０の大きさを大幅に減少させることができる。
【０１００】
上述のように、本発明の第２の実施の形態に係る液晶表示装置は、ソースＰＣＢを分割し、コントロールＰＣＢの一部機能をシステムボードに統合させ、かつタイミングコントローラーの出力ポートをシングル出力ポートで構成してコントロールＰＣＢの大きさと出力ピン数を減らすことによって、工程時間の縮小、製造費用の低減及び液晶表示装置の薄型化を可能にする。
【０１０１】
次に、図２２を用いて、本発明の第３の実施の形態に係る液晶表示装置を説明する。
本発明の第３の実施の形態に係る液晶表示装置は、従来の技術においてコントロールＰＣＢ上に実装されたすべての構成要素をシステムボード６０内に集積する。
【０１０２】
図２２に示すように、システムボード６０上には、タイミングコントローラー３１、ＥＥＰＲＯＭ３１ａ、液晶表示パネル３０の駆動電圧を発生するための直流−直流変換器３８などの回路が含まれている。また、システムボード６０は、外部機器から入力される多様な属性の映像データを供給するためのインタフェース回路６２を含む。また、システムボード６０上には、アナログデータをデジタルデータに変換し、液晶表示パネル３０の解像度に合うように入力データの解像度を変換するためのスケーラーと、信号補間（Ｓｉｇｎａｌ  Ｉｎｔｅｒｐｏｌａｔｉｏｎ）とイメージ処理のためのイメージ処理回路などを含むグラフィック処理回路６４が実装される。このように、本発明の第３の実施の形態に係る液晶表示装置は、従来の技術においてコントロールＰＣＢ上に実装されたタイミングコントローラー、ＥＥＰＲＯＭ、及び直流−直流変換器などを、システムボード６０上に実装して、既存のコントロールＰＣＢとシステムボードとを１つのボードに統合する。したがって、本発明の第３の実施の形態に係る液晶表示装置は、既存のコントロールＰＣＢとシステムボードとを接続したワイヤーケーブルを除去できるので、製造費用の低減、工程時間の減少及び液晶表示装置の薄型化を可能にする。
【０１０３】
図２２において、ＦＦＣ１４３は、システムボード４０と第１ソースＰＣＢ４１Ａとを電気的に接続する。このＦＦＣ１４３は、タイミングコントローラー３１から生成されたデジタルビデオデータＲＧＢｏｄｄ、ＲＧＢｅｖｅｎ及びタイミング制御信号と、直流−直流変換器３８から生成された駆動電圧を、第１ソースＰＣＢ４１ＡのデータＩＣ３２Ａに伝達する。
【０１０４】
次に、図２３〜図２６を用いて、本発明の第４の実施の形態に係る液晶表示装置を説明する。
【０１０５】
以下、本発明の第４の実施の形態に係る液晶表示装置の構成のうち、前述の実施の形態と実質的に同じ構成については、同じ図面符号を付し、それについての詳細な説明は省略する。
【０１０６】
図２３は、本発明の第４の実施の形態に係る液晶表示装置において、タイミングコントローラーとデータＩＣとの接続構造を詳細に示す図である。図２４は、ソースＣＯＦに形成されたダミー配線と液晶表示パネル３０の基板上に形成されたＬＯＧ配線とを示す図である。
【０１０７】
図２３及び図２４に示すように、ＬＯＧ配線４５は、大きなライン抵抗を有し、そのライン抵抗の合計を「Ｒｌｏｇ」とすれば、第２ソースＰＣＢ４１Ｂから供給される駆動電圧は、ＬＯＧ抵抗Ｒｌｏｇにより電圧降下して、第１ソースＰＣＢ４１Ａから供給される信号電圧に比べて小さくなる。したがって、第１ソースＰＣＢ４１Ａに接続されたソースＣＯＦ４２のそれぞれに実装された第１データＩＣ３２Ａには、第２データＩＣ３２Ｂに供給される信号電圧の電圧降下分だけ第１ソースＰＣＢ４１Ａから供給される駆動電圧を下げるために、補償抵抗Ｒｃが接続される。この補償抵抗Ｒｃにより、データＩＣ３２Ａに供給される電圧とデータＩＣ３２Ｂに供給される駆動電圧とが同様になる。
【０１０８】
図２５及び図２６は、第１データＩＣ３２Ａを詳細に示す回路図である。
【０１０９】
図２５及び図２６に示すように、第１データＩＣ３２Ａのそれぞれは、シフトレジスタ９１、データ復元部９２、第１ラッチアレイ９３、第２ラッチアレイ９４、ＤＡＣ９５、チャージシェア回路９６、出力回路９７及びガンマ補償電圧発生部９８を含む。
【０１１０】
ガンマ補償電圧発生部９８は、図２６のように、共通電圧Ｖｃｏｍを間に隔てて高電位電源電圧ＶＤＤと低電位電源電圧ＶＳＳとの間で分圧される複数のガンマ基準電圧をデジタルビデオデータＲＧＢｏｄｄ、ＲＧＢｅｖｅｎのビット数で表現可能な階調数（ｉ）の分だけ、さらに細分化して、各階調に該当する正極性ガンマ補償電圧ＶＧＨ０〜ＶＧＨ（ｉ−１）と負極性ガンマ補償電圧ＶＧＬ０〜ＶＧＬ（ｉ−１）を発生する。このために、ガンマ補償電圧発生部９８は、高電位電源電圧ＶＤＤと低電位電源電圧ＶＳＳとの間で互いに直列に接続された複数の分圧用抵抗Ｒ０１〜Ｒｉ１、Ｒ０２〜Ｒｉ２を含む抵抗ストリング（Ｓｔｒｉｎｇ）を備える。抵抗ストリングに並列に接続された補償抵抗Ｒｃは、正極性ガンマ補償電圧ＶＧＨ０〜ＶＧＨ（ｉ−１）と負極性ガンマ補償電圧ＶＧＬ０〜ＶＧＬ（ｉ−１）の大きさを下げる機能を果たす。この補償抵抗Ｒｃは、第１ソースＰＣＢ４１Ａに接続された第１データＩＣ３２Ａのそれぞれの抵抗ストリングに並列に接続される。この補償抵抗Ｒｃの大きさは、図５のＬＯＧ配線４５の等価抵抗Ｒｌｏｇによる電圧降下分を考慮して、第１ソースＰＣＢ４１Ａに接続された第１データＩＣ３２Ａのそれぞれから発生するガンマ補償電圧の大きさと、第２ソースＰＣＢ４１Ｂに接続された第２データＩＣ３２Ｂのそれぞれから発生するガンマ補償電圧の大きさが、互いに同一階調のデータにおいて同じになるように設定されなければならない。
【０１１１】
一方、第２データＩＣ３２Ｂは、ガンマ補償電圧発生部９８を除外すれば、第１データＩＣ３２Ａと実質的に同じ構成を有する。図面には示していないが、第２データＩＣ３２Ｂのガンマ補償電圧発生部は、分圧用抵抗ストリングで構成され、抵抗ストリングに並列に接続された補償抵抗を必要としない。
【０１１２】
次に、図２７〜図２９を用いて、本発明の第５の実施の形態に係る液晶表示装置を説明する。
図２７は、本発明の第５の実施の形態に係る液晶表示装置を示す。この実施の形態５において、前述した実施の形態と同じ構成要素については、同じ図面符号を付し、それについての詳細な説明を省略する。
【０１１３】
図２７に示すように、ソースＣＯＦ４２は、第１及び第２ソースＰＣＢ４１Ａ、４１Ｂに分けて接続される。ソースＣＯＦ４２には、データタイミング制御信号と駆動電圧を送信するダミー配線５１が形成される。ダミー配線５１は、デジタルビデオデータＲＧＢｏｄｄ、ＲＧＢｅｖｅｎとキャリー信号を含むデータタイミング制御信号を送信する第１ダミー配線５１ａと、高電位電源電圧ＶＤＤ、低電位電圧電源ＶＳＳ、及びガンマ基準電圧（Ｇａｍｍａ  ｒｅｆｅｒｅｎｃｅ  ｖｏｌｔａｇｅｓ）などの駆動電圧を送信する第２ダミー配線５１ｂとに分けられる。
【０１１４】
本発明の第５の実施の形態では、駆動電圧を送信する第２ダミー配線５１ｂの線幅を、データタイミング制御信号を送信する第１ダミー配線５１ａの線幅より広くする。また、第２ダミー配線５１ｂと電気的に接続される第２ＬＯＧ配線４５ｂの線幅も、第１ダミー配線５１ａと電気的に接続される第１ＬＯＧ配線４５Ａの線幅より広くする。抵抗の大きさは、長さに比例し、単位面積に反比例するので、第２ダミー配線５１ｂの線幅を広くするとき、それだけＬＯＧライン抵抗Ｒｌｏｇによる電圧降下量が減少する。第１ダミー配線５１ａは、デジタルビデオデータＲＧＢｏｄｄ、ＲＧＢｅｖｅｎとキャリー信号とを含むデータタイミング制御信号を送信するので、第１ＬＯＧ配線４５ａのライン抵抗に影響を受けない。
【０１１５】
図２８及び図２９は、図２７に示す第１データＩＣ３２Ａを詳細に示す回路図である。
【０１１６】
図２８及び図２９に示すように、第１データＩＣ３２Ａのそれぞれは、シフトレジスタ９１、データ復元部９２、第１ラッチアレイ９３、第２ラッチアレイ９４、ＤＡＣ９５、チャージシェア回路９６、出力回路９７及びガンマ補償電圧発生部９８を含む。
【０１１７】
ガンマ補償電圧発生部９８は、共通電圧Ｖｃｏｍを隔てて高電位電源電圧ＶＤＤと低電位電源電圧ＶＳＳとの間で分圧される複数のガンマ基準電圧をデジタルビデオデータＲＧＢｏｄｄ、ＲＧＢｅｖｅｎのビット数で表現可能な階調数（ｉ）の分だけ、さらに細分化して、各階調に該当する正極性ガンマ補償電圧ＶＧＨ０〜ＶＧＨ（ｉ−１）と負極性ガンマ補償電圧ＶＧＬ０〜ＶＧＬ（ｉ−１）とを発生する。このために、ガンマ補償電圧発生部９８は、高電位電源電圧ＶＤＤと低電位電源電圧ＶＳＳとの間で互いに直列に接続された複数の分圧用抵抗Ｒ０１〜Ｒｉ１、Ｒ０２〜Ｒｉ２を含む抵抗ストリング（Ｓｔｒｉｎｇ）を備える。一方、図示していないが、第２データＩＣ３２Ｂは、第１データＩＣ３２Ａと実質的に同じ構成を有する。
【０１１８】
次に、図３０、図３１を用いて、本発明の第６の実施の形態に係る液晶表示装置を説明する。
図３０は、本発明の第６の実施の形態に係る液晶表示装置において、液晶表示パネル３０、データ駆動回路３２及びタイミングコントローラー３１の組み立て状態を示す図である。
【０１１９】
図３０に示すように、データ駆動回路３２は、複数のデータＩＣ３２Ａ、３２Ｂを含む。複数のデータＩＣ３２Ａ、３２Ｂは、ソースＣＯＦ４２にそれぞれ実装される。ソースＣＯＦ４２は、２つに分割された第１及び第２ソースＰＣＢ４１Ａ、４１Ｂに分けられて接続される。ソースＣＯＦ４２の入力端子は、第１及び第２ソースＰＣＢ４１Ａ、４１Ｂの出力端子に電気的に接続され、第１及び第２ソースＣＯＦ４２の出力端子は、ＡＣＦを介して液晶表示パネル３０の下部ガラス基板に形成されたデータパッドに電気的に接続される。第１及び第２ソースＰＣＢ４１Ａ、４１Ｂには、デジタルビデオデータＲＧＢｏｄｄ、ＲＧＢｅｖｅｎが送信されるバス配線、データタイミング制御信号が送信されるバス配線、及び駆動電圧が送信されるバス配線が形成される。
【０１２０】
第１ソースＰＣＢ４１Ａの入力端子は、第１ＦＦＣ４３Ａを経由してコントロールＰＣＢ４０上に形成された２ポート接続配線４４に接続される。第２ソースＰＣＢ４１Ｂの入力端子は、第２ＦＦＣ４３Ｂを経由してコントロールＰＣＢ４０上に形成された２ポート接続配線４４に接続される。
【０１２１】
コントロールＰＣＢ４０には、タイミングコントローラー３１、ＥＥＰＲＯＭ３１ａ、液晶表示パネル３０の駆動電圧を発生するための直流−直流変換器などの回路と共に、２ポート接続配線４４が形成される。直流−直流変換器から生成される駆動電圧は、ゲートハイ電圧ＶＧＨ、ゲートロー電圧ＶＧＬ、共通電圧Ｖｃｏｍ、高電位電源電圧ＶＤＤ、低電位電源電圧ＶＳＳ、高電位電源電圧ＶＤＤと低電位電源電圧ＶＳＳとの間で分圧される複数のガンマ基準電圧などを含む。ガンマ基準電圧は、デジタルビデオデータＲＧＢｏｄｄ、ＲＧＢｅｖｅｎのビット数で表現可能な階調数の分だけ、データＩＣ３２Ａ内で分圧されて、各階調に該当するアナログガンマ補償電圧に細分化される。ゲートハイ電圧ＶＧＨ、ゲートロー電圧ＶＧＬは、スキャンパルスのスイング電圧である。ＥＥＰＲＯＭ３１ａは、タイミングコントローラー３１から生成されるタイミング制御信号に対する波形オプション情報が複数のモード別に格納されて、ユーザからの命令に応じて該当モードで波形情報をタイミングコントローラー３１に供給する。タイミングコントローラー３１は、ＥＥＰＲＯＭ３１ａからの波形オプション情報に応じて、各々のモードで互いに異なる形態でタイミング制御信号を生成する。
【０１２２】
コントロールＰＣＢ４０に形成された２ポート接続配線４４は、「Ｙ」字状にパターニングされて、図９に示すタイミングコントローラー３１のシングル出力ポート６３を第１及び第２ＦＦＣ４３Ａ、４３Ｂに接続する。この２ポート接続配線４４を介してタイミングコントローラー３１から生成されたデジタルビデオデータＲＧＢｏｄｄ、ＲＧＢｅｖｅｎ及びタイミング制御信号と、直流−直流変換器から生成された駆動電圧が、第１及び第２ＦＦＣ４３Ａ、４３Ｂに供給される。
【０１２３】
図３１は、タイミングコントローラー３１とデータＩＣ３２Ａ、３２Ｂとの間の信号送信経路を示す。
【０１２４】
図３１に示すように、タイミングコントローラー３１によりｍｉｎｉ−ＬＶＤＳ方式又はＲＳＤＳ方式で変調されたデジタルビデオデータのうち、左側データＲＧＢｏｄｄ、ＲＧＢｅｖｅｎは、タイミングコントローラー３１のシングル出力ポート６３、２ポート接続配線４４、及び第１ＦＦＣ４３Ａを経由して、第１ソースＰＣＢ４１Ａに接続された第１データＩＣ３２Ａに送信される。左側データＲＧＢｏｄｄ、ＲＧＢｅｖｅｎは、液晶表示パネル３０の左半部の画面に表示されるデータである。タイミングコントローラー３１によりｍｉｎｉ−ＬＶＤＳ方式又はＲＳＤＳ方式で変調された右側データＲＧＢｏｄｄ、ＲＧＢｅｖｅｎは、タイミングコントローラー３１のシングル出力ポート６３、２ポート接続配線４４、及び第２ＦＦＣ４３Ｂを経由して、第２ソースＰＣＢ４１Ｂに接続された第２データＩＣ３２Ｂに送信される。右側データＲＧＢｏｄｄ、ＲＧＢｅｖｅｎは、液晶表示パネル３０の右半部の画面に表示されるデータである。
【０１２５】
第１番目のデータをサンプリングする最右側の第１データＩＣ３２Ｂは、図１０及び図１１においてスタートパルス以後のデータを自身の出力チャネル数分だけサンプリングした後に、その次のデータのサンプリングタイミングを指示するキャリー信号Ｃａｒｒｙを発生して、隣接した第２データＩＣ３２Ｂに供給する。同様に、キャリー信号Ｃａｒｒｙは、隣接したデータＩＣ３２Ａ、３２Ｂに順次伝達される。第１及び第２ソースＰＣＢ４１Ａ、４１Ｂの間でキャリー信号Ｃａｒｒｙは、第２ＦＦＣ４３Ｂ、コントロールＰＣＢ４０上に形成された２ポート接続配線４４及び第１ＦＦＣ４３Ａを経由して送信される。一方、データＩＣ３２Ａ、３２Ｂのデータサンプリング方向は、反対に調整されうる。この場合、第１及び第２ソースＰＣＢ４１Ａ、４１Ｂの間でキャリー信号Ｃａｒｒｙは、第１ＦＦＣ４３Ａ、２ポート接続配線４４及び第２ＦＦＣ４３Ｂを経由して、反対方向に送信される。
【０１２６】
コントロールＰＣＢ４０上に実装された直流−直流変換器から発生する駆動電圧は、２ポート接続配線４４、第１ＦＦＣ４３Ａ及び第２ＦＦＣ４３Ｂを経由して、すべてのデータＩＣ３２Ａ、３２Ｂに同時に供給される。
【０１２７】
次に、図３２、図３３を用いて、本発明の第７の実施の形態に係る液晶表示装置を説明する。
図３２は、本発明の第７の実施の形態に係る液晶表示パネル３０、データ駆動回路３２及びタイミングコントローラー３１の組み立て状態を示す。
【０１２８】
図３２に示すように、データ駆動回路３２は、複数の第１及び第２データＩＣ３２Ａ、３２Ｂを含む。
【０１２９】
複数のデータＩＣ３２Ａ、３２Ｂは、ソースＣＯＦ４２にそれぞれ実装される。ソースＣＯＦ４２の代わりにソースＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）を適用することもできる。ソースＣＯＦ４２は、２つに分割された第１及び第２ソースＰＣＢ４１Ａ、４１Ｂに分けられて接続される。ソースＣＯＦ４２の入力端子は、第１及び第２ソースＰＣＢ４１Ａ、４１Ｂの出力端子に電気的に接続され、ソースＣＯＦ４２の出力端子は、ＡＣＦを介して液晶表示パネル３０の下部ガラス基板に形成されたデータパッドに電気的に接続される。第１及び第２ソースＰＣＢ４１Ａ、４１Ｂには、デジタルビデオデータＲＧＢｏｄｄ、ＲＧＢｅｖｅｎが送信されるバス配線、キャリー信号を含むデータタイミング制御信号が送信されるバス配線、及び駆動電圧が送信されるバス配線が形成される。
【０１３０】
第１ソースＰＣＢ４１Ａの入力端子は、Ｙ型ＦＦＣ（Ｆｌｅｘｉｂｌｅ  Ｆｌａｔ  Ｃａｂｌｅ）の第１出力段４３ＡとＹ型ＦＦＣの共通入力段４３Ｃを経由して、システムボード６０と電気的に接続される。第２ソースＰＣＢ４１Ｂの入力端子は、Ｙ型ＦＦＣの第２出力段４３ＢとＹ型ＦＦＣの共通入力段４３Ｃとを経由して、システムボード６０と電気的に接続される。
【０１３１】
システムボード６０上には、タイミングコントローラー３１、ＥＥＰＲＯＭ３１ａ、液晶表示パネル３０の駆動電圧を発生するための直流−直流変換器３８などの回路が含まれている。また、システムボード４０上には、インタフェース回路６２とグラフィック処理回路６４とが実装される。このように、本発明の第７の実施の形態に係る液晶表示装置は、従来の技術においてコントロールＰＣＢ上に実装されたタイミングコントローラー、ＥＥＰＲＯＭ、及び直流−直流変換器などをシステムボード６０上に実装して、従来のコントロールＰＣＢとシステムボードとを１つのボードに統合する。
【０１３２】
システムボード６０と第１及び第２ソースＰＣＢ４１Ａ、４１Ｂとを電気的に接続するＦＦＣは、Ｙ字状を有する。このＹ型ＦＦＣの共通入力段４３Ｃを経由してタイミングコントローラー３１から生成されたデジタルビデオデータＲＧＢｏｄｄ、ＲＧＢｅｖｅｎ及びタイミング制御信号と、直流−直流変換器３８から生成された駆動電圧が第１及び第２ソースＰＣＢ４１Ａ、４１ＢのデータＩＣ３２Ａ、３２Ｂに伝達される。
【０１３３】
図３３は、本発明の第７の実施の形態に係る液晶表示装置において、タイミングコントローラー３１とデータＩＣ３２ａ、３２Ｂとの間の信号送信経路を示す。
【０１３４】
図３３に示すように、タイミングコントローラー３１によりｍｉｎｉ−ＬＶＤＳ方式又はＲＳＤＳ方式で変調されたデジタルビデオデータのうち、右側データＲＧＢｏｄｄ、ＲＧＢｅｖｅｎは、タイミングコントローラー３１のシングル出力ポート６３、Ｙ型ＦＦＣの共通入力段４３Ｃ、及びＹ型ＦＦＣの一方の出力段４３Ａを経由して、第１ソースＰＣＢ４１Ａに接続された第１データＩＣ３２Ａに送信される。右側データＲＧＢｏｄｄ、ＲＧＢｅｖｅｎは、液晶表示パネル３０の右半部の画面に表示されるデータである。タイミングコントローラー３１によりｍｉｎｉ−ＬＶＤＳ方式又はＲＳＤＳ方式で変調された左側データＲＧＢｏｄｄ、ＲＧＢｅｖｅｎは、タイミングコントローラー３１のシングル出力ポート６３、Ｙ型ＦＦＣの共通入力段４３Ｃ、及びＹ型ＦＦＣの他側出力段４３Ｂを経由して、第２ソースＰＣＢ４１Ｂに接続された第２データＩＣ３２Ｂに送信される。左側データＲＧＢｏｄｄ、ＲＧＢｅｖｅｎは、液晶表示パネル３０の左半部の画面に表示されるデータである。
【０１３５】
タイミングコントローラー３１から発生するデータタイミング制御信号は、データと共にタイミングコントローラー３１のシングル出力ポート６３、Ｙ型ＦＦＣの共通入力段４３Ｃ、及びＹ型ＦＦＣの一方の出力段４３Ａを経由して、第１ソースＰＣＢ４１Ａに接続された第１データＩＣ３２Ａに送信される。また、データタイミング制御信号は、タイミングコントローラー３１のシングル出力ポート６３、Ｙ型ＦＦＣの共通入力段４３Ｃ、及びＹ型ＦＦＣの他側出力段４３Ｂを経由して、第２ソースＰＣＢ４１Ｂに接続された第２データＩＣ３２Ｂに送信される。
【０１３６】
第１番目のデータをサンプリングする最右側のデータＩＣ３２Ｂは、スタートパルス以後のデータを自身の出力チャネル数分だけサンプリングした後に、その次のデータのサンプリングタイミングを指示するキャリー信号Ｃａｒｒｙを発生して、右側に直に隣接するデータＩＣ３２Ｂに供給する。同様に、キャリー信号Ｃａｒｒｙは、隣接したデータＩＣ３２Ａ、３２Ｂに順次伝達される。第１及び第２ソースＰＣＢ４１Ａ、４１Ｂの間でキャリー信号Ｃａｒｒｙは、Ｙ型ＦＦＣの他側４３Ｂ、Ｙ型ＦＦＣの一側４３Ａを経由して送信される。データＩＣ３２Ａ、３２Ｂのデータサンプリング方向は、反対に調整されうる。この場合、第１及び第２ソースＰＣＢ４１Ａ、４１Ｂの間でキャリー信号Ｃａｒｒｙは、反対方向に送信される。
【０１３７】
システムボード６０上に実装された直流−直流変換器３８から発生される駆動電圧は、直流−直流変換器の出力端子７３、Ｙ型ＦＦＣの共通入力段４３Ｃ、及びＹ型ＦＦＣの一側出力段４３Ａを経由して、第１ソースＰＣＢ４１Ａに接続された第１データＩＣ３２Ａに送信される。また、駆動電圧は、直流−直流変換器の出力端子７３、Ｙ型ＦＦＣの共通入力段４３Ｃ、及びＹ型ＦＦＣの他側出力段４３Ｂを経由して、第２ソースＰＣＢ４１Ｂに接続された第２データＩＣ３２Ｂに送信される。
【０１３８】
次に、図３４、図３５を用いて、本発明の第８の実施の形態に係る液晶表示装置を説明する。
図３４は、本発明の第８の実施の形態に係る液晶表示装置において、液晶表示パネル３０、データ駆動回路３２、タイミングコントローラー３１及びグラフィック処理回路６４の組み立て状態を示す。図３５は、図３２に示す液晶表示装置の信号の送信経路を示す。
【０１３９】
図３４及び図３５に示すように、コントロールＰＣＢ４０には、タイミングコントローラー３１、ＥＥＰＲＯＭ３１ａと共に、２ポート接続配線１４４が形成される。ＥＥＰＲＯＭ３１ａは、タイミングコントローラー３１から生成されるタイミング制御信号に対する波形オプション情報が複数のモード別に格納されて、ユーザからの命令に応じて該当モードで波形情報をタイミングコントローラー３１に供給する。タイミングコントローラー３１は、ＥＥＰＲＯＭ３１ａからの波形オプション情報に応じて、各々のモードで互いに異なる形態でタイミング制御信号を生成する。
【０１４０】
システムボード６０上には、外部機器から入力される多様な属性の映像データを供給されるためのインタフェース回路６２、インタフェース回路６２からの映像データを液晶表示パネル３０に合うように変調するグラフィック処理回路６４、及び液晶表示パネル３０の駆動に必要な駆動電圧を発生する直流−直流変換器３８などが形成される。
【０１４１】
上述のように、本発明の液晶表示装置は、ソースＰＣＢを分割しタイミングコントローラーの出力ポートをシングル出力ポートで構成して、コントロールＰＣＢの大きさと出力ピン数を減らすことができる。また、本発明の実施の形態に係る液晶表示装置は、液晶表示パネルに形成されたＬＯＧ配線を用いて１つのＦＦＣを除去することによって、ソースＰＣＢとコントロールＰＣＢとの接続構造を単純化でき、かつ部品数を減らすことができる。
【０１４２】
また、本発明の液晶表示装置は、ＦＦＣを介して直接コントロールＰＣＢから駆動信号を供給される第１ソースＰＣＢのデータＩＣ内に各々補償抵抗を並列に接続することによって、ＬＯＧ配線を介して駆動信号が供給される第２ソースＰＣＢと前記第１ソースＰＣＢとの間のガンマ補償電圧の偏差をなくすことができる。
【０１４３】
また、本発明の液晶表示装置は、ソースＣＯＦ又はソースＴＣＰに形成されて、駆動電圧を送信するダミー配線の線幅を、データタイミング制御信号を送信する他のダミー配線の線幅より広く形成する。その結果、ＬＯＧ配線抵抗による電圧降下分を最小にして、第１ソースＰＣＢと第２ソースＰＣＢとの間のガンマ補償電圧の偏差をなくすことができる。
【図面の簡単な説明】
【０１４４】
【図１】液晶表示装置の液晶セルを示す回路図である。
【図２】シングルソースＰＣＢを有する液晶表示装置を示す図である。
【図３】タイミングコントローラーの出力ポートをデュアル出力ポートで構成し、その出力ポートに接続されたデュアルソースＰＣＢを示す図である。
【図４】タイミングコントローラーの出力ポートをデュアル出力ポートで構成し、その出力ポートに接続されたデュアルソースＰＣＢを示す図である。
【図５】本発明に係る液晶表示装置を示すブロック図である。
【図６】本発明に係る液晶表示装置を示すブロック図である。
【図７】図５に示すタイミングコントローラーとデータＩＣとの接続構造を詳細に示す図である。
【図８】ソースＣＯＦに形成されたダミー配線と液晶表示パネルの基板上に形成されたＬＯＧ配線を示す平面図である。
【図９】図５〜図７に示すタイミングコントローラーのデータ処理部を詳細に示すブロック図である。
【図１０】図９に示すデータ変調部の出力信号の一例を示す波形図である。
【図１１】図９に示すデータ変調部の出力信号の一例を示す波形図である。
【図１２】図７に示すタイミングコントローラーとデータＩＣとの間の信号の送信経路を示す図である。
【図１３】本発明の第１の実施の形態に係る液晶表示装置の他の接続構造を示すブロック図である。
【図１４】図７に示すデータＩＣを詳細に示すブロック図である。
【図１５】図１４に示すＤＡＣを詳細に示す回路図である。
【図１６】図７に示すタイミングコントローラー、第１ソースＰＣＢに接続されたデータＩＣ、第２ソースＰＣＢに接続されたデータＩＣとその間の抵抗を等価的に示す回路図である。
【図１７】本発明の第２の実施の形態に係る液晶表示装置を示す図である。
【図１８】図１７に示すデータ変調部により変調されるデータ電圧の例を示す図である。
【図１９】図１７に示すデータ変調部の第１の実施の形態を示すブロック図である。
【図２０】図１７に示すデータ変調部の第２の実施の形態を示すブロック図である。
【図２１】図２０に示すヒストグラム分析部のヒストグラム分析結果の一例を示す図である。
【図２２】本発明の第３の実施の形態に係る液晶表示装置を示す図である。
【図２３】本発明の第４の実施の形態に係る液晶表示装置を示す図である。
【図２４】本発明の第４の実施の形態に係る液晶表示装置においてＬＯＧ配線の抵抗を示す図である。
【図２５】第１データＩＣを詳細に示すブロック図である。
【図２６】図２５に示すガンマ補償電圧発生部を詳細に示す回路図である。
【図２７】本発明の第５の実施の形態に係る液晶表示装置を示す図である。
【図２８】第１データＩＣを詳細に示すブロック図である。
【図２９】図２８に示すガンマ補償電圧発生部を詳細に示す回路図である。
【図３０】本発明の第６の実施の形態に係る液晶表示装置を示す図である。
【図３１】図３０に示す液晶表示装置の信号の送信経路を示す図である。
【図３２】本発明の第７の実施の形態に係る液晶表示装置を示す図である。
【図３３】図３２に示す液晶表示装置の信号の送信経路を示す図である。
【図３４】本発明の第８の実施の形態に係る液晶表示装置を示す図である。
【図３５】図３４に示す液晶表示装置の信号の送信経路を示す図である。
【符号の説明】
【０１４５】
３０  液晶表示パネル、３１  タイミングコントローラー、３２  データ駆動回路、３３  ゲート駆動回路、３４  ポート拡張部、３５  データ変調部、３６  グラフィック処理回路、３８  直流−直流変換器、４０  システムボード、４１Ａ  第１ソースＰＣＢ、４１Ｂ  第２ソースＰＣＢ、４２Ａ、４２Ｂ  ソースＣＯＦ、６０  システムボード、６２  インタフェース回路、６４  グラフィック処理回路、６４ａ  アナログ−デジタル変換部、６４ｂ  スケーラー部、６４ｃ  イメージ処理部、９１  シフトレジスタ、９２  データ復元部、９３、９４  ラッチアレイ、９６  チャージシェア回路、９７  出力回路、９８  ガンマ補償電圧発生部、１０１、１０２  デコーダ、１０３  マルチプレクサ、１１１  フレームメモリ、１１３  ルックアップテーブル、２０１  色分離部、２０２  遅延部、２０３  カラーミキシング部、２０４  データ処理部、２０５  ヒストグラム分析部、２０６  バックライト制御部、２０７  インバータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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