(57)【要約】【課題】バスのプロトコルに応じてデータ信号を変換する場合にメモリ資源の浪費を抑制する。【解決手段】データ信号処理装置は、第１のプロトコルに従ってデータ信号を伝送する第１のバスと、第２のプロトコルに従ってデータ信号を伝送する第２のバスと、第１のバス上に伝送される第１のデータ信号を第２のバス上に伝送される第２のデータ信号に変換する変換部と、を備える。変換部は、第１のバスを介して第１のデータ信号の供給を受け、第１のデータ信号の供給に同期して、第２のバスに前記第２のデータ信号を出力する。【選択図】図３
2008276356.tif 000002
【特許請求の範囲】
【請求項１】
データ信号処理装置であって、
第１のプロトコルに従ってデータ信号を伝送する第１のバスと、
第２のプロトコルに従ってデータ信号を伝送する第２のバスと、
前記第１のバス上に伝送される第１のデータ信号を前記第２のバス上に伝送される第２のデータ信号に変換する変換部と、
を備え、
前記変換部は、前記第１のバスを介して前記第１のデータ信号の供給を受け、前記第１のデータ信号の供給に同期して、前記第２のバスに前記第２のデータ信号を出力する、データ信号処理装置。
【請求項２】
請求項１に記載のデータ信号処理装置において、
前記変換部は、レジスタを含み、
前記変換部は、前記第１のバスを介してクロック信号に同期して前記レジスタに順次に書き込まれる前記第１のデータ信号を、前記クロック信号に同期して前記第２のデータ信号に順次に変換して前記第２のバスに出力するデータ信号処理装置。
【請求項３】
請求項２に記載のデータ信号処理装置において、
前記レジスタのビット数は、前記第１のバスにおけるデータバスのバス幅に等しいデータ信号処理装置。
【請求項４】
請求項２または請求項３に記載のデータ信号処理装置において、
１周期のクロック信号に同期して前記レジスタに書き込まれる前記第１のデータ信号のビット数と、１周期のクロック信号に同期して出力される前記第２のデータ信号のビット数が異なる場合に、前記変換部は前記第１のデータ信号の書き込み頻度または前記第２のデータ信号の出力頻度を調整する、データ信号処理装置。
【請求項５】
請求項１ないし請求項４のいずれかに記載のデータ信号処理装置において、
前記第１のバスは、ビットデータ信号を伝送する汎用データバスであり、
前記第２のバスは、特定種類のデータ信号を伝送する専用データバスである、データ信号処理装置。
【請求項６】
請求項１ないし請求項５のいずれかに記載のデータ信号処理装置において、
前記第１のデータ信号は、画像データを表すビットデータ信号であり、
前記第２のデータ信号は、前記画像データを画素単位で制御信号と共に伝送するビデオデータ信号である、データ信号処理装置。
【請求項７】
請求項６に記載のデータ信号処理装置において、
前記制御信号は、データイネーブル信号を含み、
前記変換部は、前記画像データを前記第２のバスに出力する際に、データイネーブル信号を有効にする、データ信号処理装置。
【請求項８】
請求項６に記載のデータ信号処理装置において、
前記制御信号は、画像同期信号を含み、
前記変換部は、前記第１のデータ信号の送信元の制御に従って、前記画像同期信号を出力する、データ信号処理装置。
【請求項９】
請求項６に記載のデータ信号処理装置において、
前記制御信号は、画像同期信号を含み、
前記変換部は、前記第１のデータ信号の書き込み先として指定されたアドレス情報に基づいて、前記画像同期信号を出力する、データ信号処理装置。
【請求項１０】
請求項１ないし請求項９のいずれかに記載のデータ信号処理装置と、前記第２のバスを介して前記第２のデータ信号として画像データを受け取る画像処理回路を含む画像処理装置。
【請求項１１】
請求項１０に記載の画像処理装置を含み、前記画像処理装置の出力信号に基づいて画像を出力する画像出力装置。
【請求項１２】
第１のプロトコルに従ってデータ信号を伝送する第１のバスと、第２のプロトコルに従ってデータ信号を伝送する第２のバスと、変換部を備える装置におけるデータ信号処理方法であって、
前記第１のバス上に伝送される第１のデータ信号を前記変換部に供給し、
前記第１のデータ信号の供給に同期して前記第１のデータ信号を第２のデータ信号に変換し、
前記第１のデータ信号の供給に同期して前記第２のバスに前記第２のデータ信号を出力するデータ信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ信号処理装置、画像処理装置、画像出力装置、および、データ信号処理方法に関する。
【背景技術】
【０００２】
データ信号を扱う電子機器において、異なるプロトコルに従って動作する複数種類のバスが用いられる場合がある。例えば、あるプロジェクタ内部の画像処理装置は、ＣＰＵなどの汎用プロセッサと画像処理回路などの特定用途用プロセッサとを備えている。そして、汎用プロセッサがデータの通信に用いる一のバスと、画像処理回路が画像データの入出力に用いる他のバスとは、互いに異なるプロトコルに従って動作している。
【０００３】
かかる場合、汎用プロセッサが扱う画像データを特定用途用プロセッサに伝送する際には、一のバス上を伝送されるデータ信号を、他のバス上に伝送されるデータ信号に変換する必要がある。ここで、汎用プロセッサが画像データを一のバスに接続されたメモリ上に展開し、展開された画像データを変換回路が読み出してデータ信号の変換を行う技術が知られている。（例えば、特許文献１）。
【０００４】
【特許文献１】特開平２００１−４５４５８号公報
【特許文献２】特開平１０−６５７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来技術では、データ信号の変換のために画像データを展開するメモリ領域を確保する必要があった。このような課題は、画像データを扱う場合に限らず、バスのプロトコルに応じてデータ信号を変換する場合に共通する課題であった。
【課題を解決するための手段】
【０００６】
本発明は、上記課題の少なくとも一部を解決するために以下の形態または適用例として実現することが可能である。
【０００７】
本発明の第１の適用例は、データ信号処理装置を提供する。第１の適用例に係るデータ信号処理装置は、第１のプロトコルに従ってデータ信号を伝送する第１のバスと、第２のプロトコルに従ってデータ信号を伝送する第２のバスと、前記第１のバス上に伝送される第１のデータ信号を前記第２のバス上に伝送される第２のデータ信号に変換する変換部と、を備え、前記変換部は、前記第１のバスを介して前記第１のデータ信号の供給を受け、前記第１のデータ信号の供給に同期して、前記第２のバスに前記第２のデータ信号を出力する。
【０００８】
第１の適用例に係るデータ信号処理装置において、変換部は、第１のバスを介して供給される第１のデータ信号を、かかる供給に同期して第２のデータ信号に変換して第２のバスに出力する。従って、第１のデータ信号をメモリ装置に展開することなく、第２のデータ信号に変換できるので、メモリ資源などを節約して効率よく第１のデータ信号を第２のデータ信号に変換することができる。
【０００９】
第１の適用例に係るデータ信号処理装置において、前記変換部は、レジスタを含み、前記変換部は、前記第１のバスを介してクロック信号に同期して前記レジスタに順次に書き込まれる前記第１のデータ信号を、前記クロック信号に同期して前記第２のデータ信号に順次に変換して前記第２のバスに出力しても良い。こうすれば、わずかな容量のレジスタに一時的に第１のデータ信号を保持するのみで、効率よく第１のデータ信号を第２のデータ信号に変換することができる。
【００１０】
第１の適用例に係るデータ信号処理装置において、前記レジスタのビット数は、前記第１のバスにおけるデータバスのバス幅に等しくても良い。こうすれば、小容量のレジスタに一時的に第１のデータ信号を保持するのみで、効率よく第１のデータ信号を第２のデータ信号に変換することができる。
【００１１】
第１の適用例に係るデータ信号処理装置において、１周期のクロック信号に同期して前記レジスタに書き込まれる前記第１のデータ信号のビット数と、１周期のクロック信号に同期して出力される前記第２のデータ信号のビット数が異なる場合に、前記変換部は前記第１のデータ信号の書き込み頻度または前記第２のデータ信号の出力頻度を調整しても良い。こうすれば、１周期のクロック信号に同期してレジスタに書き込まれる第１のデータ信号のビット数と、１周期のクロック信号に同期して出力される第２のデータ信号のビット数が異なる場合であっても、第１のデータ信号の書き込みと第２のデータ信号の出力の同期をとることができる。
【００１２】
第１の適用例に係るデータ信号処理装置において、前記第１のバスは、ビットデータ信号を伝送する汎用データバスであり、前記第２のバスは、特定種類のデータ信号を伝送する専用データバスであっても良い。こうすれば、効率良く、特定種類のデータを汎用データバスから専用データバスに容易に載せ替えることができる。
【００１３】
第１の適用例に係るデータ信号処理装置において、前記第１のデータ信号は、画像データを表すビットデータ信号であり、前記第２のデータ信号は、前記画像データを画素単位で制御信号と共に伝送するビデオデータ信号であっても良い。こうすれば、画像データを表すビットデータ信号をビデオデータ信号に変換して、第１のバスから第２のバスに効率良く乗せ替えることができる。
【００１４】
第１の適用例に係るデータ信号処理装置において、前記制御信号は、データイネーブル信号を含み、前記変換部は、前記画像データを前記第２のバスに出力する際に、データイネーブル信号を有効にしても良い。また、前記制御信号は、画像同期信号を含み、前記変換部は、前記第１のデータ信号の送信元の制御に従って、前記画像同期信号を出力しても良い。
【００１５】
第１の適用例に係るデータ信号処理装置において、前記制御信号は、画像同期信号を含み、前記変換部は、前記第１のデータ信号の送信元の制御に従って、前記画像同期信号を出力しても良い。こうすれば、容易に画像同期信号を含むビデオデータ信号を生成することができる。
【００１６】
第１の適用例に係るデータ信号処理装置において、前記制御信号は、画像同期信号を含み、前記変換部は、前記第１のデータ信号の書き込み先として指定されたアドレス情報に基づいて、前記画像同期信号を出力しても良い。こうすれば、第１のデータ信号の送信元が特別な動作を行うことなく、画像同期信号を含むビデオデータ信号を生成することができる。
【００１７】
本発明は、上記適用例のほか、種々の態様にて実現され得る。例えば、本発明は、データ信号処理装置と、前記第２のバスを介して前記第２のデータ信号として画像データを受け取る画像処理回路を含む画像処理装置として実現される。また、本発明は、かかる画像処理装置を含み、前記画像処理装置の出力信号に基づいて画像を出力する画像出力装置として実現され得る。
【００１８】
また、本発明は、上述した装置発明としての態様の他、第１のプロトコルに従ってデータ信号を伝送する第１のバスと、第２のプロトコルに従ってデータ信号を伝送する第２のバスと、変換部を備える装置におけるデータ信号処理方法のような方法発明として実現することができる。さらに、本発明は、上記装置または方法をコンピュータに実現させるコンピュータプログラム、そのコンピュータプログラムを記録した記録媒体、そのコンピュータプログラムを含み搬送波内に具現化されたデータ信号、等の態様で実現することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施態様について、図面を参照しつつ、実施例に基づいて説明する。
【００２０】
Ａ．第１実施例：
・プロジェクタの構成：
図１〜図３を参照して、第１実施例に係る画像出力装置としてのプロジェクタの構成について説明する。図１は、第１実施例におけるプロジェクタの構成を示すブロック図である。図２は、第１実施例におけるビデオ信号出力部の内部構成を示すブロック図である。図３は、第１実施例におけるデータ変換部の内部構成を示すブロック図である。
【００２１】
プロジェクタ１００は、照明光学系１５０と、液晶パネル１６０と、投写光学系１７０とを備えている。照明光学系１５０から照射された照明光が液晶パネル１６０を透過して画像を表す画像光に変調される。画像光が投写光学系１７０によりスクリーン２０上に投写されることにより、スクリーン２０上に画像が表示される。
【００２２】
プロジェクタ１００は、さらに、Ａ／Ｄ変換部１１１と、ビデオ信号出力部１１２と、画像処理回路１１３と、液晶パネル駆動部１１４と、中央演算回路（ＣＰＵ）１１５と、リードオンリメモリ（ＲＯＭ）１１６と、ランダムアクセスメモリ（ＲＡＭ）１１７とを備えている。
【００２３】
ビデオ信号出力部１１２と、画像処理回路１１３と、液晶パネル駆動部１１４と、中央演算回路（ＣＰＵ）１１５と、リードオンリメモリ（ＲＯＭ）１１６と、ランダムアクセスメモリ（ＲＡＭ）１１７とは、ＳＯＣ（System On a Chip）と呼ばれる１つの半導体装置に集積されている。ＳＯＣの各構成要素１１２〜１１７は、共通のクロック信号ＣＬＫ（図示省略）に同期して動作している。
【００２４】
ＳＯＣの各構成要素１１２〜１１７は、互いに汎用バス１０１を介して接続されている。汎用バス１０１は、ＳＯＣのようなシステムＬＳＩ内部で各種ブロックを結合するために使われるいわゆる「オンチップ・バス」であり、例えば、ＡＭＢＡ（登録商標）規格で定められたＡＨＢ（Advanced High-Performance Bus）が用いられる。汎用バス１０１は、様々なビットデータの伝送が可能な汎用的なバスであり、上述したＡＭＢＡ規格などにより定められたプロトコルに従って双方向通信が可能である。汎用バス１０１については、さらに後述する。
【００２５】
一方、Ａ／Ｄ変換部１１１とビデオ信号出力部１１２の間、ビデオ信号出力部１１２と画像処理回路１１３の間、画像処理回路１１３と液晶パネル駆動部１１４の間は、それぞれビデオバス１０２ａ、１０２ｂ、１０２ｃによって接続されている。ビデオバス１０２ａ〜１０２ｃは、いわゆるデジタルビデオ信号を伝送するための専用バスであり、汎用バス１０１とは異なるプロトコルに従って図１において矢印で示す方向にデジタルビデオ信号を伝送する一方向通信を行う。デジタルビデオ信号は、動画像や、静止画像などの画像データを表すデジタル信号である。デジタルビデオ信号を送信するビデオバス１０２ａ〜１０２ｃのプロトコルは、以下に説明するように簡便なものである。ビデオバス１０２ａ〜１０２ｃを介してデジタルビデオ信号を送信する回路（例えば、ビデオ信号出力部１１２）は、画像データを送信の開始する直前または開始と同時に垂直同期信号ＶＳのパルスを送信し、画素データバスに画素データを送信する。デジタルビデオ信号を送信する回路は、有効な画素データを送信している間、イネーブル信号ＤＥを有効にする（本実施例では、ハイ信号にする。）。デジタルビデオ信号を受信する回路（例えば、画像処理回路１１３）は、垂直同期信号ＶＳのパルスを受信することにより新たな画像データが送信されてくることを認識し、各クロックの立ち上がり時において、イネーブル信号ＤＥが有効（本実施例では、ハイ信号）である場合に、その時点で画素データバス上に現れている信号を有効な画素データとして取得する。
【００２６】
Ａ／Ｄ変換部１１１は、図示しないＤＶＤプレーヤやパソコンなどからケーブル１０を介して入力された入力画像信号に対して、必要によりＡ／Ｄ変換を行い、デジタルビデオ信号を、ビデオバス１０２ａを介してビデオ信号出力部１１２に出力する。
【００２７】
ビデオ信号出力部１１２は、画像処理回路１１３にデジタルビデオ信号を送信するためのブロックである。ビデオ信号出力部１１２は、ビデオ信号出力部１１２から送信されたデジタルビデオ信号を、ビデオバス１０２ｂを介して画像処理回路１１３に送信することができると共に、ＣＰＵ１１５から送信された画像データをデジタルビデオ信号に変換し、ビデオバス１０２ｂを介して画像処理回路１１３に送信することができる。
【００２８】
画像処理回路１１３は、ビデオ信号出力部１１２から送信されたデジタルビデオ信号に対して、デジタルビデオ信号が表す画像を調整する画像処理を行い、画像処理後のデジタルビデオ信号を、ビデオバス１０２ｃを介して液晶パネル駆動部１１４に送信する。実行される画像処理は、例えば、輝度、コントラスト、色合い等の調整処理、台形歪みなどの画像の歪みを補正する処理、各種設定項目を画面に表示するためのいわゆるＯＳＤ（on-screen display）処理が含まれる。本実施例の画像処理回路１１３は、図１に示すように汎用バス１０１とビデオバス１０２ｂとの両方に接続されているが、汎用バス１０１を介しては制御データの遣り取りを行い、画像処理の対象とする画像データは、ビデオバス１０２ｂを介してデジタルビデオ信号の形でのみ受信可能な仕様となっている。このため、後述するように、ＣＰＵ１１５がＲＯＭ１１６などに記憶された画像データを画像処理回路１１３に送る場合には、かかる画像データは、ＣＰＵ１１５により汎用バス１０１を介してビデオ信号出力部１１２に送信され、ビデオ信号出力部１１２によりデジタルビデオ信号に変換され、ビデオバス１０２ｂを介して画像処理回路１１３に送られる。
【００２９】
液晶パネル駆動部１１４は、画像処理回路１１３から送信されたデジタルビデオ信号に基づいて、液晶パネル１６０を駆動する。この結果、液晶パネル１６０にデジタルビデオ信号が表す画像が形成され、スクリーン２０上に所望の画像が投写されることになる。
【００３０】
ＣＰＵ１１５は、ＲＯＭ１１６に格納された制御プログラムを実行して、プロジェクタ１００全体、例えば、上述したビデオ信号出力部１１２、画像処理回路１１３、液晶パネル駆動部１１４の制御を行う。また、ＣＰＵ１１５は、ＲＯＭに格納された画像データを、ビデオ信号出力部１１２を介してデジタルビデオ信号の形で画像処理回路１１３に送信し、画像データが表す画像をスクリーン２０上に表示させることができる。かかる処理については後述する。
【００３１】
ＲＡＭ１１７は、ＣＰＵ１１５および画像処理回路１１３が演算結果や画像データを一時的に記憶するためなどに用いられる。
【００３２】
次に、ビデオ信号出力部１１２の構成について、さらに説明する。図２に示すように、ビデオ信号出力部１１２は、データ変換部１２０とマルチプレクサ１３０とを備えている。データ変換部１２０は、汎用バス１０１を介してＣＰＵ１１５から送信された画像データを、デジタルビデオ信号に変換してビデオバス１０２ｄを介してビデオ信号出力部１１２に送信する。ビデオバス１０２ｄは、上述したビデオバス１０２ａ〜１０２ｃと同様のデジタルビデオ信号を伝送するための専用バスである。マルチプレクサ１３０は、ビデオ信号出力部１１２からビデオバス１０２ａを介して送信されたデジタルビデオ信号と、データ変換部１２０からビデオバス１０２ｄを介して送信されたデジタルビデオ信号とのうち、いずれか一方を選択してビデオバス１０２ｂを介して画像処理回路１１３に送信する。いずれのデジタルビデオ信号が選択されるかは、ＣＰＵ１１５から送信される制御信号ＣＳにより制御される。
【００３３】
データ変換部１２０についてさらに説明する前に、図３を参照して、汎用バス１０１およびビデオバス１０２ａ〜１０２ｄについて、さらに説明する。
【００３４】
汎用バス１０１は、アドレスの送信のためのアドレスバス１０１１と、データの送信のためのデータバス１０１２と、制御信号の送信のための制御バス１０１３を含んでいる。アドレスバス１０１１およびデータバス１０１２は、本実施例では、それぞれ３２ビットのバス幅を有するパラレルバスである。制御バス１０１３は、汎用バス１０１のプロトコルに定められた所定の制御信号の送受信に用いられるが、第１実施例の説明に必要ないため詳しい説明を省略する。
【００３５】
ビデオバス１０２ａ〜１０２ｄは、図３にビデオバス１０２ｄについて示されているように、２４ビットの画素データバス１０２２と、イネーブル信号線１０２１と、垂直同期信号線１０２３を含んでいる。ビデオバス１０２ａ〜１０２ｄは、図３において波線で示すように、さらに、水平同期信号線１０２４を備えても良い。水平同期信号線１０２４を備える構成については、変形例として後述する。画素データバス１０２２は、２４ビットのバス幅を有するパラレルバスである。画素データバス１０２２の２４ビットのバス幅は、レッド（Ｒ）、グリーン（Ｇ）、ブルー（Ｂ）の各信号のために８ビットずつ割り当てられており、画素データバス１０２２は、ＲＧＢ各８ビットで表される画素データを画素単位で送信するために用いられる。
【００３６】
以上を踏まえて、データ変換部１２０の内部構成をさらに説明する。データ変換部１２０は、図３に示すように、アドレスデコーダ１２１と、変換処理部１２２とを備えている。
【００３７】
アドレスデコーダ１２１は、汎用バス１０１のアドレスバス１０１１に接続されたアドレスレジスタＭ４を備えている。
【００３８】
変換処理部１２２は、データレジスタＭ１と、コマンドレジスタＭ２と、同期信号発生部Ｍ３とを備えている。データレジスタＭ１とコマンドレジスタＭ２のうちのいずれかが、アドレスデコーダ１２１から送信される選択信号ＳＥＬに従って、汎用バス１０１のデータバス１０１２と接続される。データレジスタＭ１は、ビデオバス１０２ｄの画素データバス１０２２に接続されている。同期信号発生部Ｍ３は、ビデオバス１０２ｄの垂直同期信号線１０２３に接続されている。
【００３９】
・データ変換部の動作
図３に加えて、図４および図５を参照しながら、データ変換部１２０の動作について説明する。図４は、第１実施例におけるデータ変換部の動作について説明するタイミングチャートである。図５は、第１実施例におけるデータレジスタＭ１への書き込みと、データレジスタＭ１からの出力について説明する図である。図４には、クロック信号ＣＬＫ、ＣＰＵから汎用バス１０１のアドレスバス１０１１に出力されるアドレス信号ＡＤ、ＣＰＵ１１５から汎用バス１０１のデータバス１０１２に出力される書き込みデータ信号ＷＤ、データ変換部１２０からビデオバス１０２ｄの画素データバス１０２２に出力される画素データ信号ＤＴｏｕｔ、データ変換部１２０から出力されるイネーブル信号ＤＥ、データ変換部１２０の同期信号発生部Ｍ３から出力される垂直同期信号ＶＳがそれぞれ図示されている。説明の便宜上、図４の最上部に図示するように、図４に示すクロック信号ＣＬＫを一周期ごとに符号を付し、各クロック期間を、符号を用いてクロックＣＬＫ１、クロックＣＬＫ２、・・・と呼ぶ。このような呼び方は、後述する他のタイミングチャート（図９，図１２，図１４，図１５）においても同様とする。
【００４０】
変換処理部１２２の１０ＣＰＵ１１５が、縦方向ｍ＋１画素×横方向ｎ＋１画素の画像を表す画像データをＲＯＭ１１６から読みだして、データ変換部１２０に送信する場合を例に説明する。画像データは、座標（０，０）〜（ｍ、ｎ）の画素データから成り、各画素データは、ＲＧＢ各８ビットから成る２４ビットのデータである。座標（ａ，ｂ）の画素データをＤ（ａ、ｂ）と表す。以下では、「画素データを順次に書き込む」のような表現を用いる。ここで、「順次に」と言う場合の順番は、予め定められた順番であれば良いが、本実施例では、一般的にデジタルビデオ信号に用いられている順番を用いる。すなわち、水平方向の列を左側から右側に辿ることを、最も上側の列から一列ずつ最も下側の列まで繰り返す順番である。
【００４１】
ＣＰＵ１１５は、先ず、汎用バス１０１のプロトコルに従って、コマンドレジスタＭ２に、垂直同期信号の発生を指示するコマンドＶＳＣを書き込み、続けて、データレジスタＭ１に画像データを構成する画素データを順次に書き込んでいく。具体的には、ＣＰＵ１１５は、予め定められたコマンドレジスタＭ２を指定するアドレスＡＤＭ２を、クロックＣＬＫ１からクロックＣＬＫ２の立ち上がりにかけて、アドレス信号ＡＤとしてアドレスバス１０１１上に出力する。ＣＰＵ１１５は、さらに、クロックＣＬＫ２からクロックＣＬＫ３の立ち上がりにかけて、コマンドＶＳＣをデータ信号ＷＤとしてデータバス１０１２上に出力する。ＣＰＵ１１５は、同時に、すなわち、クロックＣＬＫ２からクロックＣＬＫ３の立ち上がりにかけて、予め定められたデータレジスタＭ１を指定するアドレスＡＤＭ１を、アドレス信号ＡＤとしてアドレスバス１０１１上に出力する。ＣＰＵ１１５は、続いて、クロックＣＬＫ３からクロックＣＬＫ４の立ち上がりにかけて、最初の画素データＤ（０，０）をデータ信号ＷＤとしてデータバス１０１２上に出力する。ＣＰＵ１１５は、さらに、クロックＣＬＫ２以降、アドレスＡＤＭ１を、アドレスバス１０１１上に出力しながら、１回のクロック周期ごとに１画素分ずつ、順次に画素データをデータバス１０１２上に出力していく。
【００４２】
この結果、データ変換部１２０のアドレスデコーダ１２１は、クロックＣＬＫ２の立ち上がりにおいて、アドレスレジスタＭ４にアドレスＡＤＭ２が書き込まれていることを認識し、アドレスＡＤＭ２に対応する選択信号ＳＥＬを変換処理部１２２に送信する。変換処理部１２２は、かかる選択信号ＳＥＬを受信すると、アドレスＡＤＭ２に対応しているコマンドレジスタＭ２をデータバス１０１２に接続する。そうすると、変換処理部１２２のコマンドレジスタＭ２にはコマンドＶＳＣが書き込まれ、変換処理部１２２はクロックＣＬＫ３の立ち上がりにて、コマンドＶＳＣを認識し、すぐにクロックＣＬＫ３において、垂直同期信号ＶＳを生成する。図４において、クロックＣＬＫ３に現れている負極性のパルスが、生成された垂直同期信号ＶＳを示している。アドレスデコーダ１２１は、クロックＣＬＫ３の立ち上がりにて、アドレスレジスタＭ４にアドレスＡＤＭ１が書き込まれていることを認識して、アドレスＡＤＭ１に対応する選択信号ＳＥＬを変換処理部１２２に送信する。変換処理部１２２は、かかる選択信号ＳＥＬを受信すると、アドレスＡＤＭ１に対応しているデータレジスタＭ１をデータバス１０１２に接続する。この結果、変換処理部１２２のデータレジスタＭ１には画素データＤ（０，０）が書き込まれる。変換処理部１２２はクロックＣＬＫ４の立ち上がりにて画素データＤ（０，０）を認識し、すぐにクロックＣＬＫ４において、画素データＤ（０，０）を画素データ信号ＤＴｏｕｔとして画素データバス１０２２上に出力する。さらに、変換処理部１２２は、画素データバス１０２２上に画素データＤ（０，０）を出力すると同時にイネーブル信号線１０２１に有効を示すイネーブル信号ＤＥを出力する。本実施例では、有効を示すイネーブル信号ＤＥは、ハイ信号である。
【００４３】
クロックＣＬＫ２以降は、全ての画素データについて、その画素データがデータレジスタＭ１に書き込まれる直前のクロック期間にアドレスＡＤＭ１がアドレスレジスタＭ４に書き込まれる。アドレスＡＤＭ１がアドレスレジスタＭ４に書き込まれている間、データバス１０１２はデータレジスタＭ１に接続されている。そして、クロックＣＬＫ４以降において、データ変換部１２０の変換処理部１２２は、各クロック周期の立ち上がりにおいて、データレジスタＭ１に書き込まれている画素データを、そのクロック周期に順次に画素データバス１０２２上に出力していく。変換処理部１２２は、画素データを出力するクロック周期では、常にイネーブル信号ＤＥを有効に維持する。
【００４４】
以上説明したように、ＣＰＵ１１５が画像データをデータ信号ＷＤとしてデータレジスタＭ１に書き込むことに同期して、変換処理部１２２から画素データ信号ＤＴｏｕｔと有効を示すイネーブル信号ＤＥを含むデジタルビデオ信号が出力される。図５に示すように、データ信号ＷＤを送信するためのデータバス１０１２は、１クロックで３２ビットのビットデータを伝送可能であるが、ＣＰＵ１１５は、画像データを１クロックに１画素分ずつデータレジスタＭ１に書き込む。すなわち、ＣＰＵ１１５は、２４ビットの画素データＤ（ａ，ｂ）（ａ，ｂは、０≦ａ≦ｍ，０≦ｂ≦ｎの整数）を、１クロックでデータレジスタＭ１に書き込む。具体的には、２４ビットの画素データＤ（ａ，ｂ）は、データバス１０１２の上位２４ビットを用いて送信され、データバス１０１２の下位８ビットは、無効なデータとなる（図５）。変換処理部１２２は、データバス１０１２の上位２４ビットを介してデータレジスタＭ１に書き込まれたビットデータをそのまま２４ビットのバス幅を有する画素データバス１０２２上に出力する。データレジスタＭ１は、無効なデータを含む３２ビット分を保持するレジスタであっても良いし、上位２４ビット分のみを保持するレジスタであっても良い。
【００４５】
画像データのデータレジスタＭ１への書き込みと、変換処理部１２２からのデジタルビデオ信号の出力は同期しており、ＣＰＵ１１５が、画像データの書き込みを停止すると、データ変換部１２０の変換処理部１２２はデジタルビデオ信号の出力を停止し、イネーブル信号ＤＥを無効（ロー信号）にする。
【００４６】
以上説明した本実施例によれば、ＣＰＵ１１５が扱う画像データをデジタルビデオ信号に変換してビデオバス１０２ｄ上に出力する際に、ＣＰＵ１１５が画像データを、汎用バス１０１を介してデータレジスタＭ１上に書き込むと、かかる書き込みに同期して、画像データが、汎用バス１０１上を伝送される形式（汎用的なビットデータ）からビデオバス１０２ｄ上を伝送される形式（デジタルビデオ信号）に変換・出力される。この結果、本実施例に係るプロジェクタ１００は、ＲＡＭ１１７のメモリ資源や、ＲＡＭ１１７にアクセスするバス帯域を節約することができる。
【００４７】
理解の容易のため、図６を参照して、従来の構成のプロジェクタの一例を比較例として説明する。図６は、比較例に係るプロジェクタの概略構成を示す図である。図６では、ＣＰＵ１１５から画像処理回路１１３に画像データが送信されるまでの構成を選択的に図示し、その他の構成、例えば、液晶パネル駆動部や照明光学系については図示を省略している。
【００４８】
比較例に係るプロジェクタ１０００は、ＲＡＭ１１７の内部に画像データを展開するための展開領域１１７１が確保される。また、比較例に係るプロジェクタ１０００は、実施例に係るプロジェクタ１００のデータ変換部１２０に代えて、データ読出部１２００が備えられている。その他の構成は、実施例に係るプロジェクタ１００の構成と同一であるので、図６において同一の構成要素については、図１と同一の符号を付し、その説明を省略する。
【００４９】
比較例に係るプロジェクタ１０００において、ＣＰＵ１１５が画像処理回路１１３に画像データを送信する動作を説明する。先ず、ＣＰＵ１１５は、ＲＯＭ１１６から表示すべき画像データを読み出して、ＲＡＭ１１７の展開領域１１７１に画像データを展開する。図６の右側には、展開領域１１７１に画像データが展開された状態が概念的に示されている。図６に示すように、展開領域１１７１は、画素データの大きさ×画像データの画素数分の容量が必要である。展開領域１１７１に画像データが展開されると、ＣＰＵ１１５は、データ読出部１２００に対して、展開領域１１７１上に展開された画像データをデジタルビデオ信号に変換して画像処理回路１１３に出力するように指示する。ＣＰＵ１１５の指示を受けたデータ読出部１２００は、展開領域１１７１から画像データを先頭画素から順次に読み出し、デジタルビデオ信号を生成してビデオバス１０２ｂ上に出力する。このように、ＣＰＵ１１５による画像データの展開領域１１７１への書き込みと、データ読出部１２００によるデジタルビデオ信号のビデオバス１０２ｂへの出力は、非同期に行われる。
【００５０】
本実施例では、画像データをＲＡＭ１１７上に展開する必要がないため、ＲＡＭ１１７のメモリ資源や、ＲＡＭ１１７にアクセスするバス帯域を節約できることが解る。この結果、ＳＯＣのパフォーマンス、ひいては、プロジェクタ１００全体のパフォーマンスを向上することができる。
【００５１】
さらに、従来のデータ読出部１２００は、ＲＡＭ１１７にアクセスして画像データを読み出してデジタルビデオ信号を出力する必要があるが、本実施例におけるデータ変換部１２０は、ＣＰＵ１１５によってデータレジスタＭ１やコマンドレジスタＭ２にデータが書き込まれたときに、かかる書き込みに同期してデジタルビデオ信号を出力するので、小容量のレジスタと簡単なロジックからなるシンプルな構成で実現でき、ＳＯＣの集積面積や消費電力を抑制することができる。
【００５２】
Ｂ．第２実施例：
図７〜図９を参照して第２実施例について説明する。図７は、第２実施例におけるデータ変換部の内部構成を示すブロック図である。図８は、第２実施例においてＣＰＵが認識しているアドレスマップを概念的に示す図である。図９は、第１実施例におけるデータ変換部の動作について説明するタイミングチャートである。
【００５３】
第２実施例におけるプロジェクタは、第１実施例におけるプロジェクタ１００のデータ変換部１２０に代えて、データ変換部１２０ａを備えている。第２実施例におけるプロジェクタのその他の構成は、図１および図２を参照して説明した第１実施例におけるプロジェクタ１００と同一であるので、以下では同一の構成要素については図１および図２と同じ符号を用いることとし、その説明を省略する。
【００５４】
第２実施例におけるデータ変換部１２０ａは、図７に示すように、アドレスデコーダ１２１ａと、変換処理部１２２ａとを備えている。
【００５５】
アドレスデコーダ１２１ａは、第１実施例におけるアドレスデコーダ１２１と同様に、アドレスバス１０１１に接続されてアドレスレジスタＭ４を備えている。アドレスデコーダ１２１ａは、変換処理部１２２ａを制御するために、リードイネーブル信号ＲＥおよび同期信号発生指示信号ＶＳＥを変換処理部１２２ａに送信する。
【００５６】
変換処理部１２２ａは、第１実施例における変換処理部１２２と同様に、データレジスタＭ１と、同期信号発生部Ｍ３を備えている。一方で、変換処理部１２２ａは、第１実施例における変換処理部１２２と異なり、コマンドレジスタＭ２を備えていない。データレジスタＭ１は、汎用バス１０１のデータバス１０１２と接続されていると共に、ビデオバス１０２ｄの画素データバス１０２２と接続されている。同期信号発生部Ｍ３は、ビデオバス１０２ｄの垂直同期信号線１０２３に接続されている。
【００５７】
次に変換処理部１２２ａの動作について説明する。ＣＰＵ１１５は、概念的に図８に示すようなアドレスマップＡＭを認識している。ＣＰＵ１１５は、このアドレスマップＡＭを、縦方向ｍ＋１画素×横方向ｎ＋１画素の画像を表す画像データを展開するメモリ領域として認識している。図８に示すように、画像データを構成する画素データＤ（ａ，ｂ）を格納する先頭のアドレスをＡ（ａ，ｂ）と呼ぶ。変換処理部１２２ａのアドレスデコーダ１２１ａは、同様のアドレスマップＡＭを認識している。
【００５８】
ＣＰＵ１１５は、汎用バス１０１のプロトコルに従って、データレジスタＭ１に画像データを構成する画素データを順次書き込んでいく。具体的には、ＣＰＵ１１５は、コマンドレジスタＭ２に先頭の画素データＤ（０，０）を書き込むアドレスＡ（０，０）を、クロックＣＬＫ１からクロックＣＬＫ２の立ち上がりにかけて、アドレス信号ＡＤとしてアドレスバス１０１１上に出力する。ＣＰＵ１１５は、さらに、クロックＣＬＫ２からクロックＣＬＫ３の立ち上がりにかけて、画素データＤ（０，０）をデータ信号ＷＤとしてデータバス１０１２上に出力する。ＣＰＵ１１５は、さらに、クロックＣＬＫ２以降、各画素データを書き込むアドレスＡ（ａ，ｂ）を、各クロック周期で順次にアドレスバス１０１１上に出力し、アドレスＡ（ａ，ｂ）の書き込みの次のクロック周期で、書き込まれたアドレスＡ（ａ，ｂ）に対応する画素データＤ（ａ，ｂ）を、１画素分ずつ順次にデータバス１０１２上に出力していく。
【００５９】
データ変換部１２０ａのアドレスデコーダ１２１ａは、アドレスレジスタＭ４にアドレスマップＡＭにて認識しているアドレスＡ（０，０）〜Ａ（ｍ，ｎ）のいずれかが書き込まれていることを認識すると、リードイネーブル信号ＲＥを有効にしてデータレジスタＭ１に有効なデータが書き込まれることを通知する。アドレスデコーダ１２１ａは、さらに、アドレスレジスタＭ４に先頭画素のアドレスＡ（０，０）が書き込まれていることを認識すると、同期信号発生指示信号ＶＳＥを有効にする。
【００６０】
変換処理部１２２ａは、データレジスタＭ１に書き込まれた画素データＤ（ａ，ｂ）をクロックの立ち上がりにて認識すると、すぐに当該クロックにおいて、画素データＤ（ａ，ｂ）を画素データ信号ＤＴｏｕｔとして画素データバス１０２２上に出力する。さらに、変換処理部１２２ａは、画素データバス１０２２上にＤ（ａ，ｂ）を出力すると同時にイネーブル信号線１０２１に有効を示すイネーブル信号ＤＥ（ハイ信号）を出力する。
【００６１】
また、変換処理部１２２ａは、データレジスタＭ１に書き込まれた画素データが、先頭の画素データＤ（０，０）である場合には画素データＤ（０，０）および有効を示すイネーブル信号ＤＥを出力すると同時に、垂直同期信号線１０２３上に垂直同期信号ＶＳのパルスを出力する。変換処理部１２２ａは、データレジスタＭ１に書き込まれた画素データが画素データＤ（０，０）であることを、アドレスデコーダ１２１ａから送信される同期信号発生指示信号ＶＳＥにより認識することができる。
【００６２】
この結果、図９に示すように、ＣＰＵ１１５による画像データの書き込みに同期して、デジタルビデオ信号がビデオバス１０２ｄに出力されていく。本実施例では、クロックＣＬＫ３において、先頭の画素データＤ（０，０）が画素データバス１０２２上に出力されるのと同時に、イネーブル信号ＤＥが立ち上がると共に垂直同期信号ＶＳのパルスが出力される（図９）。その後は、第１実施例と同様に、画像データが画素データ単位で順次に有効を示すイネーブル信号ＤＥと共に出力される。
【００６３】
以上説明した第２実施例によれば、第１実施例と同様の作用・効果に加えて、以下のような作用・効果を生じる。第２実施例では、先頭画素のアドレスＡ（０，０）を指定して先頭の画素データＤ（０，０）が書き込まれたときに、自動的に垂直同期信号ＶＳを発生させるので、ＣＰＵ１１５は、第１実施例のように、画像データをデータレジスタＭ１に書き込むのに先立って、コマンドＶＳＣをコマンドレジスタＭ２に書き込む必要がない。この結果、ＣＰＵ１１５は、垂直同期信号ＶＳを生成するために特別な動作をすることなく、第１実施例と同様の効果を得ることができる。
【００６４】
Ｃ．第３実施例：
図１０〜図１３を参照して第３実施例について説明する。図１０は、第３実施例におけるデータ変換部の内部構成を示すブロック図である。図１１は、第３実施例におけるビット変換部の内部構成を示すブロック図である。図１２は、第３実施例におけるデータ変換部の動作について説明するタイミングチャートである。図１３は、第３実施例における各データレジスタの出力の内容を概念的に示す図である。
【００６５】
第３実施例におけるプロジェクタは、第１実施例におけるプロジェクタ１００のデータ変換部１２０に代えて、データ変換部１２０ｂを備えている。第３実施例におけるプロジェクタのその他の構成は、図１および図２を参照して説明した第１実施例におけるプロジェクタ１００と同一であるので、以下では同一の構成要素については図１および図２と同じ符号を用いることとし、その説明を省略する。
【００６６】
第３実施例におけるデータ変換部１２０ｂは、図１０に示すように、アドレスデコーダ１２１と、変換処理部１２２ｂとを備えている。
【００６７】
アドレスデコーダ１２１は、第１実施例におけるアドレスデコーダ１２１と同一であるので説明を省略する。
【００６８】
変換処理部１２２ｂは、第１実施例における変換処理部１２２と同様に、コマンドレジスタＭ２と、同期信号発生部Ｍ３を備えている。一方で、変換処理部１２２ｂは、第１実施例における変換処理部１２２と異なり、データレジスタＭ１に代えてビット変換部Ｍ１０を備えている。
【００６９】
図１１に示すように、ビット変換部Ｍ１０は、第１データレジスタＭ１０１と、第２データレジスタＭ１０２と、マルチプレクサＭ１０３と、制御ロジックＭ１０４とを備えている。第１データレジスタＭ１０１および第２データレジスタＭ１０２は、それぞれ、汎用バス１０１におけるデータバス１０１２のバス幅に等しい３２ビット分のデータを保持可能なレジスタである。
【００７０】
第１データレジスタＭ１０１は、汎用バス１０１のデータバス１０１２と接続されており、ＣＰＵ１１５により画像データが３２ビットずつ順次に書き込まれる。また、第１データレジスタＭ１０１と第２データレジスタＭ１０２は、３２ビットのバス幅を有するパラレルの内部バスで接続されている。第１データレジスタＭ１０１に書き込まれた３２ｂｉｔのビットデータは、書き込まれたクロックの次のクロックで、第２データレジスタＭ１０２に書き込まれるように構成されている。この結果、ビット変換部Ｍ１０には、２回のクロックで書き込まれた６４ビット分のビットデータが保持されることになる。
【００７１】
ビット変換部Ｍ１０の２つのデータレジスタＭ１０１およびＭ１０２に書き込まれた６４ビットのビットデータは、書き込まれたクロックの次のクロックで、パラレルの内部バスを介してマルチプレクサＭ１０３に出力される。
【００７２】
マルチプレクサＭ１０３は、画素データバス１０２２に接続されている。マルチプレクサＭ１０３は、入力された６４ビットのビットデータの中から、制御ロジックＭ１０４から送信されるステータス信号ＳＴＡに応じて、選択された２４ビットのビットデータを、画素データバス１０２２上に出力する。
【００７３】
制御ロジックＭ１０４は、２ビットのステータス信号ＳＴＡをマルチプレクサＭ１０３に送信することにより、マルチプレクサＭ１０３が適切なビットデータを画素データバス１０２２に出力するように制御する。また、制御ロジックＭ１０４は、制御バス１０１３を介して、ＣＰＵ１１５にデータの書き込みを遅延させる待機信号ＷＡを出力することにより、ＣＰＵ１１５による画像データの書き込み頻度を調整する。これらの処理については、さらに、後述する。
【００７４】
次に変換処理部１２２ｂの動作について説明する。ＣＰＵ１１５は、第１実施例のように１回のクロックで１画素分である２４ビットずつではなく、一回のクロックで３２ビットの画像データを第１データレジスタＭ１０１に書き込む。すなわち、ＣＰＵ１１５は、３２ビットのバス幅を有するデータバス１０１２を全て有効に用いて、画像データを送信する。本実施例では、１回のクロックで書き込まれる３２ビットのデータは、以下の３つの種類ｄｔｙｐｅ１〜ｄｔｙｐｅ３に分けられる。
ｄｔｙｐｅ１＝（Ｂk+1，Ｒk，Ｇk，Ｂk）
ｄｔｙｐｅ２＝（Ｇk+1，Ｂk+1，Ｒk，Ｇk）
ｄｔｙｐｅ３＝（Ｒk+1，Ｇk+1，Ｂk+1，Ｒk）
ここで、Ｒk，Ｇk，Ｂkは、それぞれ、画像データのｋ番目の画素のレッド、グリーン、ブルーの各画素値を表す８ビットデータを表す。
【００７５】
縦方向ｍ＋１画素×横方向ｎ＋１画素の画像を表す画像データを先頭から３２ビットずつに分け、それぞれ、先頭から順にＷＤ１，ＷＤ２，・・・ＷＤｊ（ｊは自然数）とする。これらの３２ビットデータＷＤｊについて、ｊ＝１〜６までを例として示すと以下のようになる。
ＷＤ１＝｛Ｂ（０，１），Ｒ（０，０），Ｇ（０，０），Ｂ（０，０）｝＝ｄｔｙｐｅ１ＷＤ２＝｛Ｇ（０，２），Ｂ（０，２），Ｒ（０，１），Ｇ（０，１）｝＝ｄｔｙｐｅ２
ＷＤ３＝｛Ｒ（０，３），Ｇ（０，３），Ｂ（０，３），Ｒ（０，２）｝＝ｄｔｙｐｅ３
ＷＤ４＝｛Ｂ（０，５），Ｒ（０，４），Ｇ（０，４），Ｂ（０，４）｝＝ｄｔｙｐｅ１ＷＤ５＝｛Ｇ（０，６），Ｂ（０，６），Ｒ（０，５），Ｇ（０，５）｝＝ｄｔｙｐｅ２
ＷＤ６＝｛Ｒ（０，７），Ｇ（０，７），Ｂ（０，７），Ｒ（０，６）｝＝ｄｔｙｐｅ３
ここで、Ｂ（ａ，ｂ）は座標（ａ，ｂ）の画素データのブルーの画素値のビットデータを表す。画素データＤ（ａ，ｂ）＝｛Ｒ（ａ，ｂ），Ｇ（ａ，ｂ），Ｂ（ａ，ｂ）｝と表すことができる。
【００７６】
以上から解るように、３２ビットデータＷＤｊは、上述した３つの種類ｄｔｙｐｅ１〜ｄｔｙｐｅ３の繰り返しとなる。そして、連続する３つの３２ビットデータＷＤｊに４画素分の画素データＤ（ａ，ｂ）が含まれる。したがって、３回の３２ビットデータＷＤｊの書き込みに対して、４回の画素データＤ（ａ，ｂ）の出力を行えば、ＣＰＵ１１５による画像データの書き込みに同期して、画素データＤ（ａ，ｂ）を含むデジタルビデオ信号の出力を行うことができる。
【００７７】
図１２および図１３を参照しながら、さらに具体的に説明する。ＣＰＵ１１５は、第１の実施例で説明した動作により、コマンドレジスタＭ２にコマンドＶＳＣを書き込んで、同期信号発生部Ｍ３に垂直同期信号ＶＳを発生させ、続いて、第１データレジスタＭ１０１に画像データを３２ビットずつ順次に書き込んでいく。第１の実施例と同様に、汎用バス１０１のプロトコルに従って、アドレスレジスタＭ４にアドレスを書き込んだ後に第１データレジスタＭ１０１にデータを書き込んでいく。
【００７８】
かかる動作は、第１の実施例で説明したので、図１２では、アドレス信号ＡＤのおよび垂直同期信号ＶＳの図示を省略している。図１２では、クロック信号ＣＬＫ、データ信号ＷＤ、イネーブル信号ＤＥに加えて、第１データレジスタＭ１０１から第２データレジスタＭ１０２およびマルチプレクサＭ１０３への出力１ｓｔＲと、第２データレジスタＭ１０２からマルチプレクサＭ１０３への出力２ｎｄＲと、マルチプレクサＭ１０３から画素データバス１０２２への出力ＤＴｏｕｔと、制御ロジックＭ１０４からマルチプレクサＭ１０３に送信されるステータス信号ＳＴＡを図示している。
【００７９】
例えば、クロックＣＬＫ１でデータ信号ＷＤとして第１データレジスタＭ１０１に書き込まれた最初の３２ビットデータＷＤ１は、次のクロックＣＬＫ２で第１データレジスタＭ１０１から出力され（図１２：１ｓｔＲ参照）、さらに次のクロックＣＬＫ３で第２データレジスタＭ１０２から出力される（図１２：２ｎｄＲ参照）。
【００８０】
制御ロジックＭ１０４は、３２ビットデータＷＤｊが３回書き込まれるごとに、有効な待機信号ＷＡ（本実施例ではロー信号）を１回のクロック期間だけ生成して、ＣＰＵ１１５に送信する（図１２：ＷＡ参照）。本実施例の汎用バス１０１のプロトコルでは、データの送信側（本実施例ではＣＰＵ１１５）は、受信側から有効な待機信号ＷＡを受信すると、次のデータを表すデータ信号ＷＤを送信するのを遅延し、現在送信しているデータを表すデータ信号ＷＤをデータバス１０１２上に維持するように定められている。ＣＰＵ１１５は、ある３２ビットデータＷＤｊを送信中に、有効な待機信号ＷＡを受信すると、汎用バス１０１のプロトコルに従って、次の３２ビットデータＷＤｊ＋１の送信を遅延し、３２ビットデータＷＤｊをデータバス１０１２上に維持する。
【００８１】
例えば、図１２に示す例では、クロックＣＬＫ３からクロックＣＬＫ４の立ち上がりにかけて、有効な待機信号ＷＡが生成されるので、ＣＰＵ１１５はクロックＣＬＫ４の立ち上がりにて、この待機信号ＷＡを認識して、クロックＣＬＫ４では次の３２ビットデータＷＤ４の送信を行わず、３２ビットデータＷＤ３をデータバス１０１２上に維持する（図１２：ＷＡおよびＷＤ参照）。
【００８２】
図１３（ａ）〜（ｅ）は、図１２に示す例について、第１データレジスタＭ１０１の３２ビットの出力１ｓｔＲと、第２データレジスタＭ１０２の３２ビットの出力２ｎｄＲの具体的内容を、クロックＣＬＫ２〜ＣＬＫ６のそれぞれのクロック期間について示している。図１３（ａ）〜（ｅ）のそれぞれにおいて、太線で囲まれたビットデータは、２つのデータレジスタＭ１０１、Ｍ１０２の６４ビットの出力のうち、マルチプレクサＭ１０３によって選択され、画素データ信号ＤＴｏｕｔとして画素データバス１０２２上に出力される２４ビット分（１画素分）のビットデータを示している。
【００８３】
２つのデータレジスタＭ１０１、Ｍ１０２の６４ビットの出力のうちの２４ビットを選択・出力するパターンは、４種類あり、かかる４種類のパターンが繰り返される。図１３（ａ）〜（ｅ）において、太線で示されている部分は、対応するクロックにおいて出力される２４ビットを示している。図１３（ａ）〜（ｄ）は、それぞれ異なる４種類のパターンを示しており、図１３（ｅ）は図１３（ａ）と同じパターンである。上述したように、マルチプレクサＭ１０３を制御するステータス信号ＳＴＡは２ビットの信号であり４種類の値をとることができる。ステータス信号ＳＴＡの４種類の値が、それぞれ、４種類の選択・出力パターンをマルチプレクサＭ１０３に指示する。図１２および図１３においては、ステータス信号ＳＴＡの４種類の値を０〜３で表している。ステータス信号ＳＴＡは、１画素分の画素データＤ（ａ，ｂ）が、画素データ信号ＤＴｏｕｔとして出力される度に、順次に切り替えられ、上述の４種類の値が繰り返される（図１２：ＳＴＡ参照）。
【００８４】
以上説明した動作により、ＣＰＵ１１５による３２ビットデータの３回の書き込みに同期して、４画素分の画素データが画素データ信号ＤＴｏｕｔとしてビデオバス１０２ｄの画素データバス１０２２上に出力されることが解る（図１２、図１３：ＤＴｏｕｔ参照）。
【００８５】
以上説明した第３実施例によれば、第１実施例と同様の作用・効果に加えて、以下のような作用・効果を生じる。画像データをＲＡＭ上に展開する場合、画素単位でバスにデータを流すのではなく、データバスの巾を全て用いて、画像データをＲＡＭに送信するのが通常の動作である。本実施例では、ＣＰＵ１１５にそのような通常の動作を許容することができる。さらに、データ変換部１２０のビット変換部Ｍ１０が備える制御ロジックＭ１０４が、待機信号ＷＡをＣＰＵ１１５に送信することにより、ＣＰＵ１１５による画像データの書き込み頻度を調整する。これによって、汎用バス１０１のデータバス１０１２のバス幅と、ビデオ信号の画素データバス１０２２のバス幅が異なる場合であっても、デジタルビデオ信号の出力と、ＣＰＵ１１５による画像データの書き込みとの同期をとることができる。待機信号ＷＡに関する処理は、汎用バス１０１のようなＣＰＵに接続されるバスのプロトコル（例えば、ＡＭＢＡ規格で定められたプロトコル）で規定されている処理であり、ＣＰＵ１１５は汎用バス１０１のプロトコルに従って動作するだけで良い。したがって、ＣＰＵ１１５は、従来のように、ＲＡＭ１１７に画像データを展開するのと同様の処理を行うだけで良い。この結果、ＣＰＵ１１５は、画像データをデジタルビデオ信号に変換するために、画素単位でデータ送信を行うなどの特別な動作をすることなく、第１実施例と同様の効果を得ることができる。
【００８６】
Ｄ．変形例：
上記各実施例では、デジタルビデオ信号は、同期信号として、垂直同期信号ＶＳのみを含んでいるが、これは、ビデオバス１０２ａ〜１０２ｄのプロトコルが垂直同期信号ＶＳのみを用いるものだからである。水平同期信号ＨＳが必要とされるプロトコルを有するビデオバスを用いる場合には、データ変換部は水平同期信号ＨＳを生成するように構成されるのが望ましい。
【００８７】
・第１変形例：
水平同期信号ＨＳを生成する処理の１つの例を、図１４を参照しながら、第１変形例として説明する。図１４は、第１変形例におけるデータ変換部の動作について説明するタイミングチャートである。
【００８８】
第１変形例におけるプロジェクタの構成が第１実施例におけるプロジェクタ１００の構成と異なる点は、図３において波線で示すように、ビデオバス１０２ａ〜１０２ｄに、水平同期信号線１０２４を含む点である。第１変形例におけるプロジェクタのその他の構成は、図１〜図３を参照して説明した第１実施例におけるプロジェクタ１００の構成と同一であるので、以下では、同一の構成要素について第１実施例と同一の名称および符号を用い、その説明を省略する。
【００８９】
第１変形例におけるデータ変換部１２０の具体的な動作について説明する。ＣＰＵ１１５は、画像データの先頭の画素（座標（０，０））の画素データをデータレジスタＭ１に書き込む直前に、第１実施例における垂直同期信号ＶＳの発生を指示するコマンドＶＳＣに代えて、垂直同期信号ＶＳおよび水平同期信号ＨＳの両方の発生を指示するコマンドＨＶＳＣを、コマンドレジスタＭ２に書き込む（図１４：ＷＤ参照）。コマンドレジスタＭ２にコマンドＨＶＳＣが書き込まれると、同期信号発生部Ｍ３は、次のクロックにおいて垂直同期信号線１０２３に垂直同期信号ＶＳのパルスを出力すると共に、水平同期信号線１０２４に水平同期信号ＨＳのパルスを出力する（図１４：ＶＳ、ＨＳ参照）。
【００９０】
ＣＰＵ１１５は、画像データにおける水平方向の各画素列（最上位の列を除く）の先頭画素（座標（ａ，０）（１≦ａ≦ｍ））の画素データをデータレジスタＭ１に書き込む直前に、水平同期信号ＨＳのみの発生を指示するコマンドＨＳＣを、コマンドレジスタＭ２に書き込む（図１４：ＷＤ参照）。コマンドレジスタＭ２にコマンドＨＳＣが書き込まれると、同期信号発生部Ｍ３は、次のクロックにおいて水平同期信号線１０２４に水平同期信号ＨＳのパルスを出力する（図１４：ＨＳ参照）。
【００９１】
その他のＣＰＵ１１５およびデータ変換部１２０の動作は、第１実施例と同様である。本変形例によれば、水平同期信号ＨＳが必要とされるプロトコルを有するビデオバスを用いる場合においても第１実施例と同様の作用・効果が得られる。
【００９２】
・第２変形例：
水平同期信号ＨＳを生成する処理の別の例を、図１５を参照しながら、第２変形例として説明する。図１５は、第２変形例におけるデータ変換部の動作について説明するタイミングチャートである。
【００９３】
第２変形例におけるプロジェクタの構成が第２実施例におけるプロジェクタの構成と異なる点は、図７において波線で示すように、ビデオバス１０２ａ〜１０２ｄに、水平同期信号線１０２４を含む点である。第２変形例におけるプロジェクタのその他の構成は、図１、図２、および、図７に示されている第２実施例におけるプロジェクタの構成と同一であるので、以下では、同一の構成要素について第２実施例と同一の名称および符号を用い、その説明を省略する。
【００９４】
第２変形例におけるデータ変換部１２０ａの具体的な動作について説明する。ＣＰＵ１１５は、第２実施例と同一の動作により順次に画像データを、データレジスタＭ１に書き込んでいく。本変形例において、変換処理部１２２ａのアドレスデコーダ１２１ａは、アドレスレジスタＭ４に先頭画素のアドレスＡ（０，０）が書き込まれていることを認識すると、垂直同期信号と水平同期信号の両方の発生を指示する指示信号を変換処理部１２２ａに送信する。この結果、変換処理部１２２ａは、データレジスタＭ１に書き込まれた画素データが先頭の画素データＤ（０，０）である場合には、画素データＤ（０，０）および有効を示すイネーブル信号ＤＥを出力すると同時に、垂直同期信号線１０２３上に垂直同期信号ＶＳのパルスを、水平同期信号線１０２４上に水平同期信号ＨＳのパルスを出力する（図１５：ＶＳ，ＨＳ参照）。
【００９５】
さらに、本変形例において、変換処理部１２２ａのアドレスデコーダ１２１ａは、アドレスレジスタＭ４に画像データにおける水平方向の各画素列（最上位の列を除く）の先頭画素（座標（ａ，０）（１≦ａ≦ｍ））のアドレスＡ（ａ，０）が書き込まれていることを認識すると、水平同期信号のみの発生を指示する指示信号を変換処理部１２２ａに送信する。この結果、変換処理部１２２ａは、データレジスタＭ１に書き込まれた画素データが水平方向の各画素列（最上位の列を除く）の先頭の画素データＤ（ａ，０）である場合には、画素データＤ（ａ，０）および有効を示すイネーブル信号ＤＥを出力すると同時に、水平同期信号線１０２４上に水平同期信号ＨＳのパルスを出力する（図１５：ＨＳ参照）。
【００９６】
その他のＣＰＵ１１５およびデータ変換部１２０ａの動作は、第２実施例と同様である。本変形例によれば、水平同期信号ＨＳが必要とされるプロトコルを有するビデオバスを用いる場合においても第２実施例と同様の作用・効果が得られる。
【００９７】
・第３変形例：
上記第３実施例では、ＣＰＵ１１５がデータレジスタＭ１に書き込む画像データを乗せたデータ信号ＷＤのビット数が３２ビットであり、データ変換部１２０ｂがビデオバス１０２ｄ上に出力する画素データ信号のビット数が２４ビットであるが、これらの信号のビット数は、これに限られない。例えば、画像データが、５ビットのＲデータと、６ビットのＧデータと、５ビットのＢデータから成る１６ビットの画素データにより構成されている場合、データ変換部１２０ｂがビデオバス１０２ｄ上に出力する画素データ信号のビット数は１回のクロックにつき１６ビットとなる。
【００９８】
かかる場合には、３２ビットのデータレジスタにＣＰＵ１１５が画像データを３２ビットずつ書き込むこととする。そして、データ変換部の制御ロジックは、ＣＰＵ１１５による１回の画像データの１回の書き込み（３２ビット分）がある度に、待機信号ＷＡのパルスをＣＰＵ１１５に送信することとする。そして、データレジスタに２回のクロック期間に亘って同一の３２ビットデータを保持する。そして、下位１６ビット、上位１６ビットを交互にマルチプレクサにより選択して画素データを１画素分（１６ビット）ずつ、２回のクロックに分けてビデオバス１０２ｄ上に出力すれば良い。このように、ＣＰＵ１１５がデータレジスタに書き込むデータ信号のビット数が、データ変換部１２０ｂがビデオバス１０２ｄ上に出力する画素データ信号のビット数より多い場合には、待機信号ＷＡを両者のビット数の比率に応じて生成することによりＣＰＵ１１５の書き込み頻度を調整して、ＣＰＵ１１５によるデータレジスタへの書き込みとデータ変換部１２０ｂによる画素データ信号の出力との同期をとれば良い。
【００９９】
逆に、ＣＰＵ１１５がデータレジスタに書き込むデータ信号のビット数が、データ変換部１２０ｂがビデオバス１０２ｄ上に出力する画素データ信号のビット数より少ない場合には、データ変換部１２０ｂが画素データ信号を出力する頻度を調整して、ＣＰＵ１１５によるデータレジスタへの書き込みとデータ変換部１２０ｂによる画素データ信号の出力との同期をとれば良い。具体的には、ＣＰＵ１１５がデータレジスタに書き込むデータ信号のビット数が１６ビット（例えば、汎用バス１０１のデータバス１０１２のバス幅が１６ビットである場合など）であり、データ変換部１２０ｂがビデオバス１０２ｄ上に出力する画素データ信号のビット数が３２ビット（例えば、画像データがＲＧＢ各８ビットの３２ビットデータであり、ビデオバスのバス幅も３２ビット用意されている場合など）である場合がある。かかる場合には、ＣＰＵ１１５がデータレジスタに１６ビットデータを２回書き込む度に、データ変換部１２０ｂは１画素分の画素データ信号をビデオバス上に出力することとすれば良い。
【０１００】
・第４変形例：
上記各実施例では、ＣＰＵ１１５、データ変換部１２０、画像処理回路１１３などの各構成要素は、ＳＯＣとして１つの半導体装置に集積されており、汎用バス１０１やビデオバスはＳＯＣの内部のバスであるが、もちろん、汎用バス１０１やビデオバスはＳＯＣの内部のバスに限られない。例えば、ＣＰＵ１１５、データ変換部１２０、画像処理回路１１３などが別々の半導体装置である場合など、汎用バス１０１にはＰＣＩバス（Peripheral Components Interconnect bus）やＩＳＡバス（Industrial Standard Architecture bus）を始め、様々なバスが用いられ得る。一般的には、汎用バス１０１には、ＣＰＵとＲＡＭなどのメモリ装置間のデータ伝送に用いることが可能な、ビットデータ信号を伝送するバスであれば良い。
【０１０１】
また、本実施例は、画像データを扱うプロジェクタ１００であるため、ビデオバス１０２ａ〜１０２ｄが用いられているが、例えば、デジタル音声データを扱う音声処理装置であれば、ビデオバスに代えて、オーディオバスが用いられ得る。一般的には、画像データ、音声データなどの特定種類のデータを搬送するデータ信号を伝送するための専用データバスが、実施例におけるビデオバス１０２ａ〜１０２ｄに相当する構成要素として用いられ得る。
【０１０２】
・第５変形例：
上記各実施例では、ＣＰＵ１１５がデータ変換部に画像データを書き込む構成であるが、これに限らず他の回路がデータ変換部に画像データを書き込むこととしても良い。例えば、ＡＳＩＣ（Application Specific Integrated Circuit）やＦＰＧＡ（Field Programmable Gate Array）を用いて構成された、所定の機能に特化されたハードウエアをプロジェクタに搭載して、かかるハードウエアがデータ変換部に画像データを書き込むこととしても良い。かかるハードウエアの具体例としては、ＤＭＡＣ（Dynamic Memory Access Controller）やＪＰＥＧデコーダが用いられ得る。ＤＭＡＣはメモリ間のデータ転送を行うモジュールであり、例えば、ＣＰＵ１１５の指示に従って、ＤＭＡＣがＲＯＭ１１６から画像データを読み出して汎用バス１０１を介してデータ変換部に画像データを書き込む構成としても良い。同様に、ＲＯＭ１１６にＪＰＥＧ形式で画像データを記憶しておき、ＣＰＵ１１５の指示に従って、ＪＰＥＧデコーダがＲＯＭ１１６からＪＰＥＧデータを読み出し、画素データにデコードしながら、汎用バス１０１を介して順次にデータ変換部に書き込む構成としても良い。もちろん、ＣＰＵ１１５自身がこのような所定の圧縮形式からのデコードを行いながら、画素データを順次にデータ変換部に書き込む構成としても良い。
【０１０３】
・第６変形例：
また、上記実施例では、ＣＰＵ１１５、データ変換部、画像処理回路１１３を含むＳＯＣとして構成された画像処理装置は、プロジェクタ１００に搭載されている。画像処理回路１１３において実行される画像処理を搭載される機器に応じて変更すれば、プロジェクタに限らず様々な機器、例えば、画像表示装置、画像出力装置に搭載され得る。具体的には、かかるＳＯＣは、液晶テレビなどの画像表示装置に搭載され得る。また、画像処理回路１１３をデジタルビデオ信号として供給された画像データを印刷に用いるラスタデータを生成する回路として構成すれば、かかるＳＯＣは印刷装置に搭載され得る。
【０１０４】
・第７変形例：
上記第３実施例では、第１実施例のように、ＣＰＵ１１５が垂直同期信号ＶＳを発生させるコマンドＶＳＣを第１データレジスタＭ１０１に書き込む構成としている。これに代えて、第２実施例のように、ＣＰＵ１１５はアドレスマップＡＭを参照しながら３２ビットずつ第１データレジスタＭ１０１に画像データを書き込むこととして、画像データの先頭アドレスを指定して最初の画像データが第１データレジスタＭ１０１に書き込まれたときに、データ変換部１２０ｂが自動的に垂直同期信号ＶＳを発生する構成としても良い。
【０１０５】
以上、本発明の実施例および変形例について説明したが、本発明はこれらの実施例および変形例になんら限定されるものではなく、その要旨を逸脱しない範囲内において種々の態様での実施が可能である。
【図面の簡単な説明】
【０１０６】
【図１】第１実施例におけるプロジェクタの構成を示すブロック図。
【図２】第１実施例におけるビデオ信号出力部の内部構成を示すブロック図。
【図３】第１実施例におけるデータ変換部の内部構成を示すブロック図。
【図４】第１実施例におけるデータ変換部の動作について説明するタイミングチャート。
【図５】第１実施例におけるデータレジスタへの書き込みとデータレジスタからの出力について説明する図。
【図６】比較例に係るプロジェクタの概略構成を示す図。
【図７】第２実施例におけるデータ変換部の内部構成を示すブロック図。
【図８】第２実施例においてＣＰＵが認識しているアドレスマップを概念的に示す図。
【図９】第１実施例におけるデータ変換部の動作について説明するタイミングチャート。
【図１０】第３実施例におけるデータ変換部の内部構成を示すブロック図。
【図１１】第３実施例におけるビット変換部の内部構成を示すブロック図。
【図１２】第３実施例におけるデータ変換部の動作について説明するタイミングチャート。
【図１３】第３実施例における各データレジスタの出力の内容を概念的に示す図。
【図１４】第１変形例におけるデータ変換部の動作について説明するタイミングチャート。
【図１５】第２変形例におけるデータ変換部の動作について説明するタイミングチャート。
【符号の説明】
【０１０７】
２０…スクリーン
１００…プロジェクタ
１０１…汎用バス
１０２ａ〜１０２ｄ…ビデオバス
１１１…Ａ／Ｄ変換部
１１２…ビデオ信号出力部
１１３…画像処理回路
１１４…液晶パネル駆動部
１１５…ＣＰＵ
１２０、１２０ａ、１２０ｂ…データ変換部
１２１、１２１ａ…アドレスデコーダ
１２２、１２２ａ、１２２ｂ…変換処理部
１３０…マルチプレクサ
１５０…照明光学系
１６０…液晶パネル
１７０…投写光学系
１０１１…アドレスバス
１０１２…データバス
１０１３…制御バス
１０２１…イネーブル信号線
１０２２…画素データバス
１０２３…垂直同期信号線
１０２４…水平同期信号線
Ｍ１０１…第１データレジスタ
Ｍ１０２…第２データレジスタ
Ｍ１０３…マルチプレクサ
Ｍ１０４…制御ロジック
Ｍ１…データレジスタ
Ｍ２…コマンドレジスタ
Ｍ３…同期信号発生部
Ｍ４…アドレスレジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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