(57)【要約】 【課題】ピンチオフを抑制する構造を有することによって、駆動電流を向上させることのできる電界効果トランジスタを含む半導体装置を提供する。【解決手段】ソース領域１１１およびドレイン領域１２１と、このソース領域１１１とドレイン領域１２１との間に存在し、相対する主面を有するチャネル領域１０１と、主面にゲート絶縁膜１０３、１０４を介して設けられた一対のゲート電極１０７、１０８を具備し、相対する主面の間隔が、ドレイン領域１２１側においてソース領域１１１側よりも大きい電界効果トランジスタを含むことを特徴とする半導体装置。【選択図】図１
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【特許請求の範囲】
【請求項１】
ソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域との間に存在し、相対する主面を有するチャネル領域と、
前記主面にゲート絶縁膜を介して設けられた一対のゲート電極を具備し、
前記相対する主面の間隔が、前記ドレイン領域側において前記ソース領域側よりも大きい電界効果トランジスタを含むことを特徴とする半導体装置。
【請求項２】
前記相対する主面の間隔が、前記ソース領域側から前記ドレイン領域側に次第に大きくなっていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記相対する主面と、前記一対のゲート電極の前記ソース領域側の端部を含む平面と、前記一対のゲート電極の前記ドレイン領域側の端部を含む平面とで囲まれる領域が、等脚台形柱状を有し、前記等脚台形の高さ方向と、前記等脚台形の前記主面に含まれる辺との間の角度θが、０．０３＜ｓｉｎθ＜０．２７の関係を満足することを特徴とする請求項１または請求項２記載の半導体装置。
【請求項４】
前記相対する主面のソース領域側の間隔が、前記電界効果トランジスタのゲート長の半分以下であることを特徴とする請求項１ないし請求項３記載の半導体装置。
【請求項５】
前記相対する主面のソース領域側の間隔が、１０ｎｍ以下であることを特徴とする請求項１ないし請求項４記載の半導体装置。  
【請求項６】
前記ゲート電極の端部が、前記相対する主面の間隔が変化している領域の端部よりも、前記チャネル領域中心方向にあることを特徴とする請求項１ないし請求項５記載の半導体装置。
【請求項７】
前記ゲート電極の端部が、前記相対する主面の間隔が変化している領域の端部よりも、前記チャネル領域中心に対し反対方向にあることを特徴とする請求項１ないし請求項５記載の半導体装置。
【請求項８】
前記ゲート絶縁膜および前記ゲート電極が、前記主面に垂直な面にまで延在し、前記チャネル領域の少なくとも三面に、ゲート絶縁膜およびゲート電極が存在していることを特徴とする請求項１ないし請求項７記載の半導体装置。
【請求項９】
前記ゲート絶縁膜の誘電率が、シリコン酸化膜の誘電率よりも高いことを特徴とする請求項１ないし請求項８記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタを含む半導体装置に係り、特に、いわゆるＦｉｎ型チャネルトランジスタを含む半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路の高性能化には、その構成要素である電界効果トランジスタの高性能化が必須である。これまで、素子性能の向上は素子の微細化によって進められてきたが、今後はその限界が指摘されている。中でも短チャネル効果の抑制は深刻な課題と考えられており、国際半導体ロードマップ（ＩＴＲＳロードマップ）によると４５ｎｍ世代以降においては、これらの問題を解決するために複数の新しいブレークスルーが必要とされている。
【０００３】
このような状況に対し、短チャネル効果に対する耐性が高いことから、チャネル領域を完全空乏化したＦＤ（Ｆｕｌｌｙ−Ｄｅｐｌｅｔｅｄ）デバイスが次世代の基本素子構造として期待されている。中でも注目されているのは、薄膜ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いたトランジスタと、いわゆるＦｉｎ型チャネルトランジスタ（以下、ＦｉｎＦＥＴともいう）である。
Ｆｉｎ型チャネルトランジスタは、基板に対して垂直方向に立ち上がった板のようなチャネルを持つ、マルチゲート・トランジスタの一種である。そして、そのチャネル領域の形状からＦｉｎ型チャネルトランジスタと呼ばれる。このＦｉｎ型チャネルトランジスタは、ゲートの支配力が非常に強いため、ドレイン電界によるソース端でのバリア低下（Ｄｒａｉｎ  Ｉｎｄｕｃｅｄ  Ｂａｒｒｉｅｒ  Ｌｏｗｅｒｉｎｇ、以下ＤＩＢＬともいう）を抑えることができ、短チャネル効果に強いという特徴を持っている（例えば、非特許文献１参照）。
【０００４】
このように、Ｆｉｎ型チャネルトランジスタは短チャネル効果抑制に対して大変有望な構造であるが、ゲート支配力を強めるためにゲート間隔が非常に狭く、駆動電流（ドレイン電流）が小さくなってしまうという問題が存在する。この問題については、ドレイン端のゲート間隔を狭く保ったままソース端を広げることにより、ドレイン電界の侵入を抑えつつソース領域の寄生抵抗を削減し、駆動電流量を確保することで解決することが可能とされている（特許文献１）。
【０００５】
【特許文献１】特開２００３−２９８０６３号公報
【非特許文献１】Ｙ．Ｋ．Ｃｈｏｉ  ｅｔ  ａｌ．”ＦｉｎＦＥＴ  Ｐｒｏｃｅｓｓ  Ｒｅｆｉｎｅｍｅｎｔｓ  ｆｏｒ  Ｉｍｐｒｏｖｅｄ  Ｍｏｂｉｌｉｔｙ  ａｎｄ  Ｇａｔｅ  Ｗｏｒｋ  Ｆｕｎｃｔｉｏｎ  Ｅｎｇｉｎｅｅｒｉｎｇ”、Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ  ｏｆ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ  （ＩＥＤＭ）、ｐｐ２５９、２００２．
【発明の開示】
【発明が解決しようとする課題】
【０００６】
もっとも、Ｆｉｎ型チャネルトランジスタには、駆動電流が低下する別の要因が存在する。すなわち、電界効果トランジスタのパラメータをスケーリングする際、電源電圧はそのままスケーリングできないため、短チャネルデバイスではチャネルに大きなドレイン電界がかかる。Ｆｉｎ型チャネルトランジスタではゲート支配力が強くなっているため、ドレイン電界はチャネル内部にほとんど侵入せず、チャネルのドレイン端に集中する。この電界がピンチオフを引き起こして駆動電流がすぐに飽和電流に達するため、駆動電流が抑制されてしまうのである。
【０００７】
本発明は、上記事情を考慮してなされたものであり、その目的とするところは、ピンチオフを抑制する構造を有することによって、駆動電流を向上させることのできる電界効果トランジスタを含む半導体装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様の半導体装置は、
ソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域との間に存在し、相対する主面を有するチャネル領域と、
前記主面にゲート絶縁膜を介して設けられた一対のゲート電極を具備し、
前記相対する主面の間隔が、前記ドレイン領域側において前記ソース領域側よりも大きい電界効果トランジスタを含むことを特徴とする。
【０００９】
ここで、前記相対する主面の間隔が、前記ソース領域側から前記ドレイン領域側に次第に大きくなっていることが望ましい。
【００１０】
ここで、前記相対する主面と、前記一対のゲート電極の前記ソース領域側の端部を含む平面と、前記一対のゲート電極の前記ドレイン領域側の端部を含む平面とで囲まれる領域が等脚台形柱状を有し、前記等脚台形の高さ方向と、前記等脚台形の前記主面に含まれる辺との間の角度θが、０．０３＜ｓｉｎθ＜０．２７の関係を満足することが望ましい。
【００１１】
ここで、前記相対する主面のソース領域側の間隔が、前記電界効果トランジスタのゲート長の半分以下であることが望ましい。
【００１２】
ここで、前記相対する主面のソース領域側の間隔が、１０ｎｍ以下であることが望ましい。
【００１３】
ここで、前記ゲート電極の端部が、前記相対する主面の間隔が変化している領域の端部よりも、前記チャネル領域中心方向にあることが望ましい。
【００１４】
ここで、前記ゲート電極の端部が、前記相対する主面の間隔が変化している領域の端部よりも、前記チャネル領域中心に対し反対方向にあることが望ましい。
【００１５】
ここで、前記ゲート絶縁膜および前記ゲート電極が、前記主面に垂直な面にまで延在し、前記チャネル領域の少なくとも三面に、ゲート絶縁膜およびゲート電極が存在していることが望ましい。
【００１６】
そして、前記ゲート絶縁膜の誘電率が、シリコン酸化膜の誘電率よりも高いことが望ましい。
【発明の効果】
【００１７】
本発明によれば、ピンチオフを抑制する構造を有することによって、駆動電流を向上させることのできる電界効果トランジスタを含む半導体装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００１８】
発明者らは、ＦｉｎＦＥＴのドレイン領域側のチャネル領域間隔（厚さ）を、ソース領域側のチャネル領域間隔（厚さ）よりも広げることによって、従来技術に比較して大きな駆動電流が得られることを見出した。これは、ゲート電界がドレイン電界に対向する成分を持つため、ドレイン電界による急激なポテンシャル降下が抑えられ、ピンチオフ電圧が高くなることによる。
本発明は、半導体装置に含まれるＦｉｎ構造を有する電界効果トランジスタ（ＦｉｎＦＥＴ）において、ドレイン領域側のチャネル領域間隔が、ソース領域側のチャネル領域間隔よりも大きいことを最大の特徴とする。
以下、図面を用いて本発明の実施の形態について説明する。
【００１９】
（第１の実施の形態）
図１は、本発明の第１の実施の形態の半導体装置に含まれるｎ型電界効果トランジスタの斜視図である。図１に示すように、シリコン基板１００上に楔形に成形されたチャネル領域１０１が形成されている。このチャネル領域１０１はシリコン等の半導体により形成されている。そして、このチャネル領域１０１において、電界効果トランジスタのキャリアが移動する。
【００２０】
チャネル領域１０１は、相対する２つの主面である一対のチャネル面を備えている。これらのチャネル面上に、それぞれの主面に一対のゲート電極１０７および１０８が、例えば、シリコン酸化膜からなるゲート絶縁膜（図示せず）を介して設けられている。
チャネル領域１０１を挟むように、離間してソース領域１１１およびドレイン領域１２１が形成されている。ソース領域１１１およびドレイン領域１２１は、チャネル領域１０１が延在する方向でチャネル領域を挟む位置に設けられている。すなわち、ソース領域１１１およびドレイン領域１２１間に相対する主面であるチャネル面を有するチャネル領域１０１が形成されている。そして、ソース領域１１１およびドレイン領域１２１は、シリコン等の半導体により形成され、例えば、砒素（Ａｓ）やリン（Ｐ）等のｎ型不純物がドープされている。
【００２１】
チャネル領域１０１は、シリコン基板１００に対して突出して形成された壁状の凸部であり、その形状はドレイン領域１２１側の間隔（厚さ）が、ソース領域１１１側の間隔（厚さ）よりも広い楔形となっている。そして、ゲート絶縁膜の膜厚は概ね一定であることから、一対のゲート電極１０７および１０８の間隔は、ドレイン領域１２１側の間隔のほうが、ソース領域１１１側の間隔よりも大きい。また、相対する主面の間隔（チャネル領域の厚さ）は。ソース領域１１１側からドレイン領域１２１側に次第に大きくなっている。
【００２２】
図２は、本実施の形態の半導体装置に含まれるｎ型ＦｉｎＦＥＴ（以下、本実施の形態のＦｉｎＦＥＴと呼ぶ）の、シリコン基板１００に対して平行な方向の断面図である。上述したように、チャネル領域１０１を挟むように、離間してソース領域１１１およびドレイン領域１２１が形成されており、チャネル面（ゲート絶縁膜１０３、１０４とチャネル領域１０１の界面）同士の間隔（チャネル領域１０１の厚さ）が、ドレイン領域１２１側においてソース領域１１１側よりも大きくなっている。すなわち、チャネル領域１０１のドレイン領域１２１側のチャネル面間の間隔（チャネル領域の厚さ）Ｗ２が、ソース領域１１１側のチャネル面間の間隔（チャネル領域の厚さ）Ｗ１よりも大きくなっている。また、ゲート電極１０７と１０８は、チャネル領域１０１の相対する主面であるチャネル面に、それぞれ、ゲート絶縁膜１０３および１０４を介して形成されている。そして、チャネル領域１０１の形状、すなわち、相対するチャネル面と、ゲート電極１０７および１０８のそれぞれのソース領域１１１側の端部を含む平面と、ゲート電極１０７および１０８のそれぞれのドレイン領域１２１側の端部を含む平面とで囲まれる領域の形状が、等脚台形柱状を有している。そして、このチャネル領域１０１の形状は、シリコン基板１００に対して平行な断面で見ると、図２に示されるように、等脚台形となっている。
【００２３】
なお、図２においては、相対する２つのチャネル面の断面は、ともに、直線で表されている。しかしながら、実際には、双方または、一方のチャネル面に多少の凹凸があっても、後に記載する本実施の形態の作用・効果を得ることが可能である。
【００２４】
さらに、ソース領域１１１およびドレイン領域１２１に、電気的に接続されるように、それぞれ上層配線へとつながるソース領域側のコンタクト電極１３１とドレイン領域側のコンタクト電極１３２が形成されている。
【００２５】
本実施の形態のＦｉｎＦＥＴの具体的な寸法は、例えば、ゲート長Ｌｇ（ゲート電極のチャネル方向成分、図２参照）が２０ｎｍ程度、チャネル面間のソース領域１１１側の間隔（チャネル領域の厚さ）Ｗ１が１０ｎｍ程度、チャネル面間のドレイン領域１２１側の間隔（チャネル領域の厚さ）Ｗ２が２０ｎｍ程度である。
一般に、ＦｉｎＦＥＴによるＤＩＢＬ抑制効果が得られるのは、チャネル面のソース領域１１１側の間隔Ｗ１が、ゲート長Ｌｇの半分以下である場合とされており、本実施の形態の場合もこの関係を充足することが望ましい。
また、上記関係を満たした場合であっても、チャネル面のソース領域１１１側の間隔Ｗ１が１０ｎｍ以下の領域で、さらにＤＩＢＬ抑制効果が向上するため、チャネル面のソース領域１１１側の間隔が１０ｎｍ以下であることがより望ましい。
【００２６】
図３は、本実施の形態のＦｉｎＦＥＴの、シミュレーションによって求めたドレイン電圧−ドレイン電流特性を、チャネル領域の厚さがソース領域からドレイン領域まで一定のＦｉｎＦＥＴ（以下、従来型ＦｉｎＦＥＴと呼ぶ）のドレイン電圧−ドレイン電流特性と比較して示す図である。
シミュレーションに際しては、チャネル面間のソース領域１１１側の間隔（チャネル領域の厚さ）Ｗ１＝１０ｎｍ、チャネル面間のドレイン領域１２１側の間隔（チャネル領域の厚さ）Ｗ２＝２０ｎｍ、チャネル領域の断面形状を等脚台形形状、ゲート長Ｌｇを２２ｎｍ、チャネル領域の不純物濃度Ｎｓｕｂ＝１Ｅ１９ａｔｏｍｓ／ｃｍ３、Ｖｇ＝１．０Ｖ、Ｉｏｆｆ＝０．１μＡ／μｍとした。
なお、従来型ＦｉｎＦＥＴについては、チャネル領域が本実施の形態のＦｉｎＦＥＴのソース領域側の厚さと同じ厚さを持つもの（以下、薄い従来型ＦｉｎＦＥＴ）と、ドレイン領域側の厚さと同じ厚さを持つもの（以下、厚い従来型ＦｉｎＦＥＴ）の２種類についてシミュレーションして図示している。
【００２７】
図３から明らかなように、本実施の形態（図３中は本発明と表記）のＦｉｎＦＥＴでは、従来型ＦｉｎＦＥＴに比べて、より高いドレイン電圧まで電流の飽和が起こらない。したがって、従来型ＦｉｎＦＥＴに比べて大きな駆動電流（ドレイン電流）が得られる。
これは、後に詳述するように、チャネル領域の厚さを、ドレイン方向に向かって広げることにより、ゲート電界のドレイン電界に対向する成分が生じ、ドレイン電界が弱められることによる。
【００２８】
図４は、上記本実施の形態のＦｉｎＦＥＴおよび従来型ＦｉｎＦＥＴのゲート電圧−ドレイン電流特性を示す図である。Ｖｄ＝０．８Ｖに固定して、ゲート電圧Ｖｇを変化させる以外は、図３と同一の条件のシミュレーションより値を求めている。
【００２９】
図４から明らかなように、本実施の形態（図４中は本発明と表記）のＦｉｎＦＥＴにおいては、サブスレッショルド領域（ゲート電圧が閾値以下の領域）において、厚い従来型ＦｉｎＦＥＴに比べてドレイン電流特性は向上している。そして、薄い従来型ＦｉｎＦＥＴに近い良好なドレイン電流特性を示す。これは、ソース領域側のチャネル領域厚さを狭くしたことによって、ソース端におけるＤＩＢＬが抑制された効果である。このために、本実施の形態のＦｉｎＦＥＴは、薄い従来型ＦｉｎＦＥＴを同程度の短チャンネル効果耐性を有することが分かる。
また、ゲート電圧の高い飽和領域では、本実施の形態のＦｉｎＦＥＴは、図３に示した場合と同様に薄い従来型ＦｉｎＦＥＴおよび厚い従来型ＦｉｎＦＥＴよりも大きな駆動電流（ドレイン電流）が得られる。
このように、短チャネル効果耐性およびドレイン電流値の観点から、本実施の形態のＦｉｎＦＥＴが従来型ＦｉｎＦＥＴに対し優位性を持っていることが分かる。
【００３０】
以上のような、本実施の形態のＦｉｎＦＥＴの効果について、以下より詳細に検討する。
まず、図２に示す等脚台形形状のチャネル領域において、この等脚台形の高さ方向（ゲート長方向あるいはチャネル方向）と、この等脚台形の主面（チャネル面）に含まれる辺との間の角度を図５のようにθと定義する。
図５は、本実施の形態のゲート電界を成分分解した説明図である。図５に示すように、ゲート電圧によってチャネルに生じるゲート電界をＥｇとすると、ドレイン方向成分はＥｇ・ｓｉｎθとなる。そして、ドレイン電圧によってチャネルに生じるドレイン電界をＥｄとすると、本実施の形態のＦｉｎＦＥＴのチャネル内部の実効的なドレイン方向の電界は、Ｅｄ−Ｅｇ・ｓｉｎθとなる。
一般に、ドレイン電圧が小さい場合、チャネル内部において、ＥｄはＥｇに比べて十分に小さく、電荷シート近似が成り立っている。しかし、ドレイン電圧がある程度の大きさに達するとピンチオフが生じる。そして、ピンチオフ点においてはＥｄ≒Ｅｇとなって、電荷シート近似が破綻する。
【００３１】
本実施の形態においては、上述のように、チャネル内部の実効的なドレイン方向電界はＥｄ−Ｅｇ・ｓｉｎθとなるが、Ｅｄ≒Ｅｇとなるピンチオフ点においては、ｓｉｎθが数パーセント程度になると、Ｅｇ・ｓｉｎθがドレイン方向電界に影響を与える程度に大きくなる。その一方で、θの増加によりｓｉｎθが大きくなりすぎると、ソース領域端におけるゲート支配力が弱まるため、短チャネル効果耐性が低下して、オフ電流（Ｉｏｆｆ：Ｖｇ＝０Ｖのドレイン電流）が増加する。そして、Ｉｏｆｆに対するオン電流（Ｉｏｎ：Ｖｇ、Ｖｄ＝動作電圧の場合のドレイン電流）の比率（Ｉｏｎ／Ｉｏｆｆ比）が低下してしまう。したがって、ＦｉｎＦＥＴのスイッチング特性が劣化することになる。
【００３２】
図６は、ｓｉｎθに対して、オフ電流（Ｉｏｆｆ）を一定に揃えた時のオン電流（Ｉｏｎ）の変化をシミュレーションした結果を示す図である。チャネル面間（チャネル領域厚さ）のドレイン領域１２１側の間隔（チャネル領域の厚さ）Ｗ２を変数とする以外は、図３の場合と同様の条件でシミュレーションを行った。従来型ＦｉｎＦＥＴに対するオン電流（Ｉｏｎ）を１として示している。
図６から明らかなように、０＜ｓｉｎθ＜０．３の範囲で従来型ＦｉｎＦＥＴの場合よりオン電流（Ｉｏｎ）が増加し、特に、０．０３＜ｓｉｎθ＜０．２７の範囲では、１０％以上のオン電流（Ｉｏｎ）の増加が見られ良好である。これは、上述したように、０．０３＜ｓｉｎθの範囲で、Ｅｇ・ｓｉｎθの項が、チャネル内部の実行的なドレイン方向電界に対して影響するようになるが、０．３≦ｓｉｎθの範囲では、オフ電流の増加が顕著になって、実質的にオン電流を低下させてしまっていることによる。したがって、ｓｉｎθの範囲としては、０＜ｓｉｎθ＜０．３であることが望ましく、０．０３＜ｓｉｎθ＜０．２７であることがより望ましい。
【００３３】
また、本実施の形態のＦｉｎＦＥＴは、チャネル面が従来型ＦｉｎＦＥＴに対して傾いた面方位となっているため、キャリアのバルク移動度の劣化が生じ、従来型に対する作用・効果が相殺される懸念がある。
面方位の変化により最大でバルク移動度は１／３程度にまで劣化すると考えられる。そこで、バルク移動度が１／３に劣化すると仮定して、移動度の劣化を考慮しない場合に比べて、ドレイン電流がどのように変化するかについてシミュレーションを行った。その結果を、ゲート電圧−ドレイン電流比（移動度を１／３にした場合のドレイン電流と移動度劣化を考慮しない場合のドレイン電流の比）のゲート電圧依存性として図７に示す。このシミュレーションにおいては、バルク移動度を変化させる以外は、図３の場合の本実施の形態のＦｉｎＦＥＴと同様の条件でシミュレーションを行った。図７から明らかなように、劣化が最大になる場合でも、ドレイン電流比は８５％以下にさがることはない。そして、図３においては、薄い従来型ＦｉｎＦＥＴの飽和電流が、本実施の形態（図３中は本発明）のＦｉｎＦＥＴの飽和電流の８１％程度である。したがって、面方位の変化によるキャリアのバルク移動度を考慮しても、本実施の形態のＦｉｎＦＥＴは、従来型ＦｉｎＦＥＴに対して十分な優位性があるといえる。
【００３４】
さらに、本実施の形態によれば、ピンチオフが押さえられことによって、ホットキャリアの発生も抑制される。したがって、ＦｉｎＦＥＴのホットキャリア発生による特性劣化を抑制するという作用・効果も得られる。
【００３５】
次に、本実施の形態の電界効果トランジスタを含む半導体装置の製造方法の一例について、図８乃至図２２を参照して説明する。
【００３６】
まず、図８の平面図、図８のＡ−Ａ方向の断面図である図９および図８のＢ−Ｂ方向の断面図である図１０に示すように、面方位（１００）面のｐ型シリコン基板１００に５０〜１００ｎｍ程度のシリコン窒化膜等のマスク材となる絶縁膜２１０を堆積した後、リソグラフィー技術および反応性イオンエッチング（以下ＲＩＥともいう）等のエッチング技術により絶縁膜２１０とシリコン基板１００をエッチングし、素子領域２０１および素子分離領域となる溝を形成する。このとき、後にドレイン領域となる側のチャネル領域の厚さが、後にソース領域となる側のチャネル領域の厚さよりも厚く、チャネル領域が等脚台形形状になるようなマスクパターンを用いる。この後、閾値調整のためのｐ型不純物のチャネル領域への導入を、例えば、斜めイオンインプランテーション技術等を用いて行うことも可能である。
【００３７】
次に、図１１の平面図、図１１のＣ−Ｃ方向の断面図である図１２および図１１のＤ−Ｄ方向の断面図である図１３に示すように、素子分離領域となる溝にシリコン酸化膜等の絶縁膜２１５が堆積され、この絶縁膜２１５が化学的機械的研磨法（以下、ＣＭＰともいう）等により、絶縁膜２１０の上面まで平坦化され、素子分離領域が形成される。このとき、素子分離耐圧の向上や、寄生トランジスタのリーク電流低減のため、素子分離領域下にｐ型の不純物をイオンインプランテーション等によって導入しても構わない。
その後、絶縁膜２１５の一部が除去され、素子領域２０１の側面が露出するよう溝２０５が形成される。
【００３８】
次に、図１４の平面図、図１４のＥ−Ｅ方向の断面図である図１５および図１４のＦ−Ｆ方向の断面図である図１６に示すように、素子領域２０１の側面部に、ゲート絶縁膜１０３、１０４が形成される。このゲート絶縁膜１０３、１０４としては、例えば、熱酸化法によるシリコン酸化膜であってもよいし、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法や、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法による高誘電体膜であっても構わない。
【００３９】
次に、ゲート絶縁膜１０３、１０４上にゲート電極１０７、１０８となる導電材が堆積され、溝２０５が埋め込まれる。その後、ＣＭＰにより、絶縁膜２１０の上面が露出するまで埋め込まれた導電材およびゲート絶縁膜が平坦化される。ここで、ゲート電極１０７、１０８となる導電材は、例えば、（ドープト）ポリシリコン、シリサイド、金属等の材料からなる。
【００４０】
次に、図１７の平面図、図１７のＧ−Ｇ方向の断面図である図１８および図１７のＨ−Ｈ方向の断面図である図１９に示すように、ゲート配線１０９となる導電材が堆積され、リソグラフィーおよびＲＩＥにより、第１のゲート電極１０７と第２のゲート電極１０８を物理的かつ電気的に接続するように、ゲート配線１０９が形成される。ここで、ゲート配線１０９は、例えば、（ドープト）ポリシリコン、シリサイド、金属等の材料からなる。
このとき、例えば、シリコン窒化膜からなる側壁絶縁膜をゲート配線１０９の両側に形成しても構わない。
そして、ゲート配線１０９をマスクとして、ソース領域１１１およびドレイン領域１２１にｎ型の不純物をイオンインプランテーション等により導入する。
【００４１】
次に、図２０の平面図、図２０のＩ−Ｉ方向の断面図である図２１および図２０のＪ−Ｊ方向の断面図である図２２に示すように、層間絶縁膜２２５が形成された後に、リソグラフィーおよびＲＩＥにより、コンタクトホールがソース領域１１１およびドレイン領域１２１の側面が露出するように開孔される。そして、このコンタクトホールを導電材によって埋め込むことにより、ソース領域側のコンタクト電極１３１とドレイン側のコンタクト電極１３３が形成される。
以上のようにして、本実施の形態の半導体装置が形成される。
【００４２】
なお、ソース・ドレイン領域の構造や形状、コンタクト電極の構造や形状が本実施の形態の作用・効果に直接影響することはない。したがって、ソース・ドレイン領域の接合は、上記のようにｐｎ接合であってもよいし、ショットキー接合であっても構わない。また、ソース・ドレイン領域は、エクステンション拡散層を有する構造であっても構わないし、拡散の上にＮｉＳｉやＣｏＳｉ２等の金属シリサイドを有する構造であっても構わない。
【００４３】
また、ソース・ドレイン領域１１１、１２１は、必ずしも図２１に示されるように、シリコン基板１００に水平に形成されている必要はない。
例えば、図２３の本実施の形態の変形例に示すように、ソース・ドレイン領域１１１、１２１の一部をくぼませた構造、いわゆるリセス構造としてもかまわない。
このように、リセス構造とすることにより、ソース・ドレイン領域へのソース・ドレイン不純物の深さ方向への均一な導入が容易になり、ＦｉｎＦＥＴ特性の安定化および向上を図ることが可能となる。
【００４４】
また、必ずしもチャネル領域は図２２に示すように、バルクシリコン基板上に形成されなくとも、図２４に示す本実施の形態の変形例のように絶縁層１５０上のＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓuｌａｔｏｒ）層に形成されても構わない。
このように、ＳＯＩ基板に本実施の形態の半導体装置を形成することにより、ＦｉｎＦＥＴの基体下部のバルク部に形成される寄生素子に起因するリーク電流を抑制することが可能となる。したがって、より半導体装置の高性能化を図ることが可能となる。
【００４５】
また、本実施の形態においては、図２５に示すように、相対する主面の間隔、すなわち、チャネル領域の厚さが、ドレイン領域側においてソース領域側よりも大きくなるように変化している。ここで、この間隔（厚さ）の変化している領域の端部（図中破線）は、必ずしもゲート電極１０７、１０８の端部と一致している必要はない。
【００４６】
例えば、図２６の本実施の形態の変形例に示すように、ゲート電極１０７、１０８の端部が、相対する主面の間隔が変化している領域の端部（図中破線）よりも、チャネル領域中心方向にあってもかまわない。すなわち、ゲート長が、主面の間隔が変化している領域のチャネル長方向の長さよりも短く、ゲート電極１０７，１０８が、主面の間隔が変化している領域の内側に存在していてもかまわない。
また、例えば、図２７の本実施の形態の変形例に示すように、ゲート電極１０７、１０８の端部が、相対する主面の間隔が変化している領域の端部（図中破線）よりも、チャネル領域中心に対し反対方向にあってもかまわない。すなわち、ゲート長が、主面の間隔が変化している領域のチャネル長方向の長さよりも長く、ゲート電極１０７，１０８が、主面の間隔が変化している領域の外側にまで存在していてもかまわない。
このように、ゲート電極１０７、１０８の端部と相対する主面の間隔が変化している領域の端部（図中破線）とを設計上不一致とし、一定の合わせ余裕をとることにより、半導体製造プロセスにおいて、ゲート電極とチャネル領域形状との間に合わせズレが生じたとしても、ＦｉｎＦＥＴの特性変動の急激な変化を抑制することが可能となる。なぜなら、合わせズレが生じてもゲート電極端部とチャネル領域形状との相対的な関係がある程度一定に保たれるため、チャネル内部の実効的なドレイン方向電界の、合わせズレによる変化が抑えられ、ＦｉｎＦＥＴの特性変動の急激な変化が抑制できるからである。
【００４７】
（第２の実施の形態）
図２８は、本発明の第２の実施の形態の半導体装置に含まれるｎ型電界効果トランジスタであるｎ型ＦｉｎＦＥＴの、シリコン基板に対して平行な方向の断面図である。
本実施の形態のｎ型ＦｉｎＦＥＴのおいては、チャネル領域１０１の相対する主面、すなわちチャネル面が、ソース領域１１１側でほぼ平行であり、ドレイン領域１２１側に向かって広がっていく構造を有する以外は第１の実施の形態と同様であるので、記述を省略する。
【００４８】
このような、チャネル領域の形状は、第１の実施の形態において説明した製造方法中、シリコン基板をエッチングして素子領域を形成する際のマスクパターンの形状を変えることで容易に形成することが可能である。
【００４９】
本実施の形態によれば、チャネル面がドレイン方向に向かって外側に広がっていることによって、第１の実施の形態同様、ドレイン電界がゲート電界によって弱められてピンチオフが抑制される。これに加えて、さらに、ソース領域側では、チャネル面がほぼ平行となっているため、ゲート電界の支配力が第１の実施の形態に比べて増し、より効果的にＤＩＢＬが抑制されるという作用・効果をえることができる。
【００５０】
（第３の実施の形態）
図２９は、本発明の第３の実施の形態の半導体装置に含まれるｎ型電界効果トランジスタであるｎ型ＦｉｎＦＥＴのチャネル領域の、シリコン基板およびチャネル長方向に対して垂直な方向の断面図である。
本実施の形態のｎ型ＦｉｎＦＥＴにおいては、図２９に示すように、ゲート絶縁膜１０３、１０４およびゲート電極１０７、１０８が、チャネル領域１０１の相対する主面、すなわちチャネル面に垂直な面にまで延在し、少なくともチャネル領域の三面に、ゲート絶縁膜およびゲート電極が存在している以外は第１の実施の形態と同様であるので、記述を省略する。このように、ＦｉｎＦＥＴにおいて、チャネル領域の側面および上面にゲート絶縁膜を介してゲート電極が設けられた構造は、ＴｒｉＧａｔｅ構造と称される。
【００５１】
このような、ＴｒｉＧａｔｅ構造は、第１の実施の形態において説明した製造方法中、ゲート絶縁膜形成前に、チャネル領域上面のマスク材をあらかじめ除去しておくことで形成が可能である。
【００５２】
本実施の形態によれば、第１の実施の形態の作用・効果に加え、上面からのゲート電界によってゲート支配力が高まるため、一層短チャネル効果に対する抑制力が向上するという作用・効果をえることが可能となる。
【００５３】
（第４の実施の形態）
図３０は、本発明の第４の実施の形態の半導体装置に含まれるｎ型電界効果トランジスタであるｎ型ＦｉｎＦＥＴのチャネル領域の、シリコン基板およびチャネル長方向に対して垂直な方向の断面図である。
本実施の形態のｎ型ＦｉｎＦＥＴにおいては、図３０に示すように、ゲート絶縁膜１０３、１０４およびゲート電極１０７、１０８が、チャネル領域１０１の相対する主面、すなわちチャネル面に垂直な面にまで延在し、かつ、チャネル領域の基板側の付け根がくびれており、このくびれた領域にもゲート絶縁膜１０３、１０４およびゲート電極１０７、１０８が延在し、チャネル領域を取り囲むように、ゲート絶縁膜およびゲート電極が存在している以外は第１の実施の形態と同様であるので、記述を省略する。このように、ＦｉｎＦＥＴにおいて、チャネル領域の側面、上面およびくびれた下面にゲート絶縁膜を介してゲート電極が設けられた構造は、Ω−Ｇａｔｅ構造と称される。
【００５４】
このような、Ω−Ｇａｔｅ構造は、第１の実施の形態において説明した製造方法中、例えば、シリコン基板をエッチングして素子領域を形成する際のエッチッグを、第１段階で異方性の強い条件で、第２段階で等方性の強い条件で切り替えておこなうことにより形成が可能である。
【００５５】
本実施の形態によれば、第１の実施の形態の作用・効果に加え、側面、上面および下面の全方向からのゲート電界によってゲート支配力が高まるため、格段に短チャネル効果に対する抑制力が向上するという作用・効果をえることが可能となる。
【００５６】
なお、ここでは、チャネル領域の両側面を２つの相対する主面としている。さらに、チャネル領域の上面と下面をあらたな２つの相対する主面として、この主面同士もドレイン領域にむけて広がっていく構造とすることも可能である。この構造によれば、一層の短チャネル効果に対する抑制力が向上する。
【００５７】
（第５の実施の形態）
図３１は、本発明の第５の実施の形態の半導体装置に含まれるｎ型電界効果トランジスタであるｎ型ＦｉｎＦＥＴのチャネル領域の、シリコン基板に対して垂直、かつ、チャネル長方向に平行な方向の断面図である。
本実施の形態のｎ型ＦｉｎＦＥＴにおいては、図３１に示すように、チャネル領域１０１の高さが、ドレイン領域１２１側で、ソース領域１１１側よりも高くなっており、かつ、第３の実施の形態同様、チャネル領域１０１上面にもゲート絶縁膜１０３およびゲート電極に接続されるゲート配線１０９が存在するＴｒｉＧａｔｅ構造である以外は、第１の実施の形態と同様であるので、記述を省略する。
【００５８】
チャネル領域上面を傾斜させる構造は、第１の実施の形態において説明した製造方法中、例えば、シリコン基板をエッチングして素子領域を形成する前に、あらかじめチャネル領域が形成される領域について、ＬＯＣＯＳ（ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法と酸化膜剥離を組み合わせて、ウェーハ表面に傾斜を設けることによって形成が可能である。
【００５９】
本実施の形態によれば、チャネル領域上面もドレイン側に向かって角度θをもって広がっていることにより、第１の実施の形態に比較して、上面からのゲート電界によって、ドレイン電界が一層弱められて、さらにピンチオフが抑制される。よって、第１の実施の形態の作用・効果に加え、より効果的に駆動電流の増大という作用・効果が得られることになる。
【００６０】
（第６の実施の形態）
本発明の第６の実施の形態の半導体装置に含まれるｎ型電界効果トランジスタは、ゲート絶縁膜の誘電率が、シリコン酸化膜の誘電率よりも高いこと以外は第１の実施の形態と同様であるので、記述を省略する。
【００６１】
一般に、高誘電体膜は、ゲート絶縁膜の実効膜厚（シリコン酸化膜換算膜厚）の薄膜化に適しているが、シリコン酸化膜よりもホットキャリアによる性能劣化が激しい傾向がある。
したがって、本実施の形態によれば、第１の実施の形態の作用・効果に加え、高誘電体膜をゲート絶縁膜とするＦｉｎＦＥＴであっても、高誘電体膜のホットキャリア劣化を抑制し、よって高いホットキャリア耐性を実現するという作用・効果が得られる。
【００６２】
なお、本発明は上述した各実施の形態に限定されるものではない。実施の形態では、ｎ型チャネルの電界効果トランジスタについて説明したが、本発明をｐ型チャネルの電界効果トランジスタに適用することも可能である。
また、半導体基板材料としてシリコンを用いたが、必ずしもシリコンに限るものではなく、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）、シリコンカーバイド（ＳｉＣ）、ガリウム砒素（ＧａＡｓ）、窒化アルミニウム（ＡｌＮ）等を用いることが可能である。
また、基板材料の面方位は必ずしも（１００）面に限るものではなく、（１１０）面あるいは（１１１）面等を適宜選択することができる。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【００６３】
【図１】第１の実施の形態の半導体装置に含まれるｎ型電界効果トランジスタの斜視図。
【図２】第１の実施の形態の半導体装置に含まれるｎ型ＦｉｎＦＥＴ（以下、本実施の形態のＦｉｎＦＥＴと呼ぶ）の、シリコン基板１００に対して平行な方向の断面図。
【図３】第１の実施の形態のＦｉｎＦＥＴの、シミュレーションによって求めたドレイン電圧−ドレイン電流特性を、チャネル領域の厚さがソース領域からドレイン領域まで一定のＦｉｎＦＥＴ（以下、従来型ＦｉｎＦＥＴと呼ぶ）のドレイン電圧−ドレイン電流特性と比較して示す図。
【図４】第１の実施の形態のＦｉｎＦＥＴおよび従来型ＦｉｎＦＥＴのゲート電圧−ドレイン電流特性を示す図。
【図５】第１の実施の形態のゲート電界を成分分解した説明図。
【図６】第１の実施の形態のｓｉｎθに対して、オフ電流（Ｉｏｆｆ）を一定に揃えた時のオン電流（Ｉｏｎ）の変化をシミュレーションした結果を示す図。
【図７】第１の実施の形態のゲート電圧−ドレイン電流比（移動度を１／３にした場合のドレイン電流と移動度劣化を考慮しない場合のドレイン電流の比）のゲート電圧依存性を示す図。
【図８】第１の実施の形態の半導体装置の製造方法を示す平面図。
【図９】図８のＡ−Ａ線に沿った断面図。
【図１０】図８のＢ−Ｂ線に沿った断面図。
【図１１】図８に続く、第１の実施の形態の半導体装置の製造方法を示す平面図。
【図１２】図１１のＣ−Ｃ線に沿った断面図。
【図１３】図１１のＤ−Ｄ線に沿った断面図。
【図１４】図１１に続く、第１の実施の形態の半導体装置の製造方法を示す平面図。
【図１５】図１４のＥ−Ｅ線に沿った断面図。
【図１６】図１４のＦ−Ｆ線に沿った断面図。
【図１７】図１４に続く、第１の実施の形態の半導体装置の製造方法を示す平面図。
【図１８】図１７のＧ−Ｇ線に沿った断面図。
【図１９】図１７のＨ−Ｈ線に沿った断面図。
【図２０】図１７に続く、第１の実施の形態の半導体装置の製造方法を示す平面図。
【図２１】図２０のＩ−Ｉ線に沿った断面図。
【図２２】図２０のＪ−Ｊ線に沿った断面図。
【図２３】第１の実施の形態の変形例を示す図。
【図２４】第１の実施の形態の変形例を示す図。
【図２５】第１の実施の形態を示す図。
【図２６】第１の実施の形態の変形例を示す図。
【図２７】第１の実施の形態の変形例を示す図。
【図２８】第２の実施の形態の半導体装置に含まれるｎ型電界効果トランジスタであるｎ型ＦｉｎＦＥＴの、シリコン基板に対して平行な方向の断面図。
【図２９】第３の実施の形態の半導体装置に含まれるｎ型電界効果トランジスタであるｎ型ＦｉｎＦＥＴのチャネル領域の、シリコン基板およびチャネル長方向に対して垂直な方向の断面図。
【図３０】第４の実施の形態の半導体装置に含まれるｎ型電界効果トランジスタであるｎ型ＦｉｎＦＥＴのチャネル領域の、シリコン基板およびチャネル長方向に対して垂直な方向の断面図。
【図３１】第５の実施の形態半導体装置に含まれるｎ型電界効果トランジスタであるｎ型ＦｉｎＦＥＴのチャネル領域の、シリコン基板に対して垂直、かつ、チャネル長方向に平行な方向の断面図。
【符号の説明】
【００６４】
１００      シリコン基板
１０１      チャネル領域
１０３      第１のゲート絶縁膜
１０４      第２のゲート絶縁膜
１０７      第１のゲート電極
１０８      第２のゲート電極
１０９      ゲート配線
１１１      ソース領域
１１５      絶縁膜
１２１      ドレイン領域
１３１      ソース領域側のコンタクト電極
１３３      ドレイン領域側のコンタクト電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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