(57)【要約】【課題】利得が高く、かつ付加電力効率が高い半導体装置を提供する。【解決手段】シリコン基板１上に形成されたＦＥＴ２と、シリコン基板１においてＦＥＴ２と反対のグランド側に形成された金属製のＰＨＳ３と、シリコン基板１に形成されたバイアホールとを備え、バイアホールは、ＰＨＳ３を介してＦＥＴ２をグランド面４に接地させるものである。【選択図】図１
2008186821.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された能動素子と、
前記基板において前記能動素子と反対のグランド側に形成された金属製の放熱部と、
前記基板に形成されたバイアホールとを備え、
前記バイアホールは、前記放熱部を介して前記能動素子をグランドに接地させること
を特徴とする半導体装置。
【請求項２】
基板上に形成された能動素子と、
前記基板において前記能動素子と反対のグランド側に形成された金属製の放熱部と、
前記基板上に形成され、前記能動素子をグランドに接地するためのグランドパターンと、
前記基板に形成されたバイアホールとを備え、
前記バイアホールは、前記放熱部を介して前記グランドパターンを前記グランドに接地させること
を特徴とする半導体装置。
【請求項３】
前記放熱部は、前記基板の前記グランド側に設けられた凹部に金属を充填して形成されることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記バイアホールは、前記基板の前記グランド側から形成されることを特徴とする請求項１から請求項３までの何れか１項に記載の半導体装置。
【請求項５】
前記バイアホールの内部は、金スズで充填されていることを特徴とする請求項１から請求項４までの何れか１項に記載の半導体装置。
【請求項６】
前記バイアホールの内部は、金で充填されていることを特徴とする請求項１から請求項４までの何れか１項に記載の半導体装置。
【請求項７】
前記バイアホールの内部は、半田ボールで充填されていることを特徴とする請求項１から請求項４までの何れか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えば入力された高周波信号を増幅する高周波増幅器に用いられる半導体装置に関する。
【背景技術】
【０００２】
従来の高周波増幅器は、シリコン基板上に設けられたトランジスタと、シリコン基板においてトランジスタと反対側の面に形成されたヒートシンクと、一端がトランジスタに接続されて他端がグランドに接地されたワイヤとを備えている（例えば、非特許文献１参照）。
【０００３】
ここで、放熱性を向上して高効率な特性を得るために、シリコン基板は、２５μｍの厚さに研磨されている。また、ヒートシンクは、同じく放熱性を向上させるために、金および銀の多層膜が蒸着されたＰＨＳ（Ｐｌａｔｅｄ  Ｈｅａｔ  Ｓｉｎｋ）構造をとっている。
【０００４】
【非特許文献１】Ｋ．  Ｉｓｈｉｉ，  ｅｔ  ａｌ．，“Ａ  ９００  ＭＨｚ  １００  Ｗ  ＣＷ  ＭＥＳＨ  ＥＭＩＴＴＥＲ  ＴＹＰＥ  ＴＲＡＮＳＩＳＴＯＲ  ＷＩＴＨ  Ｐ．Ｈ．Ｓ．  ＳＴＲＵＣＴＵＲＥ”，ＩＮＴＥＲＮＡＴＩＯＮＡＬ  ＥＬＥＣＴＲＯＮ  ＤＥＶＩＣＥ  ＭＥＥＴＩＮＧ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒ，１９８３年，Ｐ．２２５−２２８
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来の高周波増幅器では、ワイヤを用いてトランジスタをグランドに接地しているので、ワイヤのインダクタ成分（接地インダクタンス）の影響によって、利得が低下するという問題点があった。
また、利得が低下することによって、付加電力効率が低下するという問題点もあった。
【０００６】
この発明は、上記のような問題点を解決することを課題とするものであって、その目的は、放熱性が高く、利得が高く、かつ付加電力効率が高い半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
この発明に係る半導体装置は、基板上に形成された能動素子と、基板において能動素子と反対のグランド側に形成された金属製の放熱部と、基板に形成されたバイアホールとを備え、バイアホールは、放熱部を介して能動素子をグランドに接地させるものである。
【発明の効果】
【０００８】
この発明の半導体装置によれば、金属製の放熱部を介して能動素子をグランドに接地させるバイアホールを基板に形成することにより、放熱性を高めることができ、かつインダクタ成分を低減することができるので、利得が高く、かつ付加電力効率が高い半導体装置を得ることができる。
【発明を実施するための最良の形態】
【０００９】
以下、この発明の各実施の形態について図に基づいて説明するが、各図において同一、または相当する部材、部位については、同一符号を付して説明する。
なお、以下の実施の形態では、能動素子がソース接地型の電界効果トランジスタ（以下、「ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）」と称する）である場合を例にして説明する。
【００１０】
実施の形態１．
図１（ａ）は、この発明の実施の形態１に係る半導体装置を示す正面図である。また、図１（ｂ）は、この発明の実施の形態１に係る半導体装置のＩ−Ｉ線に沿った矢視断面図である。
図１（ａ）および（ｂ）において、この半導体装置は、シリコン基板１（基板）と、シリコン基板１上に形成されたＦＥＴ２（能動素子）と、シリコン基板１においてＦＥＴ２と反対のグランド側に形成されたＰＨＳ（Ｐｌａｔｅｄ  Ｈｅａｔ  Ｓｉｎｋ）３（放熱部）と、シリコン基板１に形成され、ＰＨＳ３を介してＦＥＴ２をグランド面４（グランド）に接地させるバイアホール５とを備えている。
【００１１】
ＦＥＴ２は、複数のゲート電極６と、ゲート電極６を挟むように１つずつ交互に配設された複数のソース電極７およびドレイン電極８とを含んでいる。また、ゲート電極６どうし、あるいはドレイン電極８どうしは、互いに電気的に接続されている。
【００１２】
ＰＨＳ３は、シリコン基板１においてＦＥＴ２と反対のグランド側に設けられた凹部９に金属を充填して形成されている。凹部９に充填される金属として、例えば、金すず（Ａｕ／Ｓｎ）、金（Ａｕ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、半田ボール等が挙げられる。
【００１３】
バイアホール５は、ＰＨＳ３を介してＦＥＴ２のソース電極７をグランド面４に接地させている。バイアホール５は、シリコン基板１にソース電極７および凹部９が形成された後、凹部９側からソース電極７に向けて形成される。
バイアホール５には、例えば、金すず（Ａｕ／Ｓｎ）、金（Ａｕ）、半田ボール等の金属が充填されている。
【００１４】
上記構成の半導体装置において、ＦＥＴ２の駆動によって生じた熱は、シリコン基板１を介してＰＨＳ３に伝導されるとともに、ソース電極７およびバイアホール５を介してＰＨＳ３に伝導され、ＰＨＳ３から放熱される。
【００１５】
続いて、図２〜図４を参照しながら、ＰＨＳ３を構成する金属による半導体装置の特性の違いについて詳細に説明する。
なお、図２〜図４には、ＰＨＳ構造をとっていない半導体装置についての特性も示されている。
【００１６】
図２は、この発明の実施の形態１に係る半導体装置において、ソース電極７の電極間隔をパラメータとして熱抵抗値Ｒｔｈを計算したときの計算結果を示す説明図である。
図２において、電極間隔が１０μｍである場合の熱抵抗値Ｒｔｈを比較すると、ＰＨＳ構造をとっていない半導体装置では、熱抵抗値Ｒｔｈが５２．４Ｋ／Ｗであるのに対して、金すず（Ａｕ／Ｓｎ）で充填されたＰＨＳ３を有する半導体装置では、熱抵抗値Ｒｔｈが４１．９Ｋ／Ｗであり、熱抵抗値Ｒｔｈが約２０％低減していることが分かる。
【００１７】
さらに、金（Ａｕ）で充填されたＰＨＳ３を有する半導体装置では、熱抵抗値Ｒｔｈが３７．２Ｋ／Ｗであり、ＰＨＳ構造をとっていない半導体装置と比較して、熱抵抗値Ｒｔｈが約２９％低減していることが分かる。
すなわち、金属で充填されたＰＨＳ構造をとることにより、ＦＥＴ２の放熱特性を向上させることができる。
【００１８】
図３は、この発明の実施の形態１に係る半導体装置において、熱抵抗値Ｒｔｈをパラメータとして１ｄＢコンプレッションポイントの出力電力（利得が１ｄＢ下がったときの出力電力、以下「出力電力Ｐ１ｄＢ」と称する）を計算したときの計算結果を示す説明図である。
なお、この計算結果は、周波数を５ＧＨｚとしたときに得られたものである。
【００１９】
図３において、出力電力Ｐ１ｄＢを比較すると、ＰＨＳ構造をとっていない半導体装置では、出力電力Ｐ１ｄＢが２２ｄＢｍであるのに対して、金すず（Ａｕ／Ｓｎ）で充填されたＰＨＳ３を有する半導体装置では、出力電力Ｐ１ｄＢが２５．３ｄＢｍであり、３．３ｄＢ増加していることが分かる。
【００２０】
さらに、金（Ａｕ）で充填されたＰＨＳ３を有する半導体装置では、出力電力Ｐ１ｄＢが２５．５ｄＢｍであり、ＰＨＳ構造をとっていない半導体装置と比較して、出力電力Ｐ１ｄＢが３．５ｄＢ増加していることが分かる。
すなわち、金属で充填されたＰＨＳ構造をとることにより、ＦＥＴ２の出力電力Ｐ１ｄＢを増加させることができる。
【００２１】
図４は、この発明の実施の形態１に係る半導体装置において、熱抵抗値Ｒｔｈをパラメータとして付加電力効率ＰＡＥ（Ｐｏｗｅｒ  Ａｄｄｅｄ  Ｅｆｆｉｃｉｅｎｃｙ）を計算したときの計算結果を示す説明図である。
なお、この計算結果は、周波数を５ＧＨｚとしたときに得られたものである。
【００２２】
図４において、付加電力効率ＰＡＥを比較すると、ＰＨＳ構造をとっていない半導体装置では、付加電力効率ＰＡＥが３．８％であるのに対して、金すず（Ａｕ／Ｓｎ）で充填されたＰＨＳ３を有する半導体装置では、付加電力効率ＰＡＥが１０．５％であり、６．７％増加していることが分かる。
【００２３】
さらに、金（Ａｕ）で充填されたＰＨＳ３を有する半導体装置では、付加電力効率ＰＡＥが１２．５％であり、ＰＨＳ構造をとっていない半導体装置と比較して、付加電力効率ＰＡＥが８．７％増加していることが分かる。
すなわち、金属で充填されたＰＨＳ構造をとることにより、ＦＥＴ２の付加電力効率ＰＡＥを増加させることができる。
【００２４】
なお、上記図２〜図４は、ＰＨＳ３を構成する金属による半導体装置の特性の違いを示したものであるが、バイアホール５についても、充填される金属の違いによって、ＦＥＴ２の放熱特性、出力電力Ｐ１ｄＢおよび付加電力効率ＰＡＥが、ＰＨＳ３の場合と同様の特性を示す。
【００２５】
この発明の実施の形態１に係る半導体装置によれば、シリコン基板１に、ＰＨＳ３を介してＦＥＴ２のソース電極７をグランド面４に接地させるバイアホール５を形成することにより、インダクタ成分を低減することができるので、利得が高く、かつ付加電力効率が高い半導体装置を得ることができる。
また、バイアホール５を多く形成することにより、放熱特性をさらに向上させることができる。
【００２６】
また、シリコン基板１においてＦＥＴ２と反対のグランド側に設けられた凹部９に金属を充填してＰＨＳ３を形成するので、製造工程を簡素化することができる。
また、バイアホール５は、シリコン基板１にソース電極７および凹部９が形成された後、凹部９側からソース電極７に向けて形成されるので、非貫通構造となって能動素子の実装密度を向上させることができ、基板サイズを縮小することができる。
【００２７】
実施の形態２．
図５（ａ）は、この発明の実施の形態２に係る半導体装置を示す正面図である。また、図５（ｂ）は、この発明の実施の形態２に係る半導体装置のＩＩ−ＩＩ線に沿った矢視断面図である。
図５（ａ）および（ｂ）において、この半導体装置は、シリコン基板１上に形成され、ＦＥＴ２をグランド面４に接地するためのグランドパターン１０を備えている。また、この半導体装置は、図１に示したバイアホール５に代えて、バイアホール５Ａを備えている。
【００２８】
グランドパターン１０は、ソース電極７から延びて形成され、ゲート電極６およびドレイン電極８と互いに絶縁されている。
バイアホール５Ａは、グランドパターン１０およびＰＨＳ３を介して、ＦＥＴ２のソース電極７をグランド面４に接地させている。バイアホール５Ａは、シリコン基板１にグランドパターン１０および凹部９が形成された後、凹部９側からグランドパターン１０に向けて形成される。
その他の構成については、前述の実施の形態１と同様であり、その説明は省略する。
【００２９】
上記構成の半導体装置において、ＦＥＴ２の駆動によって生じた熱は、シリコン基板１を介してＰＨＳ３に伝導されるとともに、ソース電極７、グランドパターン１０およびバイアホール５Ａを介してＰＨＳ３に伝導され、ＰＨＳ３から放熱される。
【００３０】
この発明の実施の形態２に係る半導体装置によれば、シリコン基板１に、グランドパターン１０およびＰＨＳ３を介して、ＦＥＴ２のソース電極７をグランド面４に接地させるバイアホール５Ａを形成することにより、インダクタ成分を低減することができるので、利得が高く、かつ付加電力効率が高い半導体装置を得ることができる。
また、グランドパターン１０を形成してバイアホール５の数を減少させることにより、作業性を向上させることができる。
【図面の簡単な説明】
【００３１】
【図１】（ａ）は、この発明の実施の形態１に係る半導体装置を示す正面図であり、（ｂ）は、この発明の実施の形態１に係る半導体装置のＩ−Ｉ線に沿った矢視断面図である。
【図２】この発明の実施の形態１に係る半導体装置において、ソース電極の電極間隔をパラメータとして熱抵抗値を計算したときの計算結果を示す説明図である。
【図３】この発明の実施の形態１に係る半導体装置において、熱抵抗値をパラメータとして１ｄＢコンプレッションポイントの出力電力を計算したときの計算結果を示す説明図である。
【図４】この発明の実施の形態１に係る半導体装置において、熱抵抗値をパラメータとして付加電力効率を計算したときの計算結果を示す説明図である。
【図５】（ａ）は、この発明の実施の形態２に係る半導体装置を示す正面図であり、（ｂ）は、この発明の実施の形態２に係る半導体装置のＩＩ−ＩＩ線に沿った矢視断面図である。
【符号の説明】
【００３２】
１  シリコン基板（基板）、２  ＦＥＴ（電界効果トランジスタ）（能動素子）、３  ＰＨＳ（放熱部）、４  グランド面（グランド）、５、５Ａ  バイアホール、６  ゲート電極、７  ソース電極、８  ドレイン電極、９  凹部、１０  グランドパターン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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