(57)【要約】      （修正有）【課題】効率的な電荷共有および正確な目標値の信号レベルの生成を実現する集積回路デバイスのためのスイッチキャパシタ電荷共有技術が開示される。【解決手段】電荷を共有する回路の信号レベルは、同じ電圧レベルを有する必要はない。本願明細書中に開示される本発明の技術の特定の実施形態では、例えば、２つの異なる信号、または、２つの異なる信号グループの間で電荷を共有するためにスイッチキャパシタが用いられる。キャパシタの大きさは、様々な信号の要求される信号レベルを得るよう調整されることができる。【選択図】図１
2008178061.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２の対の相補的信号ラインのための１つの電荷共有回路であって、
第１および第２の回路ノード間に接続される１つのキャパシタと、
前記第１の対の相補的信号ラインの１つ目のものに接続される１つの出力を有し、１つの供給電圧源と前記第１の対の相補的信号ラインの２番目のものとの間に接続される１つの第１の入力回路と、
前記第１の対の相補的信号ラインの前記２つ目のものに接続される１つの出力を有し、前記供給電圧源と前記第１の回路ノードとの間に接続される１つの第２の入力回路と、
前記第１の対の相補的信号ラインの前記１つ目のものを前記第１の回路ノードに選択的に接続する１つの第１のスイッチングデバイスと、
前記第２の対の相補的信号ラインの１つ目のものに接続される１つの出力を有し、1つの基準電圧レベルと前記第２の対の相補的信号ラインの２つ目のものとの間に接続される１つの第３の入力回路と、
前記第２の対の相補的信号ラインの前記２つ目のものに接続される１つの出力を有し、前記基準電圧レベルと前記第２の回路ノードとの間に接続される１つの第４の入力回路と、
前記第１の対の相補的信号ラインの前記１つ目のものおよび２つ目のものと、前記第２の回路ノードとに接続される１つの第１の出力回路と、
前記第２の対の相補的信号ラインの前記１つ目のものおよび２つ目のものと、前記第１の回路ノードとに接続される１つの第２の出力回路と、
前記第２の対の相補的信号ラインの前記１つ目のものと前記第２の回路ノードとを選択的に接続する１つの第２のスイッチングデバイスと、
を含む電荷共有回路。
【請求項２】
前記第１、第２、第３および第４の入力回路は、直列接続トランジスタをそれぞれ有し、該直列接続トランジスタの間にある１つのノードにそれぞれの出力を有する、請求項１に記載の回路。
【請求項３】
前記第１および第２の入力回路は、第１および第２の直列接続Ｐチャネルトランジスタをそれぞれ備える、請求項１に記載の回路。
【請求項４】
前記第３および第４の入力回路は、第１および第２の直列接続Ｎチャネルトランジスタをそれぞれ備える、請求項１に記載の回路。
【請求項５】
前記第１および第２のスイッチングデバイスは、ＭＯＳトランジスタを含む、請求項１に記載の回路。
【請求項６】
前記第１のスイッチングデバイスは、１つのＰチャネルトランジスタを含む、請求項５に記載の回路。
【請求項７】
前記第２のスイッチングデバイスは、１つのＮチャネルトランジスタを含む、請求項５に記載の回路。
【請求項８】
前記第１の出力回路は、前記第１の対の相補的信号ラインの前記１つ目のものおよび２つ目のものと、前記第２の回路ノードとの間にそれぞれ接続される第１および第２のＰチャネルトランジスタを備える、請求項１に記載の回路。
【請求項９】
前記第２の出力回路は、前記第２の対の相補的信号ラインの前記１つ目および２つ目のものと、前記第１の回路ノードとの間にそれぞれ接続される第１および第２のＮチャネルトランジスタを備える、請求項１に記載の回路。
【請求項１０】
前記キャパシタの１つの容量値は、前記第１および第２の対の相補的信号ラインの前記１つ目および２つ目のものの間の１つの信号レベルを決定する、請求項１に記載の回路。
【請求項１１】
前記容量値の１つの増加は、前記第１および第２の対の相補的信号ラインの前記１つ目および２つ目のものの間の前記信号レベルを上昇させる、請求項１０に記載の回路。
【請求項１２】
前記容量値の１つの減少は、前記第１および第２の対の相補的信号ラインの前記１つ目および２つ目のものの間の前記信号レベルを低下させる、請求項１０に記載の回路。
【請求項１３】
前記第１および第２の対の相補的信号ラインは、１つの集積回路メモリアレイにおけるローカルおよびグローバルデータリードラインを含む、請求項１に記載の回路。
【請求項１４】
第１および第２の対の相補的信号ラインのための電荷共有回路であって、
第１および第２の回路ノード間に接続される１つのキャパシタと、
１つの供給電圧源と１つの基準電圧レベルとの間に接続され、また、前記第１および第２の対の相補的信号ラインの１つ目のものと、前記第１の回路ノードとに接続される、１つの第１の回路と、
前記供給電圧源と前記基準電圧レベルとの間に接続され、また、前記第１および第２の対の相補的信号ラインの２つ目のものと、前記第２の回路ノードとに接続される、１つの第２の回路と、
前記第１および第２の対の相補的信号ラインの前記１つ目のもの同士の間と、前記第２の回路ノードとに接続される１つの第３の回路と、
前記第１および第２の対の相補的信号ラインの前記２つ目のもの同士の間と、前記第１の回路ノードとに接続される１つの第４の回路と、
を含む電荷共有回路。
【請求項１５】
前記第１および第２の回路は、直列接続ＭＯＳトランジスタを備える、請求項１４に記載の回路。
【請求項１６】
前記直列接続ＭＯＳデバイスは、第１および第２のＰチャネルトランジスタと、第１および第２のＮチャネルトランジスタとを含む、請求項１５に記載の回路。
【請求項１７】
前記第３および第４の回路は、直列接続ＭＯＳトランジスタを含む、請求項１４に記載の回路。
【請求項１８】
前記直列接続ＭＯＳトランジスタは、ＰチャネルトランジスタおよびＮチャネルトランジスタを含む、請求項１７に記載の回路。
【請求項１９】
前記第１および第２の対の相補的信号ラインの前記１つ目および２つ目のものにそれぞれ同時に接続される第１および第２のトランジスタをさらに備える、請求項１４に記載の回路。
【請求項２０】
前記第１のトランジスタは、１つのＰチャネルデバイスを含み、前記第２のトランジスタは、１つのＮチャネルデバイスを含む、請求項１９に記載の回路。
【請求項２１】
前記第１および第２の対の相補的信号ラインは、１つの集積回路メモリアレイにおけるローカルおよびグローバルデータリードラインを含む、請求項１４に記載の回路。
【請求項２２】
前記キャパシタの１つの容量値は、前記第１および第２の対の相補的信号ラインの前記１つ目および２つ目のものの間の１つの信号レベルを決定する、請求項１４に記載の回路。
【請求項２３】
前記容量値の１つの増加は、前記第１および第２の対の相補的信号ラインの前記１つ目および２つ目のものの間の前記信号レベルを上昇させる、請求項２２に記載の回路。
【請求項２４】
前記容量値の１つの減少は、前記第１および第２の対の相補的信号ラインの前記１つ目および２つ目のものの間の前記信号レベルを低下させる、請求項２２に記載の回路。
【請求項２５】
１つの集積回路メモリアレイのための１つのデータ読み取りドライバであって、
１つの供給電圧を１つのローカルデータリードラインに接続させる１つのデータ読み取り信号に応答する１つの第１のトランジスタと、
１つの基準電圧レベルを１つのグローバルデータリードラインに接続させる１つのグローバルクロック信号に応答する１つの第２のトランジスタと、
前記ローカルデータリードラインと前記グローバルデータリードラインとの間に接続される１つの電荷共有回路と、
を含むデータ読み取りドライバ。
【請求項２６】
前記電荷共有回路は、
第１および第２の回路ノード間に接続される１つのキャパシタと、
前記ローカルデータリードラインに前記第１および第２の回路ノードをそれぞれ接続させる第１および第２のスイッチングデバイスと、
前記グローバルデータリードラインに前記第１および第２の回路ノードをそれぞれ接続させる第３および第４のスイッチングデバイスと、
を含む、請求項２５に記載のデータ読み取りドライバ。
【請求項２７】
前記第１および第２のスイッチングデバイスは、Ｐチャネルトランジスタを備え、前記第３および第４のトランジスタは、Ｎチャネルトランジスタを備える、請求項２６に記載のデータ読み取りドライバ。
【請求項２８】
前記第１および第４のスイッチングデバイスは、実質的に逆の位相を有する第１および第２のタイミング信号により制御され、前記第２および第３のスイッチングデバイスは、実質的に逆の位相を有する第３および第４のタイミング信号により制御される、請求項２６に記載のデータ読み取りドライバ。
【請求項２９】
前記第１および第４のスイッチングデバイスは、前記第２および第３のスイッチングデバイスが起動していない間に実質的に同時に起動される、請求項２６に記載のデータ読み取りドライバ。
【請求項３０】
前記第２および第３のスイッチングデバイスは、前記第１および第４のスイッチングデバイスが起動していない間に実質的に同時に起動される、請求項２６に記載のデータ読み取りドライバ。
【請求項３１】
前記キャパシタの１つの容量値は、前記第１および第２の対の相補的信号ラインの前記１つ目および２つ目のものの間の１つの信号レベルを決定する、請求項２６に記載のデータ読み取りドライバ。
【請求項３２】
前記容量値の１つの増加は、前記ローカルデータ読み取り信号ラインおよび前記グローバルデータ読み取り信号ラインの１つの信号レベルを上昇させる、請求項３１に記載の回路。
【請求項３３】
前記容量値の１つの減少は、前記ローカルデータ読み取り信号ラインおよび前記グローバルデータ読み取り信号ラインの１つの信号レベルを低下させる、請求項３１に記載の回路。
【請求項３４】
電荷共有方法であって、
第１および第２の端子を有する１つのキャパシタを提供する工程と、
第１に、前記キャパシタの前記第１の端子に１つの第１の信号ラインを接続し、前記キャパシタの前記第２の端子に１つの第２の信号ラインを接続する工程と、
第１に、前記第１および第２の信号ラインを前記キャパシタの前記第１および第２の端子からそれぞれ分離する工程と、
第２に、前記キャパシタの前記第２の端子に前記第１の信号ラインを接続し、前記キャパシタの前記第１の端子に前記第２の信号ラインを接続する工程と、
第２に、前記キャパシタの前記第２および第１の端子から前記第１および第２の信号ラインをそれぞれ分離する工程と、
前記第１に接続する工程、前記第１に分離する工程、前記第２に接続する工程、および、前記第２に分離する工程を繰り返す工程と、
を含む方法。
【請求項３５】
前記第１の信号ラインを１つの供給電圧源に選択的に接続する工程と、
前記第２の信号ラインを１つの基準電圧レベルに選択的に接続する工程と、
をさらに含む、請求項３４に記載の方法。
【請求項３６】
前記第１に接続する工程、前記第１に分離する工程、前記第２に接続する工程、および、前記第２に分離する工程は、ＭＯＳトランジスタにより実行される、請求項３４に記載の方法。
【請求項３７】
前記キャパシタの１つの容量値は、前記第１および第２の信号ラインにおける１つの信号レベルを決定する、請求項３４に記載の方法。
【請求項３８】
前記容量値の１つの増加は、前記第１および第２の信号ラインにおける１つの信号レベルを上昇させる、請求項３７に記載の方法。
【請求項３９】
前記容量値の１つの減少は、前記第１および第２の信号ラインにおける１つの信号レベルを低下させる、請求項３７に記載の方法。
【請求項４０】
前記キャパシタの前記容量値は、前記第１および第２の信号ラインの１つの容量と関連付けながら選択される、請求項３７に記載の方法。
【請求項４１】
第１および第２の信号間で電荷をリサイクルする方法であって、
１つの電荷共有回路を提供する工程と、
前記第１の信号を１つの第１の電圧レベルから１つの第２の電圧レベルに駆動し、前記第２の信号を１つの第３の電圧レベルから１つの第４の電圧レベルに駆動するよう前記電荷共有回路における電流を再利用する工程と、
を含む方法。
【請求項４２】
前記電荷共有回路は、１つのキャパシタを含む、請求項４１に記載の方法。
【請求項４３】
前記キャパシタは、一のスイッチキャパシタを含む、請求項４２に記載の方法。
【請求項４４】
前記第１および第２の信号は、２つ以上の信号のセットである、請求項４１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概ね半導体集積回路装置の分野に関する。より詳しくは、本発明は、異なる選択された信号値の信号生成を実現する集積回路装置のスイッチキャパシタ電荷共有技術に関する。
【背景技術】
【０００２】
電荷共有技術は、動作電力を節減すべく、以前より集積回路設計に用いられてきた。典型的な回路の例は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）アレイビット線と共に用いられるものであり、ＤＲＡＭアレイビット線は、ＶＣＣ／２のレベルまでプリチャージされており、予め格納されたデータ状態に基づくビット線（ＢＬ）および相補的ビット線バー（ＢＬまたはＢＬＢ）のＶＣＣ（供給電圧レベル）またはＶＳＳ（回路接地点）に駆動される。
【０００３】
他の同時期の回路例では、３つの異なる電圧範囲で動作する３つのグループの論理ゲートの使用もある。動作中、1つのグループは、ＶＣＣ／３からＶＳＳに推移し、第２のグループは、２ＶＣＣ／３からＶＣＣ／３に推移し、第３のグループは、ＶＣＣから２ＶＣＣ／３へと推移する。この方法では、これら３つのグループの論理ゲートは、それぞれ隣接する電圧範囲のグループと電荷を共有できる。そして、従来の設計では、この方法で動作せざるをえない。現在の回路技術の他の方法では、低レベルの信号または回路ブロックＡは、高レベルの隣接する信号または回路ブロックＢと同じに設定される。
【０００４】
したがって、電荷を共有するために使用される回路ブロック数に関わらず、選択された信号または動作レベルを実現する電荷共有技術が望まれる。言い換えると、例えば、互いに電荷を共有しながらもＶＣＣ／１０動作レベルを有する２つの回路ブロックを提供するという高度な利点が望まれる。つまり、互いに電荷を共有する２つの信号発生器を用い、１つの信号または、ブロックは、ＶＣＣから０．９ＶＣＣの範囲内で動作する一方で、別の信号またはブロックがＶＳＳから０．１ＶＣＣの間で動作する。
【発明の開示】
【課題を解決するための手段】
【０００５】
本発明の技術は、効率的な電荷共有および正確な目標値の信号レベルの生成を実現することにより、既存の電荷共有回路技術の限界を克服する。電荷を共有する回路の信号レベルは、同一電圧レベルを有する必要はない。
【０００６】
本願明細書中に記載される本発明の技術の特定の実施形態では、２つの異なる信号（例えば交流（ＡＣ）信号）、または、２つの異なるグループの信号間で電荷を共有するべく、スイッチキャパシタが用いられる。キャパシタの大きさは、様々な信号の要求される信号レベルを得るように調整できる。キャパシタが小さいほど、信号レベルも低い。キャパシタがファラドの無限数に接近するにつれ、信号レベルは、ＶＣＣ／２のレベルに近づく。キャパシタが信号ラインの容量と略同一の容量である場合、信号レベルは、約ＶＣＣ／３である。
【０００７】
本発明の技術を実施する１つの特定の方法では、プリチャージサイクルごとにキャパシタの両側に対し信号ラインをプリチャージする。第２の信号ラインがこのキャパシタの第１の信号ラインとは反対の側にプリチャージされ、同じくサイクルごとに充電される。
【０００８】
本願明細書中に特に開示されているのは、電荷共有方法であり、方法は、第１および第２の端子を有するキャパシタを提供する工程と、第1に、第１の信号ラインとキャパシタの第１の端子とを接続する工程と、第２の信号ラインとキャパシタの第２の端子とを接続する工程と、第１に、キャパシタの第１および第２の端子から第１および第２の信号ラインをそれぞれ分離する工程と、第２に、第１の信号ラインをキャパシタの第２の端子に接続し、第２の信号ラインをキャパシタの第１の端子に接続する工程と、第２に、第１および第２の信号ラインをキャパシタの第２および第１の端子からそれぞれ分離する工程と、第1の接続、第1の分離、第2の接続、第2の分離プロセスを繰り返す工程とを含む。
【０００９】
また、本願明細書中における特定の開示は、第１および第２の対の相補的信号ラインのための電荷共有回路であって、第１および第２の回路ノード間に接続されるキャパシタと、第１の対の相補的信号ラインの１つ目のものに接続される出力を有し、供給電圧源と第１の対の相補的信号ラインの２つ目のものとの間に接続される第１の入力回路とを含む。第２の入力回路は、第１の対の相補的信号ラインの二番目のものに接続される出力を有し、第１の入力回路は、供給電圧源と、第１の回路ノードとの間に接続される。第１のスイッチングデバイスは、第１の対の相補的信号ラインの１つ目のものと第１の回路ノードとを選択的に接続し、第３の入力回路は、第２の対の相補的信号ラインの１つ目のものに接続される出力を有し、第３の入力回路は、基準電圧レベルと第２の対の相補的信号ラインの２つ目のものとの間に接続される。第４の入力回路は、第２の対の相補的信号ラインの２つ目のものに接続される出力を有し、基準電圧レベルと第２の回路ノードとの間に接続される。第１の出力回路は、第１の対の相補的信号ラインの１つ目のものおよび２つ目のものと、第２の回路ノードとに接続され、第２の出力回路は、第２の対の相補的信号ラインの１つ目のものおよび２つ目のものと、第1の回路ノードとに接続される。第２のスイッチングデバイスは、第２の対の相補的信号ラインの１つ目のものを第２の回路ノードに選択的に接続させる。
【００１０】
本願明細書中に記載されるさらなる特定の開示は、第１および第２の対の相補的信号ラインのための電荷共有回路であって、第１および第２の回路ノード間に接続されるキャパシタと、供給電圧源と基準電圧レベルとの間に接続され、第１および第２の対の相補的信号ラインの1つ目のものと、第１の回路ノードとに接続される第１の回路とを備える。第２の回路は、供給電圧源と基準電圧レベルとの間に接続され、第１および第２の対の相補的信号ラインの２つ目のものと第２の回路ノードとに接続される。第３の回路は、第１および第２の対の相補的信号ラインの１つ目のもの同士の間と第２の回路ノードとに接続され、第４の回路は、第１および第２の対の相補的信号ラインの２つ目のもの同士の間と第１の回路ノードとに接続される。
【００１１】
さらに、本願明細書中における特定の開示は、集積回路メモリアレイのためのデータ読み取りドライバであって、データ読み取り信号に応答して供給電圧をローカルデータリードラインに接続する第１のトランジスタと、グローバルクロック信号に応答して基準電圧レベルをグローバルデータリードラインに接続する第２のトランジスタと、ローカルデータリードラインとグローバルデータリードラインとの間に接続される電荷共有回路とを含む。
【発明を実施するための最良の形態】
【００１２】
図１は、本発明の技術の実施に従う、データ読み取り、グローバルデータ読み取りドライバ回路１００を表わす概略図を示す。
【００１３】
回路１００は、ノードＥＱ１とＥＱ２との間に接続されたキャパシタ１０２（Ｃｅｑ）を該当部分に含む。回路１００は、さらに、直列に接続されたＰチャネルトランジスタ１０４および１０６を有し、Ｐチャネルトランジスタ１０４および１０６は、それらのゲート端子に接続された信号ＤＲＬおよびＰＲＥＢをそれぞれ有する。直列に接続されたＰチャネルトランジスタ１０８および１１０は、また、供給電圧源（ＶＣＣ）とノードＥＱ１との間に接続され、それらのゲート端子に接続された信号ＤＲＬＢおよびＰＲＥ１Ｂをそれぞれ有する。トランジスタ１０４および１０６は、ＶＣＣと、ＤＲと呼ばれるトランジスタ１０８および１１０の中間にあるノードとの間に接続される。トランジスタ１０４および１０６の中間にあるノードは、ＤＲＢと呼ばれる。
【００１４】
Ｐチャネルトランジスタ１１２は、ノードＤＲＢとノードＥＱ１との間に接続され、そのゲート端子において信号ＰＲＥ１Ｂを受信し、一方、Ｐチャネルトランジスタ１１４は、ノードＤＲとノードＥＱ２との間に接続される。Ｐチャネルトランジスタ１１６は、図に示すように、ノードＤＲＢとノードＥＱ２との間に接続される。トランジスタ１１４および１１６のゲート端子は、ＰＲＥ２Ｂ信号を共通に受信する。
【００１５】
同様に、回路１００は、信号ＰＲＥおよびＧＤＲＬをそれぞれ有する直列接続Ｎ−チャネルトランジスタ１２２および１２４を含み、それらのゲート端子に信号ＰＲＥおよびＧＤＲＬがそれぞれ接続される。直列接続Ｎチャネルトランジスタ１１８および１２０は、また、基準電圧源（ＶＳＳ）とノードＥＱ２との間に接続され、それらのゲート端子に接続される信号ＰＲＥ１およびＧＤＲＬＢをそれぞれ有する。トランジスタ１２２および１２４は、ＶＳＳと、トランジスタ１１８および１２０の中間にあるＧＤＲと呼ばれるノードとの間に接続される。トランジスタ１２２および１２４の中間にあるノードは、ＧＤＲＢと呼ばれる。
【００１６】
Ｎチャネルトランジスタ１２６は、ノードＧＤＲＢとノードＥＱ２との間に接続され、そのゲート端子において信号ＰＲＥ１を受信し、一方、Ｎチャネルトランジスタ１２８は、ノードＧＤＲおよびノードＥＱ１の間に接続される。Ｎチャネルトランジスタ１３０は、図に示すように、ノードＧＤＲＢとノードＥＱ１との間に接続される。トランジスタ１２８および１３０のゲート端子は、ＰＲＥ２信号を共通に受信する。２５０ｆＦの容量は、図に示すように、ローカルおよびグローバルデータリードラインＤＲ／ＤＲＢおよびＧＤＲ／ＧＤＲＢに現れる。
【００１７】
図２は、相補的なグローバルデータ読み取り（ＧＤＲおよびＧＤＲＢ）、および、ローカルデータ読み取り（ＤＲおよびＤＲＢ）ラインにおける信号を示す、図１の回路１００により生成された一連の波形である。本図では、キャパシタ１０２は、容量Ｃｅｑ＝１０ｆＦを有する。図の上部では、ＤＲおよびＤＲＢラインは、実質的に１．０ボルトと、１．０ボルトから１００ミリボルトマイナスした値との間を推移しているように見え、一方、図の下部では、ＧＤＲおよびＧＤＰＢラインは、実質的に、０．０ボルトから１００ミリボルトの間を推移しているように見える。
【００１８】
次に、図３は、相補的ＧＤＲ、ＧＤＲＢ、ＤＲおよびＤＲＢラインにおける信号を示す、図１の回路１００により生成された別の一連の波形である。本図では、キャパシタ１０２は、容量Ｃｅｑ＝２５ｆＦを有する。この構成では、上部のＤＲおよびＤＲＢラインは、実質的に１．０ボルトと、１．０ボルトから１５０ミリボルトマイナスした値との間を推移しているように見え、一方、図の下部では、ＧＤＲおよびＧＤＰＢラインは、実質的に、０．０ボルトから１５０ミリボルトの間を推移しているように見える。
【００１９】
図４は、相補的ＧＤＲ、ＧＤＲＢ、ＤＲおよびＤＲＢラインにおける信号を示す、図１の回路１００により生成されたさらなる一連の波形である。本図では、キャパシタ１０２は、容量Ｃｅｑ＝２５０ｆＦを有する。この構成では、上部のＤＲおよびＤＲＢラインは、実質的に１．０ボルトと、１．０ボルトから３００ミリボルトマイナスした値との間を推移しているように見え、一方、図の下部では、ＧＤＲおよびＧＤＲＢラインは、実質的に、０．０ボルトから３００ミリボルトの間を推移しているように見える。
【００２０】
次に、図５は、ＰＲＥＢ、ＰＲＥ２Ｂ、ＰＲＥ２、ＰＲＥ１Ｂ、ＰＲＥ１、ＰＲＥ、ＧＤＲＬＢ、ＧＤＲＬ、ＤＲＬＢおよびＤＲＬラインにおける信号を降順に示す、図１の回路１００により生成された最終的な一連の波形である。
【００２１】
に、図６は、本発明の技術の実施に従う、データ読み取り、グローバルデータ読み取りドライバ回路２００を表わす別の実施形態の概略図である。回路２００は、図に示すように、該当部分に電荷共有回路２０２を含む。電荷共有回路は、Ｎチャネルトランジスタ２０６と直列であり、ＨＣＬＫＢ信号を受信するよう連結された、それらの共通接続ゲート端子を有するＰチャネルトランジスタ２０４を含む。トランジスタ２０４および２０６の中間にあるノードは、キャパシタ２０８（Ｃ３）の１つの端子に接続され、もう一方の端子は、図に示すような電圧源ＶＤＨおよびＶＤＬの間に接続されたＰチャネルトランジスタ２１０とＮチャネルトランジスタ２１２との中間にあるノードに接続される。トランジスタ２０４、２１０、２１４および２２０のソース端子は、すべてＶＤＨに接続され、一方、トランジスタ２０６、２１２、２１６および２２２のソース端子は、すべてＶＤＬに接続される。
【００２２】
同様に、Ｐチャネルトランジスタ２１４および直列に接続されたＮチャネルトランジスタ２１６も、ＶＤＨとＶＤＬとの間に接続される。トランジスタ２１０、２１２、２１４、および、２１６のゲート端子は、ＨＣＬＫ信号を受信するよう連結される。トランジスタ２１４および２１６の中間にあるノードは、キャパシタ２１８（Ｃ６）の１つの端子に接続され、もう一方の端子は、直列に接続されたＰチャネルトランジスタ２２０とＮチャネルトランジスタ２２２との中間にあるノードに接続される。直列に接続されたＰチャネルトランジスタ２２０およびＮチャネルトランジスタ２２２は、ＨＣＬＫＢ信号を受信する、それらの共通接続ゲート端子を有する。
【００２３】
直列に接続されたＰチャネルトランジスタ２２４および２２６は、それぞれのゲート端子においてＧＤＲＬＢおよびＧＰＲＥＢ信号を受信し、ＶＣＣとトランジスタ２０４のソース端子とを接続する。一方、直列に接続されたＮチャネルトランジスタ２３６および２３８は、それぞれのゲート端子においてＰＲＥおよびＤＲＬＢ信号を受信し、ＶＳＳとトランジスタ２０６のソース端子とを接続する。同様に、直列に接続されたＰチャネルトランジスタ２３２および２３４は、それぞれのゲート端子においてＧＤＲＬおよびＧＰＲＥＢ信号を受信し、ＶＣＣとトランジスタ２２０のソース端子とを接続する。一方、直列に接続されたＮチャネルトランジスタ２４４および２４６は、それぞれのゲート端子においてＰＲＥおよびＤＲＬ信号を受信し、ＶＳＳとトランジスタ２２２のソース端子とを接続する。トランジスタ２２４および２２６の中間にあるノードは、ＧＤＲラインを定義し、一方、トランジスタ２３２および２３４の中間にあるノードは、ＧＤＲＢラインを定義する。同様に、トランジスタ２３６および２３８の中間にあるノードは、ＤＲラインを定義し、一方、トランジスタ２４４および２４６の中間にあるノードは、ＤＲＢラインを定義する。実質的に２５０ｆＦである容量は、図に示すように、ＧＤＲ、ＧＤＲＢ、ＤＲおよびＤＲＢラインと回路接地点とを接続する。
【００２４】
次に、図７は、ＤＲＬ、ＤＲＬＢ、ＰＲＥ、ＧＤＲＬ、ＧＤＲＬＢ、ＧＰＲＥＢ、ＨＣＬＫおよびＨＣＬＫＢラインにおける信号を降順で示す、図６の回路２００により生成される一連の波形である。本図では、キャパシタＣ３およびＣ６は、１２ｆＦの容量を有する。
【００２５】
次に、図８は、実質的に１２ｆＦの容量を有するキャパシタＣ３およびＣ６の値に対するＧＤＲ、ＧＤＲＢ、ＤＲおよびＤＲＢラインにおける信号を示す、図６の回路２００により生成される別の一連の波形である。図の上部では、ＧＤＲおよびＧＤＲＢラインは、実質的に１．０ボルトと、１．０ボルトから２２０ミリボルトマイナスした値との間を推移しているように見え、一方、図の下部では、ＤＲおよびＤＲＢラインは、実質的に、０．０ボルトから２２０ミリボルトの間を推移しているように見える。
【００２６】
次に、図９は、実質的に２ｆＦのキャパシタＣ３およびＣ６の値に対するＧＤＲ、ＧＤＲＢ、ＤＲおよびＤＲＢラインにおける信号を示す、図６の回路２００により生成されたさらなる一連の波形である。再び、図の上部では、ＧＤＲおよびＧＤＲＢラインは、実質的に１．０ボルトと、１．０ボルトから１２５ミリボルトマイナスした値との間を推移しているように見え、一方、図の下部では、ＤＲおよびＤＲＢラインは、実質的に、０．０ボルトから１２５ミリボルトの間を推移しているように見える。
【００２７】
次に、図１０は、本発明の技術の実施に従う、データ読み取り、グローバルデータ読み取りドライバ回路３００を表わすさらに別の実施形態の概略図である。回路３００は、該当部分に、ノードＥＱ１およびＥＱ２の間に接続されたキャパシタ３０２（本実施形態では実質的に６ｆＦ）を含む。直列に接続されたＰチャネルトランジスタ３０４および３０６は、それらのゲート端子に接続された信号ＤＲＬＢおよびＰＲＥ１Ｂをそれぞれ有し、ＶＣＣとノードＥＱ１とを接続する。トランジスタ３０４および３０６の中間にあるノードは、ラインＤＲを定義する。
【００２８】
さらに、直列に接続されたＮチャネルトランジスタ３１８および３２０は、それらのゲート端子に接続された信号ＰＲＥ２およびＧＤＲＬＢをそれぞれ有し、ＶＳＳとノードＥＱ１とを接続する。トランジスタ３１８および３２０の中間にあるノードは、ラインＧＤＲを定義する。ＰＲＥ２Ｂ信号を受信するよう接続されたゲート端子を有するＰチャネルトランジスタ３０８は、ＤＲラインとノードＥＱ２とを接続し、ＰＲＥ１信号を受信するよう接続されたゲート端子を有するＮチャネルトランジスタ３２２を介し、ＧＤＲラインに接続される。
【００２９】
同様に、直列に接続されたＰチャネルトランジスタ３１２および３１４は、それらのゲート端子に接続された信号ＤＲＬおよびＰＲＥ２Ｂをそれぞれ有し、ＶＣＣとノードＥＱ2１とを接続する。トランジスタ３１２および３１４の中間にあるノードは、ラインＤＲＢを定義する。さらに、直列に接続されたＮチャネルトランジスタ３２６および３２８は、それらのゲート端子に接続された信号ＰＲＥ１およびＧＤＲＬをそれぞれ有し、ＶＳＳとノードＥＱ２とを接続する。トランジスタ３２６および３２８の中間にあるノードは、ラインＧＤＲＢを定義する。ＰＲＥ１Ｂ信号を受信するよう接続されたゲート端子を有するＰチャネルトランジスタ３１６は、ＤＲＢラインとノードＥＱ１とを接続し、ＰＲＥ２信号を受信するよう接続されたゲート端子を有するＮチャネルトランジスタ３３０を介し、ＧＤＲＢラインに接続される。
【００３０】
このように図示された具体例では、ＤＲラインは、ＤＲＢラインに直接接続され、一方、ＧＤＲラインもＧＤＲＢラインに直接接続される。実質的に２５０ｆＦの容量は、ＤＲ、ＤＲＢ、ＧＤＲおよびＧＤＲＢラインと回路接地点とを接続し、一方、ＥＱ１およびＥＱ２ラインは、実質的に２ｆＦの容量を介し、回路接地点に接続される。
【００３１】
次に、図１１は、ＶＣＣからＶＣＣ−０．１Ｖへの前の推移と、ＶＳＳ（０Ｖ）から０．１Ｖへの後の推移のような、本発明の技術に従う相補的データ読み取り（ＤＲ、ＤＲＢ）およびグローバルデータ読み取り（ＧＤＲ、ＧＤＲＢ）ラインにおける信号を示す簡略化された一連の波形である。
【００３２】
次に、図１２は、本発明の技術の実施に従う、データ読み取り、グローバルデータ読み取りドライバ回路５００を表わすさらに別の実施形態の概略図である。回路５００は、図に示すように、ノードＶＥＱ１およびＶＥＱ２の間に接続されたキャパシタ５０２（Ｃｅｑ）を含む。
【００３３】
回路５００は、ＶＣＣとＤＲラインとの間に接続されたＰチャネルトランジスタ５０４をさらに備え、そのゲート端子は、ＤＲＬＢ信号を受信するよう接続されている。Ｐチャネルトランジスタ５０６は、ＤＲラインとＶＥＱ１ノードとを接続し、そのゲート端子は、ＰＲＥ１１Ｂ信号を受信するよう接続されている。もう１つのＰチャネルトランジスタ５０８は、ＤＲラインとＶＥＱ２ノードとを接続し、そのゲート端子は、ＰＲＥ２２Ｂ信号を受信するよう接続されている。
【００３４】
Ｎチャネルトランジスタ５１０は、ＶＥＱ１ノードとＧＤＲラインとを接続し、そのゲート端子は、ＰＲＥ２信号を受信するよう接続されている。もう１つのＮチャネルトランジスタ５１２は、ＶＥＱ２ノードとＧＤＲラインとを接続し、そのゲート端子は、ＰＲＥ１信号を受信するよう接続されている。別のＮチャネルトランジスタ５１４は、ＧＤＲラインと回路接地点とを接続し、そのゲート端子は、ＧＣＬＫ信号を受信するよう接続されている。図に示すように、本発明の実施例では、ＤＲラインは、実質的にＶＣＣと、ＶＣＣから１００ミリボルトマイナスした値との間を推移し、一方、ＧＤＲラインは、実質的に、ＶＳＳから１００ミリボルトの間を推移しているように見える。図に示すように、寄生容量は、ＤＲおよびＧＤＲラインと回路接地点とを接続する。
【００３５】
次に、図１３は、ＶＥＱ１、ＶＥＱ２、ＰＲＥ１１Ｂ、ＰＲＥ２２Ｂ、ＤＲＬＢ、ＤＲ、ＰＲＥ１、ＰＲＥ２、ＧＣＬＫおよびＧＤＲラインにおける信号を示す、図１２の回路５００により生成された簡略化された一連の波形を示す。
【００３６】
図に示すように、ＰＲＥ１１Ｂ信号は、ＰＲＥ１信号がトランジスタ５１２を起動するのと実質的に同時にトランジスタ５０６を起動し、その間トランジスタ５０８および５１０は起動されない。同様に、トランジスタ５０６および５１２が起動されないとき、ＰＲＥ２２Ｂ信号は、ＰＲＥ２信号がトランジスタ５１０を起動するのと実質的に同時にトランジスタ５０８を起動する。ＤＬＲＢ信号は、ＧＣＬＫ信号がトランジスタ５１４を起動するのと実質的に同時にトランジスタ５０４を起動する。
【００３７】
次に、図１４は、本発明の技術に従うスイッチキャパシタ、電荷共有回路６００のさらに別の実施形態を示す簡略化された概略図である。回路６００は、トランジスタ６０８および６１４の端子に接続された一方の端子と、トランジスタ６１０および６１２の端子に接続されたもう一方の端子とを有するキャパシタ６０２を含む。トランジスタ６０８および６１０のゲート端子は、第１の位相を有する信号φ１を受信し、一方、トランジスタ６１２および６１４のゲート端子は、異なる位相を有する信号φ２を受信する。トランジスタ６０８および６１２の残りの端末は、第１の回路ブロック６０４に接続され、一方、トランジスタ６１０および６１４の残りの端末は、回路ブロック６０６に接続される。回路ブロック６０４は、例えば、電流ｉ１を受信するための供給電圧源ＶＣＣに接続され、一方、回路ブロック６０６は、回路接地点（またはＶＳＳ）に接続され、その間にｉ２として示される電流が通じる。
【００３８】
以上、特定の回路実現、容量および電圧範囲に関連して本発明の原理を述べたが、前述の説明は、例示に過ぎず、本発明の範囲を限定するものではないことは、言うまでもない。特に、前述の開示からの教示が他の変形例も示唆するものであることは、当業者であれば理解できるであろう。このような変形例は、それ自体すでに知られており、本願明細書にすでに記載された特徴の代わりに、または追加して使用できる他の特徴を含んでよい。本出願において、請求項は、特定の特徴の組み合わせに対し明確に構成されているが、本願明細書中における開示の範囲は、いずれの請求項に目下記載されているような同じ発明に関連しようとしまいと、また、本発明が直面するようないかなる、または、すべての技術的問題を軽減しようがしまいが、当業者にとって明らかであろう明確または暗に開示されるいかなる新規な特徴、あるいは、いかなる新規な特徴の組み合わせ、または、その一般化または修正も含むと理解されなければならない。出願人は、本出願またはそこから導かれるさらなる出願の手続きの間、このような特徴および／またはこのような特徴の組み合わせに対する新規の請求項を構成する権利をここに保有する。
【００３９】
本願明細書中に使用される用語「含む」「備える」またはそのバリエーションは、特定の要素の詳述を含むプロセス、方法、物品、または、装置などが、必ずしもそれらの要素だけを含むのでなく、明確に列挙されていない、または、そのようなプロセス、方法、物品または装置に本来備わっている他の要素を含み得るよう、非排他的な包含を意図する。本出願におけるいかなる記載も任意の特定の要素、ステップまたは機能が請求項の範囲に含まれるべき必須要素であり、特許される内容は、許可された請求項によってのみ定義されることを意味すると解釈されるべきでない。さらに、添付の請求項は、「〜のための手段」という明確な言い回しが用いられ、その後に分詞が続くのでない限り、米国特許法第112条第6段落の適用は受けないものと意図される。
【図面の簡単な説明】
【００４０】
以下に、添付の図面と共に好適な実施形態を記載するが、これにより、前述した本発明の特徴及び目的、それらを達成するための方法がより明らかになり、本発明自体がより良く理解されるであろう。
【００４１】
【図１】本発明の技術の実施に従う、データ読み取り、グローバルデータ読み取りドライバ回路を表わす概略図である。
【図２】容量Ｃｅｑ＝１０ｆＦを有する相補的なグローバルデータ読み取り（ＧＤＲおよびＧＤＲＢ）およびローカルデータ読み取り（ＤＲおよびＤＲＢ）ラインにおける信号を示す、図１の回路１００により生成された一連の波形である。
【図３】容量Ｃｅｑ＝２５ｆＦを有する相補的ＧＤＲ、ＧＤＲＢ、ＤＲおよびＤＲＢラインにおける信号を示す、図１の回路１００により生成された別の一連の波形である。
【図４】容量Ｃｅｑ＝２５０ｆＦを有する相補的ＧＤＲ、ＧＤＲＢ、ＤＲおよびＤＲＢラインにおける信号を示す、図１の回路１００により生成されたさらなる一連の波形である。
【図５】容量Ｃｅｑ＝１０ｆＦを有するＰＲＥＢ、ＰＲＥ２Ｂ、ＰＲＥ２、ＰＲＥ１Ｂ、ＰＲＥ１、ＰＲＥ、ＧＤＲＬＢ、ＧＤＲＬ、ＤＲＬＢおよびＤＲＬラインにおける信号を降順で示す、図１の回路１００により生成された最終的な一連の波形である。
【図６】本発明の技術の実施に従う、データ読み取り、グローバルデータ読み取りドライバ回路を表わす別の実施形態の概略図である。
【図７】容量１２ｆＦを有するキャパシタＣ３およびＣ６によるＤＲＬ、ＤＲＬＢ、ＰＲＥ、ＧＤＲＬ、ＧＤＲＬＢ、ＧＰＲＥＢ、ＨＣＬＫおよびＨＣＬＫＢラインにおける信号を降順で示す、図６の回路２００により生成された一連の波形である。
【図８】容量１２ｆＦを有するキャパシタＣ３およびＣ６によるＧＤＲ、ＧＤＲＢ、ＤＲおよびＤＲＢラインにおける信号を示す、図６の回路２００により生成される別の一連の波形である。
【図９】容量２ｆＦを有するキャパシタＣ３およびＣ６によるＧＤＲ、ＧＤＲＢ、ＤＲおよびＤＲＢラインにおける信号を示す、図６の回路２００により生成されるさらなる一連の波形である。
【図１０】本発明の技術の実施に従う、データ読み取り、グローバルデータ読み取りドライバ回路を表わすさらに別の実施形態の概略図である。
【図１１】ＶＣＣからＶＣＣ−０．１Ｖへの前の推移と、ＶＳＳ（０Ｖ）から０．１Ｖへの後の推移のような、本発明の技術に従う相補的データ読み取り（ＤＲ、ＤＲＢ）およびグローバルデータ読み取り（ＧＤＲ、ＧＤＲＢ）ラインにおける信号を示す簡略化された一連の波形である。
【図１２】本発明の技術の実施に従う、データ読み取り、グローバルデータ読み取りドライバ回路を表わすさらに別の実施形態の概略図である。
【図１３】ＶＥＱ１、ＶＥＱ２、ＰＲＥ１１Ｂ、ＰＲＥ２２Ｂ、ＤＲＬＢ、ＤＲ、ＰＲＥ１、ＰＲＥ２、ＧＣＬＫおよびＧＤＲラインにおける信号を示す、図１２の回路５００により生成された簡略化された一連の波形である。
【図１４】本発明の技術に従うスイッチキャパシタ、電荷共有回路のさらに別の実施形態を示す簡略化された概略図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【外国語明細書】
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