(57)【要約】【課題】高周波数動作においてデータアイのゲインを大きくして安定した読出動作を確保し、かつ、電流消費を抑制することができる半導体メモリ装置を提供すること。【解決手段】データをクロックの入力に同期して出力する出力回路と、該出力回路の出力のデータアイを制御するデータアイ制御回路とを備える半導体メモリ装置を提供する。また、内部クロックが遅延ロックされたＤＬＬクロックを出力するステップと、データのデータアイを制御するステップと、前記データを前記ＤＬＬクロックの入力に同期して出力するステップとを含む半導体メモリ装置の駆動方法を提供する。【選択図】図３
2008310943.tif 000002
【特許請求の範囲】
【請求項１】
半導体メモリ装置において、
データをクロックの入力に同期して出力する出力回路と、
該出力回路の出力のデータアイを制御するデータアイ制御回路と
を備えることを特徴とする半導体メモリ装置。
【請求項２】
外部クロックを内部クロックとしてバッファリングするクロックバッファと、
前記内部クロックを入力してＤＬＬクロックを前記クロックとして出力するＤＬＬ回路と
を更に備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記データを供給するパイプレジスタを更に備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記出力回路が、
前記ＤＬＬクロックを入力してパルス信号を出力するパルス発生器と、
前記データを入力し、この入力を前記パルス信号の入力に同期して出力するプリドライバと、
該プリドライバの出力に該当する出力データを外部に出力するメインドライバと
を備えることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項５】
前記ＤＬＬクロックが、立ち上がりクロック及び立ち下がりクロックを含んでなることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記データアイ制御回路が、前記内部クロック及びパルス信号を入力し、これらの位相を検出する位相検出器を備えることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項７】
前記位相検出器に入力される前記内部クロックとパルス信号とを同期化して供給する遅延チューニング部を更に備えることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記位相検出器によって検出された値に基づき、前記パルス発生器のパルス信号の出力が制御されることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項９】
内部クロックが遅延ロックされたＤＬＬクロックを出力するステップと、
データのデータアイを制御するステップと、
前記データを前記ＤＬＬクロックの入力に同期して出力するステップと
を含むことを特徴とする半導体メモリ装置の駆動方法。
【請求項１０】
前記ＤＬＬクロックの入力に同期して出力するステップが、
前記ＤＬＬクロックを入力してパルス信号を出力するステップと、
前記データを前記パルス信号の入力に同期して出力するステップと
を含むことを特徴とする請求項９に記載の半導体メモリ装置の駆動方法。
【請求項１１】
前記データのデータアイを制御するステップが、
前記内部クロックとパルス信号との位相を検出するステップと、
前記検出された値に基づき、前記パルス信号のパルス幅を制御するステップと
を含むことを特徴とする請求項１０に記載の半導体メモリ装置の駆動方法。
【請求項１２】
前記データのデータアイを制御するステップが、
前記位相を検出するステップの前に、前記内部クロックとパルス信号とを同期化して供給するステップを更に含むことを特徴とする請求項１１に記載の半導体メモリ装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に関し、特に、半導体メモリ装置の読出動作を安定して実現するための技術に関する。
【背景技術】
【０００２】
半導体メモリ装置が高周波数で動作することにより、データの読出動作の重要性がますます高まっている。一般的に、ＤＤＲ（Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ）  ＤＲＡＭのような半導体メモリ装置では、データ出力回路を介してデータが読み出されるが、前記データ出力回路は、ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路の出力クロックに同期してデータを出力する。
【０００３】
図１は、従来のＤＤＲ  ＤＲＡＭの読出経路の回路構成を示している。その構成をみると、外部クロックＥＣＬＫを内部クロックＩＣＬＫとしてバッファリングするクロックバッファ１０と、前記内部クロックＩＣＬＫを入力して立ち上がりクロックＲＣＬＫＤＬＬ及び立ち下がりクロックＦＣＬＫＤＬＬを出力するＤＬＬ回路２０と、前記立ち上がりクロックＲＣＬＫＤＬＬ及び立ち下がりクロックＦＣＬＫＤＬＬを入力し、これからノードＡ及びノードＢを介してそれぞれパルス信号を出力するパルス発生器３０と、パイプレジスタ（図示せず）から出力されるデータＤＡＴＡ０／ＤＡＴＡ１を入力し、この入力を前記パルス信号の入力に同期して出力するプリドライバ４０と、該プリドライバ４０の出力を入力してデータＤＱを外部に出力するメインドライバ５０とで構成される。
【０００４】
図１の構成による動作を説明する。
【０００５】
パイプレジスタに格納されていたデータＤＡＴＡ０／ＤＡＴＡ１がプリドライバ４０に伝達された後、プリドライバ４０を介してデータが出力される時点は、ＤＬＬ回路２０の出力クロックによって決定される。すなわち、偶数データは、立ち上がりクロックＲＣＬＫＤＬＬによって決定され、奇数データは、立ち下がりクロックＦＣＬＫＤＬＬによって決定される。より具体的には、前記データＤＡＴＡ０／ＤＡＴＡ１は、立ち上がりクロックＲＣＬＫＤＬＬ及び立ち下がりクロックＦＣＬＫＤＬＬに応じて、パルス発生器３０で生成されるパルス状の信号によって出力される。
【０００６】
前記パルス発生器３０は、フェイル（ｆａｉｌ）なくデータを伝達するために一定のパルス幅を有するパルス状の信号を生成する。このとき、半導体メモリ装置が高周波数で動作すると、前記信号のパルス幅が外部から入力されるシステムクロックのパルス幅（ｔＣＫ）の２分の１よりも大きく形成され得る。この場合、プリドライバ４０でトランスミッションゲート４０２、４０４、４０６、４０８が同時に開放される区間が生じる。このような現象が発生すると、データＤＡＴＡ０及びＤＡＴＡ１がそれぞれハイレベル、ローレベルで互いに異なる論理レベルであれば、データの衝突（ｄａｔａ  ｆｉｇｈｔｉｎｇ）が起きる。このようなデータの衝突時、プリドライバ４０の出力レベルは、２つの異なる論理レベルのうち、駆動力がより高いレベルに傾き、結局、図２のように、それぞれのデータに対して互いに異なるデータアイ（ｄａｔａ  ｅｙｅ）を有するようになる。
【０００７】
図２は、図１の構成によるデータアイを示すタイミング図である。仮に、偶数データＤＡＴＡ０がハイレベル、奇数データＤＡＴＡ１がローレベルで、また、ノードＡ及びノードＢの信号が重なると、データの衝突が起きる。このとき、ローレベルのデータがより強ければ、偶数データのデータアイは小さくなり、奇数データのデータアイは大きくなるため、安定したデータ出力動作を確保することができないのである。これは、高周波数動作において非常に致命的な問題であり、結果的にフェイルを誘発する。また、データの衝突による電流消費の増大という問題が発生する。
【特許文献１】特開２００５−００４９５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、本発明は、上記のような問題に鑑みてなされたものであって、その目的は、高周波数動作においてデータアイのゲインを大きくして安定した読出動作を確保し、かつ、電流消費を抑制することができる半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記の目的を達成するため、本発明に係る半導体メモリ装置は、データをクロックの入力に同期して出力する出力回路と、該出力回路の出力のデータアイを制御するデータアイ制御回路とを備える。
【００１０】
本発明に係る半導体メモリ装置の駆動方法は、内部クロックが遅延ロックされたＤＬＬクロックを出力するステップと、データのデータアイを制御するステップと、前記データを前記ＤＬＬクロックの入力に同期して出力するステップとを含む。
【００１１】
さらに、半導体メモリ装置は、外部クロックを内部クロックとしてバッファリングするクロックバッファと、前記内部クロックを入力してＤＬＬクロックを前記クロックとして出力するＤＬＬ回路とを更に備えることを特徴とする。
【００１２】
さらに、半導体メモリ装置は、前記データを供給するパイプレジスタを更に備えることを特徴とする。
【００１３】
さらに、半導体メモリ装置は、前記出力回路が、前記ＤＬＬクロックを入力してパルス信号を出力するパルス発生器と、前記データを入力し、この入力を前記パルス信号の入力に同期して出力するプリドライバと、該プリドライバの出力に該当する出力データを外部に出力するメインドライバとを備えることを特徴とする。
【００１４】
さらに、半導体メモリ装置は、前記ＤＬＬクロックが、立ち上がりクロック及び立ち下がりクロックを含んでなることを特徴とする。
【００１５】
さらに、半導体メモリ装置は、前記データアイ制御回路が、前記内部クロック及びパルス信号を入力し、これらの位相を検出する位相検出器を備えることを特徴とする。
【００１６】
さらに、半導体メモリ装置は、前記位相検出器に入力される前記内部クロックとパルス信号とを同期化して供給する遅延チューニング部を更に備えることを特徴とする。
【００１７】
さらに、半導体メモリ装置は、前記位相検出器によって検出された値に基づき、前記パルス発生器のパルス信号の出力が制御されることを特徴とする。
【００１８】
さらに、半導体メモリ装置の駆動方法は、前記ＤＬＬクロックの入力に同期して出力するステップが、前記ＤＬＬクロックを入力してパルス信号を出力するステップと、前記データを前記パルス信号の入力に同期して出力するステップとを含むことを特徴とする。
【００１９】
さらに、半導体メモリ装置の駆動方法は、前記データのデータアイを制御するステップが、前記内部クロックとパルス信号との位相を検出するステップと、前記検出された値に基づき、前記パルス信号のパルス幅を制御するステップとを含むことを特徴とする。
【００２０】
さらに、半導体メモリ装置の駆動方法は、前記データのデータアイを制御するステップが、前記位相を検出するステップの前に、前記内部クロックとパルス信号とを同期化して供給するステップを更に含むことを特徴とする。
【発明を実施するための最良の形態】
【００２１】
以下、添付された図面を参照して本発明の好ましい実施形態をより詳細に説明する。
【００２２】
図３は、本発明に係る半導体メモリ装置のブロック構成図である。
【００２３】
同図を参照して本発明の特徴的構成を説明すると、本発明に係る半導体メモリ装置は、データをクロックの入力に同期して出力する読出回路３Ａと、該読出回路３Ａの出力のデータアイ（ｄａｔａ  ｅｙｅ）を一定に制御するデータアイ制御回路３Ｂとを備える半導体メモリ装置を提供する。当該半導体メモリ装置は、外部クロックを内部クロックとしてバッファリングするクロックバッファを更に備え、読出回路３Ａに供給される内部クロックを生成する。前記半導体メモリ装置は、前記内部クロックを入力してＤＬＬクロックを出力するＤＬＬ回路を更に備え、読出回路のクロック同期動作を行う。前記半導体メモリ装置は、前記データを供給するパイプレジスタを更に備え、前記データを伝達する。ここで、前記パイプレジスタは、当該技術分野において読出回路３Ａの範疇に含まれるものとして認められてもいる。前記読出回路３Ａは、前記ＤＬＬクロックを入力してパルス信号を出力するパルス発生器と、前記データＤＡＴＡを入力し、この入力を前記パルス信号の入力に同期して出力するプリドライバと、該プリドライバの出力を入力してデータＤＱを外部に出力するメインドライバを備えることにより、データの読出動作を行うようにすることを特徴とする。前記ＤＬＬクロックは、立ち上がりクロック及び立ち下がりクロックを含んでなることを特徴とする。前記データアイ制御回路３Ｂは、前記内部クロックとＤＬＬクロックとを同期化させて供給する遅延チューニング部を備える。また、前記データアイ制御回路３Ｂは、前記遅延チューニング部の出力の位相を検出する位相検出器を備え、位相検出動作を行うことを特徴とする。ここで、遅延チューニング部は、ＤＬＬクロックから派生した信号に対して遅延チューニングを行うことができ、前記ＤＬＬクロックを入力し、これをパルス信号化するパルス発生器の出力に対して遅延チューニングを行うことが好ましいため、本明細書では、これに関する実施構成を詳述する。
【００２４】
このような構成を参照すると、本発明に係る半導体メモリ装置は、位相検出によって検出された値に基づき、読出回路３Ａの出力のデータアイを一定に制御し、安定した読出動作を確保することを特徴とする。本明細書では、位相検出器によって検出された値に基づき、前記読出回路３Ａのパルス発生器のパルス信号の出力が制御される方法を１つの実施形態として提供する。このような詳細な制御方法は、本発明の目的を達成するための一例であり、他の方法によってもその実現が可能であることはいうまでもない。例えば、パルス発生器の出力のみならず、入力を制御する方法なども考えられ、本明細書では、その中でも最も効率的な方法を提示する。
【００２５】
図４は、図３の構成による好ましい実施形態を示す回路図である。
【００２６】
同図に示すように、本発明に係る半導体メモリ装置は、外部クロックＥＣＬＫを内部クロックＩＣＬＫとしてバッファリングするクロックバッファ１００と、前記内部クロックＩＣＬＫを入力して立ち上がりクロックＲＣＬＫＤＬＬ及び立ち下がりクロックＦＣＬＫＤＬＬを出力するＤＬＬ回路２００と、前記立ち上がりクロックＲＣＬＫＤＬＬ及び立ち下がりクロックＦＣＬＫＤＬＬを入力し、これからノードＡ及びノードＢを介してそれぞれパルス信号を出力するパルス発生器３００と、パイプレジスタ（図示せず）から出力されるデータＤＡＴＡ０／ＤＡＴＡ１を入力し、この入力を前記パルス信号の入力に同期して出力するプリドライバ４００と、該プリドライバ４００の出力を入力してデータＤＱを外部に出力するメインドライバ５００と、前記内部クロックＩＣＬＫとパルス信号とを同期化させて供給する遅延チューニング部６００と、該遅延チューニング部６００の出力を入力して位相検出信号ＰＤ＿ＯＵＴを出力する位相検出器７００とで構成される。
【００２７】
パルス発生器３００は、前記立ち上がりクロックＲＣＬＫＤＬＬ及び立ち下がりクロックＦＣＬＫＤＬＬを入力し、これらのクロック信号を位相検出信号ＰＤ＿ＯＵＴに応答して遅延の可否を決定し、これからノードＡ及びノードＢを介してそれぞれパルス信号を出力するように構成される。前記パルス発生器３００は、立ち上がりクロックＲＣＬＫＤＬＬ及び位相検出信号ＰＤ＿ＯＵＴを入力し、前記位相検出信号ＰＤ＿ＯＵＴに応答する遅延を有する立ち上がりクロックパルスをノードＡに出力する第１パルス発生器３００Ａと、立ち下がりクロックＦＣＬＫＤＬＬ及び位相検出信号ＰＤ＿ＯＵＴを入力し、前記位相検出信号ＰＤ＿ＯＵＴに応答する遅延を有する立ち下がりクロックパルスをノードＢに出力する第２パルス発生器３００Ｂとで構成される。立ち上がりクロックＲＣＬＫＤＬＬは、位相検出信号ＰＤ＿ＯＵＴの入力に応じてパルスの遅延が発生するが、この遅延タイミングは、遅延部３１０によって決定される。立ち下がりクロックＦＣＬＫＤＬＬは、位相検出信号ＰＤ＿ＯＵＴの入力に応じてパルスの遅延が発生するが、この遅延タイミングは、遅延部３２０によって決定される。本発明に係るパルス発生器３００の構成を参照すると、立ち上がりクロックＲＣＬＫＤＬＬ及び立ち下がりクロックＦＣＬＫＤＬＬのそれぞれに対して遅延の可否を制御するが、この制御は、位相検出信号ＰＤ＿ＯＵＴの入力によって行われる。遅延チューニング部６００は、内部クロックＩＣＬＫ及びパルス信号のそれぞれに対して遅延チューニングして供給するための回路であって、パルス信号は、最も好ましい実施形態として立ち上がりクロックパルスを用いた。その構成は、内部クロックＩＣＬＫを遅延チューニングするＣＬＫレプリカ遅延部６１０と、ノードＡから伝達される立ち上がりクロックパルスを遅延チューニングするＲＣＬＫレプリカ遅延部６２０とで構成される。位相検出器７００は、前記遅延チューニング部６００のＣＬＫレプリカ遅延部６１０から出力される信号と、ＲＣＬＫレプリカ遅延部６２０から出力される信号とを用いて位相検出動作を行う。
【００２８】
図４の構成により、本発明に係る半導体メモリ装置の動作を説明すると、次のとおりである。
【００２９】
本発明に係る構成上の特徴は、システムクロックから派生した信号を１つの比較対象クロックとし、ＤＬＬ回路の出力から派生した信号を残りの他の１つの比較対象クロックとして、これらを互いに比較することにより、その比較値に基づき、読出回路を構成するプリドライバに供給されるクロックを制御するものである。そうすることで、結果的に読出動作のデータアイを安定して実現することができる。
【００３０】
同図に示すように、具体的に、内部クロックＩＣＬＫと、パルス発生器３００のノードＡから出力される立ち上がりクロックパルスを比較するが、その前に、まず、内部クロックＩＣＬＫ及びノードＡの信号の立ち上がりを互いに同期させるＣＬＫレプリカ遅延部６１０及びＲＣＬＫレプリカ遅延部６２０が必要になり、これを位相反転するインバータがそれぞれ必要になる。このように形成された２つの信号は、位相検出器７００に入力され、パルス発生器３００ＡのノードＡから伝達される立ち上がりクロックパルスが、システムクロックのパルス幅（ｔＣＫ）の２分の１を超えているか否かを判断するようになる。
【００３１】
仮に、ノードＡの信号、すなわち、立ち上がりクロックパルスのパルス幅が「ｔＣＫの２分の１」よりも大きければ、位相検出信号ＰＤ＿ＯＵＴは、論理ローレベルの信号を出力し、逆の場合であれば、論理ハイレベルの信号を出力する。この信号をパルス発生器３００のパルス幅を決定する遅延部３１０、３２０にフィードバックさせる。これにより、高周波数動作下において、ノードＡの信号とノードＢの信号間でハイパルスが重なることを防止することができるため、結果的に、プリドライバ４００のトランスミッションゲート４０２及び４０４、又はトランスミッションゲート４０６及び４０８が同時にターンオンされることを防止する。
【００３２】
仮に、データＤＡＴＡ０及びＤＡＴＡ１が異なる論理レベルであれば、従来の図１の構成の場合、データの衝突が発生するが、これは、データアイの劣化及び直流電流が流れることにより、電流消費が大きくなる。しかし、本発明のようなスキームを用いると、高周波数動作下において、２つの信号間でハイパルスが重なることを防止することにより、プリドライバ４００におけるデータの衝突を防止することができる。これは、直流電流が流れることを防止するため、電流節減効果を有し、かつ、所定の値△だけデータアイのゲインを有することができる。
【００３３】
図５は、図３の構成によるデータアイを示すタイミング図であって、ハイパルスが重なることを解決し、データアイのゲインを示している。
【００３４】
本発明に係る半導体メモリ装置は、高周波数動作において安定した読出動作を確保することができ、かつ、読出動作時の電流消費を抑制することができる効果がある。また、読出動作時、データアイのゲインを大きくして安定した読出動作を行い、かつ、電流消費を抑制することができる半導体メモリ装置を実現することができる。
【００３５】
以上、本発明は、上述した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。また、上述した実施形態は、半導体メモリ装置を一例として説明しているが、本発明で提示する位相検出及びフィードバックの制御によってデータアイを改善する技術は、一般的な半導体集積回路などに応用可能である。
【図面の簡単な説明】
【００３６】
【図１】従来のＤＤＲ  ＤＲＡＭの読出経路の構成を示す回路図である。
【図２】図１の構成によるデータアイを示すタイミング図である。
【図３】本発明に係る半導体メモリ装置のブロック構成図である。
【図４】図３の構成による実施形態を示す回路図である。
【図５】図３の構成によるデータアイを示すタイミング図である。
【符号の説明】
【００３７】
１００      クロックバッファ
２００      ＤＬＬ回路
３００      パルス発生器
４００      プリドライバ
５００      メインドライバ
６００      遅延チューニング部
７００      位相検出器
３Ａ        読出回路
３Ｂ        データアイ制御回路
【図１】
2008310943.tif 000003
【図２】
2008310943.tif 000004
【図３】
2008310943.tif 000005
【図４】
2008310943.tif 000006
【図５】
2008310943.tif 000007