(57)【要約】【課題】従来のＳＬＭシステムよりも高いデータ書き込み速度を提供すること。【解決手段】画素のセルのアレイであって、各画素が、デジタルデータを格納し最小の必要時間で書き込みイベントを行うように構成された２つのＳＲＡＭデバイスと、書き込みイベントに従ってオンの方向またはオフの方向に光を出力するように構成された空間光変調器と、表示シーケンスで構成されたコントローラであって、該コントローラは２つのＳＲＡＭデバイスからの書き込みイベントを制御し、第１の表示スライスと第２の表示スライスとが表示シーケンスにおいて順番に並べられ、その結果、コントローラは空間光変調器に光を出力させ、かつ、第２の表示スライスの間に２つのＳＲＡＭデバイスそれぞれに書き込みイベントを行わせるように構成されている、コントローラとを備えている、画素のセルのアレイを備えている、空間光変調器システム。【選択図】なし【特許請求の範囲】
【請求項１】
空間光変調器システムであって、
画素のセルのアレイであって、各該画素のセルは、
デジタルデータを格納し、最小の必要時間で書き込みイベントを行うようにそれぞれ構成された２つの静的ランダムアクセスメモリ（ＳＲＡＭ）デバイスと、
該書き込みイベントに従って、オンの方向またはオフの方向に光を出力するように構成された空間光変調器と、
表示シーケンスで構成されたコントローラであって、該表示シーケンスは、第１の表示スライスと第２の表示スライスとを含み、該第１の表示スライスは、該最小の必要時間の２倍を下回る表示期間を有し、該第２の表示スライスは、該最小の必要時間の２倍を上回る表示時間を有しており、該コントローラは、該２つのＳＲＡＭデバイスからの書き込みイベントを制御し、該第１の表示スライスと該第２の表示スライスとは、該表示シーケンスにおいて順番に並べられ、その結果、該コントローラは、該空間光変調器に光を出力させ、かつ、該第２の表示スライスの間に、該２つのＳＲＡＭデバイスそれぞれに書き込みイベントを行わせるように構成されている、コントローラと
を備えている、画素のセルのアレイ
を備えている、空間光変調器システム。
【請求項２】
前記書き込みイベントは、約１．３ボルト〜２．３ボルトの範囲内で第１の電圧の信号を生成する、請求項１に記載の空間光変調器システム。
【請求項３】
前記ＳＲＡＭデバイスから前記書き込みイベントを受信するように構成されたレベルシフタをさらに備えている、請求項１に記載の空間光変調器システム。
【請求項４】
前記レベルシフタは、約４ボルト〜６ボルトの範囲内で第２の電圧の信号を出力する、請求項３に記載の空間光変調器システム。
【請求項５】
前記空間光変調器は、基板によって支持された傾斜可能なマイクロミラープレートと、該マイクロミラープレートの下の１つ以上の電極とを含む、請求項３に記載の空間光変調器システム。
【請求項６】
前記１つ以上の電極は、前記レベルシフタから前記第２の電圧の信号を受信するように構成されており、該マイクロミラープレートは、第３の電圧の信号と該第２の電圧の信号とに応答して傾くように構成されている、請求項５に記載の空間光変調器システム。
【請求項７】
前記第３の電圧の信号は、約１５ボルト〜５０ボルトの範囲内にある、請求項６に記載の空間光変調器システム。
【請求項８】
前記第３の電圧の信号は、約２０ボルト〜４０ボルトの範囲内にある、請求項７に記載の空間光変調器システム。
【請求項９】
外部の信号に応答して前記２つのＳＲＡＭデバイスのうちの１つを選択するように構成されたマルチプレクサをさらに備えており、該２つのＳＲＡＭデバイスのうちの選択されたＳＲＡＭは、前記レベルシフタにデータを書き込むように構成されている、請求項３に記載の空間光変調器システム。
【請求項１０】
前記レベルシフタは、グローバルリセット信号を受信し、該グローバルリセット信号に応答して所定の位置に前記空間光変調器をリセットするように構成されており、
該空間光変調器は、基板によって支持された傾斜可能なマイクロミラープレートを含み、該マイクロミラーは、該グローバルリセット信号に応答して、オンの方向に光を導くオンの位置またはオフの方向に光を導くオフの位置に傾くように構成されている、請求項３に記載の空間光変調器システム。
【請求項１１】
前記レベルシフタは、複数のＭＯＳＦＥＴデバイスを備えている、請求項３に記載の空間光変調器システム。
【請求項１２】
前記レベルシフタ内の前記複数のＭＯＳＦＥＴデバイスのうちの２つが、交差結合されたラッチを形成する、請求項１１に記載の空間光変調器システム。
【請求項１３】
前記少なくとも２つのＳＲＡＭデバイスのそれぞれが、複数のＭＯＳＦＥＴデバイスを備えている、請求項１に記載の空間光変調器システム。
【請求項１４】
デジタル画像に応答して空間光変調器（ＳＬＭ）のアレイを制御する方法であって、
第１のビットプレーンと第２のビットプレーンと第３のビットプレーンとを含む複数のビットプレーンに該デジタル画像のカラーフィールドを分割することと、
所定の位置まで該アレイにおけるＳＬＭを制御することによって該第１のビッドプレーンを表示することと、
該第１のビットプレーンの表示の間に、第１の静的ランダムアクセスメモリ（ＳＲＡＭ）デバイスに該第２のビットプレーンに関連するデータを書き込み、かつ第２のＳＲＡＭデバイスに該第３のビットプレーンに関連するデータを書き込むことと、
該第１のビットプレーンの表示の後に、該第１のＳＲＡＭデバイスに書き込まれたデータに従って、該所定の位置まで該アレイにおける該ＳＬＭを制御することによって、該第２のビットプレーンを表示することと、
該第２のビットプレーンの表示の後に、該第２のＳＲＡＭデバイスに書き込まれたデータに従って、該所定の位置まで該アレイにおける該ＳＬＭを制御することによって、該第３のビットプレーンを表示することと
を包含する、方法。
【請求項１５】
前記第１のビットプレーンは、前記ＳＬＭが前記所定の位置において制御される第１の期間を規定し、前記第２のビットプレーンは、該ＳＬＭが該所定の位置において制御される第２の期間を規定しており、該第１の期間は、該第２の期間の２倍以上の長さである、請求項１４に記載の方法。
【請求項１６】
前記第１のビットプレーンは、前記ＳＬＭが前記所定の位置において制御される第１の期間を規定し、前記第２のビットプレーンは、該ＳＬＭが該所定の位置において制御される第２の期間を規定しており、該第１の期間は、該第２の期間の４倍以上の長さである、請求項１４に記載の方法。
【請求項１７】
前記第１のビットプレーンは、前記ＳＬＭが前記所定の位置において制御される第１の期間を規定し、前記第２のビットプレーンは、該ＳＬＭが該所定の位置において制御される第２の期間を規定する、請求項１４に記載の方法であって、該方法は、
該第２のビットプレーンに関連する前記データに応答して、前記２つのＳＲＡＭデバイスのうちの１つからレベルシフタに第１の電圧の信号を送信することと、
該所定の位置まで該ＳＬＭを制御する該第１の電圧の信号に応答して、該レベルシフタから該ＳＬＭに第２の電圧の信号を送信することと
をさらに包含する、方法。
【請求項１８】
前記第１の電圧の信号は、約１．３ボルト〜２．３ボルトの範囲内にある、請求項１７に記載の方法。
【請求項１９】
前記第２の電圧の信号は、約４ボルト〜６ボルトの範囲内にある、請求項１７に記載の方法。
【請求項２０】
前記マイクロミラーに第３の電圧の信号を送信することをさらに包含し、該第３の電圧の信号は、約１５ボルト〜５０ボルトの範囲内にある、請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は空間光変調器に関する。
【背景技術】
【０００２】
マイクロミラーのアレイは、画素のセルのアレイを含む空間光変調器（ＳＬＭ）デバイスの一種であり、画素のセルのそれぞれが、軸で傾き得るミラープレートを含み、さらに、マイクロミラープレートを傾け得る静電気的力を生成するための回路網を含む。例えば、デジタルモードの動作において、ミラープレートが傾けられ、２つの位置において停止され得る。「オン」の位置において、マイクロミラーは入射光を表示面に向けて反射し、画像ディスプレイにおける画像画素を形成する。「オフ」の位置において、マイクロミラーは入射光を画像ディスプレイから離れるように導く。マイクロミラーのアレイに対する駆動回路は、一般的にはＳＬＭデバイスのバックプレーンと呼ばれるシリコン基板に製造され得る。ＳＬＭデバイスは少なくとも２つの基本的な機能を行うことが必要である：表示されるべき次の画像に関するデジタルデータをシリコンのバックプレーンに伝達すること（すなわち「書き込み」）、およびデータを電気信号に転換して入射光を変調するマイクロミラーの位置を制御すること（すなわち「表示」）である。
【発明の開示】
【課題を解決するための手段】
【０００３】
一般的な局面において、空間光変調器システムが記述されており、該空間光変調器システムは画素のセルのアレイを含んでおり、各該画素は、それぞれがデジタルデータを格納し、最小の必要時間で書き込みイベントを行い得る２つの静的ランダムアクセスメモリ（ＳＲＡＭ）デバイスと、書き込みイベントに従って、オンの方向またはオフの方向に光を出力するように構成された空間光変調器と、表示シーケンスで構成されたコントローラであって、該表示シーケンスは、第１の表示スライスと第２の表示スライスとを含み、該第１の表示スライスは、最小の必要時間の２倍を下回る表示期間を有し、該第２の表示スライスは、最小の必要時間の２倍を上回る表示時間を有しており、コントローラは、２つのＳＲＡＭデバイスからの書き込みイベントを制御し、第１の表示スライスと第２の表示スライスとは、表示シーケンスにおいて順番に並べられ、その結果、コントローラは、空間光変調器に光を出力させ、かつ、第２の表示スライスの間に、２つのＳＲＡＭデバイスそれぞれに書き込みイベントを行わせるように構成されている、コントローラとをそれぞれ含む。
【０００４】
別の一般的な局面において、空間光変調器システムが記述されており、該空間光変調器システムは画素のセルのアレイを含んでおり、それぞれがデジタルデータを格納し、デジタルデータに応答して第１の電圧の信号を出力し得る２つの静的ランダムアクセスメモリ（ＳＲＡＭ）デバイスと、２つのＳＲＡＭデバイスのうちの少なくとも１つから第１の電圧の信号を受信し、第２の電圧の信号を出力し得るレベルシフタと、基板によって支持された傾斜可能なマイクロミラープレートと、マイクロミラープレートの下の１つ以上の電極とを含み、該１つ以上の電極は、レバーシフタから第２の電圧の信号を受信し得、マイクロミラープレートは、第２の電圧の信号に応答して所定の位置まで傾き得る。
【０００５】
さらに別の一般的な局面において、デジタル画像に応答してＳＬＭのアレイを制御する方法が開示される。方法は、第１のビットプレーンと第２のビットプレーンと第３のビットプレーンとを含む複数のビットプレーンにデジタル画像のカラーフィールドを分割することと、所定の位置までアレイにおけるＳＬＭを制御することによって第１のビッドプレーンを表示することと、第１のビットプレーンの表示の間に、第１の静的ランダムアクセスメモリ（ＳＲＡＭ）デバイスに第２のビットプレーンに関連するデータを書き込み、かつ第２のＳＲＡＭデバイスに第３のビットプレーンに関連するデータを書き込むことと、第１のビットプレーンの表示の後に、第１のＳＲＡＭデバイスに書き込まれたデータに従って、所定の位置までアレイにおけるＳＬＭを制御することによって、第２のビットプレーンを表示することと、第２のビットプレーンの表示の後に、第２のＳＲＡＭデバイスに書き込まれたデータに従って、所定の位置までアレイにおけるＳＬＭを制御することによって、第３のビットプレーンを表示することとを含む。
【０００６】
システムの実装は以下のうちの１つ以上を含み得る。第１の電圧の信号は、約１．３ボルト〜２．３ボルトの範囲内であり得る。第２の電圧の信号は、約４ボルト〜６ボルトの範囲内であり得る。空間光変調器は、基板によって支持された傾斜可能なマイクロミラープレートと、マイクロミラープレートの下の１つ以上の電極とを含み得る。マイクロミラープレートは、第３の電圧信号を受信し得る。１つ以上の電極は、レバーシフタから第２の電圧の信号を受信し得る。マイクロミラープレートは、第３の電圧の信号と第２の電圧の信号とに応答して傾き得る。第３の電圧の信号は、約２０ボルトと４０ボルトとの間のような約１５ボルト〜５０ボルトの範囲内にあり得る。空間光変調器は、外部の信号に応答して２つのＳＲＡＭデバイスのうちの１つを選択し得るマルチプレクサをさらに含み得、２つのＳＲＡＭデバイスのうちの選択されたＳＲＡＭは、レベルシフタにデータを書き込み得る。レベルシフタは、グローバルリセット信号を受信し、グローバルリセット信号に応答して所定の位置まで空間光変調器をリセットし得る。空間光変調器は、基板によって支持された傾斜可能なマイクロミラープレートを含み得、マイクロミラープレートは、グローバルリセット信号に応答して、オンの方向に光を導くオンの位置またはオフの方向に光を導くオフの位置に傾き得る。レベルシフタは、複数のＭＯＳＦＥＴデバイスを含み得る。レベルシフタ内の複数のＭＯＳＦＥＴデバイスのうちの２つが、交差結合されたラッチを形成し得る。少なくとも２つのＳＲＡＭデバイスのそれぞれが、複数のＭＯＳＦＥＴデバイスを含み得る。
【０００７】
開示されたＳＬＭシステムは以下の利点のうちの１つ以上を含み得る。開示されたＳＬＭシステムは、従来のＳＬＭシステムよりも高いデータ書き込み速度を提供し得る。画像データは、各画素のセルに対する２つ以上のＳＲＡＭによって格納される。画像がＳＬＭによって表示される間に、２つ以上のＳＲＡＭに格納された画像データは、画素のセル内のＳＬＭに書き込まれ得る。従って、現在の表示イベントが完了すると、画像データが次の表示イベントに対して準備を完了し得る。非表示時間は、従来のＳＬＭと比較すると減少または排除され得る。
【０００８】
開示されたシステムおよび方法は、高解像度かつ高いビット深度の表示の用途に対して特に有益である。画像フレームにおける非表示時間の大部分を生成する傾向にある、大きい画素のアレイに関連する長いデータ書き込み時間および／または下位のビット表示における短い表示時間により、これらの用途では長い非表示時間を有する傾向にある。開示されたシステムおよび方法は、これらの用途における非表示時間を効果的に減少させ得る。
【０００９】
開示されたシステムの別の潜在的な利点は、開示されたシステムが、低電圧の信号を使用して画素のセルにデータを書き込むことによって、従来のＳＬＭシステムよりも低い電力を消費し得るということである。低電圧の信号はレベルシフタによって中間電圧の信号に転換され、中間電圧の信号がＳＬＭを駆動するために使用される。さらに、開示されたＳＬＭシステムにおける回路は、画素のセルのサイズを増加することなく実装され得る。
【００１０】
本発明は複数の実施形態を参照して特に示されかつ記述されてきたが、形式および詳細に関する様々な変更が、本発明の精神および範囲を逸脱することなく行なわれ得るということが当業者には理解される。
【００１１】
本発明はさらに以下の手段を提供する。
【００１２】
（項目１）  
空間光変調器システムであって、
画素のセルのアレイであって、各該画素は、
デジタルデータを格納し、最小の必要時間で書き込みイベントを行うようにそれぞれ構成された２つの静的ランダムアクセスメモリ（ＳＲＡＭ）デバイスと、
該書き込みイベントに従って、オンの方向またはオフの方向に光を出力するように構成された空間光変調器と、
表示シーケンスで構成されたコントローラであって、該表示シーケンスは、第１の表示スライスと第２の表示スライスとを含み、該第１の表示スライスは、該最小の必要時間の２倍を下回る表示期間を有し、該第２の表示スライスは、該最小の必要時間の２倍を上回る表示時間を有しており、該コントローラは、該２つのＳＲＡＭデバイスからの書き込みイベントを制御し、該第１の表示スライスと該第２の表示スライスとは、該表示シーケンスにおいて順番に並べられ、その結果、該コントローラは、該空間光変調器に光を出力させ、かつ、該第２の表示スライスの間に、該２つのＳＲＡＭデバイスそれぞれに書き込みイベントを行わせるように構成されている、コントローラと
を備えている、画素のセルのアレイ
を備えている、空間光変調器システム。
【００１３】
（項目２）  
上記書き込みイベントは、約１．３ボルト〜２．３ボルトの範囲内で第１の電圧の信号を生成する、項目１に記載の空間光変調器システム。
【００１４】
（項目３）  
上記ＳＲＡＭデバイスから上記書き込みイベントを受信するように構成されたレベルシフタをさらに備えている、項目１に記載の空間光変調器システム。
【００１５】
（項目４）  
上記レベルシフタは、約４ボルト〜６ボルトの範囲内で第２の電圧の信号を出力する、項目３に記載の空間光変調器システム。
【００１６】
（項目５）  
上記空間光変調器は、基板によって支持された傾斜可能なマイクロミラープレートと、該マイクロミラープレートの下の１つ以上の電極とを含む、項目３に記載の空間光変調器システム。
【００１７】
（項目６）  
上記１つ以上の電極は、上記レベルシフタから上記第２の電圧の信号を受信するように構成されており、該マイクロミラープレートは、第３の電圧の信号と該第２の電圧の信号とに応答して傾くように構成されている、項目５に記載の空間光変調器システム。
【００１８】
（項目７）  
上記第３の電圧の信号は、約１５ボルト〜５０ボルトの範囲内にある、項目６に記載の空間光変調器システム。
【００１９】
（項目８）  
上記第３の電圧の信号は、約２０ボルト〜４０ボルトの範囲内にある、項目７に記載の空間光変調器システム。
【００２０】
（項目９）  
外部の信号に応答して上記２つのＳＲＡＭデバイスのうちの１つを選択するように構成されたマルチプレクサをさらに備えており、該２つのＳＲＡＭデバイスのうちの選択されたＳＲＡＭは、上記レベルシフタにデータを書き込むように構成されている、項目３に記載の空間光変調器システム。
【００２１】
（項目１０）  
上記レベルシフタは、グローバルリセット信号を受信し、該グローバルリセット信号に応答して所定の位置に上記空間光変調器をリセットするように構成されており、
該空間光変調器は、基板によって支持された傾斜可能なマイクロミラープレートを含み、該マイクロミラーは、該グローバルリセット信号に応答して、オンの方向に光を導くオンの位置またはオフの方向に光を導くオフの位置に傾くように構成されている、項目３に記載の空間光変調器システム。
【００２２】
（項目１１）  
上記レベルシフタは、複数のＭＯＳＦＥＴデバイスを備えている、項目３に記載の空間光変調器システム。
【００２３】
（項目１２）  
上記レベルシフタ内の上記複数のＭＯＳＦＥＴデバイスのうちの２つが、交差結合されたラッチを形成する、項目１１に記載の空間光変調器システム。
【００２４】
（項目１３）  
上記少なくとも２つのＳＲＡＭデバイスのそれぞれが、複数のＭＯＳＦＥＴデバイスを備えている、項目１に記載の空間光変調器システム。
【００２５】
（項目１４）  
デジタル画像に応答して空間光変調器（ＳＬＭ）のアレイを制御する方法であって、
第１のビットプレーンと第２のビットプレーンと第３のビットプレーンとを含む複数のビットプレーンに該デジタル画像のカラーフィールドを分割することと、
所定の位置まで該アレイにおけるＳＬＭを制御することによって該第１のビッドプレーンを表示することと、
該第１のビットプレーンの表示の間に、第１の静的ランダムアクセスメモリ（ＳＲＡＭ）デバイスに該第２のビットプレーンに関連するデータを書き込み、かつ第２のＳＲＡＭデバイスに該第３のビットプレーンに関連するデータを書き込むことと、
該第１のビットプレーンの表示の後に、該第１のＳＲＡＭデバイスに書き込まれたデータに従って、該所定の位置まで該アレイにおける該ＳＬＭを制御することによって、該第２のビットプレーンを表示することと、
該第２のビットプレーンの表示の後に、該第２のＳＲＡＭデバイスに書き込まれたデータに従って、該所定の位置まで該アレイにおける該ＳＬＭを制御することによって、該第３のビットプレーンを表示することと
を包含する、方法。
【００２６】
（項目１５）  
上記第１のビットプレーンは、上記ＳＬＭが上記所定の位置において制御される第１の期間を規定し、上記第２のビットプレーンは、該ＳＬＭが該所定の位置において制御される第２の期間を規定しており、該第１の期間は、該第２の期間の２倍以上の長さである、項目１４に記載の方法。
【００２７】
（項目１６）  
上記第１のビットプレーンは、上記ＳＬＭが上記所定の位置において制御される第１の期間を規定し、上記第２のビットプレーンは、該ＳＬＭが該所定の位置において制御される第２の期間を規定しており、該第１の期間は、該第２の期間の４倍以上の長さである、項目１４に記載の方法。
【００２８】
（項目１７）  
上記第１のビットプレーンは、上記ＳＬＭが上記所定の位置において制御される第１の期間を規定し、上記第２のビットプレーンは、該ＳＬＭが該所定の位置において制御される第２の期間を規定する、項目１４に記載の方法であって、該方法は、
該第２のビットプレーンに関連する上記データに応答して、上記２つのＳＲＡＭデバイスのうちの１つからレベルシフタに第１の電圧の信号を送信することと、
該所定の位置まで該ＳＬＭを制御する該第１の電圧の信号に応答して、該レベルシフタから該ＳＬＭに第２の電圧の信号を送信することと
をさらに包含する、方法。
【００２９】
（項目１８）  
上記第１の電圧の信号は、約１．３ボルト〜２．３ボルトの範囲内にある、項目１７に記載の方法。
【００３０】
（項目１９）  
上記第２の電圧の信号は、約４ボルト〜６ボルトの範囲内にある、項目１７に記載の方法。
【００３１】
（項目２０）  
上記マイクロミラーに第３の電圧の信号を送信することをさらに包含し、該第３の電圧の信号は、約１５ボルト〜５０ボルトの範囲内にある、項目１７に記載の方法。
【００３２】
（摘要）
空間光変調器システムは、画素のセルのアレイであって、各画素のセルは、デジタルデータを格納し、デジタルデータに応答して第１の電圧信号を出力するように構成された２つの静的ランダムアクセスメモリ（ＳＲＡＭ）デバイスと、２つのＳＲＡＭデバイスのうちの少なくとも１つから第１の電圧信号を受信して第２の電圧信号を出力するように構成されたレベルシフタとを含む、画素のセルのアレイと、第２の電圧信号に応答して、オン方向またはオフ方向に光を出力するように構成された空間光変調器とを含む。
【発明を実施するための最良の形態】
【００３３】
以下の図面は、本明細書の一部分において援用されかつ本明細書の一部分を形成しており、本発明の実施形態を例示しており、記述と共に、本明細書において記述されている原理、デバイスおよび方法を述べることに役立つ。
【００３４】
図１を参照すると、ＳＬＭシステム１００は画素のアレイ１１０を含み得、該画素のアレイ１１０は画素のセル２００を含む。ＳＬＭシステム１００はまた、デジタル画像データと制御信号とを受信するための入力出力（ＩＯ）回路１２０および１２５と、テストの目的でアレイからデータを読み取るための読み取り回路１３０と、画素のセル２００にデータを書き込むための書き込み回路１３５とを含む。ＳＬＭシステム１００はまた、画素のセル２００の異なる列に書き込むデータを制御するための列シフトレジスタ１４０、１４５と、読み取りおよび書き取り動作のためのデータフローの方向を制御するための読み取り／書き込み（ＲＷ）論理制御１５０および１５５とを含む。
【００３５】
図２Ａを参照すると、画素のセル２００は、マイクロミラー２１０を含み、マイクロミラー２１０の下に電極２２１、２２２を含む。マイクロミラー２１０と電極２２１、２２２とは基板上に製造され得る。一部の実施形態において、上に記述された様々な駆動回路とマイクロミラー２１０と電極２２１、２２２とを含むＳＬＭシステム１００は、結合される別個の基板上に製造される代わりに、単一の半導体基板上に製造され得る。レベルシフタ２３０は、電極２２１、２２２の電位を制御する電圧信号を提供し得る。レベルシフタ２３０によって提供される電圧信号の振幅は、例えば、約４ボルトから６ボルトの範囲または５Ｖにあり得る。約４ボルトから６ボルトの電圧範囲は、本明細書においては、中間電圧の範囲と呼ばれ得る。それに対して、本明細書における「高電圧」信号は、約１５ボルトと５０ボルトとの間または約２０ボルトと４０ボルトとの間のような約１０ボルトを超える電圧信号を呼ぶ。本明細書における「低電圧」信号は、約２ボルトと３ボルトとの間のような４ボルトを下回る電圧信号をいう。
【００３６】
動作の間、高電圧のミラーレスト信号（ＭＲＳＴ）が、マイクロミラー２１０における導電性の部分へのＭＲＳＴ線に印加され得、マイクロミラーを傾ける。ＭＲＳＴ線は約１５ボルト〜５０ボルトの範囲内の電圧の振幅を用いてバイアスをかけられ、約−２０ボルト〜−４０ボルトの範囲内でパルス化されてミラーを傾ける。例えば、ＭＲＳＴは、約３０Ｖの高いＤＣ電圧でバイアスをかけられ、５マイクロ秒を下回るような短い期間、約−３０Ｖの高い負の電圧に切り換えられ得、ミラーを傾ける。
【００３７】
画素のセル２００はまた、書き込み回路１３５からの入力データを受信し得る２つの静的ランダムアクセスメモリ（ＳＲＡＭ）２４０、２４５を含む。ＳＲＡＭ２４０および２４５に格納されたデータは、表示イネーブル信号「ＤＥ０」および「ＤＥ１」の制御の下、レベルシフタ２３０に対して多重化され得る。２つのグローバルリセット「ＲＳＴ０」および「ＲＳＴ１」は、ＳＬＭシステム１００における全ての画素のセル２００におけるレベルシフタ２３０をリセットして、全アレイにおけるマイクロミラー２１０を「オン」の位置または「オフ」の位置に同時に設定する。ＳＲＡＭ２４０および２４５からのデータ信号は、約１．３ボルト〜２．３ボルトの範囲内または１．８ボルトの振幅を有し得る低電圧の信号である。
【００３８】
レベルシフタ２３０は、ＳＲＡＭ２４０および２４５からの低電圧の信号を中間電圧の信号（例えば、５Ｖ）に転換し、該中間電圧の信号は、次に電極２２１および２２２に送信される。電極２２１および２２２に加えられる中間電圧の信号と、高電圧のミラーリセット信号「ＭＲＳＴ」信号とは、ミラーをリセットするために、マイクロミラー２１０と電極２２１、２２２との間に適切な電位差を生成し得る。つまり、結果としての静電気力が、マイクロミラー２１０を「オン」の位置または「オフ」の位置に傾け得、その結果、入射光が画像ディスプレイに向かって導かれ得るか、または画像ディスプレイから離れるように導かれ得る。
【００３９】
図２Ｂは、画素のセル２００の例示的な詳細回路を示す。レベルシフタ２３０は、高電圧のＭＯＳＦＥＴデバイスＰ１〜Ｐ４、Ｎ１およびＮ２を含む。Ｐ３およびＰ４は、交差結合されたラッチを形成する。Ｐ１、Ｐ２、Ｎ１、およびＮ２は、デバイスの信頼性を高めるために含まれる。画素のセル２００はまた、ＳＲＡＭ２４０、２４５を含み、それぞれが６つのＭＯＳＦＥＴトランジスタを含む。画素のセル２００の中間における低電圧のｎチャンネル、２ウェイ多重化回路２５０は、表示イネーブル信号「ＤＥ０」および「ＤＥ１」の制御の下、ＳＲＡＭ２４０、２４５のうちのどちらをレベルシフタ２３０に接続するかを選択し得る。表示イネーブル信号「ＤＥ０」および「ＤＥ１」は、コントローラによって制御され、該コントローラは以下でさらに記述される。画素のセル２００は、ミラーのアレイにおける全てのマイクロミラー２１０をリセットおよびプリセットするために、２つのグローバルリセット「ＲＳＴ０」および「ＲＳＴ１」を含む。画素のセル２００は、改良型の０．１８μｍのＣＭＯＳ技術を使用することによって、１０μｍｘ１０μｍ以下の画素に実装され得る。例えば、レベルシフタ２３０は、画素のセル内の領域の約４０％を占め得る。ＳＲＡＭ２４０、２４５と多重化回路２５０とを含む低電圧のデバイスは、画素のセル内の領域の約６０％を占め得る。
【００４０】
ＳＬＭシステム１００と画素のセル２００とは以下のように動作する。ＳＲＡＭ２４０および２４５に対するデータの更新は、「書き込み」イベントと呼ばれ得る。例えば、各ＳＲＡＭ２４０または２４５に対する書き込み時間が１００μｓであるということを仮定する。ミラーのリセット時間は、マイクロミラー２１０をオンにする（ＭＲＳＴ＿ｏｎ）またはオフにする（ＭＲＳＴ＿ｏｆｆ）ためには１０μｓであり得る。様々な強度において画像の画素を表示するために、様々な画素のセル２００におけるマイクロミラー２１０は、様々な画素における入力画像データに従って、様々な継続時間、ディスプレイに向けて光を導き得る。８ビットの強度の解像度に対して、画像画素に対する各マイクロミラー２１０の表示の継続時間は、８つの２進数のビットの組み合わせによって達成され得る。ビットのそれぞれは、画像のビットプレーンＡ０、Ａ１、Ａ２、・・・、Ａ７と関連し、各ビットプレーンは、図３に示されているように、関連する全表示時間Ｄ０、Ｄ１、Ｄ２、・・・、Ｄ７を有する。Ａ０のビットプレーンに対する表示時間Ｄ０は、１０μｓであり得る。表示時間Ｄ１、Ｄ２、・・・、Ｄ７は、２の因数によって連続的に増やされ得る：Ｄ１（２０μｓ）、Ｄ２（４０μｓ）、Ｄ３（８０μｓ）、Ｄ４（１６０μｓ）、Ｄ５（３２０μｓ）、Ｄ６（６４０μｓ）、およびＤ７（１２８０μｓ）。Ａ０は、最下位ビット（ＬＳＢ）と呼ばれ、Ａ７は、最上位ビット（ＭＳＢ）と呼ばれ得る。マイクロミラーがＡ０のビットプレーンにおいて「オン」（画像データにおける２進数００００  ０００１）である場合には、マイクロミラーは１０μｓの間オンになる。マイクロミラーがＡ１とＡ０との両方のビットプレーンにおいて「オン」（画像データにおける２進数００００  ００１１）である場合には、マイクロミラーは３０μｓの間オンになる。開示されたシステムおよび方法は、画像のカラーフィールドを表示するための他のビットプレーンのスキームと互換性があるということに留意されたい。例えば、カラーフィールドに対するビットプレーンは、２進数のシステムに基づく必要はない。ビットプレーンの継続時間は、２進数のシステムにおけるような２とは異なる因数によって互いに関連付けられ得る。さらに、連続するビットプレーンは、一定の因数によって長さを決められる必要はない。
【００４１】
表示画像は、１つ（例えば、モノトーンの画像）または複数（赤色、緑色、および青色を含む画像）の（「カラープレーン」とも呼ばれる）カラーフィールドを含み得る。デジタル画像のカラーフィールドは、（１０〜４０のような）複数の表示スライスに分割され得る。一部のビットプレーンは複数の表示スライスを必要とし得るが、各表示スライスは特定のビットプレーンの表示期間を表す。書き込み時間よりも長い表示時間を有するビットプレーンのうちの１つが、基礎表示時間を規定するために選択され得る。選択されたビットプレーンとより下位のビットプレーン（すなわち、基礎表示時間以下の表示時間を有するビットプレーン）とは、それぞれ１つの表示スライスを使用し得るが、より上位にある（基礎表示時間よりも長い表示時間を有する）ビットプレーンは、複数の表示スライスを使用し得る。特に、より上位のビットプレーンは、より上位のビットプレーンに対する表示時間を基礎表示時間に対する表示時間によって割られたものと等しい数の表示スライスを占め得る。例えば、Ａ５のビットスライスに対する表示時間Ｄ５が、基礎表示時間として選択され得る。より長い表示時間、例えば、Ａ６とＡ７とのビットスライスに対する表示時間Ｄ６とＤ７とは、それぞれが基礎表示時間に等しい継続時間を有するスライスに分割され得る。
【００４２】
従来のシステムにおいては、各表示スライスは同じ継続時間を有しており、表示スライスに対する期間は、スライス表示時間と呼ばれ得る。例えば、基礎表示時間は、Ａ５の表示時間Ｄ５となるように選ばれ得る。その結果、スライス表示時間は、Ａ５のビットプレーンに対する期間Ｄ５（例えば、３２０μｓ）となる。（画素のセルにおける単一のメモリデバイスを含む）従来の表示デバイスに対するスライス表示時間に対する１つの基準は、スライス表示時間が表示デバイスに対する書き込み時間よりも長いことが必要であるということである。例えば、ＳＲＡＭを有するデバイスにおいて、ＳＲＡＭの書き込み時間は、３２０μｓの単位表示時間よりも短い１００μｓであり得る。「Ａ７」または「Ａ６」のようなより長いビットプレーンは、複数のスライス表示時間から導き出され得る。Ａ７のビットプレーンは、４つの表示スライスに分けられ得、それぞれが３２０μｓ継続する。Ａ６のビットプレーンは、２つの表示スライスに分けられ得、それぞれが３２０μｓ継続する。Ａ５のビットプレーンに基づいたスライス表示のスキームは、各カラーフィールドに対して全１２個の表示スライスを必要とする：６つの表示スライスはＡ０〜Ａ５のビットプレーンに対してであり、２つのスライスはＡ６のビットプレーンに対してであり、４つのスライスがＡ７のスライスに対してである。
【００４３】
表示シーケンスは、ビットプレーンに対する表示スライスの提示の順序である。かなり上位のビットプレーン（例えば、本例におけるＡ７およびＡ６のビットプレーン）の表示スライスは、より良い表示の均一性と、色の離散およびフリッカーのような表示のアーティファクトを減少させることとのために、表示シーケンス全体に均等に分配され得る。より下位のビットプレーン（例えば、本例におけるＡ０、Ａ１・・・、Ａ５のビットプレーン）の表示スライスは、より上位のビットプレーンの表示スライスの間のギャップを満たすように割り当てられ得る。例えば、１２個の表示スライスに分割された８ビットのカラーフィールドに対する表示シーケンスは、「Ａ７Ａ４Ａ６Ａ０Ａ７Ａ５Ａ１Ａ２Ａ７Ａ６Ａ３Ａ７」であり得、すなわち、Ａ７のビットプレーンの表示に、Ａ４のビットプレーンの表示が続き、Ａ６のビットプレーンの表示が続くなどであり得る。
【００４４】
従来の表示デバイスは、各画素のセルに１つの格納デバイスを含み得る。例えば、従来の表示システムに対する表示シーケンス「Ａ７Ａ４Ａ６Ａ０Ａ７Ａ５Ａ１Ａ２Ａ７Ａ６Ａ３Ａ７」が、図４に示されている。拡大された「書き込み」と「表示」のシーケンス４０１は、すぐ後にＡ６のビットプレーンの表示が続くＡ７のビットプレーンに基づいた表示を含む。Ａ５のビットプレーンに対する表示スライスに対する３２０μｓの表示時間は、１００μｓの書き込み時間よりも長いので、Ａ７のビットプレーンに対する表示スライスの表示が完了したときには、表示は既に書き込まれている。Ａ６のビットプレーンは、Ａ７のビットプレーンの表示の直後に、すぐに表示され得る。しかしながら、表示効率は、より短い表示時間を有するビットプレーンに対してはより低くなる。
【００４５】
従来のＳＬＭシステムにおける「書き込み」と「表示」のスキームの欠点は、より下位のビットに対する表示スライスの中の無駄な非表示時間である。図４における拡大された「書き込み」と「表示」のシーケンス４０２は、Ａ７のビットプレーンの表示が続くＡ０のビットプレーンの表示を示す。Ａ０のビットプレーンに対する表示時間Ｄ０は１０μｓだけ継続するが、Ａ７のビットプレーンに対するデータ書き込み時間は１００μｓかかるので、マイクロミラー２１０が表示画像に光を導く「オン」の位置に傾けられ得る前に、マイクロミラー２１０はデータの更新の完了を待たなければならない。このように、Ａ０のビットプレーンの表示後、Ａ７のビットプレーンのデータの書き込みを待つ間に、長い非表示時間が存在する。長い非表示時間は従来のＳＬＭシステムにおける無駄と非効率性とを表す。同様に、１００μｓのデータ書き込み時間はまた、他のより下位のビットプレーン、例えば、ビットプレーンＡ１〜Ａ３に対する表示時間よりも長い。同様に、Ａ１〜Ａ３のビットプレーンは全て１００μｓの書き込み時間より短いので、様々な量の非表示時間がまた、Ａ１〜Ａ３のビットプレーンに関連して存在する。言い換えると、データの書き込みが、下位のビットの表示時間に対するＳＬＭのネックになっている。データの書き込みに関するネックが、様々な画像の解像度、ビットの表示時間、および書き込み時間を有する従来のＳＬＭシステムに存在し得る。より大きい画素のアレイまたはより高い画素のビット深度に対して、問題は特に深刻になる。アレイのサイズの増大は、データの書き込み時間を増加し得る。画素のビット深度の増大は、下位のビットに対する表示時間を短くし得る。両方の効果が、データの書き込み時間と下位のビットの表示時間との間のギャップを増加させ得、その結果、ＳＬＭシステムの効率性をさらに低下させる。
【００４６】
一部の従来のＳＬＭシステムに実装される「書き込み」と「表示」のシーケンスが図５Ａに示されている。「書き込み」と「表示」のシーケンスは、ビットプレーンのシーケンスＡ７、Ａ４、Ａ６、Ａ０、Ａ７を含む。固定の表示単位が、例えば、Ａ５のビットプレーンになるように選択される。画素のセルは、１タイプの「書き込み」行為だけを含み得る。基礎表示時間（例えば、３２０μｓ）が書き込み時間（例えば、１００μｓ）よりも長くなるように、（Ａ５のビットプレーンに基づいた）表示スライスが選択される。現在のビットプレーンが表示されている間、次のビットに対する「書き込み」行為が行われる。（Ａ５のビットプレーンに対する）基礎表示時間は、ビットプレーンのうちの一部（例えば、Ａ０〜Ａ４のビットプレーン）よりも長いので、「表示」シーケンスは、表示シーケンスにおいてギャップを含み、該ギャップは、表示サイクル時間における無駄を表す。
【００４７】
従来の表示システムとは対照的に、本開示のシステムおよび方法は、画素のセルにおいて２つの「書き込み」イベントを使用することによって、従来の表示システムにおける表示スライス間の非表示時間を減少または排除し得る。さらに、本開示のシステムは、より下位のビットプレーンを固定の表示単位に制限しない。ＳＬＭシステム１００は、各画素のセル２００内に２つのＳＲＡＭ２４０および２４５を含み得、該ＳＲＡＭ２４０および２４５は両方とも、表示のためのデータを画素のセル２００に書き込み得る。ＳＬＭシステム１００と画素のセル２００とは、表示スライスの間にバックグラウンドにおける２つのデータの書き込みを可能にすることによって、ＳＬＭの表示の効率性を改善し得る。２つのバックグラウンドでの書き込みは、画素のセル２００における２つのＳＲＡＭ２４０および２４５によって達成され得る。２つのＳＲＡＭ２４０および２４５は、表示の効率を改善、例えば最大化するようなシーケンスで書き込まれる。
【００４８】
図５Ｂに示されるように、「書き込み」と「表示」のシーケンス（例えば、Ａ７Ａ４Ａ６Ａ０Ａ７Ａ５）は、ＳＲＡＭ２４０による「書き込み１」とＳＲＡＭ２４５による「書き込み２」とを含み得る。「書き込み１」および「書き込み２」のイベントにおいて、ＳＲＡＭ２４０および２４５に格納されたデータがそれぞれ、表示イネーブル信号「ＤＥ０」および「ＤＥ１」の制御の下、レベルシフタ２３０に書き込まれ得る。ＤＥ０およびＤＥ１を制御するコントローラは、書き込みと表示のシーケンスを用いて構成されており、シーケンスに従って表示イネーブル信号を制御する。特に、適切なとき、つまり２つのＳＲＡＭの書き込み時間よりも長い表示スライスの間に、各ＳＲＡＭ内のデータがレベルシフタに送信されること、従ってミラーに送信されることを、コントローラは表示イネーブル信号に可能にさせる。
【００４９】
本開示のシステムにおいて、表示スライスの継続時間は異なり得、より下位のビットに対する表示スライスはより短い時間をとる。ビットプレーンのうちの１つが、表示スライスの最大継続時間を規定するために選択され得る。従って、表示スライスの最大継続時間に対応するビットプレーンよりも下位にあるビットプレーンに対する表示スライスは、異なる継続時間を有し得る（特に、継続時間はそのビットプレーンに対する表示時間に比例し得るかまたは等しくなり得る）。しかしながら、選択されたビットプレーンとより上位のビットプレーンとに対する表示スライスは、同じ継続時間（すなわち、表示スライスの最大継続時間に対応するビットプレーンの継続時間）を有し得る。例えば、Ａ５のビットプレーンが表示スライスを規定するために選択されるということを仮定すると、Ａ５、Ａ６およびＡ７のビットプレーンに対する表示スライスの継続時間は、３２０μｓであり得る。選択されたビットプレーンよりも上位にあるビットプレーンは、より上位のビットプレーンに対する表示時間を選択されたビットプレーンに対する表示時間によって割られたものに等しい数の表示スライスを占め得る。
【００５０】
選択されたビットプレーンとより上位のビットプレーンとに対する表示スライスの数は、より下位のビットプレーンに対する表示スライスの数以上になり得る。例えば、Ａ５のビットプレーンが表示スライスの最大継続時間を規定するために選択されるということを仮定すると、より下位のビットプレーンは、５つの表示スライス（Ａ０、Ａ１、Ａ２、Ａ３およびＡ４に対してそれぞれ１つ）を使用するが、選択されたビットとより上位のビットとは、７つの表示スライス（Ａ５に対して１つ、Ａ６に対して２つ、およびＡ７に対して４つ）を使用する。さらに、選択されたビットプレーンとより上位のビットプレーンとに対する表示単位は、書き込み時間の２倍以上の継続時間を有し得る。
【００５１】
１つまたは２つの「書き込み」イベントが、表示スライスの間に行われ得る。例えば、２つの「書き込み」イベントに対する合計時間２００μｓは、３２０μｓの表示スライスの継続時間よりも短いので、「書き込み２」と「書き込み１」とが、Ａ７のビットプレーンに対する表示スライスの間に生じ得る（バックグラウンド書き込みまたはパイプライン式書き込みと表示の動作と呼ばれる）。Ａ７のビットプレーンに対する表示スライスの間の「書き込み２」のイベントと「書き込み１」のイベントとは、次の表示スライスに対するデータをＡ４およびＡ６のビットプレーンに提供する。同様に、２つの書き込みイベント「書き込み２」と「書き込み１」とはまた、Ａ６のビットプレーンに対する表示スライスの間に生じるように配置され得、Ａ０およびＡ７のビットプレーンの表示スライスの準備をする。次の２つの書き込みイベント「書き込み２」と「書き込み１」とが、次のＡ７のビットプレーンの表示スライスの間に生じ得、次のビットプレーンＡ５の表示スライスの準備をするなどである。次のビットプレーンの表示に先立って、データがＳＲＡＭ２４０および２４５によって準備され得るので、図５Ｂに示されている表示シーケンスは、従来のＳＬＭシステムにおける表示シーケンスにおけるビットプレーンの表示の間に多くの時間の経過を含まない。
【００５２】
表示シーケンス、つまり、フレームの間の表示スライスのシーケンスは、ＳＲＡＭから書き込むために充分に長い表示スライスが、２つの書き込みイベントよりも短い表示スライスに先行するような順番に並べられ得る。一部の実施形態において、表示シーケンスは、対の表示スライスを含み、短い表示スライスが、２つのＳＲＡＭに対する書き込みイベントと少なくとも同じ長さである表示スライスと対にされる。例えば、図５Ｂに示されているように、Ａ４がＡ６と対にされ、Ａ０がＡ７と対にされる。このような対にすることが、図５Ａにおける無駄な表示時間を排除し得る。第１の表示スライスは、ＳＬＭによる表示時間の第１の期間を有し得、第２の表示スライスは、ＳＬＭによる表示時間の第２の期間を有し得る。第１の期間は第２の期間よりも長くなり得る。２つの連続する書き込みイベントは、次の１つ以上の表示スライスに対する表示データを準備するために、短い表示スライスの表示の後であり、かつ第１の期間の間に生じ得る。第１の期間は、２、４、またはそれを上回る因数だけ第２の期間と異なり得る。例えば、Ａ０のビットプレーンはＡ５、Ａ６またはＡ７のビットプレーンと対にされ得る。Ａ１のビットプレーンはＡ５、Ａ６、またはＡ７のビットプレーンと対にされ得る。長い表示スライスと短い表示スライスとを対にすることは、２つの書き込みイベントが、次の２つの表示スライスに対するデータを書き込むための長い表示スライスに詰め込まれることを可能にする。つまり、対にされた表示スライスは、短い表示スライスを先に表示するように配置され得、その結果、対応するＳＲＡＭは、続くより長い表示スライスの表示の間、更新のために使える状態にされ得る。ＳＲＡＭデータがレベルシフタに伝達され、ＳＬＭミラーがひっくり返されると、ＳＲＡＭの内容は最早必要とされず、次の対の表示スライスに対する新たなデータで書き換えられ得る。
【００５３】
画素のセル２００は他の制御シーケンスの下で動作し得るということが理解される。例えば、２つのビットプレーンに対するデータが、表示スライスの表示の間に、画素のセル内の２つのＳＲＡＭに書き込まれ得る。ミラーリセット信号は、一定の出力状態にレベルシフタ２３０を設定してレベルシフタ２３０が浮動することを防止するために、ＳＲＡＭ２４０および２４５を迂回し、「０」または「１」のいずれかのデータをレベルシフタ２３０に直接的に書き込み得る。浮動しているままであると、レベルシフタ２３０からの比較的に高い電圧の出力が、画素のセル２００およびＳＬＭシステム１００における低い電圧の回路を損傷し得る。ＳＲＡＭ２４０および２４５は、バックグラウンドの「書き込み」のために使える状態にされ得る。ミラーリセットパルスがミラー２１０に適用される前に、１つまたは２つのＳＲＡＭ２４０および２４５が準備を完了すると、ＳＲＡＭ２４０および２４５は、適切な出力レベルにレベルシフタ２３０を維持するように、レベルシフタ２３０にデータを出力し、グローバルリセット信号を置き換え得る。現在のビットプレーンが２つの書き込み時間の合計よりも長い限り、制御シーケンスは、２つのビットプレーンに対するデータが２つのＳＲＡＭに書き込まれることを可能にする。
【００５４】
開示されたＳＬＭシステムの利点は、開示されたＳＬＭシステムが従来のＳＬＭシステムよりも高いデータ書き込み速度を提供するということである。画像データは各画素のセルに対する２つ以上のＳＲＡＭによって格納される。ＳＬＭデバイスが前のビットプレーンに対応する光を導いている間に、２つ以上のＳＲＡＭに格納された画像データは画素のセル内のＳＬＭに書き込まれ得る。従って、現在の表示イベントが完了されると、画像データはＳＬＭにおける次の表示イベントの準備を完了し得る。非表示時間は従来のＳＬＭシステムと比較すると減少または排除され得る。開示されたシステムおよび方法は、高解像度かつ高いビット深度の表示の用途に対して特に有益である。大きい画素のアレイに関連する長いデータ書き込み時間および／または下位のビット表示における短い表示時間により、これらの用途では長い非表示時間を有する傾向にある。開示されたシステムはまた、低電圧の信号を使用して画素のセルにデータを書き込むことによって、従来のＳＬＭシステムよりも低い電力を消費し得る。低電圧の信号はレベルシフタによって中間電圧の信号に転換され、中間電圧の信号がＳＬＭを駆動するために使用される。
【００５５】
開示されたＳＬＭシステムの利点は、画素のアレイ１１０におけるマイクロミラーのアレイ全体が、単一のミラーリセットパルス（ＲＳＴ０またはＲＳＴ１）によって同時に更新され得、該単一のミラーリセットパルス（ＲＳＴ０またはＲＳＴ１）は、一部の従来のＳＬＭシステムにおける画素のセルから画素のセルへのミラープレートの逐次的な更新と比較して、ミラーの更新時間を最小化し得る。ミラーのリセットは、表示スライスの最初と最後に生じ得る。従って、開示されたＳＬＭシステムにおいては、表示効率が改善されている。
【００５６】
開示されたシステムおよび方法は、ＳＬＭデバイスの他の構成および製造技術と互換性があるということが理解される。例えば、開示されたＳＬＭシステムは、接触型マイクロミラーまたは非接触マイクロミラーと互換性がある。開示されたシステムおよび方法は、上に開示された特定の回路設計に限定されない。上で使用されたパラメータは、開示されたＳＬＭシステムの動作を例示するための例であることが意味される。開示された画素のセル、および「書き込み」と「表示」とのシーケンスは、様々な画像解像度、ビット表示時間、書き込み時間、およびカラー表示画像の様々なカラープレーンに適用され得る。さらに、上で使用された特定のビットプレーンおよび表示単位のスキームは、開示されたシステムおよび方法の動作を例示していることを意味されるのみである。開示されたシステムは、多数の可能なビットプレーンおよび表示単位の装置と互換性がある。ミラーリセット時間、グローバルリセット時間、およびビットプレーンに対する継続時間は全て、上に記述された例と異なり得る。さらに、開示されたシステムおよび方法は、様々なＳＲＡＭ構成と様々なレベルシフタ設計とに互換性がある。例えば、画素のセルは、表示のためにレベルシフタにデータを交互に書き込み得る３つ以上のＳＲＡＭを含み得る。
【図面の簡単な説明】
【００５７】
【図１】図１は、ＳＬＭシステムにおける空間光変調器のアレイを駆動する回路の構成図である。
【図２Ａ】図２Ａは、図１の空間光変調器における画素のセルの概略図である。
【図２Ｂ】図２Ｂは、図２Ａの画素のセルに対する例示的な回路図を示す。
【図３】図３は、ＳＬＭシステムにおけるカラープレーンにおける２進数の表示ビットＡ０、Ａ１、Ａ２・・・およびＡ７に対する表示時間の概略的な例示である。
【図４】図４は、従来のＳＬＭシステムにおけるカラープレーンにおける画素のセルにおける表示シーケンスの概略的な例示である。
【図５Ａ】図５Ａは、Ａ５に基づいた固定の表示スライスを有する、従来のＳＬＭシステムにおける画素のセルにおける表示シーケンス（Ａ７Ａ４Ａ６Ａ０Ａ７）の概略的な例示である。
【図５Ｂ】図５Ｂは、可変の表示単位を有する、ＳＬＭシステムにおける画素のセルにおける表示シーケンス（Ａ７Ａ４Ａ６Ａ０Ａ７Ａ５・・・）の概略的な例示である。
【符号の説明】
【００５８】
２００  画素のセル
２１０  マイクロミラー
２１１、２２２  電極
２３０  レベルシフタ
２４０、２４５  ＳＲＡＭ
【図１】
2008233898.tif 000002
【図２Ａ】
2008233898.tif 000003
【図２Ｂ】
2008233898.tif 000004
【図３】
2008233898.tif 000005
【図４】
2008233898.tif 000006
【図５Ａ】
2008233898.tif 000007
【図５Ｂ】
2008233898.tif 000008