(57)【要約】【課題】電流不連続モードでＰＷＭ制御またはスイッチング周波数制御を行い、出力電圧の発振を防止することが可能なＤＣ−ＤＣコンバータおよびその制御方法を提供する。【解決手段】ＤＣ−ＤＣコンバータ１０１に、出力電圧と目標電圧との差分の正負が逆転したときのデューティ比（ｄ１）を記憶するデューティ比記憶部１０４ａと、デューティ比記憶部１０４ａがデューティ比（ｄ１）を記憶してから次に出力電圧と目標電圧との差分の正負が逆転するまでは当該差分がゼロに近付く方向にデューティ比を変化させるとともに、次に出力電圧と目標電圧との差分の正負が逆転したときには、前回演算時のデューティ比（ｄ２）および係数ｋ（０＜ｋ＜１）を用いてｄ３＝ｄ２−ｋ×（ｄ２−ｄ１）を今回演算時のデューティ比とするデューティ比制御部１０４ｂと、を具備した。【選択図】図１
2008131760.tif 000002
【特許請求の範囲】
【請求項１】
電流不連続モードでＰＷＭ制御を行うＤＣ−ＤＣコンバータであって、
出力電圧と目標電圧との差分の正負が逆転したときのデューティ比（ｄ１）を記憶するデューティ比記憶部と、
前記デューティ比記憶部がデューティ比（ｄ１）を記憶してから次に出力電圧と目標電圧との差分の正負が逆転するまでは当該差分がゼロに近付く方向にデューティ比を変化させるとともに、次に出力電圧と目標電圧との差分の正負が逆転したときには、前回演算時のデューティ比（ｄ２）と前記デューティ比記憶部に記憶されたデューティ比（ｄ１）との差分（ｄ２−ｄ１）に係数（ｋ；０＜ｋ＜１）を乗算した値を前回演算時のデューティ比（ｄ２）から減算した値（ｄ２−ｋ×（ｄ２−ｄ１））を今回演算時のデューティ比（ｄ３）とするデューティ比制御部と、
を具備するＤＣ−ＤＣコンバータ。
【請求項２】
前記係数ｋ＝１／２とする請求項１に記載のＤＣ−ＤＣコンバータ。
【請求項３】
電流不連続モードでスイッチング周波数制御を行うＤＣ−ＤＣコンバータであって、
出力電圧と目標電圧との差分の正負が逆転したときのスイッチング周波数（ｆ１）を記憶するスイッチング周波数記憶部と、
前記スイッチング周波数記憶部がスイッチング周波数（ｆ１）を記憶してから次に出力電圧と目標電圧との差分の正負が逆転するまでは当該差分がゼロに近付く方向にスイッチング周波数を変化させるとともに、次に出力電圧と目標電圧との差分の正負が逆転したときには、前回演算時のスイッチング周波数（ｆ２）と前記スイッチング周波数記憶部に記憶されたスイッチング周波数（ｆ１）との差分（ｆ２−ｆ１）に係数（ｋ；０＜ｋ＜１）を乗算した値を前回演算時のスイッチング周波数（ｆ２）から減じた値（ｆ２−ｋ×（ｆ２−ｆ１））を今回演算時のスイッチング周波数（ｆ３）とするスイッチング周波数制御部と、
を具備するＤＣ−ＤＣコンバータ。
【請求項４】
前記係数ｋ＝１／２とする請求項３に記載のＤＣ−ＤＣコンバータ。
【請求項５】
電流不連続モードでＰＷＭ制御を行うＤＣ−ＤＣコンバータの制御方法であって、
出力電圧と目標電圧との差分の正負が逆転したときのデューティ比（ｄ１）を記憶し、
当該デューティ比（ｄ１）を記憶してから次に出力電圧と目標電圧との差分の正負が逆転するまでは当該差分がゼロに近付く方向にデューティ比を変化させるとともに、
次に出力電圧と目標電圧との差分の正負が逆転したときには、前回演算時のデューティ比（ｄ２）と先に記憶されたデューティ比（ｄ１）との差分（ｄ２−ｄ１）に係数（ｋ；０＜ｋ＜１）を乗算した値を前回演算時のデューティ比（ｄ２）から減算した値（ｄ２−ｋ×（ｄ２−ｄ１））を今回演算時のデューティ比（ｄ３）とするＤＣ−ＤＣコンバータの制御方法。
【請求項６】
前記係数ｋ＝１／２とする請求項５に記載のＤＣ−ＤＣコンバータの制御方法。
【請求項７】
電流不連続モードでスイッチング周波数制御を行うＤＣ−ＤＣコンバータの制御方法であって、
出力電圧と目標電圧との差分の正負が逆転したときのスイッチング周波数（ｆ１）を記憶し、
当該スイッチング周波数（ｆ１）を記憶してから次に出力電圧と目標電圧との差分の正負が逆転するまでは当該差分がゼロに近付く方向にスイッチング周波数を変化させるとともに、
次に出力電圧と目標電圧との差分の正負が逆転したときには、前回演算時のスイッチング周波数（ｆ２）と先に記憶されたスイッチング周波数（ｆ１）との差分（ｆ２−ｆ１）に係数（ｋ；０＜ｋ＜１）を乗算した値を前回演算時のスイッチング周波数（ｆ２）から減算した値（ｆ２−ｋ×（ｆ２−ｆ１））を今回演算時のスイッチング周波数（ｆ３）とするＤＣ−ＤＣコンバータの制御方法。
【請求項８】
前記係数ｋ＝１／２とする請求項７に記載のＤＣ−ＤＣコンバータの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＣ−ＤＣコンバータおよびその制御方法に関する。
より詳細には、電流不連続モードでＰＷＭ制御またはスイッチング周波数制御を行うＤＣ−ＤＣコンバータの出力電圧の発振を防止する技術に関する。
【背景技術】
【０００２】
従来、入力された直流電流を昇圧または降圧して出力するＤＣ−ＤＣコンバータは公知となっている。
また、ＤＣ−ＤＣコンバータの制御としては、ＤＣ−ＤＣコンバータを構成するコイルに流れる電流（コイル電流）の挙動に基づく区分である電流連続モードおよび電流不連続モードと呼ばれる制御が知られている。
【０００３】
以下では、図８を用いて電流不連続モードについて説明する。
図８の（ａ）に示す「電流不連続モード」はＤＣ−ＤＣコンバータのスイッチング素子がオフのときにＤＣ−ＤＣコンバータのコイル電流が一度ゼロとなる（コイル電流が不連続となる）ものである。
これに対して、図８の（ｂ）に示す「電流連続モード」はＤＣ−ＤＣコンバータのスイッチング素子のオン・オフに関わらず常にＤＣ−ＤＣコンバータのコイル電流がゼロにならない（コイル電流が連続的となる）ものである。
【０００４】
電流不連続モードのＤＣ−ＤＣコンバータは、当該コンバータを構成するスイッチング素子をオンにする際にコイル電流がゼロになっていることからいわゆるソフトスイッチングを容易に達成することが可能であり、ひいてはスイッチングによる電力損失を低減することが可能である。
特に、近年はＤＣ−ＤＣコンバータを構成するスイッチング素子のスイッチング周波数が大きく（高く）なり、単位時間当たりのスイッチング動作の回数が多くなる傾向にあることから、ソフトスイッチングによる電力損失の低減の効果は大きい。
【０００５】
図９に示す従来のＤＣ−ＤＣコンバータを構成する入力変換回路５１１は、電流不連続モードでスイッチング動作を行い、入力された直流電流を昇圧または降圧して出力するもの、すなわち昇圧回路または降圧回路として機能するものである。
【０００６】
入力変換回路５１１は主としてスイッチング素子５１１ａ、スイッチング素子５１１ｂ、インダクタ５１１ｃ、キャパシタ５１１ｄを具備する。
スイッチング素子５１１ａ・５１１ｂはＮチャネルのＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）からなり、ゲートに信号が入力されることにより、ソースとドレインの間の導通および遮断、すなわちスイッチング動作を行う。
インダクタ５１１ｃおよびキャパシタ５１１ｄは入力変換回路５１１の共振部を構成し、スイッチング素子５１１ａ・５１１ｂのスイッチング動作に伴って共振することによりスイッチング素子５１１ａのドレイン−ソース間電圧（Ｖｄｓ）の上昇を抑制し、スイッチング動作時のエネルギーロスを低減するものである。
【０００７】
スイッチング素子５１１ａ・５１１ｂが協動的にスイッチング動作を行う（交互にオン・オフを繰り返す）ことにより、ＤＣ−ＤＣコンバータ（入力変換回路５１１）に入力された直流電流の電圧を昇圧または降圧して出力する。
なお、入力変換回路５１１が昇圧回路または降圧回路のいずれとして機能するかは、スイッチング素子５１１ａ・５１１ｂのスイッチング動作の先後により決まる。
【０００８】
また、従来のＤＣ−ＤＣコンバータの出力電圧の制御方法としては、スイッチング素子のオンデューティ（デューティ比）を制御することにより所望の出力電圧を得るＰＷＭ（Ｐｕｌｓｅ  Ｗｉｄｔｈ  Ｍｏｄｕｌａｔｉｏｎ；パルス幅変調）制御、あるいはスイッチング素子のスイッチング周波数（スイッチング周期）を制御することにより所望の出力電圧を得るスイッチング周波数制御が知られている。
【０００９】
図１０に示す如く、電流不連続モードでＰＷＭ制御を行う場合、ＤＣ−ＤＣコンバータを構成する入力変換回路のスイッチング素子のオン時間を長くしてデューティ比を大きくする（パルス幅を大きくする）とＤＣ−ＤＣコンバータの出力電圧、ひいては出力電力（負荷への供給電力）が大きくなる。
また、電流不連続モードでスイッチング周波数制御を行う場合、ＤＣ−ＤＣコンバータを構成する入力変換回路のスイッチング素子のオン・オフを一回ずつ行う周期（スイッチング周期）を長くしてスイッチング周波数を小さくするとＤＣ−ＤＣコンバータの出力電圧、ひいては出力電力（負荷への供給電力）が大きくなる。
【００１０】
図１１に示す如く、入力変換回路５１１は制御面だけから考えるとＰＷＭ制御におけるパルス幅で出力電流を制御することが可能な可変電流源とモデル化することが可能であり、ＤＣ−ＤＣコンバータ５０１は入力変換回路５１１の出力電圧の安定化を図るための最も簡素なものの一つである。
【００１１】
ＤＣ−ＤＣコンバータ５０１は入力変換回路５１１の他、キャパシタ５０２、コンパレータ５０３および制御装置５０４を具備し、これらによりフィードバック系を形成する。
【００１２】
キャパシタ５０２はＤＣ−ＤＣコンバータ５０１（入力変換回路５１１）から出力される直流電流を平滑化するためのキャパシタである。キャパシタ５０２の一端は入力変換回路５１１の出力側に接続され、キャパシタ５０２の他端はグラウンドに接続される。
【００１３】
コンパレータ５０３はＤＣ−ＤＣコンバータ５０１（入力変換回路５１１）の出力電圧と目標電圧（所望の電圧）とを比較するものである。コンパレータ５０３はＤＣ−ＤＣコンバータ５０１の出力電圧が目標電圧よりも高いときはＨｉ信号（コンパレータ出力＝１）、ＤＣ−ＤＣコンバータ５０１の出力電圧が目標電圧よりも低いときはＬｏ信号（コンパレータ出力＝０）を出力する。
【００１４】
制御装置５０４はコンパレータ５０３によるＤＣ−ＤＣコンバータ５０１の出力電圧と目標電圧との比較結果に基づいて入力変換回路５１１のスイッチング素子５１１ａ・５１１ｂのデューティ比を制御するものである。
制御装置５０４はコンパレータ５０３の出力＝１のときはデューティ比を所定の微小値Δだけ小さくし（ＰＷＭ＝ＰＷＭ−Δ）、コンパレータ５０３の出力＝０のときはデューティ比を所定の微小値Δだけ大きくする（ＰＷＭ＝ＰＷＭ＋Δ）。
【００１５】
このようにＤＣ−ＤＣコンバータ５０１を構成することにより、ＤＣ−ＤＣコンバータ５０１の出力電圧を所望の値に制御している。
また、上記微小値Δの大きさを制御対象の現在の動作状況や推定された所定時間経過後の動作状況等に基づいて適宜調整する技術（いわゆるＰ制御）も知られている。例えば、特許文献１に記載の如くである。
【００１６】
しかし、上記の如くフィードバック系を形成するＤＣ−ＤＣコンバータ５０１の出力電圧には「発振」が生じるという問題がある。
ここで「発振」とは、ＤＣ−ＤＣコンバータの出力電圧が目標電圧の近傍で振動した状態、または目標電圧を跨いで振動した状態が継続することを指す。
図１２の（ａ）に示す如く、初期電圧（ＤＣ−ＤＣコンバータ５０１の起動時の出力電圧）が目標電圧と異なる場合には、ＤＣ−ＤＣコンバータ５０１の起動時から比較的大きな振幅の発振が生じる。しかも、当該発振の振幅は時間の経過とともに大きくなり、発振の周波数は低くなる（周期が長くなる）。
また、図１２の（ｂ）に示す如く、初期電圧（ＤＣ−ＤＣコンバータ５０１の起動時の出力電圧）が目標電圧と同じである場合であっても、図１２の（ａ）と同様に発振の振幅が時間の経過とともに大きくなり、発振の周波数は低くなる（周期が長くなる）。
【００１７】
以下では、図１３を用いてＤＣ−ＤＣコンバータ５０１における発振の発生メカニズムについて説明する。
【００１８】
図１３の（１）に示す如く、初期状態（ｔ＝０）では出力電流が目標電流よりも小さく、出力電圧は目標電圧と同じであるとする。
初期状態からしばらくの間はＤＣ−ＤＣコンバータ５０１の出力電流が目標電流よりも小さいため、キャパシタ５０２に蓄えられていた電荷が減少し、ＤＣ−ＤＣコンバータ５０１の出力電流が上昇して目標電流に近付いていくとともにＤＣ−ＤＣコンバータ５０１の出力電圧が低下していく。
図１３の（２）に示す如く、ＤＣ−ＤＣコンバータ５０１の出力電流が目標電流よりも大きくなると、キャパシタ５０２に蓄えられる電荷が増加し、ＤＣ−ＤＣコンバータ５０１の出力電圧が上昇に転じる。
図１３の（３）に示す如く、ＤＣ−ＤＣコンバータ５０１の出力電圧が目標電圧よりも大きくなると、制御装置５０４は出力電圧を下げるべくデューティ比を小さくする制御を行う。
その結果、出力電流は低下していくが、出力電流が目標電流を上回っている間はキャパシタ５０２に蓄えられる電荷が増加し続けるので、ＤＣ−ＤＣコンバータ５０１の出力電圧が上昇し続ける。
【００１９】
このように、上記（１）〜（３）のサイクルの繰り返しにより発振が生じ、その振幅が増大していく。
【００２０】
ＤＣ−ＤＣコンバータ５０１における発振の発生は、フィードバック系の処理速度（フィードバック周期）、演算毎のＰＷＭ値（デューティ比）の変化量（微小値Δの大きさ）、キャパシタ５０２の容量にかかわらず必ず発生する原理的なものであり、これらのパラメータは発振の振幅の増加速度の大きさに寄与するのみである。
また、ＤＣ−ＤＣコンバータ５０１における発振の発生メカニズムにフィードバック系のサンプリングによる遅れ要素がある場合には、図１３の（２）に対する（３）のタイミングがさらに遅れることとなり、発振の振幅を更に増大させる要因となる。
さらに、ＤＣ−ＤＣコンバータ５０１における発振の発生メカニズムには発振の振幅を抑制する（小さくする）要素が無いことから、図１２の（ａ）および（ｂ）に示す如く、発振の振幅は時間の経過とともに単調増加し、発振の周波数は小さくなる（発振の周期は長くなる）。
【００２１】
従って、ＤＣ−ＤＣコンバータ５０１の出力電流の変動よりもフィードバック系の処理速度を十分に大きくしても、上記問題を解消することが困難である。
【００２２】
上記問題を解消する方法としては、ＤＣ−ＤＣコンバータ５０１の出力電流を検出することが考えられるが、一般に直流電流の検出は直流電圧の検出に比べて回路が複雑になることから、製造コストが上昇するという問題がある。
【００２３】
また、上記問題を解消する別の方法としては、Ｐ制御（観測値と目標値との差分に応じて制御量を変化させる）を出力電圧の制御に適用することが考えられるが、Ｐ制御を行うためには観測値と目標値との差分を連続値で（アナログで）取得しなければならず、大規模なアナログ回路あるいはＡ／Ｄコンバータが必要となり、製造コストが上昇するという問題がある。
【特許文献１】特開平１１−２６５２０３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２４】
本発明は以上の如き状況に鑑み、電流不連続モードでＰＷＭ制御またはスイッチング周波数制御を行うＤＣ−ＤＣコンバータにおいて、出力電圧の発振を防止する（または容易に収束させる）ことが可能なＤＣ−ＤＣコンバータ、およびその制御方法を提供するものである。
【課題を解決するための手段】
【００２５】
本発明の解決しようとする課題は以上の如くであり、次にこの課題を解決するための手段を説明する。
【００２６】
即ち、請求項１においては、
電流不連続モードでＰＷＭ制御を行うＤＣ−ＤＣコンバータであって、
出力電圧と目標電圧との差分の正負が逆転したときのデューティ比（ｄ１）を記憶するデューティ比記憶部と、
前記デューティ比記憶部がデューティ比（ｄ１）を記憶してから次に出力電圧と目標電圧との差分の正負が逆転するまでは当該差分がゼロに近付く方向にデューティ比を変化させるとともに、次に出力電圧と目標電圧との差分の正負が逆転したときには、前回演算時のデューティ比（ｄ２）と前記デューティ比記憶部に記憶されたデューティ比（ｄ１）との差分（ｄ２−ｄ１）に係数（ｋ；０＜ｋ＜１）を乗算した値を前回演算時のデューティ比（ｄ２）から減算した値（ｄ２−ｋ×（ｄ２−ｄ１））を今回演算時のデューティ比（ｄ３）とするデューティ比制御部と、
を具備するものである。
【００２７】
請求項２においては、
前記係数ｋ＝１／２とするものである。
【００２８】
請求項３においては、
電流不連続モードでスイッチング周波数制御を行うＤＣ−ＤＣコンバータであって、
出力電圧と目標電圧との差分の正負が逆転したときのスイッチング周波数（ｆ１）を記憶するスイッチング周波数記憶部と、
前記スイッチング周波数記憶部がスイッチング周波数（ｆ１）を記憶してから次に出力電圧と目標電圧との差分の正負が逆転するまでは当該差分がゼロに近付く方向にスイッチング周波数を変化させるとともに、次に出力電圧と目標電圧との差分の正負が逆転したときには、前回演算時のスイッチング周波数（ｆ２）と前記スイッチング周波数記憶部に記憶されたスイッチング周波数（ｆ１）との差分（ｆ２−ｆ１）に係数（ｋ；０＜ｋ＜１）を乗算した値を前回演算時のスイッチング周波数（ｆ２）から減じた値（ｆ２−ｋ×（ｆ２−ｆ１））を今回演算時のスイッチング周波数（ｆ３）とするスイッチング周波数制御部と、
を具備するものである。
【００２９】
請求項４においては、
前記係数ｋ＝１／２とするものである。
【００３０】
請求項５においては、
電流不連続モードでＰＷＭ制御を行うＤＣ−ＤＣコンバータの制御方法であって、
出力電圧と目標電圧との差分の正負が逆転したときのデューティ比（ｄ１）を記憶し、
当該デューティ比（ｄ１）を記憶してから次に出力電圧と目標電圧との差分の正負が逆転するまでは当該差分がゼロに近付く方向にデューティ比を変化させるとともに、次に出力電圧と目標電圧との差分の正負が逆転したときには、前回演算時のデューティ比（ｄ２）と先に記憶されたデューティ比（ｄ１）との差分（ｄ２−ｄ１）に係数（ｋ；０＜ｋ＜１）を乗算した値を前回演算時のデューティ比（ｄ２）から減算した値（ｄ２−ｋ×（ｄ２−ｄ１））を今回演算時のデューティ比（ｄ３）とするものである。
【００３１】
請求項６においては、
前記係数ｋ＝１／２とするものである。
【００３２】
請求項７においては、
電流不連続モードでスイッチング周波数制御を行うＤＣ−ＤＣコンバータの制御方法であって、
出力電圧と目標電圧との差分の正負が逆転したときのスイッチング周波数（ｆ１）を記憶し、
当該スイッチング周波数（ｆ１）を記憶してから次に出力電圧と目標電圧との差分の正負が逆転するまでは当該差分がゼロに近付く方向にスイッチング周波数を変化させるとともに、次に出力電圧と目標電圧との差分の正負が逆転したときには、前回演算時のスイッチング周波数（ｆ２）と先に記憶されたスイッチング周波数（ｆ１）との差分（ｆ２−ｆ１）に係数（ｋ；０＜ｋ＜１）を乗算した値を前回演算時のスイッチング周波数（ｆ２）から減算した値（ｆ２−ｋ×（ｆ２−ｆ１））を今回演算時のスイッチング周波数（ｆ３）とするものである。
【００３３】
請求項８においては、
前記係数ｋ＝１／２とするものである。
【発明の効果】
【００３４】
本発明の効果は、電流不連続モードによるＰＷＭ制御またはスイッチング周波数制御を行うＤＣ−ＤＣコンバータにおいて、出力電圧の発振を防止する、または、容易に収束させることである。
【発明を実施するための最良の形態】
【００３５】
以下では、図１乃至図７を用いて、本発明に係るＤＣ−ＤＣコンバータの実施の一形態であるＤＣ−ＤＣコンバータ１０１について説明する。
なお、ＤＣ−ＤＣコンバータ１０１おける出力電圧の制御は、本発明に係るＤＣ−ＤＣコンバータの制御方法の実施の一形態に相当する。
【００３６】
ＤＣ−ＤＣコンバータ１０１は電流不連続モードでＰＷＭ制御を行うＤＣ−ＤＣコンバータである。
「電流不連続モード」は、ＤＣ−ＤＣコンバータの制御方式の一つであって、ＤＣ−ＤＣコンバータを構成するスイッチング素子がオフのときにＤＣ−ＤＣコンバータを構成するコイルの電流が一度ゼロとなる（コイル電流が不連続となる）ものを広く指す。
「ＰＷＭ制御」はスイッチング素子のオンデューティ（デューティ比）を制御することにより所望の出力電圧を得る制御方式である。
【００３７】
図１に示す如く、ＤＣ−ＤＣコンバータ１０１は入力変換回路１１１の他、キャパシタ１０２、コンパレータ５０３および制御装置１０４を具備し、これらによりフィードバック系を形成する。
【００３８】
図２に示す如く、入力変換回路１１１は主としてスイッチング素子１１１ａ、スイッチング素子１１１ｂ、インダクタ１１１ｃ、キャパシタ１１１ｄを具備する。
スイッチング素子１１１ａ・１１１ｂはＮチャネルのＭＯＳＦＥＴからなり、ゲートに信号が入力されることにより、ソースとドレインの間の導通および遮断、すなわちスイッチング動作を行う。
インダクタ１１１ｃおよびキャパシタ１１１ｄは入力変換回路１１１の共振部を構成し、スイッチング素子１１１ａ・１１１ｂのスイッチング動作に伴って共振することによりスイッチング素子１１１ａのドレイン−ソース間電圧（Ｖｄｓ）の上昇を抑制し、スイッチング動作時のエネルギーロスを低減するものである。
【００３９】
スイッチング素子１１１ａ・１１１ｂが協動的にスイッチング動作を行う（交互にオン・オフを繰り返す）ことにより、入力変換回路１１１に入力された直流電圧を昇圧または降圧して出力する。
なお、入力変換回路１１１が昇圧回路または降圧回路のいずれとして機能するかは、スイッチング素子１１１ａ・１１１ｂのスイッチング動作の先後により決まる。
【００４０】
図３に示す如く、スイッチング素子１１１ａをオンからオフにすると、インダクタ１１１ｃからスイッチング素子１１１ａに向かって流れていた直流電流の電荷が共振部を構成するキャパシタ１１１ｄに移動して蓄えられる。
よって、スイッチング素子１１１ａをオンからオフにするタイミングにおいてはスイッチング素子１１１ａのドレイン−ソース間電圧Ｖｄｓの急激な上昇が抑制されるので、特に制約無くソフトスイッチングを達成することが可能である。換言すれば、オン時間（スイッチング素子１１１ａがオフからオンになった時点から再びオフになる時点までに要する時間）が任意の長さにおいてソフトスイッチングを達成することが可能である。
このように、入力変換回路１１１が電流不連続モードでスイッチング動作を行う場合、スイッチング素子１１１ａをオンにする際にコイル電流ＩＬがゼロになっていることからソフトスイッチングを達成することが可能であり、ひいてはスイッチングによる電力損失を低減することが可能である。
なお、本実施例では入力変換回路１１１がスイッチング素子１１１ａ・１１１ｂのスイッチング動作の先後により昇圧回路としても降圧回路としても機能する構成としたが、本発明に係るＤＣ−ＤＣコンバータはこれに限定されず、入力変換回路がいわゆる昇圧回路、降圧回路あるいは反転回路としてのみ機能する構成であっても良い。
【００４１】
図１に示す如く、キャパシタ１０２はＤＣ−ＤＣコンバータ１０１（入力変換回路１１１）から出力される直流電流を平滑化するためのキャパシタである。キャパシタ１０２の一端は入力変換回路１１１の出力側に接続され、キャパシタ１０２の他端はグラウンドに接続される。
【００４２】
図１に示す如く、コンパレータ１０３はＤＣ−ＤＣコンバータ１０１（入力変換回路１１１）の出力電圧と目標電圧（所望の電圧）とを比較するものである。コンパレータ１０３はＤＣ−ＤＣコンバータ１０１の出力電圧が目標電圧よりも高いときはＨｉ信号（コンパレータ出力＝１）、ＤＣ−ＤＣコンバータ１０１の出力電圧が目標電圧よりも低いときはＬｏ信号（コンパレータ出力＝０）を出力する。
【００４３】
制御装置１０４はコンパレータ１０３によるＤＣ−ＤＣコンバータ１０１の出力電圧と目標電圧との比較結果に基づいて入力変換回路１１１のスイッチング素子１１１ａ・１１１ｂのデューティ比を制御するものである。
制御装置１０４はコンパレータ１０３の出力端子に接続され、コンパレータ１０３からの出力信号を取得することが可能である。
【００４４】
図１に示す如く、制御装置１０４はデューティ比記憶部１０４ａ、デューティ比制御部１０４ｂを具備する。
【００４５】
デューティ比記憶部１０４ａは出力電圧と目標電圧との差分の正負が逆転したときのデューティ比を記憶するものである。デューティ比記憶部１０４ａの具体例としてはメモリ（バッファメモリ）等が挙げられる。
なお、本実施例のデューティ比記憶部１０４ａは出力電圧と目標電圧との差分の正負が逆転したときのデューティ比のうち、直近の値（ｄ１）を記憶する構成としたが、本発明に係るＤＣ−ＤＣコンバータのデューティ比記憶部はこれに限定されず、直近の値（ｄ１）以前の値も含めて複数記憶可能な構成としても良い。
【００４６】
デューティ比制御部１０４ｂはＤＣ−ＤＣコンバータ１０１のデューティ比を制御するものである。
より詳細には、デューティ比制御部１０４ｂはデューティ比記憶部１０４ａに記憶されたデューティ比（ｄ１）、前回の演算時のデューティ比（ｄ２）、コンパレータ１０３からの出力信号（出力電圧と目標電圧との差分の正負が逆転したか否かに係る情報）等に基づいて、今回の演算時のデューティ比（ｄ３）を決定する。
【００４７】
以下では、図４を用いてデューティ比制御部１０４ｂによるデューティ比制御の詳細について説明する。
【００４８】
まず、ステップＳ１０００において、デューティ比制御部１０４ｂは、コンパレータ１０３からの出力信号に基づいてＤＣ−ＤＣコンバータ１０１（入力変換回路１１１）の出力電圧が目標電圧よりも大きいか否かを判定する。
より具体的には、デューティ比制御部１０４ｂは、コンパレータ１０３の出力＝１のときにはＤＣ−ＤＣコンバータ１０１（入力変換回路１１１）の出力電圧が目標電圧よりも大きいと判定し、コンパレータ１０３の出力＝０のときにはＤＣ−ＤＣコンバータ１０１（入力変換回路１１１）の出力電圧が目標電圧よりも小さいと判定する。
ステップＳ１０００において、デューティ比制御部１０４ｂは、ＤＣ−ＤＣコンバータ１０１（入力変換回路１１１）の出力電圧が目標電圧よりも大きいと判定した場合にはステップＳ１１１０に移行し、ＤＣ−ＤＣコンバータ１０１（入力変換回路１１１）の出力電圧が目標電圧よりも小さいと判定した場合にはステップＳ１１２０に移行する。
【００４９】
ステップＳ１１１０およびステップＳ１１２０において、デューティ比制御部１０４ｂは、コンパレータ１０３からの出力信号についてのフラグ（正負フラグ）の正負を判定する。
デューティ比制御部１０４ｂは、ＤＣ−ＤＣコンバータ１０１（入力変換回路１１１）の出力電圧と目標電圧との差分の正負が負から正に逆転（移行）したときには負のフラグ、正から負に逆転（移行）したときには正のフラグを立て、出力電圧と目標電圧との差分の正負が逆転していないときには前回演算時と同じフラグを立てるが、前回演算時に立てた正負フラグが正のフラグまたは負のフラグのいずれであるかを判定する。
ステップＳ１１１０において、デューティ比制御部１０４ｂは、正負フラグが負であると判定した場合にはステップＳ１２１０に移行し、正負フラグが正であると判定した場合にはステップＳ１２２０に移行する。
また、ステップＳ１１２０において、デューティ比制御部１０４ｂは、正負フラグが負であると判定した場合にはステップＳ１２３０に移行し、正負フラグが正であると判定した場合にはステップＳ１２４０に移行する。
【００５０】
ステップＳ１２１０において、デューティ比制御部１０４ｂは、前回演算時のデューティ比（ｄ２）から所定の微小値Δを減算したもの（ｄ２−Δ）を今回演算時のデューティ比（ｄ３）とし（ｄ３＝ｄ２−Δ）、ステップＳ１３１０に移行する。
なお、微小値Δの大きさはＤＣ−ＤＣコンバータ１０１（入力変換回路１１１）の出力電圧の大きさ、ＤＣ−ＤＣコンバータ１０１が適用される回路等の条件に応じて適宜選択することが可能である。また、微小値Δの大きさは一定値でも良く、可変値（例えば出力電圧と目標電圧との差分に略比例する値）としても良い。
【００５１】
ステップＳ１２２０において、デューティ比制御部１０４ｂは、デューティ比記憶部１０４ａに記憶されたデューティ比（ｄ１）と前回演算時のデューティ比（ｄ２）との平均値（（ｄ１＋ｄ２）／２）を今回演算時のデューティ比（ｄ３）とし（ｄ３＝（ｄ１＋ｄ２）／２）、ステップＳ１３１０に移行する。
【００５２】
上記ステップＳ１２２０におけるデューティ比制御部１０４ｂの演算は、換言すると、前回演算時のデューティ比（ｄ２）とデューティ比記憶部１０４ａに記憶されたデューティ比（ｄ１）との差分（ｄ２−ｄ１）に係数ｋ（＝１／２）を乗算した値を前回演算時のデューティ比（ｄ２）から減算した値（ｄ２−（１／２）×（ｄ２−ｄ１））を今回演算時のデューティ比（ｄ３）とする（ｄ３＝ｄ２−（１／２）×（ｄ２−ｄ１））ものである。
【００５３】
ステップＳ１２３０において、デューティ比制御部１０４ｂは、デューティ比記憶部１０４ａに記憶されたデューティ比（ｄ１）と前回演算時のデューティ比（ｄ２）との平均値（（ｄ１＋ｄ２）／２）を今回演算時のデューティ比（ｄ３）とし（ｄ３＝（ｄ１＋ｄ２）／２）、ステップＳ１３２０に移行する。
【００５４】
上記ステップＳ１２３０におけるデューティ比制御部１０４ｂの演算は、換言すると、前回演算時のデューティ比（ｄ２）とデューティ比記憶部１０４ａに記憶されたデューティ比（ｄ１）との差分（ｄ２−ｄ１）に係数ｋ（＝１／２）を乗算した値を前回演算時のデューティ比（ｄ２）から減算した値（ｄ２−（１／２）×（ｄ２−ｄ１））を今回演算時のデューティ比（ｄ３）とする（ｄ３＝ｄ２−（１／２）×（ｄ２−ｄ１））ものである。
【００５５】
ステップＳ１２４０において、デューティ比制御部１０４ｂは、前回演算時のデューティ比（ｄ２）に所定の微小値Δを加算したもの（ｄ２＋Δ）を今回演算時のデューティ比（ｄ３）とし（ｄ３＝ｄ２＋Δ）、ステップＳ１３２０に移行する。
【００５６】
上記デューティ比制御部１０４ｂによるデューティ比制御の演算は、所定の演算周期毎に繰り返し行われる。
【００５７】
以下では、図５を用いて、図４に示すデューティ比制御を行った場合におけるＤＣ−ＤＣコンバータ１０１のデューティ比、出力電流および出力電圧の挙動について説明する。
【００５８】
デューティ比記憶部１０４ａは、時間ｔ１において出力電圧と目標電圧との差分の正負が逆転する（正→負に移行する）ことから、時間ｔ１におけるデューティ比を記憶する。
【００５９】
デューティ比制御部１０４ｂは、時間ｔ１から時間ｔ２まで、すなわちデューティ比記憶部１０４ａがデューティ比を記憶してから次に出力電圧と目標電圧との差分の正負が逆転する（負→正に移行する）まで（図５中の（１））は、ステップＳ１０００→ステップＳ１１２０→ステップＳ１２４０→ステップＳ１３２０→ステップＳ１０００→・・・という一連のフローを繰り返すことにより、出力電圧と目標電圧との差分がゼロに近付く方向にデューティ比を変化させる（デューティ比を徐々に大きくしていく）。
【００６０】
デューティ比制御部１０４ｂは、時間ｔ２において出力電圧と目標電圧との差分の正負が逆転する（負→正に移行する）ことから、ステップＳ１０００→ステップＳ１１１０→ステップＳ１２２０→ステップＳ１３１０という一連のフローにより、デューティ比記憶部１０４ａに記憶されたデューティ比（時間ｔ１におけるデューティ比）と前回演算時のデューティ比（時間ｔ２の一回前の演算時におけるデューティ比）とに基づいて今回演算時のデューティ比（時間ｔ２におけるデューティ比）を算出する。
【００６１】
デューティ比記憶部１０４ａは、今回演算時のデューティ比（時間ｔ２におけるデューティ比）を新たに記憶する。
【００６２】
デューティ比制御部１０４ｂは、時間ｔ２から時間ｔ３まで、すなわちデューティ比記憶部１０４ａが（新たに）デューティ比を記憶してから次に出力電圧と目標電圧との差分の正負が逆転する（正→負に移行する）まで（図５中の（２））は、ステップＳ１０００→ステップＳ１１１０→ステップＳ１２１０→ステップＳ１３１０→ステップＳ１０００→・・・という一連のフローを繰り返すことにより、出力電圧と目標電圧との差分がゼロに近付く方向にデューティ比を変化させる（デューティ比を徐々に小さくしていく）。
【００６３】
デューティ比制御部１０４ｂは、時間ｔ３において出力電圧と目標電圧との差分の正負が逆転する（正→負に移行する）ことから、ステップＳ１０００→ステップＳ１１２０→ステップＳ１２３０→ステップＳ１３２０というフローにより、デューティ比記憶部１０４ａに記憶されたデューティ比（時間ｔ２におけるデューティ比）と前回演算時のデューティ比（時間ｔ３の一回前の演算時におけるデューティ比）とに基づいて今回演算時のデューティ比（時間ｔ３におけるデューティ比）を算出する。
【００６４】
デューティ比記憶部１０４ａは、今回演算時のデューティ比（時間ｔ３におけるデューティ比）を新たに記憶する。
【００６５】
デューティ比制御部１０４ｂは、時間ｔ３から時間ｔ４まで、すなわちデューティ比記憶部１０４ａがデューティ比を記憶してから次に出力電圧と目標電圧との差分の正負が逆転する（負→正に移行する）まで（図５中の（３））は、ステップＳ１０００→ステップＳ１１２０→ステップＳ１２４０→ステップＳ１３２０→ステップＳ１０００→・・・というフローを繰り返すことにより、出力電圧と目標電圧との差分がゼロに近付く方向にデューティ比を変化させる（デューティ比を徐々に大きくしていく）。
【００６６】
図４に示すデューティ比制御を行った場合、図５に示す如くＤＣ−ＤＣコンバータ１０１（入力変換回路１１１）の出力電圧の振幅は時間の経過とともに小さくなる。すなわち、出力電圧の発振が抑制される。
また、図６および図７に示す如く、スイッチング素子１１１ａ・１１１ｂのデューティ比が収束するとともにＤＣ−ＤＣコンバータ１０１（入力変換回路１１１）の出力電流も所望の値に収束し、発振が発生していない（発振が防止された）ことが分かる。
【００６７】
以上の如く、本発明に係るＤＣ−ＤＣコンバータの実施の一形態であるＤＣ−ＤＣコンバータ１０１は、
電流不連続モードでＰＷＭ制御を行うＤＣ−ＤＣコンバータであって、
出力電圧と目標電圧との差分の正負が逆転したときのデューティ比（ｄ１）を記憶するデューティ比記憶部１０４ａと、
デューティ比記憶部１０４ａがデューティ比（ｄ１）を記憶してから次に出力電圧と目標電圧との差分の正負が逆転するまでは当該差分がゼロに近付く方向にデューティ比を変化させるとともに、次に出力電圧と目標電圧との差分の正負が逆転したときには、前回演算時のデューティ比（ｄ２）と前記デューティ比記憶部に記憶されたデューティ比（ｄ１）との差分（ｄ２−ｄ１）に係数（ｋ＝１／２）を乗算した値を前回演算時のデューティ比（ｄ２）から減算した値（ｄ２−ｋ×（ｄ２−ｄ１））を今回演算時のデューティ比（ｄ３）とするデューティ比制御部１０４ｂと、
を具備するものである。
このように構成することにより、出力電圧の発振を防止しつつ所望の出力電圧を得ることが可能である。
また、ＤＣ−ＤＣコンバータ１０１を実現する場合に必要なアナログ要素は出力電圧および目標電圧のいずれが大きいかを判定する部分（本実施例の場合、コンパレータ１０３）のみであることから、ＤＣ−ＤＣコンバータ１０１の制御をデジタル処理で行うのに適している。
【００６８】
なお、本実施例ではデューティ比記憶部１０４ａが次に出力電圧と目標電圧との差分の正負が逆転したときに演算に用いる係数ｋを１／２とした（ｋ＝１／２）が、本発明はこれに限らず、ＤＣ−ＤＣコンバータおよび周囲の回路等の条件に応じて係数ｋの値を０＜ｋ＜１の範囲で適宜選択すれば良い。
ただし、デューティ比と出力電流との間に略比例の関係がある場合には、ｋの値を１／２近傍（例えば０．４＜ｋ＜０．６）に設定することが望ましい。ｋ＝１／２とした場合には、デューティ比制御部を実現する際にシフトレジスタ（１ビットシフト回路）を用いることが可能であり、回路構成を簡素化することが可能である。
【００６９】
また、本実施例のＤＣ−ＤＣコンバータ１０１は電流不連続モードでＰＷＭ制御を行うＤＣ−ＤＣコンバータであって、デューティ比記憶部１０４ａとデューティ比制御部１０４ｂとを具備する構成としたが、本発明はこれに限定されず、
電流不連続モードでスイッチング周波数制御を行うＤＣ−ＤＣコンバータであって、
出力電圧と目標電圧との差分の正負が逆転したときのスイッチング周波数（ｆ１）を記憶するスイッチング周波数記憶部と、
スイッチング周波数記憶部がスイッチング周波数（ｆ１）を記憶してから次に出力電圧と目標電圧との差分の正負が逆転するまでは当該差分がゼロに近付く方向にスイッチング周波数を変化させるとともに、次に出力電圧と目標電圧との差分の正負が逆転したときには、前回演算時のスイッチング周波数（ｆ２）とスイッチング周波数記憶部に記憶されたスイッチング周波数（ｆ１）との差分（ｆ２−ｆ１）に係数（ｋ；０＜ｋ＜１）を乗算した値を前回演算時のスイッチング周波数（ｆ２）から減じた値（ｆ２−ｋ×（ｆ２−ｆ１））を今回演算時のスイッチング周波数（ｆ３）とするスイッチング周波数制御部と、
を具備する構成としても同様の効果を奏する。
【００７０】
なお、スイッチング周波数制御部において「出力電圧と目標電圧との差分がゼロに近付く方向にスイッチング周波数を変化させる」とは、出力電圧と目標電圧との差分が正である場合（出力電圧が目標電圧より大きい場合）にはスイッチング周波数を大きくする（スイッチング周期を短くする）ことであり、出力電圧と目標電圧との差分が負である場合（出力電圧が目標電圧より小さい場合）にはスイッチング周波数を小さくする（スイッチング周期を長くする）ことである。
【図面の簡単な説明】
【００７１】
【図１】本発明に係るＤＣ−ＤＣコンバータの実施の一形態を示す図。
【図２】本発明に係るＤＣ−ＤＣコンバータの実施の一形態における入力変換回路を示す図。
【図３】本発明に係るＤＣ−ＤＣコンバータの実施の一形態における入力変換回路の挙動を示すタイミングチャート図。
【図４】本発明に係るＤＣ−ＤＣコンバータの実施の一形態におけるデューティ比制御部の演算フロー図。
【図５】本発明に係るＤＣ−ＤＣコンバータの実施の一形態におけるデューティ比、出力電流および出力電圧の初期の挙動を示す図。
【図６】本発明に係るＤＣ−ＤＣコンバータの実施の一形態におけるデューティ比、の挙動を示す図。
【図７】本発明に係るＤＣ−ＤＣコンバータの実施の一形態におけるデューティ比および出力電圧の挙動のシミュレーション結果を示す図。
【図８】電流不連続モードおよび電流連続モードの出力電流の挙動を示す模式図。
【図９】従来のＤＣ−ＤＣコンバータの入力変換回路の一例を示す図。
【図１０】電流不連続モードにおけるデューティ比と出力電流の関係を示す模式図。
【図１１】従来のＤＣ−ＤＣコンバータの一例を示す図。
【図１２】従来の電流不連続モードでＰＷＭ制御を行うＤＣ−ＤＣコンバータの発振を示す図。
【図１３】発振のメカニズムを示す模式図。
【符号の説明】
【００７２】
１０１    ＤＣ−ＤＣコンバータ
１０４ａ  デューティ比記憶部
１０４ｂ  デューティ比制御部
【図１】
2008131760.tif 000003
【図２】
2008131760.tif 000004
【図３】
2008131760.tif 000005
【図４】
2008131760.tif 000006
【図５】
2008131760.tif 000007
【図６】
2008131760.tif 000008
【図７】
2008131760.tif 000009
【図８】
2008131760.tif 000010
【図９】
2008131760.tif 000011
【図１０】
2008131760.tif 000012
【図１１】
2008131760.tif 000013
【図１２】
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【図１３】
2008131760.tif 000015