(57)【要約】【課題】  半導体ウエハのばらつきによる半導体装置のサイズの増加を防ぎ、より小型で高性能な半導体層装置と半導体装置を用いた電力変換装置を提供することを目的とする。【解決手段】  絶縁膜を介して支持基板上に形成されたＳＯＩ型高耐圧半導体装置の製造法において、半導体装置の活性層となるｐ型もしくはｎ型の不純物濃度が２Ｅ１４cm-3以下のＳＯＩ基板にイオン注入方法により基板全面に不純物を導入してドリフト層を形成することで耐圧ばらつきが少なく小型の半導体装置を製造することを実現する。【選択図】図１
2008270378.tif 000002
【特許請求の範囲】
【請求項１】
活性層となる第１の導電型の第１の半導体層と、
前記第１の半導体層の第１の主表面に形成される第２の導電型の第２の半導体層と、
該第２の半導体の表面に形成される第１の導電型の第３の半導体層と、
前記第１の半導体層の第１の主表面に前記第２の半導体層と離れて形成される第１の導電型の第４の半導体層と、
該第４の半導体層の表面に高不純物濃度で形成される第１もしくは第２の導電型の第５の半導体層と、
前記第２の半導体層と前記第３の半導体層に接触する第１の電極と、
前記第４の半導体層と接触する第２の電極と、
前記第１，第２，第３の半導体層をまたがって形成されるゲート電極と、
前記第１の半導体層が第２の主表面で絶縁膜を介して支持基板上に形成されたＳＯＩ型の半導体装置の製造方法において、
前記半導体装置の活性層となるＳＯＩ基板にイオン注入方法により基板に不純物を導入して前記第１の半導体層を形成することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１の半導体装置の製造法において、
前記半導体装置の活性層となるＳＯＩ基板がｐ型もしくはｎ型の不純物濃度が２Ｅ１４cm-3以下であることを特徴とする半導体装置の製造法。
【請求項３】
請求項１の半導体装置の製造法において、
前記第１の半導体層が前記第１の主表面から基板全面にイオン注入方法により不純物を導入し、そのイオン種の注入の射影飛程が１μｍ以上であることを特徴とする半導体装置の製造法ならびに半導体装置。
【請求項４】
請求項３の半導体装置の製造法において、
前記ＳＯＩ基板の活性層となるＳｉ層厚が４μｍ以上であることを特徴とする半導体装置の製造法ならびに半導体装置。
【請求項５】
請求項１から請求項４のうちの１つの半導体装置の製造方法において、
前記第１の半導体層が、前記ＳＯＩ基板の活性層となるＳｉ層の第１の主表面と対面する絶縁体と接触するＳｉ面側からイオン注入法により導入されることを特徴とする半導体装置の製造法。
【請求項６】
請求項１から請求項４のうちの１つの半導体装置の製造方法を用いて、
高耐圧横型ＭＯＳＦＥＴ，横型ＩＧＢＴ，低耐圧相補型ＭＯＳＦＥＴを同一半導体装置上に形成したことを特徴とする半導体装置。
【請求項７】
請求項１から請求項４のうちの１つの半導体装置の製造方法を用いて、
高耐圧横型ＭＯＳＦＥＴ，横型ＩＧＢＴ，低耐圧相補型ＭＯＳＦＥＴを同一半導体装置上に形成したことを特徴とする電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は小型，低損失で集積化が可能な半導体装置の製造法、及び電力変換回路に関するものである。
【背景技術】
【０００２】
半導体集積回路において素子の電気的な分離をすることを目的として、集積される素子の側面や底部に絶縁膜を設けたＳＯＩ（Siliconon on Insulator）分離構造が採用されている。特に高耐圧の半導体集積回路では素子の分離が比較的容易となるため有効な構造である。
【０００３】
このようなＳＯＩ分離による高耐圧半導体装置の製造法はたとえば、〔特許文献１〕の図９の実施例に開示されている。
【０００４】
この〔特許文献１〕に開示された半導体素子は、酸化膜により絶縁されたＳｉ基板上にチャネル領域とドリフト領域をイオン注入器でそれぞれチャネル領域にはホウ素（Ｂ）を、ドリフト領域にはリン（Ｐ）をそれぞれ注入した後熱拡散し、その後ソース，ドレイン層を形成したものである。またチャネル領域とドレイン領域の間に絶縁構造を追加することで、ドリフト領域とチャネル領域のｐｎ接合の面積を最小化し動作耐圧を向上することを狙っている。
【０００５】
【特許文献１】特開平１０−１９００００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来例に拠れば、ｐ型のＳｉ基板にそれぞれｐ型，ｎ型のイオン注入領域を変えて形成し、たとえば高耐圧のＭＯＳＦＥＴのチャネル層とドリフト層（漂流領域）を作る製造法を開示している。このような方法で製造される高耐圧半導体装置において、素子の耐圧は一般にドリフト層の活性化不純物濃度に依存し、不純物濃度のばらつきにより変動する。特にＳＯＩ基板を用いた高耐圧半導体では、耐圧とドリフト層の不純物濃度の間に、図７に示したような関係があり、耐圧を最大にする最適な不純物濃度が存在する。このため不純物濃度のばらつきを考慮し、耐圧にマージンを設ける必要がある。
【０００７】
しかしながら、発明者が検討した結果、濃度が高い領域での耐圧の変動率は、最適値より濃度が低い領域での変動率よりも大きく、耐圧をより安定して実現するにはドリフト層の不純物濃度の設計中心値を最適値より低く設定する必要があることがわかった。このためドリフト層の抵抗が増加し、素子の抵抗が増加するため素子サイズが増加してしまう。また同時に耐圧も低下するため、耐圧を上昇させるために素子サイズが増加する必要があった。
【０００８】
従来例の場合、イオン注入法によりドリフト層を形成しているため注入されるドリフト層の不純物濃度のばらつきは少なく、耐圧のばらつきが少なくできる傾向にあるが、やはりまたスタート基板の不純物濃度ばらつきの影響を受けるため上記のような問題は同じように生じてしまう。
【０００９】
またわれわれの検討から図８に示すようにイオン注入法で形成したドリフト層は、不純物分布の広がりが大きく一定の濃度の不純物分布に近いほど、耐圧が高くなることがわかった。このため、あらかじめバルクのＳｉ結晶に製造時に一定の不純物を導入した基板をそのままドリフト層に用いたＳＯＩ基板に対し耐圧が低くなり、結果的に素子サイズの低減が困難になるという問題もあることがわかった。
【００１０】
さらにこのような半導体装置を用いた電力変換装置では、半導体素子が大型になるため大規模な集積化が困難になり回路が複雑になるため大型になる、また素子の損失の増加により変換装置の効率が低下するなどの問題が生じてしまう。
【００１１】
上述のように従来の半導体装置では、半導体ウエハのばらつきによりサイズが大きくなるという課題があり、またこれを用いた電力変換装置では小型化が困難，効率が低下するなどの問題があった。
【００１２】
本発明はこのような半導体ウエハのばらつきによる半導体装置のサイズの増加を防ぎ、より小型で高性能な半導体層装置と半導体装置を用いた電力変換装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記課題を達成するため、本発明は活性層となる第１の導電型の第１の半導体層と、第１の半導体層の第１の主表面に形成される第２の導電型の第２の半導体層と、第２の半導体の表面に形成される第１の導電型の第３の半導体層と、第１の半導体層の第１の主表面に前記第２の半導体層と離れて形成される第１の導電型の第４の半導体層と、第４の半導体層の表面に高不純物濃度で形成される第１もしくは第２の導電型の第５の半導体層と、第２の半導体層と第３の半導体層に接触する第１の電極と、第４の半導体層と接触する第２の電極と、第１，第２，第３の半導体層をまたがって形成されるゲート電極と、第１の半導体層が第２の主表面で絶縁膜を介して支持基板上に形成されたＳＯＩ型高耐圧半導体装置の製造方法において、半導体装置の活性層となるＳＯＩ基板にイオン注入方法により基板に不純物を導入して第１の半導体層を形成することを特徴とするものである。
【００１４】
また、上記課題を達成するため、本発明は前述の半導体装置の製造方法により高耐圧横型ＭＯＳＦＥＴ，横型ＩＧＢＴ，低耐圧相補型ＭＯＳＦＥＴを同一半導体装置上に形成した半導体装置を提供するものである。
【００１５】
また、上記課題を達成するため、本発明は前述の半導体装置の製造方法により高耐圧横型ＭＯＳＦＥＴ，横型ＩＧＢＴ，低耐圧相補型ＭＯＳＦＥＴを同一半導体装置上に形成した電力変換装置を提供するものである。
【発明の効果】
【００１６】
本発明によれば半導体ウエハのばらつきによる半導体装置のサイズの増加を防ぎ、より小型で高性能な半導体層装置と半導体装置を用いた電力変換装置の提供が実現出来る。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を添付の図面に基づいて詳細に説明する。
【００１８】
図１は本発明の半導体装置の断面図を示すもので、貼り合わせＳＯＩ基板上に横型の高耐圧ｎ型ＭＯＳＦＥＴを形成した例である。図２は本発明の半導体装置のドリフト層となるｎ- 層を形成する製造方法を示したもので、支持基板１１１の上に埋め込み酸化膜112を介して形成されているｎ型の活性Ｓｉ層１０１（ＳＯＩ層）と、活性Ｓｉ層中に形成されたｐ型のチャネル層１０２とｎ型のパンチスルーストッパー層１０４をもち、ｐ型チャネル層内にソースｎ+ 層１０３とコンタクトｐ+ 層１０９，ソースｎ+ 層とコンタクト
ｐ+ 層に接したソース電極１０６と、パンチスルーストッパー層内に表面から形成されたドレインｎ+ 層１０５と、ドレインｎ+ 層に接続されたドレイン電極１０７と、ソース
ｎ+ 層，チャネル層，ドリフト層の上部にまたがって形成されたゲート電極１０８から構成されている。ここで活性Ｓｉ層内でチャネル層、パンチスルーストッパー層が形成されていない領域は高耐圧素子の耐圧の主な部分を分担するドリフト層となるが、この領域の基板深さ方向の不純物分布を図１（ｂ）に示している。
【００１９】
本発明では半導体素子の製造開始時のＳＯＩ基板としてその活性層の不純物濃度が
２Ｅ１４cm-3以下の高抵抗のｐ型もしくはｎ型のものを使用して、そこにイオン注入法により図２に示す方法で不純物を導入するものである。図２はこのドリフト層の不純物導入にかかわる工程を示している。本発明で耐圧が数１０Ｖ〜５００Ｖまでの素子を形成する場合で、ｐ型のＳＯＩ基板を用いる場合を例にとると、図２（ａ）に示すように、ｐ型の高抵抗のＳＯＩ基板に、ＳＯＩ基板の表面からイオン注入法によりウエハ全面に２ＭｅＶ程度もしくはそれ以上の高エネルギーイオン注入法により射影飛程がおよそ１μｍのリン（Ｐ）イオンを０.５Ｅ１２cm-2 〜３Ｅ１２cm-2程度の面密度で注入する。そのときの不純物分布を図２（ｂ）に示す。
【００２０】
その後このウエハに高温の熱処理を加え、注入したリンイオンの活性化と熱拡散を施してドリフト層を形成する。そのときの拡散層の不純物分布の変化を図２（ｃ）に示す。その後高耐圧素子の拡散層や、同時に素子分離の酸化膜１２３を隔てて集積化される低圧素子の拡散層やゲート電極，電極，配線等を形成することで、図２（ｄ）に示した素子の断面全体の構造のように、左側に示した高耐圧の素子と右側に示した低耐圧の半導体装置を混在させて製造する。
【００２１】
この低耐圧の半導体装置は、高耐圧の半導体装置と素子分離酸化膜１２３を介して分離されており、活性Ｓｉ層１０１中にｐウエル層１２４を備え、かつ、ドレイン層１２５，ドレイン電極１２６を備えている。また、ソース層１２８，ｐウエルコンタクトｐ+ 層
１３０にはソース電極１２９が備えられ、ゲート電極１２７が構成されているものである。
【００２２】
本発明によれば、活性層に不純物濃度が低い基板を用いるため結晶引き上げ時に生じる不純物のばらつきが生じてもドリフト層の不純物濃度は精度の高いイオン注入によって導入された不純物濃度が高いために濃度の変化が少なく、耐圧の変化を少なくすることが可能となる。このためソース−ドレイン間距離Ｌが低減可能となるなど、より高い耐圧を少ない素子面積で実現できる。また、高いエネルギーのイオン注入リンをイオン注入することにより、注入された不純物の拡散深さが大きくなり、１０００℃程度で数時間の熱処理で耐圧の低下が少ない深い不純物分布が得られる。またウエハ面内ならびに深さ方向で均一でばらつきの少ないリンの不純物分布が実現できるため、ウエハ全面にイオン注入しても他の拡散層のキャリア分布のばらつきには影響がなく、他の素子の性能も安定化できる。このため、ドリフト層となるｎ- 層と他の素子領域でイオン注入領域を分ける必要がなく、ホトリソグラフィ工程も削減可能である。また本発明は耐圧が高くドリフト層不純物分布を深くすることで耐圧向上が顕著な、ＳＯＩ層の厚い構造に適しており、ＳＯＩ厚としては４μｍ以上の構成を備えることが適当である。
【００２３】
図３，図４は本発明の別の実施例を横型ＩＧＢＴの場合で示すもので、図３に素子構造とドリフト層不純物分布を、図４にその製造方法を示したものである。
【００２４】
図３の構成では、Ｓｉ支持基板１４１の上に埋め込み酸化膜１４０を介して形成されているｎ型の活性Ｓｉ層１３１と、活性Ｓｉ層中に形成されたｐ型のチャネル層１３２とｎ型のパンチスルーストッパー層１３４をもち、ｐ型チャネル層１３２内にソースｎ+ 層
１３３とコンタクトｐ+ 層１３９、ｎ+ 層とｐ+ 層に接したエミッタ電極１３６と、パンチスルーストッパー層内に表面から形成されたコレクタｐ+ 層１３５と、コレクタｐ+ 層１３５に接続されたコレクタ電極１３７と、ｎ+ 層，チャネル層，ドリフト層の上部にまたがって形成されたゲート電極１３８から構成されている。ここで活性Ｓｉ層内でチャネル層，パンチスルーストッパー層が形成されていない領域は高耐圧素子の耐圧の主な部分を分担するドリフト層となるが、この領域の基板深さ方向の不純物分布を図３（ｂ）に示している。
【００２５】
図４は基板にｎ型の高抵抗基板を用いたＳＯＩ基板により半導体装置を製造する場合を示すものである。この場合の製造方法は、まず図４（ａ）に示すようなｎ型の高抵抗の
Ｓｉ基板１５０のある一方の面から、イオン注入法によりウエハ全面にＰイオンを注入し、熱処理により活性化と熱拡散を施す。図にはこのときのＰの分布を併せて示している。その後、図４（ｂ）に示すように上記のＳｉ基板１５０を、表面に酸化膜１５１を設けたシリコン支持基板１５２と張り合わせ、熱処理し接合させる。なお、このとき酸化膜１５１はＳｉ基板１５０に設けてもかまわない。さらにＳｉ基板１５０をＰイオンを注入した反対側の表面から４μｍ〜１０数μｍまで研削することでＳｉ基板１５０をＳＯＩ層とするＳＯＩ基板が形成できる。このようにして形成したＳＯＩ基板の表面に拡散層や、ゲート電極，電極，配線等を形成し、図３に示すような高耐圧の素子を製造することが実現できる。
【００２６】
本発明では高抵抗の基板全面に射影飛程が大きな高エネルギーのイオン注入する点では先の実施例と同様であるが、ＳＯＩの支持基板との貼り合せの前に、埋め込み酸化膜と張り合わされる面からリンをイオン注入し、貼り合せ後基板を研削し所望のＳＯＩ厚さとしたＳＯＩ基板上に高耐圧素子を形成する点が異なっている。本発明の製造法によりドリフト層の不純物分布が主表面から埋め込み酸化膜に向かい増加する方向となる。
【００２７】
このような不純物分布とすることで、高耐圧のＭＯＳＦＥＴを形成した場合は図１の実施例に比べ、ドレイン−ソース間に電圧が印可された場合のドレインから埋め込み酸化膜方向の電界強度が低減可能となる。このためより高い耐圧が実現でき、素子サイズの低減や素子の抵抗の低減が可能となる。言うまでもないが図３のようにＩＧＢＴを形成した場合はコレクタから埋め込み酸化膜方向の電界強度が低減され、同様な効果が得られる。
【００２８】
図５は図１ならびに図３の製造方法を組み合わせて製造した半導体装置として横型IGBTの実施例を示している。図５（ａ）に素子構造を示し、この素子構造の各層構造は図３
（ａ）と同一の構成を備えており、図５（ｂ）にドリフト層不純物分布を示している。
【００２９】
本実施例ではＳＯＩの貼り合せ前に活性層となるＳＯＩ基板１６１の貼り合せ面からＰをイオン注入し、さらに研削して所望のＳＯＩ厚とした後さらにＳＯＩ表面からウエハ全面にＰをイオン注入して熱拡散した基板上に高耐圧素子を形成している。本方法によれば図５（ｂ）に示すようによってより耐圧が高くＳＯＩ基板のＳＯＩ厚さが厚い場合でも均一なドリフト層の濃度分布が実現できるため、ばらつきが少なく高い耐圧を得ることができる。
【００３０】
以上では本発明の実施例を高耐圧のＭＯＳＦＥＴもしくはＩＧＢＴを用いて説明したが、言うまでもないが、それぞれの実施例の製造法はいずれの素子に対しても同様の効果がある。
図６は本発明の半導体装置の製造法による半導体装置によって電力変換装置であるプラズマパネルディスプレイを構成した例である。
【００３１】
この実施例ではプラズマパネル１７２にアドレスＩＣ１７６で駆動されるアドレス電極１７２が設けられ、サステイン回路１７４によりスキャンＩＣ１７３で駆動されるＹ捜査電極、サステイン回路１７５により駆動されるＸ電極を設けてプラズマパネルユニット
１８０を構成している。そして、このプラズマパネルユニット１８０ではアドレスＩＣ
１７６，スキャンＩＣ１７３，サステイン回路１７４，１７５の各部に１００Ｖ〜６００Ｖ程度の耐圧の半導体装置を使用しているが、本発明により小型で損失の低い半導体装置を用いることで、複数使われる半導体装置の集積化や、機能の異なる半導体装置の統合などによる小型化や、電力変換効率である発光効率の改善が可能となる。
【００３２】
以上のように本発明によって半導体ウエハのばらつきによる半導体装置のサイズの増加を防ぎ、より小型で高性能な半導体層装置ならびに電力変換装置が提供できる。
【産業上の利用可能性】
【００３３】
以上説明したように、本発明によれば半導体ウエハのばらつきによる半導体装置のサイズの増加を防ぎ、より小型で高性能な半導体層装置、ならびにこれらの半導体装置を用いた電力変換装置を提供できるようになる。
【図面の簡単な説明】
【００３４】
【図１】本発明による半導体装置の実施形態である。
【図２（ａ）】本発明による半導体装置の製造法である。
【図２（ｂ）】本発明による半導体装置の製造法である。
【図２（ｃ）】本発明による半導体装置の製造法である。
【図２（ｄ）】本発明による半導体装置の製造法である。
【図３】本発明による半導体装置の別の実施形態である。
【図４】本発明による半導体装置製造法の別の実施形態である。
【図５】本発明による半導体装置の別の実施形態である。
【図６】本発明による半導体装置を用いてプラズマパネルディスプレイの電力変換装置を構成した実施形態である。
【図７】誘電体絶縁基板上に形成された半導体装置のドリフト層不純物濃度と耐圧の関係の一例である。
【図８】誘電体絶縁基板上に形成された半導体装置のドリフト層不純物濃度の分布と耐圧の関係の一例である。
【符号の説明】
【００３５】
１０１，１２０，１３１  活性Ｓｉ層
１０２，１３２，１６２  チャネル層
１０３，１３３，１６３  ソースｎ+ 層
１０４，１３４，１６４  パンチスルーストッパー層
１０５  ドレインｎ+ 層
１０６，１２９  ソース電極
１０７，１２６  ドレイン電極
１０８，１２７，１３８，１６８  ゲート電極
１０９，１３９，１６９  コンタクトｐ+ 層
１１０，１２１，１４０，１５１，１７０  酸化膜
１１１，１２２，１４１，１５２，１７１  支持基板
１２３  素子分離酸化膜
１２４  ウエル層
１２５  ドレイン層
１２８  ソース層
１３０  ｐウエルコンタクトｐ+ 層
１３５，１６５  コレクタｐ+ 層
１６１  ＳＯＩ基板
１７２  プラズマパネル
１７３  スキャンＩＣ
１７４，１７５  サステイン回路および電力回収回路
１７６  アドレスＩＣ
１８０  プラズマディスプレイパネル
【図１】
2008270378.tif 000003
【図２（ａ）】
2008270378.tif 000004
【図２（ｂ）】
2008270378.tif 000005
【図２（ｃ）】
2008270378.tif 000006
【図２（ｄ）】
2008270378.tif 000007
【図３】
2008270378.tif 000008
【図４】
2008270378.tif 000009
【図５】
2008270378.tif 000010
【図６】
2008270378.tif 000011
【図７】
2008270378.tif 000012
【図８】
2008270378.tif 000013