(57)【要約】【課題】複数の半導体チップを実装して記憶容量を増大させるような半導体集積回路を適切に構成する。【解決手段】チップイネーブル信号（ＣＥＢ）の出力命令（／ＣＥ）に応答して、チップイネーブル信号（ＣＥＢ）を出力するチップイネーブルバッファ回路（２）と、前記出力命令（／ＣＥ）を受ける標準チップイネーブルパッド（７）と、第１拡張チップイネーブル信号（ＣＥｍ＋１）を前記チップイネーブルバッファ回路（２）に供給する第１拡張パッド（５）と、第２拡張チップイネーブル信号（ＣＥｍ＋１）を前記チップイネーブルバッファ回路（２）に供給する第２拡張パッド（６）と、第１オプション信号（ＯＰ１）を受ける第１オプションパッド（４）と、第２オプション信号（ＯＰ２）を受ける第２オプションパッド（８）とを具備する半導体チップ（１）を構成する。【選択図】図４
2008310918.tif 000002
【特許請求の範囲】
【請求項１】
チップイネーブル信号の出力命令に応答して、チップイネーブル信号を出力するチップイネーブルバッファ回路と、
前記出力命令を受ける標準チップイネーブルパッドと、
第１拡張チップイネーブル信号を前記チップイネーブルバッファ回路に供給する第１拡張パッドと、
第２拡張チップイネーブル信号を前記チップイネーブルバッファ回路に供給する第２拡張パッドと、
第１オプション信号を受ける第１オプションパッドと、
第２オプション信号を受ける第２オプションパッドと
を具備する
半導体チップ。
【請求項２】
請求項１に記載の半導体チップにおいて、
前記チップイネーブルバッファ回路は、
前記第１オプション信号と前記第１拡張チップイネーブル信号と前記出力命令とに基づいて第１選択信号を出力する第１選択信号生成部と、
前記第２オプション信号と前記第２拡張チップイネーブル信号と前記出力命令とに基づいて第２選択信号を出力する第２選択信号生成部と、
前記第１選択信号と前記第２選択信号と前記出力命令とに基づいて前記チップイネーブル信号を生成するチップイネーブル信号生成部と
を備える
半導体チップ。
【請求項３】
請求項２に記載の半導体チップにおいて、
前記チップイネーブルバッファ回路は、
前記第１選択信号生成部に前記第１拡張チップイネーブル信号が供給され、前記第２選択信号生成部に前記第２オプション信号が供給されているときに、
前記出力命令に応答して前記チップイネーブル信号を出力し、
前記第１選択信号生成部に前記第１オプション信号が供給され、前記第２選択信号生成部に前記第１拡張チップイネーブル信号が供給されているときに、
前記チップイネーブル信号の出力を禁止する
半導体チップ。
【請求項４】
請求項３に記載の半導体チップにおいて、さらに、
第１電源電圧を受けるＶＳＳパッドと、
第２電源電圧を受けるＶＣＣパッドと
を備え、
前記第１オプションパッドは、
前記ＶＳＳパッドまたは前記ＶＣＣパッドに隣接した位置に配置され、
前記第２オプションパッドは、
前記ＶＳＳパッドまたは前記ＶＣＣパッドに隣接した位置に配置される
半導体チップ。
【請求項５】
請求項３または４に記載の半導体チップにおいて、
前記第１拡張パッドと前記第２拡張パッドは、
前記第１拡張チップイネーブル信号または前記第２拡張チップイネーブル信号を供給する信号線にボンディング接続可能な位置に配置される
半導体チップ
【請求項６】
請求項３から５の何れか１項に記載の半導体チップにおいて、
前記第１選択信号生成部は、
前記第１選択信号を出力する第１論理回路と、
前記第１拡張パッドと前記第１オプションパッドとを短絡する第１ノードと
を備え、
前記第１論理回路は、
前記第１ノードを介して供給される信号と前記出力命令とに基づいて前記第１選択信号を出力し、
前記第２選択信号生成部は、
前記第２選択信号を出力する第２論理回路と、
前記第２拡張パッドと前記第２オプションパッドとを短絡する第２ノードと
を備え、
前記第２論理回路は、
前記第２ノードを介して供給される信号と前記出力命令とに基づいて前記第２選択信号を出力する
半導体チップ。
【請求項７】
請求項３から５の何れか１項に記載の半導体チップにおいて、
前記第１選択信号は、
反転第１オプション信号と第１論理回路出力信号とを含み、
前記第１選択信号生成部は、
前記反転第１オプション信号を出力する第１反転素子と、
前記第１論理回路出力信号を出力する第１論理回路と
を備え、
前記第１論理回路は、
前記反転第１オプション信号と前記第１拡張チップイネーブル信号と前記出力命令とに基づいて前記第１論理回路出力信号を出力し、
前記第２選択信号は、
反転第２オプション信号と第２論理回路出力信号とを含み、
前記第２選択信号生成部は、
前記反転第２オプション信号を出力する第２反転素子と、
前記第２論理回路出力信号を出力する第２論理回路と
を備え、
前記第２論理回路は、
前記反転第２オプション信号と前記第２拡張チップイネーブル信号と前記出力命令とに基づいて前記第１論理回路出力信号を出力し、
チップイネーブル信号生成部は、
前記反転第１オプション信号と前記第１論理回路出力信号と前記反転第２オプション信号と前記第２論理回路出力信号と前記出力命令とに基づいて前記チップイネーブル信号を生成する
半導体チップ。
【請求項８】
チップイネーブル信号に応答して動作状態とスタンバイ状態とが切り替わる第１半導体チップと、
前記チップイネーブル信号に応答して動作状態とスタンバイ状態とが切り替わる第２半導体チップと、
前記チップイネーブル信号を出力させる出力命令を供給する標準チップイネーブルリードと、
拡張チップイネーブル信号を供給する拡張アドレスリードと
を具備し、
前記第１半導体チップと前記第２半導体チップの各々は、
前記出力命令を受ける標準チップイネーブルパッドと、
第１拡張チップイネーブル信号を前記チップイネーブルバッファ回路に供給する第１拡張パッドと、
第２拡張チップイネーブル信号を前記チップイネーブルバッファ回路に供給する第２拡張パッドと、
第１オプション信号を受ける第１オプションパッドと、
第２オプション信号を受ける第２オプションパッドと
を備え、
前記拡張アドレスリードは、
前記第１半導体チップの前記第１拡張パッドと前記第２半導体チップの前記第２拡張パッドとに接続され、
前記標準チップイネーブルリードは、
前記第１の半導体チップの前記標準チップイネーブルパッドと前記第２の半導体チップの前記標準チップイネーブルパッドとに接続される
ＩＣパッケージ。
【請求項９】
請求項８に記載のＩＣパッケージにおいて、さらに、
第１電源電圧を供給するＶＳＳリードと、
第２電源電圧を供給するＶＣＣリードと
を具備し、
前記ＶＳＳリードは、
前記第２半導体チップの前記第１オプションパッドに接続され、
前記ＶＣＣリードは、
前記第１半導体チップの前記第２オプションパッドに接続される
ＩＣパッケージ。
【請求項１０】
チップイネーブル信号を出力するチップイネーブルバッファ回路を備え、前記チップイネーブル信号に応答して動作状態とスタンバイ状態とが切り替わる半導体チップと、
前記半導体チップに拡張チップイネーブル信号を供給する拡張アドレスリードと
を具備し、
前記拡張アドレスリードは、
複数の前記半導体チップがパッケージに実装されるとき、
前記複数の前記半導体チップに接続され、
単一の半導体チップが前記パッケージに実装されるとき、
前記拡張チップイネーブル信号の供給を禁止する
ＩＣパッケージ。
【請求項１１】
外部チップイネーブル信号が入力される第１チップイネーブルパッドと、
そのいずれかに外部アドレス信号が入力される第２、３チップイネーブルパッドと、
前記外部チップイネーブル信号を前記外部アドレス信号に応じて内部チップイネーブル信号として内部回路に供給するチップイネーブル回路と
を備え、
前記第２チップイネーブルパッドにアドレス信号が入力される場合は、前記第３チップイネーブルパッドに第１の電源電圧を入力し、
前記第３チップイネーブルパッドにアドレス信号が入力される場合は、前記第２チップイネーブルパッドに第１の電源電圧とは異なる第２の電源電圧を入力することを特徴とする
半導体チップ。
【請求項１２】
請求項１１に記載の半導体チップは、さらに、
第１のオプションパッドを備え、
前記第１のオプションパッドを介して前記第１の電源電圧が供給されることを特徴とする
半導体チップ。
【請求項１３】
請求項１１に記載の半導体チップは、さらに、
第２のオプションパッドを備え、
前記第２のオプションパッドを介して前記第２の電源電圧が供給されることを特徴とする半導体チップ。
【請求項１４】
請求項１２に記載の半導体チップは、
前記第１のオプションパッドを前記第１の電源電圧が供給される第１の電源パッドに近接して配置する
半導体チップ。
【請求項１５】
請求項１３に記載の半導体チップは、
前記第２のオプションパッドを前記第２の電源電圧が供給される第２の電源パッドに近接して配置する
半導体チップ。
【請求項１６】
請求項１１に記載の半導体チップを少なくとも２つ用いて１つのパッケージに上チップと下チップとして重ねて実装し、
前記上チップの第１、２、３のチップイネーブルパッドにはそれぞれチップイネーブル信号、アドレス信号、第１の電源電圧が入力され、
前記下チップの第１、２、３のチップイネーブルパッドにはそれぞれチップイネーブル信号、第２の電源電圧、アドレス信号が入力されることを特徴とする
マルチチップパッケージ。
【請求項１７】
請求項１６に記載のマルチチップパッケージは、さらに、
前記上チップの前記第２のチップイネーブルパッドと下チップの前記第３のチップイネーブルパッドに前記アドレス信号を供給する第１のインナーリードと、
前記上チップの前記第３のチップイネーブルパッドと下チップの前記第２のチップイネーブルパッドにそれぞれ異なる前記第１、２の電源電圧を供給する第２、３のインナーリードと
を備え、
前記第１のインナーリードは前記第２、３のインナーリードに挟まれていることを特徴とする
マルチチップパッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関する。
【背景技術】
【０００２】
現在普及している半導体集積回路の多くは、ＩＣパッケージとして構成されている。ＩＣパッケージに実装される半導体集積回路のなかには、システム性能が記憶容量に依存するようなものが存在する。このような半導体集積回路は、パッケージ仕様とメモリ機能とが同一で、記憶容量を可変にして同一の基板に実装可能となるように設計されていることが好ましい。これによって、要求されるシステム性能に応じて、システムの記憶容量が変更可能な半導体集積回路が構成される。
【０００３】
パッケージ仕様とメモリ機能が同一で、記憶容量が異なる半導体集積回路を構成する技術として、１つのパッケージ内に複数の半導体チップを積層して実装する技術が知られている。このような技術は、例えば、複数の半導体メモリチップを積層することで、記憶容量の大容量化を図る場合に適用されている。
【０００４】
複数の半導体チップを積層している半導体集積回路には、アドレス信号や制御信号などの入力信号を送受信するパッケージの端子を、複数のチップ間で共有しているものがある。また、データを入出力するＩ／Ｏ端子を、複数の半導体チップ間で共有しているものがある。Ｉ／Ｏ端子を共有させた場合には、各チップを別々に選択して所望のチップに対してデータのリード／ライトを行うことが好ましい。このような場合に、一般にチップイネーブル信号／ＣＥと呼ばれるチップ選択信号を用いて各チップが選択されている。チップイネーブル端子を複数のチップで共有し、アドレス信号によってチップを選択できるようにした半導体集積回路に関する技術が知られている（例えば、特許文献１、２参照）。
【０００５】
特許文献１（特開２００３−７９６３号公報）には、チップイネーブル端子を複数のチップで共有し、アドレス信号によってチップを選択できるようにしたマルチチップスタック型の半導体記憶装置に関する技術が開示されている。図１は、特許文献１に記載の半導体装置の構成を示すブロック図である。特許文献１に記載の半導体装置は、メモリチップ１１０Ａ、１１０Ｂが積層されている。図１に示されているように、各メモリチップ１１０Ａ、１１０Ｂは、メモリアレイ１１１と、Ｘデコーダ１１２と、Ｙデコーダ１１３と、アドレスバッファ１１４と、センスアンプ＆書込み回路１１５と、入出力回路１１６と、チップイネーブル制御回路１１７と、入力バッファ１１８と、コントロール回路１１９と、アドレスビット比較回路１２０とを含んで構成されている。
【０００６】
メモリアレイ１１１には、マトリックス状に配置された複数のメモリセルが含まれている。Ｘデコーダ１１２は、入力されたＸ系アドレスをデコードしてメモリアレイ１１１内の一本のワード線を選択レベルにする。Ｙデコーダ１１３は、入力されたＹ系アドレスをデコードしてメモリアレイ１１１内の対応するビット線を選択する。アドレスバッファ１１４は、入力されたＸ系アドレスおよびＹ系アドレスを取り込んでＸデコーダ１１２およびＹデコーダ１１３に供給する。センスアンプ＆書込み回路１１５は、選択されたビット線に読み出された信号を増幅したり、書込みデータに応じてビット線の電位を与えたりする。入出力回路１１６は、読出しデータを出力したり、書込みデータをチップ外部から取り込んだりする。チップイネーブル制御回路１１７は、チップ外部から入力されるチップイネーブル信号／ＣＥを取り込んで、内部制御信号を生成する。入力バッファ１１８は、ライトイネーブル信号／ＷＥやリセット信号ＲＥＳ、アウトイネーブル信号／ＯＥなどの外部制御信号を取り込む。コントロール回路１１９は、取り込まれた制御信号に応じてチップ内部の制御信号を生成して内部を制御する。
【０００７】
特許文献１に記載の半導体チップ１１０Ａ、半導体チップ１１０Ｂには、チップアドレスＣＡＤがそれぞれ設けられている。アドレスビット比較回路１２０は、チップアドレスＣＡＤに印加される電位と、チップ外部から供給される複数ビットのアドレス信号の最上位ビットとに応じて、チップイネーブル制御回路１１７を有効にする。例えば、アドレスビット比較回路１２０は、２３ビットのようなアドレス信号Ａ０〜Ａ２２のうち最上位ビットＡ２２と、チップアドレスＣＡＤに印加される電位とに応じて、チップイネーブル制御回路１１７を有効にする。半導体チップ１１０ＡのチップアドレスＣＡＤと半導体チップ１１０ＢのチップアドレスＣＡＤは、それぞれ一方がパッケージの第１の電源電圧端子Ｖｃｃに、また他方がパッケージの第２の電源電圧端子Ｖｓｓに接続される。
【０００８】
図２Ａは、チップイネーブル制御回路１１７とアドレスビット比較回路１２０との構成を示す回路図である。チップイネーブル制御回路１１７は、ＡＮＤゲートＧ１と、インバータＧ２と、ＮＡＮＤゲートＧ３とを含んで構成されている。ＡＮＤゲートＧ１は、チップイネーブル信号／ＣＥとリセット信号ＲＥＳを入力としている。インバータＧ２は、ＡＮＤゲートＧ１の出力を反転してアドレスビット比較回路１２０に供給している。ＮＡＮＤゲートＧ３は、ＡＮＤゲートＧ１の出力信号とアドレスビット比較回路１２０からの信号とに基づいて内部チップイネーブル信号ＣＥＢを生成している。
【０００９】
アドレスビット比較回路１２０は、第１ＮＯＲゲートＧ１１と、第２インバータＧ１２と、イクスクルーシブＯＲゲートＧ１３と、第３インバータＧ１４とを含んで構成されている。第１ＮＯＲゲートＧ１１は、チップイネーブル制御回路１１７のインバータＧ２の出力信号とアドレス最上位ビットＡ２２とを入力としている。第２インバータＧ１２は、チップアドレスＣＡＤに印加される電位に応じた信号を生成している。イクスクルーシブＯＲゲートＧ１３は、第２インバータＧ１２の出力信号と第１ＮＯＲゲートＧ１１の出力信号を入力としている。第３インバータＧ１４は、イクスクルーシブＯＲゲートＧ１３の出力を反転してチップイネーブル制御回路１１７のＮＡＮＤゲートＧ３に供給している。図２Ｂは、チップイネーブル制御回路１１７とアドレスビット比較回路１２０との他の構成を示す回路図である。図２Ｂに示されているように、他の構成の回路では、イクスクルーシブＯＲゲートＧ１３の代わりにセレクタＳＥＬを設け、このセレクタＳＥＬをチップアドレスＣＡＤに印加される電位に応じた信号を生成する第２インバータＧ１２の出力で制御するように構成されている。これら回路はアドレス最上位ビットＡ２２とチップアドレスＣＡＤに印加される電位に応じて内部チップイネーブル信号ＣＥＢをチップ選択状態にしたり、非選択状態にしたりする。
【００１０】
特許文献１に記載の技術では、拡張アドレス（Ａ２２）に接続するチップアドレスデータ比較回路１２０には、チップアドレスＣＡＤが入力されている。アドレスビット比較回路１２０は、チップアドレスＣＡＤとアドレス最上位ビットＡ２２とを比較して、一致すれば、選択、不一致なら非選択と判定している。より具体的には、チップアドレスＣＡＤが第２電源電圧ＶＣＣと同電位の時は、正のチップイネーブル、チップアドレスＣＡＤが第１電源電圧ＶＳＳと同電位の時は、負のチップイネーブルの機能を有することになる。チップを積層する際は、上下のチップで、チップアドレスＣＡＤに与えるレベルを変えることで、２つのメモリチップを容量が２倍となった１つのメモリとして動作させている。
【００１１】
また、特許文献２（特開２００６−１７２７００号公報）には、低電力マルチチップ半導体メモリ装置及びそれのチップイネーブル方法に関する技術が開示されている。図３は、特許文献２に記載の半導体メモリ装置のチップイネーブルバッファ１５０の構成を示す回路図である。チップイネーブルバッファ１５０は、チップ選択部１５１と、信号発生部１５７とを含んで構成されている。チップ選択部１５１は、外部から入力されるアドレスＡ２４とチップの識別情報ＦＣＳとを比較する。その後、チップ選択部１５１は、その比較結果と二つの半導体チップのモード情報に応答して、それらの半導体チップ１のうちの一つを選択する。信号発生部１５７は、外部から入力されたチップイネーブル信号に応答して、選択されたチップに活性化された内部チップイネーブル信号ｎＣＥ１またはｎＣＥ２を発生する。
【００１２】
さらに、上述の関連技術以外にも、複数の半導体素子チップから、任意のチップを選択するために設けられたチップ選択端子に関する技術が知られている（例えば、特許文献３参照。）。特許文献３（特開平５−２１０５７７号公報）には、半導体素子チップの設計時に、チップ選択端子対（上記特許文献３におけるｃｓ、／ｃｓ）にそれぞれ相補的な論理値を有する内部論理指定回路を構成している。そして、そのチップ選択端子対の中一つだけを外部入力端と連結する技術が記載されている。
【００１３】
【特許文献１】特開２００３−７９６３号公報
【特許文献２】特開２００６−１７２７００号公報
【特許文献３】特開平５−２１０５７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
図２Ａまたは図２Ｂに示されているように、特許文献１に記載の技術では、最上位ビットＡ２２とチップアドレスＣＡＤのレベルを比較するため、アドレスビット比較回路１２０には、ＥＸ−ＯＲやセレクタ（ＳＥＬ）が備えられている。そのため、アドレスビット比較回路１２０の回路構成が複雑となり、回路遅延時間も大きくなる。また、図３に示すように、特許文献２に記載の技術では、チップイネーブルバッファとして、拡張アドレス（Ａ２４）とチップ識別信号（ＦＣＳ）のＥＸ−ＯＲが備えられている。したがって、チップイネーブルバッファ１５０の回路構成が複雑となり、回路遅延時間も大きくなる。
【００１５】
また、特許文献３に記載の技術では、入力パッドをチップ内部でＶｃｃまたはＧＮＤにクランプしている。そのため、正負のチップ選択端子対において、正のチップ選択端子は、ＶＤＤにクランプされ、負のチップ選択端子は、ＧＮＤにクランプされている。そのため、入力をスタンバイ状態にしようとする場合に、ピンリークが流れてしまうことがある。
【００１６】
また、汎用メモリ製品の場合、拡張アドレスピンは、そのピンが不要な低容量の製品の場合、ＮＣピンと定義される。特許文献１や特許文献２に記載のメモリチップを１チップで組立てる場合、拡張アドレスの機能を隠すためには、アドレス最上位ビットＡ２２とチップアドレスＣＡＤを共通してＶｓｓかＶｃｃに接続する必要がある。したがって、特許文献１や特許文献２に記載のメモリチップの場合、１チップ構成でリードフレームを使ったパッケージに組み立てた場合、拡張アドレスとなるピンがＮＣ（ノーコネクション）ではなく、第１電源電圧ＶＳＳか第２電源電圧ＶＣＣとなる。これによって、ＩＣパッケージのコンパチビリティが失われてしまう場合がある。
【課題を解決するための手段】
【００１７】
以下に、［発明を実施するための最良の形態］で使用される番号を用いて、課題を解決するための手段を説明する。これらの番号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために付加されたものである。ただし、それらの番号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１８】
上記課題を解決するために、チップイネーブル信号（ＣＥＢ）の出力命令（／ＣＥ）に応答して、チップイネーブル信号（ＣＥＢ）を出力するチップイネーブルバッファ回路（２）と、前記出力命令（／ＣＥ）を受ける標準チップイネーブルパッド（７）と、第１拡張チップイネーブル信号（ＣＥｍ＋１）を前記チップイネーブルバッファ回路（２）に供給する第１拡張パッド（５）と、第２拡張チップイネーブル信号（ＣＥｍ＋１）を前記チップイネーブルバッファ回路（２）に供給する第２拡張パッド（６）と、第１オプション信号（ＯＰ１）を受ける第１オプションパッド（４）と、第２オプション信号（ＯＰ２）を受ける第２オプションパッド（８）とを具備する半導体チップ（１）を構成する。
チップを積層し組立てる場合は、拡張アドレスに、正側のチップイネーブルパッドを接続するか、負側のチップイネーブルパッドを接続する。これによって、チップ選択を行う。また、正側のチップイネーブルパッドを拡張アドレスに接続する際は、負側のチップイネーブルパッドを選択状態にする。そのために、オプションパッドを外部のＶｓｓまたはＶｃｃ端子に接続可能な場所に配置する。常時選択とする場合は、これらをボンディング接続する。
１チップで組み立てる場合は、拡張アドレスは、ボンディング接続しない。上記の正負二つのチップイネーブルバッファを常時選択状態にするために、二つのオプションパッドをＶＳＳまたはＶＣＣ端子に接続する。
【発明の効果】
【００１９】
本発明によると、複数の半導体チップを実装して記憶容量を増大させるような半導体集積回路に適用可能な半導体チップを、適切に構成することが可能となる。
【発明を実施するための最良の形態】
【００２０】
［第１実施形態］
以下に、図面を参照して本発明を実施するための形態について説明を行う。本実施形態の半導体チップ１は、チップイネーブル端子を備えている。半導体チップのチップイネーブル端子（例えば、標準チップイネーブルパッド７）は、製品仕様としてユーザに公開されていることがある。また、半導体チップには、ｍ（ｍ：任意の自然数）種類のチップイネーブル端子が構成され、その製品仕様が公開されている場合がある。
【００２１】
本実施形態の半導体チップ１は、公開されているチップイネーブル端子に、さらに、一対の正と負のチップイネーブル入力端子（第１拡張チップイネーブルパッド５、第２拡張チップイネーブルパッド６）を含んでいる。この第１拡張チップイネーブルパッド５と第２拡張チップイネーブルパッド６とは、未公開であることが好ましい。以下に述べる実施形態では、本願発明の理解を容易にするために、製品仕様として公開されるチップイネーブル端子が一つ（標準チップイネーブルパッド７）である場合に対応して説明を行う。
【００２２】
図４は、本実施形態の半導体チップ１の構成を例示するブロック図である。図４を参照すると、本実施形態の半導体チップ１は、チップイネーブルバッファ回路２と、複数のパッド（第１電源電圧供給パッド３〜第２電源電圧供給パッド９）とを含んで構成されている。チップイネーブルバッファ回路２は、本実施形態の半導体チップ１に備えられている。チップイネーブルバッファ回路２は、内部チップイネーブル信号ＣＥＢを出力する。
【００２３】
第１電源電圧供給パッド３は、半導体チップ１の内部に、第１電源電圧ＶＳＳを供給するリードフレームに接続可能である。また、第１電源電圧供給パッド３は、チップイネーブルバッファ回路２に第１電源電圧ＶＳＳを供給する。第１オプションパッド４は、第１オプション信号ＯＰ１を供給するリードフレームに接続可能である。第１オプションパッド４は、第１オプション信号ＯＰ１をチップイネーブルバッファ回路２に供給する。第１拡張チップイネーブルパッド５は、第１拡張チップイネーブル信号／ＣＥｍ＋１を供給するリードフレームに接続可能である。第１拡張チップイネーブルパッド５は、第１拡張チップイネーブル信号／ＣＥｍ＋１をチップイネーブルバッファ回路２に供給する。第２拡張チップイネーブルパッド６は、第２拡張チップイネーブル信号ＣＥｍ＋１を供給するリードフレームに接続可能である。第２拡張チップイネーブルパッド６は、第２拡張チップイネーブル信号ＣＥｍ＋１をチップイネーブルバッファ回路２に供給する。
【００２４】
標準チップイネーブルパッド７は、チップイネーブル信号出力命令／ＣＥを供給するリードフレームに接続可能である。標準チップイネーブルパッド７は、チップイネーブル信号出力命令／ＣＥをチップイネーブルバッファ回路２に供給する。第２オプションパッド８は、第２オプション信号ＯＰ２を供給するリードフレームに接続可能である。第２オプションパッド８は、第２オプション信号ＯＰ２をチップイネーブルバッファ回路２に供給する。第２電源電圧供給パッド９は、半導体チップ１の内部に、第１電源電圧ＶＳＳを供給するリードフレームに接続可能である。また、第２電源電圧供給パッド９は、チップイネーブルバッファ回路２に第２電源電圧ＶＣＣを供給する。
【００２５】
チップイネーブル信号出力命令／ＣＥは、複数の半導体チップのうちの選択対象となる半導体チップが選択状態にされることを示す信号である。また、図示されていないライトイネーブル信号／ＷＥは、複数の半導体チップのうちの選択対象となる半導体チップが書込み状態にされることを示す信号である。また、図示されていないリセット信号ＲＥＳは、複数の半導体チップのうちの選択対象となる半導体チップがチップ内部をリセット状態にする信号である。また、図示されていないアウトイネーブル信号／ＯＥは、複数の半導体チップのうちの選択対象となる半導体チップの読出しデータ信号が出力される状態にあることを示す信号である。
【００２６】
これらの制御信号およびアドレス信号が入力されるパッドのうち、第１オプションパッド４、第１拡張チップイネーブルパッド５、第２拡張チップイネーブルパッド６および第２オプションパッド８以外のパッドに関しては、複数の半導体チップがパッケージに実装されるときに、対応するパッド同士が、それぞれボンディングワイヤでパッケージに設けられている対応する電極端子に共通に接続される。また、各チップのデータ入力用パッドもパッケージに設けられている対応する電極端子に共通に接続されている。
【００２７】
図５は、チップイネーブルバッファ回路２の構成を例示する回路図である。チップイネーブルバッファ回路２は、第１選択信号生成部１１と、第２選択信号生成部１２と、チップイネーブル信号生成部１３と、第１インバータ１８と、第２インバータ１９とを含んで構成されている。第１選択信号生成部１１は、第１オプション信号ＯＰ１と第１拡張チップイネーブル信号／ＣＥｍ＋１を受信可能に構成されている。また、第１選択信号生成部１１は、チップイネーブル信号出力命令／ＣＥに基づいた信号の受信が可能なように構成されている。第２選択信号生成部１２は、第２オプション信号ＯＰ２と第２拡張チップイネーブル信号ＣＥｍ＋１を受信可能に構成されている。また、第２選択信号生成部１２には、チップイネーブル信号出力命令／ＣＥに基づいた信号の受信が可能なように構成されている。
【００２８】
換言すると、第１オプション信号ＯＰ１と第１拡張チップイネーブル信号／ＣＥｍ＋１は、入力で短絡されている。同様に、第２オプション信号ＯＰ２と第２拡張チップイネーブル信号ＣＥｍ＋１は、入力で短絡されている。すなわち、一つの入力に対して、二つのパッドを具備していることを意味する。
【００２９】
第１インバータ１８の入力端は、標準チップイネーブルパッド７に接続されている。第１インバータ１８の出力端は、第２インバータ１９の入力端と、第２選択信号生成部１２と、チップイネーブル信号生成部１３とに接続されている。第１インバータ１８は、チップイネーブル信号出力命令／ＣＥを反転した信号を、第２インバータ１９と、第２選択信号生成部１２とチップイネーブル信号生成部１３とに供給している。第２インバータ１９は、チップイネーブル信号出力命令／ＣＥを反転した信号を、さらに反転して第１選択信号生成部１１に供給している。
【００３０】
チップイネーブル信号生成部１３は、第１選択信号生成部１１の出力と、第２選択信号生成部１２の出力と、第１インバータ１８の出力（チップイネーブル信号出力命令／ＣＥに基づいた信号）に応答して、内部チップイネーブル信号ＣＥＢを出力している。
【００３１】
図５を参照すると、本実施形態の第１選択信号生成部１１は、第１ノード１４と、ＮＯＲ回路１５とを含んで構成されている。ＮＯＲ回路１５は、二つの入力端（第１入力端、第２入力端）を備えている。第１ノード１４は、第１オプションパッド４から入力される第１オプション信号ＯＰ１を、ＮＯＲ回路１５の第１入力端に供給している。また、第１ノード１４は、第１拡張チップイネーブルパッド５から入力される第１拡張チップイネーブル信号／ＣＥｍ＋１を、ＮＯＲ回路１５の第１入力端に供給している。ＮＯＲ回路１５の第２入力端には、チップイネーブル信号出力命令／ＣＥを、第１インバータ１８と第２インバータ１９によって二回反転させた信号が供給されている。
【００３２】
また、本実施形態の第２選択信号生成部１２は、第２ノード１６とＮＡＮＤ回路１７とを含んで構成されている。ＮＡＮＤ回路１７は、二つの入力端（第１入力端、第２入力端）を備えている。第２ノード１６は、第２オプションパッド８から入力される第２オプション信号ＯＰ２を、ＮＡＮＤ回路１７の第１入力端に供給している。また、第２ノード１６は、第２拡張チップイネーブルパッド６から入力される第２拡張チップイネーブル信号ＣＥｍ＋１を、ＮＡＮＤ回路１７の第１入力端に供給している。ＮＡＮＤ回路１７の第２入力端には、チップイネーブル信号出力命令／ＣＥが供給されている。
【００３３】
チップイネーブル信号生成部１３は、ＣＥＢ出力段インバータ２１と、ＣＥＢ出力段ＮＡＮＤ回路２２とを含んで構成されている。ＣＥＢ出力段ＮＡＮＤ回路２２は、３つの入力端を備えている。ＣＥＢ出力段ＮＡＮＤ回路２２の第１入力端は、ＮＯＲ回路１５の出力端に接続されている。ＣＥＢ出力段ＮＡＮＤ回路２２の第２入力端は、第１インバータ１８の出力端に接続されている。ＣＥＢ出力段ＮＡＮＤ回路２２の第３入力端は、ＣＥＢ出力段インバータ２１を介してＮＡＮＤ回路１７の出力端に接続されている。
【００３４】
図６は、本実施形態の半導体チップ１を二つ積層した場合のパッドとリードフレームとの接続を例示するブロック図である。以下では、上下に積層された半導体チップ１の上側を第１半導体チップ１−１とし、下側を第２半導体チップ１−２として本実施形態の説明を行う。また、第１半導体チップ１−１に配置される複数のパッド示す符号には枝番号としてハイフンの後ろに”１”を付加する（例えば、第１チップ側第１電源電圧供給パッド３−１）。同様に、第２半導体チップ１−２に配置される複数のパッド示す符号には枝番号としてハイフンの後ろに”２”を付加する（例えば、第２チップ側第１電源電圧供給パッド３−２）。
【００３５】
図６は、第１半導体チップ１−１と第２半導体チップ１−２の選択が可能な接続を例示している。第１半導体チップ１−１と第２半導体チップ１−２とを備える半導体装置では、第２リードフレーム２４からＬｏｗレベルの信号が供給されるときに、第１半導体チップ１−１が選択される。また、第２リードフレーム２４からＨｉｇｈレベルの信号が供給されるときに、第２半導体チップ１−２が選択される。この場合において、第１チップ側第１電源電圧供給パッド３−１は、ボンディングワイヤ３１を介して第１リードフレーム２３に接続されている。第１チップ側第１拡張チップイネーブルパッド５−１は、ボンディングワイヤ３４を介して第２リードフレーム２４に接続されている。第１チップ側標準チップイネーブルパッド７−１は、ボンディングワイヤ３６を介して第３リードフレーム２５に接続されている。第１チップ側第２オプションパッド８−１は、ボンディングワイヤ３８を介して、第４リードフレーム２６に接続されている。第１チップ側第２電源電圧供給パッド９−１は、ボンディングワイヤ３９を介して第４リードフレーム２６に接続されている。
【００３６】
また、第２チップ側第１電源電圧供給パッド３−２は、ボンディングワイヤ３２を介して第１リードフレーム２３に接続され、第２チップ側第１オプションパッド４−２は、ボンディングワイヤ３３を介して第１リードフレーム２３に接続されている。第２チップ側第２拡張チップイネーブルパッド６−２は、ボンディングワイヤ３５を介して第２リードフレーム２４に接続されている。第２チップ側標準チップイネーブルパッド７−２は、ボンディングワイヤ３７を介して第３リードフレーム２５に接続されている。第２チップ側第２電源電圧供給パッド９−２は、ボンディングワイヤ４０を介して第４リードフレーム２６に接続されている。
【００３７】
図６に示されているように、第１半導体チップ１−１の第１チップ側第１オプションパッド４−１は、どのリードフレームにも接続されていない。また、第１チップ側第２拡張チップイネーブルパッド６−１も、どのリードフレームにも接続されていない。このとき、第１半導体チップ１−１のチップイネーブルバッファ回路２において、第１選択信号生成部１１のＮＯＲ回路１５には、第１チップ側第１拡張チップイネーブルパッド５−１を介して第１拡張チップイネーブル信号／ＣＥｍ＋１が供給される。また、第２選択信号生成部１２のＮＡＮＤ回路１７は、第１チップ側第２オプションパッド８−１に接続され、第２電源電圧ＶＣＣが供給される。第２リードフレーム２４からＬｏｗレベルの信号が供給されるとき、第１半導体チップ１−１では、チップイネーブルバッファ回路２が、チップイネーブル信号出力命令／ＣＥに応答して内部チップイネーブル信号ＣＥＢを活性／非活性を切り換えて出力する。第２リードフレーム２４からＨｉｇｈレベルの信号が供給されるとき、第１半導体チップ１−１のチップイネーブルバッファ回路２は、チップイネーブル信号出力命令／ＣＥに依存することなく、常時Ｈｉｇｈレベルの内部チップイネーブル信号ＣＥＢを出力する。
【００３８】
第２チップ側第１拡張チップイネーブルパッド５−２は、どのリードフレームにも接続されていない。また、第２チップ側第２オプションパッド８−２も、どのリードフレームにも接続されていない。このとき、第２半導体チップ１−２のチップイネーブルバッファ回路２において、第１選択信号生成部１１のＮＯＲ回路１５には、第２チップ側第１オプションパッド４−２を介して第１電源電圧ＶＳＳが供給される。また、第２選択信号生成部１２のＮＡＮＤ回路１７には、第２チップ側第２拡張チップイネーブルパッド６−２を介して第２拡張チップイネーブル信号ＣＥｍ＋１が供給される。第２リードフレーム２４からＨｉｇｈレベルの信号が供給されるとき、第２半導体チップ１−２では、チップイネーブルバッファ回路２が、チップイネーブル信号出力命令／ＣＥに応答して内部チップイネーブル信号ＣＥＢを活性／非活性を切り換えて出力する。第２リードフレーム２４からＬｏｗレベルの信号が供給されるとき、第２半導体チップ１−２のチップイネーブルバッファ回路２は、チップイネーブル信号出力命令／ＣＥに依存することなく、常時Ｈｉｇｈレベルの内部チップイネーブル信号ＣＥＢを出力する。
【００３９】
図７は、パッケージに単一の半導体チップ１を実装する場合のパッドとリードフレームとの接続を例示するブロック図である。第１電源電圧供給パッド３は、ボンディングワイヤ４１を介して第１リードフレーム２３に接続さている。第１オプションパッド４は、ボンディングワイヤ４２を介して第１リードフレーム２３に接続されている。標準チップイネーブルパッド７は、ボンディングワイヤ４３を介して第３リードフレーム２５に接続されている。第２オプションパッド８は、ボンディングワイヤ４４を介して第４リードフレーム２６に接続されている。第２電源電圧供給パッド９は、ボンディングワイヤ４５を介して第４リードフレーム２６に接続されている。
【００４０】
図７に示されているように、パッケージ内の半導体チップ１が単体の場合、第１拡張チップイネーブルパッド５と第２拡張チップイネーブルパッド６とは、どのリードフレームにも接続されていない。この場合に、チップイネーブルバッファ回路２の第１選択信号生成部１１において、ＮＯＲ回路１５は、第１オプションパッド４を介して第１リードフレーム２３に接続される。また、第２選択信号生成部１２のＮＡＮＤ回路１７は、第２オプションパッド８を介して第４リードフレーム２６に接続される。このとき、チップイネーブルバッファ回路２に第１選択信号生成部１１には、第１リードフレーム２３からの第１電源電圧ＶＳＳが供給される。また、第２選択信号生成部１２のＮＡＮＤ回路１７には、第４リードフレーム２６からの第２電源電圧ＶＣＣが供給される。これによって、チップイネーブルバッファ回路２は、チップイネーブル信号出力命令／ＣＥに応答して内部チップイネーブル信号ＣＥＢを出力することが可能となる。
【００４１】
図８は、本実施形態の半導体チップ１をＱＦＰ（Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋａｇｅ）等の、リードフレームを有するＩＣパッケージ４６に搭載した場合の構成を例示する断面図である。図８は、上述の図６における、第１チップ側標準チップイネーブルパッド７−１、第２チップ側標準チップイネーブルパッド７−２および第３リードフレーム２５を含む断面を例示している。ＩＣパッケージ４６は、パッケージ４７とリードフレーム（例えば、第３リードフレーム２５）とを含んで構成されている。パッケージ４７には、第１半導体チップ１−１と第２半導体チップ１−２とが搭載されている。第１半導体チップ１−１と第２半導体チップ１−２との間には、Ｓｉ基板でできたスペーサー４８が構成されている。言い換えると、第１半導体チップ１−１と第２半導体チップ１−２とは、スペーサー４８を挟んで積層した状態で、パッケージ４７の内部のアイランド（ステージ）４９に構成される。
【００４２】
これら２つのチップ（第１半導体チップ１−１、第２半導体チップ１−２）は、同じ端子（例えば、標準チップイネーブルパッド７）が上下同じ位置になるように積層されている。第２拡張チップイネーブル信号ＣＥｍ＋１を受ける第１拡張チップイネーブルパッド５、第１拡張チップイネーブル信号／ＣＥｍ＋１を受ける第２拡張チップイネーブルパッド６、第１オプション信号ＯＰ１を受ける第１オプションパッド４および第２オプション信号ＯＰ２を受ける第２オプションパッド８以外のパッドは、共通する同一のリード（例えば第３リードフレーム２５）に接続されている。以上のようにして、二つ（または、それ以上）のメモリチップを積層するマルチチップパッケージを構成することで、容量２倍（または、それ以上）のメモリ製品を実現することができる。
【００４３】
上述したように、大きな記憶容量を実現するために複数の半導体チップを実装する半導体集積回路に、本実施形態の半導体チップを適用する。これによって、チップイネーブルバッファ回路２の回路規模の増大を抑制することが可能になる。また、上述のようなチップイネーブルバッファ回路２を構成し、半導体チップのパッドとリードフレームとを適切に接続する。これによって、複数の半導体チップを実装しているＩＣパッケージと、単一の半導体チップを実装しているＩＣパッケージとの互換性を保つことが可能となる。
【００４４】
上述の特許文献３に記載されている半導体チップを、ＬｏｗＰｏｗｅｒＳＲＡＭのようなスタンバイ電流が１μＡ程度の製品に適用した場合には、スタンバイ電流よりもピンリーク電流のほうが大きくなってしまうことがある。本実施形態の半導体チップでは、第２拡張チップイネーブル信号ＣＥｍ＋１や第１拡張チップイネーブル信号／ＣＥｍ＋１がノーコネクションになった場合でも、第１オプションパッド４や第２オプションパッド８の作用により論理を確定させている。そのため、ピンリーク電流が流れることを抑制している。
【００４５】
［第２実施形態］
以下に、図面を参照して、本発明の第２実施形態について説明を行う。図９は、本発明の第２実施形態におけるチップイネーブルバッファ回路２の構成を例示する回路図である。第２実施形態のチップイネーブルバッファ回路２は、パッドを短絡することなく構成されている。第２実施形態のチップイネーブルバッファ回路２は、第１拡張チップイネーブル信号／ＣＥｍ＋１、第２拡張チップイネーブル信号ＣＥｍ＋１の入力初段回路（第１選択信号生成部１１、第２選択信号生成部１２）に第１オプション信号ＯＰ１、第２オプション信号ＯＰ２からの信号を取り込んでいる。
【００４６】
図９を参照すると、第２実施形態のチップイネーブルバッファ回路２の第１選択信号生成部１１は、第１抵抗５１と、第３インバータ５２と、ＮＯＲ回路１５とを含んで構成されている。第３インバータ５２の入力端は、第１オプション信号ＯＰ１を受ける第１オプションパッド４に接続されている。また、第３インバータ５２の入力端は、第１抵抗５１を介して電源線に接続されている。第３インバータ５２の出力端は、ＮＯＲ回路１５の入力端に接続されている。第１選択信号生成部１１は、ＮＯＲ回路１５から出力される信号と、第３インバータ５２から出力される信号とをチップイネーブル信号生成部１３に供給している。
【００４７】
第２選択信号生成部１２は、第２抵抗５３と、第４インバータ５４と、ＮＡＮＤ回路１７とを含んで構成されている。第４インバータ５４の入力端は、第２オプション信号ＯＰ２を受ける第２オプションパッド８に接続されている。また、第４インバータ５４の入力端は、第２抵抗５３を介して接地線に接続されている。第４インバータ５４の出力端は、ＮＡＮＤ回路１７の入力端に接続されている。第２選択信号生成部１２は、第２抵抗５３から出力される信号と、ＮＡＮＤ回路１７から出力される信号とをチップイネーブル信号生成部１３に供給している。
【００４８】
チップイネーブル信号生成部１３はＮＯＲ回路５５、と、インバータ回路５６と、ＮＡＮＤ回路５７と、ＣＥＢ出力段ＮＡＮＤ回路２２とを含んで構成されている。ＮＯＲ回路５５は、二つの入力端を備えている。それらの入力端は、第３インバータ５２の出力端とＮＯＲ回路１５の出力端に接続されている。ＮＯＲ回路５５の出力端は、インバータ回路５６の入力端に接続されている。ＮＯＲ回路５５は、第１選択信号生成部１１から供給されるＮＯＲ回路１５の出力信号と、第３インバータ５２の出力信号とに応答して、その演算結果をインバータ回路５６の供給している。インバータ回路５６は、ＮＯＲ回路５５の出力信号を反転してＣＥＢ出力段ＮＡＮＤ回路２２に供給している。
【００４９】
ＮＡＮＤ回路５７は、二つの入力端を備えている。それらの入力端は、第４インバータ５４の出力端と、ＮＡＮＤ回路１７の出力端に接続されている。ＮＡＮＤ回路５７の出力端は、ＣＥＢ出力段ＮＡＮＤ回路２２に接続されている。ＮＡＮＤ回路５７は、第４インバータ５４の出力信号と、ＮＡＮＤ回路１７の出力信号とに応答して、その演算結果を御ＣＥＢ出力段ＮＡＮＤ回路２２に供給している。
【００５０】
ＣＥＢ出力段ＮＡＮＤ回路２２は、第１インバータ１８から出力される信号と、インバータ回路５６から出力される信号と、ＮＡＮＤ回路５７から出力される信号とに応答して、内部チップイネーブル信号ＣＥＢを出力する。図９に示されているように、第２実施形態のチップイネーブルバッファ回路２は、第１拡張チップイネーブル信号／ＣＥｍ＋１、第２拡張チップイネーブル信号ＣＥｍ＋１を受けるパッド（第１拡張チップイネーブルパッド５、第２拡張チップイネーブルパッド６）をオープンにしても、貫通電流を発生させることがない。そのチップイネーブルバッファ回路２は、第１拡張チップイネーブル信号／ＣＥｍ＋１、第２拡張チップイネーブル信号ＣＥｍ＋１の機能を隠す機能を備えている。第２実施形態のチップイネーブルバッファ回路２は、第１実施形態のチップイネーブルバッファ回路２（図５の回路）と同等な動作が可能である。この場合、拡張アドレス端子において、パッド２個分の入力端子容量を低減することが可能となる。すなわち、チップイネーブル信号に、高速性が要求される場合に有効であるが、この場合は、第１、第２オプションパッドはオープンであることが望ましい。
【００５１】
［第３実施形態］
以下に、図面を参照して、本発明の第３実施形態について説明を行う。第３実施形態では、半導体チップ１を搭載するパッケージが、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）である場合を例示している。図１０は、半導体チップ１を、ＢＧＡに積層実装した場合のボンディング接続を例示するブロック図である。ＢＧＡの場合、基板の配線により、基板側のボンディング用のステッチを任意の位置にすることが可能である。そのため、予め、第１拡張アドレスＡｎ＋１を供給する第２ステッチ６２に近接する位置に、第２電源電圧ＶＣＣを供給する第３ステッチ６３と、第１電源電圧ＶＳＳを供給する第１ステッチ６１のパッドを配置しておくことができる。この場合、半導体チップ１には、第２実施形態のチップイネーブルバッファ回路２を構成することが好ましい。第２実施形態のチップイネーブルバッファ回路２を適用することで、第１オプション信号ＯＰ１、第２オプション信号ＯＰ２のパッドは不要となる。また、必要に応じて、第１拡張チップイネーブル信号／ＣＥｍ＋１、第２拡張チップイネーブル信号ＣＥｍ＋１用のパッド（第１拡張チップイネーブルパッド５、第２拡張チップイネーブルパッド６）を第２ステッチ６２に接続する。さらに、第１拡張アドレスＡｎ＋１が供給されていないパッドには、第１電源電圧ＶＳＳを供給する第１ステッチ６１、または、第２電源電圧ＶＣＣを供給する第３ステッチ６３を選択的にボンディングすればよい。
【００５２】
［第４実施形態］
以下に、図面を参照して、本発明の第４実施形態について説明を行う。上述してきた実施形態における半導体チップ１は、３つ以上のメモリチップを積層して、更に大容量でパッケージコンパチブルな半導体記憶装置を実現することも可能である。第４実施形態では、４枚の半導体チップ１を積層して、容量が４倍となる半導体記憶装置を構成する場合を例示している。図１１は、４枚の半導体チップ１（第１半導体チップ１−１〜第４半導体チップ１−４）を積層した場合のボンディング接続を例示するブロック図である。図１１は、ＢＧＡパッケージに対応した構成を例示している。上述のように、ＢＧＡパッケージの場合には、オプションパッドを構成することなく複数の半導体チップ１を実装することができる。ＱＦＰパッケージに搭載する場合は、上述したようなオプションパッドを、それぞれのチップイネーブルバッファ回路毎に構成することで、複数の半導体チップ１を実装することができる。
【００５３】
第４実施形態の半導体記憶装置には、２つの拡張アドレス（第１拡張アドレスＡｎ＋１と第２拡張アドレスＡｎ＋２）に対応するインナーリード（第２ステッチ６２、第４ステッチ６４）が構成されている。また、複数の半導体チップ１（第１半導体チップ１−１〜第４半導体チップ１−４）のそれぞれには、２対の正負の拡張チップイネーブル信号（／ＣＥｍ＋１、ＣＥｍ＋１、／ＣＥｍ＋２、ＣＥｍ＋２）に応答して動作するチップイネーブルバッファ回路が構成されている。
【００５４】
それぞれのチップが選択される条件は、
第４半導体チップ１−４  第１拡張アドレスＡｎ＋１＝Ｌｏｗレベル
第２拡張アドレスＡｎ＋２＝Ｌｏｗレベル
第３半導体チップ１−３  第１拡張アドレスＡｎ＋１＝Ｈｉｇｈレベル
第２拡張アドレスＡｎ＋２＝Ｌｏｗレベル
第２半導体チップ１−２  第１拡張アドレスＡｎ＋１＝Ｌｏｗレベル
第２拡張アドレスＡｎ＋２＝Ｈｉｇｈレベル
第１半導体チップ１−１  第１拡張アドレスＡｎ＋１＝Ｈｉｇｈレベル
第２拡張アドレスＡｎ＋２＝Ｈｉｇｈレベル
である。
【００５５】
以上のようにして、追加する正負のチップイネーブルバッファを増やすことで、更なるメモリ容量の拡張にも対応可能である。なお、上述してきた複数の実施形態は、その構成・動作に矛盾が発生しない限り組み合わせて実施することが可能である。
【図面の簡単な説明】
【００５６】
【図１】図１は、従来の半導体装置の構成を示すブロック図である。
【図２Ａ】図２Ａは、チップイネーブル制御回路１１７とアドレスビット比較回路１２０との構成を示す回路図である。
【図２Ｂ】図２Ｂは、チップイネーブル制御回路１１７とアドレスビット比較回路１２０との構成を示す回路図である。
【図３】図３は、従来のチップイネーブルバッファの構成を示す回路図である。
【図４】図４は、半導体チップ１の構成を例示するブロック図である。
【図５】図５は、チップイネーブルバッファ回路２の構成を例示する回路図である。
【図６】図６は、半導体チップ１を二つ積層した場合の構成を例示するブロック図である。
【図７】図７は、単一の半導体チップ１を実装する場合の構成を例示するブロック図である。
【図８】図８は、半導体チップ１を二つ積層した場合の構成を例示する断面図である。
【図９】図９は、第２実施形態におけるチップイネーブルバッファ回路２の構成を例示する回路図である。
【図１０】図１０は、半導体チップ１を、ＢＧＡに積層実装した場合のボンディング接続を例示するブロック図である。
【図１１】図１１は、４枚の半導体チップを積層した場合の構成を例示するブロック図である。
【符号の説明】
【００５７】
１…半導体チップ
１−１…第１半導体チップ
１−２…第２半導体チップ
１−３…第３半導体チップ
１−４…第４半導体チップ
２…チップイネーブルバッファ回路
３…第１電源電圧供給パッド
３−１…第１チップ側第１電源電圧供給パッド
３−２…第２チップ側第１電源電圧供給パッド
４…第１オプションパッド
４−１…第１チップ側第１オプションパッド
４−２…第２チップ側第１オプションパッド
５…第１拡張チップイネーブルパッド
５−１…第１チップ側第１拡張チップイネーブルパッド
５−２…第２チップ側第１拡張チップイネーブルパッド
６…第２拡張チップイネーブルパッド
６−１…第１チップ側第２拡張チップイネーブルパッド
６−２…第２チップ側第２拡張チップイネーブルパッド
７…標準チップイネーブルパッド
７−１…第１チップ側標準チップイネーブルパッド
７−２…第２チップ側標準チップイネーブルパッド
８…第２オプションパッド
８−１…第１チップ側第２オプションパッド
８−２…第２チップ側第２オプションパッド
９…第２電源電圧供給パッド
９−１…第１チップ側第２電源電圧供給パッド
９−２…第２チップ側第２電源電圧供給パッド
１１…第１選択信号生成部
１２…第２選択信号生成部
１３…チップイネーブル信号生成部
１４…第１ノード
１５…ＮＯＲ回路
１６…第２ノード
１７…ＮＡＮＤ回路
１８…第１インバータ
１９…第２インバータ
２１…ＣＥＢ出力段インバータ
２２…ＣＥＢ出力段ＮＡＮＤ回路
２３…第１リードフレーム
２４…第２リードフレーム
２５…第３リードフレーム
２６…第４リードフレーム
３１〜４５…ボンディングワイヤ
４６…ＩＣパッケージ
４７…パッケージ
４８…スペーサー
４９…アイランド
５１…第１抵抗
５２…第３インバータ
５３…第２抵抗
５４…第４インバータ
５５…ＮＯＲ回路
５６…インバータ回路
５７…ＮＡＮＤ回路
５８…第３拡張チップイネーブルパッド
５９…第４拡張チップイネーブルパッド
６１…第１ステッチ（インナーリード）
６２…第２ステッチ（インナーリード）
６３…第３ステッチ（インナーリード）
６４…第４ステッチ（インナーリード）
ＶＳＳ…第１電源電圧
ＶＣＣ…第２電源電圧
ＯＰ１…第１オプション信号
ＯＰ２…第２オプション信号
／ＣＥ…チップイネーブル信号出力命令
／ＣＥｍ＋１…第１拡張チップイネーブル信号
ＣＥｍ＋１…第２拡張チップイネーブル信号
ＣＥＢ…内部チップイネーブル信号
Ａｎ＋１…第１拡張アドレス
Ａｎ＋２…第２拡張アドレス
１１０Ａ…半導体チップ
１１０Ｂ…半導体チップ
１１１…メモリアレイ
１１２…Ｘデコーダ
１１３…Ｙデコーダ
１１４…アドレスバッファ
１１５…センスアンプ＆書込み回路
１１６…入出力回路
１１７…チップイネーブル制御回路
１１８…入力バッファ
１１９…コントロール回路
１２０…アドレスビット比較回路
Ｇ１…ＡＮＤゲート
Ｇ２…インバータ
Ｇ３…ＮＡＮＤゲート
Ｇ１１…第１ＮＯＲゲート
Ｇ１２…第２インバータ
Ｇ１３…イクスクルーシブＯＲゲート
Ｇ１４…第３インバータ
ＳＥＬ…セレクタ
ＣＡＤ…チップアドレス
１５０…チップイネーブルバッファ
１５１…チップ選択部
１５７…信号発生部
【図１】
2008310918.tif 000003
【図２Ａ】
2008310918.tif 000004
【図２Ｂ】
2008310918.tif 000005
【図３】
2008310918.tif 000006
【図４】
2008310918.tif 000007
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2008310918.tif 000012
【図１０】
2008310918.tif 000013
【図１１】
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