(57)【要約】【課題】バルク・シリコン領域の酸化の間のひずみが引き起こす結晶欠陥が少ないかまたは全く無い、改善されたハイブリッド配向技術（ＨＯＴ）を用いてバルク・シリコン領域を生成する。【解決手段】半導体装置の製造方法は、第２シリコン層上に配置された絶縁層上に配置された第１シリコン層を含む構造を設けることを含む。第１シリコン層および絶縁層を完全に貫いて延びるトレンチが形成される。第２シリコン層の露出された部分によって底が形成されるトレンチの側壁上にライナが形成される。第２シリコン層の露出された部分上にシリコンがエピタキシャル成長される。エピタキシャル成長させる工程の後、トレンチの側壁からライナの一部が除去される。除去する工程の後、エピタキシャル成長されたシリコンの露出された部分が酸化される。【選択図】図９
2008042207.tif 000002
【特許請求の範囲】
【請求項１】
第２シリコン層上に配置された絶縁層上に配置された第１シリコン層を含む構造を設け、
前記第１シリコン層および前記絶縁層を完全に貫いて延びるトレンチを形成し、
前記第２シリコン層の露出された部分によって底が形成される前記トレンチの側壁上にライナを形成し、
前記第２シリコン層の前記露出された部分上にシリコンをエピタキシャル成長させ、
前記エピタキシャル成長させる工程の後、前記トレンチの側壁から前記ライナの一部を除去し、
前記除去する工程の後、前記エピタキシャル成長されたシリコンの露出された部分を酸化する、
ことを具備する、半導体装置の製造方法。
【請求項２】
前記第１シリコン層上に窒化シリコン層を形成し、
前記窒化シリコン層の一部を除去する、
ことをさらに具備し、
前記トレンチを形成する工程は、前記窒化シリコン層の除去された部分の位置に前記トレンチを形成することを含み、
前記ライナの一部を除去する工程は、前記ライナの一部を、前記ライナが前記窒化シリコン層の下面を超えない高さまで延びるように、除去することを含む、
請求項１の半導体装置の製造方法。
【請求項３】
前記ライナの一部を除去する工程の前に、前記エピタキシャル成長されたシリコンの一部を化学的機械研磨によって除去することをさらに含む、請求項１の半導体装置の製造方法。
【請求項４】
第２シリコン層上に配置された絶縁層上に配置された第１シリコン層を含む構造を設け、
前記第１シリコン層および前記絶縁層を完全に貫いて延びるトレンチを形成し、
前記トレンチの側壁上にライナを形成し、
前記ライナを形成する工程の後、前記トレンチ内に第３シリコン層を形成し、
前記第３シリコン層を形成する工程の後、前記ライナを後退させ、
前記後退させる工程の後、前記第３シリコン層の露出された部分を酸化する、
ことを具備する半導体装置の製造方法。
【請求項５】
前記第３シリコン層を形成する工程は、前記トレンチを第３シリコン層で完全に埋め込むことを含む、請求項１２の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、半導体製造中のハイブリッド配向技術による結晶欠陥の減少に関する。
【背景技術】
【０００２】
ハイブリッド配向技術（ＨＯＴ）は、電界効果型トランジスタの性能を強化するための方法として、近時、開発されてきた。ＨＯＴは、典型的には、従来のシリコン・オン・インシュレータ（ＳＯＩ）ウェハ内に埋め込まれたトレンチ内の局部バルク・シリコン領域を成長させ、ＦＥＴをバルク・シリコンの中および上に形成することを含んでいる。ＨＯＴによって、ＦＥＴが、周囲のＳＯＩ領域内のシリコンの表面配向に関わらず、最適な結晶表面配向を有するシリコン領域内に配置されることが可能となる。Ｐ型ＦＥＴ（ＰＦＥＴ）については、理想的な表面配向は（１１０）であり、Ｎ型ＦＥＴ（ＮＦＥＴ）については、理想的な表面配向は、（１００）である。ＦＥＴを理想的な表面配向を有するシリコン内に配置することによって、電子または正孔の移動度が増加し、ひいてはＦＥＴの性能が増加する。
【０００３】
バルク・シリコン領域をエピタキシャル成長させた後、バルク・シリコン領域の上面は、化学的機械研磨（ＣＭＰ）を用いて、ハード・マスクの高さまで、低くされる。そして、バルク・シリコン領域の表面をさらに低くして周囲のＳＯＩ領域の上面の高さと合わせるために、バルク・シリコン領域が酸化されて、酸化層の上部がエッチングによって除去される。酸化工程は、また、酸化シリコンの体積を増加させ、これによって、バルク・シリコン領域内に大きなひずみが生じる。ひずみによっては、ＦＥＴの性能強化に対して望ましいものであるが、このひずみは、バルク・シリコン領域に結晶欠陥を引き起こすほどに大きくなることがある。この大きなひずみの原因は、バルク・シリコン領域は酸化の最中に上に向っては自由に膨張することができるが、トレンチに並ぶ比較的硬い酸化層によって、横方向への成長を阻まれることである。
【０００４】
この出願の発明に関連する先行技術文献情報としては次のものがある。
【非特許文献１】M. Yang、High Performance CMOS Fabricated on Hybrid Substrate with Different Crystal Orientations、「IEDM 2003」、２００３年７月１２日
【発明の開示】
【発明が解決しようとする課題】
【０００５】
バルク・シリコン領域の酸化の間のひずみが引き起こす結晶欠陥が少ないかまたは全く無い、改善されたハイブリッド配向技術（ＨＯＴ）を用いてバルク・シリコン領域を生成することが望ましい。
【課題を解決するための手段】
【０００６】
本発明の一態様による半導体装置の製造方法は、第２シリコン層上に配置された絶縁層上に配置された第１シリコン層を含む構造を設け、前記第１シリコン層および前記絶縁層を完全に貫いて延びるトレンチを形成し、前記第２シリコン層の露出された部分から底が形成される前記トレンチの側壁上にライナを形成し、前記第２シリコン層の前記露出された部分上にシリコンをエピタキシャル成長させ、前記エピタキシャル成長させる工程の後、前記トレンチの側壁から前記ライナの一部を除去し、前記除去する工程の後、前記エピタキシャル成長されたシリコンの露出された部分を酸化する、ことを具備する。
【０００７】
本発明の一態様による半導体装置の製造方法は、第２シリコン層上に配置された絶縁層上に配置された第１シリコン層を含む構造を設け、前記第１シリコン層および前記絶縁層を完全に貫いて延びるトレンチを形成し、前記トレンチの側壁上にライナを形成し、前記ライナを形成する工程の後、前記トレンチ内に第３シリコン層を形成し、前記第３シリコン層を形成する工程の後、前記ライナを後退させ、前記後退させる工程の後、前記第３シリコン層の露出された部分を酸化する、ことを具備する。
【発明を実施するための最良の形態】
【０００８】
本開示の側面は、フッ化水素ウェット・エッチング等を行なうことによって酸化の前にトレンチ・ライナを後退させることによって、バルク・シリコン領域の少なくとも一部において、ひずみを減ずることに向けられている。このことによって、酸化の最中にシリコンが横方向に膨張する空間を作り出し得る。トレンチ・ライナは、様々な深さで後退されてよく、例えば、ハード・マスク層の底程度まで、または、ハード・マスク層の底までのほぼ中間までや、またはそれらの間のどこかまでとすることができる。トレンチ・ライナは、ハード・マスク層の底よりも深く、例えば周囲のシリコン・オン・インシュレータ（ＳＯＩ）ウェハの上側シリコン層の上面までまたはそれ以下までも後退されてよい。
【０００９】
本開示のこれらのまたは他の側面は、以下の、例示的な実施形態の詳細な記述を考慮することによって明らかとなるであろう。
【００１０】
本発明のより完全な理解およびその利点は、添付の図面を考慮しながら以下の記述を参照することによって得られるであろう。図面において、同様の参照符号は同様の要素を指し示している。
【００１１】
図１乃至図６、図９乃至図１４は、例示的な製造プロセスの様々な連続する工程における半導体装置の側断面図である。図１を参照すると、下側シリコン層１０１と、埋め込み酸化層（ＢＯＸ）のような絶縁層１０２と、埋め込み酸化層１０２上に配置された上側シリコン層１０３とを含むシリコン・オン・インシュレータ（ＳＯＩ）ウェハが設けられる。ＳＯＩウェハのこれらのタイプは、市販されている。上側シリコン層１０３が、（１００）または（１１０）等の特定の表面配向を有するＳＯＩウェハが設けられ得る。窒化シリコン（ＳｉＮ）のようなハード・マスク層１０４が、上側シリコン層１０３上に形成され得る。
【００１２】
ハイブリッド配向技術（ＨＯＴ）のバルク・シリコン領域を形成するために、トレンチが形成される。この例では、フォトレジスト層１０５が、ハード・マスク層１０４上に形成され、通常のリソグラフィー技術を用いて選択的に除去されてレジスト層１０５内に開口１０６が形成される。
【００１３】
次に、図２を参照すると、トレンチ２０１が、ＳＯＩウェハ内にエッチングで形成される。トレンチ２０１は、少なくとも下側シリコン層１０１まで下方向に延び、好ましくは、電界効果型トランジスタ（ＦＥＴ）を収容できるのに十分な程度の大きさを有する。次に、フォトレジスト層１０５が除去される。
【００１４】
次に、図３を参照すると、酸化（例えば酸化シリコン）層または窒化（例えば窒化シリコン）層または他の材料の層３０１が、トレンチ２０１を含む半導体装置の露出された表面を覆うように堆積される。次に、図４に示されるように、層３０１の水平部分が、異方性エッチング等の通常の方法によって除去される。この結果、層３０１は、トレンチ２０１の縦方向の側壁上に残存するトレンチ・ライナとして機能する。
【００１５】
次に、バルク・シリコン領域５０１が、トレンチ２０１内の下側シリコン層１０１の露出された表面上にエピタキシャル成長される。バルク・シリコン領域５０１トレンチ２０１の外側にハード・マスク層１０４上まで延びる部分等の小さな箇所を除いて、バルク・シリコン領域５０１がトレンチ２０１の外側にハード・マスク層１０４上まで延びるという小さな違いを除いて、バルク・シリコン領域５０１は、実質的に単結晶シリコン構造である。エピタキシャル成長プロセスに固有の特徴によって、バルク・シリコン領域５０１は、下側シリコン層１０１と同じ結晶配向を有する。よって、バルク・シリコン領域５０１は、上側シリコン層１０３の表面配向と異なる表面配向を有し得、下側シリコン層１０１の表面配向と同じ表面配向を有し得る。例えば、上側シリコン層１０３の表面配向が（１００）であり、下側シリコン層１０１の表面配向が（１１０）である場合、バルク・シリコン領域５０１の表面配向は（１１０）である。この場合、典型的には、ＮＦＥＴをＳＯＩ領域の上側シリコン層１０３の上および中に配置し、ＰＦＥＴをバルク・シリコン領域５０１の上および中に配置するであろう。または、上側シリコン層１０３の表面配向が（１１０）であり、下側シリコン層１０１の表面配向が（１００）である場合、バルク・シリコン領域５０１の表面配向は（１００）であろう。後の例では、典型的には、ＳＯＩ領域の上側シリコン層１０３の上および中にＰＦＥＴを配置し、バルク・シリコン領５０１の上および中にＮＦＥＴを配置するであろう。
【００１６】
本例では、トレンチ２０１は、底面が下側シリコン層１０１内に配置されている例が示されている。しかしながら、トレンチ２０１は、より下側に、例えば下側シリコン層１０１より下のさらに別のシリコン層（図示せず）まで、延びていてもよい。この場合、バルク・シリコン領域５０１は、いずれにせよトレンチ２０１の底で露出されているシリコン層の結晶配向と同じ結晶配向を有する。
【００１７】
図５から分かるように、バルク・シリコン領域５０１は、トレンチ２０１の外側まで過剰成長するように成長される。これによって、トレンチ２０１がシリコンによって完全に埋め込まれるとともに過剰成長された部分を除去することによってシリコンに対して平坦な上面が形成されることが確実になる。平坦な上面を形成するために、図６に示されるように、バルク・シリコン領域５０１の上部が、例えば化学的機械研磨（ＣＭＰ）によって除去される。この結果、バルク・シリコン領域５０１の上面が低くされるとともに平坦化され、ハード・マスク層１０４の上面とほぼ同一平面となる。
【００１８】
図７および図８は、従来の工程が取られた場合に製造プロセスにおいて次に起こること、ひいてはバルク・シリコン領域５０１における望ましくない結晶欠陥が結果として形成されることを示している。図７を参照すると、バルク・シリコン領域５０１の上面が酸化され、結果、酸化シリコン層７０１が形成される。シリコンは、酸化されると体積が増加するので、酸化シリコン層７０１は、上に向かって膨張する。しかしながら、側壁ライナ３０１があるために、酸化シリコン層７０１は横方向には容易に膨張できない。よって、膨大な量の応力が酸化シリコン層７０１内に誘起される。この応力は、酸化されていない結晶性バルク・シリコン領域５０１の上面に伝達され、結晶欠陥７０２のような結晶欠陥が生じる結果となる。次に、図８に示されるように、酸化シリコン層７０１が除去される。
【００１９】
結晶欠陥７０２のような結晶欠陥を減じたり、回避したりさえするために、図９乃至図１２を参照して記述されるような、以下の例示的な工程が取られ得る。図９を参照すると、側壁ライナ３０１の上部が除去されて、側壁ライナ３０１が周囲の上面に比べて低くされる。図１０の詳細な様子を参照すると、側壁ライナ３０１が、距離Ｄ、低くされる。ここで、Ｄは、半導体装置の上面の法線方向において測定される。例えば、Ｄは、ハード・マスク層３０１の厚さの約半分であり、ハード・マスク層３０１の厚さの約半分からハード・マスク層３０１の厚さの約全体に亘る範囲、またはそれ以上にある。図１１の平面図においても示されているように、側壁ライナ３０１は、バルク・シリコン領域５０１を囲み、側壁ライナ３０１を後退させることは、バルク・シリコン領域５０１を囲む側壁ライナ３０１の上面全体（すなわり、図１１の平面図において側壁ライナ３０１の左、上、右、下の部分）に対して実行されてもよい。または、側壁ライナ３０１の上面の一部、例えばバルク・シリコン領域５０１の相対する２つの側のみ（すなわち、図１１の平面図において左よび右の部分、または図１１の平面図の上および下の部分）が後退されてよい。
【００２０】
側壁ライナ３０１の上面の一部または全部を除去することによって、バルク・シリコン領域５０１の上部が酸化の間に膨張するための横に伸びる空間ができる。こうして、図１２に示されるように、この段階でバルク・シリコン領域５０１が酸化され、結果、酸化シリコン層１２０１が形成される。側壁ライナ３０１が後退されたため、酸化シリコン層１２０１は、縦方向に加えて横方向に膨張することができる。このことによって、酸化シリコン層１２０１が横方向に成長することを制限されることによって生じるひずみが減少し、または除去されさえする。よって、そうでないと生成されることになる結晶欠陥が減少され、または完全に回避される。
【００２１】
酸化シリコン層１２０１は、形成された後、図１３に示されるように、除去され得る。そして、１つ以上のトランジスタおよび／または他の回路素子が通常の方法で形成され得る。例えば、図１４に示されるように、第１ＦＥＴ  １４０１がバルク・シリコン領域５０１の中および上に形成され、別のタイプの第２ＦＥＴ  １４０２がＳＯＩ領域内の上側シリコン層１０３の中および上に形成される。従来と同様に、ＦＥＴ１４０１およびＦＥＴ１４０２は、薄いゲート酸化層または他の絶縁層（図示せず）によって隔離されながらそれぞれシリコン層１０３、５０１の上方に配置された導電性の（例えば他結晶シリコンとしても知られているポリシリコン）ゲート１４０３、１４０４をそれぞれ有する。加えて、ソース／ドレイン領域（図示せず）が、それぞれ、シリコン層１０３、５０１内に、各ソース／ドレイン対の間にトランジスタのチャネルが規定されながら、埋め込まれ得る。各トランジスタのゲート１４０３、１４０４は、ゲートの両側上に絶縁性の側壁スペーサを有し得、窒化シリコン層および／または層間絶縁膜のような別の絶縁膜によって完全に覆われ得る。
【００２２】
こうして、酸化に先立ってトレンチ・ライナを後退させることによってバルク・シリコン領域の少なくとも一部のひずみを減じ得る半導体装置の製造方法、および半導体装置そのものが開示された。
【００２３】
また、この発明は以下の実施態様を取り得る。
【００２４】
（１）  第２シリコン層上に配置された絶縁層上に配置された第１シリコン層を含む構造を設け、前記第１シリコン層および前記絶縁層を完全に貫いて延びるトレンチを形成し、前記第２シリコン層の露出された部分から底が形成される前記トレンチの側壁上にライナを形成し、前記第２シリコン層の前記露出された部分上にシリコンをエピタキシャル成長させ、前記エピタキシャル成長させる工程の後、前記トレンチの側壁から前記ライナの一部を除去し、前記除去する工程の後、前記エピタキシャル成長されたシリコンの露出された部分を酸化する、ことを具備する、半導体装置の製造方法。
【００２５】
（２）前記エピタキシャル成長されたシリコンの前記酸化された部分を除去することをさらに含む、（１）の半導体装置の製造方法。
【００２６】
（３）前記ライナの一部を除去する工程は、フッ化水素を用いて前記ライナのウェット・エッチングを実行することを含む、（１）の半導体装置の製造方法。
【００２７】
（４）前記ライナは酸化シリコンである、（１）の半導体装置の製造方法。
【００２８】
（５）前記第１シリコン層上に窒化シリコン層を形成し、前記窒化シリコン層の一部を除去する、ことをさらに具備し、前記トレンチを形成する工程は、前記窒化シリコン層の除去された部分の位置に前記トレンチを形成することを含む、（１）の半導体装置の製造方法。
【００２９】
（６）前記ライナを形成する工程は、前記トレンチの底および窒化シリコン層上に前記ライナを形成し、次に異方性エッチングを実行して前記ライナを前記トレンチの底および前記窒化シリコン層から除去することを含む、（５）の半導体装置の製造方法。
【００３０】
（７）前記ライナの一部を除去する工程は、前記ライナの一部を、前記ライナが前記窒化シリコン層の下面を超えない高さまで延びるように、除去することを含む、（５）の半導体装置の製造方法。
【００３１】
（８）前記ライナの一部を除去する工程は、前記ライナの一部を、前記ライナが前記窒化シリコン層の下面を超えない高さで且つ前記窒化シリコンの下面と前記窒化シリコンの上面との間まで延びるように、除去することを含む、（５）の半導体装置の製造方法。
【００３２】
（９）前記ライナの一部を除去する工程の前に、前記エピタキシャル成長されたシリコンの一部を化学的機械研磨によって除去することをさらに含む、（１）の半導体装置の製造方法。
【００３３】
（１０）前記第１シリコン層の中および上に第１電界効果型トランジスタを、前記エピタキシャル成長されたシリコンの中および上に第２電界効果型トランジスタを形成することをさらに含む、（１）の半導体装置の製造方法。
【００３４】
（１１）前記絶縁層は酸化物である、（１）の半導体装置の製造方法。
【００３５】
（１２）第２シリコン層上に配置された絶縁層上に配置された第１シリコン層を含む構造を設け、前記第１シリコン層および前記絶縁層を完全に貫いて延びるトレンチを形成し、前記トレンチの側壁上にライナを形成し、前記ライナを形成する工程の後、前記トレンチ内に第３シリコン層を形成し、前記第３シリコン層を形成する工程の後、前記ライナを後退させ、前記後退させる工程の後、前記第３シリコン層の露出された部分を酸化する、ことを具備する半導体装置の製造方法。
【００３６】
（１３）前記第３シリコン層の化学的機械研磨を実行することをさらに含む、（１２）の半導体装置の製造方法。
【００３７】
（１４）前記第１シリコン層上に窒化シリコン層を形成することをさらに含み、前記後退させる工程および前記化学的機械研磨処理する工程はそれぞれ前記窒化シリコン層が前記第１シリコン層上に配置されている間に実行される、（１３）の半導体装置の製造方法。
【００３８】
（１５）前記ライナを形成する工程は、前記トレンチの底上および前記窒化シリコン層上に前記ライナを形成し、次に異方性エッチングを実行して前記ライナを前記トレンチの底および前記窒化シリコン層から除去することを含む、（１４）の半導体装置の製造方法。
【００３９】
（１６）前記ライナは酸化シリコンである、（１２）の半導体装置の製造方法。
【００４０】
（１７）前記絶縁層は酸化物である、（１２）の半導体装置の製造方法。
【００４１】
（１８）前記後退させる工程は、前記ライナのウェット・エッチングを実行することを含む、（１２）の半導体装置の製造方法。
【００４２】
（１９）前記第３シリコン層を形成する工程は、前記第３シリコン層をエピタキシャル成長させることを含む、（１２）の半導体装置の製造方法。
【００４３】
（２０）前記第３シリコン層を形成する工程は、前記トレンチを第３シリコン層で完全に埋め込むことを含む、（１２）の半導体装置の製造方法。
【図面の簡単な説明】
【００４４】
【図１】例示的な製造プロセスの様々な連続する工程の間の半導体装置の側断面図である。
【図２】例示的な製造プロセスの様々な連続する工程の間の半導体装置の側断面図である。
【図３】例示的な製造プロセスの様々な連続する工程の間の半導体装置の側断面図である。
【図４】例示的な製造プロセスの様々な連続する工程の間の半導体装置の側断面図である。
【図５】例示的な製造プロセスの様々な連続する工程の間の半導体装置の側断面図である。
【図６】例示的な製造プロセスの様々な連続する工程の間の半導体装置の側断面図である。
【図７】ＨＯＴによってエピタキシャル成長されたシリコン領域に結晶欠陥を生じる結果となる、従来の製造プロセスの様々な工程の間の半導体装置の側断面図である。
【図８】ＨＯＴによってエピタキシャル成長されたシリコン領域に結晶欠陥を生じる結果となる、従来の製造プロセスの様々な工程の間の半導体装置の側断面図である。
【図９】例示的な製造プロセスの様々な連続する工程の間の半導体装置の側断面図である。
【図１０】例示的な製造プロセスの様々な連続する工程の間の半導体装置の側断面図である。
【図１１】例示的な製造プロセスの様々な連続する工程の間の半導体装置の側断面図である。
【図１２】例示的な製造プロセスの様々な連続する工程の間の半導体装置の側断面図である。
【図１３】例示的な製造プロセスの様々な連続する工程の間の半導体装置の側断面図である。
【図１４】例示的な製造プロセスの様々な連続する工程の間の半導体装置の側断面図である。
【図１】
2008042207.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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