(57)【要約】【課題】半導体チップが搭載される領域において、隣接する配線層の間の距離を狭め、また、該半導体チップのバンプ電極と接続される端子の面積を大きくできる表示装置の提供。【解決手段】  表示部と周辺部とを有する基板と、  前記基板の前記周辺部に搭載された半導体チップとを有する表示装置であって、  前記半導体チップは、第１のバンプ電極を有し、  前記基板は、第１の配線と、前記第１の配線に隣接して配置された第２の配線と、前記第１の配線と前記第２の配線とを被う絶縁膜と、前記絶縁膜に形成された第１のコンタクト孔と、前記第１のコンタクト孔を介して前記第１の配線と接続された第１の端子とを有し、  前記第１のバンプ電極は、前記第１の端子と接続されており、  前記第２の配線は、前記第１の端子と電気的に絶縁されており、  平面的に見た場合に、前記第１の端子は、前記絶縁膜を介して前記第２の配線と重畳して配置されている。【選択図】図１
2008020791.tif 000002
【特許請求の範囲】
【請求項１】
表示部と周辺部とを有する基板と、
前記基板の前記周辺部に搭載された半導体チップとを有する表示装置であって、
前記半導体チップは、第１のバンプ電極を有し、
前記基板は、第１の配線と、前記第１の配線に隣接して配置された第２の配線と、前記第１の配線と前記第２の配線とを被う絶縁膜と、前記絶縁膜に形成された第１のコンタクト孔と、前記第１のコンタクト孔を介して前記第１の配線と接続された第１の端子とを有し、
前記第１のバンプ電極は、前記第１の端子と接続されており、
前記第２の配線は、前記第１の端子と電気的に絶縁されており、
平面的に見た場合に、前記第１の端子は、前記絶縁膜を介して前記第２の配線と重畳して配置されていることを特徴とする表示装置。
【請求項２】
平面的に見た場合に、前記第１のバンプ電極は、前記絶縁膜を介して前記第２の配線と重畳して配置されていることを特徴とする請求項１に記載の表示装置。
【請求項３】
表示部と周辺部とを有する基板と、
前記基板の前記周辺部に搭載された半導体チップとを有する表示装置であって、
前記半導体チップは、第１のバンプ電極を有し、
前記基板は、第１の配線と、前記第１の配線に隣接して配置された第２の配線と、前記第１の配線と前記第２の配線とを被う絶縁膜と、前記絶縁膜に形成された第１のコンタクト孔と、前記第１のコンタクト孔を介して前記第１の配線と接続された第１の端子とを有し、
前記第１のバンプ電極は、前記第１の端子と接続されており、
前記第２の配線は、前記第１の端子と電気的に絶縁されており、
平面的に見た場合に、前記第１のバンプ電極は、前記絶縁膜を介して前記第２の配線と重畳して配置されていることを特徴とする表示装置。
【請求項４】
前記絶縁膜は、２層以上の絶縁膜で構成されていることを特徴とする請求項１から３のいずれかに記載の表示装置。
【請求項５】
前記基板は、薄膜トランジスタを有し、
前記絶縁膜は、前記薄膜トランジスタのゲート絶縁膜と同材料からなる絶縁膜を含むことを特徴とする請求項１から４のいずれかに記載の表示装置。
【請求項６】
前記端子は、少なくともその表面がＩＴＯ（Indium Tin Oxide）で形成されていることを特徴とする請求項１から５のいずれかに記載の表示装置。
【請求項７】
前記半導体チップは、第２のバンプ電極を有し、
前記基板は、前記第２のバンプ電極に接続される第２の端子を有し、
前記第１の端子と前記表示部との間の距離は、前記第２の端子と前記表示部との間の距離と異なっており、
平面的に見た場合に、前記第１の端子に重畳する前記基板の配線の本数が、前記第２の端子に重畳する前記基板の配線の本数と等しいことを特徴とする請求項１から６のいずれかに記載の表示装置。
【請求項８】
前記基板の前記周辺部は、第１の検査端子と、第１のスイッチング素子とを有し、
前記第１の検査端子は、前記第１のスイッチング素子を介して前記第１の配線に接続されていることを特徴とする請求項１から７のいずれかに記載の表示装置。
【請求項９】
前記半導体チップは、第２のバンプ電極を有し、
前記基板は、前記絶縁膜に形成された第２のコンタクト孔と、前記第２のコンタクト孔を介して前記第２の配線と接続された第２の端子とを有し、
前記第２のバンプ電極は、前記第２の端子と接続されており、
前記第１の配線は、前記第２の端子と電気的に絶縁されており、
平面的に見た場合に、前記第２の端子は、前記第１の配線と重畳して配置されていることを特徴とする請求項１から８のいずれかに記載の表示装置。
【請求項１０】
前記半導体チップは、前記半導体チップの１つの長辺に、前記第１のバンプ電極を含む複数のバンプ電極を有し、
前記複数のバンプ電極は、前記半導体チップの短辺方向に２段以上に配置されており、
前記複数のバンプ電極は、第１段目のバンプ電極の前記半導体チップの長辺方向の位置が、第２段目のバンプ電極の前記半導体チップの前記長辺方向の位置に対して、シフトしていないことを特徴とする請求項１から９のいずれかに記載の表示装置。
【請求項１１】
前記半導体チップは、前記半導体チップの１つの長辺に、前記第１のバンプ電極を含む複数のバンプ電極を有し、
前記複数のバンプ電極は、前記半導体チップの短辺方向に２段以上に配置されており、
前記複数のバンプ電極は、第１段目のバンプ電極の前記半導体チップの長辺方向の位置が、第２段目のバンプ電極の前記半導体チップの前記長辺方向の位置に対して、シフトしていることを特徴とする請求項１から９のいずれかに記載の表示装置。
【請求項１２】
前記基板に対向して配置された対向基板と、前記基板と前記対向基板との間に挟持された液晶とを有することを特徴とする請求項１から１１のいずれかに記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に係り、特に、その基板に半導体チップが搭載された表示装置に関する。
【背景技術】
【０００２】
たとえば液晶表示装置は、その表示部において液晶を介して互いに対向配置される一対の基板を有し、これら各基板のうち一方の基板が前記表示部以外の領域（周辺部）にまで延在し、その延在部に液晶表示駆動回路からなる半導体チップが搭載されて構成されている。
【０００３】
該半導体チップが搭載される前記基板の表面には表示部内の各画素に信号を入力させる複数の配線層が形成され、該半導体チップがフェースダウンボンディングされることにより、該半導体チップの各バンプ電極が、それぞれ対応する前記各配線層の端子に接続されるようになっている。
【０００４】
そして、このような構成において、近年、表示部の画素の数が増大し、これにともなってこれら各画素に信号を入力させる前記配線層の数も増大するようになってきている。
【０００５】
このため、これら各配線層は、半導体チップの搭載領域内において、それらの並設ピッチを小さくして形成することはもちろんのこと、前記各端子をさらに集約させたパターンで形成する必要が生じる。
【０００６】
ここで、各端子を集約させたパターンで形成する１つの手法として、たとえば、下記特許文献１に開示されているように、各配線層の並設方向に配列される各端子からなる端子群を該各配線層の延在方向に２段に配設させ、一本おきの各配線層を１段目の端子群の各端子に接続させ、他の残りの各配線層を２段目の端子群の各端子に接続させたものが知られている。あるいは、該特許文献１とほぼ同様の趣旨からなる下記特許文献２に開示されているように、さらに３段目の端子群を備えさせたものが知られている。
【０００７】
なお、この場合において、半導体チップも、前記端子と接続されるように、２段のバンプ電極群として、あるいは３段のバンプ電極群として構成される。
【特許文献１】特開２００５−９９３１０号公報
【特許文献２】特開平８−３１３９２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、特許文献１および特許文献２に示されている構成は、いずれも、各配線層とそれに隣接する他の配線層との間の距離を狭めたい場合に制約が付され、また、端子の面積を大きくしたい場合に制約が付されるものであった。
【０００９】
たとえば図１２（ａ）は、並設された各配線層６のうちたとえば１本おきの配線層６に１段目の端子群の各端子ＴＭが形成され、他の残りの配線層６に２段目の端子群の各端子ＴＭが形成されている場合を示す平面図である。各端子ＴＭは図示していない半導体チップの各バンプ電極と電気的接続が図られる箇所であることから、配線層６よりも幅広の領域として形成されている。そして、各端子ＴＭは、それらの面積をできるだけ大きく形成できるよう、いわゆる千鳥配置されたパターンとして形成されている。この場合、２段目の端子ＴＭに接続される配線層６は、互いに隣り合う２つの１段目の端子ＴＭの間を通る位置に配置されている。
【００１０】
しかし、図１２（ｂ）は、図１２（ａ）に示した各端子ＴＭに、半導体チップの各バンプ電極ＢＰを対応させて配置（実装）させた場合を示す図である。尚、図１２（ｂ）では、半導体チップのうちバンプ電極ＢＰのみを図示しており、半導体チップの半導体基板や半導体チップのパッケージ等の図示は省略している。前記半導体チップの配置において、図１２（ｂ）中ＳＦで示すようにずれが生じた場合、各端子ＴＭとそれに対応するバンプ電極ＢＰとの接触面積が小さくなって、充分な電気的接続が図れなくなる。したがって、前記端子ＴＭの面積をさらに大きくして形成することが望まれる。しかし、端子ＴＭとそれに隣接する配線層６との間の距離も、所定の距離だけ離間させなければならない。その結果、端子ＴＭの面積を大きくする分だけ、隣接する配線層６どうしを離間させなければならなくなる。
【００１１】
すなわち、従来の千鳥配置パターンでは、端子ＴＭの面積を大きくさせることにより配線層６どうしの間の距離を狭めることができなくなってしまい、逆に、配線層６どうしの間の距離を狭めることにより端子ＴＭの面積を大きくすることができなくなってしまうという問題を有している。
【００１２】
また、図１２（ｃ）は、図１２（ａ）の構成を発展させてさらに３段目の端子群を形成した構成となっているものである。しかし、２段構成の端子群からなるものと比較して配線層６および端子ＴＭの数を増大できるのみで、基本的には図１２（ａ）に示した上述の不都合を解消できない構成となっている。
【００１３】
また、特許文献１や特許文献２に開示された千鳥ではない多段の構成の場合も、２段目の端子ＴＭに接続される配線層６は、互いに隣り合う２つの１段目の端子ＴＭの間を通る位置に配置されている構成であるため、同様の問題を有している。
【００１４】
本発明の利点は、半導体チップが実装される領域において、隣接する配線層の間の距離を狭め、また、該半導体チップのバンプ電極と接続される前記配線層の端子の面積を大きくできる表示装置を提供できることである。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１６】
（１）表示部と周辺部とを有する基板と、
前記基板の前記周辺部に搭載された半導体チップとを有する表示装置であって、
前記半導体チップは、第１のバンプ電極を有し、
前記基板は、第１の配線と、前記第１の配線に隣接して配置された第２の配線と、前記第１の配線と前記第２の配線とを被う絶縁膜と、前記絶縁膜に形成された第１のコンタクト孔と、前記第１のコンタクト孔を介して前記第１の配線と接続された第１の端子とを有し、
前記第１のバンプ電極は、前記第１の端子と接続されており、
前記第２の配線は、前記第１の端子と電気的に絶縁されており、
平面的に見た場合に、前記第１の端子は、前記絶縁膜を介して前記第２の配線と重畳して配置されている。
【００１７】
（２）（１）において、平面的に見た場合に、前記第１のバンプ電極は、前記絶縁膜を介して前記第２の配線と重畳して配置されている構成としても良い。
【００１８】
（３）表示部と周辺部とを有する基板と、
前記基板の前記周辺部に搭載された半導体チップとを有する表示装置であって、
前記半導体チップは、第１のバンプ電極を有し、
前記基板は、第１の配線と、前記第１の配線に隣接して配置された第２の配線と、前記第１の配線と前記第２の配線とを被う絶縁膜と、前記絶縁膜に形成された第１のコンタクト孔と、前記第１のコンタクト孔を介して前記第１の配線と接続された第１の端子とを有し、
前記第１のバンプ電極は、前記第１の端子と接続されており、
前記第２の配線は、前記第１の端子と電気的に絶縁されており、
平面的に見た場合に、前記第１のバンプ電極は、前記絶縁膜を介して前記第２の配線と重畳して配置されている。
【００１９】
（４）（１）から（３）のいずれかにおいて、前記絶縁膜は、２層以上の絶縁膜で構成されている構成としても良い。
【００２０】
（５）（１）から（４）のいずれかにおいて、前記基板は、薄膜トランジスタを有し、
前記絶縁膜は、前記薄膜トランジスタのゲート絶縁膜と同材料からなる絶縁膜を含む構成としても良い。
【００２１】
（６）（１）から（５）のいずれかにおいて、前記端子は、少なくともその表面がＩＴＯ（Indium Tin Oxide）で形成されている構成としても良い。
【００２２】
（７）（１）から（６）のいずれかにおいて、前記半導体チップは、第２のバンプ電極を有し、
前記基板は、前記第２のバンプ電極に接続される第２の端子を有し、
前記第１の端子と前記表示部との間の距離は、前記第２の端子と前記表示部との間の距離と異なっており、
平面的に見た場合に、前記第１の端子に重畳する前記基板の配線の本数が、前記第２の端子に重畳する前記基板の配線の本数と等しい構成としても良い。
【００２３】
（８）（１）から（７）のいずれかにおいて、前記基板の前記周辺部は、第１の検査端子と、第１のスイッチング素子とを有し、
前記第１の検査端子は、前記第１のスイッチング素子を介して前記第１の配線に接続されている構成としても良い。
【００２４】
（９）（１）から（８）のいずれかにおいて、前記半導体チップは、第２のバンプ電極を有し、
前記基板は、前記絶縁膜に形成された第２のコンタクト孔と、前記第２のコンタクト孔を介して前記第２の配線と接続された第２の端子とを有し、
前記第２のバンプ電極は、前記第２の端子と接続されており、
前記第１の配線は、前記第２の端子と電気的に絶縁されており、
平面的に見た場合に、前記第２の端子は、前記第１の配線と重畳して配置されている構成としても良い。
【００２５】
（１０）（１）から（９）のいずれかにおいて、前記半導体チップは、前記半導体チップの１つの長辺に、前記第１のバンプ電極を含む複数のバンプ電極を有し、
前記複数のバンプ電極は、前記半導体チップの短辺方向に２段以上に配置されており、
前記複数のバンプ電極は、第１段目のバンプ電極の前記半導体チップの長辺方向の位置が、第２段目のバンプ電極の前記半導体チップの前記長辺方向の位置に対して、シフトしていない構成としても良い。
【００２６】
（１１）（１）から（９）のいずれかにおいて、前記半導体チップは、前記半導体チップの１つの長辺に、前記第１のバンプ電極を含む複数のバンプ電極を有し、
前記複数のバンプ電極は、前記半導体チップの短辺方向に２段以上に配置されており、
前記複数のバンプ電極は、第１段目のバンプ電極の前記半導体チップの長辺方向の位置が、第２段目のバンプ電極の前記半導体チップの前記長辺方向の位置に対して、シフトしている構成としても良い。
【００２７】
（１２）（１）から（１１）のいずれかにおいて、前記基板に対向して配置された対向基板と、前記基板と前記対向基板との間に挟持された液晶とを有する構成としても良い。
【００２８】
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
【発明の効果】
【００２９】
このように構成された表示装置は、半導体チップが実装される領域において、隣接する配線層の間の距離を狭め、また、該半導体チップのバンプ電極と接続される前記配線層の端子の面積を大きくすることができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明による表示装置の実施例を図面を用いて説明をする。
【００３１】
まず、図２は本発明による表示装置の一実施例を示す外観図で、（ａ）は正面図を（ｂ）は側面図を示している。
【００３２】
図２は液晶表示装置を示し、この液晶表示装置はたとえば携帯電話器の表示装置として使用されるようになっている。
【００３３】
図２において、まず、該液晶表示装置１は液晶を介して対向配置され少なくとも一方において透明からなる一対の矩形状の基板２、３を備えて構成されている。各基板２、３の液晶側の面にはマトリックス状に配置された多数の画素が形成され、これら各画素の集合体で液晶表示部ＡＲが形成されるようになっている。
【００３４】
前記各基板２、３のうちたとえば前方に配置される基板（対向基板）３は後方に配置される基板２よりも面積が小さく形成され、これにより、前方から観た液晶表示装置１は、表示部ＡＲとして形成される領域の図中下方の領域において後方の基板２が比較的小さい面積で露呈されるようになっている。また、表示部ＡＲ以外の部分は周辺部と呼ばれる。
【００３５】
該基板２の上述のように露呈された領域には液晶表示駆動回路として構成される半導体チップ４が搭載され、また、該半導体チップ４に近接する前記基板２の図中下部側辺にはフレキシブル基板５が固定されている。
【００３６】
該液晶表示装置１に対して別個に形成される外部回路からの電源および信号は前記フレキシブル基板５を介して半導体チップ４に入力され、該半導体チップ４からの出力信号は前記各基板２、３の間に形成されている各画素に入力されるようになっている。
【００３７】
図３は前記液晶表示装置１において、フレキシブル基板５と半導体チップ４とを結線する配線層６Ａ、６Ｂ、該半導体チップ４と前記表示部ＡＲ内の各画素を結線する配線層６Ｃ、６Ｄを示した図で、図２と対応した図となっている。配線層６は、引き出し配線とも呼ばれ、これらの配線層６Ａ、６Ｂ、６Ｃ、６Ｄのうちの１つ以上を示している。
【００３８】
フレキシブル基板５と半導体チップ４の間の配線層６は、基板２の表面に並設された多数の配線層群から構成され、たとえばその両脇のいくつかは電源を供給する配線層６Ａ、そして他は信号を供給する配線層６Ｂとして形成されている。
【００３９】
表示部ＡＲには、行方向（図中ｘ方向）に延在するロウ配線層７Ａと、列方向（図中ｙ方向）に延在するカラム配線層７Ｂとが、互いに交差して配置されている。ロウ配線層７Ａは、例えば走査信号線（ゲート信号線ともいう）やコモン信号線が該当する。カラム配線層７Ｂは、例えば映像信号線（ドレイン信号線、データ線ともいう）が該当する。ロウ配線層７Ａ、カラム配線層７Ｂは、それぞれ表示部ＡＲの画素に接続されている。
【００４０】
半導体チップ４と表示部ＡＲの各画素の間の配線層６は、カラム配線層７Ｂを半導体チップ４まで引き出す配線層６Ｃと、ロウ配線層７Ａを半導体チップ４まで引き出す配線層６Ｄとで構成されている。尚、図３では、ロウ配線層７Ａは上下２つの群に分けられており、上側の群のロウ配線層７Ａは、図中左辺側の配線層６Ｄに接続されており、下側の群のロウ配線層７Ａは、図中右辺側の配線層６Ｄに接続されている。
【００４１】
このように形成される配線層６、７Ａ、７Ｂにおいて、ロウ配線層７Ａの一に信号を供給することにより、それに隣接する画素列を選択でき、この際に、各カラム配線層７Ｂに映像信号を供給することにより、当該画素列の各画素を駆動させることができるようになっている。
【００４２】
なお、上側基板３の液晶と対向する面にたとえばその全域にわたって共通電極（透明電極）が形成され、この共通電極は、表示部ＡＲの外側の領域の一部において導電体８によって下側基板２の液晶と対向する面に引き出され、この面に形成された共通電極配線層９を介して前記半導体チップ４の一の電極に接続されるようになっている。この共通電極配線層９も、配線層６の一種である。
【００４３】
基板２には、配線層６の端子ＴＭが形成されている。前記半導体チップ４は、その主面（バンプ電極が形成された面）が下側基板２にフェースダウンされて搭載され、該半導体チップ４の長手方向に並設された各バンプ電極ＢＰが、配線層６の端子ＴＭに電気的に接続されるようになっている。この場合、半導体チップ４の各バンプ電極ＢＰと対応する各端子ＴＭとの電気的な接続は、たとえば異方性導電膜（図示せず）を介してなされている。
【００４４】
図４は、図３におけるVI−VI線における断面を示した図で、配線層６が形成された下側基板２に対し、バンプ電極ＢＰが形成された半導体チップ４を接続するにあたって、前記異方性導電膜１２を介して行っていることを示している。異方性導電膜１２は、たとえば導電材の粒子を樹脂膜に散在させて構成され、下側基板２との間に該異方性導電膜１２を介在させた半導体チップ４を下側基板２側に加圧させることにより、配線層６（厳密には図示しない端子ＴＭ）とバンプ電極ＢＰとの電気的接続を図るようになっている。
【００４５】
なお、図４では、半導体チップ４と配線層６Ａ、６Ｂの接続を示したものであるが、同様に、配線層６Ｃ、６Ｄと接続することで、前記ロウ配線層７Ａ、カラム配線層７Ｂ、および共通電極配線層９との接続もなされていることはいうまでもない。
【００４６】
また、前記フレキシブル基板５は、その一辺において該フレキシブル基板５内に形成された配線層と接続された各端子が並設されており、これら各端子が前記配線層６の前記フレキシブル基板５側の端部に形成された端子（図示せず）とたとえば異方性導電膜等を介して接続されることにより、液晶表示装置１の下側基板２に固定されるようになっている。
【００４７】
図５は前記表示部ＡＲ内に形成される画素の構成を示した図で、図５（ａ）は、たとえば、図３に示す表示部ＡＲ内の図中点線丸枠Ａの部分の画素の平面図を示している。また、図５（ｂ）は図５（ａ）のｂ−ｂ線における断面図、図５（ｃ）は図５（ａ）のｃ−ｃ線における断面図を示している。
【００４８】
まず、図５（ａ）に示すように、図中ｘ方向に延在して配置される前記ロウ配線層７Ａとして、図中上からゲート信号線ＧＬ、このゲート信号線ＧＬと比較的大きく離間されて隣接されるコモン信号線ＣＬ、このコモン信号線ＣＬと近接して配置されるゲート信号線ＧＬ、このゲート信号線ＧＬと比較的大きく離間されて隣接されるコモン信号線ＣＬ、……というようにゲート信号線ＧＬとコモン信号線ＣＬとが図中ｙ方向に交互に配置されて形成されている。
【００４９】
また、図中ｙ方向に延在して配置される前記カラム配線層７Ｂがドレイン信号線ＤＬとして図中ｘ方向に並設されて形成されている。
【００５０】
これにより、ゲート信号線ＧＬ、このゲート信号線ＧＬと比較的大きく離間されて隣接されるコモン信号線ＣＬ、並設される一対のドレイン信号線ＤＬとによって囲まれた領域を画素領域とし、この画素領域にそれぞれ一の画素が構成されるようになっている。なお、図５（ａ）の場合、たとえば２×２の画素が示されている。
【００５１】
下側基板２の液晶側の面には、まず、ゲート信号線ＧＬとコモン信号線ＣＬとがそれぞれ同層で形成されている。そして、前記ゲート信号線ＧＬは各画素領域の一角に相当する部分において幅広に形成され、この部分は後に詳述する薄膜トランジスタＴＦＴのゲート電極ＧＴとして構成されるようになっている。
【００５２】
このようにゲート信号線ＧＬとコモン信号線ＣＬが形成された下側基板２の表面には該ゲート信号線ＧＬとコモン信号線ＣＬをも被ってたとえば窒化シリコン膜からなる第１絶縁膜ＩＮ１が形成されている。
【００５３】
この第１絶縁膜ＩＮ１は前記薄膜トランジスタＴＦＴの形成領域にあってはゲート絶縁膜として機能し、後述の容量素子Ｃｓｔｇの形成領域にあっては誘電体膜として機能するようになっている。
【００５４】
そして、該第１絶縁膜ＩＮ１の上面には前記ゲート電極に重ね合わせてたとえばシリコン（Ｓｉ）からなる半導体層ＳＣが形成されている。
【００５５】
この半導体層ＳＣの上面において互いに離間させてドレイン電極ＤＴとソース電極ＳＴを形成することにより、いわゆる逆スタガ構造のＭＩＳ型トランジスタが構成されることになる。
【００５６】
この場合、前記ドレイン電極ＤＴはたとえば前記ドレイン信号線ＤＬと一体に形成されるようになっており、ソース電極ＳＴは半導体層ＳＣが形成されていない領域まで延在されて形成され後述する画素電極ＰＸとの接続が図られるようになっている。
【００５７】
また、前記コモン信号線ＣＬの一部に重畳して第１絶縁膜ＩＮ１の表面に容量電極ＣＣＴが形成され、この容量電極ＣＣＴはたとえば前記ソース電極ＳＴの形成の際に同時に形成されるようになっている。
【００５８】
この容量電極ＣＣＴは、第１絶縁膜ＩＮ１を誘電体膜としコモン信号線ＣＬを他方の電極とする容量素子Ｃｓｔｇにおける一方の電極であり、前記ソース電極ＳＴとは後述する画素電極ＰＸの形成領域の周辺の一部に沿って形成される配線層を介して接続されている。
【００５９】
後述の画素電極ＰＸのみによって前記容量電極ＣＣＴとソース電極ＳＴとの電気的接続を行うことはできるが、電気的抵抗の低減を図るため前記配線層を形成している。
【００６０】
また、このように薄膜トランジスタＴＦＴが形成された下側基板２の表面には後述の画素電極ＰＸの形成領域よりも若干内側に各辺が位置づけられる開口を有するたとえば窒化シリコン膜からなる第２絶縁膜ＩＮ２が形成されている。
【００６１】
この第２絶縁膜ＩＮ２は液晶の前記薄膜トランジスタＴＦＴへの直接の接触を回避させるための保護膜として機能し、また、光透過量の減衰を軽減させるために画素電極ＰＸの形成領域の大部分に及んで開口が設けられた構成となっている。
【００６２】
そして、前記第２絶縁膜ＩＮ２の前記開口が形成された部分から該開口の周辺に至る部分に及んで透明電極からなる画素電極ＰＸが形成されている。
【００６３】
この画素電極ＰＸは、その形成によって、第２絶縁膜ＩＮ２の前記開口から露呈されたソース電極ＳＴの一部および前記容量電極ＣＣＴの一部に接触し電気的接続が図れるようになっている。
【００６４】
なお、このように画素電極ＰＸが形成された下側基板２の表面には該画素電極ＰＸをも被って配向膜（図示せず）が形成され、この配向膜に直接接触する液晶の分子の初期配向方向を決定づけるようになっている。
【００６５】
また、図示していないが、上側基板３の液晶側の面には、各画素領域に共通に形成される透明電極からなる共通電極、各画素領域を画して形成されるブラックマトリックス、このブラックマトリックスの開口部を被って形成されるカラーフィルタ、および液晶と接触するようにして配置される配向膜等が形成されている。
【００６６】
図１（ａ）は、前記下側基板２の前記半導体チップ４がフェースダウンボンディングされる部分（図中ＬＴで示す）を示した平面図で、前記下側基板２の表面に図中ｙ方向に延在されｘ方向に並設された配線層６が形成されていることを示している。図１（ａ）は、図３のＥの部分に相当する。厳密には、図３に示したように配線層６はＬＴの境界近傍で屈曲するが、図１（ａ）では説明の便宜のために屈曲していないものとして説明する。
【００６７】
図１（ａ）において、該配線層６はたとえば６本のみを示しており、さらに、それら各配線層６にそれぞれ電気的に接続された６個の端子ＴＭを示している。
【００６８】
前記各端子ＴＭは、前記各配線層６のうち図中左の３本の配線層６上に重畳されてこれら配線層６の延在方向に沿って３個の端子ＴＭが形成され、図中右の３本の配線層６上に重畳されてこれら配線層６の延在方向（表示部ＡＲからの距離が離れる方向）に沿って３個の端子ＴＭが形成されている。ここで、各端子ＴＭを互いに隣接して配置される３本の配線層６に重畳させて形成するのは各端子ＴＭの面積をできるだけ大きくする趣旨である。したがって、このような端子ＴＭの配置では、隣接する端子ＴＭの間において配線層６が走行していない構成となっている。このように、端子ＴＭを隣接する配線層６と重畳させることで、端子ＴＭの面積を大きくしても配線層６のピッチを広げる必要がないので、配線層６や端子ＴＭのファインピッチ化を図ることができる。
【００６９】
そして、図中左の３個の端子ＴＭと図中右の３個の端子ＴＭは前記各配線層６の延在方向と直交する方向（半導体チップ４の長辺方向）に並列されて配置されている。図示を省略しているが、さらに多数の配線６および端子ＴＭが同様のパターンで並んで配置されている。各端子ＴＭにおいてこのような配置がなされているのは、フェースダウンされる前記半導体チップ４のバンプ電極ＢＰが、図１（ｂ）に示すように配置されていることに対応させている。すなわち、図１（ｂ）は、半導体チップ４のバンプ電極ＢＰの配置を説明するために半導体基板やパッケージ等を透かして描画された図であり、該各バンプ電極ＢＰは、図１（ａ）に示す各端子ＴＭにそれぞれ重ねられて位置づけられるようになる。
【００７０】
すなわち、半導体チップ４は、半導体チップ４の１つの長辺に、複数のバンプ電極ＢＰを有している。そして、バンプ電極ＢＰは、半導体チップ４の短辺方向（表示部ＡＲからの距離が離れる方向）に２段以上（図１（ｂ）の場合は３段）に配置されており、複数のバンプ電極ＢＰは、第１段目のバンプ電極ＢＰの半導体チップ４の長辺方向の位置が、第２段目のバンプ電極ＢＰの半導体チップ４の長辺方向の位置に対して、シフトしていない構成となっている。このようなバンプ電極ＢＰの配置を、（千鳥配置ではない）多段バンプと呼ぶこともある。
【００７１】
そして、図１（ａ）に示すように、互いに隣接して配置される３本の配線層６に重畳されてこれら配線層６の延在方向に沿って並んで形成された３個の端子ＴＭのそれぞれは、各配線層６の並設方向において位置的にずらした各接続部（後に説明するコンタクト孔ＴＨに相当する）を介して対応する配線層６と電気的に接続されている。すなわち、一番右の３個の端子ＴＭと一番右の３本の配線層６に注目した場合、表示部ＡＲから一番遠い一番下の端子（第３段目の端子）ＴＭは、一番右の配線層６とコンタクト孔ＴＨを介して接続されており、それ以外の配線層６とは絶縁されている。同様に、一番下の端子ＴＭよりも表示部ＡＲに近い位置にある真ん中の端子（第２段目の端子）ＴＭは、コンタクト孔ＴＨを介して右から２番目の配線層６と接続されており、それ以外の配線層６とは絶縁されている。同様に、真ん中の端子ＴＭよりも表示部ＡＲに近い位置にある一番上の端子（第１段目の端子）ＴＭは、コンタクト孔ＴＨを介して右から３番目の配線層６と接続されており、それ以外の配線層６とは絶縁されている。尚、どの端子ＴＭとどの配線層６とを接続するかは図示した構成に限られず、任意に選択してよい。
【００７２】
図１（ｃ）は、その上段において、図１（ａ）に示す各端子ＴＭのうち図中点線枠Ｃで囲まれた端子ＴＭを拡大した平面図を、下段において、該平面図の図中ｄ−ｄ線における断面図を示している。
【００７３】
図１（ｃ）の下段の図において、下側基板２の表面に、まず、互いに隣接して配置される３本の配線層６が形成されている。なお、この配線層６はその下層において図示していない絶縁層上に形成されていてもよい。
【００７４】
このように各配線層６が形成された下側基板２の表面には該各配線層６をも被って前記第１絶縁膜ＩＮ１および第２絶縁膜ＩＮ２が順次形成されている。各配線層６を被って形成される絶縁膜は、半導体チップ４のバンプ電極ＢＰと対応する端子ＴＭとの電気的接続の際に、該端子ＴＭを通して比較的大きな圧力が印加されることから、その破壊を防止するため、上述したようにたとえば第１絶縁膜ＩＮ１と第２絶縁膜ＩＮ２の２層構造として構成されている。したがって、この趣旨から、他の絶縁膜をさらに積層させ、３層以上の絶縁膜で形成するようにしてもよい。
【００７５】
そして、図中右側に位置づけられる配線層６の一部を露出させるためのコンタクト孔ＴＨが第２絶縁膜ＩＮ２および第１絶縁膜ＩＮ１を順次貫通する孔として形成されている。
【００７６】
さらに、前記第２絶縁膜ＩＮ２の上面に端子ＴＭが形成され、この端子ＴＭはその幅Ｗが互いに隣接して配置される３本の配線層の並設幅ｗにほぼ一致づけられて形成され、前記コンタクト孔ＴＨを介して図中右側に位置づけられる配線層６と電気的に接続されている。また、この端子ＴＭはたとえばＩＴＯ（Indium Tin Oxide）膜で形成されている。電食を防ぐ趣旨である。このことから、該端子ＴＭは金属層とＩＴＯ膜の順次積層体で構成するようにしてもよい。
【００７７】
尚、配線層６はゲート信号線ＧＬと同一工程で形成可能である。第１絶縁膜ＩＮ１はゲート絶縁膜と同一工程で形成可能である。第２絶縁膜ＩＮ２は画素の中の第２絶縁膜ＩＮ２と同一工程で形成可能である。端子ＴＭは画素電極ＰＸと同一工程で形成可能である。よって、プロセス数を増やすことなく、マスクパターンの変更だけで製造が可能である。
【００７８】
端子ＴＭが映像信号を印加するための端子である場合は、途中で配線層６とドレイン信号線ＤＬとの間で電気的に接続するか、配線層６自身をドレイン信号線ＤＬと同一工程で形成すればよい。
【００７９】
図６（ａ）は、前述した図５（ａ）に対応する図であり、下側基板２に半導体チップ４をフェースダウンボンディングした場合の前記端子ＴＭと半導体チップ４のバンプ電極ＢＰの位置関係を示した図である。図６（ａ）に示すバンプ電極ＢＰは、半導体チップ４の半導体基板やパッケージ等を透過させて描画している。
【００８０】
この図６（ａ）から明らかなように、半導体チップ４のバンプ電極ＢＰはその面積が端子ＴＭの面積よりも若干小さく形成され、端子ＴＭに対するバンプ電極ＢＰが正確な位置に配置されている場合、バンプ電極ＢＰの周辺において端子ＴＭが若干はみ出すようにして配置されている。このように、バンプ電極ＢＰを端子ＴＭよりも小さく形成したのは、隣接する他のバンプ電極ＢＰと電気的に接続されてしまう畏れを回避せんがためである。
【００８１】
しかし、図６（ａ）に示す点線枠Ｄの部分の拡大図である図６（ｂ）に示すように、該端子ＴＭは該端子ＴＭの下層に形成されている３本の各配線層６のそれぞれに全て重畳する程度に大きく形成されている。端子ＴＭに対してバンプ電極ＢＰをできるだけ大きく形成する趣旨であり、これにより端子ＴＭに対するバンプ電極ＢＰの接続における抵抗の低減を図るためである。
【００８２】
なお、このように端子ＴＭに対するバンプ電極ＢＰの大きさは、下側基板２への半導体チップ４の配置における位置ずれをも考慮した上での設定となっている。すなわち、たとえ下側基板２に対する半導体チップ４の位置ずれが生じても、該バンプ電極ＢＰは端子ＴＭ上に確実に位置づけられるようになっている。
【００８３】
また、端子ＴＭに対するバンプ電極ＢＰの電気的接続は、図６（ｂ）のｃ−ｃ線における断面図である図６（ｃ）に示すように、異方性導電膜１２を介してなされるようになっている。異方性導電膜１２は、上述したように、多数の粒状の導電材が散在された樹脂膜から構成されたものである。下側基板２の少なくとも前記半導体チップ４を搭載する領域に前記異方性導電膜１２を配置し、該半導体チップ４をそれら各バンプ電極ＢＰが対応する各端子ＴＭに対向するように位置決め配置させた後に、下側基板２に対して該半導体チップ４に圧力を加えることにより、各端子ＴＭに対するバンプ電極ＢＰの電気的接続が図れるようになっている。
【００８４】
ここで、バンプ電極ＢＰは、このバンプ電極ＢＰに対応する配線層６に対して隣接する配線層６と重畳させても良いし、重畳させなくても良い。例えば、図６（ａ）の一番右の列の３個の端子ＴＭのうち、真ん中（第２段目）の端子ＴＭは、右から２番目の配線層６に対応している。この端子ＴＭに接続されるバンプ電極ＢＰは、右から２番目の配線層６に対して隣接する配線層（一番右、または、右から３番目の配線層）６と重畳させても良いし、重畳させなくてもよい。
【００８５】
なお、半導体チップ４を下側基板２に対して圧力を加える際において、端子ＴＭと配線層６との間に介在されている絶縁膜ＩＮ１、ＩＮ２に破壊が生じるのを回避するため、該絶縁膜ＩＮは２層にあるいはそれ以上の多層に形成しているのは上述したとおりである。
【００８６】
図７は、本発明の他の実施例を説明する図である。図７（ａ）、（ｂ）は、それぞれ前述の図６（ｂ）、（ｃ）に対応する図である。図７（ａ）、（ｂ）において、図６（ｂ）、（ｃ）と異なる構成は、端子ＴＭと配線層６との間に介在される絶縁膜ＩＮを一層として構成していることにある。
【００８７】
この場合、前記絶縁膜ＩＮとして前記薄膜トランジスタＴＦＴにおいてゲート絶縁膜として機能するたとえばシリコン窒化膜からなる第１絶縁膜ＩＮ１を用いている。薄膜トランジスタＴＦＴのゲート絶縁膜は、その特性を良好にするため、通常、高温処理して形成され、他の絶縁膜よりも比較的強度の高い絶縁膜として形成することができる。このため、半導体チップ４を下側基板２に対して圧力を加えて、端子ＴＭとバンプ電極ＢＰとの接続を図る際において、該絶縁膜ＩＮの破壊を回避できるようになる。
【００８８】
尚、絶縁膜を２層以上で構成する場合も、そのうちの１層にゲート絶縁膜を含むようにすることで、同様の効果を得られる。
【００８９】
また、この場合において、端子ＴＭの下層の絶縁膜ＩＮは、配線層６を覆って形成されている。端子ＴＭの下では、複数の配線層６が、それぞれ線幅がほぼ等しくほぼ等間隔に配置されている。
【００９０】
平面的に見た場合に、ある端子ＴＭに重畳する配線層６の本数が、それとは表示部ＡＲからの距離が異なる別の端子ＴＭに重畳する配線層６の本数と等しい構成とすることが望ましい。こうすることで、これらの配線層６を被って形成される前記絶縁膜ＩＮは、その表面に大きな段差が生じることはなく、ほぼ平坦な状態で形成されることになる。したがって、前記端子ＴＭを介して該絶縁膜ＩＮに加わる圧力は均等となり、その圧力の分散効果によって絶縁膜ＩＮの破壊に至り難いという効果を奏するようになる。あるいは、段差に起因して端子ＴＭとバンプ電極ＢＰの接続不良が起こるという問題を低減できる。
【００９１】
尚、以上の説明は、絶縁膜ＩＮを２層以上で構成した場合も同様である。
【００９２】
図８は、本発明の他の実施例を説明する図である。図８（ａ）は、液晶表示装置において前記半導体チップ４が搭載される領域およびその近傍を示す平面図である。
【００９３】
また、図８（ｂ）は液晶表示装置１の下側基板２に搭載される半導体チップ４を示し、そのバンプ電極ＢＰは半導体基板やパッケージ等を透視した状態で描いている。
【００９４】
ここで、該半導体チップ４は、少なくとも液晶表示部ＡＲ側におけるバンプ電極ＢＰ、すなわち液晶表示部ＡＲから延在される配線層６の各端子ＴＭに接続されるバンプ電極ＢＰは、該半導体チップ４の長手方向辺に配列されるバンプ電極群が短手方向辺に沿ってそのままシフトされた状態でたとえば３段に並設されて形成されている。なお、以下の説明において、このように３段に並設されたバンプ電極群を総括して多段バンプ電極群と称する場合がある。バンプ電極群からは、例えば、走査信号や、映像信号が出力される。
【００９５】
図８（ａ）において、液晶表示部ＡＲから半導体チップ４の搭載領域ＬＴに至って延在される各配線層６は図中左側から右側にかけてほぼ等間隔に配列され、それらは後述の検査回路用薄膜トランジスタＩＴＦＴにまで至って形成されている。
【００９６】
半導体チップ４の搭載領域ＬＴにおいて、液晶表示部ＡＲから前記検査回路用薄膜トランジスタＩＴＦＴにまで至る部分には、前記半導体チップ４の多段バンプ電極群の各バンプ電極ＢＰに対応（対向）する位置にそれぞれ端子ＴＭが形成されて多段端子群を構成するようになっている。
【００９７】
これら各端子ＴＭは、液晶表示部ＡＲに近い側から遠い側にかけて、１段目端子群、２段目端子群、および３段目端子群と称した場合、一段目端子群においてたとえば図中左側から右側の方向へ順次配列される各端子ＴＭは、それぞれ前記各配線層６を同方向に３本づつ跨ぐようにして配設され、このような関係は２段目端子群、３段目端子群においても同様となっている。
【００９８】
そして、１段目端子群の各端子ＴＭはその下層に位置づけられる３本の各配線層６のうち図中左側の配線層６にコンタクト孔ＴＨを介して電気的に接続され、２段目端子群の各端子ＴＭはその下層に位置づけられる３本の各配線層のうち中央の配線層６にコンタクト孔ＴＨを介して電気的に接続され、３段目端子群の各端子ＴＭはその下層に位置づけられる３本の各配線層のうち図中右側の配線層６にコンタクト孔ＴＨを介して電気的に接続されている。
【００９９】
これらの端子ＴＭが映像信号用の端子である場合を考える。この場合、前記各配線層６をその図中左側から右側にかけて、順次、カラー表示用の青色（Ｂ）用配線、緑色（Ｇ）用配線、赤色（Ｒ）用配線、青色（Ｂ）用配線、緑色（Ｇ）用配線、……、とした場合に、前記半導体チップ４において、１段目端子群の各端子ＴＭにそれぞれ接続される各バンプ電極ＢＰ（１段目バンプ電極群）には赤色（Ｒ）用信号を、２段目端子群の各端子ＴＭにそれぞれ接続される各バンプ電極ＢＰ（２段目バンプ電極群）には緑色（Ｇ）用信号を、３段目端子群の各端子ＢＰにそれぞれ接続される各バンプ電極ＢＰ（３段目バンプ電極群）には青色（Ｂ）用信号を出力させることができる。
【０１００】
このことは、たとえば半導体チップ４内の回路と各バンプ電極ＢＰとの関係が上述したようになっている場合には、半導体チップ４内の回路配置をＲＧＢをひとまとめにして規則的に配置できる効果を奏する。
【０１０１】
前記検査回路用薄膜トランジスタＩＴＦＴは、各端子ＴＭと接続された各配線層６をたとえば第１検査端子ＩＴＭ１、第２検査端子ＩＴＭ２、および第３検査端子ＩＴＭ３にそれぞれ接続するためとその解除のために設けられている。
【０１０２】
すなわち、該検査回路用薄膜トランジスタＩＴＦＴは、各端子ＴＭと接続された各配線層６を第１の端子とし、前記第１検査端子ＩＴＭ１、第２検査端子ＩＴＭ２、および第３検査端子ＩＴＭ３にそれぞれ接続される配線層（検査用配線層）１４を第２の端子とし、第１の端子と第２の端子との間に形成された半導体層（図示せず）をチャネル層とし、半導体層の下に形成された電極をゲート電極１５としたスイッチング素子を構成している。
【０１０３】
そして、１段目の各端子ＴＭと接続される配線層６はたとえば前記検査回路用薄膜トランジスタＩＴＦＴのオンによって配線層（検査用配線層）１４を介して第３検査端子ＩＴＭ３に接続され、２段目の各端子ＴＭと接続される配線層６は前記検査回路用薄膜トランジスタＩＴＦＴのオンによって配線層（検査用配線層）１４を介して第２検査端子ＩＴＭ２に接続され、３段目の各端子ＴＭと接続される配線層６は前記検査回路用薄膜トランジスタＩＴＦＴのオンによって配線層（検査用配線層）１４を介して第１検査端子ＩＴＭ１に接続されるようになっている。このように、配線層６はスイッチング素子ＩＴＦＴを介して検査用端子ＩＴＭ１、ＩＴＭ２、ＩＴＭ３と接続されている。
【０１０４】
この場合、検査回路用薄膜トランジスタＩＴＦＴから各検査端子ＩＴＭに至る各配線層１４にあっては、互いに交叉する個所が生じることから少なくともその個所に絶縁層１６を形成する等をして絶縁を図っている。
【０１０５】
尚、このような検査用端子およびスイッチング素子は、走査信号を印加するための端子ＴＭについても同様に形成できる。この場合、ＲＧＢの３グループではなく、例えば、偶数行、奇数行の２つのグループに分ければよい。
【０１０６】
次に、千鳥配置ではない多段バンプによる別の効果を説明する。
【０１０７】
千鳥配置の多段バンプの場合、半導体チップ４は、半導体チップ４の１つの長辺に、複数のバンプ電極ＢＰを有し、複数のバンプ電極ＢＰは、半導体チップ４の短辺方向に２段以上に配置されており、複数のバンプ電極ＢＰは、第１段目のバンプ電極ＢＰの半導体チップ４の長辺方向の位置が、第２段目のバンプ電極ＢＰの半導体チップ４の長辺方向の位置に対して、シフトしている。これに対して、千鳥配置ではない多段バンプの場合、複数のバンプ電極ＢＰは、第１段目のバンプ電極ＢＰの半導体チップ４の長辺方向の位置が、第２段目のバンプ電極ＢＰの半導体チップ４の長辺方向の位置に対して、シフトしていない。
【０１０８】
千鳥配置ではない多段バンプの場合も、半導体チップ４の各バンプ電極ＢＰと対応する端子ＴＭとの電気的接続は、下側基板２と半導体チップ４の間に異方性導電膜１２を介し、下側基板２に対して半導体チップ４を加圧させることによって行うことは前述したとおりである。
【０１０９】
千鳥配置ではない多段バンプの場合、千鳥配置の場合に比べて、異方性導電膜１２内の導電材の粒子によって隣接するバンプ電極(端子ＴＭ)ＢＰ間が電気的にショートする問題が発生する確率を大幅に抑制できる。すなわち、千鳥配置でない多段バンプの場合、前記各バンプ電極（端子ＴＭ）ＢＰは、一方向に配列されるバンプ電極（端子）群が該一方向と直交する方向に沿ってそのままシフトされた状態（そのままシフトされた状態とは、第１段目のバンプ電極ＢＰの前記一方向の位置と第２段目のバンプ電極ＢＰの前記一方向の位置とが同じであること意味する）で多段に並設されて形成されているため、これら各バンプ電極（端子ＴＭ）ＢＰの間の領域は規則正しい格子状のパターンとして形成されることになる。このため、異方性導電膜１２を介して下側基板２に対する半導体チップ４の加圧を行った際に、前記各バンプ電極（端子ＴＭ）ＢＰの間の領域は異方性導電膜１２内の導電材の粒子の移動通路となって、その移動は円滑なものとなり、隣接するバンプ電極（パッド部）の間で詰まってしまうということがなくなるからである。したがって、千鳥配置のバンプに比べて導電材の粒子の流れが良いので、ショートが起こりにくい。
【０１１０】
図９は、本発明による液晶表示装置の他の実施例を示す図で、図８に対応した図となっている。図８と比較して異なる構成は、端子ＴＭの配置をいわゆる千鳥配置としたものである。
【０１１１】
すなわち、図８の場合と同様、各端子ＴＭは３段で配列されている。しかし、図８と異なる点は、２段目の端子群は１段目の端子群に対してたとえば図中右方向へ１／３ピッチ分ずれて配置され、また、３段目の端子群は２段目の端子群に対して図中右方向へ３／１ピッチ分ずれて配置されている点である。
【０１１２】
このような各端子ＴＭの配置によって、各端子ＴＭのコンタクト孔ＴＨの位置を、どの段でもほぼ同じ位置（この場合はほぼ中央）に形成できるようになる。
【０１１３】
例えば、前記各端子ＴＭは絶縁膜ＩＮに形成されたコンタクト孔ＴＨを介して該端子ＴＭのほぼ中央部を走行する配線層６と電気的に接続されている。すなわち、それぞれの端子ＴＭは、その中央部にコンタクト孔ＴＨを位置づけさせることができ、各端子ＴＭにおいて、半導体チップ４のバンプ電極ＢＰとの接続の状態を均等にできるという効果を奏する。
【０１１４】
この関係は、次の隣接する３本の各配線層６とそれら各配線層６と接続される端子ＴＭにおいても同様であり、さらに、次の隣接する３本の各配線層６とそれら各配線層６と接続される端子ＴＭにおいても同様となっている。
【０１１５】
なお、図９に示したような構成とした場合、該端子ＴＭと接続されて搭載される半導体チップ４は、図９（ｂ）に示すように、そのバンプ電極ＢＰは該端子ＴＭの配置に対応した配列で形成されていることはいうまでもない。ここで、図９（ｂ）は、半導体チップ４の半導体基板やパッケージ等を透過させた状態でそのバンプ電極ＢＰを描画した図である。
【０１１６】
図１０は、本発明による液晶表示装置の他の実施例を示す図で、図８に対応した図となっている。
【０１１７】
図１０において、図８の場合と比較して異なる構成は、半導体チップ４のバンプ電極ＢＰのうち液晶表示部ＡＲから延在される配線層６の端子ＴＭに接続されるバンプ電極ＢＰにあり、該半導体チップ４の長手方向辺に沿って配列されるバンプ電極群が短手方向辺へそのままシフトされた状態で２段に並設されて構成されていることにある。
【０１１８】
これに相応して、前記下側基板２における該半導体チップ４の搭載領域ＬＴに並設される各配線層６上には、前記バンプ電極ＢＰに接続されるべく端子ＴＭがそれぞれ隣接する２本の配線層６を跨ぐようにして形成されている。すなわち、各端子ＴＭは、各配線層６の並設方向に沿って配列される端子群が各配線層６の延在方向へそのままシフトされた状態で２段に並設されて配置され、１段目の端子群の各端子ＴＭはその下層の２本の配線層６のうちたとえば図中左側の配線層６にコンタクト孔ＴＨを介して電気的に接続され、２段目の端子群の各端子ＴＭはその下層の２本の配線層６のうち図中右側の配線層６にコンタクト孔ＴＨを介して電気的に接続されている。
【０１１９】
このことから、配線層６に接続される端子ＴＭのこのような多段構成は、２段、あるいは３段に限られることはなく、４段、あるいはそれ以上であってもよい。すなわち、各配線層６の並設方向に隣接する配線層をｎ（ｎは２以上）本ずつ被って並設される端子群が該配線層６の長手方向へシフトされた状態でｎ段に端子ＴＭが形成され、同じｎ本の配線層を被って形成されるｎ個の各端子ＴＭはそれぞれ異なる配線層６と前記絶縁膜ＩＮに形成されたコンタクト孔ＴＨを介して電気的に接続されるように構成されていればよい。
【０１２０】
図１１は、本発明による液晶表示装置の他の実施例を示す図で、図１０に対応した図となっている。
【０１２１】
図１１において、図１０の場合と比較した場合、半導体チップ４のバンプ電極ＢＰのうち液晶表示部ＡＲから延在される配線層６の端子ＴＭに接続されるバンプ電極ＢＰは、２段のバンプ電極群として構成されていることは同様であるが、１段目のバンプ電極群に対して２段目のバンプ電極群はそのバンプ電極ピッチ分ずれて配置されていることに相異を有する。すなわち、各バンプ電極ＢＰはいわゆる千鳥配置となっている。
【０１２２】
これに相応して、前記下側基板２における該半導体チップ４の搭載領域ＬＴに形成される端子ＴＭも千鳥配置されるようになっている。すなわち、各端子ＴＭは、各配線層６の並設方向に沿って配列される１段目の端子群と、この１段目の端子群が各配線層６の延在方向へそのままシフトされた後に該１段目の端子群に対し端子ＴＭの半ピッチ分ずれて配置された２段目の端子群を有して構成されている。
【０１２３】
１段目の端子群の各端子ＴＭはその下層の２本の配線層６のうちたとえば図中右側の配線層６にコンタクト孔ＴＨを介して電気的に接続され、２段目の端子群の各端子ＴＭはその下層の２本の配線層６のうちたとえば図中右側の配線層６にコンタクト孔ＴＨを介して電気的に接続されている。
【０１２４】
この場合、図１１において示されるように、一方の端子群に対して一端が突出するようにして配置される他方の端子群の該一端側の端子ＴＭにおいて、１本の配線層６上に形成され２本の配線層６を跨ぐようなことがなくなる場合があるが、このことが特に問題となることはない。
【０１２５】
このことから、配線層６に接続される端子ＴＭのこのような多段構成は、２段、あるいは３段に限られることはなく、４段、あるいはそれ以上であってもよい。すなわち、各配線層６の並設方向に隣接する配線層をｎ（ｎは２以上）本ずつ被って並設される端子群が該配線層６の長手方向へシフトされた後に１／ｎピッチずれた状態でｎ段に端子ＴＭが形成され、同じｎ本の配線層を被って形成されるｎ個の各端子ＴＭはそれぞれ異なる配線層６と前記絶縁膜ＩＮに形成されたコンタクト孔ＴＨを介して電気的に接続されるように構成されていればよい。
【０１２６】
これまで説明してきた何れの実施例でも、隣接する配線層６の間の距離を狭め、また、半導体チップ４のバンプ電極ＢＰと接続される配線層６の端子ＴＭの面積を大きくすることができる。
【０１２７】
上述した各実施例ではたとえば液晶表示装置１を揚げて本発明を示したものである。しかし、液晶表示装置１に限定されることはなく、たとえば有機ＥＬ表示装置等のような他の表示装置においても適用できる。たとえば有機ＥＬ表示装置においても、表示部ＡＲ以外の場所（周辺部）に表示駆動回路からなる半導体チップが搭載されて構成されるからである。
【０１２８】
上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。
【図面の簡単な説明】
【０１２９】
【図１】本発明による表示装置の一実施例を示す図で、搭載される半導体チップのバンプ電極とそれに接続される配線層との部分を示した図である。
【図２】本発明による表示装置の一実施例を示す全体構成図である。
【図３】図２に示した表示装置においてそれに形成される配線層と該配線層と接続される半導体チップを示した平面図である。
【図４】本発明による表示装置において、その基板と半導体チップの接続構成の一実施例を示した断面図である。
【図５】本発明による表示装置の画素の構成の一実施例を示す図である。
【図６】本発明による表示装置の他の実施例を示す図である。
【図７】本発明による表示装置の他の実施例を示す図である。
【図８】本発明による表示装置の他の実施例を示す図である。
【図９】本発明による表示装置の他の実施例を示す図である。
【図１０】本発明による表示装置の他の実施例を示す図である。
【図１１】本発明による表示装置の他の実施例を示す図である。
【図１２】従来の表示装置において不都合な点を説明する図である。
【符号の説明】
【０１３０】
１……液晶表示装置、２、３……基板、４……半導体チップ、５……フレキシブル基板、６……配線層、７Ａ……ロウ配線層（ゲート信号線、コモン信号線）、７Ｂ……カラム配線層（ドレイン信号線）、８……導電体、９……共通電極配線層、１２……異方性導電膜、１４……配線層、１５……半導体層、１６……絶縁膜、ＡＲ……液晶表示部、ＧＬ……ゲート信号線、ＧＴ……ゲート電極、ＣＬ……コモン信号線、ＤＬ……ドレイン信号線、ＩＮ１……第１絶縁膜、ＴＦＴ……薄膜トランジスタ、ＳＣ……半導体層、ＤＴ……ドレイン電極、ＳＴ……ソース電極、ＣＣＴ……容量電極、ＩＮ２……第２絶縁膜、ＰＸ……画素電極、ＴＭ……端子、ＢＰ……バンプ電極、ＴＨ……コンタクト孔、ＩＮ……絶縁膜、ＬＴ……半導体チップ４の搭載領域、ＩＴＦＴ……検査回路用薄膜トランジスタ、ＩＴＭ……検査端子。
【図１】
2008020791.tif 000003
【図２】
2008020791.tif 000004
【図３】
2008020791.tif 000005
【図４】
2008020791.tif 000006
【図５】
2008020791.tif 000007
【図６】
2008020791.tif 000008
【図７】
2008020791.tif 000009
【図８】
2008020791.tif 000010
【図９】
2008020791.tif 000011
【図１０】
2008020791.tif 000012
【図１１】
2008020791.tif 000013
【図１２】
2008020791.tif 000014