(57)【要約】【課題】CMOSイメージセンサがトランジスタ共有画素構成の場合でも間引き動作時の画質向上を実現すること。【解決手段】本発明は、n（nは１以外の自然数。以下、本段落において同じ。）個の画素に対応したk個（kは１以外の自然数。以下、本段落において同じ。）の画素トランジスタで構成される共有画素ブロックと、アドレス信号とタイミング信号との論理を取ることで共有画素ブロックにおける行毎の画素トランジスタを選択する行選択回路１と備える固体撮像装置において、行選択回路１が、n行おきに信号を読み出す1/n行間引き動作を行う際、一括シャッタ用信号Ｓ２の入力により、共有画素ブロックを構成するk個の画素トランジスタの属するn行分の一括でのシャッタ動作を行うものである。【選択図】図２
2008167003.tif 000002
【特許請求の範囲】
【請求項１】
n個（nは１以外の自然数。以下、本請求項において同じ。）の画素に対応したk個（kは１以外の自然数。以下、本請求項において同じ。）の画素トランジスタで構成される共有画素ブロックと、
アドレス信号とタイミング信号との論理を取ることで前記共有画素ブロックにおける行毎の画素トランジスタを選択する行選択回路と備える固体撮像装置において、
前記行選択回路は、n行おきに信号を読み出す1/n行間引き動作を行う際、一括シャッタ用信号の入力により、前記共有画素ブロックを構成するk個の画素トランジスタの属するn行分の一括でのシャッタ動作を行う
ことを特徴とする固体撮像装置。
【請求項２】
4n個（nは自然数。以下、本請求項において同じ。）の画素に対応したk個（kは１以外の自然数。以下、本請求項において同じ。）の画素トランジスタで構成される共有画素ブロックと、
アドレス信号とタイミング信号との論理を取ることで前記共有画素ブロックにおける行毎の画素トランジスタを選択する行選択回路と備える固体撮像装置において、
前記行選択回路は、4n行おきに信号を読み出す1/4n行間引き動作を行う際に、一括シャッタ用信号の入力により、前記共有画素ブロックを構成するk個の画素トランジスタの属するn行分の一括でのシャッタ動作を行う
ことを特徴とする固体撮像装置。
【請求項３】
4(n-1)個（nは１以外の自然数。以下、本請求項において同じ。）の画素に対応したk個（kは１以外の自然数。以下、本請求項において同じ。）の画素トランジスタで構成される共有画素ブロックと、
アドレス信号とタイミング信号との論理を取ることで前記共有画素ブロックにおける行毎の画素トランジスタを選択する行選択回路と備える固体撮像装置において、
前記行選択回路は、(4n-3)行おきに信号を読み出す1/(4n-3)行間引き動作を行う際に、一括シャッタ用信号の入力により、前記共有画素ブロックを構成するk個の画素トランジスタの属する4(n-1)行分の一括でのシャッタ動作を行う
ことを特徴とする固体撮像装置。
【請求項４】
4(n-1)個（nは１以外の自然数。以下、本請求項において同じ。）の画素に対応したk個（kは１以外の自然数。以下、本請求項において同じ。）の画素トランジスタで構成される共有画素ブロックと、
アドレス信号とタイミング信号との論理を取ることで前記共有画素ブロックにおける行毎の画素トランジスタを選択する行選択回路と備える固体撮像装置において、
前記行選択回路は、(4n-3)行おきに信号を読み出す1/(4n-3)行間引き動作を行う際に、一括シャッタ用信号入力により、前記共有画素ブロックの２つ分である2k個の画素トランジスタの属する8(n-1)行分の一括でのシャッタ動作を行う
ことを特徴とする固体撮像装置。
【請求項５】
4(n-1)個（nは１以外の自然数。以下、本請求項において同じ。）の画素に対応したk個（kは１以外の自然数。以下、本請求項において同じ。）の画素トランジスタで構成される共有画素ブロックと、
アドレス信号とタイミング信号との論理を取ることで前記共有画素ブロックにおける行毎の画素トランジスタを選択する行選択回路と備える固体撮像装置において、
前記行選択回路は、(4n-3)行おきに信号を読み出す1/(4n-3)行間引き動作を行う際に、一括シャッタ用信号入力により、前記共有画素ブロックの３つ分である3k個の画素トランジスタの属する12(n-1)行分の一括でのシャッタ動作を行う
ことを特徴とする固体撮像装置。
【請求項６】
4(n-1)個（nは１以外の自然数。以下、本請求項において同じ。）の画素に対応したk個（kは１以外の自然数。以下、本請求項において同じ。）の画素トランジスタで構成される共有画素ブロックと、
アドレス信号とタイミング信号との論理を取ることで前記共有画素ブロックにおける行毎の画素トランジスタを選択する行選択回路と備える固体撮像装置において、
前記行選択回路は、(4n-2)行おきに信号を読み出す1/(4n-2)行間引き動作を行う際に、一括シャッタ用信号の入力により、前記共有画素ブロックを構成するk個の画素トランジスタの属する4(n-1)行分の一括でのシャッタ動作を行う
ことを特徴とする固体撮像装置。
【請求項７】
4(n-1)個（nは１以外の自然数。以下、本請求項において同じ。）の画素に対応したk個（kは１以外の自然数。以下、本請求項において同じ。）の画素トランジスタで構成される共有画素ブロックと、
アドレス信号とタイミング信号との論理を取ることで前記共有画素ブロックにおける行毎の画素トランジスタを選択する行選択回路と備える固体撮像装置において、
前記行選択回路は、(4n-2)行おきに信号を読み出す1/(4n-2)行間引き動作を行う際に、一括シャッタ用信号の入力により、前記共有画素ブロックを構成するk個の画素トランジスタの属する8(n-1)行分の一括でのシャッタ動作を行う
ことを特徴とする固体撮像装置。
【請求項８】
4(n-1)個（nは１以外の自然数。以下、本請求項において同じ。）の画素に対応したk個（kは１以外の自然数。以下、本請求項において同じ。）の画素トランジスタで構成される共有画素ブロックと、
アドレス信号とタイミング信号との論理を取ることで前記共有画素ブロックにおける行毎の画素トランジスタを選択する行選択回路と備える固体撮像装置において、
前記行選択回路は、(4n-2)行おきに信号を読み出す1/(4n-2)行間引き動作を行う際に、一括シャッタ用信号の入力により、前記共有画素ブロックを構成するk個の画素トランジスタの属する4(n+1)行分の一括でのシャッタ動作を行う
ことを特徴とする固体撮像装置。
【請求項９】
4(n-1)個（nは１以外の自然数。以下、本請求項において同じ。）の画素に対応したk個（kは１以外の自然数。以下、本請求項において同じ。）の画素トランジスタで構成される共有画素ブロックと、
アドレス信号とタイミング信号との論理を取ることで前記共有画素ブロックにおける行毎の画素トランジスタを選択する行選択回路と備える固体撮像装置において、
前記行選択回路は、(4n-1)行おきに信号を読み出す1/(4n-1)行間引き動作を行う際に、一括シャッタ用信号の入力により、前記共有画素ブロックを構成するk個の画素トランジスタの属する4(n-1)行分の一括でのシャッタ動作を行う
ことを特徴とする固体撮像装置。
【請求項１０】
4(n-1)個（nは１以外の自然数。以下、本請求項において同じ。）の画素に対応したk個（kは１以外の自然数。以下、本請求項において同じ。）の画素トランジスタで構成される共有画素ブロックと、
アドレス信号とタイミング信号との論理を取ることで前記共有画素ブロックにおける行毎の画素トランジスタを選択する行選択回路と備える固体撮像装置において、
前記行選択回路は、(4n-1)行おきに信号を読み出す1/(4n-1)行間引き動作を行う際に、一括シャッタ用信号の入力により、前記共有画素ブロックを構成するk個の画素トランジスタの属する8(n-1)行分の一括でのシャッタ動作を行う
ことを特徴とする固体撮像装置。
【請求項１１】
4(n-1)個（nは１以外の自然数。以下、本請求項において同じ。）の画素に対応したk個（kは１以外の自然数。以下、本請求項において同じ。）の画素トランジスタで構成される共有画素ブロックと、
アドレス信号とタイミング信号との論理を取ることで前記共有画素ブロックにおける行毎の画素トランジスタを選択する行選択回路と備える固体撮像装置において、
前記行選択回路は、(4n-1)行おきに信号を読み出す1/(4n-1)行間引き動作を行う際に、一括シャッタ用信号の入力により、前記共有画素ブロックを構成するk個の画素トランジスタの属する4(n+1)行分の一括でのシャッタ動作を行う
ことを特徴とする固体撮像装置。
【請求項１２】
間引き動作において間引かれる列の信号についての前記一括でのシャッタ動作は、画像出力に使用されない画素の読み出し期間に合わせて行う
ことを特徴とする請求項１記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の画素トランジスタによって共有画素ブロックが構成される固体撮像装置において、任意の行数の間引き読み出しを実現する固体撮像装置に関する。
【背景技術】
【０００２】
近年のCMOS（Complementary Metal Oxide Semiconductor）イメージセンサは、多画素化が急速に進んでいる。それと同時に、CMOSイメージセンサの利点を生かした高速な画素信号読み出し動作への関心も高まっており、多画素と高速読み出しの相反するニーズがある。
【０００３】
一つの解決策として、CMOSイメージセンサが有する各画素への任意アクセス性を生かした、間引き読み出しが広く用いられている（特許文献１参照。）。例えば1/5行間引き動作との場合、１行分の画素信号を読み出し→４行飛ばす→１行分を読み出し→…という動作シーケンスにより、画素部の総行数の1/5にあたる信号のみ読み出すことができる（図１３参照）。
【０００４】
この間引き動作の利用例としては、例えばディジタルスチルカメラの場合、液晶モニタにおけるモニタリングがある。モニタリングでは、液晶モニタに映し出される映像は高解像度である必要が無いが、低消費電力での動作が要求されるため、このような場合センサの間引き動作が有効である。また読み出す行が少ないため、高速読み出しが可能となる点も大きなメリットである。
【０００５】
信号の間引き方に関しては、行単位で間引く方式と、列単位で間引く方式の２つに大別できるが、本件は上記の例のような行単位での間引き動作を実現するVデコーダ回路に関し、以下、「間引き」という場合は行単位で間引く動作を示すこととする。
【０００６】
【特許文献１】特開２００４−１６５６８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ここで、従来の間引き動作で問題となっているのは、間引く行のシャッタ動作である。間引く行は、画素信号の読み出し動作は行わないが、シャッタ動作は必要である。これは、間引く行，読み出す行に関わらず、各画素のフォトダイオードは光に晒されるため、シャッタ動作を行わないとフォトダイオードから電荷が溢れ出し、隣接する画素に影響をおよぼす（ブルーミング）ためである。
【０００８】
図１４はブルーミングを説明する模式図であり、間引く行のフォトダイオードから電荷が溢れ出すことによって、読み出す行の画素信号に影響を及ぼす様子を示したものである。
【０００９】
例えば、携帯電話用途のCMOSイメージセンサについては、間引き読み出し時の画質へのニーズはそれほど高くなかったこともあり、間引かれる行のシャッタ動作は行っていないものが多かった。また、他の用途のCMOSイメージセンサについても、間引かれる行用のシャッタ動作用に新たにVデコーダを追加する、間引く行は常時シャッタし続ける（図１５でTRGおよびRSTを常時Hとしフォトダイオードの電荷を捨て続ける）などの対応策が用いられてきたが、チップサイズ，信頼性等において不利な面がある。
【００１０】
さらに問題となる要素に、画素の構成がある。近年、開口率等の観点から、複数の画素でトランジスタを共有する画素構成が広く採用されるようになってきた（例えば、特開平１１−１２６８９５号公報参照）。
【００１１】
図１５はその一例であり、RSTトランジスタ、AMPトランジスタ、SELトランジスタを４画素で共有する方式を示したものである。RSTトランジスタを４画素で共有する構成において、特に奇数行の間引き動作を行う際はシャッタ時のRSTトランジスタのアドレッシングが複雑なものとなり、かつ複数行を同時にシャッタ動作する必要もあるため、SCU設計者への負担も大きなものとなる。
【００１２】
今後CMOSイメージセンサの高速性への期待がさらに高まるにつれ、その画質もより高いものが要求されるようになる。従来の固体撮像装置では、複数の画素単位でトランジスタを共用する構成において、任意の行数の間引き読み出しに十分対応しておらず、画質劣化を招くという問題が生じている。
【課題を解決するための手段】
【００１３】
本発明はこのような課題を解決するために成されたものである。すなわち、本発明は、n（nは１以外の自然数。以下、本段落番号において同じ。）個の画素に対応したk個（kは１以外の自然数。以下、本段落番号において同じ。）の画素トランジスタで構成される共有画素ブロックと、アドレス信号とタイミング信号との論理を取ることで共有画素ブロックにおける行毎の画素トランジスタを選択する行選択回路と備える固体撮像装置において、行選択回路が、n行おきに信号を読み出す1/n行間引き動作を行う際、一括シャッタ用信号の入力により、共有画素ブロックを構成するk個の画素トランジスタの属するｎ行分の一括でのシャッタ動作を行うものである。
【００１４】
このような本発明では、共有画素ブロックを備える固体撮像装置において、n行おきに信号を読み出す1/n行間引き動作を行う際、共有画素ブロックを構成するk個の画素トランジスタの属するｎ行分の一括でのシャッタ動作を行うことから、読み出し対象となるn行おきの信号に入り込む隣接の行からのブルーミング量をほぼ一定することができるようになる。
【００１５】
また、本発明は、4n（nは自然数。以下、本段落番号において同じ。）個の画素に対応したk個（kは１以外の自然数。以下、本段落番号において同じ。）の画素トランジスタで構成される共有画素ブロックと、アドレス信号とタイミング信号との論理を取ることで前記共有画素ブロックにおける行毎の画素トランジスタを選択する行選択回路と備える固体撮像装置において、行選択回路が、4n行おきに信号を読み出す1/4n行間引き動作を行う際に、一括シャッタ用信号の入力により、共有画素ブロックを構成する4n個の画素トランジスタの属する4n行分の一括でのシャッタ動作を行うものでもある。
【００１６】
また、本発明は、4(n-1)個（nは１以外の自然数。以下、本段落番号において同じ。）の画素に対応したk個（kは１以外の自然数。以下、本段落番号において同じ。）の画素トランジスタで構成される共有画素ブロックと、アドレス信号とタイミング信号との論理を取ることで共有画素ブロックにおける行毎の画素トランジスタを選択する行選択回路と備える固体撮像装置において、行選択回路が、(4n-3)行おきに信号を読み出す1/(4n-3)行間引き動作を行う際に、一括シャッタ用信号の入力により、共有画素ブロックを構成するk個の画素トランジスタの属する4(n-1)行分の一括でのシャッタ動作を行うものである。
【００１７】
また、本発明は、4(n-1)個（nは１以外の自然数。以下、本段落番号において同じ。）の画素に対応したk個（kは１以外の自然数。以下、本段落番号において同じ。）の画素トランジスタで構成される共有画素ブロックと、アドレス信号とタイミング信号との論理を取ることで共有画素ブロックにおける行毎の画素トランジスタを選択する行選択回路と備える固体撮像装置において、行選択回路が、(4n-3)行おきに信号を読み出す1/(4n-3)行間引き動作を行う際に、一括シャッタ用信号入力により、共有画素ブロックの２つ分である2k個の画素トランジスタの属する8(n-1)行分の一括でのシャッタ動作を行うものである。
【００１８】
また、本発明は、4(n-1)個（nは１以外の自然数。以下、本段落番号において同じ。）の画素に対応したk個（kは１以外の自然数。以下、本段落番号において同じ。）の画素トランジスタで構成される共有画素ブロックと、アドレス信号とタイミング信号との論理を取ることで共有画素ブロックにおける行毎の画素トランジスタを選択する行選択回路と備える固体撮像装置において、行選択回路が、(4n-3)行おきに信号を読み出す1/(4n-3)行間引き動作を行う際に、一括シャッタ用信号入力により、共有画素ブロックの３つ分である3k個の画素トランジスタの属する12(n-1)行分の一括でのシャッタ動作を行うものである。
【００１９】
また、本発明は、4(n-1)個（nは１以外の自然数。以下、本段落番号において同じ。）の画素に対応したk個（kは１以外の自然数。以下、本段落番号において同じ。）の画素トランジスタで構成される共有画素ブロックと、アドレス信号とタイミング信号との論理を取ることで共有画素ブロックにおける行毎の画素トランジスタを選択する行選択回路と備える固体撮像装置において、行選択回路が、(4n-2)行おきに信号を読み出す1/(4n-2)行間引き動作を行う際に、一括シャッタ用信号の入力により、共有画素ブロックを構成するk個の画素トランジスタの属する4(n-1)行分の一括でのシャッタ動作を行うものである。
【００２０】
また、本発明は、4(n-1)個（nは１以外の自然数。以下、本段落番号において同じ。）の画素に対応したk個（kは１以外の自然数。以下、本段落番号において同じ。）の画素トランジスタで構成される共有画素ブロックと、アドレス信号とタイミング信号との論理を取ることで共有画素ブロックにおける行毎の画素トランジスタを選択する行選択回路と備える固体撮像装置において、行選択回路が、(4n-2)行おきに信号を読み出す1/(4n-2)行間引き動作を行う際に、一括シャッタ用信号の入力により、共有画素ブロックを構成するk個の画素トランジスタの属する8(n-1)行分の一括でのシャッタ動作を行うものである。
【００２１】
また、本発明は、4(n-1)個（nは１以外の自然数。以下、本段落番号において同じ。）の画素に対応したk個（kは１以外の自然数。以下、本段落番号において同じ。）の画素トランジスタで構成される共有画素ブロックと、アドレス信号とタイミング信号との論理を取ることで共有画素ブロックにおける行毎の画素トランジスタを選択する行選択回路と備える固体撮像装置において、行選択回路が、(4n-2)行おきに信号を読み出す1/(4n-2)行間引き動作を行う際に、一括シャッタ用信号の入力により、共有画素ブロックを構成するk個の画素トランジスタの属する4(n+1)行分の一括でのシャッタ動作を行うものである。
【００２２】
また、本発明は、4(n-1)個（nは１以外の自然数。以下、本段落番号において同じ。）の画素に対応したk個（kは１以外の自然数。以下、本段落番号において同じ。）の画素トランジスタで構成される共有画素ブロックと、アドレス信号とタイミング信号との論理を取ることで共有画素ブロックにおける行毎の画素トランジスタを選択する行選択回路と備える固体撮像装置において、行選択回路が、(4n-1)行おきに信号を読み出す1/(4n-1)行間引き動作を行う際に、一括シャッタ用信号の入力により、共有画素ブロックを構成するk個の画素トランジスタの属する4(n-1)行分の一括でのシャッタ動作を行うものである。
【００２３】
また、本発明は、4(n-1)個（nは１以外の自然数。以下、本段落番号において同じ。）の画素に対応したk個（kは１以外の自然数。以下、本段落番号において同じ。）の画素トランジスタで構成される共有画素ブロックと、アドレス信号とタイミング信号との論理を取ることで共有画素ブロックにおける行毎の画素トランジスタを選択する行選択回路と備える固体撮像装置において、行選択回路が、(4n-1)行おきに信号を読み出す1/(4n-1)行間引き動作を行う際に、一括シャッタ用信号の入力により、共有画素ブロックを構成するk個の画素トランジスタの属する8(n-1)行分の一括でのシャッタ動作を行うものである。
【００２４】
また、本発明は、4(n-1)個（nは１以外の自然数。以下、本段落番号において同じ。）の画素に対応したk個（kは１以外の自然数。以下、本段落番号において同じ。）の画素トランジスタで構成される共有画素ブロックと、アドレス信号とタイミング信号との論理を取ることで共有画素ブロックにおける行毎の画素トランジスタを選択する行選択回路と備える固体撮像装置において、行選択回路が、(4n-1)行おきに信号を読み出す1/(4n-1)行間引き動作を行う際に、一括シャッタ用信号の入力により、共有画素ブロックを構成するk個の画素トランジスタの属する4(n+1)行分の一括でのシャッタ動作を行うものである。
【００２５】
上記各本発明においても、複数行おきに信号を読み出す間引き動作を行う際、共有画素ブロックを構成する複数個の画素トランジスタの属する行数分の一括でのシャッタ動作を行うことから、読み出し対象となる行に入り込む隣接の行からのブルーミング量をほぼ一定することができるようになる。
【発明の効果】
【００２６】
したがって、本発明によれば、間引き動作時において読み出し対象となる行へのブルーミング量を一定にでき、後段の信号処理で確実にブルーミングを低減させることが可能となる。これにより、間引き動作を行う場合であっても高画質化に大きく貢献することが可能となる。また、トランジスタ共有画素の場合でも間引く行数を柔軟に選択することが可能となる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施の形態を図に基づき説明する。本実施形態では、図１５に示す複数の画素に対応した複数の画素トランジスタによって構成される共有画素ブロックを有する固体撮像装置に関し、所定の行おきに信号を読み出す間引き動作に特徴がある。ここで、間引きの表現について、1/n行間引き（nは自然数。）という場合には、n行おきに信号を読み出す間引き動作をいう。また、本実施形態では、説明を分かりやすくするために、図１５に示すような１つの共有画素ブロックが４画素で構成される場合を例とする。
【００２８】
（第１実施形態）
図１は、1/4行間引きの動作シーケンスを説明する図である。1/4n行間引き(nは自然数。)、すなわち1/4,1/8,1/12,…行間引きの場合には、読み出すのは4n行に1行ずつである。この時、シャッタ動作を4n行一括で行うようにする。
【００２９】
すなわち、図１に示すように、1/4行間引きにおいて、あるH（水平転送期間）のタイミングにおいて1〜4行目を一括シャッタし、次のH期間に5〜8行目、次に9〜12行目、…というように、4行一括シャッタを順次行っていく。シャッタ動作から適当な時間、フォトダイオードに電荷を蓄積した後、1,5,9,…行目の信号を順次読み出していく。この動作シーケンスを採用することにより、読み出し対象となる行において、隣接する行からのブルーミング量を一定にすることができる。
【００３０】
読み出し対象となる各行のブルーミング量を一定にできることで、後段の信号処理において安定してブルーミング除去を行うことができ、画像への横縞の発生を抑制して良好な画質を得ることが可能となる。
【００３１】
図２は、本実施形態の間引き動作を実現する固体撮像装置の回路（行選択回路）の構成例を示す図である。すなわち、図示する行線選択回路１に、(m+1)bitのシャッタ行アドレスAPVSHが入力されると、PreDecoderにおいて2m+1bitにデコードされる。デコードされたアドレスとシャッタ時のRSTタイミング信号PSHRST、シャッタ時のTRGタイミング信号PSHTREとの論理和をとることにより、指定された画素行のシャッタ制御を行っている。
【００３２】
また、(m+1)bitの読み出し行アドレスAPVRDが入力されると、PreDecoderにおいて2m+1bitにデコードされる。デコードされたアドレスと読み出し時のRSTタイミング信号PRDRST、読み出し時のTRGタイミング信号PRDTRE、読み出し時のSELタイミング信号PRDSELとの論理和をとることにより、指定された画素行の読み出し制御を行っている。
【００３３】
この行選択回路１において、PreDecoderに複数画素一括での未使用画素リセット信号Ｓ１と、複数画素一括でシャッタ動作を行うための一括シャッタ用信号Ｓ２とが入力され、実施形態に対応した動作を実現している。
【００３４】
（第２実施形態）
図３は、1/5行間引きの動作シーケンス（その１）を説明する図である。1/(4n-3)行間引き(nは１以外の自然数。)、すなわち1/5,1/9,1/13,…行間引きの場合には、読み出すのは4n-3行に１行ずつである。
【００３５】
ここで、n=1の場合は1/1行間引き、すなわち全画素を読み出すことと同義であるため省略する。
【００３６】
シャッタ動作は、最小公倍数L.C.M(4n-3,4(n-1))行を１つのグループとして、これで１つのパターンを成す。このパターンは、4(n-1)行同時シャッタで構成される。読み出し行のない4(n-1)行のシャッタは別グループの読み出し行のない4(n-1)行のシャッタと合わせて、例えば不問期間（画像出力に使用されない画素の読み出し期間）で一括にて行い、読み出しは4n-3行に1行ずつ間引きで読んでいく。
【００３７】
図３に示す例では、L.C.M(5,4)=20より、２０行で１つのパターンを成す。1〜4行，5〜8行，9〜12行，13〜16行はそれぞれ4(n-1)行同時シャッタ（図３に示す例ではn=2なので4行同時シャッタ）され、17〜20行目は、37〜40行目，57〜60行目，…とともに一括シャッタされる。このシーケンスによって、間引く行に対してもシャッタ動作を行うことができる。
【００３８】
しかしこの動作シーケンスだと、一括シャッタ行と隣接する行（図３の例では16,21,36,40行目）と、隣接しない行(1,6,11,26,31行目)とで、隣接上下行からのブルーミング量に差が生ずる可能性がある。
【００３９】
第２実施形態における固体撮像装置の回路構成例としては、図２に示す回路図において、未使用画素リセット信号Ｓ１の入力と、4(n-1)行の一括シャッタ用信号Ｓ１の入力とにより、読み出しのない4(n-1)行のグループの一括シャッタ動作を実現している。
【００４０】
（第３実施形態）
図４は、1/5行間引きの動作シーケンス（その２）を説明する図である。上記説明した第２実施形態のような動作シーケンスでは横縞発生の可能性があるが、図４のように8(n-1)行同時シャッタ（図４は1/5行間引きの例なのでn=2、すなわち8行同時シャッタ）のみのシーケンスにすると、隣接行からのブルーミング量を、各行間で0Hないし1H分の差に抑えることができる。
【００４１】
ところがこのシーケンスでは、シャッタ→シャッタ→読み出し、という行と、シャッタ→読み出し、という行の２種類が存在する。そのため画像上で、これらの行間にシャッタのかかり具合の差に起因する段差（以下、「シャッタ段差」という。）が生じる恐れがある。
【００４２】
第３実施形態における固体撮像装置の回路構成例としては、図２に示す回路図において、未使用画素リセット信号Ｓ１の入力と、8(n-1)行の一括シャッタ用信号Ｓ２の入力とにより、8(n-1)行の一括シャッタ動作を実現している。
【００４３】
（第４実施形態）
上記第３実施形態のようなシーケンスではシャッタ段差が生じる恐れがあるが、図５のように8(n-1)行同時シャッタと12(n-1)行同時シャッタ（図５は1/5行間引きの例なのでn=2、すなわち8行同時シャッタと12行同時シャッタ）を併用することにより、全ての読み出し行について、シャッタ→シャッタ→読み出し、というシーケンスに揃えることができる。
【００４４】
これにより、読み出し対象となる各行とも、隣接行からのブルーミング量がほぼ一定に揃う状態となり、後段の信号処理において安定してブルーミング除去を行うことができ、画像に縞を発生させずに良好な画質を得ることが可能となる。
【００４５】
第４実施形態における固体撮像装置の回路構成例としては、図２に示す回路図において、未使用画素リセット信号Ｓ１の入力と、8(n-1)行の一括シャッタ用信号の入力と、12(n-1)行の一括シャッタ用信号の入力とにより、8(n-1)行の一括シャッタ動作と12(n-1)行の一括シャッタ動作とを実現している。なお、図２では、１つの一括シャッタ用信号Ｓ２のみ示されているが、本実施形態では上記２つの一括シャッタ用信号が入力されることになる。
【００４６】
（第５実施形態）
図６は、1/6行間引きの動作シーケンスを説明する図である。1/(4n-2)行間引き、すなわち1/6,1/10,…行間引きの場合には、読み出すのは4n-2行に１行ずつである。なお、n=1すなわち1/2行間引きの場合については後述する。
【００４７】
シャッタ動作は、L.C.M(4n-2，4)行を１つのグループとして、これで１つのパターンを成す。4(n-1)行同時シャッタを行い、読み出し動作は4n-2行に1行ずつ間引きで行う（図６は1/6行間引き（n=2）の例である）。読み出し行のない4(n-1)行のシャッタは別グループの読み出し行のない4(n-1)行のシャッタと合わせて、例えば不問期間（画像出力に使用されない画素の読み出し期間）で一括にて行う。
【００４８】
このシーケンスを採用することにより、間引く行に対してもシャッタ動作を行うことができる。しかし、第２実施形態の場合と同様の理由で、横縞が発生する可能性がある。ここで、n=1の場合、すなわち1/2行間引きの場合は2行同時シャッタを用いることにより、隣接行からのブルーミング量差を0H分に揃えることができる。
【００４９】
第５実施形態における固体撮像装置の回路構成例としては、図２に示す回路図において、未使用画素リセット信号Ｓ１の入力と、4n-2行の一括シャッタ用信号Ｓ２の入力とにより、4n-2行の一括シャッタ動作を実現している。
【００５０】
（第６実施形態）
上記説明した第５実施形態のようなシーケンスでは横縞発生の可能性がある。図７は8(n-1)行同時シャッタおよび4(n-1)行同時シャッタの併用で行い、読み出しは4n-2行に１行ずつ間引きで読んでいくというシーケンスであるが（図７は1/6行間引き(n=2)の例、すなわち4行同時シャッタおよび8行同時シャッタ）、この方式を採用することにより、隣接行からのブルーミング量を各行間で0Hないし1H分の差に抑えることができる。
【００５１】
しかしこのシーケンスでは、8(n-1)行一括シャッタと4(n-1)行一括シャッタが混在することになるため、それらの行間でシャッタ段差が生じる。
【００５２】
第６実施形態における固体撮像装置の回路構成例としては、図２に示す回路図において、未使用画素リセット信号Ｓ１の入力と、8(n-1)行の一括シャッタ用信号の入力と、4(n-1)行の一括シャッタ用信号の入力とにより、8(n-1)行の一括シャッタ動作と4(n-1)行の一括シャッタ動作とを実現している。なお、図２では、１つの一括シャッタ用信号Ｓ２のみ示されているが、本実施形態では上記２つの一括シャッタ用信号が入力されることになる。
【００５３】
（第７実施形態）
図８は、1/6行間引きの動作シーケンス（その３）を説明する図である。上記説明した第６実施形態のようなシーケンスではシャッタ段差が生じる可能性がある。図８に示す例では、1/6行間引き(n=2)の例であるが、8(n-1)行一括シャッタのみで構成されており、前述のようなシャッタ段差が生じる恐れは無い。さらに、隣接行からのブルーミング量差を0Hに抑えることができる。
【００５４】
しかし、このシーケンスでは、シャッタ→シャッタ→読み出し、という行と、シャッタ→読み出し、という行の２種類が存在し、それらの行間にシャッタ段差が生じる恐れがある。
【００５５】
第７実施形態における固体撮像装置の回路構成例としては、図２に示す回路図において、未使用画素リセット信号Ｓ１の入力と、8(n-1)行の一括シャッタ用信号Ｓ２の入力とにより、8(n-1)行の一括シャッタ動作を実現している。
【００５６】
（第８実施形態）
図９は、1/6行間引きの動作シーケンス（その４）を説明する図である。上記説明した第７実施形態のようなシーケンスではシャッタ段差の問題が生じる可能性がある。図９は1/6行間引き(n=2）の場合であるが、4(n+1)行同時シャッタ(すなわちこの例では12行同時シャッタ)のみとすることにより、全ての読み出す行について、シャッタ→シャッタ→読み出し、というシーケンスにすることができる。
【００５７】
第８実施形態における固体撮像装置の回路構成例としては、図２に示す回路図において、未使用画素リセット信号Ｓ１の入力と、4(n+1)行の一括シャッタ用信号Ｓ２の入力とにより、4(n+1)行の一括シャッタ動作を実現している。
【００５８】
（第９実施形態）
図１０は、1/7行間引きの動作シーケンス（その１）を説明する図である。1/(4n-1)行間引き、すなわち1/3,1/7,1/11,…行間引きの場合には、読み出すのは4n-1行に１行ずつである。シャッタ動作は、L.C.M(4n-1,2n)行を１つのグループとして、これで１つのパターンを成す。4(n-1)行同時および4n行同時シャッタの併用で行い、読み出しは4n-1行に1行ずつ間引きで読んでいく。
【００５９】
図１０は1/7（n=2、すなわち4行同時シャッタおよび8行同時シャッタ)の例である。隣接行からのブルーミング量を、各行間で0Hないし1H分の差に抑えることができる。
【００６０】
しかしこのシーケンスでは、4(n-1)行一括シャッタと4n行一括シャッタが混在することになるため、それらの行間にシャッタ段差が生じる恐れがある。
【００６１】
第９実施形態における固体撮像装置の回路構成例としては、図２に示す回路図において、未使用画素リセット信号Ｓ１の入力と、4(n-1)行の一括シャッタ用信号の入力と、4n行の一括シャッタ用信号の入力とにより、4(n-1)行の一括シャッタ動作と4n行の一括シャッタ動作とを実現している。なお、図２では、１つの一括シャッタ用信号Ｓ２のみ示されているが、本実施形態では上記２つの一括シャッタ用信号が入力されることになる。
【００６２】
（第１０実施形態）
図１１は、1/7行間引きの動作シーケンス（その２）を説明する図である。上記説明した第９実施形態のようなシーケンスではシャッタ段差の問題が生じる可能性がある。図１１は1/7行間引き(n=2)の例であるが、4n行同時シャッタ（すなわちこの例では8行同時シャッタ）のみで構成されており、前述のようなシャッタ段差が生じる恐れは無い。さらに、隣接行からのブルーミング量差を0Hないし1Hに抑えることができる。
【００６３】
しかしこのシーケンスでは、シャッタ→シャッタ→読み出し、という行と、シャッタ→読み出し、という行の２種類が存在し、それらの行間にシャッタ段差が生じる恐れがある。
【００６４】
第１０実施形態における固体撮像装置の回路構成例としては、図２に示す回路図において、未使用画素リセット信号Ｓ１の入力と、4n行の一括シャッタ用信号Ｓ２の入力とにより、4n行の一括シャッタ動作を実現している。
【００６５】
（第１１実施形態）
図１２は、1/7行間引きの動作シーケンス（その３）を説明する図である。上記説明した第１０実施形態のようなシーケンスではシャッタ段差の問題が生じる可能性がある。図１２は1/7行間引き(n=2）の場合であるが、4n行同時シャッタおよび2n行同時シャッタ(すなわちこの例では8行同時シャッタおよび12行同時シャッタ)を併用することにより、全ての読み出す行について、シャッタ→シャッタ→読み出し、というシーケンスにすることができる。
【００６６】
第１１実施形態における固体撮像装置の回路構成例としては、図２に示す回路図において、未使用画素リセット信号Ｓ１の入力と、4n行の一括シャッタ用信号と、2n行の一括シャッタ用信号とにより、4n行の一括シャッタ動作と2n行の一括シャッタ動作とを実現している。なお、図２では、１つの一括シャッタ用信号Ｓ２のみ示されているが、本実施形態では上記２つの一括シャッタ用信号が入力されることになる。
【００６７】
以上説明した本発明の実施形態に係る固体撮像装置では、次のような効果が期待できる。すなわち、近年のCMOSイメージセンサは、多画素化のニーズが強い一方、CCDイメージセンサに無い高速撮像への期待も高い。そういった状況において、多画素のCMOSイメージセンサを高速動作させる手段としての間引き動作は極めて重要な技術である。またトランジスタ共有画素も開口率アップ等の観点から今後さらに採用されることが予想される。本実施形態の固体撮像装置では、間引き動作時においてブルーミングを著しく低減させる効果を持つものであり、高画質化に大きく貢献するものである。またトランジスタ共有画素の場合でも間引く行数を柔軟に選択できるという点でも大きな効果が期待できる。
【図面の簡単な説明】
【００６８】
【図１】1/4行間引きの動作シーケンスを説明する図である。
【図２】本実施形態の間引き動作を実現する固体撮像装置の回路（行選択回路）の構成例を示す図である。
【図３】1/5行間引きの動作シーケンス（その１）を説明する図である。
【図４】1/5行間引きの動作シーケンス（その２）を説明する図である。
【図５】1/5行間引きの動作シーケンス（その３）を説明する図である。
【図６】1/6行間引きの動作シーケンス（その１）を説明する図である。
【図７】1/6行間引きの動作シーケンス（その２）を説明する図である。
【図８】1/6行間引きの動作シーケンス（その３）を説明する図である。
【図９】1/6行間引きの動作シーケンス（その４）を説明する図である。
【図１０】1/7行間引きの動作シーケンス（その１）を説明する図である。
【図１１】1/7行間引きの動作シーケンス（その２）を説明する図である。
【図１２】1/7行間引きの動作シーケンス（その３）を説明する図である。
【図１３】1/5行間引き動作を説明する模式図である。
【図１４】ブルーミングを説明する模式図である。
【図１５】CMOSイメージセンサの共有画素ブロックの構成を説明する回路図である。
【符号の説明】
【００６９】
１…行選択回路、Ｓ１…未使用画素リセット信号、Ｓ２…一括シャッタ用信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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