(57)【要約】 【課題】クロック同期システムにおいて、ＬＳＩチップの大規模化・高集積化・高密度化に因る物理現象の複雑化に伴いギガ・ヘルツ級の高い周波数を持つ被分周クロックあるいは分周クロックをＬＳＩチップ全面に渡り長距離配線を分配し且つシグナルインテグリティを確保することが困難である。【解決手段】基準クロックに基づき逓倍クロックを生成する位相同期回路と、逓倍クロックに基づき分周クロックを生成する分周回路と、基準クロックを分周してフレームパルスを生成するフレームパルス生成回路とを備え、前記分周クロックは前記フレームパルスにより位相同期化がなされることを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
基準クロックに基づき逓倍クロックを生成する位相同期回路と、前記逓倍クロックに基づき複数の分周クロックを生成する分周回路と、前記基準クロックを分周してフレームパルスを生成するフレームパルス生成回路とを備え、前記分周クロックは前記フレームパルスにより位相同期化がなされることを特徴とするクロック同期システム。
【請求項２】
前記基準クロックに対する前記フレームパルスの周期比は、前記基準クロックに対する前記複数の分周クロックの周期比の公倍数且つ自然数であることを特徴とする請求項１に記載のクロック同期システム。
【請求項３】
前記フレームパルスの周期比は、最小であることを特徴とする請求項２に記載のクロック同期システム。
【請求項４】
前記フレームパルスのパルス幅は、前記基準クロックのパルス幅と同値またはそれ以上であることを特徴とする請求項１乃至３のいずれか一項記載のクロック同期システム。
【請求項５】
前記フレームパルスのパルス幅は、デューティーサイクル比５０％を有することを特徴とする請求項４に記載のクロック同期システム。
【請求項６】
前記分周回路は、前記フレームパルスの周期を有し且つ前記逓倍クロックの一周期のパルス幅を有する同期微分信号を生成する同期微分回路と、前記逓倍クロックをトリガーに前記同期微分信号をロードし初期化する分周カウンタ回路とを備えることを特徴とする請求項１に記載のクロック同期システム。
【請求項７】
基準クロックに基づき第１の逓倍クロックを生成する第１の位相同期回路と、前記基準クロックに基づき第２の逓倍クロックを生成する第２の位相同期回路と、前記第１の逓倍クロックに基づき第１の分周クロックを生成する第１の分周回路と、前記第２の逓倍クロックに基づき第２の分周クロックを生成する第２の分周回路と、前記基準クロックを分周してフレームパルスを生成するフレームパルス生成回路とを備え、前記第１及び第２の分周クロックは前記フレームパルスにより位相同期化がなされることを特徴とするクロック同期システム。
【請求項８】
前記基準クロックに対する前記フレームパルスの周期比は、前記基準クロックに対する前記第１及び第２の分周クロックの周期比の公倍数且つ自然数であることを特徴とする請求項７に記載のクロック同期システム。
【請求項９】
前記フレームパルスの周期比は、最小であることを特徴とする請求項８に記載のクロック同期システム。
【請求項１０】
前記フレームパルスのパルス幅は、前記基準クロックのパルス幅と同値またはそれ以上であることを特徴とする請求項７乃至９のいずれか一項記載のクロック同期システム。
【請求項１１】
前記フレームパルスのパルス幅は、デューティーサイクル比５０％を有することを特徴とする請求項１０に記載のクロック同期システム。
【請求項１２】
前記第１の分周回路は、前記フレームパルスの周期を有し且つ前記第１の逓倍クロックの一周期のパルス幅を有する第１の同期微分信号を生成する第１の同期微分回路と、前記第１の逓倍クロックをトリガーに前記第１の同期微分信号をロードし初期化する第１の分周カウンタ回路とを備え、前記第２の分周回路は、前記フレームパルスの周期を有し且つ前記第２の逓倍クロックの一周期のパルス幅を有する第２の同期微分信号を生成する第２の同期微分回路と、前記第２の逓倍クロックをトリガーに前記第２の同期微分信号をロードし初期化する第２の分周カウンタ回路とを備えることを特徴とする請求項７に記載のクロック同期システム。
【請求項１３】
前記第１の位相同期回路と前記第２の位相同期回路の逓倍数は、互いに異なることを特徴とする請求項７記載のクロック同期システム。
【請求項１４】
前記第１の分周クロックと前記第２の分周クロックの周期は、互いに異なることを特徴とする請求項７又は１３に記載のクロック同期システム。
【請求項１５】
前記基準クロックを第１の分周回路と第２の分周回路へ等遅延に分配し、且つ前記フレームパルスを前記第１の分周回路と第２の分周回路へ等遅延に分配してなる請求項７に記載のクロック同期システム。
【請求項１６】
請求項１乃至１５のいずれか一項記載のクロック同期システムが一つの半導体基板に形成された半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック同期システム及びそれを使った半導体集積回路に関し、特に基準クロックに基づきクロックの位相を同期するクロック同期システム及びそれを使った半導体集積回路に関する。
【背景技術】
【０００２】
今日のＳｏＣ（Ｓｙｓｔｅｍ  ｏｎ  Ｃｈｉｐ：システムオンチップ）のアーキテクチャーにおいては、同一のクロックにより動作する回路の範囲を定義するクロックドメインが、複数存在する態様（以下「マルチクロックドメイン」と言う）が一般化している。  そして、クロックドメイン間に跨って信号を受け渡す行為（以下「ＣＤＣ：Ｃｌｏｃｋ  Ｄｏｍａｉｎ  Ｃｒｏｓｓｉｎｇ」と言う）の管理が益々重要になって来ている。
【０００３】
そこでＣＤＣの管理を容易化するため、基準クロックに基づき各クロックドメインを駆動する複数の同期クロックを生成する技術が知られている。  特許文献１あるいは特許文献２は、基準クロックをそれぞれ異なる分周比で分周し、異なる周波数を持つ複数の同期クロックを生成する回路を開示する。
【０００４】
特許文献１に記載のクロック生成回路を図９に示す。  フレーム生成回路１は、ソースクロックＣＬＫに基づき、第１分周回路３による第１分周比と第２分周回路４による第２分周比との最小公倍数となる周期のフレームクロックを生成し、フリップフロップ回路（以下、ＦＦ回路と略称する）５及び６の各セット端子Ｓに与える。  インバータ２は、ソースクロックＣＬＫを反転した信号、すなわち反転ソースクロックをＦＦ回路５及び６のクロック端子Ｃに与える。  第１分周回路３及び第２分周回路４は、ソースクロックＣＬＫに基づき、第１分周クロック及び第２分周クロックを生成すると同時に、分周過程に於いて生成される分周クロックの論理積、すなわち第１制御クロック及び第２制御クロックを出力し、ＦＦ回路５及び６の各データ入力端子Ｄに与える。  ＦＦ回路５及び６の出力端子９は、第１分周回路３及び４の各リセット信号に与える。
【０００５】
そこで本構成によれば、第１制御クロック及び第２制御クロックがフレームクロックの立ち上がり位置と同じであれば同期と判定し特に補正動作は行わず、フレームクロックの立ち上がり位置と異なれば立ち上がり位置が一致するように分周回路をリセットして同期をとることができるクロック生成回路が示されている。
【０００６】
また特許文献２に記載のクロック生成回路は、複数の分周回路が持つ各分周比の最小公倍数を最大計数値として持つカウンタのカウント値に応じ、クロック信号ＣＬＫの分周を行う。  よってクロック信号ＣＬＫが最大計数値の周期毎に、各分周クロック信号の位相が揃うことが示されている。  なお高い周波数を持つクロック信号ＣＬＫは、基準クロックＲＣＫを所定の逓倍比で逓倍する逓倍回路により生成されている。
【０００７】
他方で基準クロックに基づき複数クロックの位相を同期するクロック同期システムは、高速化と大規模化が一段と進展している。
【０００８】
一例として、マルチクロックドメインを有するＳｏＣの高速化と大規模化に伴い、各クロックドメインを形成するブロック回路そのものが従来のＬＳＩチップと同等以上の高速化と大規模化が図られている。  先にも述べたように、クロックドメイン間に跨る信号の受け渡し、すなわちＣＤＣの管理のためにマルチクロックドメインを駆動するクロック間の同期を図る必要がある。
【０００９】
他の例として、低速パラレルデータを高速シリアルデータに相互変換するＳＥＲＤＥＳ（ＳＥＲｉａｌｉｚｅｒ／ＤＥＳｅｒｉａｌｉｚｅｒの略称）を有するデータ伝送システム全部をＳｏＣの１チップ上に実現している。  低速パラレルデータを高速シリアルデータに変換するＳｅｒｉａｌｉｚｅｒ（以下「シリアライザ」と言う）は一般的に多数のチャネルを持つマクロから構成され、且つ各マクロは１チップ上の広範囲に散在する構成を有する。
【００１０】
そこでは、低速パラレルデータを高速シリアルデータに変換する際に各マクロ及び各ャネルにおいて同期クロックが要求されている。  すなわち、非特許文献１にある高速シリアルインターフェイス規格ＰＣＩ−ｅｘｐｒｅｓｓにおいて低速パラレルデータを入力し高速シリアルデータを出力する迄の遅延を揃える規格が存在するため、各ャネル（ＰＣＩ−ｅｘｐｒｅｓｓ規格においては「レーン」と呼ばれる）間では勿論であるが、各マクロ間においても使用される高速から低速までの全てのクロックの位相を同期させる必要がある。  より具体的には、非特許文献１の「４．３．３．  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｔｒａｎｓｍｉｔｔｅｒ  （Ｔｘ）  Ｏｕｔｐｕｔ  Ｓｐｅｃｉｆｉｃａｔｉｏｎｓ」における規格値「Ｌａｎｅ−ｔｏ−Ｌａｎｅ  Ｏｕｔｐｕｔ  Ｓｋｅｗ」に相当する。
【００１１】
【特許文献１】特開平５−１３６６９０号公報（図１、図２）
【特許文献２】特開２００２−１０８４９０号公報（図５、図６）
【非特許文献１】ＰＣＩ−ＳＩＧ、  「ＰＣＩ  Ｅｘｐｒｅｓｓ  Ｂａｓｅ  ｓｐｅｃｉｆｉｃａｔｉｏｎ  Ｒ１．１」、  ２００５年３月２８日、  Ｐ．２２４、  ［平成１８年１２月２１日検索］、  インターネット  ＜http://www.pcisig.com/members/downloads/specifications/pciexpress/PCI_Express_Base_11.pdf＞
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら上述した従来技術は、ＬＳＩチップの大規模化・高集積化・高密度化に因る複雑な物理現象に伴い、ギガ・ヘルツ級の高い周波数を持つ「被分周クロック」をＬＳＩチップ全面に渡って且つ長距離配線を分配することが困難な課題がある。
【００１３】
この困難な課題とは、シグナルインテグリティとして総称される配線間の電磁界結合（相互容量および相互インダクタンスに因るカップリング等）、 電源線の抵抗やインダクタンスや容量に因る電源電位の変動、更にはエレクトロマイグレーションやアンテナ効果による歩留り低下等である。  単にゲート遅延の大小が動作周波数を決めるのではなく、また単に配線抵抗が無視できなくなりゲート遅延の中で配線遅延が占める割合が増加したためでもなく、上述の複雑な物理現象を設計時に且つ正確に予測することが困難であるからである。
【００１４】
上述した特許文献１及び特許文献２のいずれの従来技術も、複数の分周クロックを同期させるための引き金となる信号、すなわち特許文献１の「フレームクロック」や特許文献２の「カウント値ＣＮＴ」を「被分周クロック」、すなわち特許文献１の「ソースクロックＣＬＫ」や特許文献２の「クロック信号ＣＬＫ」に基づいて生成する。
【００１５】
そこで上述したマルチクロックドメインを有する高速化且つ大規模化なＳｏＣに、特許文献１及び特許文献２の従来技術を適用した場合、「被分周クロック」を長距離に渡って分配する必要生じてしまい先の課題が顕在化する。  これを回避するために特許文献２の逓倍回路１２０、分周回路１６０、及びカウンタ１５０を隣接させて「被分周クロック」の配線距離を最小化し且つ各クロックドメインに一つづつ割り当てた場合（たとえ各クロックドメインに据えられた逓倍回路１２０が同一の基準クロックに基づき逓倍クロックを生成したとしても）、クロックドメイン間でカウンタ１５０が独立することによってクロックドメイン間の位相同期を取ることができなくなる。
【００１６】
なお上述の１チップ上に散在するＳＥＲＤＥＳマクロに特許文献１及び特許文献２の従来技術を適用した場合、特許文献２の逓倍回路１２０、分周回路１６０、及びカウンタ１５０を隣接させて「被分周クロック」の配線距離を最小化し、且つ各ＳＥＲＤＥＳマクロに一つづつ割り当てた態様を正に呈し、ＳＥＲＤＥＳマクロ間でカウンタ１５０が独立することによってＳＥＲＤＥＳマクロ間の位相同期を取ることができない結果に陥る。
【課題を解決するための手段】
【００１７】
上記の課題を解決するために本発明の一つの態様であるクロック同期システムは、基準クロックに基づき逓倍クロックを生成する位相同期回路と、逓倍クロックに基づき複数の分周クロックを生成する分周回路と、基準クロックを分周してフレームパルスを生成するフレームパルス生成回路とを備え、分周クロックはフレームパルスにより位相同期化がなされることを特徴としている。
【００１８】
本態様のクロック同期システムでは、「被分周クロック」に相当する逓倍クロック（位相同期回路の出力信号）よりも低い周波数を有する基準クロック（位相同期回路の入力信号）をさらに分周したフレームパルスにより分周回路の位相同期をとることができる。  従ってフレームパルスを生成するために、「被分周クロック」を長距離に渡って分配する必要性がなくなり、大規模ＬＳＩチップを設計する上でシグナルインテグリティの課題を回避できる。
【００１９】
また本発明の他の態様であるクロック同期システムは、基準クロックに基づき第１の逓倍クロックを生成する第１の位相同期回路と、基準クロックに基づき第２の逓倍クロックを生成する第２の位相同期回路と、第１の逓倍クロックに基づき第１の分周クロックを生成する第１の分周回路と、第２の逓倍クロックに基づき第２の分周クロックを生成する第２の分周回路と、基準クロックを分周してフレームパルスを生成するフレームパルス生成回路とを備え、第１及び第２の分周クロックは前記フレームパルスにより位相同期化がなされることを特徴としている。
【００２０】
本態様のクロック同期システムを複数のＳＥＲＤＥＳマクロを搭載したＬＳＩチップに適用した場合が考えられる。  すなわち第１のＳＥＲＤＥＳマクロは第１の位相同期回路と第１の分周回路を含み、且つ第１の分周クロックにより低速パラレルデータと高速シリアルデータとを相互変換し、第２のＳＥＲＤＥＳマクロは第２の位相同期回路と第２の分周回路を含み、且つ第２の分周クロックにより低速パラレルデータと高速シリアルデータとを相互変換した場合、第１及び第２の分周クロックは前記フレームパルスにより位相同期化がなされているために、第１のＳＥＲＤＥＳマクロの高速シリアルデータと第２のＳＥＲＤＥＳマクロの高速シリアルデータとの間で位相同期が確保できる。
【００２１】
さらに本発明のクロック同期システムは、基準クロックに基づき第１の逓倍クロックを生成する第１の位相同期回路と、前記基準クロックに基づき第２の逓倍クロックを生成する第２の位相同期回路と、前記第１の逓倍クロックに基づき第１の分周クロックを生成する第１の分周回路と、前記第２の逓倍クロックに基づき第２の分周クロックを生成する第２の分周回路と、前記基準クロックを分周して第１のフレームパルスを生成する第１のフレームパルス生成回路と、前記基準クロックを分周して第２のフレームパルスを生成する第２のフレームパルス生成回路とを備え、前記第１の分周クロックは前記第１のフレームパルスにより位相同期化がなされ、前記第２の分周クロックは前記第２のフレームパルスにより位相同期化がなされることを特徴とするクロック同期システム。
【発明の効果】
【００２２】
本発明により、ＬＳＩチップの大規模化・高集積化・高密度化に拠っても信号のシグナルインテグリティを損なうことなく、ギガ・ヘルツ級の高い周波数を持つ「被分周クロック」を有し、且つ位相同期が図られた分周クロックを有するクロック同期システムを提供することができる。
【発明を実施するための最良の形態】
【００２３】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において同一要素には同一の符号が付されており、また説明の煩雑さを回避するために必要に応じて重複説明は省略する。
【００２４】
実施の形態１．
図１、すなわち１０００は本発明の実施形態１からなるクロック同期システムの構成を示す。  １００１は一つのクロック生成回路を示し、また１００２と１００３はクロック生成回路１００１と同一のクロック生成回路であることを表す。    ＥＸＴは基準クロックを入力する外部端子を示し、ＦＰとＲＥＦＣＬＫはフレームパルスと先の基準クロックを入力する端子を示す。  ここで基準クロックは、外部端子ＥＸＴからクロック生成回路１００１、１００２、１００３の各基準クロック入力端子ＲＥＦＣＬＫに到るまで、等遅延によって分配する。  また８１１で示す四分周回路は基準クロックに基づきフレームパルスを生成する回路であり、四分周回路８１１の出力端子からクロック生成回路１００１、１００２、１００３の各フレームパルス入力端子ＦＰに到るまで、等遅延によって分配する。  なおＯＣＬＫは同期クロックを出力する端子を示し、後に詳しく説明するが、クロック生成回路１００１、１００２、１００３の各同期クロック出力端子ＯＣＬＫから出力される分周クロックは互いに「位相同期」の状態が得られる。
【００２５】
次にクロック生成回路１００１の構成を説明する。  なお以下の説明中で使用する「基準クロック」とは、特別の断りがない限り基準クロック入力端子ＲＥＦＣＬＫに入力された直後の位相を有する信号を指す。
【００２６】
９１０で示すＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路は逓倍機能を有する位相同期回路であり、基準クロックに基づきＰＬＬＯＵＴ、すなわち四逓倍の周波数を有し且つ位相同期が取れたＰＬＬ出力信号を出力する。  ９１１はＰＦＤ（Ｐｈａｓｅ  Ｆｒｅｑｕｅｎｃｙ  Ｄｅｔｅｃｔｏｒ：位相比較器）、ＣＰ（Ｃｈａｒｇｅ  Ｐｕｍｐ：チャージポンプ）、ＬＰＦ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ：低域通過フィルタ）、及びＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｌｌａｔｏｒ：電圧制御発振器）から構成される。  ９１２は四分周回路であり、ＰＬＬ出力信号ＰＬＬＯＵＴを入力としてＦＢＣ４、すなわち四分周した信号を出力する。ＶＣＯは、基準クロックと四分周信号ＦＢＣ４との位相差から変換された電圧値に応じ、基準クロックに基づき四逓倍の周波数で発振し、且つ同期（ロック）状態において安定する。
【００２７】
１０６はフリップフロップ回路（以下、ＦＦ回路と略称する）であり、フレームパルス入力端子ＦＰに入力された直後の位相を有する信号に対し基準クロックに基づきリタイミングしたフレームパルスＦＰＩを出力する。  なお以下の説明中で使用する「フレームパルス」とは、特別の断りがない限りＦＦ回路１０６が出力したフレームパルスＦＰＩを指す。  なお四分周回路８１１及びＦＦ回路１０６を構成要素とする８１０は、フレームパルス生成回路を表す。
【００２８】
６０１は複数の分周クロックを出力する分周回路であり、フレームパルスＦＰＩに応じＰＬＬ出力信号ＰＬＬＯＵＴを分周する。  ＯＣＬＫ１、ＯＣＬＫ２、ＯＣＬＫ４、及びＯＣＬＫ８は、各々が一分周クロック、二分周クロック、四分周クロック、八分周クロックを示す。  ＭＵＸ１は選択回路であり、必要に応じ各分周クロックＯＣＬＫ１、ＯＣＬＫ２、ＯＣＬＫ４、ＯＣＬＫ８から選択し同期クロック出力端子ＯＣＬＫへ出力する。
【００２９】
更に分周回路６０１の構成を説明する。  ７０１は同期微分回路であり、フレームパルスＦＰＩからＰＬＬ出力信号ＰＬＬＯＵＴに同期し且つＰＬＬ出力信号ＰＬＬＯＵＴの一周期のパルス幅を有する単発パルス、すなわちフレームパルス微分信号ＤＦＰを生成する。  同期微分回路７０１はＦＦ回路１０４と１０５及びアンド回路３０４から構成される。  ＦＦ回路１０４と１０５はフレームパルスＦＰＩとＦＦ回路１０４の反転データ出力を各データ入力とし、ＰＬＬ出力信号ＰＬＬＯＵＴをクロック入力とする。  アンド回路３０４はＦＦ回路１０４と１０５の各正転データ出力を入力し、フレームパルス微分信号ＤＦＰを出力する。
【００３０】
５０１、５０２、５０３はそれぞれ二分周カウンタ回路、四分周カウンタ回路、八分周カウンタ回路であり、フレームパルス微分信号ＤＦＰをロードタイミングとして初期値をロードする機能をそれぞれ共通に有する。
【００３１】
二分周カウンタ回路５０１はＰＬＬ出力信号ＰＬＬＯＵＴをクロック入力とするＦＦ回路１０１、及びフレームパルス微分信号ＤＦＰとＦＦ回路１０１の反転データ出力とを入力とするオア回路２０１から構成され、ＦＦ回路１０１のデータ入力へオア回路２０１の出力を帰還することにより、ＦＦ回路１０１の正転データ出力から二分周クロックの信号、すなわち二分周クロックＯＣＬＫ２を得る。  四分周カウンタ回路５０２はＰＬＬ出力信号ＰＬＬＯＵＴをクロック入力とするＦＦ回路１０２、二分周クロックＯＣＬＫ２の極性（”Ｌｏｗ”と”Ｈｉｇｈ”）に応じＦＦ回路１０２の正転と反転データ出力を選択する選択回路４０２、及びフレームパルス微分信号ＤＦＰと選択回路４０２の出力とを入力とするオア回路２０２から構成され、ＦＦ回路１０２のデータ入力へオア回路２０２の出力を帰還することにより、ＦＦ回路１０２の正転データ出力から四分周クロックの信号、すなわち四分周クロックＯＣＬＫ４を得る。  八分周カウンタ回路５０３はＰＬＬ出力信号ＰＬＬＯＵＴをクロック入力とするＦＦ回路１０３、二分周クロックＯＣＬＫ２と四分周クロックＯＣＬＫ４とを入力とするアンド回路３０３の出力の極性（”Ｌｏｗ”と”Ｈｉｇｈ”）に応じＦＦ回路１０３の正転と反転データ出力を選択する選択回路４０３、及びフレームパルス微分信号ＤＦＰと選択回路４０３の出力とを入力とするオア回路２０３から構成され、ＦＦ回路１０３のデータ入力へオア回路２０３の出力を帰還することにより、ＦＦ回路１０３の正転データ出力から八分周クロックの信号、すなわち分周クロックＯＣＬＫ８を得る。
【００３２】
図２は、図１のクロック同期システム１０００を構成するクロック生成システム１００１の動作を表すタイミングチャートである。  図２（ａ）は、外部端子ＥＸＴからクロック生成回路１００１、１００２、１００３の各基準クロック入力端子ＲＥＦＣＬＫまで等遅延によって分配された１００ＭＨｚの基準クロック、すなわち図２（ｃ）の基準クロック入力端子ＲＥＦＣＬＫに入力されたクロックの周期毎に附された昇順の番号である。  なお以下の説明中で使用する「基準クロック」とは、特別の断りがない限り基準クロック入力端子ＲＥＦＣＬＫに入力された直後の位相を有する信号を指す。  また図２（ｂ）は、基準クロックに基づき四逓倍した周波数４００ＭＨｚを有し且つ位相同期が取れた、図２（ｅ）のＰＬＬ出力信号ＰＬＬＯＵＴに附された昇順の番号であり、図２（ｃ）の基準クロックの周期を単位、すなわち図２（ａ）に附された番号を単位に附す。
【００３３】
図２（ｄ）は、外部端子ＥＸＴから入力された基準クロックに基づき四分周回路８１１で生成され、且つクロック生成回路１００１、１００２、１００３の各フレームパルス入力端子ＦＰまで等遅延によって分配された２５ＭＨｚのフレームパルスを基準クロック（本基準クロック入力端子ＲＥＦＣＬＫに入力された直後の位相を有する信号であること敢えてここに記す）に基づきＦＦ回路１０６でリタイミングしたフレームパルスＦＰＩを示す。  なお以下の説明中で使用する「フレームパルス」とは、特別の断りがない限りＦＦ回路１０６が出力したフレームパルスＦＰＩを指す。  ここで、位相同期回路９１０の逓倍数は４、二分周カウンタ回路５０１の分周比は２、四分周カウンタ回路５０２の分周比は４、八分周カウンタ回路５０３の分周比は８、これら数値の最小公倍数は８であり、他方ＰＬＬ出力信号ＰＬＬＯＵＴの周期（１／１００ＭＨｚ）に対しフレームパルスの周期（１／２５ＭＨｚ）の比は１６であり、すなわち先の最小公倍数８の倍数となる関係にある。
【００３４】
図２（ｆ）は、同期微分回路７０１から出力されるフレームパルス微分信号ＤＦＰを示す。  図２（ａ）内のＲＥＦＣＬＫクロック番号１且つ図２（ｂ）内のＰＬＬＯＵＴクロック番号１において、ＦＦ回路１０４の正転と反転データ出力は各々”Ｌｏｗ”と”Ｈｉｇｈ”、ＦＦ回路１０５の正転データ出力は”Ｈｉｇｈ”、よってアンド回路３０４は”Ｌｏｗ”を未だ出力する状態にある。  次に図２（ａ）内のＲＥＦＣＬＫクロック番号１且つ図２（ｂ）内のＰＬＬＯＵＴクロック番号２において、立ち上りエッジ２Ａの一つ前の立ち上りエッジに因りＦＦ回路１０４はフレームパルスＦＰＩの”Ｈｉｇｈ”を取り込み、正転と反転データ出力が各々”Ｈｉｇｈ”と”Ｌｏｗ”に変化し、よってアンド回路３０４は”Ｈｉｇｈ”を出力する。  更に図２（ａ）内のＲＥＦＣＬＫクロック番号１且つ図２（ｂ）内のＰＬＬＯＵＴクロック番号３において、立ち上りエッジ２Ａに因りＦＦ回路１０５はＦＦ回路１０４の反転データ出力の”Ｌｏｗ”を取り込み、正転データ出力が”Ｌｏｗ”に変化し、よってアンド回路３０４の出力は”Ｌｏｗ”へ戻り、すなわち立ち下がりエッジ２Ｂを作る。  以後、次にフレームパルスＦＰＩが”Ｈｉｇｈ”に変化するまでは、フレームパルス微分信号ＤＦＰは”Ｌｏｗ”の状態を維持する。  以上の様にフレームパルス微分信号ＤＦＰは、ＰＬＬ出力信号ＰＬＬＯＵＴの一周期のパルス幅を有する単発パルスとなる。
【００３５】
図２（ｇ）、（ｈ）、（ｉ）、及び（ｊ）は、一分周クロックＯＣＬＫ１、二分周クロックＯＣＬＫ２、四分周クロックＯＣＬＫ４、及び八分周クロックＯＣＬＫ８を示す。  オア回路２０１、２０２、及び２０３の出力は、図２（ａ）内のＲＥＦＣＬＫクロック番号１且つ図２（ｂ）内のＰＬＬＯＵＴクロック番号１までフレームパルス微分信号ＤＦＰが”Ｌｏｗ”であるために、ＦＦ回路１０１、１０２、及び１０３から帰還する信号に応じ決定する。  しかしながらＦＦ回路１０１、１０２、及び１０３は、図２（ａ）内のＲＥＦＣＬＫクロック番号１且つ図２（ｂ）内のＰＬＬＯＵＴクロック番号２まで不定状態にある。  他方、図２（ａ）内のＲＥＦＣＬＫクロック番号１且つ図２（ｂ）内のＰＬＬＯＵＴクロック番号２において、フレームパルス微分信号ＤＦＰの”Ｈｉｇｈ”により、オア回路２０１、２０２、及び２０３の出力、すなわちＦＦ回路１０１、１０２、及び１０３のデータ入力は強制的に”Ｈｉｇｈ”に固定される。  更にＦＦ回路１０１、１０２、及び１０３は続く立ち上りエッジ２Ａにより先のデータ入力の”Ｈｉｇｈ”を取り込む（ロードする）、すなわちＦＦ回路１０１、１０２、及び１０３は初めてここで（セット状態に）初期化され、二分周クロックＯＣＬＫ２、四分周クロックＯＣＬＫ４、及び八分周クロックＯＣＬＫ８は不定状態から”Ｈｉｇｈ”に確定する。  その後、立ち下がりエッジ２Ｂにおいてフレームパルス微分信号ＤＦＰが”Ｌｏｗ”へ戻り、オア回路２０１、２０２、及び２０３の出力は再びＦＦ回路１０１、１０２、及び１０３から帰還する信号に応じ決定する状態、すなわち分周動作が行える状態に戻る。
【００３６】
二分周カウンタ回路５０１の分周比は２、四分周カウンタ回路５０２の分周比は４、八分周カウンタ回路５０３の分周比は８、これら数値の最小公倍数は８であるから、先の二分周クロックＯＣＬＫ２、四分周クロックＯＣＬＫ４、及び八分周クロックＯＣＬＫ８の全てが”Ｈｉｇｈ”となる確定した状態（立ち上がりエッジ２Ｃ、２Ｄ、及び２Ｅ）は、ＰＬＬ出力信号ＰＬＬＯＵＴの周期を単位に八周期毎に再来する。  すなわち、図２（ａ）内のＲＥＦＣＬＫクロック番号１且つ図２（ｂ）内のＰＬＬＯＵＴクロック番号３を起点に、次はＲＥＦＣＬＫクロック番号３且つＰＬＬＯＵＴクロック番号３、更に次はＲＥＦＣＬＫクロック番号５且つＰＬＬＯＵＴクロック番号３に現れる。  これに対しフレームパルスＦＰＩ並びにフレームパルス微分信号ＤＦＰは先の最小公倍数８の倍数である１６の周期、すなわち図２（ａ）内のＲＥＦＣＬＫクロック番号１且つ図２（ｂ）内のＰＬＬＯＵＴクロック番号３を起点に、次はＲＥＦＣＬＫクロック番号５且つＰＬＬＯＵＴクロック番号３に現れ上述の一連の同期化を行うことができる。  なお、これら一連の同期化の手順並びに分周動作は常にＰＬＬ出力信号ＰＬＬＯＵＴの立ち上がりエッジのみをトリガーとして行われるため、各分周クロックのデューティーサイクル比５０％を保証することができる。
【００３７】
ここでＦＦ回路１０１、１０２、及び１０３は、二分周クロックＯＣＬＫ２、四分周クロックＯＣＬＫ４、及び八分周クロックＯＣＬＫ８の全てが”Ｈｉｇｈ”となる確定した状態を起点に分周動作を再開し、且つＰＬＬ出力信号ＰＬＬＯＵＴの立ち上がりエッジをトリガーとして二分周クロックＯＣＬＫ２、四分周クロックＯＣＬＫ４、及び八分周クロックＯＣＬＫ８の立ち上がり若しくは立ち下りエッジがＦＦ回路１０１、１０２、及び１０３の各遅延により決定する。  言い換えれば「各分周クロックは信号の遷移が相互に確定した関係」を有する。  この状態を称し「各分周クロックは互いに位相が同期した状態にある」若しくは「各分周クロックは互いに位相同期状態にある」と言う。  さらにＦＦ回路１０１、１０２、及び１０３の各遅延が等しければ相互に「スキューが零」の関係にもあるとも言える。  なお上述した「分周動作を再開する起点となる確定した初期状態」は、本実施形態１において二分周クロックＯＣＬＫ２、四分周クロックＯＣＬＫ４、及び八分周クロックＯＣＬＫ８が”Ｈｉｇｈ”であるが、必ずしも全てが”Ｈｉｇｈ”である必要はなく本実施形態１の回路構成に基づき予測が可能な各分周クロックの相互に確定した状態が得られればよい。
【００３８】
また先に述べたように、外部端子ＥＸＴに入力する基準クロックを各クロック生成回路１００１、１００２、１００３へ共通に分配し且つ四分周回路８１１が生成したフレームパルスを各クロック生成回路１００１、１００２、１００３へ共通に分配することに因り、各クロック生成回路１００１、１００２、１００３が生成した分周クロックも相互に位相同期状態を得ることができる。
【００３９】
更に言えば、クロック生成回路１００１、１００２、及び１００３を信号配線遅延も含めて同一に設計した上で、外部端子ＥＸＴに入力する基準クロック及び四分周回路８１１が生成したフレームパルスを各クロック生成回路１００１、１００２、１００３へ等遅延に分配するならば各クロック生成回路１００１、１００２、１００３が生成した分周クロックは相互に位相同期状態にあるだけでなく、相互に「スキューが零」の関係にある各クロック生成回路１００１、１００２、１００３が生成する二分周クロックＯＣＬＫ２、四分周クロックＯＣＬＫ４、及び八分周クロックＯＣＬＫ８を得ることができる。
【００４０】
ここで、クロック同期システム１０００を大規模、高集積、高密度なＬＳＩチップに適用した場合の全体構成を説明する。  上述したように、クロック生成回路１００１、１００２、１００３は同一機能を有し、更に各々が生成するＰＬＬ出力信号ＰＬＬＯＵＴ並びに一分周クロックＯＣＬＫ１、二分周クロックＯＣＬＫ２、四分周クロックＯＣＬＫ４、及び八分周クロックＯＣＬＫ８は位相同期状態を（クロック生成回路１００１と１００２と１００３との関係に於いて）得ることができる。  そこで、これら高い周波数を持つ被分周クロック（ＰＬＬ出力信号ＰＬＬＯＵＴ）あるいは分周クロック（一分周クロックＯＣＬＫ１、二分周クロックＯＣＬＫ２、四分周クロックＯＣＬＫ４、及び八分周クロックＯＣＬＫ８）をＬＳＩチップ上に分配するに当たり、シグナルインテグリティを確保が可能なＬＳＩチップ上の所定の区切ることができる範囲と所定の分配できる配線距離を特定する。  そして、特定されたＬＳＩチップ上の範囲領域と配線距離に基づき先のクロック生成回路１００１、１００２、１００３を割り当てる。  なお特定されたＬＳＩチップ上の範囲領域の個数が四個以上になるのであれば、更にクロック生成回路１００４等を追加的に増補する。
【００４１】
他方、各クロック生成回路１００１、１００２、１００３へ共通に分配される外部端子ＥＸＴに入力する基準クロック及び四分周回路８１１が生成したフレームパルスは、上述の高い周波数を持つ被分周クロックと比較すれば低い周波数を有する。  従って、クロック同期システム１０００を大規模、高集積、高密度なＬＳＩチップに適用した場合において、これら基準クロック及びフレームパルスをＬＳＩチップ全面に渡って且つ長距離配線を分配したとしてもこれら信号のシグナルインテグリティを損なうことはない。  後に、具体的な実施例を更に説明する。
【００４２】
なお逓倍機能を有する位相同期回路位相同期としてのＰＬＬ回路９１０は、分数逓倍数を含めて任意の逓倍数を設定可能である。  また逓倍数を可変する機能を有していてもよく、この場合には可変された逓倍数に応じフレームパルス生成回路が生成するフレームパルスの周期も可変にする機能を有してもよい。  なお、逓倍数を可変する機能を有する位相同期回路としては、ＰＬＬ周波数シンセサイザー等を利用してもよい。  本実施例においては二分周カウンタ回路５０１、四分周カウンタ回路５０２、八分周カウンタ回路５０３を例示したが、分数分周比を含めて任意の分周比を設定可能であり、分周回路の個数も無制限に増設が可能である。  また分周比を可変する機能を有していてもよく、この場合には可変された分周比に応じフレームパルス生成回路が生成するフレームパルスの周期も可変にする機能を有してもよい。  各分周クロックＯＣＬＫ１、ＯＣＬＫ２、ＯＣＬＫ４、ＯＣＬＫ８は、必要に応じ選択回路ＭＵＸ１から選択出力する構成としているが、全てを並行して出力する構成としてもよい。
【００４３】
実施の形態２．
図３、すなわち２０００は本発明の実施形態２からなるクロック同期システムの構成を示す。  ２００１は一つのクロック生成回路を示し、また２００２と２００３はクロック生成回路２００１と同一のクロック生成回路であることを表す。  ＥＸＴは基準クロックを入力する外部端子を示し、ＦＰ４とＲＥＦＣＬＫはフレームパルスと先の基準クロックを入力する端子、ＯＨＣＬＫとＯＬＣＬＫは同期クロックを出力する端子を示す。  また８２１で示す四分周回路は基準クロックに基づきフレームパルスを生成する回路である。
【００４４】
次にクロック生成回路２００１の構成を説明する。  なお以下の説明中で使用する「基準クロック」とは、特別の断りがない限り基準クロック入力端子ＲＥＦＣＬＫに入力された直後の位相を有する信号を指す。
【００４５】
９２０で示すＰＬＬ回路は逓倍機能を有する位相同期回路であり、基準クロックに基づきＰＬＬＯＵＴＨ、すなわち二十五逓倍の周波数を有し且つ位相同期が取れた高速ＰＬＬ出力信号を出力する。  ９２１は図１に示した９１１と同一の構成である。  ９２３は五分周回路であり、高速ＰＬＬ出力信号ＰＬＬＯＵＴＨを入力として低速ＰＬＬ出力信号ＰＬＬＯＵＴＬ、すなわち高速ＰＬＬ出力信号ＰＬＬＯＵＴＨを五分周した信号を出力し、次いで９２２も五分周回路であり、低速ＰＬＬ出力信号ＰＬＬＯＵＴＬを入力としてＦＢＣ２５、すなわち低速ＰＬＬ出力信号ＰＬＬＯＵＴＬを五分周した信号であり、且つ高速ＰＬＬ出力信号ＰＬＬＯＵＴＨの二十五分周した信号を出力する。  ９２１のＶＣＯは、基準クロックと二十五分周信号ＦＢＣ２５との位相差から変換された電圧値に応じ、基準クロックに基づき二十五逓倍の周波数で発振し、且つ同期（ロック）状態において安定する。
【００４６】
ＦＦ回路１０７は図１に示したＦＦ回路１０６と同一の機能であり、フレームパルス入力端子ＦＰ４に入力された直後の位相を有する信号に対し基準クロックに基づきリタイミングしたフレームパルスＦＰＩ４を出力する。  なお四分周回路８２１及びＦＦ回路１０７を構成要素とする８２０は、フレームパルス生成回路を表す。
【００４７】
６０２は複数の分周クロックを出力する分周回路であり、フレームパルスＦＰＩ４に応じ低速ＰＬＬ出力信号ＰＬＬＯＵＴＬを分周する。  ＯＬ４ＣＬＫ１、ＯＬ４ＣＬＫ２、及びＯＬ４ＣＬＫ４は、各々が一分周クロック、二分周クロック、四分周クロックを示す。  ＭＵＸ２は選択回路であり、必要に応じ各分周クロックＯＬ４ＣＬＫ１、ＯＬ４ＣＬＫ２、ＯＬ４ＣＬＫ４から選択し同期クロック出力端子ＯＬＣＬＫへ出力する。
【００４８】
更に分周回路６０２の構成を説明する。  ７０２は同期微分回路であり、フレームパルスＦＰＩ４から低速ＰＬＬ出力信号ＰＬＬＯＵＴＬに同期し且つ低速ＰＬＬ出力信号ＰＬＬＯＵＴＬの一周期のパルス幅を有する単発パルス、すなわちフレームパルス微分信号ＤＦＰＬ４を生成する。  同期微分回路７０２は図１に示した同期微分回路７０１と同一の機能である。
【００４９】
分周回路６０２内の５０１、５０２はそれぞれ二分周カウンタ回路、四分周カウンタ回路であり、フレームパルス微分信号ＤＦＰＬ４をロードタイミングとして初期値をロードする機能をそれぞれ共通に有する。  二分周カウンタ回路５０１、四分周カウンタ回路５０２は、図１に示した分周回路６０１を構成する二分周カウンタ回路５０１、四分周カウンタ回路５０２と同一の機能であり、各々から二分周クロックＯＬ４ＣＬＫ２、四分周クロックＯＬ４ＣＬＫ４を得る。
【００５０】
６０３も複数の分周クロックを出力する分周回路であり、フレームパルス微分信号ＤＦＰＬ４に応じ高速ＰＬＬ出力信号ＰＬＬＯＵＴＨを分周する。  ＯＨ４ＣＬＫ１、ＯＨ４ＣＬＫ２、及びＯＨ４ＣＬＫ４は、各々が一分周クロック、二分周クロック、四分周クロックを示す。  ＭＵＸ３は選択回路であり、必要に応じ各分周クロックＯＨ４ＣＬＫ１、ＯＨ４ＣＬＫ２、ＯＨ４ＣＬＫ４から選択し同期クロック出力端子ＯＨＣＬＫへ出力する。 
【００５１】
更に分周回路６０３の構成を説明する。  ７０３は同期微分回路であり、フレームパルス微分信号ＤＦＰＬ４から高速ＰＬＬ出力信号ＰＬＬＯＵＴＨに同期し且つ高速ＰＬＬ出力信号ＰＬＬＯＵＴＨの一周期のパルス幅を有する単発パルス、すなわちフレームパルス微分信号ＤＦＰＨ４を生成する。  同期微分回路７０３は図１に示した同期微分回路７０１と同一の機能である。
【００５２】
分周回路６０３内の５０１、５０２はそれぞれ二分周カウンタ回路、四分周カウンタ回路であり、フレームパルス微分信号ＤＦＰＨ４をロードタイミングとして初期値をロードする機能をそれぞれ共通に有する。  二分周カウンタ回路５０１、四分周カウンタ回路５０２は、図１に示した分周回路６０１を構成する二分周カウンタ回路５０１、四分周カウンタ回路５０２と同一の機能であり、各々から二分周クロックＯＨ４ＣＬＫ２、四分周クロックＯＨＬ４ＣＬＫ４を得る。
【００５３】
図４Ａと図４Ｂは、図３のクロック同期システム２０００を構成するクロック生成システム２００１の動作を表すタイミングチャートを示す。  図４Ａ（ａ）と図４Ｂ（ａ）は、外部端子ＥＸＴからクロック生成回路２００１、２００２、２００３の各基準クロック入力端子ＲＥＦＣＬＫへ分配された１００ＭＨｚの基準クロック、すなわち図４Ａ（ｄ）と図４Ｂ（ｄ）の基準クロック入力端子ＲＥＦＣＬＫに入力されたクロックの周期毎に附された昇順の番号である。  なお以下の説明中で使用する「基準クロック」とは、特別の断りがない限り基準クロック入力端子ＲＥＦＣＬＫに入力された直後の位相を有する信号を指す。  また図４Ａ（ｂ）と図４Ｂ（ｂ）は、高速ＰＬＬ出力信号ＰＬＬＯＵＴＨを五分周した周波数５００ＭＨｚを有し且つ位相同期が取れた、図４Ａ（ｆ）と図４Ｂ（ｆ）の低速ＰＬＬ出力信号ＰＬＬＯＵＴＬに附された昇順の番号であり、図４Ａ（ｄ）と図４Ｂ（ｄ）の基準クロックの周期を単位、すなわち図４Ａ（ａ）と図４Ｂ（ａ）に附された番号を単位に附す。  図４Ａ（ｃ）と図４Ｂ（ｃ）は、基準クロックに基づき二十五逓倍した周波数２．５ＧＨｚを有し且つ位相同期が取れた、図４Ａ（ｈ）と図４Ｂ（ｈ）の高速ＰＬＬ出力信号ＰＬＬＯＵＴＨに附された昇順の番号であり、図４Ａ（ｄ）と図４Ｂ（ｄ）の基準クロックの周期を単位、すなわち図４Ａ（ａ）と図４Ｂ（ａ）に附された番号を単位に附す。  なお、図４Ａと図４Ｂとは時間的に連続したタイミングチャートであり、且つ各々に附された図番号（ａ）〜（ｏ）は図４Ａと図４Ｂとの間で共通である。
【００５４】
図４Ａ乃至図４Ｂ（ｅ）は、外部端子ＥＸＴから入力された基準クロックに基づき四分周回路８２１で生成され、且つクロック生成回路２００１、２００２、２００３の各フレームパルス入力端子ＦＰ４に分配された２５ＭＨｚのフレームパルスを基準クロック（本基準クロック入力端子ＲＥＦＣＬＫに入力された直後の位相を有する信号であること敢えてここに記す）に基づきＦＦ回路１０７でリタイミングしたフレームパルスＦＰＩ４を示す。
【００５５】
ここで、低速ＰＬＬ出力信号ＰＬＬＯＵＴＬを発振する位相同期回路９２０の逓倍数は５、低速ＰＬＬ出力信号ＰＬＬＯＵＴＬを分周する分周回路６０２内の二分周カウンタ回路５０１の分周比は２、四分周カウンタ回路５０２の分周比は４、これら数値の最小公倍数は２０であり、他方低速ＰＬＬ出力信号ＰＬＬＯＵＴＬの周期（１／５００ＭＨｚ）に対しフレームパルスＦＰＩ４の周期（１／２５ＭＨｚ）の比は２０であり、すなわち先の最小公倍数２０と同値の関係にある。
【００５６】
また、高速ＰＬＬ出力信号ＰＬＬＯＵＴＨを発振する位相同期回路９２０の逓倍数は２５、高速ＰＬＬ出力信号ＰＬＬＯＵＴＨを分周する分周回路６０３内の二分周カウンタ回路５０１の分周比は２、四分周カウンタ回路５０２の分周比は４、これら数値の最小公倍数は１００であり、他方高速ＰＬＬ出力信号ＰＬＬＯＵＴＨの周期（１／２．５ＧＨｚ）に対しフレームパルスＦＰＩ４の周期（１／２５ＭＨｚ）の比は１００であり、すなわち先の最小公倍数１００と同値の関係にある。
【００５７】
図４Ａ乃至図４Ｂ（ｇ）は同期微分回路７０２から出力されるフレームパルス微分信号ＤＦＰＬ４を示し、フレームパルスＦＰＩ４を低速ＰＬＬ出力信号ＰＬＬＯＵＴＬに基づき同期微分した結果、低速ＰＬＬ出力信号ＰＬＬＯＵＴＬの一周期のパルス幅を有する単発パルスとなる。  また、図４Ａ乃至図４Ｂ（ｉ）は同期微分回路７０３から出力されるフレームパルス微分信号ＤＦＰＨ４を示し、上述のフレームパルス微分信号ＤＦＰＬ４を高速ＰＬＬ出力信号ＰＬＬＯＵＴＨに基づき同期微分した結果、高速ＰＬＬ出力信号ＰＬＬＯＵＴＨの一周期のパルス幅を有する単発パルスとなる。
【００５８】
図４Ａ乃至図４Ｂ（ｍ）、（ｎ）、及び（ｏ）は、低速ＰＬＬ出力信号ＰＬＬＯＵＴＬに基づく一分周クロックＯＬ４ＣＬＫ１、二分周クロックＯＬ４ＣＬＫ２、及び四分周クロックＯＬ４ＣＬＫ４を示す。  分周回路６０２内の二分周カウンタ回路５０１の分周比は２、四分周カウンタ回路５０２の分周比は４、これら数値の最小公倍数は４であるから、先の二分周クロックＯＬ４ＣＬＫ２及び四分周クロックＯＬ４ＣＬＫ４の全てが”Ｈｉｇｈ”となる確定した状態（立ち上がりエッジ５ＡＨ及び５ＡＩ）は、低速ＰＬＬ出力信号ＰＬＬＯＵＴＬの周期を単位に四周期毎に、且つ高速ＰＬＬ出力信号ＰＬＬＯＵＴＨの周期を単位に二十周期毎に再来する。  すなわち、図４Ａ（ａ）内のＲＥＦＣＬＫクロック番号１且つ図４Ａ（ｂ）内のＰＬＬＯＵＴＬクロック番号３を起点に、次はＲＥＦＣＬＫクロック番号２且つＰＬＬＯＵＴＬクロック番号２、更に次はＲＥＦＣＬＫクロック番号３且つＰＬＬＯＵＴＬクロック番号１に現れる。  これに対しフレームパルスＦＰＩ４並びにフレームパルス微分信号ＤＦＰＬ４は先の最小公倍数４の倍数である（低速ＰＬＬ出力信号ＰＬＬＯＵＴＬの周期を単位に）２０の周期、又は（高速ＰＬＬ出力信号ＰＬＬＯＵＴＨの周期を単位に）１００の周期、すなわち図４Ａ（ａ）内のＲＥＦＣＬＫクロック番号１、且つ図４Ａ（ｂ）内のＰＬＬＯＵＴＬクロック番号３又は図４Ａ（ｃ）内のＰＬＬＯＵＴＨクロック番号１１を起点に、次は図４Ｂ（ａ）内のＲＥＦＣＬＫクロック番号５、且つ図４Ａ（ｂ）内のＰＬＬＯＵＴＬクロック番号３又は図４Ｂ（ｃ）内のＰＬＬＯＵＴＨクロック番号１１に現れ一連の同期化を行うことができる。  なお、これら一連の同期化の手順並びに分周動作は常に低速ＰＬＬ出力信号ＰＬＬＯＵＴＬの立ち上がりエッジのみをトリガーとして行われるため、各分周クロックのデューティーサイクル比５０％を保証することができる。
【００５９】
図４Ａ乃至図４Ｂ（ｊ）、（ｋ）、及び（ｌ）は、高速ＰＬＬ出力信号ＰＬＬＯＵＴＨに基づく一分周クロックＯＨ４ＣＬＫ１、二分周クロックＯＨ４ＣＬＫ２、及び四分周クロックＯＨ４ＣＬＫ４を示す。  分周回路６０３内の二分周カウンタ回路５０１の分周比は２、四分周カウンタ回路５０２の分周比は４、これら数値の最小公倍数は４であるから、先の二分周クロックＯＨ４ＣＬＫ２及び四分周クロックＯＨ４ＣＬＫ４の全てが”Ｈｉｇｈ”となる確定した状態（立ち上がりエッジ５ＡＣ及び５ＡＤ）は、高速ＰＬＬ出力信号ＰＬＬＯＵＴＨの周期を単位に四周期毎に再来する。  すなわち、図４Ａ（ａ）内のＲＥＦＣＬＫクロック番号１且つ図４Ａ（ｃ）内のＰＬＬＯＵＴＨクロック番号８を起点に、次はＲＥＦＣＬＫクロック番号１且つＰＬＬＯＵＴＨクロック番号１２、更に次はＲＥＦＣＬＫクロック番号１且つＰＬＬＯＵＴＨクロック番号１６に現れる。  これに対しフレームパルスＦＰＩ４並びにフレームパルス微分信号ＤＦＰＨ４は先の最小公倍数４の倍数である（高速ＰＬＬ出力信号ＰＬＬＯＵＴＨの周期を単位に）１００の周期、すなわち図４Ａ（ａ）内のＲＥＦＣＬＫクロック番号１且つ図４Ａ（ｃ）内のＰＬＬＯＵＴＨクロック番号８を起点に、次は図４Ｂ（ａ）内のＲＥＦＣＬＫクロック番号５且つ図４Ｂ（ｃ）内のＰＬＬＯＵＴＨクロック番号８に現れ一連の同期化を行うことができる。  なお、これら一連の同期化の手順並びに分周動作は常に高速ＰＬＬ出力信号ＰＬＬＯＵＴＨの立ち上がりエッジのみをトリガーとして行われるため、各分周クロックのデューティーサイクル比５０％を保証することができる。
【００６０】
実施の形態３．
図５、すなわち３０００は本発明の実施形態３からなるクロック同期システムの構成を示す。  ３００１は一つのクロック生成回路を示し、また３００２と３００３はクロック生成回路３００１と同一のクロック生成回路であることを表す。  ＥＸＴは基準クロックを入力する外部端子を示し、ＦＰ８とＲＥＦＣＬＫはフレームパルスと先の基準クロックを入力する端子、ＯＨＣＬＫとＯＬＣＬＫは同期クロックを出力する端子を示す。  また８３１で示す八分周回路は基準クロックに基づきフレームパルスを生成する回路である。
【００６１】
次にクロック生成回路３００１の構成を説明する。  なお以下の説明中で使用する「基準クロック」とは、特別の断りがない限り基準クロック入力端子ＲＥＦＣＬＫに入力された直後の位相を有する信号を指す。
【００６２】
クロック生成回路３００１を構成する９２０で示すＰＬＬ回路は逓倍機能を有する位相同期回路であり、図３のクロック生成回路２００１を構成するＰＬＬ回路９２０と同一の機能である。  そこで、各構成に着けられた符号は同一のものを使用する。
【００６３】
ＦＦ回路１０８は図１に示したＦＦ回路１０６と同一の機能であり、フレームパルス入力端子ＦＰ８に入力された直後の位相を有する信号に対し基準クロックに基づきリタイミングしたフレームパルスＦＰＩ４を出力する。  なお八分周回路８３１及びＦＦ回路１０８を構成要素とする８３０は、フレームパルス生成回路を表す。
【００６４】
６０４は複数の分周クロックを出力する分周回路であり、フレームパルスＦＰＩ８に応じ低速ＰＬＬ出力信号ＰＬＬＯＵＴＬを分周する。  ＯＬ８ＣＬＫ１、ＯＬ８ＣＬＫ２、ＯＬ８ＣＬＫ４、及びＯＬ８ＣＬＫ８は、各々が一分周クロック、二分周クロック、四分周クロック、八分周クロックを示す。  ＭＵＸ４は選択回路であり、必要に応じ各分周クロックＯＬ８ＣＬＫ１、ＯＬ８ＣＬＫ２、ＯＬ８ＣＬＫ４、ＯＬ８ＣＬＫ８から選択し同期クロック出力端子ＯＬＣＬＫへ出力する。
【００６５】
更に分周回路６０４の構成を説明する。  ７０４は同期微分回路であり、フレームパルスＦＰＩ８から低速ＰＬＬ出力信号ＰＬＬＯＵＴＬに同期し且つ低速ＰＬＬ出力信号ＰＬＬＯＵＴＬの一周期のパルス幅を有する単発パルス、すなわちフレームパルス微分信号ＤＦＰＬ８を生成する。  同期微分回路７０４は図１に示した同期微分回路７０１と同一の機能である。 
【００６６】
分周回路６０４内の５０１、５０２、５０３はそれぞれ二分周カウンタ回路、四分周カウンタ回路、八分周カウンタ回路であり、フレームパルス微分信号ＤＦＰＬ８をロードタイミングとして初期値をロードする機能をそれぞれ共通に有する。  二分周カウンタ回路５０１、四分周カウンタ回路５０２、八分周カウンタ回路５０３は、図１に示した分周回路６０１を構成する二分周カウンタ回路５０１、四分周カウンタ回路５０２、八分周カウンタ回路５０３と同一の機能であり、各々から二分周クロックＯＬ８ＣＬＫ２、四分周クロックＯＬ８ＣＬＫ４、八分周クロックＯＬ８ＣＬＫ８を得る。
【００６７】
６０５も複数の分周クロックを出力する分周回路であり、フレームパルス微分信号ＤＦＰＬ８に応じ高速ＰＬＬ出力信号ＰＬＬＯＵＴＨを分周する。  ＯＨ８ＣＬＫ１、ＯＨ８ＣＬＫ２、及びＯＨ８ＣＬＫ４は、各々が一分周クロック、二分周クロック、四分周クロックを示す。  ＭＵＸ５は選択回路であり、必要に応じ各分周クロックＯＨ８ＣＬＫ１、ＯＨ８ＣＬＫ２、ＯＨ８ＣＬＫ４から選択し同期クロック出力端子ＯＨＣＬＫへ出力する。
【００６８】
更に分周回路６０５の構成を説明する。  ７０５は同期微分回路であり、フレームパルス微分信号ＤＦＰＬ８から高速ＰＬＬ出力信号ＰＬＬＯＵＴＨに同期し且つ高速ＰＬＬ出力信号ＰＬＬＯＵＴＨの一周期のパルス幅を有する単発パルス、すなわちフレームパルス微分信号ＤＦＰＨ８を生成する。  同期微分回路７０５は図１に示した同期微分回路７０１と同一の機能である。
【００６９】
分周回路６０５内の５０１、５０４はそれぞれ二分周カウンタ回路、四分周カウンタ回路であり、フレームパルス微分信号ＤＦＰＨ４をロードタイミングとして初期値をロードする機能をそれぞれ共通に有する。  二分周カウンタ回路５０１は、図１に示した分周回路６０１を構成する二分周カウンタ回路５０１と同一の機能であり、二分周クロックＯＨ８ＣＬＫ２を得る。  他方、四分周カウンタ回路５０４は二分周カウンタ回路５０１と同一の回路構成を有するが、入出力する信号の関係が異なる。  すなわち、前段の二分周カウンタ回路５０１の出力である二分周クロックＯＨ８ＣＬＫ２をクロック入力とするＦＦ回路１０１、及びフレームパルス微分信号ＤＦＰＨ８とＦＦ回路１０１の反転データ出力とを入力とするオア回路２０１から構成され、ＦＦ回路１０１のデータ入力へオア回路２０１の出力を帰還することにより、ＦＦ回路１０１の正転データ出力から四分周クロックの信号、すなわち四分周クロックＯＨ８ＣＬＫ４を得る。
【００７０】
図６Ａと図６Ｂは、図５のクロック同期システム３０００を構成するクロック生成システム３００１の動作を表すタイミングチャートを示す。  図６Ａ（ａ）と図６Ｂ（ａ）は、外部端子ＥＸＴからクロック生成回路３００１、３００２、３００３の各基準クロック入力端子ＲＥＦＣＬＫへ分配された１００ＭＨｚの基準クロック、すなわち図６Ａ（ｄ）と図６Ｂ（ｄ）の基準クロック入力端子ＲＥＦＣＬＫに入力されたクロックの周期毎に附された昇順の番号である。  なお以下の説明中で使用する「基準クロック」とは、特別の断りがない限り基準クロック入力端子ＲＥＦＣＬＫに入力された直後の位相を有する信号を指す。  また図６Ａ（ｂ）と図６Ｂ（ｂ）は、高速ＰＬＬ出力信号ＰＬＬＯＵＴＨを五分周した周波数５００ＭＨｚを有し且つ位相同期が取れた、図６Ａ（ｆ）と図６Ｂ（ｆ）の低速ＰＬＬ出力信号ＰＬＬＯＵＴＬに附された昇順の番号であり、図６Ａ（ｄ）と図６Ｂ（ｄ）の基準クロックの周期を単位、すなわち図６Ａ（ａ）と図６Ｂ（ａ）に附された番号を単位に附す。  図６Ａ（ｃ）と図６Ｂ（ｃ）は、基準クロックに基づき二十五逓倍した周波数２．５ＧＨｚを有し且つ位相同期が取れた、図６Ａ（ｈ）と図６Ｂ（ｈ）の高速ＰＬＬ出力信号ＰＬＬＯＵＴＨに附された昇順の番号であり、図６Ａ（ｄ）と図６Ｂ（ｄ）の基準クロックの周期を単位、すなわち図６Ａ（ａ）と図６Ｂ（ａ）に附された番号を単位に附す。  なお、図６Ａと図６Ｂとは時間的に連続したタイミングチャートであり、且つ各々に附された図番号（ａ）〜（ｐ）は図６Ａと図６Ｂとの間で共通である。  但し、図６Ａ（ａ）内のＲＥＦＣＬＫクロック番号３且つ図６Ａ（ｃ）内のＰＬＬＯＵＴＨクロック番号１３から図６Ｂ（ａ）内のＲＥＦＣＬＫクロック番号７且つ図６Ｂ（ｃ）内のＰＬＬＯＵＴＨクロック番号１３までの間のタイミングチャートは省略する。
【００７１】
図６Ａ乃至図６Ｂ（ｅ）は、外部端子ＥＸＴから入力された基準クロックに基づき八分周回路８３１で生成され、且つクロック生成回路３００１、３００２、３００３の各フレームパルス入力端子ＦＰ８に分配された２５ＭＨｚのフレームパルスを基準クロック（本基準クロック入力端子ＲＥＦＣＬＫに入力された直後の位相を有する信号であること敢えてここに記す）に基づきＦＦ回路１０８でリタイミングしたフレームパルスＦＰＩ８を示す。
【００７２】
ここで、低速ＰＬＬ出力信号ＰＬＬＯＵＴＬを発振する位相同期回路９２０の逓倍数は５、低速ＰＬＬ出力信号ＰＬＬＯＵＴＬを分周する分周回路６０４内の二分周カウンタ回路５０１の分周比は２、四分周カウンタ回路５０２の分周比は４、八分周カウンタ回路５０３の分周比は８、これら数値の最小公倍数は４０であり、他方低速ＰＬＬ出力信号ＰＬＬＯＵＴＬの周期（１／５００ＭＨｚ）に対しフレームパルスＦＰＩ８の周期（１／１２．５ＭＨｚ）の比は４０であり、すなわち先の最小公倍数４０と同値の関係にある。
【００７３】
また、高速ＰＬＬ出力信号ＰＬＬＯＵＴＨを発振する位相同期回路９２０の逓倍数は２５、高速ＰＬＬ出力信号ＰＬＬＯＵＴＨを分周する分周回路６０５内の二分周カウンタ回路５０１の分周比は２、四分周カウンタ回路５０２の分周比は４、これら数値の最小公倍数は１００であり、他方高速ＰＬＬ出力信号ＰＬＬＯＵＴＨの周期（１／２．５ＧＨｚ）に対しフレームパルスＦＰＩ８の周期（１／１２．５ＭＨｚ）の比は２００であり、すなわち先の最小公倍数１００の倍数となる関係にある。
【００７４】
図６Ａ乃至図６Ｂ（ｇ）は同期微分回路７０４から出力されるフレームパルス微分信号ＤＦＰＬ８を示し、フレームパルスＦＰＩ８を低速ＰＬＬ出力信号ＰＬＬＯＵＴＬに基づき同期微分した結果、低速ＰＬＬ出力信号ＰＬＬＯＵＴＬの一周期のパルス幅を有する単発パルスとなる。  また、図６Ａ乃至図６Ｂ（ｉ）は同期微分回路７０５から出力されるフレームパルス微分信号ＤＦＰＨ８を示し、上述のフレームパルス微分信号ＤＦＰＬ８を高速ＰＬＬ出力信号ＰＬＬＯＵＴＨに基づき同期微分した結果、高速ＰＬＬ出力信号ＰＬＬＯＵＴＨの一周期のパルス幅を有する単発パルスとなる。
【００７５】
図６Ａ乃至図６Ｂ（ｍ）、（ｎ）、（ｏ）、及び（ｐ）は、低速ＰＬＬ出力信号ＰＬＬＯＵＴＬに基づく一分周クロックＯＬ８ＣＬＫ１、二分周クロックＯＬ８ＣＬＫ２、四分周クロックＯＬ８ＣＬＫ４、及び八分周クロックＯＬ８ＣＬＫ８を示す。  分周回路６０４内の二分周カウンタ回路５０１の分周比は２、四分周カウンタ回路５０２の分周比は４、八分周カウンタ回路５０３の分周比は８、これら数値の最小公倍数は８であるから、先の二分周クロックＯＬ８ＣＬＫ２、四分周クロックＯＬ８ＣＬＫ４、及び八分周クロックＯＬ８ＣＬＫ８の全てが”Ｈｉｇｈ”となる確定した状態（立ち上がりエッジ６ＡＨ、６ＡＩ、及び６ＡＪ）は、低速ＰＬＬ出力信号ＰＬＬＯＵＴＬの周期を単位に八周期毎に、且つ高速ＰＬＬ出力信号ＰＬＬＯＵＴＨの周期を単位に四十周期毎に再来する。  すなわち、図６Ａ（ａ）内のＲＥＦＣＬＫクロック番号１且つ図６Ａ（ｂ）内のＰＬＬＯＵＴＬクロック番号３を起点に、次はＲＥＦＣＬＫクロック番号３且つＰＬＬＯＵＴＬクロック番号１に現れる。  これに対しフレームパルスＦＰＩ８並びにフレームパルス微分信号ＤＦＰＬ８は先の最小公倍数８の倍数である（低速ＰＬＬ出力信号ＰＬＬＯＵＴＬの周期を単位に）４０の周期、又は（高速ＰＬＬ出力信号ＰＬＬＯＵＴＨの周期を単位に）２００の周期、すなわち図６Ａ（ａ）内のＲＥＦＣＬＫクロック番号１、且つ図６Ａ（ｂ）内のＰＬＬＯＵＴＬクロック番号３又は図６Ａ（ｃ）内のＰＬＬＯＵＴＨクロック番号１１を起点に、次は図６Ｂ（ａ）内のＲＥＦＣＬＫクロック番号９、且つ図６Ａ（ｂ）内のＰＬＬＯＵＴＬクロック番号３又は図６Ｂ（ｃ）内のＰＬＬＯＵＴＨクロック番号１１に現れ一連の同期化を行うことができる。  なお、これら一連の同期化の手順並びに分周動作は常に低速ＰＬＬ出力信号ＰＬＬＯＵＴＬの立ち上がりエッジのみをトリガーとして行われるため、各分周クロックのデューティーサイクル比５０％を保証することができる。
【００７６】
図６Ａ乃至図６Ｂ（ｊ）、及び（ｋ）、及び（ｌ）は、高速ＰＬＬ出力信号ＰＬＬＯＵＴＨに基づく一分周クロックＯＨ８ＣＬＫ１、二分周クロックＯＨ８ＣＬＫ２、及び四分周クロックＯＨ８ＣＬＫ４を示す。
【００７７】
分周回路６０５内の二分周カウンタ回路５０１を構成するオア回路２０１の出力は、図６（ａ）内のＲＥＦＣＬＫクロック番号１且つ図６（ｃ）内のＰＬＬＯＵＴＨクロック番号６までフレームパルス微分信号ＤＦＰＨ８が”Ｌｏｗ”であるために、分周回路６０５内の二分周カウンタ回路５０１を構成するＦＦ回路１０１から帰還する信号に応じ決定する。  しかしながらＦＦ回路１０１は、図６（ａ）内のＲＥＦＣＬＫクロック番号１且つ図６（ｃ）内のＰＬＬＯＵＴＨクロック番号７まで不定状態にある。  他方、図６（ａ）内のＲＥＦＣＬＫクロック番号１且つ図６（ｃ）内のＰＬＬＯＵＴＨクロック番号２において、フレームパルス微分信号ＤＦＰＨ８の”Ｈｉｇｈ”により、オア回路２０１の出力、すなわちＦＦ回路１０１のデータ入力は強制的に”Ｈｉｇｈ”に固定される。  そこで、分周回路６０５内の二分周カウンタ回路５０１のＦＦ回路１０１は続く立ち上りエッジ６ＡＡにより先のデータ入力の”Ｈｉｇｈ”を取り込む（ロードする）、すなわちＦＦ回路１０１は初めてここで（セット状態に）初期化され、二分周クロックＯＨ８ＣＬＫ２は不定状態から”Ｈｉｇｈ”に確定する。  その後、立ち下がりエッジ６ＡＢにおいてフレームパルス微分信号ＤＦＰＨ８が”Ｌｏｗ”へ戻り、分周回路６０５内の二分周カウンタ回路５０１のオア回路２０１の出力は再びＦＦ回路１０１から帰還する信号に応じ決定する状態、すなわち分周動作が行える状態に戻る。
【００７８】
他方、分周回路６０５内の四分周カウンタ回路５０４を構成するオア回路２０１の出力は、図６Ａ（ａ）内のＲＥＦＣＬＫクロック番号１且つ図６Ａ（ｃ）内のＰＬＬＯＵＴＨクロック番号６までフレームパルス微分信号ＤＦＰＨ８が”Ｌｏｗ”であるために、分周回路６０５内の四分周カウンタ回路５０４を構成するＦＦ回路１０１から帰還する信号に応じ決定する。  しかしながらＦＦ回路１０１は、図６Ａ（ａ）内のＲＥＦＣＬＫクロック番号１且つ図６Ａ（ｃ）内のＰＬＬＯＵＴＨクロック番号７まで不定状態にある。  他方、図６Ａ（ａ）内のＲＥＦＣＬＫクロック番号１且つ図６Ａ（ｃ）内のＰＬＬＯＵＴＨクロック番号７において、フレームパルス微分信号ＤＦＰＨ８の”Ｈｉｇｈ”により、オア回路２０１の出力、すなわちＦＦ回路１０１のデータ入力は強制的に”Ｈｉｇｈ”に固定される。  しかしながら四分周カウンタ回路５０４のＦＦ回路１０１は、前段の二分周カウンタ回路５０１の出力である二分周クロックＯＨ８ＣＬＫ２をクロック入力とし、且つ図６Ａ（ａ）内のＲＥＦＣＬＫクロック番号１且つ図６Ａ（ｃ）内のＰＬＬＯＵＴＨクロック番号８において、二分周クロックＯＨ８ＣＬＫ２は未だ不定状態にあるために、図６Ａ（ａ）内のＲＥＦＣＬＫクロック番号１且つ図６Ａ（ｃ）内のＰＬＬＯＵＴＨクロック番号７における”Ｈｉｇｈ”のオア回路２０１の出力を取り込む（ロードする）ことは適わない。
【００７９】
従って、次にフレームパルス微分信号ＤＦＰＨ８が”Ｈｉｇｈ”になる図６Ｂ（ａ）内のＲＥＦＣＬＫクロック番号９且つ図６Ｂ（ｃ）内のＰＬＬＯＵＴＨクロック番号７において、四分周カウンタ回路５０４のＦＦ回路１０１は初期化する。
すなわち、図６Ｂ（ａ）内のＲＥＦＣＬＫクロック番号９且つ図６Ｂ（ｃ）内のＰＬＬＯＵＴＨクロック番号７において、オア回路２０１の出力、つまりＦＦ回路１０１のデータ入力は強制的に”Ｈｉｇｈ”に固定される。  そこで、分周回路６０５内の四分周カウンタ回路５０４のＦＦ回路１０１は続く立ち上りエッジ６ＢＣにより先のデータ入力の”Ｈｉｇｈ”を取り込む（ロードする）、すなわちＦＦ回路１０１は初めてここで（セット状態に）初期化され、四分周クロックＯＨ８ＣＬＫ４は不定状態から”Ｈｉｇｈ”に確定する。  その後、立ち下がりエッジ６ＢＢにおいてフレームパルス微分信号ＤＦＰＨ８が”Ｌｏｗ”へ戻り、分周回路６０５内の四分周カウンタ回路５０４のオア回路２０１の出力は再びＦＦ回路１０１から帰還する信号に応じ決定する状態、すなわち分周動作が行える状態に戻る。
【００８０】
分周回路６０５内の二分周カウンタ回路５０１の分周比は２、四分周カウンタ回路５０４の分周比は４、これら数値の最小公倍数は４であるから、先の二分周クロックＯＨ８ＣＬＫ２及び四分周クロックＯＨ８ＣＬＫ４の全てが”Ｈｉｇｈ”となる確定した状態は、高速ＰＬＬ出力信号ＰＬＬＯＵＴＨの周期を単位に四周期毎に再来する。  すなわち、図６Ｂ（ａ）内のＲＥＦＣＬＫクロック番号９且つ図６Ｂ（ｃ）内のＰＬＬＯＵＴＨクロック番号８を起点に、次はＲＥＦＣＬＫクロック番号９且つＰＬＬＯＵＴＨクロック番号１２、更に次はＲＥＦＣＬＫクロック番号９且つＰＬＬＯＵＴＨクロック番号１６に現れる。  これに対しフレームパルスＦＰＩ８並びにフレームパルス微分信号ＤＦＰＨ８は先の最小公倍数４の倍数である（高速ＰＬＬ出力信号ＰＬＬＯＵＴＨの周期を単位に）２００の周期、すなわち図６Ｂ（ａ）内のＲＥＦＣＬＫクロック番号９且つ図６Ａ（ｃ）内のＰＬＬＯＵＴＨクロック番号８を起点に、次は（不図示であるが）ＲＥＦＣＬＫクロック番号１７且つＰＬＬＯＵＴＨクロック番号８に現れ一連の同期化を行うことができる。  なお、これら一連の同期化の手順並びに分周動作は常に高速ＰＬＬ出力信号ＰＬＬＯＵＴＨの立ち上がりエッジのみをトリガーとして行われるため、各分周クロックのデューティーサイクル比５０％を保証することができる。
【００８１】
実施の形態４．
図７、すなわち４０００は本発明の実施形態４からなるクロック同期システムの構成を示す。  クロック同期システム４０００は、４００１、４００２乃至４００９で示す計ｍ個（ｍは自然数を表す）のクロック生成回路、８４０で示すフレームパルス生成回路、及び９９で示すイネーブル回路から構成される。
【００８２】
クロック生成回路４００１を更に詳述する。  ９４１は逓倍数Ｍ１を持つ逓倍機能を有する位相同期回路、６１１、６１２乃至６１９は各々が分周比Ｒ１１、Ｒ１２乃至Ｒ１ｉを持つ分周機能を有する計ｉ個（ｉは自然数を表す）の分周回路である。  位相同期回路９４１は「基準クロック」を入力し逓倍数Ｍ１で逓倍された位相同期クロック信号であるＭＬ１を出力し、且つ各分周回路へ分配する。  分周回路６１１、６１２乃至６１９は位相同期クロック信号ＭＬ１を入力し分周比Ｒ１１、Ｒ１２乃至Ｒ１ｉで各々した分周クロックを出力する。  結果として分周回路６１１、６１２乃至６１９が出力する分周クロックは、基準クロックに対し各周波数比Ｍ１／Ｒ１１、Ｍ１／Ｒ１２乃至Ｍ１／Ｒ１ｉを有する。
【００８３】
クロック生成４００２乃至４００９も、クロック生成回路４００１と同等な回路構成を有する。  但し、位相同期回路９４２乃至９４９は逓倍数Ｍ２乃至Ｍｍを持ち、分周回路６２１、６２２乃至６２９、及び６９１、６９２乃至６９９は分周比Ｒ２１、Ｒ２２乃至Ｒ２ｊ（ｊは自然数を表す）、及びＲｍ１、Ｒｍ２乃至Ｒｍｋ（ｋは自然数を表す）を持つ。  位相同期回路９４２乃至９４９は「基準クロック」を入力し逓倍された位相同期クロック信号であるＭＬ２乃至ＭＬｍを出力し、且つ各分周回路へ分配する。  分周回路６２１、６２２乃至６２９、及び６９１、６９２乃至６９９は位相同期クロック信号を入力し分周クロックを出力する。  結果として分周回路６２１、６２２乃至６２９、及び６９１、６９２乃至６９９する分周クロックは、基準クロックに対し各周波数比Ｍ２／Ｒ２１、Ｍ２／Ｒ２２乃至Ｍ２／Ｒ２ｊ、及びＭｍ／Ｒｍ１、Ｍｍ／Ｒｍ２乃至Ｍｍ／Ｒｍｋを有する。
【００８４】
９９はイネーブル回路であり、各分周回路を活性化するか否かを決定する信号であるＥＮＢを出力する。  なおイネーブル回路９９は、外部からの指示に従いイネーブル信号ＥＮＢを生成する機能を備えてもよく、またクロック同期システム４０００が適用されるシステム全体の状態を観測した結果に応じイネーブル信号ＥＮＢを生成する機能を備えてもよい。  後者の例としてクロック同期システム４０００をＬＳＩチップへ適用した場合に、各分周クロックが分配されたクロックドメインは、システムの運用の結果として一時的な停止状態に遷移するときがある。  この一時的な停止状態に遷移したクロックドメインは更に消費電力を削減する目的から、同クロックドメインのクロックツリー分配回路乃至クロック供給源となる特定の分周回路もまた停止状態に遷移する必要が生じる。  そこでイネーブル回路９９は、当該の特定の分周回路、すなわち分周回路６１１乃至６１９、６２１乃至６２９、並びに６９１乃至６９９の内のいずれかの分周回路を停止状態に遷移させるためのイネーブル信号ＥＮＢを生成する。
【００８５】
８４０はフレームパルス生成回路であり、「基準クロック」を入力しＦＲＰで示す「フレームパルス」を出力する。  フレームパルスＦＲＰの周期は、基準クロックに対する分周クロックの周期比であって公倍数且つ自然数の周期比を有する。  クロック同期システム４０００に基づくフレームパルスＦＲＰの基準クロックに対する周期比を次の式１により求まる。
【００８６】
【数１】
2008178017.tif 000003
【００８７】
ここでｎは自然数を示し、ＬＣＭ（Ｌｅａｓｔ  Ｃｏｍｍｏｎ  Ｍｕｌｔｉｐｌｅ）は最小公倍数を求める関数を表す。  また例えば「ＩＦ｛”６１１”＝ｅｎａｂｌｅ，Ｒ１１／Ｍ１，１｝」は、分周回路６１１がイネーブル状態、すなわち活性化された状態であれば値「Ｒ１１／Ｍ１」を取り、分周回路６１１がディセーブル状態、すなわち不活性化された状態であれば値「１」を取る関数を意味する。  そこでフレームパルスＦＲＰの周期は、全ての分周回路６１１乃至６１９、６２１乃至６２９、並びに６９１乃至６９９について上記のＩＦ文で示す関数を各々実行し、得られた各値と自然数１との最小公倍数を求めた後にｎ倍し求められる。  なおイネーブル回路９９は、分周回路６１１乃至６１９、６２１乃至６２９、並びに６９１乃至６９９のいずれがイネーブル状態にあるか否かの情報をフレームパルス生成回路８４０へ通知する。  また分周回路６１１乃至６１９、６２１乃至６２９、並びに６９１乃至６９９は、フレームパルスＦＲＰに応じ同期化する手段、例えば実施の形態１、２及び３において示した回路などにより実現される。  さらに上述した実施の形態１、２及び３の回路にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【００８８】
式１を図１に示すクロック同期システム１０００に適用できることを示す。  クロック生成回路１００２と１００３はクロック生成回路１００１と同一であるため、クロック生成回路１００１を代表にしてそれを示す。  条件は、ｍ＝１且つｉ＝３、並びにＭ１＝４、Ｒ１１＝２、Ｒ１２＝４、Ｒ１３＝８であり、各分周回路はイネーブル状態にある。  従って式１は直接的には  ｎ＊ＬＣＭ（１，２／４，４／４，８／４）  となり、更に各分数を通分し  ｎ＊ＬＣＭ（４／４，２／４，４／４，８／４）  となり、各分子の最小公倍数を求め結果として  ｎ＊２  となる。  なおクロック生成回路１００１においては  ｎ＝２  と置き結果として、外部端子ＥＸＴに入力する基準クロックに対し四倍の周期（周波数は四分の一）を有するフレームパルスＦＰを生成している。
【００８９】
式１を図３に示すクロック同期システム２０００に適用できることを示す。  クロック生成回路２００２と２００３はクロック生成回路２００１と同一であるため、クロック生成回路２００１を代表にしてそれを示す。  条件は、ｍ＝２、ｉ＝２且つｊ＝２、並びにＭ１＝２５、Ｒ１１＝２、Ｒ１２＝４、Ｍ２＝５、Ｒ２１＝２、Ｒ２２＝４であり、各分周回路はイネーブル状態にある。  従って式１は直接的には  ｎ＊ＬＣＭ（１，２／２５，４／２５，２／５，４／５）  となり、更に各分数を通分し  ｎ＊ＬＣＭ（２５／２５，２／２５，４／２５，１０／２５，２０／２５）  となり、各分子の最小公倍数を求め結果として  ｎ＊４  となる。  なおクロック生成回路２００１においては  ｎ＝１  と置き結果として、外部端子ＥＸＴに入力する基準クロックに対し四倍の周期（周波数は四分の一）を有するフレームパルスＦＰ４を生成している。
【００９０】
式１を図５に示すクロック同期システム３０００に適用できることを示す。  クロック生成回路３００２と３００３はクロック生成回路３００１と同一であるため、クロック生成回路３００１を代表にしてそれを示す。  条件は、ｍ＝２、ｉ＝２且つｊ＝３、並びにＭ１＝２５、Ｒ１１＝２、Ｒ１２＝４、Ｍ２＝５、Ｒ２１＝２、Ｒ２２＝４、Ｒ２３＝８であり、各分周回路はイネーブル状態にある。  従って式１は直接的には  ｎ＊ＬＣＭ（１，２／２５，４／２５，２／５，４／５，８／５）  となり、更に各分数を通分し  ｎ＊ＬＣＭ（２５／２５，２／２５，４／２５，１０／２５，２０／２５，４０／２５）  となり、各分子の最小公倍数を求め結果として  ｎ＊８  となる。  なおクロック生成回路３００１においては  ｎ＝１  と置き結果として、外部端子ＥＸＴに入力する基準クロックに対し八倍の周期（周波数は八分の一）を有するフレームパルスＦＰ８を生成している。
【００９１】
以上説明したように、「基準クロック」に基づき逓倍クロックを生成する位相同期回路、これら逓倍クロックに基づき分周クロックを生成する分周回路、並びに「基準クロック」からフレームパルスを生成するフレームパルス生成回路とを備え、更にこの「フレームパルス」に応じ同期化する手段を備えたクロック同期システムの態様において、図１、３、５、及び図７に示すクロック同期システムは共通の特徴を有する。
【００９２】
他の実施の形態
さらに、本発明は上述した実施の形態のみに限定されるものではなく、既に述べた本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。  図８、すなわち５０００はＬＳＩチップを表し、図３に示すクロック同期システム２０００と図５に示すクロック同期システム３０００をＬＳＩチップ５０００に配置配線したデータ伝送システムの全体構成を示す。  以下では図８を参照しながら詳細に説明するが、既に図３や５で示した要素や符号は説明を省略する。
【００９３】
５００１及び５００２は、同一のクロックにより動作する回路の範囲を定義するクロックドメインが複数個だけ存在する態様、すなわちマルチクロックドメインを示す。  ３２１１、３２２１、３２３１、及び３２４１は、マルチクロックドメイン５００１から供給されるパラレルデータをシリアルデータに変換し、ＬＳＩチップ外部へ出力するトランシーバ回路（図８において略記する「ＴＸ」を以下説明にも用いる）である。  他方３１１１、３１２１、３１３１、及び３１４１は、ＬＳＩチップ外部から供給されるシリアルデータをパラレルデータに変換し、マルチクロックドメイン５００１へ出力するレシーバ回路（図８において略記する「ＲＸ」を以下説明にも用いる）である。  クロック生成回路３００１はＬＳＩチップ５０００の右辺に配置すると共に、チップ中心に向かって左側にトランシーバ回路３２１１、３２２１とレシーバ回路３１１１、３１２１を交互に隣接配置し且つチップ中心に向かって右側にトランシーバ回路３２３１、３２４１とレシーバ回路３１３１、３１４１を交互に隣接配置することにより、トランシーバ四チャネルとレシーバ四チャネルを持つ一体のＳＥＲＤＥＳ（「ＳＥＲｉａｌｉｚｅｒ／ＤＥＳｅｒｉａｌｉｚｅｒ」の略称）マクロを構成する。
【００９４】
さらにクロック生成回路３００１の同期クロック出力端子ＯＬＣＬＫとＯＨＣＬＫから出力される同期クロックは各ＴＸと各ＲＸの送受信用クロックソース源として、（図示するように）ツリー状の（リピータバッファの挿入を含む）配線を介して各ＴＸと各ＲＸへ等遅延に分配する。  また各ＴＸと各ＲＸは同期クロック出力端子ＯＬＣＬＫとＯＨＣＬＫからの送受信用クロックを選択することが可能であり、且つ同期クロック出力端子ＯＬＣＬＫから出力する同期クロックは選択回路ＭＵＸ４を介し更に一分周クロックＯＬ８ＣＬＫ１、二分周クロックＯＬ８ＣＬＫ２、四分周クロックＯＬ８ＣＬＫ４、八分周クロックＯＬ８ＣＬＫ４から選択し、同様に同期クロック出力端子ＯＨＣＬＫから出力する同期クロックは選択回路ＭＵＸ５を介し更に一分周クロックＯＨ８ＣＬＫ１、二分周クロックＯＨ８ＣＬＫ２、四分周クロックＯＨ８ＣＬＫ４から選択することが可能である。  ここで一分周クロックＯＬ８ＣＬＫ１、二分周クロックＯＬ８ＣＬＫ２、四分周クロックＯＬ８ＣＬＫ４、八分周クロックＯＬ８ＣＬＫ８並びに一分周クロックＯＨ４ＣＬＫ１、二分周クロックＯＨ８ＣＬＫ２、四分周クロックＯＨ８ＣＬＫ４は上述したように相互に「位相同期」の状態が確約、すなわち各分周クロックが相互に「分周動作を再開する起点となる確定した初期状態」或いは「各分周クロックは信号の遷移が相互に確定した関係」を有している。  従ってＴＸからＬＳＩチップ外部へ出力するシリアルデータはトランシーバ回路３２１１、３２２１、３２３１、３２４１のこれらチャネル間において相互に「位相同期」の状態が確約され、またＲＸからマルチクロックドメイン５００１へ出力するパラレルデータはレシーバ回路３１１１、３１２１、３１３１、３１４１のこれらチャネル間において相互に「位相同期」の状態が確約され得る。
【００９５】
以下同様に、クロック生成回路３００２はＬＳＩチップ５０００の上辺に配置すると共に、チップ中心に向かって左側にのみレシーバ回路３１１３、３１２３を隣接配置することによりレシーバ二チャネルを持つ一体のＳＥＲＤＥＳマクロ構成し、クロック生成回路３００３はＬＳＩチップ５０００の上辺に配置すると共に、チップ中心に向かって左側にのみトランシーバ回路３２１３、３２２３を隣接配置することによりトランシーバ二チャネルを持つ一体のＳＥＲＤＥＳマクロを構成する。  そして同様に、ＴＸからＬＳＩチップ外部へ出力するシリアルデータはトランシーバ回路３２１３、３２２３のこれらチャネル間において相互に「位相同期」の状態が確約され、またＲＸからマルチクロックドメイン５００１へ出力するパラレルデータはレシーバ回路３１１３、３１２３のこれらチャネル間において相互に「位相同期」の状態が確約され得る。
【００９６】
そこでＬＳＩチップ５０００に右下隅に配置した外部端子ＥＸＴからクロック生成回路３００１、３００２、３００３の各基準クロック入力端子ＲＥＦＣＬＫに到るまで、（図示するように）ツリー状の（リピータバッファの挿入を含む）配線を介して等遅延に分配する。  またＬＳＩチップ５０００の右上隅に配置した八分周回路８３１は外部端子ＥＸＴからの基準クロックを入力として出力端子からクロック生成回路３００１、３００２、３００３の各フレームパルス入力端子ＦＰ８に到るまで、（図示するように）ツリー状の（リピータバッファの挿入を含む）配線を介して等遅延に分配する。  このようにクロック生成回路３００１、３００２、３００３の各基準クロック入力端子ＲＥＦＣＬＫに入力する基準クロック並びに各フレームパルス入力端子ＦＰ８に入力するフレームパルスは相互に「スキューが零」の関係にある。  従ってクロック生成回路３００１、３００２、３００３の各ＯＬＣＬＫ並びに各ＯＨＣＬＫにおいても相互に「位相同期」の状態が確約され、さらにＴＸからＬＳＩチップ外部へ出力するシリアルデータはトランシーバ回路３２１１、３２２１、３２３１、３２４１、３２１３、３２２３のこれらチャネル間において相互に「位相同期」の状態が確約され、またＲＸからマルチクロックドメイン５００１へ出力するパラレルデータはレシーバ回路３１１１、３１２１、３１３１、３１４１、３１１３、３１２３のこれらチャネル間において相互に「位相同期」の状態が確約され得る。
【００９７】
そして各クロック生成回路３００１、３００２、３００３へ共通に分配される外部端子ＥＸＴに入力する基準クロック及び八分周回路８３１が生成したフレームパルスは高い周波数を持つ被分周クロックＰＬＬＯＵＴＨ及びＰＬＬＯＵＴＬ（各クロック生成回路３００１、３００２、３００３を構成するＰＬＬ回路９２０が生成する高速ＰＬＬ出力信号及び低速ＰＬＬ出力信号の各信号）と比較すれば低い周波数を有する。  従って本実施例のようにクロック同期システムを大規模、高集積、高密度なＬＳＩチップに適用した場合において、これら基準クロック及びフレームパルスをＬＳＩチップ全面に渡って且つ長距離配線を分配したとしてもこれら信号のシグナルインテグリティを損なうことはない。  言い換えれば信号のシグナルインテグリティを損なうことなく、ＬＳＩチップ全面に渡ってクロック同期システムを構築することが可能と成り得る。
【００９８】
以下同様に、クロック生成回路２００１はＬＳＩチップ５０００の下辺に配置すると共に、チップ中心に向かって左側にトランシーバ回路２２１１、２２２１、２２３１、２２４１を隣接配置し、チップ中心に向かって右側にレシーバ回路２１１１、２１２１、２１３１、２１４１を隣接配置することによりトランシーバ四チャネルとレシーバ四チャネルを持つ一体のＳＥＲＤＥＳマクロを構成し、クロック生成回路２００２はＬＳＩチップ５０００の左辺に配置すると共に、チップ中心に向かって左側にトランシーバ回路２２１２を隣接配置し、チップ中心に向かって右側にレシーバ回路２１１２を隣接配置することによりトランシーバ一チャネルとレシーバ一チャネルを持つ一体のＳＥＲＤＥＳマクロを構成し、クロック生成回路２００３はＬＳＩチップ５０００の左辺に配置すると共に、チップ中心に向かって左側にトランシーバ回路２２１３を隣接配置し、チップ中心に向かって右側にレシーバ回路２１１３を隣接配置することによりトランシーバ一チャネルとレシーバ一チャネルを持つ一体のＳＥＲＤＥＳマクロを構成する。  ＬＳＩチップ５０００に右下隅に配置した外部端子ＥＸＴからクロック生成回路２００１、２００２、２００３の各基準クロック入力端子ＲＥＦＣＬＫに到るまで、（図示するように）ツリー状の（リピータバッファの挿入を含む）配線を介して等遅延に分配し、またＬＳＩチップ５０００の左下上隅に配置した四分周回路８２１は外部端子ＥＸＴからの基準クロックを入力として出力端子からクロック生成回路２００１、２００２、２００３の各フレームパルス入力端子ＦＰ４に到るまで、（図示するように）ツリー状の（リピータバッファの挿入を含む）配線を介して等遅延に分配する。  結果、クロック生成回路２００１、２００２、２００３の各ＯＬＣＬＫ並びに各ＯＨＣＬＫにおいても相互に「位相同期」の状態が確約され、さらにＴＸからＬＳＩチップ外部へ出力するシリアルデータはトランシーバ回路２２１１、２２２１、２２３１、２２４１、２２１２、２２１３のこれらチャネル間において相互に「位相同期」の状態が確約され、またＲＸからマルチクロックドメイン５００２へ出力するパラレルデータはレシーバ回路２１１１、２１２１、２１３１、２１４１、２１１２、２１１３のこれらチャネル間において相互に「位相同期」の状態が確約され得る。
【００９９】
図８に示すＳＥＲＤＥＳは、最も古典的なソースシンクロナスクロッキング（Ｓｏｕｒｃｅ  Ｓｙｎｃｈｒｏｎｏｕｓ  Ｃｌｏｃｋｉｎｇ）、すなわち同期式の伝送において送信側がデータとタイミングクロックを送る方式を想定して説明した。  本方式では、その送信側が送るタイミングクロックを上述の基準クロックに適用する。
【０１００】
なお近年使用されているＳＥＲＤＥＳのレシーバ回路は、伝送の長距離化やクロックの高速化に連れ、クロックの遅延（スキュー）や揺らぎ（ジッタ）の影響がさらに増大しデータ伝送に支障を来す状況を背景として、クロックデータリカバリー回路を含めることが一般的である。  クロックデータリカバリー（Ｃｌｏｃｋ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ）とは、伝送データ自体にクロック情報を埋め込みデータ線路間で到達時間にばらつきがあっても正しくデータを読み込めるようにする方法であり、具体的にはデータからクロック情報を取り出す若しくは再生しそのクロックに基づき伝送データを読み込む回路方式である。  なおクロックデータリカバリー方式によるレシーバ回路において、先のＯＨＣＬＫ或いはＯＬＣＬＫを等遅延に分配する必要はなくなる。そしてクロックデータリカバリー回路を含むレシーバ回路を上述のＬＳＩチップ５０００に適用する場合、先のクロックデータリカバリーにより再生されたクロックに同期するパラレルデータは、マルチクロックドメイン（５００１或いは５００２）を駆動するクロックとの位相同期を図る必要がある。  そこでレシーバ回路はエラスティックバッファ（Ｅｌａｓｔｉｃ  Ｂｕｆｆｅｒ）をさらに含み、パラレルデータとマルチクロックドメインの駆動クロックとの同期を図るためのクロック乗せ替えを行う。  エラスティックバッファは、読み出し／書き込みポインタが動的に変化する小容量のＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ  Ｆｉｒｓｔ−Ｏｕｔ）レジスタが使用される。  他方、トランシーバ回路の側にも、レシーバ側のエラスティックバッファに相当する回路、すなわちアライメントバッファ（Ａｌｉｇｎｍｅｎｔ  Ｂｕｆｆｅｒ）が含まれる。  アライメントバッファは、マルチクロックドメイン（５００１或いは５００２）を駆動するクロックに同期するパラレルデータとレシーバ回路側のクロック（ＯＨＣＬＫ或いはＯＬＣＬＫ）との同期を図るためのクロック乗せ替えを行う。
【図面の簡単な説明】
【０１０１】
【図１】本発明の実施の形態１に係るクロック同期システムの全体を示す回路構成図である。
【図２】本発明の実施の形態１に係るクロック同期システムの動作を示すタイミングチャートである。
【図３】本発明の実施の形態２に係るクロック同期システムの全体を示す回路構成図である。
【図４Ａ】本発明の実施の形態２に係るクロック同期システムの動作を示すタイミングチャートである。
【図４Ｂ】本発明の実施の形態２に係るクロック同期システムの動作を示すタイミングチャートである。
【図５】本発明の実施の形態３に係るクロック同期システムの全体を示す回路構成図である。
【図６Ａ】本発明の実施の形態３に係るクロック同期システムの動作を示すタイミングチャートである。
【図６Ｂ】本発明の実施の形態３に係るクロック同期システムの動作を示すタイミングチャートである。
【図７】本発明の実施の形態４に係るクロック同期システムの全体を示す回路構成図である。
【図８】本発明の他の実施の形態に係るクロック同期システムを適用したＬＳＩチップを示す構成図である。
【図９】従来のクロック生成回路のブロック図である。
【符号の説明】
【０１０２】
１０００、２０００、３０００、４０００  クロック同期システム
１００１、１００２、１００３  クロック生成回路
２００１、２００２、２００３  クロック生成回路
３００１、３００２、３００３  クロック生成回路
４００１、４００２、４００９  クロック生成回路９１０、９２０  ＰＬＬ回路
９１１  ＰＦＤ＋ＣＰ＋ＬＰＦ＋ＶＣＯ
ＰＦＤ  位相比較器
ＣＰ  チャージポンプ
ＬＰＦ  低域通過フィルタ
ＶＣＯ  電圧制御発振器
９１２  四分周回路
９２２、９２３  五分周回路
９４１、９４２、９４３  位相同期回路
８１０、８２０、８３０、８４０  フレームパスル生成回路 
８１１、８２１  四分周回路
８３１  八分周回路
６０１、６０２、６０３、６０４、６０５  分周回路
５０１  二分周カウンタ回路
５０２  四分周カウンタ回路
５０３  八分周カウンタ回路
５０４  四分周カウンタ回路
７０１、７０２、７０３、７０４、７０５  同期微分回路
６１１、６１２、６１９、６２１、６２２、６２９、６９１、６９２、６９９  分周回路
ＭＵＸ１、ＭＵＸ２、ＭＵＸ３、ＭＵＸ４、ＭＵＸ５  選択回路
９９  イネーブル回路
１０１、１０２、１０３、１０４、１０５、１０６  フリップフロップ回路
２０１、２０２、２０３  オア回路
３０３、３０４  アンド回路
４０２、４０３  選択回路
ＥＸＴ  基準クロック入力外部端子
ＲＥＦＣＬＫ  基準クロック入力端子
ＰＬＬＯＵＴ  ＰＬＬ出力信号
ＰＬＬＯＵＴＨ  高速ＰＬＬ出力信号
ＰＬＬＯＵＴＬ  低速ＰＬＬ出力信号
ＦＢＣ４  四分周信号
ＦＢＣ２５  二十五分周信号
ＯＣＬＫ、ＯＬＣＬＫ、ＯＨＣＬＫ  分周クロック
ＯＣＬＫ１、ＯＬ４ＣＬＫ１、ＯＨ４ＣＬＫ１、ＯＬ８ＣＬＫ１、ＯＨ８ＣＬＫ１  一分周クロック
ＯＣＬＫ２、ＯＬ４ＣＬＫ２、ＯＨ４ＣＬＫ２、ＯＬ８ＣＬＫ２、ＯＨ８ＣＬＫ２  二分周クロック
ＯＣＬＫ４、ＯＬ４ＣＬＫ４、ＯＨ４ＣＬＫ４、ＯＬ８ＣＬＫ４、ＯＨ８ＣＬＫ４  四分周クロック
ＯＣＬＫ８、ＯＬ８ＣＬＫ８  八分周クロック
ＦＰ、ＦＰ４、ＦＰ８  フレームパルス入力端子
ＦＰＩ、ＦＰＩ４、ＦＰＩ８、ＦＲＰ  フレームパルス
ＤＦＰ、ＤＦＰ４、ＤＦＰ８  フレームパルス微分信号
ＭＬ１、ＭＬ２、ＭＬｍ  位相同期クロック信号
ＥＮＢ  イネーブル信号
５０００  ＬＳＩチップ
５００１、５００２  マルチクロックドメイン
２１１１、２１２１、２１３１、２１４１、２１１２、２１１３  レシーバ回路
３１１１、３１２１、３１３１、３１４１、３１１３、３１２３  レシーバ回路
２２１１、２２２１、２２３１、２２４１、２２１２、２２１３  トランシーバ回路
３２１１、３２２１、３２３１、３２４１、３２１３、３２２３  トランシーバ回路
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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