(57)【要約】【課題】半導体基板上において、下方に浮遊ゲートを有するとともに上方に制御ゲートを有するメモリセルトランジスタの、前記制御ゲートをシリサイド化した場合において、前記半導体基板上において形成した選択ゲートトランジスタの、前記シリサイド化の影響を抑制し、安定した動作を保持する。【解決手段】メモリセルトランジスタは、層間絶縁膜を介して下方に半導体材料からなる浮遊ゲート及び上方にシリサイドからなる制御ゲートを有し、前記選択ゲートトランジスタは、前記半導体材料からなる半導体層及び前記シリサイドからなるシリサイド層とを有するとともに、前記層間絶縁膜を貫通するようにして、前記半導体層及び前記シリサイド層を電気的に接続するための、シリサイド反応が進行しない導電層材料又はシリサイドからなる導電層を有するようにしてスタックゲート型不揮発性半導体メモリを構成する。【選択図】図２
2008192905.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上において、少なくともメモリセルトランジスタと選択ゲートトランジスタとを具え、
前記メモリセルトランジスタは、層間絶縁膜を介して下方に半導体材料からなる浮遊ゲート及び上方にシリサイドからなる制御ゲートを有し、
前記選択ゲートトランジスタは、前記半導体材料からなる半導体層及び前記シリサイドからなるシリサイド層とを有するとともに、前記層間絶縁膜を貫通するようにして、前記半導体層及び前記シリサイド層を電気的に接続するための、シリサイド反応が進行しない導電層材料からなる導電層を有することを特徴とする、スタックゲート型不揮発性半導体メモリ。
【請求項２】
半導体基板上において、少なくともメモリセルトランジスタと選択ゲートトランジスタとを具え、
前記メモリセルトランジスタは、層間絶縁膜を介して下方に半導体材料からなる浮遊ゲート及び上方にシリサイドからなる制御ゲートを有し、
前記選択ゲートトランジスタは、前記半導体材料からなる半導体層及び前記シリサイドからなるシリサイド層を有するとともに、前記層間絶縁膜を貫通するようにして、前記半導体層及び前記シリサイド層を電気的に接続するための、追加のシリサイドからなる導電層を有することを特徴とする、スタックゲート型不揮発性半導体メモリ。
【請求項３】
半導体基板上において、少なくともメモリセルトランジスタと選択ゲートトランジスタとを具え、
前記メモリセルトランジスタは、層間絶縁膜を介して下方に半導体材料からなる浮遊ゲート及び上方にシリサイドからなる制御ゲートを有し、
前記選択ゲートトランジスタは、前記半導体材料からなる半導体層、及びこの半導体層上に形成された、シリサイド反応が進行しない導電層材料からなる導電層を有することを特徴とする、スタックゲート型不揮発性半導体メモリ。
【請求項４】
半導体基板上において、少なくともメモリセルトランジスタと選択ゲートトランジスタとを具え、
前記メモリセルトランジスタは、層間絶縁膜を介して下方に半導体材料からなる浮遊ゲート及び上方にシリサイドからなる制御ゲートを有し、
前記選択ゲートトランジスタは、前記半導体材料からなる半導体層、及びこの半導体層上に形成された、追加のシリサイドからなる導電層を有することを特徴とする、スタックゲート型不揮発性半導体メモリ。
【請求項５】
半導体基板上において、層間絶縁膜を介してその下方に半導体材料からなる浮遊ゲート及びその上方にシリサイドからなる制御ゲートを含むメモリセルトランジスタを形成する工程と、
前記半導体基板上において、前記半導体材料からなる半導体層及び前記シリサイドからなるシリサイド層を形成し、少なくとも前記半導体層の、少なくとも一部を厚さ方向に除去し、この除去した部分においてシリサイド反応を生ぜしめない導電層材料又はシリサイドからなる導電層を形成し、選択ゲートトランジスタを形成する工程と、
を具えることを特徴とする、スタックゲート型不揮発性半導体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタックゲート型不揮発性半導体メモリ、及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体メモリの一つとして、ＮＡＮＤ型フラッシュメモリが知られている。こ
のようなＮＡＮＤ型フラッシュメモリは、半導体基板上において、メモリセルトランジスタ及び選択ゲートトランジスタが形成されるとともに、メモリとして動作させるために必要な周辺回路が形成されたような構成を呈する。さらに、前記メモリセルトランジスタは、前記半導体基板上において、第１の半導体材料、例えばポリシリコンなどからなる浮遊ゲートと、この浮遊ゲートに対して層間絶縁膜などを介して設けられた、第２の半導体材料、例えば同じくポリシリコンなどからなる制御ゲートとを具えている。
【０００３】
一方、前記選択ゲートトランジスタも、前記メモリセルトランジスタの形成に合わせた製造工程を経ることによって、前記第１の半導体材料からなる第１の半導体層と、前記第２の半導体材料からなる第２の半導体層とが、前記層間絶縁膜を介して積層されたような構成を呈する。したがって、上述したＮＡＮＤ型フラッシュメモリは、いわゆるスタックゲート型の不揮発性半導体メモリの構成を呈するようになる。
【０００４】
また、上述したスタックゲート型不揮発性半導体メモリでは、特にメモリセルトランジ
スタの制御ゲートを構成する上記第２の半導体材料をシリサイド化して前記制御ゲートの抵抗を減少させ、コンタクトプラグなどとの接触抵抗を低減させ、不揮発性半導体メモリの駆動電圧を低減させるとともに、その動作特性を向上させることが試みられている（例えば、特許文献１参照）。
【０００５】
一方、上記スタックゲート型不揮発性半導体メモリでは、選択ゲートトランジスタはメモリとしての機能ではなく単にトランジスタとして機能させるものであるため、前記メモリセルトランジスタの形成に併せて、第１の半導体層及び第２の半導体層が層間絶縁膜で分離されたままではその機能を発揮することができない。このため、前記第１の半導体層及び前記第２の半導体層は、前記層間絶縁膜を貫通するようにして形成した導電層によって電気的に接続されたような構成とすることが必要である。
【０００６】
上述のようにしてメモリセルトランジスタの制御ゲートをシリサイド化する場合、選択ゲートトランジスタを構成する前記導電層も上記シリサイド化を通じて得たシリサイドから構成するのが一般的である。しかしながら、前記導電層を、上記シリサイド化を通じて得ようとする場合、前記第１の半導体層中まで深く進行してしまい、前記選択ゲートトランジスタの閾値などのトランジスタの動作特性を変化させてしまい、安定したトランジスタ動作を保持することができなくなる場合がある。
【特許文献１】特開２００６−３１０４５４号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記問題に鑑み、半導体基板上において、下方に浮遊ゲートを有するととも
に上方に制御ゲートを有するメモリセルトランジスタの、前記制御ゲートをシリサイド化した場合において、前記半導体基板上において形成した選択ゲートトランジスタの、前記シリサイド化の影響を抑制し、安定した動作を保持することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成すべく、本発明の一態様は、半導体基板上において、少なくともメモリセルトランジスタと選択ゲートトランジスタとを具え、前記メモリセルトランジスタは、層間絶縁膜を介して下方に半導体材料からなる浮遊ゲート及び上方にシリサイドからなる制御ゲートを有し、前記選択ゲートトランジスタは、前記半導体材料からなる半導体層及び前記シリサイドからなるシリサイド層とを有するとともに、前記層間絶縁膜を貫通するようにして、前記半導体層及び前記シリサイド層を電気的に接続するための、シリサイド反応を生ぜしめない導電層材料からなる導電層を有することを特徴とする、スタックゲート型不揮発性半導体メモリに関する。
【０００９】
また、本発明の他の態様は、半導体基板上において、少なくともメモリセルトランジスタと選択ゲートトランジスタとを具え、前記メモリセルトランジスタは、層間絶縁膜を介して下方に半導体材料からなる浮遊ゲート及び上方にシリサイドからなる制御ゲートを有し、前記選択ゲートトランジスタは、前記半導体材料からなる半導体層及び前記シリサイドからなるシリサイド層を有するとともに、前記層間絶縁膜を貫通するようにして、前記半導体層及び前記シリサイド層を電気的に接続するための、追加のシリサイドからなる導電層を有することを特徴とする、スタックゲート型不揮発性半導体メモリに関する。
【００１０】
さらに、本発明のその他の態様は、半導体基板上において、少なくともメモリセルトランジスタと選択ゲートトランジスタとを具え、前記メモリセルトランジスタは、層間絶縁膜を介して下方に半導体材料からなる浮遊ゲート及び上方にシリサイドからなる制御ゲートを有し、前記選択ゲートトランジスタは、前記半導体材料からなる半導体層、及びこの半導体層上に形成された、シリサイド反応を生ぜしめない導電層材料からなる導電層を有することを特徴とする、スタックゲート型不揮発性半導体メモリに関する。
【００１１】
また、本発明の他の態様は、半導体基板上において、少なくともメモリセルトランジスタと選択ゲートトランジスタとを具え、前記メモリセルトランジスタは、層間絶縁膜を介して下方に半導体材料からなる浮遊ゲート及び上方にシリサイドからなる制御ゲートを有し、前記選択ゲートトランジスタは、前記半導体材料からなる半導体層、及びこの半導体層上に形成された、追加のシリサイドからなる導電層を有することを特徴とする、スタックゲート型不揮発性半導体メモリに関する。
【００１２】
さらに、本発明のその他の態様は、半導体基板上において、層間絶縁膜を介してその下方に半導体材料からなる浮遊ゲート及びその上方にシリサイドからなる制御ゲートを含むメモリセルトランジスタを形成する工程と、前記半導体基板上において、前記半導体材料からなる半導体層及び前記シリサイドからなるシリサイド層を形成し、少なくとも前記半導体層の、少なくとも一部を厚さ方向に除去し、この除去した部分においてシリサイド反応を生ぜしめない導電層材料又はシリサイドからなる導電層を形成し、選択ゲートトランジスタを形成する工程と、を具えることを特徴とする、スタックゲート型不揮発性半導体メモリの製造方法に関する。
【発明の効果】
【００１３】
上記態様によれば、半導体基板上において、下方に浮遊ゲートを有するとともに上方に制御ゲートを有するメモリセルトランジスタの、前記制御ゲートをシリサイド化した場合において、前記半導体基板上において形成した選択ゲートトランジスタの、前記シリサイド化の影響を抑制し、安定した動作を保持することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の具体的な実施形態について説明する。
【００１５】
（第１の実施形態）
図１は、第１の実施形態におけるスタックゲート型不揮発性半導体メモリの要部を概略的に示す斜視図であり、図２は、図１に示すスタックゲート型不揮発性半導体メモリを矢印Ａ側から見た場合の断面図である。なお、本実施形態における特徴を明確にすべく、各構成要素の詳細については、実際のものと異なる場合がある。
【００１６】
図１及び２に示すように、本実施形態のスタックゲート型不揮発性半導体メモリ１０においては、例えばＳｉなどからなる半導体基板１１上に、トンネル絶縁膜１１１を介してメモリセルトランジスタ１２及び選択ゲートトランジスタ１３が複数形成されている。メモリセルトランジスタ１２間、並びにメモリセルトランジスタ１２及び選択ゲートトランジスタ１３間は素子分離絶縁膜１４で互いに絶縁分離されている。また、隣接する選択ゲートトランジスタ１３間は素子分離絶縁膜１５で互いに絶縁分離されている。トンネル絶縁膜は、例えばシリコン酸窒化膜から厚さ８５ｎｍに形成することができる。但し、前記厚さは、あくまで現状の技術レベルでの一例に過ぎず、その後の技術的な進歩に応じて適宜変化させるべきものである。
【００１７】
なお、素子分離絶縁膜１４及び１５は、不揮発性半導体メモリ１０の製造工程や特性向上の関係から種々の構造とすることができるが、本実施形態では簡単のためにその詳細については省略し、単一の絶縁膜として扱っている。
【００１８】
メモリセルトランジスタ１２は、下側から順に半導体材料、例えばリンドープシリコンからなる浮遊ゲート１２１、層間絶縁膜１２２及びシリサイドからなる制御ゲート１２３を含んでいる。層間絶縁膜１２２は、シリコンのＮＯＮＯＮ膜（Nは窒素であり。Oは酸素である）から厚さ８５ｎｍに構成することができる。前記シリサイド層は、例えばＮｉ、ＮｉＰｔやＣｏを使用し、シリサイド化して得たものであり、従来のポリシリコン層などに比較して低抵抗化されている。
【００１９】
選択ゲートトランジスタ１３は、下側から順に前記半導体材料からなる半導体層１３１、層間絶縁膜１３２及び前記シリサイドからなるシリサイド層１３３を含んでいる。層間絶縁膜１３２は、不揮発性半導体メモリ１０の製造方法に起因して、層間絶縁膜１２２と実質的に同様の構成を呈する。また、厚さ方向において、シリサイド層１３３から開口部１３Aを介して層間絶縁膜１３２を貫通するようにして半導体層１３１に至る導電層１８が形成されている。この導電層１８はシリサイド化を生ぜしめない、例えばＷなどからなる。また、導電層１８の周辺側壁部には、チタンあるいは窒化チタンなどからなるバリア膜１７が形成されている。
【００２０】
選択ゲートトランジスタ１３は、シリサイド化しないＷ導電層１８で半導体層１３１及びシリサイド層１３３が層間絶縁膜１３２を介して電気的に接続されているので、単一のトランジスタとして機能することができる。さらに、以下に詳述するメモリセルトランジスタ１２における浮遊ゲート１２３をシリサイド化する際の、アニール処理などにおいて、導電層１８がシリサイド化されることがない。したがって、従来におけるコンタクト用の導電層がシリサイド化される際に生じる浮遊ゲートのシリサイド化が半導体基板１１の近傍にまで達し、選択ゲートトランジスタ１３の閾値などの諸特性に影響を与えるというような問題を生じない。
【００２１】
一方、メモリセルトランジスタ１２は、層間絶縁膜１２２によって下側に浮遊ゲート１２１が位置するとともに、上側に制御ゲート１２３が位置するように構成されており、メモリセルとしてその本来的な機能を発揮する。また、制御ゲート１２３がシリサイドから構成されていることによって、コンタクトプラグなどとの接触抵抗を低減させることができる。したがって、上記選択ゲートトランジスタ１３の動作の安定性に基づいて、本実施形態における不揮発性半導体メモリ１０は、駆動電圧の低減などの動作特性を向上させた状態で安定的に動作させることができるようになる。
【００２２】
なお、シリサイド化しない導電層材料としては、上述したＷのほかに、ＴｉＮ、Ａｌ及びＣｕなどを挙げることができる。
【００２３】
次に、本実施形態におけるスタックゲート型不揮発性半導体メモリの製造方法について説明する。図３〜図６は、前記製造方法を説明するための概略工程図である。最初に、図３に示すように、Ｓｉ基板などの半導体基板１１を準備し、この表面に酸窒化処理を施すことにより、シリコン酸窒化膜などからなるトンネル絶縁膜１１１を形成する。次いで、半導体基板１１上に、トンネル絶縁膜１１１を介して、第１の半導体材料、例えばリンドープシリコンからなる半導体層１２１、１３１、層間絶縁膜１２２、１３２、並びにリンドープシリコンからなる予備半導体層１２３Ａ、１３３Ａを形成する。なお、各層の形成は、ＣＶＤ法など公知の成膜手法を用いて製造することができる。
【００２４】
次いで、マスクを介してエッチング処理を施した後、形成された開口部内に素子分離絶縁膜１４及び１５を形成する。この素子分離絶縁膜１４は、上述したように、後に形成されるメモリセルトランジスタ１２間、並びにメモリセルトランジスタ１２及び選択ゲートトランジスタ１３間を絶縁分離するためのものである。また、素子分離絶縁膜１５は、後に形成される隣接する選択ゲートトランジスタ１３を絶縁分離するためのものである。
【００２５】
次いで、図４に示すように、予備半導体層１２３Ａ及び１３３Ａに窒化処理を施し、シリコン窒化膜１６を形成する。次いで、シリコン窒化膜１６上に所定のレジストパターン１９を形成し、このレジストパターン１９を介してドライエッチングを施し、積層方向において、予備半導体層１３３Ａから層間絶縁膜１３２を貫通するようにして半導体層１３１に至るような開口部１３Ａを形成する。
【００２６】
次いで、図５に示すように、レジストパターン１９をアッシング法などによって除去した後、スパッタリング法によって開口部１３Ａの内壁面及び得られた積層体の表面を覆うようにしてチタン膜あるいはチタン窒化膜などのバリア膜１７を形成する。次いで、ＣＶＤ法などによって、開口部１３Ａを埋設するようにしてバリア膜１７上にＷなどからなる導電層１８を形成する。次いで、図６に示すように、積層体の表面に形成された導電層１８及びバリア膜１７をエッチバックすることによって除去した後、同じく積層体の表面に図示しないＮｉ，ＮｉＰｔ又はＣｏなどの膜を形成する。その後、ランプ加熱などのアニールによって前記膜中のＮｉ元素などを予備半導体層１２３Ａ及び１３３Ａ中に拡散させてシリサイド化させる。    
【００２７】
これによって、メモリセルトランジスタ１２では、得られたシリサイド層は制御ゲート１２３として機能するようになり、選択ゲートトランジスタ１３では、得られたシリサイド層１３３は導電層１８によって半導体層１３１と電気的に接続され、図１及び２に関連して説明したように、単一のトランジスタとして機能するようになる。
【００２８】
（第２の実施形態）
図７は、第２の実施形態におけるスタックゲート型不揮発性半導体メモリの要部を概略的に示す断面図である。なお、本実施形態における特徴を明確にすべく、各構成要素の詳細については、実際のものと異なる場合がある。また、上記第１の実施形態と同一あるいは類似の構成要素に関しては、同じ参照数字を用いて表している。
【００２９】
図７に示すように、本実施形態のスタックゲート型不揮発性半導体メモリ２０においては、図１及び２に関連して説明した第１の実施形態のスタックゲート型不揮発性半導体メモリ１０に比較して、選択ゲートトランジスタ１３において、半導体層１３１及びシリサイド層１３３を、シリサイド化されない導電層１８の代わりに、当初よりシリサイドからなる導電層２８で層間絶縁膜１３２を介して電気的に接続し、単一のトランジスタとして構成している点で相違する。
【００３０】
このように選択ゲートトランジスタ１３を構成する半導体層１３１及びシリサイド層１３３を電気的に接続する際に予めシリサイド化された導電層２８を用いているので、メモリセルトランジスタ１２における浮遊ゲート１２３をシリサイド化する際の、アニール処理などにおいて、導電層２８がさらにシリサイド化されることがない。したがって、導電層１８がシリサイド化される際に生成されるシリサイドが半導体基板１１の近傍にまで達し、選択ゲートトランジスタ１３の閾値などの諸特性に影響を与えるというような問題を生じない。
【００３１】
また、導電層２８を上述したシリサイドから構成することにより、それ自体がある程度のバリア性を有するようになる。したがって、図７から明らかなように、チタンなどのバリア膜を別途形成する必要がないので、不揮発性半導体メモリ２０を製造する際の工程を簡略化することができる。
【００３２】
なお、本実施形態において、導電層２８は、ＷＳｉ、ＣｏＳｉ、及びＴｉＳｉ２などから構成することができる。
【００３３】
また、本実施形態におけるスタックゲート型不揮発性半導体メモリ２０は、シリサイド化が進行しない導電層１８の代わりに予めシリサイド化された導電層２８を用い、さらにチタンバリア膜を形成しない点を除き、上記第１の実施形態と同様の製造方法に基づいて製造することができる。また、導電層の相違、及びバリア膜の有無を除き、本実施形態の不揮発性半導体メモリ２０の基本構成は第１の実施形態の不揮発性半導体メモリ１０の基本構成と同じである。
【００３４】
なお、シリサイド化導電層２８は、ＣＶＤ法によって形成することができる。例えば、ＷＳｉを形成しようとする場合、ＷＦ６及びＳｉＨ２Ｃｌ２（ジクロルシラン）を原料ガスとして用いる。
【００３５】
（第３の実施形態）
図８は、第３の実施形態におけるスタックゲート型不揮発性半導体メモリの要部を概略的に示す断面図である。なお、本実施形態における特徴を明確にすべく、各構成要素の詳細については、実際のものと異なる場合がある。なお、本実施形態における特徴を明確にすべく、各構成要素の詳細については、実際のものと異なる場合がある。また、上記実施形態と同一あるいは類似の構成要素に関しては、同じ参照数字を用いて表している。
【００３６】
図８に示すように、本実施形態のスタックゲート型不揮発性半導体メモリ３０においては、例えばＳｉなどからなる半導体基板１１上に、トンネル絶縁膜１１１を介してメモリセルトランジスタ１２及び選択ゲートトランジスタ１３が複数形成されている。メモリセルトランジスタ１２間、並びにメモリセルトランジスタ１２及び選択ゲートトランジスタ１３間は素子分離絶縁膜１４で互いに絶縁分離されている。また、隣接する選択ゲートトランジスタ１３間は素子分離絶縁膜１５で互いに絶縁分離されている。トンネル絶縁膜は、例えばシリコン酸窒化膜から厚さ８５ｎｍに形成することができる。但し、前記厚さは、あくまで現状の技術レベルでの一例に過ぎず、その後の技術的な進歩に応じて適宜変化させるべきものである。
【００３７】
なお、素子分離絶縁膜１４及び１５は、不揮発性半導体メモリ３０の製造工程や特性向上の関係から種々の構造とすることができるが、本実施形態では簡単のためにその詳細については省略し、単一の絶縁膜として扱っている。
【００３８】
メモリセルトランジスタ１２は、下側から順に半導体材料、例えばリンドープシリコンからなる浮遊ゲート１２１、層間絶縁膜１２２及びシリサイドからなる制御ゲート１２３を含んでいる。層間絶縁膜１２２は、シリコンのＮＯＮＯＮ膜から厚さ８５ｎｍに構成することができる。前記シリサイドは、例えばＮｉ、ＮｉＰｔやＣｏをシリサイド化して得たものであり、従来のポリシリコンなどに比較して低抵抗化されている。
【００３９】
選択ゲートトランジスタ２３は、下側から順に前記半導体材料からなる半導体層２３１、バリア膜２３２及びシリサイド化を生ぜしめない、例えばＷなどからなる導電層３８が形成されている。選択ゲートトランジスタ２３は、シリサイド化しないＷ導電層３８がバリア層２３２を介して半導体層２３１上に直接形成されるとともに、電気的に接続されているので、単一のトランジスタとして機能することができる。さらに、以下に詳述するメモリセルトランジスタ１２における浮遊ゲート１２３をシリサイド化する際の、アニール処理などにおいて、導電層３８がシリサイド化されることがない。したがって、導電層３８がシリサイド化される際に生成されるシリサイドが半導体基板１１の近傍にまで達し、選択ゲートトランジスタ１３の閾値などの諸特性に影響を与えるというような問題を生じない。
【００４０】
なお、バリア膜２３２は、半導体層２３１の構成元素と導電層３８の構成元素とが、以下に示すアニール処理などによって相互に拡散するのを防止し、半導体層２３１及び導電層２８の混層化を防止するためのものである。
【００４１】
一方、メモリセルトランジスタ１２は、層間絶縁膜１２２によって下側に浮遊ゲート１２１が位置するとともに、上側に制御ゲート１２３が位置するように構成されており、メモリセルとしてその本来的な機能を発揮する。また、制御ゲート１２３がシリサイドから構成されていることによって、コンタクトプラグなどとの接触抵抗を低減させることができる。したがって、上記選択ゲートトランジスタ１３の動作の安定性に基づいて、本実施形態における不揮発性半導体メモリ１０は、駆動電圧の低減などの動作特性を向上させた状態で安定的に動作させることができるようになる。
【００４２】
なお、シリサイド化しない導電層材料としては、上述したＷのほかに、ＴｉＮ、Ａｌ及びＣｕなどを挙げることができる。
【００４３】
次に、本実施形態におけるスタックゲート型不揮発性半導体メモリの製造方法について説明する。図３及び図９〜１１は、前記製造方法を説明するための概略工程図である。最初に、図３に示すように、Ｓｉ基板などの半導体基板１１を準備し、この表面に酸窒化処理を施すことにより、シリコン酸窒化膜などからなるトンネル絶縁膜１１１を形成する。次いで、半導体基板１１上に、トンネル絶縁膜１１１を介して、第１の半導体材料、例えばリンドープシリコンからなる半導体層１２１、１３１、層間絶縁膜１２２、１３２、並びにリンドープシリコンからなる予備半導体層１２３Ａ、１３３Ａを形成する。なお、各層の形成は、ＣＶＤ法など公知の成膜手法を用いて製造することができる。
【００４４】
次いで、マスクを介してエッチング処理を施した後、形成された開口部内に素子分離絶縁膜１４及び１５を形成する。この素子分離絶縁膜１４は、上述したように、後に形成されるメモリセルトランジスタ１２間、並びにメモリセルトランジスタ１２及び選択ゲートトランジスタ１３間を絶縁分離するためのものである。また、素子分離絶縁膜１５は、後に形成される隣接する選択ゲートトランジスタ１３を絶縁分離するためのものである。
【００４５】
次いで、図９に示すように、予備半導体層１２３Ａ及び１３３Ａに窒化処理を施し、シリコン窒化膜１６を形成する。次いで、シリコン窒化膜１６上に所定のレジストパターン１９を形成し、このレジストパターン１９を介してドライエッチングを施し、後に選択ゲートトランジスタを形成すべき領域の積層方向において、予備半導体層１３３Ａから層間絶縁膜１３２及び半導体層１３１の一部を除去する。
【００４６】
次いで、図１０に示すように、レジストパターン１９をアッシング法などによって除去した後、残存する半導体層１３１上にチタンあるいはチタン窒化膜からなるバリア層２３２を形成する。次いで、ＣＶＤ法などによって、バリア層２３上に、予備半導体層１３３Ａなどを除去することによって形成された開口部を埋設するようにしてＷなどからなる導電層２８を形成する。次いで、図１１に示すように、積層体の表面に形成された導電層３８及びバリア膜２３２をエッチバックすることによって除去した後、同じく前記積層体の表面に図示しないＮｉ，ＮｉＰｔ又はＣｏなどの膜を形成する。その後、ランプ加熱などのアニールによって前記膜中のＮｉ元素などを予備半導体層１２３Ａ中に拡散させてシリサイド化させる。これによって、メモリセルトランジスタ１２では、得られたシリサイド層は制御ゲート１２３として機能するようになる。
【００４７】
なお、選択ゲートトランジスタ２３では、導電層３８はシリサイド化の影響を受けないので、そのままの状態でバリア層２３２を介して半導体層２３１と電気的に接続され、単一のトランジスタとして機能するようになる。
【００４８】
（第４の実施形態）
図１２は、第４の実施形態におけるスタックゲート型不揮発性半導体メモリの要部を概略的に示す断面図である。なお、本実施形態における特徴を明確にすべく、各構成要素の詳細については、実際のものと異なる場合がある。また、上記実施形態と同一あるいは類似の構成要素に関しては、同じ参照数字を用いて表している。
【００４９】
図１２に示すように、本実施形態のスタックゲート型不揮発性半導体メモリ４０においては、図８に関連して説明した第３の実施形態のスタックゲート型不揮発性半導体メモリ３０に比較して、選択ゲートトランジスタ２３において、シリサイド化されない導電層３８の代わりに、当初よりシリサイドからなる導電層４８を用い、単一のトランジスタとして構成している点で相違する。
【００５０】
選択ゲートトランジスタ２３は、予めシリサイド化した導電層４８が半導体層２３１上に直接形成されるとともに、電気的に接続されているので、単一のトランジスタとして機能することができる。さらに、導電層４８が予めシリサイドから構成されているので、メモリセルトランジスタ１２における浮遊ゲート１２３をシリサイド化する際のアニール処理などにおいて、導電層４８がさらにシリサイド化されることがない。したがって、導電層４８がシリサイド化される際に生成されるシリサイドが半導体基板１１の近傍にまで達し、選択ゲートトランジスタ１３の閾値などの諸特性に影響を与えるというような問題を生じない。
【００５１】
また、導電層４８を上述したシリサイドから構成することにより、それ自体がある程度のバリア性を有するようになる。したがって、図１２から明らかなように、チタンなどのバリア膜を別途形成する必要がないので、不揮発性半導体メモリ４０を製造する際の工程を簡略化することができる。
【００５２】
なお、本実施形態において、導電層４８は、ＷＳｉ、ＣｏＳｉ、及びＴｉＳｉ２などから構成することができる。
【００５３】
また、本実施形態におけるスタックゲート型不揮発性半導体メモリ４０は、シリサイド化が進行しない導電層３８の代わりに予めシリサイド化された導電層４８を用い、さらにチタンバリア膜を形成しない点を除き、上記第３の実施形態と同様の製造方法に基づいて製造することができる。また、導電層の相違、及びバリア膜の有無を除き、本実施形態の不揮発性半導体メモリ４０の基本構成は第３の実施形態の不揮発性半導体メモリ３０の基本構成と同じである。
【００５４】
また、シリサイド化導電層４８は、ＣＶＤ法によって形成することができる。例えば、ＷＳｉを形成しようとする場合、ＷＦ６及びＳｉＨ２Ｃｌ２（ジクロルシラン）を原料ガスとして用いる。
【００５５】
以上、本発明を上記具体例に基づいて詳細に説明したが、本発明は上記具体例に限定されるものではなく、本発明の範疇を逸脱しない限りにおいてあらゆる変形や変更が可能である。
【図面の簡単な説明】
【００５６】
【図１】第１の実施形態におけるスタックゲート型不揮発性半導体メモリの要部を概略的に示す斜視図である。
【図２】図１に示すスタックゲート型不揮発性半導体メモリを矢印Ａ側から見た場合の断面図である。
【図３】第１の実施形態（第３の実施形態）におけるスタックゲート型不揮発性半導体メモリの製造方法を説明するための概略工程図である。
【図４】同じく、第１の実施形態におけるスタックゲート型不揮発性半導体メモリの製造方法を説明するための概略工程図である。
【図５】同じく、第１の実施形態におけるスタックゲート型不揮発性半導体メモリの製造方法を説明するための概略工程図である。
【図６】同じく、第１の実施形態におけるスタックゲート型不揮発性半導体メモリの製造方法を説明するための概略工程図である。
【図７】第２の実施形態におけるスタックゲート型不揮発性半導体メモリの要部を概略的に示す断面図である。
【図８】第３の実施形態におけるスタックゲート型不揮発性半導体メモリの要部を概略的に示す断面図である。
【図９】第３の実施形態におけるスタックゲート型不揮発性半導体メモリの製造方法を説明するための概略工程図である。
【図１０】同じく、第３の実施形態におけるスタックゲート型不揮発性半導体メモリの製造方法を説明するための概略工程図である。
【図１１】同じく、第３の実施形態におけるスタックゲート型不揮発性半導体メモリの製造方法を説明するための概略工程図である。
【図１２】第４の実施形態におけるスタックゲート型不揮発性半導体メモリの要部を概略的に示す断面図である。
【符号の説明】
【００５７】
１０，２０，３０，４０  スタックゲート型不揮発性半導体メモリ
１１  半導体基板
１２  メモリセルトランジスタ
１３  選択ゲートトランジスタ
１４，１５  素子間素子分離絶縁膜
１６  バリア膜
１８，２８，３８，４８  導電層
【図１】
2008192905.tif 000003
【図２】
2008192905.tif 000004
【図３】
2008192905.tif 000005
【図４】
2008192905.tif 000006
【図５】
2008192905.tif 000007
【図６】
2008192905.tif 000008
【図７】
2008192905.tif 000009
【図８】
2008192905.tif 000010
【図９】
2008192905.tif 000011
【図１０】
2008192905.tif 000012
【図１１】
2008192905.tif 000013
【図１２】
2008192905.tif 000014