(57)【要約】【課題】消費電力を低減する。【解決手段】デジタル信号処理回路１は、第１周波数で順次入力される入力データｄｉｎに所定の演算処理を施し、ｎ（ｎは２以上の整数）倍にオーバーサンプリングされた第２周波数の出力データを生成する。演算処理部４は、オーバーサンプリング後のｎ個のサンプリングタイミングの出力データｄｏｕｔのうち、連続するｍ個（ｍは、２≦ｍ≦ｎ）の出力データを、一括して演算する。データ保持部２は、演算処理部４において生成されたデータのうち、所定のサンプリングタイミングのデータを保持する。出力データ保持部６は、出力すべきｍ個のサンプリングタイミングのデータを保持する。出力データ生成部８は、演算処理部４により得られたｍ個の出力データを、第２周波数に応じて、順次出力する。【選択図】図２
2008167056.tif 000002
【特許請求の範囲】
【請求項１】
第１周波数で順次入力される入力データに所定の演算処理を施し、ｎ（ｎは２以上の整数）倍にオーバーサンプリングされた第２周波数の出力データを生成するデジタル信号処理回路であって、
オーバーサンプリング後のｎ個のサンプリングタイミングの出力データのうち、連続するｍ個（ｍは、２≦ｍ≦ｎ）の出力データを、一括して演算する演算処理部と、
前記演算処理部において生成されたデータのうち、所定のサンプリングタイミングのデータを保持するデータ保持部と、
前記演算処理部により得られたｍ個の出力データを、前記第２周波数に応じて、順次出力するデータ出力部と、
を備え、
前記演算処理部は、前記データ保持部に保持された前記所定のサンプリングタイミングのデータと、前記入力データにもとづき、前記所定のサンプリングタイミングより後の、連続するｍ個の出力データを生成することを特徴とするデジタル信号処理回路。
【請求項２】
ｍは、ｎの約数であることを特徴とする請求項１に記載のデジタル信号処理回路。
【請求項３】
前記データ保持部は、前記第１周波数のｎ／ｍ倍の周波数のクロック信号が入力されたフリップフロップを含むことを特徴とする請求項２に記載のデジタル信号処理回路。
【請求項４】
前記演算処理部は、
カスケード接続されたｍ個の演算ユニットを含み、
ｉ（ｉ≠１）番目の演算ユニットは、ｉ−１番目の演算ユニットにより生成されたデータを利用して演算処理を行い、
１番目の演算ユニットは、前記データ保持部に保持されたデータを利用して演算処理を行い、
前記データ保持部は、ｍ番目の演算ユニットにより生成されたデータを保持することを特徴とする請求項１に記載のデジタル信号処理回路。
【請求項５】
前記データ出力部は、
ｍ≠ｎのとき、前記ｍ個の演算ユニットから生成される連続するｍ個のサンプリングタイミングの出力データのうち、連続する（ｎ／ｍ）回分のデータを保持する出力データ保持部を含み、前記出力データ保持部に保持されたデータを、前記第２周波数に応じて、順次出力することを特徴とする請求項２に記載のデジタル信号処理回路。
【請求項６】
前記所定の演算処理は、ΔΣ変調であることを特徴とする請求項１から４のいずれかに記載のデジタル信号処理回路。
【請求項７】
ひとつの半導体基板上に一体集積化されたことを特徴とする請求項１から４のいずれかに記載のデジタル信号処理回路。
【請求項８】
電池と、
前記電池から電源供給を受ける請求項１から４のいずれかに記載のデジタル信号処理回路と、
を備えることを特徴とする電子機器。
【請求項９】
第１周波数で順次入力される入力データをΔΣ変調し、ｎ（ｎは２以上の整数）倍にオーバーサンプリングされた第２周波数の出力データを生成するΔΣ変調器であって、
オーバーサンプリング後のｎ個のサンプリングタイミングの出力データのうち、連続するｍ個（ｍは、２≦ｍ≦ｎ）の出力データをそれぞれ生成する、カスケード接続されたｍ個のΔΣ変調ユニットと、
ｍ番目の前記ΔΣ変調ユニットにより生成されるデータを保持するデータ保持部と、
を備え、
ｉ（ｉ≠１）番目のΔΣ変調ユニットは、ｉ−１番目のΔΣ変調ユニットにより生成されたデータと、ｉ−１番目のΔΣ変調ユニットにより生成された出力データの最上位ビットにもとづきデータを生成し、
１番目のΔΣ変調ユニットは、前記データ保持部に保持されたデータにもとづきデータを生成することを特徴とするΔΣ変調器。
【請求項１０】
前記ΔΣ変調ユニットは、
ΔΣ変調の次数に応じた個数Ｌの、カスケード接続されたサブ回路を含み、
ｉ番目のΔΣ変調ユニットに含まれるｊ段目のサブ回路は、
ｉ−１番目（ただし、ｉのときは、ｍ番目）のΔΣ変調ユニットの出力データの最上位ビットに応じた所定値を出力するマルチプレクサと、
ｊ−１段目のサブ回路の出力データ（ただし、ｊ＝１の場合、前記入力データ）と、ｉ−１番目（ただし、ｉのときは、ｍ番目）のΔΣ変調ユニット内のｊ段目のサブ回路の出力データと、前記マルチプレクサの出力データと、を加算する加算器と、
を含み、ｊ≠Ｌ段目のサブ回路の前記加算器の出力データを、ｊ＋１段目のサブ回路の加算器へ入力するとともに、ｊ＝Ｌ段目のサブ回路の加算器の出力を、ｉ番目のΔΣ変調ユニットの出力データとし、
前記データ保持部は、ｍ番目のΔΣ変調ユニットに含まれる各サブユニットの出力データを保持することを特徴とする請求項９に記載のΔΣ変調器。
【請求項１１】
前記データ保持部は、第１周波数のｎ／ｍ倍の周波数のクロック信号が入力されたフリップフロップを含むことを特徴とする請求項１０に記載のΔΣ変調器。
【請求項１２】
ひとつの半導体基板上に一体集積化されたことを特徴とする請求項９から１１のいずれかに記載のΔΣ変調器。
【請求項１３】
電池と、
前記電池から電源供給を受ける請求項９から１１のいずれかに記載のΔΣ変調器と、
を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号処理に関する。
【背景技術】
【０００２】
あるデジタルデータに対して、所定の信号処理を行い、オーバーサンプリングしたデータを生成したい場合がある。こうした信号処理として、ΔΣ変調を例に考察する。図１は、ΔΣ変調されたｎ倍にオーバーサンプリングされたビットストリームを生成するための回路構成例を示す。
【０００３】
図１のΔΣ変調器５００は、オーバーサンプリング回路５０１、フリップフロップＦＦ１〜フリップフロップＦＦ３、加算器ＡＤＤ１〜ＡＤＤ３、マルチプレクサＭＵＸ１〜ＭＵＸ３を備える。入力データｄｉｎは第１クロック信号ＣＫ１に同期して入力されるものとする。オーバーサンプリング回路５０１には、第１周波数ｆ１のｎ倍の第２周波数ｆ２のクロック信号ｃｌｋが入力されており、入力データｄｘをオーバーサンプリングし、第２周波数ｆ２で出力する。ある入力データｄｘに対応するオーバーサンプリングデータされた複数の入力データｄｉｎは、同一の値を有する。
【０００４】
ΔΣ変調器の構成については、一般的なものであるから、ここでは簡単に説明する。
加算器ＡＤＤ１、フリップフロップＦＦ１、マルチプレクサＭＵＸ１は、一つの単位回路を構成する。加算器ＡＤＤ１は、前段からのデータｄｉｎと、マルチプレクサＭＵＸ１からのデータと、フリップフロップＦＦ１の出力データを加算する。加算器ＡＤＤ１の加算結果は、フリップフロップＦＦ１のＤ端子（入力端子）に入力される。フリップフロップＦＦ１のクロック端子には、第２周波数ｆ２の高周波クロック信号ｃｌｋが入力される。マルチプレクサＭＵＸ１には、所定の定数＋ａ１、−ａ１が入力される。
【０００５】
加算器ＡＤＤ２、フリップフロップＦＦ２、マルチプレクサＭＵＸ２の組、加算器ＡＤＤ３、フリップフロップＦＦ３、マルチプレクサＭＵＸ３の組も同様であり、３つ単位回路がカスケード接続される。なお、図１の回路において、データラインのバス幅（ビット数）は、桁あふれを抑制するために、後段ほど大きく設計されている。
【０００６】
最終段のフリップフロップＦＦ３の出力データｉｎｔ３ｏｕｔのＭＳＢ（most significant bit）が、ビットストリームデータとして出力される。マルチプレクサＭＵＸは、過去の出力データｉｎｔ３ｏｕｔのＭＳＢに応じて、加算器ＡＤＤに出力すべき定数の値を切り替える。図１のΔΣ変調器２００によれば、高周波クロックｃｌｋのポジティブエッジごとに、データが更新され、高周波クロックｃｌｋに同期して、ΔΣ変調されたビットストリームが生成される。
【特許文献１】特開２００５−１５１１８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
フリップフロップによるラッチ動作が行われる。たとえば第１周波数ｆ１が１５ＭＨｚであり、オーバーサンプリングレートがｎ＝１０倍のとき、高周波クロックｃｌｋの第２周波数ｆ２は１５０ＭＨｚとなり、消費電力が大きくなる。
【０００８】
本発明はこうした課題に鑑みてなされたものであり、その包括的な目的は、回路の消費電力を低減することにある。
【課題を解決するための手段】
【０００９】
本発明のある態様のデジタル信号処理回路は、第１周波数で順次入力される入力データに所定の演算処理を施し、ｎ（ｎは２以上の整数）倍にオーバーサンプリングされた第２周波数の出力データを生成するデジタル信号処理回路に関する。このデジタル信号処理回路は、オーバーサンプリング後のｎ個のサンプリングタイミングの出力データのうち、連続するｍ個（ｍは、２≦ｍ≦ｎ）の出力データを、一括して演算する演算処理部と、演算処理部において生成されたデータのうち、所定のサンプリングタイミングのデータを保持するデータ保持部と、演算処理部により得られたｍ個の出力データを、第２周波数に応じて、順次出力するデータ出力部と、を備える。演算処理部は、データ保持部に保持された所定のサンプリングタイミングのデータと、入力データにもとづき、所定のサンプリングタイミングより後の、連続するｍ個の出力データを生成する。
【００１０】
「一括して演算する」とは、演算の途中にラッチやフリップフロップによるデータの保持を行わずに演算することを意味する。
この態様によると、ｍ個のデータを一括で演算処理することにより、演算処理部を、第１周波数のｎ倍の周波数ではなく、第１周波数のｎ／ｍで動作させることができる。その結果、回路の消費電力を低減することができる。
【００１１】
ｍは、ｎの約数であってもよい。この場合、オーバーサンプリング後のｎ個のサンプリングタイミングにおけるデータを、丁度ｍ／ｎ回の演算で生成することができる。
【００１２】
データ保持部は、第１周波数のｎ／ｍ倍の周波数のクロック信号が入力されたフリップフロップを含んでもよい。なお、本明細書において、フリップフロップとは、Ｄフリップフロップ、ＪＫフリップフロップ、ＲＳフリップフロップの他、Ｄラッチなどのラッチ回路を含むものとする。
【００１３】
演算処理部は、カスケード接続されたｍ個の演算ユニットを含んでもよい。ｉ（ｉ≠１）番目の演算ユニットは、ｉ−１番目の演算ユニットにより生成されたデータを利用して演算処理を行い、１番目の演算ユニットは、データ保持部に保持されたデータを利用して演算処理を行ってもよい。データ保持部は、ｍ番目の演算ユニットにより生成されたデータを保持してもよい。
【００１４】
データ出力部は、ｍ≠ｎのとき、ｍ個の演算ユニットから生成される連続するｍ個のサンプリングタイミングの出力データのうち、連続する（ｎ／ｍ）回分のデータを保持する出力データ保持部を含み、出力データ保持部に保持されたデータを、第２周波数に応じて、順次出力してもよい。
【００１５】
所定の演算処理は、ΔΣ変調であってもよい。
【００１６】
ある態様のデジタル演算処理回路は、ひとつの半導体基板上に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。１つのＩＣとして集積化することにより、回路面積を削減することができる。
【００１７】
本発明の別の態様は、電子機器である。この電子機器は、電池と、電池から電源供給を受ける上述のデジタル信号処理回路と、を備える。
この態様によれば、デジタル信号処理回路の消費電力が低減されるため、電池の使用時間を延ばすことができる。
【００１８】
本発明のさらに別の態様は、第１周波数で順次入力される入力データをΔΣ変調し、ｎ（ｎは２以上の整数）倍にオーバーサンプリングされた第２周波数の出力データを生成するΔΣ変調器に関する。このΔΣ変調器は、オーバーサンプリング後のｎ個のサンプリングタイミングの出力データのうち、連続するｍ個（ｍは、２≦ｍ≦ｎ）の出力データをそれぞれ生成する、カスケード接続されたｍ個のΔΣ変調ユニットと、ｍ番目のΔΣ変調ユニットにより生成されるデータを保持するデータ保持部と、を備える。ｉ（ｉ≠１）番目のΔΣ変調ユニットは、ｉ−１番目のΔΣ変調ユニットにより生成されたデータと、ｉ−１番目のΔΣ変調ユニットにより生成された出力データの最上位ビットにもとづきデータを生成し、１番目のΔΣ変調ユニットは、データ保持部に保持されたデータにもとづきデータを生成する。
【００１９】
この態様によると、ｍ個のΔΣ変調ユニットによって、ｍ個分のサンプリングタイミングの出力データが一括して生成することにより、第１周波数のｎ倍の周波数ではなく、第１周波数のｎ／ｍの周波数で動作させることができる。その結果、回路の消費電力を低減することができる。
【００２０】
ΔΣ変調ユニットは、ΔΣ変調の次数に応じた個数Ｌの、カスケード接続されたサブ回路を含んでもよい。ｉ番目のΔΣ変調ユニットに含まれるｊ段目のサブ回路は、ｉ−１番目（ただし、ｉのときは、ｍ番目）のΔΣ変調ユニットの出力データの最上位ビットに応じた所定値を出力するマルチプレクサと、ｊ−１段目のサブ回路の出力データ（ただし、ｊ＝１の場合、入力データ）と、ｉ−１番目（ただし、ｉのときは、ｍ番目）のΔΣ変調ユニット内のｊ段目のサブ回路の出力データと、マルチプレクサの出力データと、を加算する加算器と、を含んでもよい。ｊ≠Ｌ段目のサブ回路の加算器の出力データを、ｊ＋１段目のサブ回路の加算器へ入力するとともに、ｊ＝Ｌ段目のサブ回路の加算器の出力を、ｉ番目のΔΣ変調ユニットの出力データとしてもよい。データ保持部は、ｍ番目のΔΣ変調ユニットに含まれる各サブユニットの出力データを保持してもよい。
【００２１】
データ保持部は、第１周波数のｎ／ｍ倍の周波数のクロック信号が入力されたフリップフロップを含んでもよい。
【００２２】
ある態様のΔΣ変調器は、一つの半導体基板上に一体集積化されてもよい。
【００２３】
本発明のさらに別の態様は、電子機器である。この電子機器は、電池と、電池から電源供給を受ける上述のΔΣ変調器と、を備える。
この態様によれば、ΔΣ変調器の消費電力が低減されるため、電池の使用時間を延ばすことができる。
【００２４】
なお、以上の構成要素の任意の組合せや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２５】
本発明によれば、回路の消費電力を低減できる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
【００２７】
図２（ａ）、（ｂ）は、本発明の実施の形態に係るデジタル信号処理回路１の構成を示すブロック図である。デジタル信号処理回路１は、第１周波数ｆ１で順次入力される入力データｄｉｎに所定の演算処理を施し、ｎ（ｎは２以上の整数、以下、１０倍とする）倍にオーバーサンプリングされた第２周波数ｆ２（ｆ２＝ｆ１×ｎ）の出力データｄｏｕｔを生成する。すなわち、ひとつの入力データｄｉｎに対して、ｎ（＝１０）個のサンプリングタイミングに対応する出力データｄｏｕｔが生成される。
【００２８】
図２（ａ）のデジタル信号処理回路１は、データ保持部２、演算処理部４、出力データ保持部６、出力データ生成部８を備える。
また、このデジタル信号処理回路１には、少なくとも２つのクロック信号ｃｌｋ＿Ｌ、ｃｌｋ＿Ｈが供給される。クロック信号ｃｌｋ＿Ｈは、オーバーサンプリング後の第２周波数ｆ２を有している。一方、クロック信号ｃｌｋ＿Ｌは、入力データｄｉｎと同程度の周波数を有している。
【００２９】
演算処理部４は、ｎ個（ｎサンプリング分）の出力データｄｏｕｔのうち、連続するｍ個（ｍは、２≦ｍ≦ｎ）の出力データｄｏｕｔを、データ保持部２に保持されたデータにもとづいて一括して演算する。好ましくは、ｍをｎの約数とする。たとえば、１０倍のオーバーサンプリング（ｎ＝１０）のとき、ｍ＝１０、５、２に設定することができる。
【００３０】
データ保持部２は、演算処理部４において生成されたデータのうち、所定のサンプリングタイミングのデータを保持する回路であり、たとえばフリップフロップやラッチ回路などを利用して構成される。データ保持部２は、クロック信号ｃｌｋ＿Ｌに応じて、データをラッチする。すなわち、ラッチ動作が実行される頻度は、クロック信号ｃｌｋ＿Ｈの周波数よりも低く設定される。
【００３１】
ここで、演算処理部４は、データ保持部２に保持された所定のサンプリングタイミングのデータと、入力データｄｉｎにもとづき、所定のサンプリングタイミングより後の、連続するｍ個の出力データを生成する。
【００３２】
ｎ＝ｍとした場合、演算処理部４は、一回の演算処理によって、すべてのサンプリング点に対するデータを生成できる。ｎ＝１０、ｍ＝５とした場合、演算処理部４は２回の演算処理によって、すべてのサンプリング点に対するデータを生成できる。
【００３３】
演算処理部４は、すべてのサンプリングタイミングに対するデータを、ｎ／ｍ回に分けて演算する。演算ごとにラッチ動作が必要とされることから、上述のクロック信号ｃｌｋ＿Ｌの周波数は、ｎとｍの値に応じて設定すればよい。好ましくは、ｃｌｋ＿Ｌ＝ｆ１×ｎ／ｍに設定すればよい。
【００３４】
出力データ保持部６は、演算処理部４により得られたｍ個の出力データを保持する。出力データ生成部８は、第２周波数ｃｌｋ２の第２クロック信号ｃｌｋ２を利用し、出力データ保持部６に保持されたデータを第２周波数ｆ２（＝ｆ１×ｎ）で順次出力する。
【００３５】
デジタル信号処理において、オーバーサンプリング処理を行う場合について考察する。この場合、補間されるサンプリングタイミングのデータとして、線形補間、ゼロ補間などを行わずに、もとのデータをそのまま利用する場合がある。このような場合、オーバーサンプリングされたデータを生成し、オーバーサンプリング後のデータに対して所定の信号処理を実行すると、第２周波数ｆ２で信号処理が必要とされ、回路の動作速度が上昇して消費電力が増加してしまう。
【００３６】
これに対して、本実施の形態に係るデジタル信号処理回路１では、オーバーサンプリング後のｎ個のデータとしては、オーバーサンプリング前のデータが連続的に使用されるという特性を利用する。すなわち、オーバーサンプリング前のデータを利用して、ｍ個の連続するサンプリングタイミングのデータを一括して生成する。
時刻ｔ０のデータｄ１と、時刻ｔ１のデータｄ２がオーバーサンプリングされるとき、中間のサンプリングタイミングのデータは、すべてｄ１となる。したがって、時刻ｔ０にデータｄ１が入力されれば、その後のサンプリングタイミングのデータを演算することが可能な場合がある。かかる場合に、本実施の形態に係るデジタル信号処理回路１によれば、低い周波数のクロック信号で演算処理を行えるため、回路の消費電力を低減することができる。
【００３７】
すなわち、図２（ａ）のデジタル信号処理回路１によれば、ｍ個のサンプリングタイミングのデータを一括して演算するため、１回のデータ入力に対して、ｎ／ｍ回の演算を行えばよい。したがって、回路の消費電力が低減される。
【００３８】
なお、ｍの値を大きくした場合、当然ながら回路面積は増大するが、演算処理に必要なクロック周波数を下げられるため、消費電力低減の効果が大きくなる。逆に、ｍの値を小さくした場合、回路面積の増大は抑制できる。したがって、ｍの値は、回路面積と、消費電力の低減のバランスを考慮した上で決定すればよい。
【００３９】
図２（ｂ）は、演算処理部４の構成例を示すブロック図である。演算処理部４は、カスケード接続されたｍ個の演算ユニットＰＵ１〜ＰＵｍを含んでもよい。ｉ（ｉ≠１）番目の演算ユニットＰＵｉは、少なくとも、ｉ−１番目の演算ユニットにより生成されたデータを利用して演算処理を行う。１番目の演算ユニットは、少なくとも、データ保持部２に保持されたデータを利用して演算処理を行う。データ保持部２は、ｍ番目の演算ユニットＰＵｍにより生成されたデータを保持する。ｉ番目の演算ユニットＰＵｉにより演算されたｉ番目のサンプリングタイミングの出力データは、出力データ保持部６によってラッチされる。
【００４０】
図２（ｂ）の構成によれば、時系列データを扱う際に、あるサンプリングタイミングＴｉの出力データを生成するために、過去のサンプリングタイミングＴｊ（ｊ＜ｉ）のデータが必要な処理を行う場合にも、一括して実行できる。
なお、図２（ｂ）は、あるサンプリングタイミングＴｉの出力データを生成するために、一つ前のサンプリングタイミングＴｉ−１のデータが必要とされる場合を示している。２つ以上前のサンプリングタイミングＴｊ（ｊ≦ｉ−２）のデータが必要な場合には、演算ユニットＰＵｉに、演算ユニットＰＵｊのデータを入力すればよい。
【００４１】
以下、図２（ａ）、（ｂ）のデジタル信号処理回路１の具体的な回路への適用例について説明する
図３は、図１のデジタル信号処理回路の適用例を示す回路図であり、実施の形態に係るΔΣ変調器１０の構成を示す回路図である。好ましくはΔΣ変調器１０は、ひとつの半導体基板上に機能ＩＣとして集積化される。図３のΔΣ変調器１０は、図１のΔΣ変調器と同等の機能を実行する回路である。ΔΣ変調器１０は、第１周波数ｆ１で順次入力される入力データｄｉｎをΔΣ変調し、ｎ（ｎは２以上の整数、以下、ｎ＝１０とする）倍にオーバーサンプリングされた第２周波数ｆ２の出力データを生成する。
【００４２】
図３のΔΣ変調器１０は、カスケード接続されたｍ（ｍは、２≦ｍ≦ｎ）個のΔΣ変調ユニットＭＵ１〜ＭＵｍ（本実施の形態において、ｍ＝５とする）と、データ保持部２と、各ΔΣ変調ユニットＭＵ１〜ＭＵ５から生成される出力データＭＳＢ１〜ＭＳＢ５を保持する出力データ保持部６と、出力データ生成部８と、を備える。
【００４３】
ΔΣ変調ユニットＭＵ１〜ＭＵ５は、オーバーサンプリング後のｎ（＝１０）個のサンプリングタイミングの出力データのうち、連続するｍ（＝５）個の出力データＭＳＢ１〜ＭＳＢ５をそれぞれ生成する。ΔΣ変調ユニットＭＵ１〜ＭＵ５は、図２（ａ）の演算処理部４に対応する。
【００４４】
データ保持部２は、ｍ（＝５）番目のΔΣ変調ユニットＭＵ５により生成される３つのデータＪ５、Ｋ５、Ｍ５を保持するために、３つのフリップフロップＦＦ１〜ＦＦ３を含む。フリップフロップＦＦ１〜ＦＦ３に保持されたデータは、次のクロック信号ｃｌｋのポジティブエッジのタイミングで、データＪ０、Ｋ０、Ｍ０として、１番目のΔΣ変調ユニットＭＵ１へと出力される。
【００４５】
ｉ（ｉ≠１）番目のΔΣ変調ユニットＭＵｉは、ｉ−１番目のΔΣ変調ユニットＭＵｉ−１により生成されたデータと、ｉ−１番目のΔΣ変調ユニットＭＵｉ−１により生成された出力データＭｉ−１の最上位ビットＭＳＢｉ−１にもとづき、データを生成する。
１番目のΔΣ変調ユニットＭＵ１は、データ保持部２に保持されたデータＪ０、Ｋ０、Ｍ０にもとづきデータを生成する。
【００４６】
ΔΣ変調ユニットＭＵ１〜ＭＵ５は、それぞれΔΣ変調の次数に応じた個数Ｌ（＝３）の、カスケード接続されたサブ回路ｓｕｂＪ、ｓｕｂＫ、ｓｕｂＭを含む。次数が異なるΔΣ変調器の場合、ΔΣ変調ユニットの個数を増やせばよい。
演算処理部４は、ｍ個のサブ回路ｓｕｂＪ１〜ｓｕｂＪ５（以下、サブ回路ｓｕｂＪと総称する）と、ｍ個のサブ回路ｓｕｂＫ１〜ｓｕｂＫ５（以下、サブ回路ｓｕｂＫと総称する）と、ｍ個のサブ回路ｓｕｂＭ１〜ｓｕｂＭ５（以下、サブ回路ｓｕｂＭと総称する）と、を備える。以下、サブ回路ｓｕｂＪ、ｓｕｂＫ、ｓｕｂＭを順に１段目、２段目、３段目のサブ回路とする。
【００４７】
図３のΔΣ変調器１０には、３つのクロック信号ｃｌｋ１、ｃｌｋ２、ｃｌｋ１５０が供給される。クロック信号ｃｌｋ１は、演算処理のタイミングを決定する信号であり、図２（ａ）のクロック信号ｃｌｋ＿Ｌに対応する。クロック信号ｃｌｋ１５０は、オーバーサンプリング後のデータの生成のための信号であり、図２（ａ）のクロック信号ｃｌｋ＿Ｈに対応する。さらに、クロック信号ｃｌｋ２は、入力データと同じ周波数ｆ１を有する。
【００４８】
サブ回路ｓｕｂＪは、データｉｎ０、ｉｎ１、ｓｅｌ０が入力される３つの入力端子と、データＪが出力される出力端子Ｊ、加算器ＡＤＤ、マルチプレクサＭＵＸを備える。以下の説明において、ある端子に付された符号は、その端子を介して入出力される信号の符号としても利用する。マルチプレクサＭＵＸには、所定の定数ａ１、−ａ１が入力されており、データｓｅｌ０の値に応じていずれかを出力する。サブ回路ｓｕｂＪに入出力されるデータは、パラレルデータであり、各データラインのバス幅（ビット数）は、桁あふれが発生しないように設定される。
加算器ＡＤＤは、データｉｎ０、ｉｎ１、マルチプレクサＭＵＸの出力データを加算し、出力端子Ｊから出力される。
【００４９】
サブ回路ｓｕｂＫ、ｓｕｂＭについても、サブ回路ｓｕｂＪと同様に構成される。サブ回路ｓｕｂＪとの相違点は、マルチプレクサＭＵＸに入力される定数と、データラインのバス幅である。
【００５０】
サブ回路ｓｕｂＪの入力ｉｎ０には、入力データｄｉが入力される。この入力データｄｉは、図２（ａ）、（ｂ）の入力データｄｉｎに相当する。
ｉ番目（ｉ≠１、すなわち１≦ｉ≦４）のサブ回路ｓｕｂＪｉの入力ｉｎ１には、ｉ−１番目のサブ回路ｓｕｂＪｉ−１の出力Ｊが入力される。初段ｉ＝１のサブ回路ｓｕｂＪ１の入力ｉｎ０には、フリップフロップＦＦ１の出力データＱ（＝Ｊ０）が入力される。
【００５１】
フリップフロップＦＦ１のＤ端子には、サブ回路ｓｕｂＪ５の出力データＪが入力され、そのクロック端子には、クロック信号ｃｌｋ１が入力される。
【００５２】
ｉ番目（ｉ≠１）のサブ回路ｓｕｂＫｉの入力ｉｎ２には、ｉ−１番目のサブ回路ｓｕｂＪｉ−１の出力Ｊが入力される。ｉ番目（ｉ≠１）のサブ回路ｓｕｂＫｉの入力ｉｎ３には、ｉ−１番目のサブ回路ｓｕｂＫｉ−１の出力Ｊが入力される。
初段ｉ＝１のサブ回路ｓｕｂＪ１の入力ｉｎ２には、フリップフロップＦＦ１の出力データＱ（＝Ｊ０）が入力される。また、初段ｉ＝１のサブ回路ｓｕｂＫ１の入力ｉｎ３には、フリップフロップＦＦ２の出力データＱ（＝Ｋ０）が入力される。
【００５３】
フリップフロップＦＦ２のＤ端子には、サブ回路ｓｕｂＫ５の出力データＪが入力され、そのクロック端子には、クロック信号ｃｌｋ１が入力される。
【００５４】
ｉ番目（ｉ≠１）のサブ回路ｓｕｂＭｉの入力ｉｎ４には、ｉ−１番目のサブ回路ｓｕｂＫｉ−１の出力Ｊが入力される。ｉ番目（ｉ≠１）のサブ回路ｓｕｂＭｉの入力ｉｎ５には、ｉ−１番目のサブ回路ｓｕｂＭｉ−１の出力Ｊが入力される。
初段ｉ＝１のサブ回路ｓｕｂＭ１の入力ｉｎ４には、フリップフロップＦＦ１の出力データＱ（Ｊ０）が入力される。また、初段ｉ＝１のサブ回路ｓｕｂＭ１の入力ｉｎ５には、フリップフロップＦＦ３の出力データＱ（＝Ｍ０）が入力される。
【００５５】
フリップフロップＦＦ３のＤ端子には、サブ回路ｓｕｂＭ５の出力データＪが入力され、そのクロック端子には、クロック信号ｃｌｋ１が入力される。
【００５６】
つまりサブ回路の構成を一般化すれば、以下の通りである。
ｉ番目のΔΣ変調ユニットに含まれるｊ段目のサブ回路は、
ｉ−１番目（ただし、ｉのときは、ｍ番目）のΔΣ変調ユニットの出力データの最上位ビットに応じた所定値を出力するマルチプレクサＭＵＸと、
ｊ−１段目のサブ回路の出力データ（ただし、ｊ＝１の場合、前記入力データ）と、ｉ−１番目（ただし、ｉのときは、ｍ番目）のΔΣ変調ユニット内のｊ段目のサブ回路の出力データと、前記マルチプレクサの出力データと、を加算する加算器ＡＤＤと、
を含む。
ｊ≠Ｌ段目のサブ回路の加算器ＡＤＤの出力データは、ｊ＋１段目のサブ回路の加算器ＡＤＤへ入力される。ｊ＝Ｌ（＝３）段目のサブ回路の加算器ＡＤＤ３の出力は、ｉ番目のΔΣ変調ユニットＭＵｉの出力データＭｉである。
【００５７】
サブ回路ｓｕｂＭ１〜ｓｕｂＭ５の出力データＭの最上位ビットを、ＭＳＢ１〜ＭＳＢ５と示す。最上位ビットＭＳＢ１〜ＭＳＢ５は、オーバーサンプリングされた各サンプル点におけるデータを示している。最上位ビットＭＳＢ１〜ＭＳＢ５を連続的に出力することにより、ΔΣ変調によるビットストリームが生成される。
【００５８】
出力データ保持部６は、フリップフロップＦＦ４、フリップフロップＦＦ５、フリップフロップＦＦ６を含む。
最上位ビットＭＳＢ１〜ＭＳＢ５は、５ビット入力のフリップフロップＦＦ４のＤ端子に入力される。フリップフロップＦＦ４のクロック端子には、第１周波数ｆ１を有する第１クロック信号ｃｌｋ１が入力される。
【００５９】
ｉ番目（ｉ≠１）のサブ回路ｓｕｂＪｉ、ｓｕｂＫｉ、ｓｕｂＭｉのｓｅｌ０端子には、ｉ−１番目のサブ回路ｓｕｂＭｉの最上位ビットＭＳＢｉ−１が共通に入力される。ｉ＝１番目のサブ回路ｓｕｂＪ１、ｓｕｂＫ１、ｓｕｂＭ１のｓｅｌ０端子には、フリップフロップＦＦ３の出力データＱ（＝Ｍ０）の最上位ビットＭＳＢ０が共通に入力される。
【００６０】
上述のように、演算処理部４は、ｎ＝１０倍のオーバーサンプリング処理において、１回の演算処理によって、５つのサンプリングタイミングに対応するデータを一括して生成する。したがって、図３のΔΣ変調器１０は、２回分の演算処理結果を保持し、１０サンプリングタイミング分のデータを一括して出力する。このために、フリップフロップＦＦ５が設けられている。フリップフロップＦＦ５は、フリップフロップＦＦ４にラッチされたデータを、第１クロック信号ｃｌｋ１の１クロック分だけ遅延させる。フリップフロップＦＦ５により遅延された５ビットのデータと、フリップフロップＦＦ４から出力される遅延されていない５ビットのデータが合成されて、１０ビットのデータが生成される。１０ビットのデータは、フリップフロップＦＦ６のＤ端子に入力される。
【００６１】
フリップフロップＦＦ６のクロック端子には、クロック信号ｃｌｋ２が入力される。クロック信号ｃｌｋ２の周波数は、入力データｄｉの周波数と等しい。フリップフロップＦＦ６には、クロック信号ｃｌｋ２のポジティブエッジごとに、１０ビットのデータが取り込まれる。
【００６２】
出力データ生成部８は、パラレルシリアル変換回路１２、フリップフロップＦＦ８を含む。
パラレルシリアル変換回路１２は、パラレル１０ビットのフリップフロップＦＦ６の出力データを、シリアルデータに変換する。たとえばパラレルシリアル変換回路１２はシフトレジスタで構成される。シリアルデータに変換されたデータは、フリップフロップＦＦ７のＤ端子に入力される。フリップフロップＦＦ７のクロック端子には、ｃｌｋ１５０が入力される。フリップフロップＦＦ７は、クロック信号ｃｌｋ１５０と同期して、ビットストリームを出力する。
【００６３】
以上のように構成された図３のΔΣ変調器１０の動作について説明する。図４（ａ）、（ｂ）はそれぞれ、図３のΔΣ変調器１０および図１のΔΣ変調器５００の動作状態を示すタイムチャートである。
【００６４】
はじめに、本実施の形態に係るΔΣ変調器１０の効果をより明確とするため、図１のΔΣ変調器５００の動作を、図４（ｂ）を参照して説明する。図１のΔΣ変調器５００において、オーバーサンプリング回路５０１は、オーバーサンプリング後の周波数を有するクロック信号ｃｌｋと同期して、入力データｄｉｎを生成する。入力データｄｉｎの値は、１つの入力データｄｘに対して、一定値に固定される。
【００６５】
３つのフリップフロップＦＦ１〜ＦＦ３は、クロック信号ｃｌｋごとに、演算処理を行い、出力データｉｎｔ３ｏｕｔを生成し、その最上位ビットのｉｎｔ３ｏｕｔ［１３］を出力する。すなわち、ΔΣ変調器５００の動作周波数は、オーバーサンプリング後の周波数となる。
【００６６】
次に、図３のΔΣ変調器１０の動作を図４（ａ）を参照して説明する。時刻ｔ０に、入力データｄｉｎの値がｄ１からｄ２に遷移する。その結果、サブ回路ｓｕｂＪ１〜ｓｕｂＪ５の出力データＪ１〜Ｊ５が更新される。更新されたデータＪ１〜Ｊ５にもとづき、サブ回路ｓｕｂＫ１〜ｓｕｂＫ５の出力データＫ１〜Ｋ５が順に更新される。これを受けて、サブ回路ｓｕｂＭ１〜ｓｕｂＭ５の出力データＭ１〜Ｍ５が順に更新される。データＪ１〜Ｊ５、Ｋ１〜Ｊ５、Ｍ１〜Ｍ５は、図４（ｂ）の各フリップフロップＦＦ１〜ＦＦ３の出力データｉｎｔ１ｏｕｔ、ｉｎｔ２ｏｕｔ、ｉｎｔ３ｏｕｔに対応する。
【００６７】
時刻ｔ１に、クロック信号ｃｌｋ１がハイレベルとなる。クロック信号ｃｌｋ１の位相は、演算処理部４における演算の実行に要する時間と、フリップフロップのセットアップタイムを考慮して決定すればよい。時刻ｔ１において、すべてのサブ回路の出力データは確定している必要がある。
【００６８】
時刻ｔ１に、クロック信号ｃｌｋ１がハイレベルになると、サブ回路ｓｕｂＭ１〜ｓｕｂＭ５の出力データＭ１〜Ｍ５の最上位ビットＭＳＢ１〜ＭＳＢ５が、フリップフロップＦＦ４に取り込まれ、その出力ｙ０〜ｙ４が確定する。
【００６９】
また、時刻ｔ１に、クロック信号ｃｌｋ１がハイレベルとなると、５番目のサブ回路ｓｕｂＪ５、ｓｕｂＫ５、ｓｕｂＭ５の出力データＪ５、Ｋ５、Ｍ５が、フリップフロップＦＦ１〜ＦＦ３に取り込まれ、フリップフロップＦＦ１〜ＦＦ３の出力データＪ０、Ｋ０、Ｍ０が更新される。その結果、演算処理部４内のサブ回路の出力データが再度更新される。
【００７０】
時刻ｔ２に、クロック信号ｃｌｋ１がハイレベルとなり、次の５個のサンプリングタイミングのデータｙ５〜ｙ９が、フリップフロップＦＦ４にラッチされる。
続く時刻ｔ３に、クロック信号ｃｌｋ２がハイレベルとなり、１０個のサンプリングタイミングのデータがフリップフロップＦＦ６にラッチされる。フリップフロップＦＦ６にラッチされたデータｙ０〜ｙ９は、クロック信号ｃｌｋ１５０と同期してビットストリームとして出力される。
【００７１】
このように、本実施の形態に係るΔΣ変調器１０では、演算処理部４は、クロック信号ｃｌｋ１のポジティブエッジごとにデータを更新する。したがって、図１のΔΣ変調器５００に比べて、動作周波数を低く設定することができ、ひいては、消費電力を低減することができる。
【００７２】
図５は、図３のΔΣ変調器１０を利用した電子機器の構成を示す回路図である。電子機器は、携帯電話端末やポータブルオーディオプレイヤなどの電池駆動型のデバイスである。電子機器４００の構成を示すブロック図である。本実施の形態において、電子機器４００は、携帯電話端末として説明する。
【００７３】
電子機器４００は、アナログフロントエンド回路１００、ベースバンド回路２００、無線部３００を備える。アナログフロントエンド回路１００は、ベースバンド回路２００と無線部３００間のデータの送受信を行う回路ブロックであり、受信ブロック２０と送信ブロック３０および、前置フィルタ１２ａ、１２ｂ、後置フィルタ１４ａ、１４ｂを含む。ベースバンド回路２００もまた、受信ブロック４０と送信ブロック５０を含む。アナログフロントエンド回路１００の受信ブロック２０と、ベースバンド回路２００の受信ブロック４０は、対となってデータの送受信を行う。また、アナログフロントエンド回路１００の送信ブロック３０と、ベースバンド回路２００の送信ブロック５０が対となってデータの送受信を行う。
【００７４】
無線部３００は、ＲＦＩＣ１０ならびに図示しないパワーアンプなどの増幅回路や、アンテナを含む。ＲＦＩＣ１０は、図示しないアンテナにおいて受信したＲＦ受信信号を増幅し、中間周波数（以下、ＩＦ周波数）に周波数変換する。ＩＦ周波数に変換されたＩＦ受信信号は、自動利得制御（ＡＧＣ：Ａｕｔｏｍａｔｉｃ  Ｇａｉｎ  Ｃｏｎｔｒｏｌ）増幅器によって増幅された後、直交検波によってＩ成分およびＱ成分に分解し、受信信号Ｒｘ（Ｉ）、Ｒｘ（Ｑ）として出力される。受信信号Ｒｘ（Ｉ）、Ｒｘ（Ｑ）はそれぞれ、アナログフロントエンド回路１００の入力端子１０２ａ、１０２ｂに入力され、前置フィルタ１２ａ、１２ｂにより帯域制限される。
【００７５】
アナログフロントエンド回路１００の受信ブロック２０は、受信信号Ｒｘ’（Ｉ）、Ｒｘ’（Ｑ）をアナログデジタル変換し、さらにΣΔ変調を行ってビットストリーム信号に変換した後に、低電圧差動信号ＲｘＤＳ（Ｉ）、ＲｘＤＳ（Ｑ）に変換する。低電圧差動信号ＲｘＤＳ（Ｉ）、ＲｘＤＳ（Ｑ）は、差動信号線Ｌ１、Ｌ２を介してベースバンド回路２００へと出力される。
ベースバンド回路２００は、低電圧差動信号ＲｘＤＳ（Ｉ）、ＲｘＤＳ（Ｑ）として入力されたビットストリーム信号を、ΣΔ復調する。その後、内部の復調器において逆拡散してデータ再生を行う。
【００７６】
また、ベースバンド回路２００の送信ブロック５０は、内部の変調器においてデータ変調を行い、Ｉ成分、Ｑ成分をマッピングし、さらに拡散したチップデータ列を出力する。このチップデータ列は、ΣΔ変調によってビットストリーム信号に変換された後、低電圧差動信号ＴｘＤＳ（Ｉ）、ＴｘＤＳ（Ｑ）に変換されて差動信号線Ｌ３、Ｌ４を介してアナログフロントエンド回路１００へと送信される。アナログフロントエンド回路１００の送信ブロック３０は、低電圧差動信号ＴｘＤＳ（Ｉ）、ＴｘＤＳ（Ｑ）として入力されたビットストリーム信号をΣΔ復調し、さらにデジタルアナログ変換し、送信信号Ｔｘ（Ｉ）、Ｔｘ（Ｑ）として無線部３００に出力する。
【００７７】
デジタルアナログ変換された送信信号Ｔｘ（Ｉ）、Ｔｘ（Ｑ）は、アナログフィルタ（図示せず）および後置フィルタ１４ａ、１４ｂにおいてそれぞれ帯域制限され、Ｔｘ’（Ｉ）、Ｔｘ’（Ｑ）としてＲＦＩＣ１０へと出力される。
【００７８】
ＲＦＩＣ１０は、送信信号Ｔｘ’（Ｉ）、Ｔｘ’（Ｑ）を、ＩＦ周波数で直交変調し、さらに２ＧＨｚ帯のＲＦ信号に変換する。ＲＦ信号は、後段のパワーアンプ（図示せず）において増幅され、アンテナから電波として送信される。
【００７９】
次に、アナログフロントエンド回路１００およびベースバンド回路２００の内部構成について詳細に説明する。図６は、図５のアナログフロントエンド回路１００、ベースバンド回路２００の内部構成を示すブロック図である。図６は、見やすくするためにＩ成分、Ｑ成分のうち一方のみを示しているが、実際の回路では、Ｉ、Ｑ両成分について実装される。さらに、簡潔化のため、Ｉ成分とＱ成分を区別するために信号に付された符号（Ｉ）、（Ｑ）は省略する。
【００８０】
上述したようにアナログフロントエンド回路１００は、受信ブロック２０と送信ブロック３０に分けられ、ベースバンド回路２００は、受信ブロック４０と送信ブロック５０に分けられる。はじめに、アナログフロントエンド回路１００の受信ブロック２０ならびにベースバンド回路２００の受信ブロック４０の構成について説明する。
【００８１】
アナログフロントエンド回路１００の受信ブロック２０は、アナログデジタル変換器２２、補間器２４、ΣΔ変調器２６、低電圧差動信号送信部（以下、ＬＶＤＳトランスミッタという）２８を備える。
アナログデジタル変換器２２は、無線部３００から出力され、入力端子１０２に入力されたアナログの受信信号Ｒｘ’を、分解能ｍ＝８ビット、基準サンプリングレートｆｓ＝１５．３６ＭＨｚでアナログデジタル変換する。
【００８２】
補間器２４は、いわゆる補間フィルタであって、アナログデジタル変換器２２から出力されるデジタル信号ＲｘＤを、基準サンプリングレートｆｓの１０倍の周波数でアップサンプリングし、データ補間を行う。補間器２４からは、サンプリングレートｆｓ’＝１５３．６ＭＨｚ、分解能８ビットのデジタル信号ＲｘＤＵが出力される。
【００８３】
ΣΔ変調器２６は、補間器２４から出力されるデジタル信号ＲｘＤＵを高次（２次以上）でΣΔ変調する。本実施の形態において、ΣΔ変調器２６は４次のΣΔ変調器である。ΣΔ変調器２６の次数の下限は、信号の精度の観点から３次以上であることが望ましい。また、ΣΔ変調器２６の次数の上限は、主に回路面積から制約を受け、５次以下であることがのぞましい。ΣΔ変調器２６の次数は、アップサンプリングレートｆｓ’／ｆｓと、所望される信号の精度に応じて３次から５次の間で適宜選択すればよい。
【００８４】
ΣΔ変調器２６からは、１ビット、１５３．６ＭＨｚのΣΔ変調されたビットストリーム信号ＲｘＢが出力される。このビットストリーム信号ＲｘＢは、ＬＶＤＳトランスミッタ２８に入力される。ＬＶＤＳトランスミッタ２８は、ビットストリーム信号ＲｘＢを低電圧差動信号ＲｘＤＳに変換し、差動信号線Ｌ１を介してベースバンド回路２００へと送信する。
【００８５】
次に、ベースバンド回路２００の受信ブロック４０の構成について説明する。ベースバンド回路２００の受信ブロック４０は、低電圧差動信号受信部（以下ＬＶＤＳレシーバ４２という）、デシメーション回路４４、復調器４６を含む。
【００８６】
ＬＶＤＳレシーバ４２は、アナログフロントエンド回路１００から出力されるΣΔ変調された１ビットの低電圧差動信号ＲｘＤＳを、差動信号線Ｌ１を介して受信し、ビットストリーム信号ＲｘＢ’に変換する。
デシメーション回路４４は、いわゆるデシメーションフィルタであって、ＬＶＤＳレシーバ４２から出力されるビットストリーム信号ＲｘＢ’を積算し、基準サンプリングレートｆｓ＝１５．３６ＭＨｚにダウンサンプリングする。デシメーション回路４４の出力信号ＲｘＤ’は、８ビット・１５．３６ＭＨｚのデジタル信号となる。復調器４６は、デシメーション回路４４の出力信号ＲｘＤ’を所定の方式で復調する。
【００８７】
次に、ベースバンド回路２００の送信ブロック５０およびアナログフロントエンド回路１００の送信ブロック３０の構成について説明する。
【００８８】
ベースバンド回路２００の送信ブロック５０は、変調器５２、補間器５４、ΣΔ変調器５６、ＬＶＤＳトランスミッタ５８を含む。
変調器５２は、所定の方式によりデータ変調されたデジタル送信信号ＴｘＤを、分解能１０ビット、基準サンプリングレートｆｓ＝１５．３６ＭＨｚで出力する。変調器５２から出力されるデジタル送信信号ＴｘＤは、補間器５４へと入力される。
【００８９】
補間器５４は、デジタル送信信号ＴｘＤを、アップサンプリングおよび補間して、１５３．６ＭＨｚ、１０ビットのデジタル送信信号ＴｘＤＵに変換する。ΣΔ変調器５６は、補間器５４から出力されるデジタル送信信号ＴｘＤＵをΣΔ変調して、ビットストリーム信号ＴｘＢに変換する。ΣΔ変調器５６の次数についても、アナログフロントエンド回路１００のΣΔ変調器２６の場合と同様に、３次以上であることが望ましい。
【００９０】
ビットストリーム信号ＴｘＢは、ＬＶＤＳトランスミッタ５８は、ΣΔ変調器５６から出力されるビットストリーム信号ＴｘＢを低電圧差動信号ＴｘＤＳに変換し、差動信号線Ｌ３を介してアナログフロントエンド回路１００へと出力する。
【００９１】
次に、アナログフロントエンド回路１００の送信ブロック３０の構成について説明する。アナログフロントエンド回路１００の送信ブロック３０は、ＬＶＤＳレシーバ３２、デシメーション回路３４、デジタルアナログ変換器３６を含む。
【００９２】
ＬＶＤＳレシーバ３２は、ベースバンド回路２００から出力される低電圧差動信号ＴｘＤＳを受信し、ビットストリーム信号ＴｘＢ’に変換する。デシメーション回路３４は、ＬＶＤＳレシーバ３２において受信したビットストリーム信号ＴｘＢ’を積算し、ダウンサンプリングする。デシメーション回路３４の出力信号ＴｘＤ’は、８ビット／１５．３６ＭＨｚのデジタル信号である。
【００９３】
デジタルアナログ変換器３６は、デシメーション回路３４の出力信号ＴｘＤ’をデジタルアナログ変換し、出力端子１０４から無線部３００からアナログ送信信号Ｔｘを出力する。
【００９４】
このように構成されたベースバンド回路２００の送信ブロック５０およびアナログフロントエンド回路１００の送信ブロック３０によれば、上述した受信ブロック２０および受信ブロック４０と同様に、ベースバンド回路２００において生成したデジタル送信信号ＴｘＤを、高次でΣΔ変調された１ビットのデジタル信号に変換してアナログフロントエンド回路１００に送信する。その結果、アナログフロントエンド回路１００、ベースバンド回路２００、無線部３００間を接続する信号線の本数を削減できる。さらに、アナログフロントエンド回路１００およびベースバンド回路２００間での厳密な同期処理が不要となるため、回路を簡素化することができる。
【００９５】
実施の形態に係るΔΣ変調器１０は、図６の補間器２４、ΣΔ変調器２６の機能に対応する回路として利用可能である。同様に、図６の補間器５４、ΣΔ変調器５６を、図３のΔΣ変調器１０で構成してもよい。
このような電子機器４００に、図３のΔΣ変調器１０を利用することにより、消費電力が低減されるため、電池の使用時間を延ばすことができる。
【００９６】
上記実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００９７】
実施の形態におけるΔΣ変調器１０の構成にはさまざまな変形例があり、こうした変形例も本発明の範囲に含まれる。たとえば、ΔΣ変調ユニットＭＵの個数は、同時に算出するサンプリングタイミングのデータの個数ｍに応じて変更可能であり、ΔΣ変調の次数に応じて、ΔΣ変調ユニットＭＵ内のサブ回路の個数（段数）も変更可能である。さらに、あるサンプリングタイミングにおけるデータの生成に、過去の複数のサンプリングタイミングのデータが必要な場合、図２のデータ保持部２内のフリップフロップを、必要なサンプリングタイミングのデータを生成するΔΣ変調ユニットごとに設ければよい。
【００９８】
実施の形態では、図３のΔΣ変調器１０の用途として、差動信号による信号伝送を説明したが、本発明はこれに限定されるものではなく、デジタルオーディオ信号処理に使用されるΔΣ変調にも、好適に利用することができる。
【００９９】
また、実施の形態では、デジタル信号処理として、ΔΣ変調について説明したが、本発明はこれに限定されるものではなく、その処理は特に限定されるものではない。したがって、図２（ａ）のブロック図として抽象化されるさまざまなデジタル信号処理回路に適用することができる。
【０１００】
実施の形態にもとづき、本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を離脱しない範囲において、多くの変形例や配置の変更が可能である。
【図面の簡単な説明】
【０１０１】
【図１】ΔΣ変調されたｎ倍にオーバーサンプリングされたビットストリームを生成するための回路構成例を示す図である。
【図２】図２（ａ）、（ｂ）は、本発明の実施の形態に係るデジタル信号処理の構成を示すブロック図である。
【図３】図１のデジタル信号処理回路の適用例を示す回路図であり、実施の形態に係るΔΣ変調器の構成を示す回路図である。
【図４】図４（ａ）、（ｂ）はそれぞれ、図３および図１のΔΣ変調器の動作状態を示すタイムチャートである。
【図５】図３のΔΣ変調器を利用した電子機器の構成を示す回路図である。
【図６】図５のアナログフロントエンド回路、ベースバンド回路の内部構成を示すブロック図である。
【符号の説明】
【０１０２】
１  デジタル信号処理回路、  ２  データ保持部、  ４  演算処理部、  ６  出力データ保持部、  ８  出力データ生成部、  １０  ΔΣ変調器、  １２  パラレルシリアル変換回路、  ｓｕｂＪ  サブ回路、  ｓｕｂＫ  サブ回路、  ｓｕｂＭ  サブ回路、  ＭＵＸ  マルチプレクサ、  ＡＤＤ  加算器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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