(57)【要約】【課題】半導体チップの微細化・高集積化に好適なアライメントマークを有する半導体チップ及びその位置合わせ方法を提供することを目的とする。【解決手段】半導体基板２上に、トランジスタ等の素子から成る集積回路３と、当該集積回路３と電気的に接続されたパッド電極４が形成されている。各集積回路３同士、あるいは集積回路３とパッド電極４とを電気的に接続する配線層５が形成されている。配線層５は、半導体基板２の各辺に対して傾斜した傾斜部６を有する。傾斜部６は、位置合わせの際に半導体チップ１の位置を認識するためのアライメントマークとして機能する。このような半導体チップ１は、例えば以下に示すようにして目的の位置に実装される。まず、半導体チップ１を保持し傾斜部６の位置を認識装置を用いて光学的に検出する。そして、当該検出結果に基づいて、半導体チップ１を目的の位置に合わせる。【選択図】図１
2008192816.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面上に形成された集積回路と、
前記半導体基板の表面上であって、前記集積回路と電気的に接続された導電層とを備え、
前記導電層は、目的の位置に実装する際の位置を認識するためであって、前記半導体基板の辺に対して傾斜した傾斜部を有することを特徴とする半導体チップ。
【請求項２】
前記傾斜部は、前記半導体基板の４つの角部に形成されていることを特徴とする請求項１に記載の半導体チップ。
【請求項３】
前記導電層は、前記傾斜部を少なくとも一辺に含めて三角形状に形成された部分を有することを特徴とする請求項１に記載の半導体チップ。
【請求項４】
前記導電層は、パッド電極であることを特徴とする請求項１に記載の半導体チップ。
【請求項５】
請求項１乃至請求項４のいずれかに記載の半導体チップの前記傾斜部を認識装置を用いて検出して、当該検出結果に基づいて前記半導体チップを目的の位置に合わせることを特徴とする位置合わせ方法。
【請求項６】
半導体基板と、
前記半導体基板の表面上に形成された集積回路と、
前記集積回路と電気的に接続されたパッド電極とを備え、
前記パッド電極は、第１のパッド電極と、
認識装置を用いて観察した時に、前記第１のパッド電極よりもサイズが大きく検出される第２のパッド電極とを有することを特徴とする半導体チップ。
【請求項７】
前記第１及び第２のパッド電極上の一部上を被覆する保護膜を備え、
前記保護膜は、前記第１のパッド電極上に第１の開口部を有し、かつ前記第２のパッド電極上に前記前記第１の開口部よりも開口径が広い第２の開口部を有することを特徴とする請求項６に記載の半導体チップ。
【請求項８】
請求項６または請求項７に記載の半導体チップの前記第１及び第２のパッド電極を認識装置を用いて検出して、当該検出結果に基づいて前記半導体チップを目的の位置に合わせることを特徴とする位置合わせ方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップを目標位置に高精度に実装するための技術に関するものである。
【背景技術】
【０００２】
電子回路が形成された基板（以下、回路基板とする）の目的とする位置に個片化された半導体チップを実装する際には、半導体チップの位置を高精度に認識する必要がある。そのため、半導体チップの表面上にその位置を認識するためのアライメントマーク(Alignment Mark)を形成することが一般的である。そして、このアライメントマークをカメラ等の認識装置で検出することによって、半導体チップと回路基板の位置関係を正確に把握してから、半導体チップを回路基板に実装する。
【０００３】
図４は、従来のアライメントマークが形成された半導体チップの概略を示す平面図である。図４に示すように、従来の半導体チップ１００は、半導体基板１０１の一方の面上に多数の半導体素子から成る集積回路１０２と、十字形状のアライメントマーク１０３が形成されている。アライメントマーク１０３は、導電体（例えば銅）をエッチングすることによって形成される。
【０００４】
本発明に関連した技術は、例えば以下の特許文献に記載されている。
【特許文献１】特開２００１−２５７２３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、近年は半導体チップの微細化・高集積化が望まれており、従来のアライメントマークの構成では、半導体チップのサイズがアライメントマークの形成に必要なスペースの分だけ大きくなってしまうという問題があった。
【０００６】
そこで本発明は、半導体チップの微細化・高集積化に好適なアライメントマークを有する半導体チップ及びその位置合わせ方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明は上記課題に鑑みてなされたものであり、その主な特徴は以下のとおりである。すなわち、本発明の半導体チップは、半導体基板と、前記半導体基板の表面上に形成された集積回路と、前記半導体基板の表面上であって、前記集積回路と電気的に接続された導電層とを備え、前記導電層は、目的の位置に実装する際の位置を認識するためであって、前記半導体基板の辺に対して傾斜した傾斜部を有することを特徴とする。
【０００８】
また、本発明の位置合わせ方法は、前記半導体チップの前記傾斜部を認識装置を用いて検出して、当該検出結果に基づいて前記半導体チップを目的の位置に合わせることを特徴とする。
【０００９】
また、本発明の半導体チップは、半導体基板と、前記半導体基板の表面上に形成された集積回路と、前記集積回路と電気的に接続されたパッド電極とを備え、前記パッド電極は、第１のパッド電極と、認識装置を用いて観察した時に、前記第１のパッド電極よりもサイズが大きく検出される第２のパッド電極とを有することを特徴とする。
【００１０】
また、本発明の位置合わせ方法は、前記半導体チップの前記第１及び第２のパッド電極を認識装置を用いて検出して、当該検出結果に基づいて前記半導体チップを目的の位置に合わせることを特徴とする。
【発明の効果】
【００１１】
本発明では、集積回路と電気的に接続され、かつ半導体チップの位置を認識するための傾斜部を有する導電層を備えている。かかる構成では、導電層が配線やパッド電極等の本来の機能の他にアライメントマークの機能を兼ねている。そのため、アライメントマークの形成スペースを特別に設ける必要がなくなり、従来問題となっていたアライメントマークによるチップサイズの増大を抑えるとともに集積回路や配線や電極等の利用可能面積を広げることができる。
【００１２】
また、本発明では、第１のパッド電極と、認識装置を用いて観察した時に第１のパッド電極よりもサイズが大きく検出される第２のパッド電極とを備える。かかる構成では、パッド電極がアライメントマークの機能を兼ねるので、パッド電極の大きさの違いに基づいて半導体チップの位置合わせをすることができる。そのため、従来に比してチップサイズの増大を抑え、集積回路や配線等の利用可能面積を広げることができる。
【発明を実施するための最良の形態】
【００１３】
本発明の第１の実施形態を図面を参照しながら説明する。図１は、本発明の第１の実施形態に係る半導体チップ１の表面の概略を示す平面図である。
【００１４】
図１に示すように、シリコン等から成る略長方形状の半導体基板２上には、トランジスタやキャパシタ等の多数の半導体素子から成る集積回路３と、当該集積回路３に電源電圧や接地電圧を供給したり、あるいは当該集積回路３からの電気信号を外部に出力するためのパッド電極４が形成されている。
【００１５】
また、半導体基板２上には、各集積回路３同士、あるいは集積回路３とパッド電極４とを電気的に接続する配線層５が形成されている。配線層５の外周には、半導体基板２の各辺に対して例えば４５℃程度傾斜した傾斜部６が形成されている。この傾斜部６は、位置合わせの際に半導体チップ１の位置を検出するためのアライメントマークとして機能する構成である。傾斜部６の形状や位置等の情報を認識装置を用いて検出することができるのであれば、その形成位置・数・線幅・長さ・傾斜角度等に特に限定はないが、図１に示すように半導体チップ１の中心を基準として４つの角部に対称に設けることが検出精度を向上させる上で好ましい。さらにまた、各傾斜部６の全ての長さや傾斜角が実質的に同一であることが好ましい。また、半導体チップ１が多層配線構造から成る場合には、最上層の配線層に当該傾斜部６を設けることが、傾斜部６の検出精度を向上させる上で好ましい。また、一つの傾斜部６は、認識装置による検出精度を考慮すると、半導体基板２上のうち約１０μｍ四方の領域に収まる程度の大きさか、それ以上の大きさであることが好ましい。
【００１６】
なお、このような傾斜部６を有する配線層５は、半導体基板２の表面上にスパッタリング法等の成膜技術によってアルミニウムや銅等の金属材料から成る金属層を形成し、その後所定のマスクを用いて当該金属層をパターニングすることによって形成される。なお、配線層５の線幅は全ての箇所で均一である必要なく、例えば約１５〜２０μｍ程度であり、不図示の絶縁膜で被覆されている。
【００１７】
また、半導体基板２上に空きスペースがある場合には、配線層５の一部に傾斜部６とは別に三角形状部７を設けてもよい。三角形状部７は、図１に示すように半導体基板２の辺に対して傾斜した傾斜部８を有し、かつ当該傾斜部８を一辺に含めて略三角形に形成された部分であって、上記した配線層５と同様の工程で形成することができる。本実施形態では、一対の三角形状部７を半導体チップ１の中心軸に対してほぼ線対称に形成している。この三角形状部７も、上記傾斜部６と同様、位置合わせの際のアライメントマークとして機能する構成であって、その形状や位置等の情報を認識装置を用いて検出することができるのであれば、形成位置・数・大きさ・傾斜部８の傾斜角度等に特に限定はない。なお、傾斜部を含むのであれば、認識装置による検出精度を考慮しつつ、三角形状以外にひし形等の多角形状に設計することも可能である。また、配線層５に傾斜部６を設けずに三角形状部７のみを形成し、三角形状部７のみをアライメントマークとして用いてもよい。
【００１８】
このような半導体チップ１は、例えば以下に示すようにして回路基板等の目的の位置に実装される。まず、半導体チップ１を所定の治具で保持し、認識装置（カメラ）を用いて傾斜部６の形成位置を光学的に検出する。なお、三角形状部７が形成されている場合には、三角形状部７の傾斜部８や各頂点を検出する。そして、当該検出結果に基づいて半導体チップ１を目的の位置に合わせる。
【００１９】
第１の実施形態の半導体チップ１の配線層５は、集積回路３やパッド電極４等と電気的に接続され、かつアライメントマークとなる傾斜部６あるいは傾斜部８を有する。つまり、配線層５は集積回路３とパッド電極４等との電気的な接続を介在する機能と、アライメントマークとしての機能の両者を兼ねている。そのため、アライメントマークのスペースを半導体チップ上に特別に設ける必要がなくなり、その分チップサイズの増大を抑えるとともに、集積回路や配線や電極等の利用可能面積を広げることができる。また、従来構造よりもウェハ当りの半導体チップの生産数を増加させることも可能である。
【００２０】
次に、本発明の第２の実施形態を図面を参照しながら説明する。第１の実施形態では、配線層５にアライメントマークとなる傾斜部６や傾斜部８を設けた構成について説明したが、第２の実施形態ではパッド電極をアライメントマークとして用いる構成について説明する。図２は、本発明の第２の実施形態に係る半導体チップ１０の表面の概略を示す平面図である。なお、第１の実施形態と同様の構成については同一名称や同一符号で示し、その説明を省略するか簡略する。
【００２１】
図２に示すように、半導体基板２上に、配線層１１を介して集積回路３と電気的に接続された複数の第１のパッド電極１２と、配線層１１を介して集積回路３と電気的に接続された第２のパッド電極１３が形成されている。また、図３（ａ）（ｂ）を用いて半導体チップ１０の断面構成例を説明する。図３（ａ）（ｂ）に示すように、第１及び第２のパッド電極１２、１３は半導体基板２上にシリコン酸化膜等の絶縁膜１５を介して形成されている。そして、第１及び第２のパッド電極１２、１３の一部上に開口部１６ａ，１６ｂを有するシリコン窒化膜や樹脂等から成る保護膜１７が形成され、第１及び第２のパッド電極１２，１３は当該開口部１６ａ，１６ｂから外部に露出している。
【００２２】
ここで、第２のパッド電極１３は、図２及び図３に示すように第１のパッド電極１２よりも面積が大きく形成されている。例えば、第１のパッド電極１２の面積が約２５００μｍ２（５０μｍ×５０μｍ）であり、第２のパッド電極１３の面積が約５０００μｍ２（５０μｍ×１００μｍ）である。また、図３（ｂ）に示すように第１のパッド電極１２に対応する開口部１６ａの開口径Ｗよりも第２のパッド電極１３に対応する開口部１６ｂの開口径Ｗ´が大きく形成されている。このように第２の実施形態では、半導体基板２上のパッド電極のサイズを全て均一にするのではなく、サイズの異なるパッド電極が一部に設けられている。例えば、第２のパッド電極１３の面積を第１のパッド電極１２の面積よりも２倍程度大きくすることが認識装置による検出誤差を低減する上で好ましい。
【００２３】
また、第２のパッド電極１３を形成する位置は、半導体チップ１０の表面側から認識装置を用いて第１のパッド電極１２と区別できる位置であれば良い。例えば図２に示すように一対の第２のパッド電極１３を半導体チップ１０の中心軸を挟んで対称位置に形成することが好ましい。
【００２４】
このような半導体チップ１０は、例えば以下に示すようにして回路基板等の目的の位置に実装される。まず、半導体チップ１０を所定の治具で保持し、第１及び第２のパッド電極１２、１３の形成位置を認識装置（カメラ）を用いて光学的に検出する。第１のパッド電極１２と第２のパッド電極１３のサイズが異なるため、認識装置で観察した際に両者を区別することができる。そして、いずれか（本実施形態では第２のパッド電極１３）の位置等の情報に基づいて半導体チップ１０を目的の位置に合わせることができる。
【００２５】
このように第２の実施形態では、パッド電極が電気信号を介在する機能とともに、アライメントマークの機能を有している。そのため、従来問題となっていたアライメントマークによるチップサイズの増大を抑えることができる。
【００２６】
なお、本発明は上述した実施形態に限定されることはなく、その要旨を逸脱しない範囲で変更が可能なことは言うまでも無い。第１の実施形態では、配線層５の一部に傾斜部６や傾斜部８を形成していたが、例えばパッド電極４の一部に同様の傾斜を設けることで、パッド電極４をアライメントマークとして用いて位置合わせすることも可能である。また、第２の実施形態の構成において、配線層１１に第１の実施形態の傾斜部６や傾斜部８と同様の傾斜部を設け、当該傾斜部をアライメントマークとして用いて位置合わせすることも可能である。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１の実施形態に係る半導体チップ及び位置合わせ方法を説明する断面図である。
【図２】本発明の第２の実施形態に係る半導体チップ及び位置合わせ方法を説明する断面図である。
【図３】本発明の第２の実施形態に係る半導体チップ及び位置合わせ方法を説明する断面図である。
【図４】従来の半導体チップを説明する平面図である。
【符号の説明】
【００２８】
１  半導体チップ    ２  半導体基板    ３  集積回路    ４  パッド電極  
５  配線層    ６  傾斜部    ７  三角形状部    ８  傾斜部    
１０  半導体チップ    １１  配線層    １２  第１のパッド電極
１３  第２のパッド電極    １５  絶縁膜    １６ａ，１６ｂ  開口部
１７  保護膜    １００  半導体チップ    １０１  半導体基板
１０２  集積回路    １０３  アライメントマーク
【図１】
2008192816.tif 000003
【図２】
2008192816.tif 000004
【図３】
2008192816.tif 000005
【図４】
2008192816.tif 000006