(57)【要約】【課題】容量結合駆動方式の液晶表示装置において、駆動ＩＣチップの装着時の熱圧着操作に起因する局所的な輝度レベルのズレによる表示不良（ツールムラ）や、液晶層の厚みの偏りに起因する輝度レベルのズレ（ギャップムラ）、またはその他の特定箇所に生じる輝度レベルのズレによる表示不良による表示不良（定点ムラ）を解消または低減することのできるものを提供する。【解決手段】定点ムラの発生箇所に、補助容量（Ｃst）形成部の面積を所定量だけ増加させた輝度補正エリア１０１，１０２を設ける。すなわち、容量結合駆動の際のバイアス電圧（重畳電圧）を局所的に変化させることで、輝度を抑え、輝度ムラを解消する。この際、面積増加の量は、定点ムラによる輝度のズレの約１／２だけをうち消すように設定する。また、最大補正箇所１０３から輝度補正エリア１０１，１０２の縁に向かって直線的に減少するように設定する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の走査線と、絶縁膜を介して略直交して配列される複数の信号線と、これら走査線及び信号線によって画される領域ごとに設けられる画素電極と、前記画素電極ごとに設けられ前記走査線の電流にしたがって前記信号線からの信号入力を行なうスイッチング素子と、対向電極と、第１及び第２の絶縁基板の間に挟持されシール材により封止された液晶層と、
前記各画素電極またはこれに電気的に接続する導電層を、前段または後段の前記走査線、または補助容量駆動電圧が印加される補助容量線に、絶縁膜を介して重ね合わせることで設けられた補助容量形成部と、を備える液晶表示装置において、
局部的に前記補助容量形成部の面積を増減させた補正領域を設け、該補正領域内における面積の増減量について、特定箇所で最大となり、該特定箇所から前記補正領域の縁へと向かって徐々に小さくなるように設定したことを特徴とする液晶表示装置。
【請求項２】
前記補正領域が、駆動ＩＣチップを搭載するための熱圧着箇所の近傍、基板間導通部の近傍、または、画像表示面の全体にわたって所定のドット分布パターンをなすように配置された領域であることを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記面積の増減量は、１または複数の所定数の画素ドットごとに設定され、前記特定の箇所から、前記補正領域の縁に至るまで、直線的に変化するように設定されたことを特徴とする請求項１または２に記載の液晶表示装置。
【請求項４】
複数の走査線と、絶縁膜を介して略直交して配列される複数の信号線と、これら走査線及び信号線によって画される領域ごとに設けられる画素電極と、前記画素電極ごとに設けられ前記走査線の電流にしたがって前記信号線からの信号入力を行なうスイッチング素子と、対向電極と、第１及び第２の絶縁基板の間に挟持されシール材により封止された液晶層と、
前記各画素電極またはこれに電気的に接続する導電層を、前段または後段の前記走査線、または補助容量駆動電圧が印加される補助容量線に、絶縁膜を介して重ね合わせることで設けられた補助容量形成部と、を備える液晶表示装置の製造方法において、
局部的に前記補助容量形成部の面積を増減させた補正領域を設け、該補正領域内における面積の増減量について、特定箇所で最大となり、該特定箇所から前記補正領域の縁へと向かって徐々に小さくなるように設定することを特徴とする液晶表示装置の製造方法。
【請求項５】
前記増減量について、前記特定箇所にて４０〜７０％だけの輝度ズレを解消するように設定することを特徴とする請求項４に記載の液晶表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス型の液晶表示装置及びその製造方法に関する。特には、容量結合駆動を行うものに関する。
【背景技術】
【０００２】
近年、液晶表示装置等の平面表示装置は、薄型、軽量、かつ低消費電力であって目にやさしい等の特長により、パーソナル・コンピュータ、カーナビ装置、携帯電話その他の携帯情報端末あるいはＴＶ等の表示装置として、更に投射型の表示装置として各種分野で利用されている。中でも、各画素電極に薄膜トランジスタ（ＴＦＴ）等のスイッチ素子が電気的に接続されて成るアクティブマトリクス型表示装置は、隣接画素間でクロストークのない良好な表示画像を実現できることから、盛んに研究・開発が行われている。
【０００３】
一般に、アクティブマトリクス型液晶表示装置は、液晶表示パネルの周縁に駆動回路系統が実装されて成っており、表示パネルは、マトリクスアレイ基板（以下アレイ基板と呼ぶ）と対向基板とが所定の間隔をなすよう近接配置され、この間隔中に、両基板の表層に設けられた配向膜を介して液晶層が保持されたものである。アレイ基板においては、ガラス等の透明絶縁基板上に、信号線（ソース線）と走査線（ゲート線）とが絶縁膜を介して格子状に配置され、格子の各マス目または各交点に対応して、画素電極及びスイッチング素子が配される。液晶表示装置の周縁部では、例えば、その一長辺側及び一短辺側において、アレイ基板が対向基板から突き出して、外部からの駆動信号の入力を行うための棚状領域をなしている。これら棚状領域には、信号線や走査線に駆動信号等を入力するための接続パッドが配列される。
【０００４】
周縁部に駆動ＩＣチップを配置し上記接続パッドに入力を行う方式としては、駆動ＩＣチップを搭載した、テープキャリアパッケージ（ＴＣＰ）と呼ばれる矩形状のフレキシブル配線を棚状領域に実装するＯＬＢ(Outer Lead Bonding)方式が従来一般的であったが、駆動ＩＣチップを棚状領域に直接実装するＣＯＧ（Chip On Glass)方式を採用するケースが近年増加しつつある。このような駆動ＩＣチップの実装にあたり、異方性導電層等の導電接続材を介して、ＴＣＰ先端の端子面、または駆動ＩＣチップの下面の端子形成面が、棚状領域に搭載されるとともに、この棚状領域上の接続パッド群と電気的に接続されるのが一般的である。
【０００５】
異方性導電層とは、熱硬化性または熱可塑性の樹脂層の中に、導電性粒子を分散させたものであり、熱圧着を受けた個所で、樹脂層を挟む端子間の電気的導通を実現するものである。異方性導電層としては、作業工程上の便宜のため、一般には、テープ状のフィルムとして供給される異方性導電膜（ＡＣＦ）が用いられ、また、このような熱圧着のためには、ヒートツールまたは圧着ツールと呼ばれる加熱金属ブロックにより局部的な圧締を行っている。
【０００６】
ところが、このような熱圧着箇所の近傍で局所的に輝度が大きくなって白っぽく見えるという問題があった。このような局所的な輝度のズレを「ツールムラ」と呼ぶことがあるが、このツールムラの原因は、熱圧着工程における加熱や圧締の影響、及び異方性導電層をなす樹脂成分の硬化収縮等の影響に起因して液晶表示パネルに歪（ひず）みや反（そ）りが生じるためであると考えられている。ツールムラは、駆動ＩＣチップと、液晶表示面の縁との間隔を十分にとれば解消できるが、近年液晶表示パネルのコンパクト化、特には周縁の画像非表示領域（額縁領域）の低減が求められており、そのような方法を採用できない。また、軽量化の要求を満たすために、アレイ基板及び対向基板をなすガラス板の厚みが約０．５〜０．３ｍｍと小さくなっていることから、ツールムラが一層顕著に生じることとなっている。
【０００７】
ツールムラの発生を防止すべく、アレイ基板における駆動ＩＣチップが搭載される箇所の裏面に、反りを防止するための小片状の基板を貼り付けることも提案されている（特許文献１）。しかし、このような方法であると、部品数及び工程数が増大する他、小片状の基板が外面に突出してしまう等の問題が生じうる。
【０００８】
一方、液晶表示パネルの液晶層の厚さムラに起因する輝度ムラ（「ギャップムラ」と呼ばれる）の発生を抑えるべく、入力信号に補正を行う方法も提案されている（例えば特許文献２）。ギャップムラは、例えば、熱圧締を行ってシール材を所定ギャップにて硬化させる際、「トランスファー」と呼ばれる基板間導通部の存在によりその付近で圧締が不十分となることで生じる。ギャップムラと同様にツールムラも信号補正により解消することも不可能ではないが、信号補正のための回路設計その他のコストが増大してしまう。
【０００９】
他方、アクティブマトリクス型液晶表示装置の駆動方法の一つとして、容量結合（ＣＣ；capacitance coupling）駆動方式がある（例えば特許文献３〜４）。表示品位を確保するために画素電極に充分な補助容量（保持容量Ｃst）が付加されるが、容量結合駆動方式は、この補助容量を用いて、画素電極電位にバイアス電圧（重畳電圧）を加えるものである。通常、補助容量は、画素電極またはこれに電気的に接続する導電層と、前段または後段の走査線とが、絶縁膜を介して重ねられることで形成される。ここで、前段の走査線とは、走査パルスが、該画素電極のスイッチング素子をオン状態にする走査線の隣にあって、走査パルスが先に印加される走査線である。
【００１０】
図５（特許文献３の図３５に相当）には、容量結合駆動における電極電位の変化について模式的に示す。上側が前段のゲート電極の電位Ｖｇ(n-1)を示し、下側が、注目する画素電極の箇所で液晶層に印加される液晶印加電位ＶLC、及び、該画素電極に直接関連したゲート電極Ｖｇ(n)の電位を示す。また、Ｖcomがコモン電極の電位、Ｖsigが信号線から供給される画像信号電圧、そして、Ｖge(+)及びＶge(-)がバイアス電圧である。ここで、液晶印加電位ＶLCは、次式を満たす。
【００１１】
ＶLC＝Ｖsig−Ｖcom±{Ｃst／（ＣLC＋Ｃst＋Ｃgd）}・ＶcpP／２
ここで、ＣgdはＴＦＴのゲート電極とドレイン電極との間の寄生容量、ＣLCは液晶容量、ＶcpPは、前段のゲート電極と、注目する画素ドットのゲート電極との電位差を示す。
【００１２】
容量結合駆動方式であると、画像信号電圧の低電圧化、駆動電力の低減、及び応答速度の向上を図ることがでできる。また、ＴＦＴのゲート電極とドレイン電極との間の寄生容量Ｃgdに起因して、突き抜け電圧と呼ばれる電圧のズレが生じフリッカが生じるような場合に、該突き抜け電圧を補償して、表示性能を向上することができる（特許文献４）。なお、容量結合駆動を行うにあたり、画素電極ごとの補助容量について、補償電圧を印加する補助容量線と、画素電極との間に設けることも提案されている（特許文献４）。
【００１３】
このような駆動方式の液晶表示装置において、走査線の終端側でパルス電流波形になまりが生じることに起因する表示不良を防止すべく、走査線の給電側から終端側へと向かって補助容量の値を段階的に変化させることが提案されている（特許文献３）。しかし、これは、上記のツールムラやギャップムラ等に関して、何らかの解決方法を示唆するものでない。
【特許文献１】特開２０００−１８７２３４
【特許文献２】特開２０００−５６７３７
【特許文献３】特開２００２−７２２５０
【特許文献４】特開２００４−３５４７４２
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、上記問題点に鑑みなされたものであり、容量結合駆動方式の液晶表示装置において、駆動ＩＣチップの装着時の熱圧着操作に起因する局所的な輝度レベルのズレや、液晶層の厚みの偏りに起因する輝度レベルのズレ、またはその他の特定箇所に生じる輝度レベルのズレによる表示不良を解消または低減することのできる液晶表示装置及びその製造方法を提供するものである。
【課題を解決するための手段】
【００１５】
本発明は、複数の走査線と、絶縁膜を介して略直交して配列される複数の信号線と、これら走査線及び信号線によって画される領域ごとに設けられる画素電極と、前記画素電極ごとに設けられ前記走査線の電流にしたがって前記信号線からの信号入力を行なうスイッチング素子と、対向電極と、第１及び第２の絶縁基板の間に挟持されシール材により封止された液晶層と、前記各画素電極またはこれに電気的に接続する導電層を、前段または後段の前記走査線、または補助容量駆動電圧が印加される補助容量線に、絶縁膜を介して重ね合わせることで設けられた補助容量形成部と、を備える液晶表示装置またはその製造方法において、局部的に前記補助容量形成部の面積を増減させた補正領域を設け、該補正領域内における面積の増減量について、特定箇所で最大となり、該特定箇所から前記補正領域の縁へと向かって徐々に小さくなるように設定したことを特徴とする。
【発明の効果】
【００１６】
駆動ＩＣチップの装着時の熱圧着操作に起因する局所的な輝度レベルのズレや、液晶層の厚みの偏りに起因する輝度レベルのズレ、またはその他の特定箇所に生じる輝度レベルのズレによる表示不良を解消または低減することができる。
【発明を実施するための最良の形態】
【００１７】
第１の実施の形態について、図１〜３を用いて説明する。図１の平面図には、液晶表示装置１００の外観及び輝度補正エリア１０１，１０２を示し、図２の平面図にはアレイ基板１０の画素部分の構成を示す。図３の断面図には、補助容量形成部及びＴＦＴ９の箇所における液晶表示装置１００の積層構造を示す。
【００１８】
図２に示すように、液晶表示装置１００がＣＯＧ（Chip On Glass）方式となっている。すなわち、アレイ基板１０が対向基板２００の一長辺及び一短辺から突き出す棚状領域１０Ｘ，１０Ｙには、複数の信号線入力用駆動ＩＣチップ３０Ｘ、及び一つの走査線入力用駆動ＩＣチップ３０Ｙが異方性導電フィルムを介して直接搭載されている。これら駆動ＩＣチップ３０Ｘ，３０Ｙは、対向基板２００の縁に近接しており、したがって、画像表示領域１０５の縁に近接して配置されている。また、信号線入力用駆動ＩＣチップ３０Ｘの列の外側では、駆動回路基板１０４が実装されており、棚状領域１０Ｘ上の配線部に接続されている。液晶表示装置１００は、容量結合駆動方式のものであり、具体例において、画像表示領域１０５の対角寸法が１０．５インチであってＸＧＡ−ＴＦＴ型のノーマリホワイトモードの光透過型液晶表示装置である。
【００１９】
図１中に円弧により示す領域は、輝度レベルを補正した輝度補正エリア１０１，１０２である。図示の例で、画像信号入力側にて駆動ＩＣチップ３０Ｘ同士の間隙ごとに、その近傍に輝度補正エリア１０１が設けられている。また、走査線入力側の逆側で、かつ、信号線入力側にある隅部にも輝度補正エリア１０２が設けられている。駆動ＩＣチップ３０Ｘ同士の間隙の近傍は、前述したツールムラが最もでやすい場所である。また、輝度補正エリア１０２が設けられた隅部には、シール材中に、対向基板２００上の対向電極２０１への給電を行うための基板間導通部１０６が設けられている。この箇所では前述したギャップムラが生じるので同様の輝度補正エリア１０２を設けている。
【００２０】
輝度補正エリア１０１，１０２における輝度補正は、画素ドットごとの補助容量を所定量だけ増大させることにより、行っている。すなわち、補助容量の局部的な追加による、容量結合駆動方式でのバイアス電圧値の補正を行うことにより輝度レベルの補正を行っている。具体的には、走査線１１に重ねられる画素電極からの延在部５１の面積を所定量だけ増大させることにより行っている。また、この面積の増大分すなわちシフト量は、最大補正箇所１０３から遠ざかるにしたがって線形的に減少し、輝度補正エリア１０１，１０２の縁に達したところでゼロとなるように設計される。この最大補正箇所１０３は、実験または経験により定点ムラが最も激しく表れることが知られた箇所に設定される。上記ツールムラの例では隣り合う駆動ＩＣチップ１０Ｘ同士の間の中間線と、画像表示領域１０５の縁とが交わる箇所である。なお、図示の例では、輝度補正エリアが半円状または扇状となっているが、最大補正箇所１０３とすべき箇所が線状に広がっているような場合には、輝度補正エリアを楕円状などとすることができる。
【００２１】
上記のような輝度レベルの補正は、補助容量の追加によって補正しなかった場合に生じる、他の領域との輝度レベルの差を予め実測しておき、その輝度レベルの差の約１／２を補正するように行う。例えば、パネラーによるテストを繰り返した結果、輝度レベルの差が全く解消するようにすると、かえって違和感を感じる結果となり、この程度の補正を行うのが最も望ましいことが知られたからである。輝度レベルの差の補正は、例えば、その４０〜７０％、特には５０〜６０％を解消するように行えば良い。
【００２２】
典型的な実験によると、次のとおりである。ツールムラにより、最も輝度レベルのズレが大きい特定箇所にて、３７％の輝度ズレが生じていた。ところが、この箇所で約１７％の輝度ズレが残るように補正を行った場合、すなわち、輝度レベル差の約５５％だけを解消するように補正を行った場合に、輝度ムラがほぼ全く認識されず、かつ違和感もない、最も良好な表示が得られた。
【００２３】
上記の具体例において、ツールムラを補正するための輝度補正エリア１０１の寸法は、約１５ｍｍであり、画像表示領域の隅部にてギャップムラを補正するための輝度補正エリア１０２の寸法が約１０ｍｍである。
【００２４】
次に、液晶表示装置、特にはアレイ基板の具体的な構造について説明する。
【００２５】
図２及び３に示すように、アレイ基板１０においては、１０２４×３本の信号線３１と、７６８本の走査線１１が互いに直交するように配列される。走査線１１及びゲート電極１２を含む下層の金属配線パターンは、単層のモリブデン−タングステン(Mo-W)合金により形成され、全体がゲート絶縁膜１７により覆われる。
【００２６】
信号線３１と走査線１１とにより区画される画素開口ごとにおいて、信号線３１と走査線１１との交差部近傍に、スイッチング素子としてのＴＦＴ９が配置される。ＴＦＴ９は、図３に示すように、走査線１１の延在部１２をゲート電極とする逆スタガ型であって、このゲート電極１２を覆う個所に、ゲート絶縁膜１７を介して、半導体活性層としてのアモルファスシリコン(a-Si:H)層３６が配置される。各ＴＦＴ９において、この上には、信号線３１から枝状に延びる２本のドレイン電極３２と、これらの間を延びる１本のソース電極３３とが配置される。これらの上には、信号線３１と同時に形成されるソース電極３３及びドレイン電極３２が配置される。これらソース電極３３及びドレイン電極３２を含む上層の金属配線パターンは、アルミニウム(Al)から成り、全体が、窒化シリコン膜から成る層間絶縁膜４により覆われる。
【００２７】
層間絶縁膜４の上には画素開口ごとにＩＴＯ層からなる画素電極５が配され、層間絶縁膜４を貫くコンタクトホール４１を介してソース電極３３と電気的に接続する。このようなアレイ基板１０は、液晶層２０５を介して対向基板２００と重ね合わされる。対向基板２００には、対向電極２０１及びカラーフィルター層２０２が設けられており、ＴＦＴ９及び各画素電極５の周囲を覆う領域に遮光膜２０３が配置される。
【００２８】
図２に示すように、画素電極５には、この画素電極５に接続するＴＦＴ９から遠い側に、走査線１１との間で補助容量を形成するための画素電極延在部５１が形成されている。すなわち、一の画素電極５-1Bを挟む二つの走査線１１-1，１１-2のうち、一方（図における下方）の走査線１１-1が該画素電極５-1Bに接続するＴＦＴ９-1のスイッチングを駆動する。そして、他方（図における上方）の走査線１１-2上には、該画素電極５-1Bから延在された画素電極延在部５１-1が重ね合わされて、これらの間に該一の画素電極５-1Bのための補助容量Ｃｓを形成している。ここで、走査線１１-2は、走査線１１-1及び画素電極５-1から見ての、「前段」の走査線または画素電極である。すなわち、走査線１１-2の駆動の次に走査線１１-1の駆動が行なわれる。
【００２９】
図示の例で、走査線１１は、信号線３１と交わる部分以外で、幅広となっており、前段の画素開口及びゲート電極１２に沿った箇所にスリット１４を有している。略矩形状の画素電極延在部５１の先端の縁が、スリット１４中に達しており、これによりパターンの位置ズレが生じた場合にも補助容量に不所望の変動が生じるのが防止されている。なお、画素電極延在部５１には、すなわち走査線１１方向の辺に矩形小片状の突出部５３及び５４が設けられている。
【００３０】
図２に示す画素部分は、輝度補正エリア内のものであり、画素電極延在部５１の一方の突出部５３は、一部が、補助容量を増大させるための追加部分５３Ａである。したがって、輝度補正エリア１０１，１０２以外では、この追加部分５３Ａがないものとなっている。また、図１に示す例において、レッド（Ｒ）、グリーン（Ｇ）及びブルー（Ｂ）の三原色の画素ドットをなす３つの隣り合う画素電極５-1R，５-1G及び５-1B間では、追加部分５３Ａの面積が同一に設定されている。すなわち、一つの「カラー表示画素」をなす３つ組みの画素ドットごとに補助容量のシフト量が設定されている。
【００３１】
図示の具体例において、隣り合う一組の画素電極５-1R，５-1G及び５-1Bについて、画素電極延在部の追加部分５３Ａ-1の面積は同一である。また、走査線１１-1を介して画素電極５-1Bに隣接する画素電極５-1B'についても、追加部分５３Ａ-1は同一である。一方、図の右方から隣接するカラー表示画素の画素電極５-2Rは、画素電極延在部の追加部分５３Ａ-2の面積が、図の中央のカラー表示画素中における追加部分の面積５３Ａ-1よりも少し大きくなっており、また、図の左方から隣接する画素電極５-0Rでは、画素電極延在部の追加部分５３Ａ-0の面積が、少し小さい。
【００３２】
輝度補正エリア内の画素電極に付与される追加部分５３Ａの面積は、前述したように、上記特定箇所１０３からの距離に応じて、少しずつ、一定の比率で、変化するように設定される。なお、追加部分５３Ａの面積は、一画素ドットごとに設定して徐々に変化させることもでき、また、２〜６個といった複数の画素ドットごとに設定することもできる。このような面積の変更は、画素電極５を作成するパターニングの工程で、ＩＴＯ膜上のレジストパターンを露光するためのマスクパターンを部分的に変更することにより行うことができる。例えば、画素電極作製用のマスクパターンを設計する際に、予め、追加用領域を設定するとともに、これを等寸法に細分したマス目状の小領域を設定しておき、輝度レベルの補正の程度にしたがって、順次、マス目状小領域を所定数だけ追加または削減すれば良い。
【００３３】
次に図４を用いて、第２の実施の形態について説明する。
【００３４】
第２の実施の形態においては、多数の小寸法円形の輝度補正エリア１０１が、輝度ムラの発生箇所であるかどうかにかかわらず、画像表示領域１０５のほぼ全体にわたって設けられている。また、格子状等の規則的な配列をするのではなく、モザイク模様をなすようにランダムに配置されている。モザイク状のパターンにしたがって、輝度補正量が比較的小さい輝度補正エリア１０１を、多数配置することにより、本来表示ムラを生じるような輝度ズレの大きい箇所を、視覚上、埋没させてしまうのである。
【００３５】
具体例において、各輝度補正エリア１０１は、輝度補正量が、中心の最大補正箇所１０３で約８％であり、直径が約５ｍｍである。
【００３６】
上記実施例においては、補助容量が、走査線と、画素電極の一部との間で形成されるとして説明したが、別途に設けられる補助容量線と、画素電極の一部との間で形成される場合にも、前述の特許文献４中に記載されたようにして容量結合駆動が行われるならば全く同様である。
【００３７】
また、輝度が局部的に大きくなる表示ムラの対策について述べたが、もしも局部的に輝度が小さくなると表示不良が発生した場合には、輝度補正エリア中で補助容量形成部の面積を小さく設定することとなる。
【００３８】
なお、上記実施例では透過型の液晶表示装置を例にとり説明したが、反射型や半透過型であっても全く同様である。また、ＩＰＳ（In plane swithching）モードの液晶表示装置等であっても全く同様である。
【図面の簡単な説明】
【００３９】
【図１】第１の実施の形態における輝度補正エリアの配置について示す液晶表示装置の平面図である。
【図２】輝度補正エリアにおける画素部分の構成について示す部分平面図である。
【図３】ＴＦＴ及び補助容量形成部の積層構造について示すための液晶表示装置の積層断面図である。
【図４】第２の実施形態についての図２に対応する平面図である。
【図５】容量結合駆動における電極電位の変化について示す模式的なグラフである。
【符号の説明】
【００４０】
１０  アレイ基板
１００  液晶表示装置
１０１，１０２  輝度補正エリア
１０３  最大補正箇所
１０４  駆動回路基板
１０５  画像表示領域
１０６  基板間導通部
２００  対向基板
３０Ｘ  画像信号入力側の駆動ＩＣチップ
【図１】
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【図２】
2008233420.tif 000004
【図３】
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【図４】
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【図５】
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