(57)【要約】【課題】シフトレジスタ回路の回路規模や回路面積の増大、および動作マージンの低下を招くことなく、双方向スキャンを実現する画像表示装置と、当該画像表示装置の走査線の駆動回路に使用される半導体装置を提供する。【解決手段】シフトレジスタ回路１および２によって、走査線が駆動される画素アレイ３と、画素アレイ３を構成する画素トランジスタ４に画像データを書き込むソースドライバ５と、シフトレジスタ回路１および２に電源電圧を供給する電源回路６と、垂直同期信号、水平同期信号、画像データおよびドットクロック等に基づいて、ソースドライバ５やシフトレジスタ回路１および２に必要なタイミングを生成するタイミング生成回路７と、スキャン方向切り替え信号（ＤＩＲ）の論理に基づいてシフトレジスタ回路１および２の切り替えを制御する、制御信号切り替え回路８とを備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
縦列接続された複数の単位シフトレジスタを有する第１のおよび第２のシフトレジスタ回路を備え、
前記第１シフトレジスタ回路の前記複数の単位シフトレジスタの出力ノードのそれぞれが、前記第２のシフトレジスタ回路の前記複数の単位シフトレジスタの出力ノードに１対１で接続され、
前記第１および第２のシフトレジスタ回路は、
一方がシフト動作を行っている場合は、他方は電源電圧を基準電圧に固定して非動作状態に制御されるとともに、前記複数の単位シフトレジスタのそれぞれの出力トランジスタのゲートノードを前記基準電圧に固定するように制御される、半導体装置。
【請求項２】
前記複数の単位シフトレジスタのそれぞれは、
入力端子、出力端子、第１のクロック端子、セレクト端子、前記基準電圧を供給する第１の電源端子、前記電源電圧を供給する第２の電源端子およびリセット端子と、
前記第１のクロック端子に入力される第１のクロック信号を前記出力端子に供給する第１のトランジスタと、
前記出力端子を放電する第２のトランジスタと、
前記入力端子に入力される入力信号に応じて前記第１トランジスタのゲートに接続される第１のノードを充電する充電回路と、
前記リセット端子に入力されるリセット信号に応じて前記第１のノードを放電する第１の放電回路と、
前記第１のノードと前記第１の電源端子との間に接続され、前記セレクト端子に入力されるセレクト信号に応じて前記第１のノードを放電する第２の放電回路と、を有し、
前記第１のトランジスタは、前記出力トランジスタに対応し、
前記ゲートノードは前記第１のノードに対応し、
前記出力端子は、出力ノードに対応し、
前記第２の放電回路は、前記複数の単位シフトレジスタが前記非動作状態に制御される場合に活性化される、請求項１記載の半導体装置。
【請求項３】
前記第２トランジスタのゲートは、前記リセット端子に接続される、請求項２記載の半導体装置。
【請求項４】
前記第１のノードを入力端とし、前記第２トランジスタのゲートに接続される第２ノードを出力端とするインバータと、
前記第２のノードと前記第１の電源端子との間に接続され、前記セレクト信号に応じて前記第２ノードを放電する第３の放電回路と、をさらに有する、請求項２記載の半導体装置。
【請求項５】
前記第１のノードと前記第１の電源端子との間に接続され、ゲートが前記第２のノードに接続され、前記第２のノードの電位に応じて前記第１のノードを放電する第３のトランジスタをさらに備える、請求項４記載の半導体装置。
【請求項６】
前記第２のトランジスタは、
並列に接続された２つのトランジスタを含み、
前記２つのトランジスタの各々のゲートは、第２および第３のノードに接続され、前記２つのトランジスタは、所定の制御信号に基づいて交互に駆動され、
前記制御信号は、
互いに相補な第１および第２制御信号を含み、
前記複数の単位シフトレジスタのそれぞれは、
前記第１および第２制御信号がそれぞれ入力される第１および第２の制御端子と、
前記第１の制御端子と前記第２のノードとの間に接続する第３のトランジスタと、
前記第２制御端子と前記第３ノードとの間に接続する第４のトランジスタと、
前記２つの第２トランジスタを交互に駆動する駆動手段と、
ゲートが前記第２のノードに接続され、前記第１のノードを放電する第５のトランジスタと、
ゲートが前記第３のノードに接続され、前記第１のノードを放電する第６のトランジスタと、
前記第２および第３のノードと前記第１の電源端子との間に接続され、前記セレクト信号に応じて前記第２および第３のノードを放電する第３の放電回路と、をさらに有し、
前記第３および第４トランジスタは、
その片方の主電極がたすき掛けに互いのゲートに接続され、
前記駆動手段は、
前記第１のノードを入力端とするインバータと、
前記制御信号に基づいて、前記インバータの出力端を前記第２および第３のノードへ交互に接続させる切り替え回路とを含む、請求項２記載の半導体装置。
【請求項７】
前記第１のクロック信号とは位相が異なる第２のクロック信号が入力される第２のクロック端子と、
ゲートが前記第１のクロック端子に接続され、前記第１のノードと前記出力端子との間に接続される第３のトランジスタと、
前記第１のノードを入力端とし、前記第２のクロック信号により活性化されるインバータと、
ゲートが前記第１のクロック端子に接続され、前記インバータの出力端を放電する第の４トランジスタと、
ゲートが前記インバータの前記出力端に接続され、前記第１のノードを放電する第５のトランジスタとをさらに有し、
前記第２のトランジスタのゲートは、前記第２のクロック端子に接続される、請求項２記載の半導体装置。
【請求項８】
前記第２のトランジスタは、前記出力端子と前記第１クロック端子との間に接続される、請求項７記載の半導体装置。
【請求項９】
前記複数の単位シフトレジスタのそれぞれは、
第１および第２の入力端子、出力端子、クロック端子、セレクト端子、前記基準電圧を供給する第１の電源端子、前記電源電圧を供給する第２の電源端子およびリセット端子と、
前記第クロック端子に入力されるクロック信号を前記出力端子に供給する第１のトランジスタと、
前記出力端子を放電する第２のトランジスタと、
前記第１のトランジスタのゲートに接続される第１のノードを充電する第１の充電回路と、
前記リセット端子に入力されるリセット信号に応じて前記第１のノードを放電する第１の放電回路と、
前記第１のノードと前記第１の電源端子との間に接続され、前記セレクト端子に入力されるセレクト信号に応じて前記第１のノードを放電する第２の放電回路と、を有し、
前記第１の充電回路は、
前記第１のノードと前記第２の電源端子との間に接続され、ゲートが所定の第２のノードに接続された第３のトランジスタと、
前記第１の入力端子に入力される第１の入力信号に応じて前記第２のノードを充電する第２の充電回路と、
前記第２の入力端子に入力される第２の入力信号に応じて前記第２のノードを昇圧する昇圧回路と、
前記リセット信号に応じて前記第２のノードを放電する第３の放電回路とを含み、
前記第１のトランジスタは、前記出力トランジスタに対応し、
前記ゲートノードは前記第１のノードに対応し、
前記出力端子は、出力ノードに対応し、
前記第２の放電回路は、前記複数の単位シフトレジスタが前記非動作状態に制御される場合に活性化される、請求項１記載の半導体装置。
【請求項１０】
前記第２のノードを入力端とするインバータと、
ゲートが前記インバータの出力端に接続され、前記第２のノードを放電する第４のトランジスタと、
前記第２のトランジスタのゲートに接続される第３のノードと前記第１の電源端子との間に接続され、前記セレクト信号に応じて前記第３のノードを放電する第４の放電回路と、をさらに有し、
前記第１の放電回路は、
ゲートが前記インバータの前記出力端に接続され、前記第１のノードを放電する第５のトランジスタを含み、
前記昇圧回路は、
前記第２の入力端子と前記第２のノードとの間に接続された容量素子を含み、
前記第３のノードは、前記インバータの前記出力端に接続される、請求項９記載の半導体装置。
【請求項１１】
前記複数の単位シフトレジスタのそれぞれは、
入力端子、出力端子、第１のクロック端子、前記基準電圧を供給する第１の電源端子、前記電源電圧を供給する第２の電源端子およびリセット端子と、
前記第１のクロック端子に入力される第１のクロック信号を前記出力端子に供給する第１のトランジスタと、
前記出力端子を放電する第２のトランジスタと、
前記入力端子に入力される入力信号に応じて前記第１トランジスタのゲートに接続される第１のノードを充電する充電回路と、
前記リセット端子に入力されるリセット信号に応じて前記第１のノードを放電する第１の放電回路と、
前記出力端子の信号に応じて前記第１のノードを放電する第２の放電回路と、を有し、
前記第１のトランジスタは、前記出力トランジスタに対応し、
前記ゲートノードは前記第１のノードに対応し、
前記出力端子は、出力ノードに対応し、
前記第２の放電回路は、前記複数の単位シフトレジスタが前記非動作状態に制御される場合に活性化される、請求項１記載の半導体装置。
【請求項１２】
前記第１のノードを入力端とし、前記第２トランジスタのゲートに接続される第２ノードを出力端とするインバータと、
前記第２のノードと前記第１の電源端子との間に接続され、前記出力端子の信号に応じて前記第２ノードを放電する第３の放電回路と、をさらに有する、請求項１１記載の半導体装置。
【請求項１３】
前記第１のノードと前記第１の電源端子との間に接続され、ゲートが前記第２のノードに接続され、前記第２のノードの電位に応じて前記第１のノードを放電する第３のトランジスタをさらに備える、請求項１２記載の半導体装置。
【請求項１４】
前記第２のトランジスタは、
並列に接続された２つのトランジスタを含み、
前記２つのトランジスタの各々のゲートは、第２および第３のノードに接続され、前記２つのトランジスタは、所定の制御信号に基づいて交互に駆動され、
前記制御信号は、
互いに相補な第１および第２制御信号を含み、
前記複数の単位シフトレジスタのそれぞれは、
前記第１および第２制御信号がそれぞれ入力される第１および第２の制御端子と、
前記第１の制御端子と前記第２のノードとの間に接続する第３のトランジスタと、
前記第２制御端子と前記第３ノードとの間に接続する第４のトランジスタと、
前記２つの第２トランジスタを交互に駆動する駆動手段と、
ゲートが前記第２のノードに接続され、前記第１のノードを放電する第５のトランジスタと、
ゲートが前記第３のノードに接続され、前記第１のノードを放電する第６のトランジスタと、
前記第２および第３のノードと前記第１の電源端子との間に接続され、前記出力端子の信号に応じて前記第２および第３のノードを放電する第３の放電回路と、をさらに有し、
前記第３および第４トランジスタは、
その片方の主電極がたすき掛けに互いのゲートに接続され、
前記駆動手段は、
前記第１のノードを入力端とするインバータと、
前記制御信号に基づいて、前記インバータの出力端を前記第２および第３のノードへ交互に接続させる切り替え回路とを含む、請求項１１記載の半導体装置。
【請求項１５】
前記第１のクロック信号とは位相が異なる第２のクロック信号が入力される第２のクロック端子と、
ゲートが前記第１のクロック端子に接続され、前記第１のノードと前記出力端子との間に接続される第３のトランジスタと、
前記第１のノードを入力端とし、前記第２のクロック信号により活性化されるインバータと、
ゲートが前記第１のクロック端子に接続され、前記インバータの出力端を放電する第４のトランジスタと、
ゲートが前記インバータの前記出力端に接続され、前記第１のノードを放電する第５のトランジスタとをさらに有し、
前記第２のトランジスタのゲートは、前記第２のクロック端子に接続される、請求項１１記載の半導体装置。
【請求項１６】
前記複数の単位シフトレジスタのそれぞれは、
第１および第２の入力端子、出力端子、クロック端子、前記基準電圧を供給する第１の電源端子、前記電源電圧を供給する第２の電源端子およびリセット端子と、
前記第クロック端子に入力されるクロック信号を前記出力端子に供給する第１のトランジスタと、
前記出力端子を放電する第２のトランジスタと、
前記第１のトランジスタのゲートに接続される第１のノードを充電する第１の充電回路と、
前記リセット端子に入力されるリセット信号に応じて前記第１のノードを放電する第１の放電回路と、
前記出力端子の信号に応じて前記第１のノードを放電する第２の放電回路と、を有し、
前記第１の充電回路は、
前記第１のノードと前記第２の電源端子との間に接続され、ゲートが所定の第２のノードに接続された第３のトランジスタと、
前記第１の入力端子に入力される第１の入力信号に応じて前記第２のノードを充電する第２の充電回路と、
前記第２の入力端子に入力される第２の入力信号に応じて前記第２のノードを昇圧する昇圧回路と、
前記リセット信号に応じて前記第２のノードを放電する第３の放電回路とを含み、
前記第１のトランジスタは、前記出力トランジスタに対応し、
前記ゲートノードは前記第１のノードに対応し、
前記出力端子は、出力ノードに対応し、
前記第２の放電回路は、前記複数の単位シフトレジスタが前記非動作状態に制御される場合に活性化される、請求項１記載の半導体装置。
【請求項１７】
前記第２のノードを入力端とするインバータと、
ゲートが前記インバータの出力端に接続され、前記第２のノードを放電する第４のトランジスタと、
前記第２のトランジスタのゲートに接続される第３のノードと前記第１の電源端子との間に接続され、前記出力端子の信号に応じて前記第３のノードを放電する第４の放電回路と、をさらに有し、
前記第１の放電回路は、
ゲートが前記インバータの前記出力端に接続され、前記第１のノードを放電する第５のトランジスタを含み、
前記昇圧回路は、
前記第２の入力端子と前記第２のノードとの間に接続された容量素子を含み、
前記第３のノードは、前記インバータの前記出力端に接続される、請求項１６記載の半導体装置。
【請求項１８】
前記第２の放電回路は、
前記第１のノードと前記第２の電源端子との間に接続される、請求項１２、請求項１３、請求項１４、請求項１５および請求項１７の何れかに記載の半導体装置。
【請求項１９】
前記第２の放電回路は、
前記第１のノードと前記第１のクロック端子との間に接続される、請求項１２、請求項１３、請求項１４、請求項１５および請求項１７の何れかに記載の半導体装置。
【請求項２０】
前記第２の放電回路は、
前記第１のノードと前記第１のクロック端子との間に直列に接続された複数のトランジスタを含み、前記複数のトランジスタのゲートが共通して前記出力端子に接続される、請求項１９記載の半導体装置。
【請求項２１】
前記充電回路は、
前記第１のノードと前記第２の電源端子または前段の単位シフトレジスタの出力端子との間に接続され、ゲートが前記第２のノードに接続された第３のトランジスタを含む、請求項３、請求項６、請求項７、請求項１２、請求項１４および請求項１５の何れかに記載の半導体装置。
【請求項２２】
請求項１記載の半導体装置の前記第１および第２のシフトレジスタ回路を、ゲート線駆動回路とする、画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は画像表示装置および、当該画像表示装置の走査線の駆動回路として使用される半導体装置に関する。
【背景技術】
【０００２】
液晶表示装置等の画像表示装置において、表示パネルを走査するためのゲート線駆動回路（走査線駆動回路）としては、表示信号の１フレーム期間で一巡するシフト動作を行うシフトレジスタ回路を用いることができる。当該シフトレジスタ回路は、表示装置の製造プロセスにおける工程数を少なくするために、同一導電型の電界効果トランジスタのみで構成されることが望ましい。
【０００３】
ゲート線駆動回路のシフトレジスタ回路を非晶質シリコン薄膜トランジスタ（以下「ａ−Ｓｉトランジスタ」）で構成した表示装置は、大面積化が容易、かつ生産性が高く、例えばノート型ＰＣの画面や、大画面ディスプレイ装置などに広く採用されている。
【０００４】
その反面、ａ−Ｓｉトランジスタは、ゲート電極が継続的（直流的）にバイアスされると、そのしきい値電圧がシフトするという特性を有していることが知られている。
【０００５】
しきい値電圧がシフトすると、シフトレジスタ回路の動作マージンが減少したり、場合によっては動作しなくなるという問題がある。
【０００６】
このような問題は、回路規模が大きくなるほど影響が大きく、しきい値電圧のシフトによって回路全体の信頼性を把握することが困難になる。
【０００７】
例えば、特許文献１においては、図２に示すシフトレジスタ回路のブロック図では、Ｎ−１番目のステージの出力を、Ｎ番目のステージの入力として使用し、Ｎ＋１番目のステージの出力をＮ番目のステージの出力のリセットに使用している。
【０００８】
一般に、双方向スキャンによる表示を実現するには、ゲートドライバ回路内のシフトレジスタ回路の各ステージのシフト方向を切り替える機能を持たせるか、各シフトレジスタ回路の出力段、あるいはゲートパルス出力段（シフトレジスタ回路の出力信号を基にゲート線を駆動できるように、低インピーダンス化した出力段）と、ゲート線との接続を物理的に切り替える必要がある。
【０００９】
各ステージ間の接続配線の切り替え、または、各シフトレジスタ回路の出力段あるいはゲートパルス出力段とゲート線との接続を物理的に切り替えるには、各ステージのそれぞれに、切り替えスイッチ回路を設ける必要がある。
【００１０】
このような構成を、例えば特許文献１における図２のシフトレジスタ回路に適用すると、スキャン方向切り替えのためのスイッチ（薄膜トランジスタ：ＴＦＴ）には、正バイアス、または負バイアスが直流的に印加されるため、ある程度の時間が経過すると、スイッチに使用するＴＦＴのしきい値電圧（Ｖｔｈ）がシフトして、シフトレジスタ回路の動作マージンが減少したり、場合によっては動作しなくなる。このような、ＤＣバイアスの印加によるＴＦＴのしきい値電圧シフトは、ａ−Ｓｉトランジスタにおいて特に顕著である。
【００１１】
しきい値電圧のシフトについては、特許文献１の段落００１８〜００２１にも記載されている。
【００１２】
このように、特許文献１に開示されるシフトレジスタ回路に、ゲート線との接続を物理的に切り替える構成を付加しても、双方向スキャンによる表示の実現は難しく、仮に、実現できるとしても、ＴＦＴのしきい値電圧シフトを補償するしきい値電圧補償回路が必要であり、その場合は、シフトレジスタ回路を構成する複数のステージのそれぞれに補償回路が必要となるため、シフトレジスタ回路の回路規模や回路面積が大幅に大きくなるという問題が生じる。
【００１３】
そして、一般に、画像表示装置においては、表示のための電子回路は表示パネルの周辺に配置されるため、シフトレジスタ回路の回路規模が大きくなると、表示パネルの額縁サイズが大きくなることになる。
【００１４】
双方向スキャンによる表示の実現方法としては、上述した以外の方法もあり、例えば、特許文献２の図２０には、スキャン方向に応じて外部電源電圧の極性を切り替えることで、スキャン信号の切り替えを可能とする構成が開示されている。
【００１５】
ここで、特許文献２の図２０においては、スキャン動作を反転させた場合において、スキャン動作を反転しない場合と同一の回路マージンを確保するために、出力トランジスタのゲートノードを充電する充電用トランジスタと、出力トランジスタのゲートノードを放電する放電用トランジスタの駆動能力を同じにする必要がある。
【００１６】
一方、単一方向のみのスキャンを行うシフトレジスタ回路では、放電用トランジスタの駆動能力は、充電用トランジスタと比較して小さくて済み、およそ半分以下のトランジスタサイズで済む。
【００１７】
このように、スキャン方向に応じて外部電源電圧の極性を切り替える方法では、単一方向のみのスキャンを行うシフトレジスタ回路と比較して、放電用トランジスタと充電用トランジスタとの合計容量が大きくなる。従って、シフトレジスタ回路の動作マージンを、単一方向のみのスキャンを行うシフトレジスタ回路と同程度とするには、次段ステージの充電用トランジスタと放電用トランジスタのゲートノードに接続されている出力トランジスタのトランジスタサイズを、より大きくする必要がある。
【００１８】
一方、出力トランジスタのトランジスタサイズを大きくするということは、出力トランジスタを駆動する充電用トランジスタと放電用トランジスタのトランジスタサイズも合わせて大きくしなければならず、次々と回路を大きくしていく必要がある。従って、回路面積を大きくすることなく、単一方向のみのスキャンを行うシフトレジスタ回路と同じ動作マージンで駆動する双方向スキャンを行うシフトレジスタ回路を得ることは困難である。
【００１９】
反対に、回路面積を単一方向のみのスキャンを行うシフトレジスタ回路と同程度とする場合には、双方向スキャンを行うシフトレジスタ回路の動作マージンは減少する、もしくは動作不可能となる可能性がある。
【００２０】
【特許文献１】特開２００４−２４６３５８号公報（図２）
【特許文献２】特開２００１−３５０４３８８号公報（図２０）
【発明の開示】
【発明が解決しようとする課題】
【００２１】
以上説明したように、ａ−Ｓｉトランジスタでシフトレジスタ回路を構成した場合、双方向スキャンによる表示を実現するには、スキャン方向切り替えのためのスイッチ回路と、しきい値電圧補償回路とが各ステージに必要となり、シフトレジスタ回路の回路規模や回路面積が大幅に大きくなるという問題が生じる。また、単一方向のみのスキャンを行うシフトレジスタ回路と比較して、シフトレジスタ回路の動作マージンが低下するという問題を有していた。
【００２２】
本発明は上記のような問題点を解消するためになされたもので、シフトレジスタ回路の回路規模や回路面積の増大、および動作マージンの低下を招くことなく、双方向スキャンを実現する画像表示装置と、当該画像表示装置の走査線の駆動回路に使用される半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２３】
本発明に係る請求項１記載の半導体装置は、縦列接続された複数の単位シフトレジスタを有する第１のおよび第２のシフトレジスタ回路を備え、前記第１シフトレジスタ回路の前記複数の単位シフトレジスタの出力ノードのそれぞれが、前記第２のシフトレジスタ回路の前記複数の単位シフトレジスタの出力ノードに１対１で接続され、前記第１および第２のシフトレジスタ回路は、一方がシフト動作を行っている場合は、他方は電源電圧を基準電圧に固定して非動作状態に制御されるとともに、前記複数の単位シフトレジスタのそれぞれの出力トランジスタのゲートノードを前記基準電圧に固定するように制御される。
【発明の効果】
【００２４】
本発明に係る請求項１記載の半導体装置によれば、第１および第２のシフトレジスタ回路が、一方がシフト動作を行っている場合は、他方は電源電圧を基準電圧に固定して非動作状態に制御されるとともに、複数の単位シフトレジスタのそれぞれの出力トランジスタのゲートノードを基準電圧に固定するように制御されるので、第１および第２のシフトレジスタ回路のシフト方向が異なり、双方向スキャンを行うように制御される場合に、スキャン方向切り替えのためのスイッチ回路や、しきい値電圧補償回路が不要となり、双方向スキャンを実現するために、シフトレジスタ回路の回路規模や回路面積が大幅に大きくなることを防止できる。また、単一方向のみのスキャンを行うシフトレジスタ回路と比較して、シフトレジスタ回路の動作マージンが低下するという問題も防止できる。
【発明を実施するための最良の形態】
【００２５】
＜Ａ．実施の形態１＞
＜Ａ−１．シフトレジスタ回路の構成＞
＜Ａ−１−１．全体構成＞
まず、図１を用いて本発明に係る双方向スキャンを実現する画像表示装置１００の全体構成について説明する。なお、画像表示装置１００は、液晶表示装置を前提としている。
【００２６】
図１に示すように、画像表示装置１００は、複数のシフトレジスタが縦続接続（カスケード接続）された多段構造を有するシフトレジスタ回路１および２を備えている。本明細書では、多段構造を構成する各段のシフトレジスタの各々を「単位シフトレジスタ」と称する。
【００２７】
そして、シフトレジスタ回路１は、縦続接続したｎ個の単位シフトレジスタＤ１〜Ｄｎを有し、シフトレジスタ回路２は、縦続接続したｎ個の単位シフトレジスタＵ１〜Ｕｎを有している。
【００２８】
また、画像表示装置１００は、シフトレジスタ回路１および２によって、走査線が駆動される画素アレイ３と、画素アレイ３を構成する画素トランジスタ４に画像データを書き込むソースドライバ５と、シフトレジスタ回路１および２に電源電圧を供給する電源回路６と、垂直同期信号、水平同期信号、画像データおよびドットクロック等に基づいて、ソースドライバ５やシフトレジスタ回路１および２に必要なタイミングを生成するタイミング生成回路７と、スキャン方向切り替え信号（ＤＩＲ）の論理に基づいてシフトレジスタ回路１および２の切り替えを制御する、制御信号切り替え回路８とを備えている。
【００２９】
シフトレジスタ回路１は、単位シフトレジスタＤ１〜Ｄｎ（以下、単位シフトレジスタＤ１〜Ｄｎを「単位シフトレジスタＤ」と総称する）のそれぞれの出力端子ＯＵＴから、出力信号ＯＤ１〜ＯＤｎが出力され、画素トランジスタ４がｍ列×ｎ行で配列された画素アレイ３の、表示上部側となる先頭行のゲート線Ｇ１から表示下部側となる最終行のゲート線Ｇｎにそれぞれ与えられる。従って、シフトレジスタ回路１は、ゲート線Ｇ１を開始行、ゲート線Ｇｎを最終行とする方向（第１の方向）にスキャンするゲートドライバ回路と呼称することができる。
【００３０】
シフトレジスタ回路２は、単位シフトレジスタＵ１〜Ｕｎ（以下、単位シフトレジスタＵ１〜Ｕｎを「単位シフトレジスタＵ」と総称する）のそれぞれの出力端子ＯＵＴから、出力信号ＯＵ１〜ＯＵｎが出力され、それぞれ画素アレイ３の、表示下部側となる最終行のゲート線Ｇｎから表示上部側となる先頭行のゲート線Ｇ１にそれぞれ与えられる。従って、シフトレジスタ回路２は、ゲート線Ｇｎを開始行、ゲート線Ｇ１を最終行とする方向（第２の方向）にスキャンするゲートドライバ回路と呼称することができる。
【００３１】
以上より、シフトレジスタ回路１の第１のステージを構成する単位シフトレジスタＤ１の出力端子ＯＵＴは、シフトレジスタ回路２の第ｎステージを構成する単位シフトレジスタＵｎの出力端子ＯＵＴに接続され、以下、シフトレジスタ回路１の各ステージと、シフトレジスタ回路２の各ステージとはステージ番号の順序が逆になるように互いに接続されていることが判る。
【００３２】
なお、図１においては、便宜上、シフトレジスタ回路１および２は、画素アレイ３を間に挟んで左右に配置した例を示したが、各ゲート線との接続関係を同じにできるのであれば、左右反対の位置に配置しても良いし、左右のどちらか片方に配置しても良いし、画素アレイ３を挟んで、上下、または上下のどちらか片方に配置しても良い。
【００３３】
また、図１に示す画像表示装置１００は、液晶表示装置を前提としているが、本発明の適用は液晶表示装置に限定されるものではなく、ゲート線を順次スキャンする画像表示装置であれば有機ＥＬ表示装置やその他表示装置にも適用可能である。
【００３４】
＜Ａ−１−２．シフトレジスタ回路１の構成＞
図１に示すように、シフトレジスタ回路１を構成する各単位シフトレジスタＤの入力端子ＩＮには、その前段の単位シフトレジスタＤの出力端子ＯＵＴが接続されるが、第１のステージである単位シフトレジスタＤ１の入力端子ＩＮには、所定のスタートパルスＳＴＶ１が入力される。また、各単位シフトレジスタＤのクロック端子ＣＫには、前後に隣接する単位シフトレジスタＤとは互いに異なる位相のクロック信号が入力されるよう、クロック信号ＣＬＫＡ１およびＣＬＫＢ１の何れかが入力される。
【００３５】
そして各単位シフトレジスタＤのリセット端子ＲＳＴには、自己の次段の単位シフトレジスタＤの出力端子ＯＵＴが接続されるが、第ｎステージである単位シフトレジスタＤｎのリセット端子ＲＳＴには、所定のスタートパルスＳＴＶ１が入力される。なお、スタートパルスＳＴＶ１の代わりに、専用のリセットパルスを与える構成を採用しても良い。
【００３６】
また、各単位シフトレジスタＤのセレクト端子（図示せず）にはセレクト信号ＳＥＬ１が与えられる構成となっており、セレクト信号ＳＥＬ１が有意となることでシフトレジスタ回路１が選択されて第１の方向にゲートスキャンを行うことが可能となる。
【００３７】
また、各単位シフトレジスタＤの第１の電源端子（図示せず）には、回路の基準電圧である低電位側電源電位（ＶＳＳ１）が与えられ、第２の電源端子（図示せず）には高電位側電源電位（ＶＤＤ１）が与えられる。
【００３８】
なお、セレクト信号ＳＥＬ１、スタートパルスＳＴＶ１、クロック信号ＣＬＫＡ１およびＣＬＫＢ１は、制御信号切り替え回路８によって与えられ、低電位側電源電位（ＶＳＳ１）および高電位側電源電位（ＶＤＤ１）は電源回路６によって与えられる。
【００３９】
＜Ａ−１−３．シフトレジスタ回路２の構成＞
図１に示すように、シフトレジスタ回路２を構成する各単位シフトレジスタＵの入力端子ＩＮには、その前段の単位シフトレジスタＵの出力端子ＯＵＴが接続されるが、第１のステージである単位シフトレジスタＵ１の入力端子ＩＮには、所定のスタートパルスＳＴＶ２が入力される。また、各単位シフトレジスタＵのクロック端子ＣＫには、前後に隣接する単位シフトレジスタＵとは互いに異なる位相のクロック信号が入力されるよう、クロック信号ＣＬＫＡ２およびＣＬＫＢ２の何れかが入力される。
【００４０】
そして各単位シフトレジスタＵのリセット端子ＲＳＴには、自己の次段の単位シフトレジスタＵの出力端子ＯＵＴが接続されるが、第ｎステージである単位シフトレジスタＵｎのリセット端子ＲＳＴには、所定のスタートパルスＳＴＶ２が入力される。なお、スタートパルスＳＴＶ１の代わりに、専用のリセットパルスを与える構成を採用しても良い。
【００４１】
また、各単位シフトレジスタＵのセレクト端子（図示せず）にはセレクト信号ＳＥＬ２が与えられる構成となっており、セレクト信号ＳＥＬ２が有意となることでシフトレジスタ回路２が選択されて第２の方向にゲートスキャンを行うことが可能となる。
【００４２】
また、各単位シフトレジスタＵの第１の電源端子（図示せず）には、回路の基準電圧である低電位側電源電位（ＶＳＳ２）が与えられ、第２の電源端子（図示せず）には高電位側電源電位（ＶＤＤ２）が与えられる。
【００４３】
なお、セレクト信号ＳＥＬ２、スタートパルスＳＴＶ２、クロック信号ＣＬＫＡ２およびＣＬＫＢ２は、制御信号切り替え回路８によって与えられ、低電位側電源電位（ＶＳＳ２）および高電位側電源電位（ＶＤＤ２）は電源回路６によって与えられる。
【００４４】
＜Ａ−１−４．画素アレイ３の構成＞
画素アレイ３は、先に説明したように画素トランジスタ４がｍ列×ｎ行で配列され、各行を構成する複数の画素トランジスタ４のゲートは、共通して１本のゲート線に接続され、ゲート線Ｇ１〜Ｇｎは、シフトレジスタ回路１および２に接続されている。
【００４５】
また、各列を構成する複数の画素トランジスタ４のソースは、共通して１本のソース線に接続され、ｍ本のソース線ＳＬ１〜ＳＬｍは、ソースドライバ５に接続されている。
【００４６】
＜Ａ−２．シフトレジスタ回路の動作＞
次に、図１を参照しつつ、図２および図３を用いてシフトレジスタ回路１および２の動作について説明する。
【００４７】
まず、単位シフトレジスタＤおよびＵの具体例として、図２に単位シフトレジスタ１０の構成を示す。
【００４８】
ここでは、単位シフトレジスタ１０を、シフトレジスタ回路１あるいは２の第ｋステージの単位シフトレジスタとして説明する。
【００４９】
図２に示すように、単位シフトレジスタ１０は、入力端子ＩＮ、出力端子ＯＵＴ、クロック端子ＣＫおよびリセット端子ＲＳＴを有している。また単位シフトレジスタ１０には、第１の電源端子Ｓ１を介して低電位側電源電位ＶＳＳ（図１によればシフトレジスタ回路１にはＶＳＳ１が、シフトレジスタ回路２にはＶＳＳ２が与えられるが便宜的にＶＳＳとする）が供給され、第２の電源端子Ｓ２を介して高電位側電源電位ＶＤＤ（図１によればシフトレジスタ回路１にはＶＤＤ１が、シフトレジスタ回路２にはＶＤＤ２が与えられるが便宜的にＶＤＤとする）がそれぞれ供給される。
【００５０】
図２において、単位シフトレジスタ１０の出力段は、出力端子ＯＵＴとクロック端子ＣＫとの間に接続するトランジスタＱ１と、出力端子ＯＵＴと第１の電源端子Ｓ１との間に接続するトランジスタＱ２とにより構成されている。すなわち、トランジスタＱ１は、クロック端子ＣＫに入力されるクロック信号ＣＬＫＡ（図１によればシフトレジスタ回路１にはＣＬＫＡ１が、シフトレジスタ回路２にはＣＬＫＡ２が与えられるが便宜的にＣＬＫＡとする）あるいはＣＬＫＢ（図１によればシフトレジスタ回路１にはＣＬＫＢ１が、シフトレジスタ回路２にはＣＬＫＢ２が与えられるが便宜的にＣＬＫＢとする）を出力端子ＯＵＴに供給するトランジスタ（第１のトランジスタ）であり、トランジスタＱ２は当該出力端子ＯＵＴを放電するトランジスタ（第２のトランジスタ）である。以下、トランジスタＱ１のゲート（制御電極）が接続するノードを「ノードＮ１」、トランジスタＱ２のゲートが接続するノードを「ノードＮ２」と定義する。
【００５１】
トランジスタＱ１のゲート・ソース間（すなわちノードＮ１と出力端子ＯＵＴとの間）には容量素子Ｃ１が設けられている。この容量素子Ｃ１は、出力端子ＯＵＴとノードＮ１との間を容量結合させ、出力端子ＯＵＴの電位上昇に応じてノードＮ１の電位を昇圧させる素子（ブートストラップ容量）である。ただし、容量素子Ｃ１は、トランジスタＱ１のゲート・チャネル間容量が充分大きい場合にはそれで置き換えることができるので、そのような場合には省略することができる。
【００５２】
ノードＮ１と第２の電源端子Ｓ２との間には、ゲートが入力端子ＩＮに接続したトランジスタＱ３が接続される。またノードＮ１と第１の電源端子Ｓ１との間には、ゲートがリセット端子ＲＳＴに接続したトランジスタＱ４が接続される。すなわちトランジスタＱ３は、入力端子ＩＮに入力される信号に応じてノードＮ１を充電する充電回路を構成しており、トランジスタＱ４はリセット端子ＲＳＴに入力される信号に応じてノードＮ１を放電する放電回路（第１の放電回路）を構成している。なお、トランジスタＱ２のゲート（ノードＮ２）もリセット端子ＲＳＴに接続されている。
【００５３】
また、ノードＮ１と第１の電源端子Ｓ１との間には、ゲートがセレクト端子ＳＳに接続されたトランジスタＱ１３が接続されており、セレクト端子ＳＳに入力されるセレクト信号ＳＥＬ（図１によればシフトレジスタ回路１にはＳＥＬ１が、シフトレジスタ回路２にはＳＥＬ２が与えられるが便宜的にＳＥＬとする）に応じて、ノードＮ１を放電する放電回路（第２の放電回路）を構成している。
【００５４】
ここで、単位シフトレジスタ１０を、シフトレジスタ回路１あるいは２の第ｋステージの単位シフトレジスとすると、単位シフトレジスタ１０の入力端子ＩＮには、その前段（第ｋ−１）ステージの単位シフトレジスタ１０の出力信号Ｋ−１が与えられるが、第１のステージの単位シフトレジスタ１０の入力端子ＩＮには、所定のスタートパルスＳＴＶ（図１によればシフトレジスタ回路１にはＳＴＶ１が、シフトレジスタ回路２にはＳＴＶ２が与えられるが便宜的にＳＴＶとする）が入力される。
【００５５】
また、単位シフトレジスタ１０のリセット端子ＲＳＴには、自己の次段（第ｋ＋１）ステージの単位シフトレジスタ１０の出力信号Ｋ＋１が与えられるが、最終ステージの単位シフトレジスタ１０のリセット端子ＲＳＴには、所定のスタートパルスＳＴＶが入力される。なお、スタートパルスＳＴＶの代わりに、専用のリセットパルスを与える構成を採用しても良い。
【００５６】
また、トランジスタＱ３はノードＮ１と第２の電源端子Ｓ２との間に接続されるものとして説明したが、第２の電源端子Ｓ２の代わりに前段の単位シフトレジスタの出力端子ＯＵＴから出力される出力信号Ｋ−１が与えられる端子に接続する構成としても良い。これにより、電力の有効利用を図ることができる。
【００５７】
次に、シフトレジスタ回路１および２の各段の単位シフトレジスタとして、図２に示した単位シフトレジスタ１０を適用する場合のシフトレジスタ回路１の動作について、図３に示すタイミングチャートを用いて説明する。
【００５８】
ここで、クロック信号ＣＬＫＡ１およびＣＬＫＢ１のＨｉｇｈレベル（Ｈレベル）の電位はＶＤＤ（高電位側電源電位）であり、Ｌｏｗレベル（Ｌレベル）の電位はＶＳＳ（低電位側電源電位）であるものとする。また、単位シフトレジスタ１０を構成する各トランジスタのしきい値電圧をＶｔｈと表すこととする。
【００５９】
図３に示すように、まず単位シフトレジスタ１０の初期状態として、ノードＮ１がＬレベルの状態を仮定し、以下、ノードＮ１がＬレベルの状態を「リセット状態」と称する。
【００６０】
また入力端子ＩＮ、クロック端子ＣＫ（クロック信号ＣＬＫＡ１またはＣＬＫＢ１）は何れもＬレベルであるとする。このときトランジスタＱ１およびＱ２は共にオフであるので出力端子ＯＵＴが高インピーダンス状態（フローティング状態）となっているが、当該初期状態では出力端子ＯＵＴもＬレベルであるものとする。
【００６１】
その状態から時刻ｔ１において、クロック信号ＣＬＫＡ１がＬレベル、クロック信号ＣＬＫＢ１がＨレベルに変化すると共に、第１のステージである単位シフトレジスタ１０の入力端子ＩＮにスタートパルスＳＴＶ１が入力されると、トランジスタＱ３がオンになり、ノードＮ１は充電されてＨレベルになる（以下、ノードＮ１がＨレベルの状態を「セット状態」と称す）。
【００６２】
このとき、スタートパルスＳＴＶ１のＨレベルがＶＤＤ（高電位側電源電位）と同レベルとすると、トランジスタＱ３は飽和領域で動作するため、ノードＮ１はＶＤＤからトランジスタＱ３のしきい値電圧（Ｖｔｈ）分低下した電位（ＶＤＤ−Ｖｔｈ）まで上昇する。
【００６３】
そして時刻ｔ２において、スタートパルスＳＴＶ１が立ち下がり、クロック信号ＣＬＫＢ１がＬレベル、クロック信号ＣＬＫＡ１がＨレベルに変化すると、ノードＮ１の電位は、トランジスタＱ１のドレイン−ゲート間のオーバーラップ容量と、ブートストラップ容量（Ｃ１）により、クロック信号ＣＬＫＡ１の電圧振幅（ＶＤＤ）分昇圧され、クロック信号ＣＬＫＡ１が入力される以前のノードＮ１の電位（ＶＤＤ−Ｖｔｈ）に、クロック信号ＣＬＫＡ１の電圧振幅（ＶＤＤ）分が加算されて、２×ＶＤＤ−Ｖｔｈの電位となる。
【００６４】
その結果、本段の出力信号がＨレベルとなる間も、トランジスタＱ１のゲート（ノードＮ１）−ドレイン（出力端子ＯＵＴ）間の電圧は大きく保たれる。つまりトランジスタＱ１のオン抵抗は低く保たれるので、単位シフトレジスタ１０の出力信号はクロック信号ＣＬＫＡ１に追随して高速に立ち上がってＨレベルになる。
【００６５】
また、このときトランジスタＱ１は線形領域（非飽和領域）で動作するので、出力信号ＯＤ１の電位はクロック信号ＣＬＫＡ１の振幅と同じＶＤＤまで上昇する。
【００６６】
さらに時刻ｔ３において、クロック信号ＣＬＫＢ１がＨレベル、クロック信号ＣＬＫＡ１がＬレベルに変化するときも、トランジスタＱ１のオン抵抗は低く保たれ、出力信号ＯＤ１はクロック信号ＣＬＫＡ１に追随して高速に立ち下がって、Ｌレベルに戻る。
【００６７】
第２のステージの単位シフトレジスタ１０の入力端子ＩＮには、第１のステージの単位シフトレジスタ１０の出力信号ＯＤ１が入力されるので、第２のステージの単位シフトレジスタ１０のトランジスタＱ３がオンとなってノードＮ１が充電され、クロック信号ＣＬＫＡ１とは位相が半位相ずれたクロック信号ＣＬＫＢ１によって、ノードＮ１の電位が２×ＶＤＤ−Ｖｔｈの電位まで引き上げられ、時刻ｔ３において、第２のステージの単位シフトレジスタ１０の出力信号ＯＤ２がＨレベルになる。
【００６８】
出力信号ＯＤ２は、第１のステージの単位シフトレジスタ１０のリセット端子ＲＳＴに与えられ、トランジスタＱ２およびＱ４がオンになる。それにより、出力端子ＯＵＴはトランジスタＱ２を介して充分に放電され、確実にＬレベル（ＶＳＳ）となる。またノードＮ１は、トランジスタＱ４により放電されてＬレベルになる。すなわち、第１のステージの単位シフトレジスタ１０はリセット状態となる。
【００６９】
そして時刻ｔ４で、第２のステージの単位シフトレジスタ１０の出力信号ＯＤ２がＬレベルに戻った後は、第１のステージの単位シフトレジスタ１０はリセット状態に維持され、出力信号ＯＤ１はＬレベルに保たれる。
【００７０】
この動作を繰り返すことで、時刻ｔで、第ｎステージの単位シフトレジスタ１０の出力信号ＯＤｎがＬレベルに戻った後は、スタートパルスＳＴＶ１が第ｎステージの単位シフトレジスタ１０のリセット端子ＲＳＴに与えられ、第ｎステージの単位シフトレジスタ１０はリセット状態となる。
【００７１】
以上の動作をまとめると、単位シフトレジスタ１０は、入力端子ＩＮに信号（スタートパルスＳＴＶ１または前段の出力信号Ｋ−１が入力されない期間はリセット状態であり、トランジスタＱ１がオフを維持するため、出力信号ＫはＬレベル（ＶＳＳ）に維持される。そして入力端子ＩＮに信号が入力されると、単位シフトレジスタ１０はセット状態に切り替わる。セット状態ではトランジスタＱ１がオンになるため、クロック端子ＣＫの信号（クロック信号ＣＬＫＡ１あるいはＣＬＫＢ１）がＨレベルになる間、出力信号ＫがＨレベルになる。そしてその後、リセット端子ＲＳＴに信号（次段の出力信号Ｋ＋１またはスタートパルスＳＴＶ１）が入力されると、元のリセット状態に戻る。
【００７２】
このように動作する複数の単位シフトレジスタ１０で構成されるシフトレジスタ回路１によれば、第１のステージの単位シフトレジスタ１０にスタートパルスＳＴが入力されると、それを切っ掛けにして、出力信号がクロック信号ＣＬＫＡ１およびＣＬＫＢ１に同期したタイミングでシフトされながら、図３に示すように各単位シフトレジスタから、出力信号が、ＯＤ１、ＯＤ２、ＯＤ３・・・ＯＤｎ−３、ＯＤｎ−２、ＯＤｎ−１、ＯＤｎの順番に伝達される。
【００７３】
画像表示装置１００では、このように順番に出力される出力信号が表示パネルの水平（又は垂直）走査信号として用いられる。以下、特定の単位シフトレジスタが出力信号を出力する期間を、その単位シフトレジスタの「選択期間」と称する。
【００７４】
なお、最終ステージの単位シフトレジスタ１０では、リセット端子ＲＳＴにスタートパルスＳＴＶ１（あるいは専用のリセットパルス）を与えることで、トランジスタＱ２およびＱ４オンにして、出力端子ＯＵＴを放電するとともに、ノードＮ１を放電することで、シフトレジスタ回路１の動作が完了する。
【００７５】
また、スキャン方向切り替え信号ＤＩＲをＨレベルにすることで、シフトレジスタ回路２を動作させることができる。シフトレジスタ回路２の構成は、シフトレジスタ回路１と同様であり、スキャン方向が反対であること以外はその動作も同じであるので、説明は省略する。
【００７６】
なお、シフトレジスタ回路１および２は、スキャン方向切り替え信号ＤＩＲの選択によって任意に動作させることができ、シフトレジスタ回路１を選択した場合とシフトレジスタ回路２を選択した場合とで、スキャン方向を任意に切り替えることができる。
【００７７】
また、図１に示した画像表示装置１００は、スキャン方向の異なる２つのシフトレジスタ回路１および２を有した構成であったが、シフトレジスタ回路は２つに限定されるものではなく、また、互いにスキャン方向が異なっている必要もなく、全てのシフトレジスタ回路が同じ方向にスキャンする構成であっても良い。
【００７８】
例えば、シフトレジスタ回路２を２つに分割して、上側シフトレジスタ回路、下側シフトレジスタ回路とし、それぞれが独立して動作するように構成することで、シフトレジスタ回路１のみ動作、上側シフトレジスタ回路のみ動作、下側シフトレジスタ回路のみ動作および上側と下側シフトレジスタ回路のみ動作させると言った動作パターンが可能となり、画像表示のバリエーションを増やすことができる。
【００７９】
次に、シフトレジスタ回路２の動作も含めた画像表示装置１００の全体動作について、図１を参照しつつ、タイミングチャートを示す図４を用いて説明する。
【００８０】
図４に示すように、シフトレジスタ回路１には、制御信号切り替え回路８（図１）に与えられるスキャン方向切り替え信号ＤＩＲがＬレベルである場合に、スタートパルスＳＴＶ１、クロック信号ＣＬＫＡ１およびＣＬＫＢ１が与えられ、高電位側電源電位ＶＤＤ１がＨレベルとなる。
【００８１】
また、スキャン方向切り替え信号ＤＩＲがＬレベルである期間は、セレクト信号ＳＥＬ１がＬレベルを維持しているので、シフトレジスタ回路１が動作することになり、ゲート線Ｇ１から順番にスキャンされて、画像データ信号に対応した画像がディスプレイに表示されることになる。
【００８２】
一方、シフトレジスタ回路２には、スキャン方向切り替え信号ＤＩＲがＬレベルである期間は、スタートパルスＳＴＶ２、クロック信号ＣＬＫＡ２およびＣＬＫＢ２が与えられず、高電位側電源電位ＶＤＤ２もＬレベルに固定される。ここで、スキャン方向切り替え信号ＤＩＲがＬレベルである期間は、セレクト信号ＳＥＬ２がＨレベルを保つように制御することで、シフトレジスタ回路２は動作しない。
【００８３】
ここで、シフトレジスタ回路１および２にそれぞれ与えられるセレクト信号ＳＥＬ１およびＳＥＬ２は、非動作側のシフトレジスタ回路を構成する単位シフトレジスタ１０のノードＮ１を、トランジスタＱ１３を介して放電させるための信号であり、シフトレジスタ回路１がシフト動作を行っている期間はセレクト信号ＳＥＬ１はＬレベルに固定され、一方、セレクト信号ＳＥＬ２はＨレベルに固定されることで、シフトレジスタ回路２を構成する単位シフトレジスタ１０のノードＮ１の電位をＬレベルに固定する。
【００８４】
シフトレジスタ回路２が非動作の場合に、シフトレジスタ回路２を構成する単位シフトレジスタ１０のノードＮ１の電位がＬレベルに固定されていない場合、シフトレジスタ回路１によってゲート線が選択されると、当該ゲート線に共通に接続されるシフトレジスタ回路２を構成する単位シフトレジスタ１０のノードＮ１の電位が、ゲート−ドレイン間のオーバーラップ容量によるカップリングによって上昇し、トランジスタＱ１がオンすることになる。なお、ブートストラップ容量Ｃ１を設けている場合は、ノードＮ１の電位は、ブートストラップ容量とゲート−ドレイン間のオーバーラップ容量によるカップリングによって上昇する。この場合、非動作のシフトレジスタ回路２の高電位側電源電位ＶＤＤ２はＬレベルに固定されているので、シフトレジスタ回路１によって選択されたゲート線の電位が低下し、回路動作マージンが低下することになる。
【００８５】
トランジスタＱ１３は、非動作の単位シフトレジスタ１０のノードＮ１の電位をＬレベルに固定するためのトランジスタであり、これを備えることで、上述した回路動作マージンの低下を防止することができる。
【００８６】
一方、図４に示すように、シフトレジスタ回路２には、スキャン方向切り替え信号ＤＩＲがＨレベルである場合に、スタートパルスＳＴＶ２、クロック信号ＣＬＫＡ２およびＣＬＫＢ２が与えられ、高電位側電源電位ＶＤＤ２がＨレベルとなる。
【００８７】
また、スキャン方向切り替え信号ＤＩＲがＨレベルである期間は、セレクト信号ＳＥＬ２がＬレベルを維持しているので、シフトレジスタ回路２が動作することになり、ゲート線Ｇｎから順番にスキャンされて、画像データ信号に対応した画像がディスプレイに表示されることになる。従って、シフトレジスタ回路１が動作する場合に対して、ディスプレイには倒立した画像が表示されることになり、シフトレジスタ回路１およびシフトレジスタ回路２の動作を切り替えることで、上下反転画像を任意に表示させることが可能となる。
【００８８】
この場合、スタートパルスＳＴＶ１、クロック信号ＣＬＫＡ１およびＣＬＫＢ１を与えず、高電位側電源電位ＶＤＤ１もＬレベルに固定し、セレクト信号ＳＥＬ１をＨレベルとしているので、シフトレジスタ回路１は動作しない。
【００８９】
なお、以上説明した画像表示装置１００においては、シフトクロックとして、クロック信号ＣＬＫＡ１およびＣＬＫＢ１（ＣＬＫＡ２およびＣＬＫＢ２）の２相クロックを使用する例を示したが、これは一例であり、複数であればシフトクロックの相数に限定はない。
【００９０】
＜Ａ−３．効果＞
以上説明した画像表示装置１００においては、単一の方向のみにゲート線をスキャン可能なシフトレジスタ回路１および２を準備し、スキャン方向ごとにシフトレジスタ回路を割り当てることで、スキャン方向切り替えのためのスイッチ回路や、しきい値電圧補償回路が不要となり、双方向スキャンを実現するために、シフトレジスタ回路の回路規模や回路面積が大幅に大きくなることを防止できる。また、単一方向のみのスキャンを行うシフトレジスタ回路と比較して、シフトレジスタ回路の動作マージンが低下するという問題も防止できる。
【００９１】
＜Ａ−４．変形例１＞
図１に示したシフトレジスタ回路１および２を構成する単位シフトレジスタＤおよびＵとしては、図２を用いて説明した単位シフトレジスタ１０に限定されるものではなく、例えば、図５に示す単位シフトレジスタ１０Ａを採用しても良い。なお、単位シフトレジスタ１０Ａにおいては、図２に示した単位シフトレジスタ１０と同一の構成については同一の符号を付し、重複する説明は省略する。
【００９２】
ここでは、単位シフトレジスタ１０Ａを、シフトレジスタ回路１の第ｋステージの単位シフトレジスタとして説明する。単位シフトレジスタ１０Ａにおいては、出力端子ＯＵＴとノードＮ１との間に容量素子Ｃ１を設けない構成とし、トランジスタＱ２のゲート（ノードＮ２）はリセット端子ＲＳＴに接続されず、ノードＮ２と第２の電源端子Ｓ２との間にダイオード接続されたトランジスタＱ５と、ノードＮ２と第１の電源端子Ｓ１との間に接続され、ゲートがノードＮ１に接続したトランジスタＱ６とで構成されるインバータを有し、トランジスタＱ６は、トランジスタＱ５よりもオン抵抗が充分に小さく設定されている。
【００９３】
ノードＮ１がＬレベルのときは、トランジスタＱ６がオフするためノードＮ２はＨレベル（ＶＤＤ−Ｖｔｈ（Ｑ５））になる。逆にノードＮ１がＨレベルのときは、トランジスタＱ５およびＱ６ともオンするが、ノードＮ２はトランジスタＱ５およびＱ６のオン抵抗の比により決まる電位（≒０Ｖ）のＬレベルになる。つまり、当該インバータはいわゆる「レシオ型インバータ」である。
【００９４】
ここで、単位シフトレジスタ１０Ａがゲート線をスキャンする選択期間（例えば５０μsec）以外の期間（これを「非選択期間」と呼称し、例えば１６．６ｍsec−５０μsec）においては、単位シフトレジスタ１０Ａに接続されたゲート線はＬレベルを維持する必要がある。従って、非選択期間は、出力をプルダウンさせるトランジスタＱ２は、常にオンしていることが望ましい。
【００９５】
レシオ型インバータは、このような動作を実現するのに適しており、ノードＮ１がＬレベルである間、トランジスタＱ５およびＱ６で構成されるインバータがノードＮ２をＨレベルに維持するので、非選択期間の間じゅう、トランジスタＱ２はオン状態に保たれる。つまり、非選択期間における出力端子ＯＵＴが低インピーダンスでＬレベルに固定されるので、動作が安定化する。
【００９６】
なお、単位シフトレジスタ１０Ａの選択期間においては、トランジスタＱ２がオンしないように、トランジスタＱ６をオンさせて、トランジスタＱ２のゲート（ノードＮ２）の電位をＬレベルに落とす構成となっている。
【００９７】
また、図５に示されるように、ノードＮ１と第１の電源端子Ｓ１との間には、ゲートがセレクト端子ＳＳに接続されたトランジスタＱ１３が接続され、また、ノードＮ２と第１の電源端子Ｓ１との間には、ゲートがセレクト端子ＳＳに接続されたトランジスタＱ１４が接続されており、セレクト端子ＳＳに入力されるセレクト信号ＳＥＬに応じて活性化され、ノードＮ１およびＮ２を放電する放電回路を構成している。
【００９８】
このような構成を採ることで、非動作側のシフトレジスタ回路において、単位シフトレジスタ１０ＡのノードＮ１およびＮ２の電位をＬレベルに固定することができる。従って、当該単位シフトレジスタ１０Ａに接続されたゲート線が動作側のシフトレジスタ回路によって選択された場合でも、非動作側の単位シフトレジスタ１０ＡのノードＮ１の電位が、トランジスタＱ１のゲート−ドレイン間のオーバーラップ容量によるカップリングによって上昇し、トランジスタＱ１がオンすることを防止できるとともに、ノードＮ２の電位が、トランジスタＱ２のゲート−ドレイン間のオーバーラップ容量によるカップリングによって上昇し、トランジスタＱ２がオンすることを防止できる。このため、動作側のシフトレジスタ回路によって選択されたゲート線の電位が低下し、回路動作マージンが低下することを防止できる。
【００９９】
＜Ａ−５．変形例２＞
図５に示した単位シフトレジスタ１０Ａに対して、図６に示すように、ノードＮ１と第１の電源端子Ｓ１との間に、ゲートがノードＮ２に接続されたトランジスタＱ７を設けた単位シフトレジスタ１０Ｂを採用しても良い。なお、単位シフトレジスタ１０Ｂにおいては、図５に示した単位シフトレジスタ１０Ａと同一の構成については同一の符号を付し、重複する説明は省略する。
【０１００】
ここでは、単位シフトレジスタ１０Ｂを、シフトレジスタ回路１の第ｋステージの単位シフトレジスタとして説明する。図５に示した単位シフトレジスタ１０Ａにおいては、次段の単位シフトレジスタ１０Ａの出力信号がＨレベルになったとき（次段の選択期間）に、トランジスタＱ４がオンしてノードＮ１を放電するが、セレクト信号ＳＳがＨレベルではない非選択期間においては、ノードＮ１は高インピーダンス（フローティング状態）でＬレベルとなる。従って、非選択期間にノイズやリーク電流によりノードＮ１に電荷が供給されると、ノードＮ１の電位が上昇する可能性があるが、その場合は、トランジスタＱ１がオンし、誤信号として出力信号が出力されるという誤動作が生じる。
【０１０１】
トランジスタＱ７は、セレクト信号ＳＳがＨレベルではない非選択期間においてノードＮ１をＬレベルに固定するトランジスタであり、トランジスタＱ１３の存在と合わせて、ノードＮ１は全ての非選択期間において低インピーダンスでＬレベルに固定されることになる。従って、全ての非選択期間において、ノードＮ１のレベルが上昇することが抑制され、上記の誤動作の発生が防止される。
【０１０２】
＜Ｂ．実施の形態２＞
本発明に係る実施の形態１において、図２、図５および図６を用いて説明した単位シフトレジスタ１０、１０Ａおよび１０Ｂにおいては、非選択期間の間トランジスタＱ２のゲート（ノードＮ２）が継続してＨレベルになることで、出力端子ＯＵＴを低インピーダンスのＬレベルにすることができる。しかし、ａ−Ｓｉトランジスタのゲートがソースに対して継続的に正バイアスされると、しきい値電圧が正方向にシフトする。トランジスタＱ２でしきい値電圧の正方向シフトが生じると、当該トランジスタＱ２のオン抵抗が高くなり、出力端子ＯＵＴを充分に低インピーダンスにすることができなくなる可能性がある。
【０１０３】
本発明に係る実施の形態２においては、上記のような可能性を低減した単位シフトレジスタの構成について説明する。
【０１０４】
＜Ｂ−１．装置構成＞
図７に、実施の形態２に係る単位シフトレジスタ２０の構成を示す。単位シフトレジスタ２０は、出力端子ＯＵＴを放電するトランジスタとして、出力端子ＯＵＴと第１の電源端子Ｓ１との間に並列にトランジスタＱ２ＡおよびＱ２Ｂが接続されている。なお、図２に示した単位シフトレジスタ１０と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１０５】
ここでは、単位シフトレジスタ２０を、シフトレジスタ回路１の第ｋステージの単位シフトレジスタとして説明する。まず、トランジスタＱ２ＡおよびＱ２Ｂのゲートが接続されるノードをそれぞれ「ノードＮ２Ａ」および「ノードＮ２Ｂ」と定義する。
【０１０６】
ノードＮ１と第２の電源端子Ｓ２との間には、ゲートが入力端子ＩＮに接続されたトランジスタＱ３が接続され、またノードＮ１と第１の電源端子Ｓ１との間には、ゲートがリセット端子ＲＳＴに接続したトランジスタＱ４が接続される。
【０１０７】
また、ノードＮ１と第１の電源端子Ｓ１との間には、ゲートがセレクト端子ＳＳに接続されたトランジスタＱ１３が接続されており、セレクト端子ＳＳに入力されるセレクト信号ＳＥＬに応じて活性化され、ノードＮ１を放電する放電回路を構成している。
【０１０８】
また、ノードＮ２Ａと第１の電源端子Ｓ１との間、およびノードＮ２Ｂと第１の電源端子Ｓ１との間には、それぞれトランジスタＱ１４ａおよびＱ１４ｂが接続され、それぞれのゲートはセレクト端子ＳＳに接続されている。トランジスタＱ１４ａおよびＱ１４ｂは、セレクト端子ＳＳに入力されるセレクト信号ＳＥＬに応じて活性化され、それぞれノードＮ２ＡおよびＮ２Ｂを放電する放電回路を構成している。
【０１０９】
また、ノードＮ１と第１の電源端子Ｓ１との間には、ゲートがノードＮ２Ａに接続されたトランジスタＱ７Ａと、ゲートがノードＮ２Ｂに接続されたトランジスタＱ７Ｂとが並列に接続されている。トランジスタＱ７ＡおよびＱ７Ｂは、ノードＮ１を放電するトランジスタである。
【０１１０】
また、第２の電源端子Ｓ２と第１の電源端子Ｓ１との間に直列に接続されたトランジスタＱ５およびＱ６によって構成されるレシオ型インバータを有し、トランジスタＱ５のゲートは第２の電源端子Ｓ２に接続されてダイオード接続されており、トランジスタＱ６のゲートはノードＮ１に接続されている。
【０１１１】
そしてレシオ型インバータの出力端とノードＮ２Ａとの間には、トランジスタＱ９Ａが接続され、当該インバータの出力端とノードＮ２Ｂとの間にはトランジスタＱ９Ｂが接続されている。トランジスタＱ９Ａのゲートは第１の制御端子ＴＡに接続され、トランジスタＱ９Ｂのゲートは第２の制御端子ＴＢに接続されている。
【０１１２】
また第１の制御端子ＴＡとノードＮ２Ａの間にはトランジスタＱ８Ａが接続し、第２の制御端子ＴＢとノードＮ２Ｂとの間にはトランジスタＱ８Ｂが接続され、トランジスタＱ８ＡのゲートはノードＮ２Ｂに接続し、トランジスタＱ８ＢのゲートはノードＮ２Ａに接続している。すなわち、トランジスタＱ８ＡおよびトランジスタＱ８Ｂは、その片方の主電極（ここではドレイン）がたすき掛けに互いの制御電極（ゲート）に接続されており、いわゆるフリップフロップ回路を構成している。
【０１１３】
ここで、図８には、シフトレジスタ回路１の各シフトレジスタ回路に、制御信号切り替え回路８から制御信号ＶＦＲ１およびｘＶＦＲ１が与えられ、シフトレジスタ回路２の各シフトレジスタ回路に、制御信号切り替え回路８から制御信号ＶＦＲ２およびｘＶＦＲ２が与えられる画像表示装置２００の構成を示している。
【０１１４】
＜Ｂ−２．装置動作＞
単位シフトレジスタ２０は、所定の制御信号ＶＦＲ（図８によればシフトレジスタ回路１にはＶＦＲ１が、シフトレジスタ回路２にはＶＦＲ２が与えられるが便宜的にＶＦＲとする）が入力される第１の制御端子ＴＡおよび、制御信号ｘＶＦＲ（図８によればシフトレジスタ回路１にはｘＶＦＲ１が、シフトレジスタ回路２にはｘＶＦＲ２が与えられるが便宜的にｘＶＦＲとする）が入力される第２の制御端子ＴＢを有している。制御信号ＶＦＲおよびｘＶＦＲは互いに相補な信号である。
【０１１５】
この制御信号ＶＦＲおよびｘＶＦＲは、一定の周期でレベルが切り替わる信号である。ゲート線の駆動においては、表示画像のフレーム間のブランキング期間にレベルが切り替わる（交番する）よう制御されることが望ましく、例えば、表示画像の１フレーム毎にレベルが切り替わるよう制御される。
【０１１６】
制御信号ＶＦＲがＨレベル、制御信ｘ号ＶＦＲがＬレベルの期間は、トランジスタＱ９Ａがオンし、トランジスタＱ９Ｂがオフになるので、トランジスタＱ５およびＱ６で構成されるインバータの出力端はノードＮ２Ａに接続される。またこのときトランジスタＱ８Ｂがオンし、ノードＮ２ＡはＬレベルになる。つまりその期間には、トランジスタＱ２Ａが駆動され、トランジスタＱ２Ｂは休止状態になる。
【０１１７】
逆に、制御信号ＶＦＲがＬレベル、制御信号ｘＶＦＲがＨレベルの期間は、トランジスタＱ９Ａがオフし、トランジスタＱ９Ｂがオンになるので、トランジスタＱ５およびＱ６で構成されるインバータの出力端はノードＮ２Ｂに接続される。またこのときトランジスタＱ８Ａがオンし、ノードＮ２ＢはＬレベルになる。つまりその期間には、トランジスタＱ２Ｂが駆動され、トランジスタＱ２Ａは休止状態になる。
【０１１８】
このように、トランジスタＱ９Ａ，Ｑ９Ｂは、制御信号ＶＦＲおよびｘＶＦＲに基づいて、レシオ型インバータの出力端を、ノードＮ２ＡおよびノードＮ２Ｂに交互に接続させる切り替え回路として機能する。
【０１１９】
＜Ｂ−３．効果＞
このように、単位シフトレジスタ２０においては、制御信号ＶＦＲおよびｘＶＦＲが反転する毎に、トランジスタＱ２ＡおよびＱ８Ａのペアと、トランジスタＱ２ＢおよびＱ８Ｂのペアとが交互に休止状態になるので、それらのゲートが継続的にバイアスされることを防止できる。従って、ａ−Ｓｉトランジスタのしきい値の正方向シフトによる誤動作を防止でき、動作の信頼性が向上する。
【０１２０】
また、トランジスタＱ７ＡおよびＱ７Ｂは、セレクト信号ＳＳがＨレベルではない非選択期間においてノードＮ１をＬレベルに固定するトランジスタであり、トランジスタＱ９Ａがオンしている期間は、トランジスタＱ７ＡがオンしてノードＮ１をＬレベルに固定し、トランジスタＱ９Ｂがオンしている期間は、トランジスタＱ７ＢがオンしてノードＮ１をＬレベルに固定するので、制御信号ＶＦＲおよびｘＶＦＲに無関係にノードＮ１をＬレベルに固定することができ、トランジスタＱ１３の存在と合わせて、ノードＮ１は全ての非選択期間において低インピーダンスでＬレベルに固定されることになる。従って、全ての非選択期間において、ノードＮ１のレベルが上昇することが抑制され、誤動作の発生が防止される。
【０１２１】
また、トランジスタＱ１４ａおよびＱ１４ｂは、セレクト信号ＳＳがＨレベルである期間において、ノードＮ２ＡおよびＮ２Ｂの電位をＬレベルに固定することができるので、単位シフトレジスタ２０に接続されたゲート線が動作側のシフトレジスタ回路によって選択された場合でも、非動作側の単位シフトレジスタ２０のノードＮ２の電位が、トランジスタＱ２ＡおよびＱ２Ｂのゲート−ドレイン間のオーバーラップ容量によるカップリングによって上昇し、トランジスタＱ２ＡおよびＱ２Ｂがオンすることを防止できる。このため、動作側のシフトレジスタ回路によって選択されたゲート線の電位が低下し、回路動作マージンが低下することを防止できる。
【０１２２】
＜Ｃ．実施の形態３＞
＜Ｃ−１．装置構成＞
図９に、本発明に係る実施の形態３の単位シフトレジスタ３０の構成を示す。なお、図２に示した単位シフトレジスタ１０と同一の構成については同一の符号を付し、重複する説明は省略する。なお、単位シフトレジスタ３０においては、クロック端子ＣＫにはクロック信号ＣＬＫＡ、ＣＬＫＢおよびＣＬＫＣの何れかが入力され（シフトレジスタ回路２ではクロック信号ＣＬＫＡ、ＣＬＫＢおよびＣＬＫＣの何れかが入力され）る構成となっている。
【０１２３】
単位シフトレジスタ３０は、入力端子として第１の入力端子ＩＮ１および第２の入力端子ＩＮ２の２つを有しており、第１の入力端子ＩＮ１には前々段の出力端子ＯＵＴに接続され、第２の入力端子ＩＮ２には前段の出力端子ＯＵＴに接続される。また、第１段目の単位シフトレジスタ３０の第１の入力端子ＩＮ１および第２の入力端子ＩＮ２には、それぞれスタートパルスＳＴＶ１１（あるいはＳＴＶ２１）およびＳＴＶ１（あるいはＳＴＶ２）が入力される。スタートパルスＳＴＶ１１およびＳＴＶ１は活性化する（Ｈレベルになる）タイミングが異なっており、スタートパルスＳＴＶ１はスタートパルスＳＴＶ１１の後に活性化する。
【０１２４】
単位シフトレジスタ３０では、トランジスタＱ３のノードＮ１を充電するための構成が単位シフトレジスタ１０とは異なっており、トランジスタＱ３のゲートノード（「ノードＮ４」と定義する）を充電するトランジスタＱ１０と、ノードＮ４を昇圧する容量素子Ｃ２と、ノードＮ４を放電するトランジスタＱ４とを備えている。
【０１２５】
図９に示すように、トランジスタＱ１０は、ノードＮ４と第２の電源端子Ｓ２との間に接続され、ゲートが第１の入力端子ＩＮ１に接続される。そして、容量素子Ｃ２はノードＮ４と第２の入力端子ＩＮ２との間に接続され、トランジスタＱ４は、ノードＮ４と第１の電源端子Ｓ１との間に接続されて、そのゲートがリセット端子ＲＳＴに接続されている。
【０１２６】
また、単位シフトレジスタ３０は、ノードＮ４を入力端とするレシオ型インバータ（トランジスタＱ５およびＱ６で構成）を備えており、出力端子ＯＵＴおよびノードＮ１をそれぞれ放電するトランジスタＱ２およびＱ７のゲート（ノードＮ２）は共に、当該インバータの出力端に接続される。またノードＮ４と第１の電源端子Ｓ１との間には、トランジスタＱ４と並列にトランジスタＱ１１が接続されており、そのゲートはノードＮ２に接続されている。
【０１２７】
また、ノードＮ１と第１の電源端子Ｓ１との間には、ゲートがセレクト端子ＳＳに接続されたトランジスタＱ１３が接続され、また、ノードＮ２と第１の電源端子Ｓ１との間には、ゲートがセレクト端子ＳＳに接続されたトランジスタＱ１４が接続されており、セレクト端子ＳＳに入力されるセレクト信号ＳＥＬに応じて活性化され、ノードＮ１およびＮ２を放電する放電回路を構成している。
【０１２８】
ここで、図１０には、複数の単位シフトレジスタ３０によって構成されるシフトレジスタ回路１および２を備えた画像表示装置３００の構成を示しており、シフトレジスタ回路１および２の各単位シフトレジスタ３０の第１の入力端子ＩＮ１およびＩＮ２に与えられる信号の接続関係を示している。図１０において、単位シフトレジスタ３０は、シフトクロックとして、クロック信号ＣＬＫＡ１、ＣＬＫＢ１およびＣＬＫＣ１（ＣＬＫＡ２、ＣＬＫＢ２およびＣＬＫＣ２）の３相クロックによりシフト動作する構成となっている。
【０１２９】
また、最終段の単位シフトレジスタ３０のリセット端子ＲＳＴには、単位シフトレジスタ３０の段数によって、スタートパルスＳＴＶ１（またはＳＴＶ２）またはＳＴＶ１１（またはＳＴＶ１１）が入力される。すなわち、シフトレジスタ回路１においては、最終段の単位シフトレジスタ３０にクロック信号ＣＬＫＡ１が与えられる場合にはスタートパルスＳＴＶ１１が与えられ、シフトレジスタ回路２においては、最終段の単位シフトレジスタ３０にクロック信号ＣＬＫＡ２が与えられる場合にはスタートパルスＳＴＶ２１が与えられる。
【０１３０】
＜Ｃ−２．装置動作＞
単位シフトレジスタ３０においては、ノードＮ１を充電するトランジスタＱ３のゲートが、前段および前々段のそれぞれの出力信号を用いて充電・昇圧される点に特徴がある。
【０１３１】
ここでは、単位シフトレジスタ３０を、シフトレジスタ回路１の第ｋステージの単位シフトレジスタとして説明する。すなわち、単位シフトレジスタ３０において、トランジスタＱ３のゲート（ノードＮ４）は、まず前々段の出力信号Ｋ−２がＨレベルになるときに、トランジスタＱ１０によってＶＤＤ−Ｖｔｈ（Ｑ１０）のレベルにまでプリチャージされる。次いで前段の出力信号Ｋ−１がＨレベルになるときには、ノードＮ４は容量素子Ｃ２によって２×ＶＤＤ−Ｖｔｈ（１０）程度にまで昇圧される。つまりトランジスタＱ３のゲート電位は、図２の単位シフトレジスタの場合よりもＶＤＤ程度高くなり、当該トランジスタＱ３は、ソースフォロアモードでなく非飽和領域での動作によりノードＮ１を充電することができる。従って、ノードＮ１は高速に充電されてＨレベル（ＶＤＤ）になるので、シフトレジスタ回路の動作の高速化を図ることができる。
【０１３２】
なお、単位シフトレジスタ３０では、選択期間においてトランジスタＱ３のゲート（ノードＮ４）はフローティング状態となるので、次段の出力信号Ｋ＋１により制御されるトランジスタＱ４は、当該ノードＮ４の放電に用いられている。この点で、トランジスタＱ４がノードＮ１の放電トランジスタとして使用される、図２に示した単位シフトレジスタ１０とは異なる。
【０１３３】
トランジスタＱ４がノードＮ４をＬレベルにすると、トランジスタＱ５およびＱ６で構成されるレシオ型インバータによってノードＮ２がＨレベルにされ、それに応じてトランジスタＱ７がオンしてノードＮ１を放電する。つまり、単位シフトレジスタ３０では、リセット端子ＲＳＴに入力される信号に応じてノードＮ１を放電する役割（すなわち、図２におけるトランジスタＱ４の役割）は、トランジスタＱ７が担っている。
【０１３４】
また、トランジスタＱ１１は、ノードＮ２がＨレベルになった間（非選択期間）、ノードＮ４を低インピーダンスのＬレベルに維持しするように動作しており、それによって当該単位シフトレジスタの誤動作が防止される。
【０１３５】
＜Ｃ−３．効果＞
以上説明したように、非動作側のシフトレジスタ回路においては、単位シフトレジスタ３０のノードＮ１およびＮ２の電位をＬレベルに固定することができるので、当該単位シフトレジスタ３０に接続されたゲート線が動作側のシフトレジスタ回路によって選択された場合でも、非動作側の単位シフトレジスタ３０のノードＮ１の電位が、トランジスタＱ１のゲート−ドレイン間のオーバーラップ容量によるカップリングによって上昇し、トランジスタＱ１がオンすることを防止できる。また、ノードＮ２の電位が、トランジスタＱ２のゲート−ドレイン間のオーバーラップ容量によるカップリングによって上昇し、トランジスタＱ２がオンすることを防止できる。このため、動作側のシフトレジスタ回路によって選択されたゲート線の電位が低下し、回路動作マージンが低下することを防止できる。
【０１３６】
＜Ｄ．実施の形態４＞
＜Ｄ−１．装置構成＞
図１１に、本発明に係る実施の形態４の単位シフトレジスタ４０の構成を示す。なお、図２に示した単位シフトレジスタ１０と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１３７】
単位シフトレジスタ４０は、クロック端子を２つ有している。すなわち、トランジスタＱ１のドレインが接続する第１のクロック端子ＣＫ１に加え、それに入力されるものとは異なる位相のクロック信号が入力される第２のクロック端子ＣＫ２を備えている。
【０１３８】
また、ノードＮ１と出力端子ＯＵＴとの間に、ゲートが第１のクロック端子ＣＫ１に接続されたトランジスタＱ１２が設けられている。そして、第２のクロック端子ＣＫ２と第１の電源端子Ｓ１との間に直列に接続されたトランジスタＱ５およびＱ６Ａによって構成されるレシオ型インバータを有し、トランジスタＱ５のゲートは第２のクロック端子ＣＫ２に接続されてダイオード接続されており、トランジスタＱ６ＡのゲートはノードＮ１に接続されている。つまり第２のクロック端子ＣＫ２に入力されるクロック信号は、当該インバータの電源となる。
【０１３９】
そしてレシオ型インバータの出力端（「ノードＮ５」と定義する）と第１の電源端子Ｓ１との間に、ゲートが第１のクロック端子ＣＫ１に接続したトランジスタＱ６Ｂが設けられている。
【０１４０】
さらに、ノードＮ１と第１の電源端子Ｓ１との間に、ゲートがノードＮ５に接続されたトランジスタＱ７が接続されている。また、単位シフトレジスタ４０では、出力端子ＯＵＴと第１の電源端子Ｓ１との間に接続したトランジスタＱ２のゲートは、第２のクロック端子ＣＫ２に接続される。
【０１４１】
＜Ｄ−２．装置動作＞
単位シフトレジスタ４０の基本的な動作は、図２に示した単位シフトレジスタ１０とほぼ同じであるが、トランジスタＱ５およびＱ６Ａで構成されるインバータが、第２のクロック端子ＣＫ２に入力されるクロック信号によって電力が供給されることで活性化され、また、その出力はトランジスタＱ６Ｂによって強制的にＬレベルに固定される点が特徴的である。
【０１４２】
ここでは、単位シフトレジスタ４０を、シフトレジスタ回路１の第ｋステージの単位シフトレジスタとして動作を説明する。簡単のため、当該単位シフトレジスタ４０においては、第１のクロック端子ＣＫ１にクロック信号ＣＬＫＡが入力され、第２のクロック端子ＣＫ２にクロック信号ＣＬＫＢが入力されるものとする。なお、第ｋステージの単位シフトレジスタ４０において、第１のクロック端子ＣＫ１にクロック信号ＣＬＫＡを入力し、第２のクロック端子ＣＫ２にクロック信号ＣＬＫＢを入力した場合、次段（ｋ＋１段目）の単位シフトレジスタ４０には、第１のクロック端子ＣＫ１にクロック信号ＣＬＫＢを入力し、第２のクロック端子ＣＫ２にクロック信号ＣＬＫＡを入力する。このように、クロック信号ＣＬＫＡおよびＣＬＫＢは、第１のクロック端子ＣＫ１および第２のクロック端子ＣＫ２に対して、縦列接続された複数の単位シフトレジスタ４０のステージごとに交互に入れ替えて入力することは言うまでもない。
【０１４３】
まず、単位シフトレジスタ４０の非選択期間の動作について説明する。非選択期間では、ノードＮ１はＬレベルであるので、トランジスタＱ５およびＱ６Ａで構成されるインバータがクロック信号ＣＬＫＢにより活性化されるとノードＮ５がＨレベルになる。また当該インバータが非活性になるときは、トランジスタＱ６Ｂがクロック信号ＣＬＫＡによってオンにされるので、ノードＮ５はＬレベルになる。つまり、非選択期間においては、ノードＮ５はほぼクロック信号ＣＬＫＢと同じようにレベルが変化することになる。従ってトランジスタＱ７は、クロック信号ＣＬＫＢがＨレベルになるタイミングでノードＮ１を低インピーダンスのＬレベルにする。
【０１４４】
トランジスタＱ７は、クロック信号ＣＬＫＢがＬレベルのときにはオフになるが、その間はクロック信号ＣＬＫＡがトランジスタＱ１２をオンにするので、ノードＮ１の電荷はトランジスタＱ１２によって出力端子ＯＵＴに放出される。通常、出力端子ＯＵＴには容量性の負荷（画素アレイのゲート線）が接続されるため、出力端子ＯＵＴに放出される程度の電荷では、出力端子ＯＵＴがＨレベルになることはない。
【０１４５】
＜Ｄ−３．効果＞
このように単位シフトレジスタ４０の非選択期間においては、トランジスタＱ７とトランジスタＱ１２とが交互にノードＮ１を放電するように動作することによってノードＮ１のレベル上昇が防止されている。トランジスタＱ７およびＱ１２のゲートは継続的に正バイアスされないので、それらのしきい値電圧の正方向シフトは抑制される。
【０１４６】
また、トランジスタＱ２は、クロック信号ＣＬＫＢがＨレベルになるときにオンして、出力端子ＯＵＴを低インピーダンスのＬレベルにする。つまりトランジスタＱ２のゲートも継続的に正バイアスされないので、そのしきい値電圧の正方向シフトも抑制される。
【０１４７】
また、前段の出力信号Ｋ−１がＨレベルになり、単位シフトレジスタ４０の選択期間になると、ノードＮ１がＨレベルになる。その間は、トランジスタＱ５およびＱ６Ａで構成されるインバータがクロック信号ＣＬＫＢにより活性化されてもノードＮ５はＬレベルであるので、トランジスタＱ７はオフになりノードＮ１のＨレベルは維持される。そしてクロック信号ＣＬＫＡがＨレベルになると、トランジスタＱ１２のゲートがＨレベルになるが、それと同時に出力端子ＯＵＴ（出力信号Ｋ）もＨレベルになるので、トランジスタＱ１２はオンせず、ノードＮ１はフローティング状態でＨレベルに維持される（クロック信号ＣＬＫＡにより昇圧される）。従って、単位シフトレジスタ４０は、正常に出力信号Ｋを出力することができる。
【０１４８】
また、シフトレジスタ回路１が非動作の場合は、単位シフトレジスタ４０のノードＮ１は、トランジスタＱ１３を介して放電されるので、単位シフトレジスタ４０のノードＮ１の電位が、ゲート−ドレイン間のオーバーラップ容量によるカップリングによって上昇し、トランジスタＱ１がオンすることを防止でき、動作しているシフトレジスタ回路２の回路動作マージンが低下することを防止できる。
【０１４９】
＜Ｄ−４．変形例＞
上述の説明においては、トランジスタＱ２のソースは第１の電源端子Ｓ１に接続しているものとしたが、第１のクロック端子ＣＫ１に接続させても良い。その場合には、トランジスタＱ２のゲートに入力されるクロック信号ＣＬＫＢがＬレベルになって当該トランジスタＱ２がオフになるとき、ソースに入力されるクロック信号ＣＬＫＡがＨレベルになるため、トランジスタＱ２のゲートがソースに対して負にバイアスされるのと等価な状態になる。それにより、正方向へシフトしたしきい値電圧が負方向へ戻って回復するため、トランジスタＱ２の駆動能力の低下が軽減され、回路の動作寿命が延びるという効果が得られる。
【０１５０】
＜Ｅ．実施の形態５＞
＜Ｅ−１．装置構成＞
図１２に、本発明に係る実施の形態５の単位シフトレジスタ５０の構成を示す。なお、図２に示した単位シフトレジスタ１０と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１５１】
単位シフトレジスタ５０も、トランジスタＱ１のドレインが接続する第１のクロック端子ＣＫ１に加え、それに入力されるものとは異なる位相のクロック信号が入力される第２のクロック端子ＣＫ２を備えている。
【０１５２】
単位シフトレジスタ５０においては、出力端子ＯＵＴを放電するトランジスタとして、出力端子ＯＵＴと第１の電源端子Ｓ１との間に並列にトランジスタＱ２ＡおよびＱ２Ｂが接続されている。
【０１５３】
ここでは、単位シフトレジスタ５０を、シフトレジスタ回路１の第ｋステージの単位シフトレジスタとして説明する。まず、トランジスタＱ２Ａのゲートが接続されるノードを「ノードＮ２」と定義する。
【０１５４】
ノードＮ１と第２の電源端子Ｓ２との間には、ゲートが入力端子ＩＮに接続されたトランジスタＱ３が接続され、またノードＮ１と第１の電源端子Ｓ１との間には、ゲートがリセット端子ＲＳＴに接続したトランジスタＱ４が接続される。さらに、ノードＮ１と第１の電源端子Ｓ１との間に、ゲートがノードＮ２に接続されたトランジスタＱ７が接続されている。なお、トランジスタＱ３はノードＮ１と第２の電源端子Ｓ２との間に接続されるものとして説明したが、第２の電源端子Ｓ２の代わりに前段の単位シフトレジスタの出力端子ＯＵＴから出力される出力信号Ｋ−１が与えられる端子に接続する構成としても良い。
【０１５５】
そして、第１のクロック端子ＣＫ１と第１の電源端子Ｓ１との間には、容量素子Ｃ３と、ゲートがノードＮ１に接続したトランジスタＱ６とが直列に接続されて構成されるインバータが設けられている。当該インバータ回路は、トランジスタＱ１のゲートノード（ノードＮ１）を入力端とし、トランジスタＱ２Ａのゲートノード（ノードＮ２）を出力端とし、容量素子Ｃ３を負荷素子とする容量性負荷型のインバータである。
【０１５６】
また当該インバータは、第１のクロック端子ＣＫ１に入力されるクロック信号が電源となる点で、通常のインバータとは異なる。すなわち当該インバータの出力端であるノードＮ２と第１のクロック端子ＣＫ１との間に接続される容量素子Ｃ３は、当該インバータの負荷素子であると共に、第１のクロック端子ＣＫ１とノードＮ２との結合容量としても機能する。
【０１５７】
さらに単位シフトレジスタ５０では、ゲートが上記インバータの出力端に接続したトランジスタＱ２Ａと並列に、トランジスタＱ２Ｂが接続されている。このトランジスタＱ２Ｂのゲートは、第２のクロック端子ＣＫ２に接続している。
【０１５８】
また、ノードＮ１と第１の電源端子Ｓ１との間には、ゲートがセレクト端子ＳＳに接続されたトランジスタＱ１３が接続され、ノードＮ２と第１の電源端子Ｓ１との間には、ゲートがセレクト端子ＳＳに接続されたトランジスタＱ１４が接続されており、セレクト端子ＳＳに入力されるセレクト信号ＳＥＬに応じて活性化され、ノードＮ１およびＮ２を放電する放電回路を構成している。
【０１５９】
＜Ｅ−２．装置動作＞
単位シフトレジスタ５０の基本的な動作は、図２に示した単位シフトレジスタ１０とほぼ同じであるが、容量素子Ｃ３およびトランジスタＱ６で構成されるインバータが、第１のクロック端子ＣＫ１に入力されるクロック信号によって電力が供給されることで活性化される点が特徴的である。
【０１６０】
ここでは、単位シフトレジスタ５０を、シフトレジスタ回路１の第ｋステージの単位シフトレジスタとして動作を説明する。簡単のため、当該単位シフトレジスタ５０においては、第１のクロック端子ＣＫ１にクロック信号ＣＬＫＡが入力され、第２のクロック端子ＣＫ２にクロック信号ＣＬＫＢが入力されるものとする。
【０１６１】
まず、単位シフトレジスタ５０の非選択期間の動作について説明する。非選択期間では、ノードＮ１はＬレベルであるので、容量素子Ｃ３およびトランジスタＱ６で構成されるインバータがクロック信号ＣＬＫＡにより活性化されるとノードＮ２がＨレベルになる。また当該インバータが非活性になるときは、容量素子Ｃ３を介した結合のため、クロック信号ＣＬＫＡの立ち下がりに応じてノードＮ２はＬレベルになる。つまり、非選択期間においては、ノードＮ２はほぼクロック信号ＣＬＫＡと同じようにレベルが変化することになる。従ってトランジスタＱ７はクロック信号ＣＬＫＡがＨレベルになるタイミングでノードＮ１を低インピーダンスのＬレベルにする。
【０１６２】
また、トランジスタＱ２ＡもトランジスタＱ７と同様にクロック信号ＣＬＫＡに同期したタイミングでオンし、それによって出力端子ＯＵＴを低インピーダンスのＬレベルにする。クロック信号ＣＬＫＡがＬレベルのときトランジスタＱ２Ａはオフになるが、このときトランジスタＱ２Ｂがクロック信号ＣＬＫＢによってオンされ、出力端子ＯＵＴを低インピーダンスのＬレベルにする。
【０１６３】
＜Ｅ−３．効果＞
このように単位シフトレジスタ５０の非選択期間においては、トランジスタＱ７がクロック信号ＣＬＫＡに同期したタイミングでノードＮ１を放電するように動作することによってノードＮ１のレベル上昇が防止されている。またトランジスタＱ２ＡとトランジスタＱ２Ｂとが交互に出力端子ＯＵＴを放電することによって、誤信号としての出力信号Ｋが発生することを防止している。これらトランジスタＱ２Ａ、Ｑ２ＢおよびＱ７のゲート電極は継続的に正バイアスされないので、それらのしきい値電圧の正方向シフトは抑制される。
【０１６４】
また、前段の出力信号Ｋ−１がＨレベルになり、単位シフトレジスタ５０の選択期間になると、当該単位シフトレジスタ５０のトランジスタＱ３がオンするのでノードＮ１がＨレベルになる。そのとき容量素子Ｃ３およびトランジスタＱ６で構成されるインバータは非活性であり、ノードＮ２はＬレベルになっている。そしてクロック信号ＣＬＫＡがＨレベルになると当該インバータが活性化されるが、トランジスタＱ６がオンしているのでノードＮ２はＬレベルを維持する。よって選択期間ではトランジスタＱ７のオフが維持され、ノードＮ１はフローティング状態でＨレベルに保たれる（クロック信号ＣＬＫＡにより昇圧される）。従って、単位シフトレジスタ５０は、正常に出力信号Ｋを出力することができる。
【０１６５】
また、シフトレジスタ回路１が非動作の場合は、単位シフトレジスタ５０のノードＮ１およびＮ２は、トランジスタＱ１３およびＱ１４を介して放電されるので、ノードＮ１およびＮ２の電位をＬレベルに固定することができる。
【０１６６】
従って、単位シフトレジスタ５０に接続されたゲート線が動作側のシフトレジスタ回路によって選択された場合でも、非動作側の単位シフトレジスタ５０のノードＮ１の電位が、トランジスタＱ１のゲート−ドレイン間のオーバーラップ容量によるカップリングによって上昇し、トランジスタＱ１がオンすることを防止できるとともに、ノードＮ２の電位が、トランジスタＱ２ＡおよびＱ２Ｂのゲート−ドレイン間のオーバーラップ容量によるカップリングによって上昇し、トランジスタＱ２ＡおよびＱ２Ｂがオンすることを防止できる。このため、動作側のシフトレジスタ回路によって選択されたゲート線の電位が低下し、回路動作マージンが低下することを防止できる。
【０１６７】
＜Ｆ．実施の形態６について＞
実施の形態１〜５において説明した単位シフトレジスタでは、セレクト信号ＳＥＬに応じて、出力段を構成するトランジスタのゲートノードの電位を強制的にＬレベルに固定する構成を示したが、セレクト信号ＳＥＬを使用せずに電位の固定を行うことも可能である。
【０１６８】
以下、本発明に係る実施の形態６として、各実施の形態で示した単位シフトレジスタのそれぞれについて、セレクト信号ＳＥＬを使用せずに電位の固定を行う構成を示す。
【０１６９】
＜Ｆ−１．単位シフトレジスタ１０Ａへの適用＞
＜Ｆ−１−１．第１の適用例＞
図１３に、図５に示した単位シフトレジスタ１０Ａに、セレクト信号ＳＥＬを使用せずに電位の固定を行う構成を適用した単位シフトレジスタ１０Ａ１の構成を示す。なお、図５に示した単位シフトレジスタ１０Ａと同一の構成については同一の符号を付し、重複する説明は省略する。
【０１７０】
図１３に示すように、単位シフトレジスタ１０Ａ１においては、トランジスタＱ１３のソースが第２の電源端子Ｓ２に接続され、トランジスタＱ１３およびＱ１４のゲートは、出力端子ＯＵＴに接続される構成となっており、セレクト信号ＳＥＬを使用しない構成となっている。
【０１７１】
このような構成を採る場合、非動作側のシフトレジスタ回路の単位シフトレジスタ１０Ａ１に接続されるゲート線が、動作側のシフトレジスタ回路の単位シフトレジスタ１０Ａ１によって選択された場合、ゲート線の電位で非動作側のシフトレジスタ回路の単位シフトレジスタ１０Ａ１のトランジスタＱ１３およびＱ１４がオンするが、図４を用いて説明したように、非動作のシフトレジスタ回路においては、高電位側電源電位ＶＤＤもＬレベルに固定されるので、ノードＮ１およびＮ２の電位はＬレベルに固定される。
【０１７２】
一方、動作側のシフトレジスタ回路の単位シフトレジスタ１０Ａ１では、ゲート線の選択によりトランジスタＱ１３のゲート電位が高電位側電源電位ＶＤＤまで上昇するが、ソース電位が高電位側電源電位ＶＤＤであるためトランジスタＱ１３がオンすることはなく、シフトレジスタ回路の動作に影響は与えない。また、トランジスタＱ１４もオンするが、出力をプルダウンさせるトランジスタＱ２をオフ状態に固定することになるので、シフトレジスタ回路の動作に影響は与えない。
【０１７３】
従って、単位シフトレジスタ１０Ａ１によれば、選択されたゲート線の電位が低下し、回路動作マージンが低下することを防止できるとともに、外部からセレクト信号ＳＥＬを与える必要がないので、回路構成が簡単となる。
【０１７４】
＜Ｆ−１−２．第２の適用例＞
図１４に、図５に示した単位シフトレジスタ１０Ａに、セレクト信号ＳＥＬを使用せずに電位の固定を行う構成を適用した単位シフトレジスタ１０Ａ２の構成を示す。なお、図５に示した単位シフトレジスタ１０Ａと同一の構成については同一の符号を付し、重複する説明は省略する。
【０１７５】
図１４に示すように、単位シフトレジスタ１０Ａ２においては、トランジスタＱ１３のソースがクロック端子ＣＫに接続され、トランジスタＱ１３およびＱ１４のゲートは、出力端子ＯＵＴに接続される構成となっており、セレクト信号ＳＥＬを使用しない構成となっている。
【０１７６】
このような構成を採る場合、非動作側のシフトレジスタ回路の単位シフトレジスタ１０Ａ２に接続されるゲート線が、動作側のシフトレジスタ回路の単位シフトレジスタ１０Ａ２によって選択された場合、ゲート線の電位で非動作側のシフトレジスタ回路の単位シフトレジスタ１０Ａ２のトランジスタＱ１３およびＱ１４がオンするが、図４を用いて説明したように、非動作のシフトレジスタ回路においては、クロック信号ＣＬＫＡおよびＣＬＫＢはＬレベルに固定されるので、ノードＮ１およびＮ２の電位はＬレベルに固定される。
【０１７７】
一方、動作側のシフトレジスタ回路の単位シフトレジスタ１０Ａ２では、ゲート線の選択によりトランジスタＱ１３のゲート電位が高電位側電源電位ＶＤＤまで上昇するが、ソースに与えられるクロック信号ＣＬＫＡ（あるいはＣＬＫＢ）の電位が高電位側電源電位ＶＤＤであるためトランジスタＱ１３がオンすることはなく、シフトレジスタ回路の動作に影響は与えない。また、トランジスタＱ１４もオンするが、出力をプルダウンさせるトランジスタＱ２をオフ状態に固定することになるので、シフトレジスタ回路の動作に影響は与えない。
【０１７８】
従って、単位シフトレジスタ１０Ａ２によれば、選択されたゲート線の電位が低下し、回路動作マージンが低下することを防止できるとともに、外部からセレクト信号ＳＥＬを与える必要がないので、回路構成が簡単となる。
【０１７９】
＜Ｆ−１−３．第３の適用例＞
図１５に、図５に示した単位シフトレジスタ１０Ａに、セレクト信号ＳＥＬを使用せずに電位の固定を行う構成を適用した単位シフトレジスタ１０Ａ３の構成を示す。なお、図５に示した単位シフトレジスタ１０Ａと同一の構成については同一の符号を付し、重複する説明は省略する。
【０１８０】
図１５に示すように、単位シフトレジスタ１０Ａ３においては、図５の単位シフトレジスタ１０ＡにおけるトランジスタＱ１３の代わりに、クロック端子ＣＫとノードＮ１との間に直列に接続されたトランジスタＱ１３ａおよびＱ１３ｂを有している。そして、トランジスタＱ１３ａおよびＱ１３ｂのゲートは、トランジスタＱ１４のゲートとともに、出力端子ＯＵＴに接続される構成となっており、セレクト信号ＳＥＬを使用しない構成となっている。トランジスタＱ１３ａおよびＱ１３ｂのように直列に接続されたトランジスタのゲートが相互に接続された構成を「デュアルゲートトランジスタ」と呼称する。
【０１８１】
このような構成を採る場合、非動作側のシフトレジスタ回路の単位シフトレジスタ１０Ａ３に接続されるゲート線が、動作側のシフトレジスタ回路の単位シフトレジスタ１０Ａ３によって選択された場合、ゲート線の電位で非動作側のシフトレジスタ回路の単位シフトレジスタ１０Ａ３のトランジスタＱ１３ａおよびＱ１３ｂおよびＱ１４がオンするが、図４を用いて説明したように、非動作のシフトレジスタ回路においては、クロック信号ＣＬＫＡおよびＣＬＫＢはＬレベルに固定されるので、ノードＮ１およびＮ２の電位はＬレベルに固定される。
【０１８２】
一方、動作側のシフトレジスタ回路の単位シフトレジスタ１０Ａ３では、ゲート線の選択によりトランジスタＱ１３ａおよびＱ１３ｂのゲート電位が高電位側電源電位ＶＤＤまで上昇するが、ソースに与えられるクロック信号ＣＬＫＡ（あるいはＣＬＫＢ）の電位が高電位側電源電位ＶＤＤであるためトランジスタＱ１３ａおよびＱ１３ｂがオンすることはなく、シフトレジスタ回路の動作に影響は与えない。また、トランジスタＱ１４もオンするが、出力をプルダウンさせるトランジスタＱ２をオフ状態に固定することになるので、シフトレジスタ回路の動作に影響は与えない。
【０１８３】
従って、単位シフトレジスタ１０Ａ３によれば、選択されたゲート線の電位が低下し、回路動作マージンが低下することを防止できるとともに、外部からセレクト信号ＳＥＬを与える必要がないので、回路構成が簡単となる。
【０１８４】
また、ノードＮ１の電位固定用のトランジスタを、デュアルゲートトランジスタで構成することで、ゲート線の非選択期間中にノードＮ１の電位固定用のトランジスタに、しきい値電圧の負方向シフトが発生することを抑制できる。
【０１８５】
すなわち、直列接続したトランジスタＱ１３ａおよびＱ１３ｂの各々においては、ソースおよびドレインの両方がＨレベル、ゲートがＬレベルとなる電位状態が防止されるので、当該トランジスタのしきい値電圧が負方向にシフトすることが防止される。よって、非選択期間にデュアルゲートトランジスタに電流が流れノードＮ１のレベルが上昇することを防止でき、誤動作の発生を防止してシフトレジスタ回路の信頼性を向上できる。
【０１８６】
＜Ｆ−２．単位シフトレジスタ１０Ｂへの適用＞
＜Ｆ−２−１．第１の適用例＞
図１６に、図６に示した単位シフトレジスタ１０Ｂに、セレクト信号ＳＥＬを使用せずに電位の固定を行う構成を適用した単位シフトレジスタ１０Ｂ１の構成を示す。なお、図６に示した単位シフトレジスタ１０Ｂと同一の構成については同一の符号を付し、重複する説明は省略する。
【０１８７】
図１６に示すように、単位シフトレジスタ１０Ｂ１においては、トランジスタＱ１３のソースが第２の電源端子Ｓ２に接続され、トランジスタＱ１３およびＱ１４のゲートは、出力端子ＯＵＴに接続される構成となっており、セレクト信号ＳＥＬを使用しない構成となっている。
【０１８８】
このような構成を採る場合も、図１３に示した単位シフトレジスタ１０Ａ１と同様の作用効果を奏し、選択されたゲート線の電位が低下し、回路動作マージンが低下することを防止できるとともに、外部からセレクト信号ＳＥＬを与える必要がないので、回路構成が簡単となる。
【０１８９】
＜Ｆ−２−２．第２の適用例＞
図１７に、図６に示した単位シフトレジスタ１０Ｂに、セレクト信号ＳＥＬを使用せずに電位の固定を行う構成を適用した単位シフトレジスタ１０Ｂ２の構成を示す。なお、図６に示した単位シフトレジスタ１０Ｂと同一の構成については同一の符号を付し、重複する説明は省略する。
【０１９０】
図１７に示すように、単位シフトレジスタ１０Ｂ２においては、トランジスタＱ１３のソースがクロック端子ＣＫに接続され、トランジスタＱ１３およびＱ１４のゲートは、出力端子ＯＵＴに接続される構成となっており、セレクト信号ＳＥＬを使用しない構成となっている。
【０１９１】
このような構成を採る場合も、図１４に示した単位シフトレジスタ１０Ａ２と同様の作用効果を奏し、選択されたゲート線の電位が低下し、回路動作マージンが低下することを防止できるとともに、外部からセレクト信号ＳＥＬを与える必要がないので、回路構成が簡単となる。
【０１９２】
＜Ｆ−２−３．第３の適用例＞
図１８に、図６に示した単位シフトレジスタ１０Ｂに、セレクト信号ＳＥＬを使用せずに電位の固定を行う構成を適用した単位シフトレジスタ１０Ｂ３の構成を示す。なお、図６に示した単位シフトレジスタ１０Ｂと同一の構成については同一の符号を付し、重複する説明は省略する。
【０１９３】
図１８に示すように、単位シフトレジスタ１０Ｂ３においては、図６の単位シフトレジスタ１０ＢにおけるトランジスタＱ１３の代わりに、クロック端子ＣＫとノードＮ１との間に直列に接続されたトランジスタＱ１３ａおよびＱ１３ｂを有している。そして、トランジスタＱ１３ａおよびＱ１３ｂのゲートは、トランジスタＱ１４のゲートとともに、出力端子ＯＵＴに接続される構成となっており、セレクト信号ＳＥＬを使用しない構成となっている。
【０１９４】
このような構成を採る場合も、図１５に示した単位シフトレジスタ１０Ａ３と同様の作用効果を奏し、選択されたゲート線の電位が低下し、回路動作マージンが低下することを防止できるとともに、外部からセレクト信号ＳＥＬを与える必要がないので、回路構成が簡単となる。
【０１９５】
また、ノードＮ１の電位固定用のトランジスタを、デュアルゲートトランジスタで構成することで、ゲート線の非選択期間中にノードＮ１の電位固定用のトランジスタに、しきい値電圧の負方向シフトが発生することを抑制できる。よって、非選択期間にデュアルゲートトランジスタに電流が流れノードＮ１のレベルが上昇することを防止でき、誤動作の発生を防止してシフトレジスタ回路の信頼性を向上できる。
【０１９６】
＜Ｆ−３．単位シフトレジスタ２０への適用＞
＜Ｆ−３−１．第１の適用例＞
図１９に、図７に示した単位シフトレジスタ２０に、セレクト信号ＳＥＬを使用せずに電位の固定を行う構成を適用した単位シフトレジスタ２０１の構成を示す。なお、図７に示した単位シフトレジスタ２０と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１９７】
図１９に示すように、単位シフトレジスタ２０１においては、トランジスタＱ１３のソースが第２の電源端子Ｓ２に接続され、トランジスタＱ１３、Ｑ１４ａおよびＱ１４ｂのゲートは、出力端子ＯＵＴに接続される構成となっており、セレクト信号ＳＥＬを使用しない構成となっている。
【０１９８】
このような構成を採る場合、非動作側のシフトレジスタ回路の単位シフトレジスタ２０１に接続されるゲート線が、動作側のシフトレジスタ回路の単位シフトレジスタ２０１によって選択された場合、ゲート線の電位で非動作側のシフトレジスタ回路の単位シフトレジスタ２０１のトランジスタＱ１３、Ｑ１４ａおよびＱ１４ｂがオンするが、図４を用いて説明したように、非動作のシフトレジスタ回路においては、高電位側電源電位ＶＤＤもＬレベルに固定されるので、ノードＮ１、Ｎ２ＡおよびＮ２Ｂの電位はＬレベルに固定される。
【０１９９】
一方、動作側のシフトレジスタ回路の単位シフトレジスタ２０１では、ゲート線の選択によりトランジスタＱ１３のゲート電位が高電位側電源電位ＶＤＤまで上昇するが、ソース電位が高電位側電源電位ＶＤＤであるためトランジスタＱ１３がオンすることはなく、シフトレジスタ回路の動作に影響は与えない。また、トランジスタＱ１４ａおよびＱ１４ｂもオンするが、出力をプルダウンさせるトランジスタＱ２ＡおよびＱ２Ｂをオフ状態に固定することになるので、シフトレジスタ回路の動作に影響は与えない。
【０２００】
従って、単位シフトレジスタ２０１によれば、選択されたゲート線の電位が低下し、回路動作マージンが低下することを防止できるとともに、外部からセレクト信号ＳＥＬを与える必要がないので、回路構成が簡単となる。
【０２０１】
＜Ｆ−３−２．第２の適用例＞
図２０に、図７に示した単位シフトレジスタ２０に、セレクト信号ＳＥＬを使用せずに電位の固定を行う構成を適用した単位シフトレジスタ２０２の構成を示す。なお、図７に示した単位シフトレジスタ２０と同一の構成については同一の符号を付し、重複する説明は省略する。
【０２０２】
図２０に示すように、単位シフトレジスタ２０２においては、トランジスタＱ１３のソースがクロック端子ＣＫに接続され、トランジスタＱ１３、Ｑ１４ａおよびＱ１４ｂのゲートは、出力端子ＯＵＴに接続される構成となっており、セレクト信号ＳＥＬを使用しない構成となっている。
【０２０３】
このような構成を採る場合、非動作側のシフトレジスタ回路の単位シフトレジスタ２０２に接続されるゲート線が、動作側のシフトレジスタ回路の単位シフトレジスタ２０２によって選択された場合、ゲート線の電位で非動作側のシフトレジスタ回路の単位シフトレジスタ２０２のトランジスタＱ１３、Ｑ１４ａおよびＱ１４ｂがオンするが、図４を用いて説明したように、非動作のシフトレジスタ回路においては、クロック信号ＣＬＫＡおよびＣＬＫＢはＬレベルに固定されるので、ノードＮ１、Ｎ２ＡおよびＮ２Ｂの電位はＬレベルに固定される。
【０２０４】
一方、動作側のシフトレジスタ回路の単位シフトレジスタ２０２では、ゲート線の選択によりトランジスタＱ１３のゲート電位が高電位側電源電位ＶＤＤまで上昇するが、ソースに与えられるクロック信号ＣＬＫＡ（あるいはＣＬＫＢ）の電位が高電位側電源電位ＶＤＤであるためトランジスタＱ１３がオンすることはなく、シフトレジスタ回路の動作に影響は与えない。また、トランジスタＱ１４ａおよびＱ１４ｂもオンするが、出力をプルダウンさせるトランジスタＱ２ＡおよびＱ２Ｂをオフ状態に固定することになるので、シフトレジスタ回路の動作に影響は与えない。
【０２０５】
従って、単位シフトレジスタ２０２によれば、選択されたゲート線の電位が低下し、回路動作マージンが低下することを防止できるとともに、外部からセレクト信号ＳＥＬを与える必要がないので、回路構成が簡単となる。
【０２０６】
＜Ｆ−３−３．第３の適用例＞
図２１に、図７に示した単位シフトレジスタ２０に、セレクト信号ＳＥＬを使用せずに電位の固定を行う構成を適用した単位シフトレジスタ２０３の構成を示す。なお、図７に示した単位シフトレジスタ２０と同一の構成については同一の符号を付し、重複する説明は省略する。
【０２０７】
図２１に示すように、単位シフトレジスタ２０３においては、図７の単位シフトレジスタ２０におけるトランジスタＱ１３の代わりに、クロック端子ＣＫとノードＮ１との間に直列に接続されたトランジスタＱ１３ａおよびＱ１３ｂを有している。そして、トランジスタＱ１３ａおよびＱ１３ｂのゲートは、トランジスタＱ１４ａおよびＱ１４ｂのゲートとともに、出力端子ＯＵＴに接続される構成となっており、セレクト信号ＳＥＬを使用しない構成となっている。
【０２０８】
このような構成を採る場合、非動作側のシフトレジスタ回路の単位シフトレジスタ２０３に接続されるゲート線が、動作側のシフトレジスタ回路の単位シフトレジスタ２０３によって選択された場合、ゲート線の電位で非動作側のシフトレジスタ回路の単位シフトレジスタ２０３のトランジスタＱ１３ａおよびＱ１３ｂ、Ｑ１４ａおよびＱ１４ｂがオンするが、図４を用いて説明したように、非動作のシフトレジスタ回路においては、クロック信号ＣＬＫＡおよびＣＬＫＢはＬレベルに固定されるので、ノードＮ１およびＮ２の電位はＬレベルに固定される。
【０２０９】
一方、動作側のシフトレジスタ回路の単位シフトレジスタ２０２では、ゲート線の選択によりトランジスタＱ１３ａおよびＱ１３ｂのゲート電位が高電位側電源電位ＶＤＤまで上昇するが、ソースに与えられるクロック信号ＣＬＫＡ（あるいはＣＬＫＢ）の電位が高電位側電源電位ＶＤＤであるためトランジスタＱ１３ａおよびＱ１３ｂがオンすることはなく、シフトレジスタ回路の動作に影響は与えない。また、トランジスタＱ１４ａおよびＱ１４ｂもオンするが、出力をプルダウンさせるトランジスタＱ２ＡおよびＱ２Ｂをオフ状態に固定することになるので、シフトレジスタ回路の動作に影響は与えない。
【０２１０】
従って、単位シフトレジスタ２０３によれば、選択されたゲート線の電位が低下し、回路動作マージンが低下することを防止できるとともに、外部からセレクト信号ＳＥＬを与える必要がないので、回路構成が簡単となる。
【０２１１】
また、ノードＮ１の電位固定用のトランジスタを、デュアルゲートトランジスタで構成することで、ゲート線の非選択期間中にノードＮ１の電位固定用のトランジスタに、しきい値電圧の負方向シフトが発生することを抑制できる。よって、非選択期間にデュアルゲートトランジスタに電流が流れノードＮ１のレベルが上昇することを防止でき、誤動作の発生を防止してシフトレジスタ回路の信頼性を向上できる。
【０２１２】
＜Ｆ−４．単位シフトレジスタ３０への適用＞
＜Ｆ−４−１．第１の適用例＞
図２２に、図９に示した単位シフトレジスタ３０に、セレクト信号ＳＥＬを使用せずに電位の固定を行う構成を適用した単位シフトレジスタ３０１の構成を示す。なお、図９に示した単位シフトレジスタ３０と同一の構成については同一の符号を付し、重複する説明は省略する。
【０２１３】
図２２に示すように、単位シフトレジスタ３０１においては、トランジスタＱ１３のソースが第２の電源端子Ｓ２に接続され、トランジスタＱ１３およびＱ１４のゲートは、出力端子ＯＵＴに接続される構成となっており、セレクト信号ＳＥＬを使用しない構成となっている。
【０２１４】
このような構成を採る場合も、図１３に示した単位シフトレジスタ１０Ａ１と同様の作用効果を奏し、選択されたゲート線の電位が低下し、回路動作マージンが低下することを防止できるとともに、外部からセレクト信号ＳＥＬを与える必要がないので、回路構成が簡単となる。
【０２１５】
＜Ｆ−４−２．第２の適用例＞
図２３に、図９に示した単位シフトレジスタ３０に、セレクト信号ＳＥＬを使用せずに電位の固定を行う構成を適用した単位シフトレジスタ３０２の構成を示す。なお、図９に示した単位シフトレジスタ３０と同一の構成については同一の符号を付し、重複する説明は省略する。
【０２１６】
図２３に示すように、単位シフトレジスタ３０２においては、トランジスタＱ１３のソースがクロック端子ＣＫに接続され、トランジスタＱ１３およびＱ１４のゲートは、出力端子ＯＵＴに接続される構成となっており、セレクト信号ＳＥＬを使用しない構成となっている。
【０２１７】
このような構成を採る場合も、図１４に示した単位シフトレジスタ１０Ａ２と同様の作用効果を奏し、選択されたゲート線の電位が低下し、回路動作マージンが低下することを防止できるとともに、外部からセレクト信号ＳＥＬを与える必要がないので、回路構成が簡単となる。
【０２１８】
＜Ｆ−４−３．第３の適用例＞
図２４に、図９に示した単位シフトレジスタ３０に、セレクト信号ＳＥＬを使用せずに電位の固定を行う構成を適用した単位シフトレジスタ３０３の構成を示す。なお、図９に示した単位シフトレジスタ３０と同一の構成については同一の符号を付し、重複する説明は省略する。
【０２１９】
図２４に示すように、単位シフトレジスタ３０３においては、図９の単位シフトレジスタ３０におけるトランジスタＱ１３の代わりに、クロック端子ＣＫとノードＮ１との間に直列に接続されたトランジスタＱ１３ａおよびＱ１３ｂを有している。そして、トランジスタＱ１３ａおよびＱ１３ｂのゲートは、トランジスタＱ１４のゲートとともに、出力端子ＯＵＴに接続される構成となっており、セレクト信号ＳＥＬを使用しない構成となっている。
【０２２０】
このような構成を採る場合も、図１５に示した単位シフトレジスタ１０Ａ３と同様の作用効果を奏し、選択されたゲート線の電位が低下し、回路動作マージンが低下することを防止できるとともに、外部からセレクト信号ＳＥＬを与える必要がないので、回路構成が簡単となる。
【０２２１】
また、ノードＮ１の電位固定用のトランジスタを、デュアルゲートトランジスタで構成することで、ゲート線の非選択期間中にノードＮ１の電位固定用のトランジスタに、しきい値電圧の負方向シフトが発生することを抑制できる。よって、非選択期間にデュアルゲートトランジスタに電流が流れノードＮ１のレベルが上昇することを防止でき、誤動作の発生を防止してシフトレジスタ回路の信頼性を向上できる。
【０２２２】
＜Ｆ−５．単位シフトレジスタ４０への適用＞
＜Ｆ−５−１．第１の適用例＞
図２５に、図１１に示した単位シフトレジスタ４０に、セレクト信号ＳＥＬを使用せずに電位の固定を行う構成を適用した単位シフトレジスタ４０１の構成を示す。なお、図１１に示した単位シフトレジスタ４０と同一の構成については同一の符号を付し、重複する説明は省略する。
【０２２３】
図２５に示すように、単位シフトレジスタ４０１においては、トランジスタＱ１３のソースが第２の電源端子Ｓ２に接続され、トランジスタＱ１３のゲートは、出力端子ＯＵＴに接続される構成となっており、セレクト信号ＳＥＬを使用しない構成となっている。
【０２２４】
このような構成を採る場合、非動作側のシフトレジスタ回路の単位シフトレジスタ４０１に接続されるゲート線が、動作側のシフトレジスタ回路の単位シフトレジスタ４０１によって選択された場合、ゲート線の電位で非動作側のシフトレジスタ回路の単位シフトレジスタ４０１のトランジスタＱ１３がオンするが、図４を用いて説明したように、非動作のシフトレジスタ回路においては、高電位側電源電位ＶＤＤもＬレベルに固定されるので、ノードＮ１の電位はＬレベルに固定される。
【０２２５】
一方、動作側のシフトレジスタ回路の単位シフトレジスタ４０１では、ゲート線の選択によりトランジスタＱ１３のゲート電位が高電位側電源電位ＶＤＤまで上昇するが、ソース電位が高電位側電源電位ＶＤＤであるためトランジスタＱ１３がオンすることはなく、シフトレジスタ回路の動作に影響は与えない。
【０２２６】
従って、単位シフトレジスタ４０１によれば、選択されたゲート線の電位が低下し、回路動作マージンが低下することを防止できるとともに、外部からセレクト信号ＳＥＬを与える必要がないので、回路構成が簡単となる。
【０２２７】
＜Ｆ−５−２．第２の適用例＞
図２６に、図１１に示した単位シフトレジスタ４０に、セレクト信号ＳＥＬを使用せずに電位の固定を行う構成を適用した単位シフトレジスタ４０２の構成を示す。なお、図１１に示した単位シフトレジスタ４０と同一の構成については同一の符号を付し、重複する説明は省略する。なお、トランジスタＱ３は、第２の電源端子Ｓ２の代わりに前段の単位シフトレジスタの出力端子ＯＵＴから出力される出力信号Ｋ−１が与えられる端子に接続する構成としても良い。
【０２２８】
図２６に示すように、単位シフトレジスタ４０２においては、トランジスタＱ１３のソースがクロック端子ＣＫに接続され、トランジスタＱ１３のゲートは、出力端子ＯＵＴに接続される構成となっており、セレクト信号ＳＥＬを使用しない構成となっている。
【０２２９】
このような構成を採る場合、非動作側のシフトレジスタ回路の単位シフトレジスタ４０２に接続されるゲート線が、動作側のシフトレジスタ回路の単位シフトレジスタ４０２によって選択された場合、ゲート線の電位で非動作側のシフトレジスタ回路の単位シフトレジスタ４０２のトランジスタＱ１３がオンするが、図４を用いて説明したように、非動作のシフトレジスタ回路においては、クロック信号ＣＬＫＡおよびＣＬＫＢはＬレベルに固定されるので、ノードＮ１の電位はＬレベルに固定される。
【０２３０】
一方、動作側のシフトレジスタ回路の単位シフトレジスタ４０２では、ゲート線の選択によりトランジスタＱ１３のゲート電位が高電位側電源電位ＶＤＤまで上昇するが、ソースに与えられるクロック信号ＣＬＫＡ（あるいはＣＬＫＢ）の電位が高電位側電源電位ＶＤＤであるためトランジスタＱ１３がオンすることはなく、シフトレジスタ回路の動作に影響は与えない。
【０２３１】
従って、単位シフトレジスタ２０２によれば、選択されたゲート線の電位が低下し、回路動作マージンが低下することを防止できるとともに、外部からセレクト信号ＳＥＬを与える必要がないので、回路構成が簡単となる。
【０２３２】
＜Ｆ−５−３．第３の適用例＞
図２７に、図１１に示した単位シフトレジスタ４０に、セレクト信号ＳＥＬを使用せずに電位の固定を行う構成を適用した単位シフトレジスタ４０３の構成を示す。なお、図１１に示した単位シフトレジスタ４０と同一の構成については同一の符号を付し、重複する説明は省略する。なお、トランジスタＱ３は、第２の電源端子Ｓ２の代わりに前段の単位シフトレジスタの出力端子ＯＵＴから出力される出力信号Ｋ−１が与えられる端子に接続する構成としても良い。
【０２３３】
図２７に示すように、単位シフトレジスタ４０３においては、図１１の単位シフトレジスタ４０におけるトランジスタＱ１３の代わりに、クロック端子ＣＫとノードＮ１との間に直列に接続されたトランジスタＱ１３ａおよびＱ１３ｂを有している。そして、トランジスタＱ１３ａおよびＱ１３ｂのゲートは、出力端子ＯＵＴに接続される構成となっており、セレクト信号ＳＥＬを使用しない構成となっている。
【０２３４】
このような構成を採る場合、非動作側のシフトレジスタ回路の単位シフトレジスタ４０３に接続されるゲート線が、動作側のシフトレジスタ回路の単位シフトレジスタ４０３によって選択された場合、ゲート線の電位で非動作側のシフトレジスタ回路の単位シフトレジスタ４０３のトランジスタＱ１３がオンするが、図４を用いて説明したように、非動作のシフトレジスタ回路においては、クロック信号ＣＬＫＡおよびＣＬＫＢはＬレベルに固定されるので、ノードＮ１の電位はＬレベルに固定される。
【０２３５】
一方、動作側のシフトレジスタ回路の単位シフトレジスタ４０２では、ゲート線の選択によりトランジスタＱ１３ａおよびＱ１３ｂのゲート電位が高電位側電源電位ＶＤＤまで上昇するが、ソースに与えられるクロック信号ＣＬＫＡ（あるいはＣＬＫＢ）の電位が高電位側電源電位ＶＤＤであるためトランジスタＱ１３ａおよびＱ１３ｂがオンすることはなく、シフトレジスタ回路の動作に影響は与えない。
【０２３６】
従って、単位シフトレジスタ４０３によれば、選択されたゲート線の電位が低下し、回路動作マージンが低下することを防止できるとともに、外部からセレクト信号ＳＥＬを与える必要がないので、回路構成が簡単となる。
【０２３７】
また、ノードＮ１の電位固定用のトランジスタを、デュアルゲートトランジスタで構成することで、ゲート線の非選択期間中にノードＮ１の電位固定用のトランジスタに、しきい値電圧の負方向シフトが発生することを抑制できる。よって、非選択期間にデュアルゲートトランジスタに電流が流れノードＮ１のレベルが上昇することを防止でき、誤動作の発生を防止してシフトレジスタ回路の信頼性を向上できる。
【０２３８】
＜Ｆ−６．単位シフトレジスタ５０への適用＞
＜Ｆ−６−１．第１の適用例＞
図２８に、図１２に示した単位シフトレジスタ５０に、セレクト信号ＳＥＬを使用せずに電位の固定を行う構成を適用した単位シフトレジスタ５０１の構成を示す。なお、図１２に示した単位シフトレジスタ５０と同一の構成については同一の符号を付し、重複する説明は省略する。
【０２３９】
図２８に示すように、単位シフトレジスタ５０１においては、トランジスタＱ１３のソースが第２の電源端子Ｓ２に接続され、トランジスタＱ１３およびＱ１４のゲートは、出力端子ＯＵＴに接続される構成となっており、セレクト信号ＳＥＬを使用しない構成となっている。
【０２４０】
このような構成を採る場合も、図１３に示した単位シフトレジスタ１０Ａ１と同様の作用効果を奏し、選択されたゲート線の電位が低下し、回路動作マージンが低下することを防止できるとともに、外部からセレクト信号ＳＥＬを与える必要がないので、回路構成が簡単となる。
【０２４１】
＜Ｆ−６−２．第２の適用例＞
図２９に、図１２に示した単位シフトレジスタ５０に、セレクト信号ＳＥＬを使用せずに電位の固定を行う構成を適用した単位シフトレジスタ５０２の構成を示す。なお、図１２に示した単位シフトレジスタ５０と同一の構成については同一の符号を付し、重複する説明は省略する。なお、トランジスタＱ３は、第２の電源端子Ｓ２の代わりに前段の単位シフトレジスタの出力端子ＯＵＴから出力される出力信号Ｋ−１が与えられる端子に接続する構成としても良い。
【０２４２】
図２９に示すように、単位シフトレジスタ５０２においては、トランジスタＱ１３のソースがクロック端子ＣＫに接続され、トランジスタＱ１３およびＱ１４のゲートは、出力端子ＯＵＴに接続される構成となっており、セレクト信号ＳＥＬを使用しない構成となっている。
【０２４３】
このような構成を採る場合も、図１４に示した単位シフトレジスタ１０Ａ２と同様の作用効果を奏し、選択されたゲート線の電位が低下し、回路動作マージンが低下することを防止できるとともに、外部からセレクト信号ＳＥＬを与える必要がないので、回路構成が簡単となる。
【０２４４】
＜Ｆ−６−３．第３の適用例＞
図３０に、図１２に示した単位シフトレジスタ５０に、セレクト信号ＳＥＬを使用せずに電位の固定を行う構成を適用した単位シフトレジスタ５０３の構成を示す。なお、図１２に示した単位シフトレジスタ５０と同一の構成については同一の符号を付し、重複する説明は省略する。なお、トランジスタＱ３は、第２の電源端子Ｓ２の代わりに前段の単位シフトレジスタの出力端子ＯＵＴから出力される出力信号Ｋ−１が与えられる端子に接続する構成としても良い。
【０２４５】
図３０に示すように、単位シフトレジスタ５０３においては、図１２の単位シフトレジスタ５０におけるトランジスタＱ１３の代わりに、クロック端子ＣＫとノードＮ１との間に直列に接続されたトランジスタＱ１３ａおよびＱ１３ｂを有している。そして、トランジスタＱ１３ａおよびＱ１３ｂのゲートは、トランジスタＱ１４のゲートとともに、出力端子ＯＵＴに接続される構成となっており、セレクト信号ＳＥＬを使用しない構成となっている。
【０２４６】
このような構成を採る場合も、図１５に示した単位シフトレジスタ１０Ａ３と同様の作用効果を奏し、選択されたゲート線の電位が低下し、回路動作マージンが低下することを防止できるとともに、外部からセレクト信号ＳＥＬを与える必要がないので、回路構成が簡単となる。
【０２４７】
また、ノードＮ１の電位固定用のトランジスタを、デュアルゲートトランジスタで構成することで、ゲート線の非選択期間中にノードＮ１の電位固定用のトランジスタに、しきい値電圧の負方向シフトが発生することを抑制できる。よって、非選択期間にデュアルゲートトランジスタに電流が流れノードＮ１のレベルが上昇することを防止でき、誤動作の発生を防止してシフトレジスタ回路の信頼性を向上できる。
【図面の簡単な説明】
【０２４８】
【図１】双方向スキャンを実現する画像表示装置の全体構成を示す図である。
【図２】本発明に係る実施の形態１の単位シフトレジスタの構成を示す図である。
【図３】本発明に係る実施の形態１の単位シフトレジスタによって構成されるシフトレジスタ回路の動作を説明するタイミングチャートである。
【図４】双方向スキャンを実現する画像表示装置の動作を説明するタイミングチャートである。
【図５】本発明に係る実施の形態１の単位シフトレジスタの変形例１の構成を示す図である。
【図６】本発明に係る実施の形態１の単位シフトレジスタの変形例１の構成を示す図である。
【図７】本発明に係る実施の形態２の単位シフトレジスタの構成を示す図である。
【図８】本発明に係る実施の形態１の単位シフトレジスタによって構成されるシフトレジスタ回路の動作を説明するタイミングチャートである。
【図９】本発明に係る実施の形態３の単位シフトレジスタの構成を示す図である。
【図１０】本発明に係る実施の形態３の単位シフトレジスタによって構成されるシフトレジスタ回路の信号の接続関係を示す図である。
【図１１】本発明に係る実施の形態４の単位シフトレジスタの構成を示す図である。
【図１２】本発明に係る実施の形態５の単位シフトレジスタの構成を示す図である。
【図１３】本発明に係る実施の形態６の単位シフトレジスタの構成を示す図である。
【図１４】本発明に係る実施の形態６の単位シフトレジスタの構成を示す図である。
【図１５】本発明に係る実施の形態６の単位シフトレジスタの構成を示す図である。
【図１６】本発明に係る実施の形態６の単位シフトレジスタの構成を示す図である。
【図１７】本発明に係る実施の形態６の単位シフトレジスタの構成を示す図である。
【図１８】本発明に係る実施の形態６の単位シフトレジスタの構成を示す図である。
【図１９】本発明に係る実施の形態６の単位シフトレジスタの構成を示す図である。
【図２０】本発明に係る実施の形態６の単位シフトレジスタの構成を示す図である。
【図２１】本発明に係る実施の形態６の単位シフトレジスタの構成を示す図である。
【図２２】本発明に係る実施の形態６の単位シフトレジスタの構成を示す図である。
【図２３】本発明に係る実施の形態６の単位シフトレジスタの構成を示す図である。
【図２４】本発明に係る実施の形態６の単位シフトレジスタの構成を示す図である。
【図２５】本発明に係る実施の形態６の単位シフトレジスタの構成を示す図である。
【図２６】本発明に係る実施の形態６の単位シフトレジスタの構成を示す図である。
【図２７】本発明に係る実施の形態６の単位シフトレジスタの構成を示す図である。
【図２８】本発明に係る実施の形態６の単位シフトレジスタの構成を示す図である。
【図２９】本発明に係る実施の形態６の単位シフトレジスタの構成を示す図である。
【図３０】本発明に係る実施の形態６の単位シフトレジスタの構成を示す図である。
【符号の説明】
【０２４９】
１，２  シフトレジスタ回路、３  画素アレイ、Ｄ１〜Ｄｎ，Ｕ１〜Ｕｎ  単位シフトレジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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