(57)【要約】【課題】２種類の電源電圧に対応するパワーオンリセット回路における貫通電流を防止する。【解決手段】外部からの電源電圧ＶＤＤを監視する監視部１０から出力されるリセット信号ＲＳ１と、内部の電源電圧ＲＥＧを監視する監視部２０から出力されるリセット信号ＲＳ２の論理積をとってリセット信号ＲＳＴを出力する判定部３０において、電源電圧ＶＤＤとノードＮ３の間に接続されて監視信号ＲＳ２で導通状態が制御されるＰＭＯＳ３３に直列にＰＭＯＳ３２を挿入し、このＰＭＯＳ３２の導通状態をリセット信号ＲＳＴで制御する。これにより、監視信号ＲＳ２が不安定になってＰＭＯＳ３３とＮＭＯＳ３５が同時にオンになっても、ＰＭＯＳ３２がオフとなるので貫通電流は流れない。【選択図】図１
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【特許請求の範囲】
【請求項１】
外部から与えられる電源電圧で動作する第１の内部回路と該電源電圧から生成される内部電源電圧で動作する第２の内部回路を有する半導体集積回路において該第２の内部回路に起動時のパワーオンリセット信号を与えるパワーオンリセット回路であって、
前記電源電圧が所定のレベルに達したときに前記第１の内部回路をリセット状態から解除するための第１の監視信号を出力する第１の監視部と、前記内部電源電圧が所定のレベルに達したときに第２の監視信号を出力する第２の監視部と、前記電源電圧で動作し、前記第１及び第２の監視信号が出力されたときにリセット信号を出力する判定部と、前記内部電源電圧で動作し、前記リセット信号を該内部電源電圧のレベルに変換して前記パワーオンリセット信号として出力する出力部とを備え、
前記判定部は、
前記電源電圧と内部ノードの間に接続され、前記第１の監視信号で導通状態が制御される第１のＰチャネルＭＯＳトランジスタと、
前記電源電圧と内部ノードの間に直列に接続され、前記リセット信号及び前記第２の監視信号でそれぞれ導通状態が制御される第２及び第３のＰチャネルＭＯＳトランジスタと、
前記内部ノードと接地電位の間に直列に接続され、前記第１及び第２の監視信号でそれぞれ導通状態が制御される第１及び第２のＮチャネルＭＯＳトランジスタと、
前記内部ノードの信号を反転して前記リセット信号を出力するインバータとで、
構成したことを特徴とするパワーオンリセット回路。
【請求項２】
前記第１及び第２のＮチャネルＭＯＳトランジスタのゲート幅は、前記第１〜第３のＰチャネルＭＯＳトランジスタのゲート幅の２０倍程度であることを特徴とする請求項１記載のパワーオンリセット回路。
【請求項３】
前記判定部に、前記内部ノードと接地電位の間に接続され、前記リセット信号で導通状態が制御される第３のＮチャネルＭＯＳトランジスタを設けたことを特徴とする請求項１または２記載のパワーオンリセット回路。
【請求項４】
前記第３のＮチャネルＭＯＳトランジスタのゲート幅は、前記第１及び第２のＮチャネルＭＯＳトランジスタのゲート幅の１／２以下であることを特徴とする請求項３記載のパワーオンリセット回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源の立ち上がりを監視して電源が所定のレベルに上昇するまで内部回路をリセット状態にするためのパワーオンリセット回路に関するものである。
【背景技術】
【０００２】
図２は、従来のパワーオンリセット回路の構成図である。
このパワーオンリセット回路は、外部から与えられる電源電圧ＶＤＤと共に、内部の電圧レギュレータで調整された電源電圧ＲＥＧの２種類の電源電圧に対応するものである。
【０００３】
このパワーオンリセット回路は、電源電圧ＶＤＤの立ち上がりを監視してリセット信号ＲＳ１を出力する監視部１と、電源電圧ＲＥＧの立ち上がりを監視してリセット信号ＲＳ２を出力する監視部２を有している。監視部１，２は何れも同一構成で、キャパシタの静電容量Ｃとトランジスタのオン抵抗ＲによるＣＲ時定数回路を使用し、このキャパシタに電源電圧から充電された電圧を閾値で判定することにより、電源電圧の立ち上がりを検出するものである。監視部２の出力側には、リセット信号ＲＳ２を電源電圧ＶＤＤのレベルに変換するレベルシフタ３が接続されている。
【０００４】
レベルシフタ３は、ゲートにリセット信号ＲＳ２が与えられるＮチャネルＭＯＳトランジスタ(以下、「ＮＭＯＳ」という)３ａと、このリセット信号が電源電圧ＲＥＧで駆動されるインバータ３ｂで反転されてゲートに与えられるＮＭＯＳ３ｃを有している。ＮＭＯＳ３ａ，３ｃのソースは接地電位ＧＮＤに接続され、ドレインはそれぞれＰチャネルＭＯＳトランジスタ(以下、「ＰＭＯＳ」という)３ｄ，３ｅを介して電源電圧ＶＤＤに接続されている。また、ＰＭＯＳ３ｄ，３ｅのゲートは、それぞれＮＭＯＳ３ｃ，３ａのドレインに接続されており、このＮＭＯＳ３ｃのドレインから、リセット信号ＲＳ２が電源電圧ＶＤＤのレベルに変換されて、リセット信号ＲＳ３として出力されるようになっている。リセット信号ＲＳ１，ＲＳ３は、否定的論理積ゲート(以下、「ＮＡＮＤ」という)４に与えられている。
【０００５】
ＮＡＮＤ４は、リセット信号ＲＳ１，ＲＳ３が共にレベル“Ｈ”のときに、レベル“Ｌ”の信号Ｓ４を出力するもので、リセット信号ＲＳ１，ＲＳ３の一方または両方が“Ｌ”のときには、信号Ｓ４を“Ｈ”にして出力するものである。ＮＡＮＤ４は一般的な構成で、信号Ｓ４が出力されるノードＮ４と電源電圧ＶＤＤの間に並列に接続されたＰＭＯＳ４ａ，４ｂと、このノードＮ４と接地電位ＧＮＤの間に直列に接続されたＮＭＯＳ４ｃ，４ｄで構成されている。そして、ＰＭＯＳ４ａとＮＭＯＳ４ｃのゲートにリセット信号ＲＳ１が与えられ、ＰＭＯＳ４ｂとＮＭＯＳ４ｄのゲートにリセット信号ＲＳ３が与えられるようになっている。
【０００６】
ＮＡＮＤ４から出力される信号Ｓ４は、電源電圧ＶＤＤで駆動されるインバータ５で反転された後、電源電圧ＲＥＧで駆動される縦続接続されたインバータ６，７を通してパワーオンリセット信号ＰＯＲとして出力されるようになっている。
【０００７】
また、インバータ５の出力信号は、電源電圧ＲＥＧで駆動されるインバータ８で反転され、起動信号ＳＴＡとして電圧レギュレータ９に与えられるようになっている。電圧レギュレータ９は、外部から与えられる電源電圧ＶＤＤを調整して内部の電源電圧ＲＥＧを生成するものである。なお、起動信号ＳＴＡは、起動時に電圧レギュレータ９内部の定電圧回路に電流を流すことによって、基準電圧を発生させるための信号である。
【０００８】
図３は、図２の動作を示す信号波形図である。以下、この図３を用いて図２の動作を説明する。
【０００９】
図３に示すように、外部から電源の供給が開始されると、電源電圧ＶＤＤは接地電位ＧＮＤから所定の電位ｖｄまで上昇する。電源供給開始前は、監視部１，２内のキャパシタが放電されているので、リセット信号ＲＳ１，ＲＳ２は接地電位ＧＮＤである。従って、ＮＡＮＤ４から出力される信号Ｓ４と、インバータ８から出力される起動信号ＳＴＡも接地電位ＧＮＤとなっている。
【００１０】
電源電圧ＶＤＤの上昇により、信号Ｓ４と起動信号ＳＴＡも上昇を開始する。この時点では、起動信号ＳＴＡが電圧レギュレータ９を起動させるレベルに達していないので、この電圧レキュレータ９から電源電圧ＲＥＧは出力されない。
【００１１】
監視部１では、電源電圧ＶＤＤからトランジスタのオン抵抗を通してキャパシタが充電され、このキャパシタの電圧が閾値を越えた時点でリセット信号ＲＳ１が“Ｈ”に変化する。一方、監視部２には電源電圧ＲＥＧが与えられていないので、リセット信号ＲＳ２は“Ｌ”のままである。従って、ＮＡＮＤ４から出力される信号Ｓ４は“Ｈ”であり、インバータ８から出力される起動信号ＳＴＡも“Ｈ”である。
【００１２】
電源電圧ＶＤＤの上昇によって起動信号ＳＴＡが電圧レギュレータ９の起動レベルまで上昇すると、この電圧レギュレータ９の動作が開始される。これにより、電圧レギュレータ９から出力される電源電圧ＲＥＧが上昇を開始する。
【００１３】
監視部２では、電源電圧ＶＤＤからトランジスタのオン抵抗を通してキャパシタが充電され、このキャパシタの電圧が閾値を越えた時点でリセット信号ＲＳ２が“Ｈ”に変化する。リセット信号ＲＳ２が“Ｈ”になると、レベルシフタ３から出力されるリセット信号ＲＳ３も“Ｈ”となり、ＮＡＮＤ４から出力される信号Ｓ４は“Ｌ”となる。
【００１４】
信号Ｓ４が“Ｌ”になると、電圧レギュレータ９に与えられている起動信号ＳＴＡも“Ｌ”になるが、この電圧レギュレータ９は既に起動されているので、その動作は継続される。一方、信号Ｓ４は、インバータ５〜７で反転され、インバータ７から出力されるパワーオンリセット信号ＰＯＲは、電源電圧ＲＥＧの“Ｈ”となる。これにより、電源電圧ＲＥＧで動作する図示しない内部回路のリセット状態が解除され、正常に立ち上がった電源電圧ＲＥＧの下で動作が開始される。
【００１５】
このような構成により、電源電圧ＶＤＤの立ち上がりが非常に遅い場合（例えば、５００ｍｓかかる場合）に電源電圧ＲＥＧが先に立ち上がり、この電源電圧ＲＥＧで動作するロジック回路が先に起動して、電源電圧ＶＤＤで動作するアナログ回路等へアクセスを開始して誤動作を起こすというおそれがなくなる。
【００１６】
なお、下記特許文献１には、１種類の電源電圧に対応するパワーオンリセット回路における貫通電流の防止技術が記載されている。
【００１７】
【特許文献１】特開２００５−１５９９９６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、前記パワーオンリセット回路では、電源電圧ＶＤＤが立ち上がった後、電圧レギュレータ９から出力される電源電圧ＲＥＧが立ち上がるまでの間、ＮＡＮＤ４の入力信号のレベルが不安定になり、電源電圧ＶＤＤから接地電位ＧＮＤに貫通電流が流れるという問題があった。
【００１９】
即ち、電源電圧ＶＤＤが立ち上がった後、電源電圧ＲＥＧが立ち上がるまでの間、監視部２とレベルシフタ３内のインバータ３ｂには、正常な電源電圧ＲＥＧが供給されない。従って、監視部２から出力されるリセット信号ＲＳ２と、インバータ３ｂの出力信号は、共に“Ｌ”となる。このため、ＮＭＯＳ３ａ，３ｃはオフ状態となり、レベルシフタ３から出力されるリセット信号ＲＳ３のレベルが不定となる。
【００２０】
この状態では、電源電圧ＶＤＤが立ち上がっているのでリセット信号ＲＳ１は“Ｈ”となっており、ＰＭＯＳａ４はオフ、ＮＭＯＳ４ｃはオンである。一方、リセット信号ＲＳ３が不安定になることで、ＰＭＯＳ４ｂとＮＭＯＳ４ｃが同時にオンとなるおそれがある。これにより、電源電圧ＶＤＤからＰＭＯＳ４ｂ，ＮＭＯＳ４ｃ，４ｄを通して、接地電位ＧＮＤに貫通電流が流れる。従って、電源投入のたびに貫通電流が流れることにより、経時劣化によって動作不良を招くおそれがあった。
【００２１】
本発明は、２種類の電源電圧に対応するパワーオンリセット回路における貫通電流の防止を目的としている。
【課題を解決するための手段】
【００２２】
本発明は、外部から与えられる電源電圧で動作する第１の内部回路と該電源電圧から生成される内部電源電圧で動作する第２の内部回路を有する半導体集積回路において該第２の内部回路に起動時のパワーオンリセット信号を与えるパワーオンリセット回路を次のように構成している。
【００２３】
即ち、このパワーオンリセット回路は、前記電源電圧が所定のレベルに達したときに前記第１の内部回路をリセット状態から解除するための第１の監視信号を出力する第１の監視部と、前記内部電源電圧が所定のレベルに達したときに第２の監視信号を出力する第２の監視部と、前記電源電圧で動作し、前記第１及び第２の監視信号が出力されたときにリセット信号を出力する判定部と、前記内部電源電圧で動作し、前記リセット信号を該内部電源電圧のレベルに変換して前記パワーオンリセット信号として出力する出力部とを備え、前記判定部は、前記電源電圧と内部ノードの間に接続され、前記第１の監視信号で導通状態が制御される第１のＰＭＯＳと、前記電源電圧と内部ノードの間に直列に接続され、前記リセット信号及び前記第２の監視信号でそれぞれ導通状態が制御される第２及び第３のＰＭＯＳと、前記内部ノードと接地電位の間に直列に接続され、前記第１及び第２の監視信号でそれぞれ導通状態が制御される第１及び第２のＮＭＯＳと、前記内部ノードの信号を反転して前記リセット信号を出力するインバータとで構成したことを特徴としている。
【発明の効果】
【００２４】
本発明では、電源電圧と内部ノードの間に接続されて第２の監視信号で導通状態が制御される第３のＰＭＯＳに直列に第２のＰＭＯＳを挿入し、この第２のＰＭＯＳをリセット信号で制御するようにしている。これにより、第２の監視信号が不安定になることで、第３のＰＭＯＳと第２のＮＭＯＳが同時にオンになっても、第２のＰＭＯＳがオフとなるので、貫通電流が流れることがなくなるという効果がある。
【発明を実施するための最良の形態】
【００２５】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００２６】
図１は、本発明の実施例１を示すパワーオンリセット回路の構成図である。
このパワーオンリセット回路は、外部から与えられる電源電圧ＶＤＤと共に、内部の電圧レギュレータで調整された電源電圧ＲＥＧ（但し、ＶＤＤ＞ＲＥＧ）の２種類の電源電圧に対応するものである。
【００２７】
このパワーオンリセット回路は、電源電圧ＶＤＤの立ち上がりを監視してリセット信号ＲＳ１を出力する監視部１０と、電源電圧ＲＥＧの立ち上がりを監視してリセット信号ＲＳ２を出力する監視部２０を有している。
【００２８】
監視部１０は、電源電圧ＶＤＤとノードＮ１の間に接続されたＰＭＯＳ１１と、このノードＮ１と接地電位ＧＮＤの間に接続されたキャパシタ１２による時定数回路を有している。ノードＮ１には、電源電圧ＶＤＤで駆動されるインバータ１３，１４，１５が縦続接続され、このインバータ１４の出力側からリセット信号ＲＳ１が出力されるようになっている。
【００２９】
更に、インバータ１５の出力側は、ＮＭＯＳ１６を介してＰＭＯＳ１１のゲートに接続されると共に、ＮＭＯＳ１７のゲートに接続されている。ＮＭＯＳ１７のドレインとソースは、それぞれＰＭＯＳ１１のゲートと接地電位ＧＮＤに接続されている。また、ＮＭＯＳ１６のゲートは、電源電圧ＶＤＤに接続されている。
【００３０】
監視部２０は、電源電圧ＲＥＧで動作することを除き、監視部１０と同様の構成となっている。この監視部２０から出力されるリセット信号ＲＳ２は、監視部１０から出力されるリセット信号ＲＳ１と共に、判定部３０に与えられている。
【００３１】
判定部３０は、電源電圧ＶＤＤとノードＮ３の間に接続されたＰＭＯＳ３１と、電源電圧ＶＤＤとノードＮ３の間に直列に接続されたＰＭＯＳ３２，３３と、ノードＮ３と接地電位ＧＮＤの間に直列に接続されたＮＭＯＳ３４，３５と、ノードＮ３の信号ＳＮ３を反転してリセット信号ＲＳＴを出力するインバータ３７で構成されている。ＰＭＯＳ３１とＮＭＯＳ３４のゲートにリセット信号ＲＳ１が与えられ、ＰＭＯＳ３３とＮＭＯＳ３５のゲートにリセット信号ＲＳ２が与えられている。また、ＰＭＯＳ３２のゲートには、リセット信号ＲＳＴが与えられている。そして、リセット信号ＲＳ１，ＲＳ２の否定的論理積の信号ＳＮ３が、ノードＮ３から出力されるようになっている。
【００３２】
なお、ＰＭＯＳ３１〜３３とＮＭＯＳ３４，３５のディメンジョン（ゲート幅）の関係は、ＮＭＯＳ３４，３５＞＞ＰＭＯＳ３１≧ＰＭＯＳ３２，３３である。特に、ＮＭＯＳ３４，３５のディメンジョンは、ＰＭＯＳ３２，３３のディメンジョンの２０倍程度に設定される。これは、ＰＭＯＳ３１のディメンジョンがＮＭＯＳ３４，３５のディメンジョンよりも大きいと電流駆動能力が大きくなり、ノードＮ３を“Ｈ”から“Ｌ”に遷移させる（即ち、ＰＭＯＳ３１をオフにし、ＮＭＯＳ３４，３５をオンにする）時間が長くなって判定部３０で不要な貫通電流が生ずるので、これを防止するためである。
【００３３】
リセット信号ＲＳＴは、電源電圧ＲＥＧで駆動される縦続接続された出力部のインバータ４１，４２を通してパワーオンリセット信号ＰＯＲとして出力されるようになっている。また、リセット信号ＲＳＴは、電源電圧ＶＤＤで駆動されるインバータ４３で反転され、起動信号ＳＴＡとして電圧レギュレータ５０に与えられるようになっている。電圧レギュレータ５０は、起動信号ＳＴＡが“Ｈ”になったときに起動され、外部から与えられる電源電圧ＶＤＤを調整して内部の電源電圧ＲＥＧを生成するものである。
【００３４】
図４は、図１の動作を示す信号波形図である。以下、この図４を参照しつつ図1の動作を説明する。
【００３５】
図４に示すように、外部から電源の供給が開始されると、電源電圧ＶＤＤは接地電位ＧＮＤから所定の電位ｖｄまで上昇する。電源供給開始直後は、監視部１０，２０内のキャパシタ１２，２２が放電されているので、リセット信号ＲＳ１，ＲＳ２は接地電位ＧＮＤである。従って、判定部３０のＰＭＯＳ３１，３３はオン、ＮＭＯＳ３４，３５はオフである。これにより、電源電圧ＶＤＤの上昇に伴って、判定部３０のノードＮ３の信号ＳＮ３は上昇を開始する。
【００３６】
また、インバータ３７から出力されるリセット信号ＲＳＴは、最初は電源電圧ＶＤＤの上昇に伴って上昇するが、この電源電圧ＶＤＤが所定の動作電圧まで上昇すると、信号ＳＮ３が反転して出力されるので、“Ｌ”となる。これにより、判定部３０のＰＭＯＳ３２はオンとなる。
【００３７】
インバータ４３から出力される起動信号ＳＴＡは、最初はリセット信号ＲＳＴとは無関係に電源電圧ＶＤＤの上昇に伴って上昇し、この電源電圧ＶＤＤが所定の動作電圧まで上昇すると、“Ｌ”のリセット信号ＲＳＴに応じて更に上昇を続ける。この時点では、起動信号ＳＴＡは、電圧レギュレータ５０を起動させるレベルに達していないので、この電圧レキュレータ５０から電源電圧ＲＥＧは出力されない。
【００３８】
監視部１０では、インバータ１５の出力信号（“Ｈ”）によってＮＭＯＳ１７がオンとなっているので、ＰＭＯＳ１１のゲートには“Ｌ”が与えられる。これにより、電源電圧ＶＤＤからＰＭＯＳ１１のオン抵抗を通してキャパシタ１２が充電され、ノードＮ１の電圧がインバータ１３の閾値電圧を越えた時点でリセット信号ＲＳ１が“Ｈ”に変化する。一方、監視部２０には電源電圧ＲＥＧが与えられていないので、リセット信号ＲＳ２は“Ｌ”のままである。
【００３９】
リセット信号ＲＳ１が“Ｈ”になると、判定部３０のＰＭＯＳ３１はオフ、ＮＭＯＳ３４はオンになるが、リセット信号ＲＳ２が“Ｌ”のままであるので、ノードＮ３の信号ＳＮ４は“Ｈ”のままで変化しない。
【００４０】
電源電圧ＶＤＤの上昇によって起動信号ＳＴＡのレベルが上昇して電圧レギュレータ５０の起動レベルに達すると、この電圧レギュレータ５０の動作が開始される。
【００４１】
これにより、電圧レギュレータ５０から出力される電源電圧ＲＥＧが上昇を開始する。
監視部２０では、電源電圧ＲＥＧからＰＭＯＳ２１のオン抵抗を通してキャパシタ２２が充電され、ノードＮ２の電圧がインバータ２３の閾値を越えた時点でリセット信号ＲＳ２が“Ｈ”に変化する。
【００４２】
リセット信号ＲＳ２が“Ｈ”になると、判定部３０のＰＭＯＳ３３はオフ、ＮＭＯＳ３５はオンになるので、ノードＮ３の信号ＳＮ３は“Ｌ”に変化する。これにより、リセット信号ＲＳＴは“Ｈ”に変化し、ＰＭＯＳ３２はオフになる。また、電圧レギュレータ５０に与えられている起動信号ＳＴＡは“Ｌ”になるが、この電圧レギュレータ５０は既に起動されているので、その動作は継続される。
【００４３】
更に、“Ｈ”のリセット信号ＲＳＴは、電源電圧ＲＥＧで動作する縦続接続されたインバータ４１，４２を介して、パワーオンリセット信号ＰＯＲとして出力される。なお、このパワーオンリセット信号ＰＯＲのレベルは、電源電圧ＲＥＧである。これにより、電源電圧ＲＥＧで動作する図示しない内部回路のリセット状態が解除され、正常に立ち上がった電源電圧ＲＥＧの下で動作が開始される。なお、電源電圧ＶＤＤで動作する内部回路は、監視部１０から出力されるリセット信号ＲＳ１によってリセット状態が解除される。
【００４４】
以上のように、この実施例１のパワーオンリセット回路は、レベルシフト機能と否定的論理積機能を合体した判定部３０を設けているので、電源電圧ＶＤＤが立ち上がった後、電源電圧ＲＥＧが立ち上がるまでの間でも、判定部３０の各トランジスタのゲートに安定した電圧を与えることが可能になり、貫通電流が流れることがない。従って、貫通電流に起因する経時劣化によって動作不良を招くおそれがないという利点がある。
【実施例２】
【００４５】
図５は、本発明の実施例２を示すパワーオンリセット回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００４６】
このパワーオンリセット回路は、図１中の判定部３０に代えて若干構成の異なる判定部３０Ａを設けたものである。即ち、判定部３０Ａは、ノードＮ３と接地電位ＧＮＤの間に、リセット信号ＲＳＴによって導通状態が制御されるＮＭＯＳ３６が追加されている。なお、ＮＭＯＳ３６のディメンジョンは、ＮＭＯＳ３４，３５のディメンジョンの半分以下に設定されている。これは、ＮＭＯＳ３４，３５が２段直列に接続されているのに対し、ＮＭＯＳ３６は１段構成であるので単純に電流駆動能力が２倍になることと、このＮＭＯＳ３６はＮＭＯＳ３４，３５の補助的役割で、電流駆動能力をそれほど必要としないためである。その他の構成は、図１と同様である。
【００４７】
このパワーオンリセット回路では、電源電圧ＶＤＤが投入された後、リセット信号ＲＳＴが“Ｌ”の間はＮＭＯＳ３６はオフ状態であるので、図１のパワーオンリセット回路の動作と全く同様である。次にリセット信号ＲＳＴが“Ｈ”に変化すると、ＮＭＯＳ３６はオンとなる。これにより、ノードＮ３の信号ＳＮ３が急速に“Ｌ”に変化する。従って、パワーオンリセット信号ＰＯＲの立ち上がりの速度を速くすることができる。
【００４８】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）  監視部１０，２０の構成は、図１に例示したものに限定されない。
（ｂ）  起動信号ＳＴＡを使用する電圧レギュレータ５０に代えて、ツェナーダイオード等と用いた電圧レギュレータを用いることができる。その場合、起動信号ＳＴＡを生成するインバータ４３は不要となる。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施例１を示すパワーオンリセット回路の構成図である。
【図２】従来のパワーオンリセット回路の構成図である。
【図３】図２の動作を示す信号波形図である。
【図４】図１の動作を示す信号波形図である。
【図５】本発明の実施例２を示すパワーオンリセット回路の構成図である。
【符号の説明】
【００５０】
１０，２０    監視部
３０，３０Ａ    判定部
３１〜３３    ＰＭＯＳ
３４〜３６    ＮＭＯＳ
３７，４１〜４３    インバータ
５０    電圧レギュレータ
【図１】
2008131227.tif 000003
【図２】
2008131227.tif 000004
【図３】
2008131227.tif 000005
【図４】
2008131227.tif 000006
【図５】
2008131227.tif 000007