(57)【要約】【課題】本発明は、バイパスコンデンサ及びそれを備えた半導体集積回路に関し、Ｉ／Ｏセル領域の低ノイズ化を図ることができるバイパスコンデンサ及びそれを備えた半導体集積回路を提供することを目的とする。【解決手段】バイパスコンデンサ１は、基板４５の外周のＩ／Ｏセル領域３に形成されたＩ／Ｏ容量部２１と、Ｉ／Ｏ容量部２１に電気的に接続されてＩ／Ｏセル領域３に囲まれたコア領域５の境界まで延びて形成され、層間絶縁膜を介して対向する一対の端子部３９とを備えたＩ／Ｏ容量セルａ１と、Ｉ／Ｏ容量セルａ１の一対の端子部３９に接続された一対の接続配線部４１と、一対の接続配線部４１に接続されてコア領域５に形成されたコア容量部３３とを備えたコア容量セルｂ１０と、コア容量セルｂ１０に接続されたコア容量セルｂ１１〜ｂ４２とを有している。【選択図】図２
2008192763.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上のコア領域において、ロジックセルが形成されていない領域に設けられ、前記半導体基板に形成された下部電極と、
前記下部電極上に形成された絶縁層と、
前記絶縁層上に形成された任意の形状を有する上部電極と
からなる容量セル。
【請求項２】
請求項１に記載の容量セルであって、
前記下部電極は、前記半導体基板に形成されたウェル領域であることを特徴とする容量セル。
【請求項３】
請求項１又は２に記載の容量セルであって、
前記上部電極は、前記コア領域に形成され、一対の端子部を有するＩ／Ｏ容量セルに配線を介して電気的に接続されていることを特徴とする容量セル。
【請求項４】
請求項３に記載の容量セルであって、
前記Ｉ／Ｏ容量セルの第一電極は、前記半導体基板周囲に設けられた基準電位リングに電気的に接続され、
前記Ｉ／Ｏ容量セルの第二電極は、前記半導体基板周囲に設けられた電源リングに電気的に接続されていることを特徴とする容量セル。
【請求項５】
請求項１乃至４のいずれか１項に記載の容量セルを有すること
を特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量セル及びそれを備えた半導体集積回路に関し、特に半導体基板のコア領域にもうけられた容量セルに関する。
【背景技術】
【０００２】
近年の大規模集積回路（ＬＳＩ）は、低ノイズ化の要求が高まっている。このため、ＬＳＩは、駆動用電源電位が印加される電源配線とグランド（ＧＮＤ）との間に、これまで以上の容量を確保しなければならなくなっている。特に、外部回路とのインターフェースに用いられるＩ／Ｏセルは、内部ロジックセルに比べて非常に高い低ノイズ性能を有している必要がある。
【０００３】
Ｉ／Ｏセルを動作させる電源電位と、内部ロジックセルを動作させる電源電位とが異なる場合、Ｉ／Ｏセルを配置するＩ／Ｏセル領域内で、Ｉ／Ｏセル用の電源配線及びＧＮＤ間に十分な容量値を確保しなければならない。しかし、ＬＳＩ内部に配置できるＩ／Ｏセル領域の面積は限られているので、バイパスコンデンサを配置できる面積も限られてしまう。このため、当該バイパスコンデンサの容量値だけでは、近年のＬＳＩに求められる低ノイズ要求を満たすことが困難である。そこで、内部ロジックセルを形成するコア領域がＩ／Ｏセル用のバイパスコンデンサの形成領域に利用されている。
【０００４】
図３は、従来のＬＳＩの概略構成を模式的に示す図であって、基板面法線方向に見て、Ｉ／Ｏセル領域とコア領域との境界近傍を示す平面図である。
図３に示すように、ＬＳＩは、半導体基板の外周に配置されたＩ／Ｏセル領域３と、Ｉ／Ｏセル領域３に囲まれたコア領域５とを有している。Ｉ／Ｏセル領域３には、複数のＩ／Ｏセル１０と、Ｉ／Ｏセル１０に隣接して配置された複数のＩ／Ｏ容量セル５１とが配置されている。Ｉ／Ｏセル領域３上には、Ｉ／Ｏセル領域３に電源電圧を印加するための電源リング４と、Ｉ／Ｏセル領域３に基準電位（ＧＮＤ電位）を印加するための基準電位リング２と、コア領域５に電源電圧を印加するための電源リング８と、コア領域５に基準電位を印加するための基準電位リング６とが配置されている。各リング２、４、６、８は、Ｉ／Ｏセル１０及びＩ／Ｏ容量セル５１に跨って配線されている。Ｉ／Ｏ容量セル５１は、電源リング４と基準電位リング２との間を容量結合するように両リング２、４間に電気的に接続されている。これにより、Ｉ／Ｏ容量セル５１はＩ／Ｏセル領域３のバイパスコンデンサとして機能する。
【０００５】
コア領域５には、内部ロジックセル２０と、内部ロジックセル２０に電源電位及び基準電位をそれぞれ印加するための基幹電源配線１２、１４とが形成されている。さらに、コア領域５には、複数のコア容量セル５３ａ、５３ｂ、５３ｃが配置されている。コア容量セル５３ａ、５３ｂ、５３ｃは、内部ロジックセル２０等が形成されないコア領域５の空き空間に配置されている。
【０００６】
コア容量セル５３ａ、５３ｂ、５３ｃは、上部電極５９と、下部電極５５と、両電極５５、５９間に挟まれた絶縁膜（不図示）とをそれぞれ有している。コア容量セル５３ａ、５３ｂ、５３ｃのそれぞれの上部電極５９は、共通配線６３にそれぞれ接続されている。共通配線６３は、Ｉ／Ｏセル領域３から引き出された引き出し配線６１に接続されている。引き出し配線６１は、電源リング４に接続されている。コア容量セル５３ａ、５３ｂ、５３ｃのそれぞれの下部電極５５は、共通配線６７にそれぞれ接続されている。共通配線６７は、Ｉ／Ｏセル領域３から引き出された引き出し配線６５に接続されている。引き出し配線６５は、基準電位リング２に接続されている。コア容量セル５３ａ、５３ｂ、５３ｃは、電源リング４と基準電位リング２との間を容量結合しているのでＩ／Ｏセル領域３のバイパスコンデンサとして機能する。
【０００７】
図３に示す従来のＬＳＩは、Ｉ／Ｏセル領域３に配置されたＩ／Ｏ容量セル５１に加えて、コア領域５の空き空間にコア容量セル５３ａ、５３ｂ、５３ｃを配置することにより、容量値の増加が図られている。
【特許文献１】特開平７−１０６５２１号公報
【特許文献２】特開２００２−２４６５４８号公報
【特許文献３】特開平１１−２０４７６６号公報
【特許文献４】特開平５−４８０２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
コア容量セル５３ａ、５３ｂ、５３ｃは、ＬＳＩに生じるノイズを許容値以下にするためにコア領域５内に配置されている。しかし、コア容量セル５３ａ、５３ｂ、５３ｃは、例えば内部ロジックセル２０に用いられるコンデンサと同じ形状を有し、その形状は定まっている。このため、図３に示すように、コア容量セル５３ａ、５３ｂ、５３ｃはコア領域５内に直線的に一方向にしか敷き詰められない。このため、コア領域５の空き空間はコア容量セル５３ａ、５３ｂ、５３ｃの配置領域として最大限に利用されない。従って、Ｉ／Ｏセル領域３のバイパスコンデンサの容量値を十分に増加させることが困難である。さらに、コア容量セル５３ａ、５３ｂ、５３ｃと電源リング４及び基準電位リング２とを接続するために、Ｉ／Ｏセル領域３内に引き出し配線６１、６５を配線しなければならない。引き出し配線６１、６５は、Ｉ／Ｏ容量セル５１が本来配置されるべき領域に配線される。このため、Ｉ／Ｏセル領域３内のＩ／Ｏセル容量５１の総数が減少するので、Ｉ／Ｏセル領域３に形成されるＩ／Ｏ容量セル５１の容量値が減少してしまうという問題がある。従って、従来のバイパスコンデンサは、電源リング４及び基準電位リング２に生じるノイズを十分に低減することができず、ＬＳＩの耐ノイズ性能を十分に向上させることが困難である。
【０００９】
本発明の目的は、Ｉ／Ｏセル領域の低ノイズ化を図ることができるバイパスコンデンサ及びそれを備えた半導体集積回路を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的は、半導体基板上のコア領域において、ロジックセルが形成されていない領域に設けられ、前記半導体基板に形成された下部電極と、前記下部電極上に形成された絶縁層と、前記絶縁層上に形成された任意の形状を有する上部電極とからなる容量セルによって達成される。
【００１１】
また、上記目的は、上記本発明の容量セルを有する半導体集積回路によって達成される。
【発明の効果】
【００１２】
本発明によれば、半導体集積回路の低ノイズ化を図ることができる。
【発明を実施するための最良の形態】
【００１３】
本発明の一実施の形態によるバイパスコンデンサを備えた半導体集積回路を図１及び図２を用いて説明する。本実施の形態によるバイパスコンデンサの概略の構成を図１及び図２を用いて説明する。図１は、本実施の形態によるバイパスコンデンサ１を備えた半導体集積回路であって、半導体集積回路の基板面法線方向に見て、Ｉ／Ｏセル領域３とコア領域５との境界近傍を模式的に示す平面図である。図１では、理解を容易にするため、同一平面上にないＩ／Ｏ容量セルａ１の一部、Ｉ／Ｏセル１０の一部及びコア容量セルｂ１０の一部が破線で示され、一体的に形成されて連続しているＩ／Ｏ容量セルａ１及びコア容量セル（容量セル）ｂ１０、ｂ１１、ｂ１２、ｂ２１、ｂ２２、ｂ３１、ｂ３２、ｂ４１、ｂ４２（以下、「コア容量セルｂ１０〜ｂ４２」と記す）のそれぞれの境界を理解を容易にするため、実線で示している。図２は、Ｉ／Ｏセル領域３とコア領域５との境界近傍を基板面に対して垂直方向に切断した断面図である。図２（ａ）は、図１に示す仮想直線Ａ−Ａで切断した断面を示し、図２（ｂ）は、図１に示す仮想直線Ｂ−Ｂで切断した断面を示している。図２では、一体的に形成されて連続しているコア容量セルｂ１０、ｂ１１の境界を理解を容易にするため、破線で示している。
【００１４】
図１及び図２に示すように、バイパスコンデンサ１は、半導体基板４５の外周のＩ／Ｏセル領域３に形成されたＩ／Ｏ容量部２１と、Ｉ／Ｏ容量部２１に電気的に接続されてＩ／Ｏセル領域３に囲まれたコア領域５の境界まで延びて形成され、層間絶縁膜（不図示）を介して対向する一対の端子部３９とを備えたＩ／Ｏ容量セルａ１とを有している。Ｉ／Ｏ容量セルａ１は、Ｉ／Ｏセル領域３に形成されたＩ／Ｏセル１０と隣接して配置されている。Ｉ／Ｏセル領域３には、複数のＩ／Ｏセル１０及びＩ／Ｏ容量セルａ１が配置されている。Ｉ／Ｏセル領域３上には、Ｉ／Ｏセル領域３に電源電圧を印加するための電源リング４と、Ｉ／Ｏセル領域３に基準電位（ＧＮＤ電位）を印加するための基準電位リング２と、コア領域５に電源電圧を印加するための電源リング８と、コア領域５にＧＮＤ電位を印加するための基準電位リング６とが配置されている。各リング２、４、６、８は、Ｉ／Ｏセル１０及びＩ／Ｏ容量セルａ１に跨って配線されている。
【００１５】
図２（ａ）に示すように、一対の端子部３９の一方である第１端子部７は電源リング４に接続され、一対の端子部３９の他方である第２端子部９は基準電位リング２に接続されている。第１及び第２端子部７、９は不図示の層間絶縁膜により絶縁されている。電源リング４と第１端子部７との間には、例えば電源リング８及び基準電位リング６と同層に形成された中間電源配線２４が配線されている。中間電源配線２４は層間電極１３ａを介して電源リング４に接続されている。中間電源配線２４は層間電極１３ｂを介して第１端子部７に接続されている。第１端子部７は層間電極１３ｂ、中間電源配線２４及び層間電極１３ａを介して電源リング４に接続されている。電源リング４及び中間電源配線２４の間と、中間電源配線２４及び第１端子部７との間には、それぞれ不図示の絶縁層が形成されている。層間電極１３ａ、１３ｂは、当該絶縁層にそれぞれ形成されたコンタクトホール（不図示）内に埋め込まれて形成されている。
【００１６】
基準電位リング２と第２端子部９との間には、例えば電源リング８及び基準電位リング６と同層に形成された中間基準電位配線２２が配線されている。中間基準電位配線２２は層間電極１１ａを介して基準電位リング２に接続されている。中間基準電位配線２２は層間電極１１ｂを介して第２端子部９に接続されている。第２端子部９は、層間電極１１ｂ、中間基準電位配線２２及び層間電極１１ａを介して基準電位リング２に接続されている。基準電位リング２及び中間基準電位配線２２の間と、中間基準電位配線２２及び第２端子部９との間には、それぞれ不図示の絶縁層が形成されている。層間電極１１ａ、１１ｂは、当該絶縁層にそれぞれ形成されたコンタクトホール（不図示）内に埋め込まれて形成されている。
【００１７】
Ｉ／Ｏ容量部２１は、第１端子部７に電気的に接続された第１電極１５と、第２端子部９に接続された第２電極１９と、第１及び第２電極１５、１９の間に挟まれた絶縁膜１７とを有している。第２電極１９は、例えば基板４５に形成されたウェル領域である。ウェル領域である第２電極１９上には絶縁膜１７が形成され、絶縁膜１７上には第１電極１５が形成され、第１電極１５上には不図示の絶縁層が形成されている。第１電極１５は、当該絶縁層により第２端子部９と絶縁されている。第１電極１５は、層間電極１３ｃを介して第１端子部７に接続されている。層間電極１３ｃは、第１及び第２端子部７、９の間の層間絶縁膜に形成されたコンタクトホール（不図示）と、第２端子部９に形成されたコンタクトホールＣＨ１と、第２端子部９及び第１電極１５の間の絶縁層に形成されたコンタクトホール（不図示）に埋め込まれて形成されている。
【００１８】
第２電極１９は、層間電極１１ｃを介して第２端子部９に接続される。層間電極１１ｃは、第２端子部９と第２電極１９との間の絶縁層に形成されたコンタクトホール（不図示）に埋め込まれて形成されている。
【００１９】
上記のように構成されたＩ／Ｏ容量部２１は、電源リング４と基準電位リング２との間を容量結合するように両リング２、４間に電気的に接続されている。従って、Ｉ／Ｏ容量セルａ１はＩ／Ｏセル領域３のバイパスコンデンサとして機能する。
【００２０】
図１に示すように、コア領域５には、内部ロジックセル２０と、内部ロジックセル２０に電源電位及び基準電位をそれぞれ印加するための基幹電源配線１２、１４とが形成されている。バイパスコンデンサ１は、コア領域５に形成されたコア容量セルｂ１０〜ｂ４２をさらに有している。コア容量セルｂ１０〜ｂ４２は、内部ロジックセル２０等が形成されていないコア領域５の空き空間に配置されている。コア容量セルｂ１０〜ｂ４２は同じ構造を有しているので、以下では、コア容量セルｂ１０を例にとってこれらの構造を説明する。
【００２１】
図１及び図２に示すように、コア容量セルｂ１０は、Ｉ／Ｏ容量セルａ１の一対の端子部３９に接続された一対の接続配線部４１と、一対の接続配線部４１に接続されてコア領域５に形成されたコア容量部３３とを備えている。図２（ａ）に示すように、一対の接続配線部４１の一方である第１接続配線部２３は第１端子部７と同層に形成されて第１端子部７と接続されている。一対の接続配線部４１の他方である第２接続配線部２５は第２端子部９と同層に形成されて第２端子部９と接続されている。第１及び第２接続配線部２３、２５は、不図示の層間絶縁膜を介して対向配置されている。第１及び第２接続配線部２３、２５は、当該層間絶縁膜により絶縁されている。
【００２２】
図２（ａ）及び図２（ｂ）に示すように、コア容量部３３は、第１接続配線部２３に電気的に接続された上部電極２７と、第２接続配線部２５に電気的に接続された下部電極３１と、上部電極２７及び下部電極３１の間に挟まれた絶縁膜２９とを有している。下部電極３１は、例えば基板４５に形成されたウェル領域である。例えば、上部電極２７は第１電極１５と同層に形成され、絶縁膜２９は絶縁膜１７と同層に形成され、下部電極３１は第２電極１９と同層に形成されている。図１に示すように、基板４５の基板面法線方向に見て、第１接続配線部２３は四隅が欠けた正方形状を有し、第２接続配線部２５も同様に四隅が欠けた正方形状を有している。
【００２３】
図１及び図２（ａ）に示すように、ウェル領域である下部電極３１上には絶縁膜２９が形成され、絶縁膜２９上には上部電極２７が形成され、上部電極２７上には不図示の絶縁層が形成されている。上部電極２７は、当該絶縁層により第２接続配線部２５と絶縁されている。上部電極２７は、層間電極３５を介して第１接続配線部２３に接続されている。層間電極３５は、上部電極２７のほぼ中央に配置されている。層間電極３５は、第１及び第２接続配線部２３、２５の間の層間絶縁膜に形成されたコンタクトホール（不図示）と、第２接続配線部２５に形成されたコンタクトホールＣＨ２と、第２接続配線部２５及び上部電極２７の間の絶縁層に形成されたコンタクトホール（不図示）に埋め込まれて形成されている。
【００２４】
図１及び図２（ｂ）に示すように、下部電極３１は、層間電極３７を介して第２接続配線部２５に接続されている。層間電極３７は、下部電極３１の角部にそれぞれ配置されている。層間電極３７は、第２接続配線部２５と下部電極３１との間の絶縁層に形成されたコンタクトホール（不図示）に埋め込まれて形成されている。
【００２５】
上記のように構成されたコア容量部３３は、Ｉ／Ｏ容量セルａ１を介して電源リング４と基準電位リング２との間を容量結合するように両リング２、４間に電気的に接続される。従って、コア容量セルｂ１０はＩ／Ｏセル領域３のバイパスコンデンサとして機能する。
【００２６】
コア容量セルｂ１１、ｂ１２、ｂ３１、ｂ３２、ｂ４１、ｂ４２（以下、「コア容量セルｂ１１〜ｂ４２」と記す）は、コア容量セルｂ１０と同様の構成を有している。図１に示すように、隣接して配置されたコア容量セルｂ１０〜ｂ４２同士は、一対の接続配線部４１で互いに接続されている。例えば、コア容量セルｂ１１は、隣接して配置されたコア容量セルｂ１０、ｂ１２、ｂ２１と一対の接続配線部４１で接続されている。これにより、コア容量セルｂ１１〜ｂ４２のコア容量部３３は、コア容量セルｂ１０及びＩ／Ｏ容量セルａ１を介して電源リング４と基準電位リング２との間を容量結合するように両リング２、４間に電気的に接続される。従って、コア容量セルｂ１１〜ｂ４２も同様にＩ／Ｏセル領域３のバイパスコンデンサとして機能する。
【００２７】
Ｉ／Ｏ容量セルａ１は、Ｉ／Ｏセル領域３とコア領域５との境界にまで延びる一対の端子部３９を有している。このため、本実施の形態によるバイパスコンデンサ１は、従来のＬＳＩのようにＩ／Ｏセル領域３内の電源リング４及び基準電位リング２からコア領域５の空き空間まで引き出し配線を配線する必要がない。これにより、バイパスコンデンサ１は、従来のＬＳＩのように引き出し配線６１、６５を配線するためにＩ／Ｏ容量セル５１を取り除かなくてもよい。従って、本実施の形態によるバイパスコンデンサ１を備えた半導体集積回路は、従来のＬＳＩと比較してＩ／Ｏセル領域３用のバイパスコンデンサの容量値を増加させることができる。
【００２８】
コア容量セルｂ１０〜ｂ４２は、レイアウト設計段階において内部ロジックセル２０（マクロセル）の配置や基幹電源配線１２、１４の配線が終了した時点で生じる空き空間内に配置される。コア容量セルｂ１０〜ｂ４２は、Ｉ／Ｏ容量セルａ１の一対の端子部３９に直接接続することができる一対の接続配線部４１を有している。このため、例えばコア容量セルｂ１０〜ｂ４２のうちのコア容量セルｂ１０は、Ｉ／Ｏセル領域３とコア領域５との境界でＩ／Ｏ容量セルａ１と隣接して配置されることができる。このように、本実施の形態の半導体集積回路は、従来のＬＳＩのように引き出し配線６１、６５及び共通配線６３、６７を用いずに、Ｉ／Ｏ容量セルａ１にコア容量セルｂ１０を直接接続して配置するだけで、コア容量セルｂ１０をＩ／Ｏセル領域３用のバイパスコンデンサとして用いることができる。
【００２９】
コア容量セルｂ１０〜ｂ４２同士は、一対の接続配線部４１の外周各辺のいずれにも互いに接続することができる。このため、コア容量セルｂ１０〜ｂ４２は、上下左右どの方向にも互いに隣接配置することができる。このため、コア容量セルｂ１０〜ｂ４２は、既に配置済みの内部ロジックセル２０や基幹電源配線１２、１４等で囲まれた空き空間に敷き詰めるように隣接配置することが可能である。コア容量セルｂ１０〜ｂ４２は半導体集積回路のレイアウト設計段階において内部ロジックセル２０等と接触する手前で配置を終了すればよい。
【００３０】
一対の端子部３９は従来のＬＳＩの引き出し配線６１、６５と比較して配線幅が太いので配線の抵抗値を低減できる。また、例えば図１の図中の最下方に示すＩ／Ｏ容量セルａ１は、当該Ｉ／Ｏ容量セル１ａとコア容量セルｂ４１との間に他のコア容量セルをさらに配置することによりコア容量セルｂ４１と接続することができる。これにより、２つのＩ／Ｏ容量セルａ１がコア容量セルｂ１０〜ｂ４２に接続されるので、コア容量セルｂ１０〜ｂ４２と電源リング４及び基準電位リング２との間の抵抗値を下げることができる。
【００３１】
図２（ａ）及び図２（ｂ）に示すように、コア容量セルｂ１０〜ｂ４２は、配線層の２層目までしか使用していない。このため、基幹電源配線１２、１４の配線層が３層目以上である場合、コア容量セルは３層目以上の基幹電源配線１２、１４の下層にも配置されることができる。また、コア容量セルは３層目以上の配線層を使用している信号配線（不図示）の下層にも配置可能である。同様に、Ｉ／Ｏ容量セルａ１は配線層の２層目までしか使用していないので、３層目以上の配線層を使用している信号配線（不図示）の下層にも配置可能である。このように、バイパスコンデンサ１は、３層以上の信号配線、電源配線及び内部ロジックセル２０の下層にまで敷き詰めることが可能になる。これにより、バイパスコンデンサ１の容量値を増加させることができるので、半導体集積回路はＩ／Ｏセル領域３に生じるノイズの低減を図ることができる。
【００３２】
さらに、Ｉ／Ｏ容量セルａ１はＩ／Ｏセル領域３内のＩ／Ｏセル１０が配置されていない空き空間の全てに配置することが可能になる。これにより、バイパスコンデンサ１は電源リング４及び基準電位リング２との間の容量値を十分に確保することができる。これにより、半導体集積回路は低ノイズの要求に応えることができる。
【００３３】
以上説明したように、本実施の形態によれば、バイパスコンデンサ１は従来のようにＩ／Ｏセル領域３内に引き出し配線６１、６５を設ける必要がない。また、本実施の形態によれば、Ｉ／Ｏ容量セルａ１及びコア容量セルｂ１０は互いに隣接して配置されて接続されるだけで、Ｉ／Ｏセル領域３のバイパスコンデンサとして機能する。さらに、複数のコア容量セルは上下左右のどの方向にも繰り返して互いに隣接配置することができる。このため、コア容量セルはコア領域５の空き空間に無駄なく配置される。これにより、バイパスコンデンサ１は、従来のバイパスコンデンサと比べて非常に大きな容量値を確保することができる。従って、バイパスコンデンサ１は、Ｉ／Ｏセル領域３のノイズ低減に非常に高い効果を奏する。これにより、バイパスコンデンサ１を備えた半導体集積回路は耐ノイズ性能の向上を図ることができる。
【００３４】
さらに、バイパスコンデンサ１と、電源リング４及び基準電位リング２とを十分な配線幅で接続することが可能になる。このため、バイパスコンデンサ１と電源リング４及び基準電位リング２との間のインピーダンスを下げることができる。これにより、バイパスコンデンサ１は、半導体集積回路のノイズ低減の効果をさらに高めることが可能となる。
【００３５】
以上説明した本実施の形態によるバイパスコンデン及びそれを備えた半導体集積回路は、以下のようにまとめられる。
（付記１）
半導体基板上のコア領域において、ロジックセルが形成されていない領域に設けられ、前記半導体基板に形成された下部電極と、
前記下部電極上に形成された絶縁層と、
前記絶縁層上に形成された任意の形状を有する上部電極と
からなる容量セル。
（付記２）
付記１に記載の容量セルであって、
前記下部電極は、前記半導体基板に形成されたウェル領域であることを特徴とする容量セル。
（付記３）
付記１又は２に記載の容量セルであって、
前記上部電極は、前記コア領域に形成され、一対の端子部を有するＩ／Ｏ容量セルに配線を介して電気的に接続されていることを特徴とする容量セル。
（付記４）
付記３に記載の容量セルであって、
前記Ｉ／Ｏ容量セルの第一電極は、前記半導体基板周囲に設けられた基準電位リングに電気的に接続され、
前記Ｉ／Ｏ容量セルの第二電極は、前記半導体基板周囲に設けられた電源リングに電気的に接続されていることを特徴とする容量セル。
（付記５）
付記１乃至４のいずれか１項に記載の容量セルを有すること
を特徴とする半導体集積回路。
（付記６）
半導体層が形成された基板と、
前記基板の外周のＩ／Ｏセル領域に形成されたＩ／Ｏ容量部と、前記Ｉ／Ｏ容量部に接続されて前記Ｉ／Ｏセル領域に囲まれたコア領域の境界まで延びて形成され、層間絶縁膜を介して対向する一対の端子部とを備えたＩ／Ｏ容量セルと
を有することを特徴とするバイパスコンデンサ。
（付記７）
付記６記載のバイパスコンデンサにおいて、
前記Ｉ／Ｏ容量部は、前記一対の端子部の前記一方に接続された第１電極と、前記一対の端子部の前記他方に接続された第２電極と、前記第１及び第２電極の間に挟まれた絶縁膜とを有すること
を特徴とするバイパスコンデンサ。
（付記８）
付記７記載のバイパスコンデンサにおいて、
前記第２電極は、前記基板に形成されたウェル領域であること
を特徴とするバイパスコンデンサ。
（付記９）
付記６乃至８のいずれか１項に記載のバイパスコンデンサにおいて、
前記一対の端子部に接続された一対の接続配線部と、前記一対の接続配線部に接続されて前記コア領域に形成されたコア容量部とを備えたコア容量セルをさらに有すること
を特徴とするバイパスコンデンサ。
（付記１０）
付記９記載のバイパスコンデンサにおいて、
複数の前記コア容量セルを有し、
隣接して配置された前記コア容量セル同士は、前記一対の接続配線部で互いに接続されていること
を特徴とするバイパスコンデンサ。
（付記１１）
付記６乃至１０のいずれか１項に記載のバイパスコンデンサを有すること
を特徴とする半導体集積回路。
【図面の簡単な説明】
【００３６】
【図１】本発明の一実施の形態によるバイパスコンデンサ１の概略構成を模式的に示す平面図である。
【図２】本発明の一実施の形態によるバイパスコンデンサ１の概略構成を模式的に示す断面図である。
【図３】従来のバイパスコンデンサの概略構成を模式的に示す平面図である。
【符号の説明】
【００３７】
１  バイパスコンデンサ
２、６  基準電位リング
３  Ｉ／Ｏセル領域
４、８  電源リング
７  第１端子部
９  第２端子部
１０  Ｉ／Ｏセル
１１ａ、１１ｂ、１１ｃ、１３ａ、１３ｂ、１３ｃ、３５、３７  層間電極
１２、１４  基幹電源配線
１５  第１電極
１７、２９  絶縁膜
１９  第２電極
２０  内部ロジックセル
２１  Ｉ／Ｏ容量部
２３  第１接続配線部
２５  第２接続配線部
２７、５９  上部電極
３１、５５  下部電極
３３  コア容量部
３９  一対の端子部
４１  一対の接続配線部
５１、ａ１  Ｉ／Ｏ容量セル
５３ａ、５３ｂ、５３ｃ、ｂ１０〜ｂ４２  コア容量セル
６１、６５  引き出し配線
６３、６７  共通配線
【図１】
2008192763.tif 000003
【図２】
2008192763.tif 000004
【図３】
2008192763.tif 000005