(57)【要約】【課題】マルチレベルセルのプログラム動作において検証時間を減らしてプログラム時間を減らすことが可能なメモリ素子およびプログラム検証方法の提供。【解決手段】マルチレベルセルを含むメモリ素子において、それぞれのビットラインと共通グラウンドラインにそれぞれ接続される多数のセルストリングを含み、プログラム検証の際に前記共通グラウンドラインに陽の電圧が供給されるメモリセルアレイと、前記それぞれのビットラインを介して前記マルチレベルセルをプログラムし、前記メモリセルにデータを読み出すためのページバッファと、前記メモリセルのプログラム検証またはデータ読み出し動作の際にビットラインにプリチャージされた電圧レベルに応じて前記ビットラインと前記ページバッファを接続して前記ページバッファがメモリセルのプログラム状態を判断するようにする検証制御部とを含む、メモリ素子を提供する。【選択図】図２ｂ
2008204598.tif 000002
【特許請求の範囲】
【請求項１】
マルチレベルセルを含むメモリ素子において、
それぞれのビットラインと共通グラウンドラインにそれぞれ接続される多数のセルストリングを含み、プログラム検証の際に前記共通グラウンドラインに陽の電圧が供給されるメモリセルアレイと、
前記それぞれのビットラインを介して前記マルチレベルセルをプログラムし、前記メモリセルにデータを読み出すためのページバッファと、
前記メモリセルのプログラム検証またはデータ読み出し動作の際にビットラインにプリチャージされた電圧レベルに応じて前記ビットラインと前記ページバッファを接続して前記ページバッファがメモリセルのプログラム状態を判断するようにする検証制御部とを含むことを特徴とする、メモリ素子。
【請求項２】
前記メモリセルアレイのプログラム検証の際に、選択されるワードラインに、前記マルチレベルセルのしきい電圧レベルのうち最も高いしきい電圧を持つメモリセルもターンオンできる電圧を提供することを特徴とする、請求項１に記載のメモリ素子。
【請求項３】
前記ビットラインは、プログラム検証の際に、前記選択されたワードラインのそれぞれのマルチレベルセルが持つしきい電圧レベルに対応する電圧にプリチャージされることを特徴とする、請求項１に記載のメモリ素子。
【請求項４】
前記多数のページバッファは、それぞれ、
センシングノードに接続され、前記センシングノードをプリチャージさせるためのプリチャージ回路と、
電源電圧と第２ノードに接続され、前記センシングノードの電圧レベルが変更されるにつれて動作するセンシング手段と、
第１ノードと前記第２ノードとの間に接続され、前記センシング手段の動作に応じて、ラッチされたデータが変更されるラッチ回路とを含むことを特徴とする、請求項１に記載のメモリ素子。
【請求項５】
前記検証制御部は、
前記ビットラインと前記センシングノードとの間に接続され、前記ビットラインにプリチャージされた電圧と第１制御信号の電圧レベルに応じて動作するトランジスタであることを特徴とする、請求項１に記載のメモリ素子。
【請求項６】
前記トランジスタは、前記ビットラインにプリチャージされた電圧レベルより前記第１制御信号の電圧レベルが高い場合にターンオンされることを特徴とする、請求項５に記載のメモリ素子。
【請求項７】
前記ページバッファは、
前記第２ノードに接続されてプログラム検証信号を出力する検証部を含むことを特徴とする、請求項５に記載のメモリ素子。
【請求項８】
前記第１制御信号は、第１〜第ｎレベルのしきい電圧を持つマルチレベルセルに対して第１〜第（ｎ−１）レベルの電圧レベルが順次増加することを特徴とする、請求項５に記載のメモリ素子。
【請求項９】
前記第１〜第（ｎ−１）レベルの電圧レベルが順次増加するにつれて、前記マルチレベルセルのしきい電圧レベルが高いものから低いものの順序で検証が行われることを特徴とする、請求項８に記載のメモリ素子。
【請求項１０】
前記多数のページバッファは、それぞれ
前記センシングノードに接続され、前記センシングノードをプリチャージさせるためのプリチャージ回路と、
前記センシングノードの電圧レベルを反転して出力する反転手段と、
前記反転手段の出力に応じて動作するセンシング部と、
第３ノードと第４ノードとの間に接続され、前記センシング部の動作に応じて、ラッチされたデータが変更されるラッチ回路とを含むことを特徴とする、請求項１に記載のメモリ素子。
【請求項１１】
前記反転手段は、
第２制御信号に応じて反転動作を行うことを特徴とする、請求項１０に記載のメモリ素子。
【請求項１２】
前記ページバッファは、
前記第４ノードに接続されてプログラム検証信号を出力する検証部を含むことを特徴とする、請求項１０に記載のメモリ素子。
【請求項１３】
マルチレベルセルを含むメモリ素子において、
それぞれのビットラインと共通グラウンドラインにそれぞれ接続される多数のセルストリングを含み、プログラム検証の際に前記共通グラウンドラインに陽の電圧が供給されるメモリセルアレイと、
前記それぞれのビットラインを介して前記マルチレベルセルにデータをプログラムし、或いはビットライン選択信号の電圧レベルを変更してメモリセルのプログラム状態を検証するページバッファとを含むことを特徴とする、メモリ素子。
【請求項１４】
前記メモリセルアレイのプログラム検証の際に、選択されるワードラインに、前記マルチレベルセルのしきい電圧レベルのうち最も高いしきい電圧を持つメモリセルもターンオンできる電圧を提供することを特徴とする、請求項１３に記載のメモリ素子。
【請求項１５】
前記ビットラインは、プログラム検証の際に、前記選択されたワードラインのそれぞれのマルチレベルセルが持つしきい電圧レベルに対応する電圧にプリチャージされることを特徴とする、請求項１３に記載のメモリ素子。
【請求項１６】
前記多数のページバッファは、それぞれ、
前記ビットラインとセンシングノードとの間に接続され、ビットライン選択信号によって駆動するビットライン選択トランジスタと、
前記センシングノードに接続され、前記センシングノードをプリチャージさせるためのプリチャージ回路と、
電源電圧と第２ノードに接続され、前記センシングノードの電圧レベルが変更されるにつれて動作するセンシング手段と、
第１ノードと前記第２ノードとの間に接続され、前記センシング手段の動作に応じて、ラッチされたデータが変更されるラッチ回路とを含むことを特徴とする、請求項１３に記載のメモリ素子。
【請求項１７】
前記ビットライン選択トランジスタは、
前記ビットラインの電圧レベルより前記ビットライン選択信号の電圧レベルが高い場合にターンオンされることを特徴とする、請求項１６に記載のメモリ素子。
【請求項１８】
前記センシング手段は、
前記メモリ素子のプログラム検証の際に、前記センシングノードの電圧レベルが高レベルから低レベルに変更されるとターンオンされることを特徴とする、請求項１６に記載のメモリ素子。
【請求項１９】
前記ページバッファは、
前記第２ノードに接続されてプログラム検証信号を出力する検証部を含むことを特徴とする、請求項１６に記載のメモリ素子。
【請求項２０】
前記ビットライン選択信号は、第１〜第ｎレベルのしきい電圧を持つマルチレベルセルに対して第１〜第（ｎ−１）レベルの電圧レベルが順次増加することを特徴とする、請求項１３に記載のメモリ素子。
【請求項２１】
前記第１〜第１（ｎ−１）レベルの電圧レベルが順次増加するにつれて、
前記マルチレベルセルのしきい電圧レベルが高いものから低いものの順序で検証が行われることを特徴とする、請求項１３に記載のメモリ素子。
【請求項２２】
前記多数のページバッファは、それぞれ、
前記ビットラインとセンシングノードとの間に接続され、ビットライン選択信号によって駆動するビットライン選択トランジスタと、
前記センシングノードに接続され、前記センシングノードをプリチャージさせるためのプリチャージ回路と、
前記センシングノードの電圧レベルを反転して出力する反転手段と、
前記反転手段の出力に応じて動作するセンシング部と、
第３ノードと前記第４ノードとの間に接続され、前記センシング部の動作に応じて、ラッチされたデータが変更されるラッチ回路とを含むことを特徴とする、請求項１３に記載のメモリ素子。
【請求項２３】
前記反転手段は、
制御信号に基づいて反転動作を行うことを特徴とする、請求項２２に記載のメモリ素子。
【請求項２４】
前記ページバッファは、
前記第４ノードに接続されてプログラム検証信号を出力する検証部を含むことを特徴とする、請求項２２に記載のメモリ素子。
【請求項２５】
マルチレベルセルを含むメモリ素子のプログラム検証方法において、
前記メモリ素子のマルチレベルセルにプログラムを行う段階と、
プログラム検証のために、前記マルチレベルセルが接続されるセルストリングに共通接続されるグラウンドラインに電源電圧を印加する段階と、
前記マルチレベルセルのセルストリングに交差されて接続される多数のワードラインのうち選択されたワードラインに第１電圧を印加し、選択されていないワードラインにパス電圧を印加してそれぞれのビットラインをプリチャージさせる段階と、
前記ビットラインとページバッファとの間に接続されたトランジスタのゲートにビットライン選択信号を所定の電圧レベルに応じて順次印加し、それぞれの電圧レベルに応じて出力されるページバッファの検証信号を確認する段階と、
前記確認結果、検証信号が出力されるビットライン選択信号の電圧レベルに応じて前記マルチレベルセルのプログラム有無を判断する段階とを含むことを特徴とする、メモリ素子のプログラム検証方法。
【請求項２６】
前記第１電圧は、マルチレベルセルのうちしきい電圧が最も高いセルもターンオンできる電圧であることを特徴とする、請求項２５に記載のメモリ素子のプログラム検証方法。
【請求項２７】
前記センシング電圧は、前記マルチレベルセルのうち最も高いしきい電圧を持つマルチレベルセルに対して最も小さい電圧レベルが設定されることを特徴とする、請求項２５に記載のメモリ素子のプログラム検証方法。
【請求項２８】
前記ページバッファの検証信号は、前記ビットラインにプリチャージされる電圧より前記ビットライン選択信号の電圧レベルが高い場合に出力されることを特徴とする、請求項２５に記載のメモリ素子のプログラム検証方法。
【請求項２９】
前記プログラム検証方法は、前記ビットライン選択信号の電圧レベルが順次上昇するにつれて、前記マルチレベルセルのうち高いしきい電圧を持つセルから低いしきい電圧を持つセルに検証が行われることを特徴とする、請求項２５に記載のメモリ素子のプログラム検証方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ素子の検証方法に係り、特にマルチレベルセルのプログラム検証回数を減らすことが可能なメモリ素子およびプログラム検証方法に関する。
【背景技術】
【０００２】
公知のＮＡＮＤフラッシュメモリ装置は、メモリセルアレイ、行デコーダおよびページバッファを含む。前記メモリセルアレイは、行に沿って伸長された複数のワードラインと、列に沿って伸長された複数のビットラインと、前記ビットラインにそれぞれ対応する複数のセルストリングとからなる。
【０００３】
前記メモリセルアレイの一側には、ストリング選択ライン、ワードラインおよび共通ソースラインに接続される行デコーダが位置し、前記メモリセルアレイの他側には、複数のビットラインに接続されるページバッファが位置する。
【０００４】
最近では、このようなフラッシュメモリの集積度をさらに向上させるために一つのメモリセルに複数のデータを格納することが可能な多重ビットセルに対する研究が盛んに行われている。このような方式のメモリセルをマルチレベルセル（Multi Level Cell；以下「ＭＬＣ」という）という。これに対比する単一ビットのメモリセルをシングルレベルセル（Single Level Cell；以下「ＳＬＣ」という）という。
【０００５】
図１ａはＳＬＣメモリ素子のセル分布図である。
【０００６】
図１ａを参照すると、ＳＬＣは、消去またはプログラムの２つのセル状態１０１、１０２の分布を有し、基本的に消去状態１０１のセルがプログラム動作に応じてプログラムセル状態１０２へ移動する（Ｓ１１０）。ＳＬＣは、図１ａに示すように、１回のプログラム動作が必要であり、かつ、検証電圧ＰＶ１に対して１回の検証を行うことにより、検証動作を完了することができる。
【０００７】
図１ｂはＭＬＣメモリ素子のセル分布図である。
【０００８】
図１ｂを参照すると、２ビットのデータを格納することが可能なＭＬＣのセル分布図を示すもので、それぞれ［１１］、［１０］、［００］および［０１］のデータ格納状態を持つセル状態（１１１〜１１４）を持つ。これらの分布はそれぞれＭＬＣのしきい電圧分布に対応する。
【０００９】
そして、それぞれのセル状態へのプログラムはまずＬＳＢ(Least Significant Bit)プログラムを行って［１０］状態（１１２）にプログラムし（Ｓ１２１）、ＭＳＢ(Most Significant Bit)プログラムは［１０］状態（１１２）を［００］状態にプログラムし（Ｓ１３１）、或いは［１１］状態（１１１）を［０１］状態（１１４）にプログラムする（Ｓ１３２）。
【００１０】
プログラムの後にはそれぞれ検証を行う。一般に格納可能なデータのビット数が増えるほどセル分布は増加し、これにより検証の回数も増加する。
【００１１】
前述したように、ＳＬＣの場合はプログラム１パルスに対して１回の検証を行う。ところが、図１ｂのように２ビットのデータを格納することが可能なＭＬＣの場合は、ＭＳＢプログラムにおいてプログラム１パルスに対して２回の検証を必要とする。このような方式で、プログラムパルスに対して３ビットＭＬＣは３回の検証が必要であり、４ビットＭＬＣは８回の検証が必要である。
【００１２】
次の数式１を参照すると、検証回数が増加すればプログラム時間が増加することが分かる。
【００１３】
【数１】
2008204598.tif 000003
【００１４】
前記数式１において、Ｔｐｇｍは全体プログラム時間であり、ｔＰＧＭはプログラムパルス時間であり、ｔｖｆｙは検証時間であり、Ｎｖｆｙはプログラムパルス当りの検証回数を示す。そして、Ｎｐｇｍはプログラムパルス印加数を示す。
【００１５】
前記数式１に示すように、検証の回数が増えるほどプログラム時間が長くなってメモリ素子の効率に影響を及ぼす。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
そこで、本発明の目的は、マルチレベルセルを含むメモリ素子の動作において検証または読み出し時間を減らしてプログラム時間を減らすことが可能なメモリ素子およびその動作方法を提供することにある。
【課題を解決するための手段】
【００１７】
上記目的を達成するために、本発明のある観点によれば、マルチレベルセルを含むメモリ素子において、それぞれのビットラインと共通グラウンドラインにそれぞれ接続される多数のセルストリングを含み、プログラム検証の際に前記共通グラウンドラインに陽の電圧が供給されるメモリセルアレイと、前記それぞれのビットラインを介して前記マルチレベルセルをプログラムし、前記メモリセルにデータを読み出すためのページバッファと、前記メモリセルのプログラム検証またはデータ読み出し動作の際にビットラインにプリチャージされた電圧レベルに応じて前記ビットラインと前記ページバッファを接続して前記ページバッファがメモリセルのプログラム状態を判断するようにする検証制御部とを含む、メモリ素子を提供する。
【００１８】
前記メモリセルアレイのプログラム検証の際に、選択されるワードラインに、前記マルチレベルセルのしきい電圧レベルのうち最も高いしきい電圧を持つメモリセルもターンオンできる電圧を提供することを特徴とする。
【００１９】
前記ビットラインは、プログラム検証の際に、前記選択されたワードラインのそれぞれのマルチレベルセルが持つしきい電圧レベルに対応する電圧にプリチャージされることを特徴とする。
【００２０】
前記多数のページバッファは、それぞれ、前記ビットラインとセンシングノードとの間に接続され、ビットライン選択信号によって駆動されるＮＭＯＳトランジスタと、前記センシングノードに接続され、前記センシングノードをプリチャージさせるためのプリチャージ回路と、電源電圧と第２ノードに接続され、前記センシングノードの電圧レベルに応じて動作するＰＭＯＳトランジスタと、前記第２ノードと前記第１ノードとの間に接続されるラッチ回路とを含む。前記多数のページバッファは、それぞれ、前記センシングノードに接続され、前記センシングノードをプリチャージさせるためのプリチャージ回路と、電源電圧と第２ノードに接続され、前記センシングノードの電圧レベルが変更されるにつれて動作するセンシング手段と、前記第２ノードと前記第１ノードとの間に接続され、前記センシング手段の動作に応じて、ラッチされたデータが変更されるラッチ回路とを含む。
【００２１】
前記検証制御部は、前記ビットラインと前記センシングノードとの間に接続され、前記ビットラインにプリチャージされた電圧と第１制御信号の電圧レベルに応じて動作するトランジスタであることを特徴とする。
【００２２】
前記トランジスタは、前記ビットラインにプリチャージされた電圧レベルより前記第１制御信号の電圧レベルが高い場合にターンオンされることを特徴とする。
【００２３】
前記第１制御信号は、第１〜第ｎレベルのしきい電圧を持つマルチレベルセルに対して第１〜第（ｎ−１）レベルの電圧レベルが順次増加することを特徴とする。
【００２４】
前記第１〜第（ｎ−１）レベルの電圧レベルが順次増加するにつれて、前記マルチレベルセルのしきい電圧レベルが高いものから低いものの順序で検証が行われることを特徴とする。
【００２５】
前記多数のページバッファは、それぞれ、前記センシングノードに接続され、前記センシングノードをプリチャージさせるためのプリチャージ回路と、前記センシングノードの電圧レベルを反転して出力する反転手段と、前記反転手段の出力に応じて動作するセンシング部と、第３ノードと第４ノードとの間に接続され、前記センシング部の動作に応じて、ラッチされたデータが変更されるラッチ回路とを含むことを特徴とする。
【００２６】
本発明の他の観点によれば、マルチレベルセルを含むメモリ素子のプログラム検証方法において、前記メモリ素子のマルチレベルセルにプログラムを行う段階と、プログラム検証のために、前記マルチレベルセルが接続されるセルストリングに共通接続されるグラウンドラインに電源電圧を印加する段階と、前記マルチレベルセルのセルストリングに交差されて接続される多数のワードラインのうち選択されたワードラインに第１電圧を印加し、選択されていないワードラインにパス電圧を印加してそれぞれのビットラインをプリチャージさせる段階と、前記ビットラインとページバッファとの間に接続されたトランジスタのゲートにビットライン選択信号を所定の電圧レベルに応じて順次印加し、それぞれの電圧レベルに応じて出力されるページバッファの検証信号を確認する段階と、前記確認結果、検証信号が出力されるビットライン選択信号のセンシング電圧レベルに応じて前記マルチレベルセルのプログラム有無を判断する段階とを含む、メモリ素子のプログラム検証方法を提供する。
【００２７】
前記第１電圧は、マルチレベルセルのうちしきい電圧が最も高いセルもターンオンできる電圧であることを特徴とする。
【００２８】
前記センシング電圧は、前記マルチレベルセルのうち最も高いしきい電圧を持つマルチレベルセルに対して最も小さい電圧レベルが設定されることを特徴とする。
【００２９】
前記ページバッファの検証信号は、前記ビットラインにプリチャージされる電圧より前記ビットライン選択信号の電圧レベルが高い場合に出力されることを特徴とする。
【００３０】
前記プログラム検証方法は、前記ビットライン選択信号の電圧レベルが順次上昇するにつれて、前記マルチレベルセルのうち高いしきい電圧を持つセルから低いしきい電圧を持つセルに検証が行われることを特徴とする。
【発明の効果】
【００３１】
以上説明したように、本発明に係るメモリ素子およびプログラム検証方法は、マルチレベルセルを含むメモリ素子において、一つのプログラムパルスに対してマルチレベルに対する検証を１回で可能にして検証時間を減らすことにより、プログラム時間を減らす。
【発明を実施するための最良の形態】
【００３２】
以下に添付図面を参照しながら、本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は、本発明の開示を完全たるものにし且つ当該技術分野における通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。
【００３３】
図２ａは本発明の実施例に係るＭＬＣメモリ素子の構造を示すブロック図である。
【００３４】
図２ａを参照すると、本発明の実施例に係るＭＬＣ(Multi Level Cell)メモリ素子２００は、ＭＬＣから構成されるメモリセルアレイ２１０と、前記メモリセルアレイ２１０のＭＬＣに対してデータプログラム、検証および読み出し動作を行うための多数のページバッファを含むページバッファ部２２０と、入力アドレスによって前記多数のページバッファを選択するＹデコーダ部２３０と、入力アドレスによって前記メモリセルアレイ２１０のワードラインを選択するＸデコーダ部２４０と、前記ＭＬＣメモリ素子２００の動作制御のための制御部２５０と、前記ページバッファ部２２０のページバッファが、メモリセルに接続されたビットラインのプリチャージ電圧レベルに応じてデータ状態を読み出すように制御する検証制御部２６０とを含む。
【００３５】
メモリセルアレイ２１０は、ワードラインとビットラインに区分されるＭＬＣアレイを含む。ページバッファ部２２０は、前記メモリセルアレイ２１０のビットラインのうち一対のビットラインに接続され、データのプログラム、検証および読み出しが行われるようにするページバッファを一つ以上含む。
【００３６】
Ｙデコーダ部２３０およびＸデコーダ２４０は、制御部２５０の制御に基づいて前記メモリセルアレイ２１０のＭＬＣのうちプログラムまたは読み出しのためのＭＬＣを接続する。
【００３７】
制御部２５０は、前記ＭＬＣメモリ素子２００のプログラム、検証または読み出し動作と消去動作のための電圧レベル制御や、動作信号制御などを行う。
【００３８】
制御部２５０は、本発明の実施例によってメモリセルアレイ２１０のプログラム検証の際に、共通グラウンドライン(Ground Line)に、一定のレベルでレギュレーションされた電圧ＶＤＣを印加し、検証動作を行うように制御して検証回数を減らし、プログラム時間を減らすことができるようにする。
【００３９】
検証制御部２６０は、ビットラインにプリチャージされた電圧レベルと、制御部２５０の制御に基づいて印加される制御信号の電圧レベルに応じてビットラインとページバッファを接続する。これにより、ページバッファはメモリセルに格納されたデータを検証しまたは読み出す。
【００４０】
このような動作の詳細な説明は、次の図面を参照する。
【００４１】
図２ｂは図２ａのメモリセルアレイとページバッファの回路図である。
【００４２】
図２ｂは、図２ａのＭＬＣメモリ素子２００のうち、プログラム検証動作に関連するメモリセルアレイ２１０の一つのセルストリング２１１、前記セルストリング２１１に接続されるビットラインとページバッファ部２２０との間に接続される検証制御部２６０中の一部２６１、前記ページバッファ部２２０の一つのページバッファ２２１、およびスイッチ回路ＳＷ中の一部回路のみを示す図である。
【００４３】
図２ｂを参照すると、セルストリング２１１は第１〜第２ＮＭＯＳトランジスタＮ１、Ｎ２と第１〜第ｎ＋１セルＣ０〜Ｃｎを含み、検証制御部２６１は第３ＮＭＯＳトランジスタＮ３を含み、ページバッファ２２１はビットライン選択部２２２、第４ＮＭＯＳトランジスタＮ４、第１および第２ＰＭＯＳトランジスタＰ１、Ｐ２、第１および第２インバータＩＮ１、ＩＮ２、並びに検証部２２３を含む。そして、前記セルストリング２１１の共通グラウンドラインＧＬには、スイッチ回路ＳＷが接続され、制御信号によって一定のレベルにレギュレーションされた電圧ＶＤＣまたは接地電圧を接続する。
【００４４】
前記制御信号は、ＭＬＣメモリ素子２００の制御部２５０から入力されるものである。プログラム検証の際に制御信号が入力されると、前記スイッチ回路ＳＷは共通グラウンドラインＧＬに電圧ＶＤＣを接続する。そして、プログラム検証以外には共通グラウンドラインＧＬに接地電圧を接続する。
【００４５】
セルストリング２１１は、第１ＮＭＯＳトランジスタＮ１と第２ＮＭＯＳトランジスタＮ２との間にセルＣ０〜Ｃｎが直列に接続され、第１ＮＭＯＳトランジスタＮ１は第ｎ＋１セルＣｎとビットラインとの間に接続され、ドレイン選択ライン（Drain Select Line；ＤＳＬ）信号によって動作する。
【００４６】
そして、第２ＮＭＯＳトランジスタＮ２は、第１セルＣ０と共通グラウンドラインＧＬとの間に接続され、ソース選択ライン（Source Select Line；ＳＳＬ）信号によって動作する。また、セルＣ０〜ＣｎはワードラインＷＬ１〜ＷＬｎによって選択される。検証制御部２６１の第３ＮＭＯＳトランジスタはビットラインとセンシングノードＳＯとの間に接続され、検証制御信号(Verify Control signal)によって動作する。
【００４７】
ページバッファ部２２１のビットライン選択部２２２は、偶数ビットラインＢＬｅと奇数ビットラインＢＬｏのうち、データのプログラムまたはデータの読み出しのためのメモリセルが含まれるビットラインを選択して接続する。この際、本発明の実施例では、前記検証制御部２２１を別途に構成したが、ページバッファ２２１に含まれるビットライン選択部２２２にビットライン選択信号(Bit Line Select)の電圧レベルを変更することにより、検証制御部２２１と同一の機能を行うようにすることができる。
【００４８】
そして、第１ＰＭＯＳトランジスタＰ１は、プリチャージ電圧ＶＰＲＥラインとセンシングノードＳＯとの間に接続され、プリチャージ信号ＰＲＥＣＨ＿Ｎによって動作する。
【００４９】
第２ＰＭＯＳトランジスタＰ２と第４ＮＭＯＳトランジスタＮ４は電源電圧Ｖｃｃと第２ノードＤ２との間に直列に接続され、第２ＰＭＯＳトランジスタＰ２のゲートはセンシングノードＳＯに接続される。そして、第４ＮＭＯＳトランジスタＮ４のゲートは読み出し信号ＲＥＡＤに接続される。
【００５０】
第１ノードＤ１と第２ノードＤ２との間には、第１および第２インバータＩＮ１、ＩＮ２からなる第１ラッチＬ１が接続され、第２ノードＤ２および検証部２２３が接続されてプログラム検証有無を判断するようにする。前記検証部２２３は、第２ノードＤ２の電圧レベルに応じてターンオンまたはオフされるトランジスタから構成でき、これにより出力される検証信号が前記制御部２５０に入力されて検証判断を行えるようにする。
【００５１】
前述したような本発明の第１実施例に係るページバッファのプログラム検証は、次のとおりに行われる。
【００５２】
まず、プログラム動作は、一般なプログラム動作によって行われるものと判断し、プログラムされたと仮定して説明し、２ビットのＭＬＣの場合、すなわちしきい電圧分布状態が［１１］、［１０］、［００］、［０１］の４つの状態で表れる場合について説明する。
【００５３】
図２ｂのセルストリング２１１において第１セルＣＯに［００］のデータをプログラムし、これを検証するとするとき、検証のための初期化動作によって第１ラッチＬ１の第１ノードＤ１を高レベルにリセットする。この際のリセット動作は、本発明の実施例に係る、図２ｂに示されていない別途のページバッファの回路動作によって行われる。
【００５４】
そして、プリチャージ信号ＰＲＥＣＨ＿Ｎを印加してセンシングノードＳＯをプリチャージ電圧ＶＰＲＥにプリチャージさせる。
【００５５】
そして、セルストリング２１１の第１および第２ＮＭＯＳトランジスタＮ１、Ｎ２をターンオフするためのＤＳＬ、ＳＳＬ信号を印加し、検証を行っていない非選択ワードラインＷＬ１〜ＷＬｎにはパス電圧を印加してセルをターンオンさせる。
【００５６】
そして、検証のための選択されたワードラインＷＬ０に、プログラムされたセルが持つことが可能な最も高いしきい電圧より高い電圧を印加する。すなわち、２ビットのマルチレベルセルに対して動作する場合、最も高いしきい電圧を持つ［０１］状態においても、ビットラインがプリチャージされる電圧を印加する。すなわち、［０１］状態のメモリセルもある程度ターンオンされてビットラインがプリチャージされるのである。
【００５７】
より詳しくは、たとえば［１１］、［１０］、［００］、［０１］の４つのしきい電圧分布を持つマルチレベルセルに対して、一般にはＰ１、Ｐ２、Ｐ３(Ｐ１<Ｐ２<Ｐ３)の３つの検証電圧がプログラム検証に用いられる。したがって、本発明の実施例によって選択される第１セルＣ０には、Ｐ３で検証するセルのしきい電圧でもビットラインがプリチャージされ得る高い電圧が印加される。前述したような高い電圧をワードラインに印加する理由は、ページ単位でプログラムおよび検証を行うフラッシュメモリ素子の特性によって選択されたワードラインに印加される電圧レベルがあまり低ければ、高いしきい電圧分布を持つセルはターンオンされない場合が発生し、このような場合、本発明の実施例に係るビットラインのプリチャージが難しいという問題が発生するためである。したがって、最も高いしきい電圧分布を持つ［０１］にプログラムされたセルを含む、検証する全セルをターンオンさせるために、高い検証電圧を、選択されたワードラインに印加するのである。
【００５８】
一方、前述したように選択されたワードラインには、高い電圧レベルを持つ検証電圧、すなわち本発明の実施例の場合は電圧Ｐ３で検証されるセルをターンオンさせる程度の電圧を印加し、非選択されたワードラインには、パス電圧を印加する。また、プログラム検証動作によって制御部２５０からの制御信号の入力を受けたスイッチ回路ＳＷは、共通グラウンドラインＧＬを一定のレベルにレギュレーションされた電圧ＶＤＣと接続させる。
【００５９】
前述したようにセルストリング２１１に電圧を印加すると、共通グラウンドラインＧＬに印加された電源電圧によってビットラインＢＬはプリチャージされるが、この際、プリチャージされる電圧レベルは、選択されたワードラインに接続されたセルのプログラム状態に応じて変更される。
【００６０】
すなわち、もしセルが［１１］の状態にプログラムされていなければ、ゲートに印加される電圧によって最小のしきい電圧値を除いてターンオンされ、殆ど全ての電圧ＶＤＣがビットラインＢＬに印加される。ところが、プログラムが行われたセルであるほど、ターンオンされる程度が減少し、これによりビットラインＢＬに印加される電圧は電源電圧より少ない電圧が印加される。
【００６１】
本発明の実施例に係る第１セルＣＯは、［００］状態にプログラムされるセルなので、ゲートに印加された検証電圧によってターンオンされる程度が小さくて、ビットラインＢＬは低い電圧のみがプリチャージされる。
【００６２】
ビットラインＢＬをプリチャージさせた以後には、検証制御部２６１の第３ＮＭＯＳトランジスタＮ３のゲートに検証制御信号ＶＳの電圧レベルを最小センシング電圧レベルから徐々に上げる。そして、ページバッファ２２１のビットライン選択部２２２はセンシングノードＳＯと前記第３ＮＭＯＳトランジスタＮ３の一側に接続される。
【００６３】
前記変更される検証制御信号ＶＳのセンシング電圧レベルは、［０１］の状態を検証するための第１センシング電圧ＶＳ１、［００］の状態を検証するための第２センシング電圧ＶS２、および［１０］の状態を検証するための第３センシング電圧ＶＳ３の順序でビットライン選択信号ＢＳＬのセンシング電圧レベルを変更する。
【００６４】
前述したように高いしきい電圧分布を持つセル状態に対して低いセンシング電圧を印加する理由は、ビットラインＢＬにプリチャージされる電圧レベルの高いしきい電圧を持つセルに接続されるほど低くなるためである。
【００６５】
したがって、まず、検証制御信号ＶＳに第１センシング電圧ＶＳ１を印加すると、ビットラインＢＬの電圧レベルに比べて第１センシング電圧ＶＳ１の電圧レベルが小さいため、第３ＮＭＯＳトランジスタＮ３がターンオンされない。したがって、センシングノードＳＯは、プリチャージ電圧ＶＰＲＥを維持し、第２ＰＭＯＳトランジスタＰ２はターンオフ状態を維持する。
【００６６】
そして、検証制御信号ＶＳの電圧レベルを第３センシング電圧ＶＳ２に高めると、ビットラインＢＬの電圧は第２センシング電圧ＶＳ２に比べて低い電圧なので、第３ＮＭＯＳトランジスタＮ３がターンオンされる。
【００６７】
第３ＮＭＯＳトランジスタＮ３がターンオンされると、プリチャージされていたセンシングノードＳＯはビットラインＢＬの低い電圧によりシェアリングされて電圧レベルが降下し、センシングノードＳＯの電圧が低くなると、第２ＰＭＯＳトランジスタＰ２がターンオンされる。
【００６８】
したがって、読み出し信号ＲＥＡＤが印加されると、第２ノードＤ２は低レベルから高レベルに変更され、第１ノードＤ１は高レベルから低レベルに変更される。これにより、第２ノードＤ２に接続された検証部２２３が第２ノードＤ２の状態変更を感知して検証信号を出力することにより、第１セルＣＯが［００］にプログラムされたと検証することができる。
【００６９】
以上のように、プログラム状態に応じてセルのしきい電圧が異なり、よってビットラインがプリチャージされるセンシング電圧レベルが変更されるので、１回の検証パルスに対して検証制御信号ＶＳのセンシング電圧レベルのみを変更させることにより、セルのプログラム状態を検証することができる。この際、ビットラインにプリチャージされる電圧レベルによってセルのプログラム状態を検証するから、ページバッファ２２１の構成が変更される。ところが、既存のページバッファ２２１の回路の変更を最小化しながら、前述のデータ読み出しまたは検証方法を適用するために次のような別の実施例を構成してもよい。
【００７０】
図２ｃは図２ａのメモリセルアレイと第２実施例に係るページバッファの回路図である。
【００７１】
図２ｃを参照すると、本発明の第２実施例に係るページバッファ２２４は検証制御部２６１を介してセルストリング２１１に接続される。セルストリング２１１、スイッチＳＷおよび検証制御部２６１は図２ｂの第１実施例と同様に構成されて動作するので、同じ図面符号を使用し、説明は省略する。
【００７２】
第２実施例に係るページバッファ２２４は、ビットライン選択部２２２、第１ＰＭＯＳトランジスタＰ１、反転部２２５、第５〜第７ＮＭＯＳトランジスタＮ５〜Ｎ７、第３および第４インバータＩＮ３、ＩＮ４、並びに検証部２２６を含む。
【００７３】
ビットライン選択部２２２と第１ＰＭＯＳトランジスタＰ１は、図２ｂの構成と機能が同一なので、同じ図面符号を使用し、詳細な動作説明は省略する。
【００７４】
反転部２２５は、センシングノードＳＯの電圧レベルを反転させて出力する。第５ＮＭＯＳトランジスタＮ５は第５ノードＤ５と接地ノードとの間に接続され、ゲートには前記反転部２２５の出力が接続される。
【００７５】
反転部２２５は、制御部２５０の制御信号（ＣＳ：Control Signal）に基づいて動作する。前記制御信号ＣＳに基づいて、反転部２２５は、センシングノードＳＯの電圧レベルを反転させて出力し、或いはセンシングノードＳＯと第５ＮＭＯＳトランジスタＮ５のゲートとを単純に接続する機能を提供することができる。すなわち、反転部は、データ検証または読み出しの際には反転動作を行い、第２ラッチＬ２を初期化するなどの動作の際にはセンシングノードＳＯの電圧レベルを反転させずにそのまま第５ＮＭＯＳトランジスタＮ５に提供する。
【００７６】
第３および第４インバータＩＶ３、ＩＮ４は、第３ノードＤ３と第４ノードＤ４との間に接続されて第２ラッチＬ２を構成する。第６ＮＭＯＳトランジスタＮ６は、ノードＤ３とノードＤ５との間に接続され、ゲートには読み出し信号ＲＥＡＤが入力される。
【００７７】
そして、第７ＮＭＯＳトランジスタＮ７は、第４ノードＤ４と第５ノードＤ５との間に接続され、ゲートには読み出し反転信号ＲＥＡＤｂが接続される。前記読み出し反転信号ＲＥＡＤｂは読み出し信号ＲＥＡＤの反転された信号である。
【００７８】
検証部２２６は、第４ノードＤ４の電圧レベルの変更に応じて検証信号を出力する。前記検証信号は、制御部２５０へ伝達され、プログラム状態検証を行えるようにする。前記ページバッファ２２４がメモリセルのデータの検証または読み出しを行うために、次の通りに動作する。一般に、フラッシュメモリ素子の動作において、検証動作と読み出し動作は類似に行われるので、プログラム検証動作についてのみ説明する。
【００７９】
ページバッファ２２４がメモリセルのデータを読み出すためには、まず、プリチャージ制御信号ＰＲＥＣＨ＿Ｎを印加して第１ＰＭＯＳトランジスタＰ１をターンオンすることによりセンシングノードＳＯをプリチャージさせる。
【００８０】
そして、セルストリング２１１の第１および第２ＮＭＯＳトランジスタＮ１、Ｎ２をターンオフするためのＤＳＬ、ＳＳＬ信号を印加し、検証を行わない非選択ワードラインＷＬ１〜ＷＬｎにはパス電圧を印加してセルをターンオンさせる。
【００８１】
そして、検証のための選択されたワードラインＷＬ０に、プログラムされたセルが持つことが可能な最も高いしきい電圧より高い電圧を印加する。すなわち、２ビットのマルチレベルセルに対して動作する場合、最も高いしきい電圧を持つ［０１］状態でもビットラインがプリチャージされるようにする電圧を印加する。すなわち、［０１］状態のメモリセルもある程度ターンオンが行われてビットラインがプリチャージされるのである。
【００８２】
さらに詳しくは、例えば［１１］、［１０］、［００］、［０１］の４つのしきい電圧分布を持つマルチレベルセルに対して、一般にはＰ１、Ｐ２、Ｐ３（０＜Ｐ１＜Ｐ２＜Ｐ３）の３つの検証電圧がプログラム検証に用いられる。したがって、本発明の実施例に応じて選択される第１セルＣＯには、Ｐ３で検証するセルもターンオンされてビットラインがプリチャージできる高い電圧が印加される。上述した高い電圧をワードラインに印加する理由は、ページ単位でプログラムおよび検証を行うフラッシュメモリ素子の特性によって、選択されたワードラインに印加される電圧レベルがあまり低ければ、高いしきい電圧分布を持つセルはターンオンされない場合が発生し、このような場合、本発明の実施例に係るビットラインのプリチャージが難しいという問題が発生するためである。したがって、最も高いしきい電圧分布を持つ［０１］にプログラムされたセルを含む検証すべき全てのセルをターンオンさせるために、高い検証電圧を、選択されたワードラインに印加する。
【００８３】
一方、前述したように選択されたワードラインには高い電圧レベルを持つ検証電圧、すなわち、本発明の実施例の場合は電圧Ｐ３で検証されるセルをターンオンさせる程度の電圧を印加し、選択されていないワードラインにはパス電圧を印加する。また、プログラム検証動作に応じて制御部２５０からの制御信号を受信したスイッチ回路ＳＷは、共通グラウンドラインＧＬを一定のレベルにレギュレーションされた電圧ＶＤＣと接続させる。
【００８４】
前述したようにセルストリング２１１に電圧を印加すると、共通グラウンドラインＧＬに印加された電源電圧によってビットラインＢＬはプリチャージされるが、この際、プリチャージされる電圧レベルは、選択されたワードラインに接続されたセルのプログラム状態に応じて変更される。
【００８５】
すなわち、もしセルが［１１］の状態にプログラムされていなければ、ゲートに印加される電圧によって最小のしきい電圧値を除いてターンオンされ、ほぼ全ての電圧ＶＤＣがビットラインＢＬに印加される。ところが、プログラムが進行したセルであるほど、ターンオンされる度合いが減少し、よって、ビットラインＢＬに印加される電圧は電源電圧より少ない電圧が印加される。
【００８６】
ビットラインＢＬをプリチャージさせた後は、検証制御部２６１の第３ＮＭＯＳトランジスタＮ３のゲートに対して検証制御信号ＶＳの電圧レベルを最小センシング電圧レベルからゆっくり上げる。そして、ページバッファ２２４のビットライン選択部２２２はセンシングノードＳＯと前記第３ＮＭＯＳトランジスタＮ３とを接続する。
【００８７】
前記変更される検証制御信号ＶＳのセンシング電圧レベルは、［０１］の状態を検証するための第１センシング電圧ＶＳ１、［００］の状態を検証するための第２センシング電圧ＶＳ２、および［１０］の状態を検証するための第３センシング電圧ＶＳ３の順序でが変更される。
【００８８】
一方、上述したように高いしきい電圧分布を持つセル状態に対して低いセンシング電圧を印加する理由は、ビットラインＢＬにプリチャージされる電圧レベルが、高いしきい電圧を持つセルに接続されるほど低くなるためである。
【００８９】
したがって、まず、検証制御信号ＶＳに第１センシング電圧ＶＳ１を印加すると、ビットラインＢＬの電圧レベルに比べて第１センシング電圧ＶＳ１の電圧レベルが小さいため、第３ＮＭＯＳトランジスタＮ３がターンオンされない。よって、センシングノードＳＯはプリチャージ電圧ＶＰＲＥを維持する。反転部２２５はセンシングノードＳＯの電圧レベルを反転させて第５ＮＭＯＳトランジスタＮ５のゲートに入力する。よって、第５ＮＭＯＳトランジスタＮ５はターンオフ状態を維持する。
【００９０】
検証制御信号ＶＳの電圧レベルとして第２センシング電圧ＶＳ２を印加すると、ビットラインＢＬの電圧は第２センシング電圧ＶＳ２に比べて低い電圧であるため、第３ＮＭＯＳトランジスタＮ３がターンオンされる。そして、プリチャージされていたセンシングノードＳＯはビットラインＢＬの低い電圧によってシェアリング(sharing)されて電圧が低くなる。反転部２２５はセンシングノードＳＯの電圧レベルを反転させて第５ＮＭＯＳトランジスタＮ５のゲートに入力し、第５ＮＭＯＳトランジスタＮ５はターンオンされる。
【００９１】
したがって、読み出し信号ＲＥＡＤが印加されると、第３ノードＤ３は高レベルから低レベルに変更され、第４ノードＤ４は低レベルから高レベルに変更される。よって、第２ラッチＬ２の値が変更される。また、第４ノードＤ４に接続された検証部２２６がこれを感知して検証信号を制御部２５０へ提供する。制御部２５０は、検証信号によって第１セルＣＯは［００］にプログラムされたことが分かる。
【００９２】
以上のように、プログラムの状態に応じてセルのしきい電圧が変わり、よって、ビットラインがプリチャージされるセンシング電圧レベルが変更されるので、１回の検証パルスに対して検証制御信号ＶＳのセンシング電圧レベルのみを変更させることにより、セルのプログラム状態を検証することができる。前記第２実施例に係るページバッファ２２４は、反転部２２５を追加することにより、既存のページバッファ回路の変更を最小化することができる。
【００９３】
前記反転部２２５は、次のような特性を持つ反転手段を含むことができる。
【００９４】
図２ｄは図２ｃの反転部の特性を示すグラフである。
【００９５】
図２ｄを参照すると、反転部２２５は、高いしきい電圧を持つ反転手段を含む。このような特性は、センシングノードＳＯがプリチャージされた状態でビットラインと接続されるとき、センシングノードＳＯの値がやや下がっても、直ちに反転部２２５がこれを感知して出力を変更させなければならないためである。
【００９６】
さらに詳しく説明すると、検証動作を行うとき、センシングノードＳＯはプリチャージ状態になる。この際、反転部２２５はセンシングノードＳＯの電圧レベルと反対の低レベルを出力して第５ＮＭＯＳトランジスタＮ５をターンオフさせる。
【００９７】
検証を行うべきメモリセルが最も低いしきい電圧を持つようにプログラムされた場合、すなわち本発明の実施例では［１０］状態にプログラムされた場合、ビットラインＢＬは比較的高い電圧にプリチャージされる。そして、制御信号ＶＳが最も高いセンシング電圧ＶＳ３として入力されると、検証制御部２６１の第３ＮＭＯＳトランジスタＮ３がターンオンされ、センシングノードＳＯとビットラインＢＬとが接続される。この際、センシングノードＳＯにプリチャージされた電圧のレベルがビットラインＢＬの電圧によってシェアリングされて電圧レベルが低くなるが、その低くなる度合いは小さくなる。このように電圧レベルがやや低くなることもページバッファ２２４が感知して検証を行うためには、反転部２２５がこれを感知して出力を高レベルにしなければならない。よって、反転部２２５は高いしきい電圧レベルを持つように設計されなければならない。もし高いしきい電圧レベルを持たない反転手段を持つと、反転部２２５は、メモリセルが［１０］にプログラムされた場合でもセンシングノードＳＯの電圧レベルの変更を感知することができなくなり、検証に誤りが発生するおそれがある。本発明の第２実施例によれば、反転部２２５の反転手段は最も低いしきい電圧を持つようにプログラムされたメモリセルに対しても検証を可能にする高いしきい電圧を持つように設計する。
【００９８】
上述した本発明の第１及び第２実施例のような方法でビットラインをプリチャージしてデータ検証または読み出しを行う方式の動作においてビットラインが次のように変更される。
【００９９】
図３は本発明の実施例に係るセル電圧の変更によるビットラインプリチャージレベルを示す図である。
【０１００】
図３を参照すると、図２ｂで説明したビットラインＢＬのプリチャージレベルが変更される方法に対してシミュレーションした結果を示すもので、セルがプログラムされた度合いに応じてしきい電圧（またはスレショルド電圧）が変更され、それによりビットラインの電圧ＶＢＬを示す。
【０１０１】
図３に示すように、セルのしきい電圧が高ければ、ビットラインにプリチャージされる電圧は低くなることが分かる。
【０１０２】
図４は本発明の第１実施例に係るページバッファの動作タイミング図である。
【０１０３】
図４は図２ｂのように構成されるフラッシュメモリ素子の動作によるタイミング図であって、次のように仮定して説明する。まず、選択されていない全セルおよびトランジスタの基本的なしきい電圧Ｖｔｈ（スレショルド電圧）を排除して説明する。そして、本発明の実施例に係るマルチレベルセルは、２ビットのデータを格納することができ、それぞれプログラムが行われていない［１１］の第１状態、［１０］の第２状態、［００］の第３状態、および［０１］の第４状態のしきい電圧分布を持つ。
【０１０４】
また、前記第１状態を持つセルは、プログラムされていないセルであって、０Ｖ以下のしきい電圧を持つ。第２状態を持つセルのしきい電圧は第１しきい電圧Ｖｔ１、第３状態を持つセルのしきい電圧は第２しきい電圧Ｖｔ２、第４状態を持つセルのしきい電圧は第３しきい電圧Ｖｔ３とする。
【０１０５】
そして、第１〜第３しきい電圧Ｖｔ１〜Ｖｔ３を持つセルに接続されるビットラインＢＬは第１〜第３電圧レベルＶ１〜Ｖ３にプリチャージされ、第１状態のセルが接続されたビットラインＢＬはほぼ電圧ＶＤＣレベルにプリチャージされる。
【０１０６】
一方、前記第１〜第４状態のセルを検証するためのセンシング電圧は次の通りに定義する。第４状態のセルを検証するための第１センシング電圧ＶＳ１、第３セルを検証するための第２センシング電圧ＶＳ２、および第２セルを検証するための第３センシング電圧ＶＳ３を使用し、前記第３センシング電圧ＶＳ３によっても検証されないセルに対しては第１状態のセルと見なす。
【０１０７】
この際、前記ビットラインＢＬのプリチャージ電圧Ｖ１〜Ｖ３と前記センシング電圧間の電圧レベルの大きさは次の通りである。
【０１０８】
【数２】
2008204598.tif 000004
【０１０９】
前記のような特性を次の表１に示した。
【０１１０】
【表１】
2008204598.tif 000005
【０１１１】
次に、上述した特性を持つ本発明の実施例に係るマルチレベルセルの検証動作を図４を参照して説明する。プログラムを行い、検証のために、第１ラッチＬ１は、第２ノードＤ２が低レベル、第１ノードＤ１が高レベルにセットされる。
【０１１２】
その後、プリチャージ信号ＰＲＥＣＨ＿Ｎを低レベルで印加してセンシングノードＳＯをＶｃｃにプリチャージする。前記プリチャージされたセンシングノードＳＯによって、第２ＰＭＯＳトランジスタＰ２はターンオフ状態を維持する。
【０１１３】
次いで、第１および第２ＮＭＯＳトランジスタＮ１、Ｎ２をターンオンさせるためのＳＳＬ、ＤＳＬ信号が高レベルで印加され、選択されたワードラインには最も高い検証電圧が印加され、選択されていないワードラインにはパス電圧が印加される。そして、共通グラウンドラインＧＬにはレギュレーションされた電圧ＶDCが印加される。
【０１１４】
前記電圧ＶＤＣが入力されると、ビットラインＢＬは選択されたセルのしきい電圧に応じて第１〜第３電圧レベルＶ１〜Ｖ３または電源電圧ＶＤＣにプリチャージされる。
【０１１５】
その後、検証制御信号ＶＳを第１〜第３センシング電圧０〜ＶＳ３に上げると、当該ビットラインＢＬのプリチャージレベルに応じてターンオン／オフを行い、これによりセンシングノードＳＯにプリチャージされた電圧がシェアリングされながら第２ＰＭＯＳトランジスタＰ２をターンオン／オフさせて検証を行う。
【０１１６】
次に、各セルのしきい電圧分布状態についてさらに説明する。
【０１１７】
本発明の実施例に係る検証方法は、最も高いしきい電圧を持つ第４状態のセルがまず検証されるものであって、第４状態、すなわち［０１］の状態を持つセルは第３しきい電圧Ｖｔ３を持つので、ビットラインは第３電圧Ｖ３にプリチャージされる。
【０１１８】
したがって、検証制御信号ＶＳの電圧レベルを第１センシング電圧ＶＳ１にすると、第３ＮＭＯＳトランジスタＮ３はターンオンされ、センシングノードＳＯにプリチャージされていた電圧がビットラインの第３電圧Ｖ３と速くシェアリングされ、センシングノードＳＯの電圧が低レベルに降下する。そして、第２ＰＭＯＳトランジスタＰ２がターンオンされるので、第２ノードＤ２は高レベルに変更される。
【０１１９】
本発明の実施例に係る図２ｂ（または図２ｃ）には、第１（または第３）ノードまたは第２（または第４）ノードＤ１、Ｄ２（またはＤ３、Ｄ４）に接続されて検証信号を出力可能にする手段を別途に示してはいないが、トランジスタなどを用いて検証信号を出力するようにする。
【０１２０】
前記第２ノードＤ２が変更されると、これを確認して第１センシング電圧ＶＳ１によって第２ノードＤ２が変更されたので、選択されたセルが第４状態、すなわち［０１］にプログラムされたことを確認する。
【０１２１】
第３状態、すなわち［００］の場合も、前記第４状態のセル検証方法と同様に、第３状態のセルが持つ第２しきい電圧Ｖｔ２によってビットラインが第２電圧Ｖ２にプリチャージされる。
【０１２２】
そして、検証のために、まず、ビットライン選択信号ＢＳＬの電圧レベルとして第１センシング電圧ＶＳ１を印加すると、前記数式２に示すように、第２電圧Ｖ２が第１センシング電圧ＶＳ１より大きいため、第３ＮＭＯＳトランジスタＮ３はターンオンされない。
【０１２３】
そして、第２センシング電圧ＶＳ２に検証電圧のレベルを上げると、第２電圧Ｖ２より第２センシング電圧ＶＳ２が大きいため、第３ＮＭＯＳトランジスタＮ３がターンオンされる。よって、第２電圧Ｖ２とセンシングノードＳＯのプリチャージ電圧がシェアリングされ、センシングノードＳＯの電圧レベルは低くなる。
【０１２４】
そして、第２ＰＭＯＳトランジスタＰ２はターンオンされて第２ノードＤ２が高レベルに変更され、現在セルが第３状態にプログラムされたことを検証する。
【０１２５】
図５ａおよび図５は本発明の第２実施例に係るページバッファの動作タイミング図である。この際、図５ａと図５ｂはそれぞれ制御信号レベルを変更する方法が相異なる場合のタイミング図である。
【０１２６】
特に、図５ａは、検証制御部２６１に提供される検証制御信号ＶＳの電圧レベルを第１〜第３センシングレベルＶＳ１〜ＶＳ３に上げるに際して、第１センシングレベルＶＳ１を提供し、０Ｖに低めた後、さらに第２センシングレベルＶＳ２を印加し、再び０Ｖに低め、最後には第３センシングレベルＶＳ３を提供する方法を用いた場合であり、図５ｂは、検証制御部２６１に提供される検証制御信号ＶＳの電圧レベルを第１〜第３センシングレベルＶＳ１〜ＶＳ３に階段式で順次上昇させる方法を用いた場合である。
【０１２７】
ビットラインＢＬをプリチャージする過程は、図４での説明と同様なので省略する。
【０１２８】
ビットラインＢＬをプリチャージした後は、制御信号ＶＳの電圧レベルとして第１〜第３センシングレベルＶＳ１〜ＶＳ３で印加する。この際の電圧レベル印加方法は、前述したように図５ａおよび図５ｂの方法を使用することができる。
【０１２９】
検証制御部２６１の第３ＮＭＯＳトランジスタＮ３は、ビットラインＢＬにプリチャージされた電圧レベルと制御信号ＶＳの電圧レベルに応じてターンオンされ、センシングノードＳＯの電圧が変更される。
【０１３０】
前述したようにセンシングノードＳＯの電圧が変更されると、反転部２２５はこれを感知して出力を高レベルに変更し、これにより第５ＮＭＯＳトランジスタＮ５がターンオンされる。そして、読み出し信号ＲＥＡＤが入力されると、第４ノードＤ４のデータが変更されてプログラムが行われたと検証することができる。図５ａおよび図５ｂにおいて検証制御信号ＶＳのセンシングレベルを変更して印加する方法によって、プログラム検証時間の差異があり得る。
【０１３１】
上述したように、本発明の実施例によれば、プログラムされたセルのしきい電圧を用いてビットラインをプリチャージさせ、センシング電圧のレベルを段階別に上げてビットライン選択信号を印加することにより、１回のプログラムパルスに対して様々なレベルのセルしきい電圧によるプログラム状態を確認することができる。
【０１３２】
上述した本発明の技術的思想は、好適な実施例で具体的に述べられたが、これらの実施例は本発明を説明するためのもので、制限するものではないことに注意すべきである。また、本発明は、当該技術分野における通常の知識を有する者であれば、本発明の技術的思想の範囲内で様々な変形を加え得ることが理解できるであろう。
【産業上の利用可能性】
【０１３３】
以上説明したように、本発明に係るメモリ素子およびプログラム検証方法は、マルチレベルセルを含むメモリ素子において一つのプログラムパルスに対してマルチレベルに対する検証を１回で可能にして検証時間を減らすことにより、プログラム時間を減らす。
【図面の簡単な説明】
【０１３４】
【図１ａ】ＳＬＣメモリ素子のセル分布図である。
【図１ｂ】ＭＬＣメモリ素子のセル分布図である。
【図２ａ】本発明の実施例に係るＭＬＣメモリ素子の構造を示すブロック図である。
【図２ｂ】図２ａのメモリセルアレイと第１実施例に係るページバッファの回路図である。
【図２ｃ】図２ａのメモリセルアレイと第２実施例に係るページバッファの回路図である。
【図２ｄ】図２ｃの反転部の特性を示すグラフである。
【図３】本発明の実施例に係るセル電圧変更によるビットラインプリチャージレベルを示す図である。
【図４】本発明の第１実施例に係るページバッファの動作タイミング図である。
【図５ａ】本発明の第２実施例に係るページバッファの動作タイミング図である。
【図５ｂ】本発明の第２実施例に係るページバッファの動作タイミング図である。
【符号の説明】
【０１３５】
２００    ＭＬＣメモリ素子
２１０    メモリセルアレイ
２２０    ページバッファ部
２３０    Ｙデコーダ部
２４０    Ｘデコーダ部
２５０    制御部
２６０    検証制御部
【図１ａ】
2008204598.tif 000006
【図１ｂ】
2008204598.tif 000007
【図２ａ】
2008204598.tif 000008
【図２ｂ】
2008204598.tif 000009
【図２ｃ】
2008204598.tif 000010
【図２ｄ】
2008204598.tif 000011
【図３】
2008204598.tif 000012
【図４】
2008204598.tif 000013
【図５ａ】
2008204598.tif 000014
【図５ｂ】
2008204598.tif 000015