(57)【要約】【課題】アクセス速度の低下をできるだけ抑えながら、メモリの故障を確実に救済する。【解決手段】メモリシステムであって、故障を救済するための冗長領域をそれぞれ有する複数のメモリバンクを有するメモリを備え、同一のメモリバンクで複数の故障が発生した場合には、少なくとも１つの故障を、そのメモリバンクが有する冗長領域を用いて救済し、その他の少なくとも１つの故障を、他のメモリバンクが有する冗長領域を用いて救済する。【選択図】図１
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【特許請求の範囲】
【請求項１】
故障を救済するための冗長領域をそれぞれ有する複数のメモリバンクを有するメモリを備え、
同一のメモリバンクで複数の故障が発生した場合には、少なくとも１つの故障を、そのメモリバンクが有する冗長領域を用いて救済し、その他の少なくとも１つの故障を、他のメモリバンクが有する冗長領域を用いて救済する
ことを特徴とするメモリシステム。
【請求項２】
請求項１記載のメモリシステムにおいて、
前記少なくとも１つの故障は、前記故障が発生したメモリバンクが有する冗長領域を用いて、ヒューズ方式により救済されるものである
ことを特徴とするメモリシステム。
【請求項３】
請求項１記載のメモリシステムにおいて、
前記その他の少なくとも１つの故障は、アクセス先のアドレスを前記他のメモリバンクが有する冗長領域のアドレスに変換することにより、救済されるものである
ことを特徴とするメモリシステム。
【請求項４】
請求項３記載のメモリシステムにおいて、
前記複数のメモリバンクのそれぞれと、そのメモリバンクで発生した故障を救済するそのメモリバンク以外のメモリバンクとは、あらかじめ対応付けられており、前記アクセス先のアドレスの変換の際には、そのアドレスのうち、前記複数の故障が発生したメモリバンクに対応するメモリバンクを特定するために必要なビットだけを変換する
ことを特徴とするメモリシステム。
【請求項５】
請求項１記載のメモリシステムにおいて、
前記複数のメモリバンクのそれぞれと、そのメモリバンクで発生した故障を救済することが可能であるそのメモリバンク以外のメモリバンクとは、あらかじめ対応付けられており、前記複数の故障が発生したメモリバンクに対応するメモリバンクを活性化させる
ことを特徴とするメモリシステム。
【請求項６】
請求項１記載のメモリシステムにおいて、
当該メモリシステムへのアクセスが示す第１のアドレスを、前記アクセスが読み出そうとする領域に故障があった場合にそれを救済する、前記他のメモリバンクが有する冗長領域を示す第２のアドレスに変換するアドレス変換回路と、
前記他のメモリバンクが有する冗長領域によって救済されている領域を示すアドレスを保持し、入力されたバンク選択アドレスが示すメモリバンクに対応するアドレスを出力する故障アドレスレジスタと、
前記故障アドレスレジスタから出力されたアドレスと前記第１のアドレスの所定の部分とが一致した場合に、ヒット信号を有効にして出力するヒット信号生成回路と、
前記ヒット信号が有効である場合には、前記第２のアドレスによって前記メモリから読み出されるデータを選択して出力し、前記ヒット信号が無効である場合には、前記第１のアドレスによって前記メモリから読み出されるデータを選択して出力するセレクタとを更に備える
ことを特徴とするメモリシステム。
【請求項７】
請求項６記載のメモリシステムにおいて、
前記アクセスが読み出そうとする領域を有するメモリバンクと、その領域に故障があった場合にそれを救済する前記他のメモリバンクとは、あらかじめ対応付けられているものであり、
前記第１のアドレスを、あらかじめ対応付けられた前記他のメモリバンクを示すように、前記バンク選択アドレスに変換して、前記故障アドレスレジスタに出力するバンク変換回路を更に備える
ことを特徴とするメモリシステム。
【請求項８】
請求項６記載のメモリシステムにおいて、
故障を救済する単位によって、前記故障アドレスレジスタのエントリ数が決定される
ことを特徴とするメモリシステム。
【請求項９】
請求項６記載のメモリシステムにおいて、
前記メモリは、
ａ個（ａは自然数）のメモリバンクを備えるものであり、
前記ａ個のメモリバンクは、
エントリ数がｂ（ｂは自然数）である冗長領域をそれぞれ有するものであり、
前記故障アドレスレジスタは、
前記メモリのｃ個（ｃは自然数）のエントリを単位として故障を救済する場合には、ａ×ｂ／ｃ個のエントリを有するものである
ことを特徴とするメモリシステム。
【請求項１０】
請求項６記載のメモリシステムにおいて、
前記故障アドレスレジスタ及び前記ヒット信号生成回路は、
前記メモリからデータを読み出す処理とは、独立して処理を行うものである
ことを特徴とするメモリシステム。
【請求項１１】
請求項６記載のメモリシステムにおいて、
前記メモリは、
前記第１のアドレスに基づいてデータを読み出す処理と、前記第２のアドレスに基づいてデータを読み出す処理とを、それぞれ独立して行うものである
ことを特徴とするメモリシステム。
【請求項１２】
請求項６記載のメモリシステムにおいて、
前記アドレス変換回路は、
前記第１のアドレスを変換して、前記第２のアドレスを複数生成するものであり、
前記メモリは、
前記第１のアドレスに基づいてデータを読み出す処理と、前記複数の第２のアドレスに基づいてそれぞれデータを読み出す処理とを、それぞれ独立して行うものである
ことを特徴とするメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリの故障を救済するメモリシステムに関する。
【背景技術】
【０００２】
製造された半導体メモリを選別する検査によって故障と判定された領域を救済する方法としては、メモリへのアクセスにおいて、入力されたアドレスがメモリの故障領域を示すか否かを判定し、故障領域を示す場合は、入力されたアドレスをメモリの冗長的な領域を指し示すように変換するものがある。メモリの冗長救済を効率よく行うために、カラムやロウ単位ではなくアドレス単位で救済を行うメモリの冗長救済装置が、例えば、下記特許文献１に開示されている。
【０００３】
図５は、従来のメモリの冗長救済装置の構成を示すブロック図である。図５のメモリの冗長救済装置は、冗長アドレス生成手段５０２と、セレクタ５０３と、メモリ５０４と、冗長メモリ５０５とを備える。
【０００４】
冗長アドレス生成手段５０２は、メモリの故障箇所を示す故障アドレスと、それに対応した冗長メモリの冗長アドレスとを保持する。冗長アドレス生成手段５０２は、受け取った入力アドレス５０１が、保持するどの故障アドレスとも一致しない場合は、入力アドレス５０１を選択してメモリ５０４に供給するように指示する制御信号５０６を、セレクタ５０３に出力する。また、冗長アドレス生成手段５０２は、受け取った入力アドレス５０１が、保持する故障アドレスと一致する場合は、故障アドレスに対応する冗長アドレス５０７と、冗長アドレス５０７を選択して冗長メモリ５０５に供給するように指示する制御信号５０６とを、セレクタ５０３に出力する。
【０００５】
このような構成を取ることで、メモリの故障をアドレス単位で救済し、冗長メモリの容量を削減して、効率の良い冗長救済を行うことができる。
【特許文献１】特開２００５−１９６８４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、図５の冗長救済装置においては、例えば、ヒューズ方式を用いてメモリアクセスの速度を低下させずに救済することができる故障についても、全てアドレス変換によって救済することにより、メモリのアクセス速度が低下するという問題があった。
【０００７】
また、全てのアクセスについて、それぞれのアクセスが示すアドレスがアドレス生成手段が保持する故障箇所のアドレスと一致するか否かの判定を行ってから、メモリアクセスを行うことによっても、メモリのアクセス速度が低下するという問題があった。
【０００８】
さらに、故障した箇所の数だけ故障アドレスと冗長アドレスとを保持する必要があり、故障アドレスの数が増えるほど、それを保持する冗長アドレス生成手段の回路の面積が増大するという問題があった。
【０００９】
本発明は、冗長領域によって故障を救済するメモリシステムにおいて、アクセス速度の低下をできるだけ抑えながら、メモリの故障を確実に救済することを目的とする。さらに、故障箇所を記憶するレジスタの数を削減することを目的とする。
【課題を解決するための手段】
【００１０】
前記課題を解決するため、請求項１の発明が講じた手段は、メモリシステムであって、故障を救済するための冗長領域をそれぞれ有する複数のメモリバンクを有するメモリを備え、同一のメモリバンクで複数の故障が発生した場合には、少なくとも１つの故障を、そのメモリバンクが有する冗長領域を用いて救済し、その他の少なくとも１つの故障を、他のメモリバンクが有する冗長領域を用いて救済するものである。
【００１１】
請求項１の発明によると、同一のメモリバンクで発生した複数の故障を、メモリのアクセス速度をできるだけ低下させずに救済することができる。
【００１２】
請求項２の発明は、請求項１記載のメモリシステムにおいて、前記少なくとも１つの故障は、前記故障が発生したメモリバンクが有する冗長領域を用いて、ヒューズ方式により救済されるものである。
【００１３】
請求項３の発明は、請求項１記載のメモリシステムにおいて、前記その他の少なくとも１つの故障は、アクセス先のアドレスを前記他のメモリバンクが有する冗長領域のアドレスに変換することにより、救済されるものである。
【００１４】
請求項４の発明は、請求項３記載のメモリシステムにおいて、前記複数のメモリバンクのそれぞれと、そのメモリバンクで発生した故障を救済するそのメモリバンク以外のメモリバンクとは、あらかじめ対応付けられており、前記アクセス先のアドレスの変換の際には、そのアドレスのうち、前記複数の故障が発生したメモリバンクに対応するメモリバンクを特定するために必要なビットだけを変換するものである。
【００１５】
請求項４の発明によると、複数の故障が発生した場合に、少なくともその１つを救済する他のメモリバンクをあらかじめ決定しておくことにより、アドレス変換において変換するビットの数を削減することができる。
【００１６】
請求項５の発明は、請求項１記載のメモリシステムにおいて、前記複数のメモリバンクのそれぞれと、そのメモリバンクで発生した故障を救済することが可能であるそのメモリバンク以外のメモリバンクとは、あらかじめ対応付けられており、前記複数の故障が発生したメモリバンクに対応するメモリバンクを活性化させるものである。
【００１７】
請求項５の発明によると、複数の故障が発生した場合に、少なくともその１つを救済することが可能である他のメモリバンクをあらかじめ決定しておくことにより、活性化するバンクの数を削減することができる。
【００１８】
請求項６の発明は、請求項１記載のメモリシステムにおいて、当該メモリシステムへのアクセスが示す第１のアドレスを、前記アクセスが読み出そうとする領域に故障があった場合にそれを救済する、前記他のメモリバンクが有する冗長領域を示す第２のアドレスに変換するアドレス変換回路と、前記他のメモリバンクが有する冗長領域によって救済されている領域を示すアドレスを保持し、入力されたバンク選択アドレスが示すメモリバンクに対応するアドレスを出力する故障アドレスレジスタと、前記故障アドレスレジスタから出力されたアドレスと前記第１のアドレスの所定の部分とが一致した場合に、ヒット信号を有効にして出力するヒット信号生成回路と、前記ヒット信号が有効である場合には、前記第２のアドレスによって前記メモリから読み出されるデータを選択して出力し、前記ヒット信号が無効である場合には、前記第１のアドレスによって前記メモリから読み出されるデータを選択して出力するセレクタとを更に備えるものである。
【００１９】
請求項７の発明は、請求項６記載のメモリシステムにおいて、前記アクセスが読み出そうとする領域を有するメモリバンクと、その領域に故障があった場合にそれを救済する前記他のメモリバンクとは、あらかじめ対応付けられているものであり、前記第１のアドレスを、あらかじめ対応付けられた前記他のメモリバンクを示すように、前記バンク選択アドレスに変換して、前記故障アドレスレジスタに出力するバンク変換回路を更に備えるものである。
【００２０】
請求項８の発明は、請求項６記載のメモリシステムにおいて、故障を救済する単位によって、前記故障アドレスレジスタのエントリ数が決定されるものである。
【００２１】
請求項８の発明によると、故障を救済する単位を決定することにより、故障アドレスレジスタのエントリ数を決定することができる。このため、故障アドレスレジスタの回路規模を調整することができる。
【００２２】
請求項９の発明は、請求項６記載のメモリシステムにおいて、前記メモリは、ａ個（ａは自然数）のメモリバンクを備えるものであり、前記ａ個のメモリバンクは、エントリ数がｂ（ｂは自然数）である冗長領域をそれぞれ有するものであり、前記故障アドレスレジスタは、前記メモリのｃ個（ｃは自然数）のエントリを単位として故障を救済する場合には、ａ×ｂ／ｃ個のエントリを有するものである。
【００２３】
請求項１０の発明は、請求項６記載のメモリシステムにおいて、前記故障アドレスレジスタ及び前記ヒット信号生成回路は、前記メモリからデータを読み出す処理とは、独立して処理を行うものである。
【００２４】
請求項１０の発明によると、メモリシステムへのアクセスが示すアドレスが故障領域に該当するか否かの判定と、メモリバンクからデータを読み出す処理とをそれぞれ独立して行うことができる。このため、メモリのアクセス速度を向上させることができる。
【００２５】
請求項１１の発明は、請求項６記載のメモリシステムにおいて、前記メモリは、前記第１のアドレスに基づいてデータを読み出す処理と、前記第２のアドレスに基づいてデータを読み出す処理とを、それぞれ独立して行うものである。
【００２６】
請求項１２の発明は、請求項６記載のメモリシステムにおいて、前記アドレス変換回路は、前記第１のアドレスを変換して、前記第２のアドレスを複数生成するものであり、前記メモリは、前記第１のアドレスに基づいてデータを読み出す処理と、前記複数の第２のアドレスに基づいてそれぞれデータを読み出す処理とを、それぞれ独立して行うものである。
【発明の効果】
【００２７】
本発明によれば、同一メモリバンク内に複数の故障が発生した場合であっても、故障を救済することができ、メモリのアクセス速度の低下を抑えることができる。また、故障を救済するための回路の規模を抑えることができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００２９】
図１は、本発明の実施形態に係るメモリシステム１０の構成を示すブロック図である。図１のメモリシステム１０は、メモリ１０１と、アドレス変換回路１０７と、バンク変換回路１０９と、故障アドレスレジスタ１１１と、ヒット信号生成回路１１２と、セレクタ１１４とを備えている。メモリシステム１０は、メモリシステム１０へのアクセスが示す入力アドレス１０６を受け取り、メモリ１０１からデータを読み出して出力する。
【００３０】
メモリ１０１は、メモリバンク１５０Ａ，１５０Ｂ，１５１Ａ，１５１Ｂ，１５２Ａ，１５２Ｂ，１５３Ａ，１５３Ｂを備える。縦方向にはバンク番号ｂａｎｋ０，ｂａｎｋ１，ｂａｎｋ２，ｂａｎｋ３、横方向にはｕｐｐｅｒ／ｌｏｗｅｒを指定することによって、メモリバンクが選択される。
【００３１】
メモリバンク１５０Ａ，１５０Ｂ，１５１Ａ，１５１Ｂ，１５２Ａ，１５２Ｂ，１５３Ａ，１５３Ｂは、冗長領域１６０Ａ，１６０Ｂ，１６１Ａ，１６１Ｂ，１６２Ａ，１６２Ｂ，１６３Ａ，１６３Ｂをそれぞれ備える。
【００３２】
アドレス変換回路１０７は、受け取った入力アドレス１０６を変換して、冗長領域１６０Ａ〜１６３Ｂのいずれかを指定する冗長アドレス１０８を生成して出力する。メモリ１０１は、入力アドレス１０６と冗長アドレス１０８とによってアクセスされ、それぞれアクセスされたデータを、互いに独立に読み出すことができる。
【００３３】
バンク変換回路１０９は、入力アドレス１０６を変換し、故障アドレスレジスタ１１１にアクセスするバンク選択アドレス１１０を、生成して出力する。故障アドレスレジスタ１１１は、冗長領域１６０Ａ〜１６３Ｂがそれぞれ救済する故障箇所を示す故障アドレスを、保持する。ヒット信号生成回路１１２は、故障アドレスレジスタ１１１から読み出された故障アドレスと、入力アドレス１０６が示す内容を比較して一致する場合は、有効を示すヒット信号１１３を出力する。
【００３４】
バンク選択アドレス１１０の生成から、故障アドレスレジスタ１１１から故障アドレスが読み出され、ヒット信号１１３が出力されるまでの処理は、メモリ１０１からデータが読み出される処理とは、独立して行われる。
【００３５】
セレクタ１１４は、入力アドレス１０６及び冗長アドレス１０８により読み出されたデータをそれぞれ受け取り、ヒット信号１１３が有効であれば冗長アドレス１０８により読み出されたメモリ１０１のデータを、ヒット信号１１３が無効であれば入力アドレス１０６により読み出されたメモリ１０１のデータを、それぞれ選択して出力する。
【００３６】
メモリシステム１０は、メモリ１０１において故障が発生した場合は、可能な限りヒューズ（ＦＵＳＥ）方式で救済する。ヒューズ方式は、ヒューズ回路内部の信号線を物理的に切断し、アドレス信号の接続を故障の発生している領域から冗長領域に変更するので、メモリへのアクセス速度を低下させない。
【００３７】
メモリシステム１０は、故障が発生したメモリバンクが備える冗長領域が、既に他の故障領域をヒューズ方式で救済したことによって使用されている場合には、そのメモリバンクとあらかじめ対応付けられた他のメモリバンクの冗長領域を使用して救済する。この場合、あらかじめ対応付けられた他のメモリバンクの冗長領域が、さらに他の故障をヒューズ方式で救済したことによって、使用されていないことを前提とする。
【００３８】
以上のことを踏まえ、以下で各処理の詳細を説明する。
【００３９】
図２は、図１の入力アドレス１０６の構成を示す説明図である。入力アドレス１０６は、フラグビット２０１と、エントリ選択ビット２０２と、バンク選択ビット２０３と、ｕｐｐｅｒ／ｌｏｗｅｒ選択ビット２０４とを備える。
【００４０】
フラグビット２０１は、冗長領域１６０Ａ〜１６３Ｂのいずれかにアクセスするか否かを示す。フラグビット２０１に１が設定されている場合は、冗長領域をアクセスすることを示す。フラグビット２０１は、プログラムなどのソフトウェアで１に設定することはできないものとする。エントリ選択ビット２０２は、メモリバンクでのエントリを示す。バンク選択ビット２０３は、データが格納されているメモリバンクのバンクを示す。ｕｐｐｅｒ／ｌｏｗｅｒ選択ビット２０４は、データが格納されているメモリバンクのｕｐｐｅｒ／ｌｏｗｅｒを示す。
【００４１】
メモリ１０１の、各メモリバンクのエントリ数は１２８、各冗長領域のエントリ数は４とする。また、本実施形態での救済単位は４エントリ毎とする。また、入力アドレス１０６は、図２の「０＿１００１１００＿００＿１」として与えられ、このアドレスでアクセスされる領域は、故障しているものとする。
【００４２】
図３は、入力アドレス１０６が図２の値を示す場合の、冗長アドレス１０８の値を示す説明図である。冗長アドレス１０８は、フラグビット３０１と、エントリ選択ビット３０２と、バンク選択ビット３０３と、ｕｐｐｅｒ／ｌｏｗｅｒ選択ビット３０４とを備える。
【００４３】
アドレス変換回路１０７は、受け取った入力アドレス１０６のフラグビット２０１を１としてフラグビット３０１に設定する。アドレス変換回路１０７は、入力アドレス１０６が示すメモリバンクの冗長領域が既に使用されている場合に、新たな故障を救済するようにあらかじめ対応付けられている他のメモリバンクを指定するように、バンク選択ビット２０３及びｕｐｐｅｒ／ｌｏｗｅｒ選択ビット２０４を変換して、バンク選択ビット３０３及びｕｐｐｅｒ／ｌｏｗｅｒ選択ビット３０４にそれぞれ設定する。アドレス変換回路１０７は、入力アドレス１０６を以上のように変換して、冗長アドレス１０８を生成する。
【００４４】
本実施形態では、メモリ１０１でのｕｐｐｏｅｒ／ｌｏｗｅｒが同じで、隣り合うバンクの冗長領域を使用して故障を救済するものとする。よって、メモリバンク１５０Ａの冗長領域１６０Ａが既に他の故障領域をヒューズ方式で救済したことによって使用されている場合は、メモリバンク１５２Ａの冗長領域１６２Ａを使用して、故障を救済する。これに従って、アドレス変換回路１０７は、入力アドレス１０６が図２で示されるように「０＿１００１１００＿００＿１」で与えられた場合は、冗長アドレス１０８を、図３のように「１＿１００１１００＿１０＿１」とする。
【００４５】
図４は、入力アドレス１０６が図２の値を示す場合の、バンク選択アドレス１１０の値を示す説明図である。バンク選択アドレス１１０は、バンク選択ビット４０１と、ｕｐｐｅｒ／ｌｏｗｅｒ選択ビット４０２とを備える。
【００４６】
バンク変換回路１０９は、受け取った入力アドレス１０６のバンク選択ビット２０３及びｕｐｐｅｒ／ｌｏｗｅｒ選択ビット２０４を変換して、アドレス変換回路１０７と同様に、入力アドレス１０６が示すメモリバンクの冗長領域が既に使用されている場合に、新たな故障を救済するようにあらかじめ対応付けられている他のメモリバンクを指定するように、バンク選択ビット４０１及びｕｐｐｅｒ／ｌｏｗｅｒ選択ビット４０２をそれぞれ設定する。入力アドレス１０６が図２で示されるように「０＿１００１１００＿００＿１」で与えられた場合は、バンク変換回路１０９は、バンク選択アドレス１１０を、図４のように「１０＿１」とする。バンク変換回路１０９は、入力アドレス１０６を以上のように変換して、バンク選択アドレス１１０を生成する。
【００４７】
本実施形態では、各冗長領域のエントリ数は４であり、救済単位は４エントリ毎であるので、故障アドレスレジスタ１１１は、故障が発生したメモリバンクの冗長領域が既に使用されていて、各冗長領域がそれぞれ救済している故障箇所を示す故障アドレスを、バンク及びｕｐｐｅｒ／ｌｏｗｅｒで示された各メモリバンク毎に１つずつ保持する。
【００４８】
例えば、図１によると、故障アドレスレジスタ１１１が保持するデータは、ｂａｎｋ０の、ｕｐｐｅｒ／ｌｏｗｅｒが１であるメモリバンク１５０Ａで故障が発生し、この故障をヒューズ方式で救済したことによって、冗長領域１６０Ａが使用されていることが示されている。さらに、アドレス「１００１１」で示されるメモリバンク１５０Ａの領域で新たな故障が発生し、冗長領域１６０Ａは既に使用されているため、メモリバンク１５０Ａとあらかじめ対応付けられたｂａｎｋ２の、ｕｐｐｅｒ／ｌｏｗｅｒが１であるメモリバンク１５２Ａが備える、冗長領域１６２Ａで新たな故障を救済していることが示されている。
【００４９】
バンク選択アドレス１１０が図４で示されるように「１０＿１」である場合は、ｂａｎｋ２の、ｕｐｐｅｒ／ｌｏｗｅｒが１であるメモリバンクを示し、図１の通り、「１００１１」が故障アドレスレジスタ１１１から読み出される。
【００５０】
故障アドレスレジスタ１１１から読み出された故障アドレスが「１００１１」である場合は、各メモリバンクのエントリ数は１２８であるので、「１００１１＿００」〜「１００１１＿１１」のエントリで示される領域が救済されている。よって、図１及び図２の通り、入力アドレス１０６のエントリ選択ビット２０２が「１００１１＿００」であり、故障アドレスレジスタ１１１から読み出された故障アドレスが「１００１１」である場合は、ヒット信号生成回路１１２は、有効を示すヒット信号１１３を出力する。
【００５１】
メモリ１０１からは、入力アドレス１０６「０＿１００１１００＿００＿１」で示されたメモリバンク１５０Ａ、及び、冗長アドレス１０８「１＿１００１１００＿１０＿１」で示された冗長領域１６２Ａから、それぞれデータが読み出される。ヒット信号１１３が有効であるので、入力アドレス１０６が示す領域は、故障が発生して救済されている領域であり、セレクタ１１４は、冗長アドレス１０８により読み出されたデータを選択して出力する。
【００５２】
上記のように、アドレス変換回路１０７において、変換するビットをあらかじめ決めておくことにより、変換するビット数を低く抑えることができるので、メモリへのアクセス速度の低下を最小限にし、回路規模を削減することが可能である。
【００５３】
また、特定のメモリバンクで故障が発生した場合に、その故障を救済することが可能である冗長領域を持つメモリバンクを決めておき、活性化させるようにする。これにより、同時に活性化するメモリバンクの数を制御することが可能であり、消費電力を削減することができる。
【００５４】
本実施形態の場合は、メモリ１０１は８つのメモリバンクを備え、各冗長領域のエントリ数は４であり、救済単位は４エントリ毎であるため、故障アドレスレジスタ１１１のエントリ数は８となる。よって、メモリバンクをａ個、各冗長領域のエントリ数をｂとして、メモリのｃ個のエントリを単位として故障を救済する場合には、故障アドレスレジスタ１０７は、ａ＊ｂ／ｃ個のエントリを有する。
【００５５】
このように救済単位や、故障が発生した領域を救済する冗長領域を備えるメモリバンクをあらかじめ決めておくことによって、故障アドレスレジスタ１１１のエントリ数が決定される。従って、故障アドレスレジスタ１１１のエントリ数を調整することによって、故障アドレスレジスタ１１１の回路の面積を削減したり、アドレス変換に要する時間を短縮したりすることも可能である。
【００５６】
また、バンク選択アドレス１１０の生成から、故障アドレスレジスタ１１１から故障アドレスが読み出され、ヒット信号１１３が出力されるまでの処理と、メモリ１０１からデータが読み出される処理とは、それぞれの処理が独立して行われることにより、アドレス変換や、入力アドレスと故障アドレスとの比較がメモリアクセスの速度に与える影響を、最小限にすることが可能である。
【００５７】
なお、本実施形態では、アドレス変換回路１０７とバンク変換回路１０９とをそれぞれ別の回路として構成してあるが、バンク選択アドレス１１０は、アドレス変換回路１０７で変換された冗長アドレス１０８のビットの一部を切り出して使用しても良い。これによって、バンク変換回路１０９が不要となり、さらに回路規模を削減することが可能である。
【００５８】
なお、入力アドレス１０６が示すメモリバンクの冗長領域が既に使用されている場合に、新たな故障を救済するようにそのメモリバンクとあらかじめ対応付けられている他のメモリバンクが、複数であっても良い。この場合、アドレス変換回路１０７は、受け取った入力アドレス１０６を変換して、複数の冗長アドレス１０８を生成して出力する。メモリ１０１は、入力アドレス１０６と複数の冗長アドレス１０８とによってアクセスされて、それぞれデータが読み出される。また、冗長アドレス１０８が複数であっても、それぞれアクセスされたデータを、互いに独立に読み出すことができるようにしても良い。
【産業上の利用可能性】
【００５９】
以上説明したように、本発明は、故障アドレスを保持する回路の面積を削減し、メモリアクセスの速度低下を最小限に抑えるので、回路規模の縮小や高速なメモリアクセスが要求されるシステム等について有用である。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施形態に係るメモリシステム１０の構成を示すブロック図である。
【図２】図１の入力アドレス１０６の構成を示す説明図である。
【図３】入力アドレス１０６が図２の値を示す場合の、冗長アドレス１０８の値を示す説明図である。
【図４】入力アドレス１０６が図２の値を示す場合の、バンク選択アドレス１１０の値を示す説明図である。
【図５】従来のメモリの冗長救済装置の構成を示すブロック図である。
【符号の説明】
【００６１】
１０  メモリシステム
１０１  メモリ
１０７  アドレス変換回路
１０９  バンク変換回路
１１１  故障アドレスレジスタ
１１２  ヒット信号生成回路
１１４  セレクタ
１５０Ａ，１５０Ｂ，１５１Ａ，１５１Ｂ，１５２Ａ，１５２Ｂ，１５３Ａ，１５３Ｂ  メモリバンク
１６０Ａ，１６０Ｂ，１６１Ａ，１６１Ｂ，１６２Ａ，１６２Ｂ，１６３Ａ，１６３Ｂ  冗長領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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