(57)【要約】【課題】本発明は、比較的小さな回路規模で、近似誤差の小さく、ダイナミックレンジの広い可変利得回路を提供するものである。【解決手段】制御電圧に対して利得がほぼ指数関数で変化する領域を有する可変利得回路において、前記制御電圧を変数ｘとすると、利得が関数｛（１＋ｘ）２＋Ｋ｝／｛（１−ｘ）２＋Ｋ｝（Ｋ≦１）に基づいてほぼ指数関数で変化する領域を有する。前記関数におけるパラメータKがおよそ０．２１である。前記関数の分母および分子がそれぞれOTA(operational transconductance amplifier)の駆動電流に比例する。あるいは、前記関数の分母および分子がそれぞれMOS差動対とクァドリテールセル（４つのトランジスタが共通のテール電流で駆動され、差動入力電圧が入力される２つのトランジスタの出力が共通接続され、差動入力電圧のコモンモード電圧が入力される２つのトランジスタの出力が共通接続される）の出力電流から構成される。【選択図】図１６
2008270891.tif 000002
【特許請求の範囲】
【請求項１】
制御電圧に対して利得がほぼ指数関数で変化する領域を有する可変利得回路であって、  前記制御電圧を変数ｘとすると、利得が、
関数｛（１＋ｘ）２＋Ｋ｝／｛（１−ｘ）２＋Ｋ｝（Ｋ≦１）
に基づいてほぼ指数関数で変化する領域を有する、ことを特徴とする可変利得回路。
【請求項２】
前記関数におけるパラメータＫが０．２１である、ことを特徴とする請求項１記載の可変利得回路。
【請求項３】
前記関数の分母と分子が、それぞれ第１、第２のＯＴＡ（operational transconductance amplifier）の駆動電流に比例する、ことを特徴とする請求項１又は２記載の可変利得回路。
【請求項４】
ＭＯＳ差動対と、
第１乃至第４のトランジスタが共通のテール電流で駆動され、前記制御電圧として、差動入力電圧が入力される第１及び第２のトランジスタの出力が共通接続され、前記差動入力電圧のコモンモード電圧が入力される第３及び第４のトランジスタの出力が共通接続されてなるクァドリテールセルと、
を備え、
前記利得の関数の分母と分子が、それぞれ、前記ＭＯＳ差動対の出力電流と前記クァドリテールセルの出力電流から構成される、ことを特徴とする請求項１乃至３のいずれか一に記載の可変利得回路。
【請求項５】
第１、第２のＭＯＳ電流２乗回路を備え、
前記第１、第２のＭＯＳ電流２乗回路の各々は、
２組のカスコードトランジスタを備え、前記２組のカスコードトランジスタ各段のトランジスタのゲートが共通接続され、下段トランジスタの一方のドレインとゲートが共通接続されて電流入力端子を構成し前記２組のカスコードトランジスタの出力電流が加算されて２乗電流を実現し、
前記関数の分母と分子が、それぞれ、前記第１、第２のＭＯＳ電流２乗回路の出力電流から定電流を減じる、ことで構成される、ことを特徴とする請求項１乃至３のいずれか一に記載の可変利得回路。
【請求項６】
差動入力電圧を受け電流を差動出力する第１のＯＴＡ（operational transconductance amplifier）回路と、
前記第１のＯＴＡ回路からの差動出力電流を受け、入力端子と出力端子が接続され電流−電圧変換する第２のＯＴＡ回路と、
を備え、
前記第１、第２のＯＴＡ回路の相互コンダクタンスをそれぞれｇｍ１、ｇｍ２としたとき、前記利得の関数Ｇｖは、Ｇｖ＝ｇｍ１／ｇｍ２で与えられ、
前記関数の分子、分母をなす前記第１、第２のＯＴＡの相互コンダクタンスｇｍ１、ｇｍ２は、前記第１、第２のＯＴＡ回路の駆動電流にそれぞれ比例する、ことを特徴とする請求項１記載の可変利得回路。
【請求項７】
差動入力電圧を受け電流を差動出力する第１のＯＴＡ（operational transconductance amplifier）回路と、
前記第１のＯＴＡ回路からの差動出力電流を受け、入力端子と出力端子が接続され電流−電圧変換する第２のＯＴＡ回路と、
を備え、
前記第１、第２のＯＴＡ回路の相互コンダクタンスをそれぞれｇｍ１、ｇｍ２としたとき、前記利得の関数Ｇｖは、Ｇｖ＝ｇｍ１／ｇｍ２で与えられ、
前記関数の分子、分母をなす前記第１、第２のＯＴＡ回路の相互コンダクタンスｇｍ１、ｇｍ２は、前記第１、第２のＯＴＡ回路の駆動電流の平方根にそれぞれ比例する、ことを特徴とする請求項１記載の可変利得回路。
【請求項８】
前記制御電圧がゲートに差動入力されドレインが共通接続された第１、第２のトランジスタと、前記制御電圧の分圧電圧をゲートに入力しドレインが共通接続された第３、第４のトランジスタと、を備え、前記第１乃至第４のトランジスタのソースは共通接続されて第１の電流源に接続されたクァドリテールセルと、
前記制御電圧をゲートから差動入力しソースが共通接続されて第２の電流源に接続された差動対と、
前記クァドリテールセルの出力電流を入力し第１の電流を出力する第１のカレントミラー回路と、
前記差動対の差動出力電流をそれぞれ入力し第２、第３の電流をそれぞれ出力する第２、第３のカレントミラー回路と、
を備え、
前記第１のＯＴＡ回路は、前記第１のカレントミラー回路からの第１の電流と前記第２のカレントミラー回路からの第２の電流の和電流に基づき駆動され、
前記第２のＯＴＡ回路は、前記第１のカレントミラー回路からの第１の電流と前記第３のカレントミラー回路からの第３の電流の和電流に基づき、駆動される、ことを特徴とする請求項６又は７記載の可変利得回路。
【請求項９】
前記第１のＯＴＡ回路には、前記第１のカレントミラー回路からの第１の電流と前記第２のカレントミラー回路からの第２の電流の和電流から、所定の電流を差し引いた電流が駆動電流として供給され、
前記第２のＯＴＡ回路には、前記第１のカレントミラー回路からの第１の電流と前記第３のカレントミラー回路からの第３の電流の和電流から、所定の電流を差し引いた電流が、駆動電流として供給される、ことを特徴とする請求項８記載の可変利得回路。
【請求項１０】
前記クァドリテールセルの第１乃至第４のトランジスタのサイズは単位トランジスタの４倍あり、
前記第２、第３のカレントミラー回路の出力トランジスタのサイズは、単位トランジスタの２倍である、ことを特徴とする請求項８又は９記載の可変利得回路。
【請求項１１】
前記制御電圧をゲートから差動入力しソースが共通接続されて第１の電流源に接続された差動対と、
ダイオード接続された２つトランジスタがカスコード接続され第２の定電流源で駆動されるバイアス回路と、
前記バイアス回路を共通とし、前記差動対の差動出力電流を入力端子からそれぞれ入力する第１、第２の電流２乗回路と、
前記第１、第２の電流２乗回路の出力端子からの電流を入力し第１、第２の電流を出力する第１、第２のカレントミラー回路と、
を備え、
前記第１、第２の電流２乗回路の各々は、
２組のカスコードトランジスタを備え、
前記２組のカスコードトランジスタの上段トランジスタのゲートが共通接続されて、前記バイアス回路のカスコードトランジスタの上段トランジスタのゲートに共通接続され、
前記２組のカスコードトランジスタのドレインは共通接続されて出力端子を構成し、
前記２組のカスコードトランジスタの一方の下段トランジスタはダイオード接続されて前記入力端子を構成し、他方の下段のトランジスタのゲートは、前記一方の下段トランジスタのゲートとドレインの接続点に共通接続されており、
前記第１のＯＴＡ回路には、前記第１のカレントミラー回路からの第１の電流が駆動電流として供給され、
前記第２のＯＴＡ回路には、前記第２のカレントミラー回路からの第２の電流が駆動電流として供給される、ことを特徴とする請求項６又は７記載の可変利得回路。
【請求項１２】
前記第１、第２の電流２乗回路の前記出力端子にそれぞれ接続される第３、第４の電流源を備えている、ことを特徴とする請求項１１記載の可変利得回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可変利得回路（ＶＧＡ：variable gain amplifier）に関し、特に、制御信号に対して指数的に利得が変化し、低電圧から動作し、動作範囲が広く、ダイナミックレンジが広い、半導体集積回路上に形成して好適とされる可変利得回路に関する。
【背景技術】
【０００２】
従来、この種の可変利得回路は、双一次変換式と呼ばれる(1)式で示される近似式に基づいて回路を実現する場合が多かった。
【０００３】
2008270891.tif 000003
【０００４】
(1)式で示される双一次変換式においては、exではなくe2xを近似するものであることに留意されたい。
【０００５】
一方、指数関数は
2008270891.tif 000004
と表わされ、双曲線関数（tanh(x)）を用いた恒等式として
2008270891.tif 000005
と表わされる。
【０００６】
この恒等式は公式集にも記載されており、双曲線関数（tanh(x)）が次式で定義されていることを周知していれば容易に求められる。
2008270891.tif 000006
【０００７】
すなわち、
2008270891.tif 000007
と容易に求められよう。
【０００８】
しかし、この種の利得が指数的に変化する可変利得回路を扱ったこれまでの論文や特許文献を見渡しても本願発明者と同一発明者による特許文献１（特開2003-179447号公報）以外には、(3)式（あるいは、(5)式）が開示されたことはない。
【０００９】
(2)式と(1)式を比べると、近似誤差は比較的大きくなることは想像に難くない。
例えば、(5)式において、
2008270891.tif 000008
と近似すれば、
2008270891.tif 000009
と表わされる。
【００１０】
もとの関数e2xとその近似式(1)、(7)式との関係を図１に示す。図１において縦軸は利得（dB）、横軸はｘである。図１において、特性(b)がexp(2x)であり（対数尺であるため直線）、三角打点を結んだ曲線（特性）（a）が(1)式、菱型打点を結んだ曲線（特性）(c)が(7)式である。
【００１１】
図１から、(1)式で示された双一次変換式の近似誤差の大きいことに気が付かれたことと思う。
【００１２】
また、(1)式に示した双一次変換式は指数関数ｅ２ｘの近似式として−０．５＜ｘ＜０．５程度の範囲内で用いるべきである。
【００１３】
したがって、双一次変換式と呼ばれる(1)式で示される近似式に基づいて回路を実現する場合には近似誤差が大きくなり、入力電圧範囲を狭めることでしか近似誤差を小さくはできなかった。
【００１４】
【特許文献１】特開２００３−１７９４４７号公報
【非特許文献１】Q.-H. Duong, Q. Le, C.-W. Kim, and S.-G. Lee, “A 95-dB Linear Low-Power Variable Gain Amplifier,” IEEE Trans. Circuit & Systems-I, Vol. 53, No. 8, pp. 1648-1657, Aug. 2006.
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上述した従来の双一次変換式を実現した可変利得回路は、下記記載の問題点を有しており、支障をきたしている。
【００１６】
第１の問題点は、双一次変換式では、ダイナミックレンジが取れない、ということである。その理由は、双一次変換式では、近似誤差が大きいからである。
【００１７】
第２の問題点は、制御電圧の可変幅が狭く設定せざるを得ない、ということである。その理由は、双一次変換式では近似誤差が大きいから動作範囲を狭く限定する必要があるからである。
【００１８】
本発明は、これに鑑み、比較的小さな回路規模で、ダイナミックレンジの広い可変利得回路を提供することを目的とする。本発明は、比較的小さな回路規模で、近似誤差を比較的小さく設定できる可変利得回路を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。
【００２０】
本発明の可変利得回路は、制御電圧に対して利得がほぼ指数関数で変化する領域を有する可変利得回路において、前記制御電圧を変数ｘとすると、
利得が関数｛（１＋ｘ）２＋Ｋ｝／｛（１−ｘ）２＋Ｋ｝（Ｋ≦１）に基づいてほぼ指数関数で変化する領域を有する。
【００２１】
本発明においては、前記関数におけるパラメータKがおよそ０．２１である。
【００２２】
本発明においては、前記関数の分母および分子が、それぞれOTA(operational transconductance amplifier)の駆動電流に比例する。
【００２３】
あるいは、本発明においては、前記関数の分母および分子がそれぞれMOS差動対とクァドリテールセル（４つのトランジスタが共通のテール電流で駆動され、差動入力電圧が入力される２つのトランジスタの出力が共通接続され、差動入力電圧のコモンモード電圧が入力される２つのトランジスタの出力が共通接続される）の出力電流から構成される。
【００２４】
あるいは、本発明においては、前記関数の分母および分子がそれぞれMOS電流２乗回路（２組のカスコードトランジスタの各段のトランジスタのゲートが共通接続され、下段トランジスタの一方のドレインとゲートが共通接続されて電流入力端子を構成し、前記２組のカスコードトランジスタの出力電流が加算されて2乗電流を実現する）の出力電流から定電流を減じることで構成される。
【発明の効果】
【００２５】
本発明によれば、下記記載の効果を奏する。
【００２６】
本発明の第１の効果は、ダイナミックレンジを大きく取れるということである。その理由は、指数関数を近似する関数を新たに設定したからである。
【００２７】
本発明の第２の効果は、比較的小さな回路規模で、近似誤差を比較的小さく設定できることである。その理由は、近似誤差を±に配置したからである。
【発明を実施するための最良の形態】
【００２８】
本発明の実施の形態について説明する。指数関数は、(2)式に示されるが、この式により、e-xは、
2008270891.tif 000010
と表されることから、e2xはexとe-xを用いて、次式のように表わすことができる。
【００２９】
2008270891.tif 000011
【００３０】
ここで、(9)式において、ex、e-xともにx3の項までの近似とすると、
2008270891.tif 000012
と表わされ、(7)式の近似式よりも近似誤差が小さくなるものと期待できる。
【００３１】
あるいは、ｅｘ、ｅ−ｘともにｘ２の項までの近似に止めると、
2008270891.tif 000013
となる。
【００３２】
図２に、(10)式と(11)式の近似式を図示して示す。図２において、(a)がexp(2x)、三角打点を結んだ曲線（特性）(b)が(10)式、菱型打点打点を結んだ曲線（特性）(c)が(11)式である。予想通り、(11)式の近似式は、(10)式の近似式よりも、近似誤差が大きくなっている。それでも、(1)式の双一次変換式の近似誤差よりは圧縮されている。
【００３３】
また、(11)式の近似式においては、定数＋１が効いていることが推測される。なぜならば、実際にこの定数＋１を取り去って０にすると、(11)式の近似式は、(1)式の双一次変換式を、単純に2乗しただけに過ぎなく、図１で傾きがさらに2倍になるだけである。
【００３４】
線形性に優れたログリニア(log-linear)な特性（すなわち、指数特性）を有する可変利得回路を実現するためには、上述したように近似式を求め、その近似式に示された特性を回路的に実現するのであれば、用いる近似式の近似誤差が小さいことが前提となることは論を待たない。
【００３５】
上述したように、近似誤差を小さくするためには、(9)式において、分母、分子の各々の変数xの何次かの高次の項まで残せれば良いことは論ずるまでもない。
【００３６】
しかし、ここで問題となることは、回路的に実現し易いかである。
【００３７】
当然のことではあるが、xの次数が低い程、回路規模が小さくても実現できることになる。
【００３８】
特に、xの2次の項までであれば、2乗回路を利用できるが、xの3次の項ともなれば、３乗回路が必要となろうが、回路が複雑にならざるを得ず、回路規模が増大することになろう。
【００３９】
当面は、実現し易いのは、(11)式の近似式で示されたxの2次の項までを含む式を回路で実現して可変利得回路を実現することである。
【００４０】
近似式(1)、(7)は単調関数であるが、近似誤差が小さければ単調関数である必要はない。
【００４１】
近似誤差を±のいずれか一方に偏らせるよりも、近似誤差を±に配分する方法も近似誤差を丸め込む一手法である。
【００４２】
ここで、(11)式での定数１をパラメータK（＜１）と置き換えて近似誤差が小さくならないか検討する。すなわち、Ｋをパラメータにした
ｆ（ｘ）＝｛｛（１＋ｘ）２＋Ｋ｝／｛（１−ｘ）２＋Ｋ｝                  (12)
なる関数を近似式として新たに導入する。
【００４３】
図３に、新たな近似式の特性を示す。ただし、菱型打点を結んだ曲線（特性）(a)は、(12)式において、Ｋ＝０．２１、ａ＝１．６７（≒４／３）である。特性(b)はexp(2ax)である。傾きは整数値にはならないが、指数関数ｅ２ａｘを近似している。
【００４４】
元々、この近似式の出展は韓国・情報通信大学のS.-G. Lee助教授グループから出ている半ダース程の論文にあるのかもしれない。ただし、その導入説明は論理性に欠け理解できない。少なくても、パラメータは、Ｋの１つのみで最適化が可能であるのだが、ｘのほかにaをパラメータに用いて変数を複雑化して理解を一層困難にしている。また、変数aｘの変化幅は、−１＜aｘ＜１に収まるべきである。
【００４５】
図３においては、−０．７≦ｘ≦０．７の範囲では、近似誤差は、±０．０８ｄＢ以内であり、利得幅は４０．６ｄＢ（±２０．３ｄＢ）確保される。以下実施例に即して説明する。
【００４６】
＜実施例１＞
(12)式で示される式を用いて指数特性を近似する具体的な回路の実現方法を説明することとする。
【００４７】
(12)式に基づく可変利得回路の構成方法としては、図４に示す２つのＯＴＡ１１、１２を用いるやり方がある。第１のOTA１１は入力電圧（差動入力電圧）ＶINを電流に変換して差動出力する。第２のOTA１２は、入力端子と出力端子が接続されており（非反転入力端子と反転出力端子が接続され、反転入力端子と非反転出力端子が接続されている）、第１のOTA１１からの差動電流を受け、電流−電圧変換して出力電圧（差動出力電圧）ＶOUTを出力する。
【００４８】
すなわち、可変利得回の電圧利得ＧをＧ＝ＶOUT／ＶINとすると、
Ｇ＝ｇｍ１／ｇｍ２                                                  (13)
と表されるＯＴＡ（Operational Conductance Amplifier）回路が存在する。ただし、ｇｍ１、ｇｍ２は、ＯＴＡ１１、１２の相互コンダクタンスである。
【００４９】
ただし、バイポーラ回路では、ＯＴＡの駆動電流（差動対を駆動するテール電流Ｉ０に比例）とｇｍが比例するが、ＭＯＳ回路では、ＯＴＡの駆動電流の平方根（√）とｇｍとが比例するから、ＭＯＳ回路では、図３に示した傾きは半分となり、±１０ｄＢ程度の可変幅を実現することとなる。
【００５０】
それでも、ＯＴＡの駆動電流比は１：１００程度になるから、動作入力電圧範囲を確保するためには、最小駆動電流をそれなりの値にする必要があり、低電流化を図ることは難しい。
【００５１】
２乗回路に、図５(A)に示したクァドリテールセルを用いて制御回路を構成する。
【００５２】
(10)式において、
（１±ｘ）２＝１±２ｘ＋ｘ２                                          (14)
であるから、
ｘ２の項はクァドリテールセル、
±２ｘの項は、図５(B)に示したMOS差動回路の駆動電流を2倍にして実現する。
【００５３】
また、定数項（１＋Ｋ）は定電流源で実現する。
【００５４】
なおクァドリテールセルは、図５(A)に示すように、ゲートに差動入力電圧Vinを受け、ドレインが共通接続されたn-chMOSトランジスタM1、M2と、ゲートに同相電圧VCMを受け、ドレインが共通接続されたn-chMOSトランジスタM3、M4とを備え、トランジスタM1〜M4のソースは共通接続され、定電流源(電流値=I0)に接続されている。MOS差動回路は、図５(b)に示すように、ゲートに差動入力電圧Vinを受け、ソースが共通接続され、定電流源Ｉ０に接続されているMOSトランジスタM5、M6を備えている。ISQ1はトランジスタ対M1、M2の共通ドレインに流れる電流、ISQ２はトランジスタ対M3、M4の共通ドレインに流れる電流である。ID1、ID2は、トランジスタM5、M6のドレインにそれぞれ流れる電流である。
【００５５】
MOS差動回路の2個のトランジスタM5、M6のサイズを単位トランジスタサイズとして、それぞれのテール電流(I0)は等しいものとする。
【００５６】
図５(A)のクァドリテールセルの4個のトランジスタM1〜M4のサイズを、図５(B)のMOS差動回路の2個のトランジスタサイズの4倍に設定すると、クァドリテールセルとMOS差動回路の動作入力電圧範囲が一致し、クァドリテールセルの伝達関数は、以下の(15a)、(15b)式、MOS差動回路の伝達関数（16）式で表される。
【００５７】
2008270891.tif 000014
2008270891.tif 000015
【００５８】
2008270891.tif 000016
【００５９】
ただし、変数ｘは規格化された制御電圧であり、
2008270891.tif 000017
である。
【００６０】
ここで、VCは制御電圧である。また、βは単位トランジスタのトランスコンダクタンスパラメータであり、
2008270891.tif 000018
と表される。ここに、μは電子移動度であり、Ｗ、Ｌはそれぞれ単位トランジスタのゲート幅とゲート長である。
【００６１】
したがって、(16)式のID1（ID2）を2倍にして、(15)式のISQ1に加算することで、図６の特性（(e)、(f)）が求められる。なお、図６において、電流特性(a)、(b)、(c)、(d)はISQ2、ISQ1、ID1、ID2である。
【００６２】
定電流源を用いてK＝-0.984に設定した場合に、
G＝（ISQ1／I0＋２ID1／I0＋K）／（ISQ1／I0＋２ID2／I0＋K）      (19)
の特性（VGA利得特性）は、図７に示される。図７において、菱型打点を結んだ特性(a)が(19)式である。特性(b)はexp(2.71*2x)である。
【００６３】
図７に示すように、±４０ｄBの変化幅で±０．５ｄBの近似誤差に収まっている。
【００６４】
図４に示した回路をMOS回路で実現すると、±２０ｄBの変化幅で±０．２５ｄBの近似誤差に収まることが期待できる。
【００６５】
なお、クァドリテールセルにおいては、テール電流の条件より
ISQ1 + ISQ2 = I0                                          (20)
であるから、ISQ1はI0からISQ2を減算しても合成できる。
【００６６】
次に、図８に実現回路を示す。
【００６７】
図８において、制御信号VCはクァドリテールセルを構成するトランジスタM1とM2のゲート端子間に印加され、同時にMOS差動対を構成するトランジスタM5とM6のゲート端子間に印加されている。ここで、制御信号VCのコモンモード電圧を得るために抵抗R1とR2(＝R1)を入力対に挿入して、2分圧して得られたコモンモード電圧を、クァドリテールセルを構成するトランジスタM3とM4の共通ゲート端子に印加している。
【００６８】
図８において、MOS差動対（M5、M6）とクァドリテールセル（M1〜M4）は等しい値のテール電流(I0)でそれぞれ駆動されており、MOS差動対（M5、M6）とクァドリテールセル（M1〜M4）の動作入力電圧範囲を等しくなるように設定するために、MOS差動対（M5、M6）を構成するトランジスタM5とM6は単位トランジスタであるのに対し、クァドリテールセル（M1〜M4）を構成するトランジスタM1、M2、M3、M4は、トランジスタサイズを単位トランジスタの4倍としている。
【００６９】
クァドリテールセル（M1〜M4）を構成するトランジスタM1とM2のドレインは共通接続されて、カレントミラー回路（M7とM8、M9）の出力（トランジスタM8、M9のドレイン）から、２つの等しい出力電流（=ISQ1）を出力する。
【００７０】
一方、MOS差動対（M5、M6）の出力は差動出力電流を利用するために、カレントミラー回路を構成するトランジスタM10とM11（M11はM10の２倍のサイズ）により2倍の正相出力電流（=２*ID1）を出力し、カレントミラー回路を構成するトランジスタM12とM13（M13はM12の2倍のサイズ）により、2倍の逆相出力電流（=２*ID2）を出力し、それぞれ、クァドリテールセルからの出力電流(ISQ1)と加算される。
【００７１】
ソースが電源VDDに接続されゲートとドレインがn-ch MOSトランジスタM1、M2の共通ドレインに接続されたp-ch MOSトランジスタM7とソースが電源VDDに接続されゲートがp-ch MOSトランジスタM７のゲートに共通接続されたp-ch MOSトランジスタM8、M9（M7の２倍のサイズ）はカレントミラー回路を構成し、トランジスタM8、M9のドレインはそれぞれ、p-ch MOSトランジスタM11、M13のドレインに接続されている。トランジスタM8、M9からの出力電流（クァドリテールセルからの出力電流ISQ1のミラー電流）とトランジスタM11、M13のドレインからの出力電流（MOS差動対の差動出力電流ID1,2の2倍のミラー電流）との和電流では、直流電流成分が大きいために、それぞれの和電流(ISQ1+2*ID1,2)から、定電流源で０．９８４I0が減じられて、第１、第２のＯＴＡ回路１１、１２から構成された可変利得回路（図４参照）を駆動する駆動電流となっている。
【００７２】
第１、第２のＯＴＡ回路１１、１２がバイポーラならば、図７に示された利得特性が実現される。
【００７３】
あるいは、第１、第２のＯＴＡ回路１１、１２がＭＯＳならば、図７に示された利得特性においてｄＢ表示された利得がｄＢ値で半分に圧縮されて実現される。
【００７４】
実際に、SPICEシミュレーションで確認してみる。SPICEシミュレーションでは0.35μmプロセスのデバイスパラメータを用いることとする。
【００７５】
図８に示した回路において、MOS差動対とクァドリテールセルを構成するトランジスタはp-chMOSトランジスタとし、MOS差動対を構成するトランジスタM1、M2のW/Lを10μm /3μm、クァドリテールセルを構成するトランジスタM3-M6のW/Lを40μm /3μm、各テール電流I0＝100μA、減算している定電流源(0.984 I0)の比率を多少変更して、0.974 I0に設定した場合の２つの制御電流ICON1とICON2（OTA１１、１２をそれぞれ駆動する電流）のシミュレーション値（VGA利得特性）を図９に示す。図９において、(a)が近似、(b)がexp(2*3.3x)である。
【００７６】
入力信号は差動電圧であり、0mSから20mSの時間変化でそれぞれ、-0.5Vから1.5V、および1.5Vから-0.5Vまで線形に変化させている。
【００７７】
また、各電流のシミュレーション値を、図１０に示す。図１０において、(a)、(b)、(c)、(d)、(e)の電流波形は、ISQ1、ISQ1+2*ID1、ID1、ID2、ISQ2+2*ID2である。
【００７８】
得られた特性は、近似誤差幅が±3.8dB以内であり、利得幅は86dB（±43dB）が確保されている（図９参照）。
【００７９】
得られた特性は、図９に示した計算値に対して近似誤差が格段に大きくなっている。
【００８０】
これは、図１０に示したクァドリテールセルとMOS差動回路の伝達特性のシミュレーション値において、ISQ1＋2*ID1、ISQ1＋2*ID2の電流特性において、電流が最小値に近づく様子が直線的な変化をしているためである。
【００８１】
次に、この箇所が改善できないか検討してみる。
【００８２】
ここでは、図８に示したクァドリテールセルとMOS差動回路を用いた制御回路において、p-ch MOSトランジスタM1、M2のW/Lを10μm/3μm、p-ch MOSトランジスタM3-M6のW/Lを33μm/3μm、各テール電流I0＝100μA、減算している定電流源(0.984 I0)の比率を変更して0.695 I0にし、電流加算比はクァドリテールセル側を0.83倍とし、MOS差動回路側を2.6倍に変更して設定した場合の２つの制御電流ICON1とICON2のシミュレーション値（VGA利得特性）を図１１に示す。また、各電流のシミュレーション値を図１２に示す。図１２において、(a)、(b)、(c)、(d)、(e)の電流波形は、ISQ1、0.83*ISQ1+2.6*ID1、ID1、ID2、0.83*ISQ2+2.6*ID2である。
【００８３】
得られた特性は、近似誤差幅が±0.2dB以内であり、利得幅は46dB（±23dB）が確保されている。
【００８４】
このように、この種の可変利得回路においては、しばしば、パラメータを変更して、利得幅を縮小することで近似誤差を小さくすることができることがある。
【００８５】
＜実施例２＞
電流2乗回路を制御回路に用いることが考えられる。図１３に、電流2乗回路の一例を示す。ダイオード接続された２つのトランジスタM1、M2がカスコード接続されて定電流源I0で駆動されてバイアス回路を構成している。
【００８６】
さらに、２組のカスコードトランジスタ（M3、M4）、(M5、M6)を備え、上段トランジスタ(M3、M5)のゲートが共通接続されて、バイアス回路のカスコードトランジスタの上段トランジスタM1のゲートに共通接続されている。
【００８７】
２組のカスコードトランジスタ（M3、M5）のドレインは共通接続されて出力端子を構成している。
【００８８】
さらに、２組のカスコードトランジスタ（M3、M4）、(M5、M6)の一方の下段トランジスタM4はダイオード接続されて入力端子を構成している。他方の下段のトランジスタM6のゲートはトランジスタM4のゲートとドレインの接続点に共通接続されている。
【００８９】
入力電流Iinに対して出力電流ISQが引き込まれる。
【００９０】
図１３に示す電流2乗回路において、出力電流ISQは
2008270891.tif 000019
となる。
【００９１】
ここで、(21)式の導出について簡単に説明しておく。バイアス回路のMOSトランジスタM1、M2のゲートソース間電圧VGS1、VGS2とし、MOSトランジスタM3、M5のゲートソース間電圧VGS３、VGS４は、
VGS1 + VGS2=VGS3 + VGS4                    （21-1）
なる関係をみたす。
【００９２】
MOSトランジスタM１、M2に流れる電流はI０であり、
I0 = β/2(VGS1-VTH)2 = β/2(VGS2-VTH)2      (21-2)
【００９３】
MOSトランジスタM3、M4に流れる電流I3、I4とすると、
I3 = β/2(VGS3-VTH)2                        (21-3)
I4 = β/2(VGS4-VTH)2                        (21-4)
【００９４】
したがって、
VGS1 = VGS2 = VTH + √（2I0/β）              (21-5)
VGS3 = VTH + √（2I3/β）                    (21-6)
VGS4 = VTH+ √（2I4/β）                      (21-7)
【００９５】
(21-5)〜(21-7)を式(21-1)に代入すると、
2√（2I0/β）＝ √（2I3/β）+ √（2I4/β）    (21-8)
【００９６】
MOSトランジスタM5に流れる電流をI5とすると、
ISQ = I3 + I5                                  (21-9)
【００９７】
MOSトランジスタM4に流れる電流I4とすると、
I4 = I3 + Iin                                (21-10)
であり、トランジスタM4とカレントミラーを構成するトランジスタM6の電流I6は、
I6=I4=I5であるから、
I3 + Iin = I5                                (21-11)
【００９８】
したがって、(21-9)、(21-11)から、
I3 = (ISQ - Iin)/2                           (21-12)
I4 = (ISQ + Iin)/2                            (21-13)
【００９９】
(21-12)、(21-13)を(21-8)に代入し、分母の√βを消去すると、
2√（2I0） = √(ISQ - Iin) + √(ISQ + Iin)      (21-14)
【０１００】
(21-14)の両辺を２乗すると、８I0 = 2ISQ + 2√(ISQ2 - Iin2)となり、
4I0 - ISQ = √(ISQ2 - Iin2)より、さらに両辺を２乗して、
ISQ = Iin2/(8I0) + 2I0
が得られる。
【０１０１】
(16)式で示されるMOS差動対の差動電流ID1、ID12をIin1、Iin2として、２つの電流2乗回路（２組のカスコードトランジスタ）を用いてIin1、Iin2をそれぞれ2乗する。ただし、MOS差動対は、図１６のM1、M2よりなり制御電圧Vcを差動入力する。
【０１０２】
2008270891.tif 000020
【０１０３】
(17)式から定電流を減算することで、(23)式に示した関数形が実現できる。
G＝{(ID1/Ｉ0)2 + ｋ}/{(ID2/Ｉ0)2 + ｋ}                      (23)
【０１０４】
ここで、MOS差動対の差動電流ID1、ID2は、(16)式で示されるように、１／２±ｘ／２に近い伝達関数を持つ。したがって、ｋ≒K／４である。
【０１０５】
実際に、(16)式を(23)式に代入すると、
2008270891.tif 000021
【０１０６】
ここで、
2008270891.tif 000022
を用いて近似すると、(24)式は
2008270891.tif 000023
と表わされる。およそ変数ｘの４次の項まで含んでいる。
【０１０７】
ｋをパラメータにして、(23)式に示した近似式の近似誤差を見てみる。
【０１０８】
図１４に、定電流源を用いてｋ＝０．０２に設定した場合を示す。±３０ｄBの変化幅で±０．１５ｄBの近似誤差に収まっている。
【０１０９】
図１５に、定電流源を用いてｋ＝０．０４に設定した場合を示す。±２０ｄBの変化幅で±０．３２ｄBの近似誤差に収まっている。
【０１１０】
次に、図１６に実現回路を示す。図１６において、制御信号VCはMOS差動対を構成するトランジスタM1とM2のゲート端子間に印加されている。
【０１１１】
また、電流2乗回路は、バイアス回路（M3、M4）を共通として、2組の電流2乗回路（M5、M6、M7、M8）、（M9、M10、M11、M12）を有し、それぞれの電流2乗回路の入力端子からは、MOS差動対（M1、M2）の正相出力電流と逆相出力電流が引き込まれる。なお図１６のバイアス回路（M3、M4）は、図１３のバイアス回路（M１、M２）に対応し、図１６の電流2乗回路（M5、M6、M7、M8）、（M9、M10、M11、M12）の各々は、図１３の電流2乗回路（M3、M4、M5、M6）に対応している。
【０１１２】
ここで、MOS差動対（M1、M2）と、電流2乗回路は等しい値の電流(I0)で駆動されており、2組の電流2乗回路の出力には、それぞれ電流値(2−ｋ)I0の定電流源から電流が流し込まれて電流値が減じられて、それぞれカレントミラー回路を構成するトランジスタM14とM15と、カレントミラー回路を構成するトランジスタM16とM17を介して、第1、第２のOTA回路１１、１２から構成された図４に示した可変利得回路を駆動する駆動電流となっている。
【０１１３】
このようにして、第１、第２のOTA回路１１、１２がバイポーラならば、図１４、図１５に示された利得特性が実現される。
【０１１４】
あるいは、第１、第２のOTA回路１１、１２がMOSならば、図１４、図１５に示された利得特性においてdＢ表示された利得がdＢ値で半分に圧縮されて実現される。
【０１１５】
実際に、SPICEシミュレーションで確認してみる。SPICEシミュレーションでは0.35μmプロセスのデバイスパラメータを用いることとする。
【０１１６】
図１６に示したMOS差動回路と電流2乗回路を用いた制御回路において、p-ch MOSトランジスタM1、M2のW/Lを10μm/3μm、p-ch MOSトランジスタM3-M12のW/Lを40μm/3μm、I00＝100μA、I0＝50μA、(2-k)I0を1.9818I0と設定した場合の２つの制御電流ICON1とICON2のシミュレーション値（VGA利得特性）を図１７に示す。
【０１１７】
入力信号は差動電圧であり、0mSから20mSの時間変化でそれぞれ、1Vから3V、および3Vから1V(2V±1V)まで線形に変化させている。得られた特性は、近似誤差幅が±0.77dB以内であり、利得幅は70dB（±35dB）が確保されている。
【０１１８】
次に、図１６に示したMOS差動回路と電流2乗回路を用いた制御回路において、p-ch MOSトランジスタM1、M2のW/Lを10μm/3μm、p-ch MOSトランジスタM3-M12のW/Lを40μm/3μm、I00＝100μA、I0＝25μA、(2-k)I0を1.9754I0と設定した場合の２つの制御電流ICON1とICON2のシミュレーション値（VGA利得特性）を図１８に示す。
【０１１９】
得られた特性は、近似誤差幅が±0.3dB以内であり、利得幅は66dB（±33dB）が確保されている。この場合にも、パラメータを変更して、利得幅を縮小することで近似誤差を小さくすることができる。
【０１２０】
本発明の活用例として、例えば携帯無線端末のＲＦチップに使用する高利得の可変利得回路としての利用が考えられる。
【０１２１】
なお、上記の特許文献、非特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【０１２２】
【図１】従来の双一次変換式と近似式の特性図である。
【図２】指数関数をｘの2次の項までと3次の項までで近似した場合の特性図である。
【図３】本発明で採用する近似式の特性図である。
【図４】本発明で採用する可変利得回路の回路構成を示す図である。
【図５】本発明の第１の実施例に用いるクァドリテールセルとＭＯＳ差動対の回路構成を示す図である。
【図６】本発明の第１の実施例に用いるクァドリテールセルとＭＯＳ差動対から得られる制御電流特性図である。
【図７】本発明の第１の実施例に用いるクァドリテールセルとＭＯＳ差動対から得られる利得特性を示す図である。
【図８】本発明の第１の実施例の回路構成を示す図である。
【図９】図８の回路の利得特性の一例を示す図である。
【図１０】図８の回路の各電流のシミュレーション結果を示す図である。
【図１１】図８の回路の利得特性の一例を示す図である。
【図１２】図８の回路の各電流のシミュレーション結果を示す図である。
【図１３】本発明の第２の実施例に用いる電流2乗回路の回路構成を示す図である。
【図１４】本発明の第２の実施例に用いる電流2乗回路から得られる第１の指数特性の特性図である。
【図１５】本発明の第2の実施例に用いる電流2乗回路から得られる第2の指数特性の特性図である。
【図１６】本発明の第２の実施例の回路構成を示す図である。
【図１７】本発明の第２の実施例の利得特性の一例を示す図である。
【図１８】本発明の第２の実施例の利得特性の一例を示す図である。
【符号の説明】
【０１２３】
１１、１２  OTA
M1〜M１６  MOSトランジスタ
【図１】
2008270891.tif 000024
【図２】
2008270891.tif 000025
【図３】
2008270891.tif 000026
【図４】
2008270891.tif 000027
【図５】
2008270891.tif 000028
【図６】
2008270891.tif 000029
【図７】
2008270891.tif 000030
【図８】
2008270891.tif 000031
【図９】
2008270891.tif 000032
【図１０】
2008270891.tif 000033
【図１１】
2008270891.tif 000034
【図１２】
2008270891.tif 000035
【図１３】
2008270891.tif 000036
【図１４】
2008270891.tif 000037
【図１５】
2008270891.tif 000038
【図１６】
2008270891.tif 000039
【図１７】
2008270891.tif 000040
【図１８】
2008270891.tif 000041