(57)【要約】【課題】２段トレンチコンタクトのバリアメタル膜形成時に、十分なカバレッジ性を得ることが可能な半導体製造方法を提供する。【解決手段】半導体基板１１上に、順次エピタキシャル層１２、第２導電型の第１の半導体層１３、第１導電型の第２半導体層１４を形成し、エピタキシャル層１２に到達する複数のトレンチゲート１７を形成し、複数のトレンチゲート１７および第２の半導体層１４上に層間絶縁膜１８を形成し、複数のトレンチゲート１７間の少なくとも層間絶縁膜１８および前記第２の半導体層１４に、第１のマスクを用いて第１の開口部を形成し、第１の開口部より開口幅が大きい第２のマスクを用いて、ＣＨＦ３を含む反応ガスによりエッチングを行い、第２の半導体層１４に到達する第２の開口部を形成するとともに、第２の半導体層１４の第１の開口部縁部１９に丸みを形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
エピタキシャル層、第１導電型の第１の半導体層、第２導電型の第２半導体層が順次形成される半導体基板の、前記エピタキシャル層に到達する複数のトレンチゲートを形成し、
前記複数のトレンチゲートおよび前記第２の半導体層上に層間絶縁膜を形成し、
前記複数のトレンチゲート間の少なくとも前記層間絶縁膜および前記第２の半導体層に、第１のマスクを用いて第1のエッチングを行い、第１の開口部を形成し、
前記第１の開口部より開口幅が大きい第２のマスクを用いて、ＣＨＦ３またはＣＦ４を含む反応ガスにより第２のエッチングを行い、第２の開口部を形成するとともに、前記第２の半導体層の前記第１の開口部縁部に丸みを形成することを特徴とする半導体製造方法。
【請求項２】
前記反応ガスは、さらにＯ２を含むことを特徴とする請求項１に記載の半導体製造方法。
【請求項３】
前記第１のエッチングは、前記第１の半導体層に到達するように、前記第１の開口部を形成することを特徴とする請求項１または請求項２に記載の半導体製造方法。
【請求項４】
さらに、前記第１の開口部、前記第２の開口部の内壁に、バリアメタル膜を形成することを特徴とする請求項１から請求項３のいずれか１項に記載の半導体製造方法。
【請求項５】
前記バリアメタル膜上にコンタクト層を形成することを特徴とする請求項４に記載の半導体製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特にシリコン基板に形成された２段トレンチコンタクトを備えるトレンチゲート型ＭＯＳＦＥＴなどの形成に用いられる半導体製造方法に関する。
【背景技術】
【０００２】
近年、電力制御用など、高耐圧・高周波用の半導体装置として、トレンチゲート構造のパワーＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が用いられている。
【０００３】
このようなトレンチゲート型ＭＯＳＦＥＴは、例えば特許文献１の図１０に示されるように、ｎ＋型半導体基板１０１上にｎ−型エピタキシャル層１０２、ｐ型ベース領域１０３、ｎ＋型ソース領域１０４が順次形成され、これらに対して垂直方向に形成されたトレンチＴにゲート電極１０６が形成されている。そして、ゲート電極１０６を覆うように、層間絶縁膜１０８が設けられ、ｎ＋型ソース領域１０４の露出部には、ｐ型ベース領域１０３に到達するソース電極が形成されている。
【０００４】
このように、ソース電極を２段トレンチコンタクト構造として、抵抗の低いｎ＋型ソース領域表面で導通を取ることにより、素子面積を拡大することなく低抵抗のコンタクトを形成することができ、低オン電圧を得ることができる。さらに、ｐ型ベース領域にコンタクトしていることから、ターンオフの際に、電荷がソース電極より速やかに排出され、高速のスイッチングが可能となる。
【０００５】
このような２段トレンチコンタクト構造のソース電極を形成する際、先ず、層間絶縁膜とＳｉ基板（エピタキシャル層）を、同じマスクでエッチングしてトレンチを形成する。次いで、このトレンチより広い開口幅で層間絶縁膜をエッチングすることにより２段のトレンチを形成する。そして、２段トレンチ内壁にバリアメタル膜を形成後、配線層を形成する。
【０００６】
通常、これらのエッチングには、反応副生成物により壁面を保護しながら、底面をエッチングする、異方性のＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）が用いられている。
【０００７】
そして、２段目のトレンチを形成する際、エッチングに用いられる反応ガスを、例えばＣ４Ｆ８：１６（ｓｃｃｍ）、ＣＯ：２５０（ｓｃｃｍ）、Ａｒ：３８０（ｓｃｃｍ）とすることにより、下層のＳｉ基板に対する上層の層間絶縁膜のエッチング選択比が高くなるエッチング条件（例えば選択比：１００以上）とする。これにより、Ｓｉ基板がエッチングストッパとして機能するとともに、１段目のトレンチの底部（ベース領域）のエッチングを抑えることができ、２段トレンチにおけるＳｉ基板の肩の部分が直角となるように加工される。
【０００８】
しかしながら、直角となった２段トレンチにおけるＳｉ基板（ソース領域）の肩の部分において、バリアメタル膜形成時に、十分なカバレッジ性が得られないという問題がある。２段トレンチ内壁のバリアメタル膜のカバレッジが不十分な場合、側壁のバリアメタル膜が薄くなり、バリア性が損なわれ、トレンチ側壁内のベース領域にＡｌスパイク（Ａｌによる接合突き抜け）が発生する。そうした場合、Ａｌスパイク箇所で電圧印加時に電界集中が起こり、耐圧を低下させて、Ａｌスパイクをリークパスとした、ソース−ドレイン間リークが発生し、デバイスとして機能しなくなる。
【特許文献１】特開２００３−９２４０５号公報（図１０など）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、２段トレンチコンタクトのバリアメタル膜形成時に、十分なカバレッジ性を得ることが可能な半導体製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１０】
本発明の一態様によれば、エピタキシャル層、第１導電型の第１の半導体層、第２導電型の第２半導体層が順次形成される半導体基板の、前記エピタキシャル層に到達する複数のトレンチゲートを形成し、前記複数のトレンチゲートおよび前記第２の半導体層上に層間絶縁膜を形成し、前記複数のトレンチゲート間の少なくとも前記層間絶縁膜および前記第２の半導体層に、第１のマスクを用いて第1のエッチングを行い、第１の開口部を形成し、前記第１の開口部より開口幅が大きい第２のマスクを用いて、ＣＨＦ３またはＣＦ４を含む反応ガスにより第２のエッチングを行い、第２の開口部を形成するとともに、前記第２の半導体層の前記第１の開口部縁部に丸みを形成することを特徴とする半導体製造方法が提供される。
【発明の効果】
【００１１】
本発明の一態様の半導体製造方法によれば、２段トレンチコンタクトのバリアメタル膜形成時に、十分なカバレッジ性を得ることが可能となる。
【発明を実施するための最良の形態】
【００１２】
以下本発明の実施形態について、図を参照して説明する。
【００１３】
図１に、本実施形態により形成されるトレンチゲート型ＭＯＳＦＥＴを示す。の製造工程を示す。図に示すように、例えば８インチのｎ−Ｓｉからなる半導体基板１１表面上に、エピタキシャル成長により形成されたｎ−エピタキシャル層１２、ｐ＋ベース領域１３、ｎ−ソース領域１４が順次形成されている。そして、エピタキシャル層１２に到達するトレンチが複数形成され、それぞれのトレンチ内壁には、例えばＳｉＯ２膜／ＳｉＮ膜／ＳｉＯ２膜からなるゲート絶縁膜１５が形成されている。
【００１４】
ゲート絶縁膜１５上には、ポリシリコンからなるゲート電極１６から形成され、ゲート端子Ｇと接続される複数のトレンチゲート１７が構成されている。トレンチゲート上には、例えばＬＰ−ＴＥＯＳ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）／Ｏ３ＴＥＯＳ／Ｏ３ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）からなる層間絶縁膜１８が形成されている。
【００１５】
複数のトレンチゲート１７の間には、層間絶縁膜１８からそれぞれｐ＋ベース領域１３に到達する２段トレンチが形成され、それぞれの肩の部分１９に丸みが形成されている。そして、それぞれのトレンチ内壁およびｎ−ソース領域１４表面を含む全面に、例えばＴｉＷからなるバリアメタル膜２０が形成されている。バリアメタル膜２０および層間絶縁膜１８上には、例えばＡｌからなる配線層２１が形成され、ソース端子Ｓと接続されるソーストレンチコンタクト２２が構成されている。
【００１６】
さらに、半導体基板１１の裏面側には，電極層２３が形成され、ドレイン端子Ｄと接続されて、トレンチゲート型ＭＯＳＦＥＴが構成されている。
【００１７】
このようなトレンチゲート型ＭＯＳＦＥＴの製造方法について、以下の図面を用いて説明する。
【００１８】
先ず、図２に示すように、Ｓｉ半導体基板１１表面上に、エピタキシャル成長によりエピタキシャル層を形成し、Ｂをイオン注入してｐ＋ベース領域１３を形成した後、Ａｓをイオン注入してｎ−ソース領域１４を形成する。そして、ｎ−ソース領域１４、ｐ＋ベース領域１３を貫通して下層のエピタキシャル層１２に到達するトレンチ２４を形成する。
【００１９】
次いで、トレンチ２４内壁を含む領域に、図３に示すように、ＳｉＯ２膜／ＳｉＮ膜／ＳｉＯ２膜からなるゲート絶縁膜１５を形成した後、トレンチ２３内を含む領域にポリシリコン膜を堆積させる。そして、ＣＤＥまたはＲＩＥ法などによるエッチバックでリセスを形成し、トレンチ内部にポリシリコン膜からなるゲート電極１６を埋め込み、トレンチゲート１７を形成する。
【００２０】
次いで、図４に示すように、トレンチゲート１７およびトレンチゲート１７に挟まれたソース領域１４を含む領域上に、例えばＬＰ−ＴＥＯＳ膜／Ｏ３ＴＥＯＳ膜／Ｏ３ＢＰＳＧ膜を順次成膜して層間絶縁膜１８を形成する。そして、通常のフォトリソグラフィ法によりレジストマスク２５を形成し、ＲＩＥなどにより、トレンチゲート１７間に、ベース領域１３に到達するように第１の開口部となるトレンチ２６を形成する。
【００２１】
そして、図５に示すように、通常のフォトリソグラフィ法によりトレンチ２５より開口幅が広いレジストマスク２７を形成する。そして、ＲＩＥ条件を、パワー：１７００Ｗ、圧力：５５ｍＴｏｒｒ、反応ガスをＣＨＦ３：４５（ｓｃｃｍ）、Ｃｏ：１５５（ｓｃｃｍ）、Ｏ２：５（ｓｃｃｍ）として、層間絶縁膜１８をエッチングして第２の開口部を形成し、２段トレンチ２８を形成するとともに、ソース領域１４表面の肩の部分（第１の開口部縁部）１９に、丸みを形成する。
【００２２】
さらに、このようにして形成された２段トレンチ２８内を含む領域に、図６に示すように、バリアメタル膜２０を形成する。そして、上層にＡｌなどの配線層２１を堆積して、ソーストレンチコンタクト２２を形成する。
【００２３】
さらに、裏面に電極層２３を形成することにより、図１に示すようなトレンチゲート型ＭＯＳＦＥＴが形成される。
【００２４】
本実施形態において、２段トレンチを形成する際、エッチングに用いられる反応ガスにＣＨＦ３を用いることにより、従来の２段コンタクト形成条件より、反応ガス中のフッ素系のガスのＣ／Ｆ比が小さくなり、側壁への反応副生成物の堆積量がある程度抑えられる。また、Ｓｉに対する層間絶縁膜のエッチング選択比が１０〜５０程度まで低下する。従って、層間絶縁膜１８のエッチングとともに、Ｓｉ基板（ソース領域１４）の側壁からのエッチングが若干進行し、ソース領域１４表面の肩の部分１９に、丸みを形成することができる。
【００２５】
そして、ソース領域１４表面の肩の部分に丸みを形成することにより、肩の部分におけるバリアメタル膜のカバレッジが良好となり、均一なバリアメタル膜を形成することが可能となる。そして、上層にＡｌなどの配線層を形成してＭＯＳＦＥＴを形成した際に、Ａｌスパイクの発生を抑え、これをリークパスとするソース−ドレイン間リークを抑えることが可能となる。
【００２６】
本実施形態において、反応ガスにＣＨＦ３ガスを用いてエッチングを行ったが、側壁への反応副生成物の堆積量がある程度抑えられるフッ素系のガスであればよく、Ｃ／Ｆ比が１／３以下であればよい。その他、例えばＣＨ４などを用いることができる。
【００２７】
また、反応ガス中にＯ２を添加しているが、Ｏ２を添加することにより、ＣＨＦ３ガスと同様に、側壁への反応副生成物の堆積量を抑えることが可能となる。
【００２８】
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の一態様により形成されるトレンチゲート型ＭＯＳＦＥＴの構造を示す図。
【図２】本発明の一態様におけるトレンチゲート型ＭＯＳＦＥＴの製造工程を示す図。
【図３】本発明の一態様におけるトレンチゲート型ＭＯＳＦＥＴの製造工程を示す図。
【図４】本発明の一態様におけるトレンチゲート型ＭＯＳＦＥＴの製造工程を示す図。
【図５】本発明の一態様におけるトレンチゲート型ＭＯＳＦＥＴの製造工程を示す図。
【図６】本発明の一態様におけるトレンチゲート型ＭＯＳＦＥＴの製造工程を示す図。
【符号の説明】
【００３０】
１１…半導体基板、１２…エピタキシャル層、１３…ベース領域、１４…ソース領域、１５…ゲート絶縁膜、１６…ゲート電極、１７…トレンチゲート、18…層間絶縁膜、１９…肩(開口部縁部)、２０…バリアメタル膜、２１…配線層、２２…ソーストレンチコンタクト、２３…電極層、２４、２６…トレンチ、２５、２７…レジストマスク、２８…２段トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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