(57)【要約】【課題】簡単な工程で、安定した性能が得られるＴＦＴの製造方法を提供する。【解決手段】ゲート電極層およびソース・ドレイン電極層の少なくともいずれか一方が形成された基板の上に成膜された感光性樹脂膜をフォトリソグラフィ法により所定のパターン形状に加工するパターンニング工程と、所定のパターン形状に形成された感光性樹脂膜の所定の領域部分を除去せず残留させ、後工程で用いるリフトオフレジストとするリフトオフレジスト形成工程と、リフトオフレジスト形成工程の後に、ソース電極およびドレイン電極に接合するように半導体膜を成膜し、該半導体膜および前記リフトオフレジストが形成された前記基板を覆うように半導体保護膜を成膜する保護膜成膜工程と、リフトオフレジストの上に成膜されている半導体保護膜を除去する保護膜除去工程と、を有する。【選択図】図１
2008270335.tif 000002
【特許請求の範囲】
【請求項１】
フォトリソグラフィ法を用いた薄膜トランジスタの製造方法であって、
ゲート電極層およびソース・ドレイン電極層の少なくともいずれか一方が形成された基板の上に成膜された感光性樹脂膜をフォトリソグラフィ法により所定のパターン形状に加工するパターンニング工程と、
前記所定のパターン形状に形成された感光性樹脂膜の所定の領域部分を除去せず残留させ、後工程で用いるリフトオフレジストとするリフトオフレジスト形成工程と、
前記リフトオフレジスト形成工程の後に、ソース電極およびドレイン電極に接合するように半導体膜を成膜し、該半導体膜および前記リフトオフレジストが形成された前記基板を覆うように半導体保護膜を成膜する保護膜成膜工程と、
前記リフトオフレジストの上に成膜されている半導体保護膜を除去する保護膜除去工程と、を有することを特徴とする薄膜トランジスタの製造方法。
【請求項２】
前記薄膜トランジスタは、前記基板の上に形成された画素電極層を有し、
前記リフトオフレジスト形成工程は、前記画素電極層の上に前記リフトオフレジストを形成することを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
【請求項３】
前記パターンニング工程は、前記感光性樹脂膜を多諧調露光および第１の現像により所定のパターン形状に加工し、
前記リフトオフレジスト形成工程は、第２の現像により前記画素電極層の上の領域に形成された感光性樹脂膜を除く領域の感光性樹脂膜を除去することを特徴とする請求項２に記載の薄膜トランジスタの製造方法。
【請求項４】
前記感光性樹脂膜は、フォトレジスト膜であることを特徴とする請求項１乃至３のいずれか１項に記載の薄膜トランジスタの製造方法。
【請求項５】
前記感光性樹脂膜は、ゲート絶縁膜であることを特徴とする請求項１または２に記載の薄膜トランジスタの製造方法。
【請求項６】
前記感光性樹脂膜は、液滴材料を所定の領域に塗布する際に用いるバンク材料からなることを特徴とする請求項１または２に記載の薄膜トランジスタの製造方法。
【請求項７】
フォトリソグラフィ法を用いた薄膜トランジスタの製造方法であって、
ゲート電極、ゲート絶縁膜、ソース電極、ドレイン電極、および半導体膜が形成された態様の薄膜トランジスタが形成された基板の上に成膜された感光性樹脂膜をフォトリソグラフィ法により所定のパターン形状に加工するパターンニング工程と、
前記所定のパターン形状に形成された感光性樹脂膜の所定の領域部分を除去せず残留させ、後工程で用いるリフトオフレジストとするリフトオフレジスト形成工程と、
前記態様の薄膜トランジスタおよび前記リフトオフレジストが形成された前記基板を覆うように半導体保護膜を成膜する保護膜成膜工程と、
前記リフトオフレジストの上に成膜されている半導体保護膜を除去する保護膜除去工程と、を有することを特徴とする薄膜トランジスタの製造方法。
【請求項８】
前記薄膜トランジスタは、前記基板の上に形成された画素電極を有し、
前記リフトオフレジスト形成工程は、前記画素電極の上に前記リフトオフレジストを形成することを特徴とする請求項７に記載の薄膜トランジスタの製造方法。
【請求項９】
前記感光性樹脂膜は、ＰＶＡ膜であることを特徴とする請求項７または８に記載の薄膜トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタの製造方法に関し、特にフォトリソグラフィ法を用いた薄膜トランジスタの製造方法に関する。
【背景技術】
【０００２】
通常、平板型のディスプレイ装置においては、液晶、有機ＥＬ、電気泳動などを利用した素子を用いて表示媒体を形成している。また、このような表示媒体では画面輝度の均一性や画面書き換え速度などを確保するために、画像駆動素子として薄膜トランジスタ（以下、ＴＦＴとも記す）により構成されたアクティブ駆動素子を用いる技術が主流になっている。
【０００３】
ＴＦＴは、通常、ガラス基板上に、主にａ−Ｓｉ（アモルファスシリコン）、ｐ−Ｓｉ（ポリシリコン）などの半導体薄膜や、ソース電極、ドレイン電極、ゲート電極などの金属薄膜を順次形成していくことで製造される。このＴＦＴを用いるフラットパネルディスプレイの製造には、通常、ＣＶＤ法、スパッタリング法などの真空系設備や高温処理工程を要する薄膜形成工程に加え、精度の高いフォトリソグラフィ法工程が必要とされ、設備コスト、ランニングコストの負荷が非常に大きい。さらに、近年のディスプレイの大画面化のニーズに伴い、それらのコストは非常に膨大なものとなっている。
【０００４】
そこで、近年、従来のＴＦＴのデメリットを補う技術として、有機半導体材料を用いた有機ＴＦＴの開発が盛んに進められている。有機ＴＦＴは、低温プロセスで製造可能であるため、軽く、割れ難い樹脂基板を用いることができ、さらに、樹脂フィルムを基板として用いたフレキシブルなディスプレイが実現できると言われている。また、大気圧下で、印刷や塗布などのウェットプロセスで製造できる有機半導体材料を用いることで、生産性に優れ、非常に低コストのディスプレイが実現できる。
【０００５】
しかしながら、有機半導体材料は、シリコンなどの無機半導体と比べて、化学的に不安定な材料であり、可視光、紫外線の照射や、有機溶剤、酸素、水分などとの接触によって特性の変化や、性能の劣化が起こる。そこで、有機ＴＦＴをこのような性能に影響を及ぼす要因から保護するために、遮光性とガスバリア性を備えた保護膜（以下、パッシベーション膜とも記す）が半導体を覆うように形成されている。
【０００６】
パッシベーション膜は、材料として有機材料、無機材料が用いられるが、酸素遮断性能、水蒸気遮断性能を考慮すると、少なくとも一層は無機材料を用いることが好ましい。無機材料の成膜には、無機材料を分散させた分散液や前駆体を溶解させた溶液などを用いることができるが、薄膜性能は、真空プロセスを用いて成膜されたものよりも劣るため、通常、スパッタ法やＣＶＤ法を用いてＳｉＯ2やパレリンなどを成膜している。
【０００７】
ところで、パッシベーション膜は、通常、半導体以外の部分には不要である。例えば、画素電極がゲート電極、ソース電極、ドレイン電極と同じ面に形成されている場合は、画素電極の上のパッシベーション膜は不要であり除去する必要がある。また、開口率を上げるため、画素電極が基板の最上層の表面に形成され、下層に平坦膜が成膜されたＴＦＴが配置された構造の場合、ＴＦＴのドレイン電極と画素電極を接続するためのスルーホールの開口部にはパッシベーション膜は不要であり除去する必要がある。
【０００８】
このように、パッシベーション膜は、通常、半導体以外の部分には不要であり、所定の形状にパターニングする必要がある。
【０００９】
パッシベーション膜のパターンニング方法としては、フォトリソグラフィ法や真空蒸着法などのドライプロセスを用いた方法（例えば、特許文献１参照）や、パッシベーション膜の成膜前にリフトオフ用のレジスト膜を形成しておき、成膜後にリフトオフ用のレジスト層をリフトオフし除去する方法などが知られている。
【特許文献１】特開２００４−２２１５６２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、特許文献１に開示されている方法では、パッシベーション膜の成膜に加えて、パッシベーション膜のパターンニングに際し、レジストパターンを形成するためのフォトリソグラフィ法工程が必要とされ、製造工程の複雑化と製造装置の高価格化を招くといった問題がある。また、フォトリソグラフィ法により、レジストパターンを形成する際に、前工程で完成しているＴＦＴの位置に対して、高い精度の位置合わせが必要とされ、製造装置のさらなる高価格化に繋がるといった問題がある。また、リフトオフによりパッシベーション膜をパターンニングする場合においても、リフトオフ用のレジスト膜をパターンニングする際に、特許文献１の場合と同様に、フォトリソグラフィ法工程や高い精度の位置合わせが必要とされ、製造工程の複雑化と製造装置の高価格化を招くといった問題がある。
【００１１】
本発明は、上記課題を鑑みてなされたもので、簡単な工程で、安定した性能が得られる薄膜トランジスタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的は、下記の１乃至９いずれか１項に記載の発明によって達成される。
【００１３】
１．フォトリソグラフィ法を用いた薄膜トランジスタの製造方法であって、
ゲート電極層およびソース・ドレイン電極層の少なくともいずれか一方が形成された基板の上に成膜された感光性樹脂膜をフォトリソグラフィ法により所定のパターン形状に加工するパターンニング工程と、
前記所定のパターン形状に形成された感光性樹脂膜の所定の領域部分を除去せず残留させ、後工程で用いるリフトオフレジストとするリフトオフレジスト形成工程と、
前記リフトオフレジスト形成工程の後に、ソース電極およびドレイン電極に接合するように半導体膜を成膜し、該半導体膜および前記リフトオフレジストが形成された前記基板を覆うように半導体保護膜を成膜する保護膜成膜工程と、
前記リフトオフレジストの上に成膜されている半導体保護膜を除去する保護膜除去工程と、を有することを特徴とする薄膜トランジスタの製造方法。
【００１４】
２．前記薄膜トランジスタは、前記基板の上に形成された画素電極層を有し、
前記リフトオフレジスト形成工程は、前記画素電極層の上に前記リフトオフレジストを形成することを特徴とする前記１に記載の薄膜トランジスタの製造方法。
【００１５】
３．前記パターンニング工程は、前記感光性樹脂膜を多諧調露光および第１の現像により所定のパターン形状に加工し、
前記リフトオフレジスト形成工程は、第２の現像により前記画素電極層の上の領域に形成された感光性樹脂膜を除く領域の感光性樹脂膜を除去することを特徴とする前記２に記載の薄膜トランジスタの製造方法。
【００１６】
４．前記感光性樹脂膜は、フォトレジスト膜であることを特徴とする前記１乃至３のいずれか１項に記載の薄膜トランジスタの製造方法。
【００１７】
５．前記感光性樹脂膜は、ゲート絶縁膜であることを特徴とする前記１または２に記載の薄膜トランジスタの製造方法。
【００１８】
６．前記感光性樹脂膜は、液滴材料を所定の領域に塗布する際に用いるバンク材料からなることを特徴とする前記１または２に記載の薄膜トランジスタの製造方法。
【００１９】
７．フォトリソグラフィ法を用いた薄膜トランジスタの製造方法であって、
ゲート電極、ゲート絶縁膜、ソース電極、ドレイン電極、および半導体膜が形成された態様の薄膜トランジスタが形成された基板の上に成膜された感光性樹脂膜をフォトリソグラフィ法により所定のパターン形状に加工するパターンニング工程と、
前記所定のパターン形状に形成された感光性樹脂膜の所定の領域部分を除去せず残留させ、後工程で用いるリフトオフレジストとするリフトオフレジスト形成工程と、
前記態様の薄膜トランジスタおよび前記リフトオフレジストが形成された前記基板を覆うように半導体保護膜を成膜する保護膜成膜工程と、
前記リフトオフレジストの上に成膜されている半導体保護膜を除去する保護膜除去工程と、を有することを特徴とする薄膜トランジスタの製造方法。
【００２０】
８．前記薄膜トランジスタは、前記基板の上に形成された画素電極を有し、
前記リフトオフレジスト形成工程は、前記画素電極の上に前記リフトオフレジストを形成することを特徴とする前記７に記載の薄膜トランジスタの製造方法。
【００２１】
９．前記感光性樹脂膜は、ＰＶＡ膜であることを特徴とする前記７または８に記載の薄膜トランジスタの製造方法。
【発明の効果】
【００２２】
本発明によれば、薄膜トランジスタの製造過程で用いた感光性樹脂膜の所定の領域部分を除去せず残留させ、該残留部分を後工程で成膜された半導体保護膜をパターンニングする際のリフトオフレジストとして用いるようにした。これにより、半導体保護膜をパターンニングするために新たにリフトオフレジストを形成するフォトリソグラフィ法工程が不要となり、製造工程を簡略化することができる。
【００２３】
また、フォトリソグラフィ法により所定のパターン形状に加工された感光性樹脂膜の所定の領域部分をリフトオフレジストとすることにより、所定の領域部分の下地部材とリフトオフレジストとの相対位置は一意的に決まる。例えば、画素電極をパターンニングする際のエッチング用のレジストをリフトオフレジストとして用いると、画素電極の位置と半導体保護膜の開口部の位置を高精度で合致させることができる。すなわち、リフトオフ用レジストと下地部材の半導体保護膜を開口させたい領域との高い精度の位置合わせが不要となり、製造装置を低価格化することができる。
【発明を実施するための最良の形態】
【００２４】
以下図面に基づいて、本発明に係る薄膜トランジスタ（以下、ＴＦＴとも記する）の製造方法の実施の形態を説明する。尚、本発明を図示の実施の形態に基づいて説明するが、本発明は該実施の形態に限られない。
【００２５】
〔実施形態１〕
図１に実施形態１によるＴＦＴの製造工程を示す。図１（ａ）〜図１（ｇ）は、工程断面図である。実施形態１によるＴＦＴ１は、図１（ｇ）に示すように、ボトムゲートボトムコンタクト型であり、画素電極ＰＸとゲート電極Ｇが同じ工程で形成されている。実施形態１は、ゲート電極Ｇと画素電極ＰＸをパターニングするためのフォトレジスト膜１０３を利用したパッシベーション膜１０７（半導体保護膜）のパターニング方法である。
【００２６】
以下、図１に基づいて、実施形態１によるＴＦＴ１のパッシベーション膜１０７のパターニング方法を説明する。
【００２７】
最初に、基板１０１の上に形成されている電極層１０２からゲート電極Ｇ、画素電極ＰＸをパターニングする為に、電極層１０２が形成された基板１０１の上にフォトレジスト膜（感光性樹脂膜；以下、レジスト膜と略称す）１０３を成膜する（図１（ａ））。
【００２８】
次に、レジスト膜１０３の上からマスク露光を行う。露光時にハーフトーンマスク５０を用いてハーフトーン露光（多諧調露光）をすることで、露光量が１００％、中間値（例えば５０％）、０％の領域が形成され、その領域は、それぞれ第１現像領域Ａ１、第２現像領域Ａ２、リフトオフレジスト領域Ａ３となる（図１（ｂ））。
【００２９】
第１現像工程において第１現像領域Ａ１が現像処理されることでレジスト膜１０３がパターンニングされ、その後のエッチング処理でゲート電極Ｇ、画素電極ＰＸがパターニングされる（図１（ｃ）；パターンニング工程）。
【００３０】
第２現像工程において第２現像領域Ａ２が現像処理され、ゲート電極Ｇの上のレジスト膜１０３ａが除去され、画素電極ＰＸの上にのみレジスト膜１０３ｂが残留する。このレジスト膜１０３ｂがリフトオフレジストとなる（図１（ｄ）；リフトオフレジスト形成工程）。
【００３１】
次に、公知の手法を用いてゲート絶縁膜１０４、ソース電極Ｓ、ドレイン電極Ｄ、半導体膜１０５、ＰＶＡ膜１０６を形成することで、ボトムゲートボトムコンタクト型のＴＦＴ１０を作製する（図１（ｅ））。
【００３２】
次に、ＴＦＴ１０、レジスト膜１０３ｂなどが形成された基板１０１を覆うように、パッシベーション膜１０７を成膜する（図１（ｆ）；保護膜成膜工程）。成膜方法としては、通常用いられている方法で実施されればよく、手段は限定されない。また、パッシベーション膜１０７の材料としては、ＳｉＯ2やＳｉＮｘなどがあるが、ＴＦＴを保護する性能が充分であれば材料の種類も限定されない。
【００３３】
最後に、ハーフトーン露光でリフトオフレジスト領域Ａ３となった画素電極ＰＸの上に残留したレジスト膜１０３ｂをリフトオフする。リフトオフによりレジスト膜１０３ｂとレジスト膜１０３ｂの上に成膜されたパッシベーション膜１０７ｂが除去されて、パッシベーション膜１０７がパターニングされ、画素電極ＰＸが露出したＴＦＴ１が完成する（図１（ｇ）；保護膜除去工程）。
【００３４】
〔実施形態２〕
図２に実施形態２によるＴＦＴの製造工程を示す。図２（ａ）〜図２（ｈ）は、工程断面図である。実施形態２によるＴＦＴ１は、図２（ｈ）に示すように、実施形態１の場合と同様に、ボトムゲートボトムコンタクト型であり、画素電極ＰＸとゲート電極Ｇが同じ工程で形成されている。実施形態２は、ゲート絶縁膜１０４を利用したパッシベーション膜１０７のパターニング方法である。
【００３５】
以下、図２に基づいて、実施形態２によるＴＦＴ１のパッシベーション膜１０７のパターニング方法を説明する。
【００３６】
最初に、基板１０１の上に形成されている電極層１０２からゲート電極Ｇ、画素電極ＰＸをパターニングする為に、電極層１０２が形成された基板１０１の上にレジスト膜１０３を成膜する（図２（ａ））。
【００３７】
次に、レジスト膜１０３の上からマスク露光を行う（図２（ｂ））。その後、現像処理、エッチング処理を行うことで、レジスト膜１０３が除去された領域の電極層１０２がエッチングされる。エッチング後に電極層１０２の上に残留したレジスト膜１０３を剥離することで、ゲート電極Ｇ、画素電極ＰＸがパターニングされる（図２（ｃ））。
【００３８】
次に、ゲート電極Ｇ、画素電極ＰＸがパターニングされた基板１０１の上に感光性を有するゲート絶縁膜１０４（感光性樹脂膜）を成膜する（図２（ｄ））。
【００３９】
次に、ゲート絶縁膜１０４の上からマスク露光を行う。露光時にハーフトーンマスク５０を用いてハーフトーン露光をすることで、露光量が１００％、中間値（例えば５０％）、０％の領域が形成され、その領域は、それぞれ第１現像領域Ａ１、リフトオフレジスト領域Ａ２、ゲート絶縁膜領域Ａ３となる（図２（ｅ））。
【００４０】
第１現像工程において第１現像領域Ａ１が現像処理されることでゲート絶縁膜１０４がパターンニングされ、ゲート絶縁膜１０４ａと後工程でリフトオフされるリフトオフレジストとなる画素電極ＰＸの上のゲート絶縁膜１０４ｂが基板１０１の上に残留する（図２（ｆ））。
【００４１】
次に、公知の手法を用いてソース電極Ｓ、ドレイン電極Ｄ、半導膜１０５、ＰＶＡ膜１０６を形成することで、ボトムゲートボトムコンタクト型のＴＦＴ１０を作製する。
【００４２】
次に、ＴＦＴ１０、ゲート絶縁膜１０４ｂなどが形成された基板１０１を覆うように、パッシベーション膜１０７を成膜する（図２（ｇ））。
【００４３】
最後に、ハーフトーン露光でリフトオフレジスト領域Ａ２となった画素電極ＰＸの上に残留したゲート絶縁膜１０４ｂをリフトオフする。リフトオフによりゲート絶縁膜１０４ｂとゲート絶縁膜１０４ｂの上に成膜されたパッシベーション膜１０７ｂが除去されて、パッシベーション膜１０７がパターニングされ、画素電極ＰＸが露出したＴＦＴ１が完成する（図２（ｈ））。
【００４４】
〔実施形態３〕
図３に実施形態３によるＴＦＴの製造工程を示す。図３（ａ）〜図３（ｇ）は、工程断面図である。実施形態３によるＴＦＴ１は、図３（ｇ）に示すように、実施形態１の場合と同様に、ボトムゲートボトムコンタクト型であり、画素電極ＰＸとゲート電極Ｇが同じ工程で形成されている。実施形態３は、ソース電極Ｓ、ドレイン電極Ｄを形成するためのバンクとなるレジスト膜１０３を利用したパッシベーション膜１０７のパターニング方法である。
【００４５】
以下、図３に基づいて、実施形態３によるＴＦＴ１のパッシベーション膜１０７のパターニング方法を説明する。
【００４６】
最初に、図３（ａ）に示す工程の前工程として、実施形態２で前述した図２（ａ）〜図２（ｃ）の工程を経てゲート電極Ｇ、画素電極ＰＸをパターニングする。次に、ゲート電極Ｇ、画素電極ＰＸがパターニングされた基板１０１の上に感光性を有するゲート絶縁膜１０４を成膜する。その後、ゲート絶縁膜１０４の上からマスク露光、現像処理を行うことで、ゲート電極Ｇの部分のみにゲート絶縁膜１０４ａをパターニングする。
【００４７】
次に、ゲート電極Ｇ、画素電極ＰＸ、ゲート絶縁膜１０４ａがパターンニングされた基板１０１の上にソース電極Ｓ、ドレイン電極Ｄを形成するためのバンクとなるレジスト膜１０３を成膜する（図３（ｂ））。
【００４８】
次に、レジスト膜１０３の上からマスク露光を行う。露光時にハーフトーンマスク５０を用いてハーフトーン露光をすることで、露光量が１００％、中間値（例えば５０％）、０％の領域が形成され、その領域は、それぞれ第１現像領域Ａ１、リフトオフレジスト領域Ａ２、ソース・ドレイン電極形成用バンク領域Ａ３となる（図３（ｃ））。
【００４９】
第１現像工程において第１現像領域Ａ１が現像処理されることでレジスト膜１０３がパターンニングされ、ソース・ドレイン電極形成用バンクなるレジスト膜１０３ａと後工程でリフトオフされるリフトオフレジストとなる画素電極ＰＸの上のレジスト膜１０３ｂが基板１０１の上に残留する（図３（ｄ））。
【００５０】
次に、インクジェット法などの溶液プロセスやスパッタ法、蒸着などの方法を用い、ソース・ドレイン電極形成用バンク（レジスト膜１０３ａ）を利用してソース電極Ｓ、ドレイン電極Ｄを形成し、その後、ソース・ドレイン電極形成用バンク（レジスト膜１０３ａ）を剥離する（図３（ｅ））。
【００５１】
次に、公知の手法を用いて半導膜１０５、ＰＶＡ膜１０６を形成することで、ボトムゲートボトムコンタクト型のＴＦＴ１０を作製する。
【００５２】
次に、ＴＦＴ１０、レジスト膜１０３ｂなどが形成された基板１０１を覆うように、パッシベーション膜１０７を成膜する（図３（ｆ））。
【００５３】
最後に、ハーフトーン露光でリフトオフレジスト領域Ａ２となった画素電極ＰＸの上に残留したレジスト膜１０３ｂをリフトオフする。リフトオフによりレジスト膜１０３ｂとレジスト膜１０３ｂの上に成膜されたパッシベーション膜１０７ｂが除去されて、パッシベーション膜１０７がパターニングされ、画素電極ＰＸが露出したＴＦＴ１が完成する（図３（ｇ））。
【００５４】
〔実施形態４〕
図４に実施形態４によるＴＦＴの製造工程を示す。図４（ａ）〜図４（ｆ）は、工程断面図である。実施形態４によるＴＦＴ１は、図４（ｆ）に示すように、実施形態１の場合と同様に、ボトムゲートボトムコンタクト型であり、画素電極ＰＸとゲート電極Ｇが同じ工程で形成されている。実施形態４は、半導体膜１０５を形成するためのバンク１０８を利用したパッシベーション膜のパターニング方法である。
【００５５】
以下、図４に基づいて、実施形態４によるＴＦＴ１のパッシベーション膜１０７のパターニング方法を説明する。
【００５６】
最初に、図４（ａ）に示す工程の前工程として、実施形態１〜実施形態３で前述した方法に準拠して、基板１０１の上にゲート電極Ｇ、ゲート絶縁膜１０４、ソース電極Ｓ、ドレイン電極Ｄ、画素電極ＰＸを形成する。
【００５７】
次に、ソース電極Ｓ、ドレイン電極Ｄ、画素電極ＰＸなどが形成された基板１０１の上に半導体膜１０５を形成するためのバンク１０８ａとなる感光性を有するバンク材料１０８（感光性樹脂膜）を成膜する（図４（ａ））。
【００５８】
次に、バンク１０８の上からマスク露光を行う。露光時にハーフトーンマスク５０を用いてハーフトーン露光をすることで、露光量が１００％、中間値（例えば５０％）、０％の領域が形成され、その領域は、それぞれ第１現像領域Ａ１、リフトオフレジスト領域Ａ２、半導体膜形成用バンク領域Ａ３となる（図４（ｂ））。
【００５９】
第１現像工程において第１現像領域Ａ１が現像処理されることでバンク１０８がパターンニングされ、半導体膜形成用バンクとなるバンク１０８ａと後工程でリフトオフされるリフトオフレジストとなる画素電極ＰＸの上のバンク１０８ｂが基板１０１の上に残留する（図４（ｃ））。
【００６０】
次に、インクジェット法やディスペンサ法などの溶液プロセスを用い、半導体膜形成用バンク（バンク１０８ａ）を利用して半導体膜１０５を形成する（図４（ｄ））。
【００６１】
次に、公知の手法を用いてＰＶＡ膜１０６を形成することで、ボトムゲートボトムコンタクト型のＴＦＴ１０を作製する。
【００６２】
次に、ＴＦＴ１０、バンク１０８ｂなどが形成された基板１０１を覆うように、パッシベーション膜１０７を成膜する（図４（ｅ））。
【００６３】
最後に、ハーフトーン露光でリフトオフレジスト領域Ａ２となった画素電極ＰＸの上に残留したバンク１０８ｂをリフトオフする。リフトオフによりバンク１０８ｂとバンク１０８ｂの上に成膜されたパッシベーション膜１０７ｂが除去されて、パッシベーション膜１０７がパターニングされ、画素電極ＰＸが露出したＴＦＴ１が完成する（図４（ｆ））。
【００６４】
〔実施形態５〕
図５に実施形態５によるＴＦＴの製造工程を示す。図５（ａ）〜図５（ｆ）は、工程断面図である。実施形態５によるＴＦＴ１は、図５（ｆ）に示すように、実施形態１の場合と同様に、ボトムゲートボトムコンタクト型であり、画素電極ＰＸとゲート電極Ｇが同じ工程で形成されている。実施形態５は、ＰＶＡ膜１０６を利用したパッシベーション膜１０７のパターニング方法である。
【００６５】
以下、図５に基づいて、実施形態５によるＴＦＴ１のパッシベーション膜１０７のパターニング方法を説明する。
【００６６】
最初に、図５（ａ）に示す工程の前工程として、実施形態１〜実施形態４で前述した方法に準拠して、基板１０１の上にゲート電極Ｇ、ゲート絶縁膜１０４、ソース電極Ｓ、ドレイン電極Ｄ、半導体膜１０５、画素電極ＰＸが形成された態様のＴＦＴ１１を形成する。
【００６７】
次に、ＴＦＴ１１が形成された基板１０１の上に感光性を有するＰＶＡ膜１０６（感光性樹脂膜）を成膜する（図５（ｂ））。
【００６８】
次に、ＰＶＡ膜１０６の上からマスク露光を行う。露光時にハーフトーンマスク５０を用いてハーフトーン露光をすることで、露光量が１００％、中間値（例えば５０％）、０％の領域が形成され、その領域は、それぞれ第１現像領域Ａ１、リフトオフレジスト領域Ａ２、半導体膜保護用ＰＶＡ領域Ａ３となる（図５（ｃ））。
【００６９】
第１現像工程において第１現像領域Ａ１が現像処理されることでＰＶＡ膜１０６がパターンニングされ、半導体膜１０５の保護用となるＰＶＡ膜１０６ａと後工程でリフトオフされるリフトオフレジストとなる画素電極ＰＸの上のＰＶＡ膜１０６ｂが基板１０１の上に残留する（図５（ｄ）；パターンニング工程、リフトオフレジスト形成工程）。
【００７０】
次に、ＴＦＴ１０、ＰＶＡ膜１０６ｂなどが形成された基板１０１を覆うように、パッシベーション膜１０７を成膜する（図５（ｅ）；保護膜成膜工程）。
【００７１】
最後に、ハーフトーン露光でリフトオフレジスト領域Ａ２となった画素電極ＰＸの上に残留したＰＶＡ膜１０６ｂをリフトオフする。リフトオフによりＰＶＡ膜１０６ｂとＰＶＡ膜１０６ｂの上に成膜されたパッシベーション膜１０７ｂが除去されて、パッシベーション膜１０７がパターニングされ、画素電極ＰＸが露出したＴＦＴ１が完成する（図５（ｆ）；保護膜除去工程）。
【００７２】
〔実施形態６〕
図６に実施形態６によるＴＦＴの製造工程を示す。図６（ａ）〜図６（ｈ）は、工程断面図である。実施形態６によるＴＦＴ１は、図６（ｈ）に示すように、ボトムゲートボトムコンタクト型であり、画素電極ＰＸとソース電極Ｓ、ドレイン電極Ｄが同じ工程で形成されている。実施形態６は、画素電極ＰＸとソース電極Ｓ、ドレイン電極Ｄをパターニングするためのレジスト膜１０３を利用したパッシベーション膜１０７のパターニング方法である。
【００７３】
以下、図６に基づいて、実施形態１によるＴＦＴ１のパッシベーション膜１０７のパターニング方法を説明する。
【００７４】
最初に、図６（ａ）に示す工程の前工程として、実施形態１〜実施形態５で前述した方法に準拠して、基板１０１の上にゲート電極Ｇ、ゲート絶縁膜１０４を形成する。その後、ゲート絶縁膜１０４などが形成された基板１０１の上に後工程でソース電極Ｓ、ドレイン電極Ｄ、画素電極ＰＸとなる電極層１０９を成膜する。
【００７５】
次に、基板１０１の上に形成されている電極層１０９からソース電極Ｓ、ドレイン電極Ｄ、画素電極ＰＸをパターニングする為に、電極層１０９が形成された基板１０１の上にレジスト膜１０３を成膜する（図６（ｂ））。
【００７６】
次に、レジスト膜１０３の上からマスク露光を行う。露光時にハーフトーンマスク５０を用いてハーフトーン露光をすることで、露光量が１００％、中間値（例えば５０％）、０％の領域が形成され、その領域は、それぞれ第１現像領域Ａ１、第２現像領域Ａ２、リフトオフレジスト領域Ａ３となる（図６（ｃ））。
【００７７】
第１現像工程において第１現像領域Ａ１が現像処理されることでレジスト膜１０３がパターンニングされ、その後のエッチング処理でソース電極Ｓ、ドレイン電極Ｄ、画素電極ＰＸがパターニングされる（図６（ｄ））。
【００７８】
第２現像工程において第２現像領域Ａ２が現像処理されソース電極Ｓとドレイン電極Ｄの上のレジスト膜１０３ａが除去され、画素電極ＰＸの上にのみレジスト膜１０３ｂが残留する。このレジスト膜１０３ｂがリフトオフレジストとなる（図６（ｅ））。
【００７９】
次に、公知の手法を用いて半導膜１０５、ＰＶＡ１０６膜を形成することで、ボトムゲートボトムコンタクト型のＴＦＴ１０を作製する（図６（ｆ））。
【００８０】
次に、ＴＦＴ１０、レジスト膜１０３ｂなどが形成された基板１０１を覆うように、パッシベーション膜１０７を成膜する（図６（ｇ））。
【００８１】
最後に、ハーフトーン露光でリフトオフレジスト領域Ａ３となった画素電極ＰＸの上に残留したレジスト膜１０３ｂをリフトオフする。リフトオフによりレジスト膜１０３ｂとレジスト膜１０３ｂの上に成膜されたパッシベーション膜１０７ｂが除去されて、パッシベーション膜１０７がパターニングされ、画素電極ＰＸが露出したＴＦＴ１が完成する（図６（ｈ））。
【００８２】
〔実施形態７〕
図７に実施形態７によるＴＦＴの製造工程を示す。図７（ａ）〜図７（ｆ）は、工程断面図である。実施形態７によるＴＦＴ１は、図７（ｆ）に示すように、ボトムゲートボトムコンタクト型であり、画素電極ＰＸとソース電極Ｓ、ドレイン電極Ｄが同じ工程で形成されている。実施形態７は、半導体膜１０５を形成するためのバンク１０８を利用したパッシベーション膜のパターニング方法である。
【００８３】
尚、実施形態７によるＴＦＴ１の製造工程は、画素電極ＰＸとソース電極Ｓ、ドレイン電極Ｄが同じ工程で形成されていることを除いては、実施形態４の場合と概ね同様であることから、説明は省略する。
【００８４】
〔実施形態８〕
図８に実施形態８によるＴＦＴの製造工程を示す。図８（ａ）〜図８（ｆ）は、工程断面図である。実施形態８によるＴＦＴ１は、図８（ｆ）に示すように、ボトムゲートボトムコンタクト型であり、画素電極ＰＸとソース電極Ｓ、ドレイン電極Ｄが同じ工程で形成されている。実施形態８は、ＰＶＡ膜１０６を利用したパッシベーション膜１０７のパターニング方法である。
【００８５】
尚、実施形態８によるＴＦＴ１の製造工程は、画素電極ＰＸとソース電極Ｓ、ドレイン電極Ｄが同じ工程で形成されていることを除いては、実施形態５の場合と概ね同様であることから、説明は省略する。
【００８６】
〔実施形態９〕
図９に実施形態９によるＴＦＴの製造工程を示す。図９（ａ）〜図９（ｆ）は、工程断面図である。実施形態９によるＴＦＴ１は、図９（ｆ）に示すように、トップゲートボトムコンタクト型であり、画素電極ＰＸとソース電極Ｓ、ドレイン電極Ｄが同じ工程で形成されている。実施形態９は、画素電極ＰＸとソース電極Ｓ、ドレイン電極Ｄをパターニングするためのレジスト膜１０３を利用したパッシベーション膜１０７のパターニング方法である。
【００８７】
以下、図９に基づいて、実施形態９によるＴＦＴ１のパッシベーション膜１０７のパターニング方法を説明する。
【００８８】
最初に、基板１０１の上に形成されている電極層１０９からソース電極Ｓ、ドレイン電極Ｄ、画素電極ＰＸをパターニングする為に、電極層１０９が形成された基板１０１の上にレジスト膜１０３を成膜する（図９（ａ））。
【００８９】
次に、レジスト膜１０３の上からマスク露光を行う。露光時にハーフトーンマスク５０を用いてハーフトーン露光をすることで、露光量が１００％、中間値（例えば５０％）、０％の領域が形成され、その領域は、それぞれ第１現像領域Ａ１、第２現像領域Ａ２、リフトオフレジスト領域Ａ３となる（図９（ｂ））。
【００９０】
第１現像工程において第１現像領域Ａ１が現像処理されることでレジスト膜１０３がパターンニングされ、その後のエッチング処理でソース電極Ｓ、ドレイン電極Ｄ、画素電極ＰＸがパターニングされる（図９（ｃ））。
【００９１】
第２現像工程において第２現像領域Ａ２が現像処理され、ソース電極Ｓとドレイン電極Ｄの上のレジスト膜１０３ａが除去され、画素電極ＰＸの上にのみレジスト膜１０３ｂが残留する。このレジスト膜１０３ｂがリフトオフレジストとなる。その後、公知の手法を用いて、ソース電極Ｓとドレイン電極Ｄとの間のチャネル部に半導体膜１０５を形成する（図９（ｄ））。
【００９２】
次に、スピンコート法などを用いて、半導体膜１０５、レジスト膜１０３ｂなどが形成された基板１０１を覆うように、ゲート絶縁膜１０４を成膜する。その後、ゲート絶縁膜１０４の上にゲート電極Ｇを形成することで、トップゲートボトムコンタクト型のＴＦＴ１０を作製する（図９（ｅ））。この場合、ゲート絶縁膜１０４は、半導体膜１０５の上を覆うことになりパッシベーション膜としても機能する。
【００９３】
最後に、ハーフトーン露光でリフトオフレジスト領域Ａ３となった画素電極ＰＸの上に残留したレジスト膜１０３ｂをリフトオフする。リフトオフによりレジスト膜１０３ｂとレジスト膜１０３ｂの上に成膜されたゲート絶縁膜１０４ｂが除去されて、パッシベーション膜として機能するゲート絶縁膜１０４がパターニングされ、画素電極ＰＸが露出したＴＦＴ１が完成する（図９（ｆ））。
【００９４】
〔実施形態１０〕
図１０に実施形態１０によるＴＦＴの製造工程を示す。図１０（ａ）〜図１０（ｈ）は、工程断面図である。実施形態１０によるＴＦＴ１は、図１０（ｈ）に示すように、実施形態９の場合と同様に、トップゲートボトムコンタクト型であり、画素電極ＰＸとソース電極Ｓ、ドレイン電極Ｄが同じ工程で形成されている。実施形態１０は、半導体膜１０５を形成するためのバンク１０８を利用したパッシベーション膜のパターニング方法である。
【００９５】
以下、図１０に基づいて、実施形態１０によるＴＦＴ１のパッシベーション膜１０７のパターニング方法を説明する。
【００９６】
最初に、図１０（ａ）に示す工程の前工程として、実施形態１〜実施形態９で前述した方法に準拠して、基板１０１の上にソース電極Ｓ、ドレイン電極Ｄ、画素電極ＰＸを形成する。
【００９７】
次に、ソース電極Ｓ、ドレイン電極Ｄ、画素電極ＰＸが形成された基板１０１の上に半導体膜１０５を形成するためのバンク１０８ａとなる感光性を有するバンク１０８材料を成膜する（図１０（ｂ））。
【００９８】
次に、バンク１０８の上からマスク露光を行う。露光時にハーフトーンマスク５０を用いてハーフトーン露光をすることで、露光量が１００％、中間値（例えば５０％）、０％の領域が形成され、その領域は、それぞれ第１現像領域Ａ１、リフトオフレジスト領域Ａ２、半導体膜形成用バンク領域Ａ３となる（図１０（ｃ））。
【００９９】
第１現像工程において第１現像領域Ａ１が現像処理されることでバンク１０８がパターンニングされ、半導体膜形成用バンクとなるバンク１０８ａと後工程でリフトオフされるリフトオフレジストとなる画素電極ＰＸの上のバンク１０８ｂが基板１０１の上に残留する（図１０（ｄ））。
【０１００】
次に、インクジェット法やディスペンサ法などの溶液プロセスを用い、半導体膜形成用バンク（バンク１０８ａ）を利用して半導体膜１０５を形成する（図１０（ｅ））。
【０１０１】
次に、スピンコート法などを用いて、半導体膜１０５、バンク１０８ｂなどが形成された基板１０１を覆うように、ゲート絶縁膜１０４を成膜する（図１０（ｆ））。その後、ゲート絶縁膜１０４の上にゲート電極Ｇを形成することで、トップゲートボトムコンタクト型のＴＦＴ１０を作製する（図１０（ｇ））。この場合、ゲート絶縁膜１０４は、半導体膜１０５の上を覆うことになりパッシベーション膜としても機能する。
【０１０２】
最後に、ハーフトーン露光でリフトオフレジスト領域Ａ２となった画素電極ＰＸの上に残留したバンク１０８ｂをリフトオフする。リフトオフによりバンク１０８ｂとバンク１０８ｂの上に成膜されたゲート絶縁膜１０４ｂが除去されて、パッシベーション膜として機能するゲート絶縁膜１０４がパターニングされ、画素電極ＰＸが露出したＴＦＴ１が完成する（図１０（ｈ））。
【０１０３】
〔実施形態１１〕
図１１に実施形態１１によるＴＦＴの製造工程を示す。図１１（ａ）〜図１１（ｊ）は、工程断面図である。実施形態１１によるＴＦＴ１は、図１１（ｈ）に示すように、実施形態９の場合と同様に、トップゲートボトムコンタクト型であり、画素電極ＰＸとソース電極Ｓ、ドレイン電極Ｄが同じ工程で形成されている。実施形態１１は、ゲート絶縁膜１０４を利用したパッシベーション膜１０７のパターニング方法である。
【０１０４】
以下、図１１に基づいて、実施形態１１によるＴＦＴ１のパッシベーション膜１０７のパターニング方法を説明する。
【０１０５】
最初に、図１１（ａ）に示す工程の前工程として、実施形態１〜実施形態１０で前述した方法に準拠して、基板１０１の上にソース電極Ｓ、ドレイン電極Ｄ、画素電極ＰＸを形成する。
【０１０６】
次に、公知の手法を用いて、ソース電極Ｓとドレイン電極Ｄとの間のチャネル部に半導体膜１０５を形成する（図１１（ｂ））。
【０１０７】
次に、ソース電極Ｓ、ドレイン電極Ｄ、画素電極ＰＸ、半導体膜１０が形成された基板１０１を覆うように、感光性を有するゲート絶縁膜１０４を成膜する（図１１（ｃ））。この場合、ゲート絶縁膜１０４は、半導体膜１０５の上を覆うことになりパッシベーション膜としても機能する。
【０１０８】
次に、ゲート絶縁膜１０４の上からマスク露光を行う。露光時にハーフトーンマスク５０を用いてハーフトーン露光をすることで、露光量が１００％、中間値（例えば５０％）、０％の領域が形成され、その領域は、それぞれ第１現像領域Ａ１、リフトオフレジスト領域Ａ２、ゲート絶縁膜領域Ａ３となる（図１１（ｄ））。
【０１０９】
第１現像工程において第１現像領域Ａ１が現像処理されることでゲート絶縁膜１０４がパターンニングされ、ゲート絶縁膜１０４ａと後工程でリフトオフされるリフトオフレジストとなる画素電極ＰＸの上のゲート絶縁膜１０４ｂが基板１０１の上に残留する（図１１（ｅ））。
【０１１０】
次に、ゲート電極Ｇをパターンニングするために、ゲート絶縁膜１０４ａ、ゲート絶縁膜１０４ｂなどが形成された基板１０１の上にレジスト膜１０３を成膜する（図１１（ｆ））。
【０１１１】
次に、レジスト膜１０３の上からマスク露光、現像処理を行いゲート電極Ｇが形成される部分のレジスト膜１０３ａを除去する。
【０１１２】
次に、ゲート電極Ｇを形成するためのレジスト膜１０３ｂがパターニングされた基板１０１の上に、蒸着法やスパッタ法などを用いて電極層１０２を成膜する（図１１（ｈ））。その後、レジスト膜１０３ｂを基板１０１から剥離することで所望の部分にゲート電極Ｇが形成され、トップゲートボトムコンタクト型のＴＦＴ１０を作製する（図１１（ｉ））。
【０１１３】
最後に、ハーフトーン露光でリフトオフレジスト領域Ａ２となった画素電極ＰＸの上に残留したゲート絶縁膜１０４ｂをリフトオフする。リフトオフによりゲート絶縁膜１０４ｂが除去されて、パッシベーション膜として機能するゲート絶縁膜１０４がパターニングされ、画素電極ＰＸが露出したＴＦＴ１が完成する（図１０（ｈ））。
【０１１４】
このように、本発明に係る本発明に係るＴＦＴ１の製造方法においては、ＴＦＴ１の製造過程で用いた感光性樹脂膜（フォトレジスト膜１０３、ゲート絶縁膜１０４、バンク材料１０８、ＰＶＡ膜１０６）の所定の領域部分を除去せず残留させ、該残留部分を後工程で成膜されたパッシベーション膜１０７やパッシベーション膜として機能するゲート絶縁膜１０４をパターンニングする際のリフトオフレジストとして用いるようにした。これにより、パッシベーション膜１０７やパッシベーション膜として機能するゲート絶縁膜１０４をパターンニングするために新たにリフトオフレジストを形成するフォトリソグラフィ法工程が不要となり、製造工程を簡略化することができる。
【０１１５】
また、フォトリソグラフィ法により所定のパターン形状に加工された感光性樹脂膜の所定の領域部分をリフトオフレジストとすることにより、所定の領域部分の下地部材とリフトオフレジストとの相対位置は一意的に決まる。例えば、画素電極ＰＸをパターンニングする際のエッチング用のレジスト膜１０３をリフトオフレジストとして用いると、画素電極ＰＸの位置とパッシベーション膜１０７の開口部の位置を高精度で合致させることができる。すなわち、リフトオフ用レジストと下地部材のパッシベーション膜１０７を開口させたい領域との高い精度の位置合わせが不要となり、製造装置を低価格化することができる。
【図面の簡単な説明】
【０１１６】
【図１】本発明の実施形態１によるＴＦＴの製造工程を示す図である。
【図２】本発明の実施形態２によるＴＦＴの製造工程を示す図である。
【図３】本発明の実施形態３によるＴＦＴの製造工程を示す図である。
【図４】本発明の実施形態４によるＴＦＴの製造工程を示す図である。
【図５】本発明の実施形態５によるＴＦＴの製造工程を示す図である。
【図６】本発明の実施形態６によるＴＦＴの製造工程を示す図である。
【図７】本発明の実施形態７によるＴＦＴの製造工程を示す図である。
【図８】本発明の実施形態８によるＴＦＴの製造工程を示す図である。
【図９】本発明の実施形態９によるＴＦＴの製造工程を示す図である。
【図１０】本発明の実施形態１０によるＴＦＴの製造工程を示す図である。
【図１１】本発明の実施形態１１によるＴＦＴの製造工程を示す図である。
【符号の説明】
【０１１７】
１、１０  ＴＦＴ
１０１  基板
１０２、１０９  電極層
１０３  レジスト膜
１０４  ゲート絶縁膜
１０５  半導体膜
１０６  ＰＶＡ膜
１０７  パッシベーション膜
１０８  バンク
Ｄ  ドレイン電極
Ｇ  ゲート電極
ＰＸ  画素電極
Ｓ  ソース電極
５０  ハーフトーンマスク
【図１】
2008270335.tif 000003
【図２】
2008270335.tif 000004
【図３】
2008270335.tif 000005
【図４】
2008270335.tif 000006
【図５】
2008270335.tif 000007
【図６】
2008270335.tif 000008
【図７】
2008270335.tif 000009
【図８】
2008270335.tif 000010
【図９】
2008270335.tif 000011
【図１０】
2008270335.tif 000012
【図１１】
2008270335.tif 000013