(57)【要約】【課題】  ボルテージレギュレータの安全性を高くする。【解決手段】  誤差増幅回路２１は、基準電圧ＶＲＥＦと分圧電圧ＶＦＢとが一致するよう動作し、出力電圧ＶＯＵＴを一定にするようＰＭＯＳ１を制御する。保護回路５０は、所定条件が成立すると、ＰＭＯＳ１をオフに制御し、ボルテージレギュレータの出力を停止してボルテージレギュレータを保護する。制御回路２２は、出力端子に接続された負荷ＲＬの急激な変動によって出力電圧ＶＯＵＴが過渡的に低くなって所定条件が成立していない場合、ＰＭＯＳ１をオンに制御し、出力電圧ＶＯＵＴを高くするよう動作し、出力電圧ＶＯＵＴが過渡的に低くなって所定条件が成立している場合、出力電圧ＶＯＵＴを高くするよう動作しないで保護回路５０によってボルテージレギュレータを保護させる。【選択図】  図１
2008204018.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧から一定の出力電圧を生成するボルテージレギュレータにおいて、
基準電圧を生成する基準電圧回路と、
前記出力電圧を出力する出力トランジスタと、
前記出力電圧を分圧して生成された分圧電圧を出力する分圧回路と、
前記基準電圧と前記分圧電圧とが一致するよう動作し、前記出力電圧を一定にするよう前記出力トランジスタを制御する誤差増幅回路と、
所定条件が成立すると、前記出力トランジスタをオフに制御し、ボルテージレギュレータの出力を停止してボルテージレギュレータを保護する保護回路と、
出力端子に接続された負荷の急激な変動によって前記出力電圧が過渡的に低くなって前記所定条件が成立していない場合、前記出力トランジスタをオンに制御し、前記出力電圧を高くするよう動作し、前記出力電圧が過渡的に低くなって前記所定条件が成立している場合、前記出力電圧を高くするよう動作しないで前記保護回路によってボルテージレギュレータを保護させる制御回路と、
を備えていることを特徴とするボルテージレギュレータ。
【請求項２】
前記保護回路は、ボルテージレギュレータにおける出力電流の過電流状態が検出されると、ボルテージレギュレータの出力を停止してボルテージレギュレータを保護することを特徴とする請求項１記載のボルテージレギュレータ。
【請求項３】
前記保護回路は、ボルテージレギュレータにおける発熱の過熱状態が検出されると、ボルテージレギュレータの出力を停止してボルテージレギュレータを保護することを特徴とする請求項１記載のボルテージレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力電圧から一定の出力電圧を生成するボルテージレギュレータに関する。
【背景技術】
【０００２】
一般的に、携帯電話等の電子機器は、充電式のバッテリによって動作している。このバッテリの充電状態が変動しても、電子機器への出力電圧が変動せず、電子機器が安定して動作するように、ボルテージレギュレータがバッテリに対して設けられている。また、ボルテージレギュレータは、電子機器による負荷が急激に変動しても、電子機器への出力電圧が変動せず、電子機器が安定して動作するようにしているが、ボルテージレギュレータの出力電圧をさらに安定させるための制御回路が設けられていることもある。
【０００３】
ここで、特許文献１で提案された、制御回路を搭載したボルテージレギュレータについて説明する。図３は、従来のボルテージレギュレータの回路図である。
【０００４】
出力電圧ＶＯＵＴは、抵抗Ｒ１３と抵抗Ｒ１４とによって分圧され、分圧電圧ＶＦＢになる。誤差増幅回路３１は、分圧電圧ＶＦＢと基準電圧ＶＲＥＦ１とを比較し、分圧電圧ＶＦＢと基準電圧ＶＲＥＦ１とが等しくなるよう動作する。誤差増幅回路３１の比較結果により、ＰＭＯＳ３２は制御され、出力電圧ＶＯＵＴは一定になる。
【０００５】
出力電圧ＶＯＵＴが過渡的に変動していない場合、信号加算回路３３は基準電圧ＶＲＥＦ２をＮＭＯＳ３１に出力し、ＮＭＯＳ３１のゲート・ソース間電圧はＮＭＯＳ３１の閾値電圧を超えないので、ＮＭＯＳ３１は動作しない。よって、制御回路３５は、ＰＭＯＳ３２を制御しない。
【０００６】
出力電圧ＶＯＵＴが過渡的に低くなる場合、誤差増幅回路３１の所定の内部ノードの電圧が過渡的に高くなる。その内部ノードにおける過渡的に変動した電圧を検出回路３２が検出する。信号加算回路３３は、基準電圧ＶＲＥＦ２に検出回路３２によって検出された電圧を加算し、加算結果をＮＭＯＳ３１に出力する。ＮＭＯＳ３１のゲート・ソース間電圧はＮＭＯＳ３１の閾値電圧を超えるので、ＮＭＯＳ３１は動作する。よって、制御回路３５は、ＰＭＯＳ３２を制御する。具体的には、ＮＭＯＳ３１が電流を流すことにより、ＰＭＯＳ３２のゲート電圧が低くなり、ＰＭＯＳ３２がオンしていく。すると、出力電圧ＶＯＵＴが高くなり、出力電圧ＶＯＵＴが一定になる。
【０００７】
また、非特許文献１で提案された、制御回路を搭載したボルテージレギュレータについて説明する。図４は、従来のボルテージレギュレータの回路図である。
【０００８】
出力電圧ＶＯＵＴが過渡的に低くなる場合、誤差増幅回路２５の所定の内部ノードの電圧が過渡的に高くなる。その内部ノードにおける過渡的に変動した電圧を制御回路２６が検出する。制御回路２６は、検出結果をＰＭＯＳ３５に出力する。すると、ＰＭＯＳ３５のゲート電圧が低くなり、ＰＭＯＳ３５がオンしていく。すると、出力電圧ＶＯＵＴが高くなり、出力電圧ＶＯＵＴが一定になる。
【特許文献１】特開２００５−３５２７１５号公報（図１１）
【非特許文献１】Ｈｏｉ  Ｌｅｅ、Ｋ．Ｔ．Ｍｏｋ、Ｋａ  Ｎａｎｇ  Ｌｅｕｎｇ著ＩＥＥＥ  ＴＲＡＮＳＡＣＴＩＯＮＳ  ＯＮ  ＣＩＲＣＵＩＴ  ＡＮＤ  ＳＹＳＴＥＭＳＤｅｓｉｇｎ  ｏｆ  Ｌｏｗ−Ｐｏｗｅｒ  Ａｎａｌｏｇ  Ｄｒｉｖｅｒｓ  Ｂａｓｅｄ  ｏｎ  Ｓｌｅｗ−Ｒａｔｅ  Ｅｎｈａｎｃｅｍｅｎｔ  Ｃｉｒｃｕｉｔｓ  ｆｏｒ  ＣＭＯＳ  Ｌｏｗ−Ｄｒｏｐｏｕｔ  Ｒｅｇｕｌａｔｏｒｓ
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、出力端子に接続された負荷の急激な変動だけでなく、ボルテージレギュレータの過電流状態及び過熱状態に基づいてボルテージレギュレータの出力を停止する保護機能によっても、出力電圧ＶＯＵＴが過渡的に低くなる。
【００１０】
負荷の急激な変動の時、制御回路３５が出力電圧ＶＯＵＴの低下を検出して出力電圧ＶＯＵＴを上昇させる動作を行うことはよいが、保護機能が働いた時、制御回路３５が前述の動作を行うと、ボルテージレギュレータを保護するためにボルテージレギュレータの出力を停止しているにも拘らずに出力電圧ＶＯＵＴが高くなり、ボルテージレギュレータの保護機能が働かなくなってしまう。よって、ボルテージレギュレータの安全性が低くなってしまう。
【００１１】
本発明は、上記課題に鑑みてなされ、安全性が高いボルテージレギュレータを提供する。
【課題を解決するための手段】
【００１２】
本発明は、上記課題を解決するため、入力電圧から一定の出力電圧を生成するボルテージレギュレータにおいて、基準電圧を生成する基準電圧回路と、前記出力電圧を出力する出力トランジスタと、前記出力電圧を分圧して生成された分圧電圧を出力する分圧回路と、前記基準電圧と前記分圧電圧とが一致するよう動作し、前記出力電圧を一定にするよう前記出力トランジスタを制御する誤差増幅回路と、所定条件が成立すると、前記出力トランジスタをオフに制御し、ボルテージレギュレータの出力を停止してボルテージレギュレータを保護する保護回路と、出力端子に接続された負荷の急激な変動によって前記出力電圧が過渡的に低くなって前記所定条件が成立していない場合、前記出力トランジスタをオンに制御し、前記出力電圧を高くするよう動作し、前記出力電圧が過渡的に低くなって前記所定条件が成立している場合、前記出力電圧を高くするよう動作しないで前記保護回路によってボルテージレギュレータを保護させる制御回路と、を備えていることを特徴とするボルテージレギュレータを提供する。
【発明の効果】
【００１３】
本発明では、保護回路によって出力電圧が過渡的に低くなった場合、制御回路が出力電圧を高くするよう動作しないので、ボルテージレギュレータを保護するためにボルテージレギュレータの出力は停止していき、ボルテージレギュレータの保護機能が働く。よって、ボルテージレギュレータの安全性が高くなる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態を、図面を参照して説明する。
【００１５】
まず、ボルテージレギュレータの構成について説明する。図１は、ボルテージレギュレータの回路図である。
【００１６】
入力電圧から一定の出力電圧を生成するボルテージレギュレータは、入力電圧ＶＩＮが入力され、出力電圧ＶＯＵＴを出力する。この出力電圧ＶＯＵＴは、分圧され、分圧電圧ＶＦＢになる。分圧電圧ＶＦＢは、基準電圧ＶＲＥＦと比較される。
【００１７】
ボルテージレギュレータは、保護回路５０、誤差増幅回路２１及び制御回路２２を備えている。また、ボルテージレギュレータは、インバータ５１、Ｐチャネル電界効果型トランジスタ（ＰＭＯＳ）６、ＰＭＯＳ１、抵抗Ｒ１及び抵抗Ｒ２を備えている。
【００１８】
誤差増幅回路２１は、ＰＭＯＳ７、ＰＭＯＳ１０、ＰＭＯＳ１１、Ｎチャネル電界効果型トランジスタ（ＮＭＯＳ）８、ＮＭＯＳ１２、定電流回路ＢＩＡＳ２及び定電流回路ＢＩＡＳ３を有している。制御回路２２は、ＰＭＯＳ２、ＮＭＯＳ４、ＮＭＯＳ５及び定電流回路ＢＩＡＳ１を有している。
【００１９】
ＰＭＯＳ７は、ゲートがＰＭＯＳ１０のゲートに接続され、ソースが入力端子に接続され、ドレインがソース及び接続点Ａに接続されている。ＰＭＯＳ１０は、ソースが入力端子に接続され、ドレインがＮＭＯＳ１２のドレインに接続されている。ＰＭＯＳ１１は、ゲートがＰＭＯＳ１０のドレインに接続され、ソースが入力端子に接続され、ドレインが定電流回路ＢＩＡＳ３及びＰＭＯＳ１のゲートに接続されている。ＮＭＯＳ８は、ゲートが基準電圧回路（図示せず）に接続され、ソースが定電流回路ＢＩＡＳ２に接続され、ドレインが接続点Ａに接続されている。ＮＭＯＳ１２は、ゲートが接続点Ｃに接続され、ソースが定電流回路ＢＩＡＳ２に接続され、ドレインがＰＭＯＳ１０のドレインに接続されている。保護回路５０は、ＮＭＯＳ５のゲートに接続され、インバータ５１を介してＰＭＯＳ６に接続されている。ＰＭＯＳ２は、ゲートが接続点Ａに接続され、ソースが入力端子に接続され、ドレインが接続点Ｂを介して定電流回路ＢＩＡＳ１に接続されている。ＰＭＯＳ６は、ソースが入力端子に接続され、ドレインがＰＭＯＳ１のゲートに接続されている。ＮＭＯＳ５は、ソースがグランドに接続され、ドレインが接続点Ｂに接続されている。ＮＭＯＳ４は、ゲートが接続点Ｂに接続され、ソースがグランドに接続され、ドレインがＰＭＯＳ１のゲートに接続されている。ＰＭＯＳ１は、ソースが入力端子に接続され、ドレインが出力端子に接続されている。抵抗Ｒ１は出力端子と接続点Ｃとの間に設けられ、抵抗Ｒ２はグランドと接続点Ｃとの間に設けられ、負荷ＲＬは出力端子とグランドとの間に設けられている。
【００２０】
定電流回路ＢＩＡＳ１〜３は、基準電圧回路によって生成された基準電圧ＶＲＥＦに基づき、所定の電流を流す。抵抗Ｒ１及び抵抗Ｒ２は、分圧回路であり、分圧回路は、出力電圧ＶＯＵＴを分圧して生成された分圧電圧ＶＦＢを出力する。誤差増幅回路２１は、基準電圧ＶＲＥＦと分圧電圧ＶＦＢとが一致するよう動作し、出力電圧ＶＯＵＴを一定にする。さらに、制御回路２２も、出力電圧ＶＯＵＴを一定にする。保護回路５０は、ボルテージレギュレータを保護する。具体的には、保護回路５０は、過電流保護回路（図示せず）及び過熱保護回路（図示せず）を有し、過電流保護回路は、ボルテージレギュレータにおける出力電流ＩＯＵＴの過電流状態が検出された場合、過大な出力電流ＩＯＵＴを防止するため、ボルテージレギュレータの出力を停止してボルテージレギュレータを保護する。また、過熱保護回路は、ボルテージレギュレータにおける発熱の過熱状態が検出された場合、許容損失を超えた発熱を防止してＩＣの破損を防止するため、ボルテージレギュレータの出力を停止してボルテージレギュレータを保護する。
【００２１】
次に、ボルテージレギュレータの動作について説明する。図２は、出力電流及び出力電圧を示すタイミングチャートである。
【００２２】
［動作１］（図２に示す）
過電流状態及び過熱状態が検出されず、負荷ＲＬの急激な変動によって出力電圧ＶＯＵＴが過渡的に低くなった場合、分圧電圧ＶＦＢも低くなり、分圧電圧ＶＦＢは基準電圧ＶＲＥＦよりも低くなる。すると、ＮＭＯＳ８はＮＭＯＳ１２よりもオンし、ＮＭＯＳ８のオン抵抗がＮＭＯＳ１２のオン抵抗よりも低くなり、接続点Ａの電圧が低くなる。接続点Ａの電圧はＰＭＯＳ２のゲートに印加され、ＰＭＯＳ２に流れる電流が増える。このＰＭＯＳ２によって流された電流が定電流回路ＢＩＡＳ１で予め設定された電流よりも大きくなると、接続点Ｂの電圧が高くなる。接続点Ｂの電圧はＮＭＯＳ４のゲートに印加され、ＮＭＯＳ４に流れる電流が増えてＮＭＯＳ４のオン抵抗が低くなる。すると、ＰＭＯＳ１のゲート電圧は低くなり、ボルテージレギュレータの出力電流ＩＯＵＴが増え、図２の矢印のように、出力トランジスタとしてのＰＭＯＳ１によって出力された出力電圧ＶＯＵＴが高くなって一定になろうとする。つまり、制御回路２２が出力電圧ＶＯＵＴを高くするよう動作する。ここで、図２の点線は、ボルテージレギュレータが制御回路２２を有していない時の出力電圧ＶＯＵＴの波形であり、実線は、有している時の出力電圧ＶＯＵＴの波形である。なお、定電流回路ＢＩＡＳ１で予め設定された電流の設定電流値は、ボルテージレギュレータが通常に動作している時のＰＭＯＳ２に流れる電流の電流値よりも高い。また、設定電流値が高く設定されると、ＰＭＯＳ４はオンしにくくなり、低く設定されると、オンしやすくなる。
【００２３】
［動作２］（図示しない）
過電流状態及び過熱状態を検出してボルテージレギュレータの出力を停止してボルテージレギュレータを保護する保護回路によって出力電圧ＶＯＵＴが過渡的に低くなった場合、保護回路５０がハイ信号を出力し、ＰＭＯＳ６のゲート電圧がローになり、ＰＭＯＳ６がオンすることにより、ＰＭＯＳ１のゲート電圧が高くなる。すると、ＰＭＯＳ１がオフしていき、出力トランジスタとしてのＰＭＯＳ１によって出力された出力電圧ＶＯＵＴが低くなる。
【００２４】
この時、上述のようにＰＭＯＳ２に流れる電流が増えるが、保護回路５０がハイ信号を出力してＮＭＯＳ５がオンするので、ＰＭＯＳ２によって流された電流はＮＭＯＳ５によってグランドに流れる。つまり、ＮＭＯＳ５がオンするので、接続点Ｂの電圧は高くならずに低くなる。よって、ＮＭＯＳ４はオンすることができず、ＮＭＯＳ４のオン抵抗は低くならずに高いままである。すると、ＰＭＯＳ１のゲート電圧も低くならずに高いままであり、ボルテージレギュレータの出力電流ＩＯＵＴが減り、出力電圧ＶＯＵＴは低くなることができる。つまり、制御回路２２が出力電圧ＶＯＵＴを高くするよう動作しない。
【００２５】
このようにすると、負荷ＲＬの急激な変動によって出力電圧ＶＯＵＴが過渡的に低くなった場合、制御回路２２が出力電圧ＶＯＵＴを高くするよう動作し、出力電圧ＶＯＵＴは高くなり、出力電圧ＶＯＵＴの変動が抑えられる。よって、出力電圧ＶＯＵＴは、一定になる。
【００２６】
また、保護回路によって出力電圧ＶＯＵＴが過渡的に低くなった場合、制御回路２２が出力電圧ＶＯＵＴを高くするよう動作しないので、ボルテージレギュレータを保護するためにボルテージレギュレータの出力は停止していき、ボルテージレギュレータの保護機能が働く。よって、ボルテージレギュレータの安全性が高くなる。
【図面の簡単な説明】
【００２７】
【図１】ボルテージレギュレータの回路図である。
【図２】出力電流及び出力電圧を示すタイミングチャートである。
【図３】従来のボルテージレギュレータの回路図である。
【図４】従来のボルテージレギュレータの回路図である。
【符号の説明】
【００２８】
１、２、６、１１、７、１０  ＰＭＯＳ      ８、１２、５、４  ＮＭＯＳ
ＢＩＡＳ１〜３  定電流回路              Ｒ１、Ｒ２  抵抗
Ａ、Ｂ、Ｃ  接続点                      ＲＬ  負荷
５０  保護回路                          ５１  インバータ
２１  誤差増幅回路                      ２２  制御回路
【図１】
2008204018.tif 000003
【図２】
2008204018.tif 000004
【図３】
2008204018.tif 000005
【図４】
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