(57)【要約】【課題】センサ素子の並び通りに分割したままの出力順に従って画素信号が格納されたメモリから、画像処理のための画素信号を適切に読み出し可能とする。【解決手段】複数のセンサ素子がライン方向に並ぶラインセンサより取得された１ライン分の画素信号をｍラインに分割して、分割されたラインを単位として画素信号を順次に出力するラインセンサより出力された画素信号が、その出力順に従ってメモリに格納される。分割されたラインの各々には、１ライン分の画素信号からｐ×（ｍ−１）画素おきに抽出された連続するｐ個の画素信号が順次に配置される。Ｘ方向の位置を示すＸ位置信号と、Ｙ方向の位置を示すＹ位置信号が生成されると、Ｘ位置信号のビット配列を並べ替えて、Ｙ位置信号と結合することにより、メモリへのアクセスアドレス信号を生成し、このアクセスアドレス信号でメモリをアクセスすることで画素信号が取得される。【選択図】  図５Ｂ
2008276408.tif 000002
【特許請求の範囲】
【請求項１】
複数のセンサ素子がライン方向に並ぶラインセンサより取得された１ライン分の画素信号をｍライン（ｍは２以上の整数）に分割して、分割されたラインを単位として順次に出力する撮像手段と、前記分割されたラインの各々には、前記１ライン分の画素信号からｐ×（ｍ−１）画素おきに抽出された連続するｐ個（ｐは１以上の整数）の画素信号が順次に配置されており、
前記撮像手段より出力された画素信号を、その出力順に従って格納するメモリと、
前記撮像手段により得られる画像のライン方向に対応したＸ方向の位置を示す、複数ビットからなるＸ位置信号を生成するＸ位置の生成手段と、
前記画像の前記Ｘ方向に直交するＹ方向の位置を示す、複数ビットからなるＹ位置信号を生成するＹ位置の生成手段と、
前記Ｘ位置信号のビット配列の一部のビットを上位側に移動させて、前記Ｙ位置信号を前記Ｘ位置信号の上位側に結合することにより、前記メモリへのアクセスアドレス信号を生成するアドレス生成手段と、
前記アドレス生成手段で生成されたアクセスアドレス信号で前記メモリをアクセスして画素信号を取得して画像処理を施す画像処理手段とを備えることを特徴とする画像処理装置。
【請求項２】
前記アドレス生成手段における前記ビット配列の並べ替えでは、
前記Ｘ位置の生成手段で生成された前記Ｘ位置信号の最下位ビット側よりｐ×ｍ−１の数値を表現するのに必要なビット数のビットを抽出し、
抽出されたビットのうちの下位側からｐ−１の数値を表現するのに必要なビット数のビットを除外した残りのビットを前記Ｙ位置信号の最下位側に結合し、
前記除外されたビットをビット抽出後の前記Ｘ位置信号の最下位側に結合することを特徴とする請求項１に記載の画像処理装置。
【請求項３】
前記アドレス生成手段は、前記Ｘ位置信号のビット配列を並べ替えて、前記Ｙ位置信号と結合することにより生成されたアドレスの下位側に連続アクセスが２の場合、値が０の１ビットを結合し、連続アクセスが４の場合、値が０の２ビットを結合して、前記アクセスアドレス信号とすることを特徴とする請求項１又は２に記載の画像処理装置。
【請求項４】
前記アドレス生成手段は、前記Ｘ位置信号のビット配列のうち、前記移動の対象となる前記一部のビットに対して、前記一部のビットのビット数で表現可能な範囲の数値の中から選択された整数値を加算する加算手段を有することを特徴とする請求項１乃至３の何れか１項に記載の画像処理装置。
【請求項５】
前記撮像手段は、前記ライン方向と直交する副走査方向にＮ個のラインセンサが並列に配置された構成を有し、前記ラインセンサ内の隣接した画素の中心間の距離をｄとした場合に、前記Ｎ個のラインセンサが前記ライン方向にφ＝ｄ／Ｎだけずらして配置されていることを特徴とする請求項１に記載の画像処理装置。
【請求項６】
前記メモリは前記センサ素子からの予め定められたライン数分の画素データを格納するバンドメモリであることを特徴とする請求項１乃至５の何れか１項に記載の画像処理装置。
【請求項７】
複数のセンサ素子がライン方向に並ぶラインセンサより取得された１ライン分の画素信号をｍライン（ｍは２以上の整数）に分割して、分割されたラインを単位として順次に出力する撮像手段から出力された画素信号を処理するための画像処理装置によるメモリのアクセス制御方法であって、前記分割されたラインの各々には、前記１ライン分の画素信号からｐ×（ｍ−１）画素おきに抽出された連続するｐ個（ｐは１以上の整数）の画素信号が順次に配置されており、
前記撮像手段より出力された画素信号を、その出力順に従ってメモリに格納する格納工程と、
前記撮像手段により得られる画像のライン方向に対応したＸ方向の位置を示す、複数ビットからなるＸ位置信号を生成するＸ位置の生成工程と、
前記画像の前記Ｘ方向に直交するＹ方向の位置を示す、複数ビットからなるＹ位置信号を生成するＹ位置の生成工程と、
前記Ｘ位置信号のビット配列の一部のビットを上位側に移動させて、前記Ｙ位置信号と結合することにより、前記メモリへのアクセスアドレス信号を生成するアドレス生成工程と、
前記アドレス生成工程で生成されたアクセスアドレス信号で前記メモリをアクセスして画素信号を取得する取得工程とを備えることを特徴とするメモリのアクセス制御方法。
【請求項８】
前記アドレス生成工程における前記ビット配列の並べ替えでは、
前記Ｘ位置の生成工程で生成された前記Ｘ位置信号の最下位ビット側よりｐ×ｍ−１の数値を表現するのに必要なビット数のビットを抽出し、
抽出されたビットのうちの下位側からｐ−１の数値を表現するのに必要なビット数のビットを除外した残りのビットを前記Ｙ位置信号の最下位側に結合し、
前記除外されたビットをビット抽出後の前記Ｘ位置信号の最下位側に結合することを特徴とする請求項７に記載のメモリのアクセス制御方法。
【請求項９】
前記アドレス生成工程では、前記Ｘ位置信号のビット配列を並べ替えて、前記Ｙ位置信号と結合することにより生成されたアドレスの下位側に連続アクセスが２の場合、値が０の１ビットを結合し、連続アクセスが４の場合、値が０の２ビットを結合して、前記アクセスアドレス信号とすることを特徴とする請求項７又は８に記載のメモリのアクセス制御方法。
【請求項１０】
前記アドレス生成工程は、前記Ｘ位置信号のビット配列のうち、前記移動の対象となる前記一部のビットに対して、前記一部のビットのビット数で表現可能な範囲の数値の中から選択された整数値を加算する加算工程を有することを特徴とする請求項７乃至９の何れか１項に記載のメモリのアクセス制御方法。
【請求項１１】
前記撮像手段は、前記ライン方向と直交する副走査方向にＮ個のラインセンサが並列に配置された構成を有し、前記ラインセンサ内の隣接した画素の中心間の距離をｄとした場合に、前記Ｎ個のラインセンサが前記ライン方向にφ＝ｄ／Ｎだけずらして配置されていることを特徴とする請求項７に記載のメモリのアクセス制御方法。
【請求項１２】
前記メモリは前記センサ素子からの予め定められたライン数分の画素データを格納するバンドメモリであることを特徴とする請求項７乃至１１の何れか１項に記載のメモリのアクセス制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリに格納された画素データに対して、画素の並べ替えを行って画像処理を施す画像処理装置、及び画像処理装置におけるアクセス制御方法に関する。
【背景技術】
【０００２】
一般に、原稿画像等の読み取りによって画像データを得る方法として、ラインセンサを使用して画像を読み取り、読み取ったデータをラインメモリに格納して画像処理を行う方法が知られている（特許文献１を参照）。また、１ライン上に形成された各センサ素子を偶数列と奇数列などに分割して出力し、センサ内部で並べ替えを行って１ラインのデータとして処理を行う方法がある（特許文献２を参照）。このようにラインセンサから１ラインデータを分割して複数ラインとして読み出すことを分割読み出しという。このような分割読み出しを行なうのは、１ラインあたりの画素データを読み出す際のラインセンサの転送画素数を削減し、読出速度を向上するためである。また、ラインセンサをセンサ素子の並び方向（主走査方向）に走査して読み取ったデータを複数ライン単位（バンド単位）でメモリ（バンドメモリ）に格納して画像処理が行なう構成も知られている。バンドメモリには、対応する２次元の画像部分が展開されることになる。また、このようなバンドメモリをラインと垂直な方向（副走査方向）に走査して画素データを読み出し、画像処理を行う方法が特許文献３に記載されている。
【特許文献１】特開２００２−１１１９６８
【特許文献２】特開平１１−２７５３７１
【特許文献３】特開２００６−１３９６０６
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、近年、読み取り画像の高精細化の要求に対処するために、１ラインに必要なセンサ素子数が増加しており、必要なラインメモリの容量も増加している。このため、従来のラインメモリを用いた方法では、使用される半導体チップの増加等により、装置のコストアップや構成の煩雑化が生じている。また、特許文献２のように、センサ内部で画素の並べ替えを行う構成の場合、センサ自体の規模が増大してしまい、装置を小型化することが困難になるなどの問題が生じる。
【０００４】
本発明は上記の課題に鑑みてなされたものであり、ラインセンサからの分割読み出しを行ないながら、バンドメモリへの画素信号の格納や、画像処理のためのバンドメモリからの画素信号の読み出しに係る構成を簡素化することを目的とする。即ち、本発明は、ラインセンサからバンドメモリに係る構成の簡素化と分割読み出しによる高速化を両立することを目的とする。
【課題を解決するための手段】
【０００５】
上記の目的を達成するための、本発明の一態様による画像処理装置は以下の構成を備える。すなわち、
複数のセンサ素子がライン方向に並ぶラインセンサより取得された１ライン分の画素信号をｍライン（ｍは２以上の整数）に分割して、分割されたラインを単位として順次に出力する撮像手段と、前記分割されたラインの各々には、前記１ライン分の画素信号からｐ×（ｍ−１）画素おきに抽出された連続するｐ個（ｐは１以上の整数）の画素信号が順次に配置されており、
前記撮像手段より出力された画素信号を、その出力順に従って格納するメモリと、
前記撮像手段により得られる画像のライン方向に対応したＸ方向の位置を示す、複数ビットからなるＸ位置信号を生成するＸ位置の生成手段と、
前記画像の前記Ｘ方向に直交するＹ方向の位置を示す、複数ビットからなるＹ位置信号を生成するＹ位置の生成手段と、
前記Ｘ位置信号のビット配列の一部のビットを上位側に移動させて、前記Ｙ位置信号を前記Ｘ位置信号の上位側に結合することにより、前記メモリへのアクセスアドレス信号を生成するアドレス生成手段と、
前記アドレス生成手段で生成されたアクセスアドレス信号で前記メモリをアクセスして画素信号を取得して画像処理を施す画像処理手段とを備える。
【０００６】
また、上記の目的を達成するための本発明の他の態様によるメモリのアクセス制御方法は、
複数のセンサ素子がライン方向に並ぶラインセンサより取得された１ライン分の画素信号をｍライン（ｍは２以上の整数）に分割して、分割されたラインを単位として順次に出力する撮像手段から出力された画素信号を処理するための画像処理装置によるメモリのアクセス制御方法であって、前記分割されたラインの各々には、前記１ライン分の画素信号からｐ×（ｍ−１）画素おきに抽出された連続するｐ個（ｐは１以上の整数）の画素信号が順次に配置されており、
前記撮像手段より出力された画素信号を、その出力順に従ってメモリに格納する格納工程と、
前記撮像手段により得られる画像のライン方向に対応したＸ方向の位置を示す、複数ビットからなるＸ位置信号を生成するＸ位置の生成工程と、
前記画像の前記Ｘ方向に直交するＹ方向の位置を示す、複数ビットからなるＹ位置信号を生成するＹ位置の生成工程と、
前記Ｘ位置信号のビット配列の一部のビットを上位側に移動させて、前記Ｙ位置信号と結合することにより、前記メモリへのアクセスアドレス信号を生成するアドレス生成工程と、
前記アドレス生成工程で生成されたアクセスアドレス信号で前記メモリをアクセスして画素信号を取得する取得工程とを備える。
【発明の効果】
【０００７】
本発明によれば、ラインセンサからセンサ素子の並びに応じて出力された画素信号を、その出力順に従ってメモリに格納して、画像処理に利用することが可能となる。そのため、ラインセンサからの分割読み出しを行ないながら、バンドメモリへの画素信号の格納や、画像処理のためのバンドメモリからの画素信号の読み出しに係る構成が簡素化される。
【発明を実施するための最良の形態】
【０００８】
以下、添付の図面を参照して、本発明の好適な実施形態を説明する。
【０００９】
＜第１実施形態＞
第１実施形態に係る画像読取装置、画像処理装置及び画像出力装置の構成について図１のブロック図を参照して説明する。なお、画像読取装置、画像処理装置及び画像出力装置はそれぞれ別の装置で実現されてもよいし、いずれかまたは全てが一体となった装置で実現されても良い。また、画像読取装置はスキャナ装置であってもよいし、デジタルカメラやデジタルビデオカメラなどの撮像装置であってもよい。さらに画像出力装置はプリンタなどの印刷装置であってもよいし、ディスプレイモニタなどの表示装置であってもよい。また、画像読取装置、画像処理装置及び画像出力装置がそれぞれ別の装置で構成される場合は、各装置は互いに通信可能なようにローカルエリアネットワーク（ＬＡＮ）などを介して接続される。
【００１０】
図１では、画像読取装置（画像読取部１２０）、画像処理装置（画像処理部１３０）及び画像出力装置（プリンタ部１４０）がＣＰＵ回路部１１０を介して一体化された構成が示されている。
【００１１】
図１において、画像読取部１２０は、ＣＣＤセンサ１２４、アナログ信号処理部１２６等により構成される。レンズ１２２を介してＣＣＤセンサ１２４に結像された原稿１００の画像は、ＣＣＤセンサ１２４によりＲ（Ｒｅｄ），Ｇ（Ｇｒｅｅｎ），Ｂ（Ｂｌｕｅ）のアナログ電気信号に変換される。アナログ電気信号に変換された画像情報は、アナログ信号処理部１２６に入力され、Ｒ，Ｇ，Ｂの各色毎に補正等が行われた後にアナログ／デジタル変換（Ａ／Ｄ変換）される。こうしてデジタル化されたフルカラー信号（以下、デジタル画像信号という）は、画像処理部１３０に入力される。
【００１２】
画像処理部１３０は、画像読取部１２０（アナログ信号処理部１２６）から供給されたデジタル画像信号に対して画像処理を施し、画像処理されたデジタル画像信号をプリンタ部１４０へ送る。なお、画像処理部１３０では、後述する入力補正処理、空間フィルタ処理、色空間変換、濃度補正処理、中間調処理が行なわれる。プリンタ部１４０は、たとえば、インクジェットヘッドやサーマルヘッド等を使用した印刷出力部（図示せず）により構成される。そして、プリンタ部１４０は、画像処理部１３０から供給されたデジタル画像信号に従って、記録紙上に可視画像を形成する。
【００１３】
ＣＰＵ回路部１１０は、演算制御用のＣＰＵ１１２、固定データやプログラムを格納するＲＯＭ１１４、データの一時保存やプログラムのロードに使用されるＲＡＭ１１６等を具備する。また、ＣＰＵ回路部１１０は、画像読取部１２０、画像処理部１３０及びプリンタ部１４０等を制御し、本装置の動作シーケンスを統括的に制御する。外部記憶装置１１８は、本装置が使用するパラメータやプログラムを記憶するディスク等の媒体であり、ＲＡＭ１１６のデータやプログラム等は、外部記憶装置１１８からロードされる構成としている。
【００１４】
次に図１の画像処理部１３０について詳細説明する。図２は、第１実施形態による画像処理部１３０が有する画像処理コントローラ２００の構成例を示すブロック図である。画像読取部１２０のアナログ信号処理部１２６からデジタル画像信号がバス２０５を経由して画像処理コントローラ２００に入力される。画像処理コントローラ２００は、例えば、入力インターフェース２１０、入力補正回路２２０、空間フィルタ回路２３０、色空間変換回路２４０、濃度補正回路２５０、中間調処理回路２６０、出力インターフェース２７０で構成される。以下、入力補正回路２２０、空間フィルタ回路２３０、色空間変換回路２４０、濃度補正回路２５０、中間調処理回路２６０について詳細に説明する。
【００１５】
［入力補正回路２２０］  入力インターフェース２１０を経由して入力補正回路２２０にデジタル画像信号２１５が入力される。このデジタル画像信号２１５はＲ，Ｇ，Ｂの輝度信号で構成される。入力補正回路２２０は、デジタル画像信号２１５の各色毎（Ｒ，Ｇ，Ｂ毎）に、後述する画素の並べ替え処理を行い、更に、原稿を読み取るセンサのばらつきや原稿照明用ランプの配光特性を補正する処理を行なう。
【００１６】
［空間フィルタ回路２３０］  入力補正回路２２０から出力されるデジタル画像信号２２５（輝度信号Ｒ１，Ｇ１，Ｂ１）は空間フィルタ回路２３０に入力される。空間フィルタ回路２３０は、入力されたデジタル画像信号２２５に対して、平滑化やエッジ強調といった局所（近傍）画像処理を行なう。
【００１７】
［色空間変換回路２４０］  空間フィルタ回路２３０から出力されるデジタル画像信号２３５（輝度信号Ｒ２，Ｇ２，Ｂ２）は色空間変換回路２４０に入力される。色空間変換回路２４０は、ＲＧＢ色空間の輝度信号（デジタル画像信号２３５）をＣＭＹＫ色空間の濃度信号へ変換する。
【００１８】
［濃度補正回路２５０］  色空間変換回路２４０から出力されるデジタル画像信号２４５（濃度信号Ｃ，Ｍ，Ｙ，Ｋ）は濃度補正回路２５０に入力される。濃度補正回路２５０は、デジタル画像信号２４５に対して、出力エンジンのγ補正（濃度補正）を行なう。一般に、後段の中間調処理回路２６０の入力濃度は、ドットゲイン等により、プリンタ部１４０の出力エンジンの出力濃度と一致しない（入出力がリニアでない）。従って、入力濃度に応じたリニアな出力が得られるようにするために、γ補正により、中間調処理回路２６０以降の入出力濃度特性を予め補正しておく。
【００１９】
［中間調処理回路２６０］  濃度補正回路２５０から出力されるデジタル画像信号２５５（濃度信号Ｃ１，Ｍ１，Ｙ１，Ｋ１）は中間調処理回路２６０に入力される。中間調処理回路２６０は、デジタル画像信号２５５に対してスクリーン処理や誤差拡散処理等の中間調処理を施し、２値の中間調表現に変換する。中間調処理回路２６０により得られた２値のデジタル画像信号２６５（印字信号Ｃ２，Ｍ２，Ｙ２，Ｋ２）は、出力インターフェース２７０とバス２７５を経由してプリンタ部１４０に出力される。
【００２０】
次に、第１実施形態で使用されるバンド処理について説明する。バンド処理では、１枚の画像データが複数のバンド（帯状）領域に分割され、各バンド領域が逐次的にバンドメモリに割り当てられ、バンド領域内の画像データが格納される。
【００２１】
家庭用プリンタのような低コスト機器では、システムのメインメモリ（図１のＲＡＭ１１６に相当）の容量が小さく、１枚のデジタル画像データ全体をメインメモリに記憶できない場合が多い。そのため図３（ａ）〜（ｄ）に示すように１枚のデジタル画像データ全体を帯状（短冊状）に分割し、逐次的にその領域のみメインメモリに展開して各種の画像処理を行うことが一般的である。この分割された細長い領域をバンド領域と呼び、バンド領域が展開される記憶領域をバンドバッファ或いはバンドメモリと呼び、バンド領域へ分割する行為をバンド分割と呼ぶ。バンドメモリは、画像読取部１２０からの予め定められたライン数分の画素データを格納する。バンドメモリはメインメモリ上の記憶領域に確保されると決まっているわけではなく、システム上のどの記憶領域に確保されてもよい。第１実施形態では、説明を簡潔にするために、バンドメモリはメインメモリ上に確保されるものとする。またデジタル画像データの座標系（主走査方向−副走査方向）とは別に、図３（ｅ）に示すような、長さ方向、高さ方向という新たな座標系（バンド領域座標系）を定義し、バンド領域を長さ（Bdl）×高さ（Bdh）で表現する。
【００２２】
バンド処理についてもう少し詳しく説明する。まず図３の（ａ）に示すバンド領域３０１がメインメモリ上のバンドメモリに展開され、画像処理が行われる。次に図３の（ｂ）に示すバンド領域３０２が、バンド領域３０１の展開されたバンドメモリに上書き展開され、画像処理が行われる。さらに図３の（ｃ）に示すバンド領域３０３が、バンド領域３０２の展開されたバンドメモリに上書き展開され、画像処理が行われる。最後に図３の（ｄ）に示すバンド領域３０４が、バンド領域３０３の展開されたバンドメモリに上書き展開され、画像処理が行われる。図３の（ａ）〜（ｄ）で明らかなように、各バンド領域について、長さは同じであるが、高さは同じである必要は無い。メインメモリの記憶領域であるバンドメモリは最も大きいバンド領域（図３の場合、バンド領域３０１〜３０３）によって決定される。
【００２３】
また、上記説明のようにメインメモリ上のバンドメモリは１つの記憶領域に限定されるわけではない。例えば、複数のバンドメモリをメインメモリ上に確保して、パイプライン的な画像処理を実行するようにしてもよい。例えば、２つのバンドメモリＡ、Ｂを用意し、バンドメモリＡにバンド領域３０１を展開して画像処理（ア）を行う。次にバンド領域３０１をバンドメモリＡからバンドメモリＢに移して、バンドメモリＡにバンド領域３０２を展開する。そして、バンドメモリＢ内のバンド領域３０１に画像処理（イ）を行いながら、並列にバンドメモリＢ内のバンド領域３０２に画像処理（ア）を行う。このように、バンド領域単位にデジタル画像データを分割して画像処理を行うことで、パイプライン的な画像処理が可能となる。
【００２４】
次に、本実施形態の画像読取部１２０について説明する。画像読取部１２０は、複数の撮像素子（センサ素子）をライン状に配列したラインセンサ（本実施形態ではＣＣＤセンサ１２４）を有し、１ライン分の画像データが複数ラインに分割された形態で出力される。なお、ラインセンサにおけるセンサ素子の並び方向をライン方向という。
【００２５】
例えば、図４ＡはＣＣＤセンサ１２４のＲ、Ｇ、Ｂのある１色における構造の一例を示す図である。図４Ａにおいて、１〜ｎは各センサ素子を示している。センサブロックＡ及びセンサブロックＢは通常は物理的に数ライン分離れて配置される。例えば、ＣＣＤセンサ１２４は、ライン方向と直交する副走査方向にＮ個のラインセンサが並列に配置された構成を有する。そして、ラインセンサ内の隣接した画素の中心間の距離をｄとした場合に、Ｎ個のラインセンサが前記ライン方向にφ＝ｄ／Ｎだけずらして配置された構成を有する。但し、図４Ａでは、説明を簡略化する為に、物理的な距離が０であるとして、即ち全てのセンサ素子１〜ｎが同一ライン上に並んでいるものとする。このようなＣＣＤセンサによれば、主走査方向への一回の走査で１からｎの全ての画素データが取得される。
【００２６】
センサブロックＡ及びセンサブロックＢでは、それぞれ主走査方向への走査で各センサ素子から読み取られた画素データがシフトレジスタ４０１〜４０４に格納される。シフトレジスタ４０１とシフトレジスタ４０３はセンサ出力部４１１に、シフトレジスタ４０２とシフトレジスタ４０４はセンサ出力部４１２に接続されており、センサ出力部４１１及びセンサ出力部４１２から画素データが順次出力される。このときセンサ出力部４１１はセンサブロックＡの上側のシフトレジスタ４０１及びセンサブロックＢの上側のシフトレジスタ４０３の出力を交互に受付け、１ラインのデータとして出力する。同様に、センサ出力部４１２はセンサブロックＡの下側のシフトレジスタ４０２及びセンサブロックＢの下側のシフトレジスタ４０４の出力を交互に受付け、１ラインのデータとして出力する。
【００２７】
センサ出力部４１１及びセンサ出力部４１２から出力された画素データはアナログ信号処理部１２６にてデジタル信号に変換された後、ＲＡＭ１１６などに確保したバンドメモリに展開される。バンドメモリ上にはセンサ出力部４１１とセンサ出力部４１２の出力が各々１ラインのデータとして展開される。この為、図４Ｂのようにセンサ出力部４１２から出力されたデータはバンドメモリの高さ方向にセンサ出力部４１１のデータの次のラインのデータとして展開される。
【００２８】
さて、本実施形態では、図４Ｂに示したように、１走査分の画素データが２ラインに分割されてバンドメモリに展開されるため、画素の並べ替えが必要になる。即ち、１ライン分の画素データを順番に読み出そうとする場合、図４Ｂに示すように画素データが格納されたバンドメモリから１，２，３，…ｎの順で画素を取り出すための構成が必要である。以下、本実施形態による画素の並べ替えについて説明する。なお、本実施形態では、画像処理部１３０内の入力補正回路２２０が、そのような画素の並べ替えを実行する。
【００２９】
図５Ａは、本実施形態による入力補正回路２２０の構成を示すブロック図である。図５Ａに示されるように、入力補正回路２２０は、画素の並べ替えを行うための画素並べ替え回路５００及びセンサ特性補正回路５９０を有する。入力された画素データは画素並べ替え回路５００によって後述する並べ替えが行なわれた後にセンサ特性補正回路５９０に提供される。センサ特性補正回路５９０は画素並べ替え回路５００から供給された画素データを順次に処理して、後段の画像処理へ出力する。
【００３０】
図５Ｂは画素並べ替え回路５００の詳細な構成を示すブロック図である。以下、図5Ｂを用いて画素並べ替え回路５００による画素並べ替えについてより詳細に説明する。
【００３１】
図５Ｂに示されるように、画素並べ替え回路５００は、高さ方向カウンタ５１０（y_count）、長さ方向カウンタ５２０（x_count）、書込アドレスカウンタ５３０(w_count)を有する。また、画素並べ替え回路５００は、バンドメモリ５４０、配列変換器５５１を含むビット配列制御回路５５０を有する。
【００３２】
画素並べ替え回路５００に入力された画素データは書込アドレスカウンタ５３０の出力するアドレス（write_addr[12:0]）に応じてバンドメモリに格納され、図４Ｂに示したように配置される。バンド高さ分の読み取りデータがバンドメモリに格納されると読み出し動作が開始する。
【００３３】
読み出し動作では、高さ方向カウンタ５１０からの高さ方向の画素位置信号（y_count[12:5]）と、長さ方向カウンタ５２０からの長さ方向の画素位置信号（x_count[6:0]）によって、読み出すべき画素位置が指定される。この画素位置は、２次元画像上の画素位置を示す。高さ方向カウンタ５１０及び長さ方向カウンタ５２０からの画素位置信号による画素位置の指定順序は、図６Ａ，Ｂで後述するように、バンドメモリの長さ方向への順次走査を高さ方向へ繰り返す順序となっている。或いは、図７Ａ，Ｂで後述するように、バンドメモリの高さ方向の順次走査を長さ方向へ繰り返す順序としてもよい。
【００３４】
高さ方向カウンタ５１０及び長さ方向カウンタ５２０からの画素位置信号は、配列変換器５５１によってビット配列が変換される。この変換処理により、例えば、図４Ｂに示される画素データの配置状態に適したバンドメモリの読出しアドレス(read_addr[12:0])が生成される。なお、バンドメモリはダブルバッファ構成としてもよく、その場合は１バンド目の読出しを行っている間に２バンド目の書込みを実行することができ、処理の高速化を図ることができる。
【００３５】
ここで高さ方向カウンタ５１０と長さ方向カウンタ５２０の動作を図６Ａ，Ｂ及び図７Ａ，Ｂを用いて説明する。バンドの長さ方向の処理を先に行って逐次バンド高さ方向に次ラインの処理を行う場合は、図６Ａに示すように最初にバンドの左上（x_count＝０、y_count＝０）の画素データを読出す（ステップＳ６１，Ｓ６２）。次にx_countに１を加算し、x_countがバンドの長さ（Bdl-1）に到達していなければ、次の画素を読み出す（ステップＳ６３、Ｓ６４、Ｓ６２）。こうして、長さ方向に順次画素を読み出すための画素位置信号が生成される。x_countがバンドの長さ（Bdl-1）に到達した場合は、x_countをクリアする（ステップＳ６５）。そして、y_countがバンド高さ（Bdh-1）に到達していなければy_countに１を加算して高さ方向に次のラインの左端のデータを読み出す（ステップＳ６６，Ｓ６７，Ｓ６２）。以後、x_countがバンド長さに到達し、y_countがバンド高さに到達するまで同様の動作を繰り返して１バンドの読出しを実行する。ステップＳ６６でy_countがバンド高さに到達していると判定された場合は、y_countをクリア（ステップＳ６８）して本処理を終了する。この結果、図６Ｂで示されるように２次元画像が走査されることになる。なお、本実施形態ではBdl＝ｎである。
【００３６】
バンドの高さ方向の処理を先に行って逐次バンド長さ方向に次画素の処理を行う場合を説明する。この場合、図７Ａ，Ｂに示すように最初にバンドの左上（x_count＝０、y_count＝０）の画素データを読出す（ステップＳ７１，Ｓ７２）。次に、y_countがバンドの高さ（Bdh-1）に到達していなければ、y_countに１を加算して高さ方向に次のラインを読み出す（ステップＳ７３、Ｓ７４，Ｓ７２）。こうして、高さ方向に順次画素を読み出すための画素位置信号が生成される。y_countがバンドの高さ（Bdh-1）に到達した場合は、y_countをクリアする（ステップＳ７５）。そして、x_countがバンド長さ（Bdl-1）に到達していなければ、x_countに１を加算して長さ方向に次の画素の上端のデータを読み出す（ステップＳ７６，Ｓ７７，Ｓ７２）。以後、y_countがバンド高さに到達し、x_countがバンド長さに到達するまで同様の動作を繰り返して１バンドの読出しを実行する。ステップＳ７６で、X_countがバンドの長さに到達していると判定された場合は、x_countをクリア（ステップＳ７８）して本処理を終了する。こうして、図７Ｂに示されるように２次元画像が走査されることになる。
【００３７】
図４Ａにより前述した第１実施形態のセンサ構造の場合、画像データは図４Ｂに示したようにバンドメモリ５４０に格納されている。従って、配列変換器５５１は、図８Ａで示すようにy_countとx_countの配列変換を実施してバンドメモリ５４０の読出しアドレス（read_addr[12:0]）を生成する。このとき、バンドメモリ５４０からのデータ読出し順序は、図６Ａで示した方法で長さ方向カウンタ５２０及び高さ方向カウンタ５１０を駆動した場合、図８Ｂに示される順序となる。即ち、図６Ｂに示される読出し順序が、図８Ｂに示される順序に変更され、この順序でバンドメモリ５４０からの画素データの読み出しが行なわれる。また、図７Ａで示した方法で長さ方向カウンタ５２０及び高さ方向カウンタ５１０を駆動した場合、バンドメモリ５４０からのデータ読出し順序は図８Ｃに示される順序となる。即ち、図７Ｂに示される読出し順序が、図８Ｃに示される順序に変更され、この順序でバンドメモリ５４０からの画素データの読み出しが行なわれる。
【００３８】
なお、本実施形態においては分割しないセンサを使用した場合、長さ方向に３２位置（０〜４ビット）、高さ方向に２５６位置（５〜１２ビット）を指定できる。一方、本実施形態（図４Ａ）のようにセンサ出力が２個（２分割）の場合、分割しないセンサで同サイズのバンドメモリを使用した場合に比して、長さ方向に２倍、高さ方向に２分の１のバンドを扱うことができる。従って、図８Ａは、バンド長さが６４画素、バンド高さが１２８ラインのバンドメモリを想定しているものである。但し、メモリサイズなどによってはこの限りではない。
【００３９】
以上、ＣＣＤセンサ１２４が、図４Ａに示すように、１ラインを２ラインに分割して、各ラインから連続する２画素ずつを順次に出力する形態（２分割２画素）である場合を説明した。本発明は、もちろんこのような出力の形態に限られるものではない。なお、図４Ａに示される構成は、同じセンサを２つおいて高解像度化を実現するのに適した構成である。つまり、センサブロックＡとセンサブロックＢはセンサの画素ピッチの半画素分ずらして配置することで、解像度を２倍にする。そして、その際、読出しクロックの位相が合っている画素同士の方が多重化しやすいため、センサ出力部４１１、４１２のような配線になる。以下、ＣＣＤセンサ１２４の別の構造の例について説明する。図９Ａは各センサブロックのシフトレジスタ９０１〜９０４が各々センサ出力９１１〜９１４を持つ場合の、ＣＣＤセンサ１２４のブロック図である。このようなセンサ構造の場合、読み取った画像データはバンドメモリに図９Ｂに示すように展開される。図９Ａ、図９Ｂに示される出力形態は、１ラインを４ラインに分割して、各ラインから１画素ずつが順次に出力される形態（４分割１画素）である。図９Ｂに示されるようにバンドメモリ５４０に画素データが格納された場合は、配列変換器５５１において図９Ｃで示すように配列変換を実施すればよい。この配列変換器５５１によれば、例えば図６Ｂに示された読出し順序が、図９Ｂの１〜ｎの順番に従った読出し順に変換される。同様にして、図７Ｂに示された読出し順序が配列変換器５５１によりどのように変換されるかは当業者には明らかであろう。
【００４０】
以上説明した配列変換器５５１によるアクセスアドレスの生成について、より一般化すると以下のようになる。
【００４１】
まず、図４Ａ，Ｂや図９Ａ，Ｂで示されたような画像読取部１２０は、
（１）複数のセンサ素子がライン方向に並ぶラインセンサ（ＣＣＤセンサ１２４）を有しており、
（２）画像読取部１２０は、ラインセンサより取得された１ライン分の画素信号をｍライン（ｍは２以上の整数）に分割し、分割されたラインを単位として順次に出力する構成を有する。ここで、分割されたラインの各々には、１ライン分の画素信号からｐ×（ｍ−１）画素おきに抽出された連続するｐ個（ｐは１以上の整数）の画素信号が順次に配置されている。例えば、図４Ａ，Ｂはｍ＝２、ｐ＝２の場合を示しており、図９Ａ，Ｂはｍ＝４、ｐ＝１の場合を示している。以下、ｍラインに分割され、連続するｐ画素ずつ各ラインに画素が配置される形態をｍ分割ｐ画素という。例えば、図４Ａのセンサ出力の形態は２分割２画素、図９Ａのセンサ出力の形態は４分割１画素である。
【００４２】
図４Ｂ，図９Ｂに示されるように、バンドメモリ５４０には、書込アドレスカウンタ５３０によって画像読取部１２０より出力された画素信号がその出力順に従って格納される。
【００４３】
長さ方向カウンタ５２０は、画像読取部１２０より得られる画像のライン方向に対応したＸ方向の位置を示す、複数ビットからなるＸ位置信号としてのx_countを生成する。また、高さ方向カウンタ５１０は、画像読取部１２０より得られる画像のＸ方向に直交するＹ方向の位置を示す、複数ビットからなるＹ位置信号としてのy_countを生成する。ビット配列制御回路５５０は、Ｘ位置信号x_countのビット配列を並べ替えて、これをＹ位置信号y_countと結合することにより、バンドメモリ５４０へのアクセスアドレス信号（read_addr）を生成する。入力補正回路２２０では、画素並べ替え回路５００の上記アドレス生成により得られたアクセスアドレス信号でバンドメモリ５４０へのメモリアクセスを実行して画素信号を取得し、これをセンサ特性補正回路５９０に提供して所定の画像処理が施されることになる。
【００４４】
更に、上記の実施形態に即して、配列変換器５５１の処理をより具体的に述べれば以下のとおりとなる。
（１）Ｘ位置信号x_countの最下位ビット側よりｐ×ｍ−１の数値を表現するのに必要なビット数のビットを抽出する。例えば、図４Ａも図９Ａも、「３」を表現するのに必要な２ビット（０ビット目と１ビット目）が抽出される。
（２）抽出されたビットのうちの下位側からｐ−１の数値を表現するのに必要なビット数のビットを除外した残りのビットをＹ位置信号y_countの最下位側に接続する。図９Ａの出力形態の場合は、「ｐ−１＝０」なので、除外されるビットはなく、抽出された２ビットがそのままＹ位置信号y_countの最下位側に接続される（図９Ｃ）。図４Ａの出力形態場合は、「ｐ−１＝１」なので下位１ビット（０ビット目）が除外され、残りのビット（１ビット目）がＹ位置信号y_countの最下位側に接続される（図８）。
（３）（２）で除外されたビットは、ビット抽出後のＸ位置信号の最下位側に接続される。例えば、図４Ａの出力形態の場合は、（１）で２ビットが抽出された後のＸ位置信号の最下位側に、（２）で除外された０ビット目が接続される（図８）。
（４）更に、例えば１画素が１６ビット（２バイト）の場合のように、１画素で連続する２つのアクセスアドレスが必要な場合は、（３）で生成されたアクセスアドレスの最下位側に０が接続され、連続アクセスの先頭アドレスを生成する。また、１画素で連続する４つのアクセスアドレスが必要な場合は、（３）で生成されたアクセスアドレスの最下位側２ビットに０が接続され、連続アクセスの先頭アドレスを生成する。なお、このように１画素のビット数が複数選択可能な構成にするには、バッファメモリ読出し単位を１画素のビット数が最大となる場合に合わせ、上記最下位側のビットによって必要な画素のデータを選択する構成とする。このようにすれば、１画素のビット数が変わってもアクセス数は変わらない。
【００４５】
従って、本発明を適用可能なＣＣＤセンサ１２４のセンサ構造は前述したものに限られるものではない。例えば、図４Ｂにおいて、センサ出力部４１１にシフトレジスタ４０１，４０２を接続し、センサ出力部４１２にシフトレジスタ４０３，４０４を接続すれば、２ラインの各ラインから１画素ずつが順次に出力されることになる。これを、２分割１画素の形式と称し、この場合、バンドメモリ５４０には図１０の（ｂ）に示すような配置で画素データが格納されることになる。図１０の（ｃ）、（ｄ）はそれぞれ図４Ａ及び図９Ａのセンサ構造を用いた場合の、バンドメモリ５４０における画素データの配置状態を示す。図１０の（ｅ）は、４つのラインから２画素ずつが準じに出力される形態（４分割２画素）による、バンドメモリ５４０における画素データの配置状態を示す（センサ構造の図示は省略する）。図１０の（ａ）はライン分割を行なわない場合のバンドメモリ５４０における画素データの配置状態を示している。
【００４６】
以上のようなセンサ構造に対応した配列変換器５５１によるビット配置の変換例を図１１に示す。
【００４７】
図１１の（ａ）〜（ｅ）は、それぞれ図１０の（ａ）〜（ｅ）に示される画素データの配置状態に対応したビット配置の変換例である。なお、図１１（ａ）〜（ｅ）は１画素のデータサイズが８ビットの場合である。一方、図１１（ｆ）〜（ｊ）は１画素のデータサイズが１６ビットの場合を示している。１画素のデータサイズが１６ビットの場合はバッファメモリのアドレス２個分を１画素で占めるので読出しは常に２アドレス単位になり、アドレスの最下位ビット（read_addr[0]）は常に０を割り当てる。即ち、配列変換器５５１は、図１１の（ｂ）〜（ｅ）のように配列変換を行なった後に、最下位ビットに０を挿入し、ビット０〜３をビット１〜４へシフトする。
【００４８】
本実施形態の配列変換器５５１は、以上の図１１（ａ）〜（ｊ）に示したような配列変換を、ＣＰＵ１１２からの指示に応じて選択的に実行可能である。即ち、ＣＰＵ１１２は、外部記憶装置１１８などに格納されたパラメータによってビット配列制御回路５５０に配列変換器５５１の動作モードを指示し、配列変換の種類を切り替えることができる。従って、同一の画像処理システムで多種類のセンサ構造に対応した画素並べ替えを実現することができる。
【００４９】
以上説明したように、第１実施形態によれば、画素データはＣＣＤセンサ１２４から入力された配列のまま画素データ格納用メモリ（バンドメモリ）に逐次格納される。そして、長さ方向（主走査方向）の画素位置（x_count）を指し示す第１カウンタと高さ方向（副走査方向）の画素位置(y_count)を指し示す第２カウンタは読み出すべき画像復元後の画素位置を指定する。ビット配列制御回路５５０は、x_countとy_countとによって指定された画素位置に対応するバンドメモリ５４０の読み出しアドレスに変換する。そして、バンドメモリ５４０からこの読み出しアドレスによって読み出しを行うことで、画像データの並べ替えが行われ、所望の画像データを得ることができる。またスキャナの複数の分割モードに対しても簡単に対応することができる。
【００５０】
＜第２実施形態＞
次に、第２実施形態について説明する。第２実施形態では、ＣＣＤセンサ１２４の組み立てなどの状況や画像読み取り範囲によって、センサの端部が使用できず、且つ分割の境界面ではない画素位置から読み取りを行うような場合がある。例えば図４Ａのセンサ構造において、センサブロックＡの１番目のセンサ素子が使用できず、シフトレジスタ４０１からは４番目の画素を先頭として画素データが出力される場合がある。このような場合、シフトレジスタＡからの出力には位相ずれが発生し、バンドメモリ５４０には図１２の（ｂ）に示すような配置で画素データが格納される。また、２分割１画素の構成で１画素ずれた場合は、図１２の（ａ）のように画素データが配置される。同様に、４分割１画素の構成で２画素ずれた場合は、図１２の（ｃ）のように画素データが配置され、４分割２画素の構成で４画素ずれが発生した場合は図１２の（ｄ）のように画素データが配置される。そして、この場合、図１２の（ａ）〜（ｄ）に記載されている数字の順に画像を読み出す必要がある。第２実施形態では、このように、バンドメモリ５４０に展開した画素が第１実施形態で示したようには配置されず、位相がずれている場合であっても、位相ズレを補償して正しい画像データに並べ替えることができる画素並べ替え回路５００を説明する。なお、本実施形態の位相補償は、ｍ分割ｐ画素の構成のセンサにおいて、ｐ画素単位で画素ずれが生じた場合を対処するものである。
【００５１】
図１３は第２実施形態による画素並べ替え回路５００の詳細を説明するブロック図である。
【００５２】
図１３では前述の第１実施形態のビット配列制御回路５５０に対して、長さ方向カウンタ５２０の出力のうちの下位３ビット（x_count[2:0]）が位相補償用加算器５５２に接続されている。そして、位相補償用加算器５５２の出力（p_count[2:0]）が、配列変換器５５１に接続されている。ここで位相補償用加算器５５２は配列変換器５５１の動作モードに応じて、指定されたオフセット値での加算を行う回路である。位相補償用加算器５５２の加算ビット範囲は動作モードによって決定され、オフセット値は外部記憶装置１１８などに格納されたパラメータによって指定される。ＣＰＵ１１２は、これらをビット配列制御回路５５０に対して指示する。
【００５３】
図１１に示されるように、画素並べ替え回路５００は、長さ方向カウンタ５２０の出力（Ｘ位置信号）のビット配列の一部のビットを上位側に移動させて、高さ方向カウンタ５１０（Ｙ位置信号）をＸ位置信号の上位側に結合する。この操作により、バンドメモリへの適切なアクセスアドレス信号が生成される。そして、上述した画素ずれの発生により、図１２の（ａ）〜（ｄ）に示されたような順番で画素を読み出すために、位相補償用加算器５５２は、Ｘ位置の最上位側（Ｙ位置信号側）に移動される長さ方向カウンタ５２０の出力ビットを対象として加算を行う。より具体的には、
・２分割１画素の場合：Ｙ位置信号側（最上位側）へ移動したx_count[0:0]に１を加算
・２分割２画素の場合：Ｙ位置信号側（最上位側）へ移動したx_count[1:1]に１を加算
・４分割１画素の場合：Ｙ位置信号側（最上位側）へ移動したx_count[1:0]に１〜３のいずれかを加算（図１２の（ｃ）では２を加算している）
・４分割２画素の場合：Ｙ位置信号側（最上位側）へ移動したx_count[2:1]に１〜３のいずれかを加算（上記の図では２を加算している）。
【００５４】
従って、動作モードが図１１の（ｂ）、（ｇ）の場合、２分割１画素の構成であるので、位相補償用加算器５５２は最下位１ビットx_count[0:0]の１ビットについてオフセット加算が行われる。図１１の（ｃ）、（ｈ）の場合、２分割２画素の構成であるので、位相補償用加算器５５２は、x_count[1:1]の１ビットについてオフセット加算を行う。また、図１１の（ｄ）、（ｉ）の場合、４分割１画素の構成であるので、位相補償用加算器５５２は、x_count[1:0]の２ビットについてオフセット加算を行う。また、図１１の（ｅ）、（ｊ）の場合、４分割２画素の構成であるので、位相補償用加算器５５２は、x_count[2:1]の２ビットについてオフセット加算を行う。なお、位相補償用加算器５５２において、加算によって発生したキャリーは無視される。
【００５５】
以上のように、第２実施形態のビット配列制御回路は、配列変換器５５１によるビット配列の並べ替えに先立って、位相補償を行なうための位相補償用加算器５５２を有する。
位相補償用加算器５５２は、Ｘ位置信号（X_count）のビット配列のうちの、最上位側（Ｙ位置信号との連結側）への移動の対象となるビットに対して位相補償のための加算を行う。加算される値は、当該移動の対象となるビットのビット数で表現可能な範囲の数値の中から選択された整数値となる。例えば、４分割２画素の構成のセンサ出力形態の場合、移動対象となるx_count[2:1]の２ビットの範囲に、２ビットで表現され得る０〜３までのいずれかの整数値を加算することにより位相が補償される。
【００５６】
以上のような第２実施形態によれば、ｍ分割ｐ画素の構成のセンサ出力において、ｐ画素単位の位相ずれが生じても、位相ズレを補償して正しい画像データに並べ替えることができる。
【００５７】
なお、上記各実施形態によれば、バンド領域上の任意の画素位置に対応した画素データのバンドメモリ５４０からの読出しアドレスが、ビット配列制御回路５５０によって生成される。従って、高さ方向カウンタ５１０及び長さ方向カウンタ５２０により指定される画素位置の順番は上記に限られるものではなく、任意の順番で指定することができる。
【００５８】
また、上記各実施形態において、複数種類の分割読み出しや位相ずれに対応できるように、配列変換器５５１や位相補償用加算器５５２の動作をジャンパーやＣＰＵ１１２からの指示により設定できるようにしても良い。このようにすれば、分割読みの形態や位相ずれの異なる画像読取部１２０に対して、共通の画素並べ替え回路５００を利用することが可能となる。
【００５９】
以上のように、上記実施形態によれば、センサ素子の並び通りに分割したままセンサ出力されてバンドメモリに格納されても、バンド単位での副走査方向読み取りの際など、画像処理部による読取りに応じて正しい画素信号をバンドメモリから得ることができる。
【図面の簡単な説明】
【００６０】
【図１】第１実施形態による画像処理装置の全体構成例を示すブロック図である。
【図２】第１実施形態の画像処理部に画像処理コントローラの回路構成例を示すブロック図である。
【図３】実施形態によるバンド処理の動作例を示す図である。
【図４Ａ】第１実施形態のＣＣＤセンサの構造例を示す図である。
【図４Ｂ】図４Ａの構成によって出力された画素データをバンドメモリに格納した状態を示す図である。
【図５Ａ】実施形態による入力補正回路の構成を示すブロック図である。
【図５Ｂ】実施形態による画素並べ替え回路の構成を示すブロック図である。
【図６Ａ】第１実施形態による画素読出しの動作例を示すフローチャートである。
【図６Ｂ】図６Ａの画素読出し動作を説明する図である。
【図７Ａ】第１実施形態による画素読出しの別の動作例を示すフローチャートである。
【図７Ｂ】図７Ａの画素読出し動作を説明する図である。
【図８Ａ】第１実施形態による配列変換器の配列変換動作を説明する図である。
【図８Ｂ】図８Ａの配列変換動作により図６Ｂの読出し動作がどのように変換されるかを示す図である。
【図８Ｃ】図８Ａの配列変換動作により図７Ｂの読出し動作がどのように変換されるかを示す図である。
【図９Ａ】第１実施形態の別のＣＣＤセンサの構造例を示す図である。
【図９Ｂ】図９Ａの構成によって出力された画素データをバンドメモリに格納した状態を示す図である。
【図９Ｃ】第１実施形態による配列変換器の別の配列変換動作を説明する図である。
【図１０】各種ＣＣＤセンサ構造によるバンドメモリへの画素データの配置を示す図である。
【図１１】実施形態によるビット配列制御回路の動作モードを示す図である。
【図１２】シフトレジスタ間で位相ずれが発生した場合のバンドメモリへの画素データの配置、及びバンドメモリからの読出順序を説明する図である。
【図１３】第２実施形態による画素並べ替え回路の構成を示すブロック図である。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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