(57)【要約】【課題】  シリコン基板同一チップ上の半導体素子各々の特性を改善、または特性を損なう事なく、効率よく微細化を行う。【解決手段】  各素子毎に三つ以上の異なるシリコン面方位を適用させる事で、各素子に要求される、少なくとも面方位が影響する特性を最良なものに決定づける。【選択図】  図１
2008192912.tif 000002
【特許請求の範囲】
【請求項１】
チップ状のシリコン基板、もしくはウェハ状のシリコン基板に形成された複数の半導体素子からなる半導体装置において、前記シリコン基板の表面に、少なくとも三つ以上の、それぞれ異なる面方位を有する半導体素子が構成されている事を特徴とする半導体装置。
【請求項２】
シリコン基板の表面の第一の面方位が前記シリコン基板上に形成されたＮＭＯＳトランジスタの少なくともチャネル領域に、第二の面方位がＰＭＯＳトランジスタの少なくともチャネル領域に、第三の面方位がＭＯＳ容量部の少なくともゲート電極直下に、おのおの適用される事を特徴とする半導体装置。
【請求項３】
前記第三の面方位が、さらに、電子や正孔が通過することで素子として機能するシリコン基板とシリコン酸化膜界面の少なくとも一部に適用される事を特徴とする請求項２記載の半導体装置。
【請求項４】
前記電子や正孔が通過するシリコン基板とシリコン酸化膜界面の少なくとも一部の面方位が＜１００＞面から＜０１０＞へ向かって１〜４°傾斜したものである事を特徴とする請求項３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係わり、特にシリコン半導体基板上に形成されるＣＭＯＳデバイスや不揮発性メモリに関する。
【背景技術】
【０００２】
従来、シリコン半導体基板上のＣＭＯＳトランジスタやＭＯＳ容量等は以下の構成・構造が用いられてきた。
【０００３】
まず、図３に示すように、単一面方位、例えば＜１００＞や＜１１０＞等をもつシリコンウェハ基板２８上に公知の技術により、所望の場所に、例えばシリコン酸化膜をゲート酸化膜３２、３３とし、ポリシリコンをゲート電極３５、３６としたＮＭＯＳトランジスタ４０、ＰＭＯＳトランジスタ４１、及び、シリコン基板２８表面に下部電極３１、シリコン酸化膜をゲート酸化膜３４、ポリシリコンをゲート電極３７としたＭＯＳ容量４２を公知の技術を応用して形成する。
形成されたＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ、ＭＯＳ容量等においては、いずれの半導体素子もチャネル領域や、シリコン基板とシリコン酸化膜界面では単一の面方位が適用されていた。
【０００４】
しかし、通常＜１００＞面に対しての電子の移動度は高いが、正孔の移動度は電子の１／４〜１／２に落ちてしまう。また＜１１０＞面に対しては正孔の移動度は＜１００＞面に比較し２倍以上となるが、電子の移動度が著しく劣化する。
【０００５】
つまり単一面方位上にＣＭＯＳトランジスタを形成した場合、ＮＭＯＳ、もしくはＰＭＯＳの駆動能力が他方に比べ劣化し、それを補う為にトランジスタのチャネル幅を大きくする必要があり、トランジスタの微細化が行い難い。
【０００６】
一方、ＮＭＯＳ、ＰＭＯＳトランジスタ双方の駆動能力を損なうことなくＣＭＯＳ構成をとるため、シリコン基板に二つの面方位を混在させ、ＮＭＯＳトランジスタを＜１００＞面上に、ＰＭＯＳトランジスタを＜１１０＞面上に形成した構造が適用される。（例えば、特許文献１もしくは特許文献２参照）
【特許文献１】特開２００５−１０９４９８号公報
【特許文献２】特開２００２−３５９２９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来の素子構造、単一面方位の場合でも、ＮＭＯＳ、ＰＭＯＳに異なる面方位を適用させた場合でも、チャネル表面や、ゲート酸化膜界面となるシリコン基板は均一で平坦な面である。
【０００８】
よって平坦なシリコン基板表面上に形成されたシリコン酸化膜は、シリコン単結晶と二酸化シリコンを構成する分子の大きさの違いからその界面には結晶歪みや未結合手が多数存在するため、以下に記載する問題があった。
【０００９】
１、トランジスタの駆動能力改善や、微細化の為にゲート酸化膜をより薄膜化させると界面の結晶歪みの影響が顕著となり、ゲート酸化膜の絶縁耐圧特性や信頼性が劣化する。
【００１０】
２、特にシリコン基板表面が蓄積側で使用される事の多いＭＯＳ容量や、電子や正孔を通過させて使用する不揮発性メモリのトンネル酸化膜は、トランジスタのゲート酸化膜より顕著にその特性や信頼性に、界面の結晶歪みが影響し、薄膜化による素子の微細化を困難としている。
【００１１】
本発明は半導体素子の構造を改善して、シリコン基板上に形成される半導体素子について上記の問題点を取り除くことを課題とする。
【課題を解決するための手段】
【００１２】
本発明の半導体装置では、各々の素子毎に三つ以上の異なる面方位を適用させる事で、各素子に要求される特性のうち、少なくとも面方位が影響する特性を最良なものに素子ごとに独立して決定づけることができる。
【発明の効果】
【００１３】
本発明は以上説明したように、三つ以上の面方位を一つのチップに混在させることで各素子に要求される特性を他に影響される事なく最良のものとする事ができ、素子サイズを効果的に縮小する事ができる。
【発明を実施するための最良の形態】
【００１４】
本発明の第一の実施例を以下に説明する。
まず図１（ａ）に示すように、シリコン基板１上の所望の場所に、例えばシリコン酸化膜をゲート酸化膜８、９とし、ポリシリコンをゲート電極１１、１２としたＮＭＯＳトランジスタ１６、ＰＭＯＳトランジスタ１７、及び、シリコン基板表面に下部電極７、シリコン酸化膜をゲート酸化膜１０、ポリシリコンをゲート電極１３としたＭＯＳ容量１８を公知の技術を応用して形成する。ＭＯＳ容量はその下部電極をＰ型としても、Ｎ型としても以下に述べる効果に変わりは無い。
【００１５】
この時、シリコン基板の面方位は、より良好なトランジスタの駆動能力を確保する為、ＮＭＯＳトランジスタの少なくともチャネル領域２には電子の移動度の大きな＜１００＞面を、ＰＭＯＳトランジスタの少なくともチャネル領域３には正孔の移動度が大きい＜１１０＞面、または＜１１１＞面を適用させる。これによりＮＭＯＳ、ＰＭＯＳともに高い駆動能力が維持でき、トランジスタのチャネル幅を必要以上に確保する必要がない。
【００１６】
半導体装置は一つのチップ上にトランジスタのみならず複数の素子を混載させたものである事が殆どである。よって、図１（ａ）にある様にＭＯＳ容量が混載される場合、少なくとも容量を形成するゲート直下のシリコン基板４には＜１００＞面から＜０１０＞面へ向かって１〜４°に傾斜した面方位を適用させる。＜１００＞面から１〜４°傾斜させたシリコン基板表面は前述の＜１００＞面、＜１１０＞面そのものと違って均一で平坦なものではなく、図１（ｂ）に示すように、その断面はシリコン原子１９層が段差を形成したステップ構造となっている。
【００１７】
これにより、シリコン基板表面に形成される、特にシリコン熱酸化膜について、その分子の大きさの違いが起因するシリコン基板と二酸化シリコン膜界面での結晶歪みがステップ部で基板のシリコン原子間距離大きくなる事で緩和され、シリコン酸化膜の絶縁耐圧、信頼性などが改善される。よってＭＯＳ容量においてもゲート酸化膜となるシリコン酸化膜の薄膜化が容易となり特性を損ねる事なく小面積化が可能になる。
【００１８】
ここで、トランジスタのゲート酸化膜もＭＯＳ容量とその基本構造は変わらず、往々にしてＭＯＳ容量とトランジスタのゲート酸化膜は同一の膜、もしくは同一の工程で形成される事が多い。
【００１９】
前述の実施例ではトランジスタのチャネル領域、つまりゲート酸化膜が形成される部分は１〜４°の傾斜面を適用させていない。しかし主に蓄積状態で使用されるＭＯＳ容量と違い、反転状態で使用されるトランジスタのゲート酸化膜部はＭＯＳ容量より電気的ストレスが小さく、同一膜厚であっても耐圧、信頼性にはより余裕があり、もしＭＯＳ容量の微細化の為ゲート酸化膜の薄膜化を行い、同じ膜をトランジスタのゲート酸化膜に適用してもゲート絶縁性を含むトランジスタ特性や信頼性を律速する事はない。
【００２０】
更に特に図示はしていないが、トランジスタのチャネル領域に１〜４°傾斜面を適用させると、ゲート酸化膜界面の結晶ゆがみを緩和する事から、ゲート酸化膜の絶縁耐圧、信頼性の改善は勿論、チャネル領域における電子や正孔といったキャリアの界面での散乱が抑制され１／ｆノイズを低減でき、高精度アナログ回路素子に適しており、特に表面チャネル型トランジスタでその効果が大きく、例えばＮＭＯＳトランジスタの少なくともチャネル領域を＜１００＞面から１〜４°傾斜させた面方位とすると良い。この場合はトランジスタの１／ｆノイズ低減と共にゲート酸化膜の膜質改善効果も得る事ができる。
【００２１】
この様にＭＯＳトランジスタのみからなる半導体装置であっても、三つ以上の面方位を、各トランジスタに要求される特性に応じて適用させる事で最良の半導体装置の特性を効率良く得る事ができる。
【００２２】
次に本発明を半導体不揮発性メモリに適用させた第二の実施例を以下に説明する。
【００２３】
不揮発性メモリセルは通常、フローティングゲート部に電荷を注入する事によってデータの書き換えを行い、保持する機構を用いている。この時、電荷をやり取りするセルのシリコン基板側とポリシリコン等で形成されるフローティングゲートとは薄いシリコン熱酸化膜で隔てられており、データの書き換えはこのシリコン酸化膜に電荷を通して行っている。
【００２４】
よって、メモリセルの書き換え回数や、データ保持特性等は、電荷をやり取りする部分の酸化膜の絶縁耐圧が如何に高いか、トラップや、欠陥などが如何に少ないかにかかっており、こうしたシリコン酸化膜特性を決める一つの要素がシリコン基板とシリコン酸化膜界面の結晶歪みであり、シリコン酸化膜を薄膜化するほど界面での結晶歪みの影響が大きくなる。
【００２５】
そこで、図２に示すように例えばＥＥＰＲＯＭセルの、少なくともフローティングゲート部２６との電荷のやりとりが行われるシリコン酸化膜から成るトンネル酸化膜２５の形成領域２２に＜１００＞面から＜０１０＞面へ向かって１〜４°に傾斜した面方位を適用させる。
【００２６】
この１〜４°に傾斜した面方位は、前述の第一の実施例にある通り、均一で平坦なものではなく、シリコン原子層が段差を形成したステップ構造となっており、シリコン基板とシリコン膜界面での結晶歪みがステップ部で緩和され、トンネル酸化膜質が改善される。
【００２７】
これによりメモリセル特性が改善される事は勿論、酸化膜質の劣化を伴うことなくトンネル酸化膜の薄膜化が容易となり、延いてはデータ書込みの低電圧化から、セルをはじめ周辺回路トランジスタの微細化が可能となる。
【００２８】
尚、不揮発性メモリ装置はメモリセル単体で完成するわけではなく、セルを駆動する為の回路など、ＣＭＯＳトランジスタや各種要素が含まれる。よって一つのチップに上記メモリセルと、＜１００＞面のチャネル領域をもつＮＭＯＳトランジスタ、＜１１０＞面のチャネル領域をもつＰＭＯＳトランジスタ等、少なくとも三つの面方位を混在した半導体装置とすることで最良の素子特性を効率よく得る事ができる。
【００２９】
ここで、メモリセルのゲート電極はフローティングゲートのみ図示している。このフローティングゲートをコントロールする為のコントロールゲート電極はフローティングゲートとシリコン酸化膜などで容量結合された、例えば第二のポリシリコンゲートをフローティングゲート上に形成しても良いし、シリコン基板中に拡散層配線として形成しても良い。
【００３０】
不揮発性メモリセルに関しては、トンネル酸化膜領域を持たず、セルトランジスタのゲート酸化膜のドレイン端部から電荷を注入するものもあるが、前述の実施例同様、少なくとも電荷のやり取りのあるドレイン端部のゲート酸化膜界面部に＜１００＞面から＜０１０＞面へ向かって１〜４°に傾斜した面方位を適用させれば同様の効果が得られる。
【００３１】
本実施例の図ではＮＭＯＳメモリセルを代表例として挙げているが、ＰＭＯＳメモリセル構造であっても本実施例を適用させれば同様の効果が得られる事は言うまでもない。
【００３２】
その他、シリコン面方位が持つ特徴として、＜１１０＞面にも熱応力が小さいという特徴があり、＜１１１＞面は酸化が最もされにくいという特徴があるので、シリコン基板や基板に形成された導電部と上部金属配線とのオーミックコンタクトが取り易くトランジスタのソース／ドレインの寄生抵抗低減、高精度抵抗素子に適している。
【００３３】
この様な面方位を各々の素子ごとに三つ以上組み合わせることで最良の特性を持つ半導体装置を得る事ができる。
【００３４】
複数の面方位を一つのチップ状、もしくはウェハ上に形成するには、選択的な面方位エッチを複数回行う、面方位の異なるシリコンを直接張り合わせるといった手法で可能となる。更に、トランジスタや半導体素子に適用される、異なった面方位は、チップやウェハ上の同一面内にある必要はなく、単一の結晶から各面方位を表面に出す為に、三次元的に配置されていても本実施例に挙げた効果を全く損ねる事は無い。
【図面の簡単な説明】
【００３５】
【図１】本発明に係る第一の実施例の説明図である。
【図２】本発明に係る第二の実施例の説明図である。
【図３】従来の技術の説明図である。
【符号の説明】
【００３６】
１、２０、２８    シリコン半導体基板
２    ＮＭＯＳトランジスタチャネル領域
３    ＰＭＯＳトランジスタチャネル領域
４    ＭＯＳ容量ゲート酸化膜界面
５、２１、２９    Ｐ型ウェル
６、３０    Ｎ型ウェル
７、３１    ＭＯＳ容量下部電極
８、９、１０、２４、３２、３３、３４    ゲート酸化膜
１１、１２、１３、３５、３６、３７    ゲート電極
１４、３８    Ｎ型ソース・ドレイン
１５、３９    Ｐ型ソース・ドレイン
１６、４０    ＮＭＯＳトランジスタ
１７、４１    ＰＭＯＳトランジスタ
１８、４２    ＭＯＳ容量
１９    シリコン原子
２２    トンネル酸化膜界面
２３    メモリセルＮ型ドレイン
２５    トンネル酸化膜
２６    フローティングゲート電極
２７    メモリセルＮ型ソース
【図１】
2008192912.tif 000003
【図２】
2008192912.tif 000004
【図３】
2008192912.tif 000005