(57)【要約】【課題】グレイコードカウンタ回路を備えることなく、デコード回路の電力消費を低減させ、駆動周波数の低下を抑制できる表示制御回路を提供する。【解決手段】本アクティブマトリクス型表示装置の表示制御回路２００に備えられるアドレス信号出力部２４は、タイミング制御部２３からのタイミング制御信号ＴＳに応じて、所定のルックアップテーブルに予め記憶された所定の順番でアドレス信号Ａ０，Ａ１，Ａ２を出力する。このアドレス信号は、各値が２つ以上同時に変化しないよう定められているグレイコードのうち、存在しない走査信号線に対応する出力値が削除された値から順に選ばれる。よって、ハザードの発生をほとんど抑制することができ、誤選択によるデコード回路の電力消費をゼロにでき、存在しない走査信号線を駆動するための期間が必要である場合に生じる駆動周波数の低下を抑制できる。【選択図】図８
2008020781.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス型表示装置に備えられる（２k −ｊ）本（ｋは２以上の自然数であり、ｊは２(k-1) 未満の自然数である）の走査信号線を駆動するための走査線駆動回路であるデコード回路にｋビットの値を有するアドレス信号を与える表示制御回路であって、
前記走査信号線の全てが一度ずつ所定の選択期間毎に駆動される間に、前記アドレス信号の任意の異なる２つ以上のビットの値が同時に変化する回数を最も少なくする順番で、前記選択期間毎に１つ以上のビットの値を変化させたアドレス信号を出力するアドレス信号出力手段を備えることを特徴とする、表示制御回路。
【請求項２】
前記アドレス信号出力手段は、ｋビットのグレイコードカウンタから順に出力されるべき２k 個のグレイコードのうち、前記デコード回路に与えるとすれば前記走査信号線が駆動されないｊ個のグレイコードが削除された値を前記アドレス信号として順に出力することを特徴とする、請求項１に記載の表示制御回路。
【請求項３】
前記アドレス信号出力手段は、前記アドレス信号として順に出力されるべき値を所定の記憶手段に記憶していることを特徴とする、請求項２に記載の表示制御回路。
【請求項４】
請求項１から請求項３までのいずれか１項に記載の表示制御回路と、
前記表示制御回路から出力される画像信号に対応する複数の映像信号を伝達するための複数の映像信号線と、
前記複数の映像信号線と交差する複数の走査信号線と、
前記複数の映像信号線と前記複数の走査信号線との交差部にそれぞれ対応してマトリクス状に配置される複数の画素形成部と、
前記複数の映像信号線および前記複数の走査信号線を駆動するための駆動制御回路と
を備えるマトリクス型表示装置。
【請求項５】
前記表示制御回路は、
前記複数の画素形成部において２階調より多い階調の画素表示が行われるべき所定の多階調表示モードの場合、前記順番でアドレス信号を出力することなく時分割階調表示方式に基づく所定のアドレス信号を出力し、
前記複数の画素形成部において２階調の画素表示が行われるべき所定の２階調表示モードの場合、前記順番でアドレス信号を出力することを特徴とする、請求項４に記載のマトリクス型表示装置。
【請求項６】
マトリクス型表示装置に備えられる（２k −ｊ）本（ｋは２以上の自然数であり、ｊは２(k-1) 未満の自然数である）の走査信号線を駆動するための走査線駆動回路であるデコード回路にｋビットの値を有するアドレス信号を与えて表示を制御する表示制御方法であって、
前記走査信号線の全てが一度ずつ所定の選択期間毎に駆動される間に、前記アドレス信号の任意の異なる２つ以上のビットの値が同時に変化する回数を最も少なくする順番で、前記選択期間毎に１つ以上のビットの値を変化させたアドレス信号を出力するアドレス信号出力ステップを備えることを特徴とする、表示制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば液晶などの表示素子を用いたマトリクス型表示装置、その表示制御回路、およびその表示制御方法に関する。
【背景技術】
【０００２】
一般に、アクティブマトリクス型の液晶表示装置は、液晶層を挟持する２枚の基板を含む表示部を備えており、当該２枚の基板のうち一方の基板には、映像信号線としての複数のデータ線と走査信号線としての複数のゲート線とが格子状に配置され、それら複数のデータ線とゲート線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素形成部が設けられている。各画素形成部は、装置の表示部を構成しており、ゲート線にゲート端子が接続されデータ線にソース端子が接続されたスイッチング素子であるＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：薄膜トランジスタ）と、そのＴＦＴのドレイン端子に接続された画素電極とを含む。これら画素形成部を含む上記基板は、ＴＦＴ基板と呼ばれる。また、上記２枚の基板のうちＴＦＴ基板に対向する他方の基板には、上記複数の画素形成部に共通的に設けられた対向電極である共通電極と、表示色を形成するためのカラーフィルタ（ＣＦ：Ｃｏｌｏｒ  Ｆｉｌｔｅｒ）とが設けられている。この基板はＣＦ基板と呼ばれる。
【０００３】
このようなアクティブマトリクス型液晶表示装置は、その表示部のデータ線を駆動するデータドライバと、その表示部のゲート線を駆動するゲートドライバと、上記共通電極を駆動するための共通電極駆動回路と、データドライバ、ゲートドライバ、および共通電極駆動回路を制御するための表示制御回路とを有している。
【０００４】
また近年、同様の構成を有しながら、電気光学素子として強誘電性液晶やプラズマディスプレイを使用したアクティブマトリクス型表示装置がある。この表示装置では、各画素に対応する電気光学素子の作成条件等のバラツキにより、同一の電圧・パルス幅を有する駆動信号を与えても得られる画素輝度が異なる場合がある。このため、１フレーム期間に１回の表示状態を設定する階調表示方法では、このような電気光学素子において必要な階調表示品位を得ることが困難となることがある。そこで、このアクティブマトリクス型表示装置では、電気光学素子について、１フレーム期間に複数回、その階調表示状態を切り替えることにより、必要な階調数を得る時分割階調表示方式が採用されることがある。この時分割階調表示方式を採用する表示装置では、表示すべき階調に応じて任意の走査線が適宜に選択されるので、ゲートドライバは一般的なシフトレジスタを使用することができず、デコード回路を使用することが多い。このデコード回路を使用すれば簡単な回路構成で選択すべき走査線アドレス情報により任意の走査線を適宜に選択することができる（例えば、特許文献１を参照）。
【０００５】
もっとも、上記デコード回路を使用したゲートドライバを備えるアクティブマトリクス型表示装置は、上記のような時分割階調表示方式を採用するものに限られるわけではなく、通常の階調表示方式を使用した一般的なアクティブマトリクス表示装置においても、シフトレジスタに代えて上記デコード回路が使用される。
【０００６】
ここで時分割階調表示方式が採用されるか否かにかかわらず、以上のようなデコード回路を使用したゲートドライバを備えるアクティブマトリクス型表示装置には、デコード回路に起因する以下の問題点がある。すなわち、一般的なデコード回路は、入力信号線のうち２つ以上の（論理レベルに対応する）電位が変化するとハザードが生じることが知られている。このハザードにより上記表示装置では走査線が一瞬だけ誤選択されるので、ノイズや誤動作の原因となり、また消費電力が増大する。
【０００７】
そこで従来より、このハザードを防止するため、デコード回路への入力信号をグレイコードカウンタ回路により生成するアクティブマトリクス型表示装置がある（例えば、特許文献２を参照）。
【０００８】
このグレイコードカウンタ回路は、生成する信号により表される複数の論理値が２つ以上同時に変化しないことが知られており、ハザード防止のために使用可能であることも知られている。したがって、上記グレイコードカウンタ回路を備えたアクティブマトリクス型表示装置では、ノイズや誤動作が防止され、消費電力を低減させることができる。
【特許文献１】特開２００４−２７１８９９号公報
【特許文献２】特開平１０−１７０８８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、上記グレイコードカウンタ回路を備えた従来のアクティブマトリクス型表示装置では、デコード回路へｋビット（ｋは２以上の自然数）の入力信号を与える場合、２k 本の走査信号線を選択することが可能であるが、走査信号線数が（２k −ｊ）本（ｊは２(k-1) 未満の自然数）である場合、存在しない走査信号線への誤選択（不要な選択動作）が発生する。
【００１０】
ここで、この誤選択される期間を画像信号における画像データが存在しない期間（ブランキング期間と呼ばれる）内に含まれるように走査信号線が駆動される場合には表示に異常が生じることはない。しかし、上記従来の表示装置は、表示に寄与しない期間中も走査信号線を選択する動作が行われることから無駄な電力消費が増加し、また表示に寄与しない走査信号線を駆動するための期間が必要になることから走査信号線の駆動周波数が低下する。
【００１１】
そこで本発明は、グレイコードカウンタ回路を備えることなく、走査信号線を駆動するためのデコード回路の電力消費を低減させ、駆動周波数の低下を抑制することができる表示制御回路およびそれを備えるマトリクス型表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
第１の発明は、マトリクス型表示装置に備えられる（２k −ｊ）本（ｋは２以上の自然数であり、ｊは２(k-1) 未満の自然数である）の走査信号線を駆動するための走査線駆動回路であるデコード回路にｋビットの値を有するアドレス信号を与える表示制御回路であって、
前記走査信号線の全てが一度ずつ所定の選択期間毎に駆動される間に、前記アドレス信号の任意の異なる２つ以上のビットの値が同時に変化する回数を最も少なくする順番で、前記選択期間毎に１つ以上のビットの値を変化させたアドレス信号を出力するアドレス信号出力手段を備えることを特徴とする。
【００１３】
第２の発明は、第１の発明において、
前記アドレス信号出力手段は、ｋビットのグレイコードカウンタから順に出力されるべき２k 個のグレイコードのうち、前記デコード回路に与えるとすれば前記走査信号線が駆動されないｊ個のグレイコードが削除された値を前記アドレス信号として順に出力することを特徴とする。
【００１４】
第３の発明は、第２の発明において、
前記アドレス信号出力手段は、前記アドレス信号として順に出力されるべき値を所定の記憶手段に記憶していることを特徴とする。
【００１５】
第４の発明は、第１から第３までのいずれか１つの発明に記載の表示制御回路と、
前記表示制御回路から出力される画像信号に対応する複数の映像信号を伝達するための複数の映像信号線と、
前記複数の映像信号線と交差する複数の走査信号線と、
前記複数の映像信号線と前記複数の走査信号線との交差部にそれぞれ対応してマトリクス状に配置される複数の画素形成部と、
前記複数の映像信号線および前記複数の走査信号線を駆動するための駆動制御回路と
を備えるマトリクス型表示装置である。
【００１６】
第５の発明は、第４の発明において、
前記表示制御回路は、
前記複数の画素形成部において２階調より多い階調の画素表示が行われるべき所定の多階調表示モードの場合、前記順番でアドレス信号を出力することなく時分割階調表示方式に基づく所定のアドレス信号を出力し、
前記複数の画素形成部において２階調の画素表示が行われるべき所定の２階調表示モードの場合、前記順番でアドレス信号を出力することを特徴とする。
【００１７】
第６の発明は、第５の発明において、
マトリクス型表示装置に備えられる（２k −ｊ）本（ｋは２以上の自然数であり、ｊは２(k-1) 未満の自然数である）の走査信号線を駆動するための走査線駆動回路であるデコード回路にｋビットの値を有するアドレス信号を与えて表示を制御する表示制御方法であって、
前記走査信号線の全てが一度ずつ所定の選択期間毎に駆動される間に、前記アドレス信号の任意の異なる２つ以上のビットの値が同時に変化する回数を最も少なくする順番で、前記選択期間毎に１つ以上のビットの値を変化させたアドレス信号を出力するアドレス信号出力ステップを備えることを特徴とする。
【発明の効果】
【００１８】
上記第１の発明によれば、グレイコードカウンタ回路を備えることなく、アドレス信号出力手段から出力されるアドレス信号をデコーダ回路に与えることによりハザードの発生をほとんど抑制することができる。またこのことと共に、存在しない走査信号線に対する誤選択が生じないことから、当該存在しない走査信号線を駆動するためのデコード回路の電力消費をゼロにすることができ、装置全体として消費電力を低減することができる。さらに上記存在しない走査信号線を駆動するための期間が不要となることから、当該期間が必要である場合に生じる走査信号線回路における駆動周波数の低下を抑制することができる。
【００１９】
上記第２の発明によれば、アドレス信号出力手段により、グレイコードのうち、デコード回路に与えるとすれば走査信号線が駆動されないｊ個のグレイコードが削除された値がアドレス信号として順に出力されるので、ｊ個の存在しない走査信号線を駆動するためのデコード回路の電力消費をゼロにすることができ、装置全体として消費電力を低減することができ、走査信号線回路における駆動周波数の低下を抑制することができる。
【００２０】
上記第３の発明によれば、アドレス信号として順に出力されるべき値が所定の記憶手段に記憶されているので、アドレス信号出力手段により、上記アドレス信号を容易に生成することができる。
【００２１】
上記第４の発明によれば、上記第１の発明と同様の効果をマトリクス型表示装置において奏することができる。
【００２２】
上記第５の発明によれば、上記第１の発明と同様の効果を時分割階調表示方式を使用したマトリクス型表示装置において、２階調表示モードの場合に奏することができる。
【００２３】
上記第６の発明によれば、上記第１の発明と同様の効果を表示制御方法において奏することができる。
【発明を実施するための最良の形態】
【００２４】
＜１．  液晶表示装置の全体構成および動作＞
図１は、本発明の一実施形態に係るアクティブマトリクス型液晶表示装置の全体構成を示すブロック図である。この液晶表示装置は、表示制御回路２００、ソースドライバ（映像信号線駆動回路）３００、およびゲートドライバ（走査信号線駆動回路）４００からなる駆動制御部と、表示部５００とを備えている。表示部５００は、複数本（Ｍ本）の映像信号線ＳＬ（１）〜ＳＬ（Ｍ）と、複数本（Ｎ本）の走査信号線ＧＬ（１）〜ＧＬ（Ｎ）と、それら複数本の映像信号線ＳＬ（１）〜ＳＬ（Ｍ）と複数本の走査信号線ＧＬ（１）〜ＧＬ（Ｎ）との交差点にそれぞれ対応して設けられた複数個（Ｍ×Ｎ個）の画素形成部を含んでおり（以下、走査信号線ＧＬ（ｎ）と映像信号線ＳＬ（ｍ）との交差点に対応する画素形成部を参照符号“Ｐ（ｎ，ｍ）”で示すものとする。）、図２および図３に示すような構成となっている。ここで、図２は、本実施形態における表示部５００の構成を模式的に示し、図３は、この表示部５００における画素形成部Ｐ（ｎ，ｍ）の等価回路を示している。
【００２５】
なお、本発明は、走査信号線数が（２k −ｊ）本（ｊは２(k-1) 未満の自然数）である場合に適用可能であるが、以下では説明を簡便にするため、走査信号線の数Ｎを７本とする。また、本発明は、主たる変形例において後述するように時分割階調表示方式を採用した表示装置にも適用可能であるが、本実施形態の表示装置は、以下に説明するように（液晶層への印加電圧を適宜に制御する）通常の階調表示方式が採用されている。
【００２６】
図２および図３に示すように、各画素形成部Ｐ（ｎ，ｍ）は、対応する交差点を通過する走査信号線ＧＬ（ｎ）にゲート端子が接続されるとともに当該交差点を通過する映像信号線ＳＬ（ｍ）にソース端子が接続されたスイッチング素子であるＴＦＴ１０と、そのＴＦＴ１０のドレイン端子に接続された画素電極Ｅｐｉｘと、上記複数個の画素形成部Ｐ（ｎ，ｍ）（ｎ＝１〜Ｎ、ｍ＝１〜Ｍ）に共通的に設けられた共通電極（「対向電極」ともいう）Ｅｃｏｍと、上記複数個の画素形成部Ｐ（ｎ，ｍ）に共通的に設けられ画素電極Ｅｐｉｘと共通電極Ｅｃｏｍとの間に挟持された電気光学素子としての液晶層とによって構成される。
【００２７】
なお、各画素形成部Ｐ（ｎ，ｍ）は、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）のいずれかの色を表示するものであって、図２に示すように、同じ色を表示する画素形成部Ｐ（ｎ，ｍ）が映像信号線ＳＬ（１）〜ＳＬ（Ｍ）に沿って配置されており、かつ走査信号線ＧＬ（１）〜ＧＬ（７）に沿った方向にＲＧＢの順で配置されている。
【００２８】
各画素形成部Ｐ（ｎ，ｍ）では、画素電極Ｅｐｉｘと、それに液晶層を挟んで対向する共通電極Ｅｃｏｍとによって液晶容量が形成されており、その近傍に補助容量Ｃｓが形成されている。
【００２９】
ＴＦＴ１０は、走査信号線ＧＬ（ｎ）に印加される走査信号Ｇ（ｎ）がアクティブになると、当該走査信号線が選択されて導通状態となる。そして、画素電極Ｅｐには駆動用映像信号Ｓ（ｍ）が映像信号線ＳＬ（ｍ）を介して印加される。これにより、その印加された駆動用映像信号Ｓ（ｍ）の電圧（共通電極Ｅｃの電位を基準とする電圧）が、その画素電極Ｅｐを含む画素形成部Ｐ（ｎ，ｍ）に画素値として書き込まれる。
【００３０】
表示制御回路２００は、外部から送られる表示データ信号ＤＡＴとタイミング制御信号ＴＳとを受け取り、デジタル画像信号ＤＶと、表示部５００に画像を表示するタイミングを制御するためのソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、ラッチストローブ信号ＬＳ、および後述する走査信号線選択のための３ビットのアドレス信号を出力する。なお、以下ではこの３ビットのパラレルデータのうちの各ビットを表す信号をそれぞれアドレス信号Ａ０，Ａ１，Ａ２と呼ぶ。
【００３１】
ここで、外部からの表示データ信号ＤＡＴは、それぞれ１つの画素形成部に与えられるべき８ビットのデータである赤色表示データＤＲ、緑色表示データＤＧ、および青色表示データＤＢからなる合計２４ビットのパラレルデータを含んでいる。
【００３２】
ソースドライバ３００は、表示制御回路２００から出力されたデジタル画像信号ＤＶ、ソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、およびラッチストローブ信号ＬＳを受け取り、表示部５００内の各画素形成部Ｐ（ｎ，ｍ）の画素容量を充電するために駆動用映像信号を各映像信号線ＳＬ（１）〜ＳＬ（Ｍ）に印加する。このとき、ソースドライバ３００では、ソースクロック信号ＳＣＫのパルスが発生するタイミングで、各映像信号線ＳＬ（１）〜ＳＬ（Ｍ）に印加すべき電圧を示すデジタル画像信号ＤＶが順次に保持される。そして、ラッチストローブ信号ＬＳのパルスが発生するタイミングで、上記保持されたデジタル画像信号ＤＶがアナログ電圧に変換される。変換されたアナログ電圧は、駆動用映像信号として全ての映像信号線ＳＬ（１）〜ＳＬ（Ｍ）に一斉に印加される。すなわち、本実施形態においては、映像信号線ＳＬ（１）〜ＳＬ（Ｍ）の駆動方式には線順次駆動方式が採用される。
【００３３】
ゲートドライバ４００は、表示制御回路２００から出力されたアドレス信号Ａ０，Ａ１，Ａ２に基づいて、各走査信号線ＧＬ（１）〜ＧＬ（７）にアクティブな走査信号を所定の順番で印加するデコード回路を備える。このデコード回路については後述する。
【００３４】
以上のようにして、各映像信号線ＳＬ（１）〜ＳＬ（Ｍ）に駆動用映像信号が印加され、各走査信号線ＧＬ（１）〜ＧＬ（７）に走査信号が印加されることにより、表示部５００に画像が表示される。なお、共通電極Ｅｃｏｍは、不図示の電源回路により所定電圧の供給を受けて共通電極電位Ｖｃｏｍに保持される。
【００３５】
＜２．  ゲートドライバおよび表示制御回路の構成および動作＞
次に、ゲートドライバ４００および表示制御回路２００の構成および動作について説明する。図４は、本実施形態におけるゲートドライバ４００に含まれるデコード回路４０の回路図であり、図５は、このデコード回路４０の真理値表である。さらに、このデコード回路４０と比較してその特徴を明らかにするため、入力信号が３ビットで出力信号が８ビットの従来のデコード回路の回路図と真理値表を図６および図７に示す。図６は、この従来のデコード回路の回路図であり、図７は、この従来のデコータ回路の真理値表である。
【００３６】
図４に示されるように、このデコード回路４０は、入力信号が３ビット（Ａ０〜Ａ２）で出力信号が８ビット（Ｙ０〜Ｙ７）の従来のデコード回路とは異なり、出力信号が７ビット（Ｙ０〜Ｙ６）となっており、このことからデコード回路４０において省略された出力信号Ｙ７に対応する値が図５に示される真理値表に記載されていない。このように、デコード回路４０の出力が７ビットであるのは、走査信号線の数が７本であることに対応させるためである。なお、このデコード回路４０の上記入力信号は、アドレス信号Ａ０，Ａ１，Ａ２である。
【００３７】
図８は、表示制御回路２００の構成を示すブロック図である。この表示制御回路２００は、装置外部から与えられる表示データ信号ＤＡＴに含まれる１フレーム分の画素値（表示階調データ）を記憶する入力データ記憶部２１と、入力データ記憶部２１に記憶される各行毎の画素値（表示階調データ）が後述する行の順番で再配列されたデジタル画像信号ＤＶに含まれるべき画素値を出力するデータ再配列出力部２２と、タイミング制御を行うタイミング制御部２３と、タイミング制御部２３からの制御信号ＣＴに応じて後述するアドレス信号Ａ０，Ａ１，Ａ２を出力するアドレス信号出力部２４とを備えている。なお、入力データ記憶部２１は、図示されない半導体メモリ等の記憶装置における所定の記憶領域にデータを記憶している。
【００３８】
タイミング制御部２３は、外部から送られるタイミング制御信号ＴＳを受け取り、データ再配列出力部２２およびアドレス信号出力部２４の動作を制御するための制御信号ＣＴと、表示部５００に画像を表示するタイミングを制御するためのソーススタートパルス信号ＳＳＰ、ソースクロック信号ＳＣＫ、およびラッチストローブ信号ＬＳとを出力する。
【００３９】
データ再配列出力部２２は、上記タイミング制御部２３からのタイミング制御信号ＴＳに応じて、入力データ記憶部２３に記憶される各行毎の画素値を、予め記憶された所定の順番で各行毎に読み出しデジタル画像信号ＤＶとして出力する。この順番は後述するアドレス信号Ａ０，Ａ１，Ａ２により指定される行の順番であり、ここでは１行目、２行目、４行目、３行目、７行目、６行目、５行目の順である。
【００４０】
このデータ再配列出力部２２により、デジタル画像信号ＤＶは（ＲＧＢ各８ビット合計２４ビットのパラレルデータとして）ソースドライバ３００に供給される。ソースドライバ３００では、そのデジタル画像信号ＤＶが各色毎にアナログ電圧に変換され、駆動用映像信号として対応する全ての映像信号線ＳＬ（１）〜ＳＬ（Ｍ）に一斉に印加される（線順次駆動）。このようにして映像信号線ＳＬ（１）〜ＳＬ（Ｍ）に駆動用映像信号として印加された電圧は、それぞれ、ゲートドライバ４００によるアクティブな走査信号Ｇ（１）〜Ｇ（７）の（後述する図１０に示されるような）所定の順番での印加によって導通状態となったＴＦＴ１０を介して、各画素形成部Ｐ（ｎ，ｍ）の画素電極Ｅｐｉｘに印加され、当該画素形成部Ｐ（ｎ，ｍ）の画素容量に保持される。この画素容量における保持電圧が液晶に印加されて表示部５００の光の透過率が制御されることで、画像が表示される。
【００４１】
また、アドレス信号出力部２４は、上記タイミング制御部２３からのタイミング制御信号ＴＳに応じて、所定のルックアップテーブルに予め記憶された所定の順番でアドレス信号Ａ０，Ａ１，Ａ２を出力する。以下、このルックアップテーブルについて説明する。
【００４２】
図９は、このアドレス信号Ａ０，Ａ１，Ａ２の各値を順に示すルックアップテーブルである。なお、上記各値に添えて記載される行の値は、対応するアドレス信号により指定される表示行であり、データ再配列出力部２２に予め記憶される上記順番に対応している。
【００４３】
ここで、この行の値は、後に詳しく説明するように前述した図５に示されるデコード回路４０の真理値表により一意に定まるが、この真理値表は前述した図４に示されるデコード回路４０の回路構成により定まるので、この回路構成を適宜に設計変更することによりアドレス信号により指定される表示行を（例えば最初の行から順に、または一行空けて、といったように）適宜に決定することができる。
【００４４】
この図９に示されるように、このアドレス信号は一般的なインクリメントカウンタの出力値のように下位から上位のビットへ順に値が大きくなるものではなく、いわゆるグレイコードカウンタの出力値（以下、「グレイコード」という）に類似するものである。ここでこのグレイコードは、前述したように出力される各値が２つ以上同時に変化しないよう定められているためハザードを防止することができるが、本表示装置のように走査信号線数が２k 本でない場合には存在しない走査信号線への誤選択（不要な選択動作）が発生してしまう。そこでグレイコードの各出力値のうち存在しない走査信号線に対応する出力値（ここでは存在しない８行目の走査信号線ＧＬ（８）を駆動するためのＡ０，Ａ１，Ａ２の論理値が「１」となるアドレス信号に対応する部分）が削除された値を上記ルックアップテーブルに記憶させ、アドレス信号出力部２４によりこのルックアップテーブルに記憶された出力値が順に参照されてアドレス信号Ａ０，Ａ１，Ａ２が生成される。
【００４５】
この図９に示されるグレイコード類似の出力値は、グレイコードカウンタ回路により生成することができないので、上記ルックアップテーブルのような形で上記値が格納される所定の記憶部における記憶領域を参照することにより生成される構成が好適である。なお、上記出力値は特別な信号出力回路等により生成されてもよい。
【００４６】
以上のようにアドレス信号出力部２４から出力されるアドレス信号Ａ０，Ａ１，Ａ２は、デコード回路４０に入力され、デコード回路４０は、図４に示されるように出力信号Ｙ０〜Ｙ６を出力する。この出力信号Ｙ０〜Ｙ６は、走査信号線ＧＬ（１）〜ＧＬ（７）に印加される走査信号Ｇ（１）〜Ｇ（７）となる。次に、図１０を参照して上記アドレス信号Ａ０，Ａ１，Ａ２および走査信号Ｇ（１）〜Ｇ（７）について詳しく説明する。
【００４７】
図１０は、アドレス信号Ａ０，Ａ１，Ａ２および走査信号Ｇ（１）〜Ｇ（７）のタイミング図である。なお、この図１０では、各信号の電位がＨｉｇｈの場合はアクティブまたは論理値が「１」であることを示し、Ｌｏｗの場合は非アクティブまたは論理値が「０」であることを示している。
【００４８】
図１０に示されるように、時刻ｔ０においてアドレス信号Ａ０，Ａ１，Ａ２の論理値が「０」となるので走査信号Ｇ（１）がアクティブとなる。すなわち、図５に示されるデコード回路４０の真理値表を参照すると、アドレス信号Ａ０，Ａ１，Ａ２の論理値が「０」の場合には出力信号Ｙ０の論理値のみが「１」となるので、全ての走査信号のうち、この出力信号Ｙ０に対応する走査信号Ｇ（１）のみがアクティブになる。なお、この走査信号Ｇ（１）は次の時刻ｔ１までの間アクティブであるので、この時刻ｔ０から次の時刻ｔ１までの間が走査信号線ＧＬ（１）の選択期間であり、他の走査信号線も以下同様の選択期間中に選択される。
【００４９】
続いて、時刻ｔ１においてアドレス信号Ａ０の論理値が「０」から「１」となり、アドレス信号Ａ１，Ａ２の論理値が「０」のまま変化しない場合、図５に示されるデコード回路４０の真理値表を参照すればわかるように、走査信号Ｇ（１）のみがアクティブとなる。ここで、この時刻ｔ１において、アドレス信号Ａ０，Ａ１，Ａ２の値は２つ以上同時に変化していないのでハザードが生じることはない。
【００５０】
しかし、時刻ｔ２においては、アドレス信号Ａ０の論理値が「０」から「１」となり、アドレス信号Ａ１の論理値が「１」から「０」となり、アドレス信号Ａ２の論理値が「１」のまま変化しない場合、アドレス信号Ａ０，Ａ１の２つが同時に変化しているのでハザードが生じる。例えば、時刻ｔ２の前後の微小な時間内で、上記アドレス信号Ａ０がアドレス信号Ａ１よりも後に変化する場合、当該微小時間内で上記アドレス信号Ａ０，Ａ１，Ａ２の各値は、それぞれ一旦「０」、「０」、「１」となった後、最終的に「１」、「０」、「１」と変化するので、この場合には上記微小時間内で走査信号（２）のみが一旦アクティブとなった後に走査信号（６）のみがアクティブとなる。そのため、走査信号（２）が誤って出力される、すなわち走査信号線ＧＬ（２）が誤って選択されることになる。その後、時刻ｔ３以降においては、時刻ｔ０以降の信号変化が繰り返される。なお、上記の時点でハザードが発生するのは、存在しない８行目の走査信号線ＧＬ（８）を駆動するためのＡ０，Ａ１，Ａ２の論理値が「１」となるアドレス信号に対応する部分がグレイコードから削除されたためである。
【００５１】
このように、本表示装置における上記表示制御回路２００の構成ではハザードを完全に防止することはできないが、図１０に示されるように、時刻ｔ０から時刻ｔ３までの間、すなわち１フレーム期間にハザードは１度しか生じないので、一般的なインクリメントカウンタによりデコード回路への入力信号が生成される場合よりも格段にハザードの発生を抑制することができる。
【００５２】
＜３．  効果＞
以上のように本実施形態における表示制御回路およびそれを備えるアクティブマトリクス型表示装置は、グレイコードカウンタ回路を備えることなく、ハザードの発生をほとんど抑制することができる。
【００５３】
またこのことと共に、本実施形態では、存在しない走査信号線に対する誤選択が生じないことから、当該存在しない走査信号線を駆動するためのデコード回路の電力消費をゼロにすることができ、装置全体として消費電力を低減することができる。
【００５４】
さらに上記存在しない走査信号線を駆動するための期間が不要となることから、当該期間が必要である場合に生じる走査信号線回路における駆動周波数の低下を抑制することができる。
【００５５】
＜４.  変形例＞
＜４.１  主たる変形例＞
上記実施形態では、画素値に基づく階調表示が行われる表示装置を前提に説明したが、上記表示制御回路２００により生成されるグレイコードに類似したアドレス信号を受け取るデコード回路４０は、上記の表示装置とは異なる時分割階調方式を使用した表示装置に備えられる場合においても、所定の場合には上記効果を奏する。以下、詳しく説明する。
【００５６】
前述したようにデコード回路を使用したゲートドライバは、シフトレジスタを使用したゲートドライバとは異なり、アドレス信号の値が適宜の期間維持されることにより所望の行に対応する走査信号線を所望の期間選択することができる。よって、時分割階調方式を使用した表示装置ではデコード回路を使用したゲートドライバが備えられることが多い。もっとも、多くの階調を時分割で制御する場合には前述したグレイコードに類似した順番を含む固定的な順番で走査信号線を選択することができないので、その場合にはハザードの発生を防止することはできない。
【００５７】
しかし、特に携帯電話などに使用される表示装置では低消費電力状態で簡易な表示を長時間行う必要があるので、このための表示モードである２階調表示モードを備えることが多い。この２階調表示モードでは、典型的には白（最も明るい階調）と黒（最も暗い階調）との２色のみで表示が行われるので、上記時分割階調方式が使用される場合であっても走査信号線を所定の順番で選択することにより表示を行うことが可能である。そこで、この時分割階調方式を使用した表示装置は、２階調表示モードであるときに例えば図９に示すルックアップテーブルに記載されるようなグレイコードに類似の順番でデコード回路へ入力されるアドレス信号の各値を順に変化させて走査信号線を所定の順番で選択することにより表示を行う。このように構成すれば、２階調表示モードであるとき、グレイコードカウンタ回路を備えることなく、ハザードの発生をほとんど抑制することができる。また、２階調表示モードでない場合にはハザードの発生を防止することはできないが、図９に示すルックアップテーブルに記載されるようなアドレス信号と表示行との対応関係を設定することにより、２階調表示モードでない場合であっても存在しない走査信号線を駆動するためのデコード回路の電力消費をゼロにすることができ、また存在しない走査信号線を駆動するための期間が必要である場合に生じる走査信号線回路における駆動周波数の低下を抑制することができる。
【００５８】
＜４.２  その他の変形例＞
本実施形態では、走査信号線数は７本であるが、走査信号線駆動回路であるデコード回路へｋビットのアドレス信号が与えられる場合、（２k −ｊ）本の走査信号線を有する表示装置であっても同様の効果を奏することができる。上記走査信号線数であれば、存在しないｊ本の走査信号線への誤選択（不要な選択動作）が発生するからである。この構成において、アドレス信号出力部２４は、ｋビットのグレイコードカウンタから順に出力されるべき２k 個のグレイコードのうち、デコード回路に与えるとすれば走査信号線が駆動されないｊ個のグレイコードが削除された値をアドレス信号として順に出力することになる。
【００５９】
なお、以上ではアクティブマトリクス型の液晶表示装置を例に挙げて説明したが、マトリクス型の表示装置であれば、有機ＥＬ素子を使用したマトリクス型の表示装置などにも本発明の適用が可能である。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施形態に係るアクティブマトリクス型液晶表示装置の全体構成を示すブロック図である。
【図２】アクティブマトリクス型液晶表示装置の表示部の構成を模式的に示す図である。
【図３】アクティブマトリクス型液晶表示装置における画素形成部の等価回路を示す回路図である。
【図４】上記実施形態におけるゲートドライバに含まれるデコード回路の回路図である。
【図５】上記実施形態におけるデコード回路の真理値表である。
【図６】従来のデコード回路の回路図である。
【図７】従来のデコータ回路の真理値表である。
【図８】上記実施形態における表示制御回路の構成を示すブロック図である。
【図９】上記実施形態において、アドレス信号の各値を順に示すルックアップテーブルである。
【図１０】上記実施形態において、アドレス信号および走査信号のタイミング図である。
【符号の説明】
【００６１】
１０          …ＴＦＴ（スイッチング素子）
２１          …入力データ記憶部
２２          …データ再配列出力部
２３          …タイミング制御部
２４          …アドレス信号出力部
２００        …表示制御回路
３００        …ソースドライバ
４００        …ゲートドライバ
５００        …表示部
Ａ０〜Ａ２    …アドレス信号
ＤＡＴ        …表示データ信号
ＤＶ          …デジタル画像信号
Ｃｌｃ        …液晶容量
Ｃｓ          …寄生容量
Ｅｃｏｍ      …共通電極
Ｅｐｉｘ      …画素電極
ＧＬ（ｎ）    …走査信号線（ｎ＝１〜Ｎ）
ＳＬ（ｍ）    …データ号線（ｍ＝１〜Ｍ）
Ｐ（ｎ，ｍ）  …画素形成部（ｎ＝１〜Ｎ、ｍ＝１〜Ｍ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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