(57)【要約】【課題】周波数の高いクロック信号を使用する場合であっても、データを確実かつ正確に処理できるデータ処理装置およびデータ処理方法を提供する。【解決手段】ＡＳＩＣ部１０は、クロック（ＳＤＣＬＫ）信号を、ＳＤＣＬＫ信号線へ出力するためのクロック信号出力手段と、クロック信号出力手段から出力されたクロック信号をＡＳＩＣ部１０内でフィードバックさせるクロック信号フィードバック手段とを備え、クロック信号フィードバック手段によってフィードバックさせ、さらにデータ信号の遅延分を遅延させたクロック（ＳＤＣＬＫＩＮ）信号の周期に基づいて、ＳＤＲＡＭ２４からのデータを処理する。【選択図】図２
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【特許請求の範囲】
【請求項１】
データ処理手段と、前記データ処理手段に接続され、当該データ処理手段で処理されるデータを保持するメモリ手段と、を備え、前記データ処理手段から出力されたクロック信号がクロック信号伝送用の信号線を介して前記メモリ手段へ入力され、入力されたクロック信号に基づいて、前記メモリ手段から前記データ処理手段へ前記データが出力され、当該出力に基づいて前記データ処理手段に入力されたデータを当該データ処理手段で処理するデータ処理装置において、
前記データ処理手段は、
前記クロック信号を、前記クロック信号伝送用の信号線へ出力するためのクロック信号出力手段と、
前記クロック信号出力手段から出力されたクロック信号を当該データ処理手段内でフィードバックさせるクロック信号フィードバック手段と、を有し、
前記クロック信号フィードバック手段によってフィードバックされたクロック信号の周期に基づいて、前記メモリ手段からのデータを処理する、ことを特徴とするデータ処理装置。
【請求項２】
前記クロック信号フィードバック手段は、前記クロック信号出力手段から出力されたクロック信号を所定時間保持した後で、当該データ処理手段内へフィードバックさせる、ことを特徴とする請求項１に記載のデータ処理装置。
【請求項３】
前記クロック信号フィードバック手段によってフィードバックされたクロック信号を、所定時間保持する保持手段を更に有し、
前記保持手段で所定時間保持されたクロック信号の周期に基づいて、前記メモリ手段からのデータを処理する、ことを特徴とする請求項１に記載のデータ処理装置。
【請求項４】
データ処理手段のクロック信号出力手段から出力された所定周期のクロック信号が、クロック信号伝送用の信号線を介してメモリ手段へ入力され、入力されたクロック信号に基づいて前記メモリ手段がデータを出力し、出力された前記データを前記データ処理手段で処理するデータ処理方法において、
前記クロック信号出力手段から前記クロック信号伝送用の信号線へ向けて出力されたクロック信号を、前記データ処理手段内へフィードバックさせるステップと、
フィードバックされたクロック信号の周期に基づいて、前記メモリ手段からの前記データを処理するステップと、を具備することを特徴とするデータ処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速なデータ処理を行うデータ処理装置およびデータ処理方法に関する。
【背景技術】
【０００２】
従来、ＡＳＩＣと当該ＡＳＩＣに接続された外部メモリ（ＳＤＲＡＭ）とを含み、クロック発生回路で生成された所定周期のクロック信号に基づいて、前記外部メモリから前記ＡＳＩＣへデータを出力し、出力されたデータをＡＳＩＣが処理している。この場合、ＡＳＩＣにおけるデータ処理は、クロック発生回路で生成された所定周期のクロック信号に基づいて行われている。具体的には、ＡＳＩＣから出力されたクロック信号の立ち上がりをＳＤＲＡＭが認識することでデータをＡＳＩＣへ出力しており、ＡＳＩＣでは、クロック信号の立ち上がり時から立ち下がり時までの一周期内で、データ処理を実行するようにしている。
【特許文献１】特開２００３−１７３２９０
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述したように、ＡＳＩＣにおいて、クロック信号の立ち上がり時から立ち下がり時までの一周期内で、データ処理を実行するようにしているが、ＡＳＩＣよりクロック信号を出力してから、当該ＡＳＩＣにデータが入力されるまでに要する時間が、クロック信号の一周期内に締める割合が高くなればなるほど、一周期内でデータ処理を実行する時間が十分でなくなってしまう。このため、データ処理の精度が損なわれるという問題がある。
【０００４】
また、ＡＳＩＣよりクロック信号を出力してから、当該ＡＳＩＣにデータが入力されるまでに要する時間が、クロック信号の一周期内を超えるような場合であると、誤ったデータ処理に繋がってしまうという問題がある。
【０００５】
現在では、より高速なデータ処理が求められており、できる限り周波数の高いクロック（高周波クロック）信号を使用するようにしているため、クロックの一周期当たりの時間がより短くなるように装置が構成されるが、このような装置構成であると、上述した諸問題が顕著になってしまう。
【０００６】
本発明は、このような問題点に鑑みてなされたものであり、本発明の目的は、高速なデータ処理が要求される周波数の高いクロック信号を使用する場合であっても、データを確実かつ正確に処理できるデータ処理装置およびデータ処理方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明は、データ処理手段と、前記データ処理手段に接続され、当該データ処理手段で処理されるデータを保持するメモリ手段とを備え、前記データ処理手段から出力されたクロック信号がクロック信号伝送用の信号線を介して前記メモリ手段へ入力され、入力されたクロック信号に基づいて、前記メモリ手段から前記データ処理手段へ前記データが出力され、当該出力に基づいて前記データ処理手段に入力されたデータを当該データ処理手段で処理するデータ処理装置において、前記データ処理手段が、前記クロック信号を、前記クロック信号伝送用の信号線へ出力するためのクロック信号出力手段と、前記クロック信号出力手段から出力されたクロック信号を当該データ処理手段内でフィードバックさせるクロック信号フィードバック手段とを有し、前記クロック信号フィードバック手段によってフィードバックされたクロック信号の周期に基づいて、前記メモリ手段からのデータを処理することを特徴とする。
【０００８】
前記クロック信号フィードバック手段は、前記クロック信号出力手段から出力されたクロック信号を所定時間保持した後で、当該データ処理手段内へフィードバックさせることが好ましい。または、前記クロック信号フィードバック手段によってフィードバックされたクロック信号を、所定時間保持する保持手段を更に有し、前記保持手段で所定時間保持されたクロック信号の周期に基づいて、前記メモリ手段からのデータを処理することが好ましい。
【０００９】
また、本発明は、データ処理手段のクロック信号出力手段から出力された所定周期のクロック信号が、クロック信号伝送用の信号線を介してメモリ手段へ入力され、入力されたクロック信号に基づいて前記メモリ手段がデータを出力し、出力された前記データを前記データ処理手段で処理するデータ処理方法において、前記クロック信号出力手段から前記クロック信号伝送用の信号線へ向けて出力されたクロック信号を、前記データ処理手段内へフィードバックさせるステップと、フィードバックされたクロック信号の周期に基づいて、前記メモリ手段からの前記データを処理するステップとを具備することを特徴とする。
【発明の効果】
【００１０】
本発明は、ＡＳＩＣ部内でクロック信号をフィードバックさせ、さらにデータ信号の遅延分を遅延させたクロック信号の周期に基づいて、メモリ手段からのデータを処理するようにしたので、高速なデータ処理が要求される周波数の高いクロック信号を使用する場合であっても、データを確実かつ正確に処理することができる。
【発明を実施するための最良の形態】
【００１１】
本発明の実施の形態について図面を参照して説明する。図１は、本発明のデータ処理装置を示すシステム構成図である。なお、本実施の形態では、データ処理装置として携帯電話機を例示して説明する。図１において、データ処理装置は、アンテナ１１を介して基地局と信号の送受信を行うＲＦ送受信部１２と、データを処理するＡＳＩＣ部（データ処理手段）１０と、ＡＳＩＣ部１０で処理されるデータを保持するＳＤＲＡＭ（メモリ手段）２４と、プログラムを格納するＦＬＡＳＨメモリ２５と、所定周期の高周波クロック信号を生成する高周波クロック発振器２０と、液晶表示部１４と、音声信号のＡ−Ｄ、Ｄ−Ａ変換を行うコーデック部１８と、電話機スピーカ２２と、電話機マイク２３と、ユーザからの入力情報をＣＰＵ１５に与えるキー入力部１９とを備えている。ＡＳＩＣ部１０は、内部に、信号の変復調を行うベースバンド部１３と、信号の処理、制御を行うＣＰＵ１５と、ＳＤＲＡＭ２４の制御を行うメモリ制御部１７とを備えている。
【００１２】
図２は、データ処理装置のＡＳＩＣ部とＳＤＲＡＭの外部接続構成を示す図である。データ処理装置は、クロック信号をクロック信号伝送用の信号線（ＳＤＣＬＫ信号線）へ出力するためのクロック信号出力手段と、クロック信号出力手段から出力されたクロック信号をＡＳＩＣ部１０内でフィードバックさせるクロック信号フィードバック手段を備えている。クロック信号出力手段は、出力バッファ２６と信号線からなり、クロック信号フィードバック手段は、入力バッファ２７と信号線からなる。図２において、ａ−ｂ間の部分がクロック信号出力手段であり、ｂ−ｃ間の部分がクロック信号フィードバック手段である。クロック（ＳＤＣＬＫ）信号は、クロック信号出力手段からＳＤＣＬＫ信号線へ出力されるとともに、ＡＳＩＣ部１０内でクロック信号フィードバック手段によりクロック（ＳＤＣＬＫＩＮ）信号としてフィードバックされる。ＳＤＲＡＭ２４は、ＡＳＩＣ部１０からの所定周期のクロック信号に基づいて、ＡＳＩＣ部１０へデータを出力し、ＡＳＩＣ部１０は、クロック信号フィードバック手段によってフィードバックされたクロック（ＳＤＣＬＫＩＮ）信号の周期に基づいて、ＳＤＲＡＭ２４からのデータをラッチして処理する。
【００１３】
クロック信号をＡＳＩＣ部１０内でフィードバックするのは以下の理由による。メモリ制御部１７は、ＣＰＵ１５からのコマンドを受けてＳＤＲＡＭ２４にアクセスするためのシーケンスを備えており、シーケンスに基づきＳＤＲＡＭ２４にＳＤＣＬＫ、ＣＳ／、ＲＡＳ／、ＣＡＳ／等の制御信号を出力する。図２に示すように、ＡＳＩＣ部１０やＳＤＲＡＭ２４のデータ信号やクロック信号の入出力部には、入出力バッファが存在する。ＳＤＲＡＭ２４にデータを書き込む場合には、クロック（ＳＤＣＬＫ）信号は、ＣＳ／、ＲＡＳ／、ＣＡＳ／等の制御信号と同じようにＡＳＩＣ部１０やＳＤＲＡＭ２４の入出力バッファを通過するため、タイミング上の問題は生じない。ところが、ＳＤＲＡＭ２４からデータを読み出す場合には、クロック（ＳＤＣＬＫ）信号は、データを書き込む場合と同様に、ＣＳ／、ＲＡＳ／、ＣＡＳ／等の制御信号と同じように、ＳＤＲＡＭ２４へ到達するが、その後、図において点線で示すように、ＤＲＡＭ２４の内部遅延量およびＳＤＲＡＭ２４側の出力バッファ遅延量およびＳＡＳＩＣ部１０側の入力バッファ遅延量が全て加算されて、クロック信号としてＡＳＩＣ部１０に入力される。この時、クロック信号（１００ＭＨｚ）の周期を１０ｎｓ、アクセスマージンを５ｎｓ、遅延量を３ｎｓとすると、タイミングマージンΔＴは、ΔＴ＝１０−（５＋３）＝２より、２ｎｓとなる。１００ＭＨｚで動作させるには、２ｎｓのタイミングマージンではタイミング設計上危険である。上述したように、クロック信号フィードバック手段によってフィードバックされたクロック信号を用いれば、遅延量を３ｎｓが無くなるので、タイミングマージンΔＴは、ΔＴ＝１０−５＝５より、５ｎｓとなるので、１００ＭＨｚで安定して動作させることが可能となる。
【００１４】
図３は、信号タイミング図である。ＳＤＲＡＭ側では、ＳＤＣＬＫ信号の立ち上がりにより、データをＤＡＴＡ線に出力し、ＡＳＩＣ側では、ＳＤＣＬＫＩＮ信号の立ち上がりによりＡＳＩＣに入力されたデータをラッチする。ＳＤＣＬＫＩＮ信号の立ち上がりによりＡＳＩＣに入力されたデータをラッチするのは、高速なクロック（例えば、１００ＭＨｚ）に対応して確実にデータを捕捉できるようにするためである。
【００１５】
図４は、ＡＳＩＣ部の回路の一例を示す図である。クロック信号出力手段に備える出力バッファ２６は、高速なバッファであり、クロック信号フィードバック手段に備える入力バッファ２７は、出力バッファ２６よりも低速であり、データ信号の遅延量と同じ遅延量を有するバッファである。データ信号は、ＳＤＲＡＭ２４内部の遅延とＳＤＲＡＭ２４の入出力バッファによる遅延が加算されてＡＳＩＣ部１０に入力されるのに対し、フィードバックされたクロック（ＳＤＣＬＫＩＮ）信号には、このような遅延が無いので、フィードバックされたままのクロック（ＳＤＣＬＫＩＮ）信号でデータを受け取ろうとすると、データの取りこぼしが発生する虞がある。そこで、入力バッファ２７においてデータ信号の遅延分を遅延させるようにしたものである。ＡＳＩＣ部１０は、ＳＤＲＡＭ２４からのデータを、入力バッファ２７で遅延させたクロック（ＳＤＣＬＫＩＮ）信号の周期に基づいて、ラッチ回路２９で捕捉する。さらに、ラッチ回路２９で捕捉されたデータを、シフトレジスタ３１に送り、Ｌａｔｅｎｃｙの設定（内部回路の段数の設定）でクロックのズレを吸収して、ＡＳＩＣ内部のＭＥＭＣＬＫ信号とのタイミング整合をとる。
【００１６】
図５は、ＡＳＩＣ部の回路の他の一例を示す図である。図５では、クロック信号出力手段に備える出力バッファ２６にも、クロック信号フィードバック手段に備える入力バッファ２７にも、共に高速なバッファを使用して、入力バッファ２７とは別に設けられた遅延回路３２で、データ信号の遅延分を遅延させるようにしている。その他は図４と同様である。ＡＳＩＣ部１０は、ＳＤＲＡＭ２４からのデータを、遅延回路３２で遅延させたクロック（ＳＤＣＬＫＩＮ）信号の周期に基づいて、ラッチ回路２９で捕捉し、ラッチ回路２９で捕捉されたデータを、シフトレジスタ３１に送り、Ｌａｔｅｎｃｙの設定（内部回路の段数の設定）でクロックのズレを吸収して、ＡＳＩＣ内部のＭＥＭＣＬＫ信号とのタイミング整合をとる。
【００１７】
図６に遅延回路の一例を示す。遅延回路３２は、それぞれが所定単位の遅延量（例えば１ｎｓ）を有する複数段のバッファ３３とセレクタ３４とからなり、セレクタ３４でバッファ３３の出力を切り替えて、遅延量を変えることができるようにしている。また、予め遅延量を設定するようにしても良い。
【００１８】
上述したように、ＡＳＩＣ部内でクロック信号をフィードバックさせ、さらにデータ信号の遅延分を遅延させたクロック信号の周期に基づいて、メモリ手段からのデータを処理するようにしたので、高速なデータ処理が要求される周波数の高いクロック信号を使用する場合であっても、データを確実かつ正確に処理することができる。
【００１９】
なお、上述した実施例では、ＡＳＩＣ部で処理されるデータを保持するメモリ手段としてＳＤＲＡＭを用いたが、ＳＤＲＡＭのみではなく、ＦＬＡＳＨメモリなどの他の外部メモリを用いてもよい。
【図面の簡単な説明】
【００２０】
【図１】本発明のデータ処理装置を示すシステム構成図である。
【図２】データ処理装置のＡＳＩＣ部とＳＤＲＡＭの外部接続構成を示す図である。
【図３】信号タイミング図である。
【図４】ＡＳＩＣ部の回路の一例を示す図である。
【図５】ＡＳＩＣ部の回路の他の一例を示す図である。
【図６】遅延回路の一例を示す図である。
【符号の説明】
【００２１】
１０  ＡＳＩＣ部
１１  アンテナ
１２  ＲＦ送受信部
１３  ベースバンド部
１４  液晶表示部
１５  ＣＰＵ
１７  メモリ制御部
１８  コーデック部
１９  キー入力部
２０  高周波クロック発振器
２２  スピーカ
２３  マイク
２４  ＳＤＲＡＭ
２５  ＦＬＡＳＨメモリ
２６  出力バッファ
２７  入力バッファ
２９  ラッチ回路
３１  シフトレジスタ
３２  遅延回路
３３  バッファ
３４  セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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