(57)【要約】【課題】強誘電体膜の所望の分極反転特性を維持しつつ、上部電極とコンタクトとの接続性を向上することが可能な強誘電体メモリを提供する。【解決手段】本発明に係る強誘電体メモリ１００は、キャパシタ１００ｂは、既述のバリア層１１４と、このバリア層１１４上に形成された下部電極１１５と、この下部電極１１５上に形成されたＡＢＯ３ペロブスカイト型導電性酸化膜である第１のＳＲＯ膜１１６と、この第１のＳＲＯ膜上に形成された強誘電体膜１１７と、この強誘電体膜１１７上に形成されたＡＢＯ３ペロブスカイト型導電性酸化膜である第２のＳＲＯ膜１１８と、この第２のＳＲＯ膜上に形成された第１の上部電極１１９ａと、この第１の上部電極１１９ａ上に形成された第２の上部電極１１９ｂと、を有する。  第１の上部電極１１９ａは、ＡＯｘ型導電性酸化膜からなる。また、第２の上部電極１１９ｂは、Ａ金属膜からなる。【選択図】図１
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【特許請求の範囲】
【請求項１】
強誘電体のヒステリシス特性を利用して情報を記憶する強誘電体メモリであって、
半導体基板と、
前記半導体基板の上方に形成された下部電極と、
前記下部電極上に形成された強誘電体膜と、
前記強誘電体膜上に形成された上部電極と、を備え、
前記上部電極は、前記強誘電体膜上に形成されたＡＯｘ型導電性酸化膜と、前記ＡＯｘ型導電性酸化膜上に形成されたＡ金属膜と、を含み、
前記Ａ金属は、Ｉｒ、Ｒｕ、Ｒｈ、Ｐｔ、Ｏｓ、およびＰｄのうち何れかの貴金属である
ことを特徴とする強誘電体メモリ。
【請求項２】
前記強誘電体膜と前記ＡＯｘ型導電性酸化膜との間に、さらにＡＢＯｘペロブスカイト型導電性酸化膜が形成されている
ことを特徴とする請求項１に記載の強誘電体メモリ。
【請求項３】
強誘電体のヒステリシス特性を利用して情報を記憶する強誘電体メモリであって、
半導体基板と、
前記半導体基板の上方に形成された下部電極と、
前記下部電極上に形成された強誘電体膜と、
前記強誘電体膜上に形成された上部電極と、を備え、
前記上部電極は、前記強誘電体膜上に形成された第１のＡＯｘ型導電性酸化膜と、前記第１のＡＯｘ型導電性酸化膜上に形成された第２のＡＯｘ型導電性酸化膜と、を含み、
前記第２のＡＯｘ型導電性酸化膜は、前記第１のＡＯｘ型導電性酸化膜よりもＡ金属の濃度が高く、
前記Ａ金属は、Ｉｒ、Ｒｕ、Ｒｈ、Ｐｔ、Ｏｓ、およびＰｄのうち何れかの貴金属である
ことを特徴とする強誘電体メモリ。
【請求項４】
前記強誘電体膜と前記第１のＡＯｘ型導電性酸化膜との間に、さらにＡＢＯｘペロブスカイト型導電性酸化膜（“Ｂ”は金属である）が形成されていることを特徴とする請求項３に記載の強誘電体メモリ。
【請求項５】
強誘電体のヒステリシス特性を利用して情報を記憶する強誘電体メモリの製造方法であって、
半導体基板の上方に、下部電極を形成し、
前記下部電極上に、強誘電体膜を形成し、
前記強誘電体膜上に化成スパッタによりＡＯｘ型導電性酸化膜を形成することにより、上部電極を形成し、
前記Ａ金属は、Ｉｒ、Ｒｕ、Ｒｈ、Ｐｔ、Ｏｓ、およびＰｄのうち何れかの貴金属であり、
前記化成スパッタの後、同一チャンバ内でＡ金属をスパッタする
ことを特徴とする強誘電体メモリの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体のヒステリシス特性を利用して情報を記憶する強誘電体メモリおよび強誘電体メモリの製造方法に関する。
【背景技術】
【０００２】
近年、低消費電力、高集積、高速動作、高エンデュランス、不揮発、ランダムアクセス可能などの利点から、強誘電体膜を利用した不揮発性メモリである強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が開発されている。
【０００３】
このＦｅＲＡＭでは、キャパシタ部分にＰＺＴ（Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３）、ＢＩＴ（Ｂｉ４Ｔｉ３Ｏ１２）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）などの強誘電体膜を使用する。これらの強誘電体膜は、ペロブスカイト構造を基本とした結晶構造を有する。このペロブスカイト構造は酸素八面体を基本構造とする。すなわち、これらの強誘電体膜は残留分極を有し、この残留分極によりＦｅＲＡＭの不揮発性が得られる。
【０００４】
また、強誘電体膜の成膜プロセスは、半導体メモリ作製プロセスと整合性がある、スパッタ法、ＭＯＣＶＤ法、ゾルゲル法などが使用される。
【０００５】
これらＰＺＴなどの強誘電体膜は下部電極上で結晶化するため、下部電極の材料・結晶構造の影響が大きい。
【０００６】
また、上部電極材料・構造はキャパシタ特性に与える影響が大きく、特に、半導体メモリ作製プロセスでのキャパシタ劣化、強誘電体キャパシタの信頼性などに直接影響する。
【０００７】
キャパシタのリーク特性、Ｃ−Ｖ特性、分極特性、電気特性の経時変化、保持特性、疲労特性などもすべて、電極材料と構造に密接に関連する。
【０００８】
通常、上部電極には、Ｐｔ、Ｉｒ、Ｒｕなどの貴金属、ＩｒＯ２、ＲｕＯ２などの貴金属酸化物、ＳｒＲｕＯ３、ＬａＮｉＯ３、（Ｌａ、Ｓｒ）ＣｏＯ３などのペロブスカイト構造に代表される導電性複合酸化物などが使用されている。特に、上部電極として代表的なものはＩｒＯ２である。このＩｒＯ２は、ＰＺＴ膜上にＩｒターゲットを用いた化成スパッタ法などで成膜する。
【０００９】
キャパシタのサイズが従来の数ミクロン平方からサブミクロン平方へと微細化するに連れて、キャパシタ加工用マスクＣＶＤ、キャパシタＲＩＥ加工、層間絶縁膜ＣＶＤなどによるキャパシタへのプロセスダメージが大きくなる。したがって、上部電極の変更によるプロセスダメージ耐性の向上が望まれている。
【００１０】
このように、強誘電体材料を利用したＦｅＲＡＭの高集積化のためには、キャパシタセル面積の減少に伴うプロセスダメージによるデバイス信頼性の低下を、改善する必要がある。
【００１１】
ここで、キャパシタ１００ｂへの還元性ダメージとは、強誘電体の分極反転が阻害されることをいう。すなわち、この強誘電体の分極反転は、水素などが強誘電体内部あるいは強誘電体膜と電極との界面部分にトラップされること、または、強誘電体構造中の酸素が欠損することなどにより、キャパシタ内部あるいは電極界面に固定電荷が形成されて阻害されるものである。この強誘電体の分極反転は、キャパシタ加工用ハードマスクＳｉＯｘ形成用ＣＶＤ、層間絶縁膜ＣＶＤ、キャパシタ加工などの工程において生じ得る。
【００１２】
特に、キャパシタ１００ｂのサイズが小さくなる場合には、キャパシタ周辺部からのこれらの還元性ダメージの割合が大きくなり、分極量の劣化を引き起こす。さらに、キャパシタの分極反転電荷量の劣化（疲労劣化）、保持分極量の劣化（リテンション劣化）、分極の書き込み方向への分極容易さのすりこみ・反対側への分極反転の阻害（インプリント劣化）なども引き起こす。
【００１３】
また、金属電極材料のうち水素を容易に透過するものも、キャパシタと電極界面に欠陥を容易に生じさせることになる。
【００１４】
このように、上部電極材料の選択は、プロセスダメージに対する影響が大きい。
【００１５】
既述のように、キャパシタの還元プロセス耐性を向上させるために上部電極としてＩｒＯｘ膜を形成する。この場合は、ＩｒＯｘが酸化膜であるので、上部配線とコンタクト接続性が、後の配線、絶縁膜の形成、アニールなどの工程における熱により、劣化する問題があった。この劣化は、ＩｒＯｘ中の酸素が解離し、ＴｉＮ、Ｗ、Ａｌ、Ｃｕなどの配線材料との間に酸化物を形成することによるものと考えられる。さらに、ＩｒＯｘ膜表面の熱工程によるモフォロジー劣化（ＩｒＯｘ結晶粒の成長、一部ＩｒＯｘの蒸発など）も、キャパシタ、コンタクトを劣化させる要因となり得る。
【００１６】
さらに、ＩｒＯｘ膜は、既述のように、Ｉｒターゲットを用い酸素を含む雰囲気中で化成スパッタ形成する。この化成スパッタによる成膜時において、多くのパーティクルが発生するという問題があった。このパーティクルが、微細キャパシタを形成する際に欠陥の要因となり得る。
【００１７】
ここで、従来の半導体装置の製造方法には、強誘電体の上部に成膜の時点で結晶化した微結晶を含むＩｒＯｘ膜を形成した後に、柱状晶を含むＩｒＯｘ膜を上部電極として形成するものがある（例えば、特許文献１参照。）。
【００１８】
上記従来技術により、上部電極を形成する際に、強誘電体膜の上部が上部電極と反応して強誘電体特性が劣化するのを抑制する。
【００１９】
しかし、上記従来技術は、上部電極の上部がＩｒＯｘ膜となるので、上述のコンタクトが劣化し、また、化成スパッタによる成膜時にパーティクルが生成し得る。
【特許文献１】特開２００６−７３６４８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
本発明は、強誘電体膜の所望の分極反転特性を維持しつつ、上部電極とコンタクトとの接続性を向上することが可能な強誘電体メモリを提供することを目的とする。
【課題を解決するための手段】
【００２１】
本発明の一態様に係る強誘電体メモリは、強誘電体のヒステリシス特性を利用して情報を記憶する強誘電体メモリであって、
半導体基板と、
前記半導体基板の上方に形成された下部電極と、
前記下部電極上に形成された強誘電体膜と、
前記強誘電体膜上に形成された上部電極と、を備え、
前記上部電極は、前記強誘電体膜上に形成されたＡＯｘ型導電性酸化膜と、前記ＡＯｘ型導電性酸化膜上に形成されたＡ金属膜と、を含み、
前記Ａ金属は、Ｉｒ、Ｒｕ、Ｒｈ、Ｐｔ、Ｏｓ、およびＰｄのうち何れかの貴金属であることを特徴とする。
【００２２】
本発明のさらに他の態様に係る強誘電体メモリの製造方法は、強誘電体のヒステリシス特性を利用して情報を記憶する強誘電体メモリの製造方法であって、
半導体基板の上方に、下部電極を形成し、
前記下部電極上に、強誘電体膜を形成し、
前記強誘電体膜上に化成スパッタによりＡＯｘ型導電性酸化膜を形成することにより、上部電極を形成し、
前記Ａ金属は、Ｉｒ、Ｒｕ、Ｒｈ、Ｐｔ、Ｏｓ、およびＰｄのうち何れかの貴金属であり、
前記化成スパッタの後、同一チャンバ内でＡ金属をスパッタすることを特徴とする。
【発明の効果】
【００２３】
本発明の一態様に係る強誘電体メモリおよび強誘電体メモリの製造方法によれば、強誘電体膜の所望の分極反転特性を維持しつつ、上部電極とコンタクトとの接続性を向上することができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明を適用した各実施例について図面を参照しながら説明する。
【実施例１】
【００２５】
図１は、本発明の一態様である実施例１に係る強誘電体メモリ（ＦｅＲＡＭ）のメモリセルの断面を示す断面図である。
【００２６】
図１に示すように、強誘電体メモリ１００のシリコン基板（半導体基板）１０１にはソース・ドレイン拡散層１０２が形成されている。このシリコン基板１０１上には、ゲート絶縁膜１０３が形成されている。このゲート絶縁膜１０３上には、ワード線となるゲート電極（例えば、ポリシリコン膜１０４およびＷＳｉ２膜１０５からなるポリサイド構造）が形成されている。このゲート電極を取り囲むように、シリコン窒化膜からなるゲートキャップ膜およびゲート側壁膜１０６が形成されている。これらの構成よりＭＯＳトランジスタ１００ａが構成される。なお、シリコン基板１０１上には、溝型の素子分離膜（図示せず）が形成されている。
【００２７】
また、ＭＯＳトランジスタ１００ａを取り囲むように第１の層間絶縁膜１０７（シリコン酸化膜）が形成されている。
【００２８】
また、平坦化された第１の層間絶縁膜１０７上に第２の層間絶縁膜１０８（シリコン酸化膜）、第３の層間絶縁膜１０９（シリコン窒化膜）、および第４の層間絶縁膜１１０（シリコン酸化膜）が形成されている。第１ないし第４の層間絶縁膜１０７、１０８、１０９、および１１０中に、トランジスタの活性化領域１０２とキャパシタのバリア層（キャパシタバリア膜）１１４とを接続するコンタクト・プラグ１１１およびタングステンプラグ１１３が形成されている。なお、バリア層１１４は、キャパシタ特性確保のための酸素中アニールプロセスにおいてタングステンプラグ１１３の表面が酸化するのを防止する。このバリア層１１４は、ここでは、例えばＴｉＡｌＮ膜で構成される。
【００２９】
さらに、タングステンプラグ１１３を取り囲むように拡散防止膜（コンタクトバリア膜）１１２が形成されている。
【００３０】
また、第４の層間絶縁膜１１０上にキャパシタ１００ｂが形成されている。このキャパシタ１００ｂは、既述のバリア層１１４と、このバリア層１１４上に形成された下部電極１１５と、この下部電極１１５上に形成されたＡＢＯ３ペロブスカイト型導電性酸化膜である第１のＳＲＯ膜１１６と、この第１のＳＲＯ膜１１６上に形成された強誘電体膜１１７と、この強誘電体膜１１７上に形成されたＡＢＯ３ペロブスカイト型導電性酸化膜である第２のＳＲＯ膜１１８と、この第２のＳＲＯ膜上に形成された第１の上部電極１１９ａと、この第１の上部電極１１９ａ上に形成された第２の上部電極１１９ｂと、を有する。
【００３１】
下部電極１１５は、例えば、Ｉｒ膜で構成される。
【００３２】
強誘電体膜１１７には、例えば、ＰＺＴ（Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ３）、ＢＩＴ（Ｂｉ４Ｔｉ３Ｏ１２）、ＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）などが選択される。
【００３３】
第１の上部電極１１９ａは、ＡＯｘ型導電性酸化膜からなる。また、第２の上部電極１１９ｂは、Ａ金属膜からなる。ここで、Ａ金属は、Ｉｒ、Ｒｕ、Ｒｈ、Ｐｔ、Ｏｓ、およびＰｄのうち何れかの貴金属である。すなわち、第１の上部電極１１９ａには、ＡＯｘ型導電性酸化物として以下の物質を使用することができる。このＡＯｘ型導電性酸化物には、貴金属酸化物であるＰｔＯｘ、ＩｒＯｘ、ＲｕＯｘ、ＲｈＯｘ、ＯｓＯｘおよびそれらの固溶体、混合物、あるいはこれらの貴金属酸化物を主成分として、一部ドーパントの形で別元素を加えたものなどが含まれる。また、貴金属酸化物以外では、ＲｅＯ３、ＶＯｘ、ＴｉＯｘ、ＩｎＯｘ、ＳｎＯｘ、ＺｎＯｘ、ＮｉＯｘなどの導電性酸化物も、ＡＯｘ型導電性酸化物として上部電極に使用することが可能である。
【００３４】
また、ＡＢＯｘペロブスカイト型導電性酸化膜には、既述のＳｒＲｕＯ３（ＳＲＯ）の他、ＬａＮｉＯ３（ＬＮＯ）、（Ｌａ、Ｓｒ）ＣｏＯ３などがある。なお、ＡＢＯ３ペロブスカイト型導電性酸化膜に代えて、ＹＢＣＯ（超伝導体）を用いてもよい。なお、ＡＢＯ３ペロブスカイト型導電性酸化膜の“Ｂ”は、金属である。
【００３５】
また、第２の上部電極１１９ｂ上には、上部電極の加工のための第１のマスク膜（Ａｌ２Ｏ３膜）１２０および第２のマスク膜（ＳｉＯ２膜）１２１が形成されている。
【００３６】
さらに、キャパシタ１００ｂの全体を囲むように水素防止膜１２２が形成されている。この水素防止膜１２２上に形成された第５の層間絶縁膜（シリコン酸化膜）１２３中に、隣接するキャパシタ１００ｂの上部電極間を接続するためのコンタクト１２４および配線１２５が形成される。なお、コンタクト１２４は、ＴｉＮ、Ｗ、Ａｌ、Ｃｕなどの配線材料で構成される。
【００３７】
ここで、強誘電体キャパシタの上部電極として、強誘電体膜との界面付近は酸素の濃度が高いＩｒＯｘ膜形成し（第１の上部電極）、その上にＩｒ膜（第２の上部電極）を形成する理由について検討する。以下、上部電極にＩｒＯｘを用いた場合を例に説明する。
【００３８】
ＩｒＯｘは成膜条件により粒径、密度、組成、結晶構造、結晶方位などの構造特性、シート抵抗などの電気特性が変化する。これらのパラメータは、ＩｒＯｘを強誘電体キャパシタの上部電極に選択する場合、上部電極を介した還元性プロセスダメージ（絶縁膜・マスク材料ＣＶＤ、キャパシタ加工ＲＩＥ、層間絶縁膜ＣＶＤ、ＲＩＥ、還元雰囲気でのシンター工程など）耐性に影響を及ぼす。例えば、緻密なＩｒ膜や、ＩｒＯ２結晶構造を有する膜では、水素遮断性が高くキャパシタの還元耐性を向上させる。
【００３９】
ＩｒＯｘ膜は、Ｉｒターゲットを用いてＡｒ／Ｏ２雰囲気中でスパッタ成膜を行う化成スパッタ法にて形成することが一般的である。この場合、３００ｍｍφ程度の大きさのＩｒターゲットに対して２ｋＷ程度のスパッタパワーを導入すると容易に膜中の酸素量（Ｉｒ／Ｏ比）を変化させることが可能である。あるいは２ｋＷ程度よりも低パワーのスパッタ条件では、より酸素量を少なくすることで上記と同等の組成、結晶性を得ることができる。Ｉｒターゲットはターゲット表面が酸化されにくいので、スパッタ時のＡｒ／Ｏ２比で膜中の酸素量を大きく変えることができる。化学量論組成であるＩｒＯ２を成膜する条件は、例えばスパッタパワーが２ｋＷ下で、Ａｒ／Ｏ２=２:1程度のガス組成で十分である。これよりもＡｒ比を多くしてゆくと一部にＩｒが取り込まれ、より密度の高いＩｒＯｘ膜が形成される。
【００４０】
ＩｒＯｘ膜に関して、上記耐還元性、水素遮断性は、密度の高い膜が有利と考えられる。このため、化学量論組成であるＩｒＯ２よりもＩｒの濃度が高い組成の範囲で膜を形成するとよい。
【００４１】
しかしながら、強誘電体キャパシタの電極としては、十分な酸素量確保が初期ヒステリシス特性（残留分極量、角型比など）、キャパシタ信頼性（疲労特性、インプリント特性、リテンション特性）に重要である。このため、酸素濃度が高い条件で成膜した化学量論組成（ＩｒＯ２）よりも酸素量が多いＩｒＯｘ膜が望ましい。
【００４２】
以上より、強誘電体キャパシタの上部電極として、強誘電体膜との界面付近は酸素の濃度が高いＩｒＯｘ膜形成し（第１の上部電極）、その上にＩｒ膜、化学量論組成（ＩｒＯ２）、または、Ｉｒの濃度が高い組成のＩｒＯｘ膜（第２の上部電極）を形成することが望ましい。
【００４３】
なお、既述のように上部電極と強誘電体膜との界面の酸素欠損などを補償する目的でＡＢＯ３ペロブスカイト型導電性酸化膜１１８を形成してもよい。
【００４４】
また、通常、ＩｒＯｘ成膜時には多量のパーティクルが発生する。このパーティクルがデバイス上に存在する場合には、回路の断線、ショートあるいはキャパシタの不良形成などの欠陥を引き起こす。しかし、ＩｒＯｘのスパッタ成膜後に、化学量論組成（ＩｒＯ２）あるいはＩｒの濃度が高い組成を高いスパッタパワーで成膜すると、パーティクルの発生を抑制することができる。これはＩｒターゲット表面の改質によるものと推定される。
【００４５】
次に、上記構成を有する強誘電体メモリ１００の製造方法について説明する。ここでは、特に、キャパシタの構成に関して詳細に説明する。なお、Ａ金属として、Ｉｒを選択している。
【００４６】
図２ないし図１１は、本発明の実施例１に係る強誘電体メモリの製造方法の各工程におけるメモリセルの断面図である。
【００４７】
図２に示すように、シリコン基板（半導体基板）１０１上にＭＯＳトランジスタ１００ａを形成する。そして、第１ないし第４の層間絶縁膜１０７、１０８、１０９、および１１０中に、トランジスタの活性化領域１０２とキャパシタのバリア層１１４とを接続するコンタクト・プラグ１１１およびタングステンプラグ１１３を形成する。
【００４８】
次に、ＤＣマグネトロンスパッタ法を用いて、少なくともタングステンプラグ１１３との接続面にバリア層１１４を成膜する（図３）。
【００４９】
次に、このバリア層１１４上に、例えばＩｒ膜から成る下部電極１１５をスパッタ法にて形成する（図４）。
【００５０】
次に、この下部電極１１５上に、第１のＳＲＯ（ＳｒＲｕＯ３）膜１１６を、導電性ＳＲＯセラミックターゲットを使用して、ＤＣマグネトロンスパッタ法により形成する（図５）。典型的なスパッタ条件は、例えば、Ａｒ雰囲気、０．５Ｐａ、基板加熱なし、１ｋＷとし、約１０〜５０ｎｍの厚さのアモルファスＳＲＯを成膜する。スパッタ成膜の後にＲＴＡを用いて酸素雰囲気中５５０〜６５０℃にて加熱し、第１のＳＲＯ膜１１６を結晶化させる。
【００５１】
ここで、ＰＺＴと上部電極との界面での酸素欠損などの欠陥は、その後のキャパシタ作製プロセスでの還元性プロセスダメージ耐性、疲労特性劣化、リテンション劣化、インプリント劣化への影響が大きい。このため、ＰＺＴ膜と上部電極との界面に十分な酸素を供給しておく必要がある。したがって、ＰＺＴ膜と上部電極との界面に十分な酸素を供給できるようにするために、上記のようにＳＲＯ膜の厚さが規定される。
【００５２】
次に、この第１のＳＲＯ膜１１６上に、例えばＰＺＴ膜である強誘電体膜１１７をＲＦマグネトロンスパッタ法により形成する（図６）。ここでは、Ｐｂ量を１０％程度多くしたＰＺＴセラミックターゲットを使用する。ターゲットの組成は、Ｐｂ１．１０Ｌａ０．０５Ｚｒ０．４Ｔｉ０．６Ｏ３である。ＰＺＴセラミックターゲットは、密度の高いものはスパッタ速度が大きく水分などに対する耐環境性も良好であるため、理論密度９８％以上のセラミック焼結体を使用する。
【００５３】
スパッタ時には、プラズマによる基板温度の上昇や飛来粒子によるボンバードメントがあるために、Ｓｉ基板からのＰｂの蒸発や再スパッタが起こり、膜中のＰｂ量の欠損が生じやすい。ターゲット中の過剰Ｐｂはそれを補償し、かつＲＴＡ時のＰＺＴ膜の結晶化を促進させるために加えてある。Ｚｒ、Ｔｉ、Ｌａなどの元素はターゲット組成とほぼ同じ量で膜に取り込まれるため、望ましい組成の量比のものを用いればよい。
【００５４】
電気特性がＰＺＴ膜の組成などで不安定な場合には、アモルファスＰＺＴ膜の成膜条件を変更する。例えば、結晶化するＰＺＴ膜の構造・電気特性を改良するために、酸素を導入したスパッタ法を利用する。
【００５５】
次に、この強誘電体膜１１７（ここでは結晶化されたＰＺＴ膜）上に、第２のＳＲＯ（ＳｒＲｕＯ３）膜１１８を、導電性ＳＲＯセラミックターゲットを使用して、ＤＣマグネトロンスパッタ法により形成する（図７）。第１のＳＲＯ膜１１６と同様に、例えば、Ａｒ雰囲気、０．５Ｐａ、基板加熱なし、１ｋＷとし、約１０〜５０ｎｍの厚さのアモルファスＳＲＯを成膜する。スパッタ成膜の後にＲＴＡを用いて酸素雰囲気中５５０〜６５０℃にて加熱し、第２のＳＲＯ膜１１８を結晶化させる。
【００５６】
次に、第２のＳＲＯ膜１１８上に、第１の上部電極１１９ａであるＩｒＯｘ膜（ＩｒＯ２よりも酸素の濃度が高い膜）をＤＣマグネトロンスパッタにより形成する（図８）。このＤＣマグネトロンスパッタ法は、Ａｒ／Ｏ２の雰囲気、室温にて、例えば１ｋＷのスパッタ電力を３００ｍｍ径のＩｒターゲットに導入して行う。
【００５７】
ＩｒＯｘ膜の成膜は、室温もしくは１００℃以下が望ましい。このＩｒＯｘ膜を成膜した後に、ＲＴＯを用いて４００−６００℃、望ましくは５００℃にてＩｒＯｘの結晶化を行う。この熱処理プロセスは、ＩｒＯｘの結晶化とともにＰＺＴ／ＩｒＯｘの界面を形成する目的がある。
【００５８】
なお、既述のように、ＩｒＯ２よりも酸素の濃度が高いＩｒＯｘ膜により、所望の初期ヒステリシス特性（残留分極量、角型比など）、キャパシタ信頼性（疲労特性、インプリント特性、リテンション特性）を得ることができる。
【００５９】
次に、第１の上部電極１１９ａ上に、第２の上部電極１１９ｂであるＩｒ膜をＤＣマグネトロンスパッタにより形成する（図９）。このＤＣマグネトロンスパッタ法は、Ａｒの雰囲気、室温にて、例えば１ｋＷのスパッタ電力を３００ｍｍ径のＩｒターゲットに導入して行う。
【００６０】
このＩｒ膜の成膜により、ＩｒＯｘ／Ｉｒ構造が形成されて、上部電極とコンタクトとの接続性を向上し、ＩｒＯｘ膜の後の熱処理工程でのモフォロジー変化などを抑制することができる。
【００６１】
また、Ｉｒ膜を成膜することにより、ＩｒＯｘ成膜時に多く発生するパーティクルを低減するとともにスパッタチャンバー内部がＩｒでコートされる。これにより、次のＩｒＯｘを同一チャンバ内で成膜すると再現性を高めることができる。
【００６２】
なお、ＩｒＯｘ成膜時に発生するパーティクルを低減する目的で、ＩｒＯｘ／Ｉｒの積層構造の上部電極構造でもよく、Ｉｒ成膜時のみスパッタリング装置に取り付けられたシャッター機構にダミーの成膜を行ってもよい。
【００６３】
次に、第２の上部電極１１９ｂ上に、ハードマスクとして第１のマスク膜（Ａｌ２Ｏ３膜）１２０を、例えば、スパッタ法により形成する（図１０）。
【００６４】
次に、この第１のマスク膜１２０上に、ハードマスクとして第２のマスク膜（ＳｉＯ２膜）１２１を、例えば、ＣＶＤ法により形成する（図１１）。
【００６５】
ここで、キャパシタ１００ｂをＲＩＥ（反応性イオンエッチング）にて加工する際のマスク材としては、例えば、フォトレジストをマスク材とする方法でもよい。しかし、ＲＩＥ加工時に、レジストとの選択比を高くできないこと、キャパシタ１００ｂの側面のテーパ角を増加させるための高温ＲＩＥの対応が困難である。このような理由により、本実施例では、ハードマスクを使用している。
【００６６】
次に、フォトレジスト（図示せず）を用いて、第１、第２のマスク膜１２０、１２１を所定の形状にＲＩＥ加工する。この場合、ＣＨＦ３、ＣＦ４などのハロゲン系のガスを用いて室温にてＲＩＥ加工する。
【００６７】
次に、該フォトレジストをアッシング工程にて除去し、第１、第２のマスク膜１２０、１２１を利用して、第１、第２の上部電極１１９ａ、１１９ｂをＲＩＥ加工する。例えば、Ｉｒ膜、ＩｒＯ２膜のＲＩＥ加工には、ハロゲンガスを使用する。Ｃｌ２、Ｏ２、Ａｒなどの混合ガスを使用して、基板温度を２５０−４００℃と高温にして、上部電極のＩｒ膜、ＩｒＯ２膜をＲＩＥ加工する。同様にして、第２のＳＲＯ膜１１８もＲＩＥ加工する。
【００６８】
次に、同じくＣｌ２、ＣＦ４、Ｏ２、Ａｒなどのハロゲンガスをベースとした混合ガスを使用して、ＰＺＴ膜等からなる強誘電体膜１１７を高温ＲＩＥ加工する。
【００６９】
次に、第１のＳＲＯ膜１１６、下部電極１１５、およびバリア層１１４を同様のプロセスにて高温ＲＩＥ加工する。
【００７０】
ＲＩＥにより、ハードマスクである第１、第２のマスク膜１２０、１２１は厚さが減少するが、下部電極等の加工が完了するまで形状を保つように膜厚等を設定する。ＲＩＥ加工が完了した後に水リンスを行い、キャパシタ加工工程を完了する。
【００７１】
以下、第５の層間絶縁膜１２３を形成した後、バックエンド工程（配線工程）により、コンタクト１２４、配線１２５等を形成し、キャパシタ１００ｂ、ＭＯＳトランジスタ１００ａ等を接続する。
【００７２】
以上の工程により、既述の図１に示す強誘電体メモリ１００が完成する。
【００７３】
以上のように、本実施例に係る強誘電体メモリおよび強誘電体メモリの製造方法によれば、強誘電体膜の所望の分極反転特性を維持しつつ、上部電極とコンタクトとの接続性を向上することができる。
【実施例２】
【００７４】
実施例１では、所望のキャパシタ特性を得るため第１の上部電極をＡＯｘ型導電性酸化膜で構成するとともに、水素遮断性およびコンタクトとの接続性を向上するため第２の上部電極をＡ金属膜で構成する場合について述べた。
【００７５】
ここで、実施例１で検討したように、第２の上部電極をＡＯｘ型導電性酸化膜で構成した場合も、少なくとも第１の上部電極よりもＡ金属の濃度が高ければ、同様の効果を得ることができる。
【００７６】
そこで、本実施例では、第２の上部電極を第１の上部電極よりもＡ金属の濃度が高いＡＯｘ型導電性酸化膜で構成した場合について述べる。
【００７７】
図１２は、本発明の一態様である実施例２に係る強誘電体メモリ（ＦｅＲＡＭ）のメモリセルの断面を示す断面図である。なお、図１２において図１の符号と同じ符号は実施例１と同様の構成を示す。すなわち、本実施例に係る強誘電体メモリは、第１、第２の上部電極以外は、実施例１と同様の構成である。
【００７８】
図１２に示すように、強誘電体メモリ２００のシリコン基板（半導体基板）１０１には、実施例１と同様に、ソース・ドレイン拡散層１０２が形成されている。このシリコン基板１０１上には、ゲート絶縁膜１０３が形成されている。このゲート絶縁膜１０３上には、ワード線となるゲート電極（例えば、ポリシリコン膜１０４およびＷＳｉ２膜１０５からなるポリサイド構造）が形成されている。このゲート電極を取り囲むように、シリコン窒化膜からなるゲートキャップ膜およびゲート側壁膜１０６が形成されている。これらの構成よりＭＯＳトランジスタ１００ａが構成される。なお、シリコン基板１０１上には、溝型の素子分離膜（図示せず）が形成されている。
【００７９】
また、ＭＯＳトランジスタ１００ａを取り囲むように第１の層間絶縁膜１０７（シリコン酸化膜）が形成されている。
【００８０】
また、平坦化された第１の層間絶縁膜１０７上に第２の層間絶縁膜１０８（シリコン酸化膜）、第３の層間絶縁膜１０９（シリコン窒化膜）、および第４の層間絶縁膜１１０（シリコン酸化膜）が形成されている。第１ないし第４の層間絶縁膜１０７、１０８、１０９、および１１０中に、トランジスタの活性化領域１０２とキャパシタのバリア層（キャパシタバリア膜）１１４とを接続するコンタクト・プラグ１１１およびタングステンプラグ１１３が形成されている。なお、バリア層１１４は、キャパシタ特性確保のための酸素中アニールプロセスにおいてタングステンプラグ１１３の表面が酸化するのを防止する。このバリア層１１４は、ここでは、例えばＴｉＡｌＮ膜で構成される。
【００８１】
さらに、タングステンプラグ１１３を取り囲むように拡散防止膜（コンタクトバリア膜）１１２が形成されている。
【００８２】
また、第４の層間絶縁膜１１０上にキャパシタ２００ｂが形成されている。このキャパシタ２００ｂは、既述のバリア層１１４と、このバリア層１１４上に形成された下部電極１１５と、この下部電極１１５上に形成されたＡＢＯ３ペロブスカイト型導電性酸化膜である第１のＳＲＯ膜１１６と、この第１のＳＲＯ膜上に形成された強誘電体膜１１７と、この強誘電体膜１１７上に形成されたＡＢＯ３ペロブスカイト型導電性酸化膜である第２のＳＲＯ膜１１８と、この第２のＳＲＯ膜１１８上に形成された第１の上部電極２１９ａと、この第１の上部電極２１９ａ上に形成された第２の上部電極２１９ｂと、を有する。
【００８３】
第１の上部電極２１９ａは、第１のＡＯｘ型導電性酸化膜からなる。また、第２の上部電極２１９ｂは、該第１のＡＯｘ型導電性酸化膜よりもＡ金属の濃度が高い第２のＡＯｘ型導電性酸化膜からなる。ここで、Ａ金属は、実施例１と同様に、Ｉｒ、Ｒｕ、Ｒｈ、Ｐｔ、Ｏｓ、およびＰｄのうち何れかの貴金属である。すなわち、第１、第２の上部電極２１９ａ、２１９ｂには、ＡＯｘ型導電性酸化物として以下の物質を使用することができる。このＡＯｘ型導電性酸化物には、貴金属酸化物であるＰｔＯｘ、ＩｒＯｘ、ＲｕＯｘ、ＲｈＯｘ、ＯｓＯｘおよびそれらの固溶体、混合物、あるいはこれらの貴金属酸化物を主成分として、一部ドーパントの形で別元素を加えたものなどが含まれる。なお、貴金属酸化物以外では、ＲｅＯ３、ＶＯｘ、ＴｉＯｘ、ＩｎＯｘ、ＳｎＯｘ、ＺｎＯｘ、ＮｉＯｘなどの導電性酸化物も、ＡＯｘ型導電性酸化物として上部電極に使用することが可能である。
【００８４】
次に、上記構成を有する強誘電体メモリ２００の製造方法について説明する。
【００８５】
なお、本実施例２の強誘電体メモリの製造方法において、上部電極を形成する工程以外は、実施例１で説明した図２から図７までの工程、および図１０、図１１の工程と同様である。
【００８６】
以下、上部電極の構成に注目して説明する。図１３、図１４は、本発明の実施例２に係る強誘電体メモリの製造方法の各工程におけるメモリセルの断面図である。なお、図中、実施例１と同じ符号は、実施例１と同様の構成を示す。
【００８７】
先ず、実施例１と同様に、図２ないし図７の工程により、キャパシタ２００ｂのバリア層１１４、下部電極１１５、第１のＳＲＯ膜１１６、強誘電体膜１１７、および第２のＳＲＯ膜１１８を形成する。
【００８８】
次に、第２のＳＲＯ膜１１８上に、第１の上部電極（第１のＡＯｘ型導電性酸化膜）２１９ａであるＩｒＯｘ膜（ＩｒＯ２よりも酸素の濃度が高い膜）をＤＣマグネトロンスパッタにより形成する（図１３）。このＤＣマグネトロンスパッタ法は、Ａｒ／Ｏ２の雰囲気、室温にて、例えば１ｋＷのスパッタ電力を３００ｍｍ径のＩｒターゲットに導入して行う。
【００８９】
ＩｒＯｘ膜の成膜は、室温もしくは１００℃以下が望ましい。このＩｒＯｘ膜を成膜した後に、ＲＴＯを用いて４００−６００℃、望ましくは５００℃にてＩｒＯｘの結晶化を行う。この熱処理プロセスは、ＩｒＯｘの結晶化とともにＰＺＴ／ＩｒＯｘの界面を形成する目的がある。
【００９０】
なお、既述のように、ＩｒＯ２よりも酸素の濃度が高いＩｒＯｘ膜により、所望の初期ヒステリシス特性（残留分極量、角型比など）、キャパシタ信頼性（疲労特性、インプリント特性、リテンション特性）を得ることができる。
【００９１】
次に、第１の上部電極２１９ａ上に、第２の上部電極（第２のＡＯｘ型導電性酸化膜）２１９ｂであるＩｒＯｘ膜をＤＣマグネトロンスパッタにより形成する（図１４）。このＤＣマグネトロンスパッタ法は、第１の上部電極２１９ａを形成する場合よりも酸素濃度が低いＡｒ／Ｏ２の雰囲気、室温にて、例えば１ｋＷのスパッタ電力を３００ｍｍ径のＩｒターゲットに導入して行う。これにより、第２の上部電極２１９ｂは、第１の上部電極２１９ａよりもＩｒの濃度が高くなる。
【００９２】
このＩｒの濃度が高いＩｒＯｘ膜の成膜により、上部電極とコンタクトとの接続性を向上し、ＩｒＯｘ膜の後の熱処理工程でのモフォロジー変化などを抑制することができる。
【００９３】
また、実施例１で検討したように、Ｉｒの濃度が高いＩｒＯｘ膜を成膜することにより、Ｉｒの濃度が低いＩｒＯｘ成膜時に多く発生するパーティクルを低減する。
【００９４】
次に、実施例１の図１０、図１１に示す工程と同様の工程により、第１、第２のマスク膜１２０、１２１を形成する。
【００９５】
次に、実施例１と同様に、所定の形状にＲＩＥ加工した第１、第２のマスク膜１２０、１２１をマスクとして、第１、第２の上部電極２１９ａ、２１９ｂ、第２のＳＲＯ膜１１８、強誘電体膜１１７、第１のＳＲＯ膜１１６、下部電極１１５、およびバリア層１１４をＲＩＥ加工する。このＲＩＥ加工が完了した後に水リンスを行い、キャパシタ加工工程を完了する。
【００９６】
以下、実施例１と同様に、第５の層間絶縁膜１２３を形成した後、バックエンド工程（配線工程）により、コンタクト１２４、配線１２５等を形成し、キャパシタ２００ｂ、ＭＯＳトランジスタ１００ａ等を接続する。
【００９７】
以上の工程により、既述の図１２に示す強誘電体メモリ２００が完成する。
【００９８】
以上のように、本実施例に係る強誘電体メモリおよび強誘電体メモリの製造方法によれば、強誘電体膜の所望の分極反転特性を維持しつつ、上部電極とコンタクトとの接続性を向上することができる。
【００９９】
なお、本発明は上記実施の形態のみに限定されず、要旨を変更しない範囲で適宜変形して実施できる。
【図面の簡単な説明】
【０１００】
【図１】本発明の一態様である実施例１に係る強誘電体メモリ（ＦｅＲＡＭ）のメモリセルの断面を示す断面図である。
【図２】本発明の実施例１に係る強誘電体メモリの製造方法の工程におけるメモリセルの断面図である。
【図３】本発明の実施例１に係る強誘電体メモリの製造方法の工程におけるメモリセルの断面図である。
【図４】本発明の実施例１に係る強誘電体メモリの製造方法の工程におけるメモリセルの断面図である。
【図５】本発明の実施例１に係る強誘電体メモリの製造方法の工程におけるメモリセルの断面図である。
【図６】本発明の実施例１に係る強誘電体メモリの製造方法の工程におけるメモリセルの断面図である。
【図７】本発明の実施例１に係る強誘電体メモリの製造方法の工程におけるメモリセルの断面図である。
【図８】本発明の実施例１に係る強誘電体メモリの製造方法の工程におけるメモリセルの断面図である。
【図９】本発明の実施例１に係る強誘電体メモリの製造方法の工程におけるメモリセルの断面図である。
【図１０】本発明の実施例１に係る強誘電体メモリの製造方法の工程におけるメモリセルの断面図である。
【図１１】本発明の実施例１に係る強誘電体メモリの製造方法の工程におけるメモリセルの断面図である。
【図１２】本発明の一態様である実施例２に係る強誘電体メモリ（ＦｅＲＡＭ）のメモリセルの断面を示す断面図である。
【図１３】本発明の実施例２に係る強誘電体メモリの製造方法の工程におけるメモリセルの断面図である。
【図１４】本発明の実施例２に係る強誘電体メモリの製造方法の工程におけるメモリセルの断面図である。
【符号の説明】
【０１０１】
１００、２００  強誘電体メモリ（ＦｅＲＡＭ）
１００ａ、２００ａ  ＭＯＳトランジスタ
１００ｂ、２００ｂ  キャパシタ
１０１  シリコン基板
１０２  ソース・ドレイン拡散層
１０３  ゲート絶縁膜
１０４  ポリシリコン膜
１０５  ＷＳｉ２膜
１０６  ゲートキャップ膜およびゲート側壁膜
１０７  第１の層間絶縁膜
１０８  第２の層間絶縁膜
１０９  第３の層間絶縁膜
１１０  第４の層間絶縁膜
１１１  コンタクト・プラグ
１１２  拡散防止膜
１１３  タングステンプラグ
１１４  バリア層
１１５  下部電極
１１６  第１のＳＲＯ膜
１１７  強誘電体膜
１１８  第２のＳＲＯ膜
１１９ａ  第１の上部電極
１１９ｂ  第２の上部電極
１２０  第１のマスク膜
１２１  第２のマスク膜
１２２  水素防止膜
１２３  第５の層間絶縁膜
１２４  コンタクト
１２５  配線
【図１】
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【図２】
2008270596.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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