(57)【要約】【課題】チャンネルブースティングを利用せずとも信頼性の高く動作可能な不揮発性メモリ素子及びその動作方法を提供する。【解決手段】本発明は、半導体基板上にＮＡＮＤストリングで配置された複数のメモリトランジスタと、複数のメモリトランジスタ一端の半導体基板上に配置されたストリング選択トランジスタと、複数のメモリトランジスタ他端の半導体基板上に配置された接地選択トランジスタと、半導体基板及び接地選択トランジスタのゲート電極に電気的に連結されたビットラインと、を備える不揮発性メモリ素子である。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上にＮＡＮＤストリングで配置された複数のメモリトランジスタと、
前記複数のメモリトランジスタ一端の前記半導体基板上に配置されたストリング選択トランジスタと、
前記複数のメモリトランジスタ他端の前記半導体基板上に配置された接地選択トランジスタと、
前記半導体基板及び前記接地選択トランジスタのゲート電極に電気的に連結されたビットラインと、を備える不揮発性メモリ素子。
【請求項２】
前記ビットライン及び前記接地選択トランジスタのゲート電極は、前記半導体基板上のコンタクトプラグによって電気的に連結されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記ビットラインは、前記ストリング選択トランジスタの外側の前記半導体基板に形成された第１ソース及びドレイン領域に連結されたことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項４】
前記接地選択トランジスタの外側の前記半導体基板に電気的に連結された共通ソースラインをさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項５】
前記共通ソースラインは、前記接地選択トランジスタの外側の前記半導体基板に不純物をドーピングして形成された第１ソース及びドレイン領域に連結されたことを特徴とする請求項４に記載の不揮発性メモリ素子。
【請求項６】
前記複数のメモリトランジスタそれぞれは、
前記半導体基板上の電荷保存層と、
前記電荷保存層上の制御ゲート電極と、を備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項７】
各隣接したメモリトランジスタ間の前記半導体基板にフリンジフィールドによる電界効果によって限定された第２ソース及びドレイン領域をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項８】
前記第２ソース及びドレイン領域は、前記複数のメモリトランジスタ及び前記ストリング選択トランジスタの間にさらに限定されたことを特徴とする請求項７に記載の不揮発性メモリ素子。
【請求項９】
前記第２ソース及びドレイン領域は、前記複数のメモリトランジスタ及び前記接地選択トランジスタの間にさらに限定されたことを特徴とする請求項７に記載の不揮発性メモリ素子。
【請求項１０】
前記複数のメモリトランジスタの間、前記複数のメモリトランジスタと前記ストリング選択トランジスタとの間、及び前記複数のメモリトランジスタと前記接地選択トランジスタとの間の前記半導体基板に不純物がドーピングされて形成された第１ソース及びドレイン領域をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１１】
前記ストリング選択トランジスタの外側の前記半導体基板上に配置されたブロック選択トランジスタをさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項１２】
前記ビットラインは、前記ブロック選択トランジスタの外側の前記半導体基板に電気的に連結されたことを特徴とする請求項１０に記載の不揮発性メモリ素子。
【請求項１３】
半導体基板上の、複数のビットライン及び複数のワードラインと、
前記複数のビットライン及び前記複数のワードラインにＮＡＮＤアレイストリング構造でカップリングされた複数のメモリトランジスタ、複数のストリング選択トランジスタ及び複数の接地選択トランジスタと、を備え、
各ビットラインは、各ストリング選択トランジスタの外側の前記半導体基板及び各接地選択トランジスタのゲート電極に電気的に連結されたことを特徴とする不揮発性メモリ素子。
【請求項１４】
前記複数の接地選択トランジスタは、複数のＮＡＮＤストリングに配置され、前記複数の接地選択トランジスタは互いに電気的に孤立したことを特徴とする請求項１３に記載の不揮発性メモリ素子。
【請求項１５】
前記複数のビットラインは、前記複数のストリング選択トランジスタの外側の前記半導体基板に不純物をドーピングして形成された第１ソース及びドレイン領域に連結されたことを特徴とする請求項１３に記載の不揮発性メモリ素子。
【請求項１６】
各隣接した対のメモリトランジスタの間には、フリンジフィールドによる電界効果によって形成された第２ソース及びドレイン領域がさらに限定されたことを特徴とする請求項１３に記載の不揮発性メモリ素子。
【請求項１７】
前記複数のメモリトランジスタ及び前記複数のストリング選択トランジスタの間及び前記複数のメモリトランジスタ及び前記複数の接地選択トランジスタの間には、前記第２ソース及びドレイン領域がさらに限定されたことを特徴とする請求項１６に記載の不揮発性メモリ素子。
【請求項１８】
前記複数のストリング選択トランジスタの外側の前記半導体基板上に配置された複数のブロック選択トランジスタをさらに備えることを特徴とする請求項１３に記載の不揮発性メモリ素子。
【請求項１９】
前記複数のブロック選択トランジスタにカップリングされたブロック選択ラインをさらに備えることを特徴とする請求項１８に記載の不揮発性メモリ素子。
【請求項２０】
前記複数のストリング選択トランジスタにカップリングされたストリング選択ラインをさらに備えることを特徴とする請求項１３に記載の不揮発性メモリ素子。
【請求項２１】
前記複数のメモリトランジスタにカップリングされた複数のワードラインをさらに備えることを特徴とする請求項１３に記載の不揮発性メモリ素子。
【請求項２２】
請求項１に記載の不揮発性メモリ素子を利用した方法であって、
前記ストリング選択トランジスタをターンオフさせ、前記ビットラインに動作電圧を印加して前記接地選択トランジスタをターンオンさせて、前記複数のメモリトランジスタの一つ以上にデータを保存するプログラムステップを含むことを特徴とする不揮発性メモリ素子の動作方法。
【請求項２３】
前記プログラムステップで、前記接地選択トランジスタに連結された共通ソースラインは接地させることを特徴とする請求項２２に記載の不揮発性メモリ素子の動作方法。
【請求項２４】
前記プログラムステップで、前記複数のメモリトランジスタの制御ゲート電極の一つ以上にプログラム電圧を印加し、残りにパス電圧を印加することを特徴とする請求項２２に記載の不揮発性メモリ素子の動作方法。
【請求項２５】
前記ストリング選択トランジスタをターンオンさせ、前記ビットラインに動作を印加して前記接地選択トランジスタをターンオンさせて、前記メモリトランジスタに保存されたデータを判読する読み取りステップをさらに含むことを特徴とする請求項２２に記載の不揮発性メモリ素子の動作方法。
【請求項２６】
前記読み取りステップで、前記接地選択トランジスタに連結された共通ソースラインは接地させることを特徴とする請求項２５に記載の不揮発性メモリ素子の動作方法。
【請求項２７】
前記読み取りステップで、前記複数のメモリトランジスタの制御ゲート電極の一つに読み取り電圧を印加し、残りにはパス電圧を印加することを特徴とする請求項２５に記載の不揮発性メモリ素子の動作方法。
【請求項２８】
前記メモリトランジスタの制御ゲート電極の一つ以上を接地させ、前記半導体基板に消去電圧を印加して前記メモリトランジスタに保存されたデータを消去する消去ステップをさらに含むことを特徴とする請求項２２に記載の不揮発性メモリ素子の動作方法。
【請求項２９】
請求項１に記載の不揮発性メモリ素子を利用した方法であり、
前記ストリング選択トランジスタをターンオフさせ、前記ビットラインを接地させて前記接地選択トランジスタをターンオフさせることによって、前記メモリトランジスタにデータが保存されることを防止するプログラム防止ステップを含むことを特徴とする不揮発性メモリ素子の動作方法。
【請求項３０】
前記プログラム防止ステップで、前記複数のメモリトランジスタの制御ゲート電極の一つ以上にプログラム電圧が印加されたことを特徴とする請求項２９に記載の不揮発性メモリ素子の動作方法。
【請求項３１】
前記プログラム防止ステップで、前記接地選択トランジスタに連結された共通ソースラインは接地させることを特徴とする請求項２９に記載の不揮発性メモリ素子の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子に係り、特に、不揮発性メモリ素子及びその動作方法に関する。
【背景技術】
【０００２】
ＮＡＮＤタイプの不揮発性メモリ素子は、ＮＡＮＤストリングに配列されたメモリトランジスタを備えることができる。ワードラインは、ＮＡＮＤストリングを横切ってメモリトランジスタにカップリングされうる。したがって、このようなＮＡＮＤタイプの不揮発性メモリ素子で、選択されていないＮＡＮＤストリングに配列されたメモリトランジスタにデータがプログラムされることを防止する必要がある。
【０００３】
例えば、特許文献１及び２は、チャンネルブースティング技術を利用して一部ＮＡＮＤストリングのプログラムを防止する技術を公開している。チャンネルブースティング技術によれば、選択されていないＮＡＮＤストリングのチャンネルに高いブースティング電圧を印加して、メモリトランジスタに印加されるプログラム電位を低めることができる。
【０００４】
しかし、ブースティング電圧は最外側に位置したメモリトランジスタを損傷させて、不揮発性メモリ素子の動作信頼性を落とす恐れがある。例えば、ＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）による熱電荷がメモリトランジスタを撹乱させる恐れがある。これにより、メモリトランジスタのプログラム及びパスウィンドウが減少して、読み取り動作時に短チャンネル効果が発生できる。
【特許文献１】国際公開第０５／０７８７３３号パンフレット
【特許文献２】国際公開第０６／１２４５２５号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって、本発明が解決しようとする技術的課題は、チャンネルブースティングを利用せずに信頼性が高く動作可能な不揮発性メモリ素子を提供するところにある。
本発明が解決しようとする他の技術的課題は、前記不揮発性メモリ素子の動作方法を提供するところにある。
【課題を解決するための手段】
【０００６】
前記技術的課題を達成するための本発明の一実施形態による不揮発性メモリ素子は、半導体基板上にＮＡＮＤストリングで配置された複数のメモリトランジスタと、前記複数のメモリトランジスタ一端の前記半導体基板上に配置されたストリング選択トランジスタと、前記複数のメモリトランジスタ他端の前記半導体基板上に配置された接地選択トランジスタと、前記半導体基板及び前記接地選択トランジスタのゲート電極に電気的に連結されたビットラインと、を備える。
前記ビットラインは、前記ストリング選択トランジスタの外側の前記半導体基板に形成された第１ソース及びドレイン領域に連結されうる。
【０００７】
各隣接したメモリトランジスタ間の前記半導体基板にフリンジフィールドによる電界効果によって限定された第２ソース及びドレイン領域をさらに備える。さらに、前記複数のメモリトランジスタ及び前記ストリング選択トランジスタの間、前記複数のメモリトランジスタ及び前記接地選択トランジスタの間には前記第２ソース及びドレイン領域がさらに限定されうる。
【０００８】
前記技術的課題を達成するための本発明の他の実施形態による不揮発性メモリ素子は、半導体基板上の、複数のビットライン及び複数のワードラインと、前記複数のビットライン及び前記複数のワードラインにＮＡＮＤアレイストリング構造でカップリングされた複数のメモリトランジスタ、複数のストリング選択トランジスタ及び複数の接地選択トランジスタと、を備え、各ビットラインは、各ストリング選択トランジスタの外側の前記半導体基板及び各接地選択トランジスタのゲート電極に電気的に連結される。
【０００９】
前記他の技術的課題を達成するための本発明の一実施形態による不揮発性メモリ素子の動作方法は、前記ストリング選択トランジスタをターンオフさせ、前記ビットラインに動作電圧を印加して前記接地選択トランジスタをターンオンさせて、前記複数のメモリトランジスタの一つ以上にデータを保存するプログラムステップを含む。
【００１０】
前記不揮発性メモリ素子は、前記ストリング選択トランジスタをターンオンさせ、前記ビットラインに動作を印加して前記接地選択トランジスタをターンオンさせて、前記メモリトランジスタに保存されたデータを判読する読み取りステップをさらに含む。
【００１１】
前記不揮発性メモリ素子は、前記メモリトランジスタの制御ゲート電極の一つ以上を接地させ、前記半導体基板に消去電圧を印加して前記メモリトランジスタに保存されたデータを消去する消去ステップをさらに含む。
【００１２】
前記他の技術的課題を達成するための本発明の他の実施形態による不揮発性メモリ素子の動作方法は、前記ストリング選択トランジスタをターンオフさせ、前記ビットラインを接地させて前記接地選択トランジスタをターンオフさせることによって、前記メモリトランジスタにデータが保存されることを防止するプログラム防止ステップを含む。
【発明の効果】
【００１３】
本発明による不揮発性メモリ素子によれば、チャンネルブースティングを利用しなくても、プログラム防止動作を具現できる。その結果、従来の高いブースティング電圧を利用した場合に発生した問題が抑制されうる。例えば、最外側メモリトランジスタの損傷を抑制でき、その結果、プログラム及び読み取りウィンドウを確保することができ、短チャンネル効果を抑制できる。したがって、不揮発性メモリ素子の信頼性が向上する。
【発明を実施するための最良の形態】
【００１４】
以下、添付した図面を参照して本発明による望ましい実施形態を説明することによって本発明を詳細に説明する。しかし、本発明は以下で開示される実施形態に限定されるものではなく相異なる多様な形態で具現され、単に本実施形態は本発明の開示を完全にし、当業者に発明の範ちゅうを完全に知らせるために提供されるものである。図面で構成要素は説明の便宜のためにその大きさが誇張されうる。
【００１５】
図１は、本発明の一実施形態による不揮発性メモリ素子１００を示す回路図である。
図１を参照すれば、不揮発性メモリ素子１００はＮＡＮＤ構造を持つことができる。このようなＮＡＮＤ構造で、複数のメモリトランジスタＴｍがＮＡＮＤストリングＳに配置されうる。ストリング選択トランジスタＴＳＳ及び接地選択トランジスタＴＧＳは、メモリトランジスタＴｍの両端にＮＡＮＤストリングＳと連結されるように配置されうる。したがって、ストリング選択トランジスタＴＳＳ、メモリトランジスタＴｍ及び接地選択トランジスタＴＧＳは順に直列連結されうる。
【００１６】
ビットラインＢＬは、ＮＡＮＤストリングＳの伸張方向に沿って配置され、ストリング選択トランジスタＴＳＳの外側のＮＡＮＤストリングＳに連結され、接地選択トランジスタＴＧＳのゲート電極に連結されうる。例えば、ビットラインＢＬは、第１コンタクトプラグＤＣを利用してＮＡＮＤストリングＳに連結されうる。さらに、ビットラインＢＬは、第２コンタクトプラグＧＳＣを利用して接地選択トランジスタＴＧＳのゲート電極に連結されうる。
【００１７】
複数のワードラインＷＬ０，ＷＬ１，ＷＬ２，…，ＷＬ２９，ＷＬ３０，ＷＬ３１は、メモリトランジスタＴｍにカップリングされるように、メモリトランジスタＴｍの制御ゲート電極に電気的に連結されうる。メモリトランジスタＴｍ及びワードラインＷＬ０，ＷＬ１，ＷＬ２，…，ＷＬ２９，ＷＬ３０，ＷＬ３１の数は、図１に例示的に図示された。
【００１８】
ストリング選択ラインＳＳＬは、ストリング選択トランジスタＴＳＳのゲート電極に連結されうる。共通ソースラインＣＳＬは、接地選択トランジスタＴＧＳの外側のＮＡＮＤストリングＳに電気的に連結されうる。しかし、通例的なＮＡＮＤ構造とは異なって、この実施形態で接地選択トランジスタＴＧＳは、別途の接地選択ライン（図示せず）にカップリングされる必要がなく、ビットラインＢＬに連結されうる。
【００１９】
図２は、本発明の一実施形態による不揮発性メモリ素子１００を示す平面図であり、図３は、図２の不揮発性メモリ素子１００のビットライン方向の断面図である。図２及び図３の構造は、図１の回路と対応できる。
図２及び図３を参照すれば、図１のＮＡＮＤストリングＳは半導体基板１０５に対応できる。例えば、半導体基板１０５の一部分は電荷の導電通路を提供できる。半導体基板１０５は例えば、シリコン、ゲルマニウムまたはシリコン−ゲルマニウムを含むことができる。この実施形態で、半導体基板１０５は活性領域を例示的に図示しており、したがって、このような活性領域周辺に素子分離膜（図示せず）がさらに配置されてもよい。
【００２０】
図１のメモリトランジスタＴｍは、半導体基板１０５上の電荷保存層１２０及び制御ゲート電極１３０の積層構造を備えることができる。例えば、制御ゲート電極１３０は、電荷保存層１２０上にブロッキング絶縁層（図示せず）によって離隔配置されうる。電荷保存層１２０は、フローティングゲート層または電荷タラップ層として利用されうる。さらに、半導体基板１０５と電荷保存層１２０との間にはトンネリング絶縁層（図示せず）が介在されうる。例えば、制御ゲート電極１３０は、ワードラインＷＬ０，ＷＬ１，ＷＬ２，…，ＷＬ２９，ＷＬ３０，ＷＬ３１の一部として利用されうる。
【００２１】
図１のストリング選択トランジスタＴＳＳは、半導体基板１０５上の第１ゲート電極１１０を備えることができる。例えば、第１ゲート電極１１０は、ストリング選択ラインＳＳＬの一部として利用されうる。図１の接地選択トランジスタＴＧＳは、半導体基板１０５上の第２ゲート電極１４０を備えることができる。第２ゲート電極１４０はライン形態ではなく、半導体基板１０５、すなわち、一つのＮＡＮＤストリング（図１のＳ）に限定されうる。例えば、ストリング選択トランジスタＴＳＳ及び接地選択トランジスタＴＧＳは、ＭＯＳトランジスタ構造を持つことができる。
【００２２】
ビットラインＢＬは、第１コンタクトプラグＤＣを利用して第１ゲート電極１１０の外側の第１ソース及びドレイン領域１４５ａに連結され、また第２コンタクトプラグＧＳＣを利用して第２ゲート電極１４０に連結されうる。共通ソースラインＣＳＬは、第２ゲート電極１４０の外側の第１ソース及びドレイン領域１４５ａに電気的に連結されうる。
【００２３】
第１ソース及びドレイン領域１４５ａは、半導体基板１０５に不純物をドーピングして形成されうる。例えば、半導体基板１０５が第１導電型を持つならば、第１ソース及びドレイン領域１４５ａは、第１導電型と逆の第２導電型の不純物でドーピングされうる。したがって、第１ソース及びドレイン領域１４５ａは半導体基板１０５のダイオード接合を形成できる。
【００２４】
この実施形態で、第１ソース及びドレイン領域１４５ａは、第１ゲート電極１１０外側及び第２ゲート電極１４０の外側に配置された半導体基板１０５に限定できる。したがって、制御ゲート電極１３０の間、制御ゲート電極１３０と第１ゲート電極１１０との間、及び制御ゲート電極１３０と第２ゲート電極１４０との間に配置された半導体基板１０５には、第１ソース及びドレイン領域１４５ａが限定されない。このように、第１ソース及びドレイン領域１４５ａが局部的に限定されることによって、制御ゲート電極１３０が稠密に配置され、したがって、不揮発性メモリ素子１００の集積度が高くなる。
【００２５】
以下では、図４及び図５を参照して不揮発性メモリ素子１００の動作特性を説明する。
図４を参照すれば、不揮発性メモリ素子１００のプログラム及び読み取り動作中に、制御ゲート電極１３０間の半導体基板１０５には第２ソース及びドレイン領域１４５ｂが形成されうる。第２ソース及びドレイン領域１４５ｂは、制御ゲート電極１３０に印加された電圧によるフリンジフィールド（Ｆｒｉｎｇｅ ｆｉｅｌｄ；ＦＦ）によって形成されうる。したがって、第２ソース及びドレイン領域１４５ｂは電界効果によって形成された反転層であり、チャンネルと類似している。
【００２６】
したがって、第２ソース及びドレイン領域１４５ｂは、制御ゲート電極１３０に電圧が印加された場合にのみ形成できる。この点で、電界効果により形成された第２ソース及びドレイン領域１４５ｂは、不純物ドーピングにより形成された第１ソース及びドレイン領域１４５ａと明確に区分されうる。電界効果により形成された第２ソース及びドレイン領域１４５ｂは、韓国登録特許番号０６７３０２０号をさらに参照でき、その内容は本出願に含まれうる。
【００２７】
第２ソース及びドレイン領域１４５ｂは、制御ゲート電極１３０と第１ゲート電極１１０との間の半導体基板１０５、及び制御ゲート電極１３０と第２ゲート電極１４０との間の半導体基板１０５にさらに形成されうる。したがって、第２ソース及びドレイン領域１４５ｂは、不揮発性メモリ素子１００のプログラム及び読み取り動作時に電荷の導電通路になりうる。
【００２８】
図５を参照すれば、第２ソース及びドレイン領域１４５ｂに自由電子のない場合Ａと自由電子のある場合Ｂとのプログラム特性の差が分かる。通例的なＮＡＮＤ構造の不揮発性メモリ素子は、ステップパルスプログラム方式を利用できる。この場合、ステップパルスは、約１５ないし２０μｓの維持時間を持つことができる。
【００２９】
Ａの場合、約１００μｓの書き取り時間までフラットバンド電圧Ｖ＿ＦＬＡＴの変化がほとんどないことが分かる。しかし、約１００μｓの書き取り時間でＢの場合は、Ａの場合に比べて約５Ｖ以上のフラットバンド電圧Ｖ＿ＦＬＡＴの変化が観察されることが分かる。フラットバンド電圧Ｖ＿ＦＬＡＴの変化はしきい電圧の変化を意味し、したがって、プログラム如何に影響を及ぼすことができる。したがって、１５ないし２０μｓの通例的な書き取り時間のステップパルスプログラムを利用した場合、Ａの場合にほとんどプログラムされず、Ｂの場合にはプログラムが行われるということが分かる。
【００３０】
したがって、第２ソース及びドレイン領域１４５ｂに自由電子が供給された場合にはプログラム動作ができるが、自由電子が供給されない場合にはプログラムが防止されるということが分かる。このような原理を利用すれば、高いチャンネルブースティング電圧を印加しなくてもプログラム防止動作を具現できる。
【００３１】
例えば、図１ないし図３で、ＮＡＮＤストリングＳを選択してメモリトランジスタＴｍにデータプログラムを行おうとする時は、接地選択トランジスタＴＧＳをターンオンさせて、共通ソースラインＣＳＬから第２ソース及びドレイン領域１４５ｂに自由電子を供給できる。一方、メモリトランジスタＴｍにデータがプログラムされることを防止しようとする時は、ストリング選択トランジスタＴＳＳ及び接地選択トランジスタＴＧＳをいずれもターンオフさせることによって、第２ソース及びドレイン領域１４５ｂに自由電子を注入させない。
【００３２】
したがって、この実施形態による不揮発性メモリ素子１００は、チャンネルブースティングを利用しなくてもプログラム防止動作を具現できる。その結果、従来の高いブースティング電圧を利用した場合に発生した問題が抑制されうる。この実施形態による不揮発性メモリ素子１００は、最外側メモリトランジスタＴｍの損傷を抑制でき、その結果、プログラム及び読み取りウィンドウを確保でき、短チャンネル効果を抑制できる。したがって、不揮発性メモリ素子の信頼性が向上する。
【００３３】
図６は、図３の不揮発性メモリ素子の変形された例を示す断面図である。
図６を参照すれば、不揮発性メモリ素子１００ａは、図３の第２ソース及びドレイン領域１４５ｂの代りに、不純物をドーピングして形成された第１ソース及びドレイン領域１４５ａをさらに備えることができる。プログラム防止動作は、ストリング選択トランジスタＴＳＳ及び接地選択トランジスタＴＧＳをいずれもターンオフさせて、ビットラインＢＬと共通ソースラインＣＬＳとの間の半導体基板１０５をフローティングさせて行うことができる。ただし、第１ソース及びドレイン領域１４５ａは自由電荷の供給源になりうるという点で、プログラム防止効率は、不揮発性メモリ素子１００ａよりは、前述した図１ないし図３の不揮発性メモリ素子１００がさらに高い。
【００３４】
図７は、本発明の他の実施形態による不揮発性メモリ素子２００を示す回路図である。不揮発性メモリ素子２００は、図１の不揮発性メモリ素子１００にブロック選択トランジスタＴＢＳ及びブロック選択ラインＢＳＬを付加したものである。したがって、二つの実施形態で重複した説明は省略される。
【００３５】
図７を参照すれば、ブロック選択トランジスタＴＢＳは、ストリング選択トランジスタＴＳＳの外側にＮＡＮＤストリングＳと連結されるように配置されうる。ビットラインＢＬは、ブロック選択トランジスタＴＢＳの一端に連結され、接地選択トランジスタＴＧＳのゲート電極にさらに連結されうる。ブロック選択ラインＢＳＬは、ブロック選択トランジスタＴＢＳとカップリングされるようにブロック選択トランジスタＴＢＳのゲート電極に連結されうる。
【００３６】
ブロック選択ラインＢＳＬは、不揮発性メモリ素子２００をブロック単位で動作しようとする時に利用できる。不揮発性メモリ素子２００は、プログラム動作時、ストリング選択トランジスタＴＳＳをターンオフさせるため、ストリング選択トランジスタＴＳＳを利用してブロックを区分し難い。この場合、選択しようとするブロックのブロック選択トランジスタＴＢＳをターンオンさせることによって、ブロック単位の動作が可能になる。
【００３７】
図８は、本発明の一実施形態による不揮発性メモリ素子２００を示す平面図であり、図９は、図８の不揮発性メモリ素子２００のビットライン方向の断面図である。不揮発性メモリ素子２００の構造は、図２及び図３の不揮発性メモリ素子１００に第３ゲート電極１１５をさらに付加したものである。したがって、二つの実施形態で重複された説明は省略される。
【００３８】
図８及び図９を参照すれば、図７のブロック選択トランジスタＴＢＳは、半導体基板１１５上の第３ゲート電極１１５を備えることができる。第３ゲート電極１１５はブロック選択ラインＢＳＬの一部として利用されうる。第３ゲート電極１１５は、第１ソース及びドレイン領域１４５ａと第１ゲート電極１１０との間に配置されうる。ブロック選択トランジスタＴＢＳは、ストリング選択トランジスタＴＳＳ及び接地選択トランジスタＴＧＳと類似した構造を持つことができる。
【００３９】
図１０は、本発明のまた他の実施形態による不揮発性メモリ素子３００を示す回路図である。不揮発性メモリ素子３００は、図１の不揮発性メモリ素子１００がＮＡＮＤアレイストリング構造で配列されたものでありうる。したがって、二つの実施形態で重複された説明は省略されうる。
【００４０】
図１０を参照すれば、複数のビットラインＢＬ０，ＢＬ１，ＢＬ２及び複数のワードラインＷＬ０，ＷＬ１，ＷＬ２，…，ＷＬ２９，ＷＬ３０，ＷＬ３１が行列に配置されうる。複数のメモリトランジスタＴｍ、複数のストリング選択トランジスタＴＳＳ及び複数の接地選択トランジスタＴＧＳは、ビットラインＢＬ０，ＢＬ１，ＢＬ２及びワードラインＷＬ０，ＷＬ１，ＷＬ２，…，ＷＬ２９，ＷＬ３０，ＷＬ３１にＮＡＮＤアレイストリング構造でカップリングされうる。
【００４１】
複数のＮＡＮＤストリングＳ１，Ｓ２，Ｓ３は、図１のＮＡＮＤストリングＳにそれぞれ対応できる。同じ行に配列されたストリング選択トランジスタＴＳＳの間で、ストリング選択ラインＳＳＬは共有されうる。類似して、同じ行に配列されたメモリトランジスタＴｍの間で、ワードラインＷＬ０，ＷＬ１，ＷＬ２，…，ＷＬ２９，ＷＬ３０，ＷＬ３１はそれぞれ共有されうる。しかし、接地選択トランジスタＴＧＳのゲート電極はビットラインＢＬ０，ＢＬ１，ＢＬ２にそれぞれ連結され、互いに電気的に孤立する。ビットラインＢＬ０，ＢＬ１，ＢＬ２は、ＮＡＮＤストリングＳ１，Ｓ２，Ｓ３にさらに連結されうる。
【００４２】
不揮発性メモリ素子３００の平面及び断面構造は図２及び図３を参照できる。したがって、ビットラインＢＬ０，ＢＬ１，ＢＬ２及びワードラインＷＬ０，ＷＬ１，ＷＬ２，…，ＷＬ２９，ＷＬ３０，ＷＬ３１は、半導体基板（図３の１０５参照）上に配置されうる。したがって、第１ソース及びドレイン領域（図３の１４５ａ）及び第２ソース及びドレイン領域（図４の１４５ｂ）の配置は、不揮発性メモリ素子３００にも適用されうる。
【００４３】
一方、この実施形態の変形された例で、ＮＡＮＤストリングＳ１，Ｓ２，Ｓ３は、ブロック選択トランジスタＴＢＳ及びブロック選択ラインＢＳＬを備えるように図７のＮＡＮＤストリングＳに変形されることもある。
【００４４】
図１１は、図１０の不揮発性メモリ素子のプログラム動作を説明するための回路図である。
図１１を参照すれば、選択されたビットラインＢＬ０，ＢＬ２のメモリトランジスタＴｍにデータをプログラムし、選択されていないビットラインＢＬ１のメモリトランジスタＴｍにデータがプログラムされることを防止できる。例えば、ビットラインＢＬ０，ＢＬ２の下から三番目のワードラインＷＬ２に位置した第１グループＰのメモリトランジスタＴｍにデータをプログラムできる。一方、第２グループＩのメモリトランジスタＴｍにはデータがプログラムされることが防止されうる。
【００４５】
例えば、選択されたビットラインＢＬ０，ＢＬ２には動作電圧Ｖｃｃを印加し、選択されていないビットラインＢＬ１には接地電圧０Ｖを印加することができる。ストリング選択ラインＳＳＬ及び共通ソースラインＣＳＬには接地電圧０Ｖを印加できる。選択されたワードラインＷＬ２にはプログラム電圧ＶＰＲを印加し、残りのワードラインＷＬ０，ＷＬ１，…，ＷＬ２９，ＷＬ３０，ＷＬ３１にはパス電圧ＶＰＡを印加できる。プログラム電圧ＶＰＲは、電荷のトンネリングができるように高い電圧、例えば、１５ないし２０Ｖでありうる。パス電圧ＶＰＡは、メモリトランジスタＴｍをターンオンさせつつ電荷のトンネリングを許さないように選択されうる。
【００４６】
これによれば、選択されたビットラインＢＬ０，ＢＬ２に連結されたＮＡＮＤストリングＳ１，Ｓ３の接地選択トランジスタＴＧＳがターンオンされうる。したがって、共通ソースラインＣＳＬの接地電圧ＯＶがＮＡＮＤストリングＳ１，Ｓ３に印加されうる。したがって、選択されたワードラインＷＬ２及びＮＡＮＤストリングＳ１，Ｓ３にカップリングされた第１グループＰのメモリトランジスタＴｍにデータが保存されうる。
【００４７】
しかし、選択されていないビットラインＢＬ１に連結されたＮＡＮＤストリングＳ２の接地選択トランジスタＴＧＳはターンオフされうる。したがって、ＮＡＮＤストリングＳ２はフローティングされ、したがって、選択されたワードラインＷＬ２及びＮＡＮＤストリングＳ２にカップリングされた第２グループＩのメモリトランジスタＴｍにデータが保存されることが防止できる。特に、ＮＡＮＤストリングＳ２がフローティングされるにつれて、自由電荷が第２グループＩのメモリトランジスタＴｍの第２ソース及びドレイン領域（図３の１４５ａ参照）に供給されず、したがって、プログラム防止効率が高くなる。
【００４８】
一方、前述した第１グループＰのメモリトランジスタＴｍに対するプログラム動作及び第２グループＩのメモリトランジスタＴｍに対するプログラム防止動作は、他のメモリトランジスタＴｍにも類似して適用されうるということは明らかである。
【００４９】
図１２は、図１０の不揮発性メモリ素子３００の読み取り動作を説明するための回路図である。
図１２を参照すれば、ビットラインＢＬ０，ＢＬ１，ＢＬ２のメモリトランジスタＴｍに保存されたデータ状態を判読できる。例えば、ビットラインＢＬ０，ＢＬ１，ＢＬ２の下から三番目のワードラインＷＬ２に位置した第１グループＰ及び第２グループＩのメモリトランジスタＴｍのデータ状態を判読できる。
【００５０】
例えば、ビットラインＢＬ０，ＢＬ１，ＢＬ２には動作電圧Ｖｃｃを印加し、共通ソース選択ラインＣＳＬには接地電圧０Ｖを印加できる。選択されたワードラインＷＬ２には読み取り電圧ＶＲＥを印加し、残りのワードラインＷＬ０，ＷＬ１，…，ＷＬ２９，ＷＬ３０，ＷＬ３１にはパス電圧ＶＰＡを印加できる。ストリング選択ラインＳＳＬにはターンオン電圧ＶＰＳを印加できる。読み取り電圧ＶＲＥは、プログラム状態と消去状態とを区分できるように適切に選択されうる。
【００５１】
第１グループＰのメモリトランジスタＴｍは、読み取り電圧ＶＲＥより高いしきい電圧を持ち、したがって、ターンオフされる。しかし、第２グループＩのメモリトランジスタＴｍは読み取り電圧ＶＲＥより低いしきい電圧を持ち、したがって、ターンオンされる。したがって、ビットラインＢＬ０，ＢＬ１，ＢＬ２に流れる電流を測定することによって、メモリトランジスタＴｍのデータ状態を判読できる。
一方、前述した第１グループＰ及び第２グループＩのメモリトランジスタＴｍのデータ読み取り動作は、他のメモリトランジスタＴｍにも類似して適用できる。
【００５２】
図１３は、図１０の不揮発性メモリ素子の消去動作を説明するための回路図である。
図１３を参照すれば、ビットラインＢＬ０，ＢＬ１，ＢＬ２のメモリトランジスタＴｍに保存されたデータを消去できる。例えば、ビットラインＢＬ０，ＢＬ１，ＢＬ２の下から三番目のワードラインＷＬ２に位置した第１グループＰ及び第２グループＩのメモリトランジスタＴｍのデータを消去することができる。
【００５３】
例えば、ビットラインＢＬ０，ＢＬ１，ＢＬ２、共通ソース選択ラインＣＳＬ、接地選択ラインＳＳＬをフローティングさせることができる（“Ｆ／Ｔ”と表示）。選択されたワードラインＷＬ２には接地電圧０Ｖを印加し、残りのワードラインＷＬ０，ＷＬ１，…，ＷＬ２９，ＷＬ３０，ＷＬ３１はフローティングさせることができる（“Ｆ／Ｔ”と表示）。一方、メモリトランジスタＴｍのボディ、例えば、図３の半導体基板１０５には消去電圧ＶＥＲを印加できる。例えば、消去電圧ＶＥＲは、電荷のトンネリングを許すように約２０Ｖでありうる。
【００５４】
一方、前述した第１グループＰ及び第２グループＩのメモリトランジスタＴｍに対する消去動作は、他のメモリトランジスタＴｍにも類似して適用されうる。さらに、メモリトランジスタＴｍのデータを一時に消去するブロック消去もできる。
【００５５】
発明の特定実施形態についての以上の説明は、例示及び説明を目的で提供された。本発明は前記実施形態に限定されず、当業者によって前記実施形態を組み合わせて実施するなど、いろいろな多くの修正及び変更が可能であるということは明らかである。
【産業上の利用可能性】
【００５６】
本発明は、不揮発性メモリ素子関連の技術分野に好適に用いられる。
【図面の簡単な説明】
【００５７】
【図１】本発明の一実施形態による不揮発性メモリ素子を示す回路図である。
【図２】本発明の一実施形態による不揮発性メモリ素子を示す平面図である。
【図３】図２の不揮発性メモリ素子のビットライン方向の断面図である。
【図４】図３の不揮発性メモリ素子の動作特性を説明するための部分拡大された断面図である。
【図５】本発明の一実施形態による不揮発性メモリ素子のプログラム動作特性を説明するためのグラフである。
【図６】図３の不揮発性メモリ素子の変形された例を示す断面図である。
【図７】本発明の他の実施形態による不揮発性メモリ素子を示す回路図である。
【図８】本発明の一実施形態による不揮発性メモリ素子を示す平面図である。
【図９】図８の不揮発性メモリ素子のビットライン方向の断面図である。
【図１０】本発明のさらに他の実施形態による不揮発性メモリ素子を示す回路図である。
【図１１】図１０の不揮発性メモリ素子のプログラム動作を説明するための回路図である。
【図１２】図１０の不揮発性メモリ素子の読み取り動作を説明するための回路図である。
【図１３】図１０の不揮発性メモリ素子の消去動作を説明するための回路図である。
【符号の説明】
【００５８】
１００  不揮発性メモリ素子
Ｓ  ＮＡＮＤストリング
Ｔｍ  メモリトランジスタ
ＴＳＳ  ストリング選択トランジスタ
ＴＧＳ  接地選択トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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