(57)【要約】      （修正有）【課題】サイズが縮小され、熱放散及びアースシールドが良好なパッケージ構造体を提供する。【解決手段】構造体は、熱放散およびアースシールドを行うために、導電層１０４、１０６と、導電物質が充填されたスルーホール１０２とを有する基板１００を備える。熱放散を実現するために、ボンディングパッドを備えたチップ１１０が、高い熱伝導性を有する接着剤１１４によって、導電層１０４に装着される。ボンディングパッドと、基板上に形成された接触パッド１０８を結合するために、ＲＤＬ１１８が基板およびチップの上に形成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１接触パッド、および中に形成されるスルーホールを有する基板と、
前記基板の下面に形成され、熱放散およびアースシールドのために、前記スルーホールによって前記第１接触パッドに結合される金属層と、
高い熱伝導性を有する接着剤によって前記第１接触パッドの上に装着される、ボンディングパッドを備えたダイと、
高い熱伝導性を有する接着剤と、
前記ダイ、および前記基板の上面に形成される第２接触パッドの上に形成される誘電層と、
前記ダイの上に形成され、電気接続するために前記ボンディングパッドに結合される再配置層（ＲＤＬ）と、
前記基板の前記上面に形成された前記第２接触パッドの上に形成されるはんだボールとを備えることを特徴とするパッケージ構造体。
【請求項２】
前記ＲＤＬの上に形成される保護層をさらに備え、前記保護層の材料が、シリコンゴムベースのポリイミド（ＰＩ）樹脂化合物を含む、請求項１に記載の構造体。
【請求項３】
前記金属層の材料がヒートシンク材料を含み、前記金属層がアンテナとして機能し、前記基板がＦＲ４／ＦＲ５／ＢＴまたは金属／合金を含み、別のパッケージ構造体を積み上げるために前記第２接触パッドが前記基板の前記下面に形成され、これによりパッケージオンパッケージ（ＰｏＰ）構造を形成することを特徴とする、請求項１に記載の構造体。
【請求項４】
ＩＣデバイスパッケージ構造体を製造するための方法であって、
第１接触パッド、第２接触パッドおよびスルーホールを備える基板を設けるステップと、
ボンディングパッドを備えるダイの裏側に接着剤を施すステップと、
前記ダイを前記第１接触パッドに装着するステップと、
前記第２接触パッドを前記ボンディングパッドに結合するために、ビルドアップ層を形成するステップと、
塗布またはプリントによって、前記ダイおよび前記基板の上に頂部保護層を形成するステップと、
前記第２接触パッドの上にはんだボールを配置するステップと、
前記はんだボールをリフローし、前記第２接触パッドの上に前記はんだボールを形成するステップと
を含むことを特徴とする方法。
【請求項５】
前記ダイおよび前記基板を実装するステップと、
続いてＰＣＢの接続パッドに前記基板の前記はんだボールを装着するステップと、
これにより前記基板と前記ＰＣＢの間にフリップチップ構造を形成するステップであり、これにより前記基板の前記第１接触パッドが前記ダイのためのＥＭシールドを構築するステップと、
ＰｏＰ構造体を形成するために、前記パッケージ構造体の上に別のパッケージ構造体を積み重ねるステップと、
前記ダイから生成される熱を放散するために物質の層を塗布するステップと
をさらに含み、
前記基板が、ＦＲ４／ＦＲ５／ＢＴまたは金属／合金を含み、前記保護層の材料が、シリコンゴムベースのポリイミド（ＰＩ）樹脂化合物を含むことを特徴とする、請求項４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体パッケージ用の構造体および方法に関し、より詳細には薄型半導体パッケージに関する。
【背景技術】
【０００２】
半導体デバイスの分野において、デバイス密度は絶え間なく高密度化され、したがってデバイス寸法を縮小することが要求されている。チップパッケージ技術は、集積回路の開発に大きく影響されるため、電子機器のサイズが要求され、またパッケージ技術も同様である。上記に記載の理由により、今日パッケージ技術の趨勢は、ボールグリッドアレイ（ＢＧＡ）、フリップチップ（ＦＣ−ＢＧＡ）、チップスケールパッケージ（ＣＳＰ）、ウェーハレベルパッケージ（ＷＬＰ）に向けられており、ＷＬＰによって形成される構造体は、極めて寸法が小さく良好な電気特性を有する。ＷＬＰ技術を利用することによって、製造コストおよび時間が短縮され、結果として生じるＷＬＰの構造体は、チップに匹敵し得るため、この技術は電子デバイスの小型化に対する要求を満たすことができる。
【０００３】
ＷＬＰ技術は上記に記載する利点を有するが、ＷＬＰ技術の受け入れに影響を与えるいくつかの問題が依然としてある。例えばいくつかの技術は、基板の上面に直接形成されるチップの利用を伴い、半導体チップのパッドは、エリアアレイタイプの複数のメタルパッドへの再配置層（ＲＤＬ）を包含する再配置プロセスによって再配置される。またビルドアップ層は、パッケージのサイズを増大させる。したがって、パッケージの厚みが大きくなり、チップのサイズを縮小する要求と矛盾することになる。チップは、ビルドアップ層内で重ねられるため、構造体の熱放散およびアースシールドは、解決すべき別の問題である。
【発明の開示】
【０００４】
上記に記載のように、本発明は、上記の問題を克服するために、サイズが縮小され、熱放散およびアースシールドが良好なパッケージ構造体を提供する。
【０００５】
本発明の一態様は、配線回路と、基板の対向する面に配置されたパッドを接続するために金属が充填されたスルーホールとを提供することである。
【０００６】
本発明の別の態様は、より薄型の構造体を実現することであり、本発明の利点の１つは、高い熱伝導性を有する接着剤が設けられることである。
【０００７】
本発明の別の利点は、特に高出力のデバイスに対して、より良好な熱放散を実現する金属層が設けられることであり、本発明は、ＲＦまたは高周波数デバイスに対して優れたアースシールドを提供する。一実施形態において、本発明は、アンテナとして採用される金属層を含む。本発明は、デバイスを一体化し、簡素なプロセスでスタックサイズを縮小するパッケージオンパッケージの手法を提案する。
【０００８】
本発明は、第１接触パッドと、その中に形成される少なくとも１つのスルーホールとを有する基板を備えたパッケージ構造体を提供する。金属層は、基板の下面に形成され、少なくとも１つのスルーホールが、熱放散およびアースシールドのために、第１接触パッドから金属層までを接続する。ボンディングパッドを備えるチップが、高い熱伝導性を有する接着剤によって、第１接触パッド上に装着される。誘電層がチップの上に形成され、第２接触パッドが、基板の上面に形成される。再配置層（ＲＤＬ）がチップの上に形成され、電気的に接続するために、第２接触パッドにボンディングパッドを結合する。第２接触パッド上に形成されるはんだボールが、基板の上面に形成される。
【０００９】
本発明は、第１接触パッド、第２接触パッド、および少なくとも１つのスルーホールを備える基板を設けるステップと、ボンディングパッドを備えるチップの裏面に接着剤を施すステップと、チップを第１接触パッドに装着するステップと、第２接触パッドをボンディングパッドに結合するために、ビルドアップ層を形成するステップと、塗布またはプリントによって、チップおよび基板上に頂部保護層を形成するステップと、第２接触パッドの上にはんだボールを配置するステップと、はんだボールをリフローし、第２接触パッドの上にはんだボールを形成するステップとを含む、パッケージ構造体を製造するための方法を提供する。
【発明を実施するための最良の形態】
【００１０】
本発明の好ましい実施形態および添付の図面と共に、本発明を以下に詳細に記載する。しかしながら、本発明の好ましい実施形態は、単に例示のためであることを理解されたい。本明細書に記載される好ましい実施形態以外に、本発明は、明確に記載されるもの以外の他の実施形態の広範な範囲内で実施することができ、本発明の範囲は、添付の特許請求の範囲に定義されるものを除いて特に限定されるものではない。
【００１１】
図１は、本発明の一実施形態で開示されるパッケージ構造体を示す。好ましくは、中に形成されるスルーホール１０２を備え、ＦＲ４／ＦＲ５／ＢＴまたは金属／合金で作成された基板１００が設けられ、スルーホール１０２は、金属好ましくは銅物質などの導電物質で充填される。導電層例えば金属層１０４が、基板１００の片面上に装着され、導電（金属）層１０６が、基板１００の別の面の上に形成される。特に高出力デバイスに関して良好な熱放散の目的を実現するために、金属層１０４および金属層１０６の両方を接続するためにスルーホール１０２が使用される。さらにこの手法は、高出力デバイスに対する優れたアースシールドを実現することができる。さらに、金属層は、アンテナとして機能することができる。本発明の別の実施形態において、熱放散を促進するための物質が、金属層１０４の上に塗布される。はんだメタルパッド１０８が、間に一定の距離を空けて金属層１０６のそばに形成される。好ましくは、パッケージ構造体の厚みは、層１０４から、０．３３ｍｍの厚みを有するはんだボールの末端までおよそ３００μｍである。
【００１２】
接着剤１１４によって、上に接触パッド１１２が形成されたダイ１１０が、金属層１０６の上に配置される。あるケースでは、接着剤１１４は、ダイ１１０が生成する熱を放散するために良好な熱伝導性を備える。好ましくは、ダイ１１０の厚みは、２０−７５μｍの範囲である。
【００１３】
フォトセンシティブ誘導層１１６がダイ１１０および基板１００の上面の上に形成される。リソグラフィプロセス、または露光および現像工程によって、複数の開口が誘電層１１６内に形成される。複数の開口は、接触パッド（またはＩ／Ｏパッド）１１２、および基板１００の上面の上のはんだメタルパッド１０８の一部とそれぞれ位置合わせされる。誘電層１１６の上に形成された金属層の選択された部分を除去することによって、導電トレース１１８とも称されるＲＤＬ（再配置層）１１８が誘電層１１６の上に形成され、ＲＤＬ１１８は、Ｉ／Ｏパッド１１２およびはんだメタルパッド１０８によって、チップ１１０との電気的接続を維持する。
【００１４】
ＲＤＬ１１８を覆うために保護層１２０が使用され、保護層１２０の材料は、シリコンゴムベースのポリイミド（ＰＩ）樹脂化合物を含む。導電するためにはんだボール１２２がそれぞれはんだメタルパッド１０８の上に形成され、はんだボール１２２の高さは、その直径によって約０．２ｍｍから０．３５ｍｍである。
【００１５】
図２は、本発明の別の実施形態を示す。図２に示す構造体は、図２の下方金属層１０４が、はんだメタルパッド１２４を含む部分と、金属層１２８を含む部分の２つの主要な部分に分かれる点を除いて（図２を参照のこと）、図１の実施形態と全く同様である。スルーホール１３０が基板１００の中に形成され、はんだメタルパッド１０８と１２４の間の電気接続を維持するために、スルーホール１３０内に導電物質（例えば金属または合金）が充填される。別のはんだボール１３２が、はんだボール１２２と反対側のはんだメタルパッド１２４上にそれぞれ形成される。この手法は、積み重ねられた構造体を実現する。  図３は、本発明のスタック手法の実施形態を示す。図３に示す構造体を参照すると、基板１００はわずかに修正を加えられて、上記の図１および２に示す２つの構造体が積み重ねられる。構造体は、その間に形成されるはんだボールを共有することがわかるであろう。図２に示すものと同様の構造体３００が、基板１００の上に積み重なる。はんだボール３０２の両端部は、その間の電気接続を維持するためにステージタイプである。構造体３００の上に形成されたはんだボール３０４は、例えばメモリデバイスなどの他の構成要素に結合されてよく、したがって、パッケージオンパッケージ（ＰｏＰ）構造と称される構造体が形成される。
【００１６】
図４は、ＰＣＢマザーボード上に配置された図１に開示されるパッケージ構造体を示す。図１に示すパッケージ構造体は、複数のメタルパッド４０４が上に形成されたＰＣＢボード４０２の上に配置される。チップ４０８とＰＣＢボード４０２の間の電気接続を維持するために、はんだボール４０６（ステージタイプ）が、メタルパッド４０２の上に配置され、ＰＣＢボード４０２の頂部からチップ４０８と反対側の金属層４１０の表面までの距離は、約３００μｍである。したがって、基板４００とＰＣＢボード４０２の間にフリップチップ構造が形成される。基板４００の導電物質が、チップ４０８に対する電磁（ＥＭ）シールドを構築する。
【００１７】
図５は、ＰＣＢマザーボード上に配置された図３に開示されるパッケージ構造体を示す。図３に示すパッケージ構造体は、複数のメタルパッド５０４が上に形成されたＰＣＢボード５０２の上に配置される。構造体３００上に配置されたはんだボール５０６（ステージタイプ）が（図３に示すように）、メタルパッド５０４の上に設置され、したがってＰｏＰ構造体が、アップサイドダウン構成でＰＣＢ５０２の上に配置される。本発明の別の実施形態において、熱放散を促進する物質が金属層５０８の上に塗布される。
【００１８】
本発明はまた、本発明のパッケージ構造体を製造するための方法を提供する。方法は、事前形成された導電トレースおよび接触パッドと、以下のステップで基板の反対側に配置されるチップおよび金属層の間の電気接続を維持するために導電物質で充填されたスルーホールとを備えた基板（パネル形態の）を設け、好ましくは基板の材料は、ＦＲ４／ＦＲ５／ＢＴまたは金属／合金である。本発明の別の実施形態において、導電メタルパッド間の電気接続を維持するために、例えば金属の導電物質が充填された別のスルーホール、および例えば金属ボールパッド上に形成された導電パッドが、基板内に事前形成される。
【００１９】
その後、基板上に接着物質（高い熱伝導性を有する）が施され、接着剤を使用して基板の片側にチップを装着するために、ピックアンドプレース装置が使用され、このチップの厚みは約２０から７５μｍである。
【００２０】
ダイが基板（パネルベース）上に再配置された後、ウェットおよび／またはドライ洗浄によってダイス表面の洗浄が行われる。次のステップは、パネルの表面に誘電物質を塗布することである。その後、ビア（接触メタルパッド）およびボンディングパッドを開口するために、リソグラフィプロセスが行われる。ビアホールおよびボンディングパッドの表面を洗浄するために、プラズマ洗浄工程が行われる。次のステップは、シードメタル層としてＴｉ／Ｃｕをスパッタすることであり、再配置メタル層（ＲＤＬ）のパターンを形成するために、誘電層およびシードメタル層の上にフォトレジスタ（ＰＲ）が塗布される。ＲＤＬメタルとしてＣｕ／ＡｕまたはＣｕ／Ｎｉ／Ａｕを形成するために、電気めっき処理され、続いてＲＤＬメタルトレースを形成するためにＰＲを剥離しメタルウェットエッチングする。
【００２１】
続いて次のステップは、頂部誘電層を塗布またはプリントし、接触メタルパッドを開口することである。多層のＲＤＬおよび誘電層を形成するために、シード層、ＰＲの電気めっき処理または剥離／エッチング工程などを繰り返すことができる。
【００２２】
その後、はんだメタル接触パッドの上にはんだボールが配置され、続いてはんだボールをはんだメタル接触パッドの上にそれぞれ装着するために、それらをリフローする。次のステップは、パッケージ構造体を完成するためにパネルを個片化することである。用語メタルは、金属、合金または導電化合物のいずれの導電物質を称することができることを理解されたい。本発明の別の実施形態において、方法はさらに、ＰｏＰ構造体を形成するために、パッケージ構造体の上に別のパッケージ構造体を積み重ねるステップを含む。
【００２３】
続いて、チップおよび基板（パッケージ形態の）が、表面実装技術（ＳＭＴ）によって結合され、続いてＰＣＢのパッドに接続するために基板のはんだボールを装着し、これにより基板とＰＣＢの間にフリップチップ構造が形成され、基板の導電物質がチップのためのＥＭシールドを構築する。
【００２４】
本発明の好ましい実施形態を記載してきたが、当業者は、本発明は記載の好ましい実施形態に限定されるべきではないことを理解するであろう。むしろ、添付の特許請求の範囲に定義される本発明の精神および範囲内で多様な変更および修正を行うことができる。
【図面の簡単な説明】
【００２５】
【図１】本発明の一実施形態で開示されるパッケージ構造体の図である。
【図２】本発明の別の実施形態で開示されるパッケージ構造体の図である。
【図３】本発明の別の実施形態で開示されるスタックパッケージ構造体の図である。
【図４】ＰＣＢマザーボード上に配置された図１に開示されるパッケージ構造体の図である。
【図５】ＰＣＢマザーボード上に配置された図３に開示されるパッケージ構造体の図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【外国語明細書】
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