(57)【要約】【課題】  素子の電気的特性がばらつく場合にも、半導体チップ上に形成される回路の動作マージンが低下することを最小限にする。【解決手段】  複数のモニタ回路は、互いに同じ形状を有するモニタ素子をそれぞれ有し、モニタ素子の電気的特性に応じた電気値を生成する。検出回路は、電気値の平均値を求める。調整制御回路は、平均値に応じた論理を有する調整信号を出力する。内部制御回路は、制御電圧の値および制御信号のタイミングのいずれかを、調整信号の論理に応じて調整する。そして、内部回路は、制御電圧および制御信号のいずれかを受けて動作する。素子の電気的特性が半導体チップ内でばらつく場合にも、平均的な特性値に応じて調整信号が生成されるため、半導体チップ上に形成される回路の動作マージンが低下することを最小限にできる。この結果、歩留が低下することを防止できる。【選択図】    図１
2008186931.tif 000002
【特許請求の範囲】
【請求項１】
互いに同じ形状を有するモニタ素子をそれぞれ有し、モニタ素子の電気的特性に応じた電気値を生成する複数のモニタ回路と、
前記電気値の平均値を求める検出回路と、
前記平均値に応じた論理を有する調整信号を出力する調整制御回路と、
制御電圧の値および制御信号のタイミングのいずれかを、前記調整信号の論理に応じて調整する内部制御回路と、
前記制御電圧および前記制御信号のいずれかを受けて動作する内部回路とを備えていることを特徴とする半導体集積回路。
【請求項２】
請求項１記載の半導体集積回路において、
前記検出回路は、
前記モニタ回路に対応してそれぞれ設けられ、前記電気値に対応する電荷を蓄積するために互いに同じ容量値を有する複数の容量素子と、
前記モニタ回路と前記容量素子との間にそれぞれ設けられた複数の第１スイッチ回路と、
前記容量素子と共通の出力端子との間にそれぞれ設けられた複数の第２スイッチ回路と、
前記出力端子を基準電圧線に接続する第３スイッチ回路とを備えていることを特徴とする半導体集積回路。
【請求項３】
請求項１記載の半導体集積回路において、
前記調整制御回路は、
前記平均値を論理値に変換するＡ／Ｄ変換回路と、
Ａ／Ｄ変換回路により変換された論理値を記憶する記憶回路と、
前記記憶回路に記憶された論理値に応じて前記調整信号を出力する調整信号生成回路とを備えていることを特徴とする半導体集積回路。
【請求項４】
請求項３記載の半導体集積回路において、
互いに同じ形状を有し、前記モニタ素子と電気的特性が異なる参照モニタ素子をそれぞれ有し、参照モニタ素子の電気的特性に応じた参照電気値を生成する複数の参照モニタ回路と、
前記参照電気値の平均値である参照平均値を求める参照検出回路と、
前記参照平均値を論理値に変換する参照Ａ／Ｄ変換回路と、
前記参照Ａ／Ｄ変換回路により変換された論理値を記憶する参照記憶回路とを備え、
前記調整信号生成回路は、前記記憶回路に記憶された論理値の各ビットを前記参照記憶回路に記憶された論理値の各ビットと比較し、値が異なるビットの数と位置に応じて前記調整信号を出力することを特徴とする半導体集積回路。
【請求項５】
請求項１記載の半導体集積回路において、
前記モニタ回路は、電気的特性の設計値が互いに同じであり、レイアウトデータが互いに異なるモニタ素子を有し、モニタ素子の実際の電気的特性に応じた電気値をそれぞれ生成することを特徴とすることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内蔵する素子の電気的特性に応じて内部回路の動作状態を調整可能な半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路は、多数のトランジスタ等の素子を半導体基板上に形成することにより製造される。素子の特性は、製造ロットが異なるとばらつきやすく、また半導体ウエハが異なるとばらつきやすく、さらに同一の半導体ウエハ上の半導体チップが異なるとばらつきやすくなる。素子特性のばらつきは、回路の動作マージンの低下や、回路の動作不良の原因になる。これに伴い、歩留は低下し、製造コストは上昇する。従来、トランジスタの電気的特性のばらつきを抑えるために、１つの半導体チップ上に複数のトランジスタを形成する手法が提案されている（例えば、特許文献１参照）。
【特許文献１】特開２０００−１９６３８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、近年、素子構造の微細化に伴い、１つの半導体チップ内においてもトランジスタ等の素子の電気的特性はばらつきやすくなっている。このため、回路の動作マージンが低下しやすくなっている。あるいは、素子特性のばらつきを抑えるために、製造条件を厳しくする必要がある。
【０００４】
本発明の目的は、素子の電気的特性がばらつく場合にも、半導体チップ上に形成される回路の動作マージンが低下することを最小限にし、歩留の低下を防止することである。
【課題を解決するための手段】
【０００５】
本発明の一形態では、複数のモニタ回路は、互いに同じ形状を有するモニタ素子をそれぞれ有し、モニタ素子の電気的特性に応じた電気値を生成する。検出回路は、電気値の平均値を求める。調整制御回路は、平均値に応じた論理を有する調整信号を出力する。内部制御回路は、制御電圧の値および制御信号のタイミングのいずれかを、調整信号の論理に応じて調整する。そして、内部回路は、制御電圧および制御信号のいずれかを受けて動作する。素子の電気的特性が半導体チップ内でばらつく場合にも、平均的な特性値に応じて調整信号が生成されるため、半導体チップ上に形成される回路の動作マージンが低下することを最小限にできる。換言すれば、調整信号は、平均値から大きくはずれた特性値に応じて生成されることはない。この結果、歩留が低下することを防止できる。
【発明の効果】
【０００６】
本発明では、素子の電気的特性がばらつく場合にも、半導体チップ上に形成される回路の動作マージンが低下することを最小限にでき、歩留が低下することを防止できる。
できる。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。信号が伝達される信号線には、信号名と同じ符号を使用する。先頭に”／”の付いている信号は、負論理を示している。
【０００８】
図１は、本発明の第１の実施形態を示している。半導体集積回路ＳＥＭＩは、例えば、
９０ｎｍプロセスを用いて製造されるＤＲＡＭや擬似ＳＲＡＭ等の半導体メモリである。半導体集積回路ＳＥＭＩは、６つのモニタ回路１０、検出回路１２、Ａ／Ｄ変換回路１４、記憶回路１６、動作制御回路１８、内部電源生成回路２０および内部回路２２を有している。
【０００９】
モニタ回路１０は、互いに同じ回路であり、内蔵するトランジスタＴＲ１(図２）の閾値電圧（電気的特性）に応じてモニタ電圧ＶＴ１−ＶＴ６（電気値）を出力する。モニタ回路１０は、半導体集積回路チップ内に分散して配置されている。なお、図１では、モニタ回路１０は、半導体チップＳＥＭＩの周辺部に配置しているが、半導体チップＳＥＭＩの中央部にも配置してもよい。
【００１０】
検出回路１２は、モニタ電圧ＶＴ１−ＶＴ６の平均値を求め、求めた平均値を平均電圧ＶＡ（閾値電圧の平均値）として出力する。Ａ／Ｄ変換回路１４は、平均電圧ＶＡ（アナログ値）を複数ビットからなるデータ信号／ＤＴ０１−／ＤＴ０６（デジタル値）に変換する。記憶回路１６は、データ信号／ＤＴ０１−／ＤＴ０６の各ビットの論理値を記憶し、記憶している論理値に応じた論理を有する調整信号ＡＤＪ１−ＡＤＪ６を出力する。Ａ／Ｄ変換回路１４および記憶回路１６は、平均電圧ＶＡに応じた論理を有する調整信号ＡＤＪ１−６を出力する調整制御回路として動作する。動作制御回路１８は、検出回路１２、Ａ／Ｄ変換回路１４および記憶回路１６の動作を制御するための制御信号ＩＮ、ＡＶＥ、ＲＳＴ、ＡＣＴ、ＬＩＮを出力する。
【００１１】
内部電源生成回路２０（内部制御回路）は、調整信号ＡＤＪ１−６の論理に応じて動作し、制御電圧ＶＩＩ（内部電源電圧）を生成する。制御電圧ＶＩＩの値は、調整信号ＡＤＪ１−６に応じて変化する。内部回路２２は、例えば、メモリコアである。メモリコアは、アドレスデコーダ、ワードドライバ、センスアンプ、コラムスイッチ、プリチャージ回路およびメモリセルアレイ等を有する。メモリセルアレイは、例えば、マトリックス状に配置されたダイナミックメモリセルと、ダイナミックメモリセルに接続されたワード線およびビット線とを有する。メモリコアに供給される制御電圧ＶＩＩは、メモリコアの電源電圧として使用される。すなわち、メモリコアの各回路は、制御電圧ＶＩＩを受けて動作する。
【００１２】
図２は、図１に示したモニタ回路１０および検出回路１２の詳細を示している。モニタ回路１０は、外部電源線ＶＤＤと接地線ＶＳＳとの間に直列に配置された抵抗Ｒ０１およびｎＭＯＳトランジスタＴＲ１（モニタ素子）を有している。トランジスタＴＲ１のゲートとドレインは、互いに接続されている。そして、トランジスタＴＲ１のドレインからモニタ電圧ＶＴ（ＶＴ１−６）が出力される。トランジスタＴＲ１がダイオード接続されているため、モニタ電圧ＶＴの値は、トランジスタＴＲ１の閾値電圧を示す。トランジスタＴＲ１は、半導体集積回路ＳＥＭＩ内に形成される標準トランジスタの形状に合わせて設計される。このため、トランジスタＴＲ１の閾値電圧は、標準トランジスタの閾値電圧を示す。
【００１３】
トランジスタＴＲ１は、互いに同じ形状を有している。換言すれば、トランジスタＴＲ１は、互いに同じサイズに形成され（同じ設計データ）、同じ製造条件で製造されている。但し、最先端の半導体製造プロセスを用いることにより、同じ設計データを用いてもトランジスタＴＲ１の閾値電圧はばらつく場合があり、閾値電圧のばらつきに伴いモニタ電圧ＶＴ１−６の値もばらつく。一般に、半導体チップ内に形成されるトランジスタの閾値電圧は、位置が離れるほどばらつきやすい。この実施形態では、トランジスタＴＲ１を半導体集積回路ＳＥＭＩ内に分散して配置することにより、半導体集積回路ＳＥＭＩ内の閾値電圧のばらつきを正確にモニタできる。
【００１４】
検出回路１２は、入力部ＩＮＵ、モニタ部ＭＮＵ、平均化部ＡＶＵおよびリセットトランジスタＲＴを有している。入力部ＩＮＵは、モニタ電圧線ＶＴ１−ＶＴ６をモニタ部ＭＮＵの容量素子Ｃ１−Ｃ６にそれぞれ接続するためのｎＭＯＳトランジスタを有している。ｎＭＯＳトランジスタは、高論理レベルの制御信号ＩＮに応じてオンする第１スイッチ回路として動作する。平均化部ＡＶＵは、容量素子Ｃ１−６の接続ノードを共通の平均電圧線ＶＡにそれぞれ接続するためのｎＭＯＳトランジスタを有している。ｎＭＯＳトランジスタは、高論理レベルの制御信号ＡＶＥに応じてオンする第２スイッチ回路として動作する。リセットトランジスタＲＴは、高論理レベルのリセット信号に応じてオンし、平均電圧線ＶＡを接地電圧線ＶＳＳ（基準電圧線）に接続するための第３スイッチ回路として動作する。
【００１５】
このように、トランジスタＴＲ１の閾値電圧に対応する電荷を、第１スイッチ回路を用いて対応する容量素子Ｃ１−６に蓄積し、容量素子Ｃ１−６に蓄積された電荷を第２スイッチ回路により再分配することにより、容易に電気値の平均値を求めることができる。また、出力端子は、第３スイッチ回路により基準電圧に初期化されるため、平均値を高い精度で求めることができる。なお、制御信号ＩＮ、ＡＶＥの高レベル電圧は、モニタ電圧ＶＴ１−６に対応する電荷を容量素子Ｃ１−６に確実に充電し、容量素子Ｃ１−６に充電された電荷を確実に取り出し、平均化するために、ｎＭＯＳトランジスタの閾値電圧より十分に高く設定されている。
【００１６】
図３は、図１に示したＡ／Ｄ変換回路１４および記憶回路１６の詳細を示している。Ａ／Ｄ変換回路１４は、高論理レベルの制御信号ＡＣＴに応じて活性化される差動増幅器ＡＭＰと、電源線ＶＤＤと接地線ＶＳＳの間に直列に配置された７つの抵抗Ｒ１１−Ｒ１７により構成される抵抗部ＲＵとを有している。差動増幅器ＡＭＰの一方の入力は、平均電圧線ＶＡに接続されている。差動増幅器ＡＭＰの他方の入力は、抵抗部ＲＵの異なるノードＮＤ１−ＮＤ６に接続されている。そして、各差動増幅器ＡＭＰの出力から平均電圧ＶＡの値に応じたデータ信号／ＤＴ０（／ＤＴ０１−／ＤＴ０６）が出力される。データ信号／ＤＴ０１−／ＤＴ０６は、例えば、６ビットで構成される。
【００１７】
モニタ回路１０のｎＭＯＳトランジスタの閾値電圧が低く、平均電圧ＶＡが低い場合、データ信号／ＤＴ０のうち高論理レベルのビットが多くなる。逆に、モニタ回路１０のｎＭＯＳトランジスタの閾値電圧が高く、平均電圧ＶＡが高い場合、データ信号／ＤＴ０のうち高論理レベルのビットは少なくなる。例えば、平均電圧ＶＡが低い場合、データ信号／ＤＴ０１−／ＤＴ０６の値は、”ＨＨＨＨＨＬ”を示す。平均電圧ＶＡが高くなるにしたがって、データ信号／ＤＴ０１−／ＤＴ０６の値は、”ＨＨＨＨＬＬ”、”ＨＨＨＬＬＬ”、”ＨＨＬＬＬＬ”、”ＨＬＬＬＬＬ”を順次示す。ここで、”Ｈ”は高論理レベルを示し、”Ｌ”は低論理レベルを示す。
【００１８】
記憶回路１６は、ラッチ入力部ＬＩＵ、ラッチ部ＬＴＵおよびバッファ部ＢＦＵを有している。ラッチ入力部ＬＩＵは、データ信号線／ＤＴ０１−／ＤＴ０６をラッチ部ＬＴＵのラッチＬＴにそれぞれ接続するためのｎＭＯＳトランジスタを有している。ｎＭＯＳトランジスタは、高論理レベルの制御信号ＬＩＮに応じてオンする第４スイッチ回路として動作する。ラッチ部ＬＴＵは、データ信号／ＤＴ０１−／ＤＴ０６の論理をそれぞれ記憶するための６つのラッチＬＴ１−ＬＴ６を有している。バッファ部ＢＦＵは、ラッチＬＴ１−６の出力（／ＤＴ０１−／ＤＴ０６の論理値の逆）を調整信号ＡＤＪ１−６としてそれぞれ出力するための６つのバッファＢＵＦ１−ＢＵＦ６を有している。
【００１９】
平均電圧ＶＡが低い場合、調整信号ＡＤＪ１−６のうち低論理レベルのビットの数は多くなる。逆に、平均電圧ＶＡが高い場合、調整信号ＡＤＪ１−６のうち低論理レベルのビットの数は少なくなる。例えば、平均電圧ＶＡが低い場合、調整信号ＡＤＪ１−６の値は
、”ＬＬＬＬＬＨ”を示す。平均電圧ＶＡが高くなるにしたがって、調整信号ＡＤＪ１−６の値は、”ＬＬＬＬＨＨ”、”ＬＬＬＨＨＨ”、”ＬＬＨＨＨＨ”、”ＬＨＨＨＨＨ”を順次示す。
【００２０】
図４は、図１に示した内部電源生成回路２０の詳細を示している。内部電源生成回路２０は、外部電源線ＶＤＤと内部電源線ＶＩＩの間に配置された抵抗Ｒ２０と、内部電源線ＶＩＩと接地線ＶＳＳの間に直列に配置された７つの抵抗Ｒ２１−Ｒ２７と、接地線ＶＳＳと抵抗Ｒ２１−Ｒ２７の異なるノードＮＤ２１−ＮＤ２６の接続を制御する６つのｎＭＯＳトランジスタＴＲ２１−ＴＲ２６とを有している。この例では、平均電圧ＶＡが低い場合、接地線ＶＳＳに流れる電流量が多いため、制御電圧ＶＩＩの値は下がる。逆に、平均電圧ＶＡが高くなるにしたがって、接地線ＶＳＳに流れる電流量が減少し、制御電圧ＶＩＩの値は上がる。
【００２１】
内部電源生成回路２０内では、ｎＭＯＳトランジスタの閾値電圧が低いほど、内部電源電圧ＶＩＩは低くなり、ｎＭＯＳトランジスタの閾値電圧が高いほど、内部電源電圧ＶＩＩは高くなる。本発明では、内部電源電圧ＶＩＩは、閾値電圧が高いときに高い側に制御され、閾値電圧が低いときに低い側に制御される。これにより、閾値電圧がチップ内でばらつく場合にも、平均的な閾値電圧を利用して正常な内部電源電圧ＶＩＩを生成でき、内部回路（メモリコア）の動作マージンが低下することを防止できる。すなわち、内部回路の誤動作が防止される。
【００２２】
図５は、第１の実施形態の動作を示している。図１に示した動作制御回路１８は、例えば、パワーオンＰＯＮを検出するパワーオンリセット回路を有しており、半導体集積回路ＳＥＭＩのパワーオンＰＯＮに同期して制御信号ＲＳＴ、ＩＮ、ＡＶＥ、ＡＣＴ、ＬＩＮを順次出力する。まず、制御信号ＲＳＴの高論理レベルにより平均電圧線ＶＡが接地電圧ＶＳＳに初期化される。次に、制御信号ＩＮの高論理レベルによりモニタ電圧ＶＴ１−６の値に応じた電荷が容量素子Ｃ１−６にそれぞれ蓄積される。
【００２３】
次に、制御信号ＡＶＥの高論理レベルにより、容量素子Ｃ１−６に蓄積された電荷が再分配され、平均電圧ＶＡが生成される。制御信号ＡＣＴの高論理レベルにより、差動増幅器ＡＭＰが活性化され、平均電圧ＶＡに応じたデータ信号／ＤＴ０１−／ＤＴ０６が生成される。差動増幅器ＡＭＰの動作中に、制御信号ＬＩＮの高論理レベルに変化し、データ信号／ＤＴ０１−／ＤＴ０６の値がラッチＬＴにラッチされ、ラッチされた値の反転論理が調整信号ＡＤＪ１−６として出力される。ラッチＬＴにラッチされた値は、パワーオフまで保持される。これにより、パワーオンからパワーオフまでの間、モニタ回路１０のトランジスタの閾値電圧に応じて調整された内部電源電圧ＶＩＩが生成される。
【００２４】
このように、Ａ／Ｄ変換回路１４によりデジタル値に変換されたデータ信号／ＤＴ０１−／ＤＴ０６を記憶回路１６に記憶することで、検出回路１２およびＡ／Ｄ変換回路１４を常時動作させる必要がなくなる。例えば、検出回路１２およびＡ／Ｄ変換回路１４は、半導体集積回路ＳＥＭＩのパワーオン時のみ動作させればよい。このため、半導体集積回路の消費電力を削減できる。
【００２５】
以上、第１の実施形態では、内部電源電圧ＶＩＩを調整するための調整信号ＡＤＪ１−６の値を、トランジスタＴＲ１の閾値電圧の平均値を用いて生成できる。このため、半導体集積回路ＳＥＭＩ上に形成される回路の動作マージンが低下することを最小限にできる。この結果、歩留が低下することを防止できる。一方、例えば、１つのトランジスタの閾値電圧をモニタすることにより調整信号ＡＤＪ１−６を生成する場合、そのトランジスタの閾値電圧が平均値から大きくはずれているとき、最適な内部電源電圧ＶＩＩを生成できない。
【００２６】
また、トランジスタＴＲ１は、半導体集積回路ＳＥＭＩ内に分散して配置しているため、半導体集積回路ＳＥＭＩ内の閾値電圧のばらつきを正確にモニタできる。この結果、最適な内部電源電圧ＶＩＩを生成でき、回路の動作マージンが低下することを最小限にできる。
【００２７】
図６は、本発明の第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態の記憶回路１６の代わりに記憶回路１６Ａが形成されている。また、調整信号生成回路２４および参照テーブル２６が新たに形成されている。その他の構成は、第１の実施形態と同じである。すなわち、半導体集積回路ＳＥＭＩは、例えば、９０ｎｍプロセスを用いて製造されるＤＲＡＭや擬似ＳＲＡＭ等の半導体メモリである。Ａ／Ｄ変換回路１４、記憶回路１６Ａおよび調整信号生成回路２４は、平均電圧ＶＡに応じた論理を有する調整信号ＡＤＪ１−６を出力する調整制御回路として動作する。
【００２８】
参照テーブル２６は、データ信号ＤＴ１−６の論理値に対応する調整信号ＡＤＪ１−６の論理値を予め記憶している。参照テーブル２６の内容は、半導体集積回路ＳＥＭＩの設計時に決められている。なお、参照テーブル２６をヒューズ回路等のプログラム素子で構成し、半導体集積回路ＳＥＭＩの製造後に参照テーブル２６の内容をプログラムしてもよい。この場合、製造された半導体集積回路ＳＥＭＩの評価結果に合わせて参照テーブル２６の内容を決めることができる。
【００２９】
記憶回路１６Ａは、データ信号／ＤＴ０１−／ＤＴ０６の論理値を記憶し、記憶している論理値を反転してデータ信号ＤＴ１−６として出力する。記憶回路１６Ａは、調整信号ＡＤＪ１−６の代わりにデータ信号ＤＴ１−６を出力することを除き、図３に示した記憶回路１６と同じ構成である。
【００３０】
調整信号生成回路２４は、参照テーブル２６をアクセスし、データ信号ＤＴ１−６の論理に対応する調整信号ＡＤＪ１−６の値を示す情報ＩＮＦを参照テーブル２６から読み出し、読み出した情報に対応する論理を有する調整信号ＡＤＪ１−６を出力する。この実施形態では、内部電源生成回路２０は、Ａ／Ｄ変換回路１４により生成されたデータ信号／ＤＴ０１−／ＤＴ０６に対応する論理ではなく、参照テーブル２６により変換される調整信号ＡＤＪ１−６に応じて調整される。データ信号／ＤＴ０１−／ＤＴ０６の値と調整信号ＡＤＪ１−６の値とを直接対応させる必要はない。このため、例えば、Ａ／Ｄ変換回路１４において差動増幅器ＡＭＰや抵抗部ＲＵの設計に自由度を持たせることができる。
【００３１】
以上、第２の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、参照テーブル２６を用いることで、半導体集積回路ＳＥＭＩの設計の自由度を向上できる。
【００３２】
図７は、本発明の第３の実施形態を示している。第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、半導体集積回路ＳＥＭＩは、２つの機能ブロックＢＬＫ１−２を有している。機能ブロックＢＬＫ１は、例えば、内部電源電圧ＶＩＩを使用するメモリコア（内部回路）を有し、機能ブロックＢＬＫ２は、メモリコアを動作させる制御信号を生成する制御回路有している。モニタ回路１０は、機能ブロックＢＬＫ１内に集中して配置されている。その他の構成は、第２の実施形態と同じである。すなわち、半導体集積回路ＳＥＭＩは、例えば、９０ｎｍプロセスを用いて製造されるＤＲＡＭや擬似ＳＲＡＭ等の半導体メモリである。
【００３３】
この実施形態では、モニタ回路１０は、内部電源電圧ＶＩＩを使用する機能ブロックＢＬＫ１内に局所的に配置される。これにより、機能ブロックＢＬＫ１内のトランジスタのばらつきのみに依存して内部電源電圧ＶＩＩを調整できる。
【００３４】
以上、第３の実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、内部電源電圧ＶＩＩを使用する機能ブロックＢＬＫ１内のトランジスタのばらつきのみに依存して、内部電源電圧ＶＩＩを調整できる。必要なトランジスタの閾値電圧のみをモニタできるため、所望の機能ブロックＢＬＫ１の動作マージンが低下することを最小限にできる。この結果、歩留が低下することを防止できる。
【００３５】
図８は、本発明の第４の実施形態におけるモニタ回路の詳細を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、半導体集積回路ＳＥＭＩの各モニタ回路１０（図１）は、第１の実施形態のｎＭＯＳトランジスタＴＲ１に変えて、レイアウトデータが互いに異なり、電気的特性（閾値電圧）の設計値が互いに同じであるｎＭＯＳトランジスタＴＲ１−ＴＲ６の少なくともいずれかを有している。そして、トランジスタＴＲ１−ＴＲ６から、閾値電圧に対応するモニタ電圧ＶＴ（ＶＴ１−ＶＴ６）がそれぞれ出力される。なお、図では、図２に示した抵抗Ｒ０１の記載を省略している。
【００３６】
トランジスタＴＲ１−ＴＲ６は、ゲートＧの向き、ソースＳまたはドレインＤの大きさが互いに異なっている。このため、半導体集積回路ＳＥＭＩが実際に製造されたとき、ｎＭＯＳトランジスタＴＲ１−ＴＲ６の閾値電圧は、レイアウトデータに依存してわずかに変動する。トランジスタＴＲ１−ＴＲ６のレイアウトデータは、実際の回路に搭載されるトランジスタのレイアウトデータに合わせられている。閾値電圧の設計値が互いに同じトランジスタＴＲ１−ＴＲ６のレイアウトデータを、実際の回路に合わせて相違させることにより、閾値電圧のばらつきを、より正確にモニタできる。
【００３７】
その他の構成は、第１の実施形態と同じである。すなわち、半導体集積回路ＳＥＭＩは、例えば、９０ｎｍプロセスを用いて製造されるＤＲＡＭや擬似ＳＲＡＭ等の半導体メモリである。
【００３８】
以上、第４の実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、レイアウトデータの互いに異なる複数のトランジスタＴＲ１−６を形成することにより、閾値電圧のばらつきを、より正確にモニタでき、回路の動作マージンが低下することを最小限にできる。
【００３９】
図９は、本発明の第５の実施形態を示している。第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第２の実施形態の調整信号生成回路２４の代わりに調整信号生成回路２４Ａが形成されている。また、６つの参照モニタ回路１０Ｒ、参照検出回路１２Ｒ、参照Ａ／Ｄ変換回路１４Ｒおよび参照記憶回路１６Ｒが新たに形成されている。その他の構成は、第２の実施形態と同じである。すなわち、半導体集積回路ＳＥＭＩは、例えば、９０ｎｍプロセスを用いて製造されるＤＲＡＭや擬似ＳＲＡＭ等の半導体メモリである。
【００４０】
参照モニタ回路１０Ｒは、半導体集積回路チップ内に分散して配置されている。各参照モニタ回路１０Ｒは、モニタ回路１０（図２）と同じ回路構成を有している。参照モニタ回路１０Ｒは、内蔵するトランジスタの閾値電圧に応じて参照モニタ電圧ＲＶＴ１−ＲＶＴ６（参照電気値）を出力する。参照モニタ回路１０Ｒのトランジスタの閾値電圧（電気
的特性）は、モニタ回路１０のトランジスタＲＴ１の閾値電圧より低く設定されている。換言すれば、参照モニタ回路１０Ｒのトランジスタの閾値電圧は、高速なスイッチング動作をするために半導体集積回路ＳＥＭＩ内に形成される閾値電圧の低いトランジスタ（高速トランジスタ）と同じに設定されている。例えば、高速トランジスタは、メモリコア（内部回路）のセンスアンプやワードドライバなどに使用される。このため、参照モニタ電圧ＲＶＴ１−６は、モニタ回路１０から出力されるモニタ電圧ＶＴ１−６より低い。
【００４１】
参照検出回路１２Ｒ、参照Ａ／Ｄ変換回路１４Ｒおよび参照記憶回路１６Ｒは、それぞれ検出回路１２、Ａ／Ｄ変換回路１４および記憶回路１６と同じ回路構成を有しており、動作制御回路１８からの制御信号ＩＮ、ＡＶＥ、ＲＳＴ、ＡＣＴ、ＬＩＮに同期して、検出回路１２、Ａ／Ｄ変換回路１４および記憶回路１６と同時に動作する。
【００４２】
参照検出回路１２Ｒは、参照モニタ電圧ＲＶＴ１−６の平均値を求め、求めた平均値を参照平均電圧ＲＶＡ（閾値電圧の平均値）として出力する。参照Ａ／Ｄ変換回路１４Ｒは、参照平均電圧ＲＶＡ（アナログ値）を複数ビットからなる参照データ信号／ＲＤＴ０１−／ＲＤＴ０６（デジタル値）に変換する。参照記憶回路１６Ｒは、参照データ信号／ＲＤＴ０１−／ＲＤＴ０６の各ビットの論理値を記憶し、記憶している論理値を反転して参照データ信号ＲＤＴ１−ＲＤＴ６として出力する。
【００４３】
調整信号生成回路２４Ａは、記憶回路１６Ａに記憶されたデータ信号ＤＴ（ＤＴ１−６）の各ビットを参照記憶回路１６Ｒに記憶された参照データ信号ＲＤＴ（ＲＤＴ１−６）の各ビットと比較し、値が異なるビットの数と位置に応じて調整信号ＡＤＪ１−６を出力する。そして、調整信号ＡＤＪ１−６に応じて内部電源電圧制御電圧ＶＩＩが調整される。
【００４４】
図１０は、図９に示した調整信号生成回路２４Ａの詳細を示している。調整信号生成回路２４Ａは、番号が同じデータ信号ＤＴおよび参照データ信号ＲＤＴの排他的論理和を演算するＥＯＲゲートと、ＥＯＲゲートの出力信号ＯＵＴ（ＯＵＴ１−６）に応じて調整信号ＡＤＪ１−６を生成する演算回路ＯＰＲとを有している。各ＥＯＲゲートは、データ信号ＤＴと参照データ信号ＲＤＴのビット値が同じときに出力信号ＯＵＴを低論理レベルに設定し、データ信号ＤＴと参照データ信号ＲＤＴのビット値が異なるときに出力信号ＯＵＴを高論理レベルに設定する。演算回路ＯＰＲは、高論理レベルの出力信号ＯＵＴの数および位置に応じて調整信号ＡＤＪ１−６を出力する。
【００４５】
この例では、半導体集積回路ＳＥＭＩが良好に製造され、内蔵するトランジスタの閾値電圧のばらつきが小さいとき、高論理レベルを出力する参照データ信号ＲＤＴ１−６のビット数は、高論理レベルを出力するデータ信号ＤＴ１−６のビット数より２つだけ多くなる。反対に、内蔵するトランジスタの閾値電圧のばらつきが大きく、標準トランジスタの閾値電圧と、高速トランジスタの閾値電圧との差が大きいとき、高論理レベルを出力する参照データ信号ＲＤＴ１−６のビット数は、高論理レベルを出力するデータ信号ＤＴ１−６のビット数より３以上多くなる。さらに、内蔵するトランジスタの閾値電圧のばらつきが大きく、標準トランジスタの閾値電圧と、高速トランジスタの閾値電圧との差がほとんどないとき、高論理レベルを出力する参照データ信号ＲＤＴ１−６のビット数と、高論理レベルを出力するデータ信号ＤＴ１−６のビット数との差は、１以下になる。
【００４６】
演算回路ＯＰＲは、データ信号ＤＴ１−６と参照データ信号ＲＤＴ１−６の論理の違いが２ビットのとき、第２の実施形態と同様に、データ信号Ｄ１−６にしたがって調整信号ＡＤＪ１−６を生成する。また、演算回路ＯＰＲは、データ信号ＤＴ１−６と参照データ信号ＲＤＴ１−６の論理の違いが３ビット以上のとき、高速トランジスタの閾値電圧が低すぎると判断し、内部電源電圧ＶＩＩが低くなるように調整信号ＡＤＪ１−６を生成する
。さらに、演算回路ＯＰＲは、データ信号ＤＴ１−６と参照データ信号ＲＤＴ１−６の論理の違いが１ビット以下のとき、高速トランジスタの閾値電圧が高すぎると判断し、内部電源電圧ＶＩＩが高くなるように調整信号ＡＤＪ１−６を生成する。
【００４７】
一般に、トランジスタの閾値電圧が低いと、回路動作は速くなり、トランジスタの閾値電圧が低いと回路動作は遅くなる。この実施形態では、高速トランジスタの閾値電圧が、標準トランジスタの閾値電圧に対して低くなったときに、回路動作が速くなりすぎることを防止するために内部電源電圧ＶＩＩを下げる。高速トランジスタの閾値電圧が標準トランジスタの閾値電圧に対して高くなったときに、回路動作が遅くなりすぎることを防止するために内部電源電圧ＶＩＩを上げる。
【００４８】
以上、第５の実施形態においても、上述した第１および第２の実施形態と同様の効果を得ることができる。さらに、この実施形態では、標準トランジスタの閾値電圧のモニタだけではなく、高速トランジスタの閾値電圧をモニタし、内部電源電圧ＶＩＩの調整に用いることにより、半導体集積回路ＳＥＭＩ上に、複数種の閾値電圧を有するトランジスタが形成される場合にも、回路の動作マージンが低下することを最小限にできる。この結果、歩留が低下することを防止できる。
【００４９】
図１１は、本発明の第６の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第１の実施形態の内部電源生成回路２０の代わりにタイミング制御回路２８が形成されている。その他の構成は、第１の実施形態と同じである。すなわち、半導体集積回路ＳＥＭＩは、例えば、９０ｎｍプロセスを用いて製造されるＤＲＡＭや擬似ＳＲＡＭ等の半導体メモリである。タイミング制御回路２８は、調整信号ＡＤＪ１−６に応じて内部回路２２の動作を制御するタイミング信号ＴＩＭの生成タイミングを変更する。
【００５０】
図１２は、図１１に示したタイミング制御回路２８の詳細を示している。タイミング制御回路２８は、図示しない基本タイミング制御回路、デコーダＤＥＣおよび遅延回路ＤＬＹ１−ＤＬＹ６を有している。基本タイミング制御回路は、内部回路２２（メモリコア）のアクセス要求に同期して基本タイミング信号ＴＩＭ０を生成する。基本タイミング信号ＴＩＭ０は、例えば、正のパルス信号である。デコーダＤＥＣは、調整信号ＡＤＪ１−６の論理に応じて選択信号ＳＥＬ１−ＳＥＬ６のいずれか１つを高論理レベルに設定し、他を低論理レベルに設定する。遅延回路ＤＬＹ１−ＤＬＹ６のいずれか１つは、高論理レベルの選択信号ＳＥＬ１−６に応じて有効になり、基本タイミング信号ＴＩＭ０を遅延させた信号をタイミング信号ＴＩＭとして出力する。遅延回路ＤＬＹ１−６の遅延時間は、数字が大きくなるほど大きく設定されている。そして、モニタ回路１０のトランジスタの閾値電圧に応じて、タイミング信号ＴＩＭの出力タイミングが調整される。
【００５１】
例えば、モニタ回路１０のトランジスタの閾値電圧から求められる平均電圧ＶＡが低い場合、半導体集積回路ＳＥＭＩ内のトランジスタ動作は速くなる。このとき、タイミング制御回路２８は、タイミング信号ＴＩＭの出力タイミングを早くする。一方、モニタ回路１０のトランジスタの閾値電圧から求められる平均電圧ＶＡが高い場合、半導体集積回路ＳＥＭＩ内のトランジスタ動作は遅くなる。このとき、タイミング制御回路２８は、タイミング信号ＴＩＭの出力タイミングを遅くする。これにより、トランジスタの閾値電圧に応じて、内部回路２２を最適なタイミングで動作させることができる。
【００５２】
以上、第６の実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、内部回路２２の動作タイミングを調整するための調整信号ＡＤＪ１−６の値を、トランジスタＴＲ１の閾値電圧の平均値を用いて生成できる。このため、半導体集積回路ＳＥＭＩ上に形成される回路の動作マージンが低下すること
を最小限にできる。この結果、歩留が低下することを防止できる。
【００５３】
なお、上述した実施形態では、本発明を半導体メモリに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、マイクロプロセッサやゲートアレイ等のロジックＬＳＩに適用しても同様の効果を得ることができる。
【００５４】
上述した実施形態では、半導体集積回路ＳＥＭＩのパワーオン時にトランジスタＴＲ１の閾値電圧をモニタし、調整信号ＡＤＪ１−６を生成する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、半導体集積回路ＳＥＭＩのパワーオン中に所定の頻度でトランジスタＴＲ１の閾値電圧をモニタしてもよい。この場合、半導体集積回路ＳＥＭＩに供給される外部電源電圧ＶＤＤの変動、あるいは半導体集積回路ＳＥＭＩの温度の変動に追従して最適な調整信号ＡＤＪ１−６を生成できる。
【００５５】
上述した実施形態では、トランジスタＴＲ１の閾値電圧をモニタし、調整信号ＡＤＪ１−６を生成する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、モニタ回路１０に抵抗素子あるいは容量素子等のモニタ素子を形成し、これらモニタ素子の抵抗値あるいは容量値に応じて調整信号ＡＤＪ１−６を生成してもよい。
【００５６】
さらに、上述した第１−第５の実施形態のいずれかに第６の実施形態のタイミング制御回路２８を形成し、内部電源電圧ＶＩＩと内部回路２２の動作タイミングを両方調整してもよい。第６の実施形態のタイミング制御回路２８に供給される調整信号ＡＤＪ１−６を、第２−第５の実施形態の手法により生成してもよい。
【００５７】
以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
互いに同じ形状を有するモニタ素子をそれぞれ有し、モニタ素子の電気的特性に応じた電気値を生成する複数のモニタ回路と、
前記電気値の平均値を求める検出回路と、
前記平均値に応じた論理を有する調整信号を出力する調整制御回路と、
制御電圧の値および制御信号のタイミングのいずれかを、前記調整信号の論理に応じて調整する内部制御回路と、
前記制御電圧および前記制御信号のいずれかを受けて動作する内部回路とを備えていることを特徴とする半導体集積回路。
（付記２）
付記１記載の半導体集積回路において、
前記検出回路は、
前記モニタ回路に対応してそれぞれ設けられ、前記電気値に対応する電荷を蓄積するために互いに同じ容量値を有する複数の容量素子と、
前記モニタ回路と前記容量素子との間にそれぞれ設けられた複数の第１スイッチ回路と、
前記容量素子と共通の出力端子との間にそれぞれ設けられた複数の第２スイッチ回路と、
前記出力端子を基準電圧線に接続する第３スイッチ回路とを備えていることを特徴とする半導体集積回路。
（付記３）
付記１記載の半導体集積回路において、
前記調整制御回路は、
前記平均値を論理値に変換するＡ／Ｄ変換回路と、
Ａ／Ｄ変換回路により変換された論理値を記憶する記憶回路と、
前記記憶回路に記憶された論理値に応じて前記調整信号を出力する調整信号生成回路と
を備えていることを特徴とする半導体集積回路。
（付記４）
付記３記載の半導体集積回路において、
前記記憶回路に記憶される論理値と前記調整信号の論理値との関係を示す情報が予め記憶された参照テーブルを備え、
前記調整制御回路は、前記記憶回路に記憶される論理値に基づいて前記参照テーブルから得られる情報に応じて前記調整信号を出力する調整信号生成回路とを備えていることを特徴とする半導体集積回路。
（付記５）
付記３記載の半導体集積回路において、
互いに同じ形状を有し、前記モニタ素子と電気的特性が異なる参照モニタ素子をそれぞれ有し、参照モニタ素子の電気的特性に応じた参照電気値を生成する複数の参照モニタ回路と、
前記参照電気値の平均値である参照平均値を求める参照検出回路と、
前記参照平均値を論理値に変換する参照Ａ／Ｄ変換回路と、
前記参照Ａ／Ｄ変換回路により変換された論理値を記憶する参照記憶回路とを備え、
前記調整信号生成回路は、前記記憶回路に記憶された論理値の各ビットを前記参照記憶回路に記憶された論理値の各ビットと比較し、値が異なるビットの数と位置に応じて前記調整信号を出力することを特徴とする半導体集積回路。
（付記６）
付記１記載の半導体集積回路において、
前記モニタ回路は、半導体集積回路チップ内に分散して配置されることを特徴とする半導体集積回路。
（付記７）
付記１記載の半導体集積回路において、
複数の機能ブロックを備え、
前記モニタ回路は、前記機能ブロックの１つに集中して配置され、
前記内部回路は、前記モニタ回路が配置される機能ブロック内に配置されることを特徴とする半導体集積回路。
（付記８）
付記１記載の半導体集積回路において、
前記モニタ回路は、電気的特性の設計値が互いに同じであり、レイアウトデータが互いに異なるモニタ素子を有し、モニタ素子の実際の電気的特性に応じた電気値をそれぞれ生成することを特徴とすることを特徴とする半導体集積回路。
【００５８】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【産業上の利用可能性】
【００５９】
本発明は、半導体メモリ、マイクロプロセッサおよびロジックＬＳＩ等の半導体集積回路に適用可能である。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１の実施形態を示すブロック図である。
【図２】図１に示したモニタ回路および検出回路の詳細を示す回路図である。
【図３】図１に示したＡ／Ｄ変換回路および記憶回路の詳細を示す回路図である。
【図４】図１に示した内部電源生成回路の詳細を示す回路図である。
【図５】第１の実施形態の動作を示すタイミング図である。
【図６】本発明の第２の実施形態を示すブロック図である。
【図７】本発明の第３の実施形態を示すブロック図である。
【図８】本発明の第４の実施形態におけるモニタ回路の詳細を示す説明図である。
【図９】本発明の第５の実施形態を示すブロック図である。
【図１０】図１に示した調整信号生成回路の詳細を示す回路図である。
【図１１】本発明の第６の実施形態を示すブロック図である。
【図１２】図１１に示したタイミング制御回路の詳細を示す回路図である。
【符号の説明】
【００６１】
１０‥モニタ回路；１０Ｒ‥参照モニタ回路；１２‥検出回路；１２Ｒ‥参照検出回路；１４‥Ａ／Ｄ変換回路；１４Ｒ‥参照Ａ／Ｄ変換回路；１６、１６Ａ‥記憶回路；１６Ｒ‥参照記憶回路；１８‥動作制御回路；２０‥内部電源生成回路；２２‥内部回路；２４、２４Ａ‥調整信号生成回路；２６‥参照テーブル；２８‥タイミング制御回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008186931.tif 000009
【図８】
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【図９】
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【図１０】
2008186931.tif 000012
【図１１】
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【図１２】
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