(57)【要約】      （修正有）【課題】チャネルに効率的に応力を印加できるＭＯＳトランジスタ構造を有する半導体装置、またはその製造方法の提供。【解決手段】半導体装置の製造方法は、（ａ）半導体基板のＳｉ表面上にゲート絶縁膜３、ゲート電極４を形成する工程と、（ｂ）絶縁ゲート電極側壁上に絶縁サイドウォールスペーサＳＷを形成する工程と、（ｃ）絶縁サイドウォールスペーサＳＷ両側のＳｉ領域にリセス１１を形成する工程と、（ｄ）リセスされた半導体基板表面上に、臨界膜厚以下の第１のＳｉＧｅ層１２ａをエピタキシャル成長する工程と、（ｅ）第１のＳｉＧｅ層１２ａ上に、第１のＳｉＧｅ層１２ａよりもＧｅ組成が低く、臨界膜厚以下の第２のＳｉＧｅ層１２ｂをエピタキシャル成長する工程と、（ｆ）第２のＳｉＧｅ層１２ｂ上に、第２のＳｉＧｅ層１２ｂよりもＧｅ組成が高く、臨界膜厚以下の第３のＳｉＧｅ層１２ａをエピタキシャル成長する工程と、を含む。【選択図】図３
2008192989.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも表面層がＳｉで形成された半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極側壁上に形成された絶縁サイドウォールスペーサと、
前記絶縁サイドウォールスペーサ両側で前記半導体基板に形成されたリセスと、
前記リセスに埋め込まれ、前記半導体基板上にエピタキシャル成長し、厚さが臨界膜厚以下の第１のＳｉＧｅ層と、前記第１のＳｉＧｅ層上にエピタキシャル成長され、前記第１のＳｉＧｅ層よりもＧｅ組成が低く、厚さが臨界膜厚以下の第２のＳｉＧｅ層と、前記第２のＳｉＧｅ層上にエピタキシャル成長され、前記第２のＳｉＧｅ層よりもＧｅ組成が高く、厚さが臨界膜厚以下の第３のＳｉＧｅ層との積層を含み、ｐ型不純物をドープされたソース／ドレイン領域と、
を有する半導体装置。
【請求項２】
前記第１のＳｉＧｅ層の組成をＳｉ１−ｘＧｅｘ、前記第２のＳｉＧｅ層の組成をＳｉ１−ｙＧｅｙ，前記第３のＳｉＧｅ層の組成をＳｉ１−ｚＧｅｚとするとき、ｘ、ｙ、ｚが、０．２≦∀（ｘ、ｚ）≦０．４、０≦ｙ＜∀（ｘ、ｚ）の関係を満たす（なお、∀（ｘ、ｚ）はｘおよびｚのいずれもを意味する）請求項１記載の半導体装置。
【請求項３】
前記ｐ型不純物がＢであり、濃度が１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３である請求項１または２記載の半導体装置。
【請求項４】
少なくとも表面層がＳｉで形成された半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極側壁上に形成された絶縁サイドウォールスペーサと、
前記絶縁サイドウォールスペーサ両側で前記半導体基板に形成されたリセスと、
前記リセスに埋め込まれ、前記半導体基板上にエピタキシャル成長し、厚さが臨界膜厚以下の第１のＳｉＣ層と、前記第１のＳｉＣ層上にエピタキシャル成長され、前記第１のＳｉＣ層よりもＣ組成が低く、厚さが臨界膜厚以下の第２のＳｉＣ層と、前記第２のＳｉＣ層上にエピタキシャル成長され、前記第２のＳｉＣ層よりもＣ組成が高く、厚さが臨界膜厚以下の第３のＳｉＣ層との積層を含み、ｎ型不純物をドープされたソース／ドレイン領域と、
を有する半導体装置。
【請求項５】
前記第１のＳｉＣ層の組成をＳｉ１−ｘＣｘ、前記第２のＳｉＣ層の組成をＳｉ１−ｙＣｙ，前記第３のＳｉＣ層の組成をＳｉ１−ｚＣｚとするとき、ｘ、ｙ、ｚが、０．０１≦∀（ｘ、ｚ）≦０．０２、０≦ｙ＜∀（ｘ、ｚ）の関係を満たす（なお、∀（ｘ、ｚ）はｘおよびｚのいずれもを意味する）請求項４記載の半導体装置。
【請求項６】
前記ｎ型不純物がＰあるいはＡｓであり、濃度が１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３である請求項４または５記載の半導体装置。
【請求項７】
（ａ）半導体基板のＳｉ表面上にゲート絶縁膜、ゲート電極を含む絶縁ゲート電極を形成する工程と、
（ｂ）前記絶縁ゲート電極側壁上に絶縁サイドウォールスペーサを形成する工程と、
（ｃ）前記絶縁サイドウォールスペーサ両側のＳｉ領域にリセスを形成する工程と、
（ｄ）リセスされた前記半導体基板の表面上に、臨界膜厚以下の第１のＳｉＧｅ層をエピタキシャル成長する工程と、
（ｅ）前記第１のＳｉＧｅ層上に、前記第１のＳｉＧｅ層よりもＧｅ組成が低く、臨界膜厚以下の第２のＳｉＧｅ層をエピタキシャル成長する工程と、
（ｆ）前記第２のＳｉＧｅ層上に、前記第２のＳｉＧｅ層よりもＧｅ組成が高く、臨界膜厚以下の第３のＳｉＧｅ層をエピタキシャル成長する工程と、
を含む半導体装置の製造方法。
【請求項８】
前記第１のＳｉＧｅ層の組成をＳｉ１−ｘＧｅｘ、前記第２のＳｉＧｅ層の組成をＳｉ１−ｙＧｅｙ，前記第３のＳｉＧｅ層の組成をＳｉ１−ｚＧｅｚとするとき、ｘ、ｙ、ｚが、０．２≦∀（ｘ、ｚ）≦０．４、０≦ｙ＜∀（ｘ、ｚ）の関係を満たす（なお、∀（ｘ、ｚ）はｘおよびｚのいずれもを意味する）請求項７記載の半導体装置の製造方法。
【請求項９】
（ａ）半導体基板のＳｉ表面上にゲート絶縁膜、ゲート電極を含む絶縁ゲート電極を形成する工程と、
（ｂ）前記絶縁ゲート電極側壁上に絶縁サイドウォールスペーサを形成する工程と、
（ｃ）前記絶縁サイドウォールスペーサ両側のＳｉ領域にリセスを形成する工程と、
（ｄ）リセスされた前記半導体基板の表面上に、臨界膜厚以下の第１のＳｉＣ層をエピタキシャル成長する工程と、
（ｅ）前記第１のＳｉＣ層上に、前記第１のＳｉＣ層よりもＣ組成が低く、臨界膜厚以下の第２のＳｉＣ層をエピタキシャル成長する工程と、
（ｆ）前記第２のＳｉＣ層上に、前記第２のＳｉＣ層よりもＣ組成が高く、臨界膜厚以下の第３のＳｉＣ層をエピタキシャル成長する工程と、
を含む半導体装置の製造方法。
【請求項１０】
前記第１のＳｉＣ層の組成をＳｉ１−ｘＣｘ、前記第２のＳｉＣ層の組成をＳｉ１−ｙＣｙ，前記第３のＳｉＣ層の組成をＳｉ１−ｚＣｚとするとき、ｘ、ｙ、ｚが、０．０１≦∀（ｘ、ｚ）≦０．０２、０≦ｙ＜∀（ｘ、ｚ）の関係を満たす（なお、∀（ｘ、ｚ）はｘおよびｚのいずれもを意味する）請求項９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関し、特に応力印加機構を有するＭＯＳトランジスタを含む半導体装置とその製造方法に関する。なお、半導体活性領域上に、ゲート絶縁膜と導電体の積層を含むゲート電極を有する電界効果トランジスタをＭＯＳトランジスタと呼ぶ。
【背景技術】
【０００２】
シリコン半導体集積回路の集積度向上、動作速度向上のために微細化が進められてきた。微細化と共にＭＯＳトランジスタのゲート長は短縮化されている。ゲート長６５ｎｍ以下では、微細化で性能向上を期待することに限界が見えてきた。
【０００３】
微細化以外で、ＭＯＳトランジスタの性能向上を実現する技術として、歪（応力印加）によってキャリアの移動度を向上する歪トランジスタが注目されている。ＭＯＳトランジスタのチャネル領域に応力を印加して歪を発生させ、電子やホールの移動度を上げることにより、オン電流を向上する。
【０００４】
ｎチャネル（Ｎ）ＭＯＳトランジスタはチャネル領域に引っ張り応力を印加することにより電子の移動度が向上する。ｐチャネル（Ｐ）ＭＯＳトランジスタは、チャネル領域に圧縮応力を印加することによりホールの移動度が向上する。
【０００５】
ＰＭＯＳトランジスタの場合、ソース／ドレイン領域をＳｉ基板より格子定数の大きいシリコン−ゲルマニウム（Ｓｉ−Ｇｅ）混晶で形成すると、チャネルのＳｉ結晶に圧縮応力が印加され、ホールの移動度が大きくなる。
【非特許文献１】T. Ghani et al:IEDM Tech. Dig., 2003, p.978
【非特許文献２】Y. S. Kim et al:Proceedings of ESSDERC 2005, p.305  ＮＭＯＳトランジスタの場合、ソース／ドレイン領域をＳｉ基板より格子定数の小さいシリコン−カーボン（Ｓｉ−Ｃ）混晶（Ｃを添加したＳｉ）で形成すると、チャネルのＳｉ結晶に引っ張り応力が印加され、電子の移動度が大きくなる。
【非特許文献３】K. Ang etal:IEDM Tech. Dig., 2004, p.1069  Ｓｉ基板上にＳｉ−Ｇｅ結晶をエピタキシャルに成長する時、ミスフィット転位なしに成長できるエピタキシャル層の厚さは臨界膜厚と呼ばれる厚さに制限される。
【０００６】
なお、Ｓｉ基板上にＳｉ−Ｇｅ層を含む積層構造を形成する方法が、種々提案されている。
【０００７】
【特許文献１】特開２００３−１２８４９４号公報
【特許文献２】特開２００３−１６３３６１号公報
【特許文献３】特開２００３−１７８９７５号公報
【特許文献４】特開２００４−１０３８０５号公報
【特許文献５】特開２００４−２４１５０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
例えば、歪ＰＭＯＳトランジスタを作成するため、Ｓｉ基板のソース／ドレイン予定領域をエッチングしてリセスを形成し、リセスのＳｉ結晶上にＳｉＧｅ膜をエピタキシャルに成長する。転位を避けるには、Ｓｉ−Ｇｅ膜の成長温度とＧｅ組成によって決定される臨界膜厚より薄いＳｉＧｅ膜を成長する。一定の膜厚を越えてＳｉ−Ｇｅ膜を成長させると、Ｓｉ−Ｇｅ膜中に転位が発生する。転位が発生しない最大の厚さを臨界膜厚と呼ぶ。転位が発生すると応力が緩和され、有効にチャネルに歪を加えることができない。膜厚を臨界膜厚以下にするか、Ｇｅ組成を低くすることになる。いずれにしても、チャネル領域に印加できる応力が制限される。
【０００９】
本発明の目的は、チャネルに効率的に応力を印加できるＭＯＳトランジスタ構造を有する半導体装置、またはその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明の１観点によれば、
少なくとも表面層がＳｉで形成された半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極側壁上に形成された絶縁サイドウォールスペーサと、
前記絶縁サイドウォールスペーサ両側で前記半導体基板に形成されたリセスと、
前記リセスに埋め込まれ、前記半導体基板上にエピタキシャル成長し、厚さが臨界膜厚以下の第１のＳｉＧｅ層と、前記第１のＳｉＧｅ層上にエピタキシャル成長され、前記第１のＳｉＧｅ層よりもＧｅ組成が低く、厚さが臨界膜厚以下の第２のＳｉＧｅ層と、前記第２のＳｉＧｅ層上にエピタキシャル成長され、前記第２のＳｉＧｅ層よりもＧｅ組成が高く、厚さが臨界膜厚以下の第３のＳｉＧｅ層との積層を含み、ｐ型不純物をドープされたソース／ドレイン領域と、
を有する半導体装置
が提供される。
【００１１】
本発明の他の観点によれば、
（ａ）半導体基板のＳｉ表面上にゲート絶縁膜、ゲート電極を含む絶縁ゲート電極を形成する工程と、
（ｂ）前記絶縁ゲート電極側壁上に絶縁サイドウォールスペーサを形成する工程と、
（ｃ）前記絶縁サイドウォールスペーサ両側のＳｉ領域にリセスを形成する工程と、
（ｄ）リセスされた前記半導体基板表面上に、臨界膜厚以下の第１のＳｉＧｅ層をエピタキシャル成長する工程と、
（ｅ）前記第１のＳｉＧｅ層上に、前記第１のＳｉＧｅ層よりもＧｅ組成が低く、臨界膜厚以下の第２のＳｉＧｅ層をエピタキシャル成長する工程と、
（ｆ）前記第２のＳｉＧｅ層上に、前記第２のＳｉＧｅ層よりもＧｅ組成が高く、臨界膜厚以下の第３のＳｉＧｅ層をエピタキシャル成長する工程と、
を含む半導体装置の製造方法
が提供される。
【００１２】
なお、ＳｉＧｅをＳｉＣに置換し、ｐ型をｎ型に置換した形態も可能である。
【発明の効果】
【００１３】
第１と第３のＳｉＧｅ（ＳｉＣ）層の間に、Ｇｅ（Ｃ）組成の低い第２のＳｉＧｅ（ＳｉＣ）層を介在させることにより、第１と第３のＳｉＧｅ（ＳｉＣ）層の厚さの和が臨界膜厚を越えても、転位の発生を抑制できる。
【発明を実施するための最良の形態】
【００１４】
ヘテロエピタキシャル成長における臨界膜厚に付いて説明する。Ｓｉ基板表面にＳｉＧｅ結晶をエピタキシャルに成長する場合を想定する。Ｓｉ−Ｇｅの組成をＳｉ１−ｘＧｅｘとした時のＧｅ組成ｘが０．２程度以上高い場合、エピタキシャル層の厚さを増していくと、蓄積される歪エネルギも増大し、ある厚さで転位が発生する。ミスフィット転位と呼ばれる転位である。臨界膜厚は、成膜温度にも依存する。
【００１５】
図５は、Ｇｅ濃度に対する臨界膜厚の関係を示すグラフである。縦軸は臨界膜厚を示し、横軸はＧｅ濃度を示す。温度ａでエピタキシャル成長する時、Ｇｅ濃度が高くなる程、ＳｉＧｅの格子定数も大きくなり、臨界膜厚は小さくなる。温度をａより低いｂにすると、臨界膜厚は増加する。格子定数の差が大きい程、成膜温度が高い程、臨界膜厚が小さくなることは、単結晶基板上に基板と異なる材料をヘテロエピタキシャル成長する時の一般的な性質である。Ｓｉ結晶上にＳｉと格子定数の異なるＳｉＧｅ混晶をミスフィット転位を発生させずに成長する場合、その厚さは臨界膜厚で制限される。
【００１６】
上述のように、Ｇｅ濃度が高くなるに従って、ＳｉＧｅの臨界膜厚が小さくなるのでＳｉＧｅ内に転位が発生しやすくなる。ＳｉＧｅ内に転位が発生すると、ＳｉＧｅ内に蓄積された歪も緩和されるため、Ｓｉに印加される応力も小さくなる。
【００１７】
ＭＯＳトランジスタのチャネルに例えば圧縮応力を印加したい場合、ソース／ドレイン領域を形成する部分のＳｉ基板をエッチしてリセスを形成し、リセス内にＳｉより格子定数の大きいＳｉＧｅ混晶をエピタキシャル成長すれば、チャネルにソース及びドレインの両側から圧縮応力が印加される。圧縮応力は大きいほど正孔の移動度は速くなる。転位を抑制しつつ、臨界膜厚を越える厚さのＳｉＧｅ層を形成できれば、圧縮応力をより効率的に印加できることになる。本発明者は格子定数差の大きい層を格子定数差の小さい層で厚さ方向に分割した場合にミスフィット転位の発生に与える影響を実験的に調べた。
【００１８】
図１Ａ，１Ｂ，１Ｃは、３種類のサンプルの断面構成を示す。図１Ａは、第１のサンプルＳＡを示す。Ｓｉ基板２１の表面上に厚さ２５ｎｍのＳｉ０．７６Ｇｅ０．２４（Ｇｅ組成０．２４）層２２をエピタキシャル成長した。図１Ｂは、第２のサンプルＳＢを示す。Ｓｉ基板２１上に厚さ２５ｎｍＳｉ０．７６Ｇｅ０．２４（Ｇｅ組成０．２４）層２２をエピタキシャル成長し、その上に一旦厚さ３ｎｍのＳｉ層２３をエピタキシャル成長し、さらに厚さ２５ｎｍのＳｉ０．７６Ｇｅ０．２４（Ｇｅ組成０．２４）層２４をエピタキシャル成長した。図１Ｃは第３のサンプルＳＣを示す。Ｓｉ基板２１の表面上に厚さ５０ｎｍのＳｉ０．７６Ｇｅ０．２４（Ｇｅ組成０．２４）層２５をエピタキシャル成長した。第２のサンプルＳＢと第３のサンプルＳＣのＳｉＧｅ層の総厚は共に５０ｎｍである。
【００１９】
エピタキシャル成長は、ＳｉＨ４（シラン）、ＧｅＨ４（ゲルマン）、ＨＣｌ（塩化水素）、Ｈ２（水素）の混合ガスを用い、基板温度５００℃〜７００℃で行なった。Ｇｅ組成は、混合ガスの分圧比によって制御した。
【００２０】
図１Ｄ，１Ｅ，１Ｆは、サンプルＳＡ，ＳＢ，ＳＣの表面の原子間力顕微鏡（ＡＦＭ）観察像を示す。図１ＤのサンプルＳＡのＡＦＭは、平坦な表面を示している。これに対し、図１ＦのサンプルＳＣのＡＦＭはクロスハッチ状の段差の発生を示している。ＳｉＧｅ層２５に蓄積された歪エネルギが大きくなり、エピタキシャル層２５に保持することができなくなり、ミスフィット転位を生じたものと考えられる。図１ＤのサンプルＳＡには段差の発生がなく、エピタキシャル層２２の厚さが臨界膜厚以下であり、ミスフィット転位は生じていないと考えられる。このように、ＡＦＭにより転位の有無を判断することができる。
【００２１】
図１Ｅに示すサンプルＳＢのＡＦＭは、段差の発生を示しているが、その密度は図１ＦのサンプルＳＣの段差より格段に少ない。ＳｉＧｅ層２２，２４の厚さの和は、サンプルＳＣのＳｉＧｅ層２５の厚さと同じ５０ｎｍであるが、転位の発生は明らかに抑制されている。厚さ５０ｎｍのＳｉＧｅ層の厚さ方向中間位置に薄いＳｉ層を挿入すると、転位の発生が抑制されることが判った。
【００２２】
各層の厚さ等を調整することにより、厚さの総和が臨界膜厚を越えても、転位のないエピタキシャル層を形成することが可能であろう。基板との格子定数差の大きい層の厚さ方向中間位置に格子定数差の小さい層を挿入することで同様の効果が期待できる。即ちＳｉ層の代わりにＧｅ組成の小さいＳｉＧｅを用いることも可能であろう。
【００２３】
基板との格子定数差の大きいエピタキシャル層として他の材料を用いることもできるであろう。Ｓｉより格子定数の大きいＳｉＧｅ混晶に代え、Ｓｉより格子定数の小さい混晶を用いることもできよう。例えば、Ｓｉと同じダイヤモンド結晶構造を有し、Ｓｉより格子定数の小さいＳｉＣ混晶を用い、厚さ方向中間位置にＳｉ層またはＣ組成の小さいＳｉＣ混晶を挿入しても同様の効果が期待できるであろう。格子定数の小さいＳｉＣ混晶により、大きな引張応力を印加することができる。ＮＭＯＳトランジスタのソース／ドレインに厚さの和が臨界膜厚を越えたＳｉＣ積層を配置することにより、ＮＭＯＳトランジスタのチャネルに大きな引張応力を印加できる。大きな引張応力により電子の移動度が向上する。
【００２４】
中間に挿入する基板との格子定数差の小さい層は１層に限らないであろう。２層以上格子定数差の小さい層を介在させることにより、基板と格子定数差の大きいエピタキシャル層の厚さの総和をさらに大きくすることが可能となるであろう。
【００２５】
不純物ソースガスとしてＢ２Ｈ６（ジボラン）を追加して、Ｂをドープしたｐ型ＳｉＧｅ／Ｓｉ／ＳｉＧｅエピタキシャル層も成長した。Ｂ濃度は、１×１０１９（以下、１Ｅ１９のように表記する）ｃｍ−３〜１Ｅ２１ｃｍ−３としたが、１Ｅ２０ｃｍ−３程度の高濃度ドーピングにおいても、エピタキシャル層中に取り込まれたＢの電気的活性化率はほぼ１００％に達した。
【００２６】
エピタキシャル成長の条件は、種々変更可能であろう。例えば、Ｓｉのソースガスとして、Ｓｉ２Ｈ６（ジシラン）、ＳｉＨ２Ｃｌ２（ジクロルシラン）等、ＧｅのソースガスとしてＧｅ２Ｈ６（ジゲルマン）等を用いることもできるであろう。ＳｉＣ／Ｓｉ（ＳｉＣ）／ＳｉＣ積層の場合、ＳｉＣのエピタキシャル成長は、ＣソースとしてＳｉＨ３（ＣＨ３）を用い、基板温度６００℃〜９００℃で行なえばよい。ｎ型不純物としてＰＨ３（ホスフィン），ＡｓＨ３（アルシン）等を用いることもできるであろう。
【００２７】
図２Ａは、実験結果に基づく、第１の実施例による半導体装置を示す断面図である。Ｓｉ基板１にＳＴＩ（シャロートレンチアイソレーション）による素子分離領域２が形成され、素子分離領域２で画定された活性領域にｎ型不純物がイオン注入されｎ型ウェルＮＷが形成されている。活性領域表面に、例えば厚さ１ｎｍ〜２ｎｍの酸化シリコン膜などで形成されたゲート絶縁膜３、Ｂ等のｐ型不純物をドープされたポリシリコン膜４が積層され、パターニングされてゲート電極を構成している。ゲート電極４，３の側壁上には、酸化シリコン膜６、窒化シリコン膜７の積層で絶縁サイドウォールスペーサＳＷが形成されている。なお、以上の構成は公知のものであり、公知の種々の置換、変形、修正が可能である。例えば、ゲート絶縁膜３は、窒化酸化シリコン膜や、酸化シリコン膜とより比誘電率の高い材料（いわゆるハイｋ材料）の膜の積層などで形成してもよい。サイドウォールスペーサＳＷは単層で形成してもよいし、他の材料の積層で形成してもよい。
【００２８】
絶縁サイドウォールスペーサＳＷの両側のＳｉ基板がエッチングされてリセス１１を形成し、リセスを埋め込んで、Ｇｅ組成の高い第１のＳｉＧｅ層１２ａ、Ｇｅ組成の低い第２のＳｉＧｅ層１２ｂ、Ｇｅ組成の高い第３のＳｉＧｅ層１２ｃがエピタキシャルに形成されている。第１のＳｉＧｅ層１２ａの組成をＳｉ１−ｘＧｅｘ、第２のＳｉＧｅ層１２ｂの組成をＳｉ１−ｙＧｅｙ，第３のＳｉＧｅ層１２ｃの組成をＳｉ１−ｚＧｅｚとすると、ｘ、ｚは０．２≦∀（ｘ、ｚ）≦０．４、ｙは０≦ｙ＜∀（ｘ、ｚ）の関係を満たすように設定される。なお、∀（ｘ、ｚ）はｘおよびｚのいずれもを意味する。第１、第２、第３のＳｉＧｅエピタキシャル層をまとめて１２で示す。ＳｉＧｅエピタキシャル積層１２にはＢを１Ｅ１９ｃｍ−３〜１Ｅ２１ｃｍ−３ドープする。
【００２９】
Ｇｅ組成の低い第２のＳｉＧｅ層を挟んで、Ｇｅ組成の高い第１、第３のＳｉＧｅ層を成長することにより、第１、第３のＳｉＧｅ層の厚さの総和が臨界膜厚を越えても、転位の発生を抑制することが可能となる。
【００３０】
なお、不純物の導電型を全て反転し、ＳｉＧｅ層をＳｉＣ層に置換し、Ｇｅ組成の変わりにＣ組成を選択することによりｎチャネルＭＯＳトランジスタを形成することもできる。ＳｉＣ層を用いる場合、第１のＳｉＣ層の組成をＳｉ１−ｘＣｘ，第２のＳｉＣ層の組成をＳｉ１−ｙＣｙ，第３のＳｉＣ層の組成をＳｉ１−ｚＣｚとすると、ｘ、ｚは０．０１≦∀（ｘ、ｚ）≦０．０２、ｙは０≦ｙ＜∀（ｘ、ｚ）の関係を満たすように設定される。なお、∀（ｘ、ｚ）はｘおよびｚのいずれもを意味する。
【００３１】
図２Ｂは、第１の実施例の変形例を示す断面図である。リセス内に埋め込むＳｉＧｅエピタキシャル積層１２が、臨界膜厚より薄く、Ｇｅ組成の高いＳｉＧｅ層１２ａ、１２ｃ、…１２ｙと、これらの層を分割するように挿入された複数層のＧｅ組成の低いＳｉＧｅ１２ｂ、１２ｄ、…１２ｘとを含む。ＳｉＧｅ層１２は、全てエピタキシャル成長層である。他の点は第１の実施例と同じである。
【００３２】
図３Ａ〜３Ｆは、図２Ａの半導体装置を製造する製造方法の主要工程を示す断面図である。
【００３３】
図３Ａに示すように、Ｓｉ基板１にシャロートレンチアイソレーション（ＳＴＩ）により、素子分離領域２を形成し、複数の活性領域を画定する。ＰＭＯＳトランジスタ用活性領域にｎ型不純物をイオン注入し、ｎ型ウェルＮＷを作成する。ＮＭＯＳトランジスタ用活性領域にはｐ型不純物をイオン注入し、ｐ型ウェルを作成する。活性領域のＳｉ表面を露出し、熱酸化により厚さ１ｎｍ〜２ｎｍの酸化シリコン膜を成長する。表面から窒素を導入し、窒化酸化シリコン膜としてもよい。酸化シリコン膜の上に高比誘電率の他の絶縁膜をＣＶＤ等で積層してもよい。このようにしてゲート絶縁膜３を形成する。ゲート絶縁膜３上にＣＶＤによりポリシリコン膜４を堆積する。ＰＭＯＳトランジスタのポリシリコン膜４には、いずれかの段階でｐ型不純物をイオン注入する。ポリシリコン膜４上にホトレジストマスクＰＲを形成し、ポリシリコン膜４をエッチングし、ゲート電極をパターニングする。その後、ホトレジストマスクＰＲは除去する。
【００３４】
図３Ｂに示すように、ゲート電極４を覆って、Ｓｉ基板上に酸化シリコン膜６、窒化シリコン膜７をＣＶＤで堆積し、リアクティブイオンエッチングにより異方性エッチングすることにより、ゲート電極側壁上のサイドウォールスペーサＳＷを残す。サイドウォールスペーサの材料、層数等は種々変更可能である。
【００３５】
図３Ｃに示すように、サイドウォールスペーサＳＷをマスクとして、その両側のＳｉ基板をＨＢｒをエッチングガスとしてリアクティブエッチングなどでエッチし、リセス１１を形成する。
【００３６】
図３Ｄに示すように、第１のＳｉＧｅ層１２ａのエピタキシャル成長を行なう。ＳｉＨ４（シラン）、ＧｅＨ４（ゲルマン）、ＨＣｌ（塩化水素）、Ｈ２（水素）、Ｂ２Ｈ６（ジボラン）の混合ガスを用い、基板温度５００℃〜７００℃で、Ｇｅ組成０．２〜０．４のＳｉＧｅ混晶を臨界膜厚以下の厚さ、例えば２０ｎｍエピタキシャル成長する。
【００３７】
図３Ｅに示すように、ＧｅＨ４ガスの供給量を減少し、第１のＳｉＧｅ層１２ａの上に、Ｇｅ組成０〜０．２の第２のＳｉＧｅ層１２ｂをエピタキシャルに成長する。たとえば、Ｓｉ層を厚さ３ｎｍ成長する。
【００３８】
図３Ｆに示すように、第２のＳｉＧｅ層１２ｂの上に、ＧｅＨ４ガスの供給量を再び増大し、Ｇｅ組成０．２〜０．４の第３のＳｉＧｅ層１２ｃをエピタキシャルに成長する。なお、必要に応じて、Ｈ２の供給量を調整して、混合ガス流量を一定に保ってもよい。
【００３９】
このようにしてリセス内に、第１、第２、第３のＳｉＧｅ層１２ａ、１２ｂ、１２ｃが埋め込まれる。Ｇｅ組成０．２〜０．４の第１、第３のＳｉＧｅエピタキシャル層１２ａ、１２ｃの厚さの和は、臨界膜厚より厚い。中間にＧｅ組成の低い第２のＳｉＧｅエピタキシャル層を介在させることにより、厚さの和としては臨界膜厚を越えるＳｉＧｅエピタキシャル層を成長しても、転位の発生を抑制することができる。全体として臨界膜厚より厚いＳｉＧｅエピタキシャル層を配置できるので、大きな圧縮応力をＰＭＯＳトランジスタのチャネルに印加することができる。大きな圧縮応力により、正孔の移動度が向上する。
【００４０】
なお、図２Ｂに示す変形例に従い、３層の積層上にさらに、Ｇｅ組成の低いＳｉＧｅエピタキシャル層、Ｇｅ組成の高いＳｉＧｅエピタキシャル層を積層してもよい。積層の層数は、適宜選択できる。
【００４１】
図４は、第２の実施例によるＣＭＯＳトランジスタ装置の一部を示す平面図である。素子分離領域中にＮＭＯＳトランジスタ用開口、ＰＭＯＳトランジスタ用開口が設けられ、活性領域が画定されている。絶縁ゲート電極構造ＧがＮＭＯＳトランジスタ領域ＮＭＯＳ、ＰＭＯＳトランジスタ領域ＰＭＯＳを横断して形成されている。ＮＭＯＳトランジスタ領域ＮＭＯＳ、ＰＭＯＳトランジスタ領域ＰＭＯＳの少なくとも一方において、絶縁ゲート電極構造両側のＳｉ基板がエッチングされ、リセスが形成される。リセス内にＰＭＯＳトランジスタであればＳｉＧｅ積層、ＮＭＯＳトランジスタであればＳｉＣ積層がエピタキシャルに形成される。ＰＭＯＳトランジスタのソース／ドレイン用リセスを埋め込むＳｉＧｅ積層の場合は、図２Ａ（２Ｂ），３Ｆを参照して説明したＳｉＧｅ積層と同様の積層である。ＮＭＯＳトランジスタのソース／ドレイン用リセスを埋め込むＳｉＣ積層の場合は、図２Ａ，３Ｆを参照して説明した不純物の導電型を反転し、ＳｉＧｅをＳｉＣに置換し、Ｇｅ組成をＣ組成に置換したものである。
【００４２】
なお、ＮＭＯＳトランジスタを覆って熱ＣＶＤによる窒化シリコン膜等の引張応力を印加する膜ＴＦ，ＰＭＯＳトランジスタを覆ってプラズマＣＶＤによる窒化シリコン膜等の圧縮応力を印加する膜ＣＦを堆積してもよい。この場合、両応力膜の境界はＮＭＯＳトランジスタより、ＰＭＯＳトランジスタに近づけるのが好ましい。チャネル幅方向応力は、ＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ共に、引張応力が移動度を向上させるからである。ＰＭＯＳトランジスタのソース／ドレインにＳｉＧｅエピタキシャル積層を埋め込み、基板全面に引張応力を印加する膜ＴＦを形成してもよい。
【００４３】
以上、実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、半導体装置の製造工程などに関して、特願２００６−０４５７４０号、特願２００６−２４２０８７号の［発明を実施するための最良の形態］の開示を取り込むことができる。その他、種々の変更、追加、改良、置換、組み合わせ等が可能なことは当業者に自明であろう。
【００４４】
以下、本発明の特徴を付記する。
【００４５】
（付記１）
少なくとも表面層がＳｉで形成された半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極側壁上に形成された絶縁サイドウォールスペーサと、
前記絶縁サイドウォールスペーサ両側で前記半導体基板に形成されたリセスと、
前記リセスに埋め込まれ、前記半導体基板上にエピタキシャル成長し、厚さが臨界膜厚以下の第１のＳｉＧｅ層と、前記第１のＳｉＧｅ層上にエピタキシャル成長され、前記第１のＳｉＧｅ層よりもＧｅ組成が低く、厚さが臨界膜厚以下の第２のＳｉＧｅ層と、前記第２のＳｉＧｅ層上にエピタキシャル成長され、前記第２のＳｉＧｅ層よりもＧｅ組成が高く、厚さが臨界膜厚以下の第３のＳｉＧｅ層との積層を含み、ｐ型不純物をドープされたソース／ドレイン領域と、
を有する半導体装置。
【００４６】
（付記２）
前記第１のＳｉＧｅ層の組成をＳｉ１−ｘＧｅｘ、前記第２のＳｉＧｅ層の組成をＳｉ１−ｙＧｅｙ，前記第３のＳｉＧｅ層の組成をＳｉ１−ｚＧｅｚとするとき、ｘ、ｙ、ｚが、０．２≦∀（ｘ、ｚ）≦０．４、０≦ｙ＜∀（ｘ、ｚ）の関係を満たす（なお、∀（ｘ、ｚ）はｘおよびｚのいずれもを意味する）付記１記載の半導体装置。
【００４７】
（付記３）
前記ｐ型不純物がＢであり、濃度が１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３である付記１または２記載の半導体装置。
【００４８】
（付記４）
少なくとも表面層がＳｉで形成された半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極側壁上に形成された絶縁サイドウォールスペーサと、
前記絶縁サイドウォールスペーサ両側で前記半導体基板に形成されたリセスと、
前記リセスに埋め込まれ、前記半導体基板上にエピタキシャル成長し、厚さが臨界膜厚以下の第１のＳｉＣ層と、前記第１のＳｉＣ層上にエピタキシャル成長され、前記第１のＳｉＣ層よりもＣ組成が低く、厚さが臨界膜厚以下の第２のＳｉＣ層と、前記第２のＳｉＣ層上にエピタキシャル成長され、前記第２のＳｉＣ層よりもＣ組成が高く、厚さが臨界膜厚以下の第３のＳｉＣ層との積層を含み、ｎ型不純物をドープされたソース／ドレイン領域と、
を有する半導体装置。
【００４９】
（付記５）
前記第１のＳｉＣ層の組成をＳｉ１−ｘＣｘ、前記第２のＳｉＣ層の組成をＳｉ１−ｙＣｙ，前記第３のＳｉＣ層の組成をＳｉ１−ｚＣｚとするとき、ｘ、ｙ、ｚが、０．０１≦∀（ｘ、ｚ）≦０．０２、０≦ｙ＜∀（ｘ、ｚ）の関係を満たす（なお、∀（ｘ、ｚ）はｘおよびｚのいずれもを意味する）付記４記載の半導体装置。
【００５０】
（付記６）
前記ｎ型不純物がＰあるいはＡｓであり、濃度が１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３である付記４または５記載の半導体装置。
【００５１】
（付記７）
（ａ）半導体基板のＳｉ表面上にゲート絶縁膜、ゲート電極を含む絶縁ゲート電極を形成する工程と、
（ｂ）前記絶縁ゲート電極側壁上に絶縁サイドウォールスペーサを形成する工程と、
（ｃ）前記絶縁サイドウォールスペーサ両側のＳｉ領域にリセスを形成する工程と、
（ｄ）リセスされた前記半導体基板の表面上に、臨界膜厚以下の第１のＳｉＧｅ層をエピタキシャル成長する工程と、
（ｅ）前記第１のＳｉＧｅ層上に、前記第１のＳｉＧｅ層よりもＧｅ組成が低く、臨界膜厚以下の第２のＳｉＧｅ層をエピタキシャル成長する工程と、
（ｆ）前記第２のＳｉＧｅ層上に、前記第２のＳｉＧｅ層よりもＧｅ組成が高く、臨界膜厚以下の第３のＳｉＧｅ層をエピタキシャル成長する工程と、
を含む半導体装置の製造方法。
【００５２】
（付記８）
前記第１のＳｉＧｅ層の組成をＳｉ１−ｘＧｅｘ、前記第２のＳｉＧｅ層の組成をＳｉ１−ｙＧｅｙ，前記第３のＳｉＧｅ層の組成をＳｉ１−ｚＧｅｚとするとき、ｘ、ｙ、ｚが、０．２≦∀（ｘ、ｚ）≦０．４、０≦ｙ＜∀（ｘ、ｚ）の関係を満たす（なお、∀（ｘ、ｚ）はｘおよびｚのいずれもを意味する）付記７記載の半導体装置の製造方法。
【００５３】
（付記９）
（ｇ）前記第１、第２、第３のＳｉＧｅ層にｐ型不純物をドープする工程をさらに含む付記７または８記載の半導体装置の製造方法。
【００５４】
（付記１０）
前記ｐ型不純物がＢであり、濃度が１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３である付記９記載の半導体装置の製造方法。
【００５５】
（付記１１）
（ａ）半導体基板のＳｉ表面上にゲート絶縁膜、ゲート電極を含む絶縁ゲート電極を形成する工程と、
（ｂ）前記絶縁ゲート電極側壁上に絶縁サイドウォールスペーサを形成する工程と、
（ｃ）前記絶縁サイドウォールスペーサ両側のＳｉ領域にリセスを形成する工程と、
（ｄ）リセスされた前記半導体基板の表面上に、臨界膜厚以下の第１のＳｉＣ層をエピタキシャル成長する工程と、
（ｅ）前記第１のＳｉＣ層上に、前記第１のＳｉＣ層よりもＣ組成が低く、臨界膜厚以下の第２のＳｉＣ層をエピタキシャル成長する工程と、
（ｆ）前記第２のＳｉＣ層上に、前記第２のＳｉＣ層よりもＣ組成が高く、臨界膜厚以下の第３のＳｉＣ層をエピタキシャル成長する工程と、
を含む半導体装置の製造方法。
【００５６】
（付記１２）
前記第１のＳｉＣ層の組成をＳｉ１−ｘＣｘ、前記第２のＳｉＣ層の組成をＳｉ１−ｙＣｙ，前記第３のＳｉＣ層の組成をＳｉ１−ｚＣｚとするとき、ｘ、ｙ、ｚが、０．０１≦∀（ｘ、ｚ）≦０．０２、０≦ｙ＜∀（ｘ、ｚ）の関係を満たす（なお、∀（ｘ、ｚ）はｘおよびｚのいずれもを意味する）付記１１記載の半導体装置の製造方法。
【００５７】
（付記１３）
（ｇ）前記第１、第２、第３のＳｉＣ層にｎ型不純物をドープする工程をさらに含む付記１１または１２記載の半導体装置の製造方法。
【００５８】
（付記１４）
前記ｎ型不純物がＰまたはＡｓであり、濃度が１×１０１９ｃｍ−３〜１×１０２１ｃｍ−３である付記１３記載の半導体装置の製造方法。
【図面の簡単な説明】
【００５９】
【図１】図１Ａ〜１Ｃは、本発明者らが実験的に作成したサンプルＳＡ，ＳＢ，ＳＣの構成を示す概略断面図、図１Ｄ〜１Ｆは、サンプルＳＡ，ＳＢ，ＳＣの表面の原子間力顕微鏡（ＡＦＭ）像である。
【図２】図２Ａ，２Ｂは、第１の実施例による半導体装置、およびその変形例の断面図である。
【図３】図３Ａ〜３Ｆは、図２に示す半導体装置の製造方法の主要工程を示す概略断面図である。
【図４】図４は、第２の実施例によるＣＭＯＳ装置の概略平面図である。
【図５】図５は、臨界膜厚の変化を示すグラフである。
【符号の説明】
【００６０】
１    半導体（Ｓｉ）基板
２    素子分離領域
３    ゲート絶縁膜
４    ゲート電極
６，７    絶縁膜
ＳＷ    サイドウォールスペーサ
ＮＷ    ｎ型ウェル
１２    ＳｉＧｅエピタキシャル積層
２１    Ｓｉ基板
２２    ＳｉＧｅエピタキシャル層
２３    Ｓｉエピタキシャル層
２４    ＳｉＧｅエピタキシャル層
２５    ＳｉＧｅエピタキシャル層
Ｇ    絶縁ゲート電極構造
【図２】
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【図３】
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【図４】
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【図５】
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【図１】
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