(57)【要約】【課題】  薄層構造に起因するソース・ドレイン領域の寄生抵抗を可及的に小さくすることができるＭＩＳ型電界効果トランジスタ及び半導体装置を提供する。【解決手段】  基板１上に備えさせた埋め込み絶縁部２上に配置され、高さＨが幅Ｗよりも大きな半導体領域を活性領域として備え、活性領域の一部に、半導体と金属の化合物からなる層９を備えたＭＩＳ型電界効果トランジスタにおいて、化合物層９の下端に、活性領域を構成する半導体層１０内に埋設された埋設部を備え、その埋設部の下端面９ｍが半導体層１０の下端面よりも上方に位置する状態で埋設部を構成し、化合物層９が、活性領域の幅寸法よりも小さな幅を有する上端から下端までほぼ同一幅で延びる縦長状に構成され、活性領域の高さＨと該化合物層の上端面から下端面までの高さＨｓとの関係が、０．６６＜（Ｈｓ／Ｈ）＜１．０を満たすものである。【選択図】図３
2008270449.tif 000002
【特許請求の範囲】
【請求項１】
基板上に備えさせた絶縁部上に配置され、高さが幅よりも大きな半導体領域を活性領域として備え、前記活性領域の一部に、半導体と金属の化合物からなる層を備えた金属―絶縁層―半導体（ＭＩＳ）型電界効果トランジスタにおいて、前記化合物層の下端に、前記活性領域を構成する半導体層内に埋設された埋設部を備え、その埋設部の下端面が前記半導体層の下端面よりも上方に位置する状態で該埋設部を構成したことを特徴とするＭＩＳ型電界効果トランジスタ。
【請求項２】
前記半導体領域をフィン型のソース領域及びドレイン領域から構成し、それらフィン型のソース領域及びドレイン領域を、前記絶縁層上に配置したゲート電極の両側に備えたことを特徴とする請求項１記載のＭＩＳ型電界効果トランジスタ。
【請求項３】
前記化合物層が、前記活性領域の幅寸法よりも小さな幅を有する上端から下端までほぼ同一幅で延びる縦長状に構成され、該活性領域の高さＨと該化合物層の上端面から下端面までの高さＨｓとの関係が、０．６６＜（Ｈｓ／Ｈ）＜１．０を満たすものである請求項１又は２記載のＭＩＳ型電界効果トランジスタ。
【請求項４】
前記化合物層が、前記活性領域の幅寸法とほぼ同一幅を有し、第１の所定高さまでほぼ同一幅で延びる上側層と、該上側層よりも幅狭な幅に構成され、該上側層から第２の所定高さまでほぼ同一幅で延びる下側層とからなり、該活性領域の高さＨと該化合物層の上端面から下端面までの高さＨｓとの関係が、０．６６＜（Ｈｓ／Ｈ）＜１．０を満たすものである請求項１又は２記載のＭＩＳ型電界効果トランジスタ。
【請求項５】
前記化合物層を構成する金属が、ニッケル、コバルト、チタン等の高融点金属の少なくとも１種からなる請求項１記載のＭＩＳ型電界効果トランジスタ。
【請求項６】
請求項２記載のＭＩＳ型電界効果トランジスタを構成するフィン型のソース領域及びドレイン領域をゲート電極の側面に沿って複数対備えて構成された半導体装置。
【請求項７】
請求項２記載のＭＩＳ型電界効果トランジスタを構成するフィン型のソース領域及びドレイン領域をゲート電極の側面に沿って複数対備え、該ゲート電極の側面方向で隣り合うソース領域同士及びドレイン領域同士をそれぞれ連結して構成された半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主として集積回路に用いられる金属―絶縁層―半導体（ＭＩＳ）型電界効果トランジスタに関し、特にフィン型構造を持つＭＩＳ型電界効果トランジスタに関する。
【背景技術】
【０００２】
従来から、半導体素子の一例として、ＳＯＩ（silicon-on-insulator）基板上に設けられたプレーナー薄膜構造のＭＩＳ型電界効果トランジスタが知られている。
前記従来のＳＯＩ（silicon-on-insulator）基板上のプレーナー型薄膜構造のＭＩＳ型電界効果トランジスタ（図７(a)参照）では、４０年前のバルク型プレーナーＭＩＳ型電界効果トランジスタの基本構造をそのまま引き継いでいる。そして、トランジスタの動作速度性能向上のため、ゲート長の短縮化が続けられてきた。この点は、通称「バルク基板上のプレーナー型構造」のＭＩＳ型電界効果トランジスタと同じである。２１世紀に入り、ＳＯＩ基板上のプレーナー型薄膜構造のＭＩＳ型電界効果トランジスタは、バルク型に対して、短チャネル効果の抑制、待機時における消費電力の抑制等の点で優れているため、今後の集積回路を構成する半導体素子の候補として注目されている。
しかし、ＳＯＩ薄膜構造では、ソース・ドレイン領域の寄生抵抗が増大するため、ソース・ドレイン領域の半導体層を厚くすることが不可欠であり、それに伴う製造工程の複雑化が避けられなくなっている。また、プレーナー構造のＭＩＳ型電界効果トランジスタは素子占有面積のより一層の削減が難しいという課題があるのに対して、縦型フィン（Fin型）トランジスタの構造は占有面積を削減しやすいという点で優位性が指摘されている(図２(ａ)参照)。しかしながら、フィン（Fin）型トランジスタにおいても、やはり短チャネル効果の抑制のためにフィン（Fin）の厚さを薄くせざるを得ない。これは、ソース・ドレイン領域の寄生抵抗増大の要因となる。この問題を克服するには、新しい技術の導入が不可欠である。
【０００３】
シリコン半導体を用いたFin型ＳＯＩ  ＭＩＳ型電界効果トランジスタ（図２及び図１(a)参照）を構成する際に、ソース・ドレイン領域の寄生抵抗を減少させるには、プレーナー型ＳＯＩ  ＭＩＳ型電界効果トランジスタの場合と同様に、ソース・ドレイン領域に抵抗率の小さい金属シリサイド（金属珪化物）を形成することが想定され、そのソース・ドレイン領域の一部を化合物化したものが既に提案されている（例えば、特許文献１）。
【特許文献１】特開２００６−１９６８２２号公報（図１−６の１ｗ１参照）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記化合物層は半導体領域の上下端に渡って覆うように構成されているため、化合物層を備えていないものに比べてソース・ドレイン領域の寄生抵抗を減少させることができるものの、低減量はまだ十分ではなく、実際には、化合物層をどのように形成すれば、ソース・ドレイン領域の寄生抵抗を十分に減少させることができることについて明確な指針が得られていないのが現状である。
【０００５】
そこで、本発明は、上記従来の問題に鑑みてなされ、薄層構造に起因するソース・ドレイン領域の寄生抵抗を可及的に小さくすることができるＭＩＳ型電界効果トランジスタ及び半導体装置を提供することを課題とする。
【課題を解決するための手段】
【０００６】
本発明のＭＩＳ型電界効果トランジスタは、上記課題を解決すべくなされたものであり、基板上に備えさせた絶縁部上に配置され、高さが幅よりも大きな半導体領域を活性領域として備え、前記活性領域の一部に、半導体と金属の化合物からなる層を備えたＭＩＳ型電界効果トランジスタにおいて、前記化合物層の下端に、前記活性領域を構成する半導体層内に埋設された埋設部を備え、その埋設部の下端面が前記半導体層の下端面よりも上方に位置する状態で該埋設部を構成したことを特徴としている。
本願発明者は、原理的な指針によりソース・ドレイン領域の低抵抗化を実現できる化合物の構成を実験結果に基づいて確立することができた。すなわち、ソース・ドレイン領域に厚い化合物膜を形成すれば、常に寄生抵抗が単純に低下するわけではないという事実がある。そこで、予め見出した以下の性能指数（Figure-of-merit、FOM）に基づいて、効果的な低抵抗化を実現できることを示す。まず、考察対象のソース領域を図１（ｂ）に示す。図中、Afは該化合物領域のゲート電極側側面が半導体領域と接触する面積、Ａbは該化合物領域が半導体領域と接する面積のうち前記Afを除く面積、Anは該化合物領域の直下に残存する半導体領域のソース・ドレイン方向の断面積である。該化合物領域と半導体領域の接触抵抗率をRc、半導体領域の抵抗率をRnとするとき、ソース領域の抵抗値Ｒsは次の式で表される。
Ｒs=Rc/As                                                      （１）
As= Ab・An/[An + g・Ab] + Af                                          （２）
ｇ＝Rn・Lsc/Rc                                                 （３）
これらの式は、該化合物を含むソース領域の抵抗値をできるだけ小さくするには、Asをできるだけ大きくすればよいことを示しており、構造設計の基本指針となる。したがって、ソース領域を設計するうえで性能指数ＦＯＭを次のように定めることができる。
FOM= Ab・An/[An + g・Ab] + Af                                  （４）
さて、現状の技術水準に従って上記式（４）を見直すと、式の表現を簡略化させることができる。即ち、たとえば現実的な数値としてRc=10-8 Wcm2、Rn= 10-3 Wcm、Lsc= 30 nmを仮定するならば、gの値は高々0.01程度となり、FOMは近似的に以下のように表される。
FOM= Ab + Af                                                   （５）
式（５）の右辺は、該化合物が半導体領域と接する全面積に相当する。式（５）の近似的関係はRc、RnおよびLscが上記の例の１０倍あるいは1/10倍の大きさになっても成立するので、事実上、式（５）をFOMとして用いてよいことが結論付けられる。また前期ＦＯＭの関係式（４）および（５）は、ソース、ドレイン領域の断面構造にかかわり無く成立する一般的な関係式である。
従って、化合物層と高不純物濃度半導体領域（半導体層）の接触面積を増大させるために、前記のように、前記化合物層の下端に、前記活性領域を構成する半導体層内に埋設された埋設部を備えさせている。例えば、図７（ｂ）に示すように半導体層１０の扁平な上面に化合物層９を載置しただけの従来構造の場合に、化合物層９と半導体層１０との接触面積（Ab+Af）が扁平面となり、これに比べて本願では埋設させることにより前記接触面積を増大させることができるのである。又、半導体層の中を流れる電流の方向に対して垂直となる方向に切った面の断面積を増大させるために、前記のように、埋設部の下端面が前記半導体層の下端面よりも上方に位置する状態で該埋設部を構成することにより、半導体領域の中を流れる電流の方向に対して垂直となる方向に切った面の断面積を増大させることができるのである。因みに、同じく従来構造の一例である図７（ｃ）の場合には、半導体層１０の下端まで達する一対の脚部Ｋ１，Ｋ２を幅方向両側に備えている場合には、３つの接触面Ｓ２，Ｓ３，Ｓ４を備えさせることにより、接触面積を増大させることができるものの、半導体層１０の下端まで達する一対のシリサイド層脚部Ｋ１，Ｋ２によって前記半導体層１０の断面積が少なくなるだけでなく、電流の流れに対して遮断する働きをすることになることから、必ずしも良好な結果を得ることができない。
【０００７】
実際に従来構造である図７(ｃ)の構造（所謂Π型と呼ばれる構造）を形成するに当たっては、事前にソース、ドレイン領域への不純物拡散を行っておかねばならない。ソース、ドレイン領域への不純物拡散を行う段階における絶縁物上の半導体フィン周辺は通常絶縁物で覆われているため、不純物拡散をおこなうには、ソース、ドレイン領域を露出させるか又は被服絶縁膜を薄くする必要がある。熱処理によって不純物を活性化させた後にソース、ドレイン領域に当該化合物を形成する場合には、半導体フィンのソース、ドレイン領域を露出させることが不可欠であるが、図７(ｃ)の構造を実現するにはフィンのソース、ドレイン領域のうち埋め込み絶縁膜２の接する半導体層１０の下部を除く他のすべての面を露出することが不可欠である。これは、集積回路の歩留まりを低下させやすいなど、製造工程上の難度が高くなるため、現実的な手法とはいえない。したがって請求項３に記載の化合物構成を採用することが該活性領域の寄生抵抗を最小化する最も簡単な方法であることが明らかとなった。
【０００８】
前記化合物層が、活性領域の幅寸法よりも小さな幅を有する上端から下端までほぼ同一幅で延びる縦長状に構成され、該活性領域の高さＨと該化合物層の上端面から下端面までの高さＨｓとの関係が、０．６６＜（Ｈｓ／Ｈ）＜１．０を満たすものが好ましい。尚、図３（ａ）に具体的構成を示し、Ｌ型と呼ばれている。
【０００９】
前記化合物層が、活性領域の幅寸法とほぼ同一幅を有し、第１の所定高さまでほぼ同一幅で延びる化合物上側層と、該化合物上側層よりも幅狭な幅に構成され、該化合物上側層から第２の所定高さまでほぼ同一幅で延びる化合物下側層とからなり、該活性領域の高さＨと該化合物層の上端面から下端面までの高さＨｓとの関係が、０．６６＜（Ｈｓ／Ｈ）＜１．０を満たすものが好ましい。図３（ｂ）に具体的構成を示し、Ｔ型と呼ばれている。
【００１０】
前記化合物層を構成する金属が、ニッケル、コバルト、チタン等の高融点金属の少なくとも１種から構成されていてもよい。
【００１１】
請求項２記載のＭＩＳ型電界効果トランジスタを構成するフィン型のソース領域及びドレイン領域をゲート電極の側面に沿って複数対備えて構成された半導体装置であってもよい。
【００１２】
請求項２記載のＭＩＳ型電界効果トランジスタを構成するフィン型のソース領域及びドレイン領域をゲート電極の側面に沿って複数対備え、該ゲート電極の側面方向で隣り合うソース領域同士及びドレイン領域同士をそれぞれ連結して構成された半導体装置であってもよい。
【発明の効果】
【００１３】
化合物層の下端に、活性領域を構成する半導体層内に埋設された埋設部を備え、その埋設部の下端面が半導体層の下端面よりも上方に位置する状態で埋設部を構成することによって、接触面積の増大化を図れるとともに電流の流れが遮断されることがないから、ソース・ドレインの寄生抵抗を容易に可及的に小さくすることができ、寄生抵抗により減少していたドレイン電流値が本来の値に戻すことができる結果、スイッチング速度の高速化を促進させることができる。それにより、例えばＦｉｎ型の電界効果トランジスタの場合には、高いドレイン電流値を得るためにFinの数を徒に増やす必要がなくなり、いわゆるフット・プリント（素子占有面積）の減少を実現でき、MIS型電界効果トランジスタ及び半導体装置の小型化を更に図ることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の一例としてのフィン（Ｆｉｎ）型のMIS型電界効果トランジスタについて図面を参酌しつつ説明する。
【００１５】
ＭＩＳ型電界効果トランジスタは、図１及び図２（ａ）、（ｂ）に示すように、シリコン等でなる基板１の上面に、埋め込み絶縁膜２を備え、その埋め込み絶縁膜２の上に、ソース領域Ｓ、チャネル領域（又は活性領域）４、ドレイン領域Ｄを順にチャネル長さ方向に備えさせることにより、ソース領域Ｓとドレイン領域Ｄとの間に、高さＨが幅（電流が流れる方向の幅）Ｗよりも大きな半導体領域３（図２（a）の内部の構造を模式図的に示したブロック図である図２（ｂ）においてソース領域Ｓからドレイン領域Ｄまでの間の領域を指す）を構成している。図２（ａ），（ｂ）では、基本構成のみを示し、ゲート絶縁層等は省略している。詳述すれば、図２（ａ）に示すように、フィン型（縦型）構造を持つＭＩＳ型電界効果トランジスタからなり、そのＭＩＳ型電界効果トランジスタは、一般的にＦｉｎ−ＦＥＴ又はダブルゲートＦｉｎ−ＦＥＴと呼ばれ、基板１の表面に対してチャネルが垂直となる３次元型のＭＩＳ型電界効果トランジスタである。前記半導体領域３は、前記ソース領域Ｓ、ドレイン領域Ｄ、チャネル領域４、２つの拡散領域５，６から構成されている。
【００１６】
前記チャネル領域４のチャネル長Ｌは、図１及び図２（ｂ）に示すように、ゲート電極Ｇの長さＬGからソース領域Ｓとチャネル領域４との間又はドレイン領域Ｄとチャネル領域４との間に設けられたソース拡散領域５及びドレイン拡散領域６それぞれの長さＬ0Vを差し引いた値に相当する。つまり、Ｌ＝ＬG−（２×Ｌ0V）の式から演算できる。又、前記半導体領域３の上方には、図２（ｂ）のブロックにて示すように、ソース領域シリサイド層７、ゲート電極Ｇ、ドレイン領域シリサイド層８を備えている。
【００１７】
前記半導体領域３を構成するソース領域Ｓの一部に、シリコン半導体と金属のシリサイドからなるシリサイド層９（ここではシリサイド層であるが、各種の化合物層であってもよい）を備えており、次に、シリサイド層９について説明する。尚、ドレイン領域Ｄの一部にも同様にシリサイド層９を備えさせているが、説明は省略する。
図３（ａ），（ｂ）に、２種類のソース領域Ｓの構成を示し、それら２つのソース領域Ｓはいずれもシリコンでなる半導体層１０と、ニッケルとシリコンとの化合物でなるシリサイド層９とからなっている。前記ニッケルに代えて、コバルトやチタン等の高融点金属でもよいし、それらのうちの２種以上を混合したものであってもよい。尚、前記半導体層１０の下に配置される埋め込み絶縁膜２は省略している。そして、図３(a)では前記活性領域を構成する半導体層内に埋設されたシリサイド層９を備え、その下端面９ｍが前記半導体層１０の下端面１０Ａよりも上方に位置する状態で該埋設部を構成している。このように構成することによって、シリサイド層９の底面９ｍと両側面９ｌ，９ｒの３箇所で半導体層１０と接触させることができ、両者の接触面積を増大させることができながらも、シリサイド層の下端面９ｍを半導体層１０の上下方向中央部よりも少し下方側に位置させていることから、図に示す半導体層１０の断面積を増大させることができるようにしている。図３（ｂ）では、シリサイド層９が、上側に位置するシリサイド上側層９Ａと、半導体層１０のほぼ中心部に埋設されたシリサイド下側層９Ｂとから構成している。この場合も、シリサイド上側層９Ａの両側に位置する底面９ｎの他、シリサイド下側層９Ｂの下端面９ｍと両側面９ｌ，９ｒの合計５箇所で半導体層１０と接触させることができ、両者の接触面積を増大させることができながらも、シリサイド層９Ｂの下端面９ｍを半導体層１０の上下方向中央部よりも少し下方側に位置させていることから、図に示す半導体層１０の断面積を増大させることができるようにしている。
【００１８】
図３（ａ）は、所謂、Ｌ型と呼ばれ、前記シリサイド層９が、活性領域の幅寸法Ｗよりも小さな幅Ｗｓを有する上端から下端までほぼ同一幅で延びる縦断面形状が縦長状に構成されている。ここに、ソース領域の電気的等価回路を数学的に表現した後、数式内のパラメータの幅広い数値範囲で成立する、該ソース領域の抵抗値を最小化させ得る経験的条件式を導くことができる。結果によると、該活性領域の幅Ｗと該シリサイド層の幅Ｗsとの関係が、Ｗs＝｛０．２１×ｌｏｇ（Ｗ／ｃ）+０．０５｝Ｗを満たし、該活性領域の高さＨと該シリサイド層９の上端面から下端面９ｍまでの高さＨｓとの関係が、Ｈｓ＝｛０．０８１×ｌｏｇ（Ｈ／ｃ）+０．５８｝Ｈを満たす時、該ソース領域の抵抗値は最小値をとる。以下のＬ型の例ではこの条件を満たすように各寸法を設定している。前記ｃは、Ｗ、Ｗｓ、Ｈ、Ｈｓの単位をnmとするとき、1 nmに設定する。
【００１９】
又、図３（ｂ）は、所謂、Ｔ型と呼ばれ、シリサイド層９が、活性領域の幅寸法Ｗとほぼ同一幅を有し、第１の所定高さまでほぼ同一幅で延びるシリサイド上側層９Ａと、該シリサイド上側層９Ａよりも幅狭な幅Ｗsに構成され、該シリサイド上側層９Ａから第２の所定高さまでほぼ同一幅で延びるシリサイド下側層９Ｂとから構成されている。又、該活性領域の高さＨと該シリサイド層９の上端面から下端面までの高さＨｓとの関係が、０．６６＜（Ｈｓ／Ｈ）＜１．０を満たすように設定している。
【００２０】
図４（ａ）に示すように、ＭＩＳ型電界効果トランジスタを構成するフィン型の活性領域を構成するソース領域Ｓとドレイン領域Ｄの対をゲート電極Ｇの側面に沿って複数対（図では二対であるが、三対以上であってもよい）備えて、半導体装置を構成したものである。図４（a）は複数対構成のＭＩＳ型電界効果トランジスタを描いているが、実際の回路では一対での使用も可能である。又、図４（ｂ）に示すように、ゲート電極Ｇの側面方向で隣り合う活性領域同士、つまりソース領域Ｓ，Ｓ同士及びドレイン領域Ｄ，Ｄ同士を連結して構成された半導体装置であってもよい。図に示す１１は、ソース領域シリサイド層７の上方に位置するソース領域コンタクト部を示し、１２は、ドレイン領域シリサイド層8の上方に位置するドレイン領域コンタクト部を示している。図４（ｂ）に描かれたＭＩＳ型電界効果トランジスタは、図４（a）に描かれたＭＩＳ型電界効果トランジスタの一対において、ソース領域とドレイン領域の幅が該活性領域幅Ｗよりも大きいＭＩＳ型電界効果トランジスタの一対を、複数対併設した構造とみなすことができるが、実際の回路では一対での使用も可能である。
【００２１】
シリサイド層９の導入手順として、図６（ａ）に示すように、高不純物濃度領域となる半導体層１０上に保護膜として例えばシリサイド化反応抑制層４１、例えばシリコン窒化膜を形成し、その後該半導体酸化物層４１と該半導体層１０の一部、図面視において左右方向中央部をレジスト４２aと４２bをマスクとしてエッチングにより掘り下げることにより、凹部１０Ｂを形成し、その凹部１０Ｂとシリサイド化反応抑制層４１aと４１bを含む該半導体層１０の上部にシリサイド層を形成する元となる金属膜４０を堆積させる（図３（ａ）を作製する場合）、あるいは凹部１０Ｂを有する該半導体層１０上の該半導体酸化物層４１aと４１bを除去した後、凹部１０Ｂを含む該半導体層１０の上部にシリサイド層を形成する元となる金属膜４０を堆積させる（図３（ｂ）を作成する場合）。その後、それら堆積した金属膜４０を半導体層１０と反応させることにより合金化して、シリサイド層９を形成している。なお、図３（a）を作製する場合には、堆積した金属膜４０と半導体層１０の反応後には、半導体酸化物層４１a及び４１b上に未反応金属膜が残存するため、シリサイド反応工程後に半導体酸化物層４１a及び４１bと共に除去する。このようなエッチングにより掘り下げてシリサイド層９を形成するトレンチでは、ゲート電極方向にトレンチ底面とトレンチ側面の交線が向いていることが必要である。図６（ａ）に示すマスク用のレジスト４２ａ，４２ｂは、エッチングにより凹部１０Ｂを形成した後に取り除くことになる。
【００２２】
又、図６（ｂ）に示す方法によって、シリサイド層９を形成してもよい。つまり、高不純物濃度領域となる半導体層１０上に、半導体層１０への拡散により合金反応をもたらす種類の金属膜４０を堆積し、その後熱処理によって当該金属材料（例えばチタン（Ti））を半導体層１０に拡散・合金反応をもたらすことで、シリサイド層９を形成している。前記堆積金属が熱処理中に反応する過程では、半導体層１０の端部に比べて、内部領域での反応が早く進む現象が活用できる。図６（ｂ）では、３つのシリサイド層９の下面の断面形状が台形の下面９Ｃと三角形の下面９Ｄと円弧状の下面９Ｅの３種類を示しているが、これら形状以外のものも作製することができる。又、前述した関係、つまり、活性領域の高さＨとシリサイド層９の上端面から下端面までの高さＨSとの関係が、０．６６＜（Ｈｓ／H）＜１.０を満たすように設定している。
【００２３】
図５のグラフに、前記ソース領域Ｓの抵抗値を計算した結果を示している。ここで、Finの高さは100nm、n+領域の不純物濃度は1×1020cm-3、シリサイド層９はニッケルとシリコンの合金（NiSi）を想定して抵抗率を10-5Wcm、シリサイド層９とn+領域の接触抵抗率（Ｒcon）を10-8Wcm2と仮定している。図５の上側に連結フィン、つまり図４（ｂ）に示すように二対もしくはそれ以上（三対以上）のもの（三対以上のものは図示せず）を連結した場合の３形態を示している。第１形態としては、図５の符号１３で示す折れ線であり、これは図７（ｂ）に示すソース領域Ｓの構成の場合のデータにて描いたものである。第２形態としては、図５の符号１４で示す折れ線であり、これは図３（ｂ）に示すソース領域Ｓの構成の場合のデータにて描いたものである。第３形態としては、図５の符号１５で示す折れ線であり、これは図３（ａ）に示すソース領域Ｓの構成の場合のデータにて描いたものである。
又、図５の下側に孤立フィン、つまり図４（ａ）に示すように二対のものを連結していない独立の場合の３形態を示している。第１形態としては、図５の符号１６で示す折れ線であり、これは図７（ｂ）に示すソース領域Ｓの構成の場合のデータにて描いたものである。第２形態としては、図５の符号１７で示す折れ線であり、これは図３（ｂ）に示すソース領域Ｓの構成の場合のデータにて描いたものである。第３形態としては、図５の符号１８で示す折れ線であり、これは図３（ａ）に示すソース領域Ｓの構成の場合のデータにて描いたものである。
【００２４】
図５のグラフから、以下の結論が得られる。つまり、どのシリサイド長であっても、図７（ｂ）のソース領域Ｓの構成では、本願の図３（ａ），（ｂ）のソース領域Ｓの構成よりもソース抵抗が大きい結果になっていることがわかる。
【００２５】
すでに述べた設計指針の式（４）あるいは式（５）に従うと、できるだけFOMを大きくできる構造が必要となる。このことを実例で示すため、図８に、ソース領域抵抗とシリサイド深さの割合との関係を示す。図８の曲線２１，２２，２３は、いずれも図７（ｃ）で示したΠ型のシリサイド層の場合を示し、図７（ｃ）のシリサイド領域脚部K1と同K2の、埋め込み絶縁膜２と交差するＦｉｎ側面からの幅Wsをそれぞれ１０ｎｍとし、上からＦｉｎの高さＨ＝４０ｎｍ、６０ｎｍ、１００ｎｍのときの場合を示している。このΠ構造の例では、シリサイド領域脚部Ｋ１とＫ２の幅を加えた全シリサイド幅は２０nmとなる。これに対して破線で示した曲線２４，２５，２６は、図３（ａ）で示したＬ型のシリサイド層でシリサイド幅Ｗs＝２０ｎｍの場合を示し、上からＨ＝４０ｎｍ、６０ｎｍ、１００ｎｍのときの場合を示している。また、図８では、半導体活性層幅Ｗ＝３０ｎｍ、Ｌｓｃ＝３０ｎｍとしている。
例えばΠ構造の抵抗値曲線２１とＬ構造の抵抗値曲線２４とは、半導体Ｆｉｎ高さＨ＝４０nm、半導体活性領域幅Ｗ＝３０ｎｍ、全シリサイド幅が２０ｎｍの共通構造定数で計算されており、両者の交点の右側と左側でΠ構造とＬ構造の抵抗値の大小関係が逆転する。Ｈ＝６０nmを仮定して計算したΠ構造の抵抗値曲線２２とＬ構造の抵抗値曲線２５の交点、Ｈ＝１００nmを仮定して計算したΠ構造の抵抗値曲線２３とＬ構造の抵抗値曲線２６の交点も同様にして数値計算に基づいて与えられ、交点の右側と左側でΠ構造とＬ構造の抵抗値の大小関係が逆転する。従って交点を決定する関係式が得られれば構造の選択が理論的に可能となる。既に述べたＦＯＭの定義に従えば、上記交点では、Π構造のFOM値（FOM[Π]）とＬ構造のFOM値（FOM[L]）の間にFOM[Π]＝FOM[Ｌ]の関係が成立する。この関係式から、図８におけるΠ構造の抵抗値曲線とＬ構造の抵抗値曲線の交点でのシリサイド層の厚さ割合Ｈs／Ｈを理論的に導くことが可能である。実際的な用途を想定して式（５）を用いると、次の近似的関係式が得られる。
ＨS／Ｈ＝（ＷS・Ｈ+（Ｗ−２ＷS+２Ｈ）・ＬSC）／（２ＷS+４・ＬSC−Ｗ）・Ｈ  （６）
他方で、図８で一点鎖線で示した直線２０は、理論的に計算した抵抗値曲線２１と２４、２２と２５、および２３と２６のそれぞれの交点を結んで得られた。式（６）は近似的に表現された数式であるため、式（６）で与えられる交点を結んだ直線は、直線２０と精確には一致しないが、設計指針を与える数式として有用である。直線２０が図の横軸と交差するHs/Hの値は０．６６である。前記曲線対の交点として算出されるシリサイド深さの割合（Hs/H）の値は０．６６よりも小さいが、境界線２０を堺目として、図の右側の領域となる１．０までの間では、すでに述べたFOMをできるだけ大きくすべきという要求に対して、図７（ｃ）で示したΠ型構造よりも図３（ａ）で示したＬ型のシリサイド層が好ましいことが読み取れる。
尚、図８のグラフでは、Ｌ型のシリサイド層のみ示したが、図３（ｂ）に示すＴ型のシリサイド層もＬ型の場合と傾向は同様である。なぜなら、上側層９Ａの厚さが零となるT型構造がＬ型と等価であることを考えると、P型のシリサイド層を導入したソース及びドレイン領域の抵抗値よりも小さくなるＨｓ／Ｈの条件に関して、Ｔ型の条件がＬ型の条件に包含されるためである。
【００２６】
以上に述べてきたように、Ｆｉｎ型ＳＯＩ  ＭＩＳ型電界効果トランジスタのソース、ドレイン領域の寄生抵抗を最小化するために導入する半導体と金属の化合物層の配置方法として提案した前記Ｌ型シリサイド層構造は、従来から提案されているシリサイド層構造を導入した場合に比べて寄生抵抗値を一層低下させることができるという大きな特徴に加えて、該ＭＩＳ電界効果トランジスタの製造に関して現代の標準的技術を導入するだけで実現できることによって歩留まりを低下させることがないという生産技術上の大きな特徴も有する。したがって、本発明は、今後の半導体産業の前進に大きく寄与するものと考えられる。
【図面の簡単な説明】
【００２７】
【図１】（a）ＭＩＳ型電界効果トランジスタのチャネル領域及びソース領域、ドレイン領域を中心に描いた概略斜視図、（ｂ）は、ソース領域のみを取り出したものであり、設計指針を説明するための図面である。
【図２】（ａ）はＭＩＳ型電界効果トランジスタの概略斜視図、（ｂ）はＭＩＳ型電界効果トランジスタの概略ブロック図である。
【図３】（ａ），（ｂ）は本発明のシリサイド層構造を設けた２種類のソース領域の断面構成を示す。
【図４】（ａ），（ｂ）は複数対のソース領域及びドレイン領域を配置した２種類の半導体装置の上部平面図である。
【図５】シリサイド長に対するソース抵抗を示すグラフである。
【図６】（ａ），（ｂ）はシリサイド層９の２種類の導入手順を示す説明図である。
【図７】（ａ）はプレーナー型のＳＯＩ  電界効果トランジスタを示す概略斜視図、（ｂ），（ｃ）は従来のシリサイド層９の２種類の配置を示す説明図である。
【図８】ソース領域抵抗とシリサイド深さの割合との関係を示すグラフである。
【符号の説明】
【００２８】
１…基板、２…埋め込み絶縁膜、３…半導体領域、４…チャネル領域、５…ソース拡散領域、６…ドレイン拡散領域、７…ソース領域シリサイド層、８…ドレイン領域シリサイド層、９…シリサイド層（化合物層）、９Ａ…シリサイド上側層、９Ｂ…シリサイド下側層、９ｌ，９ｒ…シリサイド層両側面、９ｍ…シリサイド層下端面、９ｎ…シリサイド層底面、１０…半導体層、１０Ａ…半導体層下端面、１０Ｂ…半導体層凹部、１１…ソース領域コンタクト部、１２…ドレイン領域コンタクト部、４０…堆積された金属膜、４１…シリサイド化反応抑制層、４１a…シリサイド化反応抑制層、４１b…シリサイド化反応抑制層、４２a…レジスト、４２b…レジスト、Ｄ…ドレイン領域、Ｇ…ゲート電極、Ｋ１，Ｋ２…シリサイド領域脚部、Ｌ…チャネル長、Ｓ…ソース領域、Ｓ１，Ｓ２，Ｓ３，Ｓ４…接触面、Ｗ…半導体活性領域の幅，Ｗｓ…半導体金属化合物領域の幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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