(57)【要約】【課題】  製造歩留まりが向上し、コスト面で有利な半導体装置の製造方法を提供する。【解決手段】    ＧａＮ系半導体をエピタキシャル成長できる基板を準備する。基板上方にＧａＮ系半導体積層をエピタキシャル成長させる。基板上方から基板途中まで達するビアホールを完成する。ビアホールにビア配線を形成する。基板の裏面から基板を研磨してビア配線を頭出しする。研磨した基板の裏面をメタライズする。【選択図】図１
2008205000.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）ＧａＮ系半導体をエピタキシャル成長できる基板を準備する工程と、
（ｂ）前記基板上方にＧａＮ系半導体積層をエピタキシャル成長させる工程と、
（ｃ）前記基板上方から該基板途中まで達するビアホールを完成する工程と、
（ｄ）前記ビアホールにビア配線を形成する工程と、
（ｅ）前記基板の裏面から該基板を研磨して前記ビア配線を頭出しする工程と、
（ｆ）研磨した前記基板の裏面をメタライズする工程と
を含む化合物半導体装置の製造方法。
【請求項２】
前記工程（ｂ）の前に、
（ｘ−１）前記基板上方から前記基板途中まで達する仮ビアホールを形成する工程と、
（ｘ−２）前記仮ビアホールおよびその周辺を覆うもしくは塞ぐ絶縁材料パターンを形成する工程と
を含み、
前記工程（ｃ）は、
（ｃ−１）前記ＧａＮ系半導体積層を形成した前記基板上方から、前記仮ビアホールおよび前記絶縁材料パターンに通じる穴を形成する工程と、
（ｃ−２）前記絶縁材料パターンを除去する工程と
を含む請求項１記載の化合物半導体装置の製造方法。
【請求項３】
前記工程（ｂ）の前に、
（ｙ−１）前記基板上方から前記基板途中まで達する仮ビアホールを形成する工程
を含み、
前記工程（ｃ）の前に、
（ｙ−２）前記仮ビアホールを塗布形絶縁材料で埋めた後、該塗布形絶縁材料の該仮ビアホールおよびその周辺以外の部分を除去して塗布形絶縁材パターンを形成する工程と、
（ｙ−３）前記ＧａＮ系半導体積層の上に、デバイス用の電極を形成する工程と
を含み、
前記工程（ｃ）は、  
（ｃ−１）前記塗布形絶縁材料パターンを除去する工程と、
（ｃ−２）前記ＧａＮ系半導体積層のうち前記仮ビアホール表面に形成された部分を除去する工程と
を含む請求項１記載の化合物半導体装置の製造方法。
【請求項４】
前記工程（ｃ）の前に、
（ｚ−１）前記ＧａＮ系半導体層上にＳｉＮ膜を形成する工程と、
（ｚ−２）前記基板上方から前記基板途中まで達する仮ビアホールを形成する工程と
（ｚ−３）前記ＳｉＮ膜を除去する工程と、
（ｚ−４）前記仮ビアホールを塗布形絶縁材料で埋める工程と、
（ｚ−５）前記ＧａＮ系半導体積層の上に、デバイス用電極を形成する工程と
を含み、
前記工程（ｃ）は、
前記塗布形絶縁材料を除去する工程
を含む請求項１記載の化合物半導体装置の製造方法。
【請求項５】
前記仮ビアホールをドライエッチング、レーザ加工またはサンドブラストにより形成する請求項１〜４のいずれか１項記載の化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置の製造方法に関し、特にガリウムナイトライド（ＧａＮ）系半導体装置の製造方法に関する。なお、ＧａＮ系半導体とは、ＧａＮ、もしくはＧａＮを組成に含んだ半導体を指す。
【背景技術】
【０００２】
ＧａＮはバンドギャップが広いという特徴から、ＧａＮ系電子デバイスに高耐圧・高速デバイスとしての応用が期待されている。ＧａＮ系電子デバイスの高周波特性の向上のためには、ソースインダクタンスの低減および放熱に有効なビア配線が必要となっている。一般的にＧａＮ系電子デバイスに用いられているシリコンカーバイド（ＳｉＣ）基板は難エッチング材料であるため、加工条件が比較的厳しい。
【０００３】
ＳｉＣ基板中のビア配線の作製方法として、ウエハを１００μｍ程度まで研磨した後、裏面よりビアホールをエッチングする方法がある。この手法は、ソース電極とビア配線とが直接接続されるため、グランドの安定化、放熱性に優れている。
【０００４】
しかし、薄く加工したウエハは反りも大きい上に割れやすく、ハンドリングが非常に難しい。このため、薄いウエハのハンドリングが可能な設備を設ける必要がある。また、ＳｉＣはガリウム砒素（ＧａＡｓ）と比べると難エッチング材料であるために、レジストではドライエッチング耐性が不十分でニッケル（Ｎｉ）等のメタルマスクが必要となる。しかし、薄膜化したウエハにこのようなメッキを施すとウエハの反りがさらに大きくなる。加えて、裏面のパターニングでは、裏面用のマスクアライナーが必要で、また、パターン合わせ精度がステッパと比べると一桁以上悪い。以上のように、ＳｉＣウエハ裏面からビアホールをエッチングする方法は、製造歩留まり、コスト面でのデメリットが大きい。
【０００５】
特開２００４−３６３５６３号公報は、導電性ＳｉＣ基板上にＧａＮ系半導体層を成長し、ウエハ表面より導電性ＳｉＣ基板に達するビアホールをエッチングする方法を提案している。この方法ではステッパを用いることができるので、パターンの合わせ精度が高く、位置ずれが起こりにくい。また、数ミクロン厚のＧａＮ層のみエッチングする場合、厚膜レジストを用いることが可能で、エッチング後の除去工程が複雑なメタルマスクは不要となる。さらに、ビア配線を形成後、ＳｉＣウエハを研磨することも可能である。これにより、製造歩留まり、コスト面の改善は可能である。
【０００６】
【特許文献１】特開２００４−３６３５６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
導電性基板を用いた場合、ビア配線と裏面メタル（グランド）との間に抵抗成分が生じるため、グランドが不安定となる。さらに導電性基板は絶縁性基板と比べると容量成分を付加してしまうため、高周波特性に悪影響を及ぼす。
【０００８】
本発明の目的は、絶縁性基板を用い、ウエハ表面からビアホールを加工することが可能な化合物半導体装置の製造方法であって、良好な高周波特性を持つと共に、製造歩留まりが向上し、コスト面で有利となる化合物半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の一観点によれば、（ａ）ＧａＮ系半導体をエピタキシャル成長できる基板を準備する工程と、（ｂ）前記基板上方にＧａＮ系半導体積層をエピタキシャル成長させる工程と、（ｃ）前記基板上方から該基板途中まで達するビアホールを完成する工程と、（ｄ）前記ビアホールにビア配線を形成する工程と、（ｅ）前記基板の裏面から該基板を研磨して前記ビア配線を頭出しする工程と、（ｆ）研磨した前記基板の裏面をメタライズする工程とを含む化合物半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
・製造歩留まりが向上する。
・コスト面で有利となる。
・高周波特性が良好な半導体装置を提供できる。
【発明を実施するための最良の形態】
【００１１】
図１Ａおよび図１Ｂに、実施例により作製するＧａＮ系電子デバイスの構造を表す概略断面図を示す。図１Ａに示すように、実施例により作製したＧａＮ系電子デバイスは、成長基板として絶縁性ＳｉＣ基板１を用い、その上にＧａＮ層２（ＧａＮバッファ層２ｂおよびＧａＮ電子輸送層２ｔがこの順で積層され、全厚さは最大で５０μｍ程度である。そのうちＧａＮ電子輸送層２ｔは２μｍ程度あれば十分である）、ｎ型ＡｌＧａＮ層３（電子供給兼バリアの役割を果たす層）がこの順で積層されたウエハ構造である。実施例においては、ＧａＮ電子輸送層２ｔおよびｎ型ＡｌＧａＮ層３を機能の観点からまとめてＨＥＭＴデバイス層と呼ぶ場合もある。ｎ型ＡｌＧａＮ層３の上にはソース電極４ｓ、ゲート電極４ｇ、ドレイン電極４ｄが形成され、所謂ＨＥＭＴ（ｈｉｇｈ  ｅｌｅｃｔｒｏｎ  ｍｏｂｉｌｉｔｙ  ｔｒａｎｓｉｓｔｏｒ）構造を構成する。ソース電極４ｓに接続したビア配線５ｌと裏面のメタル層６が、ウエハを貫通したスルーホール５ｓを通して直接接続されている。
【００１２】
なお、図１Ｂに示すように、ビア配線５ｌはスルーホール５ｓ全体を埋める構造でも良い。配線の低抵抗化、放熱の面からはビアホールを埋める構造の方が好ましい。
【００１３】
（実施例１）
図２Ａ〜図２Ｌの概略断面図を参照して、第１の実施例によるＧａＮ系電子デバイスの製造方法について説明する。
【００１４】
図２Ａに示すように、ウエハハンドリングが容易である、厚さ３５０μｍ程度のＳｉＣ基板１に後のビアホール５形成のための仮ビアホール５ｔを形成する。ここではドライエッチングによる穴あけ加工を説明する。まず、銅（Ｃｕ）などのシードメタルをＳｉＣ基板１表面に１００ｎｍ程スパッタあるいは蒸着により形成する。次に、φ＝１０μｍ程度の仮ビアホール５ｔを開ける部分に厚さ３．５μｍのレジストパターン１０ｒを形成する。レジストパターン１０ｒは、フォトリソグラフィにより形成する。具体的には、シードメタル１０ｓの上にレジストを塗布した後、仮ビアホール５ｔを形成したい領域にレジストが残るように露光、現像することで形成する。その後厚さ約３μｍのＮｉ層を電気めっきする。Ｎｉめっきは、例えば５０℃〜６０℃の温浴槽中で、めっきレートは０．５μｍ／ｍｉｎで行う。Ｎｉめっきを施した後、レジストパターン１０ｒを剥離し、イオンミリングで仮ビアホール５ｔ形成部分のシードメタルを除去し、メタルマスク１０を形成する。
【００１５】
図２Ｂに示すように、ＩＣＰ（ｉｎｄｕｃｔｉｖｅｌｙ  ｃｏｕｐｌｅｄ  ｐｌａｓｍａ）ドライエッチング装置により、ＳＦ６／Ｏ２混合ガスを用いて、ソースパワー０．９ｋＷ／バイアスパワー０．１５ｋＷでメタルマスク１０付き絶縁性ＳｉＣ基板１をエッチングする。ＳｉＣに対するエッチングレートは０．７５μｍ／ｍｉｎで、ＳｉＣのＮｉマスクに対するエッチング選択比ＳｉＣ／Ｎｉは１００程度である。本実施例では約７０分間エッチングを行うことにより、深さ５０μｍ、φ＝１０μｍの仮ビアホール５ｔを形成する。その後、酸を用いて、Ｎｉとシードメタルをウェットエッチングする。
【００１６】
図２Ｃに示すように、プラズマＣＶＤ（化学気相成長）装置により絶縁性ＳｉＣ基板１の表面を１００ｎｍ厚の絶縁材料（例えばＳｉＯ２）７で被膜する。次に、成膜した絶縁材料膜７の仮ビアホール５ｔの表面部分および周辺部分をレジストマスク７ｒで覆い、絶縁材料膜７の不要部分をバッファードフッ酸（ＢＨＦ）等でウェットエッチングして除去する。こうして、次に行うハイドライド気相エピタキシャル成長（ＨＶＰＥ）法のＧａＮ選択成長用マスクとしての絶縁材料マスク７ｍを形成する。
【００１７】
図２Ｄに示すように、ＨＶＰＥ法でＧａＮバッファ層２ｂをエピタキシャル成長させる。ＨＶＰＥ法においては、８５０℃に加熱したるつぼ（ボート）内でガリウム（Ｇａ）を溶解させる。そのるつぼ上に塩酸（ＨＣｌ）ガスを流し、塩化ガリウム（ＧａＣｌ）を生成させる。生成したＧａＣｌとアンモニア（ＮＨ３）を反応させ、ＧａＮバッファ層２ｂを１１００℃で成長させる。ＧａＮの成長速度は例えば１μｍ／ｍｉｎである。ＧａＮは、絶縁材料膜７上には成長しないが横方向成長するので、絶縁材料膜７の上面で横方向成長し仮ビアホール５ｔを塞ぐ。ＧａＮバッファ層２ｂを３０分間エピタキシャル成長させることにより、絶縁材料マスク７ｍおよびφ＝１０μｍの仮ビアホール５ｔを覆いつつ、表面が平坦なＧａＮバッファ層２ｂが形成される。
【００１８】
図２Ｅに示すように、ＨＥＭＴデバイス層（ＧａＮ電子輸送層２ｔおよびｎ型ＡｌＧａＮ層３）を有機金属気相成長（ＭＯＣＶＤ）法により成長させる。ソースガスとしてトリメチルガリウム（ＴＭＧ）、トリメチルアルミニウム（ＴＭＡ）、ＮＨ３を用いる。キャリアガスに水素（Ｈ２）と窒素（Ｎ２）を用いる。ドーピングガスに水素希釈モノシラン（ＳｉＨ４）を用いる。基板温度は１１００℃で、ＧａＮ電子輸送層２ｔ（２μｍ）、シリコンをドーピングしたｎ−ＡｌＧａＮ層３（２５ｎｍ）を成長させる。ｎ−ＡｌＧａＮ層３／ＧａＮ電子輸送層２ｔの界面には２次元電子ガス（２ＤＥＧ）が形成される。ＧａＮとｎ−ＡｌＧａＮの成長速度はそれぞれ４０ｎｍ／ｍｉｎ、４ｎｍ／ｍｉｎである。
【００１９】
図２Ｆに示すように、ｎ型ＡｌＧａＮ層３の上にデバイス用電極を形成する。まず、レジストを塗布し、露光・現像して、レジストパターンを形成し、イオン注入もしくはドライエッチングにて、デバイス領域の素子分離を行う。その後、デバイス領域にソース電極４ｓ、ドレイン電極４ｄとなるオーミック電極をそれぞれ形成する。その後、５００℃〜８００℃でアニール処理を施す。次に、ゲート電極４ｇとなるショットキー電極を形成する。これらの電極４ｄ、４ｓ、４ｇはリフトオフにより形成する。
【００２０】
図２Ｇに示すように、厚さ３０μｍの厚膜レジスト層を塗布した後、パターニングして基板１中の仮ビアホール５ｔに通じる穴を形成するためのレジストマスク８を形成する。
【００２１】
ＩＣＰドライエッチング装置を用いて、半導体層３、２ｔ、２ｂをエッチングする。エッチングガスとして塩素（Ｃｌ２）を用い、ソースパワー０．９ｋＷ／バイアスパワー０．１５ｋＷでエッチングする。このときのエッチングレートは１μｍ／ｍｉｎである。ＧａＮバッファ層２ｂがエッチングされると仮ビアホール５ｔが現れ、仮ビアホール５ｔの内面を覆っているＳｉＯ２マスク７ｍが露出する。
【００２２】
図２Ｈに示すように、仮ビアホール５ｔを覆っているＳｉＯ２膜マスク７ｍもエッチングにより除去する。ＳｉＯ２膜マスク７ｍのエッチングガスとしてはＣＦ４を用い、ソースパワー０．５ｋＷ／バイアスパワー０．０５ｋＷでエッチングする。このときのエッチングレートは０．１μｍ／ｍｉｎである。こうして、レジストマスク８の開口部分の半導体層がエッチングされ、ウエハ表面から仮ビアホール（５ｔ）と連続する穴が形成され、ビアホール５となる。
【００２３】
図２Ｉに示すように、レジストマスク８を除去した後、ビアホール５において金（Ａｕ）めっきのためのシードメタル（Ａｕなど）をスパッタ成膜し、その上にＡｕめっきによるビア配線５ｌを形成する。Ａｕめっきは５５℃〜６５℃のＡｕめっき槽で、めっきレート０．５μｍ／ｍｉｎで行う。めっきのＡｕ膜厚は３μｍである。ビア配線５ｌの材料としてＡｕめっきの代わりにＣｕめっきを用いても良い。なお、図１Ｂに示したようにビア配線５ｌが埋め込み型の場合には、ビア配線５ｌの表面厚さは１０μｍである。          
【００２４】
図２Ｊに示すように、プラズマＣＶＤ装置を用いてウエハ表面を窒化珪素（ＳｉＮ）膜９でパッシベーションする。
【００２５】
図２Ｋに示すように、ウエハ表面をレジストで保護した後台座に貼り付けて固定し、ウエハ裏面を研磨もしくはドライエッチングしてビア配線５ｌを頭出しする。ビアホール５が裏面に通じるので、裏面研磨工程後はスルーホール５ｓと呼ぶこととする。
【００２６】
図２Ｌに示すように、台座からウエハを外し、裏面をスパッタ、蒸着、めっき等でメタライズ（レジストはその後除去）して裏面メタル６を形成し、ＧａＮ系電子デバイスを完成させる。
【００２７】
（実施例２）
図３Ａ〜図３Ｆの概略断面図を参照して、第２の実施例によるＧａＮ系電子デバイスの製造方法について説明する。
【００２８】
まず、図２Ａ〜図２Ｂに示した工程と同様の方法で、絶縁性ＳｉＣ基板１に仮ビアホール５ｔを形成する。
【００２９】
図３Ａに示すように、仮ビアホール５ｔが形成された絶縁性ＳｉＣ基板１に塗布形絶縁材料７（例えばスピンオンガラスＳＯＧ）を１５００ｒｐｍでスピンコートし、仮ビアホール５ｔを埋めて表面を平坦化する。このとき、ＳＯＧ７の基板表面からの膜厚は例えば３００ｎｍである。ＳＯＧ７を硬化させるため、３００℃でベーキングする。ＳＯＧ７を次に行うＧａＮバッファ層２ｂ成長の際のマスクとして用いるために、仮ビアホール５ｔ内部およびその周辺が残るようにパターニングを行う。ＳＯＧ７の上に、レジストを塗布し、露光、現像するフォトリソグラフィを用いてレジストパターン７ｒを形成する。レジストパターン７ｒをエッチングマスクとして、ＳＯＧ７をウェットエッチング（ＢＨＦ等を用いる）する。その後、レジストリムーバーでレジストパターン７ｒを除去する。こうして、絶縁材料充填パターン７ｆを形成する。
【００３０】
図３Ｂに示すように、ＨＶＰＥ法でＧａＮバッファ層２ｂをエピタキシャル成長させる。ＨＶＰＥの成長条件は実施例１と同様である。ＧａＮバッファ層２ｂを３０分間エピタキシャル成長させることにより、絶縁材料充填パターン７ｆを覆いつつ、表面が平坦なＧａＮバッファ層２ｂが形成される。
【００３１】
図３Ｃ〜図３Ｆに示すように、実施例１において図２Ｅ〜図２Ｈに示したのと同様の工程を行う（仮ビアホールの保護の方法が実施例１と実施例２とでは異なっているが、どちらの絶縁材料７もＢＨＦ等でウェットエッチング可能である）。こうして、ウエハ表面から仮ビアホール５ｔと連続する穴が形成され、絶縁性ＳｉＣ基板１の途中まで達するビアホール５が形成される。
【００３２】
その後、図２Ｉ〜図２Ｌで示したのと同様の工程を行い、ＧａＮ系電子デバイスを完成させる。
【００３３】
（実施例３）
図４Ａ〜図４Ｅの概略断面図を参照して、第３の実施例によるＧａＮ系電子デバイスの製造方法について説明する。
【００３４】
まず、図２Ａ〜図２Ｂに示した工程と同様の方法で、絶縁性ＳｉＣ基板１に仮ビアホール５ｔを形成する。
【００３５】
図４Ａに示すように、仮ビアホール５ｔが形成された絶縁性ＳｉＣ基板１上に、ＭＯＣＶＤ法を用いてＧａＮ層２（ＭＯＣＶＤ法のみで成長させるため１つの層と考えてよいが、機能上はＧａＮバッファ層とＧａＮ電子輸送層とに分けられるであろう）を成長させる。続いて、ｎ型ＡｌＧａＮ層３を２５ｎｍ成長させる。ＭＯＣＶＤの成長条件は上記と同様である。但し、実施例１もしくは実施例２のように、ＧａＮ層２を成長させる際、横方向成長により絶縁材料パターンを塞ぐ必要がないので、電子輸送層としての役割が十分果たせる程度の厚さであれば良く、ＧａＮ層２の厚さは実施例１もしくは実施例２に比べて薄い。
【００３６】
図４Ｂに示すように、ｎ型ＡｌＧａＮ層３の上から塗布形絶縁材料７（ＳＯＧ等）をスピンコートし、仮ビアホール５ｔを埋める。その後、絶縁材料充填パターン７ｆを形成する。絶縁材料充填パターン７ｆの形成方法、膜厚等は実施例２と同様である。
【００３７】
図４Ｃに示すように、上記実施例と同様の方法で各電極（ソース電極４ｓ、ドレイン電極４ｄ、ゲート電極４ｇ）を形成する。
【００３８】
図４Ｄに示すように、厚さ３μｍのレジストをウエハ表面に塗布した後、露光・現像によりビアホール５形成のためのレジストパターン８を形成する。
【００３９】
図４Ｅに示すように、絶縁材料充填パターン７ｆをＢＨＦ等で除去した後、レジストパターン８の開口部分の半導体層３、２をドライエッチングして除去する。半導体層のエッチングには塩素を用い、ソースパワー０．１ｋＷ／バイアスパワー０．０２ｋＷの条件で行う。このときのエッチングレートは０．２μｍ／ｍｉｎである。こうして、ウエハ表面から基板１の途中まで達するビアホール５が形成される。
【００４０】
その後、図２Ｉ〜図２Ｌで示したのと同様の工程を行い、ＧａＮ系電子デバイスを完成させる。
【００４１】
（実施例４）
図５Ａ〜図５Ｆの概略断面図を参照して、第４の実施例によるＧａＮ系電子デバイスの製造方法について説明する。
【００４２】
図５Ａに示すように、絶縁性ＳｉＣ基板１上に、ＭＯＣＶＤ法を用いてＧａＮ層２(実施例３と同様、機能上は、ＧａＮバッファ層とＧａＮ電子輸送層とに分けられるであろう）、ｎ−ＡｌＧａＮ層３を成長させる。ＭＯＣＶＤの成長条件は上記実施例と同様である。但し、ＧａＮ層２の厚さは実施例３と同様に、実施例１もしくは実施例２よりよりも薄い。さらに、ｎ−ＡｌＧａＮ層３の上にＳｉＮ膜９ｂで表面保護を行う。
【００４３】
図５Ｂに示すように、ＳｉＮ膜９ｂの上に、仮ビアホール５ｔ形成のためのメタルマスク１０を形成する。例えば、ＳｉＮ膜９ｂ上にＴｉ／Ｃｕシードメタルを１００ｎｍ程度スパッタあるいは蒸着する。次に、形成したい仮ビアホール５ｔ（ここではφ＝１００μｍ）に対応する部分のシードメタル上に、レジストパターン１０ｒをフォトリソグラフィにより形成する。レジストパターン１０ｒの膜厚はここでは約３．５μｍである。次に、レジストパターン１０ｒをマスクとして、約３μｍのＮｉめっきを施す。Ｎｉめっきを施した後、レジストパターン１０ｒを除去してメタルマスク１０を形成する。仮ビアホール５ｔに対応する部分のシードメタルをミリングにより除去する。
【００４４】
図５Ｃに示すように、絶縁層９ｂ、半導体層３、２、基板１の順に、メタルマスク１０をエッチングマスクとしてドライエッチングして、基板１途中まで達する仮ビアホール５ｔを形成する。ＳｉＮ膜９ｂはＣＦ４を用いてエッチングを行う。ＧａＮ系の層３、２は塩素等を用いてエッチングし、ＳｉＣ基板１はＳＦ６＋Ｏ２を用いてエッチングする。ビアホール５のサイズは実施例１等と同様である。
【００４５】
図５Ｄに示すように、メタルマスク１０、ＳｉＮ膜９ｂを除去する。メタルマスク１０の除去は酸を用いたウェットエッチングにより行う。ＳｉＮ膜９ｂの除去は、熱リン酸によるウェットエッチングにより行う。ＣＦ４を用いたドライエッチングでも良い。
【００４６】
図５Ｅに示すように、塗布形絶縁材料７（ＳＯＧなど）を用いて、ビアホール５を一旦埋めて、絶縁材料充填パターン７ｆを形成する。ＳＯＧ７の塗布、パターニング方法については実施例２もしくは実施例３と同様である。
【００４７】
図５Ｆに示すように、上記実施例と同様の方法で各電極（ソース電極４ｓ、ドレイン電極４ｄ、ゲート電極４ｇ）を形成する。
【００４８】
図５Ｇに示すように、絶縁材料充填パターン７ｆをＢＨＦ等で除去し、ビアホール５を露出する。
【００４９】
その後、図２Ｉ〜図２Ｌで示したのと同様の工程を行い、ＧａＮ系電子デバイスを完成させる。
【００５０】
なお、穴あけ工程において、ドライエッチングの代わりに、レーザやサンドブラストによる方法を用いることもできる。レーザには例えばエキシマレーザを用いる。レーザによる穴あけ加工の場合は、マスクは特に必要としない。サンドブラストによる方法では、マスクとしてドライレジスト（フィルム状のドライレジストを貼り、フォトリソグラフィでパターニングする）を用いる。但し、サンドブラストで穴あけ加工する場合、孔径は他の方法に比べ大きく、例えばφが５０μｍ〜１５０μｍ程度にする。
【００５１】
上記の実施例のいずれか１つによる方法でＧａＮ系電子デバイスを製造することにより次のような効果が期待できる。ハンドリングが比較的容易なウエハ厚でビアホール加工が可能であるため、プロセス歩留まりが向上し、更に特殊な仕様の装置が不要なためコスト面で有利となる。また、絶縁性ＳｉＣウエハが使用できる上、ソース電極に接続したビア配線と裏面のメタルが直接接触することから、グランドの安定化、容量の低減および放熱の向上が図られ、高周波特性が向上する。
【００５２】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、仮ビアホール５ｔ、ビアホール５を一時的に保護する絶縁材料として、ＳｉＯ２の他に、酸窒化シリコン（ＳｉＯＮ）、ＳｉＮなどを用いても良い。
【００５３】
また、塗布形絶縁材料として無機塗布形絶縁材料、有機塗布形絶縁材料のどちらを用いても良い。
【００５４】
その他、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【図面の簡単な説明】
【００５５】
【図１】図１は、実施例により作成したＧａＮ系電子デバイスの構造を表す概略断面図である。
【図２−１】図２Ａ〜図２Ｄは、実施例１によるＧａＮ系電子デバイスの製造方法を表す概略断面図である。
【図２−２】図２Ｅ〜図２Ｈは、実施例１によるＧａＮ系電子デバイスの製造方法を表す概略断面図である。
【図２−３】図２Ｉ〜図２Ｌは、実施例１によるＧａＮ系電子デバイスの製造方法を表す概略断面図である。
【図３−１】図３Ａ〜図３Ｄは、実施例２によるＧａＮ系電子デバイスの製造方法を表す概略断面図である。
【図３−２】図３Ｅ〜図３Ｆは、実施例２によるＧａＮ系電子デバイスの製造方法を表す概略断面図である。
【図４−１】図４Ａ〜図４Ｃは、実施例３によるＧａＮ系電子デバイスの製造方法を表す概略断面図である。
【図４−２】図４Ｄ〜図４Ｅは、実施例３によるＧａＮ系電子デバイスの製造方法を表す概略断面図である。
【図５−１】図５Ａ〜図５Ｄは、実施例４によるＧａＮ系電子デバイスの製造方法を表す概略断面図である。
【図５−２】図５Ｅ〜図５Ｇは、実施例４によるＧａＮ系電子デバイスの製造方法を表す概略断面図である。
【符号の説明】
【００５６】
１  （絶縁性）基板
２  ＧａＮ層
２ｂ  ＧａＮバッファ層
２ｔ  ＧａＮ電子輸送層
３  ｎ型ＡｌＧａＮ層
４ｄ  ドレイン電極
４ｇ  ゲート電極
４ｓ  ソース電極
５  ビアホール
５ｌ  ビア配線
５ｓ  スルーホール
５ｔ  仮ビアホール
６  裏面メタル層
７  絶縁材料
７ｆ  絶縁材料充填パターン
７ｍ  絶縁材料マスク
７ｒ、８、１０ｒ  レジストパターン
９、９ｂ  ＳｉＮ膜
１０  メタルマスク
１０ｓ  シードメタル
【図１】
2008205000.tif 000003
【図２−１】
2008205000.tif 000004
【図２−２】
2008205000.tif 000005
【図２−３】
2008205000.tif 000006
【図３−１】
2008205000.tif 000007
【図３−２】
2008205000.tif 000008
【図４−１】
2008205000.tif 000009
【図４−２】
2008205000.tif 000010
【図５−１】
2008205000.tif 000011
【図５−２】
2008205000.tif 000012