(57)【要約】【課題】ローカルソース線の形成で、ソース領域とシリサイド反応が過剰になってジャンクションリークが増大するのを防止する。【解決手段】シリコン基板１にゲート絶縁膜４を介してゲート電極ＧＭが形成され、ゲート電極ＧＭの間にソース領域Ｓ、ドレイン領域Ｄが設けられる。ソース領域Ｓの表面に多結晶シリコン層１２を形成しておくことで、チタン膜およびタングステン膜を形成してローカルソース線ＬＳを形成した場合に、シリサイドがソース領域Ｓの中に進行するのを防止する。【選択図】図３
2008192890.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
この半導体基板の表面にゲート絶縁膜を介して形成されたゲート電極およびそのゲート電極の両側の前記半導体基板の表層部に形成されたソース／ドレイン領域を備えた複数のトランジスタと、
前記複数のトランジスタの隣接するソース領域の間を電気的に共通に接続する共通ソース線と、
前記複数のトランジスタのドレイン領域に電気的に接続するためのドレインコンタクトとを備え、
前記共通ソース線は、前記ソース領域と接触する部分に形成される多結晶シリコン層と、その上層に形成される金属層とから構成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記複数のトランジスタの隣接するゲート電極間の距離は、前記ソース領域が形成される部分よりも前記ドレイン領域が形成される部分の方が広く設定されていることを特徴とする半導体装置。
【請求項３】
半導体基板の表層部に形成されたソース／ドレイン領域およびゲート絶縁膜を介して浮遊ゲート電極、ゲート間絶縁膜、制御ゲート電極を積層形成したメモリセルトランジスタがマトリクス状に配列され、各メモリセルトランジスタはソース領域、ドレイン領域のそれぞれを隣接するメモリトランジスタとの間で共有するように列状に配列されたセル列が素子分離領域を介して並べられた状態に配置形成された構成のＮＯＲ型セルアレイと、
前記セル列の各メモリセルトランジスタのソース領域を前記素子分離領域を介して隣接するメモリセルトランジスタと共通に接続する共通ソース線と、
各メモリセルトランジスタのドレイン領域に電気的に接続するためのドレインコンタクトとを備え、
前記共通ソース線は、前記ゲート電極を覆う絶縁膜に形成した溝内に前記半導体基板のソース領域と接触するように形成された多結晶シリコン膜層と、前記溝内を埋めるように前記多結晶シリコン層の上部に形成された導体層とから構成されていることを特徴とする半導体装置。
【請求項４】
半導体基板に素子分離領域で帯状に区画した複数の活性領域を形成し、各活性領域にゲート絶縁膜を形成すると共にゲート電極を形成する工程と、
前記活性領域の表層で隣接する前記ゲート電極で挟まれた領域のソース領域に対応させる部分の前記ゲート絶縁膜を除去する工程と、
前記ゲート電極で挟まれた部分のソース領域に多結晶シリコン層を形成する工程と、
前記ゲート電極を覆うように絶縁膜を形成する工程と、
前記素子分離領域を介して隣接する前記ソース領域間を連結するように前記絶縁膜を溝状に開口すると共に、複数の前記ドレイン領域のそれぞれにコンタクトをとるためのコンタクトホールを前記絶縁膜に形成する工程と、
前記絶縁膜に形成した溝内および前記コンタクトホール内に導体層を埋め込み形成して共通ソース線およびドレインコンタクトを形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記活性領域における隣接するゲート電極間の距離は、前記ソース領域が形成される部分よりも前記ドレイン領域が形成される部分の方を大きくなるように形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のトランジスタのソース間を共通ソース線で電気的に接続する構成の半導体装置に関する。
【背景技術】
【０００２】
半導体装置として、例えばフラッシュメモリ装置においては、ＮＡＮＤ型のものとＮＯＲ型のものが普及しているが、これらのうちＮＯＲ型のものは、多数のメモリセルトランジスタがマトリクス状に配置され、素子分離領域を挟んで隣接するもののソース間が電気的に接続されるように共通ソース線が形成されている。また、それぞれのメモリセルトランジスタには、ドレインに対応して個別にドレインコンタクトが形成される。
【０００３】
特許文献１は、そのような構成のＮＯＲ型フラッシュメモリ装置を示すものであるが、共通ソース線が溝状のコンタクトとして形成されるのに対して、ドレインコンタクトは円筒状のコンタクトとして形成される。一般的にはこれらを同じリソグラフィ処理工程で形成するので、その開口面積の違いからエッチング速度が異なる。
【０００４】
これにより、共通ソース線のコンタクト形成が速く進むため、ドレインコンタクトを確実に形成するためにエッチング時間を増やすとソース領域が形成されているシリコン基板の表面がエッチングされてしまうことがある。この結果、コンタクトホール内に導体を埋め込んでシリサイドを形成する場合には、ソース領域を形成するジャンクション（ｐｎ接合）までシリサイドが進行するなどしてジャンクションリーク電流が増大してしまうことがある。
【０００５】
これを防止するために共通ソース線およびドレインコンタクトのコンタクトホールの形成を別工程でリソグラフィを行うことも考えられるが、これでは工程数が増加してコストが上昇するので、採用することは難しい。
【特許文献１】特開２００６−３０３００９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、複数のトランジスタのソース領域を共通に接続する共通ソース線を設けるためのコンタクトと、各トランジスタのドレイン領域に形成するドレインコンタクトとを同じリソグラフィ工程で実施し、しかもオーバーエッチングなどに起因したジャンクションリークの発生を極力防止することができるようにした半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様における半導体装置は、半導体基板と、この半導体基板の表面にゲート絶縁膜を介して形成されたゲート電極およびそのゲート電極の両側の前記半導体基板の表層部に形成されたソース／ドレイン領域を備えた複数のトランジスタと、前記複数のトランジスタの隣接するソース領域の間を電気的に共通に接続する共通ソース線と、前記複数のトランジスタのドレイン領域に電気的に接続するためのドレインコンタクトとを備え、前記共通ソース線は、前記ソース領域と接触する部分に形成される多結晶シリコン層と、その上層に形成される金属層とから構成されているところに特徴を有する。
【０００８】
また、本発明の一態様における半導体装置の製造方法は、半導体基板に素子分離領域で帯状に区画した複数の活性領域を形成し、各活性領域にゲート絶縁膜を形成すると共にゲート電極を形成する工程と、前記活性領域の表層で隣接する前記ゲート電極で挟まれた領域のソース領域に対応させる部分の前記ゲート絶縁膜を除去する工程と、前記ゲート電極で挟まれた部分のソース領域に多結晶シリコン層を形成する工程と、前記ゲート電極を覆うように絶縁膜を形成する工程と、前記素子分離領域を介して隣接する前記ソース領域間を連結するように前記絶縁膜を溝状に開口すると共に、複数の前記ドレイン領域のそれぞれにコンタクトをとるためのコンタクトホールを前記絶縁膜に形成する工程と、前記絶縁膜に形成した溝内および前記コンタクトホール内に導体層を埋め込み形成して共通ソース線およびドレインコンタクトを形成する工程とを備えたところに特徴を有する。
【発明の効果】
【０００９】
本発明によれば、共通ソース線がジャンクションリークを引き起こすことを防止することができるようになる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明をＮＯＲ型フラッシュメモリ装置に適用した場合の一実施形態について図１〜図１０を参照しながら説明する。なお、以下の図面の記載において、同一または類似の部分には同一または類似の符号で表している。ただし図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。
【００１１】
先ず、本実施形態のＮＯＲ型フラッシュメモリ装置の構成を説明する。
図１は、フローティングゲート型のＮＯＲ型のフラッシュメモリ装置のメモリセル領域に形成されるメモリセルアレイの一部を示す等価回路図である。図２は、図１のＮＯＲ型フラッシュメモリのセルアレイの一部を取り出してレイアウトの一例を示している。
【００１２】
図１および図２に示すＮＯＲ型フラッシュメモリ装置のセルアレイは、半導体基板としてのシリコン基板１の表層部に形成されたウェル領域上にメモリセルトランジスタＴｒｍが行列状（行方向：Ｘ方向、列方向：Ｙ方向）に配列されて構成されている。各メモリセルトランジスタＴｒｍは、ウェル領域に形成された活性領域（ソース・ドレイン用の拡散層およびチャネル領域）２を有し、ウェル領域上にゲート絶縁膜を介して二層ゲート構造（フローティングゲートの上にゲート間絶縁膜を介してコントロールゲートが形成された構造）を有するゲート電極ＧＭを備えている。
【００１３】
上記ＮＯＲ型のセルアレイでは、隣り合う２個で１組をなすメモリセルトランジスタＴｒｍがそれぞれのドレイン領域Ｄを共有し、隣り合う２組のメモリセルトランジスタＴｒｍがそれぞれのソース領域Ｓを共有し、メモリセルトランジスタＴｒｍのＹ方向に並んだ各列の間がトレンチ型の素子分離領域であるＳＴＩ（shallow trench isolation）領域３で分離されている。
【００１４】
そして、セルアレイ上で同一行のメモリセルトランジスタＴｒｍのコントロール電極に共通に連なるように複数のワード線ＷＬがＸ方向（行方向）に配設され、同一行のメモリセルの各ソース領域Ｓに共通に接続された金属配線からなる共通ソース線としての複数のローカルソース線ＬＳがＸ方向（行方向）に配設されている。
【００１５】
また、セルアレイ上で同一列のメモリセルトランジスタＴｒｍのドレイン領域Ｄに共通にコンタクトするように金属配線からなる複数のビット線ＢＬがＹ方向（列方向）に配設され、複数のローカルソース線ＬＳに共通にコンタクトする金属配線からなる複数のソース線（メインソース線）ＭＳがビット線ＢＬ配列内で間欠的にＹ方向（列方向）に配設されている。
【００１６】
上記したように隣り合う２個のメモリセルトランジスタＴｒｍで共有するドレインＤは、ドレインコンタクトＤＣを介して低抵抗のビット線ＢＬに繋がっている。また、隣り合う２個のメモリセルトランジスタＴｒｍで共有するソースＳは、ワード線ＷＬ間でワード線ＷＬと平行して存在するローカルソース線ＬＳに繋がっており、このローカルソース線ＬＳはソース線コンタクトを介して低抵抗のメインソース線ＭＳに繋がり、セルアレイ外部から電位が与えられる。
【００１７】
上記構成のＮＯＲ型フラッシュメモリは、メモリセルトランジスタにデータを書き込むためにチャネルホットエレクトロン注入を用いて浮遊ゲート電極へ電子注入を行う時、メモリセルトランジスタＴｒｍのソースＳとウェル領域には接地電位を与える。そして、制御ゲートとドレインＤに対してはホットエレクトロンの発生効率が最大となるような所望の電位を、それぞれ対応してワード線ＷＬとビット線ＢＬを介して外部回路から与える。
【００１８】
図３は図２中Ａ−Ａ線で示す部分の縦断面を示すもので、活性領域２の長手方向に沿った部分のゲート電極ＧＭ、ドレインコンタクトＤＣおよびローカルソース線ＬＳの断面を示している。シリコン基板１の表面にはゲート絶縁膜としてのシリコン酸化膜４を介してゲート電極ＧＭが所定間隔で形成されている。ゲート電極ＧＭは、下層から浮遊ゲート電極用の多結晶シリコン膜５、ゲート間絶縁膜としてのＯＮＯ（Oxide-Nitride-Oxide）膜６、制御ゲート電極用の多結晶シリコン膜７、８、ＷＳｉ（タングステンシリサイド）膜９、シリコン酸化膜１０が順次積層された構成である。
【００１９】
シリコン基板１の表層には、ドレイン領域Ｄに対応して不純物拡散領域１ａが形成され、ソース領域Ｓに対応して不純物拡散領域１ｂが形成されている。ドレイン領域ＤはＬＤＤ（lightly doped drain）構造を採用しており、高濃度不純物拡散領域１ｃが形成されている。
【００２０】
ゲート電極ＧＭの上面、側面およびゲート電極ＧＭ間の一部にはＴＥＯＳ酸化膜などからなるシリコン酸化膜１１が形成されている。シリコン酸化膜１１は、ドレイン領域Ｄの高濃度不純物拡散領域１ｃの部分が開口され、ソース領域Ｓの部分は除去されている。
【００２１】
シリコン基板１のソース領域Ｓの表面から所定高さまで多結晶シリコン層１２が埋め込み形成されている。ゲート電極ＧＭの上面、側面、ゲート電極ＧＭ間のシリコン酸化膜１１の表面および多結晶シリコン層１２の上面で中央部を除いた部分にシリコン窒化膜１３が形成されている。シリコン窒化膜１３は、コンタクト形成用のストッパ膜として機能する。ゲート電極ＧＭの上面およびゲート電極ＧＭ間には層間絶縁膜としてシリコン酸化膜１４が埋め込み形成されている。
【００２２】
シリコン酸化膜１４は、シリコン基板１のソース領域Ｓの部分に対応してローカルソース線ＬＳを形成するための溝１５が形成されると共に、ドレインコンタクトＤＣを形成するためのコンタクトホール１６が形成されている。溝１５は、前述のようにＳＴＩ領域３を介して隣接するソース領域Ｓ間を電気的に接続するために形成されているもので、その深さは多結晶シリコン層１２の表面まで達する。コンタクトホール１６は、シリコン基板１のドレイン領域Ｄの表面に達する位置まで形成されており、この部分ではシリコン窒化膜１３、第３のシリコン酸化膜１１および第１のシリコン酸化膜４も除去されている。
【００２３】
ローカルソース線ＬＳは、溝１５内の底面および側壁に接するように形成されたバリアメタル層としてのチタン（Ｔｉ）膜１７およびその内側を埋めるように形成された金属層であるタングステン（Ｗ）膜１８から構成される。ドレインコンタクトＤＣは、同様に、コンタクトホール１６内の底面および側壁に接するように形成されたバリアメタル層としてのチタン（Ｔｉ）膜１９およびその内側を埋めるように形成されたタングステン（Ｗ）膜２０から構成される。
【００２４】
上記構成において、ローカルソース線ＬＳは、その下端部が多結晶シリコン層１２を介してソース領域Ｓと接するように構成されている。この構成により、シリサイド形成時には、チタン膜１７は、多結晶シリコン層１２とシリサイド反応を起こすようになり、チタン膜１７とシリコン基板１との直接のシリサイド反応を防止し、この結果、シリサイドがソース領域Ｓの接合を突き抜けるといった不具合が発生しないようにすることができ、ジャンクションリーク電流の発生を抑制することができる。
【００２５】
次に、上記構成の製造工程について説明する。図４ないし図１０は、ＮＯＲ型フラッシュメモリ装置の製造工程を概略的に示すもので、図２中、活性領域２の方向（Ｙ方向）に沿った断面を示している。また、以下の説明においては、ローカルソース線ＬＳおよびドレインコンタクトＤＣの形成工程を中心として説明し、その他の工程については簡単に説明する。
【００２６】
まず、図３において、シリコン基板１に、必要なウェルを形成した後、ゲート絶縁膜である第１のシリコン酸化膜４を形成し、その上に浮遊ゲート電極用の多結晶シリコン膜５およびハードマスクなどを形成した状態で、トレンチを形成し、そのトレンチ内に絶縁膜を埋め込んで素子分離領域であるＳＴＩ領域３を形成する。続いて、ゲート電極ＧＭの残りの層構造として、ゲート間絶縁膜としてのＯＮＯ膜６、制御ゲート電極としての多結晶シリコン膜７、８、タングステンシリサイド（ＷＳｉ）膜９および第２のシリコン酸化膜１０を形成し、エッチング処理により分離形成している。この状態で、ソース領域Ｓおよびドレイン領域Ｄに対応する部分にイオン注入により不純物を導入して不純物拡散領域１ａ、１ｂを形成する。そして、分離形成されたゲート電極ＧＭの上面、側面およびソース領域Ｓ、ドレイン領域Ｄのそれぞれを覆うように全面に第３のシリコン酸化膜１１を形成して図４の状態となる。
【００２７】
次に、図５に示すように、フォトリソグラフィ処理によりフォトレジスト２１を塗布してローカルソース線ＬＳが形成されるソース領域Ｓの部分が露出するように開口部２１ａをパターンニングする。フォトレジスト２１をマスクとしてＲＩＥ（reactive ion etching）処理により開口された部分のシリコン酸化膜１１および４を除去し、シリコン基板１の表面を露出させた状態とする。ここで、シリコン基板１の活性領域２とこの後形成する多結晶シリコン層１２との間のコンタクト抵抗を低減させるために必要があれば不純物注入を行っておく。
【００２８】
次に、図６に示すように、フォトレジスト２１を除去した後に、ドレイン領域Ｄに対応してゲート電極ＧＭの側壁にスペーサ１２ａの形成を行う。スペーサ１２ａの形成には、多結晶シリコン膜を使用する。まず、ゲート電極ＧＭの上面を覆うように全面に渡って多結晶シリコン膜を堆積させ、この後、ＲＩＥ処理を行うことによりエッチバックして通常のスペーサ形状を形成する。
【００２９】
このとき、ゲート電極ＧＭの配置間隔が、ドレイン領域Ｄに対応する部分がソース領域Ｓに対応する部分よりも広く設定されており、形成する多結晶シリコン膜の膜厚は、ドレイン領域Ｄ側はスペーサ１２ａを形成するのに適すると共に、ソース領域Ｓ側では多結晶シリコン膜が完全に埋まった状態となるように設定されている。
【００３０】
この結果、図６に示すように、エッチングの進行と共にドレイン領域Ｄ側ではゲート電極ＧＭの側壁部にスペーサ１２ａが形成され、ソース領域Ｓ側ではゲート電極ＧＭ間に多結晶シリコン膜１２ｂが埋め込まれた状態となる。なお、図示の状態では、ソース領域Ｓ側においては、埋め込まれた多結晶シリコン膜１２ｂの中央部が窪んだ状態に形成されている。そして、スペーサ１２ａを利用してイオン注入を行うことで、ドレイン領域Ｄ側にＬＤＤ構造を構成する高濃度不純物拡散領域１ｃを形成する。
【００３１】
次に、図７に示すように、ＣＤＥ（chemical dry etching）処理により、スペーサ１２ａを構成している多結晶シリコン膜を除去する。このときのＣＤＥ処理の条件は、ドレイン領域Ｄ側では多結晶シリコン膜が完全に除去された状態となり、ソース領域Ｓ側では多結晶シリコン膜は完全に除去されずに、図示のように多結晶シリコン層１２が残る状態とする。
【００３２】
続いて、図８に示すように、ゲート電極ＧＭおよびドレイン領域Ｄ、ソース領域Ｓの表面に全面にバリア膜としてのシリコン窒化膜１３を形成する。このシリコン窒化膜１３は、溝１５およびコンタクトホール１６を形成する際のエッチングストッパとしても機能するものである。
【００３３】
次に、図９に示すように、ゲート電極ＧＭを覆うようにＰＭＤ（pre metal dielectric）として第４のシリコン酸化膜１４を形成する。ここでは、一度に厚いシリコン酸化膜１４を形成する場合で示しているが、一旦ゲート電極ＧＭを覆うようにシリコン酸化膜を形成してＣＭＰ（chemical mechanical polishing）処理により研磨を行い、シリコン窒化膜１３をストッパとして平坦化し、この後、さらにシリコン酸化膜を堆積して図示のように形成することもできる。
【００３４】
続いて、フォトリソグラフィ処理によりソース領域Ｓおよびドレイン領域Ｄのそれぞれに対して溝１５およびコンタクトホール１６のパターンを形成し、レジストをマスクとしてエッチング処理を行う。このエッチング処理では、溝１５の開口面積が大きく、コンタクトホール１６の開口面積が小さいので、溝１５のエッチングが早く進行し、先にシリコン窒化膜１３が露出するようになる。シリコン酸化膜のエッチングの選択比を高くした条件でエッチングを行うことで、シリコン窒化膜１３をストッパとしてエッチングをすることができ、これによって、コンタクトホール１６が確実にエッチング形成される。そして、レジストを除去した後、シリコン窒化膜１３、シリコン酸化膜１１、４をエッチングすることで図示のように、ドレイン領域Ｄにおいてはシリコン基板１の表面を露出させ、ソース領域Ｓにおいては多結晶シリコン層１２の表面を露出させた状態となる。
【００３５】
この後、前述の図３に示すように、バリアメタル膜としてチタン膜を成膜し、続いてタングステン膜を成膜することで、溝１５の内面にチタン膜１７、その内側にタングステン膜１８を形成し、コンタクトホール１６の内面にチタン膜１９、その内側にタングステンプラグ２０を形成する。この後、ＣＭＰ処理により平坦化を行って図示のように、ローカルソース線ＬＳおよびドレインコンタクトＤＣを形成する。
【００３６】
なお、コンタクトの形成の際に行う熱処理でチタン膜１７、１９とシリコン基板１あるいは多結晶シリコン層１２とがシリサイド反応をおこしてシリサイド層が形成されるが、ローカルソース線ＬＳは多結晶シリコン層１２との間でシリサイドを形成するので、ソース領域Ｓのジャンクションリークを増大させることを防止できる。
【００３７】
このような本実施形態によれば、ソース領域Ｓの表面に多結晶シリコン層１２を設ける構成としたので、溝１５内にローカルソース線ＬＳを形成した場合に、シリサイドがジャンクションを越えて進行することをなくし、これによってジャンクションリークが増大するなどの不具合を回避することができる。そして、これによって、ローカルソース線ＬＳの溝１５とドレインコンタクトＤＣのコンタクトホール１６とを同じリソグラフィ工程により実施することができる。
【００３８】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
【００３９】
多結晶シリコン層１２は、チタン膜１７とシリサイドを形成したときにシリコン基板１に達しない程度の膜厚（深さ）よりも厚い膜厚であれば適宜の膜厚に設定することができる。
【００４０】
ゲート電極ＧＭ間の距離は、ドレイン領域Ｄとソース領域Ｓとで、スペーサ１２ａの形成と埋め込みの多結晶シリコン膜１２ｂとを形成することができる適宜の間隔寸法に設定することができる。同様に、多結晶シリコン層１２を形成するときに用いる多結晶シリコン膜の膜厚についても同様の理由で、上記の条件を満たすことができれば適宜の膜厚に設定することができる。
【００４１】
多結晶シリコン層１２への不純物導入は、必要に応じて適宜の濃度で設定することができる。
制御ゲート電極となる多結晶シリコン膜７および８は２層に分けて形成しているが、１層で形成することもできる。
【図面の簡単な説明】
【００４２】
【図１】本発明の一実施形態を示すＮＯＲ型フラッシュメモリ装置のメモリセルアレイの一部を示す等価回路図
【図２】メモリセル領域の一部のレイアウトパターンを示す模式的な平面図
【図３】図２における切断線Ａ−Ａで示す部分の断面図
【図４】製造工程の一段階における模式的な断面図（その１）
【図５】製造工程の一段階における模式的な断面図（その２）
【図６】製造工程の一段階における模式的な断面図（その３）
【図７】製造工程の一段階における模式的な断面図（その４）
【図８】製造工程の一段階における模式的な断面図（その５）
【図９】製造工程の一段階における模式的な断面図（その６）
【図１０】製造工程の一段階における模式的な断面図（その７）
【符号の説明】
【００４３】
図面中、１はシリコン基板（半導体基板）、２は活性領域、３はＳＴＩ領域（素子分離領域）、４は第１のシリコン酸化膜（ゲート絶縁膜）、１２は多結晶シリコン層、１５は溝、１６はコンタクトホール、ＧＭはゲート電極、ＬＳはローカルソース線（共通ソース線）、ＤＣはドレインコンタクトである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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