(57)【要約】【課題】特別な回路を使用せず、ＬＳＩの内部遅延情報を取得し、プロセスモニタ、不良解析、良否判定を可能とする半導体評価装置およびその方法、並びにプログラムを提供する。【解決手段】第１の集積回路に対して異なる電源電圧ＶDDと、その電圧で良となる最大周波数のクロック周期時間ｔPDの組（ＶDD，ｔPD）を２点以上得られる試験部と、第２の集積回路に対して異なる電源電圧ＶDDでの動作速度が得られ、この速度をクロック周期時間ｔPDに変換して、組（ＶDD，ｔPD）を２点以上得られる測定部と、上記試験部または測定部で得られた、最初のデータ（ＶDD1，ｔPD1）と与えられたトランジスタの閾値電圧ＶTHと係数α、総配線遅延ｔPWDから任意の電源電圧ＶDDでのクロック周期時間ｔPDを算出する算出部１３と、を有する。【選択図】図１
2008232623.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧ＶDDとクロック周波数の組合せにより、良／不良が変わる第１の集積回路と、
電源電圧ＶDDにより変動する動作速度が得られる第２の集積回路と、
上記第１の集積回路に対して異なる電源電圧ＶDDと、その電圧で良となる最大周波数のクロック周期時間ｔPDの組（ＶDD，ｔPD）を２点以上得られる試験部と、
上記第２の集積回路に対して異なる電源電圧ＶDDでの動作速度が得られ、この速度をクロック周期時間ｔPDに変換して、組（ＶDD，ｔPD）を２点以上得られる測定部と、
上記試験部または測定部で得られた、最初のデータ（ＶDD1，ｔPD1）と与えられたトランジスタの閾値電圧ＶTHと係数α、総配線遅延ｔPWDから任意の電源電圧ＶDDでのクロック周期時間ｔPDを算出する算出部と
を有する半導体評価装置。
【請求項２】
上記試験部または上記測定部で得られた、最初のデータ（ＶDD1，ｔPD1）と閾値電圧ＶTHと係数αの最良、最悪ケースを与え、得られた最小、最大ｔPDの範囲と、測定した他の測定点（ＶDDi，ｔPDi）を比較し範囲から逸脱したら、不良と判定する良不良判定部
を有する請求項１記載の半導体評価装置。
【請求項３】
上記試験部または上記測定部で得られた、２点目以降のデータ（ＶDD，ｔPD）が全て上記最小、最大ｔPDの範囲内の場合、測定データ（ＶDD，ｔPD）から、上記試験部または上記測定部で測っている最大信号遅延経路の配線遅延時間ｔPWD、ゲート遅延時間ｔPGD、ゲートを構成するトランジスタの閾値電圧ＶTHと係数αを推定する係数推定部
を有する請求項２記載の半導体評価装置。
【請求項４】
良不良判定部は、
上記係数推定部で推定した係数から第１の集積回路または第２の集積回路の良／不良判定を行う
請求項３記載の半導体評価装置。
【請求項５】
上記係数推定部で得られた推定係数は、第１または第２の集積回路情報と共に内部または外部の保存部に保存される
請求項３記載の半導体評価装置。
【請求項６】
上記保存部に保存された情報を用いて分析処理を行う分析部
を有する請求項５記載の半導体評価装置。
【請求項７】
別途得られたデータ（ＶDD，ｔPD）の組を外部から取込む入力部
を有する請求項１から６のいずれか一に記載の半導体評価装置。
【請求項８】
電源電圧ＶDDとクロック周波数の組合せにより、良／不良が変わる第１の集積回路と、
電源電圧ＶDDにより変動する動作速度が得られる第２の集積回路と、
上記第１の集積回路に対して異なる電源電圧ＶDDと、その電圧で良となる最大周波数のクロック周期時間ｔPDの組（ＶDD，ｔPD）を２点以上得られる試験部と、
上記第２の集積回路に対して異なる電源電圧ＶDDでの動作速度が得られ、この速度をクロック周期時間ｔPDに変換して、組（ＶDD，ｔPD）を２点以上得られる測定部と、を用いた半導体評価方法であって、
上記試験部または測定部で得られた、最初のデータ（ＶDD1，ｔPD1）と与えられたトランジスタの閾値電圧ＶTHと係数α、総配線遅延ｔPWDから任意の電源電圧ＶDDでのクロック周期時間ｔPDを算出し、
上記試験部または上記測定部で得られた、最初のデータ（ＶDD1，ｔPD1）と閾値電圧ＶTHと係数αの最良、最悪ケースを与え、得られた最小、最大ｔPDの範囲と、測定した他の測定点（ＶDDi，ｔPDi）を比較し範囲から逸脱したら、不良と判定する
半導体評価方法。
【請求項９】
上記試験部または上記測定部で得られた、２点目以降のデータ（ＶDD，ｔPD）が全て上記最小、最大ｔPDの範囲内の場合、測定データ（ＶDD，ｔPD）から、上記試験部または上記測定部で測っている最大信号遅延経路の配線遅延時間ｔPWD、ゲート遅延時間ｔPGD、ゲートを構成するトランジスタの閾値電圧ＶTHと係数αを推定する
請求項８記載の半導体評価方法。
【請求項１０】
上記係数推定部で推定した係数から第１の集積回路または第２の集積回路の良／不良判定を行う
請求項９記載の半導体評価方法。
【請求項１１】
電源電圧ＶDDとクロック周波数の組合せにより、良／不良が変わる第１の集積回路と、
電源電圧ＶDDにより変動する動作速度が得られる第２の集積回路と、
上記第１の集積回路に対して異なる電源電圧ＶDDと、その電圧で良となる最大周波数のクロック周期時間ｔPDの組（ＶDD，ｔPD）を２点以上得られる試験部と、
上記第２の集積回路に対して異なる電源電圧ＶDDでの動作速度が得られ、この速度をクロック周期時間ｔPDに変換して、組（ＶDD，ｔPD）を２点以上得られる測定部と、を用いた半導体評価処理であって、
上記試験部または測定部で得られた、最初のデータ（ＶDD1，ｔPD1）と与えられたトランジスタの閾値電圧ＶTHと係数α、総配線遅延ｔPWDから任意の電源電圧ＶDDでのクロック周期時間ｔPDを算出する処理と、
上記試験部または上記測定部で得られた、最初のデータ（ＶDD1，ｔPD1）と閾値電圧ＶTHと係数αの最良、最悪ケースを与え、得られた最小、最大ｔPDの範囲と、測定した他の測定点（ＶDDi，ｔPDi）を比較し範囲から逸脱したら、不良と判定する処理と
をコンピュータに実行させるプログラム。
【請求項１２】
上記試験部または上記測定部で得られた、２点目以降のデータ（ＶDD，ｔPD）が全て上記最小、最大ｔPDの範囲内の場合、測定データ（ＶDD，ｔPD）から、上記試験部または上記測定部で測っている最大信号遅延経路の配線遅延時間ｔPWD、ゲート遅延時間ｔPGD、ゲートを構成するトランジスタの閾値電圧ＶTHと係数αを推定する処理
をコンピュータに実行させる請求項１１記載のプログラム。
【請求項１３】
上記係数推定部で推定した係数から第１の集積回路または第２の集積回路の良／不良判定を行う処理
をコンピュータに実行させる請求項１２記載のプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体の性能を評価するための半導体評価装置およびその方法、並びにプログラムに関するものである。
【背景技術】
【０００２】
半導体装置の微細北を進めるにつれて、プロセスばらつきが増えており、これにより発生するパラメトリック不良が問題になっている。
【０００３】
パラメトリック不良とは、動作条件すなわち電源電圧／温度／動作周波により良／不良がかわるものである。これらの、選別や原因究明を行う必要があるが有効な手法がなかった。
【０００４】
ＬＳＩのパラメトリックな性能を得る方法として、電源電圧とクロック周波数を変えて試験し機能を満たす（良）か否か（不良）を得て、良になる条件の組合せをプロットするシュムー（Ｓｈｍｏｏ）が知られているが、シュムーの理論的分析法がないため、主にＬＳＩの不良解析に使われていた（たとえば非特許文献１参照）。
【非特許文献１】Ｍ．Ｂｕｒｎｓ  ａｎｄ  Ｇ．Ｗ．Ｒｏｂｅｒｔｓ，Ａｎ  Ｉｎｔｒｏｄｕｃｔｉｏｎ  ｔｏ  Ｍｉｘｅｄ−Ｓｉｇｎａｌ  ＩＣ  Ｔｅｓｔ  ａｎｄ  Ｍｅａｓｕｒｅｍｅｎｔ．Ｎｅｗ  Ｙｏｒｋ  １００１６：Ｏｘｆｏｒｄ  Ｕｎｉｖｅｒｓｉｔｙ  Ｐｒｅｓｓ，２００１．
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体製造工程では、製造ばらつきを知るために、専用ＬＳＩまたは生産ＬＳＩの周辺部、内部にモニタ回路をもうけ、これを測定している。
しかし、デバイス最小寸法がリソグラフ工程の光源波長より短くなり必須になった光学近接効果補正（ＯＰＣ）が局所的誤差を伴うため、モニタ回路での値との相関が取れなくなっており、製品回路への直接モニタが必要とされている。
【０００６】
本発明は、特別な回路を使用せず、ＬＳＩの内部遅延情報を取得し、プロセスモニタ、不良解析、良否判定を可能とする半導体評価装置およびその方法、並びにプログラムを提供することにある。
【課題を解決するための手段】
【０００７】
本発明の第１の観点の半導体評価装置は、電源電圧ＶDDとクロック周波数の組合せにより、良／不良が変わる第１の集積回路と、電源電圧ＶDDにより変動する動作速度が得られる第２の集積回路と、上記第１の集積回路に対して異なる電源電圧ＶDDと、その電圧で良となる最大周波数のクロック周期時間ｔPDの組（ＶDD，ｔPD）を２点以上得られる試験部と、上記第２の集積回路に対して異なる電源電圧ＶDDでの動作速度が得られ、この速度をクロック周期時間ｔPDに変換して、組（ＶDD，ｔPD）を２点以上得られる測定部と、上記試験部または測定部で得られた、最初のデータ（ＶDD1，ｔPD1）と与えられたトランジスタの閾値電圧ＶTHと係数α、総配線遅延ｔPWDから任意の電源電圧ＶDDでのクロック周期時間ｔPDを算出する算出部とを有する。
【０００８】
本発明の第２の観点は、電源電圧ＶDDとクロック周波数の組合せにより、良／不良が変わる第１の集積回路と、電源電圧ＶDDにより変動する動作速度が得られる第２の集積回路と、上記第１の集積回路に対して異なる電源電圧ＶDDと、その電圧で良となる最大周波数のクロック周期時間ｔPDの組（ＶDD，ｔPD）を２点以上得られる試験部と、上記第２の集積回路に対して異なる電源電圧ＶDDでの動作速度が得られ、この速度をクロック周期時間ｔPDに変換して、組（ＶDD，ｔPD）を２点以上得られる測定部と、を用いた半導体評価方法であって、上記試験部または測定部で得られた、最初のデータ（ＶDD1，ｔPD1）と与えられたトランジスタの閾値電圧ＶTHと係数α、総配線遅延ｔPWDから任意の電源電圧ＶDDでのクロック周期時間ｔPDを算出し、上記試験部または上記測定部で得られた、最初のデータ（ＶDD1，ｔPD1）と閾値電圧ＶTHと係数αの最良、最悪ケースを与え、得られた最小、最大ｔPDの範囲と、測定した他の測定点（ＶDDi，ｔPDi）を比較し範囲から逸脱したら、不良と判定する。
【０００９】
本発明の第３の観点は、電源電圧ＶDDとクロック周波数の組合せにより、良／不良が変わる第１の集積回路と、電源電圧ＶDDにより変動する動作速度が得られる第２の集積回路と、上記第１の集積回路に対して異なる電源電圧ＶDDと、その電圧で良となる最大周波数のクロック周期時間ｔPDの組（ＶDD，ｔPD）を２点以上得られる試験部と、上記第２の集積回路に対して異なる電源電圧ＶDDでの動作速度が得られ、この速度をクロック周期時間ｔPDに変換して、組（ＶDD，ｔPD）を２点以上得られる測定部と、を用いた半導体評価処理であって、上記試験部または測定部で得られた、最初のデータ（ＶDD1，ｔPD1）と与えられたトランジスタの閾値電圧ＶTHと係数α、総配線遅延ｔPWDから任意の電源電圧ＶDDでのクロック周期時間ｔPDを算出する処理と、上記試験部または上記測定部で得られた、最初のデータ（ＶDD1，ｔPD1）と閾値電圧ＶTHと係数αの最良、最悪ケースを与え、得られた最小、最大ｔPDの範囲と、測定した他の測定点（ＶDDi，ｔPDi）を比較し範囲から逸脱したら、不良と判定する処理とをコンピュータに実行させるプログラムである。
【００１０】
本発明によれば、試験部においては、第１の集積回路に対して異なる電源電圧ＶDDと、その電圧で良となる最大周波数のクロック周期時間ｔPDの組（ＶDD，ｔPD）を２点以上得られる。
また、測定部においては、第２の集積回路に対して異なる電源電圧ＶDDでの動作速度が得られ、この速度をクロック周期時間ｔPDに変換して、組（ＶDD，ｔPD）を２点以上得られる。
そして、算出部において、試験部または測定部で得られた、最初のデータ（ＶDD1，ｔPD1）と与えられたトランジスタの閾値電圧ＶTHと係数α、総配線遅延ｔPWDから任意の電源電圧ＶDDでのクロック周期時間ｔPDが算出される。
【発明の効果】
【００１１】
本発明によれば、特別な回路を使用せず、ＬＳＩの内部遅延情報を取得し、プロセスモニタ、不良解析、良否判定を行うことができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を図面に関連付けて説明する。
【００１３】
図１は、本発明の実施形態に係る半導体評価装置の一構成例を示す機能ブロック図である。
【００１４】
本半導体評価装置１０は、図１に示すように、制御部１１、測定部１２、遅延時間算出部１３、係数推定部１４、良不良判定部１５、分析部１６、入出力部１７、および記憶部１８を有する。
【００１５】
制御部１１は、各機能ブロック１２〜１８を制御し全体を調和して動作させる。
【００１６】
測定部１２は、被測定ＬＳＩ（集積回路）に必要な信号を印加し、ＬＳＩから必要な信号を得、その結果を記億部１８に保存する。
【００１７】
遅延時間算出部１３は、記億部１８にある指定情報から、遅延時間を算出し、その結果を記憶部１８に保存する。
【００１８】
係数推定部１４は、記憶部１８に記憶してある測定結果と指定情報から係数を推定し推定結果を、記憶部１８に保存する。
【００１９】
良不良判定部１５は、記憶部１８に記憶してある推定結果や算出遅延時間から良不良を判定し、その結果を記憶部１８に保存する。
【００２０】
分析部１６は、記憶部１８に保存されている複数サンプルの算出遅延時間／推定係数についての統計処理等を行い、その結果を記憶部１８に保存する。
【００２１】
入出力部１７は、記憶部１８に記憶してある測定結果算出／遅延時間／推定係数／良不良判定結果／分析結果の一部又は全部を外部に出力したり、外部にある同種のデータを取り込み、記憶部１８に保存する。
【００２２】
図１は、半導体評価装置の基本的な構成であるが、以下、より具体的な構成について説明する。
【００２３】
本実施形態の半導体評価装置においては、電源電圧ＶDDとクロック周波数の組合せにより、良／不良が変わる第１のＬＳＩ（第１の対象）と、電源電圧ＶDDにより変動する動作速度が得られる第２のＬＳＩ（第２の対象）と、第１のＬＳＩに対して異なる電源電圧ＶDDと、その電圧で良となる最大周波数のクロック周期時間ｔPDの組（ＶDD，ｔPD）を２点以上得られるＬＳＩ試験部（第３の対象）と、第２のＬＳＩに対して異なる電源電圧ＶDDでの動作速度が得られ、この速度をクロック周期時間ｔPDに変換して、組（ＶDD，ｔPD）を２点以上得られるＬＳＩ測定部（第４の対象）と、を有することが評価を行う際の前提条件となる。
本実施形態においては、測定部１２がＬＳＩ試験部およびＬＳＩ測定部として機能する。
【００２４】
そして、本実施形態の半導体評価装置１０においては、遅延時間算出部１３が、ＬＳＩ試験部またはＬＳＩ測定部で得られた、最初のデータ（ＶDD1，ｔPD1）と与えられたトランジスタの閾値電圧ＶTHと係数α総配線遅延ｔPWDから任意の電源電圧ＶDDでのクロック周期時間ｔPDを算出する算出部として機能する。
【００２５】
また、本実施形態の半導体評価装置１０においては、良不良判定部１５が、ＬＳＩ試験部またはＬＳＩ測定部（測定部１２）で得られた、最初のデータ（ＶDD1，ｔPD1）と閾値電圧ＶTHと係数αの最良、最悪ケースを与え、得られた最小、最大ｔPDの範囲と、測定した他の測定点（ＶDDi，ｔPDi）を比較し範囲から逸脱したら、不良と判定する。
【００２６】
また、本実施形態の半導体評価装置１０においては、係数推定部１４が、ＬＳＩ試験部またはＬＳＩ測定部（測定部１２）で得られた、２点目以降のデータ（ＶDD，ｔPD）が全て上記最小、最大ｔPDの範囲内の場合、測定（ＶDD，ｔPD）から、ＬＳＩ試験部またはＬＳＩ測定部（測定部１２）で測っている最大信号遅延経路の配線遅延時間ｔPWD、ゲート遅延時間ｔPGD、ゲートを構成するトランジスタの閾値電圧ＶTHと係数αを推定する。
【００２７】
また、本実施形態の半導体評価装置１０においては、良不良判定部１５が、係数推定部１４で推定した係数から第１のＬＳＩまたは第２のＬＳＩの良／不良判定を行う。
【００２８】
本実施形態の半導体評価装置１０においては、係数推定部１４で得られた推定係数は、第１または第２のＬＳＩ情報と共に内部または外部の保存部として記憶部１８に保存される。
半導体評価装置１０においては、分析部１６が記憶部１８に保存された情報を用いて分析処理を行う。
【００２９】
また、本実施形態の半導体評価装置１０においては、遅延時間算出部１３の算出処理、良不良判定部１５の良否判定処理、係数推定部１４の推定処理、記憶部１８に対する保存処理、分析部１６の分析処理、のいずれかまたは全てを行うために、入出力部１７が別途得られた、（ＶDD，ｔPD）の組を外部から取込む入力部として機能するように構成される。
【００３０】
このような構成を有する半導体評価装置１０は、特別な回路を使用せず、ＬＳＩの内部遅延情報を取得し、プロセスモニタ、不良解析、良否判定を可能とするものである。
以下に、処理の原理等について説明する。
【００３１】
＜原理＞
一般に、信号伝搬経路の遅延時間ｔPDは、信号伝搬経路の各要素、配線、ゲートの総遅延ｔPWD，ｔPGDの和であるから、遅延時間ｔPDは次式で与えられる。
【００３２】
【数１】
2008232623.tif 000003
【００３３】
ここで、ｔWDi，ｔGDiは信号伝搬経路を構成する配線とゲート成分の遅延時間を示し、ｎ，ｍは配線とゲートの構成数を示している。
一方、ＭＯＳＦＥＴゲートの遅延時間ｔGDは、負荷容量ＣＬとドレイン・サチュレーション電流ＩDsatから次式で得られる。
【００３４】
【数２】
2008232623.tif 000004
【００３５】
ここで、ドレイン・サチュレーション電流ＩDsatは次式で与えられる。
【００３６】
【数３】
2008232623.tif 000005
【００３７】
ここで、ＫDはゲートの駆動能力を、ＶTHはゲートを構成するトランジスタの閾値電圧を、αはトランジスタの構造で決まり、２〜１の値を持つ定数をそれぞれ示している。
式（５）を式（４）に代入すると、次式が得られる。
【００３８】
【数４】
2008232623.tif 000006
【００３９】
ここで、負荷容量ＣL，ゲートの駆動能力ＫD，閾値電圧ＶTH，定数（係数）αが電源電圧ＶDDに依存しないとすると、基準電源電圧ＶDDRと他の電源電圧ＶDDでのゲート遅延の比ＲDはｔGDRをＶDDRでのゲート遅延時間とすると、次にようになる。
【００４０】
【数５】
2008232623.tif 000007
【００４１】
そして、ゲートの遅延時間ｔGDは次のようになる。
【００４２】
【数６】
2008232623.tif 000008
【００４３】
したがって、上記式（３）は、各ゲートの基準電源電圧ＶDDRでのｔPGDRとＲDを各々、ｔPGDRiとＲDiにすれば、次のようになる。
【００４４】
【数７】
2008232623.tif 000009
【００４５】
上記式（７）より、各ゲートが同じ閾値電圧ＶTHと係数αを持つと仮定すれば、各ゲートは同じ遅延比ＲDを持ち、次にようになる。
【００４６】
【数８】
2008232623.tif 000010
【００４７】
ここで、ｔPGDRは次式で与えられる。
【００４８】
【数９】
2008232623.tif 000011
【００４９】
そして、式（１０）を式（１）に代入して、次式が得られる。
【００５０】
【数１０】
2008232623.tif 000012
【００５１】
図２は、シュムー（Ｓｈｍｏｏ）の例を示す図であって、品種Ａの高速スキャン（ＳＣＡＮ）試験で良となる電源電圧ＶDDとクロック周期ｔCLKをプロットしている。
図２において、電源電圧を固定しクロック周波数を上げて行くとクロック周期が、ＬＳＩ内部遅延時間より小さくなると不良になると考えられる。
すなわち、シュムーの下限では、電源電圧ＶDDとクロック周期ｔCLKのステップ幅が十分小さければ、内部信号の遅延時間とクロック周期ｔCLKとが一致している。電源電圧ＶDDを下げると、ゲート遅延が長くなり、最大周波数ＦMaxは小さくなるが、ゲート動作可能電圧まで下がると飽和する。すなわち、ゲート動作可能電圧より上のシュムー下限は、ＶDD−ＦMax特性を示しており、そこではその試験で検出される信号伝搬経路で一番長い遅延時間ｔPDがｔCLKと一致している。
一番長い遅延時間を示す、信号伝搬経路が電源電圧ＶDDに依存しなければ、ＶDD−ＦMax特性では次のようになる。
【００５２】
【数１１】
2008232623.tif 000013
【００５３】
＜推定＞
式（７）と式（１２）から、ｔPDは、ＶDD，ＶDDR，ＶTH，α，ｔPWD，ｔPGDRの関数であるから、式（１２）は、次のように表すことができる。
【００５４】
【数１２】
2008232623.tif 000014
【００５５】
何らかの方法で電源電圧ＶDD以外のパラメータを推定し、これらとＶDD、を上式に与えればｔPDを得ることができる。ＶDD−ｔPD線上の２点Ｐ1（ｔPD1，ＶDD1），Ｐ2（ｔPD2，ＶDD2）を上式に代入すると、次式が得られる。
【００５６】
【数１３】
2008232623.tif 000015
【００５７】
ここで、基準電源電圧ＶDDRをＶDD1とすればＲD1＝１となり、式（１６）と式（１５）との差分から次式が得られる。
【００５８】
【数１４】
2008232623.tif 000016
【００５９】
式（１５）からｔPWDは、次式で与えられる。
【００６０】
【数１５】
2008232623.tif 000017
【００６１】
上記式（７）から、ＲD2は次式で与えられる。
【００６２】
【数１６】
2008232623.tif 000018
【００６３】
これらから、次の方法によりＦのパラメータを推定できる。
１）ＶTHとαを任意の値ＶTHとαに仮定する；
２）^ＶTHと^αを式（１９）に代入して、ＲD2の推定値^ＲD2を得る。
３）^ＲD2を式（１７）に代入して、ｔPGDRの推定値^ｔPGDRを得る。
４）^ｔPGDRを式（１８）に代入して、ｔPWDの推定値^ｔPWDを得る。
得られたパラメータによる測定点（ｔPD，ＶDD）のｔPDiは次式により推定できる。
【００６４】
【数１７】
2008232623.tif 000019
【００６５】
各点の推定誤差は、次式により得られる。
【００６６】
【数１８】
2008232623.tif 000020
【００６７】
推定誤差の平均値、分散、最大偏差等を評価関数として、これらを最小にする、閾値電圧ＶTHと係数αを求めれば、測定点以外のＶDD−ｔPD特性を推定できる。
なお、推定したＶDD−ｔPD特性は、Ｐ1Ｐ2点にかならず一致することから、最適条件を求めるためには、３点以上の測定が必要である。当然ながら、式（１２）と式（１３）との類似性から、ｔPDを、ｔCLKに置き換えれば、ＶDD−ｔCLKを推定できる。
【００６８】
＜確認＞
実際のＬＳＩのデータから、本原理の正当性を確認する。Ｆのパラメータαは、トランジスタの構造で決まるため、推定前に確定できる。本実施形態で使用するトランジスタは全て、値は２である。
推定誤差を最小にする方法として、誤差の平均値Ｅを最小にする一番単純な方法、すなわち、閾値電圧ＶTHを０．２Ｖから０．００１Ｖステップで１．５Ｖまで増加させ、誤差の平均値Ｅが最小になるＶTHを求め、これにより得られたパラメータにより推定を行った。
【００６９】
図３は、品種が異なるＬＳＩで試験方法が違う３種のシュムーの下限をプロットして示す図である。
９０Ａ−ＬＦＣは、９０ｎｍのＣＭＯＳプロセスで製造された品種Ａの高速スキャン（ＳＣＡＮ）試験、１３０Ｂ−ＳＦＴ，１３０Ｂ−ＭＢは、１３０ｎｍのＣＭＯＳプロセスで製造された品種Ｂの低速ＳＣＡＮ、メモリ試験のシュムーから得たものである。
図４は、３種の下限に対しパラメータの推定を行い、得られた推定ＶDD−ｔCLK特性と実測値をプロットして示す図である。
図４示す特性には、強い一致が見られる。これらから得られた、推定誤差とパラメータを推定に用いた測定点数ｎとともに、表１に示す。推定誤差は、±０．０１ｎ秒以下である。
【００７０】
【表１】
2008232623.tif 000021
【００７１】
図５は、ＳＲＡＭ評価回路の読み出し時間と電源電圧ＶDDの関係を７点測定し、推定された特性と測定値とをプロットして示す図である。
推定誤差の平均値、標準偏差は０．０００４５、０．０１０２１と非常に小さい値を示している。この評価回路には、使用されている４種類のトランジスタのモニタ・トランジスタが設置されており、閾値電圧ＶTHが直接測れるようになっている。
【００７２】
図６は、１４２個の評価回路の実測した４種類のＶTH頻度分布（ＦＮ，ＦＰ，ＳＮ，ＳＰ）と椎定ＶTHの分布（Ｅｓｔ）を示す図である。
推定ＶTHの分布は、ＳＰのそれに近いため両者の差、すなわち推定誤差の頻度分布を図７に示す。推定誤差が、±０．０５Ｖ以内に有ることを示している。
【００７３】
＜応用例＞
９０ｎｍ量産品種ＣのＳＲＡＭ試験について、６点のＶDD−ｔCLKデータから応用例を示す。
【００７４】
１．特性異常品選別
微細化とともに、温度特性の異常なものが発生し問題になっている。
図８は、サンプルＡ，Ｂの２５°Ｃと−２５°ＣでのＶDD−ｔCLK特性とその推定カーブをプロットして示す図である。
このＬＳＩは、ＶDD１．０Ｖで１３２ＭＨｚの動作保証をしており、両サンプルとも２５°Ｃで、限界ぎりぎりではあるが要求を満足している。
しかし、−２５°Ｃでは大きく異なっている。
サンプルＡは、ＶDD１．０６Ｖ以上でしか動作しないが、サンプルＢでは０．８６Ｖでも動作する。低温での試験は、高価なため室温で選別が要求されるが、一般的な１点測定ではこの違いを判定できない。
しかし、推定ＶTHは、サンプルＢは０．８６Ｖ，サンプルＡは、０．４９Ｖを示しており、推定ＶTHにより選別可能である。
【００７５】
２．正常範囲予測
ＶTH−ｔCLK測定は、電源電圧とクロック周波数を変えて複数回の測定が必要なため測定時間が長い。
最初の測定点から上／下限条件を設定し、他の測定値の正常範囲を予測しておき、これから逸脱したら測定を終了することにより、測定時間を短縮できる。
最初の値が、ＶDD＝１Ｖ，ｔCLK＝１３．７ｎ秒で、α＝２，ｔPWD＝０と仮定し、ＶTHが０．２Ｖと０．８ＶでのＶDD−ｔCLKは、式（１４）から算出できる。
図９は、正常範囲予測において算出した特性と測定データを示す図である。
２点目（９ｎ秒，０．９８Ｖ）が下限より大きく逸脱しているため、不良であると判定できる。当然ながら、エラー予測範囲は、２点を用いることにより、より精度を上げることができる。
【００７６】
３．プロセスばらつき取得
各ＬＳＩから得られた、推定ｔPWD，ｔPGDR，ＶTH，αを保存しておきウエハー、ロット別に集計しプロセス管理指標とすることが出来る。
図１０（Ａ），（Ｂ）は、ウエハー別の推定ＶTH頻度分布を示す図である。
ウエハーＩの９９％以上はＶTH０．５５Ｖ〜０．６２５Ｖであるが、ウエハーＩＩでは０．５５Ｖ〜０．８Ｖとばらつきが大きいことを示している。
【００７７】
次に、以上の原理を踏まえた処理を行う図１の機能ブロックによる処理を、図１１に関連付けて説明する。
なお、図１１は、本実施形態に係る半導体評価装置のより具体的な処理の流れを示す図である。図１１において、１０１．１は試験装置を、１０２．１は測定装置を、１０２は対象ＬＳＩをそれぞれ示している。
【００７８】
対象ＬＳＩ［１０２］の電源電圧ＶDDとクロック周波数を変えて良／不良を観測する試験装置［１０１．１］、または、対象ＬＳＩ［１０２］の動作棟度と電源電圧ＶDDとの関係を観測する測定装置［１０１．２］に対し、異なる２つ以上の電源電圧ＶDDで良品となる最大クロック周波数［１０１．１］、または動作周波数［１０１．２］の周期時間ｔPDを得る。
最初の値（ＶDD1，ｔPD1）と算出条件［１０５］から他の点のｔPDを算出し上限、下限を決め［１０４］、これから逸脱する（ＶDD，ｔPD）が得られた場合、対象ＬＳＩ［１０２］を不良と判断する［１０６］。
全ての測定点が限界内にあった場合、保存されていた（ＶDD，ｔPD）［１０３］と推定条件［１０５］から、最大遅延経路の配線遅延時間ｔPWD、ゲート遅延時間ｔPGD、ゲートを構成するトランジスタの閾値電圧ＶTHと係数αを推定する［１０７］。
推定係数［１０８］が指定されていた範囲外ならば不良、範囲内なら良と判定する［１０９］。
良、不良にかかわらず推定係数［１０８］を、対象ＬＳＩ［１０２］を区別する情報と共に内部または外部に保存する［１１０］。
保存された推定係数郡［１１１］を用いて、分析する［１１２］。別途得られた、（ＶDD，ｔPD）の組を外部から入力し［１１３］、内部［１０３］に変換し遅延算出［１０４］，エラー判定［１０６］，係数推定［１０７］，範囲判定［１０９］，保存［１１０］，および分析［１１２］を行う。
【００７９】
以上説明したように、本実施形態によれば、遅延時間算出部１３が、ＬＳＩ試験部またはＬＳＩ測定部で得られた、最初のデータ（ＶDD1，ｔPD1）と与えられたトランジスタの閾値電圧ＶTHと係数α総配線遅延ｔPWDから任意の電源電圧ＶDDでのクロック周期時間ｔPDを算出し、良不良判定部１５が、ＬＳＩ試験部またはＬＳＩ測定部（測定部１２）で得られた、最初のデータ（ＶDD1，ｔPD1）と閾値電圧ＶTHと係数αの最良、最悪ケースを与え、得られた最小、最大ｔPDの範囲と、測定した他の測定点（ＶDDi，ｔPDi）を比較し範囲から逸脱したら、不良と判定し、係数推定部１４が、ＬＳＩ試験部またはＬＳＩ測定部（測定部１２）で得られた、２点目以降のデータ（ＶDD，ｔPD）が全て上記最小、最大ｔPDの範囲内の場合、測定（ＶDD，ｔPD）から、ＬＳＩ試験部またはＬＳＩ測定部（測定部１２）で測っている最大信号遅延経路の配線遅延時間ｔPWD、ゲート遅延時間ｔPGD、ゲートを構成するトランジスタの閾値電圧ＶTHと係数αを推定し、良不良判定部１５が、係数推定部１４で推定した係数から第１のＬＳＩまたは第２のＬＳＩの良／不良判定を行い、係数推定部１４で得られた推定係数は、第１または第２のＬＳＩ情報と共に内部または外部の保存部として記憶部１８に保存され、分析部１６が記憶部１８に保存された情報を用いて分析処理を行うように構成したことから、特別な回路を使用せず、ＬＳＩの内部遅延情報を取得し、プロセスモニタ、不良解析、良否判定を行うことができる。
【００８０】
なお、以上詳細に説明した方法は、上記手順に応じたプログラムとして形成し、ＣＰＵ等のコンピュータで実行するように構成することも可能である。
また、このようなプログラムは、半導体メモリ、磁気ディスク、光ディスク、フロッピー（登録商標）ディスク等の記録媒体、この記録媒体をセットしたコンピュータによりアクセスし上記プログラムを実行するように構成可能である。
【図面の簡単な説明】
【００８１】
【図１】本発明の実施形態に係る半導体評価装置の一構成例を示す機能ブロック図である。
【図２】シュムー（Ｓｈｍｏｏ）の例を示す図である。
【図３】品種が異なるＬＳＩで試験方法が違う３種のシュムーの下限をプロットして示す図である。
【図４】３種の下限に対しパラメータの推定を行い、得られた推定ＶDD−ｔCLK特性と実測値をプロットして示す図である。
【図５】ＳＲＡＭ評価回路の読み出し時間と電源電圧ＶDDの関係を７点測定し、推定された特性と測定値とをプロットして示す図である。
【図６】１４２個の評価回路の実測した４種類のＶTH頻度分布（ＦＮ，ＦＰ，ＳＮ，ＳＰ）と椎定ＶTHの分布（Ｅｓｔ）を示す図である。
【図７】推定誤差の頻度分布を示す図である。
【図８】サンプルＡ，Ｂの２５°Ｃと−２５°ＣでのＶDD−ｔCLK特性とその推定カーブをプロットして示す図である。
【図９】正常範囲予測において算出した特性と測定データを示す図である。
【図１０】ウエハー別の推定ＶTH頻度分布を示す図である。
【図１１】本実施形態に係る半導体評価装置のより具体的な処理の流れを示す図である。
【符号の説明】
【００８２】
１０・・・半導体評価装置、１１・・・制御部、１２・・・測定部、１３・・・遅延時間算出部、１４・・・係数推定部、１５・・・良不良判定部、１６・・・分析部、１７・・・入出力部、１８・・・記憶部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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