(57)【要約】【課題】  抵抗体とヒューズ素子が並列に接続された半導体装置において、平面的に抵抗体とヒューズ素子を配置することでチップ面積が増大してしまう。【解決手段】  ヒューズ素子を抵抗体の上部に積層し、ヒューズ素子のレーザによって切断される領域下における抵抗体が凹形状とすることで、小面積で抵抗体へのヒューズ素子切断時の損傷がなく、各素子間に生じる接触抵抗なども小さく、安定した半導体装置とその製造方法を提供することが可能となる。【選択図】  図２
2008192986.tif 000002
【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記半導体基板の主表面に形成されたトレンチ領域と、
前記トレンチ領域内表面上および前記半導体基板表面上を覆う絶縁層と、
前記絶縁層上に形成され、前記トレンチ領域内から前記半導体基板の主表面上に延在するように形成された抵抗体と、
前記半導体基板の主表面と同じ高さ位置となるように、前記トレンチ領域内に埋め込まれた第一の酸化膜と、
前記第一の酸化膜上に形成され、前記抵抗体と重なるように形成されるヒューズ素子と、
前記ヒューズ素子、前記第一酸化膜および前記抵抗体を覆うように形成された第二の酸化膜と、
前記第二の酸化膜上に形成され、前記抵抗体および前記ヒューズ素子とプラグを介して電気的に接続する配線層とからなることを特徴とする半導体装置。
【請求項２】
前記抵抗体が第一の多結晶シリコン膜からなることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ヒューズ素子が第二の多結晶シリコン膜からなることを特徴とする請求項１記載の半導体装置。
【請求項４】
抵抗体とヒューズ素子を有し、抵抗体に並列接続されたヒューズ素子を切断することで前記抵抗体によって分割された電圧出力を調整できるブリーダー抵抗回路を備えた半導体装置の製造方法において、
半導体基板上にトレンチを形成する工程と、
前記トレンチが形成された半導体基板上にフィールド絶縁膜を形成する工程と、
前記フィールド絶縁膜上に第一の多結晶シリコン膜を形成する工程と、
前記第一の多結晶シリコン膜をパターニングする工程と、
第一の酸化膜を堆積し、エッチバック法によって平坦化する工程と、
第二の多結晶シリコン膜を形成する工程と、
前記第二の多結晶シリコン膜をパターニングする工程と、
前記第二の多結晶シリコン膜上に層間膜を形成する工程と
前記第一の多結晶シリコン膜と第二の多結晶シリコン膜が積層された領域に前記層間膜と前記第二の多結晶シリコン膜を貫通して前記第一の多結晶シリコン膜に達するプラグを形成する工程と、
配線層となる導電体を形成する工程と、
パシベーション膜を形成する工程と、
ポリイミド膜を形成する工程と、
前記パシベーション膜と前記ポリイミドをパターニングする工程とからなる半導体装置の製造方法。
【請求項５】
前記第一の多結晶シリコン膜を形成する工程において、前記第一の多結晶シリコン膜の形成時における膜厚が100nmから400nmの範囲であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第二の多結晶シリコン膜を形成する工程において、前記第二の多結晶シリコン膜の形成時における膜厚が200nmから400nmの範囲であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項７】
前記第一の多結晶シリコン膜に不純物を導入する工程において、第一の多結晶シリコン膜に導入する不純物は1×1014/cm2からの5×1015/cm2の範囲であることを特徴する請求項４記載の半導体装置の製造方法。
【請求項８】
前記第二の多結晶シリコン膜に不純物を導入する工程において、第二の多結晶シリコン膜に導入する不純物は5×1015/cm2以上であることを特徴する請求項４記載の半導体装置の製造方法。
【請求項９】
前記半導体基板にトレンチを形成する工程において、前記トレンチの形成時の深さが500nmから2000nmの範囲であることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項１０】
前記第一の酸化膜を形成する工程において、前記第一の酸化膜の形成時における膜厚が前記トレンチの形成時の深さと同程度もしくは同程度以上であることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項１１】
前記第一の酸化膜はTEOS系の酸化膜とSOG膜の２層からなる酸化膜である請求項４記載の半導体装置の製造方法。
【請求項１２】
２個以上の抵抗体により構成され、各抵抗体にヒューズ素子が並列に接続されており、ヒューズ素子を切断することで抵抗体によって分割された電圧出力を調整できるブリーダー抵抗回路を備えた半導体装置であり、抵抗体とヒューズ素子とが並列に接続された素子が請求項１に記載の半導体装置によって構成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は抵抗体とヒューズ素子が並列に接続され、ヒューズ素子の切断によって抵抗値を調節できる半導体装置および、２個以上の抵抗体のそれぞれに並列接続されたヒューズ素子を切断することで抵抗体によって分割された電圧出力を調整できるブリーダー抵抗回路を備えた半導体装置とその製造方法に関する。
【背景技術】
【０００２】
多結晶シリコン膜によって形成された抵抗体とヒューズ素子が電気的に並列に接続された半導体装置において、抵抗体とヒューズ素子を同一の層で形成する場合、平面的に二つの素子を配置することになりチップ面積が増大する要因となっている。その対策として、図９のように第一の多結晶シリコン膜３０１上に第一の酸化膜２０２を介して第二の多結晶シリコン膜３０２を積層することによって面積増大を抑制する方法がある。（例えば、特許文献１参照）
【特許文献１】特開平９−２４６３８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記の特許文献１に記載の従来の製造方法において、抵抗体とヒューズ素子を積層にする場合、ヒューズ素子切断時のレーザによる抵抗体への損傷が懸念されるため、第一の酸化膜２０２は十分に厚くする必要がある。しかし、第一の酸化膜２０２が厚すぎると第一の多結晶シリコン膜３０１と第二の多結晶シリコン膜３０２の接合においてアスペクト比が大きくなるため接合が困難になってしまう。また、第一の多結晶シリコン膜３０１と第二の多結晶シリコン膜３０２の電気的な接合は、それぞれの接触によって行なわれるが、第二の多結晶シリコン膜３０２被着前の自然酸化膜除去が十分に行われていないと良好な電気的結合が得られないという問題を有している。
【課題を解決するための手段】
【０００４】
上記の課題を解決するために、本発明は以下の手段を用いた。
（１）主表面を有する半導体基板と、
前記半導体基板の主表面に形成された凹部と、
前記凹部内表面上および前記半導体基板表面上を覆う絶縁層と、
前記絶縁層上に形成され、前記凹部内から前記半導体基板の主表面上に延在するように形成された抵抗体と、
前記半導体基板の主表面と同じ高さ位置となるように、前記凹部内に埋め込まれる第一の酸化膜と、
前記第一の酸化膜上に形成され、前記抵抗体と重なるように形成されるヒューズ素子と、
前記ヒューズ素子、前記第一酸化膜および前記抵抗体を覆うように形成される第二の酸化膜と、
前記第二の酸化膜上に形成され、前記抵抗体および前記ヒューズ素子とプラグを介して電気的に接続する配線層からなることを特徴とする半導体装置とした。
（２）前記抵抗体が第一の多結晶シリコン膜からなることを特徴とする半導体装置とした。
（３）前記ヒューズ素子が第二の多結晶シリコン膜からなることを特徴とする半導体装置とした。
（４）前記抵抗体とヒューズ素子を有し、各抵抗体に並列接続されたヒューズ素子を切断することで抵抗体によって分割された電圧出力を調整できるブリーダー抵抗回路を備えた半導体装置の製造方法において、
半導体基板上にトレンチを形成する工程と、
前記トレンチが形成された半導体基板上にフィールド絶縁膜を形成する工程と、
前記フィールド絶縁膜上に第一の多結晶シリコン膜を形成する工程と、
前記第一の多結晶シリコン膜に不純物を導入する工程と、
前記第一の多結晶シリコン膜をパターニングする工程と、
第一の酸化膜とSOG膜を堆積し、エッチバック法によって平坦化する工程と、
第二の多結晶シリコン膜を形成する工程と、
前記第二の多結晶シリコン膜に不純物を導入する工程と、
前記第二の多結晶シリコン膜をパターニングする工程と、
前記第二の多結晶シリコン膜上に層間膜を形成する工程と
前記第一の多結晶シリコン膜と第二の多結晶シリコン膜が積層された領域にプラグを形成する工程と、
配線層となる導電体を形成する工程と、
パシベーション膜を形成する工程と、
ポリイミド膜を形成する工程と、
前記パシベーション膜と前記ポリイミドをパターニングする工程を含む半導体装置の製造方法とした。
（５）前記第一の多結晶シリコン膜を形成する工程において、前記第一の多結晶シリコン膜の形成時における膜厚が100nmから400nmの範囲であることを特徴とする半導体装置の製造方法とした。
（６）前記第二の多結晶シリコン膜を形成する工程において、前記第二の多結晶シリコン膜の形成時における膜厚が200nmから400nmの範囲であることを特徴とする半導体装置の製造方法とした。
（７）前記第一の多結晶シリコン膜に不純物を導入する工程において、第一の多結晶シリコン膜に導入する不純物は1×1014/cm2からの5×1015/cm2の範囲であることを特徴する半導体装置の製造方法とした。
（８）前記第二の多結晶シリコン膜に不純物を導入する工程において、第二の多結晶シリコン膜に導入する不純物は5×1015/cm2以上であることを特徴する半導体装置の製造方法とした。
（９）前記半導体基板にトレンチを形成する工程において、前記トレンチの形成時の深さが500nmから2000nmの範囲であることを特徴とする半導体装置の製造方法とした。
（１０）前記第一の酸化膜を形成する工程において、前記第一の酸化膜の形成時の膜厚が前記トレンチの形成時の深さと同程度もしくは同程度以上であることを特徴とする半導体装置の製造方法とした。
（１１）２個以上の抵抗体により構成され、各抵抗体にヒューズ素子が並列に接続されており、ヒューズ素子を切断することで抵抗体によって分割された電圧出力を調整できるブリーダー抵抗回路を備えた半導体装置において、抵抗体とヒューズ素子並列に接続された素子が本発明における半導体装置によって構成されていることを特徴とする半導体装置とした。
【発明の効果】
【０００５】
抵抗体とヒューズ素子を積層にすることによって、従来よりも小面積で抵抗体とヒューズ素子が並列接続された半導体装置を形成することが可能となる。２個以上の抵抗体により構成され、各抵抗体にヒューズ素子が並列に接続されており、ヒューズ素子を切断することで抵抗体によって分割された電圧出力を調整できるブリーダー抵抗回路において本発明における半導体装置を適用することにより、さらに小面積化の効果は大きくなる。
【０００６】
また、半導体基板上に形成された凹形状によって抵抗体、ヒューズ素子間に厚い酸化膜を形成することで、抵抗体が損傷を受けることは無い。
【０００７】
また、抵抗体とヒューズ素子とメタル配線がプラグを介して電気的に接続されていることによりそれぞれの接合における接触抵抗を低減することが可能となる。
【０００８】
以上のように、小面積で特性が安定した抵抗体とヒューズ素子が並列接続された半導体装置を提供することが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明による半導体装置の最良の形態について図面を用いて詳細に説明を行う。
【００１０】
図１は本発明の実施例を示す半導体装置の平面図の一例であり、図２は図１の点線A−A´における本発明の実施例を示す半導体装置の断面図の一例である。
【００１１】
図1に示すように、トレンチ領域５０２上に第一の多結晶シリコン膜３０１からなる抵抗体が形成されており、抵抗体に積層するように第二の多結晶シリコン膜３０２からなるヒューズ素子が形成されている。抵抗体、ヒューズ素子およびメタル配線４０２はプラグ４０１により電気的に接続されている。ヒューズ素子の中心領域は、のちにレーザによってヒューズ素子を切断できるようヒューズ素子切断用領域５０１が形成されている。
【００１２】
第一の多結晶シリコン膜３０１からなる抵抗体は、図２に示すようにトレンチ領域５０２が形成された半導体基板１０１の形状に従って、フィールド絶縁膜２０１上に凹形状となるように形成されており、第二の多結晶シリコン膜３０２からなるヒューズ素子は第一の酸化膜２０２によって平坦化された第一の多結晶シリコン膜３０１上に積層されている。
【００１３】
第一の多結晶シリコン膜３０１からなる抵抗体を凹形状にし、その後平坦化することによって、のちにヒューズ素子切断用領域５０１下に位置する第一の酸化膜２０２の膜厚が厚くなるので、第一の酸化膜２０２がヒューズ切断時の保護膜の役割を果たし、ヒューズ素子切断時に抵抗体が損傷する心配が無い。第二の多結晶シリコン膜３０２からなるヒューズ素子上に層間膜として第二の酸化膜２０３が形成されており、その上に同一半導体基板上に作られた他の素子と接続するためのメタル配線４０２が形成されている。プラグ４０１は第二の酸化膜２０３、第二の多結晶シリコン膜３０２を貫通するように形成され、第一の多結晶シリコン膜３０１、第二の多結晶シリコン膜３０２、メタル配線４０２を電気的に接続している。プラグ４０１を用いて電気的に接続することによって、層間の接触抵抗を低減できる。メタル配線４０２上にはパシベーション膜４０３、ポリイミド膜４０４がヒューズ切断用領域５０１を開口するように形成されている。
【００１４】
次に本発明に係る半導体装置の製造方法の最良の形態について図面を用いて詳細に説明を行う。
【００１５】
図３では、半導体基板１０１上にトレンチが形成され、その後層間膜となるフィールド絶縁膜２０１を形成した後の断面図を示している。トレンチの深さは、のちに形成されるヒューズ素子切断領域下における抵抗体とヒューズ素子の層間膜の厚さに影響する。トレンチの深さが浅い場合、ヒューズ素子切断時の保護膜として役割が不十分となり、深い場合は酸化膜の埋め込みが困難となるため、半導体基板１０１上に形成されるトレンチの深さは500nmから2000nm程度の範囲とする。その後、トレンチが形成された半導体基板１０１上にフィールド絶縁膜２０１を形成する。
【００１６】
次に、図４に示すように、抵抗体となる第一の多結晶シリコン膜３０１を、例えばCVD法を用いて100nmから400nm程度の範囲で堆積させる。このとき、第一の多結晶シリコン膜３０１を同一半導体基板内における他の素子、例えばトランジスタのゲート電極や配線として使用する場合は、200nmから400nm程度と比較的厚く形成し、抵抗体のみで使用する場合は100nmから200nm程度で構わない。その後、第一の多結晶シリコン膜３０１にイオン注入法を用いて不純物の注入を行う。不純物としては抵抗体をN型とする場合は砒素またはリンなどを用い、P型とする場合はボロンまたはBF2などを用いる。イオン注入量は1×1014/cm2から5×1015/cm2の範囲とする。この時、形成する抵抗体を高抵抗とする場合は、抵抗領域は低濃度、電極引き出し領域は高濃度とする必要があるため、不純物の導入を２段階に分けて行う。
【００１７】
まず、第一の多結晶シリコン膜３０１全域に1×1014/cm2から5×1014/cm2の不純物を注入し、その後、フォトリソグラフィー法により、後に第二の多結晶シリコン膜３０２やメタル配線４０２とプラグ４０１で接続される電極引き出し領域を開口するようにフォトレジスト５０３をパターニングし、そのフォトレジスト５０３をマスクとして5×1015/cm2程度の不純物を注入した後、フォトレジスト除去する。
【００１８】
次に、フォトリソグラフィー法により所望の領域以外を開口するようにフォトレジストでパターニングし、そのフォトレジストをマスクとして第一の多結晶シリコン膜３０１をパターニングしてフォトレジスト除去することで、抵抗領域と電極引き出し領域からなる抵抗体が形成される。
【００１９】
その後、エッチバック法を用いるために、例えばCVD法によりTEOS系の第一の酸化膜２０２をトレンチの深さと同程度以上の厚さの膜厚で堆積し、さらに第一の酸化膜２０２上にSOG膜を形塗布し、第一の多結晶シリコン膜３０１の表面までエッチングする。このエッチバック法によって表面を平坦化した状態を図５に示す。凹部の中には酸化膜２０２が残り、半導体基板表面は平坦化された状態となっている。尚、この時、もし、第一の多結晶シリコン膜３０１の表面に薄く酸化膜が残っていたとしても影響は無い。最終的に電気的な接合はプラグ４０１を介して行うため、第一の多結晶シリコン膜３０１と次に堆積することになる第二の多結晶シリコン膜３０２の接合において接触抵抗を考慮する必要はあまりないからである。
【００２０】
次に、図６に示すようにヒューズ素子となる第二の多結晶シリコン膜３０２をCVD法によって堆積し、イオン注入法を用いて不純物を導入する。第二の多結晶シリコン膜３０２の堆積する膜厚は400nm程度とし、不純物としては抵抗体をN型とする場合は砒素またはリンなどを用い、P型とする場合はボロンまたはBF2などを用いる。不純物注入量は5×1015/cm2以上とする。第二の多結晶シリコン膜３０２は膜厚も比較的厚く、低抵抗となっているため、半導体基板上の他の領域において、例えばトランジスタのゲート電極や配線として使用することも可能である。上記の例では、ヒューズ素子を多結晶シリコン膜としているが、ポリシリコンとシリサイドとからなるポリサイドを使用しても構わない。また、第二の多結晶シリコン膜３０２に不純物を導入する方法は、固層拡散法による方法でも構わない。
【００２１】
次に、第二の多結晶シリコン膜３０２上にフォトリソグラフィー法を用いてヒューズ素子となる領域以外を開口するようにフォトレジストをパターニングし、そのフォトレジストをマスクとして第二の多結晶シリコン膜３０２をエッチングする。その後、層間膜となる第二の酸化膜２０３を堆積し、図７の形状を得る。
【００２２】
次に、第一の多結晶シリコン膜３０１から成る抵抗体と第二の多結晶シリコン膜３０２からなるヒューズ素子の電極となる領域にプラグ４０１を形成する。プラグ４０１は第二の酸化膜２０３および第二の多結晶シリコン膜３０２を貫通するように形成し、第一の多結晶シリコン膜３０１まで到達するように形成する。その後、メタル配線４０２となる膜、例えばアルミニウムや銅を含む金属膜をスパッタ法によって形成し、フォトリソグラフィー法によってメタル配線４０２となる領域が残るようにパターニングしたフォトレジストをマスクとして、エッチングを行ない、図８の形状を得る。これにより、第一の多結晶シリコン膜３０１、第二の多結晶シリコン膜３０２およびメタル配線４０２はプラグ４０１によって電気的に接続されることになる。金属膜は、Ti/Al-Si-Cu/TiNのようなバリアメタル層や反射防止膜を含む積層、アルミニウム、シリコンおよび銅などが含まれているような合金膜を使用してもよい。
【００２３】
その後、SiN膜などのパシベーション膜４０３を堆積し、その上に最終的な保護膜として感光性のポリイミド膜４０４を塗布する。その後、ヒューズ素子切断領域５０１が開口するようにパシベーション膜４０３およびポリイミド膜４０４をエッチングすることで、図２に示すような断面形状を得る。この時、パシベーション膜４０３を堆積してヒューズ素子切断領域５０１を開口し、次いで、ポリイミド膜４０４を塗布してヒューズ素子切断領域５０１を開口するという方法で図２のような断面形状を得ることのできる。
【００２４】
上記は、単層配線での実施例であるが、多層配線になったとしても、ヒューズ素子切断領域上における層間膜厚を最適化することで本発明を適用することは可能である。
以上のように、本発明では、抵抗体とヒューズ素子を積層にすることによって従来よりも小面積で形成することが可能となり、２個以上の抵抗体により構成され、各抵抗体にヒューズ素子が並列に接続されており、ヒューズ素子を切断することで抵抗体によって分割された電圧出力を調整できるブリーダー抵抗回路に本発明における半導体装置を適用することにより、さらに小面積化の効果は大きくなる。
【００２５】
また、抵抗体とヒューズ素子を積層する場合、ヒューズ素子切断時の下地膜損傷の影響が抵抗体におよぶことが懸念されるが、半導体基板上に形成された凹形状によって抵抗体、ヒューズ素子間に厚い酸化膜を形成することで、抵抗体が損傷を受けることは無い。また、抵抗体とヒューズ素子とメタル配線がプラグを介して電気的に接続されていることによりそれぞれの接合における接触抵抗を低減することが可能となる。
【００２６】
以上のように、小面積で特性が安定した抵抗体とヒューズ素子が並列接続された半導体装置を提供することが可能となる。
【図面の簡単な説明】
【００２７】
【図１】本発明による半導体装置を示す模式的平面図である。
【図２】本発明による半導体装置を示す模式的断面図である。
【図３】本発明による半導体装置の製造方法を工程順に示す模式的断面図である。
【図４】本発明による半導体装置の製造方法を工程順に示す模式的断面図である。
【図５】本発明による半導体装置の製造方法を工程順に示す模式的断面図である。
【図６】本発明による半導体装置の製造方法を工程順に示す模式的断面図である。
【図７】本発明による半導体装置の製造方法を工程順に示す模式的断面図である。
【図８】本発明による半導体装置の製造方法を工程順に示す模式的断面図である。
【図９】従来の半導体装置を示す模式的断面図である。
【符号の説明】
【００２８】
１０１  半導体基板
２０１  フィールド絶縁膜
２０２  第一の酸化膜
２０３  第二の酸化膜
３０１  第一の多結晶シリコン膜
３０２  第二の多結晶シリコン膜
４０１  プラグ
４０２  メタル配線
４０３  パシベーション膜
４０４  ポリイミド膜
５０１  ヒューズ切断用領域
５０２  トレンチ領域
５０３  フォトレジスト
【図１】
2008192986.tif 000003
【図２】
2008192986.tif 000004
【図３】
2008192986.tif 000005
【図４】
2008192986.tif 000006
【図５】
2008192986.tif 000007
【図６】
2008192986.tif 000008
【図７】
2008192986.tif 000009
【図８】
2008192986.tif 000010
【図９】
2008192986.tif 000011