(57)【要約】【課題】バンドパスフィルタなどの負荷を備えた増幅器では、負荷特性と出力整合を整合的に設計することが難しかった。【解決手段】カスコード接続トランジスタは、入力信号を受けるソース接地トランジスタと、このソース接地トランジスタのドレイン端子と接続し、出力信号を出力するゲート接地トランジスタとを含む。バンドパスフィルタは、カスコード接続トランジスタの出力信号を受ける。調整回路は、ゲート接地トランジスタのドレイン端子とゲート端子間に設けられ、カスコード接続トランジスタの出力インピーダンスを調整する。【選択図】図４
2008178085.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を受けるソース接地トランジスタと、このソース接地トランジスタのドレイン端子と接続し、出力信号を出力するゲート接地トランジスタと、を含むカスコード接続トランジスタを備える増幅器であって、
前記ゲート接地トランジスタのドレイン端子とゲート端子間に、前記カスコード接続トランジスタの出力インピーダンスを調整するための調整回路を設けたことを特徴とする増幅器。
【請求項２】
入力信号を受けるソース接地トランジスタと、このソース接地トランジスタのドレイン端子と接続し、出力信号を出力するゲート接地トランジスタと、を含むカスコード接続トランジスタを備える増幅器であって、
前記ゲート接地トランジスタのドレイン端子と交流的に接地された端子間に、前記カスコード接続トランジスタの出力インピーダンスを調整するための調整回路を設けたことを特徴とする増幅器。
【請求項３】
前記調整回路は、調整用抵抗および調整用容量を含む直列回路で構成されることを特徴とする請求項１または２に記載の増幅器。
【請求項４】
前記カスコード接続トランジスタの出力信号を受けるバンドパスフィルタをさらに備え、
前記カスコード接続トランジスタの出力等価抵抗および出力等価容量の値は、前記バンドパスフィルタの特性を決定する回路定数となり、
前記調整用抵抗および前記調整用容量は、前記カスコード接続トランジスタの出力等価抵抗および出力等価容量の値を調整することを特徴とする請求項３に記載の増幅器。
【請求項５】
前記カスコード接続トランジスタの出力信号を受けるバンドパスフィルタをさらに備え、
前記バンドパスフィルタは、
前記ゲート接地トランジスタのドレイン端子に接続された第１インダクタと、
前記第１インダクタの他方の端子と電源端子との間に設けられた、第２インダクタおよび第２容量の並列回路と、
前記第１インダクタの他方の端子と本増幅器の出力端子との間に設けられた、第３インダクタおよび第３容量の直列回路と、を有することを特徴とする請求項３に記載の増幅器。
【請求項６】
前記カスコード接続トランジスタの出力信号を受けるバンドパスフィルタをさらに備え、
前記バンドパスフィルタは、
前記ゲート接地トランジスタのドレイン端子に接続された第１インダクタと、
前記第１インダクタの他方の端子と電源端子との間に設けられた、第２インダクタおよび第２容量の並列回路と、を有し、
前記第１インダクタの他方の端子と本増幅器の出力端子とが接続されたことを特徴とする請求項３に記載の増幅器。
【請求項７】
前記カスコード接続トランジスタの出力インピーダンスを表す出力等価回路が出力等価抵抗および出力等価容量の直列回路で近似され、
前記出力等価抵抗は、前記バンドパスフィルタの基準抵抗に対応し、
前記出力等価容量は、前記バンドパスフィルタの特性を決定する複数の回路定数の一つに対応することを特徴する請求項５または６に記載の増幅器。
【請求項８】
前記カスコード接続トランジスタの前段に、負荷インダクタおよび負荷抵抗の直列回路を負荷とする増幅段をさらに備えることを特徴とする請求項１から７のいずれかに記載の増幅器。
【請求項９】
入力信号を受けるエミッタ接地トランジスタと、このエミッタ接地トランジスタのコレクタ端子と接続し、出力信号を出力するべース接地トランジスタと、を含むカスコード接続トランジスタを備える増幅器であって、
前記ベース接地トランジスタのコレクタ端子とベース端子間に、前記カスコード接続トランジスタの出力インピーダンスを調整するための調整回路を設けたことを特徴とする増幅器。
【請求項１０】
入力信号を受けるエミッタ接地トランジスタと、このエミッタ接地トランジスタのコレクタ端子と接続し、出力信号を出力するベース接地トランジスタと、を含むカスコード接続トランジスタを備える増幅器であって、
前記ベース接地トランジスタのコレクタ端子と交流的に接地された端子間に、前記カスコード接続トランジスタの出力インピーダンスを調整するための調整回路を設けたことを特徴とする増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波帯で使用される増幅器に関する。
【背景技術】
【０００２】
GHz帯で使用する増幅器、とくに出力増幅器は、高利得、高出力電力であることが重要であるが、使用する帯域で出力整合を満たすことが極めて重要である。もし、出力整合が不十分であれば、たとえば、アンテナなどの外部回路で不要な反射を生じ、回路の異常発振などが生じ得る。UWB（Ultra Wide Band）などの超広帯域な通信方式で使用する出力増幅器では、全帯域にわたって出力整合を満たす必要がある。
【０００３】
高周波送信機では、アンテナの前段にバンドパスフィルタを設け、搬送周波数以外の高調波を除去することが一般的である。このようなバンドパスフィルタにおいて良好な通過特性を得るには、アプリケーションから要求される中心周波数や帯域に対して、回路定数を的確に設定する必要がある。
【０００４】
特許文献１は、広いダイナミックレンジを有する増幅装置を開示する。
【特許文献１】特開２００３−２８９２２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明者は、このような状況に鑑み、バンドパスフィルタなどを負荷とする増幅器を設計する際、フィルタの特性と、出力整合を容易に満たすことができる手法を見出した。本発明はこうした状況に鑑みなされたものであり、その目的は、負荷特性と出力整合を容易に満たすことができる増幅器を提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明のある態様の増幅器は、入力信号を受けるソース接地トランジスタと、このソース接地トランジスタのドレイン端子と接続し、出力信号を出力するゲート接地トランジスタとを含むカスコード接続トランジスタを備える増幅器であって、ゲート接地トランジスタのドレイン端子とゲート端子間に、カスコード接続トランジスタの出力インピーダンスを調整するための調整回路を設けた。「調整回路」は、調整用抵抗および調整用容量を含む直列回路で構成されてもよい。なお、「ソース端子」を「エミッタ端子」に、「ゲート端子」を「ベース端子」に、および「ドレイン端子」を「コレクタ端子」に読み替えることが可能である。
【０００７】
この態様によると、カスコード接続トランジスタの出力インピーダンスを調整することにより、負荷特性と出力整合を容易に満たすことができる。
【０００８】
本発明の別の態様の増幅器は、入力信号を受けるソース接地トランジスタと、このソース接地トランジスタのドレイン端子と接続し、出力信号を出力するゲート接地トランジスタと、を含むカスコード接続トランジスタを備える増幅器であって、ゲート接地トランジスタのドレイン端子と交流的に接地された端子間に、カスコード接続トランジスタの出力インピーダンスを調整するための調整回路を設けた。「交流的に接地された端子」は、電源端子であってもよいし、接地端子であってもよい。なお、「ソース端子」を「エミッタ端子」に、「ゲート端子」を「ベース端子」に、および「ドレイン端子」を「コレクタ端子」に読み替えることが可能である。
【０００９】
この態様によると、カスコード接続トランジスタの出力インピーダンスを調整することにより、負荷特性と出力整合を容易に満たすことができる。
【００１０】
カスコード接続トランジスタの出力信号を受けるバンドパスフィルタをさらに備えてもよい。カスコード接続トランジスタの出力等価抵抗および出力等価容量の値は、バンドパスフィルタの特性を決定する回路定数となってもよく、調整用抵抗および調整用容量は、カスコード接続トランジスタの出力等価抵抗および出力等価容量の値を調整してもよい。
【００１１】
この態様によると、カスコード接続トランジスタの出力等価抵抗および出力等価容量を調整することにより、バンドパスフィルタの特性と出力整合を容易に満たすことができる。
【００１２】
カスコード接続トランジスタの出力信号を受けるバンドパスフィルタをさらに備えてもよい。バンドパスフィルタは、ゲート接地トランジスタのドレイン端子に接続された第１インダクタと、第１インダクタの他方の端子と電源端子との間に設けられた、第２インダクタおよび第２容量の並列回路と、第１インダクタの他方の端子と本増幅器の出力端子との間に設けられた、第３インダクタおよび第３容量の直列回路と、を有してもよい。
【００１３】
この態様によると、カスコード接続トランジスタの出力等価容量を利用して、バンドパスフィルタを構成することにより、バンドパスフィルタの特性と出力整合を整合的に満たすことができる。
【００１４】
カスコード接続トランジスタの出力信号を受けるバンドパスフィルタをさらに備えてもよい。バンドパスフィルタは、ゲート接地トランジスタのドレイン端子に接続された第１インダクタと、第１インダクタの他方の端子と電源端子との間に設けられた、第２インダクタおよび第２容量の並列回路と、を有してもよい。第１インダクタの他方の端子と本増幅器の出力端子とが接続されてもよい。
【００１５】
この態様によると、カスコード接続トランジスタの出力等価容量を利用して、バンドパスフィルタを構成することにより、バンドパスフィルタの特性と出力整合を整合的に満たすことができる。
【００１６】
カスコード接続トランジスタの出力インピーダンスを表す出力等価回路が出力等価抵抗および出力等価容量の直列回路で近似され、出力等価抵抗は、バンドパスフィルタの基準抵抗に対応し、出力等価容量は、バンドパスフィルタの特性を決定する複数の回路定数の一つに対応してもよい。
【００１７】
この態様によると、カスコード接続トランジスタの出力等価抵抗および出力等価容量を調整することにより、バンドパスフィルタの特性と出力整合を容易に満たすことができる。
【００１８】
カスコード接続トランジスタの前段に、負荷インダクタおよび負荷抵抗の直列回路を負荷とする増幅段をさらに備えてもよい。この態様によると、所望の帯域において利得をより平坦化することができる。
【００１９】
なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００２０】
本発明によれば、負荷となるバンドパスフィルタの特性と、出力整合を容易に満たすことができる。
【発明を実施するための最良の形態】
【００２１】
本実施形態に係る基本構成は、シリコンＲＦＩＣ（Radio Frequency Integrated Circuit）の基本増幅回路としてよく用いられるカスコード接続電界効果トランジスタ（以下、カスコード接続ＦＥＴ；Field Effect Transistorという）の出力端子にインダクタおよび容量で構成されるバンドパスフィルタ（以下、ＢＰＦ；Band-Pass Filterという）を設ける構成である。このカスコード接続ＦＥＴのゲート接地型ＦＥＴ部分のドレイン端子とゲート端子間に、抵抗および容量が直列接続された調整回路を挿入する。なお、後述するように調整回路は必ずしも帰還を形成する回路構成に限らないが、以下、帰還を形成する回路構成を中心に説明するため、帰還を形成しない回路構成についても便宜的に帰還回路（帰還抵抗、帰還容量を含む直列回路）と表記する。この帰還回路により、カスコード接続ＦＥＴの出力インピーダンスまたは出力等価回路定数を調整する。これにより、カスコード接続ＦＥＴとＢＰＦを用いた増幅器を広帯域に出力整合させる際に、この出力等価回路定数も含めて所望のＢＰＦ特性を実現することができる。
【００２２】
集中定数素子であるインダクタおよび容量で構成されるＢＰＦは、中心周波数、帯域および次数が重要な設計項目である。ＢＰＦは、詳細には通過特性によりButterworth型やChebyshev型などに分類され、型式によってL、C値が決定される（たとえば、G. Matthaei著 "Microwave Filters, Impedance-Networks and Coupling Structures," 1980pp.95-104,pp.438-440）。
【００２３】
図１は、３次Chebyshev型ＢＰＦ１０の回路構成を示す。この３次Chebyshev型ＢＰＦ１０は、第１インダクタＬ１ａ、第１容量Ｃ１ａ、第３インダクタＬ１ｂおよび第３容量Ｃ１ｂが順に接続された直列回路が、入力端子と出力端子との間に設けられ、第１容量Ｃ１ａと第３インダクタＬ１ｂとの間のノードとグラウンドとの間に、第２インダクタＬ２および第２容量Ｃ２の並列回路が設けられる。
【００２４】
図２は、２次Butterworth型ＢＰＦ２０の回路構成を示す。この２次Butterworth型ＢＰＦ２０は、第４インダクタＬ２１および第４容量Ｃ２１が順に接続された直列回路が、入力端子と出力端子との間に設けられ、第４容量Ｃ２１と出力端子との間のノードとグラウンドとの間に、第２インダクタＬ２２および第２容量Ｃ２２の並列回路が設けられる。
【００２５】
図３は、図１および図２に示した３次Chebyshev型ＢＰＦ１０および２次Butterworth型ＢＰＦ２０における回路定数例を示す。これらの回路定数例は、３次Chebyshev型ＢＰＦ１０および２次Butterworth型ＢＰＦ２０における基準インピーダンスが５０Ω、中心周波数が３．８７３ＧＨｚ、３ｄＢ帯域幅が８．５ＧＨｚを前提とする。基準インピーダンスは、後述するアンテナのインピーダンスに整合させた値である。３次Chebyshev型ＢＰＦ１０では帯域内のリップル値も設計項目となる。図１に示した第１インダクタＬ１ａと第３インダクタＬ１ｂ、および第１容量Ｃ１ａと第３容量Ｃ１ｂは、それぞれ同じ値に設定する。
【００２６】
以下、ＢＰＦ１０、２０の特性を好適に利用することにより、所望の中心周波数、帯域幅で整合を満たしたカスコード接続ＦＥＴの出力整合回路を構成できることを示していく。
【００２７】
図４は、本実施形態の原理を説明するための広帯域出力増幅器５０の回路構成を示した図である。広帯域出力増幅器５０は、カスコード接続ＦＥＴで構成されたトランスコンダクタンス増幅器の負荷に３次Chebyshev型ＢＰＦを搭載した構成である。広帯域出力増幅器５０は、主に、ＲＦＩＣに搭載され、入力される高周波信号ＲＦｉｎを増幅して、増幅後の高周波信号ＲＦｏｕｔをアンテナ３０に出力する。
【００２８】
カスコード接続ＦＥＴは、ソース接地ＦＥＴ（Ｍ１）のドレイン端子とゲート接地ＦＥＴ（Ｍ２）のソース端子とが接続された構成である。ソース接地ＦＥＴ（Ｍ１）は入力段を、ゲート接地ＦＥＴ（Ｍ２）を出力段を構成する。ソース接地ＦＥＴ（Ｍ１）のゲート端子には、第１抵抗Ｒ１を介して第１バイアス電圧Ｖｇ１が印加される。また、小信号の高周波信号ＲＦｉｎが前段から入力される。ソース接地ＦＥＴ（Ｍ１）のソース端子は接地される。
【００２９】
ゲート接地ＦＥＴ（Ｍ２）のゲート端子には、第２抵抗Ｒ２を介して第２バイアス電圧Ｖｇ２が印加される。ゲート接地ＦＥＴ（Ｍ２）のゲート端子と第２抵抗Ｒ２とのノードと、グラウンドとの間にバイパス容量Ｃｂが接続される。ゲート接地ＦＥＴ（Ｍ２）のドレイン端子とゲート端子間には、帰還抵抗Ｒｆおよび帰還容量Ｃｆから構成される直列回路が帰還回路として挿入される。このような構成のカスケード接続ＦＥＴの出力等価回路は、負荷側からみて出力容量Ｃｏｕｔおよび出力抵抗Ｒｏｕｔの直列回路に近似することができる。
【００３０】
ゲート接地ＦＥＴ（Ｍ２）のドレイン端子は、３次Chebyshev型ＢＰＦの入力端子に接続される。この３次Chebyshev型ＢＰＦは、図１に示した３次Chebyshev型ＢＰＦ１０から第１容量Ｃ１ａが省かれた構成である。第１容量Ｃ１ａは、カスケード接続ＦＥＴの出力容量Ｃｏｕｔで代替される。このように、カスケード接続ＦＥＴの出力等価回路が出力抵抗Ｒｏｕｔと出力容量Cｏｕｔの直列接続で近似でき、かつ、所望の値に調整することができれば、カスケード接続ＦＥＴの内部等価回路と、外部に接続する帰還抵抗Ｒｆおよび帰還容量Ｃｆにより所望の特性を有するＢＰＦを構成することができる。よって、所望の帯域内で良好な整合状態と通過特性を実現することができる。即ち、カスケード接続ＦＥＴの出力抵抗ＲｏｕｔをＢＰＦの基準インピーダンス、一般的には５０Ωに近似し、カスケード接続ＦＥＴの出力容量Ｃｏｕｔを所望のＢＰＦ特性を実現する回路定数に一致させればよい。以下、この手法の実現性を示す。
【００３１】
図５（ａ）−（ｂ）は、本実施形態におけるカスコード接続ＦＥＴの出力インピーダンスを求めるための原理図である。カスコード接続ＦＥＴの出力インピーダンスは、低周波帯では非常に高いが、高周波帯では寄生容量の影響で低下する。出力インピーダンスの導出にあたっては、低周波帯においてカスコード接続ＦＥＴの出力抵抗を求めた文献（たとえば、B. Razavi著、黒田忠広(翻訳)、「アナログCMOS集積回路の設計  基礎編」、pp.78,pp.104）を参考にする。
【００３２】
図５（ａ）は、カスコード接続ＦＥＴの出力インピーダンスＺｏｕｔが、カスコード接続ＦＥＴ内部の出力インピーダンスＺｏと、上記帰還回路の出力インピーダンスＺｆとの合成インピーダンスであることを示す。図５（ｂ）は、図３に示したカスコード接続ＦＥＴの小信号等価回路を示す。カスコード接続ＦＥＴ内部の出力インピーダンスＺｏは、最も支配的な寄生成分としてゲート接地ＦＥＴ（Ｍ２）のソース−ドレイン間寄生容量Ｃｄｓを装荷した場合を想定する。上記帰還回路は、帰還抵抗Ｒｆおよび帰還容量Ｃｆの直列接続で構成され、当該帰還回路のインピーダンスＺｆは、帰還抵抗Ｒｆおよび帰還容量Ｃｆの合成インピーダンスとなる。
【００３３】
ゲート接地ＦＥＴ（Ｍ２）は、ソース−ドレイン間に、相互コンダクタンスｇｍ、ドレイン抵抗ｒｏおよび寄生容量Ｃｄｓが並列に接続された小信号等価回路とみなすことができる。ソース接地ＦＥＴ（Ｍ１）は、ゲート接地ＦＥＴ（Ｍ２）のドレイン側からみて、ドレイン抵抗Ｒｓとみなすことができる。
【００３４】
以下、カスコード接続ＦＥＴの出力インピーダンスＺｏｕｔを求めるための回路方程式を示す。まず、カスコード接続ＦＥＴ内部の出力インピーダンスＺｏは、下記（式１）で表される。
Ｚｏ＝Ｖ２／Ｉ２      ・・・（式１）
【００３５】
この（式１）を解くための各種パラメータは、下記（式２）〜（式７）で表される。なお、各種パラメータは、図５に示すパラメータに対応する。
Ｖ２＝Ｉ２Ｒｓ＋ｒｏＩ２２    ・・・（式２）
Ｉ２＝Ｉ２１＋Ｉ２２＋Ｉ２３    ・・・（式３）
Ｖ１＝−Ｉ２Ｒｓ    ・・・（式４）
Ｉ２１＝−ｇｍＩ２Ｒｓ    ・・・（式５）
Ｉ２２＝（Ｉ２２＋Ｉ２３）・｛Ｚ２／（ｒｏ＋Ｚ２）｝    ・・・（式６）
Ｚ２＝１／（ｊωＣｄｓ）    ・・・（式７）
【００３６】
これらのパラメータを使って、上記（式１）について解くと、カスコード接続ＦＥＴ内部の出力インピーダンスＺｏは、下記（式８）で表される。
【数１】
2008178085.tif 000003
【００３７】
以下、カスコード接続ＦＥＴの出力インピーダンスＺｏｕｔを求める演算式を簡素に表記するため、上記（式８）の一部をパラメータＡ、パラメータＢと定義する。
【数２】
2008178085.tif 000004
【００３８】
帰還抵抗Ｒｆおよび帰還容量Ｃｆの直列接続で構成される帰還回路の帰還インピーダンスＺｆは、下記（式１１）で表される。
【数３】
2008178085.tif 000005
【００３９】
最後に、カスコード接続ＦＥＴ内部の出力インピーダンスＺｏと帰還インピーダンスＺｆの合成インピーダンスを求めることにより、カスコード接続ＦＥＴ全体の出力インピーダンスＺｏｕｔを得る。カスコード接続ＦＥＴの出力インピーダンスＺｏｕｔは、下記（式１２）で表される。
Ｚｏｕｔ＝ＺｏＺｆ／（Ｚｏ＋Ｚｆ）    ・・・（式１２）
【００４０】
上記パラメータ群を使って、上記（式１２）について解くと、カスコード接続ＦＥＴ全体の出力インピーダンスＺｏｕｔは、下記（式１３）で表される。
【数４】
2008178085.tif 000006
【００４１】
以上のように、帰還回路を設けたカスコード接続ＦＥＴの出力インピーダンスＺｏｕｔの計算式は複雑であり、直感的には判り難い。以下、実際に数値計算を行うことにより、帰還回路を設けたカスコード接続ＦＥＴの出力等価回路について説明する。
【００４２】
図６〜図９は、カスコード接続ＦＥＴの出力等価回路定数の周波数依存性を示す図である。図６〜図９は、実際の数値計算結果をプロットした図であり、横軸に周波数［ＧＨｚ］、縦軸に出力抵抗Ｒｏｕｔ［Ω］および出力容量Ｃｏｕｔ［ｆＦ］をとる。
【００４３】
図６は、カスコード接続ＦＥＴに上述した帰還回路を設けない場合の周波数依存性を示す。図７は、当該帰還回路を構成する帰還容量Ｃｆの容量値を１００ｆＦ、帰還抵抗Ｒｆの抵抗値が０Ωの場合の周波数依存性を示す。すなわち、当該帰還回路として帰還抵抗Ｒｆを使用せず、帰還容量Ｃｆのみを接続した例である。図８は、当該帰還回路を構成する帰還容量Ｃｆの容量値を１００ｆＦ、帰還抵抗Ｒｆの抵抗値が１００Ωの場合の周波数依存性を示す。図９は、当該帰還回路を構成する帰還容量Ｃｆの容量値を７００ｆＦ、帰還抵抗Ｒｆの抵抗値が２７５Ωの場合の周波数依存性を示す。
【００４４】
なお、その他のパラメータを以下のように設定した。カスコード接続ＦＥＴの内、ゲート接地ＦＥＴ（Ｍ２）のドレイン抵抗ｒoを１kΩ、ソース接地ＦＥＴ（Ｍ１）のドレイン抵抗Ｒｓを１kΩ、ゲート接地ＦＥＴ（Ｍ２）のドレイン−ソース間寄生容量Ｃｄｓを５００ｆＦ、ソース接地ＦＥＴ（Ｍ１）およびゲート接地ＦＥＴ（Ｍ２）の相互コンダクタンスｇｍをともに５０ｍＳに設定した。
【００４５】
図６〜図９を参照すると、出力容量Ｃｏｕｔは周波数依存性が小さいが、出力抵抗Ｒｏｕｔは周波数依存性が大きい。特定の周波数範囲では、カスケード接続ＦＥＴの出力等価回路が抵抗と容量の直列回路で近似できることが分かる。
【００４６】
図６に示すように、ゲート接地ＦＥＴ（Ｍ２）のゲート−ドレイン間に帰還回路を設けない場合、高周波帯でも出力抵抗Ｒｏｕｔの値が１ｋΩ以上と高く、出力容量Ｃｏｕｔの値は１０ｆＦ程度と非常に低い。また、図７に示すように、帰還抵抗Ｒｆを用いず、帰還容量Ｃｆのみで構成された帰還回路を追加した場合、出力容量Ｃｏｕｔの値は１１０ｆＦと帰還容量Ｃｆの値分、高くなるが、出力抵抗Ｒｏｕｔの値は１０Ω程度まで低下している。
【００４７】
これに対し、図８、図９に示すように、当該帰還回路の構成に帰還抵抗Ｒｆも加えた場合、出力容量Ｃｏｕｔは大きく変化せずに、帰還抵抗Ｒｆを数１０Ω程度まで大きくすることができる。とくに、帰還抵抗Ｒｆの値が低い程、出力抵抗Ｒｏｕｔが広帯域にわたって一定になることがわかる。したがって、精度の高いＢＰＦ定数の決定には、帰還抵抗Ｒｆの値があまり大きくならないことが望ましい。
【００４８】
以上により、カスコード接続ＦＥＴに設けた帰還回路の定数により、その出力インピーダンスもしくは出力等価回路が出力抵抗Ｒｏｕｔと出力容量Ｃｏｕｔの直列等価回路で近似できることがわかった。ただし、実際には様々な寄生成分を付与したＦＥＴ高周波モデルを使用して回路設計を行うため、ここで示した数値計算を基にするよりも、高周波回路シミュレータを用いた最適化により出力容量Ｃｏｕｔ、出力抵抗Ｒｏｕｔを求めることが実用的である。たとえば、図６に示す結果では帰還回路を設けない場合、高い出力インピーダンスを示すはずであるが、実際のＦＥＴ高周波モデルではドレイン端子と接地間にも寄生容量が存在するため、出力インピーダンスは最初から低い値を示す。
【００４９】
図９に示した条件では、上記帰還回路の帰還容量Ｃｆの値を７００ｆＦ、帰還抵抗Ｒｆの値を２７５Ωに設定した場合、周波数帯域が３〜５ＧＨｚで、カスコード接続ＦＥＴの出力等価回路の出力抵抗Ｒｏｕｔの値は４９〜５３Ω、出力容量Ｃｏｕｔの値は６２３〜５１３ｆＦという数値範囲に収まる。このように、抵抗値や容量値がほぼ一定とならない場合、目標とする帯域内での平均値や中心値で代表させることが実用的である。本原理説明では、簡略化したモデルを用いており、実際の設計で利用する高周波モデルを用いた場合の数値例と完全に同一となるものではないことを注記する。
【００５０】
実現可能な整合状態を調べるためには、この出力インピーダンスに対してＢＰＦを接続すればよい。数値例として、帯域幅が４．２ＧＨｚ、中心周波数が３．８７３ＧＨｚ、リップルが０．５ｄＢの図１に示したような３次Chebyshev型ＢＰＦとなるように、外部の容量およびインダクタの値を決定すると、回路定数はＬ１＝３．０３ｎＨ、Ｃ１＝０．５５８ｐＦ、Ｌ２＝２．０３ｎＨ、Ｃ２＝０．８３１ｐＦとなる。ここで、Ｃ１は、ＦＥＴ側の出力容量Ｃｏｕｔに相当するため、出力容量ＣｏｕｔをＣ１にできるだけ近い値に設定すればよい。
【００５１】
図１０は、本実施形態に係る帰還回路が設けられたカスコード接続ＦＥＴの出力端に３次Chebyshev型ＢＰＦを接続した場合におけるリターンロスの周波数依存性を示す図である。横軸に周波数［ＧＨｚ］、縦軸にリターンロス［ｄＢ］とる。リターンロスは、全反射して全ての電力が戻ってきた場合は０ｄＢ、電力のすべてが負荷に吸収された場合は−∞ｄＢと表す指標である。したがって、マイナス値（ｄＢ単位）が大きいほど、よい伝送系と評価される。図１０では、３ＧＨｚから５ＧＨｚの間に、約−３７ｄＢ程度の極が発生する。リターンロスの優劣や極の存在は、選択するＢＰＦ性能により決まる。
【００５２】
以上のように、カスコード接続ＦＥＴのゲート接地ＦＥＴ（Ｍ２）のドレイン端子およびゲート端子間に、抵抗および容量の直列回路からなる帰還回路を設け、かつ、ドレイン端子に所望のＢＰＦ回路を設けることにより、広帯域に出力整合が得られることが説明できる。なお、３次Chebyshev型ＢＰＦを例に原理を説明したが、２次Butterworth型ＢＰＦの場合も同様の原理となるため、説明を省略する。
【００５３】
なお、上述したカスコード接続ＦＥＴの出力インピーダンスの導出過程では、帰還抵抗Ｒｆおよび帰還容量Ｃｆの直列回路の一端をゲート接地ＦＥＴのドレイン端子に接続し、もう一方の端子を接地電位と仮定している（図５参照）。即ち、帰還抵抗Ｒｆおよび帰還容量Ｃｆの直列回路のもう一端は接地端子や、交流的に接地電位となっている電源端子へ接続しても、カスコード接続ＦＥＴの出力インピーダンスを調整できる効果は同等である。従って、帰還抵抗Ｒｆおよび帰還容量Ｃｆの直列回路はゲート接地ＦＥＴのドレイン端子と接地端子間に挿入してもよく、ゲート接地ＦＥＴのドレイン端子と電源端子間に挿入してもよい。
【００５４】
以下、上述した実施形態の原理を前提に、具体的な実施例について説明する。
図１１は、実施例１に係る広帯域出力増幅器１００の回路構成を示す。この広帯域出力増幅器における素子の接続構成は、図４に示した広帯域出力増幅器５０における接続構成と同様であるため、その説明を省略する。
【００５５】
以下、本実施例に係る広帯域出力増幅器１００の各種パラメータ条件について説明する。この広帯域出力増幅器１００は、３〜５ＧＨｚ帯での使用を前提にする。電源電圧Ｖｄｄを１．８Ｖに設定する。カスコード接続ＦＥＴを構成するソース接地ＦＥＴ（Ｍ１）およびゲート接地ＦＥＴ（Ｍ２）を、ともにｎｃｈ−ＭＯＳＦＥＴで構成する。ソース接地ＦＥＴ（Ｍ１）およびゲート接地ＦＥＴ（Ｍ２）のいずれのゲート長も０．１８ｕｍに設定し、いずれのゲート幅も２００ｕｍに設定する。ソース接地ＦＥＴ（Ｍ１）の第１バイアス電圧Ｖｇ１を０．７Ｖに設定し、ゲート接地ＦＥＴ（Ｍ２）の第２バイアス電圧Ｖｇ２を１．５Ｖに設定する。カスコード接続ＦＥＴの全動作バイアス電流を１０．８ｍＡに設定する。バイパス容量Ｃｂを１０ｐＦに設定する。
【００５６】
上述したように実際の設計では、高周波ＭＯＳＦＥＴの動作を精度よく表現するために、多くの寄生成分を含んだモデルが使用される。このため、帰還回路を装荷したカスコード接続ＦＥＴの出力等価回路の導出には、最適化による手法が実用的である。
【００５７】
図１２は、実施例１に係るカスコード接続ＦＥＴの出力等価回路定数の内、出力抵抗Ｒｏｕｔの帰還回路依存性を示す図である。横軸に帰還容量Ｃｆ［ｐＦ］、縦軸に出力抵抗Ｒｏｕｔ［Ω］をとる。帰還抵抗Ｒｆの値が０Ω（図中、Ｒｆ１と表記する）の場合、５０Ω（図中、Ｒｆ２と表記する）の場合、および１００Ω（図中、Ｒｆ３と表記する）の場合をプロットしている。
【００５８】
図１３は、実施例１に係るカスコード接続ＦＥＴの出力等価回路定数の内、出力容量Ｃｏｕｔの帰還回路依存性を示す図である。横軸に帰還容量Ｃｆ［ｐＦ］、縦軸に出力容量Ｃｏｕｔ［ｆＦ］をとる。帰還抵抗Ｒｆの値が０Ω（図中、Ｒｆ１と表記する）の場合、５０Ω（図中、Ｒｆ２と表記する）の場合、および１００Ω（図中、Ｒｆ３と表記する）の場合をプロットしている。
【００５９】
図１２、図１３に示すように、上記帰還回路を構成する帰還抵抗Ｒｆの値および帰還容量Ｃｆの値ｐＦを変化させると、出力抵抗Ｒｏｕｔおよび出力容量Ｃｏｕｔの値が変化する。ここで、帰還抵抗Ｒｆの値が大きいほど、最適化する際の誤差値が高くなり、出力抵抗Ｒｏｕｔおよび出力容量Ｃｏｕｔから構成される直列回路で近似することが難しくなる。たとえば、帰還抵抗Ｒｆの値が１００Ω以上は実用的でない。
【００６０】
図１４は、実施例１に係る３次Chebyshev型ＢＰＦの回路定数例を示す。これらの回路定数は、３次Chebyshev型ＢＰＦ１０の基準インピーダンスが５０Ω、中心周波数が３．８７３ＧＨｚを前提とする。中心周波数ｆｃは３および５ＧＨｚの相乗平均であり、ｓｑｒｔ（３ＧＨｚ×５ＧＨｚ）で求められる。図１４に示す表は、実現可能な出力端反射係数や動作帯域の組合せをまとめた例である。
【００６１】
本実施例では、帰還回路の定数として、Ｃｆ＝０．７ｐＦ、Ｒｆ＝７２．５Ω、ＢＰＦ回路の定数として、リップル＝０．２ｄＢ、帯域４．２ＧＨｚ、Ｌ１＝２．３２５ｎＨ、Ｃ１＝０．７２６ｐＦ、Ｌ２＝１．９３３ｎＨ、Ｃ２＝０．８７３ｐＦを選択する。
【００６２】
図１５は、実施例１に係る広帯域出力増幅器１００の周波数特性を示す。縦軸に利得Ｇ、出力反射損失Ｒ［ｄＢ］、横軸に周波数［ＧＨｚ］をとる。図１５を参照すると、出力整合を満たすが、利得Ｇが平坦になっていない。
【００６３】
図１６は、実施例１の変形例１に係る広帯域出力増幅器１５０の回路構成を示す。この広帯域出力増幅器１５０は、図１１に示した広帯域出力増幅器１００の入力端子に、整合回路を設けた構成である。本変形例では、逆Ｌ字型のＬＣ回路を用いている。すなわち、ソース接地ＦＥＴ（Ｍ１）のゲート端子と入力端子との間に第５インダクタＬ５を設け、第５インダクタＬ５とグラウンドとの間に第５容量を設けている。第５インダクタＬ５の値を２ｎＨ、第５容量Ｃ５の値を０．７０ｐＦに設定する。その他の構成は、図１１に示した広帯域出力増幅器１００の構成と同様のため、説明を省略する。
【００６４】
図１７は、実施例１の変形例１に係る広帯域出力増幅器１５０の周波数特性を示す。縦軸に利得Ｇ、出力反射損失Ｒ［ｄＢ］、横軸に周波数［ＧＨｚ］をとる。図１７を参照すると、入力側に好適な整合回路を設けることにより、広帯域に平坦な利得Ｇと出力整合を満たしていることがわかる。
【００６５】
図１８は、実施例２に係る広帯域出力増幅器２００の回路構成を示す。この広帯域出力増幅器２００は、カスコード接続ＦＥＴで構成されたトランスコンダクタンス増幅器の負荷に２次Butterworth型ＢＰＦを搭載した構成である。当該カスコード接続ＦＥＴの構成は、図１１に示した実施例１に係る広帯域出力増幅器１００のカスコードＦＥＴの構成と同様である。当該２次Butterworth型ＢＰＦの出力端子には、カップリング容量ＣＣが接続される。このカップリング容量ＣＣは、直流電流が外部に流出することを防ぐ。ＢＰＦ特性に影響しないような大きな値を選ぶ必要がある。
【００６６】
ゲート接地ＦＥＴ（Ｍ２）のドレイン端子は、２次Butterworth型ＢＰＦの入力端子に接続される。この２次Butterworth型ＢＰＦは、図２に示した２次Butterworth型ＢＰＦ２０から第４容量Ｃ２１が省かれた構成である。第４容量Ｃ２１は、カスケード接続ＦＥＴの出力容量Ｃｏｕｔで代替される。このように、カスケード接続ＦＥＴの出力等価回路が出力抵抗Ｒｏｕｔと出力容量Cｏｕｔの直列接続で近似でき、かつ、所望の値に調整することができれば、カスケード接続ＦＥＴの内部等価回路と、外部に接続する帰還抵抗Ｒｆおよび帰還容量Ｃｆにより所望の特性を有するＢＰＦを構成することができる。
【００６７】
以下、本実施例に係る広帯域出力増幅器２００の各種パラメータ条件について説明する。なお、帯域、電源電圧、使用するＦＥＴのゲート長、ゲート幅、およびバイアス電圧、バイアス電流、およびバイパス容量Ｃｂの値は、実施例１に係る広帯域出力増幅器１００と同様である。カップリング容量ＣＣの値を１０ｐＦに設定する。
【００６８】
図１９は、実施例２に係る２次Butterworth型ＢＰＦの回路定数例を示す。これらの回路定数は、２次Butterworth型ＢＰＦの基準インピーダンスが５０Ω、中心周波数が３．８７３ＧＨｚを前提とする。図１９に示す表は、実現可能な出力端反射係数や動作帯域の組合せをまとめた例である。Butterworth型はリップルのないフラットな帯域通過特性を有しているため、帯域、中心周波数、次数、および基準インピーダンスが決まれば、インダクタンス値と容量値は一意的に決まる。
【００６９】
本実施例では、帰還回路の定数として、Ｃｆ＝０．５５ｐＦ、Ｒｆ＝７５Ω、ＢＰＦ回路の定数として、帯域４．２ＧＨｚ、Ｌ２１＝２．６８０ｎＨ、Ｃ２１＝０．６３０ｐＦ、Ｌ２２＝１．５７６ｎＨ、Ｃ２２＝１．０７２ｐＦを選択する。
【００７０】
図２０は、実施例２に係る広帯域出力増幅器２００の周波数特性を示す。縦軸に利得Ｇ、出力反射損失Ｒ［ｄＢ］、横軸に周波数［ＧＨｚ］をとる。図２０を参照すると、出力整合を満たすが、利得Ｇが平坦になっていない。
【００７１】
図２１は、実施例２の変形例に係る広帯域出力増幅器２５０の回路構成を示す。この広帯域出力増幅器２５０は、図１８に示した広帯域出力増幅器２００の入力端子に、整合回路を設けた構成である。本変形例でも、図１６に示した実施例１の変形例１に係る広帯域出力増幅器１５０と同様に、当該整合回路として、逆Ｌ字型のＬＣ回路を用いている。本変形例では、第５インダクタＬ５の値を２．５ｎＨ、第５容量Ｃ５の値を０．７０ｐＦに設定する。その他の構成は、図１８に示した広帯域出力増幅器２００の構成と同様のため、説明を省略する。
【００７２】
図２２は、実施例２の変形例に係る広帯域出力増幅器２５０の周波数特性を示す。縦軸に利得Ｇ、出力反射損失Ｒ［ｄＢ］、横軸に周波数［ＧＨｚ］をとる。図２２を参照すると、入力側に好適な整合回路を設けることにより、広帯域に平坦な利得Ｇと出力整合条件を満たしていることがわかる。
【００７３】
図２３は、実施例３に係る広帯域出力増幅器３００の回路構成を示す。この広帯域出力増幅器３００は、利得の平坦性を得るために、実施例１に係る広帯域出力増幅器１００の前段に別な増幅段を備えた構成である。この増幅段は、カスコード接続ＦＥＴで構成されたトランスコンダクタンス増幅器に誘導性負荷を搭載した構成である。
【００７４】
当該カスコード接続ＦＥＴは、ソース接地ＦＥＴ（Ｍ３）のドレイン端子とゲート接地ＦＥＴ（Ｍ４）のソース端子とが接続された構成である。ソース接地ＦＥＴ（Ｍ３）は入力段を、ゲート接地ＦＥＴ（Ｍ４）を出力段を構成する。ソース接地ＦＥＴ（Ｍ３）のゲート端子には、第３抵抗を介して第３バイアス電圧Ｖｇ３が印加される。また、小信号の高周波信号ＲＦｉｎが前段から入力される。ソース接地ＦＥＴ（Ｍ３）のソース端子は接地される。
【００７５】
ゲート接地ＦＥＴ（Ｍ４）のゲート端子には、電源電圧Ｖｄｄが、第４バイアス電圧として印加される。ゲート接地ＦＥＴ（Ｍ４）のドレイン端子は、誘導性負荷として作用する、負荷抵抗ＲＬおよび負荷インダクタＬＬから構成される直列回路の入力端子に接続される。当該カスコード接続ＦＥＴの出力信号は、カップリング容量ＣＣを介して後段のソース接地ＦＥＴ（Ｍ１）のゲート端子に入力される。
【００７６】
以下、本実施例に係る広帯域出力増幅器３００の各種パラメータ条件について説明する。前段および後段の増幅器の電源電圧Ｖｄｄを１．８Ｖに設定する。前段および後段のカスコード接続ＦＥＴを構成するすべてのＦＥＴをｎｃｈ−ＭＯＳＦＥＴで構成し、それらのＦＥＴのゲート長を０．１８ｕｍに、ゲート幅を１００ｕｍに設定する。前段および後段のソース接地ＦＥＴ（Ｍ１）、（Ｍ３）の第１バイアス電圧Ｖｇ１および第３バイアス電圧Ｖｇ３を０．７Ｖに設定する。前段および後段のゲート接地ＦＥＴ（Ｍ２）、（Ｍ４）の第２バイアス電圧Ｖｇ２および第４バイアス電圧を、それぞれ１．５Ｖおよび１．８Ｖに設定する。カスコード接続ＦＥＴの全動作バイアス電流を１１．３ｍＡに設定する。
【００７７】
次に、上記図１４を参照して、インダクタおよび容量の定数を選択する。本実施例では、帰還回路の定数として、Ｃｆ＝０．４ｐＦ、Ｒｆ＝６５Ω、ＢＰＦ回路の定数として、リップル＝０．０７ｄＢ、帯域２ＧＨｚ、Ｌ１＝３．７７５ｎＨ、Ｃ１＝０．４４７ｐＦ、Ｌ２＝０．９３７ｎＨ、Ｃ２＝１．８０３ｐＦを選択する。
【００７８】
次に、前段のカスコード接続ＦＥＴの負荷回路として、ＲＬ＝４０Ω、ＬＬ＝２ｎＨを用いる。負荷抵抗ＲＬおよび負荷インダクタの値は、利得平坦性を考慮して決定される。このような誘導性負荷は周波数の増加に対してインピーダンスが増大するため、後段増幅器の利得が、周波数が増加するにしたがい低下するときは前段増幅器を併用することにより、帯域内の利得を平坦化することができる。
【００７９】
なお、バイパス容量Ｃｂおよびカップリング容量ＣＣは、大きな容量値を用いる。たとえば、１０ｐＦを使用すればよい。また、第１抵抗Ｒ１、第２抵抗Ｒ２、第３抵抗Ｒ３および第４抵抗Ｒ４は、バイアス印加用の抵抗であり、２０００Ω程度の高い抵抗値を使用すればよい。
【００８０】
図２４は、実施例３に係る広帯域出力増幅器３００の周波数特性を示す。縦軸に利得Ｇ、出力反射損失Ｒ［ｄＢ］、横軸に周波数［ＧＨｚ］をとる。図２４を参照すると、入力側に別のカスコード接続増幅段を設けることにより、広帯域に平坦な利得Ｇと出力整合条件を満たしていることがわかる。
【００８１】
以上の説明から明らかなように本実施形態によれば、バンドパスフィルタの特性と、出力整合を容易かつ整合的に設定または調整することができる。この点、バンドバスフィルタの特性の設定と、出力整合の設定を別個に行う場合、設定値の整合性がとれない場合が生じ、再調整が必要となる。
【００８２】
また、広帯域に出力整合が得られる増幅器には帰還型や分布定数型があるが、回路面積増大や消費電力増大などの問題がある。この点、本実施形態によれば、帰還型や分布定数型と比較し、回路面積や消費電力の増大なしに広帯域にわたって良好な出力整合が得られる。
【００８３】
以上、本発明をいくつかの実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組合せにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００８４】
図２５は、実施例１の変形例２に係る広帯域出力増幅器１６０の回路構成を示す。この広帯域出力増幅器１６０は、帰還抵抗Ｒｆおよび帰還容量Ｃｆが直接に接続される直列回路が、図１１に示した広帯域出力増幅器１００のようにゲート接地ＦＥＴ（Ｍ２）のドレイン端子とゲート端子間に挿入されるのではなく、ゲート接地ＦＥＴ（Ｍ２）のドレイン端子と接地端子間に挿入される。その他の構成は、図１１に示した広帯域出力増幅器１００の構成と同様のため、説明を省略する。本変形例によっても、図１１に示した広帯域出力増幅器１００と同様の効果を奏する。
【００８５】
図２６は、実施例１の変形例３に係る広帯域出力増幅器１７０の回路構成を示す。この広帯域出力増幅器１７０は、帰還抵抗Ｒｆおよび帰還容量Ｃｆが直接に接続される直列回路が、図１１に示した広帯域出力増幅器１００のようにゲート接地ＦＥＴ（Ｍ２）のドレイン端子とゲート端子間に挿入されるのではなく、ゲート接地ＦＥＴ（Ｍ２）のドレイン端子と電源端子間に挿入される。この場合、バイパス容量等を用いて電源端子は交流的に接地電位となっている必要がある。その他の構成は、図１１に示した広帯域出力増幅器１００の構成と同様のため、説明を省略する。本変形例によっても、図１１に示した広帯域出力増幅器１００と同様の効果を奏する。このように、当該直列回路をどの箇所に挿入するかは、デバイス配置やパターンレイアウトを鑑みて決定すればよい。
【００８６】
上述した実施形態では、３次Chebyshev型ＢＰＦおよび２次Butterworth型ＢＰＦを出力整合回路に備えた場合について説明したが、その他の次数や通過特性を有するＢＰＦを用いた場合にも同様に適用可能である。また、ＢＰＦの基準インピーダンスや構成素子の数値を変更しても同様に適用可能である。また、能動素子についてもＦＥＴだけでなくバイポーラ型トランジスタを用いてもよいし、差動構成としてもよい。さらに、増幅器だけでなく、カスコード接続ＦＥＴを利用したミキサなど、ＧＨｚ帯信号を出力する高周波回路にも適用可能できる。
【００８７】
なお、上述した実施形態では発明の原理を明確にするため、ＦＥＴについては実際の高周波モデルを使用し、整合回路に用いるインダクタ、容量については理想素子モデルを使用した。
【図面の簡単な説明】
【００８８】
【図１】３次Chebyshev型ＢＰＦの回路構成を示す図である。
【図２】２次Butterworth型ＢＰＦの回路構成を示す図である。
【図３】図１および図２に示した３次Chebyshev型ＢＰＦおよび２次Butterworth型ＢＰＦにおける回路定数例を示す図である。
【図４】実施形態の原理を説明するための広帯域出力増幅器の回路構成を示した図である。
【図５】５（ａ）−（ｂ）は、実施形態におけるカスコード接続ＦＥＴの出力インピーダンスを求めるための原理図である。
【図６】カスコード接続ＦＥＴの出力等価回路定数の周波数依存性（帰還回路なし）を示す図である。
【図７】カスコード接続ＦＥＴの出力等価回路定数の周波数依存性（帰還容量Ｃｆの容量値を１００ｆＦ、帰還抵抗Ｒｆの抵抗値が０Ω）を示す図である。
【図８】カスコード接続ＦＥＴの出力等価回路定数の周波数依存性（帰還容量Ｃｆの容量値を１００ｆＦ、帰還抵抗Ｒｆの抵抗値が１００Ω）を示す図である。
【図９】カスコード接続ＦＥＴの出力等価回路定数の周波数依存性（帰還容量Ｃｆの容量値を７００ｆＦ、帰還抵抗Ｒｆの抵抗値が２７５Ω）を示す図である。
【図１０】実施形態に係る帰還回路が設けられたカスコード接続ＦＥＴの出力端に３次Chebyshev型ＢＰＦを接続した場合におけるリターンロスの周波数依存性を示す図である。
【図１１】実施例１に係る広帯域出力増幅器の回路構成を示す図である。
【図１２】実施例１に係るカスコード接続ＦＥＴの出力等価回路定数の内、出力抵抗Ｒｏｕｔの帰還回路依存性を示す図である。
【図１３】実施例１に係るカスコード接続ＦＥＴの出力等価回路定数の内、出力容量Ｃｏｕｔの帰還回路依存性を示す図である。
【図１４】実施例１に係る３次Chebyshev型ＢＰＦの回路定数例を示す図である。
【図１５】実施例１に係る広帯域出力増幅器の周波数特性を示す図である。
【図１６】実施例１の変形例１に係る広帯域出力増幅器の回路構成を示す図である。
【図１７】実施例１の変形例１に係る広帯域出力増幅器の周波数特性を示す図である。
【図１８】実施例２に係る広帯域出力増幅器の回路構成を示す図である。
【図１９】実施例２に係る２次Butterworth型ＢＰＦの回路定数例を示す図である。
【図２０】実施例２に係る広帯域出力増幅器の周波数特性を示す図である。
【図２１】実施例２の変形例に係る広帯域出力増幅器の回路構成を示す図である。
【図２２】実施例２の変形例に係る広帯域出力増幅器の周波数特性を示す図である。
【図２３】実施例３に係る広帯域出力増幅器の回路構成を示す図である。
【図２４】実施例３に係る広帯域出力増幅器の周波数特性を示す図である。
【図２５】実施例１の変形例２に係る広帯域出力増幅器の回路構成を示す図である。
【図２６】実施例１の変形例３に係る広帯域出力増幅器の回路構成を示す図である。
【符号の説明】
【００８９】
１０  ３次Chebyshev型ＢＰＦ、  ２０  ２次Butterworth型ＢＰＦ、  ３０  アンテナ、  ５０  広帯域出力増幅器、  Ｍ１  ソース接地ＦＥＴ、  Ｍ２  ゲート接地ＦＥＴ、  Ｒｆ  帰還抵抗、  Ｃｆ  帰還容量。  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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