(57)【要約】【課題】アンリエイリアス処理から、その処理結果を記憶手段に書き込むまでに要する時間を短縮する。【解決手段】アンチエイリアス回路２５０には、ＶＲＡＭにおけるデータの書き込み単位となるビット数を、出力画像データにおける１画素あたりのビット数で除した数以上の１６個のビットカウンタ２５１が設けられている。アンチエイリアス回路２５０は、入力された画像データから１６個又は４個の画素を含む複数の画像ブロックを抽出して、抽出した各々の画像ブロックに含まれる画素の画素値に基づいて、各々の画像ブロックを１画素としたときの画素値を表す３２ビットのビット列を出力する。アンチエイリアス回路２５０から出力された３２ビットのビット列は、１回のメモリアクセスでＶＲＡＭに書き込まれる。【選択図】図２
2008233971.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素値を含む画像データから、それぞれ所定数の画素からなる複数の画像ブロックを抽出し、抽出した画像ブロックに含まれる各画素の画素値に基づいて、各々の前記画像ブロックを１画素としたときの画素値を算出し、算出した画素値を、記憶手段に書き込むデータとして出力する画像処理回路であって、
各々の前記画像ブロックに含まれる複数の画素のうち、所定画素値の画素の個数を数え、当該個数を表すビット列をそれぞれ出力する複数の計数手段と、
各々の前記計数手段によって出力されるビット列のビット数のそれぞれを、前記記憶手段に画素値を書き込むときのビット数に変換し、当該ビット数に変換されたビット列をそれぞれ出力する変換手段と、
前記変換手段によって出力された複数のビット列を、前記記憶手段におけるデータの書き込み単位となるビット数のビット列にまとめて出力する出力手段とを備え、
前記計数手段は、
前記記憶手段におけるデータの書き込み単位となるビット数を、前記画像ブロックを１画素として算出した画素値のビット数で除した数以上設けられている
ことを特徴とする画像処理回路。
【請求項２】
第１の動作モードと、前記画像ブロックに含まれる画素の数が前記第１のモードの場合よりも少ない第２の動作モードと、
前記第１の動作モードと前記第２の動作モードのうち、いずれか一方の動作モードを選択するモード選択手段を備え、
前記複数の計数手段は、前記第２の動作モードにおいて前記記憶手段におけるデータの書き込み単位となるビット数を、前記画像ブロックを１画素として算出した画素値のビット数によって除した数以上設けられており、
これら複数の前記計数手段の各々は、前記モード選択手段によって選択された動作モードに応じた数の画素からなる前記画像ブロックを抽出し、抽出した画像ブロックに含まれる複数の画素のうち、所定画素値の画素の個数を数えて、当該個数を表すビット列を出力し、
前記変換手段は、各々の前記計数手段によって出力されるビット列のビット数を、前記モード選択手段によって選択された動作モードにおいて前記記憶手段に各々の前記画素値を書き込むときのビット数に変換し、当該ビット数に変換されたビット列をそれぞれ出力する
ことを特徴とする請求項１記載の画像処理回路。
【請求項３】
前記複数の計数手段のうち、
前記第１の動作モードにおいて前記記憶手段におけるデータの書き込み単位となるビット数を、前記画像ブロックを１画素として算出した画素値のビット数によって除した数の計数手段は、
前記モード選択手段によって選択された動作モードに応じた数の画素からなる前記画像ブロックを抽出し、抽出した画像ブロックに含まれる複数の画素のうち、所定画素値の画素の個数を数えて、当該個数を表すビット列を出力し、
それ以外の計数手段は、
前記モード選択手段によって第２の動作モードが選択された場合に、当該第２の動作モードに応じた数の画素からなる前記画像ブロックを抽出し、抽出した画像ブロックに含まれる複数の画素のうち、所定画素値の画素の個数を数えて、当該個数を表すビット列を出力する
ことを特徴とする請求項２記載の画像処理回路。
【請求項４】
前記変換手段は、
前記計数手段によって出力されたビット列と、前記記憶手段に各々の前記画素値を書き込むときのビット列との対応関係を表す変換テーブルに基づいてビット数を変換したビット列を出力するか、又は、前記計数手段によって出力されたビット列を前記記憶手段に各々の前記画素値を書き込むときの予め定められたビット列に変換するクリッピング回路を用いてビット数を変換したビット列を出力する
ことを特徴とする請求項１記載の画像処理回路。
【請求項５】
請求項１乃至４のいずれか１項に記載の画像処理回路と、
前記記憶手段に書き込まれたデータに基づいて画像を表示する表示部と
を備えた表示装置。
【請求項６】
請求項１乃至４のいずれか１項に記載の画像処理回路と、
前記記憶手段に書き込まれたデータに基づいて印刷を行う印刷部と
を備えた印刷装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像の平滑化を行うための技術に関する。
【背景技術】
【０００２】
画像処理技術の一つとして、アンチエイリアス処理と呼ばれる、画像平滑化の技術が広く知られている。このアンチエイリアス処理では、入力画像において例えば４行×４列の計１６個の画素の画素値から１つの画素の画素値を算出し、算出した画素値からなる出力画像を生成して出力する。例えば白と黒の画素によって表現された文字が描画された画像に、このアンチエイリアス処理を施すと、その文字の輪郭を中間色で補うことができる。これにより、斜めに描画された輪郭部分に発生するジャギーと呼ばれる階段状のギザギザを滑らかな曲線にすることが可能となる。特許文献１には、このアンチエイリアス処理をハードウェアで実現するための技術が開示されている。
【特許文献１】特開２００４−２８７９６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
アンチエイリアス処理が施された画像データは、ＶＲＡＭ（Video Random Access Memory）などのメモリにいったん書き込まれた後、そのメモリから読み出されて表示体に表示される。この表示体の階調数が例えば１６階調である場合には、１画素あたりの画素値は４ビットのビット列で表現される。一方、一般的なメモリでは、１回のメモリアクセスで書き込めるデータ量は３２ビットである。画素値をメモリに書き込む方法として、例えば１画素あたりの画素値を４ビットずつメモリに書き込むような方法を採った場合には、頻繁にメモリアクセスが発生するため、書込処理に要する時間が長くなってしまう。また、３２ビット分の画素値（画素８個分の画素値）を一度に出力するべく、８画素分のアンチエイリアス処理を行ってから、１回のメモリアクセスで３２ビットのビット列をメモリに書き込むという方法もある。この後者の方法は、前者の方法よりは処理の高速化に寄与するものの、アンチエイリアス処理を８回行ってから３２ビットのビット列をメモリに書き込むことになるため、アンチエイリアス処理に要する時間が長くなってしまうという問題がある。
【０００４】
本発明は、このような背景に鑑みてなされたものであり、アンリエイリアス処理から、その処理結果を記憶手段に書き込むまでに要する時間を短縮することを目的とする。
【課題を解決するための手段】
【０００５】
上記課題を解決するため、本発明は、複数の画素値を含む画像データから、それぞれ所定数の画素からなる複数の画像ブロックを抽出し、抽出した画像ブロックに含まれる各画素の画素値に基づいて、各々の前記画像ブロックを１画素としたときの画素値を算出し、算出した画素値を、記憶手段に書き込むデータとして出力する画像処理回路であって、各々の前記画像ブロックに含まれる複数の画素のうち、所定画素値の画素の個数を数え、当該個数を表すビット列をそれぞれ出力する複数の計数手段と、各々の前記計数手段によって出力されるビット列のビット数のそれぞれを、前記記憶手段に画素値を書き込むときのビット数に変換し、当該ビット数に変換されたビット列をそれぞれ出力する変換手段と、前記変換手段によって出力された複数のビット列を、前記記憶手段におけるデータの書き込み単位となるビット数のビット列にまとめて出力する出力手段とを備え、前記計数手段は、前記記憶手段におけるデータの書き込み単位となるビット数を、前記画像ブロックを１画素として算出した画素値のビット数で除した数以上設けられていることを特徴とする画像処理回路を提供する。
【０００６】
さらに、第１の動作モードと、前記画像ブロックに含まれる画素の数が前記第１のモードの場合よりも少ない第２の動作モードと、前記第１の動作モードと前記第２の動作モードのうち、いずれか一方の動作モードを選択するモード選択手段を備え、前記複数の計数手段は、前記第２の動作モードにおいて前記記憶手段におけるデータの書き込み単位となるビット数を、前記画像ブロックを１画素として算出した画素値のビット数によって除した数以上設けられており、これら複数の前記計数手段の各々は、前記モード選択手段によって選択された動作モードに応じた数の画素からなる前記画像ブロックを抽出し、抽出した画像ブロックに含まれる複数の画素のうち、所定画素値の画素の個数を数えて、当該個数を表すビット列を出力し、前記変換手段は、各々の前記計数手段によって出力されるビット列のビット数を、前記モード選択手段によって選択された動作モードにおいて前記記憶手段に各々の前記画素値を書き込むときのビット数に変換し、当該ビット数に変換されたビット列をそれぞれ出力することが望ましい。
【０００７】
前記複数の計数手段のうち、前記第１の動作モードにおいて前記記憶手段におけるデータの書き込み単位となるビット数を、前記画像ブロックを１画素として算出した画素値のビット数によって除した数の計数手段は、前記モード選択手段によって選択された動作モードに応じた数の画素からなる前記画像ブロックを抽出し、抽出した画像ブロックに含まれる複数の画素のうち、所定画素値の画素の個数を数えて、当該個数を表すビット列を出力し、それ以外の計数手段は、前記モード選択手段によって第２の動作モードが選択された場合に、当該第２の動作モードに応じた数の画素からなる前記画像ブロックを抽出し、抽出した画像ブロックに含まれる複数の画素のうち、所定画素値の画素の個数を数えて、当該個数を表すビット列を出力することが望ましい。
【０００８】
前記変換手段は、前記計数手段によって出力されたビット列と、前記記憶手段に各々の前記画素値を書き込むときのビット列との対応関係を表す変換テーブルに基づいてビット数を変換したビット列を出力するか、又は、前記計数手段によって出力されたビット列を前記記憶手段に各々の前記画素値を書き込むときの予め定められたビット列に変換するクリッピング回路を用いてビット数を変換したビット列を出力することが望ましい。
【０００９】
また、本発明は、上記いずれかに記載の画像処理回路と、前記記憶手段に書き込まれたデータに基づいて画像を表示する表示部とを備えた表示装置を提供する。
【００１０】
さらに、本発明は、上記いずれかに記載の画像処理回路と、前記記憶手段に書き込まれたデータに基づいて印刷を行う印刷部とを備えた印刷装置を提供する。
【発明を実施するための最良の形態】
【００１１】
［実施形態］
図１は、本実施形態に係る画像表示装置１の構成を示す図である。
同図に示すように、画像表示装置１は、ＣＰＵ１１（Central Processing Unit）と、ＲＯＭ１２（Read Only Memory）と、ＲＡＭ１３（Random Access Memory）と、ＶＲＡＭ１４（Video Random Access Memory）と、記憶性液晶表示体１５と、表示制御装置１６と、電源１７と、電源制御装置１８と、コネクタ１９と、記憶制御装置２０と、Ｉ／Ｏ２１と、キー２２と、記憶装置２３と、画像処理回路２５とを備えている。ＣＰＵ１１は、ＲＯＭ１２に記憶されている制御プログラムを読み出してＲＡＭ１３に展開し、その制御プログラムに記述された手順に従って処理を実行する。キー２２は、利用者によって操作される操作手段であり、ペンデバイスやジョイスティックなどの操作デバイスを含んでいる。Ｉ／Ｏ２１は、キー２２の操作状態を監視しており、ユーザによってキー２２が操作されるとその操作に応じた信号をＣＰＵ１１に供給する。電源１７は、例えば充電可能な電池であり、電源制御装置１８は、電源１７のオンオフ制御や電力の残量監視など各種の電源管理を行う。
【００１２】
コネクタ１９に対しては、リムーバブルメディアなどの可搬性の外付記憶装置２４が着脱自在である。この外付記憶装置２４は、例えばＳＤ（Secure Digital）カードのようなフラッシュメモリ内蔵のカード型記憶媒体であってもよいし、例えばフレキシブルディスクなどの磁気媒体を利用したディスク型記憶媒体であってもよい。記憶装置２３は、フラッシュメモリやハードディスクなどの不揮発性の記憶媒体であり、画像表示装置１に内蔵されている。記憶装置２３又は外付記憶装置２４には、テキスト（文字）、グラフィック（図形）又はイメージ（写真画像）などの画像を表す画像データが記憶されている。この画像データは、白を表す「０」という画素値と、黒を表す「１」という画素値から構成される。記憶制御装置２０は、ＣＰＵ１１の指示に従い、記憶装置２３又は外付記憶装置２４から画像データを読み出して画像処理回路２５に供給する。
【００１３】
画像処理回路２５は、アンチエイリアス回路２５０を備えており、ＣＰＵ１１の指示に従い、このアンチエイリアス回路２５０を用いて、供給された画像データに対してアンチエイリアス処理を施し、これをＶＲＡＭ１４に格納する。ＶＲＡＭ１４は、記憶性液晶表示体１５に表示する画像データを保持するための記憶媒体である。このＶＲＡＭ１４においては、３２ビットを単位としてデータの書き込みが行われる。記憶性液晶表示体１５は、コレステリック液晶や電気泳動などを利用した表示手段であり、電力供給が停止しても画像を表示し続けることができるという記憶性を有している。ＶＲＡＭ１４に書き込まれた画像データは、ＣＰＵ１１の指示の下で表示制御装置１６に供給される。表示制御装置１６は記憶性液晶表示体１５を制御して、供給された画像データに基づいた画像を表示させる。
【００１４】
次に、アンチエイリアス回路２５０の構成について詳細に説明する。
図２は、アンチエイリアス回路２５０の構成を示す図である。同図に示すように、アンチエイリアス回路２５０は、１６個のビットカウンタ２５１と、１６個のビット数変換回路２５２と、１個のビット列合成回路２５３とを備えている。このアンチエイリアス回路２５０では、複数のビットカウンタ２５１と複数のビット数変換回路２５２とがそれぞれ同時に動作することで、複数のアンチエイリアス処理が並行して実行されるようになっている。
【００１５】
画像表示装置１は、第１の動作モード又は第２の動作モードという動作モードを有している。この動作モードの別はユーザの指定に応じてＣＰＵ１１が選択し、ＣＰＵ１１が選択した動作モードに対応するモード選択信号Ｍをアンチエイリアス回路２５０に供給する。アンチエイリアス回路２５０は、供給されたモード選択信号Ｍが表す動作モードに応じて異なる処理を行う。例えば、第１の動作モードを表すモード選択信号Ｍが供給された場合、アンチエイリアス回路２５０は、入力された画像データから、それぞれ４行×４列の計１６個の画素からなる８個の画像ブロックを抽出する。そして、アンチエイリアス回路２５０は、抽出した各々の画像ブロックに含まれる画素の画素値に基づいて、各々の画像ブロックを１画素としたときの画素値を４ビットで表した、合計３２ビットのビット列を出力する。一方、第２の動作モードを表すモード選択信号Ｍが供給された場合、アンチエイリアス回路２５０は、入力された画像データから、それぞれ２行×２列の計４個の画素を含む１６個の画像ブロックを抽出する。そして、アンチエイリアス回路２５０は、抽出した各々の画像ブロックに含まれる画素の画素値に基づいて、各々の画像ブロックを１画素としたときの画素値を２ビットで表した、合計３２ビットのビット列を出力する。
【００１６】
ここで、アンチエイリアス回路２５０に設けられるビットカウンタ２５１の数について説明する。
本実施形態では、アンチエイリアス回路２５０から出力される画像データを、ＶＲＡＭ１４におけるデータの書き込み単位となるビット数で書き込むために、ＶＲＡＭ１４におけるデータの書き込み単位となるビット数を、出力される画像データにおける１画素あたりの画素値のビット数で除した数のビットカウンタ２５１を設けている。例えば、アンチエイリアス回路２５０が上述した第１の動作モードで動作する場合には、出力される画像データにおける１画素あたりの画素値のビット数が４ビットとなるため、３２÷４＝８個のビットカウンタ２５１が必要になる。一方、アンチエイリアス回路２５０が上述した第２の動作モードで動作する場合には、出力される画像データにおける１画素あたりの画素値のビット数が２ビットとなるため、３２÷２＝１６個のビットカウンタ２５１が必要になる。
【００１７】
ただし、第１の動作モードで必要になる８個のビットカウンタ２５１と、第２の動作モードで必要になる１６個のビットカウンタ２５１とをそれぞれ別々に設けると、回路の規模が大きくなり、コストも高くなってしまう。従って、本実施形態では、少なくとも１６個のビットカウンタ２５１ａ〜２５１ｐだけ設けて、この１６個のビットカウンタ２５１ａ〜２５１ｐのうち８個のビットカウンタ２５１ａ〜２５１ｈを、第１の動作モードと第２の動作モードとで共用し、残りの８個のビットカウンタ２５１ｉ〜２５１ｐについては、第２の動作モードのみで動作させる構成になっている。
【００１８】
ビットカウンタ２５１は、入力された画像データから、動作モードに応じた数の画素からなる画像ブロックを抽出し、抽出した画像ブロックに含まれる画素群のうち、画素値が「１」である画素の個数を数えて、その個数を表すビット列を出力する。例えば、第１動作モードでは、ビットカウンタ２５１ａ〜２５１ｈが、それぞれ入力された画像データから４行×４列の計１６個の画素を含む画像ブロックを抽出し、画素値が「１」である画素の個数を表す０〜１６までの画素値を表す５ビットのビット列を出力する。ビットカウンタ２５１ｉ〜２５１ｐは、第１の動作モードでは動作しない。一方、第２動作モードでは、ビットカウンタ２５１ａ〜２５１ｐが、それぞれ入力された画像データから２行×２列の計４個の画素を含む画像ブロックを抽出し、画素値が「１」である画素の個数を表す０〜４までの３ビットのビット列を出力する。
【００１９】
ビット数変換回路２５２は、各ビットカウンタ２５１ａ〜２５１ｐに対してそれぞれ１個ずつ設けられている。ビット数変換回路２５２は、メモリなどの図示せぬ記憶媒体を備えており、その記憶媒体に記憶されている変換テーブルに基づいて、ビットカウンタ２５１から出力されたビット列のビット数を、動作モードに応じたビット数のビット列に変換して出力する。ビットカウンタ２５１ａ〜２５１ｈの後段に設けられたビット数変換回路２５２ａ〜２５２ｈには、第１動作モードにおいて用いられる変換テーブルＴａと、第２動作モードにおいて用いられる変換テーブルＴｂとが記憶されている。一方、ビットカウンタ２５１ｉ〜２５１ｐの後段に設けられたビット数変換回路２５２ｉ〜２５２ｐは、第１の動作モードでは動作しないため、このビット数変換回路２５２ｉ〜２５２ｐには、第２の動作モードにおいて用いられる変換テーブルＴｂのみが記憶されている。
【００２０】
図３は、変換テーブルＴａを示す図である。同図に示すように、変換テーブルＴａには、第１の動作モードにおいて、ビットカウンタ２５１ａ〜２５１ｈから出力される５ビットのビット列が表す０〜１６までの画素値（以下、「入力画素値」と記す）と、アンチエイリアス回路２５０から出力されるべき４ビットの画素値を表す０〜１５までの画素値（以下、「出力画素値」と記す）とが各々対応付けられている。例えば、第１の動作モードにおいて、ビットカウンタ２５１から出力されたビット列が「０」という入力画素値を示す５ビットのビット列である場合には、「０」という出力画素値を表す４ビットのビット列が出力される。また、ビットカウンタ２５１から出力されたビット列が「１６」という入力画素値を示す５ビットのビット列である場合には、「１５」という出力画素値を示す４ビットのビット列が出力される。
【００２１】
また、図４は、変換テーブルＴｂを示す図である。同図に示すように、変換テーブルＴｂには、第２動作モードにおいて、ビットカウンタ２５１ａ〜２５１ｐから出力される３ビットのビット列が表す０〜４までの画素値（以下、「入力画素値」と記す）と、アンチエイリアス回路２５０から出力されるべき２ビットの画素値を表す０〜３までの画素値（以下、「出力画素値」と記す）とが各々対応付けられている。例えば、第２の動作モードにおいて、ビットカウンタ２５１から出力されたビット列が「０」という入力画素値を示す３ビットのビット列である場合には、「０」という出力画素値を表す２ビットのビット列が出力される。また、ビットカウンタ２５１から出力されたビット列が「４」という入力画素値を示す３ビットのビット列である場合には、「３」という出力画素値を示す２ビットのビット列が出力される。
【００２２】
ビット列合成回路２５３は、ビット数変換回路２５２から出力された複数のビット列を１つのビット列にまとめて出力する。例えば、第１の動作モードでは、ビット数変換回路２５２ａ〜２５２ｈからそれぞれ出力された４ビットの８個のビット列を１つにまとめて、３２ビットのビット列を出力する。また、第２の動作モードでは、ビット数変換回路２５２ａ〜２５２ｐからそれぞれ出力された２ビットの１６個のビット列を１つにまとめて、３２ビットのビット列を出力する。ビット列合成回路２５３から出力された３２ビットのビット列は、ＣＰＵ１１によって１回のメモリアクセスでＶＲＡＭ１４に書き込まれる。
【００２３】
次に、本実施形態の動作について説明する。
ユーザは、記憶性液晶表示体１５に表示させる画像の内容に応じて、第１の動作モード又は第２の動作モードのいずれか一方を選択することができる。例えば、写真画像などのイメージ画像を表示させる場合には、第１の動作モードを選択し、文字などのテキスト画像を表示させる場合には、第２の動作モードを選択するといった具合である。ユーザによってキー２２が操作されて、第１の動作モード又は第２の動作モードのいずれか一方が選択されると、Ｉ／Ｏ２１は、その操作に応じた信号をＣＰＵ１１に供給する。ＣＰＵ１１は、Ｉ／Ｏ２１から供給された信号が表す動作モードを選択し、その動作モードでの処理を画像処理回路２５に指示する。画像処理回路２５は、ＣＰＵ１１の指示に従って、アンチエイリアス回路２５０を構成するビットカウンタ２５１、ビット数変換回路２５２及びビット列合成回路２５３に、選択された動作モードを表すモード選択信号Ｍをそれぞれ供給する。
以下、アンチエイリアス回路２５０の処理について、第１の動作モード時の処理、第２の動作モード時の処理の順に説明する。
【００２４】
（第１の動作モード時の処理）
まず、第１の動作モード時のアンチエイリアス回路２５０の処理について説明する。
図５は、第１の動作モード時のビットカウンタ２５１ａ〜２５１ｈの処理を説明する図である。図には、４行３２列の画素値からなる画像データを示しており、図中上から０行目、１行目、２行目、３行目とし、図中右から１列目、２列目、３列目、・・・３１列目、３２列目とする。０行目〜３行目に含まれる各画素の画素位置は、１列目から３２列目に向かって順に０〜３１の数値で表す。また、以下の説明では、０行目の画素の画素値を表すビット列をビット列Ｌ０と呼び、１行目の画素の画素値を表すビット列をビット列Ｌ１，２行目の画素の画素値を表すビット列をビット列Ｌ２，３行目の画素の画素値を表すビット列をビット列Ｌ３と呼ぶ。さらに、０行〜３行目の４行の画像データにおいて、画素位置２８〜３１の画素を含む１６個の画素群を画像ブロックＤ０とし、続く画素位置２４〜２７の画素を含む１６個の画素群を画像ブロックＤ１とする。同様にして、順に画素位置を４ずつずらした画素を含む画素群を、それぞれ画像ブロックＤ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７とする。
【００２５】
第１の動作モードにおいて、各ビットカウンタ２５１ａ〜２５１ｈは、入力された画像データから、それぞれ４行×４列の計１６個の画素を含む画像ブロックを抽出する。具体的には、ビットカウンタ２５１ａによって画像ブロックＤ０が抽出され、ビットカウンタ２５１ｂによって画像ブロックＤ１が抽出され、ビットカウンタ２５１ｃによって画像ブロックＤ２が抽出され、ビットカウンタ２５１ｄによって画像ブロックＤ３が抽出され、ビットカウンタ２５１ｅによって画像ブロックＤ４が抽出され、ビットカウンタ２５１ｆによって画像ブロックＤ５が抽出され、ビットカウンタ２５１ｇによって画像ブロックＤ６が抽出され、ビットカウンタ２５１ｈによって画像ブロックＤ７が抽出される。続いて、各ビットカウンタ２５１ａ〜２５１ｈは、それぞれ抽出した画像ブロックに含まれる画素群のうち、画素値が、黒を表す「１」である画素の個数を数える。
【００２６】
より具体的に説明すると、各ビットカウンタ２５１ａ〜２５１ｈには、それぞれ４個のセレクタＳ０〜Ｓ３と１個のカウンタＣ１とが設けられている。セレクタＳ０には、図に示す４行×３２列（画素位置０〜３１）の画素群のうち、０行目の画像データを表すビット列Ｌ０が入力され、セレクタＳ１には１行目の画像データを表すビット列Ｌ１が入力され、セレクタＳ２には２行目の画像データを表すビット列Ｌ２が入力され、セレクタＳ３には３行目の画像データを表すビット列Ｌ３が入力される。各セレクタＳ０、Ｓ１，Ｓ２，Ｓ３は、入力されたビット列のうち、所定の画素位置にある４個の画素値に相当するビット列を選択する。例えばビットカウンタ２５１ａに設けられたセレクタＳ０〜Ｓ３は、自身に入力された画素位置０〜３１の計３２個の画素群のうち、それぞれ画素位置が２８〜３１の画素値に相当するビット列を選択して出力する。これにより、セレクタＳ０からは、０行目（ビット列Ｌ０）の画素位置が２８〜３１の４つの画素の画素値が出力され、セレクタＳ１からは、１行目（ビット列Ｌ１）の画素位置が２８〜３１の４つの画素の画素値が出力され、セレクタＳ２からは、２行目（ビット列Ｌ２）の画素位置が２８〜３１の４つの画素の画素値が出力され、セレクタＳ３からは、３行目（ビット列Ｌ３）の画素位置が２８〜３１の４つの画素の画素値が出力されることになる。このようにして、ビットカウンタ２５１ａは、入力された４行×３２列の画素を含む画像データから、４行×４列の計１６個の画素を含む画像ブロックＤ０を抽出する。
【００２７】
カウンタＣ１には、セレクタＳ０〜Ｓ３からそれぞれ出力されてくるビット列が入力される。そして、カウンタＣ１は、入力されたビット列が表す画像ブロックＤ０に含まれる１６個の画素のうち、画素値が黒を表す「１」である画素の個数を数える。図の例では、画像ブロックＤ０には６個の黒の画素が含まれているため、カウンタＣ１からは、画像ブロックＤ０を１画素としたときの画素値を表すビット列として、黒の画素の個数である「６」を示す５ビットのビット列が出力される。出力されるビット列のビット数が５ビットであるのは、１画像ブロックあたりの画素の個数が０〜１６までの数を取り得るため、それらの画素の個数をそれぞれ表すために５ビットが必要となるからである。
【００２８】
上記のビットカウンタ２５１ａと同様にして、ビットカウンタ２５１ｂ〜ｈも、入力された画像データから、それぞれ画像ブロックＤ１〜Ｄ７を抽出し、抽出した画像ブロックに含まれる１６個の画素のうち、画素値が「１」である画素の個数を表す、５ビットのビット列を出力する。図の例では、画像ブロックＤ１〜Ｄ７に含まれる黒の画素の個数は、それぞれ１６個，６個，３個，６個，３個，０個，３個である。そのため、ビットカウンタ２５１ｂ〜ｈからは、「１６」，「６」，「３」，「６」，「３」，「０」，「３」という画素値を表す５ビットのビット列が出力される。ビットカウンタ２５１ａ〜２５１ｈによるこれらの処理は、並行して行われる。
【００２９】
ビット数変換回路２５２は、第１の動作モードで用いる変換テーブルＴａに基づいて、ビットカウンタ２５１ａ〜２５１ｈから出力されたビット列のビット数を、第１の動作モードにおいて出力されるべきビット数である４ビットに変換して出力する。例えばビット数変換回路２５２ａには、上述したビットカウンタ２５１ａから「６」を表す５ビットのビット列が入力される。ビット数変換回路２５２ａは、図３に示した変換テーブルＴａを参照して、「６」という入力画素値に対応する「６」という出力階調値を表す４ビットのビット列を出力する。また、ビット数変換回路２５２ｂは、上述したビットカウンタ２５１ｂから「１６」を表す５ビットのビット列が入力され、変換テーブルＴａにおいて「１６」という入力画素値に対応する「１５」という出力階調値を表す４ビットのビット列を出力する。これは、第１の動作モードで出力すべきビット数のビット列を出力するために、入力画素値が「１６」であるビット列については、本来の黒よりも薄い黒を表すビット列が出力されることを意味している。
【００３０】
ビット数変換回路２５２ｃ〜２５２ｈは、ビット数変換回路２５２ａ，ｂと同様にして、それぞれ入力された「６」，「３」，「６」，「３」，「０」，「３」という入力階調値に対応する、「６」，「３」，「６」，「３」，「０」，「３」という出力階調値を表す４ビットのビット列を出力する。ビット数変換回路２５２ａ〜２５２ｈによるこれらの処理は、並行して行われる。なお、この第１の動作モードでは、ビットカウンタ２５１ｉ〜２５１ｐ及びビット数変換回路２５２ｉ〜２５２ｐは動作しない。
【００３１】
ビット列合成回路２５３は、ビット数変換回路２５２ａ〜２５２ｈからそれぞれ出力された４ビットのビット列を１つにまとめて、３２ビットのビット列を出力する。この例では、ビット列合成回路２５３は、ビット数変換回路２５２ａ〜２５２ｈからそれぞれ出力された「６」，「１５」，「６」，「３」，「６」，「３」，「０」，「３」を表す４ビットのビット列「０１１０」，「１１１１」，「０１１０」・・・「００１１」を１つにまとめて、３２ビットのビット列「０１１０１１１１０１１０・・・００１１」を出力する。
【００３２】
ビット列合成回路２５３から出力された３２ビットのビット列は、ＣＰＵ１１によって１回のメモリアクセスでＶＲＡＭ１４に書き込まれる。このようにして書き込まれたビット列群は、記憶性液晶表示体１５に表示する画像データとしてＶＲＡＭ１４に保持される。そして、この画像データは、ＣＰＵ１１の指示の下で表示制御装置１６に供給され、表示制御装置１６によって記憶性液晶表示体１５に表示される。
図６は、ＶＲＡＭ１４に書き込まれたビット列に基づいて、記憶性液晶表示体１５に表示される画像を表す図である。同図に示すように、この画像は、図５に示した画像データにおける各画像ブロックに含まれる黒の画素の数に応じて、黒色から灰色、白色へと段階的に変化する画像となっている。
【００３３】
（第２の動作モード時の処理）
続いて、第２の動作モード時のアンチエイリアス回路２５０の処理について説明する。
図７は、第２の動作モード時のビットカウンタ２５１ａ〜２５１ｈの処理を説明する図であり、図８は、第２の動作モード時のビットカウンタ２５１ｉ〜２５１ｐの処理を説明する図である。図には、２行３２列の画素値からなる画像データを示しており、図中上から０行目、１行目とし、図中右から１列目、２列目、３列目、・・・３１列目、３２列目とする。０行目〜３行目に含まれる各画素の画素位置は、１列目から３２列目に向かって順に０〜３１の数値で表す。また、以下の説明では、画素位置３０〜３１の画素を含む４個の画素群を画像ブロックｄ０とし、続く画素位置２８〜２９の画素を含む４個の画素群を画像ブロックｄ１とする。同様にして、順に画素位置を２ずつずらした画素を含む４個の画素群を、それぞれ画像ブロックｄ２〜ｄ１５とする。
【００３４】
第２の動作モードにおいて、ビットカウンタ２５１ａ〜２５１ｐは、入力された画像データから２行×２列の計４個の画素を含む画像ブロックを抽出する。これにより、例えばビットカウンタ２５１ａによって画像ブロックｄ０が抽出され、ビットカウンタ２５１ｂによって画像ブロックｄ１が抽出され、ビットカウンタ２５１ｃによって画像ブロックｄ２が抽出され、ビットカウンタ２５１ｄによって画像ブロックｄ３が抽出され、ビットカウンタ２５１ｅによって画像ブロックｄ４が抽出され、ビットカウンタ２５１ｆによって画像ブロックｄ５が抽出され、ビットカウンタ２５１ｇによって画像ブロックｄ６が抽出され、ビットカウンタ２５１ｈによって画像ブロックｄ７が抽出され、ビットカウンタ２５１ｉによって画像ブロックｄ８が抽出され、ビットカウンタ２５１ｊによって画像ブロックｄ９が抽出され、ビットカウンタ２５１ｋによって画像ブロックｄ１０が抽出され、ビットカウンタ２５１ｌによって画像ブロックｄ１１が抽出され、ビットカウンタ２５１ｍによって画像ブロックｄ１２が抽出され、ビットカウンタ２５１ｎによって画像ブロックｄ１３が抽出され、ビットカウンタ２５１ｏによって画像ブロックｄ１４が抽出され、ビットカウンタ２５１ｐによって画像ブロックｄ１５が抽出される。
【００３５】
各ビットカウンタ２５１ａ〜２５１ｐは、それぞれ抽出した画像ブロックに含まれる画素群のうち、画素値が黒を表す「１」である画素の個数を数える。
例えばビットカウンタ２５１ａに設けられているセレクタＳ０は、図７に示すように、自身に入力されたビット列Ｌ０，Ｌ１のそれぞれ３２個の画素群のうち、画素位置が３０〜３１の画素値に相当するビット列を選択して出力する。これにより、セレクタＳ０からは、０行目（ビット列Ｌ０）の画素位置が３０〜３１の２つの画素の画素値と、１行目（ビット列Ｌ１）の画素位置が３０〜３１の２つの画素の画素値とが出力されることになる。一方、セレクタＳ１〜Ｓ３は、それぞれ「０」という値を表すビット列を出力する。このようにして、ビットカウンタ２５１ａは、入力された２行×３２列の画素を含む画像データから、２行×２列の計４個の画素を含む画像ブロックｄ０を抽出する。
【００３６】
カウンタＣ１には、上述と同様にして、セレクタＳ０〜Ｓ３から出力されたビット列がそれぞれ入力される。そして、カウンタＣ１は、入力されたビット列が表す画像ブロックｄ０に含まれる４個の画素のうち、画素値が黒を表す「１」である画素の個数を数える。図の例では、画像ブロックｄ０には１個の黒の画素が含まれているため、カウンタＣ１は、画像ブロックｄ０を１画素としたときの画素値を表すビット列として、黒の画素の個数である「１」を示す３ビットのビット列を出力する。出力されるビット列のビット数が３ビットであるのは、１画素ブロックあたりの画素の個数が０〜４までの数を取り得るため、それらの画素の個数をそれぞれ表すために少なくとも３ビットが必要となるからである。
【００３７】
ビットカウンタ２５１ｂ〜２５１ｈは、ビットカウンタ２５１ａと同様にして、それぞれ入力された画像データから画像ブロックＤ１〜Ｄ７を抽出し、抽出した画像ブロックＤ１〜Ｄ７に含まれる４個の画素のうち、画素値が「１」である画素の個数を表す３ビットのビット列を出力する。図の例では、画像ブロックＤ１〜Ｄ７に含まれる黒の画素の個数がそれぞれ４個，４個，４個，４個，１個，０個，０個である。そのため、ビットカウンタ２５１ｂ〜ｈからは、それぞれ「４」，「４」，「４」，「４」，「１」，「０」，「０」という画素値を表す３ビットのビット列が出力される。
【００３８】
ビットカウンタ２５１ａ〜２５１ｐのうち、図８に示すビットカウンタ２５１ｉ〜２５１ｐは、上述したビットカウンタ２５１ａ〜２５１ｈとは構成が異なり、それぞれ１個のセレクタＳ４と１個のカウンタＣ２とを備えている。セレクタＳ４には、０行目の画像データを表すビット列Ｌ０と、１行目の画像データを表すビット列Ｌ１とが入力される。そして、セレクタＳ４は、自身に入力されたビット列Ｌ０，Ｌ１のそれぞれ３２個の画素群のうち、それぞれ画素位置が１４〜１５の画素値に相当するビット列を選択して出力する。これにより、セレクタＳ４からは、０行目（ビット列Ｌ０）の画素位置が１４〜１５の２つの画素の画素値と、１行目の画素位置（ビット列Ｌ１）が１４〜１５の２つの画素の画素値とが出力される。このようにして、ビットカウンタ２５１ｉは、入力された２行×３２列の画素を含む画像データから、２行×２列の計４個の画素を含む画像ブロックｄ８を抽出する。
【００３９】
カウンタＣ２は、セレクタＳ４から出力されたビット列が入力され、入力されたビット列が表す画像ブロックｄ８に含まれる４個の画素のうち、画素値が黒を表す「１」である画素の個数を数える。図の例では、画像ブロックｄ８には黒の画素が含まれていないため、カウンタＣ２からは、「０」という画素値を表す３ビットのビット列が出力される。
【００４０】
ビットカウンタ２５１ｊ〜２５１ｐは、ビットカウンタ２５１ｉと同様にして、入力された画像データから画像ブロックｄ９〜１５を抽出し、抽出した画像ブロックｄ９〜１５に含まれる４個の画素のうち、画素値が「１」である画素の個数を表す３ビットのビット列を出力する。図の例では、画像ブロックｄ９〜１５に含まれる黒の画素の個数がそれぞれ１個，４個，４個，４個，１個，０個，０個である。そのため、ビットカウンタ２５１ｊ〜２５１ｐからは、それぞれ「１」，「４」，「４」，「４」，「１」，「０」，「０」という画素値を表す３ビットのビット列が出力される。
ビットカウンタ２５１ａ〜２５１ｐによるこれらの処理は、並行して行われる。
【００４１】
ビット数変換回路２５２は、画像処理回路２５によって、第２の動作モードを表すモード選択信号Ｍが供給されると、変換テーブルＴｂに基づいて、ビットカウンタ２５１ａ〜２５１ｐから出力されたビット列のビット数を、第２の動作モードにおいて出力されるべきビット数である２ビットに変換して出力する。上述した例では、ビット数変換回路２５２ａには、ビットカウンタ２５１ａから「１」を表す３ビットのビット列が入力される。ビット数変換回路２５２ａは、図４に示した変換テーブルＴｂを参照して、「１」という入力画素値に対応する「１」という出力階調値を表す２ビットのビット列を出力する。また、ビット数変換回路２５２ｂは、上述したビットカウンタ２５１ｂから「４」を表す３ビットのビット列が入力され、変換テーブルＴｂにおいて「４」という入力画素値に対応する「３」という出力階調値を表す２ビットのビット列を出力する。これは、第２の動作モードで出力すべきビット数のビット列を出力するために、入力画素値が「４」であるビット列については、本来の黒よりも薄い黒を表すビット列が出力されることを意味している。
【００４２】
ビット数変換回路２５２ｃ〜２５１ｐは、ビット数変換回路２５２ａ，ｂと同様にして、それぞれ、「４」，「４」，・・・，「０」という入力階調値に対応する「３」，「３」，・・・，「０」という画素値を表す２ビットのビット列を出力する。ビット数変換回路２５２ａ〜２５２ｐによるこれらの処理は、並行して行われる。
【００４３】
ビット列合成回路２５３は、ビット数変換回路２５２ａ〜２５２ｐからそれぞれ出力された２ビットのビット列を１つにまとめて、３２ビットのビット列を出力する。この例では、ビット列合成回路２５３は、ビット数変換回路２５２ａ〜２５２ｐからそれぞれ出力された「１」，「３」，「３」，・・・，「０」という画素値を表す２ビットのビット列「０１」，「１１」，「１１」・・・「００」を１つにまとめて、３２ビットのビット列「０１１１１１・・・００」を出力する。
【００４４】
ビット列合成回路２５３から出力された３２ビットのビット列は、上述と同様にして、ＣＰＵ１１によって１回のメモリアクセスでＶＲＡＭ１４に書き込まれる。このようにして書き込まれたビット列群は、記憶性液晶表示体１５に表示する画像データとしてＶＲＡＭ１４に保持される。そして、この画像データは、ＣＰＵ１１の指示の下で表示制御装置１６に供給され、表示制御装置１６によって記憶性液晶表示体１５に表示される。
図９は、ＶＲＡＭ１４に書き込まれたビット列に基づいて、記憶性液晶表示体１５に表示される画像を表す図である。同図に示すように、この画像は、図７及び８に示した画像データが表す斜めの直線の輪郭が中間色の灰色で補われている。これにより、斜めの直線の輪郭に発生するジャギーと呼ばれる階段状のギザギザが低減されて、滑らかな直線になる。
【００４５】
以上説明した実施形態によれば、画像データに含まれる画素群に対してアンチエイリアス処理を同時並行的に施すことができ、かつ、その一連のアンチエイリアス処理の結果を１回のメモリアクセスでメモリに書き込むことができる。よって、画像データに基づいた画像が記憶性液晶表示体１５に表示されるまでの時間を大幅に短縮することができる。
【００４６】
［変形例］
以上が実施形態の説明であるが、この実施形態の内容は以下のように変形し得る。また、以下の変形例を適宜組み合わせてもよい。
（１）上記実施形態において、ビット数変換回路２５２は、変換テーブルに基づいて、ビットカウンタ２５１から出力されたビット列のビット数を、動作モードに応じたビット数に変換して出力していた。
これに対し、ビット数変換回路２５２は、クリッピング回路を用いて、ビットカウンタ２５１から出力されたビット列のビット数を、動作モードに応じたビット数に変換してもよい。クリッピング回路は、入力された値を予め定められた値に変換して出力する処理を行う。例えば、上述した第１の動作モードでは、クリッピング回路は、０〜１５を表す５ビットのビット列が入力されると、０〜１５を表す４ビットのビット列を出力し、「１６」を表す５ビットのビット列が入力されると、「１５」を表す４ビットのビット列を出力する。また、上述した第２の動作モードでは、クリッピング回路は、０〜３を表す３ビットのビット列が入力されると、０〜３を表す２ビットのビット列を出力し、「４」を表す３ビットのビット列が入力されると、「３」を表す２ビットのビット列を出力する。このような方法であっても、上述した実施形態と同様の効果が得られる。
【００４７】
（２）上記実施形態におけるビットカウンタ２５１の構成は、上述した実施形態の構成に限らない。
例えば、第２の動作モードにおいて、ビットカウンタ２５１ａに設けられたセレクタＳ０は、自身に入力されたビット列Ｌ０とＬ１における画素位置０〜３１の計３２個の画素群のうち、それぞれ画素位置が３０〜３１の画素値に相当するビット列を選択して出力していた。
これに対し、このセレクタＳ０が、自身に入力されたビット列Ｌ０における画素位置が３０〜３１の画素値に相当するビット列を選択して出力し、セレクタＳ１が、自身に入力されたビット列Ｌ１における画素位置が３０〜３１の画素値に相当するビット列を選択して出力してもよい。これにより、セレクタＳ０からは、０行目の画素位置が３０〜３１の２つの画素の画素値が出力され、セレクタＳ１からは、１行目の画素位置が３０〜３１の２つの画素の画素値が出力されることになる。つまり、ビットカウンタ２５１は、動作モードに応じた数の画素を含む画像ブロックを抽出するものであれば、どのような構成であっても構わない。
【００４８】
（３）上記実施形態において、ビットカウンタ２５１は、抽出した画像ブロックに含まれる画素群のうち、画素値が「１」である画素の個数を数え、その個数を表すビット列を出力していた。これに対し、ビットカウンタ２５１は、画素値が「０」である画素の個数を数え、その個数を表すビット列を出力してもよい。このような方法であっても、上述した実施形態と同様の効果が得られる。要するに、ビットカウンタ２５１は、抽出した画像ブロックに含まれる複数の画素のうち、所定画素値の画素の個数を数えればよい。
【００４９】
（４）上記実施形態で、ＶＲＡＭ１４においては、３２ビットを単位としてデータの書き込みが行われていたが、６４ビットなどのその他の単位でデータの書き込みが行われてもよい。
また、画像処理回路２５は、アンチエイリアス処理を施した画像データをＶＲＡＭ１４に格納していたが、画像データの出力先はＲＡＭ１３やフラッシュメモリなどその他の記憶手段であっても構わない。
さらに、アンチエイリアス回路２５０は、第１の動作モード時には、入力された画像データから４行×４列の計１６個の画素を含む画像ブロックを抽出して、抽出した各々の画像ブロックを１画素としたときの画素値を表す４ビットのビット列を出力し、第２の動作モード時には、入力された画像データから２行×２列の計４個の画素を含む画像ブロックを抽出して、抽出した各々の画像ブロックを１画素としたときの画素値を表す２ビットのビット列を出力していたが、抽出する画像ブロックに含まれる画素の個数及び出力するビット列のビット数はこれに限らない。つまり、メモリにおけるデータの書き込み単位となるビット数、抽出する画像ブロックに含まれる画素の数、及び、出力する画像データにおける１画素あたりの画素値のビット数は、上述した実施形態で説明した以外の数であっても構わない。
要するに、次のような構成であればよい。
ＣＰＵ１１は、画像ブロックに含まれる画素の数が多い場合の第１の動作モードと、その画素の数が少ない場合の第２の動作モードのうち、いずれか一方の動作モードを選択する。この場合、ビットカウンタ２５１は、“第２の動作モードにおいてメモリにおけるデータの書き込み単位となるビット数を、画像ブロックを１単位としたときの画素値のビット数によって除した数”だけは少なくとも設けられている。そして、“第１の動作モードにおいてメモリにおけるデータの書き込み単位となるビット数を、画像ブロックを１画素として算出した画素値のビット数によって除した数”のビットカウンタ２５１は、ＣＰＵ１１によって選択された動作モードに応じた数（多い数）の画素を含む画像ブロックを抽出する。そして、これらビットカウンタ２５１は、抽出した画像ブロックに含まれる複数の画素のうち、所定画素値の画素の個数を数えて、当該個数を表すビット列を出力する。一方、それ以外の計数手段は、ＣＰＵ１１によって第２の動作モードが選択された場合に、当該第２の動作モードに応じた数（少ない数）の画素を含む画像ブロックを抽出し、抽出した画像ブロックに含まれる複数の画素のうち、所定画素値の画素の個数を数えて、当該個数を表すビット列を出力する。
【００５０】
（５）上記実施形態において、アンチエイリアス回路２５０は、画像処理回路２５に設けられていた。これに対し、アンチエイリアス回路２５０が、表示制御装置１６などの他のデバイスに設けられていてもよい。この構成であっても、上述した実施形態と同様の効果が得られる。
【００５１】
（６）上記実施形態において、変換テーブルＴａは、入力画素値０〜１５と出力階調値０〜１５とをそれぞれ対応づけるとともに、入力画素値「１６」と出力画素値「１５」とを対応付けていたが、入力画素値と出力画素値との対応関係はこれに限らない。変換テーブルＴｂについても、同様にして、入力画素値と出力画素値との対応関係を変更してもよい。これらの対応関係を適宜変更することにより、記憶性液晶表示体１５に表示される画像の見え方を調整することができる。
【００５２】
（７）上述した実施形態において、ＶＲＡＭ１４に書き込まれたビット列群は画像データとして記憶性液晶表示体１５に供給されており、記憶性液晶表示体１５は、供給された画像データに基づいて画像を表示していた。これに対し、アンリエイリアス処理が施された画像データは、印刷に用いられてもよい。例えば、ビット列合成回路２５３から出力された３２ビットのビット列がＲＡＭ１３に書き込まれ、ＲＡＭ１３に書き込まれたビット列群が用紙１枚に印刷する画像に相当する画像データとして印刷部に供給されてもよい。印刷部は、供給された画像データに基づいて印刷を行い、画像データが表す画像を用紙に形成する。この構成であっても、上述した実施形態と同様の効果が得られる。
【図面の簡単な説明】
【００５３】
【図１】画像表示装置１の構成を示す図である。
【図２】アンチエイリアス回路２５０の構成を示す図である。
【図３】変換テーブルＴａを示す図である。
【図４】変換テーブルＴｂを示す図である。
【図５】ビットカウンタ２５１ａ〜ｈの処理を説明する図である（第１の動作モード）。
【図６】記憶性液晶表示体１５に表示される画像を表す図である（第１の動作モード）。
【図７】ビットカウンタ２５１ａ〜ｈの処理を説明する図である（第２の動作モード）。
【図８】ビットカウンタ２５１ｉ〜ｐの処理を説明する図である（第２の動作モード）。
【図９】記憶性液晶表示体１５に表示される画像を表す図である（第２の動作モード）。
【符号の説明】
【００５４】
１…画像表示装置、１１…ＣＰＵ、１２…ＲＯＭ、１３…ＲＡＭ、１４…ＶＲＡＭ、１５…記憶性液晶表示体、１６…表示制御装置、１７…電源、１８…電源制御装置、１９…コネクタ、２０…記憶制御装置、２１…Ｉ／Ｏ、２２…キー、２３…記憶装置、２４…外付記憶装置、２５…画像処理回路、２５０…アンチエイリアス回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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