(57)【要約】【課題】半導体装置の電気的特性のさらなる改善を可能とした半導体装置の製造方法及び半導体装置を提供する。【解決手段】Ｓｉ基板１上にＳｉＯ2膜３１ａと、アモルファス構造のａ−Ｓｉ層３３と、ＳｉＯ2膜３１ｂと、単結晶構造のＳｉ層５とが順次積層された状態で、チャネル部位を覆い、ソース又はドレインとなる部位を覆わないレジストパターンＲ１をＳｉ層５上に形成する工程と、レジストパターンＲ１をマスクに、イオン注入法によりａ−Ｓｉ層３３に不純物を導入する工程と、ａ−Ｓｉ層３３に導入された不純物を熱処理で横方向に拡散させることにより、当該不純物をチャネル部位直下の領域のａ−Ｓｉ層３３に導入すると同時にａ−Ｓｉ層を多結晶化する工程と、を含む。【選択図】図１１
2008186826.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１絶縁層と、アモルファス又は多結晶構造の第１半導体層と、第２絶縁層と、単結晶構造の第２半導体層とが順次積層された状態で、チャネルとなる部位を覆い、ソース又はドレインとなる部位を覆わないマスクパターンを前記第２半導体層上に形成する工程と、
前記マスクパターンをマスクに、イオン注入法により前記第１半導体層に不純物を導入する工程と、
前記第１半導体層に導入された前記不純物を熱処理で横方向に拡散させることにより、当該不純物を前記チャネルとなる部位直下の領域の前記第１半導体層に導入する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体基板上に前記第１絶縁層と、前記第１半導体層と、前記第２絶縁層と、前記第２半導体層とが順次積層された状態は、
前記半導体基板上に単結晶構造の犠牲半導体層と、前記第２半導体層とを順次形成する工程と、
前記第２半導体層と前記犠牲半導体層とを部分的にエッチングして、前記第２半導体層と前記犠牲半導体層とを貫く第１溝を形成する工程と、
前記第２半導体層を支持する支持体を少なくとも前記第１溝内に形成する工程と、
前記第２半導体層と前記犠牲半導体層とを部分的にエッチングして、前記犠牲半導体層の側面を露出させる第２溝を形成する工程と、
前記第２半導体層よりも前記犠牲半導体層の方がエッチングされ易いエッチング条件で、前記第２溝を介して前記犠牲半導体層をエッチングすることによって、前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、
前記空洞部を残しつつ、当該空洞部に面した前記半導体基板の上面及び前記第２半導体層の下面に前記第１絶縁膜及び前記第２絶縁膜をそれぞれ形成する工程と、
前記第１絶縁膜及び前記第２絶縁膜が形成された前記空洞部内に前記第１半導体層を形成する工程と、を行うことにより形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１絶縁層上にアモルファス構造の第１半導体層を形成し、当該第１半導体層を熱処理で多結晶化することによって、多結晶構造の前記第１半導体層を形成することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記マスクパターンとして、フォトリソグラフィーで形成されるレジストパターンを使用することを特徴とする請求項１から請求項３の何れか一項に記載の半導体装置の製造方法。
【請求項５】
前記マスクパターンとして、トランジスタのゲート電極を使用することを特徴とする請求項１から請求項３の何れか一項に記載の半導体装置の製造方法。
【請求項６】
前記第１半導体層を形成する工程では、
結晶粒径が前記チャネルとなる部位の長さ（即ち、チャネル長）の１／２以下の多結晶構造となるように前記第１半導体層を形成することを特徴とする請求項１から請求項５の何れか一項に記載の半導体装置の製造方法。
【請求項７】
前記不純物を熱処理で横方向に拡散させる工程では、前記第２半導体層の前記ソース又はドレインとなる部位から前記チャネルとなる部位に前記不純物が拡散しないようにその熱処理条件を調整することを特徴とする請求項１から請求項６の何れか一項に記載の半導体装置の製造方法。
【請求項８】
半導体基板上に形成された第１絶縁層と、
前記第１絶縁層上に形成された多結晶構造の第１半導体層と、
前記第１半導体層上に形成された第２絶縁層と、
前記第２絶縁層上に形成された単結晶構造の第２半導体層と、を有し、
前記第２半導体層にはチャネルとなる部位を挟んでソース及びドレインが形成されており、
前記第１半導体層には、前記チャンネルとなる部位直下の領域を含めて不純物が均一に導入されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法及び半導体装置に関し、特に、ＳＢＳＩ法を応用してバックゲート電極を有するＳＯＩ構造を形成する技術及び、このバックゲート電極を有する半導体装置に関する。
【背景技術】
【０００２】
この種の従来技術としては、例えば非特許文献１に開示されたものがある。この非特許文献１に開示された方法はＳＢＳＩ法と呼ばれ、バルク基板上に部分的にＳＯＩ構造を形成する方法である。ＳＢＳＩ法では、Ｓｉ基板上にＳｉ／ＳｉＧｅ層を成膜し、ＳｉとＳｉＧｅとのエッチングレートの違いを利用してＳｉＧｅ層のみを選択的に除去することにより、Ｓｉ基板とＳｉ層との間に空洞部を形成する。そして、空洞部内の上下にそれぞれ露出したＳｉ層及びＳｉ基板の各表面を熱酸化することにより、Ｓｉ基板とＳｉ層との間にＳｉＯ2膜（以下、ＢＯＸ層ともいう。）を形成する。
【０００３】
また、このＳＢＳＩ法を応用してバックゲート構造を形成する技術も検討されている。即ち、Ｓｉ基板上に第１のＳｉＧｅ層、第１のＳｉ層、第２のＳｉＧｅ層及び第２のＳｉ層を順次積層し、これら各層の中からＳｉＧｅ層のみを選択的にエッチングして除去する。ここで、ＳｉＧｅ層及びＳｉ層はそれぞれ単結晶層である。次に、空洞部内で露出したＳｉ層及びＳｉ基板の各表面を熱酸化してＳｉＯ2膜を形成する。これにより、Ｓｉ基板と第１のＳｉ層との間、及び、第１、第２のＳｉ層の間がそれぞれＳｉＯ2膜で絶縁されるので、第２のＳｉ層をＳＯＩ層として、第１のＳｉ層をバックゲート電極としてそれぞれ用いることが可能である。
バックゲート構造を備えた半導体装置においては、バックゲートバイアスにより、閾値電圧を制御し、待機時の消費電力の低減と動作速度の確保を両立することが可能である。
【非特許文献１】Ｔ．Ｓａｋａｉ  ｅｔ  ａｌ．“Ｓｅｐａｒａｔｉｏｎ  ｂｙ  ＢｏｎｄｉｎｇＳｉ  Ｉｓｌａｎｄｓ（ＳＢＳＩ）  ｆｏｒ  ＬＳＩ  Ａｐｐｌｉｃａｔｉｏｎ”，Ｓｅｃｏｎｄ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  ＳｉＧｅ  Ｔｅｃｈｎｏｌｏｇｙ  ａｎｄ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｍｅｅｔｉｎｇ  Ａｂｓｔｒａｃｔ，ｐｐ．２３０−２３１，Ｍａｙ（２００４）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、従来の方法では、バックゲート電極となる第１のＳｉ層への不純物導入が難しかった。例えば、第１のＳｉ層にその成膜過程で不純物を導入する（即ち、ｉｎ−ｓｉｔｕで導入する）方法では、ＳｉＧｅ層のみを選択的にエッチングする工程で、Ｓｉ層も一緒にエッチングされてしまう現象が見られ、実用化は困難であった。これは、不純物濃度の低いＳｉ層よりも不純物濃度の高いＳｉ層の方がエッチングされ易いために生じる現象である。
【０００５】
また、例えば、空洞部内へのＳｉＯ2膜の形成後に、イオン注入法で第１のＳｉ層に不純物を導入する方法では、第１のＳｉ層だけでなく、第２のＳｉ層（ＳＯＩ層）にもチャンネルの形成に適さないほどの高濃度の不純物が導入されてしまうという大きな問題があった。これは、第１のＳｉ層、ＳｉＯ2膜及び第２のＳｉ層（ＳＯＩ層）がそれぞれ極薄膜であるために生じる問題である。イオン注入法では、プロジェクトレンジ（Ｒｐ）を中心に深さ方向に沿って一定範囲に不純物が導入される。そのため、特に、上記３つの層が極薄膜の場合には、イオン注入工程でＳｉＯ2膜及び第２のＳｉ層（ＳＯＩ層）に不純物を導入しないようにすることは極めて困難である。
【０００６】
このような理由から、従来の技術では、ＳＢＳＩ法を応用してバックゲート電極を有するＳＯＩ構造を形成する際に、第２のＳｉ層（ＳＯＩ層）に形成されるトランジスタの閾値特性を損なうことなく、バックゲート電極を十分に低抵抗化することは難しく、バックゲートバイアスによる閾値電圧の制御性向上、待機時の消費電力低減及び動作速度の向上など、その電気的特性の改善には制約があった。
そこで、この発明はこのような事情に鑑みてなされたものであって、半導体装置の電気的特性のさらなる改善を可能とした半導体装置の製造方法及び半導体装置の提供を目的とする。
【課題を解決するための手段】
【０００７】
〔発明１〜４〕  上記目的を達成するために、発明１の半導体装置の製造方法は、半導体基板上に第１絶縁層と、アモルファス又は多結晶構造の第１半導体層と、第２絶縁層と、単結晶構造の第２半導体層とが順次積層された状態で、チャネルとなる部位を覆い、ソース又はドレインとなる部位を覆わないマスクパターンを前記第２半導体層上に形成する工程と、前記マスクパターンをマスクに、イオン注入法により前記第１半導体層に不純物を導入する工程と、前記第１半導体層に導入された前記不純物を熱処理で横方向に拡散させることにより、当該不純物を前記チャネルとなる部位直下の領域の前記第１半導体層に導入する工程と、を含むことを特徴とするものである。
ここで、第１半導体層は例えばバックゲート電極であり、第２半導体層はトランジスタ等の素子が形成されるＳＯＩ層である。また、第１半導体層と第２半導体層とが同一種類の材料からなる場合、単結晶構造よりも、アモルファス又は多結晶構造の方が不純物の拡散係数が大きい（つまり、不純物が拡散し易い）。
【０００８】
また、発明２の半導体装置の製造方法は、発明１の半導体装置の製造方法において、前記半導体基板上に前記第１絶縁層と、前記第１半導体層と、前記第２絶縁層と、前記第２半導体層とが順次積層された状態は、前記半導体基板上に単結晶構造の犠牲半導体層と、前記第２半導体層とを順次形成する工程と、前記第２半導体層と前記犠牲半導体層とを部分的にエッチングして、前記第２半導体層と前記犠牲半導体層とを貫く第１溝を形成する工程と、前記第２半導体層を支持する支持体を少なくとも前記第１溝内に形成する工程と、前記第２半導体層と前記犠牲半導体層とを部分的にエッチングして、前記犠牲半導体層の側面を露出させる第２溝を形成する工程と、前記第２半導体層よりも前記犠牲半導体層の方がエッチングされ易いエッチング条件で、前記第２溝を介して前記犠牲半導体層をエッチングすることによって、前記半導体基板と前記第２半導体層との間に空洞部を形成する工程と、前記空洞部を残しつつ、当該空洞部に面した前記半導体基板の上面及び前記第２半導体層の下面に前記第１絶縁膜及び前記第２絶縁膜をそれぞれ形成する工程と、前記第１絶縁膜及び前記第２絶縁膜が形成された前記空洞部内に前記第１半導体層を形成する工程と、を行うことにより形成されることを特徴とするものである。
【０００９】
また、発明３の半導体装置の製造方法は、発明１又は発明２の半導体装置の製造方法において、前記第１絶縁層上にアモルファス構造の第１半導体層を形成し、当該第１半導体層を熱処理で多結晶化することによって、多結晶構造の前記第１半導体層を形成することを特徴とするものである。
また、発明４の半導体装置の製造方法は、発明１から発明３の何れか一の半導体装置の製造方法において、前記マスクパターンとして、フォトリソグラフィーで形成されるレジストパターンを使用することを特徴とするものである。
【００１０】
発明１〜４の半導体装置の製造方法によれば、単結晶構造の半導体層中よりもアモルファス又は多結晶構造の半導体層中の方が不純物の拡散係数が大きいので、上記熱処理の際に、単結晶の第２半導体層中では上記不純物の拡散を抑えつつ、第１半導体層中では上記不純物を断面視で横方向に拡散させることができる。また、第１半導体層は第１、第２絶縁層によって断面視で挟まれているので、上記熱処理の際に第１半導体層から第２半導体層への不純物拡散を抑制することができる。従って、従来の技術と比べて、第２半導体層（例えば、ＳＯＩ層）の品質を損なうことなく、第１半導体層（例えば、バックゲート電極）を十分に低抵抗化することが可能である。
【００１１】
〔発明５〕  発明５の半導体装置の製造方法は、発明１から発明４の何れか一の半導体装置の製造方法において、前記マスクパターンとして、トランジスタのゲート電極を使用することを特徴とするものである。このような方法によれば、発明４の半導体装置の製造方法と比べて、レジストパターンの形成工程を省略できるので、製造コストの低減が可能である。
【００１２】
〔発明６〕  発明６の半導体装置の製造方法は、発明１から発明５の何れか一の半導体装置の製造方法において、前記第１半導体層を形成する工程では、結晶粒径が前記チャネルとなる部位の長さ（即ち、チャネル長）の１／２以下の多結晶構造となるように前記第１半導体層を形成することを特徴とするものである。
ここで、「結晶粒径」とは、結晶粒の平均的な直径のことである。多結晶構造では、不純物は粒界（即ち、結晶粒と結晶粒との界面）を通って拡散すると共に、粒界から結晶粒の内部へと入りこむ。そのため、結晶粒径が小さいほど不純物の拡散係数が大きい傾向がある。
このような方法によれば、多結晶構造を有する第１半導体層に不純物を導入して熱拡散させる際に、第１半導体層中での不純物の拡散効率を高めることができる。従って、熱処理の温度を低くすることができ、第２半導体層中での不純物拡散をよりいっそう抑制することが可能となる。
【００１３】
〔発明７〕  発明７の半導体装置の製造方法は、発明１から発明６の何れか一の半導体装置の製造方法において、前記不純物を熱処理で横方向に拡散させる工程では、前記第２半導体層の前記ソース又はドレインとなる部位から前記チャネルとなる部位に前記不純物が拡散しないようにその熱処理条件を調整することを特徴とするものである。
ここで、熱処理の温度が高いほど、また熱処理にかける時間が長いほど不純物は広範囲に拡散する傾向がある。そこで、本発明では、例えば、８００、８５０、９００℃というように、いくつかの温度毎に「熱処理の所要時間」と「不純物の拡散距離」との関係を調べる実験、又はシミュレーションを予め行っておくと良い。この実験等は単結晶及び、アモルファス又は多結晶構造のそれぞれについて行う。そして、その結果に基づいて上記熱処理の温度及び時間等の条件を調整することで、第１半導体層では全体的に不純物を拡散させると共に、第２半導体層ではチャネルとなる部位に不純物を拡散させないようにすることが可能となる。
このような方法によれば、第２半導体層（例えば、ＳＯＩ層）の品質を損なうことなく、第１半導体層（例えば、バックゲート電極）を十分に低抵抗化することができ、例えば、バックゲートバイアスによる閾値電圧の制御性向上、待機時の消費電力低減及び動作速度の向上など、電気的特性のさらなる改善が可能となる。
【００１４】
〔発明８〕  発明８の半導体装置は、半導体基板上に形成された第１絶縁層と、前記第１絶縁層上に形成された多結晶構造の第１半導体層と、前記第１半導体層上に形成された第２絶縁層と、前記第２絶縁層上に形成された単結晶構造の第２半導体層と、を有し、前記第２半導体層にはチャネルとなる部位を挟んでソース及びドレインが形成されており、前記第１半導体層には、前記チャンネルとなる部位直下の領域を含めて不純物が均一に導入されていることを特徴とするものである。
このような構成によれば、例えば、バックゲートバイアスによる閾値電圧の制御性向上、待機時の消費電力低減及び動作速度の向上など、電気的特性のさらなる改善が可能である。
【発明を実施するための最良の形態】
【００１５】
以下、本発明に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
図１（ａ）〜図１３（ａ）は、本発明の実施の形態に係る半導体装置の製造方法を示す平面図、図１（ｂ）〜図１３（ｂ）は、図１（ａ）〜図１３（ａ）をＡ１−Ａ´１〜Ａ１３−Ａ´１３線でそれぞれ切断したときの断面図、図１（ｃ）〜図１３（ｃ）は、図１（ａ）〜図１３（ａ）をＢ１−Ｂ´１〜Ｂ１１−Ｂ´１３線でそれぞれ切断したときの断面図である。なお、図１３（ａ）では、図面の複雑化を回避するために層間絶縁膜の記入を省略している。
【００１６】
まず始めに、図１（ａ）〜（ｃ）において、シリコン（Ｓｉ）基板１上に図示しないシリコンバッファ（Ｓｉ−ｂｕｆｆｅｒ）層を形成し、その上に単結晶のシリコンゲルマニウム（ＳｉＧｅ）層３と単結晶のＳｉ層５とを順次積層する。これらＳｉ−ｂｕｆｆｅｒ層、ＳｉＧｅ層３及びＳｉ層５は、例えばエピタキシャル成長法で連続して形成する。次に、Ｓｉ層５を熱酸化してその表面にシリコン酸化（ＳｉＯ2）膜７を形成する。そして、ＣＶＤ法により、ＳｉＯ2膜７上の全面にシリコン窒化（ＳｉＮ）膜９を形成する。このＳｉＮ膜９は、Ｓｉ層５の酸化を防止するための酸化防止膜として機能すると共に、後の工程でＣＭＰ（化学的機械研磨）を行う際のストッパー層としても機能する。なお、ＳｉＯ2膜７の形成方法は熱酸化に限られることはなく、例えばＣＶＤ法で形成しても良い。
【００１７】
次に、図２（ａ）〜（ｃ）に示すように、フォトリソグラフィー及びエッチング技術によって、素子分離領域（即ち、ＳＯＩ構造を形成しない領域）と平面視で重なる領域のＳｉＮ膜９、ＳｉＯ2膜７、Ｓｉ層５、ＳｉＧｅ層３及びＳｉ−ｂｕｆｆｅｒ層（図示せず）を部分的に順次エッチングする。これにより、Ｓｉ層５とＳｉＧｅ層３とを貫いてＳｉ基板１を底面とする支持体穴ｈを形成する。なお、支持体穴ｈを形成するエッチング工程では、Ｓｉ基板１の表面でエッチングを止めるようにしてもよいし、図２（ｂ）に示すようにＳｉ基板１をオーバーエッチングして凹部を形成するようにしてもよい。
次に、図３（ａ）〜（ｃ）に示すように、支持体穴ｈを埋め込むようにしてＳｉ基板１上の全面に支持体膜１１を形成する。支持体膜１１は例えばシリコン酸化（ＳｉＯ2）膜であり、その形成は例えばＣＶＤ法で行う。
【００１８】
次に、図４（ａ）〜（ｃ）に示すように、フォトリソグラフィー及びエッチング技術によって、素子分離領域と平面視で重なる領域の支持体膜１１、ＳｉＮ膜９、ＳｉＯ2膜７、Ｓｉ層５、ＳｉＧｅ層３及びＳｉ−ｂｕｆｆｅｒ層（図示せず）を順次、部分的にエッチングする。これにより、支持体膜１１、ＳｉＮ膜９及びＳｉＯ2膜７からなる支持体２１を形成すると共に、Ｓｉ基板１を底面としＳｉ層５及びＳｉＧｅ層３の各側面を露出させる溝Ｈを形成する。ここで、溝Ｈは、後の工程でＳｉＧｅ層３をエッチングする際に、エッチング液の導入口として使うものである。
なお、溝Ｈを形成するエッチング工程では、図４（ｃ）に示すようにＳｉ基板１の表面でエッチングを止めるようにしてもよいし、Ｓｉ基板１をオーバーエッチングして凹部を形成するようにしてもよい。また、図４（ａ）において、支持体穴ｈ及び溝Ｈによって平面視で囲まれた領域が、素子領域（即ち、ＳＯＩ構造を形成する領域）である。
【００１９】
次に、溝Ｈを介して例えばフッ硝酸溶液をＳｉ層５及びＳｉＧｅ層３のそれぞれの側面に接触させて、ＳｉＧｅ層３を選択的にエッチングして除去する。これにより、図５（ａ）〜（ｃ）に示すように、Ｓｉ層５とＳｉ基板１との間に空洞部２５を形成する。フッ硝酸溶液を用いたウェットエッチングでは、Ｓｉと比べてＳｉＧｅのエッチングレートが大きい（即ち、Ｓｉに対するエッチングの選択比が大きい）ので、Ｓｉ層５を残しつつＳｉＧｅ層だけをエッチングして除去することが可能である。空洞部２５の形成途中から、Ｓｉ層５はその上面と側面とが支持体２１によって支えられることとなる。
【００２０】
次に、Ｓｉ基板１を希フッ酸（ＨＦ）溶液で洗浄処理する。そして、Ｓｉ基板１を酸素（Ｏ2）等の酸化雰囲気中に配置して熱処理を施す。これにより、図６（ａ）〜（ｃ）に示すように、Ｓｉ層５やＳｉ−ｂｕｆｆｅｒ層（図示せず）、Ｓｉ基板１の各表面においてＳｉの表面酸化をそれぞれ進行させ、ＳｉＯ2膜３１を形成する。
ここで、本実施の形態では、空洞部２５が完全に埋まらないように熱酸化を行い、素子領域と平面視で重なる領域全体に空洞部２５を残しつつ、この空洞部２５に面したＳｉ基板１の上面及びＳｉ層５の下面にそれぞれＳｉＯ2膜３１ａ及び３１ｂを形成する。また、この熱酸化によって、Ｓｉ層５の溝Ｈに面した側面にもＳｉＯ2膜３１ｂが形成される。なお、上記の熱酸化工程において、「空洞部２５が完全に埋まらないように」するための処理条件は、熱酸化前の空洞部２５内の高さ（即ち、ＳｉＧｅ層３の厚さ）によって異なってくるので、半導体装置を製造する前に実験又はシミュレーションを行って、最適な熱処理温度、熱処理時間、ガス種及びガス流量等を求めておくことが好ましい。
【００２１】
次に、図７（ａ）〜（ｃ）に示すように、導電型不純物を含まない（即ち、真性）のアモルファスシリコン（ａ−Ｓｉ）層３３をＳｉ基板１の上方全体に形成し、このａ−Ｓｉ層３３で空洞部を完全に埋め込む。上述したように、空洞部内には既にＳｉＯ2膜３１ａ及び３１ｂが形成されているので、ａ−Ｓｉ層３３はＳｉＯ2膜３１ａ及び３１ｂによって上下から挟まれた状態で形成される。ａ−Ｓｉ層３３の形成は例えばＣＶＤ法で行う。
【００２２】
次に、図８（ａ）〜（ｃ）に示すように、ａ−Ｓｉ層３３をエッチバックして部分的に除去する。このエッチバック工程では、最初に異方性ドライエッチングを行いその後で等方性ドライエッチングを行う、又は、最初から最後まで等方性ドライエッチングを行う。これにより、空洞部内にａ−Ｓｉ層３３を残しつつ、支持体膜１１上及び溝Ｈ内からａ−Ｓｉ層３３を取り除くことができる。なお、このａ−Ｓｉ層３３の除去工程では、エッチバックを行う代わりに、ａ−Ｓｉ層３３を熱酸化によりＳｉＯ2膜に変化させ、このＳｉＯ2膜をＨＦ溶液等でエッチング、除去しても良い。図７（ｂ）及び（ｃ）に示すように、空洞部の真上にはＳｉＮ膜９が形成されており、ＳｉＮ膜９には（ＬＯＣＯＳ法でも使われているように）酸化種に対するマスク機能があるので、上記のような熱酸化を行なった場合でも、空洞部内に形成されているａ−Ｓｉ層３３の酸化を防ぎつつ、溝Ｈ内やＳｉＮ膜９上に形成されているａ−Ｓｉ層３３だけを酸化することができる。
【００２３】
次に、図９（ａ）〜（ｃ）に示すように、例えばＣＶＤ法で、Ｓｉ基板１の上方全面に絶縁膜４１を形成して溝Ｈを埋め込む。絶縁膜４１は例えばＳｉＯ2膜である。そして、Ｓｉ基板１の上方全面を覆う絶縁膜４１と、その下の支持体膜１１とを例えばＣＭＰにより平坦化しながら除去する。上述したように、このＣＭＰによる平坦化プロセスでは、ＳｉＮ膜９がストッパー層として機能する。平坦化プロセスを終了した後は、ＳｉＮ膜９とＳｉＯ2膜７とをエッチングして除去する。ＳｉＮ膜９のエッチングには例えば熱リン酸溶液を使用し、ＳｉＯ2膜７のエッチングには例えば希フッ酸溶液を使用する。これにより、図１０（ａ）〜（ｃ）に示すように、Ｓｉ層５の表面が露出する。
【００２４】
次に、例えばＣＶＤなどの方法により、Ｓｉ層５の表面に薄いＳｉＯ2膜（図示せず）を形成する。そして、図１１（ａ）〜（ｃ）に示すように、例えばフォトリソグラフィーによって、Ｓｉ層５のチャネルとなる部位（即ち、チャネル部位）を覆い、ソース又はドレインとなる部位を覆わないレジストパターンＲ１をＳｉ層５上に形成する。その後、このレジストパターンＲ１をマスクに、ａ−Ｓｉ層３３に向けてリン、ヒ素又はボロン等の導電型不純物をイオン注入する。
【００２５】
ここで、素子領域にＮＭＯＳを形成する場合は、素子領域のＳｉ層５上にレジストパターンＲ１を形成すると共に、それ以外の領域ではＳｉ層５をレジストで全面的に覆い、この状態で、リン又はヒ素等のＮ型不純物をａ−Ｓｉ層３３に向けてイオン注入する。また、素子領域にＰＭＯＳを形成する場合は、素子領域のＳｉ層５上にレジストパターンＲ１を形成すると共に、それ以外の領域ではＳｉ層５をレジストで全面的に覆い、この状態で、ボロン等のＰ型不純物をａ−Ｓｉ層３３に向けてイオン注入する。さらに、ＣＭＯＳを形成する場合は、素子領域の中で、ＮＭＯＳを形成する領域、ＰＭＯＳを形成する領域ごとにレジストパターンＲ１をそれぞれ形成し、一方の領域（例えば、ＮＭＯＳ領域）に対して不純物をイオン注入するときは他方の領域（例えば、ＰＭＯＳ領域）をレジストで覆うようにすれば良い。これにより、図１１（ａ）〜（ｃ）において、ソース又はドレインとなる部位直下のａ−Ｓｉ層３３にソース又はドレインと同一導電型の不純物を注入すると共に、Ｓｉ層５のチャネル部位及びその直下のａ−Ｓｉ層３３には上記不純物を注入しないようにすることができる。
【００２６】
次に、レジストパターンＲ１を除去する。そして、アニールを行うことで、図１１（ｂ）の矢印で示すように、ａ−Ｓｉ層３３に導入された不純物を断面視で横方向に拡散させる。これにより、図１２（ａ）〜（ｃ）に示すように、ソース又はドレインとなる部位の直下からチャネルとなる部位の直下にかけて不純物を均一に含むＳｉ層３４が形成される。また、このようなアニールによってａ−Ｓｉ層の多結晶化も進み、最終的には多結晶構造のＳｉ層３４が形成される。このＳｉ層３４は、例えばバックゲート電極として使用される。
【００２７】
なお、上記不純物の横方向への拡散やａ−Ｓｉの多結晶化は、後で説明するゲート絶縁膜の形成工程や、ソース又はドレインを活性化させるためのアニール（以下、「活性化アニール」ともいう。）工程など、トータルの熱処理でも進む。それゆえ、上記のアニール工程を例えば活性化アニール工程で代用することも可能であり、その場合には、不純物濃度が均一で多結晶構造を有するＳｉ層３４はソース・ドレインと共に形成されることとなる。
【００２８】
ところで、本実施の形態では、図１１（ａ）〜（ｃ）に示したイオン注入工程において、（不純物が通り抜ける）Ｓｉ層５のソース又はドレインとなる部位にも不純物が導入されてしまう。しかしながら、Ｓｉ層５は単結晶構造であり、ａ−Ｓｉ層３３はアモルファス構造であり、単結晶のＳｉ層における不純物の拡散係数はアモルファス又は多結晶構造のそれと比べて十分に低い。それゆえ、同一のＳｉ基板１上で同一のアニールを行った場合でも、単結晶のＳｉ層５中では不純物は拡散しにくく、アモルファス構造のａ−Ｓｉ層３３又は多結晶構造のＳｉ層３４中では不純物は拡散し易い。
【００２９】
但し、「単結晶のＳｉ層５中では不純物が全く拡散しない」というわけではない。熱が加わる以上、単結晶中であっても不純物は多少拡散してしまう。従って、例えばレジストパターンＲ１の平面視でのサイズについては、チャネル部位だけでなく、その近傍部位（例えば、下記のＬＤＤとなる部位など）も連続して覆う程度に、チャネル部位よりも一回り大きくしておくことが好ましい。単結晶のＳｉ層５中を不純物が熱拡散する距離は、導入される不純物の種類や、不純物導入後の熱履歴（ｔｈｅｒｍａｌ  ｈｉｓｔｏｒｙ）に依存するので、半導体装置を製造する前に実験又はシミュレーション等を行って、製品毎にレジストパターンＲ１の最適サイズを求めておくことが好ましい。
【００３０】
次に、図１２（ａ）〜（ｃ）において、Ｓｉ層５の表面を熱酸化してゲート絶縁膜５１を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜５１が形成されたＳｉ層５上にポリシリコン等を形成する。さらに、フォトリソグラフィー及びエッチング技術によって、ポリシリコン等をパターニングして、図１３（ａ）〜（ｃ）に示すように、ゲート電極５３を形成する。次に、ゲート電極５３をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をＳｉ層５にイオン注入して、ＬＤＤ（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）を形成する。さらに、ＣＶＤなどの方法により、ＬＤＤが形成されたＳｉ層５上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極５３の側壁にサイドウォール５５を形成する。そして、ゲート電極５３及びサイドウォール５５をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物をＳｉ層５内にイオン注入して、ＬＤＤを有するソース５６、ドレイン５７を形成する。
【００３１】
次に、図１３（ａ）〜（ｃ）に示すように、ＣＶＤなどの方法により、ゲート電極５３上に層間絶縁膜６１を堆積する。さらに、フォトリソグラフィー及びエッチング技術によって、層間絶縁膜６１やＳｉ層５、ＳｉＯ2膜３１ｂなどを部分的にエッチングして除去し、ソース５６上と、ドレイン５７上と、ゲート電極５３上と、不純物を含むＳｉ層（以下、「バックゲート電極」ともいう。）３４上にそれぞれコンタクトホールを形成する。そして、金属膜の成膜及びパターニングを経て、ソースコンタクト電極７１及びドレインコンタクト電極７３と、ゲートコンタクト電極７５と、バックゲートコンタクト電極７７とを形成する。
【００３２】
このように、本発明の実施の形態によれば、単結晶構造のＳｉ層中よりもアモルファス構造又は多結晶構造のＳｉ層中の方が不純物の拡散係数が大きいので、図１１及び図１２を参照しながら説明した熱処理の際に、Ｓｉ層（即ち、ＳＯＩ層）５中での上記不純物の拡散を抑えつつ、ａ−Ｓｉ層３３では上記不純物を断面視で横方向に拡散させることができ、不純物濃度が均一で多結晶構造を有するＳｉ層（即ち、バックゲート電極）３４を形成することができる。また、ａ−Ｓｉ層３３とＳｉ層５との間はＳｉＯ2膜３１ｂで仕切られているので、上記熱処理の際にａ−Ｓｉ層３３からＳｉ層５への不純物拡散を抑制することができる。それゆえ、従来の技術と比べて、単結晶のＳＯＩ層５の品質を損なうことなく、多結晶のバックゲート電極３４を十分に低抵抗化することが可能である。
【００３３】
即ち、従来の方法では困難であったバックゲート電極への不純物の導入を、
１）最終形態のバックゲート電極として多結晶半導体を用い、
２）チャンネル部をレジスト等で覆った状態でイオン注入を行い、
３）その後の熱処理で、アモルファス半導体又は多結晶半導体中の不純物の拡散係数が単結晶半導体中の拡散係数よりも大きいことを利用し、ＳＯＩ層のチャンネル部には横方向から不純物が殆ど拡散されない状態で、ＳＯＩ層のチャンネル部直下のバックゲート電極に不純物を横方向から拡散させる、
ことでバックゲート電極に不純物をほぼ均一に導入することが可能となった。特に、レジスト等で、チャンネル部を覆った状態でイオン注入を行うことで、チャンネル部に不要な不純物が導入されることを防止しつつ、その後の熱処理によって、バックゲート電極をなす多結晶半導体層のチャンネル部直下の領域に、ほぼ均一に不純物を導入することができた。これにより、バックゲートバイアスによる閾値電圧の制御性向上、待機時の消費電力低減及び動作速度の向上など、電気的特性のさらなる改善が可能である。
【００３４】
この実施の形態では、Ｓｉ基板１が本発明の「半導体基板」に対応し、ＳｉＧｅ層３が本発明の「犠牲半導体層」に対応し、Ｓｉ層５が本発明の「第２半導体層」に対応している。また、ａ−Ｓｉ層３３が本発明の「（アモルファス構造の）第１半導体層」に対応し、Ｓｉ層３４が本発明の「（多結晶構造の）第１半導体層」している。さらに、ＳｉＯ2膜３１ａが本発明の「第１絶縁層」に対応し、ＳｉＯ2膜３１ｂが本発明の「第２絶縁層」に対応している。また、支持体穴ｈが本発明の「第１溝」に対応し、溝Ｈが本発明の「第２溝」に対応している。さらに、レジストパターンＲ１が本発明の「マスクパターン」に対応している。
【００３５】
なお、上記の実施の形態では、図１１（ａ）〜（ｃ）に示したように、レジストパターンＲ１をマスクにａ−Ｓｉ層３３に不純物をイオン注入する場合について説明したが、当該イオン注入の際に用いるマスクはこれに限られることはない。例えば、ゲート電極５３及びサイドウォール５５をマスクに用いて、ａ−Ｓｉ層３３に不純物をイオン注入しても良い。このような方法であっても、ソース又はドレインとなる部位直下のａ−Ｓｉ層３３に不純物を注入すると共に、Ｓｉ層５のチャネル部位及びその直下のａ−Ｓｉ層３３には上記不純物を注入しないようにすることができる。そして、その後のアニール工程で、ａ−Ｓｉ層３３に導入された不純物を断面視で横方向に拡散させることが可能である。また、レジストパターンＲ1の形成工程を省略できるので、製造コストの低減に寄与することができる。
【００３６】
また、本発明では、空洞部内にアモルファス構造のａ−Ｓｉ層３３を形成するのではなく、ＣＶＤ法などにより、初めから多結晶構造のＳｉ層を形成するようにしても良い。さらに、その場合には、多結晶構造を有するＳｉ層の結晶粒径がチャネル部位の長さ（即ち、チャネル長）の１／２以下となるように、ＣＶＤの成膜条件を調整しておくことが好ましい。このように結晶粒径を規定すると、多結晶構造を有するＳｉ層に不純物を導入して熱拡散させる際に、当該Ｓｉ層中での不純物の拡散効率を高めることができる。従って、アニール温度を低くすることができ、Ｓｉ層５中での不純物拡散をよりいっそう抑制することが可能となる。
【図面の簡単な説明】
【００３７】
【図１】実施の形態に係る半導体装置の製造方法を示す図（その１）。
【図２】実施の形態に係る半導体装置の製造方法を示す図（その２）。
【図３】実施の形態に係る半導体装置の製造方法を示す図（その３）。
【図４】実施の形態に係る半導体装置の製造方法を示す図（その４）。
【図５】実施の形態に係る半導体装置の製造方法を示す図（その５）。
【図６】実施の形態に係る半導体装置の製造方法を示す図（その６）。
【図７】実施の形態に係る半導体装置の製造方法を示す図（その７）。
【図８】実施の形態に係る半導体装置の製造方法を示す図（その８）。
【図９】実施の形態に係る半導体装置の製造方法を示す図（その９）。
【図１０】実施の形態に係る半導体装置の製造方法を示す図（その１０）。
【図１１】実施の形態に係る半導体装置の製造方法を示す図（その１１）。
【図１２】実施の形態に係る半導体装置の製造方法を示す図（その１２）。
【図１３】実施の形態に係る半導体装置の製造方法を示す図（その１３）。
【符号の説明】
【００３８】
１  Ｓｉ基板、３  ＳｉＧｅ層、５  Ｓｉ層（ＳＯＩ層）、７、３１、３１ａ、３１ｂ  ＳｉＯ2膜、９  ＳｉＮ膜、１１  支持体膜、２１  支持体、２５  空洞部、３３  ａ−Ｓｉ層、３４  Ｓｉ層（バックゲート電極）、４１  絶縁膜、５１  ゲート絶縁膜、５３  ゲート電極、５５  サイドウォール、５６  ソース、５７  ドレイン、６１  層間絶縁膜、７１  ソースコンタクト電極、７３  ドレインコンタクト電極、７５  ゲートコンタクト電極、７７  バックゲートコンタクト電極、Ｈ  溝（ＳｉＧｅ除去穴）、ｈ１  支持体穴、Ｒ１  レジストパターン
【図１】
2008186826.tif 000003
【図２】
2008186826.tif 000004
【図３】
2008186826.tif 000005
【図４】
2008186826.tif 000006
【図５】
2008186826.tif 000007
【図６】
2008186826.tif 000008
【図７】
2008186826.tif 000009
【図８】
2008186826.tif 000010
【図９】
2008186826.tif 000011
【図１０】
2008186826.tif 000012
【図１１】
2008186826.tif 000013
【図１２】
2008186826.tif 000014
【図１３】
2008186826.tif 000015