(57)【要約】【課題】装置コストの増大を抑制し、テスト時間の短縮を図る。【解決手段】第１の信号を入力とし、前記第１の信号の発生時点を示す第１の発生時点信号を出力する第１の発生時点検出手段と、前記第１の信号と非同期の第２の信号を入力とし、前記第２の信号の発生時点を示す第２の発生時点信号を出力する第２の発生時点検出手段と、前記第１の信号及び第１の発生時点信号と、前記第２の信号及び第２の発生時点信号とを入力とし、前記第１の信号及び第１の発生時点信号を選択的に出力する第１モードと、前記第２の信号及び第２の発生時点信号を選択的に出力する第２モードとを有する選択手段とを具備する。【選択図】図１
2008020238.tif 000002
【特許請求の範囲】
【請求項１】
第１の信号を入力とし、前記第１の信号の発生時点を示す第１の発生時点信号を出力する第１の発生時点検出手段と、
前記第１の信号と非同期の第２の信号を入力とし、前記第２の信号の発生時点を示す第２の発生時点信号を出力する第２の発生時点検出手段と、
前記第１の信号及び第１の発生時点信号と、前記第２の信号及び第２の発生時点信号とを入力とし、前記第１の信号及び第１の発生時点信号を選択的に出力する第１モードと、前記第２の信号及び第２の発生時点信号を選択的に出力する第２モードとを有する選択手段と
を具備することを特徴とする信号処理装置。
【請求項２】
前記選択手段から出力された第１の信号または第２の信号の発生回数に基づいて第３の信号を発生する信号発生手段を具備することを特徴とする請求項１記載の信号処理装置。
【請求項３】
被試験対象デバイスに試験パターンを印加して得られる信号のパス／フェイル判定結果を記録するデータログ回路と、前記試験パターン及びトリガ信号を発生する試験信号発生手段とを備えた半導体集積回路試験装置であって、
テストプログラムの走行中における前記トリガ信号の発生時点を示すプログラムカウント値を算出し、当該プログラムカウント値を示す第１の発生時点信号を出力する第１のプログラムカウンタと、
テストプログラムの走行中における前記フェイル信号の発生時点を示すプログラムカウント値を算出し、当該プログラムカウント値を示す第２の発生時点信号を出力する第２のプログラムカウンタと、
前記トリガ信号及び第１の発生時点信号と、前記フェイル信号及び第２の発生時点信号とを入力とし、前記トリガ信号及び第１の発生時点信号を選択的に出力する第１モードと、前記フェイル信号及び第２の発生時点信号を選択的に出力する第２モードとを有する選択手段とを具備し、
前記選択手段が出力するフェイル信号またはトリガ信号に基づいて、前記データログ回路及び前記試験信号発生手段の動作を停止する
ことを特徴とする半導体集積回路試験装置。
【請求項４】
前記選択手段から出力されたフェイル信号またはトリガ信号の発生回数に基づいて前記データログ回路及び前記試験信号発生手段の停止信号を発生する停止信号発生手段を備えることを特徴とする請求項３記載の半導体集積回路試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号処理装置及び半導体集積回路試験装置に関する。
【背景技術】
【０００２】
周知のように、半導体集積回路試験装置（いわゆるメモリテスタやＩＣテスタ）は、被試験対象デバイスとしての半導体集積回路（以下ＤＵＴと称す）に試験パターンを印加して得られる信号と予め定められている期待値とが一致している（パス）か否か（フェイル）を判定することにより、半導体集積回路の良品又は不良品を試験するものである。
【０００３】
図３に、従来における半導体集積回路試験装置の構成概略図を示す。この図に示すように、半導体集積回路試験装置は、制御部１０、試験信号発生部２０及びデータログコントローラ３０を備えるメインフレームＭＦと、ＤＵＴ４０が配置されたテストボードＴＢ、パス／フェイル判定部Ｊ１〜Ｊｎ、ＯＲ回路５０、データログ回路６０及びパイプライン回路７０を備えるテストヘッドＴＨとから構成されている。以下では便宜上、１個のＤＵＴの試験を行なう場合を例示して説明する。なお、このＤＵＴ４０は、例えば、データを書き込むライトポートとデータを読み出すリードポートとを各々独立して制御できるデュアルポートメモリである。
【０００４】
制御部１０は、所定の試験プログラムに基づいて半導体集積回路試験装置の全体動作を制御するものである。また、詳細は後述するが、この制御部１０は、データログコントローラ３０において、テストヘッドＴＨから入力されるフェイル信号ＦＬに基づいて、試験信号発生部２０及びデータログ回路６０にストップ信号ＳＴを出力するフェイルストップモードと、試験信号発生部２０から入力されるトリガ信号ＴＧに基づいて、上記ストップ信号ＳＴを出力するトリガストップモードとを切り替えるためのモード選択信号ＳＥＬをデータログコントローラ３０に出力する。
【０００５】
試験信号発生部２０は、制御部１０の制御の下、試験パターン信号、アドレス（ライトアドレス、リードアドレス）信号、期待値パターン信号を発生してテストヘッドＴＨに出力し、また、トリガ信号ＴＧを発生してデータログコントローラ３０に出力する。具体的には、上記試験パターン信号は、テストボードＴＢ上に配置されたＤＵＴ４０のライトポートに出力され、アドレス信号はＤＵＴ４０のアドレス入力ピン及びデータログ回路６０に出力され、期待値パターン信号は、パス／フェイル判定部Ｊ１〜Ｊｎに出力される。また、試験信号発生部２０は、データログコントローラ３０からストップ信号ＳＴが入力された場合、各種信号の発生動作を停止する。
【０００６】
ＤＵＴ４０は、データ書込時において、上記アドレス（ライトアドレス）信号により指定されたアドレスに試験パターンを記憶する一方、データ読出時において、リードアドレス信号により指定されたアドレスに記憶されている試験パターンに応じたデータ信号を、リードポートの第１ピン〜第ｎピンから出力する。
【０００７】
パス／フェイル判定部Ｊ１〜Ｊｎは、ＤＵＴ４０におけるリードポートの第１ピン〜第ｎピンに対応して設けられており、各ピンから出力されるデータ信号と期待値パターン信号とを比較することにより、データ信号のパス／フェイル判定を行なう。これらパス／フェイル判定部Ｊ１〜Ｊｎは、「パス」と判定した場合、Ｌｏ信号を、また、「フェイル」と判定した場合、Ｈｉ信号をＯＲ回路５０及びデータログ回路６０に出力する。
【０００８】
ＯＲ回路５０は、各パス／フェイル判定部Ｊ１〜Ｊｎの出力信号をＯＲ処理し、当該ＯＲ処理の結果を示す信号をデータログ回路６０及びパイプライン回路７０に出力する。つまり、ＯＲ回路５０は、各パス／フェイル判定部Ｊ１〜Ｊｎの内、少なくとも１つが「フェイル」と判定した場合に、Ｈｉ信号を出力する。このようにＯＲ回路５０から出力された信号は、複数段のフリップフロップからなるパイプライン回路７０を介してデータログコントローラ３０に伝送される。ここで、パイプライン回路７０を介してデータログコントローラ３０に伝送される信号をフェイル信号ＦＬという。
【０００９】
データログ回路３０は、パス／フェイル判定部Ｊ１〜Ｊｎによるパス／フェイル判定結果を記憶するメモリ、アドレスを記憶するメモリ（これらメモリを総称してデータログメモリという）、及びこれらデータログメモリの書込制御を行なう書込制御部から構成され、書込制御部は、上記ＯＲ回路５０からＨｉ信号が入力された場合に、各パス／フェイル判定部Ｊ１〜Ｊｎによるパス／フェイル判定結果、及び「フェイル」が発生したアドレスをデータログメモリに記憶させるように制御する。また、データログメモリは、制御部１０による読出制御の下、記憶しているパス／フェイル判定結果や「フェイル」が発生したアドレスなどのデータを制御部１０に出力する。また、データログ回路６０は、データログコントローラ３０からストップ信号ＳＴが入力された場合、データログメモリへの書込動作を停止する。
【００１０】
図４は、データログコントローラ３０の回路構成図である。この図に示すように、テストヘッドＴＨ（パイプライン回路７０）から伝送されたフェイル信号ＦＬは、パイプライン回路３０ａ、位相調整回路３０ｂ、及びフリップフロップ３０ｃを介して選択部３０ｇに入力される。一方、試験信号発生部２０から出力されたトリガ信号ＴＧは、パイプライン回路３０ｄ、段数調整回路３０ｅ、及びフリップフロップ３０ｆを介して選択部３０ｇに入力される。なお、図４において、クロック信号ＣＬＫＡ及びＣＬＫＢは、メインフレームＭＦ内に設けられた同一の発振器（図示せず）によって生成されたものであるが、クロック信号ＣＬＫＡは、テストヘッドＴＨを経由してデータログコントローラ３０に入力されたものであり、一方、クロック信号ＣＬＫＢは、メインフレームＭＦ内を直接伝送されたものである。
【００１１】
ここで、トリガ信号ＴＧは、メインフレームＭＦ内を伝送されるものであるので、段数遅延や固定遅延が小さく、データログコントローラ３０と同期した信号であり、一方、フェイル信号ＦＬは、テストヘッドＴＨを経由するため、大きな段数遅延及び固定遅延を有する非同期信号である。例えば、データログコントローラ３０を基点としてみた場合、フェイル信号ＦＬは、トリガ信号ＴＧと比べて約２００段以上の段数遅延、及び約１５０（ｎｓ）程度の固定遅延が生じる。上記位相調整回路３０ｂ及び段数調整回路３０ｅは、このようなフェイル信号ＦＬとトリガ信号ＴＧとの位相及び段数の合わせ込みを行うものである。なお、段数の合わせ込みは、発生が遅いフェイル信号ＦＬに合わせる。
【００１２】
選択部３０ｇは、制御部１０から入力されるモード切替信号ＳＥＬに基づいて、フェイル信号ＦＬとトリガ信号ＴＧとのいずれか一方を、選択的にストップ信号発生部３０ｈ及びプログラムカウンタ３０ｉに出力する。ストップ信号発生部３０ｈは、選択部３０ｇから入力されるフェイル信号ＦＬまたはトリガ信号ＴＧの立ち上がりをモニタリングし、当該立ち上がりの発生数が規定値を越えた場合に、ストップ信号ＳＴをパイプライン回路３０ｊを介して、テストヘッドＴＨのデータログ回路６０に出力し、また、パイプライン回路３０ｋを介して試験信号発生部２０に出力する。プログラムカウンタ３０ｉは、選択部３０ｇから入力されるフェイル信号ＦＬまたはトリガ信号ＴＧの立ち上がりが発生したプログラムカウント値を算出し、当該プログラムカウント値を示すカウント信号ＰＧを制御部１０に出力する。なお、このプログラムカウント値は、テストプログラムの走行中におけるフェイル信号ＦＬまたはトリガ信号ＴＧの発生時点を示すものである。
【００１３】
次に、このように構成された従来の半導体集積回路試験装置の動作について説明する。
まず、制御部１０は、試験信号発生部２０を制御して、試験パターン信号、当該試験パターンの書込アドレス（例えば０番地）を示すライトアドレス信号をテストヘッドＴＨに出力させる。これにより、ＤＵＴ４０は、ライトアドレス信号により指定されたアドレスに、試験パターンを記憶する。制御部１０は、このような一連の動作を繰り返すことにより、ＤＵＴ４０の全アドレスに試験パターンを記憶させる。
【００１４】
次に、制御部１０は、試験信号発生部２０を制御して、試験パターンの読出アドレスを示すリードアドレス信号及び期待値パターン信号をテストヘッドＴＨに出力させると共に、トリガ信号ＴＧ及びモード切替信号ＳＥＬをデータログコントローラ３０に出力させる。これにより、ＤＵＴ４０は、指定された読出アドレスに記憶されている試験パターンに応じたデータ信号をリードポートにおける第１ピン〜第ｎピンからそれぞれ出力する。そして、パス／フェイル判定部Ｊ１〜Ｊｎは、データ信号と期待値パターンとを比較して各データ信号のパス／フェイル判定が行い、その結果を示す信号をＯＲ回路５０及びデータ回路６０に出力する。
【００１５】
データログ回路６０は、ＯＲ回路５０からＨｉ信号が入力された場合、つまり、第１ピン〜第ｎピンから出力されるデータ信号の少なくとも１つが「フェイル」と判定された場合に、各パス／フェイル判定結果及び「フェイル」と判定されたアドレスを記憶する。上記のような動作がＤＵＴ４０の全アドレスに対して行なわれ、その結果、データログメモリメモリには、ＤＵＴ４０のフェイル情報が蓄積される。
【００１６】
一方、データログコントローラ３０において、例えばフェイルストップモードを示すモード切替信号ＳＥＬが入力された場合、選択部３０ｇは、前段において同期制御されたフェイル信号ＦＬとトリガ信号ＴＧとの内、フェイル信号ＦＬを選択的にストップ信号発生部３０ｈ及びプログラムカウンタ３０ｉに出力する。ストップ信号発生部３０ｈは、フェイル信号ＦＬの立ち上がりをモニタリングし、当該立ち上がりの発生数（つまり「フェイル」の発生数）が規定値を越えた場合に、ストップ信号ＳＴをパイプライン回路３０ｊを介して、テストヘッドＴＨのデータログ回路６０に出力し、また、パイプライン回路３０ｋを介して試験信号発生部２０に出力する。ストップ信号ＳＴが入力されると、データログ回路６０及び試験信号発生部２０は動作中であっても、強制的に動作を停止する。つまり、データログメモリメモリには、ストップ信号ＳＴが出力されるまでの期間のフェイル情報が蓄積されることになる。
【００１７】
また、データログコントローラ３０において、トリガストップモードを示すモード切替信号ＳＥＬが入力された場合、選択部３０ｇは、トリガ信号ＴＧを選択的にストップ信号発生部３０ｈ及びプログラムカウンタ３０ｉに出力する。ストップ信号発生部３０ｈは、トリガ信号ＴＧの立ち上がりをモニタリングし、当該立ち上がりの発生数（つまりトリガの発生数）が規定値を越えた場合に、ストップ信号ＳＴをパイプライン回路３０ｊを介して、テストヘッドＴＨのデータログ回路６０に出力し、また、パイプライン回路３０ｋを介して試験信号発生部２０に出力する。
【００１８】
プログラムカウンタ３０ｉは、フェイル信号ＦＬまたはトリガ信号ＴＧの立ち上がりが発生したプログラムカウント値を算出し、当該プログラムカウント値を示すカウント信号ＰＧを制御部１０に出力する。なお、このプログラムカウント値は、テストプログラムの走行中におけるフェイル信号ＦＬまたはトリガ信号ＴＧの発生時点を示すものである。
【００１９】
上記のように、データログ回路６０等が動作を停止した後、制御部１０は、データログメモリに記憶されているフェイル情報や、プログラムカウンタ３０ｉから得られるカウント信号ＰＧを集計し、図示しない表示装置などに集計結果を表示させる。
【特許文献１】特開平１１−８３９５１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
上記のように、従来では、データログコントローラ３０において、選択部３０ｇの後段回路での信号制御の考え方を容易にするために、フェイル信号ＦＬやトリガ信号ＴＧなど入力信号の位相及び段数の合わせ込みを行い、後段回路はプログラムカウンタ３０ｉなど一系統の制御回路にて構成していた。しかしながら、テストヘッドＴＨを介して伝送されるフェイル信号ＦＬと、メインフレームＭＦ内を伝送されるトリガ信号ＴＧとは、大きな段数差及び位相差があるため、位相及び段数の合わせ込みを実現するための回路規模が大きくなり、装置コストの増大を招くという問題がある。特に、発生の早いトリガ信号ＴＧに対しては、段数調整のために無駄なパイプライン回路を多段に挿入する必要がある。また、制御段数は発生の最も遅いフェイル信号ＦＬに合わせ込む必要があるため、制御動作の基点が遅れ、つまりストップ信号ＳＴの出力が遅れてしまい、テスト時間の増大を招くという問題がある。
【００２１】
本発明は、このような事情に鑑みてなされたものであり、装置コストの増大を抑制し、且つテスト時間の短縮を図ることのできる信号処理装置及び半導体集積回路試験装置を提供することを目的とする。
【課題を解決するための手段】
【００２２】
上記課題を解決するために、本発明では、信号処理装置に係る第１の解決手段として、第１の信号を入力とし、前記第１の信号の発生時点を示す第１の発生時点信号を出力する第１の発生時点検出手段と、前記第１の信号と非同期の第２の信号を入力とし、前記第２の信号の発生時点を示す第２の発生時点信号を出力する第２の発生時点検出手段と、前記第１の信号及び第１の発生時点信号と、前記第２の信号及び第２の発生時点信号とを入力とし、前記第１の信号及び第１の発生時点信号を選択的に出力する第１モードと、前記第２の信号及び第２の発生時点信号を選択的に出力する第２モードとを有する選択手段とを具備することを特徴とする。
【００２３】
また、本発明では、信号処理装置に係る第２の解決手段として、上記第１の解決手段において、前記選択手段から出力された第１の信号または第２の信号の発生回数に基づいて第３の信号を発生する信号発生手段を具備することを特徴とする。
【００２４】
また、本発明では、半導体集積回路試験装置に係る第１の解決手段として、被試験対象デバイスに試験パターンを印加して得られる信号のパス／フェイル判定結果を記録するデータログ回路と、前記試験パターン及びトリガ信号を発生する試験信号発生手段とを備えた半導体集積回路試験装置であって、テストプログラムの走行中における前記トリガ信号の発生時点を示すプログラムカウント値を算出し、当該プログラムカウント値を示す第１の発生時点信号を出力する第１のプログラムカウンタと、テストプログラムの走行中における前記フェイル信号の発生時点を示すプログラムカウント値を算出し、当該プログラムカウント値を示す第２の発生時点信号を出力する第２のプログラムカウンタと、前記トリガ信号及び第１の発生時点信号と、前記フェイル信号及び第２の発生時点信号とを入力とし、前記トリガ信号及び第１の発生時点信号を選択的に出力する第１モードと、前記フェイル信号及び第２の発生時点信号を選択的に出力する第２モードとを有する選択手段とを具備し、前記選択手段が出力するフェイル信号またはトリガ信号に基づいて、前記データログ回路及び前記試験信号発生手段の動作を停止する
ことを特徴とする。
【００２５】
また、本発明では、半導体集積回路試験装置に係る第２の解決手段として、上記第１の解決手段において、前記選択手段から出力されたフェイル信号またはトリガ信号の発生回数に基づいて前記データログ回路及び前記試験信号発生手段の停止信号を発生する停止信号発生手段を備えることを特徴とする。
【発明の効果】
【００２６】
本発明によれば、第１の信号（トリガ信号）と第２の信号（フェイル信号）に対して個別に発生時点検出手段（プログラムカウンタ）を設け、第１の信号及び第１の発生時点信号と、第２の信号及び第２の発生時点検出信号のいずれか一方を選択的に出力する選択手段を備える構成を採用したので、従来のように、第１の信号と第２の信号との位相及び段数を調整するための大規模な回路を設ける必要がなく、装置コストの増大を抑制することができる。また、位相及び段数調整用の回路を設けないことにより、第１の信号及び第１の発生時点信号、または第２の信号及び第２の発生時点信号の出力タイミングは、第１の信号または第２の信号の各々の発生タイミングにのみ依存するため、早期に信号出力を行なうことができ、その結果、テスト時間の短縮を図ることが可能である。
【発明を実施するための最良の形態】
【００２７】
以下、図面を参照して、本発明の一実施形態について説明する。
なお、本実施形態における半導体集積回路試験装置は、データログコントローラ以外の他の構成は従来の図３と同様であるため、以下では、図１を参照して本実施形態おけるデータログコントローラ８０について説明する。
【００２８】
図１に示すように、本実施形態におけるデータログコントローラ８０は、第１のパイプライン回路８０ａ、第１のプログラムカウンタ８０ｂ、第２のパイプライン回路８０ｃ、第２のプログラムカウンタ８０ｄ、選択部８０ｅ、ストップ信号発生部８０ｆ、第３のパイプライン回路８０ｇ、及び第４のパイプライン回路８０ｈから構成されている。
【００２９】
第１のパイプライン回路８０ａは、複数段のフリップフロップから構成され、テストヘッドＴＨから入力されるトリガ信号ＴＧを選択部８０ｅに伝送すると共に、所定段数目のフリップフロップから分岐して第１のプログラムカウンタ８０ｂにトリガ信号ＴＧを出力する。第１のプログラムカウンタ８０ｂは、トリガ信号ＴＧの立ち上がりが発生したプログラムカウント値を算出し、当該プログラムカウント値を示すカウント信号ＰＧ１を選択部８０ｅに出力する。ここで、このプログラムカウント値は、テストプログラムの走行中におけるトリガ信号ＴＧの発生時点を示すものである。
【００３０】
第２のパイプライン回路８０ｃは、複数段のフリップフロップから構成され、試験信号発生部２０から入力されるフェイル信号ＦＬを選択部８０ｅに伝送すると共に、所定段数目のフリップフロップから分岐して第２のプログラムカウンタ８０ｄにフェイル信号ＦＬを出力する。第２のプログラムカウンタ８０ｄは、フェイル信号ＦＬの立ち上がりが発生したプログラムカウント値を算出し、当該プログラムカウント値を示すカウント信号ＰＧ２を選択部８０ｅに出力する。ここで、このプログラムカウント値は、テストプログラムの走行中におけるフェイル信号ＦＬの発生時点を示すものである。
【００３１】
選択部８０ｅは、制御部１０から入力されるモード切替信号ＳＥＬに基づき、第１のパイプライン回路８０ａを介して入力されるトリガ信号ＴＧ、または第２のパイプライン回路８０ｃを介して入力されるフェイル信号ＦＬとのいずれか一方を選択的にストップ信号発生部８０ｆに出力し、また、第１のプログラムカウンタ８０ｂから入力されるカウント信号ＰＧ１、または第２のプログラムカウンタ８０ｄから入力されるカウント信号ＰＧ２とのいずれか一方を選択的に制御部１０に出力する。具体的には、トリガストップモードの場合、選択部８０ｅは、トリガ信号ＴＧをストップ信号発生部８０ｆに出力し、また、カウント信号ＰＧ１を制御部１０に出力する。一方、フェイルストップモードの場合、選択部８０ｅは、フェイル信号ＦＬをストップ信号発生部８０ｆに出力し、また、カウント信号ＰＧ２を制御部１０に出力する。
【００３２】
ストップ信号発生部８０ｆは、選択部８０ｅから入力されるフェイル信号ＦＬまたはトリガ信号ＴＧの立ち上がりをモニタリングし、当該立ち上がりの発生数が規定値を越えた場合に、ストップ信号ＳＴを第３のパイプライン回路８０ｇを介して、テストヘッドＴＨのデータログ回路６０に出力し、また、第４のパイプライン回路８０ｈを介して試験信号発生部２０に出力する。
【００３３】
次に、このように構成された本実施形態におけるデータログコントローラ８０の動作について説明する。
【００３４】
試験信号発生部２０から入力されたトリガ信号ＴＧは、第１のパイプライン回路８０ａを介して選択部８０ｅに出力される一方、所定段数目のフリップフロップから分岐して第１のプログラムカウンタ８０ｂに出力される。第１のプログラムカウンタ８０ｂは、トリガ信号ＴＧの立ち上がりが発生したプログラムカウント値を算出し、当該プログラムカウント値を示すカウント信号ＰＧ１を選択部８０ｅに出力する。
【００３５】
一方、テストヘッドＴＨから伝送されたフェイル信号ＦＬは、第２のパイプライン回路８０ｃを介して選択部８０ｅに出力される一方、所定段数目のフリップフロップから分岐して第２のプログラムカウンタ８０ｄに出力される。第２のプログラムカウンタ８０ｄは、フェイル信号ＦＬの立ち上がりが発生したプログラムカウント値を算出し、当該プログラムカウント値を示すカウント信号ＰＧ２を選択部８０ｅに出力する。
【００３６】
トリガストップモードの場合、選択部８０ｅは、トリガ信号ＴＧをストップ信号発生部８０ｆに出力し、また、カウント信号ＰＧ１を制御部１０に出力する。ストップ信号発生部８０ｆは、トリガ信号ＴＧの立ち上がりをモニタリングし、当該立ち上がりの発生数（つまりトリガの発生数）が規定値を越えた場合に、ストップ信号ＳＴを第３のパイプライン回路８０ｇを介して、テストヘッドＴＨのデータログ回路６０に出力し、また、第４のパイプライン回路８０ｈを介して試験信号発生部２０に出力する。
【００３７】
一方、フェイルストップモードの場合、選択部８０ｅは、フェイル信号ＦＬをストップ信号発生部８０ｆに出力し、また、カウント信号ＰＧ２を制御部１０に出力する。ストップ信号発生部８０ｆは、フェイル信号ＦＬの立ち上がりをモニタリングし、当該立ち上がりの発生数（つまり「フェイル」の発生数）が規定値を越えた場合に、ストップ信号ＳＴを第３のパイプライン回路８０ｇを介して、テストヘッドＴＨのデータログ回路６０に出力し、また、第４のパイプライン回路８０ｈを介して試験信号発生部２０に出力する。
【００３８】
以下、図２のタイミングチャートを参照して上記の動作を詳細に説明する。図２（ａ）は、本実施形態との比較のため、従来（図４参照）のデータログコントローラ３０の動作を示したタイミングチャートである。この図２（ａ）に示すように、フェイル信号ＦＬは、大きな段数遅延及び固定遅延を有するため、トリガ信号ＴＧと比べて発生の遅い信号であり、従来では、両信号の位相及び段数調整は、発生の遅いフェイル信号ＦＬに合わせて行われる。よって、フェイルストップモード、トリガストップモードに関わらず、ストップ信号ＳＴやカウント信号ＰＧ１／ＰＧ２の出力タイミングは、フェイル信号ＦＬの発生タイミングを基点とするため遅れてしまい、テスト時間の増大を招く原因となっていた。
【００３９】
一方、図２（ｂ）は、本実施形態におけるデータログコントローラ８０の動作を示したタイミングチャートである。本実施形態によれば、従来のように位相及び段数調整を行わず、トリガストップモードの場合は、トリガ信号ＴＧの発生タイミングを基点としてストップ信号ＳＴやカウント信号ＰＧ１／ＰＧ２を出力し、フェイルストップモードの場合は、フェイル信号ＦＬの発生タイミングを基点としてストップ信号ＳＴやカウント信号ＰＧ１／ＰＧ２を出力する。従って、トリガストップモードの場合は、従来と比べて非常に早いタイミングでストップ信号ＳＴやカウント信号ＰＧ１／ＰＧ２を出力することができ、一方、フェイルストップモードの場合は、フェイル信号ＦＬを基点とする点は従来と同様であるが、位相調整回路がない分だけ遅延が少なく、従来よりも早期にストップ信号ＳＴやカウント信号ＰＧ１／ＰＧ２を出力することができる。
【００４０】
また、本実施形態では、位相及び段数調整を行わないため、従来では選択部の後段に設けていたプログラムカウンタを、フェイル信号ＦＬとトリガ信号ＴＧとの２系統に分けて設ける必要がある。このため、プログラムカウンタの部品点数は増えるが、これによる装置コストの増大は、従来の位相及び段数調整用の回路を削除したことによる装置コスト削減効果に吸収することができる。
【００４１】
以上のように、本実施形態によれば、発生の早いトリガ信号ＴＧと、発生の遅いフェイル信号ＦＬに対して個別にプログラムカウンタを設け、トリガ信号ＴＧ及びカウント信号ＰＧ１と、フェイル信号ＦＬ及びカウント信号ＰＧ２のいずれか一方を選択的に出力する選択手段を備える構成を採用したので、従来のように、トリガ信号ＴＧとフェイル信号ＦＬとの位相及び段数を調整するための大規模な回路を設ける必要がなく、装置コストの増大を抑制することができる。また、位相及び段数調整用の回路を設けないことにより、トリガ信号ＴＧ及びカウント信号ＰＧ１、またはフェイル信号ＦＬ及びカウント信号ＰＧ２の出力タイミングは、トリガ信号ＴＧまたはフェイル信号ＦＬの各々の発生タイミングにのみ依存するため、早期に信号出力を行なうことができ、その結果、テスト時間の短縮を図ることが可能である。
【００４２】
短縮されるテスト時間は、使用されるテストパターンや多種のシステム動作モードなどにより一律に算定することはできないが、例えば一例として従来より１００段以上（２０〜３０％程度）のシステム段数削減が可能となる。このような削減数は、実時間換算で数μｓ程度であるが、量産ラインにてフル稼働された場合、このわずかな時間が蓄積され、トータルの生産時間に大きな影響を及ぼすものとなる。従って、本発明の構成を採用することにより、特に量産ラインにてフル稼働された場合に、トータルの生産時間の短縮化に寄与することができる。
【図面の簡単な説明】
【００４３】
【図１】本発明の一実施形態における半導体集積回路試験装置のデータログコントローラ８０を示す回路構成図である。
【図２】本発明の一実施形態における半導体集積回路試験装置のデータログコントローラ８０の動作を示すタイミングチャートである。
【図３】従来における半導体集積回路試験装置の構成概略図である。
【図４】従来における半導体集積回路試験装置のデータログコントローラ３０を示す回路構成図である。
【符号の説明】
【００４４】
１０…制御部、２０…試験信号発生部、３０、８０…データログコントローラ、ＭＦ…メインフレーム、４０…ＤＵＴ、ＴＢ…テストボード、Ｊ１〜Ｊｎ…パス／フェイル判定部、５０…ＯＲ回路、６０…データログ回路、７０…パイプライン回路、ＴＨ…テストヘッド、８０ａ…第１のパイプライン回路、８０ｂ…第１のプログラムカウンタ、８０ｃ…第２のパイプライン回路、８０ｄ…第２のプログラムカウンタ、８０ｅ…選択部、８０ｆ…ストップ信号発生部、８０ｇ…第３のパイプライン回路、８０ｈ…第４のパイプライン回路
【図１】
2008020238.tif 000003
【図２】
2008020238.tif 000004
【図３】
2008020238.tif 000005
【図４】
2008020238.tif 000006