(57)【要約】      （修正有）【課題】相変化メモリセルにおけるデータ保持安定化のためのリフレッシュ技術を提供する。【解決手段】メモリは、各相変化メモリセルのアレイと、第１回路とを含む。上記第１回路は、リフレッシュ動作のための要求に対応して、上記アレイ内の非結晶状態にプログラムされた各相変化メモリセルの各メモリセルのみをリフレッシュするためのものである。【選択図】図１
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【特許請求の範囲】
【請求項１】
各相変化メモリセルのアレイと、
リフレッシュ動作のための要求に対応して、上記アレイ内の非結晶状態にプログラムされた各相変化メモリセルの各メモリセルのみをリフレッシュするための第１回路と、を含むメモリ。
【請求項２】
さらに、上記各メモリセルが、それぞれ、非結晶状態にプログラムされているか否かを決定するために、リフレッシュ動作中に、上記アレイ内の各相変化メモリセルの各メモリセルを、それぞれ読み出すための第２回路を含む、請求項１に記載のメモリ。
【請求項３】
上記第１回路は、セット時間内にて、少なくとも２つの各メモリセルを連続的に再設定することによって、上記アレイ内の各相変化メモリセル内の上記少なくとも２つの各メモリセルをリフレッシュするものである、請求項１に記載のメモリ。
【請求項４】
上記第１回路は、
ワード線上における各メモリセルのそれぞれの状態を読み出すために、上記ワード線をアクティブ化し、
上記ワード線上における各メモリセルのそれぞれの状態を読み出し、一時的に記憶し、
非結晶状態を示す上記一時的に記憶された状態毎に対応して書き込みイネーブル信号をそれぞれ供給し、
上記イネーブル信号毎に対応したメモリセルをリフレッシュして、上記各メモリセルをリフレッシュするものである、請求項１に記載のメモリ。
【請求項５】
上記各相変化メモリセルのアレイは、シングルビットの各相変化メモリセルのアレイを有する、請求項１に記載のメモリ。
【請求項６】
上記各相変化メモリセルのアレイは、マルチビットの各相変化メモリセルのアレイを有する、請求項１に記載のメモリ。
【請求項７】
各抵抗メモリセルのアレイと、
上記各抵抗メモリセルのアレイ内における各メモリセルのそれぞれの状態を検知するために構成されたセンス回路と、
上記各抵抗メモリセルのアレイ内における各メモリセルのそれぞれをプログラムするために構成された書き込み回路と、
上記センス回路が上記各メモリセルのそれぞれの状態を検知し、上記書き込み回路が最も低い抵抗の状態より、大きな抵抗の状態にあると検知された各メモリセルのそれぞれのみをリフレッシュすることを有するリフレッシュ動作を制御するために構成されたコントローラと、を含むメモリ。
【請求項８】
上記センス回路は、リフレッシュ動作中に、上記検知された各メモリセルのそれぞれの状態を一時的に記憶するための各バッファを備えており、
上記各バッファは、上記最も低い抵抗の状態より、大きな抵抗の状態にあると検知された各メモリセルのそれぞれを示す各信号を上記書き込み回路に対し供給するものである、請求項７に記載のメモリ。
【請求項９】
上記各抵抗メモリセルのアレイは、各ワード線を備え、
上記リフレッシュ動作は、１つのワード線上における全ての各メモリセルを平行してリフレッシュする、請求項７に記載のメモリ。
【請求項１０】
上記書き込み回路は、セット動作時間内にて、少なくとも２つの各メモリセルを連続的に再設定することによって、上記少なくとも２つの各メモリセルをリフレッシュするものである、請求項７に記載のメモリ。
【請求項１１】
上記各抵抗メモリセルのアレイは、シングルビットの各抵抗メモリセルのアレイを含む、請求項７に記載のメモリ。
【請求項１２】
上記各抵抗メモリセルのアレイは、マルチビットの各抵抗メモリセルのアレイを含む、請求項７に記載のメモリ。
【請求項１３】
上記各抵抗メモリセルのアレイは、各相変化メモリセルのアレイを含む、請求項７に記載のメモリ。
【請求項１４】
各相変化メモリセルのアレイと、
リフレッシュ動作のための要求に対応して、非結晶状態の各メモリセルのみをリフレッシュするための手段と、を含むメモリ。
【請求項１５】
上記非結晶状態の各メモリセルのみをリフレッシュするための手段は、少なくとも２つの各メモリセルを、平行にリフレッシュするための手段を含む、請求項１４に記載のメモリ。
【請求項１６】
上記非結晶状態の各メモリセルのみをリフレッシュするための手段は、セット動作時間内にて、少なくとも２つの各メモリセルを、連続的に再設定することを含む、請求項１４に記載のメモリ。
【請求項１７】
上記各相変化メモリセルのアレイは、シングルビットの各相変化メモリセルのアレイを含む、請求項１４に記載のメモリ。
【請求項１８】
上記各相変化メモリセルのアレイは、マルチビットの各相変化メモリセルのアレイを含む、請求項１４に記載のメモリ。
【請求項１９】
各相変化メモリセルのアレイ内における第１メモリセルの第１状態を読み出すステップと、
上記第１状態が、非結晶状態か否かを決定するステップと、
上記第１状態が、非結晶状態であるとの決定に対応して上記第１メモリセルの状態をリフレッシュするステップと、を含むメモリのリフレッシュ方法。
【請求項２０】
さらに、上記各相変化メモリセルのアレイ内における第２メモリセルの第２状態を読み出すステップと、
上記第２状態が、非結晶状態か否かを決定するステップと、
上記第２状態が、非結晶状態であるとの決定に対応して上記第２メモリセルの状態をリフレッシュするステップと、を含む請求項１９に記載のメモリのリフレッシュ方法。
【請求項２１】
上記第２メモリセルの状態をリフレッシュするステップは、上記第１メモリセルの状態をリフレッシュするステップと平行して実行される、請求項２０に記載のメモリのリフレッシュ方法。
【請求項２２】
上記第２メモリセルの状態をリフレッシュするステップは、上記第１メモリセルの状態をリフレッシュするステップとは、互いに連続してセット動作時間内に実行される、請求項２０に記載のメモリのリフレッシュ方法。
【請求項２３】
上記第１メモリセルの第１状態を読み出すステップは、シングルビットの各相変化メモリセルのアレイ内における上記第１メモリセルの第１状態を読み出すことを含む、請求項１９に記載のメモリのリフレッシュ方法。
【請求項２４】
上記第１メモリセルの第１状態を読み出すステップは、マルチビットの各相変化メモリセルのアレイ内における上記第１メモリセルの第１状態を読み出すことを含む、請求項１９に記載のメモリのリフレッシュ方法。
【請求項２５】
各相変化メモリセルのアレイ内のワード線をアクティブにするステップと、
上記ワード線上の上記各メモリセルのそれぞれの状態を、各バッファ内に読み出すステップと、
非結晶の状態を記憶した各バッファのそれぞれから書き込みイネーブル信号をアクティブにするステップと、
上記ワード線上の、アクティブとなった書き込みイネーブル信号に対応するメモリセルをリフレッシュするステップと、を含むメモリセルのリフレッシュ方法。
【請求項２６】
上記メモリセルをリフレッシュするステップは、上記ワード線上の、アクティブとなった書き込みイネーブル信号に対応するメモリセルを再設定することを含む、請求項２５に記載のメモリセルのリフレッシュ方法。
【請求項２７】
上記各相変化メモリセルのアレイ内のワード線をアクティブにするステップは、シングルビットの各相変化メモリセルのアレイ内における上記ワード線をアクティブにすることを含む、請求項２５に記載のメモリセルのリフレッシュ方法。
【請求項２８】
上記各相変化メモリセルのアレイ内のワード線をアクティブにするステップは、マルチレベルの各相変化メモリセルのアレイ内における上記ワード線をアクティブにすることを含む、請求項２５に記載のメモリセルのリフレッシュ方法。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔背景〕
メモリの１つのタイプとして、抵抗メモリがある。抵抗メモリは、メモリ素子の抵抗値を用いて、１ビット以上のデータを記憶する。例えば、抵抗値が高くなるようにプログラムされたメモリ素子は論理値「１」データビット値を示すことができ、かつ、抵抗値が低くなるようにプログラムされたメモリ素子は論理値「０」データビット値を示すことができる。一般的に、メモリ素子の抵抗値は、メモリ素子に電圧パルスまたは電流パルスを印加することによって、電気的に切り替えられる。
【０００２】
抵抗メモリの１つのタイプとして、相変化メモリがある。相変化メモリは、抵抗メモリ素子として相変化材料を用いる。相変化材料は、少なくとも２つの互いに異なる各状態を示す。相変化材料の各状態は、アモルファス状態および結晶状態と称される。アモルファス状態では原子構造がより不規則であり、結晶状態では格子構造がより規則的である。アモルファス状態は、一般的に、結晶状態よりも高い抵抗率を示す。
【０００３】
また、一部の相変化材料は、例えば面心立方（ＦＣＣ）状態および六方最密充てん（ＨＣＰ）状態など、複数の各結晶状態を示す。これらの各結晶状態は、抵抗率がそれぞれ異なり、複数のデータビットを記憶するために用いることができる。以下の説明では、アモルファス状態は、一般的に抵抗率がより高い状態を示し、結晶状態は、一般的に抵抗率がより低い状態を示す。
【０００４】
相変化材料における各相変化は、可逆的に誘発させることができる。メモリは、温度変化に反応して、アモルファス状態から結晶状態、および結晶状態からアモルファス状態へと変化する。相変化材料の温度は、相変化材料自身への電流供給、あるいは相変化材料に隣接する抵抗ヒータへの電流供給によって変化させることができる。これら各方法のいずれにおいても、相変化材料の加熱が制御可能であることによって、これら相変化材料内における相変化が制御可能となる。
【０００５】
相変化材料からなる複数の各メモリセルを有するメモリアレイを備えた相変化メモリは、データを記憶するために、相変化材料の各メモリ状態を利用してプログラムすることができる。このような相変化メモリデバイスにおけるデータの読み出しおよび書き込みを行うための方法の１つとして、相変化材料へ印加される電流および／または電圧パルスを制御する方法がある。電流および／または電圧のレベルは、各メモリセル内の相変化材料内において誘発される温度に対応している。
【０００６】
記憶密度のより高い相変化メモリを達成するために、相変化メモリセルは、マルチビットのデータを記憶することができる。相変化メモリセル内におけるマルチビット記憶は、相変化材料が中間的な各抵抗値または各状態を有するようにプログラムし、マルチビットまたはマルチレベルの相変化メモリセルに対し３つ以上の各状態を書き込むことができるようにすることによって達成することができる。
【０００７】
３つの異なる各抵抗値のいずれか１つに相変化メモリセルをプログラムした場合は、１セルにつき１．５ビットのデータを記憶することができる。４つの異なる各抵抗値のいずれか１つに相変化メモリセルをプログラムした場合は、１セルにつき２ビットのデータを記憶することができ、以下、１セル当たりの上記各抵抗値の数が増加するに伴い、１セル当たりの記憶されるビット数を同様に増加させることができる。
【０００８】
相変化メモリセルを中間的な抵抗値にプログラムするためには、アモルファス材料と共存している結晶性材料の量、ひいてはセル抵抗値が、適切な書き込み方式を介して制御される。説明を簡単にするために、本開示におけるマルチレベル動作については、４つの異なる各抵抗値または各状態、つまり１セルにつき２ビットのデータに対し焦点を当てて具体的に説明する。この説明は、単に例証する目的のためであって、本発明の範囲を限定すること意図したものではない。原理的には、３つ以上の各状態を記憶することが可能である。
【０００９】
相変化メモリのデータ保持性能は、メモリの温度履歴に大きく依存する。不揮発性メモリでは一般的に、データは、８５℃までの動作温度において１０年以上保持されることが保障されている。データ保持は、主に材料特性であって、相変化材料の結晶化温度に依存している。例えばＧｅ2Ｓｂ2Ｔｅ5を用いた場合、データ保持性能は、１０５℃〜１１０℃までの動作温度において約１０年間である。
【００１０】
しかし、多くのアプリケーションでは、このような温度仕様では不十分である。例えば車両へのアプリケーションでは、この温度仕様は超過される可能性がある。また、メモリデバイスは通常、一定の周囲温度において動作されることはなく、周囲温度の大幅な変化を受けることになる。例えば、車両のエンジン制御部に用いるメモリデバイスは、エンジンが駆動しているか否かに基づいて、周囲温度の激しい変動を受ける。
【００１１】
この場合、メモリデバイスのデータ保持は、一時的な温度（所定の制限内における）、あるいは平均温度によってあまり影響を受けることはないが、メモリデバイスが受けた温度バジェットの累計によって影響を受ける。さらに、データ保持は、シングルビットの相変化メモリセルよりも、マルチビットの相変化メモリセルにおいて、より悪影響を受け易いものである。
【００１２】
上記および上記以外の理由により、本発明が必要とされる。
【００１３】
〔概要〕
本発明の一実施形態はメモリを提供する。上記メモリは、各相変化メモリセルのアレイと、第１回路とを含む。上記第１回路は、リフレッシュ動作のための要求に対応して、上記アレイ内の非結晶状態にプログラムされた各相変化メモリセルの各メモリセルのみをリフレッシュするためのものである。
【００１４】
〔図面の簡単な説明〕
本発明をさらに理解するために、図面が添付されている。これらの添付図面は本明細書に組み込まれ、本明細書の一部を構成する。これらの図面は、本発明の実施形態を例証し、また本明細書における記載と共に本発明の原理を説明するためのものである。本発明の別の実施形態、および本発明の意図する多くの利点については、以下の詳細な説明を参照することによって容易に理解できるであろう。これら各図面中の各素子は、必ずしも互いに相対的な縮小サイズとはなっていない。同一の各参照符号は、対応する同一の各部材をそれぞれ示している。
【００１５】
図１は、本発明のメモリデバイスの一実施形態を示す回路ブロック図である。図２は、４つの異なる各状態にあるマルチビットまたはマルチレベルの相変化素子の一実施形態をそれぞれ示す概略断面図である。
【００１６】
図３は、相変化メモリセルの各抵抗状態をセットすることの一実施形態を示すグラフである。図４は、上記一実施形態の２つの異なる各実験における、温度変化に対する保持時間の変動を示すグラフである。
【００１７】
図５は、各相変化メモリセルをリフレッシュする方法の一実施形態を示すフローチャートである。図６は、本発明のメモリデバイスに係る別の実施形態を示す回路ブロック図である。
【００１８】
図７は、上記別の実施形態における、各相変化メモリセルをリフレッシュする別の方法のフローチャートである。図８は、マルチレベル相変化メモリセルを、順次、再設定する一実施形態を示すタイミングチャートである。
【００１９】
〔詳細な説明〕
以下の詳細な説明では添付図面を参照する、これらの添付図面は、本明細書の一部を構成するものであり、また本発明を実施し得る具体的な実施形態を例証するために示されている。これに関し、説明する（これら）図面の方向を参照して、「上」「下」「前」「後」「先端」「後端」等の方向を示す用語が使用されている。本発明の実施形態の構成要素は、多くの様々な方向に配置することができる。したがって、方向を表す上記用語は、例証するために用いられているものであって、本発明を限定するものではない。
【００２０】
また、本発明の範囲を逸脱することなく、別の実施形態を用いること、および構造的または論理的な変化を加えることができることについて理解されたい。したがって、以下の詳細な説明は、限定的な意味として捉えられるものではなく、本発明の範囲は特許請求の範囲によって規定される。
【００２１】
図１は、メモリデバイス１００ａの一実施形態を示す図である。メモリデバイス１００ａは、書き込み回路１２４ａ、コントローラ１２０、メモリアレイ１０１、およびセンス回路１２６ａを備えている。メモリアレイ１０１は、複数の各相変化メモリセル１０４ａ〜１０４ｄ（相変化メモリセル１０４と総称する）、複数の各ビット線（ＢＬ）１１２ａ〜１１２ｂ（ビット線１１２と総称する）、および複数の各ワード線（ＷＬ）１１０ａ〜１１０ｂ（ワード線１１０と総称する）を備えている。
【００２２】
各相変化メモリセル１０４は、それらの各保持値を維持するために周期的にリフレッシュされる。相変化メモリセル１０４毎の抵抗状態は、リフレッシュ動作の要求に反応して読み出される。上記読み出された相変化メモリセル１０４が、非結晶状態（すなわち、アモルファス状態または部分的アモルファス状態および部分的結晶状態）にある場合は、上記相変化メモリセル１０４は、そのプログラム（書き込み）されている抵抗状態にリセット（再設定）される。完全な結晶状態にプログラムされた抵抗は、温度変化によって不可逆的にさらに低下するだけであるので、完全な結晶状態にある相変化メモリセル１０４はリフレッシュされない。上記プログラムされた抵抗がさらに低下することに不都合はなく、むしろそれによってセンス幅（感知幅）が大きくなる。
【００２３】
リセット動作によって消費されるエネルギーおよび時間は、セット動作よりも少ない。例えば、本一実施形態では、１つのメモリセル１０４のリセット動作では、３０ナノ秒間、０．７５Ｖで６００μＡ＝４５０μＷが使用される。１つのメモリセル１０４のセット動作は、上記リセット動作を行う場合の電力の５０％を１５０ナノ秒間使用する。したがって、１つのメモリセル１０４をセットするために消費されるエネルギーは３４ｐＪと等しく、１つのメモリセル１０４をリセットするために消費されるエネルギーは１４ｐＪと等しい。完全な結晶状態にない（非結晶状態の）各メモリセル１０４のみをリフレッシュすることによって、全ての各メモリセル１０４をリフレッシュする場合と比べて消費されるエネルギーが少なく、かつ少ない時間でリフレッシュ動作が完了する。
【００２４】
本明細書において使用される場合、「電気的に結合」という表現は、各素子同士が直接結合しているという意味だけではなく、一方の素子と他方の素子との間に別の素子が介在した状態においても「該一方の素子と該他方の素子とが電気的に結合されている」と言うことができる。
【００２５】
メモリアレイ１０１は、信号経路１２５を介して書き込み回路１２４ａに、信号経路１２１を介してコントローラ１２０に、そして信号経路１２７を介してセンス回路１２６ａに電気的に結合されている。コントローラ１２０は、信号経路１２８を介して書き込み回路１２４ａに、そして信号経路１３０を介してセンス回路１２６ａに電気的に結合されている。各相変化メモリセル１０４は、ワード線１１０、ビット線１１２、およびコモンまたはグランド１１４に電気的に結合されている。
【００２６】
相変化メモリセル１０４ａは、ビット線１１２ａ、ワード線１１０ａ、およびコモンまたはグランド１１４に電気的に結合されている。相変化メモリセル１０４ｂは、ビット線１１２ａ、ワード線１１０ｂ、およびコモンまたはグランド１１４に電気的に結合されている。相変化メモリセル１０４ｃは、ビット線１１２ｂ、ワード線１１０ａ、およびコモンまたはグランド１１４に電気的に結合されている。相変化メモリセル１０４ｄは、ビット線１１２ｂ、ワード線１１０ｂ、およびコモンまたはグランド１１４に電気的に結合されている。
【００２７】
各相変化メモリセル１０４は、それぞれ、相変化素子１０６およびトランジスタ１０８を有している。トランジスタ１０８は、図示されている本実施形態では電界効果トランジスタ（ＦＥＴ）であるが、別の実施形態では別の適切なデバイス（例えば、バイポーラトランジスタまたは三次元トランジスタ構造）であってよい。別の実施形態では、トランジスタ１０８の代わりに、ダイオード型構造を用いてもよい。
【００２８】
相変化メモリセル１０４ａは、相変化素子１０６ａおよびトランジスタ１０８ａを有している。相変化素子１０６ａの一端部は、ビット線１１２ａに対し電気的に結合されており、相変化素子１０６ａの他端部は、トランジスタ１０８ａのソース‐ドレイン経路の一端部に電気的に結合されている。トランジスタ１０８ａのソース‐ドレイン経路の他端部は、コモンまたはグランド１１４に対し電気的に結合されている。トランジスタ１０８ａのゲートは、ワード線１１０ａに対し電気的に結合されている。
【００２９】
相変化メモリセル１０４ｂは、相変化素子１０６ｂおよびトランジスタ１０８ｂを有している。相変化素子１０６ｂの一端部は、ビット線１１２ａに対し電気的に結合されており、相変化素子１０６ｂの他端部は、トランジスタ１０８ｂのソース‐ドレイン経路の一端部に対し電気的に結合されている。トランジスタ１０８ｂのソース‐ドレイン経路の他端部は、コモンまたはグランド１１４に対し電気的に結合されている。トランジスタ１０８ｂのゲートは、ワード線１１０ｂに対し電気的に結合されている。
【００３０】
相変化メモリセル１０４ｃは、相変化素子１０６ｃおよびトランジスタ１０８ｃを有している。相変化素子１０６ｃの一端部は、ビット線１１２ｂに対し電気的に結合されており、相変化素子１０６ｃの他端部は、トランジスタ１０８ｃのソース‐ドレイン経路の一端部に対し電気的に結合されている。トランジスタ１０８ｃのソース‐ドレイン経路の他端部は、コモンまたはグランド１１４に対し電気的に結合されている。トランジスタ１０８ｃのゲートは、ワード線１１０ａに対し電気的に結合されている。
【００３１】
相変化メモリセル１０４ｄは、相変化素子１０６ｄおよびトランジスタ１０８ｄを有している。相変化素子１０６ｄの一端部は、ビット線１１２ｂに対し電気的に結合されており、相変化素子１０６ｄの他端部は、トランジスタ１０８ｄのソース‐ドレイン経路の一端部に対し電気的に結合されている。トランジスタ１０８ｄのソース‐ドレイン経路の他端部は、コモンまたはグランド１１４に対し電気的に結合されている。トランジスタ１０８ｄのゲートは、ワード線１１０ｂに対し電気的に結合されている。
【００３２】
別の実施形態では、各相変化素子１０６は、それぞれ、コモンまたはグランド１１４に電気的に結合されており、各トランジスタ１０８は、それぞれ、ビット線１１２に電気的に結合されている。例えば、相変化メモリセル１０４ａの場合では、相変化素子１０６ａの一端部は、コモンまたはグランド１１４に電気的に結合されている。相変化素子１０６ａの他端部は、トランジスタ１０８ａのソース‐ドレイン経路の一端部に電気的に結合されている。トランジスタ１０８ａのソース‐ドレイン経路の他端部は、ビット線１１２ａに電気的に結合されている。
【００３３】
本発明による各相変化素子１０６の相変化材料は、様々な材料から形成されていてよい。このような材料としては、一般的には、周期表の第６族に属する元素を１つまたは１つ以上含有したカルコゲナイド合金が有用である。本一実施形態では、相変化素子１０６の相変化材料は、例えばＧｅＳｂＴｅ、ＳｂＴｅ、ＧｅＴｅ、またはＡｇＩｎＳｂＴｅなどのカルコゲナイド化合物から形成されている。別の実施形態では、上記相変化材料は、例えばＧｅＳｂ、ＧａＳｂ、ＩｎＳｂ、またはＧｅＧａＩｎＳｂなど、カルコゲナイドを含有しない材料である。別の実施形態では、上記相変化材料は、Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳなどの元素を１つ以上含有した、任意の適切な材料から形成されている。
【００３４】
各相変化素子１０６は、それぞれ、温度変化の影響下において、アモルファス状態から結晶状態、あるいは結晶状態からアモルファス状態へと変化する。これによって、相変化素子１０６ａ〜１０６ｄのいずれか１つの相変化材料内において、アモルファス材料と共存している結晶性材料の量によって、メモリデバイス１００ａ内にデータを記憶するための２つ以上の各状態が規定される。アモルファス状態にある相変化材料は、結晶状態にある場合よりも遥かに高い抵抗率を示す。したがって、相変化素子１０６ａ〜１０６ｄの上記２つ以上の各状態は、その電気抵抗率において互いに異なっている。
【００３５】
本一実施形態では、上記２つ以上の各状態は２つの各状態であってよく、これらの２つの各状態が、「０」および「１」のビット値にそれぞれ割り当てられる２値システムが用いられる。別の実施形態では、上記２つ以上の各状態は３つの各状態であってよく、これら３つの各状態が、「０」、「１」、および「２」のビット値にそれぞれ割り当てられる３値システムが用いられる。さらに別の実施形態では、上記２つ以上の各状態は４つの各状態であってよく、「００」、「０１」、「１０」、および「１１」などのマルチビット値にそれぞれ割り当てることができる。さらに別の実施形態では、上記２つ以上の各状態は、相変化素子の相変化材料における適切な任意数の各状態であってよい。
【００３６】
コントローラ１２０は、マイクロプロセッサ、マイクロコントローラ、あるいは、メモリ回路１００ａの動作を制御するその他の適切な論理回路を備えている。コントローラ１２０は、書き込み回路１２４ａおよびセンス回路１２６ａを介したメモリアレイ１０１への制御信号およびデータ信号の印加を含む、メモリ回路１００ａの読み出し動作および書き込み動作を制御する。本一実施形態では、書き込み回路１２４ａは、信号経路１２５およびビット線１１２を介してメモリセル１０４に対し電圧パルスを供給し、メモリセルをプログラムする。別の実施形態では、書き込み回路１２４ａは、信号経路１２５およびビット線１１２を介してメモリセル１０４に対し電流パルスを供給し、メモリセルをプログラムする。
【００３７】
センス回路１２６ａは、ビット線１１２および信号経路１２７を介して、メモリセル１０４の２つ以上の各状態のそれぞれを読み出す。本一実施形態では、メモリセル１０４のいずれか１つの抵抗値を読み出すために、センス回路１２６ａは、メモリセル１０４のいずれか１つに流れる電流を供給する。その後、センス回路１２６ａは、上記いずれか１つにおけるメモリセル１０４の電圧を読み出す。
【００３８】
本一実施形態においては、センス回路１２６ａは、メモリセル１０４のいずれか１つに電圧を供給し、そこに流れる電流を読み出すものであってもよい。本一実施形態では、書き込み回路１２４ａが、メモリセル１０４のいずれか１つに電圧を供給し、センス回路１２６ａは、そこに流れる電流を読み出すものであってもよい。本一実施形態においては、書き込み回路１２４ａが、メモリセル１０４のいずれか１つに流れる電流を供給し、センス回路１２６ａは、上記いずれか１つにおけるメモリセル１０４の電圧を読み出すものであってもよい。
【００３９】
相変化メモリセル１０４ａのセット動作中では、１つ以上のセット用の電流または電圧の各パルスが、書き込み回路１２４ａによって選択的に有効にされ、ビット線１１２ａを介して相変化素子１０６ａへ送られる。これによって、トランジスタ１０８ａをアクティブにするために選択されたワード線１１０ａを用いて、相変化素子１０６ａがその結晶化温度を超えて（しかし、通常はその融点を超えないように）加熱される。相変化素子１０６ａは、このように、セット動作中において、結晶状態または部分的結晶状態および部分的アモルファス状態に達する。
【００４０】
相変化メモリセル１０４ａのリセット動作中では、リセット用の電流または電圧の各パルスが書き込み回路１２４ａによって選択的に有効にされ、ビット線１１２ａを介して相変化素子１０６ａに送られる。上記リセット用の電流または電圧は、相変化素子１０６ａをその融点を超えて急速に加熱する。電流または電圧のパルスがオフにされた後、相変化素子１０６ａは急速に冷却されて、アモルファス状態または部分的アモルファス状態および部分的結晶状態が達成される。
【００４１】
メモリアレイ１００ａ内の相変化メモリセル１０４ｂ〜１０４ｄおよびその他の相変化メモリセル１０４は、同様の電流パルスまたは電圧パルスを用いて、相変化メモリセル１０４ａと同様にセットおよびリセットされる。
【００４２】
図２は、４つの異なる各状態２００ａ、２００ｂ、２００ｃ、および２００ｄにおける、マルチビットまたはマルチレベルの相変化素子１０６の一実施形態をそれぞれ示す概略断面図である。相変化素子１０６は、絶縁材料２０６によって側方が囲まれた相変化材料２０４を含んでいる。相変化素子１０６は、任意の適切な形状の相変化材料２０４と、任意の適切な形状の絶縁材料２０６とを含んだ、任意の適切な形状の相変化素子であってよい。
【００４３】
柱状の相変化材料２０４は、一端部において第１の電極２０８と電気的に結合されており、他端部において第２の電極２１０と電気的に結合されている。相変化素子１０６へのパルスは、第１の電極２０８および第２の電極２１０を介して供給される。相変化材料２０４内を通過する電流経路は、第１の電極２０８および第２の電極２１０のいずれか一方から、第１の電極２０８および第２の電極２１０の他方へと伸びている。相変化素子１０６は、データビットを記憶するための記憶場所を提供している。
【００４４】
絶縁材料２０６は、ＳｉＯ2、ＳｉＯx、ＳｉＮ、フッ化シリケートガラス（ＦＳＧ）、あるいはリンホウ素シリケートガラス（ＢＰＳＧ）などの、任意の適切な絶縁体であってよい。第１の電極２０８および第２の電極２１０は、ＴｉＮ、ＴｉＳｉＮ、ＴａＡＩＮ、ＴａＮ、ＴａＳｉＮ、ＴｉＡＩＮ、Ｗ、ＷＮ、Ａｌ、またはＣｕなどの任意の適切な電極材料であってよい。
【００４５】
相変化材料２０４は、２ビットのデータを記憶するために、４つの各抵抗状態のいずれか１つにプログラムされる。書き込み回路１２４ａなどの書き込み回路は、第１の電極２０８に結合されており、相変化材料２０４に対しパルスを供給する。このパルスは、相変化材料２０４をリセットするか、あるいは残り３つの各状態のいずれか１つを相変化材料２０４内にプログラムする。
【００４６】
参照符号２００ｂでは、相変化材料２０４の小分画２１２は、相変化素子１０６全体の抵抗値を変化させるために結晶状態に変化する相変化によってプログラムされている。参照符号２００ｃでは、相変化材料２０４の中サイズの分画２１４は、相変化素子１０６全体の抵抗値を変化させるために結晶状態に変化する相変化によりプログラムされている。参照符号２００ｄでは、相変化材料２０４の実質的に全部である大分画２１６が、相変化素子１０６全体の抵抗を変化させるために結晶状態に変化する相変化によりプログラムされている。
【００４７】
プログラムされる分画のサイズは、相変化メモリセル１０６全体の、つまり相変化材料２０４全体の抵抗値に関連している。参照符号２００ｂ〜２００ｄにおける３つの異なる相変化の各分画、および参照符号２００ａにおける初期状態は、相変化材料２０４内の４つの各抵抗状態を示しており、よって、相変化素子１０６は、２ビットのデータを記憶するための記憶場所を供給している。
【００４８】
本一実施形態では、参照符号２００ａにより示す相変化素子１０６の状態は「００」であり、参照符号２００ｂにより示す相変化素子１０６の状態は「０１」であり、参照符号２００ｃにより示す相変化素子１０６の状態は「１０」であり、かつ、参照符号２００ｄにより示す相変化素子１０６の状態は「１１」である。別の実施形態では、参照符号２００ａにより示す相変化素子１０６の状態は「１１」であり、参照符号２００ｂにより示す相変化素子１０６の状態は「１０」であり、参照符号２００ｃにより示す相変化素子１０６の状態は「０１」であり、かつ参照符号２００ｄにより示す相変化素子１０６の状態は「００」である。
【００４９】
参照符号２００ａでは、相変化材料２０４は、実質的なアモルファス状態にリセットされる。相変化素子１０６のリセット動作の間、書き込み回路１０２を介して、第１の電極２０８および相変化材料２０４にリセット電流パルスが供給される。このリセット電流パルスは、相変化材料２０４をその融点を超えて加熱する。その後、相変化材料２０４では、急速に冷却されることによって、参照符号２００ａで示すような実質的なアモルファス状態が達成される。
【００５０】
リセット動作の後、相変化材料２０４は、参照符号２１８および参照符号２２０の各位置において結晶状態の相変化材料をそれぞれ含み、参照符号２２２の位置においてアモルファス状態の相変化材料を含んでいる。参照符号２００ａにおける実質的なアモルファス状態は、本明細書においては非結晶状態のいずれか１つとも称され、相変化素子１０６の最も抵抗値の高い状態である。
【００５１】
残りの３つの各状態である各参照符号２００ｂ〜２００ｄのいずれか１つに相変化材料２０４をプログラムするために、セット電流パルスが、書き込み回路１２４ａを介して、第１の電極２０８および相変化材料２０４に供給される。参照符号２００ｂでは、書き込み回路１２４ａがセット電流パルスを供給することによって、小容量の分画２１２が結晶状態にプログラムされる。
【００５２】
結晶状態はアモルファス状態より抵抗値が低く、また２００ｂに示されている相変化素子１０６の抵抗値は、参照符号２００ａに示されている実質的なアモルファス状態の相変化素子１０６よりも低い。参照符号２００ｂに示されている部分的結晶状態および部分的アモルファス状態は、本明細書においては非結晶状態のいずれか１つとも称され、相変化素子１０６の２番目に抵抗値の高い状態である。
【００５３】
参照符号２００ｃでは、書き込み回路１２４ａは、セット電流パルスを供給して、中容量の分画２１４を結晶状態にプログラムする。結晶性の分画２１４が、上述の結晶性の分画２１２より大きく、また、結晶状態はアモルファス状態より抵抗値が低いため、参照符号２００ｃに示されている素子１０６は、参照符号２００ｂに示されている相変化素子１０６、および参照符号２００ａに示されているアモルファス状態にある素子１０６よりも抵抗値が低い。参照符号２００ｃに示されている部分的結晶状態および部分的アモルファス状態は、本明細書においては非結晶状態のいずれか１つとも称され、相変化素子１０６の２番目に抵抗値の低い状態である。
【００５４】
参照符号２００ｄでは、書き込み回路１２４ａは、セット電流パルスを供給して、相変化材料２１６の実質的に全部を結晶状態にプログラムする。結晶状態はアモルファス状態よりも抵抗値が低いため、参照符号２００ｄに示されている相変化素子１０６は、参照符号２００ｃに示されている相変化素子１０６、参照符号２００ｂに示されている相変化素子１０６、および参照符号２００ａに示されているアモルファス状態にある相変化素子１０６よりも抵抗値が低い。参照符号２００ｄに示されている実質的な結晶状態は、相変化素子１０６の最も抵抗値の低い状態である。
【００５５】
別の実施形態では、相変化素子１０６は、任意の適切な数の抵抗値または状態にプログラムすることができる。さらに別の実施形態においては、相変化素子１０６は、実質的な結晶状態にセットし、次に、リセットパルスを用いて、相変化素子１０６を所望の抵抗値または状態にプログラムすることができる。
【００５６】
図３は、相変化メモリセル１０６の各抵抗状態へのセッティング（設定）の一実施形態を示すグラフ２５０である。グラフ２５０は、ｘ軸２５４において、相変化素子に流される電流をアンペア（Ａ）で示し、ｙ軸２５２において、特定の電流を流した後における相変化素子の抵抗をオームで示している。
【００５７】
相変化素子の完全リセット状態を２５６で示してこれを開始点とし、約０Ａ〜０．３×１０-3Ａの電流は、完全リセット状態にある相変化素子の抵抗状態を変化させることはない。約０．３×１０-3Ａ〜０．５×１０-3Ａの電流は、相変化素子の抵抗状態を、２６０で示されている部分的セット状態に変化させる。
【００５８】
約０．５×１０-3Ａ〜１．４×１０-3Ａの電流は、相変化素子の抵抗状態を、２５８で示されている完全セット状態に変化させる。約１．４×１０-3Ａ〜１．６×１０-3Ａの電流は、相変化素子の抵抗状態を、２６２で示されている部分的リセット状態に変化させる。約１．６×１０-3Ａより大きい電流は、相変化メモリセルの抵抗状態を、２５６で示されている完全リセット状態に戻す。
【００５９】
部分的セット状態、完全セット状態、部分的リセット状態、および完全リセット状態を得るための具体的な電流幅は、用いられる相変化材料、メモリセル概念、およびメモリセル寸法（サイズ）に応じて異なる。
【００６０】
参照符号２５６で示されている完全リセット状態を開始点として、相変化素子１０６を、電流を制御することによって、４つの各状態のいずれか１つにプログラムすることができる。電流が流されてない場合は、上記相変化素子は、完全リセット状態のままである。
【００６１】
小電流が流されると、上記相変化素子は、２６４で示されている第１の状態にプログラムされる。この状態は、図２の参照符号２００ａによって示されており、本一実施形態では「１１」状態である。
【００６２】
より高い電流が流されると、上記相変化素子は、参照符号２６６で示されている第２の状態にプログラムされる。この状態は、図２の参照符号２００ｂによって示されており、本一実施形態では「１０」状態である。
【００６３】
第２の状態を超えてさらに電流が流されると、上記相変化素子は、参照符号２６８で示されている第３の状態にプログラムされる。この状態は、図２の参照符号２００ｃによって示されており、本一実施形態では「０１」状態である。
【００６４】
第３の状態を超えてさらに電流が流されると、上記相変化素子は、参照符号２７０で示されている完全セット状態にプログラムされる。この状態は、図２の参照符号２００ｄによって示されており、本一実施形態では「００」状態である。
【００６５】
参照符号２５８で示されている完全セット状態を開始点として、上記相変化素子を、電流を制御することによって、４つの各状態のいずれか１つにプログラムすることができる。例えば、第１の電流が流されると、上記相変化素子は、参照符号２７２で示されている第１の状態にプログラムされる。本一実施形態では、第１の状態は「００」状態である。
【００６６】
第１の状態を超えてさらに電流が流されると、上記相変化素子は、参照符号２７４で示されている第２の状態にプログラムされる。この状態は、本一実施形態では「０１」状態である。
【００６７】
第２の状態を超えてさらに電流が流されると、上記相変化素子は、参照符号２７６で示されている第３の状態にプログラムされる。この状態は、本一実施形態では「１０」状態である。
【００６８】
第３の状態を超えてさらに電流が流されると、上記相変化素子は、参照符号２７８で示されている完全リセット状態にプログラムされる。この状態は、本一実施形態では「１１」状態である。
【００６９】
図４は、２つの異なる各実験における、温度変化に対する保持時間の変動の一実施形態を示すグラフ（チャート）２８０である。グラフ２８０におけるｘ軸２８４は、温度（Ｔ）をＫ（絶対温度）で示し、ｘ軸２８６は、温度（Ｔ）を１／ｋＴ（ｅＶ-1）で示し、および、ｙ軸２８２は、保持時間（ｔret）を秒により示している。
【００７０】
直線２８８ａは、第１の実験におけるシングルビット（１ビット）のメモリセルの温度に対する保持時間の関係を示しており、直線２８８ｂは、第２の実験におけるマルチビットのメモリセルの温度に対する保持時間の関係を示している。データ保持時間は、シングルビットの相変化メモリセルにとって、温度上昇に伴い悪影響を受けるものであり、その悪影響の問題は、マルチビット相変化メモリセルにおいて増大している。
【００７１】
グラフ２８０にて示されているように、メモリデバイス１００ａにおける１０５℃にて１０年間データ保持される仕様は、参照符号２９８により示されている。メモリデバイス１００ａの相変化素子１０６が、参照符号２９６で示されているように一年に一度リフレッシュされる場合、メモリデバイス１００ａは、約１２０℃（３９３Ｋ）の温度で動作可能である。メモリデバイス１００ａの相変化素子１０６が、参照符号２９４で示されているように一月に一度リフレッシュされる場合、メモリデバイス１００ａは、約１３０℃（４０３Ｋ）の温度で動作可能である。
【００７２】
メモリデバイス１００ａの相変化素子１０６が、参照符号２９２で示されているように一日に一度リフレッシュされる場合、メモリデバイス１００ａは、約１５０℃（４２３Ｋ）の温度で動作可能である。メモリデバイス１００ａの相変化素子１０６が、参照符号２９０で示されているように一時間に一度リフレッシュされる場合、メモリデバイス１００ａは、約１７０℃（４４３Ｋ）の温度で動作可能である。リフレッシュ期間が短いほど、メモリデバイス１００ａの耐久可能温度が高くなる。
【００７３】
図５は、メモリデバイス１００ａ内の相変化メモリセル１０４などの相変化メモリセル１０４をリフレッシュする方法３００の一実施形態を示すフローチャートである。参照符号３０２では、コントローラ１２０が、リフレッシュ動作の要求を受信または発行する。参照符号３０４では、ワード線１１０上または各メモリセル１０４のブロック内における第１のメモリセル１０４が、ワード線を活性化（アクティブ化）することによって選択される。これによって、選択されたメモリセル１０４のトランジスタ１０８がオンになる。参照符号３０６では、センス回路１２６ａが、選択されたメモリセル１０４の抵抗状態を読み出す。
【００７４】
参照符号３０８では、センス回路１２６ａおよび／またはコントローラ１２０が、選択されたメモリセル１０４が結晶状態にあるのか非結晶状態にあるのかを判別する。選択されたメモリセル１０４が結晶状態にある場合は、参照符号３１０において、選択されたメモリセル１０４に対してさらなる動作は行われない。
【００７５】
選択されたメモリセル１０４が非結晶状態にある場合は、参照符号３１２において、書き込み回路１２４ａが、選択されたメモリセル１０４を、そのプログラムされている抵抗状態に再設定することによって、選択されたメモリセルをリフレッシュする。
【００７６】
参照符号３１４では、ワード線１１０上または各メモリセル１０４のブロック内における全ての各メモリセル１０４におけるリフレッシュの可能性について確認（チェック）されたか否かを、コントローラ１２０が判別する。
【００７７】
ワード線１１０上または各メモリセル１０４のブロック内における全ての各メモリセル１０４におけるリフレッシュの可能性について確認されていない場合、ワード線１１０上または各メモリセル１０４のブロック内における次のメモリセル１０４が選択される。次のメモリセル１０４が選択されると、制御はブロック３０６に戻る。ブロック３０６では、センス回路１２６ａが、選択されたメモリセル１０４の抵抗状態を読み出し、そして上記処理が繰り返される。
【００７８】
ワード線１１０上またはメモリセル１０４のブロック内における全てのメモリセル１０４におけるリフレッシュの可能性について確認済となったとき、参照符号３１８において、現在のワード線１１０または現在の各メモリセル１０４のブロックに対するリフレッシュ動作が完了する。そして、メモリアレイ１０１内の全てのメモリセル１０４が、リフレッシュの可能性について確認済となるまで、方法３００のブロック３０４〜３１８が繰り返され、次のワード線１１０または次のメモリセル１０４のブロックが確認されていく。
【００７９】
図６は、本発明の別の実施形態に係るメモリデバイス１００ｂを示す回路ブロック図である。メモリデバイス１００ｂでは、前述の書き込み回路１２４ａが書き込み回路１２４ｂに置き換えられ、前述のセンス回路１２６ａがセンス回路１２６ｂに置き換えられている点を除いては、図１にて参照した説明および図示したメモリデバイス１００ａと同様である。
【００８０】
センス回路１２６ｂは、複数の各センスアンプ（ＳＡ）１３２ａ〜１３２ｂ（センスアンプ１３２と総称する）および複数の各バッファ１３６ａ〜１３６ｂ（バッファ１３６と総称する）を備えている。メモリデバイス１００ｂは、１つのワード線１１０上における全ての各メモリセルに対してリフレッシュ動作を平行に行うことを可能にする。
【００８１】
書き込み回路１２４ｂは、各信号経路１２５を介して、各ビット線１１２にそれぞれ電気的に結合されている。書き込み回路１２４ｂは、信号経路１２５ａを介して、ビット線１１２ａに電気的に結合されており、書き込み回路１２４ｂは、信号経路１２５ｂを介して、ビット線１１２ｂに電気的に結合されている。
【００８２】
各センスアンプ１３２の各入力部は、各信号経路１２７を介して、各ビット線１１２にそれぞれ電気的に結合されている。センスアンプ１３２ａの入力部は、信号経路１２７ａを介して、ビット線１１２ａに電気的に結合されており、センスアンプ１３２ｂの入力部は、信号経路１２７ｂを介して、ビット線１１２ｂに電気的に結合されている。
【００８３】
各センスアンプ１３２の各出力部は、信号経路１３４を介して、各バッファ１３６の各入力部にそれぞれ電気的に結合されている。センスアンプ１３２ａの出力部は、信号経路１３４ａを介して、バッファ１３６ａの入力部に電気的に結合されており、センスアンプ１３２ｂの出力部は、信号経路１３４ｂを介して、バッファ１３６ｂの入力部に電気的に結合されている。
【００８４】
各バッファ１３６の各出力部は、各信号経路１３８を介して、書き込み回路１２４ｂの各入力部にそれぞれ電気的に結合されている。バッファ１３６ａの出力部は、信号経路１３８ａを介して、書き込み回路１２４ｂの入力部に電気的に結合されており、バッファ１３６ｂの出力部は、信号経路１３８ｂを介して、書き込み回路１２４ｂの入力部に電気的に結合されている。
【００８５】
センスアンプ１３２ａは、ビット線１１２ａおよび信号経路１２７ａを介して、選択されたメモリセル１０４ａ〜１０４ｂにおける２つ以上の各状態のそれぞれを読み出す。リフレッシュ動作の間、バッファ１３６ａは、センスアンプ１３２ａから送られた、選択されたメモリセル１０４ａ〜１０４ｂの状態を一時的に記憶する。選択されたメモリセル１０４ａ〜１０４ｂが非結晶状態にあることに対応して、バッファ１３６ａは、書き込みイネーブル信号を書き込み回路１２４ｂに送る。書き込み回路１２４ｂは、上記書き込みイネーブル信号に対応して、信号経路１２５ａおよびビット線１１２ａを介して、選択されたメモリセル１０４ａ〜１０４ｂを、そのプログラムされている抵抗状態に再プログラム（再設定）する。
【００８６】
センスアンプ１３２ｂは、ビット線１１２ｂおよび信号経路１２７ｂを介して、選択されたメモリセル１０４ｃ〜１０４ｄにおける２つ以上の各状態のそれぞれを読み出す。リフレッシュ動作の間、バッファ１３６ｂは、センスアンプ１３２ｂから送られた、選択されたメモリセル１０４ｃ〜１０４ｄの状態を一時的に記憶する。選択されたメモリセル１０４ｃ〜１０４ｄが非結晶状態にあることに対応して、バッファ１３６ｂは、書き込みイネーブル信号を書き込み回路１２４ｂに送る。書き込み回路１２４ｂは、この書き込みイネーブル信号に対応して、選択されたメモリセル１０４ｃ〜１０４ｄを、信号経路１２５ｂおよびビット線１１２ｂを介して、そのプログラムされている抵抗状態に再プログラムする。
【００８７】
図７は、上記別の実施形態における、メモリデバイス１００ｂ内の各相変化メモリセル１０４などの各相変化メモリセル１０４をリフレッシュするための方法４００を示すフローチャートである。参照符号４０２では、コントローラ１２０は、リフレッシュ動作の要求を受信または発行する。参照符号４０４では、ワード線１１０がアクティブにされ、ワード線１１０上のメモリセル１０４の抵抗状態が読み出される。参照符号４０６では、各センスアンプ１３２は、ワード線１１０上に係る全ての各メモリセル１０４の各状態をそれぞれ読み出し、それらの各状態を各バッファ１３６に対しそれぞれ送る。
【００８８】
参照符号４０８において、バッファ１３６内に記憶された状態が非結晶状態である場合は、参照符号４１０において、バッファ１３６は、ビット線１１２のための書き込みイネーブル信号をアクティブにする。バッファ１３６内に記憶された状態が結晶状態である場合は、参照符号４１２において、バッファ１３６は、ビット線１１２のための書き込みイネーブル信号を非アクティブのままに維持する。
【００８９】
参照符号４１４では、書き込み回路１２４ｂは、上記各書き込みイネーブル信号に基づいて各ビット線パルスをそれぞれ印加し、非結晶状態にある各メモリセル１０４のみをそれぞれ再設定する。本一実施形態では、上記各ビット線パルスは、例えば２つ、３つ、４つ、あるいはその他任意の数の各ビット線１１２からなる各サブグループに対しそれぞれ同時に供給される。
【００９０】
参照符号４１６では、現在のワード線に対するリフレッシュ動作が完了する。方法４００の各ブロック４０４〜４１６は、メモリアレイ１０１内の全メモリセル１０４が、リフレッシュの可能性に関して確認済となるまで繰り返されて、次のワード線１１０上における各メモリセル１０４の各抵抗状態がそれぞれ確認されていく。
【００９１】
図８は、本一実施形態におけるリフレッシュ動作中に、複数の各相変化メモリセル１０４を順次に再設定することを示すタイミングチャート５００である。タイミングチャート５００は、ワード線１１０上にワード線（ＷＬ）信号５０２を有し、第１のビット線１１２上に第１のビット線（ＢＬ１）信号５０４を有し、第２のビット線１１２上に第２のビット線（ＢＬ２）信号５０６を有し、第３のビット線１１２上に第３のビット線（ＢＬ３）信号５０８を有し、および、第４のビット線１１２上に第４のビット線（ＢＬ４）信号５１０を有している。
【００９２】
メモリセル１０４の典型的なセットまたはリセットの動作では、参照符号５１２で示されているように、ワード線信号５０２がアクティブにされる。メモリセル１０４の書き込みサイクル時間を制限する、メモリセル１０４の典型的なセット動作時間は、参照符号５１４で示されている。リセット用の各パルス５１６、５１８、５２０、５２２、および、その他の各ビット線１１２に印加されるその他のリセット用の各パルスは、上記典型的な書き込みサイクル時間内において、互いに時間的にずれている。互いに重なり合わないように、上記リセット用の各パルスを互いにずらすことによって、リフレッシュ動作中における電流消費の増加を回避することができる。その上、上記典型的な書き込みサイクル時間中に、１つだけでなく複数のリセット用の各パルスを連続的に印加することによって、リフレッシュ動作の時間を節減することができる。
【００９３】
本発明の各実施形態は、リフレッシュ動作を含む相変化メモリを提供する。リフレッシュ動作では、非結晶状態にある各メモリセルのみがリフレッシュされる。データ保持の問題を示さない、結晶状態にあるメモリセルをリフレッシュしないことによって、上記リフレッシュ動作中の時間およびエネルギー（電力）が節減される。
【００９４】
本明細書において説明されている具体的な各実施形態は、相変化メモリ素子の使用に実質的に焦点が当てられているが、本発明は、任意の適切なタイプの抵抗メモリ素子にも適用することができる。
【００９５】
本明細書において、具体的な各実施形態について図示および説明してきたが、当該分野において通常の知識を有する者であれば、本発明の範囲を逸脱することなく、図示および説明してきたこれらの実施形態の代わりに、様々な別の、および／または同等の実施形態を用いることができることについて理解するであろう。本出願は、本明細書に記載の具体的な各実施形態の任意の適応または改変を含んでいる。したがって、本発明は、特許請求の範囲および特許請求の範囲に相当する部分によってのみ限定される。
【図面の簡単な説明】
【００９６】
【図１】本発明のメモリデバイスの一実施形態を示す回路ブロック図である。
【図２】上記一実施形態における、４つの異なる各状態にあるマルチビットまたはマルチレベル相変化素子をそれぞれ示す概略断面図である。
【図３】上記一実施形態における、相変化メモリセルを各抵抗状態にセットすることを示すグラフである。
【図４】上記一実施形態の２つの異なる各実験における、温度変化に対する保持時間の変動をそれぞれ示すグラフである。
【図５】上記一実施形態における、各相変化メモリセルをリフレッシュする方法を示すフローチャートである。
【図６】本発明のメモリデバイスにおける別の実施形態を示す回路ブロック図である。
【図７】上記別の実施形態における、各相変化メモリセルをリフレッシュする方法を示すフローチャートである。
【図８】上記一実施形態における、マルチレベルの各相変化メモリセルを、順次、再設定するときのタイミングチャートである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【外国語明細書】
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