(57)【要約】      （修正有）【課題】多数個取り基板においてメタライズ層に被覆するメッキ層の厚みがバラツキつきにくくした基板を提供する。【解決手段】セラミックからなり、表・裏面２，３を有し複数のパッケージｐが配置される製品領域Ａと電子部品を実装する凹部８と、第１方向Ｘに隣接する各パッケージｐの表面メタライズ層１０との間を接続するタイバー１２と、凹部８の底面９に形成される内部メタライズ層１１と、隣接する各パッケージｐの内部メタライズ層１１との間を接続する第２方向Ｙに沿ったタイバー１３と、表面メタライズ層と内部メタライズ層とを導通可能とするビア導体ｖと、で構成され、製品領域と同じセラミックからなり製品領域の外周を囲む耳部Ｍと、製品領域の外周に沿って位置するパッケージｐの表面メタライズ層と内部メタライズ層とに導通可能とされ、耳部Ｍの一部の外側辺４に形成されるメッキ用電極６，７と、を備える、多数個取り基板１。【選択図】  図１
2008186967.tif 000002
【特許請求の範囲】
【請求項１】
セラミックからなり、表面および裏面を有し且つ縦横に隣接して複数のパッケージが配置される製品領域と、
上記パッケージは、表面に開口し且つ底面に電子部品を実装する凹部と、表面に形成され且つ凹部の開口部を囲む枠形の表面メタライズ層と、かかる表面メタライズ層と当該パッケージの両側で且つ同じ第１方向に隣接する各パッケージの表面メタライズ層との間を接続する上記第１方向に沿ったタイバーと、
上記パッケージの凹部の底面に実装される電子部品と導通し且つ一部が当該パッケージの内部に形成される内部メタライズ層と、かかる内部メタライズ層と当該パッケージの両側で且つ上記第１方向と直交する第２方向に隣接する各パッケージの内部メタライズ層との間を接続する上記第２方向に沿ったタイバーと、
上記表面メタライズ層と上記内部メタライズ層とを導通可能とするビア導体と、で構成され、
上記製品領域と同じセラミックからなり、かかる製品領域の外周を囲む耳部と、
上記製品領域の外周に沿って位置するパッケージにおける表面メタライズ層および内部メタライズ層に導通可能とされ、上記耳部の少なくとも一部の外側辺に形成されるメッキ用電極と、を備える、
ことを特徴とする多数個取り基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子や水晶振動子などの電子部品を凹部の底面に実装して封止するパッケージを縦横に複数個有する多数個取り基板に関する。
【背景技術】
【０００２】
セラミックからなるパッケージ本体の表面に開口する凹部の底面に半導体素子などの電子部品を実装して封止する小型のパッケージを製造する場合、複数のパッケージを縦横に配設した大版のセラミック基板から多数個取りで製造している。
例えば、セラミック母基板内の配線基板領域において、凹部に底面に複数のメタライズ配線導体を設け、凹部の開口部を囲むように封止用メタライズ層を形成する。更に、隣接する配線基板領域間の境界線の交点、あるいは配線基板領域と捨て代領域との境界に設けた貫通孔の内壁に沿った外部接続用メタライズ層と、上記メタライズ配線導体とを、電気的に接続する共に、上記封止用メタライズ層と、外部接続用メタライズのうち、配線基板領域ごとの一端側の２つとを、電気的に接続した多数個取り配線基板が提案されている（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開２００３−３０３９１５号公報（第１〜５頁、図１，２）
【特許文献２】特開２００３−２８２７６４号公報（第１〜５頁、図１，２）
【０００４】
加えて、前記と同様とした各部の構成を有し、前記封止用メタライズ層と、外部接続用メタライズのうち、配線基板領域ごとの対角に位置する２つとを、電気的に接続した多数個取り配線基板も提案されている（例えば、特許文献２参照）。
ところで、前記特許文献１，２の多数個取り配線基板では、セラミック母基板の外側に位置する捨て代領域に設けた複数のめっき導通用メタライズ端子は、捨て代領域の内部に設けた枠状のめっき導通用メタライズ層を介して、配線基板領域ごとの凹部の底面に設けたメタライズ配線導体、および前記境界ごとに設けた貫通孔の内壁に沿った外部接続用メタライズ層と、電気的に接続されている。
【０００５】
しかしながら、特許文献１，２の多数個取り配線基板では、配線基板領域ごとの前記封止用メタライズ層は、かかる領域の一端側ごとに位置する外部接続用メタライズ層、あるいは対角ごとに位置する２つの外部接続用メタライズ層を介して、上記めっき導通用メタライズ端子と、電気的に接続されている。このため、多数の封止用メタライズ層は、めっき導通用メタライズ端子との距離が離れており、特にセラミック母基板の中央付近に位置する配線基板では、顕著になる。このため、多数の配線基板領域における封止用メタライズ層に施されるメッキ層の厚みがバラツキ易くなるので、例えば、半導体素子を実装した後で、凹部を蓋板とロウ付けして封止する際に、封止性が不安定になり得る、という問題があった。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、背景技術において説明した問題点を解決し、半導体素子などの電子部品を凹部の底面に実装して封止するパッケージを縦横に複数個有し、パッケージごとの表面・内部メタライズ層に被覆するメッキ層の厚みがバラツキつきにくくした多数個取り基板を提供する、ことを課題とする。
【課題を解決するための手段】
【０００７】
本発明は、前記課題を解決するため、複数のパッケージごとの表面に開口する凹部の開口部を囲む封止用の表面メタライズ層と、前記凹部の底面側に位置する半導体素子実装用の内部メタライズ層とに対し、互いに直交する方向から電解メッキ用の電流を給電可能とする、ことに着想して成されたものである。
即ち、本発明の多数個取り基板（請求項１）は、セラミックからなり、表面および裏面を有し且つ縦横に隣接して複数のパッケージが配置される製品領域と、
上記パッケージは、表面に開口し且つ底面に電子部品を実装する凹部と、表面に形成され且つ凹部の開口部を囲む枠形の表面メタライズ層と、かかる表面メタライズ層と当該パッケージの両側で且つ同じ第１方向に隣接する各パッケージの表面メタライズ層との間を接続する上記第１方向に沿ったタイバーと、上記パッケージの凹部の底面に実装される電子部品と導通し且つ一部が当該パッケージの内部に形成される内部メタライズ層と、かかる内部メタライズ層と当該パッケージの両側で且つ上記第１方向と直交する第２方向に隣接する各パッケージの内部メタライズ層との間を接続する上記第２方向に沿ったタイバーと、上記表面メタライズ層と上記内部メタライズ層とを導通可能とするビア導体と、で構成され、
上記製品領域と同じセラミックからなり、かかる製品領域の外周を囲む耳部と、
上記製品領域の外周に沿って位置するパッケージにおける表面メタライズ層および内部メタライズ層に導通可能とされ、上記耳部の少なくとも一部の外側辺に形成されるメッキ用電極と、を備える、ことを特徴とする。
【発明の効果】
【０００８】
前記多数個取り基板によれば、製品領域に配置される複数のパッケージごとの表面に開口する凹部の開口部を囲む表面メタライズ層は、互いに第１方向に沿ったタイバーを介して接続され、且つこのうち製品領域の外周側に位置するパッケージの表面メタライズ層が、前記耳部のメッキ用電極と導通可能とされている。一方、パッケージごとの上記凹部の底面側に位置する半導体素子を実装するための内部メタライズ層は、上記第１方向と直交する第２方向に沿ったタイバーを介して、隣接するパッケージの内部メタライズ層と接続されると共に、製品領域の外周側に位置するパッケージの内部メタライズ層が、耳部のメッキ用電極と導通可能とされている。
【０００９】
しかも、個々のパッケージでは、表面メタライズ層と内部メタライズ層とがビア導体を介して導通可能とされているため、前記耳部のメッキ用電極に対して、個々のパッケージにおける表面メタライズ層と内部メタライズ層とは、かかるパッケージ内におけるどの位置にあっても、ほぼ同等な距離となる。従って、複数のパッケージにおける表面メタライズ層および内部メタライズ層に対し、例えば、Ｎｉメッキ層およびＡｕメッキ層をほぼ均一な厚みにして被覆したパッケージを、多数個取りの形態で確実に提供することが可能となる。
【００１０】
尚、前記セラミックには、アルミナ、ムライト、窒化アルミニウムなどの高温焼成セラミックのほか、低温焼成セラミックの一種であるガラス−セラミックも含まれる。上記高温焼成セラミックの場合、前記表面メタライズ層、内部メタライズ層、およびビア導体には、ＷまたはＭｏなどが用いられ、低温焼成セラミックの場合には、ＣｕまたはＡｇがなどが用いられる。
また、前記パッケージは、平面視が正方形または長方形を呈し且つ全体が直方体であるパッケージ本体と、かかる本体の表面に開口する凹部と、を備え、かかる凹部の底面に形成された内部メタライズ層の上方に、ロウ付けなどで半導体素子などの電子部品を実装した後、上記凹部の開口部を金属製の蓋板と表面メタライズ層とをロウ付けなどで接合することで、上記電子部品を封止するものである。
更に、前記第１方向と第２方向とは、互いに直交する２つの方向を区別するための相対的な呼称である。
【００１１】
加えて、前記表面メタライズ層や内部メタライズ層に被覆されるメッキ層の厚みは、Ｎｉメッキ層の場合は、２〜２０μｍ、Ａｕメッキ層の場合は、０．５〜３．７μｍである。
また、前記複数のパッケージを縦横に隣接して配置する製品領域と、これの外周囲む前記耳部とを備える本発明のセラミックからなる多数個取り基板は、複数のセラミック層を積層し、最上層のセラミック層の表面に、前記表面メタライズ層と第１方向に沿ったタイバーとを、上記複数のセラミック層間に、前記内部メタライズ層と第２方向に沿ったタイバーとを、それぞれ形成したものである。
更に、前記パッケージごとの裏面には、前記内部メタライズ層と導通可能な複数の端子を更に形成した形態としても良い。
【発明を実施するための最良の形態】
【００１２】
以下において、本発明を実施するための最良の形態について説明する。
図１は、本発明による一形態の多数個取り基板１を示す平面図、図２は、図１中のＺ−Ｚ線の矢視に沿った断面図、図３は、多数個取り基板１の一部を拡大し且つ透視的に示す斜視図である。
多数個取り基板１は、図１，図２に示すように、表面２、裏面３、および外側辺（側面）４を有するアルミナなどのセラミックからなり、平面視で全体がほぼ長方形を呈し、内側に位置し且つ複数のパッケージｐを有する製品領域Ａと、その外周を囲む耳部Ｍとを備えている。
尚、表面２および裏面３は、多数個配線基板１、耳部Ｍ、製品領域Ａ、および、個々のパッケージｐについて、それぞれ共通して用いるものとする。
図１において、左右に位置する耳部Ｍの側辺４には、平面視がほぼ半円形の切欠き部５が一対ずつ形成され、左右の側辺４ごとに第１メッキ電極（メッキ電極）６と第２メッキ電極（メッキ電極）７とが、各切欠き部５の内面に沿ってほぼ半円筒形状に形成されている。かかるメッキ電極６，７は、ＷまたはＭｏからなる。
【００１３】
前記耳部Ｍの内側に位置する製品領域Ａは、図１に示すように、縦横に隣接して複数のパッケージｐが配置され、これらの間および耳部Ｍとの間は、図中で破線により示す切断予定面（仮想面）ｃによって区画されている。
個々のパッケージｐは、表面２に開口する平面視がほぼ長方形の凹部８を有する全体がほぼ直方体を呈し、凹部８の開口部を囲む表面２には、Ｗなどからなる平面視がほぼ四角枠形の表面メタライズ層１０が形成されている。また、上記凹部８の底面９には、半導体素子などの電子部品を実装するため、Ｗなどからなり且つ４個に分割された内部メタライズ層１１の一部が露出している。
【００１４】
かかる内部メタライズ層１１は、凹部８の底面９のレベルを模式的に示す図４の部分平面図で示すように、個々のパッケージｐにおける最下層のセラミック層ｓ１のほぼ表面全体に形成され、凹部８の底辺に囲まれたほぼ十字形にて露出する底面９により、４個の実装部に分割されている。
図２〜図４に示すように、個々のパッケージｐにおいて、前記表面メタライズ層１０と４個の内部メタライズ層１１とは、四隅付近を厚み方向に沿って貫通する４本のビア導体ｖを介して、個別に導通可能とされている。
更に、図２，図３に示すように、個々のパッケージｐにおける裏面３には、複数の端子１８が形成され、内部メタライズ層１１と下層側のビア導体ｖを介して導通可能とされている。上記各ビア導体ｖおよび各端子１８もＷなどからなる。
【００１５】
図１〜図３に示すように、左右方向に隣接するパッケージｐにおける表面メタライズ層１０は、かかるパッケージｐの左右両側で且つＷなどからなり第１方向Ｘに沿ったタイバー１２を介して、隣接するパッケージｐの表面メタライズ層１０と接続されている。しかも、製品領域Ａの外周に沿って位置するパッケージｐの表面メタライズ層１０は、Ｗなどからなる接続配線１４を介して、左右の第１メッキ電極６と導通可能とされている。
一方、図１中の二点鎖線で示すように、図１で上下方向に隣接する各パッケージｐごとにおける４個の内部メタライズ層１１は、図４に示すように、かかるパッケージｐの上下両側で且つＷなどからなり第２方向Ｙに沿ったタイバー１３を介して、隣接するパッケージｐ内で且つ隣接する内部メタライズ層１１と接続されている。しかも、製品領域Ａの外周に沿って位置するパッケージｐ内で耳部Ｍに隣接する２個の内部メタライズ層１１は、Ｗなどからなる接続配線１５を介して、耳部Ｍにおける左右の外側辺４の第２メッキ電極７と導通可能とされている。
【００１６】
以上のような多数個取り基板１によれば、耳部Ｍの左右の外側辺４に位置する第１メッキ電極６と、複数のパッケージｐごとの表面メタライズ層１０とは、接続配線１４および第１方向Ｘに沿ったタイバー１２を介して、導通可能とされている。更に、耳部Ｍの左右の外側辺４に位置する第２メッキ電極７と、複数のパッケージｐごとの内部メタライズ層１１とは、接続配線１５および第２方向Ｙに沿ったタイバー１３を介して、導通可能とされている。しかも、個々のパッケージｐにおける表面メタライズ層１０と内部メタライズ層１１とは、前記ビア導体ｖを介して導通されている。このため、第１・第２メッキ電極６，７に対して、個々のパッケージｐにおける表面メタライズ層１０と内部メタライズ層１１とは、第１・第２方向Ｘ，Ｙの一方または双方に沿って、直線状およびジグザグ状に互いに導通されていると共に、ビア導体ｖを介して互いに導通可能とされている。
【００１７】
このため、製品領域Ａにおけるどの位置のパッケージｐであっても、かかるパッケージｐの表面メタライズ層１０と内部メタライズ層１１とは、第１・第２メッキ電極６，７との導通を取るための距離の差が小さくなっている。このため、第１・第２メッキ電極６，７に、図示しない電極棒を接触させた状態で電解メッキ液槽に浸漬することにより、パッケージｐごとにおける表面メタライズ層１０と内部メタライズ層１１とに対し、例えば、Ｎｉメッキ層およびＡｕメッキ層（何れも図示せず）を均一な厚みで被覆することができる。上記Ｎｉメッキ層の厚みは、約２〜６μｍ、Ａｕメッキ層の厚みは、約０．５μｍである。尚、裏面３の端子１８にも、同様のＮｉおよびＡｕメッキ層が被覆される。
【００１８】
これにより、ほぼ均一な厚みのＮｉメッキ層およびＡｕメッキ層などに表面が被覆された表面メタライズ層１０および内部メタライズ層１１を有する複数のパッケージｐを多数個取りの形態で確実に提供することが可能となる。
従って、前記切断予定面ｃに沿って切断・分割したパッケージｐでは、凹部８の底面９に位置する内部メタライズ層１１の上に、半導体素子などの電子部品をロウ付けやボンディングワイヤにより確実に実装して、正確に動作させることができると共に、表面メタライズ層１０の上に、金属製の蓋板をロウ付けすることで、上記電子部品を確実に封止することが可能となる。
【００１９】
前記のような多数個取り基板１は、以下のようにした製造した。
予め、所定量ずつのアルミナ粉末、有機バインダ、溶剤などを配合してセラミックスラリを製作し、かかるセラミックスラリをドクターブレード法によって複数のグリーンシートｓ１〜ｓ４に成形した。
次に、図５に示すように、グリーンシートｓ１〜ｓ４の側辺に、平面視がほぼ半円形を呈する複数の切欠き部５を、打ち抜き加工で形成した。また、グリーンシートｓ１〜ｓ４における破線で示す切断予定面ｃに囲まれた内側の所定位置に、複数のビアホールｈを打ち抜いた。更に、グリーンシートｓ２〜ｓ４における所定の位置に、所要断面のポンチとダイとを用いて打ち抜き加工を行って、平面視がほぼ長方形で且つ各コーナにアールを付けた貫通孔Ｈをそれぞれ形成した。
【００２０】
次いで、図６に示すように、グリーンシートｓ１〜ｓ４のビアホールｈごと内側に、Ｗ粉末を含む導電性ペーストを充填して、ビア導体ｖを形成すると共に、これらの切欠き部５ごとに上記同様の導電性ペーストを吸引しつつ印刷して、第１・第２メッキ電極６，７を形成した。
また、最下層のグリーンシートｓ１の表面および裏面に対し、上記同様の導電性ペーストをスクリーン印刷することで、所定パターンの内部メタライズ層１１、端子１８、図示しないタイバー１３、および接続配線１５を形成した。この際、かかる接続配線１５は、第２メッキ電極７と接続された。
更に、最上層のグリーンシートｓ４の表面に対し、上記同様の導電性ペーストをスクリーン印刷することで、所定パターンの表面メタライズ層１０、タイバー１２、および接続配線１４を形成した。この際、かかる接続配線１４は、第１メッキ電極６と接続された。
【００２１】
そして、前記グリーンシートｓ１〜ｓ４を、それらの切断予定面ｃが上下に連続するように、それらの厚み方向に沿って積層し且つ圧着した。
その結果、図７に示すように、表面２、裏面３、および外側辺４を有すると共に、縦横に隣接する複数のパッケージｐが配置された製品領域Ａと、その外周を囲む耳部Ｍと、かかる耳部Ｍの外側辺４に形成された第１・第２メッキ電極６，７とを備えたグリーンシート積層体Ｓが得られた。
かかるグリーンシート積層体Ｓを所定の温度帯に加熱して焼成した。その結果、前記図１〜図４に示した多数個取り基板１が得られた。
【００２２】
尚、本発明は、前述した形態に限定されるものではない。
前記多数個取り基板を形成するセラミックは、窒化アルミニウムやムライトとしたり、低温焼成セラミックの一種であるガラス−セラミックとてしも良い。かかる低温焼成セラミックを用いる場合、前記各メタライズ層、ビア導体、端子は、ＣｕまたはＡｇによって形成される。
また、前記第１・第２メッキ用電極は、前記耳部における同じ側辺に一方のみを複数形成し、対向する側辺に他方のみを複数形成した形態としても良い。
更に、前記内部メタライズ層は、異なるパターンを有する形態としても良い。
加えて、前記凹部は、平面視がほぼ正方形を呈する形態としても良い。
【図面の簡単な説明】
【００２３】
【図１】本発明の多数個取り基板の一形態を示す平面図。
【図２】図１中のＺ−Ｚ線の矢視に沿った断面図。
【図３】上記多数個取り基板の一部を透視的に示す部分斜視図。
【図４】上記多数個取り基板の一部を模式的に示す部分平面図。
【図５】上記多数個取り基板の一製造工程を示す概略図。
【図６】図５に続く製造工程を示す概略図。
【図７】図６に続く製造工程を示す概略図。
【符号の説明】
【００２４】
１……………多数個取り基板
２……………表面
３……………裏面
４……………外側辺
６……………第１メッキ電極
７……………第２メッキ電極
８……………凹部
９……………底面
１０…………表面メタライズ層
１１…………内部メタライズ層
１２，１３…タイバー
Ａ……………製品領域
Ｍ……………耳部
ｐ……………パッケージ
ｖ……………ビア導体
Ｘ……………第１方向
Ｙ……………第２方向
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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