(57)【要約】【課題】信頼性の高い薄膜トランジスタアレイ基板、その製造方法、及び表示装置を提供すること【解決手段】本発明にかかる薄膜トランジスタアレイ基板は、基板１上に形成された島状の半導体層３と、ソース領域３１及びドレイン領域３２上に形成された導電パターン４と、ゲート絶縁膜５を介してチャネル領域３３の対面に配置されるゲート電極６と、層間絶縁膜７と、層間絶縁膜７上に形成されたソース配線４４と、保護膜８と、コンタクトホール９を介してドレイン領域３２上の導電パターン４に接続する画素電極１０と、画素電極１０と同じ層によって形成され、コンタクトホール９を介してソース配線４４とソース領域３１上の導電パターン４とに接続する接続パターン１１と、を備え、導電パターン４の端部が、半導体層３のパターン端部から内側に、第１の距離ｔ２以上ずれて配置されているものである。【選択図】  図２
2008270613.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成され、ソース領域、ドレイン領域、及びチャネル領域を有する島状の半導体層と、
前記ソース領域及び前記ドレイン領域上に形成された導電パターンと、
前記半導体層及び前記導電パターンを覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して前記チャネル領域の対面に配置されるゲート電極と、
前記ゲート電極を覆う層間絶縁膜と、
前記層間絶縁膜上に形成された配線と、
前記配線を覆う保護膜と、
前記保護膜、前記層間絶縁膜、及び前記ゲート絶縁膜を貫通するコンタクトホールを介して、前記ドレイン領域上の前記導電パターンに接続する画素電極と、
前記画素電極と同じ層によって形成され、前記保護膜、前記層間絶縁膜、及び前記ゲート絶縁膜に設けられたコンタクトホールを介して、前記配線と、前記ソース領域上の前記導電パターンとに接続する接続パターンと、を備え、
前記半導体層のパターン端部に隣接する前記導電パターンの端部が、前記半導体層のパターン端部から内側に、第１の距離以上ずれて配置されている薄膜トランジスタアレイ基板。
【請求項２】
前記第１の距離は、前記ゲート絶縁膜の膜厚の１０倍であることを特徴とする請求項１に記載の薄膜トランジスタアレイ基板。
【請求項３】
前記ゲート電極のパターン端部に隣接する前記導電パターンの端部が、前記ゲート電極のパターン端部から前記ゲート電極と離れる方向に、前記第１の距離より大きい第２の距離以上ずれて配置されている請求項１又は２に記載の薄膜トランジスタアレイ基板。
【請求項４】
前記半導体層より延在された下部電極と、
前記ゲート電極と同じ層によって形成され、前記ゲート絶縁膜を介して前記下部電極の対面に配置される共通配線電極と、をさらに備え、
前記導電パターンが前記ドレイン領域上から前記下部電極上まで延在して形成されている請求項１乃至３のいずれかに記載の薄膜トランジスタアレイ基板。
【請求項５】
前記下部電極のパターン端部に隣接する前記導電パターンの端部が、前記下部電極のパターン端部から内側に、前記第１の距離以上ずれて配置されている請求項４に記載の薄膜トランジスタアレイ基板。
【請求項６】
前記導電パターンの端部に隣接する前記共通配線電極のパターン端部が、前記導電パターンの端部から内側に、前記第１の距離より大きい第２の距離以上ずれて配置されている請求項４又は５に記載の薄膜トランジスタアレイ基板。
【請求項７】
請求項１乃至６のいずれかに記載の薄膜トランジスタアレイ基板を有する表示装置。
【請求項８】
基板上に、島状の半導体層と、ソース領域及びドレイン領域となる前記半導体層上に導電パターンとを形成する工程と、
前記導電パターン及び前記半導体層を覆うゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して、前記半導体層のチャネル領域となる領域の対面にゲート電極を形成する工程と、
前記ゲート電極を覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜上に配線を形成する工程と、
前記配線を覆う保護膜を形成する工程と、
前記保護膜、前記層間絶縁膜、及び前記ゲート絶縁膜を除去してコンタクトホールを形成する工程と、
前記コンタクトホールを介して、前記ドレイン領域上の前記導電パターンに接続する画素電極と、前記配線及び前記ソース領域上の前記導電パターンに接続する接続パターンとを形成する工程と、を備え、
前記半導体層及び前記導電パターンを形成する工程では、前記半導体層のパターン端部に隣接する前記導電パターンの端部が、前記半導体層のパターン端部から内側に、第１の距離以上ずれて配置されるよう形成する薄膜トランジスタアレイ基板の製造方法。
【請求項９】
前記第１の距離は、前記ゲート絶縁膜の膜厚の１０倍であることを特徴とする請求項８に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１０】
前記ゲート電極を形成する工程では、前記導電パターンの端部に隣接する前記ゲート電極のパターン端部が、前記導電パターンの端部から前記導電パターンと離れる方向に、前記第１の距離より大きい第２の距離以上ずれて配置されるよう形成する請求項８又は９に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１１】
前記半導体層及び前記導電パターンを形成する工程では、前記半導体層より延在された下部電極を形成して、前記導電パターンを前記ドレイン領域となる領域上から前記下部電極上まで延在し、
前記ゲート電極を形成する工程では、前記ゲート絶縁膜を介して前記下部電極の対面に配置される共通配線電極を形成する請求項８乃至１０のいずれかに記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１２】
前記半導体層及び前記導電パターンを形成する工程では、前記下部電極のパターン端部に隣接する前記導電パターンの端部が、前記下部電極のパターン端部から内側に、前記第１の距離以上ずれて配置されるよう前記導電パターン及び前記下部電極を形成する請求項１１に記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１３】
前記ゲート電極を形成する工程では、前記導電パターンの端部に隣接する前記共通配線電極のパターン端部が、前記導電パターンの端部から内側に、前記第１の距離より大きい第２の距離以上ずれて配置されるよう前記共通配線電極を形成する請求項１１又は１２に記載の薄膜トランジスタアレイ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタアレイ基板、その製造方法、及び表示装置に関する。
【背景技術】
【０００２】
近年、低温ポリシリコン薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）を用いた液晶ディスプレイや有機ＥＬディスプレイ等の表示装置は、高精細、高移動度、高信頼性が得られることから注目されている（例えば、特許文献１）。
【０００３】
図７は、従来の低温ポリシリコンＴＦＴの構成を示した断面図である。図７は、ＴＦＴ部のソース／ドレイン領域、及び保持容量部が形成されている方向に沿って切断した断面を示している。図７において、ガラス等の透明な絶縁基板からなる基板１上には、下地膜２が形成される。
【０００４】
ＴＦＴ部では、下地膜２上に、ポリシリコンから成る半導体層３が島状に形成されている。半導体層３は、ソース領域３１、ドレイン領域３２、及びこれらの領域間に配置されたチャネル領域３３によって構成される。半導体層３上には、Ｍｏ膜等から成る導電パターン４がソース領域３１及びドレイン領域３２と重複するように設けられている。そして、半導体層３及び導電パターン４を覆うようにゲート絶縁膜５が形成され、ゲート絶縁膜５を介してチャネル領域３３の対面にゲート電極６が形成されている。
【０００５】
一方、保持容量部では、半導体層３より延在された下部電極３ａが、下地膜２上に形成されている。また、下部電極３ａの上には、導電パターン４がドレイン領域３２より延在して形成されている。ゲート電極６と同じ層によって形成された共通配線電極６ａが、ゲート絶縁膜５を介して下部電極３ａの対面に設けられている。
【０００６】
ゲート電極６及び共通配線電極６ａを覆うように、層間絶縁膜７が形成される。層間絶縁膜７の上には、ソース配線４４が設けられている。さらに、保護膜８がソース配線４４を覆うように形成されている。ソース領域３１及びドレイン領域３２上に設けられた導電パターン４上には、保護膜８、層間絶縁膜７、及びゲート絶縁膜５を貫通するコンタクトホール９が設けられている。また、保護膜８を貫通するコンタクトホール９がソース配線４４上に設けられている。
【０００７】
保護膜８の上には、ＩＴＯ等から成る画素電極１０が画素毎に形成されている。画素電極１０は、コンタクトホール９及び導電パターン４を介して、ドレイン領域３２と電気的に接続される。また、画素電極１０と分離して形成された島状の接続パターン１１が、コンタクトホール９を介して、ソース配線４４と電気的に接続されている。接続パターン１１は、コンタクトホール９及び導電パターン４を介して、ソース領域３１と電気的に接続される。
【０００８】
このように、従来の低温ポリシリコンＴＦＴでは、半導体層３及び下部電極３ａを含む多結晶半導体膜パターンの上に、Ｍｏ膜等の低抵抗の導電パターン４が設けられている。半導体層３であるポリシリコンと画素電極１０であるＩＴＯとの間の良好なコンタクト（電気的接続）を得るために、ＴＦＴ部において、チャネル領域３３を除く半導体層３上面に導電パターン４が形成されている。導電パターン４を介さずに、画素電極１０又は接続パターン１１を半導体層３と直接接続させると、半導体層３が酸化されてしまう。また、確実に電圧を印加して、安定した保持容量を得るために、保持容量部において、導電パターン４がドレイン領域３２から延在され、下部電極３ａの上に積層して形成されている。
【特許文献１】特開２００２−１２４６７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記従来の低温ポリシリコンＴＦＴにおいて、導電パターン４は、ソース領域３１、ドレイン領域３２、及び下部電極３ａと重複するように、略同じ外寸法で形成されている。すなわち、ＴＦＴ部では、例えば図７の領域Ａのように、ソース領域３１及びドレイン領域３２のチャネル領域３３との境界面と、導電パターン４の端部と、ゲート電極６の端部とが、略同じ位置に揃うように配置される。また、保持容量部では、例えば図７の領域Ｂのように、共通配線電極６ａの端部と、導電パターン４の端部と、下部電極３ａの端部とが、略同じ位置に揃うように配置される。
【００１０】
そのため、領域Ａ、Ｂのような箇所では、電界が集中してゲート絶縁膜５が破壊され易くなり、ゲート絶縁膜５の耐圧が低下するという問題がある。
【００１１】
本発明は、上記のような問題点を解決するためになされたものであり、信頼性の高い薄膜トランジスタアレイ基板、その製造方法、及び表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明にかかる薄膜トランジスタアレイ基板は、基板上に形成され、ソース領域、ドレイン領域、及びチャネル領域を有する島状の半導体層と、前記ソース領域及び前記ドレイン領域上に形成された導電パターンと、前記半導体層及び前記導電パターンを覆うゲート絶縁膜と、前記ゲート絶縁膜を介して前記チャネル領域の対面に配置されるゲート電極と、前記ゲート電極を覆う層間絶縁膜と、前記層間絶縁膜上に形成された配線と、前記配線を覆う保護膜と、前記保護膜、前記層間絶縁膜、及び前記ゲート絶縁膜を貫通するコンタクトホールを介して、前記ドレイン領域上の前記導電パターンに接続する画素電極と、前記画素電極と同じ層によって形成され、前記保護膜、前記層間絶縁膜、及び前記ゲート絶縁膜に設けられたコンタクトホールを介して、前記配線と、前記ソース領域上の前記導電パターンとに接続する接続パターンと、を備え、前記半導体層のパターン端部に隣接する前記導電パターンの端部が、前記半導体層のパターン端部から内側に、第１の距離以上ずれて配置されているものである。
【発明の効果】
【００１３】
本発明によれば、信頼性の高い薄膜トランジスタアレイ基板、その製造方法、及び表示装置を提供することができる。
【発明を実施するための最良の形態】
【００１４】
始めに、図１を用いて、本発明に係るＴＦＴアレイ基板が適用される表示装置について説明する。図１は、表示装置に用いられるＴＦＴアレイ基板の構成を示す正面図である。本発明に係る表示装置は、液晶表示装置を例として説明するが、あくまでも例示的なものであり、有機ＥＬ表示装置等の平面型表示装置（フラットパネルディスプレイ）等を用いることも可能である。
【００１５】
本発明に係る液晶表示装置は、基板１を有している。基板１は、例えば、ＴＦＴアレイ基板等のアレイ基板である。基板１には、表示領域４１と表示領域４１を囲むように設けられた額縁領域４２とが設けられている。この表示領域４１には、複数のゲート配線（走査信号線）４３と複数のソース配線（表示信号線）４４とが形成されている。複数のゲート配線４３は平行に設けられている。同様に、複数のソース配線４４は平行に設けられている。ゲート配線４３とソース配線４４とは、互いに交差するように形成されている。ゲート配線４３とソース配線４４とは直交している。隣接するゲート配線４３とソース配線４４とで囲まれた領域が画素４７となる。従って、基板１では、画素４７がマトリクス状に配列される。また、隣接するゲート配線４３間には、共通配線４３ａが形成されている。共通配線４３ａとゲート配線４３とは平行に配置される。
【００１６】
基板１の額縁領域４２には、ゲート信号駆動回路４５とソース信号駆動回路４６とが設けられている。ゲート配線４３は、表示領域４１から額縁領域４２まで延設され、基板１の端部で、ゲート信号駆動回路４５に接続される。ソース配線４４も同様に、表示領域４１から額縁領域４２まで延設され、基板１の端部で、ソース信号駆動回路４６と接続される。ゲート信号駆動回路４５の近傍には、外部配線４８が接続されている。また、ソース信号駆動回路４６の近傍には、外部配線４９が接続されている。外部配線４８、４９は、例えば、ＦＰＣ（Flexible Printed Circuit）等の配線基板である。
【００１７】
外部配線４８、４９を介してゲート信号駆動回路４５、及びソース信号駆動回路４６に外部からの各種信号が供給される。ゲート信号駆動回路４５は外部からの制御信号に基づいて、ゲート信号（走査信号）をゲート配線４３に供給する。このゲート信号によって、ゲート配線４３が順次選択されていく。ソース信号駆動回路４６は外部からの制御信号や、表示データに基づいて表示信号をソース配線４４に供給する。これにより、表示データに応じた表示電圧を各画素４７に供給することができる。
【００１８】
画素４７内には、少なくとも１つのＴＦＴ５０と保持容量５１とが形成されている。ＴＦＴ５０はソース配線４４とゲート配線４３の交差点近傍に配置される。例えば、このＴＦＴ５０が画素電極に表示電圧を供給する。即ち、ゲート配線４３からのゲート信号によって、スイッチング素子であるＴＦＴ５０がオンする。これにより、ソース配線４４から、ＴＦＴ５０のドレイン電極に接続された画素電極に表示電圧が印加される。画素電極と対向電極との間には、表示電圧に応じた電界が生じる。なお、基板１の表面には、配向膜（図示せず）が形成されている。ＴＦＴ５０には保持容量５１が直列に接続されている。ソース配線４４から表示電圧が印加されると、保持容量５１には表示電圧に応じた電荷が蓄積される。
【００１９】
更に、基板１には、対向基板が対向して配置されている。対向基板は、例えば、カラーフィルタ基板であり、視認側に配置される。対向基板には、カラーフィルタ、ブラックマトリクス（ＢＭ）、対向電極、及び配向膜等が形成されている。なお、対向電極は、基板１側に配置される場合もある。基板１と対向基板との間には液晶層が狭持される。即ち、基板１と対向基板との間には液晶が導入されている。更に、基板１と対向基板との外側の面には、偏光板、及び位相差板等が設けられる。また、液晶表示パネルの反視認側には、バックライトユニット等が配設される。
【００２０】
画素電極と対向電極との間の電界によって、液晶が駆動される。即ち、基板間の液晶の配向方向が変化する。これにより、液晶層を通過する光の偏光状態が変化する。即ち、偏光板を通過して直線偏光となった光は液晶層によって、偏光状態が変化する。具体的には、バックライトユニットからの光は、アレイ基板側の偏光板によって直線偏光になる。この直線偏光が液晶層を通過することによって、偏光状態が変化する。
【００２１】
偏光状態によって、対向基板側の偏光板を通過する光量は変化する。即ち、バックライトユニットから液晶表示パネルを透過する透過光のうち、視認側の偏光板を通過する光の光量が変化する。液晶の配向方向は、印加される表示電圧によって変化する。従って、表示電圧を制御することによって、視認側の偏光板を通過する光量を変化させることができる。即ち、画素ごとに表示電圧を変えることによって、所望の画像を表示することができる。
【００２２】
次に、本実施の形態に係るＴＦＴの構成について、図２を用いて詳細に説明する。図２（ａ）は、本実施の形態のＴＦＴアレイ基板の画素構成を示す平面図である。図２（ｂ）は、図２（ａ）におけるＡ−Ａ断面図である。図２（ｂ）では、左側にＴＦＴ５０を示し、右側に保持容量５１を示している。
【００２３】
図２において、まず、ガラス等の透明な絶縁基板からなる基板１の上に下地膜２が設けられている。下地膜２として、透過性絶縁膜である下地窒化膜２１と下地酸化膜２２とが積層される。下地窒化膜２１は、例えば、膜厚４０〜６０ｎｍのＳｉＮ膜である。下地酸化膜２２は、膜厚１８０〜２２０ｎｍのＳｉＯ２膜によって形成されている。これら下地膜２は、主に基板１からのＮａ等の可動イオンが基板１上に形成される各素子へ拡散するのを防止するものであり、前述の構成、膜厚に限定されない。
【００２４】
下地膜２の上には、島状の半導体層３が設けられている。半導体層３は、ソース領域３１、ドレイン領域３２、及びチャネル領域３３を含み、ポリシリコン（多結晶シリコン）膜により形成される。ソース領域３１及びドレイン領域３２には不純物が導入されており、不純物の導入されていないチャネル領域３３がソース領域３１とドレイン領域３２との間に配置されている。また、図２では、下部電極３ａが半導体層３のドレイン領域３２から延在して形成されている。なお、半導体層３の側壁面は、なだらかなテーパー形状となっている。
【００２５】
半導体層３のソース領域３１及びドレイン領域３２上には、導電パターン４が設けられている。また、導電パターン４は、ドレイン領域３２から保持容量５１の下部電極３ａの上まで延在されている。本実施の形態では、導電パターン４の形成される位置に特徴を有しており、詳細については後述する。
【００２６】
導電パターン４は、膜厚２５ｎｍ以下で低抵抗のＣｒ、Ｍｏ、Ｗ、Ｔａやこれらを主成分とする合金膜であり、ここでは約２０ｎｍのＭｏ膜が形成される。半導体層３と後述する画素電極１０とを、導電パターン４を介して電気的に接続することによって、半導体層３が酸化することなく、良好な電気的接続を得ることができる。また、このような低抵抗な導電パターン４が下部電極３ａの少なくとも一部に積層されることにより、下部電極３ａに所望の電圧を確実に印加することが可能となり、安定した保持容量を得ることができる。
【００２７】
導電パターン４、半導体層３、及び下部電極３ａを覆うようにゲート絶縁膜５が設けられている。ゲート絶縁膜５は、例えば膜厚１００ｎｍのＳｉＯ２膜により形成されている。そして、ゲート絶縁膜５を介してチャネル領域３３の対面にゲート電極６が設けられている。ゲート絶縁膜５上に形成されたゲート配線４３からゲート電極６が延在している。また、ゲート絶縁膜５を介して下部電極３ａの対面には、共通配線電極６ａが設けられている。共通配線４３ａの下部電極３ａと重複する領域が、共通配線電極６ａとなる。本実施の形態では、ゲート電極６及び共通配線電極６ａの形成される位置に特徴を有しており、詳細については後述する。
【００２８】
共通配線電極６ａはゲート電極６と同じ金属膜（同じ層）により形成される。ゲート電極６及び共通配線電極６ａには、膜厚２００〜４００ｎｍのＣｒ、Ｍｏ、Ｗ、Ｔａやこれらを主成分とする合金膜により形成され、ここではＭｏ膜が用いられている。共通配線４３ａとゲート配線４３とは平行に配置される。すなわち、隣接するゲート配線４３の間に共通配線電極６ａが形成されている。ゲート絶縁膜５を介して対向配置された下部電極３ａと共通配線電極６ａにより、保持容量５１が構成されている。
【００２９】
ゲート電極６及び共通配線電極６ａを覆うように層間絶縁膜７が設けられている。層間絶縁膜７は、例えば膜厚５００〜１０００ｎｍのＳｉＯ２膜により形成される。層間絶縁膜７の上には、ソース配線４４が設けられている。ソース配線４４は、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｌやこれらを主成分とする合金膜により形成される。ここでは、ソース配線４４として、膜厚２００〜４００ｎｍのＡｌ膜の上に膜厚１００〜２００ｎｍのＭｏ膜が積層された積層膜が形成されている。
【００３０】
さらに、保護膜８がソース配線４４を覆うように設けられている。保護膜８は、例えば膜厚２００〜３００ｎｍのＳｉＮ膜により形成される。ソース領域３１及びドレイン領域３２上に設けられた導電パターン４上には、保護膜８、層間絶縁膜７、及びゲート絶縁膜５を貫通するコンタクトホール９が設けられている。また、保護膜８を貫通するコンタクトホール９がソース配線４４上に設けられている。
【００３１】
保護膜８の上には、画素電極１０が画素毎に形成されている。画素電極１０は、ＩＴＯ、ＩＺＯ等の透明性を有する導電膜により形成される。画素電極１０は、コンタクトホール９及び導電パターン４を介して、ドレイン領域３２と電気的に接続されている。なお、画素電極１０は、保持容量５１の設けられた領域上にも延在されて形成される。画素電極１０と分離して形成された島状の接続パターン１１が、コンタクトホール９を介して、ソース配線４４と電気的に接続されている。また、接続パターン１１は、コンタクトホール９及び導電パターン４を介して、ソース領域３１と電気的に接続される。従って、接続パターン１１によって、ソース配線４４とソース領域３１とが電気的に接続する。
【００３２】
ここで、導電パターン４、ゲート電極６、及び共通配線電極６ａの形成される位置について、適宜、図３を参照して詳細に説明する。図３は、図２（ａ）におけるＴＦＴ５０及び保持容量５１の部分を拡大した上面模式図である。
【００３３】
導電パターン４は、半導体層３のソース領域３１上と、ドレイン領域３２から保持容量５１の下部電極３ａにかけた領域上とに設けられている。これらの領域上において、導電パターン４は、下部電極３ａ及び半導体層３を含む島状の多結晶半導体膜パターンよりも小さい寸法で形成される。具体的には、図３に示す上面図において、下部電極３ａ及び半導体層３を含む島状の多結晶半導体膜パターン端部より距離ｔ２（ｎｍ）内側に導電パターン４の端部が配置されるように形成されている。ここで、ｔ２を第１の距離と示すこととする。導電パターン４は、島状の多結晶半導体膜パターンからはみ出すことなく、内包される。
【００３４】
このとき、第１の距離ｔ２は、ゲート絶縁膜５の膜厚をｔ１（ｎｍ）とすると、ｔ２≧１０×ｔ１となるように決定される。すなわち、第１の距離ｔ２は、ゲート絶縁膜５の膜厚の１０倍以上となる距離となる。なお、多結晶半導体膜パターンの端部とは、図２（ｂ）に示すように、テーパー状の側壁面を含まない多結晶半導体膜パターン上面の外周端を指すこととする。また、導電パターン４は、図３に示す上面図において、その端部がゲート電極６のパターン端部よりｔ３（ｎｍ）離れるように形成されている。以下、ｔ３を第２の距離と示すこととする。
【００３５】
すなわち、ゲート電極６は、図３に示す上面図において、導電パターン４と第２の距離ｔ３（ｎｍ）離間して設けられており、重複しない。共通配線電極６ａは、図３に示す上面図において、そのパターン端部が導電パターン４の端部より第２の距離ｔ３（ｎｍ）内側に配置されるように形成されている。共通配線電極６ａと導電パターン４とは重複して設けられるが、導電パターン４の端部が共通配線電極６ａから第２の距離ｔ３（ｎｍ）はみ出している。ここで、ｔ３＞ｔ２となるように決定される。
【００３６】
これら下部電極３ａ及び半導体層３を含む島状の多結晶半導体膜パターン、導電パターン４、ゲート電極６、及び共通配線電極６ａは、そのパターン端部、とりわけその角部において電界集中が生じやすい。従って、本実施の形態では、上記のような位置関係に配置することにより、電界が分散され、電界集中が起こりにくくなる。
【００３７】
すなわち、図２（ｂ）に示す領域Ａでは、導電パターン４の端部が、ゲート電極６のパターン端部から第２の距離ｔ３以上離れる方向にずれて配置されるので、電界が分散され、ゲート絶縁膜５が破壊され難くなる。また、領域Ｂでは、導電パターン４の端部が、下部電極３ａのパターン端部から第１の距離ｔ２以上内側に、且つ共通配線電極６ａのパターン端部から第２の距離ｔ３以上外側にずれるように配置される。その結果、領域Ｂでは電界が分散され、ゲート絶縁膜５が破壊され難くなる。さらに、領域Ａ、Ｂ以外の領域において、導電パターン４の端部が、半導体層３及び下部電極３ａを含む多結晶半導体膜パターンの端部から第１の距離ｔ２以上内側にずれるように配置される。そのため、多結晶半導体膜パターン及び導電パターン４からなる側壁面が階段状となる。従って、これらパターン上に形成されるゲート絶縁膜５等の被覆形状が向上し、ゲート電極６、共通配線電極６ａ等の配線の断線が発生し難くなる。
【００３８】
例えば、ゲート絶縁膜５の膜厚ｔ１＝１００ｎｍのとき、第１の距離ｔ２＝１０００ｎｍ、第２の距離ｔ３＝１５００ｎｍとなるように各パターンが配置されている。図４は、従来及び本実施の形態のＴＦＴのゲート耐圧を示すグラフである。図４に明らかなように、本実施の形態に係るＴＦＴの絶縁耐圧は７ＭＶ／ｃｍと、従来のＴＦＴにおける６ＭＶ／ｃｍより向上している。すなわち、本実施の形態では、電界が分散され、電界集中が起こりにくくなることにより、図４に示すようにゲート耐圧が向上し、初期故障が大幅に低減される。絶縁耐圧向上による十分な効果を得るためには、このように、第１の距離ｔ２をゲート絶縁膜５の膜厚ｔ１の少なくとも１０倍以上とする必要がある。
【００３９】
次に、本実施の形態におけるＴＦＴアレイ基板の製造方法について、図５及び図６を用いて説明する。図５及び図６は、本実施の形態におけるＴＦＴアレイ基板の製造工程を示した断面図である。まず初めに、石英基板やガラス基板等の透明な絶縁基板からなる基板１の上に、下地膜２を形成する。ここでは、下地膜２として、下地窒化膜２１と下地酸化膜２２との積層膜を形成する。下地窒化膜２１には、例えば膜厚４０〜６０ｎｍのＳｉＮ膜を、ＣＶＤ法などにより基板１全面に成膜する。さらに、下地酸化膜２２には、膜厚１８０〜２２０ｎｍのＳｉＯ２膜をＣＶＤ法などにより基板１全面に成膜する。
【００４０】
続いて、下地膜２上に、非晶質半導体膜３５を形成する。非晶質半導体膜３５として、膜厚アモルファスシリコン膜をＣＶＤ法により基板１全面に成膜する。非晶質半導体膜３５は、３０〜１００ｎｍ、好ましくは６０〜８０ｎｍの膜厚となるよう成膜する。なお、これらの下地膜２と非晶質半導体膜３５とは、同一装置あるいは同一チャンバ内にて連続的に成膜されることが好ましい。連続成膜によって、大気雰囲気中に存在するボロン等の汚染物質が、これら下地膜２及び非晶質半導体膜３５の界面に取り込まれることを防止する。これにより、図５（ａ）に示す構成となる。
【００４１】
なお、ＣＶＤ法によって非晶質半導体膜３５の膜中に多量に含有された水素を低減するため、非晶質半導体膜３５の成膜後に、高温中でアニールを行うことが好ましい。ここでは、窒素雰囲気で低真空状態のチャンバ内を４８０℃程度に加熱し、このチャンバ内で非晶質半導体膜３５が成膜された基板１を４５分間アニールする。このような処理を行うことで、後述する非晶質半導体膜３５を結晶化する際の温度上昇による水素の急激な脱離は起こらなくなり、表面荒れが抑制される。
【００４２】
非晶質半導体膜３５表面の自然酸化膜をフッ酸などによりエッチング除去した後、非晶質半導体膜３５の上からレーザー光を照射する。これにより、非晶質半導体膜３５が溶融、冷却、固化して、多結晶化し、図５（ｂ）に示す多結晶半導体膜３６が得られる。レーザー光は、所定の光学系を通して線状のビームに変換され、非晶質半導体膜３５に照射される。ＹＡＧレーザーの第２高調波（発振波長：５３２ｎｍ）やエキシマレーザー等を、レーザー光として用いることができる。なお、窒素等のガスを吹きつけながら非晶質半導体膜３５にレーザー光を照射することにより、結晶粒界部分に発生する隆起高さを抑制することができる。ここでは、結晶表面の平均粗さが２ｎｍ以下の多結晶半導体膜３６を形成する。
【００４３】
次に、多結晶半導体膜３６の上に、導電パターン４となる金属性導電膜４０をスパッタ法等により基板１全面に成膜する。金属性導電膜４０として、Ｃｒ、Ｍｏ、Ｗ、Ｔａやこれらを主成分とする合金膜を２５ｎｍ以下の膜厚となるように形成する。膜厚が２５ｎｍを越える場合、導電パターン４は後述する不純物導入のマスクとして機能してしまう。そのため、半導体層３に十分な不純物イオンが到達せず、導電パターン４と半導体層３とのオーミック性コンタクトが得られなくなる。ここでは、金属性導電膜４０として、膜厚２０ｎｍのＭｏ膜を、ＤＣマグネトロンを用いたスパッタリング法により形成する。これにより、図５（ｃ）のように金属性導電膜４０が多結晶半導体膜３６の上に積層される。
【００４４】
その後、金属性導電膜４０の上に、感光性樹脂であるレジスト（フォトレジスト）をスピンコート等により塗布する。塗布されたレジストを露光・現像する公知の写真製版法を行い、所望の形状にパターニングされたレジストパターンを形成する。このレジストパターンを介して金属性導電膜４０をエッチングした後、レジストパターンを除去する。例えば、燐酸及び硝酸を混合した薬液を用いたウェットエッチングを行う。これにより、金属性導電膜４０がパターニングされ、図５（ｄ）のように、ソース領域３１、ドレイン領域３２、及び下部電極３ａとなる領域の多結晶半導体膜３６上に導電パターン４が形成される。
【００４５】
続いて、公知の写真製版法により、導電パターン４及び多結晶半導体膜３６の上に別のレジストパターンを形成する。このレジストパターンを介して、多結晶半導体膜３６をエッチングした後、レジストパターンを除去する。ここでは、ＣＦ４とＯ２の混合ガスを用いたドライエッチングを行う。エッチングガスにＯ２を混合することで、レジストパターンを後退させながらエッチングすることが可能となり、半導体層３の側壁面がテーパー形状となる。これにより、多結晶半導体膜３６が島状にパターニングされ、図５（ｅ）のように、半導体層３及び下部電極３ａを含む多結晶半導体膜パターンが形成される。なお、金属性導電膜４０は、レジストパターンに覆われているためエッチングされず、多結晶半導体膜パターンの端部が導電パターン４端部より第１の距離ｔ２（ｎｍ）外側に配置される。
【００４６】
そして、図５（ｅ）のＴＦＴアレイ基板に表面処理を行った後、ゲート絶縁膜５を形成する。ゲート絶縁膜５として、膜厚１００ｎｍのＳｉＯ２膜を、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を含むプラズマＣＶＤ等の方法により基板１全面に成膜する。これにより、図６（ｆ）のように、導電パターン４、半導体層３、及び下部電極３ａがゲート絶縁膜５に覆われる。
【００４７】
さらに、スパッタ法等を用いて、ゲート電極６となる導電膜をゲート絶縁膜５の上全面に成膜する。ゲート電極６となる導電膜には、Ｃｒ、Ｍｏ、Ｗ、Ｔａやこれらを主成分とする合金膜を用いることができる。ここでは、膜厚２００〜４００ｎｍのＭｏ膜を、ＤＣマグネトロンを用いたスパッタリング法により基板１全面に成膜する。公知の写真製版、エッチング、レジスト除去の工程を経て、ゲート電極６となる導電膜をパターニングする。エッチングは、例えば、燐酸と硝酸を混合した薬液を用いてウェットエッチングを行う。これにより、図６（ｇ）に示すように、そのパターン端部が導電パターン４端部から第２の距離ｔ３（ｎｍ）ずれたゲート電極６及び共通配線電極６ａが形成される。また、ゲート配線４３及び共通配線４３ａが形成される。
【００４８】
続いて、ゲート電極６をマスクとして、半導体層３に不純物を導入する。ｎ型ＴＦＴではリン（Ｐ）等の不純物元素、ｐ型ＴＦＴではボロン（Ｂ）等の不純物元素を導入する。ここでの導入方法は、質量分離を行うイオン注入、質量分離を行わないイオンドーピングのいずれの方法を用いてもよい。これにより、ソース領域３１及びドレイン領域３２が自己整合的に形成され、図６（ｇ）に示す構成となる。
【００４９】
ゲート電極６、共通配線電極６ａ、ゲート配線４３、及び共通配線４３ａを覆うように、層間絶縁膜７を形成する。例えば、膜厚５００〜１００ｎｍのＳｉＯ２膜をＣＶＤ法などにより基板１全面に成膜する。そして、ソース領域３１及びドレイン領域３２に導入した不純物元素を活性化させるため、４５０℃の窒素雰囲気中で１時間程度アニールする。
【００５０】
層間絶縁膜７上に、ＤＣマグネトロンを用いたスパッタリング法等により、ソース配線４４となる導電膜を基板１全面に成膜する。ソース配線４４となる導電膜として、Ｃｒ、Ｍｏ、Ｗ、Ｔａ、Ａｌやこれらを主成分とする合金膜を用いる。例えば、膜厚２００〜４００ｎｍのＡｌ膜の上に、膜厚１００〜２００ｎｍのＭｏ膜を形成した積層膜を用いることができる。そして、公知の写真製版、エッチング、レジスト除去の工程を経て、ソース配線４４となる導電膜をパターニングする。ここでは、ＳＦ６とＯ２の混合ガス、又はＣｌ２とＡｒの混合ガスを用いてドライエッチングする。これにより、ソース配線４４が形成される。
【００５１】
ソース配線４４を覆うように、保護膜８を形成する。保護膜８には、例えば、保護膜８として、膜厚２００〜３００ｎｍのＳｉＮ膜をＣＶＤ法等により基板１全面に成膜する。これにより、図６（ｈ）のように、ソース配線４４が保護膜８に覆われる。
【００５２】
次に、保護膜８、層間絶縁膜７、及びゲート絶縁膜５にコンタクトホール９を形成する。公知の写真製版、エッチング、レジスト除去の工程を経て、ソース配線４４と、ソース領域３１及びドレイン領域３２上の導電パターン４とを露出させる。ここでは、ＣＨＦ３、Ｏ２、及びＡｒの混合ガスを用いてドライエッチングする。これにより、保護膜８を貫通し、ソース配線４４に到達するコンタクトホール９と、保護膜、層間絶縁膜７、及びゲート絶縁膜５を貫通し、ソース領域３１及びドレイン領域３２上の導電パターン４に到達するコンタクトホール９が形成される。
【００５３】
その後、保護膜８の上に、ＤＣマグネトロンを用いたスパッタリング法等により、画素電極１０となる導電膜を基板１全面に成膜する。画素電極１０となる導電膜には、ＩＴＯ、ＩＺＯなどの透明導電膜を用いることができる。ここでは、膜厚８０〜１２０ｎｍのＩＴＯを、画素電極１０となる導電膜として成膜する。なお、スパッタリングに、Ａｒ、Ｏ２、及びＨ２Ｏの混合ガスを用いることにより、加工性の容易である非晶質性の透明導電膜を形成することができる。
【００５４】
公知の写真製版、エッチング、レジスト除去の工程を経て、画素電極１０となる導電膜をパターニングする。例えば、シュウ酸を主成分とする薬液を用いてウェットエッチングを行う。これにより、図６（ｉ）のように、コンタクトホール９及び導電パターン４を介してドレイン領域３２と電気的に接続する画素電極１０が形成される。同時に、コンタクトホール及び導電パターン４を介してソース領域３１とソース配線４４とを電気的に接続する接続パターン１１が形成される。そして、画素電極１０及び接続パターン１１の非晶質性透明導電膜を結晶化するため、アニールを行う。以上の工程を経て、本実施の形態に係るＴＦＴアレイ基板が完成する。
【００５５】
以上のように、本実施の形態では、導電パターン４の端部が、半導体層３及び下部電極３ａを含む多結晶半導体膜パターンの端部から第１の距離ｔ２以上内側にずれるように配置される。また、ゲート電極６のパターン端部が、導電パターン４の端部から第２の距離ｔ３以上離れる方向にずれて配置される。さらに、共通配線電極６ａのパターン端部が、導電パターンの端部から第２の距離ｔ３以上内側にずれるように配置される。このような構成により、電界が分散され、電界集中が起こりにくくなる。従って、ゲート耐圧が向上し、初期故障が大幅に低減されるので、信頼性の高い薄膜トランジスタアレイ基板、その製造方法、及び表示装置を得ることができる。
【００５６】
なお、本実施の形態では、ＴＦＴアレイ基板を有するアクティブマトリクス型液晶表示装置について説明したが、本発明はこれに限られるものではない。例えば、有機ＥＬや電子ペーパーなどの、液晶以外の表示材料を用いた表示装置であってもよい。
【００５７】
また、図５（ｄ）及び図５（ｅ）において、半導体層３と導電パターン４とを２回の写真製版工程によって形成する場合について例示的に説明をしたが、１回の写真製版工程によって形成することも可能である。その場合、図５（ｃ）に示す金属性導電膜４０の上に、ハーフトーンマスク、グレイトーンマスク等の複数諧調露光を用いて膜厚差を有するレジストパターンを形成する。導電パターン４の設けられる場所には膜厚の厚い厚膜部、そして、半導体層３及び下部電極３ａのうち導電パターン４に覆われない領域となる箇所には膜厚の薄い薄膜部が形成される。このような、膜厚差を有するレジストパターンを介して、金属性導電膜４０及び多結晶半導体膜３６をパターニングする。その後、アッシングを行い、レジストパターンの薄膜部を除去し、厚膜部のレジストは膜厚が薄くなった状態で残存する。そして、この薄膜部が除去されたレジストパターンを介して、金属性導電膜４０のみをパターニングする。
【００５８】
なお、ｎ型ＴＦＴとｐ型ＴＦＴにより構成されるＣＭＯＳ構造のＴＦＴを形成する場合は、図６（ｇ）において、相補する型のＴＦＴ領域のゲート電極形成のための工程を追加する。これにより、ｎ型ＴＦＴとｐ型ＴＦＴとを同一基板１上に形成することができる。この場合も、相補する型のＴＦＴ領域において、半導体層、導電パターン、及びゲート電極の位置関係が、本実施の形態のＴＦＴ５０に順ずるように配置する。本実施の形態に係るＴＦＴアレイ基板に保持容量５１は形成されない場合がある。
【００５９】
以上の説明は、本発明の実施の形態を説明するものであり、本発明が以上の実施の形態に限定されるものではない。また、当業者であれば、以上の実施の形態の各要素を、本発明の範囲において、容易に変更、追加、変換することが可能である。
【図面の簡単な説明】
【００６０】
【図１】本実施の形態に係るＴＦＴアレイ基板の構成を示す正面図である。
【図２】本実施の形態におけるＴＦＴの構造を示した上面図及び断面図である。
【図３】本実施の形態におけるＴＦＴ及び保持容量の部分を拡大した上面模式図である。
【図４】従来及び本実施の形態に係るＴＦＴのゲート耐圧を示すグラフである。
【図５】本実施の形態におけるＴＦＴアレイ基板の製造工程を示した断面図である。
【図６】本実施の形態におけるＴＦＴアレイ基板の製造工程を示した断面図である。
【図７】従来の低温ポリシリコンＴＦＴの構成を示した断面図である。
【符号の説明】
【００６１】
１  基板、２  下地膜、３  半導体層、３ａ  下部電極、
４  導電パターン、５  ゲート絶縁膜、
６  ゲート電極、６ａ  共通配線電極、
７  層間絶縁膜、８  保護膜、９  コンタクトホール
１０  画素電極、１１  接続パターン、
２１  下地窒化膜、２２  下地酸化膜、
３１  ソース領域、３２  ドレイン領域、３３  チャネル領域、
３５  非晶質半導体膜、３６  多結晶半導体膜、
４０  金属性導電膜、
４１  表示領域、４２  額縁領域、
４３  ゲート配線、４３ａ  共通配線、４４  ソース配線、
４５  ゲート信号駆動回路、４６  ソース信号駆動回路、
４７  画素、４８、４９  外部配線、５０  ＴＦＴ、５１  保持容量、
ｔ１  ゲート絶縁膜の膜厚、ｔ２  第１の距離、ｔ３  第２の距離
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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