(57)【要約】【課題】“０” マージンテストにより例外的に大きなゲートリーク電流のメモリセルが検出された場合においても、回路面積の増大やコストの上昇を伴うことなくこれを救済することが可能な半導体記憶装置を提供する。【解決手段】この半導体記憶装置は、ゲート絶縁膜を高電圧で破壊することによりデータ書き込みが可能なアンチヒューズ素子１１を含むメモリセル１を複数個配置して構成されるメモリセルアレイを備えている。“０”マージンテストの結果と、書き込みデータＤＩとの関係に基づいて、書き込みデータＤＩを書き込みデータ反転部３６で反転させてメモリセル１に書き込む。反転を示す冗長データがビット線ＢＬ（ｍ）に接続されたメモリセル１（ｊ、ｍ）に格納される。【選択図】図１
2008204519.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタのゲート絶縁膜を高電圧で破壊することによりデータ書き込みが可能なアンチヒューズ素子を含むメモリセルを複数個配置して構成されるメモリセルアレイと、
前記メモリセルに対するデータの書き込み又は読み出しを行うためのビット線と、
前記ビット線の電位と参照電位との大小を判定するセンスアンプと
を備え、
前記センスアンプの判定結果と、前記メモリセルに書きこもうとする書き込みデータとの関係に基づいて、前記書き込みデータを反転させた反転書き込みデータを生成すると共に、前記反転書き込みデータが書き込まれた前記メモリセルからデータが読み出されるとき、読み出されたデータを反転させて読み出すデータ反転部と
を備えたことを特徴とする半導体記憶装置。
【請求項２】
前記データ反転部は、前記反転が実行された場合、反転の実行を示す冗長データを前記反転書き込みデータに付加するように構成されたことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記データ反転部は、前記冗長データに基づいて読み出されたデータの反転を実行するように構成されたことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
前記参照電位を通常のデータ読み出し時における第１参照電位とテスト実行時における第２参照電位との間で切り替えて前記センスアンプに供給する参照電位制御回路を更に備えた請求項１記載の半導体記憶装置。
【請求項５】
前記ビット線が放電されてから前記センスアンプ回路が活性化されるまでの間の時間を制御する制御回路を更に備えた請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、より詳しくは、いわゆるアンチヒューズ素子をメモリセルとしたＯＴＰメモリに関する。
【背景技術】
【０００２】
半導体集積回路において、電源を落しても記憶されたデータが消失しない不揮発性のＯＴＰ（Ｏｎｅ−Ｔｉｍｅ  Ｐｒｏｇｒａｍｍａｂｌｅ） メモリは不可欠な要素となっている。ＯＴＰメモリは、ＤＲＡＭ、ＳＲＡＭといった大容量のメモリのリダンダンシ用途、アナログ回路のチューニング用途、暗号キーなどのコード格納用途などで広く使用されている。
【０００３】
従来は、このようなＯＴＰメモリとして、レーザ光のブロウにより不可逆的に情報を記憶するレーザヒューズを用いたレーザヒューズＲＯＭが主に使用されていた。しかし、レーザヒューズＲＯＭには、特別なヒューズブロウ装置と、それを用いたブロウ工程が必要であり、その為のテストコストがかかるという問題がある。また、レーザヒューズは、その最小寸法がレーザ光の波長で決る為、他の回路部分と微細化の歩調が合わず、次第に占有する面積の割合が大きくなってきているという問題も生じている。更に、レーザヒューズのそのプログラム方法の為、ウェファレベルでしかプログラムできず、パッケージ後の高速テストでの不良救済、チップ内に搭載されたテスト回路によるビルトイン・セルフリペア等を実行することができないという問題もある。
【０００４】
一方、ＯＴＰメモリの別態様として、いわゆるゲート絶縁膜破壊型アンチヒューズ素子を記憶素子として利用したメモリが提案されている（例えば、非特許文献１参照）。このようなアンチヒューズ素子は、ＭＯＳＦＥＴのゲート絶縁膜を高電圧を印加して破壊することによりデータを書き込み、ゲート絶縁膜の破壊の有無による電流の差に基づきデータを保持するものであり、特殊な追加プロセスが不要であるため、例えばシステムを一つのチップ上に集積するＳｏＣ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ） に搭載することも容易になるというメリットがある。
【０００５】
しかし、このアンチヒューズ素子を用いたＯＴＰメモリでは、ＭＯＳＦＥＴの微細化の進展に伴ってゲート絶縁膜が薄くなるに従い、アンチヒューズ素子におけるゲートリーク電流が増大し、これが読み出しマージンの低下ひいては誤読み出しを招来させている。すなわち、ゲート絶縁膜厚のバラツキ、ゲート絶縁膜中の不純物濃度又は欠陥密度のバラツキ等により、ゲートリーク電流はアンチヒューズ素子を用いたＯＴＰメモリ内の多数のメモリセルにおいて大きなバラツキを持つ。例外的に大きなゲートリーク電流が、多数のメモリセルの中の極小数のメモリセルにおいてでも生じてしまうと、”０” 読み出しのマージンが低下し、”１” と誤読み出しされる可能性が高くなり、歩留まり及び信頼性の低下と言う問題を引き起こす。
【０００６】
このような問題に対しては、製造工程の面からの対策が困難である。同一チップ上に搭載されるロジック回路では、多少のゲートリーク電流は問題とならず、製造工程の対策を施すことはロジック回路中のトランジスタの特性に影響を及ぼす可能性があるからである。また、誤り訂正回路等による対処も可能であるが、誤り訂正回路等による面積増大により、コストの上昇が不可避であるという問題がある。
【非特許文献１】H. Ito et al. “Pure CMOS One-time Programmable Memory using Gate-OX Antifuse”, Proceedings of the IEEE 2004 Custom Integrated Circuits Conference, PP. 469-472
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、“０” マージンテストにより例外的に大きなゲートリーク電流のメモリセルが検出された場合においても、回路面積の増大やコストの上昇を伴うことなくこれを救済することが可能な半導体記憶装置を提供するものである。
【課題を解決するための手段】
【０００８】
本発明の一態様に係る半導体記憶装置は、ＭＯＳトランジスタのゲート絶縁膜を高電圧で破壊することによりデータ書き込みが可能なアンチヒューズ素子を含むメモリセルを複数個配置して構成されるメモリセルアレイと、前記メモリセルに対するデータの書き込み又は読み出しを行うためのビット線と、前記ビット線の電位と参照電位との大小を判定するセンスアンプとを備え、前記センスアンプの判定結果と、前記メモリセルに書きこもうとする書き込みデータとの関係に基づいて、前記書き込みデータを反転させた反転書き込みデータを生成すると共に、前記反転書き込みデータが書き込まれた前記メモリセルからデータが読み出されるとき、読み出されたデータを反転させて読み出すデータ反転部とを備えたことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、“０” マージンテストにより例外的に大きなゲートリーク電流のメモリセルが検出された場合においても、回路面積の増大やコストの上昇を伴うことなくこれを救済することが可能な半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【００１１】
［第１の実施の形態］
［回路構成］
図１は本発明の第１の実施の形態に係る不揮発性半導体装置の概略構成を示す概略図である。この実施の形態の不揮発性半導体装置は、複数のメモリセル１をマトリックス状に配置してなるメモリセルアレイＭＣＡを備えている。
【００１２】
メモリセルアレイＭＣＡには、ｎ本のワード線ＷＬ（０）〜（ｎ−１）と、（ｍ＋１）本のビット線ＢＬ（０）〜（ｍ）が配設されており、これらワード線ＷＬ（ｉ）とビット線ＢＬ（ｊ）との交点にそれぞれメモリセル１（ｉ、ｊ）が配列されている（ｉ＝０〜ｎ−１、ｊ＝０〜ｍ）。
【００１３】
この複数のメモリセル（ｎ×（ｍ＋１）個）のうち、右端のビット線ＢＬ（ｍ）に沿ったメモリセル１（０、ｍ）〜１（ｎ−１、ｍ）は、後述するデータ反転が実行されたことを示すため、実効データに付加される冗長データが格納される。
【００１４】
メモリセル１は、図１に示すように、例えば記憶素子としての絶縁破壊型アンチヒューズ素子１１、バリア素子１２、及び選択素子１３により構成される。ここに示すメモリセル１の構成はあくまで一例であり、他の公知の様々な形式が採用し得ることはいうまでもない。
【００１５】
アンチヒューズ素子１１は、例えばｐ型ＭＯＳトランジスタのソース・ドレイン端子及び基板を短絡させた構成を有し、ソース・ドレイン端子に高電圧の書き込み電源ＶＢＰを印加してゲート絶縁膜を破壊することにより、不可逆的にゲート絶縁膜の抵抗値を変化させ、情報を書き込むことが可能な構成を有している。すなわち、アンチヒューズ素子１１は、そのゲート絶縁膜破壊前の状態において高抵抗であるが、高電圧印加によりゲート絶縁膜が破壊されると低抵抗になる。高抵抗状態では例えばデータ”０”を、低抵抗状態ではデータ”１”を保持する。
【００１６】
また、バリア素子１２、及び選択素子１３は、アンチヒューズ素子１１のゲート端子と、ビット線ＢＬとの間に直列接続されている。ここでは、バリア素子１２及び選択素子１３はいずれもｎ型ＭＯＳトランジスタから構成されているものとする。
【００１７】
バリア素子１２は、そのゲートにバリア電源ＶＢＴが印加され選択素子１１に書き込み電源ＶＢＰから与えられる高電圧が印加されることを防止する役割を有する。書き込み電源ＶＢＰ、バリア電源ＶＢＴは全てのメモリセル１に共通に供給されているが、図１では煩雑になることを防ぐため図示されていない。また、選択素子１１は、ワード線ＷＬが選択されることによりＯＮとなる。なお、ワード線ＷＬの選択は、外部からのアドレス信号の入力に従い、ロウデコーダ６により実行される。
【００１８】
書き込み動作は、例えば次のような手順で実行される。まず、書き込み電源ＶＢＰを、アンチヒューズ素子１１のゲート絶縁膜が破壊されるのに十分なほどの高電圧にする。このとき、アンチヒューズ素子１１、バリア素子１２、および選択素子１３に対して不要な高電圧ストレスが印加されないように、バリア電源ＶＢＴ、ワード線ＷＬ、ビット線ＢＬを同時にある程度高電位とする。例えば、通常１．２Ｖの電源で用いられるｐ型ＭＯＳトランジスタをアンチヒューズ素子１１に用い、通常３Ｖの電源で用いられるｎ型ＭＯＳトランジスタをバリア素子１２、選択素子１３に用いるならば、書き込み電源ＶＢＰの電位を６Ｖとし、その他（ＶＢＴ、ＷＬ、ＢＬ）の電位を３Ｖとすることが適当である。
【００１９】
次に、書き込みを行うメモリセル１に接続されたワード線ＷＬを選択状態すなわち高電位３Ｖにし、書き込みを行わないメモリセル１に接続されたその他のワードＷＬを非選択状態すなわち低電位０Ｖとする。さらに、書き込みを行うメモリセル１に接続されたビット線ＢＬを書き込みを指示するため低電位の０Ｖとし、その他のビット線ＢＬを高電位３Ｖのままとする。このようにして、高電位状態のワード線ＷＬと、低電位状態の書き込みビット線ＢＬが接続されたメモリセル１が選択され、書き込みが実行される。
【００２０】
選択されたメモリセル１のアンチヒューズ素子１１の両端子間には書き込み電源ＶＢＰで与えられる電圧６Ｖが印加される。この状態を保持し続けることにより、約１００μｓ後には、選択されたメモリセル１のアンチヒューズ素子１１のゲート絶縁膜はブレークダウン（破壊）する。ブレークダウンは局所的に発生し、その形状は直径５０ｎｍ程度のピンホールである。この微小なブレークダウンスポットに対して、さらに、高電圧を印加し続けることにより、２ｍＡ以上の比較的大きな電流を流す。この書き込み動作により、ブレークダウンスポットやその周囲の組成が変成し、比較的低抵抗の導通経路が形成される。このあと、書き込み電源ＶＢＰの印加を遮断し、書き込み動作を終了する。
【００２１】
次に、図１のメモリセル１からのデータ読み出し動作について説明する。まず、全てのワード線ＷＬを０Ｖに保った状態で、書き込み電源ＶＢＰを、ゲート絶縁膜を破壊しない程の電位例えば１．２Ｖとする。また、バリア素子１１が導通状態となるように、バリア電源ＶＢＴを高電位、例えば３．０Ｖとする。この状態で、ビット線ＢＬの電位を初期化する。その電位は、アンチヒューズ素子１１に十分な電圧が印加されるよう比較的低電位であることが望ましい。
【００２２】
次に、ビット線ＢＬをハイインピーダンス状態として、選択的にワード線ＷＬを高電位、例えば１．８Ｖにする。この状態を保つと、アンチヒューズ素子１１に蓄えられたデータが“１”の場合には、アンチヒューズ素子１１が低抵抗であることから、ビット線ＢＬの電位は初期電位より高電位となる。逆にアンチヒューズ素子１１に蓄えられたデータが“０”の場合には、アンチヒューズ素子１１が高抵抗であることからビット線ＢＬｃの電位は初期電位のままとなる。これらの電位と参照電位との電位差を後述するセンスアンプ回路３１で検知することにより、メモリセル１に蓄えられたデータが“０”か“１”かを判断することができる。
【００２３】
図１に示すように、ビット線ＢＬ（０）〜（ｍ）には、それぞれメモリセル１へのデータ読み出し及び書き込みを担当する読み出し／書き込み回路３（０）〜３（ｍ）が接続される。
【００２４】
この読み出し／書き込み回路３（ｊ）（ｊ＝０〜ｍ）は、図１に示すように、メモリセル１に保持されたデータが“１”なのか“０”なのかを参照電位Ｖｒｅｆに基づいて判定するセンスアンプ回路３１、センスアンプ回路３１の判定結果を転送するマルチプレクサ３２、読み出しデータ又は書き込みデータを保持するデータレジスタ３３、及びデータ書き込み動作における各種制御を担当する制御回路３４を含む。参照電位Ｖｒｅｆは、参照電位発生回路４により発生させられると共に、後述するように、目的に応じてその大きさが制御される。センスアンプ回路３１は、センスアンプ活性化信号ＳＡＥにより活性化される。また、ビット線ＢＬは、ディスチャージ信号ＤＣにより、読み出し動作開始前に放電（初期化）される。センスアンプ活性化信号ＳＡＥ、及びディスチャージ信号ＤＣの出力タイミングは、図示しない制御回路からの信号に従い、タイマ回路５により変更される。
【００２５】
この読み出し／書き込み回路３（０）〜（ｍ−１）は更に、上述したようなゲートリーク電流が大きいメモリセル１の救済のための構成として、判定回路３５、書き込みデータ反転回路３６、及び読み出しデータ反転回路３７を備えている。
なお、最右端の書き込み回路３（ｍ）は、判定回路３５´のみを有し、書き込みデータ反転回路３６、及び読み出しデータ反転回路３７は備えていない。
【００２６】
図２に示すように、ゲート絶縁膜破壊前のメモリセル（“０”セル）からデータ読み出しを行った場合のセル電流は、ゲート絶縁膜破壊後のメモリセル（“１”セル）のそれよりも小さい。“１”セルの電流分布は、“０”セルの電流分布よりも広がる傾向にある。これは、同じ書き込み条件であっても、簡単にアンチヒューズ素子１１が十分に低抵抗化されるセルもあれば、数回書き込み動作を繰り返しても十分に低抵抗化されないセルもあるためである。
【００２７】
十分な低抵抗化が行われないセルの中には、ビット線電位が参照電位と大差ない程度にまでしか上昇せず、条件によっては誤読み出しされる虞があるもの（“１”のはずが“０”と判定される）も存在する（以下、そのようなメモリセルを「潜在的不良“１”セル」と称する）。このような潜在的不良“１”セルに対しては、低抵抗化の不十分なセルを検出するベリファイ動作と、その検出されたセルの再書き込み動作とを繰り返すことが行われている。これにより、十分に大きなビット線電位を得て誤読み出しを防止することができる。
【００２８】
これに対して、書き込み動作前の“０”セルの電流分布は、その右側（電圧が高い側）において裾が長い分布となる。これは、微細化の進展によるゲート絶縁膜の薄膜化により、上述したような例外的にゲートリーク電流が大きいメモリセルが多くなっていることに基づいている。
【００２９】
この長い裾の部分のメモリセルは、読み出し条件次第では誤読み出しを生じさせる（“０”のはずが“１”と判定される）。以下、このようなメモリセルを「潜在的不良“０”セル」と称する。
【００３０】
潜在的不良“０”セルに対しては、潜在的不良“１”セルの場合のようなベリファイ動作による対処が不可能である。また、“０”データに対する読み出しマージンを広げるように読み出し条件を変更することはできるが、“１”データに対する読み出しマージンは低下する。そこで本実施の形態では、このような潜在的不良“０”セルを救済するため、判定回路３５、書き込みデータ反転回路３６、及び読み出しデータ反転回路３７を備えている。これらは、後述の説明から明らかなように、誤り訂正回路等に比べて小規模な回路で形成することが可能であり、回路面積の増大やコストの上昇を伴うことなく潜在的不良“０”セルを救済することが可能である。
【００３１】
この実施の形態では、潜在的不良“０”セルを検出するため、参照電位を通常値Ｖｒｅｆより小さいＶｒｅｆ０（＜Ｖｒｅｆｎ）とし、“０”データの読み出しマージンを、“１”データの読み出しマージンに比べ小さく設定する。この状態において、メモリセル１のデータを参照電位Ｖｒｅｆ０によりセンスアンプ回路３１に判定させる。これにより、潜在的不良“０”セルが検出される。このようにして潜在的不良“０”セルを検出する手順を、以下では「“０”マージンテスト」と呼ぶ。なお、参照電位Ｖｒｅｆの制御は、図示しない外部回路からの信号に従い、参照電位発生回路４により行われる。
【００３２】
判定回路３５は、“０”マージンテストでのセンスアンプ回路３１の判定結果（“１”、“０”）と、そのメモリセル１に書き込もうとしている書き込みデータＤＩ（ｊ）（“１”、“０”）とを比較する。そして、前者と後者が次の（１）の関係にある場合には、判定回路３５は、出力信号ＥＺ（ｊ）を“１”に設定する。それ以外の（２）〜（４）の場合には、出力信号ＥＺ（ｊ）を“０”に設定する。ただし、（２）〜（４）の場合にも、１つ前の読み出し／書き込み回路３（ｊ−１）内の判定回路３５の出力信号ＥＺ（ｊ−１）が“１”の場合には、出力ＥＺ（ｊ）を“１”に設定する（最前列の読み出し／書き込み回路３（０）については、このＥＺ（ｊ−１）の入力はなく、代わりに接地電位Ｖｓｓが入力されている）。
【００３３】
（１）“０”マージンテストでのセンスアンプ回路３１の判定結果が”１”で、かつ書き込みデータＤＩ（ｊ）が“０”である
（２）“０”マージンテストでのセンスアンプ回路３１の判定結果が”１”で、かつ書き込みデータＤＩ（ｊ）が“１”である
（３）“０”マージンテストでのセンスアンプ回路３１の判定結果が”０”で、かつ書き込みデータＤＩ（ｊ）が“１”である
（４）“０”マージンテストでのセンスアンプ回路３１の判定結果が”０”で、かつ書き込みデータＤＩ（ｊ）が“０”である
すなわち、各判定回路３５は、メモリセル１（ｉ，ｊ）が潜在的不良“０”セルであり、且つそのメモリセル１（ｉ，ｊ）への書き込みデータＤＩ（ｊ）が“０”である場合に、ＥＺ（ｊ）を“１”に設定する。そうでない場合にも、前段の判定回路３５の出力信号ＥＺ（ｊ−１）が“１”の場合には、ＥＺ（ｊ）を“１”に設定する。これにより、後述するように、書き込みデータの反転が指示される。
【００３４】
なお、ビット線ＢＬ（ｍ）に接続される読み出し／書き込み回路３（ｍ）にも、判定回路３５´が設けられている。この判定回路３５´は、読み出し／書き込み回路３（０）〜（ｍ−１）とは異なり、読み出し／書き込み回路３（ｍ）内のセンスアンプ３１の判定結果、又は１つ前の判定回路３５の出力信号ＥＺ（ｍ−１）のいずれかが“１”である場合に出力信号ＥＺ（ｍ）を“１”に設定する。
【００３５】
反転指令回路３８は、出力信号ＥＺ（ｍ）＝“１”を受信した場合に、前段の読み出し／書き込み回路３（０）〜３（ｍ−１）中の書き込みデータ反転回路３６及び読み出しデータ反転回路３７に対し反転指令信号ＩＮＶＥＲＴを“１”に設定して出力する。
【００３６】
読み出し／書き込み回路３（０）〜３（ｍ−１）中の各書き込みデータ反転回路３６は、反転指令信号ＩＮＶＥＲＴが“１”の場合に、書き込みデータＤＩ（ｊ）を反転させ、反転指令信号ＩＮＶＥＲＴが“０”の場合に、書き込みデータＤＩ（ｊ）をそのまま通過させる機能を有する。
【００３７】
読み出し／書き込み回路３（０）〜３（ｍ−１）中の各読み出しデータ反転回路３６は、反転指令信号ＩＮＶＥＲＴが“１”の場合に、データレジスタ３３に格納されたデータを反転させて読み出しデータＤＯ（ｊ）として出力する。一方、反転指令信号ＩＮＶＥＲＴが“０”の場合には、データレジスタ３３に格納されたデータを反転させずそのまま読み出しデータＤＯ（ｊ）として出力する。
【００３８】
図３に、読み出し／書き込み回路３（ｊ）（ｊ＝０〜ｍ−１）、及び読み出し／書き込み回路３（ｍ）の具体的な構成例を示す。なお、読み出し／書き込み回路３（０）〜３（ｍ−１）は、同一の構成を有しているので、１つの読み出し／書き込み回路３（ｊ）のみを代表的に図示している。
【００３９】
センスアンプ回路３１は、入力端子にビット線ＢＬ（ｊ）と参照電位Ｖｒｅｆとを与えられ、センスアンプ活性化信号ＳＡＥにより活性化される。また、ビット線ＢＬ（ｊ）の電位は、ディスチャージトランジスタＭ１を介して、ディスチャージ信号ＤＣが“Ｈ”になることによりＶｓｓレベルに初期化される。
【００４０】
また、ビット線ＢＬ（ｊ）は、その一端をトランジスタＭ２に接続されている。トランジスタＭ２は、制御回路３４から与えられ書き込みデータＤＩ（ｊ）に従って論理が変化する書き込み信号ＰＲＧ（ｊ）によりオンオフ制御される。
【００４１】
マルチプレクサ３２は、５つのＮＡＮＤゲート３２１〜３２５から構成される。ＮＡＮＤゲート３２１は、センスアンプ回路３１の補出力信号ＳＡｃ（ｊ）と、データレジスタ３３の出力信号との論理積の反転信号を出力する。ＮＡＮＤゲート３２２は、書き込みデータ反転回路３６の出力信号と、制御信号ＤＬＤの論理積の反転信号を出力する。ＮＡＮＤゲート３２３は、センスアンプ回路３１の正出力信号ＳＡｔ（ｊ）と制御信号ＳＬＤの論理積の反転信号を出力する。ＮＡＮＤゲート３２４は、ＮＡＮＤゲート３２１の出力信号と制御信号ＶＬＤの論理積の反転信号を出力する。ＮＡＮＤゲート３２５は、ＮＡＮＤゲート３２２〜３２４の出力信号の論理積の反転信号を出力する。制御信号ＤＬＤ、ＳＬＤ、ＶＬＤは、読み出し動作、書き込み動作、ベリファイ動作など、動作の種類に応じて選択的に、所定のタイミングで“１”に立ち上がる。
【００４２】
データレジスタ３３は、クロック信号ＦＣＬＫに従いマルチプレクサ３２の出力信号をラッチして外部に出力するフリップフロップ回路により構成されている。
【００４３】
制御回路３４は、書き込み開始信号ＰＩ（ｊ）を前段の読み出し／書き込み回路３（ｊ−１）（ｊ＝１〜ｍ−１の場合）又は図示しない外部回路（ｊ＝０の場合）から入力され、且つデータレジスタ３３の出力信号（保持データ）を入力される。
【００４４】
そして制御回路３４は、データレジスタ３３の保持データに従って、クロック信号ＰＣＬＫに同期して、書き込み信号ＰＲＧ（ｊ）を変化させる。
【００４５】
データレジスタ３３の保持データが“１”である場合には、制御回路３４は次のように動作する。即ち、書き込み開始信号ＰＩ（ｊ）が“１”となると、クロック信号ＰＣＬＫに同期して書き込み信号ＰＲＧ（ｊ）を“Ｈ”（バリア電位ＶＢＴ程度）に立ち上げる。これにより、トランジスタＭ２がＯＮとなり、選択されたメモリセル１のアンチヒューズ素子１１に書き込み電圧が印加され、“１”が書き込まれる。その後、クロック信号ＰＣＬＫに同期して書き込み開始信号ＰＩ（ｊ＋１）を“１”に立ち上げて、次段の読み出し／書き込み回路３（ｊ＋１）内の制御回路３４に向けて出力し、更に書き込み信号ＰＲＧ（ｊ）を接地電位に戻す。これにより、ビット線ＢＬ（ｊ）が接続されたメモリセル１への“１”書き込み動作は終了し、次のビット線ＢＬ（ｊ＋１）への書き込み動作に移行する。
【００４６】
一方、データレジスタ３３の保持データが“０”である場合には、制御回路３４は次のように動作する。即ち、書き込み開始信号ＰＩ（ｊ）が“１”となると、クロック信号ＰＣＬＫの変化を待たずに、書き込み開始信号ＰＩ（ｊ＋１）が“１”とされる。この間、書き込み信号ＰＲＧは“Ｈ”には立ち上がらず、メモリセル１のデータは“０”のままとされる。
【００４７】
このようにして、書き込み開始信号ＰＩ（ｊ）＝“１”が前段の読み出し／書き込み回路３から後段に向けて順々に出力されることにより、クロック信号ＰＣＬＫのサイクル毎に、１つのビット線ＢＬに沿った１つのメモリセル１毎に書き込みが実行される。
【００４８】
判定回路３５は、論理ゲート３５１と、ＯＲゲート３５２とから構成される。論理ゲート３５１は、センスアンプ回路３１の正出力信号ＳＡｔ（ｊ）と、書き込みデータＤＩ（ｊ）の反転信号／ＤＩ（ｊ）との論理積を出力する。このため、正出力信号ＳＡｔ（ｊ）が“１”で、書き込みデータＤＩ（ｊ）が“０”の場合に、出力信号“１”を出力する。ＯＲゲート３５２は、前段の読み出し／書き込み回路３（ｊ−１）中の判定回路３５からの出力信号ＥＺ（ｊ−１）と、論理ゲート３５１の出力信号との論理和信号を出力する。ただし、最前列の読み出し／書き込み回路３（０）中のＯＲゲート３５２には、出力信号ＥＺは入力されず、代わりに接地電位Ｖｓｓが入力されている。
【００４９】
また、読み出し／書き込み回路３（ｍ）中の判定回路３５´は、１つのＯＲゲートから構成されている。その２つの入力端子には、それぞれ読み出し／書き込み回路３（ｍ）中のセンスアンプ回路３１の正出力信号ＳＡｔ（ｍ）、及び及び出力信号ＥＺ（ｍ−１）が入力され、両者の論理和信号ＥＺ（ｍ）が出力される。
【００５０】
書き込みデータ反転回路３６は、図３に示すように１つのＥＸＯＲゲートから構成される。その入力端子には、書き込みデータＤＩ（ｊ）と、反転指令回路３８からの反転指令信号ＩＮＶＥＲＴとが入力される。
【００５１】
書き込みデータＤＩ（ｊ）の反転が必要な場合（１本のワード線ＷＬに沿って並ぶメモリセル１のいずれかが潜在的不良“０”セルであり、そのメモリセル１に“０”データが記憶される場合）には反転指令信号ＩＮＶＥＲＴが“１”とされる。この場合、書き込みデータＤＩ（ｊ）が“０”であれば反転回路３６の出力信号は“１”であり、逆にＤＩ（ｊ）が“１”であれば出力信号は“０”となり、反転動作が行われる。この反転データは、制御信号ＳＬＤが“Ｈ”、制御信号ＤＬＤとＶＬＤが“Ｌ”とされることでマルチプレクサ３２を介してデータレジスタ３３に格納される。
【００５２】
逆に、書き込みデータＤＩ（ｊ）の反転が不要の場合（１本のワード線ＷＬに沿って並ぶメモリセル１はいずれも潜在的不良“０”セルでない場合、又は１本のワード線ＷＬに沿って並ぶメモリセル１のいずれかが潜在的不良“０”セルであるが、そのメモリセル１に“１”データが記憶される場合）には反転指令信号ＩＮＶＥＲＴは“０”とされる。この場合、書き込みデータＤＩ（ｊ）は反転されずそのままマルチプレクサ３２（ＮＡＮＤゲート３２２）に出力される。
【００５３】
読み出しデータ反転回路３７は、図３に示すように１つのＥＸＯＲゲート（排他的論理和ゲート）から構成される。その入力端子には、データレジスタ３３の出力信号（保持データ）と、反転指令信号ＩＮＶＥＲＴとが入力される。
【００５４】
反転指令信号ＩＮＶＥＲＴが“１”とされる場合、データレジスタ３３の保持データが“０”であれば読み出しデータ反転回路３６の出力信号は“１”であり、逆に保持データが“１”であればデータ反転回路３６の出力信号は“０”となり、反転動作が行われる。
【００５５】
反転指令信号ＩＮＶＥＲＴは“０”とされる場合、データレジスタ３３の保持データは反転されずそのまま出力される。
【００５６】
読み出し／書き込み回路３（ｍ）内に設けられる反転指令回路３８は、ＮＡＮＤゲート３８１〜３８３、フリップフロップ回路３８４、論理ゲート３８５、ＮＡＮＤゲート３８６、３８７、及びインバータ３８８、３８９から構成される。ＮＡＮＤゲート３８１は、制御信号ＤＬＤと出力信号ＥＺ（ｍ）との論理積の反転信号を出力する。ＮＡＮＤゲート３８２は、制御信号ＶＬＤと、フリップフロップ回路３８４の出力信号（保持データ）の論理積の反転信号を出力する。ＮＡＮＤゲート３８３は、両ＮＡＮＤゲート３８１、３８２の出力信号の論理積の反転信号を出力する。
【００５７】
論理ゲート３８５は、センスアンプ回路３１の正出力信号ＳＡｔ（ｍ）と、書き込み動作実行時において“１”となるプログラム信号ＰＲＯＧＲＡＭの論理積の反転信号を出力する。ＮＡＮＤゲート３８６は、フリップフロップ回路３８４の出力信号と、プログラム信号ＰＲＯＧＲＡＭの論理積の反転信号を出力する。ＮＡＮＤゲート３８７は、論理ゲート３８５とＮＡＮＤゲート３８６の出力信号の論理積の反転信号を出力する。インバータ３８８、３８９は、ＮＡＮＤゲート３８７の出力端子に直列接続されている。インバータ３８９から出力される信号が、前述の反転指令信号ＩＮＶＥＲＴである。
【００５８】
[第１の実施の形態の動作]
次に、本実施の形態の半導体記憶装置の動作を、図４〜図９を参照して説明する。
【００５９】
［通常のデータ読み出し動作］
はじめに、通常のデータ読み出しの動作を、図４のタイミングチャートを参照して説明する。ここでは、ワード線ＷＬ（０）に沿ったメモリセル１のデータが読み出され、メモリセル１（０、０）にはデータ“１”が、メモリセル１（０、１）にはデータ“０”が保持されているものとする。
【００６０】
はじめに時刻ｔ０において、書き込み電圧ＶＢＰ、バリア電圧ＶＢＴが立ち上がり、続いてワード線ＷＬ（０）が立ち上がり、更に時刻ｔ１においてディスチャージ信号ＤＣが“Ｈ”になると、ビット線ＢＬ（ｊ）の電位は一端接地電位まで放電される。
【００６１】
その後、データ“１”を保持するメモリセル（０、０）と接続されたビット線ＢＬ（０）の電位は速やかに上昇するが、データ“０”を保持するメモリセル（０、１）に接続されたビット線ＢＬ（１）の電位は、ビット線ＢＬ（０）に比べ非常に緩やかに上昇する。
【００６２】
その後、参照電位発生回路４により、参照電位Ｖｒｅｆｎが与えられ、更にタイマ回路５により、時刻ｔ２においてセンスアンプ活性化信号ＳＡＥが“０”から“１”に立ち上げられ、センスアンプ回路３１が活性化する。これにより、センスアンプ回路３１において、参照電位Ｖｒｅｆｎ及びビット線ＢＬの電位が比較増幅される。ビット線ＢＬ（０）に接続されたセンスアンプ回路３１の正出力信号ＳＡｔ（０）、補出力信号ＳＡｃ（０）は、それぞれ“１”（ＶＤＤ）、“０”（ＶＳＳ）になる。また、ビット線ＢＬ（１）に接続されたセンスアンプ回路３１の正出力信号ＳＡｔ（１）、補出力信号ＳＡｃ（１）は、それぞれ“０”、“１”になる。
【００６３】
こうしてセンスアンプ回路３１の出力信号が得られると、時刻ｔ３において制御信号ＳＬＤが“Ｈ”となることにより、データレジスタ３３に読み出しデータＤＱ（ｊ）が保持される。続いてクロック信号ＦＣＬＫが立ち上がることにより、読み出しデータＤＯ（ｊ）が出力される。なお、以上の図４にて説明した通常の読み出し動作において、参照電位Ｖｒｅｆｎの大きさ、並びにディスチャージ信号ＤＣの立ち下がりからセンスアンプ活性化信号ＳＡＥの立ち上がりまでのタイミングを参照電位発生回路４及びタイマ回路５により調整することにより、読み出しマージンを最適化することが可能である。
【００６４】
［“０”マージンテスト及びデータ反転の要否判定］
続いて、上述した“０”マージンテスト、及びデータ反転の要否判定における動作を、図５を参照して説明する。“０”マージンテストでは、図２で説明した潜在的不良“０”セルを検出するため、参照電位Ｖｒｅｆを通常値Ｖｒｅｆｎより小さいＶｒｅｆ０（＜Ｖｒｅｆｎ）とする。また、センスアンプ活性化信号ＳＡＥの立ち上がりも、通常のデータ読み出し動作の場合（図４）よりも遅くされている。これにより、“０”データの読み出しマージンを、“１”データの読み出しマージンに比べ小さく設定する。
【００６５】
ここでは、ワード線ＷＬ（０）に沿ったメモリセル１のデータが読み出され、メモリセル１（０、０）、メモリセル１（０、１）ともデータ“０”を保持しているものとする。ただしメモリセル１（０、１）は、データ“０”を保持しているが、ゲートリーク電流が大きく“１”と誤読み出しされる虞のある潜在的不良“０”セル（図２参照）であるものとする。
【００６６】
この場合、図５に示すように、時刻ｔ１でのディスチャージ信号ＤＣの立ち上がり後、ビット線ＢＬ（０）の電位は図４の場合と同様に非常に緩やかに上昇するが、ビット線ＢＬ（１）の電位はビット線ＢＬ（０）に比べ若干速く上昇する。この差を検出するため、“０”マージンテストでは、参照電位を通常値Ｖｒｅｆｎより小さいＶｒｅｆ０（＜Ｖｒｅｆｎ）とし、さらにセンスアンプ活性化信号ＳＡＥの発生タイミングを、通常のデータ読み出し動作よりは遅い時刻ｔ２´とする。これにより、メモリセル１（０、１）のデータは、本来の保持データは“０”であるところ“１”と読み出され、メモリセル１（０、１）は潜在的不良“０”セル（図２参照）であると判定される。
【００６７】
なお、冗長メモリセル１（０、ｍ）においても、上記と同様にして、潜在的不良“０”セルであるか否かの判定がなされ、その場合、同一のワード線ＷＬ（０）に沿って並ぶメモリセル１（０、０）〜（０、ｍ−１）は、例え全てが潜在的不良“０”セルでないと判定されたとしても、後述の書き込みデータ反転の対象となる。
【００６８】
１つのワード線ＷＬ（ｊ）に沿って並ぶ（ｍ＋１）個のメモリセル１のうちのいずれか例えばメモリセル１（ｊ、１）が潜在的不良“０”セルと判定され、かつそのメモリセル１（ｊ、１）への書き込みデータが“０”であると判定されると、判定回路３５の出力信号ＥＺ（１）が“１”となり、これが後段の判定回路３５により伝搬され、出力信号ＥＺ（ｍ）も“１”となる。この出力信号ＥＺ（ｍ）が“１”となることにより、後述する書き込みデータ反転、及び読み出しデータの反転が実行される。
【００６９】
［書き込みデータ反転動作］
次に、上記のように、１つのワード線ＷＬ（ｊ）に沿って並ぶ（ｍ＋１）個のメモリセル１（ｊ、０）〜（ｊ、ｍ）のうちのいずれかが潜在的不良“０”セル（図２参照）と判定され、且つそのメモリセル１への書き込みデータが“０”である場合における、書き込みデータの反転動作について、図６を参照して説明する。
【００７０】
上述のように、１つのワード線ＷＬ（ｊ）に沿って並ぶ（ｍ＋１）個のメモリセル１（ｊ、０）〜（ｊ、ｍ）のうちのいずれかが潜在的不良“０”セルと判定され、かつそのメモリセル１への書き込みデータが“０”であると判定されると、出力信号ＥＺ（ｍ）が“１”となる。これが反転指令回路３８に入力され、時刻ｔ５において制御信号ＤＬＤ、クロック信号ＦＣＬＫが立ち上がると、出力信号ＦＩＮＶ（データレジスタ３８４の保持データ）が“１”になり、同時に読み出し／書き込み回路３（ｍ）中のデータレジスタ３３の保持データＤＱ（ｍ）は“１”に変わる。このＤＱ（ｍ）は、書き込みデータが反転されたことを示すため、書き込みデータＤＩ（０）〜（ｍ−１）に付加される冗長データとして機能する。
【００７１】
続いて、データの書き込みのため、時刻ｔ６において、再び制御信号ＤＬＤ、クロック信号ＦＣＬＫが立ち上がると、反転指令信号ＩＮＶＥＲＴが“１”になる。これにより、書き込みデータＤＩ（ｊ）は、書き込みデータ反転回路３６において反転され、それぞれデータレジスタ３３に保持される。例えば、書き込みデータＤＩ（０）、ＤＩ（１）、ＤＩ（２）、ＤＩ（３）、・・・、ＤＩ（ｍ−１）が（１、０、１、０、・・・、０）であったとする。この場合、反転指令信号が“１”となると、これが反転され、データレジスタ３３の保持データＤＱ（０）、ＤＱＩ（１）、ＤＱ（２）、ＤＱ（３）、・・・、ＤＱ（ｍ−１）は（０、１、０、１、・・・、１）となる。
【００７２】
［データ書き込み動作］
続いて、書き込みデータＤＩ（ｊ）、又は上述の書き込みデータ反転動作により反転された反転書き込みデータＤＩ（ｊ）の書き込み動作を、図７を参照して説明する。データレジスタ３３の保持データＤＱ（０）、ＤＱＩ（１）、ＤＱ（２）、ＤＱ（３）、・・・、ＤＱ（ｍ−１）は（０、１、０、１、・・・、１）であり、ワード線ＷＬ（０）に沿ったメモリセル１にデータ書き込みが行なわれるものとして説明を行う。
【００７３】
時刻ｔ７において信号ＰＲＯＧＲＡＭが“１”に立ち上がり、書き込み電圧ＶＢＰが昇圧され、次いでバリア電圧ＶＢＴが昇圧される。次に時刻ｔ８でクロック信号ＦＣＬＫが制御信号ＤＬＤが“１”の状態において立ち上がることにより、データレジスタ３３に格納されていた書き込みデータＤＱ（ｊ）が読み出され、制御回路３４に送られる。
【００７４】
次に、時刻ｔ９においてワード線ＷＬ（０）が立ち上がると同時に、読み出し／書き込み回路３（０）の制御回路３４に向けて、書き込み開始信号ＰＩ（０）が出力される。前述したように、各読み出し／書き込み回路３（ｊ）の制御回路３４は、書き込みデータＰＩ（ｊ）が“１”であるとクロック信号ＰＣＬＫに同期して書き込み信号ＰＲＧ（ｊ）を“Ｈ”に立ち上げる。これによりアンチヒューズ素子１１に“１”を書き込んだ後、クロック信号ＰＣＬＫに同期して書き込み開始信号ＰＩ（ｊ＋１）を“１”に立ち上げて次段の読み出し／書き込み回路３（ｊ＋１）内の制御回路３４に向けて出力する。
【００７５】
一方、データレジスタ３３の保持データが“０”である場合には、書き込み開始信号ＰＩ（ｊ）が“１”となると、クロック信号ＰＣＬＫの変化を待たずに、書き込み開始信号ＰＣＬＫ（ｊ＋１）が“１”とし、メモリセル１（０、ｊ）のデータを“０”のままとする。図７は、書き込みデータＤＩ（０）、ＤＩ（１）、ＤＩ（２）、ＤＩ（３）、ＤＩ（４）が（０，１，０，１，１）である場合のタイミングチャートを示している。
【００７６】
［ベリファイ動作及び再書き込み動作］
次に、上記のようにして実行されたデータ書き込み動作により、データ“１”が所望のメモリセル１に書き込まれたか否かを確認するベリファイ動作及び再書き込み動作を、図８を参照して説明する。アンチヒューズ素子１１への書き込みはゲート絶縁膜の高電圧による破壊により行われるため、破壊の程度が弱いと、“０”と誤読み出しされる虞のある（書き込みの弱い）“１”セルが一部において発生する。このベリファイ動作では、このような書き込みの弱い“１”セルを検出し、検出されたセルに再度書き込み動作を実行し、アンチヒューズ素子１１を十分に低抵抗化して十分な読み出し電流が得られるようにする（“０”と誤読み出しされないようにする）。
【００７７】
図８では、１つのワード線ＷＬ（０）に沿って並ぶメモリセル１（０、０）、１（０、１）、１（０、２）、１（０、３）・・・に対し、書き込みデータＤＩ（ｊ）＝（０、１、０、１・・・）を書き込もうとしているところ、メモリセル（０、１）が書き込みが弱い“１”セルとなったと想定して説明する。
【００７８】
センスアンプ回路３１に与えられる参照電位ｖｒｅｆは、通常のＶｒｅｆｎよりも大きなＶｒｅｆｖとされる。書き込みの弱いメモリセル（０，１）に接続されたビット線ＢＬ（１）の電位は、時刻ｔ１１でディスチャージ信号ＤＣが立ち上がった後、他の正常な“１”セル（アンチヒューズ素子１１が十分に低抵抗化されている）が接続されたビット線例えばビット線ＢＬ（３）の電位に比べて上昇のスピードが遅い。
【００７９】
ベリファイ動作では、この差を適当なタイミングｔ１２でセンスアンプ活性化信号ＳＡＥを立ち上げてセンスアンプ回路３１で検出することにより、書き込みの弱い“１”セルを特定する。すなわち、書き込みの弱い“１”セルが接続された読み出し／書き込み回路３（ｉ，ｊ）では、センスアンプ回路１３の補出力信号ＳＡｔ（ｊ）が“１”となる。この場合、時刻ｔ１２５で制御信号ＶＬＤが“１”となり、続いてクロック信号ＦＣＬＫが立ち上がることにより、対応するデータレジスタ３３に保持データＤＱ（ｊ）として“１”が保持される。この状態で、通常の書き込み動作と同様の手順を再書き込み動作として繰り返すことにより、書き込みの弱い“１”セル（潜在的不良“１”セル）に再書き込みを行って、“１”データの信頼性を高めることができる。
【００８０】
[反転データが書き込まれたときの読み出し動作]
次に、潜在的不良“０”セルが存在しかつそのセルへの書き込みデータＤＩ（ｊ）が“０”であるために書き込みデータＤＩ（ｊ）を反転した反転データ／ＤＩ（ｊ）を書き込んだ場合において、そのデータを読み出す動作について図９を参照して説明する。このとき、反転データ／ＤＩ（ｊ）をそのまま読み出したのでは、書き込んだデータＤＩ（ｊ）との整合性が取れなくなる（書き込んだのと全く反対のデータが読み出されてしまう）。
【００８１】
このため、本実施の形態では、上述したように反転がされたか否かを示す冗長データが、実効データに付加される形式でメモリセル１（ｉ、ｍ）に格納されている。従って、図９に示すように、ディスチャージ信号ＤＣの立ち上がり後（時刻ｔ１３）、反転データ／ＤＩ（ｊ）が書き込まれている場合には、ビット線ＢＬ（ｍ）の電位は参照電位Ｖｒｅｆｎ以上に上昇する。そうでない場合には、ビット線ＢＬ（ｍ）の電位は参照電位Ｖｒｅｆｎ未満となる。
【００８２】
これをセンスアンプ活性化信号ＳＡＥを時刻ｔ１４で立ち上げることでセンスアンプ回路３１により検出する。すなわち、反転データ／ＤＩ（ｊ）が書き込まれている場合には、読み出し／書き込み回路３（ｍ）内のセンスアンプ回路３１の正出力信号ＳＡｔ（ｍ）は、時刻ｔ１４において“１”になる。この正出力信号ＳＡｔ（ｍ）は時刻ｔ１５での制御信号ＳＬＤの立ち上がり、クロック信号ＦＣＬＫの立ち上がりにより読み出し／書き込み回路３（ｍ）内のデータレジスタ３３に保持される。
【００８３】
また、実効データを格納するメモリセル１（ｉ，０）〜１（ｉ、ｍ−１）からも、反転データ／ＤＩ（ｊ）に対応するデータが、センスアンプ回路３１において正出力信号ＳＡｔ（０）〜（ｍ−１）として読み出され、時刻ｔ１５での制御信号ＳＬＤの立ち上がり、クロック信号ＦＣＬＫの立ち上がりにより、読み出し／書き込み回路３（０）〜３（ｍ−１）内のデータレジスタ３３に保持される。
【００８４】
このとき、プログラム信号ＰＲＯＧＲＡＭが“０”にされると、正出力信号ＳＡｔ（ｍ）が“１”である場合に、反転指令信号ＩＮＶＥＲＴは“１”になる。この反転指令信号ＩＮＶＥＲＴが“１”が読み出しデータ反転回路３７に入力されると、データレジスタ３３に格納されたデータは反転されて出力データＤＯ（ｊ）として出力される。例えば、保持データＤＱ（０）、ＤＩ（１）、ＤＩ（２）、ＤＩ（３）、・・・、ＤＱ（ｍ−１）が（１、０、１、０、・・・、０）であったとする。この場合、反転指令信号ＩＮＶＥＲＴが“１”であると、これが反転され、出力データＤＯ（０）、ＤＯ（１）、ＤＯ（２）、ＤＯ（３）、・・・、ＤＯ（ｍ−１）は（０、１、０、１、・・・、１）となる。
【００８５】
以上説明したように、本実施の形態では、潜在的不良“０”セルが検出され、そのセルへの書き込みデータが“０”である場合には、書き込みデータＤＩ（ｊ）を反転させた上でメモリセル１に書き込む。冗長メモリセル（ｉ，ｍ）には、その反転の事実を示す冗長データ“１”が書き込まれる。データ読み出しの際は、この冗長データがチェックされ、冗長データ“１”が書き込まれているときには、読み出されたデータを反転して出力する。以上の動作により、潜在的不良“０”セルの救済を、簡単な回路により実現することが可能になる。
【００８６】
[第２の実施の形態]
次に、本発明の第２の実施の形態を、図１０及び図１１を参照して説明する。第１の実施の形態と同一の構成要素には同一の符号を付し、その詳細な説明は以下では省略する。
【００８７】
図１０は、本実施の形態の半導体記憶装置の構成を示すブロック図である。この実施の形態では、読み出し／書き込み回路３（０）〜３（ｍ）の内部にそれぞれメモリセル１（０）〜（ｍ）が含まれており、１つの読み出し／書き込み回路３（ｊ）毎に１ビットのデータが格納可能にされている。そして、ｍ個の読み出し／書き込み回路３（０）〜３（ｍ−１）がｍ個シリアルに接続されて、ｍビットのメモリセルアレイを形成している。また最後尾の（ｍ＋１）個目の読み出し／書き込み回路３（ｍ）が、第１の実施の形態と同様に、冗長データを格納するためのメモリセル１を含んでいる。すなわち、メモリセル（０）〜（ｍ−１）には実効データが格納され、メモリセル（ｍ）には、メモリセル（０）〜（ｍ−１）に格納されたデータの反転の有無を示す冗長データが格納される。なお、この実施の形態では、ｍ個のメモリセルが一列に接続されるので、ワード線ＷＬ及びロウデコーダ６は不要である。
【００８８】
データ書き込みの際には、１つのデータ入力端子から書き込みデータＤＩ（０）〜（ｍ−１）がシリアル入力され、各読み出し／書き込み回路３（ｊ）中のマルチプレクサ３２等により上流から下流に向けてデータが転送される。これにより各段の各データレジスタ３３にデータＤＱ（ｊ）が保持される。この点、書き込みデータが各読み出し／書き込み回路３（ｊ）にパラレルに転送される第１の実施の形態と異なる。
【００８９】
また、この実施の形態では、１つのデータ反転回路３７´が設けられ、第１実施の形態における書き込みデータ反転回路３６と読み出しデータ反転回路３７とを兼用している。すなわち、データ反転回路３７´は、データ書き込みの際、反転指令信号ＩＮＶＥＲＴが“１”になっているとき、データレジスタ３３に保持されたデータＤＱ（ｊ）を反転させて再度マルチプレクサ３２に入力させ、この反転データ／ＤＱ（ｊ）を再びデータレジスタ３３に保持させる。一方、データ読み出しの際には、判定指令信号ＩＮＶＥＲＴが“１”であれば、データレジスタ３３の保持データＤＱ（ｊ）を反転させて、シリアルに出力端子ＤＯから出力する。
【００９０】
この第２の実施の形態の読み出し／書き込み回路３（ｊ）の具体的な構成例を、図１１の回路図を参照して説明する。読み出し／書き込み回路３（０）〜３（ｍ−１）は、判定回路３５（ＯＲ回路３５２）への入力信号（Ｖｓｓ又は信号ＥＺ（ｊ−１））を除き、同一の構成を有しているので、図１１では読み出し／書き込み回路３（０）のみを代表的に図示している。また、第１の実施の形態（図３）と同一の構成要素に関しては同一の符号を付し、以下では詳細な説明は省略する。
【００９１】
この実施の形態では、書き込みデータＤＩのシリアル転送のため、マルチプレクサ３２は、図３のものに加え、更にＮＡＮＤゲート３２６を備えている。このＮＡＮＤゲート３２６の入力端子には、制御信号ＴＬＤと書き込みデータＤＩ（シリアルデータ）が供給され、その出力端子は、ＮＡＮＤゲート３２５に入力されている。制御信号ＴＬＤが“１”、その他の制御信号ＤＬＤ，ＳＬＤ，ＶＬＤは“０”となることにより、上記のシリアル転送が実行される。
【００９２】
第１の実施の形態と同様、反転指令信号ＩＮＶＥＲＴが“１”になると、書き込みデータＤＩ即ちデータレジスタ３３の保持データがデータ反転回路３７により反転される。この反転データがマルチプレクサ３２に戻され、ＮＡＮＤゲート３２２において制御信号ＤＬＤが立ち上がることにより、データレジスタ３３に書き込まれる。これにより、潜在的不良“０”セルが検出され、かつそのセルへの書き込みデータＤＩが“０”である場合における書き込みデータの反転が行なわれる。
【００９３】
読み出しデータの反転は、次のようにして行われる。すなわち、センスアンプ回路３１の正出力信号ＳＡｔ（ｊ）が、制御信号ＳＬＤが“Ｈ”となり且つクロック信号ＦＣＬＫが立ち上がることにより、データレジスタ３３に取り込まれる（この点は、第１の実施の形態と同様である）。このとき、“０”マージンテストの結果反転指令信号ＩＮＶＥＲＴが“１”とされていると、データレジスタ３３の保持データがデータ反転回路３７´により反転される。この反転データが、制御信号ＤＬＤが“Ｈ”となり且つクロック信号ＦＣＬＫが立ち上がることにより、データレジスタ３３に取り込まれる。その後、この反転データが、クロック信号ＦＣＬＫの立ち上がり毎に、出力端子ＤＯからシリアルに出力される。
【００９４】
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。
【図面の簡単な説明】
【００９５】
【図１】本発明の第１の実施の形態に係る半導体記憶装置の構成を示すブロック図である。
【図２】アンチヒューズ素子を用いたメモリセルにおいて、ゲート絶縁膜破壊前のメモリセル（“０”セル）、ゲート絶縁膜破壊後のメモリセル（“１”セル）からそれぞれデータ読み出しを行った場合のセル電流の分布を示すグラフである。
【図３】図１の読み出し／書き込み回路３（ｊ）の構成を示す回路図である。
【図４】第１の実施の形態の半導体記憶装置におけるデータ読み出しの動作を説明するタイミングチャートである。
【図５】第１の実施の形態の半導体記憶装置における“０”マージンテスト実行時における動作を説明するタイミングチャートである。
【図６】第１の実施の形態の半導体記憶装置における書き込みデータの反転動作を説明するタイミングチャートである。
【図７】第１の実施の形態の半導体記憶装置におけるデータ書き込み動作を説明するタイミングチャートである。
【図８】第１の実施の形態の半導体記憶装置におけるベリファイ動作を説明するタイミングチャートである。
【図９】第１の実施の形態の半導体記憶装置における読み出しデータの反転動作を説明するタイミングチャートである。
【図１０】本発明の第１の実施の形態に係る半導体記憶装置の構成を示すブロック図である。
【図１１】図１０の読み出し／書き込み回路３（ｊ）の構成を示す回路図である。
【符号の説明】
【００９６】
１・・・メモリセル、  ＭＣＡ・・・メモリセルアレイ、  ３（０）〜３（ｍ）・・・読み出し／書き込み回路、  ４・・・参照電位発生回路、  ５・・・タイマ回路、  ＷＬ・・・ワード線、  ＢＬ・・・ビット線、  １１・・・絶縁破壊型アンチヒューズ素子、  １２・・・バリア素子、  １３・・・選択素子、  ３１・・・センスアンプ回路、  ３２・・・マルチプレクサ、  ３３・・・データレジスタ、  ３４・・・制御回路、  ３５・・・判定回路、  ３６・・・書き込みデータ反転回路、  ３７・・・読み出しデータ反転回路、  ３７´・・・データ反転回路、  ３８・・・反転指令回路、  ３２１〜３２５、３８１〜３８３、３８６、３８７・・・ＮＡＮＤゲート、  ３８５・・・論理ゲート、  ３８４・・・フリップフロップ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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