(57)【要約】      （修正有）【課題】外部環境からの酸素拡散などによる半導体膜の特性劣化を抑制し、保持特性の優れた半導体記憶素子を提供する。【解決手段】半導体記憶素子は、強誘電体膜３と半導体膜４との界面をチャネルとする電界効果トランジスタで構成され、強誘電体膜３の分極状態を制御する電圧が印加されるゲート電極２と、チャネルの両端に設けられ、分極状態に応じてチャネルを流れる電流を検出するソース、ドレイン電極５、６とを備えている。半導体膜４は、ｎ型の酸化物半導体で構成されており、半導体膜４の少なくともチャネルの部位を覆うように酸素バリア膜７が形成されている。【選択図】図１
2008270313.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体膜と半導体膜との界面をチャネルとする電界効果トランジスタを備えた半導体記憶素子であって、
前記電界効果トランジスタは、
前記強誘電体膜の分極状態を制御する電圧が印加されるゲート電極と、
前記チャネルの両端に設けられ、前記分極状態に応じて前記チャネルを流れる電流を検出するソース、ドレイン電極と
を備え、
前記半導体膜は、ｎ型の酸化物半導体で構成されており、
前記半導体膜の少なくとも前記チャネルの部位を覆うように酸素バリア膜が形成されている、半導体記憶素子。
【請求項２】
前記半導体膜は、酸化亜鉛、酸化スズ、または酸化インジウム錫からなる、請求項１に記載の半導体記憶素子。
【請求項３】
前記酸素バリア膜は、ＡｌＮ、ＡｌＯｘ、ＴｉＯｘ、ＴｉＡｌＯｘ、ＳｉＮ、ＳｉＯＮ、ＺｒＯｘ、ＨｆＯｘ、及びＴａＯｘからなる群から選択された少なくとも１種類の材料からなる、請求項１に記載の半導体記憶素子。
【請求項４】
前記ゲート電極は、前記チャネルの部位の上方であって、少なくとも該チャネル部位とオーバラップする領域に形成されており、
前記酸素バリア膜は、少なくとも前記ゲート電極を覆うように形成されている、請求項１に記載の半導体記憶素子。
【請求項５】
前記酸素バリア膜は、前記ゲート電極の一部を構成している、請求項４に記載の半導体記憶素子。
【請求項６】
前記酸素バリア膜は、Ｉｒ、ＩｒＯ２、Ｒｕ、ＲｕＯ２、ＴｉＡｌＮ、ＴａＡｌＮ、ＴｉＳｉＮ、及びＴａＳｉＮからなる群から選択された少なくとも１種類の材料からなる、請求項４に記載の半導体記憶素子。
【請求項７】
前記強誘電体膜は、金属酸化物からなり、
前記酸素バリア膜は、水素バリア性をさらに有する材料で構成されている、請求項１に記載の半導体記憶素子。
【請求項８】
前記酸素バリア膜は、該酸素バリア膜中のストレスを緩和するストレス緩和層が積層されている、請求項１に記載の半導体記憶素子。
【請求項９】
前記酸素バリア膜は、金属リッチな金属酸化物からなる、請求項３に記載の半導体記憶素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体膜の分極によりチャネルの伝導率変化を保持する強誘電体メモリ素子に関する。
【背景技術】
【０００２】
強誘電体を用いた不揮発性メモリには、大きく分けて、キャパシタ型と、金属−酸化物−半導体（ＭＯＳ）電界効果トランジスタのゲート絶縁膜を強誘電体膜に置き換えた構造を有するＦＥＴ（Field Effect Transistor）型との２種類がある。
【０００３】
キャパシタ型は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）と類似した構造であり、強誘電体キャパシタに電荷を保持し、強誘電体の分極方向によって、情報の０、１を区別する。電圧を切断した状態においても、強誘電体キャパシタ内の分極電荷は、その上下に配置された電極に誘起される電荷と結合しているため、消失されない。しかし、情報を読み出す際に、記憶されていた情報を破壊してしまうため、この構造の不揮発性メモリは、情報の再書き込み動作が必要となる。そのため、読み出し動作毎に分極反転が繰り返されることとなり、分極反転に伴った強誘電体膜の疲労劣化が問題となる。
【０００４】
また、この構造の不揮発性メモリでは、分極電荷をセンスアンプで読み出すため、センスアンプの検知限界以上の電荷量（典型的には１００ｆＣ）が必要である。強誘電体は、面積あたりの分極電荷量が材料固有であり、メモリセルを微細化する場合であっても、同じ材料を使う限り電極面積は一定の大きさが必要である。従って、プロセスルールの微細化に伴って、キャパシタサイズを小さくすることは困難であり、大容量化に不適である。
【０００５】
一方、ＦＥＴ型の不揮発性メモリは、強誘電体膜の分極の向きによって変化するチャネルの導通状態を検出することにより情報を読み出すため、非破壊での情報読み出しが可能である。また、ＦＥＴの増幅作用によって出力電圧振幅を大きくすることができ、スケーリング則に則った微細化が可能である。
【０００６】
現在までに、チャネルとなるシリコン基板の上にゲート絶縁膜となる強誘電体膜を形成したＦＥＴ型トランジスタが提案されている。この構造は、ＭＦＳ（Metal Ferroelectric Semiconductor）型ＦＥＴと呼ばれている。本構造では、シリコン基板上に、高温で強誘電体膜を形成するため、強誘電体とシリコン基板の界面に酸化シリコンが形成されてしまうという問題があり、良好な界面を得ることが難しい。界面に形成された酸化シリコンは、誘電率が低いためにゲート印加電圧のロスとなり、また、荒れた界面によってキャリアの走行が散乱されるために、チャネル移動度の低下を招く。さらに、電圧を切断した状態で、酸化シリコン層には内部電界が誘起されるため、分極の保持特性も劣化する。
【０００７】
これを回避するために、シリコン基板と強誘電体膜の間に絶縁体膜を挟んだ構造のＭＦＩＳ（Metal Ferroelectric Insulator Semiconductor）型のＦＥＴが提案されている。しかし、ＭＦＩＳ型ＦＥＴでは、やはり空乏層と絶縁体との間で生じる内部電界により、メモリ保持特性が劣化するという問題がある。
【０００８】
最近、ＭＦＳ型のＦＥＴにおいて、Ｓｉ基板を用いない構造の強誘電体メモリが提案されている（例えば、特許文献１を参照）。これは、基板上にゲート電極、強誘電体膜、及び半導体膜が積層された構造からなり、チャネルに強誘電体と反応しにくい半導体材料が使われている。半導体膜の材料としては、例えば、ＳｎＯ２、ＺｎＯ等の酸化物、またはＧａＮ等の窒化物半導体が用いられる。
【特許文献１】特開２００５-３１０８８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、半導体膜としてｎ型酸化膜半導体を用いた場合、半導体膜表面に酸素が吸着すると、吸着酸素が半導体膜から電子を引き抜き、負電荷となって吸着するため、表面に数ｎｍ〜数十ｎｍの厚みの空乏層を生じる。半導体膜が薄膜化されると、この空乏層の厚さが無視できなくなり、その結果、強誘電体膜によって保持されている蓄積電荷が排斥され、保持特性の劣化を起こすおそれがある。また、半導体膜と強誘電体膜との界面において、酸素欠損による界面準位の増加が起こり、その結果、散乱による移動度の低下や、トラップされた電荷による保持特性の劣化を起こすおそれもある。
【００１０】
本発明は、かかる課題に鑑みなされたもので、その主な目的は、外部環境からの酸素拡散などによる半導体膜の特性劣化を抑制し、保持特性の優れた半導体記憶素子を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明に係る半導体記憶素子は、強誘電体膜と半導体膜との界面をチャネルとする電界効果トランジスタにおいて、ｎ型酸化物半導体で構成された半導体膜のチャネル部位を酸素バリア膜で覆う構成を採用する。
【００１２】
すなわち、本発明に係る半導体記憶素子は、強誘電体膜と半導体膜との界面をチャネルとする電界効果トランジスタを備えた半導体記憶素子であって、電界効果トランジスタは、強誘電体膜の分極状態を制御する電圧が印加されるゲート電極と、チャネルの両端に設けられ、分極状態に応じてチャネルを流れる電流を検出するソース、ドレイン電極とを備え、半導体膜はｎ型の酸化物半導体で構成されており、半導体膜の少なくともチャネルの部位を覆うように酸素バリア膜が形成されていることを特徴とする。
【発明の効果】
【００１３】
本発明の半導体記憶素子によれば、チャネル部位に相当する半導体膜を酸素バリア膜で覆うことによって、外部環境からの酸素拡散などによる半導体膜の特性劣化を抑制することができ、これにより、保持特性の優れた半導体記憶素子を実現することができる。
【発明を実施するための最良の形態】
【００１４】
以下に、本発明の実施の形態について、図面を参照しながら説明する。以下の図面においては、説明の簡略化のため、実質的に同一の機能を有する構成要素を同一の参照符号で示す。なお、本発明は以下の実施形態に限定されない。
【００１５】
（第１の実施形態）
図１は、本発明の第１の実施形態における半導体記憶素子の構成を模式的に示した断面図である。
【００１６】
図１に示すように、本実施形態における半導体記憶素子は、強誘電体膜３と半導体膜４との界面をチャネルとする電界効果トランジスタで構成されており、強誘電体膜３の分極状態を制御する電圧が印加されるゲート電極２と、チャネルの両端に設けられ、分極状態に応じてチャネルを流れる電流を検出するソース、ドレイン電極５、６とを備えている。そして、半導体膜４は、ｎ型の酸化物半導体で構成されており、半導体膜４の少なくともチャネルの部位を覆うように酸素バリア膜７が形成されている。
【００１７】
このように、チャネル部位に相当する半導体膜４を酸素バリア膜７で覆うことによって、外部環境から半導体膜４に酸素が拡散されるのを防ぐことができる。これにより、酸素付着等による半導体膜４の特性劣化を抑制することができ、保持特性の優れた半導体記憶素子を実現することができる。
【００１８】
なお、本発明における「酸素バリア膜」は、酸素を侵入させないものだけでなく、侵入した酸素をトラップするようなものでもよい。酸素バリア膜７としては、例えば、ＡｌＮ、ＡｌＯｘ、ＴｉＯｘ、ＴｉＡｌＯｘ、ＳｉＮ、ＳｉＯＮ、ＺｒＯｘ、ＨｆＯｘ、ＴａＯｘ等を用いることができる。また、金属酸化物からなる膜については、金属リッチな組成にすることによって、酸素のトラップ性を与えることができる。
【００１９】
ここで、半導体膜４は、例えば、酸化亜鉛（ＺｎＯ）、酸化スズ（ＳｎＯ２）、または酸化インジウム錫（ＩｎＯ−ＳｎＯ、ＩＴＯ）等を用いることができる。また、強誘電体膜３は、例えば、Ｐｂ(Ｚｒ，Ｔｉ)Ｏ３（ＰＺＴ）、ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）、Ｂｉ４−ＸＬａＸＴｉ３Ｏ１２（ＢＬＴ）等を用いることができる。
【００２０】
以下、本実施形態における半導体記憶素子の具体的な構成を、図２（ａ）〜図３（ｄ）に示した工程断面図を参照しながら説明する。
【００２１】
まず、図２（ａ）に示すように、導電性のニオブ添加チタン酸ストロンチウム（ＳｒＴｉＯ３：Ｎｂ、ＮＳＴＯ）からなる基板１の（１００）面上に、パルスレーザ堆積（ＰＬＤ）法により、７００℃の基板温度で、厚さ３０ｎｍ程度のルテニウム酸ストロンチウム（ＳｒＲｕＯ３、ＳＲＯ）からなるゲート電極２を形成する。
【００２２】
次に、図２（ｂ）に示すように、７００℃の基板温度で、厚さ４５０ｎｍ程度のＰＺＴ膜（強誘電体膜）３を形成する。ターゲットに用いる焼結体の組成は、Ｐｂ：Ｚｒ：Ｔｉ＝１：０.５２：０.４８である。この組成におけるＮＳＴＯ基板１との格子ミスマッチは３％である。ＳＲＯの格子定数（０．３９３ｎｍ）は、ＮＳＴＯの格子定数（０．３９０５ｎｍ）とＰＺＴの格子定数（０．４０３ｎｍ）の中間値であることから、ＳＲＯ膜２を挿入することで、ＮＳＴＯ基板１上に直接にＰＺＴ膜３を形成するよりも高品質な＜１００＞配向のＰＺＴ膜３をエピタキシャル成長することができる。この方法で形成したＰＺＴ膜３の表面を原子間力顕微鏡（ＡＦＭ）で観察したところ、平均二乗粗さは３ｎｍ以下と極めて平滑であった。
【００２３】
引き続き、ＰＬＤ装置の同一チャンバー内において、４００℃の基板温度で、厚さ３０ｎｍ程度のＺｎＯ膜（半導体膜）４を形成した後、図２（ｃ）に示すように、素子領域以外のＺｎＯ膜４を除去する。
【００２４】
次に、図２（ｄ）に示すように、レジスト膜１４をパターニングした後、電子線蒸着法にて厚さ３０ｎｍ程度のＴｉ膜５、および厚さ６０ｎｍ程度のＰｔ膜６を形成し、然る後、レジスト膜１４を除去することにより、図２（ｅ）に示すように、ＺｎＯ膜４上に、ソース、ドレイン電極５、６を形成する。
【００２５】
次に、図３（ａ）に示すように、スパッタリング法により、ＤＣパワー２ｋＷ、ＲＦパワー１５Ｗ、基板温度を２００℃にした状態で、厚さ１００ｎｍ程度のＡｌＮ膜（酸素バリア膜）７を形成する。
【００２６】
次に、図３（ｂ）に示すように、ＡｌＮ膜７上にレジスト膜１５をパターニングした後、ＩＳＭ（Inductively Super Magnetron）方式のプラズマエッチング装置により、ＡｌＮ膜７をエッチングし、ソース、ドレイン電極５、６上に開口部を形成する。
【００２７】
次に、図３（ｃ）に示すように、レジスト膜１５を残した状態で（レジスト膜１５を除去した後、新たにレジスト膜をパターニングしてもよい）、電子線蒸着法にて、厚さ１０ｎｍ程度のＴｉ膜８、および厚さ１９０ｎｍ程度のＰｔ膜９を形成する。
【００２８】
最後に、図３（ｄ）に示すように、レジスト膜１５を除去することにより、ソース、ドレイン電極５、６に接続された金属電極を形成して、図１に示した半導体記憶素子を完成する。
【００２９】
ところで、本実施形態において、半導体膜４として用いられているＺｎＯは、水素が膜中に取り込まれると、キャリア数が増加することが知られている。キャリア数の増加に伴い、抵抗が減少し、オフ電流の増加によるオン・オフ比の劣化、及び閾値電圧の変化が生じるおそれがある。それ故、酸素バリア膜７は、水素バリア性をさらに有する材料であることが好ましい。このような膜としては、Ａｌ２Ｏ３、ＳｉＮ、ＳｉＯＮ等が挙げられる。
【００３０】
また、このような水素バリア性を有する酸素バリア膜７は、強誘電体膜３が、ＰＺＴのような金属酸化物からなる場合にも有用である。すなわち、このような強誘電体膜は、水素で還元されることによって、強誘電体膜の残留分極量や保持特性が劣化することが知られている。それ故、外部環境から侵入する水素、または、製造工程で発生する水素の侵入を防ぐことにより、このような強誘電体膜の劣化を抑制することができる。
【００３１】
図４は、Ｐｔ/Ｔｉ/ＺｎＯ/ＰＺＴ/ＳＲＯ構造のキャパシタの分極特性を示したグラフである。図４（ａ）は、プラズマＣＶＤ法によりシラン(ＳｉＨ４)を原料として形成した酸化シリコン（ＳｉＯ２）膜（膜厚２００ｎｍ）を酸素バリア膜として用いた場合、図４（ｂ）は、スパッタ法により形成したＡｌＮ膜（膜厚１００ｎｍ）と、ＡｌＮ膜上に、プラズマＣＶＤ法によりシランガスおよびアンモニア（ＮＨ３）を原料として形成した窒化シリコン（ＳｉＮ）膜（膜厚１００ｎｍ）との積層膜を酸素バリア膜として用いた場合の分極特性をそれぞれ示す。また、比較として、酸素バリア膜のない場合の結果も示す。
【００３２】
図４（ａ）より、ＮＳＴＯ基板１および電極間に±１０Ｖの電圧を印加して得られた分極−電圧特性は、ＳｉＯ２膜がない場合と比較して、０Ｖでの残留分極値の差が減少しており、ＰＺＴ膜（強誘電体膜）の特性が劣化していることがわかる。これは、プラズマＣＶＤを用いたＳｉＯ２形成時に、原料であるシランが分解することでシラン中に含まれる水素が、強誘電体膜の特性を劣化させているためと考えられる。これに対し、図４（ｂ）に示すＳｉＮ／ＡｌＮ積層の酸素バリア膜の場合には特性の劣化は見られない。ＳｉＮ膜積層時に、シランを用いているにも関わらず、特性が劣化していないことから、ＡｌＮ膜が水素バリア膜としても機能していることを示している。
【００３３】
ところで、酸素バリア膜７のバリア性を確保するためには、その膜厚をある程度、例えば１００ｎｍ以上に厚くした方が好ましい。しかしながら、例えば、ＲＦパワーを大きくして結晶性のよいＡｌＮ膜７を形成した場合、膜厚が１００ｎｍより厚くなると、圧縮残留応力の影響によって、膜剥がれが生じるおそれがある。また、ＲＦパワーを小さくすると、活性な窒素が減少するため、ＡｌＮ膜７中の窒素含有量が低下して、結晶性が低下し、その結果、リーク電流が多くなるおそれがある。それ故、１００ｎｍ以上のＡｌＮ膜７を形成する場合、まずＲＦパワーを大きくし結晶性のよいＡｌＮ膜７を形成した後、ストレスを緩和するために、ＲＦパワーを小さくしＡｌＮ膜７を形成するとよい。または、ＡｌＮ膜７上に、ＳｉＮなどの窒化膜を積層することで、ストレスを緩和することができ、膜剥がれがなく、良好な酸素バリア性を得ることができる。
【００３４】
次に、本実施形態における半導体記憶素子の動作について、図５〜図７を参照しながら説明する。
【００３５】
ＰＺＴ膜３上に形成されているＺｎＯ膜４のキャリア濃度をホール測定により求めたところ、８×１０１７ｃｍ−３であった。ＺｎＯ膜４の厚さは３０ｎｍであるから、単位面積あたりのキャリア密度は２.４×１０１２ｃｍ−２となる。これに素電荷量１.６×１０−１９Ｃを乗じて求められる電荷密度は０.４μＣ／ｃｍ２であり、ＰＺＴの分極電荷密度よりも小さい。従って、図５（ａ）に示すように、ソース、ドレイン電極５、６に対して、ＮＳＴＯ基板１に負電圧を印加したとき、ＰＺＴ膜３の分極は、図中の矢印に示すように下向きとなり、分極に反発してキャリアが追い払われた結果、ＺｎＯ膜４全体が空乏化することになる。一方、図５（ｂ）に示すように、ソース、ドレイン電極５、６に対して、ＮＳＴＯ基板１に正電圧を印加したとき、ＰＺＴ膜３の分極は上向きとなり、分極密度に対応した密度のキャリアが界面に誘起される。
【００３６】
図６は、容量−電圧（Ｃ−Ｖ）特性の測定結果を示したグラフで、図中の曲線６１は、ＰＺＴ膜３上にＰｔ／Ｔｉ電極（電極面積６.２×１０−５ｃｍ２）を直接形成した構造（Ｐｔ／Ｔｉ／ＰＺＴ／ＳＲＯ／ＮＳＴＯ構造）の場合、曲線６２は、ＺｎＯ膜４とＰＺＴ膜３を積層した構造上にＰｔ／Ｔｉ電極を形成した構造（Ｐｔ／Ｔｉ／ＺｎＯ／ＰＺＴ／ＳＲＯ／ＮＳＴＯ構造）の場合をそれぞれ示す。Ｐｔ／Ｔｉ／ＰＺＴ／ＳＲＯ／ＮＳＴＯ構造では、ＮＳＴＯ基板１に、＋１０Ｖおよび−１０Ｖを印加したときの容量値がそれぞれ約４０ｐＦと等しい。一方、Ｐｔ／Ｔｉ／ＺｎＯ／ＰＺＴ／ＮＳＴＯ構造では、＋１０Ｖ印加における容量値４０ｐＦに対して、−１０Ｖ印加における容量値が２４ｐＦと小さい。これは、基板電圧の正負に対して、ＺｎＯ膜４が蓄積状態および空乏化状態となっている証左である。
【００３７】
以上のように、ＮＳＴＯ基板１に印加する電圧によって、強誘電体膜３と半導体膜４の界面に、電荷が在る／無いという２つの状態を実現できる。これら２つの状態で、界面の伝導率が大きく変化し、これにより、ＺｎＯ膜４上のソース、ドレイン電極間を流れる電流も変化する。ソース、ドレイン電極であるＴｉ膜５のフェルミレベルは、ＺｎＯ膜４の伝導帯よりも高いエネルギー位置にあり、良好なオーミック電極となっている。従って、ソース、ドレイン電極間に電圧を印加して界面電荷による伝導電流を読み出す際の効率が高い。
【００３８】
図７に示すように、ＮＳＴＯ基板１に接続する端子７１に、ゲート電圧Ｖｇを印加し、ソース電極の端子７２を接地、ドレイン電極の端子７３にドレイン電圧Ｖｄ＝１Ｖを印加して、ドレイン電流Ｉｄを測定した結果を図８に示す。−１０Ｖから＋１０ＶへとＶｇをスキャンした場合と、＋１０Ｖから−１０ＶへとＶｇをスキャンした場合では、ドレイン電流が異なる軌跡（ヒステリシス）を描く。それぞれのＶｇ＝０Ｖにおけるドレイン電流は１ｎＡ以下と１μＡ以上であり、３桁以上の電流比が得られている。ゲート電極への電圧印加が無い状態であっても、電流値に違いが生じているのは、強誘電体膜３の残留分極によって、界面電荷の空乏／蓄積が保持されているからである。ドレイン電流の大、小を２値データ”１”、”０”に対応させることにより、本素子はメモリとして機能する。しかも、電圧を切断した状態であっても、強誘電体膜３の残留分極は保存されるため、不揮発性メモリを実現できる。実際、本実施形態に係る半導体記憶素子を、室温下で１６時間放置した後でドレイン電流を測定したところ、３桁のドレイン電流比は維持されることを確認できている。
【００３９】
以上の動作をまとめると、データ“１”、“０”は、ＮＳＴＯ基板１に正電圧、あるいは負電圧を印加することによって書き込むことができる。また、データは、ゲート電極を接地して、ソース、ドレイン電極間に電圧を印加し、流れるドレイン電流が大きければ“１”、小さければ“０”と読み出すことができる。
【００４０】
（第２の実施形態）
図９は、本発明の第２の実施形態における半導体メモリセルの構成を模式的に示した図で、（ａ）は断面図、（ｂ）は等価回路を示す。なお、本実施形態における半導体メモリセルは、図９（ｂ）に示すように、ＭＩＳＦＥＴ（選択スイッチ）９１と、ＭＦＳＦＥＴ（強誘電体メモリ素子）９２が直列接続された構成をとる。なお、ＭＩＳＦＥＴ９１のソース電極１３ｂと、ＭＦＳＦＥＴ９２のドレイン電極１３ｃとは、電気的に接続されて、共通の電位になっている。
【００４１】
図９（ａ）に示すように、ＮＳＴＯ基板１の（１００）面上に、厚さ３０ｎｍのＳＲＯ膜２からなるＭＦＳＦＥＴ９２のゲート電極、及び厚さ４５０ｎｍのＰＺＴ膜３からなるＭＦＳＦＥＴ９２のゲート絶縁膜が形成されている。また、ＰＺＴ膜３上には、厚さ３０ｎｍのｎ型のＺｎＯ膜４からなる、ＭＩＳＦＥＴ９１、ＭＦＳＦＥＴ９２に共通のチャネル、及び、厚さ３０ｎｍのＴｉ膜５と厚さ６０ｎｍのＰｔ膜６の積層膜からなる、ＭＩＳＦＥＴ９１、ＭＦＳＦＥＴ９２に共通のソース、ドレイン電極が形成されている。また、ＺｎＯ膜４上には、厚さ５０ｎｍの酸化マグネシウム（ＭｇＯ）膜１０からなるＭＩＳＦＥＴ９１のゲート絶縁膜、及び、厚さ６０ｎｍのＰｔ膜１１からなるＭＩＳＦＥＴ９１のゲート電極が形成されている。また、ＭｇＯ膜１０には、厚さ１００ｎｍのＡｌＮ膜７からなる酸素バリア膜が形成されている。そして、ＡｌＮ膜７上には、タングステンのプラグ１２を介して、各ソース、ドレイン電極に接続されたアルミニウム配線１３ａ〜１３ｄが形成されている。ここで、ＭＩＳＦＥＴ９１は、ゲート電極１１がチャネル（ＺｎＯ膜４）の上方に配されたトップゲート構造をなし、ＭＦＳＦＥＴ９２は、ゲート電極２がチャネル（ＺｎＯ膜４）の下方に配されたボトムゲート構造をなしている。
【００４２】
図１０（ａ）〜（ｄ）は、本実施形態における半導体メモリセルの製造方法を示した工程断面図である。なお、第１の実施形態における半導体記憶素子（ＭＦＳＦＥＴ）の製造方法と共通する工程については、詳細な説明は省略する。
【００４３】
まず、図１０（ａ）に示すように、ＮＳＴＯ基板１上にＰＬＤ法を用いて、厚さ３０ｎｍのＳＲＯ膜２からなるＭＦＳＦＥＴ９２のゲート電極を形成する。その後、基板１上に、厚さ４５０ｎｍのＰＺＴ膜３、及び３０ｎｍのＺｎＯ膜４を、ＰＬＤ装置の同一チャンバー内において、連続的に形成する。
【００４４】
次に、図１０（ｂ）に示すように、レジストのリフトオフ法を用いて、ＺｎＯ膜４上に、厚さ３０ｎｍのＴｉ膜５と厚さ６０ｎｍのＰｔ膜６の積層膜からなるソース、ドレイン電極を形成する。その後、ＺｎＯ膜４上に、スパッタリング法を用いて、厚さ５０ｎｍのＭｇＯ膜１０からなるＭＩＳＦＥＴ９１のゲート絶縁膜を形成する。
【００４５】
次に、図１０（ｃ）に示すように、ＭｇＯ膜１０上に、レジストのリフトオフ法を用いて、電子線蒸着法で形成した厚さ６０ｎｍのＰｔ膜１１からなるＭＩＳＦＥＴ９１のゲート電極を形成する。その後、スパッタリング法を用いて、ＭｇＯ膜１０上に、厚さ１００ｎｍのＡｌＮ膜７からなる酸素バリア膜を形成する。
【００４６】
最後の、図１０（ｄ）に示すように、ＡｌＮ膜７中に、ソース、ドレイン電極と接続するＷプラグ１２を形成した後、ＡｌＮ膜７上に、Ａｌをスパッタリング法を用いて形成して、所定のパターンにエッチングされた配線１３ａ〜１３ｄを形成し、図９（ａ）に示した半導体メモリセルを完成する。
【００４７】
次に、本実施形態における半導体メモリセルの動作について、図１１及び図１２（ａ）、（ｂ）を参照しながら説明する。
【００４８】
図１１に示すように、非アクセス状態では、ＭＦＳＦＥＴ９２のゲート電極（第１のゲート電極）２、ＭＩＳＦＥＴ９１のゲート電極（第２のゲート電極）１１、及びソース電極１３ｄを接地する。第２のゲート電極１１を接地することで、ＭＩＳＦＥＴ９１はオフとなっており、ドレイン電極１３ａに任意の電圧を印加しても、ＭＦＳＦＥＴ９２に誤書き込みは生じない。
【００４９】
データの書き込み動作は、第２のゲート電極１１に正電圧（例えば１２Ｖ）を印加してＭＩＳＦＥＴ９１をオンさせた状態で、ドレイン電極１３ａおよび第１のゲート電極２に電圧を印加し、チャネル（ＺｎＯ膜）４と第１のゲート電極２間に書き込み電圧を印加する。すなわち、データ“１”の場合、ドレイン電極１３ａを接地し、第１のゲート電極２に正電圧（例えば１０Ｖ）を印加する。また、データ“０”の場合、第１のゲート電極２を接地し、ドレイン電極１３ａに正電圧（例えば１０Ｖ）を印加する。これにより、データ“１”の場合には、ＭＦＳＦＥＴ９２の強誘電性ゲート絶縁膜（ＰＺＴ膜）３の分極は、図１２（ａ）に示すように、上方向（チャネル４方向）を向き、データ“０”の場合には、分極は、図１２（ｂ）に示すように、下方向（第１のゲート電極２方向）を向く。
【００５０】
また、データの読み出し動作は、第１のゲート電極２を接地し、第２のゲート電極１１に正電圧（例えば１２Ｖ）を印加して、ＭＩＳＦＥＴ９１をオンさせた状態で、ドレイン電極１３ａ、ソース電極１３ｄ間に電圧（例えば１Ｖ）を印加し、流れるドレイン電流が大きければ“１”、小さければ“０”と読み出すことができる。
【００５１】
（第３の実施形態）
図１３は、本発明の第３の実施形態における半導体記憶素子の構成を模式的に示した断面図である。第１の実施形態においては、基板１に導電性基板を用いたが、本実施形態では、基板２１にシリコン基板を用いた点が異なる。なお、半導体記憶素子の基本的な構成は、第１の実施形態のものと同じであり、書き込み、読み出し動作も、同様の方法で行うことができる。
【００５２】
図１３に示すように、シリコン基板２１上にＳｉＯ２膜２２が形成され、その上に、（１１１）配向した厚さ１００ｎｍのＰｔ膜２からなるゲート電極が形成されている。また、Ｐｔ膜２上には、厚さ１００ｎｍのチタン酸ビスマス（Ｂｉ４Ｔｉ３Ｏ１２、以下ＢＩＴという）膜３からなる強誘電体膜が形成されている。
【００５３】
ここで、ＢＩＴ膜３は、例えば、固体であるＢｉアルコキシドおよびＴｉアルコキシドをエチルシクロヘキサンに溶解し、気化したものソースに用いて、ＭＯＣＶＤ法により、基板温度を４５０℃にした状態で形成される。なお、ＢｉとＴｉのソース流量比は、化学量論比から１０％程度Ｂｉリッチな範囲の比率が好ましい。これに、キャリアガスであるアルゴンを加えて成膜チャンバーに導入し、かつ反応ガスである酸素を導入する。形成した膜を、大気中でハロゲンランプに１分間照射することにより、５００℃の急速加熱を行う。本条件で形成したＢＩＴ膜３は、主に（１１０）及び（１１１）配向したグレインが混在した状態の膜となる。
【００５４】
ＢＩＴ膜３上には、厚さ３０ｎｍのＺｎＯ膜４からなる半導体膜が形成され、ＺｎＯ膜４上には、厚さ３０ｎｍのＴｉ膜５と厚さ６０ｎｍのＰｔ膜６との積層膜からなるソース、ドレイン電極が形成されている。さらに、ＺｎＯ膜４上には、ソース、ドレイン電極５、６を覆うように、厚さ１００ｎｍのＡｌＮ膜７からなる酸素バリア膜が形成されている。そして、ＡｌＮ膜７上には、ソース、ドレイン電極に接続された、厚さ１０ｎｍのＴｉ膜８と厚さ１９０ｎｍのＰｔ膜９の積層膜からなる配線が形成されている。
【００５５】
本実施形態においては、酸素バリア膜７によって、半導体膜（ＺｎＯ膜）４の劣化を防止することができるとともに、ＣＭＯＳ回路等が形成されたシリコン基板２１上に、半導体記憶素子を形成することができ、これにより、半導体記憶素子とＣＭＯＳ回路とが一体となった半導体集積回路を実現することができる。
【００５６】
以上、本発明を好適な実施形態により説明してきたが、こうした記述は限定事項ではなく、勿論、種々の改変が可能である。例えば、上記実施形態においては、基板自身が導電性のあるものを用いたが、基板上に導電性材料が積層されたものであってもよい。また、上記実施形態で用いた材料以外に、例えば、基板には、サファイア、ランタン・アルミ酸化物（ＬａＡｌＯ３）等、半導体膜には、ＷＯ３、ＩＧＺＯ（ＩｎＧａＯ３（ＺｎＯ）５）、ＳＴＯ、ＬＳＣＯ（Ｌａ２−ＸＳｒＸＣｕＯ４）、ＬＣＭＯ（Ｌａ１−ＸＣａＸＭｎＯ３）、ＰＣＭＯ（Ｐｒ１−ＸＣａＸＭｎＯ３）といった透明なもの、超伝導を示すもの、モット転移を示すものや、ＧａＮ、ＩｎＮ、ＩｎＧａＮ、ＡｌＮなどの窒化物等を用いることができる。
【００５７】
また、酸素バリア膜は、Ｉｒ、ＩｒＯ２、Ｒｕ、ＲｕＯ２、ＴｉＡｌＮ、ＴａＡｌＮ、ＴｉＳｉＮ、ＴａＳｉＮ等の導電性の材料を用いてもよい。特に、ゲート電極が、チャネルの部位の上方であって、少なくともチャネル部位とオーバラップする領域に形成されている、いわゆるトップゲート構造のＭＦＳＦＥＴにおいて、導電性の酸素バリア膜を、少なくともゲート電極を覆うように形成することによって、チャネルを構成する半導体膜の酸素による劣化を防ぐことができる。なお、この場合、導電性の酸素バリア膜は、ゲート電極の一部を構成していてもよい。
【産業上の利用可能性】
【００５８】
本発明は、ゲート絶縁膜が強誘電体膜で構成された電界効果トランジスタからなる半導体記憶素子に有用である。
【図面の簡単な説明】
【００５９】
【図１】本発明の第１の実施形態における半導体記憶素子の構成を示した断面図である。
【図２】（ａ）〜（ｅ）は、本発明の第１の実施形態における半導体記憶素子の製造方法を示した工程断面図である。
【図３】（ａ）〜（ｄ）は、本発明の第１の実施形態における半導体記憶素子の製造方法を示した工程断面図である。
【図４】半導体記憶素子の分極−電圧（Ｐ−Ｖ）特性を示したグラフで、（ａ）は従来の保護膜を用いた場合のＰ−Ｖ特性、（ｂ）は第１の実施形態における保護膜（酸素バリア膜）を用いた場合のＰ−Ｖ特性を示したグラフである。
【図５】第１の実施形態における半導体記憶素子の書き込み動作を示した図で、（ａ）は、データ“０”（空乏状態）を書き込む場合、（ｂ）は、データ“１”（蓄積状態）を書き込む場合の動作を示した図である。
【図６】第１の実施形態における半導体記憶素子のＣ−Ｖ特性を示したグラフである。
【図７】第１の実施形態における半導体記憶素子の読み出し動作を示した図である。
【図８】第１の実施形態における半導体記憶素子のドレイン電流−ゲート電圧特性を示したグラフである。
【図９】本発明の第２の実施形態における半導体メモリセルの構成を示した図で、（ａ）は断面図、（ｂ）は等価回路図である。
【図１０】（ａ）〜（ｄ）は、本発明の第２の実施形態における半導体メモリセルの製造方法を示した工程断面図である。
【図１１】第２の実施形態における半導体メモリセルの書き込み、読み出し動作を説明した図である。
【図１２】第２の実施形態における半導体メモリセルの書き込み動作を示した図で、（ａ）は、データ“１”（蓄積状態）を書き込む場合、（ｂ）は、データ“０”（空乏状態）を書き込む場合の動作を示した図である。
【図１３】本発明の第３の実施形態における半導体記憶素子の構成を示した断面図である。
【符号の説明】
【００６０】
１      ＮＳＴＯ基板
２      ゲート電極（ＳＲＯ膜またはＰｔ膜）
３      強誘電体膜（ＰＺＴ膜またはＢＩＴ膜）
４      半導体膜（ＺｎＯ膜）
５、６    ソース、ドレイン電極（Ｔｉ膜／Ｐｔ膜）
７      酸素バリア膜（ＡｌＮ膜）
８、９    配線（Ｔｉ膜／Ｐｔ膜）
１０    ゲート絶縁膜（ＭｇＯ膜）
１１    ゲート電極（Ｐｔ膜）
１２    Ｗプラグ
１３ａ〜１３ｄ    配線
１４、１５    レジスト膜
２１    シリコン基板
２２    ＳｉＯ２膜
９１    ＭＩＳＦＥＴ
９２    ＭＦＳＦＥＴ
【図１】
2008270313.tif 000003
【図２】
2008270313.tif 000004
【図３】
2008270313.tif 000005
【図４】
2008270313.tif 000006
【図５】
2008270313.tif 000007
【図６】
2008270313.tif 000008
【図７】
2008270313.tif 000009
【図８】
2008270313.tif 000010
【図９】
2008270313.tif 000011
【図１０】
2008270313.tif 000012
【図１１】
2008270313.tif 000013
【図１２】
2008270313.tif 000014
【図１３】
2008270313.tif 000015