(57)【要約】【課題】クロック配線の末端においてもシステムクロックと分周クロックとの間に位相の逆転現象が発生しない分周クロック生成回路を提供する。【解決手段】分周クロック生成回路１は、システムクロックＦＰＨを分周した基本分周クロックＰＨを出力する分周器１１と、クロック配線末端におけるシステムクロックＦＰＨＤの位相が基本分周クロックＰＨの位相に対して遅れているか進んでいるかを判定して判定信号ＳＥＬを出力する位相判定回路１２と、基本分周クロックＰＨを配線末端のシステムクロックＦＰＨＤに同期させた上で遅延させた遅延分周クロックＰＨＴを出力する同期遅延回路１３と、位相判定回路１２から出力される判定信号ＳＥＬが位相遅れを示すときは遅延分周クロックＰＨＴを選択し、判定信号ＳＥＬが位相進みを示すときは基本分周クロックＰＨを選択して、分周クロックＰＨＳとして出力する選択回路１４と、を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体集積回路の内部回路へ分配されるシステムクロックを分周した分周クロックを前記半導体集積回路の内部回路へ分配する分周クロック生成回路であって、
前記システムクロックを分周し、基本分周クロックとして出力する分周手段と、
前記内部回路へ前記システムクロックを分配する配線末端におけるシステムクロックの位相が前記基本分周クロックの位相に対して遅れているか進んでいるかを判定する位相判定手段と、
前記基本分周クロックを前記配線末端のシステムクロックに同期させた上で遅延させ、遅延分周クロックとして出力する同期遅延手段と、
前記位相判定手段の判定が位相遅れであるときは前記遅延分周クロックを選択し、前記判定が位相進みであるときは前記基本分周クロックを選択して、分周クロックとして出力する選択手段と
を備えることを特徴とする分周クロック生成回路。
【請求項２】
前記位相判定手段が、
前記基本分周クロックの立ち上りおよび立ち下りのエッジを検出する両エッジ検出回路と、
前記両エッジ検出回路の出力と前記配線末端のシステムクロックとの論理積を演算するＡＮＤゲートと、
前記ＡＮＤゲートの出力をセット入力信号とし、システムリセット信号をリセット入力信号とするＲＳフリップフロップとを有し、
前記ＲＳフリップフロップの出力を前記判定信号として出力する
ことを特徴とする請求項１に記載の分周クロック生成回路。
【請求項３】
前記分周手段が、マスターラッチとスレーブラッチとで形成されるマスタースレーブ型フリップフロップを用いた２分周回路を備えることを特徴とする請求項１または２に記載の分周クロック生成回路。
【請求項４】
前記同期遅延手段の遅延が、前記スレーブラッチの遅延と同等であることを特徴とする請求項３に記載の分周クロック生成回路。
【請求項５】
前記同期遅延手段が、前記スレーブラッチと同一の構成を有するラッチを備えることを特徴とする請求項４に記載の分周クロック生成回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、分周クロック生成回路に関する。
【背景技術】
【０００２】
半導体集積回路にクロックを分配するときに、動作タイミングの基準となるシステムクロックの分配とともに、システムクロックを分周回路で分周した分周クロックを分配することがある。半導体集積回路の内部回路では、このようなシステムクロックと分周クロックの分配を受けて、その動作タイミングの制御が行われる。その例として、システムクロックと分周クロックをＡＮＤゲートに入力し、その出力を内部回路のフリップフロップのクロックとすることなどが挙げられる。
【０００３】
通常、このようなクロックの分配を行うときは、分周クロックは、システムクロックに対して分周回路の遅延時間分の遅れがあると考えられ、それを前提に回路のタイミング設計が行われる。しかし、近年の半導体集積回路の配線の微細化に伴う分布定数的な配線遅延の増大により、クロック配線の引き回しによっては、クロック配線末端におけるシステムクロックの位相が分周クロックに対して遅れる、という位相の逆転現象が発生することがある。
【０００４】
このような位相の逆転現象が発生すると、上述のシステムクロックと分周クロックが入力されるＡＮＤゲートの出力に、グリッチと呼ばれる幅の短いパルスが発生する。このようなグリッチが発生すると、このＡＮＤゲートの出力をクロックとするフリップフロップが誤動作する、という問題が発生する。また、グリッチ波形の変化に伴って電源電流が流れるため、半導体集積回路の消費電流が増大する、という問題が発生する。
【０００５】
そこで、従来、このようなグリッチを除去するための回路として、グリッチイータ回路が提案されている（例えば、特許文献１参照。）。このグリッチイータ回路により、入力信号に重畳しているグリッチは除去される。
【０００６】
しかし、上述のようなグリッチイータ回路は、グリッチが発生する回路１個に付き１個設ける必要がある。そのため、グリッチが発生する回路が多数ある場合、グリッチイータ回路も多数必要となり、半導体集積回路の回路規模が増大する、という問題があった。
【特許文献１】特開平１０−２９０１４６号公報  （第４ページ、図５）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、本発明の目的は、クロック配線の末端においてもシステムクロックと分周クロックとの間に位相の逆転現象が発生しない分周クロック生成回路を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、半導体集積回路の内部回路へ分配されるシステムクロックを分周した分周クロックを前記半導体集積回路の内部回路へ分配する分周クロック生成回路であって、前記システムクロックを分周し、基本分周クロックとして出力する分周手段と、前記内部回路へ前記システムクロックを分配する配線末端におけるシステムクロックの位相が前記基本分周クロックの位相に対して遅れているか進んでいるかを判定する位相判定手段と、前記基本分周クロックを前記配線末端のシステムクロックに同期させた上で遅延させ、遅延分周クロックとして出力する同期遅延手段と、前記位相判定手段の判定が位相遅れであるときは前記遅延分周クロックを選択し、前記判定が位相進みであるときは前記基本分周クロックを選択して、分周クロックとして出力する選択手段とを備えることを特徴とする分周クロック生成回路が提供される。
【発明の効果】
【０００９】
本発明によれば、クロック配線の末端においても、システムクロックと分周クロックとの間に位相の逆転現象が発生することを防止することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施例を図面を参照して説明する。
【実施例】
【００１１】
図１は、本発明の実施例に係る分周クロック生成回路１の構成の例を示す回路図である。
【００１２】
本実施例の分周クロック生成回路１は、半導体集積回路の内部回路へ分配されるシステムクロックＦＰＨを分周し、基本分周クロックＰＨとして出力する分周器１１と、システムクロックＦＰＨに対して配線遅延が生じるクロック配線末端におけるシステムクロックＦＰＨＤの位相が基本分周クロックＰＨの位相に対して遅れているか進んでいるかを判定して判定信号ＳＥＬを出力する位相判定回路１２と、基本分周クロックＰＨを配線末端のシステムクロックＦＰＨＤに同期させた上で遅延させ、遅延分周クロックＰＨＴとして出力する同期遅延回路１３と、位相判定回路１２から出力される判定信号ＳＥＬが位相遅れを示すときは遅延分周クロックＰＨＴを選択し、判定信号ＳＥＬが位相進みを示すときは基本分周クロックＰＨを選択して、分周クロックＰＨＳとして出力する選択回路１４と、を備える。
【００１３】
このうち、分周器１１を２分周回路としたときの回路構成の例を図２に示す。
【００１４】
図２に示す２分周回路は、一般的に用いられる、マスタースレーブ型フリップフロップのＱ出力をインバータ１１９で反転してＤ入力へ接続する回路である。
【００１５】
マスタースレーブ型フリップフロップは、クロックドインバータ１１３、インバータ１１４およびクロックドインバータ１１５で構成されるマスターラッチと、クロックドインバータ１１６、インバータ１１７およびクロックドインバータ１１８で構成されるスレーブラッチとにより形成される。
【００１６】
ここで、この例に示すマスタースレーブ型フリップフロップのＱ出力となるクロックドインバータ１１６は、システムクロックＦＰＨをインバータ１１１で反転させたＣＧＶが‘Ｈ’レベルのときに導通する。したがって、このクロックドインバータ１１６の出力をバッファ１２０を介して出力する基本分周クロックＰＨは、システムクロックＦＰＨの立ち下りに同期して変化する。
【００１７】
次に、図１に示す位相判定回路１２は、基本分周クロックＰＨの立ち上りおよび立ち下りの両エッジを検出して‘Ｈ’レベルのパルス信号であるＰＬＳ信号を出力する両エッジ検出回路１２１と、両エッジ検出回路１２１の出力のＰＬＳ信号と配線末端のシステムクロックＦＰＨＤとが入力されるＡＮＤゲート１２２と、ＡＮＤゲート１２２の出力信号ＴＲＧをセット入力信号とし、システムリセット信号ＲＳＴをリセット入力信号とするＲＳフリップフロップ１２３とを有する。
【００１８】
図３に、両エッジ検出回路１２１の回路構成の例を示す。
【００１９】
両エッジ検出回路１２１は、基本分周クロックＰＨを遅延させて反転させるインバータ１２１１〜１２１３と、基本分周クロックＰＨおよびインバータ１２１３の出力が入力されるＡＮＤゲート１２１４と、基本分周クロックＰＨおよびインバータ１２１３の出力が入力されるＮＯＲゲート１２１５と、ＡＮＤゲート１２１４の出力およびＮＯＲゲート１２１５が入力されるＯＲゲート１２１６と、を備え、ＯＲゲート１２１６が両エッジ検出信号ＰＬＳを出力する。
【００２０】
図４は、図３に示した両エッジ検出回路１２１の動作の様子を示す波形図である。
【００２１】
基本分周クロックＰＨと、これを遅延させて反転させたインバータ１２１３の出力とが入力されるＡＮＤゲート１２１４は基本分周クロックＰＨの立ち上りで‘Ｈ’レベルのパルス波形を出力し、ＮＯＲゲート１２１５は基本分周クロックＰＨの立ち下りで‘Ｈ’レベルのパルス波形を出力する。したがって、ＡＮＤゲート１２１４の出力とＮＯＲゲート１２１５の出力が入力されるＯＲゲート１２１６の出力である両エッジ検出信号ＰＬＳは、基本分周クロックＰＨの立ち上りと立ち下り、すなわち両エッジで‘Ｈ’レベルのパルス波形を出力する信号となる。
【００２２】
図１に戻って、位相判定回路１２に含まれるＡＮＤゲート１２２は、配線末端のシステムクロックＦＰＨＤの位相が基本分周クロックＰＨの位相に対して遅れているとき、すなわち、両エッジ検出信号ＰＬＳがパルス波形を出力するときに配線末端のシステムクロックＦＰＨＤが‘Ｈ’レベルであるときは、‘Ｈ’レベルのパルス状のＴＲＧ信号を出力する。
【００２３】
システムリセット信号ＲＳＴで初期状態がリセット状態であるＲＳフリップフロップ１２３は、このＴＲＧ信号によりセットされて、出力信号ＳＥＬが‘Ｈ’となる。
【００２４】
すなわち、配線末端のシステムクロックＦＰＨＤの位相が基本分周クロックＰＨの位相に対して遅れているときは、位相判定回路１２の出力信号ＳＥＬは‘Ｈ’となる。
【００２５】
一方、配線末端のシステムクロックＦＰＨＤの位相が基本分周クロックＰＨの位相に対して進んでいるときは、両エッジ検出信号ＰＬＳがパルス波形を出力するときに配線末端のシステムクロックＦＰＨＤが‘Ｌ’レベルであるので、ＡＮＤゲート１２２のＴＲＧ信号は、‘Ｌ’レベルとなる。
【００２６】
したがって、ＲＳフリップフロップ１２３の出力信号ＳＥＬは、初期状態の‘Ｌ’レベルのままである。
【００２７】
すなわち、配線末端のシステムクロックＦＰＨＤの位相が基本分周クロックＰＨの位相に対して進んでいるときは、位相判定回路１２の出力信号ＳＥＬは‘Ｌ’となる。
【００２８】
次に、同期遅延回路１３について説明する。図５は、同期遅延回路１３の構成の例を示す回路図である。
【００２９】
同期遅延回路１３は、入力がインバータ１３３で反転された基本分周クロックＰＨである、クロックドインバータ１３４、インバータ１３５およびクロックドインバータ１３６で構成されるラッチを有する。このラッチを構成する各素子の電気的特性は、図２に示したスレーブラッチを構成する各素子の電気的特性と同一のものを用いる。また、クロックドインバータ１３４の負荷となるインバータ１３７およびバッファ１３８の電気的特性も、図２に示したクロックドインバータ１１６の負荷となるインバータ１１９およびバッファ１２０の電気的特性とそれぞれ同一のものを用いる。これにより、クロックドインバータ１３４の出力遅延は、クロックドインバータ１１６の出力遅延と同等になる。
【００３０】
また、クロックドインバータ１３４は、配線末端のシステムクロックＦＰＨＤをインバータ１３１で反転させたＣＴＶが‘Ｈ’レベルのときに導通する。したがって、このクロックドインバータ１３４の出力をバッファ１３８を介して出力する遅延分周クロックＰＨＴは、配線末端のシステムクロックＦＰＨＤの立ち下りに同期して変化する。
【００３１】
すなわち、同期遅延回路１３は、基本分周クロックＰＨをラッチに取り込み、配線末端のシステムクロックＦＰＨＤの立ち下りに同期した遅延分周クロックＰＨＴを出力する。そのとき、配線末端のシステムクロックＦＰＨＤの立ち下りから遅延分周クロックＰＨＴが変化するまでの遅延は、分周器１１におけるシステムクロックＦＰＨの立ち下りから基本分周クロックＰＨが変化するまでの遅延と同等となる。
【００３２】
次に、選択回路１４について説明する。
【００３３】
図１に示す選択回路１４へは、選択対象の入力信号として、基本分周クロックＰＨおよび遅延分周クロックＰＨＴが入力され、選択切り替え入力信号として位相判定回路の出力信号ＳＥＬが入力される。
【００３４】
選択回路１４は、選択切り替え入力信号であるＳＥＬが‘Ｈ’のとき遅延分周クロックＰＨＴを選択し、選択切り替え入力信号であるＳＥＬが‘Ｌ’のとき基本分周クロックＰＨを選択して、それを分周クロックＰＨＳとして出力する。
【００３５】
すなわち、選択回路１４は、配線末端のシステムクロックＦＰＨＤの位相が基本分周クロックＰＨの位相に対して遅れていると位相判定回路１２が判定したときは、遅延分周クロックＰＨＴを分周クロックＰＨＳとして出力し、配線末端のシステムクロックＦＰＨＤの位相が基本分周クロックＰＨの位相に対して進んでいると位相判定回路１２が判定したときは、基本分周クロックＰＨを分周クロックＰＨＳとして出力する。
【００３６】
次に、図６に示す波形図を用いて、分周クロック生成回路１の動作について説明する。
【００３７】
図６（ａ）は、配線末端のシステムクロックＦＰＨＤの位相が基本分周クロックＰＨの位相に対して遅れているときの分周クロック生成回路１の動作の例を示す波形図である。
【００３８】
配線末端のシステムクロックＦＰＨＤの位相が基本分周クロックＰＨの位相に対して遅れているときは、両エッジ検出信号ＰＬＳが‘Ｈ’レベルのパルス波形を出力するときに配線末端のシステムクロックＦＰＨＤが‘Ｈ’レベルである。そのため、位相判定回路１２のＡＮＤゲート１２２の出力であるＴＲＧ信号には、‘Ｈ’レベルのパルスが出力される。これにより、位相判定回路１２のＲＳフリップフロップ１２３がセットされ、ＲＳフリップフロップ１２３の出力信号ＳＥＬが‘Ｈ’となる。
【００３９】
ＲＳフリップフロップ１２３の出力信号ＳＥＬが‘Ｈ’になると、選択回路１４は、遅延分周クロックＰＨＴを選択し、これを分周クロックＰＨＳとして出力する。
【００４０】
ここで、遅延分周クロックＰＨＴは、基本分周クロックＰＨを配線末端のシステムクロックＦＰＨＤの立ち下りに同期させた上で時間Ｔ２分遅延させた信号である。なお、時間Ｔ２は、システムクロックＦＰＨの立ち下りから基本分周クロックＰＨの立ち上りまでの遅延時間Ｔ１と同等の値である。
【００４１】
このように、配線末端のシステムクロックＦＰＨＤの位相が基本分周クロックＰＨの位相に対して遅れているときは、配線末端のシステムクロックＦＰＨＤの立ち下りより遅れて変化する遅延分周クロックＰＨＴを、分周クロック生成回路１で生成する分周クロックＰＨＳとして出力する。
【００４２】
一方、図６（ｂ）は、配線末端のシステムクロックＦＰＨＤの位相が基本分周クロックＰＨの位相に対して進んでいるときの分周クロック生成回路１の動作の例を示す波形図である。
【００４３】
配線末端のシステムクロックＦＰＨＤの位相が基本分周クロックＰＨの位相に対して進んでいるときは、両エッジ検出信号ＰＬＳが‘Ｈ’レベルのパルス波形を出力するときに配線末端のシステムクロックＦＰＨＤが‘Ｌ’レベルである。そのため、位相判定回路１２のＡＮＤゲート１２２の出力であるＴＲＧ信号は、‘Ｌ’レベルとなる。そのため、位相判定回路１２のＲＳフリップフロップ１２３は、初期状態であるリセット状態のままとなりを継続し、ＲＳフリップフロップ１２３の出力信号ＳＥＬは‘Ｌ’のままである。
【００４４】
ＲＳフリップフロップ１２３の出力信号ＳＥＬが‘Ｌ’のとき、選択回路１４は、基本分周クロックＰＨＴを選択し、これを分周クロックＰＨＳとして出力する。
【００４５】
すなわち、配線末端のシステムクロックＦＰＨＤの位相が基本分周クロックＰＨの位相に対して進んでいるときは、システムクロックＦＰＨの立ち下りに同期して変化する基本分周クロックＰＨを、分周クロック生成回路１で生成する分周クロックＰＨＳとして出力する。
【００４６】
次に、本実施例の分周クロック生成回路１を搭載した半導体集積回路の動作例について説明する。
【００４７】
図７は、本実施例の分周クロック生成回路１が内部回路２００へ分周クロックＰＨＳを分配する半導体集積回路１００の構成の例を示す模式図である。
【００４８】
半導体集積回路１００へ供給されるシステムクロックＦＰＨは、クロック配線により内部回路２００へ分配される。そのとき、配線抵抗Ｒ１および負荷容量Ｃ１の影響により配線末端のシステムクロックＦＰＨＤには遅延が生じる。
【００４９】
分周クロック生成回路１へは、システムクロックＦＰＨおよび配線末端のシステムクロックＦＰＨＤが入力され、分周クロックＰＨＳを出力する。分周クロックＰＨＳも内部回路２００へ分配されるとき、配線抵抗Ｒ２および負荷容量Ｃ２の影響を受け、配線末端では遅延が生じる。この配線末端の分周クロックをＰＨＤとする。
【００５０】
配線末端のシステムクロックＦＰＨＤおよび配線末端の分周クロックＰＨＤは、例えば、内部回路２００のＡＮＤゲート２０１へ入力され、フリップフロップ２０２のクロックとなる。
【００５１】
図８に、このＡＮＤゲート２０１が、フリップフロップ２０２のクロック信号を出力する様子を波形図で示す。
【００５２】
図８（ａ）は、システムクロックＦＰＨの配線遅延による遅延時間が小さいときの動作を示す例である。
【００５３】
このときは、配線末端のシステムクロックＦＰＨＤの位相が、分周クロック生成回路１の内部で生成される基本分周クロックＰＨの位相に対して進んでいるので、分周クロック生成回路１から出力される分周クロックＰＨＳには、システムクロックＦＰＨの立ち下りに同期し、それよりも遅れて変化する信号が出力される。
【００５４】
分周クロックＰＨＳの配線遅延もシステムクロックＦＰＨの配線遅延と同程度とすると、配線末端の分周クロックＰＨＤは、配線末端のシステムクロックＦＰＨＤに対して位相が必ず遅れた信号となる。したがって、ＡＮＤゲート２０１の出力には、グリッチが生じることがなく、正常なクロック信号が出力される。
【００５５】
一方、図８（ｂ）は、システムクロックＦＰＨの配線遅延による遅延時間が大きいときの動作を示す例である。
【００５６】
このときは、配線末端のシステムクロックＦＰＨＤの位相が、分周クロック生成回路１の内部で生成される基本分周クロックＰＨの位相に対して遅れているので、分周クロック生成回路１から出力される分周クロックＰＨＳには、配線末端のシステムクロックＦＰＨＤの立ち下りに同期し、それよりも遅れて変化する信号が出力される。この分周クロックＰＨＳは、配線遅延でさらに遅れて、配線末端の分周クロックＰＨＤとなる。すなわち、配線末端の分周クロックＰＨＤは、配線末端のシステムクロックＦＰＨＤに対して位相が必ず遅れた信号となる。
【００５７】
したがって、この場合も、ＡＮＤゲート２０１の出力には、グリッチが生じることがなく、正常なクロック信号が出力される。
【００５８】
これに対して、参考として示す図８（ｃ）のように、システムクロックＦＰＨの配線遅延による遅延時間が大きいときに、仮に、システムクロックＦＰＨの立ち下りに同期した分周クロックＰＨＳを生成したとすると、配線末端の分周クロックＰＨＤの位相が配線末端のシステムクロックＦＰＨＤの位相よりも早くなる位相の逆転現象が起き、ＡＮＤゲート２０１の出力に、グリッチが生じる。
【００５９】
このような本実施例によれば、クロック配線の配線遅延の大小に関わらず、クロック配線の末端において、システムクロックと分周クロックとの間に位相の逆転現象が発生することを防止することができる。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施例に係る分周クロック生成回路の構成の例を示す回路図。
【図２】本発明の実施例の分周器の構成の例を示す回路図。
【図３】本発明の実施例の両エッジ検出回路の構成の例を示す回路図。
【図４】本発明の実施例の両エッジ検出回路の動作の例を示す波形図。
【図５】本発明の実施例の同期遅延回路の構成の例を示す回路図。
【図６】本発明の実施例に係る分周クロック生成回路の動作の例を示す波形図。
【図７】本発明の実施例に係る分周クロック生成回路が搭載される半導体集積回路の構成の例を示す模式図。
【図８】図７に示す半導体集積回路の動作の例を示す波形図。
【符号の説明】
【００６１】
１  分周クロック生成回路
１１  分周器
１２  位相判定回路
１３  同期遅延回路
１４  選択回路
１２１  両エッジ検出回路
１２２、１２１４  ＡＮＤゲート
１２３  ＲＳフリップフロップ
１１１、１１２、１１４、１１７、１１９、
１３１、１３２、１３３、１３５、１３７、
１２１１，１２１２、１２１３  インバータ
１１３、１１５、１１６、１１８、１３４、１３６  クロックドインバータ
１２０、１３８  バッファ
１２１５  ＮＯＲゲート
１２１６  ＯＲゲート
【図１】
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【図２】
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【図３】
2008131103.tif 000005
【図４】
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【図５】
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【図６】
2008131103.tif 000008
【図７】
2008131103.tif 000009
【図８】
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