(57)【要約】【課題】ヒューズ素子を溶断状態にするのに必要な電流を流すためのスイッチトランジスタとしてｌｏｇｉｃ系のトランジスタを用いることができ、小面積化を実現できる電気ヒューズ回路を提供する。【解決手段】電気ヒューズ素子１０１の一端を、１．２Ｖ＿ｌｏｇｉｃ系のＮＭＯＳトランジスタ１０２のドレインに接続し、他端を３．３Ｖ＿ＩＯ系のＰＭＯＳトランジスタ３０１のドレインに接続し、ＮＭＯＳトランジスタ１０２のソースを接地端子に接続し、ＰＭＯＳトランジスタ３０１のソースを３．３Ｖ系の電源ＶＤＤＨＥに接続して、ＮＭＯＳトランジスタ１０２およびＰＭＯＳトランジスタ３０１を共にオンしたときに電気ヒューズ素子１０１に電流が導通する構成とした。【選択図】図１
2008192779.tif 000002
【特許請求の範囲】
【請求項１】
プログラム動作時に、ヒューズ素子に電流を導通させて、あるいは電流を導通させずに、該ヒューズ素子を溶断状態あるいは非溶断状態にすることで、該ヒューズ素子をプログラムする電気ヒューズ回路であって、ヒューズ素子と、前記ヒューズ素子の一端に直列接続された第１のスイッチトランジスタと、前記ヒューズ素子の他端に直列接続された第２のスイッチトランジスタとを備え、前記第１および第２のスイッチトランジスタが共にオンしたときに前記ヒューズ素子に電流が導通される構成であることを特徴とする電気ヒューズ回路。
【請求項２】
プログラム動作時に、ヒューズ素子に電流を導通させて、あるいは電流を導通させずに、該ヒューズ素子を溶断状態あるいは非溶断状態にすることで、該ヒューズ素子をプログラムする電気ヒューズ回路であって、第１のスイッチトランジスタと、前記第１のスイッチトランジスタの一端に直列接続されたヒューズ素子と、前記第１のスイッチトランジスタの他端に直列接続された第２のスイッチトランジスタとを備え、前記第１および第２のスイッチトランジスタが共にオンしたときに前記ヒューズ素子に電流が導通される構成であることを特徴とする電気ヒューズ回路。
【請求項３】
請求項１または２のいずれかに記載の電気ヒューズ回路であって、前記ヒューズ素子と前記第１のスイッチトランジスタからなるヒューズコアを複数個有する構成であることを特徴とする電気ヒューズ回路。
【請求項４】
請求項１ないし３のいずれかに記載の電気ヒューズ回路であって、前記第２のスイッチトランジスタに並列に配置された第３のスイッチトランジスタをさらに備え、前記ヒューズ素子のプログラム時に前記第２のスイッチトランジスタをオンして第１の電圧を印加し、非プログラム時に前記第３のスイッチトランジスタをオンして、前記第１の電圧よりも電圧値の低い第２の電圧を印加する構成であることを特徴とする電気ヒューズ回路。
【請求項５】
請求項４記載の電気ヒューズ回路であって、前記第２と第３のスイッチトランジスタは、Ｐ型トランジスタとＮ型トランジスタ、あるいはＮ型トランジスタとＰ型トランジスタであることを特徴とする電気ヒューズ回路。
【請求項６】
請求項１ないし４のいずれかに記載の電気ヒューズ回路であって、前記第１のスイッチトランジスタは、前記第２のスイッチトランジスタよりもゲート幅が小さいことを特徴とする電気ヒューズ回路。
【請求項７】
請求項１ないし４のいずれかに記載の電気ヒューズ回路であって、前記第１のスイッチトランジスタは、前記第２のスイッチトランジスタよりもゲート長が小さいことを特徴とする電気ヒューズ回路。
【請求項８】
請求項１ないし４のいずれかに記載の電気ヒューズ回路であって、前記第２のスイッチトランジスタは、前記第１のスイッチトランジスタよりもゲート酸化膜が厚いことを特徴とする電気ヒューズ回路。
【請求項９】
請求項１ないし４のいずれかに記載の電気ヒューズ回路であって、前記第１のスイッチトランジスタは、前記第２のスイッチトランジスタよりもゲート酸化膜が薄く、かつ、Ｎ型トランジスタであることを特徴とする電気ヒューズ回路。
【請求項１０】
請求項１ないし４のいずれかに記載の電気ヒューズ回路であって、前記第２のスイッチトランジスタは、前記第１のスイッチトランジスタよりもゲート酸化膜が厚く、かつ、Ｎ型トランジスタであることを特徴とする電気ヒューズ回路。
【請求項１１】
請求項１ないし４のいずれかに記載の電気ヒューズ回路であって、前記第２のスイッチトランジスタのゲートに接続する信号配線系に、電圧変換を行うレベルシフト回路をさらに備え、前記レベルシフト回路は前記ヒューズ素子のプログラム時にのみ電圧変換を行うことを特徴とする電気ヒューズ回路。
【請求項１２】
請求項１ないし４のいずれかに記載の電気ヒューズ回路であって、前記第１のスイッチトランジスタのゲートに接続する信号配線系に、電圧変換を行うレベルシフト回路をさらに備え、前記レベルシフト回路は前記ヒューズ素子を溶断状態にするときにのみ電圧変換を行うことを特徴とする電気ヒューズ回路。
【請求項１３】
請求項１２記載の電気ヒューズ回路であって、前記レベルシフト回路は、全てｌｏｇｉｃ系のトランジスタで構成されていることを特徴とする電気ヒューズ回路。
【請求項１４】
請求項１２または１３のいずれかに記載の電気ヒューズ回路であって、前記レベルシフト回路の高電圧側の電源に、前記第２のスイッチトランジスタと前記ヒューズ素子の接続部の電圧を用いる構成であることを特徴とする電気ヒューズ回路。
【請求項１５】
請求項１２または１３のいずれかに記載の電気ヒューズ回路であって、前記レベルシフト回路の高電圧側の電源に、前記第２のスイッチトランジスタと前記第１のスイッチトランジスタの接続部の電圧を用いる構成であることを特徴とする電気ヒューズ回路。
【請求項１６】
請求項１ないし４のいずれかに記載の電気ヒューズ回路であって、電源とは独立した制御端子と、前記制御端子の電位に応じて前記第１のスイッチトランジスタをプログラムイネーブル状態あるいはディスイネーブル状態に設定する回路と、をさらに備えることを特徴とする電気ヒューズ回路。
【請求項１７】
請求項１ないし４のいずれかに記載の電気ヒューズ回路であって、電源とは独立した制御端子と、前記制御端子の電位に応じて前記第２のスイッチトランジスタをプログラムイネーブル状態あるいはディスイネーブル状態に設定する回路と、をさらに備えることを特徴とする電気ヒューズ回路。
【請求項１８】
請求項１６記載の電気ヒューズ回路であって、前記制御端子の電位に応じて前記第２のスイッチトランジスタをプログラムイネーブル状態あるいはディスイネーブル状態に設定する回路をさらに備えることを特徴とする電気ヒューズ回路。
【請求項１９】
請求項１ないし４のいずれかに記載の電気ヒューズ回路であって、さらに、電源とは独立した制御端子を備えるとともに、前記第２のスイッチトランジスタのゲートに接続する信号配線系に、前記制御端子から入力される信号を高電圧側の電源として用いて電圧変換を行うレベルシフト回路を備え、前記レベルシフト回路は前記ヒューズ素子のプログラム時にのみ電圧変換を行うことを特徴とする電気ヒューズ回路。
【請求項２０】
請求項１ないし４のいずれかに記載の電気ヒューズ回路であって、さらに、電源とは独立した制御端子を備えるとともに、前記第１のスイッチトランジスタのゲートに接続する信号配線系に、前記制御端子から入力される信号を高電圧側の電源として用いて電圧変換を行うレベルシフト回路を備え、前記レベルシフト回路は前記ヒューズ素子を溶断状態にするときにのみ電圧変換を行うことを特徴とする電気ヒューズ回路。
【請求項２１】
請求項２０記載の電気ヒューズ回路であって、前記レベルシフト回路は、全てｌｏｇｉｃ系のトランジスタで構成されていることを特徴とする電気ヒューズ回路。
【請求項２２】
請求項１ないし４のいずれかに記載の電気ヒューズ回路であって、電源とは独立した制御端子をさらに備え、前記第２のスイッチトランジスタは、前記制御端子から入力される信号に従ってオン／オフ動作することを特徴とする電気ヒューズ回路。
【請求項２３】
請求項２２記載の電気ヒューズ回路であって、前記制御端子から入力される信号が前記第２のスイッチトランジスタのゲートを制御する構成であることを特徴とする電気ヒューズ回路。
【請求項２４】
請求項１ないし４のいずれかに記載の電気ヒューズ回路であって、全てのヒューズ素子に対するプログラムが終了するとプログラムエンド信号を入力し、前記第２のスイッチトランジスタをオフする機能を有することを特徴とする電気ヒューズ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＯＴＰ（Ｏｎｅ  Ｔｉｍｅ  Ｐｒｏｇｒａｍａｂｌｅ）メモリとして利用される電気ヒューズ回路に関する。
【背景技術】
【０００２】
従来より、ヒューズ素子に電流を導通させて、あるいは電流を導通させずに、該ヒューズ素子を溶断するか、あるいは溶断しないことにより、該ヒューズ素子をプログラムする電気ヒューズ回路が実現されており、高周波半導体デバイスのトリミング用プログラムデバイス等の半導体集積回路（ＬＳＩ）に広く使用されていた。この従来の電気ヒューズ回路は、具体的には、ポリシリコンで形成された電気ヒューズ素子と、この電気ヒューズ素子を溶断する電流を流すためのバイポーラトランジスタとからなり、バイポーラトランジスタを用いて１Ａ（アンペア）程度の大電流を流すことで、電気ヒューズ素子を溶断する。
【０００３】
一方、近年、半導体集積回路の分野においてポリシリコン層の上にシリサイド層を形成してゲート電極を低抵抗化する技術が開発された。そこで、この技術を利用して、ポリシリコン層と、ポリシリコン層の上方に形成されたシリサイド層とを有し、シリサイド層の未溶断時に低抵抗となり、電流の導通によりシリサイド層が溶断すると高抵抗となる電気ヒューズ素子が開発された（例えば、特許文献１参照。）。この電気ヒューズ素子は、シリサイド層を溶断するのに必要な瞬時電流が、１３０ｎｍや９０ｎｍプロセス世代では１０〜３０ｍＡ（ミリアンペア）程度である。
【０００４】
上記のシリサイドを利用した電気ヒューズ素子を高周波半導体デバイスのトリミング用プログラムデバイス等に使用する場合、電気ヒューズ素子の搭載数は１チップあたり４〜８本であるので、既存の汎用テスタを用いて一度に全ての電気ヒューズ素子を溶断状態にすることができる。
【０００５】
また、従来より、システムＬＳＩのＤＲＡＭやＳＲＡＭ等のＲＡＭには冗長救済用のヒューズ素子としてメタルヒューズが搭載されていた。このメタルヒューズに代えて、上記のシリサイドを利用した電気ヒューズ素子を使用することが考えられる。しかし、これには以下の問題が存在する。
【０００６】
まず、ＲＡＭ冗長救済用のヒューズ素子の１チップあたりの搭載数は５００〜１０００本である。そのため、１０００本の電気ヒューズ素子を一度に溶断状態にする場合には、１０〜３０Ａ程度の瞬時電流が必要となる。既存の汎用テスタではＬＳＩチップ内部に１０〜３０Ａの電流を集中的に流すことは困難であり、専用のテスタが必要となる。また、例えば１０００個の独立した電気ヒューズ回路を搭載して電気ヒューズ素子を順次１本ずつプログラムする構成とした場合、多数の制御端子が必要となる。例えば各回路ごとに４個の制御端子を持つ場合、４０００個の制御端子が必要となるため、システムＬＳＩへの搭載は不可能であった。
【０００７】
このような問題に対し、以下で説明する電気ヒューズ回路が提案されている（例えば、特許文献２参照。）。図１１は従来の電気ヒューズ回路の構成を示す回路図である。この電気ヒューズ回路は、図１１に示すように、複数（ｎ）個の電気ヒューズコア４００と、複数（ｎ）段のプログラム・シフトレジスタブロック２００からなる。電気ヒューズコア４００は１本の電気ヒューズ素子４０１を内蔵し、プログラムデータ信号ＦＢｍＴｉ（ｉ＝１〜ｎ）がＨｉｇｈレベル（以下、Ｈレベルと称す。）の場合、プログラム・シフトレジスタブロック２００からのプログラムイネーブル信号ＰＢｍＴｉ（ｉ＝１〜ｎ）がＨレベルの間に電気ヒューズ素子４０１を溶断状態にする構成となっている。プログラム・シフトレジスタブロック２００は、１段目から順にＨレベルとなるワンパルス波形のプログラムイネーブル信号ＰＢｍＴｉ（ｉ＝１〜ｎ）を生成して、各々、１段目からｎ段目までの電気ヒューズコア４００へ出力する。
【０００８】
この従来の電気ヒューズ回路について、さらに詳細に説明する。電気ヒューズコア４００は、図１１に示すように、電気ヒューズ素子４０１と、ＮＭＯＳトランジスタ４０２と、２入力のＡＮＤ回路４０３を備える。
【０００９】
電気ヒューズ素子４０１は、一端が電源ＶＤＤＨＥ（３．３Ｖ程度）に接続され、他端がＮＭＯＳトランジスタ４０２のドレインに接続される。ＮＭＯＳトランジスタ４０２は、電気ヒューズ素子４０１と直列に接続され、ソースが接地端子に接続される。ＡＮＤ回路４０３は、プログラムデータ信号ＦＢｍＴｉ（ｉ＝１〜ｎ）とプログラムイネーブル信号ＰＢｍＴｉ（ｉ＝１〜ｎ）を入力とし、プログラム信号ＩＮｍＴｉ（ｉ＝１〜ｎ）をＮＭＯＳトランジスタ４０２のゲートへ入力する。
【００１０】
プログラム・シフトレジスタブロック２００は、ｎ個のシフトレジスタ（ＰＳＲ）２０１を備える。ｎ個のシフトレジスタ２０１は、初段にプログラムコントロール信号ＦＰＧＩを入力し、１段目からｎ段目まで、前段の出力を次段の入力とする構成でシリアルにつながれている。また、プログラムクロック信号ＰＣＫが、１段目からｎ段目までの全てのシフトレジスタ２０１に共通に入力されている。さらに、プログラム・シフトレジスタブロック２００内のｎ個のシフトレジスタ２０１から出力されるプログラムイネーブル信号ＰＢｍＴｉ（ｉ＝１〜ｎ）は、各々、１段目からｎ段目までの電気ヒューズコア４００に入力される。
【００１１】
次に、図１２を用いて、シフトレジスタ２０１の具体的な回路構成について説明する。図１２はシフトレジスタ２０１の構成を示す回路図である。図１２に示すように、シフトレジスタ２０１は、２つのＣＭＯＳゲート回路２０２、２０５と、２つのインバータ回路２０３、２０６と、２つのトライステート型インバータ回路２０４、２０７を備える。
【００１２】
第１のＣＭＯＳゲート回路２０２は、ＰＭＯＳトランジスタのゲートにプログラムクロック信号ＰＣＫが入力され、ＮＭＯＳトランジスタのゲートにプログラムクロック信号ＰＣＫの反転信号ＮＣＫが入力され、（ｉ−１）段目の出力であるプログラムイネーブル伝達信号ＰＡｍＴ（ｉ−１）が入力される構成となっている。なお、初段の第１のＣＭＯＳゲート回路２０２には、プログラムコントロール信号ＦＰＧＩが入力される。
【００１３】
第１のインバータ回路２０３は、第１のＣＭＯＳゲート回路２０２の出力を入力とする構成となっている。また、第１のトライステート型インバータ回路２０４は、第１のインバータ回路２０３の出力を入力とし、プログラムクロック信号ＰＣＫを制御信号（Ｈレベルでイネーブル）とし、第１のＣＭＯＳゲート回路２０２と第１のインバータ回路２０３の接続部に出力する構成となっている。
【００１４】
第２のＣＭＯＳゲート回２０５は、ＰＭＯＳトランジスタのゲートにプログラムクロック信号ＰＣＫの反転信号ＮＣＫが入力され、ＮＭＯＳトランジスタのゲートにプログラムクロック信号ＰＣＫが入力され、第１のインバータ回路２０３の出力が入力される構成となっている。
【００１５】
第２のインバータ回路２０６は、第２のＣＭＯＳゲート回路２０５の出力を入力とし、出力をプログラムイネーブル伝達信号ＰＡｍＴｉおよびプログラムイネーブル信号ＰＢｍＴｉとする構成となっている。
【００１６】
第２のトライステート型インバータ回路２０７は、第２のインバータ回路２０６の出力を入力とし、プログラムクロック信号ＰＣＫの反転信号ＮＣＫを制御信号（Ｈレベルでイネーブル）とし、第２のＣＭＯＳゲート回路２０５と第２のインバータ回路２０６の接続部に出力する構成となっている。
【００１７】
以上のように構成された電気ヒューズ回路の動作について、図１３を参照しながら以下に説明する。図１３は従来の電気ヒューズ回路の動作を示す波形図である。まず、ｉ段目の電気ヒューズコア４００の動作について説明する。
【００１８】
プログラムを行う際には、まず、ＡＮＤ回路４０３の一方の入力端子に入力するプログラムデータ信号ＦＢｍＴｉをＨあるいはＬｏｗレベル（以下、Ｌレベルと称す。）に設定する。具体的には、プログラムデータ信号ＦＢｍＴｉは、電気ヒューズ素子を溶断状態にしたいときにはＨレベルに、非溶断状態にしたいときにはＬレベルに設定する。
【００１９】
ＡＮＤ回路４０３の他方の入力端子にはプログラムイネーブル信号ＰＢｍＴｉが入力される。電気ヒューズコア４００は、プログラムイネーブル信号ＰＢｍＴｉがＨレベルの間にのみ、電気ヒューズ素子４０１を溶断状態にすることができる。すなわち、プログラムデータ信号ＦＢｍＴｉがＨレベルである場合、プログラムイネーブル信号ＰＢｍＴｉがＨレベルの間にＡＮＤ回路４０３の出力であるプログラム信号ＩＮｍＴｉはＨレベルとなり、ＮＭＯＳトランジスタ４０２がオンして、電気ヒューズ素子４０１に電流が流れ、電気ヒューズ素子４０１は溶断状態となる。一方、プログラムデータ信号ＦＢｍＴｉがＬレベルである場合は、プログラムイネーブル信号ＰＢｍＴｉがＨレベルとなってもＡＮＤ回路４０３の出力ＩＮｍＴｉはＬレベルのままであり、ＮＭＯＳトランジスタ４０２はオフ状態を維持して、電気ヒューズ素子４０１に電流が流れず、電気ヒューズ素子４０１は溶断状態とならない（非溶断状態）。
【００２０】
続いて、電気ヒューズ回路全体の動作について以下に説明する。
例えば、ｎ個の電気ヒューズコア４００に対して（１、０、・・・、１）とプログラムする場合、まず始めに、プログラムデータ信号ＦＢｍＴ１、ＦＢｍＴ２、・・・、ＦＢｍＴｎの信号レベルを（Ｈ、Ｌ、・・・、Ｈ）に設定する。
【００２１】
次に、プログラム・シフトレジスタブロック２００の初段に入力するプログラムコントロール信号ＦＰＧＩを、プログラムクロック信号ＰＣＫの立ち上がりエッジに対して十分セットアップを保って、ＬレベルからＨレベルに立ち上げる。このとき、信号ＰＣＫはＬレベルであるので、第１のＣＭＯＳゲート回路２０２（図１２を参照）はオンしており、信号ＰＣＫがＬレベルの間に、初段のシフトレジスタ２０１にＨレベルの信号ＦＰＧＩが入力される。
【００２２】
信号ＰＣＫがＬレベルからＨレベルに立ち上がると、第１のＣＭＯＳゲート回路２０２がオフし、初段の第１のインバータ回路２０３および第１のトライステート型インバータ回路２０４により第１のインバータ回路２０３の出力（Ｌレベル）がラッチされると同時に、第２のＣＭＯＳゲート回路２０５がオンして、初段のプログラムイネーブル信号ＰＢｍＴ１およびプログラムイネーブル伝達信号ＰＡｍＴ１はＨレベルとなる。信号ＦＰＧＩは、この信号ＰＣＫがＨレベルの間にＬレベルへ立ち下げられる。
【００２３】
次に、信号ＰＣＫがＨレベルからＬレベルに立ち下がると、再び第１のＣＭＯＳゲート回路２０２がオンし、初段のシフトレジスタ２０１にＬレベルの信号ＦＰＧＩが入力されると同時に、第２のＣＭＯＳゲート回路２０５がオフし、初段の第２のインバータ回路２０６および第２のトライステート型インバータ回路２０７により第２のインバータ回路２０６の出力（Ｈレベル）がラッチされ、初段のプログラムイネーブル信号ＰＢｍＴ１およびプログラムイネーブル伝達信号ＰＡｍＴ１はＨレベルで保持される。この信号ＰＣＫがＬレベルの間に、２段目のシフトレジスタ２０１にＨレベルのプログラムイネーブル伝達信号ＰＡｍＴ１が入力される。
【００２４】
このようなプログラム・シフトレジスタブロック２００の動作により、プログラムクロック信号ＰＣＫが周期的なクロック動作を繰り返すごとに、信号ＰＣＫの１周期分の幅を持つプログラムイネーブル信号ＰＢｍＴｉ（ｉ＝１〜ｎ）およびプログラムイネーブル伝達信号ＰＡｍＴｉ（ｉ＝１〜ｎ）が順次生成される。
【００２５】
電気ヒューズコア４００のＡＮＤ回路４０３に入力されるプログラムイネーブル信号ＰＢｍＴｉ（ｉ＝１〜ｎ）がＨレベルになると、電気ヒューズコア４００は、電気ヒューズ素子４０１をプログラムする。つまり、ＡＮＤ回路４０３から出力されるプログラム信号ＩＮｍＴｉ（ｉ＝１〜ｎ）の状態が、信号ＰＣＫの立ち上がりエッジごとに、順次、プログラムデータ信号（ＦＢｍＴ１、ＦＢｍＴ２、・・・、ＦＢｍＴｎ）＝（Ｈ、Ｌ、・・・、Ｈ）に合わせて決まっていく。
【００２６】
図１３に示す例では、初段のプログラムイネーブル信号ＰＢｍＴ１がＨレベルになると、初段の電気ヒューズコア４００のＡＮＤ回路４０３の出力ＩＮｍＴ１がＨレベルとなり、信号ＰＣＫのパルス幅に対応する期間、ＮＭＯＳトランジスタ４０２がオンして、初段の電気ヒューズ素子４０１は溶断状態となる。一方、２段目のプログラムイネーブル信号ＰＢｍＴ２がＨレベルになっても、２段目の電気ヒューズコア４００のＡＮＤ回路４０３の出力ＩＮｍＴ２はＬレベルのままであり、ＮＭＯＳトランジスタ４０２はオフ状態を維持し、２段目の電気ヒューズ素子４０１は溶断状態とはならず、非溶断状態となる。図示しないが、この２段目と同様に、３段目〜（ｎ−１）段目の電気ヒューズ素子４０１も非溶断状態となる。また、最終段のプログラムイネーブル信号ＰＢｍＴｎがＨレベルになると、初段と同様に、この最終段の電気ヒューズ素子４０１は溶断状態となる。
【００２７】
このように、プログラム・シフトレジスタブロックにより転送されるワンパルス波形のプログラムイネーブル信号ＰＢｍＴｉ（ｉ＝１〜ｎ）を用いて、電気ヒューズ素子を１本ずつプログラムするので、既存の汎用テスタを用いたプログラムが可能となり、しかも、シフトレジスタをシリアルに接続することで、少ない端子数で構成でき、システムＬＳＩへ搭載することができる電気ヒューズ回路を実現することができる。
【００２８】
しかしながら、この従来の電気ヒューズ回路では、例えば電気ヒューズ素子の抵抗値が１２０Ωで、溶断状態にするのに２０ｍＡ程度の電流を流す場合、電気ヒューズ素子の両端に２．４Ｖ以上の電圧を印加する必要があるため、３．３Ｖ＿ＩＯ系のＮＭＯＳトランジスタを用いて、電気ヒューズ素子に３Ｖ程度の電圧を印加していた。そのため、従来の電気ヒューズ回路では、電気ヒューズ素子を溶断状態にするのに必要な電流を流すためのスイッチトランジスタとして、ゲート幅Ｗが６０μｍ程度のサイズの大きい３．３Ｖ＿ＩＯ系のＮＭＯＳトランジスタが必要であった。また、ＮＭＯＳトランジスタのゲートへの入力系統にも３．３Ｖ＿ＩＯ系のトランジスタを用いるため、電気ヒューズ回路の面積が大きくなる（３．３Ｖ＿ＩＯ系のトランジスタの面積は、１．２Ｖ＿ｌｏｇｉｃ系のトランジスタの面積のおよそ２倍の面積である。）。特に、今後、微細プロセス化が進むにつれてメモリセルの歩留まりが低下して、電気ヒューズ素子の搭載数がますます増加することが考えられるため、電気ヒューズ回路の面積が問題となる。
【００２９】
そこで、図１１に示す従来の電気ヒューズ回路において、ＮＭＯＳトランジスタ４０２として１．２Ｖ＿ｌｏｇｉｃ系のトランジスタを使用することが考えられる。しかし、この従来の電気ヒューズ回路は、ＮＭＯＳトランジスタ４０２のゲート電圧が‘０’Ｖの時には、常に、電気ヒューズ素子４０１のトップに印加されている電圧と同じ電圧（３．３Ｖ程度）がＮＭＯＳトランジスタ４０２のドレインにも印加され、ＮＭＯＳトランジスタ４０２のゲート−ドレイン間に３．３Ｖ程度の電位差が生じる構成であるため、ＴＤＤＢ劣化が進行するという問題が起こる。
【００３０】
一方、近年、ＯＴＰメモリの利用が広がりつつある。例えば、機器固有のシステム設定を記録するＩＤ機能、あるいは情報の保護を行うセキュアＩＤ機能を持ったシステムＬＳＩチップや、ロット番号、チップの座標位置、出荷工程での検査記録等を各チップ毎に記録し、不良解析等のトレースを可能とするチップＩＤ機能を持った半導体チップや、物流管理、あるいは航空手荷物の識別などのトラッキングを目的としたＩＣタグなどへの利用が今後広がる可能性が高い。
【００３１】
これらの用途には、１ｋ〜１０ｋビット程度の中容量のＯＴＰメモリが使用される。また、これらは大量に生産されるので、これらの用途に用いられるＯＴＰメモリは、商品の原価、サービスのコストなどに影響を与えない程度に安価に製造できる必要がある。
【００３２】
また、先端プロセスのシステムＬＳＩへＯＴＰメモリを混載させる場合には、ＳＲＡＭやＲＯＭのようにロジックベースでオン・タイムに開発ができるＯＴＰメモリでなければならない。フラッシュメモリのように別プロセスが必要でその開発が最先端プロセスから数世代遅れるような不揮発性メモリは書き換えが可能であっても、導入のタイミング、製造コスト等を勘案すると最先端のプロセスを利用したニーズに対応することができない。
【００３３】
以上のようなニーズに適するＯＴＰメモリとして、上記のシリサイドを利用した電気ヒューズ回路を用いることが考えられる。この電気ヒューズ回路は、ポリシリコン層上のシリサイド層の溶断を利用するため、フラッシュメモリのような別プロセスを必要とせず、ロジックベースの設計が可能である。
【００３４】
しかし、先述したように、従来の電気ヒューズ回路の構成のままではチップに占める面積インパクトが大きく、製造コストにも大きく影響してくるという問題があった。
【特許文献１】特表平１１−５１２８７９号公報（第３１頁、第３図）
【特許文献２】特開２００６−１９７２７２号公報（第１２頁、第１−３図）
【発明の開示】
【発明が解決しようとする課題】
【００３５】
本発明は、上記問題点に鑑み、第１のスイッチトランジスタ、ヒューズ素子、第２のスイッチトランジスタをこの順に直列接続し、あるいは、ヒューズ素子、第１のスイッチトランジスタ、第２のスイッチトランジスタをこの順に直列接続し、第１および第２のスイッチトランジスタを共にオンしたときにヒューズ素子に電流が導通する構成とすることにより、ヒューズ素子を溶断状態にするのに必要な電流を流すためのスイッチトランジスタ（第１のスイッチトランジスタ）としてｌｏｇｉｃ系のトランジスタを用いることができ、小面積化を実現できる電気ヒューズ回路を提供することを目的とする。
【課題を解決するための手段】
【００３６】
本発明の請求項１記載の電気ヒューズ回路は、プログラム動作時に、ヒューズ素子に電流を導通させて、あるいは電流を導通させずに、該ヒューズ素子を溶断状態あるいは非溶断状態にすることで、該ヒューズ素子をプログラムする電気ヒューズ回路であって、ヒューズ素子と、前記ヒューズ素子の一端に直列接続された第１のスイッチトランジスタと、前記ヒューズ素子の他端に直列接続された第２のスイッチトランジスタとを備え、前記第１および第２のスイッチトランジスタが共にオンしたときに前記ヒューズ素子に電流が導通される構成であることを特徴とする。
【００３７】
また、本発明の請求項２記載の電気ヒューズ回路は、プログラム動作時に、ヒューズ素子に電流を導通させて、あるいは電流を導通させずに、該ヒューズ素子を溶断状態あるいは非溶断状態にすることで、該ヒューズ素子をプログラムする電気ヒューズ回路であって、第１のスイッチトランジスタと、前記第１のスイッチトランジスタの一端に直列接続されたヒューズ素子と、前記第１のスイッチトランジスタの他端に直列接続された第２のスイッチトランジスタとを備え、前記第１および第２のスイッチトランジスタが共にオンしたときに前記ヒューズ素子に電流が導通される構成であることを特徴とする。
【００３８】
以上の構成によれば、第２のスイッチトランジスタの他端を高電圧側の電源ＶＤＤＨＥに接続し、第１のスイッチトランジスタの他端、あるいはヒューズ素子の他端をＧＮＤに接続して、第１および第２のスイッチトランジスタを共にオンさせることで、ヒューズ素子を溶断状態にすることができる。また、第２のスイッチトランジスタをヒューズ素子のプログラム時にのみオンさせることで、第１のスイッチトランジスタに高電圧が常時印加されないようにすることができるので、第１のスイッチトランジスタに低耐圧のトランジスタ（例えば、１．２Ｖ＿ｌｏｇｉｃ系のトランジスタ）を用いた場合であっても、第１のスイッチトランジスタのＴＤＤＢ劣化の進行を遅らせることができる。
【００３９】
また、本発明の請求項３記載の電気ヒューズ回路は、請求項１または２のいずれかに記載の電気ヒューズ回路であって、前記ヒューズ素子と前記第１のスイッチトランジスタからなるヒューズコアを複数個有する構成であることを特徴とする。この構成によれば、複数個のヒューズコアに対して第２のスイッチトランジスタを共通化することで小面積化を図ることができる。
【００４０】
また、本発明の請求項４記載の電気ヒューズ回路は、請求項１ないし３のいずれかに記載の電気ヒューズ回路であって、前記第２のスイッチトランジスタに並列に配置された第３のスイッチトランジスタをさらに備え、前記ヒューズ素子のプログラム時に前記第２のスイッチトランジスタをオンして第１の電圧を印加し、非プログラム時に前記第３のスイッチトランジスタをオンして、前記第１の電圧よりも電圧値の低い第２の電圧を印加する構成であることを特徴とする。
【００４１】
以上の構成によれば、プログラム時にヒューズ素子に印加する電圧を第１の電圧（３．３Ｖ＿ＩＯ系の電圧レベル（３．３Ｖ系の電源ＶＤＤＨＥレベル。以下、ＶＤＤＨＥレベルと称す。））へ素早く立ち上げることが可能となる。また、第２の電圧を１．２Ｖ＿ｌｏｇｉｃ系の電圧レベル（１．２Ｖ系の電源ＶＤＤレベル。以下、ＶＤＤレベルと称す。）として、プログラム完了後のリード時に用いる構成とすれば、リード時にヒューズ素子に流れる電流の方向をプログラム動作時と同一にできるので、溶断後のシリサイドの移動によるデータ戻り（‘１’→‘０’）を防止することができる。
【００４２】
また、本発明の請求項５記載の電気ヒューズ回路は、請求項４記載の電気ヒューズ回路であって、前記第２と第３のスイッチトランジスタは、Ｐ型トランジスタとＮ型トランジスタ、あるいはＮ型トランジスタとＰ型トランジスタであることを特徴とする。この構成によれば、インバータ等の回路を挟むことなく、同一の信号線で、第２と第３のスイッチトランジスタを交互にオン／オフさせることができる。
【００４３】
また、本発明の請求項６記載の電気ヒューズ回路は、請求項１ないし４のいずれかに記載の電気ヒューズ回路であって、前記第１のスイッチトランジスタは、前記第２のスイッチトランジスタよりもゲート幅が小さいことを特徴とする。
【００４４】
また、本発明の請求項７記載の電気ヒューズ回路は、請求項１ないし４のいずれかに記載の電気ヒューズ回路であって、前記第１のスイッチトランジスタは、前記第２のスイッチトランジスタよりもゲート長が小さいことを特徴とする。
【００４５】
また、本発明の請求項８記載の電気ヒューズ回路は、請求項１ないし４のいずれかに記載の電気ヒューズ回路であって、前記第２のスイッチトランジスタは、前記第１のスイッチトランジスタよりもゲート酸化膜が厚いことを特徴とする。
【００４６】
以上の構成によれば、電気ヒューズ回路の小面積化を図ることができる。特に、第２のスイッチトランジスタにＩＯ系のトランジスタを用い、第１のスイッチトランジスタにＩＯ系のトランジスタよりもゲート酸化膜が薄いｌｏｇｉｃ系のトランジスタを用いれば、同じゲート幅で比較するとｌｏｇｉｃ系のトランジスタはＩＯ系のトランジスタの面積の１／２であるので、より小面積化を図ることができる。
【００４７】
また、本発明の請求項９記載の電気ヒューズ回路は、請求項１ないし４のいずれかに記載の電気ヒューズ回路であって、前記第１のスイッチトランジスタは、前記第２のスイッチトランジスタよりもゲート酸化膜が薄く、かつ、Ｎ型トランジスタであることを特徴とする。
【００４８】
以上の構成によれば、同じｌｏｇｉｃ系のトランジスタであっても、Ｎ型トランジスタはＰ型トランジスタに対し同じゲート幅で比較すると１／２の面積であることから、さらに小面積化を図ることができる。
【００４９】
また、本発明の請求項１０記載の電気ヒューズ回路は、請求項１ないし４のいずれかに記載の電気ヒューズ回路であって、前記第２のスイッチトランジスタは、前記第１のスイッチトランジスタよりもゲート酸化膜が厚く、かつ、Ｎ型トランジスタであることを特徴とする。
【００５０】
以上の構成によれば、同じＩＯ系のトランジスタであっても、Ｎ型トランジスタはＰ型トランジスタに対し同じゲート幅で比較すると１／２の面積であることから、さらに小面積化を図ることができる。
【００５１】
また、本発明の請求項１１記載の電気ヒューズ回路は、請求項１ないし４のいずれかに記載の電気ヒューズ回路であって、前記第２のスイッチトランジスタのゲートに接続する信号配線系に、電圧変換を行うレベルシフト回路をさらに備え、前記レベルシフト回路は前記ヒューズ素子のプログラム時にのみ電圧変換を行うことを特徴とする。
【００５２】
以上の構成によれば、クロック信号等の内部信号を用いて第２のスイッチトランジスタのオン／オフ動作を制御することができる。また、レベルシフト回路より前段の回路を全てｌｏｇｉｃトランジスタ化することで、小面積化を図ることができる。
【００５３】
また、本発明の請求項１２記載の電気ヒューズ回路は、請求項１ないし４のいずれかに記載の電気ヒューズ回路であって、前記第１のスイッチトランジスタのゲートに接続する信号配線系に、電圧変換を行うレベルシフト回路をさらに備え、前記レベルシフト回路は前記ヒューズ素子を溶断状態にするときにのみ電圧変換を行うことを特徴とする。
【００５４】
また、本発明の請求項１３記載の電気ヒューズ回路は、請求項１２記載の電気ヒューズ回路であって、前記レベルシフト回路は、全てｌｏｇｉｃ系のトランジスタで構成されていることを特徴とする。
【００５５】
第１のスイッチトランジスタとしてｌｏｇｉｃ系のトランジスタを用いた場合、ヒューズ素子を溶断状態にするのに必要な電流を流すためにはゲート電圧をＶＤＤＨＥレベルにする必要があるが、以上の構成によれば、レベルシフト回路より前段の回路を全てｌｏｇｉｃトランジスタ化することで、小面積化を図ることができる。さらに、レベルシフト回路自体をｌｏｇｉｃトランジスタ化することで、さらに小面積化を図ることができる。
【００５６】
また、本発明の請求項１４記載の電気ヒューズ回路は、請求項１２または１３のいずれかに記載の電気ヒューズ回路であって、前記レベルシフト回路の高電圧側の電源に、前記第２のスイッチトランジスタと前記ヒューズ素子の接続部の電圧を用いる構成であることを特徴とする。
【００５７】
また、本発明の請求項１５記載の電気ヒューズ回路は、請求項１２または１３のいずれかに記載の電気ヒューズ回路であって、前記レベルシフト回路の高電圧側の電源に、前記第２のスイッチトランジスタと前記第１のスイッチトランジスタの接続部の電圧を用いる構成であることを特徴とする。
【００５８】
以上の構成によれば、レベルシフト回路は非プログラム時には電圧変換を行わないので、レベルシフト回路の誤動作による誤切断を低減させることができる。また、レベルシフト回路に別端子を追加することなく、第２のスイッチトランジスタがオンするプログラム時にのみレベルシフト回路が電圧変換可能な状態となる仕組みを実現できる。
【００５９】
また、本発明の請求項１６記載の電気ヒューズ回路は、請求項１ないし４のいずれかに記載の電気ヒューズ回路であって、電源とは独立した制御端子と、前記制御端子の電位に応じて前記第１のスイッチトランジスタをプログラムイネーブル状態あるいはディスイネーブル状態に設定する回路と、をさらに備えることを特徴とする。
【００６０】
以上の構成によれば、例えば、電源投入時に、レベルシフト回路が誤動作して第１のスイッチトランジスタをオンさせる信号を生成する場合であっても、前記制御端子の電位を、第１のスイッチトランジスタをディスイネーブル状態に設定する電位にしておけば、ヒューズ素子の誤切断を防止することができる。
【００６１】
また、本発明の請求項１７記載の電気ヒューズ回路は、請求項１ないし４のいずれかに記載の電気ヒューズ回路であって、電源とは独立した制御端子と、前記制御端子の電位に応じて前記第２のスイッチトランジスタをプログラムイネーブル状態あるいはディスイネーブル状態に設定する回路と、をさらに備えることを特徴とする。
【００６２】
以上の構成によれば、例えば、電源投入時に、レベルシフト回路が誤動作して第２のスイッチトランジスタをオンさせる信号を生成する場合であっても、前記制御端子の電位を、第２のスイッチトランジスタをディスイネーブル状態に設定する電位にしておけば、ヒューズ素子の誤切断を防止することができる。また、一連のプログラム動作が完了した後、前記制御端子の電位を、第２のスイッチトランジスタをディスイネーブル状態に設定する電位にすれば、第１のスイッチトランジスタのＴＤＤＢ劣化の進行を遅らせることができる。
【００６３】
また、本発明の請求項１８記載の電気ヒューズ回路は、請求項１６記載の電気ヒューズ回路であって、前記制御端子の電位に応じて前記第２のスイッチトランジスタをプログラムイネーブル状態あるいはディスイネーブル状態に設定する回路をさらに備えることを特徴とする。
【００６４】
以上の構成によれば、制御端子を共通化して、１個の端子で、第１および第２のスイッチトランジスタをプログラムイネーブル状態あるいはディスイネーブル状態に設定することができ、少端子化を図ることができる。
【００６５】
また、本発明の請求項１９記載の電気ヒューズ回路は、請求項１ないし４のいずれかに記載の電気ヒューズ回路であって、さらに、電源とは独立した制御端子を備えるとともに、前記第２のスイッチトランジスタのゲートに接続する信号配線系に、前記制御端子から入力される信号を高電圧側の電源として用いて電圧変換を行うレベルシフト回路を備え、前記レベルシフト回路は前記ヒューズ素子のプログラム時にのみ電圧変換を行うことを特徴とする。
【００６６】
以上の構成によれば、レベルシフト回路により生成される信号の電位を電源とは独立した端子により制御できるので、例えば、電源投入時に前記制御端子の電位を第２のスイッチトランジスタをオフさせる電位にしておくことで、ヒューズ素子の誤切断を確実に防止することができる。また、一連のプログラム動作が完了した後、前記制御端子の電位を第２のスイッチトランジスタをオフさせる電位にすれば、第１のスイッチトランジスタのＴＤＤＢ劣化の進行を遅らせることができる。
【００６７】
また、本発明の請求項２０記載の電気ヒューズ回路は、請求項１ないし４のいずれかに記載の電気ヒューズ回路であって、さらに、電源とは独立した制御端子を備えるとともに、前記第１のスイッチトランジスタのゲートに接続する信号配線系に、前記制御端子から入力される信号を高電圧側の電源として用いて電圧変換を行うレベルシフト回路を備え、前記レベルシフト回路は前記ヒューズ素子を溶断状態にするときにのみ電圧変換を行うことを特徴とする。
【００６８】
また、本発明の請求項２１記載の電気ヒューズ回路は、請求項２０記載の電気ヒューズ回路であって、前記レベルシフト回路は、全てｌｏｇｉｃ系のトランジスタで構成されていることを特徴とする。
【００６９】
以上の構成によれば、レベルシフト回路により生成される信号の電位を電源とは独立した端子により制御できるので、例えば、電源投入時に前記制御端子の電位を第１のスイッチトランジスタをオフさせる電位にしておくことで、ヒューズ素子の誤切断を確実に防止することができる。
【００７０】
また、本発明の請求項２２記載の電気ヒューズ回路は、請求項１ないし４のいずれかに記載の電気ヒューズ回路であって、電源とは独立した制御端子をさらに備え、前記第２のスイッチトランジスタは、前記制御端子から入力される信号に従ってオン／オフ動作することを特徴とする。
【００７１】
以上の構成によれば、第２のスイッチトランジスタを独立端子のみで制御することで、レベルシフト回路、および、そのレベルシフト回路より前段の回路が不要となり、小面積化を図ることができる。また、電源投入時に第２のスイッチトランジスタを確実にディスイネーブル状態に設定でき、ヒューズ素子の誤切断を確実に防止することができる。また、一連のプログラム動作が完了した後、第２のスイッチトランジスタをディスイネーブル状態に設定すれば、第１のスイッチトランジスタのＴＤＤＢ劣化の進行を遅らせることができる。
【００７２】
また、本発明の請求項２３記載の電気ヒューズ回路は、請求項２２記載の電気ヒューズ回路であって、前記制御端子から入力される信号が前記第２のスイッチトランジスタのゲートを制御する構成であることを特徴とする。
【００７３】
以上の構成によれば、例えば、当該電気ヒューズ回路をシステムＬＳＩチップに配置した場合に、電源配線による電圧ドロップにより第２のスイッチトランジスタの電流能力を十分に得ることができない状態となっても、前記制御端子から入力する信号の電圧レベルを高めることで、電流能力をあげることができ、ヒューズ素子のプログラムを安定して行うことができる。
【００７４】
あるいは、ＲＡＭ冗長救済用のヒューズ素子として当該電気ヒューズ回路を用いた場合に、ＲＡＭの検査において電源電圧を低下させた状態で不良が確認されたとしても、上記したように、前記制御端子から入力する信号の電圧レベルを高めることで、電流能力をあげることができるので、良品への切り替えプログラムを安定して行うことができる。
【００７５】
また、本発明の請求項２４記載の電気ヒューズ回路は、請求項１ないし４のいずれかに記載の電気ヒューズ回路であって、全てのヒューズ素子に対するプログラムが終了するとプログラムエンド信号を入力し、前記第２のスイッチトランジスタをオフする機能を有することを特徴とする。
【００７６】
以上の構成によれば、一連のプログラム動作が完了すると、第２のスイッチトランジスタをオフさせ、第１のスイッチトランジスタのＴＤＤＢ劣化の進行を遅らせることができる。
【発明の効果】
【００７７】
本発明によれば、ヒューズ素子を溶断状態にするのに必要な電流を流すためのスイッチトランジスタ（第１のスイッチトランジスタ）としてｌｏｇｉｃ系のトランジスタを用いることができ、電気ヒューズ回路の小面積化を実現でき、より安価なＯＴＰメモリを提供できる。
【発明を実施するための最良の形態】
【００７８】
（実施の形態１）
以下、本発明の実施の形態１における電気ヒューズ回路について、図面を参照しながら具体的に説明する。当該電気ヒューズ回路は、プログラム動作時に、ヒューズ素子に電流を導通させて、あるいは電流を導通させずに、該ヒューズ素子を溶断状態あるいは非溶断状態にすることで、該ヒューズ素子をプログラムする。
【００７９】
図１は本実施の形態１における電気ヒューズ回路の構成を示す回路図である。但し、図１１、１２を用いて説明した部材と同一の部材には同一符号を付して、説明を省略する。当該電気ヒューズ回路は、図１に示すように、複数（ｎ）個の電気ヒューズコア１００と、複数（ｎ）段のプログラム・シフトレジスタブロック２００と、プログラム・コントロール回路３００からなる。なおプログラム・シフトレジスタブロック２００は、図１１、１２を用いて説明したプログラム・シフトレジスタブロック２００と同一であるので、説明を省略する。
【００８０】
まず、電気ヒューズコア１００について詳細に説明する。電気ヒューズコア１００は、図１に示すように、電気ヒューズ素子１０１と、第１のスイッチトランジスタである１．２Ｖ＿ｌｏｇｉｃ系のＮＭＯＳトランジスタ１０２と、２つのＡＮＤ回路１０３、１０５と、レベルシフト回路（ＬＳ１）１０４を備える。
【００８１】
電気ヒューズ素子１０１は、ポリシリコン層と、該ポリシリコン層の上に形成されたシリサイド層とを含み、シリサイド層の未溶断時に低抵抗となり、電流の導通によりシリサイド層が溶断されると高抵抗となる。電気ヒューズ素子１０１の一端は、ＮＭＯＳトランジスタ１０２のドレインに接続される。ＮＭＯＳトランジスタ１０２は、電気ヒューズ素子１０１と直列に接続され、ソースが接地端子に接続される。また、電気ヒューズ素子１０１の他端には、プログラム・コントロール回路３００からの信号ＶＧＢが印加される。
【００８２】
ＡＮＤ回路１０３は、１．２Ｖ＿ｌｏｇｉｃ系のトランジスタを用いて構成され、１．２Ｖ系の電源ＶＤＤを電源とする。この２入力のＡＮＤ回路１０３は、プログラムデータ信号ＦＢｍＴｉ（ｉ＝１〜ｎ）とプログラムイネーブル信号ＰＢｍＴｉ（ｉ＝１〜ｎ）を入力とし、信号ＬＳ１ｍＩＮｉ（ｉ＝１〜ｎ）をレベルシフト回路１０４へ入力する。プログラムデータ信号ＦＢｍＴｉは、電気ヒューズ素子１０１を溶断状態にする場合にＨレベル（ＶＤＤレベル）に設定され、非溶断状態にする場合にＬレベルに設定される。よって、ＡＮＤ回路１０３の出力ＬＳ１ｍＩＮｉは、電気ヒューズ素子１０１を溶断状態にする場合に、プログラムイネーブル信号ＰＢｍＴｉがＨレベル（ＶＤＤレベル）の間、Ｈレベル（ＶＤＤレベル）となる。一方、電気ヒューズ素子１０１を溶断状態にしない場合には、プログラムイネーブル信号ＰＢｍＴｉに拘わらず、Ｌレベルとなる。
【００８３】
ＡＮＤ回路１０３の出力ＬＳ１ｍＩＮｉを入力とするレベルシフト回路１０４は、電源ＶＤＤと信号ＶＧＢを電源とし、ＶＤＤレベルを信号ＶＧＢの電圧レベルへ変換する。よって、レベルシフト回路１０４の出力ＬＳ１ｍＯＵＴｉ（ｉ＝１〜ｎ）は、電気ヒューズ素子１０１を溶断状態にする場合に、プログラムイネーブル信号ＰＢｍＴｉがＨレベルの間、信号ＶＧＢの電圧レベルとなり、溶断状態にしない場合にはＬレベルとなる。
【００８４】
ＡＮＤ回路１０５は、３．３Ｖ＿ＩＯ系のトランジスタを用いて構成され、信号ＶＧＢを電源とする。この２入力のＡＮＤ回路１０５は、レベルシフト回路１０４の出力ＬＳ１ｍＯＵＴｉとヒューズプログラムイネーブル信号ＦＰＥＮを入力とし、プログラム信号ＩＮｍＴｉ（ｉ＝１〜ｎ）を生成してＮＭＯＳトランジスタ１０２のゲートへ入力する。
【００８５】
ここで、ヒューズプログラムイネーブル信号ＦＰＥＮは当該電気ヒューズ回路の電源ＶＤＤＨＥとは独立した制御端子（不図示）から入力され、プログラム動作時にはＶＤＤＨＥレベルに設定され、非プログラム動作時にはＬレベルに固定される。また、後述するように、信号ＶＧＢはプログラムクロック信号ＰＣＫの周期的なクロック動作に合わせてＶＤＤレベルとＶＤＤＨＥレベルの間で遷移する。よって、プログラム信号ＩＮｍＴｉは、電気ヒューズ素子１０１を溶断状態にする場合に、プログラムイネーブル信号ＰＢｍＴｉがＨレベルの間であって、かつ信号ＶＧＢがＶＤＤＨＥレベルの間に、ＶＤＤＨＥレベルとなる。
【００８６】
以上のように、電気ヒューズコア１００は、ＮＭＯＳトランジスタ１０２のゲートに接続する信号配線系に、電圧変換を行うレベルシフト回路１０４を備える。レベルシフト回路１０４は、電気ヒューズ素子１０１を溶断状態にするときにのみ電圧変換を行い、信号ＶＧＢの電圧レベルの信号ＬＳ１ｍＯＵＴｉを生成する。プログラム動作時には、ヒューズプログラムイネーブル信号ＦＰＥＮがＨレベル（ＶＤＤＨＥレベル）に設定されているので、ＡＮＤ回路１０５は、信号ＬＳ１ｍＯＵＴｉがＶＤＤＨＥレベルの間（プログラム時）に、ＶＤＤＨＥレベルのプログラム信号ＩＮｍＴｉを生成して、ＮＭＯＳトランジスタ１０２のゲートに印加し、ＮＭＯＳトランジスタ１０２をオン状態にする。このようにゲート電圧をＶＤＤＨＥレベルにすることで、ゲート幅Ｗが一般的な６０μｍの１．２Ｖ＿ｌｏｇｉｃ系のＮＭＯＳトランジスタを使用しても、電気ヒューズ素子１０１のトップに印加される信号ＶＧＢがＶＤＤＨＥレベルのときに、電気ヒューズ素子１０１を溶断状態にするのに必要な電流を流すことができる。
【００８７】
続いて、プログラム・コントロール回路３００について説明する。プログラム・コントロール回路３００は、各電気ヒューズ素子１０１に直列に接続される３．３Ｖ＿ＩＯ系のトランジスタを内蔵し、このＩＯ系のトランジスタから各電気ヒューズ素子１０１へ共通に、プログラムクロック信号ＰＣＫがＬレベルからＨレベルへ立ち上がる度にＶＤＤＨＥレベルとなる信号ＶＧＢを印加する。
【００８８】
このプログラム・コントロール回路３００についてさらに詳細に説明する。
プログラム・コントロール回路３００は、図１に示すように、第２のスイッチトランジスタである３．３Ｖ＿ＩＯ系のＰＭＯＳトランジスタ３０１と、第３のスイッチトランジスタである３．３Ｖ＿ＩＯ系のＮＭＯＳトランジスタ３０２と、インバータ回路３０３と、ＡＮＤ回路３０４と、レベルシフト回路（ＬＳ２）３０５と、ＮＡＮＤ回路３０６を備える。
【００８９】
ＰＭＯＳトランジスタ３０１は、ソースが電源ＶＤＤＨＥに接続され、ゲートにプログラムイネーブル切換信号ＰＲＧｍＩＮが入力され、ドレインが各電気ヒューズ素子１０１に接続される。一方、ＰＭＯＳトランジスタ３０１に並列に配置されるＮＭＯＳトランジスタ３０２は、ドレインが電源ＶＤＤに接続され、ゲートにプログラムイネーブル切換信号ＰＲＧｍＩＮが入力され、ソースが各電気ヒューズ素子１０１に接続される。このＰＭＯＳトランジスタ３０１とＮＭＯＳトランジスタ３０２によりプログラム・コントロール回路３００の出力ＶＧＢが生成される。
【００９０】
このように、ＰＭＯＳトランジスタ３０１およびＮＭＯＳトランジスタ３０２のゲートには、プログラムイネーブル切換信号ＰＲＧｍＩＮが共通に入力され、信号ＰＲＧｍＩＮがＨレベル（ＶＤＤＨＥレベル）になると、ＰＭＯＳトランジスタ３０１がオフ、ＮＭＯＳトランジスタ３０２がオンして、信号ＶＧＢはＶＤＤレベルとなる。一方、信号ＰＲＧｍＩＮがＬレベルになると、ＰＭＯＳトランジスタ３０１がオン、ＮＭＯＳトランジスタ３０２がオフして、信号ＶＧＢはＶＤＤＨＥレベルとなる。この信号ＶＢＧは、各電気ヒューズコア１００に共通に入力され、各電気ヒューズ素子１０１に印加される。したがって、ＰＭＯＳトランジスタ３０１のオン時（プログラム時）にはＶＤＤＨＥレベルの電圧（第１の電圧）が各電気ヒューズ素子１０１に印加され、ＮＭＯＳトランジスタ３０２のオン時（非プログラム時）にはＶＤＤレベルの電圧（第２の電圧）が各電気ヒューズ素子１０１に印加される。
【００９１】
インバータ回路３０３は信号ＬＡＰＡｍＴｎを入力する。信号ＬＡＰＡｍＴｎは、プログラム・シフトレジスタブロック２００の最終段の出力（プログラムイネーブル伝達信号）ＰＡｍＴｎの立ち下りエッジをラッチして生成される。
【００９２】
ＡＮＤ回路３０４は、１．２Ｖ＿ｌｏｇｉｃ系のトランジスタを用いて構成され、電源ＶＤＤを電源とする。この２入力のＡＮＤ回路３０４は、インバータ回路３０３の出力とプログラムクロック信号ＰＣＫを入力とし、信号ＬＳ２ｍＩＮをレベルシフト回路３０５へ入力する。ＡＮＤ回路３０４の出力ＬＳ２ｍＩＮを入力とするレベルシフト回路３０５は、電源ＶＤＤと電源ＶＤＤＨＥを電源とし、ＶＤＤレベルをＶＤＤＨＥレベルへ変換する。
【００９３】
ＮＡＮＤ回路３０６は、３．３Ｖ＿ＩＯ系のトランジスタを用いて構成され、電源ＶＤＤＨＥを電源とする。この２入力のＮＡＮＤ回路３０６は、レベルシフト回路３０５の出力ＬＳ２ｍＯＵＴとヒューズプログラムイネーブル信号ＦＰＥＮを入力とし、プログラムイネーブル切換信号ＰＲＧｍＩＮを生成してＰＭＯＳトランジスタ３０１とＮＭＯＳトランジスタ３０２のゲートへ共通に入力する。
【００９４】
以上の構成により、プログラム・コントロール回路３００の内部では、プログラムクロック信号ＰＣＫの周期的なクロック動作に合わせてクロック動作するプログラムイネーブル切換信号ＰＲＧｍＩＮが生成される。すなわち、プログラムクロック信号ＰＣＫがＬレベルからＨレベルに立ち上がる度に、プログラムイネーブル切換信号ＰＲＧｍＩＮはＬレベルへ遷移し、プログラム・コントロール回路３００の出力ＶＧＢはＶＤＤＨＥレベルとなる。また、プログラムクロック信号ＰＣＫがＨレベルからＬレベルに立ち下がる度に、プログラムイネーブル切換信号ＰＲＧｍＩＮはＨレベル（ＶＤＤＨＥレベル）へ遷移し、プログラム・コントロール回路３００の出力ＶＧＢはＶＤＤレベルとなる。
【００９５】
このようにプログラム・コントロール回路３００は、クロック信号に同期してＰＭＯＳトランジスタ３０１とＮＭＯＳトランジスタ３０２を交互にオンして、出力ＶＧＢをＶＤＤＨＥレベルとＶＤＤレベルとの間で遷移させる。
【００９６】
一方、プログラム・シフトレジスタブロック２００からは、プログラムクロック信号ＰＣＫが周期的なクロック動作を繰り返すごとに、信号ＰＣＫの１周期分の幅を持つワンパルス信号（プログラムイネーブル信号ＰＢｍＴｉ（ｉ＝１〜ｎ））が各段から順次生成され、各々、１段目からｎ段目までの電気ヒューズコア１００へ入力される。
【００９７】
よって、前述したように、電気ヒューズコア１００は、プログラムデータ信号ＦＢｍＴｉがＨレベルの場合に、プログラムイネーブル信号ＰＢｍＴｉがＨレベルの間であって、かつ信号ＶＢＧがＶＤＤＨＥレベルである間に、ＶＤＤＨＥレベルのプログラム信号ＩＮｍＴｉをＮＭＯＳトランジスタ１０２のゲートに印加して、電気ヒューズ素子１０１を溶断状態にすることができる。
【００９８】
このように、当該電気ヒューズ回路は、ＮＭＯＳトランジスタ１０２とＰＭＯＳトランジスタ３０１が共にオンしたときに電気ヒューズ素子１０１に電流が導通される構成をしている。
【００９９】
続いて、電気ヒューズコア１００に内蔵されるレベルシフト回路１０４について詳細に説明する。図２は、レベルシフト回路１０４の構成を示す回路図である。レベルシフト回路１０４は、第１、第２のＮＭＯＳトランジスタ１０６、１０８と、インバータ回路１０７と、第１、第２のＰＭＯＳトランジスタ１０９、１１０から構成される。
【０１００】
第１のＮＭＯＳトランジスタ１０６は１．２Ｖ＿ｌｏｇｉｃ系のトランジスタであり、ソースが接地端子に接続され、ゲートへＡＮＤ回路１０３の出力ＬＳ１ｍＩＮｉを入力する。インバータ回路１０７は、ｌｏｇｉｃ系のトランジスタを用いて構成され、電源ＶＤＤを電源とし、ＡＮＤ回路１０３の出力ＬＳ１ｍＩＮｉを入力とする。第２のＮＭＯＳトランジスタ１０８は１．２Ｖ＿ｌｏｇｉｃ系のトランジスタであり、ソースが接地端子に接続され、ゲートへインバータ回路１０７の出力を入力する。また第２のＮＭＯＳトランジスタ１０８のドレインはレベルシフト回路１０４の出力端子となる。
【０１０１】
第１のＰＭＯＳトランジスタ１０９は１．２Ｖ＿ｌｏｇｉｃ系のトランジスタであり、ゲートが第２のＮＭＯＳトランジスタ１０８のドレイン（シフトレジスタ回路１０４の出力端子）に接続され、ドレインが第１のＮＭＯＳトランジスタ１０６のドレインに接続され、ソースへ信号ＶＧＢを入力する。
【０１０２】
第２のＰＭＯＳトランジスタ１１０は１．２Ｖ＿ｌｏｇｉｃ系のトランジスタであり、ゲートが第１のＰＭＯＳトランジスタ１０９のドレインに接続され、ドレインが第２のＮＭＯＳトランジスタ１０８のドレイン（シフトレジスタ回路１０４の出力端子）に接続され、ソースへ信号ＶＧＢを入力する。
【０１０３】
以上の構成により、レベルシフト回路１０４は、入力信号である信号ＬＳ１ｍＩＮｉがＬレベルの場合には、第１のＮＭＯＳトランジスタ１０６がオフ、第２のＮＭＯＳトランジスタ１０８がオン、第１のＰＭＯＳトランジスタ１０９がオン、第２のＰＭＯＳトランジスタ１１０がオフとなって、出力ＬＳ１ｍＯＵＴｉの信号レベルはＬレベルとなる。一方、入力信号ＬＳ１ｍＩＮｉがＨレベル（ＶＤＤレベル）の場合には、第１のＮＭＯＳトランジスタ１０６がオン、第２のＮＭＯＳトランジスタ１０８がオフ、第１のＰＭＯＳトランジスタ１０９がオフ、第２のＰＭＯＳトランジスタ１１０がオンとなり、出力ＬＳ１ｍＯＵＴｉの信号レベルは信号ＶＧＢの電圧レベルとなる。
【０１０４】
本実施の形態１では、このようにレベルシフト回路１０４を設けたので、このレベルシフト回路１０４より前段の回路を全てｌｏｇｉｃトランジスタ化することで、小面積化を図ることができる。さらに、レベルシフト回路１０４自体をｌｏｇｉｃトランジスタ化したので、さらに小面積化を図ることができる。
【０１０５】
また、図２に示すように、レベルシフト回路１０４の高電圧側の電源として信号ＶＢＧを用い、ＶＤＤＨＥレベルの電圧とＶＤＤレベルの電圧が交互に供給されるようにしたので、レベルシフト回路１０４を構成するｌｏｇｉｃ系のトランジスタのＴＤＤＢ劣化の進行を遅らせることができる。また、ＰＭＯＳトランジスタ３０１がオンするプログラム時にのみＶＤＤＨＥレベルへの電圧変換が可能な状態となり、非プログラム時には電圧変換を行わないので、レベルシフト回路１０４の誤動作による誤切断を低減させることができる。
【０１０６】
また、図１に示すように、ＰＭＯＳトランジスタ３０１と電気ヒューズ素子１０１の接続部に接続して、高電圧側の電源として信号ＶＧＢを入力する構成となっているので、プログラム時にのみ電圧変換が可能な状態となる仕組みを実現するのに、レベルシフト回路１０４に別端子を追加せずに済む。
【０１０７】
続いて、プログラム・コントロール回路３００に内蔵されるレベルシフト回路３０５について詳細に説明する。図３は、レベルシフト回路３０５の構成を示す回路図である。レベルシフト回路３０５は、第１、第２のＮＭＯＳトランジスタ３０７、３０９と、１．２Ｖ＿ｌｏｇｉｃ系のトランジスタで構成されたインバータ回路３０８と、第１、第２のＰＭＯＳトランジスタ３１０、３１１とからなり、これらの接続関係は上記したレベルシフト回路１０４と同じである。レベルシフト回路１０４とは、第１、第２のＮＭＯＳトランジスタおよび第１、第２のＰＭＯＳトランジスタがＩＯ系であるという点と、第１、第２のＰＭＯＳトランジスタのソースに電源ＶＤＤＨＥが接続されている点が異なる。
【０１０８】
この構成により、レベルシフト回路３０５は、上記したレベルシフト回路１０４と同様に、入力信号であるＡＮＤ回路３０４の出力ＬＳ２ｍＩＮがＬレベルの場合には、第１のＮＭＯＳトランジスタ３０７がオフ、第２のＮＭＯＳトランジスタ３０９がオン、第１のＰＭＯＳトランジスタ３１０がオン、第２のＰＭＯＳトランジスタ３１１がオフとなって、出力ＬＳ２ｍＯＵＴの信号レベルはＬレベルとなる。一方、入力信号ＬＳ２ｍＩＮがＨレベル（ＶＤＤレベル）の場合には、第１のＮＭＯＳトランジスタ３０７がオン、第２のＮＭＯＳトランジスタ３０９がオフ、第１のＰＭＯＳトランジスタ３１０がオフ、第２のＰＭＯＳトランジスタ３１１がオンとなり、出力ＬＳ２ｍＯＵＴの信号レベルはＶＤＤＨＥレベルとなる。
【０１０９】
このように本実施の形態１では、プログラム・コントロール回路３００のＰＭＯＳトランジスタ３０１およびＮＭＯＳトランジスタ３０２のゲートに接続する信号配線系に、電圧変換を行うレベルシフト回路３０５を挿入した。このようにレベルシフト回路３０５を設けることにより、ＰＭＯＳトランジスタ３０１およびＮＭＯＳトランジスタ３０２のオン／オフ動作を制御するための外部端子を別異に追加することなく、クロック信号を用いて制御することができる。また、このレベルシフト回路より前段の回路を全てｌｏｇｉｃトランジスタ化することで、小面積化を図ることができる。
【０１１０】
以上のように構成された電気ヒューズ回路の動作について、図４を参照しながら以下に説明する。図４は当該電気ヒューズ回路の動作を示す波形図である。図４に示すように、プログラム動作開始前には、ヒューズプログラムイネーブル信号ＦＰＥＮがＬレベルに固定されている。したがって、プログラム動作開始前には、電気ヒューズコア１００のＡＮＤ回路１０５の出力ＩＮｍＴｉはＬレベルに固定され、ＮＭＯＳトランジスタ１０２はオフ状態（ディスイネーブル状態）となる。また、プログラム・コントロール回路３００のＮＡＮＤ回路３０６の出力ＰＲＧｍＩＮはＨレベルに固定され、ＰＭＯＳトランジスタ３０１はオフ状態（ディスイネーブル状態）となり、プログラム・コントロール回路３００の出力ＶＧＢはＶＤＤレベルに固定される。
【０１１１】
このようにヒューズプログラムイネーブル信号ＦＰＥＮは、非プログラム動作時にＮＭＯＳトランジスタ１０２とＰＭＯＳトランジスタ３０１をディスイネーブル状態に設定する。これにより、電源投入時などに電気ヒューズコア１００のレベルシフト回路１０４の出力ＬＳ１ｍＯＵＴｉやプログラム・コントロール回路３００のレベルシフト回路３０５の出力ＬＳ２ｍＯＵＴがＨレベル（ＶＤＤＨＥレベル）で出力されるような状態が起こった場合（例えば電源投入時にプログラム・コントロール回路３００のレベルシフト回路３０５において、電源ＶＤＤＨＥが先に投入され、電源ＶＤＤが後で投入されると、第２のＮＭＯＳトランジスタ３０９がオンする動作が遅れ、レベルシフト回路３０５の出力ＬＳ２ｍＯＵＴがＬレベルに引き抜かれずに、ＶＤＤＨＥレベルになる。）であっても、電源とは独立した制御端子から入力するヒューズプログラムイネーブル信号ＦＰＥＮをＬレベルに固定しておくことで、上述したように、ＮＭＯＳトランジスタ１０２とＰＭＯＳトランジスタ３０１はオフ状態（ディスイネーブル状態）となり、電気ヒューズ素子１０１の誤切断を防止することができる。
【０１１２】
プログラム動作開始時には、ヒューズプログラムイネーブル信号ＦＰＥＮをＬレベルからＨレベルへ遷移させ、電源ＶＤＤＨＥとは独立に３．３Ｖ同等の電圧を入力する。これにより、電気ヒューズコア１００のＡＮＤ回路１０５の他方の端子に入力される信号ＬＳ１ｍＯＵＴｉとプログラム・コントロール回路３００のＮＡＮＤ回路３０６の他方の端子へ入力される信号ＬＳ２ｍＯＵＴがスルー状態になり、プログラム動作が開始可能になる。このように、ヒューズプログラムイネーブル信号ＦＰＥＮは、プログラム動作時に、ＮＭＯＳトランジスタ１０２とＰＭＯＳトランジスタ３０１をプログラムイネーブル状態に設定する。
【０１１３】
以上のように、電源とは独立した端子を設け、プログラム動作開始前に該端子をＬレベルにして、電気ヒューズコア１００のＮＭＯＳトランジスタ１０２とプログラム・コントロール回路３００のＰＭＯＳトランジスタ３０１を強制的にオフ状態（ディスイネーブル状態）にすることにより、例えば電源投入時のレベルシフト回路の誤動作による電気ヒューズ素子の誤切断を防止することができる。
【０１１４】
また、電気ヒューズコア１００のＮＭＯＳトランジスタ１０２とプログラム・コントロール回路３００のＰＭＯＳトランジスタ３０１をプログラムイネーブル状態／ディスイネーブ状態に設定するための制御端子を共通化することで、少端子化を図ることができる。
【０１１５】
さて、プログラムクロック信号ＰＣＫがＬレベルの区間では、プログラム・コントロール回路３００のＡＮＤ回路３０４の出力ＬＳ２ｍＩＮはＬレベルであり（信号ＬＡＰＡｍＴｎは初期はＬレベル）、レベルシフト回路３０５の出力ＬＳ２ｍＯＵＴもＬレベルとなる。よって、ＮＡＮＤ回路３０６の出力ＰＲＧｍＩＮはＨレベル（ＶＤＤＨＥレベル）となり、ＰＭＯＳトランジスタ３０１はオフし、ＮＭＯＳトランジスタ３０２はオンし、信号ＶＧＢはＶＤＤレベル（１．２Ｖ程度）となる。
【０１１６】
一方、プログラムクロック信号ＰＣＫがＨレベルの区間では、プログラム・コントロール回路３００のＡＮＤ回路３０４の出力ＬＳ２ｍＩＮはＨレベル（ＶＤＤレベル）であり、レベルシフト回路３０５からＨレベル（ＶＤＤＥＨレベル）の信号ＬＳ２ｍＯＵＴが出力される。信号ＬＳ２ｍＯＵＴのＨレベル（ＶＤＤＥＨレベル）と信号ＦＰＥＮのＨレベル（ＶＤＤＥＨレベル）により、ＮＡＮＤ回路３０６の出力ＰＲＧｍＩＮはＬレベルとなり、ＰＭＯＳトランジスタ３０１はオンし、ＮＭＯＳトランジスタ３０２はオフする。これにより、信号ＶＧＢはＶＤＤＨＥレベル（３．３Ｖ程度）となる。
【０１１７】
したがって、プログラムクロック信号ＰＣＫが周期的なクロック動作を繰り返すごとに、信号ＶＧＢは、信号ＰＣＫがＬレベルの区間ではＶＤＤレベル、信号ＰＣＫがＨレベルの区間ではＶＤＤＨＥレベルになる。
【０１１８】
当該電気ヒューズ回路は小面積化を図るため、電気ヒューズコア１００がＡＮＤ回路１０５を除いて全て低耐圧の１．２Ｖ＿ｌｏｇｉｃ系のトランジスタで構成されている。もし、ＶＤＤＨＥレベルの高電圧が電気ヒューズコア１００に常時印加されると、１．２Ｖ＿ｌｏｇｉｃ系のトランジスタはＴＤＤＢ劣化が進行して、破壊されてしまう。具体的には、電気ヒューズ素子１０１に直列接続する低耐圧のＮＭＯＳトランジスタ１０２とレベルシフト回路１０４を構成する低耐圧のトランジスタが破壊されるおそれがある。そこで、本実施の形態１では、プログラム・コントロール回路３００において、プログラムクロック信号ＰＣＫの周期的なクロック動作に合わせてＶＤＤＨＥレベルとＶＤＤレベルの電圧を交互に供給する信号ＶＧＢを生成して、この信号ＶＢＧをレベルシフト回路１０４へ電源として供給するとともに、電気ヒューズ素子１０１に印加する構成とした。この構成により、電気ヒューズコア１００を構成する１．２Ｖ＿ｌｏｇｉｃ系のトランジスタのＴＤＤＢ劣化の進行を遅らせることができる。
【０１１９】
続いて、電気ヒューズコア１００の動作について、ｉ段目を例に説明する。
プログラムを行う際には、まず、ＡＮＤ回路１０３の一方の端子に入力するプログラムデータ信号ＦＢｍＴｉをＨあるいはＬレベルに設定する。具体的には、プログラムデータ信号ＦＢｍＴｉは、ｉ段目の電気ヒューズ素子を溶断状態にしたいときにはＨレベルに、溶断状態にしたくないときにはＬレベルに設定する。
【０１２０】
ＡＮＤ回路１０３の他方の入力端子にはプログラムイネーブル信号ＰＢｍＴｉが入力される。電気ヒューズコア１００は、プログラムイネーブル信号ＰＢｍＴｉがＨレベルの間にのみ電気ヒューズ素子１０１をプログラムする。
【０１２１】
すなわち、プログラム・シフトレジスタブロック２００のシフトレジスタ２０１は１．２Ｖ＿ｌｏｇｉｃ系の電源ＶＤＤで制御されており、プログラムデータ信号ＦＢｍＴｉがＨレベル（ＶＤＤレベル）の場合、プログラムイネーブル信号ＰＢｍＴｉがＨレベルの間、ＡＮＤ回路１０３の出力ＬＳ１ｍＩＮｉはＨレベル（ＶＤＤレベル）となり、レベルシフト回路１０４へＶＤＤレベルの信号が入力される。レベルシフト回路１０４は、信号ＶＧＢがＶＤＤＨＥレベルの間、ＶＤＤレベルをＶＤＤＨＥに変換する。よって、プログラムデータ信号ＦＢｍＴｉがＨレベル（ＶＤＤレベル）の場合、プログラムデータ信号ＦＢｍＴｉがＨレベルで、かつ信号ＶＧＢがＶＤＤＨＥレベルである間、レベルシフト回路１０４へ入力されるＶＤＤレベルの信号ＬＳ１ｍＩＮｉはＶＤＤＨＥレベルの信号ＬＳ１ｍＯＵＴｉに変換されて出力される。ＶＤＤＨＥレベルの信号ＬＳ１ｍＯＵＴｉとＶＤＤＨＥレベルのヒューズプログラムイネーブル信号ＦＰＥＮが入力されたＡＮＤ回路１０５の出力ＩＮｍＴｉはＶＤＤＨＥレベル（Ｈレベル）となってＮＭＯＳトランジスタ１０２のゲートへ印加され、ＮＭＯＳトランジスタ１０２はオンする。このとき、信号ＶＧＢはＶＤＤＨＥレベルであるので、電気ヒューズ素子１０１を溶断状態にするのに必要な電流が流れて、電気ヒューズ素子１０１は溶断状態になる。
【０１２２】
一方、プログラムデータ信号ＦＢｍＴｉがＬレベルである場合は、プログラムイネーブル信号ＰＢｍＴｉがＨレベルであってもＡＮＤ回路１０３の出力ＬＳ１ｍＩＮｉはＬレベルとなり、レベルシフト回路１０４の出力もＬレベルとなる。よって、ＡＮＤ回路１０５の出力ＩＮｍＴｉもＬレベルとなり、ＮＭＯＳトランジスタ１０２はオフ状態を維持して、電気ヒューズ素子１０１には電流が流れず、電気ヒューズ素子１０１は溶断状態とならない。
【０１２３】
続いて、電気ヒューズ回路全体の動作について以下に説明する。なお、プログラム・シフトレジスタブロック２００の動作については、図１１〜図１３を用いて説明した通りであるので、省略する。
【０１２４】
例えば、ｎ個の電気ヒューズコア１０１に対して（１、０、・・・、１）とプログラムする場合、まず初めに、プログラムデータ信号ＦＢｍＴ１、ＦＢｍＴ２、・・・、ＦＢｍＴｎの信号レベルを（Ｈ、Ｌ、・・・、Ｈ）に設定する。
【０１２５】
続いて、ヒューズプログラムイネーブル信号ＦＰＥＮをＨレベルに遷移させた後、プログラム・シフトレジスタブロック２００の初段に入力するプログラムコントロール信号ＦＰＧＩを、プログラムクロック信号ＰＣＫの立ち上がりエッジに対して十分セットアップを保って、ＬレベルからＨレベルに立ち上げる。この信号ＰＣＫがＬレベルの間に、初段のシフトレジスタ２０１にＨレベルの信号ＦＰＧＩが入力される。
【０１２６】
プログラム・シフトレジスタブロック２００は、プログラムクロック信号ＰＣＫが周期的なクロック動作を繰り返すごとに、信号ＰＣＫの１周期分の幅を持つプログラムイネーブル信号ＰＢｍＴｉ（ｉ＝１〜ｎ）およびプログラムイネーブル伝達信号ＰＡｍＴｉ（ｉ＝１〜ｎ）を順次生成する。
【０１２７】
電気ヒューズコア１００のＡＮＤ回路１０３に入力されるプログラムイネーブル信号ＰＢｍＴｉ（ｉ＝１〜ｎ）がＨレベルになると、電気ヒューズコア１００は、電気ヒューズ素子１０１をプログラムする。つまり、ＡＮＤ回路１０３から出力される信号ＬＳ１ｍＩＮｉ（ｉ＝１〜ｎ）の状態が、信号ＰＣＫの立ち上がりエッジごとに、順次、プログラムデータ信号（ＦＢｍＴ１、ＦＢｍＴ２、・・・、ＦＢｍＴｎ）＝（Ｈ、Ｌ、・・・、Ｈ）に合わせて決まっていく。
【０１２８】
図４に示す例では、初段のプログラムイネーブル信号ＰＢｍＴ１がＨレベル（ＶＤＤレベル）の間、初段の電気ヒューズコア１００のＡＮＤ回路１０３の出力ＬＳ１ｍＩＮｉがＨレベル（ＶＤＤレベル）になり、レベルシフト回路１０４により信号ＶＧＢの電圧レベルに変換された信号ＬＳ１ｍＯＵＴ１がＡＮＤ回路１０５に入力され、信号ＰＣＫがＨレベルの間、プログラム信号ＩＮｍＴ１がＨレベルになり、初段の電気ヒューズ素子１０１は溶断状態になる。
【０１２９】
一方、２段目のプログラムイネーブル信号ＰＢｍＴ２がＨレベルになっても、２段目の電気ヒューズコア１００のＡＮＤ回路１０３の出力ＬＳ１ｍＩＮ２はＬレベルのままであり、レベルシフト回路１０４およびＡＮＤ回路１０５からＬレベルの信号ＬＳ１ｍＯＵＴ２およびプログラム信号ＩＮｍＴ２が出力されて、ＮＭＯＳトランジスタ１０２はオフ状態を維持し、２段目の電気ヒューズ素子１０１は非溶断状態になる。
【０１３０】
図示しないが、２段目と同様に、３段目〜（ｎ−１）段目の電気ヒューズ素子１０１も非溶断状態になる。また、最終段のプログラムイネーブル信号ＰＢｍＴｎがＨレベル（ＶＤＤレベル）になると、初段と同様に、最終段の電気ヒューズ素子１０１は溶断状態になる。
【０１３１】
ｎ段目の電気ヒューズ素子１０１へのプログラムが終了すると、プログラム・シフトレジスタブロック２００の出力ＰＡｍＴｎがＨレベルからＬレベルへ遷移する。そのときの立ち下りエッジを受けてＨレベル（ＶＤＤレベル）へラッチされた信号ＬＡＰＡｍＴｎをプログラム・コントロール回路３００へ入力することにより、プログラム・コントロール回路３００のＡＮＤ回路３０３の出力がＬレベルに遷移し、プログラムクロック信号ＰＣＫの動作にかかわらず、レベルシフト回路３０５の出力ＬＳ２ｍＯＵＴもＬレベルに遷移し、プログラム動作の終了とともに、プログラム不可な状態となる。
【０１３２】
このように全ての電気ヒューズ素子１０１に対するプログラムが終了すると、Ｈレベルの信号ＬＡＰＡｍＴｎ（プログラムエンド信号）をプログラム・コントロール回路３００へ入力して、ＰＭＯＳトランジスタ（第２のスイッチトランジスタ）３０１を、プログラムクロック信号ＰＣＫの動作にかかわらずオフさせることで、電気ヒューズコア１００を構成するトランジスタのＴＤＤＢ劣化の進行を遅らせることができる。
【０１３３】
以上のように、本実施の形態１によれば、図１１〜図１３で説明した従来の電気ヒューズ回路と同等の仕様で（但し、電気ヒューズ素子の誤切断防止のために信号ＦＰＥＮの入力端子が追加されている点で、従来の電気ヒューズ回路の仕様と異なる。）、電気ヒューズ素子をプログラムすることができる。なお、本実施の形態１では複数個の電気ヒューズコアを備える場合について説明したが、電気ヒューズコアが１個の場合にも適用することができる。
【０１３４】
また、本実施の形態１によれば、電気ヒューズ素子１０１を溶断状態にする電流を流すための第１のスイッチトランジスタに常時高電圧が印加されないので、第１のスイッチトランジスタに低耐圧のトランジスタ（例えば、１．２Ｖ系のｌｏｇｉｃトランジスタ）を用いても、ＴＤＤＢ劣化の進行を遅らせることができる。
【０１３５】
また、本実施の形態１では、電気ヒューズコア１００をＡＮＤ回路１０５を除いて全て１．２Ｖ＿ｌｏｇｉｃ系のトランジスタで構成したので、３．３Ｖ＿ＩＯ系のトランジスタを用いて構成する場合と比べて電気ヒューズコア（ビットセル部）の面積を約５０％に小面積化できる（ｌｏｇｉｃ系のトランジスタはゲート酸化膜がＩＯ系のトランジスタよりも薄く、同じゲート幅で比較するとｌｏｇｉｃ系のトランジスタの面積はＩＯ系のトランジスタの面積の１／２である。）。
【０１３６】
また、本実施の形態１では、第１のスイッチトランジスタとしてＮ型トランジスタ（ＮＭＯＳトランジスタ）を用いたが、Ｐ型トランジスタを用いてもよい。但し、同じｌｏｇｉｃ系のトランジスタでも、ＮＭＯＳトランジスタはＰＭＯＳトランジスタに対して同じゲート幅で比較すると１／２の面積であることから、第１のスイッチトランジスタとしてＮＭＯＳトランジスタを用いることで、小面積化を図ることができる。
【０１３７】
また、本実施の形態１では、複数個の電気ヒューズコア１００（電気ヒューズ素子１０１）に対してプログラム・コントロール回路３００を共通化したので、電気ヒューズ回路の小面積化を図ることができる。
【０１３８】
また、本実施の形態１では、３．３Ｖ＿ＩＯ系のＰＭＯＳトランジスタ３０１と並列に３．３Ｖ＿ＩＯ系のＮＭＯＳトランジスタ３０２を配置し、そのＮＭＯＳトランジスタ３０２の一端を、３．３Ｖ系の電源ＶＤＤＨＥより電圧レベルが低い１．２Ｖ系の電源ＶＤＤに接続し、ＰＭＯＳトランジスタ３０１とＮＭＯＳトランジスタ３０２を交互にオンして、ＶＤＤＨＥレベルとＶＤＤレベルとの間で交互に切り換わる信号ＶＧＢを生成する構成とした。この構成により、例えばＶＤＤＨＥレベルとＧＮＤレベルとの間で切り換える場合と比べて、ＶＤＤＨＥレベルへの立ち上がりにかかる時間を短くすることができる。さらに、信号ＶＢＧをＶＤＤレベルにするＮＭＯＳトランジスタ３０２をリード時に用いることができる。その場合、リード時にヒューズ素子に流れる電流の方向をプログラム動作時と同一にできるので、溶断後のシリサイドの移動によるデータ戻り（‘１’→‘０’）を防止することができる。
【０１３９】
また、本実施の形態１では、信号ＶＢＧをＶＤＤＨＥレベルにする第２のスイッチトランジスタをＰＭＯＳトランジスタ（Ｐ型トランジスタ）で構成し、信号ＶＢＧをＶＤＤレベルにする第３のスイッチトランジスタをＮＭＯＳトランジスタ（Ｎ型トランジスタ）で構成したので、第２と第３のスイッチトランジスタのオン／オフ動作をインバータ等の回路を挟むことなく同一信号線で制御でき、簡易な構成で信号ＶＧＢを生成できる。
【０１４０】
また、本実施の形態１では、ＩＯ系のトランジスタで構成したＰＭＯＳトランジスタ（第２のスイッチトランジスタ）３０１よりもゲート酸化膜の薄いｌｏｇｉｃ系のトランジスタを用いてＮＭＯＳトランジスタ（第１のスイッチトランジスタ）１０２を構成したが、第１のスイッチトランジスタとして、ＰＭＯＳトランジスタ３０１よりもゲート幅の小さいトランジスタ、あるいはＰＭＯＳトランジスタ３０１よりもゲート長の小さいトランジスタを用いてもよい。このようにすれば、電気ヒューズコアの小面積化を図ることができる。
【０１４１】
（実施の形態２）
以下、本発明の実施の形態２における電気ヒューズ回路について、図面を参照しながら具体的に説明する。図５は本実施の形態２における電気ヒューズ回路の構成を示す回路図である。但し、図１〜３、１１、１２を用いて説明した部材と同一の部材には同一符号を付して、説明を省略する。
【０１４２】
当該電気ヒューズ回路は、前述の実施の形態１と同様に、複数（ｎ）個の電気ヒューズコア１００と、複数（ｎ）段のプログラム・シフトレジスタブロック２００と、プログラム・コントロール回路３００からなる。なおプログラム・シフトレジスタブロック２００は、図１１、１２を用いて説明したプログラム・シフトレジスタブロック２００と同一であるので、説明を省略する。また、電気ヒューズコア１００は、図１、２を用いて説明した電気ヒューズコア１００とほぼ同一であり、図１のＡＮＤ回路１０５に対応するＡＮＤ回路１１１が、電源として信号ＶＧＢを用いる点のみが異なる。このようにＡＮＤ回路１１１の電源として、ＶＤＤＨＥレベルとＶＤＤレベルの間で遷移する信号ＶＧＢを用いることで、ＡＮＤ回路１１１をｌｏｇｉ化できるので、電気ヒューズコア１００の小面積化に有効である。
【０１４３】
以下、プログラム・コントロール回路３００について説明する。本実施の形態２におけるプログラム・コントロール回路３００は、電気ヒューズ素子１０１へＶＤＤＨＥレベルの電圧を印加するための第２のスイッチトランジスタ、および電気ヒューズ素子１０１へＶＤＤレベルの電圧を印加するための第３のスイッチトランジスタのオン／オフ動作を、電源とは独立した制御端子から入力する信号ＦＰＥＮにより直接制御する構成となっている点が、前述した実施の形態１におけるプログラム・コントロール回路３００と異なる。
【０１４４】
また、本実施の形態２では、ヒューズプログラムイネーブル信号ＦＰＥＮとして、プログラム動作時に、プログラムクロック信号ＰＣＫに同期してクロック動作する信号を用いる。具体的には、信号ＰＣＫがＨレベルの区間にＨレベル（ＶＤＤＨＥレベル）となり、Ｌレベルの区間にＬレベルとなる信号ＦＰＥＮを入力する。
【０１４５】
プログラム・コントロール回路３００についてさらに詳細に説明する。
プログラム・コントロール回路３００は、図５に示すように、第２のスイッチトランジスタである３．３Ｖ＿ＩＯ系のＮＭＯＳトランジスタ３１２と、第３のスイッチトランジスタである３．３Ｖ＿ＩＯ系のＰＭＯＳトランジスタ３１３を備える。
【０１４６】
ＮＭＯＳトランジスタ３１２は、ドレインが３．３Ｖ系の電源ＶＤＤＨＥに接続され、ゲートにヒューズプログラムイネーブル信号ＦＰＥＮが入力され、ソースが各電気ヒューズ素子１０１に接続される。一方、ＮＭＯＳトランジスタ３１２に並列に配置されるＰＭＯＳトランジスタ３１３は、ソースが１．２Ｖ系の電源ＶＤＤに接続され、ゲートにヒューズプログラムイネーブル信号ＦＰＥＮが入力され、ドレインが各電気ヒューズ素子１０１に接続される。このＮＭＯＳトランジスタ３１２とＰＭＯＳトランジスタ３１３によりプログラム・コントロール回路３００の出力ＶＧＢが生成される。
【０１４７】
このように、ＮＭＯＳトランジスタ３１２およびＰＭＯＳトランジスタ３１３のゲートには、Ｈレベル（ＶＤＤＨＥレベル）とＬレベルの間で遷移するヒューズプログラムイネーブル信号ＦＰＥＮが共通に入力され、信号ＦＰＥＮがＨレベルになると、ＮＭＯＳトランジスタ３１２がオン、ＰＭＯＳトランジスタ３１３がオフして、信号ＶＧＢはＶＤＤＨＥレベルとなる。一方、信号ＦＰＥＮがＬレベルになると、ＮＭＯＳトランジスタ３１２がオフ、ＰＭＯＳトランジスタ３１３がオンして、信号ＶＧＢはＶＤＤレベルとなる。この信号ＶＢＧは、各電気ヒューズコア１００に共通に入力され、各電気ヒューズ素子１０１に印加される。したがって、ＮＭＯＳトランジスタ３１２のオン時（プログラム時）にはＶＤＤＨＥレベルの電圧（第１の電圧）が各電気ヒューズ素子１０１に印加され、ＰＭＯＳトランジスタ３１３のオン時（非プログラム時）にはＶＤＤレベルの電圧（第２の電圧）が各電気ヒューズ素子１０１に印加される。
【０１４８】
以上の構成により、プログラムクロック信号ＰＣＫの周期的なクロック動作に合わせてクロック動作するヒューズプログラムイネーブル信号ＦＰＥＮがＬレベルからＨレベルに立ち上がる度に、プログラム・コントロール回路３００の出力ＶＧＢはＶＤＤＨＥレベルとなる。また、ヒューズプログラムイネーブル信号ＦＰＥＮがＨレベルからＬレベルに立ち下がる度に、プログラム・コントロール回路３００の出力ＶＧＢはＶＤＤレベルとなる。
【０１４９】
このようにプログラム・コントロール回路３００は、クロック信号に同期してＮＭＯＳトランジスタ３１２とＰＭＯＳトランジスタ３１３を交互にオンして、出力ＶＧＢをＶＤＤＨＥレベルとＶＤＤレベルとの間で遷移させる。
【０１５０】
以上のように構成された電気ヒューズ回路の動作について、図６を参照しながら以下に説明する。図６は当該電気ヒューズ回路の動作を示す波形図である。図６に示すように、プログラム動作開始前には、前述の実施の形態１と同様に、ヒューズプログラムイネーブル信号ＦＰＥＮはＬレベルに固定されている。したがって、プログラム動作開始前には、電気ヒューズコア１００のＡＮＤ回路１０５の出力ＩＮｍＴｉはＬレベルに固定され、ＮＭＯＳトランジスタ１０２はオフ状態（ディスイネーブル状態）となる。また、プログラム・コントロール回路３００のＮＭＯＳトランジスタ３１２もオフ状態（ディスイネーブル状態）となり、プログラム・コントロール回路３００の出力ＶＧＢはＶＤＤレベルに固定される。
【０１５１】
一方、プログラム動作時には、ヒューズプログラムイネーブル信号ＦＰＥＮがプログラムクロック信号ＰＣＫに同期してクロック動作して、Ｈレベル（ＶＤＤＨＥレベル）とＬレベルとの間で遷移するので、ＮＭＯＳトランジスタ１０２とＮＭＯＳトランジスタ３１２はプログラムイネーブル状態となる。
【０１５２】
よって、前述の実施の形態１と同様に、非プログラム動作時にはＮＭＯＳトランジスタ１０２とＮＭＯＳトランジスタ３１２がディスイネーブル状態に設定されるので、例えば電源投入時のレベルシフト回路の誤動作による電気ヒューズ素子の誤切断を防止することができる。また、ＮＭＯＳトランジスタ１０２とＮＭＯＳトランジスタ３１２をプログラムイネーブル状態／ディスイネーブ状態に設定するための制御端子を共通化することで、少端子化を図ることができる。
【０１５３】
さて、ヒューズプログラムイネーブル信号ＦＰＥＮがＬレベルの区間（プログラムクロック信号ＰＣＫがＬレベルの区間）では、ＮＭＯＳトランジスタ３１２はオフし、ＰＭＯＳトランジスタ３１３はオンし、信号ＶＧＢはＶＤＤレベル（１．２Ｖ程度）となる。一方、ヒューズプログラムイネーブル信号ＦＰＥＮがＨレベルの区間（プログラムクロック信号ＰＣＫがＨレベルの区間）では、ＮＭＯＳトランジスタ３１２はオンし、ＰＭＯＳトランジスタ３１３はオフし、信号ＶＧＢはＶＤＤＨＥレベル（３．３Ｖ程度）となる。
【０１５４】
したがって、ヒューズプログラムイネーブル信号ＦＰＥＮが周期的なクロック動作を繰り返すごとに、信号ＶＧＢは、信号ＦＰＥＮがＬレベルの区間ではＶＤＤレベル、信号ＦＰＥＮがＨレベルの区間ではＶＤＤＨＥレベルになるので、プログラム・コントロール回路３００の出力ＶＧＢは、前述の実施の形態１で説明したプログラム・コントロール回路３００の出力ＶＧＢと同じ波形となる。
【０１５５】
次に、電気ヒューズコア１００の動作について説明する。
電気ヒューズコア１００は、ＡＮＤ回路１０５の一方の端子に入力されるヒューズプログラムイネーブル信号ＦＰＥＮがクロック動作している点で前述の実施の形態１と異なるが、レベルシフト回路１０４の出力ＬＳ１ｍＯＵＴｉがＶＤＤＨＥレベルであるときは、ヒューズプログラムイネーブル信号ＦＰＥＮもＶＤＤＨＥレベルであるので、ＡＮＤ回路１０５の出力ＩＮｍＴ１は実施の形態１と同じ波形となる。
【０１５６】
よって、前述の実施の形態１と同様に、プログラムデータ信号ＦＢｍＴｉがＨレベルの場合、プログラムイネーブル信号ＰＢｍＴｉがＨレベルで、かつ信号ＶＧＢがＶＤＤＨＥレベルの間、ＡＮＤ回路１０５の出力ＩＮｍＴｉはＶＤＤＨＥレベル（Ｈレベル）となってＮＭＯＳトランジスタ１０２のゲートへ印加され、ＮＭＯＳトランジスタ１０２はオンする。このとき、信号ＶＧＢはＶＤＤＨＥレベルであるので、電気ヒューズ素子１０１を溶断状態にするのに必要な電流が流れて、電気ヒューズ素子１０１は溶断状態になる。一方、プログラムデータ信号ＦＢｍＴｉがＬレベルである場合は、電気ヒューズ素子１０１は溶断状態とならない。
【０１５７】
以上のように、プログラム・コントロール回路３００の出力ＶＧＢは、前述の実施の形態１で説明したプログラム・コントロール回路３００の出力ＶＧＢと同じ波形となり、電気ヒューズコア１００は、前述の実施の形態１で説明した電気ヒューズコア１００と同様に動作するので、当該電気ヒューズ回路全体の動作は、前述した実施の形態１と同様となる。
【０１５８】
なお、ｎ段目の電気ヒューズ素子１０１へのプログラムが終了して、プログラム・シフトレジスタブロック２００の出力ＰＡｍＴｎがＨレベルからＬレベルへ遷移したのを受けて、ヒューズプログラムイネーブル信号ＦＰＥＮをＬレベルに固定すれば、プログラム動作の終了とともに、プログラム不可な状態となる。
【０１５９】
このように、本実施の形態２における電気ヒューズ回路は、前述の実施の形態１における電気ヒューズ回路と同じ入力端子構成で、同等の機能を実現できる。さらに、電源とは独立した制御端子から入力されるヒューズプログラムイネーブル信号ＦＰＥＮに従って、ＮＭＯＳトランジスタ（第２のスイッチトランジスタ）３１２がオン／オフ動作するので、前述の実施の形態１と比べて、レベルシフト回路や、そのレベルシフト回路の前段の制御回路が不要となり、小面積化を図ることができる。
【０１６０】
また、電源とは独立した制御端子からのヒューズプログラムイネーブル信号ＦＰＥＮによりＮＭＯＳトランジスタ（第２のスイッチトランジスタ）３１２のゲートを制御する構成であるので、例えば、当該電気ヒューズ回路をシステムＬＳＩチップに配置した場合に、電源配線による電圧ドロップによりＮＭＯＳトランジスタ３１２の電流能力を十分に得ることができない状態となっても、図示しない制御端子から入力する信号ＦＰＥＮの電圧レベルを高めることで、電流能力をあげることができ、電気ヒューズ素子１０１のプログラムを安定して行うことができる。
【０１６１】
あるいは、ＲＡＭ冗長救済用のヒューズ素子として当該電気ヒューズ回路を用いた場合に、ＲＡＭの検査において電源電圧を低下させた状態で不良が確認されたとしても、上記したように、信号ＦＰＥＮの電圧レベルを高めることで、電流能力をあげることができるので、良品への切り替えプログラムを安定して行うことができる。
【０１６２】
また、本実施の形態２では、信号ＶＢＧをＶＤＤＨＥレベルにする第２のスイッチトランジスタをＮＭＯＳトランジスタ（Ｎ型トランジスタ）で構成し、信号ＶＢＧをＶＤＤレベルにする第３のスイッチトランジスタをＰＭＯＳトランジスタ（Ｐ型トランジスタ）で構成したので、第２と第３のスイッチトランジスタのオン／オフ動作をインバータ等の回路を挟むことなく同一信号線で制御でき、簡易な構成で信号ＶＧＢを生成できる。
【０１６３】
（実施の形態３）
以下、本発明の実施の形態３における電気ヒューズ回路について、図面を参照しながら具体的に説明する。図７は本実施の形態３における電気ヒューズ回路の構成を示す回路図である。但し、図１〜３、５、１１、１２を用いて説明した部材と同一の部材には同一符号を付して、説明を省略する。
【０１６４】
当該電気ヒューズ回路は、前述の実施の形態１と同様に、複数（ｎ）個の電気ヒューズコア１００と、複数（ｎ）段のプログラム・シフトレジスタブロック２００と、プログラム・コントロール回路３００からなる。なおプログラム・シフトレジスタブロック２００は、図１１、１２を用いて説明したプログラム・シフトレジスタブロック２００と同一であるので、説明を省略する。また、プログラム・コントロール回路３００は、前述の実施の形態２で説明したプログラム・コントロール回路３００と同一であるので、説明を省略する。
【０１６５】
また、本実施の形態３では、前述の実施の形態２と同様に、ヒューズプログラムイネーブル信号ＦＰＥＮとして、プログラム動作時に、プログラムクロック信号ＰＣＫに同期してＨレベル（ＶＤＤＨＥレベル）とＬレベルの間で遷移する信号ＦＰＥＮを用いる。
【０１６６】
本実施の形態３における電気ヒューズ回路は、電気ヒューズ素子１０１を溶断状態にする電流を流すための第１のスイッチトランジスタとして１．２Ｖ＿ｌｏｇｉｃ系のＰＭＯＳトランジスタ１１２を用い、電気ヒューズ素子１０１、ＰＭＯＳトランジスタ１１２、第２のスイッチトランジスタであるＮＭＯＳトランジスタ３１２がこの順に直列接続されている点と、電気ヒューズコア１００のレベルシフト回路１１３の高電圧側の電源としてヒューズプログラムイネーブル信号ＦＰＥＮを用いる点が、前述の実施の形態１、２と異なる。
【０１６７】
以下、電気ヒューズコア１００について説明する。
図７に示すように、電気ヒューズコア１００は、電気ヒューズ素子１０１と、ＰＭＯＳトランジスタ１１２と、ＡＮＤ回路１０３と、レベルシフト回路１１３と、インバータ回路１１４を備える。
【０１６８】
電気ヒューズ素子１０１は、一端がＰＭＯＳトランジスタ１１２のドレインに接続され、他端が接地端子に接続される。ＰＭＯＳトランジスタ１１２のソースは、ＮＭＯＳトランジスタ３１２のソースおよびＰＭＯＳトランジスタ（第３のスイッチトランジスタ）３１３のドレインに接続され、プログラム・コントロール回路３００からの信号ＶＧＢが印加される。また、ＰＭＯＳトランジスタ１１２のゲートには、インバータ回路１１４の出力ＩＮｍＴｉが入力される。
【０１６９】
ＡＮＤ回路１０３の出力ＬＳ１ｍＩＮｉを入力とするレベルシフト回路１１３は、電源ＶＤＤとヒューズプログラムイネーブル信号ＦＰＥＮを電源とし、前述の実施の形態１で説明したプログラム・コントロール回路３００のレベルシフト回路３０５と同様の構成をしており、ＩＯ系のトランジスタとｌｏｇｉｃ系のトランジスタからなり（図３参照）、ＶＤＤレベルを信号ＦＰＥＮの電圧レベルへ変換する。上述したように、信号ＦＰＥＮは、プログラムクロック信号ＰＣＫに同期してクロック動作し、Ｈレベル（ＶＤＤＨＥレベル）とＬレベルの間で遷移するので、レベルシフト回路１１３の出力ＬＳ１ｍＯＵＴｉは、プログラムデータ信号ＦＢｍＴｉがＨレベルの場合、プログラムイネーブル信号ＰＢｍＴｉがＨレベルで、かつ信号ＦＰＥＮがＶＤＤＨＥレベルである間（プログラムクロック信号ＰＣＫがＨレベルの間）にＶＤＤＨＥレベルとなる。
【０１７０】
このように、レベルシフト回路１１３の高電圧側の電源を、ヒューズプログラムイネーブル信号ＦＰＥＮで制御することにより、例えば、電源投入時にヒューズプログラムイネーブル信号ＦＰＥＮをＬレベルに固定しておくことで、レベルシフト回路１１３の誤動作による電気ヒューズ素子の誤切断を確実に防止することができる。
【０１７１】
なお、レベルシフト回路１１３を、前述の実施の形態１で説明した電気ヒューズコア１００のレベルシフト回路１０４と同様に、全てｌｏｇｉｃ系のトランジスタで構成してもよい（図２参照）。また、レベルシフト回路１１３の高電圧側の電源として、前述の実施の形態１で説明したレベルシフト回路１０４と同様に、信号ＶＧＢを用いてもよい。この場合、ＰＭＯＳトランジスタ１１２とＮＭＯＳトランジスタ３１２の接続部から信号ＶＧＢを入力する構成とする。
【０１７２】
インバータ回路１１４は信号ＶＧＢを電源とし、１．２Ｖ＿ｌｏｇｉｃ系のトランジスタを用いて構成される。インバータ回路１１４は、レベルシフト回路１１３の出力ＬＳ１ｍＯＵＴｉを入力とし、プログラム信号ＩＮｍＴｉを生成してＰＭＯＳトランジスタ１１２のゲートへ入力する。インバータ回路１１４の出力ＦＢｍＴｉは、プログラムデータ信号ＦＢｍＴｉがＨレベルの場合、プログラムイネーブル信号ＰＢｍＴｉがＨレベルで、かつ信号ＦＰＥＮがＶＤＤＨＥレベルである間にＬレベル（ＧＮＤレベル）となる。
【０１７３】
以上のように構成された電気ヒューズ回路の動作について、図８を参照しながら以下に説明する。図８は当該電気ヒューズ回路の動作を示す波形図である。なお、本実施の形態３におけるプログラム・シフトレジスタブロック２００の動作は、図１１〜図１３を用いて説明した通りであるので、省略する。また、プログラム・コントロール回路３００の動作は、前述の実施の形態２におけるプログラム・コントロール回路３００と同一であるので、説明を省略する。
【０１７４】
図８に示すように、プログラム動作開始前には、ヒューズプログラムイネーブル信号ＦＰＥＮがＬレベルに固定されている。したがって、プログラム動作開始前には、電気ヒューズコア１００のレベルシフト回路１１３の出力ＬＳ１ＯＵＴｉはＬレベルに固定され、ＰＭＯＳトランジスタ１１２はオフ状態（ディスイネーブル状態）となる。また、プログラム・コントロール回路３００のＮＭＯＳトランジスタ３１２もオフ状態（ディスイネーブル状態）となり、プログラム・コントロール回路３００の出力ＶＧＢはＶＤＤレベルに固定される。
【０１７５】
一方、プログラム動作時には、プログラムクロック信号ＰＣＫに同期させて、ヒューズプログラムイネーブル信号ＦＰＥＮをＨレベル（ＶＤＤＨＥレベル）とＬレベルの間で遷移させるので、ＰＭＯＳトランジスタ１１２とＮＭＯＳトランジスタ３１２はプログラムイネーブル状態となる。
【０１７６】
このようにヒューズプログラムイネーブル信号ＦＰＥＮは、非プログラム動作時にＰＭＯＳトランジスタ１１２とＮＭＯＳトランジスタ３１２をディスイネーブル状態に設定する。これにより、例えば電源投入時のレベルシフト回路の誤動作による電気ヒューズ素子の誤切断を防止することができる。また、ＰＭＯＳトランジスタ１１２とＮＭＯＳトランジスタ３１２をプログラムイネーブル状態／ディスイネーブル状態に設定するための制御端子を共通化することで、少端子化を図ることができる。
【０１７７】
続いて、電気ヒューズコア１００の動作について説明する。
ＡＮＤ回路１０３の出力ＬＳ１ｍＩＮｉは、前述の実施の形態１と同様に、プログラムデータ信号ＦＢｍＴｉがＨレベル（ＶＤＤレベル）の場合、プログラムイネーブル信号ＰＢｍＴｉがＨレベルの間、Ｈレベル（ＶＤＤレベル）となり、プログラムデータ信号ＦＢｍＴｉがＬレベルの場合、Ｌレベルとなる。
【０１７８】
レベルシフト回路１１３は、信号ＦＰＥＮがＶＤＤＨＥレベルの間、ＶＤＤレベルをＶＤＤＨＥに変換する。よって、プログラムデータ信号ＦＢｍＴｉがＨレベル（ＶＤＤレベル）の場合、プログラムデータ信号ＦＢｍＴｉがＨレベルで、かつ信号ＦＰＥＮがＶＤＤＨＥレベルである間、レベルシフト回路１１３へ入力されるＶＤＤレベルの信号ＬＳ１ｍＩＮｉはＶＤＤＨＥレベルの信号ＬＳ１ｍＯＵＴｉに変換されて出力される。一方、プログラムデータ信号ＦＢｍＴｉがＬレベルの場合には、信号ＬＳ１ｍＯＵＴｉはＬレベルとなる。
【０１７９】
インバータ回路１１４の出力ＩＮｍＴｉは、信号ＬＳ１ｍＯＵＴｉがＨレベル（ＶＤＤＨＥレベル）である間、Ｌレベル（ＧＮＤレベル）となる。一方、信号ＬＳ１ｍＯＵＴｉがＬレベルである間は、信号ＶＧＢと同一の波形となる。
【０１８０】
したがって、プログラムデータ信号ＦＢｍＴｉがＨレベル（ＶＤＤレベル）の場合、プログラムイネーブル信号ＰＢｍＴｉがＨレベルで、かつ信号ＦＰＥＮがＶＤＤＨＥレベルである間、インバータ回路１１４の出力ＩＮｍＴｉはＬレベルとなってＰＭＯＳトランジスタ１１２のゲートへ印加され、ＰＭＯＳトランジスタ１１２がオンして、電気ヒューズ素子１０１を溶断状態にするのに必要な電流が流れて、電気ヒューズ素子１０１は溶断状態になる。一方、プログラムデータ信号ＦＢｍＴｉがＬレベルの場合、インバータ回路１１４の出力ＩＮｍＴｉは、信号ＶＧＢと同一の波形となるので、ＰＭＯＳトランジスタ１１２はオフ状態を維持して、電気ヒューズ素子１０１には電流が流れず、電気ヒューズ素子１０１は溶断状態とならない。
【０１８１】
以上のように、本実施の形態３における電気ヒューズ回路は、第１のスイッチトランジスタ（ＰＭＯＳトランジスタ１１２）のゲートを制御する信号ＩＮｍＴｉが前述した実施の形態１、２とは異なるが、第１のスイッチトランジスタの動作は同一となるので、電気ヒューズ回路全体の動作としては、前述した実施の形態１、２と同様となる。
【０１８２】
（実施の形態４）
以下、本発明の実施の形態４における電気ヒューズ回路について、図面を参照しながら具体的に説明する。図９は本実施の形態４における電気ヒューズ回路の構成を示す回路図である。但し、図１〜３、５、７、１１、１２を用いて説明した部材と同一の部材には同一符号を付して、説明を省略する。
【０１８３】
当該電気ヒューズ回路は、前述の実施の形態１と同様に、複数（ｎ）個の電気ヒューズコア１００と、複数（ｎ）段のプログラム・シフトレジスタブロック２００と、プログラム・コントロール回路３００からなる。なおプログラム・シフトレジスタブロック２００は、図１１、１２を用いて説明したプログラム・シフトレジスタブロック２００と同一であるので、説明を省略する。また、電気ヒューズコア１００は、前述の実施の形態２で説明した電気ヒューズコア１００と同一であるので、説明を省略する。
【０１８４】
また、本実施の形態４では、ヒューズプログラムイネーブル信号ＦＰＥＮは、前述の実施の形態１と同様に、プログラム動作時にはＶＤＤＨＥレベルに設定され、非プログラム動作時にはＬレベルに固定される。
【０１８５】
本実施の形態４における電気ヒューズ回路は、プログラム・コントロール回路３００のレベルシフト回路の高電圧側の電源として電源ＶＤＤＨＥではなく、ヒューズプログラムイネーブル信号ＦＰＥＮを用いる点で前述の実施の形態１と異なる。但し、ヒューズプログラムイネーブル信号ＦＰＥＮは、プログラム動作時にはＶＤＤＨＥレベルに設定されるので、レベルシフト回路の出力ＬＳ２ｍＯＵＴは、前述の実施の形態１と同一となる。
【０１８６】
また、前述の実施の形態２、３と同様に、第２のスイッチトランジスタとしてＮＭＯＳトランジスタを用い、第３のスイッチトランジスタとしてＰＭＯＳトランジスタを用いる点で前述の実施の形態１と異なる。また、プログラム・コントロール回路３００にＮＡＮＤ回路（図１参照）を設けず、レベルシフト回路の出力ＬＳ２ｍＯＵＴにより第２および第３のスイッチトランジスタのオン／オフ動作を制御する点で、前述の実施の形態１と異なる。
【０１８７】
以下、プログラム・コントロール回路３００について、前述した実施の形態１と異なる点を説明する。プログラム・コントロール回路３００は、図９に示すように、第２のスイッチトランジスタである３．３Ｖ＿ＩＯ系のＮＭＯＳトランジスタ３１２と、第３のスイッチトランジスタである３．３Ｖ＿ＩＯ系のＰＭＯＳトランジスタ３１３と、インバータ回路３０３と、ＡＮＤ回路３０４と、レベルシフト回路（ＬＳ２）３１４を備える。
【０１８８】
ＮＭＯＳトランジスタ３１２は、ソースが電源ＶＤＤＨＥに接続され、ゲートにレベルシフト回路３１４の出力ＬＳ２ｍＯＵＴが入力され、ドレインが各電気ヒューズ素子１０１に接続される。一方、ＮＭＯＳトランジスタ３１２に並列に配置されるＰＭＯＳトランジスタ３１３は、ドレインが電源ＶＤＤに接続され、ゲートにレベルシフト回路３１４の出力ＬＳ２ｍＯＵＴが入力され、ソースが各電気ヒューズ素子１０１に接続される。このＮＭＯＳトランジスタ３１２とＰＭＯＳトランジスタ３１３によりプログラム・コントロール回路３００の出力ＶＧＢが生成される。
【０１８９】
このように、ＮＭＯＳトランジスタ３１２とＰＭＯＳトランジスタ３１３のゲートには、レベルシフト回路３１４の出力ＬＳ２ｍＯＵＴが共通に入力され、信号ＬＳ２ｍＯＵＴがＨレベル（ＶＤＤＨＥレベル）になると、ＮＭＯＳトランジスタ３１２がオン、ＰＭＯＳトランジスタ３１３がオフして、信号ＶＧＢはＶＤＤＨＥレベルとなる。一方、信号ＬＳ２ｍＯＵＴがＬレベルになると、ＮＭＯＳトランジスタ３１２がオフ、ＰＭＯＳトランジスタ３１３がオンして、信号ＶＧＢはＶＤＤレベルとなる。したがって、ＮＭＯＳトランジスタ３１２のオン時（プログラム時）にはＶＤＤＨＥレベルの電圧（第１の電圧）が各電気ヒューズ素子１０１に印加され、ＰＭＯＳトランジスタ３１３のオン時（非プログラム時）にはＶＤＤレベルの電圧（第２の電圧）が各電気ヒューズ素子１０１に印加される。
【０１９０】
ＡＮＤ回路３０４の出力ＬＳ２ｍＩＮを入力とするレベルシフト回路３１４は、電源ＶＤＤとヒューズプログラムイネーブル信号ＦＰＥＮを電源とし、ＶＤＤレベルをＶＤＤＨＥレベルへ変換して、信号ＬＳ２ｍＯＵＴをＮＭＯＳトランジスタ３１２とＰＭＯＳトランジスタ３１３のゲートへ共通に入力する。
【０１９１】
このように、レベルシフト回路３１４の高電圧側の電源をヒューズプログラムイネーブル信号ＦＰＥＮで制御することにより、例えば、電源投入時にヒューズプログラムイネーブル信号ＦＰＥＮをＬレベルに固定しておくことで、レベルシフト回路３１４の誤動作による電気ヒューズ素子の誤切断を確実に防止することができる。
【０１９２】
以上の構成により、プログラム・コントロール回路３００の内部では、プログラムクロック信号ＰＣＫの周期的なクロック動作に合わせてクロック動作する信号ＬＳ２ｍＯＵＴが生成される。すなわち、プログラムクロック信号ＰＣＫがＬレベルからＨレベルに立ち上がる度に、信号ＬＳ２ｍＯＵＴはＨレベル（ＶＤＤＨＥレベル）へ遷移し、プログラム・コントロール回路３００の出力ＶＧＢはＶＤＤＨＥレベルとなる。また、プログラムクロック信号ＰＣＫがＨレベルからＬレベルに立ち下がる度に、信号ＬＳ２ｍＯＵＴはＬレベルへ遷移し、プログラム・コントロール回路３００の出力ＶＧＢはＶＤＤレベルとなる。
【０１９３】
このようにプログラム・コントロール回路３００は、クロック信号に同期してＮＭＯＳトランジスタ３１２とＰＭＯＳトランジスタ３１３を交互にオンして、出力ＶＧＢをＶＤＤＨＥレベルとＶＤＤレベルとの間で遷移させる。
【０１９４】
また、レベルシフト回路３１４の高電圧側の電源をヒューズプログラムイネーブル信号ＦＰＥＮで制御して、レベルシフト回路３１４の誤動作による電気ヒューズ素子の誤切断を防止することができるようにしたので、プログラム・コントロール回路３００からＮＡＮＤ回路（図１参照）を削除し、レベルシフト回路３１４の出力ＬＳ２ｍＯＵＴにより、信号ＶＧＢをＶＤＤＨＥレベルおよびＶＤＤレベルにする第２および第３のスイッチトランジスタ（ＮＭＯＳトランジスタ３１２およびＰＭＯＳトランジスタ３１３）のオン／オフ動作を制御する構成とした。したがって、本実施の形態４では、前述の実施の形態１と異なり、プログラムイネーブル切換信号ＰＲＧｍＩＮは生成されない。
【０１９５】
図１０は、本発明の実施の形態４における電気ヒューズ回路の動作を示す波形図である。図１０に示すように、本発明の実施の形態４における電気ヒューズ回路の動作は、前述した実施の形態１における電気ヒューズ回路の動作とほぼ同じとなる（図４参照。）。実施の形態１と異なるのは、プログラム・コントロール回路３００にＮＡＮＤ回路を設けず、レベルシフト回路３１４の出力ＬＳ２ｍＯＵＴにより第２および第３のスイッチトランジスタ（ＮＭＯＳトランジスタ３１２およびＰＭＯＳトランジスタ３１３）のオン／オフ動作を制御する構成としたので、プログラムイネーブル切換信号ＰＲＧｍＩＮが生成されていない点である。
【０１９６】
本実施の形態４によれば、電源とは独立した制御端子から入力するヒューズプログラムイネーブル信号ＦＰＥＮをレベルシフト回路３１４の高電圧側の電源として用いるので、例えば、当該電気ヒューズ回路をシステムＬＳＩチップに配置した場合に、電源配線による電圧ドロップによりＮＭＯＳトランジスタ３１２の電流能力を十分に得ることができない状態となっても、図示しない制御端子から入力する信号ＦＰＥＮの電圧レベルを高めることで、電流能力をあげることができ、電気ヒューズ素子１０１のプログラムを安定して行うことができる。
【０１９７】
あるいは、ＲＡＭ冗長救済用のヒューズ素子として当該電気ヒューズ回路を用いた場合に、ＲＡＭの検査において電源電圧を低下させた状態で不良が確認されたとしても、上記したように、信号ＦＰＥＮの電圧レベルを高めることで、電流能力をあげることができるので、良品への切り替えプログラムを安定して行うことができる
【産業上の利用可能性】
【０１９８】
本発明にかかる電気ヒューズ回路は、ヒューズ素子を溶断状態にするのに必要な電流を流すためのスイッチトランジスタとしてｌｏｇｉｃ系のトランジスタを用いることができ、小面積化を実現でき、ＲＡＭ冗長救済用のヒューズ素子として電気ヒューズ回路を用いた場合に有用である。また、例えば、機器固有のシステム設定を記録するＩＤ機能、あるいは情報の保護を行うセキュアＩＤ機能を持ったシステムＬＳＩチップや、ロット番号、チップの座標位置、出荷工程での検査記録等を各チップ毎に記録し、不良解析等のトレースを可能とするチップＩＤ機能を持った半導体チップや、物流管理、あるいは航空手荷物の識別などのトラッキングを目的としたＩＣタグなどに利用されるＯＴＰメモリとして有用である。
【図面の簡単な説明】
【０１９９】
【図１】本発明の実施の形態１の電気ヒューズ回路の構成を示す回路図
【図２】同実施の形態１の電気ヒューズ回路における電気ヒューズコアが備えるレベルシフト回路の構成を示す回路図
【図３】同実施の形態１の電気ヒューズ回路におけるプログラム・コントロール回路が備えるレベルシフト回路の構成を示す回路図
【図４】同実施の形態１の電気ヒューズ回路の動作を示す波形図
【図５】本発明の実施の形態２の電気ヒューズ回路の構成を示す回路図
【図６】同実施の形態２の電気ヒューズ回路の動作を示す波形図
【図７】本発明の実施の形態３の電気ヒューズ回路の構成を示す回路図
【図８】同実施の形態３の電気ヒューズ回路の動作を示す波形図
【図９】本発明の実施の形態４の電気ヒューズ回路の構成を示す回路図
【図１０】同実施の形態４の電気ヒューズ回路の動作を示す波形図
【図１１】従来の電気ヒューズ回路の構成を示す回路図
【図１２】従来の電気ヒューズ回路、および本発明の実施の形態１ないし４の電気ヒューズ回路におけるシフトレジスタの構成を示す回路図
【図１３】従来の電気ヒューズ回路の動作を示す波形図
【符号の説明】
【０２００】
１００、４００      電気ヒューズコア
１０１、４０１      電気ヒューズ素子
１０２      １．２Ｖ＿ｌｏｇｉｃ系のＮＭＯＳトランジスタ（第１のスイッチトランジスタ）
１０３、４０３      ＡＮＤ回路
１０４、１１３      レベルシフト回路
１０５、１１１      ＡＮＤ回路
１０６、１０８      １．２Ｖ＿ｌｏｇｉｃ系のＮＭＯＳトランジスタ
１０７      インバータ回路
１０９、１１０      １．２Ｖ＿ｌｏｇｉｃ系のＰＭＯＳトランジスタ
１１２      １．２Ｖ＿ｌｏｇｉｃ系のＰＭＯＳトランジスタ（第１のスイッチトランジスタ）
１１４      インバータ回路
２００      プログラム・シフトレジスタブロック
２０１      シフトレジスタ
２０２、２０５      ＣＭＯＳゲート回路
２０３、２０６      インバータ回路
２０４、２０７      トライステート型インバータ回路
３００      プログラム・コントロール回路
３０１      ３．３Ｖ＿ＩＯ系のＰＭＯＳトランジスタ（第２のスイッチトランジスタ）
３０２      ３．３Ｖ＿ＩＯ系のＮＭＯＳトランジスタ（第３のスイッチトランジスタ）
３０３      インバータ回路
３０４      ＡＮＤ回路
３０５、３１４      レベルシフト回路
３０６      ＮＡＮＤ回路
３０７、３０９      ３．３Ｖ＿ＩＯ系のＮＭＯＳトランジスタ
３０８      インバータ回路
３１０、３１１      ３．３Ｖ＿ＩＯ系のＰＭＯＳトランジスタ
３１２      ３．３Ｖ＿ＩＯ系のＮＭＯＳトランジスタ（第２のスイッチトランジスタ）
３１３      ３．３Ｖ＿ＩＯ系のＰＭＯＳトランジスタ（第３のスイッチトランジスタ）
４０２      ＮＭＯＳトランジスタ（３．３Ｖ＿ＩＯ系のトランジスタ）
【図１】
2008192779.tif 000003
【図２】
2008192779.tif 000004
【図３】
2008192779.tif 000005
【図４】
2008192779.tif 000006
【図５】
2008192779.tif 000007
【図６】
2008192779.tif 000008
【図７】
2008192779.tif 000009
【図８】
2008192779.tif 000010
【図９】
2008192779.tif 000011
【図１０】
2008192779.tif 000012
【図１１】
2008192779.tif 000013
【図１２】
2008192779.tif 000014
【図１３】
2008192779.tif 000015