(57)【要約】【課題】電流加算型Ｄ／Ａ変換器は出力のボトムが０Ａ（０Ｖ）であるため、このＤ／Ａ変換器出力を後段に接続するアナログ回路の入力レンジに調整するインターフェイス回路が不可欠であった。また、インターフェイス回路自体に精度が要求されるために回路面積や消費電流が増大するという課題があった。【解決手段】電流加算型Ｄ／Ａ変換器の＋側出力端子にＩ−Ｖ変換用の抵抗素子とオフセット用抵抗素子を直列接続し、前記電流加算型Ｄ／Ａ変換器の−側出力端子を前記抵抗素子間に接続する。これにより、常に電流加算型Ｄ／Ａ変換器の総出力電流がオフセット抵抗に流れることになるため、一定のオフセット電圧を得られる。つまり、従来のインターフェイス回路が不要になり、回路削減と電流削減が容易に実現できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
＋側出力端子および−側出力端子にそれぞれ抵抗素子を接続し、入力されるデジタルデータに対応する＋側出力電流および−側出力電流を前記抵抗素子によって電流−電圧変換し、変換した＋側電圧を外部出力端子から入力クロックのタイミングで出力する電流加算型Ｄ／Ａ変換器において、
一方の信号電極が前記＋側出力端子に接続され、他方の信号電極が前記−側出力端子に接続され、前記＋側出力電流を電流−電圧変換してＤ／Ａ変換器外部へ出力するための第１抵抗素子と、
一方の信号電極が前記−側出力端子に接続され、他方の信号電極が接地され、前記＋側出力電流と前記−側出力電流の総和電流を電流−電圧変換してオフセット電圧を生成するための第２抵抗素子と、
−側の入力端子が前記−側出力端子に接続され、＋側の入力端子が任意の基準電圧に接続され、出力端子を前記−側の入力端子にフィードバックして前記基準電圧と同等電圧を維持するように動作するＯＰアンプからなる電流加算型Ｄ／Ａ変換器。
【請求項２】
前記電流加算型Ｄ／Ａ変換器は、クロックの入力がなくても前記デジタルデータのタイミングでＤ／Ａ変換した電圧を出力することを特徴とする請求項１記載の電流加算型Ｄ／Ａ変換器。
【請求項３】
前記基準電圧は、バンドギャップリファレンス回路で生成されることを特徴とする請求項２記載の電流加算型Ｄ／Ａ変換器。
【請求項４】
前記基準電圧は、外部端子から直接設定されることを特徴とする請求項２記載の電流加算型Ｄ／Ａ変換器。
【請求項５】
前記基準電圧は、次段に接続されるアナログ回路の入力レンジに応じて最適な電圧値に設定されることを特徴とする請求項２記載の電流加算型Ｄ／Ａ変換器。
【請求項６】
前記第１抵抗素子と前記第２抵抗素子は、所望の出力電圧レンジを実現するように可変抵抗であることを特徴とする請求項２から請求項５記載の電流加算型Ｄ／Ａ変換器。
【請求項７】
前記次段に接続されるアナログ回路は、サンプルホールド回路であることを特徴とする請求項６記載の電流加算型Ｄ／Ａ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
電流加算型Ｄ／Ａ変換器と後段回路とのインターフェイスを簡易的に実現する技術に関するものである。
【背景技術】
【０００２】
電流加算型Ｄ／Ａ変換器の消費電流は常時一定で、入力ビットに応じて＋側出力端子（Ｄ／Ａ変換用電流出力）と−側出力端子（廃棄用電流出力）に電流を振り分ける構成となっているため、一般に消費電力の削減が困難である。廃棄側に出力される電流をシステム内に利用してＤ／Ａ変換器出力の周波数特性を一定にする手法（特許文献１参照）が提案されている。
【特許文献１】特開２００３−３３８７５９号公報（第１頁、代表図面）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
図２は、一般的な電流加算型のＤ／Ａ変換器と周辺回路との関係の一例を示す図である。図２において、２１は電流加算型Ｄ／Ａ変換器、２２はＤ／Ａ変換器２１の−側出力端子に接続された抵抗素子、２３はＤ／Ａ変換器２１の＋側出力端子に接続された抵抗素子でそれぞれの抵抗素子の他方の信号電極は接地されている。２４はＤ／Ａ変換器２１の出力端子、２５は周辺回路の一例として図示した抵抗素子Ｒｏと容量素子Ｃｏから構成されるローパスフィルタである。
【０００４】
簡単に動作を説明する。電流加算型Ｄ／Ａ変換器２１において、入力される所定数のビット幅を持つデジタルデータに対応した値の＋側出力電流（Ｉ＋）が抵抗素子２３により電流−電圧変換され出力端子２４に出力される。出力端子２４には周辺回路２５が接続され所望のアナログ信号処理（ここでは、ローパスフィルタ）が行われる。また、−側出力端子と接地（ＧＮＤ）との間には抵抗素子２２が接続されている。通常、−側出力電流は不使用となっている。
【０００５】
さらに図３において、一般的な電流加算型のＤ／Ａ変換器と周辺回路の別の関係の一例を説明する。３１は電流加算型Ｄ／Ａ変換器、３２はＤ／Ａ変換器３１の−側出力端子に接続された抵抗素子で他方の信号電極は接地されている。３３、３４はＤ／Ａ変換器３１の＋側出力端子に接続された抵抗素子で、抵抗素子３４の他方の信号電極は接地されている。もうひとつの抵抗素子３３の他方の信号電極はＤ／Ａ変換器３１の出力端子３６と電流源３５に接続されている。電流源３５の他方の信号電極はアナログ電源（ＡＶＤＤ）と接続されている。３７は周辺回路の一例として図示したスイッチング回路ＳＷと容量素子Ｃｓｈとバッファ回路３８で構成されるサンプルホールド回路である。
【０００６】
簡単に動作を説明する。電流加算型Ｄ／Ａ変換器３１において、入力される所定数のビット幅を持つデジタルデータに対応した値の＋側出力電流（Ｉ＋）が抵抗素子３４により電流−電圧変換される。次に、電流源３５の電流と抵抗素子３３において任意のオフセット電圧が付加されて出力端子３６に出力される。出力端子３６には周辺回路３７が接続され所望のアナログ信号処理（ここでは、サンプルホールド）が行われる。また、−側出力端子と接地（ＧＮＤ）との間には抵抗素子３２が接続されている。通常、−側出力電流は不使用となっている。
【０００７】
電流加算型Ｄ／Ａ変換器は、通常出力のボトムが０Ａ（０Ｖ）であるため、図３に示すようにＤ／Ａ変換器にサンプルホールド回路３７を接続した場合、出力電圧がスイッチング回路ＳＷやバッファ回路３８の入力レンジに入るように電流源３５と抵抗素子３３でオフセット電圧を生成するためのインターフェイス回路が必要になる。また、このインターフェイス回路自体にも精度が要求されるため、回路面積や消費電流が増大するという課題がある。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の構成を以下に説明する。
【０００９】
入力される所定数のビット幅を持つデジタルデータを入力とし、このデジタルデータに対応した値の＋側出力電流（Ｉ＋）と−側出力電流（Ｉ−）を出力する電流加算型Ｄ／Ａ変換器と、一方の信号電極がＤ／Ａ変換器の＋側出力端子に接続され、他方の信号電極が−側出力端子に接続され、＋側出力電流を電流−電圧変換してＤ／Ａ変換器外部へ出力するための第１抵抗素子と、一方の信号電極がＤ／Ａ変換器の−側出力端子に接続され、他方の信号電極が接地され、＋側出力電流と−側出力電流の総和電流を電流−電圧変換してオフセット電圧を生成するための第２抵抗素子と、−側の入力端子がＤ／Ａ変換器の−側出力端子に接続され、＋側の入力端子が任意の基準電圧に接続され、出力端子を−側の入力端子にフィードバックして基準電圧と同等電圧を維持するように動作するＯＰアンプからなる電流加算型Ｄ／Ａ変換器。
【発明の効果】
【００１０】
以上のように、本発明の電流加算型Ｄ／Ａ変換器を用いれば、常に電流加算型Ｄ／Ａ変換器の総出力電流が第２の抵抗素子に流れることになるため、一定のオフセット電圧を得ることができる。そのため、従来は後段に接続するアナログ回路の入力レンジに調整するために必要であった、電流源と抵抗素子を用いたオフセット電圧を生成用インターフェイス回路が不要になり、回路削減と消費電流削減が容易に実現できる。
【発明を実施するための最良の形態】
【００１１】
図１は、本発明の実施例を代表する図面である。  
【００１２】
図１において、１１は入力される所定数のビット幅を持つデジタルデータを入力とし、このデジタルデータに対応した値の＋側出力電流（Ｉ＋）と−側出力電流（Ｉ−）を出力する電流加算型Ｄ／Ａ変換器（ＤＡＣ）である。１２は一方の信号電極がＤＡＣ１１の＋側出力端子に接続され、他方の信号電極が−側出力端子に接続され、＋側出力電流を電流−電圧変換して出力する第１抵抗素子である。１３は一方の信号電極がＤＡＣ１１の−側出力端子に接続され、他方の信号電極が接地され、＋側出力電流と−側出力電流の総和電流を電流−電圧変換してオフセット電圧を生成する第２抵抗素子である。１４は基準電圧（Ｖｒｅｆ）、１５は−側の入力端子がＤＡＣ１１の−側出力端子に接続され、＋側の入力端子が基準電圧１４に接続され、出力端子を−側の入力端子にフィードバックして基準電圧と同等電圧を維持するように動作するＯＰアンプからなる電流加算型Ｄ／Ａ変換器である。
【００１３】
この電流加算型Ｄ／Ａ変換器を用いることで、インターフェイス回路なしに信号を歪ませることなく周辺回路を接続させることができる。そのため、回路面積や消費電流の削減を実現できる。
【００１４】
（実施の形態１）
以下、本発明の１実施形態として、図面を参照しながら説明を行う。
【００１５】
図４は本発明の第１の実施形態における電流加算型Ｄ／Ａ変換器を説明する構成例を示すものである。図４において、１１は所定数のビット幅を持つデジタルデータに対応した電流を＋側と−側から出力する電流加算型Ｄ／Ａ変換器、１２は電流加算型Ｄ／Ａ変換器１１の＋側出力端子と−側出力端子間に接続され、＋側出力電流（Ｉ＋）を電流−電圧変換して出力電圧を出力する第１の抵抗素子、１３は電流加算型Ｄ／Ａ変換器１１の−側出力端子と接地（ＧＮＤ）間に接続され、＋側出力電流（Ｉ＋）と−側出力電流（Ｉ−）の総和電流を電流−電圧変換してオフセット電圧を生成する第２の抵抗素子、１４は任意の基準電圧、１５は電流加算型Ｄ／Ａ変換器の−側出力端子に発生するオフセット電圧を基準電圧にフィードバック制御するＯＰアンプ回路、１６は電流加算型Ｄ／Ａ変換器１１の外部出力端子、３７は図３でも説明したサンプルホールド回路である。基準電圧１４は通常数百ｍＶに設定される。
【００１６】
この電流加算型Ｄ／Ａ変換器を用いることで、容易に数百ｍＶのオフセット電圧を付加させることができるため、サンプルホールド回路３７の構成素子であるスイッチング回路ＳＷやバッファ回路３８の入力レンジに入れることができ、インターフェイス回路なしに信号を歪ませることなく周辺回路を接続させることができる。そのため、回路面積や消費電流の削減を実現できる。
【００１７】
（実施の形態２）
次に図には説明しないが、第２の実施形態における電流加算型Ｄ／Ａ変換器の一例を説明する。図４における基準電圧１４は、バンドギャップレファレンス回路として回路内に生成することも、外部端子から設定する構成にすることも可能である。基準電圧１４は通常数百ｍＶに設定される。
【００１８】
この電流加算型Ｄ／Ａ変換器を用いることで、容易に数百ｍＶのオフセット電圧を付加させることができるため、サンプルホールド回路３７の構成素子であるスイッチング回路ＳＷやバッファ回路３８の入力レンジに入れることができ、インターフェイス回路なしに信号を歪ませることなく周辺回路を接続させることができる。そのため、回路面積や消費電流の削減を実現できる。
【００１９】
（実施の形態３）
次に、第３の実施形態における電流加算型Ｄ／Ａ変換器の一例を図５を用いて説明する。基本的には図４と同じであるが、第１の抵抗素子１２ａと第２の抵抗素子１３ａと基準電圧１４ａが任意に可変する構成にすることも可能である。
【００２０】
この電流加算型Ｄ／Ａ変換器を用いることで、任意のオフセット電圧と電流加算型Ｄ／Ａ変換器の出力電圧のレンジを調整することができるため、サンプルホールド回路３７の構成素子であるスイッチング回路ＳＷやバッファ回路３８の入力レンジに容易に入れることができ、インターフェイス回路なしに信号を歪ませることなく周辺回路を接続させることができる。そのため、回路面積や消費電流の削減を実現できる。
【産業上の利用可能性】
【００２１】
本発明にかかる電流加算型Ｄ／Ａ変換器は、後段に接続する回路にオフセット電圧が必要となる回路全般に対して、容易にオフセット電圧を付加することができるものである。
【図面の簡単な説明】
【００２２】
【図１】本発明の代表図
【図２】一般的な電流加算型Ｄ／Ａ変換器と接続例１を示す図
【図３】一般的な電流加算型Ｄ／Ａ変換器と接続例２を示す図
【図４】第１の実施形態の一例を示す図
【図５】第３の実施形態の一例を示す図
【符号の説明】
【００２３】
１１  電流加算型Ｄ／Ａ変換器
１２、１３、２２、２３、Ｒｏ、３２、３３、３４  抵抗素子
１４  基準電圧
１５  ＯＰアンプ回路
２５  ローパスフィルタ
３７  サンプルホールド回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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