(57)【要約】【課題】基板の平坦化を具現することができ、基板におけるＣｕの電極機能を維持しながら、チタニアナノシートとの接着力を向上することができ、パターニングされた基板上に所望の形状、層数、及び厚さを有するチタニアナノシートを具現することができる、キャパシタ及びその製造方法を提供する。 【解決手段】本発明によるキャパシタは、基板と、基板の一面に形成される高分子層と、高分子層に選択的に形成される回路パターンと、回路パターンに対応するチタニアナノシートを含むことを特徴とする。【選択図】図２
2008270804.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の一面に形成される高分子層と、
前記高分子層に選択的に形成される回路パターンと、
前記回路パターンに対応して設けられたチタニアナノシートのパターン、
とを含むキャパシタ。
【請求項２】
前記基板は、銅張積層板であることを特徴とする請求項１に記載のキャパシタ。
【請求項３】
前記基板の一面と前記高分子層との間に、前記高分子層を前記基板の一面に接着させる接着剤層をさらに含むことを特徴とする請求項１に記載のキャパシタ。
【請求項４】
前記高分子層と前記回路パターンとの間に、シード層をさらに含むことを特徴とする請求項１に記載のキャパシタ。
【請求項５】
前記シード層が、スパッタリング方法で形成されることを特徴とする請求項４に記載のキャパシタ。
【請求項６】
前記回路パターンに対応し、前記回路パターンと前記チタニアナノシートとの間にＴｉ層をさらに含むことを特徴とする請求項１に記載のキャパシタ。
【請求項７】
前記Ｔｉ層は、スパッタリング方法で形成されることを特徴とする請求項６に記載のキャパシタ。
【請求項８】
前記Ｔｉ層の厚さは、２００〜３００ｎｍであることを特徴とする請求項６に記載のキャパシタ。
【請求項９】
基板に高分子層を形成するステップと、
前記高分子層にメッキ層を形成するステップと、
前記メッキ層を選択的に除去して回路パターンを形成するステップと、
前記回路パターンに対応してチタニアナノシートのパターンを積層するステップ、
とを含むキャパシタの製造方法。
【請求項１０】
前記基板は、銅張積層板であることを特徴とする請求項９に記載のキャパシタの製造方法。
【請求項１１】
前記高分子層を形成するステップは、接着剤層を用いて、前記高分子層を前記基板に接着させるステップを含むことを特徴とする請求項９に記載のキャパシタの製造方法。
【請求項１２】
前記高分子層を形成するステップ以降に、プラズマ処理ステップをさらに含むことを特徴とする請求項９に記載のキャパシタの製造方法。
【請求項１３】
前記プラズマ処理ステップ以降に、前記高分子層にシード層を積層するステップをさらに含むことを特徴とする請求項１２に記載のキャパシタの製造方法。
【請求項１４】
前記シード層の積層ステップは、スパッタリング方法で行われることを特徴とする請求項１３に記載のキャパシタの製造方法。
【請求項１５】
前記回路パターンの形成ステップは、
前記メッキ層に第１メッキレジストを積層し、選択的に除去するステップと、
露出された前記メッキ層をエッチングするステップと、
除去後に残っている前記第１メッキレジストを剥離するステップ、
とを含むことを特徴とする請求項９に記載のキャパシタの製造方法。
【請求項１６】
チタニアナノシートの積層ステップは、
前記回路パターンの以外の部分に第２メッキレジストを積層するステップと、
前記回路パターンと前記第２メッキレジストにＴｉ層を塗布するステップと、
前記Ｔｉ層が塗布された前記第２メッキレジストを選択的に除去するステップと、
前記チタニアナノシートを、前記Ｔｉ層が塗布された前記回路パターンに対応するように接着させるステップ、
とを含むことを特徴とする請求項１５に記載のキャパシタの製造方法。
【請求項１７】
前記Ｔｉ層の塗布ステップは、スパッタリング方法で行われることを特徴とする請求項１６に記載のキャパシタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタ及びその製造方法に関する。
【背景技術】
【０００２】
最近、電子産業の技術発達に伴い、軽薄短小及びユビキタスへの実現に関する消費者の 欲求が強くなり、多様な分野での技術の結合が盛んである。
【０００３】
このような技術的欲求に応えるため、電気、電子、通信技術、電子素材及び部品における多様な技術発展は、個別的発達と市場展望に基づいた研究開発とをベースにして、多様な分野で個別的または統合的に行われている。
【０００４】
これらの多様な技術中、特に、軽薄短小電子製品において、先端機能の発現とともに、その設計の基本的なベースとなる先端素材の電子部品化に対する現実化を可能とさせる方法の一例として、近年のデジタルＩＣチップが挙げられる。これは、以前と比べ動作周波数はさらに高周波化され、動作電圧は低くなったので、安定した電源を供給することができる。
【０００５】
また、スイッチングノイズを除去するために、低インピーダンスのデカップリングキャパシタに対する必要性が高まっている。
【０００６】
デカップリングキャパシタは、ＩＣチップに近接するほど、インピーダンスを低めることができるので、ＩＣ上にこれらキャパシタを形成する技術に関する報告が多数出ている。
【０００７】
オフチップキャパシタを用いるとき、キャパシタをプリント基板（ＰＣＢ）やＩＣパッケージに取り付けて使用するが、この場合、チップからこれらキャパシタまでの電線の長さに応じる寄生インダクタンスのため、高周波特性が低下する問題がある。
【０００８】
また、シリコンを用いてトランジスタを形成する工程中、キャパシタを形成する場合に、次のような二つの問題点が生じる。
【０００９】
先ず、チップ内部の電極材料として使っている物質の抵抗値が高いことから、製作されたキャパシタのＱ値が１０以上であるキャパシタを生産することが困難である。また、チップ内部に受動素子を設ける場合には、製作工程が複雑であるため工程費が増加することから、単位面積当たりコストが増加するという問題点が発生する。
【００１０】
したがって、多様な回路設計に対する技術発達とともに、デカップリングの機能向上及び生産効率を高めることができる素材工程技術が要求されている。
【００１１】
近年、高誘電率の新規材料の登場とともに、この材料を低温から形成できるようにする多様な方法が提案されている。これらの素材をＰＣＢ工程に採用するときには、基板回路上に既存の他の部品とともに所望する配線やデザインが可能になるべきである。
【００１２】
しかし、提案されている多くの素材は、両端の電極付着による基本的なキャパシタとしての役割だけに集中しており、誘電材料をＰＣＢ上に作製できる構造や方法については以下のような問題点がある。
【００１３】
先ず、ＰＣＢ上のコア材料として用いられる銅張積層板の平坦度が低いため、表面に誘電材料を積層する際に問題が生じる。
【００１４】
また、銅張積層板のＣｕと誘電材料との接着力が低いため、Ｐｔ、Ａｕなどの高価の薄膜蒸着が必要となる。
【００１５】
また、誘電材料を所望の形態にパターニングすることができないため、電子素材として用いることが困難である。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
こうした従来技術の問題点に鑑み、本発明は、プリント基板（ＰＣＢ）での銅張積層板の平坦度を高め、かつ、Ｃｕと誘電材料との接着力を高めて、誘電材料を所望の形態にパターニングすることができるキャパシタ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明の一実施形態によれば、基板と、基板の一面に形成される高分子層と、高分子層に選択的に形成される回路パターンと、回路パターンに対応して設けられたチタニアナノシートのパターンを含むキャパシタが提供される。
【００１８】
基板は、銅張積層板であり、基板の一面と高分子層との間に、高分子層を基板の一面に接着させる接着剤層をさらに含むことができる。
【００１９】
高分子層と回路パターンとの間に、シード層をさらに含むことができ、シード層は、スパッタリング方法で形成されてもよい。
【００２０】
回路パターンに対応し、回路パターンとチタニアナノシートとの間にＴｉ層をさらに含むことができ、Ｔｉ層は、スパッタリング方法で形成されてもよく、Ｔｉ層の厚さは、２００〜３００ｎｍであることが好ましい。
【００２１】
本発明の他の実施形態によれば、基板に高分子層を形成するステップと、高分子層にメッキ層を形成するステップと、メッキ層を選択的に除去して回路パターンを形成するステップと、回路パターンに対応してチタニアナノシートのパターンを積層するステップを含むキャパシタの製造方法が提供される。
【００２２】
ここで、基板は銅張積層板であることが好ましい。
【００２３】
高分子層の形成ステップは、接着剤層を用いて、高分子層を基板に接着させるステップを含むことができ、高分子層の形成ステップ以降に、プラズマ処理ステップをさらに含むことができる。
【００２４】
プラズマ処理ステップ以降に、スパッタリング方法で高分子層にシード層を積層するステップをさらに含むことができる。
【００２５】
回路パターンの形成ステップは、メッキ層に第１メッキレジストを積層し、選択的に除去するステップと、露出されたメッキ層をエッチングするステップと、除去後に残っている第１メッキレジストを剥離するステップを含むことができる。
【００２６】
チタニアナノシート積層ステップは、回路パターンの以外の部分に第２メッキレジストを積層するステップと、回路パターンと第２メッキレジストにＴｉ層を塗布するステップと、Ｔｉ層が塗布された第２メッキレジストを選択的に除去するステップと、Ｔｉ層が塗布された回路パターンに対応してチタニアナノシートを接着させるステップを含むことができる。
【００２７】
ここで、Ｔｉ層の塗布ステップは、スパッタリング方法で形成されてもよい。
【００２８】
前述した以外の他の実施形態、特徴、利点が以下の図面、本発明の特許請求の範囲、及び発明の詳細な説明から明確になるだろう。
【発明の効果】
【００２９】
本発明の好ましい実施例によれば、高分子層を積層することにより基板を平坦にすることができ、Ｔｉ層を積層することにより基板におけるＣｕの電極機能を維持し、かつチタニアナノシートとの接着力を向上することができ、パターニングされた基板上に所望の形状、層数、及び厚さを有するチタニアナノシートを作製することができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施形態に係るキャパシタ及びその製造方法を添付図面を参照して詳細に説明する。同一かつ対応する構成要素は、同一の図面番号を付し、これに対する重複説明は省略する。
【００３１】
図１は、本発明の一実施形態によるキャパシタを示す断面図である。図１を参照すると、エポキシ層１、基板２、銅張層３、接着剤層５、高分子層７、シード層９、回路パターン１２、Ｔｉ層１７、及びチタニアナノシート１９が示されている。
【００３２】
本実施形態での基板２とは、エポキシ層１の両面に銅張層３が積層された銅張積層板（ＣＣＬ）のことを意味する。ＣＣＬにおいて銅張層３は、銅箔の製造工程上、一面の粗い面と他面の滑らかな面とで構成され得る。本実施形態では、銅張積層板の粗い面を第一面と定義する。
【００３３】
露出される銅張積層板の第一面が粗い面であるので、後述するナノメートルスケールのチタニアナノシート１９を銅張積層板に積層する際に、粗い突起のため、表面の完全な積層ができないという問題点がある。
【００３４】
したがって、これを補うために、基板２の粗い面の一面とチタニアナノシート１９との間に高分子層７を介在させて、基板２の平坦度を維持できるようにする。高分子層７は、基板２の平坦度を確保するために、ポリマー材料をフィルム形態に積層したものであって、これにより、銅張積層板の一面の粗さを緩和させることができる。
【００３５】
このとき、基板２の一面と高分子層７との間に、高分子層７を基板２の一面に接着させる接着剤層５をさらに含むことができる。接着剤層５としては、あまり厚くならないように、非常に薄い薄膜形態の高分子接着シートを使用すればよい。
【００３６】
また、基板材料としての高分子層７は、所定の熱膨張特性を満たすために、積層の前に高温で充分に処理して、安定した状態を維持するようにする。
【００３７】
銅張積層板の一面に接着剤層５を介在して高分子層７を積層することにより、基板２の平坦化を維持した後に、高分子層７表面の前処理のために、プラズマ処理を行うことができる。プラズマ処理をすることから、高分子層７上にメッキのための後述するシード（seed）層９が安定に付着できる。
【００３８】
プラズマ処理を実施しないと、シード層９と高分子層７との間の高い接着力を得ることができないため、信頼性に問題が生じるおそれがある。
【００３９】
シード層９は、高分子層７と回路パターン１２との間に、スパッタリング方法で形成できるが、これに限定されず、当業者が容易に実施できる他の方法で形成できることは勿論である。
【００４０】
シード層９を電解メッキしてメッキ層を形成し、図１に示すように、メッキ層を選択的に除去して回路パターン１２を形成することができる。回路パターン１２に後述するチタニアナノシート１９を積層することにより、基板２の一面に直接チタニアナノシート１９を積層することに比べて、表面の粗さによりナノシート１９の効果的な積層ができなかった問題点を解決することができる。
【００４１】
Ｔｉ層１７は、回路パターン１２に対応し、回路パターン１２に後述するチタニアナノシート１９を接着させる役割をする。
【００４２】
チタニアナノシート１９は、ＴｉＯ２からなるため、基板材料であるＣＣＬのＣｕ表面上には付着できない。このＣｕの表面特性を、電極の基本的な機能を維持しながらも、接着力を持つように、チタニアナノシート１９と回路パターン１２との間に薄膜のＴｉ層１７が設けられている。
【００４３】
このとき、高分子層７に施したプラズマ前処理の効果が消える前に、Ｔｉ層１７をスパッタリング方法で形成する。
【００４４】
また、Ｔｉ層１７は、約２００〜３００ｎｍの厚さであることが好ましく、Ｔｉ層１７にチタニアナノシート１９を形成すると、構成成分間の親和度が非常に高くなり、積層が容易にできるだけでなく、接着力も共に確保することができる。
【００４５】
チタニアナノシート１９は、回路パターン１２に対応して積層されたＴｉ層１７に積層されるので、結果的に回路パターン１２に対応してチタニアナノシート１９を積層することができる。
【００４６】
回路パターン１２に対応するチタニアナノシート１９を直接積層することもでき、Ｔｉ層１７が塗布されたメッキ層にチタニアナノシート１９を積層した後に、高分子層７が選択的に露出されるように除去することにより、回路パターン１２に対応するチタニアナノシート１９を積層することもできる。
【００４７】
チタニアナノシート１９は、チタニア薄片粒子を基板にレイヤとして吸着させて形成することができ、超薄膜のチタニアナノシート１９を作製することもできる。
【００４８】
したがって、チタニアナノシート１９を所望する形状にパターニングすることができ、積層工程に応じて所望する層数や厚さを調節することができる。これにより、高誘電率のチタニアナノシート１９を所望の領域に所望する形状に形成することができるため、高誘電率の材料を必要とする多様な電気素材に適用することが可能になる。
【００４９】
特に、シリコンウェハのような半導体用高純度の精密な材料だけでなく、Ｃｕのような一般の電極素材を使うＰＣＢ上にも所望する誘電形態で製造できるという長所がある。
【００５０】
より具体的には、多層構造のＰＣＢ上に表面実装される受動素子の領域限界の問題点を、受動素子を基板内層に内蔵する工法を適用して効果的に解決することができる。このとき、既存材料の単純内蔵だけでは解決できなかった電気的特性を解決するために、薄膜形態の高誘電率の素材を必ず使用することになる。
【００５１】
高誘電率のナノシートの積層は、既存の非晶質誘電体のスパッタリング、原子層の蒸着またはパルスレーザー蒸着法のような高費用の薄膜蒸着装備を使用する代わりに、低温からも容易に積層することができる。また、高誘電率を有するナノシートを用いて板状構造で、かつ、所望する多層の形状に容易に誘電層を形成できるので、受動素子の内蔵ＰＣＢの製造に効果的に使用できる。
【００５２】
図２は、本発明の一実施形態に係るキャパシタの製造方法を示すフローチャートであり、図３は、本発明の一実施形態に係るキャパシタの製造方法を示す工程図である。図３を参照すると、エポキシ層１、基板２、銅張層３、接着剤層５、高分子層７、シード層９、メッキ層１１、回路パターン１２、第１メッキレジスト１３、第２メッキレジスト１５、Ｔｉ層１７、及びチタニアナノシート１９が示されている。
【００５３】
本発明は、プリント基板（ＰＣＢ）に受動素子の内蔵化工法及び薄膜形態の高誘電率を有するチタニアナノシートを用いて、所望する層数やパターニングを作製することができ、銅張積層板の平坦化を確保し、接着力を補強することができるキャパシタの製造方法を提供する。
【００５４】
すなわち、本実施形態に係るキャパシタを製造するためには、先ず、図３の（ａ）に示すように、エポキシ層１とその両面に積層された銅張層３とで構成された基板２を提供する。本実施形態の基板２は、エポキシ層１と銅張層３とで構成された銅張積層板であると定義するものの、これに限定されるものではない。
【００５５】
図３の（ａ）に示されているように、基板２の製造工程上、一面の銅張層３は粗い面で、他面の銅張層３は滑らかな面で構成され得る。銅張積層板は、粗い面が露出されて、次の工程を行う。したがって、基板２の一面である粗い面に、後述するチタニアナノシート１９を直接積層すると、ナノメートルスケールのナノシートを基板表面上に完璧に積層できないという問題点が生じる。
【００５６】
これを補うために、ステップ１００で、基板２の一面に高分子層７を形成する。先ず、図３の（ｂ）に示すように、基板２に接着剤層５を形成する。すなわち、ステップ１０２で、基板２と後述する高分子層７との間に接着剤層５を介在させ、高分子層７を基板２に接着させる。
【００５７】
このとき、接着剤層５は、あまり厚くならないように、非常に薄い薄膜形態の高分子接着シートを使うことが好ましい。
【００５８】
次に、図３の（ｃ）に示すように、接着剤層５に高分子層７を形成する。高分子層７を形成することにより、基板２の粗さを緩和することができ、基板２の平坦度を確保することができる。
【００５９】
高分子層７は、イミドまたはエポキシからなったポリマーで形成され、フィルム形態で積層されて、銅箔表面の厚さを増加させないようにすることがよい。
【００６０】
次に、ステップ１１０で、高分子層７表面の前処理のためにプラズマ処理を行う。プラズマ処理をすることにより、高分子層７にメッキのための金属シード層９が安定に付着できるようになる。したがって、高分子層７とシード層９との接着力を確保することができ、信頼性を高めることができる。
【００６１】
一方、高分子層７を用いた基板２の平坦化技術は、従来の半導体工程で主に用いられている化学機械研磨（ＣＭＰ）やメッキ工程の原理を用いる電解研磨（ＥＰ）に比べて、より一層平坦な基底を得ることができる。
【００６２】
また、このような乾式接着工程を用いると、電解研磨（ＥＰ）や化学機械研磨（ＣＭＰ）のような湿式工程上、通常発生する汚染物質の排出を最小化できるという長所がある。また、低価の高分子材料の乾式接着技術を用いて、より低価のナノ薄膜積層のための高分子層７を製造することができる。
【００６３】
本実施形態から製造された高分子層７は、従来のウェハのような高価な高分子層にだけ可能であったナノシートの積層を、一般のＰＣＢ材料上でも可能とさせる。
【００６４】
その次に、ステップ１２０で、高分子層７にスパッタリング方法を用いてシード層９を積層する。図３の（ｄ）に示すように、高分子層７に電極機能のためのメッキ層１１を形成するために、シード層９を積層する。
【００６５】
ステップ１３０で、積層されたシード層９を電解メッキしてメッキ層１１を形成する。図３の（ｅ）に示すように、Ｃｕ層のメッキ層１１を形成することにより、基板２の一面の銅張層３に比べて、より精巧な表面平坦度を確保することができるので、後述するチタニアナノシート１９を効果的に積層できるようになる。
【００６６】
ステップ１４０で、形成されたメッキ層１１を選択的に除去して回路パターン１２を形成する。先ず、図３の（ｆ）に示すように、ステップ１４２で、メッキ層１１に第１メッキレジスト１３を積層し、回路パターン１２に対応して選択的に除去する。ここで、第１メッキレジスト１３は、ドライフィルムであることが好ましい。
【００６７】
具体的に、第１メッキレジスト１３を塗布し、所望する形状のパターンのマスクフィルムを用いて所望する形状にＵＶ露光することにより、所望のパターンを形成することができる。パターンの形成領域を除いた部分は、現像工程で除去される。
【００６８】
このとき、除去されずに残っているフィルムは、チタニアナノシート１９が積層されるターゲット領域になり得る。
【００６９】
次に、図３の（ｇ）に示すように、ステップ１４４で、選択的に除去された第１メッキレジスト１３で保護されていない露出したメッキ層１１をエッチングし、ステップ１４６で、第１メッキレジスト１３を剥離する。これにより、図３の（ｇ）に示すように、チタニアナノシート１９が積層される回路パターン１２を具現することができる。
【００７０】
次に、ステップ１５０で、回路パターン１２に対応するチタニアナノシート１９を積層する。図３の（ｈ）に示すように、ステップ１５２で、回路パターン１２以外の部分に第２メッキレジスト１５を積層する。このとき、第２メッキレジスト１５は、上述した第１メッキレジスト１３と同じ物質である。
【００７１】
ステップ１５４で、回路パターン１２と第２メッキレジスト１５とに、スパッタリング方法により薄膜のＴｉ層１７を塗布する。図３の（ｉ）に示すように、Ｔｉ層１７を形成することができるが、上述した高分子層７の形成ステップ以降に、シード層９の接着力を高めるためのプラズマ処理の効果が維持されている状態で、Ｔｉ層１７をスパッタリング方法で形成することができる。
【００７２】
より詳細には、Ｃｕエッチングパターンの逆像のイメージをフォトマスクで形成し、ドライフィルム付着、マスク付着、露光、現像などを経て、チタニアナノシート１９が積層される部分以外の領域をドライフィルムで覆い、基板全面にチタニアナノシート１９と回路パターン１２のＣｕとの間の接着力を確保するためのＴｉ層１７を形成する。
【００７３】
チタニアナノシート１９は、ＴｉＯ２からなっているため、Ｃｕ表面上に直接積層することは不可能である。したがって、回路パターン１２のＣｕが電極の機能を維持しながらも、チタニアナノシート１９の構成成分との親和度を高めて接着力を高めることができるＴｉ層１７を積層する。
【００７４】
このとき、Ｔｉ層１７の厚さは、２００〜３００ｎｍであることが好ましい。２００ｎｍ未満であると、回路パターン１２とチタニアナノシート１９との接着力を維持することができないこともあり、３００ｎｍを超過すると、薄膜の誘電材料として機能しなくなることもある。
【００７５】
次に、ステップ１５６で、表面にＴｉ層１７が塗布された回路パターン１２が形成されるように、Ｔｉ層１７が塗布された第２メッキレジスト１５を除去する。図３の（ｊ）に示すように、チタニアナノシート１９が積層されない領域のＴｉ層１７は、第２メッキレジスト１５の剥離工程により除去される。
【００７６】
このとき、第２メッキレジスト１５上に形成されたＴｉ層１７は、厚さが非常に薄くて、外部から浸透する剥離液を効果的に遮断することができないため、最終的にはチタニアナノシート１９が積層される領域以外のＴｉ層１７は完全に除去されることができる。
【００７７】
最後に、ステップ１５８で、チタニアナノシート１９をＴｉ層１７が塗布された回路パターン１２に対応するように接着する。図３の（ｋ）に示すように、パターニングされた回路パターン１２上にチタニアナノシート１９を積層することにより、ナノシート誘電膜を所望する領域上に安定に形成することができ、所望の層数や厚さを有するナノシート誘電膜を具現することができる。
【００７８】
前述した実施形態の以外の多くの実施形態が本発明の特許請求の範囲内に存在する。
【図面の簡単な説明】
【００７９】
【図１】本発明の一実施形態によるキャパシタを示す断面図である。
【図２】本発明の一実施形態によるキャパシタの製造方法を示すフローチャートである。
【図３】本発明の一実施形態によるキャパシタの製造方法を示す工程図である。
【符号の説明】
【００８０】
１：エポキシ層
２：基板
３：銅張層
５：接着剤層
７：高分子層
９：シード層
１１：メッキ層
１２：回路パターン
１３：第１メッキレジスト
１５：第２メッキレジスト
１７：Ｔｉ層
１９：チタニアナノシート
【図１】
2008270804.tif 000003
【図２】
2008270804.tif 000004
【図３】
2008270804.tif 000005