(57)【要約】【課題】受光素子と３つのトランジスタで単位画素が構成されたＣＭＯＳセンサにおいて、飽和シェーディング現象やダイナミックレンジ減少を防止する。【解決手段】全画素共通のドレイン線５７の電圧をオフ状態にする際の遷移時間（立下り時間）を、リセット配線や転送配線の各オフ時の遷移時間の何れに対しても、長くする。このため、ＤＲＮ駆動バッファ１４０を構成するトランジスタのＷ／Ｌ比の適正化を図る、また制御抵抗１４６や電流源をＧＮＤとの間に挿入して、駆動時の動作電流の適正化を図る。これにより、飽和シェーディング量を小さくする。リセットトランジスタをディプレション型にすることで、フローティングディフュージョンへのリーク電流を抑制し、ダイナミックレンジを広げる。【選択図】図１１
2008167478.tif 000002
【特許請求の範囲】
【請求項１】
受光した光に対応する信号電荷を生成する電荷生成部と、
前記電荷生成部により生成された電荷を蓄積する電荷蓄積部と、
前記電荷生成部と前記電荷蓄積部との間に配設され前記電荷生成部により生成された前記信号電荷を前記電荷蓄積部に転送する転送ゲート部と、
前記電荷蓄積部に蓄積されている前記信号電荷に応じた画素信号を生成する画素信号生成部と、
前記電荷蓄積部における前記信号電荷をリセットする、ディプレション型のトランジスタで構成されているリセット部と
を、単位画素の構成要素として含み、
前記画素信号生成部により生成された前記画素信号を受け取る、他の単位画素とともに共通に接続された信号線が設けられており、
前記画素信号生成部により生成された前記画素信号を前記信号線に出力するための画素選択動作が前記電荷蓄積部の電位の制御により行なわれるものである
ことを特徴とする固体撮像装置。
【請求項２】
他の単位画素とともに共通に接続された、前記リセット部および前記画素信号生成部に接続されてなるドレイン配線を備え、
前記リセット部のトランジスタは、オンした状態で、前記電荷蓄積部を、前記ドレイン配線のオン時における電圧レベルに設定可能なものである
ことを特徴とする請求項２に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の単位画素が配列されてなり、アドレス制御により個々の単位画素からの信号を任意選択し読出可能な固体撮像装置に関する。より詳細には、選択トランジスタを持たずに、光電変換素子と３つのトランジスタで単位画素を構成するタイプの固体撮像装置に関する。
【背景技術】
【０００２】
Ｘ−Ｙアドレス型固体撮像素子の一種である増幅型固体撮像素子（ＡＰＳ；Active Pixel Sensor ／ゲインセルともいわれる）は、画素そのものに増幅機能を持たせるために、ＭＯＳ構造などの能動素子（ＭＯＳトランジスタ）を用いて画素を構成している。すなわち、光電変換素子であるフォトダイオードに蓄積された信号電荷（光電子）を前記能動素子で増幅し、画像情報として読み出す。
【０００３】
この種のＸ−Ｙアドレス型固体撮像素子では、たとえば、画素トランジスタが２次元行列状に多数配列されて画素部が構成され、ライン（行）ごとあるいは画素ごとに入射光に対応する信号電荷の蓄積が開始され、その蓄積された信号電荷に基づく電流または電圧の信号がアドレス指定によって各画素から順に読み出される。
【０００４】
＜従来の単位画素の構成；第１例＞
図１９（Ａ）は、従来の単位画素３の第１例を示す図である。この第１例の単位画素３は、ＣＭＯＳセンサとして汎用的な４トランジスタ構成のものであって、従来からよく知られた構成である。
【０００５】
この第１例の単位画素３は、光を電荷に変換する光電変換機能とともに、その電荷を蓄積する電荷蓄積機能の各機能を兼ね備えた電荷生成部３２と、電荷生成部３２に対して、電荷読出部（転送ゲート部／読出ゲート部）の一例である読出選択用トランジスタ３４、リセットゲート部の一例であるリセットトランジスタ３６、垂直選択用トランジスタ４０、およびフローティングディフュージョン３８の電位変化を検知する検知素子の一例であるソースフォロア構成の増幅用トランジスタ４２を有する。
【０００６】
読出選択用トランジスタ３４は、転送配線（読出選択線）５５を介して転送駆動バッファ１５０により駆動されるようになっている。リセットトランジスタ３６は、リセット配線５６を介してリセット駆動バッファ１５２により駆動されるようになっている。垂直選択用トランジスタ４０は、垂直選択線５２を介して選択駆動バッファ１５４により駆動されるようになっている。
【０００７】
また、単位画素３は、電荷蓄積部の機能を備えた電荷注入部の一例であるフローティングディフュージョン３８とからなるＦＤＡ（Ｆｌｏａｔｉｎｇ  Ｄｉｆｆｕｓｉｏｎ  Ａｍｐ）構成の画素信号生成部５を有するものとなっている。フローティングディフュージョン３８は寄生容量を持った拡散層である。
【０００８】
画素信号生成部５におけるリセットトランジスタ３６は、ソースがフローティングディフュージョン３８に、ドレインが電源ＶＤＤにそれぞれ接続され、ゲート（リセットゲートＲＧ）にはリセットパルスＲＳＴがリセット駆動バッファ１５２から入力される。
【０００９】
垂直選択用トランジスタ４０は、ドレインが電源ＶＤＤに、ソースが増幅用トランジスタ４２のドレインにそれぞれ接続され、ゲート（特に垂直選択ゲートＳＥＬＶという）は垂直選択線５２に接続されている。この垂直選択線５２には、垂直選択信号が印加される。増幅用トランジスタ４２は、ゲートがフローティングディフュージョン３８に接続され、ドレインが垂直選択用トランジスタ４０のソースに、ソースは画素線５１を介して垂直信号線５３に接続されている。
【００１０】
このような構成では、フローティングディフュージョン３８は増幅用トランジスタ４２のゲートに接続されているので、増幅用トランジスタ４２はフローティングディフュージョン３８の電位（以下ＦＤ電位という）に対応した信号を、画素線５１を介して垂直信号線５３に出力する。リセットトランジスタ３６は、フローティングディフュージョン３８をリセットする。読出選択用トランジスタ（転送トランジスタ）３４は、電荷生成部３２にて生成された信号電荷をフローティングディフュージョン３８に転送する。垂直信号線５３には多数の画素が接続されているが、画素を選択するのには、選択画素のみ垂直選択用トランジスタ４０をオンする。すると選択画素のみが垂直信号線５３と接続され、垂直信号線５３には選択画素の信号が出力される。
【００１１】
このように、単位画素３は、画素を選択する目的で垂直選択用トランジスタ４０を備えている構成が一般的であり、現在のほとんどのＣＭＯＳセンサにおける単位画素３は、選択トランジスタを持っている。
【００１２】
＜従来の単位画素の構成；第２例＞
これに対して、単位画素３におけるトランジスタが占める面積を少なくすることで画素サイズを小さくする技術として、図１９（Ｂ）に示すように、光電変換素子と３つのトランジスタで単位画素３を構成するもの（以下第２例の単位画素３という）が提案されている（たとえば特許文献１参照）。
【００１３】
【特許文献１】特許第２７０８４５５号公報
【００１４】
この第２例の単位画素３は、光電変換を行なうことで受光した光に対応する信号電荷を生成する電荷生成部３２（たとえばフォトダイオード）と、電荷生成部３２により生成された信号電荷に対応する信号電圧を増幅するための、ドレイン線（ＤＲＮ）に接続された増幅用トランジスタ４２と、電荷生成部３２をリセットするためのリセットトランジスタ３６とを、それぞれ有している。また、図示しない垂直シフトレジスタより転送配線（ＴＲＦ）５５を介して走査される読出選択用トランジスタ（転送ゲート部）３４が、電荷生成部３２と増幅用トランジスタ４２のゲートとの間に設けられている。
【００１５】
増幅用トランジスタ４２のゲートおよびリセットトランジスタ３６のソースは読出選択用トランジスタ３４を介して電荷生成部３２に、リセットトランジスタ３６のドレインおよび増幅用トランジスタ４２のドレインはドレイン線に、それぞれ接続されている。また、増幅用トランジスタ４２のソースは垂直信号線５３に接続されている。読出選択用トランジスタ３４は、転送配線５５を介して転送駆動バッファ１５０により駆動されるようになっている。リセットトランジスタ３６は、リセット配線５６を介してリセット駆動バッファ１５２により駆動されるようになっている。転送駆動バッファ１５０、リセット駆動バッファ１５２とも基準電圧である０Ｖと、電源電圧の２値で動作する。特に、この画素における従来例の読出選択用トランジスタ３４のゲートに供給されるローレベル電圧は０Ｖである。
【００１６】
この第２例の単位画素３においては、第１例と同様に、フローティングディフュージョン３８は増幅用トランジスタ４２のゲートに接続されているので、増幅用トランジスタ４２はフローティングディフュージョン３８の電位に対応した信号を垂直信号線５３に出力する。
【００１７】
リセットトランジスタ３６は、リセット配線（ＲＳＴ）５６が行方向に延びており、ドレイン線（ＤＲＮ）５７は殆どの画素に共通になっている。このドレイン線５７は、ドレイン駆動バッファ（以下ＤＲＮ駆動バッファという）１４０により駆動される。リセットトランジスタ３６はリセット駆動バッファ１５２により駆動され、フローティングディフュージョン３８の電位を制御する。ここで、特許文献１に記載の技術では、ドレイン線５７が行方向に分離されているが、このドレイン線５７は１行分の画素の信号電流を流さなければならないので、実際には列方向に電流を流せるように、全行共通の配線となる。
【００１８】
電荷生成部３２（光電変換素子）にて生成された信号電荷は読出選択用トランジスタ３４によりフローティングディフュージョン３８に転送される。
【００１９】
ここで、第２例の単位画素３には、第１例とは異なり、増幅用トランジスタ４２と直列に接続される垂直選択用トランジスタ４０が設けられていない。垂直信号線５３には多数の画素が接続されているが、画素の選択は、選択トランジスタではなく、ＦＤ電位の制御により行なう。通常は、ＦＤ電位をロー（Ｌｏｗ）にしている。画素を選択するときは、選択画素のＦＤ電位をハイ（Ｈｉｇｈ）にすることで、選択画素の信号を垂直信号線５３に出す。その後、選択画素のＦＤ電位をローに戻す。この操作は１行分の画素に対して同時に行なわれる。
【００２０】
このようにＦＤ電位を制御するためには、１）選択行ＦＤ電位をハイにするときに、ドレイン線５７をハイにし、選択行のリセットトランジスタ３６を通して、そのＦＤ電位をハイにする、２）選択行ＦＤ電位をローに戻すときに、ドレイン線５７をローにし、選択行のリセットトランジスタ３６を通して、そのＦＤ電位をローにする、という動作を行なう。
【００２１】
しかしながら、本願の発明者は、この第２のタイプの単位画素３により構成される固体撮像装置（デバイス）を試作したところ、１）周辺部の画素と中心部の画素で、特性が異なりシェーディング現象が生じる、特に、光電変換素子の蓄積できる最大電荷量（飽和電子数）が中心部では少ない、２）ダイナミックレンジが小さい、という問題点を認識した。
【００２２】
上記２つの問題点に関して、本願発明者は、これらの現象を解析し、以下のことを明らかにした。
【００２３】
１）ドレイン線５７は、画素部のほぼ全域に亘る配線であるので、これを駆動するときに画素部のウェル（Well；以下Ｐ型のウェルで代表的に説明を続ける）の電位が揺れてしまう。Ｐウェルに電位を与えるコンタクトは画素部の周囲に置いているが、このコンタクトから近いか遠いかによって、Ｐウェルの揺れ方が異なり、画素の特性を変化させる。特に、ドレイン線５７をローにするときに、Ｐウェルは負に振られ、このため電荷生成部３２からフローティングディフュージョン３８やＰウェルに信号電荷が漏れてしまう。Ｐウェルのコンタクトから遠い中心部はＰウェルの揺れが大きいので、飽和電子数が中心部で少なくなってしまう。これを飽和シェーディングと呼ぶ。
【００２４】
２）選択行の画素を駆動し信号を読み出す期間（Ｈ無効期間）の後に、その信号を順に外部に出力する期間（Ｈ有効期間）があり、Ｈ有効期間にはドレイン線５７をハイにしておく駆動の場合、リセットトランジスタ３６のリーク電流によってＦＤ電位が徐々に上がってしまう。このため、選択行と非選択行の差が小さくなるので、ダイナミックレンジがここで律則されて小さくなる。
【００２５】
上記２つの問題点や解析結果は、全て、画素を、垂直選択用トランジスタ４０で選択するタイプのＣＭＯＳセンサでは存在しない、新たな事項である。
【発明の開示】
【発明が解決しようとする課題】
【００２６】
本発明は、上記事情に鑑みてなされたものであり、３トランジスタ構成の単位画素を備えたデバイスを使用する際に、リセットトランジスタのリーク電流に起因したダイナミックレンジ減少を改善することのできる駆動技術を提供することを目的とする。
【課題を解決するための手段】
【００２７】
本発明に係る固体撮像装置は、受光した光に対応する信号電荷を生成する電荷生成部と３つのトランジスタを含んでなる構成の単位画素を備えた固体撮像装置であって、電荷蓄積部における信号電荷をリセットするリセット部を、ディプレション型のトランジスタで構成されているものとした（後述する実施形態における第４のアプローチによる改善手法に対応）。この場合、リセット部のトランジスタは、電荷蓄積部のリセットレベルを、ドレイン配線のオン時における電圧レベル程度に設定可能なものであることが望ましい。
【００２８】
本願発明は、従来技術で述べた３トランジスタ構成の単位画素における問題の解析を行なうとともに、詳しくは、後述する実施形態にて説明するが、その問題の解決手法（作用原理とその効果）を見出したことで、なされたものである。
【００２９】
飽和シェーディングの改善に関しては、後述する第１〜第３のアプローチによる手法でなされるが、本願発明のポイントであるダイナミックレンジ減少の改善に関する第４のアプローチによる手法は、単位画素を構成するリセット部のリセットトランジスタを、ディプレション型にすることで、フローティングディフュージョンなどの電荷蓄積部へのリーク電流を抑制し、これにより、電荷蓄積部のダイナミックレンジを広げることができる、という点を発見してなされたものである。
【００３０】
なお、これら第１〜第４の各アプローチによる改善手法は、単独で適用することに限らず、任意に組み合わせて適用することもできる。
【発明の効果】
【００３１】
本発明によれば、３トランジスタ構成の単位画素を備えてなる固体撮像装置におけるダイナミックレンジ減少という問題を解消する手法（上述の第４のアプローチによる改善手法）は、単位画素を構成するリセット部のリセットトランジスタを、ディプレション型にするようにした。これにより、リセットトランジスタによるリーク電流を抑制することができるようになった。そしてこれにより、電荷蓄積部のダイナミックレンジを広げることができ、従来フローティングディフュージョン（電荷蓄積部）で制限されていたダイナミックレンジを広げることができるようになった。
【発明を実施するための最良の形態】
【００３２】
以下、図面を参照して本発明の実施の形態について詳細に説明する。なお、以下においては、Ｘ−Ｙアドレス型の固体撮像装置の一例である、ＣＭＯＳ撮像素子に適用した場合を例に説明する。また、ＣＭＯＳ撮像素子は、全ての画素がＮＭＯＳよりなるものであるとして説明する。
【００３３】
＜固体撮像装置の構成＞
図１は、本発明の一実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。この固体撮像装置１は、カラー画像を撮像し得る電子スチルカメラとして適用されるようになっており、たとえば、静止画撮像モード時には、全画素を順番に読み出すモードが設定されるようになっている。
【００３４】
固体撮像装置１は、入射光量に応じた信号を出力する受光素子を含む画素が行および列に配列された（すなわち２次元マトリクス状の）撮像部を有し、各画素からの信号出力が電圧信号であって、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部が列ごとに設けられたカラム型のものである。すなわち、図１（Ａ）に示すように、固体撮像装置１は、複数の単位画素３が行および列に配列された画素部（撮像部）１０と、画素部１０の外側に設けられた駆動制御部７と、ＣＤＳ処理部（カラム回路）２６とを備えている。駆動制御部７としては、たとえば、水平走査回路１２と垂直走査回路１４を備える。
【００３５】
図１（Ａ）では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の画素が配置される。また、駆動制御部７の他の構成要素として、水平走査回路１２、垂直走査回路１４、およびＣＤＳ処理部２６に所定タイミングのパルス信号を供給するタイミングジェネレータ（読出アドレス制御装置の一例）２０が設けられている。これらの駆動制御部７の各要素は、画素部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像素子（撮像デバイス）として構成される。画素部１０の各単位画素３は、デバイス全体の基準電圧を規定するマスタ基準電圧としての接地（ＧＮＤ）に接続されている。
【００３６】
なおタイミングジェネレータ２０は、画素部１０や水平走査回路１２など、他の機能要素とは独立して、別の半導体集積回路として提供されてもよい。この場合、画素部１０や水平走査回路１２などから成る撮像デバイスとタイミングジェネレータ２０とにより、撮像装置が構築される。この撮像装置は、周辺の信号処理回路や電源回路なども組み込まれた撮像モジュールとして提供されてもよい。
【００３７】
単位画素３は、垂直列選択のための、垂直制御線１５を介して垂直走査回路１４と、垂直信号線１９を介してＣＤＳ処理部２６と、それぞれ接続されている。ここで、垂直制御線１５は垂直走査回路１４から画素に入る配線全般を示す。たとえば図１９（Ｂ）の画素においては、転送配線５５とリセット配線５６や、ドレイン線が垂直走査回路１４から入る場合には、ドレイン線も含む。水平走査回路１２や垂直走査回路１４は、たとえばデコーダを含んで構成され、タイミングジェネレータ２０から与えられる駆動パルスに応答してシフト動作（走査）を開始するようになっている。このため、垂直制御線１５には、単位画素３を駆動するための種々のパルス信号（たとえば、リセットパルスＲＳＴ、転送パルスＴＲＦ、ＤＲＮ制御パルスＤＲＮなど）が含まれる。
【００３８】
カラム回路としてのＣＤＳ処理部２６は、列ごとに設けられており、１行分の画素の信号を受けて、その信号を処理する。たとえば、タイミングジェネレータ２０から与えられるサンプルパルスＳＨＰとサンプルパルスＳＨＤといった２つのサンプルパルスに基づいて、垂直信号線１９を介して入力された電圧モードの画素信号に対して、画素リセット直後の信号レベル（ノイズレベル）と信号レベルとの差分をとる処理を行なう。これにより、固定パターンノイズ（ＦＰＮ；Fixed Pattern Noise ）やリセットノイズといわれるノイズ信号成分を取り除く。なお、ＣＤＳ処理部２６の後段には、必要に応じてＡＧＣ(Auto Gain Control) 回路やＡＤＣ(Analog Digital Converter)回路などをＣＤＳ処理部２６と同一の半導体領域に設けることも可能である。
【００３９】
水平走査回路１２は、水平方向の読出列を規定する（ＣＤＳ処理部２６内の個々のカラム回路を選択する）水平デコーダ１２ａと、水平デコーダ１２ａにて規定された読出アドレスに従って、ＣＤＳ処理部２６の各信号を水平信号線１８に導く水平駆動回路１２ｂとを有する。垂直走査回路１４は、垂直方向の読出行を規定する（画素部１０の行を選択する）垂直デコーダ１４ａと、垂直デコーダ１４ａにて規定された読出アドレス上（行方向）の単位画素３に対する制御線にパルスを供給して駆動する垂直駆動回路１４ｂとを有する。なお、垂直デコーダ１４ａは、信号を読み出す行の他に、電子シャッタ用の行なども選択する。タイミングジェネレータ２０は、水平アドレス信号を水平デコーダ１２ａへ、また垂直アドレス信号を垂直デコーダ１４ａへ出力し、各デコーダ１２ａ，１４ａは、それを受けて対応する行もしくは列を選択する。
【００４０】
ＣＤＳ処理部２６により処理された電圧信号は、水平走査回路１２からの水平選択信号により駆動される図示しない水平選択スイッチを介して水平信号線１８に伝達され、さらに出力バッファ２８に入力され、この後、撮像信号Ｓ０として外部回路１００に供給される。つまり、カラム型の固体撮像装置１においては、単位画素３からの出力信号（電圧信号）が、垂直信号線１９→ＣＤＳ処理部２６→水平信号線１８→出力バッファ２８の順で出力される。その駆動は、１行分の画素出力信号は垂直信号線１９を介してパラレルにＣＤＳ処理部２６に送り、ＣＤＳ処理後の信号は水平信号線１８を介してシリアルに出力するようにする。垂直制御線１５は、各行の選択を制御するものである。
【００４１】
なお、垂直列や水平列ごとの駆動が可能である限り、それぞれのパルス信号を単位画素３に対して行方向および列方向の何れに配するか、すなわちパルス信号を印加するための駆動クロック線の物理的な配線方法は自由である。
【００４２】
後述するように、垂直駆動回路１４ｂを通して画素に負電圧を供給することが好ましく、この理由から負電圧生成回路を搭載することが有る。もちろん、これを搭載せずに外部から負電圧を供給してもよい。
【００４３】
固体撮像装置１の外部回路１００としては、各撮影モードに対応した回路構成が採られる。たとえば、図１（Ｂ）に示すように、出力バッファ２８から出力されたアナログの撮像信号Ｓ０をデジタルの撮像データＤ０に変換するＡ／Ｄ（Analog to Digital ）変換部１１０と、Ａ／Ｄ変換部１１０によりデジタル化された撮像データＤ０に基づいてデジタル信号処理を施すデジタル信号処理部（ＤＳＰ；Digital Signal Processor）１３０とを備える。デジタル信号処理部１３０は、たとえば色分離処理を施してＲ（赤），Ｇ（緑），Ｂ（青）の各画像を表す画像データＲＧＢを生成し、この画像データＲＧＢに対してその他の信号処理を施してモニタ出力用の画像データＤ２を生成する。また、デジタル信号処理部１３０には、記録メディアに撮像データを保存するための信号圧縮処理などを行なう機能部が備えられる。
【００４４】
また外部回路１００は、デジタル信号処理部１３０にてデジタル処理された画像データＤ２をアナログの画像信号Ｓ１に変換するＤ／Ａ（Digital to Analog ）変換部１３６を備える。Ｄ／Ａ変換部１３６から出力された画像信号Ｓ１は、図示しない液晶モニタなどの表示デバイスに送られる。操作者は、この表示デバイスの表示画像を見ながら各種の操作を行なうことが可能になっている。
【００４５】
単位画素３は、その詳細については図示を割愛するが、従来技術の項にて図１９（Ｂ）に示した３トランジスタ構成のものと同様となっている。ドレイン線５７は、画素部１０の大部分の画素に共通で、列方向に延びて画素部１０の端で共通になっているか、または、電荷生成部３２の上では穴が開いた格子状の配線である。ダミー画素など、ドレイン線５７が別になっている画素が一部あってもよい。また、画素部１０の周囲には、図示を割愛しているが、Ｐウェルの電位を与える配線とコンタクトが設けられている。
【００４６】
ドレイン線５７は大部分または全部の画素に接続されているので、ドレイン線５７をローに振るときに、画素部１０のＰウェルの電位が揺れ、周辺と中央で揺れ幅と時間が異なるため、中央で電荷生成部３２から漏れる電荷が多くなり、中央の飽和信号電荷が減少する。つまり、従来技術の項で説明したように、このままでは、周辺部の画素と中心部の画素で特性が異なる、という第１の問題を呈する。
【００４７】
図２〜図１０は、上記第１の問題とその対策アプローチの第１の手法を説明する図である。先ず図２は、上記第１の問題（飽和シェーディング現象）を具体的に説明する図である。デバイスとしては、約３０万画素（６４０×４８０ピクセル）のＶＧＡ規格に準じるＣＭＯＳセンサを使用した。単位画素３は、従来技術の第２例で示した３トランジスタ構成のもので、画素ピッチは４．１μｍである。なお、ＶＧＡとは、“Video Graphics Array”の略称であり、グラフィックス・モードや表示解像度を定義したものである。
【００４８】
試作デバイスに供給する電源電圧は３．０Ｖ、クロック周波数は６ＭＨｚ（フレームレート１３．３ｆｐｓ）とする。試作デバイスは、転送ゲート駆動電圧のローレベル（以下転送ゲートローレベルともいう）を可変にできるようになっており、さらに、ドレイン線５７のローレベルの電位（ここでは０Ｖ）をデバイスの外部から供給する端子（ＤＲＮ駆動バッファの接地側配線端子）ＤＲＮＬを持つ。単位画素３に対するその他の駆動は０Ｖ（接地；ＧＮＤ）と電源電圧（３．０Ｖ）で行なう。
【００４９】
飽和シェーディングの測定方法としては、電荷生成部が十分飽和する光量を照射しながら、出力バッファ２８にて得られる信号を、画面中心付近の１ラインをオシロスコープなどの波形モニタで観測し、周辺部分と中央部分との差をシェーディング量として測定することとした。図２に示すように、検証に用いた試作デバイスでは、周辺部分と中央部分とに大きな差が見られる。そして、中央部分での信号出力が周辺部分での信号出力よりも小さいことが分かる。
【００５０】
図３は、ドレイン線５７の電圧変化を調べるための測定回路を示す図である。試作デバイスのＤＲＮ駆動バッファ１４０の接地側配線端子ＤＲＮＬとＧＮＤとの間に制御抵抗１４６を挿入して、この制御抵抗１４６の電圧を測定することとした。電圧源１４９は０Ｖとしている。なお、このＤＲＮ駆動バッファ１４０は、垂直走査回路１４の垂直駆動回路１４ｂ内に設けられている。
【００５１】
ＤＲＮ制御パルス（パルス形状のＤＲＮ制御信号）を、試作デバイスのＤＲＮ駆動バッファ１４０（図示せず）に入力した際、制御抵抗１４６で測定される電圧波形はＤＲＮ駆動バッファ１４０に流れる電流波形を反映したもので、ドレイン線５７における電圧波形をも表す。なお、制御抵抗１４６は後述する第１のアプローチによる改善手法の第２例と密接に関わり、電圧源１４９は後述する第２のアプローチによる改善手法と密接に関わる。
【００５２】
図４は、制御抵抗１４６を接地側配線端子ＤＲＮＬとＧＮＤとの間に挿入して、ＤＲＮ制御パルスを鈍らせたときの、抵抗値と飽和シェーディングとの関係を示す図である。図中、転送ゲートのローレベル電圧をＶｔｌで示す。測定に使用した抵抗値は、Ｅ１２系列に則った、１，１０，４７，１５０，３３０，６８０，１０００（単位はそれぞれΩ）である。
【００５３】
図４（Ａ）に示すように、Ｖｔｌ＝−０．６Ｖの場合は、１Ω〜１０Ωの範囲では飽和シェーディング量の変化が小さく、１０Ω程度から飽和シェーディング量に変化の兆しが見られ、５０Ω以上で大きな変化が見られる。つまり、制御抵抗１４６の抵抗値が１０Ω程度よりも小さければ、現状のデバイスに影響を与えないということである。また１０Ω程度以上にすれば、飽和シェーディングを小さくする効果が得られ、５０Ω以上で有為な効果が得られるということである。
【００５４】
また、図４（Ｂ）に示すように、Ｖｔｌ＝−１Ｖの場合は、１Ω〜１０Ωの範囲でも飽和シェーディング量に大きな変化が見られ、５０Ω〜２００Ωの範囲で最も小さく、それ以上になると（たとえば２００Ω〜１０００Ω程度までは）飽和シェーディング量が少し増える傾向にある。つまり、制御抵抗１４６の抵抗値が１０Ω程度以上で飽和シェーディングを小さくする有為な効果が見え、５０〜２００Ω程度が最も良いと考えられる。
【００５５】
図５は、図４に示した結果を、制御抵抗１４６における電圧波形の立下り時間（オフ時の遷移時間）と飽和シェーディングとの関係で示した図である。ＣＭＯＳセンサにおける駆動パルス形状は、転送配線５５、リセット配線５６、およびドレイン線５７の何れについても、通常、立下り時間および立上り時間（オン時の遷移時間）を、数ｎｓ（たとえば１〜３ｎｓ）以下にする。よって、制御抵抗１４６に現れる電圧波形の立下り時間および立上り時間が、およそ数ｎｓ以下であれば、概ね、通常の条件にてデバイスが駆動されていると考えてよい。
【００５６】
図５（Ａ）に示すように、Ｖｔｌ＝−０．６Ｖの場合は、１Ω〜１０Ωの範囲に対応する立下り時間１０ｎｓ（通常の３〜１０倍程度以上）までは飽和シェーディング量の変化が小さく、１０Ω程度に対応する１０ｎｓ程度から飽和シェーディング量に変化の兆しが見られ、５０Ω程度に対応する４０ｎｓ以上で大きな変化が見られる。つまり、立下り時間に着目すると、１０ｎｓ程度よりも小さければ、現状のデバイスに影響を与えないということである。また、１０ｎｓ程度以上にすれば、飽和シェーディングを小さくする効果が得られ、４０ｎｓ以上で有為な効果が得られるということである。この効果は、立下り時間１００００ｎｓ（通常の３０００〜１００００倍程度以下）まで継続している。
【００５７】
また、図５（Ｂ）に示すように、Ｖｔｌ＝−１Ｖの場合は、１０ｎｓ〜４０ｎｓでも飽和シェーディング量に大きな変化が見られ、立下り時間４０ｎｓ（通常の１３〜２０倍程度）以上で有為な効果が見え、特に抵抗値５０〜２００Ω程度に対応する１７０〜６００〜１０００ｎｓ（通常の５６〜１０００倍程度）の範囲で飽和シェーディング量が最も小さく、それ以上（たとえば１０００ｎｓ〜５０００ｎｓ程度までは；通常の３３０〜５０００倍程度）になると飽和シェーディング量が少し増える傾向にある。つまり、ＤＲＮ電圧を鈍らせることで飽和シェーディングを改善することが可能であり、立下り時間が４０ｎｓ程度以上で飽和シェーディングを小さくする有為な効果が見え、１７０〜６００ｎｓ程度（たとえば、通常の５６〜６００倍程度）が最も良いと考えられる。
【００５８】
このように、ローレベル電圧Ｖｔｌによって、効果の現れる範囲が異なるが、オフ時の遷移時間（本例では立下り時間）を、概ね、通常のものに対して、３〜１０（平均で５倍程度）以上で１００００（１万）倍以下の範囲で、さらに好ましくは、５０〜６００倍程度の範囲で、ＤＲＮ電圧を鈍らせることで、飽和シェーディングを改善することが可能である。
【００５９】
図６〜図１０は、Ｐウェルの揺れをシミュレーションで再現した結果を示す図である。それぞれ、制御抵抗１４６の値別に示している。なお、ここでシミュレーション結果を示しているのは、Ｐウェルの揺れを実測することは難しかったためである。各図におけるＷ１〜Ｗ４の波形線は、各図中に示した各デバイス位置でのものである。また、図６中に示すように、ＳＥＬ＿０の波形線は、ＤＲＮ制御パルスのものを示し、ＶＳＳ＿Ｄの波形線は、実験で測定した端子におけるものである。
【００６０】
図示するように、制御抵抗１４６の値を大きくすると、ドレイン線５７におけるＤＲＮ電圧の立下り時間が長くなり、Ｐウェルの揺れが小さくなり、中心部と周辺部での差も小さくなることが分かる。つまり、制御抵抗１４６の値を大きくすることや、ＤＲＮ電圧の立下り時間を長くすることは、周辺部の画素と中心部の画素の特性を揃えることに繋がり、このことは、飽和シェーディングを改善する上で効果が高いことが分かる。
【００６１】
本実施形態の構成では、上記の解析結果に基づき、第１の問題（飽和シェーディング現象）を解消する第１のアプローチによる改善手法として、ＤＲＮ電圧を鈍らせることで飽和シェーディングを改善する構成を採る。具体的には、ドレイン線５７をローに振るときの立下り時間を制御し、この飽和シェーディング現象を改善する仕組みを設ける。この仕組みについて簡単に説明すると、先ず、ドレイン線５７をローに振るときに、立下り時間を長くしてゆっくり立ち下げるという駆動方法を採る。これにより、Ｐウェルの電位の振れ幅を小さくすることができ、あるいは、画素部１０の周辺と中心のＰウェル電位差を小さくすることができる。本実施形態の構成では、この立下り時間を、通常の駆動手法における場合よりも、有為に（意図的に）長くする。
【００６２】
「立下り時間を、通常の駆動手法における場合よりも、有為に長くする」際の定義手法としては、通常の駆動手法における駆動パルスの立下り時間に対する割合（倍数）で規定する方法や、画素数（より具体的には駆動周期）との対応における立下り時間の割合で規定する方法、あるいはＰウェルの周辺部と中央部との電位差が所定レベル（画質劣化が目立たないレベル）以下となる時間として定義する手法、など様々な定義手法が考えられる。
【００６３】
また、通常の駆動手法における駆動パルスの立下り時間に対する割合（倍数）で規定する場合、自身の通常の駆動におけるＤＲＮ電圧の立下り時間との比較に限らず、他の駆動パルスとの比較で規定してもよい。たとえば、ＤＲＮ電圧の立下り時間が、転送配線やリセット配線の立下り時間の何れよりも所定倍数以上長くなるように、各配線を駆動するバッファの大きさを決めてもよい。
【００６４】
また、選択画素を非選択状態に復帰させる動作はブランキング期間内にＤＲＮ制御パルスをローレベルにすることで行なわれる。駆動周期との対応における立下り時間の割合で規定する場合、その最大値の規定の仕方が問題になるが、たとえばその最大値をＤＲＮ制御パルスのローレベル期間で規定し、この範囲内で実際の立下り時間を規定するとよい。本実験のＣＭＯＳセンサであれば、ＤＲＮ制御パルスのローレベル期間（すなわちドレイン線５７に対するオフ期間）は、６００ｎｓ程度に設定している。
【００６５】
なお、立下り時間がドレイン線５７に対するオフ期間以上となるように設定することを排除するものではなく、本実験でも６００ｎｓ以上の立下り時間は測定データの補外曲線から求めたものであるが、この場合には、選択画素を非選択状態に復帰させるだけの低い電圧までは到達することが要求される。
【００６６】
何れにしても、周辺部の画素と中心部の画素で特性が異なるという問題や、その原因がＰウェル電位差に起因するものであるという点を発見し、この問題を解消するべく、第１のアプローチによる改善手法は、Ｐウェル電位差に起因する画質劣化（飽和シェーディング現象）が目立たないレベルにその立下り時間を設定するという点に特徴を有する。
【００６７】
たとえば、図２〜図１０に示した結果に基づき、画素部１０の他のパルスである転送パルスＴＲＦとリセットパルスＲＳＴの各立下り時間と比べて１０倍以上長い立下り時間を与える。たとえば、ＣＭＯＳセンサの他の部分でのパルス形状は、立下り時間がおよそ数ｎｓ以下であるが、これをドレイン線５７でのＤＲＮ電圧は４０ｎｓ（ナノ秒）以上となるようにする。この４０ｎｓというのは、ＶＧＡ（約３０万画素）のＣＭＯＳセンサから３０フレーム／秒で画像を出力する場合における画素クロック周期の約半分の期間である。ここでは、ＶＧＡ準拠のＣＭＯＳセンサの場合で示したが、他の表示解像度のものでも、画素クロック周期の約半分の期間以上であればよいと考えられる。
【００６８】
表示解像度すなわち総画素数が異なれば、当然のことながら、それに応じて、立下り時間の絶対量も異なる。なおここで、立下り時間としては、一般的な定義、すなわちハイレベルを１００、ローレベルを０として、９０から１０まで遷移する時間ということでよい。以下、上記飽和シェーディングの問題を解消するための、第１のアプローチによる改善手法の具体的な事例について説明する。
【００６９】
＜第１のアプローチによる改善手法；第１例＞
図１１は、第１のアプローチによる改善手法に従って、ドレイン線５７に印加される駆動電圧の立下り時間を制御する方法（立下り時間制御方法）の第１例を説明する図である。ここで、図１１（Ａ）はドレイン線５７を駆動する回路に着目した概念図、図１１（Ｂ）はドレイン線５７を駆動するＤＲＮ駆動バッファ（以下単にバッファともいう）１４０の詳細例を示した図、図１１（Ｃ）は駆動タイミングの一例を示す図である。
【００７０】
図１１（Ａ）に示すように、画素部１０の各列に対応してドレイン線５７が列方向に延びており、下端でＤＲＮ駆動バッファ（以下単にバッファともいう）１４０の出力端子に接続されている。バッファ１４０は各列にあり、画素部１０の外側からドレイン線５７を駆動する制御パルス（ＤＲＮ制御パルス）が印加される。これを受けて各バッファ１４０は、各列のドレイン線５７に対して同じ駆動をする。つまり、各列のドレイン線５７は全画素に対して共通である。
【００７１】
図１１（Ｂ）に示すように、ドレイン線５７のバッファ１４０は、ＣＭＯＳ型のインバータ１４２，１４４を２段用いて構成されている。各インバータ１４２，１４４はそれぞれ、符号ａで示すＮＭＯＳトランジスタと符号ｂで示すＰＭＯＳトランジスタで構成されている。各トランジスタを纏めてバッファトランジスタともいう。ここで、通常はドレイン線５７と接続される最終段のインバータ１４４は、バッファトランジスタのＷ／Ｌ比（Ｗ：ゲート幅、Ｌ：ゲート長）を大きくして、立上り時間および立下り時間がともに長くならないようにする。たとえば、図１１（Ａ）に示すように、ドレイン線５７の各列にバッファ１４０を設ける構成のもので、画素数ＶＧＡクラスの場合、立下り時間を数ｎｓ以下とするため、従来は、バッファ最終段のＮＭＯＳトランジスタ１４４ａのＷ／Ｌ比を、たとえば５〜１０／０．６程度（典型例では１０／０．６）に設定している。
【００７２】
これに対して、この第１の立下り時間制御方法における構成では、バッファトランジスタのＷ／Ｌ比を通常（従来）の構成よりも小さくすることで、立下り時間を積極的に（意図的に）長くする。特に、ＮＭＯＳトランジスタ１４４ａのＷ／Ｌ比を大きくせず、わざと立下り時間を長くする。たとえば、前述との対比（図１１（Ａ）の構成で画素数ＶＧＡクラス）でいえば、１／０．６〜１／２０程度に設定するとよい。
【００７３】
つまり、従来の構成のものに対して、有為に、小さく設定する。たとえば、前例では、通常比で、１／１０〜１／３２０の範囲程度に設定するとよい。勿論これは一例では、たとえば少なくとも１／５〜１／５００の範囲程度に設定するとよい。
【００７４】
なお、ここでは、従来の構成におけるバッファ最終段のＷ／Ｌ比との比較で規定したが、単位画素３内の転送配線（読出選択線）５５やリセット配線５６を駆動するトランジスタの立上り時間や立下り時間も数ｎｓ以下にするので、これらのＷ／Ｌ比との比較でも、前述の数値関係は同様のことが言える。すなわち、ドレイン線５７と接続されているトランジスタのＷ／Ｌ比が、転送配線５５と接続されているトランジスタのＷ／Ｌ比およびリセット配線５６と接続されているトランジスタのＷ／Ｌ比の何れよりも、１／５〜１／５００の範囲、さらに好ましくは１／１０〜１／３２０の範囲程度に設定されているものとするのがよい。バッファ最終段のＷ／Ｌ比を、このような小さな値にすることは、通常の設計では有り得ない。
【００７５】
こうすることで、図１１（Ｃ）に示すように、バッファ１４０に印加されるＤＲＮ制御パルスの立下り時間はおよそ数ｎｓ以下であるが、バッファ１４０から出力されドレイン線５７を駆動するＤＲＮ電圧のパルス形状は、立下り時間が４０ｎｓ以上となる。これにより、画素部１０の中心部で飽和電子数が少ないという問題を解決することができ、Ｐウェル電位差を実用レベルに低減することができ、飽和シェーディングという画質劣化を改善することができる。
【００７６】
なお、立上り側は、飽和電子数には影響しない。しかしＰウェルを揺らし、しかも周辺と中央で異なる点では立下りと同様である。また、本願発明者の試作では確認されなかったが、画素内に低電圧のＮ型拡散層がある場合には、そこがＰウェルと順バイアスになり、Ｐウェル中に電子が注入され、それが電荷生成部３２に入ってしまう危険性がある。よって、時間が許せば、立ち上がりもゆっくりになるようにバッファ最終段（すなわちインバータ１４４）のＰＭＯＳを小さく作るのが好ましい。ただし、ドレイン線５７がハイのときに画素の信号電流を流すので、問題となるほどの電圧低下を起こさない程度にする必要がある。
【００７７】
＜第１のアプローチによる改善手法；第１例の変形＞
図１２は、第１例の立下り時間制御方法を実現する手法の変形例を説明する図である。ここで、図１２（Ａ）はドレイン線５７を駆動する回路に着目した概念図、図１２（Ｂ）はドレイン線５７を駆動するＤＲＮ駆動バッファ１４０の詳細例を示した図、図１２（Ｃ）は、第１例の立下り時間制御方法におけるＷ／Ｌ比を従来例との比較において整理した図表である。
【００７８】
図１２（Ａ）に示すように、この変形例では、画素部１０の横方向からドレイン線５７を駆動する構成としている点に特徴を有する。画素部１０の左右端部にて、バッファ１４０の出力端子に接続されている。ドレイン線５７は、フォトダイオード（電荷生成部３２）上では穴の開いた格子状の配線となっている。バッファ１４０は各行に設けられており、このバッファ１４０は、画素部１０の外側からのＤＲＮ制御パルスによって各行のドレイン線５７に対して同じ駆動をする。なお、ここで、バッファ最終段のロー側電源配線、すなわちＮＭＯＳトランジスタ１４４ｂのソース端子のみ明示的に引き出して示しており、この配線は、図１２（Ｂ）に示すように、ＧＮＤ配線にする。
【００７９】
このように、横方向からドレイン線５７を駆動する構成で、画素数ＶＧＡクラスの場合、立下り時間を数ｎｓ以下とするため、従来は、バッファ最終段のＮＭＯＳトランジスタ１４４ｂのＷ／Ｌ比を、各列にバッファ１４０を設ける構成のものと同様に、たとえば５〜１０／０．６程度（典型例では６／０．６）に設定している。
【００８０】
これに対して、この変形例では、ＮＭＯＳトランジスタ１４４ｂのＷ／Ｌ比を、１／１〜１／２０程度に設定する。つまり、従来の構成のものに対して（通常比で）、１／１０〜１／２００の範囲程度に設定するとよい。勿論これは一例では、たとえば少なくとも１／５以下〜１／３００以下程度に設定するとよい。
【００８１】
バッファ最終段のＷ／Ｌ比を、このような小さな値にすることは、通常の設計では有り得ない。こうすることで、図１１（Ｃ）に示したと同様、ドレイン線５７を駆動するパルス形状を、立下り時間が４０ｎｓ以上にすることができ、各列にバッファ１４０を設ける構成のものと同様の効果を享受することができる。
【００８２】
なお、第１例の立下り時間制御方法は、図１１（Ａ）や図１２（Ａ）に示したような構成の他に、画素部全面のドレイン線５７を１個のＤＲＮ駆動バッファ１４０で駆動する構成を採ることもできる。このような構成は、通常の設計では現実的に採用されないが、この第１例では採用できる。この場合、立下り時間を数ｎｓ以下とする従来の仕組みを採ったとすれば、バッファ最終段ＮＭＯＳのＷ／Ｌ比を、たとえば５０００／０．６程度に設定する。これに対して、この第１例の仕組みを採ると、ＮＭＯＳトランジスタ１４４ｂのＷ／Ｌ比を５００／０．６〜２／０．６程度（通常比で、１／１０〜１／２５００の範囲程度）に設定することで、立下り時間が４０ｎｓ以上になるようにする。
【００８３】
以上説明したように、第１例の立下り時間制御方法によれば、ドレイン線５７を駆動するバッファを構成しているトランジスタのＷ／Ｌ比を、通常（従来）の構成よりも小さく設定するようにした。これにより、駆動電圧の立下り時間を積極的に（意図的に）長くすることができる。そしてこれにより、選択トランジスタのない３トランジスタタイプの画素構造であっても、ウェルが揺れることによる、画素部中央部での飽和電子数の低下を防ぐことができる。この結果、Ｐウェル電位差に起因する画質劣化を実用上目立たないレベルにすることができ、画質が改善されるようになった。
【００８４】
＜第１のアプローチによる改善手法；第２例＞
図１３は、立下り時間制御方法の第２例を説明する図である。ここで、図１３（Ａ）はドレイン線５７を駆動する回路に着目した概念図、図１３（Ｂ），図１３（Ｃ），図１３（Ｄ）は、この第２例の変形例を示す図である。
【００８５】
この第２例の手法は、ドレイン線５７と、それを駆動するバッファ１４０（特にバッファ最終段）のロー側電源配線（オフ側の基準配線）とローレベル電圧源（ドレイン線５７に対するオフ側の電圧を規定する基準電源；ＧＮＤを含む）との間に、駆動電流を制限する抵抗素子を挿入した構成としている点に特徴を有する。
【００８６】
駆動回路の基本的な構成は、図１２（Ａ）に示した第１例の変形のものと同じである。違いは、明示的に引き出して示した、バッファ最終段のロー側電源配線、すなわちインバータ１４４のＮＭＯＳトランジスタ１４４ｂのソース端子を、直接にＧＮＤ配線に接続するのではなく、ＧＮＤ配線に制御抵抗１４６を介して接続する。
【００８７】
なお、図では、便宜上、縦１列の各バッファ１４０に対して、直線的に最終段のロー側電源配線を引き延ばして示している。また、図示を割愛するが、ドレイン線５７を駆動するＤＲＮ駆動バッファ１４０の詳細例は、図１２（Ｂ）に示した第１例の変形のものと同じである。第２例の手法は、図１１（Ａ）に示した構成や画素部全面のドレイン線を１個のＤＲＮ駆動バッファで駆動する構成のものにも同様に適用可能である。
【００８８】
この第２例の手法によれば、バッファトランジスタのＷ／Ｌ比を通常通り大きくしておいても、この制御抵抗１４６を用いることで、第１例の手法と同様に、ドレイン線５７をローに振るときの立下り時間を延ばすことができる。よって、第１例の手法と同様に、飽和シェーディングを改善する効果を享受することができる。
【００８９】
第１例の手法のようにトランジスタのＷ／Ｌ比だけを調節する手法では、設計時にＷ／Ｌ比を決めると、容易に修正が効かない。これに対して、第２の手法では、製造マスクを１枚変更するだけで抵抗値を変更することができる。あるいは、図１３（Ｂ）に変形例を示すように、予め抵抗素子を複数設けておき、内部のプログラムによって抵抗素子を選択（任意に組み合わせて選択してもよい）する構成（抵抗切替回路）を採ることもできる。この場合、抵抗値の変更が非常に容易である。なお、当然のことながら、制御抵抗１４６や抵抗切替回路をデバイスの外部に設けてもよい。
【００９０】
図２〜図１０で示したデバイス解析から分かるように、実験によれば、画素数ＶＧＡクラスのもので、５０Ω〜２００Ω程度の抵抗値のものを制御抵抗１４６として使用した場合に、画素部中央の飽和電子数の減少を防止しながら、動作スピードも問題ない良好な結果を得ている。図１３（Ｂ）に示す変形例を適用すれば、実際のデバイス条件にて好適な値を見つけ出し、その好適な抵抗値を設定することができ、便利である。
【００９１】
なお、この第２例の手法は、図１３に示した構成、つまり図１２（Ａ）に示したデバイスへの適用に限らず、図１１（Ａ）に示したデバイスにも同様に適用可能である。また、制御抵抗１４６を１箇所でＧＮＤとの間に挿入する構成に限らず、各バッファ１４０に付随して入れてもよい。この場合、図１３（Ｃ）に示すように各バッファ１４０の接地側配線端子とＧＮＤの間に入れる構成や、図１３（Ｄ）に示すように各バッファ１４０の出力側に入れる構成、あるいはこれらの組合せなどを採り得る。図１３（Ｄ）の構成は、立下りのみでなく、立上りも緩やかにする場合に有効である。各バッファ１４０のソース側に入れる構成は、制御抵抗１４６を各バッファ１４０に振り分けたものであり、実質上、図１３（Ａ）に示した構成と等価である。
【００９２】
＜第１のアプローチによる改善手法；第３例＞
図１４は、立下り時間制御方法の第３例を説明する図である。ここで、図１４（Ａ）はドレイン線５７を駆動する回路に着目した概念図、図１４（Ｂ）は駆動タイミングの一例を示す図である。
【００９３】
第３例は、ドレイン線５７と、それを駆動するバッファ１４０（特にバッファ最終段）のロー側電源配線（オフ側の基準配線）とローレベル電圧源（ドレイン線５７に対するオフ側の電圧を規定する基準電源；ＧＮＤを含む）との間に、駆動電流を規定する電流源を挿入した点に特徴を有する。具体的には、第２例の手法で用いていた制御抵抗１４６を電流源１４８に置き換える。この構成では、ローレベル電圧源（図３に示した電圧源１４９相当）をＧＮＤに置き換えた構成と等しい。第３例の手法は、図１１（Ａ）に示した構成や画素部全面のドレイン線を１個のＤＲＮ駆動バッファで駆動する構成のものにも同様に適用可能である。
【００９４】
電流源１４８が制御する電流値によって、ドレイン線５７の立下り時間を制御することができる。電流源１４８は、Ｎ型トランジスタを１個入れるだけでもよいし、カレントミラーで電流を制御するように構成してもよく、要するに、流れる電流を略一定に維持可能なものであればよく、様々な構成を適用可能である。駆動する電流値を調整することで、前述の条件を満足させることができるし、また飽和シェーディング量の少ない最適な状態に設定することもできる。設定電流値を可変なものとすれば、一層好ましい構成となる。定電流源は上記のように通常のものであり、０Ｖ近辺では定電流を流せず、図１４（Ｂ）ではカーブがゆるくなり、０Ｖに落ち着く。
【００９５】
上述した第１例および第２例の手法では、図１１（Ｃ）に示したように、立下りの初期にＤＲＮ電位（バッファ１４０の出力電圧）が急に降下する。これに対して、この第３例の手法によれば、立下りの全期間に亘ってＤＲＮ電位が急に降下するのを抑える（制御する）ことができる。よって、第１例や第２例の手法と同様に、ドレイン線５７をローに振るときの立下り時間を延ばすことができ、飽和シェーディングを改善する効果を享受することができる。
【００９６】
＜第２のアプローチによる改善手法＞
次に、第１例〜第３例に示した第１のアプローチによる改善手法とは異なる側面から、飽和シェーディングを改善する第２のアプローチについて説明する。
【００９７】
図１５は、転送ゲートローレベルと飽和シェーディングとの関係を示す図である。測定条件は、制御抵抗１４６の抵抗値が０Ω（制御抵抗１４６を設けず接地側配線端子ＤＲＮＬをＧＮＤに接続）の場合である。
【００９８】
図１５（Ａ）に示すように、飽和シェーディングの絶対値は、転送ゲートローレベルが約−０．７Ｖ以下で小さくなっていることが分かる。また、図１５（Ｂ）に示すように、端部飽和信号に対するシェーディング量、すなわちシェーディングの割合は、転送ゲートローレベルを負にすれば小さくなり、約−０．８Ｖで一定になっていることが分かる。
【００９９】
第２のアプローチによる改善手法は、この点に着目して、転送ゲートローレベルが、電荷生成部３２からフローティングディフュージョン３８（電荷蓄積部）に電荷が漏れることに対する電位障壁を形成するための、負の電圧値を設定可能なものを使用することとした。
【０１００】
図１６は、第２のアプローチによる改善手法を説明する図である。図１９（Ｂ）で既出の、転送駆動バッファ１５０は、レベルシフタ１６０と出力バッファ１６１とを有し、ローレベルがＧＮＤの入力パルスを、ローレベルが負電圧のパルスとして出力する。この負電圧は、内蔵の負電圧生成回路１６２から供給される。負電圧生成回路１６２は一般的なチャージポンプ回路でよい。もちろん、負電圧生成回路１６２を内蔵せず、外部から負電圧を供給してもよい。
【０１０１】
転送トランジスタゲート電圧のローレベル（Ｖｔｌ）を負にすることで、画素部中心部の飽和電子数の減少（飽和シェーディング）を抑えることができる。このローレベル電圧Ｖｔｌを負にすることで、電荷生成部３２からフローティングディフュージョン３８に電荷が漏れることに対する電位障壁を高くすることができるからである。なお、マイナス側の最大値は、デバイスが破壊（ブレークダウン）しない程度にする。
【０１０２】
図１５に示したように、実験によると、飽和信号量に対するシェーディングの割合は、ローレベル電圧Ｖｔｌを負にすることで小さくなる。この手法は、第１例〜第３例で示したＤＲＮ電圧を鈍らせる第１のアプローチによる改善手法と独立に作用させることができる。図１５から分かるように、設定電圧値を可変なものとすれば、一層好ましい構成となる。
【０１０３】
図１５に示したローレベル電圧Ｖｔｌと飽和シェーディングの関係の図は、ドレイン線５７を鈍らせずにローレベル電圧Ｖｔｌの効果を見たものである。この図では、シェーディング量の絶対値は−０．７Ｖ以下で０Ｖよりも小さくなっている。−０．８Ｖ以下では、飽和信号量、シェーディング量とも一定である。これは、−０．８Ｖ以下では単位画素３を構成するＳｉ−酸化膜界面（Ｓｉ半導体界面）に、信号電荷と逆極性の正孔（ホール）のチャネルが生成され、ローレベル電圧Ｖｔｌをそれよりも下げてもチャネルのホール濃度が変わるだけで、バルクの状態は変わらないからである。このような現象をピンニング現象という。よって、上記実験に基づけば、電圧源１４９の出力電圧を−０．７Ｖ程度以下に設定することが望ましい。さらに好ましくは、半導体界面に正孔のチャネルを発生させられるだけ十分な値（たとえば−０．８Ｖ程度）以下にするとよい。
【０１０４】
なお、本願発明者は、特願２００１−６６５７号において、選択トランジスタを含む４トランジスタ構成の単位画素３について、ローレベル電圧Ｖｔｌを負電圧にする技術を提案している。この点では、上記第４例に記載の手法と共通する。しかし、特願２００１−６６５７号における手法は、暗電流の低減を目的としたものであるのに対して、第４例の手法の目的は、３トランジスタ構成の単位画素３について、画素部１０の中央で飽和電圧が減る現象を抑制しようとするものであり、相互の目的が異なる。すなわち、第４例の手法が対象とする現象は、単位画素３が増幅用トランジスタ４２と直列に接続された選択トランジスタを含まず、ＤＲＮ電位を振ってリセットトランジスタ３６を通して画素の選択をするものに特有のものである。第４例の構成によれば、この単位画素３のローレベル電圧Ｖｔｌを負にすることで、３トランジスタ構成のものに特有の飽和シェーディング問題を抑えることができる。
【０１０５】
＜第３のアプローチによる改善手法＞
次に、第３のアプローチによる改善手法について説明する。この第３のアプローチは、単位画素３がウェル電位を固定するための配線を持つように構成した点に特徴を有する。具体的には、Ｐウェルに電位を与えるバイス配線とコンタクト（ウェルコン）を使用することで、ウェル電位を固定する。
【０１０６】
図１７は、第３アプローチによる改善手法を説明する図である。ここでは、単位画素３に着目した概念図を示している。図１７に示すように、単位画素３ごとに、画素内に、Ｐウェルに電位を与えるＰウェルバイアス線５９を垂直信号線５３と並行に配設する。そして、単位画素３ごとに、Ｐウェルバイアス線５９の所定位置にて、Ｐウェルバイアス線５９とウェルとを接続するコンタクト部の一例であるＰウェルコンタクト（以下ウェルコンともいう）５９ａを設ける。この構造により、Ｐウェル電位の揺れ幅も時間も抑えることが可能となり、周辺部の画素と中心部の画素の特性を揃えることができる。つまり、Ｐウェルコンタクト５９ａを使用してＰウェル揺れの影響を抑える手法を適用することは、飽和シェーディングを改善する上で効果が高い。
【０１０７】
この第３アプローチによる仕組みは、第１や第２のアプローチの対策を施す代りに実行するのがよい。勿論、第１や第２のアプローチによる改善手法と組み合わせてもよい。
【０１０８】
画素が大きくても構わない、選択トランジスタを持つ４トランジスタ構成の画素の場合には、画素内にウェルコンを入れることもあった。しかしウェルコンがなくとも大きな問題がないことは、現在発表や製品化されている大部分のＣＭＯＳセンサが画素内にウェルコンを持ってないことから明らかである。もちろん第１のアプローチによる改善手法の仕組みも持っていない。
【０１０９】
しかしながら、選択トランジスタを省略した３トランジスタ型の単位画素３は、画素サイズを小さくする目的で選択トランジスタを省略するものであり、図１７に示したように、画素内にウェルコン５９ａを持つことは、画素サイズを小さくすることとに逆行する。このため、通常の設計アプローチで考えると、３トランジスタ型の構成にウェルコンを適用する構成を選択することは考え難い。
【０１１０】
しかしながら、図１７に示したように、画素内にウェルコン５９ａを持たせることによって、選択トランジスタを省略した３トランジスタ型に特有の、画素部中央で飽和電子数が減ってしまうなどの現象を防止することができ、また、選択トランジスタを持たせるよりも面積は小さくて済むという点で、第３のアプローチによる改善手法が果たす効果は大きい。
【０１１１】
なお、図示した例では、単位画素３ごとにＰウェルコンタクト５９ａを用意しているが、これは、ウェル電圧のムラに起因する画像ムラが生じないようにするためである。この事象を許容できる場合には、画素ごとに限らず、数画素ごとなど、Ｐウェルコンタクト５９ａの配する場所を散在させてもよい。
【０１１２】
＜第４のアプローチによる改善手法＞
次に、第４のアプローチによる改善手法について説明する。この第４のアプローチは、単位画素３を構成するリセットトランジスタ３６を、ディプレション型にすることで、選択トランジスタがない３トランジスタ型に特有の、ダイナミックレンジ減少を解消する点に特徴を有する。単位画素３の回路構成自体は、上述した各アプローチにおいて適用しているものと同じでよく、リセットトランジスタ３６として使用する素子構造のみが異なる。
【０１１３】
先ず、ダイナミックレンジ減少の問題について説明する。ドレイン線５７をずっとローにしておくと、ドレイン線５７からフローティングディフュージョン３８を経由して電荷生成部３２（光電変換素子）に電子がリークして雑音となる場合がある。このため、大部分の時間を占める水平有効期間は、ドレイン線５７をハイにしておくが、このときリセットトランジスタ３６をオフしていても、リセットトランジスタ３６のリーク電流により、フローティングディフュージョン３８からドレイン線５７に電子が抜け、フローティングディフュージョン３８の電位が上がってくる。特に低速動作のとき、１フレームのうちにはフローティングディフュージョン３８の電位が初期より１００ｍＶから４００ｍＶも上がってしまう、という現象が確認されている。
【０１１４】
単位画素３として、選択トランジスタがない３トランジスタ型のものでは、垂直信号線５３に接続された多数の画素のうちフローティングディフュージョン３８の電位が最も高いものが選択される性質を用いている。選択画素では、フローティングディフュージョン３８をハイレベルにリセットしてから、電荷生成部３２の信号電荷子（光電子）をフローティングディフュージョン３８に転送するが、このときにＦＤ電位は低い方に振れる。
【０１１５】
よって、非選択画素のＦＤ電位が上がると、選択画素との電位差が小さくなり、ダイナミックレンジが取れなくなる。このダイナミックレンジ減少という現象は、選択トランジスタのない３トランジスタ型の画素に特有の現象である。第４のアプローチによる改善手法では、このダイナミックレンジ減少を回避するために、リセットトランジスタ３６をディプレション型にする。
【０１１６】
図１８は、第４アプローチによる改善手法を説明する図である。ここで、図１８（Ａ）は、駆動パルスのタイミングチャートである。また図１８（Ｂ）および図１８（Ｃ）は、電圧ポテンシャル図である。
【０１１７】
選択画素の動作は、最初のリセットパルス（ＲＳＴ）でフローティングディフュージョン３８がハイレベルにセットされる。次に転送パルス（ＴＲＦ）でフローティングディフュージョン３８に信号電荷が導入され、フローティングディフュージョン３８の電位が下がる。この時点で選択画素のＦＤ電位が同一の垂直信号線５３に接続されている他画素のＦＤ電位よりも高いことが、読み出しができる条件である。その後、ドレイン線５７をローにして、リセットパルス（ＲＳＴ）を印加すると、フローティングディフュージョン３８はローに復帰する。
【０１１８】
図１８（Ｂ）および図１８（Ｃ）は、そのポテンシャル図である。図１８（Ｂ）はリセットトランジスタ３６（図中“ＲＳＴ”で示す）がディプレション型でない場合で、初期ローレベルはドレイン線５７のローレベルで決まる。それから１フレームの非選択期間の間に、フローティングディフュージョン３８（図中“ＦＤ”で示す）からドレイン線５７（図中“ＤＲＮ”で示す）に電子が徐々にリークし、電圧上昇が起こる。一方、選択画素におけるフローティングディフュージョン３８のハイレベルは、リセットトランジスタ３６をオンしたときのチャネル電圧Ｖｃｈ（オン）で決まる。具体的には、少し低い値となる。その状態から光電子を受けてローに振れる。よって、フローティングディフュージョン３８のダイナミックレンジはマージンを除いて、図のようになる。
【０１１９】
図１８（Ｃ）は、リセットトランジスタ３６がディプレション型の場合である。チャネル電圧Ｖｃｈは、閾値が低い分、図では下方向に移動する。しかし、リセットパルスＲＳＴの振幅が同じならば、その振幅ΔＶｃｈは図１８（Ｂ）と同じである。初期ローレベルは、リセットトランジスタ３６をオフさせたときのチャネル電圧Ｖｃｈ（オフ）で決まる。図１８（Ｂ）ではＶｃｈ（オフ）と初期ローレベルに閾値分の差があるが、図１８（Ｃ）ではそれがない。
【０１２０】
その状態から電子が徐々にリークするが、次の行の画素が選択されて、ドレイン線５７がローに振れるときに、リセットトランジスタ３６をオフしていても、ディプレション型であるために、先ほどの画素のフローティングディフュージョン３８は再び初期ローレベルに戻る。次々と行が進むときに、毎回、フローティングディフュージョン３８の電位は初期ローレベルに戻る。よって、１フレーム後でも電位上昇が少ない。
【０１２１】
これらの理由から、図１８（Ｃ）で分かるように、リセットトランジスタ３６をディプレション型にすると、フローティングディフュージョン３８のダイナミックレンジを広げることができ、垂直選択用トランジスタ４０がない３トランジスタ構成の単位画素３に特有の、ダイナミックレンジ減少という問題を改善することができる。
【０１２２】
ちなみに、この余裕を利用して、ディプレションの度合いをもっと深くして、Ｖｃｈ（オン）がドレイン線５７のハイレベルよりも高くなるように設定することもできる。すなわち、リセットトランジスタ３６として、ゲートに電源電圧を入れたときにフローティングディフュージョン３８をＤＲＮ電圧のハイレベルレベルにリセットできるほど深いディプレション型であるものとする。この後リセットトランジスタ３６をオフすれば、フローティングディフュージョン３８のハイレベルは、ＤＲＮ電圧のハイレベルからフィードスルーなどの寄与だけ低下したものになる。この場合、フローティングディフュージョン３８のハイレベルがドレイン線５７のハイレベルで決まり、リセットトランジスタ３６の閾値バラ付きが画素出力に乗らなくなる、という利点が得られる。
【０１２３】
以上、本発明を実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。
【０１２４】
また、上記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。
【０１２５】
たとえば、上記第１のアプローチによる改善手法においては、ＤＲＮ駆動バッファ１４０に入力される、通常のパルス形状を有する駆動パルスの供給を受けた際にも、ドレイン配線の電圧をオフ状態にする際の遷移時間を長くすることが可能な構成例を示した。そのための具体的な手段としては、駆動バッファを構成するトランジスタのＷ／Ｌ比の適正化を図る、または制御抵抗や電流源を使用して駆動時の動作電流の適正化を図る、などの手法を適用していた。
【０１２６】
しかしながら、このような構成に限らず、ドレイン配線の電圧遷移時間を長くすることが可能なものである限り、様々な制御手法や構造を用いることができ、それらも本願発明の技術思想に含まれる。
【０１２７】
たとえば、デバイス側は従来のものと同様の３トランジスタ構成の単位画素を有するものを使用しつつ、ＤＲＮ駆動バッファ１４０に入力する駆動信号を、パルス形状のものではなく、それ自体の波形を、上述した条件を満たすように鈍らせて入力する構成としてもよい。このためには、パルス形状の駆動信号発生するタイミングジェネレータとデバイス（前例では垂直走査回路１４）との間に、パルスを上述した条件を満たすように鈍らせる波形整形回路を設けるとよい。これにより、上記実施形態で説明したと同様に、周辺部の画素と中心部の画素の特性を揃えることができ、飽和シェーディング量を少なくすることができる。
【０１２８】
また、上記実施形態では、ＮＭＯＳより構成されている単位画素で構成されたセンサを一例に説明したが、これに限らず、ＰＭＯＳよりなる画素のものについても、電位関係を反転（電位の正負を逆に）して考えることで、上記実施形態で説明したと同様の作用・効果を享受可能である。
【０１２９】
また、上記実施形態では、フォトダイオード１個と、トランジスタ３個の画素を例に説明したが、これに限らず、２個のフォトダイオードと２個の読出選択用トランジスタに対して、リセットトランジスタと増幅用トランジスタは１個ずつで共有するなど、原理的に同じ動作の画素についても同様である。
【０１３０】
また、上記においては、実験的に最も影響の大きかった飽和シェーディングに注目したが、画素部の中心部と周辺部でウェルの電位が異なる揺れ方をすると、飽和信号量以外の特性もシェーディングを持つことは自明である。ドレイン線を駆動する立下り時間や立上り時間を鈍らせることは、ウェルの電位の揺れを低減し、かつ均一に近づけるので、飽和信号量以外のシェーディング現象の改善にもなっている。
【図面の簡単な説明】
【０１３１】
【図１】本発明の一実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。
【図２】飽和シェーディング現象を説明する図である。
【図３】ドレイン線の電圧変化を調べるための測定回路を示す図である。
【図４】ＤＲＮ制御パルスを鈍らせたときの、抵抗値と飽和シェーディングとの関係を示す図である。
【図５】図４に示した結果を、制御抵抗における電圧波形の立下り時間と飽和シェーディングとの関係で示した図である。
【図６】Ｐウェルの揺れをシミュレーションで再現した結果を示す図である（制御抵抗１４６＝０Ω）。
【図７】Ｐウェルの揺れをシミュレーションで再現した結果を示す図である（制御抵抗１４６＝１０Ω）。
【図８】Ｐウェルの揺れをシミュレーションで再現した結果を示す図である（制御抵抗１４６＝１５０Ω）。
【図９】Ｐウェルの揺れをシミュレーションで再現した結果を示す図である（制御抵抗１４６＝３３０Ω）。
【図１０】Ｐウェルの揺れをシミュレーションで再現した結果を示す図である（制御抵抗１４６＝６８０Ω）。
【図１１】第１のアプローチによる改善手法に従った、立下り時間制御方法の第１例を説明する図である。
【図１２】第１例の立下り時間制御方法を実現する手法の変形例を説明する図である。
【図１３】第１のアプローチによる改善手法に従った、立下り時間制御方法の第２例を説明する図である。
【図１４】第１のアプローチによる改善手法に従った、立下り時間制御方法の第３例を説明する図である。
【図１５】転送ゲートローレベルと飽和シェーディングとの関係を示す図である。
【図１６】第２のアプローチによる改善手法を説明する図である。
【図１７】第３アプローチによる改善手法を説明する図である。
【図１８】第４アプローチによる改善手法を説明する図である。
【図１９】従来のＣＭＯＳセンサにおける単位画素の構成例を示す図である。
【符号の説明】
【０１３２】
１…固体撮像装置、３…単位画素、５…画素信号生成部、７…駆動制御部、１０…画素部、１００…外部回路、１１０…Ａ／Ｄ変換部、１２…水平走査回路、１２ａ…水平デコーダ、１２ｂ…水平駆動回路、１４…垂直走査回路、１４ａ…垂直デコーダ、１４ｂ…垂直駆動回路、１５…垂直制御線、２０…タイミングジェネレータ、２６…ＣＤＳ処理部、２８…出力バッファ、３２…電荷生成部、３４…読出選択用トランジスタ、３６…リセットトランジスタ、３８…フローティングディフュージョン、４０…垂直選択用トランジスタ、４２…増幅用トランジスタ、５１…画素線、５２…垂直選択線、５３…垂直信号線、５５…転送配線、５６…リセット配線、５７…ドレイン線、５９…Ｐウェルバイアス線、５９ａ…Ｐウェルコンタクト、１３０…デジタル信号処理部、１３６…Ｄ／Ａ変換部、１４０…ＤＲＮ駆動バッファ、１４６…制御抵抗、１４８…電流源、１４９…電圧源、１５０…転送駆動バッファ、１５２…リセット駆動バッファ、１５４…選択駆動バッファ、１６０…レベルシフタ、１６１…出力バッファ、１６２…負電圧生成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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