(57)【要約】【課題】上下の半導体装置を積層させる際に、反り変曲点がなく反りが低減され、実装性に優れた積層型半導体装置を提供することを目的とする。【解決手段】積層される上層の半導体装置の樹脂基板２における下層の半導体装置に搭載される半導体素子と対向する領域に反り抑制用の接続端子８を設けることで、半田溶融後の下層半導体装置における半導体素子搭載領域に反りが生じたとしても上面から強制的に抑制することにより、上下の半導体装置を積層させ完成した際、変曲点がなく反りが低減されるため実装性に優れた積層型半導体装置を提供することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の半導体装置が積層されてなる積層型半導体装置であって、
積層する前記半導体装置の内の少なくとも１つの前記半導体装置の基板における、前記積層する半導体装置の下層となる前記半導体装置に搭載される半導体素子と対向する領域に１または複数の反り抑制用接続端子を形成し、積層の際に前記下層となる半導体装置の基板に反りが生じたとしても、前記反り抑制用接続端子が前記半導体素子と接触することにより、前記下層となる半導体装置の基板の反りを抑制することを特徴とする積層型半導体装置。
【請求項２】
第１の半導体装置上に第２の半導体装置を積層してなる積層型半導体装置であって、
前記第１の半導体装置の基板となる第１の基板と、
前記第１の基板の一方の表面に搭載される第１の半導体素子と、
前記第１の基板の他方の表面に形成される複数の第１の外部接続端子と、
前記第１の基板上の前記第１の半導体素子搭載面に形成される第１の接続用電極と、
前記第２の半導体装置の基板となる第２の基板と、
前記第２の基板の一方の表面に搭載される第２の半導体素子と、
前記第１の基板の他方の表面に形成されて前記第１の接続用電極と接続される複数の第２の接続端子と、
前記第１の基板の他方の表面の前記第１の半導体素子と対向する領域に形成される１または複数の反り抑制用接続端子と
を有し、積層の際に前記第１の基板に反りが生じたとしても、前記反り抑制用接続端子が前記第１の半導体素子と接触することにより、前記第１の基板の反りを抑制することを特徴とする積層型半導体装置。
【請求項３】
前記反り抑制用接続端子の高さが、前記第２の接続端子の高さよりも低いことを特徴とする請求項２に記載の積層型半導体装置。
【請求項４】
前記反り抑制用接続端子の高さが前記第２の接続端子よりも低く、かつ第１の基板表面から前記第１の半導体素子上面までの高さよりも低いことを特徴とする請求項３に記載の積層型半導体装置。
【請求項５】
前記反り抑制用接続端子の形成のために設ける第２の基板上のソルダーレジスト開口面積が、前記第２の接続端子の形成のために設ける第２の基板上のソルダーレジスト開口面積よりも大きいことを特徴とする請求項３または請求項４のいずれかに記載の積層型半導体装置。
【請求項６】
前記反り抑制用接続端子の端子径が前記第２の接続端子の端子径よりも小さいことを特徴とする請求項２または請求項３または請求項４または請求項５のいずれかに記載の積層型半導体装置。
【請求項７】
前記反り抑制用接続端子にＳｎ−Ａｇ−Ｂｉ−Ｉｎ系の半田材料を用い、かつ前記第２の接続端子にＳｎ−Ａｇ−Ｃｕ系の半田材料を用いることを特徴とする請求項２または請求項３または請求項４または請求項５または請求項６のいずれかに記載の積層型半導体装置。
【請求項８】
前記反り抑制用接続端子にＳｎ−３Ａｇ−０．５Ｃｕの半田材料を用い、かつ前記第２の接続端子にＳｎ−３．５Ａｇ−０．７５Ｃｕの半田材料を用いることを特徴とする請求項２または請求項３または請求項４または請求項５または請求項６のいずれかに記載の積層型半導体装置。
【請求項９】
前記反り抑制用接続端子の少なくとも１つが、前記第１の半導体素子と接合することを特徴とする請求項２または請求項３または請求項４または請求項５または請求項６または請求項７または請求項８のいずれかに記載の積層型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子を搭載する半導体装置を複数積層する積層型半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置では、小型、薄型化と合わせて、複数の半導体素子を１つの半導体装置に収納するＳｉＰ（システム・イン・パッケージ）や複数の半導体装置を収納するＰｏＰ（パッケージ・オン・パッケージ）といった積層型半導体装置が台頭しつつある。一方で、半導体素子の高機能化、多機能化が進展し、半導体装置として、如何に小型薄型化と両立してゆくかが大きな技術課題となっている。
【０００３】
積層型半導体装置においては、小型、薄型化の要望から０．３ｍｍ程度の薄厚基板や０．２ｍｍ以下の薄厚のｗａｆｅｒが用いられるため、一般に反りが生じやすく、その反りにより初期信頼性含め上下パッケージの接続性や、プリント基板への実装性が低下するという課題を抱えている。
【０００４】
それに対して、例えば、積層パッケージの上下間の半田電極を反りに追従できるように、上下半導体装置のキャリア基板に設けられる電極開口部の径を中央部から外周部へ向かって順に小さくなるように設定する方法が提案されている（例えば、特許文献１参照）。
【０００５】
しかしながら、上記方法は、上下半導体装置の積層時に対しては有効であり、反りを半田電極の中央部から外周部へ向かっての高さ変化により吸収することでその影響を抑制して、上下半導体装置を接合することが可能となるが、それをプリント基板へ実装する際には、その実装性には課題を残したままである。プリント基板への実装時には、上下半導体装置間の半田接続端子が再度溶融してしまうため、下層半導体装置の反り挙動がそのまま積層型半導体装置の反り挙動として影響する。一般にはチップ搭載部が半田溶融時（２２０℃近辺）に凹方向へ反り、それ以降に冷却されて、上下の接続端子は凝固するが、その際、チップ搭載部付近は常温へ冷却され凸方向への反りを持つようになる。すなわち、常温において上下接続端子付近では凹方向、チップ搭載部付近では、凸方向の異なった反り方向を有し、反りが大きくなるために、プリント基板側の半田ペーストへの初期濡れ性が低下し、実装性が低下するという課題を抱えていた。
【０００６】
一方、従来形態の別課題として、上下半導体装置の熱伝導に対して、上下間を接続するものは接続端子以外にはなく、特に下層半導体装置の半導体素子からの放熱経路が少ないものであった。特に下層半導体装置には、消費電力の高い半導体素子が搭載されることが多いが、素子上部には放熱板や放熱フィンを装着するスペースにも限界がある。その上、積層型半導体装置は多種多様なメモリーが上パッケージとして搭載されるため、積層型半導体の放熱性は、上下半導体装置単体をそれぞれ個別に足し合わせたものよりも悪化するということで、課題を有していた。
【特許文献１】特開２００４−２８９００２公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は上記問題点に鑑み、上下の半導体装置を積層させる際に、反り変曲点がなく反りが低減され、実装性に優れた積層型半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の請求項１に記載の積層型半導体装置は、複数の半導体装置が積層されてなる積層型半導体装置であって、積層する前記半導体装置の内の少なくとも１つの前記半導体装置の基板における、前記積層する半導体装置の下層となる前記半導体装置に搭載される半導体素子と対向する領域に１または複数の反り抑制用接続端子を形成し、積層の際に前記下層となる半導体装置の基板に反りが生じたとしても、前記反り抑制用接続端子が前記半導体素子と接触することにより、前記下層となる半導体装置の基板の反りを抑制することを特徴とする。
【０００９】
請求項２に記載の積層型半導体装置は、第１の半導体装置上に第２の半導体装置を積層してなる積層型半導体装置であって、前記第１の半導体装置の基板となる第１の基板と、前記第１の基板の一方の表面に搭載される第１の半導体素子と、前記第１の基板の他方の表面に形成される複数の第１の外部接続端子と、前記第１の基板上の前記第１の半導体素子搭載面に形成される第１の接続用電極と、前記第２の半導体装置の基板となる第２の基板と、前記第２の基板の一方の表面に搭載される第２の半導体素子と、前記第１の基板の他方の表面に形成されて前記第１の接続用電極と接続される複数の第２の接続端子と、前記第１の基板の他方の表面の前記第１の半導体素子と対向する領域に形成される１または複数の反り抑制用接続端子とを有し、積層の際に前記第１の基板に反りが生じたとしても、前記反り抑制用接続端子が前記第１の半導体素子と接触することにより、前記第１の基板の反りを抑制することを特徴とする。
【００１０】
請求項３に記載の積層型半導体装置は、請求項２に記載の積層型半導体装置において、前記反り抑制用接続端子の高さが、前記第２の接続端子の高さよりも低いことを特徴とする。
【００１１】
請求項４に記載の積層型半導体装置は、請求項３に記載の積層型半導体装置において、前記反り抑制用接続端子の高さが前記第２の接続端子よりも低く、かつ第１の基板表面から前記第１の半導体素子上面までの高さよりも低いことを特徴とする。
【００１２】
請求項５に記載の積層型半導体装置は、請求項３または請求項４のいずれかに記載の積層型半導体装置において、前記反り抑制用接続端子の形成のために設ける第２の基板上のソルダーレジスト開口面積が、前記第２の接続端子の形成のために設ける第２の基板上のソルダーレジスト開口面積よりも大きいことを特徴とする。
【００１３】
請求項６に記載の積層型半導体装置は、請求項２または請求項３または請求項４または請求項５のいずれかに記載の積層型半導体装置において、前記反り抑制用接続端子の端子径が前記第２の接続端子の端子径よりも小さいことを特徴とする。
【００１４】
請求項７に記載の積層型半導体装置は、請求項２または請求項３または請求項４または請求項５または請求項６のいずれかに記載の積層型半導体装置において、前記反り抑制用接続端子にＳｎ−Ａｇ−Ｂｉ−Ｉｎ系の半田材料を用い、かつ前記第２の接続端子にＳｎ−Ａｇ−Ｃｕ系の半田材料を用いることを特徴とする。
【００１５】
請求項８に記載の積層型半導体装置は、請求項２または請求項３または請求項４または請求項５または請求項６のいずれかに記載の積層型半導体装置において、前記反り抑制用接続端子にＳｎ−３Ａｇ−０．５Ｃｕの半田材料を用い、かつ前記第２の接続端子にＳｎ−３．５Ａｇ−０．７５Ｃｕの半田材料を用いることを特徴とする。
【００１６】
請求項９に記載の積層型半導体装置は、請求項２または請求項３または請求項４または請求項５または請求項６または請求項７または請求項８のいずれかに記載の積層型半導体装置において、前記反り抑制用接続端子の少なくとも１つが、前記第１の半導体素子と接合することを特徴とする。
【００１７】
以上により、上下の半導体装置を積層させる際に、反り変曲点がなく反りが低減され、積層型半導体装置の実装性を向上させることができる。
【発明の効果】
【００１８】
本発明は、積層される上層の半導体装置の基板における下層の半導体装置に搭載される半導体素子と対向する領域に反り抑制用の接続端子を設けることで、半田溶融後の下層半導体装置における半導体素子搭載領域に反りが生じたとしても上面から強制的に抑制することにより、上下の半導体装置を積層させ完成した際、変曲点がなく反りが低減されるため実装性に優れた積層型半導体装置を提供することができる。
【００１９】
また、上層の半導体装置の外部接続端子を下層の半導体装置に搭載された半導体素子上面に接続させることで、下層の半導体装置からの放熱を促進させて、放熱性を高めた積層型半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態について図面を参照して詳細に説明する。尚、図示された各部材の厚み、長さ、数量等は図面の作成上実際とは異なる場合がある。また、同じ部材については同符号を付しており、説明を省略することもある。
（実施の形態１）
図１は本発明の実施の形態１における積層型半導体装置を示す図である。
【００２１】
図１（ａ）は第２の半導体装置であり、１は半導体素子、２は樹脂基板を示し、図１（ｂ）は第１の半導体装置であり、３は外部接続端子を示している。図中の半導体素子１の樹脂基板２への搭載方法は、半導体素子１の電気回路面を樹脂基板２面と相対させ、電極突起４により半導体素子１の素子上電極５と樹脂基板２の基板電極６とを電気接続させるフリップチップ接続工法を図示しているが、特にこれに限定せず、半導体素子１の電気回路面の反対面を樹脂基板２へ搭載し、金等のワイヤーで回路電極と基板電極６を接合させるワイヤーボンディング工法を用い、あとで回路面を別途樹脂で被覆させても特に構わない。
【００２２】
第１及び第２の半導体装置の製造方法としては、特に一般的な半導体装置と変わりない。まず、半導体素子１を樹脂基板２へ搭載し、素子上電極５と基板電極６とを電極突起４を介して接合させる。図１は前述したフリップチップ接続の例である。第２の半導体装置の下面に半田ボールと呼ばれる積層用接続端子７を２２０℃以上の高温のリフローを通して溶融することにより、第２の半導体装置の樹脂基板２に形成された接続電極へ接合させるものである。さらに、第２の半導体装置の樹脂基板２下面には反りの抑制に用いる第２の接続端子８が、同様に２２０℃以上の高温のリフローを通して溶融して接合されている。そのようにして製造、構成された第１及び第２の半導体装置を図１（ｃ）では積層させたものである。この積層時にはそれぞれ第１及び第２の半導体装置を上下に積層用接続電極１７、積層用接続端子７が対応するようにマウントし、リフローを通じて積層用接続端子７を溶融して接合し、積層状態である積層型半導体装置となす。
【００２３】
本実施の形態においては、後述するように、第１の半導体装置の樹脂基板裏面における積層時に第２の半導体装置に搭載される半導体素子と対向する領域に、反りの抑制に用いる第２の接続端子８が形成されている。それにより、第１の半導体装置の半導体素子搭載領域部の反りを、そこへ設けられている第２の接続端子が第１の半導体装置の半導体素子上面に接触することで、強制的に抑制することができる。
【００２４】
次にそのメカニズムについて図２を用いて詳しく説明する。
図２は本発明の実施の形態１における積層型半導体装置の反り挙動の模式図である。
図２において、図２（ａ）は一例として、積層型半導体装置における半田溶融時の反りを示す模式図、図２（ｂ）は、従来の積層型半導体装置において、その後の半田凝固後常温へ戻った時点における反りの模式図を示している。凝固後は図２（ｂ）のように半導体素子搭載領域が凸方向へ戻ろうとする。１５０μｍ厚のチップで０．３ｍｍの基板厚みでフリップチップ接続の場合の一例では、その戻り量は１００μｍ程度にもなり、完成状態においての結果として、７０−８０μｍの凹みが最下面に生じる。それに対して本実施の形態の積層型半導体装置では、第２の半導体装置における第１の半導体装置と対向する面の第１の半導体装置に搭載された半導体素子と対向する領域に第２の接続端子８が設けられ、半導体素子搭載領域の第２の接続端子８が、第１の半導体装置に搭載された半導体素子に接触して、そのような反りを強制的に抑制することができるため、半田溶融時点では図２（ｃ）のような積層型半導体装置が、常温に戻り完成した際には図２（ｄ）のように反りの少ない、局部的な最下面の凹みがない半導体装置を提供することができる。そのため、プリント基板への積層型半導体装置の実装性を確保することができる。前述では第１の半導体装置に搭載された半導体素子に第２の接続端子８が接する構成について説明しているが、第１の半導体装置に搭載された半導体素子が樹脂封止されている場合は樹脂上面に第２の接続端子８が接するものであり、本図面によりその構成が限定されるものではない。
【００２５】
また、本実施の形態において、図３は本発明の実施の形態１における接続端子の高さが異なる積層型半導体装置を示す図であり、図３（ａ）は第２の半導体装置、図３（ｂ）は積層後の完成状態を示している。
【００２６】
図３に示すように、第２の半導体装置の樹脂基板２下面に配置されている第２の接続端子８の高さは、積層用接続端子７よりも低くても良い。さらに、積層後の状態において、その接続高さの差９が、第１の半導体装置上面である半導体素子の上面と第１の半導体装置の樹脂基材との間の距離１０以上であっても良い。
【００２７】
第２の接続端子８の高さが積層用接続端子７よりも低いことにより、第１及び第２の半導体装置の積層及び接続の際、第２の半導体装置の樹脂基板２下面に配置されている第２の接続端子８が第１の半導体装置上面へ接触するよりも先に、半導体素子周辺領域の積層用接続端子７が第１の半導体装置へ接触するため、もしくはその傾向を有するため、設けられている第２の接続端子８が第１の半導体装置の半導体素子上面に接触することにより、積層用接続端子７と第１の半導体装置が接続されることを妨げることを最小限に抑制することができる。その上で、第１及び第２の半導体装置の積層時に、積層用接続端子７が溶融して凝固した後に第１の半導体装置の半導体素子搭載領域部生じた反りを、そこへ設けられている第２の接続端子８が第１の半導体装置の半導体素子上面に接触することで、強制的に抑制することができる。
【００２８】
さらに、図４は本発明の実施の形態１におけるソルダーレジスト開口面積が異なる積層型半導体装置を示す図である。
図４に示すように、第２の接続端子８が配置されている第２の半導体装置の樹脂基板２上のソルダーレジスト開口面積１２は、積層用接続端子７が配置されている第２の半導体装置の樹脂基板２上のソルダーレジスト開口面積１３よりも大きくても良い。
【００２９】
ソルダーレジスト開口面積１２がソルダーレジスト開口面積１３よりも大きいことにより、積層用接続端子７及び第２の接続端子８がリフローの溶融による接続前の初期に同構成、同サイズ、また同体積であれば、溶融後は開口部分に均等に接続し、底面積の違いにより高さを制御できる。そのため樹脂基板２の配線（開口）パターンの変更のみにより、低コストで第２の接続端子８の低厚化が実現することができる。
【００３０】
さらに、図５は本発明の実施の形態１における接続端子径が異なる積層型半導体装置を示す図である。
図５に示すように、第２の接続端子８の接続端子径１４は積層用接続端子７の接続端子径１５よりも小さくてもよい。
【００３１】
第２の接続端子８の接続端子径１４が積層用接続端子７の接続端子径１５よりも小さいことにより、第２の接続端子８である半田ボールを積層用接続端子７の半田ボールと別サイズにして、なおかつ、半導体素子搭載領域に用いる第２の接続端子８のサイズを通常の端子サイズより小さくすることで、積層用接続端子７の端子サイズを通常の大きさにすることができるため、通常第２の半導体装置の出荷検査時に電気接続される接続端子のサイズに合わせた検査ソケット等のインフラを活用しても、ソケットへの挿入はサイズ上問題がない。そのため、第２の半導体装置は特にコスト上昇がなく検査が可能であり、第１の半導体装置の半導体素子搭載領域に対応した第２の接続端子の低厚化が実現することができる。
【００３２】
さらに、図示はしないが（形状は図１〜図５参照）、第２の接続端子８はＳｎ−Ａｇ−Ｂｉ−Ｉｎ系の半田材料、積層用接続端子７は一般のＳｎ−Ａｇ−Ｃｕ系の半田材料を用いても良い。一例としてはＳｎ−３．５Ａｇ−０．５Ｂｉ−８ＩｎとＳｎ３Ａｇ０．５Ｃｕの組み合わせが実現性の点からも有効である。
【００３３】
第２の接続端子８にＳｎ−Ａｇ−Ｂｉ−Ｉｎ系の半田材料、積層用接続端子７に一般のＳｎ−Ａｇ−Ｃｕ系の半田材料を用いることにより、第２の接続端子８の融点が積層用接続端子７の融点より低くなるため、第１及び第２の半導体装置の積層時に半田が溶融する際、最初に第２の接続端子８が溶け、そのあとで積層用接続端子７が溶け、凝固は先に積層用接続端子７から始まる。そのために、電気接続される半導体素子周辺領域の積層用接続端子７の端子接続が完了した上で、第１の半導体装置の半導体素子搭載領域部の反り抑制を、そこへ設けられている第２の接続端子が第１の半導体装置の素子搭載部上面に接触することで行うことができ、第１及び第２の半導体装置の積層接続に影響を与えることなく、最終完成品としての反りを良好にすることができる。
【００３４】
さらに、これも図示はしないが（形状は図１〜図５参照）、第２の接続端子８はＳｎ−３Ａｇ−０．５Ｃｕの半田材料、積層用接続端子７はＳｎ−３．５Ａｇ−０．７５Ｃｕの半田材料を用いても良い。
【００３５】
第２の接続端子８にＳｎ−３Ａｇ−０．５Ｃｕの半田材料、積層用接続端子７にＳｎ−３．５Ａｇ−０．７５Ｃｕの半田材料を用いることにより、この場合は、第２の接続端子８に対して、積層用接続端子７の融点が高くなる。つまり、いずれも、第２の接続端子８の方が積層用接続端子７よりも融点が低いという関係は変わりなく、先の場合は、第２の接続端子８の材料変更によりその融点を低くしたのに対して、この場合は積層用接続端子７の材料を変更して、その融点を高くしている。以上の構成により、第１及び第２の半導体装置の積層時に半田が溶融する際、最初に第２の接続端子８が溶け、そのあとで積層用接続端子７が溶け、凝固は先に素子外周領域から始まる。そのために、電気接続される半導体素子周辺領域の積層用接続端子７の接続が完了した上で、第１の半導体装置の半導体素子搭載領域部の反り抑制を、そこへ設けられている第２の接続端子８が第１の半導体装置の素子搭載部上面に接触することで、第１及び第２の半導体装置の積層接続に影響を与えることなく、最終完成品としての反りを良好にすることができる。
（実施の形態２）
次に、実施の形態２について図６を用いて説明する。
【００３６】
図６は本発明の実施の形態２における積層型半導体装置を示す図であるが、本実施の形態は実施の形態１の図１（ｃ）とは、第２の接続端子８が第１の半導体装置に搭載された半導体素子上面に接続されているかどうか、また、第１の半導体装置に搭載された半導体素子上面にその接続用のランド１１が設けられているかどうかのみが異なっているだけである。
【００３７】
第２の接続端子８のうち少なくとも１つは、第１の半導体装置に搭載された半導体素子上面と接合している。また、そのために、半導体素子上面にはＡｌＣｕ等のランドにＮｉＡｕめっき等が施された接続用ランド１１が設けられ、第２の接続端子８の半田溶融とともに合金化することにより両者が接合される。本構成のために、第１の半導体装置からの放熱が、第２の半導体装置に設けられた第２の接続端子８を通じて第２の半導体装置へとなされることになり、促進される。
【００３８】
このとき、ランド１１および第２の接続端子８を介して、第１の半導体装置と第２の半導体装置が電気的に接続されても良いし、その接続が放熱のみに供する接続であっても良い。
【００３９】
さらに、該当部分である第２の接続端子８は、第２の半導体装置において、ＧＮＤ端子等の一般にＣｕ箔面積の大きい配線層と接続される端子１６と接続することで、放熱性がより促進される。
【００４０】
以上の説明では、２つの半導体装置を積層する場合について説明したが、２以上の半導体装置を積層した積層型半導体装置のうち、一部または全部の積層部において上記第２の接続端子を用いる構成とすることも可能である。
【産業上の利用可能性】
【００４１】
本発明は、上下の半導体装置を積層させる際に、反り変曲点がなく反りが低減されて実装性を向上させることができ、半導体素子を搭載する半導体装置を複数積層する積層型半導体装置等に有用である。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施の形態１における積層型半導体装置を示す図
【図２】本発明の実施の形態１における積層型半導体装置の反り挙動の模式図
【図３】本発明の実施の形態１における接続端子の高さが異なる積層型半導体装置を示す図
【図４】本発明の実施の形態１におけるソルダーレジスト開口面積が異なる積層型半導体装置を示す図
【図５】本発明の実施の形態１における接続端子径が異なる積層型半導体装置を示す図
【図６】本発明の実施の形態２における積層型半導体装置を示す図
【符号の説明】
【００４３】
１    半導体素子
２    樹脂基板
３    外部接続端子
４    電極突起
５    素子上電極
６    基板電極
７    積層用接続端子
８    第２の接続端子
９    高さの差
１０    距離
１１    ランド
１２    ソルダーレジスト開口面積
１３    ソルダーレジスト開口面積
１４    接続端子径
１５    接続端子径
１６    端子
１７    積層用接続電極
【図１】
2008270303.tif 000003
【図２】
2008270303.tif 000004
【図３】
2008270303.tif 000005
【図４】
2008270303.tif 000006
【図５】
2008270303.tif 000007
【図６】
2008270303.tif 000008