(57)【要約】      （修正有）【課題】柔軟な多重化および選択電荷共有機能を有する電荷共有回路。【解決手段】電荷共有回路は、一の第１の入力バスの対と、一の第２の入力バスの対と、一の出力バスの対とを含む。一のキャパシタＣ１は、一の第１の内部ノードＥＱ１と、一の第２の内部ノードＥＱ２との間に接続される。一の第１の回路は、第１の内部ノードＥＱ１と、第１の入力バスの対、第２の入力バスの対、および、出力バスの対とを選択的に接続する。第２の回路は、第２の入力ノードＥＱ２と、第１の入力バスの対、第２の入力バスの対、および、出力バスの対とを選択的に接続する。第３の回路は、第１の入力バスの対を基準電圧に選択的に接続する。第４の回路は、第２の入力バスの対を基準電圧に選択的に接続する。【選択図】図３
2008310940.tif 000002
【特許請求の範囲】
【請求項１】
電荷共有回路であって、
一の第１の入力バスの対と、
一の第２の入力バスの対と、
一の出力バスの対と、
一の第１の内部ノードと一の第２の内部ノードとの間に接続された一のキャパシタと、
前記第１の内部ノードと、前記第１の入力バスの対、前記第２の入力バスの対、および、前記出力バスの対とを選択的に接続する一の第１の回路と、
前記第２の内部ノードと、前記第１の入力バスの対、前記第２の入力バスの対、および、前記出力バスの対とを選択的に接続する一の第２の回路と、
前記第１の入力バスの対と一の基準電圧とを選択的に接続する一の第３の回路と、
前記第２の入力バスの対と前記基準電圧とを選択的に接続する一の第４の回路と、
を含む電荷共有回路。
【請求項２】
前記第３の回路は、前記第１の入力バスの対が非アクティブになり、前記第２のバスの対と前記出力バスの対との間で電荷が共有されるときアクティブになる、請求項１に記載の電荷共有回路。
【請求項３】
前記第４の回路は、前記第２の入力バスの対が非アクティブであり、前記第１のバスの対と前記出力バスの対との間で電荷が共有されるときアクティブになる、請求項１に記載の電荷共有回路。
【請求項４】
前記第１の回路は、前記第１の内部ノードと前記第１の入力バスの対とを接続する一対の選択的にアクティブになるＰチャネルトランジスタを含む、請求項１に記載の電荷共有回路。
【請求項５】
前記第１の回路は、前記第１の内部ノードと前記第２の入力バスの対とを接続する一対の選択的にアクティブになるＰチャネルトランジスタを含む、請求項１に記載の電荷共有回路。
【請求項６】
前記第１の回路は、前記第１の内部ノードと前記出力バスの対とを接続する一対の選択的にアクティブになるＮチャネルトランジスタを含む、請求項１に記載の電荷共有回路。
【請求項７】
前記第２の回路は、前記第２の内部ノードと前記第１の入力バスの対とを接続する一対の選択的にアクティブになるＰチャネルトランジスタを含む、請求項１に記載の電荷共有回路。
【請求項８】
前記第２の回路は、前記第２の内部ノードと前記第２の入力バスの対とを接続する一対の選択的にアクティブになるＰチャネルトランジスタを含む、請求項１に記載の電荷共有回路。
【請求項９】
前記第２の回路は、前記第２の内部ノードと前記出力バスの対とを接続する一対の選択的にアクティブになるＮチャネルトランジスタを含む、請求項１に記載の電荷共有回路。
【請求項１０】
前記第３の回路は、一対の選択的にアクティブになるＰチャネルトランジスタを含む、請求項１に記載の電荷共有回路。
【請求項１１】
前記第４の回路は、一対の選択的にアクティブになるＰチャネルトランジスタを含む、請求項１に記載の電荷共有回路。
【請求項１２】
電荷共有回路であって、
一の第１の入力バスに接続される一の第１の増幅回路と、
一の第２の入力バスに接続される一の第２の増幅回路と、
前記第１の増幅回路、前記第２の増幅回路、および、一の出力バスに接続される一のドライバ回路と、
一の第１の非アクティブモードの間、前記第１の入力バスを一の基準電圧に接続する一の第１の回路と、
一の第２の非アクティブモードの間、前記第２の入力バスを前記基準電圧に接続する一の第２の回路と、
を含む電荷共有回路。
【請求項１３】
前記第１の増幅回路は、一の選択的に使用可能にされるラッチ回路を含む、請求項１２に記載の電荷共有回路。
【請求項１４】
前記第２の増幅回路は、一の選択的に使用可能にされるラッチ回路を含む、請求項１２に記載の電荷共有回路。
【請求項１５】
前記駆動回路は、前記第１の入力バスと前記出力バスとの間、または、前記第２の入力バスと前記出力バスとの間で電荷を共有する第１および内部ノードに接続される一のキャパシタを含む、請求項１２に記載の電荷共有回路。
【請求項１６】
前記第１の回路は、一対の選択的に使用可能にされるＰチャネルトランジスタを含む、請求項１２に記載の電荷共有回路。
【請求項１７】
前記第２の回路は、一対の選択的に使用可能にされるＰチャネルトランジスタを含む、請求項１２に記載の電荷共有回路。
【請求項１８】
前記基準電圧は、約ＶＣＣ／２の電圧を含む、請求項１２に記載の電荷共有回路。
【請求項１９】
前記キャパシタは、複数のキャパシタ結合トランジスタを含む、請求項１５または請求項１に記載の電荷共有回路。
【請求項２０】
前記キャパシタ結合トランジスタの少なくとも１つは、一の切り替え可能なキャパシタ結合トランジスタを含む、請求項１９に記載の電荷共有回路。
【請求項２１】
電荷共有方法であって、
一の第１のバスと一の出力バスとの間で電荷を共有し、一の第１の動作モードにおいて一の第２のバスを一定の電圧に維持する工程と、
前記第２のバスと前記出力バスとの間で電荷を共有し、一の第２の動作モードにおいて、前記第１のバスを一定の電圧に維持する工程と、
を含む電荷共有方法。
【請求項２２】
前記第２のバスは、前記第１の動作モード中非アクティブである、請求項２３に記載の電荷共有方法。
【請求項２３】
前記第１のバスは、前記第２の動作モード中非アクティブである、請求項２３に記載の電荷共有方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電荷共有回路に関し、より詳しくは、長いスタンバイまたは非アクティブ期間にバス電圧レベルを一定に維持する能力を有する集積回路メモリのための電荷共有回路に関する。本発明は、同時継続出願である、２００７年１月２２日に出願された米国特許出願番号第１１／６２５，７２８の「異なる選択された信号値の信号生成を実現する集積回路装置のスイッチキャパシタ電荷共有技術」、および、米国特許出願番号第１１／７５９，８２３の「データバススキュー用途に最適化された電荷共有」に関連し、その開示全体を参照によってここに組み込む。
【背景技術】
【０００２】
ビットライン間のプリチャージおよび電荷共有、チャージポンプ回路において様々な電力供給レベルを切り替えることによる電荷リサイクル、および、様々なバスおよび回路積み重ね技術、さらに、それらの技術すべての組み合わせを含む、数多くの電荷共有および電荷リサイクル技術が知られている。
【０００３】
電荷共有技術は、動作電力を節減すべく、以前より集積回路設計に用いられてきた。典型的な回路の例は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）アレイビット線と共に用いられるものであり、ＤＲＡＭアレイビット線は、ＶＣＣ／２のレベルまでプリチャージされており、予め格納されたデータ状態に基づくビット線（ＢＬ）および相補的ビット線バー（ＢＬまたはＢＬＢ）のＶＣＣ（供給電圧レベル）またはＶＳＳ（回路接地点）に駆動される。
【０００４】
他の同時期の回路例では、３つの異なる電圧範囲で動作する３つのグループの論理ゲートを使用もある。動作中、１つのグループは、ＶＣＣ／３からＶＳＳに推移し、第２のグループは、２ＶＣＣ／３からＶＣＣ／３に推移し、第３のグループは、ＶＣＣから２ＶＣＣ／３へと推移する。この方法では、これら３つのグループの論理ゲートは、それぞれ隣接する電圧範囲のグループと電荷を共有できる。そして、従来の設計では、この方法で動作せざるをえない。
【０００５】
現在の回路技術の他の方法では、低レベルの信号または回路ブロックＡは、高レベルの隣接する信号または回路ブロックＢと同じに設定される。ＤＲＡＭ回路の特定の実施例である、典型的な従来技術の電荷共有回路が図１に示される。回路の左右には、ローカルデータリードライン（ＤＲＬ／ＤＲＢＬ、ＤＲＲ／ＤＲＢＲ）があり、回路の中央には、グローバルデータリードライン（ＧＤＲ／ＧＤＲＢ）がある。したがって、図１に示される回路の機能とは、ローカルデータリードライン間の電荷を共有することであり、電流消費および消費電力を削減する目的で、グローバルデータリードラインに信号を提供することである。
【０００６】
電荷共有回路１００は、第１のバスの対ＤＲＬ／ＤＲＢＬに結合される入力を有するＣＤＡＭＰ増幅回路１０２を有する。ＣＤＡＭＰ増幅回路１０２の出力は、第１の駆動バスの対ＤＡＬ／ＤＡＢＬに結合される。増幅回路１０２は、ＶＥＱ１およびＶＥＱ２の等化電圧と、ＰＲＥ２２Ｌ、ＰＲＥ１１Ｌ、ＰＲＥＢＬおよびＤＲＬＡＴＢＬ制御信号とを受信する。増幅回路１０２は、様々な制御信号の制御下において、ＤＡＬおよびＤＡＢＬライン上でＤＲＬおよびＤＲＢＬ信号を駆動する。同様に、電荷共有回路１００は、第２のバスの対のＤＲＲ／ＤＲＢＲに結合された入力を有するＣＤＡＭＰ増幅回路１０６を含む。ＣＤＡＭＰ増幅回路１０６の出力は、第２の駆動バスの対ＤＡＲ／ＤＡＢＲに結合される。増幅回路１０６は、ＶＥＱ１およびＶＥＱ２等化電圧と、ＰＲＥ２２Ｒ、ＰＲＥ１１Ｒ、ＰＲＥＢＲおよびＤＲＬＡＴＢＲ制御信号とを受信する。増幅回路１０６は、様々な制御信号の制御下において、ＤＡＲおよびＤＡＢＲライン上でＤＲＲおよびＤＲＢＲ信号を駆動する。ＧＤＲＶドライバ回路１０４は、ＤＡＬ／ＤＡＢＬおよびＤＡＲ／ＤＡＢＲバスの対に結合され、ＧＤＲ／ＧＤＲＢバスの対上で電荷共有信号を出力する。ＶＥＱ１およびＶＥＱ２等化電圧は、ＥＱＣＡＰ回路１０８により提供される。
【０００７】
図１に示すような従来技術の電荷共有回路は、長いスタンバイまたは非アクティブ期間において入力バス電圧レベルを保持する手段は有さない。今日の進歩したＩＣ技術ではトランジスタのリーク電流が増加するので、非アクティブ期間において電圧レベルを一定に保つことは重要である。また、従来技術の電荷共有回路は、電荷が共有される電気信号を多重化または選択するためのいかなる手段も有さない。
【０００８】
したがって、長い非アクティブ時間に入力データバスにおいて電圧レベルを一定に保つ能力を有し、かつ、従来技術では成し得ないより柔軟な多重化および選択電荷共有機能を有する電荷共有回路が望まれる。
【発明の開示】
【課題を解決するための手段】
【０００９】
本発明によれば、電荷共有回路は、第１の入力バスの対と、第２の入力バスの対と、出力バスの対とを含む。キャパシタは、第１の内部ノードと第２の内部ノードとの間に接続される。第１の回路は、第１の内部ノードと第１の入力バスの対、第２の入力バスの対、および、出力バスの対とを選択的に接続する。第２の回路は、第２の内部ノードと、第１の入力バスの対、第２の入力バスの対、および、出力バスの対とを選択的に接続する。第３の回路は、第１の入力バスの対と基準電圧とを選択的に接続する。第４の回路は、第２の入力バスの対と基準電圧とを選択的に接続する。第３の回路は、第１の入力バスの対が非アクティブ状態にあり、第２のバスの対と出力バスの対との間で電荷が共有されているとき、アクティブになる。第４の回路は、第２の入力バスの対が非アクティブ状態にあり、第１のバスの対と出力バスの対との間で電荷が共有されているとき、アクティブになる。
【図面の簡単な説明】
【００１０】
以下に、添付の図面と共に好適な実施形態を記載するが、これにより、前述した本発明の特徴及び目的、それらを達成するための方法がより明らかになり、本発明自体がより良く理解されるであろう。
【００１１】
【図１】ＤＲＡＭ実施のための従来技術の電荷共有回路のブロック図である。
【図２】本発明に従うＤＲＡＭ実施のための、非アクティブ時間において入力データバスの電圧レベルを一定に保つ能力を有し、改良された多重化および選択電荷共有機能を有する電荷共有回路のブロック図である。
【図３】ＤＲＡＭ用途に限定されない、本発明に従う一般的用途における電荷共有回路のトランジスタレベルの概略図である。
【図４】図２の電荷共有回路に関連した様々な信号を示すタイミングチャートである。
【図５】図２の電荷共有回路と共に使用するのに適した等化電圧ジェネレータ回路の概略図である。
【図６】図６は、図２の電荷共有回路における使用に適した中心データ増幅器である。
【図７】図２の電荷共有回路における使用に適したＧＤＲＶ駆動回路の概略図である。
【図８】図２の電荷共有回路と共に使用するのに適したＥＱＣＡＰ回路の概略図である。
【発明を実施するための最良の形態】
【００１２】
図２は、図１の回路のようなＤＲＡＭ回路において用いられるのにも適した、本発明に従う電荷共有回路を示す。図２の回路は、電荷共有機能に加え、非アクティブ時間に入力データバスの電圧レベルを一定に保つ能力を有し、図１の電荷共有回路にはない、改良された多重化選択電荷共有機能を有する。
【００１３】
電荷共有回路２００は、ＧＤＲＶ回路２０４に接続されるＣＤＡＭＰ増幅回路２０２および２０６を含む。ＥＱＣＡＰ回路２０８は、信号を増幅器２０２および２０６、そしてドライバ２０４に提供する。ＳＥＱ１ジェネレータ回路２１０は、信号を増幅器２０２および２０６に提供する。増幅回路２０２は、ＤＲＬおよびＤＲＢＬ信号を受信して、増幅されたＤＡＬおよびＤＡＬＢ信号を提供する。ＤＲＬおよびＤＲＢＬ信号は、第２の組のバスにおける信号と電荷共有されるようになる第１の組のバスの信号である。増幅回路２０２は、以下にさらに説明されるＰＲＥ２２Ｌ、ＰＲＥ１１Ｌ、ＰＲＥＢＬ、ＤＲＬＡＴＢＬおよびＫＰＢＬ制御信号も受信する。増幅回路２０２は、また、以下にさらに説明するＳＥＱ１、ＶＥＱ１およびＶＥＱ２信号も受信する。増幅回路２０６は、ＤＲＲおよびＤＲＢＲ信号を受信して、増幅されたＤＡＲおよびＤＡＲＢ信号を提供する。ＤＲＲおよびＤＲＢＲ信号は、第１の組のバスにおける信号と電荷共有される第２の組のバスにおける信号である。増幅回路２０６は、以下に説明するＰＲＥ２２Ｒ、ＰＲＥ１１Ｒ、ＰＲＥＢＲ、ＤＲＬＡＴＢＲおよびＫＰＢＲ制御信号も受信する。増幅回路２０６は、以下に説明するＳＥＱ１、ＶＥＱ１およびＶＥＱ２信号も受信する。駆動回路２０４は、ＤＡＬ、ＤＡＬＢ、ＤＡＲおよびＤＡＲＢ信号を受信して、電荷共有ＧＤＲおよびＧＤＲＢ信号を提供する。駆動回路２０４は、ＶＥＱ１およびＶＥＱ２に加え、ＧＣＬＫＬ、ＧＣＬＫおよびＧＣＬＫＲクロック信号も受信する。
【００１４】
図３は、本発明の電荷共有回路の概略レベル図を示す。本発明の電荷共有回路は、図２に示す回路に関し説明したのと同様の改良された機能を有すが、ＤＲＡＭ用途には特に限定されない。図３の回路は、コンプリメンタリ信号の任意の２つの第１のセットと、コンプリメンタリ信号の第２のセットを含む出力信号との間の電荷共有を提供する。
【００１５】
図３に示す電荷共有回路３００の概略図において、第１のバスの組は、信号ＳＩＧＮＡＬ＿１ＬおよびＳＩＧＮＡＬＢ＿１Ｌを含み、第２のバスの組は、信号ＳＩＧＮＡＬ＿１ＲおよびＳＩＧＮＡＬＢ＿１Ｒを含み、電荷共有出力信号を提供するためのバスの出力の組は、信号ＳＩＧＮＡＬ＿２およびＳＩＧＮＡＬ＿２Ｂを含む。図３では、ＰチャネルトランジスタＩ１５およびＩ１は、ＳＥＱ１電圧と第１のバスの組との間に接続され、ＫＰＢＬ制御信号により制御される。ＰチャネルトランジスタＩ６およびＩ１４は、ＳＥＱ１電圧と第２のバスの組との間に接続され、ＫＰＢＲ制御信号により制御される。ＰチャネルトランジスタＩ２およびＩ４は、第１のバスの組とＥＱ１電圧との間に接続され、ＰＲＥ１ＢＬ制御信号により制御される。ＰチャネルトランジスタＩ１３およびＩ１０は、第２のバスの組とＥＱ１電圧との間に接続され、ＰＲＥ１ＢＲ制御信号により制御される。ＰチャネルトランジスタＩ５およびＩ３は、第１のバスの組とＥＱ２信号との間に接続され、ＰＲＥ２ＢＬ制御信号により制御される。ＰチャネルトランジスタＩ１６およびＩ１１は、第２のバスの組とＥＱ２電圧との間に接続され、ＰＲＥ２ＢＲ制御信号により制御される。ＮチャネルトランジスタＩ９およびＩ１２は、ＥＱ１電圧とバスの出力の対との間に接続され、ＰＲＥ２制御信号により制御される。ＮチャネルトランジスタＩ８およびＩ７は、ＥＱ２電圧とバスの出力の対との間に接続され、ＰＲＥ１制御信号により制御される。キャパシタＣ１は、ＥＱ１およびＥＱ２電圧間に接続され、第１および第２のバスの組における信号間の電荷共有を提供する。
【００１６】
本発明の電荷共有回路の動作は、図３の概略図、および、図４の波形図を参照して説明される。本発明の実施形態において、信号１左（ＳＩＧＮＡＬ＿１Ｌ）、信号１右（ＳＩＧＮＡＬ＿１Ｒ）、および、信号２（ＳＩＧＮＡＬ＿２）のラインの組は、全静電容量がほぼ等しく、真の値および補足値を含む異なる信号の対である。ＫＰＢＬおよびＫＰＢＲは、キーパーバー（アクティブロー信号）左右制御信号である。これらの信号は、信号ラインの反対の組がアクティブになると、ローになる。ＰＲＥ１ＢＬおよびＰＲＥ２ＢＬは、左の組の信号ラインのプリチャージバー制御信号１および２である。ＰＲＥ１ＢＲおよびＰＲＥ２ＢＲは、第２の組の信号ラインのプリチャージバー制御信号１および２である。ＰＲＥ１およびＰＲＥ２は、第２の組の信号ラインのプリチャージ制御信号である。電荷共有回路３００は、図4の波形図に示されるよう動作する場合、スイッチキャパシタＣ１を介し、左または右の第１の信号の組と、第２の信号の組との間で電荷を共有することになる。図４の波形図は、それらの信号ラインおよびプリチャージ制御ラインのアクティブおよびプリチャージ動作を示す。
【００１７】
この動作のアクティブな部分の間では、概略図３に示されないドライバが、ＳＩＧＮＡＬ＿１ラインの１つ（真またはバーのいずれか）をＶＣＣに移動させ、ＳＩＧＮＡＬ＿２ラインの１つ（真またはバーのいずれか）をＶＳＳに移動させるべくスイッチオンされる。信号１左または右のランダムな選択が行われる間、図４の波形は、右信号の２つのアクティブな選択がその後に続く２つの左信号のアクティブな選択を示す。同量の電荷を共有すべく、信号１ラインの左の組がアクティブであるとき、ＰＲＥ１ＢＲおよびＰＲＥ２ＢＲラインをオフにすることが重要である。こうすることにより、アクティブ信号１ラインおよび信号２ラインにおける同様の容量値は、結果としてこれらのラインにおける同様の信号レベルとなる。使用されない信号１ラインは、この期間中、長い時間浮動していられるので、ＫＰＢラインは、それらをＳＥＱ１ラインに維持するべく用いられる。ＳＥＱ１ラインは、生成された電圧レベルであり、非アクティブＥＱ１レベルに近いレベルに設定される。回路３００には偶数のアクティブサイクルが用いられるので、信号１ラインは、常にＥＱ１に短絡し、信号２ラインは、ＥＱ２に短絡する。これにより、電圧ジェネレータは、ＥＱ１およびＥＱ２を電荷共有生成レベルと同様のレベルに維持するよう、スタンバイ期間にＤＣ電圧レベルを供給できるようになる。回路３００への共通の適用は、メモリ回路のデータパスを用い、データバースト長２、４、８、１６などは、共通のバースト長なので、この制限は、限定的でない。回路の所定のアプリケーションが１つまたは奇数のアクティブサイクルのバースト長を必要とする場合、サイクルカウントを偶数に保つべくダミーサイクルを加算することができる。
【００１８】
図４を参照すると、第１のスタンバイモードでは、ＰＲＥ１信号はハイであり、ＰＲＥ２信号はローである。したがって、ＳＩＧＮＡＬ＿２およびＳＩＧＮＡＬＢ＿２は、ＥＱ２ノードに接続される。ＰＲＥ１ＢＬ信号は、ローであり、ＰＲＥ２ＢＬ信号は、ハイである。したがって、ＳＩＧＮＡＬ＿１ＬおよびＳＩＧＮＡＬＢ＿１Ｌは、ＥＱ１ノードに接続される。ＰＲＥ１ＢＲ信号は、ローであり、ＰＲＥ２ＢＲ信号は、ハイである。ＳＩＧＮＡＬ＿１ＲおよびＳＩＧＮＡＬＢ＿１Ｒは、ＥＱ１ノードに接続される。ＫＰＢＬおよびＫＰＢＲ信号は、どちらもハイであり、したがって、ＳＥＱ１電圧は、信号１ラインのいずれにも接続されない。
【００１９】
第１のアクティブモードでは、ＰＲＥ１信号はローであり、ＰＲＥ２信号もローである。したがって、信号２ラインの電圧は、ＥＱ１およびＥＱ２ノードでトラップされる。第１のアクティブモードでは、ＰＲＥ１ＢＬおよびＰＲＥ２ＢＬ信号は、どちらもハイである。したがって、左信号１ラインの電圧は、ＥＱ１ノードでトラップされる。ＰＲＥ１ＢＲ信号はハイであり、ＰＲＥ２ＢＲ信号もハイである。したがって、右信号１ラインの電圧は、ＥＱ１ノードでトラップされる。ＫＰＢＬ信号はハイであり、ＫＰＢＲ信号は、ローである。したがって、右信号１ラインは、ＳＥＱ１電圧に接続される。
【００２０】
第１のプリチャージモードでは、ＰＲＥ１信号はローであり、ＰＲＥ２信号は、ハイである。したがって、EQ１ノードは、信号２ラインに接続される。ＰＲＥ１ＢＬ信号は、ハイであり、ＰＲＥ２ＢＬ信号は、ローである。したがって、左信号１ラインは、ＥＱ２ノードに接続される。ＰＲＥ１ＢＲおよびＰＲＥ２ＢＲ信号は、ハイである。したがって、右信号１ラインは、非アクティブである。ＫＰＢＬ信号は、ハイであり、ＫＰＢＲ信号は、ローである。したがって、ＳＥＱ１電圧は、非アクティブな右信号１ラインに印加される。
【００２１】
第２のアクティブモードでは、制御信号は、第１のアクティブモードと同じ電圧に設定される。
【００２２】
第２のプリチャージモードでは、ＰＲＥ１信号はハイであり、ＰＲＥ２信号は、ローである。したがって、ＥＱ２ノードは、信号２ラインに接続される。ＰＲＥ１ＢＬ信号はローであり、ＰＲＥ２ＢＬ信号は、ハイである。したがって、左信号１ラインは、ＥＱ１ノードに接続される。ＰＲＥ１ＢＲおよびＰＲＥ２ＢＲ信号は、ハイである。したがって、右信号１ラインは、非アクティブである。ＫＰＢＬ信号は、ハイであり、ＫＰＢＲ信号は、ローである。したがって、ＳＥＱ１電圧は、非アクティブな右信号１ラインに印加される。
【００２３】
第３のアクティブモードでは、制御信号は、第１のアクティブモードと同じ電圧に設定される。
【００２４】
第３のプリチャージモードでは、ＰＲＥ１信号はローであり、ＰＲＥ２信号は、ハイである。したがって、ＥＱ１ノードは、信号２ラインに接続される。ＰＲＥ１ＢＬ信号は、ハイであり、ＰＲＥ２ＢＬ信号もハイである。したがって、左信号１ラインは、非アクティブである。ＰＲＥ１ＢＲ信号はハイであり、ＰＲＥ２ＢＲ信号は、ローである。したがって、右信号１ラインは、ＥＱ２ノードに接続される。ＫＰＢＬ信号は、ローであり、ＫＰＢＲ信号は、ハイである。したがって、ＳＥＱ１電圧は、非アクティブ左信号１ラインに印加される。
【００２５】
第４のアクティブモードでは、制御信号は、第１のアクティブモードと同じ電圧に設定される。
【００２６】
第４のプリチャージモードでは、ＰＲＥ１信号はハイであり、ＰＲＥ２信号は、ローである。したがって、ＥＱ２ノードは、信号２ラインに接続される。ＰＲＥ１ＢＬ信号は、ハイであり、ＰＲＥ２ＢＬ信号もハイである。したがって、左信号１ラインは、非アクティブである。ＰＲＥ１ＢＲ信号は、ローであり、ＰＲＥ２ＢＲ信号は、ハイである。したがって、右信号１ラインは、ＥＱ１ノードに接続される。ＫＰＢＬ信号は、ローであり、ＫＰＢＲ信号は、ハイである。したがって、SEQ１電圧は、非アクティブな左信号１ラインに印加される。
【００２７】
第２のスタンバイモードでは、制御信号は、第１のスタンバイモードと同じ電圧に設定される。
【００２８】
２に示される等化電圧ジェネレータ２０８のように用いられるのに適した詳細な回路図が図５に示される。図５の電圧ジェネレータ５００において、第１の増幅器（トランジスタＩ２、Ｉ４、Ｉ５、Ｉ６、Ｉ７）は、入力ＶＨＡＬＦＬおよびＶＥＱ１ＲＥＦ電圧を受信し、ＰＡＯ出力電圧を提供する。ＶＨＡＬＦＬおよびＶＨＡＬＦＨ電圧は、ＳＥＱ１信号の上限および下限を制御するよう設定されたＤＣ電圧レベルである。ＶＥＱ１ＲＥＦ信号は、レジスタＰＲ１およびＰＲ０を介し差動増幅器に割り当てられたＳＥＱ１信号に基づくフィードバック信号である。同様に、第２の増幅器（トランジスタＩ８、Ｉ９、Ｉ１０、Ｉ１２、Ｉ１３）は、入力ＶＨＡＬＦＨおよびＶＥＱ１ＲＥＦ電圧を受信し、ＮＡＯ出力電圧を提供する。ＰＡＯ電圧は、ＰチャネルトランジスタＩ１９、Ｉ２０、および、ＮチャネルトランジスタＩ１８を含む回路を介し、ＰＧＡＴＥ電圧を生成するべく用いられる。同様に、ＮＡＯ電圧は、ＮチャネルトランジスタＩ１６、Ｉ１５、および、ＰチャネルトランジスタＩ１４を含む回路を介し、ＮＧＡＴＥを生成するべく用いられる。ＰチャネルトランジスタＩ２２およびＮチャネルトランジスタＩ２１は互いに結合され、ＶＣＣ／２であるＳＥＱ１基準電圧を提供する。ＶＥＱ１電圧は、ＥＱ１１Ｂ制御信号により制御されるＰチャネルトランジスタＩ２３により提供される。ＶＥＱ２電圧は、ＥＱ１２Ｂ制御信号により制御されるＰチャネルトランジスタＩ２４により提供される。トランジスタＩ２３およびＩ２４がオンであるとき、ＶＥＱ１およびＶＥＱ２電圧も、約ＶＣＣ／２である。
【００２９】
図２に示される増幅回路２０２および２０６のように用いられるのに適した詳細な回路図が図６に示される。図６では、回路６００は、入力信号ＤＲおよびＤＲＢと、出力信号ＤＡおよびＤＡＢとを含む。ＰチャネルトランジスタＩ１０は、ＰＲＥＢ制御信号により制御されるＤＲおよびＤＲＢ信号間に接続される。ＤＲＢ信号は、ＰＲＥ１１Ｂ制御信号により制御されるＰチャネルトランジスタＩ１３によりＶＥＱ１に接続される。同様に、ＤＲ信号は、ＰＲＥ１１Ｂ制御信号により制御されるＰチャネルトランジスタＩ１４によりＶＥＱ１に接続される。ＤＲＢ信号は、ＰＲＥ２２Ｂ制御信号により制御されるＰチャネルトランジスタＩ１９によりＶＥＱ２に接続される。同様に、ＤＲ信号は、ＰＲＥ２２Ｂ制御信号により制御されるＰチャネルトランジスタＩ１８によりＶＥＱ２に接続される。ＤＲおよびＤＲＢ信号は、ＫＰＢ制御信号により制御されるＰチャネルトランジスタＩ１２およびＩ１５を介しＳＥＱ１電圧に接続される。ＰチャネルトランジスタＩ１７およびＩ１６は、ＤＲおよびＤＲＢ信号と、ＤＲＰおよびＤＲＢＰ信号との間にそれぞれ接続される電流路を有する。ＰチャネルトランジスタＩ２１およびＩ２０と、ＮチャネルトランジスタＩ１およびＩ０とを含むラッチは、ＤＲＰおよびＤＲＢＰノードに接続される。ラッチは、ＤＲＬＡＴイネーブル信号により制御されるＮチャネルトランジスタＩ２２により使用可能にされる。出力ドライブは、ＤＡおよびＤＡＢノードにそれぞれ接続されるＮＡＮＤゲートＩ５およびＩ４により提供される。
【００３０】
図２に示されるＧＤＲＶドライバブロック２０４のように用いられるのに適した詳細な回路図が図７に示される。
【００３１】
ＧＤＲ信号は、ＮチャネルトランジスタＩ１により駆動される。ＶＥＱ１信号は、ＰＲＥ２信号により制御されるＮチャネルトランジスタＩ２２によりＧＤＲライン上に配置されることができる。ＶＥＱ２信号は、ＰＲＥ１信号により制御されるＮチャネルトランジスタＩ２１によりＧＤＲライン上に配置されることができる。トランジスタＩ１は、ＧＣＬＫおよびＤＡＢＰ信号を受信するＮＡＮＤゲートＩ１０を含む入力論理、および、インバータＩ５により提供されるＧＤＲＧ信号により駆動される。
【００３２】
ＧＤＲＢ信号は、ＮチャネルトランジスタＩ０により駆動される。ＶＥＱ１信号は、ＰＲＥ２信号により制御されるＮチャネルトランジスタＩ１９によりＧＤＲＢライン上に配置されることができる。ＶＥＱ２信号は、ＰＲＥ１信号により制御されるＮチャネルトランジスタＩ２０によりＧＤＲＢライン上に配置されることができる。トランジスタＩ０は、ＧＣＬＫおよびＤＡＰ信号を受信するＮＡＮＤゲートＩ１１を含む入力論理、および、インバータＩ３により提供されるＧＤＲＢＡ信号により駆動される。
【００３３】
ＧＤＲＢおよびＧＤＲ信号は、ＰＲＥ信号により制御されるトランジスタＩ２３の動作を介し、共に短絡され得る。
【００３４】
ＤＡＬ信号は、トランジスタＩ６およびＩ１８を含むパスゲートにより受信される。トランジスタＩ１８は、ＧＣＬＫＬ信号を、トランジスタＩ６は、ＧＣＬＫＬＢ信号を、インバータＩ２４から受信する。パスゲートの出力は、ＤＡＰ信号を提供する。
【００３５】
ＤＡＬＢ信号は、トランジスタＩ１４およびＩ１７を含むパスゲートにより受信される。トランジスタＩ１７は、ＧＣＬＫＬ信号を、トランジスタＩ１４は、ＧＣＬＫＬＢ信号を、インバータＩ２４から受信する。パスゲートの出力は、ＤＡＢＰ信号を提供する。
【００３６】
インバータＩ２６およびトランジスタＩ４９／Ｉ４０／Ｉ４２／Ｉ５０だけでなくインバータＩ５２、Ｉ４５およびトランジスタＩ４３／Ｉ３７／Ｉ３５／Ｉ４４も、パスゲートＩ６／Ｉ１８およびＩ１４／Ｉ１７がオフになったときノードＤＡＰおよびＤＡＢＰが浮動するのを防ぐＧＣＬＫイネーブルラッチを生成する。
【００３７】
図８は、図３のＣ１のように使用されるのに適したキャパシタ回路８００のさらに詳細な回路図である。Ｃ１は、実際は、４つのキャパシタ結合ＮチャネルトランジスタＩ０、Ｉ１、Ｉ３およびＩ２を並列に組み合わせたものである。キャパシタ結合トランジスタＩ３およびＩ２は、ラインＤＲ／ＤＲＢおよび  ＧＤＲ／ＧＤＲＢ上の信号レベルを増減させる目的で、ＣＡＰＣＴＬ制御信号により制御されるＮチャネルトランジスタＩ４およびＩ６と直列に接続される。
【００３８】
以上、特定のメモリ・アーキテクチャおよび動作方法に関連して本発明の原理を述べたが、前述の説明は、例示に過ぎず、本発明の範囲を限定するものではないことは、言うまでもない。特に、前述の開示からの教示が他の変形例も示唆するものであることは、当業者であれば理解できるであろう。このような変形例は、それ自体すでに知られており、本願明細書にすでに記載された特徴の代わりに、または追加して使用できる他の特徴を含んでよい。本出願において、請求項は、特定の特徴の組み合わせに対し明確に構成されているが、本願明細書中における開示の範囲は、いずれの請求項に目下記載されているような同じ発明に関連しようとしまいと、また、本発明が直面するようないかなる、または、すべての技術的問題を軽減しようがしまいが、当業者にとって明らかであろう明確または暗に開示されるいかなる新規な特徴、あるいは、いかなる新規な特徴の組み合わせ、あるいは、一般化またはその修正も含むと理解されなければならない。出願人は、本出願またはそこから導かれるさらなる出願の手続きの間、このような特徴および／またはこのような特徴の組み合わせに対する新規の請求項を構成する権利をここに保有する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【手続補正書】
【提出日】平成19年10月17日(2007.10.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項２２
【補正方法】変更
【補正の内容】
【請求項２２】
前記第２のバスは、前記第１の動作モード中非アクティブである、請求項２１に記載の電荷共有方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
図３に示す電荷共有回路３００の概略図において、第１のバスの組は、信号ＳＩＧＮＡＬ＿１ＬおよびＳＩＧＮＡＬＢ＿１Ｌを含み、第２のバスの組は、信号ＳＩＧＮＡＬ＿１ＲおよびＳＩＧＮＡＬＢ＿１Ｒを含み、電荷共有出力信号を提供するためのバスの出力の組は、信号ＳＩＧＮＡＬ＿２およびＳＩＧＮＡＬ＿２Ｂを含む。図３では、ＰチャネルトランジスタＩ１５およびＩ１は、ＳＥＱ１電圧と第１のバスの組との間に接続され、ＫＰＢＬ制御信号により制御される。ＰチャネルトランジスタＩ６およびＩ１４は、ＳＥＱ１電圧と第２のバスの組との間に接続され、ＫＰＢＲ制御信号により制御される。ＰチャネルトランジスタＩ２およびＩ４は、第１のバスの組とＥＱ１電圧との間に接続され、ＰＲＥ１ＢＬ制御信号により制御される。ＰチャネルトランジスタＩ１３およびＩ１０は、第２のバスの組とＥＱ１電圧との間に接続され、ＰＲＥ１ＢＲ制御信号により制御される。ＰチャネルトランジスタＩ５およびＩ３は、第１のバスの組とＥＱ２電圧との間に接続され、ＰＲＥ２ＢＬ制御信号により制御される。ＰチャネルトランジスタＩ１６およびＩ１１は、第２のバスの組とＥＱ２電圧との間に接続され、ＰＲＥ２ＢＲ制御信号により制御される。ＮチャネルトランジスタＩ９およびＩ１２は、ＥＱ１電圧とバスの出力の対との間に接続され、ＰＲＥ２制御信号により制御される。ＮチャネルトランジスタＩ８およびＩ７は、ＥＱ２電圧とバスの出力の対との間に接続され、ＰＲＥ１制御信号により制御される。キャパシタＣ１は、ＥＱ１およびＥＱ２電圧間に接続され、第１および第２のバスの組における信号間の電荷共有を提供する。
【外国語明細書】
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