(57)【要約】【課題】信号源の回路を変更せずに既存の信号のスルーレートを制御できるスルーレート制御回路を提供する。【解決手段】所定の回路から出力される信号のスルーレートを制御するスルーレート制御回路において、前記所定の回路の出力端子に接続され、前記信号を遅延させて出力する遅延手段（Ｒ１，Ｃ１〜Ｃ３）と、入力される制御信号に基づいて前記遅延手段の時定数を変更する時定数変更手段（Ｘ１〜Ｘ３）とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
所定の回路から出力される信号のスルーレートを制御するスルーレート制御回路において、
前記所定の回路の出力端子に接続され、前記信号を遅延させて出力する遅延手段と、
入力される制御信号に基づいて前記遅延手段の時定数を変更する時定数変更手段と
を備える事を特徴とするスルーレート制御回路。
【請求項２】
前記遅延手段は、
一端が前記所定の回路の出力端子に接続され、他端からスルーレートが制御された信号を出力する抵抗素子と、
ｎ（正の整数）個の容量素子Ｃ１〜Ｃｎとを備え、
前記容量素子Ｃ１は、一端が前記抵抗素子の他端に接続され、他端が前記時定数変更手段に接続され、
ｎが２以上の場合、ｉ（ｉ＝２〜ｎ）番目の容量素子Ｃｉは、一端が（ｉ−１）番目の容量素子Ｃ（ｉ−１）の他端に接続され、他端が前記時定数変更手段に接続され、
前記時定数変更手段は、接続される各々の前記容量素子Ｃ１〜Ｃｎの他端の接地と開放とを前記制御信号に基づいて切り替える事を特徴とする請求項１に記載のスルーレート制御回路。
【請求項３】
前記時定数変更手段は、ｎ個のトライステートバッファ（Ｘ１〜Ｘｎ）からなり、
ｉ（ｉ＝１〜ｎ）番目の該トライステートバッファＸｉは、入力端が接地され、前記制御信号が制御信号入力端に入力され、出力端がｉ番目の前記容量素子Ｃｉの他端に接続された事を特徴とする請求項２に記載のスルーレート制御回路。
【請求項４】
前記時定数変更手段は、ｎ個のＭＯＳトランジスタ（Ｍ１〜Ｍｎ）からなり、
ｉ（ｉ＝１〜ｎ）番目の該ＭＯＳトランジスタＭｉは、ソースが接地され、前記制御信号がゲートに入力され、ドレインがｉ番目の前記容量素子Ｃｉの他端に接続された事を特徴とする請求項２に記載のスルーレート制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スルーレートを制御するための回路に関するものである。
【背景技術】
【０００２】
バッファ等の入力に方形波の様な立ち上がり、立ち下り速度の速い入力電圧が加えられたとき、出力電圧は入力電圧に変化速度が追従できないので、時間軸に対して傾きを持って出力される。また、上記と同様に、論理回路においても出力電圧は時間軸に対して傾きを持って出力される。
この時、出力電圧が１μｓにつき何Ｖの変化で追従するかを示す数値がスルーレートである。つまり、スルーレートが大きいほど出力電圧の変化が速いことを示す。
【０００３】
このスルーレートは回路を構成するトランジスタの特性に影響を受けるが、トランジスタの特性は製造プロセスの微妙な変動によっても大幅に変わるので、製造プロセスの変動に依存してスルーレートのばらつきが大きくなることがある。
従って、スルーレートを電気的に制御して、一定の値、または周辺回路に適合した値にするための回路が必要となる。
【０００４】
スルーレートを制御できる従来技術として、信号源の出力バッファを構成するトランジスタの電流供給能力を変化させることで出力信号のスルーレートを制御する技術が開示されている（特許文献１参照）。
【特許文献１】特開平１１−２１３６６５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述した従来技術によれば、スルーレートを変化させるためには信号源の回路自体を変更する必要があり、既存の信号源の回路を用いて対応することができなかった。
【０００６】
本発明は上記事情を考慮してなされたもので、その目的は、信号源の回路を変更せずに既存の信号のスルーレートを制御できるスルーレート制御回路を提供する事である。
【課題を解決するための手段】
【０００７】
本発明は上記の課題を解決するためになされたもので、本発明に係るスルーレート制御回路は、所定の回路から出力される信号のスルーレートを制御するスルーレート制御回路において、前記所定の回路の出力端子に接続され、前記信号を遅延させて出力する遅延手段と、入力される制御信号に基づいて前記遅延手段の時定数を変更する時定数変更手段とを備える事を特徴とする。
【０００８】
上記スルーレート制御回路において、前記遅延手段は、一端が前記所定の回路の出力端子に接続され、他端からスルーレートが制御された信号を出力する抵抗素子と、ｎ（正の整数）個の容量素子Ｃ１〜Ｃｎとを備え、前記容量素子Ｃ１は、一端が前記抵抗素子の他端に接続され、他端が前記時定数変更手段に接続され、ｎが２以上の場合、ｉ（ｉ＝２〜ｎ）番目の容量素子Ｃｉは、一端が（ｉ−１）番目の容量素子Ｃ（ｉ−１）の他端に接続され、他端が前記時定数変更手段に接続され、前記時定数変更手段は、接続される各々の前記容量素子Ｃ１〜Ｃｎの他端の接地と開放とを前記制御信号に基づいて切り替える事を特徴とする。
【０００９】
上記スルーレート制御回路において、前記時定数変更手段は、ｎ個のトライステートバッファ（Ｘ１〜Ｘｎ）からなり、ｉ（ｉ＝１〜ｎ）番目の該トライステートバッファＸｉは、入力端が接地され、前記制御信号が制御信号入力端に入力され、出力端がｉ番目の前記容量素子Ｃｉの他端に接続された事を特徴とする。
【００１０】
上記スルーレート制御回路において、前記時定数変更手段は、ｎ個のＭＯＳトランジスタ（Ｍ１〜Ｍｎ）からなり、ｉ（ｉ＝１〜ｎ）番目の該ＭＯＳトランジスタＭｉは、ソースが接地され、前記制御信号がゲートに入力され、ドレインがｉ番目の前記容量素子Ｃｉの他端に接続された事を特徴とする。
【発明の効果】
【００１１】
本発明によれば、信号源の出力に時定数を変更できる遅延回路を接続したので、時定数を制御して信号の遅延量を変化させることでスルーレートを変更できる。従って、信号源の回路を変更せず、信号源に付加することで既存の信号のスルーレートを制御できるスルーレート制御回路が提供できる。
【発明を実施するための最良の形態】
【００１２】
＜第１の実施形態＞
以下、図面を参照して本発明の第１の実施形態について説明する。
図１は、本発明の第１の実施形態に係る信号源に接続されたスルーレート制御回路の回路図である。
【００１３】
同図において、１０は信号源、Ｒ１は抵抗素子、Ｃ１〜Ｃ３は容量素子、Ｘ１〜Ｘ３はトライステートバッファである。
信号源１０は既存の回路であり、所定の信号を出力する回路である。例えば、信号源１０は信号入力端子から入力された信号に所定の処理をして出力するバッファや論理回路である。
これらの構成要素のうち、抵抗素子Ｒ１、容量素子Ｃ１〜Ｃ３、トライステートバッファＸ１〜Ｘ３によって本実施形態に係るスルーレート制御回路が構成される。
【００１４】
抵抗素子Ｒ１は、一端が信号源１０の出力端に接続され、他端がスルーレートの制御された信号を出力する信号出力端子として機能する（ノードＰ１）。また、容量素子Ｃ１は、一端が抵抗素子Ｒ１の他端に接続され（ノードＰ１）、他端がトライステートバッファＸ１の出力端子に接続される（ノードＰ２）。また、トライステートバッファＸ１の入力端子は接地され、制御端子には制御信号Ｔ１が入力される。
【００１５】
さらに、容量素子Ｃ２は一端が容量素子Ｃ１の他端に接続され（ノードＰ２）、他端がトライステートバッファＸ２の出力端子に接続される（ノードＰ３）。また、トライステートバッファＸ２の入力端子は接地され、制御端子には制御信号Ｔ２が入力される。
【００１６】
さらに、容量素子Ｃ３は一端が容量素子Ｃ２の他端に接続され（ノードＰ３）、他端がトライステートバッファＸ３の出力端子に接続される（ノードＰ４）。また、トライステートバッファＸ３の入力端子は接地され、制御端子には制御信号Ｔ３が入力される。
【００１７】
ここで、トライステートバッファＸ１〜Ｘ３は、バッファとして動作するオン状態と、出力端子がハイインピーダンスとなるオフ状態とをそれぞれの制御端子に入力された制御信号Ｔ１〜Ｔ３に基づいて切り替えることのできる回路である。また、制御信号Ｔ１〜Ｔ３は、図示しないマイコン等の制御部から入力される。
【００１８】
また、トライステートバッファＸ１〜Ｘ３の内部には、それぞれの出力端子とグランドとの間に接続される出力端子容量Ｃｏ１〜Ｃｏ３が存在する。この出力端子容量Ｃｏ１〜Ｃｏ３は、トライステートバッファＸ１〜Ｘ３が内部に等価的に有する容量であるため、図１には記載されていない。
本実施形態では、容量素子Ｃ１〜Ｃ３の容量値はそれぞれ５０［ｐＦ］、出力端子容量Ｃｏ１〜Ｃｏ３の容量値はそれぞれ５［ｐＦ］とする。
【００１９】
また、抵抗素子Ｒ１、容量素子Ｃ１〜Ｃ３は、本発明における遅延手段として機能する。また、トライステートバッファＸ１〜Ｘ３は、本発明における時定数変更手段として機能する。
【００２０】
次に、スルーレート制御回路の動作を説明する。
本実施形態に係るスルーレート制御回路は、制御信号に基づいてトライステートバッファＸ１〜Ｘ３のオン状態、オフ状態を制御することによって出力信号のスルーレートを制御するものである。
【００２１】
具体的には、トライステートバッファＸ１〜Ｘ３は、出力端子に接続される各々の容量素子Ｃ１〜Ｃ３の他端の接地と開放とを制御信号に基づいて切り替える。それにより、ノードＰ１とグランドとの間の合成容量値Ｃａｌｌが決定され、その合成容量値Ｃａｌｌと抵抗素子Ｒ１の抵抗値とにより信号源１０の出力端とノードＰ１との間に形成される１次のローパスフィルタの時定数が決定される。
【００２２】
従って、信号源１０から出力された信号は上記ローパスフィルタによって遅延されて出力されるので、ローパスフィルタの時定数を変更することで遅延量が変更され、スルーレートが変更できる。
【００２３】
次に、スルーレート制御回路の４つの制御状態におけるノードＰ１とグランドとの間の合成容量値Ｃａｌｌの値について以下に説明する。
（１）トライステートバッファＸ１：オン、Ｘ２：オフ、Ｘ３：オフの場合
この場合、トライステートバッファＸ１はオン状態であるためバッファとして動作し、トライステートバッファＸ１の出力端の電圧は入力端の電圧と同じ０Ｖとなり、ノードＰ２は接地される。また、トライステートバッファＸ２，Ｘ３はオフであるため、その出力端子はハイインピーダンスとなる。
【００２４】
この状態（１）の等価回路図を図２に示す。
同図に示す様に、ノードＰ１とグランドとの間には容量素子Ｃ１が接続された状態となる。また、ノードＰ２が接地されているため、容量素子Ｃ２，Ｃ３と出力端子容量Ｃｏ１，Ｃｏ２，Ｃｏ３は出力信号に影響を与えない。
【００２５】
つまり、ノードＰ１とグランドとの間の合成容量値Ｃａｌｌは、
Ｃａｌｌ＝Ｃ１＝５０［ｐＦ］
となる。
この場合、時定数が最大となるので信号の遅延量が最大となり、スルーレートは最小となる。
【００２６】
図３はスルーレート制御回路の入力信号と出力信号を模式的に表した波形図である。同図において、横軸は時間を表し、縦軸は電圧を表している。上述した状態（１）の場合、同図に示す様に入力信号は出力信号（状態１）の様にスルーレートが制御される。
なお、同図においては、動作を分かりやすくするためにスルーレート制御回路の入力信号がステップ状の波形である一例を示したが、通常は時間軸に対して傾きを持った信号が入力される。
また、トライステートバッファＸ１がオンであれば、トライステートバッファＸ２，Ｘ３の状態によらずに出力信号は状態（１）のようになる。
【００２７】
（２）トライステートバッファＸ１：オフ、Ｘ２：オン、Ｘ３：オフの場合
この場合、トライステートバッファＸ２はオン状態であるのでバッファとして動作し、トライステートバッファＸ２の出力端の電圧は入力端の電圧と同じ０Ｖとなり、ノードＰ３は接地される。また、トライステートバッファＸ１，Ｘ３はオフであるため、その出力端子はハイインピーダンスとなる。
【００２８】
従って、ノードＰ１とＰ２との間には容量素子Ｃ１が接続され、ノードＰ２とグランドとの間には容量素子Ｃ２と出力端子容量Ｃｏ１とが並列に接続された状態となる。
なお、ノードＰ３が接地されているため、容量素子Ｃ３と出力端子容量Ｃｏ２，Ｃｏ３は出力信号に影響を与えない。
【００２９】
つまり、ノードＰ１とグランドとの間の合成容量値Ｃａｌｌは、
Ｃａｌｌ＝（Ｃ２＋Ｃｏ１）／／Ｃ１≒２６［ｐＦ］
となる。ここで、上式において記号“＋”は容量素子同士の並列接続を表し、記号“／／”は容量素子同士の直列接続を表す。
【００３０】
また、この状態（２）の出力信号は図３に示した出力信号（状態２）の様な波形となる。
なお、トライステートバッファＸ２がオンであれば、トライステートバッファＸ３の状態によらずに出力信号は状態（２）のようになる。
【００３１】
（３）トライステートバッファＸ１：オフ、Ｘ２：オフ、Ｘ３：オンの場合
この場合、トライステートバッファＸ３はオンであるのでバッファとして動作し、トライステートバッファＸ３の出力端の電圧は入力端の電圧と同じ０ＶとなるのでノードＰ４は接地される。また、トライステートバッファＸ１，Ｘ２はオフであるため、その出力端子はハイインピーダンスとなる。
【００３２】
従って、ノードＰ１とＰ２との間には容量素子Ｃ１が接続され、ノードＰ２とグランドとの間には出力端子容量Ｃｏ１が接続され、ノードＰ２とＰ３との間には容量素子Ｃ２が接続され、ノードＰ３とグランド間には容量素子Ｃ３と出力端子容量Ｃｏ２とが並列に接続された状態となる。
なお、ノードＰ４が接地されているため、出力端子容量Ｃｏ３は出力信号に影響を与えない。
【００３３】
つまり、ノードＰ１とグランドとの間の合成容量値Ｃａｌｌは、
Ｃａｌｌ＝（（（Ｃ３＋Ｃｏ２）／／Ｃ２）＋Ｃｏ１）／／Ｃ１≒１９［ｐＦ］
となる。
また、この状態（３）の出力信号は図３に示した出力信号（状態３）の様な波形となる。
【００３４】
（４）トライステートバッファＸ１：オフ、Ｘ２：オフ、Ｘ３：オフの場合
この場合、トライステートバッファＸ１〜Ｘ３がオフであるため、その出力端子はハイインピーダンスとなる。よって、ノードＰ２〜Ｐ４の何れも接地されない。
【００３５】
従って、ノードＰ１とＰ２との間には容量素子Ｃ１が接続され、ノードＰ２とグランドとの間には出力端子容量Ｃｏ１が接続され、ノードＰ２とＰ３との間には容量素子Ｃ２が接続され、ノードＰ３とグランド間には出力端子容量Ｃｏ２が接続され、ノードＰ３とノードＰ４との間には容量素子Ｃ３が接続され、ノードＰ４とグランド間には出力端子容量Ｃｏ３が接続された状態となる。
【００３６】
つまり、ノードＰ１とグランドとの間の合成容量値Ｃａｌｌは、
Ｃａｌｌ＝（（（（Ｃ３／／Ｃｏ３）＋Ｃｏ２）／／Ｃ２）＋Ｃｏ１）／／Ｃ１≒１０［ｐＦ］
となる。
【００３７】
この状態は、時定数が最小となるので信号の遅延量が最小となり、スルーレートは最大となる。
また、この状態（４）の出力信号は図３に示した出力信号（状態４）の様な波形となる。
【００３８】
即ち、上述してきた４つの制御状態における遅延時間の大きさは（１）＞（２）＞（３）＞（４）の関係となり、スルーレートの大きさは（１）＜（２）＜（３）＜（４）の関係となる。
【００３９】
＜第２の実施形態＞
次に、図４を参照して本発明の第２の実施形態について説明する
図４は、本発明の第２の実施形態に係る信号源に接続されたスルーレート制御回路の回路図である。
【００４０】
同図において、Ｍ１〜Ｍ３はＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタである。その他の構成要素は、図１に示した構成要素と同一であるため説明は省略する。
【００４１】
本実施形態に係るスルーレート制御回路は、第１の実施形態におけるトライステートバッファＸ１〜Ｘ３をＭＯＳトランジスタＭ１〜Ｍ３に置換した構成を有している。
ＭＯＳトランジスタＭ１〜Ｍ３は、本発明における時定数変更手段として機能する。
【００４２】
ＭＯＳトランジスタＭ１のソースは接地され、ゲートには制御信号Ｔ１が入力され、ドレインは容量素子Ｃ１の他端に接続される。
また、ＭＯＳトランジスタＭ２のソースは接地され、ゲートには制御信号Ｔ２が入力され、ドレインは容量素子Ｃ２の他端に接続される。
【００４３】
また、ＭＯＳトランジスタＭ３のソースは接地され、ゲートには制御信号Ｔ３が入力され、ドレインは容量素子Ｃ３の他端に接続される。なお、制御信号Ｔ１〜Ｔ３は図示しないマイコン等の制御部から入力される。また、ＭＯＳトランジスタＭ１〜Ｍ３はオープンドレインとなっている。
その他の接続は図１と同一であるため、説明は省略する。
【００４４】
また、ＭＯＳトランジスタＭ１〜Ｍ３の内部には、それぞれのドレインとグランドとの間に接続されるドレイン容量Ｃｍｏ１〜Ｃｍｏ３が存在する。このドレイン容量Ｃｍｏ１〜Ｃｍｏ３は、ＭＯＳトランジスタＭ１〜Ｍ３が内部に等価的に有する容量であるため、図４には記載されていない。
本実施形態では、ドレイン容量Ｃｍｏ１〜Ｃｍｏ３の容量値はそれぞれ５［ｐＦ］とする。
【００４５】
次に、本実施形態に係るスルーレート制御回路の動作を説明する。制御信号Ｔ１〜Ｔ３の何れかをハイレベルにすると、ハイレベルとなった制御信号が入力されるＭＯＳトランジスタＭ１〜Ｍ３の何れかがオンする。また、制御信号Ｔ１〜Ｔ３の何れかをローレベルにすると、ローレベルとなった制御信号が入力されるＭＯＳトランジスタＭ１〜Ｍ３の何れかがオフする。
【００４６】
従って、スルーレート制御回路の動作は第１の実施形態と同一であり、制御信号に基づいてノードＰ１とグランドとの間の合成容量値Ｃａｌｌが決定され、その合成容量値Ｃａｌｌと抵抗素子Ｒ１の抵抗値とにより信号源１０の出力端とノードＰ１との間に形成される１次のローパスフィルタの時定数が決定される。
つまり、信号源１０から出力された信号は上記ローパスフィルタによって遅延されて出力されるので、ローパスフィルタの時定数を変更することでスルーレートが変更される。
【００４７】
この様に、本実施形態に係るスルーレート制御回路によれば、信号に能動素子を作用させずにスルーレートを制御することができる。
また、能動素子はスイッチとして動作する素子のみで実現できる。
また、容量素子を直列に接続して構成されるため、設定可能な最小容量値を小さくできる。
【００４８】
以上、本発明の実施形態を詳述してきたが、具体的な構成は本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
例えば、時定数変更手段としてバイポーラトランジスタ、またはその他のスイッチング素子、スイッチング回路を用いて容量値の切り替えを行っても良い。
また、容量素子と時定数変更手段の数は上述した例に限られない。
さらに、容量素子の容量値は説明した例に限られず、また、すべて同じ容量値でなくても良い。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施形態に係る信号源に接続されたスルーレート制御回路の回路図である。
【図２】同上のトライステートバッファＸ１：オン、Ｘ２：オフ、Ｘ３：オフの場合の等価回路図である。
【図３】同上のスルーレート制御回路の入力信号と出力信号を模式的に表した波形図である。
【図４】本発明の第２の実施形態に係る信号源に接続されたスルーレート制御回路の回路図である。
【符号の説明】
【００５０】
１０；信号源、Ｘ１〜Ｘ３；トライステートバッファ、Ｒ１；抵抗素子、Ｃ１〜Ｃ３；容量素子、Ｃｏ１〜Ｃｏ３；出力端子容量、Ｍ１〜Ｍ３；ＭＯＳトランジスタ、Ｃｍｏ１〜Ｃｍｏ３；ドレイン容量。
【図１】
2008131561.tif 000003
【図２】
2008131561.tif 000004
【図３】
2008131561.tif 000005
【図４】
2008131561.tif 000006