(57)【要約】【課題】センスアンプ部のラッチノードのゲート負荷が増大することことなく、セットアップ時間およびデータ出力時間の短縮化を図る。【解決手段】センスアンプ型フリップフロップ回路において、差動センスアンプ回路の構成に際して、差動入力部１２の出力ノードＦａ，Ｆｂとセンスラッチ部１１のラッチノードｎ１１，ｎ１２との間にスイッチ素子（本例では、ＮチャネルトランジスタＮ１５，Ｎ１６）を接続し、当該スイッチ素子の作用により、クロック信号ＣＫが“Ｌ”レベルの期間（プリチャージ期間）にラッチノードｎ１１，ｎ１２を差動入力部１２から切り離すようにする。【選択図】図１
2008131320.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号に同期してラッチ動作を行うラッチ部と、
前記クロック信号に同期したデータ信号の極性に応じて差動動作を行う差動入力部と、
前記クロック信号が低レベルの期間に前記ラッチ部の２つの入出力ノードと前記差動入力部の２つの出力ノードとの間を切り離すスイッチ手段と、
前記クロック信号の高レベルの期間において前記差動入力部が動作状態となるイネーブル期間を制御する制御手段と
を備えたことを特徴とするフリップフロップ回路。
【請求項２】
前記クロック信号が低レベルの期間に前記ラッチ部のソース側ノードを電源レベルにプリチャージするプリチャージ手段を有する
ことを特徴とする請求項１記載のフリップフロップ回路。
【請求項３】
前記制御手段は、前記クロック信号が入力されるクロック端子と前記差動入力部の電流源トランジスタのゲートとの間に接続されたインバータからなり、当該インバータの遅延時間によって前記イネーブル期間を制御する
ことを特徴とする請求項１記載のフリップフロップ回路。
【請求項４】
前記制御手段は、前記差動入力部の電流源トランジスタのゲートレベルを前記ラッチ部のソース側ノードの電位で制御することによって前記イネーブル期間を制御する
ことを特徴とする請求項１記載のフリップフロップ回路。
【請求項５】
前記ラッチ部の一方の入出力ノードと電源ラインとの間に接続された第１のトランジスタと、前記ラッチ部の他方の入出力ノードと電源ラインとの間に接続された第２のトランジスタとを有し、
前記一方の入出力ノードの電位に基づく第１の信号によって前記第２のトランジスタのゲートレベルを制御し、前記他方の入出力ノードの電位に基づく第２の信号によって前記第１のトランジスタのゲートレベルを制御する
ことを特徴とする請求項１記載のフリップフロップ回路。
【請求項６】
マスタークロックに同期してデジタルデータをサンプリングするデータ処理回路を有する表示装置であって、
前記データ処理回路として、
クロック信号に同期してラッチ動作を行うラッチ部と、
前記クロック信号に同期したデータ信号の極性に応じて差動動作を行う差動入力部と、
前記クロック信号が低レベルの期間に前記ラッチ部の２つの入出力ノードと前記差動入力部の２つの出力ノードとの間を切り離すスイッチ手段と、
前記クロック信号の高レベルの期間において前記差動入力部が動作状態となるイネーブル期間を制御する制御手段とを備えたフリップフロップ回路を用いる
ことを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フリップフロップ回路および表示装置に関し、特にセンスアンプを用いたフリップフロップ回路および当該フリップフロップ回路を用いた表示装置に関する。
【背景技術】
【０００２】
フリップフロップ回路を用いて構成されたクロック同期システムにおいて、回路動作の高速化を実現するためには、フリップフロップ回路のセットアップ時間およびデータ出力時間を短縮することが重要となる。
【０００３】
高速動作が可能なフリップフロップ回路の1つとして、インバータループを応用した差動センスアンプを搭載することによりセットアップ時間を改善した“Ｓｅｎｓｅ−Ａｍｐｌｉｆｉｅｒ−Ｂａｓｅｄ  Ｆｌｉｐ−Ｆｌｏｐ”（以下、「センスアンプ型フリップフロップ回路」と記述する）がある（例えば、非特許文献１参照）。
【０００４】
図６に、センスアンプ型フリップフロップ回路の基本構成を示す。センスアンプ型フリップフロップ回路は、差動センスアンプ回路１００とＲＳラッチ回路２００とから構成されている。
【０００５】
差動センスアンプ回路１００には、クロック信号ＣＫおよび当該クロック信号ＣＫに同期したデータ信号Ｄが入力される。差動センスアンプ回路１００は、データ信号Ｄの極性に応じてクロック信号ＣＫに同期した１ショットパルス信号ＳｂまたはＲｂを生成する。１ショットパルス信号Ｓｂ，Ｒｂは、ＲＳラッチ回路２００に入力される。ＲＳラッチ回路２００は、１ショットパルス信号Ｓｂ，Ｒｂの状態に応じて互いに逆相の出力信号Ｑ／Ｑｂを出力するとともに、データ信号Ｄを保持する。
【０００６】
図７は、差動センスアンプ回路１００の従来例に係る回路構成を示す回路図である。図７に示すように、従来例に係る差動センスアンプ回路１００は、センスラッチ部１０１と差動入力部１０２とを有する構成となっている。
【０００７】
センスラッチ部１０１は、ＰチャネルトランジスタＰ１０１，Ｐ１０２およびＮチャネルトランジスタＮ１０１，Ｎ１０２によって構成され、クロック信号ＣＫに同期してラッチ動作を行う。差動入力部１０２は、ＮチャネルトランジスタＮ１０３，Ｎ１０４およびインバータＩＮＶ１０１によって構成され、クロック信号ＣＫに同期に同期したデータ信号Ｄの極性に応じて差動動作を行う。
【０００８】
差動センスアンプ回路１００において、クロック信号ＣＫが高レベル（以下、「“Ｈ”レベル」と記述する）の期間は、電流源を構成するＮチャネルトランジスタＮ１０５がオンし、本差動センスアンプ回路１００が動作することでデータ信号Ｄのラッチ動作が実行される。
【０００９】
一方、クロック信号ＣＫが低レベル（以下、「“Ｌ”レベル」と記述する）の期間は、ＮチャネルトランジスタＮ１０５がカットオフすることで、データラッチが解除されるとともに、次サイクルでのデータラッチに備えてＮチャネルトランジスタ（ラッチノードプリチャージトランジスタ）Ｐ１０３，Ｐ１０４によりラッチノードｎ１０１，ｎ１０２の電位Ｓｂ，ＲｂがＶＤＤレベル（電源レベル）にプリチャージされる。
【００１０】
また、ＮチャネルトランジスタＮ１０６は、データラッチ後にデータ信号Ｄの極性が反転した場合でもセンスラッチ部１０１へのＶＳＳレベル（接地レベル）の供給が切れないようにするために配置されている。
【００１１】
図８は、ＲＳラッチ回路２００の回路構成の一例を示す回路図である。図８に示すように、ＲＳラッチ回路２００は、２つのインバータＩＮＶ２０１，ＩＮＶ２０２、ＰチャネルトランジスタＰ２０１〜Ｐ２０６およびＮチャネルトランジスタＮ２０１〜Ｎ２０６によって構成されている。
【００１２】
次に、上記構成の差動センスアンプ回路１００およびＲＳラッチ回路２００からなる従来例に係るセンスアンプ型フリップフロップ回路の回路動作について、図９のタイミングチャートを用いて説明する。
【００１３】
まず、クロック信号ＣＫが“Ｌ”レベル期間（図９のプリチャージ期間）では、プリチャージチャージトランジスタＰ１０３，Ｐ１０４がオンすることで、ラッチノードｎ１０１，ｎ１０２の電位Ｓｂ，ＲｂがＶＤＤレベルにプリチャージされている。また、センスラッチ部１０１のＰチャネルトランジスタＰ１０１，Ｐ１０２がカットオフ状態にあり、ＮチャネルトランジスタＮ１０１，Ｎ１０２がオン状態にあることで、差動入力部１０２の出力ノードＦａ，ＦｂがＶＤＤ−Ｖｔｈレベル（ＶｔｈはＮチャネルトランジスタの閾値電圧）にプリチャージされている。
【００１４】
ここで、データ信号Ｄが“Ｈ”レベルの場合、差動入力部１０２のＮチャネルトランジスタＮ１０３がオン状態となり、ＮチャネルトランジスタＮ１０４がカットオフ状態となる。逆にデータ信号Ｄが“Ｌ”レベルの場合、ＮチャネルトランジスタＮ１０３がカットオフ状態となり、ＮチャネルトランジスタＮ１０４がオン状態となる。
【００１５】
ここで、クロック信号ＣＫが“Ｈ”レベルになると(図９のラッチ期間)、プリチャージトランジスタＰ１０３，Ｐ１０４がカットオフ、ＮチャネルトランジスタＮ１０５がターンオンしてラッチ動作が開始される。
【００１６】
このラッチ動作について、データ信号Ｄが“Ｈ”レベルの場合を例に挙げて説明する。まず、データ信号Ｄが“Ｈ”レベルの場合、出力ノードＦａは、ＮチャネルトランジスタＮ１０５，Ｎ１０３によりＶＤＤ−ＶｔｈレベルからＶＳＳレベルにディスチャージされる。一方、出力ノードＦｂは、ＮチャネルトランジスタＮ１０４がカットオフしているため、ＮチャネルトランジスタＮ１０５，Ｎ１０３およびＮ１０６によりＶＤＤ−ＶｔｈレベルからＶＳＳレベルにディスチャージされることになる。
【００１７】
このゲート段数の違いから図９の期間ｔ１で示されるように出力ノードＦａ（図中、点線で示す）の方が先にＶＳＳレベルへと変化することになる。この結果、ＮチャネルトランジスタＮ１０１を介してラッチノードｎ１０１の電位Ｓｂのレベルが下降し始める。
【００１８】
センスラッチ部１０１は、フィードフォワードのループを形成しており、ラッチノードｎ１０１の電位Ｓｂのレベルが下降し始めると、ＰチャネルトランジスタＰ１０２がターンオンし始め、逆にＮチャネルトランジスタＮ１０２がターンオフし始める。そして、最終的には、ラッチノードｎ１０１の電位Ｓｂが“Ｌ”レベル、ラッチノードｎ１０２の電位Ｒｂが“Ｈ”レベルにそれぞれ固定される。
【００１９】
逆に、データ信号Ｄが“Ｌ”レベルの場合は、図９の期間ｔ２に示されるように、出力ノードＦａ，Ｆｂおよびラッチノードｎ１０１，ｎ１０２は、データ信号Ｄが“Ｈ”レベルの場合とは逆の動作を行うことになる。
【００２０】
このように、従来例に係るセンスアンプ型フリップフロップ回路では、差動入力部１０２の出力ノードＦａ，Ｆｂの電位をセンスラッチ部１０１のソース側へ入力し、当該センスラッチ部１０１にて出力ノードＦａ，Ｆｂの電位差を検出し、増幅してラッチをかけるとともに、ＳＲラッチ回路を構成するインバータ２０１，ＩＮＶ２０２およびＰチャネルトランジスタＰ２０１，Ｐ２０６をドライブして出力信号Ｑ／Ｑｂを出力している。
【００２１】
つまり、ＰチャネルトランジスタＰ１０１，Ｐ１０２およびＮチャネルトランジスタＮ１０１，Ｎ１０２は、差動入力部１０２の出力ノードＦａ，Ｆｂの電位差を検出するセンスアンプの役割と、ラッチノードｎ１０１，ｎ１０２をドライブするドライバーの役割とを兼ねていることになる。したがって、アクセス時間を高速化するにはＰチャネルトランジスタＰ１０１，Ｐ１０２およびＮチャネルトランジスタＮ１０１，Ｎ１０２のディメンジョンを大きくしてドライバビリティを上げる必要がある。
【００２２】
しかしながら、トランジスタＰ１０１，Ｐ１０２およびＮ１０１，Ｎ１０２のディメンジョンを上げた場合、ラッチノードｎ１０１，ｎ１０２のゲート容量の増加やカップリングノイズの増大を招き、もうひとつの役割であるセンスアンプ動作にて誤動作を引き起こしやすくなるといったデメリットが生じる。
【００２３】
このような理由から、トランジスタＰ１０１，Ｐ１０２およびＮ１０１，Ｎ１０２のディメンジョンはあまり大きくできず、その結果、動作周波数が上がった場合、センスラッチ部１０１のソース側ノード（差動入力部１０２の出力ノード）Ｆａ，Ｆｂのプリチャージ速度も抑えられてしまい、プリチャージ時間が不十分となって誤動作を引き起こすといった別の問題点も生じてしまう。
【００２４】
このため、従来は、センスアンプ部１０１と差動入力部１０２とを切り離す手段を加えて、ラッチノードｎ１０１，ｎ１０２の充放電量を抑えることにより、セットアップ時間およびデータ出力時間の短縮化を図るようにしていた（例えば、特許文献１参照）。
【００２５】
【非特許文献１】B.Nikolic, et al., ”Improved Sense-Amplifier-Based Flip-Flop : Design and Measurements, ”IEEE JOURNAL OF SOLID-STATE CIRCUITS, pp.876-884, JUNE.,2000
【特許文献１】特開２００４−２１４７１７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２６】
しかしながら、特許文献１記載の従来技術では、ラッチノードｎ１０１，ｎ１０２の電位Ｓｂ，Ｒｂを基に差動入力部１０２のソース側制御を行うＮチャネルトランジスタのゲート制御を行う構成を採っているために、高速化にはこのＮチャネルトランジスタのサイズアップが必要となる。このことは、ラッチノードｎ１０１，ｎ１０２のゲート負荷が増大することを意味する。ラッチノードｎ１０１，ｎ１０２のゲート負荷が増大するとラッチ速度が落ちるために、セットアップ時間およびデータ出力時間の短縮化を十分に図ることができない。
【００２７】
そこで、本発明は、センスアンプ部のラッチノードのゲート負荷が増大することことなく、セットアップ時間およびデータ出力時間を短縮できるフリップフロップ回路および当該フリップフロップ回路を用いた表示装置を提供することを目的とする。
【課題を解決するための手段】
【００２８】
本発明によるフリップフロップ回路は、クロック信号に同期してラッチ動作を行うラッチ部と、前記クロック信号に同期したデータ信号の極性に応じて差動動作を行う差動入力部と、前記クロック信号が“Ｌ”レベルの期間に前記ラッチ部の２つの入出力ノードと前記差動入力部の２つの出力ノードとの間を切り離すスイッチ手段と、前記クロック信号の“Ｈ”レベルの期間において前記差動入力部が動作状態となるイネーブル期間を制御する制御手段とを備えた構成となっている。
【００２９】
上記構成のフリップフロップ回路において、スイッチ手段の作用により、クロック信号ＣＫが“Ｌ”レベルの期間にラッチ部の２つの入出力ノードを差動入力部から切り離すことで、データ信号の極性に応じて２つの入出力ノードの電位が急峻に変化する。これにより、ラッチ部でのラッチ動作がより高速に行われるとともに、次段へのデータの伝達もより高速に行われる。また、クロック信号の“Ｈ”レベル期間での差動入力部のイネーブル期間を制御することで、当該イネーブル期間後には外部から入力されるデータ信号の信号変化が２つの入出力ノードへ伝達されなくなるため、データホールド時間を確保することが可能となる
【発明の効果】
【００３０】
本発明によれば、センスアンプ部のラッチノードのゲート負荷を増大しなくても、ラッチ動作がより高速に行われるとともに、次段のラッチ回路へのデータの伝達もより高速に行われるため、ホールド時間特性を損なうことなく、セットアップ時間およびデータ出力時間の短縮化を図ることができる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００３２】
本発明に係るフリップフロップ回路は、クロック信号ＣＫおよび当該クロック信号ＣＫに同期したデータ信号Ｄが入力され、データ信号Ｄの極性に応じてクロック信号ＣＫに同期した１ショットパルス信号ＳｂまたはＲｂを生成する差動センスアンプ回路と、１ショットパルス信号Ｓｂ，Ｒｂの状態に応じて互いに逆相の出力信号Ｑ／Ｑｂを出力するとともに、データ信号ＤをラッチするＲＳラッチ回路とからなる構成を基本としている。
【００３３】
そして、本発明では、このセンスアンプ型フリップフロップ回路において、差動センスアンプ回路のセンスラッチ部を構成するトランジスタのサイズを大きくすることなく、セットアップ時間およびデータ出力時間の短縮化を実現可能にするための差動センスアンプ回路の構成を特徴としている。
【００３４】
［第１実施形態］
図１は、本発明の第１実施形態に係る差動センスアンプ回路の構成例を示す回路図である。図１に示すように、本実施形態に係る差動センスアンプ回路１０は、基本的な構成要素として、センスアンプ部１１および差動入力部１２を有する構成となっている。
【００３５】
センスアンプ部１１は、ＶＤＤライン（第１電源ライン）に各ソースが接続されたＰチャネルトランジスタＰ１１，Ｐ１２と、これらトランジスタＰ１１，Ｐ１２の各ドレインと各ドレインがそれぞれ接続され、各ソースが共通に接続されたＮチャネルトランジスタＮ１１，Ｎ１２とによって構成されている。
【００３６】
このセンスアンプ部１１において、トランジスタＰ１１，Ｎ１１の各ゲートがトランジスタＰ１２，Ｎ１２のドレイン共通接続ノードｎ１２に共通に接続され、トランジスタＰ１２，Ｎ１２の各ゲートがトランジスタＰ１１，Ｎ１１のドレイン共通接続ノードｎ１１に共通に接続されている。そして、ドレイン共通接続ノードｎ１１，ｎ１２がセンスアンプ部１１の入出力ノードであるラッチノードであり、入出力端子１３，１４にそれぞれ接続されている。
【００３７】
差動入力部１２は、ソースが共通に接続されたＮチャネルトランジスタＮ１３，Ｎ１４と、トランジスタＮ１３のゲートに入力端が、トランジスタＮ１４のゲートに出力端がそれぞれ接続されたインバータＩＮＶ１１とから構成され、データ端子１５を介してＮチャネルトランジスタＮ１３のゲートに入力されるデータ信号Ｄの極性に応じて差動動作を行う。
【００３８】
本実施形態に係る差動センスアンプ回路１０は、センスアンプ部１１および差動入力部１２に加えて、ＰチャネルトランジスタＰ１３〜Ｐ１５、ＮチャネルトランジスタＮ１５〜Ｎ１８およびインバータＩＮＶ１２を有している。
【００３９】
ＰチャネルトランジスタＰ１３，Ｐ１４は、各ソースがＶＤＤラインに、各ドレインがラッチノードｎ１１，ｎ１２にそれぞれ接続されている。トランジスタＰ１３，Ｐ１４の各ゲートには、クロック端子１６を介してクロック信号ＣＫが共通に印加される。すなわち、トランジスタＰ１３，Ｐ１４は、クロック信号ＣＫが“Ｌ”レベルの期間にラッチノードｎ１１，ｎ１２の電位Ｓｂ，ＲｂをＶＤＤレベルにプリチャージするプリチャージトランジスタとしての機能を持っている。
【００４０】
ＮチャネルトランジスタＮ１５，Ｎ１６は、センスアンプ部１１のラッチノードｎ１１，ｎ１２と、差動入力部１２のＮチャネルトランジスタＮ１３，Ｎ１４の各ドレインとの間に接続されている。トランジスタＮ１５，Ｎ１６の各ゲートには、クロック端子１６を介してクロック信号ＣＫが共通に印加される。
【００４１】
ＰチャネルトランジスタＰ１５は、センスアンプ部１１のソース側ノード（ＮチャネルトランジスタＮ１１，Ｎ１２の各ソースの共通接続ノード）ｎ１３とＶＤＤラインとの間に接続されている。ＮチャネルトランジスタＮ１７は、センスアンプ部１１のソース側ノードｎ１３とＶＳＳライン（第２電源ライン、例えば接地ライン）との間に接続されている。トランジスタＰ１５，Ｎ１７の各ゲートには、クロック端子１６を介してクロック信号ＣＫが共通に印加される。
【００４２】
ＮチャネルトランジスタＮ１８は、差動入力部１２の電流源トランジスタであり、当該差動入力部１２のソース側ノード（ＮチャネルトランジスタＮ１３，Ｎ１４の各ソースの共通接続ノード）ｎ１４とＶＳＳラインとの間に接続されている。インバータＩＮＶ１２は、クロック端子１６とＮチャネルトランジスタＭ１８のゲートとの間に接続され、クロック信号ＣＫを極性反転してトランジスタＮ１８のゲートに印加する。
【００４３】
上記構成の第１実施形態に係る差動センスアンプ回路１０において、その特徴とするところは、センスラッチ部１１のラッチノードｎ１１，ｎ１２と、差動入力部１２の出力ノード（ＮチャネルトランジスタＮ１３，Ｎ１４の各ドレイン）Ｆａ，Ｆｂとの間にＮチャネルトランジスタＮ１５，Ｎ１６を接続している点にある。
【００４４】
ここで、ＮチャネルトランジスタＮ１５，Ｎ１６は、クロック信号ＣＫが“Ｌ”レベルの期間（プリチャージ期間）に、センスラッチ部１１のラッチノードｎ１１，ｎ１２と差動入力部１０２の出力ノードＦａ，Ｆｂとを切り離すスイッチ手段としての機能を持っている。
【００４５】
第１実施形態に係る差動センスアンプ回路１０では、センスアンプ部１１のソース側ノードｎ１３に、ＮチャネルトランジスタＮ１７およびＰチャネルトランジスタＰ１５を接続した点も特徴の一つとしている。ＰチャネルトランジスタＰ１５は、クロック信号ＣＫが“Ｌ”レベルの期間にターンオンしてソース側ノードｎ１３をＶＤＤレベルにプリチャージするプリチャージ手段としての機能を持っている。
【００４６】
第１実施形態に係る差動センスアンプ回路１０ではさらに、クロック端子１６とＮチャネルトランジスタＮ１８のゲートとの間にインバータＩＮＶ１２を接続した点を特徴としている。インバータＩＮＶ１２は、クロック信号ＣＫが“Ｈ”レベルの期間でのＮチャネルトランジスタＮ１８のオン期間、即ち差動入力部１２が動作状態となるイネーブル期間を制御する制御手段としての機能を持っている。
【００４７】
次に、第１実施形態に係る差動センスアンプ回路１０の回路動作について、図２のタイミングチャートを用いて説明する。
【００４８】
図２には、クロック信号ＣＫ、インバータＩＮＶ１２の出力である反転クロック信号ＣＫｂ、データ信号Ｄ、インバータＩＮＶ１１の出力である反転データ信号Ｄｂ、センスラッチ部１１のソース側ノードｎ１３の電位ＳＡおよびラッチノードｎ１１，ｎ１２の各電位Ｓｂ，Ｒｂと、次段のＳＲラッチ回路（図６参照）のＳ（セット），Ｒ（リセット）入力およびＱ出力の各波形を示している。
【００４９】
まず、クロック信号ＣＫが“Ｌ”レベルの期間（図２のプリチャージ期間）では、ＰチャネルトランジスタＰ１３，Ｐ１４がオン状態にあるため、ラッチノードｎ１１，ｎ１２の各電位Ｓｂ，ＲｂがＶＤＤレベルにプリチャージされている。このとき、ＰチャネルトランジスタＰ１５もオン状態にあるため、センスラッチ部１１のソース側ノードｎ１３の電位ＳＡもＶＤＤレベルにプリチャージされている。
【００５０】
ここで、データ信号Ｄが“Ｈ”レベルの場合、差動入力部１２のＮチャネルトランジスタＮ１３がオン状態、ＮチャネルトランジスタＮ１４がカットオフ状態であり、さらにＮチャネルトランジスタＮ１８がオンしているため、出力ノードＦａはＶＳＳラインと導通状態となる。逆に、データ信号Ｄが“Ｌ”レベルの場合、ＮチャネルトランジスタＮ１３がカットオフ状態、ＮチャネルトランジスタＮ１４がオン状態であるため、出力ノードＦｂがＶＳＳラインと導通状態となる。
【００５１】
次に、クロック信号ＣＫが“Ｈ”レベルになると（図２のラッチ期間）、プリチャージトランジスタＰ１３，Ｐ１４がカットオフし、ＮチャネルトランジスタＮ１５，Ｎ１６がターンオンする。
【００５２】
このとき、クロック信号ＣＫの“Ｈ”レベルの期間内において、ＮチャネルトランジスタＮ１８がインバータＩＮＶ１２の遅延時間分だけオン状態にあることで、差動入力部１２がイネーブル状態（図２のセンスラッチドライビング期間）にあるため、データ信号Ｄが“Ｈ”レベルレベルであれば（図２の期間ｔ１の部分）、トランジスタＮ１５→トランジスタＮ１３→トランジスタＮ１８の経路により、ラッチノードｎ１１の電位Ｓｂは急峻に“Ｌ”レベルへ変化することになる。
【００５３】
逆に、データ信号Ｄが“Ｌ”レベルであれば（図２の期間ｔ２の部分）、トランジスタＮ１６→トランジスタＮ１４→トランジスタＮ１８の経路により、ラッチノードｎ１２の電位Ｒｂが急峻に“Ｌ”レベルへ変化することになる。
【００５４】
また、クロック信号ＣＫの立ち上がりエッジを受け、ＰチャネルトランジスタＰ１５がターンオフし、ＮチャネルトランジスタＮ１７がターンオンするため、ノードｎ１３の電位ＳＡがＶＳＳレベルに引かれ、ラッチノードｎ１１，ｎ１２の各電位Ｓｂ，Ｒｂの差をセンスラッチすることになる。
【００５５】
このとき、上述した通り、ＮチャネルトランジスタＮ１５，Ｎ１６の作用により、データ信号Ｄの極性に応じてラッチノードｎ１１の電位Ｓｂまたはラッチノードｎ１２の電位Ｒｂが急峻に変化するため、センスラッチ動作は従来技術に比べてより高速に行われ、同時に次段のＳＲラッチ回路（図６参照）へのデータの伝達もより高速に行われることになる。
【００５６】
上述したように、センスアンプ型フリップフロップ回路において、差動センスアンプ回路の構成に際して、差動入力部１２の出力ノードＦａ，Ｆｂとセンスラッチ部１１のラッチノードｎ１１，ｎ１２との間にスイッチ手段（本例では、ＮチャネルトランジスタＮ１５，Ｎ１６）を接続し、当該スイッチ手段の作用により、クロック信号ＣＫが“Ｌ”レベルの期間（プリチャージ期間）にラッチノードｎ１１，ｎ１２を差動入力部１２から切り離すことで、データ信号Ｄの極性に応じてラッチノードｎ１１／ｎ１２の電位Ｓｂ／Ｒｂが急峻に変化する。
【００５７】
これにより、センスラッチ動作がより高速に行われるとともに、次段のＳＲラッチ回路へのデータの伝達もより高速に行われるため、セットアップ時間およびデータ出力時間の短縮化の実現が可能になる。この高速化に当たっては、センスラッチ部１１を構成するトランジスタのサイズの増加や、ラッチノードｎ１１，ｎ１２のゲート負荷の増加がないため、安定したセンス動作が保障される。
【００５８】
また、クロック端子１６とＮチャネルトランジスタＮ１８のゲートとの間に接続された制御手段としてのインバータＩＮＶ１２の遅延時間によってクロック信号ＣＫの“Ｈ”レベル期間での差動入力部１２のイネーブル期間（センスラッチドライビング期間）を制御することで、センスラッチドライビング期間後にはＮチャネルトランジスタＮ１８がカットオフされ、外部から入力されるデータ信号Ｄの信号変化がラッチノードｎ１１，ｎ１２へ伝達されなくなるため、上記効果を維持しつつデータホールド時間を確保することが可能となる。
【００５９】
すなわち、センスラッチ部１１のラッチノードｎ１１，ｎ１２のゲート負荷を増加しなくても、ラッチ動作がより高速に行われるとともに、次段のＳＲラッチ回路へのデータの伝達もより高速に行われることで、データホールド時間特性を損なうことなく、セットアップ時間およびデータ出力時間の短縮化を図ることができる。
【００６０】
加えて、ＮチャネルトランジスタＮ１５，Ｎ１６によってセンスラッチ部１１と差動入力部１２のソース側（ＶＳＳ側）とを分離し、ソース側ノードｎ１３に接続されたＰチャネルトランジスタＰ１５によって当該ノードｎ１３の電位ＳＡをＶＤＤレベルにプリチャージすることで、次サイクルに備えたプリチャージ動作を従来技術に比べて高速に行うことが可能になるため、動作周波数が上がった場合のプリチャージ時間が不足するといった問題も解消でき、高周波動作への対応が可能になる。
【００６１】
［第２実施形態］
図３は、本発明の第２実施形態に係る差動センスアンプ回路の構成例を示す回路図であり、図中、図１と同等部分には同一符号を付して示している。
【００６２】
先述したセンスラッチドライビング期間の制御、即ちＮチャネルトランジスタＮ１８の制御を、第１実施形態に係る差動センスアンプ回路１０では、インバータＩＮＶ１２の遅延時間で行っているのに対して、本実施形態に係る差動センスアンプ回路２０では、センスラッチ部１１のソース側ノードｎ１３の電位ＳＡに基づいて行うようにしている。それ以外の構成は、第１実施形態に係る差動センスアンプ回路１０と同じである。
【００６３】
センスラッチドライビング期間が必要以上に長いとデータホールド時間のマージンが減少してしまい、逆に短すぎるとセットアップ時間およびデータ出力時間の短縮化が十分に行えないといった問題が生じる。
【００６４】
そこで、センスラッチドライビング期間の制御を、センスラッチ部１１のソース側ノードｎ１３の電位ＳＡを基に行えば、クロック信号ＣＫの立ち上がりエッジを受けてＮチャネルトランジスタＮ１７がターンオンし、センスラッチ部１１のソース側ノードｎ１３の電位ＳＡが“Ｌ”レベルとなるセンスラッチ動作完了のタイミングにてＮチャネルトランジスタＮ１８をカットオフすることができる。
【００６５】
このように、差動入力部１２のソース側の制御において、差動入力部１２イネーブル期間（センスラッチドライビング期間）を制御するＮチャネルトランジスタＮ１８のゲートレベルの制御をセンスラッチ部１１のソース側ノードｎ１３の電位ＳＡを基に行うことにより、センスラッチドライビング期間を最適化できるため、セットアップおよびホールド時間のバランスを最適に保つことが可能となる。
【００６６】
［第３実施形態］
図４は、本発明の第３実施形態に係る差動センスアンプ回路の構成例を示す回路図であり、図中、図１と同等部分には同一符号を付して示している。
【００６７】
本実施形態に係る差動センスアンプ回路３０は、第１実施形態に係る差動センスアンプ回路１０の構成要素に加えて、センスラッチ部１１のラッチノードｎ１１，ｎ１２とＶＤＤラインとの間に接続されたＮチャネルトランジスタＮ１９，Ｎ２０を第１，第２のトランジスタとして有する構成となっている。
【００６８】
ＮチャネルトランジスタＮ１９のゲートには、リセット端子１７を介して次段のＳＲラッチ回路（図６参照）のリセット信号Ｒが印加される。このリセット信号Ｒは、リセット端子１４から次段のＳＲラッチ回路に出力されるラッチノードｎ１２の電位Ｒｂに基づく第２の信号である。ＮチャネルトランジスタＮ２０のゲートには、セット端子１８を介して次段のＳＲラッチ回路のセット信号Ｓが印加される。このセット信号Ｓは、セット端子１３から次段のＳＲラッチ回路に出力されるラッチノードｎ１１の電位Ｓｂに基づく第１の信号である。
【００６９】
ここで、センスラッチ部１１にてラッチノードｎ１１，ｎ１２の電位Ｓｂ，Ｒｂを確定後（センスラッチドライビング期間終了後）でかつクロック信号ＣＫが“Ｈ”レベルの時間の間にデータ信号Ｄの極性が変化した場合、例えばデータ端子１５に“Ｈ”レベルのデータ信号Ｄが入力され、ラッチノードｎ１１の電位Ｓｂが“Ｌ”レベル、ラッチノードｎ１２の電位Ｒｂが“Ｈ”レベルに確定後、データ信号Ｄが“Ｌ”レベルに変化した場合を考える。
【００７０】
この場合、ＮチャネルトランジスタＮ１３がカットオフし、ＮチャネルトランジスタＮ１４がターンオンすることになり、またクロック信号ＣＫが“Ｈ”レベルの場合を考えているためＮチャネルトランジスタＮ１６もオン状態にある。したがって、フローティングノードではあるがＮチャネルトランジスタＮ１６，Ｎ１４を介してノードｎ１４のＶＳＳレベルがラッチノードｎ１２の電位Ｒｂに見えてしまい、瞬間的にレベルの落ち込みが発生してしまう。
【００７１】
よって、ホールド時間を追い込んでいった場合ラッチデータが壊れてしまうことが考えられる。言い換えれば、このノードｎ１４のレベルの落ち込みにより、本フリップフロップ回路のホールド時間が決定付けられてしまうということになる。
【００７２】
そこで、ラッチノードｎ１１，ｎ１２とＶＤＤラインとの間にＮチャネルトランジスタＮ１９，Ｎ２０を接続し、これらトランジスタＮ１９，Ｎ２０のゲートレベルの制御を次段のＳＲラッチ回路（図６参照）のリセット信号Ｒおよびセット信号Ｓを基に行うことにする。
【００７３】
こうすることにより、上述したケースの場合では、ラッチノードｎ１１のＳｂが“Ｌ”レベルに、ラッチノードｎ１２の電位Ｒｂが“Ｈ”レベルに確定していれば、セット信号Ｓが“Ｈ”レベル、リセット信号Ｒが“Ｌ”レベルとなっているためＮチャネルトランジスタＮ２０がターンオンし、ラッチノードｎ１２の電位Ｒｂの落ち込みを抑えることができる。
【００７４】
すなわち、ラッチノードｎ１１，ｎ１２の電位Ｓｂ，Ｒｂの確定後（センスラッチドライビング期間終了後）、データ信号Ｄの極性が変化した場合でも、ラッチノードｎ１１，ｎ１２の電位Ｓｂ，Ｒｂの変動を抑えることができるため、ホールド時間のマージンアップを図ることが可能となる。
【００７５】
なお、上記各実施形態では、第１電源レベルをＶＤＤレベル（正側電源レベル）、第２電源レベルをＶＳＳレベル（負側電源レベル）とした場合を例に挙げて説明したが、差動センスアンプ回路１０，２０，３０を構成するトランジスタの導電型を図１、図３、図４の回路例の場合と逆にし、第１電源レベルをＶＳＳレベル、第２電源レベルをＶＤＤレベルとした構成を採ることも可能である。
【００７６】
［適用例］
上記第１乃至第３実施形態に係るフリップフロップ回路１０，２０，３０は、液晶表示装置や有機ＥＬ(electro luminescence)装置等に代表される平面型（フラットパネル型）表示装置において、例えば、マスタークロックＭＣＫに同期してデジタルデータをサンプリングするデータ処理回路に用いることができる。
【００７７】
図５は、液晶表示装置の構成の概略を示すシステム構成図である。本適用例に係る液晶表示装置５０は、液晶セルを含む画素５１が行列状に２次元配置されてなる画素アレイ部５２を有するとともに、当該画素アレイ部５２の周辺駆動回路として、垂直（Ｖ）ドライバー５３、水平（Ｈ）ドライバー５４Ａ，５４Ｂ、ＶＣＯＭ生成回路５５、データ処理回路５６およびタイミングジェネレータ５７等を有している。
【００７８】
この液晶表示装置５０には、外部のＤＳＰ(Digital Signal Processor)回路６０から、液晶表示装置５０の動作の基準となる信号、具体的には、マスタークロックＭＣＫ、垂直同期信号Ｖｓｙｎｃおよび水平同期信号Ｈｓｙｎｃと、デジタルデータとが入力される。
【００７９】
垂直ドライバー５３は、画素アレイ部５２の各画素５１を行単位で選択走査する。水平ドライバー５４Ａ，５４Ｂは、画素アレイ部５２を挟んで上下両側に配置され、垂直ドライバー５３によって選択走査された行の各画素５１に対して、データ処理回路５６から供給されるデジタルデータをアナログ信号に変換して書き込む。ＶＣＯＭ生成回路５５は、画素アレイ部５２の画素５１の対向電極に対して全画素共通に与えるコモン電圧ＶＣＯＭを生成する。
【００８０】
データ処理回路５６は、装置外部のＤＳＰ回路６０から入力されるマスタークロックＭＣＫに同期して、ＤＳＰ回路６０から入力されるデジタルデータをサンプリングする処理を行う。このデータ処理回路５６に、先述した第１乃至第３実施形態に係るフリップフロップ回路１０，２０，３０が用いられる。タイミングジェネレータ５７は、ＤＳＰ回路６０から入力されるマスタークロックＭＣＫ、垂直同期信号Ｖｓｙｎｃおよび水平同期信号Ｈｓｙｎｃを基に、垂直ドライバー５３や水平ドライバー５４Ａ，５４Ｂなどの駆動に必要な各種のタイミング信号、例えば垂直スタートパルス信号、垂直クロック信号、水平スタート信号、水平クロック信号等を生成する。
【００８１】
このように、液晶表示装置５０等の平面型表示装置において、マスタークロックＭＣＫに同期してデジタルデータをサンプリングするデータ処理回路回路５６として、先述した第１乃至第３実施形態に係るフリップフロップ回路１０，２０，３０を用いることで、これらフリップフロップ回路１０，２０，３０はセットアップ時間およびデータ出力時間を短縮できる効果を持つため、表示動作の高速化に大きく寄与できる。
【図面の簡単な説明】
【００８２】
【図１】本発明の第１実施形態に係る差動センスアンプ回路の構成例を示す回路図である。
【図２】第１実施形態に係る差動センスアンプ回路の回路動作の説明に供するタイミングチャートである。
【図３】本発明の第２実施形態に係る差動センスアンプ回路の構成例を示す回路図である。
【図４】本発明の第３実施形態に係る差動センスアンプ回路の構成例を示す回路図である。
【図５】本発明の適用例に係る液晶表示装置の構成の概略を示すシステム構成図である。
【図６】センスアンプ型フリップフロップ回路の基本構成を示すブロック図である。
【図７】差動センスアンプ回路の従来例に係る回路構成を示す回路図である。
【図８】ＲＳラッチ回路の回路構成の一例を示す回路図である。
【図９】従来例に係るセンスアンプ型フリップフロップ回路の回路動作の説明に供するタイミングチャートである。
【符号の説明】
【００８３】
１０，２０，３０，１００…差動センスアンプ回路、１１…センスアンプ部、１２…差動入力部、５０…液晶表示装置、５１…画素、５２…画素アレイ部、５３…垂直（Ｖ）ドライバー、５４Ａ，５４Ｂ…水平（Ｈ）ドライバー、５５…ＶＣＯＭ生成回路、５６…データ処理回路、５７…タイミングジェネレータ、２００…ＲＳラッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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