(57)【要約】【課題】良好な特性を持つ強誘電体メモリ装置の製造方法を提供する。【解決手段】ＭＯＳ型トランジスタ３が、半導体基板１のＭＯＳ型トランジスタ領域１ｂに形成され、層間層４が、ＭＯＳ型トランジスタ領域１ｂおよび半導体基板１の強誘電体ゲートＦＥＴ領域１ａに形成され、層間層４の強誘電体ゲートＦＥＴ領域１ａが開口され、強誘電体ゲートＦＥＴ６が、強誘電体ゲートＦＥＴ領域１ａの開口部５に形成されるようになり、信頼性が向上された強誘電体メモリ装置を製造することができる。【選択図】図１
2008270625.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳ型トランジスタと電界効果トランジスタのゲート部に強誘電体層を利用した強誘電体ゲートトランジスタとを備える強誘電体メモリ装置の製造方法において、
半導体基板のＭＯＳ型トランジスタ領域に、前記ＭＯＳ型トランジスタを形成する工程と、
前記ＭＯＳ型トランジスタ領域および前記半導体基板の強誘電体ゲートトランジスタ領域に、層間層を形成する工程と、
前記層間層の前記強誘電体ゲートトランジスタ領域を開口する工程と、
前記強誘電体ゲートトランジスタ領域の開口部に、前記強誘電体ゲートトランジスタを形成する工程と、
を有することを特徴とする強誘電体メモリ装置の製造方法。
【請求項２】
前記ＭＯＳ型トランジスタ領域に、前記ＭＯＳ型トランジスタを形成するとともに、前記強誘電体ゲートトランジスタ領域に、ダミーの前記ＭＯＳ型トランジスタを形成することを特徴とする請求項１記載の強誘電体メモリ装置の製造方法。
【請求項３】
前記強誘電体ゲートトランジスタは、前記半導体基板と前記強誘電体層との間にバッファ層を有することを特徴とする請求項１または２記載の強誘電体メモリ装置の製造方法。
【請求項４】
前記バッファ層は、酸化ハフニウム、窒化ハフニウムシリケート、ハフニウムアルミネート、酸化ハフニウムおよび窒化ハフニウムシリケート、または、酸化ハフニウムおよびハフニウムアルミネートを用いることを特徴とする請求項３記載の強誘電体メモリ装置の製造方法。
【請求項５】
前記バッファ層を、ＣＶＤ法、ｅ−ビーム法を用いて形成することを特徴とする請求項４記載の強誘電体メモリ装置の製造方法。
【請求項６】
前記強誘電体層は、チタン酸ビスマスストロンチウム、チタン酸ビスマスランタンおよびチタン酸ビスマスニオブを用いることを特徴とする請求項３記載の強誘電体メモリ装置の製造方法。
【請求項７】
前記強誘電体層を、ＣＶＤ法、ゾルゲル法またはスパッタ法を用いて形成することを特徴とする請求項６記載の強誘電体メモリ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は強誘電体メモリ装置の製造方法に関し、特にＭＯＳ型トランジスタと電界効果トランジスタのゲート部に強誘電体層を利用した強誘電体ゲートトランジスタとを備える強誘電体メモリ装置の製造方法に関する。
【背景技術】
【０００２】
電界効果トランジスタのゲート部に強誘電体層が用いられた１つの強誘電体ゲートトランジスタ（以下、強誘電体ゲートＦＥＴ（Field Effect Transistor）と呼ぶ。）により構成される１Ｔ（Transistor）型の強誘電体メモリ装置は、これまでの１Ｔ・１Ｃ（Capacitor）型強誘電体メモリ装置と比べて、微細化および非破壊読み出しが可能であるという特徴があるため、次世代の強誘電体メモリ装置として開発されている。
【０００３】
一方、強誘電体ゲートＦＥＴのゲート部の強誘電体層は、シリコン（Ｓｉ）基板上に形成される（これを“ＭＦＳ（Metal/Ferroelectric/Semiconductor）構造”と言う。）。このため、強誘電体ゲートＦＥＴを形成するための強誘電体層を結晶化させる熱処理の際に、強誘電体層の金属原子がＳｉ基板へ拡散し、強誘電体層とＳｉ基板との界面が乱れて良好な特性を得ることができなかった。
【０００４】
そこで、強誘電体層とＳｉ基板との間にバッファ層を形成（これを“ＭＦＩＳ（Metal/Ferroelectric/Insulator/Semiconductor）構造”と言う。）することが行われた。すなわち、形成されたバッファ層によって、強誘電体層の金属原子のＳｉ基板への拡散が防止されることによって、強誘電体ゲートＦＥＴの安定した特性を得ることが可能となっている。
【０００５】
なお、このバッファ層には、デバイスの特性を向上させるために、低リーク電流、高誘電率、高温での特性安定性を有する絶縁体材料が用いられている。これらの特徴を満たす材料として、高誘電率（ｈｉｇｈ−ｋ）ゲート絶縁膜、例えば、酸化ハフニウム（ＨｆＯ2）などが適用されていた。
【０００６】
そして、強誘電体メモリ装置を製造するためには、このような高誘電率ゲート絶縁膜が利用された強誘電体ゲートＦＥＴとともに、ＭＯＳ（Metal-Oxide-Semiconductor）ＦＥＴなどの周辺回路の搭載が必要となる（例えば、特許文献１参照。）。
【０００７】
ところが、このような強誘電体メモリ装置において、強誘電体ゲートＦＥＴとＭＯＳＦＥＴとを同時に形成するには、強誘電体ゲートＦＥＴとＭＯＳＦＥＴとを構成する材料が大きく異なるために非常に困難であった。
【０００８】
そこで、ＭＯＳＦＥＴを先に形成し、その後に、強誘電体ゲートＦＥＴを形成する方法が考えられていた。
以下に強誘電体ゲートＦＥＴとともにＭＯＳＦＥＴが搭載された強誘電体メモリ装置の製造の概要を説明する。
【０００９】
図１０〜図１４は、従来の強誘電体メモリ装置の製造方法の断面模式図である。
まず、Ｐ型Ｓｉ基板１０１に、素子分離領域１０２を形成して、強誘電体ゲートＦＥＴ領域１００ａとＭＯＳＦＥＴ領域１００ｂとを設ける（図１０（Ａ））。
【００１０】
強誘電体ゲートＦＥＴ領域１００ａにおいて、Ｐ型Ｓｉ基板１０１上に、リソグラフィ工程によりＮ−ウェル用のパターンのレジスト１０３を形成する。そして、開口部に、例えば、リン（Ｐ）イオンを注入して、Ｎ−ウェル１０４を形成する（図１０（Ｂ））。
【００１１】
ＭＯＳＦＥＴ領域１００ｂにおいて、レジスト１０３の除去後、Ｐ型Ｓｉ基板１０１上に、活性領域のゲート絶縁膜として、酸化シリコン（ＳｉＯ2）を形成し、その上に、ゲート電極として、多結晶シリコン（Ｐｏｌｙ−Ｓｉ）を形成する。
【００１２】
リソグラフィ工程によるパターン形成後、エッチングを行って、サイドウォールを形成して、ゲート部１０５を形成する（図１１（Ａ））。
ＭＯＳＦＥＴ領域１００ｂにおいて、リソグラフィ工程によってＮ型導電領域用のパターンのレジスト１０３ａを形成し、開口部に、例えば、砒素（Ａｓ）イオンを注入して、Ｎ型導電領域１０６を形成する（図１１（Ｂ））。
【００１３】
強誘電体ゲートＦＥＴ領域１００ａにおいて、リソグラフィ工程によってＰ型導電領域用のパターンのレジスト１０３ｂを形成し、開口部に、例えば、ボロン（Ｂ）イオンを注入して、Ｐ型導電領域１０７を形成する（図１２（Ａ））。
【００１４】
強誘電体ゲートＦＥＴ領域１００ａおよびＭＯＳＦＥＴ領域１００ｂにおいて、レジスト１０３ｂを除去して、全面に、例えば、ＨｆＯ2をバッファ層１０８として、ＣＶＤ（Chemical Vapor Deposition）法などを用いて形成する。バッファ層１０８の形成後、アニール処理を行って、バッファ層１０８の全面に、例えば、タンタル酸ビスマスストロンチウム（ＳＢＴ）膜を強誘電体層１０９として、ＣＶＤ法などを用いて形成して結晶化させる。さらに、強誘電体層１０９の全面に電極１１０を形成する（図１２（Ｂ））。
【００１５】
電極１１０の全面に、リソグラフィ工程によって電極パターンのレジスト１０３ｃを形成し、電極１１０および強誘電体層１０９を、ＲＩＥ（Reactive Ion Etching）を用いてエッチングする（図１３（Ａ））。
【００１６】
レジスト１０３ｃを除去して、アニール処理を行う。全面に、層間層１１１を例えば低温ＣＶＤ法により形成して、層間層１１１の表面をＣＭＰ（Chemical Mechanical Polishing）により平坦化を行う（図１３（Ｂ））。
【００１７】
層間層１１１にソース、ドレインへの接続のためのコンタクトホール用のレジスト１０３ｄをマスクとしてコンタクトホール１１２ａを形成する（図１４（Ａ））。
層間層１１１に形成したコンタクトホール１１２ａにアルミニウム（Ａｌ）を用いて配線１１２を形成する（図１４（Ｂ））。
【００１８】
以上のような工程を経て、強誘電体ゲートＦＥＴとともにＭＯＳＦＥＴが搭載されて構成される一般的な強誘電体メモリ装置が製造される。
【特許文献１】特開２００３−６８８９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかし、このような強誘電体メモリ装置の作成プロセスでは、強誘電体ゲートＦＥＴを構成する電極、強誘電体層をエッチングする際に、ＭＯＳＦＥＴの表面までもエッチングされてしまい、ＭＯＳＦＥＴが損傷を受けて、ＭＯＳＦＥＴの特性が劣化して、結果的に強誘電体メモリ装置の特性が低下してしまうという問題点があった。
【００２０】
本発明はこのような点に鑑みてなされたものであり、良好な特性を持つ強誘電体メモリ装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２１】
本発明では上記課題を解決するために、ＭＯＳ型トランジスタ３と電界効果トランジスタのゲート部に強誘電体層を利用した強誘電体ゲートＦＥＴ６とを備える強誘電体メモリ装置の製造方法において、図１に示すように、半導体基板１のＭＯＳ型トランジスタ領域１ｂに、ＭＯＳ型トランジスタ３を形成する工程と、ＭＯＳ型トランジスタ領域１ｂおよび半導体基板１の強誘電体ゲートＦＥＴ領域１ａに、層間層４を形成する工程と、層間層４の強誘電体ゲートＦＥＴ領域１ａを開口する工程と、強誘電体ゲートＦＥＴ領域１ａの開口部５に、強誘電体ゲートＦＥＴ６を形成する工程と、を有することを特徴とする強誘電体メモリ装置の製造方法が提供される。
【００２２】
このような強誘電体メモリ装置の製造方法によれば、ＭＯＳ型トランジスタが、半導体基板のＭＯＳ型トランジスタ領域に形成され、層間層がＭＯＳ型トランジスタ領域および半導体基板の強誘電体ゲートＦＥＴ領域に形成され、層間層の強誘電体ゲートＦＥＴ領域が開口され、強誘電体ゲートＦＥＴが強誘電体ゲートＦＥＴ領域の開口部に形成されるようになる。
【発明の効果】
【００２３】
本発明では、ＭＯＳ型トランジスタを半導体基板のＭＯＳ型トランジスタ領域に形成し、層間層をＭＯＳ型トランジスタ領域および半導体基板の強誘電体ゲートＦＥＴ領域に形成し、層間層の強誘電体ゲートＦＥＴ領域を開口し、強誘電体ゲートＦＥＴを強誘電体ゲートＦＥＴ領域の開口部に形成するようにした。これにより、ＭＯＳ型トランジスタの表面への損傷を低減でき、かつ、半導体基板および層間膜と、強誘電体膜との間に存在するバッファ層が強誘電体膜の特性の劣化を防ぐバリア層となり信頼性が向上した強誘電体メモリ装置を製造することができる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態を、図面を参照して詳細に説明する。
最初に、本発明の概要について説明した後に、実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【００２５】
図１は、本発明の概念図である。
図１は、本発明の製造方法を用いた強誘電体メモリ装置の製造工程を概念的に示したものである。以下に、図１を用いて、本発明における強誘電体メモリ装置の製造方法について説明する。
【００２６】
まず、半導体基板１に素子分離領域２によって、強誘電体ゲートＦＥＴ領域１ａとＭＯＳ型トランジスタ領域１ｂとを設置する。
強誘電体ゲートＦＥＴ領域１ａにおいて、後に形成する強誘電体ゲートＦＥＴ６用のウェル領域および導電領域を形成しておく。
【００２７】
一方、ＭＯＳ型トランジスタ領域１ｂにおいては、ＭＯＳ型トランジスタ３を形成する（図１（Ａ））。
強誘電体ゲートＦＥＴ領域１ａおよびＭＯＳ型トランジスタ領域１ｂの全面に、層間層４を形成する（図１（Ｂ））。
【００２８】
強誘電体ゲートＦＥＴ領域１ａおよびＭＯＳ型トランジスタ領域１ｂの全面に形成された層間層４の強誘電体ゲートＦＥＴ領域１ａに開口部５を形成する（図１（Ｃ））。
層間層４の開口部５に、強誘電体ゲートＦＥＴ６を形成する（図１（Ｄ））。
【００２９】
このようにして形成された強誘電体ゲートＦＥＴ６およびＭＯＳ型トランジスタ３に配線工程などを行って、強誘電体ゲートＦＥＴ６とともにＭＯＳ型トランジスタ３が搭載された強誘電体メモリ装置が完成する。
【００３０】
既に説明した通り、従来の強誘電体メモリ装置の製造方法では、ＭＯＳ型トランジスタ、強誘電体ゲートＦＥＴをそれぞれ順に形成した後に、層間層を形成していた。しかし、この従来の製造方法では、ＭＯＳ型トランジスタの形成後に、強誘電体ゲートＦＥＴを構成する強誘電体層などのエッチングを行っていた。この時、ＭＯＳ型トランジスタの表面までもエッチングしてしまい、ＭＯＳ型トランジスタが損傷を受けることによって、強誘電体メモリ装置の特性が低下していた。
【００３１】
一方、本発明の強誘電体メモリ装置の製造方法では、ＭＯＳ型トランジスタが先に形成された半導体基板上に、層間層、強誘電体ゲートＦＥＴをそれぞれ順に形成している。この本発明の製造方法では、先に形成したＭＯＳ型トランジスタを含む半導体基板の全面に層間層を形成しているため、強誘電体ゲートＦＥＴを形成することによって生じるＭＯＳ型トランジスタへの損傷を、層間層によって、減少させることができる。このため、ＭＯＳ型トランジスタへの損傷を低減して、強誘電体ゲートＦＥＴを形成することができる。したがって、良好な特性の強誘電体メモリ装置を製造することが可能となる。
【００３２】
次に、本実施の概要を用いた２つの実施の形態について説明する。
まず、第１の実施の形態について説明する。
図２〜図７は第１の実施の形態における強誘電体メモリ装置の製造方法の断面模式図である。
【００３３】
まず、Ｐ型に導電されたＳｉ基板（以下、Ｐ型Ｓｉ基板１１とする。）に、素子分離領域１２を形成することによって、後に形成する２種のトランジスタに応じて、強誘電体ゲートＦＥＴ領域１１ａおよびＭＯＳＦＥＴ領域１１ｂを設定する（図２（Ａ））。
【００３４】
強誘電体ゲートＦＥＴ領域１１ａおよびＭＯＳＦＥＴ領域１１ｂが設定されたＰ型Ｓｉ基板１１にリソグラフィ工程によって、強誘電体ゲートＦＥＴ領域１１ａにＮ−ウェル用のパターンを形成する。そして、ＭＯＳＦＥＴ領域１１ｂを覆うレジスト１３をマスクとして、例えば、Ｐイオンを注入して、Ｎ−ウェル１４を形成する（図２（Ｂ））。
【００３５】
レジスト１３の除去後、ＭＯＳＦＥＴ領域１１ｂに、活性領域であるゲート膜として、ＳｉＯ2膜（厚さ：７ｎｍ）を形成し、その上に、ゲート電極として、Ｐｏｌｙ−Ｓｉ膜（厚さ：１８０ｎｍ）を形成する。
【００３６】
Ｐｏｌｙ−Ｓｉ膜上にリソグラフィ工程によるパターン形成後、パターンをマスクとしてエッチングを行って、さらにサイドウォールを形成して、ゲート部１５を形成する（図３（Ａ））。
【００３７】
さらに、リソグラフィ工程によって、ＭＯＳＦＥＴ領域１１ｂにＮ型導電領域用のパターンを形成する。そして、強誘電体ゲートＦＥＴ領域１１ａを覆うレジスト１３ａをマスクとして、例えば、Ａｓイオンを注入して、Ｎ型導電領域１６を形成する（図３（Ｂ））。
【００３８】
レジスト１３ａの除去後、再び、リソグラフィ工程によって強誘電体ゲートＦＥＴ領域１１ａにＰ型導電領域用のパターンを形成する。そして、ＭＯＳＦＥＴ領域１１ｂを覆うレジスト１３ｂをマスクとして、例えばＢイオンを注入して、Ｐ型導電領域１７を形成する（図４（Ａ））。
【００３９】
なお、レジスト１３ｂの除去後、Ｎ−ウェル１４、Ｎ型導電領域１６およびＰ型導電領域１７を活性化させるために、例えば、１０００℃で熱アニール処理を行う。
熱アニール処理後、強誘電体ゲートＦＥＴ１１ａおよびＭＯＳＦＥＴ１１ｂの全面に、例えば、熱ＣＶＤ法を用いて層間層１８（厚さ：３００ｎｍ）を形成して、ＣＭＰ法によって、平坦化処理を行う（図４（Ｂ））。
【００４０】
平坦化処理後、リソグラフィ工程によって、強誘電体ゲートＦＥＴ領域１１ａにパターンを形成する。開口部１９を有するレジスト１３ｃをマスクとして、層間層１８をエッチングして、Ｐ型Ｓｉ基板１１を表出させる（図５（Ａ））。
【００４１】
レジスト１３ｃの除去後、開口部１９を含むＰ型Ｓｉ基板１１の全面に、例えば、ＣＶＤ法を用いて、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）をバッファ層２０（厚さ：４ｎｍ）として形成する。
【００４２】
なお、バッファ層２０には、ＨｆＳｉＯＮに替わって、ＨｆＯ2、ハフニウムアルミネート（ＨｆＡｌＯ）、ＨｆＯ2／ＨｆＳｉＯＮ、ＨｆＯ2／ＨｆＡｌＯを用いても、ＨｆＳｉＯＮと同様の効果を得ることができる。また、形成方法のＣＶＤ法に替わって、ｅ−ビーム法などでも同様に膜を形成することができる。
【００４３】
バッファ層２０に熱アニール処理を行った後に、例えば、ＣＶＤ法を用いて、ＳＢＴ膜を強誘電体層２１（厚さ：３００ｎｍ）として形成する（図５（Ｂ））。
なお、強誘電体層２１にはＳＢＴ膜に替わって、チタン酸ビスマスランタン（ＢＬＴ）膜、チタン酸ビスマスニオブ（ＢＮＴ）膜などを形成してもＳＢＴ膜と同様の効果を得ることができる。また、形成方法のＣＶＤ法に替わって、ゾルゲル法、スパッタ法などでも同様に膜を形成することができる。
【００４４】
ちなみに、ゾルゲル法を用いる場合は、ゾルゲル溶液をスピン塗布し、２４０℃の温度で約５分間乾燥させた後に、急速加熱装置（例えば、ＲＴＡ炉など）にて７５０℃の温度で約１分間加熱する。この工程（塗布→乾燥→加熱）を５，６回繰り返すことにより、膜厚が３００ｎｍのＳＢＴ膜を形成することができる。膜を形成後、酸素雰囲気中で７５０℃の温度で３０分程度加熱し、ＳＢＴ膜を結晶化する。
【００４５】
強誘電体層２１の形成後、層間層１８上の強誘電体層２１を除去する（図６（Ａ））。
なお、除去方法としては、アルゴン（Ａｒ）−塩素（Ｃｌ2）ガス（流量比：Ａｒ：Ｃｌ2＝２：１、ガス圧：１０ｍＴｏｒｒ、Ｒｆ  Ｐｏｗｅｒ：６００Ｗ）を用いたＲＩＥによるエッチングや、ＣＭＰなどによって強誘電体層２１を除去することができる。なお、本実施例では、バッファ層２０を層間膜１８上に残す例を示しているが、強誘電体層２１の除去工程で、強誘電体層２１とバッファ層２０との両方を除去するようにしてもよい。
【００４６】
層間層１８上の強誘電体層２１の除去後、強誘電体層２１ａ上に、スパッタ法や電子ビーム蒸着法などを用いて、例えば、白金（Ｐｔ）によって、上部電極を形成する。リソグラフィ工程によって、上部電極のパターンを形成し、形成したレジスト（不図示）をマスクとして不要部分をエッチングし、上部電極２２を形成する（図６（Ｂ））。
【００４７】
なお、上部電極２２を形成したためのエッチングによる、強誘電体層２１ａへの損傷を除去するために、回復アニールを、例えば、酸素（Ｏ2）雰囲気中にて７５０℃の温度で約３０分間行う。
【００４８】
回復アニール後、配線工程のために、リソグラフィ工程によって配線用のパターンを形成する。形成されたレジスト１３ｄをマスクとして、層間層１８をエッチングして、ゲートのソース、ドレイン領域（Ｎ型導電領域１６またはＰ型導電領域１７）への配線を行うために、Ｐ型Ｓｉ基板１１を表出させる（図７（Ａ））。
【００４９】
エッチング後、Ａｌ膜によって、配線２３を形成する（図７（Ｂ））。
以上の工程によって、配線２３が形成された強誘電体メモリ装置が製造される。
次に、第２の実施の形態について説明する。
【００５０】
第２の実施の形態では、第１の実施の形態において、ゲート部１５の形成と同時に、強誘電体ゲートＦＥＴ領域１１ａに、ダミーのゲート部を形成する場合を例に挙げて説明する。
【００５１】
図８，図９は第２の実施の形態における強誘電体メモリ装置の製造方法の断面模式図である。
なお、第２の実施の形態の製造方法において、第１の実施の形態と共通した工程（図２，図５〜図７）については、第１の実施の形態で用いた図を用いるとともに、第１の実施の形態と同様の符号を用いることにする。
【００５２】
まず、Ｐ型Ｓｉ基板１１に、素子分離領域１２を形成することによって、後に形成する２種のトランジスタに応じて、強誘電体ゲートＦＥＴ領域１１ａおよびＭＯＳＦＥＴ領域１１ｂを設定する（図２（Ａ））。
【００５３】
強誘電体ゲートＦＥＴ領域１１ａおよびＭＯＳＦＥＴ領域１１ｂが設定されたＰ型Ｓｉ基板１１にリソグラフィ工程によって、強誘電体ゲートＦＥＴ領域１１ａにＮ−ウェル用のパターンを形成する。そして、ＭＯＳＦＥＴ領域１１ｂを覆うレジスト１３をマスクとして、例えば、Ｐイオンを注入して、Ｎ−ウェル１４を形成する（図２（Ｂ））。
【００５４】
レジスト１３の除去後、強誘電体ゲートＦＥＴ領域１１ａおよびＭＯＳＦＥＴ領域１１ｂに、活性領域であるゲート膜として、ＳｉＯ2膜（厚さ：７ｎｍ）を形成し、その上に、ゲート電極として、Ｐｏｌｙ−Ｓｉ膜（厚さ：１８０ｎｍ）を形成する。
【００５５】
Ｐｏｌｙ−Ｓｉ膜上にリソグラフィ工程によるパターン形成後、パターンをマスクとしてエッチングを行って、さらにサイドウォールを形成して、ダミーゲート部１５ａおよびゲート部１５を形成する（図８（Ａ））。
【００５６】
さらに、リソグラフィ工程によって、ＭＯＳＦＥＴ領域１１ｂにＮ型導電領域用のパターンを形成する。そして、強誘電体ゲートＦＥＴ領域１１ａのダミーゲート部１５ａを覆うレジスト１３ａをマスクとして、例えば、Ａｓイオンを注入して、Ｎ型導電領域１６を形成する（図８（Ｂ））。
【００５７】
レジスト１３ａの除去後、再び、リソグラフィ工程によって強誘電体ゲートＦＥＴ領域１１ａにＰ型導電領域用のパターンを形成する。そして、ＭＯＳＦＥＴ領域１１ｂを覆うレジスト１３ｂをマスクとして、例えばＢイオンを注入して、Ｐ型導電領域１７を形成する（図９（Ａ））。
【００５８】
なお、レジスト１３ｂの除去後、Ｎ−ウェル１４、Ｎ型導電領域１６およびＰ型導電領域１７を活性化させるために、例えば、１０００℃で熱アニール処理を行う。
熱アニール処理後、強誘電体ゲートＦＥＴ１１ａおよびＭＯＳＦＥＴ１１ｂの全面に、例えば、熱ＣＶＤ法を用いて層間層１８（厚さ：３００ｎｍ）を形成して、ＣＭＰ法によって、平坦化処理を行う（図９（Ｂ））。
【００５９】
平坦化処理後、リソグラフィ工程によって、強誘電体ゲートＦＥＴ領域１１ａにパターンを形成する。開口部１９を有するレジスト１３ｃをマスクとして、ダミーゲート部１５ａおよび層間層１８をエッチングして、Ｐ型Ｓｉ基板１１を表出させる（図５（Ａ））。
【００６０】
レジスト１３ｃの除去後、開口部１９を含むＰ型Ｓｉ基板１１の全面に、例えば、ＣＶＤ法を用いて、ＨｆＳｉＯＮをバッファ層２０（厚さ：４ｎｍ）として形成する。
なお、バッファ層２０には、ＨｆＳｉＯＮに替わって、ＨｆＯ2、ＨｆＡｌＯ、ＨｆＯ2／ＨｆＳｉＯＮ、ＨｆＯ2／ＨｆＡｌＯを用いても、ＨｆＳｉＯＮと同様の効果を得ることができる。また、形成方法のＣＶＤ法に替わって、ｅ−ビーム法などでも同様に膜を形成することができる。
【００６１】
以下、第１の実施の形態と同様の工程（図６，図７）を行うことによって、配線が形成された強誘電体メモリ装置が製造される。
以上のように、本発明の強誘電体メモリ装置の製造方法では、ＭＯＳ型トランジスタが先に形成された半導体基板上に、層間層、強誘電体ゲートＦＥＴをそれぞれ順に形成している。この本発明の製造方法では、先に形成したＭＯＳ型トランジスタを含む半導体基板の全面に層間層を形成しているため、強誘電体ゲートＦＥＴを形成することによって生じるＭＯＳ型トランジスタへの損傷を、層間層によって、減少させることができる。このため、ＭＯＳ型トランジスタへの損傷を低減して、強誘電体ゲートＦＥＴを形成することができる。また、半導体基板および層間膜と、強誘電体膜との間に存在するバッファ層が強誘電体膜の特性の劣化を防ぐバリア層となるため、信頼性が向上した強誘電体ゲートＦＥＴの形成が可能となる。したがって、良好な特性の強誘電体メモリ装置を製造することが可能となる。
【図面の簡単な説明】
【００６２】
【図１】本発明の概念図である。
【図２】第１の実施の形態における強誘電体メモリ装置の製造方法の断面模式図（その１）である。
【図３】第１の実施の形態における強誘電体メモリ装置の製造方法の断面模式図（その２）である。
【図４】第１の実施の形態における強誘電体メモリ装置の製造方法の断面模式図（その３）である。
【図５】第１の実施の形態における強誘電体メモリ装置の製造方法の断面模式図（その４）である。
【図６】第１の実施の形態における強誘電体メモリ装置の製造方法の断面模式図（その５）である。
【図７】第１の実施の形態における強誘電体メモリ装置の製造方法の断面模式図（その６）である。
【図８】第２の実施の形態における強誘電体メモリ装置の製造方法の断面模式図（その１）である。
【図９】第２の実施の形態における強誘電体メモリ装置の製造方法の断面模式図（その２）である。
【図１０】従来の強誘電体メモリ装置の製造方法の断面模式図（その１）である。
【図１１】従来の強誘電体メモリ装置の製造方法の断面模式図（その２）である。
【図１２】従来の強誘電体メモリ装置の製造方法の断面模式図（その３）である。
【図１３】従来の強誘電体メモリ装置の製造方法の断面模式図（その４）である。
【図１４】従来の強誘電体メモリ装置の製造方法の断面模式図（その５）である。
【符号の説明】
【００６３】
１   半導体基板
１ａ  強誘電体ゲートＦＥＴ領域
１ｂ  ＭＯＳ型トランジスタ領域
２  素子分離領域
３  ＭＯＳ型トランジスタ
４  層間層
５  開口部
６  強誘電体ゲートＦＥＴ
【図１】
2008270625.tif 000003
【図２】
2008270625.tif 000004
【図３】
2008270625.tif 000005
【図４】
2008270625.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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