(57)【要約】【課題】  消費電力を増大させることなくＤ／Ａ変換処理に要する時間の短縮化が図られるスイッチトキャパシタ型Ｄ／Ａ変換器を提供する。【解決手段】  デジタルデータに対応した入力電圧が与えられ、当該入力電圧に応じた電荷量を充電するキャパシタＣｘ、Ｃｙと、入力端子に入力される信号に基づいて生成される増幅信号を個々に独立して出力制御可能な第１増幅出力端子Ｔｏ１及び第２増幅出力端子Ｔｏ２を備える演算増幅器Ａ２１とを有し、変換処理中には第１増幅出力端子Ｔｏ１から増幅信号を出力し、変換処理完了後に第２増幅出力端子Ｔｏ２から増幅信号を出力スイッチＳｗ６を介して出力させる。【選択図】        図５
2008178004.tif 000002
【特許請求の範囲】
【請求項１】
被変換対象であるデジタルデータに対応した入力電圧が与えられ、当該入力電圧に応じた電荷量を充電するキャパシタと、
前記キャパシタに充電された電荷量に基づく変換電圧が入力される入力端子と、前記入力端子に入力される信号に基づいて生成される増幅信号を出力する出力端子とを備える演算増幅器と、を備え、
前記演算増幅器の出力端子として、個々に独立して制御可能な第１及び第２増幅出力端子を備えることを特徴とするスイッチトキャパシタ型Ｄ／Ａ変換器。
【請求項２】
前記演算増幅器が、前記増幅信号を前記第１増幅出力端子から出力させるか否かの制御を行うための第１切換用トランジスタと、前記増幅信号を前記第２増幅出力端子から出力させるか否かの制御を行うための第２切換用トランジスタとを備えることを特徴とする請求項１に記載のスイッチトキャパシタ型Ｄ／Ａ変換器。
【請求項３】
前記演算増幅器が、
前記デジタルデータに対する変換処理を開始後、前記キャパシタに対して前記デジタルデータに応じた前記入力電圧が全て印加されるまでの間は前記第１増幅出力端子から前記増幅信号を出力し、前記デジタルデータに応じた前記入力電圧の全てが印加完了後に前記第２増幅出力端子から前記増幅信号を出力する構成であることを特徴とする請求項１又は請求項２に記載のスイッチトキャパシタ型Ｄ／Ａ変換器。
【請求項４】
前記キャパシタが、入力用キャパシタと保持用キャパシタとを備え、
前記変換処理が、
前記入力用キャパシタに対して前記デジタルデータに応じた電圧を順次入力し、入力された電圧値に応じた電荷量を充電するデータ入力処理と、
前記デジタルデータに応じた電圧が全て前記入力用キャパシタに入力されるまでの間、前記入力用キャパシタに充電された電荷量に応じた電荷量を前記保持用キャパシタに保持するデータ保持処理とによって構成され、
前記デジタルデータに応じた電圧が全て入力された後に、前記保持用キャパシタに充電されている電荷量に基づいて前記変換電圧が生成されることを特徴とする請求項３に記載のスイッチトキャパシタ型Ｄ／Ａ変換器。
【請求項５】
前記キャパシタが、一方の端子を前記演算増幅器の入力端子と前記第２増幅出力端子との間で切換接続が可能な出力用キャパシタと、前記被変換対象のビット数に対応した複数の入力用キャパシタと、を備え、
前記各入力用キャパシタ夫々が各ビットに対応した静電容量を有しており、
前記変換処理が、
前記出力用キャパシタが前記演算増幅器の入力端子に接続された状態の下で、前記各入力用キャパシタ夫々の両端に所定の電圧を印加することで前記出力用キャパシタ、及び前記各入力用キャパシタに対して夫々所定の電荷を充電するリセット処理と、
前記リセット処理後に、前記各入力用キャパシタ夫々の一方の端子に前記デジタルデータの各ビットに応じた電圧を入力することで、前記各入力用キャパシタに対して前記デジタルデータに応じた電荷を充電するデータ入力処理とによって構成されることを特徴とする請求項３に記載のスイッチトキャパシタ型Ｄ／Ａ変換器。
【請求項６】
前記演算増幅器が、前記増幅信号を個々に独立して出力可能な複数の前記第２増幅出力端子を備えると共に、前記各第２増幅出力端子から出力される前記増幅信号を外部に出力するための前記アナログ出力端子を前記第２増幅出力端子毎に備えており、
前記変換処理が完了後、被変換対象に応じて前記第２増幅出力端子を選択し、当該選択された前記第２増幅出力端子から前記デジタルデータに対応する前記増幅信号を出力する構成であることを特徴とする請求項３〜請求項５の何れか１項に記載のスイッチトキャパシタ型Ｄ／Ａ変換器。
【請求項７】
請求項３〜請求項５の何れか１項に記載のスイッチトキャパシタ型Ｄ／Ａ変換器をカラム毎又はライン毎に備えると共に、前記スイッチトキャパシタ型Ｄ／Ａ変換器の前記アナログ出力端子より出力される電気信号の大きさに基づいて対応する画素の制御が行われる液晶ディスプレイの駆動回路であって、
カラム毎或いはライン毎に夫々複数の前記スイッチトキャパシタ型Ｄ／Ａ変換器を備え、
同一のカラム或いはラインに対する駆動制御を行う複数の前記スイッチトキャパシタ型Ｄ／Ａ変換器の内、一のスイッチトキャパシタ型Ｄ／Ａ変換器に対して前記第２増幅出力端子から前記増幅信号を出力させている間に、他のスイッチトキャパシタ型Ｄ／Ａ変換器に対して前記変換処理を実行させる制御を交互に切り換えて行う構成であることを特徴とする液晶ディスプレイの駆動回路。
【請求項８】
同一のカラム毎或いはライン毎に備えられる複数の前記スイッチトキャパシタ型Ｄ／Ａ変換器夫々の前記第２増幅出力端子から出力される前記増幅信号が、共通の前記アナログ出力端子を介して、当該カラム或いはライン上の画素列の内の前記スイッチトキャパシタ型Ｄ／Ａ変換器によって制御が行われる対象となる画素領域に対して入力される構成であって、
前記アナログ出力端子には、出力される前記増幅信号の出力先を切り換えるための出力先切換用スイッチが接続されており、
前記出力先切換用スイッチが切換制御されることで、同一のカラム毎或いはライン毎に備えられる複数の前記スイッチトキャパシタ型Ｄ／Ａ変換器の内、前記第２増幅出力端子から前記増幅信号の出力が可能な状態に制御されている前記スイッチトキャパシタ型Ｄ／Ａ変換器の前記第２増幅出力端子から出力される前記増幅信号を当該スイッチトキャパシタ型Ｄ／Ａ変換器の制御対象に対して出力する構成であることを特徴とする請求項７に記載の液晶ディスプレイの駆動回路。
【請求項９】
請求項６に記載のスイッチトキャパシタ型Ｄ／Ａ変換器をカラム毎又はライン毎に備えると共に、前記スイッチトキャパシタ型Ｄ／Ａ変換器の前記アナログ出力端子より出力される電気信号の大きさに基づいて対応する画素の制御が行われる液晶ディスプレイの駆動回路であって、
カラム毎或いはライン毎に夫々複数の前記スイッチトキャパシタ型Ｄ／Ａ変換器を備えると共に、同一のカラム毎或いはライン毎に備えられる複数の前記スイッチトキャパシタ型Ｄ／Ａ変換器夫々によって、当該カラム或いはライン上の画素列の内の異なる画素領域に対する制御が行われる構成であり、
制御対象となる画素領域毎に備えられる複数の前記アナログ出力端子が、前記スイッチトキャパシタ型Ｄ／Ａ変換器が備える複数の前記第２増幅出力端子夫々と各別に接続されると共に、同一のカラム毎或いはライン毎に備えられる他の前記スイッチトキャパシタ型Ｄ／Ａ変換器が備える前記第２増幅出力端子夫々とも共通して各別に接続されており、
前記変換処理が完了した前記スイッチトキャパシタ型Ｄ／Ａ変換器が、前記演算増幅器を制御して所定の前記第２増幅出力端子から前記増幅信号を出力可能にすることで、当該第２増幅出力端子に接続されている一の前記アナログ出力端子を介して制御が行われる対象の画素領域に対して前記増幅信号を出力することを特徴とする液晶ディスプレイの駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチトキャパシタ型Ｄ／Ａ変換器、並びに液晶ディスプレイの駆動回路に関するものである。
【背景技術】
【０００２】
近年、液晶表示装置は、薄型で消費電力が小さいという特徴を生かして、携帯電話、ノート型パソコン等のモバイル用途としてだけでなく、大画面のテレビ用途としても利用されている。
【０００３】
このような液晶表示装置を駆動する方式としては、大きく分けて単純マトリクス方式とアクティブマトリクス方式という２方式がある。
【０００４】
単純マトリクス方式とは、直交する２方向に導線を格子状に張り巡らせると共に、両方向の導線に挟まれるように異方性誘電率を有する液晶物質が各交点に注入形成されており、縦横夫々のタイミングを調整して当該導線を介して電気信号を送ることで、縦横の交差する場所の液晶が駆動し、外部の光源（バックライト）から基板に透過される光量が調節されて外部画素の光度が調整される仕組みである。構造が簡単なため、低コストで歩留まりが良い反面、画素を構成する各液晶セルの電極が独立していないため、電圧が干渉して周りのセルに影響を及ぼしてしまい、各画素夫々を明瞭に表示させることが難しく、あまり高いコントラストを得ることができないという欠点がある。
【０００５】
これに対し、アクティブマトリクス方式とは、単純マトリクス方式の構造に加え、各画素夫々にスイッチング制御が可能なアクティブ素子（一般的には、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）が利用される）を備えており、このアクティブ素子をタイミング良くオンオフ制御することで、各交点に位置する液晶を個別に駆動させる方式である。本方式によれば、個々の画素を確実に点灯させることができるため、クリアで応答速度の高いディスプレイ画面が可能である。このため、現在ではコンピュータのディスプレイ等においてはアクティブマトリクス方式が広く利用されている。
【０００６】
図１１は、アクティブマトリクス方式の液晶表示装置の典型的な概略構成を示すブロック図である。図１１に示される液晶表示装置１は、表示制御手段２、データドライバ３、ゲートドライバ４、及び液晶ディスプレイ５を備えて構成される。
【０００７】
液晶ディスプレイ５は、２枚の基板と、当該両基板間に狭持される液晶とを有し、一方の基板には一方向に延伸するデータ線ＤＬが複数配線されており、他方の基板には、データ線ＤＬと交差する方向に延伸する走査線ＳＬが複数配線されている。各データ線ＤＬはデータドライバ３によって、又各走査線ＳＬはゲートドライバ４によって、夫々駆動制御が可能に構成されている。そして、これらデータドライバ３及びゲートドライバ４は、表示制御手段２によって動作制御が行われる。
【０００８】
又、各データ線ＤＬと各走査線ＳＬとの交点位置には、画素回路６がマトリクス状に形成されている。図１１に示される画素回路６は、ＴＦＴ７、液晶表示素子８、基準端子９、及び充電用キャパシタ１０を備え、同一行に配置された複数の画素回路６に備えられるＴＦＴ７のゲート電極が共通の走査線ＳＬに接続されており、この走査線ＳＬの駆動制御によってＴＦＴ７のオンオフ制御が行われる構成である。又、同一列に配置された複数の画素回路６に備えられるＴＦＴ７のソース又はドレイン電極が共通のデータ線に接続されている。これにより、対象となる画素回路６に接続されるデータ線ＤＬ及び走査線ＳＬを駆動させることで当該画素回路６が備えるＴＦＴ７が導通状態になり、基準端子９（所定の電圧が印加される（又は接地される）構成である）とデータ線ＤＬの電位差が対象となる画素回路６が備える充電用キャパシタ１０の両端に印加されて充電が行われる。そしてこの充電用キャパシタ１０の両端の電圧によって液晶表示素子８の透過率が制御されて、当該画素の制御が行われることとなる。
【０００９】
図１２は、図１１に示されるデータドライバ３の典型的な概略構成を示すブロック図である。データドライバ３は、シフトレジスタ１１、データレジスタ１２、データラッチ１３、レベルシフタ１４、Ｄ／Ａ変換器群１５、及び階調電圧発生回路１６を備えて構成される。
【００１０】
シフトレジスタ１１は、入力されるクロック信号に応じてシフトパルスを出力し、データレジスタ１２は、このシフトパルスに応じて表示制御手段２から入力される映像信号を順次シフトアップして出力数に応じて映像信号を分配する。データラッチ１３は、データレジスタ１２により分配された映像信号をラッチし、入力される制御信号に応じて全出力を同時にレベルシフタ１４に出力する。レベルシフタ１４は、入力される映像信号の電圧振幅を液晶駆動電圧に対応した電圧振幅の大きさに変換し、Ｄ／Ａ変換器群１５に出力する。
【００１１】
Ｄ／Ａ変換器群１５は、複数のＤ／Ａ変換器で構成されており、各変換器夫々が、レベルシフタ１４から入力される対応するデジタルデータに基づいてＤ／Ａ変換を行い、出力端子３ｕを介してデータ線ＤＬに対して出力する。この出力端子３ｕから階調信号を出力するタイミングに合わせて対象となるデータ線ＤＬを駆動することで、当該駆動されるデータ線ＤＬに接続される各画素に対して映像信号に基づく階調電圧が印加され、当該階調電圧に応じた制御が行われる。
【００１２】
上述したデータドライバ３が備えるＤ／Ａ変換器として、従来スイッチトキャパシタ型Ｄ／Ａ変換器が利用されている（例えば特許文献１参照）。
【００１３】
図１３は、下記特許文献１に記載されている従来構成のスイッチトキャパシタ型Ｄ／Ａ変換器（以下、適宜「Ｄ／Ａ変換器」と略称する）の概略構成を示す回路図である。図１３に示されるＤ／Ａ変換器１０１は、入力デジタルデータのビット数と対応する静電容量比を有する入力用キャパシタＣ０、Ｃ１、…、Ｃｎ（ｎは入力デジタルデータのビット数と同数）と、出力に接続される出力用キャパシタＣｃとを備える。更に、前記入力用キャパシタと出力用キャパシタを並列に接続した配線を反転入力とし、基準電圧Ｖｒからの配線を非反転入力とする演算増幅器Ａ９１と、入力デジタルデータに従ってレベル電圧（Ｖ１、Ｖ２）と入力用キャパシタとの接続を切り換えるスイッチＳ１〜Ｓｎと、Ｄ／Ａ変換器の動作を切り換えるスイッチＳａ１〜Ｓａ５を備える。
【００１４】
具体的には、図１３に示されるように、スイッチＳａ２〜Ｓａ５が夫々オンオフ制御が可能なスイッチであり、スイッチＳ１〜Ｓｎ、並びにスイッチＳａ１は夫々ＨとＬとの間で接続先の切り換え制御が可能なスイッチである。スイッチＳ１〜Ｓｎは、Ｈ端子に接続されることでレベル電圧Ｖ１が印加され、Ｌ端子に接続されることでレベル電圧Ｖ２が印加される構成である。又、スイッチＳａ１は、Ｈ端子に接続されることで演算増幅器Ａ９１の非反転入力端子と接続され、Ｌ端子に接続されることで演算増幅器Ａ９１の増幅出力端子と接続される構成である。
【００１５】
尚、記号が増加することによる煩雑さを回避すべく、以下では各キャパシタに付されている符号がそのまま当該キャパシタの静電容量値を示しているものとし、混同を生じない範囲でキャパシタの符号とキャパシタの静電容量値を同一の記号を用いて説明する。
【００１６】
ここで、入力用キャパシタＣ０〜Ｃｎは、単位容量値をＣｕとすれば、ｎビットデジタルデータを入力する場合、Ｃｉ＝Ｃｕ・２（ｉ−１）（ｉ＝１、…、ｎ）を満たすような容量値を示すものとする。又、Ｃ０＝Ｃｕとする。
【００１７】
このように構成されるとき、リセット処理時においてスイッチＳａ１をＨ、Ｓａ２及びＳａ４をオフ、Ｓａ３及びＳａ５をオン、Ｓ１〜ＳｎをＬとする。このとき、図１３内の点Ａ（演算増幅器Ａ９１の反転入力端子のノード）にはＶｒ＋Ｖｏｓに相当する電圧（Ｖｏｓは演算増幅器Ａ９１のオフセット電圧）が与えられる。従って、この状態で各入力用キャパシタ及び出力用キャパシタに充電される電荷量の合計値Ｑ０は、以下の数１のように表される。
【００１８】
【数１】
2008178004.tif 000003
【００１９】
そして、デジタルデータ入力時において、スイッチＳａ１をＬ、Ｓａ４をオン、Ｓａ２、Ｓａ３及びＳａ５をオフとし、Ｓ１〜Ｓｎは入力されるデジタルデータＭｄに応じてＨ又はＬとする。例えば、ｎ＝８であってデジタルデータＭｄが「１１１００１１０」である場合には、スイッチＳ２、Ｓ３、Ｓ５、Ｓ６、及びＳ７をＨとし、スイッチＳ１、Ｓ３、Ｓ４をＬとする。このとき、各入力用キャパシタ及び出力用キャパシタに充電される電荷量の合計値Ｑ１は、以下の数２のように表される。ただし、数２内においてＭｔはデジタルデータＭｄを１０進数に変換した値とする（上記例で言えばＭｔ＝２３０）。又、Ｖｏ’は演算増幅器Ａ９１の増幅出力端子の電圧（増幅信号の電圧）とする。
【００２０】
【数２】
2008178004.tif 000004
【００２１】
ここで、リセット処理時とデジタルデータ入力時との間では電荷が保存されるため、Ｑ０＝Ｑ１が成立し、これを解くと、Ｖｏ’が以下の数３のように求められる。
【００２２】
【数３】
2008178004.tif 000005
【００２３】
即ち、上記動作によって、演算増幅器Ａ９１の出力端子から出力される電圧Ｖｏ’は演算増幅器Ａ９１のオフセット電圧Ｖｏｓがキャンセルされ、入力デジタルデータＭｄを１０進数換算されて得られるデータＭｔに基づく値を示すこととなる。この後、出力スイッチＳａ２をオンにすることで、データＭｔに基づく大きさの出力電圧Ｖｏｕｔ（＝Ｖｏ’）を得ることができる。これによって、演算増幅器のオフセットをキャンセルする機能を有するスイッチトキャパシタ型Ｄ／Ａ変換器を構成することができる。
【００２４】
【特許文献１】特開２０００−１３２３４号公報
【発明の開示】
【発明が解決しようとする課題】
【００２５】
上述した図１３の回路構成の場合、リセット処理時において演算増幅器Ａ９１の出力側にはオフ状態の出力用スイッチＳａ２が接続されている。この出力用スイッチＳａ２は、液晶表示素子の表示制御のために、Ｄ／Ａ変換器から出力される出力電圧を各データ線ＤＬに対して印加するか否かの制御を行うためのスイッチである。上述したように、液晶ディスプレイ５は、画素が選択されている状態の下でデータ線ＤＬの電位と基準端子９の電位の差によって両端に電圧を生じさせることで、充電用キャパシタ１０に対して充電を行わせて、当該充電用キャパシタ１０の両端に発生する電圧によって液晶表示素子８の表示制御が行われる構成である。従って、液晶表示制御を高速に実現するためには、充電用キャパシタ１０に対して高速に充電を実行する必要があるところ、前記充電を実行させるための出力電圧をデータ線ＤＬに対して印加させるための出力スイッチＳａ２のサイズを大きくすることが求められる。
【００２６】
しかしながら、出力スイッチＳａ２の大きさを大きくすると、当該スイッチＳａ２に存する寄生容量Ｃａ２（図１４参照）の大きさも増大することとなる。リセット処理時において、入力用キャパシタＣ０〜Ｃｎ並びに出力用キャパシタＣｃに加えて、寄生容量Ｃａ２に対しても充電が行われることとなるが、この寄生容量Ｃａ２の大きさが増大することによって、回路内を流れる電流量が同じ場合には充電動作が完了するまでに要する時間が増大してしまうという問題がある。又、この充電動作時間を短縮すべく回路内を流れる電流量を増大した場合には、Ｄ／Ａ変換器内における消費電力量が増大するという新たな問題が発生する。
【００２７】
本発明は、上記の問題点に鑑み、消費電力量を増大させることなくＤ／Ａ変換処理に要する時間の短縮化が図られるスイッチトキャパシタ型Ｄ／Ａ変換器を提供することを目的とする。又、本発明は、このようなスイッチトキャパシタ型Ｄ／Ａ変換器を備える液晶ディスプレイの駆動回路を提供することを目的とする。
【課題を解決するための手段】
【００２８】
上記目的を達成するための本発明に係るスイッチトキャパシタ型Ｄ／Ａ変換器は、被変換対象であるデジタルデータに対応した入力電圧が与えられ、当該入力電圧に応じた電荷量を充電するキャパシタと、前記キャパシタに充電された電荷量に基づく変換電圧が入力される入力端子と、前記入力端子に入力される信号に基づいて生成される増幅信号を出力する出力端子とを備える演算増幅器と、を備え、前記演算増幅器の出力端子として、個々に独立して制御可能な第１及び第２増幅出力端子を備えることを第１の特徴とする。
【００２９】
本発明に係るスイッチトキャパシタ型Ｄ／Ａ変換器の上記第１の特徴構成によれば、演算増幅器によって生成される増幅信号を出力する端子として第１並びに第２増幅出力端子の２端子を備えており、各端子から前記増幅信号を出力するか否かを独立して設定することが可能である。即ち、第１増幅出力端子をＤ／Ａ変換処理の実行時において演算増幅器からの増幅信号を利用するための出力端子として利用し、第２増幅出力端子を変換処理完了後の増幅信号をアナログ出力端子に対して出力するための出力端子として利用することができる。従って、アナログ出力端子から出力されるＤ／Ａ変換後のアナログ信号を外部装置によって利用する場合において、当該外部装置に対して前記アナログ信号を出力するか否かの決定を行うための出力スイッチが設けられている場合であっても、Ｄ／Ａ変換処理経路上に出力スイッチが接続されていないため、Ｄ／Ａ変換処理の実行中に前記出力スイッチが有する寄生容量に対する充電が行われることがない。これにより、前記寄生容量に対する充電に要する時間を考慮して電流量を増大させることなく、Ｄ／Ａ変換処理に寄与するキャパシタに対する電荷充電処理に要する時間を短縮化することができ、Ｄ／Ａ変換処理に要する時間の短縮化が図られる。
【００３０】
例えば、上記構成の一態様としては、本発明に係るスイッチトキャパシタ型Ｄ／Ａ変換器は、前記キャパシタに蓄積された電荷量に基づく変換電圧と基準電圧の２電圧が入力され、前記第１増幅出力端子から出力される増幅信号が導通制御可能なスイッチを介して前記キャパシタと前記演算増幅器の入力端子の接続ノードに接続され、第２増幅出力端子から出力される増幅信号が出力スイッチを介して外部に出力される構成とすることができる。
【００３１】
又、本発明に係るスイッチトキャパシタ型Ｄ／Ａ変換器は、上記第１の特徴構成に加えて、前記演算増幅器が、前記増幅信号を前記第１増幅出力端子から出力させるか否かの制御を行うための第１切換用トランジスタと、前記増幅信号を前記第２増幅出力端子から出力させるか否かの制御を行うための第２切換用トランジスタとを備えることを第２の特徴とする。
【００３２】
本発明に係るスイッチトキャパシタ型Ｄ／Ａ変換器の上記第２の特徴構成によれば、従来からある公知のトランジスタ回路を付加することでＤ／Ａ変換処理の時間短縮化を実現することができるため、製造コストの上昇を極力抑制することが可能である。
【００３３】
又、本発明に係るスイッチトキャパシタ型Ｄ／Ａ変換器は、上記第１又は第２の特徴構成に加えて、前記演算増幅器が、前記デジタルデータに対する変換処理を開始後、前記キャパシタに対して前記デジタルデータに応じた前記入力電圧が全て印加されるまでの間は前記第１増幅出力端子から前記増幅信号を出力し、前記デジタルデータに応じた前記入力電圧の全てが印加完了後に前記第２増幅出力端子から前記増幅信号を出力する構成であることを第３の特徴とする。
【００３４】
又、本発明に係るスイッチトキャパシタ型Ｄ／Ａ変換器は、上記第３の特徴構成に加えて、前記キャパシタが、入力用キャパシタと保持用キャパシタとを備え、前記変換処理が、前記入力用キャパシタに対して前記デジタルデータに応じた電圧を順次入力し、入力された電圧値に応じた電荷量を充電するデータ入力処理と、前記デジタルデータに応じた電圧が全て前記入力用キャパシタに入力されるまでの間、前記入力用キャパシタに充電された電荷量に応じた電荷量を前記保持用キャパシタに保持するデータ保持処理とによって構成され、前記デジタルデータに応じた電圧が全て入力された後に、前記保持用キャパシタに充電されている電荷量に基づいて前記変換電圧が生成されることを第４の特徴とする。
【００３５】
本発明に係るスイッチトキャパシタ型Ｄ／Ａ変換器の上記第４の特徴構成によれば、デジタルデータに対応した入力電圧が順次入力され、この入力電圧に対して逐次変換処理が施される構成であるため、一括変換を行う構成と比較して各キャパシタの容量を小さくすることができる。従って、Ｄ／Ａ変換処理時に出力スイッチの寄生容量に対する電荷充電が行われない構成とすることにより、前記キャパシタ（入力用キャパシタ或いは保持用キャパシタ）に対する電荷充電処理に要する時間がより短縮される。
【００３６】
又、本発明に係るスイッチトキャパシタ型Ｄ／Ａ変換器は、上記第３の特徴構成に加えて、前記キャパシタが、一方の端子を前記演算増幅器の入力端子と前記第２増幅出力端子との間で切換接続が可能な出力用キャパシタと、前記被変換対象のビット数に対応した複数の入力用キャパシタと、を備え、前記各入力用キャパシタ夫々が各ビットに対応した静電容量を有しており、前記変換処理が、前記出力用キャパシタが前記演算増幅器の入力端子に接続された状態の下で、前記各入力用キャパシタ夫々の両端に所定の電圧を印加することで前記出力用キャパシタ、及び前記各入力用キャパシタに対して夫々所定の電荷を充電するリセット処理と、前記リセット処理後に、前記各入力用キャパシタ夫々の一方の端子に前記デジタルデータの各ビットに応じた電圧を入力することで、前記各入力用キャパシタに対して前記デジタルデータに応じた電荷を充電するデータ入力処理とによって構成されること第５の特徴とする。
【００３７】
本発明に係るスイッチトキャパシタ型Ｄ／Ａ変換器の上記第５の特徴構成によれば、リセット処理実行中に第１増幅出力端子から増幅信号を出力することで、入力用キャパシタ夫々に対する電荷充電処理時に出力スイッチの寄生容量に対する電荷充電が行われることがないため、リセット処理に要する時間の短縮化が図られ、Ｄ／Ａ変換処理に要する時間の短縮化を実現することができる。
【００３８】
又、本発明に係るスイッチトキャパシタ型Ｄ／Ａ変換器は、上記第３〜第５の何れか一の特徴構成に加えて、前記演算増幅器が、前記増幅信号を個々に独立して出力可能な複数の前記第２増幅出力端子を備えると共に、前記各第２増幅出力端子から出力される前記増幅信号を外部に出力するための前記アナログ出力端子を前記各第２増幅出力端子毎に備えており、前記変換処理が完了後、被変換対象に応じて一の前記第２増幅出力端子を選択し、当該選択された前記第２増幅出力端子から前記デジタルデータに対応する前記増幅信号を出力する構成であることを第６の特徴とする。
【００３９】
本発明に係るスイッチトキャパシタ型Ｄ／Ａ変換器の上記第６の特徴構成によれば、演算増幅器が生成した増幅信号を出力する第２増幅出力端子を選択制御することで、アナログ出力端子から変換処理後の増幅信号を出力する出力先を変更することができる。従って、出力先の異なる本構成の変換器を複数備えることで、一方のＤ／Ａ変換器に対して変換処理後の増幅信号をアナログ出力端子から出力する処理を実行中に他方のＤ／Ａ変換器に対して変換処理を実行させることができるため、デジタルデータの変換処理を連続的に効率良く実現することが可能となる。
【００４０】
又、本発明に係る液晶ディスプレイの駆動回路は、上記第３〜第５の何れか一の特徴構成を備えるスイッチトキャパシタ型Ｄ／Ａ変換器を各カラム毎又は各ライン毎に備えると共に、前記スイッチトキャパシタ型Ｄ／Ａ変換器の前記アナログ出力端子より出力される電気信号の大きさに基づいて対応する画素の制御が行われる液晶ディスプレイの駆動回路であって、各カラム毎或いは各ライン毎に夫々複数の前記スイッチトキャパシタ型Ｄ／Ａ変換器を備え、同一のカラム或いはラインに対する駆動制御を行う複数の前記スイッチトキャパシタ型Ｄ／Ａ変換器の内、一のスイッチトキャパシタ型Ｄ／Ａ変換器に対して前記第２増幅出力端子から前記増幅信号を出力させている間に、他のスイッチトキャパシタ型Ｄ／Ａ変換器に対して前記変換処理を実行させる制御を交互に切り換えて行う構成であることを第１の特徴とする。
【００４１】
本発明に係る液晶ディスプレイの駆動回路の上記第１の特徴構成によれば、Ｄ／Ａ変換処理に要する時間の短縮化が図られる本発明に係るスイッチトキャパシタ型Ｄ／Ａ変換器（以下、単に「Ｄ／Ａ変換器」と略称）を用いて液晶ディスプレイの駆動を行う構成であるため、液晶ディスプレイの駆動制御に要する時間の短縮化が可能である。更に、一のＤ／Ａ変換器が駆動用のアナログ信号を液晶ディスプレイに対して出力中に、他のＤ／Ａ変換器に対してデジタルデータに基づくＤ／Ａ変換処理（即ち液晶ディスプレイ駆動用の電圧生成処理）を実行させることができる。
【００４２】
又、本発明に係る液晶ディスプレイの駆動回路は、上記第１の特徴構成に加えて、同一のカラム毎或いはライン毎に備えられる複数の前記スイッチトキャパシタ型Ｄ／Ａ変換器夫々の前記第２増幅出力端子から出力される前記増幅信号が、共通の前記アナログ出力端子を介して、当該カラム或いはライン上の画素列の内の前記スイッチトキャパシタ型Ｄ／Ａ変換器によって制御が行われる対象となる画素領域に対して入力される構成であって、前記アナログ出力端子には、出力される前記増幅信号の出力先を切り換えるための出力先切換用スイッチが接続されており、前記出力先切換用スイッチが切換制御されることで、同一のカラム或いはライン毎に備えられる複数の前記スイッチトキャパシタ型Ｄ／Ａ変換器の内、前記第２増幅出力端子から前記増幅信号の出力が可能な状態に制御されている前記スイッチトキャパシタ型Ｄ／Ａ変換器の前記第２増幅出力端子から出力される前記増幅信号を当該スイッチトキャパシタ型Ｄ／Ａ変換器の制御対象に対して出力する構成であることを第２の特徴とする。
【００４３】
本発明に係る液晶ディスプレイの駆動回路が備える複数の本発明に係るＤ／Ａ変換器は、第２増幅出力端子から増幅信号を出力させるか否かの制御を夫々個別に行うことができる構成である。従って、各変換器が変換後の増幅信号を出力させる出力先、即ち駆動制御対象の画素領域が異なる場合であっても、同時に両変換器の第２増幅出力端子から増幅信号を出力させないように制御を行うと共に、第２増幅出力端子から出力される増幅信号が、当該変換器の出力先となる対象画素領域となるように前記出力先制御スイッチによって切換制御を行うことで、両変換器の第２増幅出力端子に接続される出力線を共通化することができ、併せて出力スイッチ（出力先制御スイッチ）を共通化することができる。即ち、各変換器に対応して出力スイッチを備える構成と比較して、出力スイッチの数を削減することができる。通常、液晶ディスプレイの駆動制御を行う際の出力スイッチのサイズは大きいため、この出力スイッチの数を削減することで駆動回路の専有面積の縮小化を図ることができる。
【００４４】
又、本発明に係る液晶ディスプレイの駆動回路は、上記第６の特徴構成を備えるスイッチトキャパシタ型Ｄ／Ａ変換器を各カラム毎又は各ライン毎に備えると共に、前記スイッチトキャパシタ型Ｄ／Ａ変換器の前記アナログ出力端子より出力される電気信号の大きさに基づいて対応する画素の制御が行われる液晶ディスプレイの駆動回路であって、各カラム毎或いは各ライン毎に夫々複数の前記スイッチトキャパシタ型Ｄ／Ａ変換器を備えると共に、同一のカラム或いはライン毎に備えられる複数の前記スイッチトキャパシタ型Ｄ／Ａ変換器夫々によって、当該カラム或いはライン上の画素列の内の異なる画素領域に対する制御が行われる構成であり、制御対象となる画素領域毎に備えられる複数の前記アナログ出力端子が、前記スイッチトキャパシタ型Ｄ／Ａ変換器が備える複数の前記第２増幅出力端子夫々と各別に接続されると共に、同一のカラム或いはライン毎に備えられる他の前記スイッチトキャパシタ型Ｄ／Ａ変換器が備える前記第２増幅出力端子夫々とも共通して各別に接続されており、前記変換処理が完了した前記スイッチトキャパシタ型Ｄ／Ａ変換器が、前記演算増幅器を制御して所定の前記第２増幅出力端子から前記増幅信号を出力可能にすることで、当該第２増幅出力端子に接続されている一の前記アナログ出力端子を介して制御が行われる対象の画素領域に対して前記増幅信号を出力することを第３の特徴とする。
【００４５】
本発明に係る液晶ディスプレイの駆動回路の上記第３の特徴構成によれば、本発明に係るＤ／Ａ変換器が複数の第２増幅出力端子を備える構成であるため、当該Ｄ／Ａ変換器が変換後の増幅信号を出力させる出力先、即ち駆動制御対象の画素領域が異なる場合であっても、出力先毎に第２増幅出力端子を接続する構成とすることができる。これにより、各Ｄ／Ａ変換器の同一出力先に対応した第２増幅出力端子夫々については共通の出力線に接続することができると共に、Ｄ／Ａ変換器側（演算増幅器）において増幅信号を出力させる一の第２増幅出力端子の選択制御を行うことで増幅信号の出力先の変更制御を行うことができるため、出力先を切り換えるための出力先切換制御スイッチを備える必要がない。これにより、液晶ディスプレイの駆動回路の専有面積を更に縮小させることができる。
【発明の効果】
【００４６】
本発明に係るスイッチトキャパシタ型Ｄ／Ａ変換器の構成によれば、消費電力を増大させることなくＤ／Ａ変換処理に要する時間の短縮化が可能となる。又、本発明に係る液晶ディスプレイの駆動回路の構成によれば、液晶ディスプレイの駆動制御に要する時間の短縮化が可能となる。
【発明を実施するための最良の形態】
【００４７】
以下において、本発明に係るスイッチトキャパシタ型Ｄ／Ａ変換器（以下、適宜「本発明変換器」と称する）、及び液晶ディスプレイの駆動回路（以下、適宜「本発明駆動回路」と称する）の実施形態について各図面を参照して説明する。以下に説明する図面および後述する内容は、本発明の好適な実施形態を説明しようとするものであって、本発明を実施し得る唯一の形態を表すものではない。
【００４８】
尚、本発明駆動回路は、図１１に示される液晶表示装置１が備えるデータドライバ３であって、以下に説明する本発明変換器を用いて生成される出力電圧によって各画素回路６の電圧制御を行う点を特徴とするものである。
【００４９】
［本発明変換器の第１実施形態］
本発明変換器の第１実施形態（以下、適宜「本実施形態」と称する）につき、図１〜図４を参照して説明を行う。尚、図１１〜図１４に示す従来構成と同一の構成要素については同一の符号を付してその説明を簡略化又は省略する。又、本実施形態並びに以下の各実施形態においても、背景技術の項と同様、記号が増加することによる煩雑さを回避すべく、各キャパシタに付されている符号がそのまま当該キャパシタの静電容量値を示しているものとし、混同を生じない範囲でキャパシタの符号とキャパシタの静電容量値を同一の記号を用いて説明する。
【００５０】
図１は、本実施形態における本発明変換器の概略構成を示す回路図である。図１に示される本発明変換器２０は、図１３に示される従来構成のＤ／Ａ変換器１０１と比較して演算増幅器の構成が異なるのみであり、他の構成は共通する。尚、図１では、図１４と同様に出力スイッチＳａ２の寄生容量Ｃａ２についても併せて示している。
【００５１】
本発明変換器２０が備える演算増幅器Ａ２１は、出力端子を複数（Ｔｏ１、Ｔｏ２）備える構成であり、反転入力端子（第１入力端子）Ｔｉ１、非反転入力端子（第２入力端子）Ｔｉ２に対して入力される信号の電圧差に対して所定の増幅率に基づいて増幅処理を施して増幅信号を生成すると共に、当該増幅信号を第１増幅出力端子Ｔｏ１及び第２増幅出力端子Ｔｏ２から夫々独立に出力が可能な構成である。
【００５２】
演算増幅器Ａ２１の第１入力端子Ｔｉ１は、入力用キャパシタＣ０、Ｃ１、…、Ｃｎ、並びに出力用キャパシタＣｃの一方の端子夫々と接続されると共に、増幅器帰還制御スイッチＳａ３を介して第１増幅出力端子Ｔｏ１と接続される。各入力用キャパシタの他方の端子は、入力デジタルデータに応じた電圧（Ｖ１、Ｖ２）、或いはリセットを行うための基準電圧がスイッチＳ１〜Ｓｎ、並びにＳａ５を介して印加可能に構成されている。又、出力用キャパシタＣｃの他方の端子は、スイッチＳａ１を介して第２入力端子Ｔｉ２と第２出力端子Ｔｏ２の何れかと接続可能に構成されている。その他の構成は図１３に示す従来構成と共通である。
【００５３】
このように構成される本発明変換器２０のＤ／Ａ変換処理手順につき、以下説明する。
【００５４】
まず、被変換対象であるデジタルデータを各入力用キャパシタに入力する前に、まず本発明変換器２０に対してリセット処理を実行する。図１では、当該リセット処理実行時における各スイッチ（Ｓ１〜Ｓｎ、Ｓａ１〜Ｓａ５）の状態が示されている。即ち、リセット処理実行時においては、スイッチＳａ１をＨ、Ｓａ２及びＳａ４をオフ、Ｓａ３及びＳａ５をオン、Ｓ１〜ＳｎをＬとする。尚、このとき、演算増幅器Ａ２１は、第１増幅出力端子Ｔｏ１からのみ増幅信号を出力可能にされており、第２増幅出力端子Ｔｏ２からは増幅信号が出力されない構成であるとする。又、以下では、第１増幅出力端子Ｔｏ１からの増幅信号を適宜「増幅信号Ｖｏ１」、第２増幅出力端子Ｔｏ２からの増幅信号を適宜「増幅信号Ｖｏ２」と称する。
【００５５】
これにより、各入力用キャパシタＣ０〜Ｃｎ、並びに出力用キャパシタＣｃには何れも演算増幅器Ａ２１のオフセット電圧Ｖｏｓが図１内の点Ａに接続されている端子に印加され、各キャパシタに対して所定の電荷量が充電される。尚、このとき増幅信号Ｖｏ１を出力している第１増幅出力端子Ｔｏ１とスイッチＳａ２は接続されていないため、寄生容量Ｃａ２に電荷が充電されることはない。
【００５６】
次に、スイッチＳａ４をオン、Ｓａ３及びＳａ５をオフ、スイッチＳａ１をＬとし、演算増幅器Ａ２１の第２増幅出力端子Ｔｏ２から増幅信号Ｖｏ２が出力可能な状態の下、被変換対象たるデジタルデータＭｄに応じてスイッチＳ１〜Ｓｎを夫々Ｈ或いはＬに選択することでデジタルデータ入力処理を実行する（図２参照）。尚、このとき、第１増幅出力端子Ｔｏ１からは増幅信号が出力されないように設定するものとして良い。
【００５７】
これによって、入力用キャパシタＣ０〜Ｃｎの電荷充電量がデジタルデータＭｄに応じた値となり、これらの入力用キャパシタ並びに出力用キャパシタＣｃの接続ノードの電圧に応じた電圧Ｖｏ２が第２増幅出力端子Ｔｏ２から出力される。この電圧Ｖｏ２は、上述した数３におけるＶｏ’に相当するため、デジタルデータＭｄを１０進数換算されて得られるデータ（アナログ変換値）Ｍｔに基づく値を示す。即ち、この状態の下、出力スイッチＳａ２をオンにすることで、デジタルデータＭｄをアナログ変換した変換値Ｍｔに基づく電圧Ｖｏｕｔが本発明変換器２０から出力され、これによってＤ／Ａ変換が行われる。
【００５８】
図３は、演算増幅器Ａ２１の概略構成を示す回路ブロック図である。図３に示されるように、演算増幅器Ａ２１は入力される２信号の電圧差を増幅して出力する演算増幅器Ａ２１ａと、演算増幅器Ａ２１ａから出力される増幅信号を増幅し、第１増幅出力端子Ｔｏ１から出力させるか否かの制御を行う第１出力手段２２と、演算増幅器Ａ２１ａから出力される増幅信号を増幅し、第１増幅出力端子Ｔｏ２から出力させるか否かの制御を行う第２出力手段２３と、を備える。両出力手段２２及び２３は、他の出力手段の制御内容に依存せず独立して出力制御が可能である。
【００５９】
図４は、第１出力手段２２の概略構成を示す回路図の一例である。図４に示される第１出力手段２２は、演算増幅器Ａ２１aから与えられる増幅信号を出力するか否かを決定するための第１切換用トランジスタ２２ａ及び２２ｂと、第１切換用トランジスタを介して出力される信号を増幅し、第１増幅出力端子Ｔｏ１から出力させるための出力用トランジスタ２２ｃを備える。第１切換用トランジスタ２２ａ、２２ｂが制御されることにより、演算増幅器Ａ２１ａからの増幅信号を第１増幅出力端子Ｔｏ１から出力するか否かが決定される。尚、図示しないが、第２出力手段２３についても、第１出力手段２２と同様の構成であるものとして良い。即ち、演算増幅器Ａ２１ａからの増幅信号が与えられるトランジスタ（第２切換用トランジスタ）、及び第２切換用トランジスタから出力される増幅信号を増幅し、第２増幅出力端子Ｔｏ２から出力させるための出力用トランジスタを備える構成として良い。
【００６０】
本実施形態の構成によれば、本発明変換器２０がリセット処理を実行している間、第１切換用トランジスタを導通状態とし、第２切換用トランジスタを非導通状態としておくことにより、入力用キャパシタＣ０〜Ｃｎ並びに出力用キャパシタＣｃに対して所定の初期電荷量を充電させる際、出力スイッチＳａ２と第１増幅出力端子Ｔｏ１が接続されていないため、この出力スイッチＳａ２が有する寄生容量Ｃａ２に対する充電が行われることはない。従って、従来構成のように、この寄生容量Ｃａ２に対する充電が行われることによってリセット処理に要する時間が増大するという問題が発生することがない。即ち、このリセット処理に要する時間を短縮化するために回路内を流れる電流量を増大する必要がないため、消費電力量の増大を抑制しながらリセット処理に要する時間を短縮することができ、これによってＤ／Ａ変換処理を実行するのに要する時間を短縮することができる。
【００６１】
［本発明変換器の第２実施形態］
本発明変換器の第２実施形態（以下、適宜「本実施形態」と称する）につき、図５〜図８を参照して説明を行う。尚、第１実施形態と同一の構成要素については同一の符号を付してその説明を簡略化又は省略する。
【００６２】
図５は、本実施形態における本発明変換器の概略構成を示す回路図である。図５に示される本発明変換器３０は、入力スイッチＳｗ１〜Ｓｗ４、入力用キャパシタＣｙ、保持用キャパシタＣｘ、演算増幅器Ａ２１、増幅器帰還制御スイッチＳｗ５、出力スイッチＳｗ６、出力帰還制御スイッチＳｗ７を備えて構成される。尚、演算増幅器Ａ２１は、第１実施形態と共通であり、増幅信号を第１出力端子Ｔｏ１及び第２出力端子Ｔｏ２から夫々独立に出力が可能な構成である。尚、本実施形態における出力スイッチＳｗ６は、第１実施形態における出力スイッチＳａ２と同様、サイズの大きいスイッチで構成されており、十分大きな寄生容量Ｃｗ６を有するスイッチであるとする。
【００６３】
演算増幅器Ａ２１の第１入力端子Ｔｉ１は、スイッチＳｗ３を介して保持用キャパシタＣｘの一方の端子、及びスイッチＳｗ４を介して入力用キャパシタＣｙの一方の端子と夫々接続される。保持用キャパシタＣｘの他方の端子は、ＨとＬの間で接続切換が可能なスイッチＳｗ１と接続されており、Ｈ状態のスイッチＳｗ１を介して電圧Ｖ１が印加され、Ｌ状態のスイッチＳｗ１を介して演算増幅器Ａ２１の第１出力端子Ｔｏ１と接続される構成である。又、入力用キャパシタＣｙの他方の端子は、ＨとＬの間で接続切換が可能なスイッチＳｗ２と接続されており、Ｈ状態のスイッチＳｗ２を介して演算増幅器Ａ２１の第１出力端子Ｔｏ１と接続され、Ｌ状態のスイッチＳｗ２を介して電圧Ｖ２が印加される構成である。又、演算増幅器Ａ２１の第２入力端子Ｔｉ２は基準電圧に接続されている。
【００６４】
演算増幅器Ａ２１の第１出力端子Ｔｏ１は、スイッチＳｗ１のＬ端子並びにスイッチＳｗ２のＨ端子に接続されると共に、増幅器帰還制御スイッチＳｗ５を介して第１入力端子Ｔｉ１と接続される。更に、出力帰還制御スイッチＳｗ７を介して液晶ディスプレイからの出力信号と接続される。又、演算増幅器Ａ２１の第２出力端子Ｔｏ２は、第１実施形態と同様、出力スイッチＳｗ６を介してデータ線ＤＬに対して接続される。
【００６５】
このように構成されるとき、まず図５に示されるようにスイッチＳｗ１をＨ、スイッチＳｗ２をＬ、スイッチＳｗ３、Ｓｗ４、及び増幅器帰還制御スイッチＳｗ５をオン、出力帰還制御スイッチＳｗ７をオフとする。又、演算増幅器Ａ２１は、第１増幅出力端子Ｔｏ１からのみ増幅信号を出力可能にされており、第２増幅出力端子Ｔｏ２からは増幅信号が出力されない構成であるとする。そして、電圧Ｖ２をデジタルデータＭｄに応じて第１基準電圧Ｖｓｈ、及び第２基準電圧Ｖｓｌの何れかとする。具体的には、デジタルデータＭｄの各ビット値が「１」であれば第１基準電圧Ｖｓｈを、「０」であれば第２基準電圧Ｖｓｌを電圧Ｖ２としてスイッチＳｗ２のＬ端子に入力する。ここで、簡単のために第２基準電圧Ｖｓｌ＝０として、デジタルデータＭｄのビット値をｂとすると、Ｖ２＝ｂ・Ｖｓｈ（ただし、ｂ＝０ｏｒ１）と記載することができる。又、電圧Ｖ１は、上記の第２基準電圧Ｖｓｌと同電圧とする。
【００６６】
本実施形態の本発明変換器３０は、被変換対象たるデジタルデータＭｄの最下位桁ビット（ＬＳＢ：Least Significant Bit）から順次上位ビットに向けてビット毎にデータを入力する構成である。例えば、最下位桁ビット値がｂ０である場合、上述によれば電圧Ｖ２＝ｂ０・Ｖｓｈが入力用キャパシタＣｙの一方の端子に印加される。このとき、当該入力用キャパシタＣｙの他方の端子には演算増幅器Ａ２１のオフセット電圧Ｖｏｓが印加されているため、当該キャパシタＣｙには電荷Ｑｙ＝（Ｖｏｓ−ｂ０・Ｖｓｈ）Ｃｙが充電される。又、保持用キャパシタＣｘには、一方の端子に電圧Ｖｓｌが、他方の端子に電圧Ｖｏｓが印加されているため電荷Ｑｘ＝（Ｖｏｓ−Ｖｓｌ）Ｃｘが充電される。
【００６７】
デジタルデータＭｄの最下位桁ビット値ｂ０に相当する電圧Ｖ２の入力が完了すると、スイッチＳｗ１をＬ、スイッチＳｗ２をＨ、スイッチＳｗ５をオフにする（図６参照）。これにより、保持用キャパシタＣｘと入力用キャパシタＣｙとがスイッチＳｗ１及びＳｗ２を介して、並びにスイッチＳｗ３及びＳｗ４を介して短絡され、夫々に充電されていた電荷が分配される。このとき、スイッチＳｗ１のＬ端子並びにスイッチＳｗ２のＨ端子に接続される接続ノード（図６内の点Ｂ）における電圧をＶｂとすると、キャパシタＣｙには電荷Ｑｙ’＝（Ｖｏｓ−Ｖｂ）Ｃｙ、キャパシタＣｘには電荷Ｑｘ’＝（Ｖｏｓ−Ｖｂ）Ｃｘが夫々充電される。
【００６８】
ここで電荷の保存則より、Ｑｘ＋Ｑｙ＝Ｑｘ’＋Ｑｙ’が成立することより、以下の数４に示される等式が成立する。
【００６９】
【数４】
2008178004.tif 000006
【００７０】
ここで、簡単のため上述と同じように第２基準電圧Ｖｓｌ＝０として、上記数４をＶｂについて解くと、以下の数５を得る。
【００７１】
【数５】
2008178004.tif 000007
【００７２】
ここで、両キャパシタの静電容量を等しい（Ｃｘ＝Ｃｙ）ものとすると、Ｖｂ＝ｂ０・Ｖｓｈ／２が導かれる。即ち、演算増幅器Ａ２１のオフセット電圧Ｖｏｓをキャンセルでき、デジタルデータＭｄのＬＳＢ値ｂ０に基づく電圧値Ｖｂを得ることができる。
【００７３】
次に、スイッチＳｗ１をＬ、スイッチＳｗ２をＬ、スイッチＳｗ３をオフ、スイッチＳｗ５をオンにする（図７参照）。これにより、保持用キャパシタＣｘには電荷Ｑｘ１＝（Ｖｏｓ−ｂ０・Ｖｓｈ／２）Ｃｘが保持される。そして、入力用キャパシタＣｙにはデジタルデータＭｄのＬＳＢから一位上位のビット値ｂ１に応じた電圧Ｖ２＝ｂ１・Ｖｓｈを入力する。これにより、入力用キャパシタＣｙには電荷Ｑｙ１＝（Ｖｏｓ−ｂ１・Ｖｓｈ）Ｃｙが充電される。以下、図６及び図７のようなスイッチング制御を繰り返すと共に、デジタルデータＭｄのビット値に応じた電圧を最上位桁ビット（ＭＳＢ：Most Significant Bit）まで順次入力用キャパシタＣｙに対して印加することにより、図６並びに図７上の点Ｂにおける電圧Ｖｂは、以下の数６のように表される。
【００７４】
【数６】
2008178004.tif 000008
【００７５】
即ち、データの入力が全て完了した時点で、第２増幅出力端子Ｔｏ２から増幅信号を出力可能に設定すると共に、出力スイッチＳｗ６をオンにすることで第２増幅出力端子Ｔｏ２から出力される増幅信号をＶｏｕｔとしてデータ線ＤＬに出力する。このとき、第１増幅出力端子Ｔｏ１からは増幅信号が出力されないように設定する。
【００７６】
このように構成されるとき、第１実施形態と同様、キャパシタに対する電荷充電処理（本実施形態では、ビット毎の値に応じた電圧を印加するデータ入力処理と印加された電圧に基づく電荷をデータ保持用キャパシタに充電させるデータ保持処理の双方に相当する）を実行中は第１増幅出力端子から増幅信号が出力されており、入力用キャパシタＣｙ並びに保持用キャパシタＣｘに対する電荷充電処理を実行中に、出力スイッチＳｗ６の寄生容量Ｃｗ６に対する充電が行われることがないため、入力用キャパシタＣｙ並びに保持用キャパシタＣｘに対する電荷充電に要する時間の短縮化が図られる。更に、本実施形態では、ビット値毎にデータが順次入力されると共に、この入力データに対して逐次変換処理が施される構成であり、全ビット値に対する一括変換を行う第１実施形態の構成と比較してキャパシタの容量を小さくすることができる。このため、出力スイッチＳｗ６の寄生容量に対する電荷充電が行われる構成と比較した場合、第１実施形態と比べて更に大きな時間短縮効果を得ることができる。
【００７７】
尚、変換後の出力電圧ＶｏｕｔをスイッチＳｗ６からデータ線ＤＬに対して出力する際、出力帰還制御スイッチＳｗ７をオンにして液晶モニタからの出力を帰還させる（図８参照）。
【００７８】
又、液晶ディスプレイの容量と比べて変換容量は小さいため、演算増幅器Ａ２１内の第１及び第２出力手段を流れる電流を最適化することにより、ひとつの出力段しか持たない場合に比べて、動作電流を削減することができる。
【００７９】
［本発明変換器の第３実施形態］
本発明変換器の第３実施形態（以下、適宜「本実施形態」と称する）につき、図９及び図１０を参照して説明を行う。尚、第１或いは第２実施形態と同一の構成要素については同一の符号を付し、その説明を簡略化又は省略する。
【００８０】
図９は、本実施形態における本発明変換器の概略構成を示す回路図である。図９に示される本発明変換器４０は、第２実施形態における本発明変換器３０からスイッチＳｗ６を取り除いたものを複数備える構成である（図９では２つの本発明変換器３０を備える構成を示している）。
【００８１】
即ち、本発明変換器４０は、第２実施形態における本発明変換器３０からスイッチＳｗ６を取り除いた構成と同一の構成を示す２つの本発明変換器３０ａ、３０ｂを備えており、双方の演算増幅器Ａ２１ａ及びＡ２１ｂ（上述した演算増幅器Ａ２１に相当）の第２増幅出力端子が互いに共通の出力線ＯＬ１と接続され、出力スイッチＳｗ９を介して増幅信号を出力可能に構成されている。この出力スイッチＳｗ９は、接続先の切換制御が可能な構成であり、以下では適宜「出力先切換制御スイッチＳｗ９」と称する。
【００８２】
上述したように、第２実施形態の本発明変換器３０は、キャパシタに対する電荷充電処理を実行中に演算増幅器Ａ２１の第１増幅出力端子Ｔｏ１から増幅信号を出力させる構成である。そして、被変換対象たるデジタルデータに対する変換処理が完了した後に当該第２増幅出力端子Ｔｏ２からデジタルデータの値に基づく増幅信号を出力させる。そして、増幅信号を出力中には前記変換処理を行わず、又、変換処理を実行中には変換後の増幅信号を外部に対して出力することはない。
【００８３】
本実施形態の本発明変換器４０は、複数の本発明変換器３０ａ及び３０ｂを備えることで、一方が変換処理を実行中に他方に出力処理を実行させるという制御を交互に切り換えて行うことにより連続的にＤ／Ａ変換処理を行う構成である。
【００８４】
例えば、図９における本発明変換器３０ａが奇数列に係るデータ線ＤＬに接続される画素回路に対する電圧制御を行い、本発明変換器３０ｂが偶数列に係るデータ線ＤＬに接続される画素回路に対する電圧制御を行う構成であるとする。図９では、本発明変換器３０ａが出力処理中であり、本発明変換器３０ｂが変換処理中である場合のスイッチ接続状態が示されている。この場合、本発明変換器３０ａは出力先切換制御スイッチＳｗ９を介して奇数列に位置する所定の対象データ線に対して増幅信号を出力し、本発明変換器３０ｂは偶数列に位置する所定の対象データ線に係る電圧制御のためのＤ／Ａ変換処理を実行している。尚、出力先切換制御スイッチＳｗ９は、出力処理中の本発明変換器３０に応じて接続先を奇数列か偶数列の何れかのデータ線に変更する。又、出力帰還制御スイッチＳｗ７も同様に出力処理中の本発明変換器３０に応じて接続先を変更する。
【００８５】
このように構成されるとき、一方の変換器がＤ／Ａ変換処理を実行中に他方の変換器が変換後の増幅信号を出力するため、連続的に効率良くＤ／Ａ変換処理を行うことができる。そして、本発明変換器は、変換処理を実行する際に増幅信号を出力するための第１増幅出力端子と変換後の増幅信号を出力するための第２増幅出力端子とを備え、変換処理中の本発明変換器が備える第２増幅出力端子からは増幅信号が出力されない構成であるため、外部に対して増幅信号を出力するための出力線を両変換器で共通化することが可能となる。即ち、これにより出力先切換制御スイッチＳｗ９を両変換器で共通化することができる。
【００８６】
従来構成のように変換処理時において出力スイッチに対して増幅信号が出力されてしまう構成の場合、変換器毎に出力スイッチを備える必要があるため、連続的に効率良くＤ／Ａ変換処理を行うためには出力スイッチの数を増加させる必要がある。しかしながら、出力スイッチは上述したようにそのサイズが大きいため、出力スイッチの数が増えることは専有面積の増大につながり好ましくない。これに対し、本実施形態の構成によれば、出力スイッチの数を増やすことなく連続的に効率良くＤ／Ａ変換処理を行うことができる。
【００８７】
尚、液晶ディスプレイの駆動制御を行う際には、通常中間電圧から高い電圧と低い電圧とで交互に駆動する必要があるところ、同一列のデータ線に接続される画素回路に対する制御においても２つの本発明変換器３０を用いることが可能である。即ち、上述したデータ線の列の奇偶で駆動用の変換器を分ける場合には、４つの本発明変換器を用いて液晶ディスプレイの制御を行う構成とするものとして良い。
【００８８】
図１０は、本実施形態における別構成例である。図１０に示される本発明変換器４０ａは、図９に示される本発明変換器４０と同様、２つの本発明変換器３０ｃ、３０ｄを備えているが、図９の構成と異なり、各変換器３０ｃ並びに３０ｄに備えられる演算増幅器Ａ２１ｃ並びにＡ２１ｄが夫々複数の第２増幅出力端子Ｔｏ２ａ、Ｔｏ２ｂ（図１０の構成では第２増幅出力端子の数を２つとしている）を夫々備えている。尚、各第２増幅出力端子Ｔｏ２ａ、Ｔｏ２ｂは、図３の構成のように夫々独立して増幅信号の出力制御が可能に構成されている。そして、双方の変換器の第２増幅出力端子Ｔｏ２ａが共有の出力線ＯＬ２と接続されて奇数列に係るデータ線に対して増幅信号を出力可能に構成され、同様に、双方の変換器の第２増幅出力端子Ｔｏ２ｂが共有の出力線ＯＬ３と接続されて偶数列に係るデータ線に対して増幅信号を出力可能に構成されている。又、図１０では、本発明変換器３０ｃが出力処理中であり、本発明変換器３０ｄが変換処理中である場合のスイッチ接続状態が示されている。
【００８９】
図１０の構成の場合、増幅信号を外部に出力するための第２増幅出力端子を２つ備える構成であり、夫々が奇数列或いは偶数列のデータ線に対して接続される構成であるため、出力先の切り換えを行う出力スイッチを備えなくても演算増幅器Ａ２１ｃ並びにＡ２１ｄ内部において出力先の切換制御を行うことができる。従って、出力スイッチを削減することができるため、専有面積の縮小化と効率的なＤ／Ａ変換処理との両立を実現することができる。
【００９０】
尚、上述の構成では、各本発明変換器が２つの第２増幅出力端子を備える構成としたが、第２増幅出力端子の数は２に限定されるものではなく、３以上の第２増幅出力端子を備える構成であっても構わない。
【００９１】
又、本実施形態では、第２実施形態の構成の本発明変換器を複数備える場合について説明を行ったが、上述した第１実施形態の構成の本発明変換器を複数備えて本実施形態と同様の方法により液晶ディスプレイの駆動制御を行う構成とすることも可能である。
【図面の簡単な説明】
【００９２】
【図１】本発明に係るスイッチトキャパシタ型Ｄ／Ａ変換器の第１実施形態の概略構成を示す回路図（リセット処理時）
【図２】本発明に係るスイッチトキャパシタ型Ｄ／Ａ変換器の第１実施形態の概略構成を示す回路図（データ入力処理時）
【図３】本発明に係るスイッチトキャパシタ型Ｄ／Ａ変換器が備える演算増幅器の概略構成を示すブロック図
【図４】第１増幅出力制御手段の概略構成を示す回路図の一例
【図５】本発明に係るスイッチトキャパシタ型Ｄ／Ａ変換器の第２実施形態の概略構成を示す回路図（初期データ入力処理時）
【図６】本発明に係るスイッチトキャパシタ型Ｄ／Ａ変換器の第２実施形態の概略構成を示す回路図（データ保持処理時）
【図７】本発明に係るスイッチトキャパシタ型Ｄ／Ａ変換器の第２実施形態の概略構成を示す回路図（データ入力処理時）
【図８】本発明に係るスイッチトキャパシタ型Ｄ／Ａ変換器の第２実施形態の概略構成を示す回路図（データ出力処理時）
【図９】本発明に係るスイッチトキャパシタ型Ｄ／Ａ変換器の第３実施形態の概略構成を示す回路図
【図１０】本発明に係るスイッチトキャパシタ型Ｄ／Ａ変換器の第３実施形態の概略構成を示す別の回路図
【図１１】アクティブマトリクス方式の液晶表示装置の概略構成を示すブロック図
【図１２】データドライバの概略構成を示すブロック図
【図１３】従来構成のスイッチトキャパシタ型Ｄ／Ａ変換器の概略構成を示す回路図
【図１４】従来構成のスイッチトキャパシタ型Ｄ／Ａ変換器の概略構成を示す回路図（出力スイッチの寄生容量を考慮）
【符号の説明】
【００９３】
１：    液晶表示装置
２：    表示制御手段
３：    データドライバ
３ｕ：    出力端子
４：    ゲートドライバ
５：    液晶ディスプレイ
６：    画素回路
７：    ＴＦＴ
８：    液晶表示素子
９：    基準端子
１０：    充電用キャパシタ
１１：    シフトレジスタ
１２：    データレジスタ
１３：    データラッチ
１４：    レベルシフタ
１５：    Ｄ／Ａ変換器群
１６：    階調電圧発生回路
２０：    本発明に係るスイッチトキャパシタ型Ｄ／Ａ変換器
２２：    第１出力制御手段
２２ａ、２２ｂ：    第１駆動用トランジスタ
２２ｃ：    出力用トランジスタ
２３：    第２出力制御手段
３０、３０ａ、３０ｂ、３０ｃ、３０ｄ：    本発明に係るスイッチトキャパシタ型Ｄ／Ａ変換器
４０、４０ａ：    本発明に係るスイッチトキャパシタ型Ｄ／Ａ変換器
１０１：    従来構成のＤ／Ａ変換器
Ａ２１、Ａ２１ａ、Ａ２１ｂ、Ａ２１ｃ、Ａ２１ｄ：    本発明に係るスイッチトキャパシタ型Ｄ／Ａ変換器が備える演算増幅器
Ａ９１：    従来構成のスイッチトキャパシタ型Ｄ／Ａ変換器が備える演算増幅器
ｂ：    デジタルデータのビット値
Ｃ０、Ｃ１、…、Ｃｎ：    入力用キャパシタ
Ｃａ２：    出力スイッチの寄生容量
Ｃｃ：    出力用キャパシタ
Ｃｕ：    単位容量
Ｃｗ６：    出力スイッチの寄生容量
Ｃｘ：    保持用キャパシタ
Ｃｙ：    入力用キャパシタ
ＤＬ：    データ線
Ｍｄ：    デジタルデータ
Ｍｔ：    デジタルデータの１０進数表記
ＯＬ１〜ＯＬ３：    出力線
Ｓ１〜Ｓｎ：    スイッチ
Ｓａ１、Ｓａ４、Ｓａ５：    スイッチ
Ｓａ２：    出力スイッチ
Ｓａ３：    増幅器帰還制御スイッチ
Ｓｗ１〜Ｓｗ４：    入力スイッチ
Ｓｗ５：    増幅器帰還制御スイッチ
Ｓｗ６：    出力スイッチ
Ｓｗ７：    出力帰還制御スイッチ
Ｓｗ９：    出力先切換制御スイッチ
ＳＬ：    走査線
Ｔｉ１：    第１入力端子
Ｔｉ２：    第２入力端子
Ｔｏ１：    第１増幅出力端子
Ｔｏ２、Ｔｏ２ａ、Ｔｏ２ｂ：    第２増幅出力端子
Ｖ１、Ｖ２：    レベル電圧
Ｖｏ１、Ｖｏ２：    増幅信号
Ｖｏ’：    演算増幅器の出力電圧
Ｖｏｓ：    オフセット電圧
Ｖｏｕｔ：    Ｄ／Ａ変換器の出力電圧
Ｖｓｈ：    第１基準電圧
Ｖｓｌ：    第２基準電圧
【図１】
2008178004.tif 000009
【図２】
2008178004.tif 000010
【図３】
2008178004.tif 000011
【図４】
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【図５】
2008178004.tif 000013
【図６】
2008178004.tif 000014
【図７】
2008178004.tif 000015
【図８】
2008178004.tif 000016
【図９】
2008178004.tif 000017
【図１０】
2008178004.tif 000018
【図１１】
2008178004.tif 000019
【図１２】
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【図１３】
2008178004.tif 000021
【図１４】
2008178004.tif 000022
【手続補正書】
【提出日】平成20年1月18日(2008.1.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項６
【補正方法】変更
【補正の内容】
【請求項６】
前記演算増幅器が、前記増幅信号を個々に独立して出力可能な複数の前記第２増幅出力端子を備えると共に、前記各第２増幅出力端子から出力される前記増幅信号を外部に出力するためのアナログ出力端子を前記第２増幅出力端子毎に備えており、
前記変換処理が完了後、被変換対象に応じて前記第２増幅出力端子を選択し、当該選択された前記第２増幅出力端子から前記デジタルデータに対応する前記増幅信号を出力する構成であることを特徴とする請求項３〜請求項５の何れか１項に記載のスイッチトキャパシタ型Ｄ／Ａ変換器。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項７
【補正方法】変更
【補正の内容】
【請求項７】
請求項３〜請求項５の何れか１項に記載のスイッチトキャパシタ型Ｄ／Ａ変換器をカラム毎又はライン毎に備えると共に、前記スイッチトキャパシタ型Ｄ／Ａ変換器のアナログ出力端子より出力される電気信号の大きさに基づいて対応する画素の制御が行われる液晶ディスプレイの駆動回路であって、
カラム毎或いはライン毎に夫々複数の前記スイッチトキャパシタ型Ｄ／Ａ変換器を備え、
同一のカラム或いはラインに対する駆動制御を行う複数の前記スイッチトキャパシタ型Ｄ／Ａ変換器の内、一のスイッチトキャパシタ型Ｄ／Ａ変換器に対して前記第２増幅出力端子から前記増幅信号を出力させている間に、他のスイッチトキャパシタ型Ｄ／Ａ変換器に対して前記変換処理を実行させる制御を交互に切り換えて行う構成であることを特徴とする液晶ディスプレイの駆動回路。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
又、本発明に係るスイッチトキャパシタ型Ｄ／Ａ変換器は、上記第３〜第５の何れか一の特徴構成に加えて、前記演算増幅器が、前記増幅信号を個々に独立して出力可能な複数の前記第２増幅出力端子を備えると共に、前記各第２増幅出力端子から出力される前記増幅信号を外部に出力するためのアナログ出力端子を前記各第２増幅出力端子毎に備えており、前記変換処理が完了後、被変換対象に応じて一の前記第２増幅出力端子を選択し、当該選択された前記第２増幅出力端子から前記デジタルデータに対応する前記増幅信号を出力する構成であることを第６の特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
又、本発明に係る液晶ディスプレイの駆動回路は、上記第３〜第５の何れか一の特徴構成を備えるスイッチトキャパシタ型Ｄ／Ａ変換器を各カラム毎又は各ライン毎に備えると共に、前記スイッチトキャパシタ型Ｄ／Ａ変換器のアナログ出力端子より出力される電気信号の大きさに基づいて対応する画素の制御が行われる液晶ディスプレイの駆動回路であって、各カラム毎或いは各ライン毎に夫々複数の前記スイッチトキャパシタ型Ｄ／Ａ変換器を備え、同一のカラム或いはラインに対する駆動制御を行う複数の前記スイッチトキャパシタ型Ｄ／Ａ変換器の内、一のスイッチトキャパシタ型Ｄ／Ａ変換器に対して前記第２増幅出力端子から前記増幅信号を出力させている間に、他のスイッチトキャパシタ型Ｄ／Ａ変換器に対して前記変換処理を実行させる制御を交互に切り換えて行う構成であることを第１の特徴とする。