(57)【要約】【課題】アプリケーションに頻繁にアクセスされている際にも、予め設定された一部または全ての領域のデータの保護を行う不揮発性ＲＡＭを提供する。【解決手段】本発明の不揮発性メモリは、ランダムにデータの読み書きを行う不揮発性ＲＡＭであり、イニシャライズ信号が入力されると、遮断制御信号を出力するとともに、メモリのいずれか、あるいは全てをイニシャライズするイニシャライズ手段と、遮断制御信号が入力されると、イニシャライズが行われている期間、外部からのアクセスを遮断するアクセス遮断手段とを有する。【選択図】図１
2008204582.tif 000002
【特許請求の範囲】
【請求項１】
ランダムにデータの読み書きを行う不揮発性ＲＡＭであり、
イニシャライズ信号が入力されると、遮断制御信号を出力するとともに、メモリのいずれか、あるいは全てをイニシャライズするイニシャライズ手段と、
前記遮断制御信号が入力されると、イニシャライズが行われている期間、外部からのアクセスを遮断するアクセス遮断手段と
を有することを特徴とする不揮発性メモリ。
【請求項２】
前記メモリが複数のメモリアレイに分割されており、
前記イニシャライズ手段が、予め設定されたメモリアレイの消去を行う
ことを特徴とする請求項１記載の不揮発性メモリ。
【請求項３】
予め設定された前記メモリアレイに対して書き込みを禁止するプロテクト動作、及びアクセスの有無による読み出し制限を行うプロテクト手段をさらに有することを特徴とする請求項２に記載の不揮発性メモリ。
【請求項４】
前記メモリアレイのイニシャライズの有無を示すレジスタをさらに有し、
前記イニシャライズ手段が前記レジスタを参照して、設定されているメモリアレイをイニシャライズすることを特徴とする請求項２または請求項３に記載の不揮発性メモリ。
【請求項５】
前記レジスタが電源切断された場合にも、データを保持することを特徴とする請求項４に記載の不揮発性メモリ。
【請求項６】
電源が投入されたことを示す電源投入検出回路をさらに有し、
該電源投入回路が電源が投入されたことを検出した場合、前記イニシャライズ信号を出力することを特徴とする請求項１から請求項５のいずれかに記載の不揮発性メモリ。
【請求項７】
入力された外部命令がイニシャライズ命令か否かを検出する外部命令検出手段をさらに有し、
該外部命令検出手段が前記外部命令がイニシャライズ命令であることを検出した場合、前記イニシャライズ信号を出力することを特徴とする請求項１から請求項５のいずれかに記載の不揮発性メモリ。
【請求項８】
前記イニシャライズ手段がイニシャライズにおいて、イニシャライズを行うことが設定されたメモリアレイにおける全てのメモリ素子のデータを１または０のいずれかを書き込むことを特徴とする請求項１から請求項７のいずれかに記載の不揮発性メモリ。
【請求項９】
前記メモリ素子が２端子の抵抗素子を有し、この抵抗素子における抵抗値の変化によりデータを記憶するものであり、
イニシャライズが前記抵抗素子の２端子のそれぞれに予め設定された電圧を印加することにより、１または０を書き込むことにより行うことを特徴とする請求項８記載の不揮発性メモリ。
【請求項１０】
前記請求項７に記載した不揮発性メモリを用いたコンピュータシステムにおいて、該不揮発性メモリの制御を行う不揮発性メモリ制御方法であり、
コンピュータが前記不揮発性メモリに対し、イニシャライズ命令を出力する過程と、
コンピュータが前記イニシャライズが終了したか否かを確認する過程と、
コンピュータが電源を切断する過程と
を有することを特徴とするコンピュータシステム。
【請求項１１】
請求項１から請求項９のいずれかに記載の不揮発性メモリと、
マイクロプロセッサと
を積層して構成したことを特徴とする半導体装置。
【請求項１２】
請求項１から請求項９のいずれかに記載の不揮発性メモリと、マイクロプロセッサとを積層して構成した半導体装置と、
入出力装置と
から構成されるコンピュータシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源を落としてもデータが消えず、ランダムなアクセスが行える不揮発性ＲＡＭに関する。
【背景技術】
【０００２】
周知のように、不揮発性半導体記憶装置としては、ユーザによるオンボード（On-Boad）による書き換えが可能なＲＯＭ（Read Only Memory）であるフラッシュメモリ等の不揮発性メモリがある。
上記フラッシュメモリには、電源を落としてもデータが残るため、その保持データの捏造・漏洩を防ぐために、保持データの書き換えを禁止する手段（以下、プロテクト機能）、および、保持データの読み出しを禁止する手段（以下、セキュリティ機能）を有するものとして、以下に示すような技術が用いられている。
メモリをアクセスして、セキュリティ機能の解除方法が知られた場合にも、保持データが捏造・漏洩されるのを防止する機能が開示されている（例えば、特許文献１参照）。
【０００３】
また、パスワードの検証回数に制限をかけ強制的にデータ消去を行うことでアクセス権限を有しない第３者にデータが漏洩することを防止するメモリカードが開示されている（例えば、特許文献２参照）。
さらに、電源投入直後におけるセキュリティ／プロテクト機能の誤動作によるデータの漏洩・誤書き込みを防止する機能を有する書き換えが可能なＲＯＭの構成が開示されている（例えば、特許文献３参照）。
【０００４】
また、ＩＣカードとして、電源機構の電力が枯渇するとフラッシュメモリなどの書き換え可能なＲＯＭに記録されたデータが消去され、セキュリティの高いデータが永久的にＩＣカード内の不揮発性メモリに残ることがなく、他のユーザにセキュリティの高いデータが悪用されることのない技術が開示されている（例えば、特許文献４参照）。
書き換え可能なＲＯＭの特定領域に対する書込みを許可したり、書換えを禁止する技術が開示されている（例えば、特許文献５参照）。
フラッシュメモリの復旧動作に関して、停電時に誤書込みされた恐れのある領域のみを履歴データをもとに初期化（消去）する技術が開示されている（例えば特許文献６参照）。
【０００５】
上述したように、書き換えが可能なＲＯＭなどのメモリは、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）等の揮発性メモリと異なり、電源を落としてもデータが保持されるため、その保持データを捏造等の不正アクセスからの保護をする機能を有するものがある。
【特許文献１】特開２００１−０１４８７１号公報
【特許文献２】特開２００５−１１１５１号公報
【特許文献３】特開２００４−３８５６９号公報
【特許文献４】特開２００５−２０２７１９号公報
【特許文献５】特開２００４−２８７５４１号公報
【特許文献６】特開２００５−５６１４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した特許文献１から特許文献６に示す技術は、不揮発性メモリ、例えばフラッシュメモリのように、データを書き込む前に必ずデータを消去し、再書き込み可能なＲＯＭに適用して有効な構成となっている。したがって、上記従来の技術は、電源を落とした際に、情報として残しておくべきデータ、例えばプログラムコード等を記憶するデータ記憶用として用いていられる不揮発性メモリに対して有効な技術である。すなわち、上述した不揮発性メモリにおいては、データの書き込み及び消去に対し、読み出しと異なる電圧、及び読み出しに対してデータの書き込み及び消去により時間を必要とするためである。
一方、今後不揮発性を持ち、かつ同一電圧により高速な読み出しと書換えができる、いわゆる不揮発性ＲＡＭを、ワーク領域に使うシステムが出現することが予想される。
【０００７】
このようなシステムにおいては、あるアプリケーションの実行が終了したあと、本来ならば不要になるはずのワーク領域に残されたデータが不正に読み取られることを防止する手段が必要になる。
現在のシステムにおいては、ワーク領域においてＤＲＡＭやＳＲＡＭ等の揮発性ＲＡＭが使われるため、電源を落とせば自動的にデータはなくなり、このようなセキュリティ機能は必要とされていない。
一方、不揮発性ＲＡＭをワークエリアに用いた場合、計算途中のデータや、本来であれば消去されるデータが残っている状態にて、他のアプリケーションに頻繁にアクセスされるため、従来のデータが書き換え可能なＲＯＭとしての不揮発性メモリにおけるセキュリティ処理にては対応できない。
【０００８】
本発明は、このような事情に鑑みてなされたもので、アプリケーションに頻繁にアクセスされている際にも、予め設定された一部または全ての領域のデータの保護を行う不揮発性ＲＡＭ形態の不揮発性メモリを提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の不揮発性メモリは、ランダムにデータの読み書きを行う不揮発性ＲＡＭであり、イニシャライズ信号が入力されると、遮断制御信号を出力するとともに、メモリのいずれか、あるいは全てをイニシャライズするイニシャライズ手段と、前記遮断制御信号が入力されると、イニシャライズが行われている期間、外部からのアクセスを遮断するアクセス遮断手段とを有することを特徴とする。
【００１０】
本発明の不揮発性メモリは、前記メモリ領域が複数のメモリアレイに分割されており、前記イニシャライズ手段が、予め設定されたメモリアレイの消去を行うことを特徴とする。
【００１１】
本発明の不揮発性メモリは、予め設定された前記メモリアレイに対して書き込みを禁止するプロテクト動作、及びアクセスの有無による読み出し制限を行うプロテクト手段をさらに有することを特徴とする。
【００１２】
本発明の不揮発性メモリは、前記メモリアレイのイニシャライズの有無を示すレジスタをさらに有し、前記イニシャライズ手段が前記レジスタを参照して、設定されているメモリアレイをイニシャライズすることを特徴とする。
【００１３】
本発明の不揮発性メモリは、前記レジスタが電源切断された場合にも、データを保持することを特徴とする。
【００１４】
本発明の不揮発性メモリは、電源が投入されたことを示す電源投入検出回路をさらに有し、該電源投入回路が電源が投入されたことを検出した場合、前記イニシャライズ信号を出力することを特徴とする。
【００１５】
本発明の不揮発性メモリは、入力された外部命令がイニシャライズ命令か否かを検出する外部命令検出手段をさらに有し、該外部命令検出手段が前記外部命令がイニシャライズ命令であることを検出した場合、前記イニシャライズ信号を出力することを特徴とする。
【００１６】
本発明の不揮発性メモリは、前記イニシャライズ手段がイニシャライズにおいて、イニシャライズを行うことが設定されたメモリアレイにおける全てのメモリ素子のデータを１または０のいずれかを書き込むことを特徴とする。
【００１７】
本発明の不揮発性メモリは、前記メモリ素子が２端子の抵抗素子を有し、この抵抗素子における抵抗値の変化によりデータを記憶するものであり、イニシャライズが前記抵抗素子の２端子のそれぞれに予め設定された電圧を印加することにより、１または０を書き込むことにより行うことを特徴とする。
【００１８】
本発明の不揮発性メモリ制御方法は、上述した不揮発性メモリを用いたコンピュータシステムにおいて、該不揮発性メモリの制御を行う不揮発性メモリ制御方法であり、コンピュータが前記不揮発性メモリに対し、イニシャライズ命令を出力する過程と、コンピュータが前記イニシャライズが終了したか否かを確認する過程と、コンピュータが電源を切断する過程とを有することを特徴とする。
【００１９】
本発明の半導体装置は、上記記載のいずれかの不揮発性メモリと、マイクロプロセッサとを積層して構成したことを特徴とする。
【００２０】
本発明のコンピュータシステムは、上記いずれかに記載の不揮発性メモリと、マイクロプロセッサとを積層して構成した半導体装置と、入出力装置とから構成されることを特徴とする。
【発明の効果】
【００２１】
以上説明したように、本発明によれば、不揮発性ＲＡＭをコンピュータシステムのワークメモリ（演算処理などにおける中間データを一時的に記憶するワークエリアに用いるメモリ）として用いた場合、データアクセスが頻繁にされている際に、あるアプリケーションが終了すると、他のデータを削除するなどの処理を行い、他のアプリケーションによる中間データの読み込みを防止し、データの漏洩を防止できる効果が得られる。
【００２２】
また、本発明によれば、電源投入時において、外部から制御することなく、予め設定したメモリアレイあるいは全メモリ領域をイニシャライズすることにより、不必要な処理を行うことなく、記憶されているデータの漏洩を防止することができるため、セキュリティを向上させることができる。
また、本発明によれば、電源切断時において、外部から簡単なコマンドを入力することにより、予め設定したメモリアレイあるいは全メモリ領域をイニシャライズすることにより、記憶されているデータの漏洩を防止することができるため、セキュリティを向上させることができる。
【発明を実施するための最良の形態】
【００２３】
＜第１の実施形態＞
以下、本発明の第１の実施形態による不揮発性メモリを図面を参照して説明する。図１はこの第１の実施形態の構成例を示すブロック図である。
この図において、不揮発性メモリ、すなわち不揮発性ＲＡＭ１は、入出力回路２、イニシャライズ機能設定レジスタ３、イニシャライズ領域設定レジスタ４、イニシャライズ制御回路５、電源投入検出回路６、メモリアレイ制御回路７、カラムデコーダ７１〜７４、ロウデコーダ８１〜８４及びメモリ領域Ｓが設けられている。
入出力回路２は、データ信号、コマンド信号及びアドレス信号の入力処理、及びメモリから読み出されたデータの出力処理を行う。
【００２４】
上記メモリ領域Ｓは、複数に分割されており、例えば本実施形態においてはＳ１，Ｓ２，Ｓ３及びＳ４の４つのメモリアレイに分割されている。
イニシャライズ機能設定レジスタ３は、外部からのコマンドにより設定されるレジスタであり、上記メモリ領域Ｓのイニシャライズの実行の有無が設定され、例えば「１」が記憶されている場合（フラグが立っている場合）にイニシャライズを実行し、一方「０」が記憶されている場合（フラグが立っていない場合）にイニシャライズを実行しないことを示している。
【００２５】
イニシャライズ領域設定レジスタ４は、外部からのコマンドにより設定されるレジスタであり、メモリ領域が分割されたメモリセルのいずれか、例えば、本実施形態においては、メモリ領域Ｓが分割されたメモリセルアレイＳ１，Ｓ２，Ｓ３及びＳ４のいずれか、または全てをイニシャライズ対象として設定するレジスタである。ここで、イニシャライズ領域設定レジスタ４は、イニシャライズ対象のメモリセルアレイ各々に対応するレジスタのビットが設けられており、各ビットが「１」または「０」にて設定されることにより、イニシャライズ対象のメモリセルアレイの設定をすることとなっており、ビットに「１」が設定されている場合（フラグが立っている場合）に、このビットに対応するメモリセルアレイがイニシャライズ対象であることを示し、一方、ビットに「０」が設定されている場合（フラグが立っていない場合）に、このビットに対応するメモリセルアレイがイニシャライズ対象でないことを示す。
【００２６】
例えば、イニシャライズ領域設定レジスタ４において、メモリアレイＳ１，Ｓ２及びＳ３に対応するビットに「１」が設定されており、メモリアレイＳ４に対応するビットに「０」が設定されていると、メモリアレイＳ１，Ｓ２及びＳ３を、ランダムアクセスが可能なワークメモリの領域として用い、メモリアレイＳ４をデータを固定するプログラムを格納する領域として用いる設定となる。
一方、イニシャライズ領域設定レジスタ４において、メモリアレイＳ１，Ｓ２，Ｓ３及びＳ４の全てに対応するビットに「１」が設定されていると、メモリアレイＳ１，Ｓ２，Ｓ３及びＳ４の全てをワークメモリの領域として用いる設定となる。
【００２７】
電源投入検出回路６は、不揮発性ＲＡＭ１の図示しない電源端子に、電源が接続された際、電源電圧が入力することにより起動した後、イニシャライズ制御回路５に対して、投入検出信号を出力する。
イニシャライズ制御回路５は、上記投入検出信号が入力されると、上記イニシャライズ機能設定レジスタ３のフラグが立っていることを検出すると、入出力回路２に対して遮断制御信号を出力するとともに、上記イニシャライズ領域設定レジスタ４に設定されているメモリアレイにおける各メモリセルのイニシャライズを行う。また、イニシャライズ制御回路５は、イニシャライズ対象の全てのメモリアレイのイニシャライズが終了すると、上記遮断制御信号の出力を停止する。
【００２８】
ここで、イニシャライズ制御回路５は、イニシャライズ処理において、イニシャライズ対象のメモリアレイの全メモリ素子に対し、「０」または「１」のいずれか、例えば「１」を書き込んで初期設定を行うよう構成されている場合、イニシャライズ対象のメモリアレイの全メモリ素子に対して「１」を書き込む。
また、イニシャライズ制御回路５は、イニシャライズ機能設定レジスタ３のフラグが立っていないことを検出すると、以降のイニシャライズの処理を行わない。
上記入出力回路２は、イニシャライズ制御回路５から遮断制御信号が入力されると、この遮断制御信号が入力されている期間、データ信号、アドレス信号及びコマンド信号などの入力信号が入力されても、不揮発性ＲＡＭ１における他の内部回路に対して出力しない状態（アクセス遮断状態）となる。
【００２９】
メモリアレイ制御回路７は、入力されるコマンドにて設定される読み出しモード等に対応し、入力されるアドレスに対応したメモリアレイ（Ｓ１〜Ｓ４）におけるメモリ素子に対し、データの書き込み及び読み出しの動作を行う。
カラムデコーダ７１〜７４は、それぞれ対応するメモリアレイ内において、メモリアレイ制御回路７から入力されるアドレスの一部（カラムアドレス）に対応するメモリ素子の列を選択する。
ロウデコーダ８１〜８４は、それぞれ対応するメモリアレイ内において、メモリアレイ制御回路７から入力されるアドレスの一部（ロウアドレス）に対応するメモリ素子の行を選択する。上述したメモリ素子の列と行との交差点にあるメモリ素子に対して、データの書き込み及び読み出し処理が行われる。
【００３０】
次に、図２を参照して、第１の実施形態における不揮発性メモリのイニシャライズ処理の動作について説明する。図２は第１の実施形態における不揮発性メモリのイニシャライズ処理の動作例を示すフローチャートである。
ステップＳ０１において、ボード上に搭載した後に、不揮発性ＲＡＭ１を使用する初期設定として、マイクロプロセッサ等が出力するレジスタ設定のコマンドにより、イニシャライズ領域設定レジスタ４に対し、ワークメモリの領域として、すなわちイニシャライズ対象のメモリアレイを設定する。ここで、一例として、マイクロプロセッサは、イニシャライズ領域設定レジスタ４において、メモリアレイＳ１〜Ｓ３各々に対応するビットにフラグを立て、メモリセルアレイＳ４に対応するビットにフラグを立てない設定を行う。
次に、ステップＳ０２において、ステップＳ０１と同様の初期設定として、イニシャライズ機能設定レジスタ３に対して、上記イニシャライズ対象のメモリアレイのイニシャライズの有無を示すフラグ設定を行う。
【００３１】
そして、ステップＳ０３において、上記マイクロプロセッサは、メモリアレイＳ４にアプリケーションを動作するプログラムを書き込み、このプログラムにより、メモリアレイＳ１〜Ｓ３をワークメモリとして用いて、通常のアプリケーション動作を行う。
次に、ステップＳ０４において、ユーザは所定の処理が終了したとして、コンピュータボードの電源を落とす。
そして、ステップＳ０５において、ユーザは他の処理を行うため、コンピュータボードの電源を投入する。
これにより、電源投入検出回路６は、電源が投入されたことを検出し、投入検出信号をイニシャライズ制御回路５に対して出力する。
【００３２】
この結果、ステップＳ０６において、イニシャライズ制御回路５は、投入検出信号が入力されると、イニシャライズ機能設定レジスタ３にフラグが立っているか否かを検出し、フラグが立っていることを検出した場合、入出力回路２に対して遮断制御信号を出力するとともに、イニシャライズ領域設定レジスタ４のビットにフラグが立っているメモリアレイＳ１からＳ３に対するイニシャライズ処理を開始する。
また、入出力回路２は、遮断制御信号が入力されることにより、入力されるデータ信号、アドレス信号及びコマンド信号が入力されても、内部回路に対して出力しない入力遮断状態となる。
そして、イニシャライズ制御回路５は、メモリアレイＳ１からＳ３に対するイニシャライズ処理が終了すると、遮断制御信号の出力を停止する。
これにより、入出力回路２は、遮断制御信号が入力されなくなるため、入力遮断状態から、入力されるデータ信号、アドレス信号及びコマンド信号が入力されると、内部回路に対して出力する入力状態に遷移する。
【００３３】
＜第２の実施形態＞
以下、本発明の第２の実施形態による不揮発性メモリを図面を参照して説明する。図３はこの第２の実施形態の構成例を示すブロック図である。
この図において、不揮発性メモリ、すなわち不揮発性ＲＡＭ１は、入出力回路２、イニシャライズコマンド解釈回路１０、イニシャライズ領域設定レジスタ４、イニシャライズ制御回路５、メモリアレイ制御回路７、カラムデコーダ７１〜７４、ロウデコーダ８１〜８４及びメモリ領域Ｓが設けられている。第１の実施形態と異なる点は、イニシャライズ機能設定レジスタ３及び電源投入検出回路６が無く、イニシャライズコマンド解釈回路１０が新たに設けられている点である。図１の第１の実施形態と同様の構成には同一の符号を付し、この説明を省略する。
【００３４】
第１の実施形態による不揮発性ＲＡＭ１は、予めイニシャライズ機能設定レジスタ３に、電源投入時に行うイニシャライズ処理の有無が書き込まれ、電源投入時に、この有無によりイニシャライズ処理の実行及び非実行が制御されていた。
それに対して、この第２の実施形態による不揮発性ＲＡＭ１は、外部からのイニシャライズを示すコマンドが入力された際に、イニシャライズを行うように構成されている。
以下、本第２の実施形態による不揮発性ＲＡＭ１の構成を、第１の実施形態と異なる点のみを説明する。
【００３５】
イニシャライズコマンド解釈回路１０は、外部から入力されたコマンドが、イニシャライズ処理の実行を指示するイニシャライズコマンドか否かの検出を行う。
すなわち、イニシャライズコマンド解釈回路１０は、入出力回路２を介して外部から入力されるコマンドを読み込み、このコマンドのデータ列が内部に設定されているイニシャライズコマンドのデータ列と一致するか否かを検出し、一致したことを検出した場合、イニシャライズコマンドが入力したと判定し、イニシャライズ制御回路５に対して、イニシャライズ制御信号を出力し、一方、一致しないことを検出した場合、何も出力しない。
【００３６】
イニシャライズ制御回路５は、上記イニシャライズ制御信号が入力されると、入出力回路２に対して遮断制御信号を出力するとともに、上記イニシャライズ領域設定レジスタ４に設定されているメモリアレイにおける各メモリセルのイニシャライズを行う。
また、イニシャライズ制御回路５は、イニシャライズ対象の全てのメモリアレイのイニシャライズが終了すると、上記遮断制御信号の出力を停止する。
【００３７】
次に、図４を参照して、第２の実施形態における不揮発性メモリのイニシャライズ処理の動作について説明する。図４は第２の実施形態における不揮発性メモリのイニシャライズ処理の動作例を示すフローチャートである。
ステップＳ１１は、第１の実施形態の不揮発性ＲＡＭ１の図２のステップＳ１と同様のため、説明を省略する。
次に、ステップＳ１２において、例えば、ユーザがイニシャライズ命令を、図示しない入装置（例えば、キーボードなど）から入力すると、コンピュータボード上のマイクロプロセッサから、不揮発性ＲＡＭ１に対してイニシャライズコマンドが出力される。
これにより、イニシャライズコマンド解釈回路１０は、入出力回路２を介して、コマンドを入力し、このコマンドがイニシャライズコマンドか否かの検出を行う。
【００３８】
そして、ステップＳ１３において、イニシャライズコマンド解釈回路１０は、入力されるコマンドがイニシャライズコマンドであることを検出すると、入出力回路２に対して遮断制御信号を出力するとともに、イニシャライズ領域設定レジスタ４のビットにフラグが立っているメモリアレイＳ１からＳ３に対するイニシャライズ処理を開始する。
また、入出力回路２は、遮断制御信号が入力されることにより、入力されるデータ信号、アドレス信号及びコマンド信号が入力されても、内部回路に対して出力しない入力遮断状態となる。
【００３９】
次に、ステップＳ１４において、イニシャライズ制御回路５は、メモリアレイＳ１からＳ３に対するイニシャライズ処理が終了すると、遮断制御信号の出力を停止する。
これにより、入出力回路２は、遮断制御信号が入力されなくなるため、入力遮断状態から、入力されるデータ信号、アドレス信号及びコマンド信号が入力されると、内部回路に対して出力する入力状態に遷移する。
次に、ステップＳ１５において、ユーザは所定の処理が終了したとして、コンピュータボードの電源を落とす。
そして、ステップＳ１６において、他のユーザが処理を行うため、コンピュータボードの電源を投入するが、このとき、前のユーザが使用したデータがワークメモリの領域には残っておらず、他のユーザに重要な中間データを読み取られることがない。
【００４０】
＜第３の実施形態＞
以下、本発明の第３の実施形態による不揮発性メモリを図面を参照して説明する。図５はこの第３の実施形態の構成例を示すブロック図である。
この図において、不揮発性メモリ、すなわち不揮発性ＲＡＭ１は、入出力回路２、イニシャライズコマンド解釈回路１０、イニシャライズ領域設定レジスタ４、イニシャライズ制御回路５、メモリアレイ制御回路７、書込プロテクト領域設定レジスタ１１、読出制限領域設定レジスタ１２、カラムデコーダ７１〜７４、ロウデコーダ８１〜８４及びメモリ領域Ｓが設けられている。
第２実施形態と異なる点は、書込プロテクト領域設定レジスタ１１及び読出制限領域設定レジスタ１２が新たに設けられている点である。図１の第１の実施形態及び図３の第２の実施形態の不揮発性ＲＡＭ１と同様の構成には同一の符号を付し、この説明を省略する。
【００４１】
書込プロテクト領域設定レジスタ１１は、外部からのコマンドにより設定されるレジスタであり、メモリ領域が分割されたメモリセルのいずれか、例えば、本実施形態においては、メモリ領域Ｓが分割されたメモリセルアレイＳ１，Ｓ２，Ｓ３及びＳ４のいずれか、または全てを、データの書き込みを禁止する書込プロテクト対象として設定するレジスタである。ここで、書込プロテクト領域設定レジスタ１１は、書込プロテクト対象のメモリセルアレイ各々に対応するレジスタのビットが設けられており、各ビットが「１」または「０」にて設定されることにより、書込プロテクト対象のメモリセルアレイを設定することとなっており、ビットに「１」が設定されている場合（フラグが立っている場合）に、このビットに対応するメモリセルアレイが書込プロテクト対象であることを示し、一方、ビットに「０」が設定されている場合（フラグが立っていない場合）に、このビットに対応するメモリセルアレイが書込プロテクト対象でないことを示す。
【００４２】
例えば、書込プロテクト領域設定レジスタ１１において、メモリアレイＳ１，Ｓ２及びＳ３に対応するビットに「０」が設定されており、メモリアレイＳ４に対応するビットに「１」が設定されていると、メモリアレイＳ１，Ｓ２及びＳ３をワークメモリの領域として用い、メモリアレイＳ４をデータを固定するプログラムを格納する領域として用いる設定となる。
一方、書込プロテクト領域設定レジスタ１１において、メモリアレイＳ１，Ｓ２，Ｓ３及びＳ４の全てに対応するビットに「１」が設定されていると、メモリアレイＳ１，Ｓ２，Ｓ３及びＳ４の全てを書き換えられては困る固定データの領域として用いる設定となる。
【００４３】
読出制限領域設定レジスタ１２は、外部からのコマンドにより設定されるレジスタであり、メモリ領域が分割されたメモリセルのいずれか、例えば、本実施形態においては、メモリ領域Ｓが分割されたメモリセルアレイＳ１，Ｓ２，Ｓ３及びＳ４のいずれか、または全てを、データの読み出しに制限を設ける読出制限対象として設定するレジスタである。ここで、読出制限領域設定レジスタ１２は、読出制限対象のメモリセルアレイ各々に対応するレジスタのビットが設けられており、各ビットが「１」または「０」にて設定されることにより、読出制限対象のメモリセルアレイを設定することとなっており、ビットに「１」が設定されている場合（フラグが立っている場合）に、このビットに対応するメモリセルアレイが読出制限対象であることを示し、一方、ビットに「０」が設定されている場合（フラグが立っていない場合）に、このビットに対応するメモリセルアレイが読出制限対象でないことを示す。
【００４４】
例えば、読出制限領域設定レジスタ１２において、メモリアレイＳ１，Ｓ２及びＳ３に対応するビットに「０」が設定されており、メモリアレイＳ４に対応するビットに「１」が設定されていると、メモリアレイＳ１，Ｓ２及びＳ３をワークメモリの領域として用い、メモリアレイＳ４を読み出しを制限したい重要なデータを格納する領域として用いる設定となる。
一方、読出制限領域設定レジスタ１２において、メモリアレイＳ１，Ｓ２，Ｓ３及びＳ４の全てに対応するビットに「１」が設定されていると、メモリアレイＳ１，Ｓ２，Ｓ３及びＳ４の全てを、読み出しを制限したい重要データを記憶する領域として用いる設定となる。
【００４５】
上述した読出制限のメモリアレイのアクセスは、パスワードを含むコマンドを不揮発性ＲＡＭ１に、データの読み出し処理を行う前に与える。
これにより、読出制限制御回路１４は、入力されるコマンドに含まれるパスワードのビット列が、予め内部に設定したパスワードのビット列と一致しないことを検出した場合、一般的に知られている方法（例えば、ロウデコーダ及びカラムデコーダの動作を停止させる等）により、読出制限領域設定レジスタ１２のフラグが立っているビットに対応するメモリアレイからのデータの読出を行わせない制御を行う。
【００４６】
一方、読出制限制御回路１４は、入力されるパスワードと内部に記憶されたパスワードとが同一であることを検出した場合、読出制限領域設定レジスタ１２のフラグが立っているビットに対応するメモリアレイであっても、データの読出を行わる通常の制御を行う。
書込プロテクト制御回路１３は、データの書込処理が行われる際（書込コマンドが検出されると）、書込プロテクト領域設定レジスタ１１のフラグの立っているビットに対応するメモリアレイに対する書込処理を、一般的に知られている方法（例えば、ロウデコーダ及びカラムデコーダの動作を停止させる等）により、メモリ素子に対するデータの書込をプロテクトする。
【００４７】
＜不揮発性ＲＡＭの構成＞
次に、図６及び図７を用いて、上述した各本実施形態におけるメモリ素子、すなわち固体電解質を用いた抵抗変化型メモリ素子の説明を行う。図６は大容量の不揮発性ＲＡＭのメモリアレイの回路を示す概念図である。また、図７は図６における抵抗変化型メモリ素子及びその近傍の断面構造を示す概念図である。ここで用いるメモリ素子は、抵抗変化型メモリ素子であり、電流を流すことにより抵抗値が変化する個体電解質からなる抵抗素子であり、ＭＯＳトランジスタＱＭと組み合わせてメモリ素子として用いる。各本実施形態におけるＭＯＳトランジスタは例えばｎチャネル型である。
各図において、ＲＭは、固体電解質中の金属イオンの酸化還元反応によるフィラメントの形成／消失により抵抗値が変化することを用いた不揮発性メモリセルである。
【００４８】
すなわち、抵抗素子ＲＭは、チタン電極と銅電極との間に固体電解質を挟んだ構造となっており、固体電解質(例えば、硫化銅)中での原子(イオン)移動を利用しており、一方のチタン電極と他方の銅電極との間に、負電圧を印加することにより、個体電解質内にて酸化・還元反応が起こり、電解質中に金属架橋が形成されオン状態（低抵抗の状態）となる。一方、チタン電極と銅電極との間に、正電圧を印加することにより、逆の反応から金属架橋が消滅しオフ状態（高抵抗の状態）となる。
【００４９】
データの書込処理において、「０」データの書込みを、ロウセレクト信号線ＷＬと、カラムセレクト信号線ＹＳとを、それぞれ「Ｈ」レベルにし、ＭＯＳトランジスタＱＭ、ＱＡ（ＱＡ１〜ＱＡｍの対応するいずれか）及びＱＢ（ＱＢ１〜ＱＢｍの対応するいずれか）をオン状態とし、書込対象の特定のメモリ素子を選択する。そして、書き込みに必要な電流値の書込電流を、ライトドライバ側から仮想接地線ＶＳＬへと流し、この書込電流によってＲＭの抵抗値を高くすることにより行う。
一方、データの書込処理において、「１」データの書込みを、電流を上述した「０」の書込の場合と反対方向、すなわち仮想接地線ＶＳＬ側からライトドライバ側へと流し、ＲＭの抵抗値を低下させることにより行う。
【００５０】
また、読み出し処理において、ロウセレクト信号線ＷＬとカラムセレクト信号線ＹＳとの双方を「Ｈ」レベルにし、読み出し対象の特定のメモリ素子を選択し、リードアンプがＩ／Ｏ線を介して仮想接地線ＶＳＬへと流れる検出電流値と、図示しない基準値と比較・増幅することにより、ＲＭの抵抗値が大（基準電流値より検出電流値が小さい）／小（基準電流値より検出電流値が大きい）を判定する。
なお、配線ＶＤＬはビット線ＢＬとソース線ＳＬとのプリチャージ電圧を供給する配線である。この配線ＶＤＬにより、ＭＯＳトランジスタＱＤ１〜ＱＤｍ及びＱＣ１〜ＱＣｍがオン状態（ＰＣが「Ｈ」レベル）において、読み出し前にメモリ素子が接続されているビット線ＢＬ及びソース線ＳＬのＭＯＳトランジスタがオン状態となり、メモリ素子はビットラインＢＬと接地ラインＳＬとが同電位に保持され、プリチャージが行われる。
【００５１】
また、プリチャージの後、ＰＣが「Ｌ」レベルとなり、ＭＯＳトランジスタＱＤ１〜ＱＤｍ及びＱＣ１〜ＱＣｍがオフ状態となり、ビット線ＢＬとソース線ＳＬとが配線ＶＤＬに対してフローティング状態となり、ロウセレクト信号線ＷＬとカラムセレクト信号線ＹＳとにより選択されたメモリ素子と、同一のビット線ＢＬ及びソース線ＳＬに接続されているメモリ素子は、メモリ素子を選択するＭＯＳトランジスタＱＭがオフしているために電流が流れず、読み出されたりデータが書き換えられることは無い。
上記ロウセレクト信号線ＷＬはロウデコーダ８ｎにより、入力されるロウアドレスをデコード処理することにより生成される。また、上記カラムセレクト信号線ＹＳはカラムデコーダ７ｎにより、入力されるカラムアドレスをデコード処理することにより生成される。
このメモリ素子は、数１０nsにてデータの書き換え及び読み出しが可能であり、しかもフラッシュメモリとは異なり、書換え前にデータを消去する必要が無く、また書き込みベリファイも必要無いため、ワークメモリとして用いられるＲＡＭとして使用することが可能である。
【００５２】
図７において、基板１００上に、ソース及びドレインの拡散層を形成し、ゲート電極が形成されＭＯＳトランジスタＱＡ１〜ＱＡｍ、ＱＢ１〜ＱＢｍ、ＱＤ１〜ＱＤｍ、ＱＣ１〜ＱＣｍ及びＱＭが形成され、複数の配線層であるカラムセレクト信号線ＹＳｍ、ビット線ＢＬｍ（配線ＶＤＬ）、ワードセレクト信号ＷＬｎ（配線ＰＣ）各層の配線が、それぞれ絶縁膜を介して形成されている。
抵抗素子ＲＭは、ＭＯＳトランジスタＱＭのドレインに接続されたプラグＰｍと、ビット線ＢＬ（例えば、図３においてはビット線ＢＬｍ）との間に形成されている。
【００５３】
＜不揮発性ＲＡＭのイニシャライズ＞
図６及び図８を用いて、各本実施形態における不揮発性ＲＡＭのイニシャライズ処理について説明する。図８は本発明における各実施形態における不揮発性ＲＡＭのイニシャライズの動作例を示すフローチャートである。
イニシャライズ制御回路５において、イニシャライズの前の段階として、イニシャライズが開始されると、ビット線ＢＬとソース線ＳＬのプリチャージが終了し、共にＶＤＬ電位のままフローティング状態となる（ステップＳ２１）。このとき、ロウセレクト信号線ＷＬとカラムセレクト信号線ＹＳとは、全て「Ｌ」レベルに制御されている。
【００５４】
次に、仮想接地ラインＶＳＬをグラウンド（接地）電位に設定し（ステップＳ２２）、ライトドライバを駆動してＩ／Ｏ線を電源電位に設定する（ステップＳ２３）。
そして、仮想接地ラインＶＳＬとＩ／Ｏ線とが、それぞれ所定の電位（接地電位、電源電位）に到達した後、全てのロウセレクト信号線ＷＬを「Ｈ」レベルにし、選択ＭＯＳトランジスタＱＭをオン状態にする（ステップＳ２４）。
次に、全てのカラムセレクト信号線ＹＳを「Ｈ」レベルにし、ＭＯＳトランジスタＱＡ及びＱＢの全てをオン状態にする（ステップＳ２５）。
【００５５】
上述した状態を一定時間保つことにより、全てのメモリ素子の抵抗ＲＭに「０」のデータを同時に書き込むこととなり、メモリ素子がイニシャライズ（高抵抗化）されることとなる（ステップＳ２６）。このイニシャライズに必要な電流値は、１つのメモリ素子単位にて数〜数１０μＡ程度必要となるため、大きなメモリ領域（メモリ素子数が多いメモリアレイ）のイニシャライズを実行するためには、１Ｋ〜１０Ｋ個単位のメモリ素子数のブロックにメモリアレイを分割して、このブロックをシリーズに、イニシャライズを順番に実行することが適当である。
【００５６】
なお、このメモリ素子は、従来の不揮発性メモリのように、一旦データを消去してデータを書き込む必要が無く、ＤＲＡＭやＳＲＡＭのように、ランダムなアドレスに対してアクセスし、データの読み出し及び書き込みができるランダムアクセスが可能であり、すでに述べたように高速に、データの書き換えが可能であるため、このようにブロック化してシリーズにイニシャライズする方法においても、それにかかる時間は、例えば１Ｇビットの容量としても１秒以下で済み実用に耐えうる。
また、フラッシュメモリのような昇圧電源や、消去ベリファイなどの制御も不要なため、電源を投入したらすぐにイニシャライズを実行することができる。
【００５７】
＜不揮発性ＲＡＭの応用１＞
図９を用いて、本発明による各実施形態における不揮発性ＲＡＭを、携帯型小型電子機器への適用に適した形態に実装した例を説明する。図９は上記不揮発性ＲＡＭを実装したパッケージ形態の断面を示す概念図である。
具体的には、図９（ａ），（ｂ）及び（ｃ）がＳＩＰ（System Ｉn a Package）として、例えば、プロセッサのＬＳＩチップと積層し、一つのパッケージとしている。
【００５８】
図９(a）は不揮発性ＲＡＭと上記ＬＳＩチップとを積層してそれぞれの電極パッドをボンディングワイヤによりパッケージ基板に電気的に接続し、１つのパッケージに封止した構造となっている。また、図９（ｂ）は不揮発性ＲＡＭのチップと、ＬＳＩチップとの相互の電極パッド間をマイクロ半田ボールにて接続して、１つのパッケージに封止した構造となっている。また、図９（ｃ）は不揮発性ＲＭＡチップの複数チップを積層し、各不揮発性ＲＡＭチップ間をＳi（シリコン）貫通電極により接続し、そのＳｉ貫通電極により、ＬＳＩチップの電極に接続し、１つのパッケージに封止した構造となっている。また、図９（ｄ）は、ＰＯＰ（Package On a Package）として、プロセッサを実装したパッケージと、大容量不揮発性ＲＡＭを２枚積層したパッケージとを重ね、１つの電子部品パッケージとした形態としている。
【００５９】
図９（ａ）から図９（ｄ）の形態ように実装することにより、ボードにおける不揮発性ＲＡＭと上記ＬＳＩチップとの実装面積を削減することができ、携帯電話等の携帯型小型電子機器の小型化及び製造コストの削減の実現が可能である。
【００６０】
＜不揮発性ＲＡＭの応用２＞
図１０は、本発明による各実施形態における不揮発性ＲＡＭを実装したシステムの構成例を示す概念図である。
すなわち、外部からのアクセスを遮断し、その間にメモリ領域の予め設定された一部領域（メモリアレイ）のデータをイニシャライズする機能を有するとともに、イニシャライズ対象となっていない上記以外の領域（メモリアレイ）には書込みプロテクト、及び／又は読み出し制限をかけることができる本実施形態による不揮発性ＲＡＭと、メディアプロセッサとを、図９に示す形態にて１パッケージに積層したＳＩＰを、ベースバンドプロセッサに組み合わせて構成された携帯電話システムのブロック図を示す。
【００６１】
不揮発性ＲＡＭと上記ＬＳＩチップとが１パッケージに封止されており、このパッケージとベースバンドプロセッサとのパッケージとにより、ボード上のシステム構成がシンプルになり、システムを形成するボードを縮小することが可能となり、製造コストの低減及びシステムの小型化が実現できる。
さらに、本発明のセキュリティ機能により、不揮発性ＲＡＭが実装された携帯電話等の携帯型小型電子機器を万一紛失した際にもデータの改ざん及び漏洩を防止することできる。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１の実施形態による不揮発性ＲＡＭの構成例を示す概念図である。
【図２】図１の不揮発性ＲＡＭにおけるイニシャライズ処理の動作例を示すフローチャートである。
【図３】本発明の第２の実施形態による不揮発性ＲＡＭの構成例を示す概念図である。
【図４】図３の不揮発性ＲＡＭにおけるイニシャライズ処理の動作例を示すフローチャートである。
【図５】本発明の第３の実施形態による不揮発性ＲＡＭの構成例を示す概念図である。
【図６】本発明の各実施形態における不揮発性ＲＡＭのメモリアレイの回路構成を示す概念図である。
【図７】本発明の各実施形態における不揮発性ＲＡＭのメモリアレイの断面構造を示す概念図である。
【図８】本発明の各実施形態における不揮発性ＲＡＭのイニシャライズ処理の動作例を示すフローチャートである。
【図９】本発明の各実施形態による不揮発性ＲＡＭを携帯型小型電子機器に適用する形態を説明する概念図である。
【図１０】本発明の各実施形態による不揮発性ＲＡＭを携帯電話に用いた場合の概念図である。
【符号の説明】
【００６３】
１…不揮発性ＲＡＭ
２…入出力回路
３…イニシャライズ機能設定レジスタ
４…イニシャライズ領域設定レジスタ
５…イニシャライズ制御回路
６…電源投入検出回路
７…メモリアレイ制御回路
１０…イニシャライズコマンド解釈回路
１１…書込プロテクト領域設定レジスタ
１２…読出制限領域設定レジスタ
１３…書込プロテクト制御回路
１４…読出制限制御回路
７１，７２，７３，７４…カラムデコーダ
８１，８２，８３，８４…ロウデコーダ
１００…基板
Ｓ…メモリ領域
Ｓ１，Ｓ２，Ｓ３，Ｓ４…メモリアレイ
ＱＡ１，ＱＡｍ、ＱＢ１，ＱＢｍ、ＱＣ１，ＱＣｍ，ＱＤ１，ＱＤｍ，ＱＭ…ＭＯＳトランジスタ
【図１】
2008204582.tif 000003
【図２】
2008204582.tif 000004
【図３】
2008204582.tif 000005
【図４】
2008204582.tif 000006
【図５】
2008204582.tif 000007
【図６】
2008204582.tif 000008
【図７】
2008204582.tif 000009
【図８】
2008204582.tif 000010
【図９】
2008204582.tif 000011
【図１０】
2008204582.tif 000012