(57)【要約】【課題】高耐圧半導体装置のターンオフ時の損失を耐圧特性を低下させることなく低減する。【解決手段】ドリフト層（３）表面に形成されるベース層（５）とｎ型バッファ層（２）との間の距離Ｌｓと、このドリフト層（３）に接して形成される半導体基板（１０）の膜厚ｔとの関係を、Ｌｓ≦ｔ≦２・Ｌｓに設定する。【選択図】図２
2008186921.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１の半導体基板、
前記第１の半導体基板の第１の主面上側に形成される第１導電型の第１の半導体領域、
前記第１の半導体基板の第１の主面上側に前記第１の半導体領域と離れて形成される第１導電型の第２の半導体領域、
前記第１の半導体基板の第１の主面側において少なくとも前記第１の半導体領域と前記第２の半導体領域の間の領域に形成される第２導電型の第３の半導体領域、
前記第２の半導体領域の表面に前記第２の半導体領域内に形成される第２導電型の第４の半導体領域、
前記第１の半導体基板に接して前記第１、第２および第３の半導体領域よりも深くかつ前記第２および第３の半導体領域を取り囲むように形成されかつ前記第２の半導体領域の少なくとも一部に接して前記第２の半導体領域を内包するように形成される第２導電型の第５の半導体領域、
前記第１の半導体領域に電気的に接続される第１の電極、
前記第２および第４の半導体領域に電気的に接続される第２の電極、
前記第４の半導体領域と前記第５の半導体領域の間の前記第２の半導体領域上に絶縁膜を介して形成される導電層、および
前記第１の半導体基板に電気的に結合される第４の電極を備え、
前記第３の半導体領域直下の前記第５の半導体領域と前記第１の半導体基板との間の接合界面からの前記第１の半導体基板の第２主面までの距離ｔは、前記第２および第３の半導体領域の間の距離Ｌと、
Ｌ≦ｔ≦２・Ｌ
の関係を満たす、半導体装置。
【請求項２】
前記第１の半導体基板と前記第４の電極との間に形成される前記第１の半導体基板よりも低抵抗の第２の半導体基板をさらに備える、請求項１記載の半導体装置。
【請求項３】
前記第３の半導体領域は前記第１の半導体領域よりも深く前記第１の半導体領域を取り囲むように形成される、請求項１記載の半導体装置。
【請求項４】
前記第５の半導体領域は、前記第１から第３の半導体領域を取り囲むように形成される、請求項１記載の半導体装置。
【請求項５】
前記第５の半導体領域の表面に前記第２および第３の半導体領域の間に前記第２および第３の領域と離れて形成される第１導電型の第６の半導体領域と、
前記第６の半導体領域に電気的に接続される第５の電極とをさらに備える、請求項１記載の半導体装置。
【請求項６】
前記第６の半導体領域に接して前記第２および第３の半導体領域の間に形成される前記第６の半導体領域よりも高抵抗の第７の半導体領域をさらに備える、請求項５記載の半導体装置。
【請求項７】
第１導電型の第１の半導体基板、
前記第１の半導体基板の第１の主面上側に形成される第１導電型の第１の半導体領域、
前記第１の半導体基板の第１の主面上側に前記第１の半導体領域と離れて形成される第１導電型の第２の半導体領域、
前記第１の半導体基板に接して前記第１の半導体領域よりも深くかつ前記第１の半導体領域を取り囲むように形成されかつ前記第２の半導体領域の少なくとも一部に接して前記第２の半導体領域を内包するように形成される第２導電型の第３の半導体領域、
前記第１の半導体領域に電気的に接続される第１の電極、
前記第２の半導体領域に電気的に接続される第２の電極、および
前記第１の半導体基板第２の主面を介して前記第１の半導体基板に電気的に結合される第３の電極を備え、
前記第１の半導体領域直下の前記第３の半導体領域と前記第１の半導体基板との間の接合界面からの前記第１の半導体基板の第２主面までの距離ｔは、前記第１および第２の半導体領域の間の距離Ｌと、
Ｌ≦ｔ≦２・Ｌ
の関係を満たす、半導体装置。
【請求項８】
前記第１の半導体基板と前記第３の電極との間に形成される前記第１の半導体基板よりも低抵抗の第２の半導体基板をさらに備える、請求項７記載の半導体装置。
【請求項９】
前記第３の半導体領域は前記第２の半導体領域よりも深く前記第１の半導体領域を取り囲むように形成される、請求項７記載の半導体装置。
【請求項１０】
前記第２の半導体領域は、平面レイアウトにおいて前記第１の半導体領域を取り囲むように形成される、請求項７記載の半導体装置。
【請求項１１】
前記第３の半導体層において、前記第１および第２の半導体領域の間に前記第２の半導体層に接して配置される第４の半導体領域をさらに備える、請求項７記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、特に、パワーデバイスなどの大電力用途に用いられる高耐圧素子の構造に関する。
【背景技術】
【０００２】
パワーデバイスは、大電力を駆動および制御するために家庭電気製品および車載用途などにおいて広く用いられている。このパワーデバイスには、スイッチング動作を行なう大出力のパワートランジスタがある。このパワートランジスタとしては、パワーＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）、パワーバイポーラトランジスタに加えて、さらに、伝導度変調を利用するＭＯＳＦＥＴであるＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）がある。このＩＧＢＴは、ＭＯＳＦＥＴと同様に、入力インピーダンスが高く、またバイポーラトランジスタと同様にオン抵抗を低くすることができるという特徴を有する。
【０００３】
ＩＧＢＴの素子構造としては、縦型構造と横型構造とがある。縦型構造のＩＧＢＴは、エミッタ電極およびゲート電極とコレクタ電極とが素子の基板領域に関して対向して配置される。横型構造のＩＧＢＴにおいては、エミッタ電極とコレクタ電極とゲート電極とが、素子の同一表面側に配置される。したがって、他のドライブ回路などとの集積化が容易であり、近年、家庭電気製品および車載用途などにおいては、横型構造のＩＧＢＴが広く用いられている。
【０００４】
この横型ＩＧＢＴの構造の例は、特許文献１（特開平４−２１２４６４号公報）、特許文献２（特開平１１−６８１０６号公報）および特許文献３（特開平２−１８５０６７号公報）に示されている。
【０００５】
特許文献１に示される構成においては、ｐ−型基板表面に接してｎ−ドリフト層が形成される。ｎ−ドリフト層はエピタキシャル層である。ｎ−ドリフト層の表面に、ｎ型バッファ層が形成される。ｎ型バッファ層表面にかつバッファ層に取り囲まれるようにｐ＋型コレクタ領域が形成される。また、ｎ−ドリフト層表面には、バッファ層と離れて、ｐ型ベース領域が形成される。ｐ型ベース領域表面にｎ＋型エミッタ領域が形成される。ｐ型ベース領域は、高濃度ｐ＋型埋込層によりｐ−基板に連結される。ｐ＋型埋込層は、ｐ−基板内に延在するようにドリフト層よりも深く形成される。エミッタ電極は、ベース領域およびエミッタ領域を短絡するように設けられる。
【０００６】
この特許文献１に示される横型ＩＧＢＴにおいて、ｐ＋型コレクタ領域、ｎバッファ層、ｎ−ドリフト層、ｐ−型基板、およびｐ＋型埋込層により第１のｐｎｐバイポーラトランジスタが形成される。また、コレクタ領域、ｎ型バッファ層、ｎ−ドリフト層およびｐ型ベース領域により、第２のｐｎｐバイポーラトランジスタが形成される。これらの第１および第２のｐｎｐバイポーラトランジスタが並列に結合される。
【０００７】
特許文献１は、この横型ＩＧＢＴ構造において、スイッチング損失の低減およびラッチアップ現象の抑制を目的として、ｐ−基板裏面に、エミッタ裏側電極を形成する。この裏側エミッタ電極を、エミッタ領域に形成される電極と短絡する。この裏側エミッタ電極の短絡により、縦方向に、コレクタ領域、バッファ領域、ｎ−ドリフト層およびｐ−基板領域によるナローベースバイポーラトランジスタを形成する。このナローベースバイポーラトランジスタの高い電流増幅率を利用して、オン電圧を低くし、またターンオフ時間を短くする。また、裏側エミッタ電極とエミッタ領域の電極との短絡により、第１および第２のバイポーラトランジスタの並列動作を抑制する。これにより、正孔電流を、横方向電流と縦方向電流とに分散させ、エミッタ領域への正孔電流の集中を抑制し、ラッチアップを抑制する事を図る。
【０００８】
特許文献２（特開平１１−６８１０６号公報）に示される横型ＩＧＢＴにおいては、ｐ−基板が、高濃度にドープされたｐ＋拡散層を介して裏面電極に接続される。この特許文献２は、ｐ＋拡散層を介してｐ−型基板を裏面電極に結合することにより、ｐ−型基板を介して流れる電荷キャリアの寿命を長くして、電流負荷能力も高くする事を図る。さらに、この特許文献２は、特許文献１と同様、横方向電流成分を低減して、横方向寄生サイリスタのターンオンを阻止し、ラッチアップ耐性を高くすることを図る。
【０００９】
また、特許文献２は、このｐ−型基板および高濃度ｐ＋拡散層の間のｐ−／ｐ＋接合領域の濃度勾配を小さくし、応じて局所的電界強度を低くする。これにより、正孔による垂直方向電流に起因するアバランシェ現象の発生を阻止することを図る。
【００１０】
この特許文献２は、また、高耐圧を保証するためのＲＥＳＵＲＦ（Ｒｅｄｕｃｅｄ  Ｓｕｒｆａｃｅ  Ｆｉｅｌｄ）構造を開示する。リサーフ領域（ＲＥＳＵＲＦ領域；ドリフト層）を、拡散層で形成する場合、そのドーピング濃度が、ほぼ１Ｅ１２／ｃｍ＾２（＾はべき乗を示す）が望ましいことを示す。この条件下において、アノード端子（コレクタ端子）に正の電圧を印加し、ドリフト層とベース領域との間のｐｎ接合およびドリフト層とｐ−基板の間の接合部を逆方向にバイアスすることにより、空乏層が、ｎ−型ドリフト層全体にわたって広がることを開示する。また、バッファ層の機能について、ｎ−ドリフト層よりもバッファ層の不純物濃度を高くすることにより、空乏層がリサーフ領域（ｎ−ドリフト層）から、アノード領域（コレクタ領域）まで広がり、パンチスルーが発生するのを防止することが可能であることを記載する。
【００１１】
特許文献３（特開平２−１８５０６７号公報）に示されるＩＧＢＴは、ｐ型アノード領域（コレクタ領域）下部のｐ−型基板表面（ドリフト層底部）に絶縁層を設ける。ベース領域下部には、絶縁層は設けられず、ｐ型ベース領域が、ｎ−ドリフト層を介してｐ型基板に結合される。
【００１２】
この特許文献３においては、このアノード領域（コレクタ領域）からターンオン時注入される正孔を、絶縁膜により基板方向への分流を阻止し、ドリフト層を介してベース領域へ伝達させる。これにより、伝導度変調効果を十全に発揮させ、オン抵抗を低減し、オン電圧を低減する。
【００１３】
また、ベース領域下部には、絶縁膜が形成されていないため、このベース領域下部において正孔を基板領域を介して吸収する。これにより、コレクタ領域から伝送された正孔電流が全てベース領域からカソード領域（エミッタ領域）へと流入するのを防止して、ラッチアップが生じるのを防止する。
【００１４】
リサーフ構造による耐圧を改善するために、水平方向電界および垂直方向電界の分布に基づいた、ドリフト層の深さとドリフト層の長さとの関係についての考察が、特許文献４（米国特許第４２９２６４２号）に示されている。
【００１５】
特許文献４においては、低濃度ベース領域下部に、低濃度の導電型の異なるドリフト領域を形成する。低濃度ベース領域および基板領域の外周部に、ベース領域から離れて高濃度の分離領域を設ける。空乏層を、低濃度ベース領域とその外周の高濃度分離領域から下側の低濃度ドリフト領域にまで広がらせて、低濃度ドリフト領域を完全に空乏化する場合、素子の耐圧は、水平方向の低濃度ベース領域および低濃度ドリフト層の間のｐｎ接合により決定されることを示す。特に、特許文献４は、低濃度のベース領域および低濃度ドリフト領域の不純物濃度を低くすることにより、耐圧を高くすることができることを示す。すなわち、特許文献４は、表面の高濃度分離領域と高濃度ベース領域の間の距離を長くし、低濃度ベース領域の膜厚および不純物濃度を小さくするように選択した場合、表面での電界強度よりも、内部でのＰＮ接合における電界強度の最大値が高くなり、絶縁破壊が、この内部の水平方向のＰＮ接合で生じることを示す。特に、この特許文献４においては、低濃度ベース層表面に沿った電界強度を対称的とすることにより、表面での最大電界強度を小さくすることができる事を開示し、また、計算式に従って、前述のリサーフ構造における完全空乏化による高耐圧化のための各領域の不純物濃度を算出している。
【特許文献１】特開平４−２１２４６４号公報
【特許文献２】特開平１１−６８１０６号公報
【特許文献３】特開平２−１８５０６７号公報
【特許文献４】米国特許第４２９２６４２号
【発明の開示】
【発明が解決しようとする課題】
【００１６】
上述のように、横型ＩＧＢＴにおいては、高耐圧を得るために、リサーフ構造が一般に用いられる。リサーフ構造のＩＧＢＴのオフ状態において、コレクタ電極に正のバイアスを印加し、ｎ−型ドリフト層とｐ−型基板の間のＰＮ接合を逆バイアス状態に設定する。この条件下では、ｎ型ドリフト層が全領域にわたって空乏化する。理想的には、前述の特許文献４に示されるように、ｎ型ドリフト層の表面電界が、一定となる。
【００１７】
ｎ−ドリフト層が完全に空乏化されることは、言い換えれば、コレクタ電極直下のｐｎ接合が、アバランシェに至ることなく、ｎ−ドリフト層がすべて空乏化することが前提となっている。また、前述の特許文献４の図１２に示されるように、このｎ−ドリフト層が過剰に空乏化しやすい場合、下側のドリフト層および基板領域の間のｐｎ接合からの空乏層が広がる前に、表面に沿って空乏層が拡がってコレクタ電極に到達するため、このコレクタ電極側の表面電界が上昇し、耐圧低下が生じる。したがって、前述のように、このドリフト層の単位面積当たりの不純物総量には、リサーフ条件と呼ばれる最適値が存在する。このリサーフ条件は、１Ｅ１２／ｃｍ＾２である。
【００１８】
一方、コレクタ電極直下の垂直方向の電界は、ほぼ、一次元段階接合で近似される三角形電界となる。この場合、コレクタ電極下部のｐ＋／ｎ／ｎ−／ｐ−接合の降伏電圧は、前述の特許文献４に示されるように算出することができる。
【００１９】
このｐ−基板層の厚みｔは、従来、４００μｍ程度に設定される。これは、ｐ−基板の４００μｍの厚みは、コレクタ電極直下の空乏層の延び（約１００μｍ）に対して十分長い。これにより、基板裏面に形成される裏側電極（エミッタ電極）に空乏層が到達してパンチスルーが生じる危険性を回避している。また、一般に、半導体装置の機械的強度と通常の集積回路チップの一般的な基板の厚みに従って製造されていたため、このような厚さに設定される。
【００２０】
しかしながら、発明者らの最近の解析により、従来縦方向の空乏層の延び以外については考慮されていなかったｐ−型基板層の膜厚ｔについて、最適な範囲が存在し、その最適範囲から逸脱した場合、電気的特性面で種々の問題が生じることが判明した。
【００２１】
すなわち、横型ＩＧＢＴのオン状態においては、エミッタ−コレクタ間で少数キャリア注入による伝導度変調が生じており、大半の電流はエミッタ電極とコレクタ電極の間を流れる。この場合、一部は、コレクタ領域からドリフト層および基板領域を介して裏面電極に向かって流れる。この縦方向に流れる垂直バイポーラトランジスタ動作成分について、ｐ−型基板の膜厚ｔが厚くなった場合、少数キャリア注入領域が広くなり、伝導度変調が影響する範囲が、ｐ−型基板の厚み方向に広がる。しかしながら、この場合、ｐ−型基板の膜厚ｔの厚みにより、基板領域の抵抗が大きくなり、垂直バイポーラトランジスタ動作成分が低下する。この場合、オン電流は、膜厚ｔが厚くなるにつれて、わずかに減少していく。
【００２２】
一方、ｐ−型基板の膜厚ｔが薄過ぎる場合は、コレクタ電極から裏面電極へ流れる電流成分が大きくなり過ぎる。したがって、コレクタ電極からエミッタ電極への少数キャリアによる伝導度変調が阻害され、オン電流が急激に低下する。
【００２３】
また、横型ＩＧＢＴのターンオフ過程においては、ゲート電極電圧が０Ｖに設定され、このゲート電極下部の絶縁膜を介して形成されるチャネルの電子電流がなくなる（チャネルが形成されなくなる）。この後は、電流成分の大半は、コレクタ領域から注入される正孔電流となる。この状態において、ｐ−型基板の膜厚ｔが厚い場合、正孔電流は、表面に沿ってエミッタ電極へ直接流れる電流成分が支配的となる。この場合、正孔電流の流れる距離が長く、その抵抗値が高くなり、電圧降下によりコレクタ電圧が上昇し、ターンオフ時間が長くなり、ターンオフ損失が大きくなる。
【００２４】
さらに、またエミッタ電極へ流入する電流が支配的となるため、ベース領域における電圧降下により、ベース−エミッタ間が順方向にバイアスされ、寄生バイポーラトランジスタ動作からサイリスタ動作に至りラッチアップ現象が生じやすくなる。応じて、最大可制御電流が低下するという問題が発生する。
【００２５】
耐圧特性と基板の膜厚の関係は、また横型ダイオードにおいても同様の問題が生じる。カソード領域直下において拡がる空乏層の深さと基板膜圧との関係に応じて、基板が厚い場合、ターンオフ損失の増大およびオン電流の低下の問題が生じる。
【００２６】
特許文献１においては、基板裏面に形成される電極を、エミッタ電極と短絡することにより、エミッタ電極への電流集中を回避して、ラッチアップが発生するのを抑制することを図る。しかしながら、この特許文献１は、リサーフ構造を有するＩＧＢＴは開示するものの、この基板領域の膜厚とターンオフ損失および耐圧との関係については何ら考慮していない。
【００２７】
特許文献２は、低濃度ｐ型エピタキシャル層に対し、不純物拡散により高濃度拡散領域を形成し、基板領域に不純物濃度勾配を設ける。この構成により、アバランシェ降伏を抑制するとともに、キャリア寿命を長くして、電流負荷能力を高くすることを図る。しかしながら、特許文献２においては、リサーフ条件については開示しているものの、基板領域の膜厚と耐圧との関係およびターンオフ損失との関係については何ら考察していない。
【００２８】
特許文献３においては、ラッチアップを抑制するために、コレクタ領域下部に絶縁層を設け、コレクタ領域近傍において縦方向正孔電流が流れるのを抑制し、少数キャリア注入効率を改善させて伝導度変調効果を改善することを図る。しかしながら、この特許文献３においても、ｐ型アノード領域（コレクタ領域）とｐ型ベース領域との間の水平距離および下層に形成される埋込絶縁膜の長さについては開示しているものの、下部の基板の膜厚と耐圧またはターンオフ損失との関係については何ら考察していない。
【００２９】
特許文献４に示される構成においては、横方向の高濃度領域（分離領域）とベース領域の間の距離を、分離領域界面のｐｎ接合から広がる空乏層の長さよりも長くすることが開示されており、また、ドリフト層の膜厚についてもその不純物濃度とともに考察されている。しかしながら、この特許文献４も、下部のｐ−型基板領域の膜厚とターンオフ損失および耐圧との関係については何ら考察していない。単に、垂直方向の電界強度の最大値を、水平方向の表面電界の最大値よりも高くすることが記載されているだけである。
【００３０】
それゆえ、この発明の目的は、製造工程を増加させることなく耐圧特性を維持しつつターンオフ損失を低減しかつラッチアップを抑制することのできる半導体装置を提供することである。
【課題を解決するための手段】
【００３１】
この発明に係る半導体装置は、要約すれば、低濃度ドリフト層表面に互いに離れて配置される不純物領域間の低濃度ドリフト層の表面に沿った長さＬとドリフト層下部の基板領域の膜厚ｔの関係を、Ｌ≦ｔ≦２・Ｌに設定するものである。
【００３２】
すなわち、この発明の第１の観点に係る半導体装置は、第１導電型の第１の半導体基板と、第１の半導体基板の第１の主面上側に形成される第１導電型の第１の半導体領域と、第１の半導体基板の第１の主面上側に第１の半導体領域と離れて形成される第１導電型の第２の半導体領域と、第１の半導体基板の第１の主面側において少なくとも第１の半導体領域と第２の半導体領域の間の領域に形成される第２導電型の第３の半導体領域と、第２の半導体領域の表面に第２の半導体領域内に形成される第２導電型の第４の半導体領域と、第１の半導体基板に接して第１、第２および第３の半導体領域よりも深くかつ第２および第３の半導体領域を取り囲むように形成されかつ第２の半導体領域の少なくとも一部に接して第２の半導体領域を内包するように形成される第２導電型の第５の半導体領域と、第１の半導体領域に電気的に接続される第１の電極と、第２および第４の半導体領域に電気的に接続される第２の電極と、第４の半導体領域と第５の半導体領域の間の第２の半導体領域上に絶縁膜を介して形成される導電層と、第１の半導体基板に電気的に結合される第４の電極とを備える。第３の半導体領域直下の第５の半導体領域と第１の半導体基板との間の接合界面からの第１の半導体基板の第２主面までの距離ｔは、第２および第３の半導体領域の間の距離Ｌと、Ｌ≦ｔ≦２・Ｌの関係を満たす。
【００３３】
この発明の第２の観点に係る半導体装置は、第１導電型の第１の半導体基板と、第１の半導体基板の第１の主面上側に形成される第１導電型の第１の半導体領域と、第１の半導体基板の第１の主面上側に第１の半導体領域と離れて形成される第１導電型の第２の半導体領域と、第１の半導体基板に接して第１の半導体領域よりも深くかつ第１の半導体領域を取り囲むように形成されかつ第２の半導体領域の少なくとも一部に接して第２の半導体領域を内包するように形成される第２導電型の第３の半導体領域と、第１の半導体領域に電気的に接続される第１の電極と、第２の半導体領域に電気的に接続される第２の電極と、第１の半導体基板第２の主面を介して第１の半導体基板に電気的に結合される第３の電極とを備える。第１の半導体領域直下の第３の半導体領域と第１の半導体基板との間の接合界面からの第１の半導体基板の第２主面までの距離ｔは、第１および第２の半導体領域の間の距離Ｌと、Ｌ≦ｔ≦２・Ｌの関係を満たす。
【発明の効果】
【００３４】
リサーフ条件が満たされている場合、ドリフト層の厚みが１／２倍となると、その不純物濃度は２倍となることが必要とされる。空乏層が垂直方向に最も長くなる条件については、第１の半導体基板内に突入する空乏層の長さ（深さ）を考慮することが要求される。第１の半導体基板の不純物濃度を低下させた場合、第１の半導体領域からの空乏層の延びを抑制することができる。しかしながら、半導体基板の不純物濃度を低下させた場合、不純物濃度の調整のための余分の製造プロセスが必要となり、基板コストが上昇する。したがって、半導体基板の不純物濃度をできるだけ高くし、半導体基板の膜厚を低減する事により、素子特性を改善することを図る。
【００３５】
上述の空乏層が水平方向に拡がる半導体領域の間の第５の半導体領域の表面方向に沿った長さＬを、半導体基板の膜厚ｔとの関係を１倍以上２倍以下に設定した場合、半導体基板の膜厚を薄くすることによりターンオフ時の正孔電流を裏面電極により放出でき、ターンオフ損失を低減できる。加えて、ターンオフ時、表面方向に沿って流れる正孔電流を低減でき、ラッチアップを低減することができる。また、リサーフ構造により、絶縁破壊電圧を、垂直方向電界強度により設定することができ、耐圧低下を抑制することができる。
【発明を実施するための最良の形態】
【００３６】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体装置の平面レイアウトを概略的に示す図である。図１においては、不純物領域の配置を示し、電極は、図面を簡略化するために示していない。
【００３７】
図１において、中央部に形成されるｐ型（第１導電型）コレクタ層（第１の半導体領域）１と、このコレクタ層１を内包するように形成されるｎ型（第２導電型）バッファ層（第３の半導体領域）２を含む。図１においては、このｎ型バッファ層２は、平面レイアウトにおいてｐ型コレクタ層１を取囲むようにリング状に形成される。
【００３８】
このｎ型バッファ層２の外部に、ｎ型バッファ層２に接して低濃度ｎ型ドリフト層（第５の半導体領域）３が形成される。この平面レイアウトにおいては、ｎ型ドリフト層３は、リング状に形成されるように示されるが、この半導体装置内において、全体にわたって形成される。
【００３９】
このｎ型ドリフト層３の外部に、ｐ型コレクタ層１およびｎ型バッファ層２を囲むように、ｐ型ベース層（第２の半導体領域）５が形成される。このｐ型ベース層５内に、ｎ型エミッタ層（第４の半導体領域）４が形成される。ｎ型エミッタ層５とｎ型ドリフト層３の間には、図示しないゲート電極（導電層）により反転層が形成されるチャネル形成領域８が配置される。これらのｎ型エミッタ層４およびｐ型ベース層５両者に接するように、エミッタ電極（第２電極）を配置するコンタクト領域６が設けられる。これらのベース層およびエミッタ層両者を、コンタクト領域６に設けられる電極により短絡することにより、サイリスタ動作を防止する。ｐ型コレクタ層１の外周に形成されるｎ型バッファ層２は、ｐ型コレクタ層１から放出される少数キャリアを吸収するとともに、空乏層がコレクタ層１に到達してパンチスルーが生じるのを防止する。
【００４０】
チャネル形成領域８がコレクタ層１から離れてかつ取り囲むように形成され、充分な大きさのチャネル幅を確保して、大電流を駆動する。
【００４１】
この図１に示す半導体装置は、横型ＩＧＢＴである。図１に示す半導体装置が１つのセルとして、複数個設けられ、これらのセルを並列に動作させる事により大電力を制御する高耐圧パワーデバイスが実現される。
【００４２】
図１においては、半導体装置は、円形状に形成される。しかしながら、この半導体装置は、競技場のトラックのように直線部と円弧部分とを有するトラック形状に形成されてもよい。
【００４３】
図２は、図１に示す線Ｆ２−Ｆ２に沿った断面構造を概略的に示す図である。図２において、ｐ型半導体基板（第１半導体基板）１０の第１の主面上に、ｎ型ドリフト層３が形成される。このｎ型ドリフト層３の表面に、ｎ型バッファ層２が形成される。このｎ型バッファ層２はウェル構造を有し、その深さは、ｎ型ドリフト層３よりも浅い。このｎ型バッファ層２表面に、ｎ型バッファ層２に取り囲まれるように高濃度ｐ型コレクタ層１が形成される。ｐ＋型コレクタ層１の表面に接して、コレクタ電極（第１電極）１１が形成される（電気的に接続される）。
【００４４】
ｎ型ドリフト層３表面には、また、ｐ型ベース層５がｐ型ウェルにより形成される。このｐ型ベース層５表面に、ｎ型エミッタ層４がベース層５に取り囲まれるように形成される。ｐ型ベース層５およびｎ型エミッタ層４両者に接して、エミッタ電極（第２電極）１２が形成される（電気的に接続される）。このエミッタ電極１２は、図１に示すコンタクト領域６内に、形成され、エミッタ層４およびｐ型ベース層５を電気的に短絡する。
【００４５】
このｎ型エミッタ層４とｎ型ドリフト層３の間のｐ型ベース層５表面上に、図示しないゲート絶縁膜を介してゲート電極（導電層）１３が形成される。このゲート電極１３直下のｐ型ベース層５表面に、チャネル形成領域８が配置される。
【００４６】
ｐ型半導体基板１０の裏面（第２の主表面）に接して裏側電極１４が設けられる（電気的に接続される）。この裏側電極１４は、通常、エミッタ電極１２と電気的に短絡される。
【００４７】
この図２に示す半導体装置においては、ターンオン動作時、ゲート電極１３に、エミッタ電極１２の電圧を基準電圧として、正の電圧を印加する。ゲート電極１３に対する正のバイアス電圧印加により、チャネル形成領域８において反転層が形成され、ｎ型エミッタ層４とｎ型ドリフト層３とが電気的に接続される。応じて、ｎ型エミッタ層４から電子電流が、ｎ型ドリフト層３に流れる。この電子電流が、ｎ型バッファ層２に到達して蓄積されると、ｎ型コレクタ層１およびｎ型バッファ層２の間のｐｎ接合が導通し、ｐ型コレクタ層１から正孔電流がｎ型ドリフト層３へ流入する。この正孔電流により、ｎ型ドリフト層３において伝導度変調が生じ、チャネル抵抗が低下し、より多くの電子電流が流れる。
【００４８】
このターンオン時において、ｐ型コレクタ層１、ｎ型バッファ層２およびｎ型ドリフト層３およびｐ型基板１０により縦型ｐｎｐバイポーラトランジスタが形成され、コレクタ層１から注入された正孔は、一部が、ｐ型半導体基板１０および裏側電極１４を介して放出される。これにより、ベース層５へ注入される正孔電流量を低減し、ｐ型ベース層５およびｎ型エミッタ層４におけるｐｎ接合が導通するのを防止し、応じて、ｎ型エミッタ層４からｐ型ベース層５へ大量の電子電流が流れてラッチアップが生じるのを防止する。
【００４９】
ターンオフ動作時においては、ゲート電極１３に０Ｖを印加し、チャネル形成領域８における反転層を消滅させて、電子電流の経路を遮断する。このターンオフ時において、ｎ型ドリフト層３およびｐがタ半導体基板１０に蓄積される正孔電流が放出され、その後、この半導体装置はオフ状態となる。
【００５０】
この半導体装置、すなわち横型ＩＧＢＴにおいては、高耐圧を得るため、リサーフ構造（ＲＥＳＵＲＦ構造）が適用される。このリサーフ構造の場合、オフ状態において、ｎ型ドリフト層３は、完全に空乏化される。オフ状態時においては、コレクタ電極１１に対し、正のバイアス電圧が印加される。理想状態においては、ｎ型ドリフト層３が完全空乏化した場合、このｎ型ドリフト層３の表面電界は、一定の電界Ｅｃｒｓとなる。
【００５１】
空乏層は、ｐ型ベース層５においては空乏層端ＤＬａ、ｎ型バッファ層２における空乏層端ＤＢｂおよびｐ型基板１０における空乏層端ＤＬｃで示すように、ｐ型半導体基板１０に内においても延在する。このｐ型半導体基板１０においては、空乏層端ＤＬｃは、コレクタ層１下部において深くなり、ｐ型ベース層５下部に向かって浅くなる。一般に、ｐ型半導体基板１０の膜厚ｔは、パンチスルーが生じるのを防止するために、このｐ型半導体基板１０における空乏層ＤＬｃの深さＬｖよりも厚くされる。
ｎ型ドリフト層３とｐ型半導体基板１０とは逆バイアス状態にあり、ｎ型ドリフト層３とｐ型半導体基板１０の間のｐｎ接合界面において、垂直方向の電界が最も高くなる（図２において電界Ｅｃｒｖで示す）。図２においては、ｐ型ドリフト層３とｐ型半導体基板１０の間のｐｎ接合が、一次元段階接合であると仮定しており、この場合、垂直方向の電界は、三角形電界となる。
【００５２】
図３は、ｐ型半導体基板１０の膜厚ｔと導通時に流れるオン電流の関係を示す図である。図３において、横軸に基板膜厚ｔを示し、縦軸にオン電流を示す。Ｌｓは、ｐ型ベース層５とｎ型バッファ層２の間のドリフト層表面に沿った距離を示す。ここで、膜厚ｔは、ｐ型半導体基板のバッファ層直下のドリフト層３と基板１０の間の接合界面（第１の主面）から基板の第２の主面（裏側電極）までの距離を示す。以下の説明においても同様である。
【００５３】
前述のように、ｐ型半導体基板１０の膜厚ｔを厚くした場合、ｐ型コレクタ層１からの正孔電流が流れる領域が広くなり、伝導度変調が生じる領域が厚み方向に広がリ、電子電流が流れる領域が広くなる。一方、この場合、ｐ型半導体基板１０の抵抗値が高くなり、ｐ型コレクタ層１、ｎ型バッファ層２およびｎ型ドリフト層３およびｐ型半導体基板１０により形成される垂直方向ｐｎｐバイポーラトランジスタの動作成分が低下する。したがって、図３に示すように、このｐ型半導体基板１０の膜厚ｔを厚くすると、徐々に、オン電流が低下する。
【００５４】
一方、この膜厚ｔが薄過ぎる場合は、裏側電極１４へ流れる電流成分が大きくなり過ぎ、伝導度変調が阻害され、オン電流が急激に低下する。ｐ型半導体基板１０の膜厚ｔについては、空乏層端ＤＬｃが、裏側電極１４に到達しない条件を満たすことが要求される。以下、このｐ型ベース層５とｎ型バッファ層２の間の距離Ｌｓとｐ型半導体基板１０における空乏層の深さＬｖ、すなわちｎ型ドリフト層３とｐ型半導体基板１０の間のｐｎ接合界面から空乏層端ＤＬｃまでの距離との関係について考察する。
【００５５】
ある耐圧要求に対し、リサーフ条件が満たされているとする。この場合、ｎ型ドリフト層３の膜厚が半分に低下すると、その不純物濃度は、２倍となる関係となる（リサーフ条件ではドリフト層の膜厚方向の不純物総量が一定）。したがって、空乏層深さが大きくなる条件としては、ｐ型半導体基板１０側に延びる空乏層の長さＬｖのみを考察すればよい。ｐ型半導体基板１０の不純物濃度を低下させた場合、ｐ型ベース層（拡散領域）５からのｎ−ドリフト層３に対する空乏層の延びを促進する効果が低下する。しかしながら、縦方向の耐圧については、横型ＩＧＢＴにおいては、特に問題は生じないため、ある意味、長さＬｖは、長さＬｓに関係なく長くすることが可能である。しかしながら、このｐ型半導体基板１０の不純物濃度を低下させた場合、基板コストが上昇する。また、後述のように、膜厚ｔを厚くした場合、素子動作上種々の問題が生じるため、このｐ型半導体基板１０の不純物濃度を高くし、また空乏層の侵入深さＬｖを抑制することにより、侵入深さＬｖを低減させるようにしたと仮定する。
【００５６】
図２に示すように、任意の電圧で、表面側の最大電界Ｅｃｒｓが一定であり、垂直方向の最大電界Ｅｃｒｖが、表面側の最大電荷Ｅｃｒｓと同じ値で、かつその電界形状が、直角三角形になっているとする。この場合、印加電圧は、電界Ｅと長さＬの積で与えられるため、次式が成立する：
Ｅｃｒｓ・Ｌｓ＝Ｅｃｒｖ・Ｌｖ／２、
∴  Ｌｖ＝２・Ｌｓ  ・・・（１）
上式（１）から、ｐ型半導体基板１０の膜厚ｔは、２・Ｌｓ以上にする必要がないことがわかる。
【００５７】
次に、表面側接合界面と垂直方向の接合界面において同時にアバランシェ条件に到達した場合を考える。
【００５８】
アバランシェ条件は、次式（２）に示すように、電界Ｅの７乗の積分で、良好に近似されることが知られている：
∫Ａ・Ｅ（ｘ）＾７ｄｘ＝１…（２）、
Ａ＝１．８Ｅ−３５
上式（２）において、表面側においては、電界Ｅ（ｘ）を、一定値Ｅｃｒｓとし、積分範囲を０からＬｓとする。垂直方向電界については、勾配（Ｅｃｒｖ／Ｌｖ）の直角三角形で示される電界について、ｘの範囲として０からＬｖの範囲について積分を行なう。
【００５９】
この結果、電界Ｅｃｒｓ、Ｅｃｒｖおよび長さＬｖ、Ｌｓそれぞれについて、以下の関係式が求められる：
Ｅｃｒｓ＜Ｅｃｒｖ、
Ｌｖ／Ｌｓ＝２＾（２／３）≒１．６
実際には、表面側電界Ｅｓは、表面側の拡散その他の影響により、一定の値Ｅｃｒｓとはならない。したがって、実デバイスにおける表面側電界Ｅｓへ式（２）を適用する場合においても、その電界Ｅ（ｘ）の形状も三角形電界の関係に近くなる。この場合、長さＬｓは、理論的な長さよりもより長くなり、最悪ケースでは、Ｌｖ／Ｌｓ＝１となる。
【００６０】
したがって、実際のデバイスにおいては、個々の素子の空乏層の延びに応じて、Ｌｓ≦ｔ≦２・Ｌｓの範囲で、ｐ型半導体基板１０の膜厚ｔを設定することが可能である。次に、ｐ型半導体基板の膜厚ｔを、上述の範囲で制御することにより、横型ＩＧＢＴの種々の電気的特性が改善されることについて説明する。
【００６１】
図３を参照して前述したように、横型ＩＧＢＴは、ｐ型半導体基板１０の膜厚ｔが厚くなった場合、水平方向電流の増大および垂直方向電流の現象により、トータルとしてオン電流がわずかに減少する。膜厚ｔが薄くなると、垂直バイポーラトランジスタによる電流成分が大きくなり、伝導度変調が阻害され、オン電流が急激に低下する。図３に示すように、ｐ型半導体基板１０の膜厚ｔを、Ｌｓ以上かつ２・Ｌｓ以下の範囲に設定した場合、最もオン電流が大きくなる領域を含むことができ、大きなオン電流を流すことができる。
【００６２】
図４は、横型ＩＧＢＴのターンオフ時のコレクタ電流およびコレクタ電圧の半導体基板１０の膜厚ｔへの依存性を示す図である。横軸に時間を示し、縦軸に電流値／電圧値を示す。破線波形は、膜厚ｔが２・Ｌｓの場合の動作波形を示し、実線が膜厚ｔが４・Ｌｓの場合の動作波形を示す。負荷は、誘導性負荷（Ｌ負荷）である。以下、図４を参照してターンオフ時の素子特性と膜厚との関係について説明する。
【００６３】
横型ＩＧＢＴのターンオフ過程においては、ゲート電極１３の電圧が０Ｖとなり（ゲートターンオフ）、チャネル形成領域８におけるチャネルからの電子電流が遮断された後は、電流成分の大半は、コレクタ層１から流入する正孔電流となる。膜厚ｔが厚くなった場合、この正孔電流は、エミッタ電極１２へ流れる成分が支配的となり、垂直方向に裏側電極１４へ向かって流れる正孔電流は低減される。この状態においては、ｎ型ドリフト層３の長さが、コレクタ層１直下のｎ型ドリフト層３の長さ（深さ）よりも長いため、抵抗値が大きくなり、その電圧降下により、図４において実線で示すように、コレクタ層１の電圧が上昇し、コレクタ電流が長く流れ、ターンオフ損失が大きくなる。
【００６４】
すなわち、図４に示すように、ゲート電極１３への電圧供給を遮断するゲートターンオフ時から、コレクタ電圧が上昇する。膜厚ｔが４・Ｌｓの方が、膜厚ｔが２・Ｌｓに比べて電圧が上昇し、正孔電流の放出が遅くなる。したがって、膜厚ｔが厚い場合（＝４・Ｌｓの場合）、コレクタ電圧が緩やかに上昇していき、最終的に、ターンオフ時のバイアス電圧に到達し、コレクタ電流が遮断される。
【００６５】
一方、膜厚ｔが２・Ｌｓと薄い場合、コレクタ層から裏側電極１４へ放出される正孔電流が増大し、コレクタ電圧の上昇は抑制される。応じて、急峻に、コレクタ電圧が所定のバイアス電圧にまで立上がり、コレクタ電流が早いタイミングで遮断される。具体的に、膜厚ｔが２・Ｌｓと薄い場合、ターンオフ損失が、６０％から７０％程度にまで低下する。ここで、膜厚ｔが４・Ｌｓは、ほぼ従来の半導体装置（膜厚４００μｍ）の場合に相当する。膜厚ｔを薄くすることにより、ターンオフ損失を低下させることができる。また、このターンオフ損失の低減は、実測でも確認されている。
【００６６】
また、基板膜厚ｔが小さい場合、エミッタ電極１２に対してベース層を介して流入する正孔電流が低減されるため（垂直方向電流成分が存在するため）、寄生ｎｐｎトランジスタ動作からサイリスタ動作の限界が上昇しを大きくすることができる。このサイリスタ動作への以降の限界、すなわちラッチアップが発生する臨界は、ｐ型ベース層５における電圧降下により、ｎ型エミッタ層４とｐ型ベース層５の間の電子障壁がなくなり電子電流がエミッタ層を介してエミッタ電極に流れる限界を示す。このサイリスタ動作が行われると、ゲート電極の電圧を０Ｖとしても電流を制限することができず、大きな電流がエミッタ電極に流れ続ける。これにより、最大化制御電流を増加させることができ、また、この効果も、同様、実測により確認されている。
【００６７】
［変更例１］
図５は、この発明の実施の形態１の変更例１に従う半導体装置の断面構造を概略的に示す図である。この図５に示す半導体装置は、以下の点で、図２に示す半導体装置とその構造が異なる。すなわち、図２に示すｎ型バッファ層２に代えて、ｐ型コレクタ層７とｐ型ベース層５の間に、ｐ型コレクタ層１に近接して、ｎ型バッファ層（第３の半導体領域）２０が設けられる。この図５に示す半導体装置の他の構成は、図２に示す半導体装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００６８】
図５に示す半導体装置においても、ｐ型半導体基板１０のｐ型コレクタ層１直下部の膜厚ｔは、ｐ型ベース層５とｎ型バッファ層２０の間の距離Ｌｓと、Ｌｓ≦ｔ≦２・Ｌｓの関係を満たす。
【００６９】
前述の図２に示すｎ型バッファ層２は、空乏層がｐ型コレクタ層１に到達し、ｎ型ドリフト層３とｐ型コレクタ層との間にパンチスルーが生じるのを回避するためおよびターンオフ時の正孔（少数キャリア）を吸収するために設けられる。ｐ型コレクタ層１にｐ型半導体基板１０からの空乏層が到達せず、その空乏領域の端部ＤＬｂが、ｐ型コレクタ層１下部に存在する場合、ｎ型不純物領域（拡散領域）２０をバッファ層として利用することができる。すなわち、ｎ型不純物領域（拡散領域）２０により、ｐ型ベース層５からの空乏層がｐ型コレクタ層１に到達するのを回避することができる。また、ターンオフ時においては、この不純物領域２０によりコレクタ層１からの正孔を吸収することができ、また、薄い基板膜厚により正孔電流を放出することができる。したがって、この図５に示す半導体装置の構成においても、先の図２に示す半導体装置の構造と同様の効果を得ることができる。
【００７０】
この図５に示す半導体装置のｎ型不純物領域（拡散領域）２０は、図１に示す平面レイアウトにおいてｐ型コレクタ層１を囲むように不純物注入によりリング状に形成されればよい。
【００７１】
［変更例２］
図６は、この発明の実施の形態１の変更例２の構成を概略的に示す図である。この図６に示す半導体装置は、以下の点で、図２に示す半導体装置とその構造が異なる。すなわち、ｐ型半導体基板１０に対する深いｎ型不純物拡散により、ｐ型半導体基板１０表面にｎ型拡散層（第５の半導体領域）２２が形成される。このｎ型拡散層２２は、ｎ型バッファ層２よりも深く、このバッファ層２を取り囲むように形成される。ｎ型拡散層２２は、その一方端が、ｐ型ベース層５のｎ型エミッタ層４直下部にまで延在するように形成される。ｐ型コレクタ層１からｎ型拡散層２２に示された正孔電流が、ｐ型ベース層５に確実に注入されるのを保証する。ｐ型半導体基板１０は、一部の第１の主面がｐ型ベース層底部に接する。すなわち、ｐ型拡散層２２は、ｐ型ベース層５を内包するように形成される。ｐ型コレクタ領域１直下部のｐ型半導体基板領域１０の膜厚ｔが、前述の条件Ｌｓ以上２・Ｌｓ以下の条件を満たす。
【００７２】
図６に示す半導体装置の他の構成は、図２に示す半導体装置とその断面構造は同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。この図６に示す半導体装置は、例えばエピタキシャル成長膜で形成されるｎ型ドリフト層３に代えて不純物拡散層２２が設けられる。従って、図６に示す半導体装置も、図２に示す半導体装置と同様の作用効果を奏することができる。拡散層によりドリフト層３を形成する場合、ベース層５とバッファ層２との間に完全に空乏層が形成されることが要求される。従って、この領域でドリフト層の膜厚が小さくなっても、ベース層近傍においてドリフト層３の膜厚が小さくなっても、この領域の空乏層はコレクタ領域直下の空乏層に比べて狭いため、特に問題は生じない。
【００７３】
ｎ型ドリフト層３をエピタキシャル層で形成する場合、その膜厚を正確に制御することができ、応じて、正確に上述の関係を満たすことがで機ターンオフ損失を低減することができる。しかしながら、拡散層によりドリフト層を形成する場合、エピタキシャル層を形成する場合に比べて製造コストを低減することができる。
【００７４】
なお、この図６に示す半導体装置において、図５に示す変更例１のように、ｎ型拡散層２２表面に、ｐ型コレクタ層１に近接してｎ型バッファ層２に代えて、ｎ型拡散層２０が設けられてもよい。
【００７５】
以上のように、この発明の実施の形態１に従えば、横型ＩＧＢＴにおいて、裏側電極とｎ型ドリフト層との間に形成されるｐ基板領域のコレクタ領域直下の膜厚を、ベース層とバッファ層の間の距離Ｌｓ以上かつ２・Ｌｓ以下の値に設定している。従って、ターンオフ損失を低下させることができ、また、最大可制御電流を増大させることができ、ラッチアップ耐性および耐圧に優れた横型ＩＧＢＴを実現することができる。
【００７６】
［実施の形態２］
図７は、この発明の実施の形態２に従う半導体装置の断面構造を概略的に示す図である。この図７に示す半導体装置は、以下の点で、図２に示す半導体装置とその構造が異なる。すなわち、ｐ型半導体基板１と裏側電極１４の間に、高濃度ｐ型半導体基板（第２の半導体基板）３０が設けられる。この図７に示す半導体装置の他の構成は、図２に示す半導体装置と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００７７】
この図７に示す半導体装置においても、ｐ型半導体基板１０の膜厚ｔａは、Ｌｓ以上かつ２・Ｌｓ以下の値に設定される。Ｌｓは、先の実施の形態１と同様、ｐ型ベース層５とｎ型バッファ層２の間のドリフト層３の表面に沿った距離を示す。
【００７８】
垂直方向の電界が、ｎ型ドリフト層３とｐ型半導体基板１０の間の接合界面からｐ型半導体基板１０とｐ型半導体基板３０の間のｐ−／ｐ＋接合に向かって順次低下する。、高濃度ｐ型半導体基板３０においては、空乏層は広がりが抑制される。従って、空乏層端ＤＬｃが、この高濃度ｐ型半導体基板３０に到達しても、急激に垂直方向の電界が低下する。したがって、この垂直方向電界は、図７において示すように台形形状となる。このｐ型半導体基板１０とｎ型ドリフト層３の間の接合界面とｐ型半導体基板１０と高濃度ｐ型半導体基板３０との間の接合界面の間に印加される電位差は実施の形態１に比べて小さく、また、ｐ＋基板３０の低抵抗性により、ｐ型半導体基板３０の電圧降下は小さい。したがって、半導体基板１０および３０における耐圧は、先の実施の形態１における場合と同様、保持することができる。
【００７９】
また、高濃度のｐ型半導体基板３０を裏側電極１４に接して設けているため、低抵抗で裏側電極１４に対する電気的接続を形成することができる。これにより、ターンオン時およびターンオフ時においてｐ型半導体基板１０を介して高濃度半導体基板３０へ流れる垂直方向正孔電流を効率的に裏側電極１４へ流すことができ、スイッチング特性を改善することができる。
【００８０】
また、空乏層をｐ型半導体基板３０で吸収することができ、ｐ型半導体基板１０の膜厚ｔａを、先の実施の形態１に示す膜厚ｔよりも薄くすることができる。これにより、ターンオフ損失をより低減することができる（図４の破線波形参照）。
【００８１】
高濃度ｐ型半導体基板３０は、低濃度エピタキシャル層で形成されるｐ型半導体基板１０に、裏面から不純物拡散を行なって形成する。この場合、ｐ型半導体基板１０および高濃度ｐ型半導体基板３０両者をエピタキシャル成長させる場合に比べて製造コストを低減することができる。また、ｐ型半導体基板３０を不純物拡散により形成した場合、不純物濃度分布が生じるため、ｐ型半導体基板３０における電荷キャリア（正孔）の寿命を長くすることができる。（エピタキシャル成長膜に比べて）また、不純物拡散により、基板１０および３０の間の接合においては不純物濃度が緩やかに変化するため、アバランシェ降伏を確実に阻止することができ、より電流駆動駆動力を高くすることができる。これにより、素子特性の安定性を改善することができる。
【００８２】
さらに、基板領域をｐ型半導体基板１０および高濃度ｐ型半導体基板３０の２層構造とすることにより、以下の効果が得られる。すなわち、ｐ型半導体基板３０の膜厚ｔｂを調整することにより、この半導体装置の基板厚み（ｔａ＋ｔｂ）を、一般的なＩＣにおいて利用されるチップの厚みに設定することができる。これにより、半導体装置を形成する半導体ウェハを薄く研摩する技術上の問題およびこの半導体装置のアセンブリ時の基板強度の問題などを回避することができる。
【００８３】
なお、図７において、垂直方向電界の破線波形は、ｐ型半導体基板１０の膜厚ｔａをより薄くした場合の電界の分布を示す。
【００８４】
以上のように、この発明の実施の形態２に従えば、基板領域を、ｐ型低濃度基板１０および高濃度基板３０の２層構造としているため、素子特性の安定性を改善でき、またターンオフ損失をより低減することができる。
【００８５】
なお、図７に示す構成において、ｎ型ドリフト層が図６に示す構成と同様、拡散層で形成されてもよく、また、実施の形態１の他の変更例の構成と組み合わせて用いられても良い。
【００８６】
［実施の形態３］
図８は、この発明の実施の形態３に従う半導体装置の断面構造を概略的に示す図である。この図８に示す半導体装置は、以下の点で、図２に示す半導体装置と、その構造が異なる。すなわち、ｎ型ドリフト層３表面において、ｐ型ベース層５とｎ型バッファ層２の間に、高濃度ｐ型領域４０と、この高濃度ｐ型領域（第６の半導体領域）４０に隣接して、低濃度ｐ型領域（第７の半導体領域）４２とが設けられる。高濃度ｐ型領域４０に接して電極（第５の電極）４４が設けられる。この電極４４は、通常、エミッタ電極１２に短絡される。ｐ型不純物領域４０は、ｐ型ベース層５よりも浅く形成される。高濃度ｐ型不純物領域４０は低濃度ｐ型不純物領域４２の耐圧を保証するために設けられる。
【００８７】
図８においては、高濃度ｐ型領域４０の端部は、ゲート電極１３端部にまで到達するように形成される。しかしながら、このゲート電極１３の端部と高濃度ｐ型領域４０の端部は平面的に見て整列することは特に要求されない。
【００８８】
アノード層５５およびカソード層５０は、それぞれ、ｎ型ドリフト層表面に不純物を中にして形成される拡散層である。ｎ型ドリフト層５３は、ｐ型半導体基板表面上にエピタキシャル成長される単結晶膜である。
【００８９】
この図８に示す半導体装置の他の構成は、図２に示す半導体装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。また、半導体基板１０のコレクタ領域１直下の膜厚ｔは、ｐ型ベース層５とｎ型バッファ層２の間の距離Ｌｓに対して、先の実施の形態１および２と同様、Ｌｓ以上２・Ｌｓ以下の関係の膜厚に設定される。
【００９０】
この図８に示す半導体装置においては、ターンオン時においては、ｐ型ベース層５表面のチャネル形成領域８に形成されるチャネルを介して注入される電子電流がｎ型ドリフト層３を介してｎ型バッファ層２に流れる。応じて、ｐ型コレクタ層１から正孔電流がｎ型ドリフト層３へ流れ、伝導度変調が生じ、ｎ型ドリフト層３の抵抗値が低下し、大きな電子電流が流れる。このとき、ｐ型不純物領域４０は、裏側電極１４と同様、正孔電流の一部を吸収しており、エミッタ層４に正孔電流が大量に流れるのを抑制し、ラッチアップ耐性をさらに改善する。
【００９１】
また、ターンオフ時においても、同様、不純物領域４４は、裏側電極１４とともにｎ型ドリフト層３内の正孔を吸収し、ターンオフ損失をさらに低減する。
【００９２】
この図８に示す半導体装置においても、ターンオフ時において、ｎ型ドリフト層３に対しコレクタ層１が正にバイアスされるため、空乏層が図の点線で示すように広がる。この空乏化時、低濃度不純物領域４２は完全に空乏化する（ｐ型領域４２の不純物濃度が低いため）。この場合、ｎ型ドリフト層３においては、接合界面は、ｎ型ドリフト層３とｐ型不純物領域４０および４２の間とｎ型ドリフト層３とｐ型半導体基板１０との間に存在する。この構造は、ダブル利サーフ構造として一般に知られる。ドリフト層３は、空乏化時には、２つの接合界面からの空乏層の広がりにより空乏化される。したがって、ｎ型ドリフト層３のリサーフ条件は、図２に示すように一方側から空乏層が拡がる（基板接合界面から上部方向に拡がる）場合に比べて、２倍の２Ｅ１２／ｃｍ＾２となる。したがって、ｎ型ドリフト層３の不純物濃度を高くでき、抵抗値を１／２倍程度にまで低減することができる。
【００９３】
この場合においても、ｐ型半導体基板１０の膜厚ｔ（コレクタ層直下の領域における膜厚）は、ｐ型ベース層５とｎ型バッファ層２の間の距離Ｌｓと、前述のような条件Ｌｓ以上かつ２・Ｌｓ以下）の条件を満たす。したがって、実施の形態１に示す半導体装置と同様の効果をも奏する。
【００９４】
ｎ型ドリフト層３の膜厚とｐ型領域４０および４２の膜厚は、ドリフト層上下の２つの接合界面が降伏する前に、これらの２つの接合界面からの空乏層が、完全にｎドリフト層３に拡がる事を保証する値に設定される。
【００９５】
［変更例１］
図９は、この発明の実施の形態３の変更例１の半導体装置の断面構造を概略的に示す図である。この図９に示す半導体装置は、以下の点で、図８に示す半導体装置とその構造が異なる。すなわち、図９に示し半導体装置においては、ｎ型ドリフト層３内に、高濃度ｐ型領域４０下部に低濃度ｐ型埋込層４６が形成される。図８に示す低濃度ｐ型領域４２は設けられない。この図９に示す半導体装置の他の構造は、図８に示す半導体装置と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【００９６】
この図９に示す半導体装置においても、ターンオン時においては、ゲート直下のチャネル領域を介して電子電流が流れると、高濃度ｐ型領域４０から正孔電流が流れ、このｐ型ベース層５と高濃度ｐ型領域４０の間で伝導度変調が生じ、電子電流が増大する。続いてこのｐ型領域４０における接合界面が順方向にバイアスされ、ｎ型エミッタ層４からの電子電流がｐ型領域４０を介してｎ型バッファ層３に到達する。応じて、ｐ型コレクタ層１から抵抗がｎ型ドリフト層３に流入し、ｎ型ドリフト層３の伝導度変調が全体にわたり、抵抗値が低下し、大きな電子電流が流れる。この電子電流の流れる経路として、ｐ型埋込層４６の上下に形成される。
【００９７】
ターンオフ時においては、ｎ型ドリフト層３内の正孔は、ｐ型領域４０より吸収され、図８に示す構造と同様、高速で正孔電流が遮断され、ターンオフ損失を低減することができる。
【００９８】
オフ状態においては、図９において点線で示すように空乏層が拡がり、ｎ型ドリフト層３が完全に空乏化し、また、低濃度ｐ型領域４６は完全に空乏化する。ｎ型ドリフト層３においては、ｐｎ接合界面が、ｐ型半導体基板１０との間、およびｐ型埋込層の上下に形成される。従って、ｎ型ドリフト層３において、空乏化は、ｐ型埋込層４６の上下の接合界面から拡がる空乏層による空乏化に加えて、半導体基板１０との間の接合界面からの空乏層により空乏化される。
【００９９】
したがって、ｐ型埋込領域４６を用いる場合、ｎ型ドリフト層の垂直方向電界を生成する接合界面が３つ存在し、リサーフ条件は、３Ｅ１２／ｃｍ＾２と３倍になる。応じて、ｎ型ドリフト層３の不純物濃度を高くすることができ、この抵抗値を１／３倍程度にまで低減することができ、より多くのオン電流を流すことができる。
【０１００】
この図９に示す構成においても、ｐ型半導体基板１０の膜厚ｔは、ｐ型ベース層５とｎ型バッファ層２の間の距離Ｌｓとの関係について先の実施の形態１から３と同様Ｌｓ以上かつ２・Ｌｓ以下の膜厚に設定される。このように、実施の形態１に加えて、オン電流を高くすることができ、またターンオフ損失をさらに低減することが可能となる。
【０１０１】
なお、この図８および図９に示す半導体装置において、図７に示すように、ｐ型半導体基板１０下部に、さらに、高濃度ｐ型領域（好ましくは拡散領域）が設けられてもよい。この場合、実施の形態２の効果を併せて得ることができる。
【０１０２】
なお、高濃度ｐ型領域４０は、低濃度ｐ型領域４２、４６をバイアスするために設けられており、図１に示す平面レイアウトにおいて、ドリフト層２を囲むようにｐ型ベース層５とｎ型バッファ層２の間にリング状に形成されても良く、また、島状に形成されてもよい。ｐ型領域４２，４６は、リング状に高濃度ｐ型領域４０に接して形成される。
【０１０３】
ｐ型埋込領域４６の形成は、通常、バイポーラトランジスタ等において利用される埋込コレクタ電極と同様の製造工程により実現することができる。
【０１０４】
なお、上述の図８および図９においては、ダブルリサーフ構造およびトリプルリサーフ構造が示されている。しかしながら、これより多くの接合がドリフト層内に形成される丸地理サーフ構造の半導体層値であっても、同様の効果を得ることができる。
【０１０５】
以上のように、この発明の実施の形態３に従えば、マルチリサーフ構造の半導体装置において、基板膜厚を最適化しており、耐圧特性を保証することができ、また大きなオン電流を供給することができる。
【０１０６】
［実施の形態４］
図１０は、この発明の実施の形態４に従う半導体装置の平面レイアウトを概略的に示す図である。図１０においては、不純物拡散領域の平面レイアウトを示し、電極および下部の基板は示していない。
【０１０７】
図１０において、半導体装置は、中央部に形成されるｎ型カソード層（第１の半導体領域）５０と、このｎ型カソード層５０を囲むように形成されるｎ型ドリフト層（第３の半導体領域）５３と、ｎ型カソード層５０およびｎ型ドリフト層５３を囲むように形成されるｐ型アノード層（第２の半導体領域）５５を含む。
【０１０８】
この図１０に示す半導体装置は、横型ＰＮダイオードであり、通常、横型ＩＧＢＴ等においてフリーホイールダイオードとして用いられる。
【０１０９】
ｎ型ドリフト層５３は、後に説明するように、ｎ型カソード層５０およびｐ型アノード層５５底部にまで延在して形成される。この横型ダイオードの平面レイアウトにおいても、円形形状ではなく、トラック形状に形成されてもよい。
【０１１０】
図１１は、図１０に示す線Ｆ１１−Ｆ１１に沿った断面構造を概略的に示す図である。図１１において、ｎ型ドリフト層５３表面に間をおいて、ｎ型カソード層５０およびｐ型アノード層５５が形成される。このｎ型ドリフト層５３下部にｐ型半導体基板６０が設けられる。このｐ型半導体基板６０の主面がｎ型ドリフト層５３に接しており、これらの基板６０およびドリフト層５３の間にｐｎ接合が形成される。
【０１１１】
ｎ型カソード層５０には、カソード電極６０がその表面に電気的に接続するように形成される。ｐ型アノード層５５表面に接してアノード電極６２が形成される。ｐ型半導体基板６０の裏面（第２主面）には、裏側電極６４が接するように形成される。通常、裏側電極６４は、アノード電極６２と短絡される。ｐ型半導体基板６０の膜厚ｔは、このｐ型アノード層５０とｎ型カソード層５０の間のドリフト層５３の表面に沿った距離Ｌｓに対して、以下の関係を満たすように設定される。
【０１１２】
Ｌｓ≦ｔ≦２・Ｌｓ
この図１１に示す半導体装置においても、リサーフ技術により、高耐圧が実現される。ターンオフ時においては、カソード層５０が正にバイアスされる。この状態において、各ｐｎ接合に対して逆方向電圧が印加されて、ドリフト層５３内に空乏層が広がる。ターンオン時においては、カソード電極６１が負にバイアスされる。この場合、ｐ型アノード層５５およびｐ型半導体基板６０を介して裏側電極６４から正孔がｎ型ドリフト層５３に注入される。ｎ型カソード層５０のｐｎ接合が順方向にバイアスされて導通し、正孔電流が、カソード電極６１へと流れる。ｐ型半導体基板６０の不純物濃度は低く、その抵抗値が比較的高いため、横型ＩＧＢＴのオン電流の流れと同様、電流の大半が、アノード電極６２およびカソード電極６１の間で流れる。
【０１１３】
図１２は、図１１に示す半導体装置（横型ダイオード）の基板６０の膜厚ｔとオン電流との関係を示す図である。以下、図１２を参照して、図１１に示す半導体装置（横型ダイオード）のオン電流と基板膜厚との関係について考察する。
【０１１４】
ターンオン時においては、前述の如く、カソード電極６１が負にバイアスされる。応じて、ｎ型カソード層５０から電子電流がｐ型アノード層５５に向かって流れる。ｐ型アノード層５５の電子障壁が低下し、このｐ型アノード層５５とｎ型ドリフト層５３の間の接合が順方向にバイアスされ、ｐ型アノード層５５から正孔が、ｎ型ドリフト層５３へ注入される。このとき、また、ｎ型ドリフト層５３およびｐ型半導体基板６０の間の接合が順バイアスされ、正孔電流がｐ型半導体基板６０からｎ型ドリフト層５３に注入される。このｎ型ドリフト層５３への正孔の注入により、ｎ型ドリフト層５３により伝導度変調が生じ、ｎ型ドリフト層５３の抵抗が低下し、ｐ型アノード層５５からｎ型カソード層５０へ大きな電流が流れる。
【０１１５】
また、ダイオード動作により、ｐ型半導体基板６０からｎ型ドリフト層５３へ正孔が注入される。カソード電極６１から裏側電極６４へ向かって流れるダイオード動作の電流成分（電子および正孔電流成分）は、ｐ型半導体基板６０とｎ型ドリフト層５３の間の接合全体にわたって分布する。したがって、この垂直方向のオン電流は、横型ＩＧＢＴにおける垂直方向のバイポーラトランジスタ動作によるオン電流よりも大きくなる。ｐ型半導体基板６０の膜厚ｔが厚くなると、伝導度変調の影響する範囲が、このｐ型半導体基板６０の厚さ方向（垂直方向）に広がる。しかしながら、裏側電極６４に対するダイオード動作の電流成分が膜厚ｔの増加に伴って低下する度合いは、横型ＩＧＢＴに比べて大きく（バイポーラ動作でないため）、そのオン電流の減少は、膜厚増加とともに図１２に示すように大きくなる。
【０１１６】
一方、ｐ型半導体基板６０が薄い場合、ｐ型半導体基板６０の抵抗値が小さくなり、裏側電極６４へ流れる電子電流成分が大きくなり過ぎ、このｎ型ドリフト層５３への正孔注入による伝導度変調が阻害され、オン電流が急激に低下する。
【０１１７】
図１３は、この発明の実施の形態４に従う横型ダイオードのターンオフ時のカソード電流およびカソード電圧波形を示す図である。カソード電極６１に直列に抵抗を接続し、このカソード電圧を−２Ｖから＋１００Ｖまで５μｓの周期で変化させた場合のシミュレーション波形を示す。図１３において、カソード電流の実線は、ｐ型半導体基板６０の膜厚ｔがほぼ４・Ｌｓの場合のカソード電流波形を示し、破線は、この膜厚ｔが２・Ｌｓの場合のカソード電流波形を示す。カソード電圧波形は、膜厚ｔがＬｓおよび２・Ｌｓのいずれにおいてもほぼ同じである。
【０１１８】
図１３に示すように、横型ダイオードのターンオフ時において、カソード電圧の電圧レベルが上昇する（正のバイアス状態に設定される）。このとき、逆方向電流が流れ、カソード電流が増大する。逆回復過程においては、ｎ型カソード層５０からの正孔がアノード電極６２および裏側電極６４へ戻る。すなわち、逆回復過程における逆方向電流は、ｎ型ドリフト層５３に蓄積された正孔が、ｐ型アノード層５５および裏側電極６４へと流れる正孔電流である。横型ＩＧＢＴにおいては、ターンオフ後のコレクタ電極からの正孔の注入は、ｎ型バッファ層により抑制される。横型ダイオードにおいては、このｎ型バッファ層が存在しないため、このバッファ層による正孔注入が存在しない（＝０）状態に対応する。
【０１１９】
したがって、この実施の形態４における半導体装置の（横型ダイオード）についても、実施の形態１の横型ＩＧＢＴと同様の改善効果を得ることができる。すなわち、膜厚ｔが２・Ｌｓの場合、正孔が高速で放出され、急速に、カソード電流が遮断される。一方、膜厚ｔが４・Ｌｓの場合、基板６０内の正孔の放出速度が遅く、カソード電流は、緩やかに低下する。図１３から明らかなように、ターンオフ時のカソード電流が遮断されるまでに要する時間、すなわち逆回復時間を、膜厚ｔを小さくすることにより、短縮することができる。すなわち、逆回復過程における損失を大幅に低減することができる。
【０１２０】
また、膜厚ｔがＬｓ以上２・Ｌｓ以下の条件の場合、図１２に示すように、オン電流が最も大きい領域を含んでおり、ターンオン時大電流を駆動することができる。これにより、ターンオフ時の損失が小さく耐圧特性の優れた大電流を駆動することのできる横型ダイオードを実現することができる。
【０１２１】
この図１１に示す半導体装置の構成において、ｐ型半導体基板６０と裏側電極６４の間に、高濃度ｐ型半導体基板が実施の形態２と同様設けられてもよい。この場合、低抵抗の基板（拡散層）を介してｐ型基板６０が裏側電極６４に電気的に結合されるため、横型ダイオードにおいて、さらに、ターンオフ時の損失を低減でき、実施の形態２と同様の効果を得ることができる。
【０１２２】
なお、図１１においては、各空乏層における表面電界分布および垂直電界分布を示しているが、この電界分布は、先の実施の形態１において示した電界分布と同じであり、同様の考察により、ｐ型半導体基板６０の膜厚ｔと距離Ｌｓの関係を求めることができる。
【０１２３】
また、このダイオードにおいても、各領域の導電型は逆に設定されても良い。
［実施の形態５］
図１４は、この発明の実施の形態５に従う半導体装置の断面構造を概略的に示す図である。この図１４に示す半導体装置の構造は、以下の点で、図１１に示す半導体装置とその構造が異なる。すなわち、ｎ型ドリフト層５３表面に、ｐ型アノード層５５に接して低濃度ｐ型領域６６が形成される。この図１４に示す半導体装置の他の構成は、図１１に示す半導体装置と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１２４】
この図１４に示す半導体装置においては、図８に示す実施の形態３に従う半導体装置と同様、ダブルリサーフ構造である。ｎ型ドリフト層５３においては、ターンオフ時、空乏層が、上下のｐｎ接合界面から広がる。したがって、図８に示す半導体装置と同様、ｎ型ドリフト層５３のリサーフ条件による不純物濃度を高くすることができ（２・Ｅ１２／ｃｍ＾２）、このｎ型ドリフト層５３を低抵抗化することができる。これにより、図１１に示す半導体装置（横型ダイオード）に比べて、順バイアス動作時のオン電流を大きくすることができる。
【０１２５】
なお、この図１４に示す半導体装置の構成においても、裏側電極６４とｐ型半導体基板６０の間に、高濃度ｐ型半導体基板（拡散層）が設けられ、ｐ型半導体基板６０が低抵抗の基板（半導体層：拡散層）を介して裏側電極に電気的に結合されてもよい。さらに、ターンオフ損失を低減することができる。
【０１２６】
［変更例１］
図１５は、この発明の実施の形態５に従う半導体装置の変更例１の断面構造を概略的に示す図である。この図１５に示す半導体装置においては、図１１に示す半導体装置の構造において、さらに、ｎ型ドリフト層５３内部に、ｐ型アノード層５５に接して低濃度ｐ型埋込層６８が形成される。この図１５に示す半導体装置の他の構成は、図１１に示す半導体装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１２７】
この図１５に示す半導体装置における低濃度ｐ型埋込層６８の作用効果は、図９に示す半導体装置の低濃度ｐ型埋込層４６の作用効果と同じである。したがって、この図１５に示す半導体装置の場合、ターンオフ時において、ｎ型ドリフト層５３において、ｐ型半導体基板６０との間の接合界面からの空乏層に加えて、ｐ型埋込層６８とｎ型ドリフト層５３の間の上下の接合からも空乏層が広がる。これにより、ｎ型ドリフト層５３の不純物濃度をさらに高くすることができ（３Ｅ１２／ｃｍ＾２）、ｎ型ドリフト層５３の抵抗値をより低減することができる。応じて、順バイアス動作時に半導体装置を流れる電流（オン電流）をさらに大きくすることができる。
【０１２８】
また、この図１５に示す半導体装置においても、ｐ型半導体基板６０と裏側電極６４の間に、高濃度ｐ型半導体基板（拡散層）が設けられていてもよい。
【０１２９】
なお、図１４および図１５にそれぞれ示すｐ型層６６および６８は、ｐ型アノード層５５に沿って、カソード層５０を囲むように形成される。
【０１３０】
なお、実施の形態１から５において、各導電型が逆の場合であっても、この基板領域の膜厚の条件を満たすことにより、同様の効果を得ることができる。
【産業上の利用可能性】
【０１３１】
この発明は、一般に、横型のＩＧＢＴまたは横型ダイオードに適用することにより、耐圧を維持しつつターンオフ損失を低減しかつ大電流を駆動することのできる高耐圧半導体装置を実現することができる。この半導体装置は、インテリジェント・パワー・モジュールにおいて用いられてもよく、また単体で用いられてもよい。
【図面の簡単な説明】
【０１３２】
【図１】この発明の実施の形態１に従う半導体装置の平面レイアウトを概略的に示す図である。
【図２】図１に示す、Ｆ２−Ｆ２に沿った断面構造を概略的に示す図である。
【図３】図１および図２に示す半導体装置のオン電流と基板の膜厚との関係を示す図である。
【図４】この発明の実施の形態１に従う半導体装置のターンオフ時のコレクタ電圧／電流と基板膜厚との関係を示す図である。
【図５】この発明の実施の形態１の変更例１に従う半導体装置の断面構造を概略的に示す図である。
【図６】この発明の実施の形態１の変更例２に従う半導体装置の断面構造を概略的に示す図である。
【図７】この発明の実施の形態２に従う半導体装置の断面構造を概略的に示す図である。
【図８】この発明の実施の形態３に従う半導体装置の断面構造を概略的に示す図である。
【図９】この発明の実施の形態３の変更例１に従う半導体装置の断面構造を概略的に示す図である。
【図１０】この発明の実施の形態４に従う半導体装置の平面レイアウトを概略的に示す図である。
【図１１】図１０に示す線Ｆ１１−Ｆ１１に沿った断面構造を概略的に示す図である。
【図１２】この発明の実施の形態４に従う半導体装置の基板膜厚とオン電流（順バイアス電流）との関係を示す図である。
【図１３】この発明の実施の形態４に従う半導体装置のターンオフ時の逆回復特性と基板膜厚との関係を示す図である。
【図１４】この発明の実施の形態５に従う半導体装置の断面構造を概略的に示す図である。
【図１５】この発明の実施の形態５に従う半導体装置の変更例の断面構造を概略的に示す図である。
【符号の説明】
【０１３３】
１  ｐ型コレクタ層、２  ｎ型バッファ層、３  ｎ型ドリフト層、４  ｎ型エミッタ層、５  ｐ型ベース層、１０  ｐ型半導体基板、１１  コレクタ電極、１２  エミッタ電極、１３  ゲート電極、１４  裏側電極、２０  ｎ型層、２２  ｎ型拡散層、３０  ｐ型半導体基板（ｐ型拡散層）、４０  高濃度ｐ型領域、４２  低濃度ｐ型領域、４６  低濃度ｐ型埋込層、５０  カソード層、５３  ｎ型ドリフト層、５５  ｐ型アノード層、６１  カソード電極、６２  アノード電極、６４  裏側電極、６６  ｐ型領域、６８  ｐ型埋込層。
【図１】
2008186921.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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