(57)【要約】【課題】トランジスタの形成後に熱処理工程等の工程を増やすことなく、ｎＭＯＳトランジスタに加わる圧縮応力を緩和しつつ、ｐＭＯＳトランジスタに圧縮応力を加える構造を有する半導体装置を実現できるようにする。【解決手段】半導体装置は、半導体基板１１の互いに異なる領域にそれぞれ形成されたｎＭＯＳトランジスタ及びｐＭＯＳトランジスタと、ｎＭＯＳトランジスタを半導体基板の他の領域から分離する第１の素子分離領域１４と、ｐＭＯＳトランジスタを半導体基板１１の他の領域から分離する第２の素子分離領域１５とを備えている。第１の素子分離領域１４及び第２の素子分離領域１５は、それぞれ半導体基板１１に形成された第１のトレンチ溝及び第２のトレンチ溝に埋め込まれた素子分離膜からなり、第１のトレンチ溝の少なくとも上部における側壁の傾きは、前記第２のトレンチ溝における側壁の傾きよりも大きい。【選択図】図１
2008192821.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の互いに異なる領域にそれぞれ形成されたｎＭＯＳトランジスタ及びｐＭＯＳトランジスタと、
前記ｎＭＯＳトランジスタを周囲から分離する第１の素子分離領域と、
前記ｐＭＯＳトランジスタを周囲から分離する第２の素子分離領域とを備え、
前記第１の素子分離領域及び第２の素子分離領域は、それぞれ前記半導体基板に形成された第１のトレンチ溝及び第２のトレンチ溝に埋め込まれた素子分離膜からなり、
前記第１のトレンチ溝は、少なくとも上部における側壁の傾きが、前記第２のトレンチ溝における側壁の傾きよりも大きいことを特徴とする半導体装置。
【請求項２】
前記第１のトレンチ溝は、側壁の傾きが２段階に変化しており、上部の傾きは、下部の傾きよりも大きいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のトレンチ溝における側壁の傾きが変化する位置は、前記第１のトレンチ溝の深さの２分の１以下の位置であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
半導体基板のｎＭＯＳトランジスタの形成領域に第１のトレンチ溝を形成する工程（ａ）と、
前記半導体基板のｐＭＯＳトランジスタの形成領域に第２のトレンチ溝を形成する工程（ｂ）と、
前記第１のトレンチ溝及び第２のトレンチ溝に素子分離膜を埋め込むことにより第１の素子分離領域及び第２の素子分離領域をそれぞれ形成する工程（ｃ）と、
前記ｎＭＯＳトランジスタの形成領域にｎＭＯＳトランジスタを形成し、前記ｐＭＯＳトランジスタの形成領域にｐＭＯＳトランジスタを形成する工程（ｄ）とを備え、
前記第１のトレンチ溝は、少なくとも上部における側壁の傾きが、前記第２のトレンチ溝における側壁の傾きよりも大きくなるように形成することを特徴とする半導体装置の製造方法。
【請求項５】
前記工程（ａ）及び工程（ｂ）よりも前に、前記半導体基板の上に複数の開口部を有するマスク絶縁膜を形成する工程をさらに備え、
前記工程（ａ）は、前記マスク絶縁膜をマスクとして前記半導体基板における前記ｎＭＯＳトランジスタの形成領域を選択的にエッチングする第１のエッチング工程を含み、
前記工程（ｂ）は、前記マスク絶縁膜をマスクとして前記半導体基板における前記ｐＭＯＳトランジスタの形成領域を選択的にエッチングする第２のエッチング工程を含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第１のエッチング工程は、前記第２のエッチング工程よりも被エッチング物の再付着が生じやすい条件で行うことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第１のエッチング工程は、臭化水素ガスをエッチングガスとして用い、
前記第２のエッチング工程は、塩素ガスをエッチングガスとして用いることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記工程（ａ）は、前記第１のエッチング工程よりも後に、前記マスク絶縁膜における前記開口部の側面にサイドウォールを形成する工程と、前記サイドウォールが形成された前記マスク絶縁膜をマスクとして前記半導体基板における前記ｎＭＯＳトランジスタの形成領域をエッチングする第３のエッチング工程を含むことを特徴とする請求項５から７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記第１のエッチング工程において前記半導体基板をエッチングする深さは、前記第１のトレンチ溝の深さの半分以下であることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記第２のエッチング工程と前記第３のエッチング工程とは同一のエッチング条件で行うことを特徴とする請求項８又は９に記載の半導体装置の製造方法。
【請求項１１】
前記工程（ａ）及び工程（ｂ）よりも前に、前記半導体基板の上にシリコン酸化膜及びストッパ膜を下から順次形成した後、形成したシリコン酸化膜及びストッパ膜を貫通し、前記基板を露出する複数の開口部を形成する工程をさらに備え、
前記工程（ａ）は、前記シリコン酸化膜における前記ｎＭＯＳトランジスタの形成領域において前記各開口部の側面に露出した部分を選択的にウェットエッチングするマスクエッチング工程（ａ１）と、前記工程（ａ１）よりも後に、前記ストッパ膜をマスクとして、前記半導体基板における前記ｎＭＯＳトランジスタの形成領域をウェットエッチングする第１のエッチング工程（ａ２）と、前記工程（ａ２）よりも後に、前記ストッパ膜をマスクとして前記半導体基板における前記ｎＭＯＳトランジスタの形成領域をエッチングする第２のエッチング工程（ａ３）とを含み、
前記工程（ｂ）は、前記ストッパ膜をマスクとして前記半導体基板における前記ｐＭＯＳトランジスタの形成領域を選択的にエッチングする第３のエッチング工程を含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項１２】
前記第２のエッチング工程と前記第３のエッチング工程とは同時に行うことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記ストッパ膜は、シリコン窒化膜、シリコン酸窒化膜又はポリシリコン膜であることを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
【請求項１４】
前記第１の素子分離膜及び第２の素子分離膜は、ＨＤＰ−ＮＳＧ膜、Ｏ3−ＴＥＯＳ膜、ＳＯＧ膜若しくはＢＰＳＧ膜又はスピンコート法を用いて塗布した後熱処理を行うことにより形成した絶縁膜であることを特徴とする請求項４から１３のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、金属−酸化膜半導体電界効果トランジスタ（Metal-Oxide-Semiconductor Field Effect Transistor：ＭＯＳＦＥＴ）の性能向上は、比例縮小（スケーリング）則によってなされてきた。しかし、ゲート長が１００ｎｍを切るようになるとＭＯＳＦＥＴの性能を決める重要なパラメータである電流駆動力、消費電力及び短チャネル効果の間にトレードオフの関係が発生する。このため、ＭＯＳＦＥＴを微細化するだけでは、すべてのパラメータを向上させることができず、性能向上が実現できない。
【０００３】
そこで、ＭＯＳＦＥＴのチャネル領域に加わる応力を制御してＭＯＳＦＥＴの性能向上を図る技術が注目されている。一般に、ｎＭＯＳＦＥＴではチャネル領域において電流と平行な方向に引っ張り応力が印加された場合に移動度が増加して電流駆動力が向上し、ｐＭＯＳＦＥＴではチャネル領域において電流と平行な方向に圧縮応力が印加された場合に移動度が増加して電流駆動力が向上する。このため、例えば、特開２００３−６００７６号公報には、引張の真性応力を有する窒化膜で覆われたｎＭＯＳＦＥＴと、圧縮の真性応力を有する窒化膜で覆われたｐＭＯＳＦＥＴとを備えた半導体装置が開示されている。
【０００４】
また、特開２００５−１７５４９５号公報には、ｎＭＯＳＦＥＴのチャネル領域には、引っ張り応力が大きいＳｉＣを用い、ｐＭＯＳＦＥＴのチャネル領域には、圧縮応力が大きいＳｉＧｅ用いた構造が開示されている。
【特許文献１】特開２００３−６００７６号公報
【特許文献２】特開２００５−１７５４９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前記従来の半導体装置には以下のような問題がある。まず、２種類のシリコン窒化膜を形成する場合には、トランジスタを形成した後に、熱処理工程等の工程を追加しなければならないという問題がある。引っ張り応力を有する窒化膜と圧縮応力を有する窒化膜を形成する場合には、ｎＭＯＳＦＥＴ及びｐＭＯＳＦＥＴを形成した後、ウェハ全面に引っ張り応力を有するシリコン窒化膜を形成し、マスクを形成してｐＭＯＳ領域部のシリコン窒化膜を除去する。次に、圧縮応力を有するシリコン窒化膜をウェハ全面に形成し、マスクをかけてｎＭＯＳ領域部のシリコン窒化膜を除去する。従って、トランジスタを形成した後にかなりの工程を追加しなければならない。また、シリコン窒化膜を形成する際には、数百度の温度を加えなければならない。このため、シリコン窒化膜を形成する熱処理によりソースドレイン又はゲートの上に形成されたシリサイドが凝集を起こし、シリサイドが断線するおそれがある。さらに、マスクを形成して余分なシリコン窒化膜を除去する場合、サイドウォールの横には必ずシリコン窒化膜のエッチング残りが発生するため微細化されたトランジスタ集積部分では、ゲート同士の間隔が一層狭くなり、コンタクトの形成が困難となるという問題が発生する。
【０００６】
また、ＳｉＧｅをチャネル領域に用いる場合には、ＳｉＧｅの上にゲート酸化膜を形成することが困難であり、未だその技術が確立されていないという問題がある。
【０００７】
本発明は、前記従来の問題を解決し、トランジスタの形成後に熱処理工程等の工程を増やすことなく、ｎＭＯＳトランジスタに加わる圧縮応力を緩和しつつ、ｐＭＯＳトランジスタに圧縮応力を加える構造を有する半導体装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【０００８】
前記の目的を達成するため、本発明は半導体装置を、ｎＭＯＳ領域に形成された素子分離領域が、ｐＭＯＳ領域に形成された素子分離領域よりも側面の傾きが大きい構成とする。
【０００９】
具体的に、本発明に係る半導体装置は、半導体基板の互いに異なる領域にそれぞれ形成されたｎＭＯＳトランジスタ及びｐＭＯＳトランジスタと、ｎＭＯＳトランジスタを周囲から分離する第１の素子分離領域と、ｐＭＯＳトランジスタを周囲から分離する第２の素子分離領域とを備え、第１の素子分離領域及び第２の素子分離領域は、それぞれ半導体基板に形成された第１のトレンチ溝及び第２のトレンチ溝に埋め込まれた素子分離膜からなり、第１のトレンチ溝は、少なくとも上部における側壁の傾きが、第２のトレンチ溝における側壁の傾きよりも大きいことを特徴とする。
【００１０】
本発明の半導体装置は、第１のトレンチ溝は、少なくとも上部における側壁の傾きが、第２のトレンチ溝における側壁の傾きよりも大きいため、第１の素子分離領域がｎＭＯＳトランジスタに及ぼす応力は、第２の素子分離領域がｐＭＯＳトランジスタに及ぼす応力よりも小さくなる。従って、ｐＭＯＳトランジスタには、十分な圧縮応力を加えつつ、ｎＭＯＳトランジスタに加わる圧縮応力を緩和することができるので、ｐＭＯＳトランジスタ及びｎＭＯＳトランジスタの電流駆動力を共に向上させることができる。
【００１１】
本発明の半導体装置において、第１のトレンチ溝は、側壁の傾きが２段階に変化しており、上部の傾きは、下部の傾きよりも大きいことが好ましい。このような構成とすることにより、狭い素子分離においてもｎＭＯＳトランジスタに加わる圧縮応力を緩和することが可能となる。
【００１２】
この場合において、第１のトレンチ溝における側壁の傾きが変化する位置は、第１のトレンチ溝の深さの２分の１以下の位置であることが好ましい。
【００１３】
本発明に係る半導体装置の製造方法は、半導体基板のｎＭＯＳトランジスタの形成領域に第１のトレンチ溝を形成する工程（ａ）と、半導体基板のｐＭＯＳトランジスタの形成領域に第２のトレンチ溝を形成する工程（ｂ）と、第１のトレンチ溝及び第２のトレンチ溝に素子分離膜を埋め込むことにより第１の素子分離領域及び第２の素子分離領域をそれぞれ形成する工程（ｃ）と、ｎＭＯＳトランジスタの形成領域にｎＭＯＳトランジスタを形成し、ｐＭＯＳトランジスタの形成領域にｐＭＯＳトランジスタを形成する工程（ｄ）とを備え、第１のトレンチ溝は、少なくとも上部における側壁の傾きが、第２のトレンチ溝における側壁の傾きよりも大きくなるように形成することを特徴とする。
【００１４】
本発明の半導体装置の製造方法は、第１のトレンチ溝は、少なくとも上部における側壁の傾きが、第２のトレンチ溝における側壁の傾きよりも大きくなるように形成するため、第１の素子分離領域がｎＭＯＳトランジスタに及ぼす応力を、第２の素子分離領域がｐＭＯＳトランジスタに及ぼす応力よりも小さくできる。従って、ｐＭＯＳトランジスタには、十分な圧縮応力を加えつつ、ｎＭＯＳトランジスタに加わる圧縮応力を緩和することが可能となり、ｐＭＯＳトランジスタの電流駆動力及びｎＭＯＳトランジスタの電流駆動力を共に向上させることができる。
【００１５】
本発明の半導体装置の製造方法において、工程（ａ）及び工程（ｂ）よりも前に、半導体基板の上に複数の開口部を有するマスク絶縁膜を形成する工程をさらに備え、工程（ａ）は、マスク絶縁膜をマスクとして半導体基板におけるｎＭＯＳトランジスタの形成領域を選択的にエッチングする第１のエッチング工程を含み、工程（ｂ）は、マスク絶縁膜をマスクとして半導体基板におけるｐＭＯＳトランジスタの形成領域を選択的にエッチングする第２のエッチング工程を含むことが好ましい。このような構成とすることにより、第１のトレンチ溝における側壁の傾きを第２のトレンチ溝における側壁の傾きよりも大きくすることが容易となる。
【００１６】
この場合において、第１のエッチング工程は、第２のエッチング工程よりも被エッチング物の再付着が生じやすい条件で行うことが好ましい。
【００１７】
この場合において、第１のエッチング工程は、臭化水素ガスをエッチングガスとして用い、第２のエッチング工程は、塩素ガスをエッチングガスとして用いることが好ましい。
【００１８】
本発明の半導体装置の製造方法において、工程（ａ）は、第１のエッチング工程よりも後に、マスク絶縁膜における開口部の側面にサイドウォールを形成する工程と、サイドウォールが形成されたマスク絶縁膜をマスクとして半導体基板におけるｎＭＯＳトランジスタの形成領域をエッチングする第３のエッチング工程を含むことが好ましい。このような構成とすることにより、側壁の傾きが２段階に変化したトレンチ溝を容易に形成することが可能となる。
【００１９】
この場合において、第１のエッチング工程において半導体基板をエッチングする深さは、第１のトレンチ溝の深さの半分以下であることが好ましい。
【００２０】
この場合において、第２のエッチング工程と第３のエッチング工程とは同一のエッチング条件で行うことが好ましい。
【００２１】
本発明の半導体装置の製造方法において、工程（ａ）及び工程（ｂ）よりも前に、半導体基板の上にシリコン酸化膜及びストッパ膜を下から順次形成した後、形成したシリコン酸化膜及びストッパ膜を貫通し、基板を露出する複数の開口部を形成する工程をさらに備え、工程（ａ）は、シリコン酸化膜におけるｎＭＯＳトランジスタの形成領域において各開口部の側面に露出した部分を選択的にウェットエッチングするマスクエッチング工程（ａ１）と、工程（ａ１）よりも後に、ストッパ膜をマスクとして、半導体基板におけるｎＭＯＳトランジスタの形成領域をウェットエッチングする第１のエッチング工程（ａ２）と、工程（ａ２）よりも後に、ストッパ膜をマスクとして半導体基板におけるｎＭＯＳトランジスタの形成領域をエッチングする第２のエッチング工程（ａ３）とを含み、工程（ｂ）は、ストッパ膜をマスクとして半導体基板におけるｐＭＯＳトランジスタの形成領域を選択的にエッチングする第３のエッチング工程を含むことが好ましい。このような構成とすることにより、マスクの形成工程を削減することができる。
【００２２】
この場合において、第２のエッチング工程と第３のエッチング工程とは同時に行うことが好ましい。
【００２３】
本発明の半導体装置の製造方法において、ストッパ膜は、シリコン窒化膜、シリコン酸窒化膜又はポリシリコン膜であることが好ましい。
【００２４】
本発明の半導体装置の製造方法において、第１の素子分離膜及び第２の素子分離膜は、ＨＤＰ−ＮＳＧ膜、Ｏ3−ＴＥＯＳ膜、ＳＯＧ膜若しくはＢＰＳＧ膜又はスピンコート法を用いて塗布した後熱処理を行うことにより形成した絶縁膜であることが好ましい。
【発明の効果】
【００２５】
本発明に係る半導体装置及びその製造方法によれば、トランジスタの形成後に熱処理工程等の工程を増やすことなく、ｎＭＯＳトランジスタに加わる圧縮応力を緩和しつつ、ｐＭＯＳトランジスタに圧縮応力を加える構造を有する半導体装置を実現できる。
【発明を実施するための最良の形態】
【００２６】
（第１の実施形態）
本発明の第１の実施形態について図面を参照して説明する。図１は第１の実施形態に係る半導体装置の断面構成を示している。図１に示すように第１の実施形態の半導体装置は、半導体基板１１のｎＭＯＳ領域１２にはｎＭＯＳＦＥＴが形成され、ｐＭＯＳ領域１３にはｐＭＯＳＦＥＴが形成されている。
【００２７】
ｎＭＯＳ領域１２は、第１の素子分離領域１４により複数の領域に分離され、各領域にはｎＭＯＳＦＥＴが形成されている。各ｎＭＯＳＦＥＴは、半導体基板１１の上にゲート酸化膜２１を介在させて形成されたゲート電極２２を有している。ゲート電極２２の側面上にはオフセットスペーサ２３及びサイドウォール２４が形成されている。半導体基板１１のゲート電極２２の両側方の領域にはエクステンション領域２５とソースドレイン領域２６とがそれぞれ形成されている。
【００２８】
ｐＭＯＳ領域１３は、第２の素子分離領域１５により複数の領域に分離され、各領域にはｐＭＯＳＦＥＴが形成されている。各ｐＭＯＳＦＥＴは、半導体基板１１の上にゲート酸化膜３１を介在させて形成されたゲート電極３２を有している。ゲート電極３２の側面上にはオフセットスペーサ３３及びサイドウォール３４が形成されている。半導体基板１１のゲート電極３２の両側方の領域にはエクステンション領域３５とソースドレイン領域３６とがそれぞれ形成されている。
【００２９】
本実施形態において、第１の素子分離領域１４及び第２の素子分離領域１５は、同一のデザインルールの下に形成されており、上面の幅ｗは等しくなっている。一方、第１の素子分離領域１４の底面の幅ｘは、第２の素子分離領域１５の底面の幅ｙよりも狭くなっている。このため、第１の素子分離領域１４の側面の垂線からの傾きαは、第２の素子分離領域１５の側面の傾きβよりも大きくなっている。
【００３０】
図２は基板の表面から１０ｎｍの深さの部分において、トランジスタの電流方向と平行な方向に生じる圧縮応力の大きさとゲート電極からの距離との相関を、素子分離領域の傾きを変えてシミュレーションにより求めた結果を示している。図２において、活性領域のゲート長方向の幅ＯＤは０．１μｍとし、素子分離領域の幅ｗは０．２５μｍ、素子分離領域の深さｄは０．３μｍとした。
【００３１】
図２に示すように、応力の大きさは素子分離領域の傾きが大きくなるに従い小さくなる。従って、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴとで、素子分離領域の傾きの大きさを変えることにより、ｎＭＯＳＦＥＴに加わる圧縮応力を緩和しつつ、ｐＭＯＳＦＥＴに十分な圧縮応力を加えることが可能となる。これにより、ｐＭＯＳＦＥＴの電流駆動力を劣化させることなくｎＭＯＳＦＥＴの電流駆動力が向上した半導体装置を実現できる。
【００３２】
以下に、第１の実施形態に係る半導体装置の製造方法について図３を参照して説明する。
【００３３】
まず、図３（ａ）に示すように、シリコンからなる半導体基板１１の上にエッチングマスクとなるシリコン酸化膜４１及び窒化シリコンからなるストッパ膜４２を順次形成した後、ストッパ膜４２に複数の開口部４２ａを形成する。
【００３４】
次に、図３（ｂ）に示すように、ｐＭＯＳ領域１３を覆うレジスト膜４３を形成する。続いて、ストッパ膜４２及びレジスト膜４３をマスクとして、シリコン酸化膜４１及び半導体基板１１を臭化水素（ＨＢｒ）ガスをエッチングガスに用いてドライエッチングする。これにより、第１のトレンチ溝１４ａを形成する。
【００３５】
次に、図３（ｃ）に示すように、ｎＭＯＳ領域１２を覆うレジスト膜４４を形成する。続いて、ストッパ膜４２及びレジスト膜４４をマスクとして、シリコン酸化膜４１及び半導体基板１１を塩素（Ｃｌ２）ガスをエッチングガスに用いてドライエッチングする。これにより、第２のトレンチ溝１５ａを形成する。
【００３６】
ＨＢｒガスをエッチングガスに用いてシリコンをドライエッチングすると、Ｃｌ２ガスを用いた場合と比べて、エッチングされたシリコンが再付着（デポ）しやすい。このため、第１のトレンチ溝１４ａの傾きは、第２のトレンチ溝１５ａの傾きよりも大きくなる。
【００３７】
次に、図４（ａ）に示すように、１０００℃〜１２００℃の温度で半導体基板１１を熱処理することにより、第１のトレンチ溝１４ａ及び第２のトレンチ溝１５ａの側壁及び底面に熱酸化膜（図示せず）を形成した後、第１のトレンチ溝１４ａ及び第２のトレンチ溝１５ａが完全に埋め込まれるように素子分離膜としてＨＤＰ−ＮＳＧ（high density plasma-nondoped silicate glass）膜４６を形成する。
【００３８】
次に、図４（ｂ）に示すように、ＨＤＰ−ＮＳＧ膜４６を１０００℃〜１２００℃の温度でアニール処理した後、化学的機械研磨（ＣＭＰ）法によりストッパ膜４２が露出するまでＨＤＰ−ＮＳＧ膜４６を研磨する。露出したストッパ膜４２をリン酸で除去することにより第１の素子分離領域１４及び第２の素子分離領域１５が形成される。
【００３９】
次に、図４（ｃ）に示すように、ｎＭＯＳ領域１２にはボロンを注入し、ｐＭＯＳ領域１３にはリンを注入することによりウェルを形成する。続いて、ｎＭＯＳ領域１２には、ゲート酸化膜２１、ゲート電極２２、オフセットスペーサ２３、サイドウォール２４、エクステンション領域２５及びソースドレイン領域２６を有するｎＭＯＳＦＥＴを形成する。また、ｐＭＯＳ領域１３には、ゲート酸化膜３１、ゲート電極３２、オフセットスペーサ３３、サイドウォール３４、エクステンション領域３５及びソースドレイン領域３６を有するｐＭＯＳＦＥＴを形成する。また、図示していないが、必要に応じてソースドレイン領域及びゲート電極のシリサイド化、配線の形成等を行う。
【００４０】
本実施形態の半導体装置の製造方法によれば、熱処理工程を増やすことなく、ｐＭＯＳＦＥＴの形成領域には十分な圧縮応力が加わる共に、ｎＭＯＳＦＥＴの形成領域に加わる圧縮応力が緩和された半導体装置を容易に形成することが可能となる。
【００４１】
本実施形態においては、第１のトレンチ溝１４ａのエッチングにＨＢｒガスを用い、第２のトレンチ溝１５ａのエッチングにＣｌ２ガスを用いることにより、第１のトレンチ溝１４ａの傾きを第２のトレンチ溝１５ａの傾きよりも大きくした。しかし、エッチングガスの温度及び圧力等の条件を変更することにより、第１のトレンチ溝１４ａの傾きを第２のトレンチ溝１５ａの傾きよりも大きくしてもよい。
【００４２】
なお、ｎＭＯＳ領域１２とｐＭＯＳ領域１３との境界部においては、トレンチ溝の底部が平坦ではなく、くさび型のサブトレンチ溝が形成されるおそれがある。しかし、くさび型のトレンチ溝の底部に、ＨＤＰ−ＮＳＧ膜が埋め込まれない部分が発生したとしても、電気的特性に影響を与えることはない。
【００４３】
（第２の実施形態）
以下に、本発明の第２の実施形態について図面を参照して説明する。図５は第２の実施形態に係る半導体装置の断面構成を示している。図５において図１と同一の構成要素には同一の符号を附すことにより説明を省略する。
【００４４】
図５に示すように本実施形態の半導体装置は、第１の素子分離領域１４の上部と下部とで側面の傾きである傾きが異なっており、上部の傾きα１は下部の傾きα２よりも大きくなっている。
【００４５】
ｎＭＯＳＦＥＴのチャネル領域に第１の素子分離領域１４が及ぼす圧縮応力の大きさを小さくするには、第１の素子分離領域１４の傾きをできるだけ大きくすることが好ましい。しかし、素子の微細化が進むと、第１の素子分離領域１４の傾きを大きくした場合に、第１の素子分離領域１４の深さが浅くなってしまうおそれがある。一方、素子分離領域からの応力を最も大きく受けるのは基板の表面から数十ｎｍのところである。従って、上部においては、傾きをできるだけ大きくし、下部においては、傾きを大きくすることにより、チャネル領域に及ぼす圧縮応力を小さくしつつ、第１の素子分離領域１４の深さを確保することが可能となる。
【００４６】
図６は素子分離領域の下部の傾きα２を５度に固定し、上部の傾きα１を変化させた場合に、トランジスタの電流方向と平行な方向に加わる応力の大きさをシミュレーションにより求めた結果を示している。図６において、素子分離領域の上部の深さｄ１は５０ｎｍ、下部の深さｄ２は２５０ｎｍとし、ゲート直下で且つ基板の表面から１０ｎｍの深さの位置における応力を求めている。
【００４７】
図６に示すように素子分離領域の上部の傾きα１を大きくすることにより、チャネル領域に加わる圧縮応力の大きさを小さくすることができる。第２の実施形態における半導体装置は、ｎＭＯＳ領域のトレンチ溝の上部のみ傾きを大きくすればよいため狭い分離幅のトレンチ溝の形成にも対応できる。
【００４８】
以下に、第２の実施形態に係る半導体装置の製造方法について図７を参照して説明する。
【００４９】
まず、図７（ａ）に示すように、シリコンからなる半導体基板１１の上にエッチングマスクとなるシリコン酸化膜４１及びストッパ膜４２を順次形成した後、ストッパ膜４２に複数の開口部４２ａを形成する。
【００５０】
次に、図７（ｂ）に示すように、ｐＭＯＳ領域１３を覆うレジスト膜５１を形成する。続いて、ストッパ膜４２及びレジスト膜５１をマスクとして、シリコン酸化膜４１及び半導体基板１１を臭化水素（ＨＢｒ）ガスをエッチングガスに用いてドライエッチングすることにより上部トレンチ溝１４ｂを形成する。この際に、上部トレンチ溝１４ｂの深さは、最終的に形成する第１のトレンチ溝１４ａの深さの半分以下とすることが好ましい。
【００５１】
次に、図７（ｃ）に示すように、レジスト膜５１を除去した後、半導体基板１１の上面全体を覆うようにテトラエトキシシラン（ＴＥＯＳ）膜を堆積する。続いて、堆積したＴＥＯＳ膜をエッチバックして、ストッパ膜４２の開口部４２ａの側面を覆うサイドウォール５２を形成する。
【００５２】
次に、図７（ｄ）に示すように、ｐＭＯＳ領域１３を覆うレジスト膜５３を形成した後、ストッパ膜４２、サイドウォール５２及びレジスト膜５３をマスクとしてＣｌ２ガスを用いてドライエッチングを行い、下部トレンチ溝１４ｃを形成する。
【００５３】
次に、図８（ａ）に示すように、レジスト膜５３及びサイドウォール５２を除去した後、ｎＭＯＳ領域１２を覆うレジスト膜５４を形成する。続いて、ストッパ膜４２、レジスト膜５４をマスクとしてＣｌ２ガスを用いてドライエッチングを行い、第２のトレンチ溝１５ａを形成する。
【００５４】
次に、図８（ｂ）に示すように、１０００℃〜１２００℃の温度で半導体基板１１を熱処理することにより、第１のトレンチ溝１４ａ及び第２のトレンチ溝１５ａの側壁及び底面に熱酸化膜（図示せず）を形成した後、第１のトレンチ溝１４ａ及び第２のトレンチ溝１５ａが完全に埋め込まれるようにＨＤＰ−ＮＳＧ膜４６を形成する。
【００５５】
次に、図８（ｃ）に示すように、ＨＤＰ−ＮＳＧ膜４６を１０００℃〜１２００℃の温度でアニール処理した後、ＣＭＰ法によりストッパ膜４２が露出するまでＨＤＰ−ＮＳＧ膜４６を研磨する。露出したストッパ膜４２をリン酸で除去することにより第１の素子分離領域１４及び第２の素子分離領域１５が形成される。
【００５６】
次に、図８（ｄ）に示すように、ｎＭＯＳ領域１２にはボロンを注入し、ｐＭＯＳ領域１３にはリンを注入することによりウェルを形成する。続いて、ｎＭＯＳ領域１２には、ゲート酸化膜２１、ゲート電極２２、オフセットスペーサ２３、サイドウォール２４、エクステンション領域２５及びソースドレイン領域２６を有するｎＭＯＳＦＥＴを形成する。また、ｐＭＯＳ領域１３には、ゲート酸化膜３１、ゲート電極３２、オフセットスペーサ３３、サイドウォール３４、エクステンション領域３５及びソースドレイン領域３６を有するｐＭＯＳＦＥＴを形成する。また、図示していないが、必要に応じてソースドレイン領域及びゲート電極のシリサイド化、配線の形成等を行う。
【００５７】
第２の実施形態における半導体装置の製造方法は、第１のトレンチ溝１４ａの上部の傾きのみを大きくすることができ、分離幅が狭いトレンチ溝においてもｎＭＯＳＦＥＴに加わる応力を緩和することができる。
【００５８】
本実施形態においては、上部トレンチ溝１４ｂを形成するのにＨＢｒガスを用い、下部トレンチ溝１４ｃ及び第２のトレンチ溝１５ａを形成するのに塩素ガスを用いることにより傾きを変化させたが、この方法に限らず、α１＞α２≧βとなるようにエッチング条件を選択すればよい。
【００５９】
なお、ｎＭＯＳ領域１２とｐＭＯＳ領域１３との境界部においては、トレンチ溝の底部が平坦ではなく、くさび型のサブトレンチ溝が形成されるおそれがある。しかし、くさび型のトレンチ溝の底部に、ＨＤＰ−ＮＳＧ膜が埋め込まれない部分が発生したとしても、電気的特性に影響を与えることはない。
（第２の実施形態の一変形例）
以下に、第２の実施形態の一変形例について図面を参照して説明する。図９は第２の実施形態の一変形例に係る半導体装置の製造方法を工程順に示している。
【００６０】
まず、図９（ａ）に示すように、シリコンからなる半導体基板１１の上にエッチングマスクとなるシリコン酸化膜４１及びストッパ膜４２を順次形成した後、ストッパ膜４２及びシリコン酸化膜４１を選択的に除去して複数の開口部４２ａを形成する。続いて、半導体基板１１の上面全体を覆うように高温酸化（ＨＴＯ）膜６１を堆積する。
【００６１】
次に、図９（ｂ）に示すように、ｐＭＯＳ領域１３を覆うレジスト膜６２を形成した後、ウェットエッチングを行い、ＨＴＯ膜６１のｎＭＯＳ領域１２に形成された部分を除去する。この際に、シリコン酸化膜４１の開口部４２ａに露出した部分もエッチングされるため、シリコン酸化膜４１がストッパ膜４２の側面よりも後退する。この際、シリコン酸化膜４１の後退量は１０ｎｍ〜３０ｎｍとすることが好ましい。
【００６２】
次に、レジスト膜６２を除去した後、水酸化テトラメチルアンモニウム（ＴＭＡＨ）溶液等の強アルカリ溶液を用いて半導体基板１１の露出分を異方性エッチングする。これにより、上部トレンチ溝１４ｂが形成される。上部トレンチ溝１４ｂの傾きは、ＴＭＡＨ溶液に添加する添加剤の濃度によって制御することができるが、３６度〜４５度とすることができる。また、上部トレンチ溝１４ｂの深さは、シリコン酸化膜４１の後退量とほぼ等しくすることが好ましい。
【００６３】
次に、図１０（ａ）に示すように、ＨＴＯ膜６１をウェットエッチングにより除去した後、ストッパ膜４２をマスクとして半導体基板１１をドライエッチングする。これにより、下部トレンチ溝１４ｃ及び第２のトレンチ溝１５ａが同時に形成される。本変形例においては、上部トレンチ溝１４ｂと下部トレンチ溝１４ｃとをあわせた第１のトレンチ溝１４ａの深さは、上部トレンチ溝１４ｂの深さ分だけ、第２のトレンチ溝１５ａよりも深くなる。
【００６４】
次に、図１０（ｂ）に示すように、１０００℃〜１２００℃の温度で半導体基板１１を熱処理することにより、第１のトレンチ溝１４ａ及び第２のトレンチ溝１５ａの側壁及び底面に熱酸化膜（図示せず）を形成した後、第１のトレンチ溝１４ａ及び第２のトレンチ溝１５ａが完全に埋め込まれるようにＨＤＰ−ＮＳＧ膜４６を形成する。
【００６５】
次に、図１０（ｃ）に示すように、ＨＤＰ−ＮＳＧ膜４６を１０００℃〜１２００℃の温度でアニール処理した後、ＣＭＰ法によりストッパ膜４２が露出するまでＨＤＰ−ＮＳＧ膜４６を研磨する。露出したストッパ膜４２をリン酸で除去することにより第１の素子分離領域１４及び第２の素子分離領域１５が形成される。
【００６６】
次に、図１０（ｄ）に示すように、ｎＭＯＳ領域１２にはボロンを注入し、ｐＭＯＳ領域１３にはリンを注入することによりウェルを形成する。続いて、ｎＭＯＳ領域１２には、ゲート酸化膜２１、ゲート電極２２、オフセットスペーサ２３、サイドウォール２４、エクステンション領域２５及びソースドレイン領域２６を有するｎＭＯＳＦＥＴを形成する。また、ｐＭＯＳ領域１３には、ゲート酸化膜３１、ゲート電極３２、オフセットスペーサ３３、サイドウォール３４、エクステンション領域３５及びソースドレイン領域３６を有するｐＭＯＳＦＥＴを形成する。また、図示していないが、必要に応じてソースドレイン領域及びゲート電極のシリサイド化、配線の形成等を行う。
【００６７】
本変形例の半導体装置の製造方法は、第２の実施形態の半導体装置の製造方法と比較してマスク回数が２回、トレンチ溝を形成するエッチング工程が１回少なくなり工程を簡易化することができる。
【００６８】
なお、下部トレンチ溝１４ｃ及び第２のトレンチ溝１５ａを形成するときのエッチング条件は、下部トレンチ溝１４ｃ及び第２のトレンチ溝１５ａの傾きが、上部トレンチ溝１４ｂの傾きよりも小さくなればどのような条件であってもよい。
【００６９】
なお、ｎＭＯＳ領域１２とｐＭＯＳ領域１３との境界部においては、トレンチ溝の底部が平坦ではなく、くさび型のサブトレンチ溝が形成されるおそれがある。しかし、くさび型のトレンチ溝の底部に、ＨＤＰ−ＮＳＧ膜が埋め込まれない部分が発生したとしても、電気的特性に影響を与えることはない。
【００７０】
各実施形態及び変形例において、素子分離膜としてＨＤＰ−ＮＳＧ膜を用いたが、ＨＤＰ−ＮＳＧ膜に代えてオゾン−テトラエトキシシラン（Ｏ3−ＴＥＯＳ）膜、スピンオングラス（ＳＯＧ）膜若しくはＢＰＳＧ（Boro-phospho silicate glass）膜又はスピンコート法を用いて塗布した後熱処理を行うことにより形成した絶縁膜等を用いてもよい。
【００７１】
また、ストッパ膜としてシリコン窒化膜を用いたが、シリコン酸窒化膜又はポリシリコン膜を用いてもよい。
【産業上の利用可能性】
【００７２】
本発明の半導体装置及びその製造方法は、トランジスタの形成後に熱処理工程等の工程を増やすことなく、ｎＭＯＳトランジスタに加わる圧縮応力を緩和しつつ、ｐＭＯＳトランジスタに圧縮応力を加える構造を有する半導体装置を実現でき、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとを備えた半導体装置及びその製造方法等として有用である。
【図面の簡単な説明】
【００７３】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図２】本発明の第１の実施形態に係る半導体装置のチャネル領域に加わる応力の大きさをシミュレーションにより求めた結果を示すグラフである。
【図３】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図５】本発明の第２の実施形態に係る半導体装置を示す断面図である。
【図６】本発明の第２の実施形態に係る半導体装置のチャネル領域に加わる応力の大きさをシミュレーションにより求めた結果を示すグラフである。
【図７】本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図８】本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図９】本発明の２の実施形態の一変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【図１０】本発明の第２の実施形態の一変形例に係る半導体装置の製造方法を工程順に示す断面図である。
【符号の説明】
【００７４】
１１      半導体基板
１２      ｎＭＯＳ領域
１３      ｐＭＯＳ領域
１４      第１の素子分離領域
１４ａ    第１のトレンチ溝
１４ｂ    上部トレンチ溝
１４ｃ    下部トレンチ溝
１５      第２の素子分離領域
１５ａ    第２のトレンチ溝
２１      ゲート酸化膜
２２      ゲート電極
２３      オフセットスペーサ
２４      サイドウォール
２５      エクステンション領域
２６      ソースドレイン領域
３１      ゲート酸化膜
３２      ゲート電極
３３      オフセットスペーサ
３４      サイドウォール
３５      エクステンション領域
３６      ソースドレイン領域
４１      シリコン酸化膜
４２      ストッパ膜
４２ａ    開口部
４３      レジスト膜
４４      レジスト膜
４６      ＨＤＰ−ＮＳＧ膜
５１      レジスト膜
５２      サイドウォール
５３      レジスト膜
５４      レジスト膜
６１      ＨＴＯ膜
６２      レジスト膜
【図１】
2008192821.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2008192821.tif 000008
【図７】
2008192821.tif 000009
【図８】
2008192821.tif 000010
【図９】
2008192821.tif 000011
【図１０】
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