(57)【要約】【課題】Ｖｃｃを低電圧化したフラッシュメモリで書き込み時のディスターブ耐性を改善する。【解決手段】Ｎ型ウェル内にマトリクス状に形成された複数の不揮発性のメモリセルトランジスタと、マトリクスの各列毎に設けられた副ビット線と、前記Ｎ型ウェルに隣接して形成されたＰ型ウェル内に前記各副ビット線に対応して形成された選択トランジスタとを備えたフラッシュメモリに対して、Ｎウェルとメモリセルトランジスタのドレイン接合との容量カップリングによって昇圧された電圧、または、チップ内部で発生した高電圧を書き込み対象外のメモリセルトランジスタのドレイン電圧として用いる。【選択図】図４
2008192254.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面に形成されたＮ型ウェルと、
該Ｎ型ウェル内にマトリクス状に形成された複数の不揮発性のメモリセルトランジスタと、
前記マトリクス状に形成されたメモリセルトランジスタの複数の列毎に設けられた主ビット線と、
前記マトリクス状に形成されたメモリセルトランジスタの各列毎に設けられ、かつ前記メモリセルトランジスタのドレインと接続された副ビット線と、
前記Ｎ型ウェルに隣接して形成されたＰ型ウェルと、
該Ｐ型ウェル領域内に前記各副ビット線に対応して形成され、対応する副ビット線と前記主ビット線との接続を開閉する選択トランジスタと、
を備えた不揮発性半導体記憶装置。
【請求項２】
前記マトリクス状に形成されたメモリセルトランジスタの各列毎に、少なくとも１つのＭＯＳ構造のトランジスタであるプリチャージ用トランジスタをさらに備えた請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記プリチャージトランジスタは、前記マトリクス状に形成されたメモリセルトランジスタの各列の、一方または両方の端部に形成されている請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリセルトランジスタは、絶縁層を介してチャネル領域の上方に形成されたフローティングゲート、ナノクリスタル層またはシリコン窒化膜等の不導体電荷蓄積層からなる電荷蓄積層と、さらに絶縁層を介して前記電荷蓄積層の上方に形成されたコントロールゲートとを備えた請求項１、請求項２または請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリセルトランジスタは、絶縁層を介してチャネル領域の上方に形成されたフローティングゲートと、さらに絶縁層を介して前記フローティングゲートの上方に形成されたコントロールゲートとを備え、
前記選択トランジスタは、絶縁層を介してチャネル領域の上方に形成されたフローティングゲートと、このフローティングゲートのさらに上方に形成されたコントロールゲートとを備え、前記フローティングゲートとコントロールゲートが電気的に接続されている
請求項１、請求項２または請求項３に記載の不揮発性半導体記憶装置。
【請求項６】
前記メモリセルトランジスタは、絶縁層を介してチャネル領域の上方に形成されたフローティングゲートと、さらに絶縁層を介して前記フローティングゲートの上方に形成されたコントロールゲートとを備え、
前記プリチャージトランジスタは、絶縁層を介してチャネル領域の上方に形成されたフローティングゲートと、このフローティングゲートのさらに上方に形成されたコントロールゲートとを備え、前記フローティングゲートとコントロールゲートが電気的に接続されている
請求項２または請求項３に記載の不揮発性半導体記憶装置。
【請求項７】
前記メモリセルトランジスタは、ソースとドレインとがバンド間トンネル現象によるフローティングゲートへの電子注入の生じ易さにおいて非対称である請求項１乃至請求項６のいずれかに記載の不揮発性半導体記憶装置。
【請求項８】
前記メモリセルトランジスタは、前記ドレイン側ゲート端下部の不純物濃度が前記ソース側ゲート端下部の不純物濃度よりも高いことを特徴とする請求項７に記載の不揮発性半導体記憶装置。
【請求項９】
前記Ｎ型ウェルと前記メモリセルトランジスタのドレインとの接合部に、前記Ｎ型ウェルよりも不純物濃度の高いＮ型不純物層を配置したことを特徴とする請求項７または請求項８に記載の不揮発性半導体記憶装置。
【請求項１０】
請求項１に記載の不揮発性半導体記憶装置に対して、前記Ｎウェル領域と前記複数のメモリセルトランジスタのドレイン接合との容量カップリングによって昇圧された電圧を書き込み対象外の前記メモリセルトランジスタのドレイン電圧として用いる不揮発性半導体記憶装置の書き込み方法。
【請求項１１】
請求項１に記載の不揮発性半導体記憶装置に対して、チップ内部で発生した高電圧を書き込み対象外の前記メモリセルトランジスタのドレイン電圧として用いる不揮発性半導体記憶装置の書き込み方法。
【請求項１２】
請求項２に記載の不揮発性半導体記憶装置に対して、チップ内部で発生した高電圧を書き込み対象外の前記メモリセルトランジスタのドレイン電圧として用いるとともに、前記チップ内部で発生した高電圧を前記プリチャージ専用トランジスタを介して供給する不揮発性半導体記憶装置の書き込み方法。
【請求項１３】
書き込み対象のメモリセルトランジスタのドレイン電圧Ｖｄｐ、前記昇圧された書き込み対象外のメモリセルトランジスタのドレイン電圧Ｖｄｕｐ、ソース電圧Ｖｓ、ウェル電圧Ｖｗｅｌｌ、メモリセルのパンチスルー耐圧ＢＶｄｓ、および、電源電圧Ｖｃｃが、
｜Ｖｄｐ−Ｖｗｅｌｌ｜がホットキャリア発生に必要な電位差、
｜Ｖｇ−Ｖｄｐ｜がＢＴＢＴ発生に必要な電位差、
｜Ｖｓ−Ｖｄｕｐ｜＜ＢＶｄｓ、
Ｖｄｕｐ≧Ｖｓ、Ｖｓ＝Ｖｃｃ、かつ、Ｖｄｐ＝０ｖ
である請求項９乃至請求項１２のいずれかに記載の不揮発性半導体記憶装置の書き込み方法。
【請求項１４】
書き込み対象のメモリセルトランジスタのドレイン電圧Ｖｄｐ、前記昇圧された書き込み対象外のメモリセルトランジスタのドレイン電圧Ｖｄｕｐ、ソース電圧Ｖｓ、ウェル電圧Ｖｗｅｌｌ、メモリセルのパンチスルー耐圧ＢＶｄｓ、および、電源電圧Ｖｃｃが、
｜ＢＶｄｓ｜＞｜Ｖｃｃ｜
｜Ｖｄｐ−Ｖｗｅｌｌ｜がホットキャリア発生に必要な電位差、
｜Ｖｇ−Ｖｄｐ｜がＢＴＢＴ発生に必要な電位差、
｜Ｖｓ−Ｖｄｕｐ｜＜ＢＶｄｓ、
｜Ｖｄｐ−Ｖｓ｜＜ＢＶｄｓ、
Ｖｄｕｐ≧Ｖｓ、Ｖｓ≧Ｖｃｃ、かつ、Ｖｄｐ＝０ｖ
である請求項９乃至請求項１２のいずれかに記載の不揮発性半導体記憶装置の書き込み方法。
【請求項１５】
書き込み対象のメモリセルトランジスタのドレイン電圧Ｖｄｐ、前記昇圧された書き込み対象外のメモリセルトランジスタのドレイン電圧Ｖｄｕｐ、ソース電圧Ｖｓ、ウェル電圧Ｖｗｅｌｌ、メモリセルのパンチスルー耐圧ＢＶｄｓ、および、電源電圧Ｖｃｃが、
｜ＢＶｄｓ｜≦｜Ｖｃｃ｜
｜Ｖｄｐ−Ｖｗｅｌｌ｜がホットキャリア発生に必要な電位差、
｜Ｖｇ−Ｖｄｐ｜がＢＴＢＴ発生に必要な電位差、
｜Ｖｓ−Ｖｄｕｐ｜＜ＢＶｄｓ、
Ｖｄｕｐ≧Ｖｓ、Ｖｓ＜ＢＶｄｓ、かつ、Ｖｄｐ＝０ｖ
である請求項９乃至請求項１２のいずれかに記載の不揮発性半導体記憶装置の書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に消去および書き込み可能な不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
従来より、電気的に消去および書き込み可能な不揮発性半導体記憶装置として、ＮＡＮＤ型とＮＯＲ型が広く採用されているが、近年、ＮＡＮＤ型のみならずＮＯＲ型においても書き込み動作に対する高速化の要求が強まっている。従来のＮＯＲ型は、Ｎ型チャネルトランジスタを採用し、ＣＨＥ  （チャネルホットエレクトロン）注入によって書き込み動作を行っている。しかし、この方法では、書き込み時のセル電流が数百μＡのオーダーで流れるため、同時に書き込みできるセル数を増やすことができず、書き込みスループットを向上することが困難であった。また、ＣＨＥ注入をするためにセルトランジスタのソース−ドレイン間に４Ｖ程度の高電圧を印加する必要があるため、ゲート長方向の微細化の限界が問題となる。
【０００３】
このような問題を解決するために、本願出願人は、Ｐ型チャネルトランジスタおよびＣＨＥ注入に代わりにバンド間トンネル（以下、ＢＴＢＴともいう。）現象を用いた電子注入方式を採用した書き込み技術を既に提案している（例えば、特許文献１）。
【０００４】
図１は従来の不揮発性半導体記憶装置の１ブロックを示す回路図であり、図２は従来の装置のビット線方向の断面図である。この装置構成では、Ｐ型チャネルトランジスタであるメモリセルＭＣ００ａ，・・・，ＭＣｎ０ａ，ＭＣ００ｂ，・・・，ＭＣｎ０ｂ，ＭＣ０１ａ，・・・，ＭＣｎａ，ＭＣ０１ｂ，・・・，ＭＣｎ１ｂ及び選択トランジスタＳＴ０ａ，ＳＴ１ａ，ＳＴ０ｂ，ＳＴ１ｂが同一のＮウェル領域内に形成されている。Ｎウェル領域はブロック毎に分離されており、一つのブロック内では各１本の主ビット線ＭＢＬ０，ＭＢＬ１，・・・に対して２本の副ビット線ＳＢＬ０ａ，ＳＢＬ１ａ，・・・，ＳＢＬ０ｂ，ＳＢＬ１ｂ，・・・が接続されている。
【０００５】
次に、従来の書き込み動作時のタイミング制御方法を図３に示す。図３は、図１におけるメモリセルＭＣｎ０ａを書き込む時の動作に対応させている。
【０００６】
まず、時刻ｔ１において、ワード線ＷＬ＜０＞，・・・，ＷＬ＜ｎ＞、主ビット線ＭＢＬ０，ＭＬＢ１，・・・、選択ゲートＳＧａ，ＳＧｂ，、ソース線ＳＬ、Ｎウェル領域はいずれもＶｃｃに設定される。次に、時刻ｔ２において、選択ＷＬ＜ｎ＞がＶｃｃからＶＰｗｌに昇圧され、Ｎウェル領域がＶｃｃからＶＰｎｗｅｌｌに昇圧される。また、選択ゲートＳＧａはＶｃｃからＶＮｓｇに降圧される。この時、選択ゲートＳＧａ上の選択トランジスタＳＴ０ａ、ＳＴ１ａがオンすることにより、ＳＢＬ０ａおよびＳＢＬ１ａの電位は主ビット線ＭＢＬ０、ＭＢＬ１と同電位のＶｃｃとなる。
【０００７】
一方、非選択ＳＧｂ上の選択トランジスタＳＴ０ｂ、ＳＴ１ｂに接続されているＳＢＬ０ｂおよびＳＢＬ１ｂの電位は、Ｎウェル領域とメモリセルのドレイン接合との容量カップリングによって昇圧される。ただし、昇圧レベルは、ＳＴ０ｂおよびＳＴ１ｂがオンするレベルであるＶｃｃ＋｜Ｖｔｈｐ｜でクランプされる（ＶｔｈｐはＳＴ０ｂおよびＳＴ１ｂのしきい値電圧）。その後、時刻ｔ３において、“０”データ書き込み対象であるＭＢＬ０の電位がＶｃｃから０Ｖになることにより、書き込み対象セルＭＣｎ０ａのドレインに接続しているＳＢＬ０ａの電位も０Ｖとなる。
【０００８】
この時、書き込み選択メモリセルＭＣｎ０ａのワード線はＶＰｗｌとなり、ドレインは０Ｖとなり、ソース線ＳＬはＶｃｃとなり、Ｎウェル領域はＶＰｎｗｅｌｌとなる。そうすると、ドレイン付近で発生したＢＴＢＴ電流において電子がチャネル方向に加速され、正の電圧ＶＰｗｌを印加したワード線側に電子が引き寄せられる。その結果、フローティングゲート内に電子が注入される。これが書き込み動作である。その後、時刻ｔ４においてＭＢＬ０の電位をＶｃｃに戻すことにより書き込み動作は終了し、時刻ｔ５において各電位は初期状態に戻る。
【０００９】
【特許文献１】特開２００６−１５６９２５号公報
【特許文献２】特開２００６−１２８５９４号公報
【特許文献３】特開２００６−２６９６９７号公報
【非特許文献１】「１００Ｍバイト／秒で書けるフラッシュ・メモリを開発」，  味香  夏夫，等，  日経エレクトロニクス，  Ｎｏ．９３８，  １３７−１４８  （２００６）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本出願人による上述の提案により、ソース−ドレイン間への印加電圧をそれ以前のメモリセルトランジスタのそれと比較して低減することができた。しかしながら、依然として、書き込み動作時の非選択のメモリセルトランジスタ、特に選択ワード線上の非選択ビット線に接続するメモリセルトランジスタに対するディスターブの問題が生じ得る。すなわち、ソース−ドレイン間に高電圧を印加することなく、書き込み対象のメモリセルトランジスタには書き込み動作に必要な電圧を印加した上で、書き込み対象外のメモリセルトランジスタにはディスターブが問題にならない程度の書き込み禁止電圧を選択的かつ効率良く印加する方法が強く望まれている。
【００１１】
例えば、図１に示す従来例における書き込み動作を用いて説明すると、書き込み対象外のメモリセルトランジスタＭＣｎ０ａのディスターブの問題が生じ得る。具体的には、選択ワード線ＷＬ＜ｎ＞と同一ワード線上にある書き込み対象外のメモリセルトランジスタＭＣｎ０ｂ、ＭＣｎ１ａ、ＭＣｎ１ｂ・・・においてディスターブの問題が生じる危険性が高い。これは、選択セルであるＭＣｎ０ａと同じ選択ゲートＳＧａによって選択されるＳＢＬ１ａに接続するメモリセルトランジスタＭＣｎ１ａのドレイン電圧はＶｃｃとなり、書き込み対象のメモリセルトランジスタＭＣｎ０ａのドレイン電圧０Ｖと電位差としてはＶｃｃしかないからである。ここで、もしＶｃｃが低電圧、例えば１．８Ｖであると、この１．８Ｖの電圧差によって書き込み選択／非選択の制御を行う必要があるため、選択性が悪化するという問題がある。
【００１２】
また同様に、ソースに印加される電圧もＶｃｃであるため、ソース側にもドレインと同様のディスターブの問題が生じる。このため、ソース側で生じる書込ディスターブに対しても十分な選択性を確保する必要がある。
【００１３】
一方、選択されたメモリセルトランジスタＭＣｎ０ａと異なる選択ゲートＳＧｂによって選択されるＳＢＬ０ｂ、ＳＢＬ１ｂに接続するメモリセルトランジスタＭＣｎ０ｂ、ＭＣｎ１ｂのドレイン電圧は、Ｎウェル領域とメモリセルトランジスタのドレイン接合との容量カップリングによりＶｃｃ＋｜Ｖｔｈｐ｜まで昇圧されるのでＶｃｃより高いレベルとはなる。しかしながら、不揮発性半導体記憶装置全体では、選択されたメモリセルトランジスタと同一選択ゲートで選択されるＳＢＬに接続するメモリセルトランジスタが最もディスターブを強く受けることとなるため、その特性は十分とはいえない。
【００１４】
上述のとおり、書き込み時のディスターブ耐性を改善するためには、書き込み対象外のメモリセルトランジスタのドレイン電位をＶｃｃより高くすることによって選択性を高める必要がある。しかしながら、ＭＢＬ側から高電圧によって充電する方法を採用すると、書き込み対象外の全てのＭＢＬを充電する必要が生じるため、消費電流や高電圧セットアップ時間等のロスが発生することになる。また、この方法では、図１に示すような１本のＭＢＬに対して複数本のＳＢＬがつながる主副ビット線構成を採用した場合、書き込み対象セルと同一ＭＢＬ上のセルには上記高電圧を印加することができないという問題も生じる。従って、上記以外の方法によって、メモリセルトランジスタのソース−ドレイン間電圧を低く抑制しつつ、書き込み対象外のメモリセルトランジスタのドレイン電圧のみＶｃｃより高くすることが強く望まれる。さらに、ソース側で生じる書込ディスタブの改善も求められる。
【課題を解決するための手段】
【００１５】
請求項１の発明は、半導体基板の表面に形成されたＮ型ウェルと、該Ｎ型ウェル内にマトリクス状に形成された複数の不揮発性のメモリセルトランジスタと、前記マトリクス状に形成されたメモリセルトランジスタの複数の列毎に設けられた主ビット線と、前記マトリクス状に形成されたメモリセルトランジスタの各列毎に設けられ、かつ前記メモリセルトランジスタのドレインと接続された副ビット線と、前記Ｎ型ウェルに隣接して形成されたＰ型ウェルと、該Ｐ型ウェル領域内に前記各副ビット線に対応して形成され、対応する副ビット線と前記主ビット線との接続を開閉する選択トランジスタと、を備えた不揮発性半導体記憶装置である。
【００１６】
請求項２の発明は、請求項１の発明において、前記マトリクス状に形成されたメモリセルトランジスタの各列毎に、少なくとも１つのＭＯＳ構造のトランジスタであるプリチャージ用トランジスタをさらに備えたことを特徴とする。
【００１７】
請求項３の発明は、請求項２の発明において、前記プリチャージトランジスタは、前記マトリクス状に形成されたメモリセルトランジスタの各列の、一方または両方の端部に形成されていることを特徴とする。
【００１８】
請求項４の発明は、請求項１〜３の発明において、前記メモリセルトランジスタは、絶縁層を介してチャネル領域の上方に形成されたフローティングゲート、ナノクリスタル層またはシリコン窒化膜等の不導体電荷蓄積層からなる電荷蓄積層と、さらに絶縁層を介して前記電荷蓄積層の上方に形成されたコントロールゲートとを備えていることを特徴とする。
【００１９】
請求項５の発明は、請求項１〜３の発明において、前記メモリセルトランジスタは、絶縁層を介してチャネル領域の上方に形成されたフローティングゲートと、さらに絶縁層を介して前記フローティングゲートの上方に形成されたコントロールゲートとを備え、前記選択トランジスタは、絶縁層を介してチャネル領域の上方に形成されたフローティングゲートと、このフローティングゲートのさらに上方に形成されたコントロールゲートとを備え、前記フローティングゲートとコントロールゲートが電気的に接続されていることを特徴とする。
【００２０】
請求項６の発明は、請求項２，３の発明において、絶縁層を介してチャネル領域の上方に形成されたフローティングゲートと、さらに絶縁層を介して前記フローティングゲートの上方に形成されたコントロールゲートとを備え、前記プリチャージトランジスタは、絶縁層を介してチャネル領域の上方に形成されたフローティングゲートと、このフローティングゲートのさらに上方に形成されたコントロールゲートとを備え、前記フローティングゲートとコントロールゲートが電気的に接続されていることを特徴とする。
【００２１】
請求項７の発明は、請求項１〜６の発明において、前記メモリセルトランジスタは、ソースとドレインとがバンド間トンネル現象の生じ易さにおいて非対称であることを特徴とする。
【００２２】
請求項８の発明は、請求項７の発明において、前記メモリセルトランジスタは、前記ドレイン側ゲート端下部の不純物濃度が前記ソース側ゲート端下部の不純物濃度よりも高いことを特徴とする。
【００２３】
請求項９の発明は、請求項７、８の発明において、前記Ｎ型ウェルと前記メモリセルトランジスタのドレインとの接合部に、前記Ｎ型ウェルよりも不純物濃度の高いＮ型不純物層を配置したことを特徴とする。
【００２４】
請求項１０の発明は、請求項１に記載の不揮発性半導体記憶装置に対して、前記Ｎウェル領域と前記複数のメモリセルトランジスタのドレイン接合との容量カップリングによって昇圧された電圧を書き込み対象外の前記メモリセルトランジスタのドレイン電圧として用いる不揮発性半導体記憶装置の書き込み方法である。
【００２５】
請求項１１の発明は、請求項１に記載の不揮発性半導体記憶装置に対して、チップ内部で発生した高電圧を書き込み対象外の前記メモリセルトランジスタのドレイン電圧として用いる不揮発性半導体記憶装置の書き込み方法である。
【００２６】
請求項１２の発明は、請求項２に記載の不揮発性半導体記憶装置に対して、チップ内部で発生した高電圧を書き込み対象外の前記メモリセルトランジスタのドレイン電圧として用いるとともに、前記チップ内部で発生した高電圧を前記プリチャージ専用トランジスタを介して供給する不揮発性半導体記憶装置の書き込み方法である。
【００２７】
請求項１３の発明は、請求項９〜１２の発明において、書き込み対象のメモリセルトランジスタのドレイン電圧Ｖｄｐ、前記昇圧された書き込み対象外のメモリセルトランジスタのドレイン電圧Ｖｄｕｐ、ソース電圧Ｖｓ、ウェル電圧Ｖｗｅｌｌ、メモリセルのパンチスルー耐圧ＢＶｄｓ、および、電源電圧Ｖｃｃが、｜Ｖｄｐ−Ｖｗｅｌｌ｜がホットキャリア発生に必要な電位差、｜Ｖｇ−Ｖｄｐ｜がＢＴＢＴ発生に必要な電位差、｜Ｖｓ−Ｖｄｕｐ｜＜ＢＶｄｓ、Ｖｄｕｐ≧Ｖｓ、Ｖｓ＝Ｖｃｃ、かつ、Ｖｄｐ＝０ｖであることを特徴とする。
【００２８】
請求項１４の発明は、請求項９〜１２の発明において、書き込み対象のメモリセルトランジスタのドレイン電圧Ｖｄｐ、前記昇圧された書き込み対象外のメモリセルトランジスタのドレイン電圧Ｖｄｕｐ、ソース電圧Ｖｓ、ウェル電圧Ｖｗｅｌｌ、メモリセルのパンチスルー耐圧ＢＶｄｓ、および、電源電圧Ｖｃｃが、｜ＢＶｄｓ｜＞｜Ｖｃｃ｜、｜Ｖｄｐ−Ｖｗｅｌｌ｜がホットキャリア発生に必要な電位差、｜Ｖｇ−Ｖｄｐ｜がＢＴＢＴ発生に必要な電位差、｜Ｖｓ−Ｖｄｕｐ｜＜ＢＶｄｓ、｜Ｖｄｐ−Ｖｓ｜＜ＢＶｄｓ、Ｖｄｕｐ≧Ｖｓ、Ｖｓ≧Ｖｃｃ、かつ、Ｖｄｐ＝０ｖであることを特徴とする。
【００２９】
請求項１５の発明は、請求項９〜１２の発明において、書き込み対象のメモリセルトランジスタのドレイン電圧Ｖｄｐ、前記昇圧された書き込み対象外のメモリセルトランジスタのドレイン電圧Ｖｄｕｐ、ソース電圧Ｖｓ、ウェル電圧Ｖｗｅｌｌ、メモリセルのパンチスルー耐圧ＢＶｄｓ、および、電源電圧Ｖｃｃが、｜ＢＶｄｓ｜≦｜Ｖｃｃ｜、｜Ｖｄｐ−Ｖｗｅｌｌ｜がホットキャリア発生に必要な電位差、｜Ｖｇ−Ｖｄｐ｜がＢＴＢＴ発生に必要な電位差、｜Ｖｓ−Ｖｄｕｐ｜＜ＢＶｄｓ、Ｖｄｕｐ≧Ｖｓ、Ｖｓ＜ＢＶｄｓ、かつ、Ｖｄｐ＝０ｖであることを特徴とする。
【００３０】
［作用］
本発明によれば、選択トランジスタが従来のようなＰ型チャネルトランジスタではなくＮ型チャネルトランジスタに変更される。これにより、書き込み対象外のメモリセルのドレイン電圧をＶｃｃより高くしても、書き込み対象外のメモリセルに接続する副ビット線を選択する選択トランジスタのみを選択的にオフすることが可能となり、書き込み禁止電圧の高電圧を保持できる。なお、メモリセル領域と選択トランジスタ領域でウエル分離が必要となるが、従来においても異なるブロック間においてはウエル分離領域が必要であるため、特にエリアペナルティが発生することはない。
【００３１】
本発明によれば、書き込み対象外のメモリセルのドレイン電圧をＶｃｃより高くしても、書き込み対象外のメモリセルに接続する副ビット線を選択する選択トランジスタのみを選択的にオフすることが可能となり、書き込み禁止電圧の高電圧を保持できる。なお、メモリセル領域と選択トランジスタ領域でウエル分離が必要となるが、従来においても異なるブロック間においてはウエル分離領域が必要であるため、特にエリアペナルティが発生することはない。また、前記容量カップリングによって昇圧された電圧を書き込み対象外のメモリセルトランジスタのドレイン電圧として用いるため、比較的単純な装置構成でも上記の効果を得ることが可能となる。
【００３２】
本発明によれば、書き込み対象外のメモリセルのドレイン電圧をＶｃｃより高くしても、書き込み対象外のメモリセルに接続する副ビット線を選択する選択トランジスタのみを選択的にオフすることが可能となり、書き込み禁止電圧の高電圧を保持できる。なお、メモリセル領域と選択トランジスタ領域でウエル分離が必要となるが、従来においても異なるブロック間においてはウエル分離領域が必要であるため、特にエリアペナルティが発生することはない。また、ソース線側から供給され、チップ内部で発生した高電圧を書き込み対象外の前記メモリセルトランジスタのドレイン電圧として用いるため、電圧制御性がよいという点で有利である。なお、チップ内部のチャージポンプ回路によって高電圧を供給する場合であっても、１つのブロック分のソース線を充電するだけであるため、消費電流の問題や、高電圧セットアップ時間の問題を実質的に生じさせない。
【００３３】
ところで、ソース線側から高電圧を供給する手法としては、非選択ワード線（非選択ＷＬ）上のメモリセルのチャネルを介して充電する方法と、ブロック端に配置したプリチャージ専用Ｐ型チャネルトランジスタのチャネルを介して充電する方法を用いることができる。
【発明の効果】
【００３４】
本発明によれば、書き込み対象のメモリセルトランジスタのソース−ドレイン間電圧を低くしたときでも、書き込み対象外のメモリセルトランジスタのドレイン電圧をＶｃｃより高く設定することができる。従って、書き込み対象のメモリセルトランジスタのドレイン電圧と書き込み対象外のメモリセルトランジスタのドレイン電圧の電圧差を大きくすることができるため、書き込み時のディスターブマージンを向上することができる。また、ソース−ドレイン間電圧を抑制することができるので、メモリセルトランジスタのゲート長方向の微細化を図ることもできる。
【００３５】
また、この発明によれば、ソース側の構造を、ドレイン側に比べて書き込みが起こりにくい構造とすることにより、ソース側で生じる書込ディスターブを効果的に抑制することができる。
【発明を実施するための最良の形態】
【００３６】
第１の実施形態に係る不揮発性半導体記憶装置を、図４〜図６を参照して説明する。
図４は本実施形態の不揮発性半導体記憶装置の１ブロックを示す回路図であり、図５は本装置のビット線方向の断面図である。この装置構成では、Ｐ型チャネルトランジスタであるメモリセルトランジスタ（以下、単にメモリセルともいう。）ＭＣ００ａ，・・・，ＭＣｎ０ａ，ＭＣ００ｂ，・・・，ＭＣｎ０ｂ，ＭＣ０１ａ，・・・，ＭＣｎａ，ＭＣ０１ｂ，・・・，ＭＣｎ１ｂ，・・・がＮ型ウェル領域内に形成され、Ｎ型トランジスタである選択トランジスタＳＴ０ａ，ＳＴ１ａ，ＳＴ０ｂ，ＳＴ１ｂ，・・・が前記Ｎ型ウェル領域にビット線方向の上下に隣接するＰ型ウェル領域内に形成されている。また、本実施形態では、ビット線方向に隣接する２つのブロック（Ｎ型ウェル）が、それぞれの選択トランジスタを配置するＰ型ウェル領域を共有しているため、装置全体の占める面積が低減されている。なお、本実施形態においては、一つのブロック内では各１本の主ビット線ＭＢＬ０，ＭＢＬ１，・・・に対して２本の副ビット線ＳＢＬ０ａ，ＳＢＬ１ａ，・・・，ＳＢＬ０ｂ，ＳＢＬ１ｂ，・・・が接続されているが、本発明はこれに限定されない。例えば、副ビット線が１本又は４本であっても本発明の実質的な効果を発揮することができる。
【００３７】
次に、本実施形態における書き込み動作時のタイミング制御方法を図６Ａに示す。ここで、図６Ａは、図４におけるメモリセルＭＣｎ０ａを書き込む時の動作を示す。
【００３８】
まず、時刻ｔ１において、ワード線ＷＬ＜０＞，・・・，ＷＬ＜ｎ＞、主ビット線ＭＢＬ０，ＭＬＢ１，・・・、ソース線ＳＬ、およびＮ型ウェル領域にはＶｃｃが印加され、選択ゲートＳＧａ，ＳＧｂは０Ｖに設定される。この時、選択トランジスタＳＴ０ａ、ＳＴ１ａ，ＳＴ０ｂ，ＳＴ１ｂ・・・は全てオフ状態であるので、全ての副ビット線ＳＢＬ０ａ，ＳＴＬ０ｂ，ＳＢＬ１ａ，ＳＢＬ１ｂ，・・・はフローティング状態となっている。
【００３９】
次に、時刻ｔ２において、選択ワード線ＷＬ＜ｎ＞がＶｃｃからＶＰｗｌに昇圧され、非選択ＷＬ＜０＞，・・・，ＷＬ＜ｎ−１＞がＶｃｃからＶＰｕｗｌに昇圧され、Ｎ型ウェル領域がＶｃｃからＶＰｎｗｅｌｌに昇圧され、さらに選択ゲートＳＧａが０ＶからＶｃｃに昇圧される。この時、選択ゲートＳＧａ上の選択トランジスタＳＴ０ａ、ＳＴ１ａ，・・・がオンすることにより、副ビット線ＳＢＬ０ａ、ＳＢＬ１ａ，・・・の電位は主ビット線ＭＢＬ０、ＭＢＬ１電位のＶｃｃから選択トランジスタのしきい値電圧Ｖｔｈｎだけ低下したＶｃｃ−Ｖｔｈｎとなり、さらにカップリングにより、α・ＶＰｎｗｅｌｌとなる（αはカップリング係数）。一方、非選択ＳＧｂ上の選択トランジスタＳＴ０ｂ，ＳＴ１ｂ，・・・に接続している副ビット線ＳＢＬ０ｂ，ＳＢＬ１ｂ，・・・の電位はＮ型ウェル領域とメモリセルのドレイン接合との容量カップリングによって昇圧されることとなる。ここで、カップリング係数をαとすると、その電位は、αにＶＰｎｗｅｌｌを乗じた値（α・ＶＰｎｗｅｌｌ）となる。また、非選択ワード線ＷＬ（非選択ＷＬ）電位のＶＰｕｗｌは、前記ドレイン電圧値α・ＶＰｎｗｅｌｌによって非選択ＷＬ上のメモリセルがオンしないように設定される。
【００４０】
その後、時刻ｔ３において、“０”データの書き込み対象であるＭＢＬ０の電位がＶｃｃから０Ｖに降下することにより、書き込み対象のメモリセルＭＣｎ０ａのドレインと接続している副ビット線ＳＢＬ０ａの電位が０Ｖになる。この時、書き込み選択メモリセルＭＣｎ０ａのワード線がＶＰｗｌとなり、ドレインは０Ｖとなり、ソース線ＳＬはＶｃｃとなり、Ｎ型ウェル領域はＶＰｎｗｅｌｌとなる。従って、ドレイン付近で発生したＢＴＢＴ電流のうち、電子がチャネル方向に加速され、正の電圧ＶＰｗｌが印加されたワード線側に電子が引き寄せられるため、フローティングゲート内に電子が注入される。書き込み動作はこのように行われる。その後、時刻ｔ４において、ＭＢＬ０の電位がＶｃｃに戻されることにより書き込み動作は終了し、時刻ｔ５において各電位は初期状態に戻る。
【００４１】
本実施形態においては、書き込み対象外のメモリセルＭＣｎ０ｂ、ＭＣｎ１ａ、ＭＣｎ１ｂ・・・のドレイン電圧は全てα・ＶＰｎｗｅｌｌとなるため、均一化される。カップリング係数αはＳＢＬの配線容量と、Ｎ型ウェル領域とドレイン接合容量との比によって定まる。例えば、ＶＰｎｗｅｌｌ＝６Ｖ、カップリング係数α＝０．５（容量比１：１）の場合は、書き込み対象外のメモリセルのドレイン電圧は３Ｖまで昇圧されることとなる。仮にＶｃｃ＝１．８Ｖである場合は、書き込み対象のメモリセルのソース−ドレイン間電圧は１．８Ｖとなり、書き込み対象外のメモリセルのソース−ドレイン間電圧はα・ＶＰｎｗｅｌｌ−Ｖｃｃ＝１．２Ｖとなる。このように、ソース−ドレイン間電圧を低く抑制した状態で、書き込み対象外のメモリセルのドレイン電圧を３Ｖまで高くすることができる。
【００４２】
ところで、カップリング係数α及び書き込み時のＮ型ウェル領域の電圧ＶＰｎｗｅｌｌに依存するので、書き込み対象外のメモリセルトランジスタのドレイン電圧を独立に制御することは比較的困難である。そこで、次に示すような別の制御方法もある。
【００４３】
図６Ｂは、本実施形態におけるもう一つの書き込み動作時の制御方法を示すタイミング図である。図６Ａの場合と異なる点は、書き込み対象外のメモリセルのドレイン電圧の印加方法である。図６Ｂは、図４におけるメモリセルＭＣｎ０ａを書き込む時の動作を示す。
【００４４】
まず、時刻ｔ１において、ワード線ＷＬ＜０＞，・・・，ＷＬ＜ｎ＞、ソース線ＳＬ、およびＮ型ウェル領域にはＶｃｃが印加される。また、選択ゲートＳＧａ，ＳＧｂは０Ｖに設定され、“０”データの書き込み対象である選択主ビット線ＭＢＬ０は０Ｖに設定され、それ以外の書き込み対象外のＭＢＬはＶｃｃに設定される。この時、選択トランジスタＳＴ０ａ、ＳＴ１ａ，ＳＴ０ｂ，ＳＴ１ｂ・・・は全てオフ状態であるので、全ての副ビット線ＳＢＬ０ａ，ＳＴＬ０ｂ，ＳＢＬ１ａ，ＳＢＬ１ｂ，・・・はフローティング状態となっている。
【００４５】
次に、時刻ｔ２において、非選択ＷＬ＜０＞，・・・，ＷＬ＜ｎ−１＞がＶｃｃからＶＮｕｗｌに降圧され、ＳＬがＶｃｃからＶＰｉｎｈｉｂｉｔに昇圧され、Ｎ型ウェル領域がＶｃｃからＶＰｎｗｅｌｌに昇圧される。非選択ＷＬレベルであるＶＮｕｗｌは、非選択ＷＬ上のメモリセルがオンする程度に設定される。この時、非選択ＷＬ上のメモリセルがオンすることにより、全ての副ビット線ＳＢＬ０ａ、ＳＢＬ１ａ，・・・の電位はＳＬ電位と同じ電位であるＶＰｉｎｈｉｂｉｔに充電される。
【００４６】
時刻ｔ３において、非選択ＷＬ＜０＞，・・・，ＷＬ＜ｎ−１＞がＶＮｕｗｌからＶＰｕｗｌに昇圧され、非選択ＷＬ上のメモリセルはカットオフされる。その後、時刻ｔ４において、ＳＬの電位がＶＰｉｎｈｉｂｉｔからＶｃｃに降圧され、時刻ｔ５において選択ＷＬ＜ｎ＞がＶｃｃからＶＰｗｌに昇圧される。さらに、時刻ｔ６において選択ゲートＳＧａが０ＶからＶｃｃに昇圧されることにより、選択トランジスタＳＴ０ａがオンし、書き込み対象のメモリセルＭＣｎ０ａのドレインが接続している副ビット線ＳＢＬ０ａの電位が０Ｖとなる。
【００４７】
一方、主ビット線ＭＢＬ１がＶｃｃであり、選択トランジスタＳＴ１ａがオフ状態であるため、選択ゲートＳＧａによって選ばれる書き込み対象外の副ビット線ＳＢＬ１ａの電圧は、ＶＰｉｎｈｉｂｉｔで保持される。その後、時刻ｔ５において、書き込み選択メモリセルＭＣｎ０ａのワード線はＶＰｗｌとなる。この時、ドレインＭＢＬ０は０Ｖであり、ソース線ＳＬはＶｃｃであり、Ｎ型ウェル領域はＶＰｎｗｅｌｌとなる。ドレイン付近で発生したＢＴＢＴ電流のうち、電子がチャネル方向に加速され、正の電圧ＶＰｗｌが印加されたワード線側に電子が引き寄せられることにより、フローティングゲート内に電子が注入される。書き込み動作はこのように行われる。その後、時刻ｔ７において、各電位は初期状態に戻る。
【００４８】
本制御方法においては、書き込み対象外のメモリセルトランジスタＭＣｎ０ｂ、ＭＣｎ１ａ、ＭＣｎ１ｂ・・・のドレイン電圧は、全てＶＰｉｎｈｉｂｉｔとなるため、均一化される。例えば、Ｖｃｃ＝１．８Ｖ、ＶＰｉｎｈｉｂｉｔ＝３．６Ｖの場合は、書き込み対象のメモリセルのソース−ドレイン間電圧は１．８Ｖとなる。このように、書き込み対象外のメモリセルのソース−ドレイン間電圧がＶＰｉｎｈｉｂｉｔ−Ｖｃｃ＝１．８Ｖに抑制された状態で、書き込み対象外のメモリセルのドレイン電圧を３．６Ｖまで高くすることができる。書き込み対象外のメモリセルのドレイン電圧が、内部チャージポンプによって発生した一定電圧ＶＰｉｎｈｉｂｉｔに維持されるため、本制御方法は、Ｎ型ウェル領域とメモリセルのドレイン接合との容量カップリングで昇圧して供給する場合よりも制御性に優れている。
【００４９】
次に、第２の実施形態に係る不揮発性半導体記憶装置を、図７〜図９を参照して説明する。  
図７は本実施形態の不揮発性半導体記憶装置の１ブロックを示す回路図であり、図８は、本装置のビット線方向の断面図である。第１の実施形態と異なる点は、ワード線ＷＬ＜０＞，・・・，ＷＬ＜ｎ＞の領域を挟む位置にプリチャージ専用トランジスタ（Ｐ型チャネルトランジスタ）を設けたことである。メモリセルトランジスタＭＣ００ａ，・・・，ＭＣｎ０ａ，ＭＣ００ｂ，・・・，ＭＣｎ０ｂ，ＭＣ０１ａ，・・・，ＭＣｎａ，ＭＣ０１ｂ，・・・，ＭＣｎ１ｂ，・・・は、Ｎ型ウェル領域内に形成されたＰ型チャネルトランジスタであり、選択トランジスタＳＴ０ａ，ＳＴ１ａ，ＳＴ０ｂ，ＳＴ１ｂ，・・・はＰ型ウェル領域内に形成されたＮ型チャネルトランジスタである。また、本実施形態では、ビット線方向に隣接する２つのブロック（Ｎ型ウェル）が、それぞれの選択トランジスタを配置するＰ型ウェル領域を共有しているため、装置全体の占める面積が低減されている
本実施形態では、プリチャージ専用トランジスタＰＣＧの選択ゲートは、図７に示すように、ブロック上下端に各々１本ずつ配置されているが、この選択ゲートＰＣＧは電気的にショートしているため、いずれか一方のみを配置してもよい。また、図８に示すように、メモリセル領域との段差を低減するため、プリチャージ専用トランジスタＰＣＴ，ＰＣＧ及び選択トランジスタＳＴ０ａ，ＳＴ１ａ，ＳＴ０ｂ，ＳＴ１ｂ，・・・は、メモリセルと同様のポリ（多層）構造を有している。ただし、コントロールゲートとフローティングゲートをコンタクトでショートすることにより、電気的には通常の１ポリ（単層）構造のトランジスタと実質的に同じとなる。一つのブロック内では、１本の主ビット線ＭＢＬ０，ＭＢＬ１，・・・に２本の副ビット線ＳＢＬ０ａ、ＳＢＬ１ａ，・・・が接続されている。なお、本実施形態においては、１本の主ビット線ＭＢＬ０，ＭＢＬ１，・・・に対して２本の副ビット線ＳＢＬ０ａ，ＳＢＬ１ａ，・・・，ＳＢＬ０ｂ，ＳＢＬ１ｂ，・・・が接続されているが、本発明はこれに限定されない。例えば、副ビット線が１本又は４本であっても本発明の実質的な効果を発揮することができる。
【００５０】
なお、図８に示すように、本実施形態では、メモリセルＭＣ００ａ，・・・，ＭＣｎ０ａ，ＭＣ００ｂ，・・・，ＭＣｎ０ｂ，ＭＣ０１ａ，・・・，ＭＣｎａ，ＭＣ０１ｂ，・・・，ＭＣｎ１ｂ，・・・には、絶縁層を介してチャネル領域の上方にフローティングゲートが形成されており、さらに、そのフローティングゲートの上方にコントロールゲートであるワード線ＷＬ＜０＞，・・・，ＷＬ＜ｎ＞が形成されている。また、本実施形態では、選択トランジスタＳＴ０ａ，ＳＴ１ａ，ＳＴ０ｂ，ＳＴ１ｂ，・・・には、絶縁層を介してチャネル領域の上方にフローティングゲートが形成されており、さらに、そのフローティングゲートの上方にコントロールゲートである選択ゲートＳＧ１Ａ，ＳＧ０Ｂ，ＳＧ１Ｂ,ＳＧ０Ｃ,・・・が形成されている。ここで、上述のとおり、選択トランジスタＳＴ０ａ，ＳＴ１ａ，ＳＴ０ｂ，ＳＴ１ｂ，・・・におけるフローティングゲートと選択ゲートとは電気的に接続されている。
【００５１】
次に、本実施形態における書き込み動作時のタイミング制御方法を図９Ａに示す。ここで、図９Ａは、図７におけるメモリセルＭＣｎ０ａを書き込む時の動作を示す。
【００５２】
まず、時刻ｔ１において、ワード線ワード線ＷＬ＜０＞，・・・，ＷＬ＜ｎ＞、主ビット線ＭＢＬＭＢＬ０，ＭＬＢ１，・・・、ソース線ＳＬ、Ｎ型ウェル領域、およびプリチャージ専用トランジスタ選択ゲートＰＣＧにはＶｃｃが印加され、選択ゲートＳＧａ，ＳＧｂは０Ｖに設定される。この時、選択トランジスタＳＴ０ａ、ＳＴ１ａ，ＳＴ０ｂ，ＳＴ１ｂ・・・は全てオフ状態であるので、全ての副ビット線ＳＢＬ０ａ，ＳＴＬ０ｂ，ＳＢＬ１ａ，ＳＢＬ１ｂ，・・・はフローティング状態となっている。
【００５３】
時刻ｔ２において、選択ワード線ＷＬ＜ｎ＞がＶｃｃからＶＰｗｌに昇圧され、非選択ワード線ＷＬＷＬ＜０＞，・・・，ＷＬ＜ｎ−１＞がＶｃｃからＶＰｕｗｌに昇圧され、Ｎ型ウェル領域がＶｃｃからＶＰｎｗｅｌｌに昇圧される。また、同じく選択ゲートＳＧａは０ＶからＶｃｃに昇圧され、プリチャージ専用トランジスタ選択ゲートＰＣＧはＶｃｃからＶＰｐｃｇに昇圧される。この時、選択ゲートＳＧａ上の選択トランジスタＳＴ０ａ、ＳＴ１ａ，・・・がオンすることにより、副ビット線ＳＢＬ０ａ、ＳＢＬ１ａの電位は主ビット線ＭＢＬ０、ＭＢＬ１電位のＶｃｃから選択トランジスタのしきい値電圧Ｖｔｈｎだけ低下したＶｃｃ−Ｖｔｈｎとなる。一方、非選択ＳＧｂ上の選択トランジスタＳＴ０ｂ、ＳＴ１ｂ，・・・に接続している副ビット線ＳＢＬ０ｂ、ＳＢＬ１ｂの電位はＮ型ウェル領域とメモリセルのドレイン接合との容量カップリングで昇圧されることとなる。ここで、カップリング係数をαとするとその電位は、αにＶＰｎｗｅｌｌを乗じた値（α・ＶＰｎｗｅｌｌ）となる。非選択ワード線（非選択ＷＬ）電位のＶＰｕｗｌおよびプリチャージ専用トランジスタ選択ゲートＰＣＧ電位のＶＰｐｃｇは、前記ドレイン電圧α・ＶＰｎｗｅｌｌによって非選択ＷＬ上のメモリセルおよびプリチャージ専用トランジスタがオンしないように設定される。
【００５４】
その後、時刻ｔ３において、“０”データの書き込み対象であるＭＢＬ０の電位がＶｃｃから０Ｖに降下することにより、書き込み対象のメモリセルＭＣｎ０ａのドレインと接続している副ビット線ＳＢＬ０ａの電位が０Ｖになる。この時、書き込み選択メモリセルＭＣｎ０ａのワード線はＶＰｗｌとなり、ドレインは０Ｖとなり、ソース線ＳＬはＶｃｃとなり、Ｎ型ウェル領域はＶＰｎｗｅｌｌとなる。従って、ドレイン付近で発生したＢＴＢＴ電流のうち、電子がチャネル方向に加速され、正の電圧ＶＰｗｌが印加されたワード線側に電子が引き寄せられるため、フローティングゲート内に電子が注入される。書き込み動作はこのように行われる。その後、時刻ｔ４においてＭＢＬ０の電位をＶｃｃに戻されることにより書き込み動作は終了し、時刻ｔ５において各電位は初期状態に戻る。
【００５５】
本実施形態においては、書き込み対象外のメモリセルＭＣｎ０ｂ、ＭＣｎ１ａ、ＭＣｎ１ｂ・・・のドレイン電圧は全てα・ＶＰｎｗｅｌｌとなるため、均一化される。カップリング係数αはＳＢＬの配線容量と、Ｎ型ウェル領域とドレイン接合容量との比によって定まる。例えば、ＶＰｎｗｅｌｌ＝６Ｖ、カップリング係数α＝０．５（容量比１：１）の場合は、書き込み対象外のメモリセルのドレイン電圧は３Ｖまで昇圧されることとなる。仮にＶｃｃ＝１．８Ｖである場合は、書き込み対象のメモリセルのソース−ドレイン間電圧は１．８Ｖとなり、書き込み対象外のメモリセルのソース−ドレイン間電圧はα・ＶＰｎｗｅｌｌ−Ｖｃｃ＝１．２Ｖとなる。このように、ソース−ドレイン間電圧を低く抑制した状態で、書き込み対象外のメモリセルのドレイン電圧を３Ｖまで高くすることができる。
【００５６】
ところで、本実施形態においてもカップリング係数α及び書き込み時のＮ型ウェル領域の電圧ＶＰｎｗｅｌｌに依存するので、書き込み対象外のメモリセルトランジスタのドレイン電圧を独立に制御することは比較的困難である。そこで、次に示すような別の制御方法もある。
【００５７】
図９Ｂは、本実施形態におけるもう一つの書き込み動作時の制御方法を示すタイミング図である。図９Ａの場合と異なる点は、書き込み対象外のメモリセルのドレイン電圧の印加方法である。図９Ｂは、図７におけるメモリセルＭＣｎ０ａを書き込む時の動作を示す。
【００５８】
まず、時刻ｔ１において、ワード線ＷＬ＜０＞，・・・，ＷＬ＜ｎ＞、ソース線ＳＬ、Ｎ型ウェル領域、およびプリチャージ専用トランジスタ選択ゲートＰＣＧにはＶｃｃが印加される。また、選択ゲートＳＧａ，ＳＧｂは０Ｖに設定され、“０”データの書き込み対象である選択主ビット線ＭＢＬ０は０Ｖに設定され、それ以外の書き込み対象外のＭＢＬはＶｃｃに設定される。この時、選択トランジスタＳＴ０ａ、ＳＴ１ａ，ＳＴ０ｂ，ＳＴ１ｂ・・・は全てオフ状態であるので、全ての副ビット線ＳＢＬ０ａ，ＳＴＬ０ｂ，ＳＢＬ１ａ，ＳＢＬ１ｂ，・・・はフローティング状態となっている。
【００５９】
次に、時刻ｔ２において、プリチャージ専用トランジスタ選択ゲートＰＣＧがＶｃｃから０Ｖに降圧され、非選択ＷＬ＜０＞，・・・，ＷＬ＜ｎ−１＞がＶｃｃからＶＰｕｗｌに昇圧され、ソース線ＳＬがＶｃｃからＶＰｉｎｈｉｂｉｔに昇圧され、Ｎ型ウェル領域がＶｃｃからＶＰｎｗｅｌｌに昇圧される。この時、プリチャージ専用トランジスタがオンすることで、全ての副ビット線ＳＢＬ０ａ、ＳＢＬ１ａ，・・・の電位はソース線ＳＬの電位と同じ電位であるＶＰｉｎｈｉｂｉｔに充電される。また、非選択ＷＬ電位のＶＰｕｗｌは、前記ドレイン電圧ＶＰｉｎｈｉｂｉｔによって非選択ＷＬ上のセルがオンしないように設定される。その後、時刻ｔ３において、プリチャージ専用トランジスタ選択ゲートＰＣＧが０ＶからＶＰｐｃｇに昇圧され、プリチャージ専用トランジスタはカットオフされる。なお、本実施形態では、時刻ｔ２において、プリチャージ専用トランジスタ選択ゲートＰＣＧがＶｃｃから０Ｖに降圧されているが、電位差として不十分な場合は、−２Ｖ程度まで変更することも有効である。
【００６０】
時刻ｔ４において、ソース線ＳＬの電位がＶＰｉｎｈｉｂｉｔからＶｃｃに降圧され、時刻ｔ５において選択ＷＬ＜ｎ＞がＶｃｃからＶＰｗｌに昇圧される。さらに、時刻ｔ６において選択ゲートＳＧａが０ＶからＶｃｃに昇圧されることにより、選択トランジスタＳＴ０ａがオンし、書き込み対象のメモリセルＭＣｎ０ａのドレインが接続している副ビット線ＳＢＬ０ａの電位が０Ｖとなる。
【００６１】
一方、主ビット線ＭＢＬ１がＶｃｃであり、選択トランジスタＳＴ１ａがオフ状態であるため、選択ゲートＳＧａによって選ばれる書き込み対象外の副ビット線ＳＢＬ１ａの電圧はＶＰｉｎｈｉｂｉｔで保持される。その後、時刻ｔ５において、書き込み選択セルＭＣｎ０ａのワード線はＶＰｗｌとなる。この時、ドレインＭＢＬ０は０Ｖであり、ソース線ＳＬはＶｃｃであり、Ｎ型ウェル領域はＶＰｎｗｅｌｌとなる。ドレイン付近で発生したＢＴＢＴ電流のうち、電子がチャネル方向に加速され、正の電圧ＶＰｗｌが印加されたワード線側に電子が引き寄せられることにより、フローティングゲート内に電子が注入される。書き込み動作はこのように行われる。その後、時刻ｔ７において、各電位は初期状態に戻る。
【００６２】
本制御方法においては、書き込み対象外のメモリセルトランジスタＭＣｎ０ｂ、ＭＣｎ１ａ、ＭＣｎ１ｂ・・・のドレイン電圧は、全てＶＰｉｎｈｉｂｉｔとなるため、均一化される。例えば、Ｖｃｃ＝１．８Ｖ、ＶＰｉｎｈｉｂｉｔ＝３．６Ｖの場合は、書き込み対象のメモリセルのソース−ドレイン間電圧は１．８Ｖとなる。このように、書き込み対象外のメモリセルのソース−ドレイン間電圧がＶＰｉｎｈｉｂｉｔ−Ｖｃｃ＝１．８Ｖに抑制された状態で、書き込み対象外のメモリセルのドレイン電圧を３．６Ｖまで高くすることができる。書き込み対象外のメモリセルのドレイン電圧が、内部チャージポンプによって発生した一定電圧ＶＰｉｎｈｉｂｉｔに維持されるため、本制御方法は、Ｎ型ウェル領域とメモリセルのドレイン接合との容量カップリングで昇圧して供給する場合よりも制御性に優れている。
【００６３】
なお、上記の各実施形態におけるメモリセルトランジスタではフローティングゲートが用いられているが、本発明はこれに限定されない。例えば、フローティングゲートの代わりに、ナノクリスタル層、シリコン窒化膜等で構成される電荷蓄積層のうち、少なくとも１つが用いられることにより、本発明の効果が発揮される。
【００６４】
ここで、図１０を参照して、上記実施形態の不揮発性半導体記憶装置に適用されるメモリセルトランジスタの構造について説明する。同図において、Ｐ型半導体基板上に形成されたＮ型ウェル１０内に形成される。基板表面付近にＰ＋領域であるドレイン１１、ソース１２が形成されている。このドレイン１１とソース１２の間の基板上に絶縁膜１３、を介してフローティングゲート１４が形成され、さらに、絶縁膜１５を介してコントロールゲート１６が形成されている。この積層された絶縁膜１３、フローティングゲート１４、絶縁膜１５、コントロールゲート１６を基板表面に投影した領域がチャンネル領域２０となる。また、この積層された絶縁膜１３、フローティングゲート１４、絶縁膜１５、コントロールゲート１６のドレイン１１側およびソース１２側にはサイドウォール１７が形成されている。
【００６５】
そして、このメモリセルトランジスタは、ＢＴＢＴによるフローティングゲート１４への書き込み（電子注入）の行われ易さをドレイン１１側とソース１２側でアンバランスにするため、すなわちソース１２側で書き込みが行われにくくするため、以下の構造的特徴を備えている。
【００６６】
（１）ドレイン１１は、チャンネル領域２０の内部まで形成され、フローティングゲート１４とオーバーラップしている。一方、ソース１２は、サイドウォール１７付近まで形成され、フローティングゲート１４とオーバーラップしていない。これにより、ソース１２側からフローティングゲート１４への電子注入が起こりにくくなる。
【００６７】
（２）ソース１２のチャンネル領域２０側端部に不純物濃度の低い領域（ＬＤＤ領域）１８を設けている。これによって、ソース１２付近の電界が緩和され、ソース１２付近でＢＴＢＴが生じにくくなる。
【００６８】
（３）ドレイン１１のＮ型ウェル１０との接合部にＮ型ウェル１０よりも不純物濃度の高いＮ型領域であるＨａｌｏ層１９を形成した。これにより、ドレイン１１付近の電界が強められ、ドレイン１１付近でＢＴＢＴホットエレクトロンが生じ易くなる。
【００６９】
図１０に示したメモリセルトランジスタは、上記（１），（２），（３）の全ての構造的特徴を備えているが、メモリセルトランジスタが、これら３つの構造的特徴のうち少なくとも１つを備えていれば、ＢＴＢＴによるフローティングゲート１４への書き込みの行われ易さをドレイン１１側とソース１２側でアンバランスにすることができる。  
なお、本願請求項７の発明は、上記（１），（２），（３）の全ての構造的特徴に限定されるものではない。
【図面の簡単な説明】
【００７０】
【図１】従来の不揮発性半導体記憶装置の１ブロックを示す回路図である。
【図２】従来の装置のビット線方向の断面図である。
【図３】従来の書き込み動作時の制御方法を示すタイミング図である。
【図４】本発明の１つの実施形態における不揮発性半導体記憶装置の１ブロックを示す回路図である。
【図５】本発明の１つの実施形態におけるビット線方向の断面図である。
【図６Ａ】本発明の１つの実施形態における書き込み動作時の制御方法を示すタイミング図である。
【図６Ｂ】本発明の１つの実施形態における他の書き込み動作時の制御方法を示すタイミング図である。
【図７】本発明の他の１つの実施形態における不揮発性半導体記憶装置の１ブロックを示す回路図である。
【図８】本発明の他の１つの実施形態におけるビット線方向の断面図である。
【図９Ａ】本発明の１つの実施形態における書き込み動作時の制御方法を示すタイミング図である。
【図９Ｂ】本発明の１つの実施形態における他の書き込み動作時の制御方法を示すタイミング図である。
【図１０】本発明の不揮発性半導体記憶装置に適用されるメモリセルトランジスタの構造を示す図である。
【符号の説明】
【００７１】
１１…ドレイン
１２…ソース
１８…ＬＬＤ層（電界緩和層）
１９…Ｈａｌｏ層
【図１】
2008192254.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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