(57)【要約】【課題】階層電源構成を有する半導体回路装置においてサブスレッショルドリーク電流の低減効果を維持しつつスタンバイ状態初期の動作遅延を防止する。【解決手段】メイン電源線１０、メイン接地線１４中に抵抗素子５０，５２を挿入し、その両端の電圧をオフセット差動増幅器５４，５６で受け、サブ電源線１２、サブ接地線１６に接続されたトランジスタ５８，６０を制御する。これにより、サブ電源線１２からメイン接地線１４に流れるリーク電流、メイン電源線１０からサブ接地線１６に流れるリーク電流Ｉｌｅａｋは、常に一定に維持される。【選択図】図１
2008178083.tif 000002
【特許請求の範囲】
【請求項１】
第１の階層ブロックと、複数の第２の階層ブロックと含む半導体回路装置であって、
前記第１の階層ブロックは、
前記第１の階層ブロック中の内部回路に所定電圧を供給するための第１の電源系と、
外部から供給された第１の要求信号を受信して前記第１の電源系を活性化する第１の受信回路と、
前記複数の第２の階層ブロックに対応して設けられ、各々が第２の要求信号をその対応する第２の階層ブロックに送信する複数の第１の送信回路と含み、
前記第２の階層ブロックの各々は、
前記第２の階層ブロック中の内部回路に所定電圧を供給するための第２の電源系と、
前記第２の要求信号を受信して前記第２の電源系を活性化する第２の受信回路とを含む、半導体回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体回路装置に関し、さらに詳しくは、ＳＣＲＣ（Subthreshold leakage Current Reduced Control）技術による階層電源構成を有する半導体回路装置に関する。
【背景技術】
【０００２】
階層電源構成を有する半導体回路装置においては、メイン電源線とサブ電源線とが設けられ、これらの間にＰチャネルＭＯＳトランジスタが接続される。また、メイン接地線とサブ接地線とが設けられ、これらの間にＮチャネルＭＯＳトランジスタが接続される。スタンバイ状態でＨ（論理ハイ）レベルの信号を出力するインバータのような論理回路はメイン電源線とサブ接地線との間に接続され、スタンバイ状態でＬ（論理ロー）レベルの信号を出力するインバータのような論理回路はサブ電源線とメイン接地線との間に接続される。
【０００３】
アクティブ状態ではＰおよびＮチャネルＭＯＳトランジスタはいずれもオンにされるので、サブ電源線の電圧はメイン電源線と同じ電源電圧となり、サブ接地線の電圧はメイン接地線と同じ接地電圧となる。したがって、上記論理回路は通常どおり入力信号に応答してＨまたはＬレベルの信号を出力する。
【０００４】
一方、スタンバイ状態ではＰおよびＮチャネルＭＯＳトランジスタはいずれもオフにされるので、電源電圧はサブ電源線に供給されず、また、接地電圧はサブ接地線に供給されない。メイン電源線に接続された論理回路はＨレベルの信号を正常に出力することができるが、サブ接地線はメイン接地線から切り離されているので、この論理回路中に流れるサブスレッショルド電流は低減される。また、メイン接地線に接続された論理回路はＬレベルの信号を正常に出力することができるが、サブ電源線はメイン電源線から切り離されているので、この論理回路中に流れるサブスレッショルドリーク電流も低減される。
【特許文献１】特開平８−８３４８７号公報
【特許文献２】特開平９−２３１７５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、スタンバイ状態でサブ電源線およびサブ接地線はそれぞれメイン電源線およびメイン接地線から切り離されているため、サブ電源線の電圧が下降し、これによりメイン電源線とサブ電源線との間の電位差が大きくなる。また、サブ接地線の電圧は上昇し、これによりメイン接地線とサブ接地線との間の電位差も大きくなる。そのため、この半導体回路装置がスタンバイ状態からアクティブ状態に移行し、サブ電源線がメイン電源線に短絡されてもサブ電源線の電圧が電源電圧まで到達するのに時間がかかり、また、サブ接地線がメイン接地線と短絡されてもサブ接地線の電圧が接地電圧まで到達するのにも時間がかかる。その結果、論理回路の動作速度が遅くなるという問題があった。
【０００６】
このような問題を解決するものとして、特開平８−８３４８７号公報（米国特許第５，６５９，５１７号）には、サブ電源線を基準電圧Ｖｒｅｆ１に設定し、サブ接地線を基準電圧Ｖｒｅｆ２に設定する電圧設定回路が開示されている。この電圧設定回路はスタンバイ状態におけるサブ電源線の電圧下降およびサブ接地線の電圧上昇を防止することができるが、論理回路中に流れるサブスレッショルドリーク電流が増大するという問題が生じる。すなわち、サブ電源線およびサブ接地線をメイン電源線およびメイン接地線から切り離したことによるサブスレッショルドリーク電流の低減効果が十分に得られない。
【０００７】
また、特開平９−２３１７５６号公報（米国特許第５，７２４，２９７号）には、消費電流を低減するために、内部回路がアクティブ状態からスタンバイ状態になるとき一時的にサブ電源線とサブ接地線とを短絡するトランジスタが開示されている。しかしながら、この公報にはサブ電源線およびサブ接地線を充電するための手段は開示されていない。
【０００８】
この発明の目的は、サブスレッショルドリーク電流の低減効果を維持しながら、スタンバイ状態からアクティブ状態に移行する際のサブ電源線の電圧下降およびサブ接地線の電圧上昇を防止し、ひいては論理回路の動作遅延を防止することができる半導体回路装置を提供することである。
【０００９】
この発明のもう１つの目的は、消費電力を低減した半導体回路装置を提供することである。
【課題を解決するための手段】
【００１０】
この発明の１つの局面に従うと、アクティブ状態およびスタンバイ状態を有する半導体回路装置は、第１のメイン電源線と、第１のサブ電源線と、第１のスイッチング素子と、第２のメイン電源線と、第１の論理回路と、第１の定電流回路とを備える。第１のメイン電源線は、第１の電源電圧を受ける。第１のスイッチング素子は、第１のメイン電源線と第１のサブ電源線との間に接続され、アクティブ状態でオンになりかつスタンバイ状態でオフになる。第２のメイン電源線は、第２の電源電圧を受ける。第１の論理回路は、第２のメイン電源線および第１のサブ電源線の間に接続され、スタンバイ状態で第２の電源電圧に対応する第１の論理レベルを出力する。第１の定電流回路は、第１のサブ電源線に一定の電流を供給する。
【００１１】
好ましくは、上記半導体回路装置はさらに、第２のサブ電源線と、第２のスイッチング素子と、第２の論理回路と、第２の定電流回路とを備える。第２のスイッチング素子は、第２のメイン電源線と第２のサブ電源線との間に接続され、アクティブ状態でオンになりかつスタンバイ状態でオフになる。第２の論理回路は、第１のメイン電源線および第２のサブ電源線の間に接続され、スタンバイ状態で第１の電源電圧に対応する第２の論理レベルを出力する。第２の定電流回路は、第２のサブ電源線に一定の電流を供給する。
【００１２】
この半導体回路装置においては、一定の電流が第１のサブ電源線に供給されるので、スタンバイ状態でも第１のサブ電源線の電圧が第１の電源電圧から大幅に離れることはない。また、この電流は一定であるため、第１の論理回路中に流れるサブスレッショルドリーク電流は必要以上に増加しない。一方、一定の電流は第２のサブ電源線にも供給されるので、第２のサブ電源線の電圧が第２の電源電圧から大幅に離れることはない。また、この電流も一定であるため、第２の論理回路中に流れるサブスレッショルドリーク電流は必要以上に増加することはない。その結果、消費電流の増加を抑えつつアクティブ状態初期における動作速度の遅延を防止することができる。
【００１３】
この発明のもう１つの局面に従うと、アクティブ状態およびスタンバイ状態を有する半導体回路装置は、メイン電源線と、サブ電源線と、第１のスイッチング素子と、メイン接地線と、サブ接地線、第２のスイッチング素子と、第１の論理回路と、第２の論理回路と、第１の定電流回路と、第２の定電流回路とを備える。メイン電源線は、電源電圧を受ける。第１のスイッチング素子は、メイン電源線とサブ電源線との間に接続され、アクティブ状態でオンになりかつスタンバイ状態でオフになる。メイン接地線は、接地電圧を受ける。第２のスイッチング素子は、メイン接地線とサブ接地線との間に接続され、アクティブ状態でオンになりかつスタンバイ状態でオフになる。第１の論理回路は、メイン電源線およびサブ接地線の間に接続され、スタンバイ状態で論理ハイレベルを出力する。第２の論理回路は、サブ電源線およびメイン接地線の間に接続され、スタンバイ状態で論理ローレベルを出力する。第１の定電流回路は、サブ電源線に一定の電流を供給する。第２の定電流回路は、サブ接地線に一定の電流を供給する。
【００１４】
この半導体回路装置においては、一定の電流がサブ電源線に供給されるので、スタンバイ状態でもサブ電源線の電圧が電源電圧から大幅に下降することはない。また、この電流は一定であるため、第２の論理回路中に流れるサブスレッショルドリーク電流は必要以上に増加しない。一方、一定の電流はサブ接地線にも供給されるので、サブ接地線の電圧が接地電圧から大幅に上昇することはない。また、この電流も一定であるため、第１の論理回路中に流れるサブスレッショルドリーク電流が必要以上に増加することはない。その結果、消費電流の増加を抑えつつアクティブ状態初期における動作速度の遅延を防止することができる。
【００１５】
好ましくは、上記第１の定電流回路は、第１の充電手段と、第１のモニタ手段と、第１の制御手段とを含む。第１の充電手段は、サブ電源線を充電する。第１のモニタ手段は、第１の充電手段からサブ電源線に供給される電流をモニタする。第１の制御手段は、第１のモニタ手段によりモニタされる電流を一定に維持するよう第１の充電手段を制御する。上記第２の定電流回路は、第２の充電手段と、第２のモニタ手段と、第２の制御手段とを含む。第２の充電手段は、サブ接地線を充電する。第２のモニタ手段は、第２の充電手段からサブ接地線に供給される電流をモニタする。第２の制御手段は、第２のモニタ手段によりモニタされる電流を一定に維持するよう第２の充電手段を制御する。
【００１６】
さらに好ましくは、上記第１のモニタ手段は、メイン接地線に流れる電流をモニタする。上記第２のモニタ手段は、メイン電源線に流れる電流をモニタする。
【００１７】
さらに好ましくは、上記第１のモニタ手段は、メイン接地線中に挿入された第１の抵抗素子を含む。上記第１の制御手段は、第１の抵抗素子の両端の間に生じる電圧を受けかつオフセット電圧を有する第１の差動増幅器を含む。上記第１の充電手段は、第１の差動増幅器の出力電圧を受けるゲートを有する第１のトランジスタを含む。上記第２のモニタ手段は、メインで電源線中に挿入された第２の抵抗素子を含む。上記第２の制御手段は、第２の抵抗素子の両端の間に生じる電圧を受けかつオフセット電圧を有する第２の差動増幅器を含む。上記第２の充電手段は、第２の差動増幅器の出力電圧を受けるゲートを有する第２のトランジスタを含む。
【００１８】
あるいは、上記第１のモニタ手段は、サブ電源線に流れる電流をモニタする。上記第２のモニタ手段は、サブ接地線に流れる電流をモニタする。
【００１９】
好ましくは、上記第１のモニタ手段は、サブ電源線中に挿入された第１の抵抗素子を含む。上記第１の制御手段は、第１の抵抗素子の両端の間に生じる電圧を受けかつオフセット電圧を有する第１の差動増幅器を含む。上記第１の充電手段は、第１の差動増幅器の出力電圧を受けるゲートを有する第１のトランジスタを含む。上記第２のモニタ手段は、サブ接地線中に挿入された第２の抵抗素子を含む。上記第２の制御手段は、第２の抵抗素子の両端の間に生じる電圧を受けかつオフセット電圧を有する第２の差動増幅器を含む。上記第２の充電手段は、第２の差動増幅器の出力電圧を受けるゲートを有する第２のトランジスタを含む。
【００２０】
上記半導体回路においては、サブ電源線からメイン接地線に流れる電流が第１の抵抗素子によりモニタされ、この電流が一定になるようにサブ電源線の充電が制御される。その結果、サブ電源線のための充電電流を常に一定に維持することができる。また、メイン電源線からサブ接地線に流れる電流は第２の抵抗素子によりモニタされ、この電流が一定になるようにサブ接地線の充電が制御される。その結果、サブ接地線のための充電電流を常に一定に維持することができる。
【００２１】
さらに好ましくは、上記半導体回路装置はさらに、第３の差動増幅器と、ＰチャネルＭＯＳトランジスタと、第４の差動増幅器と、ＮチャネルＭＯＳトランジスタとを備える。第３の差動増幅器は、メイン電源線およびサブ電源線の間に生じる電圧を受けかつオフセット電圧を有する。ＰチャネルＭＯＳトランジスタは、メイン電源線およびサブ電源線の間に接続され、第３の差動増幅器の出力電圧を受けるゲートを有する。第４の差動増幅器は、メイン接地線およびサブ接地線の間に生じる電圧を受けかつオフセット電圧を有する。ＮチャネルＭＯＳトランジスタは、メイン接地線およびサブ接地線の間に接続され、第４の差動増幅器の出力電圧を受けるゲートを有する。
【００２２】
上記半導体回路装置においては、メイン電源線およびサブ電源線の間の電圧がオフセット電圧に等しくなるようＰチャネルＭＯＳトランジスタが第３の差動増幅器により制御される。また、メイン接地線およびサブ接地線の間の電圧がオフセット電圧に等しくなるようＮチャネルＭＯＳトランジスタが第４の差動増幅器により制御される。その結果、メイン電源線およびサブ電源線間の電位差、ならびにメイン接地線およびサブ接地線間の電位差を常に一定に維持することができる。
【００２３】
あるいは、上記第１の定電流回路は、第１のカレントミラー回路と、第１の電流源とを含む。第１のカレントミラー回路は、サブ電源線に接続された第１のＰチャネルＭＯＳトランジスタと、第１のＰチャネルＭＯＳトランジスタに接続された第２のＰチャネルＭＯＳトランジスタとからなる。第１の電流源は、第２のＰチャネルＭＯＳトランジスタに接続される。上記第２の定電流回路は、第２のカレントミラー回路と、第２の電流源とを含む。第２のカレントミラー回路は、サブ接地線に接続された第１のＮチャネルＭＯＳトランジスタと、第１のＮチャネルＭＯＳトランジスタに接続された第２のＮチャネルＭＯＳトランジスタとからなる。第２の電流源は、第２のＮチャネルＭＯＳトランジスタに接続される。
【００２４】
上記半導体回路装置においては、第１のカレントミラー回路から一定の電流がサブ電源線に供給され、第２のカレントミラー回路から一定の電流がサブ接地線に供給される。その結果、論理回路に流れるサブスレッショルドリーク電流の増加を抑えながらスタンバイ状態初期における動作速度の遅延を防止することができる。
【００２５】
さらに好ましくは、上記半導体回路装置はさらに、第１の差動増幅器と、第３のＰチャネルＭＯＳトランジスタと、第２の差動増幅器と、第３のＮチャネルＭＯＳトランジスタとを備える。第１の差動増幅器は、メイン電源線およびサブ電源線の間に生じる電圧を受けかつオフセット電圧を有する。第３のＰチャネルＭＯＳトランジスタは、第１のＰチャネルＭＯＳトランジスタおよびサブ電源線の間に接続され、第１の差動増幅器の出力電圧を受けるゲートを有する。第２の差動増幅器は、メイン接地線およびサブ接地線の間に生じる電圧を受けかつオフセット電圧を有する。第３のＮチャネルＭＯＳトランジスタは、第１のＮチャネルＭＯＳトランジスタおよびサブ接地線の間に接続され、第２の差動増幅器の出力電圧を受けるゲートを有する。
【００２６】
上記半導体回路装置においては、メイン電源線およびサブ電源線の間の電圧がオフセット電圧に等しくなるよう第３のＰチャネルＭＯＳトランジスタが第１の差動増幅器により制御される。また、メイン接地線およびサブ接地線の間の電圧がオフセット電圧に等しくなるよう第３のＮチャネルＭＯＳトランジスタが第２の差動増幅器により制御される。その結果、メイン電源線およびサブ電源線間の電位差、ならびにメイン接地線およびサブ接地線間の電位差を常に一定に維持することができる。
【００２７】
好ましくは、上記半導体回路装置はさらに、スタンバイ状態でサブ電源線とサブ接地線とを短絡する短絡手段を備える。
【００２８】
さらに好ましくは、上記第１のスイッチング素子は第１のＰチャネルＭＯＳトランジスタである。上記第２のスイッチング素子は第１のＮチャネルＭＯＳトランジスタである。上記半導体回路装置はさらに、短絡信号発生回路を備える。上記短絡信号発生回路は、アクティブ状態で論理ローレベルに変化しかつスタンバイ状態で論理ハイレベルに変化する第１の短絡信号を発生して第１のＰチャネルＭＯＳトランジスタのゲートに供給し、第１の短絡信号と相補的な第２の短絡信号を発生して第１のＮチャネルＭＯＳトランジスタのゲートに供給する。上記短絡手段は、第２のＮチャネルＭＯＳトランジスタと、第２のＰチャネルＭＯＳトランジスタとを含む。第２のＮチャネルＭＯＳトランジスタは、サブ電源線およびサブ接地線の間に接続され、第１の短絡信号を受けるゲートを有する。第２のＰチャネルＭＯＳトランジスタは、サブ電源線およびサブ接地線の間に接続され、第２の短絡信号を受けるゲートを有する。
【００２９】
上記半導体回路装置においては、スタンバイ状態でサブ電源線がサブ接地線と短絡されるので、サブ電源線の放電電流がサブ接地線の充電電流として利用される。その結果、消費電流を低減することができる。
【００３０】
この発明のもう１つの局面に従うと、アクティブ状態およびスタンバイ状態を有する半導体回路装置は、メイン電源線と、サブ電源線と、スイッチングＰチャネルＭＯＳトランジスタと、メイン接地線と、サブ接地線と、スイッチングＮチャネルＭＯＳトランジスタと、第１の論理回路と、第２の論理回路と、第１のバックゲート電圧供給手段と、第２のバックゲート電圧供給手段とを備える。メイン電源線は、電源電圧を受ける。スイッチングＰチャネルＭＯＳトランジスタは、メイン電源線とサブ電源線との間に接続され、アクティブ状態でオンになりかつスタンバイ状態でオフになる。メイン接地線は、接地電圧を受ける。スイッチングＮチャネルＭＯＳトランジスタは、メイン接地線とサブ接地線との間に接続され、アクティブ状態でオンになりかつスタンバイ状態でオフになる。第１の論理回路は、メイン電源線およびサブ接地線の間に接続され、スタンバイ状態で論理ハイレベルを出力する。第２の論理回路は、サブ電源線およびメイン接地線の間に接続され、スタンバイ状態で論理ローレベルを出力する。第１のバックゲート電圧供給手段は、アクティブ状態でスイッチングＰチャネルＭＯＳトランジスタのバックゲートに電源電圧を供給し、スタンバイ状態でスイッチングＰチャネルＭＯＳトランジスタのバックゲートに電源電圧よりも高い電圧を供給する。第２のバックゲート電圧供給手段は、アクティブ状態でスイッチングＮチャネルＭＯＳトランジスタのバックゲートに接地電圧を供給し、スタンバイ状態でスイッチングＮチャネルＭＯＳトランジスタのバックゲートに接地電圧よりも低い電圧を供給する。
【００３１】
上記半導体回路装置においては、アクティブ状態のとき、電源電圧がＰチャネルＭＯＳトランジスタのバックゲートに供給され、接地電圧がＮチャネルＭＯＳトランジスタのバックゲートに供給されるので、基板効果が小さくなり、その結果、これらトランジスタの動作速度が速くなる。一方、スタンバイ状態のとき、電源電圧よりも高い電圧がＰチャネルＭＯＳトランジスタのバックゲートに供給され、接地電圧よりも低い電圧がＮチャネルＭＯＳトランジスタのバックゲートに供給されるので、基板効果が大きくなり、その結果、これらトランジスタのサブスレッショルドリーク電流が低減される。
【００３２】
さらに好ましくは、上記半導体回路装置はさらに、短絡信号発生回路を備える。短絡信号発生回路は、アクティブ状態で電源電圧よりも高い電圧レベルに変化しかつスタンバイ状態で接地電圧よりも低い電圧レベルに変化する第１の短絡信号を発生してスイッチングＰチャネルＭＯＳトランジスタのゲートに供給し、第１の短絡信号と相補的な第２の短絡信号を発生してスイッチングＮチャネルＭＯＳトランジスタのゲートに供給する。上記第１のバックゲート電圧供給手段は、最大値回路を含む。最大値回路は、メイン電源線およびスイッチングＰチャネルＭＯＳトランジスタのゲートに接続され、メイン電源線の電源電圧およびスイッチングＰチャネルＭＯＳトランジスタのゲートの電圧のうち高い方の電圧を選択してスイッチングＰチャネルＭＯＳトランジスタのバックゲートに供給する。上記第２のバックゲート電圧供給手段は、最小値回路を含む。最小値回路は、メイン接地線およびスイッチングＮチャネルＭＯＳトランジスタのゲートに接続され、メイン接地線の接地電圧およびスイッチングＮチャネルＭＯＳトランジスタのゲートの電圧のうち低い方の電圧を選択してスイッチングＮチャネルＭＯＳトランジスタのバックゲートに供給する。
【００３３】
さらに好ましくは、上記最大値回路は、第１の差動増幅器を含む。第１の差動増幅器の一方の入力ＮチャネルＭＯＳトランジスタのゲートはメイン電源線に接続される。第１の差動増幅器の当該他方の入力ＮチャネルＭＯＳトランジスタのゲートは最大値回路の出力ノードに接続される。上記最大値回路はさらに、ＮチャネルＭＯＳトランジスタを含む。ＮチャネルＭＯＳトランジスタは、第１の差動増幅器の一方の入力ＮチャネルＭＯＳトランジスタと並列に接続され、スイッチングＰチャネルＭＯＳトランジスタのゲートに接続されたゲートを有する。上記最小値回路は、第２の差動増幅器を含む。第２の差動増幅器の一方の入力ＰチャネルＭＯＳトランジスタのゲートはメイン接地線に接続される。第２の差動増幅器の当該他方の入力ＰチャネルＭＯＳトランジスタのゲートは最小値回路の出力ノードに接続される。上記最小値回路はさらに、ＰチャネルＭＯＳトランジスタを含む。ＰチャネルＭＯＳトランジスタは、第２の差動増幅器の一方の入力ＰチャネルＭＯＳトランジスタと並列に接続され、スイッチングＮチャネルＭＯＳトランジスタのゲートに接続されたゲートを有する。
【００３４】
さらに好ましくは、上記最大値回路はさらに、駆動ＰチャネルＭＯＳトランジスタを含む。駆動ＰチャネルＭＯＳトランジスタは、電源電圧よりも高い電圧を受けるソースと、最大値回路の出力ノードに接続されたドレインと、第１の差動増幅器の出力ノードに接続されたゲートとを有する。上記最小値回路はさらに、駆動ＮチャネルＭＯＳトランジスタを含む。駆動ＮチャネルＭＯＳトランジスタは、接地電圧よりも低い電圧を受けるソースと、最小値回路の出力ノードに接続されたドレインと、第２の差動増幅器の出力ノードに接続されたゲートとを有する。
【００３５】
上記半導体回路装置においては、最大値回路および最小値回路はいずれも駆動用のトランジスタを備えているので、スイッチング用のトランジスタのバックゲート駆動能力が大きくなる。
【００３６】
好ましくは、上記最大値回路は、第１の差動増幅器を含む。第１の差動増幅器の一方の入力ＮチャネルＭＯＳトランジスタのゲートはスイッチングＰチャネルＭＯＳトランジスタのゲートに接続される。第１の差動増幅器の当該他方の入力ＮチャネルＭＯＳトランジスタのゲートは最大値回路の出力ノードに接続される。上記最大値回路はさらに、ＰチャネルＭＯＳトランジスタを含む。ＰチャネルＭＯＳトランジスタは、最大値回路の出力ノードとメイン電源線との間に接続され、スイッチングＰチャネルＭＯＳトランジスタのゲートに接続されたゲートを有する。上記最小値回路は、第２の差動増幅器を含む。第２の差動増幅器の一方の入力ＮチャネルＭＯＳトランジスタのゲートはスイッチングＮチャネルＭＯＳトランジスタのゲートに接続される。第２の差動増幅器の当該他方の入力ＮチャネルＭＯＳトランジスタのゲートは最小値回路の出力ノードに接続される。上記最小値回路はさらに、ＮチャネルＭＯＳトランジスタを含む。ＮチャネルＭＯＳトランジスタは、最小値回路の出力ノードとメイン接地線との間に接続され、スイッチングＮチャネルＭＯＳトランジスタのゲートに接続されたゲートを有する。
【００３７】
上記半導体回路装置においては、ＰチャネルＭＯＳトランジスタが最大値回路の出力ノードとメイン電源線との間に接続されているため、アクティブ状態のとき電源電圧をスイッチングＰチャネルＭＯＳトランジスタのバックゲートに速やかに供給することができる。また、ＮチャネルＭＯＳトランジスタが最小値回路の出力ノードとメイン接地線との間に接続されているため、アクティブ状態のとき電源電圧をスイッチングＮチャネルＭＯＳトランジスタのバックゲートに速やかに供給することができる。
【００３８】
この発明のさらにもう１つの局面に従うと、半導体回路装置は、第１の階層ブロックと、複数の第２の階層ブロックと含む。第１の階層ブロックは、第１の電源系と、第１の受信回路と、複数の第１の送信回路とを含む。第１の電源系は、第１の階層ブロック中の内部回路に所定電圧を供給する。第１の受信回路は、外部から供給された第１の要求信号を受信して第１の電源系を活性化する。複数の第１の送信回路は、複数の第２の階層ブロックに対応して設けられる。第１の送信回路の各々は、第２の要求信号をその対応する第２の階層ブロックに送信する。第２の階層ブロックの各々は、第２の電源線と、第２の受信回路とを含む。第２の電源系は、第２の階層ブロック中の内部回路に所定電圧を供給する。第２の受信回路は、第２の要求信号を受信して第２の電源系を活性化する。
【００３９】
上記半導体回路装置においては、外部からの第１の要求信号に応じて第１の電源系が活性化され、続いて第１の階層ブロックからの第２の要求信号に応じて第２の電源系が活性化される。その結果、不必要な電源系が活性化されることはなく、消費電力を低減することができる。
【００４０】
好ましくは、上記第１の受信回路は、第１の電源系が活性化された後、第１の応答信号を外部に返信する。上記第２の受信回路は、第２の電源系が活性化された後、第２の応答信号をその対応する送信回路に返信する。上記第１の階層ブロック中の内部回路は、外部から供給された第１のコマンド信号に応答して第２の要求信号を活性化／非活性化し、かつ送信回路のいずれかが第２の応答信号を受信したときその対応する第２の階層ブロック中の内部回路に第２のコマンド信号を供給する。
【００４１】
上記半導体回路装置においては、送信回路が第２の応答信号を受信したとき、第１の階層ブロック中の内部回路が第２の階層ブロック中の内部回路に第２のコマンド信号を供給するので、第２の電源系から十分な電圧を受けた状態で第２の階層ブロック中の内部回路は第２のコマンド信号を処理することができる。
【００４２】
好ましくは、上記第１の受信回路は、第１の階層ブロック中の内部回路が動作を終了してから所定期間が経過しても第１の要求信号を受信しないとき第１の電源系を非活性化する。上記第２の受信回路は、第２の階層ブロック中の内部回路が動作を終了してから所定期間が経過しても第２の要求信号を受信しないとき第２の電源系を非活性化する。
【００４３】
上記半導体回路装置においては、内部回路の動作終了直後に再び受信回路が要求信号を受信した場合であっても電源系が活性化され続けているので、内部回路は直ちに動作を再開することができる。
【００４４】
あるいは、上記送信回路が第２の要求信号を送信してから所定期間経過後に、上記第１の階層ブロック中の内部回路は第２の階層ブロック中の内部回路にコマンド信号を送信する。
【００４５】
上記半導体回路装置においては、要求信号の送信から所定期間経過後に内部回路がコマンド信号を送信するので、上記のような応答信号の送受信のための回路を必要としない。
【発明の効果】
【００４６】
以上のように、この発明によれば、サブ電源線およびサブ接地線に一定の電流が供給されているため、論理回路に流れるサブスレッショルドリーク電流を必要最小限に抑えながらサブ電源電圧の下降しすぎおよびサブ接地線電圧の上昇しすぎを防止し、その結果、アクティブ状態初期における動作遅延を防止することができる。
【００４７】
また、サブ電源線から論理回路を経てメイン接地線に流れる電流およびメイン電源線から論理回路を経てサブ接地線に流れる電流をモニタし、その電流が一定になるようにサブ電源線およびサブ接地線を充電しているため、サブ電源線およびサブ接地線に供給される電流を常に一定に維持することができる。
【００４８】
半導体回路装置が複数ブロックに階層化されていて、上の階層ブロックからの要求信号に応じて下の階層ブロックの電源系が活性化されるため、不必要な電源系が活性化されることなく、消費電力を低減することができる。
【発明を実施するための最良の形態】
【００４９】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【００５０】
［実施の形態１］
図１は、この発明の実施の形態１による半導体回路装置の構成を示す回路図である。図１を参照して、この半導体回路装置は、メイン電源線１０と、サブ電源線１２と、メイン接地線１４と、サブ接地線１６と、ＰチャネルＭＯＳトランジスタ１８と、ＮチャネルＭＯＳトランジスタ２０と、内部回路２２と、電圧ダウンコンバータ（ＶＤＣ）２４と、電圧アップコンバータ（ＶＵＣ）２６と、短絡信号発生回路２８とを備える。
【００５１】
この半導体回路装置は、通常動作を行なうアクティブ状態と、パワーダウンモード、セルフリフレッシュモードなどの低消費電力モードにおいて必要最小限の動作のみを行なうスタンバイ状態とを有する。ＰチャネルＭＯＳトランジスタ１８はアクティブ状態でオンになりかつスタンバイ状態でオフになるスイッチング素子であり、メイン電源線１０とサブ電源線１２との間に接続される。ＮチャネルＭＯＳトランジスタ２０はアクティブ状態でオンになりかつスタンバイ状態でオフになるスイッチング素子であり、メイン接地線１４とサブ接地線１６との間に接続される。
【００５２】
内部回路２２は、多数のインバータ３０，３２を含む。内部回路２２はさらに、ＮＡＮＤゲート、ＮＯＲゲートのような多数の論理回路を含み、これらの相互接続された論理回路が所定の動作を行なう。各インバータ３０はＰチャネルＭＯＳトランジスタ３４とＮチャネルＭＯＳトランジスタ３６とを含み、トランジスタ３４のソースはメイン電源線１０に接続され、トランジスタ３６のソースはサブ接地線１６に接続される。各インバータ３２はＰチャネルＭＯＳトランジスタ３８とＮチャネルＭＯＳトランジスタ４０とを含み、トランジスタ３８のソースはサブ電源線１２に接続され、トランジスタ４０のソースはメイン接地線１４に接続される。インバータ３０，３２はアクティブ期間中には通常どおり入力信号に応答してＨまたはＬレベルの信号を出力するが、スタンバイ期間中にはインバータ３０はＬレベルの入力信号に応答してＨレベルの信号を出力し、インバータ３２はＨレベルの入力信号に応答してＬレベルの信号を出力する。スタンバイ期間中には、メイン電源線１０とサブ接地線１６との間に接続されたＮＡＮＤゲートまたはＮＯＲゲートはＨレベルの信号を出力し、サブ電源線１２とメイン接地線１４との間に接続されたＮＡＮＤゲートまたはＮＯＲゲートはＬレベルの信号を出力する。
【００５３】
電圧ダウンコンバータ２４は駆動用のＰチャネルＭＯＳトランジスタ４２と、差動増幅器４４とを含み、外部電源電圧ＥＶＣＣに基づいてそれよりも低い内部電源電圧ＩＶＣＣをメイン電源線１０に供給する。そのために、差動増幅器４４は、内部電源電圧ＩＶＣＣが基準電圧Ｖｒｅｆｃと等しくなるようにトランジスタ４２を制御する。電圧アップコンバータ２６は駆動用のＮチャネルＭＯＳトランジスタ４６と差動増幅器４８とを含み、外部接地電圧ＥＶＳＳに基づいてそれよりも高い内部接地電圧ＩＶＳＳをメイン接地線１４に供給する。そのために、差動増幅器４８は、内部接地電圧ＩＶＳＳが基準電圧Ｖｒｅｆｓと等しくなるようにトランジスタ４６を制御する。
【００５４】
短絡信号発生回路２８は、短絡信号ＳＴおよびこれと相補的な短絡信号／ＳＴを発生し、短絡信号／ＳＴをＰチャネルＭＯＳトランジスタ１８のゲートに供給し、短絡信号ＳＴをＮチャネルＭＯＳトランジスタ２０のゲートに供給する。短絡信号ＳＴは、図２に示されるように、アクティブ期間にＨレベルに変化しかつスタンバイ期間にＬレベルに変化する。短絡信号／ＳＴは、逆に、アクティブ期間にＬレベルに変化しかつスタンバイ期間にＨレベルに変化する。短絡信号ＳＴのＨレベルは外部電源電圧ＥＶＣＣに相当し、Ｌレベルは外部接地電圧ＥＶＳＳに相当する。短絡信号／ＳＴのＬレベルは外部接地電圧ＥＶＳＳに相当し、Ｈレベルは外部電源電圧ＥＶＣＣに相当する。
【００５５】
したがって、アクティブ状態においては、Ｌレベルの短絡信号／ＳＴに応答してトランジスタ１８がオンになり、これによりサブ電源線１２がメイン電源線１０に短絡される。また、Ｈレベルの短絡信号ＳＴに応答してトランジスタ２０がオンになり、これによりサブ接地線１６がメイン接地線１４に短絡される。そのため、サブ電源線１２の電圧はメイン電源線１０と同じ内部電源電圧ＩＶＣＣとなり、サブ接地線１６の電圧はメイン接地線１４と同じ内部接地電圧ＩＶＳＳとなる。その結果、内部回路２２は通常どおり動作する。
【００５６】
一方、スタンバイ状態においては、Ｈレベルの短絡信号／ＳＴに応答してトランジスタ１８がオフになり、これによりサブ電源線１２がメイン電源線１０から切り離される。また、Ｌレベルの短絡信号ＳＴに応答してトランジスタ２０がオフになり、これによりサブ接地線１６がメイン接地線１４から切り離される。そのため、内部接地電圧ＩＶＳＳはインバータ３０に供給されないが、インバータ３０はスタンバイ状態でＬレベルの入力信号を受けるので、内部電源電圧ＩＶＣＣに相当する正常なＨレベルの信号を出力することができる。また、内部電源電圧ＩＶＣＣはインバータ３２に供給されないが、インバータ３２はスタンバイ状態でＨレベルの入力信号を受けるので、内部接地電圧ＩＶＳＳに相当する正常なＬレベルの信号を出力することができる。
【００５７】
このようなスタンバイ状態では、サブ電源線１２がメイン電源線１０から切り離されるため、インバータ３２中のＰチャネルＭＯＳトランジスタ３８に流れるサブスレッショルドリーク電流が低減される。また、サブ接地線１６がメイン接地線１４から切り離されるため、インバータ３０中のＮチャネルＭＯＳトランジスタ３６に流れるサブスレッショルドリーク電流が低減される。
【００５８】
ところで、アクティブ状態からスタンバイ状態に移行した直後においては、サブ電源線１２の電圧は内部電源電圧ＩＶＣＣと等しいが、インバータ３２中のトランジスタ３８のサブスレッショルドリーク電流によりサブ電源線１２の電圧は下降する。また、サブ接地線１６の電圧は内部接地電圧ＩＶＳＳと等しいが、インバータ３０中のトランジスタ３６のサブスレッショルドリーク電流によりサブ接地線１６の電圧は上昇する。もしサブ電源線１２の電圧が下降し過ぎ、サブ接地線１６の電圧が上昇し過ぎると、上述したようにスタンバイ状態からアクティブ状態に移行した際に内部回路２２は直ちに動作することができない。
【００５９】
このような内部回路２２の動作遅延を防止するため、この半導体回路装置はさらに、抵抗素子５０および５２と、オフセット差動増幅器５４および５６と、ＰチャネルＭＯＳトランジスタ５８と、ＮチャネルＭＯＳトランジスタ６０とを備える。
【００６０】
抵抗素子５２、トランジスタ５８および差動増幅器５４は、サブ電源線１２に一定の電流を供給する定電流回路を形成する。また、抵抗素子５０、トランジスタ６０および差動増幅器５６は、サブ接地線１６に一定の電流を供給する定電流回路を形成する。
【００６１】
抵抗素子５２はメイン接地線１４中に挿入され、トランジスタ５８からサブ電源線１２に供給される電流をモニタする。抵抗素子５０はメイン電源線１０中に挿入され、トランジスタ６０からサブ接地線１６に供給される電流（負）をモニタする。抵抗素子５０，５２としては、メイン電源線１０およびメイン接地線１４を形成するアルミニウム線の途中に挿入された実際の抵抗器を用いる必要は必ずしもなく、アルミニウム線の一部分を用いてもよい。
【００６２】
差動増幅器５４は、抵抗素子５２の両端の間に生じる電圧を受けかつオフセット電圧を有し、抵抗素子５２によりモニタされる電流を一定に維持するようトランジスタ５８を制御する。また、差動増幅器５６は、抵抗素子５０の両端の間に生じる電圧を受けかつオフセット電圧を有し、抵抗素子５０によりモニタされる電流を一定に維持するようトランジスタ６０を制御する。
【００６３】
トランジスタ５８は、外部電源電圧ＥＶＣＣを受けるソースと、サブ電源線１２に接続されたドレインと、差動増幅器５４の出力電圧を受けるゲートとを有し、サブ電源線１２を充電する。また、トランジスタ６０は、外部接地電圧ＥＶＳＳを受けるソースと、サブ接地線１６に接続されたドレインと、差動増幅器５６の出力電圧を受けるゲートとを有し、サブ接地線１６を放電する。
【００６４】
上述したようにスタンバイ状態においては、リーク電流Ｉｌｅａｋがサブ電源線１２からインバータ３２を通してメイン接地線１４に流れる。このリーク電流Ｉｌｅａｋは、インバータ３２中のＰチャネルＭＯＳトランジスタ３８に流れる総サブスレッショルドリーク電流に等しい。また、リーク電流Ｉｌｅａｋはメイン電源線１０からインバータ３０を通してサブ接地線１６にも流れる。このリーク電流Ｉｌｅａｋは、インバータ３０中のＮチャネルＭＯＳトランジスタ３６に流れる総サブスレッショルドリーク電流に等しい。
【００６５】
仮にサブ電源線１２からメイン接地線１４に流れるリーク電流Ｉｌｅａｋが増加したとすると、抵抗素子５２の両端の間に生じる電圧が増加し、これに応じて差動増幅器５４はトランジスタ５８をオフにするよう動作する。逆に、このリーク電流Ｉｌｅａｋが減少したとすると、抵抗素子５２の両端の間に生じる電圧は減少し、これに応じて差動増幅器５４はトランジスタ５８をオンにするよう動作する。その結果、トランジスタ５８は常に一定のリーク電流Ｉｌｅａｋをサブ電源線１２に供給することになる。
【００６６】
一方、仮にメイン電源線１０からサブ接地線１６に流れるリーク電流Ｉｌｅａｋが増加したとすると、抵抗素子５０の両端の間に生じる電圧が増加し、これに応じて差動増幅器５６はトランジスタ６０をオフにするよう動作する。逆に、このリーク電流Ｉｌｅａｋが減少したとすると、抵抗素子５０の両端の間に生じる電圧は減少し、これに応じて差動増幅器５６はトランジスタ６０をオンにするよう動作する。その結果、トランジスタ６０は常に一定のリーク電流Ｉｌｅａｋをサブ接地線１６から引抜くことになる。
【００６７】
ここで、抵抗素子５０，５２の値をＲとし、差動増幅器５４，５６のオフセット電圧をＶｏｆｆとすると、リーク電流Ｉｌｅａｋは次の式（１）で表わされる。
【００６８】
Ｉｌｅａｋ＝Ｖｏｆｆ／Ｒ                                    …（１）
この式（１）からも明らかなように、ＶｏｆｆおよびＲは一定であるから、リーク電流Ｉｌｅａｋは一定になる。このように、インバータ３２に流れる総サブスレッショルドリーク電流に等しいリーク電流Ｉｌｅａｋがサブ電源線１２に定常的に供給されているため、スタンバイ期間中にサブ電源線１２の電圧が大幅に下降することはない。また、インバータ３０に流れる総サブスレッショルドリーク電流に等しいリーク電流Ｉｌｅａｋがサブ接地線１６から定常的に引抜かれているため、スタンバイ期間中にサブ接地線１６の電圧が大幅に上昇することはない。その結果、スタンバイ状態からアクティブ状態に移行した際にも内部回路２２は直ちに正常な動作を行なうことができる。
【００６９】
［オフセット差動増幅器の例］
図３は、図１に示されたオフセット差動増幅器５４の一例を示す回路図である。図３を参照して、この差動増幅器５４は、ＰチャネルＭＯＳトランジスタ５４１，５４２と、ＮチャネルＭＯＳトランジスタ５４３〜５４５とを含む。ここで、トランジスタ５４３のしきい値電圧はトランジスタ５４４のしきい値電圧よりも大きくされている。このしきい値電圧の差がオフセット電圧Ｖｏｆｆとなる。なお、トランジスタ５４５のゲートには、この半導体回路装置の動作中にＨレベルとなるチップイネーブル信号ＥＮが与えられている。
【００７０】
図４は、図１に示されたオフセット差動増幅器５６の一例を示す回路図である。図４を参照して、この差動増幅器５６は、ＮチャネルＭＯＳトランジスタ５６１，５６２と、ＰチャネルＭＯＳトランジスタ５６３〜５６５とを含む。ここで、トランジスタ５６３のしきい値電圧はトランジスタ５６４のしきい値電圧よりも大きくされている。このしきい値電圧の差がオフセット電圧Ｖｏｆｆとなる。なお、トランジスタ５６５のゲートには、上記チップイネーブル信号ＥＮと相補的なチップイネーブル信号／ＥＮが与えられている。
【００７１】
また、この半導体回路装置においては、スタンバイ時に、Ｈレベルの短絡信号／ＳＴ、つまり外部電源電圧ＥＶＣＣがＰチャネルＭＯＳトランジスタ１８のゲートに与えられ、Ｌレベルの短絡信号ＳＴ、つまり外部接地電圧ＥＶＳＳがＮチャネルＭＯＳトランジスタ２０のゲートに与えられる。したがって、トランジスタ１８においてはゲート電圧（ＥＶＣＣ）がソース電圧（ＩＶＣＣ）よりも高くなるので、トランジスタ１８中にサブスレッ
ショルドリーク電流はほとんど流れない。また、トランジスタ２０においてはゲート電圧（ＥＶＳＳ）がソース電圧（ＩＶＳＳ）よりも低くなるので、トランジスタ２０中にサブスレッショルドリーク電流はほとんど流れない。その結果、スタンバイ時にサブ電源線１２またはサブ接地線１６に流れるリーク電流Ｉｌｅａｋは、内部回路２２中に流れるサブスレッショルドリーク電流だけから形成される。
【００７２】
また、これらトランジスタ１８，２０のサブスレッショルドリーク電流をより低減するために、この半導体回路装置はさらに、最大値回路６２と、最小値回路６４とを備える。
【００７３】
最大値回路６２は、メイン電源線１０およびＰチャネルＭＯＳトランジスタ１８のゲートに接続され、メイン電源線１０の内部電源電圧ＩＶＣＣおよびトランジスタ１８のゲート電圧のうち高い方の電圧を選択してトランジスタ１８のバックゲートに供給する。アクティブ状態では外部接地電圧ＥＶＳＳがトランジスタ１８のゲートに与えられるので、最大値回路６２は内部電源電圧ＩＶＣＣをトランジスタ１８のバックゲートに供給する。一方、スタンバイ状態では外部電源電圧ＥＶＣＣがトランジスタ１８のゲートに与えられるため、最大値回路６２は内部電源電圧ＩＶＣＣよりも高い、この外部電源電圧ＥＶＣＣをトランジスタ１８のバックゲートに供給する。
【００７４】
したがって、アクティブ期間中にメイン電源線１０の電圧がサブ電源線１２の電圧よりも下降した場合であっても、ソースおよびドレインを形成するｐ型拡散領域とバックゲートを形成するｎ型基板領域との間のｐｎ接合は順方向にバイアスされない。また、スタンバイ期間中は外部電源電圧ＥＶＣＣがバックゲートに与えられるため、基板効果が大きくなり、サブスレッショルドリーク電流はさらに低減される。
【００７５】
一方、最小値回路６４は、メイン接地線１４およびＮチャネルＭＯＳトランジスタ２０のゲートに接続され、メイン接地線１４の内部接地電圧ＩＶＳＳおよびトランジスタ２０のゲート電圧のうち低い方の電圧を選択してトランジスタ２０のバックゲートに供給する。アクティブ状態では外部電源電圧ＥＶＣＣがトランジスタ２０のゲートに与えられるので、最小値回路６４は内部接地電圧ＩＶＳＳをトランジスタ２０のバックゲートに供給する。一方、スタンバイ状態では外部接地電圧ＥＶＳＳがトランジスタ２０のゲートに与えられるので、最小値回路６４は内部接地電圧ＩＶＳＳよりも低い、この外部接地電圧ＥＶＳＳをトランジスタ２０のバックゲートに供給する。
【００７６】
したがって、上記と同様にアクティブ期間中にメイン接地線１４の電圧がサブ接地線１６の電圧よりも上昇した場合であっても、バックゲートを形成するｐ型基板領域とソースおよびドレインを形成するｎ型拡散領域との間のｐｎ接合は順方向にバイアスされない。また、スタンバイ期間中は外部接地電圧ＥＶＳＳがトランジスタ２０のバックゲートに与えられるため、基板効果が大きくなり、サブスレッショルドリーク電流がさらに低減される。
【００７７】
［最大値回路の例］
図５は、図１に示された最大値回路６２の一例を示す回路図である。図５を参照して、この最大値回路６２は、ＰチャネルＭＯＳトランジスタ６２１，６２２およびＮチャネルＭＯＳトランジスタ６２３〜６２５からなる差動増幅器と、差動増幅器の一方の入力トランジスタ６２３と並列に接続されたＮチャネルＭＯＳトランジスタ６２６とを含む。この一方の入力トランジスタ６２３のゲートはメイン電源線１０に接続され、もう一方の入力トランジスタ６２４のゲートはこの最大値回路６２の出力ノード６２７に接続される。また、トランジスタ６２６のゲートはトランジスタ１８のゲートに接続される。なお、トランジスタ６２５のゲートにはチップイネーブル信号ＥＮが与えられる。
【００７８】
アクティブ期間中は外部接地電圧ＥＶＳＳがトランジスタ６２６のゲートに与えられるので、トランジスタ６２６はオフになり機能しない。したがって、メイン電源線１０からトランジスタ６２３のゲートに与えられた内部電源電圧ＩＶＣＣに等しい電圧がこの最大値回路６２から出力される。
【００７９】
一方、スタンバイ期間中は外部電源電圧ＥＶＣＣがトランジスタ６２６のゲートに与えられるので、これよりも低い内部電源電圧ＩＶＣＣを受けるトランジスタ６２３はほとんど機能しない。その結果、外部電源電圧ＥＶＣＣにほぼ等しい電圧がこの最大値回路６２から出力される。なお、スタンバイ時に出力される電圧は厳密には外部電源電圧ＥＶＣＣよりも僅かに低くなるが、内部電源電圧ＩＶＣＣよりも高いので、トランジスタ１８のサブスレッショルドリーク電流は十分に低減される。
【００８０】
［最小値回路の例］
図６は、図１に示された最小値回路６４の一例を示す回路図である。図６を参照して、この最小値回路６４は、ＮチャネルＭＯＳトランジスタ６４１，６４２およびＰチャネルＭＯＳトランジスタ６４３〜６４５からなる差動増幅器と、一方の入力トランジスタ６４３と並列に接続されたＰチャネルＭＯＳトランジスタ６４６とを含む。この一方の入力トランジスタ６４３のゲートはメイン接地線１４に接続され、もう一方の入力トランジスタ６４４のゲートはこの最小値回路６４の出力ノード６４７に接続される。また、トランジスタ６４６のゲートはトランジスタ２０のゲートに接続される。なお、トランジスタ６４５のゲートにはチップイネーブル信号／ＥＮが与えられる。
【００８１】
アクティブ期間中は外部電源電圧ＥＶＣＣがトランジスタ６４６のゲートに与えられるので、このトランジスタ６４６はオフになり機能しない。その結果、メイン接地線１４からトランジスタ６４３のゲートに与えられる内部接地電圧ＩＶＳＳに等しい電圧がこの最小値回路６４から出力される。
【００８２】
一方、スタンバイ期間中は外部接地電圧ＥＶＳＳがトランジスタ６４６のゲートに与えられるので、これよりも高い内部接地電圧ＩＶＳＳを受けるトランジスタ６４３はほとんど機能しない。その結果、外部接地電圧ＥＶＳＳにほぼ等しい電圧がこの最小値回路６４から出力される。ここで、スタンバイ時に出力される電圧は厳密には外部接地電圧ＥＶＳＳよりも僅かに高くなるが、内部接地電圧ＩＶＳＳよりも低いので、トランジスタ２０のサブスレッショルドリーク電流は十分に低減される。
【００８３】
［最大値回路の他の例］
図７は、図１に示された最大値回路６２の他の例を示す回路図である。図７を参照して、この最大値回路６２は、上記図５の構成に加えて、駆動用のＰチャネルＭＯＳトランジスタ６２８を含む。このトランジスタ６２８は、内部電源電圧ＩＶＣＣよりも高い外部電源電圧ＥＶＣＣを受けるソースと、この最大値回路６２の出力ノード６２７に接続されたドレインと、差動増幅器（６２１〜６２５）の出力ノード６２９に接続されたゲートとを有する。
【００８４】
この図７に示された最大値回路６２は駆動用のトランジスタ６２８を備えているため、上記図５に示された最大値回路６２よりも大きい駆動能力を有する。
【００８５】
［最小値回路の他の例］
図８は、図１に示された最小値回路６４の他の例を示す回路図である。図８を参照して、この最小値回路６４は、上記図６の構成に加えて、駆動用のＮチャネルＭＯＳトランジスタ６４８を備える。このトランジスタ６４８は、内部接地電圧ＩＶＳＳよりも低い外部接地電圧ＥＶＳＳを受けるソースと、この最小値値回路６４の出力ノード６４７に接続されたドレインと、差動増幅器（６４１〜６４５）の出力ノード６４９に接続されたゲートとを有する。
【００８６】
この図８に示された最小値回路６４は、駆動用のトランジスタ６４８を備えているため、上記図６に示された最小値回路６４よりも大きい駆動能力を有する。
【００８７】
［最大値回路のさらに他の例］
図９は、図１に示された最大値回路６２のさらに他の例を示す回路図である。図９を参照して、この最大値回路６２は、上記図５に示されたトランジスタ６２６を備えておらず、その代わり短絡用のＰチャネルＭＯＳトランジスタ６３０を備える。差動増幅器（６２１〜６２５）の一方の入力トランジスタ６２３のゲートはトランジスタ１８のゲートに接続される。トランジスタ６３０はこの最大値回路６２の出力ノード６２７とメイン電源線１０との間に接続される。このトランジスタ６３０のゲートはトランジスタ１８のゲートに接続される。
【００８８】
アクティブ期間中は外部接地電圧ＥＶＳＳがトランジスタ６２３および６３０のゲートに与えられるので、トランジスタ６３０がオンになり、これによりメイン電源線１０から供給された内部電源電圧ＩＶＣＣがこの最大値回路６２から出力される。
【００８９】
一方、スタンバイ期間中は外部電源電圧ＥＶＣＣがトランジスタ６２３および６３０のゲートに与えられるので、トランジスタ６３０はオフになる。その結果、外部電源電圧ＥＶＣＣに等しい電圧がこの最大値回路６２から出力される。
【００９０】
この図９に示された最大値回路６２は短絡用のトランジスタ６３０を備えているため、アクティブ期間中に内部電源電圧ＩＶＣＣを速やかにトランジスタ１８のバックゲートに供給することができる。
【００９１】
［最小値回路のさらに他の例］
図１０は、図１に示された最小値回路６４のさらに他の例を示す回路図である。図１０を参照して、この最小値回路６４は、上記図６に示されたトランジスタ６４６を備えておらず、その代わり短絡用のＮチャネルＭＯＳトランジスタ６５０を備える。差動増幅器（６４１〜６４５）の一方の入力トランジスタ６４３のゲートはトランジスタ２０のゲートに接続される。また、トランジスタ６５０は最小値回路６４の出力ノード６４７とメイン接地線１４との間に接続される。このトランジスタ６５０のゲートはトランジスタ２０のゲートに接続される。
【００９２】
アクティブ期間中は外部電源電圧ＥＶＣＣがトランジスタ６４３および６５０のゲートに与えられるので、トランジスタ６５０がオンになる。その結果、メイン接地線１４から供給された内部接地電圧ＩＶＳＳがこの最小値回路６４から出力される。
【００９３】
一方、スタンバイ期間中は外部接地電圧ＥＶＳＳがトランジスタ６４３および６５０のゲートに与えられるので、トランジスタ６５０はオフになる。その結果、外部接地電圧ＥＶＳＳに等しい電圧がこの最小値回路６４から出力される。
【００９４】
この図１０に示された最小値回路６４は短絡用のトランジスタ６５０を備えているため、アクティブ期間中に内部接地電圧ＩＶＳＳを速やかにトランジスタ２０のバックゲートに供給することができる。
【００９５】
この実施の形態１では最大値および最小値回路を用いたが、実際はメイン電源とサブ電源以外の第３の電源を最大値または最小値として用いても構わない。重要なことは、スイッチトランジスタのインピーダンスをアクティブ状態で低く、スタンバイ状態で高くできる構成を提供することである。
【００９６】
［実施の形態２］
図１１は、この発明の実施の形態２による半導体回路装置の構成を示す回路図である。図１１を参照して、この半導体回路装置は、図１の構成に加えて、差動増幅器６６，６８と、ＰチャネルＭＯＳトランジスタ７０と、ＮチャネルＭＯＳトランジスタ７２とを備える。
【００９７】
差動増幅器６６は、サブ電源線１２の電圧が基準電圧Ｖｒｅｆ１と等しくなるようトランジスタ７０を制御する。差動増幅器６８は、サブ接地線１６の電圧が基準電圧Ｖｒｅｆ２と等しくなるようトランジスタ７２を制御する。
【００９８】
また、この実施の形態２では上記実施の形態１と異なり、トランジスタ５８からサブ電源線１２に供給される電流をモニタするための抵抗素子７４がメイン接地線１４ではなくサブ電源線１２中に挿入される。抵抗素子７４の両端の間に生じた電圧はオフセット電圧を有する差動増幅器５４に供給される。したがって、この差動増幅器５４は、抵抗素子７４によりモニタされるリーク電流Ｉｌｅａｋを一定に維持するようトランジスタ５８を制御する。
【００９９】
また、サブ接地線１６からトランジスタ６０に引抜かれる電流をモニタするための抵抗素子７６はメイン電源線１０ではなくサブ接地線１６中に挿入される。抵抗素子７６の両端の間に生じた電圧はオフセット電圧を有する差動増幅器５６に供給される。したがって、この差動増幅器５６は、抵抗素子７６によりモニタされるリーク電流Ｉｌｅａｋを一定に維持するようトランジスタ６０を制御する。
【０１００】
この実施の形態２によれば、スタンバイ状態でも内部回路２２に流れる総サブスレッショルドリーク電流に相当する電流が常に定常的にサブ電源線１２およびサブ接地線１６に供給されるため、上記実施の形態１と同様にアクティブ期間の初期における内部回路２２の動作遅延を防止することができる。
【０１０１】
［実施の形態３］
図１２は、この発明の実施の形態３による半導体回路装置の構成を示す回路図である。図１２を参照して、この半導体回路装置は、図１１に示された差動増幅器６６の代わりにオフセット差動増幅器７８と、図１１に示された差動増幅器６８の代わりにオフセット差動増幅器８０とを備える。差動増幅器７８の反転増幅端子（−）には、図１１のような基準電圧Ｖｒｅｆ１ではなくメイン電源線１０の内部電源電圧ＩＶＣＣが供給される。また、差動増幅器８０の反転入力端子（−）には、図１１のような基準電圧Ｖｒｅｆ２ではなくメイン接地線１４の内部接地電圧ＩＶＳＳが供給される。したがって、差動増幅器７８はメイン電源線１０およびサブ電源線１２間の電位差がそのオフセット電圧と等しくなるようトランジスタ７０を制御する。また、差動増幅器８０は、メイン接地線１４およびサブ接地線１６間の電位差がそのオフセット電圧と等しくなるようトランジスタ７２を制御する。
【０１０２】
この実施の形態３によれば、スタンバイ状態ではメイン電源線１０およびサブ電源線１２間の電位差が差動増幅器７８のオフセット電圧と等しくなり、メイン接地線１４およびサブ接地線１６間の電位差が差動増幅器８０のオフセット電圧と等しくなるため、外部電源電圧ＥＶＣＣまたは外部接地電圧ＥＶＳＳが変動した場合であってもこれらの電位差は一定に維持される。
【０１０３】
［実施の形態４］
図１３は、この発明の実施の形態４による半導体回路装置の構成を示す回路図である。図１３を参照して、この半導体回路装置は、図１２に示された構成に加えて、サブ電源線１２に一定の電流を供給するために、カレントミラー回路８２と、電流源８６とを備える。また、この半導体回路装置はさらに、サブ接地線１６に一定の電流（負）を供給するために、カレントミラー回路８４と、電流源８８とを備える。ただし、この半導体回路装置は、図１２に示された差動増幅器５４，５６、トランジスタ５８，６０、および抵抗素子７４，７６を備えていない。
【０１０４】
カレントミラー回路８２は、トランジスタ７０を介してサブ電源線１２に接続されたＰチャネルＭＯＳトランジスタ８２１と、このトランジスタ８２１に接続されたＰチャネルＭＯＳトランジスタ８２２とを含む。電流源８６はこのトランジスタ８２２に接続される。また、カレントミラー回路８４は、トランジスタ７２を介してサブ接地線１６に接続されたＮチャネルＭＯＳトランジスタ８４１と、このトランジスタ８４１に接続されたＮチャネルＭＯＳトランジスタ８４２とを含む。電流源８８はこのトランジスタ８４２に接続される。
【０１０５】
電流源８６は、サブ電源線１２から内部回路２２を経てメイン接地線１４に流れる総サブスレッショルドリーク電流と等しい電流を定常的に供給することができる。同様に、電流源８８は、メイン電源線１０から内部回路２２を経てサブ接地線１６に流れる総サブスレッショルドリーク電流に等しい電流を定常的に供給することができる。トランジスタ８２１には電流源８６と同じ大きさの電流が流れ、この電流がサブ電源線１２に定常的に供給される。また、トランジスタ８４１には電流源８８と同じ大きさの電流が流れ、この電流がサブ接地線１６から引抜かれる。
【０１０６】
この実施の形態４によれば、スタンバイ状態であっても常に一定の電流がサブ電源線１２およびサブ接地線１６に供給されるため、スタンバイ期間のリーク電流を制御することができ、かつアクティブ期間の初期における内部回路２２の動作遅延を防止することができる。
【０１０７】
［実施の形態５］
図１４は、この発明の実施の形態５による半導体回路装置の構成を示す回路図である。図１４を参照して、この半導体回路装置は、複数の回路ブロックＢＫ１〜ＢＫ４を備える。メイン電源線１０およびメイン接地線１４は、これらの回路ブロックＢＫ１〜ＢＫ４に共通に設けられる。回路ブロックＢＫ１〜ＢＫ４の各々は、上記実施の形態と同様に、サブ電源線１２と、サブ接地線１６と、メイン電源線１０とサブ電源線１２との間に接続されたＮチャネルＭＯＳトランジスタ１８と、メイン接地線１４とサブ接地線１６との間に接続されたＰチャネルＭＯＳトランジスタ２０と、メイン電源線１０およびサブ電源線１２とメイン接地線１４およびサブ接地線１６との間に接続された内部回路２２と、サブ電源線１２とサブ接地線１６との間に接続されたＮチャネルＭＯＳトランジスタ９０と、サブ電源線１２とサブ接地線１６との間に接続されたＰチャネルＭＯＳトランジスタ９２とを含む。トランジスタ９０のゲートはトランジスタ１８のゲートに接続され、トランジスタ９２のゲートはトランジスタ２０のゲートに接続される。
【０１０８】
この半導体回路装置における短絡信号発生回路９４は、複数の回路ブロックＢＫ１〜ＢＫ４に対応する短絡信号ＳＴ１〜ＳＴ４およびこれら相補的な短絡信号／ＳＴ１〜／ＳＴ４を発生する。短絡信号／ＳＴ１〜／ＳＴ４はそれぞれ回路ブロックＢＫ１〜ＢＫ４におけるトランジスタ１８および９０のゲートに与えられる。また、短絡信号ＳＴ１〜ＳＴ４は、それぞれ回路ブロックＢＫ１〜ＢＫ４におけるトランジスタ２０および９２のゲートに与えられる。
【０１０９】
短絡信号ＳＴ１〜ＳＴ４は、図１５に示されるように、アクティブ期間にＨレベルに変化し、スタンバイ期間にＬレベルに変化する。短絡信号／ＳＴ１〜／ＳＴ４は短絡信号ＳＴ１〜ＳＴ４と相補的に変化する。また、短絡信号ＳＴ１，／ＳＴ１、ＳＴ２，／ＳＴ２、ＳＴ３，／ＳＴ３、およびＳＴ４，／ＳＴ４は、互いに独立して変化する。
【０１１０】
なお、図１４に示された定電流回路（ＣＲ）９５は、サブ電源線１２に一定の電流を供給するためのものであって、図１に示された抵抗素子５２、差動増幅器５４およびトランジスタ５８、図１１および図１２に示された抵抗素子７４、差動増幅器５４、およびトランジスタ５８、あるいは図１３に示されたカレントミラー回路８２および電流源８６に相当する。また、図１４に示された定電流回路
（ＣＲ）９６は、サブ接地線１６に一定の電流を供給するためのものであって、図１に示された抵抗素子５０、差動増幅器５６、およびトランジスタ６０、図１１および図１２に示された抵抗素子７６、差動増幅器５６、およびトランジスタ６０、あるいは図１３に示されたカレントミラー回路８４および電流源８８に相当する。
【０１１１】
たとえば回路ブロックＢＫ１がアクティブ状態となり、回路ブロックＢＫ２〜ＢＫ４がスタンバイ状態となる場合は、短絡信号／ＳＴ１がＬレベルとなり、短絡信号／ＳＴ２〜／ＳＴ４がＨレベルとなる。また、短絡信号ＳＴ１がＨレベルとなり、短絡信号ＳＴ２〜ＳＴ４がＬレベルとなる。したがって、回路ブロックＢＫ１においては、トランジスタ１８および２０がオンになり、トランジスタ９０および９２がオフになる。一方、回路ブロックＢＫ２〜ＢＫ４においては、トランジスタ１８および２０がオフになり、トランジスタ９０および９２がオンになる。
【０１１２】
同様に、回路ブロックＢＫ２がアクティブ状態となり、回路ブロックＢＫ１，ＢＫ３，ＢＫ４がスタンバイ状態となる場合は、回路ブロックＢＫ２においてはトランジスタ１８および２０がオンになり、トランジスタ９０および９２がオフになるが、回路ブロックＢＫ１，ＢＫ３，ＢＫ４においては、トランジスタ１８および２０がオフになり、トランジスタ９０および９２がオンになる。
【０１１３】
回路ブロックＢＫ３またはＢＫ４がアクティブ状態となる場合も上記と同様である。
また、たとえば回路ブロックＢＫ１およびＢＫ２がアクティブ状態となり、回路ブロックＢＫ３およびＢＫ４がスタンバイ状態となる場合は、回路ブロックＢＫ１およびＢＫ２においてはトランジスタ１８および２０がオンになり、トランジスタ９０および９２がオフになるが、回路ブロックＢＫ３およびＢＫ４においてはトランジスタ１８および２０がオフになり、トランジスタ９０および９２がオンになる。
【０１１４】
要するに、アクティブ状態の回路ブロックにおいてはトランジスタ１８および２０がオンになり、トランジスタ９０および９２がオフになるが、スタンバイ状態の回路ブロックにおいてはトランジスタ１８および２０がオフになり、トランジスタ９０および９２がオンになる。
【０１１５】
スタンバイ状態の回路ブロックにおいては、サブ電源線１２の電圧が放電により内部電源電圧ＩＶＣＣから下降し、サブ接地線１６の電圧が充電により内部接地電圧ＩＶＳＳから上昇する。このとき、サブ電源線１２およびサブ接地線１６はトランジスタ９０および９２により短絡されているので、サブ電源線１２からの放電電流はトランジスタ９０および９２をそれぞれ通ってサブ接地線１６に充電電流として流れ込む。
【０１１６】
このように実施の形態５によれば、トランジスタ９０および９２がスタンバイ状態でサブ電源線１２とサブ接地線１６とを短絡しているため、サブ電源線１２からの放電電流はサブ接地線１６への充電電流として有効に活用され、その結果、消費電流を低減することができる。
【０１１７】
上記実施の形態１〜５では電源側と接地側の両方にそれぞれサブ電源線とサブ接地線を設けているが、いずれか一方だけにサブ電源線またはサブ接地線を設けることもできる。
【０１１８】
［実施の形態６］
図１６は、この発明の実施の形態６による半導体回路装置の構成を示すブロック図である。図１６を参照して、このメモリシステムＬＳＩ１００は、ＣＰＵ（中央処理ユニット）１０２と、ＤＲＡＭユニット１０４と、ＳＲＡＭユニット１０６と、ＦＲＡＭユニット（図示せず）と、フラッシュメモリユニット（図示せず）と、演算ユニット（図示せず）と、ランダムロジックユニット１０８と、入出力ユニット（図示せず）などを含む。
【０１１９】
ＣＰＵ１０２は、外部からコマンド信号ＣＭＤ、データ信号ＤＡＴなどを受けたり外部にそれらの信号を供給したりするための入出力インターフェイス（図示せず）を含む。ＣＰＵ１０２は外部からのコマンド信号ＣＭＤに応答して外部からのデータ信号ＤＡＴを処理し、その結果、コマンド信号ＣＭＤおよびデータ信号ＤＡＴをＤＲＡＭユニット１０４、ＳＲＡＭユニット１０６、ロジックユニット１０８などに供給し、これによりこれらのユニット１０４，１０６，１０８を制御する。ＣＰＵ１０２また、これらユニット１０４，１０６，１０８からのコマンド信号ＣＭＤに応答してこれらユニット１０４，１０６，１０８からのデータ信号ＤＡＴを処理し、その結果、コマンド信号ＣＭＤおよびデータ信号ＤＡＴを外部に供給する。
【０１２０】
ＤＲＡＭユニット１０４は、入出力制御回路１１０と、複数のダイナミックメモリセルアレイ１１２とを含む。入出力制御回路１１０は、ＣＰＵ１０２からのコマンド信号ＣＭＤに応答してＣＰＵ１０２からのデータ信号ＤＡＴを処理し、その結果、コマンド信号ＣＭＤおよびデータ信号ＤＡＴをメモリセルアレイ１１２に供給する。入出力制御回路１１０はまた、メモリセルアレイ１１２からのコマンド信号ＣＭＤに応答してメモリセルアレイ１１２からのデータ信号ＤＡＴを処理し、その結果、コマンド信号ＣＭＤおよびデータ信号ＤＡＴをＣＰＵ１０２に供給する。
【０１２１】
ＳＲＡＭユニット１０６は、入出力制御回路１１４と、複数のスタティックメモリセルアレイ１１６とを含む。入出力制御回路１１４は、ＣＰＵ１０２からのコマンド信号ＣＭＤに応答してＣＰＵ１０２からのデータ信号ＤＡＴを処理し、その結果、コマンド信号ＣＭＤおよびデータ信号ＤＡＴをメモリセルアレイ１１６に供給する。入出力制御回路１１４はまた、メモリセルアレイ１１６からのコマンド信号ＣＭＤに応答してメモリセルアレイ１１６からのデータ信号ＤＡＴを処理し、その結果、コマンド信号ＣＭＤおよびデータ信号ＤＡＴをＣＰＵ１０２に供給する。
【０１２２】
ランダムロジックユニット１０８は、入出力制御回路１１８と、複数の演算回路１２０とを含む。入出力制御回路１１８は、ＣＰＵ１０２からのコマンド信号ＣＭＤに応答してＣＰＵ１０２からのデータ信号ＤＡＴを処理し、その結果、コマンド信号ＣＭＤおよびデータ信号ＤＡＴを演算回路１２０に供給する。入出力制御回路１１８はまた、演算回路１２０からのコマンド信号ＣＭＤに応答して演算回路１２０からのデータ信号ＤＡＴを処理し、その結果、コマンド信号ＣＭＤおよびデータ信号ＤＡＴをＣＰＵ１０２に供給する。
【０１２３】
すなわち、このシステムＬＳＩ１００は、第１の階層ブロックＨＢ１と、複数の第２の階層ブロックＨＢ１１〜ＨＢ１ｍと、複数の第３の階層ブロックＨＢ１１１〜ＨＢ１１ｎ，ＨＢ１２１〜ＨＢ１２ｎ，ＨＢ１ｍ１〜ＨＢ１ｍｎとに分割されている。
【０１２４】
ＣＰＵ１０２は、内部回路に所定電圧を供給するための電源系１２２と、受信回路１２４と、複数の第２の階層ブロックＨＢ１１〜ＨＢ１ｍに対応して設けられた複数の送信回路１２６，１２８，１３０とを含む。受信回路１２４は外部からのアクセス要求信号ＲＥＱを受信し、これに応じて電源系１２２を活性化する。電源系１２２による所定電圧の供給が可能になると、受信回路１２４は外部に応答信号ＲＥＳを返信し、コマンド信号ＣＭＤおよびデータ信号ＤＡＴの受信可能を外部に知らせる。送信回路１２６は、ＣＰＵ１０２の内部回路による処理の結果、ＤＲＡＭユニット１０４が選択された場合、アクセス要求信号ＲＥＱを入出力制御回路１１０に送信する。送信回路１２８は、ＳＲＡＭユニット１０６が選択された場合、アクセス要求信号ＲＥＱを入出力制御ユニット１１４に送信する。送信回路１３０は、ロジックユニット１０８が選択された場合、アクセス要求信号ＲＥＱを入出力制御回路１１８に送信する。
【０１２５】
入出力制御回路１１０は、内部回路に所定電圧を供給するための電源系１３２と、受信回路１３４と、送信回路１３６とを含む。受信回路１３４は、送信回路１２６からのアクセス要求信号ＲＥＱを受信し、これに応じて電源系１３２を活性化する。電源系１３２による所定電圧の供給が可能になると、受信回路１３４は送信回路１２６に応答信号ＲＥＳを返信し、コマンド信号ＣＭＤおよびデータ信号ＤＡＴの受信可能をＣＰＵ１０２に知らせる。送信回路１２６が応答信号ＲＥＳを受信すると、ＣＰＵ１０２はコマンド信号ＣＭＤおよびデータ信号ＤＡＴを入出力制御回路１１０に供給する。各送信回路１３６は、入出力制御回路１１０の内部回路による処理結果に応じてアクセス要求信号ＲＥＱを対応するメモリセルアレイ１１２に送信する。入出力制御回路１１４，１１８もこれと同様に構成される。
【０１２６】
各メモリセルアレイ１１２は、その内部回路に所定電圧を供給するための電源系１３８と、受信回路１４０とを含む。受信回路１４０は、送信回路１３６からのアクセス要求信号ＲＥＱを受信し、これに応じて電源系１３８を活性化する。電源系１３８による所定電圧の供給が可能になると、受信回路１４０は応答信号ＲＥＳを送信回路１３６に返信し、コマンド信号ＣＭＤおよびデータ信号ＤＡＴの受信可能を入出力制御回路１１０に知らせる。送信回路１３６が応答信号ＲＥＳを受信すると、入出力制御回路１１０はコマンド信号ＣＭＤおよびデータ信号ＤＡＴをメモリセルアレイ１１２に供給する。メモリセルアレイ１１６、演算回路１２０もこれと同様に構成される。
【０１２７】
次に、上記のように構成されたシステムＬＳＩの動作を図１７を参照して説明する。
外部からアクセス要求信号ＲＥＱがＣＰＵ１０２に入力されると、ＣＰＵ１０２中の受信回路１２４は電源系１２２を活性化し、電源系１２２が活性化されると応答信号ＲＥＳを外部に出力する。その後、外部から所望のコマンド信号ＣＭＤおよびデータ信号ＤＡＴがＣＰＵ１０２に入力されると、ＣＰＵ１０２はそのコマンド信号ＣＭＤをデコードし、そのデコード結果に従ってＣＰＵ１０２中の送信回路１２６，１２８，１３０のいずれかがアクセス要求信号ＲＥＱを対応する入出力制御回路に送信する。ＣＰＵ１０２に入力されたコマンド信号ＣＭＤがＤＲＡＭユニット１０４に対するリードまたはライトを要求するものであれば、送信回路１２６がアクセス要求信号ＲＥＱをＤＲＡＭユニット１０４中の受信回路１３４に送信する。
【０１２８】
受信回路１３４がアクセス要求信号ＲＥＱを受信すると電源系１３２を活性化し、電源系１３２が活性化されると、応答信号ＲＥＳを送信回路１２６に返信する。送信回路１２６が応答信号ＲＥＳを受信すると、ＣＰＵ１０２は外部から入力されたコマンド信号ＣＭＤまたは内部的に生成されたコマンド信号ＣＭＤを入出力制御回路１１０に供給するとともに、外部から入力されたデータＤＡＴまたは演算処理結果のデータ信号ＤＡＴを入出力制御回路１１０に供給する。入出力制御回路１１０はコマンド信号ＣＭＤをデコードし、そのデコード結果に従っていずれかの送信器１３６がアクセス要求信号ＲＥＱを対応するメモリセルアレイ１１２に送信する。
【０１２９】
メモリセルアレイ１１２中の受信回路１４０がアクセス要求信号ＲＥＱを受信すると電源系１３８を活性化し、電源系１３８が活性化されると応答信号ＲＥＳを送信回路１３６に返信する。送信回路１３６が応答信号ＲＥＳを受信すると、入出力制御回路１１０はＣＰＵ１０２からのコマンド信号ＣＭＤまたは内部的に生成されたコマンド信号ＣＭＤをメモリセルアレイ１１２に供給するとともに、ＣＰＵ１０２からのデータ信号ＤＡＴまたは処理結果のデータ信号ＤＡＴをメモリセルアレイ１１２に供給する。メモリセルアレイ１１２はコマンド信号ＣＭＤに従ってデータ信号ＤＡＴを処理する。メモリセルアレイ１１２はその処理結果のデータ信号ＤＡＴを入出力制御回路１１０に返信すると同時に、応答信号ＲＥＳを非活性化する。メモリセルアレイ１１２においてこのようなデータ処理が終了してから所定時間が経過しても受信回路１４０がアクセス要求信号ＲＥＱを受信しない場合は電源系１３８を非活性化する。
【０１３０】
入出力制御回路１１０はメモリセルアレイ１１２からのデータ信号ＤＡＴを処理し、その処理結果のデータ信号ＤＡＴをＣＰＵ１０２に返信すると同時に、応答信号ＲＥＳを非活性化する。入出力制御回路１１０においてこのようなデータ処理が終了してから所定時間が経過しても受信回路１３４がアクセス要求信号ＲＥＱを受信しない場合は電源系１３２を非活性化する。
【０１３１】
ＣＰＵ１０２は入出力制御回路１１０からのデータ信号ＤＡＴを処理し、その処理結果のデータ信号ＤＡＴを外部に返信すると同時に、応答信号ＲＥＳを非活性化する。ＣＰＵ１０２においてこのようなデータ処理が終了してから所定時間が経過しても受信回路１２４がアクセス要求信号ＲＥＱを受信しない場合は電源系１２２を非活性化する。
【０１３２】
ここでは、ＤＲＡＭユニット１０４が選択された場合について説明したが、ＳＲＡＭユニット１０６またはロジックユニット１０８が選択された場合もこれと同様に動作する。
【０１３３】
要するに、このシステムＬＳＩにおいてはシェイクハンド方式の階層電源構成が採用されているため、動作開始時には、第１の階層ブロックＨＢ１、第２の階層ブロックＨＢ１１〜ＨＢ１ｍ、第３の階層ブロックＨＢ１１１〜ＨＢ１１ｎ，ＨＢ１２１〜ＨＢ１２ｎ，ＨＢ１ｍ１〜ＨＢ１ｍｎという順番で、電源系１２２，１３２，１３８が順次活性化される。一方、動作終了時には、第３の階層ブロックＨＢ１１１〜ＨＢ１１ｎ，ＨＢ１２１〜ＨＢ１２ｎ，ＨＢ１ｍ１〜ＨＢ１ｍｎ、第２の階層ブロックＨＢ１１〜ＨＢ１ｍ、第１の階層ブロックＨＢ１という順番で、電源系１３８，１３２，１２２が順次非活性化される。
【０１３４】
［送信回路および受信回路の例］
図１８は、図１６に示された送信回路１２６および受信回路１３４の一例を示す回路図である。なお、その他の送信回路１２８，１３０，１３６および受信回路１２４，１４０もこれらと同様に構成される。
【０１３５】
図１８を参照して、送信回路１２６は、フリップフロップ回路（Ｆ／Ｆ）１４２と、ラッチ回路１４４と、ドライバ１４６，１４８とを含む。ＣＰＵの内部回路１５０が外部から与えられたコマンド信号ＣＭＤをデコードした結果、ＤＲＡＭユニット１０４に対するアクセス要求を認定した場合、セット信号ＳＥＴをフリップフロップ回路１４２に供給する。ラッチ回路１４４は、ドライバ１４８を通った応答信号ＲＥＳをラッチする。ラッチ回路１４４の出力信号はリセット信号ＲＳＴとしてフリップフロップ回路１４２に供給される。フリップフロップ回路１４２の出力信号はドライバ１４６を通してアクセス要求信号ＲＥＱとして受信回路１３４に供給される。
【０１３６】
受信回路１３４は、ドライバ１５２，１５４と、フリップフロップ回路１５６，１５８，１６０と、オフセット電圧を有する複数の差動増幅器１６１〜１６４と、ＮチャネルＭＯＳトランジスタ１６６〜１６９と、ＡＮＤゲート１７０とを含む。
【０１３７】
アクセス要求信号ＲＥＱはドライバ１５２を通してセット信号ＳＥＴとしてフリップフロップ回路１５６に供給される。フリップフロップ回路１５８の出力信号はリセット信号ＲＳＴとしてフリップフロップ回路１５６に供給される。フリップフロップ回路１５６の出力信号はセット信号ＳＥＴとしてフリップフロップ回路１６０に供給される。フリップフロップ回路１６０の出力信号は電源系１３２にパワーイネーブル信号ＰＥＮとして供給され、これに応じて電源系１３２は活性化される。
【０１３８】
ここで、電源系１３２は、上記実施の形態１〜５のような階層電源回路１７８と、外部電源電圧ＥＶＣＣに基づいて内部電源電圧ＩＶＣＣを発生する上述した電圧ダウンコンバータ２４のような内部電源回路１７９と、外部接地電圧ＥＶＳＳに基づいて内部接地電圧ＩＶＳＳを発生する上述した電圧アップコンバータ２６のような内部電源回路１８０と、メモリセルアレイ１１２内のワード線を駆動するために用いられる外部電源電圧ＥＶＣＣまたは内部電源電圧ＩＶＣＣよりも高い昇圧電源電圧ＶＰＰを発生する昇圧電源回路１８１とを含む。
【０１３９】
差動増幅器１６１は階層電源回路１７８から供給されるサブ電源線の電圧を内部電源電圧ＩＶＣＣと比較し、サブ電源線の電圧が内部電源電圧ＩＶＣＣに到達するとＨレベルの信号を出力する。差動増幅器１６２は、内部電源回路１７９からの内部電源電圧ＩＶＣＣを基準電圧Ｖｒｅｆｃと比較し、内部電源電圧ＩＶＣＣが基準電圧Ｖｒｅｆｃに到達するとＨレベルの信号を出力する。差動増幅器１６３は、内部電源回路１８０からの内部接地電圧ＩＶＳＳを基準電圧Ｖｒｅｆｓと比較し、内部接地電圧ＩＶＳＳが基準電圧Ｖｒｅｆｓに到達するとＨレベルの信号を出力する。差動増幅器１６４は、昇圧電源回路１８１からの昇圧電圧ＶＰＰを基準電圧Ｖｒｅｆｐと比較し、昇圧電圧ＶＰＰが基準電圧Ｖｒｅｆｐに到達するとＨレベルの信号を出力する。フリップフロップ回路１５６がＨレベルの信号を出力するとトランジスタ１６６〜１６９がオンになり、これら差動増幅器１６１〜１６４が活性化される。
【０１４０】
ＡＮＤゲート１７０はこれら差動増幅器１６１〜１６４の出力信号を受け、そのＡＮＤ信号を出力する。すなわち、すべての電源回路１７８〜１８１の準備が整ったときＡＮＤゲート１７０はＨレベルの信号を出力する。ＡＮＤゲート１７０の出力信号はセット信号ＳＥＴとしてフリップフロップ回路１５８に供給される。フリップフロップ回路１５８の出力信号は、上述したようにフリップフロップ回路１５６の他、ドライバ１５４を通して応答信号ＲＥＳとして送信回路１２６に供給される。
【０１４１】
入出力制御回路の内部回路１８８はその動作を完了すると終了信号ＦＮを出力する。この終了信号ＦＮは遅延回路１７２に供給されるとともに、リセット信号ＲＳＴとしてフリップフロップ回路１５８にも供給される。遅延回路１７２はこの終了信号ＦＮを所定期間だけ遅延させてパルス発生回路１７４に供給する。パルス発生回路１７４はこの遅延された終了信号に応答して所定の幅を有するパルス信号を発生する。このパルス信号はリセット信号ＲＳＴとしてフリップフロップ回路１６０に供給される。
【０１４２】
図１６に示されたＣＰＵ１０２はさらに、図１８に示されるように複数のドライバ１８２を含む。ドライバ１８２はラッチ回路１４４からの出力信号に応答して活性化され、内部回路１５０からのコマンド信号ＣＭＤおよびデータ信号ＤＡＴを図１６に示された各入出力制御回路に供給する。各入出力制御回路はさらに、図１８に示されるように複数のドライバ１８４と、複数のラッチ回路１８６とを含む。ＣＰＵ１０２からのコマンド信号ＣＭＤおよびデータ信号ＤＡＴはそれぞれドライバ１８４を通してラッチ回路１８６に供給される。ラッチ回路１８６にラッチされたコマンド信号ＣＭＤおよびデータ信号ＤＡＴは入出力制御回路中の内部回路１８８に供給される。内部回路１８８はコマンド信号ＣＭＤをデコードし、そのデコード結果に従ってコマンド信号ＣＭＤを発生しかつデータ信号ＤＡＴを処理する。
【０１４３】
次に、上記のように構成された送信回路１２６および受信回路１３４の動作について説明する。
【０１４４】
ＣＰＵの内部回路１５０が図１６に示されたＤＲＡＭユニット１０４に対するリードまたはライト要求を示すコマンド信号ＣＭＤを受けると、セット信号ＳＥＴに応答してフリップフロップ回路１４２がセットされる。その結果、Ｈレベルのアクセス要求信号ＲＥＱが送信回路１２６から受信回路１３４に与えられる。これによりセット信号ＳＥＴに応答してフリップフロップ回路１５６がセットされる。これによりセット信号ＳＥＴに応答してフリップフロップ回路１６０がセットされるとともに、差動増幅器１６１〜１６４が活性化される。
【０１４５】
フリップフロップ回路１６０がセットされると、電源系１３２が活性化される。より具体的には、階層電源回路１７８、内部電源回路１７９、内部電源回路１８０、および昇圧電源回路１８１が活性化される。階層電源回路１７８において、サブ電源線の電圧が内部電源電圧ＩＶＣＣに達するとＨレベルの出力信号が差動増幅器１６１からＡＮＤゲート１７０に与えられる。内部電源回路１７９において、内部電源電圧ＩＶＣＣが基準電圧Ｖｒｅｆｃに達するとＨレベルの出力信号が差動増幅器１６２からＡＮＤゲート１７０に与えられる。内部電源回路１８０において、内部接地電圧ＩＶＳＳが基準電圧Ｖｒｅｆｓに達するとＨレベルの出力信号が差動増幅器１６３からＡＮＤゲート１７０に与えられる。昇圧電源回路１８１において、昇圧電圧ＶＰＰが基準電圧Ｖｒｅｆｐに達するとＨレベルの信号が差動増幅器１６４からＡＮＤゲート１７０に与えられる。
【０１４６】
差動増幅器１６１〜１６４のすべての出力信号がＨレベルになると、セット信号ＳＥＴに応答してフリップフロップ回路１５８がセットされる。その結果、Ｈレベルの応答信号ＲＥＳが受信回路１３４から送信回路１２６に与えられる。
【０１４７】
このＨレベルの応答信号ＲＥＳはラッチ回路１４４にラッチされ、これによりドライバ１８２がすべて活性化される。その結果、コマンド信号ＣＭＤおよびデータ信号ＤＡＴがＣＰＵから入出力制御回路に与えられる。コマンド信号ＣＭＤおよびデータ信号ＤＡＴはラッチ回路１８６にラッチされ、そのラッチされたコマンド信号ＣＭＤおよびデータ信号ＤＡＴは入出力制御回路中の内部回路１８８に与えられる。
【０１４８】
一方、受信回路１３４におけるフリップフロップ回路１５８がセットされると、フリップフロップ回路１５６はリセットされる。そのため、Ｌレベルの出力信号がトランジスタ１６６〜１６９に与えられるため、差動増幅器１６１〜１６４は非活性化される。しかしながら、フリップフロップ回路１６０はセット状態を維持するため、電源系１３２は活性状態を維持する。
【０１４９】
内部回路１８８がその動作を完了すると、終了信号ＦＮが遅延回路１７２およびフリップフロップ回路１５８に与えられる。これにより応答信号ＲＥＳがＨレベルになり、ひいてはドライバ１８２がすべて非活性化される。その結果、ＣＰＵ１０２から入出力制御回路へのコマンド信号ＣＭＤおよびデータ信号ＤＡＴの送信が禁止される。
【０１５０】
また、終了信号ＦＮは遅延回路１７２により遅延されてパルス発生回路１７４に与えられるので、終了信号ＦＮの発生から所定期間経過後にリセット信号ＲＳＴがフリップフロップ回路１６０に与えられる。このリセット信号ＲＳＴがフリップフロップ回路１６０に与えられるまでの間にフリップフロップ回路１５６がＨレベルのアクセス要求信号ＲＥＱに応答してセットされない限り、このフリップフロップ回路１６０はリセットされる。その結果、電源系１３２が非活性化される。逆に、終了信号ＦＮの発生からパルス発生回路１７４によるパルス信号の発生までの間に、Ｈレベルのアクセス要求信号ＲＥＱに応答してフリップフロップ回路１５６が再びセットされると、フリップフロップ回路１６０はセット状態を維持し、その結果、電源系１３２は活性状態を維持する。
【０１５１】
このように、内部回路１８８がその動作を完了しても電源系１３２は直ちに非活性化されないため、内部回路１８８がその動作を完了した直後にこの受信回路１３４がアクセス要求信号ＲＥＱを受信した場合であっても、内部回路１８８は直ちにどの動作を開始することができる。
【０１５２】
上記のように実施の形態６によれば、電源系が階層的に構成され、必要な電源系のみが上層から下層に向かって順次活性化され、不要な電源系が活性化されないため、消費電力を低減することができる。
【０１５３】
また、１つ下の階層における電源系が活性化されたことを示す応答信号確認後にその階層からその１つ下の階層へコマンド信号ＣＭＤおよびデータ信号ＤＡＴが与えられるため、これらの信号ＣＭＤ，ＤＡＴを確実に処理することができる。
【０１５４】
また、内部回路の動作完了から所定期間経過後に電源系が非活性化されるため、内部回路の動作完了直後に再びアクセス要求信号ＲＥ１Ｑを受信しても内部回路は速やかに動作を開始することができる。
【０１５５】
この実施の形態６における送受信は、システム上で異なるチップ間で実施されても、また、単一チップ上で実施されても構わない。
【０１５６】
［実施の形態７］
上記実施の形態６における送信回路および受信回路はシェイクハンド方式を採用しているため、その回路構成はやや複雑となる。そこで、実施の形態７は、送信回路および受信回路の回路構成を簡略化することを目的とする。
【０１５７】
この実施の形態７における送信回路はアクセス要求信号ＲＥＱを送信してから所定期間経過後に、応答信号の返信を待つことなく、内部回路は動作を開始する。一方、受信回路はアクセス要求信号ＲＥＱを受信すると直ちに電源系を活性化する。
【０１５８】
次に、この実施の形態７によるシステムＬＳＩの動作について図１９を参照して説明する。
【０１５９】
外部からアクセス要求信号ＲＥＱが与えられると、ＣＰＵ１０２中の受信回路によりＣＰＵ１０２中の電源系が活性化される。アクセス要求信号ＲＥＱの入力から所定期間経過後、外部からコマンド信号ＣＭＤおよびデータ信号ＤＡＴがＣＰＵ１０２に与えられる。この所定期間は、アクセス要求信号ＲＥＱの入力から電源系の準備完了までに必要な時間が設定される。
【０１６０】
上記コマンド信号ＣＭＤがＤＲＡＭユニットに対するリードまたはライトを要求するものである場合は、ＣＰＵ１０２からＤＲＡＭユニット中の入出力制御回路１１０にアクセス要求信号ＲＥＱが与えられる。このアクセス要求信号ＲＥＱに応答して入出力制御回路１１０中の受信回路により入出力制御回路１１０中の電源系が活性化される。ＣＰＵ１０２から入出力制御回路１１０へのアクセス要求信号ＲＥＱの送信から所定期間経過後、ＣＰＵ１０２から入出力制御回路１１０にコマンド信号ＣＭＤおよびデータ信号ＤＡＴが与えられる。
【０１６１】
続いて、入出力制御回路１１０中の送信回路によりメモリセルアレイ１１２にアクセス要求信号ＲＥＱが与えられる。このアクセス要求信号ＲＥＱに応答してメモリセルアレイ１１２中の受信回路によりメモリセルアレイ１１２中の電源系が活性化される。入出力制御回路１１０からメモリセルアレイ１１２へのアクセス要求信号ＲＥＱの送信から所定期間経過後、入出力制御回路１１０からコマンド信号ＣＭＤおよびデータ信号ＤＡＴがメモリセルアレイ１１２に与えられる。
【０１６２】
ＳＲＡＭユニット、ロジックユニットが選択される場合もこれと同様である。
［送信回路および受信回路の例］
図２０は、この実施の形態７における送信回路および受信回路の構成を示すブロック図である。図２０を参照して、この送信回路１９０は、上記図１８に示された構成に加えて、タイマ１９４を備える。この送信回路１９０は応答信号を受信しないので図１８に示されるようなラッチ回路１４４およびドライバ１４８を備えていない。
【０１６３】
タイマ１９４は、ＣＰＵ１０２中の内部回路がフリップフロップ回路１４２をセットしてから所定期間経過後にＨレベルの信号を出力する。タイマ１９４の出力信号はＣＰＵ１０２中の複数のドライバ１８２に与えられる。
【０１６４】
受信回路１９２は、応答信号を発生しないので、図１８に示されるような差動増幅器１６１〜１６４、トランジスタ１６６〜１６９、ＡＮＤゲート１７０、フリップフロップ回路１５８、およびドライバ１５４を備えていない。ここでは、フリップフロップ回路１６０の出力信号はリセット信号ＲＳＴとしてフリップフロップ回路１５６に与えられる。
【０１６５】
このような送信回路１９０および受信回路１９２において、フリップフロップ回路１４２がセットされると、送信回路１９０からアクセス要求信号ＲＥＱが受信回路１９２に送信され、これと同時にタイマ１９４が時間の計測を開始する。
【０１６６】
受信回路１９２がアクセス要求信号ＲＥＱを受信すると、上記と同様にフリップフロップ回路１５６がセットされ、続いてフリップフロップ回路１６０がセットされる。これにより電源系１３２が活性化される。
【０１６７】
電源系１３２から内部回路１８８に所定電圧が供給され、内部回路１８８が動作可能となった頃に、タイマ１９４の出力信号がＨレベルとなり、ドライバ１８２が活性化される。そのため、コマンド信号ＣＭＤおよびデータ信号ＤＡＴがＣＰＵ１０２から入出力制御回路１１０に送信され、ドライバ１８４およびラッチ回路１８６を介して内部回路１８８に与えられる。
【０１６８】
また、上記と同様に、内部回路１８８がその動作を完了すると終了信号ＦＮが遅延回路１７２により遅延されてパルス発生回路１７４に与えられる。そのため、フリップフロップ回路１６０は内部回路１８８の動作完了から所定期間経過後にリセットされるが、この期間中に受信回路１９２が再びアクセス要求信号ＲＥＱを受信するとフリップフロップ回路１６０はセット状態を維持する。その結果アクセス要求信号ＲＥＱが断続的に送信される場合は、電源系１３２は活性状態を維持する。
【０１６９】
上記のように実施の形態７によれば、応答信号の発生および受信を必要としないため、送信回路１９０および受信回路１９２の回路構成が簡単になる。にもかかわらず、タイマ１９４によりコマンド信号ＣＭＤおよびデータ信号ＤＡＴの送信を遅らせているため、電源系１３２が十分に活性化された後に内部回路１８８はコマンド信号ＣＭＤおよびデータ信号ＤＡＴを受信することができる。
【０１７０】
この実施の形態７における送受信は、システム上で異なるチップ間で実施されても、また、単一チップ上で実施されても構わない。
【０１７１】
［電源系の詳細］
上記実施の形態６および７における電源系１３２には、図１８に示されるように階層電源回路１７８、内部電源回路１７９と内部電源回路１８０、および昇圧電源回路１８１が含まれる。
【０１７２】
階層電源回路１７８の場合は、図１８または図２０に示されたフリップフロップ回路１６０からのパワーイネーブル信号ＰＥＮが図１に示されるような短絡信号発生回路２８に与えられ、このパワーイネーブル信号ＰＥＮに応答して短絡信号ＳＴおよび／ＳＴが活性化される。
【０１７３】
外部電源電圧ＥＶＣＣに基づいて内部電源電圧ＩＶＣＣを発生する内部電源回路１７９の場合は、図２１に示されるように差動増幅器４４の接地側にＮチャネルＭＯＳトランジスタ１９６が接続され、このゲートにパワーイネーブル信号ＰＥＮが与えられる。トランジスタ１９６はパワーイネーブル信号ＰＥＮに応答してオンになり、これにより差動増幅器４４が活性化される。その結果、内部電源電圧ＩＶＣＣが基準電圧Ｖｒｅｆｃと等しくなるように差動増幅器４４がトランジスタ４２を制御する。
【０１７４】
また、上述した内部回路２０中のＮチャネルＭＯＳトランジスタのバックゲートに、アクティブ期間はソース電圧またはそれよりもわずかに高い電圧を印加し、スタンバイ期間中は負の電圧を印加することもできる。たとえば図２２に示されるように、抵抗素子１９８およびダイオード２００を直列に接続し、そのダイオード２００の順方向電圧０．７Ｖをスイッチング素子２０２を介してＮチャネルＭＯＳトランジスタ（たとえば図１中の３６）のバックゲートを形成するｐ基板２０４に供給する。また、−２〜−３Ｖの負電圧を発生する負電圧チャージャポンプ回路２０８を設け、この負電圧をスイッチング素子２０６を介してｐ基板２０４に供給する。スイッチング素子２０２は短絡信号ＳＴを直接受けるが、スイッチング素子２０６はインバータ２０９を介して短絡信号ＳＴを受ける。したがって、アクティブ状態（ＳＴ＝Ｈ）では０．７Ｖの電圧がｐ型基板２０４に与えられ、スタンバイ状態（ＳＴ＝Ｌ）では−２〜−３Ｖの負電圧がｐ基板２０４に与えられる。したがって、アクティブ状態では基板効果が小さくなり、ＮチャネルＭＯＳトランジスタの動作速度が速くなる。しかも、この電圧０．７Ｖはｐ型基板２０４とソース／ドレイン領域を形成するｎ型拡散領域間の接触電圧を超えていないので、ｐｎ接合に大量の順方向電流が流れることはない。一方、スタンバイ状態では基板効果が大きくなるので、ＮチャネルＭＯＳトランジスタのサブスレッショルドリーク電流が低減される。
【０１７５】
なお、ＰチャネルＭＯＳトランジスタの場合は、アクティブ期間中にソース電圧またはソース電圧よりもわずかに低い電圧をバックゲートに印加し、スタンバイ期間中はソース電圧よりも高い電圧をバックゲートに印加することもできる。
【０１７６】
図２３は、図２２に示されたダイオード２００の構成を示す平面図である。図２３を参照して、このダイオード２００はｐ型領域２０２およびｎ型領域２０４からなる。これらの領域２０２および２０４は１本のポリシリコンまたは金属の配線により形成され、ｐ型領域２０２にはｐ型不純物が注入され、ｎ型領域２０４にはｎ型不純物が注入されている。
【０１７７】
また、図２４に示されるように、アクティブ時にトランジスタ３４，３６，３８，４０のバックゲートにそれぞれのソースと同じ電圧を印加し、スタンバイ時にＰチャネルＭＯＳトランジスタ３０，３２のバックゲートにそれぞれのソース電圧よりも高い電圧を印加し、かつＮチャネルＭＯＳトランジスタ３６，４０のバックゲートにそれぞれのソース電圧よりも低い電圧を印加することもできる。
【０１７８】
ここでは、メイン電源線１０とサブ電源線１２との間に２つのダイオード２０６が直列に接続されている。また、サブ接地線１６とメイン接地線１４との間にも２つのダイオード２０８が直列に接続されている。また、電源電圧ＶＣＣを受ける電源線２１０とメイン電源線１０との間にも２つのダイオード２１２が直列に接続されている。さらに、電源線２１０とメイン電源線１０との間にはＰチャネルＭＯＳトランジスタ２１４も接続され、インバータ２１６を介して与えられた短絡信号／ＳＴに応答してオン／オフになる。
【０１７９】
アクティブ期間中は、トランジスタ１６および２０がオンになり、トランジスタ２１４がオフになる。したがって、トランジスタ３４，３６，３８，４０のバックゲートにはそれぞれのソースと同じ電圧が供給される。
【０１８０】
一方、スタンバイ期間中は、トランジスタ１６および２０がオフになり、トランジスタ２１４がオンになる。したがって、ＰチャネルＭＯＳトランジスタ３８のソースにはＶＣＣ−Ｖｔｈ（Ｖｔｈは各ダイオード２０６のしきい値電圧）の電圧が供給され、バックゲートには電源電圧ＶＣＣが供給される。そのため、ソース／ドレインを形成するｐ型拡散領域およびバックゲートを形成するｎ型基板間のｐｎ接合が逆バイアスされるので、ｐｎ接合に流れるリーク電流が低減される。また、ＮチャネルＭＯＳトランジスタ３６のソースにはＶＳＳ＋２Ｖｔｈ（ｖｔｈは各ダイオード２０８のしきい値電圧）の電圧が供給され、バックゲートには接地電圧ＶＳＳが供給される。そのため、バックゲートを形成するｐ型基板およびソース／ドレインを形成するｎ型拡散領域間のｐｎ接合は逆バイアスされるので、ｐｎ接合に流れるリーク電流が低減される。
【０１８１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１８２】
【図１】本発明の実施の形態１による半導体回路装置の構成を示す回路図である。
【図２】図１に示された短絡信号発生回路の動作を示すタイミング図である。
【図３】図１に示されたオフセット差動増幅器の構成を示す回路図である。
【図４】図１に示されたもう１つのオフセット差動増幅器の構成を示す回路図である。
【図５】図１に示された最大値回路の一例を示す回路図である。
【図６】図１に示された最小値回路の一例を示す回路図である。
【図７】図１に示された最大値回路の他の例を示す回路図である。
【図８】図１に示された最小値回路の他の例を示す回路図である。
【図９】図１に示された最大値回路のさらに他の例を示す回路図である。
【図１０】図１に示された最小値回路のさらに他の例を示す回路図である。
【図１１】この発明の実施の形態２による半導体回路装置の構成を示す回路図である。
【図１２】この発明の実施の形態３による半導体回路装置の構成を示す回路図である。
【図１３】この発明の実施の形態４による半導体回路装置の構成を示す回路図である。
【図１４】この発明の実施の形態５による半導体回路装置の構成を示すブロック図である。
【図１５】図１４に示された短絡信号発生回路の動作を示すタイミング図である。
【図１６】この発明の実施の形態６による半導体回路装置の構成を示すブロック図である。
【図１７】図１６に示された半導体回路装置の動作を示すブロック図である。
【図１８】図１６に示された送信回路および受信回路の構成を示す回路図である。
【図１９】この発明の実施の形態７による半導体回路装置の動作を示すブロック図である。
【図２０】図１９に示された半導体回路装置における送信回路および受信回路の構成を示すブロック図である。
【図２１】図１６、図１８および図２０に示された電源系の一例を示す回路図である。
【図２２】図１６、図１８および図２０に示された電源系の他の例を示す図である。
【図２３】図２２に示されたダイオードの構成を示す平面図である。
【図２４】図１６、図１８および図２０に示された電源系のさらに他の例を示す回路図である。
【符号の説明】
【０１８３】
１０  メイン電源線、１２  サブ電源線、１４  メイン接地線、１６  サブ接地線、２２  内部回路、２８，９４  短絡信号発生回路、５０，５２，７４，７６  抵抗素子、５４，５６，７８，８０  オフセット差動増幅器、８２，８４  カレントミラー回路、８６，８８  電流源、ＢＫ１〜ＢＫ４  回路ブロック、９５，９６  定電流回路、ＨＢ１，ＨＢ１１〜ＨＢ１ｍ，ＨＢ１１１〜ＨＢ１１ｎ，ＨＢ１２１〜ＨＢ１２ｎ，ＨＢ１ｍ１〜ＨＢ１ｍｎ  階層ブロック、１２２，１３２，１３８  電源系、１２４，１３４，１４０  受信回路、１２６，１２８，１３０，１３６  送信回路。
【図１】
2008178083.tif 000003
【図２】
2008178083.tif 000004
【図３】
2008178083.tif 000005
【図４】
2008178083.tif 000006
【図５】
2008178083.tif 000007
【図６】
2008178083.tif 000008
【図７】
2008178083.tif 000009
【図８】
2008178083.tif 000010
【図９】
2008178083.tif 000011
【図１０】
2008178083.tif 000012
【図１１】
2008178083.tif 000013
【図１２】
2008178083.tif 000014
【図１３】
2008178083.tif 000015
【図１４】
2008178083.tif 000016
【図１５】
2008178083.tif 000017
【図１６】
2008178083.tif 000018
【図１７】
2008178083.tif 000019
【図１８】
2008178083.tif 000020
【図１９】
2008178083.tif 000021
【図２０】
2008178083.tif 000022
【図２１】
2008178083.tif 000023
【図２２】
2008178083.tif 000024
【図２３】
2008178083.tif 000025
【図２４】
2008178083.tif 000026