(57)【要約】【課題】チャージポンプ型ＤＣ／ＤＣコンバータにおいて、昇圧の基準となる電圧が低いときでも確実に動作するようにすること。【解決手段】立ち上がり期間において、初段のチャージポンプ２０内のＰＭＯＳトランジスタの寄生ダイオードによる影響を排除するために、初段のチャージポンプ２０の出力端子ＣＰ２０を、昇圧の基準となる電圧Ｖ１０と短絡させるためのＰＭＯＳトランジスタＱ２９を設けた。このＰＭＯＳトランジスタＱ２９は、チャージポンプ４０の出力電圧Ｖ４０によって制御され、そのチャージポンプ４０の出力電圧Ｖ４０の上昇に伴って上記短絡が解除される。【選択図】図１
2008131778.tif 000002
【特許請求の範囲】
【請求項１】
直列に接続される複数段のチャージポンプであって、各段のチャージポンプは、
充電期間と昇圧期間とを交互に繰り返すキャパシタと、
前記充電期間にオンし、前記昇圧期間にオフする第１トランジスタと、
前記充電期間にオフし、前記昇圧期間にオンする第２トランジスタと、
を有し、各段のチャージポンプが基準電圧の複数倍の電圧を出力する複数段のチャージポンプと、
初段の第１チャージポンプの第１出力電圧によって動作し、前記第１チャージポンプ内の前記第１トランジスタおよび前記第２トランジスタを駆動する駆動信号を生成する第１駆動回路と、
２段目以降のいずれかの第２チャージポンプの第２出力電圧が低いときにオンして、前記基準電圧を前記第１チャージポンプの第１出力端子に与え、前記第２出力電圧が高いときにオフして、前記基準電圧を前記第１出力端子から遮断する第３トランジスタと、
を備えたチャージポンプ型ＤＣ／ＤＣコンバータ。
【請求項２】
前記第２チャージポンプの第２出力電圧が低いときにオンして、前記第１出力電圧を前記第２チャージポンプの第２出力端子に与え、前記第２出力電圧が高いときにオフして、前記第１電圧を前記第２出力端子から遮断する第４トランジスタ、をさらに備えた、
請求項１記載のチャージポンプ型ＤＣ／ＤＣコンバータ。
【請求項３】
２段目以降のチャージポンプの前記第１トランジスタおよび前記第２トランジスタの基板には、最終段のチャージポンプの出力電圧が印加される
請求項１または２記載のチャージポンプ型ＤＣ／ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャージポンプ型ＤＣ／ＤＣコンバータにおいて、安定的な動作を得るための技術に関する。
【背景技術】
【０００２】
下記特許文献１に開示されるように、多出力のチャージポンプ型ＤＣ／ＤＣコンバータが知られている。かかるチャージポンプ型ＤＣ／ＤＣコンバータでは、複数段のチャージポンプが直列に接続されて構成される。
【特許文献１】特開２００５−２７８３５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来のチャージポンプ型ＤＣ／ＤＣコンバータでは、初段のチャージポンプの出力電圧によって電源電圧ＶＤＤをレベルシフトさせて、初段のチャージポンプの駆動信号を生成する。しかしながら、この従来のチャージポンプ型ＤＣ／ＤＣコンバータでは、チャージポンプ内のトランジスタの寄生ダイオードに起因し、ＤＣ／ＤＣコンバータの立ち上がり時において、初段のチャージポンプの出力電圧（初期値）がレベルシフタの動作電圧まで上昇せず、駆動信号を生成できない弊害が生ずる場合があった。かかる弊害は、特に、昇圧の基準となる電圧（基準電圧）が低いときに顕著となる。したがって、基準電圧が低いときでも確実に動作するチャージポンプ型ＤＣ／ＤＣコンバータが望まれていた。
【課題を解決するための手段】
【０００４】
本発明チャージポンプ型ＤＣ／ＤＣコンバータは、直列に接続される複数段のチャージポンプであって、各段のチャージポンプは、充電期間と昇圧期間とを交互に繰り返すキャパシタと、充電期間にオンし、昇圧期間にオフする第１トランジスタと、充電期間にオフし、昇圧期間にオンする第２トランジスタと、を有し、各段のチャージポンプが基準電圧の複数倍の電圧を出力する複数段のチャージポンプと、初段の第１チャージポンプの第１出力電圧によって動作し、第１チャージポンプ内の第１トランジスタおよび第２トランジスタを駆動する駆動信号を生成する第１駆動回路と、２段目以降のいずれかの第２チャージポンプの第２出力電圧が低いときにオンして、基準電圧を第１チャージポンプの第１出力端子に与え、第２出力電圧が高いときにオフして、基準電圧を第１出力端子から遮断する第３トランジスタと、を備える。
【０００５】
本発明のチャージポンプ型ＤＣ／ＤＣコンバータの作用は、以下の通りになる。
すなわち、立ち上がり時においては、第２チャージポンプの第２出力電圧が低いため、第３トランジスタがオンし、基準電圧が初段の第１チャージポンプの第１出力端子に与えられる。したがって、この基準電圧によって第１駆動回路が動作を開始し、駆動信号を生成する。この駆動信号は、初段の第１チャージポンプ内の第１トランジスタおよび第２トランジスタに与えられて、初段の第１チャージポンプが動作を開始する。この第１チャージポンプの動作に伴って、この第１チャージポンプの第１出力電圧が上昇する。そして、この第１出力電圧の上昇に伴い、２段目以降のいずれかの第２チャージポンプも動作を開始し、その第２出力電圧が上昇すると、第３トランジスタがオフして、初段の第１チャージポンプの第１出力端子は、基準電圧から遮断される。
【０００６】
この発明のチャージポンプ型ＤＣ／ＤＣコンバータでは、立ち上がり時において、第１出力電圧の初期値が基準電圧となる。そして、この第１出力電圧の初期値は、第１トランジスタおよび第２トランジスタの寄生ダイオードの影響によって低下することがない。
【発明の効果】
【０００７】
本発明のチャージポンプ型ＤＣ／ＤＣコンバータは、昇圧の基準電圧が低いときでも確実に動作する。
【発明を実施するための最良の形態】
【０００８】
＜参照装置＞
本発明の実施形態について説明する前に、実施形態の理解の便宜のために、実施形態に類似した構成の参照装置について説明する。なお、以下の説明においては、特記しない限り、電圧の基準はＶＳＳとする。
【０００９】
［参照装置の構成］
以下、図１を参照して、参照装置としてのＤＣ／ＤＣコンバータ５の構成について説明する。図１は、ＤＣ／ＤＣコンバータ５の回路図である。図１において、このＤＣ／ＤＣコンバータ５では、複数段のチャージポンプ２０〜４０が直列に接続されており、通常動作（立ち上がり期間経過後の動作）では、電圧ＶＬ１に対して、それぞれ２倍の電圧（ＶＬ２）、３倍の電圧（ＶＬ３）、４倍の電圧（ＶＬ４）を出力するように構成されている。すなわち、このＤＣ／ＤＣコンバータ５では、初段のチャージポンプがチャージポンプ２０であり、最終段のチャージポンプがチャージポンプ４０となっている。なお、図１において、ＰＷＯＮ信号は、ＤＣ／ＤＣコンバータ５の起動後は常にハイレベル（Ｈレベル）となっている。
【００１０】
オペアンプ１０は、ＰＷＯＮ信号がＨレベルのときに動作し、非反転入力端子（＋）から基準電圧ＶＲＥＦ（電圧ＶＬ１と同じ値）を入力され、反転入力端子（−）は出力端子と短絡される。すなわち、オペアンプ１０はボルテージバッファを構成しており、基準電圧ＶＲＥＦの信号をインピーダンス変換して出力する。オペアンプ１０の出力電圧Ｖ１０は、ＤＣ／ＤＣコンバータ５の起動後速やかに、電圧ＶＬ１に到達する。オペアンプ１０の出力電圧Ｖ１０は、複数段のチャージポンプ２０〜４０の各々に供給される。なお、以下では、電圧ＶＬ１についても適宜、「基準電圧」と表記する。
【００１１】
ゲート回路１２は、ＶＤＤ（電源電圧）およびＶＳＳに接続され、ＰＷＯＮ信号およびクロック信号ＣＫの論理レベルに応じて動作する。ゲート回路１２は、ＰＷＯＮ信号およびクロック信号ＣＫがともにＨレベルのときにＶＤＤを出力し、ＰＷＯＮ信号およびクロック信号ＣＫのいずれかがローレベル（Ｌレベル）のときにＶＳＳを出力する。したがって、ＤＣ／ＤＣコンバータ５の起動後、ゲート回路１２の出力信号Ｓ０は、クロック信号ＣＫと同じタイミングでＨレベル、Ｌレベルを繰り返し、振幅電圧がＶＤＤとなる。
【００１２】
［レベルシフタの構成と通常動作］
レベルシフタ５０は、信号Ｓ０の最大電圧（ＶＤＤ）を、チャージポンプ２０の出力電圧Ｖ２０までレベル変化させる。ＤＣ／ＤＣコンバータ５が起動してからしばらく経過し、動作が安定した時点では、チャージポンプ２０の出力電圧Ｖ２０は電圧ＶＬ２（＝ＶＬ１×２）となり、このとき、レベルシフタ５０の出力信号Ｓ１は、クロック信号ＣＫと同じタイミングでＨレベル、Ｌレベルを繰り返し、振幅電圧がＶＬ２となる。
【００１３】
レベルシフタ５０の回路構成例を図２に示す。図２に示すレベルシフタ５０は、インバータを構成するＰＭＯＳトランジスタＱ５１およびＮＭＯＳトランジスタＱ５２と、ＰＭＯＳトランジスタＱ５３，Ｑ５４と、ＮＭＯＳトランジスタＱ５５，Ｑ５６とを有する。
レベルシフタ５０では、信号Ｓ０がＮＭＯＳトランジスタＱ５５のゲートに与えられ、信号Ｓ０の反転信号がＮＭＯＳトランジスタＱ５６のゲートに与えられる。チャージポンプ２０の出力電圧Ｖ２０がＰＭＯＳトランジスタＱ５３，Ｑ５４のソースに与えられる。ＰＭＯＳトランジスタＱ５３のゲートとＮＭＯＳトランジスタＱ５６のドレインとが接続される。ＰＭＯＳトランジスタＱ５４のゲートとＮＭＯＳトランジスタＱ５５のドレインとが接続される。ＮＭＯＳトランジスタＱ５５，Ｑ５６のソースにはＶＳＳが与えられる。
【００１４】
このレベルシフタ５０では、信号Ｓ０がＨレベル（ＶＤＤ）のときには、ＮＭＯＳトランジスタＱ５５はオン状態となり、ＰＭＯＳトランジスタＱ５４がオン状態となるため、出力信号Ｓ１はＨレベル（電圧Ｖ２０）となる。その際、ＮＭＯＳトランジスタＱ５６はオフ状態となるので、出力信号Ｓ１の出力線はＶＳＳと遮断される。
一方、信号Ｓ０がＬレベル（ＧＮＤ）のときには、ＮＭＯＳトランジスタＱ５６がオン状態となり、出力信号Ｓ１はＬレベル（ＶＳＳ）となる。その際、ＰＭＯＳトランジスタＱ５３がオン状態となるため、ＰＭＯＳトランジスタＱ５４がオフ状態となって、出力信号Ｓ１の信号線は電圧Ｖ２０と遮断される。
したがって、レベルシフタ５０の出力信号Ｓ１は、信号Ｓ０すなわちクロック信号ＣＫと同期してＨレベル、Ｌレベルを繰り返し、その振幅電圧がＶ２０となる。
【００１５】
レベルシフタ６０は、信号Ｓ０の最大電圧（ＶＤＤ）を、チャージポンプ４０の出力電圧Ｖ４０（第２出力電圧）までレベル変化させる。ＤＣ／ＤＣコンバータ５が起動してからしばらく経過し、動作が安定した時点では、チャージポンプ４０の出力電圧Ｖ４０は電圧ＶＬ４（＝ＶＬ１×４）となり、このとき、レベルシフタ６０の出力信号Ｓ２は、クロック信号ＣＫと同じタイミングでＨレベル、Ｌレベルを繰り返し、振幅電圧がＶＬ４となる。
【００１６】
レベルシフタ６０の回路構成例を図３に示す。図３に示すレベルシフタ６０は、インバータを構成するＰＭＯＳトランジスタＱ６１およびＮＭＯＳトランジスタＱ６２と、ＰＭＯＳトランジスタＱ６３，Ｑ６４と、ＮＭＯＳトランジスタＱ６５，Ｑ６６とを有する。
レベルシフタ６０では、信号Ｓ０がＮＭＯＳトランジスタＱ６５のゲートに与えられ、信号Ｓ０の反転信号がＮＭＯＳトランジスタＱ６６のゲートに与えられる。チャージポンプ４０の出力電圧Ｖ４０がＰＭＯＳトランジスタＱ６３，Ｑ６４のソースに与えられる。ＰＭＯＳトランジスタＱ６３のゲートとＮＭＯＳトランジスタＱ６６のドレインとが接続される。ＰＭＯＳトランジスタＱ６４のゲートとＮＭＯＳトランジスタＱ６５のドレインとが接続される。ＮＭＯＳトランジスタＱ６５，Ｑ６６のソースにはＶＳＳが与えられる。
【００１７】
このレベルシフタ６０では、信号Ｓ０がＨレベル（ＶＤＤ）のときには、ＮＭＯＳトランジスタＱ６５はオン状態となり、ＰＭＯＳトランジスタＱ６４がオン状態となるため、出力信号Ｓ２はＨレベル（電位Ｖ４０）となる。その際、ＮＭＯＳトランジスタＱ６６はオフ状態となるので、出力信号Ｓ２の出力線はＶＳＳと遮断される。
一方、信号Ｓ０がＬレベル（ＧＮＤ）のときには、ＮＭＯＳトランジスタＱ６６がオン状態となり、出力信号Ｓ２はＬレベル（ＶＳＳ）となる。その際、ＰＭＯＳトランジスタＱ６３がオン状態となるため、ＰＭＯＳトランジスタＱ６４がオフ状態となって、出力信号Ｓ２の信号線は電位Ｖ４０と遮断される。
したがって、レベルシフタ６０の出力信号Ｓ２は、信号Ｓ０すなわちクロック信号ＣＫと同期してＨレベル、Ｌレベルを繰り返し、その振幅電圧がＶ４０となる。
【００１８】
［駆動回路の構成と通常動作］
駆動回路７０は、チャージポンプ２０を駆動するための駆動信号を生成する．すなわち、チャージポンプ２０は、駆動回路７０が生成する信号Ｓ１１Ｌ，Ｓ１２Ｌ，Ｓ２１Ｌ，Ｓ２２Ｌによって、充電期間と昇圧期間とを交互に繰り返すようにして動作する。
【００１９】
図１に示すように、駆動回路７０は、遅延回路７１と、ＡＮＤ回路７２と、ＮＯＲ回路７３と、バッファ７４，７６と、インバータ７５，７７とを有する。遅延回路７１は、レベルシフタ５０からの信号Ｓ１を所定期間Δｔだけ遅延させた信号Ｓ７１を生成する。ＡＮＤ回路７２は、信号Ｓ１と信号Ｓ７１のＡＮＤ演算を行う。ＮＯＲ回路７３は、信号Ｓ７１と信号Ｓ１のＮＯＲ演算を行う。なお、駆動回路７０は、電源電圧として電圧Ｖ２０によって動作し、動作閾値の低いトランジスタによって構成される。
【００２０】
図１に示す駆動回路７０の通常動作を示すタイミングチャートを図４に示す。図４では、（ａ）信号Ｓ１、（ｂ）信号Ｓ７１、（ｃ）信号Ｓ１１Ｌ、（ｄ）信号Ｓ１２Ｌ、（ｅ）信号Ｓ２１Ｌ、（ｆ）信号Ｓ２２Ｌの各信号波形が時系列上で示されている。図４において、信号Ｓ１１ＬがＨレベル（ＶＬ２）である期間（信号Ｓ１２ＬがＬレベル（ＶＳＳ）である期間）がチャージポンプ２０の充電期間であり、信号Ｓ２１ＬがＨレベル（ＶＬ２）である期間（信号Ｓ２２ＬがＬレベル（ＶＳＳ）である期間）がチャージポンプ２０の昇圧期間である。
【００２１】
駆動回路８０は、チャージポンプ３０，４０を駆動するための駆動信号を生成する．すなわち、チャージポンプ３０，４０は、駆動回路８０が生成する信号Ｓ１１Ｈ，Ｓ１２Ｈ，Ｓ２１Ｈ，Ｓ２２Ｈによって、充電期間と昇圧期間とを交互に繰り返すようにして動作する。
【００２２】
図１に示すように、駆動回路８０は、遅延回路８１と、ＡＮＤ回路８２と、ＮＯＲ回路８３と、バッファ８４，８６と、インバータ８５，８７とを有する。遅延回路８１は、レベルシフタ６０からの信号Ｓ２を所定期間Δｔだけ遅延させた信号Ｓ８１を生成する。ＡＮＤ回路８２は、信号Ｓ２と信号Ｓ８１のＡＮＤ演算を行う。ＮＯＲ回路８３は、信号Ｓ８１と信号Ｓ２のＮＯＲ演算を行う。なお、駆動回路８０は、電源電圧として電圧Ｖ４０によって動作し、耐圧を考慮して動作閾値の高いトランジスタによって構成される。
【００２３】
図１に示す駆動回路８０の通常動作を示すタイミングチャートを図５に示す。図５では、（ａ）信号Ｓ２、（ｂ）信号Ｓ８１、（ｃ）信号Ｓ１１Ｈ、（ｄ）信号Ｓ１２Ｈ、（ｅ）信号Ｓ２１Ｈ、（ｆ）信号Ｓ２２Ｈの各信号波形が時系列上で示されている。図５において、信号Ｓ１１ＨがＨレベル（ＶＬ４）である期間（信号Ｓ１２ＨがＬレベル（ＶＳＳ）である期間）がチャージポンプ３０，４０の充電期間であり、信号Ｓ２１ＨがＨレベル（ＶＬ４）である期間（信号Ｓ２２ＨがＬレベル（ＶＳＳ）である期間）がチャージポンプ３０，４０の昇圧期間である。
【００２４】
［チャージポンプ２０の構成と通常動作］
チャージポンプ２０は、オペアンプ１０の出力電圧Ｖ１０（＝ＶＬ１）を２倍の電圧ＶＬ２に昇圧させる回路である。
図１に示すように、チャージポンプ２０は、対で動作するＰＭＯＳトランジスタＱ２１およびＮＭＯＳトランジスタＱ２２と、対で動作するＰＭＯＳトランジスタＱ２５およびＮＭＯＳトランジスタＱ２６と、対で動作するＰＭＯＳトランジスタＱ２３およびＮＭＯＳトランジスタＱ２４と、ＮＭＯＳトランジスタＱ２７と、ＮＭＯＳトランジスタＱ２８と、インバータ２１と、充電および昇圧動作を行うキャパシタＣ２１と、安定化のために出力端子ＣＰ２０（第１出力端子）に接続されるキャパシタＣ２２と、を有する。
【００２５】
図６は、ＰＭＯＳトランジスタＱ２１（ＰＭＯＳトランジスタＱ２３も同様）の構造を示す断面図である。図６に示すように、ＰＭＯＳトランジスタＱ２１は、Ｐ型基板１００（ＶＳＳレベル）内のＮウェル領域１０２に形成される。Ｎウェル領域１０２には、Ｐ型不純物領域１０４（ソース）およびＰ型不純物領域１０６（ドレイン）が形成される。Ｐ型不純物領域１０４（ソース）およびＰ型不純物領域１０６（ドレイン）の中間には、図示しない絶縁層を介してポリシリコンなどのゲート膜１０７が形成される。さらに、Ｎウェル領域１０２には、Ｎ型不純物領域１０５が形成される。Ｐ型不純物領域１０４（ソース）に、オペアンプ１０の出力端子ＣＰ１０が接続される。Ｎ型不純物領域１０５には、チャージポンプ２０の出力端子ＣＰ２０（基板電圧Ｖ２０）が接続される。
図６に示すＰＭＯＳトランジスタＱ２１において、その構造上、Ｐ型不純物領域１０４（ソース）からＮウェル領域１０２、Ｎ型不純物領域１０５に向けて順方向となる寄生ダイオード１０１（順方向電圧ＶＦ）が形成される。したがって、ＰＭＯＳトランジスタＱ２１のソースにオペアンプ１０の出力電圧ＶＬ１が印加されると、チャージポンプ２０の出力電圧Ｖ２０（第１出力電圧）には、（ＶＬ１−ＶＦ）の電圧が初期値として与えられることになる。なお、このＰＭＯＳトランジスタＱ２１は、閾値電圧の低いトランジスタであるために空乏層１０８が薄く、電圧ＶＦは比較的小さい。
【００２６】
ＰＭＯＳトランジスタＱ２１のソースと、ＮＭＯＳトランジスタＱ２２のドレインとが、オペアンプ１０の出力端子ＣＰ１０に接続される。ＰＭＯＳトランジスタＱ２１のドレインと、ＮＭＯＳトランジスタＱ２２のソースとが、キャパシタＣ２１の一端（プラス側端子）に接続される。ＰＭＯＳトランジスタＱ２１のゲートには信号Ｓ１２Ｌが印加され、ＮＭＯＳトランジスタＱ２２のゲートには信号Ｓ１１Ｌが印加される。ＰＭＯＳトランジスタＱ２１の基板には、チャージポンプ２０の出力電圧Ｖ２０が与えられる。
【００２７】
ＰＭＯＳトランジスタＱ２５のソースと、ＮＭＯＳトランジスタＱ２６のドレインとが、チャージポンプ２０の出力端子ＣＰ２０に接続される。ＰＭＯＳトランジスタＱ２５のドレインと、ＮＭＯＳトランジスタＱ２６のソースとが、キャパシタＣ２１の一端（プラス側端子）に接続される。ＰＭＯＳトランジスタＱ２５のゲートには信号Ｓ２２Ｌが印加され、ＮＭＯＳトランジスタＱ２６のゲートには信号Ｓ２１Ｌが印加される。ＰＭＯＳトランジスタＱ２５の基板には、チャージポンプ２０の出力電圧Ｖ２０が与えられる。
【００２８】
ＰＭＯＳトランジスタＱ２３のソースと、ＮＭＯＳトランジスタＱ２４のドレインとが、キャパシタＣ２１の他端（マイナス側端子）に接続される。ＰＭＯＳトランジスタＱ２３のドレインと、ＮＭＯＳトランジスタＱ２４のソースとが、オペアンプ１０の出力端子ＣＰ１０に接続される。ＰＭＯＳトランジスタＱ２３のゲートには信号Ｓ２２Ｌが印加され、ＮＭＯＳトランジスタＱ２４のゲートには信号Ｓ２１Ｌが印加される。ＰＭＯＳトランジスタＱ２３の基板には、チャージポンプ２０の出力電圧Ｖ２０が与えられる。
【００２９】
ＮＭＯＳトランジスタＱ２７のドレインは、キャパシタＣ２１の他端（マイナス側端子）に接続され、ＮＭＯＳトランジスタＱ２７のソースは、ＶＳＳに接続される。ＮＭＯＳトランジスタＱ２７のゲートには、信号Ｓ１１Ｌが印加される。
【００３０】
ＮＭＯＳトランジスタＱ２８のゲートには、インバータ２１を介してＰＷＯＮ信号が印加される。ＮＭＯＳトランジスタＱ２８のドレインは、チャージポンプ２０の出力端子ＣＰ２０に接続され、ＮＭＯＳトランジスタＱ２８のソースは、ＶＳＳに接続される。ＤＣ／ＤＣコンバータ５の起動後は、ＰＷＯＮ信号がＨレベルとなるので、ＮＭＯＳトランジスタＱ２８は常にオフ状態となって、出力端子ＣＰ２０はＶＳＳから遮断される。
【００３１】
チャージポンプ２０の通常動作を説明すると以下のようになる。
すなわち、充電期間では、駆動回路７０からの各駆動信号の状態は、信号Ｓ１１ＬがＨレベル、信号Ｓ１２ＬがＬレベル、信号Ｓ２１ＬがＬレベル、信号Ｓ２２ＬがＨレベル、となっている。そのため、ＰＭＯＳトランジスタＱ２１およびＮＭＯＳトランジスタＱ２２がオンし、ＮＭＯＳトランジスタＱ２７がオンする一方で、ＰＭＯＳトランジスタＱ２５およびＮＭＯＳトランジスタＱ２６がオフし、ＰＭＯＳトランジスタＱ２３およびＮＭＯＳトランジスタＱ２４がオフする。したがって、キャパシタＣ２１は、電圧ＶＬ１によって充電される。
【００３２】
一方、昇圧期間では、駆動回路７０からの各駆動信号の状態は、信号Ｓ１１ＬがＬレベル、信号Ｓ１２ＬがＨレベル、信号Ｓ２１ＬがＨレベル、信号Ｓ２２ＬがＬレベル、となっている。そのため、ＰＭＯＳトランジスタＱ２１およびＮＭＯＳトランジスタＱ２２がオフし、ＮＭＯＳトランジスタＱ２７がオフする一方で、ＰＭＯＳトランジスタＱ２５およびＮＭＯＳトランジスタＱ２６がオンし、ＰＭＯＳトランジスタＱ２３およびＮＭＯＳトランジスタＱ２４がオンする。したがって、出力電圧Ｖ２０は、オペアンプ１０の出力電圧ＶＬ１に対して、キャパシタＣ２１の充電電圧ＶＬ１が加算された電圧ＶＬ２（＝２×ＶＬ１）に昇圧される。
なお、充電期間の間、その充電期間の前の昇圧期間の昇圧電圧ＶＬ２がキャパシタＣ２２に充電されているため、全体の期間として見ると、チャージポンプ２０の通常動作時の出力電圧Ｖ２０は、ほぼＶＬ２一定となる。
【００３３】
［チャージポンプ３０の構成と通常動作］
チャージポンプ３０は、オペアンプ１０の出力電圧Ｖ１０（＝ＶＬ１）を３倍の電圧ＶＬ３に昇圧させる回路である。
図１に示すように、チャージポンプ３０は、対で動作するＰＭＯＳトランジスタＱ３１およびＮＭＯＳトランジスタＱ３２と、対で動作するＰＭＯＳトランジスタＱ３５およびＮＭＯＳトランジスタＱ３６と、対で動作するＰＭＯＳトランジスタＱ３３およびＮＭＯＳトランジスタＱ３４と、ＮＭＯＳトランジスタＱ３７と、ＮＭＯＳトランジスタＱ３８と、インバータ３１と、充電および昇圧動作を行うキャパシタＣ３１と、安定化のために出力端子ＣＰ３０に接続されるキャパシタＣ３２と、を有する。
【００３４】
図７は、ＰＭＯＳトランジスタＱ３３の構造を示す断面図である。図７に示すように、ＰＭＯＳトランジスタＱ３１は、Ｐ型基板２００（ＶＳＳレベル）内のＮウェル領域２０２に形成される。Ｎウェル領域２０２には、Ｐ型不純物領域２０４（ドレイン）およびＰ型不純物領域２０６（ソース）が形成される。Ｐ型不純物領域２０４（ドレイン）およびＰ型不純物領域２０６（ソース）の中間には、図示しない絶縁層を介してポリシリコンなどのゲート膜２０７が形成される。さらに、Ｎウェル領域２０２には、Ｎ型不純物領域２０５が形成される。Ｐ型不純物領域２０４（ドレイン）に、チャージポンプ２０の出力端子ＣＰ２０が接続される。Ｎ型不純物領域２０５には、チャージポンプ４０の出力端子ＣＰ４０（基板電圧Ｖ４０）が接続される。
図７に示すＰＭＯＳトランジスタＱ３３において、その構造上、Ｐ型不純物領域２０４（ドレイン）からＮウェル領域２０２、Ｎ型不純物領域２０５に向けて順方向となる寄生ダイオード２０１（順方向電圧ＶＦ）が形成される。したがって、ＰＭＯＳトランジスタＱ３３のソースにチャージポンプ２０の出力電圧ＶＬ２が印加されると、チャージポンプ３０の出力電圧Ｖ３０には、（ＶＬ２−ＶＦ）の電圧が初期値として与えられることになる。なお、このＰＭＯＳトランジスタＱ３３は、閾値電圧の高いトランジスタであるために空乏層２０８が厚く、電圧ＶＦは比較的大きい。
【００３５】
ＰＭＯＳトランジスタＱ３１のソースと、ＮＭＯＳトランジスタＱ３２のドレインとが、オペアンプ１０の出力端子ＣＰ１０に接続される。ＰＭＯＳトランジスタＱ３１のドレインと、ＮＭＯＳトランジスタＱ３２のソースとが、キャパシタＣ３１の一端（プラス側端子）に接続される。ＰＭＯＳトランジスタＱ３１のゲートには信号Ｓ１２Ｈが印加され、ＮＭＯＳトランジスタＱ３２のゲートには信号Ｓ１１Ｈが印加される。ＰＭＯＳトランジスタＱ３１の基板には、チャージポンプ４０の出力電圧Ｖ４０が与えられる。
【００３６】
ＰＭＯＳトランジスタＱ３５のソースと、ＮＭＯＳトランジスタＱ３６のドレインと
が、チャージポンプ３０の出力端子ＣＰ３０に接続される。ＰＭＯＳトランジスタＱ３５のドレインと、ＮＭＯＳトランジスタＱ３６のソースとが、キャパシタＣ３１の一端（プラス側端子）に接続される。ＰＭＯＳトランジスタＱ３５のゲートには信号Ｓ２２Ｈが印加され、ＮＭＯＳトランジスタＱ３６のゲートには信号Ｓ２１Ｈが印加される。ＰＭＯＳトランジスタＱ３５の基板には、チャージポンプ４０の出力電圧Ｖ４０が与えられる。
【００３７】
ＰＭＯＳトランジスタＱ３３のソースと、ＮＭＯＳトランジスタＱ３４のドレインとが、キャパシタＣ３１の他端（マイナス側端子）に接続される。ＰＭＯＳトランジスタＱ３３のドレインと、ＮＭＯＳトランジスタＱ３４のソースとが、チャージポンプ２０の出力端子ＣＰ２０に接続される。ＰＭＯＳトランジスタＱ３３のゲートには信号Ｓ２２Ｈが印加され、ＮＭＯＳトランジスタＱ３４のゲートには信号Ｓ２１Ｈが印加される。ＰＭＯＳトランジスタＱ３３の基板には、チャージポンプ４０の出力電圧Ｖ４０が与えられる。
【００３８】
ＮＭＯＳトランジスタＱ３７のドレインは、キャパシタＣ３１の他端（マイナス側端子）に接続され、ＮＭＯＳトランジスタＱ３７のソースは、ＶＳＳに接続される。ＮＭＯＳトランジスタＱ３７のゲートには、信号Ｓ１１Ｈが印加される。
【００３９】
ＮＭＯＳトランジスタＱ３８のゲートには、インバータ３１を介してＰＷＯＮ信号が印加される。ＮＭＯＳトランジスタＱ３８のドレインは、チャージポンプ３０の出力端子ＣＰ３０に接続され、ＮＭＯＳトランジスタＱ３８のソースは、ＶＳＳに接続される。ＤＣ／ＤＣコンバータ５の起動後は、ＰＷＯＮ信号がＨレベルとなるので、ＮＭＯＳトランジスタＱ３８は常にオフ状態となって、出力端子ＣＰ３０はＶＳＳから遮断される。
【００４０】
チャージポンプ３０の通常動作を説明すると以下のようになる。
すなわち、充電期間では、駆動回路８０からの各駆動信号の状態は、信号Ｓ１１ＨがＨレベル、信号Ｓ１２ＨがＬレベル、信号Ｓ２１ＨがＬレベル、信号Ｓ２２ＨがＨレベル、となっている。そのため、ＰＭＯＳトランジスタＱ３１およびＮＭＯＳトランジスタＱ３２がオンし、ＮＭＯＳトランジスタＱ３７がオンする一方で、ＰＭＯＳトランジスタＱ３５およびＮＭＯＳトランジスタＱ３６がオフし、ＰＭＯＳトランジスタＱ３３およびＮＭＯＳトランジスタＱ３４がオフする。したがって、キャパシタＣ３１は、電圧ＶＬ１によって充電される。
【００４１】
一方、昇圧期間では、駆動回路８０からの各駆動信号の状態は、信号Ｓ１１ＨがＬレベル、信号Ｓ１２ＨがＨレベル、信号Ｓ２１ＨがＨレベル、信号Ｓ２２ＨがＬレベル、となっている。そのため、ＰＭＯＳトランジスタＱ３１およびＮＭＯＳトランジスタＱ３２がオフし、ＮＭＯＳトランジスタＱ３７がオフする一方で、ＰＭＯＳトランジスタＱ３５およびＮＭＯＳトランジスタＱ３６がオンし、ＰＭＯＳトランジスタＱ３３およびＮＭＯＳトランジスタＱ３４がオンする。したがって、出力電圧Ｖ３０は、チャージポンプ２０の出力電圧ＶＬ２に対して、キャパシタＣ２１の充電電圧ＶＬ１が加算された電圧ＶＬ３（＝３×ＶＬ１）に昇圧される。
なお、充電期間の間、その充電期間の前の昇圧期間の昇圧電圧ＶＬ３がキャパシタＣ３２に充電されているため、全体の期間として見ると、チャージポンプ３０の通常動作時の出力電圧Ｖ３０は、ほぼＶＬ３一定となる。
【００４２】
［チャージポンプ４０の構成と通常動作］
チャージポンプ４０は、オペアンプ１０の出力電圧Ｖ１０（＝ＶＬ１）を４倍の電圧ＶＬ４に昇圧させる回路である。
図１に示すように、チャージポンプ４０は、対で動作するＰＭＯＳトランジスタＱ４１およびＮＭＯＳトランジスタＱ４２と、対で動作するＰＭＯＳトランジスタＱ４５およびＮＭＯＳトランジスタＱ４６と、対で動作するＰＭＯＳトランジスタＱ４３およびＮＭＯＳトランジスタＱ４４と、ＮＭＯＳトランジスタＱ４７と、ＮＭＯＳトランジスタＱ４８と、インバータ４１と、充電および昇圧動作を行うキャパシタＣ４１と、安定化のために出力端子ＣＰ４０に接続されるキャパシタＣ４２と、を有する。
【００４３】
ＰＭＯＳトランジスタＱ４１のソースと、ＮＭＯＳトランジスタＱ４２のドレインとが、オペアンプ１０の出力端子ＣＰ１０に接続される。ＰＭＯＳトランジスタＱ４１のドレインと、ＮＭＯＳトランジスタＱ４２のソースとが、キャパシタＣ４１の一端（プラス側端子）に接続される。ＰＭＯＳトランジスタＱ４１のゲートには信号Ｓ１２Ｈが印加され、ＮＭＯＳトランジスタＱ４２のゲートには信号Ｓ１１Ｈが印加される。ＰＭＯＳトランジスタＱ４１の基板には、チャージポンプ４０の出力電圧Ｖ４０が与えられる。
【００４４】
ＰＭＯＳトランジスタＱ４５のソースと、ＮＭＯＳトランジスタＱ４６のドレインとが、チャージポンプ４０の出力端子ＣＰ４０に接続される。ＰＭＯＳトランジスタＱ４５のドレインと、ＮＭＯＳトランジスタＱ４６のソースとが、キャパシタＣ４１の一端（プラス側端子）に接続される。ＰＭＯＳトランジスタＱ４５のゲートには信号Ｓ２２Ｈが印加され、ＮＭＯＳトランジスタＱ４６のゲートには信号Ｓ２１Ｈが印加される。ＰＭＯＳトランジスタＱ４５の基板には、チャージポンプ４０の出力電圧Ｖ４０が与えられる。
【００４５】
ＰＭＯＳトランジスタＱ４３のソースと、ＮＭＯＳトランジスタＱ４４のドレインとが、キャパシタＣ４１の他端（マイナス側端子）に接続される。ＰＭＯＳトランジスタＱ４３のドレインと、ＮＭＯＳトランジスタＱ４４のソースとが、チャージポンプ３０の出力端子ＣＰ３０に接続される。ＰＭＯＳトランジスタＱ４３のゲートには信号Ｓ２２Ｈが印加され、ＮＭＯＳトランジスタＱ４４のゲートには信号Ｓ２１Ｈが印加される。ＰＭＯＳトランジスタＱ４３の基板には、チャージポンプ４０の出力電圧Ｖ４０が与えられる。
【００４６】
ＮＭＯＳトランジスタＱ４７のドレインは、キャパシタＣ４１の他端（マイナス側端子）に接続され、ＮＭＯＳトランジスタＱ４７のソースは、ＶＳＳに接続される。ＮＭＯＳトランジスタＱ４７のゲートには、信号Ｓ１１Ｈが印加される。
【００４７】
ＮＭＯＳトランジスタＱ４８のゲートには、インバータ３１を介してＰＷＯＮ信号が印加される。ＮＭＯＳトランジスタＱ４８のドレインは、チャージポンプ４０の出力端子ＣＰ４０に接続され、ＮＭＯＳトランジスタＱ４８のソースは、ＶＳＳに接続される。ＤＣ／ＤＣコンバータ５の起動後は、ＰＷＯＮ信号がＨレベルとなるので、ＮＭＯＳトランジスタＱ４８は常にオフ状態となって、出力端子ＣＰ４０はＶＳＳから遮断される。
【００４８】
チャージポンプ４０の通常動作を説明すると以下のようになる。
すなわち、充電期間では、駆動回路８０からの各駆動信号の状態は、信号Ｓ１１ＨがＨレベル、信号Ｓ１２ＨがＬレベル、信号Ｓ２１ＨがＬレベル、信号Ｓ２２ＨがＨレベル、となっている。そのため、ＰＭＯＳトランジスタＱ４１およびＮＭＯＳトランジスタＱ４２がオンし、ＮＭＯＳトランジスタＱ４７がオンする一方で、ＰＭＯＳトランジスタＱ４５およびＮＭＯＳトランジスタＱ４６がオフし、ＰＭＯＳトランジスタＱ４３およびＮＭＯＳトランジスタＱ４４がオフする。したがって、キャパシタＣ４１は、電圧ＶＬ１によって充電される。
【００４９】
一方、昇圧期間では、駆動回路８０からの各駆動信号の状態は、信号Ｓ１１ＨがＬレベル、信号Ｓ１２ＨがＨレベル、信号Ｓ２１ＨがＨレベル、信号Ｓ２２ＨがＬレベル、となっている。そのため、ＰＭＯＳトランジスタＱ４１およびＮＭＯＳトランジスタＱ４２がオフし、ＮＭＯＳトランジスタＱ４７がオフする一方で、ＰＭＯＳトランジスタＱ４５およびＮＭＯＳトランジスタＱ４６がオンし、ＰＭＯＳトランジスタＱ４３およびＮＭＯＳトランジスタＱ４４がオンする。したがって、出力電圧Ｖ４０は、チャージポンプ３０の出力電圧ＶＬ３に対して、キャパシタＣ４１の充電電圧ＶＬ１が加算された電圧ＶＬ４（＝４×ＶＬ１）に昇圧される。
なお、充電期間の間、その充電期間の前の昇圧期間の昇圧電圧ＶＬ４がキャパシタＣ４２に充電されているため、全体の期間として見ると、チャージポンプ４０の通常動作時の出力電圧Ｖ４０は、ほぼＶＬ４一定となる。
【００５０】
［参照装置の立ち上がり時の動作］
参照装置としてのＤＣ／ＤＣコンバータ５の全体動作を、特に立ち上がり期間に着目して図８を参照して説明する。
図８は、ＤＣ／ＤＣコンバータ５の動作について、立ち上がり期間に着目したタイミングチャートであって、（ａ）ＰＷＯＮ信号、（ｂ）クロック信号ＣＫ、（ｃ）ゲート回路１２の出力信号Ｓ０、（ｄ）レベルシフタ５０の出力信号Ｓ１、（ｅ）レベルシフタ６０の出力信号Ｓ２、（ｆ）チャージポンプ４０の出力電圧Ｖ４０、（ｇ）チャージポンプ３０の出力電圧Ｖ３０、（ｈ）チャージポンプ２０の出力電圧Ｖ２０、（ｉ）オペアンプ１０の出力電圧Ｖ１０の各波形が表示される。なお、立ち上がり期間は、一般には、コンバータの起動から、その出力電圧が目標電圧の９０％の電圧に達するまでの期間であって、図８において、立ち上がり期間ＳＴは、時刻ｔ０から時刻ｔ７までの期間に相当する。
【００５１】
時刻ｔ０においてＰＷＯＮ信号がＨレベルになると、ＤＣ／ＤＣコンバータ５の動作が開始される。ＰＷＯＮ信号がＨレベルになると、オペアンプ１０が動作を開始し、図８（ｉ）に示すように、オペアンプ１０の出力電圧Ｖ１０が速やかに立ち上がる。
チャージポンプ２０の出力電圧Ｖ２０の初期値は、（Ｖ１０−ＶＦ）（ＶＦ：チャージポンプ２０内のＰＭＯＳトランジスタの寄生ダイオードの順方向電圧）となるが（図６参照）、時刻ｔ１には、電圧Ｖ１０がＶＦを越えて、電圧Ｖ２０が上昇を開始する。
時刻ｔ２には、電圧Ｖ２０がレベルシフタ５０を動作可能な電圧、すなわち、レベルシフタ５０内のＰＭＯＳトランジスタＱ５３，Ｑ５４が動作する閾値電圧まで上昇する。これにより、図８（ｄ）に示すように、時刻ｔ２からレベルシフタ５０の信号Ｓ１が生成される。
【００５２】
レベルシフタ５０の信号Ｓ１が生成されると、駆動回路７０が動作して、チャージポンプ２０を駆動する信号Ｓ１１Ｌ，Ｓ１２Ｌ，Ｓ２１Ｌ，Ｓ２２Ｌが生成される。したがって、時刻ｔ２以降はチャージポンプ２０が動作を開始し、その出力電圧Ｖ２０は、電圧ＶＬ２近辺まで上昇する。
【００５３】
一方、チャージポンプ４０の出力電圧Ｖ４０の初期値は、（Ｖ２０−ＶＦ）（ＶＦ：チャージポンプ３０内のＰＭＯＳトランジスタの寄生ダイオードの順方向電圧）となるため（図７参照）、チャージポンプ２０の出力電圧Ｖ２０の上昇に伴って、電圧Ｖ４０も上昇する。そして、時刻ｔ４には、電圧Ｖ４０がレベルシフタ６０を動作可能な電圧、すなわち、レベルシフタ６０内のＰＭＯＳトランジスタＱ６３，Ｑ６４が動作する閾値電圧まで上昇する。これにより、図８（ｅ）に示すように、時刻ｔ４からレベルシフタ６０の信号Ｓ２が生成される。このように、レベルシフタ６０内のＰＭＯＳトランジスタは、その閾値電圧がレベルシフタ５０内のものよりも高いため、出力電圧Ｖ２０がＶＬ１に達しても動作が開始されず、時刻ｔ２よりも遅れた時刻ｔ４から動作を開始する。
【００５４】
レベルシフタ６０の信号Ｓ２が生成されると、駆動回路８０が動作して、チャージポンプ３０，４０を駆動する信号Ｓ１１Ｈ，Ｓ１２Ｈ，Ｓ２１Ｈ，Ｓ２２Ｈが生成される。したがって、時刻ｔ４以降はチャージポンプ３０，４０が動作を開始し、チャージポンプ３０，４０の出力電圧Ｖ３０，Ｖ４０がそれぞれ電圧ＶＬ３，ＶＬ４近辺まで上昇する。
【００５５】
以上説明したように、このＤＣ／ＤＣコンバータ５では、先ず、初段のチャージポンプ２０が動作して電圧Ｖ２０が上昇し、次いで、電圧Ｖ４０、電圧Ｖ３０が順に上昇していくことになる。
【００５６】
以上、参照装置としてのＤＣ／ＤＣコンバータ５を詳述してきたが、このＤＣ／ＤＣコンバータ５では、基準電圧（ＶＬ１）が低いときに動作しない場合がある。この点について、以下に説明する。
【００５７】
ＤＣ／ＤＣコンバータ５では、チャージポンプ２０内のＰＭＯＳトランジスタに形成される寄生ダイオードに起因して、電圧ＶＬ１が低いときに動作しない場合が生ずる。たとえば、一例として、電圧ＶＬ１が１．０［Ｖ］（低電圧）であり、寄生ダイオードの順方向電圧ＶＦが０．６［Ｖ］である場合を想定する。このとき、図６を参照して説明したように、チャージポンプ２０の出力電圧Ｖ２０の初期値は、（ＶＦ１−ＶＦ）の電圧、すなわち、０．４［Ｖ］となる。
ここで、レベルシフタ５０内のＰＭＯＳトランジスタＱ５４の動作閾値を０．６［Ｖ］とすると、この０．４［Ｖ］の電圧Ｖ２０では、ＰＭＯＳトランジスタＱ５４が動作を開始しない。したがって、レベルシフタ５０の信号Ｓ１はＶＳＳのままであり、後段の駆動回路７０では、チャージポンプ２０を駆動するための信号Ｓ１１Ｈ，Ｓ１２Ｈ，Ｓ２１Ｈ，Ｓ２２Ｈが生成されない。したがって、この場合、電圧ＶＬ１が低いためにＤＣ／ＤＣコンバータ５が正常に動作しない。
【００５８】
図９は、電圧ＶＬ１が低いために動作しない上記例の場合のＤＣ／ＤＣコンバータ５のタイミングチャートである。なお、図９において、（ａ）〜（ｉ）の各信号は、図８に示したものに対応する。図９に示す例では、レベルシフタ５０内のＰＭＯＳトランジスタＱ５４の動作閾値（レベルシフタ５０の動作電圧）を０．６［Ｖ］、レベルシフタ６０内のＰＭＯＳトランジスタＱ６４の動作閾値（レベルシフタ６０の動作電圧）を０．９［Ｖ］としている。図９に示すように、チャージポンプ２０の出力電圧Ｖ２０は、レベルシフタ５０の動作電圧０．６［Ｖ］以下の０．４［Ｖ］に固定され、レベルシフタ５０の信号Ｓ１が生成されない。したがって、チャージポンプ２０，３０，４０は動作を開始せず、チャージポンプ３０，４０の出力電圧Ｖ３０，Ｖ４０はＶＳＳのままである。
【００５９】
＜第１の実施形態＞
以下、本発明のチャージポンプ型ＤＣ／ＤＣコンバータの一実施形態を説明する。本実施形態のＤＣ／ＤＣコンバータ１は、上述したＤＣ／ＤＣコンバータ５（参照装置）を改良して、昇圧動作の基準となる電圧ＶＬ１が低いときにも確実に動作するようにしたものである。
【００６０】
［ＤＣ／ＤＣコンバータ１の構成］
先ず、図１０を参照して、本実施形態のＤＣ／ＤＣコンバータ１の回路構成を説明する。図１０は、ＤＣ／ＤＣコンバータ１の回路図であるが、図１に示したＤＣ／ＤＣコンバータ５（参照装置）と同一の部位については同一の符号を付し、以下では重複説明を行わない。なお、ＤＣ／ＤＣコンバータ１において、レベルシフタ５０および駆動回路７０は、本発明の第１駆動回路に相当する。
【００６１】
このＤＣ／ＤＣコンバータ１は、ＤＣ／ＤＣコンバータ５と比較して、新たにＰＭＯＳトランジスタＱ２９（本発明の第３トランジスタ）が追加された点のみ異なる。図１０に示すように、このＰＭＯＳトランジスタＱ２９のソースは、オペアンプ１０の出力端子ＣＰ１０に接続される。ＰＭＯＳトランジスタＱ２９のドレインは、チャージポンプ２０の出力端子ＣＰ２０に接続される。ＰＭＯＳトランジスタＱ２９のゲートには、チャージポンプ４０の出力電圧Ｖ４０が印加される。ＰＭＯＳトランジスタＱ２９の基板には、チャージポンプ２０の出力電圧Ｖ２０が印加される。なお、ＰＭＯＳトランジスタＱ２９は、耐圧を考慮して閾値電圧が高いものとなっている。
【００６２】
ＰＭＯＳトランジスタＱ２９は、ＤＣ／ＤＣコンバータ１の立ち上がり期間において、チャージポンプ２０の出力端子ＣＰ２０とオペアンプ１０の出力端子ＣＰ１０とを短絡させるために設けられる。すなわち、ＤＣ／ＤＣコンバータ１の立ち上がり期間では、チャージポンプ４０の出力電圧Ｖ４０がＶＳＳであるため、ＰＭＯＳトランジスタＱ２９がオンし、チャージポンプ２０の出力端子ＣＰ２０とオペアンプ１０の出力端子ＣＰ１０とが短絡する。ＤＣ／ＤＣコンバータ１の立ち上がり期間が経過して、チャージポンプ４０の出力電圧Ｖ４０が十分に上昇すると、ＰＭＯＳトランジスタＱ２９がオフして、チャージポンプ２０の出力端子ＣＰ２０は、オペアンプ１０の出力端子ＣＰ１０と遮断される。
【００６３】
［ＤＣ／ＤＣコンバータ１の立ち上がり時の動作］
次に、本実施形態のＤＣ／ＤＣコンバータ１の全体動作を、特に立ち上がり期間に着目して図１１を参照して説明する。
図１１は、ＤＣ／ＤＣコンバータ１の動作について、立ち上がり期間に着目したタイミングチャートであって、（ａ）ＰＷＯＮ信号、（ｂ）クロック信号ＣＫ、（ｃ）ゲート回路１２の出力信号Ｓ０、（ｄ）レベルシフタ５０の出力信号Ｓ１、（ｅ）レベルシフタ６０の出力信号Ｓ２、（ｆ）チャージポンプ４０の出力電圧Ｖ４０、（ｇ）チャージポンプ３０の出力電圧Ｖ３０、（ｈ）チャージポンプ２０の出力電圧Ｖ２０、（ｉ）オペアンプ１０の出力電圧Ｖ１０の各波形が表示される。なお、図１１において、立ち上がり期間ＳＴは、時刻ｔ０から時刻ｔ５までの期間に相当する。
【００６４】
図１１では、ＶＬ１を１．０［Ｖ］に設定し、かつ、チャージポンプ２０内のＰＭＯＳトランジスタの寄生ダイオードの順方向電圧ＶＦが０．６［Ｖ］、レベルシフタ５０内のＰＭＯＳトランジスタＱ５４の動作閾値（レベルシフタ５０の動作電圧）が０．６［Ｖ］、レベルシフタ６０内のＰＭＯＳトランジスタＱ６４の動作閾値（レベルシフタ６０の動作電圧）が０．９［Ｖ］である場合を例として示している。
【００６５】
時刻ｔ０においてＰＷＯＮ信号がＨレベルになると、ＤＣ／ＤＣコンバータ１の動作が開始される。ＰＷＯＮ信号がＨレベルになると、オペアンプ１０が動作を開始し、図１１（ｉ）に示すように、オペアンプ１０の出力電圧Ｖ１０が速やかに立ち上がる。
時刻ｔ０では、チャージポンプ４０の出力電圧Ｖ４０はＶＳＳであるため、ＰＭＯＳトランジスタＱ２９がオンし、チャージポンプ２０の出力端子ＣＰ２０とオペアンプ１０の出力端子ＣＰ１０とが短絡する。したがって、図１１（ｈ）に示すように、電圧Ｖ２０は、時刻ｔ０から上昇を開始する。
【００６６】
時刻ｔ１には、電圧Ｖ２０がレベルシフタ５０を動作可能な電圧、すなわち、レベルシフタ５０の動作電圧（０．６［Ｖ］）まで上昇する。これにより、図１１（ｄ）に示すように、時刻ｔ１からレベルシフタ５０の信号Ｓ１が生成される。
レベルシフタ５０の信号Ｓ１が生成されると、駆動回路７０が動作して、チャージポンプ２０を駆動する信号Ｓ１１Ｌ，Ｓ１２Ｌ，Ｓ２１Ｌ，Ｓ２２Ｌが生成される。したがって、時刻ｔ１以降はチャージポンプ２０が動作を開始する。
【００６７】
一方、チャージポンプ４０の出力電圧Ｖ４０の初期値は、（Ｖ２０−ＶＦ）（ＶＦ：チャージポンプ３０内のＰＭＯＳトランジスタの寄生ダイオードの順方向電圧）となるため（図７参照）、電圧Ｖ２０の上昇に伴い、時刻ｔ２から電圧４０が上昇を開始する。そして、時刻ｔ３には、電圧Ｖ４０がレベルシフタ６０を動作可能な電圧、すなわち、レベルシフタ６０の動作電圧（０．９［Ｖ］）まで上昇する。これにより、図１１（ｅ）に示すように、時刻ｔ３からレベルシフタ６０の信号Ｓ２が生成される。
【００６８】
レベルシフタ６０の信号Ｓ２が生成されると、駆動回路８０が動作して、チャージポンプ３０，４０を駆動する信号Ｓ１１Ｈ，Ｓ１２Ｈ，Ｓ２１Ｈ，Ｓ２２Ｈが生成される。したがって、時刻ｔ３以降はチャージポンプ３０，４０が動作を開始し、チャージポンプ３０，４０の出力電圧Ｖ３０，Ｖ４０がそれぞれ電圧ＶＬ３，ＶＬ４近辺まで上昇する。
【００６９】
なお、時刻ｔ４には、チャージポンプ４０の出力電圧Ｖ４０が十分に上昇し、ＰＭＯＳトランジスタＱ２９がオフする。これによって、チャージポンプ２０の出力端子は、オペアンプ１０の出力端子と遮断される。
なお、図１１（ｉ）に示すように、オペアンプ１０の出力電圧Ｖ１０は、ＰＭＯＳトランジスタＱ２９がオフする時刻ｔ４までは、電圧Ｖ２０の上昇の影響を受けて微増するが、時刻ｔ４以降に低下して電圧ＶＬ１に収束する。また、図１１（ｈ）に示すように、時刻ｔ４までは、オペアンプ１０の出力電圧Ｖ１０の影響を受けて、電圧Ｖ２０の上昇は急峻にはならない。
【００７０】
以上説明したように、本実施形態のＤＣ／ＤＣコンバータ１によれば、立ち上がり期間において、初段のチャージポンプ２０内のＰＭＯＳトランジスタの寄生ダイオードによる影響を排除するために、初段のチャージポンプ２０の出力端子に対して、基準電圧（ＶＬ１）と短絡させるためのＰＭＯＳトランジスタＱ２９を設けた。このＰＭＯＳトランジスタＱ２９は、初段以外のチャージポンプ（上記説明ではチャージポンプ４０）の出力電圧によって制御され、その初段以外のチャージポンプの出力電圧の上昇に伴って上記短絡を解除する。
【００７１】
このＤＣ／ＤＣコンバータ１では、立ち上がり時において、初段のチャージポンプ２０内の寄生ダイオードの影響を受けず、チャージポンプ２０の出力電圧Ｖ２０の初期値は、基準電圧とほぼ同一の値となる。したがって、基準電圧が少なくともレベルシフタ５０の動作電圧よりも大きければ、初段のチャージポンプ２０が正常に動作し、ＤＣ／ＤＣコンバータ１の動作が保証される。
【００７２】
＜第２の実施形態＞
以下、本発明のチャージポンプ型ＤＣ／ＤＣコンバータの別の実施形態を説明する。本実施形態のＤＣ／ＤＣコンバータ２は、上述したＤＣ／ＤＣコンバータ１をさらに改良して、立ち上がり期間を短縮するようにしたものである。
【００７３】
［ＤＣ／ＤＣコンバータ２の構成］
先ず、図１２を参照して、本実施形態のＤＣ／ＤＣコンバータ２の回路構成を説明する。図１２は、ＤＣ／ＤＣコンバータ２の回路図であるが、図１および図１０に示したＤＣ／ＤＣコンバータと同一の部位については同一の符号を付し、以下では重複説明を行わない。
【００７４】
このＤＣ／ＤＣコンバータ２は、ＤＣ／ＤＣコンバータ１と比較して、新たにＰＭＯＳトランジスタＱ４９（本発明の第４トランジスタ）が追加された点のみ異なる。図１２に示すように、このＰＭＯＳトランジスタＱ４９のソースは、チャージポンプ２０の出力端子ＣＰ２０（電圧Ｖ２０）に接続される。ＰＭＯＳトランジスタＱ４９のドレインおよびゲートは、チャージポンプ４０の出力端子ＣＰ４０に接続される。ＰＭＯＳトランジスタＱ４９の基板には、出力電圧Ｖ４０が印加される。なお、ＰＭＯＳトランジスタＱ４９は、耐圧を考慮して閾値電圧が高いものとなっている。
【００７５】
ＰＭＯＳトランジスタＱ４９は、ＤＣ／ＤＣコンバータ２の立ち上がり期間において、チャージポンプ２０の出力端子ＣＰ２０とチャージポンプ４０の出力端子ＣＰ４０とを短絡させるために設けられる。すなわち、ＤＣ／ＤＣコンバータ２の立ち上がり期間において、チャージポンプ４０の出力電圧Ｖ４０がＶＳＳレベルであるため、ＰＭＯＳトランジスタＱ４９がオンし、チャージポンプ２０の出力端子ＣＰ２０とチャージポンプ４０の出力端子ＣＰ４０とが短絡する。ＤＣ／ＤＣコンバータ２の立ち上がり期間が経過して、チャージポンプ４０の出力電圧Ｖ４０が十分に上昇すると、ＰＭＯＳトランジスタＱ４９がオフして、チャージポンプ４０の出力端子ＣＰ４０は、チャージポンプ２０の出力端子ＣＰ２０と遮断される。
【００７６】
［ＤＣ／ＤＣコンバータ２の立ち上がり時の動作］
次に、本実施形態のＤＣ／ＤＣコンバータ２の全体動作を、特に立ち上がり期間に着目して図１３を参照して説明する。
図１３は、ＤＣ／ＤＣコンバータ２の動作について、立ち上がり期間に着目したタイミングチャートであって、（ａ）〜（ｉ）の各波形は図１１に示したものに対応する。なお、図１３において、立ち上がり期間ＳＴは、時刻ｔ０から時刻ｔ５までの期間に相当する。
【００７７】
図１３では、基準電圧（ＶＬ１）を１．０［Ｖ］に設定し、かつ、チャージポンプ２０内のＰＭＯＳトランジスタの寄生ダイオードの順方向電圧ＶＦが０．６［Ｖ］、レベルシフタ５０内のＰＭＯＳトランジスタＱ５４の動作閾値（レベルシフタ５０の動作電圧）が０．６［Ｖ］、レベルシフタ６０内のＰＭＯＳトランジスタＱ６４の動作閾値（レベルシフタ６０の動作電圧）が０．９［Ｖ］である場合を例として示している。
【００７８】
時刻ｔ０においてＰＷＯＮ信号がＨレベルになると、ＤＣ／ＤＣコンバータ２の動作が開始される。ＰＷＯＮ信号がＨレベルになると、オペアンプ１０が動作を開始し、図１３（ｉ）に示すように、オペアンプ１０の出力電圧Ｖ１０が速やかに立ち上がる。
時刻ｔ０では、チャージポンプ４０の出力電圧Ｖ４０はＶＳＳであるため、ＰＭＯＳトランジスタＱ２９の動作により、電圧Ｖ２０が時刻ｔ０から上昇を開始するのは、前述のＤＣ／ＤＣコンバータ１と同様である。
【００７９】
時刻ｔ１には、電圧Ｖ２０がレベルシフタ５０の動作電圧（０．６［Ｖ］）まで上昇し、図１３（ｄ）に示すように、時刻ｔ１からレベルシフタ５０の信号Ｓ１が生成される。
レベルシフタ５０の信号Ｓ１が生成されると、駆動回路７０が動作して、チャージポンプ２０を駆動する信号Ｓ１１Ｌ，Ｓ１２Ｌ，Ｓ２１Ｌ，Ｓ２２Ｌが生成される。したがって、時刻ｔ１以降はチャージポンプ２０が動作を開始する。
【００８０】
一方、時刻ｔ０以降、チャージポンプ４０の出力電圧がＶＳＳであるため、ＰＭＯＳトランジスタＱ４９がオンし、チャージポンプ４０の出力端末ＣＰ４０は、チャージポンプ２０の出力端末ＣＰ２０と短絡する。したがって、チャージポンプ４０の出力電圧Ｖ４０の初期値は、チャージポンプ２０の出力電圧Ｖ２０と同一となる。すなわち、前述のＤＣ／ＤＣコンバータ１の場合（電圧Ｖ４０の初期値が（Ｖ２０−ＶＦ））と比較して、本実施形態のＤＣ／ＤＣコンバータ２では、電圧Ｖ４０の初期値が大きくなる。
電圧Ｖ２０の上昇に伴い、時刻ｔ３には、電圧Ｖ４０がレベルシフタ６０を動作可能な電圧、すなわち、レベルシフタ６０の動作電圧（０．９［Ｖ］）まで上昇する。これにより、図１３（ｅ）に示すように、時刻ｔ３からレベルシフタ６０の信号Ｓ２が生成される。
【００８１】
レベルシフタ６０の信号Ｓ２が生成されると、駆動回路８０が動作して、チャージポンプ３０，４０を駆動する信号Ｓ１１Ｈ，Ｓ１２Ｈ，Ｓ２１Ｈ，Ｓ２２Ｈが生成される。したがって、時刻ｔ３以降はチャージポンプ３０，４０が動作を開始し、チャージポンプ３０，４０の出力電圧Ｖ３０，Ｖ４０がそれぞれ電圧ＶＬ３，ＶＬ４近辺まで上昇する。
【００８２】
なお、時刻ｔ４には、チャージポンプ４０の出力電圧Ｖ４０が十分に上昇し、ＰＭＯＳトランジスタＱ２９がオフする。これによって、チャージポンプ２０の出力端子は、オペアンプ１０の出力端子と遮断される。なお、このＤＣ／ＤＣコンバータ２では、前述のＤＣ／ＤＣコンバータ１よりも、チャージポンプ４０の出力電圧Ｖ４０の初期値が高いため、電圧Ｖ４０が急峻に上昇する。したがって、図１３では、ＰＭＯＳトランジスタＱ２９がオフする時刻ｔ４は、図１１に示した時刻ｔ４よりも早い。これにより、本実施形態のＤＣ／ＤＣコンバータ２では、立ち上がり期間ＳＴがＤＣ／ＤＣコンバータ１よりも短縮する。
【００８３】
以上説明したように、本実施形態のＤＣ／ＤＣコンバータ２によれば、ＤＣ／ＤＣコンバータ１に対して、２段目以降のいずれかのチャージポンプとして、チャージポンプ４０の出力電圧Ｖ４０が低いときにオンして、初段のチャージポンプ２０の出力電圧Ｖ２０をそのチャージポンプ４０の出力端子に印加するＰＭＯＳトランジスタＱ４９を設けたので、立ち上がり時におけるチャージポンプ４０の初期値を大きくすることができる。したがって、チャージポンプ４０の出力電圧が短期間で上昇し、結果として立ち上がり期間を短縮することができる。
【００８４】
以上、本発明の実施の形態を詳述してきたが、具体的な構成及びシステムは本実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更や、他のシステムへの適応なども含まれる。たとえば、本実施形態のＤＣ／ＤＣコンバータでは、３段のチャージポンプによって構成されているが、４段以上のチャージポンプによって構成するものへ拡張することは、上記記載に基づいて当業者により容易に想到可能な範囲内である。
【図面の簡単な説明】
【００８５】
【図１】参照装置としてのＤＣ／ＤＣコンバータの回路図である。
【図２】レベルシフタの回路構成例を示す図である。
【図３】レベルシフタの回路構成例を示す図である。
【図４】駆動回路の通常動作を示すタイミングチャートである。
【図５】駆動回路の通常動作を示すタイミングチャートである。
【図６】チャージポンプ内のＰＭＯＳトランジスタの構造を示す断面図である。
【図７】チャージポンプ内のＰＭＯＳトランジスタの構造を示す断面図である。
【図８】参照装置としてのＤＣ／ＤＣコンバータの動作について、立ち上がり期間に着目したタイミングチャートである。
【図９】基準電圧が低いために動作しない場合における、参照装置としてのＤＣ／ＤＣコンバータのタイミングチャートである。
【図１０】第１の実施形態のＤＣ／ＤＣコンバータの回路図である。
【図１１】第１の実施形態のＤＣ／ＤＣコンバータの動作について、立ち上がり期間に着目したタイミングチャートである。
【図１２】第２の実施形態のＤＣ／ＤＣコンバータの回路図である。
【図１３】第２の実施形態のＤＣ／ＤＣコンバータの動作について、立ち上がり期間に着目したタイミングチャートである。
【符号の説明】
【００８６】
１，２，５…ＤＣ／ＤＣコンバータ
１０…オペアンプ
１２…ゲート回路
２０，３０，４０…チャージポンプ
５０，６０…レベルシフタ
７０，８０…駆動回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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