(57)【要約】【課題】  回路基板の面積および信号品質の劣化を小さく抑えたまま回路基板の配線レイアウトを容易に行なうことができる半導体装置、およびその半導体装置を備えた電子回路組立体を提供する。【解決手段】  基板上コネクタ２０のコネクタ端子２１，２２，２３，２４，２５，２６，２７，２８に、物理的な並びの一方の端から他方の端に向かって、Ａ＋，Ａ−，Ｂ＋，Ｂ−，Ｃ＋，Ｃ−，Ｄ＋，Ｄ−の符号を付し、半導体装置３０の回路端子３１，３２，３３，３４を図１の下から上に向かって、Ａ＋（Ｂ１），Ａ−（Ｂ２），Ｂ＋（Ｂ３），Ｂ−（Ｂ４）の順に並べるとともに、回路端子３８，３７，３６，３５を図１の上から下に向かってＣ＋（Ｂ５），Ｃ−（Ｂ６），Ｄ＋（Ｂ７），Ｄ−（Ｂ８）の順に並べて、回路基板１０に形成された高速差動信号線対１１，１２；１３，１４；１５，１６；１７，１８で接続した。【選択図】  図１
2008186860.tif 000002
【特許請求の範囲】
【請求項１】
回路基板上に固定され、相手コネクタと結合して該相手コネクタとの間で信号伝達を行なう、該信号伝達の役割を分担する複数のコネクタ端子の配置順序があらかじめ決められてなる基板上コネクタとの間で配線される複数の回路端子を備えた、該基板上コネクタと同一基板上に固定される半導体装置において、
前記コネクタ端子に、物理的な並びの一方の端から他方の端に向かって、Ａ１，Ａ２，…，Ａｎの符号を付し、前記回路端子に、Ａ１，Ａ２，…，Ａｎの符号を付したコネクタ端子各々に接続される順にそれぞれＢ１，Ｂ２，…，Ｂｎの符号を付したとき、
前記回路端子が、物理的な並びの一方の端から他方の端に向かって、Ｂ１，Ｂ２，…，Ｂｍ，Ｂｎ，Ｂｎ−１，…，Ｂｍ＋１（但し、ｍ＜ｎ）の順に並んでいることを特徴とする半導体装置。
【請求項２】
前記ｎが偶数であって、前記ｍがｎ／２であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ｎが奇数であって、前記ｍがｎ／２に隣接する整数であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記回路端子と前記コネクタ端子との間で伝送される信号が差動信号であって、前記ｍが偶数であることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記ｎが４の倍数であって、前記ｍがｎ／２であることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記ｎが４の倍数プラス２であって、前記ｍがｎ／２に隣接する２の倍数であることを特徴とする請求項４記載の半導体装置。
【請求項７】
回路基板と、
前記回路基板上に固定され、相手コネクタと結合して該相手コネクタとの間で信号伝達を行なう、該信号伝達の役割を分担する複数のコネクタ端子の配置順序があらかじめ決められてなる基板上コネクタと、
前記回路基板上に固定され前記基板上コネクタとの間で配線された複数の回路端子を有する半導体装置とを備えた電子回路組立体において、
前記コネクタ端子に、物理的な並びの一方の端から他方の端に向かって、Ａ１，Ａ２，…，Ａｎの符号を付し、前記回路端子に、Ａ１，Ａ２，…，Ａｎの符号を付したコネクタ端子各々に接続される順にそれぞれＢ１，Ｂ２，…，Ｂｎの符号を付したとき、
前記回路端子が、物理的な並びの一方の端から他方の端に向かって、Ｂ１，Ｂ２，…，Ｂｍ，Ｂｎ，Ｂｎ−１，…，Ｂｍ＋１（但し、ｍ＜ｎ）の順に並んでいることを特徴とする電子回路組立体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路基板上に固定された基板上コネクタと同一基板上に固定される半導体装置、および回路基板と基板上コネクタと半導体装置とを備えた電子回路組立体に関する。
【背景技術】
【０００２】
従来より、複数の高速差動信号対を備えたインターフェースとして、コンピュータなどの上位機器（ホスト）とハードディスク装置との間でシリアルデータ伝送を行なうシリアルＡＴＡインターフェースや、映像・音声・制御信号の伝送を行なうＨＤＭＩ（Ｈｉｇｈ  Ｄｅｆｉｎｉｔｉｏｎ  Ｍｕｌｔｉｍｅｄｉａ  Ｉｎｔｅｒｆａｃｅ）、あるいはデータをグループ化してパケットとして伝送を行なうＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ）エクスプレス等が知られている。このようなインターフェースでは、そのインターフェースで取り扱われる信号の、回路基板上に固定される基板上コネクタのコネクタ端子上における順番は、工業規格等によって規定されている。このため、上記基板上コネクタとともに回路基板上に固定され、複数の高速差動信号対を備えたインターフェースを有する半導体装置における端子配置の順番も、工業規格等の規定に沿うことが好ましい。
【０００３】
図３は、従来の、回路基板と基板上コネクタと半導体装置とを備えた電子回路組立体の構成を示す図である。
【０００４】
図３に示す電子回路組立体１００には、回路基板１１０と、基板上コネクタ１２０と、半導体装置１３０とが備えられている。基板上コネクタ１２０と半導体装置１３０は、回路基板１１０の同一の表面上に固定されている。
【０００５】
基板上コネクタ１２０は、工業規格の規定に沿って作成されており、この基板上コネクタ１２０には、図３の上から順に、第１の高速差動信号対Ａ＋，Ａ−用のコネクタ端子１２１，１２２と、第２の高速差動信号対Ｂ＋，Ｂ−用のコネクタ端子１２３，１２４と、第３の高速差動信号対Ｃ＋，Ｃ−用のコネクタ端子１２５，１２６と、第４の高速差動信号対Ｄ＋，Ｄ−用のコネクタ端子１２７，１２８とが備えられている。
【０００６】
また、半導体装置１３０には、上記コネクタ端子１２１，１２２に対応する回路端子１３１，１３２と、上記コネクタ端子１２３，１２４に対応する回路端子１３３，１３４と、上記コネクタ端子１２５，１２６に対応する回路端子１３５，１３６と、上記コネクタ端子１２７，１２８に対応する回路端子１３７，１３８とが備えられている。
【０００７】
さらに、回路基板１１０の、基板上コネクタ１２０と半導体装置１３０とで挟まれた部分には、互いに平行に配備された第１の高速差動信号線対１１１，１１２，第２の高速差動信号線対１１３，１１４，第３の高速差動信号線対１１５，１１６，第４の高速差動信号線対１１７，１１８が形成されている。
【０００８】
コネクタ端子１２１，１２２と回路端子１３１，１３２は、第１の高速差動信号線対１１１，１１２で接続されている。また、コネクタ端子１２３，１２４と回路端子１３３，１３４は、第２の高速差動信号線対１１３，１１４で接続されている。さらに、コネクタ端子１２５，１２６と回路端子１３５，１３６は、第３の高速差動信号線対１１５，１１６で接続されている。また、コネクタ端子１２７，１２８と回路端子１３７，１３８は、第４の高速差動信号線対１１７，１１８で接続されている。
【０００９】
この電子回路組立体１００では、基板上コネクタ１２０のコネクタ端子と半導体装置１３０の回路端子は、短い高速差動信号線対で接続されている。このため、回路基板１１０の面積および信号品質の劣化を小さく抑えることができる。
【００１０】
ここで、回路基板上の半導体装置とコネクタとを接続する差動伝送路の配線パターン形状を工夫することにより、差動伝送路全長において略均一な特性インピーダンスを得るとともに面積の狭小化が図られた技術が提案されている（特許文献１参照）。
【００１１】
また、高速通信用回路基板上のコネクタの空きピンに終端抵抗を接続することにより、空きピンによる信号線路の伝送ロスを低減する技術が提案されている（特許文献２参照）。
【特許文献１】特開２００６−１２８６１８号公報
【特許文献２】特開２００４−２７３７２５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ここで、回路基板作成上の都合、あるいは機器設計上の都合によって、半導体装置と基板上コネクタを回路基板上の互いに異なる面に実装する場合がある。すると、以下に説明する問題が発生する。
【００１３】
図４は、基板上コネクタと半導体装置が回路基板上の互いに異なる面に実装された場合の電子回路組立体を示す図である。尚、図３に示す構成要素と同じ構成要素には同一の符号を付して説明する。
【００１４】
図４に示す電子回路組立体２００には、回路基板２１０と、その回路基板２１０の裏面に固定された点線で示す基板上コネクタ１２０と、その回路基板２１０の表面に固定された半導体装置１３０とが備えられている。
【００１５】
回路基板２１０の裏面には、点線で示す、第１の高速差動信号線対２１１ａ，２１２ａと、第２の高速差動信号線対２１３ａ，２１４ａと、第３の高速差動信号線対２１５ａ，２１６ａと、第４の高速差動信号線対２１７ａ，２１８ａとが形成されている。
【００１６】
一方、回路基板２１０の表面には、第１の高速差動信号線対２１１ｃ，２１２ｃと、第２の高速差動信号線対２１３ｃ，２１４ｃと、第３の高速差動信号線対２１５ｃ，２１６ｃと、第４の高速差動信号線対２１７ｃ，２１８ｃとが形成されている。
【００１７】
また、回路基板２１０には、第１のヴィアホール対２１１ｂ，２１２ｂと、第２のヴィアホール対２１３ｂ，２１４ｂと、第３のヴィアホール対２１５ｂ，２１６ｂと、第４のヴィアホール対２１７ｂ，２１８ｂとが形成されている。
【００１８】
基板上コネクタ１２０のコネクタ端子１２１，１２２と半導体装置１３０の回路端子１３１，１３２は、第１の高速差動信号線対２１１ａ，２１２ａと第１のヴィアホール対２１１ｂ，２１２ｂと第１の高速差動信号線対２１１ｃ，２１２ｃとで接続されている。また、基板上コネクタ１２０のコネクタ端子１２３，１２４と半導体装置１３０の回路端子１３３，１３４は、第２の高速差動信号線対２１３ａ，２１４ａと第２のヴィアホール対２１３ｂ，２１４ｂと第２の高速差動信号線対２１３ｃ，２１４ｃとで接続されている。さらに、基板上コネクタ１２０のコネクタ端子１２５，１２６と半導体装置１３０の回路端子１３５，１３６は、第３の高速差動信号線対２１５ａ，２１６ａと第３のヴィアホール対２１５ｂ，２１６ｂと第３の高速差動信号線対２１５ｃ，２１６ｃとで接続されている。また、基板上コネクタ１２０のコネクタ端子１２７，１２８と半導体装置１３０の回路端子１３７，１３８は、第４の高速差動信号線対２１７ａ，２１８ａと第４のヴィアホール対２１７ｂ，２１８ｂと第４の高速差動信号線対２１７ｃ，２１８ｃとで接続されている。
【００１９】
ここで、回路基板２１０の裏面に形成された各高速差動信号線対２１１ａ，２１２ａ；２１３ａ，２１４ａ；２１５ａ，２１６ａ；２１７ａ，２１８ａは、図４に示すように、基板上コネクタ１２０の上部を迂回した配線レイアウトとなっている。また、回路基板２１０の裏面に形成された高速差動信号線対２１１ａ，２１２ａ；２１３ａ，２１４ａ；２１５ａ，２１６ａ；２１７ａ，２１８ａと、回路基板２１０の表面に形成された高速差動信号線対２１１ｃ，２１２ｃ；２１３ｃ，２１４ｃ；２１５ｃ，２１６ｃ；２１７ｃ，２１８ｃとを接続するための、ヴィアホール対２１１ｂ，２１２ｂ；２１３ｂ，２１４ｂ；２１５ｂ，２１６ｂ；２１７ｂ，２１８ｂが必要である。
【００２０】
従って、回路基板２１０の配線レイアウトは複雑であり、回路基板２１０の面積が増大するとともに信号品質が劣化するという問題が発生する。また、回路基板２１０には迂回配線やヴィアホール用の配線スペースが必要であるため、回路基板２１０上の互いに異なる面に、半導体装置１３０と基板上コネクタ１２０を実装することが困難な場合がある。
【００２１】
本発明は、上記事情に鑑み、回路基板の面積および信号品質の劣化を小さく抑えたまま回路基板の配線レイアウトを容易に行なうことができる半導体装置、およびその半導体装置を備えた電子回路組立体を提供することを目的とする。
【課題を解決するための手段】
【００２２】
上記目的を達成する本発明の半導体装置は、回路基板上に固定され、相手コネクタと結合してその相手コネクタとの間で信号伝達を行なう、その信号伝達の役割を分担する複数のコネクタ端子の配置順序があらかじめ決められてなる基板上コネクタとの間で配線される複数の回路端子を備えた、その基板上コネクタと同一基板上に固定される半導体装置において、
上記コネクタ端子に、物理的な並びの一方の端から他方の端に向かって、Ａ１，Ａ２，…，Ａｎの符号を付し、上記回路端子に、Ａ１，Ａ２，…，Ａｎの符号を付したコネクタ端子各々に接続される順にそれぞれＢ１，Ｂ２，…，Ｂｎの符号を付したとき、
上記回路端子が、物理的な並びの一方の端から他方の端に向かって、Ｂ１，Ｂ２，…，Ｂｍ，Ｂｎ，Ｂｎ−１，…，Ｂｍ＋１（但し、ｍ＜ｎ）の順に並んでいることを特徴とする。
【００２３】
本発明の半導体装置では、Ａ１，Ａ２，…，Ａｎの符号を付したコネクタ端子各々に接続される順にそれぞれＢ１，Ｂ２，…，Ｂｎの符号が付された複数の回路端子が、物理的な並びの一方の端から他方の端に向かって、Ｂ１，Ｂ２，…，Ｂｍ，Ｂｎ，Ｂｎ−１，…，Ｂｍ＋１（但し、ｍ＜ｎ）の順に並んでいる。換言すれば、本発明の半導体装置の複数の回路端子が、物理的な並びの一方の端から他方の端に向かってＢ１，Ｂ２，…，Ｂｍの順に並べられているとともに、物理的な並びの他方の端から一方の端に向かってＢｍ＋１，Ｂｍ＋２，…，Ｂｎ−１の順に並べられている。このようにすることにより、後述する実施形態に示すように、回路基板上の同一の表面に半導体装置と基板上コネクタを固定（実装）する場合であっても、あるいは回路基板上の互いに異なる面に半導体装置と基板上コネクタを固定する場合であっても、配線レイアウトが複雑になってしまうことや、ヴィアホールを必要とすることを避けることができる。従って、回路基板の面積および信号品質の劣化を小さく抑えたまま回路基板の配線レイアウトを容易に行なうことができる。
【００２４】
ここで、上記ｎが偶数であって、上記ｍがｎ／２であることが好ましい。
【００２５】
半導体装置が有する回路端子の数ｎが偶数である場合、このようにすると、物理的な並びの一方の端から他方の端に向かってＢ１，Ｂ２，…，Ｂｍの順に並べられている回路端子の数と、物理的な並びの他方の端から一方の端に向かってＢｍ＋１，Ｂｍ＋２，…，Ｂｎ−１の順に並べられている回路端子の数とを同じにすることができる。このため、偶数の回路端子を有する半導体装置が固定される回路基板の配線レイアウトを容易に行なうことができる。
【００２６】
また、上記ｎが奇数であって、上記ｍがｎ／２に隣接する整数であることも好ましい。
【００２７】
半導体装置が有する回路端子の数ｎが奇数である場合、このようにすると、中央の回路端子に付される符号（例えばＢｍとする）を除いて、物理的な並びの一方の端から他方の端に向かってＢ１，Ｂ２，…，Ｂｍ−１の順に並べられている回路端子の数と、物理的な並びの他方の端から一方の端に向かってＢｍ＋１，Ｂｍ＋２，…，Ｂｎ−１の順に並べられている回路端子の数とを同じにすることができる。このため、奇数の回路端子を有する半導体装置が固定される回路基板の配線レイアウトを容易に行なうことができる。
【００２８】
さらに、上記回路端子と上記コネクタ端子との間で伝送される信号が差動信号であって、上記ｍが偶数であることも好ましい態様である。
【００２９】
このようにすると、差動信号用の回路端子対を備えたインターフェースを有する半導体装置において、物理的な並びの一方の端から他方の端に向かってＢ１，Ｂ２，…，Ｂｍの順に並べられている回路端子対の数と、物理的な並びの他方の端から一方の端に向かってＢｍ＋１，Ｂｍ＋２，…，Ｂｎ−１の順に並べられている回路端子対の数とを同じにすることができる。従って、差動信号用の回路端子対を備えたインターフェースを有する半導体装置が固定される回路基板の配線レイアウトを容易に行なうことができる。
【００３０】
また、上記ｎが４の倍数であって、上記ｍがｎ／２であることが好ましい。
【００３１】
ｎが４の倍数である場合、即ち回路端子対の数が偶数である場合、このようにすると、物理的な並びの一方の端から他方の端に向かって順に並べられている回路端子対の数と、物理的な並びの他方の端から一方の端に向かって順に並べられている回路端子対の数とを同じにすることができる。このため、偶数の回路端子対を備えたインターフェースを有する半導体装置が固定される回路基板の配線レイアウトを容易に行なうことができる。
【００３２】
また、上記ｎが４の倍数プラス２であって、上記ｍがｎ／２に隣接する２の倍数であってもよい。
【００３３】
ｎが４の倍数プラス２である場合、即ち回路端子対の数が奇数である場合、このようにすると、中央の回路端子対に付される符号対を除いて、物理的な並びの一方の端から他方の端に向かって順に並べられている回路端子対の数と、物理的な並びの他方の端から一方の端に向かって順に並べられている回路端子対の数とを同じにすることができる。このため、奇数の回路端子対を備えたインターフェースを有する半導体装置が固定される回路基板の配線レイアウトを容易に行なうことができる。
【００３４】
また、上記目的を達成する本発明の電子回路組立体は、
回路基板と、
上記回路基板上に固定され、相手コネクタと結合してその相手コネクタとの間で信号伝達を行なう、その信号伝達の役割を分担する複数のコネクタ端子の配置順序があらかじめ決められてなる基板上コネクタと、
上記回路基板上に固定され上記基板上コネクタとの間で配線された複数の回路端子を有する半導体装置とを備えた電子回路組立体において、
上記コネクタ端子に、物理的な並びの一方の端から他方の端に向かって、Ａ１，Ａ２，…，Ａｎの符号を付し、上記回路端子に、Ａ１，Ａ２，…，Ａｎの符号を付したコネクタ端子各々に接続される順にそれぞれＢ１，Ｂ２，…，Ｂｎの符号を付したとき、
上記回路端子が、物理的な並びの一方の端から他方の端に向かって、Ｂ１，Ｂ２，…，Ｂｍ，Ｂｎ，Ｂｎ−１，…，Ｂｍ＋１（但し、ｍ＜ｎ）の順に並んでいることを特徴とする。
【００３５】
本発明の電子回路組立体は、本発明の半導体装置を備えたものであるため、回路基板の面積および信号品質の劣化を小さく抑えたまま回路基板の配線レイアウトを容易に行なうことができる。
【発明の効果】
【００３６】
本発明によれば、回路基板の面積および信号品質の劣化を小さく抑えたまま回路基板の配線レイアウトを容易に行なうことができる半導体装置、およびその半導体装置を備えた電子回路組立体を提供することができる。
【発明を実施するための最良の形態】
【００３７】
以下、図面を参照して本発明の実施の形態を説明する。
【００３８】
図１は、本発明の半導体装置の一実施形態を備えた、本発明の第１実施形態の電子回路組立体の構成を示す図である。
【００３９】
図１に示す電子回路組立体１には、回路基板１０と、基板上コネクタ２０と、本発明の半導体装置の一実施形態である半導体装置３０とが備えられている。基板上コネクタ２０と半導体装置３０は、回路基板１０の同一の表面上に固定されている。
【００４０】
基板上コネクタ２０は、回路基板１０上に固定され、相手コネクタ（図示せず）と結合してその相手コネクタとの間で信号伝達を行なう、その信号伝達の役割を分担する複数のコネクタ端子（ここでは、８つのコネクタ端子２１〜２８）の配置順序があらかじめ決められてなる基板上コネクタである。詳細には、この基板上コネクタ２０は、工業規格の規定に沿って作成されており、この基板上コネクタ２０には、図１の上から順に、第１の高速差動信号対Ａ＋，Ａ−用のコネクタ端子対２１，２２と、第２の高速差動信号対Ｂ＋，Ｂ−用のコネクタ端子対２３，２４と、第３の高速差動信号対Ｃ＋，Ｃ−用のコネクタ端子対２５，２６と、第４の高速差動信号対Ｄ＋，Ｄ−用のコネクタ端子対２７，２８とが備えられている。
【００４１】
また、半導体装置３０は、この基板上コネクタ２０との間で配線される複数の回路端子（ここでは、８つの回路端子３１〜３８）を備えた半導体装置である。詳細には、この半導体装置３０は、上記コネクタ端子２１，２２，２３，２４，２５，２６，２７，２８に、物理的な並びの一方の端から他方の端に向かって（図１の上から下に向かって）、Ａ＋，Ａ−，Ｂ＋，Ｂ−，Ｃ＋，Ｃ−，Ｄ＋，Ｄ−（本発明にいうＡ１，Ａ２，…，Ａｎに相当する。尚、ここではｎは８である。）の符号を付し、上記回路端子３１，３２，３３，３４，３５，３６，３７，３８に、Ａ＋，Ａ−，Ｂ＋，Ｂ−，Ｃ＋，Ｃ−，Ｄ＋，Ｄ−の符号を付したコネクタ端子２１，２２，２３，２４，２５，２６，２７，２８各々に接続される順にそれぞれＡ＋，Ａ−，Ｂ＋，Ｂ−，Ｃ＋，Ｃ−，Ｄ＋，Ｄ−（本発明にいうＢ１，Ｂ２，…，Ｂｎに相当する。尚、ここではｎは８である。）の符号を付したとき、上記回路端子３１，３２，３３，３４，３５，３６，３７，３８が、物理的な並びの一方の端から他方の端に向かって（図１の下から上に向かって）、Ａ＋，Ａ−，Ｂ＋，Ｂ−，Ｄ−，Ｄ＋，Ｃ−，Ｃ＋（本発明にいうＢ１，Ｂ２，…，Ｂｍ，Ｂｎ，Ｂｎ−１，…，Ｂｍ＋１（但し、ｍ＜ｎ）に相当）の順に並んでいる。即ち、回路端子３１，３２，３３，３４，３５，３６，３７，３８は、図１の下から上に向かって、Ａ＋（Ｂ１），Ａ−（Ｂ２），Ｂ＋（Ｂ３），Ｂ−（Ｂ４），Ｄ−（Ｂ８），Ｄ＋（Ｂ７），Ｃ−（Ｂ６），Ｃ＋（Ｂ５）の順に並んでいる。換言すれば、回路端子３１，３２，３３，３４は、矢印Ｘ１で示すように図１の下から上に向かって、Ａ＋（Ｂ１），Ａ−（Ｂ２），Ｂ＋（Ｂ３），Ｂ−（Ｂ４）の順に並んでいる。また、回路端子３８，３７，３６，３５は、矢印Ｘ２で示すように図１の上から下に向かって、Ｃ＋（Ｂ５），Ｃ−（Ｂ６），Ｄ＋（Ｂ７），Ｄ−（Ｂ８）の順に並んでいる。
【００４２】
ここで、基板上コネクタ２０のコネクタ端子対２１，２２と半導体装置３０の回路端子対３１，３２は、基板上コネクタ２０の下部を迂回して第１の高速差動信号線対１１，１２で接続されている。また、基板上コネクタ２０のコネクタ端子対２３，２４と半導体装置３０の回路端子対３３，３４は、基板上コネクタ２０の下部を迂回して第２の高速差動信号線対１３，１４で接続されている。一方、基板上コネクタ２０のコネクタ端子対２５，２６と半導体装置３０の回路端子対３８，３７は、回路基板１０の、基板上コネクタ２０と半導体装置３０とで挟まれた部分に形成された第３の高速差動信号線対１７，１８で接続されている。また、基板上コネクタ２０のコネクタ端子対２７，２８と半導体装置３０の回路端子対３６，３５は、回路基板１０の、基板上コネクタ２０と半導体装置３０とで挟まれた部分に形成された第４の高速差動信号線対１５，１６で接続されている。
【００４３】
図２は、図１に示す半導体装置を備えた、本発明の第２実施形態の電子回路組立体の構成を示す図である。
【００４４】
図２に示す電子回路組立体２には、回路基板４０と、図１に示す基板上コネクタ２０および半導体装置３０が備えられている。ここで、基板上コネクタ２０は回路基板４０の裏面上に固定されるとともに、半導体装置３０は回路基板４０の表面上に固定されている。
【００４５】
基板上コネクタ２０のコネクタ端子対２１，２２と半導体装置３０の回路端子対３１，３２は、回路基板４０上の、基板上コネクタ２０と半導体装置３０とで挟まれた部分に形成された第１の高速差動信号線対４１，４２で接続されている。また、基板上コネクタ２０のコネクタ端子対２３，２４と半導体装置３０の回路端子対３３，３４は、回路基板４０上の、基板上コネクタ２０と半導体装置３０とで挟まれた部分に形成された第２の高速差動信号線対４３，４４で接続されている。一方、基板上コネクタ２０のコネクタ端子対２５，２６と半導体装置３０の回路端子対３８，３７は、基板上コネクタ２０の上部を迂回して第３の高速差動信号線対４５，４６で接続されている。また、基板上コネクタ２０のコネクタ端子対２７，２８と半導体装置３０の回路端子対３６，３５は、基板上コネクタ２０の上部を迂回して第４の高速差動信号線対４７，４８で接続されている。
【００４６】
本実施形態の半導体装置３０では、回路端子３１，３２，３３，３４が、図１の下から上に向かって、Ａ＋（Ｂ１），Ａ−（Ｂ２），Ｂ＋（Ｂ３），Ｂ−（Ｂ４）の順に並んでおり、回路端子３８，３７，３６，３５は、図１の上から下に向かって、Ｃ＋（Ｂ５），Ｃ−（Ｂ６），Ｄ＋（Ｂ７），Ｄ−（Ｂ８）の順に並んでいる。このようにすることにより、図１に示すように回路基板１０上の同一の表面に半導体装置３０と基板上コネクタ２０を実装する場合であっても、あるいは図２に示すように回路基板４０上の互いに異なる面に半導体装置３０と基板上コネクタ２０を実装する場合であっても、配線レイアウトが複雑になってしまうことや、ヴィアホールを必要とすることを避けることができる。従って、回路基板１０，４０の面積および信号品質の劣化を小さく抑えたまま回路基板１０，４０の配線レイアウトを容易に行なうことができる。
【００４７】
尚、本実施形態では、回路端子とコネクタ端子との間で伝送される高速差動信号の例で説明したが、これに限られるものではなく、本発明は、回路端子とコネクタ端子との間で伝送される信号であればよい。
【図面の簡単な説明】
【００４８】
【図１】本発明の半導体装置の一実施形態を備えた、本発明の第１実施形態の電子回路組立体の構成を示す図である。
【図２】図１に示す半導体装置を備えた、本発明の第２実施形態の電子回路組立体の構成を示す図である。
【図３】従来の、回路基板と基板上コネクタと半導体装置とを備えた電子回路組立体の構成を示す図である。
【図４】基板上コネクタと半導体装置が回路基板上の互いに異なる面に実装された場合の電子回路組立体を示す図である。
【符号の説明】
【００４９】
１，２  電子回路組立体
１０，４０  回路基板
１１，１２，１３，１４，１５，１６，１７，１８，４１，４２，４３，４４，４５，４６，４７，４８  高速差動信号線
２０  基板上コネクタ
２１，２２，２３，２４，２５，２６，２７，２８  コネクタ端子
３０  半導体装置
３１，３２，３３，３４，３５，３６，３７，３８  回路端子
【図１】
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【図２】
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【図３】
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【図４】
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