(57)【要約】【課題】画像処理部に入力される前半部の画像デジタルデータと、画像処理部に入力される後半部のデジタル画像データとのタイミングを合わせることができ、これにより、該デジタル画像データに対して正しく画像処理を行うことが可能な画像処理装置を提供する。【解決手段】光電変換素子列３ａの受光量に応じたアナログ画像信号を主走査方向Ｘに前半部Ｆと後半部Ｌとで２分割させて振り分け出力するイメージセンサ３、及びＡＦＥ回路４を備えた画像読取部２と、デジタル画像データＲＧＢ＿ＩＮ１，ＲＧＢ＿ＩＮ２が入力される画像処理部２とを備えた画像処理装置１において、画像処理部６は、入力されるデジタル画像データＲＧＢ＿ＩＮ１と、入力されるデジタル画像データＲＧＢ＿ＩＮ２との位相のずれを調整する補正手段７を備えている。【選択図】図１
2008131289.tif 000002
【特許請求の範囲】
【請求項１】
画像光を受光する複数の画素からなる光電変換素子列を有し、前記光電変換素子列の受光量に応じたアナログ画像信号を主走査方向に前半部と後半部とで２分割させて振り分け出力するイメージセンサからの前記前半部及び前記後半部のアナログ画像信号に基づき、それぞれのアナログ画像信号に対して少なくともＡ／Ｄ変換を行うアナログフロントエンド回路によってそれぞれＡ／Ｄ変換された前記前半部及び前記後半部のデジタル画像データが入力される画像処理部を備えた画像処理装置であって、
前記画像処理部は、入力される前記前半部のデジタル画像データと、入力される前記後半部のデジタル画像データとの位相のずれを調整する補正手段を備えていることを特徴とする画像処理装置。
【請求項２】
画像光を受光する複数の画素からなる光電変換素子列を有し、前記光電変換素子列の受光量に応じたアナログ画像信号を主走査方向に前半部と後半部とで２分割させて振り分け出力するイメージセンサ、及び前記イメージセンサからの前記前半部及び前記後半部のアナログ画像信号に対して少なくともＡ／Ｄ変換を行うアナログフロントエンド回路を備えた画像読取部と、
前記画像読取部において前記イメージセンサからの前記前半部及び前記後半部のアナログ画像信号に基づき、前記アナログフロントエンド回路によってそれぞれＡ／Ｄ変換された前記前半部及び前記後半部のデジタル画像データが入力される画像処理部とを備えた画像処理装置であって、
前記画像処理部は、入力される前記前半部のデジタル画像データと、入力される前記後半部のデジタル画像データとの位相のずれを調整する補正手段を備えていることを特徴とする画像処理装置。
【請求項３】
前記前半部及び前記後半部のデジタル画像データは、それぞれ、前記アナログフロントエンド回路によってＡ／Ｄ変換された後、シリアルデータ変換回路を介して一旦シリアルデータに変換され、さらに、パラレルデータ変換回路を介して再びパラレルデータに戻されて前記画像処理部に入力されることを特徴とする請求項１又は２に記載の画像処理装置。
【請求項４】
前記補正手段は、前記画像処理部に入力される前記前半部のデジタル画像データが書き込み入力され且つ該書き込み入力されたデジタル画像データを順次蓄積記憶しつつ読み出し出力する前半部用記憶部と、前記画像処理部に入力される前記後半部のデジタル画像データが書き込み入力され且つ該書き込み入力されたデジタル画像データを順次蓄積記憶しつつ読み出し出力する後半部用記憶部とを備えた補正回路であって、前記前半部用記憶部に順次蓄積記憶される前記前半部のデジタル画像データと、前記後半部用記憶部に順次蓄積記憶される前記後半部のデジタル画像データとの読み出し出力タイミングを調整するように構成された補正回路であることを特徴とする請求項１から３の何れかに記載の画像処理装置。
【請求項５】
前記補正回路は、前記前半部のデジタル画像データのための前半部用タイミング信号及び前半部用同期信号に基づき、前記前半部用記憶部に書き込み入力される前記前半部のデジタル画像データの該前半部用記憶部への書き込み入力開始先頭位置を制御すると共に、前記後半部のデジタル画像データのための後半部用タイミング信号及び後半部用同期信号に基づき、前記後半部用記憶部に書き込み入力される前記後半部のデジタル画像データの該後半部用記憶部への書き込み入力開始先頭位置を制御することを特徴とする請求項４に記載の画像処理装置。
【請求項６】
前記補正回路は、前記前半部及び前記後半部のデジタル画像データのうち何れか一方のデジタル画像データのための同期信号を遅延させると共に、該遅延させた同期信号を、前記前半部用記憶部及び前記後半部用記憶部にそれぞれ入力される読み出し出力用起動信号の共通信号として使用するように構成されていることを特徴とする請求項４又は５に記載の画像処理装置。
【請求項７】
前記補正回路は、前記前半部及び前記後半部のデジタル画像データのうち何れか一方のデジタル画像データのためのタイミング信号を、前記前半部用記憶部及び前記後半部用記憶部にそれぞれ入力される読み出し出力用タイミング信号の共通信号として使用するように構成されていることを特徴とする請求項６に記載の画像処理装置。
【請求項８】
前記補正回路は、前記前半部及び前記後半部のデジタル画像データのうち何れか一方のデジタル画像データのための同期信号をフリップフロップ回路によるシフトレジスタで遅延させるように構成されていることを特徴とする請求項６又は７に記載の画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像処理装置に関し、特に、読み取り走査された原稿等の画像光を読み取ったイメージセンサからの画像データに対して所定の画像処理を行う画像処理部を備えた画像処理装置に関する。
【背景技術】
【０００２】
従来、デジタル複写機やファクシミリ装置などに適用される画像処理装置は、イメージセンサからのアナログ画像信号に基づき、Ａ／Ｄ変換されたデジタル画像データが入力される画像処理部を備え、該画像処理部において、入力されたデジタル画像データに対して所定の画像処理（例えば、シェーディング補正、ライン補正、ガンマ補正等の画像処理）を行うように構成されている。前記画像処理部に入力されるデジタル画像データは、例えば、前記イメージセンサからのアナログ画像信号に対して少なくともＡ／Ｄ変換を行うアナログフロントエンド（ＡＦＥ）回路によってＡ／Ｄ変換される。
【０００３】
前記画像処理装置としては、前記イメージセンサ及び前記アナログフロントエンド回路を備えた画像読取部と、前記画像読取部からのデジタル画像データが入力される画像処理部とを備えたものがある。
【０００４】
なお、前記アナログフロントエンド回路は、前記アナログ画像信号に対して各種補正処理（例えば、ゲイン調整）等のアナログ信号処理を行うように構成される場合がある（例えば、下記特許文献１参照）。
【０００５】
前記イメージセンサとしては、例えば、画像光を受光する複数の画素からなる光電変換素子列を有し、副走査方向に走査される原稿等の対象物から反射した画像光を前記光電変換素子列によって受光して主走査方向にアナログ画像信号を出力するリニアイメージセンサ（代表的にはＣＣＤリニアイメージセンサ）が使用され得る。
【０００６】
前記イメージセンサは、前記光電変換素子列の受光量に応じたアナログ画像信号のうち、奇数（ＯＤＤ）番目の画素のアナログ画像信号と、偶数（ＥＶＥＮ）番目の画素のアナログ画像信号とで出力を交互に振り分け出力する、いわゆるＯＤＤ／ＥＶＥＮ２チャンネル出力イメージセンサとして用いられることがある。このＯＤＤ／ＥＶＥＮ２チャンネル出力イメージセンサでは、ＯＤＤ／ＥＶＥＮの２分割によって分離読み出しして、奇数番目／偶数番目にそれぞれ出力されるアナログ画像信号を並列処理することにより、画像光を受光する速度（画像読取速度）の高速化が図られている。
【０００７】
また、前記イメージセンサは、前記光電変換素子列の受光量に応じたアナログ画像信号を主走査方向に前半部（Ｆｉｒｓｔ部）と後半部（Ｌａｓｔ部）とで２分割させて振り分け出力するイメージセンサとして用いられることもある（例えば、下記特許文献２参照）。
【０００８】
前記前半部と前記後半部とで２分割させて振り分け出力するイメージセンサとして用いられる場合、前記画像処理部は、該イメージセンサからの前記前半部及び前記後半部のアナログ画像信号に基づき、それぞれのアナログ画像信号に対して少なくともＡ／Ｄ変換を行うアナログフロントエンド回路を介してそれぞれＡ／Ｄ変換された前記前半部及び前記後半部のデジタル画像データが入力される。
【０００９】
前記前半部と前記後半部とで２分割させて振り分け出力するイメージセンサにおいて、ＯＤＤ／ＥＶＥＮの２分割による分離読み出しを行う場合には、全体で４分割（２分割×２分割）による分割読み出しを行うことになり、画素周波数を１／４にする構成、いわゆる４チャンネル出力イメージセンサとして用いることができる。この４チャンネル出力イメージセンサでは、前記ＯＤＤ／ＥＶＥＮ２チャンネル出力イメージセンサの２倍の画像読取速度を実現することが可能となる。
【特許文献１】特開２００５−１８４４１８号公報
【特許文献２】特開２００２−１５８８３７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、前記したように、前記前半部と前記後半部とで２分割させて振り分け出力するイメージセンサからの前記前半部及び前記後半部のアナログ画像信号に基づき、前記アナログフロントエンド回路によってそれぞれＡ／Ｄ変換された前記前半部及び前記後半部のデジタル画像データが入力される画像処理部では、入力される前記前半部のデジタル画像データと、入力される前記後半部のデジタル画像データとの位相のずれが発生することがある。
【００１１】
図８は、イメージセンサ３０からの前半部Ｆ及び後半部Ｌのアナログ画像信号ＡＦ，ＡＬに基づき、アナログフロントエンド（ＡＦＥ）回路４１，４２によってそれぞれＡ／Ｄ変換された前半部Ｆ及び後半部Ｌのデジタル画像データＤＦ，ＤＬがそれぞれ画像処理部６０に入力される状態を示す従来の画像処理装置１００の概略構成を示すブロック図である。
【００１２】
また、図９は、図８に示す従来の画像処理装置１００において画像処理部６０に入力される前半部Ｆ及び後半部Ｌのデジタル画像データＤＦ，ＤＬのタイミングチャートを示す図である。
【００１３】
図８に示す画像処理部６０は、所定の画像処理（例えば、シェーディング補正、ライン補正、ガンマ補正の他、前半部Ｆ及び後半部Ｌのデジタル画像データＤＦ，ＤＬを合成する処理等の画像処理）を行う画像処理モジュール部６１を備えている。なお、図示の例では、画像処理モジュール部６１で処理された画像データは画像出力部１１で印刷出力されるようになっている。
【００１４】
図８に示すように、イメージセンサ３０では、光電変換素子列３１において、主走査方向（図中Ｘ方向）の中央を繋ぎ目部分として、前半部Ｆからアナログ画像信号ＡＦを出力し、後半部Ｌからアナログ画像信号ＡＬを出力する。
【００１５】
ＡＦＥ回路４１，４２では、イメージセンサ３０からの前半部Ｆ及び後半部Ｌのアナログ画像信号ＡＦ，ＡＬをそれぞれＡＤコンバータ（図示省略）によって前半部Ｆ及び後半部Ｌのデジタル画像データＤＦ，ＤＬにＡ／Ｄ変換する。なお、ＡＦＥ回路４１，４２は、イメージセンサ３０からの前半部Ｆ及び後半部Ｌのアナログ画像信号ＡＦ，ＡＬに対してそれぞれ各種補正処理（例えば、ゲイン調整）等のアナログ信号処理を行うこともある。
【００１６】
そして、Ａ／Ｄ変換された前半部Ｆ及び後半部Ｌのデジタル画像データＤＦ，ＤＬがそれぞれ画像処理部６０に入力される。なお、図示の例では、前半部Ｆ及び後半部Ｌのデジタル画像データＤＦ，ＤＬは、それぞれ、ＡＦＥ回路４１，４２によってＡ／Ｄ変換された後、前半部Ｆのデジタル画像データＤＦのための前半部用タイミング信号（クロック信号）ＣＬＫ１及び前半部用同期信号（シンク信号）ＳＨＩＮ１並びに後半部Ｌのデジタル画像データＤＬのための後半部用タイミング信号（クロック信号）ＣＬＫ２及び後半部用同期信号（シンク信号）ＳＨＩＮ２と共に画像処理部６０に入力されるようになっている。
【００１７】
また、図示の例では、前半部Ｆ及び後半部Ｌのデジタル画像データＤＦ，ＤＬは、それぞれ、前半部用タイミング信号ＣＬＫ１及び前半部用同期信号ＳＨＩＮ１並びに後半部用タイミング信号ＣＬＫ２及び後半部用同期信号ＳＨＩＮ２と共に、シリアルデータ変換回路５１Ｆ，５１Ｌを介して一旦シリアルデータに変換され、さらに、パラレルデータ変換回路５２Ｆ，５２Ｌを介して再びパラレルデータに戻されて画像処理部６０に入力されるようになっている。
【００１８】
画像処理部６０では、図９に示すように、例えば、前半部Ｆのデジタル画像データＤＦは、前半部用同期信号ＳＨＩＮ１の立下りにより先頭画素が入力され、それ以降の画素が前半部用タイミング信号ＣＬＫ１（図９では図示省略）を基準に順次入力される。
【００１９】
また、後半部Ｌのデジタル画像データＤＬは、後半部用同期信号ＳＨＩＮ２の立下りにより先頭画素が入力され、それ以降の画素が後半部用タイミング信号ＣＬＫ２（図９では図示省略）を基準に順次入力される。
【００２０】
こうして、画像処理部６０に入力されたデジタル画像データＤＦ，ＤＬは、前記ＡＦＥ回路４１，４２の特性の違い、配線遅延などの影響、或いはデジタル画像データＤＦ，ＤＬが一旦シリアルデータに変換され再びパラレルデータに戻される場合には、シリアルデータ変換回路５１Ｆ，５１Ｌやパラレルデータ変換回路５２Ｆ，５２Ｌの特性の違いにより、図９に示すように、前半部Ｆのデジタル画像データＤＦと、後半部Ｌのデジタル画像データＤＬとで位相のずれが発生する場合がある。そうすると、画像処理モジュール部６１において、正しく画像処理できないという不都合を招く。
【００２１】
本発明は、前記課題に鑑みてなされたものであり、前半部及び後半部のデジタル画像データが入力される画像処理部を備えた画像処理装置であって、前記画像処理部に入力される前半部の画像デジタルデータと、前記画像処理部に入力される後半部のデジタル画像データとのタイミングを合わせることができ、これにより、該デジタル画像データに対して正しく画像処理を行うことが可能な画像処理装置を提供することを課題とする。
【課題を解決するための手段】
【００２２】
本発明は、前記課題を解決するために、次の第１及び第２態様の画像処理装置を提供する。
（１）第１態様の画像処理装置
画像光を受光する複数の画素からなる光電変換素子列を有し、該光電変換素子列の受光量に応じたアナログ画像信号を主走査方向に前半部と後半部とで２分割させて振り分け出力するイメージセンサからの前記前半部及び前記後半部のアナログ画像信号に基づき、それぞれのアナログ画像信号に対して少なくともＡ／Ｄ変換を行うアナログフロントエンド回路によってそれぞれＡ／Ｄ変換された前記前半部及び前記後半部のデジタル画像データが入力される画像処理部を備えた画像処理装置であって、前記画像処理部は、入力される前記前半部のデジタル画像データと、入力される前記後半部のデジタル画像データとの位相のずれを調整する補正手段を備えていることを特徴とする画像処理装置。
（２）第２態様の画像処理装置
画像光を受光する複数の画素からなる光電変換素子列を有し、該光電変換素子列の受光量に応じたアナログ画像信号を主走査方向に前半部と後半部とで２分割させて振り分け出力するイメージセンサ、及び前記イメージセンサからの前記前半部及び前記後半部のアナログ画像信号に対して少なくともＡ／Ｄ変換を行うアナログフロントエンド回路を備えた画像読取部と、前記画像読取部において前記イメージセンサからの前記前半部及び前記後半部のアナログ画像信号に基づき、前記アナログフロントエンド回路によってそれぞれＡ／Ｄ変換された前記前半部及び前記後半部のデジタル画像データが入力される画像処理部とを備えた画像処理装置であって、前記画像処理部は、入力される前記前半部のデジタル画像データと、入力される前記後半部のデジタル画像データとの位相のずれを調整する補正手段を備えていることを特徴とする画像処理装置。
【００２３】
本発明に係る第１及び第２態様の画像処理装置において、前記イメージセンサとしては、固体撮像素子を例示でき、例えば、リニアイメージセンサ（代表的にはＣＣＤ［Charge Coupled Device］リニアイメージセンサ）を挙げることができる。
【００２４】
また、本発明に係る第１及び第２態様の画像処理装置において、前記アナログフロントエンド回路としては、前記前半部及び前記後半部のアナログ画像信号に対してＡ／Ｄ変換を行うＡＤコンバータと、該ＡＤコンバータに先行するアナログ信号処理回路とを備えたものを例示できる。
【００２５】
前記アナログ信号処理回路は、前記前半部及び前記後半部のアナログ画像信号に対してそれぞれ従来公知の各種補正処理（例えば、ゲイン調整）等のアナログ信号処理を行うように構成されることができる。
【００２６】
また、本発明に係る第１及び第２態様の画像処理装置において、前記前半部及び前記後半部のデジタル画像データは、それぞれ、前記アナログフロントエンド回路によってＡ／Ｄ変換された後、シリアルデータ変換回路を介して一旦シリアルデータに変換され、さらに、パラレルデータ変換回路を介して再びパラレルデータに戻されて前記画像処理部に入力されてもよい。
【００２７】
本発明に係る第１及び第２態様の画像処理装置によれば、前記画像処理部は、入力される前記前半部のデジタル画像データと、入力される前記後半部のデジタル画像データとの位相のずれを調整する前記補正手段を備えているので、該補正手段によって、前記前半部のデジタル画像データと前記後半部のデジタル画像データとのタイミングを合わせることができ、これにより、該デジタル画像データに対して正しく画像処理を行うことができる。
【００２８】
例えば、前記画像処理部に入力されたデジタル画像データについて、前記アナログフロントエンド回路の特性の違い、配線遅延などの影響、或いはデジタル画像データが一旦シリアルデータに変換され再びパラレルデータに戻される場合には、前記シリアルデータ変換回路及び／又は前記パラレルデータ変換回路の特性の違いにより、前記前半部のデジタル画像データと、前記後半部のデジタル画像データとで、たとえ位相のずれが発生しても、前記補正手段によって、これらのデジタル画像データのタイミングを調整でき、従って、正しく画像処理することが可能となる。
【００２９】
本発明に係る第１及び第２態様の画像処理装置において、前記補正手段の具体的構成としては、前記画像処理部に入力される前記前半部のデジタル画像データが書き込み入力され且つ該書き込み入力されたデジタル画像データを順次蓄積記憶しつつ読み出し出力する前半部用記憶部と、前記画像処理部に入力される前記後半部のデジタル画像データが書き込み入力され且つ該書き込み入力されたデジタル画像データを順次蓄積記憶しつつ読み出し出力する後半部用記憶部とを備えた補正回路であって、前記前半部用記憶部に順次蓄積記憶される前記前半部のデジタル画像データと、前記後半部用記憶部に順次蓄積記憶される前記後半部のデジタル画像データとの読み出し出力タイミングを調整するように構成された補正回路である態様を例示できる。
【００３０】
斯かる構成を備えた前記第１及び第２態様の画像処理装置によれば、簡単、容易且つ安価な構成で前記前半部及び前記後半部のデジタル画像データの位相ずれの調整を実現することが可能となる。
【００３１】
前記前半部用記憶部及び前記後半部用記憶部としては、代表的には、ＦＩＦＯ（First-In First-Out）メモリを例示できる。
【００３２】
前記補正手段が前記補正回路である場合、該補正回路は、前記前半部のデジタル画像データのための前半部用タイミング信号及び前半部用同期信号に基づき、前記前半部用記憶部に書き込み入力される前記前半部のデジタル画像データの該前半部用記憶部への書き込み入力開始先頭位置を制御すると共に、前記後半部のデジタル画像データのための後半部用タイミング信号及び後半部用同期信号に基づき、前記後半部用記憶部に書き込み入力される前記後半部のデジタル画像データの該後半部用記憶部への書き込み入力開始先頭位置を制御してもよい。
【００３３】
斯かる構成では、前記前半部用記憶部への書き込み入力を、前記前半部用タイミング信号及び前記前半部用同期信号によって制御することができ、且つ、前記後半部用記憶部への書き込み入力を、前記後半部用タイミング信号及び前記後半部用同期信号によって制御することができる。従って、前記前半部のデジタル画像データと前記後半部のデジタル画像データとのそれぞれで書き込みを行うことができるので、書き込み入力時において、前記前半部用同期信号と前記前半部のデジタル画像データとの位相関係及び前記後半部用同期信号と前記後半部のデジタル画像データとの位相関係を保つことができ、これにより、従来の場合と同様のタイミングで前記前半部及び前記後半部のデジタル画像データを前記画像処理部に入力できるという利点がある。
【００３４】
また、前記補正手段が前記補正回路である場合、該補正回路は、前記前半部及び前記後半部のデジタル画像データのうち何れか一方のデジタル画像データのための同期信号を遅延させると共に、該遅延させた同期信号を、前記前半部用記憶部及び前記後半部用記憶部にそれぞれ入力される読み出し出力用起動信号の共通信号として使用するように構成されていてもよい。
【００３５】
斯かる構成では、前記補正回路に備えられた前記前半部用記憶部及び前記後半部用記憶部からの前記前半部及び前記後半部のデジタル画像データの読み出し出力において、前記遅延させた同期信号を前記共通の読み出し出力用起動信号として使用するので、該共通の読み出し出力用起動信号によって、前記画像処理部に入力される前記前半部の画像デジタルデータと、前記画像処理部に入力される前記後半部のデジタル画像データとのタイミングを合わせることができ、従って、これらのデジタル画像データを略同じタイミングで読み出し出力させることができる。
【００３６】
この場合、前記補正回路は、前記前半部及び前記後半部のデジタル画像データのうち何れか一方のデジタル画像データのためのタイミング信号を、前記前半部用記憶部及び前記後半部用記憶部にそれぞれ入力される読み出し出力用タイミング信号の共通信号として使用するように構成されていることが好ましい。こうすることで、前記共通の読み出し出力用タイミング信号によって、前記前半部及び前記後半部の画像デジタルデータを実質的に同じタイミングで読み出し出力させることができる。
【００３７】
また、前記遅延させた同期信号を前記共通の読み出し出力用起動信号として使用する場合、前記補正回路は、前記前半部及び前記後半部のデジタル画像データのうち何れか一方のデジタル画像データのための同期信号をフリップフロップ回路によるシフトレジスタで遅延させるように構成されていてもよい。
【００３８】
斯かる構成では、前記前半部用記憶部及び前記後半部用記憶部からそれぞれ出力される前記前半部及び前記後半部のデジタル画像データの読み出し出力タイミングの調整量を前記フリップフロップ回路の数により決定することができる。例えば、入力される前記前半部及び前記後半部のデジタル画像データの位相ずれに関し、前記遅延させる同期信号の遅延させるべき遅延時間を予め想定しておき、この遅延時間に対して前記補正回路における前記フリップフロップ回路の数を予め決めておくことで、これらのデジタル画像データの位相ずれに対して、該予め決められた遅延時間内で自動的に調整を行うことが可能となる。
【発明の効果】
【００３９】
以上説明したように、本発明によると、前半部及び後半部のデジタル画像データが入力される画像処理部を備えた画像処理装置であって、前記画像処理部に入力される前半部の画像デジタルデータと、前記画像処理部に入力される後半部のデジタル画像データとのタイミングを合わせることができ、これにより、該デジタル画像データに対して正しく画像処理を行うことが可能な画像処理装置を提供することができる。
【発明を実施するための最良の形態】
【００４０】
以下、本発明の実施の形態に係る画像処理装置について、図１から図７を参照しながら説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る画像処理装置１の概略構成を示すブロック図である。図１に示すように、画像処理装置１は、イメージセンサ３（ここではＣＣＤラインイメージセンサ）からのアナログ画像信号に基づきＡ／Ｄ変換されたデジタル画像データが入力される画像処理部６を備えている。
【００４１】
画像処理装置１は、本実施の形態では、画像処理部６と、イメージセンサ３及びアナログフロントエンド回路（以下、ＡＦＥ回路という）４を備えた画像読取部２とを備えており、例えば、デジタル複写機やファクシミリ装置、或いはコピー機能、ファクシミリ機能、スキャナ機能及びプリンタ機能のうち少なくとも二つを備えた複合機に適用することができる。
【００４２】
詳しくは、画像処理装置１は、画像処理部６及び画像読取部２に加えて、画像出力部１１、制御部（ＣＰＵ）１２、記憶部１５を備えている。
【００４３】
この画像処理装置１は、制御部１２によって、各種制御プログラムを記憶部１５から読み出し、該読み出した制御プログラムが実行されることで、画像読取部２から読み取ったデジタル画像データに対して画像処理部６にて所定の画像処理を行い、該画像処理された画像データを画像出力部１１にて印刷出力するように構成されている。なお、記憶部１５は、前記各種制御プログラムや必要な関数を記憶しており、ＥＥＰＲＯＭ やフラッシュメモリ等により構成されるＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）１３とＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）１４とを含んでいる。
【００４４】
図２は、図１に示す画像処理装置１における画像読取部２の概略構成を示す側面図である。画像読取部２は、図２に示すように、イメージセンサ３及びＡＦＥ回路４に加えて、原稿Ｐを支持する原稿支持部２１と、原稿Ｐに対して光照射する光源２２と、原稿Ｐから反射した画像光をイメージセンサ３に導く光学系２３と、原稿Ｐから反射した画像光をイメージセンサ３に結像させる光学レンズ２４とを備えている。なお、イメージセンサ３はセンサ制御部（図示省略）によって駆動制御されるようになっている。
【００４５】
本実施の形態では、原稿支持部２１は、原稿Ｐを載置する原稿載置台２１１を備えている。光源２２は、ランプリフレクター２５によって、光源２２からの光を原稿Ｐに効率的に照射できるようになっている。
【００４６】
また、光学系２３は、複数の（ここでは第１から第３の）反射ミラーを備えている。この光学系２３は、ここでは、原稿Ｐからの画像光を第２反射ミラー２３２に導く第１反射ミラー２３１と、第１反射ミラー２３１から反射した画像光を第３反射ミラー２３３に導く第２反射ミラー２３２と、第２反射ミラー２３２から反射した画像光を、光学レンズ２４を介してイメージセンサ３に導く第３反射ミラー２３３とを備えている。
【００４７】
画像読取部２は、さらに、光源２２及び第１反射ミラー２３１が設けられた第１走査ユニット２６と、第２及び第３反射ミラー２３２，２３３が設けられた第２走査ユニット２７とを備えている。この画像読取部２は、駆動モータ等の駆動源（図示省略）によって、第１及び第２走査ユニット２６，２７が原稿載置台２１１に沿って副走査方向（図中Ｙ方向）に光学レンズ２４の画像光のイメージセンサ３への結像状態を維持しつつ一定速度で移動（副走査）することにより、原稿載置台２１１上に載置された原稿Ｐからの画像光を１ライン毎に順次イメージセンサ３へと導くことができるようになっている。
【００４８】
なお、画像読取部２において、原稿支持部２１が原稿搬送装置（図示省略）を備えており、該原稿搬送装置によって、原稿Ｐを原稿載置台２１１に対して相対的に移動させることで、該移動する原稿Ｐからの画像光を１ライン毎に順次イメージセンサ３にて読み取るようになっていてもよい。
【００４９】
図３は、画像読取部２におけるイメージセンサ３を模式的に示す平面図である。図３に示すように、イメージセンサ３は、画像光を受光する複数の画素からなる光電変換素子列３ａを有しており、該光電変換素子列３ａの受光量に応じたアナログ画像信号を主走査方向（図中Ｘ方向）の中央を繋ぎ目部分として前半部Ｆと後半部Ｌとで２分割させて振り分け出力するように構成されている。より詳細に言えば、イメージセンサ３は、ここでは、前半部Ｆ側では先頭画素から順次前半分の画素を出力すると共に、後半部Ｌ側では末尾画素から順次後半分の画素を出力するように構成されている。
【００５０】
本実施の形態では、イメージセンサ３は、前半部Ｆ及び後半部Ｌのそれぞれにおいて、奇数（ＯＤＤ）番目の画素のアナログ画像信号と、偶数（ＥＶＥＮ）番目の画素のアナログ画像信号とで出力を交互に振り分け出力するように構成されている。
【００５１】
また、イメージセンサ３は、ここでは、赤色（Ｒ），緑色（Ｇ）及び青色（Ｂ）に分光された画像光をそれぞれ受光する三つのラインイメージセンサからなっている。従って、イメージセンサ３は、赤色（Ｒ），緑色（Ｇ）及び青色（Ｂ）に対応するアナログ画像信号をそれぞれ前半部Ｆと後半部Ｌとで２分割させて振り分け出力すると共に、さらに、ＯＤＤ／ＥＶＥＮの２分割に振り分け出力するようになっている。
【００５２】
図１及び図２に示すＡＦＥ回路４は、イメージセンサ３からの前半部Ｆ及び後半部Ｌのアナログ画像信号に対して少なくともＡ／Ｄ変換を行うものである。
【００５３】
本実施の形態では、ＡＦＥ回路４は、イメージセンサ３からの前半部Ｆ及び後半部Ｌのアナログ画像信号に対してゲイン調整を行うゲイン調整部を備えたアナログ信号処理回路（図示省略）と、該アナログ信号処理されたアナログ画像信号をデジタル画像データに変換するＡＤコンバータ（図示省略）とを備えている。
【００５４】
ＡＦＥ回路４は、ここでは、前半部Ｆの赤色（Ｒ），緑色（Ｇ）及び青色（Ｂ）のアナログ画像信号をそれぞれ処理するＡＦＥ回路４ａ，４ｂ，４ｃと、後半部Ｌの赤色（Ｒ），緑色（Ｇ）及び青色（Ｂ）のアナログ画像信号をそれぞれ処理するＡＦＥ回路４ｄ，４ｅ，４ｆとからなっている。なお、本実施の形態では、各ＡＦＥ回路４ａ〜４ｆにおいて、前記アナログ信号処理回路はＯＤＤ／ＥＶＥＮの２分割に振り分け出力された画像信号を合成するＯＤＤ／ＥＶＥＮ合成部をさらに備えており、該ＯＤＤ／ＥＶＥＮ合成部によって合成されたアナログ画像信号が前記ＡＤコンバータによってデジタル画像データに変換されて出力されるようになっている。
【００５５】
図１においては、前半部ＦのＡＦＥ回路４ａ〜４ｃからそれぞれ出力される前半部Ｆの赤色（Ｒ），緑色（Ｇ）及び青色（Ｂ）に対応するデジタル画像データについては１本のデータ線で表して符号ＲＧＢ＿ＩＮ１を付すと共に、後半部ＬのＡＦＥ回路４ｄ〜４ｆからそれぞれ出力される後半部Ｌの赤色（Ｒ），緑色（Ｇ）及び青色（Ｂ）に対応するデジタル画像データについても１本のデータ線で表して符号ＲＧＢ＿ＩＮ２を付している。以下、これらのデジタル画像データについては、単に符号ＲＧＢ＿ＩＮ１，ＲＧＢ＿ＩＮ２を用いて説明する。
【００５６】
画像処理装置１では、画像読取部２におけるＡＦＥ回路４ａ〜４ｆによってＡ／Ｄ変換された前半部Ｆ及び後半部Ｌのデジタル画像データＲＧＢ＿ＩＮ１，ＲＧＢ＿ＩＮ２がそれぞれ画像処理部６に入力されるようになっている。なお、画像処理部６は、所定の画像処理（例えば、シェーディング補正、ライン補正、ガンマ補正の他、前半部Ｆ及び後半部Ｌのデジタル画像データＲＧＢ＿ＩＮ１，ＲＧＢ＿ＩＮ２を合成する処理等の画像処理）を行う画像処理モジュール部１０を備えている。
【００５７】
また、画像読取部２は、前半部Ｆのデジタル画像データＲＧＢ＿ＩＮ１のための周期的な前半部用タイミング信号ＣＬＫ１と、前半部Ｆのデジタル画像データＲＧＢ＿ＩＮ１の同期をとる（処理開始タイミングを合わせる）ための前半部用同期信号ＳＨＩＮ１とを発生させるように構成されている。画像読取部２は、さらに、後半部Ｌのデジタル画像データＲＧＢ＿ＩＮ２のための周期的な後半部用タイミング信号ＣＬＫ２と、後半部Ｌのデジタル画像データＲＧＢ＿ＩＮ２の同期をとる（処理開始タイミングを合わせる）ための後半部用同期信号ＳＨＩＮ２とを発生させるように構成されている。なお、タイミング信号及び同期信号は、それぞれ、クロック信号及びシンク信号と呼ばれることがある。
【００５８】
本実施の形態では、前半部Ｆ及び後半部Ｌのデジタル画像データＲＧＢ＿ＩＮ１，ＲＧＢ＿ＩＮ２は、それぞれ、前半部用タイミング信号ＣＬＫ１及び前半部用同期信号ＳＨＩＮ１並びに後半部用タイミング信号ＣＬＫ２及び後半部用同期信号ＳＨＩＮ２と共に、画像処理部６に入力されるようになっている。
【００５９】
本実施の形態では、画像処理装置１は、さらに、パラレルデータをシリアルデータに変換する前半部用及び後半部用のシリアルデータ変換回路５ａ，５ｂと、シリアルデータをパラレルデータに変換する前半部用及び後半部用のパラレルデータ変換回路５ｃ、５ｄとを備えている。
【００６０】
斯かる構成を備えた画像処理装置１では、前半部Ｆ及び後半部Ｌのデジタル画像データＲＧＢ＿ＩＮ１，ＲＧＢ＿ＩＮ２は、それぞれ、ＡＦＥ回路４ａ〜４ｃ，４ｄ〜４ｆによってＡ／Ｄ変換された後、前半部用及び後半部用のシリアルデータ変換回路５ａ，５ｂを介して一旦シリアルデータに変換され、さらに、前半部用及び後半部用のパラレルデータ変換回路５ｃ，５ｄを介して再びパラレルデータＲＧＢ＿ＩＮ１，ＲＧＢ＿ＩＮ２に戻されて画像処理部６に入力されるようになっている。
【００６１】
例えば、イメージセンサ３と画像処理部６が離れた場所に配置されている場合、配線長が長くなり、それだけノイズの影響を受け易くなるが、デジタル画像データをシリアルデータ変換回路５ａ，５ｂにより一旦パラレルデータからシリアルデータに変換して画像処理部６の近傍に送信した後、パラレルデータ変換回路５ｃ，５ｄにより再びパラレルデータに戻すことで、ノイズの影響を少なくすることができ、配線数も低減させることができる。
【００６２】
なお、本実施の形態では、前半部Ｆ及び後半部Ｌのデジタル画像データＲＧＢ＿ＩＮ１，ＲＧＢ＿ＩＮ２は、それぞれ、前半部用タイミング信号ＣＬＫ１及び前半部用同期信号ＳＨＩＮ１並びに後半部用タイミング信号ＣＬＫ２及び後半部用同期信号ＳＨＩＮ２と共に、前半部用及び後半部用のシリアルデータ変換回路５ａ，５ｂを介して一旦シリアルデータに変換され、さらに、前半部用及び後半部用のパラレルデータ変換回路５ｃ，５ｄを介して再びパラレルデータに戻されて画像処理部６に入力されるようになっている。
【００６３】
シリアルデータ変換回路５ａ，５ｂ及びパラレルデータ変換回路５ｃ，５ｄとしては、例えば、ＳｅｒＤｅｓ（Ｓｅｒｉａｌｉｚｅｒ／Ｄｅｓｅｒｉａｌｉｚｅｒ）回路を用いることができる。このＳｅｒＤｅｓ回路は、高速データ送受信回路で多用される高速インタフェースマクロであり、パラレルデータをシリアルデータに、或いはシリアルデータをパラレルデータに変換できるものである。
【００６４】
そして、画像処理部６は、入力される前半部Ｆのデジタル画像データＲＧＢ＿ＩＮ１と、入力される後半部Ｌのデジタル画像データＲＧＢ＿ＩＮ２との位相のずれを調整する補正手段７を備えている。
【００６５】
このように画像処理部６は、入力される前半部Ｆのデジタル画像データＲＧＢ＿ＩＮ１と、入力される後半部Ｌのデジタル画像データＲＧＢ＿ＩＮ２との位相のずれを調整する補正手段７を備えているので、該補正手段７によって、前半部Ｆのデジタル画像データＲＧＢ＿ＩＮ１の先頭画素と後半部Ｌのデジタル画像データＲＧＢ＿ＩＮ２の先頭画素とのタイミングを合わせる（同期をとる）ことができ、これにより、該デジタル画像データＲＧＢ＿ＩＮ１，ＲＧＢ＿ＩＮ２に対して正しく画像処理を行うことができる。
【００６６】
本実施の形態では、前記補正手段７は、画像処理部６に入力される前半部Ｆのデジタル画像データＲＧＢ＿ＩＮ１が書き込み入力され且つ該書き込み入力されたデジタル画像データＲＧＢ＿ＩＮ１を順次蓄積記憶しつつ読み出し出力する前半部用記憶部（ここでは前半部用ＦＩＦＯメモリ）９ａと、画像処理部６に入力される後半部Ｌのデジタル画像データＲＧＢ＿ＩＮ２が書き込み入力され且つ該書き込み入力されたデジタル画像データＲＧＢ＿ＩＮ２を順次蓄積記憶しつつ読み出し出力する後半部用記憶部（ここでは後半部用ＦＩＦＯメモリ）９ｂとを備えた補正回路とされている。
【００６７】
図４は、画像処理部６における補正回路７の概略構成を示すブロック回路図である。また、図５は、画像処理部６に入力される前半部Ｆ及び後半部Ｌのデジタル画像データＲＧＢ＿ＩＮ１，ＲＧＢ＿ＩＮ２のタイミングチャートを示す図であって、図５（ａ）は、補正回路７によって補正される前のタイミングチャートを示しており、図５（ｂ）は、補正回路７によって補正された後のタイミングチャートを示している。
【００６８】
補正回路７は、図４に示すように、書き込み入力される前半部Ｆのデジタル画像データＲＧＢ＿ＩＮ１が前半部用記憶部９ａの画像データ入力用端子ＷＤＴ１に入力されると共に、読み出し出力される前半部Ｆのデジタル画像データＲＧＢ＿ＯＵＴ１が前半部用記憶部９ａの画像データ出力用端子ＲＤＴＯ１から出力されるように構成され、且つ、書き込み入力される後半部Ｌのデジタル画像データＲＧＢ＿ＩＮ２が後半部用記憶部９ｂの画像データ入力用端子ＷＤＴ２に入力されると共に、読み出し出力される前半部Ｆのデジタル画像データＲＧＢ＿ＯＵＴ２が後半部用記憶部９ｂの画像データ出力用端子ＲＤＴＯ２から出力されるように構成されている。
【００６９】
そして、補正回路７は、前半部用記憶部９ａに順次蓄積記憶される前半部Ｆのデジタル画像データＲＧＢ＿ＩＮ１と、後半部用記憶部９ｂに順次蓄積記憶される後半部Ｌのデジタル画像データＲＧＢ＿ＩＮ２との読み出し出力タイミングを調整するように構成されている。
【００７０】
斯かる構成では、前半部用記憶部９ａ及び後半部用記憶部９ｂを設け、これらの記憶部９ａ，９ｂを用いてデジタル画像データの読み出し出力タイミングを調整するといった構成であるため、簡単、容易且つ安価な構成で前半部Ｆ及び後半部Ｌのデジタル画像データＲＧＢ＿ＩＮ１，ＲＧＢ＿ＩＮ２の位相ずれの調整を実現することができる。
【００７１】
本実施の形態では、前半部用及び後半部用の記憶部９ａ，９ｂは、それぞれ、タイミング信号が書き込み入力タイミング用端子ＷＣＫ１，ＷＣＫ２に入力されると共にリセット（同期）信号が書き込み入力リセット（同期）用端子ＷＲＳＴ１，ＷＲＳＴ２に入力された状態で該リセット（同期）信号が変化することで画像データ入力用端子ＷＤＴ１，ＷＤＴ２から入力された前半部Ｆ及び後半部Ｌのデジタル画像データＲＧＢ＿ＩＮ１，ＲＧＢ＿ＩＮ２が書き込まれるものとされている。そして、補正回路７は、前半部用タイミング信号ＣＬＫ１及び前半部用同期信号ＳＨＩＮ１に基づき、前半部用記憶部９ａに書き込み入力される前半部Ｆのデジタル画像データＲＧＢ＿ＩＮ１の該前半部用記憶部９ａへの書き込み入力開始先頭位置を制御するように構成されている。さらに、補正回路７は、後半部用タイミング信号ＣＬＫ２及び後半部用同期信号ＳＨＩＮ２に基づき、後半部用記憶部９ｂに書き込み入力される後半部Ｌのデジタル画像データＲＧＢ＿ＩＮ２の該後半部用記憶部９ｂへの書き込み入力開始先頭位置を制御するように構成されている。
【００７２】
詳しくは、補正回路７は、図４に示すように、前半部用タイミング信号ＣＬＫ１が前半部用記憶部９ａの書き込み入力タイミング用端子ＷＣＫ１に入力されると共に、前半部用同期信号ＳＨＩＮ１が前半部用記憶部９ａの書き込み入力リセット（同期）用端子ＷＲＳＴ１に入力されるように構成され、且つ、後半部用タイミング信号ＣＬＫ２が後半部用記憶部９ｂの書き込み入力タイミング用端子ＷＣＫ２に入力されると共に、後半部用同期信号ＳＨＩＮ２が後半部用記憶部９ｂの書き込み入力リセット（同期）用端子ＷＲＳＴ２に入力されるように構成されている。
【００７３】
これにより、画像処理部６では、図５（ａ）に示すように、前半部Ｆのデジタル画像データＲＧＢ＿ＩＮ１は、前半部用同期信号ＳＨＩＮ１の変化（ここでは立下り）により前半部用記憶部９ａに先頭画素が書き込み入力され、それ以降の画素が前半部用タイミング信号ＣＬＫ１（図５では図示省略）を基準に順次書き込み入力される。また、後半部Ｌのデジタル画像データＲＧＢ＿ＩＮ２は、後半部用同期信号ＳＨＩＮ２の変化（ここでは立下り）により後半部用記憶部９ｂに先頭画素が書き込み入力され、それ以降の画素が後半部用タイミング信号ＣＬＫ２（図５では図示省略）を基準に順次書き込み入力される。
【００７４】
このように、前半部用タイミング信号ＣＬＫ１及び前半部用同期信号ＳＨＩＮ１に基づき、前半部Ｆのデジタル画像データＲＧＢ＿ＩＮ１の前半部用記憶部９ａへの書き込み入力開始先頭位置を制御すると共に、後半部用タイミング信号ＣＬＫ２及び後半部用同期信号ＳＨＩＮ２に基づき、後半部Ｌのデジタル画像データＲＧＢ＿ＩＮ２の後半部用記憶部９ｂへの書き込み入力開始先頭位置を制御する構成では、前半部用記憶部９ａへの書き込み入力を、前半部用タイミング信号ＣＬＫ１及び前半部用同期信号ＳＨＩＮ１によって制御することができ、さらに、後半部用記憶部９ｂへの書き込み入力を、後半部用タイミング信号ＣＬＫ２及び後半部用同期信号ＳＨＩＮ２によって制御することができる。従って、前半部Ｆのデジタル画像データＲＧＢ＿ＩＮ１と後半部Ｌのデジタル画像データＲＧＢ＿ＩＮ２とのそれぞれで書き込みを行うことができるので、書き込み入力時において、前半部用同期信号ＳＨＩＮ１による前半部Ｆのデジタル画像データＲＧＢ＿ＩＮ１の書き込みタイミング及び後半部用同期信号ＳＨＩＮ２による後半部Ｌのデジタル画像データＲＧＢ＿ＩＮ２の書き込みタイミングを保つことができ、これにより、従来の場合と同様のタイミングで画像処理部６に入力できるという利点がある。
【００７５】
さらに説明すると、前半部用及び後半部用の記憶部９ａ，９ｂは、それぞれ、前記構成に加えて、タイミング信号が読み出し出力タイミング用端子ＲＣＫ１，ＲＣＫ２に入力されると共にリセット（同期）信号が読み出し出力リセット（同期）用端子ＲＲＳＴ１，ＲＲＳＴ２に入力された状態で該リセット（同期）信号が変化することで前半部Ｆ及び後半部Ｌのデジタル画像データＲＧＢ＿ＯＵＴ１，ＲＧＢ＿ＯＵＴ２を画像データ出力用端子ＲＤＴＯ１，ＲＤＴＯ２から読み出すものとされている。そして、補正回路７は、前半部Ｆ及び後半部Ｌのデジタル画像データＲＧＢ＿ＩＮ１，ＲＧＢ＿ＩＮ２のうち何れか一方のデジタル画像データのための同期信号（ここでは前半部用同期信号ＳＨＩＮ１）を遅延させると共に、該遅延させた同期信号ＳＨＩＮＯを、前半部用記憶部９ａ及び後半部用記憶部９ｂにそれぞれ入力される読み出し出力用起動信号の共通信号として使用するように構成されている。なお、前半部用記憶部９ａ及び後半部用記憶部９ｂにそれぞれ入力される前記読み出し出力用起動信号は、前半部Ｆ及び後半部Ｌのデジタル画像データＲＧＢ＿ＩＮ１，ＲＧＢ＿ＩＮ２を前半部用記憶部９ａ及び後半部用記憶部９ｂからそれぞれ読み出し出力する際に起動するための信号である。
【００７６】
詳しくは、補正回路７は、図１及び図４に示すように、前半部Ｆ及び後半部Ｌのデジタル画像データＲＧＢ＿ＩＮ１，ＲＧＢ＿ＩＮ２のうち何れか一方のデジタル画像データのための同期信号（ここでは前半部用同期信号ＳＨＩＮ１）を遅延させる遅延回路８を備えている。また、補正回路７は、図４に示すように、遅延回路８からの出力信号ＳＨＩＮＯが前半部用記憶部９ａの読み出し出力リセット（同期）用端子ＲＲＳＴ１に入力されると共に、後半部用記憶部９ｂの読み出し出力リセット（同期）用端子ＲＲＳＴ２に入力されるように構成されている。
【００７７】
このように、画像処理部６では、補正回路７に備えられた前半部用記憶部９ａ及び後半部用記憶部９ｂからの前半部Ｆ及び後半部Ｌのデジタル画像データＲＧＢ＿ＩＮ１，ＲＧＢ＿ＩＮ２の読み出し出力において、前記遅延させた同期信号ＳＨＩＮＯを前記共通の読み出し出力用起動信号として使用するので、該共通の読み出し出力用起動信号ＳＨＩＮＯによって、画像処理部６に入力される前半部Ｆの画像デジタルデータＲＧＢ＿ＩＮ１及び画像処理部６に入力される後半部Ｌのデジタル画像データＲＧＢ＿ＩＮ２（図５（ａ）参照）について図５（ｂ）に示すようにタイミングを合わせることができ、従って、これらのデジタル画像データＲＧＢ＿ＩＮ１，ＲＧＢ＿ＩＮ２を略同じタイミングで読み出し出力させることができる。
【００７８】
さらに、補正回路７は、前半部Ｆ及び後半部Ｌのデジタル画像データＲＧＢ＿ＩＮ１，ＲＧＢ＿ＩＮ２のうち何れか一方のデジタル画像データのためのタイミング信号（ここでは前半部用タイミング信号ＣＬＫ１）を、前半部用記憶部９ａ及び後半部用記憶部９ｂにそれぞれ入力される読み出し出力用タイミング信号の共通信号として使用するように構成されていることが好ましい。なお、前半部用記憶部９ａ及び後半部用記憶部９ｂにそれぞれ入力される前記読み出し出力用タイミング信号は、前半部Ｆ及び後半部Ｌのデジタル画像データＲＧＢ＿ＩＮ１，ＲＧＢ＿ＩＮ２を前半部用記憶部９ａ及び後半部用記憶部９ｂからそれぞれ読み出し出力する際に歩調を合わせるための周期的な信号である。
【００７９】
詳しくは、補正回路７は、図４に示すように、前半部Ｆ及び後半部Ｌのデジタル画像データＲＧＢ＿ＩＮ１，ＲＧＢ＿ＩＮ２のうち何れか一方のデジタル画像データのためのタイミング信号（ここでは前半部用タイミング信号ＣＬＫ１）が前半部用記憶部９ａの読み出し出力タイミング用端子ＲＣＫ１に入力されると共に、後半部用記憶部９ｂの読み出し出力タイミング用端子ＲＣＫ２に入力されるように構成されている。
【００８０】
このように、前半部Ｆ及び後半部Ｌのデジタル画像データＲＧＢ＿ＩＮ１，ＲＧＢ＿ＩＮ２のうち何れか一方のデジタル画像データのためのタイミング信号（ここでは前半部用タイミング信号ＣＬＫ１）を前記読み出し出力用タイミング信号の共通信号として使用する構成では、前記共通の読み出し出力用タイミング信号ＣＬＫ１によって、前半部Ｆ及び後半部Ｌの画像デジタルデータＲＧＢ＿ＩＮ１，ＲＧＢ＿ＩＮ２を実質的に同じタイミングで読み出し出力させることが可能となる。
【００８１】
さらに、補正回路７は、前半部Ｆ及び後半部Ｌのデジタル画像データのうち何れか一方のデジタル画像データのための同期信号（ここでは前半部用同期信号ＳＨＩＮ１）を複数のフリップフロップ回路１０１，１０１…で構成されるシフトレジスタ８０で遅延させるように構成されていることが好ましい。
【００８２】
詳しくは、遅延回路８は、複数の（ここでは８個の）フリップフロップ回路１０１，１０１…を直列に接続させたシフトレジスタ８０で構成されている。このシフトレジスタ８０は、前半部Ｆ及び後半部Ｌのデジタル画像データＲＧＢ＿ＩＮ１，ＲＧＢ＿ＩＮ２のうち何れか一方のデジタル画像データのためのタイミング信号（ここでは前半部用タイミング信号ＣＬＫ１）及び同期信号（ここでは前半部用同期信号ＳＨＩＮ１）が入力されるように構成されている。
【００８３】
このように、前半部Ｆ及び後半部Ｌのデジタル画像データのうち何れか一方のデジタル画像データのための同期信号（ここでは前半部用同期信号ＳＨＩＮ１）をシフトレジスタ８０で遅延させる構成では、前半部用及び後半部用の記憶部９ａ，９ｂからそれぞれ出力される前半部Ｆ及び後半部Ｌのデジタル画像データＲＧＢ＿ＯＵＴ１，ＲＧＢ＿ＯＵＴ２の読み出し出力タイミングの調整量をフリップフロップ回路１０１の数により決定することができる。
【００８４】
例えば、入力される前半部Ｆ及び後半部Ｌのデジタル画像データＲＧＢ＿ＩＮ１，ＲＧＢ＿ＩＮ２の位相ずれに関し、前記遅延させる同期信号ＳＨＩＮ１の遅延させるべき遅延時間（換言すれば予想される位相ずれの時間より大きい時間）を予め想定しておくことで、この遅延時間からフリップフロップ回路１０１の数を予め決めておくことができる。これにより、これらのデジタル画像データＲＧＢ＿ＩＮ１，ＲＧＢ＿ＩＮ２の位相ずれに対して、該予め決められた遅延時間内で自動的に調整を行うことが可能となる。
【００８５】
具体的には、フリップフロップ回路１０１の数ｎは、予め想定しておく遅延時間のクロック数ｍよりも大きくなるように設定すれば（ｎ＞ｍ［ｍは１以上の正の整数，ｎは２以上の正の整数］）、（ｎ−１）個のフリップフロップ回路１０１の数だけ遅延させることができる。従って、図４の例のように、フリップフロップ回路１０１が８個ある場合には、７クロック以内は自動的に補正できることになる。
【００８６】
次に画像処理部６における補正回路７の処理の流れを説明する。図６は、画像処理部６における補正回路７の処理例を示すフローチャートである。
【００８７】
画像読取部２では、先ず、画像光を受光したイメージセンサ３が、受光量に応じて各画素に蓄積された電荷をアナログ画像信号として主走査方向Ｘの中央を境に前半部Ｆと後半部Ｌとで左右に振り分けると共に、前半部Ｆ及び後半部ＬでそれぞれＯＤＤ／ＥＶＥＮの画素に交互に振り分けて読み出す（ステップＳ１）。
【００８８】
次に、イメージセンサ３は、前半部Ｆ側において先頭画素から順次前半分の画素に対応するアナログ画像信号を出力して前半部ＦのＡＦＥ回路４ａ〜４ｃに送信すると共に、後半部側において末尾画素から順次後半分の画素に対応するアナログ画像信号を出力して後半部ＬのＡＦＥ回路４ｄ〜４ｆに送信する（ステップＳ２，Ｓ３）。
【００８９】
前半部Ｆ及び後半部ＬのＡＦＥ回路４ａ〜４ｃ，４ｄ〜４ｆでは、それぞれ、イメージセンサ３からの前半部Ｆ及び後半部Ｌのアナログ画像データを前記ゲイン調整部によりゲイン調整した後、該ゲイン調整されたアナログ画像信号を前記ＡＤコンバータによりデジタル画像データＲＧＢ＿ＩＮ１，ＲＧＢ＿ＩＮ２にＡ／Ｄ変換し、該Ａ／Ｄ変換したデジタル画像データＲＧＢ＿ＩＮ１，ＲＧＢ＿ＩＮ２を前半部Ｆ及び後半部Ｌのシリアルデータ変換回路５ａ，５ｂに向けて出力する（ステップＳ４，Ｓ５）。
【００９０】
シリアルデータ変換回路５ａ，５ｂでは、それぞれ、前半部Ｆのデジタル画像データＲＧＢ＿ＩＮ１，前半部用同期信号ＳＨＩＮ１及び前半部用タイミング信号ＣＬＫ１と、後半部Ｌのデジタル画像データＲＧＢ＿ＩＮ２，後半部用同期信号ＳＨＩＮ２及び後半部用タイミング信号ＣＬＫ２とをパラレルデータからシリアルデータに変換し、該変換したシリアルデータを画像読取部６の近傍のパラレルデータ変換回路５ｃ，５ｄに向けて送信する（ステップＳ６，Ｓ７）。
【００９１】
パラレルデータ変換回路５ｃ，５ｄでは、それぞれ、シリアルデータ変換回路５ａ，５ｂで変換されたシリアルデータを元のパラレルデータに変換し、該変換したパラレルデータを画像処理部６に入力する（ステップＳ８，Ｓ９）
画像処理部６では、入力された前半部Ｆのデジタル画像データＲＧＢ＿ＩＮ１は前半部用タイミング信号ＣＬＫ１を基準に補正回路７に備えられた前半部用記憶部９ａに順次（具体的には１６ライン程度まで）書き込まれる（ステップＳ１０）。この場合、前半部用同期信号ＳＨＩＮ１の立下りより先頭画素が書き込まれる。
【００９２】
また、画像処理部６では、入力された後半部Ｌのデジタル画像データＲＧＢ＿ＩＮ２は後半部用タイミングＣＬＫ２を基準に後半部用記憶部９ｂに順次書き込まれる（ステップＳ１１）。この場合、前半部Ｆと同様に後半部用同期信号ＳＨＩＮ２の立下りより先頭画素が書き込まれる。
【００９３】
ここで、前半部用及び後半部用の２つの記憶部９ａ，９ｂに書かれたデジタル画像データＲＧＢ＿ＩＮ１，ＲＧＢ＿ＩＮ２は、前半部Ｆ及び後半部ＬのＡＦＥ回路４ａ〜４ｃ，４ｄ〜４ｆの特性の違い、配線遅延などの影響、或いは、本実施の形態のように、デジタル画像データＲＧＢ＿ＩＮ１，ＲＧＢ＿ＩＮ２が一旦シリアルデータに変換され再びパラレルデータに戻される場合には、シリアルデータ変換回路５ａ，５ｂ（例えば、ＳｅｒＤｅｓ回路）及び／又はパラレルデータ変換回路５ｃ，５ｄ（例えば、ＳｅｒＤｅｓ回路）の特性の違いにより、図５（ａ）のタイミング１に示すように前半部Ｆと後半部Ｌとのデジタル画像データＲＧＢ＿ＩＮ１，ＲＧＢ＿ＩＮ２で位相のずれが発生する場合があるが、既述したように、補正回路７は、斯かる位相のずれを補正するために、遅延回路８を用いて、前半部用及び後半部用記憶部９ａ，９ｂから前半部Ｆ及び後半部Ｌのデジタル画像データＲＧＢ＿ＩＮ１，ＲＧＢ＿ＩＮ２を読み出すタイミングを調整し、これらの画像データを同じタイミングで読み出せるように構成されている。
【００９４】
遅延回路８は、既述の通り、フリップフロップ回路１０１によるシフトレジスタ８０で構成されており、ここでは、前半部用同期信号ＳＨＩＮ１を入力信号としてシフトレジスタ８０で遅延させ、該遅延させた同期信号ＳＨＩＮＯを出力するように構成されている。
【００９５】
そして、画像処理部６では、前半部用同期信号ＳＨＩＮ１が前半部用記憶部９ａの書き込み入力リセット（同期）用端子ＷＲＳＴ１に入力され、前半部用同期信号ＳＨＩＮ１が変化することで（例えば、Ｈｉｇｈになることで）、前半部用記憶部９ａの書き込み開始位置が０番地にリセットされ、前半部用タイミング信号ＣＬＫ１によって０番地から前半部Ｆのデジタル画像データＲＧＢ＿ＩＮ１の書き込みを開始するようになっている。
【００９６】
また、画像処理部６では、後半部用同期信号ＳＨＩＮ２が後半部用記憶部９ｂの書き込み入力リセット（同期）用端子ＷＲＳＴ２に入力され、後半部用同期信号ＳＨＩＮ２が変化することで（例えばＨｉｇｈになることで）、後半部用記憶部９ｂの書き込み開始位置が０番地にリセットされ、後半部用タイミング信号ＣＬＫ２によって０番地から後半部Ｌのデジタル画像データＲＧＢ＿ＩＮ２の書き込みを開始するようになっている。
【００９７】
図５（ａ）のタイミング１に示すように、前半部Ｆ及び後半部Ｌのデジタル画像データＲＧＢ＿ＩＮ１，ＲＧＢ＿ＩＮ２の前半部用及び後半部用の記憶部９ａ，９ｂへの書き込みタイミングに違いが生じた場合、図５（ｂ）のタイミング２に示すように、両方の読み出し開始タイミングを合わせて同時に読み出すことで、以降の画像処理モジュール部１０に正常なタイミングで転送することが可能となる。
【００９８】
この両方の読み出し開始タイミングを合わせるために、前半部用記憶部９ａと後半部用記憶部９ｂとの読み出し出力リセット（同期）用端子ＲＲＳＴ１，ＲＲＳＴ２を繋げて共通にしている。ここでは、前半部用同期信号ＳＨＩＮ１を遅延回路８で遅延させた信号ＳＨＩＮＯが共通の読み出し出力用起動（リセット）信号として前半部用及び後半部用の２つの記憶部９ａ，９ｂの読み出し出力リセット（同期）用端子ＲＲＳＴ１，ＲＲＳＴ２に入力される。
【００９９】
また、両方の読み出し開始位置を合わせるために、ここでは、前半部用タイミング信号ＣＬＫ１を前半部用記憶部９ａの読み出し出力タイミング用端子ＲＣＫ１と、後半部用記憶部９ｂの読み出し出力タイミング用端子ＲＣＫ２とに入力し、共通の読み出し出力用タイミング信号としている。
【０１００】
以上の構成により、共通の読み出し出力用起動（リセット）信号ＳＨＩＮＯによって、前半部用記憶部９ａ及び後半部用記憶部９ｂに対し同時にリセットがかかり、これにより画像データＲＧＢ＿ＯＵＴ１，ＲＧＢ＿ＯＵＴ２の読み出し出力が同時に起動されると共に、前半部用及び後半部用の２つの記憶部９ａ，９ｂに入力される前半部用タイミング信号ＣＬＫ１によって、読み出し出力開始位置が同調することで、同じタイミングで画像データＲＧＢ＿ＯＵＴ１，ＲＧＢ＿ＯＵＴ２が０番地から読み出し出力される（ステップＳ１２，Ｓ１３）。
【０１０１】
本実施の形態においては、２つの記憶部９ａ，９ｂに対し、読み出し出力用タイミング信号ＣＬＫ１及び読み出し出力用起動信号ＳＨＩＮＯを共通にするために、それぞれ、読み出し出力タイミング用端子ＲＣＫ１，ＲＣＫ２及び読み出し出力リセット（同期）用端子ＲＲＳＴ１，ＲＲＳＴ２を共通にしている。これにより、図５（ｂ）のタイミング２に示すように、一つのタイミング信号ＣＬＫ１及び一つの起動信号ＳＨＩＮＯで同時に画像データＲＧＢ＿ＯＵＴ１，ＲＧＢ＿ＯＵＴ２を読み出すことが可能となる。
【０１０２】
また、本実施の形態においては、２つの画像データＲＧＢ＿ＩＮ１，ＲＧＢ＿ＩＮ２のずれを補正する補正量は遅延回路８におけるフリップフロップ回路１０１の数により決定され、既述したように、図４の例では７クロック以内は自動的に補正するようになっている。
【０１０３】
そして、前半部用及び後半部用の記憶部９ａ，９ｂからそれぞれ読み出された画像データＲＧＢ＿ＯＵＴ１，ＲＧＢ＿ＯＵＴ２が画像処理モジュール部１０に入力されて、ここで画像処理される（ステップＳ１４）。
【０１０４】
なお、タイミング信号ＣＬＫ１及び遅延させた後の同期信号ＳＨＩＮＯは画像処理モジュール部１０で画像処理用のタイミング信号及び同期信号として使用することができる。
（第２の実施形態）
図７は、本発明の第２の実施形態に係る画像処理装置１’の概略構成を示すブロック図である。図７において図１の第１の実施形態で示した部分と同一部分は同一符号を付してその説明を省略する。
【０１０５】
第２の実施形態の画像処理装置１’では、第１の実施形態の画像処理装置１において画像処理部６に代えて画像処理部６’を備えている。画像処理部６’は、第１の実施形態の画像処理部６において補正回路７に代えて補正回路７’を備えている。
【０１０６】
補正回路７’では、遅延回路８に後半部用タイミングＣＬＫ２及び後半部用同期信号ＳＨＩＮ２を入力し、該後半部用同期信号ＳＨＩＮ２から遅延回路８にて遅延させた読み出し出力用起動信号ＳＨＩＮＯを生成するようになっている。また、補正回路７’では、後半部用タイミング信号ＣＬＫ２が前半部用記憶部９ａの読み出し出力タイミング用端子ＲＣＫ１に入力されると共に、後半部用記憶部９ｂの読み出し出力タイミング用端子ＲＣＫ２に入力されるようになっている。それ以外は第１の実施形態の構成と実質的に同じであり、第２の実施形態の詳しい説明は省略する。
【０１０７】
以上説明したように、画像処理部６，６’に補正回路７，７’を備えることにより、該補正回路７，７’からの同期信号ＳＨＩＮＯによって、画像データＲＧＢ＿ＩＮ１，ＲＧＢ＿ＩＮ２を、先頭画素が同じタイミングになるように該補正回路７から画像処理モジュール部１０へデータ転送できるため、画像処理モジュール部１０で正しく画像処理することが可能となる。
【０１０８】
また、補正回路７，７’に備えられた遅延回路８の遅延量を予め決めておくことで、画像データＲＧＢ＿ＩＮ１，ＲＧＢ＿ＩＮ２のずれを遅延回路８で決められた遅延時間の範囲において自動で調整を行なうことが可能となる。
【０１０９】
また、画像データＲＧＢ＿ＩＮ１，ＲＧＢ＿ＩＮ２の記憶部９ａ，９ｂへの書き込み入力は、前半部用タイミング信号ＣＬＫ１及び前半部用同期信号ＳＨＩＮ１と、後半部用タイミング信号ＣＬＫ２及び後半部用同期信号ＳＨＩＮ２とによって、それぞれ行うことができるため、書き込み入力時における同期信号ＳＨＩＮ１，ＳＨＩＮ２と画像データＲＧＢ＿ＩＮ１，ＲＧＢ＿ＩＮ２との位相関係を保つことができ、従来のタイミングで画像データＲＧＢ＿ＩＮ１，ＲＧＢ＿ＩＮ２の書き込み入力ができるという利点がある。
【０１１０】
また、前半部用及び後半部用の記憶部９ａ，９ｂから画像処理モジュール部１０への画像データＲＧＢ＿ＩＮ１，ＲＧＢ＿ＩＮ２の読み出し出力の際には、一つのタイミング信号を読み出し出力用タイミング信号とすると共に、一つの同期信号を遅延させて新たに生成した同期信号ＳＨＩＮＯを読み出し出力用起動信号として制御を行うため、画像データＲＧＢ＿ＯＵＴ１，ＲＧＢ＿ＯＵＴ２を同じ位相関係にすることができる。
【０１１１】
また、前半部Ｆ及び後半部Ｌに対応するタイミング信号及び同期信号のうち、一つのタイミング信号及び一つの同期信号をそれぞれ画像処理モジュール１０のタイミング信号及び同期信号として使用することができるので、画像処理モジュール部１０において、従来の構成では必要としていた前半部Ｆ及び後半部Ｌに対応するタイミング信号、同期信号及び主走査・副走査カウンタ等の信号が一つのタイミング信号及び１つの同期信号で済むことになり、回路構成が簡素化され、レイアウト面積を低減できるという利点がある。
【図面の簡単な説明】
【０１１２】
【図１】本発明の第１の実施形態に係る画像処理装置の概略構成を示すブロック図である。
【図２】図１に示す画像処理装置における画像読取部の概略構成を示す側面図である。
【図３】画像読取部におけるイメージセンサを模式的に示す平面図である。
【図４】画像処理部における補正回路の概略構成を示すブロック回路図である。
【図５】画像処理部に入力される前半部及び後半部のデジタル画像データのタイミングチャートを示す図であって、図（ａ）は、補正回路によって補正される前のタイミングチャートを示す図であり、図（ｂ）は、補正回路によって補正された後のタイミングチャートを示す図である。
【図６】画像処理部における補正回路の処理例を示すフローチャートである。
【図７】本発明の第２の実施形態に係る画像処理装置の概略構成を示すブロック図である。
【図８】イメージセンサからの前半部及び後半部のアナログ画像信号に基づき、アナログフロントエンド（ＡＦＥ）回路によってそれぞれＡ／Ｄ変換された前半部及び後半部のデジタル画像データがそれぞれ画像処理部に入力される状態を示す従来の画像処理装置の概略構成を示すブロック図である。
【図９】図８に示す従来の画像処理装置において画像処理部に入力される前半部及び後半部のデジタル画像データのタイミングチャートを示す図である。
【符号の説明】
【０１１３】
１                画像処理装置
２                画像読取部
３                イメージセンサ
３ａ              光電変換素子列
４（４ａ〜４ｆ）  アナログフロントエンド回路
５ａ，５ｂ        シリアルデータ変換回路
５ｃ，５ｄ        パラレルデータ変換回路
６                画像処理部
７                補正手段（補正回路）
９ａ              前半部用記憶部
９ｂ              後半部用記憶部
８０              シフトレジスタ
１０１            フリップフロップ回路
ＣＬＫ１          前半部用タイミング信号（読み出し出力用タイミング信号）
ＣＬＫ２          後半部用タイミング信号
ＲＧＢ＿ＩＮ１    前半部のデジタル画像データ
ＲＧＢ＿ＩＮ２    後半部のデジタル画像データ
ＳＨＩＮ１        前半部用同期信号
ＳＨＩＮ２        後半部用同期信号
ＳＨＩＮＯ        読み出し出力用起動信号
Ｘ                主走査方向
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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