(57)【要約】【課題】配線溝とスルーホール形成時の洗浄でキャップ金属が溶解して初期不良率の低下、エレクトロマイグレーション耐性の低下を防止することを目的とする。【解決手段】上層配線開口部１１２の底部となる下部銅配線上に密着性を向上させるために形成されるキャップ金属の少なくとも上部のプラグと接続する部分を、科学的に安定するように変性された変性膜にすることにより、配線溝１１３形成後の洗浄工程においてキャップ金属の溶解を防止でき、初期不良率の低減及びエレクトロマイグレーション耐性の向上を実現することができる。【選択図】図２
2008192939.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上に形成される第１の絶縁膜と、
前記第１の絶縁膜の上部に埋め込まれる配線金属および前記配線金属上に形成されるキャップ金属からなる配線層と、
前記第１の絶縁膜および前記配線層上に形成される第２の絶縁膜と、
前記キャップ金属の少なくとも一部が露出するように前記第２の絶縁膜に形成される開口部と、
前記開口部に埋め込まれるプラグと
を備え、前記キャップ金属は、少なくとも前記プラグと接続される表面の内の少なくとも前記プラグと接続される部分が、前記キャップ金属よりも化学的に安定に変性された変性膜であることを特徴とする半導体装置。
【請求項２】
前記変性膜は、さらに前記プラグと接続される部分の周辺部１０ｎｍ〜１００ｎｍ以内の領域にも及ぶことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記変性膜が前記キャップ金属の前記表面全面に及ぶことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記変性膜が前記キャップ金属の前記プラグと接続される部分のみであることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記変性膜は、前記キャップ金属の酸化膜であることを特徴とする請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記変性膜は、前記キャップ金属の窒化膜であることを特徴とする請求項１〜４のいずれかに記載の半導体装置。
【請求項７】
前記変性膜は、前記キャップ金属の弗化膜であることを特徴とする請求項１〜４のいずれかに記載の半導体装置。
【請求項８】
前記変性膜は、前記キャップ金属のシリサイド膜であることを特徴とする請求項１〜４のいずれかに記載の半導体装置。
【請求項９】
前記変性膜は、前記キャップ金属を緻密化または高密度化した膜であることを特徴とする請求項１〜４のいずれかに記載の半導体装置。
【請求項１０】
前記キャップ金属は、Ｗ、Ｐ、Ｂのいずれかを含むＣｏ合金であることを特徴とする請求項１〜９のいずれかに記載の半導体装置。
【請求項１１】
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上部に配線金属および前記配線金属上に形成されるキャップ金属からなる配線層を形成する工程と、
前記キャップ金属の少なくとも前記金属配線と対向する表面全面を前記キャップ金属よりも化学的に安定に変性させる工程と、
前記第１の絶縁膜および前記配線層上に第２の絶縁膜を形成する工程と、
前記配線層を露出するように前記第２の絶縁膜に開口部を形成する工程と、
前記開口部にプラグを埋め込む工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１２】
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上部に配線金属および前記配線金属上に形成されるキャップ金属からなる配線層を形成する工程と、
前記キャップ金属の前記金属配線と対向する表面の少なくとも一部を前記キャップ金属よりも化学的に安定に変性させる工程と、
前記第１の絶縁膜および前記配線層上に第２の絶縁膜を形成する工程と、
変性された前記キャップ金属を一部周辺領域を除いて露出するように前記第２の絶縁膜に開口部を形成する工程と、
前記開口部にプラグを埋め込む工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１３】
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上部に配線金属および前記配線金属上に形成されるキャップ金属からなる配線層を形成する工程と、
前記第１の絶縁膜および前記配線層上に第２の絶縁膜を形成する工程と、
前記キャップ金属の少なくとも一部が露出するように前記第２の絶縁膜に開口部を形成する工程と、
前記キャップ金属の内の前記開口部内に露出されている部分を前記キャップ金属よりも化学的に安定に変性する工程と、
前記開口部にプラグを埋め込む工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１４】
前記変性工程は、酸化処理であることを特徴とする請求項１１〜１３のいずれかに記載の半導体装置の製造方法。
【請求項１５】
前記変性工程は、窒化処理であることを特徴とする請求項１１〜１３のいずれかに記載の半導体装置の製造方法。
【請求項１６】
前記変性工程は、弗化処理であることを特徴とする請求項１１〜１３のいずれかに記載の半導体装置の製造方法。
【請求項１７】
前記変性工程は、シリサイド化であることを特徴とする請求項１１〜１３のいずれかに記載の半導体装置の製造方法。
【請求項１８】
前記変性工程は、緻密化または高密度化であることを特徴とする請求項１１〜１３のいずれかに記載の半導体装置の製造方法。
【請求項１９】
前記キャップ金属は、Ｗ、Ｐ、Ｂのいずれかを含むＣｏ合金であることを特徴とする請求項１１〜１８のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、銅配線を備える半導体装置及び半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、半導体装置の高集積化に伴い、配線材料としてアルミニウムから、より低抵抗でエレクトロマイグレーション耐性の高い銅を使用した配線層を形成する方法が用いられている。しかしながら、６５ｎｍ世代以降の配線においては、銅配線の保護膜として用いられるＳｉＮやＳｉＣ等は、一般的に銅との接合力または密着性が低く、エレクトロマイグレーション耐性が不足している。このため、銅との密着性が高く、しかも比抵抗が低い、例えばコバルトまたはコバルト合金やニッケルまたはニッケル合金からなるキャップ金属を無電解メッキにより銅配線の表面に選択的に堆積させ保護することが提案されている。
【０００３】
以下、従来の半導体装置の銅配線について図２５，図２６，図２７を用いて説明する。
図２５は従来の半導体装置における上層配線溝形成工程を示す工程断面図、図２６は従来の半導体装置における銅配線形成工程を示す工程断面図、図２７は従来の半導体装置における銅配線の問題点を説明する図である。
【０００４】
従来、この種の半導体装置は、図２６（ｃ）に示されるような構成を有していた。
図２６（ｃ）において、１０１は基板の表面堆積されたＣＨ基を含むシリコン酸化膜（以下、ＳｉＯＣ膜と称す）である。１０２は、ＳｉＯＣ膜１０１の表面に選択的に形成された配線溝である。１０３は、配線溝１０２の内部に堆積されたＴａＮ膜である。１０６は、加熱よりＴａＮ膜１０３の表面に堆積されたＣｕ膜１０４とＣｕ膜１０４の表面に堆積されたＣｕ膜１０５が一体となったＣｕ膜である。１０７は、基板上に形成された第１配線層である。１０８は、Ｃｕ膜１０６の表面に選択的に堆積されたコバルトタングステンリン膜である。１１０は、ＳｉＯＣ膜１０１及びコバルトタングステンリン膜１０８の表面に堆積されたシリコン炭化窒化膜（以下、ＳｉＣＮ膜と称す）である。１１１は、ＳｉＣＮ膜１１０の表面に堆積されたＳｉＯＣ膜である。１１２は、ＳｉＯＣ膜１１１に選択的に形成された開口部である。１１３は、ＳｉＯＣ膜１１１に選択的に形成された配線溝１１３である。１１４は、配線溝１１３および開口部１１２の内部に堆積されたＴａＮ膜である。１１７は、加熱よりＴａＮ膜１１４の表面に堆積されたＣｕ膜１１５とＣｕ膜１１５の表面に堆積されたＣｕ膜１１６が一体となったＣｕ膜である。１１８は第１配線層１０７上に形成された第２配線層である。
【０００５】
次に、以上のような半導体装置の製造方法を説明する。
図２５（ａ）に示すように、基板の表面にプラズマＣＶＤによりＳｉＯＣ膜１０１を３００ｎｍ堆積し、リソグラフィー、ドライエッチングを行い、ＳｉＯＣ膜１０１の表面に配線溝１０２を形成する。次に、図２５（ｂ）に示すように、ＰＶＤにより配線溝１０２の内部にＴａＮ膜１０３を２０ｎｍ及びＣｕ膜１０４を４０ｎｍ成膜した後、電解メッキによりＣｕ膜１０４の表面にＣｕ膜１０５を６００ｎｍ成膜する。次に、半導体基板を１００〜４００℃で加熱する。これにより、図２５（ｃ）に示すように、Ｃｕ膜１０４とＣｕ膜１０５の境界は消失し、両者が一体となったＣｕ膜１０６が生成される。次に、図２５（ｄ）に示すように、配線溝１０２の外側にあるＴａＮ膜１０３を及びＣｕ膜１０６を研磨し、第１配線層１０７を形成する。次に、図２５（ｅ）に示すように、Ｃｕ膜１０６の表面に無電解メッキによりコバルトタングステンリン膜１０８を選択的に１５ｎｍ堆積する。次に、図２５（ｆ）に示すように、ＳｉＯＣ膜１０１及びコバルトタングステンリン膜１０８の表面に、プラズマＣＶＤによりＳｉＣＮ膜１１０を６０ｎｍ堆積し、ＳｉＣＮ膜１１０の表面にプラズマＣＶＤによりＳｉＯＣ膜１１１を３００ｎｍ堆積する。図２５（ｇ）に示すように、レジストを用いて（図示せず）リソグラフィー及びドライエッチングにより、ＳｉＯＣ膜１１１に選択的に開口部１１２を形成する。その後、レジストを除去するためのアッシング処理を行い、ポリマーを除去するために洗浄する。次に、図２５（ｈ）に示すように、レジスト（図示せず）を用いてリソグラフィー及びドライエッチングにより、ＳｉＯＣ膜１１１に選択的に配線溝１１３を形成する。その後、レジストを除去するためのアッシング処理を行い、ポリマーを除去するために洗浄する。次に、図２６（ａ）に示すようにＰＶＤにより配線溝１１３および開口部１１２の内部にＴａＮ膜１１４を２０ｎｍ及びＣｕ膜１１５を４０ｎｍ成膜した後、電解メッキによりＣｕ膜１１５の表面にＣｕ膜１１６を６００ｎｍ成膜する。次に、半導体基板を１００〜４００℃で加熱する。これにより、図２６（ｂ）に示すように、Ｃｕ膜１１５とＣｕ膜１１６の境界は消失し、両者が一体となったＣｕ膜１１７が生成される。最後に、図２６（ｃ）に示すように、配線溝１１３の外側にあるＴａＮ膜１１４及びＣｕ膜１１７を研磨し、第２配線層１１８を形成して、半導体装置を製造していた。
【０００６】
このような従来技術としては、例えば特許文献１に記載されたものが知られている。
【特許文献１】特開２００５−４４９０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
以上のような方法で半導体装置を製造すると、図２７に示すような課題が発生する。
開口部１１２、配線溝１１３の形成後に行う洗浄工程において、Ｃｕ膜１０６とコバルトタングステンリン膜１０８の間で局部電池効果により、コバルトタングステンリン膜１０８が溶出し、開口部１１２周辺部に空洞１１９やそれより小さいピンホールが形成される。これにより、ＴａＮ膜１１４のカバレッジが悪くなり、ＴａＮ膜１１４とＣｕ膜１１７の密着性が低下し、エレクトロマイグレーション耐性が著しく低下する。
【０００８】
本発明では、以上の問題を鑑みてなされたものであり、その目的は、開口部底部の意図せぬ空洞を防ぎ、高信頼性の半導体装置及び半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の半導体装置は、半導体基板と、前記半導体基板の上に形成される第１の絶縁膜と、前記第１の絶縁膜の上部に埋め込まれる配線金属および前記配線金属上に形成されるキャップ金属からなる配線層と、前記第１の絶縁膜および前記配線層上に形成される第２の絶縁膜と、前記キャップ金属の少なくとも一部が露出するように前記第２の絶縁膜に形成される開口部と、前記開口部に埋め込まれるプラグとを備え、前記キャップ金属は、少なくとも前記プラグと接続される表面の内の少なくとも前記プラグと接続される部分が、前記キャップ金属よりも化学的に安定に変性された変性膜であることを特徴とする。
【００１０】
これにより、キャップ金属のイオン化傾向を下げ、配線溝形成後の洗浄工程において金属膜の溶解を防止できるので、初期不良率の低減及びエレクトロマイグレーション耐性の向上という効果が得られる。
【００１１】
また、前記変性膜は、さらに前記プラグと接続される部分の周辺部１０ｎｍ〜１００ｎｍ以内の領域にも及ぶことを特徴とする。
これにより、前述した効果に加え、製造過程における位置ずれにも対応できるという効果が得られる。
【００１２】
また、前記変性膜が前記キャップ金属の前記表面全面に及ぶことを特徴とする。
これにより、前述した効果に加え、開口部の底部の隙間から洗浄液が侵入し金属膜が溶解するのを防止できるという効果が得られる。
【００１３】
また、前記変性膜が前記キャップ金属の前記プラグと接続される部分のみであることを特徴とする。
また、前記変性膜は、前記キャップ金属の酸化膜であることを特徴とする。
【００１４】
また、前記変性膜は、前記キャップ金属の窒化膜であることを特徴とする。
これにより、金属膜が緻密になり、上記効果をさらに増大させることができる。
また、前記変性膜は、前記キャップ金属の弗化膜であることを特徴とする。
【００１５】
これにより、金属膜が撥水性に優れ、上記効果をさらに増大させることができる。
また、前記変性膜は、前記キャップ金属のシリサイド膜であることを特徴とする。
これにより、金属膜の結合力が上がり、上記効果をさらに増大させることができる。
【００１６】
また、前記変性膜は、前記キャップ金属を緻密化または高密度化した膜であることを特徴とする。
これにより、金属膜のピンホールをなくし、金属膜と配線層と洗浄液の接触が回避でき、上記効果をさらに増大させることができる。
【００１７】
また、前記キャップ金属は、Ｗ、Ｐ、Ｂのいずれかを含むＣｏ合金であることを特徴とする。
これにより、前述した効果に加え、配線金属の拡散を防止するというキャップ膜としての機能を十分に発揮するという効果が得られる。
【００１８】
さらに、上記目的を達成するために、本発明の半導体装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜の上部に配線金属および前記配線金属上に形成されるキャップ金属からなる配線層を形成する工程と、前記キャップ金属の少なくとも前記金属配線と対向する表面全面を前記キャップ金属よりも化学的に安定に変性させる工程と、前記第１の絶縁膜および前記配線層上に第２の絶縁膜を形成する工程と、前記配線層を露出するように前記第２の絶縁膜に開口部を形成する工程と、前記開口部にプラグを埋め込む工程とを有することを特徴とする。
【００１９】
また、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜の上部に配線金属および前記配線金属上に形成されるキャップ金属からなる配線層を形成する工程と、前記キャップ金属の前記金属配線と対向する表面の少なくとも一部を前記キャップ金属よりも化学的に安定に変性させる工程と、前記第１の絶縁膜および前記配線層上に第２の絶縁膜を形成する工程と、変性された前記キャップ金属を一部周辺領域を除いて露出するように前記第２の絶縁膜に開口部を形成する工程と、前記開口部にプラグを埋め込む工程とを有することを特徴とする。
【００２０】
また、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜の上部に配線金属および前記配線金属上に形成されるキャップ金属からなる配線層を形成する工程と、前記第１の絶縁膜および前記配線層上に第２の絶縁膜を形成する工程と、前記キャップ金属の少なくとも一部が露出するように前記第２の絶縁膜に開口部を形成する工程と、前記キャップ金属の内の前記開口部内に露出されている部分を前記キャップ金属よりも化学的に安定に変性する工程と、前記開口部にプラグを埋め込む工程とを有することを特徴とする。
【００２１】
また、前記変性工程は、酸化処理であることを特徴とする。
また、前記変性工程は、窒化処理であることを特徴とする。
また、前記変性工程は、弗化処理であることを特徴とする。
【００２２】
また、前記変性工程は、シリサイド化であることを特徴とする。
また、前記変性工程は、緻密化または高密度化であることを特徴とする。
また、前記キャップ金属は、Ｗ、Ｐ、Ｂのいずれかを含むＣｏ合金であることを特徴とする。
【００２３】
以上により、開口部底部の意図せぬ空洞を防ぎ、半導体装置の高信頼性を確保することができる。
【発明の効果】
【００２４】
上層配線開口部の底部となる下部銅配線上に密着性を向上させるために形成されるキャップ金属の少なくとも上部のプラグと接続する部分を、科学的に安定するように変性された変性膜にすることにより、配線溝形成後の洗浄工程においてキャップ金属の溶解を防止でき、初期不良率の低減及びエレクトロマイグレーション耐性の向上を実現することができる。
【発明を実施するための最良の形態】
【００２５】
（第１の実施形態）
以下本発明の実施形態について、図１〜４を参照しながら説明する。
図１は第１の実施形態の半導体装置における銅配線の下層配線形成工程を示す工程断面図、図２は第１の実施形態の半導体装置における銅配線形成工程を示す工程断面図、図３は従来の半導体装置と第１の実施形態の半導体装置における初期不良率を比較する図、図４は従来の半導体装置と第１の実施形態の半導体装置におけるエレクトロマイグレーション耐性を比較する図である。
【００２６】
まず、図１，図２を用いて第１の実施形態における半導体装置の銅配線形成工程を説明する。
まず、図１（ａ）に示すように、基板の表面にプラズマＣＶＤにより絶縁膜であるＳｉＯＣ膜１０１を３００ｎｍ堆積し、リソグラフィー、ドライエッチングを行い、ＳｉＯＣ膜１０１の表面に配線溝１０２を形成する。次に、図１（ｂ）に示すように、ＰＶＤにより配線溝１０２の内部にＴａＮ膜１０３を２０ｎｍ及びＣｕ膜１０４を４０ｎｍ成膜した後、電解メッキによりＣｕ膜１０４の表面にＣｕ膜１０５を６００ｎｍ成膜する。次に、半導体基板を１００〜４００℃で加熱する。これにより、図１（ｃ）に示すように、Ｃｕ膜１０４とＣｕ膜１０５の境界は消失し、両者が一体となったＣｕ膜１０６が生成される。次に、図１（ｄ）に示すように、配線溝１０２の外側にあるＴａＮ膜１０３を及びＣｕ膜１０６を研磨し、第１配線層１０７を形成する。次に、図１（ｅ）に示すように、Ｃｕ膜１０６の表面に無電解メッキによりキャップ金属であるコバルトタングステンリン膜１０８を選択的に１５ｎｍ堆積する。次に、図１（ｆ）に示すように、本実施例では、酸素プラズマを用いたアッシングを行い、コバルトタングステンリン膜１０８の全体を酸化させて酸化コバルトタングステンリン膜１０９にする。ここで言う全体とは、少なくともコバルトタングステンリン膜１０８のＣｕ膜１０６と対向する面の表面部分の全体であれば良い。以下の説明においても、コバルトタングステンリン膜の変性は、少なくともこの表面部分に行うものとする。アッシング条件としては、酸素流量３０００ｓｃｃｍ、圧力５００ｍＴｏｒｒ、電力３０００Ｗ、温度２５０℃、時間１２０ｓｅｃである。次に、図１（ｇ）に示すように、ＳｉＯＣ膜１０１及び酸化コバルトタングステンリン膜１０９の表面に、プラズマＣＶＤにより絶縁膜であるＳｉＣＮ膜１１０を６０ｎｍ堆積し、ＳｉＣＮ膜１１０の表面にプラズマＣＶＤによりＳｉＯＣ膜１１１を３００ｎｍ堆積する。次に、図１（ｈ）に示すように、レジスト（図示せず）を用いてリソグラフィー及びドライエッチングにより、ＳｉＯＣ膜１１１に選択的に開口部１１２を形成する。その後、レジストを除去するためのアッシング処理を行い、ポリマーを除去するために洗浄する。次に、図２（ａ）に示すように、レジスト（図示せず）を用いてリソグラフィー及びドライエッチングにより、ＳｉＯＣ膜１１１に選択的に配線溝１１３を形成する。その後、レジストを除去するためのアッシング処理を行い、ポリマーを除去するために洗浄する。次に、図２（ｂ）に示すようにＰＶＤにより配線溝１１３および開口部１１２の内部にＴａＮ膜１１４を２０ｎｍ及びＣｕ膜１１５を４０ｎｍ成膜した後、電解メッキによりＣｕ膜１１５の表面にＣｕ膜１１６を６００ｎｍ成膜する。次に、半導体基板を１００〜４００℃で加熱する。これにより、図２（ｃ）に示すように、Ｃｕ膜１１５とＣｕ膜１１６の境界は消失し、両者が一体となったプラグおよび配線となるＣｕ膜１１７が生成される。次に、図２（ｄ）に示すように、配線溝１１３の外側にあるＴａＮ膜１１４及びＣｕ膜１１７を研磨し、第２配線層１１８を形成する。
【００２７】
以下、本実施例と従来技術の初期不良率、エレクトロマイグレーション耐性を比較して示す。
本実施例を用いることにより、図３に示すように、初期不良率は１０分の１に、図４に示すようにエレクトロマイグレーション耐性は７倍向上する。この現象は以下のように説明される。
【００２８】
従来の技術では、図２７に示すように、開口部１１２、配線溝１１３の形成後に行う洗浄工程において、Ｃｕ膜１１７とコバルトタングステンリン膜１０８の間で局部電池効果により、コバルトタングステンリン膜が溶出し、開口部１１２周辺部に空洞１１９が形成される。これにより、ＴａＮ膜１１４のカバレッジが悪くなり、ＴａＮ膜１１４とＣｕ膜１１７の密着性が低下し、エレクトロマイグレーション耐性が著しく低下する。また、開口部１１２周辺部の空洞１１９が大きくなるとＣｕメッキが正常に行われず、開口部１１２内部にボイドが発生し、初期不良率が増加する。これに対して、本実施例のようにコバルトタングステンリン膜１０８を酸化させることにより、コバルトタングステンリン膜１０８のイオン化傾向を下げることができるため、開口部１１２、配線溝１１３の形成後に行う洗浄工程において、Ｃｕ膜１０６と酸化コバルトタングステンリン膜１０９の間で局部電池効果による酸化コバルトタングステンリン膜１０９の溶出を防止でき、開口部１１２周辺部の空洞１１９は形成されない。これにより、半導体装置の初期不良率は低減でき、エレクトロマイグレーション耐性は向上する。
（第２の実施形態）
以下本発明の実施形態について、図５を参照しながら説明する。
【００２９】
図５は第２の実施形態の半導体装置における銅配線形成工程を示す工程断面図である。
まず、第１の実施形態の図１（ａ）〜（ｅ）と同じ工程を行う。
次に、図５（ａ）に示すように、本実施例では、少なくとも窒素を含むプラズマ処理をすることにより、コバルトタングステンリン膜１０８の全体を窒化させて窒化コバルトタングステンリン膜１２１にする。プラズマ処理条件としては、窒素流量２５００ｓｃｃｍ、圧力４５０ｍＴｏｒｒ、電力２８００Ｗ、温度２００℃、時間１００ｓｅｃである。
【００３０】
以下、第１の実施形態の図１（ｇ）〜図２（ｄ）と同じ工程を行い、図５（ｂ）に示す半導体装置を製造する。
本実施例のようにコバルトタングステンリン膜１０８を窒化させることにより、コバルトタングステンリン膜１０８のイオン化傾向を下げるともに、酸化コバルトタングステンリン膜よりも、窒化コバルトタングステンリン膜１２１は緻密であるため、膜中への洗浄液の侵入を防止できる。このため、開口部１１２、配線溝１１３の形成後に行う洗浄工程において、Ｃｕ膜１０６と窒化コバルトタングステンリン膜１２１の間で局部電池効果による窒化コバルトタングステンリン膜１２１の溶出を防止でき、開口部１１２周辺部の空洞１１９は形成されない。これにより、半導体装置の初期不良率は低減でき、エレクトロマイグレーション耐性は向上する。
（第３の実施形態）
以下本発明の実施形態について、図６を参照しながら説明する。
【００３１】
図６は第３の実施形態の半導体装置における銅配線形成工程を示す工程断面図である。
まず、第１の実施形態の図１（ａ）〜（ｅ）と同じ工程を行う。
次に、図６（ａ）に示すように、本実施例では、フッ素ガスに曝すことにより、コバルトタングステンリン膜１０８を弗化させて弗化コバルトタングステンリン膜１２２にする。曝露条件としてＳｉＦ４流量７５ｓｃｃｍ、圧力２．５Ｔｏｒｒ、温度４００℃、時間６０ｓｅｃである。
【００３２】
以下、第１の実施形態の図１（ｇ）〜図２（ｄ）と同じ工程を行い、図６（ｂ）に示す半導体装置を製造する。
本実施例のようにコバルトタングステンリン膜１０８を弗化させることにより、コバルトタングステンリン膜１０８のイオン化傾向を下げるともに、弗化コバルトタングステンリン膜１２２は撥水性に優れているため、膜中への洗浄液の侵入を防止できる。このため、開口部１１２、配線溝１１３の形成後に行う洗浄工程において、Ｃｕ膜１０６と弗化コバルトタングステンリン膜１２２の間で局部電池効果による弗化コバルトタングステンリン膜１２２の溶出を防止でき、開口部１１２周辺部の空洞１１９は形成されない。これにより、半導体装置の初期不良率は低減でき、エレクトロマイグレーション耐性は向上する。
（第４の実施形態）
以下本発明の実施形態について、図７を参照しながら説明する。
【００３３】
図７は第４の実施形態の半導体装置における銅配線形成工程を示す工程断面図である。
まず、第１の実施形態の図１（ａ）〜（ｅ）と同じ工程を行う。
次に、図７（ａ）に示すように、本実施例では、コバルトタングステンリン膜１０８とＳｉ２Ｈ６ガスと反応させて、コバルトタングステンリン膜１０８の全体をシリサイド化させてコバルトタングステンリンシリサイド膜１２３にする。条件として、Ｓｉ２Ｈ６流量５０ｓｃｃｍ、圧力１００ｍＴｏｒｒ、温度４００℃、時間３００ｓｅｃである。
【００３４】
以下、第１の実施形態の図１（ｇ）〜図２（ｄ）と同じ工程を行い、図７（ｂ）に示す半導体装置を製造する。
本実施例のようにコバルトタングステンリン膜１０８をシリサイド化させることにより、コバルトタングステンリン膜１０８のイオン化傾向を下げるとともに、コバルトタングステンリンとＳｉが強固な結合を持つ。このため、開口部１１２、配線溝１１３の形成後に行う洗浄工程において、Ｃｕ膜１０６とコバルトタングステンリンシリサイド膜１２３の間で局部電池効果によるコバルトタングステンリンシリサイド膜１２３の溶出を防止でき、開口部１１２周辺部の空洞１１９は形成されない。これにより、半導体装置の初期不良率は低減でき、エレクトロマイグレーション耐性は向上する。
（第５の実施形態）
以下本発明の実施形態について、図８を参照しながら説明する。
【００３５】
図８は第５の実施形態の半導体装置における銅配線形成工程を示す工程断面図である。
まず、第１の実施形態の図１（ａ）〜（ｅ）と同じ工程を行う。
次に、図８（ａ）に示すように、本実施例では、Ａｒを含むプラズマ雰囲気でコバルトタングステンリン膜１０８にＡｒ粒子を衝突させ、コバルトタングステンリン膜１０８を変性させる。これによりコバルトタングステンリン膜１０８を緻密化・高密度化させて緻密コバルトタングステンリン膜１２４にする。Ａｒプラズマ条件としては、Ａｒ流量１０００ｓｃｃｍ、圧力６００ｍＴｏｒｒ、電力３０００Ｗ、バイアス１０００Ｗ、温度３００℃、時間３００ｓｅｃである。
【００３６】
以下、第１の実施形態の図１（ｇ）〜図２（ｄ）と同じ工程を行い図８（ｂ）に示す半導体装置を製造する。
本実施例のようにコバルトタングステンリン膜１０８を緻密化・高密度化させることにより、コバルトタングステンリン膜１０８の配線層表面への洗浄液の侵入を防止できる。このため、開口ピンホールをなくすことができ、部１１２、配線溝１１３の形成後に行う洗浄工程において、Ｃｕ膜１０６と緻密コバルトタングステンリン膜１２４と洗浄液の接触が回避され、局部電池効果による緻密コバルトタングステンリン膜１２４の溶出を防止でき、開口部１１２周辺部の空洞１１９は形成されない。これにより、半導体装置の初期不良率は低減でき、エレクトロマイグレーション耐性は向上する。
（第６の実施形態）
以下本発明の実施形態について、図９〜１２を参照しながら説明する。
【００３７】
図９は第６の実施形態の半導体装置における銅配線の下層配線形成工程を示す工程断面図、図１０は第６の実施形態の半導体装置における銅配線形成工程を示す工程断面図、図１１は従来の半導体装置と第６の実施形態の半導体装置における初期不良率を比較する図、図１２は従来の半導体装置と第６の実施形態の半導体装置におけるエレクトロマイグレーション耐性を比較する図である。
【００３８】
図９（ａ）に示すように、基板の表面にプラズマＣＶＤにより絶縁膜であるＳｉＯＣ膜１０１を３００ｎｍ堆積し、リソグラフィー、ドライエッチングを行い、ＳｉＯＣ膜１０１の表面に配線溝１０２を形成する。次に、図９（ｂ）に示すように、ＰＶＤにより配線溝１０２の内部にＴａＮ膜１０３を２０ｎｍ及びＣｕ膜１０４を４０ｎｍ成膜した後、電解メッキによりＣｕ膜１０４の表面にＣｕ膜１０５を６００ｎｍ成膜する。次に、半導体基板を１００〜４００℃で加熱する。これにより、図９（ｃ）に示すように、Ｃｕ膜１０４とＣｕ膜１０５の境界は消失し、両者が一体となったＣｕ膜１０６が生成される。次に、図９（ｄ）に示すように、配線溝１０２の外側にあるＴａＮ膜１０３を及びＣｕ膜１０６を研磨し、第１配線層１０７を形成する。次に、図９（ｅ）に示すように、Ｃｕ膜１０６の表面に無電解メッキによりキャップ金属であるコバルトタングステンリン膜１０８を選択的に１５ｎｍ堆積する。次に、図９（ｆ）に示すように、ＳｉＯＣ膜１０１及びコバルトタングステンリン膜１０８の表面に、プラズマＣＶＤにより絶縁膜であるＳｉＣＮ膜１１０を６０ｎｍ堆積し、ＳｉＣＮ膜１１０の表面にプラズマＣＶＤによりＳｉＯＣ膜１１１を３００ｎｍ堆積する。図９（ｇ）に示すように、レジスト（図示せず）を用いて、リソグラフィー及びドライエッチングにより、ＳｉＯＣ膜１１１に選択的に開口部１１２を形成する。その後、レジストを除去するためのアッシング処理を行い、ポリマーを除去するために洗浄する。次に、図９（ｈ）に示すように、レジスト（図示せず）を用いて、リソグラフィー及びドライエッチングにより、ＳｉＯＣ膜１１１に選択的に配線溝１１３を形成する。その後、レジストを除去するためのアッシング処理を行い、図１０（ａ）に示すように、本実施例では、８９％の濃度の硫酸と４２％の過酸化水素水を３：１の体積比で混合した洗浄液を用いた洗浄を行い、開口部１１２底部のコバルトタングステンリン膜１０８を酸化させて酸化コバルトタングステンリン膜１０９にする。その後、ポリマーを除去するために洗浄する。次に、図１０（ｂ）に示すように、ＰＶＤにより配線溝１１３および開口部１１２の内部にＴａＮ膜１１４を２０ｎｍ及びＣｕ膜１１５を４０ｎｍ成膜した後、電解メッキによりＣｕ膜１１５の表面にＣｕ膜１１６を６００ｎｍ成膜する。次に、半導体基板を１００〜４００℃で加熱する。これにより、図１０（ｃ）に示すように、Ｃｕ膜１１５とＣｕ膜１１６の境界は消失し、両者が一体となったプラグおよび配線となるＣｕ膜１１７が生成される。次に、図１０（ｄ）に示すように、配線溝１１３の外側にあるＴａＮ膜１１４及びＣｕ膜１１７を研磨し、第２配線層１１８を形成する。
【００３９】
以下、本実施例と従来技術の初期不良率、エレクトロマイグレーション耐性を比較して示す。
本実施例を用いることにより、図１１に示すように、初期不良率は１０分の１に、図１２に示すようにエレクトロマイグレーション耐性は１０倍向上する。この現象は以下のように説明される。
【００４０】
従来の技術では、図２７に示すように、開口部１１２、配線溝１１３の形成後に行う洗浄工程において、Ｃｕ膜１０６とコバルトタングステンリン膜１０８の間で局部電池効果により、コバルトタングステンリン膜が溶出し、開口部１１２周辺部に空洞１１９が形成される。これにより、ＴａＮ膜１１４のカバレッジが悪くなり、ＴａＮ膜１１４とＣｕ膜１１７の密着性が低下し、エレクトロマイグレーション耐性が著しく低下する。また、開口部１１２周辺部の空洞１１９が大きくなるとＣｕメッキが正常に行われず、開口部１１２内部にボイドが発生し、初期不良率が増加する。これに対して、本実施例のように開口部１１２底部のコバルトタングステンリン膜１０８を酸化させることにより、コバルトタングステンリン膜１０８のイオン化傾向を下げることができるため、開口部１１２、配線溝１１３の形成後に行う洗浄工程において、Ｃｕ膜１１７と酸化コバルトタングステンリン膜１０９の間で局部電池効果による酸化コバルトタングステンリン膜１０９の溶出を防止でき、開口部１１２周辺部の空洞１１９は形成されない。これにより、半導体装置の初期不良率は低減でき、さらには、第１の実施形態のように、コバルトタングステンリン膜全体を酸化させないので、コバルトタングステンリン膜とＣｕ膜の密着性が低下せず、第１の実施形態以上にエレクトロマイグレーション耐性は向上する。
（第７の実施形態）
以下本発明の実施形態について、図１３を参照しながら説明する。
【００４１】
図１３は第７の実施形態の半導体装置における銅配線形成工程を示す工程断面図である。
まず、第６の実施形態の図９（ａ）〜（ｈ）と同じ工程を行う。
【００４２】
次に、図１３（ａ）に示すように、本実施例では、少なくとも窒素を含むプラズマ処理をすることにより、開口部１１２底部のコバルトタングステンリン膜１０８を窒化させて窒化コバルトタングステンリン膜１２１にする。プラズマ処理条件としては、窒素流量２５００ｓｃｃｍ、圧力４５０ｍＴｏｒｒ、電力２８００Ｗ、温度２００℃、時間１００ｓｅｃである。その後、ポリマーを除去するために洗浄する。
【００４３】
以下、第６の実施形態の図１０（ｂ）〜（ｄ）と同じ工程を行い図１３（ｂ）に示す半導体装置を製造する。
本実施例のように開口部１１２底部のコバルトタングステンリン膜１０８を窒化させることにより、コバルトタングステンリン膜１０８のイオン化傾向を下げるとともに、酸化コバルトタングステンリン膜よりも、窒化コバルトタングステンリン膜１２１は緻密であるため、膜中への洗浄液の侵入を防止できる。このため、開口部１１２、配線溝１１３の形成後に行う洗浄工程において、Ｃｕ膜１０６と窒化コバルトタングステンリン膜１２１の間で局部電池効果による窒化コバルトタングステンリン膜１２１の溶出を防止でき、開口部１１２周辺部の空洞１１９は形成されない。これにより、半導体装置の初期不良率は低減でき、さらには、第２の実施形態のように、コバルトタングステンリン膜全体を窒化させないので、コバルトタングステンリン膜とＣｕ膜の密着性が低下せず、第２の実施形態以上にエレクトロマイグレーション耐性は向上する。
（第８の実施形態）
以下本発明の実施形態について、図１４を参照しながら説明する。
【００４４】
図１４は第８の実施形態の半導体装置における銅配線形成工程を示す工程断面図である。
まず、第６の実施形態の図９（ａ）〜（ｈ）と同じ工程を行う。
【００４５】
次に、図１４（ａ）に示すように、本実施例では、フッ素ガスに曝すことにより、開口部１１２底部のコバルトタングステンリン膜１０８を弗化させて弗化コバルトタングステンリン膜１２２にする。曝露条件としてＳｉＦ４流量７５ｓｃｃｍ、圧力２．５Ｔｏｒｒ、温度４００℃、時間６０ｓｅｃである。その後、ポリマーを除去するために洗浄する。
【００４６】
以下、第６の実施形態の図１０（ｂ）〜（ｄ）と同じ工程を行い図１４（ｂ）に示す半導体装置を製造する。
本実施例のように開口部１１２底部のコバルトタングステンリン膜１０８を弗化させることにより、コバルトタングステンリン膜１０８のイオン化傾向を下げるともに、弗化コバルトタングステンリン膜１２２は撥水性に優れているため、膜中への洗浄液の侵入を防止できる。このため、開口部１１２、配線溝１１３の形成後に行う洗浄工程において、Ｃｕ膜１１７と弗化コバルトタングステンリン膜１２２の間で局部電池効果による弗化コバルトタングステンリン膜１２２の溶出を防止でき、開口部１１２周辺部の空洞１１９は形成されない。これにより、半導体装置の初期不良率は低減でき、さらには、第３の実施形態のように、コバルトタングステンリン膜全体を弗化させないので、コバルトタングステンリン膜とＣｕ膜の密着性が低下せず、第３の実施形態以上にエレクトロマイグレーション耐性は向上する。
（第９の実施形態）
以下本発明の実施形態について、図１５を参照しながら説明する。
【００４７】
図１５は第９の実施形態の半導体装置における銅配線形成工程を示す工程断面図である。
まず、第６の実施形態の図９（ａ）〜（ｈ）と同じ工程を行う。
【００４８】
次に、図１５（ａ）に示すように、本実施例では、コバルトタングステンリン膜１０８とＳｉ２Ｈ６ガスと反応させて、開口部１１２底部のコバルトタングステンリン膜１０８をシリサイド化させてコバルトタングステンリンシリサイド膜１２３にする。条件として、Ｓｉ２Ｈ６流量５０ｓｃｃｍ、圧力１００ｍＴｏｒｒ、温度４００℃、時間３００ｓｅｃである。その後、ポリマーを除去するために洗浄する。
【００４９】
以下、第６の実施形態の図１０（ｂ）〜（ｄ）と同じ工程を行い図１５（ｂ）に示す半導体装置を製造する。
本実施例のように開口部１１２底部のコバルトタングステンリン膜１０８をシリサイド化させることにより、コバルトタングステンリン膜１０８のイオン化傾向を下げるとともに、コバルトタングステンリンとＳｉが強固な結合を持つ。このため、開口部１１２、配線溝１１３の形成後に行う洗浄工程において、Ｃｕ膜１０６とコバルトタングステンリンシリサイド膜１２３の間で局部電池効果によるコバルトタングステンリンシリサイド膜１２３の溶出を防止でき、開口部１１２周辺部の空洞１１９は形成されない。これにより、半導体装置の初期不良率は低減でき、さらには、第４の実施形態のように、コバルトタングステンリン膜全体をシリサイド化させないので、コバルトタングステンリン膜とＣｕ膜の密着性が低下せず、第４の実施形態以上にエレクトロマイグレーション耐性は向上する。
（第１０の実施形態）
以下本発明の実施形態について、図１６を参照しながら説明する。
【００５０】
図１６は第１０の実施形態の半導体装置における銅配線形成工程を示す工程断面図である。
まず、第６の実施形態の図９（ａ）〜（ｈ）と同じ工程を行う。
【００５１】
次に、図１６（ａ）に示すように、本実施例では、Ａｒを含むプラズマ雰囲気で開口部１１２底部のコバルトタングステンリン膜１０８をスパッタリングさせない程度で半導体装置にバイアスをかけることにより、Ａｒ粒子をＣｏＷＰ膜１０８表面に衝突させる。これによりコバルトタングステンリン膜１０８を緻密化・高密度化させて緻密コバルトタングステンリン膜１２４にする。Ａｒプラズマ条件としては、Ａｒ流量１０００ｓｃｃｍ、圧力６００ｍＴｏｒｒ、電力３０００Ｗ、バイアス１０００Ｗ、温度３００℃、時間３００ｓｅｃである。その後、ポリマーを除去するために洗浄する。
【００５２】
以下、第６の実施形態の図１０（ｂ）〜（ｄ）と同じ工程を行い図１６（ｂ）に示す半導体装置を製造する。
本実施例のように開口部１１２底部のコバルトタングステンリン膜１０８を緻密化・高密度化させることにより、コバルトタングステンリン膜１０８のピンホールをなくすことができ、配線層表面への洗浄液の侵入を防止できる。このため、開口部１１２、配線溝１１３の形成後に行う洗浄工程において、Ｃｕ膜１０６と緻密コバルトタングステンリン膜１２４と洗浄液の接触が回避され、局部電池効果による緻密コバルトタングステンリン膜１２４の溶出を防止でき、開口部１１２周辺部の空洞１１９は形成されない。これにより、半導体装置の初期不良率は低減でき、さらには、第５の実施形態のように、コバルトタングステンリン膜全体を緻密化させないので、コバルトタングステンリン膜とＣｕ膜の密着性が低下せず、第５の実施形態以上にエレクトロマイグレーション耐性は向上する。
（第１１の実施形態）
以下本発明の実施形態について、図１７〜２０を参照しながら説明する。
【００５３】
図１７は第１１の実施形態の半導体装置における銅配線の下層配線形成工程を示す工程断面図、図１８は第１１の実施形態の半導体装置における銅配線形成工程を示す工程断面図、図１９は従来の半導体装置と第１１の実施形態の半導体装置における初期不良率を比較する図、図２０は従来の半導体装置と第１１の実施形態の半導体装置におけるエレクトロマイグレーション耐性を比較する図である。
【００５４】
図１７（ａ）に示すように、基板の表面にプラズマＣＶＤにより絶縁膜であるＳｉＯＣ膜１０１を３００ｎｍ堆積し、リソグラフィー、ドライエッチングを行い、ＳｉＯＣ膜１０１の表面に配線溝１０２を形成する。次に、図１７（ｂ）に示すように、ＰＶＤにより配線溝１０２の内部にＴａＮ膜１０３を２０ｎｍ及びＣｕ膜１０４を４０ｎｍ成膜した後、電解メッキによりＣｕ膜１０４の表面にＣｕ膜１０５を６００ｎｍ成膜する。次に、半導体基板を１００〜４００℃で加熱する。これにより、図１７（ｃ）に示すように、Ｃｕ膜１０４とＣｕ膜１０５の境界は消失し、両者が一体となったＣｕ膜１０６が生成される。次に、図１７（ｄ）に示すように、配線溝１０２の外側にあるＴａＮ膜１０３を及びＣｕ膜１０６を研磨し、第１配線層１０７を形成する。次に、図１７（ｅ）に示すように、Ｃｕ膜１０６の表面に無電解メッキによりキャップ金属であるコバルトタングステンリン膜１０８を選択的に１５ｎｍ堆積する。本実施例では、図１７（ｆ）に示すように、リソグラフィーにより、将来開口部１１２が形成される部分及びその周辺部１０ｎｍ〜１００ｎｍ以外にレジストマスク１２０を形成する。レジストマスク１２０の開口部のコバルトタングステンリン膜１０８を、酸素プラズマを用いたアッシングで酸化させて、酸化コバルトタングステンリン膜１０９にする。アッシング条件としては、酸素流量３０００ｓｃｃｍ、圧力５００ｍＴｏｒｒ、電力３０００Ｗ、温度２５０℃、時間１２０ｓｅｃである。次に、図１７（ｇ）に示すように、ＳｉＯＣ膜１０１及び酸化コバルトタングステンリン膜１０９の表面に、プラズマＣＶＤにより絶縁膜であるＳｉＣＮ膜１１０を６０ｎｍ堆積し、ＳｉＣＮ膜１１０の表面にプラズマＣＶＤによりＳｉＯＣ膜１１１を３００ｎｍ堆積する。図１７（ｈ）に示すように、レジスト（図示せず）を用いてリソグラフィー及びドライエッチングにより、ＳｉＯＣ膜１１１に選択的に開口部１１２を形成する。その後、レジストを除去するためのアッシング処理を行い、ポリマーを除去するために洗浄する。次に、図１８（ａ）に示すように、リソグラフィー及びドライエッチングにより、ＳｉＯＣ膜１１１に選択的に配線溝１１３を形成する。その後、レジストを除去するためのアッシング処理を行い、ポリマーを除去するために洗浄する。次に、図１８（ｂ）に示すように、ＰＶＤにより配線溝１１３および開口部１１２の内部にＴａＮ膜１１４を２０ｎｍ及びＣｕ膜１１５を４０ｎｍ成膜した後、電解メッキによりＣｕ膜１１５の表面にＣｕ膜１１６を６００ｎｍ成膜する。次に、半導体基板を１００〜４００℃で加熱する。これにより、図１８（ｃ）に示すように、Ｃｕ膜１１５とＣｕ膜１１６の境界は消失し、両者が一体となったプラグおよび配線となるＣｕ膜１１７が生成される。次に、図１８（ｄ）に示すように、配線溝１１３の外側にあるＴａＮ膜１１４及びＣｕ膜１１７を研磨し、第２配線層１１８を形成する。
【００５５】
以下、本実施例と従来技術の初期不良率、エレクトロマイグレーション耐性を示す。
本実施例を用いることにより、図１９に示すように、初期不良率は１０分の１に、図２０に示すようにエレクトロマイグレーション耐性は１２倍向上する。この現象は以下のように説明される。
【００５６】
従来の技術では、図２７に示すように、開口部１１２、配線溝１１３の形成後に行う洗浄工程において、Ｃｕ膜１１７とコバルトタングステンリン膜１０８の間で局部電池効果により、コバルトタングステンリン膜が溶出し、開口部１１２周辺部に空洞１１９が形成される。これにより、ＴａＮ膜１１４のカバレッジが悪くなり、ＴａＮ膜１１４とＣｕ膜１１７の密着性が低下し、エレクトロマイグレーション耐性が著しく低下する。また、開口部１１２周辺部の空洞１１９が大きくなるとＣｕメッキが正常に行われず、開口部１１２内部にボイドが発生し、初期不良率が増加する。しかしながら、本実施例のように開口部１１２周辺部１０〜１００ｎｍのコバルトタングステンリン膜１０８を酸化させることにより、コバルトタングステンリン膜１０８のイオン化傾向を下げる。このため、開口部１１２、配線溝１１３の形成後に行う洗浄工程において、Ｃｕ膜１０６と酸化コバルトタングステンリン膜１０９の間で局部電池効果による酸化コバルトタングステンリン膜１０９の溶出を防止でき、開口部１１２周辺部の空洞１１９は形成されない。第６の実施形態のように、開口部１１２底部のみだけでなく、開口部１１２の周辺部のコバルトタングステンリン膜１０８を酸化させるので、開口部１１２底部隙間からＣｕ膜１０６へ洗浄液の侵入し溶出するのを防ぐため、第６の実施形態以上に、半導体装置の初期不良率は低減でき、エレクトロマイグレーション耐性は向上する。
（第１２の実施形態）
以下本発明の実施形態について、図２１を参照しながら説明する。
【００５７】
図２１は第１２の実施形態の半導体装置における銅配線形成工程を示す工程断面図である。
まず、第１１の実施形態の図１７（ａ）〜（ｅ）と同じ工程を行う。
【００５８】
次に、図２１（ａ）に示すように、リソグラフィーにより、将来開口部１１２が形成される部分及びその周辺部１０ｎｍ〜１００ｎｍ以外にレジストマスク１２０を形成する。レジストマスク１２０の開口部のコバルトタングステンリン膜１０８を少なくとも窒素を含むプラズマ処理することにより窒化させて、窒化コバルトタングステンリン膜１２１にする。プラズマ処理条件としては、窒素流量２５００ｓｃｃｍ、圧力４５０ｍＴｏｒｒ、電力２８００Ｗ、温度２００℃、時間１００ｓｅｃである。
【００５９】
以下、第１１の実施形態の図１７（ｇ）〜図１８（ｄ）と同じ工程を行い図２１（ｂ）に示す半導体装置を製造する。
本実施例のように開口部１１２周辺部１０〜１００ｎｍのコバルトタングステンリン膜１０８を窒化させることにより、コバルトタングステンリン膜１０８のイオン化傾向を下げるとともに酸化コバルトタングステンリン膜よりも、窒化コバルトタングステンリン膜１２１は緻密であるため、膜中への洗浄液の侵入を防止できる。このため、開口部１１２、配線溝１１３の形成後に行う洗浄工程において、Ｃｕ膜１０６と窒化コバルトタングステンリン膜１２１の間で局部電池効果による窒化コバルトタングステンリン膜１２１の溶出を防止でき、開口部１１２周辺部の空洞１１９は形成されない。第７の実施形態のように、開口部１１２底部のみだけでなく、開口部１１２の周辺部のコバルトタングステンリン膜１０８を窒化させるので、開口部１１２底部隙間からＣｕ膜１０６へ洗浄液の侵入し溶出するのを防ぐため、第７の実施形態以上に、半導体装置の初期不良率は低減でき、エレクトロマイグレーション耐性は向上する。
（第１３の実施形態）
以下本発明の実施形態について、図２２を参照しながら説明する。
【００６０】
図２２は第１３の実施形態の半導体装置における銅配線形成工程を示す工程断面図である。
まず、第１１の実施形態の図１７（ａ）〜（ｅ）と同じ工程を行う。
【００６１】
次に、図２２（ａ）に示すように、リソグラフィーにより、将来開口部１１２が形成される部分及びその周辺部１０ｎｍ〜１００ｎｍ以外にレジストマスク１２０を形成する。レジストマスク１２０の開口部のコバルトタングステンリン膜１０８をフッ素ガスに曝すことにより、弗化させて、弗化コバルトタングステンリン膜１２２にする。曝露条件としてＳｉＦ４流量７５ｓｃｃｍ、圧力２．５Ｔｏｒｒ、温度４００℃、時間６０ｓｅｃである。プラズマ処理条件としては、弗素流量２８００ｓｃｃｍ、圧力５００ｍＴｏｒｒ、電力２５００Ｗ、温度３００℃、時間１３０ｓｅｃである。
【００６２】
以下、第１１の実施形態の図１７（ｇ）〜図１８（ｄ）と同じ工程を行い図２２（ｂ）に示す半導体装置を製造する。
本実施例のように開口部１１２周辺部１０〜１００ｎｍのコバルトタングステンリン膜１０８を弗化させることにより、コバルトタングステンリン膜１０８のイオン化傾向を下げるともに、弗化コバルトタングステンリン膜１２２は撥水性に優れているため、膜中への洗浄液の侵入を防止できる。このため、開口部１１２、配線溝１１３の形成後に行う洗浄工程において、Ｃｕ膜１０６と弗化コバルトタングステンリン膜１２２の間で局部電池効果による弗化コバルトタングステンリン膜１２２の溶出を防止でき、開口部１１２周辺部の空洞１１９は形成されない。第８の実施形態のように、開口部１１２底部のみだけでなく、開口部１１２の周辺部のコバルトタングステンリン膜１０８を弗化させるので、開口部１１２底部隙間からＣｕ膜１０６へ洗浄液の侵入し溶出するのを防ぐため、第８の実施形態以上に、半導体装置の初期不良率は低減でき、エレクトロマイグレーション耐性は向上する。
（第１４の実施形態）
以下本発明の実施形態について、図２３を参照しながら説明する。
【００６３】
図２３は第１４の実施形態の半導体装置における銅配線形成工程を示す工程断面図である。
まず、第１１の実施形態の図１７（ａ）〜（ｅ）と同じ工程を行う。
【００６４】
次に、図２３（ａ）に示すように、リソグラフィーにより、将来開口部１１２が形成される部分及びその周辺部１０ｎｍ〜１００ｎｍ以外にレジストマスク１２０を形成する。コバルトタングステンリン膜１０８とＳｉ２Ｈ６ガスと反応させて、レジストマスク１２０の開口部のコバルトタングステンリン膜１０８をシリサイド化させてコバルトタングステンリンシリサイド膜１２３にする。条件として、Ｓｉ２Ｈ６流量５０ｓｃｃｍ、圧力１００ｍＴｏｒｒ、温度４００℃、時間３００ｓｅｃである。
【００６５】
以下、第１１の実施形態の図１７（ｇ）〜図１８（ｄ）と同じ工程を行い、図２３（ｂ）に示す半導体装置を製造する。
本実施例のように開口部１１２周辺部１０〜１００ｎｍのコバルトタングステンリン膜１０８をシリサイド化させることにより、コバルトタングステンリン膜１０８のイオン化傾向を下げるともに、コバルトタングステンリンとＳｉが強固な結合を持つ。このため、開口部１１２、配線溝１１３の形成後に行う洗浄工程において、Ｃｕ膜１１７とコバルトタングステンリンシリサイド膜１２３の間で局部電池効果によるコバルトタングステンリンシリサイド膜１２３の溶出を防止でき、開口部１１２周辺部の空洞１１９は形成されない。第９の実施形態のように、開口部１１２底部のみだけでなく、開口部１１２の周辺部のコバルトタングステンリン膜をシリサイド化させるので、開口部１１２底部隙間からＣｕ膜１０６へ洗浄液の侵入し溶出するのを防ぐため、第９の実施形態以上に、半導体装置の初期不良率は低減でき、エレクトロマイグレーション耐性は向上する。
（第１５の実施形態）
以下本発明の実施形態について、図２４を参照しながら説明する。
【００６６】
図２４は第１５の実施形態の半導体装置における銅配線形成工程を示す工程断面図である。
まず、第１１の実施形態の図１７（ａ）〜（ｅ）と同じ工程を行う。
【００６７】
次に、図２４（ａ）に示すように、リソグラフィーにより、将来開口部１１２が形成される部分及びその周辺部１０ｎｍ〜１００ｎｍ以外にレジストマスク１２０を形成する。Ａｒを含むプラズマ雰囲気でレジストマスク１２０の開口部のコバルトタングステンリン膜１０８をスパッタリングさせない程度で半導体装置にバイアスをかけることにより、Ａｒ粒子をコバルトタングステンリン膜１０８表面に衝突させる。これによりコバルトタングステンリン膜１０８を緻密化・高密度化させて緻密コバルトタングステンリン膜１２４にする。Ａｒプラズマ条件としては、Ａｒ流量１０００ｓｃｃｍ、圧力６００ｍＴｏｒｒ、電力３０００Ｗ、バイアス１０００Ｗ、温度３００℃、時間３００ｓｅｃである。
【００６８】
以下、第１１の実施形態の図１７（ｇ）〜図１８（ｄ）と同じ工程を行い図２４（ｂ）に示す半導体装置を製造する。
本実施例のように、開口部１１２周辺部１０〜１００ｎｍのコバルトタングステンリン膜１０８を緻密化・高密度化させることにより、コバルトタングステンリン膜１０８のピンホールをなくすことができ、配線層表面への洗浄液の侵入を防止できる。このため、開口部１１２、配線溝１１３の形成後に行う洗浄工程において、Ｃｕ膜１０６と緻密コバルトタングステンリン膜１２４と洗浄液の接触が回避され、局部電池効果による緻密コバルトタングステンリン膜１２４の溶出を防止でき、開口部１１２周辺部の空洞１１９は形成されない。第１０の実施形態のように、開口部１１２底部のみだけでなく、開口部１１２の周辺部のコバルトタングステンリン膜１０８を緻密化させるので、開口部１１２底部隙間からＣｕ膜１０６へ洗浄液の侵入し溶出するのを防ぐため、第１０の実施形態以上に、半導体装置の初期不良率は低減でき、エレクトロマイグレーション耐性は向上する。
【００６９】
以上の説明では、キャップ金属としてコバルトタングステンリン膜を用いて説明したが、Ｗ、Ｐ、Ｂのいずれかを含むＣｏ合金であればこれに限るものではない。
【産業上の利用可能性】
【００７０】
本発明は、配線溝形成後の洗浄工程において金属膜の溶解を防止することにより、初期不良率の低減及びエレクトロマイグレーション耐性の向上を実現することができ、銅配線を備える半導体装置及び半導体装置の製造方法等に有用である。
【図面の簡単な説明】
【００７１】
【図１】第１の実施形態の半導体装置における銅配線の下層配線形成工程を示す工程断面図
【図２】第１の実施形態の半導体装置における銅配線形成工程を示す工程断面図
【図３】従来の半導体装置と第１の実施形態の半導体装置における初期不良率を比較する図
【図４】従来の半導体装置と第１の実施形態の半導体装置におけるエレクトロマイグレーション耐性を比較する図
【図５】第２の実施形態の半導体装置における銅配線形成工程を示す工程断面図
【図６】第３の実施形態の半導体装置における銅配線形成工程を示す工程断面図
【図７】第４の実施形態の半導体装置における銅配線形成工程を示す工程断面図
【図８】第５の実施形態の半導体装置における銅配線形成工程を示す工程断面図
【図９】第６の実施形態の半導体装置における銅配線の下層配線形成工程を示す工程断面図
【図１０】第６の実施形態の半導体装置における銅配線形成工程を示す工程断面図
【図１１】従来の半導体装置と第６の実施形態の半導体装置における初期不良率を比較する図
【図１２】従来の半導体装置と第６の実施形態の半導体装置におけるエレクトロマイグレーション耐性を比較する図
【図１３】第７の実施形態の半導体装置における銅配線形成工程を示す工程断面図
【図１４】第８の実施形態の半導体装置における銅配線形成工程を示す工程断面図
【図１５】第９の実施形態の半導体装置における銅配線形成工程を示す工程断面図
【図１６】第１０の実施形態の半導体装置における銅配線形成工程を示す工程断面図
【図１７】第１１の実施形態の半導体装置における銅配線の下層配線形成工程を示す工程断面図
【図１８】第１１の実施形態の半導体装置における銅配線形成工程を示す工程断面図
【図１９】従来の半導体装置と第１１の実施形態の半導体装置における初期不良率を比較する図
【図２０】従来の半導体装置と第１１の実施形態の半導体装置におけるエレクトロマイグレーション耐性を比較する図
【図２１】第１２の実施形態の半導体装置における銅配線形成工程を示す工程断面図
【図２２】第１３の実施形態の半導体装置における銅配線形成工程を示す工程断面図
【図２３】第１４の実施形態の半導体装置における銅配線形成工程を示す工程断面図
【図２４】第１５の実施形態の半導体装置における銅配線形成工程を示す工程断面図
【図２５】従来の半導体装置における上層配線溝形成工程を示す工程断面図
【図２６】従来の半導体装置における銅配線形成工程を示す工程断面図
【図２７】従来の半導体装置における銅配線の問題点を説明する図
【符号の説明】
【００７２】
１０１    ＳｉＯＣ膜
１０２    配線溝
１０３    ＴａＮ膜
１０４    Ｃｕ膜
１０５    Ｃｕ膜
１０６    Ｃｕ膜
１０７    第１配線層
１０８    コバルトタングステンリン膜
１０９    酸化コバルトタングステンリン膜
１１０    ＳｉＣＮ膜
１１１    ＳｉＯＣ膜
１１２    開口部
１１３    配線溝
１１４    ＴａＮ膜
１１５    Ｃｕ膜
１１６    Ｃｕ膜
１１７    Ｃｕ膜
１１８    第２配線層
１１９    空洞
１２０    レジストマスク
１２１    窒化コバルトタングステンリン膜
１２２    弗化コバルトタングステンリン膜
１２３    コバルトタングステンリンシリサイド膜
１２４    緻密コバルトタングステンリン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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