(57)【要約】【課題】メモリデバイスの不良救済に要する時間を短縮することができるメモリ試験装置を提供する。【解決手段】メモリ試験装置１は、複数のメモリセルと、この複数のメモリセルに付随する複数のスペアラインとを備えるＤＵＴ３０の試験を行う。このメモリ試験装置１は、ＤＵＴ３０が備える複数のメモリセルの個々のパス／フェイルを示すフェイルデータＦＤを全て記憶可能な記憶容量を有するフェイルメモリ１４と、フェイルメモリ１４の記憶容量よりも小さな記憶容量を有するサブメモリ１６と、フェイルメモリ１４に記憶されたフェイルデータからフェイルを示すフェイルデータを抽出してサブメモリ１６に記憶させ、サブメモリ１６の記憶内容を用いて不良救済を行う上で必要な不良救済データを作成する演算部１７とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
行アドレス及び列アドレスからなる二次元アドレスにより個々のメモリセルが特定される複数のメモリセルと、当該複数のメモリセルに付随する複数のスペアラインとを備えるメモリデバイスの試験を行うメモリ試験装置において、
少なくとも前記複数のメモリセルの個々のパス／フェイルを示すフェイル情報を全て記憶可能な記憶容量を有し、前記フェイル情報を前記行アドレス及び列アドレスを用いて記憶する第１メモリと、
前記第１メモリの記憶容量よりも小さな記憶容量を有する第２メモリと、
前記第１メモリに記憶されたフェイル情報からフェイルを示すフェイル情報を抽出して前記第２メモリに記憶させ、前記第２メモリの記憶内容を用いて不良救済を行う上で必要な不良救済データを作成する演算部と
を備えることを特徴とするメモリ試験装置。
【請求項２】
前記第２メモリは、行アドレス及び列アドレスの少なくとも一方のアドレス数が、前記スペアラインの総数以上であることを特徴とする請求項１記載のメモリ試験装置。
【請求項３】
前記演算部は、前記第１メモリに記憶されたフェイル情報からフェイルを示すフェイル情報が存在する行及び列を抽出し、抽出した行及び列のフェイル情報を前記第２メモリに記憶させることを特徴とする請求項１又は請求項２記載のメモリ試験装置。
【請求項４】
前記演算部は、前記第１メモリに記憶されたフェイル情報の行アドレス及び列アドレスと、前記第２メモリに記憶されたフェイル情報のアドレスとの対応関係を記憶する対応テーブルを備えることを特徴とする請求項３記載のメモリ試験装置。
【請求項５】
前記メモリデバイスは、前記スペアラインとして、前記複数のメモリセルのうちの一行分のメモリセルと代替される行スペアラインと、一列分のメモリセルと代替される列スペアラインとを備えており、
前記演算部は、前記フェイルを示すフェイル情報が存在する行及び列を抽出する前に、前記行スペアライン及び前記列スペアラインの何れか一方でのみ救済可能な不良セル群を示す救済必須フェイルを前記第１メモリに記憶されたフェイル情報から除く処理を行うことを特徴とする請求項３又は請求項４記載のメモリ試験装置。
【請求項６】
前記演算部は、前記行及び前記列毎に前記救済必須フェイルが存在する行又は列である旨を示す第１フラグを記憶する第１フラグ記憶部を備えており、当該第１フラグ記憶部の記憶内容を参照して前記救済必須フェイルの有無を判定することを特徴とする請求項５記載のメモリ試験装置。
【請求項７】
前記演算部は、前記行及び前記列毎に前記フェイルを示すフェイル情報が存在する行又は列である旨を示す第２フラグを記憶する第２フラグ記憶部を備えており、当該第２フラグ記憶部の記憶内容を参照して前記第１メモリに記憶されたフェイル情報からフェイルを示すフェイル情報が存在する行及び列を抽出することを特徴とする請求項５又は請求項６記載のメモリ試験装置。
【請求項８】
前記演算部は、前記第２フラグが設定された行の行アドレスの最大値及び最小値と、前記第２フラグが設定された列の列アドレスの最大値及び最小値とによって規定される範囲のフェイル情報を前記第２メモリに記憶させることを特徴とする請求項７記載のメモリ試験装置。
【請求項９】
前記演算部は、前記第２フラグが設定された行及び列のみのフェイル情報を前記第２メモリに記憶させることを特徴とする請求項７記載のメモリ試験装置。
【請求項１０】
前記演算部は、前記行及び前記列毎に、前記フェイルを示すフェイル情報の数を計数するカウンタを備えており、当該カウンタの内容を参照して、救済のためには前記行スペアライン及び前記列スペアラインの何れか一方が必ず必要となる単一不良セルを示す単一フェイルを検出することを特徴とする請求項５から請求項９の何れか一項に記載のメモリ試験装置。
【請求項１１】
前記演算部は、前記フェイルを示すフェイル情報が存在する行及び列を抽出する前に、検出した前記単一フェイルを前記第１メモリに記憶されたフェイル情報から除く処理を行うことを特徴とする請求項１０記載のメモリ試験装置。
【請求項１２】
行アドレス及び列アドレスからなる二次元アドレスにより個々のメモリセルが特定される複数のメモリセルと、当該複数のメモリセルに付随する複数のスペアラインとを備えるメモリデバイスの試験を行うメモリ試験装置において、
少なくとも前記複数のメモリセルの個々のパス／フェイルを示すフェイル情報を全て記憶可能な記憶容量を有し、前記フェイル情報を前記行アドレス及び列アドレスを用いて記憶する第１メモリと、
前記第１メモリの行及び列毎にフェイルを示すフェイル情報が存在する行又は列であるか否かを示す第２フラグを記憶する第２フラグ記憶部を有し、当該第２フラグ記憶部の記憶内容を参照して不良救済が可能であるか否かを判断する演算部と
を備えることを特徴とするメモリ試験装置。
【請求項１３】
前記メモリデバイスは、前記スペアラインとして、前記複数のメモリセルのうちの一行分のメモリセルと代替される行スペアラインと、一列分のメモリセルと代替される列スペアラインとを備えており、
前記演算部は、前記第１メモリの行及び列毎に前記行スペアライン及び前記列スペアラインの何れか一方でのみ救済可能な不良セル群を示す救済必須フェイルが存在する行又は列であるか否かを示す第１フラグを記憶する第１フラグ記憶部を備えており、前記第２フラグ記憶部の記憶内容から当該第１フラグ記憶部の内容を除いてから不良救済が可能であるか否かを判断する
ことを特徴とする請求項１２記載のメモリ試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリデバイスの不良救済を行う上で必要な不良救済データを作成するリダンダンシ機能を備えるメモリ試験装置に関する。
【背景技術】
【０００２】
ＳＲＡＭ（Static Random Access Memory）、ＤＲＡＭ（Dynamic ＲＡＭ）、フラッシュメモリ等のメモリデバイスは、製造時においてメモリセルに１つでも欠陥があると不良になる。このため、通常は、本来メモリセルとして用いられる部位の周囲に予備のメモリセル（スペアセル）を形成しておき、メモリ試験装置の試験で不良（フェイル）が検出された場合に、レーザ等を用いてメモリデバイス内の所定のパターンを切断して欠陥が生じたメモリセル（不良セル）をスペアセル（予備セル）で代替して不良を救済することにより、製造歩留まりの低下を防止している。
【０００３】
メモリ試験装置は、メモリデバイスを試験して得られたメモリセル毎のパス／フェイルを示すフェイル情報から、メモリデバイスの不良救済を行う上で必要な不良救済データを作成するリダンダンシ機能を備えている。このリダンダンシ機能によって作成された不良救済データがレーザリペア装置に転送されて上記の不良救済処理が実行される。
【０００４】
図１０は、メモリデバイスに形成されるメモリセル及びその周囲に形成された予備セルを概念的に示す図である。図１０において、符号１００を付した矩形領域は複数のメモリセルが二次元配列されたメモリセル形成領域を表しており、このメモリセル形成領域１００内の個々のメモリセルはＸアドレスとＹアドレスとによって特定される。メモリセル形成領域１００の内部に示した記号「×」は不良セルを表している。尚、メモリセル形成領域１００は、Ｙアドレスの方向に配列された複数のメモリセルからなるＸラインが複数形成された領域、或いは、Ｘアドレスの方向に配列された複数のメモリセルからなるＹラインが複数形成された領域ということもできる。
【０００５】
また、図１０に示す例では、メモリセル形成領域１００の図中右側に４本のＸスペアライン１０１が形成されており、メモリセル形成領域１００の図中下側に３本のＹスペアライン１０２が形成されている。尚、１つのＸスペアライン１０１には予備セルがＹアドレスの分だけ設けられており、１つのＹスペアライン１０２には予備セルがＸアドレスの分だけ設けられている。
【０００６】
いま、メモリセル形成領域１００内における不良セルが図１０に示す通りであるとすると、ＸラインＣ１０１上には不良セルが４つ存在する。ここで、Ｙスペアライン１０２の数は「３」であることから、Ｙスペアライン１０２を全て用いてもＸラインＣ１０１上の不良セルの全てを救済することはできない。このため、これらの不良セルの全てを救済するには、Ｘスペアライン１０１が必要になることが分かる。同様に、ＹラインＲ１０１上には不良セルが５つ存在する。ここで、Ｘスペアライン１０１の数は「４」であることから、Ｘスペアライン１０１を全て用いてもＹラインＲ１０１上の不良セルの全てを救済することはできない。このため、これらの不良セルの全てを救済するには、Ｙスペアライン１０２が必要になることが分かる。以下の説明では、以上のようにＸスペアライン１０１及びＹスペアライン１０２の何れか一方でのみ救済可能な不良セル群を「救済必須セル群」という。
【０００７】
メモリ試験装置に設けられたリダンダンシ機能によって不良救済データが作成される場合には、まずメモリデバイスの試験を行って得られたフェイル情報の全てが走査されて救済必須セル群を示すフェイル（以下、「救済必須フェイル」という）の検出が行われる。尚、メモリデバイスの試験を行って得られたフェイル情報は、図１０に示すメモリセル形成領域１００に形成されたメモリセルの個々のパス／フェイルを示す情報である。このため、フェイル情報をＸアドレス及びＹアドレスからなるアドレス空間に表すと、フェイル情報に含まれるフェイルは図１０に示すメモリセル形成領域１００内における不良セルと同じ配置になる。
【０００８】
リダンダンシ機能によって救済必須フェイルが検出された場合には、Ｘスペアライン１０１及びＹスペアライン１０２の少なくとも一方を用いて救済必須フェイルが救済されたものと確定して救済必須フェイルをマスク又はクリアする処理（一次確定処理）が行われる。以上の一次確定処理が終了すると、リダンダンシ機能により、残りのＸスペアライン１０１及びＹスペアライン１０２を用いて、救済必須フェイル以外のフェイルを救済するための演算が行われる（二次確定処理）。以上の処理により、メモリデバイスの不良救済を行う上で必要な不良救済データが作成される。尚、リダンダンシ機能により不良救済データを作成する処理の詳細については、例えば以下の特許文献１を参照されたい。
【特許文献１】特開２００７−６６３４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、上述した一次確定処理では、救済必須フェイルを検出するためにフェイル情報の全てを走査する必要があり、二次確定処理では救済必須フェイルがマスク又はクリアされることから再度フェイル情報の全てを走査する必要がある。前述の通り、フェイル情報は、メモリデバイスに設けられたメモリセルの個々のパス／フェイルを示す情報であるため容量が極めて大である。このため、不良救済データを作成する場合には、フェイル情報の全てを最低２回走査する必要があり、不良救済データの作成に長時間を要する一因になるという問題があった。
【００１０】
近年においては、メモリデバイスの低価格化が進んでおり、試験に要するコストを含めたメモリデバイスの製造コストの低減が要求されている。このため、メモリ試験装置を用いた試験時間及びメモリデバイスの不良救済に要する時間等を極力短縮する必要がある。上述したメモリデバイスの不良救済は製造歩留まりを向上させて製造コストを低減する上で必要不可欠なものであって試験されたメモリデバイスの全てに対して行われる。このため、不良救済データの作成に要する時間を短縮することはコストの低減のためには極めて重要である。
【００１１】
本発明は上記事情に鑑みてなされたものであり、メモリデバイスの不良救済に要する時間を短縮することができるメモリ試験装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、本発明の第１の観点によるメモリ試験装置は、行アドレス及び列アドレスからなる二次元アドレスにより個々のメモリセルが特定される複数のメモリセル（ＭＣ）と、当該複数のメモリセルに付随する複数のスペアライン（ＳＰ１、ＳＰ２）とを備えるメモリデバイス（３０）の試験を行うメモリ試験装置（１）において、少なくとも前記複数のメモリセルの個々のパス／フェイルを示すフェイル情報（ＦＤ）を全て記憶可能な記憶容量を有し、前記フェイル情報を前記行アドレス及び列アドレスを用いて記憶する第１メモリ（１４、１５）と、前記第１メモリの記憶容量よりも小さな記憶容量を有する第２メモリ（１６）と、前記第１メモリに記憶されたフェイル情報からフェイルを示すフェイル情報を抽出して前記第２メモリに記憶させ、前記第２メモリの記憶内容を用いて不良救済を行う上で必要な不良救済データを作成する演算部（１７）とを備えることを特徴としている。
この発明によると、メモリデバイスが備えるメモリセルの個々のパス／フェイルを示すフェイル情報であって第１メモリに記憶されたフェイル情報のうち、フェイルを示すフェイル情報が抽出されて第２メモリに記憶され、第２メモリの記憶内容を用いて不良救済を行う上で必要な不良救済データが作成される。
また、本発明の第１の観点によるメモリ試験装置は、前記第２メモリが、行アドレス及び列アドレスの少なくとも一方のアドレス数が、前記スペアラインの総数以上であることを特徴としている。
また、本発明の第１の観点によるメモリ試験装置は、前記演算部が、前記第１メモリに記憶されたフェイル情報からフェイルを示すフェイル情報が存在する行及び列を抽出し、抽出した行及び列のフェイル情報を前記第２メモリに記憶させることを特徴としている。
また、本発明の第１の観点によるメモリ試験装置は、前記演算部が、前記第１メモリに記憶されたフェイル情報の行アドレス及び列アドレスと、前記第２メモリに記憶されたフェイル情報のアドレスとの対応関係を記憶する対応テーブル（１８、Ｔ１、Ｔ２）を備えることを特徴としている。
また、本発明の第１の観点によるメモリ試験装置は、前記メモリデバイスが、前記スペアラインとして、前記複数のメモリセルのうちの一行分のメモリセルと代替される行スペアライン（ＳＰ２）と、一列分のメモリセルと代替される列スペアライン（ＳＰ１）とを備えており、前記演算部は、前記フェイルを示すフェイル情報が存在する行及び列を抽出する前に、前記行スペアライン及び前記列スペアラインの何れか一方でのみ救済可能な不良セル群を示す救済必須フェイルを前記第１メモリに記憶されたフェイル情報から除く処理を行うことを特徴としている。
また、本発明の第１の観点によるメモリ試験装置は、前記演算部が、前記行及び前記列毎に前記救済必須フェイルが存在する行又は列である旨を示す第１フラグ（Ｆ１１、Ｆ１２）を記憶する第１フラグ記憶部を備えており、当該第１フラグ記憶部の記憶内容を参照して前記救済必須フェイルの有無を判定することを特徴としている。
また、本発明の第１の観点によるメモリ試験装置は、前記演算部が、前記行及び前記列毎に前記フェイルを示すフェイル情報が存在する行又は列である旨を示す第２フラグ（Ｆ２１、Ｆ２２）を記憶する第２フラグ記憶部を備えており、当該第２フラグ記憶部の記憶内容を参照して前記第１メモリに記憶されたフェイル情報からフェイルを示すフェイル情報が存在する行及び列を抽出することを特徴としている。
また、本発明の第１の観点によるメモリ試験装置は、前記演算部が、前記第２フラグが設定された行の行アドレスの最大値及び最小値と、前記第２フラグが設定された列の列アドレスの最大値及び最小値とによって規定される範囲のフェイル情報を前記第２メモリに記憶させることを特徴としている。
また、本発明の第１の観点によるメモリ試験装置は、前記演算部が、記第２フラグが設定された行及び列のみのフェイル情報を前記第２メモリに記憶させることを特徴としている。
また、本発明の第１の観点によるメモリ試験装置は、前記演算部が、前記行及び前記列毎に、前記フェイルを示すフェイル情報の数を計数するカウンタ（１９、Ｃ１、Ｃ２）を備えており、当該カウンタの内容を参照して、救済のためには前記行スペアライン及び前記列スペアラインの何れか一方が必ず必要となる単一不良セルを示す単一フェイルを検出することを特徴としている。
更に、本発明の第１の観点によるメモリ試験装置は、前記演算部が、前記フェイルを示すフェイル情報が存在する行及び列を抽出する前に、検出した前記単一フェイルを前記第１メモリに記憶されたフェイル情報から除く処理を行うことを特徴としている。
本発明の第２の観点によるメモリ試験装置は、行アドレス及び列アドレスからなる二次元アドレスにより個々のメモリセルが特定される複数のメモリセル（ＭＣ）と、当該複数のメモリセルに付随する複数のスペアライン（ＳＰ１、ＳＰ２）とを備えるメモリデバイス（３０）の試験を行うメモリ試験装置（１）において、少なくとも前記複数のメモリセルの個々のパス／フェイルを示すフェイル情報（ＦＤ）を全て記憶可能な記憶容量を有し、前記フェイル情報を前記行アドレス及び列アドレスを用いて記憶する第１メモリ（１４、１５）と、前記第１メモリの行及び列毎にフェイルを示すフェイル情報が存在する行又は列であるか否かを示す第２フラグ（Ｆ２１、Ｆ２２）を記憶する第２フラグ記憶部を有し、当該第２フラグ記憶部の記憶内容を参照して不良救済が可能であるか否かを判断する演算部とを備えることを特徴としている。
この発明によると、第１メモリの行及び列毎に記憶されて、フェイルを示すフェイル情報が存在する行又は列であるか否かを示す第２フラグの内容に基づいて、メモリデバイスの救済が可能か否かが判断される。
また、本発明の第２の観点によるメモリ試験装置は、前記メモリデバイスが、前記スペアラインとして、前記複数のメモリセルのうちの一行分のメモリセルと代替される行スペアライン（ＳＰ２）と、一列分のメモリセルと代替される列スペアライン（ＳＰ２）とを備えており、前記演算部は、前記第１メモリの行及び列毎に前記行スペアライン及び前記列スペアラインの何れか一方でのみ救済可能な不良セル群を示す救済必須フェイルが存在する行又は列であるか否かを示す第１フラグ（Ｆ１１，Ｆ１２）を記憶する第１フラグ記憶部を備えており、前記第２フラグ記憶部の記憶内容から当該第１フラグ記憶部の内容を除いてから不良救済が可能であるか否かを判断することを特徴としている。
【発明の効果】
【００１３】
本発明によれば、メモリデバイスが備えるメモリセルの個々のパス／フェイルを示すフェイル情報であって第１メモリに記憶されたフェイル情報のうち、フェイルを示すフェイル情報を抽出して第２メモリに記憶し、第２メモリの記憶内容を用いて不良救済を行う上で必要な不良救済データを作成しているため、第１メモリの走査が１回に限られて不良救済データを作成するのに要する時間を短縮することができるという効果がある。
また、本発明によれば、第１メモリの行及び列毎に記憶され、フェイルを示すフェイル情報が存在する行又は列であるか否かを示す第２フラグの内容に基づいて、メモリデバイスの救済が可能か否かを判断しているため、救済可能が不可であると判断した場合には、以降の処理を終了することができ、よって不良救済データを作成するのに要する時間を短縮することができるという効果がある。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して本発明の実施形態によるメモリ試験装置について詳細に説明する。
〔第１実施形態〕
図１は、本発明の第１実施形態によるメモリ試験装置の要部構成を示すブロック図である。図１に示す通り、メモリ試験装置１は、試験パターン発生部１１、コンパレータ１２、メモリコントローラ１３、フェイルメモリ１４（第１メモリ）、バッファメモリ１５（第１メモリ）、サブメモリ１６（第２メモリ）、及び演算部１７を備えており、メモリデバイス（以下、ＤＵＴ（Device Under Test）という）３０の試験を行う。尚、ＤＵＴ３０は、Ｘアドレス（列アドレス）及びＹアドレス（行アドレス）からなる二次元アドレスにより個々のメモリセルが特定される複数のメモリセルと、メモリセルに付随する複数のスペアラインとを備える。
【００１５】
試験パターン発生部１１は、ＤＵＴ３０に与える試験パターンＤ１及び二次元のアドレスＡ１並びにパス／フェイル判定時に用いる期待値Ｄ３を発生する。コンパレータ１２は、ＤＵＴ３０から読み出されたデータＤ２と試験パターン発生部１１から出力される期待値Ｄ３とを比較してパス／フェイルを示すフェイルデータＦＤ（フェイル情報）を出力する。メモリコントローラ１３は、フェイルメモリ１４及びバッファメモリ１５に対するフェイルデータＦＤの書き込み制御及び読み出し制御を行う。フェイルメモリ１４は、ＤＵＴ３０の試験結果を示すフェイルデータＦＤを記憶するものであり、少なくともＤＵＴ３０に設けられたメモリセルの個々のフェイルデータＦＤを記憶可能な記憶容量を有する。
【００１６】
バッファメモリ１５は、フェイルメモリ１４と同一又は同程度の記憶容量を有するメモリであり、フェイルメモリ１４に記憶されたフェイルデータＦＤを一時的に記憶することで試験時間を短縮するために設けられる。つまり、本実施形態のメモリ試験装置１においては、フェイルデータＦＤが得られるとＤＵＴ３０の不良救済を行う上で必要な不良救済データの作成が行われる訳であるが、フェイルメモリ１４に記憶されているフェイルデータＦＤを用いて不良救済データの作成を行うと、作成が完了するまで次のＤＵＴ３０の試験を行うことができない。
【００１７】
そこで、フェイルメモリ１４に記憶されたフェイルデータＦＤをバッファメモリ１５に退避（コピー）し、このバッファメモリ１５に記憶されたフェイルデータＦＤを用いて不良救済データの作成を行いつつ、次のＤＵＴ３０を試験して得られたフェイルデータＦＤのフェイルメモリ１４への書き込みを並行して行うことでＤＵＴ３０の試験に要する時間を短縮している。
【００１８】
サブメモリ１６は、フェイルメモリ１４及びバッファメモリ１５よりも小さな記憶容量を有するメモリであり、バッファメモリ１５に記憶されたフェイルデータＦＤのうちから演算部１７によって抽出されたフェイルデータＦＤを記憶する。このサブメモリ１６は、Ｘアドレス及びＹアドレスのアドレス数が、ＤＵＴ３０に設けられたスペアラインの総数以上である。
【００１９】
演算部１７は、バッファメモリ１５に記憶されたフェイルデータＦＤからフェイルを示すフェイルデータ（以下、単に「フェイル」という）を抽出してサブメモリ１６に記憶するとともに、サブメモリ１６に記憶したフェイルデータを用いて不良救済データを作成する。この演算部１７は、ＬＵＴ（ルックアップテーブル：対応テーブル）１８とカウンタ１９とを備える。ＬＵＴ１８は、バッファメモリ１５に記憶されたフェイルデータＦＤのＸアドレス及びＹアドレスと、サブメモリ１６に記憶されたフェイルデータＦＤのＸアドレス及びＹアドレスとの対応関係を記憶するテーブルである。カウンタ１９は、Ｘアドレスのみで特定されるバッファメモリ１５の複数の記憶領域（以下、Ｘラインという）及びＹアドレスのみで特定されるバッファメモリ１５の複数の記憶領域（以下、Ｙラインという）毎に、フェイルの数をカウントする。
【００２０】
図２は、バッファメモリ１５及びサブメモリ１６のメモリマップの概要を示す図である。図２（ａ）に示す通り、バッファメモリ１５は、Ｘ０〜Ｘｎのｎ個のＸアドレスと、Ｙ０〜Ｙｍのｍ個のＹアドレスとによってアクセスされる記憶容量を有する。つまり、バッファメモリ１５は、ｎ本のＸラインとｍ本のＹラインとを有する。尚、図２（ａ）においては、理解を容易にするために、演算部１７のカウンタ１９をＸライン及びＹラインの各々に対応させて図示している。つまり、Ｘライン毎のフェイルの数をカウントするカウンタＣ１をＸラインの各々に対応させ、Ｙライン毎のフェイルの数をカウントするカウンタＣ２をＹラインの各々に対応させてそれぞれ図示している。
【００２１】
また、図２（ｂ）に示す通り、サブメモリ１６は、ｘ０〜ｘｐの（ｐ＋１）個のＸアドレスと、ｙ０〜ｙｐの（ｐ＋１）個のＹアドレスとによってアクセスされる記憶容量を有する。ここで、（ｐ＋１）はＤＵＴ３０に設けられるスペアラインの総数である。つまり、サブメモリ１６は、（ｐ＋１）本のＸラインと（ｐ＋１）本のＹラインとを有し、（ｐ＋１）個の行アドレスと（ｐ＋１）個の列アドレスとによってアクセスされる。尚、図２（ｂ）においては、理解を容易にするために、演算部１７のＬＵＴ１８をＸライン及びＹラインに対応させて図示している。つまり、サブメモリ１６のＸラインの各々に記憶されるフェイルデータのバッファメモリ１５中におけるＸアドレスを記憶するテーブルＴ１をＸラインの各々に対応させ、サブメモリ１６のＹラインの各々に記憶されるフェイルデータのバッファメモリ１５中におけるＹアドレスを記憶するテーブルＴ２をＹラインの各々に対応させてそれぞれ図示している。
【００２２】
図３は、ＤＵＴ３０のメモリマップの一例を示す図である。図３に示す例において、ＤＵＴ３０に形成された複数のメモリセルＭＣは、Ｘ０〜Ｘ１１の１２個のＸアドレスと、Ｙ０〜Ｙ８の９個のＹアドレスとによって特定される。つまり、ＤＵＴ３０は、１２本のＸラインと９本のＹラインとを有する。また、図３に示すＤＵＴ３０には、３本のＸスペアラインＳＰ１（列スペアライン）と４本のＹスペアラインＳＰ２（行スペアライン）とが設けられており、３本のＸスペアラインＳＰ１はＸ１２〜Ｘ１４の３個のＸアドレスによってそれぞれ特定され、４本のＹスペアラインＳＰ２はＹ９〜Ｙ１２の４個のＹアドレスによってそれぞれ特定される。尚、図３において、記号「×」が付されたメモリセルＭＣは不良セルを表している。
【００２３】
図３に示すメモリマップを有するＤＵＴ３０を試験する場合には、メモリセルＭＣが１２×９＝１０８個あることから、フェイルメモリ１４及びバッファメモリ１５の記憶容量は最低限１０８ビット必要になる。尚、ＸスペアラインＳＰ１及びＹスペアラインＳＰ２に欠陥が生じることがあるため、ＸスペアラインＳＰ１及びＹスペアラインＳＰ２をなす代替セルの各々についても試験が行われる。このため、実際には、フェイルメモリ１４及びバッファメモリ１５の記憶容量は、最低限メモリセルＭＣの数にＸスペアラインＳＰ１及びＹスペアラインＳＰ２をなす代替セルの数を加えた数だけ必要になる。
【００２４】
また、ＸスペアラインＳＰ１が３本、ＹスペアラインＳＰ２が４本あることから（ｐ＋１）＝（３＋４）＝７となる。ここで、総数７本のスペアライン（ＸスペアラインＳＰ１及びＹスペアラインＳＰ２）を用いてメモリセルＭＣを救済する場合を考えると、フェイルが存在するＸライン又はＹラインを抽出したときに、救済可能な場合には抽出したＸライン及びＹラインの全てが７個のＸアドレス及び７個のＹアドレスで構成される正方形のメモリ内に全て収まる。但し、ＸスペアラインＳＰ１及びＹスペアラインＳＰ２の何れか一方でのみ救済可能な不良セル群（救済必須セル群）を示す救済必須フェイル（マスト・リペア・フェイル）を除く必要がある。このため、ＸスペアラインＳＰ１及びＹスペアラインＳＰ２の総数が７本である場合には、サブメモリ１６の記憶容量は最低限７２＝４９ビット必要になる。尚、図３に示す例では、図示の都合上、メモリセルＭＣの数が１０８個であり、ＸスペアラインＳＰ１及びＹスペアラインＳＰ２がそれぞれ３本，４本である場合を図示しているが、実際のメモリセルＭＣの数は、例えば数億〜数十億個になることがあるのに対し、スペアラインの数は多くても数百本程度である。このため、実際はフェイルメモリ１４及びバッファメモリ１５の記憶容量とサブメモリ１６の記憶容量との差は極めて大きくなる。
【００２５】
次に、上記構成におけるメモリ試験装置１を用いて図３に示すメモリマップを有するＤＵＴ３０を試験する場合の動作について説明する。尚、以下では、説明を簡単にするために、ＸスペアラインＳＰ１及びＹスペアラインＳＰ２には欠陥が生じないものとする。メモリ試験装置１は、まずＤＵＴ３０の試験を行い、次いでＤＵＴ３０の不良救済を行う上で必要な不良救済データを作成する処理（リダンダンシ演算）を行う。ＤＵＴ３０の試験が開始されると、まず試験パターン発生部１１から試験パターンＤ１とアドレスＡ１とが出力されて、試験パターンＤ１がＤＵＴ３０に書き込まれる。試験パターンＤ１の書き込みが終了すると、試験パターン発生部１１からアドレスＡ１と期待値Ｄ３とが出力される。
【００２６】
試験パターン発生部１１から出力されたアドレスＡ１がＤＵＴ３０に与えられると、ＤＵＴ３０に予め書き込んだ試験パターンがデータＤ２として読み出されてコンパレータ１２に入力され、試験パターン発生部１１から出力された期待値Ｄ３と比較されてパス／フェイルが判定され、パス／フェイルを示すフェイルデータＦＤがメモリコントローラ１３に入力される。また、試験パターン発生部１１から出力されたアドレスＡ１は、メモリコントローラ１３に入力される。メモリコントローラ１３は、アドレスＡ１で示されるフェイルメモリ１４の記憶領域に、コンパレータ１２から出力されたフェイルデータＦＤを書き込む。試験パターン発生部１１からアドレスＡ１及び期待値Ｄ３が出力される度に上記の動作が繰り返し行われ、これによりフェイルデータＦＤがフェイルメモリ１４に順次記憶される。
【００２７】
ＤＵＴ３０の試験が終了すると、フェイルメモリ１４に記憶されたフェイルデータＦＤがメモリコントローラ１３によって読み出されてバッファメモリ１５に退避（コピー）される。フェイルデータＦＤの退避が終了すると、試験パターン発生部１１から試験パターンＤ１とアドレスＡ１とが出力されて次のＤＵＴ３０の試験が開始されるとともに、バッファメモリ１５に記憶されたフェイルデータＦＤを用いた演算部１７によるリダンダンシ演算が開始される。
【００２８】
図４はリダンダンシ演算によって行われる処理を示すフローチャートであり、図５はリダンダンシ演算中におけるバッファメモリ１５及びサブメモリ１６の内容を示すメモリマップである。尚、図５中の記号「×」はフェイルを意味し、図５（ａ）と図３とを比較すると、バッファメモリ１５のメモリマップは、ＤＵＴ３０のメモリマップと同一であることが分かる。リダンダンシ演算が開始されると、演算部１７はバッファメモリ１５をサーチ（走査）する（ステップＳ１１）。
【００２９】
具体的には、例えば、まずＹアドレスを「Ｙ０」に設定した状態でＸアドレスを「Ｘ０」から「Ｘ１４」まで順にインクリメントしつつフェイルの有無を判断する。フェイルがあった場合には、そのフェイルが存在するＸライン及びＹラインに対応して設けられているカウンタＣ１，Ｃ２をインクリメントする。次に、Ｙアドレスを「Ｙ１」に設定した状態でＸアドレスを「Ｘ０」から「Ｘ１４」まで順にインクリメントしつつフェイルの有無を判断する。フェイルがあった場合には、同様にそのフェイルが存在するＸライン及びＹラインに対応して設けられているカウンタＣ１，Ｃ２をインクリメントする。以下同様の動作をＹアドレスが「Ｙ１２」になるまで繰り返す。
【００３０】
バッファメモリ１５のサーチが終了すると、図５（ａ）に示す通り、バッファメモリ１５のＸラインの各々に対応するカウンタＣ１のカウント値が、対応するＸラインに存在するフェイルの数を示すものとなる。また、バッファメモリ１５のＹラインの各々に対応するカウンタＣ２のカウント値が、対応するＹラインに存在するフェイルの数を示すものとなる。
【００３１】
次に、演算部１７は、カウンタＣ１，Ｃ２（カウンタ１９）の内容を参照して、ＸスペアラインＳＰ１及びＹスペアラインＳＰ２の何れか一方でのみ救済可能な不良セル群（救済必須セル群）を示す救済必須フェイル（マスト・リペア・フェイル）が有るか否かを判断する（ステップＳ１２）。具体的には、各Ｘラインに対応するカウンタＣ１のうち、カウント値がＹスペアラインＳＰ２の数（「４」）よりも大きなものが存在し、或いは、各Ｙラインに対応するカウンタＣ２のうち、カウント値がＸスペアラインＳＰ１の数（「３」）よりも大きなものが存在するか否かを判断する。図５（ａ）に示す例では、Ｘアドレスが「Ｘ１」であるＸラインに対応するカウンタＣ１のカウント値がＹスペアラインＳＰ２の数よりも大きな「５」であり、またＹアドレスが「Ｙ４」であるＹラインに対応するカウンタＣ２のカウント値がＸスペアラインＳＰ１の数よりも大きな「４」である。このため、ステップＳ１２の判断結果は「ＹＥＳ」となる。
【００３２】
次いで、演算部１７は、救済できない救済必須フェイルが有るか否かを判断する（ステップＳ１３）。具体的には、カウント値がＹスペアラインＳＰ２の数（「４」）よりも大きな値を示すカウンタＣ１の数が、ＸスペアラインＳＰ１の数（「３」）以下であり、又は、カウント値がＸスペアラインＳＰ１の数（「３」）よりも大きな値を示すカウンタＣ２の数が、ＹスペアラインＳＰ２の数（「４」）以下であるか否かを判断する。図５（ａ）に示す例では、カウント値がＹスペアラインＳＰ２の数（「４」）よりも大きな値を示すカウンタＣ１の数が「１」であり、カウント値がＸスペアラインＳＰ１の数（「３」）よりも大きな値を示すカウンタＣ２の数が「１」であるため、ステップＳ１３の判断結果は「ＹＥＳ」になる。尚、ステップＳ１３の判断結果が「ＮＯ」である場合には、不良救済が不可であるため一連の処理が終了する。
【００３３】
ステップＳ１３における演算部１７の判断結果が「ＹＥＳ」である場合には、バッファメモリ１５に存在する救済必須フェイルの救済確定処理を行う（ステップＳ１４）。具体的には、Ｘアドレスが「Ｘ１」であるＸラインを１本のＸスペアラインＳＰ１で代替することと、Ｙアドレスが「Ｙ４」であるＹラインを１本のＹスペアラインＳＰ２で代替することを確定する処理を行う。かかる処理により、使用可能なＸスペアラインＳＰ１及びＹスペアラインＳＰ２が共に１本ずつ減ることになる。
【００３４】
救済確定処理が終了すると、演算部１７は、バッファメモリ１５から救済必須フェイルを除去する処理を行う（ステップＳ１５）。図５（ａ）に示す例では、Ｘアドレスが「Ｘ１」であるＸラインのフェイルを全てクリアするとともに、Ｙアドレスが「Ｙ４」であるＹラインのフェイルを全てクリアする処理を行う。また、演算部１７は、フェイルのクリアに従って、カウンタＣ１，Ｃ２（カウンタ１９）の内容を変更する処理を行う。尚、上述したステップＳ１２において、救済必須フェイルが無いと判断された場合（判断結果が「ＮＯ」の場合）には、以上説明したステップＳ１３〜Ｓ１５の処理は省略される。
【００３５】
以上の処理が終了すると、演算部１７は、カウンタＣ１，Ｃ２（カウンタ１９）の内容を参照して、フェイルが存在するＸライン及びＹラインの全てをサブメモリ１６にコピー可能であるか否かを判断する（ステップＳ１６）。具体的には、カウント値が「０」ではないカウンタＣ１の数が、サブメモリ１６のＸアドレスの個数（ＸスペアラインＳＰ１及びＹスペアラインＳＰ２の総数（ｐ＋１））以下であり、又はカウント値が「０」ではないカウンタＣ２の数が、サブメモリ１６のＹアドレスの個数（ＸスペアラインＳＰ１及びＹスペアラインＳＰ２の総数（ｐ＋１））以下であるか否かを判断する。
【００３６】
図５（ａ）に示す例では、カウント値が「０」ではないカウンタＣ１はＸアドレスが「Ｘ４」，「Ｘ５」，「Ｘ９」のＸラインに対応する３つであり、カウント値が「０」ではないカウンタＣ２はＹアドレスが「Ｙ１」，「Ｙ２」，「Ｙ５」，「Ｙ６」，「Ｙ７」，「Ｙ８」のＹラインに対応する６つである。このため、ステップＳ１６の判断結果は「ＹＥＳ」になる。ここで、ステップＳ１５で救済必須フェイルが除去されたことにより、カウンタＣ１，Ｃ２の値が図５（ａ）に図示している値から変更されている点に注意されたい。尚、ステップＳ１３の判断結果が「ＮＯ」である場合には、不良救済が不可であるため一連の処理が終了する。
【００３７】
ステップＳ１３の判断結果が「ＹＥＳ」である場合には、演算部１７はバッファメモリ１５からフェイルが存在するＸライン及びＹラインを抽出し、抽出したＸライン及びＹラインのフェイルデータをサブメモリ１６にコピーする（ステップＳ１７）。このとき、演算部１７は、バッファメモリ１５に記憶されたフェイルデータＦＤのＸアドレス及びＹアドレスと、サブメモリ１６に記憶されたフェイルデータＦＤのＸアドレス及びＹアドレスとの対応関係をＬＵＴ１８に記憶する。
【００３８】
図５（ａ）のバッファメモリ１５のメモリマップを参照すると、Ｘアドレスが「Ｘ１」であるＸラインのフェイル及びＹアドレスが「Ｙ４」であるＹラインのフェイル（救済必須フェイル）を全てクリアすると７個のフェイルが残存する訳であるが、図５（ｂ）のサブメモリ１６のメモリマップを参照すると、残存した７個のフェイルが全てコピーされたことが分かる。また、サブメモリ１６のフェイルが存在するＸラインに対応するテーブルＴ１には、バッファメモリ１５においてそのフェイルが存在するＸラインのＸアドレス「Ｘ４」，「Ｘ５」，「Ｘ９」がそれぞれ記憶される。同様に、サブメモリ１６のフェイルが存在するＹラインに対応するテーブルＴ２には、バッファメモリ１５においてそのフェイルが存在するＹラインのＹアドレス「Ｙ１」，「Ｙ２」，「Ｙ５」，「Ｙ６」，「Ｙ７」，「Ｙ８」がそれぞれ記憶される。
【００３９】
サブメモリ１６へのコピーが完了すると、演算部１７は、サブメモリ１６に記憶されたフェイルデータを用いて残りのフェイルを救済するための演算を実行する（ステップＳ１８）。つまり、所定のアルゴリズムに従って、救済必須フェイルの救済確定処理を行った後の残りのＸスペアラインＳＰ１及びＹリペアラインＳＰ２を用いてどのように代替すればサブメモリ１６内の全てのフェイルを救済できるかを求める。
【００４０】
ここで、図５（ｂ）において、Ｘアドレス「ｘ１」及びＹアドレス「ｙ３」で特定されるフェイルは、救済のためには必ず１本のスペアラインが必要であり、しかもＸスペアラインＳＰ１及びＹスペアラインＳＰ２の何れでも救済できるという性質を有するフェイル（以下、かかる性質を有するフェイルを「単一フェイル」という）である。このため、ステップＳ１８の演算では、単一フェイル以外のフェイルの救済を優先的に行い、最後に単一フェイルを救済するようにすれば、効率的に演算を行うことができる。
【００４１】
図５（ｂ）に示す例では、単一フェイル以外のフェイルは、Ｘアドレスが「ｘ０」であるＸラインとＸアドレスが「ｘ２」であるＸラインとに存在する。このため、演算部１７は、例えば２本のＸスペアラインＳＰ１を用いれば全て救済可能であると判断する。以上の処理で、ＸスペアラインＳＰ１の全てが使用されることになったため、演算部１７は単一フェイルを救済するために、１本のＹスペアラインＳＰ２を用いればよいと判断する。
【００４２】
ステップＳ１８の演算を終えると、演算部１７は、サブメモリ１６の内のフェイルの全てを救済可能であるか否かを判断する（ステップＳ１９）。この判断結果が「ＮＯ」である場合には、不良救済が不可であるため一連の処理が終了する。これに対し、判断結果が「ＹＥＳ」である場合には、フェイルが存在するサブメモリ１６のＸラインのＸアドレス及びＹラインのＹアドレスを、バッファメモリ１５のＸアドレス及びＹアドレスにそれぞれ変換し、全フェイルの救済確定処理を行う（ステップＳ２０）。
【００４３】
具体的には、演算部１７は、テーブルＴ１（ＬＵＴ１８）を参照してサブメモリ１６のＸアドレス「ｘ０」，「ｘ１」，「ｘ２」をバッファメモリ１５のＸアドレス「Ｘ４」，「Ｘ５」，「Ｘ９」にそれぞれ変換する。同様に、テーブルＴ２（ＬＵＴ１８）を参照してサブメモリ１６のＹアドレス「ｙ０」，「ｙ１」，「ｙ２」，「ｙ３」，「ｙ４」，「ｙ５」をバッファメモリ１５のＹアドレス「Ｙ１」，「Ｙ２」，「Ｙ５」，「Ｙ６」，「Ｙ７」，「Ｙ８」にそれぞれ変換する。そして、Ｘアドレスが「Ｘ４」，「Ｘ９」であるＸラインを２本のＸスペアラインＳＰ１を用いて代替することと、Ｙアドレスが「Ｙ６」であるＹラインを１本のＹスペアラインＳＰ２で代替することを確定する処理を行う。これにより、一連の処理が終了する。
【００４４】
尚、ステップＳ１４及びステップＳ２０で確定された情報が不良救済データである。ここで、ステップＳ１４で確定された情報とは、Ｘアドレスが「Ｘ１」であるＸラインを１本のＸスペアラインＳＰ１で代替し、Ｙアドレスが「Ｙ４」であるＹラインを１本のＹスペアラインＳＰ２で代替することを示す情報である。また、ステップＳ２０で確定された情報とは、Ｘアドレスが「Ｘ４」，「Ｘ９」であるＸラインを２本のＸスペアラインＳＰ１を用いて代替し、Ｙアドレスが「Ｙ６」であるＹラインを１本のＹスペアラインＳＰ２で代替することを示す情報である。
【００４５】
以上説明した通り、本発明の第１実施形態によるメモリ試験装置１では、バッファメモリ１５に記憶されたフェイルデータからフェイルを抽出し、抽出したフェイルを記憶容量がバッファメモリ１５よりも小さなサブメモリ１６にコピーし、サブメモリ１６にコピーされたフェイルを用いて不良救済データを作成している。このため、バッファメモリ１５の走査が１回に限られ、不良救済データを作成するのに要する時間を短縮することができる。
【００４６】
また、図４に示す通り、救済できない救済必須フェイルが有るか否か（ステップＳ１３）、救済必須フェイル除去後のフェイルが存在するＸライン及びＹラインの全てがコピー可能であるか否か（ステップＳ１６）等の判断を行い、判断結果が「ＮＯ」である場合にはリダンダンシ演算を終了している。このため、早期にＤＵＴ３０の不良救済が可能であるか否かを正確に判定することができ、この結果として複数のＤＵＴ３０についての不良救済データを作成するのに要する時間を短縮することができる。
【００４７】
〔第２実施形態〕
本発明の第２実施形態によるメモリ試験装置は、図１に示す第１実施形態によるメモリ試験装置とほぼ同様の構成であるが、演算部１７がＬＵＴ１８及びカウンタ１９に加えて第１フラグ記憶部と第２フラグ記憶部とを備える点において相違する。第１フラグ記憶部は、バッファメモリ１５のＸライン又はＹラインが救済必須ラインである旨を示すフラグ（第１フラグ）を、バッファメモリ１５のＸライン及びＹライン毎に記憶する記憶部である。また、第２フラグ記憶部は、バッファメモリ１５のＸライン又はＹラインについて、フェイルが存在するＸライン又はＹラインである旨を示すフラグ（第２フラグ）を、バッファメモリ１５のＸライン及びＹライン毎に記憶する記憶部である。
【００４８】
図６は、本発明の第２実施形態において演算部１７に設けられる第１フラグ記憶部及び第２フラグ記憶部の内容を、バッファメモリ１５のＸライン及びＹラインの各々に対応させて図示した図である。つまり、Ｘラインが救済必須ラインである旨を示すフラグＦ１１をＸラインの各々に対応させ、Ｙラインが救済必須ラインである旨を示すフラグＦ１２をＹラインの各々に対応さてそれぞれ図示している。また、フェイルが存在するＸラインである旨を示すフラグＦ２１をＸラインの各々に対応させ、フェイルが存在するＹラインである旨を示すフラグＦ２２をＹラインの各々に対応させてそれぞれ図示している。
【００４９】
図６を参照すると、フラグＦ１１のうちのＸアドレスが「Ｘ１」であるＸラインに対応するフラグＦ１１の値のみが「１」であり、フラグＦ１２のうちのＹアドレスが「Ｙ４」であるＹラインに対応するフラグＦ１２の値のみが「１」である。このため、フラグＦ１１，Ｆ１２を参照すれば、救済必須ラインであることを即座に知ることができる。また、図６を参照するとフラグＦ２１のうちの記号「×」が付されているＸラインに対応するフラグＦ２１の値のみが「１」であり、フラグＦ２２のうちの記号「×」が付されているＹラインに対応するフラグＦ２２の値のみが「１」である。このため、フラグＦ１２，Ｆ２２を参照すれば、フェイルが存在するＸライン及びＹラインを即座に知ることができる。
【００５０】
本実施形態のメモリ試験装置が備える演算部１７は、図４に示すリダンダンシ演算と同様の演算処理を行う。但し、バッファメモリ１５をサーチする処理（ステップＳ１１）において、カウンタＣ１，Ｃ２の値をインクリメントする際に、第１フラグ記憶部のフラグＦ１１，Ｆ１２及び第２記憶部のフラグＦ２１，Ｆ２２の内容を設定し、以降の処理では、これらのフラグの内容を参照する点が相違する。例えば、図４に示すフローチャートでは、ステップＳ１２で救済必須フェイルの有無を判断する際に、カウンタＣ１，Ｃ２の値を参照していたが、本実施形態では、第１フラグ記憶部のフラグＦ１１，Ｆ１２の内容を参照して救済必須フェイルの有無を判断する。
【００５１】
また、ステップＳ１６において、カウンタＣ１，Ｃ２の内容を参照してフェイルが存在するＸライン及びＹラインの全てをサブメモリ１６にコピー可能であるかを否かを判断していたが、本実施形態では、第２記憶部のフラグＦ２１，Ｆ２２の内容を参照してコピー可能か否かを判断する。具体的には、値が「１」であるフラグＦ２１の数がサブメモリ１６のＸアドレスの個数（ＸスペアラインＳＰ１及びＹスペアラインＳＰ２の総数（ｐ＋１））以下であり、且つ値が「１」であるフラグＦ２２の数がサブメモリ１６のＹアドレスの個数（ＸスペアラインＳＰ１及びＹスペアラインＳＰ２の総数（ｐ＋１））以下である場合にコピー可能と判断する。更に、ステップＳ１７において、第２記憶部のフラグＦ２１，Ｆ２２の内容を参照してフェイルが存在するＸライン及びＹラインを抽出してコピーする。このように、フラグＦ１１，Ｆ１２，Ｆ２１，Ｆ２２の内容を参照することで、カウンタＣ１，Ｃ２を参照する場合に比べて処理を高速化することが可能になる。
【００５２】
ここで、図４中のステップＳ１８の処理において、バッファメモリ１５の特定部分のフェイルデータのみをサブメモリ１６にコピーすることで、更なる時間短縮を図っても良い。例えば、フェイルが存在するＸラインを示すフラグＦ２１の値が「１」であり、救済必須フェイルである旨を示すフラグＦ１１の値が「０」である組み合わせの最小値及び最大値と、フェイルが存在するＹラインを示すフラグＦ２２の値が「１」であり、救済必須フェイルである旨を示すフラグＦ１２の値が「０」である組み合わせの最小値及び最大値とを求め、これら最大値及び最小値の範囲内のフェイルデータをサブメモリ１６にコピーしても良い。
【００５３】
図７は、バッファメモリ１５に記憶されたフェイルデータのうち、サブメモリ１６にコピーされるフェイルデータの一例を示す図である。図７に示す例では、フラグＦ２１の値が「１」であってフラグＦ１１の値が「０」である組み合わせのＸアドレスの最小値は「Ｘ４」であり、最大値は「Ｘ１１」である。また、フラグＦ２２の値が「１」であってフラグＦ１２の値が「０」である組み合わせのＹアドレスの最小値は「Ｙ１」であり、最大値は「Ｙ８」である。つまり、図７において斜線を付した矩形領域のフェイルデータのみをサブメモリ１６にコピーすることで高速化を図ることができる。
【００５４】
また、例えば、フラグＦ２１の値が「１」であるＸラインであって、フラグＦ１１の値が「１」でないＸライン、及びフラグＦ２２の値が「１」であるＹラインであって、フラグＦ１２の値が「１」でないＹラインのみをサブメモリ１６にコピーしても良い。図８は、バッファメモリ１５に記憶されたフェイルデータのうち、サブメモリ１６にコピーされるフェイルデータの他の例を示す図である。図８に示す例では、フラグＦ２１の値が「１」であるＸラインであってフラグＦ１１の値が「１」でないＸライン（対応するフラグＦ２１に斜線が付されているＸライン）と、フラグＦ２２の値が「１」であるＹラインであってフラグＦ１２の値が「１」でないＹライン（対応するフラグＦ２２に斜線が付されているＹライン）とが重なっている部分（図８において斜線を付した矩形領域）のフェイルデータのみをサブメモリ１６にコピーすることで高速化を図ることができる。
【００５５】
更に、図４中のステップＳ１８の処理において、救済必須フェイルである旨を示すフラグＦ１１，Ｆ１２、並びにフェイルが存在するＸライン及びＹラインを示すフラグＦ２１，Ｆ２２の内容を参照する際に、カウンタＣ１，Ｃ２を参照して単一フェイルを予め検出しておいてもよい。図７，図８に示す例では、カウンタＣ１，Ｃ２の値が共に「１」であって、Ｘアドレス「Ｘ５」及びＹアドレス「Ｙ６」で特定されるフェイルが単一フェイルである。前述の通り、単一フェイルは、救済のために必ず１本のＸスペアライン又はＹスペアラインが必要になるという性質がある。このため、救済必須フェイルである旨を示すフラグＦ１１，Ｆ１２の数と単一フェイルの数との総和が、スペアラインの総数よりも大きければ救済不可であるため、以降の処理（フェイルデータのコピー等の処理）を省略することができ、ＤＵＴ３０についての不良救済データを作成するのに要する時間を短縮することができる。
【００５６】
尚、上記の単一フェイルが検出された場合であって、バッファメモリ１５に記憶されたフェイルデータをサブメモリ１６にコピーするときには、単一フェイルを除外したフェイルデータのみをコピーしても良い。前述した通り、第１実施形態においては、図４に示すステップＳ１８の演算で単一フェイル以外のフェイルの救済を優先的に行い、最後に単一フェイルを救済することで効率的な演算を行っていた、本実施形態では、予め単一フェイルを検出して単一フェイル以外のフェイルデータをサブメモリ１６にコピーすることで、第１実施形態と同様の効率的な演算を実現することができる。
【００５７】
また、バッファメモリ１５のフェイルデータをサブメモリ１６にコピーする際に、カウンタＣ１，Ｃ２のカウント数に応じてＸライン及びＹラインを並び替えても良い。図９は、Ｘライン及びＹラインの並び替えを行ったサブメモリ１６の内容の一例を示す図である。ここで、図５（ｂ）を参照すると、サブメモリ１６のＸアドレス「ｘ０」，「ｘ１」，「ｘ２」で特定されるＸラインには、バッファメモリ１５のＸアドレス「Ｘ４」，「Ｘ５」，「Ｘ９」で特定されるＸラインのフェイルデータがそれぞれコピーされ、各Ｘラインのフェイル数はそれぞれ「４」，「１」，「２」である。
【００５８】
これに対し、図９を参照すると、サブメモリ１６のＸアドレス「ｘ１」で特定されるＸラインと、Ｘアドレス「ｘ２」で特定されるＸラインとの内容が入れ替わっているのが分かる。つまり、サブメモリ１６のＸアドレス「ｘ０」，「ｘ１」，「ｘ２」で特定されるＸラインのフェイル数はそれぞれ「４」，「２」，「１」になっている。かかる並び替えを行うことで、フェイル数が多いＸラインを図９中の紙面左側に集めることができるとともに、フェイル数が多いＹラインを図９中の紙面上側に集めることができる。これにより、例えば、図９の紙面左側又は紙面上側から優先してフェイルを救済する演算を行えば演算の効率化を図ることができるため、図４のステップＳ１８の演算時間を短縮することができる。
【００５９】
また、バッファメモリ１５のフェイルデータをサブメモリ１６にコピーしてもフェイルが存在しないＸライン又はＹラインが生ずることもある。例えば、図８の例において、Ｘアドレスが「Ｘ１１」で特定されるＸラインであって斜線を付した領域のフェイルデータをサブメモリ１６にコピーしても、そのフェイルデータがコピーされたＸライン（サブメモリ１６のＸアドレス「ｘ３」〜「ｘ６」の何れかで特定されるＸライン）にはフェイルが存在しない。このため、サブメモリ１６に対するサーチ範囲を、フェイルが存在するＸライン及びＹラインに限定しても良い。図９において符号Ｋを付して示す矩形領域は、限定されたサーチ範囲を示している。これにより、サブメモリ１６のサーチに要する時間を短縮することができる。
【００６０】
本発明の第２実施形態によるメモリ試験装置は、基本的には第１実施形態によるメモリ試験装置と同様の処理が行われる。このため、第１実施形態と同様に、不良救済データを作成するのに要する時間を短縮することができる。また、本実施形態では、救済必須フェイルである旨を示すフラグＦ１１，Ｆ１２及びフェイルが存在するＸライン及びＹラインである旨を示すフラグＦ２１，Ｆ２２を備えている。そして、これらのフラグを参照して救済必須フェイルやフェイルが存在するＸライン及びＹラインを即座に判別して、サブメモリ１６にコピーする範囲を決定しているため、不良救済データを作成するのに要する時間をより短縮することができる。更に、フェイルデータをサブメモリ１６にコピーする前に単一フェイルの検出を行ったり、Ｘライン及びＹラインの入れ替えを行うことでも時間短縮を図ることができる。
【００６１】
以上、本発明の実施形態によるメモリ試験装置について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、フェイルメモリ１４に記憶されたフェイルデータＦＤをバッファメモリ１５にコピーし、バッファメモリ１５に記憶されたフェイルデータを用いてリダンダンシ演算を行う場合を例に挙げて説明した。しかしながら、バッファメモリ１５を省略した構成にして、演算部１７がフェイルメモリ１４に記憶されたフェイルデータＦＤを用いてリダンダンシ演算を行っても良い。
【００６２】
また、以上の実施形態では、図３に示す通り、ＤＵＴ３０が、複数のメモリセルＭＣと、メモリセルＭＣに付随する複数のＸスペアラインＳＰ１及びＹスペアラインＳＰ２とを備える構成である場合を例に挙げて説明した。しかしながら、ＤＵＴ３０は、メモリセルと、メモリセルに付随するスペアラインとの組が複数設けられた構成のものがある。このような構成のＤＵＴ２０は、メモリセルとスペアラインとの１つの組を単位として前述したリダンダンシ演算を行えば良い。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１実施形態によるメモリ試験装置の要部構成を示すブロック図である。
【図２】バッファメモリ１５及びサブメモリ１６のメモリマップの概要を示す図である。
【図３】ＤＵＴ３０のメモリマップの一例を示す図である。
【図４】リダンダンシ演算によって行われる処理を示すフローチャートである。
【図５】リダンダンシ演算中におけるバッファメモリ１５及びサブメモリ１６の内容を示すメモリマップである。
【図６】本発明の第２実施形態において演算部１７に設けられる第１フラグ記憶部及び第２フラグ記憶部の内容を、バッファメモリ１５のＸライン及びＹラインの各々に対応させて図示した図である。
【図７】バッファメモリ１５に記憶されたフェイルデータのうち、サブメモリ１６にコピーされるフェイルデータの一例を示す図である。
【図８】バッファメモリ１５に記憶されたフェイルデータのうち、サブメモリ１６にコピーされるフェイルデータの他の例を示す図である。
【図９】Ｘライン及びＹラインの並び替えを行ったサブメモリ１６の内容の一例を示す図である。
【図１０】メモリデバイスに形成されるメモリセル及びその周囲に形成された予備セルを概念的に示す図である。
【符号の説明】
【００６４】
１                メモリ試験装置
１４              フェイルメモリ
１５              バッファメモリ
１６              サブメモリ
１７              演算部
１８              ＬＵＴ
１９              カウンタ
３０              ＤＵＴ
Ｃ１，Ｃ２        カウンタ
Ｆ１１，Ｆ１２    フラグ
Ｆ２１，Ｆ２２    フラグ
ＦＤ              フェイルデータ
ＭＣ              メモリセル
ＳＰ１            Ｘスペアライン
ＳＰ２            Ｙスペアライン
Ｔ１，Ｔ２        テーブル
【図１】
2008310883.tif 000003
【図２】
2008310883.tif 000004
【図３】
2008310883.tif 000005
【図４】
2008310883.tif 000006
【図５】
2008310883.tif 000007
【図６】
2008310883.tif 000008
【図７】
2008310883.tif 000009
【図８】
2008310883.tif 000010
【図９】
2008310883.tif 000011
【図１０】
2008310883.tif 000012