(57)【要約】      （修正有）【課題】絶縁基板上のシリコン薄膜層に形成された完全空乏型の半導体素子のリーク電流を低減すると共に、シリコン薄膜層の膜厚のバラツキによるしきい電圧のバラツキ幅を低減する手段の提供。【解決手段】絶縁基板１上に形成されたシリコン薄膜層２上に形成されたゲート絶縁膜１１と、その上に形成されたゲート電極１２と、ゲート電極の両側のシリコン薄膜層に形成された高濃度拡散層と、高濃度拡散層の間のシリコン薄膜層に形成されたチャネル領域１０とを備えた完全空乏型の半導体素子の製造方法において、チャネル領域に高濃度拡散層と逆型である第１不純物を、注入後の不純物濃度のピークがシリコン薄膜層の膜厚の半分より浅い位置になるように注入する第１不純物注入工程と、チャネル領域に高濃度拡散層と逆型である第２不純物を、注入後の不純物濃度のピークがシリコン薄膜層の膜厚の半分より深い位置になるように注入する第２不純物注入工程とを備える。【選択図】図２
2008192852.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板と、該絶縁基板上に形成されたシリコン薄膜層とを有する半導体基板のシリコン薄膜層上に形成されたゲート絶縁膜と、該ゲート絶縁膜を挟んで前記シリコン薄膜層に対向配置されたゲート電極と、該ゲート電極の両側の前記シリコン薄膜層に形成された高濃度拡散層と、該高濃度拡散層の間の前記シリコン薄膜層に形成されたチャネル領域とを備えた完全空乏型の半導体素子の製造方法において、
前記チャネル領域に、前記高濃度拡散層と逆型である第１不純物を、注入後の不純物濃度のピークが、前記シリコン薄膜層の膜厚の半分より浅い位置になるように注入する第１不純物注入工程と、
前記チャネル領域に、前記高濃度拡散層と逆型である第２不純物を、注入後の不純物濃度のピークが、前記シリコン薄膜層の膜厚の半分より深い位置になるように注入する第２不純物注入工程と、を備えることを特徴とする半導体素子の製造方法。
【請求項２】
請求項１において、
前記第２不純物注入工程は、前記第２不純物を、注入後の不純物濃度のピークが、前記シリコン薄膜層と前記絶縁基板との界面になるように注入することを特徴とする半導体素子の製造方法。
【請求項３】
請求項１または請求項２において、
前記半導体基板が、ＳＯＳ基板であることを特徴とする半導体素子の製造方法。
【請求項４】
請求項１または請求項２において、
前記半導体基板が、ＳＯＱ基板であることを特徴とする半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＳ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｓａｐｐｈｉｒｅ）基板等の絶縁基板上に形成されたシリコン薄膜層に形成されるＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等の半導体素子の製造方法に関する。
【背景技術】
【０００２】
従来の半導体素子の製造方法においては、厚さ１００μｍのサファイア基板上に形成された膜厚１００ｎｍの単結晶シリコン（Ｓｉ）からなるシリコン薄膜層を有するＳＯＳ基板のシリコン薄膜層に、素子分離層を形成し、この素子分離層に囲まれた素子形成領域のシリコン薄膜層上にゲート酸化膜を挟んでゲート電極を形成した後に、ゲート電極の両側にＮ型不純物を高濃度に拡散させてソース層およびドレイン層を形成し、このソース層とドレイン層との間のシリコン薄膜層をＰ型不純物を拡散させたチャネル領域として、通常の製造方法によりｎＭＯＳ素子を形成している（例えば、特許文献１参照。）。
【０００３】
また、Ｐ型シリコン基板に埋込み酸化膜を挟んで形成された厚さ５０ｎｍのシリコン薄膜層を有するＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板のシリコン薄膜層に、素子分離層を形成し、この素子分離層に囲まれた素子形成領域のシリコン薄膜層上にゲート酸化膜を形成し、ゲート酸化膜下のシリコン薄膜層にしきい電圧調整用のＰ型不純物を注入してゲート酸化膜上にゲート電極を形成し、このゲート電極の側面にサイドウォールを形成した後に、サイドウォールおよび素子分離層をマスクとしてゲート電極の両側にＮ型不純物を高濃度に拡散させてソース層とレイン層、およびソース層とドレイン層の間のチャネル領域を形成して、完全空乏型（Ｆｕｌｌｙ  Ｄｅｐｌｅｔｅｄ）または部分空乏型（Ｐａｒｔｉａｌｌｙ  Ｄｅｐｌｅｔｅｄ）のｎＭＯＳ素子を形成しているものもある（例えば、特許文献２参照。）。
【特許文献１】特開２００１−２９８１６９号公報（主に第５頁段落００２１−００２２、第２図、第３図）
【特許文献２】特開２００６−１５６８６２号公報（主に第１０頁段落００４１−第１２頁段落００４９、第２図、第１１図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述した従来の特許文献１のように、ＳＯＳ基板のシリコン薄膜層に通常の不純物の注入方法で形成されたチャネル領域を有するｎＭＯＳ素子においては、図９に示すように、特許文献２のようなシリコン基板を用いたＳＯＩ基板のシリコン薄膜層に形成されたｎＭＯＳ素子に較べてサブスレッショルド特性の傾きが劣化（主に、しきい電圧以下の領域の特性参照）し、リーク電流が増大するという問題がある。
【０００５】
発明者は、ＳＯＳ基板におけるサブスレッショルド特性の劣化の原因を解析した。
以下に、図１０、図１１を用いてその解析結果を説明する。
図１０に示すように、絶縁基板としてのサファイア基板１上に形成された単結晶シリコンからなるシリコン薄膜層２を有するＳＯＳ基板３に形成された完全空乏型のｎＭＯＳ素子４は、素子分離層５に囲まれた素子形成領域６のシリコン薄膜層２にＰ型の不純物を拡散させて形成されたチャネル領域１０と、酸化シリコン（ＳｉＯ２）等からなるゲート絶縁膜１１を介してチャネル領域１０に対向するポリシリコン等からなるゲート電極１２、ゲート電極１２の側面に形成された酸化シリコン等からなるサイドウォール１３、シリコン薄膜層２のチャネル領域１０に隣接するＰ型とは逆型のＮ型の不純物を高濃度に拡散させて形成された高濃度拡散層としてのソース層１４およびドレイン層１５等を備えて構成され、ソース層１４およびドレイン層１５は、それぞれのチャネル領域１０側にゲート電極１２の下方に延在してＮ型不純物を比較的低濃度に拡散させて形成された低濃度拡散層１６を有するＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造に形成されている。
【０００６】
また、図１１に示すｎＭＯＳ素子４は、シリコン基板５１に埋込み酸化膜５２を挟んで形成されたシリコン薄膜層５３を有するＳＯＩ基板５４に形成されており、前記と同様の構成を有している。
このシリコン基板５１のように、導電性を有する基板を用いたＳＯＩ基板に形成されたｎＭＯＳ素子４場合は、基板にバイアスを印加できるため、ドレイン層１５からの電界は、図１１に破線の矢印で示すようにシリコン基板５１側に向かって形成されるが、図１０に示すＳＯＳ基板３に形成されたｎＭＯＳ素子４においては、サファイア基板１が絶縁性を有しているので、基板にバイアスを印加することができず、ドレイン層１５からの電界は図１０に破線の矢印で示すようにサファイア基板１とシリコン薄膜層２との界面２０側に回りこみ、ドレイン電位が高くなるとチャネル領域１０の界面２０側に図１０に２点鎖線で示す反転層２１が形成され、リーク電流が発生し、この界面２０側のリーク電流がサブスレッショルド特性の傾きを劣化させる要因になる。
【０００７】
また、ＳＯＳ基板３の場合は、界面２０にサファイア結晶とシリコン結晶との結晶格子の相違に起因する結晶格子の歪みが形成され、しきい電圧以下の領域において界面２０に正の電荷が多く存在するため、界面２０側に反転層２１が更に形成されやすくなり、リーク電流が増大することになる。
このＳＯＳ基板に形成したｎＭＯＳ素子等のＭＯＳＦＥＴのリーク電流の抑制のためには、チャネル領域の界面側の不純物濃度を高濃度化して反転層を形成し難くすることが有効であるが、完全空乏型のＭＯＳＦＥＴの場合には、チャネル領域の界面側の不純物濃度を高濃度化するために、チャネル領域へ不純物を深く注入すると、リーク電流を抑制することはできるが、シリコン薄膜層の膜厚Ｔｓｉが薄いために、膜厚Ｔｓｉのバラツキによるしきい電圧のバラツキが増大するという問題がある。
【０００８】
図１２はＳＯＩ基板に形成されたｎＭＯＳ素子のチャネル領域の不純物注入直後の不純物濃度分布を示すグラフ、図１３はシリコン薄膜層の膜厚の変化量ΔＴｓｉに対するシリコン薄膜層内の不純物量の変化量ΔＮｄを示すグラフ、図１４はチャネル領域への不純物の注入深さによるしきい電圧Ｖｔｈのバラツキ幅を示すグラフである。
なお、図１３に示す縦軸は、図１２に示すシリコン薄膜層の膜厚ＴｓｉがバラツキによりΔＴｓｉ変化した場合に、その膜厚のシリコン薄膜層に注入された不純物の積分量の変化量ΔＮｄを示したものである。
【０００９】
図１２に示すように、Ｐ型不純物としてボロン（Ｂ）を加速エネルギ２０ｋｅＶで注入して、不純物濃度のピークがシリコン薄膜層とサファイア基板との界面となるように深く注入した場合（図１２に示す□印）は、図１３に示すように、シリコン薄膜層の膜厚Ｔｓｉのバラツキに対するシリコン薄膜層内の不純物量の変化量ΔＮｄが大きく変化し、図１４に示すように、しきい電圧Ｖｔｈのバラツキ幅が増加する。
【００１０】
これに対して、図１２に示すように、Ｐ型不純物として２フッ化ボロン（ＢＦ２）を加速エネルギ３５ｋｅＶで注入して、不純物濃度のピークがシリコン薄膜層の表層となるように浅く注入した場合（図１２に示す×印）は、図１３に示すように、シリコン薄膜層の膜厚Ｔｓｉのバラツキに対するシリコン薄膜層内の不純物量の変化量ΔＮｄが小さくなり、図１４に示すように、しきい電圧Ｖｔｈのバラツキ幅も減少する。
【００１１】
すなわち、特許文献２のように、ＳＯＩ基板に形成されるＭＯＳＦＥＴのチャネル領域に１回の注入で不純物を拡散させる場合には、不純物濃度のピークが浅くなるように不純物を注入すれば、しきい電圧のバラツキを抑制することが可能になり、上記したように、シリコン基板にバイアスを印加すれば、サブスレッショルド特性の傾きの劣化を抑制することができる。
【００１２】
しかしながら、特許文献１にように、ＳＯＳ基板に形成したＭＯＳＦＥＴの場合には、不純物濃度のピークが浅くなるように不純物を注入すれば、しきい電圧のバラツキを抑制することはできるが、サブスレッショルド特性の傾きの劣化を抑制することはできず、リーク電流が増大するという問題がある。
また、サブスレッショルド特性の傾きの劣化を抑制するために不純物濃度のピークが深くなるように不純物を注入すれば、シリコン薄膜層の膜厚Ｔｓｉのバラツキによるしきい電圧Ｖｔｈのバラツキ幅が増加するという問題がある。
【００１３】
このことは、膜厚Ｔｓｉの薄いシリコン薄膜層を有するＳＯＳ基板を用いて形成される完全空乏型のＭＯＳＦＥＴの場合に、膜厚Ｔｓｉの対する膜厚の変化量ΔＴｓｉの影響、つまり膜厚Ｔｓｉのバラツキ幅の影響が相対的に大きくなるので、特に顕著になる。
本発明は、上記の問題点を解決するためになされたもので、絶縁基板上に形成されたシリコン薄膜層を有する半導体基板に形成された完全空乏型の半導体素子のリーク電流を低減すると共に、シリコン薄膜層の膜厚のバラツキによるしきい電圧のバラツキ幅を低減する手段を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明は、上記課題を解決するために、絶縁基板と、該絶縁基板上に形成されたシリコン薄膜層とを有する半導体基板のシリコン薄膜層上に形成されたゲート絶縁膜と、該ゲート絶縁膜を挟んで前記シリコン薄膜層に対向配置されたゲート電極と、該ゲート電極の両側の前記シリコン薄膜層に形成された高濃度拡散層と、該高濃度拡散層の間の前記シリコン薄膜層に形成されたチャネル領域とを備えた完全空乏型の半導体素子の製造方法において、前記チャネル領域に、前記高濃度拡散層と逆型である第１不純物を、注入後の不純物濃度のピークが、前記シリコン薄膜層の膜厚の半分より浅い位置になるように注入する第１不純物注入工程と、前記チャネル領域に、前記高濃度拡散層と逆型である第２不純物を、注入後の不純物濃度のピークが、前記シリコン薄膜層の膜厚の半分より深い位置になるように注入する第２不純物注入工程と、を備えることを特徴とする。
【発明の効果】
【００１５】
これにより、本発明は、シリコン薄膜層の界面側の不純物濃度を高濃度にすることができ、絶縁基板上に形成されたシリコン薄膜層を有する半導体基板に形成された完全空乏型の半導体素子のリーク電流を低減することができると共に、シリコン薄膜層の膜厚のバラツキによるしきい電圧のバラツキ幅を低減することができるという効果が得られる。
【発明を実施するための最良の形態】
【００１６】
以下に、図面を参照して本発明による半導体素子の製造方法の実施例について説明する。
【実施例】
【００１７】
図１は実施例の半導体素子の断面を示す説明図、図２は実施例の半導体素子の製造方法を示す説明図である。
なお、上記図１０と同様の部分は、同一の符号を付してその説明を省略する。
本実施例のＳＯＳ基板３は、絶縁基板であるサファイア基板１上に、膜厚７０ｎｍのシリコン薄膜層２が形成されている。
【００１８】
また、ＳＯＳ基板３に形成された完全空乏型の半導体素子であるｎＭＯＳ素子４は、素子分離層５に囲まれたシリコン薄膜層２に形成されたＮ型不純物の高濃度拡散層であるソース層１４とドレイン層１５との間のチャネル領域１０に、Ｎ型とは逆型のＰ型不純物を以下に示す製造方法により、２段階に注入して形成されている。
以下に、図２を用い、Ｐで示す工程に従って本実施例の半導体装置の製造方法について説明する。
【００１９】
Ｐ１、サファイア基板１上に、エピタキシャル成長により薄い単結晶シリコン膜を形成し、その膜厚を調整して膜厚７０ｎｍのシリコン薄膜層２を形成したＳＯＳ基板３を準備し、そのシリコン薄膜層２上に熱酸化法により薄い膜厚の酸化シリコンからなるパッド酸化膜３１を形成し、そのパッド酸化膜３１上にＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により窒化シリコン（Ｓｉ３Ｎ４）からなるシリコン窒化膜３２を形成する。
【００２０】
Ｐ２、フォトリソグラフィによりシリコン窒化膜３２上に素子形成領域６を覆う、つまり素子分離層５の形成領域を露出させたレジストマスク３４を形成し、これをマスクとして、異方性エッチングによりシリコン窒化膜３２をエッチングして除去し、パッド酸化膜３１を露出させる。
Ｐ３、工程Ｐ２で形成したレジストマスク３４を除去し、露出したシリコン窒化膜３２をマスクとしてＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  Ｏｆ  Ｓｉｌｉｃｏｎ）法により、素子分離層５の形成領域のシリコン薄膜層２を酸化してサファイア基板１に達する素子分離層５を形成し、熱燐酸（Ｈｏｔ−Ｈ２ＰＯ４）等によるウェットエッチングにより窒化シリコンを選択的にエッチングしてシリコン窒化膜３２を除去する。
【００２１】
Ｐ４、フォトリソグラフィにより素子形成領域６のパッド酸化膜３１を露出させたレジストマスク３４を形成し、これをマスクとして、露出しているパッド酸化膜３１下のシリコン薄膜層２に、第１段階として図３に示すように、注入直後の不純物濃度のピーク（図３に示す○印）がシリコン薄膜層２の膜厚Ｔｓｉの半分より浅い位置となるように、不純物の種類および加速エネルギを設定して第１不純物としてのＰ型不純物を浅く注入する（第１不純物注入工程）。
【００２２】
次いで、第２段階として図４に示すように、注入直後の不純物濃度のピーク（図４に示す○印）がシリコン薄膜層２とサファイア基板１との界面２０、つまりシリコン薄膜層２の膜厚Ｔｓｉに相当する位置となるように、不純物の種類および加速エネルギを設定して第２不純物としてのＰ型不純物を深く注入する（第２不純物注入工程）。
これにより、シリコン薄膜層２にＰ型不純物を比較的低濃度に拡散させたチャネル領域１０を形成するためのＰ−拡散層が形成される。
【００２３】
本実施例のチャネル領域１０への不純物の注入工程Ｐ４においては、第１段階目の不純物の浅い注入のときは、第１不純物であるＰ型不純物として比較的分子量の大きい２フッ化ボロンを加速エネルギ３５ｋｅＶで注入し、第２段階目の不純物の深い注入のときは、第２不純物であるＰ型不純物としてボロンを加速エネルギ２０ｋｅＶで注入して、図５に示すように、注入直後の不純物濃度が、シリコン薄膜層２の膜厚方向に１×１０１８／ｃｍ３でほぼ一様な濃度分布を有するＰ−拡散層を得た。
【００２４】
この場合の不純物の注入量は、浅い注入のときの注入量をＤａ、深い注入のときの注入量をＤｆとしたときに、その比率Ｄａ／Ｄｆを、
０．７５  ≦  Ｄａ／Ｄｆ  ≦  ２．０    ・・・・・・・・・・・・（１）
にするとよい。
Ｐ５、工程Ｐ３で形成したレジストマスク３４を除去し、フッ酸（ＨＦ）によるウェットエッチングにより酸化シリコンを選択的にエッチングしてパッド酸化膜３１を除去した後に、熱酸化法により素子形成領域６のシリコン薄膜層２の上面を酸化して、ゲート絶縁膜１１を形成するための酸化シリコンからなるシリコン酸化膜３５を形成する。
【００２５】
その後に、通常のｎＭＯＳ素子４の製造方法と同様にして、ゲート絶縁膜１１上にゲート電極１２を形成し、ゲート電極１２の両側のシリコン薄膜層２にＮ型不純物をソース層１４およびドレイン層１５より低濃度に拡散させた低濃度拡散層１６を形成し、ゲート電極１２の側面にサイドウォール１３を形成した後に、ゲート電極１２の両側のシリコン薄膜層２にＮ型不純物を比較的高濃度に拡散させ、サファイア基板１に達するＬＤＤ構造のソース層１４およびドレイン層１５とこれらの間のチャネル領域１０を形成して、本実施例のｎＭＯＳ素子４を形成する。
【００２６】
上記のように、２段階に不純物を注入して形成されたチャネル領域１０を有する本実施例の完全空乏型のｎＭＯＳ素子４のサブスレッショルド特性は、図６に実線で示すように、１回の浅い注入のみで形成されたチャネル領域１０を有するｎＭＯＳ素子４のサブスレッショルド特性（図６の破線）に較べてその傾きの劣化が抑制され、図７に示すように、ドレイン電圧２．５Ｖにおけるゲート電圧０Ｖ時のリーク電流Ｉｏｆｆが低減している。
【００２７】
また、図８に示すように、しきい電圧Ｖｔｈのバラツキ幅も、２段階に不純物を注入した場合（図８に示す×印）は、１回の深い注入のみの場合（図８に示す◆印）に較べて低減しており、１回の浅い注入のみの場合（図８に示す□印）と同等のバラツキ幅になっている。
このように、２段階に不純物を注入してゲート電極１２側と、サファイア基板１とシリコン薄膜層２との界面２０側との不純物の濃度差を小さくし、界面２０側の不純物濃度を高濃度化することにより、チャネル領域１０の界面２０側における反転層２１が形成され難くなり、サブスレッショルド特性の傾きの劣化を抑制して、界面２０側で生じるリーク電流を低減させることが可能になる共に、しきい電圧Ｖｔｈのバラツキ幅を低減することが可能になる。
【００２８】
なお、本実施例では、第２段階の第２不純物の深い注入のときに、注入直後の不純物濃度のピークがシリコン薄膜層２とサファイア基板１との界面２０となるように注入するとして説明したが、第２不純物の注入深さは前記に限らず、注入直後の不純物濃度のピークがシリコン薄膜層２の膜厚Ｔｓｉの半分より深い位置となるように、シリコン薄膜層２の膜厚Ｔｓｉの半分を超え、シリコン薄膜層２とサファイア基板１との界面２０以下の深さとなるように、不純物の種類および加速エネルギを設定して第２不純物としてのＰ型不純物を深く注入するようにしてもよい。要は、シリコン薄膜層２の界面２０側に形成される反転層２１の形成を抑制することが可能な高い不純物濃度が得られる深さであれば、本発明の効果を奏することとなるからである。
【００２９】
以上説明したように、本実施例では、完全空乏型のｎＭＯＳ素子のゲート電極下のチャネル領域を、ソース層およびドレイン層とは逆型のＰ型不純物（第１不純物）を、注入後の不純物濃度のピークがシリコン薄膜層の膜厚Ｔｓｉの半分より浅い位置にとなるように注入し、かつＰ型不純物（第２不純物）を、注入後の不純物濃度のピークが、シリコン薄膜層の膜厚Ｔｓｉの半分より深い位置にとなるように注入して形成するようにしたことによって、シリコン薄膜層の界面側の不純物濃度を高濃度にすることができ、ＳＯＳ基板に形成された完全空乏型のｎＭＯＳ素子のリーク電流を低減することができると共に、シリコン薄膜層の膜厚のバラツキによるしきい電圧のバラツキ幅を低減することができる。
【００３０】
また、Ｐ型不純物（第２不純物）の深い注入のときに、注入後の不純物濃度のピークが、シリコン薄膜層と絶縁基板との界面になるように注入するようにしたことによって、シリコン薄膜層の膜厚方向の不純物濃度分布を略一様にすることができ、ＳＯＳ基板に形成された完全空乏型のｎＭＯＳ素子のリーク電流を更に低減することができると共に、シリコン薄膜層の膜厚のバラツキによるしきい電圧のバラツキ幅を更に低減することができる。
【００３１】
なお、上記実施例においては、チャネル領域への不純物の注入を、第１段階として浅く、第２段階として深く注入するとして説明したが、注入の順序は逆であってもよい。
また、第１不純物と第２不純物とは異なる種類のＰ型不純物であるとして説明したが、同じＰ型不純物であってもよい。この場合には加速エネルギを調整して浅い注入と深い注入との２段階の注入を行うようにするとよい。
【００３２】
また、上記実施例においては、チャネル領域への不純物の注入は、ゲート酸化膜の形成前の行うとして説明したが、ゲート酸化膜の形成後に行うようにしてもよい。
更に、上記実施例においては、ＭＯＳＦＥＴはｎＭＯＳ素子として説明したが、ｐＭＯＳ素子であっても同様である。この場合にチャネル領域はＮ−拡散層として、ソース層およびドレイン層はＰ型の高濃度拡散層として形成される。
【００３３】
更に、上記実施例においては、半導体素子はＭＯＳＦＥＴであるとして説明したが、半導体素子は前記に限らず、ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＦＥＴ）等であってもよい。
更に、上記実施例においては、半導体基板はＳＯＳ基板であるとして説明したが、半導体基板は前記に限らず、絶縁基板としてのクオーツ基板に、薄い単結晶シリコンからなるシリコン薄膜層を形成したＳＯＱ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｑｕａｒｔｚ）基板等であってもよい。
【図面の簡単な説明】
【００３４】
【図１】実施例の半導体素子の断面を示す説明図
【図２】実施例の半導体素子の製造方法を示す説明図
【図３】実施例の不純物の浅い注入における不純物濃度分布を示すグラフ
【図４】実施例の不純物の深い注入における不純物濃度分布を示すグラフ
【図５】実施例の２段階注入後の不純物濃度分布を示すグラフ
【図６】実施例の半導体素子のサブスレッショルド特性を示すグラフ
【図７】実施例の半導体素子のリーク電流を示すグラフ
【図８】実施例の半導体素子のしきい電圧のバラツキ幅を示すグラフ
【図９】従来のＳＯＳ基板およびＳＯＩ基板に形成されたｎＭＯＳ素子のサブスレッショルド特性を示すグラフ
【図１０】従来のＳＯＳ基板におけるサブスレッショルド特性の劣化の要因を示す説明図
【図１１】ＳＯＩ基板における電界の形成状態を示す説明図
【図１２】ＳＯＩ基板に形成されたｎＭＯＳ素子のチャネル領域の不純物注入直後の不純物濃度分布を示すグラフ
【図１３】シリコン薄膜層の膜厚の変化量ΔＴｓｉに対するシリコン薄膜層内の不純物量の変化量を示すグラフ、
【図１４】チャネル領域への不純物の注入深さによるしきい電圧Ｖｔｈのバラツキ幅を示すグラフ
【符号の説明】
【００３５】
１    サファイア基板
２、５３  シリコン薄膜層
３    ＳＯＳ基板
４    ｎＭＯＳ素子
５    素子分離層
６    素子形成領域
１０  チャネル領域
１１  ゲート絶縁膜
１２  ゲート電極
１３  サイドウォール
１４  ソース層
１５  ドレイン層
２０  界面
２１  反転層
３１  パッド酸化膜
３２  シリコン窒化膜
３４  レジストマスク
３５  シリコン酸化膜
５１  シリコン基板
５２  埋込み酸化膜
５４  ＳＯＩ基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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