(57)【要約】【課題】ゲート電極の閾値電圧Ｖｔを狙い値に調整可能にすることができる半導体装置の製造方法を提供する。【解決手段】半導体基板１０〜１３の表面側にトレンチ１４を形成し、このトレンチ１４内にシリコン酸化膜１５、シリコン窒化膜１６、シリコン酸化膜１７からなるＯＮＯ膜１８を形成すると共にＯＮＯ膜１８上にゲート電極２０を形成し、半導体基板１０〜１３の表面および裏面それぞれにソース電極２３および裏面金属電極２４をそれぞれ形成する。この後、ゲート電極２０に電界を印加し、ＯＮＯ膜１８のうちシリコン窒化膜１６に電界を印加することでシリコン窒化膜１６にキャリアを注入してゲート電極２０の閾値電圧Ｖｔを狙い値にシフトする（図３（ｃ））。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板（１０〜１３）の表面に形成されたトレンチ（１４）の側壁に少なくとも第１酸化膜（１５）、窒化膜（１６）によって構成されたゲート絶縁膜（１８）が形成されていると共に、このゲート絶縁膜（１８）上にゲート電極（２０）が形成されたトレンチゲート構造を有しており、
前記半導体基板（１０〜１３）の表面側に形成された第１電極（２３）と裏面側に形成された第２電極（２４）との間に電流を流すように構成された半導体素子が備えられてなる半導体装置の製造方法であって、
前記半導体基板（１０〜１３）の表面側に前記トレンチ（１４）を形成し、このトレンチ（１４）内に前記第１酸化膜（１５）、前記窒化膜（１６）からなる前記ゲート絶縁膜（１８）を形成すると共に前記ゲート絶縁膜（１８）上に前記ゲート電極（２０）を形成し、前記半導体基板（１０〜１３）の表面および裏面それぞれに前記第１電極（２３）および前記第２電極（２４）を形成する工程と、
前記ゲート電極（２０）に電界を印加し、前記ゲート絶縁膜（１８）のうち前記窒化膜（１６）に電界を印加することで前記窒化膜（１６）にキャリアを注入して前記ゲート電極（２０）の閾値電圧Ｖｔを狙い値にシフトする工程と、を含んでいることを特徴とする半導体装置の製造方法。
【請求項２】
前記ゲート絶縁膜（１８）を形成する工程では、前記ゲート絶縁膜（１８）として、第１酸化膜（１５）、窒化膜（１６）、および第２酸化膜（１７）によって構成される三層構造のＯＮＯ膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲート電極の閾値電圧Ｖｔを狙い値に調整可能にした半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来より、トレンチゲート構造を有するＤＭＯＳトランジスタ等の半導体装置が知られている。このような半導体装置では、一般に、例えばドリフト層の表層部にベース層が形成されると共に、ベース層を貫通してドリフト層に達するようにトレンチが形成されている。そして、このトレンチの内壁表面にＳｉＯ２で構成されたゲート絶縁膜とポリシリコンで構成されたゲート電極とが順に形成され、これらトレンチ、ゲート絶縁膜、ゲート電極からなるトレンチゲート構造が構成されたものが広く知られている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記従来の技術では、ゲート電極の閾値電圧Ｖｔは、トレンチの内壁にＳｉＯ２膜を形成する工程条件、及び、チャネルを形成する工程条件で決まってしまい、ゲート電極を形成した後に閾値電圧Ｖｔを調整することができない。すなわち、ＳｉＯ２膜の形成条件、例えば膜厚、もしくは、チャネル形成条件、例えばチャネルＤｏｓｅ量によって閾値電圧Ｖｔが決まってしまい、以後の工程では当該閾値電圧Ｖｔを調整できないという問題がある。
【０００４】
本発明は、上記点に鑑み、ゲート電極の閾値電圧Ｖｔを狙い値に調整可能にすることができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、本発明は、半導体基板（１０〜１３）の表面に形成されたトレンチ（１４）の側壁に少なくとも第１酸化膜（１５）、窒化膜（１６）によって構成されたゲート絶縁膜（１８）が形成されていると共に、このゲート絶縁膜（１８）上にゲート電極（２０）が形成されたトレンチゲート構造を有しており、半導体基板（１０〜１３）の表面側に形成された第１電極（２３）と裏面側に形成された第２電極（２４）との間に電流を流すように構成された半導体素子が備えられてなる半導体装置の製造方法であって、
半導体基板（１０〜１３）の表面側にトレンチ（１４）を形成し、このトレンチ（１４）内に第１酸化膜（１５）、窒化膜（１６）からなるゲート絶縁膜（１８）を形成すると共にゲート絶縁膜（１８）上にゲート電極（２０）を形成し、半導体基板（１０〜１３）の表面および裏面それぞれに第１電極（２３）および第２電極（２４）を形成する工程と、ゲート電極（２０）に電界を印加し、ゲート絶縁膜（１８）のうち窒化膜（１６）に電界を印加することで窒化膜（１６）にキャリアを注入してゲート電極（２０）の閾値電圧Ｖｔを狙い値にシフトする工程と、を含んでいることを特徴とする。
【０００６】
このように、ゲート絶縁膜（１８）のうち窒化膜（１６）にキャリア注入を行うことにより、ゲート電極（２０）の閾値電圧Ｖｔを狙い値にシフトさせることができる。このようにすれば、半導体基板（１０〜１３）に第１電極（２３）および第２電極（２４）を形成した後であっても、ゲート電極（２０）の閾値電圧Ｖｔを調整することができる。
【０００７】
ゲート絶縁膜（１８）を形成する工程では、ゲート絶縁膜（１８）として、第１酸化膜（１５）、窒化膜（１６）、および第２酸化膜（１７）によって構成される三層構造のＯＮＯ膜を形成することができる。
【０００８】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００１０】
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態で示される半導体装置は、パワーＭＯＳＦＥＴ、ＩＧＢＴ等のトレンチゲート構造を持つトランジスタを有したものであるが、本実施形態では、そのトランジスタがＮチャネル型の素子であった場合を例に挙げて以下の説明を行う。
【００１１】
図１は、本発明の一実施形態に係る半導体装置を示した図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図である。図１（ｂ）に示されるように、Ｎ＋型のシリコン基板１０上にＮ−型ドリフト層１１が形成され、その上にチャネル領域を設定するＰ型ベース領域１２が形成されている。また、Ｐ型ベース領域１２の表層部にはＮ＋型ソース領域１３が形成され、これらシリコン基板１０、Ｎ−型ドリフト層１１、Ｐ型ベース領域１２およびＮ＋型ソース領域１３によって半導体基板が構成されている。
【００１２】
この半導体基板には、Ｎ＋型ソース領域１３およびＰ型ベース領域１２を貫通してＮ−型ドリフト層１１に達するようにトレンチ１４が形成されている。本実施形態では、各トレンチ１４のうち一部の内壁にはシリコン酸化膜１５−シリコン窒化膜１６−シリコン酸化膜１７の三層構造膜からなるＯＮＯ膜１８が形成されている。他のトレンチ１４の内壁にはシリコン酸化膜１９のみの単層構造膜が形成されている。
【００１３】
なお、シリコン酸化膜１５は本発明の第１酸化膜に相当し、シリコン酸化膜１７は本発明の第２酸化膜に相当する。また、ＯＮＯ膜１８は本発明のゲート絶縁膜に相当する。
【００１４】
また、トレンチ１４内におけるＯＮＯ膜１８およびシリコン酸化膜１９の表面にはゲート電極２０が形成されている。そして、ゲート電極２０上およびＮ＋型ソース領域１３の上にはＢＰＳＧ等からなる層間絶縁膜２１が形成されている。この層間絶縁膜２１に形成されたコンタクトホール２２を介して、Ｐ型ベース領域１２およびＮ＋型ソース領域１３に電気的に接続されたＡｌからなるソース電極２３が形成されている。そして、シリコン基板１０の裏面には、Ａｌからなるドレイン電極としての裏面金属電極２４が形成されている。
【００１５】
なお、ソース電極２３は本発明の第１電極に相当し、裏面金属電極２４は本発明の第２電極に相当する。
【００１６】
このような構造を有する半導体装置においては、図１（ａ）に示されるように、各トレンチ１４内に形成された各ゲート電極２０は、トレンチ１４によってそれぞれ異なるゲート配線Ｇ１〜Ｇ３に接続されている。すなわち、各ゲート電極２０は、各ゲート配線Ｇ１〜Ｇ３に入力される電圧に応じて駆動されるようになっている。以上が、本実施形態に係る半導体装置の全体構成である。
【００１７】
次に、図１に示される半導体装置の製造方法について、図２および図３に示す工程図を参照して説明する。まず、図２（ａ）に示す工程では、Ｎ＋型のシリコン基板１０をウェハとして用意し、このシリコン基板１０の上にエピタキシャル成長によってＮ−型ドリフト層１１を成膜する。
【００１８】
ついで、マスク材となるシリコン酸化膜３０をＣＶＤ法によって堆積したのち、フォトリソグラフィおよびドライエッチングによってシリコン酸化膜３０をパターニングすることで、シリコン酸化膜３０に開口部を形成する。続いて、パターニングされたシリコン酸化膜３０をマスクとして用いた異方性ドライエッチングにより、Ｎ−型ドリフト層１１にトレンチ１４を形成する。
【００１９】
図２（ｂ）に示す工程では、Ｈ２ＯまたはＯ２雰囲気中での熱酸化により、トレンチ１４の側壁にシリコン酸化膜１５を形成する。続いて、熱酸化の方法によってシリコン酸化膜１５上にシリコン窒化膜１６を形成する。そして、例えば、９５０℃のＨ２ＯまたはＯ２雰囲気中での熱酸化を行うことで、シリコン窒化膜１６の上にシリコン酸化膜１７を形成する。こうして、トレンチ１４の側壁にＯＮＯ膜１８を形成する。
【００２０】
他方、トレンチ１４にシリコン酸化膜１９の単層のみを上記ＯＮＯ膜１８と同時に形成する場合、シリコン窒化膜１６を形成した後、シリコン基板１０上にレジストを形成し、シリコン酸化膜１９の単層のみを形成する場所のみが開口するようにパターニングしてシリコン窒化膜１６を等方性エッチングにより除去する。
【００２１】
図２（ｃ）に示す工程では、トレンチ１４内にポリシリコン膜を形成することでゲート電極２０を形成し、図２（ｄ）に示す工程では、トレンチエッチングでマスク材として用いたシリコン酸化膜３０を除去する。
【００２２】
続いて、図３（ａ）に示す工程では、Ｎ−型ドリフト層１１の所定領域に、Ｐ型ベース領域１２、Ｎ＋型ソース領域１３をイオン注入および熱拡散によって順次形成する。
【００２３】
図３（ｂ）に示す工程では、ＣＶＤ法による層間絶縁膜２１の形成、フォトリソグラフィおよび異方性エッチングによる層間絶縁膜２１へのコンタクトホール２２の形成、スパッタ法によるソース電極２３等の電極形成を行う。そして、シリコン基板１０を裏面研磨することによって厚みを薄くしたのち、裏面金属電極２４の形成を行う。本工程によって、半導体デバイスが完成する。
【００２４】
この後、図３（ｃ）に示す工程では、デバイス完成後の検査工程、もしくは、パッケージング後の検査工程を行う。この場合、トレンチ１４にＯＮＯ膜１８が形成されたトレンチゲート構造のゲート電極２０の閾値電圧Ｖｔを調整する。具体的には、独立した各ゲート電極２０に通常の使用条件より高いバイアス、例えば６ＭＶ／ｃｍの電界を印加し、ＯＮＯ膜１８に高電界を印加する。これにより、ＯＮＯ膜１８中のシリコン窒化膜１６にキャリアを注入して各ゲート電極２０の閾値電圧Ｖｔを狙い値にシフトさせる。
【００２５】
図３（ｄ）に示す工程では、独立した各ゲート電極２０をボンディング等の導電材料で接続する。これにより、通常のＤＭＯＳと同様に扱うことが可能となる。他方、図１（ａ）に示されるように、各ゲート電極２０を異なるゲート配線Ｇ１〜Ｇ３に接続することで、各ゲート電極２０をそれぞれ駆動できるようにすることも可能である。この後、ウェハを個々のチップに分割する。こうして、図１に示すトレンチゲート型のトランジスタが備えられた半導体装置が完成する。
【００２６】
以上説明したように、本実施形態では、トレンチ１４の側壁にＯＮＯ膜１８を形成し、半導体デバイスが完成した後に各ゲート電極２０にそれぞれ通常の使用条件より高いバイアスを印加することでＯＮＯ膜１８のうちシリコン窒化膜１６にキャリア注入を行う。これにより、ゲート電極２０の閾値電圧Ｖｔを狙い値にシフトさせることができる。このように、ウェハ工程が終了し、ソース電極２３や裏面金属電極２４が形成された後であっても、ＯＮＯ膜１８に電界を印加することによってゲート電極２０の閾値電圧Ｖｔを調整することができる。
【００２７】
また、同一チップ内にゲート電極２０の独立した複数のＤＭＯＳセルアレイ領域を形成することにより、領域ごとに閾値電圧Ｖｔを設定することがウェハ完成後も可能となり、ソフトスイッチングに有効である。
【００２８】
（他の実施形態）
ゲート絶縁膜は、ＯＮＯ膜１８ではなく、ポリシリコン膜等を用いたフローティングゲート構造等、キャリアを蓄積できる構造としてもよい。また、ＯＮＯ膜１８のように三層構造である必要はなく、少なくとも窒化膜を含んだゲート絶縁膜をトレンチ１４の側壁に形成すれば良い。すなわち、ゲート絶縁膜を酸化膜および窒化膜で構成したものを採用することができる。
【００２９】
図２および図３に示す製造工程では、先にトレンチ１４を形成し、ゲート電極２０を形成した後にＰ型ベース領域１２やＮ＋型ソース領域１３を形成しているが、トレンチ１４を形成する前にＰ型ベース領域１２やＮ＋型ソース領域１３を形成するようにしても構わない。
【００３０】
上記実施形態では、ＯＮＯ膜１８を形成するに際し、熱酸化を行うことでシリコン酸化膜１５、シリコン窒化膜１６、およびシリコン酸化膜１７を形成しているが、これらをＣＶＤ法によって形成することもできる。
【００３１】
独立したゲート電極２０を持つトレンチを交互に配置しても、ブロックごとに配置しても構わない。
【００３２】
各ゲート電極２０に対して行う閾値電圧Ｖｔのシフトのための高電界印加は、ウェハ完成後ＷＡＴ時に行い、その後、各ゲート電極２０をボンディング等の導電材料で接続し、共通化することもできる。
【００３３】
また、閾値電圧Ｖｔのシフトのための高電界印加は、チップから各電極を導電材料にてパッケージ外へ引き出せるようにしておき、パッケージング後の検査時に行い、その後、各ゲート電極２０をリードフレーム等の導電材料で接続して共通化することもできる。
【００３４】
ゲート電極２０は１つのみで、各チップの閾値電圧Ｖｔのばらつきを検査時に確認後、高電界印加で狙い値に調整し、閾値電圧ＶｔのばらつきのないＤＭＯＳを作成することも可能である。
【００３５】
高電界印加で閾値電圧ＶｔがシフトするＯＮＯ膜１８上のゲート電極２０と閾値電圧Ｖｔがシフトしない酸化膜単層上のゲート電極２０とを組み合わせ、ゲートパッドを共通とすることで、異なる２つの閾値電圧Ｖｔを持つデバイスを作成することも可能である。
【００３６】
上記実施形態では、各ゲート電極２０にそれぞれ高電界を印加して閾値電圧Ｖｔをシフトさせているが、閾値電圧Ｖｔのシフトのためのキャリア注入は、ドレイン−ソース間のアバランシェブレークダウンによって行うこともできる。
【００３７】
上記実施形態では、ウェハ状態で閾値電圧Ｖｔをシフトさせているが、高電界印加時の印加電極選択回路をチップ内やパッケージ内に組み込んでもよい。
【図面の簡単な説明】
【００３８】
【図１】本発明の一実施形態に係る半導体装置を示した図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図である。
【図２】図１に示される半導体装置の製造工程を示した図である。
【図３】図２に続く製造工程を示した図である。
【符号の説明】
【００３９】
１０…シリコン基板、１１…Ｎ−型ドリフト層、１２…Ｐ型ベース領域、１３…Ｎ＋型ソース領域、１４…トレンチ、１５、１７…シリコン酸化膜、１６…シリコン窒化膜、１８…ＯＮＯ膜、２０…ゲート電極、２３…ソース電極、２４…裏面金属電極。
【図１】
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【図２】
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【図３】
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