(57)【要約】【課題】トランジスタサイズの異なるメモリ、ロジックなどを混載する半導体装置において、トランジスタサイズに依存することなく、所望のチャネル幅が得られる拡散層を形成することが可能な半導体装置およびその製造方法を提供する。【解決手段】第１の領域に形成され、第１のゲート電極３を有する第１のトランジスタ素子と、第２の領域に形成され、第１のゲート電極１３よりゲート幅が大きい第２のゲート電極を有する第２のトランジスタ素子と、第１のゲート電極３の側面に形成された第１の側壁４と、第２のゲート電極１３の側面に形成され、第１の側壁４より厚い第２の側壁１４と、第１のゲート電極３、第２のゲート電極１３のそれぞれ直下領域を挟むように形成される第１の拡散層５、第２の拡散層１５を備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の領域に形成され、第１のゲート電極を有する第１のトランジスタ素子と、
第２の領域に形成され、前記第１のゲート電極よりゲート幅が大きい第２のゲート電極を有する第２のトランジスタ素子と、
前記第１のゲート電極の側面に形成された第１の側壁と、
前記第２のゲート電極の側面に形成され、前記第１の側壁より厚い第２の側壁と、
前記第１のゲート電極の直下領域を挟むように形成される第１の拡散層と、
前記第２のゲート電極の直下領域を挟むように形成される第２の拡散層を備えることを特徴とする半導体装置。
【請求項２】
前記第１の拡散層と前記第２の拡散層は、エクステンション拡散層であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のゲート電極の直下領域を挟むように形成される第３の拡散層と、
前記第２のゲート電極の直下領域を挟むように形成される第４の拡散層を備え、
前記第３の拡散層と前記第４の拡散層は、ソース・ドレイン拡散層であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
第１の領域に、第１のゲート電極を形成し、
第２の領域に、前記第１のゲート電極よりサイズが大きい第２のゲート電極を形成し、
前記第１のゲート電極に第１の側壁を形成し、
前記第２のゲート電極に前記第１の側壁より厚い第２の側壁を形成し、
前記第１のゲート電極、前記第２のゲート電極、前記第１の側壁、前記第２の側壁をマスクとして、イオン注入を行い、前記第１のゲート電極の直下領域および前記第２のゲート電極の直下領域をそれぞれ挟むように第１の拡散層を形成することを特徴とする半導体装置の製造方法。
【請求項５】
さらに、前記第１のゲート電極に第３の側壁を形成し、
前記第２のゲート電極に前記第１の側壁より厚い第４の側壁を形成し、
前記第１のゲート電極、前記第２のゲート電極、前記第３の側壁、前記第４の側壁をマスクとして、イオン注入を行い、前記第１のゲート電極の直下領域および前記第２のゲート電極の直下領域をそれぞれ挟むように第２の拡散層を形成することを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばトランジスタサイズの異なるロジックとメモリを混載するシステムＬＳＩなどの半導体装置とその製造方法に関する。
【背景技術】
【０００２】
近年、多数の機能を１つのチップ上に集積したシステムＬＳＩにおいて、電子機器などの小型化、高機能化に伴い、さらなる集積化、高機能化が要求されている。このようなシステムＬＳＩは、種々のロジック、メモリなどから構成されているが、さらなる集積化を図る上で、これらを構成するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）における微細化が必要となる。
【０００３】
ＣＭＯＳは、ＭＯＳ構造のＰ−トランジスタとＮ−トランジスタが結合された回路である。ＭＯＳトランジスタにおいて、その微細化により、ソース−ドレイン間隔、すなわちチャネル長が短くなることにより、ゲート電極によるソース−ドレイン間の電流制御が困難となるいわゆる短チャネル効果が現れることが知られている。そこで、ゲート電極を形成した後に、絶縁膜からなる側壁を形成し、これをマスクとして不純物をイオン注入することにより、エクステンション拡散層を形成したＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造が用いられている。このようなＬＤＤ構造により、短チャネル効果を抑制するとともに、ゲート電極とドレイン領域との間に生じ素子のパフォーマンスに大きな影響を与えるオーバーラップ容量（寄生容量）を抑えることが可能となる。
【０００４】
上述したように、システムＬＳＩにおいては、トランジスタサイズの異なるメモリ、ロジックなどが混載されているが、同時にイオン注入を行うと、形成される拡散層の拡散状況が異なり、実効チャネル長が変動するという現象が生じている。そして、微細化に伴い、短チャネル効果の抑制が困難となり、オーバーラップ容量が増大するとともに、チップの歩留りや、特性が低下することが考えられる。
【０００５】
これまで、同一の電源で駆動するチップでは、ｎ型とｐ型の不純物の拡散速度が異なることから、Ｐ−ＭＯＳとＮ−ＭＯＳのゲート側壁を作り分けることにより、形成される拡散層を制御するという手法が提案されている（例えば特許文献１〜３など参照）。
【特許文献１】特開２００４−１４６８２４号公報（[０００９]、図１など）
【特許文献２】特開２００４−３０３７８９号公報（請求項１、図１など）
【特許文献３】特開２００４−３４９３７２号公報（請求項１、図８など）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、トランジスタサイズの異なるメモリ、ロジックなどを混載する半導体装置において、トランジスタサイズに依存することなく、所望のチャネル幅が得られる拡散層を形成することが可能な半導体装置およびその製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、第１の領域に形成され、第１のゲート電極を有する第１のトランジスタ素子と、第２の領域に形成され、第１のゲート電極よりゲート幅が大きい第２のゲート電極を有する第２のトランジスタ素子と、第１のゲート電極の側面に形成された第１の側壁と、第２のゲート電極の側面に形成され、第１の側壁より厚い第２の側壁と、第１のゲート電極の直下領域を挟むように形成される第１の拡散層と、第２のゲート電極の直下領域を挟むように形成される第２の拡散層を備えることを特徴とする半導体装置が提供される。
【０００８】
本発明の一態様の半導体装置においては、第１の拡散層は、エクステンション拡散層であることが好ましい。
【０００９】
また、本発明の一態様によれば、第１の領域に、第１のゲート電極を形成し、第２の領域に、第１のゲート電極よりサイズが大きい第２のゲート電極を形成し、第１のゲート電極に第１の側壁を形成し、第２のゲート電極に第１の側壁より厚い第２の側壁を形成し、第１のゲート電極、第２のゲート電極、第１の側壁、第２の側壁をマスクとして、イオン注入を行い、第１のゲート電極の直下領域および第２のゲート電極の直下領域をそれぞれ挟むように拡散層を形成することを特徴とする半導体装置の製造方法が提供される。
【００１０】
また、本発明の一態様によれば、第１の領域に、第１のゲート電極を形成し、第２の領域に、第１のゲート電極よりゲート幅が大きい第２のゲート電極を形成し、第２のゲート電極のみに側壁を形成し、第１のゲート電極、第２のゲート電極および側壁をマスクとして、イオン注入を行い、第１のゲート電極の直下領域および第２のゲート電極の直下領域をそれぞれ挟むように第1の拡散層を形成することを特徴とする半導体装置の製造方法が提供される。
【００１１】
また、これら本発明の一態様の半導体装置の製造方法においては、第1の拡散層はエクステンション拡散層であることが好ましい。
【００１２】
また、本発明の一態様によれば、さらに、第１のゲート電極に第３の側壁を形成し、第２のゲート電極に第１の側壁より厚い第４の側壁を形成し、第１のゲート電極、第２のゲート電極、第３の側壁、第４の側壁をマスクとして、イオン注入を行い、第１のゲート電極の直下領域および第２のゲート電極の直下領域をそれぞれ挟むように第２の拡散層を形成することを特徴とする半導体装置の製造方法が提供される。
【００１３】
また、このような本発明の一態様の半導体装置の製造方法においては、第２の拡散層は、ソース・ドレイン拡散層であることが好ましい。
【発明の効果】
【００１４】
本発明の一実施態様によれば、トランジスタサイズの異なるメモリ、ロジックなどを混載する半導体装置において、トランジスタサイズに依存することなく、所望のチャネル幅が得られる拡散層を形成することが可能となる。
【発明を実施するための最良の形態】
【００１５】
以下本発明の実施形態について、図を参照して説明する。
【００１６】
本実施形態の半導体装置であるシステムＬＳＩにおけるＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のＭＯＳＦＥＴ素子の断面図を図１(ａ)に、ロジックのＭＯＳＦＥＴ素子の断面図を図１(ｂ)に、図１(ａ)、図１(ｂ)の上面図をそれぞれ図２ａ、図２ｂに示す。
【００１７】
図に示すように、Ｐ型Ｓｉ基板などの半導体基板１上に、それぞれゲート絶縁膜２、１２を介して、ゲート電極３、１３が形成されている。これらゲート電極３、１３のゲート幅は、ＳＲＡＭにおいて例えばその容量を増大させるために、例えばロジックの１／５〜１／２と、ＳＲＡＭよりロジックの方が大きくなっている。ゲート電極３、１３には、それぞれ側壁４ｂ、４ｃ、１４ａ、１４ｂ、１４ｃが形成されており、ロジックの側壁１４は、ＳＲＡＭの側壁４より側壁１４ａの厚さ分厚くなっている。そして、ゲート電極３の直下領域を挟むように、エクステンション拡散層５およびソース・ドレイン拡散層６が、ゲート電極１３の直下領域を挟むように、浅いエクステンション拡散層１５および高濃度の深いソース・ドレイン拡散層１６が形成され、それぞれＬＤＤ構造が構成されている。
【００１８】
このようなＭＯＳＦＥＴ素子は、以下のようにして形成される。先ず、図３ａ、図３ｂに示すように、Ｐ型Ｓｉ基板などの半導体基板１のＳＲＡＭ領域、ロジック領域を含む全面に、熱酸化などの酸化技術を用いて、シリコン酸化膜を例えば２ｎｍ形成する。その上に、例えばＬＰ−ＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）技術を用いて、ｎ型ポリシリコン膜を例えば１８０ｎｍを形成する。そして、通常のリソグラフィ技術により、レジストを塗布し、露光・現像し、レジストパターンをマスクとして全面にＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）などの異方性エッチングを行うことにより、ゲート酸化膜２、１２およびゲート電極３、１３を形成する。
【００１９】
次いで、図４ａ、図４ｂに示すように、ＣＶＤ技術などにより、ＳＲＡＭ領域、ロジック領域を含む全面に、ＳｉＮなどの絶縁膜を１５ｎｍ形成し、全面ＲＩＥにより、ゲート電極３、１３の側面に自己整合的に側壁４ａ、１４ａを形成する。さらにトランジスタサイズの小さい（ゲート幅の小さい）ＳＲＡＭ領域以外を、通常のリソグラフィ技術によりマスクし、ＳＲＡＭ領域の側壁４ａのみを、ウェットエッチングにより選択的に除去する。
【００２０】
次いで、図５ａ、図５ｂに示すように、同様にして、ＳＲＡＭ領域、ロジック領域を含む全面に、ＳｉＮなどの絶縁膜を１５ｎｍ形成し、全面ＲＩＥにより、ゲート電極３、側壁１４ａの側面に自己整合的に側壁４ｂ、１４ｂを形成する。そして、ソース・ドレイン領域に不純物をイオン注入することにより、それぞれＳＲＡＭ領域、ロジック領域のゲート電極３、１３直下領域を挟むように、浅いエクステンション拡散層５、１５を形成する。
【００２１】
さらに、図６ａ、図６ｂに示すように、同様にして、ＳＲＡＭ領域、ロジック領域を含む全面に、ＳｉＮなどの絶縁膜を１５ｎｍ形成し、全面ＲＩＥにより、ゲート電極３、１３の側面に自己整合的に側壁４ｃ、１４ｃを形成する。
【００２２】
そして、ソース・ドレイン領域に高濃度の不純物をイオン注入することにより、それぞれＳＲＡＭ、ロジックにおけるゲート電極３、１３直下領域を挟むように、深いソース・ドレイン拡散層６、１６を形成し、図１(ａ)、図１(ｂ)に示すようなＬＤＤ構造を備えた半導体装置が形成される。
【００２３】
図７に、このようにして形成されたＳＲＡＭ、ロジックのＭＯＳＦＥＴ素子における閾値電圧（Ｖｔｈ）のゲート長依存性を示す。尚、図８に比較例としてトランジスタサイズ（ゲート幅）により側壁幅を制御しないＳＲＡＭ、ロジックのＭＯＳＦＥＴ素子における閾値電圧のゲート長依存性を示す。
【００２４】
図に示すように、トランジスタサイズ（ゲート幅）により側壁幅を制御しない場合、ゲート幅が大きいロジックにおいて、イオン注入された不純物がゲート電極直下により拡散して、実効チャネル長が小さくなるため、ゲート長が小さくなると閾値が急激に低下してしまう。
【００２５】
しかしながら、トランジスタサイズ（ゲート幅）により側壁幅を制御することにより、ゲート幅が大きいロジックにおいても、ＳＲＡＭのＭＯＳＦＥＴ素子と同等の特性を得ることが可能となる。そして、微細化に伴い、例えばゲート長が０．０４μｍとなった場合においても、所望のチャネル幅を得ることができ、短チャネル効果が抑制されるとともに、オーバーラップ容量の増大を抑え、システムＬＳＩチップの歩留りや特性の低下を抑えることが可能となる。
【００２６】
尚、実施形態においては、エクステンション拡散層５、１５を形成する際に、側壁４ｂ、１４ａ、１４ｂを形成したが、トランジスタサイズの大きい（ゲート幅の大きい）ロジック領域にのみに側壁を形成してもよい。
【００２７】
また、実施形態においては、ゲート幅が異なるＳＲＡＭ領域、ロジック領域で、側壁幅を制御したが、ゲート幅だけではなく、ゲート長が異なる場合でも適用することができる。例えばゲート長を、例えばＳＲＡＭの歩留りの安定性を確保するために、ロジックより大きく（例えばロジックの１．１〜１．５）した場合、これに対応して側壁幅を制御してもよい。例えば、同じゲート長における側壁幅より若干薄い方向にシフトさせることにより、ゲート幅を変動させたときと同様に、同じ条件でイオン注入しても、所望のチャネル幅を
得ることができる。
【００２８】
さらに、実施形態においては、エクステンション拡散層形成時において側壁幅を制御したが、高濃度の深いソース・ドレイン拡散層の形成時においても、拡散状況がゲート幅依存性を有することから、同様に、メモリ、ロジックなどの領域毎に側壁幅を調整してイオン注入を行うことが好ましい。
【００２９】
例えば、図９（ａ）、（ｂ）に示すように、エクステンション拡散層形成時と同様に、側壁幅が異なるように、側壁４ｅ、および側壁１４ｄ、１４ｅを形成した後、ソース・ドレイン領域に高濃度の不純物をイオン注入する。このようにして、拡散状況を制御して、それぞれＳＲＡＭ、ロジックにおけるゲート電極３、１３直下領域を挟むように、所望の位置に深いソース・ドレイン拡散層６’、１６’を形成することが可能である。
【００３０】
また、エクステンション拡散層を形成した後、高濃度の深いソース・ドレイン拡散層を形成しているが、高濃度の深いソース・ドレイン拡散層を形成した後にエクステンション拡散層を形成してもよい。
【００３１】
上述した実施形態において、メモリとしてＳＲＡＭを用いたが、メモリは特にＳＲＡＭに限定されるものではなく、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ、フラッシュメモリなどを用いた場合においても適用することができる。
【００３２】
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の一態様によるＳＲＡＭおよびロジックのＭＯＳＦＥＴ素子の断面図。
【図２ａ】図１(ａ)の上面図。
【図２ｂ】図１(ｂ)の上面図。
【図３ａ】本発明の一態様によるＳＲＡＭのＭＯＳＦＥＴ素子の製造工程を示す断面図。
【図３ｂ】本発明の一態様によるロジックのＭＯＳＦＥＴ素子の製造工程を示す断面図。
【図４ａ】本発明の一態様によるＳＲＡＭのＭＯＳＦＥＴ素子の製造工程を示す断面図。
【図４ｂ】本発明の一態様によるロジックのＭＯＳＦＥＴ素子の製造工程を示す断面図。
【図５ａ】本発明の一態様によるＳＲＡＭのＭＯＳＦＥＴ素子の製造工程を示す断面図。
【図５ｂ】本発明の一態様によるロジックのＭＯＳＦＥＴ素子の製造工程を示す断面図。
【図６ａ】本発明の一態様によるＳＲＡＭのＭＯＳＦＥＴ素子の製造工程を示す断面図。
【図６ｂ】本発明の一態様によるロジックのＭＯＳＦＥＴ素子の製造工程を示す断面図。
【図７】本発明の一態様によるＳＲＡＭ、ロジックのＭＯＳＦＥＴ素子における閾値電圧のゲート長依存性を示す図。
【図８】ＳＲＡＭ、ロジックのＭＯＳＦＥＴ素子における閾値電圧のゲート長依存性の比較例を示す図。
【図９ａ】本発明の一態様によるＳＲＡＭのＭＯＳＦＥＴ素子の断面図。
【図９ｂ】本発明の一態様によるロジックのＭＯＳＦＥＴ素子の断面図。
【符号の説明】
【００３４】
１…半導体基板、２、１２…ゲート絶縁膜、３、１３…ゲート電極、４、１４…側壁、５、１５…エクステンション拡散層、６、１６…ソース・ドレイン拡散層。
【図１】
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【図２ａ】
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【図２ｂ】
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【図３ａ】
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【図３ｂ】
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【図４ａ】
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【図４ｂ】
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【図５ａ】
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【図５ｂ】
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【図６ａ】
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【図６ｂ】
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【図７】
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【図８】
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【図９ａ】
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【図９ｂ】
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