(57)【要約】【課題】微細化に対して有利であり、コンタクト電極の抵抗を低くすることが可能な半導体装置及びその製造法を提供する。【解決手段】選択ゲートトランジスタＳＴの選択ゲート電極ＳＧ、及び周辺トランジスタＴＲの周辺ゲート電極ＴＧを有し、ゲート電極ＳＧ、ＴＧ間の不純物拡散層２８上及びゲート電極側面に第１絶縁膜３０、第１バリア膜３１を有し、第１バリア膜３１上にゲート電極ＳＧ、ＴＧ間を埋める第２絶縁膜３２を有する。ゲート電極ＳＧ、ＴＧ間の不純物拡散層２８上の第１絶縁膜３０及び第１バリア膜３１に第１幅Ａ１で第１方向に伸びるコンタクトホール下部３５ａが、第２絶縁膜３２を貫通して底部がコンタクトホール下部３５ａと連接し、第１方向に第１幅Ａ１よりも大きい第２幅Ａ２を有するコンタクトホール上部３５ｂが設けられ、コンタクトホール下部３５ａ及びコンタクトホール上部３５ｂ内にコンタクト電極３６が設けられている。【選択図】  図２
2008192631.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の一主面上に形成されたゲート電極を挟むように前記半導体基板中に不純物拡散層を形成する工程と、
前記不純物拡散層上及び前記ゲート電極の側面にバリア膜を形成する工程と、
前記不純物拡散層上における前記バリア膜に第１幅を有する溝を形成する工程と、
前記溝内及び前記バリア膜上に絶縁膜を形成する工程と、
前記絶縁膜上に前記第１幅よりも大きい第２幅の開口パターンを有するエッチングマスク膜を形成する工程と、
前記エッチングマスク膜をマスクとして、かつ前記バリア膜をストッパーとしてエッチングを行い、前記絶縁膜を貫通し、底部が前記第１幅よりも大きい前記第２幅を有するコンタクトホール上部を形成し、引き続き前記バリア膜をマスクとして前記溝内の前記絶縁膜をエッチング除去して前記不純物拡散層に達する前記第１幅のコンタクトホール下部を形成する工程と、
前記コンタクトホール上部内及び前記コンタクトホール下部内に導電層を埋め込み、コンタクト電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板の一主面上に形成されたゲート電極を挟むように前記半導体基板中に第１不純物拡散層を形成する工程と、
前記第１不純物拡散層上及び前記ゲート電極の側面にバリア膜を形成する工程と、
前記第１不純物拡散層上における前記バリア膜に第１幅を有する溝を形成する工程と、
前記溝内及び前記バリア膜上に絶縁膜を形成する工程と、
前記絶縁膜上に前記第１幅よりも大きい第２幅の開口パターンを有するエッチングマスク膜を形成する工程と、
前記エッチングマスク膜をマスクとして、かつ前記バリア膜をストッパーとしてエッチングを行い、前記絶縁膜を貫通し、底部が前記第１幅よりも大きい前記第２幅を有するコンタクトホール上部を形成し、引き続き前記バリア膜をマスクとして前記溝内の前記絶縁膜をエッチング除去して前記第１不純物拡散層に達する前記第1幅のコンタクトホール下部を形成する工程と、
前記コンタクトホール上部及び前記コンタクトホール下部を通じて前記第１不純物拡散層に不純物イオンを注入し、前記第１不純物拡散層よりも高濃度の第２不純物拡散層を形成する工程と、
前記コンタクトホール上部内及び前記コンタクトホール下部内に導電層を埋め込み、コンタクト電極を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板と、
前記半導体基板の一主面上に形成された不純物拡散層と、
前記不純物拡散層上に形成された有底筒状構造のバリア膜と、
前記バリア膜内に埋め込まれた絶縁膜と、
前記不純物拡散層上における前記バリア膜に形成された第１幅を有するコンタクトホール下部と、前記絶縁膜を貫通して底部が前記コンタクトホール下部と連接し、かつ前記底部が前記第１幅より大きい第２幅を有するコンタクトホール上部とから構成されたコンタクトホールと、
前記コンタクトホール上部内に導電体が埋め込まれたコンタクト電極と、
を具備することを特徴とする半導体装置。
【請求項４】
半導体基板と、
前記半導体基板の一主面上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極を挟むように前記半導体基板中に形成された不純物拡散層とを有するＭＯＳトランジスタと、
前記不純物拡散層上及び前記ゲート電極の側面に形成されたバリア膜と、
前記バリア膜上に形成された絶縁膜と、
前記不純物拡散層における前記バリア膜に形成された第１幅を有するコンタクトホール下部と、前記絶縁膜を貫通して底部が前記コンタクトホール下部と連接し、かつ前記底部が前記第１幅より大きい第２幅を有するコンタクトホール上部とから構成されたコンタクトホールと、
前記コンタクトホール上部内に導電体が埋め込まれたコンタクト電極と、
を具備することを特徴とする半導体装置。
【請求項５】
半導体基板と、
前記半導体基板上にゲート絶縁膜を介して形成されたセルゲート電極を有する複数のメモリセルトランジスタと、
前記メモリセルトランジスタが互いの不純物拡散層を共有しながら第１方向に配置されたメモリセル列の両側に前記ゲート絶縁膜を介して形成された選択ゲート電極を有する選択ゲートトランジスタと、
前記選択ゲート電極を挟むように前記半導体基板中に形成された不純物拡散層と、
前記選択ゲート電極間の前記不純物拡散層上及び前記選択ゲート電極の側面に形成されたバリア膜と、
前記バリア膜上に前記選択ゲート電極間を埋めるように形成された絶縁膜と、
前記選択ゲート電極間の前記不純物拡散層上における前記バリア膜に形成された前記第１方向に第１幅を有するコンタクトホール下部と、前記絶縁膜を貫通して底部が前記コンタクトホール下部と連接し、かつ前記底部が前記第１方向に前記第１幅よりも大きい第２幅を有するコンタクトホール上部とで構成されたコンタクトホールと、
前記コンタクトホール内に導電体が埋め込まれたコンタクト電極と、
を具備することを特徴とする半導体装置。
【請求項６】
前記コンタクトホール上部の前記底部が、前記バリア膜中に位置することを特徴とする請求項３乃至５のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係わり、特に半導体装置の不純物拡散層を電気的の接続するコンタクト電極の構造及びその製造方法に関する。
【背景技術】
【０００２】
例えば、不揮発性半導体記憶装置の分野では、近年のセルの微細化によって、ビット線とメモリセルアレイのＭＯＳトランジスタの不純物拡散層とを接続するコンタクト電極も微細化が要求されている。
【０００３】
ここで、セルフアライメントコンタクト以外の方法でメモリセルアレイのＭＯＳトランジスタの不純物拡散層に接続されるコンタクト電極を小さくする方法が開示されている（例えば、特許文献１参照。）。
【０００４】
しかし、この方法ではゲート電極の上面付近から不純物拡散層までの間のコンタクト電極の幅が小さくなってしまう。従って、コンタクト電極の抵抗が上昇しビット線に流れる電流が小さくなり、メモリセルトランジスタに記憶されたデータの書き込み及び読み出しが困難になるという問題がある。
【特許文献１】特開２００６−１００４０９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は上記点に鑑み、微細化に対して有利であり、コンタクト電極の抵抗を低くすることが可能な半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
本発明の一態様の半導体装置は、半導体基板と、前記半導体基板の一主面に形成されたゲート絶縁膜と前記ゲート絶縁膜上に形成されたゲート電極と前記ゲート電極を挟むように前記半導体基板中に形成された不純物拡散層とを有するＭＯＳトランジスタと、前記不純物拡散層及び前記ゲート電極側面に形成されたバリア膜と、前記バリア膜上に設けられた絶縁膜と、前記不純物拡散層上の前記バリア膜に形成された第１幅を有するコンタクトホール下部と、前記絶縁膜を貫通して底部が前記コンタクトホール下部と連接し、かつ前記第１幅よりも大きい第２幅を有するコンタクトホール上部とで構成されたコンタクトホールと、前記コンタクトホール内導電体が埋め込まれたコンタクト電極とを具備することを特徴としている。
【発明の効果】
【０００７】
本発明によれば、微細化に対して有利であり、かつコンタクト電極の抵抗を低くすることが可能な半導体装置及びその製造方法が得られる。
【発明を実施するための最良の形態】
【０００８】
以下に図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【０００９】
［第１の実施形態］
第1の実施形態はＮＡＮＤ型不揮発性メモリのメモリセルアレイ及び周辺回路のＭＯＳトランジスタの不純物拡散層に接続されるコンタクト電極を、上部の幅を大きく、下部の幅を小さくした階段構造にし、かつ幅の大きなコンタクト電極の上部を不純物拡散層に近接させることにより、微細化に対して有利であり、かつコンタクト電極の抵抗を低くしたものである。
【００１０】
図１は本発明の第１の実施形態に係るＮＡＮＤ型不揮発性メモリのメモリセルアレイ及び周辺回路を示し模式的な平面図、図２（ａ）は図１のＡ−Ａ線に沿った断面図、図２（ｂ）は図１のＢ−Ｂ線に沿った断面図、図２（ｃ）は図１のＣ−Ｃ線に沿った断面図、図２（ｄ）は図１のＤ−Ｄ線に沿った断面図、図３は図２（ａ）の点線部Ｅを拡大した断面図である。
【００１１】
図１に示すように、半導体基板（図１においては図示せず）の一主面に、メモリセルアレイ１１と周辺回路１２が設けられている。メモリセルアレイ１１には、Ｙ方向に素子領域１３が素子分離絶縁膜１４を介して帯状に複数本並列して設けられ、Ｘ方向にワード線Ｗ１、Ｗ２、・・・、Ｗ８が帯状に複数本並列して設けられ、ワード線Ｗ１、Ｗ８の外側に選択ゲート線ＳＧが設けられ、素子領域１３上にビット線ＢＬ（図示せず）が設けられている。
【００１２】
ビット線ＢＬとワード線Ｗ１、Ｗ２、・・・、Ｗ８の交差部分にそれぞれメモリセルトランジスタＭＴ、ビット線ＢＬと選択ゲート線ＳＧの交差部分にそれぞれアクセスするメモリセルブロックを指定するためのＭＯＳトランジスタ構造を有する選択ゲートトランジスタＳＴが設けられている。ここで、「メモリセルブロック」は任意の選択ゲートトランジスタＳＴで挟まれたメモリセルトランジスタＭＴを含む領域である。
【００１３】
周辺回路１２には、ビット線ＢＬ方向に沿って素子分離絶縁膜１４で囲まれた素子領域１５が設けられ、ワード線Ｗ方向に沿ってゲート電極ＴＧが設けられ、素子領域１５上にビット線ＢＬ（図示せず）が設けられている。素子領域１５とゲート電極ＴＧとの交差部分にＭＯＳトランジスタ構造を有する周辺トランジスタＴＲが設けられている。
【００１４】
ゲート電極ＴＧを挟むように図中Ｙ方向に２つの領域に分けられたそれぞれの素子領域１３上に上層メタル配線（図示せず）と電気的に接続された複数のコンタクト電極３６が形成されている。このコンタクト電極３６はゲート電極ＴＧが伸びる向きと平行に配置されている。ゲート電極ＴＧには素子分離絶縁膜１４上のゲート部２に上層配線（図示せず）に接続されたゲートコンタクト電極３９が形成されている。さらにここで、このＭＯＳトランジスタが形成された領域を周辺回路領域１２と称する。なお、ゲート電極ＴＧは１つしか配置されていないが複数であっても良いし、コンタクト電極３６の数やゲートコンタクト電極３９の数も本実施形態例の数と異なっていても良い。
【００１５】
図２に示すように、メモリセルトランジスタＭＴは、半導体基板２１上に設けられたゲート絶縁膜２２、このゲート絶縁膜２２上に設けられた下層ゲート電極層（浮遊ゲート電極）２３、この下層ゲート電極層２３上に設けられた電極間絶縁膜２４、この電極間絶縁膜２４上に設けられた上層ゲート電極層(制御ゲート電極)２５、この上層ゲート電極層２５上に設けられたシリサイド層２６、この下層ゲート電極層２３を挟むように半導体基板２１中に設けられた、ドレイン及びソースとして働く不純物拡散層２７を備えている。このメモリセルトランジスタＭＴでは、浮遊ゲート電極２３、電極間絶縁膜２４、制御ゲート電極２５によりゲート電極ＭＴ（以下、セルゲート電極と称す）が構成され、また制御ゲート電極２５とシリサイド層２６の積層構造によりワード線Ｗが構成され、浮遊ゲート電極２３は各メモリセルトランジスタＭＴごとに分離されている。
【００１６】
選択ゲートトランジスタＳＴは、半導体基板２１上に設けられたゲート絶縁膜２２、このゲート絶縁膜２２上に設けられた選択ゲート電極ＳＧ、この選択ゲート電極ＳＧ上に設けられたシリサイド層２６、この選択ゲート電極ＳＧを挟むように半導体基板２１中に設けられた、ドレイン及びソースとして働く不純物拡散層２８を備えている。選択ゲート電極ＳＧは上下のゲート電極層２３、２５を有し、上下のゲート電極層２３、２５はその電極層間の電極間絶縁膜２４に設けられた開口部２４ａにより連接されている。また、不純物拡散層２８は、低濃度不純物拡散層２８ａとこの低濃度不純物拡散層２８ａよりも高い不純物濃度の高濃度不純物拡散層２８ｂとを有するＬＤＤ構造となっている。
【００１７】
上記のように、メモリセルトランジスタＭＴはビット線ＢＬ方向に隣接して設けられ、不純物拡散層２７を共有している。さらに、メモリトセルランジスタＭＴは選択ゲートトランジスタＳＴ間に電流経路が直列接続されるように設けられ、選択ゲートトランジスタＳＴにより選択される。さらに、上記選択ゲートトランジスタＳＴ間に直列接続されるメモリセルトランジスタＭＴの数は、例えば、８個、１６個、３２個等の複数であればよく、その数は限定されるものではない。
【００１８】
トランジスタＴＲは、選択ゲートトランジスタＳＴと同様に、半導体基板２１上に設けられたゲート絶縁膜２２、このゲート絶縁膜２２上に設けられたゲート電極ＴＧ、このゲート電極ＴＧ上に設けられたシリサイド層２６、このゲート電極ＴＧを挟むように半導体基板２１中に設けられた、ドレイン及びソースとして働く不純物拡散層２８を備えている。ゲート電極ＴＧは上下のゲート電極層２３、２５を有し、上下のゲート電極層２３、２５は、電極層間の電極間絶縁膜２４に設けられた開口部２４ａにより連接されている。また、不純物拡散層２８は低濃度不純物拡散層２８ａとこの低濃度不純物拡散層２８ａよりも高い不純物濃度の高濃度不純物拡散層２８ｂを有するＬＤＤ構造となっている。
【００１９】
メモリセルトランジスタＭＴのセルゲート電極ＭＴ間、選択ゲートトランジスタＳＴの選択ゲート電極ＳＧ間、及びセルゲート電極ＭＧと選択ゲート電極ＳＧ間を埋めるように、それらの電極間にメモリセル間絶縁層２９がセルゲート電極ＭＧ及び選択ゲート電極ＳＧとほぼ同じ高さ（半導体基板２１の主面からの高さ）に設けられている。
【００２０】
選択ゲートトランジスタＳＴの選択ゲート電極ＳＧ間及び周辺トランジスタＴＲの周辺ゲート電極ＴＧ間において、不純物拡散層２８上面から選択ゲート電極ＳＧ及び周辺ゲート電極ＴＧの側面に沿って第１絶縁膜３０が例えばＵ字構造又はＶ字構造である有底筒状構造に設けられ、この第１絶縁膜３０の内壁に沿って第１バリア膜３１が有底筒状構造に設けられている。ここで、第１絶縁膜３０及び第１バリア膜３１の上端部は、選択ゲート電極ＳＧ及び周辺ゲート電極ＴＧのシリサイド層２６の上面とほぼ同じ高さに設けられている。
【００２１】
また、選択ゲートトランジスタＳＴ及び周辺トランジスタＴＲの不純物拡散層２８上における第１絶縁膜３０及び第１バリア膜３１の有底筒状構造の底面部には、第１幅Ａ１を持って第１方向であるＸ方向に伸び、第１絶縁膜３０高濃度不純物拡散層２８ｂを露出するコンタクトホール下部３５ａが設けられている。
【００２２】
選択ゲート電極ＳＧ及び周辺ゲート電極ＴＧ間を埋めるように、第１バリア膜３１の表面に第２絶縁膜３２が設けられている。ここで、第２絶縁膜３２は、選択ゲート電極ＳＧ及びゲート電極ＴＧ上のシリサイド層２６の上面とほぼ同じ高さに設けられている。
【００２３】
メモリセルトランジスタＭＴのセルゲート電極ＭＧ上面、選択ゲートトランジスタＳＴの選択ゲート電極ＳＧ上面、周辺トランジスタＴＲの周辺ゲート電極ＴＧ上面、メモリセル間絶縁層２９上面、第２絶縁膜３２上面、第１バリア膜３１及び第１絶縁膜３０の上端部を覆うように、第２バリア膜３３が設けられ、この第２バリア膜３３上に第３絶縁膜３４が設けられている。
【００２４】
上記第１絶縁膜３０は、第１バリア膜３１と不純物拡散層２８が、直接、接触すると、例えば第１バリア膜３１への電子トラップの増加する恐れがあり、これを防止するように働く。また、第１バリア膜３１と第２バリア膜３３は、第２絶縁膜３２中のイオンや水分などの物質の拡散を防止するバリアとして働く。加えて、第１バリア膜３１は、シリサイド層２６を形成する際に、第２絶縁膜３２中の物質とシリサイド層２６が反応することを防止するバリアとしても働き、後述するコンタクト電極３６を形成する際のストッパーとしても働く。
【００２５】
選択ゲートトランジスタＳＴの選択ゲート電極ＳＧ間及び周辺トランジスタＴＲの周辺ゲート電極ＴＧに隣接する不純物拡散層２８には、第３絶縁膜３４、第２バリア膜３３及び第２絶縁膜３２を貫通して第１バリア膜３１中に達し、底部がコンタクトホール下部３５ａと連接するコンタクトホール上部３５ｂが設けられている。このコンタクトホール上部３５ｂは、Ｘ方向に交差するＹ方向に第１幅よりも大きい第２幅Ａ２に設けられ、コンタクトホール下部３５ａとコンタクトホール上部３５ｂによりコンタクトホール３５が構成されている。
【００２６】
このコンタクトホール３５内に、導電体が埋め込まれてコンタクト電極３６が設けられ、選択ゲートトランジスタＳＴの不純物拡散層２８とビット線ＢＬ（図示せず）を電気的に接続し、周辺トランジスタＴＲの不純物拡散層２８と配線層（図示せず）とを電気的に接続している。
【００２７】
図３に示されるように、コンタクト電極３６は、第３絶縁膜３４、第２バリア膜３３及び第２絶縁膜３２を貫通して第１バリア膜３１中に底部が位置し、底部がＹ方向に第２幅を有するコンタクトホール上部３５ｂ内及びこのコンタクトホール上部３５ｂの底部の位置からその上面が第２幅Ａ２よりも小さい第１幅Ａ１（Ｗ１＜Ｗ２）を有し、第１バリア膜３１及び第１絶縁膜３０を貫通して高濃度不純物拡散層２８ｂに達するコンタクトホール下部３５ａ内に導電体が埋め込まれることにより形成されている。過言すれば、コンタクト電極３６は、上部コンタクト電極３６ｂの幅が広く、下部コンタクト電極３６ａの幅が狭い階段構造の断面形状で、下部コンタクト電極３６ａの長さが極めて短い長さとなっている。
【００２８】
次に、この第１の実施形態にかかわるＮＡＮＤ型不揮発性メモリの製造方法を図４乃至図１３を用いて説明する。
【００２９】
図４乃至図６、図８乃至図１１、及び図１３は、第１の実施形態に係るＮＡＮＤ型不揮発性メモリの製造工程を模式的に示した断面図で、各図の（ａ）は図１（ａ）のＡ−Ａ線に沿った断面図、各図の（ｂ）は図１（ａ）のＢ−Ｂ線に沿った断面図、各図の（ｃ）は図１（ａ）のＣ−Ｃ線に沿った断面図、各図の（ｄ）は図１（ｂ）のＤ−Ｄ線に沿った断面図である。図７及び図１２は第１及び第２レジストマスクの模式的な平面図である。
【００３０】
図４に示すように、半導体基板２１の一主面上に、例えばシリコン酸化膜（ＳｉＯ２）からなるゲート絶縁膜２２を膜厚５０Åから１００Å程度に形成し、このゲート絶縁膜２２上に、例えば多結晶シリコンからなる下層ゲート電極層２３を膜厚３０ｎｍから５０ｎｍ程度に形成し、例えばシリコンチッ化膜（ＳｉＮ）からなるマスク材（図示せず）を膜厚５０ｎｍから９０ｎｍ程度に形成する。その後、マスク材をパターンニングし、このパターンニングしたマスク材を用いて下層ゲート電極層２３、ゲート絶縁膜２２及び半導体基板２１をエッチングし、半導体基板２１中に達するトレンチ溝を形成し、このトレンチ溝に上面が下層ゲート電極層２３の上面とほぼ等しい素子分離絶縁膜１４を形成する。
【００３１】
その後、マスク材を除去した後、下層ゲート電極層２３と素子分離絶縁膜１４上に、例えばＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜からなる電極間絶縁膜２４を膜厚１２ｎｍから１７ｎｍ程度に形成し、この電極間絶縁膜２４上に、例えば多結晶シリコンからなる上層ゲート電極層２５の一部である第１上層ゲート電極層（図示せず）を膜厚２０ｎｍから７０ｎｍ程度に形成する。
【００３２】
その後、選択ゲートトランジスタＳＴの下層ゲート電極層２３と周辺トランジスタＴＲの下層ゲート電極層２３上の第１上層ゲート電極層及び電極間絶縁膜２４の一部をパターンニングして下層ゲート電極層２３の一部表面を露出するための開口部２４ａを形成する。
【００３３】
その後、電極間絶縁膜２４上に上層ゲート電極層２５の残りである第２上層ゲート電極層（図示せず）を膜厚５０ｎｍから１５０ｎｍ程度に形成する。ここで、選択ゲートトランジスタＳＴの選択ゲート電極ＳＧと周辺トランジスタＴＲの周辺ゲート電極ＴＧの下層ゲート電極層２３と上層ゲート電極層２５は、電極間絶縁膜２４の開口部２４ａを通じて電気的に接続される。
【００３４】
その後、上層ゲート電極層２５、電極間絶縁膜２４、下層ゲート電極層２３及びゲート絶縁膜２２をエッチング加工することにより、下層ゲート電極層（浮遊ゲート電極）２３及び上層電極層（制御ゲート電極）２５を有する２層ゲート電極構造のメモリセルトランジスタＭＴのセルゲート電極ＭＧ、１層ゲート電極構造の選択ゲートトランジスタＳＴの選択ゲート電極ＳＧ及び周辺トランジスタＴＲの周辺ゲート電極ＴＧを同時に形成する。
【００３５】
その後、メモリセルトランジスタＭＴのセルゲート電極ＭＧ間、選択ゲートトランジスタＳＴの選択ゲート電極ＳＧ間及び周辺トランジスタＴＲの周辺ゲート電極ＴＧの両側の半導体基板２１に、これらのゲート電極をマスクにして、例えばヒ素またはリンからなる不純物をイオンインプランテーション法により打ち込み、低濃度の不純物拡散層２７、２８ａを形成する。
【００３６】
次に、図５に示すように、セルゲート電極ＭＧ、選択ゲート電極ＳＧ、周辺ゲート電極ＴＧ、素子分離絶縁膜１４及び不純物拡散層２７、２８ａを覆うように、例えばＴＥＯＳ（ＴｅｔｒａＥｔｈｙｌ  ＯｒｔｈｏＳｉｌｉｃａｔｅ）またはシリコン酸化膜（ＳｉＯ２）からなるメモリセル間絶縁層２９を形成し、異方性エッチングにより選択ゲート電極ＳＧ間及び周辺ゲート電極ＳＧの両側の低濃度不純物拡散層２８ａの表面と各ゲート電極ＭＧ、ＳＧ、ＴＧの上面のメモリセル間絶縁層２９を除去する。この製造工程により、セルゲート電極ＭＧ間、セルゲート電極ＭＧと選択ゲート電極ＳＧとの間がメモリセル間絶縁層２９で埋められる。ここで、メモリセル間絶縁層２９は、メモリセルトランジスタＭＴのセルゲート電極ＭＧとほぼ同じ高さを有する。
【００３７】
その後、レジストマスク（図示せず）で、選択ゲートトランジスタＳＴ及び周辺トランジスタＴＲの低濃度不純物拡散層２８ａにおけるコンタクト電極３６の形成予定領域付近以外を除いた半導体基板２１表面を覆い、レジストマスクをマスクとして、例えばヒ素またはリンからなる不純物をイオンインプランテーション法により打ち込み、選択ゲートトランジスタＳＴの低濃度不純物拡散層２８ａ及び周辺トランジスタＴＲの低濃度不純物拡散層２８ａと重なるように、低濃度不純物拡散層２８ａよりも高い不純物濃度を有する高濃度不純物拡散層２８ｂを形成する。これにより選択ゲートトランジスタＳＴ及び周辺トランジスタＴＲの不純物拡散層２８は、低濃度不純物拡散層２８ａと高濃度不純物拡散層２８ｂからなるＬＤＤ構造を有する。その後、レジストマスクを除去する。なお、高濃度不純物拡散層２８ｂは選択ゲート電極ＳＧ及び周辺ゲート電極ＴＧの側面に形成されたメモリセル間絶縁層２９と自己整合的に形成することもできる。
【００３８】
次に、図６に示すように、不純物拡散層２８、セルゲート電極ＭＧ、選択ゲート電極ＳＧ、周辺ゲート電極ＴＧ及び素子分離絶縁膜１４の表面に、例えばＴＥＯＳ（ＴｅｔｒａＥｔｈｙｌ  ＯｒｔｈｏＳｉｌｉｃａｔｅ）またはシリコン酸化膜（ＳｉＯ２）からなる第１絶縁膜３０を膜厚５ｎｍから３０ｎｍ程度に形成する。ここで、選択ゲート電極ＳＧ及び周辺ゲート電極ＴＧ間においては、第１絶縁膜３０は不純物拡散層２８の表面から選択ゲート電極ＳＧ及び周辺ゲート電極ＴＧの側面に沿った有底筒状構造を有する。
【００３９】
その後、第１絶縁膜３０の表面に、シリコン窒化膜（ＳｉＮ）からなる第１バリア膜３１を膜厚１０ｎｍから５０ｎｍ程度に形成する。ここで、第１バリア膜３１は、選択ゲート電極ＳＧ及び周辺ゲート電極ＴＧ間においては、第１絶縁膜３０と同様に、有底筒状構造を有する。
【００４０】
次に、図７に示すように、半導体基板２１上に、第１レジストマスク４０を形成する。この第１レジストマスク４０は、選択ゲートトランジスタＳＴの選択ゲート電極ＳＧ間においては第１幅Ａ１を持ってＸ方向に伸びる開口部４０ａを有する。また、周辺トランジスタＴＲの周辺ゲート電極ＴＧの両側においては第１幅Ａ１を持ってＸ方向であるチャネル幅方向、すなわち周辺ゲート電極ＴＧに沿って伸びる開口部４０ｂを有する。
【００４１】
次に、図８に示すように、第１レジストマスク４０（図示せず）をマスクにして選択ゲート電極ＳＧ間の不純物拡散層２８上における第１バリア膜３１を第１レジストマスク４０の開口部４０ａを通じてエッチングし、第１幅Ａ１を持ってＸ方向に沿って伸びる溝４１ａを形成し、第１絶縁膜３０の一部表面を露出させる。また、周辺トランジスタＴＲの周辺ゲート電極ＴＧの両側の不純物拡散層２８上における第１バリア膜３１を第１レジストマスク４０の開口部４０ｂを通じてエッチングし、第１幅Ａ１を持ってチャネル幅方向に沿って伸びる溝４１ｂを形成し、第１絶縁膜３０の一部表面を露出させる。その後、第１レジストマスク４０を除去する。また、その後、イオンインプランテーション法により、第１バリア膜３１の溝４１ａ、４１ｂ内における第１絶縁膜３０を貫通し、高濃度不純物拡散層２８ｂを形成し、コンタクト電極３６が接触する拡散層の抵抗を下げることもできる。
【００４２】
次に、図９に示すように、第１バリア膜３１の溝４１ａ、４１ｂ内及び第１バリア膜３１上に、例えばＢＰＳＧ（Ｂｏｒｏｎ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｒａｓｓ）、ＴＥＯＳ、またはＳｉＯ２からなる第２絶縁膜３２を形成する。ここで、第２絶縁膜３２は、溝４１ａ、４１ｂ内、選択ゲート電極ＳＧ間、及び周辺ゲート電極ＴＧの両側の空隙を埋めるように形成される。
【００４３】
次に、図１０に示すように、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により、セルゲート電極ＭＧ、選択ゲート電極ＳＧ、及び周辺ゲート電極ＴＧの上面まで、第２絶縁膜３２、第１バリア膜３１、及び第１絶縁膜３０を研磨し、平坦化する。この時、セルゲート電極ＭＧ、選択ゲート電極ＳＧ、及び周辺ゲート電極ＴＧがストッパーとして働くため、選択ゲート電極ＳＧ及び周辺ゲート電極ＴＧの側面上に形成された第１バリア膜３１及び第１絶縁膜３０と、不純物拡散層２８上に形成された第２絶縁膜３２、第１バリア膜３１、及び第１絶縁膜３０は残存する。また、ＣＭＰによりセルゲート電極ＭＧ、選択ゲート電極ＳＧ、及び周辺ゲート電極ＴＧの上面に形成された第１バリア膜３１をストッパーとして第２絶縁膜３２を平坦化し、その後、ＲＩＥにより第１バリア膜３１と第１絶縁膜３０をエッチングすることも可能である。この場合には、第１バリア膜３１と第１絶縁膜３０をエッチングする際に、第２絶縁膜３２の上部も同時にエッチングされ、第１バリア膜３１と第２絶縁膜３２のエッチングレートよりも第２絶縁膜３２のエッチングレートが大きい場合には、第２絶縁膜３２の上面は、セルゲート電極ＭＧ、選択ゲート電極ＳＧ、及び周辺ゲート電極ＴＧの上面よりも下に位置する。
【００４４】
次に、図１１に示すように、サリサイドプロセスにより、例えばチタン、コバルト、またはニッケルをセルゲート電極ＭＧ、選択ゲート電極ＳＧ、及び周辺ゲート電極ＴＧの上層ゲート電極層２５上に堆積させ、高温で反応させることにより、セルゲート電極ＭＧ、選択ゲート電極ＳＧ、及び周辺ゲート電極ＴＧの上部にシリサイド層２６を形成する。その後、セルゲート電極ＭＧ、選択ゲート電極ＳＧ、及び周辺ゲート電極ＴＧ上と第２絶縁膜３２上と選択ゲート電極ＳＧ及び周辺ゲート電極ＴＧの側面の第１バリア膜３１及び第１絶縁膜３０の端部上とに第２バリア膜３３を第１バリア膜３１と同じ程度の膜厚に形成し、第２バリア膜３３上に第３絶縁膜３４を膜厚２００ｎｍ程度に形成する。
【００４５】
次に、図１２に示すように、第３絶縁膜３４上に第２レジストマスク４２を形成する。この第２レジストマスク４２は、選択ゲートトランジスタＳＴの選択ゲート電極ＳＧ間においてはＹ方向の幅が第１幅Ａ１よりも大きい第２幅Ａ２を持った開口部４２ａを有する。また、周辺トランジスタＴＲの周辺ゲート電極ＴＧの両側においてはＹ方向の幅が第１幅Ａ１よりも大きい第２幅Ａ２を持った開口部４２ｂを有する。なお、第２レジストマスク４２に限らず、ハードマスクを用いることも可能である。
【００４６】
次に、図１３に示すように、第２レジストマスク４２をマスクにして選択ゲート電極ＳＧ間の不純物拡散層２８上における第３絶縁膜３４、第２バリア膜３３、及び第２絶縁膜３２を開口部４２ａを通じて第１バリア膜３１に達するまでエッチングし、コンタクトホール上部３５ｂを形成する。同様に、周辺ゲート電極ＴＧの両側の不純物拡散層２８上における第３絶縁膜３４、第２バリア膜３３、及び第２絶縁膜３２を開口部４２ｂを通じて第１バリア膜３１に達するまでエッチングし、コンタクトホール上部３５ｂを形成する。
【００４７】
次に、図１４に示すように、引き続き第１バリア膜３１をストッパーとして、第１バリア膜３１における溝４１ａ、４１ｂ中の第２絶縁膜３２と第１絶縁膜３０をエッチングし、コンタクトホール下部３５ａを形成する。すなわち、第２レジストマスク４２をマスクとして幅Ａ２を有するコンタクトホール上部３５ｂを形成し、溝４１ａ、４１ｂの位置から第１バリア膜３１をストッパーとしてエッチングをさらに進行させ、溝４１ａ、４１ｂを通じて第２絶縁膜３２と第１絶縁膜３０を貫通し、不純物拡散層２８の表面に達する第１幅Ａ１を有するコンタクトホール下部３５ａを形成する。これにより、コンタクトホール下部３５ａとコンタクトホール上部３５ｂとからなるコンタクトホール３５が形成される。このときストッパーとして用いたコンタクトホール上部３５ｂの底部の第１バリア膜３１の上部がエッチバックされる。この結果、コンタクトホール上部３５ｂの底部は第１バリア膜３１中に位置し、コンタクトホール下部３５ａとは第１バリア膜３１中において連接された構造になっている。
【００４８】
次に、第２レジストマスク４２を除去した後、コンタクトホール３５内に、例えば銅、アルミニウム、タングステン、またはポリシリコンからなる導電体を埋め込むことにより、コンタクト電極３６を形成する。このコンタクト電極３６は、コンタクトホール下部３５ａ内設けられた下部コンタクト電極３６ａとコンタクトホール上部３５ｂ内に設けられた上部コンタクト電極３６ｂとを有する。なお、ポリシリコンは、不純物がドープされているものであっても良い。その後、第３絶縁膜３４上には、選択ゲートトランジスタＳＴのコンタクト電極３６と電気的に接続されるビット線（図示せず）が形成され、また周辺トランジスタＴＲのコンタクト電極３６と電気的に接続される配線層（図示せず）が形成され、図１及び図２に示すＮＡＮＤ型不揮発性メモリが製造される。
【００４９】
上記本実施形態では、大きい幅Ａ２を有するコンタクトホール上部３５ｂは、ビット線方向（Ｙ方向）に沿った方向において、第３絶縁膜３４、第２バリア膜３３、及び第２絶縁膜３２を貫通し、かつその底部が不純物拡散層２８上の第１バリア膜３１中に位置するように形成されている。また、幅Ａ２よりも小さい幅Ａ１（Ａ１＜Ａ２）を有するコンタクトホール下部３５ａは、第１バリア膜３１中のコンタクトホール上部３５ｂの底部の位置から膜厚の小さい第１絶縁膜３０を貫通して不純物拡散層２８に達するように形成されている。そのため、下部コンタクト電極３６ａの幅Ａ１は小さく設けられ、不純物拡散層２８との電気的な接続を確保しつつ、コンタクト径の微細化ができると共に、大きい幅Ａ２の上部コンタクトホール上部３５ｂの底部が第１バリア膜３１中に位置するように設けられているため、コンタクト抵抗を低くすることができる。
【００５０】
また、コンタクトホール３５のエッチング形成に際して、第２バリア膜３３をストッパーとして用いる場合は、第１バリア膜３１のエッチングを防止するために、第２バリア膜３３の膜厚を第１バリア膜３１よりも厚くする必要がある。しかし、第１バリア膜３１をストッパーとして用いる本実施形態では、上記のような制限が無く、第２バリア膜３３の膜厚を第１バリア膜３１と同じ膜厚にすることができる。従って、コンタクトホール上部３５ｂの上面から底部間での長さを短くすることができ、さらにコンタクト抵抗を低くすることができる。
【００５１】
また、選択ゲートトランジスタＳＴ及び周辺トランジスタＴＲの第１高濃度不純物拡散層２８ｂは、最終的にコンタクトホール下部３５ａとなる第１バリア膜３１の溝４１ａ、４１ｂを通じて形成され、その結果、選択ゲート電極ＳＧ間及び周辺ゲート電極ＴＧ間の中間位置に形成されているため、カットオフ時のリーク電流の増加及びジャンクションリークの増加を効果的に防ぐことができる。
【００５２】
また、第１幅Ａ１よりも大きい第２幅Ａ２を有する開口部４２ａ、４２ｂを通じて第２絶縁膜３２をエッチングするため、第２絶縁膜３２のエッチングレートは、第１幅Ａ１の開口部を通じてエッチングする場合に比べて速くなる。従って、コンタクトホール３５の形成時間が短くなり製造時間の短縮ができる。
【００５３】
なお、上記実施形態において、第２バリア膜３３と第１バリア膜３１とは、異なる材質で形成してよい。
【００５４】
また、第１絶縁膜３０を介さず、直接、第１バリア膜３１を不純物拡散層２８の表面に形成しても本実施形態と同様の効果が得られる。また、選択ゲートトランジスタＳＴの選択ゲート電極ＳＧ及び周辺トランジスタＴＲの周辺ゲート電極ＴＧ上のシリサイド層２６は、メタル層に代えてもよく、また形成しなくてもよい。
【００５５】
また、コンタクトホール上部３５ｂとコンタクトホール下部３５ａは、別々に形成することも可能である。また、周辺トランジスタＴＲにおけるコンタクト電極３６の個数は本実施形態に限定されるものではない。また、選択ゲートトランジスタＳＴと周辺トランジスタＴＲはｎ型、ｐ型どちらでもよく、選択ゲートトランジスタＳＴと周辺トランジスタＴＲの不純物拡散層２８はＬＤＤ構造でなくてもよく、またこの不純物拡散層２８にパンチスルーストッパーを形成することも可能である。
【００５６】
［第２の実施形態］
第２の実施形態は、ＮＡＮＤ型不揮発性メモリの製造方法において、第２レジストマスクのコンタクトホールを形成するための開口部が所定位置からずれた場合でも、選択ゲートトランジスタＳＴ及び周辺トランジスタＴＲの電気的特性の変動を防止するものである。
【００５７】
図１５は本発明の第２の実施形態に係るＮＡＮＤ型不揮発性メモリの製造工程において、第２レジストマスクの開口部がＹ方向にずれた状態を示す第２レジストマスクの模式的な平面図、図１６及び図１７は図１５の第２レジストマスクによるＮＡＮＤ型不揮発性メモリの製造工程を示す断面図で、図１６及び図１７（ａ）は図１５（ａ）のＡ−Ａ線に沿った断面図、図１６及び図１７（ｂ）は図１５（ａ）のＢ−Ｂ線に沿った断面図、図１６及び図１７（ｃ）は図１５（ａ）のＣ−Ｃ線に沿った断面図、図１６及び図１７（ｄ）は図１５（ｂ）のＤ−Ｄ線に沿った断面図である。以下、上記第１の実施形態と同じ、または類似の部分に同じ符号を付記し、本実施形態の特徴部分のみを説明する。
【００５８】
図１５に示すように、本実施形態では、第２レジストマスク４２において、コンタクトホールを形成するための開口部４３ａ、４３ｂがリソグラフィーを用いたパターンニングの際に、Ｙ向き＋方向に位置ずれを起しているものとする。すなわち、Ｙ方向の幅が第１幅Ａ１よりも大きい第２幅Ａ２を有する開口部４３ａ、４３ｂと第１バリア膜３１上に形成された第１幅Ａ１を持ってＸ方向に伸びる溝４１ａ、４１ｂが不整合を起しているものとする。
【００５９】
そのため、図１６に示すように、この第２レジストマスク４２を用いて、第３絶縁膜３４、第２バリア膜３３、及び第２絶縁膜３２を貫通してコンタクトホール上部３５ｂを形成すると、開口部４３ａ、４３ｂがＹ向き＋方向に位置ずれを起しているため、コンタクトホール上部３５ｂは、選択ゲート電極ＳＧ及び周辺デート電極ＴＧ側に片寄る。しかし、コンタクトホール下部３５ａは、第１バリア膜３１をストッパーとしてエッチングされるため、選択ゲート電極ＳＧ間及び周辺ゲート電極ＴＧ間の中間位置にいずれも形成される。
【００６０】
図１７に示すように、第２レジストマスク４２を除去した後、コンタクトホール上部３５ｂ内及びコンタクトホール下部３５ａ内に、連続的に、例えば銅、アルミニウム、タングステン、またはポリシリコンからなる導電体を埋め込むことにより、コンタクト電極３６が形成される。コンタクト電極３６のうち、上部コンタクト電極３６ｂは、選択ゲート電極ＳＧ及び周辺ゲート電極ＴＧ側に片寄っているが、下部コンタクト電極３６ａは、選択ゲート電極ＳＧ間及び周辺ゲート電極ＴＧ間の中間位置にいずれも形成されている。
【００６１】
本実施形態においても、上記第１の実施形態と同様の効果が得られる。また第２レジストマスク４２において、コンタクトホールを形成するための開口部４３ａ、４３ｂが所定位置からずれている場合でも、コンタクトホール下部３５ａが選択ゲート電極ＳＧ間及び周辺ゲート電極ＴＧ間の中間位置にいずれも形成されるため、不純物拡散層２８と接触するコンタクトホール下部３５ａが選択ゲート電極ＳＧ及び周辺ゲート電極ＴＧに接近することにより生じるカットオフ時のリーク電流の増加を防ぐことができる。
【００６２】
また、コンタクトホール下部３５ａの端部から選択ゲート電極ＳＧ及び周辺ゲート電極ＴＧの距離はコンタクトホール上部３５ｂの端部からの距離よりも長い。従って、不純物拡散層２８と接触するコンタクトホール下部３５ａはコンタクトホール上部３５ｂより選択ゲート電極ＳＧ及び周辺ゲート電極ＴＧに接近しにくくカットオフ時のリーク電流の増加を防ぐことができる。すなわち、第２レジストマスク４２の所定位置からの合わせ余裕は第１レジストマスク４０より大きくなる。
【００６３】
また、コンタクトホール上部３５ｂの底部と不純物拡散層２８の間には第１絶縁膜３０と第１バリア膜３１が介在しているため、コンタクト電極３６に電圧を加えたとき、コンタクトホール上部３５ｂの底部と不純物拡散層２８との間の電界が第１絶縁膜３０と第１バリア膜３１によって緩和される。従って、コンタクトホール上部３５ｂが選択ゲート電極ＳＧ及び周辺ゲート電極ＴＧ側に片寄り、コンタクトホール上部３５ｂの底部が低濃度不純物拡散層２８ａと高濃度不純物拡散層２８ｂの重なった部分の上に設けられた場合でも、ジャンクションリークの増加を防ぐことができる。
【００６４】
また、リソグラフィー時の異常露光により第２レジストマスク４２の開口部４３ａ、４３ｂが大きくなった場合にも同様の効果が得られる。
【００６５】
［第３の実施形態］
第３の実施形態は、ＮＡＮＤ型不揮発性メモリにおいて、コンタクトホールを用いてさらに高濃度不純物拡散層を自己整合的に形成し、選択ゲートトランジスタＳＴ及び周辺トランジスタＴＲの電気的特性の変動を防止するものである。
【００６６】
図１８は第３の実施形態に係るＮＡＮＤ型不揮発性メモリの構造を模式的に示す断面図で、図１８（ａ）は図１のＡ−Ａ線に沿った断面図、図１８（ｂ）は図１のＢ−Ｂ線に沿った断面図、図１８（ｃ）は図１のＣ−Ｃ線に沿った断面図、図１８（ｄ）は図１のＤ−Ｄ線に沿った断面図である。以下、上記第１の実施形態と同じ、または類似の部分に同じ符号を付記し、本実施形態の特徴部分のみを説明する。
【００６７】
図１８に示すように、選択ゲートトランジスタＳＴの選択ゲート電極ＳＧ間及び周辺トランジスタＴＲの周辺ゲート電極ＴＧ間の不純物拡散層２８は、半導体基板２１中に設けられた低濃度不純物拡散層２８ａと、この低濃度不純物拡散層２８ａに一部重ねて設けられた第１高濃度不純物拡散層２８ｂと、この第１高濃度不純物拡散層２８ｂに一部重ねて設けられた、第１高濃度不純物拡散層２８ｂと同程度以上の不純物濃度を有する第２高濃度不純物拡散層２８ｃを有している。
【００６８】
すなわち、選択ゲート電極ＳＧ及び周辺ゲート電極ＴＧとコンタクト電極３６との間には、低濃度不純物拡散層２８ａと第１高濃度不純物拡散層２８ｂとが設けられ、コンタクト電極３６と接触する半導体基板２１の部分には、第２高濃度不純物拡散層２８ｃが設けられている。上述以外の構造は第１の実施形態と同じである。
【００６９】
次に、この第３の実施形態にかかわるＮＡＮＤ型不揮発性メモリの製造方法を図１９及び図２０を用いて説明する。
【００７０】
図１９及び図２０は第３の実施形態に係るＮＡＮＤ型不揮発性メモリの製造工程を模式的に示した断面図で、図１９及び図２０（ａ）は図１（ａ）のＡ−Ａ線に沿った断面図、図１９及び図２０（ｂ）は図１（ａ）のＢ−Ｂ線に沿った断面図、図１９及び図２０（ｃ）は図１（ａ）のＣ−Ｃ線に沿った断面図、図１９及び図２０（ｄ）は図１（ｂ）のＤ−Ｄ線に沿った断面図である。
【００７１】
まず、第１の実施の形態と同様の工程を経て、セルゲート電極ＭＧ間、選択ゲート電極ＳＧとセルゲート電極ＭＧとの間にメモリセル間絶縁層２９を埋め込み形成し、選択ゲート電極ＳＧ及び周辺ゲート電極ＴＧの側面にメモリセル間絶縁層２９を形成する。
【００７２】
次に、図１９に示すように、選択ゲート電極ＳＧ及び周辺ゲート電極ＴＧの側壁のメモリセル間絶縁層２９をマスクとして自己整合的に、例えばヒ素またはリンからなる不純物をイオンインプランテーション法により、選択ゲートトランジスタＳＴと周辺トランジスタＴＲの低濃度不純物拡散層２８ａ中に、この低濃度不純物拡散層２８ａの不純物濃度よりも高い不純物濃度を有する第１高濃度不純物拡散層２８ｂを形成する。以降の工程からコンタクトホール下部３５ａを形成する工程までは第１の実施の形態と同様であるため説明は省略する。
【００７３】
次に、図２０に示すように、コンタクトホール上部３５ｂ内及びコンタクトホール下部３５ａを通じて、例えばヒ素またはリンからなる不純物をイオンインプランテーション法により打ち込み、選択ゲートトランジスタＳＴと周辺トランジスタＴＲの第１高濃度不純物拡散層２８ｂ中に、この第１高濃度不純物拡散層２８ｂの不純物濃度と同程度以上の不純物濃度を有する第２高濃度不純物拡散層２８ｃを自己整合的に形成する。ここで、選択ゲート電極ＳＧ及び周辺ゲート電極ＴＧとコンタクトホール下部３５ａとの間の低濃度不純物拡散層２８ａ及び第１高濃度不純物拡散層２８ｂの不純物濃度は、コンタクトホール下部３５ａ付近の第２高濃度不純物拡散層２８ｃの不純物濃度よりも低くなっている。従って、不純物拡散層２８はＬＤＤ構造となる。以降の工程は、第１の実施の形態と同様であるため説明を省略する。
【００７４】
本実施形態においても、上記第１の実施形態と同様の効果が得られる。また、第２高濃度不純物拡散層２８ｃは、コンタクトホール下部３５ａにより自己整合的に形成するため、コンタクト電極３６との位置ずれが発生しない。従って、コンタクトホール幅のばらつきによる選択ゲートトランジスタＳＴ及び周辺トランジスタＴＲの電気的特性が変動する恐れがない。また、第２高濃度不純物拡散層２８ｃの不純物濃度を高くすることにより、コンタクト電極３６と不純物拡散層２８の接触抵抗を下げることができる。
【００７５】
なお、本実施の形態において、第２高濃度不純物拡散層２８ｃは、コンタクト電極３６の導電体に不純物がドープされたポリシリコンを用い熱拡散により半導体基板２１中に拡散して形成することも可能である。
【００７６】
また、第１高濃度不純物拡散層２８ｂは、省略してもよく、不純物拡散層２８にパンチスルーストッパーを形成することも可能であり、第１高濃度不純物拡散層２８ｂの不純物濃度を第２高濃度不純物拡散層２８ｃの不純物濃度よりも低くし、低濃度不純物拡散層２８ａと第１高濃度不純物拡散層２８ｂで第２高濃度不純物拡散層２８ｃを覆う構造にすることにより、不純物拡散層２８がＤｏｕｂｌｅ  Ｄｉｆｆｕｓｅｄ  Ｄｒａｉｎ（ＤＤＤ）構造を有する選択ゲートトランジスタＳＴ及び周辺トランジスタＴＲを形成することもできる。
【００７７】
また、上記第２の実施の形態のように、第２レジストマスク４２の開口部４３ａ、４３ｂが所定位置よりずれている場合でも、図２１に示すように、コンタクトホール下部３５ａの底部は選択ゲート電極ＳＧ間及び周辺ゲート電極ＴＧ間の中間位置にいずれも形成される。従って、このコンタクトホール下部３５ａにより自己整合的に形成される第２高濃度不純物拡散層２８ｃも選択ゲート電極ＳＧ間及び周辺ゲート電極ＴＧ間の中間位置にいずれも形成されるため、カットオフ時のリーク電流の増加及びジャンクションリークの増加の増加を効果的に防ぐことができる。
【００７８】
［第４の実施形態］
第４の実施形態は、ＮＡＮＤ型不揮発性メモリの製造方法において、第１バリア膜上に溝を形成した後に、この溝を通じて第２高濃度不純物拡散層を自己整合的に形成することにより、選択ゲートトランジスタＳＴ及び周辺トランジスタＴＲの電気的特性の変動を防止するものである。
【００７９】
図２２乃至図２５は第４の実施形態に係るＮＡＮＤ型不揮発性メモリの製造工程の模式的な断面図で、各図の（ａ）は図１のＡ−Ａ線に沿った断面図、各図の（ｂ）は図１のＢ−Ｂ線に沿った断面図、各図の（ｃ）は図１のＣ−Ｃ線に沿った断面図、各図の（ｄ）は図１のＤ−Ｄ線に沿った断面図である。以下、上記第１の実施形態と同じ、または類似の部分については同じ符号を付記し、本実施形態の特徴部分のみを説明する。
【００８０】
まず、第１の実施形態と同様の工程を経て、第１絶縁膜３０の表面に第１バリア膜３１を形成する。次に、図２２に示すように、第１レジストマスク４０（図示せず）をマスクにして、選択ゲート電極ＳＧ間及び周辺ゲート電極ＴＧ間における第１バリア膜３１及び第１絶縁膜３０をエッチングし、第１幅Ａ１を持ってＸ方向に伸びる溝４１ａ、４１ｂを形成し、不純物拡散層２８の表面を露出させる。
【００８１】
その後、この溝４１ａ、４１ｂを通じて自己整合的に、例えばヒ素またはリンからなる不純物をイオンインプランテーション法により、選択ゲートトランジスタＳＴ及び周辺トランジスタＴＲの第１高濃度不純物拡散層２８ｂに打ち込み、第１高濃度不純物拡散層２８ｂの不純物濃度と同程度以上の不純物濃度を有する第２高濃度不純物拡散層２８ｃを第１高濃度不純物拡散層２８ｂに一部重ねて形成する。その後、第１レジストマスク４０を除去する。なお、第２高濃度不純物拡散層２８ｃと第１レジストマスク４０を除去した後に、第１バリア膜３１をマスクとしてイオンインプランテーション法により打ち込むことにより形成してもよい。
【００８２】
次に、図２３に示すように、コンタクトホール下部３５ａ内と第１バリア膜３１上に、第２絶縁膜３２を形成する。以降の工程から第３絶縁膜３４上にパターンニングされた第２レジストマスク４２を形成する工程までは、上記第１の実施形態と同様であるため説明を省略する。
【００８３】
次に、図２４に示すように、この第２レジストマスク４２をマスクとして、選択ゲート電極ＳＧ間及び周辺ゲート電極ＴＧ間の不純物拡散層２８上における第３絶縁膜３４、第２バリア膜３３、及び第２絶縁膜３２を開口部４２ａを通じて第１バリア膜３１に達するまでエッチングし、コンタクトホール上部３５ｂを形成する。
【００８４】
次に、図２５に示すように、引き続き第１バリア膜３１をストッパーとしてエッチングをさらに進行させ、溝４１ａ、４１ｂ内の第２絶縁膜３２を除去して第２高濃度不純物拡散層２８ｃの表面に達し、かつ第１幅Ａ１を有するコンタクトホール下部３５ａを形成する。このときコンタクトホール上部３５ｂの底部の第１バリア膜３１の上部がエッチバックされ、コンタクトホール上部３５ｂの底部は第１バリア膜３１中に位置する。以降の工程は、第１の実施形態と同様であるため説明を省略する。
【００８５】
本実施形態においても、上記第１の実施啓太と同様の効果が得られる。また、第２高濃度不純物拡散層２８ｃは、コンタクトホール下部３５ａと自己整合的に形成しているので、コンタクトホール下部３５ａの底部と第２高濃度不純物拡散層２８ｃとの位置ずれが発生しない。従って、コンタクトホール幅のばらつきによる選択ゲートトランジスタＳＴ及び周辺トランジスタＴＲの電気的特性が変動する恐れがない。
【００８６】
また、第２レジストマスクの開口部４２ａ、４２ｂが所定位置よりずれている場合でも、コンタクトホール下部３５ａの底部は選択ゲート電極ＳＧ間及び周辺ゲート電極ＴＧ間の中間位置にいずれも形成される。従って、このコンタクトホール下部３５ａにより自己整合的に形成される第２高濃度不純物拡散層２８ｃも選択ゲート電極ＳＧ間及び周辺ゲート電極ＴＧ間の中間位置にいずれも形成されるため、カットオフ時のリーク電流の増加及びジャンクションリークの増加の増加を効果的に防ぐことができる。
【００８７】
なお、本実施形態において、第１高濃度不純物拡散層２８ｂはなくてもよく、また、不純物拡散層２８にパンチスルーストッパーを形成することも可能であり、第１高濃度不純物拡散層２８ｂを第２高濃度不純物拡散層２８ｃよりも低濃度にし、低濃度不純物拡散層２８ａと第１高濃度不純物拡散層２８ｂで第２高濃度不純物拡散層２８ｃを覆う構造にすることにより、不純物拡散層２８がＤＤＤ構造を有する選択ゲートトランジスタ及び周辺トランジスタを形成してもよい。
【００８８】
［第５の実施形態］
第５の実施形態はＮＡＮＤ型不揮発性メモリにおいて、選択ゲートトランジスタのコンタクト電極を階段構造にし、周辺トランジスタのコンタクト電極を周知のストレート構造にしたことを特徴とするものである。
【００８９】
図２６は第５の実施形態に係るＮＡＮＤ型不揮発性メモリを模式的に示す断面図で、図２６（ａ）は図１のＡ−Ａ線に沿った断面図、図２６（ｂ）は図１のＢ−Ｂ線に沿った断面図、図２６（ｃ）は図１のＣ−Ｃ線に沿った断面図、図２６（ｄ）は図１のＤ−Ｄ線に沿った断面図である。以下、上記第１の実施形態と同じ、または類似の部分については同じ符号を付記し、本実施形態の特徴部分のみを説明する。
【００９０】
本実施形態では、図２６（ｄ）に示すように、周辺トランジスタＴＲにおけるコンタクトホール３７は、第３絶縁膜３４、第２バリア膜３３、第２絶縁膜３２、第１バリア膜３１、及び第１絶縁膜３０を貫通して底部が第１高濃度不純物拡散層２８ｂに達している。このコンタクトホール３７は、上部から第１高濃度不純物拡散層２８ｂと接触する底部にかけて第１幅Ａ１よりも大きい第２幅Ａ２を有するストレート構造となっている。このコンタクトホール３７内に導電体が埋め込まれてコンタクト電極３８が形成される。上述以外の構造は、上記第１の実施形態と同じである。
【００９１】
図２７乃至図３０は、第５の実施形態に係るＮＡＮＤ型不揮発性メモリの製造工程を模式的に示した図面で、図２７は第１レジストマスクを示す模式的な平面図、図２８乃至図３０の各（ａ）は図２７（ａ）のＡ−Ａ線に沿った断面図、図２８乃至図３０の各（ｂ）は図２７（ａ）のＢ−Ｂ線に沿った断面図、図２８乃至図３０の各（ｃ）は図２７（ａ）のＣ−Ｃ線に沿った断面図、図２８乃至図３０の各（ｄ）は図２７（ｂ）のＤ−Ｄ線に沿った断面図である。
【００９２】
まず、上記第１の実施の形態と同様の工程を経て、第１絶縁膜３０の表面に第１バリア膜３１を形成する。次に、図２７（ａ）に示すように、第１バリア膜３１上に第１レジストマスク４０を形成する。この第１レジストマスク４０は、選択ゲート電極ＳＧ間においては第１幅Ａ１を持ってＸ方向に伸びる開口部４０ａを有する。一方、図２７（ｂ）に示すように、周辺ゲート電極ＴＧの両側においては、不純物拡散層２８のほぼ全面を露出させるための開口部４４を有する。なお、この開口部４４は、不純物拡散層２８と素子分離絶縁膜１４とにまたがって形成してもよく、不純物拡散層２８と周辺ゲート電極ＴＧとにまたがって形成することも可能である。
【００９３】
次に、図２８（ａ）に示すように、第１レジストマスク４０をマスクにして、選択ゲート電極ＳＧ間の不純物拡散層２８上における第１バリア膜３１をエッチングし、第１バリア膜３１に第１幅Ａ１を持ってＸ方向に伸びる溝４１ａを形成し、第１絶縁膜３０の一部表面を露出させる。一方、図２８（ｄ）に示すように、周辺ゲート電極ＴＧの両側の不純物拡散層２８上における第１バリア膜３１をエッチング除去し、周辺ゲート電極ＴＧ側面に第１バリア膜３１を残して不純物拡散層２８上の第１絶縁膜３０のほぼ全面を露出させる。以降の工程からコンタクトホール下部３５ａを形成する工程までは上記第１の実施形態と同様であるため説明を省略する。
【００９４】
次に、図２９（ａ）に示すように、選択ゲート電極ＳＧ間及び周辺ゲート電極ＴＧの両側においてＹ方向の幅が第１幅Ａ１よりも大きい第２幅Ａ２の開口部４２ａ、４２ｂを有する第２レジストマスク４２を第３絶縁膜３４上に形成し、この第２レジストマスク４２をマスクにして、選択ゲート電極ＳＧ間及び周辺ゲート電極ＴＧの両側の不純物拡散層２８上における第３絶縁膜３４、第２バリア膜３３、及び第２絶縁膜３２を開口部４２ａ、４２ｂを通じてエッチングし、上部から底部までほぼ第２幅Ａ２を有するコンタクトホール上部３５ｂを形成する。なお、周辺ゲート電極ＴＧにおける第２レジストマスク４２における開口部４２ｂは、第２幅Ａ２よりも大きくてもよい。
【００９５】
次に、図３０（ａ）に示すように、選択ゲート電極ＳＧ間においては、引き続き第１バリア膜３１をストッパーとして溝４１ａ内の第２絶縁膜３２及び第１絶縁膜３０をエッチング除去し、第１幅Ａ１を有するコンタクトホール下部３５ａを形成する。一方、図３０（ｄ）に示すように、周辺ゲート電極ＴＧの両側においては、コンタクトホール上部３５ｂを通じて第２絶縁膜３２及び第１絶縁膜３０をエッチングして上部から底部にかけてほぼ同じ第２幅Ａ２を有するストレート構造のコンタクトホール３７を形成する。
【００９６】
以降の工程は、上記第１の実施形態と同様であるため説明を省略する。
【００９７】
本実施形態においても、上記第１の実施形態と同様の効果を得ることができる。また、微細化必要性が高い選択ゲートトランジスタＳＴを階構造のコンタクト電極３６に、微細化必要性が低く、かつ高速動作速度が要求される周辺トランジスタＴＲを周知のストレート構造のコンタクト電極３８にすることができる。
【００９８】
なお、本実施形態において、階段構造のコンタクト電極３６に埋め込まれる導電体とストレート構造のコンタクト電極３６に埋め込まれる導電体の材質を変えることも可能である。
【００９９】
また、周辺トランジスタＴＲにおけるコンタクト電極３８の個数は本実施形態に限定されるもではない。また、選択ゲートトランジスタＳＴと周辺トランジスタＴＲはｎ型、ｐ型どちらでも可能である。
【０１００】
［第６の実施形態］
第６の実施形態はＮＡＮＤ型不揮発性メモリにおいて、周辺回路の第１バリア膜の上面にチャネル幅方向に第1幅を持って開口した開口部を有するものである。
【０１０１】
図３１は第６の実施形態に係るＮＡＮＤ型不揮発性メモリの製造工程において、第１レジストマスクを示す模式的な平面図で、図３２（ａ）は図３１（ｂ）のＤ−Ｄ線に沿った断面図、図３２（ｂ）は図３１（ｂ）のＥ−Ｅ線に沿った断面図、図３３は第２レジストマスクを示す模式的な平面図、図３４（ａ）は図３３（ｂ）のＤ−Ｄ線に沿った断面図、図３４（ｂ）は図３３（ｂ）のＥ−Ｅ線に沿った断面図である。以下、上記第１の実施形態と同一、または類似の部分に同一符号を付記し、本実施形態の特徴部分のみを説明する。
【０１０２】
まず、上記第１の実施形態と同様の工程を経て、第１絶縁膜３０の表面に第１バリア膜３１を形成する。次に、図３１に示すように、第１バリア膜３１上に第１レジストマスク４０を形成する。この第１レジストマスク４０は、周辺トランジスタＴＲの周辺ゲート電極ＴＧにおいて、チャネル幅方向、すなわち周辺ゲート電極ＴＧに沿って、第１幅Ａ１を持って伸びる開口部４５を複数有する。
【０１０３】
次に、図３２（ａ）に示すように、この第１レジストマスク４０をマスクにして周辺ゲート電極ＴＧの両側の不純物拡散層２８上における第１バリア膜３１を開口部４５を通じてエッチングし、第１幅Ａ１を持って周辺ゲート電極ＴＧに沿って伸びる複数の溝４６を形成する。以降の工程から第３絶縁膜３４を形成する形成する工程までは上記第１の実施形態と同様であるため説明を省略する。
【０１０４】
次に、図３３（ｂ）に示すように、第３絶縁膜３４上に第２レジストマスク４２を形成する。この第２レジストマスク４２は、周辺ゲート電極ＴＧの両側においては、開口部４５と交差するチャネル長方向の幅が第１幅Ａ１よりも大きい第２幅Ａ２を有する複数の開口部４２ｂを形成する。
【０１０５】
次に、図３４（ａ）に示すように、この第２レジストマスク４２をマスクにして周辺ゲート電極ＴＧの両側の不純物拡散層２８上における第３絶縁膜３４、第２バリア膜３３、及び第２絶縁膜３２を開口部４２ｂを通じて第１バリア膜３１に達するまでエッチングし、コンタクトホール上部３５ｂをそれぞれ形成する。引き続き、第１バリア膜３１をストッパーとして、溝４６中の第２絶縁膜３２と第１絶縁膜３０をエッチングし、コンタクトホール下部３５ａを形成する。すなわち、第２レジストマスク４２をマスクとして幅Ａ２を有するコンタクトホール上部３５ｂを形成し、溝４６の位置から第１バリア膜３１をストッパーとしてエッチングをさらに進行させ、溝４６を通じて第２絶縁膜３２と第１絶縁膜３０を貫通し、不純物拡散層２８の表面に達する第１幅Ａ１を有するコンタクトホール下部３５ａを形成する。これによりコンタクトホール下部３５ａとコンタクトホール上部３５ｂとからなるコンタクトホール３５が形成される。このときストッパーとして用いたコンタクトホール上部３５ｂの底部の第１バリア膜３１の上部がエッチバックされる。この結果、コンタクトホール上部３５ｂの底部は第１バリア膜３１中に位置し、コンタクトホール下部３５ａとは第１バリア膜３１中において連接された構造になっている。
【０１０６】
このコンタクトホール３５内に導電体を埋め込むことにより、上記第１の実施形態と同様に、コンタクトホール下部３５ａ内に埋め込まれた下部コンタクト電極３６ａとコンタクトホール上部３５ｂ内に埋め込まれた上部コンタクト電極３６ｂとを有する階段構造のコンタクト電極３６を形成する。
【０１０７】
本実施形態にように、第１レジストマスク４０に第１幅Ａ１を有する複数の第１開口部４５を設け、第２レジストマスク４２に第１開口部４５と交差する第２幅Ａ２を有する複数の第２開口部４２ｂをそれぞれ設けても、上記第１の実施形態におけるコンタクト電極と同様のコンタクト電極３６を形成することができ、上記第１の実施の形態と同様な効果を得ることができる。
【０１０８】
［第7の実施形態］
第７の実施形態は本発明をＤＲＡＭなどの揮発性メモリに適用した場合の１例である。
【０１０９】
図３５は本発明の第７の実施形態に係る揮発性メモリの模式的な図で、図３５（ａ）はメモリセルアレイの平面図、図３５（ｂ）は図３５（ａ）のＡ−Ａ線に沿った断面図である。以下、上記第１の実施形態と同じ、または類似の部分については同じ符号を付記し、本実施形態の特徴部分のみを説明する。
【０１１０】
図３５（ａ）に示すように、本実施形態では、メモリセルアレイ１１は、Ｙ方向に延びる素子領域１３が素子分離絶縁膜１４を介して千鳥状に複数本並列して設けられ、Ｘ方向にワード線Ｗ１、Ｗ２、・・・、Ｗ８が帯状に複数本並列して設けられている。各素子領域１３は、ワード線Ｗ１、Ｗ２、・・・、Ｗ８の内の２本とそれぞれ交差し、その交差部分にそれぞれメモリセルトランジスタＭＴが設けられている。また、素子領域１３の両端には、電荷を蓄積するためのトレンチキャパシター５０がそれぞれ設けられている。各素子領域１３のワード線Ｗに挟まれた部分にはメモリセルトランジスタＭＴのデータをビット線（図示せず）に接続するためのコンタクト電極３６が配置されている。この構成により、１つの素子領域１３上には、２つのメモリセルトランジスタＭＴとこのメモリセルトランジスタＭＴに挟まれた部分に設けられたコンタクト電極３６とを有している。なお、本実施形態では、メモリブロック毎のワード線数が８本の構成であるが、１６本、３２本等更に多い構成であっても良い。同様に素子領域１３の本数も９本であるが更に多い構成であっても良い。
【０１１１】
図３５（ｄ）に示すように、メモリセルトランジスタＭＴは、半導体基板２１上に設けられたゲート絶縁膜２２、このゲート絶縁膜２２上に、所定間隔をもって設けられたセルゲート電極ＭＧ、このセルゲート電極ＭＧを挟むように半導体基板２１中に設けられたドレイン及びソースとして働く不純物拡散層２８を備えている。
【０１１２】
セルゲート電極ＭＧは、ゲート絶縁膜２２上に設けられた共通ゲート電極５１、この共通ゲート電極５１上に設けられたメタル層２６、このメタル層２６上に設けられた上部絶縁膜５２から構成されている。また、不純物拡散層２８は、低濃度不純物拡散層２８ａとこの低濃度不純物拡散層２８ａよりも高い不純物濃度を有する高濃度不純物拡散層２８ｂを有している。
【０１１３】
このセルゲート電極ＭＧの側面には側壁酸化膜５３が設けられ、不純物拡散層２８上、側壁酸化膜５３の表面及びセルゲート電極ＭＧの上面にはバリア膜３１が設けられている。ここで、バリア膜３１は、セルゲート電極ＭＧ間においては不純物拡散層２８の表面からセルゲート電極ＭＧ側面に沿って例えばＵ字構造又はＶ字構造である有底筒状構造に設けられている。
【０１１４】
また、セルゲート電極ＭＧ間の不純物拡散層２８上におけるバリア膜３１の有底筒状構造の底面部には、第１幅Ａ１を持ってＸ方向に伸び、不純物拡散層２８の一部表面を露出するコンタクトホール下部３５ａが設けられている。
【０１１５】
このバリア膜３１上にはセルゲート電極ＭＧの間を埋めるように、絶縁膜３２が設けられている。セルゲート電極ＭＧの間には、絶縁膜３２及びバリア膜３１を貫通してバリア膜３１中に位置し、かつ底部がコンタクトホール下部３５ａと連接するコンタクトホール上部３５ｂが設けられている。これにより第１幅Ａ１を有するコンタクトホール下部３５ａと第１幅Ａ１よりも大きい第２幅Ａ２を有するコンタクトホール上部３５ｂとからなるコンタクトホール３５が形成される。このコンタクトホール上部３５ｂは、Ｘ方向と交差するＹ方向に第1幅Ａ１よりも大きい第２幅Ａ２を有している。このコンタクトホール３５内に導電体を埋め込むことにより、コンタクトホール下部３５ａ内に埋め込まれた下部コンタクト電極３６ａとコンタクトホール上部３５ｂ内に埋め込まれた上部コンタクト電極３６ｂを有する階段構造のコンタクト電極３６を形成している。上述以外の構造は、第１の実施形態と同じである。なお、
次に、この第７の実施形態にかかわる揮発性メモリの製造方法を図３６及び図３７を用いて説明する。
【０１１６】
図３６及び図３７は、第７の実施形態に係る揮発性メモリの製造工程を模式的に示した断面図である。以下、上記第１の実施形態と同じ、または類似の部分については同じ符号を付記し、本実施形態の特徴部分のみ説明をする。
【０１１７】
図３６（ａ）に示すように、半導体基板２１上にゲート絶縁膜２２を形成し、このゲート絶縁膜２２上に、例えば多結晶シリコンからなる共通ゲート電極５１を膜厚５０ｎｍから１００ｎｍ程度に形成し、この共通ゲート電極５１上に、例えばタングステンまたはアルミニウムからなるメタル層２６を膜厚３０ｎｍから９０ｎｍ程度に形成し、このメタル層２６上に、例えばシリコンチッ化膜（ＳｉＮ）からなる上部絶縁膜５２を膜厚１００ｎｍから２００ｎｍ程度に形成する。その後、半導体基板２１中に、例えばヒ素またはリンからなる不純物をイオンインプランテーション法によりセルゲート電極ＭＧをマスクとして打ち込み、低濃度不純物拡散層２８ａを形成する。その後、熱酸化によりセルゲート電極ＭＧの側面に側壁酸化膜５３を膜厚１５０Å程度に形成する。その後、レジストマスク（図示せず）をマスクとして、例えばヒ素またはリンからなる不純物をイオンインプランテーション法により打ち込み、低濃度不純物拡散層２８ａと重なるように低濃度不純物拡散層２８ａの不純物濃度よりも高い不純物濃度を有する高濃度不純物拡散層２８ｂを形成する。これによりメモリセルトランジスタＭＴの不純物拡散層２８はＬＤＤ構造を有する。また、高濃度不純物拡散層２８ｂｂは、セルゲート電極ＭＧと側壁酸化膜５３をマスクとして自己整合的に形成することも可能である。
【０１１８】
次に、図３６（ｂ）に示すように、不純物拡散層２８上と側壁酸化膜５３の表面に、例えばＴＥＯＳまたはＳｉＮからなるバリア膜３１を膜厚１０ｎｍから５０ｎｍ程度に形成する。
【０１１９】
次に、図３６（ｃ）に示すように、バリア膜３１上に第１レジストマスク（図示せず）を形成する。この第１レジストマスクは、第１幅Ａ１を持ってＸ方向に伸びる開口部（図示せず）を有する。その後、第１レジストマスクをマスクにしてセルゲート電極ＭＧ間の不純物拡散層２８上におけるバリア膜３１を開口部を通じてエッチングし、第１幅Ａ１を持ってＸ方向に伸びる溝４１ａを形成する。その後、第１レジストマスクを除去する。また、その後イオンインプランテーション法により高濃度不純物拡散層を形成し、コンタクト電極３６が接触する拡散層の抵抗を下げてもよく、不純物拡散層２８から半導体基板２１へのジャンクションリークを低減するためにイオンインプランテーション法により、例えばボロンまたは弗化ボロンを打ち込んでもよい。
【０１２０】
次に、図３７（ａ）に示すように、コンタクトホール下部３５ａ内及びバリア膜３１上に絶縁膜３２を形成する。次に、図３７（ｂ）に示すように、Ｙ方向の幅が第１幅Ａ１よりも大きい第２幅Ａ２を有する開口部（図示せず）を備えた第２レジストマスク（図示せず）を絶縁膜３２上に形成する。なお、第２レジストマスクはハードマスクでもよい。その後、第２レジストマスクをマスクにしてバリア膜３１に達するまで、絶縁膜３２をエッチングし、第１幅Ａ１よりも大きい第２幅Ａ２を有するコンタクトホール上部３５ｂを形成する。
【０１２１】
次に、引き続きバリア膜３１をストッパーとして溝４１ａ中の絶縁膜３２をエッチングし、第１幅Ａ１を有するコンタクトホール下部３５ａを形成する。このときストッパーとして用いたコンタクトホール上部３５ｂの底部のバリア膜３１の上部がエッチバックされる。以降の工程からは第１の実施形態と同様であるため説明を省略する。
【０１２２】
本実施形態においても、上記第１の実施形態と同様の効果が得られる。
【０１２３】
［第８の実施形態］
第８の実施形態は本発明をｐｎｐ型バイポーラトランジスタに適用した例で、エミッタ領域の幅が第１幅Ａ１である微細なバイポーラトランジスタを提供するものである。
【０１２４】
図３８は本発明の第８の実施形態に係るバイポーラトランジスタを示す模式的図で、図３８（ａ）はバイポーラトランジスタの平面図、図３８（ｂ）は図３８（ａ）のＡ−Ａ線に沿った断面図である。
【０１２５】
図３８に示すように、周辺回路１２に形成されたバイポーラトランジスタＢＴは、素子領域（コレクタ領域）６０であるｐ型半導体基板２１、素子分離絶縁膜１４で囲まれたコレクタ領域６０内に設けられたｎ型ベース領域６１、このベース領域６１内に設けられたｐ型エミッタ領域６２を備えている。ここで、エミッタ領域６２は、第１幅Ａ１を持ってＸ方向に伸びている。この素子分離絶縁膜１４を含む半導体基板２１の一主面に、第１絶縁膜３０、この第１絶縁膜３０の表面に第１バリア膜３１、この第１バリア膜３１の表面に第２絶縁膜３２、この第２絶縁膜３２上に第２バリア膜３３、この第２バリア膜３３上に第３絶縁膜３４が順次積層されている。
【０１２６】
また、第１絶縁膜３０、第１バリア膜３１、第２絶縁膜３２、第２バリア膜３３、及び第３絶縁膜３４を貫通して、コレクタ領域６０である半導体基板２１にはコレクタコンタクト電極６３、ベース領域６１にはベースコンタクト電極６４、エミッタ領域６２にはエミッタコンタクト電極６５がそれぞれ設けられている。この各コンタクト電極６３、６４、６５は、第１の実施形態と同様に、第３絶縁膜３４、第２バリア膜３３、及び第２絶縁膜３２を第２幅Ａ２を持って貫通し、かつ底部が第１バリア膜３１中に位置するコンタクトホール上部３５ｂ内に埋め込まれた上部コンタクト電極６３ｂ、６４ｂ、６５ｂとコンタクトホール上部３５ｂと連接し、各領域６０、６１、６２の表面に達する第１幅Ａ１のコンタクトホール下部３５ａ内に埋め込まれた下部コンタクト電極６３ａ、６４ａ、６５ａとを有している。
【０１２７】
次に、この第８の実施形態に係るｐｎｐ型バイポーラトランジスタの製造方法を図３９及び図４０を用いて説明する。
【０１２８】
図３９及び図４０は、第８の実施形態に係るバイポーラトランジスタの製造工程を模式的に示した断面図である。以下、上記第１の実施形態と同じ、または類似の部分については同じ符号を付記し、本実施形態の特徴部分のみ説明する。
【０１２９】
図３９（ａ）に示すように、コレクタ領域６０であるｐ型半導体基板２１上に、例えばシリコン酸化膜（ＳｉＯ２）からなるゲート絶縁膜２２を膜厚５０Åから１００Å程度に形成し、このゲート絶縁膜２２を介して、例えばヒ素またはリンの不純物をイオンインプランテーション法により打ち込み、ｎ型ベース領域６１を形成する。
【０１３０】
次に、図３９（ｂ）に示すように、このゲート絶縁膜２２上に、例えば多結晶シリコンからなる下層ゲート電極層２３を膜厚３０ｎｍから５０ｎｍ程度に形成し、例えばシリコンチッ化膜（ＳｉＮ）からなるマスク材７０を膜厚５０ｎｍから９０ｎｍ程度に形成する。その後、このマスク材７０をパターンニングして下層ゲート電極層２３の一部表面を露出する開口部７１を形成する。
【０１３１】
次に、図３９（ｃ）に示すように、下層ゲート電極層２３、ゲート絶縁膜２２、半導体基板２１をエッチングし、半導体基板２１中にトレンチ溝を形成し、このトレンチ溝に上面が下層ゲート電極層２３の上面とほぼ等しい素子分離絶縁膜１４を埋め込み形成する。
【０１３２】
次に、図４０（ａ）に示すように、このマスク材７０、下層ゲート電極層２３、及びゲート絶縁膜２２を除去した後、コレクタ領域６０、ベース領域６１、及び素子分離絶縁膜１４の表面に、例えばＴＥＯＳまたはＳｉＯ２からなる第１絶縁膜３０を膜厚５ｎｍから３０ｎｍ程度に形成する。その後、第１絶縁膜３０の表面に、ＳｉＮからなる第１バリア膜３１を膜厚１０ｎｍから５０ｎｍ程度に形成する。
【０１３３】
次に、図４０（ｂ）に示すように、第１バリア膜３１上に第１レジストマスク（図示せず）を形成する。この第１レジストマスクは、第１幅Ａ１を持ってＸ方向に伸びるエミッタ形成用の開口部、ベースコンタクト電極形成用の開口部、及びコレクタコンタクト電極形成用の開口部（図示せず）をそれぞれ形成する。その後、この第１レジストマスクをマスクにしてコレクタ領域６０及びベース領域６１における第１バリア膜３１及び第１絶縁膜３０の所定部分をエッチングし、コレクタ領域６０上にＹ方向に第１幅Ａ１を有するコレクタコンタクト電極形成用の第１溝８０、ベース領域６１上にＹ方向に第１幅Ａ１を有するベースコンタクト電極形成用の第２溝８１及びＹ方向に第１幅Ａ１を有し、かつＸ方向に伸びるエミッタ形成用の第３溝８２をそれぞれ形成する。その後、第１レジストマスクを除去する。
【０１３４】
次に、図４０（ｃ）に示すように、第３溝８２を除いてマスク材７１で覆う。その後、第３溝８２を通じて自己整合的に、例えばボロンまたは弗化ボロンからなる不純物をイオンインプランテーション法によりに打ち込み、ベース領域６１内に第１幅Ａ１を持ってＸ方向に伸びるエミッタ領域６２を形成する。ここで、第１溝８０、第２溝８１、及び第３溝８２は、最終的にコンタクトホール下部３５ａとなる。その後、マスク材７１を除去する。以降の工程は、第１の実施形態と同様であるため説明を省略する。
【０１３５】
本実施形態によれば、上記第１の実施の形態と同様に、微細化によってもたらされるコンタクト抵抗の増加を抑制でき、またコンタクトホールの形成時間が短く、製造時間を短縮できる。また、エミッタ領域６２の幅がコンタクトホール下部３５ａと同じ第１幅Ａ１である微細なバイポーラトランジスタを提供することができる。
【０１３６】
なお、本実施形態においては、不純物の種類を変更することにより、ｎｐｎ型のバイポーラトランジスタを製造することも可能である。また、周辺回路１２にＭＯＳトランジスタ構造の周辺トランジスタとバイポーラトランジスタを同じ工程で同時に形成することも可能であり、メモリセルアレイ１１にもバイポーラトランジスタを形成することも可能である。
【０１３７】
また、バイポーラトランジスタを複数個、設けることも可能であり、半導体基板２１内に別個にコレクタ領域６０を形成することも可能であり、コンタクト電極の数を増やすことにより動作スピードを上昇させることも可能である。
【０１３８】
なお、本発明は上記実施形態のＮＡＮＤ型不揮発性メモリ、ＤＲＡＭなどの揮発性メモリに限らず、上層メタル配線から不純物拡散層へのコンタクトを有する半導体装置全てに適用できる。また、その他の揮発性メモリであるＳＲＡＭやＮＯＲ型不揮発性メモリ、さらにはＡＮＤ型やＤｉＮＯＲ型などの不揮発性メモリにも適用できる。
【図面の簡単な説明】
【０１３９】
【図１】図１は本発明の第1の実施形態例におけるＮＡＮＤ型不揮発性メモリのメモリセルアレイ及び周辺領域の模式的な平面図である。
【図２】図２（ａ）は図１（ａ）のＡ-Ａ線に沿った断面図、図２（ｂ）は図１（ａ）のＢ-Ｂ線に沿った断面図、図２（ｃ）は図１（ａ）のＣ-Ｃ線に沿った断面図、図２（ｄ）は図１（ｂ）のＤ-Ｄ線に沿った断面図である。
【図３】図３は図２（ａ）の点線部Ｅを拡大した断面図である。
【図４】本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図５】図４に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図６】図５に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図７】図７は図６に続く本発明の第1の実施形態例に係るＮＡＮＤ型不揮発性メモリの製造工程における第１レジストマスクを示す模式的な平面図である。
【図８】図７に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図９】図８に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図１０】図９に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図１１】図１０に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図１２】図１２は図１１に続く本発明の第1の実施形態例に係るＮＡＮＤ型不揮発性メモリの製造工程における第２レジストマスクを示す模式的な平面図である。
【図１３】図１２に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図１４】図１３に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図１５】図１５は本発明の第２の実施形態例におけるＮＡＮＤ型不揮発性メモリの製造工程における第２レジストマスクの模式的な平面図である。
【図１６】図１６（ａ）は図１５（ａ）のＡ-Ａ線に沿った断面図、図１６（ｂ）は図１５（ａ）のＢ-Ｂ線に沿った断面図、図１６（ｃ）は図１５（ａ）のＣ-Ｃ線に沿った断面図、図１６（ｄ）は図１５（ｂ）のＤ-Ｄ線に沿った断面図である。
【図１７】図１６に続く、（第２の実施形態に係るＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図１８】図１８は第３の実施形態におけるＮＡＮＤ型不揮発性メモリの断面図で、図１８（ａ）は図１（ａ）のＡ-Ａ線に沿った断面図、図１８（ｂ）は図１（ａ）のＢ-Ｂ線に沿った断面図、図１８（ｃ）は図１（ａ）のＣ-Ｃ線に沿った断面図、図１８（ｄ）は図１（ｂ）のＤ-Ｄ線に沿った断面図である。
【図１９】本発明の第３の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図２０】図１９に続く、本発明の第３の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図２１】図２１（ａ）は本発明の第３の実施形態例におけるＮＡＮＤ型不揮発性メモリの製造工程において、コンタクト電極が位置ずれを生じた場合における図１（ａ）のＡ-Ａ線に沿った断面図、図２１（ｂ）は図１（ａ）のＢ-Ｂ線に沿った断面図、図２１（ｃ）は図１（ａ）のＣ-Ｃ線に沿った断面図、図２１（ｄ）は図１（ｂ）のＤ-Ｄ線に沿った断面図である。
【図２２】本発明の第４の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図２３】図２２に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図２４】図２３に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図２５】図２４に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図２６】図２６（ａ）は第５の実施形態におけるＮＡＮＤ型不揮発性メモリの図１（ａ）のＡ-Ａ線に沿った断面図、図２６（ｂ）は図１（ａ）のＢ-Ｂ線に沿った断面図、図２６（ｃ）は図１（ａ）のＣ-Ｃ線に沿った断面図、図２６（ｄ）は図１（ｂ）のＤ-Ｄ線に沿った断面図である。
【図２７】本発明の第５の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程における第レジストマスクを示す模式的な平面図である。
【図２８】図２７に続く、本発明の第５の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図２９】図２８に続く、本発明の第５の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図３０】図２９に続く、本発明の第５の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図３１】図３１（ａ）は本発明の第６の実施形態例に係るＮＡＮＤ型不揮発性メモリの製造工程における第１レジストマスクの模式的な平面図である。
【図３２】図３２（ａ）は図３１（ｂ）のＤ−Ｄ線に沿った断面図、図３２（ｂ）は図３１（ｂ）のＥ−Ｅ線に沿った断面図である。
【図３３】図３３（ａ）は本発明の第６の実施形態に係るＮＡＮＤ型不揮発性メモリの製造工程におけるレジストマスクの模式的な平面図である。
【図３４】図３２に続く、本発明の第６の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図３５】図３４（ａ）は本発明の第７の実施形態例における揮発性メモリのメモリセル領域の模式的な平面図、図３４（ｂ）は図３４（ａ）のＡ−Ａ線に沿った断面図である。
【図３６】図３５は本発明の第７の実施形態に係わる揮発性メモリの製造工程を示す模式的な断面図である。
【図３７】図３６に続く、本発明の第７の実施形態に係わる揮発性メモリの製造工程を示す模式的な断面図である。
【図３８】図３８（ａ）は本発明の第８の実施形態例におけるバイポーラトランジスタの模式的な平面図、図３７（ｂ）は図３７（ａ）のＡ−Ａ線に沿った断面図である。
【図３９】図３９は本発明の第８の実施形態に係わるバイポーラトランジスタの製造工程を示す模式的な断面図である。
【図４０】図３９に続く、本発明の第８の実施形態に係わるバイポーラトランジスタの製造工程を示す模式的な断面図である。
【符号の説明】
【０１４０】
１１…メモリアレイ、１２…周辺回路、１３、１５…素子領域、１４…素子分離絶縁膜、２１…半導体基板、２２…ゲート絶縁膜、２３…下層ゲート電極層（浮遊ゲート電極）、２４…電極間絶縁膜、２４ａ…開口部、２５…上層ゲート電極層（制御ゲート電極）、２６…シリサイド層、２７、２８…不純物拡散層、２８ａ…低濃度不純物拡散層、２８ｂ…第１高濃度不純物拡散層、２８ｃ…第２高濃度不純物拡散層、２９…メモリセル間絶縁膜、３０…第１絶縁膜、３１…第１バリア膜、３２…第２絶縁膜、３３…第２バリア膜、３４…第３絶縁膜、３５、３７…コンタクトホール、３５ａ…コンタクトホール下部、３５ｂ…コンタクトホール上部、３６、３８…コンタクト電極、３６ａ、６３ａ、６４ａ、６５ａ…下部コンタクト電極、３６ｂ、６３ｂ、６４ｂ、６５ｂ…上部コンタクト電極、４０…第１レジストマスク、４０ａ、４０ｂ、４２ａ、４２ｂ、４３ａ、４３ｂ、４４、４５、７１…開口部、４１ａ、４１ｂ、４６、８０、８１、８２…溝、４２…第２レジストマスク、５０…トレンチキャパシター、５１…共通ゲート電極、５２…上部絶縁膜、５３…側壁酸化膜、６０…コレクタ領域、６１…ベース領域、６２…エミッタ領域、６３…コレクタコンタクト電極、６４…ベースコンタクト電極、６５…エミッタコンタクト電極、７０…マスク材、ＭＴ…メモリセルトランジスタ、ＳＴ…選択ゲートトランジスタ、ＴＲ…周辺トランジスタ、ＢＴ…バイポーラトランジスタ、ＭＧ…セルゲート電極、ＳＧ…選択ゲート電極、ＴＧ…周辺ゲート電極、Ｗ…ワード線、
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【手続補正書】
【提出日】平成19年3月12日(2007.3.12)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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