(57)【要約】【課題】積層型パッケージの高さを低減し、上段パッケージと下段パッケージを接続する端子の端子間ショート不良を低減する。【解決手段】基板２１と、基板２１上面に搭載されたチップ２３と、を有し、基板２１のチップ２３下方領域にホールＨが形成されている上段パッケージＰ２と、基板１１と、基板１１上面に搭載されたチップ１３と、を有する下段パッケージＰ１と、基板２１下面と基板１１上面との間に設けられ、上段パッケージＰ２と下段パッケージＰ１とを電気的に接続する導電性ボール１と、を備え、チップ１３はホールＨの下方に配置される。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の基板及び前記第１の基板上面に搭載された第１のチップを有し、前記第１の基板の前記チップ下方領域にホールが形成されている第１のパッケージと、
第２の基板及び前記第２の基板上面に搭載された第２のチップを有する第２のパッケージと、
前記第１の基板下面と前記第２の基板上面との間に設けられ、前記第１のパッケージと前記第２のパッケージとを電気的に接続する導電性ボールと、
を備え、
前記第２のパッケージの上部が前記ホール内に配置されることを特徴とする半導体装置。
【請求項２】
第１の基板及び前記第１の基板上面に搭載された第１のチップを有し、前記第１の基板の下面の所定領域に凹部が形成されている第１のパッケージと、
第２の基板及び前記第２の基板上面に搭載された第２のチップを有する第２のパッケージと、
前記第１の基板下面と前記第２の基板上面との間に設けられ、前記第１のパッケージと前記第２のパッケージとを電気的に接続する導電性ボールと、
を備え、
前記第２のパッケージの上部が前記凹部内に配置されることを特徴とする半導体装置。
【請求項３】
前記第２のパッケージは、前記第２のチップと前記第２の基板を電気的に接続するワイヤと、前記第２のチップ及び前記ワイヤを封止するモールド樹脂と、をさらに備えることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
積層された複数の第１のチップと、上面に前記積層された複数の第１のチップが搭載された第１の基板と、前記第１の基板と前記複数の第１のチップとを電気的に接続する複数の第１のワイヤと、前記複数の第１のチップ及び前記複数の第１のワイヤを封止する第１のモールド樹脂と、を有し、前記第１の基板の下面の所定領域に凹部が形成されている第１のパッケージと、
積層された複数の第２のチップと、上面に前記積層された複数の第２のチップが搭載された第２の基板と、前記第２の基板と前記複数の第２のチップとを電気的に接続する複数の第２のワイヤと、前記複数の第２のチップ及び前記複数の第２のワイヤを封止する第２のモールド樹脂と、を有する第２のパッケージと、
前記第１の基板下面と前記第２の基板上面との間に設けられ、前記第１のパッケージと前記第２のパッケージとを電気的に接続する導電性ボールと、
を備え、
前記第２のモールド樹脂の上部が前記凹部内に配置されることを特徴とする半導体装置。
【請求項５】
前記複数の第１のチップ、前記複数の第２のチップはそれぞれ所定間隔ずつずらして積層されることを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
近年、電子機器の小型化、薄型化に伴い、電子機器内に搭載される半導体装置に対する小型化、薄型化の要求が高まっている。このような要求に応える手段の１つとしてＢＧＡ（Ball Grid Array）やＬＧＡ（Land Grid Array）のような半導体パッケージを複数積層し、上段パッケージと下段パッケージとをはんだボール等の導電性ボールで電気的に結合する積層型パッケージが提案されている（例えば特許文献１参照）。
【０００３】
また、このような積層型パッケージの総厚を小さくする要求が強く、そのため、パッケージの各部位を薄くする必要がある。しかし、パッケージの基板に搭載されるチップの薄厚加工はチップクラック等の問題を生じ、基板の薄厚化はパッケージ製造工程でのフレーム曲折等の問題を生じる虞がある。
【０００４】
また、電子機器の高機能化の要求によりチップの搭載数が増加し、下段パッケージが厚くなる。これにより上段パッケージと下段パッケージを接続する導電性ボールが大きくなり、隣接端子間のショート不良が増加する虞がある。
【特許文献１】特開２０００−２９９４３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は積層型パッケージの高さを低減し、上段パッケージと下段パッケージを接続する端子の端子間ショート不良を低減できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様による半導体装置は、第１の基板及び前記第１の基板上面に搭載された第１のチップを有し、前記第１の基板の前記チップ下方領域にホールが形成されている第１のパッケージと、第２の基板及び前記第２の基板上面に搭載された第２のチップを有する第２のパッケージと、前記第１の基板下面と前記第２の基板上面との間に設けられ、前記第１のパッケージと前記第２のパッケージとを電気的に接続する導電性ボールと、を備え、前記第２のパッケージの上部が前記ホール内に配置されるものである。
【０００７】
また、本発明の一態様による半導体装置は、第１の基板及び前記第１の基板上面に搭載された第１のチップを有し、前記第１の基板の下面の所定領域に凹部が形成されている第１のパッケージと、第２の基板及び前記第２の基板上面に搭載された第２のチップを有する第２のパッケージと、前記第１の基板下面と前記第２の基板上面との間に設けられ、前記第１のパッケージと前記第２のパッケージとを電気的に接続する導電性ボールと、を備え、前記第２のパッケージの上部が前記凹部内に配置されるものである。
【０００８】
また、本発明の一態様による半導体装置は、積層された複数の第１のチップと、上面に前記積層された複数の第１のチップが搭載された第１の基板と、前記第１の基板と前記複数の第１のチップとを電気的に接続する複数の第１のワイヤと、前記複数の第１のチップ及び前記複数の第１のワイヤを封止する第１のモールド樹脂と、を有し、前記第１の基板の下面の所定領域に凹部が形成されている第１のパッケージと、積層された複数の第２のチップと、上面に前記積層された複数の第２のチップが搭載された第２の基板と、前記第２の基板と前記複数の第２のチップとを電気的に接続する複数の第２のワイヤと、前記複数の第２のチップ及び前記複数の第２のワイヤを封止する第２のモールド樹脂と、を有する第２のパッケージと、前記第１の基板下面と前記第２の基板上面との間に設けられ、前記第１のパッケージと前記第２のパッケージとを電気的に接続する導電性ボールと、を備え、前記第２のモールド樹脂の上部が前記凹部内に配置されるものである。
【発明の効果】
【０００９】
本発明によれば、積層型パッケージの高さを低減し、上段パッケージと下段パッケージを接続する端子の端子間ショート不良を低減できる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態による半導体装置を図面に基づいて説明する。
【００１１】
図１に本発明の実施形態に係る半導体装置の概略構成を示す。半導体装置は下段側パッケージＰ１と上段側パッケージＰ２を備え、下段側パッケージＰ１と上段側パッケージＰ２は導電性ボール１により電気的に接続されている。導電性ボール１は例えばはんだボールである。
【００１２】
下段側パッケージＰ１はインターポーザー（基板）１１、インターポーザー１１の上面にダイボンディング材１２を介して搭載されたチップ１３、インターポーザー１１の上面に形成されたパッド１４とチップ１３を接続する導電性ワイヤ１５、チップ１３及び導電性ワイヤ１５を封止するモールド樹脂１６を有する。
【００１３】
同様に、上段側パッケージＰ２はインターポーザー２１、インターポーザー２１の上面にダイボンディング材２２を介して搭載されたチップ２３（チップ２３ａと２３ｂの積層構造）、インターポーザー２１の上面に形成されたパッド２４とチップ２３を接続する導電性ワイヤ２５、チップ２３及び導電性ワイヤ２５を封止するモールド樹脂２６を有する。
【００１４】
例えばチップ１３はＣＰＵ、チップ２３はメモリである。また、モールド樹脂１６、２６は例えばエポキシ樹脂である。
【００１５】
上段側パッケージＰ２の下面、下段側パッケージＰ１の上面にはそれぞれ導電性ボール用ランド２が形成されており、対応する導電性ボール用ランド２間に導電性ボール１が形成される。
【００１６】
下段側パッケージＰ１の下面には導電性ボール用ランド３、導電性ボール４が形成されており、マザーボード（図示せず）と下段側パッケージＰ１とを電気的に接続する。
【００１７】
下段側パッケージＰ１、上段側パッケージＰ２にはそれぞれ導電性ボール用ランド２とパッド１４、２４を接続する配線（図示せず）が形成されており、配線上にはソルダーレジスト５が形成されている。ソルダーレジスト５は配線の腐食、隣接する異電位の配線間ショートを防止する。
【００１８】
上段側パッケージＰ２のインターポーザー２１はチップ２３下方部分にホールＨが形成されており、ホールＨに下段側パッケージＰ１のモールド樹脂１６が配置される。これにより、上段側パッケージＰ２のインターポーザー２１にホールＨが形成されていない場合と比較して、半導体装置の総厚をインターポーザー２１の厚さ分低減することができる。
【００１９】
また、厚さが低減できるため、下段側パッケージＰ１と上段側パッケージＰ２とを接続する導電性ボール１、導電性ボール用ランド２のサイズを小さくすることができ、隣接端子間のショート不良を低減できる。また、単位面積当たりの設置端子数を多くすることができる。
【００２０】
図２（ａ）に示すように、チップ２３ａ、２３ｂ及び導電性ワイヤ２５をモールド樹脂２６で封止した後にドリル等でホールＨを形成することができる。また、図２（ｂ）に示すように、あらかじめホールＨを形成したインターポーザー２１上にチップ２３ａ、２３ｂを搭載し、上段側パッケージＰ２を形成するようにしても良い。また、チップ２３下面の周辺部のみにダイボンディング材を供給し、ホールＨを介してチップ２３下面が露出するようにしてもよい。ホールＨのサイズはインターポーザー２１上に搭載されるチップ２３ａのサイズよりも小さいものとなる。
【００２１】
図３に示すように、例えば上段側パッケージＰ２の右側部分Ｒ２から出力される信号を下段側パッケージＰ１の左側部分Ｌ１から出力する場合、右側部分Ｒ２から出力される信号を一旦下段側パッケージＰ１の右側部分Ｒ１へ出力し、下段側パッケージＰ１の配線を用いて下段側パッケージＰ１の左側部分Ｌ１から出力するようにしても良い。ホールＨの形成により配線面積が減少する上段側パッケージＰ２に代わり、下段側パッケージＰ１の配線を利用して信号を伝送するものである。
【００２２】
このように本実施形態による半導体装置により積層型パッケージの高さを低減し、上段パッケージと下段パッケージを接続する端子の端子間ショート不良を低減できる。
【００２３】
上述した実施の形態は一例であって制限的なものではないと考えられるべきである。
【００２４】
例えば上記実施形態では下段側パッケージＰ１に１つのチップ、上段側パッケージＰ２に２つのチップを搭載していたが、それぞれ搭載されるチップ数は１つでも良いし、２つ以上でも良い。
【００２５】
また、上記実施形態では上段側パッケージＰ２のインターポーザー２１にホールＨを形成していたが、図４に示すように、ホールではなく凹部４１を形成するようにしても良い。ホールＨを形成するよりも低減できる半導体装置（積層型パッケージ）の総厚は小さくなるが、インターポーザーが残る分装置の強度を増すことができる。
【００２６】
また、図５に示すように、下段側パッケージＰ１、上段側パッケージＰ２にそれぞれ複数（ここでは４つ）のフラッシュメモリ５１を所定間隔ずつずらして搭載し、上段側パッケージＰ２の基板５２に凹部５３を形成し、下段側パッケージＰ１のモールド樹脂５４を凹部５３に配置するような構成に適用しても良い。所定間隔ずつずらすのはワイヤ５５のボンディング領域を確保するためである。１つの基板に８つのフラッシュメモリを搭載するよりも、１つの基板に４つのフラッシュメモリを搭載する方が歩留まりが高いため、製造コストを低減できる。
【００２７】
また、上記実施形態による半導体装置は下段側パッケージＰ１と上段側パッケージＰ２の２つのパッケージを備えていたが、図６に示すように３つのパッケージＰ６１〜６３を備える構成にしても良いし、また４つ以上でも良い。
【００２８】
また、上記実施形態ではチップはインターポーザーとワイヤボンディング接続されていたが、フリップチップ接続にしてもよい。その場合、モールド樹脂を形成しなくても良い。
【００２９】
本発明の技術的範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施形態による半導体装置の概略構成図である。
【図２】同実施形態による半導体装置の製造工程を示す図である。
【図３】信号出力経路の一例を示す図である。
【図４】変形例による半導体装置の概略構成図である。
【図５】変形例による半導体装置の概略構成図である。
【図６】変形例による半導体装置の概略構成図である。
【符号の説明】
【００３１】
１、４  導電性ボール
２、３  導電性ボール用ランド
１１、２１  インターポーザー
１２、２２  ダイボンディング材
１３、２３  チップ
１４、２４  パッド
１５、２５  導電性ワイヤ
１６、２６  モールド樹脂
Ｐ１  下段側パッケージ
Ｐ２  上段側パッケージ
【図１】
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【図２】
2008270597.tif 000004
【図３】
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【図４】
2008270597.tif 000006
【図５】
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【図６】
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