(57)【要約】【課題】同一チップ上の半導体素子のばらつきによる遅延特性のばらつきを補正するディレイ調整回路を提供すること。【解決手段】ディレイ調整回路は、９段のディレイ素子が直列接続されるディレイ部と、ディレイ部の７段目の信号の立ち上がりエッジである第１エッジが第１基準信号の立ち上がりエッジである第１基準信号エッジよりも進んでいるか否かを検知する第１カウンタ１０と、ディレイ部の９段目の信号の立ち上がりエッジである第２エッジが第１基準信号エッジよりも遅れているか否かを検知する第２カウンタ１１と、第１カウンタ１０において第１エッジが第１基準信号エッジよりも進んでおり、かつ、第２カウンタ１１において第２エッジが第１基準信号エッジよりも遅れるように、基準信号Ｖｂを補正して、ディレイ部のディレイ素子の遅延時間を調整する出力電流Ｉｂ１を出力するディレイ素子調整部と、を備えている。【選択図】  図１
2008042708.tif 000002
【特許請求の範囲】
【請求項１】
ｎ＋１段（ただし、ｎ≧２）のディレイ素子が直列接続されるディレイ部と、
前記ディレイ部のｎ−１段目の信号の第１論理レベルから第２論理レベルへの遷移エッジである第１エッジが第１基準信号の前記第１論理レベルから前記第２論理レベルへの遷移エッジである第１基準信号エッジよりも進んでいるか否かを検知する第１位相比較部と、
前記ディレイ部のｎ＋１段目の信号の前記第１論理レベルから前記第２論理レベルへの遷移エッジである第２エッジが前記第１基準信号エッジよりも遅れているか否かを検知する第２位相比較部と、
前記第１位相比較部において前記第１エッジが前記第１基準信号エッジよりも進んでおり、かつ、前記第２位相比較部において前記第２エッジが前記第１基準信号エッジよりも遅れるように、第２基準信号を補正して、前記ディレイ部の前記ディレイ素子の遅延時間を調整する基準バイアス信号を出力するディレイ素子調整部と、
を備えることを特徴とするディレイ調整回路。
【請求項２】
請求項１に記載のディレイ調整回路であって、
前記ディレイ部の前記ディレイ素子と同一のディレイ素子をｎ段有して構成されるＤＬＬ部をさらに備え、
前記第１基準信号は、前記ＤＬＬ部の参照クロック入力に入力される基準クロックであり、
前記第２基準信号は、前記ＤＬＬ部の前記ディレイ素子における遅延時間を調整するバイアス信号である
ことを特徴とするディレイ調整回路。
【請求項３】
請求項１に記載のディレイ調整回路であって、
前記ディレイ素子は
前記第２基準バイアス信号がゲートに与えられ、前記ディレイ素子の伝達経路に設けられるトランスファゲート部を含む
ことを特徴とするディレイ調整回路。
【請求項４】
請求項１に記載のディレイ調整回路であって、
前記第１位相比較部は、前記第１基準信号を前記ｎ−１段目のディレイ素子の信号の前記第１エッジで取り込む際、取り込まれた前記第１基準信号が前記第１論理レベルである場合に、前記第１エッジが前記第１基準信号エッジよりも進んでいると判断する
ことを特徴とするディレイ調整回路。
【請求項５】
請求項１に記載のディレイ調整回路であって、
前記第２位相比較部は、前記第１基準信号を前記ｎ＋１段目のディレイ素子の信号の前記第２エッジで取り込む際、取り込まれた前記第１基準信号が前記第２論理レベルである場合に、前記第２エッジが前記第１基準信号エッジよりも遅れていると判断する
ことを特徴とするディレイ調整回路。
【請求項６】
請求項１に記載のディレイ調整回路であって、
前記第１位相比較部は前記第１エッジに応じて、前記第１基準信号が前記第２論理レベルである場合に計数する第１カウンタを含み、
前記第２位相比較部は前記第１エッジに引き続く前記第２エッジに応じて、前記第１基準信号が前記第２論理レベルである場合に計数する第２カウンタを含み、
前記第１カウンタと前記第２カウンタとの計数動作は、ｉ回（ｉ≧１）行なわれ、
前記ディレイ素子調整部は、
前記第１カウンタの計数値が０となり、前記第２カウンタの計数値がｉとなるように前記第２基準信号を補正する
ことを特徴とするディレイ調整回路。
【請求項７】
請求項６に記載のディレイ調整回路であって、
ｉ＝１の場合において、前記第１カウンタ及び前記第２カウンタの計数値が１の場合には前記ディレイ素子の遅延時間が小さくなるように遅延時間を調整し、前記第１カウンタ及び前記第２カウンタの計数値が０の場合には前記ディレイ素子の遅延時間が大きくなるように遅延時間を調整する
ことを特徴とするディレイ調整回路。
【請求項８】
ｎ＋１段（ただし、ｎ≧２）のディレイ素子が直列接続されるディレイ部を有するディレイ調整回路の制御方法であって、
前記ディレイ部のｎ−１段目の信号の第１論理レベルから第２論理レベルへの遷移エッジである第１エッジが第１基準信号の前記第１論理レベルから前記第２論理レベルへの遷移エッジである第１基準信号エッジよりも進んでいるか否かを検知するステップと、
前記ディレイ部のｎ＋１段目の信号の前記第１論理レベルから前記第２論理レベルへの遷移エッジである第２エッジが前記第１基準信号エッジよりも遅れているか否かを検知するステップと、
前記第１エッジが前記第１基準信号エッジよりも進んでいるか否か検知するステップにおいて前記第１エッジが前記第１基準信号エッジよりも進んでおり、かつ、前記第２エッジが前記第１基準信号エッジよりも遅れているか否かを検知するステップにおいて前記第２エッジが前記第１基準信号エッジよりも遅れるように、第２基準信号を補正して、前記ディレイ部の前記ディレイ素子の遅延時間を調整する基準バイアス信号を出力するステップと、
を備えることを特徴とするディレイ調整回路の制御方法。
【請求項９】
請求項８に記載のディレイ調整回路の制御方法であって、
前記第１エッジが前記第１基準信号エッジよりも進んでいるか否か検知するステップは、前記第１エッジに応じて、前記第１基準信号が前記第２論理レベルである場合に計数するステップを含み、
前記第２エッジが前記第１基準信号エッジよりも遅れているか否かを検知するステップは、前記第１エッジに引き続く前記第２エッジに応じて、前記第１基準信号が前記第２論理レベルである場合に計数するステップを含み、
前記第１基準信号が前記第２論理レベルである場合に計数するステップと前記第１基準信号が前記第２論理レベルである場合に計数するステップとの計数動作は、ｉ回（ｉ≧１）行なわれ、
前記基準バイアス信号を出力するステップは、
前記第１カウンタの計数値が０となり、前記第２カウンタの計数値がｉとなるように前記第２基準信号を補正するステップを含む
ことを特徴とするディレイ調整回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディレイ調整回路に関するものであり、特に、ＤＬＬなどからのバイアス信号を基準とするディレイ素子アレイに対するディレイ調整回路に関するものである。
【背景技術】
【０００２】
ＤＬＬからのバイアス信号を基準としたディレイ調整回路として、特許文献１の技術が開示されている。図１１に示す特許文献１の技術は、入力された基準信号ＣＫｒと同一の周期あるいは位相を有する内部信号ＣＫｉｎをフィードバック制御して生成する親回路１０１と、該親回路１からの内部信号ＣＫｉｎおよび制御信号ＣＳを受け取って、基準信号ＣＫｒに対して所定のタイミングを有するタイミング信号ＴＳを発生する子回路１０２とを備えるように構成している。これによれば、基準クロックに同期して所定の位相差を有する複数のタイミング信号を、簡単な構成でしかも高精度に発生することができる。
【０００３】
また、その他の関連技術として特許文献２の技術が開示されている。
【特許文献１】特開平１１−２６１４０８号公報
【特許文献２】特開２００５−０１２６６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１の技術では、親回路１０１と同じ制御信号ＣＳを用いて子回路１０２を制御したとしても同一チップ上の半導体装置内のディレイ素子のばらつきにより、かならずしも親回路と同様の遅延特性を持たせることができないため問題である。
【０００５】
本発明は前記背景技術に鑑みなされたものであり、同一チップ上の半導体素子のばらつきによる遅延特性のばらつきを補正するディレイ調整回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
その解決手段は、ｎ＋１段（ただし、ｎ≧２）のディレイ素子が直列接続されるディレイ部と、前記ディレイ部のｎ−１段目の信号の第１論理レベルから第２論理レベルへの遷移エッジである第１エッジが第１基準信号の前記第１論理レベルから前記第２論理レベルへの遷移エッジである第１基準信号エッジよりも進んでいるか否かを検知する第１位相比較部と、前記ディレイ部のｎ＋１段目の信号の前記第１論理レベルから前記第２論理レベルへの遷移エッジである第２エッジが前記第１基準信号エッジよりも遅れているか否かを検知する第２位相比較部と、前記第１位相比較部において前記第１エッジが前記第１基準信号エッジよりも進んでおり、かつ、前記第２位相比較部において前記第２エッジが前記第１基準信号エッジよりも遅れるように、第２基準信号を補正して、前記ディレイ部の前記ディレイ素子の遅延時間を調整する基準バイアス信号を出力するディレイ素子調整部と、を備えることを特徴とするディレイ調整回路である。
【０００７】
また、他の解決手段は、ｎ＋１段（ただし、ｎ≧２）のディレイ素子が直列接続されるディレイ部を有するディレイ調整回路の制御方法であって、前記ディレイ部のｎ−１段目の信号の第１論理レベルから第２論理レベルへの遷移エッジである第１エッジが第１基準信号の前記第１論理レベルから前記第２論理レベルへの遷移エッジである第１基準信号エッジよりも進んでいるか否かを検知するステップと、前記ディレイ部のｎ＋１段目の信号の前記第１論理レベルから前記第２論理レベルへの遷移エッジである第２エッジが前記第１基準信号エッジよりも遅れているか否かを検知するステップと、前記第１エッジが前記第１基準信号エッジよりも進んでいるか否か検知するステップにおいて前記第１エッジが前記第１基準信号エッジよりも進んでおり、かつ、前記第２エッジが前記第１基準信号エッジよりも遅れているか否かを検知するステップにおいて前記第２エッジが前記第１基準信号エッジよりも遅れるように、第２基準信号を補正して、前記ディレイ部の前記ディレイ素子の遅延時間を調整する基準バイアス信号を出力するステップと、を備えることを特徴とするディレイ調整回路の制御方法である。
【０００８】
本発明では、ディレイ部において、第１エッジが第１基準信号エッジよりも進んでいるか否かを検知し、第２エッジが第１基準信号エッジよりも遅れているか否かを検知して、それらの結果に応じて基準信号に対してディレイ部のディレイ素子の遅延時間を補正して調整している。
【０００９】
ディレイ素子調整部において、第１エッジが第１基準信号エッジよりも進んでおり、かつ第２エッジが第１基準信号エッジよりも遅れた状態にディレイ部のディレイ素子が調整されるとき、ｎ段目の信号の第１論理レベルから第２論理レベルへの遷移エッジは第１基準信号エッジのタイミングと略一致することになり、ディレイ素子のばらつきがあったとしても精度よくディレイ部のｎ段目の信号の第１論理レベルから第２論理レベルへの遷移エッジを、第１基準信号エッジのタイミングに合わせることができる。
【発明の効果】
【００１０】
本発明によれば、同一チップ上の半導体素子のばらつきによる遅延特性のばらつきを補正するディレイ調整回路を提供することが可能となる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の増幅器について具体化した実施形態を図１〜図１０に基づき図面を参照しつつ詳細に説明する。
【００１２】
図１は本実施形態にかかるディレイ調整回路１の構成を示すブロック図である。ディレイ調整回路１は、位相比較器２と、チャージポンプ３と、積分器４と、Ｖ−Ｉ変換回路５と、Ｉ−Ｖ変換回路６と、ディレイ素子Ｃ１０，Ｃ２０，Ｃ３０，Ｃ４０，Ｃ５０，Ｃ６０，Ｃ７０，Ｃ８０とからなるＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）を備えている。また、ディレイ調整回路１は、調整回路７と、制御部８と、Ｉ−Ｖ変換回路９と、第１カウンタ１０と、第２カウンタ１１と、ディレイ素子Ｃ１１，Ｃ２１，Ｃ３１，Ｃ４１，Ｃ５１，Ｃ６１，Ｃ７１，Ｃ８１，Ｃ９１とを備えて、ディレイ素子Ｃ１１，Ｃ２１，Ｃ３１，Ｃ４１，Ｃ５１，Ｃ６１，Ｃ７１，Ｃ８１，Ｃ９１のディレイ値の調整を行なっている。
【００１３】
第１カウンタ１０では、クロック端子にディレイ素子Ｃ７１が、カウントイネーブル端子に基準信号Ｃｒｅｆが入力されている。すなわち、第１カウンタ１０は、ディレイ素子Ｃ７１の出力信号の立ち上がりで基準信号Ｃｒｅｆのハイレベルをカウントする。これにより、本来は位相比較されるための複雑な回路が必要であるが、第１エッジで基準信号を取り込むという簡易な回路で第１カウンタ１０を構成することができる。
【００１４】
第２カウンタ１１では、クロック端子にディレイ素子Ｃ９１が、カウントイネーブル端子に基準信号Ｃｒｅｆが入力されている。すなわち、第２カウンタ１１は、ディレイ素子Ｃ９１の出力信号の立ち上がりで基準信号Ｃｒｅｆのハイレベルをカウントする。これにより、本来は位相比較されるための複雑な回路が必要であるが、第２エッジで基準信号を取り込むという簡易な回路で第２カウンタ１１を構成することができる。
【００１５】
ＤＬＬでは、基準信号Ｃｒｅｆの一周期と、ディレイ素子Ｃ１０〜Ｃ８０のディレイ値が同一となるようにロックされる。そのときに発生する積分器４からの基準信号ＶｂはＶ−Ｉ変換回路５を介して、ディレイ素子Ｃ１０〜Ｃ８０にバイアス電圧を供給するＩ−Ｖ変換回路６と、調整回路７とに同じ電流として供給される。
【００１６】
図２はＶ−Ｉ変換回路５の一例を示す回路図である。Ｖ−Ｉ変換回路５は、ＰＭＯＳトランジスタＰ２０，Ｐ２１，Ｐ２２とＮＭＯＳトランジスタＮ２０と、抵抗素子Ｒ２０とを備えている。ＰＭＯＳトランジスタＰ２０，Ｐ２１，Ｐ２２はカレントミラー回路を構成している。基準信号ＶｂがＮＭＯＳトランジスタＮ２０のゲート端子に入力されると、該カレントミラー回路の出力側トランジスタであるＰＭＯＳトランジスタＰ２１およびＰ２２から同じ電流値の電流が出力されることとなる。
【００１７】
Ｉ−Ｖ変換回路６およびＩ−Ｖ変換回路９は同じ回路で構成される。図３は、Ｉ−Ｖ変換回路６およびＩ−Ｖ変換回路９の一例を示す回路図である。Ｉ−Ｖ変換回路６（９）は、ＰＭＯＳトランジスタＰ３０，Ｐ３１，Ｐ３２と、ＮＭＯＳトランジスタＮ３０，Ｎ３１，Ｎ３２，Ｎ３３とを備えている。このうちＮＭＯＳトランジスタＮ３０，Ｎ３１と、ＰＭＯＳトランジスタＰ３０，Ｐ３１と、ＮＭＯＳトランジスタＮ３２，Ｎ３３とは、それぞれカレントミラー回路を構成している。入力端子Ｉｂ０１（Ｉｂ１）に電流が入力されると、ＮＭＯＳトランジスタＮ３０に流れる電流と同じ電流がＮＭＯＳトランジスタＮ３１にも流れる。すると、ＰＭＯＳトランジスタＰ３０に流れる電流と同じ電流がＰＭＯＳトランジスタＰ３１にも流れ、さらに、ＮＭＯＳトランジスタＮ３２に流れる電流と同じ電流がＮＭＯＳトランジスタＮ３３にも流れることとなる。したがって、入力端子Ｉｂ０１（Ｉｂ１）に流れる電流が大きいとバイアス電圧Ｖｂｎ０（Ｖｂｎ１）の電位は高くなり、バイアス電圧Ｖｂｐ０（Ｖｂｐ１）の電位は低くなることとなる。
【００１８】
ディレイ素子Ｃ１０，Ｃ２０，Ｃ３０，Ｃ４０，Ｃ５０，Ｃ６０，Ｃ７０，Ｃ８０，Ｃ１１，Ｃ２１，Ｃ３１，Ｃ４１，Ｃ５１，Ｃ６１，Ｃ７１，Ｃ８１，Ｃ９１は同じ回路で構成される。図４はそのうちディレイ素子Ｃ１０の一例を示す回路図である。ディレイ素子Ｃ１０は、ＰＭＯＳトランジスタＰ４０，Ｐ４１と、ＮＭＯＳトランジスタＮ４０，Ｎ４１と、トランスファゲートＴＧとを備えている。
【００１９】
ＰＭＯＳトランジスタＰ４０およびＮＭＯＳトランジスタＮ４０、ならびに、ＰＭＯＳトランジスタＰ４１およびＮＭＯＳトランジスタＮ４１はそれぞれインバータを構成し、それらインバータの２段構成でバッファを構成している。そのバッファの後段にはトランスファゲートＴＧが接続され、ゲートに入力されるバイアス電圧Ｖｂｐ０（Ｖｂｐ１），Ｖｂｎ０（Ｖｂｎ１）に応じて、トランスファゲートＴＧの伝達インピーダンスが変化して、遅延時間が変化することとなる。これにより、バイアス電圧Ｖｂｐ０（Ｖｂｐ１），Ｖｂｎ０（Ｖｂｎ１）により経路上の伝送インピーダンスが変化して遅延時間が変動するトランスファゲート部を用いることにより、遅延時間を調整することのできるディレイ素子を容易に構成することができる。
【００２０】
図５は調整回路７の一例を示す回路図である。調整回路７は、ＰＭＯＳトランジスタＰ５０と、ＮＭＯＳトランジスタＮ５０，Ｎ５１と、電流乗算回路５０とを備えている。ＮＭＯＳトランジスタＮ５０，Ｎ５１はカレントミラー回路を構成し、ＮＭＯＳトランジスタＮ５０に流れる電流とＮＭＯＳトランジスタＮ５１に流れる電流とが一致する。ＰＭＯＳトランジスタＰ５０のゲートとドレインに接続された、電流乗算回路５０への出力電圧Ｖｉｎ１は、入力電流Ｉｂ０２の電流値に応じて変化する。例えば、入力電流Ｉｂ０２が大きい場合には、出力電圧Ｖｉｎ１は低電圧となり、入力電流Ｉｂ０２が小さい場合には、出力電圧Ｖｉｎ１は高電圧となる。
【００２１】
図６は、電流乗算回路５０の一例を示す回路図である。電流乗算回路５０は、ＰＭＯＳトランジスタＰ６０，Ｐ６１，Ｐ６２，Ｐ６３，Ｐ６４，Ｐ６５、Ｐ６６，Ｐ６７と、スイッチＳＷ６０，ＳＷ６１，ＳＷ６２，ＳＷ６３，ＳＷ６４，ＳＷ６５，ＳＷ６６，ＳＷ６７とを備えている。制御部からの調整係数Ａ１１０（３）〜（０）は、スイッチＳＷ６０，ＳＷ６１，ＳＷ６２，ＳＷ６３に接続され、調整係数Ｂ００１（３）〜（０）は、スイッチＳＷ６４，ＳＷ６５，ＳＷ６６，ＳＷ６７に接続されて、図示しないＣＰＵやシーケンサなどにより、制御されている。
【００２２】
図６中、各トランジスタに記載された“Ｍ”はトランジスタの並列数を示し、“Ｗ”はトランジスタ幅を示している。スイッチが電源電圧ＶＤ側に接続されると非導通になるため、スイッチの出力がゲートに接続されるトランジスタから電流は出力されない。一方、スイッチが出力電圧Ｖｉｎ１側に接続されると、スイッチの出力がゲートに接続されるトランジスタからは出力電圧Ｖｉｎ１かつトランジスタの“Ｍ”および“Ｗ”に応じた電流が出力される。“Ｍ”および“Ｗ”の合成された値が、トランジスタ並列数Ｍ＝１０かつトランジスタ幅Ｗ＝１０μｍとなる場合には、入力電流Ｉｂ０２の１．０倍の電流が出力端子Ｉｂ１から出力されることとなる。
【００２３】
調整係数Ａ１１０（３）〜（０）で設定されるトランジスタ幅Ｗは、調整係数Ｂ００１（３）〜（０）で設定されるトランジスタ幅Ｗである１μｍの１０倍の大きさである１０μｍにされている。また、調整係数Ａ１１０（３）〜（０）および調整係数Ｂ００１（３）〜（０）で設定されるトランジスタ並列数Ｍはそれぞれ、８、４，２，１にされている。例えば、調整係数Ａ１１０（３）〜（０）と同じ設定を調整係数Ｂ００１（３）〜（０）に対して行った場合、出力端子Ｉｂ１から出力される電流値は、１０倍の電流値が出力されることとなる。
【００２４】
図６の状態において、トランジスタ並列数Ｍ＝８、トランジスタ幅Ｗ＝１０μｍのＰＭＯＳトランジスタＰ６０、トランジスタ並列数Ｍ＝１、トランジスタ幅Ｗ＝１０μｍのＰＭＯＳトランジスタＰ６３、トランジスタ並列数Ｍ＝４、トランジスタ幅Ｗ＝１μｍのＰＭＯＳトランジスタＰ６５およびトランジスタ並列数Ｍ＝２、トランジスタ幅Ｗ＝１μｍのＰＭＯＳトランジスタＰ６６のゲートに出力電圧Ｖｉｎ１が入力されているため、出力端子Ｉｂ１は入力電流Ｉｂ０２の０．９６倍の電流を出力することとなる。
【００２５】
次いで、図７〜図９を参照して、基準信号Ｃｒｅｆと各ディレイの遅延時間との関係について説明する。第１カウンタ１０(図１)は、ディレイ素子Ｃ７１からの信号の立ち上がりエッジで基準信号Ｃｒｅｆのハイレベルをカウントし、第２カウンタ１１(図１)は、ディレイ素子Ｃ９１からの信号の立ち上がりエッジで基準信号Ｃｒｅｆのハイレベルをカウントする。これにより、ディレイ素子Ｃ７１およびディレイ素子Ｃ９１と、基準信号Ｃｒｅｆとの位相関係が検知されることとなる。
【００２６】
本実施形態において、第１カウンタ１０では、ディレイ素子Ｃ７１からの信号の立ち上がりエッジが１６回発生する間に基準信号Ｃｒｅｆがハイレベルである回数が計数される。また、第２カウンタ１１では、ディレイ素子Ｃ９１からの信号の立ち上がりエッジが１６回発生する間に、基準信号Ｃｒｅｆがハイレベルである回数が計数される。
【００２７】
図７では、ディレイ素子Ｃ７１，Ｃ８１，Ｃ９１の遅延時間が小さすぎる場合の関係が示されている。この場合、第１カウンタ１０および第２カウンタ１１では０が計数されることとなる。
【００２８】
図８では、ディレイ素子Ｃ７１，Ｃ８１，Ｃ９１の遅延時間が大きすぎる場合の関係が示されている。この場合、第１カウンタ１０および第２カウンタ１１では計数値の最大値（本例では１６）が計数されることとなる。
【００２９】
図９では、ディレイ素子Ｃ７１，Ｃ８１，Ｃ９１の遅延時間が適切である場合の関係が示されている。この場合、第１カウンタ１０では０が計数され、第２カウンタ１１では計数値の最大値（本例では１６）が計数されることとなる。また、この場合、ディレイ素子Ｃ７１の出力の立ち上がりエッジが、最も基準信号Ｃｒｅｆの立ち上がりエッジ寄りにある場合は、ディレイ素子Ｃ８１の略遅延時間分、基準信号Ｃｒｅｆの立ち上がりエッジよりもディレイ素子Ｃ８１の出力の立ち上がりエッジが遅れることとなる。一方、ディレイ素子Ｃ９１の出力の立ち上がりエッジが、最も基準信号Ｃｒｅｆの立ち上がりエッジ寄りにある場合は、ディレイ素子Ｃ９１の略遅延時間分、基準信号Ｃｒｅｆの立ち上がりエッジよりもディレイ素子Ｃ８１の出力の立ち上がりエッジが進むこととなる。すなわち、基準信号Ｃｒｅｆの立ち上がりエッジとディレイ素子Ｃ８１の出力の立ち上がりエッジとは、ディレイ素子Ｃ９１の遅延時間分の進みから、ディレイ素子Ｃ８１の遅延時間分の遅れの範囲に収まることとなる。
【００３０】
次いで、制御部８の動作について説明する。制御部８は図示しないＣＰＵやシーケンサなどにより制御される。図１０は、制御部８の処理手順を示すフローチャートである。本例では第１カウンタ１０の出力である計数値Ｃｎｔ７１および第２カウンタ１１の出力である計数値Ｃｎｔ９１が１６の場合について説明しているが、計数値Ｃｎｔ７１および計数値Ｃｎｔ９１は１以上であればよい。その場合には、以下の比較において「１６であるか否か」とある判定の部分が、設定された計数値Ｃｎｔ７１および計数値Ｃｎｔ９１に読み替えて適用される。
まず、ステップＳ１において、エラーフラグＥＲＲ１が０に、調整係数Ａ１１０（３）〜（０）が１．０に、調整係数Ｂ００１（３）〜（０）が０．００となるように初期化される。
【００３１】
ステップＳ２において、計数値Ｃｎｔ７１が０、かつ、計数値Ｃｎｔ９１が１６であるか否かが判断される。そうである場合（Ｙｅｓ）には、図９のように遅延時間が適切であるため、処理を終了する。そうでない場合（Ｎｏ）には、ステップＳ３に移動する。
【００３２】
ステップＳ３において、調整係数Ａ１１０（３）〜（０）がその最大調整値（本例では１．２）に設定される。
【００３３】
ステップＳ４において、計数値Ｃｎｔ７１が０、かつ、計数値Ｃｎｔ９１が１６であるか否かが判断される。そうである場合（Ｙｅｓ）には、図９のように遅延時間が適切であるため、処理を終了する。そうでない場合（Ｎｏ）には、調整係数Ａ１１０（３）〜（０）をさらに調整するためステップＳ５に移動する。
【００３４】
ステップＳ５において、調整係数Ａ１１０（３）〜（０）から０．１の減算処理がなされ、ステップＳ６に移動する。
【００３５】
ステップＳ６において、調整係数Ａ１１０（３）〜（０）が調整不可能値（本例では０．７）であるか否かが判断される。そうである場合（Ｙｅｓ）には調整不可能とみなしエラーフラグＥＲＲ１をセットするため、ステップＳ１３に移動する。そうでない場合（Ｎｏ）には調整係数Ａ１１０（３）〜（０）の調整を継続するためステップＳ７に移動する。
【００３６】
ステップＳ７において、計数値Ｃｎｔ７１が０、かつ、計数値Ｃｎｔ９１が０であるか否かが判定される。そうである場合（Ｙｅｓ）にはステップＳ５に移動し、そうでない場合（Ｎｏ）にはステップＳ８に移動する。
【００３７】
ステップＳ８において、計数値Ｃｎｔ７１が０、かつ、計数値Ｃｎｔ９１が１６であるか否かが判断される。そうである場合（Ｙｅｓ）には、図９のように遅延時間が適切であるため、処理を終了する。そうでない場合（Ｎｏ）には、ステップＳ９に移動する。
【００３８】
ステップＳ９において、計数値Ｃｎｔ７１が１６、かつ、計数値Ｃｎｔ９１が１６であるか否かが判定される。そうである場合（Ｙｅｓ）には、ステップＳ１０に移動し、そうでない場合（Ｎｏ）には、調整不可能と判断しステップＳ１３に移動する。
【００３９】
ステップＳ１０において、調整係数Ｂ００１（３）〜（０）に０．０１が加算処理され、ステップＳ１１に移動する。
【００４０】
ステップＳ１１において、調整係数Ｂ００１（３）〜（０）が０．１０か否かが判定される。そうである場合（Ｙｅｓ）には、調整不可能と判断しステップＳ１３に進み、そうでない場合（Ｎｏ）には、ステップＳ１２に進む。
【００４１】
ステップＳ１２において、計数値Ｃｎｔ７１が０、かつ、計数値Ｃｎｔ９１が１６であるか否かが判断される。そうである場合（Ｙｅｓ）には、図９のように遅延時間が適切であるため、処理を終了する。そうでない場合（Ｎｏ）には、さらに調整係数Ｂ００１（３）〜（０）を微調整するためにステップＳ１０に移動する。
【００４２】
ステップＳ１３において、調整が不可能と判断された場合であるため、エラーフラグＥＲＲ１に１が設定され、処理が終了される。
【００４３】
本実施形態にかかる制御部８では、ディレイ素子Ｃ７１の出力の立ち上がりエッジが１６回発生する間に基準信号Ｃｒｅｆがハイレベルである回数が計数され、ディレイ素子Ｃ９１の出力の立ち上がりエッジが１６回発生する間に、基準信号Ｃｒｅｆがハイレベルである回数が計数される。さらに、調整回路７では、第１カウンタ１０の計数値が０となり、第２カウンタ１１の計数値が１６となるように出力電流Ｉｂ１を補正している。
【００４４】
すなわち、ディレイ素子Ｃ７１の出力の立ち上がりエッジが基準信号Ｃｒｅｆの立ち上がりエッジよりも進んでいるかを１６回計測し、ディレイ素子Ｃ９１の出力の立ち上がりエッジが基準信号Ｃｒｅｆの立ち上がりエッジよりも遅れているか否かを１６回計測している。これにより、基準信号Ｃｒｅｆの立ち上がりエッジにディレイ部のｎ段目の信号のローレベルからハイレベルへの遷移エッジの互いのタイミングが合っているか否かを検知できる。
【００４５】
なお、一回だけの計測では、ディレイ素子Ｃ７１やディレイ素子Ｃ９１の出力がセットアップ／ホールドタイムやジッタの関係でうまく取り込めない場合にも、多数回計測すれば、より精度よく、基準信号Ｃｒｅｆエッジにディレイ部のディレイ素子Ｃ８１の信号のローレベルからハイレベルへの遷移エッジが合っているか否かを検知できるので好ましい。
【００４６】
なお、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、Ｃｎｔ７１またはＣｎｔ９１が０か否かが判断される場合において、セットアップ・ホールドタイムを考慮して若干の判定の範囲を持たせても良い。例えば、Ｃｎｔ７１またはＣｎｔ９１が２以下の場合は、Ｃｎｔ７１またはＣｎｔ９１が０と判断される場合に等しい処理をするといった手法が挙げられる。このような場合にも本発明を適用することができる。
【００４７】
また、Ｃｎｔ７１またはＣｎｔ９１が１６か否かが判断される場合において、セットアップ・ホールドタイムを考慮して若干の判断の範囲を持たせても良い。例えば、Ｃｎｔ７１またはＣｎｔ９１が１４以上の場合は、Ｃｎｔ７１またはＣｎｔ９１が１６と判断される場合に等しい処理をするといった手法が挙げられる。このような場合にも本発明を適用することができる。
【００４８】
また、本実施例では、ディレイ素子Ｃ１１，Ｃ２１，Ｃ３１，Ｃ４１，Ｃ５１，Ｃ６１，Ｃ７１，Ｃ８１，Ｃ９１のディレイ素子アレイを一つだけ調整する回路構成になっているが、一つのみに限らず２つ以上のディレイ素子アレイを調整する場合にも本発明を適用することができる。
【００４９】
なお、ローレベルは第１論理レベルの一例、ハイレベルは第２論理レベルの一例、第１カウンタは第１位相比較部の一例、第２カウンタは第２位相比較部の一例、基準信号Ｃｒｅｆは第１基準信号の一例、基準信号Ｖｂは第２基準信号の一例、調整回路７および制御部８はディレイ素子調整部の一例である。
【図面の簡単な説明】
【００５０】
【図１】実施形態にかかるディレイ調整回路の構成を示すブロック図である。
【図２】Ｖ−Ｉ変換回路の一例を示す回路図である。
【図３】Ｉ−Ｖ変換回路の一例を示す回路図である。
【図４】ディレイ素子の一例を示す回路図である。
【図５】調整回路の一例を示す回路図である。
【図６】電流乗算回路の一例を示す回路図である。
【図７】Ｃｒｅｆと各ディレイの遅延時間との関係を示すタイミングチャートである。
【図８】Ｃｒｅｆと各ディレイの遅延時間との関係を示すタイミングチャートである。
【図９】Ｃｒｅｆと各ディレイの遅延時間との関係を示すタイミングチャートである。
【図１０】制御部の処理手順を示すフローチャートである。
【図１１】従来技術のタイミング信号発生回路の回路図である。
【符号の説明】
【００５１】
１  ディレイ調整回路
２  位相比較器
３  チャージポンプ
４  積分器
５  Ｖ−Ｉ変換回路
６  Ｉ−Ｖ変換回路
７  調整回路
８  制御部
９  Ｉ−Ｖ変換回路
１０  第１カウンタ
１１  第２カウンタ
Ｃ１０〜Ｃ８０，Ｃ１１〜Ｃ９１  ディレイ素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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