(57)【要約】【課題】有機物を利用した論理素子を製造しようとする場合、従来はシリコンデバイスと類似のＭＯＳ型構造を複数組み合わせた構造で検討されてきたが、有機半導体薄膜のキャリア移動度が小さく駆動に高い電圧を必要とするためで実用的な電圧範囲の動作ができなかった。【解決手段】縦型の構造を有する有機静電誘導型トランジスタを複数組み合わせることによって、低電圧で動作可能なまた実装面積の小さな論理素子を得る。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体層Ａと、前記半導体層Ａを挟むように設けられた第１ソース領域及び第１ドレイン領域と、前記半導体層Ａ内に埋め込まれると共に複数の貫通孔を有する第１ゲート電極と、を有する１以上のｐ型の静電誘導型トランジスタと、
半導体層Ｂと、前記半導体層Ｂを挟むように設けられた第２ソース領域及び第２ドレイン領域と、前記半導体層Ｂ内に埋め込まれると共に複数の貫通孔を有する第２ゲート電極と、を有する１以上のｎ型の静電誘導型トランジスタと、
を備えたことを特徴とする論理素子。
【請求項２】
前記半導体層Ａ及びＢは、有機材料から構成されることを特徴とする請求項１に記載の論理素子。
【請求項３】
前記半導体層Ａは、銅フタロシアニン、ペンタセン、Ｎ，Ｎ’−ジナフチル−Ｎ，Ｎ’−ジフェニルベンジジン及びポリ−３−ヘキシルチオフェンからなる群から選択された少なくとも１種の有機材料を含み、
前記半導体層Ｂは、パーフルオロ銅フタロシアニン、パーフルオロペンタセン、２，９−ジメチル−４，７−ジフェニル−１，１０−フェナントロリン、パーフルオロテトラシアノキノン、ペリレンテトラカルボン酸無水物、ペリレンテトラカルボン酸イミド及びフラーレンＣ６０からなる群から選択された少なくとも１種の有機材料を含むことを特徴とする請求項１又は２に記載の論理素子。
【請求項４】
前記第１ドレイン領域と第２ドレイン領域が電気接続されていることを特徴とする請求項１〜３の何れか１項に記載の論理素子。
【請求項５】
前記第１ドレイン領域と第２ドレイン領域が同一の共通電極Ａを構成し、
前記共通電極Ａの一方の面上に前記半導体層Ａ、第１ゲート電極、第１ソース領域が設けられて前記ｐ型の静電誘導型トランジスタを構成し、
前記共通電極Ａの一方の面とは反対側の他方の面上に、前記半導体層Ｂ、第２ゲート電極、第２ソース領域が設けられて前記ｎ型の静電誘導型トランジスタを構成することを特徴とする請求項１〜４の何れか１項に記載の論理素子。
【請求項６】
前記第１ソース領域と第２ソース領域の間に第１の電気信号を入力し、
前記第１ゲート電極と第２ゲート電極の間に第２の電気信号を入力し、
前記共通電極Ａから電気信号が出力されるように構成されていることを特徴とする請求項５に記載の論理素子。
【請求項７】
前記第１ドレイン領域と第２ドレイン領域が同一の共通電極Ｂを構成し、
前記共通電極Ｂの一方の面上に前記半導体層Ａ、第１ゲート電極、第１ソース領域が設けられて前記ｐ型の静電誘導型トランジスタを構成し、
前記共通電極Ｂの前記一方の面上の前記ｐ型の静電誘導型トランジスタが形成された部分とは異なる部分に、前記半導体層Ｂ、第２ゲート電極、第２ソース領域が設けられて前記ｎ型の静電誘導型トランジスタを構成することを特徴とする請求項１〜４の何れか１項に記載の論理素子。
【請求項８】
前記第１ソース領域と第２ソース領域の間に第１の電気信号を入力し、
前記第１ゲート電極と第２ゲート電極の間に第２の電気信号を入力し、
前記共通電極Ｂから電気信号が出力されるように構成されていることを特徴とする請求項７に記載の論理素子。
【請求項９】
前記第２ソース領域が、金、銀、カルシウム及びこれらの合金、インジウムすず酸化物並びに導電性亜鉛酸化物からなる群から選択された少なくとも１種の材料から構成されることを特徴とする請求項１〜８の何れか１項に記載の論理素子。
【請求項１０】
前記第１ソース領域が、金、白金、パラジウム及びインジウムすず酸化物からなる群から選択される少なくとも１種の材料から構成されることを特徴とする請求項１〜９の何れか１項に記載の論理素子。
【請求項１１】
第１ゲート電極がアルミニウムを含有し、
第２ゲート電極がパラジウム又は金を含有することを特徴とする請求項１〜１０の何れか１項に記載の論理素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機材料又は無機材料を、キャリヤを輸送可能な半導体層として有する論理素子に関するものである。特に、縦型構造を有することにより駆動電圧を低くし、かつ簡便な構造を有する薄膜トランジスタを組み合わせた論理素子に関する。
【背景技術】
【０００２】
従来から、薄膜トランジスタは液晶表示装置等の表示用のスイッチング素子として広く用いられている。従来、薄膜トランジスタ（以下、「ＴＦＴ」とも記載する）は、アモルファスや多結晶のシリコンを用いて作製されていた。
【０００３】
しかし、このようなシリコンを用いたＴＦＴの作製に用いるＣＶＤ装置は非常に高額であり、ＴＦＴを用いた表示装置等の大型化は製造コストの大幅な増加を伴うという問題点があった。また、アモルファスや多結晶シリコンを成膜するプロセスは非常に高い温度下で行われるので、基板として使用可能な材料の種類が限られていた。従って、軽量な樹脂基板等は使用できないという問題があった。
【０００４】
そこで、上記問題を解決するため、アモルファスや多結晶シリコンに代えて有機物を用いたＴＦＴが提案されている。ここで、有機物でＴＦＴを形成する際に用いる成膜方法としては真空蒸着法や塗布法等が知られている。これらの成膜方法を用いるとコストアップを抑えつつ素子の大型化が実現可能となり、成膜時に必要となるプロセス温度を比較的、低温にすることができる。このため、有機物を用いたＴＦＴでは、基板に用いる材料の選択時の制限が少ないといった利点が得られ、その実用化が期待されている。
【０００５】
実際、近年、有機物を用いたＴＦＴは盛んに報告されるようになった。非特許文献１〜１２には、このような有機物を用いたＴＦＴが開示されている。
また、特許文献１〜５には、ＴＦＴの有機化合物層に用いる有機物として、共役系ポリマーやチオフェンなどの多量体が開示されている。更に、特許文献６には有機物として金属フタロシアニン化合物、特許文献７及び８には有機物としてペンタセンなどの縮合芳香族炭化水素を用い、これらの有機物を単体で、又は他の化合物と混合して有機化合物層を形成したＴＦＴが開示されている。
【０００６】
このように半導体層の材料として有機材料を使用することにより、素子基板としてガラス等の硬い材料はもちろんのこと、樹脂やプラスチックを適用することができ、素子全体にフレキシブル性を持たせることが可能となる。このため、現在ではフレキシブル有機ＴＦＴに関する研究が盛んに行われている。また、有機ＴＦＴでは、製造プロセスとして溶液を用いた塗布プロセスを採用することができるため、現在では低コスト化等を目標とした塗布プロセス、印刷プロセスを適用した製造方法の研究も盛んに行われている。
【０００７】
ここで、実際に有機トランジスタを種々の電子機器の制御等に用いる場合、一般的には単独のトランジスタとして用いるのではなく、複数個のトランジスタを組み合わせた様々な演算回路として使用されている。この場合、必要な演算機能に応じてＮＯＴ回路、ＮＯＲ回路、ＮＡＮＤ回路等の基本回路が必要となり、これらを種々組み合わせてＩＣ（集積回路）やＬＳＩ（大規模集積回路）が設計・製造されている。
【非特許文献１】エフ・エビサワら（Ｆ．  Ｅｂｉｓａｗａら）、ジャーナル・オブ・アプライド・フィジクス（Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ）、５４巻，３２５５頁，１９８３年
【非特許文献２】エー・アッサディら（Ａ．  Ａｓｓａｄｉら），アプライド・フィジクス・レター（Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒ），５３巻，１９５頁，１９８８年
【非特許文献３】ジー・ギラウドら（Ｇ．  Ｇｕｉｌｌａｕｄら），ケミカル・フィジクス・レター（Ｃｈｅｍｉｃａｌ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒ），１６７巻，５０３頁，１９９０年
【非特許文献４】エックス・ペングら（Ｘ．  Ｐｅｎｇら），アプライド・フィジクス・レター（Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒ），５７巻，２０１３頁，１９９０年
【非特許文献５】ジー・ホロヴィッツら（Ｇ．  Ｈｏｒｏｗｉｔｚら），シンシェティック・メタルズ（Ｓｙｎｔｈｅｔｉｃ  Ｍｅｔａｌｓ），４１−４３巻，１１２７頁，１９９１年
【非特許文献６】エス・ミヤウチら（Ｓ．  Ｍｉｙａｕｃｈｉら），シンシェティック・メタルズ（Ｓｙｎｔｈｅｔｉｃ  Ｍｅｔａｌｓ），４１−４３巻，１９９１年
【非特許文献７】エイチ・フチガミら（Ｈ．  Ｆｕｃｈｉｇａｍｉら），アプライド・フィジクス・レター（Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒ），６３巻，１３７２頁，１９９３年
【非特許文献８】エイチ・コエズカら（Ｈ．  Ｋｏｅｚｕｋａら），アプライド・フィジクス・レター（Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｌｅｔｔｅｒ），６２巻，１７９４頁，１９９３年
【非特許文献９】エフ・ガーニアーら（Ｆ．  Ｇａｒｎｉｅｒら），サイエンス（Ｓｃｉｅｎｃｅ），２６５巻，１６８４頁，１９９４年
【非特許文献１０】エー・アール・ブラウンら（Ａ．  Ｒ．  Ｂｒｏｗｎら）、シンシェティック・メタルズ（Ｓｙｎｔｈｅｔｉｃ  Ｍｅｔａｌｓ），６８巻，６５頁，１９９４年
【非特許文献１１】エー・ドダバラパーら（Ａ．  Ｄｏｄａｂａｌａｐｕｒら），サイエンス（Ｓｃｉｅｎｃｅ），２６８巻，２７０頁，１９９５年
【非特許文献１２】ティー・スミモトら（Ｔ．  Ｓｕｍｉｍｏｔｏら），シンシェティック・メタルズ（Ｓｙｎｔｈｅｔｉｃ  Ｍｅｔａｌｓ），８６巻，２２５９頁，１９９７年
【特許文献１】特開平８−２２８０３４号公報
【特許文献２】特開平８−２２８０３５号公報
【特許文献３】特開平９−２３２５８９号公報
【特許文献４】特開平１０−１２５９２４号公報
【特許文献５】特開平１０−１９０００１号公報
【特許文献６】特開２０００−１７４２７７号公報
【特許文献７】特開平５−５５５６８号公報
【特許文献８】特開２００１−９４１０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、従来のＭＯＳ型ＴＦＴを論理回路として構築しようとすると、論理回路を構成する際に実装面積が大きくなってしまう欠点があった。そこで、本発明者は、上述の課題を解決するために鋭意検討した結果、ＭＯＳ型ＴＦＴではなく、縦型の静電誘導型トランジスタを複数個、組み合わせることにより論理素子として駆動電圧が小さく、構造が簡便で実装面積を小さく出来ることを見いだし本発明をするに到った。
【０００９】
すなわち、本発明は、上記課題に鑑みてなされたものであり、移動度の小さな半導体材料を用いても低電圧で駆動させることができ、かつ縦型の静電誘導型トランジスタを複数個、組み合わせることにより構造が簡便で実装面積の小さな複合型論理素子を提供することを目的とするものである。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明は以下の構成を有することを特徴とする。
１．半導体層Ａと、前記半導体層Ａを挟むように設けられた第１ソース領域及び第１ドレイン領域と、前記半導体層Ａ内に埋め込まれると共に複数の貫通孔を有する第１ゲート電極と、を有する１以上のｐ型の静電誘導型トランジスタと、
半導体層Ｂと、前記半導体層Ｂを挟むように設けられた第２ソース領域及び第２ドレイン領域と、前記半導体層Ｂ内に埋め込まれると共に複数の貫通孔を有する第２ゲート電極と、を有する１以上のｎ型の静電誘導型トランジスタと、
を備えたことを特徴とする論理素子。
【００１１】
２．前記半導体層Ａ及びＢは、有機材料から構成されることを特徴とする上記１に記載の論理素子。
３．前記半導体層Ａは、銅フタロシアニン、ペンタセン、Ｎ，Ｎ’−ジナフチル−Ｎ，Ｎ’−ジフェニルベンジジン及びポリ−３−ヘキシルチオフェンからなる群から選択された少なくとも１種の有機材料を含み、
前記半導体層Ｂは、パーフルオロ銅フタロシアニン、パーフルオロペンタセン、２，９−ジメチル−４，７−ジフェニル−１，１０−フェナントロリン、パーフルオロテトラシアノキノン、ペリレンテトラカルボン酸無水物、ペリレンテトラカルボン酸イミド及びフラーレンＣ６０からなる群から選択された少なくとも１種の有機材料を含むことを特徴とする上記１又は２に記載の論理素子。
【００１２】
４．前記第１ドレイン領域と第２ドレイン領域が電気接続されていることを特徴とする上記１〜３の何れか１項に記載の論理素子。
５．前記第１ドレイン領域と第２ドレイン領域が同一の共通電極Ａを構成し、
前記共通電極Ａの一方の面上に前記半導体層Ａ、第１ゲート電極、第１ソース領域が設けられて前記ｐ型の静電誘導型トランジスタを構成し、
前記共通電極Ａの一方の面とは反対側の他方の面上に、前記半導体層Ｂ、第２ゲート電極、第２ソース領域が設けられて前記ｎ型の静電誘導型トランジスタを構成することを特徴とする上記１〜４の何れか１項に記載の論理素子。
【００１３】
６．前記第１ソース領域と第２ソース領域の間に第１の電気信号を入力し、
前記第１ゲート電極と第２ゲート電極の間に第２の電気信号を入力し、
前記共通電極Ａから電気信号が出力されるように構成されていることを特徴とする上記５に記載の論理素子。
【００１４】
７．前記第１ドレイン領域と第２ドレイン領域が同一の共通電極Ｂを構成し、
前記共通電極Ｂの一方の面上に前記半導体層Ａ、第１ゲート電極、第１ソース領域が設けられて前記ｐ型の静電誘導型トランジスタを構成し、
前記共通電極Ｂの前記一方の面上の前記ｐ型の静電誘導型トランジスタが形成された部分とは異なる部分に、前記半導体層Ｂ、第２ゲート電極、第２ソース領域が設けられて前記ｎ型の静電誘導型トランジスタを構成することを特徴とする上記１〜４の何れか１項に記載の論理素子。
【００１５】
８．前記第１ソース領域と第２ソース領域の間に第１の電気信号を入力し、
前記第１ゲート電極と第２ゲート電極の間に第２の電気信号を入力し、
前記共通電極Ｂから電気信号が出力されるように構成されていることを特徴とする上記７に記載の論理素子。
【００１６】
９．前記第２ソース領域が、金、銀、カルシウム及びこれらの合金、インジウムすず酸化物並びに導電性亜鉛酸化物からなる群から選択された少なくとも１種の材料から構成されることを特徴とする上記１〜８の何れか１項に記載の論理素子。
【００１７】
１０．前記第１ソース領域が、金、白金、パラジウム及びインジウムすず酸化物からなる群から選択される少なくとも１種の材料から構成されることを特徴とする上記１〜９の何れか１項に記載の論理素子。
１１．第１ゲート電極がアルミニウムを含有し、
第２ゲート電極がパラジウム又は金を含有することを特徴とする上記１〜１０の何れか１項に記載の論理素子。
【発明の効果】
【００１８】
本発明の静電誘導型トランジスタを複数、組み合わせた論理素子は、低電圧で動作可能であり、実装面積を小さくすることができる。
【発明を実施するための最良の形態】
【００１９】
本発明の論理素子は、少なくとも１以上のｐ型の静電誘導型トランジスタと、少なくとも１以上のｎ型の静電誘導型トランジスタとを有する。なお、本発明の論理素子では、ｎ型とｐ型の静電誘導型トランジスタの数はそれぞれ１つ以上であれば良く、ｎ型とｐ型の静電誘導型トランジスタの数は複数であっても良い。これらｎ型とｐ型の静電誘導型トランジスタを組み合わせることによって、本発明では例えば、ＡＮＤ、ＯＲ、ＮＯＴの論理素子、ＡＮＤ、ＯＲ及びＮＯＴからなる群から選択された少なくとも一種の論理素子を含む論理素子とすることができる。
【００２０】
本発明のｐ型の静電誘導型トランジスタは、半導体層Ａと、半導体層Ａを挟むように設けられた第１ソース領域及び第１ドレイン領域と、半導体層Ａ内に埋め込まれてなると共に複数の貫通孔を有する第１ゲート電極と、を有する。ｎ型の静電誘導型トランジスタは、半導体層Ｂと、半導体層Ｂを挟むように設けられた第２ソース領域及び第２ドレイン領域と、半導体層Ｂ内に埋め込まれてなると共に複数の貫通孔を有する第２ゲート電極と、を有する。
【００２１】
このｐ型の静電誘導型トランジスタにおいては、第１ゲート電極に電圧を印加することによって半導体層Ａ内に反転層が形成される。そして、第１ソース領域から正孔（ホール）が注入され、これが半導体層Ａの反転層内を通って第１ドレイン領域まで流れるように構成されている。また、第１ゲート電極の上下や貫通孔内には、半導体層Ａが存在している。
【００２２】
同様にして、ｎ型の静電誘導型トランジスタにおいては、第２ゲート電極に電圧を印加することによって半導体層Ｂ内に反転層が形成される。そして、第２ソース領域から電子が注入され、これが半導体層Ｂの反転層内を通って第２ドレイン領域まで流れるように構成されている。また、第２ゲート電極の上下や貫通孔内には、半導体層Ｂが存在している。
【００２３】
半導体層Ａ、Ｂとしては典型的には、ｐ型又はｎ型にドーピングされた半導体が用いられる。ここで、半導体層Ａ及びＢの構成材料としては無機材料でも有機材料でも使用することが可能であるが、有機材料を使用することが好ましい。半導体層Ａ及びＢを有機材料から構成することによって、ゲート電極を半導体層中に製造しなければならない、本発明の静電誘導型トランジスタを作製することが容易となる。
【００２４】
半導体層Ａを有機材料から構成する場合、半導体層Ａは銅フタロシアニン、ペンタセン、Ｎ，Ｎ’−ジナフチル−Ｎ，Ｎ’−ジフェニルベンジジン及びポリ−３−ヘキシルチオフェンからなる群から選択された少なくとも１種の有機材料を含むことが好ましい。このような有機材料を用いることによって、本発明の論理素子を低電圧でより効果的に作動させることができる。
【００２５】
半導体層Ｂを有機材料から構成する場合、半導体層Ｂは、パーフルオロ銅フタロシアニン、パーフルオロペンタセン、２，９−ジメチル−４，７−ジフェニル−１，１０−フェナントロリン、パーフルオロテトラシアノキノン、ペリレンテトラカルボン酸無水物、ペリレンテトラカルボン酸イミド及びフラーレンＣ６０からなる群から選択された少なくとも１種の有機材料を含むことが好ましい。このような有機材料を用いることによって、本発明の論理素子を低電圧でより効果的に作動させることができる。
【００２６】
第１及び第２ソース領域、並びに第１及び第２ドレイン領域の形状はシート状、メッシュ状、多孔質状、線状、ドット状、櫛状など特に限定されないが、それぞれシート状の平行平板電極であることが好ましい。
【００２７】
また、第１ドレイン領域と第２ドレイン領域が電気接続されていることが好ましい。このように電気接続されていることによって、電気的に結線した出力電極から第３の電気信号を取り出すことができ、最も基本的となるＮＯＴ回路として活用することが出来る。
【００２８】
第２ソース領域の構成材料としては、半導体材料の電子親和力よりも大きな仕事関数を有し、半導体層へ電子を注入する機能を備えた材料であれば特に限定されない。第２ソース領域は金、銀、カルシウム及びこれらの合金（金、銀及びカルシウムからなる群から選択された少なくとも一種の金属を含有する合金）、インジウムすず酸化物並びに導電性亜鉛酸化物からなる群から選択された少なくとも１種の材料から構成されることが好ましい。第２ソース領域をこれらの材料から構成することによって、より多くの電子を半導体層Ｂ内に注入することができる。
【００２９】
第１ソース領域の構成材料としては、半導体材料のイオン化ポテンシャルと小さな差の仕事関数を有し、半導体層へ正孔を注入する機能を備えた材料であれば特に限定されない。第１ソース領域は金、白金、パラジウム及びインジウムすず酸化物からなる群から選択される少なくとも１種の材料から構成されることが好ましい。第１ソース領域をこれらの材料から構成することによって、より多くの正孔（ホール）を半導体層Ａ内に注入することができる。また、真空蒸着法や塗布法等を用いて、容易に形成することができる。
【００３０】
本発明の第１及び第２ゲート電極は、複数の貫通孔を有する。なお、第１及び第２ゲート電極中の貫通孔の開口率である（貫通孔が形成されている領域の総面積）／（第１及び第２ゲート電極の厚み方向に垂直な断面積）×１００は、１０〜９５％であることが好ましく、２０〜８０％であることが更に好ましい。あまり開口率が小さいと素子の内部抵抗の増大を招く場合があるのに対して、逆に開口率が大きすぎると、ゲート電極のシート抵抗が増大してしまう場合がある。なお、この第１及び第２ゲート電極の貫通孔内にはそれぞれ、半導体層Ａ及びＢの構成材料が充填されている。
【００３１】
また、第１ゲート電極がアルミニウムを含有し、第２ゲート電極がパラジウム又は金を含有することが好ましい。第１及び第２ゲート電極がこのような材料を含有することによって、低電圧でも優れた移動度を有する静電誘導型トランジスタを得ることができる。
【００３２】
基板１１として用いることが可能な材料としては、ガラス、シリコン等の無機材料やアクリル系樹脂のようなプラスチックなど、その上に形成される複合型論理素子を保持できる材料であれば特に限定はされない。また、基板以外の構成要素により複合型論理素子の構造を十分に支持し得る場合には、使用しない事も可能である。
【００３３】
電極（第１ドレイン領域、第１ソース領域、第２ドレイン領域、第２ソース領域、第１及び第２ゲート電極）１２〜１６の作製方法としては、真空蒸着法、スパッタ法、エッチング法、リフトオフ等、通常の電極形成プロセスを利用できるが、特にこれらの方法には限定されない。また、導電性ポリマーのような有機材料を電極として使用する場合には、スピンコート法、ディップ法等の溶液プロセスも利用することができ、この場合にも特に限定されない。
【００３４】
半導体層Ａ及びＢ１７〜２０の形成方法としては、真空蒸着法等のドライプロセスの他、スピンコート法、ディップ法等の溶液プロセスも利用することができ、特にこれらの方法には限定されない。また、半導体層１７と１８、及び半導体層１９と２０は、それぞれ主とするキャリアが同一であれば異なる材料でも同一の材料でも良く、また、それぞれの形成方法も同一でも異なる形成方法でも良い。すなわち、半導体層Ａは構成材料の異なる複数の層から構成されていても、同じ構成材料の単一の層であっても良い。また、半導体層Ｂについても同様である。
【００３５】
本発明の論理素子の電極１２〜１６、半導体層１７〜２０の膜厚は、特に限定されないが、一般的に膜厚が薄すぎるとピンホール等の欠陥が生じやすく、逆に厚すぎるとチャネル長が長くなり、或いは高い印加電圧が必要となって素子の性能劣化の要因になる。このため、数ｎｍから１μｍの範囲が好ましい。
【００３６】
以下、図面等を参照して、本発明の論理素子の各実施形態を更に詳細に説明する。図１〜３は、本発明の論理素子の各実施形態を示す断面図である。図４は、従来のＭＯＳ型構造を有する複合型論理素子の構成を示す断面図である。
【００３７】
（第１実施形態）
図１に示すように、第１実施形態の複合型論理素子は、ｎ型とｐ型の静電誘導型トランジスタを縦に配置した構造を有している。すなわち、この複合型論理素子は、基板１１上に電子注入電極（第２ソース領域）１２、第１の半導体層１７、複数の貫通孔を有する第２ゲート電極１４、第２の半導体層１８、出力電極（共通電極Ａ）１６、第３の半導体層１９、複数の貫通孔を有する第１ゲート電極１５、第４の半導体層２０、正孔注入電極（第１ソース領域）１３がこの順に積層されている。
【００３８】
この論理素子では、電子注入電極１２、第１の半導体層１７、第２ゲート電極１４、第２の半導体層１８、出力電極（共通電極Ａ）１６とからｎ型の静電誘導型トランジスタが構成される。また、出力電極（共通電極Ａ）１６、第３の半導体層１９、複数の貫通孔を有する第１ゲート電極１５、第４の半導体層２０、正孔注入電極（第１ソース領域）１３とからｐ型の静電誘導型トランジスタが構成される。すなわち、本実施形態では、出力電極（共通電極Ａ）１６の一方の面上にｐ型の静電誘導型トランジスタが形成され、出力電極（共通電極Ａ）１６の一方の面とは反対側の他方の面上にｎ型の静電誘導型トランジスタが形成されている。
【００３９】
この論理素子においては、第２ドレイン領域と第１ドレイン領域が共通の出力電極（共通電極Ａ）１６を構成し、第１の半導体層１７と第２の半導体層１８が半導体層Ｂ、第３の半導体層１９と第４の半導体層２０が半導体層Ａを構成している。この論理素子においては、１つ分のトランジスタ面積で１つの演算素子とすることができ、実装面積を小さくすることが出来る。また、各々の静電誘導型トランジスタの出力電極を共通とすることにより、そのための配線も不要であり非常に簡便な構造を有している。
【００４０】
この複合型論理素子においては、電子注入電極１２と正孔注入電極１３間に第１の電気信号を入力し、ゲート電極１４及び１５に第２の電気信号を入力することにより出力電極１６から第３の信号を出力するように構成されていることが好ましい。
【００４１】
（第２実施形態）
図２に示すように、第２実施形態の複合型論理素子は、静電誘導型トランジスタを縦に配置した構造を有している。すなわち、本実施形態の論理素子は、基板１１上に縦に設けた、ｎ型とｐ型の静電誘導型トランジスタの配置が、第１実施形態とは電極１６に対して逆の構成となっている点が異なる。このため、本実施形態の論理素子は、基板１１上に正孔注入電極（第１ソース領域）１３、第４の半導体層２０、複数の貫通孔を有する第１ゲート電極１５、第３の半導体層１９、出力電極（共通電極Ａ）１６、第２の半導体層１８、複数の貫通孔を有する第２ゲート電極１４、第１の半導体層１７、電子注入電極（第２ソース領域）１２がこの順に積層されている。
【００４２】
この論理素子では、電子注入電極１２、第１の半導体層１７、第２ゲート電極１４、第２の半導体層１８、出力電極（共通電極Ａ）１６とからｎ型の静電誘導型トランジスタが構成される。また、出力電極（共通電極Ａ）１６、第３の半導体層１９、複数の貫通孔を有する第１ゲート電極１５、第４の半導体層２０、正孔注入電極（第１ドレイン領域）１３とからｐ型の静電誘導型トランジスタが構成される。そして、本実施形態では、出力電極（共通電極Ａ）１６の一方の面上にｐ型の静電誘導型トランジスタが形成され、出力電極（共通電極Ａ）１６の一方の面上のｐ型の静電誘導型トランジスタが形成された部分とは異なる部分にｎ型の静電誘導型トランジスタが形成されている。
【００４３】
また、この論理素子においては、第２ドレイン領域と第１ドレイン領域が共通の出力電極（共通電極Ａ）１６を構成し、第１の半導体層１７と第２の半導体層１８が半導体層Ｂ、第３の半導体層１９と第４の半導体層２０が半導体層Ａを構成している。この論理素子においては、１つ分のトランジスタ面積で１つの演算素子とすることができ、実装面積を小さくすることが出来る。また、各々の静電誘導型トランジスタの出力電極を共通とすることにより、そのための配線も不要であり非常に簡便な構造を有している。
【００４４】
本実施形態の論理素子では、第１実施形態と同様に、電子注入電極１２と正孔注入電極１３間に第１の電気信号を入力し、ゲート電極１４及び１５に第２の電気信号を入力することにより出力電極１６から第３の信号を出力するように構成されていることが好ましい。
【００４５】
（第３実施形態）
図３に示すように、第３実施形態の複合型論理素子は、静電誘導型トランジスタを横に配置した構造を有している。すなわち、本実施形態では、共通の基板１１上に、第２ドレイン領域と第１ドレイン領域が同一の共通電極Ｂ  １６を構成する形で、ｎ型とｐ型の静電誘導型トランジスタが配置されている。
【００４６】
この複合型論理素子では、基板１１上に出力電極（共通電極Ｂ）１６を有し、更にこの出力電極１６上に、第３の半導体層１９、複数の貫通孔を有する第１ゲート電極１５、第４の半導体層２０、正孔注入電極（第１ソース領域）１３がこの順に積層されている。また、同様にして、出力電極（共通電極Ｂ）１６上に、第２の半導体層１８、複数の貫通孔を有する第２ゲート電極１４、第１の半導体層１７、電子注入電極（第２ソース領域）１２がこの順に積層されている。
【００４７】
この論理素子では、電子注入電極１２、第１の半導体層１７、第２ゲート電極１４、第２の半導体層１８、出力電極（共通電極Ａ）１６とからｎ型の静電誘導型トランジスタが構成される。また、出力電極（共通電極Ａ）１６、第３の半導体層１９、複数の貫通孔を有する第１ゲート電極１５、第４の半導体層２０、正孔注入電極（第１ソース領域）１３とからｐ型の静電誘導型トランジスタが構成される。
【００４８】
また、この論理素子においては、第２ドレイン領域と第１ドレイン領域が共通の出力電極（共通電極Ａ）１６を構成し、第１の半導体層１７と第２の半導体層１８が半導体層Ｂ、第３の半導体層１９と第４の半導体層２０が半導体層Ａを構成している。この論理素子においては、共通の電極の上の異なる部分に、電子を主キャリアとする静電誘導型トランジスタと正孔を主キャリアとする静電誘導型トランジスタを形成する。このため、例えば、インクジェット法による製造方法を適用した場合、プロセス行程を少なくすることが可能となり、製造プロセスを簡便にすることが出来る。
【００４９】
本実施形態の論理素子では、第１実施形態と同様に、電子注入電極１２と正孔注入電極１３間に第１の電気信号を入力し、ゲート電極１４及び１５に第２の電気信号を入力することにより出力電極１６から第３の信号を出力するように構成されていることが好ましい。
【００５０】
（従来例）
図４に示すように、従来の複合型論理素子は、ＭＯＳ型トランジスタを横に配置した構造を有している。この複合型論理素子は、基板１１上にゲート電極１４及びゲート絶縁膜２１を有し、ゲート絶縁膜２１上に一定の間隔を空けて、電子注入電極１２、出力電極１６、正孔注入電極１３を形成し、電子注入電極１２及び出力電極１６の一部の上に第１の半導体層１７を、正孔注入電極１３及び出力電極１６の一部の上に第２の半導体層１９を有する。
【００５１】
この論理素子では、電子注入電極１２、第１の半導体層１７、ゲート電極１４、ゲート絶縁膜２１、出力電極１６とからｎ型の静電誘導型トランジスタが構成される。また、正孔注入電極１３、第２の半導体層１９、ゲート電極１４、ゲート絶縁膜２１、出力電極１６とからｐ型の静電誘導型トランジスタが構成される。
【００５２】
この複合型論理素子においては、電子注入電極１２と正孔注入電極１３間に第１の電気信号を入力し、ゲート電極１４に第２の電気信号を入力することによって、出力電極１６から第３の信号を出力する。
【実施例】
【００５３】
以下、実施例をもとに本発明を詳細に説明するが、本発明はその要旨を越えない限り、以下の実施例に限定されない。
【００５４】
（実施例１）
第１実施形態で説明した図１の複合型論理素子を以下の手順で作製した。まず、無アルカリガラス基板上に、シャドウマスクを用いたスパッタリング法により、電子注入電極（第２ソース領域）として銀−パラジウム−銅合金を１００ｎｍ、形成した。次に、シャドウマスクを用いた蒸着法により、電子輸送層（半導体層Ｂ；第１の半導体層）として２，９−ジメチル−４，７−ジフェニル−１，１０−フェナントロリンを１００ｎｍ、形成した。この後、シャドウマスクを用いた真空蒸着法により、第２ゲート電極として金を製膜した。この時の膜厚は３０ｎｍとした。また、この際、使用したシャドウマスクは、ゲート電極が電極幅２０μｍ、電極間隔２０μｍの長辺状となり、電極間に貫通孔を有するように設計した。
【００５５】
次いで、シャドウマスクを用いた蒸着法により、電子輸送層（半導体層Ｂ；第２の半導体層）として２，９−ジメチル−４，７−ジフェニル−１，１０−フェナントロリンを１００ｎｍ、形成した。次に、真空蒸着法を用いて、出力電極（第２ドレイン領域と第１ドレイン領域）として金を８０ｎｍ、製膜した。
【００５６】
次に、シャドウマスクを用いた真空蒸着法により、正孔輸送層（半導体層Ａ；第３の半導体層）としてペンタセンを１００ｎｍ、製膜した。この後、第２ゲート電極と同様のシャドウマスクを用いた真空蒸着法により、２０ｎｍの金ゲート電極を作製した。この際、使用したシャドウマスクは、ゲート電極が電極幅２０μｍ、電極間隔２０μｍの長辺状となり、電極間に貫通孔を有するように設計した。更にこの上に、シャドウマスクを用いた真空蒸着法により、正孔輸送層（半導体層Ａ；第４の半導体層）としてペンタセンを１００ｎｍ、製膜した。最後に真空蒸着法により、正孔注入電極（第１ソース領域）として金を１００ｎｍ、製膜して論理素子を得た。
【００５７】
上記のようにして作製した論理素子の正孔注入電極と電子注入電極間に５Ｖの電圧を印加し、第１及び第２ゲート電極にオフ電圧−５Ｖ、オン電圧５Ｖのパルス信号を入力した。この結果、ゲート電極にオフ電圧を印可した場合の出力電極における出力電圧は５Ｖであり、オン電圧を印加した場合の出力電圧は０Ｖに変化し、ゲート電極への入力信号に応答した出力が得られた。
【００５８】
（実施例２〜５）
半導体層Ａ及びＢ（第１〜第４の半導体層）として、表１に示した化合物を用いた以外は実施例１と全く同様にして論理素子を作製して複合型論理素子１０２〜１０５を得た。
【００５９】
このようにして作製した論理素子１０２〜１０５について、実施例１と同様にしてゲート電極への入力信号による出力電極での応答出力を測定した。なお、ここで、入力信号が−５Ｖ〜５Ｖの時に応答した素子は◎、入力信号が−１０Ｖ〜１０Ｖの時に応答した素子は○で評価した。表１の結果から分かるように、上記のようにして製造した何れの複合型論理素子においても、応答特性が「◎」又は「○」となっており、入力信号に応答する出力が得られた。
【００６０】
【表１】
2008186845.tif 000003
【００６１】
（実施例６）
第２実施形態で説明した図２の複合型論理素子を以下の手順で作製した。まず、無アルカリガラス基板上に、シャドウマスクを用いたスパッタリング法により、正孔注入電極（第１ソース領域）としてＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ；インジウムスズ酸化物電極）を１００ｎｍ、形成した。次に、シャドウマスクを用いた蒸着法により、正孔輸送層（半導体層Ａ；第４の半導体層）としてペンタセンを１００ｎｍ形成した。次に、シャドウマスクを用いた真空蒸着法により、第１ゲート電極としてアルミニウムを製膜した。この時の膜厚は３０ｎｍとした。この際、使用したシャドウマスクは、ゲート電極が電極幅２０μｍ、電極間隔２０μｍの長辺状となり、電極間に貫通孔を有するように設計した。
【００６２】
次いで、シャドウマスクを用いた蒸着法により、正孔輸送層（半導体層Ａ；第３の半導体層）としてペンタセンを１００ｎｍ、形成した。次に、真空蒸着法により出力電極（第２ドレイン領域と第１ドレイン領域）として金を８０ｎｍ、製膜した。
【００６３】
次に、シャドウマスクを用いた真空蒸着法により、電子輸送層（半導体層Ｂ；第２の半導体層）として２，９−ジメチル−４，７−ジフェニル−１，１０−フェナントロリンを１００ｎｍ、製膜した。この後、第１ゲート電極と同様のシャドウマスクを用いた真空蒸着法により、電子輸送層中の第２ゲート電極として金を３０ｎｍ、製膜した。更にシャドウマスクを用いた真空蒸着法により、電子輸送層（半導体層Ｂ；第１の半導体層）として、２，９−ジメチル−４，７−ジフェニル−１，１０−フェナントロリンを１００ｎｍ、製膜した。最後に真空蒸着法により、電子注入電極（第２ソース領域）として銀／マグネシウム合金を１００ｎｍ、製膜して複合型論理素子を得た。
【００６４】
上記のようにして作製した論理素子の正孔注入電極と電子注入電極間に５Ｖの電圧を印加し、第１及び第２ゲート電極にオフ電圧−１０Ｖ、オン電圧１０Ｖのパルス信号を入力したところ、ゲート電極にオフ電圧を印可した場合の出力電極における出力電圧は１０Ｖであり、オン電圧を印加した場合に０Ｖに変化し、ゲート電極への入力信号に応答した出力が得られた。
【００６５】
（実施例７〜１０）
半導体層Ａ及びＢ（第１〜第４の半導体層）として、表２に示した化合物を用いた以外は実施例６と全く同様にして複合型論理素子２０２〜２０５を得た。このようにして作製した論理素子２０２〜２０５について、実施例６と同様にしてゲート電極への入力信号による出力電極での応答出力を測定した。なお、この際、入力信号が−５Ｖ〜５Ｖの時に応答した素子は◎、入力信号が−１０Ｖ〜１０Ｖの時に応答した素子は○で評価した。表２の結果から分かるように、上記のようにして製造した何れの複合型論理素子においても応答特性が「◎」又は「○」となっており、入力信号に応答する出力が得られた。
【００６６】
【表２】
2008186845.tif 000004
【００６７】
（実施例１１）
第３実施形態で説明した図３の複合型論理素子を以下の手順で作製した。まず、無アルカリガラス基板上に、シャドウマスクを用いたスパッタリング法により、出力電極（第２ドレイン領域と第１ドレイン領域）としてＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ；インジウムスズ酸化物電極）を１００ｎｍ、形成した。
【００６８】
このＩＴＯ上の一部上に、シャドウマスクを用いた蒸着法により、正孔輸送層（半導体層Ａ；第３の半導体層）としてペンタセンを１００ｎｍ、形成した。次に、シャドウマスクを用いた真空蒸着法により、第１ゲート電極としてアルミニウムを製膜した。この時の膜厚は３０ｎｍとした。この際、使用したシャドウマスクは、ゲート電極が電極幅２０μｍ、電極間隔２０μｍの長辺状となり、電極間に貫通孔を有するように設計した。
【００６９】
次いで、シャドウマスクを用いた蒸着法により、正孔輸送層（半導体層Ａ；第４の半導体層）としてペンタセンを１００ｎｍ、形成した。次に、シャドウマスクを用いた蒸着法により、ペンタセン上に正孔注入電極（第１ソース領域）として金を１００ｎｍｍ、形成した。
【００７０】
次に、ペンタセンを製膜した場所と重ならないようにシャドウマスクを用いた真空蒸着法により、ＩＴＯ上の他の一部上に電子輸送層（半導体層Ｂ；第２の半導体層）として２，９−ジメチル−４，７−ジフェニル−１，１０−フェナントロリンを１００ｎｍ、製膜した。次に、第１ゲート電極を作製したシャドウマスクと同じマスクを用いて真空蒸着法により、電子輸送層中の第２ゲート電極として金を３０ｎｍ、製膜した。
【００７１】
さらに、シャドウマスクを用いた真空蒸着法により、正孔輸送層（半導体層Ａ；第１の半導体層）として２，９−ジメチル−４，７−ジフェニル−１，１０−フェナントロリンを１００ｎｍ、製膜した。最後に真空蒸着法により、電子注入電極（第２ソース領域）として銀／マグネシウム合金を１００ｎｍ、製膜して複合型論理素子を得た。
【００７２】
上記のようにして作製した論理素子の正孔注入電極と電子注入電極間に５Ｖの電圧を印加し、第１及び第２ゲート電極にオフ電圧−５Ｖ、オン電圧５Ｖのパルス信号を入力したところ、出力電極における出力電圧はゲート電極にオフ電圧を印可した場合、５Ｖであり、オン電圧を印加した場合、０Ｖに変化し、ゲート電極への入力信号に応答した出力が得られた。
【００７３】
（実施例１２〜１５）
半導体層Ａ及びＢ（第１〜第４の半導体層）として、表３に示した化合物を用いた以外は実施例１１と全く同様にして複合型論理素子３０２〜３０５を得た。このようにして作製した論理素子３０２〜３０５について、実施例１１と同様にゲート電極への入力信号による出力電極での応答出力を測定した。入力信号が−５Ｖ〜５Ｖの時に応答した素子は◎、入力信号が−１０Ｖ〜１０Ｖの時に応答した素子は○で評価した。表３の結果から分かるように、上記のようにして製造した何れの複合型論理素子においても応答特性が「◎」又は「○」となっており、入力信号に応答する出力が得られた。
【００７４】
【表３】
2008186845.tif 000005
【００７５】
（比較例）
従来例として説明した図４の複合型論理素子を以下の手順で作製した。まず、基板として３００オングストロームの酸化膜のついたシリコン基板を用い、このシリコン基板上にゲート電極、シリコン酸化膜のゲート絶縁膜を形成した。
【００７６】
次に、シャドウマスクを用いたスパッタリング法により、シリコン酸化膜上に正孔注入電極及び出力電極としてクロム、１０ｎｍを形成し、この上に更に結着層として金９０ｎｍを形成した。次いで、シャドウマスクを用いたスパッタリング法により、正孔注入電極及び出力電極とは異なる部位に電子注入電極として銀−パラジウム−銅合金を１００ｎｍ、形成した。
【００７７】
次いで、シャドウマスクを用いた蒸着法により、正孔注入電極及び出力電極の一部を覆うように、正孔輸送半導体層としてペンタセンを２００ｎｍ、形成した。最後にシャドウマスクを用いた蒸着法により、電子注入電極及び出力電極の一部にペンタセンとは重ならないように、２，９−ジメチル−４，７−ジフェニル−１，１０−フェナントロリンを２００ｎｍ、形成し、複合型論理素子４０１を得た。
【００７８】
上記のようにして作製した論理素子４０１の正孔注入電極と電子注入電極間に５Ｖの電圧を印加し、第１及び第２ゲート電極にオフ電圧−５Ｖ、オン電圧５Ｖのパルス信号を入力したが、出力電極における出力電圧の変化は見られなかった。オフ電圧−１０Ｖ、オン電圧１０Ｖのパルス信号を入力しても出力電圧の変化は見られなかった。
【００７９】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の複合型論理素子は上記実施形態例の構成にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施した複合型論理素子も本発明の範囲に含まれる。
【図面の簡単な説明】
【００８０】
【図１】本発明の第１実施形態の複合型論理素子の構造を示す断面図である。
【図２】本発明の第２実施形態の複合型論理素子の構造を示す断面図である。
【図３】本発明の第３実施形態の複合型論理素子の構造を示す断面図である。
【図４】従来例の複合型論理素子の構造を示す断面図である。
【符号の説明】
【００８１】
１０Ａ：複合型論理素子（静電誘導型構造）
１０Ｂ：複合型論理素子（静電誘導型構造）
１０Ｃ：複合型論理素子（静電誘導型構造）
３０：複合型論理素子（ＭＯＳ型構造）
１１：基板
１２：電子注入電極
１３：正孔注入電極
１４：ゲート電極１
１５：ゲート電極２
１６：出力電極
１７：半導体層１
１８：半導体層２
１９：半導体層３
２０：半導体層４
２１：ゲート絶縁膜
【図１】
2008186845.tif 000006
【図２】
2008186845.tif 000007
【図３】
2008186845.tif 000008
【図４】
2008186845.tif 000009