(57)【要約】【課題】  高速動作が可能で、かつオフセット電圧を高精度にキャンセルすること可能なコンパレータ回路を提供すること。【解決手段】  増幅回路の出力を増幅して増幅回路の入力に帰還する第２の増幅回路を設け、コンパレータ回路が入力電圧をサンプルするときに、第２の増幅回路が帰還して増幅率を高くすることによって、オフセットをキャンセルするような構成とした。さらに、第２の増幅回路の増幅率より増幅回路の増幅率を低くし、コンパレータ回路が入力電圧をコンパレートするときに、第２の増幅回路の帰還と切り離すことによって、高速にコンパレート動作することが可能な構成とした。【選択図】  図１
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【特許請求の範囲】
【請求項１】
入力容量に入力電圧をサンプルホールドすることによって増幅回路のオフセットをキャンセルするコンパレータ回路において、
前記増幅回路の出力を増幅して前記増幅回路の入力に帰還する第２の増幅回路を設け、前記コンパレータ回路が前記入力電圧をサンプルするときに、前記第２の増幅回路が帰還して増幅率を高くすることによって、オフセットをキャンセルするコンパレータ回路。
【請求項２】
前記第２の増幅回路の増幅率より前記増幅回路の増幅率を低くすることによって、高速にコンパレート動作することが可能な請求項１に記載のコンパレータ回路。
【請求項３】
コンパレータ回路入力端子と、
一端が、第１のスイッチを介して前記コンパレータ回路入力端子と、第２のスイッチを介して接地と、接続された入力容量と、
第一入力端子が前記入力容量の他端に接続され、第二入力端子が比較電位と接続された、増幅回路と、
入力端子が前記増幅回路の出力端子に接続され、出力端子が第３のスイッチを介して前記増幅回路の第一入力端子に接続された第２の増幅回路と、
入力端子が前記増幅回路の出力端子に接続され、出力端子がコンパレータ回路出力端子に接続されたラッチ回路と、を備えているコンパレータ回路。
【請求項４】
サンプルホールド動作中に前記第３のスイッチが接続状態になり、コンパレート動作中に前記第３のスイッチが切断状態になる請求項３に記載のコンパレータ回路。
【請求項５】
前記増幅回路の増幅率が、前記第２の増幅回路の増幅率より低い請求項３または４に記載のコンパレータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に搭載されるコンパレータ回路に関する。
【背景技術】
【０００２】
図５は、従来のコンパレータ回路の回路図である。図６は、従来のスイッチのオンオフを示すタイミングチャートである。
【０００３】
コンパレータ回路の入力端子は、スイッチ１４及び入力容量１０を介してアンプゲインａの第一アンプ１１の反転入力端子に接続されている。スイッチ１４と入力容量１０との接続点は、スイッチ１５を介して接地されている。第一アンプ１１の非反転入力端子は、接地されている。第一アンプ１１の出力端子は、ラッチ回路１３を介してコンパレータ回路の出力端子に接続されている。また、第一アンプ１１の出力端子は、スイッチ１６を介して第一アンプ１１の反転入力端子に接続されている。
【０００４】
スイッチ１４及びスイッチ１６は図６に示すクロック信号Φ１によってオンオフ制御され、スイッチ１５はクロック信号Φ２によってオンオフ制御され、ラッチ回路１３はクロック信号Φ２によって第一アンプ１１の出力端子の電圧を増幅し、ラッチ回路する。
【０００５】
次に、従来のコンパレータ回路のサンプリング状態の動作について説明する。図７は、従来のコンパレータ回路のサンプリング状態を示す回路図である。
【０００６】
クロック信号Φ１がハイになってクロック信号Φ２がローになると、コンパレータ回路は図７に示す回路になってサンプリング状態になる。コンパレータ回路の入力端子の入力電圧Ｖｉｎは、入力容量１０にサンプリングされる。
【０００７】
ここで、サンプリング状態における、第一アンプ１１の反転入力端子の電圧をＸN1とし、第一アンプ１１の出力端子の電圧をＶｏ１とし、第一アンプ１１のアンプゲインをａとし、コンパレータ回路の入力端子の入力電圧をＶｉｎとし、オフセット電圧をＶOFFとし
、入力容量１０の電荷をＱ１とすると、ＸN1は、
ＸN1＝ａ（０−ＸN1＋ＶOFF）・・・（１）
によって表され、
ＸN1＝［ａ／（１＋ａ）］ＶOFF・・・（２）
になる。また、Ｑ１は、
Ｑ１＝Ｃ（ＸN1−Ｖｉｎ）＝Ｃ［［ａ／（１＋ａ）］ＶOFF−Ｖｉｎ］・・・（３）
になる。
【０００８】
次に、従来のコンパレータ回路のホールド及びコンパレート状態の動作について説明する。図８は、従来のコンパレータ回路のホールド及びコンパレート状態を示す回路図である。
【０００９】
クロック信号Φ２がハイになってクロック信号Φ１がローになると、コンパレータ回路は図８に示す回路になってホールド及びコンパレート状態になる。コンパレータ回路の入力端子は接地し、入力容量１０にサンプリングされた入力電圧Ｖｉｎは第一アンプ１１によってコンパレート動作されてラッチ回路１３に入力する。
【００１０】
ここで、ホールド及びコンパレート状態における、第一アンプ１１の反転入力端子の電圧をＸN2とし、第一アンプ１１の出力端子の電圧をＶｏ２とし、入力容量１０の電荷をＱ２とすると、Ｑ２は、
Ｑ２＝Ｃ（ＸN2−０）＝ＣＸN2・・・（４）
になる。電荷保存則からＱ１とＱ２とは等しいので、ＸN2は、
Ｑ２＝ＣＸN2＝Ｑ１＝Ｃ［［ａ／（１＋ａ）］ＶOFF−Ｖｉｎ］・・・（５）
ＸN2＝［ａ／（１＋ａ）］ＶOFF−Ｖｉｎ・・・（６）
になる。また、Ｖｏ２は、
Ｖｏ２＝ａ（０−ＸN2＋ＶOFF）・・・（７）
によって表される。式（６）を式（７）に代入すると、Ｖｏ２は、
Ｖｏ２＝ａＶｉｎ＋［ａ／（１＋ａ）］ＶOFF・・・（８）
になる。
【００１１】
式（８）のＶｏ２は、ラッチ回路１３に入力し、クロック信号Φ２に同期して大きく増幅され、ラッチ回路される。
【００１２】
なお、オフセット調整端子を有するコンパレータ回路も知られている（例えば、特許文献１参照）。
【特許文献１】特開平０７−０９２２０４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
従来のコンパレータ回路は、第一アンプ１１のオフセット電圧ＶOFFを十分キャンセルしようとすると、アンプゲインａを高くする必要がある。
しかしながら、クロック信号Φ１及びΦ２の周波数を早くして、第一アンプ１１を高速で動作するようにした場合は、第一アンプ１１の動作が追従しないので、アンプゲインａは低くなってしまう。アンプゲインａが低くなると、式（８）に示したように、オフセット電圧ＶOFFが十分キャンセルされなくなってしまうと言う課題がある。
【００１４】
本発明は、このような点に鑑みてなされ、オフセット電圧を高精度にキャンセルするとともに、高速で動作することができるコンパレータ回路を提供することが出来る。
【課題を解決するための手段】
【００１５】
本発明のコンパレータ回路は、上記課題を解決するため、入力容量に入力電圧をサンプルホールドすることによって増幅回路のオフセットをキャンセルするコンパレータ回路において、増幅回路の出力を増幅して増幅回路の入力に帰還する第２の増幅回路を設け、コンパレータ回路が入力電圧をサンプルするときに、第２の増幅回路が帰還して増幅率を高くすることによって、オフセットをキャンセルするような構成とした。
さらに、第２の増幅回路の増幅率より増幅回路の増幅率を低くし、コンパレータ回路が入力電圧をコンパレートするときに、第２の増幅回路の帰還と切り離すことによって、高速にコンパレート動作することが可能な構成とした。
【発明の効果】
【００１６】
本発明は、増幅回路の出力にサンプリング時に動作する第２の増幅回路を追加したので、サンプリング時にコンパレータ回路の入力端子の入力電圧に対する増幅率を高くでき、増幅回路のオフセット電圧を精度よくキャンセルすることが可能である。
【００１７】
また、本発明は、ホールド及びコンパレート時にコンパレータ回路の入力端子の入力電圧に対するアンプゲインを低くできるので、高速なコンパレート動作が可能である。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態を、図面を参照して説明する。
【００１９】
図１は、本実施形態のコンパレータ回路の回路図である。図２は、本実施形態のコンパレータ回路の、スイッチのオンオフを示すタイミングチャートである。
【００２０】
本実施形態のコンパレータ回路は、スイッチ２４及び２５と、サンプルホールド用の入力容量２０と、アンプゲインａの増幅回路である第一アンプ２１と、アンプゲインＡの第二の増幅回路である第二アンプ２２と、ラッチ回路２３を備えている。
スイッチ２４は、コンパレータ回路の入力端子ＶＩＮと入力容量２０の一方の端子の間に接続されている。スイッチ２５は、接地と入力容量２０の一方の端子の間に接続されている。入力容量２０の他方の端子は、第一アンプ２１の反転入力端子に接続されている。第一アンプ２１の非反転入力端子は、接地されている。第一アンプ２１の出力端子は、ラッチ回路２３を介してコンパレータ回路の出力端子ＯＵＴに接続されている。さらに、第一アンプ２１の出力端子は、第二アンプ２２の入力端子に接続されている。第二アンプ２２の出力端子は、スイッチ２６を介して第一アンプ２１の反転入力端子に接続されている。
【００２１】
第一アンプ２１のアンプゲインａ（例えば、１０倍）は、第二アンプ２２のアンプゲインＡ（例えば、１００倍）よりも低く設定されている。そして、サンプリング状態では第一アンプ２１及び第二アンプ２２が使用され、ホールド及びコンパレート状態では第一アンプ２１のみが使用される。
【００２２】
スイッチ２４及びスイッチ２６は、図２に示すクロック信号Φ１によってオンオフ制御される。スイッチ２５は、図２に示すクロック信号Φ２によってオンオフ制御される。ラッチ回路２３は、クロック信号Φ２によって第一アンプ２１の出力端子の電圧を増幅及びラッチする。図２に示すように、クロック信号Φ１の位相とクロック信号Φ２の位相とは相補的になっている。また、クロック信号Φ１とクロック信号Φ２とは、同時にローになる期間が存在している。従って、全てのスイッチが同時にオフになる期間が存在している。
【００２３】
次に、本実施形態のコンパレータ回路のサンプリング状態の動作について説明する。図３は、本実施形態のコンパレータ回路のサンプリング状態を示す回路図である。
【００２４】
クロック信号Φ１がハイになってクロック信号Φ２がローになると、スイッチ２４及びスイッチ２６はオンしてスイッチ２５はオフし、コンパレータ回路は図３に示す回路になってサンプリング状態になる。コンパレータ回路の入力端子の入力電圧Ｖｉｎは、入力容量２０にサンプリングされる。また、第一アンプ２１のアンプゲインａと第二アンプ２２のアンプゲインＡとを乗算したアンプゲインａＡに基づいたフィードバックが、第二アンプ２２の出力端子から第一アンプ２１の反転入力端子に行われる。
【００２５】
ここで、サンプリング状態における、第一アンプ２１の反転入力端子の電圧をＸN1とし、第一アンプ２１の出力端子の電圧をＶｏ１とし、第一アンプ２１のアンプゲインをａとし、第二アンプ２２のアンプゲインをＡとし、コンパレータ回路の入力端子の入力電圧をＶｉｎとし、オフセット電圧をＶOFFとし、入力容量２０の電荷をＱ１とすると、ＸN1は、
ＸN1＝ａＡ（０−ＸN1＋ＶOFF）・・・（９）
によって表され、
ＸN1＝［ａＡ／（１＋ａＡ）］ＶOFF・・・（１０）
になる。また、Ｑ１は、
Ｑ１＝Ｃ（ＸN1−Ｖｉｎ）＝Ｃ［［ａＡ／（１＋ａＡ）］ＶOFF−Ｖｉｎ］・・・（１１）
になる。
【００２６】
次に、本実施形態のコンパレータ回路のホールド及びコンパレート状態の動作について説明する。図４は、本実施形態のコンパレータ回路のホールド及びコンパレート状態を示す回路図である。
【００２７】
クロック信号Φ２がハイになってクロック信号Φ１がローになると、スイッチ２４及びスイッチ２６はオフしてスイッチ２５はオンし、コンパレータ回路は図４に示す回路になってホールド及びコンパレート状態になる。コンパレータ回路の入力端子は接地し、入力容量２０にサンプリングされた入力電圧Ｖｉｎは第一アンプ２１によってコンパレート動作されてラッチ回路２３に入力する。
【００２８】
ここで、ホールド及びコンパレート状態における、第一アンプ２１の反転入力端子の電圧をＸN2とし、第一アンプ２１の出力端子の電圧をＶｏ２とし、入力容量２０の電荷をＱ２とすると、Ｑ２は、
Ｑ２＝Ｃ（ＸN2−０）＝ＣＸN2・・・（１２）
になる。電荷保存則からＱ１とＱ２とは等しいので、ＸN2は、
Ｑ２＝ＣＸN2＝Ｑ１＝Ｃ［［ａ／（１＋ａ）］ＶOFF−Ｖｉｎ］・・・（１３）
ＸN2＝［ａＡ／（１＋ａＡ）］ＶOFF−Ｖｉｎ・・・（１４）
になる。また、Ｖｏ２は、
Ｖｏ２＝ａ（０−ＸN2＋ＶOFF）・・・（１５）
によって表される。式（１４）を式（１５）に代入すると、Ｖｏ２は、
Ｖｏ２＝ａＶｉｎ＋［ａ／（１＋ａＡ）］ＶOFF・・・（１６）
になる。
【００２９】
式（１６）のＶｏ２は、ラッチ回路２３に入力し、クロック信号Φ２に同期して大きく増幅される。その結果、コンパレータ回路の出力端子の電圧は、ほぼ電源電圧または接地電圧になる。
【００３０】
ここで、Ａ＞＞ａであるので、
ａ／（１＋ａＡ）≒０・・・（１７）
が成立し、
Ｖｏ２≒ａＶｉｎ・・・（１８）
が成立する。
【００３１】
以上、説明したように、増幅回路の出力にサンプリング時に動作する第２の増幅回路を追加したので、サンプリング時にコンパレータ回路の入力端子の入力電圧に対する増幅率を高くでき、増幅回路のオフセット電圧を精度よくキャンセルすることが可能である。
【００３２】
また、ホールド及びコンパレート時にコンパレータ回路の入力端子の入力電圧Ｖｉｎに対するアンプゲインを低くできるので、高速なコンパレート動作が可能である。さらに、コンパレータ回路の入力端子ＶＩＮからみたミラー容量が小さくなる、と言う効果がある。
【００３３】
なお、本実施形態のコンパレータ回路は、第一アンプ２１の非反転入力端子が接地されているが、適当な電位が与えられてもよい。また、スイッチ２５が入力容量２０と接地の間に接続されているが、入力容量２０と適当な電位の間に接続されてもよい。
【００３４】
本発明のコンパレータ回路は、高速で高精度のコンパレート動作が要求されるＡＤコンバータやＤＡコンバータに適している。
【図面の簡単な説明】
【００３５】
【図１】本発明のコンパレータ回路の回路図である。
【図２】本発明のコンパレータ回路の、スイッチのオンオフを示すタイミングチャートである。
【図３】本発明のコンパレータ回路の、サンプリング状態を示す回路図である。
【図４】本発明のコンパレータ回路の、ホールド及びコンパレート状態を示す回路図である。
【図５】従来のコンパレータ回路の回路図である。
【図６】従来のコンパレータ回路の、スイッチのオンオフを示すタイミングチャートである。
【図７】従来のコンパレータ回路の、サンプリング状態を示す回路図である。
【図８】従来のコンパレータ回路の、ホールド及びコンパレート状態を示す回路図である。
【符号の説明】
【００３６】
２０  入力容量
２１  第一アンプ
２２  第二アンプ
２３  ラッチ回路
２４、２５、２６  スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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