(57)【要約】【課題】容易に厚膜化できて抵抗の低いインダクタが内蔵されたインダクタ内蔵基板を提供する。【解決手段】基板３０と、基板３０の上に接着されたインダクタ１２と、インダクタ１２の一端側の第１接続部Ａと他端側の第２接続部Ｂとにそれぞれ電気的に接続された配線層４０〜４４とを含み、インダクタ１２の厚みは配線層４０〜４４の厚みより厚く設定されている。インダクタ１２は、金属板１０がプレス加工されて得られるインダクタ部材１２ａが基板３０に接着層１４によって接着されて形成される。【選択図】図７
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【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に接着されたインダクタと、
前記インダクタの一端側の第１接続部と他端側の第２接続部とにそれぞれ電気的に接続された配線層とを有し、
前記インダクタの厚みは、前記配線層の厚みより厚いことを特徴とするインダクタ内蔵基板。
【請求項２】
前記インダクタは、金属板がプレス加工されて得られるインダクタ部材が前記基板の上に接着層によって接着されたものであることを特徴とする請求項１に記載のインダクタ内蔵基板。
【請求項３】
前記インダクタの上に絶縁層が設けられており、
前記インダクタの前記第１接続部及び前記第２接続部をそれぞれ貫通するスルーホールが前記絶縁層の上面から前記基板の下面側まで貫通して形成されており、かつ前記スルーホール内に前記配線層に繋がる貫通配線部がそれぞれ形成されており、前記第１接続部及び前記第２接続部が前記貫通配線部を介して前記配線層にそれぞれ接続されていることを特徴とする請求項１又は２に記載のインダクタ内蔵基板。
【請求項４】
前記インダクタの上に絶縁層が設けられており、
前記絶縁層に前記インダクタの前記第１接続部及び前記第２接続部に到達するビアホールがそれぞれ形成されており、前記第１接続部及び前記第２接続部は前記ビアホールを介して前記配線層にそれぞれ接続されていることを特徴とする請求項１又は２に記載のインダクタ内蔵基板。
【請求項５】
前記インダクタは、銅からなり、その厚みが１００乃至３００μｍであることを特徴とする請求項１又は２に記載のインダクタ内蔵基板。
【請求項６】
金属板をプレス加工することにより得られたインダクタ部材を基板の上に接着してインダクタを形成する工程と、
前記インダクタの一端側の第１接続部と他端側の第２接続部とにそれぞれ電気的に接続される配線層を形成する工程とを有し、
前記インダクタの厚みは、前記配線層の厚みより厚いことを特徴とするインダクタ内蔵基板の製造方法。
【請求項７】
前記配線層を形成する工程は、
前記インダクタの上に絶縁層を形成する工程と、
前記インダクタの前記第１接続部及び前記第２接続部を貫通するスルーホールを前記絶縁層の上面から前記基板の下面側までそれぞれ形成する工程と、
前記スルーホール内に前記第１接続部及び前記第２接続部に接続される貫通配線部をそれぞれ形成すると共に、前記貫通配線部にそれぞれ繋がる前記配線層を前記絶縁層の上に形成する工程とを含むことを特徴とする請求項６に記載のインダクタ内蔵基板の製造方法。
【請求項８】
前記配線層を形成する工程は、
前記インダクタの上に絶縁層を形成する工程と、
前記絶縁層を加工することにより、前記インダクタの前記第１接続部及び前記第２接続部にそれぞれ到達するビアホールを形成する工程と、
前記ビアホールを介して前記インダクタの前記第１接続部及び前記第２接続部にそれぞれ接続される前記配線層を前記絶縁層の上に形成する工程とを含むことを特徴とする請求項６に記載のインダクタ内蔵基板の製造方法。
【請求項９】
前記インダクタは、銅からなり、その厚みが１００乃至３００μｍであることを特徴とする請求項６乃至８のいずれか一項に記載のインダクタ内蔵基板の製造方法。
【請求項１０】
前記基板の両面側には、該基板を貫通して形成されるスルーホールを介して相互接続された第１配線層が前記インダクタの横方向にそれぞれ形成されており、前記絶縁層の上に形成された前記配線層が第２配線層であり、
前記ビアホールを形成する工程において、前記第１配線層に到達するビアホールを同時に形成し、
前記インダクタに接続された前記第２配線層は前記ビアホールを介して前記第１配線層に接続されることを特徴とする請求項８に記載のインダクタ内蔵基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はインダクタ内蔵基板及びその製造方法に係り、さらに詳しくは、電子部品が実装される配線基板に適用できるインダクタ内蔵基板及びその製造方法に関する。
【背景技術】
【０００２】
近年、電子機器の進展に伴って、電子部品が実装される配線基板の小型化・高機能化が求められている。例えば、携帯電話をはじめとする無線通信機器に使用されるＲＦモジュール向けの配線基板では、キャパシタ、インダクタ及び抵抗などが内蔵された受動素子内蔵基板が使用されている。インダクタは、電源回路でノイズ抑制、整流、平滑のために使用されたり、高周波回路のフィルタとして使用されたりする。
【０００３】
特許文献１には、誘電体層の上にコイルパターン、コンデンサ電極及び配線パターンを形成し、さらにコイルパターンの近傍に磁性体を配置することにより、高いＬ値のインダクタと大容量のコンデンサが共通の誘電体層の上に形成された構造の回路部品内蔵基板を得ることが記載されている。
【０００４】
また、特許文献２には、金属シートをプレス加工などで機械加工して渦巻状の平面コイルを形成し、平面コイルを補強要素に貼着させることにより、平面コイルを強固にすることが記載されている。
【０００５】
また、特許文献３には、絶縁基板に設けられた打ち抜き溝に回路導体を挿入し、絶縁基板の両面にプリプレグシートを設けることにより、回路導体が埋め込まれた回路基板を製造することが記載されている。
【特許文献１】特開２００２−３４４１０６号公報
【特許文献２】特開平６−３１０３２４号公報
【特許文献３】特開２００４−７０１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
配線基板にインダクタを内蔵させる方法としては、配線層の形成工程と同様にめっき法に基づいてスパイラル状の金属パターン層を基板の上に形成してインダクタを得る方法が採用される。従って、配線層の形成工程で同時にインダクタを形成する場合は、インダクタの厚みは配線層の厚み（例えば３０μｍ程度）と同一に設定される。
【０００７】
近年では、電子機器の低消費電力化、さらには半導体チップ（ＬＳＩ）の低電圧化に伴って、抵抗の低いインダクタが要求されている。インダクタの抵抗が高いと伝送ロスの増大を招いたり、インダクタの発熱による消費電力のロスが発生したりするからである。インダクタの抵抗はその断面積に大きく依存するので、インダクタの厚膜化が要求されることになる。
【０００８】
しかしながら、上記したようなめっき法によってインダクタを形成する方法では、厚膜化には限界にあり、インダクタの低抵抗化の要求に対応することが困難になる問題がある。
【０００９】
本発明は以上の課題を鑑みて創作されたものであり、容易に厚膜化できて抵抗の低いインダクタが内蔵されたインダクタ内蔵基板及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明はインダクタ内蔵基板に係り、基板と、前記基板の上に接着されたインダクタと、前記インダクタの一端側の第１接続部と他端側の第２接続部とにそれぞれ電気的に接続された配線層とを有し、前記インダクタの厚みは前記配線層の厚みより厚いことを特徴とする。
【００１１】
本発明のインダクタ内蔵基板のインダクタは、厚みの厚い（例えば１００〜３００μｍ）金属板がプレス加工されて得られるインダクタ部材が基板の上に接着されて形成されるので、めっき法などで形成される配線層の厚み（３０μｍ程度）よりもかなり厚く設定することができる。これにより、基板に内蔵されるインダクタの抵抗を十分に下げることができるので、高周波回路において伝送ロスを招いたり、消費電力のロスが発生したりすることが防止される。
【００１２】
本発明の一つに好適な態様では、インダクタの上に絶縁層が設けられており、インダクタの第１接続部及び第２接続部をそれぞれ貫通するスルーホールが絶縁層の上面から基板の下面側まで貫通して形成されている。そして、スルーホール内に配線層に繋がる貫通配線部が形成されており、インダクタの第１、第２接続部が貫通配線部を介して配線層にそれぞれ接続されている。
【００１３】
また、本発明の別の好適な態様では、インダクタの上に絶縁層が設けられており、絶縁層にインダクタの第１接続部及び第２接続部に到達するビアホールが形成されている。そして、インダクタの第１、第２接続部はビアホールを介して配線層にそれぞれ接続されている。
【００１４】
また、上記課題を解決するため、本発明はインダクタ内蔵基板の製造方法に係り、金属板をプレス加工することにより得られたインダクタ部材を基板の上に接着してインダクタを形成する工程と、前記インダクタの一端側の第１接続部と他端側の第２接続部とにそれぞれ電気的に接続される配線層を形成する工程とを有し、前記インダクタの厚みは前記配線層の厚みより厚いことをすることを特徴とする。
【００１５】
本発明の製造方法を使用することにより、上記した発明のインダクタ内蔵基板を容易に製造することができる。本発明では、金属板をプレス加工して得られるインダクタ部材を使用するので、めっき法では形成困難な厚膜のインダクタであっても容易に基板に内蔵させることができる。
【発明の効果】
【００１６】
以上説明したように、本発明では、抵抗の低いインダクタを基板に容易に内蔵することができるので、損失の少ないインダクタ内蔵基板を構成することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００１８】
（第１の実施の形態）
図１〜図５は本発明の第１実施形態のインダクタ内蔵基板の製造方法を示す断面図、図６は同じくインダクタ内蔵基板を示す断面図、図７は第１実施形態のインダクタ内蔵基板に半導体チップが実装されて構成される半導体装置を示す断面図である。
【００１９】
第１実施形態のインダクタ内蔵基板の製造方法では、まず、図１（ａ）に示すように、厚みが１００〜３００μｍの銅板１０を用意する。次いで、図１（ｂ）に示すように、下型２２及び上型２４から構成される金型２０を用意する。この金型２０は銅板１０をプレス加工してスパイラル（渦巻）状のインダクタ部材を形成するためのものであり、下型２２にはスパイラル状の開口部２２ａが設けられている。そして、上型２４は下型２２の開口部２２ａに対応するスパイラル状の突出部を備えている。
【００２０】
続いて、図１（ｂ）及び（ｃ）に示すように、下型２２の上に銅板１０を配置し、上型２４を下側に移動させて銅板１０を押圧することにより、下型２２の開口部２２ａ上の銅板１０の部分を打ち抜く。これにより、図２に示すように、銅板１０が打ち抜き加工されてスパイラル状のインダクタ部材１２ａが得られる。
【００２１】
本実施形態では、厚みの厚い銅板１０をプレス加工することによりインダクタ部材１２ａを得るので、めっき法を使用する方法よりもインダクタ部材１２ａの厚みを格段に厚くすることができる。これにより、抵抗の低いインダクタ部材１２ａを容易に得ることができる。図２に示すように、スパイラル状のインダクタ部材１２ａの内側の一端側には第１接続部Ａが画定されており、外側の他端側には第２接続部Ｂが画定されている。なお、本実施形態では、銅板１０をプレス加工してインダクタ部材１２ａを得る形態を例示するが、インダクタを構成できる他の金属材料からなる金属板を使用してもよい。また、金属板として銅箔などの金属箔を使用してもよい。
【００２２】
次いで、図３（ａ）に示すように、樹脂などの絶縁材料からなるコア基板３０の両面側に第１配線層４０をそれぞれ形成する。図３（ａ）の構造体は各種の方法で形成できるが、例えば、樹脂基板の両面側に銅箔が貼着された銅張積層板を用意し、その銅箔をパターニングすることにより容易に形成することができる。コア基板３０の上面側にはインダクタ部材１２ａが配置されるインダクタ配置領域Ｒが画定されている。
【００２３】
続いて、図３（ｂ）に示すように、前述したインダクタ部材１２ａを接着層１４を介してコア基板３０のインダクタ配置領域Ｒに接着する。接着層１４としては、半硬化状態の樹脂フィルムを熱処理して硬化させてもよいし、あるいは液状の接着剤を使用してもよい。これにより、図３（ｃ）に示すように、コア基板３０の上面にスパイラル状のインダクタ１２が形成される。なお、図３（ｂ）及び（ｃ）では、図２のインダクタ部材１２ａのうちの第１、第２接続部Ａ，Ｂの近傍部が模式的に描かれている。
【００２４】
このようにして、プレス加工によって得られたインダクタ部材１２ａをコア基板３０の上に接着することにより、厚膜（好適には１００μｍ〜３００μｍ）のインダクタ１２をコア基板３０の上に容易に形成することができる。インダクタ１２のライン：スペースは、例えば１００μｍ：１００μｍに設定される。
【００２５】
なお、銅張積層板の銅箔をパターニングする方法やめっき法によってインダクタを形成する場合は、実用レベルではその厚みは３０μｍ程度が限界であることを考慮すると、本実施形態ではかなり厚いインダクタ１２を形成できることが理解される。
【００２６】
次いで、図４（ａ）に示すように、コア基板３０の上面側に、第１配線層４０及びインダクタ１２を被覆する第１層間絶縁層５０を形成する。さらに、コア基板３０の下面側にも第１配線層４０を被覆する第１層間絶縁層５０を形成する。第１層間絶縁層５０は、例えばエポキシ樹脂などの樹脂フィルムが貼着されて形成される。本実施形態では、厚みが３００μｍ以上のインダクタ１２であっても容易に形成することができるが、第１層間絶縁層５０に段差が発生する場合があるので、その場合は第１層間絶縁層５０の表面を研磨して平坦化する。
【００２７】
続いて、図４（ｂ）に示すように、図４（ａ）の構造体において、インダクタ１２の第１接続部Ａ及び第２接続部Ｂをそれぞれ貫通するように、コア基板３０の上側の第１層間絶縁層５０の上面から下側の第１層間絶縁層５０の下面までドリルで貫通加工することにより、第１スルーホールＴＨ１及び第２スルーホールＴＨ２を形成する。
【００２８】
第１スルーホールＴＨ１は、上側の第１層間絶縁層５０と、インダクタ１２の内側の第１接続部Ａと、接着層１４と、コア基板３０と、下側の第１配線層４０及び第１層間絶縁層５０とを貫通して形成される。また、第２スルーホールＴＨ２は、上側の第１層間絶縁層５０と、インダクタ１２の外側の第２接続部Ｂと、接着層１４と、コア基板３０と、下側の第１層間絶縁層５０とを貫通して形成される。
【００２９】
第１スルーホールＴＨ１内には、インダクタ１２の第１接続部Ａ及び下側の第１配線層４０の内部が露出し、第２スルーホールＴＨ２内には、インダクタ１２の第２接続部Ｂの内部が露出する。
【００３０】
さらに、図４（ｃ）に示すように、コア基板３０の下面側の第１層間絶縁層５０をレーザで加工することにより、コア基板３０の下面側の第１配線層４０に到達する第１ビアホールＶＨ１を形成する。なお、第１層間絶縁層５０に形成する第１ビアホールＶＨ１は必要に応じて形成すればよく、省略してもよい。
【００３１】
次いで、図５（ａ）に示すように、コア基板３０の両面側の第１層間絶縁層５０上と、第１、第２スルーホールＴＨ１，ＴＨ２内及び第１ビアホールＶＨ１内に、無電解めっきによって銅などからなるシード層（不図示）を形成する。さらに、シード層をめっき給電経路に利用する電解めっきによってシード層の上に銅などからなる金属めっき層（不図示）を形成することにより、シード層及び金属めっき層から構成される金属層４１ａを得る。このとき、第１、第２スルーホールＴＨ１，ＴＨ２の中に金属めっき層が充填されて金属層４１ａに繋がる貫通配線部４１ｂが形成される。
【００３２】
続いて、図５（ｂ）に示すように、フォトリソグラフィ及びエッチングによってコア基板３０の両面側の金属層４１ａをパターニングすることにより、コア基板３０の両面側の第１層間絶縁層５０の上に第２配線層４２をそれぞれ形成する。コア基板３０の両面側の第２配線層４２は、第１、第２スルーホールＴＨ１，ＴＨ２内の貫通配線部４１ｂを介して相互接続されて形成される。また、コア基板３０の下面側の第２配線層４２は第１ビアホールＶＨ１を介して第１配線層４０に電気的に接続される。
【００３３】
これにより、インダクタ１２の第１接続部Ａが第１スルーホールＴＨ１内の貫通配線部４１ｂを介して第２配線層４２に電気的に接続される。また同様に、インダクタ１２の第２接続部Ｂが第２スルーホールＴＨ２内の貫通配線部４１ｂを介して第２配線層４２に電気的に接続される。
【００３４】
なお、第１、第２スルーホールＴＨ１，ＴＨ２の側面にスルーホールめっき層が形成され、内部の孔に樹脂が充填されていてもよい。この場合は、コア基板３０の両面側の第２配線層４２がスルーホールめっき層を介して相互接続される。
【００３５】
このようにして、インダクタ１２の第１接続部Ａ及び第２接続部Ｂが第２配線層４２にそれぞれ接続されることにより、第２配線層４２の線路の間にインダクタ１２が接続される。なお、第２配線層４２及び貫通配線部４１ｂの形成方法は、上記した方法の他に、セミアディティブ法などの各種の配線形成方法を使用することができる。
【００３６】
次いで、図５（ｃ）に示すように、コア基板３０の両面側に、第２配線層４２を被覆する第２層間絶縁層５２をそれぞれ形成する。さらに、コア基板３０の両面側の第２層間絶縁層５２をレーザで加工することにより、第２配線層４２に到達する第２ビアホールＶＨ２をそれぞれ形成する。その後に、コア基板３０の両面側の第２層間絶縁層５２の上に、セミアディティブ法などにより第２ビアホールＶＨ２を介して第２配線層４２に接続される第３配線層４４をそれぞれ形成する。
【００３７】
次いで、図６に示すように、コア基板３０の両面側に、第３配線層４４の接続部上に開口部５５ａが設けられたソルダレジスト５５をそれぞれ形成する。さらに、ソルダレジスト５５の開口部５５ａ内の第３配線層４４の上に下から順にＮｉ層及びＡｕ層がめっきによって形成されてコンタクト層（不図示）が形成される。これにより、第１実施形態のインダクタ内蔵基板１が得られる。
【００３８】
なお、本実施形態では、コア基板３０の両面側に３層の配線層（第１〜第３配線層４０，４２，４４）を形成したが、配線層の積層数は任意に設定することができる。また、本実施形態では、コア基板３０の上にインダクタ１２を直接形成したが、第１又は第２層間絶縁層５０，５２を基板としてそれらの上にインダクタ１２を形成してもよい。つまり、インダクタ１２は、基板として機能する様々な絶縁体の上に形成することができる。
【００３９】
そして、図７に示すように、半導体チップ６０（ＬＳＩチップ）のバンプ６２がコア基板３０の上面側の第３配線層４４の接続部にフリップチップ接続される。さらに、半導体チップ６０の下側の隙間にアンダーフィル樹脂６４が充填される。また、コア基板３０の下面側の第３配線層４４の接続部にはんだボールが搭載されるなどして外部接続端子７０が設けられる。このようにして、本実施形態のインダクタ内蔵基板１に半導体チップ６０が実装されて構成される半導体装置２が得られる。
【００４０】
図６に示すように、第１実施形態のインダクタ基板１では、両面側に第１配線層４０を備えたコア基板３０のインダクタ配置領域Ｒ（図３（ａ））に、銅板１０がプレス加工されて得られたインダクタ１２が接着層１４によって接着されて形成されている。コア基板３０の上面側には、インダクタ１２及び第１配線層４０を被覆する第１層間絶縁層５０が形成されている。また、コア基板３０の下面側にも第１配線層４０を被覆する第１層間絶縁層５０が形成されている。
【００４１】
さらに、インダクタ１２の内側の第１接続部Ａを貫通した状態で、上側の第１層間絶縁層５０の上面から下側の第１層間絶縁層５０の下面まで貫通する第１スルーホールＴＨ１が形成されている。また同様に、インダクタ１２の外側の第２接続部Ｂを貫通した状態で、上側の第１層間絶縁層５０の上面から下側の第１層間絶縁層５０の下面まで貫通する第２スルーホールＴＨ２が形成されている。
【００４２】
そして、コア基板３０の両面側の第１層間絶縁層５０の上に、第１、第２スルーホールＴＨ１，ＴＨ２に充填された貫通配線部４１ｂを介して相互接続される第２配線層４２がそれぞれ形成されている。このようにして、インダクタ１２の内側の第１接続部Ａは貫通配線部４１ｂを介して第２配線層４２に電気的に接続されている。また、インダクタ１２の外側の第２接続部Ｂは貫通配線部４１ｂを介して第２配線層４２に電気的に接続されている。第２配線層４２の線路の間に接続されたインダクタ１２は、電源回路でノイズ抑制、整流、平滑のために使用されたり、電気信号を伝える高周波回路でフィルタとして使用されたりする。
【００４３】
また、コア基板３０の下面側の第１層間絶縁層５０には第１配線層４０に到達する第１ビアホールＶＨ１が設けられており、第２配線層４２が第１ビアホールＶＨ１を介して第１配線層４０に接続されている。
【００４４】
コア基板３０の両面側の第２配線層４２の上には第２層間絶縁層５２がそれぞれ形成されており、第２層間絶縁層５２には第２配線層４２に到達する第２ビアホールＶＨ２がそれぞれ形成されている。さらに、コア基板３０の両面側の第２層間絶縁層５２の上に、第２ビアホールＶＨ２を介して第２配線層４２に接続される第３配線層４４がそれぞれ形成されている。また、コア基板３０の両面側の第２層間絶縁層５２の上に、第３配線層４４の接続部上に開口部５５ａが設けられたソルダレジスト５５がそれぞれ形成されている。
【００４５】
以上説明したように、本実施形態のインダクタ内蔵基板１では、プレス加工によって得られるインダクタ１２をコア基板３０の上に接着するようにしたので、めっき法でインダクタを形成する場合よりも格段に厚みを厚く設定することができる。これにより、インダクタ１２の抵抗を十分に下げることができるので、高周波回路において伝送ロスを招いたり、消費電力のロスが発生したりすることが防止される。
【００４６】
また、インダクタ１２と配線層との接続方式として、インダクタ１２の第１、第２接続部Ａ，Ｂやコア基板３０などを貫通する第１、第２スルーホールＴＨ１，ＴＨ２を形成し、その中に充填される貫通配線部４１ｂを介してインダクタ１２と配線層を接続するようにしている。これにより、配線層の引き回しを最低限に抑えることができるので、インダクタ内蔵基板の小型化を図れると共に、高性能な半導体チップの実装基板として利用することができる。
【００４７】
（第２の実施の形態）
図８及び図９は本発明の第２実施形態のインダクタ内蔵基板の製造方法を示す断面図、図１０は同じくインダクタ内蔵基板を示す断面図、図１１は第２実施形態のインダクタ内蔵基板に半導体チップが実装されて構成される半導体装置を示す断面図である。
【００４８】
第２実施形態が第１実施形態と異なる点はインダクタと配線層との接続方式にあるので、第２実施形態では、第１実施形態と同一工程及び同一要素についてはその詳しい説明を省略する。
【００４９】
第２実施形態のインダクタ内蔵基板の製造方法では、まず、図８（ａ）に示すように、コア基板３０にスルーホールＴＨが形成され、その中に充填された貫通配線部４１ｂを介して相互接続された第１配線層４０がコア基板３０の両面側にそれぞれ形成された構造体を用意する。第１実施形態と同様に、コア基板３０の上面にはインダクタ配置領域Ｒが画定されている。
【００５０】
図８（ａ）の構造体を得る方法は、コア基板３０（樹脂基板又は銅張積層板）にスルーホールＴＨを形成し、めっきによってスルーホールＴＨ内に貫通配線部４１ｂを充填すると同時に、それに繋がる金属層をコア基板３０の両面側に形成した後に、金属層をパターニングする。なお、スルーホールＴＨの側面にスルーホールめっき層が形成され、内部の孔に樹脂が充填されていてもよい。
【００５１】
次いで、図８（ｂ）に示すように、第１実施形態と同様に、銅板１０をプレス加工して得られるインダクタ部材１２ａをコア基板３０の上面のインダクタ配置領域Ｒに接着層１４によって接着することにより、コア基板３０の上にインダクタ１２を形成する。
【００５２】
続いて、図８（ｃ）に示すように、コア基板３０の上面側にインダクタ１２及び第１配線層４０を被覆する第１層間絶縁層５０を形成する。さらに、コア基板３０の下面側に第１配線層４０を被覆する第１層間絶縁層５０を形成する。
【００５３】
次いで、図８（ｄ）に示すように、コア基板３０の上面側の第１層間絶縁層５０をレーザで加工することにより、インダクタ１２の第１、第２接続部Ａ，Ｂにそれぞれ到達する第１ビアホールＶＨ１と第１配線層４０に到達する第２ビアホールＶＨ２を形成する。さらに、コア基板３０の下面側の第１層間絶縁層５０をレーザで加工することにより、第１配線層４０に到達する第２ビアホールＶＨ２を形成する。
【００５４】
続いて、図９（ａ）に示すように、コア基板３０の両面側において、第１ビアホールＶＨ１及び第２ビアホールＶＨ２内と第１層間絶縁層５０の上に無電解めっきによりシード層（不図示）をそれぞれ形成する。その後に、シード層をめっき給電経路に利用する電解めっきにより金属めっき層（不図示）を形成することにより、シード層及び金属めっき層から構成される金属層４１ａをそれぞれ得る。
【００５５】
さらに、図９（ｂ）に示すように、コア基板３０の両面側の金属層４１ａをパターニングすることにより、第１層間絶縁層５０の上に第２配線層４２をそれぞれ形成する。コア基板３０の上面側では、第２配線層４２は、第１ビアホールＶＨ１を介してインダクタ１２の第１接続部Ａ及び第２接続部Ｂにそれぞれ接続されると共に、第２ビアホールＶＨ２を介して第１配線層４０に接続される。また、コア基板３０の下面側では、第２配線層４２が第２ビアホールＶＨ２を介して第１配線層４０に接続される。
【００５６】
このようにして、インダクタ１２の第１接続部Ａ及び第２接続部Ｂに第２配線層４２がそれぞれ接続されることにより、インダクタ１２が第２配線層４２の線路の間に接続される。
【００５７】
なお、第２配線層４２の形成方法は、上記した方法の他に、セミアディティブ法などの各種の配線形成方法を使用することができる。
【００５８】
続いて、図９（ｃ）に示すように、第１実施形態と同様に、コア基板３０の両面側に、第２配線層４２の上に第３ビアホールＶＨ３が設けられた第２層間絶縁層５２をそれぞれ形成する。その後に、コア基板３０の両面側の第２層間絶縁層５２の上に、第３ビアホールＶＨ３を介して第２配線層４２に接続される第３配線層４４をそれぞれ形成する。
【００５９】
さらに、図１０に示すように、コア基板３０の両面側に、第３配線層４４の接続部上に開口部５５ａが設けられたソルダレジスト５５をそれぞれ形成する。その後に、第１実施形態と同様に、ソルダレジスト５５の開口部５５ａ内の第３配線層４４上にコンタクト層（不図示）が形成される。これにより、第２実施形態のインダクタ内蔵基板１ａが得られる。
【００６０】
そして、図１１に示すように、第１実施形態と同様に、半導体チップ６０のバンプ６２がコア基板３０の上面側の第３配線層４４の接続部にフリップチップ接続される。さらに、半導体チップ６０の下側の隙間にアンダーフィル樹脂６４が充填される。また、コア基板３０の下面側の第３配線層４４の接続部に外部接続端子７０が設けられる。このようにして、第２実施形態のインダクタ内蔵基板１ａに半導体チップ６０が実装して構成される半導体装置２ａが得られる。
【００６１】
図１０に示すように、第２実施形態のインダクタ内蔵基板１ａでは、コア基板３０のインダクタ配置領域Ｒ（図８（ａ））に、銅板１０がプレス加工されて得られたインダクタ部材１２ａが接着層１４によって接着されてインダクタ１２が形成されている。コア基板３０のインダクタ配置領域Ｒの横方向にスルーホールＴＨが設けられており、その中に貫通配線部４１ｂが充填されている。コア基板の両面側には貫通配線部４１ｂに繋がって相互接続された第１配線層４０がそれぞれ形成されている。
【００６２】
コア基板３０の上面側には、インダクタ１２及び第１配線層４０を被覆する第１層間絶縁層５０が形成されている。第１層間絶縁層５０には、インダクタ１２に到達する第１ビアホールＶＨ１と第１配線層４０に到達する第２ビアホールＶＨ２とが設けられている。さらに、第１層間絶縁層５０の上に第２配線層４２が形成されている。第２配線層４２は第１ビアホールＶＨ１を介してインダクタ１２の第１接続部Ａに接続されると共に、第２ビアホールＶＨ２を介して第１配線層４０に接続されている。また、他の第２配線層４２は第１ビアホールＶＨ１を介してインダクタ１２の第２接続部Ｂに接続されると共に、第２ビアホールＶＨ２を介して第１配線層４０に接続されている。
【００６３】
このように、第２実施形態では、インダクタ１２の第１、第２接続部Ａ，Ｂにスルーホールは形成されず、インダクタ１２を被覆する第１層間絶縁層５０に設けられた第１ビアホールＶＨ１を介して第１、第２接続部Ａ，Ｂが第２配線層４２にそれぞれ接続される。このようにして、インダクタ１２が第２配線層４２の線路の間に接続されている。
【００６４】
コア基板３０の下面側には、第１配線層４０を被覆する第１層間絶縁層５０が形成されており、第１層間絶縁層５０には第１配線層４０に到達する第２ビアホールＶＨ２が設けられている。さらに、第１層間絶縁層５０の上に第２ビアホールＶＨ２を介して第１配線層４０に接続された第２配線層４２が形成されている。
【００６５】
また、コア基板３０の両面側の第２配線層４２上には、それに到達する第３ビアホールＶＨ３が設けられた第２層間絶縁層５２がそれぞれ形成されており、第２層間絶縁層５２の上には第３ビアホールＶＨ３を介して第２配線層４２に接続される第３配線層４４がそれぞれ形成されている。さらに、コア基板３０の両面側には、第３配線層４４の接続部上に開口部５５ａが設けられたソルダレジスト５５がそれぞれ形成されている。
【００６６】
第２実施形態では、インダクタ１２の第１、第２接続部Ａ，Ｂがその上の第１層間絶縁層５０に設けられた第１ビアホールＶＨ１を介して第２配線層４２に接続されるようにしたので、一般的なビルドアップ配線の形成方法によりインダクタ１２を配線層に接続して配線基板に容易に内蔵することができる。
【００６７】
第２実施形態では、コア基板３０のスルーホールＴＨを省略し、コア基板３０の上面側のみにインダクタ１２に接続される配線層を形成してもよい。この場合は、図１１において、半導体チップ６０の横方向に外部接続端子が設けられる。
【００６８】
第２実施形態においても、銅板１０をプレス加工して得られるインダクタ部材１２ａをコア基板３０の上に接着してインダクタ１２を形成するので、第１実施形態と同様な効果を奏する。
【００６９】
なお、前述した第１、第２実施形態において、インダクタ１２の形状としてスパイラル状以外の形状を採用してもよいし、キャパシタや抵抗などの受動素子をさらに内蔵させてもよい。
【図面の簡単な説明】
【００７０】
【図１】図１（ａ）〜（ｃ）は本発明の第１実施形態のインダクタ内蔵基板の製造方法を示す断面図（その１）である。
【図２】図２は本発明の第１実施形態のインダクタ内蔵基板の製造方法を示す断面図（その２）である。
【図３】図３（ａ）〜（ｃ）は本発明の第１実施形態のインダクタ内蔵基板の製造方法を示す断面図（その３）である。
【図４】図４（ａ）〜（ｃ）は本発明の第１実施形態のインダクタ内蔵基板の製造方法を示す断面図（その４）である。
【図５】図５（ａ）〜（ｃ）は本発明の第１実施形態のインダクタ内蔵基板の製造方法を示す断面図（その５）である。
【図６】図６は本発明の第１実施形態のインダクタ内蔵基板を示す断面図である。
【図７】図７は本発明の第１実施形態のインダクタ内蔵基板に半導体チップが実装されて構成される半導体装置を示す断面図である。
【図８】図８（ａ）〜（ｄ）は本発明の第２実施形態のインダクタ内蔵基板の製造方法を示す断面図（その１）である
【図９】図９（ａ）〜（ｃ）は本発明の第２実施形態のインダクタ内蔵基板の製造方法を示す断面図（その２）である。
【図１０】図１０は本発明の第２実施形態のインダクタ内蔵基板を示す断面図である。
【図１１】図１１は本発明の第２実施形態のインダクタ内蔵基板に半導体チップが実装されて構成される半導体装置を示す断面図である。
【符号の説明】
【００７１】
１，１ａ…インダクタ内蔵基板、２，２ａ…半導体装置、１０…銅板、１２ａ…インダクタ部材、１２…インダクタ、１４…接着層、２０…金型、２２…下型、２２ａ、５５ａ…開口部、２４…上型、３０…コア基板、４０…第１配線層、４１ａ…金属層、４１ｂ…貫通配線部、４２…第２配線層、４４…第３配線層、５０…第１層間絶縁層、５２…第２層間絶縁層、５５…ソルダレジスト、Ａ…第１接続部、Ｂ…第２接続部、Ｒ…インダクタ配置領域、ＴＨ…スルーホール、ＶＨ１…第１ビアホール、ＶＨ２…第２ビアホール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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