(57)【要約】【課題】半導体素子が薄いときもその主面を裏面側よりのα線から保護することができ、薄型化・小型化が可能な半導体装置を提供する。【解決手段】半導体装置10を、主面11aに回路素子18が形成された半導体素子11と、その裏面11ｂを覆う第１のα線遮蔽膜21とを有するものとする。半導体素子11の厚さT1と第１のα線遮蔽膜21の厚さT1との和Tを、第１のα線遮蔽膜21に入射して厚み方向に沿って半導体素子11の主面11aに向かうときのα線の飛程距離R1よりも大きくする。半導体素子11の裏面11bに隣接してモールド樹脂や配線などが配置された場合も、そしてそれらに含まれる金属材料からα線が放射された場合も、半導体素子11の主面11aにまでは到達せず、回路素子18への影響は回避できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
主面に回路素子が形成された半導体素子と、前記半導体素子の裏面を覆う第１のα線遮蔽層とを有し、前記半導体素子の厚さと前記第１のα線遮蔽層の厚さとの和が、前記第１のα線遮蔽層に入射して厚み方向に沿って前記半導体素子の主面に向かうときのα線の飛程距離よりも大きいことを特徴とする半導体装置。
【請求項２】
半導体素子の主面を覆う第２のα線遮蔽層を有し、前記第２のα線遮蔽層の厚さがα線の飛程距離よりも大きいことを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体素子の回路素子はメモリ回路を含み、第１のα線遮蔽層は、前記メモリ回路の形成領域に相応する領域を少なくとも覆うことを特徴とする請求項１記載の半導体装置。
【請求項４】
半導体素子の主面を側方から囲む第３のα線遮蔽膜を有することを特徴とする請求項１記載の半導体装置。
【請求項５】
第１のα線遮蔽層は、樹脂、アルミナ、または雲母を材料として形成されたことを特徴とする請求項１または請求項３のいずれかに記載の半導体装置。
【請求項６】
第１のα線遮蔽層は、別個の半導体素子であることを特徴とする請求項１または請求項３のいずれかに記載の半導体装置。
【請求項７】
第１のα線遮蔽層をなす半導体素子は、少なくともロジック回路が形成されたＳｉ半導体素子であることを特徴とする請求項６記載の半導体装置。
【請求項８】
第１のα線遮蔽層をなす半導体素子は、回路素子が形成された化合物半導体素子であることを特徴とする請求項６記載の半導体装置。
【請求項９】
半導体素子と電気的に接続する電極部および回路パターンが形成された回路基板と、前記半導体素子が搭載され電気的に接続された前記回路基板上を覆った封止樹脂とを有することを特徴とする請求項１記載の半導体装置。
【請求項１０】
第１のα線遮蔽層で覆われる半導体素子の厚さは、２０μｍ以上、５０μｍ以下であることを特徴とする請求項１記載の半導体装置。
【請求項１１】
主面に回路素子が形成された複数のデバイス領域を有する所定厚さの半導体ウェハの各デバイス領域の裏面に第１のα線遮蔽層を配置する第１の遮蔽工程と、前記第１のα線遮蔽層が配置された前記半導体ウェハを個片の半導体素子に分割する個片化工程とを含んでおり、前記半導体素子の厚さおよび前記第１のα線遮蔽層の厚さは、これらの和が、前記第１のα線遮蔽層に入射して厚み方向に沿って前記半導体素子の主面に向かうときのα線の飛程距離よりも大きくなるように設定されていることを特徴とする半導体装置の製造方法。
【請求項１２】
半導体素子の主面にα線の飛程距離よりも厚さが大きい第２のα線遮蔽層を配置する第２の遮蔽工程を有することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
半導体ウェハに形成された回路素子がメモリ回路を含むときに、第１のα線遮蔽層は、前記メモリ回路の形成領域に相応する領域を少なくとも覆って配置することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１４】
個片の半導体素子を電極部および回路パターンが形成された回路基板に搭載し電気的に接続する工程と、前記半導体素子が搭載された回路基板上を封止樹脂で覆う工程とをさらに有することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１５】
個片の半導体素子の主面を側方から囲む第３のα線遮蔽層を配置する第３の遮蔽工程をさらに有することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１６】
第１のα線遮蔽層は、別個の半導体素子であり、この半導体素子を回路基板に電気的に接続する工程をさらに有することを特徴とする請求項１１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、放射線の影響を受けにくい半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
高度情報化社会を迎えて、モバイル端末、パソコン、ディジタル家電等の高性能化を推進する半導体装置であるシステムＬＳＩは、更なる高性能化とともに小型化・薄型化が求められている。この小型化・薄型化の要求に応えるために、半導体素子を製作するプロセスルールは微細化し、現状では１００ｎｍ以下、６５ｎｍというプロセスが実用化されている。また半導体素子の厚さも１００μｍ以下に低減されようとしている。
【０００３】
ところで、主面にメモリ回路（回路素子）を形成した半導体素子をその主面を直接に覆うように樹脂封止すると、メモリ回路が、樹脂中のフィラーに含まれる放射性物質から放射されるα線の影響を受けてソフトエラーを起こす場合がある。
【０００４】
また、かかる半導体素子を他の半導体素子や回路素子とともに回路基板にフリップチップ実装する場合、つまり半導体素子のメモリ回路を形成した面の電極部と回路基板上の電極部とを例えばバンプ電極を介して直接接続する場合に、前記のメモリ回路が、回路基板上の近傍の配線材料などに含まれる放射性物質から発生するα線の影響を受けてソフトエラーを起こすことがある、ということもよく知られている。
【０００５】
このようなソフトエラーを回避するために、メモリ回路上に樹脂膜を形成することで、半導体素子をトランスファーモールドする樹脂中のフィラー（充填材）に含まれる放射性物質からのα線の影響を受けないようにする提案がなされている（例えば、特許文献１、２参照）。このときの樹脂膜は、α線がその内部を進行する飛程以上の厚さとなるように形成される。このことにより、α線は半導体素子の主面には到達せず、α線に起因するメモリ回路のソフトエラーは防止される。
【０００６】
他に、半導体素子の素子形成面上にポリイミド樹脂からなるα線遮蔽膜を設け、この素子形成面と回路基板との間に絶縁性樹脂を充填した半導体装置もある。このα線遮蔽膜は、回路基板上の配線金属に含まれる放射性物質からのα線や半導体装置外部から侵入してくるα線が素子形成面に到達するのを妨げ、半導体素子が誤動作するのを防止する（例えば、特許文献３参照）。
【特許文献１】特開２０００−４９２６０公報
【特許文献２】特表２００６−５１８１１２公報
【特許文献３】特開平９−１６７７８４公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
半導体装置の厚さが１ｍｍ以下でなくてよい場合、たとえば数ｍｍでよい場合は、半導体装置に使用される半導体素子の厚さは例えば３００μｍから５００μｍ程度でもよく、このような半導体装置および半導体素子に対しては、半導体素子の素子形成面やメモリ回路を樹脂膜で覆う従来の遮蔽構造によってα線の影響を回避することができる。
【０００８】
しかし従来の遮蔽構造はいずれも、半導体素子をその主面側から進行してくるα線から遮蔽するものであり、上記した数百μｍ程度の厚さの半導体素子であれば裏面側から入射したα線が主面に到達することはないが、半導体素子が薄いとき、たとえば厚さ１００μｍ以下になったときに、裏面側から入射したα線が主面に到達してしまうという問題がある。
【０００９】
本発明は上記問題を解決するもので、半導体素子が薄いときもその主面を裏面側からのα線から保護することができ、薄型化・小型化が可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の半導体装置は、主面に回路素子が形成された半導体素子と、前記半導体素子の裏面を覆う第１のα線遮蔽層とを有し、前記半導体素子の厚さと前記第１のα線遮蔽層の厚さとの和が、前記第１のα線遮蔽層に入射して厚み方向に沿って前記半導体素子の主面に向かうときのα線の飛程距離よりも大きいことを特徴とする。
【００１１】
上記構成によれば、半導体素子の裏面に隣接して金属材料を含んだモールド樹脂や配線などが配置された場合も、そしてそれらからα線が放射された場合も、半導体素子の主面にまでは到達せず、回路素子への影響は回避できる。たとえば半導体素子の厚さを１００μｍ以下に薄くしたときも、第１のα線遮蔽層を上記の条件を満たす厚さで形成することで、回路素子を裏面側よりのα線から保護することができる。よって、半導体装置を高い信頼性を維持して動作させることができる。
【００１２】
上記の半導体装置において、半導体素子の主面を覆う第２のα線遮蔽層を有し、前記第２のα線遮蔽層の厚さがα線の飛程距離よりも大きいことを特徴とする。半導体素子の主面に隣接して金属材料を含んだモールド樹脂や配線などが配置された場合に、回路素子を主面側よりのα線から保護することができる。
【００１３】
半導体素子の回路素子はメモリ回路を含み、第１のα線遮蔽層は、前記メモリ回路の形成領域に相応する領域を少なくとも覆うことを特徴とする。メモリ回路は、α線の影響を受けて誤動作してソフトエラーを起こし易いので、この構造による保護効果が特に高い。
【００１４】
半導体素子の主面を側方から囲む第３のα線遮蔽膜を有することを特徴とする。これにより、半導体素子の主面の回路素子をより確実にα線から遮蔽することができる。
第１のα線遮蔽層は、樹脂、アルミナ、または雲母を材料として形成されていてよい。いずれの材料も金属材料からのα線遮蔽効果を有し、アルミナまたは雲母を用いたときにより効率的に遮蔽される。
【００１５】
第１のα線遮蔽層は、別個の半導体素子であってよい。たとえば、第１のα線遮蔽層をなす半導体素子は、少なくともロジック回路が形成されたＳｉ半導体素子であってよい。ロジック回路はα線の影響を受けにくいので、かかるロジック回路が形成されたＳｉ半導体素子を、高機能化のためだけでなく、第２のα線遮蔽層としても有効に利用することが可能であり、効率よい。
【００１６】
また第１のα線遮蔽層をなす半導体素子は、回路素子が形成された化合物半導体素子であってよい。化合物半導体素子はα線の影響を受けにくいので、かかる化合物半導体素子を、高機能化のためだけでなく、第２のα線遮蔽層としても機能させることが可能であり、効率よい。
【００１７】
半導体素子と電気的に接続する電極部および回路パターンが形成された回路基板と、前記半導体素子が搭載され電気的に接続された前記回路基板上を覆った封止樹脂とを有することを特徴とする。
【００１８】
第１のα線遮蔽層で覆われる半導体素子の厚さは、２０μｍ以上、５０μｍ以下であってよい。これにより半導体装置をさらに薄型化・小型化することが可能となる。
本発明の半導体装置の製造方法は、主面に回路素子が形成された複数のデバイス領域を有する所定厚さの半導体ウェハの各デバイス領域の裏面に第１のα線遮蔽層を配置する第１の遮蔽工程と、前記第１のα線遮蔽層が配置された前記半導体ウェハを個片の半導体素子に分割する個片化工程とを含んでおり、前記半導体素子の厚さおよび前記第１のα線遮蔽層の厚さは、これらの和が、前記第１のα線遮蔽層に入射して厚み方向に沿って前記半導体素子の主面に向かうときのα線の飛程距離よりも大きくなるように設定されていることを特徴とする。上記の半導体装置を生産性よく製造できる方法である。
【００１９】
上記の半導体装置の製造方法において、半導体素子の主面にα線の飛程距離よりも厚さが大きい第２のα線遮蔽層を配置する第２の遮蔽工程を有することを特徴とする。
半導体ウェハに形成された回路素子がメモリ回路を含むときに、第１のα線遮蔽層は、前記メモリ回路の形成領域に相応する領域を少なくとも覆って配置することを特徴とする。
【００２０】
個片の半導体素子を電極部および回路パターンが形成された回路基板に搭載し電気的に接続する工程と、前記半導体素子が搭載された回路基板上を封止樹脂で覆う工程とをさらに有することを特徴とする。
個片の半導体素子の主面を側方から囲む第３のα線遮蔽層を配置する第３の遮蔽工程をさらに有することを特徴とする。
【００２１】
第１のα線遮蔽層は、別個の半導体素子であり、この半導体素子を回路基板に電気的に接続する工程をさらに有することを特徴とする。
【発明の効果】
【００２２】
本発明の半導体装置およびその製造方法は、主面に回路素子が形成された半導体素子の少なくとも裏面にα線遮蔽膜を適切な厚さで形成するようにしたので、半導体素子が薄い場合も、そして半導体素子の裏面に隣接してα線源たる金属材料を含んだモールド樹脂や配線などが配置された場合も、前記主面の回路素子をα線から遮断することができ、α線の影響を受けやすい回路などの誤動作を防止することができる。よって、半導体装置を、薄型化・小型化しながら、高い信頼性を維持して動作させること、高性能化を実現できる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態を、図面を参照しながら説明する。
（第１の実施の形態）
図１は本発明の第１の実施の形態の半導体装置の概略構成を示す。図１（ａ）は同半導体装置の断面図、図１（ｂ）（ｃ）はそれぞれ、同半導体装置の一部である半導体素子の断面図および上面図である。図１（ｂ）は図１（ｃ）のＡ−Ａ線での断面図に相当する。
【００２４】
図１（ａ）に示す半導体装置１０において、半導体素子１１が主面１１ａを上向きにして、所定の回路パターン（図示せず）が形成された回路基板１２上に搭載され、半導体素子１１の主面１１ａの周辺部に少なくとも形成された複数の電極部１３と回路基板１２上の複数の電極部１４とが導電性ワイヤ１５により電気的に接続され、半導体素子１１及び導電性ワイヤ１５を封止する封止樹脂１６により回路基板１２上が覆われている。回路基板１２の下面には、外部の実装基板などに接続するために、電極部１４にスルーホール等を介して電気的に接続したハンダボール１７などのボール電極が格子状に形成されている。いわゆるＢＧＡ（Ball Grid Array）パッケージである。
【００２５】
半導体素子１１はＳｉ基材、電極部１３はアルミ電極、回路基板１２の基材はＢＴレジン、回路パターンはＣｕパターン、電極部１４は前記Ｃｕパターン上にＮｉ，Ａｕめっきされたもの、導電性ワイヤ１５はＡｕワイヤ、封止樹脂１６はＳｉフィラー入りエポキシ樹脂、などが各々用いられる。
【００２６】
図１（ｂ）（ｃ）に詳細に示すように、半導体素子１１の主面１１ａには回路素子１８が形成されている。回路素子１８が形成された領域には、メモリ回路１９が形成された領域も含まれている。
【００２７】
半導体素子１１の主面１１ａには、少なくとも回路素子１８が形成された領域を覆うようにα線遮蔽膜２０が形成されている。半導体素子１１の主面１１ａに背反する裏面１１ｂには、全面を覆うようにα線遮蔽膜２１が形成されている。
【００２８】
半導体素子１１の厚さＴ１とα線遮蔽膜２１の厚さＴ２との和は、α線遮蔽膜２１の下面から半導体素子１１の主面に向かう方向のα線の飛程距離Ｒ１よりも大きい。このため、回路基板１２の配線（金属材料）から放射されるα線は、α線遮蔽膜２１を透過したとしても、メモリ回路１９などの回路素子１８が形成された領域には到達しない。
【００２９】
なお厳密には、半導体素子１１の厚さＴ１は回路素子１８の領域を除いた厚さと言うべきであるが、回路素子形成部分の厚さは、拡散部分が１μｍ以下、配線形成部分を含めても３〜４μｍ程度であって、半導体素子１１の総厚に比べて十分に薄いので、特段に断らないこととする。
【００３０】
また、α線遮蔽膜２０の厚さＴ４はα線の飛程距離Ｒ２よりも大きい。このため、封止樹脂１６中に金属材料からなるフィラー（図示せず）が含まれていても、それより放射されるα線は、半導体素子１１の主面１１ａには到達せず、当然ながらメモリ回路１９などの回路素子１８が形成された領域には到達しない。
【００３１】
このように、少なくとも回路素子１８の領域を、半導体素子１１の主面側からも裏面側からも遮蔽しているので、α線の影響を受けやすいメモリ回路１９も誤動作してソフトエラーを起こすことがない。したがって、半導体素子１１の厚さＴ１を例えば１００μｍ以下に薄くする場合も、α線遮蔽膜２０，２１材料および厚さを適切に選択することで、半導体装置１０を、高い信頼性を維持して動作させることができる。
【００３２】
金属材料に含まれる放射性物質から放射されるα線について図２を参照して説明する。
図２（ａ）は、α線エネルギーとα線スペクトルとの関係を示す。ここでは、封止樹脂に熱伝導性などの特性改善のために配合されるフィラーの成分たる金属材料、および、回路基板の配線を形成する金属材料を想定して、これらの金属材料に含まれる放射性物質、ウラニウムとトリウムが５０％ずつ混入されているものについて示している。
【００３３】
図示されるように、α線エネルギーが０から９ＭｅＶまでの範囲で、α線（カウント数（任意強度））が分布し、４ＭｅＶ付近にピークがある。
図２（ｂ）にα線エネルギーと各物質中でのα線の飛程距離との関係を示す。
【００３４】
各物質中でのα線の飛程距離は以下のようにして求められる（「アイソトープ実験技術第１集  トレーサテクニック」化学の領域委員会編、南江堂、より）。
一般に、標準的な空気中でのα線の飛程距離をＲａｉｒとすると、物質（固体）中でのα線の飛程距離Ｒは次式（Ａ）で表される。
【００３５】
Ｒ＝Ｒａｉｒ×（Ｎａｉｒ／Ｎｓｏｌｉｄ）×（１／Ｓ）・・・（Ａ）
Ｎａｉｒは単位体積の空気中の原子数を表し、Ｎｓｏｌｉｄは単位体積の物質中の原子数を表し、Ｓは物質の阻止能を表す。この物質の阻止能Ｓは、例えば物質がＳｉ半導体素子のように単一元素で構成されている場合は、その元素の原子番号に関係付けられる。一方、物質が化合物や混合物である場合は、基本となる構成単位（例えば分子）をその物質の元素とみなして、等価的な原子番号が算出され、その原子番号に関係付けられる。この関係は、次式（Ｂ）で表される。Ｚは原子番号または等価的な原子番号を表す。空気で阻止能が１となるように定義されている。
【００３６】
Ｓ＝0.563Ｚ／√（Ｚ＋10）・・・（Ｂ）
式（Ａ）および式（Ｂ）から、各物質中でのα線の飛程距離Ｒを算出することができる。原子番号または等価的な原子番号がＺである物質の飛程距離Ｒを計算すると、次式（Ｃ）で表される結果となる。
【００３７】
Ｒ＝1.817×10-3×（√（Ｚ＋10）／Ｚ）×Ｒａｉｒ・・・（Ｃ）
例えば、原子番号１４のＳｉ半導体素子中での飛程距離Ｒを計算すると、次式（Ｄ）で表される結果となる。
【００３８】
Ｒ＝6.359×10−４×Ｒａｉｒ・・・（Ｄ）
図２（ｂ）に示す飛程距離Ｒ（Ｓｉ）、Ｒ（ポリイミド）およびＲ（ＧａＡｓ）は、このようにしてＳｉ、ポリイミド、およびＧａＡｓについて算出した値である。各α線エネルギー（左端欄）ごとに、右端欄に示したＲａｉｒを用いている。ポリイミドについては、組成Ｃ２２．５Ｈ１２．９Ｏ５．６Ｎ２．１Ｓｉ０．１を用いて算出している。
【００３９】
記載されたＲ（Ｓｉ）の値から、Ｓｉ半導体素子の厚さが６５μｍ程度になると、α線スペクトルの中で最大のエネルギーに近い９．０ＭｅＶのものがＳｉ半導体素子を透過することがわかる。厚さ４０μｍ以下では、６．０ＭｅＶのものも透過することから、かなりのα線がＳｉ半導体素子を透過することがわかる。
【００４０】
また、Ｒ（ポリイミド）およびＲ（ＧａＡｓ）の値から、ポリイミドやＧａＡｓは、Ｓｉに比べてα線の飛程距離が短い（阻止能が高い）こと、したがってα線遮蔽膜に適することがわかる。Ｓｉ半導体素子の厚さを減じても、減じた厚さ分だけの膜厚のポリイミドまたはＧａＡｓで覆えば、α線阻止能は増加することになる。
【００４１】
図３、図４を用いて上記の半導体装置の製造方法の概略を説明する。図３は同半導体装置の製造工程のフローチャート、図４は各工程での半導体装置の状態を示す概略図である。
【００４２】
図４（ａ）（ｂ）に示すように、半導体ウェハ１１′の主面１１ａ′に、メモリ回路を含む回路素子（たとえばメモリロジック混載素子）１８を、拡散、配線形成等を経て形成する（図３に示す回路形成工程Ｓ１、以下同様）。半導体ウェハ１１′は、ここではＳｉ半導体であり、直径は１２インチ、厚さＤ１は８００μｍである。
【００４３】
次に、図４（ｃ）に示すように、半導体ウェハ１１′を、裏面１１ｂ′を研磨（またはエッチング，ＣＭＰ（化学的機械的研磨）など）することにより、所定の厚さＴ１まで薄く加工する（加工工程Ｓ２）。
【００４４】
図４（ｄ）に示すように、半導体ウェハ１１′の厚さＴ１の実際の値を測定し（測定工程Ｓ３）、その測定値に基づいて、半導体ウェハ１１′の裏面１１ｂ′に形成するα線遮蔽膜２１′を厚さＴ２に設定し、形成する（第１の遮蔽工程Ｓ４）。α線遮蔽膜２１′の形成は、ポリイミドなどの樹脂をスピンコートし加熱硬化するなどの手法、あるいは、アルミナ、雲母箔の貼り付けなどによる。
【００４５】
図４（ｅ）に示すように、半導体ウェハ１１′の主面１１ａ′を覆うように第２のα線遮蔽膜２０（以下、単にα線遮蔽膜２０という）を厚さＴ４にて形成する。このα線遮蔽膜２０は、回路素子１８が形成された領域を個別に覆うように分離して形成する（第２の遮蔽工程Ｓ５）。たとえば、感光性ポリイミド樹脂、スピンコート、フォトリソなどの手法を用いて、所望位置にポリイミド膜を形成する。または、個別に成形したアルミナ片、雲母片などを所望位置に搭載する。
【００４６】
次に、図ｆ（ｅ）に示すように、半導体ウェハ１１′をダイシングして個片の半導体素子（半導体チップ）１１に分割する（個片化工程Ｓ６）。各半導体素子１１は回路素子１８およびそれを覆う厚さＴ４のα線遮蔽膜２０を主面に有し、裏面１１ｂに厚さＴ２のα線遮蔽膜２１を有する。
【００４７】
その後に、図示を省略するが、半導体素子１１を主面１１ａを上向きにして回路基板１２上に搭載し、半導体素子１１の主面１１ａの電極部１３と回路基板１２上の複数の電極部１４とを導電性ワイヤ１５により電気的に接続し、半導体素子１１及び導電性ワイヤ１５を封止する封止樹脂１６で回路基板１２上を覆い、回路基板１２の下面にハンダボール１７を設ける。
【００４８】
以上のように、この半導体装置１０は、複数の半導体素子１１を複数のデバイス領域を有する回路基板１２に搭載し、一括で電気的接続、樹脂封止を行い、しかる後に個片に切断して形成されている。
【００４９】
上述の製造工程において、上記の半導体ウェハ１１′（半導体素子１１）の厚さＴ１、α線遮蔽膜２１′（２１）の厚さＴ２、α線遮蔽膜２０の厚さＴ４を決定するために、先に図２を用いて説明したα線エネルギーと各物質中の飛程距離との関係を用いる。
【００５０】
半導体ウェハ１１′は上述のようにＳｉ単体よりなるため、α線エネルギーが９ＭｅＶのときにはα線の飛程距離は６５．４２μｍである。この飛程距離にたとえば２０％程度のバラツキマージンをみると７８．５μｍと算出される。
【００５１】
半導体ウェハ１１′をそのままＳｉ単体の状態で用いると仮定すると、形成される半導体素子１１の主面１１ａの回路素子１８（メモリ回路１９を含む）に裏面１１ｂからのα線が到達しないようにするためには、８０μｍ程度の厚さが望まれる。
【００５２】
半導体ウェハ１１′を、厚さＴ１を例えば５０μｍとして用いると仮定すると、α線エネルギーが９ＭｅＶのときには、Ｓｉ３０μｍ（＝８０−５０）分のα線遮蔽膜２１′（２１）を要する。α線遮蔽膜２１′の材料にポリイミドを用いるときは、式（Ｃ）を用いて、約２４．３μｍ以上の厚さＴ２が必要であると算出される。
【００５３】
このような厚さに設定すれば、形成される半導体素子１１上のα線遮蔽膜２１の下面（半導体素子１１の主面１１ａに背反する面）から侵入したα線は、Ｔ１とＴ２との合計厚さＴに相応する距離を飛程することはできないため、半導体素子１１の主面１１ａ、その回路素子１８形成領域には到達しない。
【００５４】
言い換えると、α線が、α線遮蔽膜２１を透過した後に半導体素子１１に裏面１１ｂから入射しても主面１１ａに到達しないように、α線遮蔽膜２１の厚さＴ２と半導体素子１１の厚さＴ１との合計厚さＴを、α線の飛程距離よりも大きく設定する。
【００５５】
一方、α線遮蔽膜２０の厚さＴ４は、半導体ウェハ１１′（半導体素子１１）の主面の回路素子１８が形成された領域にα線が到達しないように、つまりα線の飛程距離よりも大きくなるように、α線遮蔽膜２１について説明したのと同様の方法で決定される。α線遮蔽膜２０の材料として、α線遮蔽膜２１と同様の組成のポリイミドを使用する場合は、約６４μｍ以上とされる。
【００５６】
このようにすることにより、封止樹脂１６や半導体素子裏面の配線材料などから放射されるα線の影響を受けない半導体装置を製造することが可能となる。ただし、厚さＴ１を２０μｍ未満として半導体ウェハ（Ｓｉウェハ）１１′を加工することは難しいため、２０μｍ以上とするのが望ましい。
【００５７】
上述の例では、半導体素子１１とα線遮蔽膜２１との合計の厚さＴは約７５μｍと薄くなるので、またα線遮蔽膜２１の厚さは約６５μｍとなるので、図１（ａ）に示した半導体装置１０の全体の厚さＴＡを０．４ｍｍ以下に薄くすることができる。このように半導体装置１０を薄型化できることから、半導体装置１０を実装して構成される電子機器を従来よりもさらに薄型化・小型化できる。
【００５８】
図５は、図３および図４により説明した方法で製造した半導体素子を用いた第２の実施形態の半導体装置の概略構成を示す断面図である。
半導体装置５０が図１に示した半導体装置と相違するのは、回路基板２２が、電極部２３およびリード（回路パターン）２４、貫通導体２５、リード２６、外部接続端子２７を有していて、この外部接続端子２７により、実装基板などの外部回路（図示せず）と接続されるようになっている点である。
【００５９】
たとえば、電極部２３としてＣｕ箔上にＮｉ，Ａｕめっきを施したもの、リード２４，２６としてＣｕ箔配線、貫通導体２５としてＣｕめっきビア、外部接続端子２７としてＣｕ箔パッドが形成される。
【００６０】
この回路基板２２上に、上述の半導体素子１１（回路素子１８，厚さＴ４のα線遮蔽膜２０を主面に有し、裏面１１ｂに厚さＴ２のα線遮蔽膜２１を有している）が、図１に示した半導体装置と同様に、主面１１ａを上向きにして搭載されている。回路基板２２の電極部２３と半導体素子１１の電極部１３とは導電性ワイヤ１５により電気的に接続されている。封止樹脂１６は、半導体素子１１，α線遮蔽膜２０，２１，導電性ワイヤ１５，電極部２３，リード２４を保護するように、回路基板２２上を周縁部を除いて覆っている。α線遮蔽膜２１が回路基板２２に隣接し、α線遮蔽膜２０が封止樹脂１６に隣接している構造である。
【００６１】
この半導体装置５０でも、半導体素子１１の厚さＴ１とα線遮蔽膜２１の厚さＴ２との合計の厚さＴと、α線遮蔽膜２０の厚さＴ４とは、各々、α線の飛程距離よりも大きくなるように設定され、形成されている。
【００６２】
このことにより得られる効果は、図１の半導体装置と同様である。つまり、回路基板２２や封止樹脂１６に含まれる金属材料からα線が放射されても、半導体素子１１の主面１１ａまでは到達しない。したがって、半導体素子１１の主面１１ａの例えばメモリ回路１９が誤動作してソフトエラーを起こすことが防止される。よって、半導体装置５０は、半導体素子１１の厚さＴ１を１００μｍ以下に薄くした場合も、高い信頼性を維持して動作することができる。
【００６３】
なおα線遮蔽膜２０，２１は先に、ポリイミド、アルミナ、雲母を材料とするとして説明したが、ＧａＡｓやＩｎＰなどの化合物半導体（素子基材）を利用してもよい。いずれもα線遮蔽効果を有する材料である。
【００６４】
図６は、図３および図４により説明した方法で製造した半導体素子を用いた第３の半導体装置の概略構成を示す断面図である。
この半導体装置６０が、上記した半導体装置５０と異なるのは、回路基板２２上に半導体素子１１（回路素子１８，厚さＴ４のα線遮蔽膜２０を主面に有し、裏面１１ｂに厚さＴ２のα線遮蔽膜２１を有する）が、主面１１ａを下向きにして搭載されている点である。半導体素子１１の電極部１３と回路基板２２の電極部２３とは、電極部１３上に予め形成されたバンプ電極部２８により電気的に接続されている。α線遮蔽膜２０が回路基板２２に隣接し、α線遮蔽膜２１が封止樹脂１６に隣接している構造である。
【００６５】
この半導体装置６０でも、半導体素子１１の厚さＴ１とα線遮蔽膜２１の厚さＴ２との合計の厚さＴと、α線遮蔽膜２０の厚さＴ４とは、各々、α線の飛程距離よりも大きくなるように設定され、形成されている。
【００６６】
このことにより得られる効果は、図１の半導体装置と同様である。つまり、回路基板２２や封止樹脂１６に含まれる金属材料からα線が放射されても、半導体素子１１の主面１１ａまでは到達しない。したがって、半導体素子１１の主面１１ａの例えばメモリ回路１９が誤動作してソフトエラーを起こすことが防止される。よって、半導体装置６０は、半導体素子１１の厚さＴ１を１００μｍ以下に薄くした場合も、高い信頼性を維持して動作することができる。
【００６７】
さらに、上述の導電性ワイヤ１５を用いるタイプの半導体装置１０，５０では、全体の厚さＴＡが０．４ｍｍ以下にできるとして説明したが、バンプ電極部２８で接続するタイプの半導体装置６０では、全体の厚さＴＡが０．３５ｍｍ以下に薄型化ができる。
【００６８】
回路基板２２に代えて、図１の半導体装置１０に示した回路基板１２を用いて、同様にバンプ電極部２８により電気的に接続する構造も可能である。
図７は、図３および図４により説明した方法で製造した半導体素子を用いた第４の半導体装置の概略構成および製造方法を示す断面図である。
【００６９】
この半導体装置７０は、図７（ａ）に示すように、上記した半導体装置６０と同様に、回路基板２２上に半導体素子１１（回路素子１８，厚さＴ４のα線遮蔽膜２０を主面に有し、裏面１１ｂに厚さＴ２のα線遮蔽膜２１を有する）が、主面１１ａを下向きにして搭載されている。
【００７０】
ただし、半導体素子１１の主面１１ａを取り囲むように第３のα線遮蔽膜２９（以下、単にα線遮蔽膜２９という）が形成されている。このα線遮蔽膜２９は、α線遮蔽膜２０，半導体素子１１、α線遮蔽膜２１の側部に配置されるだけでなく、半導体素子１１の主面１１ａと回路基板２２との隙間にも配置されている。α線遮蔽膜２９の材料には、ポリイミド、エポキシなどの樹脂でフィラー不含のものなどが用いられる。
【００７１】
このため、図７（ｂ）に示すように、封止樹脂１６は、α線遮蔽膜２１，２９，リード２４を覆うように、回路基板２２上に周縁部を除いて配置されている。
この半導体装置７０でも、半導体素子１１の厚さＴ１とα線遮蔽膜２１の厚さＴ２との合計の厚さＴと、α線遮蔽膜２０の厚さＴ４とは、各々、α線の飛程距離よりも大きくなるように設定され、形成されている。
【００７２】
このことにより得られる効果は、図１の半導体装置と同様である。つまり、回路基板２２や封止樹脂１６に含まれる金属材料からα線が放射されても、半導体素子１１の主面１１ａまでは到達しない。したがって、半導体素子１１の主面１１ａの例えばメモリ回路１９が誤動作してソフトエラーを起こすことが防止される。よって、半導体装置７０は、半導体素子１１の厚さＴ１を１００μｍ以下に薄くした場合も、高い信頼性を維持して動作することができる。
【００７３】
さらにこの半導体装置７０では、半導体素子１１の主面１１ａを取り囲んで半導体素子１１等の側部および隙間にα線遮蔽膜２９が形成されているので、つまり、半導体装置１１の周囲全てが、α線遮蔽膜２０，２１，２９で囲まれているので、装置全体の厚さＴＡを半導体装置６０と同等としても、半導体素子１１の主面１１ａへのα線の到達をより確実に阻止することできる。
【００７４】
したがって、半導体素子１１の主面１１ａの例えばメモリ回路１９が誤動作してソフトエラーを起こすことがより確実に防止される。よって、半導体装置７０は、さらに高い信頼性を維持して動作することができる。
【００７５】
図８は本発明の実施の形態６の半導体装置の概略構成を示す断面図である。
この半導体装置８０においては、半導体素子１１は、回路素子１８と電極部１３とが形成された主面１１ａに少なくとも回路素子１８を覆うα線遮蔽膜２０が形成されていて、主面１１ａを下向きにして回路基板２２に搭載されている。半導体素子１１の電極部１３と回路基板２２の電極部２３ａとは、電極部１３上に予め形成されたバンプ電極部２８により電気的に接続されている。
【００７６】
この半導体装置８０がこれまでに説明してきた半導体装置と相違するのは、半導体素子１１の裏面１１ｂに、別途の半導体素子３０が搭載されている点である。半導体素子３０は、半導体素子１１の回路素子１８、その内でもメモリ回路１９の形成領域の背面側を少なくとも覆うサイズである。半導体素子３０の電極部（図示せず）は導電性ワイヤ１５により回路基板２２の電極部２３ａに電気的に接続されている。
【００７７】
封止樹脂１６は、半導体素子１１，３０，α線遮蔽膜２０，導電性ワイヤ１５，電極部２３，２３ａ，リード２４を保護するように、回路基板２２上を周縁部を除いて覆っている。
【００７８】
α線遮蔽膜２０が回路基板２２に隣接し、半導体素子３０が封止樹脂１６に隣接している構造である。
この半導体装置８０では、半導体素子１１の厚さＴ１と半導体素子３０の厚さＴ３との合計の厚さＴ′と、α線遮蔽膜２０の厚さＴ４とが、各々、α線の飛程距離より大きく設定されている。
【００７９】
このことにより得られる効果は、図１の半導体装置と同様である。つまり、回路基板２２や封止樹脂１６に含まれる金属材料からα線が放射されても、半導体素子１１の主面１１ａまでは到達しない。したがって、半導体素子１１の主面１１ａの例えばメモリ回路１９が誤動作してソフトエラーを起こすことが防止される。よって、半導体装置８０は、半導体素子１１の厚さＴ１を１００μｍ以下に薄くした場合も、高い信頼性を維持して動作することができる。半導体素子３０を配置することにより高機能化されることは言うまでもない。
【００８０】
半導体素子３０として、回路素子、たとえばロジック回路が主要部に形成されたＳｉ半導体素子を用いることができる。ロジック回路であればα線遮蔽膜で覆わなくてもソフトエラーを起こさないからである。
【００８１】
また半導体素子３０として、回路素子が形成された化合物半導体素子、例えばＧａＡｓのＩＣを用いると、Ｓｉ半導体素子を用いる場合に比べて、厚さＴ３を薄くすることができる。上述したようにして計算すると、厚さＴ３は、Ｓｉ半導体素子を用いる場合に５０μｍ必要であるとすると、ＧａＡｓのＩＣを用いる場合は２９μｍでよく、約６０％の厚さでα線から遮蔽することができる。Ｓｉ半導体素子と同一厚さ、あるいはより薄くしても、半導体素子１１の主面１１ａのメモリ回路１９などをより確実に保護することができる。
【００８２】
図９は上記の半導体装置を製造する各工程での半導体装置の状態を示す概略図である。図３および図４を一部援用する。
先に図３および図４を用いて説明した回路形成工程Ｓ１、加工工程Ｓ２、測定工程Ｓ３を実施する。
【００８３】
次に、図９（ａ）に示すように、半導体ウェハ１１′の厚さＴ１の測定値に基づいて裏面１１ｂ′に厚さＴ３の半導体素子３０を配置する（図３に示す第１の遮蔽工程Ｓ４）。
次に、図９（ｂ）に示すように、半導体ウェハ１１′の主面１１ａ′を覆うようにα線遮蔽膜２０を厚さＴ４にて形成する（図３に示す第２の遮蔽工程Ｓ５）。
【００８４】
その後に、図９（ｃ）に示すように、半導体ウェハ１１′をダイシングして個片の半導体素子（半導体チップ）１１に分割する（図３に示す個片化工程Ｓ６）。各半導体素子１１は、メモリ回路１９を含む回路素子１８およびそれを覆う厚さＴ４のα線遮蔽膜２０を主面に有し、裏面１１ｂに厚さＴ３の半導体素子１１が積層されたものとなる。
【００８５】
回路基板２２に代えて、図１の半導体装置１０に示した回路基板１２を用いて、同様にバンプ電極部２８により電気的に接続する構造も可能である。
また、半導体素子３０を半導体ウェハ１１′に搭載するのでなく、α線遮蔽膜２０が形成された半導体ウェハ１１′をダイシングし、それにより個片化された半導体素子１１上に（たとえば回路基板２２に搭載した状態で）、半導体素子３０上に搭載してもよい。
【００８６】
なお、これまで説明してきたように半導体素子１１の主面１１ａ，裏面１１ｂの双方にα線遮蔽膜等を設けるのでなく、片方のみに設ける構造も可能である。
つまり、先に図３および図４を用いて説明した回路形成工程Ｓ１、加工工程Ｓ２、測定工程Ｓ３、第１の遮蔽工程Ｓ４を実施した後に、半導体ウェハ１１′をダイシングして個片の半導体素子（半導体チップ）１１に分割するのである。
【００８７】
各半導体素子１１は、厚さＴ１であり、回路素子１８を主面に有し、裏面１１ｂに厚さＴ２のα線遮蔽膜２１を有することとなる。半導体ウェハ１１′（半導体素子１１）の厚さＴ１、α線遮蔽膜２１′（２１）の厚さＴ２を決定する手法は上述したのと同様である。封止樹脂１６としてα線対策済みのものを用いる場合に、このように半導体素子１１の裏面１１ｂにのみα線遮蔽膜２１を設けることで対処可能である。
【産業上の利用可能性】
【００８８】
本発明の半導体装置は、半導体素子の主面に形成したメモリ回路等をα線から保護することができ、かつ薄型化・小型化が可能なので、半導体装置を用いる電子機器の高信頼性、薄型化・小型化に広く有用である。
【図面の簡単な説明】
【００８９】
【図１】本発明の第１の実施の形態の半導体装置の構成図
【図２】半導体装置に用いられる金属材料からのα線の性状の説明図
【図３】図１の半導体装置の製造方法を説明するフロー図
【図４】図３に示した各工程での半導体装置の状態を示す断面図
【図５】本発明の第２の実施の形態の半導体装置の断面図
【図６】本発明の第３の実施の形態の半導体装置の断面図
【図７】本発明の第４の実施の形態の半導体装置の製造工程を示す断面図
【図８】本発明の第５の実施の形態の半導体装置の断面図
【図９】図８の半導体装置の製造工程での半導体装置の状態を示す断面図
【符号の説明】
【００９０】
10    半導体装置
11    半導体素子
11a   主面
11b   裏面
11′  半導体ウェハ
12    回路基板
13    電極部
14    電極部
15    導電性ワイヤ
16    封止樹脂
18    回路素子
19    メモリ回路
20    α線遮蔽膜
21    α線遮蔽膜
29    α線遮蔽膜
30    半導体素子
50，60，70，80    半導体装置
【図１】
2008270503.tif 000003
【図２】
2008270503.tif 000004
【図３】
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【図４】
2008270503.tif 000006
【図５】
2008270503.tif 000007
【図６】
2008270503.tif 000008
【図７】
2008270503.tif 000009
【図８】
2008270503.tif 000010
【図９】
2008270503.tif 000011