(57)【要約】【課題】ゲートリーク電流が小さいノーマリオフ型の窒化物半導体電界効果トランジスタを提供する。【解決手段】基板上に(1 1 -2 0)面を主面とするアンドープのGaNが3mm、その上に、AlNが1nm、ｎ型Ａｌ0.25Ｇａ0.75Ｎが25nm、n型GaNが50nm形成されている。n型GaN上にTi/Alソース・ドレイン電極が形成され、ソース電極とドレイン電極の間にｎ型Ａｌ0.25Ｇａ0.75Ｎの一部が露出した凹部が形成されている。この凹部の上に絶縁膜が形成され、絶縁膜に接する形でゲート電極としてPdSiが形成されている。このような構造にすることにより、ゲートリーク電流が小さいノーマリオフ型の窒化物半導体電界効果トランジスタを作製できる。【選択図】図１
2008270521.tif 000002
【特許請求の範囲】
【請求項１】
(0 0 0 1)面に垂直あるいは傾斜して位置する面方位を主面として形成される第１の窒化物半導体層と、
その上に形成された前記第１の窒化物半導体層よりバンドギャップの大きい第２の窒化物半導体層と、
その上に形成された第３の窒化物半導体層と、
前記第２あるいは第３の窒化物半導体層の少なくとも一部に接する形で形成されたソース電極及びドレイン電極と、
前記ソース電極とドレイン電極との間に前記第２の窒化物半導体層の表面の一部が露出される形で形成された凹部と、
前記凹部の上方に形成されたゲート電極と、
前記ゲート電極と前記凹部の間に位置する形で絶縁膜を備えることを特徴とする電界効果トランジスタ。
【請求項２】
前記第２の窒化物半導体層あるいは前記第３の窒化物半導体層あるいはその両方にｎ型を供する不純物が添加されていることを特徴とする請求項１記載の電界効果トランジスタ。
【請求項３】
前記絶縁膜が前記ソース電極及びドレイン電極の表面を覆う形で形成されていることを特徴とする請求項１記載の電界効果トランジスタ。
【請求項４】
前記電界効果トランジスタがノーマリオフ特性を有することを特徴とする請求項１記載の電界効果トランジスタ。
【請求項５】
前記絶縁膜はSiN、SiO2、Al2O3、HfO2、AlNのいずれかよりなる単層膜あるいは多層膜であることを特徴とする請求項１から３のいずれか１つに記載の電界効果トランジスタ。
【請求項６】
前記(0 0 0 1)面に垂直あるいは傾斜して位置する面は(1 1 -2 0)面または(1 -1 0 0)面または(1 -1 0 1)面または(1 -1 0 2)面または(1 1 -2 2)面または(1 1 -2 4)面であることを特徴とする請求項１から５のいずれか１つに記載の電界効果トランジスタ。
【請求項７】
前記第１の窒化物半導体層がGaN層からなり、前記第２の窒化物半導体層がAlxGa1-xN(0<x<1)層からなり、前記第３の窒化物半導体層がGaN層からなることを特徴とする請求項１から６のいずれか１つに記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧パワートランジスタに用いることのできるゲートリーク電流の小さいノーマリオフ型の窒化物半導体電界効果トランジスタに関する。
【背景技術】
【０００２】
GaN系化合物半導体は大きな絶縁破壊電界と飽和電子速度を有するため、低オン抵抗と高耐圧を必要とする将来のパワートランジスタに向けて非常に魅力的な材料である。また、(0 0 0 1)面を主面とする基板上に形成したAlGaN/GaNのへテロ構造では、自発分極及びピエゾ分極によってヘテロ界面に電荷が形成され、アンドープ時においても1×1013cm-2以上のシートキャリア濃度が得られる。このヘテロ界面での高濃度の２次元電子ガス（2DEG：2 Dimensional Electron Gas）を利用して、電流密度の大きなヘテロ接合電界効果トランジスタ（HFET：Hetero-junction Field Effect Transistor）が実現されている。従来のAlGaN/GaN HFETはゲート電圧が0Vでドレイン電圧を印加したときにソース・ドレイン間に電流が流れるいわゆるノーマリオン型であった。
【０００３】
一方、パワートランジスタとしての実用化に際しては、停電時の安全性や回路電源の単一化などの観点から、ゲート電圧が0Vにて電流が流れないいわゆるノーマリオフ型である必要がある。ノーマリオン型では例えば停電時に回路が破壊されてしまうなど安全性での問題が生じる。さらに、ノーマリオン型ではドレイン電極に正電圧、ゲート電極に負電圧を印加することによりトランジスタ動作を行うため、正負の2つの電源が必要となるが、ノーマリオフ型のFETでは、ドレインおよびゲートともに正電圧を印加することによりトランジスタ動作を行うため、単一電源動作が可能となるという利点を有する。
【０００４】
ノーマリオフ型FETでは、ゲート電圧を増加した際にドレイン電流が飽和するまでゲートリーク電流が十分小さいことが望ましい。しかしながら、従来のショットキーゲート構造では、ゲート電圧Vg=+1V程度で順方向電流が顕著に流れてしまうため、ドレイン電流が飽和する前にゲートリーク電流が流れることになる。従って、ノーマリオフ型のFETでは、ショットキーゲート構造に代わって、ゲート電圧を正に振り込んでもゲートリーク電流の小さいゲート構造が必要となる。  
【０００５】
以下、従来のノーマリオフ型のGaN系FETについて説明する。ゲートリーク電流の小さい素子として、ゲート電極の下に絶縁膜としてSiN膜を形成し、金属-絶縁体-半導体接合(MIS : Metal Insulator Semiconductor)型のAlGaN/GaN HFETを形成する方法が報告されている（特許文献１）。絶縁膜であるSiNはバンドギャップが大きいためゲート金属と半導体層間でのキャリアの通過が起こりにくく、ショットキーゲート構造と比較してゲートリーク電流が低減することができる。
【０００６】
このようないわゆるAlGaN/GaN MIS-HFETにおいて、近年、SiNなどの絶縁膜をAlGaNバリア層の上に形成することによってAlGaNの表面ポテンシャルが低下し、AlGaN/GaNヘテロ界面のシートキャリア濃度が増大することが報告されている（非特許文献１）。この高濃度の2DEGを積極的に活用することで、大電流かつ高周波特性の優れたMIS-HFETが実現されているが、ゲートリーク電流を小さくし、かつノーマリオフ型動作を実現するという観点からみると、MIS構造とした場合においてもAlGaN/GaN界面のシートキャリア濃度は増加しないことが望ましい。すなわち、ゲートリーク電流を低減しつつノーマリオフ型のFETを得るためには、分極効果により生じる分極電荷のみならず、MIS化によって増加するシートキャリアをさらに補償してゲート電極下のAlGaN/GaN界面を空乏化する必要がある。以上のような要請を満たすMIS-HFETとしては、これまでにプラズマ処理によってフッ素(F)イオンをゲート電極直下のAlGaN層に導入し、AlGaN/GaN界面の2DEGを空乏化して、その後さらにゲート電極下にSiN膜を形成するノーマリオフ型のAlGaN/GaN MIS-HFETが報告されている（非特許文献２）。
【特許文献１】特開２００６-１７３２９４号公報
【非特許文献１】M. Higashiwaki, T. Matsui, “AlGaN/GaN Heterostructure Field-Effect Transistors with Current Gain Cut-off Frequency of 152 GHz on Sapphire Substrates” J. J. Appl. Phys. vol.44 (2005) L475.
【非特許文献２】R. Wang, Y. Cai, C. W. Tang, K. M. Lau, K. J. Chen, “Enhancement-Mode Si3N4/AlGaN/GaN MISHFETs”, IEEE Electron Device Lett., vol.27, no. 10, pp.793-795, Oct. 2006.
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記のような フッ素導入を伴う従来のノーマリオフ型AlGaN/GaN MIS-HFETでは詳細な物性が解明されておらず、AlGaN層へのフッ素導入の際にプラズマ処理によるダメージを伴うため、素子特性が劣化するという問題がある。
【０００８】
本発明は、上記課題を鑑み、AlGaN/GaN  MIS-HFETをいわゆる無極性面上に形成することで、プラズマ処理によるダメージを伴わず、かつゲートリーク電流が小さいノーマリオフ型の窒化物半導体電界効果トランジスタを提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の電界効果トランジスタ及びその製造方法は以下に述べる構成となっている。
【００１０】
請求項１記載の電界効果トランジスタでは、(0 0 0 1)面に垂直あるいは傾斜して位置する面方位を主面として形成される第1の窒化物半導体層と、その上に形成された前記第1の窒化物半導体層よりバンドギャップの大きい第2の窒化物半導体層と、その上に形成された第3の窒化物半導体層と、前記第2あるいは第3の窒化物半導体層の少なくとも一部に接する形で形成されたソース電極及びドレイン電極と、前記ソース電極とドレイン電極との間に前記第2の窒化物半導体層の表面の一部が露出される形で形成された凹部と、前記凹部の上方に形成されたゲート電極と、前記ゲート電極と前記凹部の間に位置する形で絶縁膜を備える構成となっている。このように(0 0 0 1)面に垂直あるいは傾斜して位置する面方位を主面とすることで、自発分極及びピエゾ分極に起因する電荷の発生を抑制することができ、ノーマリオフ型の窒化物半導体電界効果トランジスタを実現できる。また、前記(0 0 0 1)面に垂直あるいは傾斜して位置する面方位を主面としているため、絶縁膜形成によるチャネル層のシートキャリアの増大を防止することができ、ノーマリオフ型電界効果トランジスタのしきい値電圧の低下を防止することができる。また、いわゆるゲートリセス構造を形成することによって、しきい値電圧がさらに高い、特性が優れたノーマリオフ型の窒化物半導体電界効果トランジスタを形成することができる。
【００１１】
請求項２記載の電界効果トランジスタでは、請求項1記載の電界効果トランジスタにおいて前記第2の窒化物半導体層あるいは前記第3の窒化物半導体層あるいはその両方にn型を供する不純物が添加されている構成となっている。前記第2の窒化物半導体層にn型を供する不純物が添加されることによって、電界効果トランジスタのチャネル層にキャリアとなる電子を供給することができ、直列抵抗を低減することができる。また、前記第3の窒化物半導体層にn形を供する不純物が添加されることによって、その上に形成されるオーミック電極とのコンタクト抵抗を低減することができる。このような構成を有する電界効果トランジスタにより、直列寄生抵抗の小さいノーマリオフ型電界効果トランジスタを形成することができる。
【００１２】
請求項３記載の電界効果トランジスタでは、請求項1記載の電界効果トランジスタにおいて前記絶縁膜が前記ソース電極及びドレイン電極の表面を覆う形で形成されている構成となっている。このような構成にすることにより、オーミック電極の形成前に絶縁膜をドライエッチングにより除去する必要がなくなるため、プラズマ処理によるダメージを伴うことなくノーマリオフ型の窒化物半導体電界効果トランジスタを形成することができる。
【００１３】
請求項４記載の電界効果トランジスタでは、請求項1載の電界効果トランジスタにおいて前記電界効果トランジスタがノーマリオフ特性を有する構成となっている。このような構成によりノーマリオフ型の窒化物半導体電界効果トランジスタを提供することができる。
【００１４】
請求項５記載の電界効果トランジスタでは、請求項1から3のいずれかに記載の電界効果トランジスタにおいて前記絶縁膜はSiN、SiO2、Al2O3、HfO2、AlNのいずれかよりなる単層膜あるいは多層膜である構成となっている。このような構成とすることで、ゲートリーク電流が小さいノーマリオフ型の窒化物半導体電界効果トランジスタを実現できる。
【００１５】
請求項６記載の電界効果トランジスタでは、請求項1から5のいずれかに記載の電界効果トランジスタにおいて前記(0 0 0 1)面に垂直あるいは傾斜して位置する面は(1 1 -2 0)面または(1 -1 0 0)面または(1 -1 0 1)面または(1 -1 0 2)面または(1 1 -2 2)面または(1 1 -2 4)面である構成となっている。このようないわゆる無極性面または半極性面と呼ばれる面方位を主面とすることで、従来の(0 0 0 1)面上で生じていた自発分極及びピエゾ分極に起因する電荷の発生を抑制することができ、ノーマリオフ型の窒化物半導体電界効果トランジスタを実現できる。
【００１６】
請求項７記載の電界効果トランジスタでは、請求項1から6のいずれかに記載の電界効果トランジスタにおいて前記第1の窒化物半導体層がGaN層からなり、前記第2の窒化物半導体層がAlxGa1-xN(0<x<1)層からなり、前記第3の窒化物半導体層がGaN層からなる構成となっている。このような構成とすることにより、ゲートバイアス電圧をしきい値電圧より大きくしたときに、前記第1の窒化物半導体層と前記第2の窒化物半導体層のヘテロ界面にいわゆる2次元電子ガスが形成され、電子が2次元電子ガスをチャネルとして走行することができるため、直列抵抗の小さいノーマリオフ型の窒化物半導体電界効果トランジスタを実現できる。また、第3の窒化物半導体層をGaN層として低抵抗のキャップ層とすることができるため、直列寄生抵抗の小さいノーマリオフ型の窒化物半導体電界効果トランジスタを形成することができる。
【発明の効果】
【００１７】
本発明の電界効果トランジスタ及びその製造方法によれば、ゲートリーク電流が小さいノーマリオフ型の窒化物半導体電界効果トランジスタを実現することができる。
【発明を実施するための最良の形態】
【００１８】
（第１の実施形態）
以下、本発明の第1の実施形態おける電界効果トランジスタについて図面を参照しながら説明する。以下特に断りのない限りa面は(1 1 -2 0)面、r面は(1 -1 0 2)面、c面は(0 0 0 1)面に相当するものとする。
【００１９】
図１は第１の実施形態におけるa面AlGaN/GaNヘテロ接合電界効果トランジスタの断面を示す構成図である。
【００２０】
101はサファイアr面基板、102はa面AlNバッファ層、103はa面GaN層、104はa面AlN層、105はa面n型AlGaN層、106はa面n型GaN層、107はSiN膜、108はPdSiゲート電極、109はTi/Al電極、110は素子分離層である。
【００２１】
サファイアr面基板101上にa面AlNバッファ層102が500nm、アンドープのa面GaN層103が3mm、スペーサ層としてa面AlN層104が1nm、バリア層a面ｎ型ＡｌＧａＮ層105が15nm、キャップ層a面n型GaN層106が50nmこの順に形成されている。本実施形態のa面AlGaN/GaN HFETにおいてはa面n型AlxGa1-xN層105のAl組成をx=0.25とした。また、スペーサ層としてa面AlN層104が1nm 形成されているが、スペーサ層がない構成であってもよい。a面n型GaN層106の一部は例えばドライエッチングにより除去され、底面がa面n型AlGaN層105内部に位置するよう凹部が形成されている。この凹部の側面、底面を覆う形でゲート絶縁膜としてSiN膜107が3nm形成されている。素子分離層110として例えばB+イオンが注入されることにより高抵抗化層が形成されている。素子分離としてメサ分離や選択酸化による分離が行われていてもよい。また、キャップ層となるa面GaN層106の上に接する形で、オーミック電極としてTi/Al電極109が形成されている。また、前記凹部底面のa面n型AlGaN層105の上にSiN膜107を挟んで接するようゲート電極としてPdSi電極108が形成され、いわゆるリセスゲートが形成されている。
【００２２】
以上のような構成において、本実施形態ではa面n型AlGaN層105の膜厚を15nmとした。しかしながらa面n型AlGaN層105を薄膜化することによりゲート電極下の空乏層をチャネルまで到達させることで、ゲート電圧を印加せずともチャネルをピンチオフすることができるため、ノーマリオフ型のAlGaN/GaN HFETのしきい値電圧をさらに高くすることができる。したがって、a面n型AlGaN層105は15nmに限られるものではなく、これより薄くてもよい。      
【００２３】
また、本実施例ではMIS型のゲート構造としたが、ノーマリオフ型の特性が得られる限りMES型のゲート構造であってもよい。
【００２４】
本実施形態においてはキャップ層として高濃度にn型ドープしたa面ｎ型GaN層106を用い、当a面ｎ型GaN層106の上にソース電極とドレイン電極を形成することにより電極コンタクト抵抗の低減がなされている。このような構成にすることにより、ソース・ドレイン電極とa面ｎ型GaN層106の間のコンタクト抵抗は2.7×10-6Ωcm2と十分低い値が得られるため、ソース・ドレイン間の直列抵抗の小さいノーマリオフ型a面AlGaN/GaN HFETを作製することができる。他の例として、n型ドープしたAl0.25Ga0.75N/GaNを周期的に例えば7周期50nm積層する構造や、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ層（０＜ｘ＜１、０＜ｙ＜１）をソース・ドレイン電極下方に形成した構成であってもよい。さらにコンタクト抵抗を低減するためにオーミック電極下の半導体層を掘り込むいわゆるオーミックリセス構造を有していても良い。
【００２５】
また、本実施形態の典型的寸法として、ゲートリセス幅0.6μm、PdSi電極108のゲート長1.0μm、ゲート両端でPdSi電極108とa面ｎ型GaN層106とが0.2mmオーバーラップするいわゆるナローリセス構造となっている。このような構成にすることにより、しきい値電圧より大きいゲートバイアス電圧を印加した場合に、ゲート電極下方のa面GaN層103とスペーサ層a面AlN層104の界面のヘテロ接合に2DEGが形成されるため、キャリアとなる電子はソース電極、ソース下部のa面ｎ型GaN層106、2次元電子ガス、ドレイン下部のa面ｎ型GaN層106、ドレイン電極を経路として順に走行する。従ってチャネルを走行するとき、オン状態では2次元電子ガス層のみを走行経路とすることができるため、オン抵抗の小さい電界効果トランジスタを実現することができる。ゲート電極108とa面ｎ型GaN層106は絶縁性を有するSiN膜107を介して接触しているため、順方向電圧を5V以上印加しても顕著なゲートリーク電流は生じない。さらに好ましくは、ゲートリセスの幅をさらに小さくすることでチャネル抵抗およびソース抵抗を減少することができる。このようにしてソース・ドレイン間の直列抵抗の小さいノーマリオフ型a面AlGaN/GaN HFETを作製することができる。      
【００２６】
図２(a)は第１の実施形態におけるa面AlGaN/GaN HFETのゲート・ドレイン間の電流電圧特性を対数スケールで示した図である。MIS型では逆方向リーク電流を低減でき、ショットキーゲートである金属半導体接合(MES: Metal-Semiconductor)型と比較してVg=-5Vにおいて10-2倍と低減できる。また、図２(b)は第１の実施形態におけるa面AlGaN/GaN HFETのゲート・ドレイン間の順方向電流電圧特性を線形スケールで示した図であるが、図のようにMES型では順方向の立ち上がり電圧が0.5V程度であるのに対し、MIS型では順方向電圧を5 V印加した場合でも顕著なゲートリーク電流は認められない。このようにゲート構造をMIS型とすることでゲートリーク電流を低減することができる。
【００２７】
本実施形態ではゲート絶縁膜としてSiN膜を用いているが、SiO2膜、HfO2膜、Al2O3膜、AlN膜のような同様な効果が得られる絶縁膜である限りいかなる膜であってもよい。また前記絶縁膜のいずれかの組み合わせにより多層膜が形成されていてもよい。
【００２８】
図３は第１の実施形態におけるa面AlGaN/GaN HFETとc面AlGaN/GaN HFETのSiNゲート絶縁膜形成前後でのシートキャリア濃度の変化を示す表である。Al組成0.25、AlGaN層厚さ25nmとしており、参考のため示した非特許文献1のc面AlGaN/GaN HFETにおいてはAl組成0.4、AlGaN層厚さ6nmとした構造である。a面Al0.25Ga0.75N 25nm/GaN MIS-HFETではSiNを成膜してもシートキャリア濃度はほぼ変化がないことが判明した。一方で、c面Al0.25Ga0.75N 25nm/GaN MIS-HFETではSiNの成膜によりシートキャリア濃度がほぼ2倍に増加した。非特許文献1においても、c面Al0.4Ga0.6N 6nm/GaN MIS-HFETにおいてSiN成膜後は4倍程度に増加している。
【００２９】
このように、c面を主面とするAlGaN/GaN MIS-HFETにおいては、SiNなどの絶縁膜をAlGaN表面に形成したときにAlGaNの表面ポテンシャルが低下することで、AlGaN/GaNヘテロ界面のシートキャリア濃度が増大することが報告されており（非特許文献１）、発明者らの実験においても同様の結果が得られた。この高濃度のシートキャリア濃度を積極的に活用することで、c面上で大電流かつ高周波数動作するMIS-HFETが報告されているが、ゲートリーク電流を低くし、かつノーマリオフ型動作を実現するという観点では、MIS構造とした場合においてもAlGaN/GaN界面のシートキャリア濃度は増大しないことが望ましい。
【００３０】
これに対し、a面上ではシートキャリア濃度の変化が小さいため、MIS化によるしきい値電圧の変動を考慮することなく、低いゲートリーク電流とノーマリオフ型の実現を両立することができる。このことを、図１３を用いて以下に説明する。図１３はAlGaN/GaN HFETに関するAlGaN/GaN界面におけるシートキャリア濃度の挙動を伝導帯バンド図にて説明した模式図である。
【００３１】
SiNを表面に形成したc面上AlGaN/GaN HFETでのシートキャリア濃度増加の原因の一つとして、SiN/AlGaNの界面のSi-Nの結合によりSiがドナー不純物と化し、正電荷が形成されて表面ポテンシャルが低下し、AlGaN/GaN界面へ電子が補償され２次元電子ガス（2DEG）濃度が上昇することが考えられている（図１３（ａ）、（ｂ）参照）。しかしながら、本発明に係るa面の場合、III族原子とＶ族原子が同一面上に配置されるため、c面に比べ最表面での窒素ダングリングボンド数が半減するため、Si-Nの結合によりSiがドナー不純物と化して2DEGへ補償される自由電子数が少ないと推察される（図１３（ｃ）、（ｄ）参照）。このため、シートキャリア濃度の増加がc面上に比べ小さいため、MIS化によるしきい値電圧の変動を考慮することなく、低いゲートリーク電流とノーマリオフ型の実現を両立することができる。
【００３２】
図４は本発明の第１の実施形態における電界効果トランジスタのドレイン電流とドレイン電圧の関係を示すグラフである。しきい値電圧は+1.3 Vとなり、ノーマリオフ型が得られている。また、図５は第１の実施形態における電界効果トランジスタの転送特性を示すグラフである。最大ドレイン電流Imax = 112 mA/mm、最大相互コンダクタンスgm max = 47 mS/mmが得られている。図６は第１の実施形態における測定したSパラメータから換算した電流利得とMSGまたはMAGの周波数依存性を示す。作製したデバイスの電流利得遮断周波数(fT)と最大発振周波数(fmax)はVg = 4.5 V, Vds = 4.5 Vにおいてそれぞれ2.3GHz、4.0GHzが得られる。
【００３３】
ここでは、主面としてa面を用いたが、同様の効果が得られる限り(1 -1 0 0)面または(1 -1 0 1)面または(1 -1 0 2)面または(1 1 -2 2)面または(1 1 -2 4)面その他いかなる面方位であってもよい。また、基板としてサファイアr面基板を用いたが、同様の効果が得られる限りSiCやGaNあるいはSiといったいかなる基板でも、またいかなる面方位であっても良い。
【００３４】
図１に示す電界効果トランジスタを作製するためには、たとえば以下のような製造方法が考えられる。図７〜図９は第１の実施形態における電界効果トランジスタの製造方法を示す断面構成図である。
【００３５】
701はサファイアr面基板、702はa面AlNバッファ層、703はa面GaN層、704はa面AlN層、705はa面n型AlGaN層、706はa面n型GaN層、707はSiN膜、708はPdSiゲート電極、709はTi/Al電極、710は素子分離層である。
【００３６】
サファイアr面板701上に例えば有機金属気相成長(MOCVD : Metal Organic Chemical Vapor Deposition) 法によりa面AlNバッファ層702からなるバッファ層が500nm形成され、その上にアンドープのa面GaN層703が3μm形成される。その上にスペーサ層としてa面AlN層204が1nm形成され、その上に、Siがドープされた厚さ15ｎｍのa面n型Ａｌ0.25Ｇａ0.75Ｎ705からなる電子供給層が形成される。続いて、Siがドープされた厚さ50ｎmのa面n型GaN層706からなるキャップ層が形成される（図７（ａ））。
【００３７】
続いて、前記a面n型GaN層706の一部が例えばICP(Inductively Coupled Plasma)などのドライエッチングによりa面n型AlGaN層705が露出するまで除去され、いわゆるゲートリセス構造が形成される（図７（ｂ））。続いて素子分離のため、素子分離層710として例えばB+イオンが注入されることにより高抵抗化層が形成される（図７（ｃ））。この高抵抗化は例えば熱酸化により行われても良い。その後例えばプラズマCVD法によりゲート絶縁膜としてSiN膜707が3nm形成される（図８（ａ））。前記SiN膜707はリセス構造の凹部の側面、底面、上面を覆う形で形成されている。また、前記SiN膜707はMOCVD法により形成されていてもよい。続いてオーミック電極とキャップ層との接触抵抗を低減するため、a面n型GaN層706の上のSiN膜707を一部ドライエッチングにより除去し（図８（ｂ））、a面n型GaN層706に接するようにオーミック電極としてTi/Al電極709を形成し、シンターを行う（図８（ｃ））。その後、前記掘り込まれて露出したa面ｎ型ＡｌＧａＮ層705の上にSiN膜707を挟んで接する形でゲート電極としてPdSi電極708が形成される（図９）。
【００３８】
ここでは基板としてサファイアr面基板を用いたが、同様の効果が得られる限りSiCやGaNあるいはSiといったいかなる基板でも、またいかなる面方位であっても良い。
【００３９】
（第１の実施形態の変形例）
図１に示す電界効果トランジスタを作製する方法として、さらに以下に示す製造方法が考えられる。
【００４０】
図１０〜図１２は第１の実施形態におけるa面AlGaN/GaNヘテロ接合電界効果トランジスタの製造方法の変形例を示す断面構成図である。
【００４１】
801はサファイアr面基板、802はa面AlNバッファ層、803はa面GaN層、804はa面AlN層、805はa面n型AlGaN層、806はa面n型GaN層、807はSiN膜、808はPdSiゲート電極、809はTi/Al電極、810は素子分離層、811はSiO2膜である。
【００４２】
サファイアr面板801上に例えばMOCVD法によりa面AlNバッファ層802からなるバッファ層が500nm形成され、その上にアンドープのa面GaN層803が3mm形成される。その上にスペーサ層としてa面AlN層804が1nm形成され、その上に、Siがドープされた厚さ15nmのa面n型Ａｌ0.25Ｇａ0.75Ｎ805からなる電子供給層が形成される（図１０（ａ））。
【００４３】
その後選択的にSiO2膜811を100nm形成し（図１０（ｂ））、Siがドープされた厚さ50nmのa面n型GaN層806からなるキャップ層をMOCVD法により形成する（図１０（ｃ））。続いてSiO2膜811をフッ化水素酸などにより除去することで、いわゆるゲートリセス構造となる凹部が形成される（図１１（ａ））。このような製法により、ドライエッチングでのプラズマ処理によるダメージを受けることなくゲートリセスを形成することができる。続いて素子分離のため、素子分離層810として例えばB+イオンが注入されることにより高抵抗化層が形成される（図１１（ｂ））。この高抵抗化は例えば熱酸化により行われても良い。続いてn型a面GaN層806の上にオーミック電極としてTi/Al電極809を形成し、シンターを行う（図１１（ｃ））。その後例えばプラズマCVD法によりゲート絶縁膜としてSiN膜807が3nm形成される（図１２（ａ））。前記SiN膜807はリセス構造の凹部の側面、底面を覆う形で形成されている。また、前記SiN膜807はMOCVD法により形成されていてもよい。その後、前記掘り込まれて露出したa面ｎ型ＡｌＧａＮ層805の上にSiN膜807を挟んで接する形でゲート電極としてPdSi電極808が形成される（図１２（ｂ））。その後、ソース・ドレイン電極のためのコンタクトホールが形成される（図１２（ｃ））。
【００４４】
以上のような製法によって電界効果トランジスタを作製することにより、プラズマ処理によるダメージを受けることなく、ゲートリーク電流の小さいノーマリオフ型の電界効果トランジスタを作製することができる。
【００４５】
ここでは基板としてサファイアr面基板を用いたが、同様の効果が得られる限りSiCやGaNあるいはSiといったいかなる基板でも、またいかなる面方位であっても良い。
【産業上の利用可能性】
【００４６】
本発明に係る電界効果トランジスタおよびその製造方法によれば、例えば高出力パワートランジスタに適用できるゲートリーク電流の小さいノーマリオフ型の窒化物半導体電界効果トランジスタを提供することができる。
【図面の簡単な説明】
【００４７】
【図１】本発明における電界効果トランジスタを示す断面図である。
【図２】(a)は本発明におけるa面AlGaN上MIS接合の電流電圧特性を対数スケールで示すグラフである。(b)は本発明におけるa面AlGaN上MIS接合の電流電圧特性を線形スケールで示すグラフである。
【図３】本発明におけるa面AlGaN/GaN HFETとc面AlGaN/GaN HFETのSiNゲート絶縁膜形成前後でのシートキャリア濃度の変化を示す表である。
【図４】本発明における電界効果トランジスタの電流電圧特性を示すグラフである。
【図５】本発明における電界効果トランジスタの転送特性を示すグラフである。
【図６】本発明における電界効果トランジスタの高周波特性を示すグラフである。
【図７】（ａ）〜（ｃ）は本発明における電界効果トランジスタの製造方法を示す工程順の断面図である。
【図８】（ａ）〜（ｃ）は本発明における電界効果トランジスタの製造方法を示す工程順の断面図である。
【図９】本発明における電界効果トランジスタの製造方法を示す工程順の断面図である。
【図１０】（ａ）〜（ｃ）は本発明における電界効果トランジスタの製造方法の変形例を示す工程順の断面図である。
【図１１】（ａ）〜（ｃ）は本発明における電界効果トランジスタの製造方法の変形例を示す工程順の断面図である。
【図１２】（ａ）〜（ｃ）は本発明における電界効果トランジスタの製造方法の変形例を示す工程順の断面図である。
【図１３】（ａ）及び（ｂ）はc面上AlGaN/GaN HFETに関するAlGaN/GaN界面におけるシートキャリア濃度の挙動を伝導帯バンド図にて説明した模式図であり、（ａ）はc面上AlGaN/GaN HFETに直接ゲート電極を設けた場合の図であり、(b)はc面上AlGaN/GaN HFETとゲート電極との間にSiN膜を設けた場合の図である。（ｃ）及び（ｄ）はａ面上AlGaN/GaN HFETに関するAlGaN/GaN界面におけるシートキャリア濃度の挙動を伝導帯バンド図にて説明した模式図であり、（ｃ）はa面上AlGaN/GaN HFETに直接ゲート電極を設けた場合の図であり、(ｄ)はa面上AlGaN/GaN HFETとゲート電極との間にSiN膜を設けた場合の図である。
【符号の説明】
【００４８】
101  サファイアr面基板
102  a面AlNバッファ層
103  a面GaN層
104  a面AlN層
105  a面n型AlGaN層
106  a面n型GaNキャップ層
107  SiN膜
108  PdSi電極
109  Ti/Al電極
110  素子分離層
701  サファイアr面基板
702  a面AlNバッファ層
703  a面GaN層
704  a面AlN層
705  a面n型AlGaN層
706  a面n型GaNキャップ層
707  SiN膜
708  PdSi電極
709  Ti/Al電極
710  素子分離層
801  サファイアr面基板
802  a面AlNバッファ層
803  a面GaN層
804  a面AlN層
805  a面n型AlGaN層
806  a面n型GaNキャップ層
807  SiN膜
808  PdSi電極
809  Ti/Al電極
810  素子分離層
811  SiO2膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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