(57)【要約】【課題】半導体回路の静電放電耐性の設計検証精度を向上させることが可能な技術を提供する。【解決手段】抽出要素合成部２２は、要素抽出部２０で回路設計データから抽出された複数のパッド、保護回路及び設計抵抗と、寄生抵抗抽出部２１でレイアウト設計データから抽出された電源配線の寄生抵抗とを合成して、それらの接続関係が記述された第１ネットリストを生成する。クリティカルパス取得部２３は、第１ネットリストに基づいて、パッド間での複数の経路において静電放電電流が流れやすい少なくとも２つの経路をクリティカルパスとして求め、保護回路除去部２４は、第１ネットリストにおいて、パッド間のクリティカルパス以外の経路に存在する保護回路を除去した第２ネットリストを生成する。静電放電耐性評価部２７では、第２ネットリストに基づいてパッド間の静電放電耐性が評価される。【選択図】図２
2008204127.tif 000002
【特許請求の範囲】
【請求項１】
複数のパッド、静電放電に対する保護回路、所定の機能を有する回路ブロック及び電源配線を備える半導体回路の静電放電耐性を設計検証する設計検証装置であって、
前記半導体回路における、前記複数のパッド、前記保護回路、設計抵抗及び前記電源配線の寄生抵抗の間の接続関係を示す第１データに基づいて、２つの前記パッドの間での複数の経路において静電放電電流が流れやすい少なくとも２つの経路をクリティカルパスとして求めるクリティカルパス取得部と、
前記第１データにおいて、前記複数の経路における前記クリティカルパス以外の経路に存在する前記保護回路を除去した第２データを生成する保護回路除去部と、
前記第２データに基づいて、前記２つの前記パッドの間の静電放電耐性を評価する評価部と
を備える、設計検証装置。
【請求項２】
請求項１に記載の設計検証装置であって、
前記半導体回路の回路設計データから、前記複数のパッド、前記保護回路及び前記設計抵抗を抽出する第１の抽出部と、
前記半導体回路のレイアウト設計データから、前記寄生抵抗を抽出する第２の抽出部と、
前記第１の抽出部で抽出された前記複数のパッド、前記保護回路及び前記設計抵抗と、前記第２の抽出部で抽出された前記寄生抵抗とを合成して前記第１データを生成する合成部と
をさらに備える、設計検証装置。
【請求項３】
請求項１に記載の設計検証装置であって、
前記第１データは、前記複数のパッド、前記保護回路、前記回路ブロックの端子、前記設計抵抗及び前記寄生抵抗の間の接続関係を示し、
前記評価部は、前記第２データに基づいて、前記パッドと前記回路ブロックの端子との間の静電放電耐性も評価する、設計検証装置。
【請求項４】
請求項１に記載の設計検証装置であって、
前記評価部は、前記２つの前記パッドの間に定電流を流した際の前記２つの前記パッドの間の電圧を算出するシミュレーションを実行することによって、前記２つの前記パッドの間の静電放電耐性を評価し、
前記評価部は、前記シミュレーションにおいて、前記電圧のみならず、前記２つの前記パッドの間に前記定電流を流した際の前記保護回路に流れる電流も算出する、設計検証装置。
【請求項５】
請求項１に記載の設計検証装置であって、
前記第２データには前記寄生抵抗の合成抵抗が記述されている、設計検証装置。
【請求項６】
複数のパッド、静電放電に対する保護回路、所定の機能を有する回路ブロック及び電源配線を備える半導体回路の静電放電耐性を設計検証する設計検証装置であって、
前記半導体回路の回路設計データから、前記複数のパッド、前記保護回路及び設計抵抗を抽出する第１の抽出部と、
前記半導体回路のレイアウト設計データから、前記電源配線の寄生抵抗を抽出する第２の抽出部と、
前記第１の抽出部で抽出された前記複数のパッド、前記保護回路及び前記設計抵抗と、前記第２の抽出部で抽出された前記寄生抵抗とを合成して、前記複数のパッド、前記保護回路、前記設計抵抗及び前記寄生抵抗の間の接続関係を示すデータを生成する合成部と、
前記データに基づいて、２つの前記パッドの間の静電放電耐性を評価する評価部と
を備える、設計検証装置。
【請求項７】
請求項６に記載の設計検証装置であって、
前記第１の抽出部は、前記回路設計データから、前記回路ブロックの端子も抽出し、
前記合成部は、前記第１の抽出部で抽出された前記複数のパッド、前記保護回路、前記回路ブロックの端子及び前記設計抵抗と、前記第２の抽出部で抽出された前記寄生抵抗とを合成して、前記複数のパッド、前記保護回路、前記回路ブロックの端子、前記設計抵抗及び前記寄生抵抗の間の接続関係を示す前記データを生成し、
前記評価部は、前記データに基づいて、前記パッドと前記回路ブロックの端子との間の静電放電耐性も評価する、設計検証装置。
【請求項８】
請求項６に記載の設計検証装置であって、
前記評価部は、前記２つの前記パッドの間に定電流を流した際の前記２つの前記パッドの間の電圧を算出するシミュレーションを実行することによって、前記２つの前記パッドの間の静電放電耐性を評価し、
前記評価部は、前記シミュレーションにおいて、前記電圧のみならず、前記２つの前記パッドの間に前記定電流を流した際の前記保護回路に流れる電流も算出する、設計検証装置。
【請求項９】
請求項６に記載の設計検証装置であって、
前記データには前記寄生抵抗の合成抵抗が記述されている、設計検証装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路の静電放電耐性の設計検証を行う設計検証装置に関する。
【背景技術】
【０００２】
半導体回路の静電放電（Electro-Static-Discharge：ESD）耐性の設計検証に関して、従来から様々な技術が提案されている。例えば特許文献１には、パッド間に静電放電電流を流した際の当該パッド間の電圧をシミュレーション上で算出することによって、静電放電耐性の設計検証を行う技術が開示されている。
【０００３】
【特許文献１】特開２００５−０１１９６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１の技術では、パッド間の電圧を算出する際に、パッド間の複数の経路のうち静電放電電流が最も流れやすい経路以外の経路に存在する保護素子はすべて考慮されないため、検証精度が不十分であり、さらなる検証精度の向上が望まれる。
【０００５】
また、特許文献１の技術では、レイアウト設計データのみを使用しているため、設計不良箇所の回路上での特定が困難である。
【０００６】
そこで、本発明は上記点に鑑みて成されたものであり、半導体回路の静電放電耐性に関する設計検証精度を向上させることが可能な技術を提供することを第１の目的とする。
【０００７】
また、半導体回路の静電放電耐性に関する回路上での設計不良箇所の特定を容易に行うことが可能な技術を提供することを第２の目的とする。
【課題を解決するための手段】
【０００８】
この発明の一実施形態に係る設計検証装置は、複数のパッド、静電放電に対する保護回路、所定の機能を有する回路ブロック及び電源配線を備える半導体回路の静電放電耐性を設計検証する設計検証装置である。本設計検証装置は、要素抽出部と、寄生抵抗抽出部と、抽出要素合成部と、クリティカルパス取得部と、保護回路除去部と、ネットリスト合成部と、電圧電流算出部とを備えている。要素抽出部は、検証対象の半導体回路の回路設計データから、複数のパッド、保護回路及び設計抵抗を抽出する。寄生抵抗抽出部は、検証対象の半導体回路のレイアウト設計データから電源配線の寄生抵抗を抽出する。抽出要素合成部は、要素抽出部で抽出された複数のパッド、保護回路及び設計抵抗と、寄生抵抗抽出部で抽出された電源配線の寄生抵抗とを合成して、それらの接続関係が記述された第１ネットリストを生成する。クリティカルパス取得部は、第１ネットリストに基づいて、２つのパッド間での複数の経路において静電放電電流が流れやすい少なくとも２つの経路をクリティカルパスとして求める。保護回路除去部は、第１ネットリストにおいて、パッド間の複数の経路におけるクリティカルパス以外の経路に存在する保護回路を除去した第２ネットリストを生成する。この第２ネットリストは複数のパッドのすべての組合せについて生成される。ネットリスト合成部は、複数の第２ネットリストの論理和のネットリストを第３ネットリストとして生成する。電圧電流算出部は、複数のパッドのすべての組合せについて、第３ネットリストに基づいて、パッド間に静電放電電流を流した際の当該パッド間の電圧をシミュレーションで算出する。
【発明の効果】
【０００９】
この発明の他の一実施形態に係る設計検証装置によれば、静電放電耐性を評価する際に、パッド間の少なくとも２つの経路に存在する保護回路が考慮されるため、正確な静電放電耐性の検証が可能となる。
【００１０】
さらに、複数のパッド、保護回路及び設計抵抗については、検証対象の半導体回路の回路設計データから抽出されるため、静電放電耐性に関する回路上での設計不良箇所を容易に特定できる。
【発明を実施するための最良の形態】
【００１１】
実施の形態１．
図１は本発明の実施の形態１に係る設計検証装置の構成を示すブロック図である。本実施の形態１に係る設計検証装置は、半導体回路の静電放電耐性の設計検証を行う設計検証装置である。図１に示されるように、本実施の形態１に係る設計検証装置は、各種情報を記憶する記憶部１と、半導体回路の静電放電耐性の設計検証を行う設計検証部２と、設計検証部２での設計検証結果などの各種情報を表示する表示部３とを備えている。設計検証部２はＣＰＵなどで構成されている。記憶部１は、ＲＯＭやＲＡＭなどで構成されており、設計検証部２が実行する動作プログラム、設計検証対象の半導体回路（以後、「検証対象回路」と呼ぶ）の回路図から生成されたネットリスト（以後、「手本ネットリスト」と呼ぶ）、検証対象回路のレイアウト設計データなどを記憶している。手本ネットリストは、ＬＶＳ（layout versus shematic）で使用されるネットリストであって、検証対象回路の回路設計データである。表示部２は例えば液晶表示装置である。
【００１２】
図２は設計検証部２の構成を示す機能ブロック図である。図２に示される複数の機能要素は、設計検証部２が記憶部１内の動作プログラムに読み出して実行することによって実現される。図２に示されるように、設計検証部２は、要素抽出部２０と、寄生抵抗抽出部２１と、抽出要素合成部２２と、静電放電耐性評価部２７とを備えている。静電放電耐性評価部２７は、クリティカルパス取得部２３と、保護回路除去部２４と、ネットリスト合成部２５と、電圧電流算出部２６とを有している。
【００１３】
図３は検証対象回路の構成例を示す図である。図３に示される検証対象回路は、複数のパッドＰＡＤ１〜ＰＡＤ７と、複数の保護回路ＰＣ１〜ＰＣ１３と、設計抵抗Ｒと、入力バッファＢＵＦと、論理回路ＬＣと、プラス側電源配線ＶＤＤ１，ＶＤＤ２と、マイナス側電源配線ＶＳＳ１，ＶＳＳ２とを備えている。ここで、「設計抵抗」とは、回路設計時に意図的に設けられた抵抗であって、配線等の寄生抵抗とは異なる。したがって、設計抵抗は保護回路ＰＣ１〜ＰＣ１３や入力バッファＢＵＦ、あるいは論理回路ＬＣにも含まれる場合がある。以後、パッドＰＡＤ１〜ＰＡＤ７を総称して「パッドＰＡＤ」と呼び、保護回路ＰＣ１〜ＰＣ１３を総称して「保護回路ＰＣ」と呼ぶことがある。なお、論理回路ＬＣには、所定の機能を有するデジタル回路ブロックたるデジタルマクロ（図示せず）が含まれている。
【００１４】
複数のパッドＰＡＤ１〜ＰＡＤ７のそれぞれは、本検証対象回路が収納されるパッケージから部分的に露出する外部端子と、当該パッケージの内部でワイヤボンディング等によって接続される。パッドＰＡＤ１，７にはプラス側電源配線ＶＤＤ１が接続され、パッドＰＡＤ２，６にはマイナス側電源配線ＶＳＳ１が接続されている。また、パッドＰＡＤ５にはマイナス側電源配線ＶＳＳ２が接続され、パッドＰＡＤ４にはプラス側電源配線ＶＤＤ２が接続されている。そして、パッドＰＡＤ３には設計抵抗Ｒの一端が接続されており、設計抵抗Ｒの他端には入力バッファＢＵＦの入力端子が接続されている。入力バッファＢＵＦの出力端子は論理回路ＬＣと接続されている。入力バッファＢＵＦのプラス側電源端子及びマイナス側電源端子には、プラス側電源配線ＶＤＤ１及びマイナス側電源配線ＶＳＳ１がそれぞれ接続されている。
【００１５】
複数の保護回路ＰＣ１〜ＰＣ１３のそれぞれは、静電放電に対する保護回路であって、それに接続される電源に静電放電電流を逃がすことが可能である。保護回路ＰＣ１〜ＰＣ３，ＰＣ９には、プラス側電源配線ＶＤＤ１とマイナス側電源配線ＶＳＳ１が接続されている。保護回路ＰＣ５〜ＰＣ７には、プラス側電源配線ＶＤＤ２とマイナス側電源配線ＶＳＳ２が接続されている。保護回路ＰＣ４，ＰＣ８にはマイナス側電源配線ＶＳＳ１，ＶＳＳ２が接続されている。保護回路ＰＣ１２にはプラス側電源配線ＶＤＤ１と設計抵抗Ｒの一端が接続されており、保護回路ＰＣ１０にはマイナス側電源配線ＶＳＳ１と設計抵抗Ｒの一端が接続されている。保護回路ＰＣ１３にはプラス側電源配線ＶＤＤ１と設計抵抗Ｒの他端が接続されており、保護回路ＰＣ１１にはマイナス側電源配線ＶＳＳ１と設計抵抗Ｒの他端が接続されている。
【００１６】
パッドＰＡＤ１，ＰＡＤ４，ＰＡＤ７にはプラスの電源電位が印加され、パッドＰＡＤ２，ＰＡＤ５，ＰＡＤ６には例えば接地電位が印加される。そして、パッドＰＡＤ３には例えば２値のデジタル信号が入力される。
【００１７】
図４は保護回路ＰＣに採用可能な回路例を示す図である。図４中の矢印ＦＤは順方向の電流が流れる向きを示しており、矢印ＲＤは逆方向の電流が流れる向きを示している。なお、図４において、矢印ＦＤ，ＲＤに隣接して示された“１”や“９９”などの数字についての説明は後述する。
【００１８】
図４（ａ）に示されるように、保護回路ＰＣは一つのダイオード５０で構成することができる。
【００１９】
また、図４（ｂ）に示されるように、保護回路ＰＣは、ＮＭＯＳトランジスタ５１と、ダイオード５２とで構成することができる。ＮＭＯＳトランジスタ５１のゲートとソースとバックゲートとは互いに接続されており、ダイオード５１のアノード及びカソードは、ＮＭＯＳトランジスタ５１のバックゲート及びドレインにそれぞれ接続されている。
【００２０】
また、図４（ｃ）に示されるように、保護回路ＰＣは、ゲートとカソードとが接続されたＳＣＲ（Silicon Controlled Rectifier）５３と、ダイオード５４とで構成することができる。ＳＣＲ５３のアノード及びカソードは、ダイオード５４のアノード及びカソードとそれぞれ接続されている。
【００２１】
また、図４（ｄ）に示されるように、保護回路ＰＣは、ＧＣＮＭＯＳ（Gate-Coupled NMOS）トランジスタ５５と、ダイオード５４とで構成することができる。ＧＣＮＭＯＳトランジスタ５５は、ＮＭＯＳトランジスタ５５ａと、インバータ回路５５ｂと、抵抗５５ｃと、コンデンサ５５ｄとで構成されている。ＮＭＯＳトランジスタ５５ａのドレインと、抵抗５５ｃの一端と、ダイオード５６のカソードとが互いに接続されている。ＮＭＯＳトランジスタ５５ａのソースと、コンデンサ５５ｄの一端と、ダイオード５６のアノードとが互いに接続されている。ＮＭＯＳトランジスタ５５ａのゲート及びバックゲートと、インバータ回路５５ｂの出力端子とは互いに接続されている。そして、抵抗５５ｃの他端と、コンデンサ５５ｄの他端と、インバータ回路５５ｂの入力端子とは互いに接続されている。
【００２２】
各保護回路ＰＣはそれに逆電圧が印加されるように本検証対象回路に挿入される。例えば、保護回路ＰＣ１をダイオード５０で構成する場合には、ダイオード５０のカソード及びアノードにプラス側電源配線ＶＤＤ１及びマイナス側電源配線ＶＳＳ１がそれぞれ接続される。また例えば、保護回路ＰＣ１２をＮＭＯＳトランジスタ５１及びダイオード５２で構成する場合には、ＮＭＯＳトランジスタ５１のドレイン及びダイオード５２のカソードにプラス側電源配線ＶＤＤ１が接続され、ＮＭＯＳトランジスタ５１のゲート、ソース及びバックゲートとダイオード５２のアノードとに、パッドＰＡＤ３及び設計抵抗Ｒが接続される。
【００２３】
本実施の形態１に係る設計検証装置では、以上のような構成を備える半導体回路に対して静電放電耐性の設計検証を行う。図５は本実施の形態１に係る設計検証装置の動作を示すフローチャートである。図５に示されるように、設計検証部２は、記憶部１から、ステップｓ１において手本ネットリストを読み出し、ステップｓ２においてレイアウト設計データを読み出す。
【００２４】
次にステップｓ３において、設計検証部２の要素抽出部２０は、記憶部１から読み出された手本ネットリストから、パッドＰＡＤ１〜ＰＡＤ７、保護回路ＰＣ１〜ＰＣ１３及び設計抵抗を抽出して、それらの接続関係が記述されたネットリストを第１中間ネットリストとして生成する。ステップｓ３では、保護回路ＰＣ１〜ＰＣ１３に含まれる設計抵抗以外のすべての設計抵抗が抽出される。
【００２５】
手本ネットリストから保護回路ＰＣを抽出する際には、例えば図６に示されるテクノロジファイル１００が使用される。テクノロジファイル１００中の領域１０１には、保護回路ＰＣの回路トポロジが記述されており、この回路トポロジと一致する回路トポロジを有する部分回路を手本ネットリスト中においてパターンパッチングで求めて、それを保護回路ＰＣとして抽出する。また、テクノロジファイル１００中の他の領域１０２には、別の保護回路ＰＣのサブ回路名が記述されており、このサブ回路名と同一のサブ回路名を有する回路を手本ネットリスト中において求めて、それを保護回路ＰＣとして抽出する。手本ネットリストにおいては、名称が記述されていない保護回路ＰＣと、名称がサブ回路名で記述されている保護回路ＰＣとが存在するため、前者の保護回路ＰＣは回路トポロジのマッチングで抽出し、後者の保護回路ＰＣはサブ回路名のマッチングで抽出する。図７はステップｓ３で生成される第１中間ネットリストに記述される回路を示している。なお、テクノロジファイル１００は記憶部１に記憶されている。
【００２６】
また、ステップｓ４では、寄生抵抗抽出部２１が、記憶部１から読み出されたレイアウト設計データから、プラス側電源配線ＶＤＤ１，ＶＤＤ２及びマイナス側電源配線ＶＳＳ１，ＶＳＳ２のそれぞれについての寄生抵抗ｒを抽出する。図８はステップｓ４で抽出された寄生抵抗ｒを示す図である。図８に示されるように、プラス側電源配線ＶＤＤ１，ＶＤＤ２及びマイナス側電源配線ＶＳＳ１，ＶＳＳ２のそれぞれは、複数の寄生抵抗ｒで表現することができる。
【００２７】
次にステップｓ５において、抽出要素合成部２２は、要素抽出部２０で抽出されたパッドＰＡＤ、保護回路ＰＣ及び設計抵抗と、寄生抵抗抽出部２１で抽出された寄生抵抗ｒとを合成して、それらの接続関係が記述されたネットリストを生成する。具体的には、抽出要素合成部２２は、ステップｓ３で生成された第１中間ネットリストにおいて、プラス側電源配線ＶＤＤ１，ＶＤＤ２及びマイナス側電源配線ＶＳＳ１，ＶＳＳ２のそれぞれを、ステップｓ４で抽出された複数の寄生抵抗ｒで置き換えて、パッドＰＡＤ、保護回路ＰＣ、設計抵抗及び寄生抵抗ｒから成る回路が記述されたネットリストを第２中間ネットリストとして生成する。図９は第２中間ネットリストに記述される回路を示す図である。図９に示されるように、第２中間ネットリストにおいては、非常に多くの寄生抵抗ｒが記述されているため、第２中間ネットリストにおけるノードＮの数は非常に多くなる。なお、プラス側電源配線ＶＤＤ１，ＶＤＤ２及びマイナス側電源配線ＶＳＳ１，ＶＳＳ２のそれぞれは、第１中間ネットリストにおいてノードとして記述されている。
【００２８】
次にステップｓ６において、抽出要素合成部２２は、生成した第２中間ネットリストにおいて、寄生抵抗ｒしか接続されていないノードＮがすべて削除されるように寄生抵抗ｒの縮約を行う。これにより、パッドＰＡＤ、保護回路ＰＣ及び設計抵抗の間での寄生抵抗ｒの合成抵抗ｒｃが求められる。そして、第２中間ネットリストにおいて、寄生抵抗ｒを合成抵抗ｒｃで置き換えて、パッドＰＡＤ、保護回路ＰＣ、設計抵抗及び合成抵抗ｒｃから成る回路が記述されたネットリストを第３中間ネットリストとして生成する。
【００２９】
図１０は寄生抵抗ｒの縮約方法を示す図である。図１０（ａ）〜１０（ｄ）のそれぞれでは、ノードＮ0には寄生抵抗ｒしか接続されておらず、このノードＮ0が削除されるように寄生抵抗ｒの縮約が行われる。図１０（ａ）では、ノードＮ0に接続された寄生抵抗ｒが削除されている。図１０（ｂ），１０（ｄ）では寄生抵抗ｒの結線の様子が変更されている。図１０（ｃ）では寄生抵抗ｒの合成が行われている。図１０（ａ）〜１０（ｄ）に示される縮約を繰り返して行うことによって、結果的に、パッドＰＡＤ、保護回路ＰＣ及び設計抵抗の間での寄生抵抗Ｒの合成抵抗ｒｃが求まる。図１１はステップｓ６で生成される第３中間ネットリストに記述される回路を示している。
【００３０】
以上のようにして生成された第３中間ネットリストに基づいて、静電放電耐性評価部２７は、パッドＰＡＤ間の静電放電耐性を評価する。まず、静電放電耐性評価部２７では、ステップｓ７において、クリティカルパス取得部２３が、ステップｓ６で生成された第３中間ネットリストに記述された回路において、パッドＰＡＤ間の複数の経路のうち、静電放電電流が流れやすい少なくとも２つの経路をクリティカルパスとして求める。図１２は、パッドＰＡＤｘからパッドＰＡＤｙに向かって静電放電電流が流れる場合のパッドＰＡＤｘとパッドＰＡＤｙとの間のクリティカルパスを求める方法を示す図である。
【００３１】
まず、パッドＰＡＤｘからパッドＰＡＤｙに向かうすべての経路を求める。図１２に示される例では、パッドＰＡＤｘからパッドＰＡＤｙに向かう経路として経路１００〜１０３が求まる。
【００３２】
次に、求めた経路１００〜１０３のそれぞれについて静電放電電流の流れやすさを評価する。このとき、評価の指標として、合成抵抗ｒｃ及び設計抵抗についてはそれぞれの抵抗値を使用し、保護回路ＰＣについてはその放電特性により定めたクランプ値を用いる。上述の図４に示される“１”や“９９”の数値はこのクランプ値を示している。図１０（ａ）に示される保護回路ＰＣにおいては、順方向及び逆方向に静電放電電流が流れる場合のクランプ値はそれぞれ“１”及び“９９”に設定されている。図１０（ｂ）に示される保護回路ＰＣにおいては、順方向及び逆方向に静電放電電流が流れる場合のクランプ値はそれぞれ“１”及び“５”に設定されている。図１０（ｃ）に示される保護回路ＰＣにおいては、順方向及び逆方向に静電放電電流が流れる場合のクランプ値はそれぞれ“１”及び“５”に設定されている。図１０（ｄ）に示される保護回路ＰＣにおいては、順方向及び逆方向に静電放電電流が流れる場合のクランプ値はそれぞれ“１”及び“４”に設定されている。
【００３３】
経路１００〜１０３のそれぞれにおいて、当該経路に存在する合成抵抗ｒｃの抵抗値と、設計抵抗の抵抗値と、保護回路ＰＣのクランプ値とを足し合わせて、その加算値を、静電放電電流の流れやすさの評価値とする。つまり、経路の評価値が小さいほど、その経路には静電放電電流が流れやすいということになる。
【００３４】
次に、複数の経路１００〜１０３のうち、最も評価値の小さい経路と、当該経路の評価値との差が所定値以内の経路とを選択し、それらをクリティカルパスとする。図１２に示される例では、経路１０３には、他の経路よりも多くの合成抵抗ｒｃが含まれているため、その評価値は他の経路の評価値よりも非常に大きくなる。したがって、図１２に示される例では、経路１００〜１０２がクリティカルパスとして求められる。
【００３５】
静電放電耐性評価部２７では、次にステップｓ８において、保護回路除去部２４が、ステップｓ６で生成された第３中間ネットリストにおいて、ステップｓ７で求められたパッドＰＡＤ間の複数の経路のうちクリティカルパス以外の経路に存在する保護回路ＰＣを除去したネットリストを第４中間ネットリストとして作成する。なお、除去された保護回路ＰＣに接続されていた要素の一端は開放となる。図１２に示される例では、経路１０３に存在する保護回路ＰＣが削除されて、それに接続されていた２つの合成抵抗ｒｃの一端が開放となる。ステップｓ８においては、パッドＰＡＤ間の複数の経路のうちクリティカルパス以外の経路に存在する設計抵抗を削除しても良い。
【００３６】
次にステップｓ９において、保護回路除去部２４は、ステップｓ６と同様にして、生成した第４中間ネットリストにおいて、寄生抵抗ｒの合成抵抗ｒｃしか接続されていないノードＮがすべて削除されるように合成抵抗ｒｃの縮約を行う。これにより、パッドＰＡＤ、保護回路ＰＣ及び設計抵抗の間での合成抵抗ｒｃが再計算される。そして、保護回路除去部２４は、パッドＰＡＤ、保護回路ＰＣ、設計抵抗及び再計算後の合成抵抗ｒｃから成る回路が記述されたネットリストを第５中間ネットリストとして生成する。
【００３７】
以上のステップｓ７〜ステップｓ９の処理については、複数のパッドＰＡＤにおけるすべての２つの組合せについて行われる。ここで、例えば、パッドＰＡＤ１，ＰＡＤ２については、パッドＰＡＤ１からパッドＰＡＤ２に向かって静電放電電流が流れる場合と、パッドＰＡＤ２からパッドＰＡＤ１に向かって静電放電電流が流れる場合とでは、クリティカルパスは異なることから、静電放電電流が流れる向きを考慮すると、パッドＰＡＤ１とパッドＰＡＤ２との間には、２つの組みが存在することになる。本実施の形態１では、７個のパッドＰＡＤ１〜ＰＡＤ７が設けられているため、ステップｓ７〜ｓ９から成るステップ群は計４２（＝７×６）回実行され、その結果、４２個の第５中間ネットリストが生成される。
【００３８】
ステップｓ１０において、複数のパッドＰＡＤのすべての組合せについてステップｓ７〜ｓ９が実行されると、静電放電耐性評価部２７では、ステップｓ１１において、ネットリスト合成部２５が、得られた複数の第５中間ネットリストの論理和のネットリストを最終ネットリストとして求める。その結果、当該複数の第５中間ネットリストに記述されたすべての回路のみを含む回路が記述された最終ネットリストが得られる。図１３はステップｓ１１で生成される最終ネットリストに記述される回路を示している。図１３において丸印で囲まれた合成抵抗ｒｃは、ステップｓ９において再計算された合成抵抗ｒｃである。
【００３９】
次にステップｓ１２において、静電放電耐性評価部２７では、電圧電流算出部２６が、回路シミュレーションのＤＣ解析を実行して、ステップｓ１１で生成された最終ネットリストに記述された回路において、仮想的に２つのパッドＰＡＤ間に静電放電電流を流した際の当該２つのパッドＰＡＤ間の電圧を算出するとともに、そのときの各保護回路ＰＣに流れる電流を算出する。具体的には、静電放電電流として例えば１Ａの定電流を想定し、一方のパッドＰＡＤに１Ａの定電流を印加し、他方のパッドＰＡＤに接地電位を印加した際の当該一方のパッドＰＡＤの電位と、そのときの各保護回路ＰＣに流れる電流とを算出する回路シミュレーションを行う。
【００４０】
図１４は、最終ネットリストに記述された回路において、シミュレーション上で、パッドＰＡＤ３に１Ａの定電流を印加し、パッドＰＡＤ５に接地電位を印加する様子を示す図である。ステップｓ１２では、このような回路シミュレーションを複数のパッドＰＡＤのすべての組合せについて行う。以後、回路シミュレーションにおいて、静電放電電流が印加されるパッドＰＡＤを「印加パッドＰＡＤ」と呼び、接地電位が印加されるパッドＰＡＤを「基準パッドＰＡＤ」と呼ぶ。また、パッドＰＡＤ間の電圧を「パッド間電圧」と呼び、保護回路ＰＣに流れる電流を「保護回路電流」と呼ぶ。
【００４１】
ステップｓ１２での回路シミュレーションにおいては、各保護回路ＰＣの特性を示すファイルとして、例えばVerilog-A言語を使用して記述されたファイルを使用する。図１５は、保護回路ＰＣの特性をVerilog-A言語を使用して記述したファイルの一例を示す図であって、図１６は、図１５のファイルに記述された保護回路ＰＣの放電特性を示す図である。図１６の横軸は保護回路ＰＣに印加される順方向電圧を示し、その縦軸は保護回路ＰＣに流れる順電流を示している。図１６では５つの保護回路ＰＣの放電特性がグラフ２００〜２０５にそれぞれ示されている。
【００４２】
このように、シミュレーション上において、パッドＰＡＤ間に定電流を流した際のパッドＰＡＤ間の電圧を算出することによって、当該パッドＰＡＤ間の静電放電耐性を評価することができる。つまり、パッドＰＡＤ間の電圧が小さければ、そのパッドＰＡＤ間のインピーダンスは小さいと判定でき、そのパッドＰＡＤ間の静電放電耐性は高いと評価することができる。一方で、パッドＰＡＤ間の電圧が大きければ、そのパッドＰＡＤ間のインピーダンスは大きいと判定でき、そのパッドＰＡＤ間の静電放電耐性は低いと評価することができる。
【００４３】
次にステップｓ１３において、表示部３は、電圧電流算出部２６で算出されたパッド間電圧と保護回路電流とを表示する。図１７はパッド間電圧の表示例を示す図である。図１７に示されるように、ステップｓ１２で算出されたパッド間電圧は、例えば、列方向の項目欄３００に印加パッドＰＡＤの名称が、行方向の項目欄３０１に基準パッドＰＡＤの名称がそれぞれ示された表形式で表示される。
【００４４】
また図１７の表では、パッド間電圧がその大きさに応じて色分けして表示されている。なお、図１７では便宜的に表示色の相違をハッチングの相違で示している。図１７の表では、２０Ｖ以上の電圧が示される升目（右下がりの斜線部分）は赤色で表示され、１０Ｖ以上２０Ｖ未満の電圧が示される升目（砂地部分）はオレンジ色で表示され、９Ｖ以上１０未満の電圧が示される升目（右上がりの斜線部分）は黄色で表示され、９Ｖ未満の電圧が示される升目（ハッチングなし）は白色で表示される。このように、パッド間電圧を色分け表示することによって、ユーザは、表示部３に表示される情報を見て、設計検証の合否判定を容易に行うことができる。図１７の例では、パッド間電圧が９Ｖ未満の場合には、当該パッド間電圧に対応する２つのパッドＰＡＤの間での静電放電耐性が設計基準を満足していると判定される。
【００４５】
図１８は保護回路電流の表示例を示す図である。表示部３には例えば図１８に示される表４００が表示される。表４００では、第７列目４０７に保護回路電流が示されている。第１列目４０１には、第７列目４０７の保護回路電流の絶対値の大きさのランキングが示されており、第２列目４０２には第７列目４０７の保護回路電流に対応する保護回路ＰＣの名称が示されている。第３列目４０３及び第４列目４０４には、第７列目４０７の保護回路電流を算出した際の基準パッドＰＡＤ及び印加パッドＰＡＤの名称がそれぞれ示されている。第５列目４０５及び第６列目４０６には、第７列目４０７の保護回路電流に対応する保護回路ＰＣが挿入されている２つのノードの名称がそれぞれ示されている。そして、第８列目４０８には、第７列目４０７の保護回路電流に対応する保護回路ＰＣが含まれているインスタンスの名称が示されている。なお、各列の第１行目には、第２行目以降に示されている要素に割り当てられたタイトルが示されている。
【００４６】
本実施の形態１では、図１８の表４００を表示した状態で当該表４００中の要素をソートすることができる。図１９はソートを実行する際に表示部３に表示される画面５００を示している。なお、画面５００は表４００に重なって表示される。
【００４７】
画面５００には、ソート方向を選択する第１の選択欄５０１と、第１優先の列あるいは行の番号を選択する第２の選択欄５０２と、ソートする際に１行目あるいは１列目をスキップするかどうかを選択する第３の選択欄５０３と、表４００中の要素をアスキー及び数値のどちらでソートするかを選択する第４の選択欄５０４と、昇順及び降順のどちらでソートするかを選択する第５の選択欄５０５とが表示される。本実施の形態１に係る設計検証装置には、ユーザからの情報入力を受け付ける、キーボードやマウスから成る入力部（図示せず）が設けられており、ユーザが当該入力部を通じて画面５００を操作することによって、表４００中の要素をソートすることができる。なお、ユーザによる表示部３の表示切り替えも当該入力部を通じて行うことができる。
【００４８】
以上のようにして、表示部３には、半導体回路の静電放電耐性の設計検証結果が表示される。ユーザは、表示部３に表示された設計検証結果を解析し、必要であれば、設計検証を行った半導体装置の回路を修正し、修正後の回路に対して再度設計検証を行う。
【００４９】
なお、本実施の形態１に係る静電放電耐性評価部２７では、複数の第５中間ネットリストを合成した後に、それによって得られる最終ネットリストに基づいてパッド間電圧及び保護回路電流を演算する回路シミュレーションを実行したが、複数の第５中間ネットリストの合成を行わずに、第５中間ネットリストのそれぞれに記述された回路に対してパッド間電圧及び保護回路電流を演算する回路シミュレーションを個別に実行しても良い。この場合には、回路シミュレーションで使用されるネットリストの大きさが小さくなるため、一組のパッドＰＡＤに対するシミュレーション時間は短縮される。
【００５０】
また、静電放電耐性評価部２７においては、ステップｓ１１で生成された最終ネットリストを、基準パッドＰＡＤ単位でまとめ直し、それによって得られる複数のネットリストのそれぞれに記述された回路に対して個別に回路シミュレーションを実行しても良い。以下にこのことについて説明する。
【００５１】
まず、ステップｓ１１で生成された最終ネットリストを第６中間ネットリストとし、それに記述された回路において、パッドＰＡＤ１を基準パッドＰＡＤとし、他のパッドＰＡＤの一つを印加パッドＰＡＤとした場合の静電放電電流が流れる経路をすべて求める。そして、それらの経路からステップｓ７と同様にしてクリティカルパスを求める。
【００５２】
次に第６中間ネットリストにおいて、求めた複数の経路のうちクリティカルパス以外の経路に存在する保護回路ＰＣを除去したネットリストを第７中間ネットリストとして作成する。その後、第７中間ネットリストにおいて、合成抵抗ｒｃしか接続されていないノードＮがすべて削除されるように合成抵抗ｒｃの縮約を行い、パッドＰＡＤ、保護回路ＰＣ及び設計抵抗の間の合成抵抗ｒｃを再計算する。そして、パッドＰＡＤ、保護回路ＰＣ、設計抵抗及び再計算後の合成抵抗ｒｃから成る回路が記述されたネットリストを第８中間ネットリストとしてを生成する。
【００５３】
このような第８中間ネットリストを、パッドＰＡＤ１を基準パッドＰＡＤとし、その他のパッドＰＡＤを印加パッドＰＡＤとした場合のすべての組みについて求める。そして、得られた複数の第８中間ネットリストの論理和のネットリストを第２最終ネットリストとして求める。これにより、パッドＰＡＤ１を基準パッドＰＡＤとした場合の第２最終ネットリストが求められる。
【００５４】
同様にして、パッドＰＡＤ２〜ＰＡＤ７のそれぞれを基準パッドＰＡＤとした場合の第２最終ネットリストを求める。その結果、計７つの第２最終ネットリストが生成される。そして、７つの第２最終ネットリストのそれぞれに記述された回路に対して、パッド間電圧及び保護回路電流を演算する回路シミュレーションを実行する。この場合にも、回路シミュレーションで使用されるネットリストの大きさが小さくなるため、一組のパッドＰＡＤに対するシミュレーション時間は短縮される。
【００５５】
なお、ステップｓ１１で生成された最終ネットリストを、基準パッドＰＡＤ単位ではなく、印加パッドＰＡＤ単位でまとめ直し、それによって得られる複数のネットリストのそれぞれに記述された回路に対してパッド間電圧及び保護回路電流を演算する回路シミュレーションを実行しても良い。
【００５６】
以上のように、本実施の形態１に係る設計検証装置では、静電放電耐性を評価する際には、パッドＰＡＤ間の静電放電電流が流れやすい少なくとも２つの経路に存在する保護回路ＰＣが考慮されるため、パッドＰＡＤ間の静電放電電流が最も流れやすい一つの経路の保護回路しか考慮しない上記特許文献１の技術と比較して、パッドＰＡＤ間のインピーダンスを正確に算出することができ、正確な静電放電耐性の検証が可能となる。
【００５７】
また、本実施の形態１では、パッドＰＡＤ、保護回路ＰＣ及び設計抵抗については、検証対象回路の回路設計データから抽出されるため、レイアウト設計データからそれらを抽出する場合と比較して、静電放電耐性に関する回路上での設計不良箇所を容易に特定できる。したがって、回路修正を行いやすくなる。
【００５８】
また、本実施の形態１では、パッド間電圧を算出するシミュレーションにおいて、保護回路電流も算出するため、保護回路ＰＣに電流が流れすぎていないかどうかを簡単に評価することができる。
【００５９】
また、本実施の形態１では、パッドＰＡＤ間の静電放電耐性を評価する際に使用されるネットリストには寄生抵抗ｒの合成抵抗ｒｃが記述されているため、図８に示される、レイアウト設計データから抽出した寄生抵抗ｒがそのまま記述されている場合と比較して、当該ネットリストの大きさを小さくするとができる。よって、静電放電耐性の評価時間を短縮することができる。
【００６０】
実施の形態２．
図２０は本発明の実施の形態２に係る設計検証装置の動作を示すフローチャートである。図２１は本実施の形態２に係る設計検証装置が設計検証を行う検証対象回路の構成例を示す図である。本実施の形態２に係る設計検証装置では、パッド間電圧及び保護回路電流だけではなく、パッドＰＡＤとマクロセルの端子との間に仮想的に静電放電電流が流れた際の当該パッドＰＡＤと当該マクロセルの端子との間の電圧（以後、「パッド−マクロ端子間電圧」と呼ぶ）を回路シミュレーションを用いて算出することができる。なお、本実施の形態２に係る設計検証装置の構成は、上述の実施の形態１に係る設計検証装置と同様である。
【００６１】
図２１に示されるように、本実施の形態２に係る検証対象回路は、基本的には、保護回路ＰＣ１１，１３、設計抵抗Ｒ、入力バッファＢＵＦ及び論理回路ＬＣの替わりに、マクロセルＭＣを設けたものである。マクロセルＭＣは、例えば、ＰＬＬ回路やアナログ／デジタル変換器などの、所定の機能を有するアナログ回路ブロックたるアナログマクロセルである。マクロセルＭＣの端子ＴＭはプラス側電源配線ＶＣＣＱを介してパッドＰＡＤ３に接続されている。パッドＰＡＤ３にはプラスの電源電位が印加される。
【００６２】
次に本実施の形態２に係る設計検証装置の動作について説明する。図２０に示されるように、設計検証部２は、実施の形態１と同様に、記憶部１から、ステップｓ２１において手本ネットリストを読み出し、ステップｓ２２においてレイアウト設計データを読み出す。
【００６３】
次にステップｓ２３において、要素抽出部２０は、記憶部１から読み出された手本ネットリストから、パッドＰＡＤ１〜ＰＡＤ７、保護回路ＰＣ１〜ＰＣ１０，ＰＣ１２、設計抵抗及びマクロセルＭＣの端子ＴＭを抽出して、それらの接続関係が記述されたネットリストを第１中間ネットリストとして生成する。ステップｓ２３では、上述のステップｓ３と同様に、保護回路ＰＣ１〜ＰＣ１０，ＰＣ１２に含まれる設計抵抗以外のすべての設計抵抗が抽出される。また保護回路ＰＣは、実施の形態１と同様にして、テクノロジファイルを使用して抽出される。なお、ステップｓ２３では、所望のマクロセルの端子を抽出すればよい。つまり、本実施の形態２に係る検証対象回路に、マクロセルＭＣ以外のマクロセルが含まれている場合には、マクロセルＭＣの端子ＴＭと一緒にあるいはその代わりに、マクロセルＭＣ以外のマクロセルの端子を抽出してもよい。ただし、保護回路ＰＣがマクロセルとして定義されている場合には、当該保護回路ＰＣ以外のマクロセルの端子を抽出する。
【００６４】
一方で、ステップｓ２４では、寄生抵抗抽出部２１が、記憶部１から読み出されたレイアウト設計データから、プラス側電源配線ＶＣＣＱ，ＶＤＤ１，ＶＤＤ２及びマイナス側電源配線ＶＳＳ１，ＶＳＳ２のそれぞれについての寄生抵抗ｒを抽出する。
【００６５】
次にステップｓ２５において、抽出要素合成部２２は、ステップｓ２３で生成された第１中間ネットリストにおいて、プラス側電源配線ＶＣＣＱ，ＶＤＤ１，ＶＤＤ２及びマイナス側電源配線ＶＳＳ１，ＶＳＳ２のそれぞれを、ステップｓ２４で抽出された複数の寄生抵抗ｒで置き換えて、パッドＰＡＤ、保護回路ＰＣ、設計抵抗、マクロセルＭＣの端子ＴＭ及び寄生抵抗ｒから成る回路が記述されたネットリストを第２中間ネットリストとして生成する。図２２は当該第２中間ネットリストに記述される回路を示す図である。
【００６６】
次にステップｓ２６において、抽出要素合成部２２は、上述のステップｓ６と同様に、ステップｓ２５で生成された第２中間ネットリストにおいて、寄生抵抗ｒしか接続されていないノードＮがすべて削除されるように寄生抵抗ｒの縮約を行う。これにより、パッドＰＡＤ、保護回路ＰＣ、設計抵抗及びマクロセルＭＣの端子ＴＭの間での寄生抵抗ｒの合成抵抗ｒｃが求められる。そして、抽出要素合成部２２は、第２中間ネットリストにおいて、寄生抵抗ｒを合成抵抗ｒｃで置き換えて、パッドＰＡＤ、保護回路ＰＣ、設計抵抗、マクロセルＭＣの端子ＴＭ及び合成抵抗ｒｃから成る回路が記述されたネットリストを第３中間ネットリストとして生成する。図２３は当該第３中間ネットリストに記述される回路を示している。
【００６７】
次にステップｓ２７において、クリティカルパス取得部２３は、ステップｓ２６で生成された第３中間ネットリストに記述された回路において、上述のステップｓ７と同様に、パッドＰＡＤ間の複数の経路を求めて、その中からクリティカルパスを求める。
【００６８】
次にステップｓ２８において、保護回路除去部２４は、ステップｓ８と同様に、ステップｓ２６で生成された第３中間ネットリストにおいて、求めたパッドＰＡＤ間の複数の経路のうちクリティカルパス以外の経路に存在する保護回路ＰＣを除去したネットリストを第４中間ネットリストとして作成する。なお、ステップｓ２８においては、パッドＰＡＤ間の複数の経路のうちクリティカルパス以外の経路に存在する設計抵抗を削除しても良い。
【００６９】
次にステップｓ２９において、保護回路除去部２４は、ステップｓ２６と同様にして、ステップｓ２８で生成された第４中間ネットリストにおいて、寄生抵抗ｒの合成抵抗ｒｃしか接続されていないノードＮがすべて削除されるように合成抵抗ｒｃの縮約を行う。これにより、パッドＰＡＤ、保護回路ＰＣ、設計抵抗及びマクロセルＭＣの端子ＴＭの間での合成抵抗ｒｃが再計算される。そして、保護回路除去部２４は、パッドＰＡＤ、保護回路ＰＣ、設計抵抗、マクロセルＭＣの端子ＴＭ及び再計算後の合成抵抗ｒｃから成る回路が記述されたネットリストを第５中間ネットリストとして生成する。
【００７０】
以上のステップｓ２７〜ステップｓ２９の処理については、実施の形態１と同様に、複数のパッドＰＡＤのすべての組合せについて行われる。
【００７１】
ステップｓ３０において、複数のパッドＰＡＤのすべての組合せについてステップｓ２７〜ｓ２９が実行されると、ステップｓ３１において、ネットリスト合成部２５は、得られた複数の第５中間ネットリストの論理和のネットリストを最終ネットリストして求める。図２４は当該最終ネットリストに記述される回路を示している。図２４において丸印で囲まれた合成抵抗ｒｃは、ステップｓ２９において再計算された合成抵抗ｒｃである。
【００７２】
次にステップｓ３２において、電圧電流算出部２６は、上述のステップｓ１２と同様にして、ステップｓ３１で生成された最終ネットリストに記述された回路に対して、パッド間電圧及び保護回路電流を算出する回路シミュレーションのＤＣ解析を実行する。このとき、パッド−マクロ端子間電圧も算出される。図２５はパッド−マクロ端子間電圧を算出する方法を説明するための図である。図２５に示されるように、回路シミュレーションにおいて、パッドＰＡＤ３に静電放電電流としての１Ａの定電流を印加し、マクロセルＭＣの端子ＴＭに接地電位を印加し、そのときのパッドＰＡＤ３の電位をパッド−マクロ端子間電圧として算出する。パッドＰＡＤ３とマクロセルＭＣの端子ＴＭとの間のインピーダンスが大きければ、パッド−マクロ端子間電圧が大きくなり、この場合には、パッドＰＡＤ３とマクロセルＭＣの端子ＴＭとの間には静電放電電流が流れにくく、回路内に静電気が帯電しやすい。したがって、パッド−マクロ端子間電圧が大きい場合には、静電破壊が生じやすいと判断できる。つまり、静電放電耐性が低いと判断できる。なお、最終ネットリストにマクロセルＭＣ以外のマクロセルの端子が記述される場合には、ステップｓ３２の回路シミュレーションにおいて、当該マクロセルの端子と、所望のパッドＰＡＤとの間の電圧を算出する。
【００７３】
次にステップｓ３３において、表示部３は、電圧電流算出部２６で算出されたパッド間電圧、保護回路電流及びパッド−マクロ端子間電圧を表示する。図２６はパッド−マクロ端子間電圧の表示例を示す図である。表示部３には例えば図２６に示される表６００が表示される。表６００では、第６列目６０６にパッド−マクロ端子間電圧が示されている。第１列目６０１には、第６列目６０６のパッド−マクロ端子間電圧の大きさのランキングが示されている。第２列目６０２には、第６列目６０６のパッド−マクロ端子間電圧に対応するマクロセルＭＣの名称が示されており、第３列目６０３には当該マクロセルＭＣが含まれるインスタンスの名称が示されており、第５列目６０５には当該マクロセルＭＣの端子ＴＭの名称が示されている。そして、第４列目６０４には、第６列目６０６のパッド−マクロ端子間電圧に対応するパッドＰＡＤの名称が示されている。なお図２６では、ステップｓ３２において、複数のマクロセルの端子についてのパッド−マクロ端子間電圧を算出した場合の表示例を示している。そのため、図２６では、複数のパッド−マクロ端子間電圧が示されている。図２６に示される例では、例えばパッド−マクロ端子間電圧が２Ｖ以下の場合に、そのパッドとマクロセルの端子との間の静電放電耐性は設計基準を満足すると判定される。
【００７４】
このように、表示部３には、パッド間電圧及び保護回路電流だけではなく、パッド−マクロ端子間電圧も表示される。ユーザは、表示部３に表示された検証結果を解析し、必要であれば、設計検証を行った半導体装置の回路を修正し、修正後の回路に対して再度設計検証を行う。
【００７５】
なお、本実施の形態２においても、ステップｓ２９で生成されるパッドＰＡＤの組みごとの第５中間ネットリストに記述された回路に対してパッド間電圧、保護回路電流及びパッド−マクロ端子間電圧を演算する回路シミュレーションを実行しても良い。
【００７６】
また、ステップｓ３１で生成された最終ネットリストを、基準パッドＰＡＤ単位あるいは印加パッドＰＡＤ単位でまとめ直し、それによって得られる複数のネットリストのそれぞれに記述された回路に対して個別に回路シミュレーションを実行しても良い。
【００７７】
以上のように、本実施の形態２に係る設計検証装置では、パッドＰＡＤ間の静電放電耐性を評価する処理フローの中で、パッドＰＡＤと、回路ブロックたるマクロセルＭＣの端子ＴＭとの間の静電放電耐性を評価しているため、パッドＰＡＤ間の静電放電耐性を評価する処理フローに対して特別な処理フローを特に追加することなく、簡単にパッドＰＡＤとマクロセルＭＣの端子ＴＭとの間の静電放電耐性を評価することができる。
【図面の簡単な説明】
【００７８】
【図１】本発明の実施の形態１に係る設計検証装置の構成を示すブロック図である。
【図２】本発明の実施の形態１に係る設計検証部の構成を示すブロック図である。
【図３】本発明の実施の形態１に係る検証対象回路の構成を示す図である。
【図４】本発明の実施の形態１に係る保護回路の構成を示す図である。
【図５】本発明の実施の形態１に係る設計検証装置の動作を示すフローチャートである。
【図６】手本ネットリストから保護回路を抽出する際に使用されるテクノロジファイルを示す図である。
【図７】本発明の実施の形態１に係る第１中間ネットリストに記述される回路を示す図である。
【図８】本発明の実施の形態１に係るレイアウト設計データから抽出された電源配線の寄生抵抗を示す図である。
【図９】本発明の実施の形態１に係る第２中間ネットリストに記述される回路を示す図である。
【図１０】寄生抵抗の縮約方法を示す図である。
【図１１】本発明の実施の形態１に係る第３中間ネットリストに記述される回路を示す図である。
【図１２】パッド間のクリティカルパスを求める方法を示す図である。
【図１３】本発明の実施の形態１に係る最終ネットリストに記述される回路を示す図である。
【図１４】回路シミュレーションにおいてパッド間に定電流を流す様子を示す図である。
【図１５】保護回路の特性がVerilog-A言語を使用して記述されたファイルを示す図である。
【図１６】保護回路の放電特性を示す図である。
【図１７】パッド間電圧の表示例を示す図である。
【図１８】保護回路電流の表示例を示す図である。
【図１９】保護回路電流のソート画面を示す図である。
【図２０】本発明の実施の形態２に係る設計検証装置の動作を示すフローチャートである。
【図２１】本発明の実施の形態２に係る検証対象回路の構成を示す図である。
【図２２】本発明の実施の形態２に係る第２中間ネットリストに記述される回路を示す図である。
【図２３】本発明の実施の形態２に係る第３中間ネットリストに記述される回路を示す図である。
【図２４】本発明の実施の形態２に係る最終ネットリストに記述される回路を示す図である。
【図２５】回路シミュレーションにおいてパッドとマクロセルの端子との間に定電流を流す様子を示す図である。
【図２６】パッド−マクロ端子間電圧の表示例を示す図である。
【符号の説明】
【００７９】
２  設計検証部、２０  要素抽出部、２１  寄生抵抗抽出部、２２  抽出要素合成部、２３  クリティカルパス取得部、２４  保護回路除去部、２７  静電放電耐性評価部、ＬＣ  論理回路、ＭＣ  マクロセル、ＰＡＤ，ＰＡＤ１〜ＰＡＤ７  パッド、ＰＣ，ＰＣ１〜ＰＣ１３  保護回路、Ｒ  設計抵抗、ｒ  寄生抵抗、ｒｃ  合成抵抗、ＴＭ  端子、ＶＣＣＱ，ＶＤＤ１，ＶＤＤ２  プラス側電源配線、ＶＳＳ１，ＶＳＳ２  マイナス側電源配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2008204127.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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