(57)【要約】【課題】  ＳＯＩ基板上に形成される、電流密度の大きな横型ＩＧＢＴを提供する。【解決手段】  １つのコレクタ端子に対し、２つ以上の第二導電型ベース層からなるエミッタ端子を有する横型ＩＧＢＴ構造において、エミッタ領域の第二導電型ベース層をドリフト層より高濃度の第一導電型層で覆う構成を備える。これにより、エミッタ領域を覆う第一導電型層と埋め込み酸化膜の間のシリコン層が低抵抗化され、コレクタから離れたエミッタへの電流が増大し、電流密度が向上する。【選択図】図１
2008270377.tif 000002
【特許請求の範囲】
【請求項１】
第一導電型の半導体基板の一方の主表面の表面層に、第一導電型エミッタ領域を含む第二導電型ベース領域と、
前記第一導電型の半導体基板と前記第一導電型エミッタ領域との間の第二導電型ベース領域上に形成されたゲート電極と、第二導電型コレクタ領域とを備え、
隣接する二つの第二導電型コレクタ領域の間に２つ以上の第二導電型ベース領域が存在する半導体装置において、
前記２つ以上の第二導電型ベース領域間および第二導電型ベース領域の下部に前記第一導電型の半導体基板よりも高濃度の第一導電型領域を備えたことを特徴とする半導体装置。
【請求項２】
第一導電型の半導体基板の一方の主表面の表面層に、第一導電型エミッタ領域を含む第二導電型ベース領域と、
前記第一導電型の半導体基板と前記第一導電型エミッタ領域との間の第二導電型ベース領域上に形成されたゲート電極と、第二導電型コレクタ領域とを備え、
隣接する二つの第二導電型コレクタ領域の間に２つ以上の第二導電型ベース領域が存在する半導体装置において、
前記２つ以上の第二導電型ベース領域を前記第一導電型の半導体基板よりも高濃度の第一導電型領域で取り囲むこと特徴とする半導体装置。
【請求項３】
請求項１，２の半導体装置において、
前記ゲート電極として、トレンチゲート構造を有することを特徴とする半導体装置。
【請求項４】
請求項１から請求項３のうちの１つの半導体装置において、
前記第一導電型の半導体基板の厚さが５μｍ以下であることを特徴とする半導体装置。
【請求項５】
請求項１から請求項３のうちの１つの半導体装置において、
前記第一導電型の半導体基板の不純物濃度は１.０×１０12cm-2以上５.０×１０12cm-2以下であることを特徴とする半導体装置。
【請求項６】
請求項１から請求項５のうちの１つの半導体装置を有することを特徴とするプラズマディスプレイ駆動用半導体集積回路装置。
【請求項７】
請求項６のプラズマディスプレイ駆動用半導体集積回路装置において、
システムの動作条件に応じて、駆動する前記ゲート電極の数を増減する回路を備えたことを特徴とするプラズマディスプレイ駆動用半導体集積回路装置。
【請求項８】
プラズマディスプレイ駆動用半導体集積回路装置において、
複数のゲート電極を備えたＩＧＢＴを備えて、システムの動作条件に応じて、駆動する前記ゲート電極の数を増減する回路を備えたことを特徴とするプラズマディスプレイ駆動用半導体集積回路装置。
【請求項９】
請求項８のプラズマディスプレイ駆動用半導体集積回路装置において、
複数のゲート電極に対して、アドレス放電時は一部の電極を駆動し、
放電維持期間ではアドレス放電時よりも多い電極を駆動することを特徴とするプラズマディスプレイ駆動用半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、横型の絶縁ゲートバイポーラトランジスタ（以下ＩＧＢＴと記す）およびそれを用いたプラズマディスプレイ駆動用半導体集積回路に関するものである。
【背景技術】
【０００２】
近年、デバイス分離領域が小さく、寄生トランジスタフリーという特徴から、ＳＯＩ基板を用いた高耐圧パワーＩＣの開発が盛んに行われている。高耐圧パワーＩＣの開発においては、負荷を直接駆動する高耐圧出力デバイスの性能向上が、出力特性やチップサイズ低減の観点から必須となる。しかしながら、ＳＯＩ基板を用いたパワーＩＣの出力デバイスとして主に使用される横型ＩＧＢＴでは、エミッタ・ゲート領域とコレクタ領域が同一平面状に形成されるために、実質的に通電できる面積が減少し、素子面積あたりの電流容量が小さくなる。
【０００３】
また、横型ＩＧＢＴでは、素子の横方向の電流成分が大きいため、ラッチアップが発生しやすく、素子の安定動作領域が狭いという問題がある。この問題を考慮し、単位面積あたりの電流容量を増大させ、かつ安全動作領域の広い横型ＩＧＢＴが開発されており、例として、特許文献１で開示されたものがある。
【０００４】
この特許文献１に記載された横型ＩＧＢＴの特徴は、一般的な横型ＩＧＢＴがコレクタ領域とエミッタ・ゲート領域が交互に配置されるのに対し、隣接するコレクタ領域の間に、複数のエミッタ・ゲート領域を有することである。このような構造のため、素子面積を拡大することなく電流容量を増大させることが可能となり、また、オン電圧の低減を実現している。
【０００５】
【特許文献１】特許３５２２９８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、上述した従来構造のＩＧＢＴでは、コレクタ領域に挟まれた複数のエミッタ・ゲート領域のうち、コレクタ領域より離れたエミッタ・ゲート領域には、電圧降下が増大するため流れる電流量が少なく、性能が十分に発揮されないという問題があった。
【０００７】
本発明の目的は従来構造のＩＧＢＴと比較して、電流密度が向上するデバイス構成を備えたＩＧＢＴを提供することにある。
【０００８】
また、本発明の他の目的はプラズマディスプレイ駆動用の半導体集積回路として、高耐圧・大電流制御を実現する半導体集積回路を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決する為に、本発明は第一導電型の半導体基板の一方の主表面の表面層に、第一導電型エミッタ領域を含む第二導電型ベース領域と、第一導電型の半導体基板と第一導電型エミッタ領域との間の第二導電型ベース領域上に形成されたゲート電極と、第二導電型コレクタ領域とを備え、隣接する二つの第二導電型コレクタ領域の間に２つ以上の第二導電型ベース領域が存在する半導体装置において、２つ以上の第二導電型ベース領域間および第二導電型ベース領域の下部に第一導電型の半導体基板よりも高濃度の第一導電型領域を備えたことを特徴とするものである。
【００１０】
また、上記課題を解決する為に、本発明は第一導電型の半導体基板の一方の主表面の表面層に、第一導電型エミッタ領域を含む第二導電型ベース領域と、第一導電型の半導体基板と第一導電型エミッタ領域との間の第二導電型ベース領域上に形成されたゲート電極と、第二導電型コレクタ領域とを備え、隣接する二つの第二導電型コレクタ領域の間に２つ以上の第二導電型ベース領域が存在する半導体装置において、２つ以上の第二導電型ベース領域を第一導電型の半導体基板よりも高濃度の第一導電型領域で取り囲むこと特徴とするものである。
【００１１】
また、上記課題を解決する為に、本発明はこれら半導体装置をプラズマディスプレイ駆動用の半導体集積回路装置として用いたことを特徴とするものである。
【発明の効果】
【００１２】
本発明のＩＧＢＴは、新たに追加したエミッタ・ゲート領域を覆う高濃度の第一導電型層と埋め込み酸化膜との間のシリコン層が低抵抗化され、コレクタから離れたエミッタへの電流が増大することにより、従来構造と比較し、電流密度を向上することが可能になる。
【００１３】
また、横型ＩＧＢＴの電流密度が向上することにより、高耐圧・大電流を必要とするプラズマディスプレイ駆動用の半導体集積回路を、より小さなチップサイズで実現することが可能になる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の一実施の形態を添付図面に基づいて説明する。
【実施例１】
【００１５】
図１は本発明のＩＧＢＴの実施の形態の一つを示す部分断面構造図である。
【００１６】
図１において、Ｓｉで構成されたＳＯＩ基板の支持基板１１７上に埋め込み酸化膜116を形成し、ｎ型半導体基板１０１の表面層に選択的にｐベース領域１０２を形成し、そのｐベース領域１０２の表面層の一部に二つのｎエミッタ領域１０４を形成し、その二つのｎエミッタ領域１０４の間に一部ｎエミッタ領域１０４と重複するようにｐコンタクト領域１０３が形成されている。ｐベース領域１０２の形成されていないｎ型基板１の表面露出部に選択的にｎバッファ領域１０９が形成され、そのｎバッファ領域１０９の表面層にｐコレクタ領域１１０が形成されている。そして、ｐベース領域１０２の表面層のチャネル領域１１４の表面上にゲート酸化膜１０５を介してゲート端子（以下、Ｇ端子と称す）に接続されるゲート電極１０６が設けられている。また、ｎエミッタ領域１０４とｐコンタクト領域１０３の表面に共通に接触するエミッタ電極１０７が、ｐコレクタ領域１１０の表面上にはコレクタ電極１１１が設けられ、それぞれエミッタ端子（以下、Ｅ端子と称す）、コレクタ端子（以下、Ｃ端子と称す）に接続される。そして、この構造は、素子中央部のｐベース領域を覆うように新たにｎ型半導体基板１０１より高濃度のｎ層１１８を形成することを特徴としている。本発明のＩＧＢＴでは、新たに追加したエミッタ領域を覆う高濃度の第一導電型ｎ層１１８と埋め込み酸化膜１１６との間のシリコン層が低抵抗化されることにより、コレクタ領域より離れたエミッタ・ゲート領域にも電圧降下が増大することなく電流が流れることが可能となり、従来構造と比較し、電流密度が向上する。
【００１７】
図２は本開発による横型ＩＧＢＴのエミッタ電極に０Ｖ、ゲート電極に５Ｖを印加，素子をオン状態とし、コレクタ電極に６０Ｖを印加したときの内部電圧分布をデバイスシミュレーションで確認したものである。従来ＩＧＢＴと本開発ＩＧＢＴの違いは、図１におけるｎ型半導体基板１より高濃度のｎ層１１８を形成したことで、その他の条件は同一としている。両図において、ｎ型半導体基板内の実線は３Ｖごとの等電位線を示す。図２より、本開発のＩＧＢＴ構造とすることで、コレクタ電極より離れたエミッタ電極下の領域が低抵抗化され、従来ＩＧＢＴ構造と比較しコレクタ電極より離れたエミッタ電極に電流が流れやすくなっていることがわかる。この効果は特にコレクタ−エミッタ間電圧の低い領域で顕著であり、オン電圧の低下に有利である。
【００１８】
図３は従来技術による横型ＩＧＢＴと本開発の横型ＩＧＢＴの特性図である。図において、横軸はコレクタ−エミッタ間電圧、縦軸はコレクタ電流を示している。図中ａは従来技術ＩＧＢＴの特性、ｂは本開発ＩＧＢＴの特性を示す。また、ゲート電極は５Ｖである。本開発のＩＧＢＴとすることで、コレクタ−エミッタ間電圧１０Ｖ時で従来技術のIGBTの約３倍の電流を得ることができる。
【００１９】
このように、横型ＩＧＢＴの電流密度が向上することにより、高耐圧・大電流を必要とするプラズマディスプレイ駆動用の半導体集積回路を、より小さなチップサイズで実現することが可能である。なお、ここではｎチャネル型の横型ＩＧＢＴについて説明をしたが、ｐチャネル型のＩＧＢＴに関しては、前述の構成の導電型を反転することで、同様の効果を得られることが説明出来る。
【００２０】
図４は本発明の第二の実施の形態を示す部分断面構造図である。
【００２１】
この構造は、図１に示した横型ＩＧＢＴの素子中央部のｐベース領域全体を覆うようにｎ型半導体基板１０１より高濃度のｎ層１１８を形成することを特徴としている。本発明のＩＧＢＴでは、新たに追加したエミッタ領域を覆う高濃度の第一導電型ｎ層１１８と埋め込み酸化膜１１６との間のシリコン層が低抵抗化されることにより、コレクタ領域より離れたエミッタ・ゲート領域にも電圧降下が増大することなく電流が流れることが可能となり、従来構造と比較し、電流密度が向上する。
【００２２】
図５は本発明の第三の実施の形態を示す部分断面構造図である。
【００２３】
この構造は、図１に示した横型ＩＧＢＴの絶縁ゲートにトレンチゲート構造を有することを特徴としている。このように、図５に示すトレンチゲート構造のＩＧＢＴにおいても、図１，図４の実施例と同様に高濃度の第一導電型層１１８を設けることで電流密度を向上することが可能である。
【００２４】
図６は、本発明の横型ＩＧＢＴを適用したプラズマディスプレイ駆動用半導体集積回路装置の出力段回路の構成例を示したものである。出力段回路１２２は電源ＶＨとＧＮＤの間に本発明のＩＧＢＴ１１９，１２０をトーテムポール接続した構成で、ＩＧＢＴ１１９と１２０の接続点を出力端子ＨＶＯとしている。ＩＧＢＴ１１９，１２０は出力段制御回路１２１によりオン，オフ制御され、出力端子ＨＶＯをＶＨ，ＧＮＤの電圧レベル、またはハイインピーダンス状態とする。
【００２５】
図７は、本発明の横型ＩＧＢＴを適用したプラズマディスプレイ駆動用半導体集積回路装置の構成例を示したものである。プラズマディスプレイ駆動用半導体集積回路装置127は、シフトレジスタ回路１２３，ラッチ回路１２４，セレクタ１２５，出力段回路１２２から構成される。シフトレジスタ回路では、端子ＤＡＴＡより入力された制御信号を端子ＣＬＫに入力されたクロック信号に同期させてシフトする。また、セレクタに接続される端子ＯＣ１，ＯＣ２の組み合わせにより、全出力端子をＶＨレベル，ＧＮＤ電圧レベル，ハイインピーダンス状態，ラッチからのデータ出力状態とする。
【００２６】
図８は、本発明の横型ＩＧＢＴの平面図および平面図のＡ−Ａ′の線に沿った断面図を示している。
【００２７】
図８の構成は、Ｓｉで構成されたＳＯＩ基板の支持基板１１７上に埋め込み酸化膜116を形成して構成した横型ＩＧＢＴの１つのブロックの全体を示したものであり、図８では１つの横型ＩＧＢＴのブロックのみ示しているが、支持基板１１７上にはこの横型IGBTのブロックが複数構成されたものになっている。
【００２８】
そして、この構造は図１に示した横型ＩＧＢＴと同様の構成を備えたものであり、図１の横型ＩＧＢＴの構成と比較して、ゲート電極１０６を分割しそれぞれ別の電極Ｇ１，
Ｇ２，Ｇ３，Ｇ４としていることのみ異なるものである。そして、分割されたゲート電極Ｇ１，Ｇ２，Ｇ３，Ｇ４を個別にオン，オフ制御することにより、ＩＧＢＴのオン電圧，飽和電流，短絡耐量を変更可能にしている。
【００２９】
図９は、図８に示した本発明の横型ＩＧＢＴのゲート電極Ｇ１，Ｇ２，Ｇ３，Ｇ４の制御信号の一例を示したものである。すべてのゲート電極を駆動した場合は、図１の横型
ＩＧＢＴと同様に従来構造と比較し、低電圧で大電流を流すことが可能である。一方、ゲート電極Ｇ３，Ｇ４のみを駆動した場合、すべてのゲート電極を駆動した場合に対してオン電圧は高くなるものの、電流密度が低くなることで短絡耐量は向上する。
【００３０】
そして、図９では、プラズマディスプレイ駆動用半導体集積回路装置に本発明のIGBTを適用した場合のゲート制御信号を想定している。プラズマディスプレイ駆動用半導体集積回路装置には、大きくアドレス放電期間と放電維持期間の２つの動作期間がある。アドレス放電期間では、表示データを放電セルに走査線ごとに書き込み、放電維持期間では走査線に放電維持パルスを出力して放電を維持する。一般に、放電維持期間ではプラズマディスプレイ駆動用半導体集積回路装置には低い電圧で大電流を流すことが要求され、アドレス放電期間では、その要求は低い。そのため、アドレス放電時はゲート電極Ｇ３，Ｇ４のみを駆動し、放電維持期間ではすべてのゲート電極Ｇ１〜Ｇ４を駆動することとする。これにより、放電維持期間では低いオン電圧を実現し、アドレス放電期間では短絡耐量を向上させることが実現できる。
【００３１】
このように、アドレス放電期間に短絡耐量を向上させることで、たとえばプラズマディスプレイ駆動用半導体集積回路装置の出力端子間が金属くずなどで短絡していた場合に、出力段素子が破壊する可能性を低減できる。
【００３２】
図１０は、プラズマディスプレイパネル１４０において、図８の横型ＩＧＢＴを適用し、図７で示したプラズマディスプレイ駆動用半導体集積回路装置１２７が設けられた構成を示したものである。
【００３３】
プラズマディスプレイパネル１４０の走査線駆動用として半導体集積回路１２７−１〜１２７−ｘが設けられている。また、アドレス線駆動用としてアドレス駆動半導体集積回路１２８−１〜１２８−ｙが設けられている。そして、前述の図９の実施例で説明したゲート制御を行うことにより、放電維持期間では低いオン電圧を実現し、アドレス放電時では短絡耐量を向上させたプラズマディスプレイパネルを提供することが実現出来る。
【００３４】
尚、プラズマディスプレイ駆動用半導体集積回路装置として、図５に示した絶縁ゲートにトレンチゲート構造を有するＩＧＢＴも適用することが可能である。
【産業上の利用可能性】
【００３５】
本発明はＳＯＩ基板上に形成された横型の絶縁ゲートバイポーラトランジスタ（IGBT）に適用することが可能であり、また、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を用いたプラズマディスプレイ駆動用半導体集積回路に関する。
【図面の簡単な説明】
【００３６】
【図１】本発明による半導体装置の第１の実施形態を示す断面構造図である。
【図２】本発明による半導体装置のオン状態での電圧分布図である。
【図３】本発明による半導体装置の特性図である。
【図４】本発明による半導体装置の第２の実施形態を示す断面構造図である。
【図５】本発明による半導体装置の第３の実施形態を示す断面構造図である。
【図６】本発明による半導体装置を用いたプラズマディスプレイ駆動用半導体集積回路装置の出力段回路の構成例である。
【図７】本発明による半導体装置を適用したプラズマディスプレイ駆動用半導体集積回路装置の構成例である。
【図８】本発明による半導体装置の第３の実施形態を示す平面図および断面図である。
【図９】図８に示した本発明による半導体装置のゲート電極制御信号例である。
【図１０】図８の本発明による半導体装置を適用したプラズマディスプレイパネルを示す。
【符号の説明】
【００３７】
１０１  ｎ型半導体基板
１０２  ｐベース領域
１０３  ｐコンタクト領域
１０４  ｎエミッタ領域
１０５  ゲート酸化膜
１０６  ゲート電極
１０７  エミッタ電極
１０８  エミッタ・ゲート領域
１０９  ｎバッファ領域
１１０  ｐコレクタ領域
１１１  コレクタ電極
１１２  コレクタ領域
１１３  ドリフト領域
１１４  チャネル領域
１１５  隣接するエミッタ・ゲート領域間の領域
１１６  酸化膜
１１７  支持基板
１１８  ｎ層
１１９，１２０  ＩＧＢＴ
１２１  出力段制御回路
１２２  出力段回路
１２３  シフトレジスタ回路
１２４  ラッチ回路
１２５  セレクタ回路
１２６  プラズマディスプレイ駆動用半導体集積回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2008270377.tif 000010
【図９】
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【図１０】
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