(57)【要約】【課題】２Ｔｒ＋Ｃの画素構成において、閾値電圧Ｖｔｈの検出期間のばらつきを軽減して、リークに起因する駆動トランジスタのゲート−ソース間電圧Ｖｇｓのばらつきに起因するスジムラを抑える。【解決手段】書き込み走査回路における出力回路４３の最終段バッファ４３１の正側電源を前段側の回路部分と分離し、当該正側電源としてパルス状（矩形波）に立ち下がる電源電圧Ｖｄｄ２を供給し、当該電源電圧Ｖｄｄ２の立ち下がりで出力パルスＢ、即ち走査線電位ＷＳを立ち下げることにより、走査線電位ＷＳの立ち下がりの応答速度を速くし、当該走査線電位ＷＳの立ち下がりタイミングで決まる駆動トランジスタの閾値電圧Ｖｔｈの検出期間のばらつきを抑える。【選択図】図１１
2008310127.tif 000002
【特許請求の範囲】
【請求項１】
電気光学素子と、映像信号を書き込む書き込みトランジスタと、前記書き込みトランジスタによって書き込まれた前記映像信号を保持する保持容量と、前記保持容量に保持された前記映像信号に基づいて前記電気光学素子を駆動する駆動トランジスタとを含む画素が行列状に配置された画素アレイ部と、
前記画素アレイ部の画素行ごとに配線され、前記駆動トランジスタに電流を供給する電源供給線に対して第１電位と当該第１電位よりも低い第２電位を選択的に供給するとともに、前記第２電位から前記第１電位への切り替えタイミングを、前記駆動トランジスタの閾値電圧を検出する検出期間の開始タイミングとする第１走査回路と、
前記画素アレイ部の画素行ごとに前記書き込みトランジスタを駆動することによって前記画素アレイ部の各画素を行単位で選択しつつ、前記第２電位が選択されている期間に前記書き込みトランジスタを導通状態し、前記第２電位から前記第１電位への切り替え後に前記書き込みトランジスタを非導通状態に遷移させるとともに、その遷移タイミングを前記検出期間の終了タイミングとする第２走査回路とを備え、
前記第１走査回路および前記第２走査回路の少なくとも一方は、最終段バッファの電源電圧としてパルス状に遷移する電源電圧を用い、当該電源電圧の遷移タイミングで前記検出期間の開始タイミングおよび終了タイミングの少なくとも一方を決める
ことを特徴とする表示装置。
【請求項２】
前記第１走査回路は、前段側の回路部分と電源が分離された最終段バッファを有し、当該最終段バッファの電源電圧として前記第２電位から前記第１電位へパルス状に遷移する電源電圧を用いて、当該電源電圧の遷移タイミングで前記検出期間の開始タイミングを決める
ことを特徴とする請求項１記載の表示装置。
【請求項３】
前記第２走査回路は、前段側の回路部分と電源が分離された最終段バッファを有し、当該最終段バッファの電源電圧として前記書き込みトランジスタを導通状態にする電位から非導通状態にする電位へパルス状に遷移する電源電圧を用いて、当該電源電圧の遷移タイミングで前記検出期間の終了タイミングを決める
ことを特徴とする請求項１記載の表示装置。
【請求項４】
前記第１走査回路は、前段側の回路部分と電源が分離された最終段バッファを有し、当該最終段バッファの電源電圧として前記第２電位から前記第１電位へパルス状に遷移する電源電圧を用いて、当該電源電圧の遷移タイミングで前記検出期間の開始タイミングを決め、
前記第２走査回路は、前段側の回路部分と電源が分離された最終段バッファを有し、当該最終段バッファの電源電圧として前記書き込みトランジスタを導通状態にする電位から非導通状態にする電位へパルス状に遷移する電源電圧を用いて、当該電源電圧の遷移タイミングで前記検出期間の終了タイミングを決める
ことを特徴とする請求項１記載の表示装置。
【請求項５】
電気光学素子と、映像信号を書き込む書き込みトランジスタと、前記書き込みトランジスタによって書き込まれた前記映像信号を保持する保持容量と、前記保持容量に保持された前記映像信号に基づいて前記電気光学素子を駆動する駆動トランジスタとを含む画素が行列状に配置された画素アレイ部と、
前記画素アレイ部の画素行ごとに配線され、前記駆動トランジスタに電流を供給する電源供給線に対して第１電位と当該第１電位よりも低い第２電位を選択的に供給する第１走査回路と、
前記画素アレイ部の画素行ごとに前記書き込みトランジスタを駆動することによって前記画素アレイ部の各画素を行単位で選択する第２走査回路とを備えた表示装置の駆動方法であって、
前記第２電位が選択されている期間に前記書き込みトランジスタを導通状態にし、次いで、前記第２電位から前記第１電位へ切り替えて前記駆動トランジスタの閾値電圧を検出する検出期間を開始し、しかる後、前記書き込みトランジスタを非導通状態にして前記検出期間を終了するとともに、
前記第１走査回路および前記第２走査回路の少なくとも一方の最終段バッファの電源電圧としてパルス状に遷移する電源電圧を用い、当該電源電圧の遷移タイミングで前記検出期間の開始タイミングおよび終了タイミングの少なくとも一方を決める
ことを特徴とする表示装置の駆動方法。
【請求項６】
電気光学素子と、映像信号を書き込む書き込みトランジスタと、前記書き込みトランジスタによって書き込まれた前記映像信号を保持する保持容量と、前記保持容量に保持された前記映像信号に基づいて前記電気光学素子を駆動する駆動トランジスタとを含む画素が行列状に配置された画素アレイ部と、
前記画素アレイ部の画素行ごとに配線され、前記駆動トランジスタに電流を供給する電源供給線に対して第１電位と当該第１電位よりも低い第２電位を選択的に供給するとともに、前記第２電位から前記第１電位への切り替えタイミングを、前記駆動トランジスタの閾値電圧を検出する検出期間の開始タイミングとする第１走査回路と、
前記画素アレイ部の画素行ごとに前記書き込みトランジスタを駆動することによって前記画素アレイ部の各画素を行単位で選択し、前記第２電位の選択期間で導通状態になった前記書き込みトランジスタを前記第２電位から前記第１電位への切り替え後に非導通状態に遷移させるとともに、その遷移タイミングを前記検出期間の終了タイミングとする第２走査回路とを備え、
前記第１走査回路および前記第２走査回路の少なくとも一方は、最終段バッファの電源電圧としてパルス状に遷移する電源電圧を用い、当該電源電圧の遷移タイミングで前記検出期間の開始タイミングおよび終了タイミングの少なくとも一方を決める表示装置
を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置、表示装置の駆動方法および電子機器に関し、特に電気光学素子を含む画素が行列状（マトリクス状）に配置されてなる平面型（フラットパネル型）の表示装置、当該表示装置の駆動方法および当該表示装置を有する電子機器に関する。
【背景技術】
【０００２】
近年、画像表示を行う表示装置の分野では、発光素子を含む画素（画素回路）が行列状に配置されてなる平面型の表示装置が急速に普及している。平面型の表示装置としては、画素の発光素子として、デバイスに流れる電流値に応じて発光輝度が変化するいわゆる電流駆動型の電気光学素子、例えば有機薄膜に電界をかけると発光する現象を利用した有機ＥＬ(Electro Luminescence)素子を用いた有機ＥＬ表示装置が開発され、商品化が進められている。
【０００３】
有機ＥＬ表示装置は次のような特長を持っている。すなわち、有機ＥＬ素子が１０Ｖ以下の印加電圧で駆動できるために低消費電力であり、また自発光素子であることから、液晶セルを含む画素ごとに当該液晶セルにて光源（バックライト）からの光強度を制御することによって画像を表示する液晶表示装置に比べて、画像の視認性が高く、しかも液晶表示装置には必須なバックライト等の照明部材を必要としないために軽量化および薄型化が容易である。さらに、有機ＥＬ素子の応答速度が数μｓｅｃ程度と非常に高速であるために動画表示時の残像が発生しない。
【０００４】
有機ＥＬ表示装置では、液晶表示装置と同様、その駆動方式として単純（パッシブ）マトリクス方式とアクティブマトリクス方式を採ることができる。ただし、単純マトリクス方式の表示装置は、構造が簡単であるものの、電気光学素子の発光期間が走査線（即ち、画素数）の増加によって減少するために、大型でかつ高精細な表示装置の実現が難しいなどの問題がある。
【０００５】
そのため、近年、電気光学素子に流れる電流を、当該電気光学素子と同じ画素回路内に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタ（一般には、ＴＦＴ(Thin Film Transistor;薄膜トランジスタ)）によって制御するアクティブマトリクス方式の表示装置の開発が盛んに行われている。アクティブマトリクス方式の表示装置は、電気光学素子が１フレーム(フィールド）の期間に亘って発光を持続するために、大型でかつ高精細な表示装置の実現が容易である。
【０００６】
ところで、一般的に、有機ＥＬ素子のＩ−Ｖ特性（電流−電圧特性）は、時間が経過すると劣化（いわゆる、経時劣化）することが知られている。有機ＥＬ素子を電流駆動するトランジスタ（以下、「駆動トランジスタ」と記述する）としてＮチャネル型のＴＦＴを用いた画素回路では、駆動トランジスタのソース側に有機ＥＬ素子が接続されることになるために、有機ＥＬ素子のＩ−Ｖ特性が経時劣化すると、駆動トランジスタのゲート−ソース間電圧Ｖｇｓが変化し、その結果、有機ＥＬ素子の発光輝度も変化する。
【０００７】
このことについてより具体的に説明する。駆動トランジスタのソース電位は、当該駆動トランジスタと有機ＥＬ素子の動作点で決まる。そして、有機ＥＬ素子のＩ−Ｖ特性が劣化すると、駆動トランジスタと有機ＥＬ素子の動作点が変動してしまうために、駆動トランジスタのゲートに同じ電圧を印加したとしても駆動トランジスタのソース電位が変化する。これにより、駆動トランジスタのソース−ゲート間電圧Ｖｇｓが変化するために、当該駆動トランジスタに流れる電流値が変化する。その結果、有機ＥＬ素子に流れる電流値も変化するために、有機ＥＬ素子の発光輝度が変化することになる。
【０００８】
また、ポリシリコンＴＦＴを用いた画素回路では、有機ＥＬ素子のＩ−Ｖ特性の経時劣化に加えて、駆動トランジスタの閾値電圧Ｖｔｈや、駆動トランジスタのチャネルを構成する半導体薄膜の移動度（以下、「駆動トランジスタの移動度」と記述する）μが経時的に変化したり、製造プロセスのばらつきによって閾値電圧Ｖｔｈや移動度μが画素ごとに異なったりする（個々のトランジスタ特性にばらつきがある）。
【０００９】
駆動トランジスタの閾値電圧Ｖｔｈや移動度μが画素ごとに異なると、画素ごとに駆動トランジスタに流れる電流値にばらつきが生じるために、駆動トランジスタのゲートに画素間で同じ電圧を印加しても、有機ＥＬ素子の発光輝度に画素間でばらつきが生じ、その結果、画面の一様性（ユニフォーミティ）が損なわれる。
【００１０】
そこで、有機ＥＬ素子のＩ−Ｖ特性が経時劣化したり、駆動トランジスタの閾値電圧Ｖｔｈや移動度μが経時変化したりしても、それらの影響を受けることなく、有機ＥＬ素子の発光輝度を一定に保つようにするために、有機ＥＬ素子の特性変動に対する補償機能、さらには駆動トランジスタの閾値電圧Ｖｔｈの変動に対する補正（以下、「閾値補正」と記述する）や、駆動トランジスタの移動度μの変動に対する補正（以下、「移動度補正」と記述する）の各補正機能を画素回路の各々に持たせる構成を採っている（例えば、特許文献１参照）。
【００１１】
【特許文献１】特開２００６−１３３５４２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
特許文献１記載の従来技術では、画素回路の各々に、有機ＥＬ素子の特性変動に対する補償機能および駆動トランジスタの閾値電圧Ｖｔｈや移動度μの変動に対する補正機能を持たせることで、有機ＥＬ素子のＩ−Ｖ特性が経時劣化したり、駆動トランジスタの閾値電圧Ｖｔｈや移動度μが経時変化したりしたとしても、それらの影響を受けることなく、有機ＥＬ素子の発光輝度を一定に保つことができるが、その反面、画素回路を構成する素子数が多く、画素サイズの微細化、ひいては表示装置の高精細化の妨げとなる。
【００１３】
これに対して、画素回路を構成する素子数や配線数の削減を図るために、例えば、画素回路の駆動トランジスタに供給する電源電位を第１電位とそれよりも低い第２電位とに切り替え可能な構成とし、当該電源電位の切り替えによって有機ＥＬ素子の発光期間／非発光期間を制御する機能を駆動トランジスタに持たせることで、発光期間／非発光期間を制御するトランジスタを省略する手法を採ることが考えられる。
【００１４】
かかる手法を採ることにより、必要最小限の素子数、具体的には、映像信号をサンプリングして画素内に書き込む書き込みトランジスタと、この書き込みトランジスタによって書き込まれた映像信号を保持する保持容量と、この保持容量に保持された映像信号に基づいて電気光学素子を駆動する駆動トランジスタ、即ち２つのトランジスタ（Ｔｒ）と１つ以上の容量素子（Ｃ）によって２Ｔｒ＋Ｃの画素回路を構成できる。
【００１５】
この２Ｔｒ＋Ｃの画素回路を有する有機ＥＬ表示装置において、駆動トランジスタの閾値補正を行うに当たっては、先ず、駆動トランジスタに供給する電源電位を第２電位に切り替え、次いで書き込みトランジスタを導通状態にして信号線から基準電位を書き込むことによって駆動トランジスタのゲート電位およびソース電位の初期化を行い、その後、電源電位を第１電位に切り替えることによって駆動トランジスタの閾値電圧Ｖｔｈを検出して保持容量に保持する動作が行われる（その詳細については後述する）。
【００１６】
閾値電圧Ｖｔｈが検出された後は、書き込みトランジスタを非導通状態にする。これにより、駆動トランジスタのゲート電極がフローティング状態になる。このとき、駆動トランジスタのゲート−ソース間電圧Ｖｇｓが保持容量に保持された閾値電圧Ｖｔｈに等しいために、当該駆動トランジスタ２２はカットオフ状態にあり、駆動トランジスタにドレイン−ソース間電流Ｉｄｓが流れない。
【００１７】
ただし、これは理想状態での話しであり、実動作では、駆動トランジスタのゲート−ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈ以下でも微小なリーク電流が駆動トランジスタに流れる。このリーク電流により、駆動トランジスタのソース電位Ｖｓが上昇し、それに伴ってゲート電位Ｖｇも上昇する（後述するブートストラップ動作と同様の現象による）。
【００１８】
ここで、閾値電圧Ｖｔｈの検出期間（駆動トランジスタに供給する電源電位の第２電位から第１電位への切り替えタイミングと、書き込みトランジスタの導通状態から非導通状態への遷移タイミングで決まる）がばらつくと、その検出期間後の駆動トランジスタのゲート−ソース間電圧Ｖｇｓがばらつき、この後のリークに伴うソース電位Ｖｓおよびゲート電位Ｖｇの変動のばらつきによりゲート−ソース間電圧Ｖｇｓのばらつきが大きくなるため、このばらつきが発光時にスジムラとなって認識される。
【００１９】
また、表示装置の高精細化が進み、多画素化に伴って１Ｈ（Ｈは水平走査期間）の期間が短くなるほど、閾値電圧Ｖｔｈの検出期間が短くなる。これにより、閾値電圧Ｖｔｈのばらつきを持ったまま駆動トランジスタにリーク電流が流れた場合、いっそう、リークに起因する駆動トランジスタのゲート−ソース間電圧Ｖｇｓのばらつきが顕著になり、スジムラが悪化することが懸念される。
【００２０】
そこで、本発明は、２Ｔｒ＋Ｃの画素構成において、閾値電圧Ｖｔｈの検出期間のばらつきを軽減して、リークに起因する駆動トランジスタのゲート−ソース間電圧Ｖｇｓのばらつきに起因するスジムラを抑えることを可能にした表示装置、当該表示装置の駆動方法および当該表示装置を有する電子機器を提供することを目的とする。
【課題を解決するための手段】
【００２１】
上記目的を達成するために、本発明は、電気光学素子と、映像信号を書き込む書き込みトランジスタと、前記書き込みトランジスタによって書き込まれた前記映像信号を保持する保持容量と、前記保持容量に保持された前記映像信号に基づいて前記電気光学素子を駆動する駆動トランジスタとを含む画素が行列状に配置された画素アレイ部と、前記画素アレイ部の画素行ごとに配線され、前記駆動トランジスタに電流を供給する電源供給線に対して第１電位と当該第１電位よりも低い第２電位を選択的に供給する第１走査回路と、前記画素アレイ部の画素行ごとに前記書き込みトランジスタを駆動することによって前記画素アレイ部の各画素を行単位で選択する第２走査回路とを備えた表示装置において、次のような構成を採ることを特徴としている。
【００２２】
すなわち、前記第２電位が選択されている期間に前記書き込みトランジスタを導通状態にし、次いで、前記第２電位から前記第１電位へ切り替えて前記駆動トランジスタの閾値電圧を検出する検出期間を開始し、しかる後、前記書き込みトランジスタを非導通状態にして前記検出期間を終了するとともに、前記第１走査回路および前記第２走査回路の少なくとも一方の最終段バッファの電源電圧としてパルス状に遷移する電源電圧を用い、当該電源電圧の遷移タイミングで前記検出期間の開始タイミングおよび終了タイミングの少なくとも一方を決めるようにしている。
【００２３】
上記構成の表示装置および当該表示装置を有する電子機器において、第１走査回路によって第２電位を選択することで、駆動トランジスタのゲート電位が第２電位になり、第２電位の選択期間に第２走査回路によって書き込みトランジスタを導通状態にすることで、当該書き込みトランジスタによって信号線から基準電圧が書き込まれ、駆動トランジスタのゲート電位が基準電位になり、駆動トランジスタのソース電位およびゲート電位が初期化される。
【００２４】
次に、第１走査回路によって第２電位から第１電位へ切り替えることで、駆動トランジスタの閾値電圧を検出する検出期間が開始される。すなわち、第２電位から第１電位への切り替えタイミングが検出期間の開始タイミングとなる。その後、第２走査回路によって書き込みトランジスタを非導通状態にすることで、閾値電圧の検出期間が終了する。すなわち、書き込みトランジスタの導通状態から非導通状態への遷移タイミングが検出期間の終了タイミングとなる。
【００２５】
そして、第１走査回路および第２走査回路の少なくとも一方の最終段バッファの電源電圧としてパルス状に遷移する電源電圧を用い、当該電源電圧の遷移タイミングで検出期間の開始タイミングおよび終了タイミングの少なくとも一方を決めるようにする。パルス状に遷移する電源電圧は、その立ち上がり／立ち下がりが急峻であるために、最終段バッファの電源をその前段側と共通にし、前段側のパルスの立ち上がり／立ち下がりのタイミングで検出期間の開始タイミングおよび終了タイミングの少なくとも一方を決める場合よりも、検出期間の開始時および終了時の少なくとも一方の応答速度を速くできる。
【００２６】
ここで、駆動トランジスタの閾値電圧を検出する検出期間は、第２電位から第１電位への切り替えタイミングと、書き込みトランジスタの導通状態から非導通状態への遷移タイミングで決まる。そして、検出期間のばらつきは、第１，第２走査回路の画素行に対応した段ごとのばらつきやトランジェントのなまり具合によるばらつきによって生じることから、検出期間の開始時および終了時の少なくとも一方の応答速度を速くできることで、検出期間の段ごとのばらつきを抑えることができる。
【発明の効果】
【００２７】
本発明によれば、検出期間の段ごとのばらつきを抑えることができることにより、当該検出期間のばらつきに起因するスジムラを抑えることができるため、表示画像のより高画質化を図ることができるとともに、表示装置の高精細化に伴って１Ｈ期間が短くなり、検出期間が短くなったとしてもこれに対応できる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００２９】
図１は、本発明の一実施形態に係るアクティブマトリクス型表示装置の構成の概略を示すシステム構成図である。
【００３０】
ここでは、一例として、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子、例えば有機ＥＬ素子を画素（画素回路）の発光素子として用いたアクティブマトリクス型有機ＥＬ表示装置の場合を例に挙げて説明するものとする。
【００３１】
図１に示すように、本実施形態に係る有機ＥＬ表示装置１０は、画素（ＰＸＬＣ）２０が行列状（マトリクス状）に２次元配置されてなる画素アレイ部３０と、当該画素アレイ部３０の周辺に配置され、各画素２０を駆動する駆動部とを有する構成となっている。画素２０を駆動する駆動部としては、例えば、書き込み走査回路４０、電源供給走査回路５０および水平駆動回路６０が設けられている。
【００３２】
画素アレイ部３０には、ｍ行ｎ列の画素配列に対して、画素行ごとに走査線３１−１〜３１−ｍと電源供給線３２−１〜３２−ｍとが配線され、画素列ごとに信号線３３−１〜３３−ｎが配線されている。
【００３３】
画素アレイ部３０は、通常、ガラス基板などの透明絶縁基板上に形成され、平面型（フラット型）のパネル構造となっている。画素アレイ部３０の各画素２０は、アモルファスシリコンＴＦＴ(Thin Film Transistor;薄膜トランジスタ)または低温ポリシリコンＴＦＴを用いて形成することができる。低温ポリシリコンＴＦＴを用いる場合には、走査回路４０、電源供給走査回路５０および水平駆動回路６０についても、画素アレイ部３０を形成する表示パネル（基板）７０上に実装することができる。
【００３４】
書き込み走査回路４０は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフト（転送）するシフトレジスタ等によって構成され、画素アレイ部３０の各画素２０への映像信号の書き込みに際して、走査線３１−１〜３１−ｍに順次走査信号ＷＳ１〜ＷＳｍを供給して画素２０を行単位で順番に走査（線順次走査）する。
【００３５】
電源供給走査回路５０は、クロックパルスｃｋに同期してスタートパルスｓｐを順にシフトするシフトレジスタ等によって構成され、書き込み走査回路４０による線順次走査に同期して、第１電位Ｖｃｃｐと当該第１電位Ｖｃｃｐよりも低い第２電位Ｖｉｎｉで切り替わる電源供給線電位ＤＳ１〜ＤＳｍを電源供給線３２−１〜３２−ｍに供給することにより、後述する駆動トランジスタ２２（図２参照）の導通（オン）／非導通（オフ）の制御を行なう。
【００３６】
水平駆動回路６０は、信号供給源（図示せず）から供給される輝度情報に応じた映像信号の信号電圧（以下、単に「信号電圧」と記述する場合もある）Ｖｓｉｇと基準信号（基準電圧）であるオフセット電圧Ｖｏｆｓのいずれか一方を適宜選択して信号線３３−１〜３３−ｎに供給し、画素アレイ部３０の各画素２０に対して例えば行単位で書き込む。すなわち、水平駆動回路６０は信号供給手段であり、映像信号の信号電圧Ｖｓｉｇを行（ライン）単位で書き込む線順次書き込みの駆動形態を採っている。
【００３７】
ここで、オフセット電圧Ｖｏｆｓは、映像信号の信号電圧Ｖｓｉｇの基準となる基準電圧（例えば、黒レベルに相当）である。また、第２電位Ｖｉｎｉは、オフセット電圧Ｖｏｆｓよりも低い電位、例えば、駆動トランジスタ２２の閾値電圧をＶｔｈとするときＶｏｆｓ−Ｖｔｈよりも低い電位、好ましくはＶｏｆｓ−Ｖｔｈよりも十分に低い電位に設定される。
【００３８】
（画素回路）
図２は、画素（画素回路）２０の具体的な構成例を示す回路図である。
【００３９】
図２に示すように、画素２０は、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子、例えば有機ＥＬ素子２１を発光素子として有し、当該有機ＥＬ素子２１に加えて、駆動トランジスタ２２、書き込みトランジスタ２３および保持容量２４を有する画素構成、即ち２つのトランジスタ（Ｔｒ）と１つ以上の容量素子（Ｃ）からなる２Ｔｒ＋Ｃの画素構成となっている。
【００４０】
かかる構成の画素２０においては、駆動トランジスタ２２および書き込みトランジスタ２３としてＮチャネル型のＴＦＴを用いている。ただし、ここでの駆動トランジスタ２２および書き込みトランジスタ２３の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【００４１】
有機ＥＬ素子２１は、全ての画素２０に対して共通に配線された共通電源供給線３４にカソード電極が接続されている。駆動トランジスタ２２は、ソース電極が有機ＥＬ素子２１のアノード電極に接続され、ドレイン電極が電源供給線３２（３２−１〜３２−ｍ）に接続されている。
【００４２】
書き込みトランジスタ２３は、ゲート電極が走査線３１（３１−１〜３１−ｍ）に接続され、一方の電極（ソース電極／ドレイン電極）が信号線３３（３３−１〜３３−ｎ）に接続され、他方の電極（ドレイン電極／ソース電極）が駆動トランジスタ２２のゲート電極に接続されている。
【００４３】
保持容量２４は、一端が駆動トランジスタ２２のゲート電極に接続され、他端が駆動トランジスタ２２のソース電極（有機ＥＬ素子２１のアノード電極）に接続されている。なお、有機ＥＬ素子２１の容量不足分を補うために、必要に応じて、有機ＥＬ素子２１に対して並列に補助容量２５が接続される。すなわち、補助容量２５は必須の構成要素ではなく、有機ＥＬ素子２１の容量が十分である場合は省略可能である。
【００４４】
２Ｔｒ＋Ｃの画素構成の画素２０において、書き込みトランジスタ２３は、書き込み走査回路４０から走査線３１を通してゲート電極に印加される走査信号ＷＳに応答して導通状態となることにより、信号線３３を通して水平駆動回路６０から供給される輝度情報に応じた映像信号の信号電圧Ｖｓｉｇまたはオフセット電圧Ｖｏｆｓをサンプリングして画素２０内に書き込む。
【００４５】
この書き込まれた信号電圧Ｖｓｉｇまたはオフセット電圧Ｖｏｆｓは、駆動トランジスタ２２のゲート電極に印加されるとともに保持容量２４に保持される。駆動トランジスタ２２は、電源供給線３２（３２−１〜３２−ｍ）の電位ＤＳが第１電位Ｖｃｃｐにあるときに、電源供給線３２から電流の供給を受けて、保持容量２４に保持された信号電圧Ｖｓｉｇの電圧値に応じた電流値の駆動電流を有機ＥＬ素子２１に供給し、当該有機ＥＬ素子２１を電流駆動することによって発光させる。
【００４６】
（画素構造）
図３は、画素２０の断面構造の一例を示す断面図である。図３に示すように、画素２０は、駆動トランジスタ２２、書き込みトランジスタ２３等の画素回路が形成されたガラス基板２０１上に絶縁膜２０２、絶縁平坦化膜２０３およびウインド絶縁膜２０４が順に形成され、当該ウインド絶縁膜２０４の凹部２０４Ａに有機ＥＬ素子２１が設けられた構成となっている。
【００４７】
有機ＥＬ素子２１は、上記ウインド絶縁膜２０４の凹部２０４Ａの底部に形成された金属等からなるアノード電極２０５と、当該アノード電極２０５上に形成された有機層（電子輸送層、発光層、ホール輸送層/ホール注入層）２０６と、当該有機層２０６上に全画素共通に形成された透明導電膜等からなるカソード電極２０７とから構成されている。
【００４８】
この有機ＥＬ素子２１において、有機層２０６は、アノード電極２０５上にホール輸送層/ホール注入層２０６１、発光層２０６２、電子輸送層２０６３および電子注入層（図示せず）が順次堆積されることによって形成される。そして、図２の駆動トランジスタ２２による電流駆動の下に、駆動トランジスタ２２からアノード電極２０５を通して有機層２０６に電流が流れることで、当該有機層２０６内の発光層２０６２において電子と正孔が再結合する際に発光するようになっている。
【００４９】
図３に示すように、画素回路が形成されたガラス基板２０１上に、絶縁膜２０２、絶縁平坦化膜２０３およびウインド絶縁膜２０４を介して有機ＥＬ素子２１が画素単位で形成された後は、パッシベーション膜２０８を介して封止基板２０９が接着剤２１０によって接合され、当該封止基板２０９によって有機ＥＬ素子２１が封止されることにより、表示パネル７０が形成される。
【００５０】
（有機ＥＬ表示装置の基本的な回路動作）
次に、２Ｔｒ＋Ｃの画素構成の画素２０が行列状に２次元配置されてなる有機ＥＬ表示装置１０の基本的な回路動作について、図４のタイミング波形図を基に図５および図６の動作説明図を用いて説明する。
【００５１】
なお、図５および図６の動作説明図では、図面の簡略化のために、書き込みトランジスタ２３をスイッチのシンボルで図示している。また、有機ＥＬ素子２１は寄生容量を持っており、当該寄生容量と補助容量２５を合成容量Ｃｓｕｂとして図示している。
【００５２】
図４のタイミングチャートでは、時間軸を共通にして、１Ｈ（Ｈは水平走査時間）における走査線３１（３１−１〜３１−ｍ）の電位（走査信号）ＷＳの変化、電源供給線３２（３２−１〜３２−ｍ）の電位ＤＳの変化、駆動トランジスタ２２のゲート電位Ｖｇおよびソース電位Ｖｓの変化を表している。また、走査線３１の電位（走査信号）ＷＳの波形を一点鎖線で示し、電源供給線３２の電位ＤＳを点線で示すことで、両者を識別できるようにしている。
【００５３】
＜発光期間＞
図４のタイミング波形図において、時刻ｔ１以前は有機ＥＬ素子２１が発光状態にある（発光期間）。この発光期間では、電源供給線３２の電位ＤＳが高電位Ｖｃｃｐ（第１電位）にあり、また、書き込みトランジスタ２３が非導通状態にある。このとき、駆動トランジスタ２２は飽和領域で動作するように設定されているために、図５（Ａ）に示すように、電源供給線３２から駆動トランジスタ２２を通して当該駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓに応じた駆動電流（ドレイン−ソース間電流）Ｉｄｓが有機ＥＬ素子２１に供給される。よって、有機ＥＬ素子２１が駆動電流Ｉｄｓの電流値に応じた輝度で発光する。
【００５４】
＜閾値補正準備期間＞
そして、時刻ｔ１になると、線順次走査の新しいフィールドに入り、図５（Ｂ）に示すように、電源供給線３２の電位ＤＳが第１電位（以下、「高電位」と記述する）Ｖｃｃｐから、信号線３３のオフセット電圧Ｖｏｆｓ−Ｖｔｈよりも十分に低い第２電位（以下、「低電位」と記述する）Ｖｉｎｉに切り替わる。
【００５５】
ここで、有機ＥＬ素子２１の閾値電圧をＶｅｌ、共通電源供給線３４の電位をＶｃａｔｈとするとき、低電位ＶｉｎｉをＶｉｎｉ＜Ｖｅｌ＋Ｖｃａｔｈとすると、駆動トランジスタ２２のソース電位Ｖｓが低電位Ｖｉｎｉにほぼ等しくなるために、有機ＥＬ素子２１は逆バイアス状態となって消光する。
【００５６】
次に、時刻ｔ２で走査線３１の電位ＷＳが低電位側から高電位側に遷移することで、図５（Ｃ）に示すように、書き込みトランジスタ２３が導通状態となる。このとき、水平駆動回路６０から信号線３３に対してオフセット電圧Ｖｏｆｓが供給されているために、駆動トランジスタ２２のゲート電位Ｖｇがオフセット電圧Ｖｏｆｓになる。また、駆動トランジスタ２２のソース電位Ｖｓは、オフセット電圧Ｖｏｆｓよりも十分に低い電位Ｖｉｎｉにある。
【００５７】
このとき、駆動トランジスタ２２のゲート−ソース間電圧ＶｇｓはＶｏｆｓ−Ｖｉｎｉとなる。ここで、Ｖｏｆｓ−Ｖｉｎｉが駆動トランジスタ２２の閾値電圧Ｖｔｈよりも大きくないと、後述する閾値補正動作を行うことができないために、Ｖｏｆｓ−Ｖｉｎｉ＞Ｖｔｈなる電位関係に設定する必要がある。
【００５８】
このように、駆動トランジスタ２２のゲート電位Ｖｇをオフセット電圧Ｖｏｆｓに、ソース電位Ｖｓを低電位Ｖｉｎｉにそれぞれ固定して（確定させて）初期化する動作が閾値補正準備の動作である。
【００５９】
＜閾値補正期間＞
次に、時刻ｔ３で、図５（Ｄ）に示すように、電源供給線３２の電位ＤＳが低電位Ｖｉｎｉから高電位Ｖｃｃｐに切り替わると、駆動トランジスタ２２のソース電位Ｖｓが上昇を開始する。やがて、駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓが当該駆動トランジスタ２２の閾値電圧Ｖｔｈに収束し、当該閾値電圧Ｖｔｈに相当する電圧が保持容量２４に保持される。
【００６０】
ここでは、便宜上、閾値電圧Ｖｔｈを検出して当該閾値電圧Ｖｔｈに相当する電圧を保持容量２４に保持する期間を閾値補正期間と呼んでいる。なお、この閾値補正期間において、電流が専ら保持容量２４側に流れ、有機ＥＬ素子２１側には流れないようにするために、有機ＥＬ素子２１がカットオフ状態となるように共通電源供給線３４の電位Ｖｃａｔｈを設定しておくこととする。
【００６１】
次に、時刻ｔ４で走査線３１の電位ＷＳが低電位側に遷移することで、図６（Ａ）に示すように、書き込みトランジスタ２３が非導通状態となる。このとき、駆動トランジスタ２２のゲート電極がフローティング状態になるが、ゲート−ソース間電圧Ｖｇｓが駆動トランジスタ２２の閾値電圧Ｖｔｈに等しいために、当該駆動トランジスタ２２はカットオフ状態にある。したがって、駆動トランジスタ２２にドレイン−ソース間電流Ｉｄｓは流れない。
【００６２】
＜書き込み期間／移動度補正期間＞
次に、時刻ｔ５で、図６（Ｂ）に示すように、信号線３３の電位がオフセット電圧Ｖｏｆｓから映像信号の信号電圧Ｖｓｉｇに切り替わる。続いて、時刻ｔ６で、走査線３１の電位ＷＳが高電位側に遷移することで、図６（Ｃ）に示すように、書き込みトランジスタ２３が導通状態になって映像信号の信号電圧Ｖｓｉｇをサンプリングして画素２０内に書き込む。
【００６３】
この書き込みトランジスタ２３による信号電圧Ｖｓｉｇの書き込みにより、駆動トランジスタ２２のゲート電位Ｖｇが信号電圧Ｖｓｉｇとなる。そして、映像信号の信号電圧Ｖｓｉｇによる駆動トランジスタ２２の駆動の際に、当該駆動トランジスタ２２の閾値電圧Ｖｔｈが保持容量２４に保持された閾値電圧Ｖｔｈに相当する電圧と相殺されることによって閾値補正が行われる。閾値補正の原理の詳細については後述する。
【００６４】
このとき、有機ＥＬ素子２１は始めカットオフ状態（ハイインピーダンス状態）にあるために、映像信号の信号電圧Ｖｓｉｇに応じて電源供給線３２から駆動トランジスタ２２に流れる電流（ドレイン−ソース間電流Ｉｄｓ）は有機ＥＬ素子２１に並列に接続された合成容量Ｃｓｕｂに流れ込み、よって当該合成容量Ｃｓｕｂの充電が開始される。
【００６５】
この合成容量Ｃｓｕｂの充電により、駆動トランジスタ２２のソース電位Ｖｓが時間の経過と共に上昇していく。このとき既に、駆動トランジスタ２２の閾値電圧Ｖｔｈの画素ごとのばらつきは補正されており、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓは当該駆動トランジスタ２２の移動度μに依存したものとなる。
【００６６】
やがて、駆動トランジスタ２２のソース電位ＶｓがＶｏｆｓ−Ｖｔｈ＋ΔＶの電位まで上昇すると、駆動トランジスタ２２のゲート‐ソース間電圧ＶｇｓはＶｓｉｇ−Ｖｏｆｓ＋Ｖｔｈ−ΔＶとなる。すなわち、ソース電位Ｖｓの上昇分ΔＶは、保持容量２４に保持された電圧（Ｖｓｉｇ−Ｖｏｆｓ＋Ｖｔｈ）から差し引かれるように、換言すれば、保持容量２４の充電電荷を放電するように作用し、負帰還がかけられたことになる。したがって、ソース電位Ｖｓの上昇分ΔＶは負帰還の帰還量となる。
【００６７】
このように、駆動トランジスタ２２に流れるドレイン−ソース間電流Ｉｄｓを当該駆動トランジスタ２２のゲート入力に、即ちゲート‐ソース間電圧Ｖｇｓに負帰還することにより、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓの移動度μに対する依存性を打ち消す、即ち移動度μの画素ごとのばらつきを補正する移動度補正が行われる。
【００６８】
より具体的には、映像信号の信号電圧Ｖｓｉｇが高いほどドレイン−ソース間電流Ｉｄｓが大きくなるために、負帰還の帰還量（補正量）ΔＶの絶対値も大きくなる。したがって、発光輝度レベルに応じた移動度補正が行われる。
【００６９】
また、映像信号の信号電圧Ｖｓｉｇを一定とした場合、駆動トランジスタ２２の移動度μが大きいほど負帰還の帰還量ΔＶの絶対値も大きくなるために、画素ごとの移動度μのばらつきを取り除くことができる。移動度補正の原理の詳細については後述する。
【００７０】
＜発光期間＞
次に、時刻ｔ７で走査線３１の電位ＷＳが低電位側に遷移することで、図６（Ｄ）に示すように、書き込みトランジスタ２３が非導通状態となる。これにより、駆動トランジスタ２２のゲート電極は信号線３３から切り離されてフローティング状態になる。
【００７１】
ここで、駆動トランジスタ２２のゲート電極がフローティング状態にあるときは、駆動トランジスタ２２のゲート−ソース間に保持容量２４が接続されていることにより、駆動トランジスタ２２のソース電位Ｖｓが変動すると、当該ソース電位Ｖｓの変動に連動して(追従して）駆動トランジスタ２２のゲート電位Ｖｇも変動する。これが保持容量２４によるブートストラップ動作である。
【００７２】
駆動トランジスタ２２のゲート電極がフローティング状態になり、それと同時に、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓが有機ＥＬ素子２１に流れ始めることにより、有機ＥＬ素子２１のアノード電位は、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓに応じて上昇する。
【００７３】
有機ＥＬ素子２１のアノード電位の上昇は、即ち駆動トランジスタ２２のソース電位Ｖｓの上昇に他ならない。駆動トランジスタ２２のソース電位Ｖｓが上昇すると、保持容量２４のブートストラップ動作により、駆動トランジスタ２２のゲート電位Ｖｇも連動して上昇する。
【００７４】
このとき、ブートストラップゲインが１００％（理想値）であると仮定した場合、ゲート電位Ｖｇの上昇量はソース電位Ｖｓの上昇量に等しくなる。故に、発光期間中駆動トランジスタ２２のゲート‐ソース間電圧ＶｇｓはＶｓｉｇ−Ｖｏｆｓ＋Ｖｔｈ−ΔＶで一定に保持される。そして、時刻ｔ８で信号線３３の電位が映像信号の信号電圧Ｖｓｉｇからオフセット電圧Ｖｏｆｓに切り替わる。
【００７５】
（閾値補正の原理）
ここで、駆動トランジスタ２２の閾値補正の原理について説明する。駆動トランジスタ２２は、飽和領域で動作するように設計されているために定電流源として動作する。これにより、有機ＥＬ素子２１には駆動トランジスタ２２から、次式（１）で与えられる一定のドレイン−ソース間電流（駆動電流）Ｉｄｓが供給される。
Ｉｄｓ＝（１／２）・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−Ｖｔｈ）2     ……（１）
ここで、Ｗは駆動トランジスタ２２のチャネル幅、Ｌはチャネル長、Ｃｏｘは単位面積当たりのゲート容量である。
【００７６】
図７に、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓ対ゲート−ソース間電圧Ｖｇｓの特性を示す。
【００７７】
この特性図に示すように、駆動トランジスタ２２の閾値電圧Ｖｔｈの画素ごとのばらつきに対する補正を行わないと、閾値電圧ＶｔｈがＶｔｈ１のとき、ゲート−ソース間電圧Ｖｇｓに対応するドレイン−ソース間電流ＩｄｓがＩｄｓ１になる。
【００７８】
これに対して、閾値電圧ＶｔｈがＶｔｈ２（Ｖｔｈ２＞Ｖｔｈ１）のとき、同じゲート−ソース間電圧Ｖｇｓに対応するドレイン−ソース間電流ＩｄｓがＩｄｓ２（Ｉｄｓ２＜Ｉｄｓ）になる。すなわち、駆動トランジスタ２２の閾値電圧Ｖｔｈが変動すると、ゲート−ソース間電圧Ｖｇｓが一定であってもドレイン−ソース間電流Ｉｄｓが変動する。
【００７９】
一方、上記構成の画素（画素回路）２０では、先述したように、発光時の駆動トランジスタ２２のゲート−ソース間電圧ＶｇｓがＶｓｉｇ−Ｖｏｆｓ＋Ｖｔｈ−ΔＶであるために、これを式（１）に代入すると、ドレイン−ソース間電流Ｉｄｓは、
Ｉｄｓ＝（１／２）・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｓｉｇ−Ｖｏｆｓ−ΔＶ）2 
……（２）
で表される。
【００８０】
すなわち、駆動トランジスタ２２の閾値電圧Ｖｔｈの項がキャンセルされており、駆動トランジスタ２２から有機ＥＬ素子２１に供給されるドレイン−ソース間電流Ｉｄｓは、駆動トランジスタ２２の閾値電圧Ｖｔｈに依存しない。その結果、駆動トランジスタ２２の製造プロセスのばらつきや経時変化により、駆動トランジスタ２２の閾値電圧Ｖｔｈが画素ごとに変動しても、ドレイン−ソース間電流Ｉｄｓが変動しないために、有機ＥＬ素子２１の発光輝度を一定に保つことができる。
【００８１】
（移動度補正の原理）
次に、駆動トランジスタ２２の移動度補正の原理について説明する。図８に、駆動トランジスタ２２の移動度μが相対的に大きい画素Ａと、駆動トランジスタ２２の移動度μが相対的に小さい画素Ｂとを比較した状態で特性カーブを示す。駆動トランジスタ２２をポリシリコン薄膜トランジスタなどで構成した場合、画素Ａや画素Ｂのように、画素間で移動度μがばらつくことは避けられない。
【００８２】
画素Ａと画素Ｂで移動度μにばらつきがある状態で、例えば両画素Ａ，Ｂに同レベルの映像信号の信号電圧Ｖｓｉｇを書き込んだ場合に、何ら移動度μの補正を行わないと、移動度μの大きい画素Ａに流れるドレイン−ソース間電流Ｉｄｓ１′と移動度μの小さい画素Ｂに流れるドレイン−ソース間電流Ｉｄｓ２′との間には大きな差が生じてしまう。このように、移動度μの画素ごとのばらつきに起因してドレイン−ソース間電流Ｉｄｓに画素間で大きな差が生じると、画面のユニフォーミティが損なわれることになる。
【００８３】
ここで、先述した式（１）のトランジスタ特性式から明らかなように、移動度μが大きいとドレイン−ソース間電流Ｉｄｓが大きくなる。したがって、負帰還における帰還量ΔＶは移動度μが大きくなるほど大きくなる。図８に示すように、移動度μの大きな画素Ａの帰還量ΔＶ１は、移動度の小さな画素Ｖの帰還量ΔＶ２に比べて大きい。
【００８４】
そこで、移動度補正動作によって駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓを映像信号の信号電圧Ｖｓｉｇ側に負帰還させることにより、移動度μが大きいほど負帰還が大きくかかることになるために、移動度μの画素ごとのばらつきを抑制することができる。
【００８５】
具体的には、移動度μの大きな画素Ａで帰還量ΔＶ１の補正をかけると、ドレイン−ソース間電流ＩｄｓはＩｄｓ１′からＩｄｓ１まで大きく下降する。一方、移動度μの小さな画素Ｂの帰還量ΔＶ２は小さいために、ドレイン−ソース間電流ＩｄｓはＩｄｓ２′からＩｄｓ２までの下降となり、それ程大きく下降しない。結果的に、画素Ａのドレイン−ソース間電流Ｉｄｓ１と画素Ｂのドレイン−ソース間電流Ｉｄｓ２とはほぼ等しくなるために、移動度μの画素ごとのばらつきが補正される。
【００８６】
以上をまとめると、移動度μの異なる画素Ａと画素Ｂがあった場合、移動度μの大きい画素Ａの帰還量ΔＶ１は移動度μの小さい画素Ｂの帰還量ΔＶ２に比べて大きくなる。つまり、移動度μが大きい画素ほど帰還量ΔＶが大きく、ドレイン−ソース間電流Ｉｄｓの減少量が大きくなる。
【００８７】
したがって、駆動トランジスタ２２のドレイン−ソース間電流Ｉｄｓを映像信号の信号電圧Ｖｓｉｇ側に負帰還させることにより、移動度μの異なる画素のドレイン−ソース間電流Ｉｄｓの電流値が均一化される。その結果、移動度μの画素ごとのばらつきを補正することができる。
【００８８】
ここで、図２に示した画素（画素回路）２０において、閾値補正、移動度補正の有無による映像信号の信号電位（サンプリング電位）Ｖｓｉｇと駆動トランジスタ２２のドレイン・ソース間電流Ｉｄｓとの関係について図９を用いて説明する。
【００８９】
図９において、（Ａ）は閾値補正および移動度補正を共に行わない場合、（Ｂ）は移動度補正を行わず、閾値補正のみを行った場合、（Ｃ）は閾値補正および移動度補正を共に行った場合をそれぞれ示している。図９（Ａ）に示すように、閾値補正および移動度補正を共に行わない場合には、閾値電圧Ｖｔｈおよび移動度μの画素Ａ，Ｂごとのばらつきに起因してドレイン・ソース間電流Ｉｄｓに画素Ａ，Ｂ間で大きな差が生じることになる。
【００９０】
これに対して、閾値補正のみを行った場合は、図９（Ｂ）に示すように、当該閾値補正によってドレイン−ソース間電流Ｉｄｓのばらつきをある程度低減できるものの、移動度μの画素Ａ，Ｂごとのばらつきに起因する画素Ａ，Ｂ間でのドレイン−ソース間電流Ｉｄｓの差は残る。
【００９１】
そして、閾値補正および移動度補正を共に行うことにより、図９（Ｃ）に示すように、閾値電圧Ｖｔｈおよび移動度μの画素Ａ，Ｂごとのばらつきに起因する画素Ａ，Ｂ間でのドレイン−ソース間電流Ｉｄｓの差をほぼ無くすことができるために、どの階調においても有機ＥＬ素子２１の輝度ばらつきは発生せず、良好な画質の表示画像を得ることができる。
【００９２】
また、図２に示した画素２０は、閾値補正および移動度補正の各補正機能に加えて、先述したブートストラップ機能を備えていることで、次のような作用効果を得ることができる。
【００９３】
すなわち、有機ＥＬ素子２１のＩ−Ｖ特性が経時変化し、これに伴って駆動トランジスタ２２のソース電位Ｖｓが変化したとしても、保持容量２４によるブートストラップ動作により、駆動トランジスタ２２のゲート−ソース間電位Ｖｇｓが一定に維持されるため、有機ＥＬ素子２１に流れる電流は変化しない。したがって、有機ＥＬ素子２１の発光輝度も一定に保たれるために、有機ＥＬ素子２１のＩ−Ｖ特性が経時変化しても、それに伴う輝度劣化のない画像表示を実現できる。
【００９４】
（フローティング期間でのリーク量のばらつきに伴う問題点）
ところで、２Ｔｒ＋Ｃの画素回路を有する有機ＥＬ表示装置１０においては、上述した回路動作の説明から明らかなように、閾値補正期間、即ち駆動トランジスタ２２の閾値電圧Ｖｔｈを検出して保持容量２４に保持する期間が終了した後は、書き込みトランジスタ２３が非導通状態になる。これにより、駆動トランジスタ２２のゲート電極がフローティング状態になる。
【００９５】
このとき、駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓが保持容量２４に保持された閾値電圧Ｖｔｈに等しいために、当該駆動トランジスタ２２はカットオフ状態にあり、駆動トランジスタ２２にドレイン−ソース間電流Ｉｄｓが流れない。ただし、先述したように、これは理想状態での話しである。
【００９６】
実動作では、駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈ以下でも微小なリーク電流が駆動トランジスタ２２に流れる。このように、駆動トランジスタ２２のゲート電極のフローティング期間において、駆動トランジスタ２２にリーク電流が流れることにより、図１０に示すように、ブートストラップ動作と同様の現象によって駆動トランジスタ２２のソース電位Ｖｓが上昇し、当該ソース電位Ｖｓの上昇に連動してゲート電位Ｖｇも上昇する。
【００９７】
ここで、上述した回路動作の説明から明らかなように、閾値電圧Ｖｔｈの検出期間である閾値補正期間は、駆動トランジスタ２２に供給する電源電位ＤＳの低電位Ｖｉｎｉから高電位Ｖｃｃｐへの切り替えタイミング（時刻ｔ３）と、書き込みトランジスタ２３を非導通状態にするタイミング（時刻ｔ４）で決まる。
【００９８】
この閾値補正期間（ｔ３−ｔ４）がばらつくと、当該閾値補正期間後の駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓがばらつき、この後のリークに伴うソース電位Ｖｓおよびゲート電位Ｖｇの変動のばらつきによりゲート−ソース間電圧Ｖｇｓのばらつきが大きくなるため、このばらつきが発光時にスジムラとなって認識される。
【００９９】
また、表示装置の高精細化が進み、多画素化に伴って１Ｈ期間が短くなるほど、閾値補正期間が短くなる。これにより、閾値電圧Ｖｔｈのばらつきを持ったまま駆動トランジスタ２２にリーク電流が流れた場合、いっそう、リークに起因する駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓのばらつきが顕著になる。その結果、スジムラがさらに悪化し、画質の低下を招くことが懸念される。
【０１００】
（本実施形態の特徴部分）
そこで、本実施形態では、走査線電位（走査信号）ＷＳを出力する書き込み走査回路４０および電源供給線電位ＤＳを出力する電源供給走査回路５０の少なくとも一方の走査回路の最終段バッファ（その詳細については後述する）の電源電圧としてパルス状に遷移する（立ち下がる／立ち上がる）電源電圧を用い、当該電源電圧の遷移タイミングで閾値補正期間（閾値電圧Ｖｔｈの検出期間）の開始タイミングおよび終了タイミングの少なくとも一方を決めることを特徴としている。
【０１０１】
［実施例］
以下に、電源電圧の遷移タイミングで閾値補正期間の開始タイミングおよび終了タイミングの少なくとも一方を決めるための具体的な実施例について説明する。
【０１０２】
（実施例１）
図１１は、実施例１に係る書き込み走査回路４０の構成例を示すブロック図である。図１１に示すにように、書き込み走査回路４０は、シフトレジスタ４１、ロジック回路４２および各画素行ごとに複数段のバッファからなる出力回路４３によって構成され、画素アレイ部３０の各画素２０を駆動する駆動部として表示パネル７０上に実装されている。
【０１０３】
書き込み走査回路４０には、表示パネル７０の外部に設けられた制御基板８０から例えばフレキシブルケーブル９０を介してタイミング信号や電源電圧が供給される。具体的には、制御基板８０上には、タイミング発生回路８１、Ｖｄｄ１電源回路８２およびＶｄｄ２電源回路８３等が設けられている。
【０１０４】
タイミング発生回路８１は、シフトレジスタ４１の動作の基準となるクロックパルスＣＫと、シフトレジスタ４１のシフト動作の開始を指令するスタートパルスＳＴを生成してシフトレジスタ４１に供給するとともに、走査信号ＷＳのパルス幅を決めるイネーブルパルスＥＮを生成してロジック回路４２に供給する。
【０１０５】
Ｖｄｄ１電源回路８２は、直流の電源電圧Ｖｄｄ１を発生する。この電源電圧Ｖｄｄ１は、フレキシブルケーブル９０を介してシフトレジスタ４１、ロジック回路４２および出力回路４３の最終段のバッファ４３１を除く各バッファに、それらの正側の電源電圧として供給される。
【０１０６】
ここでは図示を省略しているが、直流の電源電圧Ｖｓｓを発生するＶｓｓ電源回路も制御基板８０上に設けられることになり、当該Ｖｓｓ電源回路からフレキシブルケーブル９０を介して電源電圧Ｖｓｓが、シフトレジスタ４１、ロジック回路４２および出力回路４３の各バッファに、それらの負側の電源電圧として供給される。
【０１０７】
Ｖｄｄ２電源回路８３は、例えばイネーブルパルスＥＮに同期してパルス状に立ち下がる電源電圧Ｖｄｄ２を発生する。この電源電圧Ｖｄｄ２は、好ましくは電源電圧Ｖｄｄ１よりも電圧値が高く設定され、出力回路４３の最終段のバッファ４３１に、その正側の電源電圧として行単位で供給される。この電源電圧Ｖｄｄ２の立ち下がりをパルス状にして、最終段のバッファ４３１に供給する点が本実施例の特徴とするところである。
【０１０８】
＜出力回路の回路構成＞
図１２は、ある画素行の出力回路４３の構成の一例を示す回路図である。ここでは、最終段のバッファ４３１とその前段のバッファ４３２の２段構成の出力回路を例に挙げて示しているが、２段構成に限られるものではない。
【０１０９】
最終段バッファ４３１は、ゲート電極同士およびドレイン電極同士がそれぞれ共通に接続されたＰチャネルＭＯＳトランジスタＰ１１およびＮチャネルＭＯＳトランジスタＮ１１からなるＣＭＯＳインバータ構成となっている。そして、ＭＯＳトランジスタＰ１１のソース電極にパルス状に立ち下がる電源電圧Ｖｄｄ２が与えられ、ＭＯＳトランジスタＮ１１のソース電極に直流の電源電圧Ｖｓｓが与えられる。
【０１１０】
前段のバッファ４３２は、ゲート電極同士およびドレイン電極同士がそれぞれ共通に接続されたＰチャネルＭＯＳトランジスタＰ１２およびＮチャネルＭＯＳトランジスタＮ１２からなるＣＭＯＳインバータ構成となっている。そして、ＭＯＳトランジスタＰ１２のソース電極に直流の電源電圧Ｖｄｄ１が与えられ、ＭＯＳトランジスタＮ１２のソース電極に直流の電源電圧Ｖｓｓが与えられる。
【０１１１】
＜出力回路の回路動作＞
次に、上記構成の出力回路４３の回路動作について、図１３のタイミング波形図を用いて説明する。
【０１１２】
出力回路４３において、前段のバッファ４３２には、シフトレジスタ４１から出力されるシフトパルスがロジック回路４２を経由し、時刻ｔ１１で立ち上がり、時刻ｔ１３で立ち下がる入力パルスＡとして入力される。この入力パルスＡは、シフトレジスタ４１やロジック回路４２の回路部分を通過することでその立ち上がりおよび立ち下がりの波形になまりが生じ、緩やかな応答速度にて立ち上がり、緩やかな応答速度にて立ち下がる。
【０１１３】
入力パルスＡは、前段のバッファ４３２で極性反転され、さらに最終段バッファ４３１で極性反転されて出力パルスＢとなる。このとき、最終段バッファ４３１にはその正側の電源電圧として、その前段側の電源電圧Ｖｄｄ１と異なる電源電圧Ｖｄｄ２が、制御基板８０上に設けられたＶｄｄ２電源回路８３からフレキシブルゲーブル９０を介して印加されている。
【０１１４】
電源電圧Ｖｄｄ２は、パルス状の立ち下がり特性を持ち、時刻ｔ１２で急峻に立ち下がる。この電源電圧Ｖｄｄ２は、表示パネル７０上のいかなる回路部分をも通過していないことから遅延が生じなく、立ち下がり波形が急峻であるために、入力パルスＡのように、シフトレジスタ４１やロジック回路４２の回路部分を通過することによって立ち下がり波形になまりが生じるようなことはない。
【０１１５】
このように立ち下がり波形が急峻な電源電圧Ｖｄｄ２を最終段バッファ４３１の正側の電源電圧として用いることで、出力パルスＢの立ち下がり速度は、電源電圧Ｖｄｄ２の立ち下がり速度で決まるために、その立ち下がり波形は急峻となる。なお、出力パルスＢの立ち上がりは、入力パルスＡの立ち上がりで決まるために、その立ち上がり波形は緩やかである。この出力パルスＢは走査線電位（走査信号）ＷＳとして、対応する画素行の各画素２０における書き込みトランジスタ２３のゲート電極に印加される。
【０１１６】
上述したように、書き込み走査回路４０における出力回路４３の最終段バッファ４３１の正側電源を前段側の回路部分と分離し、その電源電圧として例えばイネーブルパルスＥＮに同期してパルス状（矩形波）に立ち下がる電源電圧Ｖｄｄ２を用い、当該電源電圧Ｖｄｄ２の立ち下がりで出力パルスＢ、即ち走査線電位ＷＳを立ち下げることにより、電源電圧Ｖｄｄ２の立ち下がりが急峻であるために、正側電源を前段側と共通にし、入力パルスＡの立ち下がりで走査線電位ＷＳを立ち下げる場合よりも、当該走査線電位ＷＳの立ち下がりの応答速度を速くすることができる。
【０１１７】
先述したように、閾値補正期間は、電源供給線電位ＤＳの低電位Ｖｉｎｉから高電位Ｖｃｃｐへの立ち上がりタイミングと、走査線電位（走査信号）ＷＳの立ち下がりタイミングによって定義されている。そして、この閾値補正期間のばらつきは、書き込み走査回路４０および電源供給走査回路５０の画素行に対応する段ごとのばらつきやトランジェントのなまり具合によるばらつきによって生じている。
【０１１８】
したがって、少なくとも、走査線電位ＷＳの立ち下がりの応答速度を速くすることにより、当該応答速度が速くなる分だけ閾値補正期間の書き込み走査回路４０の段ごとのばらつきを抑えることができるため、当該ばらつきに起因する駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓのばらつきを抑えることができる。
【０１１９】
これにより、閾値補正期間のばらつきに起因するスジムラを抑えることができるため、表示画像のより高画質化を図ることができるとともに、表示装置の高精細化に伴って１Ｈ期間が短くなり、閾値補正期間が短くなったとしてもこれに対応できる、即ち閾値補正期間のばらつきに起因するスジムラを抑えることができる。
【０１２０】
因みに、最終段バッファ４３１の正側電源を前段側の回路部分と分離せずに、最終段バッファ４３１の正側電源に直流の電源電圧Ｖｄｄ１を供給する構成を採った場合、出力パルスＢの立ち下がり速度はＮチャネルＭＯＳトランジスタＮ１１のサイズで律則される。しかし、書き込み走査回路４０は狭スペースに配置されることから、ＮチャネルＭＯＳトランジスタＮ１１のサイズを大きくするにも限界があるために、出力パルスＢの立ち下がり速度τを上げるにも限界があり、例えばτ＝２００ｎｓ程度となる。
【０１２１】
これに対して、最終段バッファ４３１の正側電源に印加される電源電圧Ｖｄｄ２としては、その立ち下がり速度τを１００ｎｓ以下に設定することが可能である。そして、出力パルスＢの立ち下がり速度がＮチャネルＭＯＳトランジスタＮ１１のサイズで律則されるのではなく、パルス状の電源電圧Ｖｄｄ２の立ち下がり速度となるために、出力パルスＢの立ち下がり速度も１００ｎｓ以下に高速化できる。
【０１２２】
（実施例２）
図１４は、実施例１に係る電源供給走査回路５０の構成例を示すブロック図であり、図中、図１１と同等部分には同一符号を付して示している。図１４に示すにように、電源供給走査回路５０は、シフトレジスタ５１、ロジック回路５２および各画素行ごとに複数段のバッファからなる出力回路５３によって構成され、画素アレイ部３０の各画素２０を駆動する駆動部として表示パネル７０上に実装されている。
【０１２３】
電源供給走査回路５０には、表示パネル７０の外部に設けられた制御基板８０から例えばフレキシブルケーブル９０を介してタイミング信号や電源電圧が供給される。具体的には、制御基板８０上には、先述したタイミング発生回路８１およびＶｄｄ１電源回路８２に加えて、Ｖｃｃｐ電源回路８４およびＶｉｎｉ電源回路８５等が設けられている。
【０１２４】
タイミング発生回路８１は、シフトレジスタ５１の動作の基準となるクロックパルスＣＫと、シフトレジスタ５１のシフト動作の開始を指令するスタートパルスＳＴを生成してシフトレジスタ５１に供給するとともに、電源供給線電位ＤＳのパルス幅を決めるイネーブルパルスＥＮを生成してロジック回路５２に供給する。
【０１２５】
Ｖｄｄ１電源回路８２は、直流の電源電圧Ｖｄｄ１を発生する。この電源電圧Ｖｄｄ１は、フレキシブルケーブル９０を介してシフトレジスタ５１、ロジック回路５２および出力回路５３の最終段のバッファ５３１を除く各バッファに、それらの正側の電源電圧として供給される。
【０１２６】
ここでは図示を省略しているが、直流の電源電圧Ｖｓｓを発生するＶｓｓ電源回路も制御基板８０上に設けられることになり、当該Ｖｓｓ電源回路からフレキシブルケーブル９０を介して電源電圧Ｖｓｓが、シフトレジスタ５１、ロジック回路５２および出力回路５３の最終段のバッファ５３１を除く各バッファに、それらの負側の電源電圧として供給される。
【０１２７】
Ｖｃｃｐ電源回路８４は、例えばイネーブルパルスＥＮに同期してパルス状に立ち上がる電源電圧（第１電位）Ｖｃｃｐを発生する。この電源電圧Ｖｃｃｐは、電源電圧Ｖｄｄ１よりも電圧値が高く設定され、出力回路５３の最終段のバッファ５３１に、その正側の電源電圧として行単位で供給される。この電源電圧Ｖｃｃｐの立ち上がりをパルス状にして、最終段のバッファ５３１に供給する点が本実施例の特徴とするところである。
【０１２８】
Ｖｉｎｉ電源回路８５は、オフセット電圧Ｖｏｆｓよりも低い電位、例えばＶｏｆｓ−Ｖｔｈよりも低い電位、好ましくはＶｏｆｓ−Ｖｔｈよりも十分に低い電位に設定された電源電圧（第２電位）Ｖｉｎｉを発生し、出力回路５３の最終段のバッファ５３１に、その負側の電源電圧として各行共通に供給される。
【０１２９】
＜出力回路の回路構成＞
図１５は、ある画素行の出力回路５３の構成の一例を示す回路図である。ここでは、最終段のバッファ５３１とその前段のバッファ５３２の２段構成の出力回路を例に挙げて示しているが、２段構成に限られるものではない。
【０１３０】
最終段バッファ５３１は、ゲート電極同士およびドレイン電極同士がそれぞれ共通に接続されたＰチャネルＭＯＳトランジスタＰ２１およびＮチャネルＭＯＳトランジスタＮ２１１からなるＣＭＯＳインバータ構成となっている。そして、ＭＯＳトランジスタＰ２１のソース電極にパルス状に立ち上がる電源電圧Ｖｃｃｐが与えられ、ＭＯＳトランジスタＮ１１のソース電極に直流の電源電圧Ｖｉｎｉが与えられる。
【０１３１】
前段のバッファ５３２は、ゲート電極同士およびドレイン電極同士がそれぞれ共通に接続されたＰチャネルＭＯＳトランジスタＰ２２およびＮチャネルＭＯＳトランジスタＮ２２からなるＣＭＯＳインバータ構成となっている。そして、ＭＯＳトランジスタＰ２２のソース電極に直流の電源電圧Ｖｄｄ１が与えられ、ＭＯＳトランジスタＮ２２のソース電極に直流の電源電圧Ｖｓｓが与えられる。
【０１３２】
＜出力回路の回路動作＞
次に、上記構成の出力回路５３の回路動作について、図１６のタイミング波形図を用いて説明する。
【０１３３】
出力回路５３において、前段のバッファ５３２には、シフトレジスタ５１から出力されるシフトパルスがロジック回路５２を経由し、時刻ｔ２１で立ち下がり、時刻ｔ２３で立ち上がる入力パルスＣとして入力される。この入力パルスＣは、シフトレジスタ５１やロジック回路５２の回路部分を通過することでその立ち下がりおよび立ち上がりの波形になまりが生じ、緩やかな応答速度にて立ち下がり、緩やかな応答速度にて立ち上がる。
【０１３４】
入力パルスＣは、前段のバッファ５３２で極性反転され、さらに最終段バッファ５３１で極性反転されて出力パルスＤとなる。このとき、最終段バッファ５３１にはその正側の電源電圧として電源電圧Ｖｃｃｐが、その負側の電源電圧として電源電圧Ｖｉｎｉが、制御基板８０上に設けられたＶｃｃｐ電源回路８４およびＶｉｎｉ電源回路８５からフレキシブルゲーブル９０を介して印加されている。
【０１３５】
ここで、電源電圧Ｖｃｃｐは、パルス状の立ち上がり特性を持ち、時刻ｔ２２で急峻に立ち上がる。この電源電圧Ｖｃｃｐは、表示パネル７０上のいかなる回路部分をも通過していないことから遅延が生じなく、立ち上がり波形が急峻であるために、入力パルスＣのように、シフトレジスタ５１やロジック回路５２の回路部分を通過することによって立ち上がり波形になまりが生じるようなことはない。
【０１３６】
このように立ち上がり波形が急峻な電源電圧Ｖｃｃｐを最終段バッファ５３１の正側の電源電圧として用いることで、出力パルスＤの立ち上がり速度は、電源電圧Ｖｃｃｐの立ち上がり速度で決まるために、その立ち上がり波形は急峻となる。なお、出力パルスＤの低電位は電源電圧Ｖｉｎｉである。この出力パルスＤは、電源供給線電位ＤＳとして、対応する画素行の各画素２０における駆動トランジスタ２２のドレイン電極に印加される。
【０１３７】
上述したように、電源供給走査回路５０における出力回路５３の最終段バッファ５３１の正側電源を前段側の回路部分と分離し、その電源電圧として例えばイネーブルパルスＥＮに同期してパルス状（矩形波）に立ち上がる電源電圧Ｖｃｃｐを用いて、当該電源電圧Ｖｃｃｐの立ち上がりで出力パルスＤ、即ち電源供給線電位ＤＳを低電位Ｖｉｎｉから高電位Ｖｃｃｐへ立ち上げることにより、電源電圧Ｖｃｃｐの立ち上がりが急峻であるために、正側電源を前段側に共通にし、入力パルスＣの立ち上がりで電源供給線電位ＤＳを立ち上げる場合よりも、当該電源供給線電位ＤＳの立ち上がりの応答速度を速くすることができる。
【０１３８】
先述したように、閾値補正期間は、電源供給線電位ＤＳの低電位Ｖｉｎｉから高電位Ｖｃｃｐへの立ち上がりタイミングと、走査線電位（走査信号）ＷＳの立ち下がりタイミングによって定義されることから、少なくとも、電源供給線電位ＤＳの立ち上がりの応答速度を速くすることにより、当該応答速度が速くなる分だけ閾値補正期間の電源供給走査回路５０の段ごとのばらつきを抑えることができるため、当該ばらつきに起因する駆動トランジスタ２２のゲート−ソース間電圧Ｖｇｓのばらつきを抑えることができる。
【０１３９】
これにより、閾値補正期間のばらつきに起因するスジムラを抑えることができるため、表示画像のより高画質化を図ることができるとともに、表示装置の高精細化に伴って１Ｈ期間が短くなり、閾値補正期間が短くなったとしてもこれに対応できる、即ち閾値補正期間のばらつきに起因するスジムラを抑えることができる。
【０１４０】
以上説明した各実施例では、走査線電位ＷＳおよび電源供給線電位ＤＳとして“Ｈ”レベルでアクティブとなる正論理の出力パルスＢ，Ｄを生成する場合を例に挙げて説明したが、“Ｌ”レベルでアクティブとなる負論理の出力パルスＢＸ，ＤＸを生成する場合にも同様に適用可能である。この場合は、出力回路４３，５３の最終段バッファ４３１，５３１の負側電源を他の回路部分と分離し、その電源電圧としてパルス状に立ち上がる電源電圧Ｖｓｓ２およびパルス状に立ち下がる電源電圧Ｖｉｎｉを用いることにより、負論理の出力パルスＢＸの立ち上がりおよび出力パルスＤＸの立ち下がりの各波形を急峻にし、これら遷移タイミングで決まる閾値補正期間のばらつきを抑えることができる。
【０１４１】
また、実施例１では、本発明を書き込み走査回路４０に適用して走査線電位ＷＳの立ち下がりの応答速度を速くする場合を、実施例２では本発明を電源供給走査回路５０に適用して電源供給線電位ＤＳの立ち上がりの応答速度を速くする場合をそれぞれ例に挙げて説明したが、本発明を書き込み走査回路４０および電源供給走査回路５０の双方に適用して走査線電位ＷＳの立ち下がりおよび電源供給線電位ＤＳの立ち上がりの各応答速度を速くするようにしても良いことは勿論である。
【０１４２】
このように、走査線電位ＷＳの立ち下がりおよび電源供給線電位ＤＳの立ち上がりの各応答速度を速くし、これら遷移タイミングで閾値補正期間の開始タイミングおよび終了タイミングを決めるようにすることで、閾値補正期間のばらつきをより確実に抑えることができるため、当該ばらつきに起因するスジムラを抑えることができ、よって、表示画像のより高画質化を図ることができる
【０１４３】
［変形例］
上記実施形態では、１Ｈ期間内において閾値補正、信号書き込みおよび移動度補正の各動作を実行する場合を前提として説明したが、閾値補正期間を十分に確保するために、図１６に示すように、閾値補正期間を複数Ｈに亘って分割して設定するいわゆる分割閾値補正の構成を採る有機ＥＬ表示装置に本発明を適用し、最初の閾値補正期間を決める走査線電位ＷＳの立ち下がりおよび電源供給線電位ＤＳの立ち上がりの少なくとも一方の応答速度を速くするようにしても、同様の作用効果を得ることができる。
【０１４４】
また、上記実施形態では、画素回路２０の電気光学素子として、有機ＥＬ素子を用いた有機ＥＬ表示装置に適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではなく、デバイスに流れる電流値に応じて発光輝度が変化する電流駆動型の電気光学素子（発光素子）を用いた表示装置全般に対して適用可能である。
【０１４５】
［適用例］
以上説明した本発明による表示装置は、一例として、図１８〜図２２に示す様々な電子機器、例えば、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置、ビデオカメラなど、電子機器に入力された映像信号、若しくは、電子機器内で生成した映像信号を、画像若しくは映像として表示するあらゆる分野の電子機器の表示装置に適用することが可能である。
【０１４６】
このように、あらゆる分野の電子機器の表示装置として本発明による表示装置を用いることにより、先述した実施形態の説明から明らかなように、本発明による表示装置は、駆動トランジスタの閾値電圧Ｖｔｈや移動度μの画素ごとのばらつきを確実に補正できるために、各種の電子機器において、良質な画像表示を行うことができる利点がある。
【０１４７】
なお、本発明による表示装置は、封止された構成のモジュール形状のものをも含む。例えば、画素アレイ部３０に透明なガラス等の対向部に貼り付けられて形成された表示モジュールが該当する。この透明な対向部には、カラーフィルタ、保護膜等、更には、上記した遮光膜が設けられてもよい。尚、表示モジュールには、外部から画素アレイ部への信号等を入出力するための回路部やＦＰＣ（フレキシブルプリントサーキット）等が設けられていてもよい。
【０１４８】
以下に、本発明が適用される電子機器の具体例について説明する。
【０１４９】
図１８は、本発明が適用されるテレビの外観を示す斜視図である。本適用例に係るテレビは、フロントパネル１０２やフィルターガラス１０３等から構成される映像表示画面部１０１を含み、その映像表示画面部１０１として本発明による表示装置を用いることにより作成される。
【０１５０】
図１９は、本発明が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。本適用例に係るデジタルカメラは、フラッシュ用の発光部１１１、表示部１１２、メニュースイッチ１１３、シャッターボタン１１４等を含み、その表示部１１２として本発明による表示装置を用いることにより作製される。
【０１５１】
図２０は、本発明が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。本適用例に係るノート型パーソナルコンピュータは、本体１２１に、文字等を入力するとき操作されるキーボード１２２、画像を表示する表示部１２３等を含み、その表示部１２３として本発明による表示装置を用いることにより作製される。
【０１５２】
図２１は、本発明が適用されるビデオカメラの外観を示す斜視図である。本適用例に係るビデオカメラは、本体部１３１、前方を向いた側面に被写体撮影用のレンズ１３２、撮影時のスタート／ストップスイッチ１３３、表示部１３４等を含み、その表示部１３４として本発明による表示装置を用いることにより作製される。
【０１５３】
図２２は、本発明が適用される携帯端末装置、例えば携帯電話機の外観を示す図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。本適用例に係る携帯電話機は、上側筐体１４１、下側筐体１４２、連結部（ここでは、ヒンジ部）１４３、ディスプレイ１４４、サブディスプレイ１４５、ピクチャーライト１４６、カメラ１４７等を含み、そのディスプレイ１４４やサブディスプレイ１４５として本発明による表示装置を用いることにより作製される。
【図面の簡単な説明】
【０１５４】
【図１】本発明の一実施形態に係る有機ＥＬ表示装置の構成の概略を示すシステム構成図である。
【図２】画素（画素回路）の具体的な構成例を示す回路図である。
【図３】画素の断面構造の一例を示す断面図である。
【図４】２Ｔｒ＋Ｃの画素構成の画素が２次元配置されてなる有機ＥＬ表示装置の基本的な回路動作の説明に供するタイミング波形図である。
【図５】２Ｔｒ＋Ｃの画素構成の画素回路の基本的な回路動作の説明図（その１）である。
【図６】２Ｔｒ＋Ｃの画素構成の画素回路の基本的な回路動作の説明図（その２）である。
【図７】駆動トランジスタの閾値電圧Ｖｔｈのばらつきに起因する課題の説明に供する特性図である。
【図８】駆動トランジスタの移動度μのばらつきに起因する課題の説明に供する特性図である。
【図９】閾値補正、移動度補正の有無による映像信号の信号電圧Ｖｓｉｇと駆動トランジスタのドレイン・ソース間電流Ｉｄｓとの関係の説明に供する特性図である。
【図１０】実動作におけるフローティング期間でのリーク量のばらつきに伴う問題点の説明に供するタイミング波形図である。
【図１１】実施例１に係る書き込み走査回路の構成例を示すブロック図である。
【図１２】書き込み走査回路における出力回路の構成の一例を示す回路図である。
【図１３】書き込み走査回路における出力回路の回路動作の説明に供するタイミング波形図である。
【図１４】実施例２に係る電源供給走査回路の構成例を示すブロック図である。
【図１５】電源供給走査回路における出力回路の構成の一例を示す回路図である。
【図１６】電源供給走査回路における出力回路の回路動作の説明に供するタイミング波形図である。
【図１７】分割閾値補正の場合のタイミング波形図である。
【図１８】本発明が適用されるテレビの外観を示す斜視図である。
【図１９】本発明が適用されるデジタルカメラの外観を示す斜視図であり、（Ａ）は表側から見た斜視図、（Ｂ）は裏側から見た斜視図である。
【図２０】本発明が適用されるノート型パーソナルコンピュータの外観を示す斜視図である。
【図２１】本発明が適用されるビデオカメラの外観を示す斜視図である。
【図２２】本発明が適用される携帯電話機の外観を示す図であり、（Ａ）は開いた状態での正面図、（Ｂ）はその側面図、（Ｃ）は閉じた状態での正面図、（Ｄ）は左側面図、（Ｅ）は右側面図、（Ｆ）は上面図、（Ｇ）は下面図である。
【符号の説明】
【０１５５】
１０…有機ＥＬ表示装置、２０…画素（画素回路）、２１…有機ＥＬ素子、２２…駆動トランジスタ、２３…書き込みトランジスタ、２４…保持容量、２５…補助容量、３０…画素アレイ部、３１（３１−１〜３１−ｍ）…走査線、３２（３２−１〜３２−ｍ）…電源供給線、３３（３３−１〜３３−ｎ）…信号線、３４…共通電源供給線、４０…書き込み走査回路、５０…電源供給走査回路、６０…水平駆動回路、７０…表示パネル、８０…制御基板、９０…フレキシブルケーブル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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