(57)【要約】【課題】複数の横型ＤＭＯＳ素子を備える構成において、ＥＳＤ耐量を向上できる半導体装置を提供する。【解決手段】ＬＤＭＯＳ素子を複数備えた半導体装置であって、半導体基板における複数のＬＤＭＯＳ素子の形成領域として、半導体層とともに、半導体層のウェル形成面とは反対の面上に、半導体層よりも不純物濃度の高い第１導電型の高濃度層が形成され、半導体基板におけるゲート電極形成面の裏面であって、少なくとも高濃度層の半導体層との境界とは反対の表面全面にドレイン電極が直接形成され、ドレイン電極と複数のドレイン領域とが、それぞれ電気的に接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の一部としての第１導電型の半導体層と、
前記半導体層の表層に形成された前記第１導電型とは逆の第２導電型のウェル領域と、
前記ウェル領域の表層に形成された第１導電型のソース領域と、
前記半導体層の表層に、前記ウェル領域とは離れて形成された第１導電型のドレイン領域と、
前記ソース領域と前記ドレイン領域との間で、前記ウェル領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記ウェル領域及び前記ソース領域上に形成されたソース電極と、
前記ドレイン領域と電気的に接続されたドレイン電極とを有する横型ＤＭＯＳ素子を複数備えた半導体装置であって、
前記半導体基板における前記複数の横型ＤＭＯＳ素子の形成領域として、前記半導体層とともに、前記半導体層のウェル形成面とは反対の面上に、前記半導体層よりも不純物濃度の高い第１導電型の高濃度層が形成され、
前記半導体基板におけるゲート電極形成面の裏面であって、少なくとも前記高濃度層の半導体層との境界とは反対の表面全面に前記ドレイン電極が直接形成され、
前記ドレイン電極と複数の前記ドレイン領域とが、それぞれ電気的に接続されていることを特徴とする半導体装置。
【請求項２】
前記半導体層に、前記半導体層よりも不純物濃度が高い第１導電型の接続領域が形成され、
前記接続領域及び前記高濃度層を介して、前記ドレイン電極と複数の前記ドレイン領域とが、それぞれ電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
１つの前記横型ＤＭＯＳ素子の形成領域において、前記接続領域と前記ウェル領域との対向距離が、前記ドレイン領域と前記ウェル領域との対向距離よりも長いことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記半導体層と前記高濃度層の積層方向に垂直な方向において、前記接続領域のほうが前記ドレイン領域よりも断面積が小さいことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記半導体層と前記高濃度層の積層方向に垂直な方向において、前記接続領域の断面積が、前記高濃度層から前記ドレイン領域に向けて小さくなっていることを特徴とする請求項３又は請求項４に記載の半導体装置。
【請求項６】
前記高濃度層及び前記接続領域と前記半導体層との間に、第２導電型の拡散領域が形成されていることを特徴とする請求項２〜５いずれか１項に記載の半導体装置。
【請求項７】
前記接続領域の周囲には、前記接続領域を前記半導体層と絶縁分離する絶遠分離トレンチが形成されていることを特徴とする請求項２〜６いずれか１項に記載の半導体装置。
【請求項８】
前記絶遠分離トレンチは、前記高濃度層のドレイン電極形成側の表面から前記ドレイン領域の底部まで形成されていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記絶遠分離トレンチは、前記高濃度層のドレイン電極形成側の表面から前記ドレイン領域を貫通して前記半導体層の表面まで形成され、
前記半導体層の表面上には、前記絶遠分離トレンチ内の接続領域と前記絶遠分離トレンチ外のドレイン領域とを電気的に接続する繋ぎ配線が形成されていることを特徴とする請求項７に記載の半導体装置。
【請求項１０】
前記半導体基板に、前記半導体層のウェル形成面と反対の面に開口するトレンチが形成され、
前記ドレイン電極が、前記トレンチの形成面上にも形成され、
前記高濃度層が、前記トレンチの形成面の周囲に形成されて前記ドレイン領域と接していることを特徴とする請求項１に記載の半導体装置。
【請求項１１】
前記半導体基板において、前記横型ＤＭＯＳ素子の形成領域と前記横型ＤＭＯＳ素子の形成領域を除く領域とが絶縁分離され、
前記半導体基板におけるゲート電極形成面の裏面上全面に、前記ドレイン電極が形成されていることを特徴とする請求項１〜１０いずれか１項に記載の半導体装置。
【請求項１２】
前記半導体基板のうち、前記横型ＤＭＯＳ素子の形成領域を除く領域と前記ドレイン電極とが、絶縁分離されていることを特徴とする請求項１１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の横型ＤＭＯＳ素子（Lateral Double Diffusion MOS-FET）を備える半導体装置に関するものである。
【背景技術】
【０００２】
近年、車両制御用ＥＣＵ（Electric Control Unit）や各種民生機器の制御に用いられるパワーＩＣとして、例えばＣＭＯＳなどの他の素子との工程整合性の点から、横型ＤＭＯＳ素子（以下、ＬＤＭＯＳ素子と示す）が広く用いられている。このＬＤＭＯＳ素子を高耐圧化する場合、ドリフト層の長さを長くしたり、ドリフト層の不純物濃度を低くするが、このような構成とすると、ＥＳＤ（Electro Static Discharge）によるサージ電流を素子外へ逃がしにくくなり、素子が熱破壊されやすくなる。
【０００３】
これに対し、ＥＳＤ耐量を向上する構成が提案されている。例えば、特許文献１に示される構成においては、活性層（半導体層）の表層に、ドレイン層（ドレイン領域）に隣接して、ドレイン層とは逆の導電型のアノード層が形成されている。そして、このアノード層が、ソース層（ソース領域）、ベース層（ウェル領域）、及び活性層とともに、ＥＳＤ時に寄生サイリスタを構成し、これによって、大電流でのソース・ドレイン間の保持電圧を低くするようにしている。なお、特許文献１においては、ゲート電極、ソース電極、及びドレイン電極が、表層にドレイン層が形成された側の活性層の一面上に形成されている。
【特許文献１】特開２００１−３２００４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、複数のＬＤＭＯＳ素子を備える場合、特に高耐圧化及び大電流化にともなって素子面積を大きくすると、特許文献１に示される構成としても、ＥＳＤ耐量を確保することが困難となる。
【０００５】
この原因としては、以下のことが考えられる。複数のＬＤＭＯＳ素子を備える場合、各素子のドレイン領域にはコンタクトホールを介してドレイン電極が接続され、それぞれのドレイン電極が、配線やビアホール（又はスルーホール）などを介して共通のパッドに接続されている。なお、上述した各ホールは、その内部に接続部材が充填されている。素子面積を大きくすると、配線が高インピーダンスとなる。したがって、サージ伝達に対する配線長の差の影響が大きくなり、パッドから素子（ドレイン領域）までのサージ電流の伝達に差異が生じて、電流経路の抵抗値が低い素子にサージ電流が集中しやすくなると考えられる。なお、配線以外に、ビアホールやコンタクトホールなどの高さの差や製造ばらつきも、サージ電流の伝達に影響を与えて差異を生じさせる原因となる。
【０００６】
本発明は上記問題点に鑑み、複数の横型ＤＭＯＳ素子を備える構成において、ＥＳＤ耐量を向上できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成する為に請求項１に記載の半導体装置は、半導体基板の一部としての第１導電型の半導体層と、半導体層の表層に形成された第１導電型とは逆の第２導電型のウェル領域と、ウェル領域の表層に形成された第１導電型のソース領域と、半導体層の表層に、ウェル領域とは離れて形成された第１導電型のドレイン領域と、ソース領域とドレイン領域との間で、ウェル領域上にゲート絶縁膜を介して形成されたゲート電極と、ウェル領域及びソース領域上に形成されたソース電極と、ドレイン領域と電気的に接続されたドレイン電極とを有する横型ＤＭＯＳ素子（以下、ＬＤＭＯＳ素子と示す）を複数備えた半導体装置である。そして、半導体基板における複数のＬＤＭＯＳ素子の形成領域として、半導体層とともに、半導体層のウェル形成面とは反対の面上に、半導体層よりも不純物濃度の高い第１導電型の高濃度層が形成され、半導体基板におけるゲート電極形成面の裏面であって、少なくとも高濃度層の半導体層との境界とは反対の表面全面にドレイン電極が直接形成され、ドレイン電極と複数のドレイン領域とが、それぞれ電気的に接続されていることを特徴とする。
【０００８】
このように本発明によれば、パッドを通じてＥＳＤによるサージ電流が流入する側のドレイン電極が各素子に対して共通となっているので、パッドとドレイン電極との間の経路も共通であり、サージ伝達に際して配線やスルーホールなどの影響を受けない。また、ドレイン電極は、高濃度層全面に形成されているのでサージ電流が流れやすく、ドレイン電極において各素子への経路長に差があっても、その影響を従来（各配線による接続構造）よりも小さくすることができる。さらには、ドレイン電極が、コンタクトホールを介さずに高濃度層全面に直接形成されている。したがって、ＥＳＤによるサージ電流は、各素子にほぼ均一に流入することとなり、従来よりもＥＳＤ耐量を向上することができる。
【０００９】
具体的には、請求項２に記載のように、半導体層に半導体層よりも不純物濃度が高い第１導電型の接続領域が形成され、接続領域及び高濃度層を介して、ドレイン電極と複数のドレイン領域とが、それぞれ電気的に接続された構成とすると良い。このような構成とすると、サージ電流は、主として、パッド、ドレイン電極、高濃度層、接続領域、ドレイン領域、半導体層、ウェル領域、ソース領域、ソース電極の順で素子外に排出されることとなる。なお、上記構成とすると、素子によって接続領域の抵抗ばらつきが生じたとしても、ＥＳＤ時に、半導体層とウェル領域で構成される寄生ダイオードが作動し、サージ電流の排出を各素子の形成領域全体で行うことができる。したがって、ＥＳＤ耐量を向上することができる。
【００１０】
請求項２に記載の発明においては、請求項３に記載のように、１つのＬＤＭＯＳ素子の形成領域において、接続領域とウェル領域との対向距離が、ドレイン領域とウェル領域との対向距離よりも長くされた構成とすることが好ましい。このような構成とすると、ドレイン領域とウェル領域との対向距離によって所謂ドリフト長が決定されることとなるので、所定のドリフト長を確保して耐圧（ドレイン-ソース耐圧）の低下を抑制することができる。また、接続領域が存在しながら、ドレイン電流の流れ方向を主として横方向とし、縦方向の動作を抑制することができる。
【００１１】
たとえば請求項４に記載のように、半導体層と高濃度層の積層方向に垂直な方向において、接続領域の断面積をドレイン領域の断面積よりも小さくすることで、請求項４に記載の構成とすることができる。なお、請求項５に記載のように、半導体層と高濃度層の積層方向に垂直な方向において、接続領域の断面積が高濃度層からドレイン領域に向けて小さくなる構成とすると、ＬＤＭＯＳ素子の動作に影響を及ぼすことなく、接続領域を低抵抗化することができる。
【００１２】
請求項２〜５いずれかに記載の発明においては、請求項６に記載のように、高濃度層及び接続領域と半導体層との間に、第２導電型の拡散領域が形成された構成としても良い。このような構成とすると、耐圧を確保しつつ通常動作でのリーク電流を抑制することができる。
【００１３】
請求項２〜５いずれかに記載の発明においては、請求項７に記載のように、接続領域の周囲に、接続領域と半導体層とを絶縁分離する絶遠分離トレンチが形成された構成とすると良い。このような構成とすると、接続領域と接続領域を除く半導体基板の部位との間で寄生素子が構成されるのを抑制することができる。また、絶遠分離トレンチによって囲まれた接続領域は、ＬＤＭＯＳ素子の動作に影響を与えないので、断面積を大きくして接続領域をより低抵抗化することが可能である。
【００１４】
絶遠分離トレンチは、例えば請求項８に記載のように、高濃度層のドレイン電極形成側の表面からドレイン領域の底部まで形成された構成としても良い。また、請求項９に記載のように、絶遠分離トレンチが高濃度層のドレイン電極形成側の表面からドレイン領域を貫通して半導体層の表面まで形成され、半導体層の表面上には、絶遠分離トレンチ内の接続領域と絶遠分離トレンチ外のドレイン領域とを電気的に接続する繋ぎ配線が形成された構成としても良い。請求項８に記載の発明によれば、構成を簡素化することができる。請求項９に記載の発明によれば、構成は複雑化するものの、絶遠分離トレンチの形成と、半導体基板における絶遠分離トレンチ形成部位以外の部位（例えばＬＤＭＯＳ素子形成領域以外）におけるトレンチの形成とを同一の工程で実施することができる。
【００１５】
次に、請求項１に記載の発明においては、請求項１０に記載のように、半導体基板に、半導体層のウェル形成面と反対の面に開口するトレンチが形成され、ドレイン電極がトレンチの形成面上にも形成され、高濃度層がトレンチの形成面の周囲に形成されてドレイン領域と接する構成としても良い。このような構成とすると、接続領域を形成しなくとも、ＥＳＤ耐量を向上することができる。なお、トレンチ内の一部がドレイン電極によって埋められた構成としても良いし、トレンチがドレイン電極によって完全に埋められた構成としても良い。
【００１６】
なお、請求項１〜１０いずれかに記載の発明においては、例えば請求項１１に記載のように、半導体基板において、ＬＤＭＯＳ素子の形成領域とＬＤＭＯＳ素子の形成領域を除く領域とが絶縁分離され、半導体基板におけるゲート電極形成面の裏面上全面に、ドレイン電極が形成された構成としても良い。このように、半導体基板の一方の表面全面にドレイン電極が形成された構成とすることも可能である。ただし、半導体基板において、ＬＤＭＯＳ素子とは動作電圧の異なる部位の基板電位をＬＤＭＯＳ素子とは異なるものとする場合には、請求項１２に記載のように、半導体基板のうち、ＬＤＭＯＳ素子の形成領域を除く領域とドレイン電極とが、絶縁分離された構成とすれば良い。それ以外にも、半導体基板におけるゲート電極形成面の裏面のうち、高濃度層の表面（ＬＤＭＯＳ素子の形成領域の表面）上のみにドレイン電極が形成された構成としても良い。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図に基づいて説明する。
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体装置のうち、ＬＤＭＯＳ素子形成領域の一部の概略構成を示す断面図である。なお、図１においては、便宜上、保護膜やパッドを省略している。
【００１８】
図１に示すように、半導体装置１００は、半導体基板１１０に構成された複数の横型ＤＭＯＳ素子１０１（Lateral Double Diffusion MOS-FET、以下ＬＤＭＯＳ素子１０１と示す）を有するものである。
【００１９】
半導体基板１１０は、例えば不純物濃度が１×１０１６ｃｍ−３程度のＮ導電型（Ｎ−）の半導体層１１１と、半導体層１１１と同一導電型であって半導体層１１１よりも不純物濃度の高いＮ導電型（Ｎ＋）の高濃度層１１２とを積層して構成されている。この高濃度層１１２は、半導体基板１１０におけるドレイン電極１７０とのコンタクト領域であり、その不純物濃度は、ドレイン電極１７０との間でオーミック特性を確保できる濃度であれば良い。ドレイン電極１７０とドレイン領域１４０との間の電流伝達経路の一部としての機能も果たす点も考慮して、本実施形態においては、１×１０２０ｃｍ−３程度とされている。
【００２０】
なお、このような構成の半導体基板１１０は、公知の半導体プロセスによって種々の方法により構成することができる。本実施形態においては、Ｎ導電型（Ｎ−）の基板の一面側から、ＬＤＭＯＳ素子１０１の形成領域の表層にＮ導電型不純物を導入することにより、Ｎ導電型不純物を導入された基板の一部を高濃度層１１２とし、残りの部分を半導体層１１１としている。それ以外にも、高濃度層１１２を基板とし、高濃度層１１２上にエピ成長によって半導体層１１１を設けてなる構成としても良い。
【００２１】
半導体層１１１には、高濃度層１１２との境界とは反対側の表層（半導体基板１１０の表層）の一部に、例えば不純物濃度が１×１０１７ｃｍ−３程度のＰ導電型（Ｐ−）のウェル領域１２０が形成されている。そして、半導体基板１１０の表層であってウェル領域１２０内に、Ｎ導電型（Ｎ＋）のソース領域１３０が形成されている。このソース領域１３０は、半導体基板１１０におけるソース電極１６０とのコンタクト領域であり、その不純物濃度は、ソース電極１６０との間でオーミック特性を確保できる濃度であれば良い。本実施形態においては、１×１０２０ｃｍ−３程度とされている。また、半導体層１１１の表層には、ウェル領域１２０とは離れて例えば不純物濃度が１×１０２０ｃｍ−３程度のＮ導電型（Ｎ＋）のドレイン領域１４０が形成されている。そして、ソース領域１３０とドレイン領域１４０とに挟まれたウェル領域１２０の部分が、ＬＤＭＯＳ素子１０１のチャネル形成領域となっている。すなわち、本実施形態においては、ＬＤＭＯＳ素子１０１としてＮチャネル型のＬＤＭＯＳ素子が形成されている。
【００２２】
ドレイン領域１４０などが形成された側の半導体基板１１０の表面上（半導体層１１１の表面上）であって、ソース領域１３０とドレイン領域１４０とに挟まれたウェル領域１２０の部位上（チャネル形成領域上）には、ゲート絶縁膜１５１を介してゲート電極１５０が形成されている。また、ウェル領域１２０の一部及びソース領域１３０上に、ソース電極１６０が形成されている。本実施形態においては、図１に示すように、複数のＬＤＭＯＳ素子１０１のソース電極１６０が一体化されてベタ状の共通ソース電極１６１となっており、共通ソース電極１６１の一部が保護膜（図示略）から露出されてソース用のパッド（図示略）となっている。しかしながら、従来と同様に、各ＬＤＭＯＳ素子１０１のソース電極１６０が、配線やスルーホールなどの配線部を介して共通のパッドに接続された構成としても良い。なお、図１に示す符号１５２は、ゲート電極１５０とソース電極１６０との間に介在された絶縁膜、符号１５３は、ソース電極１６０と共通ソース電極１６１との間の層間絶縁膜、符号１５４は、絶縁膜１５２に形成されたコンタクトホール、符号１５５は、層間絶縁膜１５３に形成されたビアホールである。
【００２３】
また、半導体基板１１０の裏面上（高濃度層１１２の半導体層１１１との境界とは反対の表面上）には、少なくとも高濃度層１１２の表面全面にベタ状のドレイン電極１７０が直接形成されている。すなわち、各ＬＤＭＯＳ素子１０１のドレイン電極１７０が一体化されてベタ状となっている。なお、本実施形態においては、半導体基板１１０の裏面のうち、高濃度層１１２の表面全面のみ（ＬＤＭＯＳ素子１０１の形成領域のみ）にドレイン電極１７０が形成されている。そして、このドレイン電極１７０の一部が、配線部（配線や接続用のビアホールなど）を介して、保護膜（図示略）から露出されたドレイン用のパッド（図示略）と電気的に接続されている。
【００２４】
さらに、本実施形態においては、ドレイン電極１７０とドレイン領域１４０との間を電気的に接続するために、半導体基板１１０のうちの少なくとも半導体層１１１に接続領域１８０が形成されている。この接続領域１８０は、高濃度層１１２とともに、ドレイン電極１７０とドレイン領域１４０との間の電流伝達経路としての機能を果たすものであり、半導体層１１１と同一導電型であって半導体層１１１よりも不純物濃度の高いＮ導電型（Ｎ＋）の領域として構成されている。本実施形態においては、その不純物濃度が１×１０２０ｃｍ−３程度とされている。なお、本実施形態においては、接続領域１８０が、半導体層１１１にのみ形成され、高濃度層１１２とともに、ドレイン電極１７０とドレイン領域１４０との間の電流伝達経路としての機能を果たすように構成されている。しかしながら、接続領域１８０のみが、ドレイン電極１７０とドレイン領域１４０との間の電流伝達経路としての機能を果たす構成（接続領域１８０が半導体層１１１及び高濃度層１１２に形成された構成）としても良い。
【００２５】
また、図１に示すように、１つのＬＤＭＯＳ素子１０１の形成領域において、接続領域１８０とウェル領域１２０との対向距離（最短距離）ｈ２は、ドレイン領域１４０とウェル領域１２０との対向距離（最短距離）ｈ１よりも長くされている。より詳しくは、半導体層１１１と高濃度層１１２の積層方向に垂直な方向において、接続領域１８０の断面積をドレイン領域１４０の断面積よりも小さくすることで、対向距離ｈ２を対向距離ｈ１よりも長くしている。このような構成とすると、ドレイン領域１４０とウェル領域１２０との対向距離ｈ１が所謂ドリフト長となるので、所定のドリフト長を確保して耐圧（ドレイン-ソース耐圧）の低下を抑制することができる。また、接続領域１８０が存在しながら、ドレイン電流の流れを主として横方向（半導体層１１１の表層）とし、縦方向の動作を抑制することができる。なお、本実施形態においては、接続領域１８０の断面積が、半導体層１１１と高濃度層１１２の積層方向に沿ってほぼ一定となっている。
【００２６】
このように構成される半導体装置１００は、公知の半導体プロセスを用いて形成することができる。例えばＮ導電型（Ｎ−）の基板を準備し、イオン注入によって基板の一面からその裏面まで到達するＮ導電型（Ｎ＋）の接続領域１８０を形成する。次に、基板の位置面側の表層にＰ導電型（Ｐ−）のウェル領域１２０を形成し、次いでＮ導電型（Ｎ＋）ソース領域１３０及びドレイン領域１４０を形成する。なお、ソース領域１３０及びドレイン領域１４０を形成した後に、接続領域１８０を形成しても良い。次に、基板のドレイン領域１４０などが形成された面の裏面のうち、ＬＤＭＯＳ素子１０１の形成領域全面をＮ導電型（Ｎ＋）の高濃度層１１２とする。この高濃度層１１２は、イオン注入、リンデポ、エピ成長、ウエハ貼り合せなどによって形成することができる。そして、高濃度層１１２全面にスパッタ法などによってドレイン電極１７０を形成する。また、基板のドレイン領域１４０などが形成された面側に、ゲート電極１５０やソース電極１６０などを形成することで、半導体装置１００を形成することができる。
【００２７】
次に、このような構成の半導体装置１００の効果について、図２及び図３を用いて説明する。図２は、比較対象としての従来の半導体装置における、ドレイン用のパッドからＬＤＭＯＳ素子のドレイン領域までの電流経路を示す模式図である。図３は、本実施形態に係る半導体装置のうち、ドレイン用のパッドからＬＤＭＯＳ素子のドレイン領域までの電流経路を示す模式図である。なお、図２及び図３においては、一例として、ＬＤＭＯＳ素子１０１の個数を３個としている。また、図２に示す従来の半導体装置に対しても、本実施形態に係る半導体装置の要素と同一の要素には、同一の符号を付与している。
【００２８】
図２に示すように、従来の半導体装置１００においては、各ＬＤＭＯＳ素子１０１のドレイン電極１７０は、配線や接続部材の充填されたビアホールなどの配線部２００を介して、共通のドレイン用のパッド１９０に接続されている。また、各ＬＤＭＯＳ素子１０１のドレイン電極１７０は、コンタクトホール２１０を介して半導体基板１１０に形成された対応するドレイン領域１４０と接続されている。
【００２９】
このような構成においては、ドレイン用のパッド１９０から各ＬＤＭＯＳ素子１０１のドレイン領域１４０までの電気抵抗を一定とすることは困難である。例えば素子面積を大きくするほど配線が高インピーダンスとなり、配線の長さの差によって各配線部２００の抵抗に差異が生じることとなる。また、配線を多層化するほど、各配線部２００として多くの配線やビアホールを備えることとなり、配線の取り回しによる配線長の差異だけでなく、配線やビアホールの製造ばらつきによっても各配線部２００の抵抗に差異が生じることとなる。また、ドレイン電極１７０とドレイン領域１４０とを繋ぐコンタクトホール２１０の製造ばらつきによって抵抗に差異が生じることとなる。したがって、パッド１９０を介してＥＳＤによるサージ電流が流入すると、パッド１９０からドレイン領域１４０までのサージ電流の伝達に差異が生じて電流経路の抵抗値が低いＬＤＭＯＳ素子１０１にサージ電流が集中し、該素子１０１が破壊されてしまう。
【００３０】
これに対し、本実施形態に係る半導体装置１００においては、上述したように、各ＬＤＭＯＳ素子１０１のドレイン電極１７０が一体化されてベタ状の電極となっている。したがって、図３に示すように、ドレイン用のパッド１９０とドレイン電極１７０とを接続する配線や接続用のビアホールなどの配線部２００が各素子１０１で共通となっている。すなわち、各ＬＤＭＯＳ素子１０１において、パッド１９０とドレイン電極１７０との間で電流伝達に差異が生じない構成となっている。また、ドレイン電極１７０は、半導体基板１１０の裏面にベタ状に形成されており、各ＬＤＭＯＳ素子１０１のドレイン領域１４０との間は、高濃度層１１２と接続領域１８０によってそれぞれ接続されている。
【００３１】
このような構成においては、サージ電流の伝達に影響を与える要素として、ベタ状のドレイン電極１７０における配線部２００との接続点から各ＬＤＭＯＳ素子１０１の接続領域１８０に対応する部位までの距離の差が考えられる。しかしながら、本実施形態においてはドレイン電極１７０が高濃度層１１２の表面全面を覆うベタ状となっているので、上述した従来の配線に比べて電流が流れやすく、距離の差がサージ電流の伝達に与える影響は小さい。
【００３２】
また、高耐圧のＬＤＭＯＳ素子１０１を形成するためには、半導体基板１１０（半導体層１１１）の厚さを厚くする（例えば数μｍ以上とする）必要がある。この場合、接続領域１８０の長さは、一般的なビアホールの長さ（例えば１μｍ程度）の数倍以上と大きくなり、これによって接続領域１８０の抵抗も大きくなる。したがって、サージ電流の伝達に影響を与える要素として、距離差以外にも、接続領域１８０の製造ばらつき（抵抗ばらつき）を考慮する必要がある。これに対し、本実施形態においては、ドレイン電極１７０を高濃度層１１２の表面全面（ＬＤＭＯＳ素子１０１の形成領域全面）に配置しているので接続領域１８０の抵抗ばらつきの影響を小さくすることができる。例えば複数の接続領域１８０の一部として他のものよりも抵抗値の高いものがある場合、高抵抗の接続領域１８０を伝達するサージ電流は減少してその近傍のポテンシャルが局所的に上昇する。そして、ドレイン電極１７０のうち、接続領域１８０に対応する部位の周辺部位から半導体基板１１０に流入するサージ電流が増加することとなるが、このサージ電流はＰ導電型のウェル領域１２０を通してソース電極１６０に排出される。このように、本実施形態に係る半導体装置１００においては、接続領域１８０よりも極めて大面積のダイオードがＬＤＭＯＳ素子１０１と並列に挿入された構成とみなすことができる。なお、Ｎ導電型の半導体層１１１とＰ導電型のウェル領域１２０とで構成される寄生ダイオードは、ＥＳＤのピークである数十Ｖ〜数百Ｖで作動し、ＬＤＭＯＳ素子１０１の通常動作では作動しないように構成されているので、リーク電流の原因になることはない。
【００３３】
このように本実施形態に係る半導体装置１００によれば、パッド１９０を通じてＥＳＤによるサージ電流が流入するドレイン電極１７０が各ＬＤＭＯＳ素子１０１に対して共通となっている。また、ドレイン電極１７０が、高濃度層１１２の表面全面に形成されている。さらには、ドレイン電極１７０が、コンタクトホールを介さずに高濃度層１１２の表面全面に直接形成されている。なお、ＬＤＭＯＳ素子１０１によって接続領域１８０の抵抗ばらつきが生じたとしても、ＥＳＤ時に、半導体層１１１とウェル領域１２０で構成される寄生ダイオードが作動し、サージ電流の排出を各ＬＤＭＯＳ素子１０１の形成領域全体で行うことができる。したがって、ＥＳＤによるサージ電流は、各ＬＤＭＯＳ素子１０１にほぼ均一に流入することとなり、従来よりもＥＳＤ耐量を向上することができる。
【００３４】
また、半導体層１１１と高濃度層１１２の積層方向に垂直な方向において、接続領域１８０の断面積をドレイン領域１４０の断面積よりも小さくすることで、１つのＬＤＭＯＳ素子１０１の形成領域において、接続領域１８０とウェル領域１２０との対向距離ｈ２が、ドレイン領域１４０とウェル領域１２０との対向距離ｈ１よりも長くなっている。したがって、所定のドリフト長を確保して耐圧の低下を抑制することができる。また、接続領域１８０が存在しながら、ドレイン電流の流れ方向を主として横方向とし、縦方向の動作を抑制することができる。
【００３５】
なお、本実施形態においては、ソース電極１６０が半導体基板１１０の表面側に配置され、ドレイン電極１７０が半導体基板１１０の裏面側にベタ状に配置される例を示した。これに対し、ドレイン電極１７０が半導体基板１１０の表面側に配置され、ソース電極１６０が半導体基板１１０の裏面側にベタ状に配置された構成とすることも考えられる。しかしながら、このような構成においてドレイン電極１７０をベタ状としても、ドレイン電極１７０はコンタクトホールを介して半導体基板１１０（ドレイン領域１４０）と接続されるので、コンタクトホールの製造ばらつき（抵抗ばらつき）により、サージ電流の伝達に差異が生じる恐れがある。したがって、本実施形態に示したように、サージ電流が流入する側のドレイン電極１７０が半導体基板１１０の裏面側に配置された構成とすることが好ましい。
【００３６】
また、ＶＤＭＯＳ素子に代表される縦型パワーＭＯＳ素子においては、ソース電極が半導体基板の表面側に配置され、ドレイン電極が半導体基板の裏面側に配置される。しかしながら縦型パワーＭＯＳ素子は半導体基板の厚さ方向の設計要因が入るため、ＣＭＯＳなどの他の素子との集積化が困難である。これに対し、本実施形態に示すようにＬＤＭＯＳ素子１０１を備えた半導体装置１００によれば、ＣＭＯＳなどの他の素子との工程整合性が良く、集積化が容易である。
【００３７】
また、本実施形態においては、接続領域１８０の断面積が、半導体層１１１と高濃度層１１２の積層方向に沿ってほぼ一定とされる例を示した。しかしながら、接続領域１８０の形態は、ドレイン電流の流れ方向が横方向となり、縦方向の動作を抑制することができるものであれば採用することができる。例えば、図４に示すように、半導体層１１１と高濃度層１１２の積層方向に垂直な方向において、接続領域１８０の断面積が高濃度層１１２からドレイン領域１４０に向けて小さくなる構成としても良い。このような構成とすると、ＬＤＭＯＳ素子１０１の動作に影響を及ぼすことなく、接続領域１８０を低抵抗化することができる。図４は、変形例を示す断面図である。
【００３８】
また、本実施形態においては、半導体基板１１０として、接続領域１８０を含む半導体層１１１と高濃度層１１２とを有する例を示した。しかしながら、例えば図５に示すように、高濃度層１１２と半導体層１１１との間及び接続領域１８０と半導体層１１１との間に、半導体層１１１とは逆の導電型のＰ導電型（Ｐ−）の拡散領域２２０が形成された構成としても良い。このような構成は、拡散領域２２０の形成後、高濃度層１１２を形成することで得ることができる。このような構成とすると、半導体基板１１０との耐圧を確保するとともに通常動作においてリーク電流をより生じにくくすることができる。図５は、変形例を示す断面図である。
【００３９】
また、本実施形態においては、ドレイン電極１７０が、配線部２００を介してパッド１９０と接続される例を示した。しかしながら、ドレイン電極１７０の一部が保護膜から露出されてパッド１９０とされた構成としても良い。このような構成としても、上述した構成と同様の効果を発揮することができるだけでなく、配線部２００を不要とできる分、サージ電流を流れやすくすることができる。
【００４０】
（第２実施形態）
次に、本発明の第２実施形態を、図６に基づいて説明する。図６は、第２実施形態に係る半導体装置のうち、ＬＤＭＯＳ素子形成領域の一部の概略構成を示す断面図である。
【００４１】
第２実施形態に係る半導体装置は、第１実施形態に示した半導体装置と共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、第１実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。
【００４２】
本実施形態においては、図６に示すように、接続領域１８０と半導体層１１１とを絶縁分離するように、接続領域１８０の周囲に絶遠分離トレンチ２３０が形成されている点を特徴とする。本実施形態においては、高濃度層１１２のドレイン電極形成側の表面（ドレイン電極１７０の配置面）からドレイン領域１４０の底部までの範囲に渡って略垂直にトレンチが形成され、該トレンチ内に多結晶シリコンやシリコン酸化物などが充填されて絶遠分離トレンチ２３０が構成されている。なお、半導体層１１１と高濃度層１１２の積層方向に垂直な方向において、絶遠分離トレンチ２３０によって囲まれた接続領域１８０の断面積は、ドレイン領域１４０の断面積よりも若干小さいながらも、第１実施形態に示した断面積よりも大きくなっている。
【００４３】
このように本実施形態に係る半導体装置１００によれば、絶遠分離トレンチ２３０によって、接続領域１８０と接続領域１８０を除く半導体基板１１０の部位との間で寄生素子が構成されるのを抑制することができる。したがって、高温化に適し、より微細なレイアウトに対応することができる。
【００４４】
また、絶遠分離トレンチ２３０によって囲まれた接続領域１８０は、ＬＤＭＯＳ素子１０１の動作に影響を与えないので、断面積を大きくして接続領域１８０をより低抵抗化することが可能である。すなわち、オン抵抗を低減しつつＥＳＤ耐量を向上することができる。
【００４５】
なお、本実施形態においては、絶遠分離トレンチ２３０が高濃度層１１２のドレイン電極形成側の表面からドレイン領域１４０の底部までの範囲に渡って形成される例を示した。しかしながら、絶遠分離トレンチ２３０としては、接続領域１８０と半導体層１１１とを絶縁分離しつつ、ＬＤＭＯＳ素子１０１の機能を損なわない形態であれば、採用することができる。例えば図７に示すように、絶遠分離トレンチ２３０が高濃度層１１２のドレイン電極形成側の表面からドレイン領域１４０を貫通して半導体層１１１の表面まで形成され、半導体層１１１の表面上には、絶遠分離トレンチ２３０内の接続領域１８０と絶遠分離トレンチ２３０外のドレイン領域１４０とを電気的に接続する繋ぎ配線２４０が形成された構成としても良い。このように、絶遠分離トレンチ２３０が半導体基板１１０の表裏面に渡って貫通する構成とすると、上述の構成よりも複雑化するものの、絶遠分離トレンチ２３０の形成と、半導体基板１１０における絶遠分離トレンチ形成部位以外の部位（例えばＬＤＭＯＳ素子形成領域以外）におけるトレンチの形成とを同一の工程で実施することができる。図７は、変形例を示す断面図である。
【００４６】
（第３実施形態）
次に、本発明の第３実施形態を、図８に基づいて説明する。図８は、第３実施形態に係る半導体装置のうち、ＬＤＭＯＳ素子形成領域の一部の概略構成を示す断面図である。
【００４７】
第３実施形態に係る半導体装置は、第１実施形態に示した半導体装置と共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、第１実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。
【００４８】
上述した各実施形態においては、高濃度層１１２及び接続領域１８０を介して、ドレイン電極１７０とドレイン領域１４０とが電気的に接続される例を示した。これに対し、本実施形態においては、例えば図８に示すように、半導体基板１１０に、半導体層１１１のウェル形成面と反対の面に開口するトレンチ１１３が形成され、ドレイン電極１７０がトレンチ１１３の形成面上にも形成され、高濃度層１１２がトレンチの形成面の周囲に形成されてドレイン領域１４０と接している点を特徴とする。すなわち、高濃度層１１２のみを介して、ドレイン電極１７０とドレイン領域１４０とが電気的に接続されている点を特徴とする。なお、このような構成は、半導体基板１１０の裏面側からドレイン領域１４０に到達しない程度の深さをもつトレンチ１１３を形成後、半導体基板１１０の裏面のうち、トレンチ１１３を含むＬＤＭＯＳ素子１０１の形成領域全面に、イオン注入などによってドレイン領域１４０まで到達する高濃度層１１２を形成する。そして、半導体基板１１０の裏面のうち、少なくとも高濃度層１１２の表面全面にドレイン電極１７０を形成することで得ることができる。
【００４９】
このように本実施形態に係る半導体装置１００によれば、接続領域１８０を形成しなくとも、ＥＳＤ耐量を向上することができる。
【００５０】
なお、本実施形態においては、図８に示すように、トレンチ１１３に対応して、ドレイン電極１７０の表面に凹部１７１を有する例を示した。すなわち、トレンチ１１３内の一部がドレイン電極１７０によって埋められた構成を示した。しかしながら、図９に示すように、トレンチ１１３内が、ドレイン電極１７０によって完全に埋められた構成としても良い。図９は、変形例を示す断面図である。
【００５１】
以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
【００５２】
本実施形態においては、複数のＬＤＭＯＳ素子を有する例として、半導体装置１００が複数のＮチャネル型のＬＤＭＯＳ素子１０１を有する例を示した。しかしながら、Ｐチャネル型のＬＤＭＯＳ素子１０１に対しても上述した各実施形態の構成を適用することができる。また、Ｎチャネル型とＰチャネル型のＬＤＭＯＳ素子１０１をそれぞれ有する構成としても良い。
【００５３】
本実施形態においては、半導体装置１００において、ＬＤＭＯＳ素子１０１以外の構成については特に言及しなかった。しかしながら、実際の用途ではＣＭＯＳやバイポーラ等、動作電圧の異なる他の素子と集積化されることが多い。このような場合、ドレイン電極１７０は、少なくとも高濃度層１１２の表面全面にベタ状に配置されれば良いが、ＬＤＭＯＳ素子１０１以外の部分との絶縁性さえ確保できれば、半導体基板１１０の裏面全面にドレイン電極１７０を配置することも可能である。ただし、例えば回路部といった動作電圧の異なる部位の基板電位を、ＬＤＭＯＳ素子１０１と同一にすることは望ましくない場合がある。この場合は、例えば図１０に示すように、半導体基板１１０の裏面のうち、ＬＤＭＯＳ素子１０１以外の部位（図１０においては、回路部１０２）に対応する部位に絶縁膜２５０を形成し、これによって半導体基板１１０とドレイン電極１７０とを絶縁分離すれば良い。このような構成とすると、ＬＤＭＯＳ素子１０１以外の裏面電位を、適宜所定電位に制御することが可能となる。なお、このような半導体装置１００は、例えば絶縁膜２５０として埋め込み酸化膜を付けたウエハに対し、ＬＤＭＯＳ素子１０１の形成領域のみ絶縁膜２５０を除去し、高濃度層１１２を選択的に形成した後に、ドレイン電極１７０を半導体基板１１０の裏面全面に形成することで得ることができる。また、ＬＤＭＯＳ素子１０１の形成領域の側面との電気絶縁性を問題にする場合には、図１０に示すように、回路部１０２の側面領域の耐圧が確保できるよう周囲に半導体基板１１０と逆の導電型のＰ導電型（Ｐ−）領域２６０を形成しておけばよい。図１０は、その他変形例を示す断面図である。
【００５４】
また、絶縁膜２５０を介しての、半導体基板１１０におけるＬＤＭＯＳ素子１０１以外の部分とドレイン電極１７０との容量結合が問題になる場合には、本実施形態に示したように、半導体基板１１０の裏面のうち、ＬＤＭＯＳ１０１の形成領域のみ（高濃度層１１２の表面のみ）にドレイン電極１７０を形成するようにしても良い。また必要に応じてダイオードなどのＥＳＤ保護素子を半導体基板１１０におけるＬＤＭＯＳ素子１０１以外の部分に形成し、この部分の絶縁膜２５０を除去した構成としても良い。
【００５５】
また、図１１に示すように、絶縁膜２５０の代わりに、半導体基板１１０と逆の導電型のＰ導電型（Ｐ−）領域２７０を形成した構成としても良い。すなわち、電位障壁を形成してやれば良い。ＬＤＭＯＳ電位が低い場合には、絶縁膜２５０を不要とすることができるので、より低コストで形成することが可能である。図１１は、その他変形例を示す断面図である。
【図面の簡単な説明】
【００５６】
【図１】第１実施形態に係る半導体装置のうち、ＬＤＭＯＳ素子形成領域の一部の概略構成を示す断面図である。
【図２】比較対象としての従来の半導体装置における、ドレイン用のパッドからＬＤＭＯＳ素子のドレイン領域までの電流経路を示す模式図である。
【図３】本実施形態に係る半導体装置のうち、ドレイン用のパッドからＬＤＭＯＳ素子のドレイン領域までの電流経路を示す模式図である。
【図４】変形例を示す断面図である。
【図５】変形例を示す断面図である。
【図６】第２実施形態に係る半導体装置のうち、ＬＤＭＯＳ素子形成領域の一部の概略構成を示す断面図である。
【図７】変形例を示す断面図である。
【図８】第３実施形態に係る半導体装置のうち、ＬＤＭＯＳ素子形成領域の一部の概略構成を示す断面図である。
【図９】変形例を示す断面図である。
【図１０】その他変形例を示す断面図である。
【図１１】その他変形例を示す断面図である。
【符号の説明】
【００５７】
１００・・・半導体装置
１０１・・・ＬＤＭＯＳ素子
１１０・・・半導体基板
１１１・・・半導体層
１１２・・・高濃度層
１２０・・・ウェル領域
１３０・・・ソース領域
１４０・・・ドレイン領域
１７０・・・ドレイン電極
１８０・・・接続領域
１９０・・・ドレイン用パッド
２００・・・配線部
２１０・・・コンタクト部
【図１】
2008270367.tif 000003
【図２】
2008270367.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008270367.tif 000009
【図８】
2008270367.tif 000010
【図９】
2008270367.tif 000011
【図１０】
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【図１１】
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