(57)【要約】【課題】ＭＩＭ容量構造を有する半導体装置における絶縁膜の静電破壊を抑制する。【解決手段】半導体基板に設けられた絶縁膜に、下部電極用導電膜を形成し、前記下部電極用導電膜に、容量絶縁膜を形成し、前記半導体基板と導電膜形成ステージとを互いに無圧着状態で接触させて前記容量絶縁膜に、第１の上部電極用導電膜を形成し、前記半導体基板と導電膜形成ステージとを互いに圧着状態で接触させて前記第１の上部電極用導電膜に、第２の上部電極導電膜を形成する。【選択図】図５
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【特許請求の範囲】
【請求項１】
半導体基板に設けられた絶縁膜の上に、下部電極用導電膜を形成する工程と、
前記下部電極用導電膜の上に、容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に、スパッタ法により上部電極用導電膜を形成する工程とを備え、
前記上部電極用導電膜の形成工程は、
前記半導体基板と導電膜形成ステージとを互いに機械的に無圧着状態で接触させて、上部電極の下部となる第１の上部電極用導電膜を形成する工程と、
前記半導体基板と導電膜形成ステージとを互いに機械的に圧着状態で接触させて、上部電極の上部となる第２の上部電極導電膜を形成する工程と
を含むことを特徴とする、半導体装置の製造方法。
【請求項２】
前記半導体基板を前記導電膜形成ステージに載置する、または静電チャックにより前記半導体基板を前記導電膜形成ステージに接触させることにより、前記半導体基板と前記導電膜形成ステージとを互いに機械的に無圧着状態で接触させる、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
電気的に浮遊状態のクランプリングによって前記半導体基板を前記導電膜形成ステージに押し付けることで、前記半導体基板と前記導電膜形成ステージとを互いに機械的に圧着状態で接触させる、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記クランプリングは、前記第１の上部電極用導電膜の外経より小さい内径を有する環状体を備え、当該環状体によって前記第１の上部電極用導電膜の外周縁を前記導電膜形成ステージに押し付けることで、前記半導体基板と導電膜形成ステージとを互いに機械的に圧着状態で接触させる、
請求項３に記載の半導体装置の製造方法。
【請求項５】
前記容量絶縁膜を前記半導体基板の全面に形成する、
請求項１〜４の何れか１項の半導体装置の製造方法。
【請求項６】
前記第１の上部電極用導電膜を、粒状と非晶質の結晶構造に形成する、
請求項１〜５の何れか１項に記載の半導体装置の製造方法。
【請求項７】
前記容量絶縁膜としてＳｉＮ膜を形成し、
前記第１の上部電極用導電膜として、ＴｉＮ膜を形成する、
請求項１〜６の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上にＭＩＭ(Metal-Insulator-Metal)容量素子を搭載した半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、移動体通信分野等に用いられる伝送系の半導体チップの構成ではLow Noise Amp（ＬＮＡ）等の高周波回路とアナログベースバンド（ＡＢＢ）等の１チップ化、小チップ化が要望されている。
【０００３】
高周波回路には高速動作する能動素子と共に、抵抗素子,容量素子等の受動素子が必要とされ、回路の低消費電力化や動作の高速化のため、寄生抵抗,寄生容量の低減が必須である。このようなことを踏まえて容量素子では、Metal - Insulator - Metal型の容量（以下、ＭＩＭ容量と称する）が使用されるようになっている。ＭＩＭ型容量は、ＭＯＳ型の容量に比べて寄生抵抗,寄生容量が著しく小さい。ＡＢＢを搭載した半導体装置の微細化に伴い、ＭＩＭ容量の薄膜化やそこでの高性能化が要求される。
【０００４】
半導体ウエハ上にＭＩＭ容量構造を形成する方法としては、半導体ウエハ上にスパッタ法により下部電極膜を成膜し、さらにその上に、ＣＶＤ法により絶縁膜を成膜し、さらにその上に、スパッタ法により上部電極膜を成膜する方法がある。このスパッタ法では、プラズマ放電で発生した不活性ガス（例えば、Ａｒガス）イオンを電界で加速してターゲット（蒸着原料）に照射することでターゲット表面の原子を弾き出したうえで、弾き出させた原子を半導体ウエハ上に堆積させて薄膜を形成する。この方法では、後の高温プロセスにおける配線信頼性を確保するために、導電膜が結晶化しないように高温（例えば１５０℃〜２５０℃）でスパッタする必要がある。そこでスパッタ法では、ウエハ周辺を、クランプリングによって、ヒーターが内蔵されているウエハステージに圧着させる方法が採用されていている。図１１（ｃ）に示すようにクランプリングＲとウエハＷの外周部が全て接触している構成では、膜厚が比較的厚い（例えば１００ｎｍ〜２０００ｎｍ）、Ａｌの薄膜を成膜するため、
・クランプリングＲがウエハＷから離れない、
・クランプリングＲとウエハＷとの剥離時にパーティクルが発生する、
という不具合がある。
【０００５】
そこで、図１１（ａ）,（ｂ）に示すように、クランプリングＲの一部だけをウエハＷに接触させている。また、ウエハＷ外周部にスパッタ時の堆積膜が付着しないように、クランプリングＲ先端には、隙間（例えば、０．３ｍｍ程度）を空けて、ウエハＷへの覆い（例えば、３ｍｍ程度）を設けることが必要になる。
【０００６】
なお、クランプリングＲを用いない方法として、ステージ上にウエハを置く方法や静電チャックを用いる方法がある。ステージ上にウエハを置く方法ではウエハとステージを十分圧着できない。また、静電チャックの方法ではウエハ外周まで温度均一性を保持することができない。そのため、これらの方法では、導電膜が後の高温プロセスのために再結晶化してしまい配線信頼性に影響が出る。したがって、これらの方法であっても、上述したクランプリングを設ける必要がある。
【０００７】
さらには、従来のスパッタ法には次のような問題がある。スパッタ法により上部電極膜を成膜するときに、ターゲットを構成する原子だけではなく、ターゲット近傍のプラズマ領域から高エネルギーの電子も成膜部位に飛来する。この電子が成膜中の上部電極膜に衝突すると、ＭＩＭ容量構造の一方の電極である上部電極膜に電荷が蓄積される。上部電極成膜中はウエハ全面が容量絶縁膜で覆われており、上部電極膜の成膜中に電荷がウエハ表面に蓄積される。ウエハ表面とクランプリングとは容量絶縁膜で絶縁されているため、クランプリングとウエハ表面との間の電位差により真空放電が発生し、この真空放電によって絶縁膜が静電破壊される。そのため、その後のリソグラフィ工程及びエッチング工程によって形成されるキャパシタ素子が正常に機能しなくなる。
【０００８】
絶縁膜の静電破壊の原因となる上部電極膜への電荷蓄積を抑制できるＭＩＭ容量素子に関する従来例として、特許文献１に開示されている半導体装置が知られている。
【０００９】
特許文献１に示される従来例では、下部電極のウエハ周辺領域を除く領域に、容量絶縁膜を形成する（以下、周辺エッジカットと称する）。次に、クランプリングを下部電極の周辺領域に接触させ、ウエハ周辺  部の下部電極が露出した部分とクランプリングとを接触させ、クランプリングとウエハ外周部とを導電させた状態で上部電極をスパッタする。上部電極成膜中に堆積膜が容量絶縁膜表面や側面を覆って、ウエハ周辺の露出している下部電極と接触するために、クランプリングと上部電極膜は電気的に繋がっている。そのため、成膜中に飛来した電子は、上部電極とウエハ周辺部の下部電極とを経由してクランプリングへと流れ、上部電極成膜時の電荷蓄積を抑制し、静電破壊が発生しにくくなる。
【特許文献１】特開２００４−６４４４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
特許文献１に示す従来例を参考に、発明者等がＭＩＭ容量を形成した際の結果を図６に示し、図６の評価に使用したＭＩＭ容量用の積層構造を図７に示し、図６のＭＩＭ容量の上部電極用ＡｌＣｕ膜の形成に使用したアルミスパッタ装置の概念図を図８に示す。図７において、上部電極用のＴｉＮ／ＡｌＣｕ膜１０３と、容量絶縁膜用のＳｉＮ膜１０２と、下部電極用のＡｌＣｕ膜１０１とがウエハ上に順次形成されている。（この後、加工工程を経てＭＩＭ容量が形成される。）図８において、スパッタターゲート１１１はＡｌ−Ｃｕ（５％）材料からなり、スパッタ領域の境となるスパッタシールド１１２はアース電位に設置され、ウエハ１１４をウエハステージ（ウエハ加熱機能を有する）１１５に保持するクランプリング１１３は、スパッタシールド１１２に電気的に接続され、アース電位に設置される。
【００１１】
図６は、容量膜用のＳｉＮ膜のエッジカット有り無しの２種類の積層構造における放電による静電破壊状況を観察した結果を示す。観察においては、欠陥検査装置を使用した。欠陥検査装置では、ハロゲン光源から発した光をウエハに照射させることで得られる回折光を受光する。このときウエハ上に欠陥があると回折光が乱れるので、この欠陥検査装置では、回折光の乱れを調べることで欠陥を検出する。図６には、静電破壊の発生有無の結果を、静電破壊の発生場所,発生数,および発生面積で示される。図６から明らかなように、特許文献１に示される従来例の方法を参考に製造したエッジカット追加したＭＩＭ容量構造では、静電破壊の発生は低減しているものの、完全に静電破壊を防止できていない。そこで、図９に示すように、スパッタ時間を短くしてスパッタ初期過程での静電破壊の発生を確認したところ、過半数以上の静電破壊がスパッタ初期過程で発生していることがわかった。このことから、エッジカット追加はスパッタ中の静電破壊の抑制には効果があるがスパッタ初期過程での静電破壊の抑制には効果がないことが理解される。スパッタ初期過程では容量絶縁膜表面や側面が上部電極ＡｌＣｕ膜によって覆われず、そのため、堆積膜は周辺に露出している下部電極と接触しない。そのため、クランプリングと上部電極膜とが電気的に繋がっておらず絶縁されており、ウエハ表面とクランプリングの間で真空放電が発生して絶縁破壊が起こる。よって特許文献１に示される従来例に設けられるエッジカットでは、スパッタ初期過程において真空放電を防止する効果がない。
【００１２】
エッジカットしたＭＩＭ容量構造での放電による静電破壊の様子を、図１０を参照して説明する。図１０には、図８で示すスパッタ装置のうち、ウエハとクランプリング近傍を示す。まず、電子１３３がウエハ１３１に入射し蓄積される。このとき、クランプリング１３２には微視的には表面凹凸が発生する、またスパッタを繰り返して使用するために、クランプリング１３２には、スパッタ材料の堆積物からなるスパッタ付着物１３４が形成される。スパッタ初期過程では上部電極膜用ＡｌＣｕ膜１３７が容量絶縁膜表面や側面によって覆われておらず、上部電極用ＡｌＣｕ膜１３７は、エッジカットして周辺に露出している下部電極用ＡｌＣｕ膜１３５と接触しない。そのため、クランプリングと上部電極膜とが電気的に繋がっておらず絶縁されており、電子が蓄積されたウエハ表面とアース電位に接続されたクランプリングとの間には電位差が生じる。この電位差によりクランプリング１３２の付着物１３４の先端突起を起点にして電子１３３が真空放電（コロナ放電）する。このとき、コロナ放電によってウエハ１３１の下部電極用ＡｌＣｕ膜１３５に電子１３３が到達して絶縁膜１３６の静電破壊が起こる。コロナ放電は、容量絶縁膜用ＳｉＮ膜１３６の表面上を伝播（沿面放電）するため、ウエハ中央部にも静電破壊が起こる。なお、コロナ放電は電子の放出現象であり、発生頻度はスパッタに使用される圧力に関係なく、先端突起の鋭さに依存する。これに対してスパッタ付着物の先端は鋭く、そのために上記真空放電が発生する。
【００１３】
そこで、本発明は上記したような従来技術の課題を解決するために上部電極スパッタ初期過程からウエハ表面に電子が蓄積せず、コロナ放電による静電破壊が起こらないＭＩＭ容量の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明は、上部電極スパッタ初期過程からウエハ表面の電荷蓄積されにくく、静電破壊を防止するために、上部電極（第２の上部電極用導電膜）の形成前に導電膜（第１の上部電極用導電膜）をウエハ全面に形成することを特徴とする。以下、本発明の構成及び原理について説明する。
【００１５】
本発明の半導体装置（ＭＩＭ容量構造）の製造方法は、
半導体基板に設けられた絶縁膜の上に、下部電極用導電膜を形成する工程と、
前記下部電極用導電膜の上に、容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に、スパッタ法により上部電極用導電膜を形成する工程とを備え、
前記上部電極用導電膜の形成工程は、
前記半導体基板と導電膜形成ステージとを互いに機械的に無圧着状態で接触させて、上部電極の下部となる第１の上部電極用導電膜を形成する工程と、
前記半導体基板と導電膜形成ステージとを互いに機械的に圧着状態で接触させて、上部電極の上部となる第２の上部電極導電膜を形成する工程と
を含むことを特徴とする。
【００１６】
本発明では、従来例のように上部電極スパッタ時において、ウエハ周辺部の下部電極用導電膜は露出していない。本発明では、上部電極用導電膜（第２の上部電極用導電膜）の形成前に導電膜（第１の上部電極用導電膜）を形成することにより、第２の上部電極用導電膜をスパッタ等により形成する際に、第２の上部電極用導電膜の電荷はクランプリング等に流れる。そのため、ウエハ表面の電荷蓄積が抑制されて静電破壊の発生を無くすことができる。
【００１７】
第１上部電極用導電膜は粒状と非晶質の混合物で形成されており、柱状結晶でないのが好ましい。第１の上部電極用導電膜（ＴｉＮ膜）は非晶質の容量絶縁膜上に形成されるので、柱状結晶になると横方向への結晶流動が起こり、結晶間にスキマができクラック等が発生してＭＩＭ容量の耐圧劣化が起こるが、粒状と非晶質の混合物だとクラック等の発生はなくＭＩＭ容量の耐圧向上が見込める。
【発明の効果】
【００１８】
本発明によれば、第２の上部電極用導電膜を形成する前に、半導体基板と導電膜形成ステージとを互いに無圧着状態で接触させてスパッタ法等によって第１の上部電極用導電膜を形成するので、第１の上部電極用導電膜からクランプリングへ至る電子の流路が構成される。そのため、第２の上部電極用導電膜の成膜において第１,第２の上部電極用導電膜に飛来した電子がこれらの上部電極膜に捕獲されても、電子は第１の上部電極用導電膜からクランプリングに流れることになって第１,第２の上部電極用導電膜に電荷が蓄積されない。その結果、上部電極用導電膜に蓄積される電荷を原因とする絶縁膜の静電破壊は発生しなくなる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態について図面を参照して説明する。図１−図５は本発明の第１の実施形態である半導体装置の製造工程を示す断面図である。まず、図１に示すようにＣＭＰ(Chemical Mechanical Polishing)によって平坦化された第１の層間絶縁膜３０１上に、ＭＩＭ容量の下部電極および配線部となる下部電極用導電膜（ＴｉＮ膜,Ｔｉ膜,ＡｌＣｕ膜）３０２ａを堆積する。なお、第１の層間絶縁膜３０１は半導体基板（シリコン基板等）３００に形成されている。
【００２０】
さらに下部電極用導電膜３０２ａ上に容量絶縁膜（ＳｉＮ膜）３０３ａをＣＶＤ(Chemical Vapor Deposition)により堆積する。容量絶縁膜３０３ａは下部電極用導電膜３０２ａを覆ってその全面に形成される。さらに半導体基板３００全面に、上部電極の下部となる第１の上部電極用導電膜（ＴｉＮ膜あるいはＡｌＣｕ膜）３０４ａを堆積する。堆積は、チャンバーでスパッタする方法にて行われる。このとき、導電膜形成ステージＳ（半導体基板加熱機能付き）上に半導体基板３００を置くだけの方式や静電チャック方式により、半導体基板３００と導電膜形成ステージＳとを互いに機械的に無圧着状態で接触させてスパッタする。
【００２１】
このときＴｉＮ膜からなる第１の上部電極用導電膜３０４ａでは、その膜厚を約２〜２０ｎｍ程度とし、ＡｌＣｕ膜からなる第１の上部電極用導電膜３０４ａでは、その膜厚を２０〜３０ｎｍ程度とする。第１の上部電極用導電膜３０４ａの膜厚は、後の高温プロセスで当該導電膜が再結晶化しない、あるいは再結晶化しても信頼性に影響しないような膜厚に設定される。続いて、上部電極の上部となる第２の上部電極用導電膜（ＡｌＣｕ膜）３０４ｂを約１００〜１５０ｎｍ程度で堆積する。堆積は、チャンバーでスパッタ法にて堆積する。このとき温度設定は、１５０℃〜２５０℃とされる。さらに、このとき、クランプリングＲを使用して半導体基板３００を導電膜形成ステージＳに押し付けることで、半導体基板３００と導電膜形成ステージＳとを互いに機械的に圧着状態で接触させて当該堆積処理（スパッタ）を行う。このときクランプリングＲは、第１の上部電極用導電膜３０４ａの外経より小さい内径を有する環状体を有するものを用い、当該環状体によって第１の上部電極用導電膜３０４ａの外周縁を導電膜形成ステージＳに押し付ける。これにより、半導体基板３００と導電膜形成ステージＳとを互いに機械的に圧着状態で接触させる。
【００２２】
続いて、上部電極のキャップ層（ＴｉＮ膜）３０４ｃを約５０〜８０ｎｍ程度堆積する。続いて、図２に示すように、フォトリソグラフィとエッチングにより第１の上部電極用導電膜３０４ａ,第２の上部電極用導電膜３０４ｂ,キャップ層３０４ｃ,および容量絶縁膜３０３ａを同時にパターニングすることで、上部電極３０４と容量絶縁膜３０３とを形成する。その後、図３に示すように、フォトリソグラフィによるエッチング処理によって、下部電極用導電膜３０２ａをパターニングして、下部電極３０２と配線部３０２ｂとを同時に形成する。以上のようにしてＭＩＭ容量が形成される。本実施の形態では、集積回路にＭＩＭ容量を搭載するに際して、上述したように、上部電極３０４の加工と容量絶縁膜３０３の加工とを単一マスクで行った後、下部電極３０２の加工と配線部３０２ｂの加工とを同一のマスクで同時に行う。
【００２３】
その後、図４に示すように、第２の層間絶縁膜３０５を半導体基板３００の全面に形成し、さらに第２の層間絶縁膜３０５をＣＶＤ処理とＣＭＰ処理とによって平坦化する。さらに図５に示すように、容量絶縁膜３０３の下部より基板平面方向外側に位置する下部電極３０２の領域と、ＭＩＭ容量の上部電極３０４と、配線部３０２ｂとのそれぞれに連通するヴィアホール３０６を形成する。ヴィアホール３０６の形成は、フォトリソグラフィによるドライエッチング処理により実施する。その後、ヴィアホール３０６にコンタクトプラグを形成する。さらに、引き出し電極となる導電膜を第２の層間絶縁膜３０５に堆積したうえで、この導電膜をパターニングすることで、引き出し電極３０７を形成する。
【００２４】
以上のように、本実施形態では、
・層間絶縁膜３０１上に下部電極用導電膜３０２ａを形成し、
・下部電極用導電膜３０２ａに容量絶縁膜３０３ａを形成し、
・半導体基板３００と導電膜形成ステージＳとを互いに機械的に無圧着状態で接触させたうえで、チャンバーで半導体基板３００の全面に第１の上部電極用導電膜３０４ａを形成し、
・そのうえで、第２の上部電極用導電膜３０４ｂを、半導体基板３００と導電膜形成ステージＳとを互いに機械的に圧着状態で接触させたうえで、スパッタ法で成膜する。
【００２５】
このような本実施形態の製法では、上部電極３０４の上部となる第２の上部電極用導電膜３０４ｂをスパッタによって堆積するより以前に、上部電極３０４の下部となる第１の上部電極用導電膜３０４ａを形成することにより、第２の上部電極用電極膜３０４ｂのスパッタ時において半導体基板３００周辺において下部電極用導電膜３０２ａが露出しない。そのため、第２の上部電極用電極膜３０４ｂのスパッタ時において発生する電荷はクランプリングＲへと流れて、半導体基板３００表面に電荷が蓄積されることが抑制される。その結果、静電破壊が防止される。
【００２６】
また容量絶縁膜としてＳｉＮを使用したが、非晶質の誘電体であればよいので、ＳｉＯやＳｉＯＮや酸化タンタルの高誘電率膜を使用することが出来る。さらに第１の上部電極用導電膜３０４ａは粒状と非晶質の混合物で形成されており、柱状結晶でないことが望ましい。柱状結晶としないためには、第１の上部電極用導電膜３０４ａとしてＴｉＮ膜を使用することが望ましい。第１の上部電極用導電膜３０４ａは容量絶縁膜３０３ａ上に形成されるので、柱状結晶になると横方向への結晶流動が起こり、結晶間にスキマができクラック等が発生する。このクラックにより容量絶縁膜３０３ａには、応力によるダメージが入りＭＩＭ容量の耐圧劣化が起こる。一方、第１の上部電極用導電膜３０４ａを粒状と非晶質との混合物で形成することにより、このようなクラック等の不具合は発生せず、ＭＩＭ容量の耐圧向上が見込まれる。
【産業上の利用可能性】
【００２７】
本発明は導体基板上にＭＩＭ容量を搭載した半導体装置の製造方法として有用である。
【図面の簡単な説明】
【００２８】
【図１】本発明の半導体装置の製造方法を示す断面図である。
【図２】本発明の半導体装置の製造方法を示す断面図である。
【図３】本発明の半導体装置の製造方法を示す断面図である。
【図４】本発明の半導体装置の製造方法を示す断面図である。
【図５】本発明の半導体装置の製造方法を示す断面図である。
【図６】エッジカット構造での静電破壊発生有無の確認結果を示す図である。
【図７】エッジカット構造評価時のＭＩＭ容量断面図である。
【図８】スパッタ装置概要図である。
【図９】スパッタ初期過程での静電破壊発生有無の確認結果である。
【図１０】コロナ放電による静電破壊の発生メカニズムである。
【図１１】クランプリングの形状を示す図である。
【符号の説明】
【００２９】
３０１  第１の層間絶縁膜
３０２ａ  下部電極用導電膜
３０３ａ  容量絶縁膜（ＳｉＮ膜）
３０４ａ  第１の上部電極用導電膜（ＴｉＮ膜あるいはＡｌＣｕ膜）
３０４ｂ  第２の上部電極用導電膜（ＡｌＣｕ膜）
３０４ｃ  上部電極のキャップ層（ＴｉＮ膜）
３０２  下部電極
３０３    容量絶縁膜
３０４    上部電極
３０５    第２の層間絶縁膜
３０６    ヴィアホール
３０７    引き出し電極
【図１】
2008270407.tif 000003
【図２】
2008270407.tif 000004
【図３】
2008270407.tif 000005
【図４】
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【図５】
2008270407.tif 000007
【図６】
2008270407.tif 000008
【図７】
2008270407.tif 000009
【図８】
2008270407.tif 000010
【図９】
2008270407.tif 000011
【図１０】
2008270407.tif 000012
【図１１】
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