(57)【要約】【課題】ＨＤ−ＳＤＩ信号を複数チャンネル分多重して高速にシリアル伝送するための信号処理の過程でスクランブルを掛ける場合に、パソロジカルパターンの発生の確率を十分に下げる。【解決手段】各チャンネルのこのシリアル・デジタルビデオ信号をシリアル／パラレル変換したパラレル・デジタルビデオ信号の映像区間のみの所定ビットに対して乱数をレジスタの初期値としてスクランブルを掛け、この初期値を補助データ区間に補助データとして格納するフレーム同期型スクランブラ２３と、フレーム同期型スクランブラ２３によってスクランブルを掛けられた各チャンネルのパラレル・デジタルデータにスクランブルを掛ける自己同期型スクランブラ２６とを設ける。【選択図】図５
2008042408.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも映像区間と補助データ区間とが時系列に並べられたフォーマットの所定のビットレートｂ１のシリアル・デジタルビデオ信号をｎチャンネル（ｎは２以上の整数）分入力し、各チャンネルの前記シリアル・デジタルビデオ信号をシリアル／パラレル変換するシリアル／パラレル変換手段と、
前記シリアル／パラレル変換手段によってシリアル／パラレル変換された各チャンネルのパラレル・デジタルビデオ信号の、前記映像区間のみの所定ビットに対して、乱数発生手段が発生した乱数をレジスタの初期値としてスクランブルを掛け、前記初期値を前記補助データ区間に補助データとして格納するフレーム同期型スクランブラと、
前記フレーム同期型スクランブラによってスクランブルを掛けられた各チャンネルのパラレル・デジタルデータにスクランブルを掛ける自己同期型スクランブラと、
前記自己同期型スクランブラによってスクランブルを掛けられた各チャンネルのパラレル・デジタルデータを多重する多重手段と、
前記多重手段によって多重されたパラレル・デジタルデータから所定ビット数ずつを取り出して、各々が所定のビットレートｂ２を有するｍチャンネルのシリアル・デジタルデータ（ｂ２はｂ１より小さい値、ｍはｎより大きい整数であり、ｂ１×ｎはｂ２×ｍに略等しい）を形成する多チャンネルデータ形成手段と、
前記多チャンネルデータ形成手段によって形成された前記ｍチャンネルのシリアル・デジタルデータを多重及びパラレル／シリアル変換することにより、ビットレートが略ｂ１×ｎのシリアル・デジタルデータを生成するデータ多重・パラレル／シリアル変換手段と
を備えたことを特徴とする信号処理装置。
【請求項２】
請求項１に記載の信号処理装置において、
前記フレーム同期型スクランブラは、前記映像区間の最下位ビットに対してスクランブルを掛けることを特徴とする信号処理装置。
【請求項３】
請求項１に記載の信号処理装置において、
前記シリアル・デジタルビデオ信号は、さらに、誤り訂正符号区間を含んでおり、
前記フレーム同期型スクランブラは、前記誤り訂正符号区間内の誤り訂正符号も前記補助データ区間に補助データとして格納し、
前記フレーム同期型スクランブラによってスクランブルを掛けられたパラレル・デジタルデータについて誤り訂正符号を再計算し、該再計算した誤り訂正符号を前記誤り訂正符号区間に新たに格納する誤り訂正符号再計算手段
をさらに備えたことを特徴とする信号処理装置。
【請求項４】
請求項１に記載の信号処理装置において、
ＳＭＰＴＥ２９２Ｍ規格によるＨＤ−ＳＤＩ信号を７チャンネルまたは８チャンネル分入力し、
前記データ多重・パラレル／シリアル変換手段は、ビットレート１０Ｇｂｐｓ以上のシリアル・デジタルデータを生成する
ことを特徴とする信号処理装置。
【請求項５】
請求項４に記載の信号処理装置において、
前記自己同期型スクランブラは、ＳＭＰＴＥ２９２Ｍ規格によるスクランブルを掛ける
ことを特徴とする信号処理装置。
【請求項６】
請求項１に記載の信号処理装置において、
前記シリアル・デジタルビデオ信号は、さらに、ワード同期のための所定のワードの区間を含んでおり、
前記シリアル／パラレル変換手段によってシリアル／パラレル変換された１チャンネル目のパラレル・デジタルビデオ信号中の前記所定のワードを別のワードに書き換える書換手段
をさらに備えたことを特徴とする信号処理装置。
【請求項７】
請求項６に記載の信号処理装置において、
２チャンネル目以降の前記シリアル・デジタルビデオ信号が入力されているか否かを検出する検出手段と、
前記検出手段によって前記シリアル・デジタルビデオ信号が入力されていないことが検出されたチャンネルについて、前記映像信号の区間，前記ワードの区間にそれぞれ信号を格納したパラレル・デジタルビデオ信号を生成する生成手段と
をさらに備え、
前記検出手段によって前記シリアル・デジタルビデオ信号が入力されていないことが検出されたチャンネルについては、前記生成手段によって生成されたパラレル・デジタルビデオ信号を前記フレーム同期型スクランブラに供給する
ことを特徴とする信号処理装置。
【請求項８】
請求項６に記載の信号処理装置において、
１チャンネル目の前記シリアル・デジタルビデオ信号と、２チャンネル目以降の前記シリアル・デジタルビデオ信号とで、フレームレート及びフォーマットが一致しているか否かを検出する検出手段
をさらに備え、
前記多重手段は、前記検出手段によってフレームレート，フォーマットの少なくともいずれかが一致していないことが検出されたチャンネルについては、前記所定のワードの区間の位相を他のチャンネルと揃えることなく多重する
ことを特徴とする信号処理装置。
【請求項９】
請求項６に記載の信号処理装置において、
前記シリアル・デジタルビデオ信号は、ＳＭＰＴＥ２９２Ｍ規格によるＨＤ−ＳＤＩ信号であり、
前記書換手段は、タイミング基準信号中のワード３ＦＦｈ，０００ｈ，０００ｈを、別の禁止コードに書き換える
ことを特徴とする信号処理装置。
【請求項１０】
少なくとも映像区間と補助データ区間とが時系列に並べられたフォーマットの所定のビットレートｂ１のシリアル・デジタルビデオ信号をｎチャンネル（ｎは２以上の整数）分入力し、各チャンネルの前記シリアル・デジタルビデオ信号をシリアル／パラレル変換する第１のステップと、
前記第１のステップでシリアル／パラレル変換した各チャンネルのパラレル・デジタルビデオ信号の、前記映像区間のみの所定ビットに対して、乱数発生手段が発生した乱数をレジスタの初期値としてフレーム同期型スクランブラによってスクランブルを掛け、前記初期値を前記補助データ区間に補助データとして格納する第２のステップと、
前記第２のステップでスクランブルを掛けた各チャンネルのパラレル・デジタルデータに自己同期型スクランブラによってスクランブルを掛ける第３のステップと、
前記第３のステップでスクランブルを掛けた各チャンネルのパラレル・デジタルデータを多重する第４のステップと、
前記第４のステップで多重したパラレル・デジタルデータから所定ビット数ずつを取り出して、各々が所定のビットレートｂ２を有するｍチャンネルのシリアル・デジタルデータ（ｂ２はｂ１より小さい値、ｍはｎより大きい整数であり、ｂ１×ｎはｂ２×ｍに略等しい）を形成する第５のステップと、
前記第５のステップで形成した前記ｍチャンネルのシリアル・デジタルデータを多重及びパラレル／シリアル変換することにより、ビットレートが略ｂ１×ｎのシリアル・デジタルデータを生成する第６のステップと
を有することを特徴とする信号処理方法。
【請求項１１】
少なくとも映像区間と補助データ区間とが時系列に並べられたフォーマットの所定のビットレートｂ１のシリアル・デジタルビデオ信号をｎチャンネル（ｎは２以上の整数）分多重したビットレートが略ｂ１×ｎのシリアル・デジタルデータをシリアル／パラレル変換し、該シリアル／パラレル変換したデータから、各々が所定のビットレートｂ２を有するｍチャンネルのシリアル・デジタルデータ（ｂ２はｂ１より小さい値、ｍはｎより大きい整数であり、ｂ１×ｎはｂ２×ｍに略等しい）を形成するシリアル／パラレル変換・多チャンネルデータ形成手段と、
前記シリアル／パラレル変換・多チャンネルデータ形成手段によって形成されたｍチャンネルの前記シリアル・デジタルデータを多重する多重手段と、
前記多重手段によって多重されたパラレル・デジタルデータにデスクランブルを掛ける自己同期型デスクランブラと、
前記自己同期型デスクランブラによってデスクランブルを掛けられたパラレル・デジタルデータの前記補助データ区間から読み取った値をレジスタの初期値として、該パラレル・デジタルデータの前記映像区間のみの所定ビットに対してデスクランブルを掛けるフレーム同期型デスクランブラと、
前記フレーム同期型デスクランブラによってデスクランブルを掛けられたパラレル・デジタルデータから所定ビット数ずつを取り出して、ｎチャンネルのパラレル・デジタルデータに分離する分離手段と、
前記分離手段によって分離された各チャンネルのパラレル・デジタルデータをパラレル／シリアル変換することにより、各々がビットレートｂ１を有するｎチャンネルのシリアル・デジタルビデオ信号を再生するパラレル／シリアル変換手段と
を備えたことを特徴とする信号処理装置。
【請求項１２】
請求項１１記載の信号処理装置において、
前記フレーム同期型デスクランブラは、前記映像区間の最下位ビットに対してデスクランブルを掛けることを特徴とする信号処理装置。
【請求項１３】
請求項１１に記載の信号処理装置において、
前記フレーム同期型デスクランブラによってデスクランブルを掛けられた各チャンネルのパラレル・デジタルデータについて、前記補助データ区間から誤り訂正符号を読み出し、該読み出した誤り訂正符号を用いて誤り訂正を行うとともに、該読み出した誤り訂正符号を前記シリアル・デジタルビデオ信号の誤り訂正符号区間に書き戻す誤り訂正符号再計算手段
をさらに備えたことを特徴とする信号処理装置。
【請求項１４】
請求項１１に記載の信号処理装置において、
前記シリアル・デジタルデータは、ＳＭＰＴＥ２９２Ｍ規格によるＨＤ−ＳＤＩ信号を７チャンネルまたは８チャンネル分多重したビットレート１０Ｇｂｐｓ以上のデータである
ことを特徴とする信号処理装置。
【請求項１５】
請求項１４に記載の信号処理装置において、
前記自己同期型デスクランブラは、ＳＭＰＴＥ２９２Ｍ規格によるデスクランブルを掛ける
ことを特徴とする信号処理装置。
【請求項１６】
請求項１１に記載の信号処理装置において、
前記シリアル・デジタルビデオ信号は、さらにワード同期のための所定のワードの区間を含むとともに、１チャンネル目のみが前記所定のワードを別のワードに書き換えられており、
所定ビットおきに前記別のワードを検出してワード同期を確立する同期確立手段
をさらに備えたことを特徴とする信号処理装置。
【請求項１７】
少なくとも映像区間と補助データ区間とが時系列に並べられたフォーマットの所定のビットレートｂ１のシリアル・デジタルビデオ信号をｎチャンネル（ｎは２以上の整数）分多重したビットレートが略ｂ１×ｎのシリアル・デジタルデータをシリアル／パラレル変換し、該シリアル／パラレル変換したデータから、各々が所定のビットレートｂ２を有するｍチャンネルのシリアル・デジタルデータ（ｂ２はｂ１より小さい値、ｍはｎより大きい整数であり、ｂ１×ｎはｂ２×ｍに略等しい）を形成する第１のステップと、
前記第１のステップで形成したｍチャンネルの前記シリアル・デジタルデータを多重する第２のステップと、
前記第２のステップで多重したパラレル・デジタルデータに自己同期型デスクランブラによってデスクランブルを掛ける第３のステップと、
前記第３のステップでデスクランブルを掛けたパラレル・デジタルデータの前記補助データ区間から読み取った値をレジスタの初期値として、該パラレル・デジタルデータの前記映像区間のみの所定ビットに対してフレーム同期型デスクランブラによってデスクランブルを掛ける第４のステップと、
前記第４のステップでデスクランブルを掛けたパラレル・デジタルデータから所定ビット数ずつを取り出して、ｎチャンネルのパラレル・デジタルデータに分離する第５のステップと、
前記第５のステップで分離した各チャンネルのパラレル・デジタルデータをパラレル／シリアル変換することにより、各々がビットレートｂ１を有するｎチャンネルのシリアル・デジタルビデオ信号を再生する第６のステップと
を有することを特徴とする信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数チャンネルのシリアル・デジタルビデオ信号をスクランブル及び多重してシリアル伝送するための信号処理装置及び信号処理方法に関し、特に、パソロジカルパターンの発生の確率を十分に下げるとともに、シリアル伝送されるデジタルビデオ信号を受信する受信装置がそのまま補助データを再生できるようにしたものに関する。
【背景技術】
【０００２】
米国のＳＭＰＴＥ(Society of Motion Picture and Television Engineers：動画およびテレビジョン技術者協会）では、テレビジョン放送用の高品位解像度（ＨＤ）のパラレル・デジタルビデオ信号の規格をＳＭＰＴＥ２７４Ｍ等として標準化するとともに、このパラレル・デジタルビデオ信号をビットレート１．４８５Ｇｂｐｓまたは１．４８５Ｇｂｐｓ／１．００１でシリアル伝送するＳＤＩ（Serial Digital Interface）の規格をＳＭＰＴＥ２９２Ｍとして標準化している。
【０００３】
さらに、近年、ＳＭＰＴＥ２９２Ｍによるシリアル・デジタルビデオ信号（ＨＤ−ＳＤＩ信号と呼ぶ）を複数チャンネル分多重して、ビットレート１０Ｇｂｐｓ以上でシリアル伝送する技術も開示されている（特許文献１）。
【０００４】
この特許文献１で開示された技術は、例えば、現行方式のＨＤＴＶ信号（１９２０×１０８０／６０Ｉ／４：２：２／１０ビット）を複数チャンネル分送信する次世代の放送用カメラにおいて、それらのＨＤＴＶ信号を１本のケーブルで高速にシリアル伝送するために用いることが期待される。
【０００５】
また、この特許文献１で開示された技術は、ＳＭＰＴＥ２７４Ｍ規格のデジタルビデオ信号よりも広帯域な下記の（ａ）〜（ｃ）のようなデジタルビデオ信号を高速にシリアル伝送するために用いることも期待される。
（ａ）次世代のＨＤＴＶ信号とされる、１９２０×１０８０／６０Ｐ／４：４：４／１２ビットのＨＤＴＶ信号
（ｂ）ＨＤＴＶ信号のスローモーション再生用途の、１９２０×１０８０／９０Ｐ／４：４：４／１４ビットの信号
（ｃ）デジタルシネマ用にＳＭＰＴＥ ＤＣＤＭ（Digital Cinema Distribution Master）で提案されている４０９６×２１６０／２４Ｐ／４：４：４／１２ビットの信号のような、４ｋ×２ｋ信号
【０００６】
【特許文献１】特開２００５−３２８４９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、上記特許文献１に開示された技術では、信号処理の過程において、各ＨＤ−ＳＤＩ信号をシリアル／パラレル変換したパラレル・デジタルビデオ信号を、‘Ｈ’や‘Ｌ’のビットが連続することを防止するために８ビット／１０ビット変換した後、多重している（段落００４６〜００５７）。しかし、８ビット／１０ビット変換に代えて、現行のＨＤ−ＳＤＩ信号と同じスクランブル（ＳＭＰＴＥ２９２Ｍ規格によるスクランブル）を掛けることによって‘Ｈ’や‘Ｌ’のビットが連続することを防止するという方法も考えられる。また、各ＨＤ−ＳＤＩ信号をシリアル／パラレル変換したパラレル・デジタルビデオ信号を、先に多重し、その多重した信号にスクランブルを掛けるという方法も考えられる。
【０００８】
ＳＭＰＴＥ２９２Ｍ規格では、自己同期型スクランブル方式を採用している。この自己同期型スクランブル方式は、送信側が、入力したシリアル信号を多項式とみなして９次の原始多項式
Ｘ９＋Ｘ４＋１
で順次割り算して、その結果である商を伝送することにより、統計的に伝送データのマーク率（１と０の割合）を平均１／２にするものである。このスクランブルは、原始多項式による信号の暗号化という意味も併せ持っている。この商をさらにＸ＋１で割ることによって極性フリー（データとその反転データで同じ情報を持つこと）のデータにして送信する。
【０００９】
受信側では、受信したシリアル信号にＸ＋１を掛け、さらに上記原始多項式 Ｘ９＋Ｘ４＋１を掛ける処理（デスクランブル）により、元のシリアル信号を再生する。
【００１０】
ところで、ビデオ信号にこうした自己同期型スクランブルを掛けると、シリアル伝送路上に、１水平ラインに亘り、図１（ａ）に示すように１ビットの‘Ｈ’に続いて１９ビットの‘Ｌ’が続くパターン（あるいはその反転パターン）の信号や、図１（ｂ）に示すように２０ビットの‘Ｈ’が連続した後２０ビットの‘Ｌ’が連続するパターン（あるいはその反転パターン）の信号が発生する場合がある。これらのパターンは、パソロジカルパターンと呼ばれている。
【００１１】
図１（ａ）のパターンやその反転パターンは、直流成分の多いパターンである。そして、上記特許文献１に開示されたような１０Ｇｂｐｓという高速な伝送レートを実現するためにはＡＣ結合の伝送系を用いることが一般的であるが、ＡＣ結合の伝送系では、直流成分が多い場合に図２に示すようなベースラインのうねりを起こしてしまうので、受信装置の側で直流成分を再生することが必要になってしまう。
【００１２】
また、図１（ｂ）のパターンやその反転パターンは、０から１への遷移や１から０への遷移が少ないパターンなので、受信装置の側でシリアル信号からクロックを再生することが困難になってしまう。
【００１３】
このように、複数チャンネルのＨＤ−ＳＤＩ信号を多重して高速にシリアル伝送するための信号処理の過程でスクランブルを掛けると、パソロジカルパターンの発生によって伝送上問題が生じてしまう。
【００１４】
本発明は、上述の点に鑑み、ＨＤ−ＳＤＩ信号のようなシリアル・デジタルビデオ信号を複数チャンネル分多重して高速にシリアル伝送するための信号処理の過程でスクランブルを掛ける場合に、パソロジカルパターンの発生の確率を十分に下げることを課題とする。
【課題を解決するための手段】
【００１５】
上記課題を解決するために、本発明に係る第１の信号処理装置は、少なくとも映像区間と補助データ区間とが時系列に並べられたフォーマットの所定のビットレートｂ１のシリアル・デジタルビデオ信号をｎチャンネル（ｎは２以上の整数）分入力し、各チャンネルのこのシリアル・デジタルビデオ信号をシリアル／パラレル変換するシリアル／パラレル変換手段と、このシリアル／パラレル変換手段によってシリアル／パラレル変換された各チャンネルのパラレル・デジタルビデオ信号の、この映像区間のみの所定ビットに対して、乱数発生手段が発生した乱数をレジスタの初期値としてスクランブルを掛け、この初期値をこの補助データ区間に補助データとして格納するフレーム同期型スクランブラと、このフレーム同期型スクランブラによってスクランブルを掛けられた各チャンネルのパラレル・デジタルデータにスクランブルを掛ける自己同期型スクランブラと、この自己同期型スクランブラによってスクランブルを掛けられた各チャンネルのパラレル・デジタルデータを多重する多重手段と、この多重手段によって多重されたパラレル・デジタルデータから所定ビット数ずつを取り出して、各々が所定のビットレートｂ２を有するｍチャンネルのシリアル・デジタルデータ（ｂ２はｂ１より小さい値、ｍはｎより大きい整数であり、ｂ１×ｎはｂ２×ｍに略等しい）を形成する多チャンネルデータ形成手段と、この多チャンネルデータ形成手段によって形成されたｍチャンネルのシリアル・デジタルデータを多重及びパラレル／シリアル変換することにより、ビットレートが略ｂ１×ｎのシリアル・デジタルデータを生成するデータ多重・パラレル／シリアル変換手段とを備えたことを特徴とする。
【００１６】
また、本発明に係る第１の信号処理方法は、少なくとも映像区間と補助データ区間とが時系列に並べられたフォーマットの所定のビットレートｂ１のシリアル・デジタルビデオ信号をｎチャンネル（ｎは２以上の整数）分入力し、各チャンネルのこのシリアル・デジタルビデオ信号をシリアル／パラレル変換する第１のステップと、この第１のステップでシリアル／パラレル変換した各チャンネルのパラレル・デジタルビデオ信号の、この映像区間のみの所定ビットに対して、乱数発生手段が発生した乱数をレジスタの初期値としてフレーム同期型スクランブラによってスクランブルを掛け、この初期値をこの補助データ区間に補助データとして格納する第２のステップと、この第２のステップでスクランブルを掛けた各チャンネルのパラレル・デジタルデータに自己同期型スクランブラによってスクランブルを掛ける第３のステップと、この第３のステップでスクランブルを掛けた各チャンネルのパラレル・デジタルデータを多重する第４のステップと、この第４のステップで多重したパラレル・デジタルデータから所定ビット数ずつを取り出して、各々が所定のビットレートｂ２を有するｍチャンネルのシリアル・デジタルデータ（ｂ２はｂ１より小さい値、ｍはｎより大きい整数であり、ｂ１×ｎはｂ２×ｍに略等しい）を形成する第５のステップと、この第５のステップで形成したｍチャンネルのシリアル・デジタルデータを多重及びパラレル／シリアル変換することにより、ビットレートが略ｂ１×ｎのシリアル・デジタルデータを生成する第６のステップとを有することを特徴とする。
【００１７】
上記発明は、複数のシリアル・デジタルビデオ信号を多重して送信する側の信号処理に関する発明である。この第１の信号処理装置，信号処理方法では、入力したｎチャンネル分のビットレートｂ１の入力シリアル・デジタルビデオ信号をそれぞれシリアル／パラレル変換したパラレル・デジタルビデオ信号が、信号全体ではなく、映像区間のみの所定ビットに対して、乱数発生手段が発生した乱数をレジスタの初期値としてフレーム同期型スクランブラでスクランブルを掛けられ、その初期値を補助データ区間に格納された後、自己同期型スクランブラでスクランブルを掛けられる。
【００１８】
そして、このようなスクランブルを掛けられた各チャンネルのパラレル・デジタルデータが多重され、その多重されたパラレル・デジタルデータから所定ビット数ずつが取り出されて、各々が所定のビットレートｂ２を有するｍチャンネルのシリアル・デジタルデータ（ｂ２はｂ１より小さい値、ｍはｎより大きい整数であり、ｂ１×ｎはｂ２×ｍに略等しい）が形成され、それらのｍチャンネルのパラレル・デジタルデータが多重及びパラレル／シリアル変換されることにより、ビットレートが略ｂ１×ｎのシリアル・デジタルデータが生成される。
【００１９】
ここで、フレーム同期型スクランブラは、乱数をレジスタの初期値として用いるので、レジスタの初期値がその都度変化する。したがって、どのようなパターンのシリアル・デジタルビデオ信号がこの信号処理装置に入力しても、フレーム同期型スクランブルを掛けることによって新たにパソロジカルパターンが発生する確率が格段に低くなる。これにより、パソロジカルパターンの発生の確率を十分に下げることができる。
【００２０】
また、このフレーム同期型スクランブラは、パラレル・デジタルビデオ信号のうち、映像区間のみに対してフレーム同期型スクランブルを掛けるので、補助データのビットに対してはフレーム同期型スクランブルが掛からない。したがって、この信号処理装置から送信されるシリアル・デジタルビデオ信号を受信する側の装置では、受信したシリアル・デジタルビデオ信号から、フレーム同期型デスクランブルを掛けなくても補助データを再生することができる。
【００２１】
そして、フレーム同期型スクランブラでスクランブルを掛けたときのレジスタの初期値が補助データ区間に格納されて送信されるので、受信側の装置は、補助データ区間からこの初期値を再生すれば（前述のようにこの補助データはフレーム同期型デスクランブルを掛けなくても再生することができる）、その初期値をフレーム同期型デスクランブラのレジスタの初期値として用いて、信号処理装置によってフレーム同期型スクランブルが掛けられる前の映像区間の元の信号を再生することが可能になる。
【００２２】
次に、本発明に係る第２の信号処理装置は、少なくとも映像区間と補助データ区間とが時系列に並べられたフォーマットの所定のビットレートｂ１のシリアル・デジタルビデオ信号をｎチャンネル（ｎは２以上の整数）分多重したビットレートが略ｂ１×ｎのシリアル・デジタルデータをシリアル／パラレル変換し、該シリアル／パラレル変換したデータから、各々が所定のビットレートｂ２を有するｍチャンネルのシリアル・デジタルデータ（ｂ２はｂ１より小さい値、ｍはｎより大きい整数であり、ｂ１×ｎはｂ２×ｍに略等しい）を形成するシリアル／パラレル変換・多チャンネルデータ形成手段と、このシリアル／パラレル変換・多チャンネルデータ形成手段によって形成されたｍチャンネルのシリアル・デジタルデータを多重する多重手段と、この多重手段によって多重されたパラレル・デジタルデータにデスクランブルを掛ける自己同期型デスクランブラと、この自己同期型デスクランブラによってデスクランブルを掛けられたパラレル・デジタルデータのこの補助データ区間から読み取った値をレジスタの初期値として、該パラレル・デジタルデータのこの映像区間のみの所定ビットに対してデスクランブルを掛けるフレーム同期型デスクランブラと、このフレーム同期型デスクランブラによってデスクランブルを掛けられたパラレル・デジタルデータから所定ビット数ずつを取り出して、ｎチャンネルのパラレル・デジタルデータに分離する分離手段と、この分離手段によって分離された各チャンネルのパラレル・デジタルデータをパラレル／シリアル変換することにより、各々がビットレートｂ１を有するｎチャンネルのシリアル・デジタルビデオ信号を再生するパラレル／シリアル変換手段とを備えたことを特徴とする。
【００２３】
また、本発明に係る第２の信号処理方法は、少なくとも映像区間と補助データ区間とが時系列に並べられたフォーマットの所定のビットレートｂ１のシリアル・デジタルビデオ信号をｎチャンネル（ｎは２以上の整数）分多重したビットレートが略ｂ１×ｎのシリアル・デジタルデータをシリアル／パラレル変換し、該シリアル／パラレル変換したデータから、各々が所定のビットレートｂ２を有するｍチャンネルのシリアル・デジタルデータ（ｂ２はｂ１より小さい値、ｍはｎより大きい整数であり、ｂ１×ｎはｂ２×ｍに略等しい）を形成する第１のステップと、この第１のステップで形成したｍチャンネルのシリアル・デジタルデータを多重する第２のステップと、この第２のステップで多重したパラレル・デジタルデータに自己同期型デスクランブラによってデスクランブルを掛ける第３のステップと、この第３のステップでデスクランブルを掛けたパラレル・デジタルデータのこの補助データ区間から読み取った値をレジスタの初期値として、該パラレル・デジタルデータのこの映像区間のみの所定ビットに対してフレーム同期型デスクランブラによってデスクランブルを掛ける第４のステップと、この第４のステップでデスクランブルを掛けたパラレル・デジタルデータから所定ビット数ずつを取り出して、ｎチャンネルのパラレル・デジタルデータに分離する第５のステップと、この第５のステップで分離した各チャンネルのパラレル・デジタルデータをパラレル／シリアル変換することにより、各々がビットレートｂ１を有するｎチャンネルのシリアル・デジタルビデオ信号を再生する第６のステップとを有することを特徴とする。
【００２４】
上記発明は、前述の第１の信号処理装置，信号処理方法によって多重されたシリアル・デジタルデータを受信する側の信号処理に関する発明である。この第２の信号処理装置，信号処理方法では、第１の信号処理装置，信号処理方法によるビットレートが略ｂ１×ｎのシリアル・デジタルデータがシリアル／パラレル変換され、そのシリアル／パラレル変換されたデータから、ビットレートｂ２のｍチャンネルのシリアル・デジタルデータ（ｂ２はｂ１より小さい値、ｍはｎより大きい整数であり、ｂ１×ｎはｂ２×ｍに略等しい）が形成される。そして、このｍチャンネルのシリアル・デジタルデータが多重され、その多重されたパラレル・デジタルデータが、自己同期型デスクランブラによってデスクランブルを掛けられた後、補助データ区間から読み取った値をレジスタの初期値として、フレーム同期型デスクランブラにより、映像区間のみの所定ビットに対してデスクランブルを掛けられる。これにより、送信側でフレーム同期型スクランブルが掛けられる前の映像区間の元の信号が再生される。
【００２５】
そして、このようなデスクランブルを掛けられたパラレル・デジタルデータから所定ビット数ずつが取り出されてｎチャンネルのパラレル・デジタルデータに分離され、それらのｎチャンネルのパラレル・デジタルデータがパラレル／シリアル変換されることにより、ビットレートｂ１のｎチャンネルのシリアル・デジタルビデオ信号が再生される。
【発明の効果】
【００２６】
本発明によれば、例えばＨＤ−ＳＤＩ信号のようなシリアル・デジタルビデオ信号を複数チャンネル分多重して高速にシリアル伝送するための信号処理の過程でスクランブルを掛ける場合に、パソロジカルパターンの発生の確率を十分に下げることができるという効果が得られる。
【００２７】
また、シリアル伝送されるデジタルデータを受信する側の装置が、そのまま補助データを再生することができるという効果が得られる。さらに、この受信側の装置が、補助データ区間から再生した初期値を用いて、フレーム同期型スクランブルが掛けられる前の映像区間の元の信号を再生することが可能になるという効果が得られる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施の形態を図面を用いて説明する。図３は、本発明を適用した伝送システムの全体構成を示す図である。この伝送システムでは、送信側において、ビットレート１．４８５Ｇｂｐｓまたは１．４８５Ｇｂｐｓ／１．００１（以下単に１．４８５Ｇｂｐｓと記載する）のＨＤ−ＳＤＩ信号を外部から７チャンネル分または８チャンネル分入力し、入力したそれらのＨＤ−ＳＤＩ信号を信号処理装置１によってビットレート１０．３９５Ｇｂｐｓまたは１１．８８Ｇｂｐｓのシリアル・デジタルデータに多重して、電気−光変換機２から光ファイバーケーブル３を用いて送信する。
【００２９】
送信側に入力させるＨＤ−ＳＤＩ信号は、ＳＭＰＴＥ２７４Ｍや２９６Ｍ規格等による７チャンネル分または８チャンネル分のデジタルビデオ信号をそれぞれＳＭＰＴＥ２９２Ｍ規格によってＨＤ−ＳＤＩ信号に変換したものであってもよいし、あるいは、ＳＭＰＴＥ２７４Ｍ規格のデジタルビデオ信号よりも広帯域な下記の（ａ）〜（ｃ）のようなデジタルビデオ信号をＳＭＰＴＥ４３５Ｍ規格によって８チャンネル分のＨＤ−ＳＤＩ信号にマッピングしたものであってもよい。
（ａ）次世代のＨＤＴＶ信号とされる、１９２０×１０８０／５０Ｐ，６０Ｐ／４：４：４／１２ビットのＨＤＴＶ信号
（ｂ）ＨＤＴＶ信号のスローモーション再生用途の、１９２０×１０８０／１５０Ｉ，１８０Ｉ／４：４：４／１２ビット，１４ビットの信号
（ｃ）デジタルシネマ用にＳＭＰＴＥ ＤＣＤＭ（Digital Cinema Distribution Master）で提案されている４０９６×２１６０／２４Ｐ／４：４：４／１２ビットの信号のような、４ｋ×２ｋ信号
【００３０】
図３の受信側では、送信側から光ファイバーケーブル３を用いて送信されたビットレート１０．３９５Ｇｂｐｓまたは１１．８８Ｇｂｐｓのシリアル・デジタルデータを光−電気変換機４で受信し、このシリアル・デジタルデータから信号処理装置５によって元の各チャンネルのＨＤ−ＳＤＩ信号を再生する。
【００３１】
図４は、送信側の信号処理装置１の構成を示すブロック図である。信号処理装置１に入力ポート１１−１〜１１−８から入力した７または８チャンネル分のＨＤ−ＳＤＩ信号（入力ポート１１−１からの入力ＨＤ−ＳＤＩ信号を１チャンネル目とする）は、Ｓ／Ｐ変換・スクランブル部１２に送られる。
【００３２】
図５は、このＳ／Ｐ変換・スクランブル部１２の構成を示すブロック図である。Ｓ／Ｐ変換・スクランブル部１２は、各入力ポート１１−１〜１１−８に一対一に対応した８個のブロック１２−１〜１２−８から成っている。各ブロック１２−１〜１２−８は概ね同一の処理を行うが、ブロック１２−１と残りのブロック１２−２〜１２−８とでは一部の処理が相違しており、各ブロック１２−２〜１２−８は全く同一の処理を行う。図５には、代表的にブロック１２−１，１２−２についてのみ内部構成を示すとともに、ブロック１２−１とブロック１２−２〜１２−８とで異なる処理を行う部分であるＴＲＳ検出部にのみ異なる符号を付している。
【００３３】
入力ポート１１−１から入力した１チャンネル目のＨＤ−ＳＤＩ信号は、ブロック１２−１内のＳ／Ｐ（シリアル／パラレル）変換部２１に送られる。Ｓ／Ｐ変換部２１は、ＨＤ−ＳＤＩ信号をシリアル／パラレル変換及びデスクランブル処理してビットレート７４．２５Ｍｂｐｓまたは７４．２５Ｍｂｐｓ／１．００１（以下単に７４．２５Ｍｂｐｓと記載する）のパラレル・デジタルビデオ信号に変換するとともに、７４．２５ＭＨｚのクロックを抽出する。
【００３４】
図６はＳ／Ｐ変換部２１によって変換されたパラレル・デジタルビデオ信号の１ライン分のデータ構造を示す図である。このパラレル・デジタルビデオ信号は、ワード長が１０ビットずつのＹ（輝度）データ系列とＣｂ／Ｃｒ（色差）データ系列とを同期を取って並列配置した、２０ビット幅のパラレル・デジタル信号である。
【００３５】
Ｙデータ系列，Ｃｂ／Ｃｒデータ系列では、それぞれ、タイミング基準信号ＥＡＶ（End of Active Video）の区間と、ライン番号データＬＮの区間と、誤り検出符号ＣＲＣＣの区間と、水平ブランキング期間（補助データ／未定義ワードデータの区間）と、タイミング基準信号ＳＡＶ（Start of Active Video）の区間と、映像区間であるアクティブ・ビデオの区間（Ｙデータ系列では輝度信号の区間、Ｃｂ／Ｃｒデータ系列では色差信号の区間）とが順に時系列に並べられている。
【００３６】
タイミング基準信号ＳＡＶ，ＥＡＶは、それぞれ３ＦＦｈ，０００ｈ，０００ｈ，ＸＹＺｈの４ワードである。このうちの最初の３ワード（３ＦＦｈ，０００ｈ，０００ｈ）は、ワード同期や水平同期を確立するためのものである。最後の１ワード（ＸＹＺｈ）は、同一フレームの第１フィールド／第２フィールドを識別したり、ＳＡＶとＥＡＶとを識別するためのものである。
【００３７】
Ｙデータ系列の水平ブランキング期間に格納される補助データには、当該デジタルビデオ信号の映像データについての情報を表すＰａｙｌｏａｄＩＤ（ＳＭＰＴＥ３５２Ｍ規格による４ワードの識別データ）が適宜含まれる。
【００３８】
図５に示すように、Ｓ／Ｐ変換部２１によって変換されたパラレル・デジタルビデオ信号は、ＴＲＳ検出部２２に送られる。また、Ｓ／Ｐ変換部２１によって抽出された７４．２５ＭＨｚのクロックは、ＦＩＦＯメモリ２７に書込みクロックとして送られるとともに図４に示すＰＬＬ１３に送られる。
【００３９】
ブロック１２−２〜１２−８内でも、Ｓ／Ｐ変換部２１が、入力ポート１１−２〜１１−８に入力したＨＤ−ＳＤＩ信号に対して全く同様にパラレル・デジタルビデオ信号への変換及びクロック抽出処理を行い、変換したパラレル・デジタルビデオ信号をＴＲＳ検出部３１に送るとともに、抽出したクロックをＦＩＦＯメモリ２７に書込みクロックとして送る（但し、ブロック１２−２〜１２−８内のＳ／Ｐ変換部２１からは図４のＰＬＬ１３にはクロックを送らない）。
【００４０】
ブロック１２−１内のＴＲＳ検出部２２では、Ｓ／Ｐ変換部２１から送られたパラレル・デジタルビデオ信号に対して、タイミング基準信号ＳＡＶ／ＥＡＶ（図６）の検出処理を、タイミング基準信号ＳＡＶ／ＥＡＶが検出されるまで続ける。そして、タイミング基準信号ＳＡＶ／ＥＡＶが検出されると、次の（１）〜（４）の処理を行うとともに、このパラレル・デジタルビデオ信号をフレーム同期型スクランブラ２３に送る。
（１）ＳｔａｔｅＭａｃｈｉｎｅ（Fibre Channel規格ANSI X3.230-1994 page72-75参照）を構成することによって前方・後方保護を行う。
（２）検出したタイミング基準信号ＳＡＶ間のデータ量をカウントすることにより、パラレル・デジタルビデオ信号のフレームレートを検出する。
（３）タイミング基準信号ＳＡＶを検出したタイミングで、乱数発生部２４にトリガーを与える。
（４）水平ブランキング期間からＰａｙｌｏａｄＩＤを検出し、図４に示すモード切替部１４にその検出結果を送る。
【００４１】
他方、ブロック１２−２〜１２−８内のＴＲＳ検出部３１では、Ｓ／Ｐ変換部２１から送られたパラレル・デジタルビデオ信号に対してタイミング基準信号ＳＡＶ／ＥＡＶの検出処理を行うが、検出されてＳｔａｔｅＭａｃｈｉｎｅがSynchronization Acquired Stateに移行した場合には上記（１），（３）及び（４）の処理を行ってそのパラレル・デジタルビデオ信号をフレーム同期型スクランブラ２３に送るのに対し、検出されなかった場合には、信号が入力されていないと判断して、輝度信号，色差信号の値をそれぞれ０４０ｈ（１０進数で６４），２００ｈ（１０進数で５１２）にセットした信号をフレーム同期型スクランブラ２３に送る。
【００４２】
乱数発生部２４は、フレーム同期型スクランブラ２３の次数をｎとして、０〜（２ｎ−１）の中から０（二進数でオール‘０’）以外の値をランダムに選んで乱数として発生するものであり、ＴＲＳ検出部２２からトリガーが与えられたタイミングでこうした乱数を発生してフレーム同期型スクランブラ２３に供給する。
【００４３】
フレーム同期型スクランブラ２３の構成や動作を説明する前に、自己同期型スクランブル方式，フレーム同期型スクランブル方式の各々の概要について、図７，図８を用いて説明する。
【００４４】
自己同期型スクランブル方式とは、図７に示すように、送信側が、入力データを生成多項式で順次割り算してその商を送信するものであり、受信側では、受信したデータに送信機側と同じ生成多項式を掛けることによって元のデータを再生する。ＳＭＰＴＥ２９２Ｍ規格では、この自己同期型スクランブル方式を採用している。
【００４５】
他方、フレーム同期型スクランブル方式では、図８に示すように、送信側が、入力データ中の或るタイミング基準信号に基づき、生成多項式で擬似ランダム信号を発生し、その擬似ランダム信号と入力データとのイクスクルーシブ・オアの計算(モジュロの２の加算）を行ったデータを送信する。受信側では、送信側と同じタイミング基準信号によって同じ生成多項式で擬似ランダム信号を発生し、受信したデータとその擬似ランダム信号とのイクスクルーシブ・オアの計算(モジュロの２の加算）を行うことによって元のデータを再生する。従って、タイミング基準信号にはスクランブルは掛けない。高速デジタル通信の規格であるＳＤＨ（Synchronous Digital Hierarchy）では、このフレーム同期型スクランブル方式を採用している。
【００４６】
図５に戻り、フレーム同期型スクランブラ２３は、ＴＲＳ検出部２２によって検出されたタイミング基準信号ＳＡＶに続くアクティブ・ビデオの区間（図６）にのみ、乱数発生部２４からの乱数をレジスタの初期値として用いて、Ｙデータ系列，Ｃｂ／Ｃｒデータ系列の各々の最下位ビットＬＳＢに対してフレーム同期型スクランブルを掛ける（すなわち、図８に示したように、生成多項式で発生した擬似ランダム信号とこのＬＳＢとのイクスクルーシブ・オアの計算を行う）。
【００４７】
そして、フレーム同期型スクランブラ２３は、図９に示すように、このＬＳＢとのイクスクルーシブ・オアの計算を行った結果を、新たにアクティブ・ビデオの区間の最下位ビットＬＳＢに格納する。また、図９に示すように、レジスタの初期値（乱数発生部２４からの乱数）を、ＳＭＰＴＥ２９１Ｍに準拠したパケットに格納して、水平ブランキング期間（図６）に補助データの１つとして多重化するとともに、図６の誤り検出符号ＣＲＣＣの区間（図９ではこの区間は図示を省略している）に格納されている誤り検出符号ＣＲＣＣを読み出し、その誤り検出符号ＣＲＣＣも、ＳＭＰＴＥ２９１Ｍに準拠したパケットに格納して、水平ブランキング期間に補助データの１つとして多重化する。なお、ブロック１２−２〜１２−８では、ＴＲＳ検出部３１でタイミング基準信号ＳＡＶ／ＥＡＶが検出されなかった場合には、フレーム同期型スクランブラ２３のスクランブル動作はオフにされる。
【００４８】
図１０は、フレーム同期型スクランブラ２３の構成例（７次のスクランブラ（１＋Ｘ６＋Ｘ７）の場合の構成）を示す図である。フレーム同期型スクランブラのレジスタを構成する７段のフリップフロップの初期値は、１水平ライン毎に乱数発生部２４（図５）からの乱数によってセットする。ここでは、フレーム同期型スクランブラ２３の次数が７なので、乱数発生部２４は、０〜２７−１（＝１２７）の中から０（二進数でオール‘０’）以外の１〜１２７の値を乱数として発生することになる。そして、例えば発生した乱数が１００であるとすると、１００＝６４（＝２６）＋３２（＝２５）＋４（＝２２）なので、レジスタを構成する各フリップフロップの初期値を、前段（図の左側）のフリップフロップから順に（０，０，１，０，０，１，１）にセットする。
【００４９】
図１１は、フレーム同期型スクランブラ２３のレジスタに初期値がセットされるタイミングを示す図である。ＴＲＳ検出部２２（図５）がタイミング基準信号ＳＡＶを検出したタイミングで、乱数発生部２４から乱数が発生して、レジスタに初期値がセットされる。
【００５０】
なお、図１０には７次のフレーム同期型スクランブラ２３を示したが、フレーム同期型スクランブラ２３の次数に制限はない。また、必要に応じて、フレーム同期型スクランブラ２３として複数のスクランブラを用意し、それらのスクランブラを１水平ライン毎に切り替えて使用してもよい。また、フレーム同期型スクランブラ２３の次数を可変にして、現在の次数の情報も、ＳＭＰＴＥ２９１Ｍに準拠したパケットに格納して、水平ブランキング期間（図９）に補助データの１つとして多重化してもよい。
【００５１】
図５に戻り、フレーム同期型スクランブラ２３でパラレル・デジタルビデオ信号にフレーム同期型スクランブルを掛けることによって形成されたパラレル・デジタルデータは、ＣＲＣＣ再計算部２５に送られる。ＣＲＣＣ再計算部２５は、フレーム同期型スクランブラ４がアクティブ・ビデオの区間の最下位ビットＬＳＢにスクランブルを掛けたことによってデータの内容が変更されたパラレル・デジタルデータについて、誤り訂正符号ＣＲＣＣを再計算する。そして、その再計算した誤り訂正符号ＣＲＣＣを、図３の誤り検出符号ＣＲＣＣの区間に新たな誤り訂正符号ＣＲＣＣとして多重することにより、誤り検出符号ＣＲＣＣの区間の誤り訂正符号ＣＲＣＣを書き換える。なお、ブロック１２−２〜１２−８では、ＴＲＳ検出部３１でタイミング基準信号ＳＡＶ／ＥＡＶが検出されなかった場合には、ＣＲＣＣ再計算部２５の再計算動作もオフにされる。
【００５２】
このＣＲＣＣ再計算部２５の処理を経たパラレル・デジタルデータは、自己同期型スクランブラ２６によってＳＭＰＴＥ２９２Ｍ規格による自己同期型スクランブル（図７）を掛けられた後、ＦＩＦＯメモリ２７に書き込まれる。
【００５３】
図４のＰＬＬ１３は、ブロック１２−１内のＳ／Ｐ変換部２１からの７４．２５ＭＨｚのクロックに同期した７４．２５ＭＨｚのクロックを、各ブロック１２−１〜１２−８内のＦＩＦＯメモリ２７に読出しクロックとして送り、図４の多重部１５に送り、且つ、図４のＦＩＦＯメモリ１６に書込みクロックとして送る。
【００５４】
またＰＬＬ１３は、後述するモード切替部１４による信号処理モードが７チャンネルモードである場合には、この７４．２５ＭＨｚのクロックの周波数を１４０／１２８倍した８１．２ＭＨｚのクロックを、ＦＩＦＯメモリ１６に読出しクロックとして送るとともにＦＩＦＯメモリ１８に書込みクロックとして送り、他方、後述するモード切替部１４による信号処理モードが８チャンネルモードである場合には、この７４．２５ＭＨｚのクロックの周波数を１６０／１２８倍した９２．８ＭＨｚのクロックを、ＦＩＦＯメモリ１６に読出しクロックとして送るとともにＦＩＦＯメモリ１８に書込みクロックとして送る。
【００５５】
またＰＬＬ１３は、この信号処理モードが７チャンネルモードである場合には、この７４．２５ＭＨｚのクロックの周波数を１４０／６４倍した１６２．４ＭＨｚのクロックをＦＩＦＯメモリ１８に読出しクロックとして送り、他方、この信号処理モードが８チャンネルモードである場合には、この７４．２５ＭＨｚのクロックの周波数を１６０／６４倍した１８５．６ＭＨｚのクロックをＦＩＦＯメモリ１８に読出しクロックとして送る。
【００５６】
またＰＬＬ１３は、この信号処理モードが７チャンネルモードである場合には、この７４．２５ＭＨｚのクロックの周波数を３５／４倍した６４９．６８７５ＭＨｚのクロックを多チャンネルデータ形成部１９に送り、他方、この信号処理モードが８チャンネルモードである場合には、この７４．２５ＭＨｚのクロックの周波数を１０倍した７４２．５ＭＨｚのクロックを多チャンネルデータ形成部１９に送る。
【００５７】
図５の各ブロック１２−１〜１２−８内のＦＩＦＯメモリ２７からは、タイミング基準信号ＳＡＶ／ＥＡＶ及びライン番号データＬＮ（図６）を基準として各入力チャンネル間の位相を調整しながら、タイミング基準信号ＳＡＶを先頭として１０ビット単位（ワード単位）でパラレル・デジタルデータが順次読み出される。このようにして各ブロック１２−１〜１２−８内のＦＩＦＯメモリ２７から１０ビット単位で順次読み出される７または８チャンネル分のパラレル・デジタルデータは、図４に示す多重部１５に送られる。
【００５８】
図４において、モード切替部１４は、Ｓ／Ｐ変換・スクランブル部１２の各ブロック１２−１〜１２−８内のＴＲＳ検出部２２，３２（図５）によるＰａｙｌｏａｄＩＤの検出結果に基づき、信号処理装置１にＨＤ−ＳＤＩ信号が７チャンネル分の入力しているのかそれとも８チャンネル分入力しているのかを検知する。そして、７チャンネル分入力しているときには信号処理モードを７チャンネルモードに切り替え、他方８チャンネル分入力しているときには信号処理モードを８チャンネルモードに切り替えて、現在のモードを示す信号をＰＬＬ１３や多重部１５や多チャンネルデータ形成部１９に送る（モード切替部１４から各部への信号線は図示を省略している）。
【００５９】
多重部１５は、Ｓ／Ｐ変換・スクランブル部１２から送られる７または８チャンネル分のパラレル・デジタルデータを、１０ビット単位で１チャンネル目，２チャンネル目，…７または８チャンネル目の順に多重する。図１２は、８チャンネル分のパラレル・デジタルデータを多重する場合のタイミング基準信号ＳＡＶ／ＥＡＶの部分の多重の様子を示す図である。但し、後で図１６を用いて説明するように、４ｋ×２ｋ信号からマッピングした８チャンネルのＨＤ−ＳＤＩ信号をビットレート１０．３９５Ｇｂｐｓのシリアル・デジタルデータとして伝送する場合には、アクティブ・ビデオの区間のデータは８チャンネル全てを多重するが、タイミング基準信号ＥＡＶ，ライン番号データＬＮ，誤り検出符号ＣＲＣＣ，水平ブランキング期間及びタイミング基準信号ＳＡＶの区間のデータは１，３，５，７チャンネル目のみを多重する。
【００６０】
多重部１５によって多重されたパラレル・デジタルデータは、モード切替部１４による信号処理モードが７チャンネルモードである場合には、１４０ビット幅のパラレル・デジタルデータとしてＦＩＦＯメモリ１６に送られ、他方モード切替部１４による信号処理モードが８チャンネルモードである場合には、１６０ビット幅のパラレル・デジタルデータとしてＦＩＦＯメモリ１６に送られる。ＦＩＦＯメモリ１６では、このパラレル・デジタルデータが、ＰＬＬ１３からの７４．２５ＭＨｚのクロック書込みクロックとして書き込まれる。
【００６１】
ＦＩＦＯメモリ１６に書き込まれたパラレル・デジタルデータは、モード切替部１４による信号処理モードが７チャンネルモードである場合には、ＰＬＬ１３からの８１．２ＭＨｚのクロックによって１４０ビット幅のパラレル・デジタルデータとして読み出され、他方モード切替部１４による信号処理モードが８チャンネルモードである場合には、ＰＬＬ１３からの９２．８ＭＨｚのクロックによって１６０ビット幅のパラレル・デジタルデータとして読み出される。ＦＩＦＯメモリ１６から読み出されたパラレル・デジタルデータは、データ長変換部１７に送られる。
【００６２】
データ長変換部１７は、ＦＩＦＯメモリ１６からの１４０ビット幅または１６０ビット幅のパラレル・デジタルデータをそれぞれ１２８ビット幅のパラレル・デジタルデータに変換するデータ長変換処理を行う。データ長変換部１７によって変換された１２８ビット幅のパラレル・デジタルデータは、ＦＩＦＯメモリ１８に送られる。
【００６３】
ＦＩＦＯメモリ１８では、この１２８ビット幅のパラレル・デジタルデータがＰＬＬ１３からの８１．２ＭＨｚ（７チャンネルモードの場合）または９２．８ＭＨｚ（８チャンネルモードの場合）のクロックによって書き込まれる。ＦＩＦＯメモリ１８に書き込まれたパラレル・デジタルデータは、ＰＬＬ１３からの１６２．４ＭＨｚ（７チャンネルモードの場合）または１８５．６ＭＨｚ（８チャンネルモードの場合）のクロックによって６４ビット幅のパラレル・デジタルデータとして読み出されて、多チャンネルデータ形成部１９に送られる。
【００６４】
多チャンネルデータ形成部１９は、例えばＸＳＢＩ（Ten gigabit Sixteen Bit Interface：１０ギガビットイーサネット（登録商標）システムで使用される１６ビットインタフェース）である。モード切替部１４による信号処理モードが７チャンネルモードである場合には、多チャンネルデータ形成部１９は、ＰＬＬ１３からの６４９．６８７５ＭＨｚのクロックを用いて、ＦＩＦＯメモリ１８からの６４ビット幅のパラレル・デジタルデータから、各々がビットレート６４９．６８７５Ｍｂｐｓを有する１６チャンネル分のシリアル・デジタルデータを形成する。他方、モード切替部１４による信号処理モードが８チャンネルモードである場合には、多チャンネルデータ形成部１９は、ＰＬＬ１３からの７４２．５ＭＨｚのクロックを用いて、ＦＩＦＯメモリ１８からの６４ビット幅のパラレル・デジタルデータから、各々がビットレート７４２．５Ｍｂｐｓを有する１６チャンネル分のシリアル・デジタルデータを形成する。多チャンネルデータ形成部１９によって形成された１６チャンネルのシリアル・デジタルデータは、多重・Ｐ／Ｓ変換部２０に送られる。
【００６５】
多重・Ｐ／Ｓ変換部２０は、多チャンネルデータ形成部１９からの１６チャンネルチャンネルのシリアル・デジタルデータを多重し、その多重したパラレル・デジタルデータをパラレル／シリアル変換することにより、多チャンネルデータ形成部１９からのシリアル・デジタルデータのビットレートが６４９．６８７５Ｍｂｐｓである場合（７チャンネルモードの場合）には６４９．６８７５Ｍｂｐｓ×１６＝１０．３９５Ｇｂｐｓのシリアル・デジタルデータを生成し、他方、多チャンネルデータ形成部１９からのシリアル・デジタルデータのビットレートが７４２．５Ｍｂｐｓである場合（８チャンネルモードの場合）には７４２．５Ｍｂｐｓ×１６＝１１．８８Ｇｂｐｓのシリアル・デジタルデータを生成する。
【００６６】
多重・Ｐ／Ｓ変換部２０によって生成されたビットレート１０．３９５Ｇｂｐｓ（７チャンネルモードの場合）または１１．８８Ｇｂｐｓ（８チャンネルモードの場合）のシリアル・デジタルデータは、図３に示すように信号処理装置１から電気−光変換機２に送られる。
【００６７】
図１３は、以上の信号処理装置１の処理の概要をフローチャートとして示した図である。ステップＳ１として示すように、外部から入力した７または８チャンネル分のＨＤ−ＳＤＩ信号をそれぞれシリアル／パラレル変換する（図５の各ブロック１２−１〜１２−８内のＳ／Ｐ変換部２１の処理）。
【００６８】
続いて、ステップＳ２〜Ｓ４として示すように、タイミング基準信号ＳＡＶ／ＥＡＶの検出処理を、１チャンネル目のＨＤ−ＳＤＩ信号については検出されるまで続け、（図５の各ブロック１２−１内のＴＲＳ検出部２２の処理）、２チャンネル目以降のＨＤ−ＳＤＩ信号については一度だけ行う（図５のブロック１２−２〜１２−８内のＴＲＳ検出部３１の処理）。
【００６９】
タイミング基準信号ＳＡＶ／ＥＡＶが検出されると、ステップＳ５〜Ｓ７として示すように、ＳｔａｔｅＭａｃｈｉｎｅの構成による前方・後方保護と、フレームレートの検出と、ＰａｙｌｏａｄＩＤの検出に基づく信号処理モードの切り替えとを行う（図５の各ブロック１２−１〜１２−８内のＴＲＳ検出部２２，３１及び図４のモード切替部１４の処理）。
【００７０】
他方、２チャンネル目以降のＨＤ−ＳＤＩ信号についてタイミング基準信号ＳＡＶ／ＥＡＶが検出されずＳｔａｔｅＭａｃｈｉｎｅがSynchronization Acquired State に移行しなかった場合は、ステップＳ８として示すように、輝度信号，色差信号の値をそれぞれ０４０ｈ（１０進数で６４），２００ｈ（１０進数で５１２）にセットする（図５のブロック１２−２〜１２−８内のＴＲＳ検出部３１の処理）。
【００７１】
続いて、ステップＳ９，Ｓ１０として示すように、乱数をレジスタの初期値として用いて、アクティブ・ビデオの区間のみの最下位ビットＬＳＢにフレーム同期型スクランブルを掛け、その結果をアクティブ・ビデオの区間の最下位ビットＬＳＢに格納するとともに、レジスタの初期値と、誤り検出符号ＣＲＣＣの区間から読み出した誤り検出符号ＣＲＣＣとを水平ブランキング期間に補助データとして多重化する（図５のフレーム同期型スクランブラ２３の処理）。また、タイミング基準信号ＳＡＶ／ＥＡＶが検出されなかった場合には、フレーム同期型スクランブルはオフにする。
【００７２】
続いて、ステップＳ１１，Ｓ１２として示すように、フレーム同期型スクランブルを掛けたパラレル・デジタルデータに対して、誤り訂正符号ＣＲＣＣを再計算して誤り検出符号ＣＲＣＣの区間の誤り訂正符号ＣＲＣＣを書き換えた後、自己同期型スクランブラを掛ける（図５のＣＲＣＣ再計算部２５及び自己同期型スクランブラ２６の処理）。また、タイミング基準信号ＳＡＶ／ＥＡＶが検出されなかった場合には、ＣＲＣＣの再計算は行わない。
【００７３】
そして、ステップＳ１３〜Ｓ１６として示すように、各チャンネルのパラレル・デジタルデータに対して、多重，データ長変換，１６チャンネルデータ形成，多重及びパラレル／シリアル変換処理を順次行うことにより、ビットレート１０．３９５Ｇｂｐｓまたは１１．８８Ｇｂｐｓのシリアル・デジタルデータを生成する（図４の多重部１５からは多重・Ｐ／Ｓ変換部２０までの処理）。
【００７４】
図１４〜図１６は、このようにして信号処理装置１で生成されるシリアル・デジタルデータの１ライン分のデータ構造を例示する図（図１４及び図１５は、信号処理装置１に入力するフォーマット及びフレームレートが全て同じＨＤ−ＳＤＩ信号を７または８チャンネル分伝送する場合の例、図１６は、４ｋ×２ｋ信号を伝送する場合の例）である。なお、図１４〜図１６では、ライン番号データＬＮ及び誤り検出符号ＣＲＣＣの区間（図６）は図示を省略している。
【００７５】
図１４（ａ）に示すように、３０ＰのＨＤ−ＳＤＩ信号を７チャンネル分伝送する場合には、タイミング基準信号ＥＡＶからタイミング基準信号ＳＡＶまでのバイト数は３９２０バイト（但し１バイト＝１０ビット）となり、アクティブ・ビデオの区間のバイト数は２６８８０バイトとなり、１ライン全体のバイト数は３０８００バイトとなる。このバイト数は、下記の式から導かれる（以下の各式では、ＥＡＶからＳＡＶまでの区間全体を“Ｈ−Ｂｌａｎｋ  Ａｒｅａ”と表記している）。
【数１】
2008042408.tif 000003
【００７６】
図１４（ｂ）に示すように、２５ＰのＨＤ−ＳＤＩ信号を７チャンネル分伝送する場合には、タイミング基準信号ＥＡＶからタイミング基準信号ＳＡＶまでのバイト数は１００８０バイトとなり、アクティブ・ビデオの区間のバイト数は２６８８０バイトとなり、１ライン全体のバイト数は３６９６０バイトとなる。このバイト数は、下記の式から導かれる。
【数２】
2008042408.tif 000004
【００７７】
図１４（ｃ）に示すように、２４ＰのＨＤ−ＳＤＩ信号を７チャンネル分伝送する場合には、タイミング基準信号ＥＡＶからタイミング基準信号ＳＡＶまでのバイト数は１１６２０バイトとなり、アクティブ・ビデオの区間のバイト数は２６８８０バイトとなり、１ライン全体のバイト数は３８５００バイトとなる。このバイト数は、下記の式から導かれる。
【数３】
2008042408.tif 000005
【００７８】
図１４（ｄ）に示すように、２４Ｐ／２０４８サンプルのＨＤ−ＳＤＩ信号を７チャンネル分伝送する場合には、タイミング基準信号ＥＡＶからタイミング基準信号ＳＡＶまでのバイト数は９８２８バイトとなり、アクティブ・ビデオの区間のバイト数は２８６７２バイトとなり、１ライン全体のバイト数は３８５００バイトとなる。このバイト数は、下記の式から導かれる。
【数４】
2008042408.tif 000006
【００７９】
図１５（ａ）に示すように、３０ＰのＨＤ−ＳＤＩ信号を８チャンネル分伝送する場合には、タイミング基準信号ＥＡＶからタイミング基準信号ＳＡＶまでのバイト数は４４８０バイトとなり、アクティブ・ビデオの区間のバイト数は３０７２０バイトとなり、１ライン全体のバイト数は３５２００バイトとなる。このバイト数は、下記の式から導かれる。
【数５】
2008042408.tif 000007
【００８０】
図１５（ｂ）に示すように、２５ＰのＨＤ−ＳＤＩ信号を８チャンネル分伝送する場合には、タイミング基準信号ＥＡＶからタイミング基準信号ＳＡＶまでのバイト数は１１５２０バイトとなり、アクティブ・ビデオの区間のバイト数は３０７２０バイトとなり、１ライン全体のバイト数は４２２４０バイトとなる。このバイト数は、下記の式から導かれる。
【数６】
2008042408.tif 000008
【００８１】
図１５（ｃ）に示すように、２４ＰのＨＤ−ＳＤＩ信号を８チャンネル分伝送する場合には、タイミング基準信号ＥＡＶからタイミング基準信号ＳＡＶまでのバイト数は１３２８０バイトとなり、アクティブ・ビデオの区間のバイト数は３０７２０バイトとなり、１ライン全体のバイト数は４４０００バイトとなる。このバイト数は、下記の式から導かれる。
【数７】
2008042408.tif 000009
【００８２】
図１５（ｄ）に示すように、２４Ｐ／２０４８サンプルのＨＤ−ＳＤＩ信号を８チャンネル分伝送する場合には、タイミング基準信号ＥＡＶからタイミング基準信号ＳＡＶまでのバイト数は１１２３２バイトとなり、アクティブ・ビデオの区間のバイト数は３２７６８バイトとなり、１ライン全体のバイト数は４４０００バイトとなる。このバイト数は、下記の式から導かれる。
【数８】
2008042408.tif 000010
【００８３】
図１６に示すように、４ｋ×２ｋ信号からマッピングした８チャンネルのＨＤ−ＳＤＩ信号をビットレート１０．３９５Ｇｂｐｓのシリアル・デジタルデータとして伝送する場合には、タイミング基準信号ＥＡＶからタイミング基準信号ＳＡＶまでのバイト数は５７３２バイトとなり、アクティブ・ビデオの区間のバイト数は３２７６８バイトとなり、１ライン全体のバイト数は３８５００バイトとなる。
【００８４】
このバイト数は、次のようにして決定される。アクティブ・ビデオの区間のデータは８チャンネル全てを多重するが、タイミング基準信号ＥＡＶ，ライン番号データＬＮ，誤り検出符号ＣＲＣＣ，水平ブランキング期間及びタイミング基準信号ＳＡＶの区間のデータは、１，３，５，７チャンネル目のみを多重し、２，４，６，８チャンネル目は多重しない。そして、下記の式のように、データ量調整のための１１６バイトのデータを水平ブランキング期間の後に付加することにより、タイミング基準信号ＥＡＶからタイミング基準信号ＳＡＶまでのバイト数を５７３２バイトとする。
【数９】
2008042408.tif 000011
【００８５】
その結果、４ｋ×２ｋ信号を伝送する場合のバイト数は、下記の式から導かれて、図１６に示すようになる。
【数１０】
2008042408.tif 000012
【００８６】
図３に示すように、信号処理装置１で生成されて電気−光変換機２に送られたビットレート１０．３９５Ｇｂｐｓまたは１１．８８Ｇｂｐｓのシリアル・デジタルデータは、電気−光変換機２によって光信号に変換されて、光ファイバーケーブル３を用いて送信される。受信側では、このシリアル・デジタルデータは、受信側の光−電気変換機４で受信され、光−電気変換機４によって電気信号に変換されて、信号処理装置５に入力する。
【００８７】
図１７は、受信側の信号処理装置５の構成を示すブロック図である。光−電気変換機４から入力したビットレート１０．３９５Ｇｂｐｓまたは１１．８８Ｇｂｐｓのシリアル・デジタルデータは、Ｓ／Ｐ変換・多チャンネルデータ形成部４１に送られる。Ｓ／Ｐ変換・多チャンネルデータ形成部４１は、例えばＸＳＢＩである。
【００８８】
入力したシリアル・デジタルデータのビットレートが１０．３９５Ｇｂｐｓである場合には、Ｓ／Ｐ変換・多チャンネルデータ形成部４１は、そのシリアル・デジタルデータをシリアル／パラレル変換し、シリアル／パラレル変換したパラレル・デジタルデータから、各々がビットレート６４９．６８７５Ｍｂｐｓを有する１６チャンネル分のシリアル・デジタルデータを形成するとともに、６４９．６８７５ＭＨｚのクロックを抽出する。
【００８９】
他方、入力したシリアル・デジタルデータのビットレートが１１．８８Ｇｂｐｓである場合には、Ｓ／Ｐ変換・多チャンネルデータ形成部４１は、そのシリアル・デジタルデータをシリアル／パラレル変換し、シリアル／パラレル変換したパラレル・デジタルデータから、各々がビットレート７４２．５Ｍｂｐｓを有する１６チャンネル分のシリアル・デジタルデータを形成するとともに、７４２．５ＭＨｚのクロックを抽出する。
【００９０】
Ｓ／Ｐ変換・多チャンネルデータ形成部４１によって形成された１６チャンネルのパラレル・デジタルデータは、多重部４２に送られる。また、Ｓ／Ｐ変換・多チャンネルデータ形成部４１によって抽出された６４９．６８７５ＭＨｚまたは７４２．５ＭＨｚのクロックは、ＰＬＬ５１に送られる。
【００９１】
多重部４２は、Ｓ／Ｐ変換・多チャンネルデータ形成部４１からの１６チャンネルのシリアル・デジタルデータを多重して、６４ビット幅のパラレル・デジタルデータをＦＩＦＯメモリ４３に送る。
【００９２】
ＰＬＬ５１は、Ｓ／Ｐ変換・多チャンネルデータ形成部４１からの６４９．６８７５ＭＨｚまたは７４２．５ＭＨｚのクロックを４分の１に分周した１６２．４ＭＨｚまたは１８５．６ＭＨｚのクロックをＦＩＦＯメモリ４３に書込みクロックとして送る。また、ＰＬＬ５１は、Ｓ／Ｐ変換・多チャンネルデータ形成部４１からの６４９．６８７５ＭＨｚまたは７４２．５ＭＨｚのクロックを８分の１に分周した８１．２ＭＨｚまたは９２．８ＭＨｚのクロックを、ＦＩＦＯメモリ４３に読出しクロックとして送るとともにＦＩＦＯメモリ５０に書込みクロックとして送る。
【００９３】
ＦＩＦＯメモリ４３では、多重部４２からの６４ビット幅のパラレル・デジタルデータが、ＰＬＬ５１からの１６２．４ＭＨｚまたは１８５．６ＭＨｚのクロックによって書き込まれる。ＦＩＦＯメモリ４３に書き込まれたパラレル・デジタルデータは、ＰＬＬ５１からの８１．２ＭＨｚまたは９２．８ＭＨｚの内部クロックによって１２８ビット幅のパラレル・デジタルデータとして読み出されて、自己同期型デスクランブラ４４に送られる。
【００９４】
自己同期型デスクランブラ４４は、ＦＩＦＯメモリ４３からの１２８ビット幅のパラレル・デジタルデータに対して、１ビットずつシフトしながら、ＳＭＰＴＥ２９２Ｍ規格による自己同期型デスクランブルを掛ける。自己同期型デスクランブラ４４によってデスクランブルを掛けられたパラレル・デジタルデータは、ＴＲＳ検出部４５及び補助データ読み取り部４６に送られる。
【００９５】
ＴＲＳ検出部４５は、図１８に示すように、自己同期型デスクランブラ４４から１ビットずつシフトしながら送られるパラレル・デジタルデータから、タイミング基準信号ＳＡＶ／ＥＡＶ中の３ＦＦｈまたは０００ｈが連続して検出される（送信側の信号処理装置１の多重部１５で図１２に示したようにして多重されたタイミング基準信号ＳＡＶ／ＥＡＶが検出される）１０ビット毎の区切りを探すことによってワード同期を確立する。そして、この区切りが見つかると、自己同期型デスクランブラ４４にビットシフトを停止させ、次の（１）〜（３）の処理を行う。
（１）ＳｔａｔｅＭａｃｈｉｎｅを構成することによって前方・後方保護を行う。
（２）タイミング基準信号ＳＡＶ間のデータ量をカウントすることなどにより、信号処理装置５に入力したシリアル・デジタルデータが、７チャンネル分のＨＤ−ＳＤＩ信号を多重したものであるはそれとも８チャンネル分のＨＤ−ＳＤＩ信号を多重したものであるかを検知する。
そして、７チャンネル分のＨＤ−ＳＤＩ信号を多重したものである場合には信号処理モードを７チャンネルモードに切り替え、他方８チャンネル分のＨＤ−ＳＤＩ信号を多重したものである場合には信号処理モードを８チャンネルモードに切り替えて、現在のモードを示す信号をＰＬＬ４３やデータ長変換部４９や分離部５２に送る（この信号線は図示を省略している）。
（３）各チャンネルのタイミング基準信号ＥＡＶを検出したタイミングで補助データ読み取り部４６にトリガーを与え、各チャンネルのタイミング基準信号ＳＡＶを検出したタイミングでフレーム同期型デスクランブラ４７にトリガーを与える。
【００９６】
補助データ読み取り部４６は、ＴＲＳ検出部４５からのトリガーに基づき、各チャンネル（７または８チャンネル）毎に、誤り検出符号ＣＲＣＣの区間（図６）から誤り検出符号ＣＲＣＣ（送信側の信号処理装置１のＣＲＣＣ再計算部２５（図５）によって再計算された誤り検出符号ＣＲＣＣ）を読み出すとともに、水平ブランキング期間（図６，図９）から補助データを読み出す。
【００９７】
そして、補助データ読み取り部４６は、各チャンネル（７または８チャンネル）毎に、誤り検出符号ＣＲＣＣの区間から読み出した誤り検出符号ＣＲＣＣに基づいて、送信側と受信側とを結ぶ伝送路である図３の光ファイバーケーブル３でエラーが発生したか否かをチェックし、エラーが発生した場合には、そのことを示す情報を補助データとして水平ブランキング期間に多重化する。
【００９８】
また、補助データ読み取り部４６は、各チャンネル（７または８チャンネル）の水平ブランキング期間から読み出した補助データのうちのレジスタの初期値（送信側の信号処理装置１のフレーム同期型スクランブラ２３（図５）によって水平ブランキング期間に多重化されたレジスタの初期値）を、フレーム同期型デスクランブラ４７に送る。
【００９９】
フレーム同期型デスクランブラ４７には、自己同期型デスクランブラ４４によってデスクランブルを掛けられたパラレル・デジタルデータが、ＴＲＳ検出部４５を介して供給される。フレーム同期型デスクランブラ４７は、ＴＲＳ検出部４５からのトリガーに基づき、各チャンネル（７または８チャンネル）毎に、アクティブ・ビデオの区間（図６，図９）にのみ、補助データ読み取り部４６から供給されたレジスタの初期値を用いて、Ｙデータ系列，Ｃｂ／Ｃｒデータ系列の各々の最下位ビットＬＳＢに対してフレーム同期型デスクランブルを掛ける（すなわち、図８に示したように、生成多項式で発生した擬似ランダム信号とこのＬＳＢとのイクスクルーシブ・オアの計算を行う）。
【０１００】
フレーム同期型デスクランブラ４７によってフレーム同期型デスクランブルを掛けられたパラレル・デジタルデータは、ＣＲＣＣ再計算部４８に送られる。ＣＲＣＣ再計算部４８は、このパラレル・デジタルデータの各チャンネル（７または８チャンネル）毎に、水平ブランキング期間（図６，図９）から誤り検出符号ＣＲＣＣ（送信側の信号処理装置１のフレーム同期型スクランブラ２３によって水平ブランキング期間に多重化される前に、図６の誤り検出符号ＣＲＣＣの区間に元々格納されていた誤り検出符号ＣＲＣＣ）を読み出し、その誤り検出符号ＣＲＣＣを用いて誤り訂正を行う。そして、ＣＲＣＣ再計算部４８は、この水平ブランキング期間から読み出した誤り検出符号ＣＲＣＣを誤り検出符号ＣＲＣＣの区間（図６）に再び多重化することにより、誤り検出符号ＣＲＣＣの区間に元の誤り訂正符号ＣＲＣＣを書き戻す。ＣＲＣＣ再計算部４８によって誤り訂正されて誤り検出符号ＣＲＣＣを再多重化されたパラレル・デジタルビデオ信号は、データ長変換部４９に送られる。
【０１０１】
データ長変換部４９は、ＴＲＳ検出部４５による信号処理モードが７チャンネルモードである場合には、１２８ビット幅のパラレル・デジタルデータを１４０ビット幅のパラレル・デジタルデータに変換し、他方、ＴＲＳ検出部４５による信号処理モードが８チャンネルモードである場合には、１２８ビット幅のパラレル・デジタルデータを１６０ビット幅のパラレル・デジタルデータに変換するデータ長変換処理を行う。データ長変換部４９によってデータ長を変換された１４０ビット幅または１６０ビット幅のパラレル・デジタルデータは、ＦＩＦＯメモリ５０に送られる。
【０１０２】
ＦＩＦＯメモリ５０では、この１４０ビット幅または１６０ビット幅のパラレル・デジタルデータが、ＰＬＬ５１からの８１．２ＭＨｚまたは９２．８ＭＨｚのクロックによって書き込まれる。
【０１０３】
ＰＬＬ５１は、ＴＲＳ検出部４５による信号処理モードが７チャンネルモードである場合には、Ｓ／Ｐ変換・多チャンネルデータ形成部４１からの６４９．６８７５ＭＨｚのクロックを４／３５に分周した７４．２５ＭＨｚのクロックをＦＩＦＯメモリ５０に読出しクロックとして送り、他方、ＴＲＳ検出部４５による信号処理モードが８チャンネルモードである場合には、Ｓ／Ｐ変換・多チャンネルデータ形成部４１からの７４２．５ＭＨｚのクロックを１／１０に分周した７４．２５ＭＨｚのクロックをＦＩＦＯメモリ５０に読出しクロックとして送る。
【０１０４】
ＦＩＦＯメモリ５０に書き込まれた１４０ビット幅または１６０ビット幅のパラレル・デジタルデータパラレル・デジタルデータは、この読出しクロックによって書込み時と同じビット幅のパラレル・デジタルデータとして読み出されて、分離部５２に送られる。
【０１０５】
分離部５２は、ＦＩＦＯメモリ５０からのパラレル・デジタルデータを１０ビット単位（ワード単位）で分離することにより、７チャンネルモードの場合には、送信側の信号処理装置１のＳ／Ｐ変換部２１（図５）によって変換されたのと同じラインデータ構造（図６）のパラレル・デジタルデータを７チャンネル分復元し、他方８チャンネルモードの場合には、送信側の信号処理装置１のＳ／Ｐ変換部２１（図５）によって変換されたのと同じラインデータ構造（図６）のパラレル・デジタルデータを８チャンネル分復元する。
【０１０６】
分離部５２によって復元された１チャンネル目，２チャンネル目，…７または８チャンネル目のパラレル・デジタルデータは、それぞれＰ／Ｓ（パラレル／シリアル）変換部５３−１，５３−２，…５３−７または５３−８に送られる。各Ｐ／Ｓ変換部５３−１〜５３−８は、それぞれパラレル・デジタルビデオ信号をパラレル／シリアル変換することにより、送信側の信号処理装置１に入力したのと同じビットレート１．４８５ＧＨｚのＨＤ−ＳＤＩ信号を再生する。
【０１０７】
Ｐ／Ｓ変換部５３−１〜５３−８によって再生されたＨＤ−ＳＤＩ信号は、それぞれ出力ポート５４−１〜５４−８から信号処理装置５の外部に出力される。
【０１０８】
図１９は、以上の信号処理装置５の処理の概要をフローチャートとして示した図である。ステップＳ２１として示すように、光−電気変換機４から入力したビットレート１０．３９５Ｇｂｐｓまたは１１．８８Ｇｂｐｓのシリアル・デジタルデータから、ビットレート６４９．６８７５Ｍｂｐｓまたは７４２．５Ｍｂｐｓの１６チャンネル分のシリアル・デジタルデータを形成する（Ｓ／Ｐ変換・多チャンネルデータ形成部４１の処理）。
【０１０９】
続いて、ステップＳ２２として示すように、この１６チャンネルのシリアル・デジタルデータを多重したパラレル・デジタルデータに、自己同期型デスクランブルを掛ける（多重部４２及び自己同期型デスクランブラ４４の処理）。
【０１１０】
続いて、ステップＳ２３〜Ｓ２５として示すように、タイミング基準信号ＳＡＶ／ＥＡＶの検出処理を行い、タイミング基準信号ＳＡＶ／ＥＡＶが検出されると、ＳｔａｔｅＭａｃｈｉｎｅの構成による前方・後方保護と、信号処理モードの切り替えとを行う（ＴＲＳ検出部４５の処理）。
【０１１１】
続いて、ステップＳ２６〜Ｓ２８として示すように、誤り検出符号ＣＲＣＣの区間から読み出した誤り検出符号ＣＲＣＣを用いて伝送エラーをチェックし、水平ブランキング期間から読み出したレジスタの初期値を用いて、アクティブ・ビデオの区間のみの最下位ビットＬＳＢにフレーム同期型デスクランブルを掛け、水平ブランキング期間から読み出した誤り検出符号ＣＲＣＣを用いて誤り訂正を行ってその誤り検出符号ＣＲＣＣを誤り検出符号ＣＲＣＣの区間に書き戻す（補助データ読み取り部４６，フレーム同期型デスクランブラ４７及びＣＲＣＣ再計算部４８の処理）。
【０１１２】
そして、ステップＳ２９〜Ｓ３１として示すように、データ長変換，７または８チャンネルへの分離，パラレル／シリアル変換処理を順次行うことにより、送信側の信号処理装置１に入力したのと同じ７または８チャンネル分のＨＤ−ＳＤＩ信号を再生する（データ長変換部４９からＰ／Ｓ変換部５３−１〜５３−８までの処理）。
【０１１３】
以上に説明したように、この伝送システムでは、送信側の信号処理装置１において、入力した各チャンネルのＨＤ−ＳＤＩ信号をそれぞれシリアル／パラレル変換したパラレル・デジタルビデオ信号が、信号全体ではなく、アクティブ・ビデオの区間（映像区間）のみの所定ビットに対して、乱数をレジスタの初期値としてフレーム同期型スクランブラ２３でスクランブルを掛けられ、その初期値を補助データ区間に格納された後、自己同期型スクランブルを掛けられる。
【０１１４】
ここで、フレーム同期型スクランブラ２３は、乱数をレジスタの初期値として用いるので、レジスタの初期値がその都度変化する。したがって、どのようなパターンのＨＤ−ＳＤＩ信号が信号処理装置１に入力しても、フレーム同期型スクランブルを掛けることによって新たにパソロジカルパターンが発生する確率が格段に低くなる。
【０１１５】
これにより、７または８チャンネルのＨＤ−ＳＤＩ信号を多重してビットレート１０．３９５Ｇｂｐｓまたは１１．８８Ｇｂｐｓで高速にシリアル伝送するための信号処理の過程でスクランブルを掛け、しかも、パソロジカルパターンの発生の確率を十分に下げることができる。
【０１１６】
また、フレーム同期型スクランブラ２３はアクティブ・ビデオの区間のみに対してフレーム同期型スクランブルを掛けるので、補助データのビットに対してはフレーム同期型スクランブルが掛からない。したがって、受信側の信号処理装置５では、受信したシリアル・デジタルデータから、フレーム同期型デスクランブルを掛けなくても補助データを再生することができる。
【０１１７】
そして、フレーム同期型スクランブラ２３でスクランブルを掛けたときのレジスタの初期値が補助データ区間に格納されて送信され、受信側の信号処理装置５は、補助データ区間から再生したこの初期値（前述のようにこの補助データはフレーム同期型デスクランブルを掛けなくても再生することができる）をフレーム同期型デスクランブラ４７のレジスタの初期値として用いてアクティブ・ビデオの区間のみの最下位ビットに対してフレーム同期型デスクランブルを掛けるので、送信側の信号処理装置１によってフレーム同期型スクランブルが掛けられる前のアクティブ・ビデオの区間のデータが復元される。
【０１１８】
さらに、フレーム同期型スクランブラ２３でスクランブルを掛けたことによってデータの内容が変更されたパラレル・デジタルデータについて再計算した誤り訂正符号ＣＲＣＣが誤り訂正符号ＣＲＣＣの区間に新たに格納されて信号処理装置１から送信されるので、信号処理装置５では、この再計算された誤り訂正符号ＣＲＣＣに基づいて伝送路のエラーを検出することができる。
【０１１９】
さらに、送信側の信号処理装置１に入力したＨＤ−ＳＤＩ信号の誤り検出符号ＣＲＣＣの区間に元々格納されていた誤り検出符号ＣＲＣＣが、補助データ区間に格納されて信号処理装置１から送信されるので、受信側の信号処理装置５では、補助データ区間から再生したこの誤り検出符号ＣＲＣＣを用いて、この伝送システムに入力される前に誤りが生じたのか、それともこの伝送システムでの多重伝送時に誤りが生じたのかを判別することができる。
【０１２０】
なお、以上の例では、フレーム同期型スクランブラ４，フレーム同期型デスクランブラ１６で、アクティブ・ビデオの区間の最下位ビットに対してそれぞれスクランブル，デスクランブルを掛けているが、これに限らず、アクティブ・ビデオの区間の最下位ビット以外の所定のビットに対してスクランブル，デスクランブルを掛けるようにしてもよい。但し、アクティブ・ビデオの区間の輝度信号（Ｙ）及び色差信号（Ｃｂ／Ｃｒ）に対する影響を少なくするという見地からは、最下位ビットに対してスクランブル，デスクランブルを掛けるほうがより望ましい。
【０１２１】
また、以上の例では、送信側の信号処理装置１において、入力した各チャンネルのＨＤ−ＳＤＩ信号をシリアル／パラレル変換したパラレル・デジタルビデオ信号に先にフレーム同期型スクランブラルや自己同期型スクランブルを掛けた後、これらのスクランブルを掛けたパラレル・デジタルデータを多重している。その理由は、次のとおりである。複数チャンネルのパラレル・デジタルビデオ信号を先に多重した後でその多重したパラレル・デジタルデータにスクランブルを掛ける場合には、スクランブラ内において、割算回路で割算を行って得た余りを次の演算のために用いるという処理を繰り返す必要がある（例えば『ＸＡＰＰ６８０（ｖ１．０）November 25,2003』の２２ページの図２１を参照』）。そのため、現行のＦＰＧＡを用いて信号処理装置１を実現しようとすると、この割算回路のタイミング制御が困難になる。これに対し、先に各チャンネルのパラレル・デジタルビデオ信号にスクランブルを掛ければ、この割算回路のタイミング制御が容易になるので、現行のＦＰＧＡをそのまま使用することができる。但し、十分処理能力の高いＬＳＩを用いて信号処理装置１を実現するような場合には、先に多重した後でフレーム同期型スクランブラルや自己同期型スクランブルを掛けるようにしてもよい。
【０１２２】
最後に、以上に説明した伝送システムに対する部分的な変更例を説明する。この変更例は、送信側の信号処理装置１にＨＤ−ＳＤＩ信号が１チャンネル分だけしか入力しない場合や、信号処理装置１に入力する各チャンネルのＨＤ−ＳＤＩ信号のフレームレートやフォーマットが異なる場合にも、フレームレート及びフォーマットが等しい７または８チャンネルのＨＤ−ＳＤＩ信号が信号処理装置１に入力した場合と同様に伝送を行えるようにするためのものである。
【０１２３】
この変更例では、信号処理装置１に入力した１チャンネル目のＨＤ−ＳＤＩ信号が送られるブロック１２−１内のＴＲＳ検出部２２（図５）は、図２０に示すように、Ｓ／Ｐ変換部２１によって変換されたパラレル・デジタルビデオ信号のタイミング基準信号ＳＡＶ／ＥＡＶ中の３ＦＦｈ，０００ｈ，０００ｈを、禁止コードの中から例えば３ＦＥｈ及び００１ｈを用いて、３ＦＥｈ，００１ｈ，００１ｈに書き換える（３ＦＥｈ及び００１ｈを用いるのはあくまで一例であり、それ以外の禁止コードを用いてもよい）。
【０１２４】
また、信号処理装置１に入力する各チャンネルのＨＤ−ＳＤＩ信号のビット同期が取れていることを前提として、各ブロック１２−１〜１２−８内のＴＲＳ検出部２２及び３１（図５）が、各チャンネルでフレームレート及びフォーマットが一致しているか否かを、タイミング基準信号ＳＡＶ／ＥＡＶ間のデータ量及び補助データ中のフォーマットＩＤに基づいて検出する。
【０１２５】
ビット同期が取れている状態とは、入力する各チャンネルのＨＤ−ＳＤＩ信号が、同じシステムクロックに同期を取っており、且つ、互いにビットレートが等しい（１．４８５Ｇｂｐｓか１．４８５Ｇｂｐｓ／１．００１かのいずれか一方に揃っている）状態である。フレームレートが一致していない状態とは、例えば、一方のチャンネルのフレームレートが３０Ｐであり、他方のチャンネルのフレームレートが２４Ｐまたは２５Ｐであるような状態である。フォーマットが一致していない状態とは、ピクチャーフォーマット（アクティブサンプル数×アクティブライン数）やサンプリング方式（４：２：２サンプリングであるか４：４：４サンプリングであるかなど）が一致していない状態である。
【０１２６】
そして、フレームレートまたはフォーマットが一致していない場合には、各ブロック１２−１〜１２−８内のＦＩＦＯメモリ２７（図５）から、各入力チャンネル間の位相を調整することなく、任意の位相でパラレル・デジタルデータを読み出す。したがって、この場合には、多重部１５（図４）で多重されるパラレル・デジタルデータは、１チャンネル目のタイミング基準信号ＳＡＶ／ＥＡＶのコードが２チャンネル目以降のタイミング基準信号ＳＡＶ／ＥＡＶとは異なり、且つ、通常は各チャンネルのタイミング基準信号ＳＡＶ／ＥＡＶの位相が揃わないことになる。
【０１２７】
受信側の信号処理装置５のＴＲＳ検出部４５（図１７）は、３ＦＦｈまたは０００ｈが連続して検出される１０ビット毎の区切りではなく、図２１に示すように６０ビットおきまたは７０ビットおきに３ＦＥｈまたは００１ｈが連続して検出される１０ビット毎の区切りを探すことによってワード同期を確立する。
【０１２８】
各チャンネルのタイミング基準信号ＳＡＶ／ＥＡＶの位相が揃っている場合には、６０または７０ビットおきの３ＦＥｈ，００１ｈに隣接するコードは、２チャンネル目以降の３ＦＦｈ，０００ｈである。他方、各チャンネルのタイミング基準信号ＳＡＶ／ＥＡＶの位相が揃っていない場合には、６０または７０ビットおきの３ＦＥｈ，００１ｈに隣接するコードは３ＦＦｈや０００ｈではない。しかし、６０または７０ビットおきの３ＦＥｈや００１ｈを検出することによってワード同期を確立することは、隣接するコードの内容とは無関係に常に可能である。
【０１２９】
そして、ＴＲＳ検出部４５（図１７）は、検出した３ＦＥｈ，３ＦＥｈ，００１ｈ，００１ｈ，００１ｈ，００１ｈを、元のコードである３ＦＦｈ，３ＦＦｈ，０００ｈ，０００ｈ，０００ｈ，０００ｈに書き戻す。
【０１３０】
これにより、送信側の信号処理装置１にＨＤ−ＳＤＩ信号が１チャンネル分だけしか入力しない場合や、信号処理装置１に入力する各チャンネルのＨＤ−ＳＤＩ信号のフレームレートやフォーマットが異なる場合にも、フレームレート及びフォーマットが等しい７または８チャンネルのＨＤ−ＳＤＩ信号が信号処理装置１に入力した場合と同様に、ビットレート１０．３９５Ｇｂｐｓまたは１１．８８Ｇｂｐｓのシリアル・デジタルデータを伝送することができる。
【０１３１】
以上の例では、７または８チャンネルのＨＤ−ＳＤＩ信号を多重してビットレート１０．３９５Ｇｂｐｓまたは１１．８８Ｇｂｐｓでシリアル伝送するシステムに本発明を適用した。しかし、本発明は、７または８以外の複数チャンネルのＨＤ−ＳＤＩ信号を多重して高速にシリアル伝送するシステムや、ＨＤ−ＳＤＩ信号以外のデジタルビデオ信号であって少なくとも映像区間と補助データ区間とが時系列に並べられたフォーマットの信号を複数チャンネル分多重して高速にシリアル伝送するシステムにも、全く同様にして適用することができる。
【図面の簡単な説明】
【０１３２】
【図１】パソロジカルパターンを示す図である。
【図２】ＡＣ結合の伝送系におけるベースラインのうねりを示す図である。
【図３】本発明を適用した伝送システムの全体構成を示す図である。
【図４】図３の送信側の信号処置装置の構成を示す図である。
【図５】図４のＳ／Ｐ変換・スクランブル部の構成を示す図である。
【図６】図５のＳ／Ｐ変換部によって変換されたパラレル・デジタルビデオ信号のデータ構造を示す図である。
【図７】自己同期型スクランブル方式の概要を示す図である。
【図８】フレーム同期型スクランブル方式の概要を示す図である。
【図９】図５のフレーム同期型スクランブラによるスクランブルの掛け方を示す図である。
【図１０】図５のフレーム同期型スクランブラの構成例を示す図である。
【図１１】図５のフレーム同期型スクランブラにおける初期値セットのタイミングを示す図である。
【図１２】図４の多重部での多重処理を示す図である。
【図１３】送信側の信号処置装置の処理を示すフローチャートである。
【図１４】送信側の信号処置装置で生成されるシリアル・デジタルデータの１ライン分のデータ構造を例示する図である。
【図１５】送信側の信号処置装置で生成されるシリアル・デジタルデータの１ライン分のデータ構造を例示する図である。
【図１６】送信側の信号処置装置で生成されるシリアル・デジタルデータの１ライン分のデータ構造を例示する図である。
【図１７】図３の受信側の信号処置装置の構成を示す図である。
【図１８】図１７のＴＲＳ検出部でのワード同期処理を示す図である。
【図１９】図３の受信側の信号処置装置の処理を示すフローチャートである。
【図２０】変更例における図５のＴＲＳ検出部のタイミング基準信号書換え処理を示す図である。
【図２１】変更例における図１７のＴＲＳ検出部のワード同期処理を示す図である。
【符号の説明】
【０１３３】
１  信号処理装置、  ２  電気−光変換機、  ３  光ファイバーケーブル、  ４  光−電気変換機、  ５  信号処理装置、  １２  Ｓ／Ｐ変換・スクランブル部、  １３  ＰＬＬ、  １４  モード切替部、  １５  多重部、  １６  ＦＩＦＯメモリ、  １７  データ長変換部、  １８  ＦＩＦＯメモリ、  １９  多チャンネルデータ形成部、  ２０  多重・Ｐ／Ｓ変換部、  ２１  Ｓ／Ｐ変換部、２２  ＴＲＳ検出部、  ２３  フレーム同期型スクランブラ、  ２４  乱数発生部、  ２５  ＣＲＣＣ再計算部、  ２６  自己同期型スクランブラ、  ２７  ＦＩＦＯメモリ、  ３１  ＴＲＳ検出部、  ４１  Ｓ／Ｐ変換・多チャンネルデータ形成部、  ４２  多重部、  ４３  ＦＩＦＯメモリ、  ４４  自己同期型デスクランブラ、  ４５  ＴＲＳ検出部、  ４６補助データ読み取り部、  ４７  フレーム同期型デスクランブラ、  ４８  ＣＲＣＣ再計算部、  ４９  データ長変換部、  ５０  ＦＩＦＯメモリ、  ５１  ＰＬＬ、  ５２  分離部、  ５３−１〜５３−８  Ｐ／Ｓ変換部
【図１】
2008042408.tif 000013
【図２】
2008042408.tif 000014
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2008042408.tif 000019
【図８】
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【図９】
2008042408.tif 000021
【図１０】
2008042408.tif 000022
【図１１】
2008042408.tif 000023
【図１２】
2008042408.tif 000024
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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