(57)【要約】【課題】入力したストリームデータの処理に伴う外部メモリのデータ帯域（メモリアクセスにより単位時間当たりに必要なデータ量）を小さくする。【解決手段】ストリームデータを入力し、入力したストリームデータをデコードして映像データを生成し、生成した映像データに対するサイズ変換、映像データをインターレース形式からプログレッシブ形式に変換するＩＰ変換及びグラフィックデータとのブレンド処理を行なって、外部の表示装置に表示データを出力可能な半導体集積回路をシングルチップで構成し、映像データのフレームを水平方向に縮小する水平縮小部（８）、前記水平縮小部の出力を入力して前記ＩＰ変換を行うＩＰ変換部（９）、及び前記ＩＰ変換部の出力を入力して前記映像データのフレームを垂直方向に縮小する垂直縮小部（１０）を有する。【選択図】図１
2008042445.tif 000002
【特許請求の範囲】
【請求項１】
ストリームデータを入力し、入力したストリームデータをデコードして映像データを生成し、生成した映像データに対するサイズ変換、映像データをインターレース形式からプログレッシブ形式に変換するＩＰ変換及びグラフィックデータとのブレンド処理を行なって、外部の表示装置に表示データを出力可能なシングルチップの半導体集積回路であって、
映像データのフレームを水平方向に縮小する水平縮小部と、前記水平縮小部の出力を入力して前記ＩＰ変換を行うＩＰ変換部と、前記ＩＰ変換部の出力を入力して前記映像データのフレームを垂直方向に縮小する垂直縮小部とを有し、
前記水平縮小部の水平方向の縮小率は、前記半導体集積回路に入力されるストリームデータの水平方向の画素数と、前記半導体集積回路から外部の表示装置に出力されるストリームデータの水平方向の画素数に基づいて決定され、
前記垂直縮小部の垂直方向の縮小率は、前記半導体集積回路に入力されるストリームデータの垂直方向の画素数と、前記半導体集積回路から外部の表示装置に出力されるストリームデータの垂直方向の画素数とに基づいて決定される、半導体集積回路。
【請求項２】
前記半導体集積回路の外部からトランスポートストリームデータを受け、トランスポートストリームデータをエレメンタルストリームデータのパケットに変換するトランスポートストリームデコーダと、前記トランスポートストリームデコーダから出力されるビデオデータのエレメンタルストリームデータのパケットをデコードして映像データを取り出すビデオデコーダと、を有し、前記ビデオデコーダの出力が前記水平縮小部に入力されている、請求項１記載の半導体集積回路。
【請求項３】
前記トランスポートストリームデコーダから出力されるデータ放送データを受け、前記垂直縮小部から出力される映像データと同じ解像度のグラフィックデータを生成可能なグラフィック制御部と、前記垂直縮小部から出力された映像データに、前記グラフィック制御部で生成された必要なグラフィックデータをブレンド可能な第１ブレンド制御部とを有する、請求項２記載の半導体集積回路。
【請求項４】
外部メモリに接続可能にされるメモリコントローラを有し、
前記メモリコントローラは、前記トランスポートストリームデコーダ、前記ビデオデコーダ、前記ＩＰ変換部、前記グラフィック制御部、及び前記第１ブレンド制御部からのアクセス要求に応答して前記外部メモリの動作を制御する、請求項３記載の半導体集積回路。
【請求項５】
前記第1ブレンド制御部から出力された映像データに対して必要なコントラスト補正及び色補正等を行うイメージクオリティ制御部を有する、請求項４記載の半導体集積回路。
【請求項６】
前記グラフィック制御部はオン・スクリーン・ディスプレイデータを生成し、前記イメージクオリティ制御部により補正された映像データに必要な前記オン・スクリーン・ディスプレイデータをブレンドして前記表示装置に表示データを出力する第２ブレンド制御部を有する、請求項５記載の半導体集積回路。
【請求項７】
前記第ブレンド制御部から出力される映像データをＹＣｂＣｒフォーマットからＲＧＢフォーマットに変換して前記イメージクオリティ制御部に出力するフォーマット変換回路を有する請求項６記載の半導体集積回路。
【請求項８】
前記トランスポートストリームデコーダから出力されるデータ放送データを受け、前記垂直縮小部から出力される映像データと同じ解像度のグラフィックデータを生成するグラフィック制御部と、前記水平縮小部から出力された映像データに必要なデータをブレンド可能な第１ブレンド制御部と、前記第1ブレンド制御部から出力された映像データに対して必要なコントラスト補正及び色補正等を行うイメージクオリティ制御部と、前記イメージクオリティ制御部により補正された映像データに必要なデータをブレンドして前記表示装置に表示データを出力する第２ブレンド制御部と、を有し、
前記グラフィック制御部はオン・スクリーン・ディスプレイデータを生成し、
前記半導体集積回路はその動作電源の投入に応答して、前記第１ブレンド制御部には前記垂直縮小部から出力された映像データに前記グラフィック制御部で生成された必要なグラフィックデータをブレンドさせ、前記第２ブレンド制御部には前記イメージクオリティ制御部により補正された映像データに必要な前記オン・スクリーン・ディスプレイデータをブレンドして前記表示装置に表示データを出力させる第１状態、又は、前記第１ブレンド制御部によるブレンド動作を抑止し、前記第２ブレンド制御部に、前記イメージクオリティ制御部により補正された映像データに前記グラフィック制御部で生成された必要なグラフィックデータと必要な前記オン・スクリーン・ディスプレイデータをブレンドして前記表示装置に表示データを出力させる第２状態に初期設定される請求項２記載の半導体集積回路。
【請求項９】
前記半導体集積回路の全体的な制御を行う中央処理装置を有し、
前記初期設定は前記中央処理装置が行う請求項８記載の半導体集積回路。
【請求項１０】
外部メモリに接続可能にされるメモリコントローラを有し、
前記メモリコントローラは、前記トランスポートストリームデコーダ、前記ビデオデコーダ、前記ＩＰ変換部、前記グラフィック制御部、前記第１ブレンド制御部、及び前記第２ブレンド制御部からのアクセス要求に応答して前記外部メモリの動作を制御する、請求項８又は９記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ストリームデータを入力し、入力したストリームデータをデコードして映像データを生成し、生成した映像データに対するサイズ変換、ＩＰ（インターレース／プログレッシブ）変換及び必要なグラフィックデータとのブレンド処理を行なって、外部の表示装置に表示データを出力可能な半導体集積回路に関し、例えばディジタルＴＶ向けのデコード及び表示制御用半導体集積回路に適用して有効な技術に関する。
【背景技術】
【０００２】
ディジタルＴＶ放送ではＭＰＥＧ−２Ｓｙｓｔｅｍｓ（ＩＳＯ／ＩＥＣ１３８１８−１）に定義されるトランスポートストリーム（ＴＳ：Ｔｒａｎｓｐｏｒｔ  Ｓｔｒｅａｍ）に準拠した多重信号形式を用いている。このトランスポートストリームに対しては映像データのデコード処理、映像データのサイズを表示サイズに合わせるスケーラ処理、グラフィックデータを重ねるブレンド処理等が必要になり、それらの処理を経た映像データに対して表示制御が行われる。アナログＴＶの表示システムの前段にストリームデータに対するデコードシステム例えばＭＰＥＧデコーダチップを付加してこのディジタルＴＶシステムに対応することが可能である。
【０００３】
また、インターレースフォーマットの映像データに対するプログレッシブフォーマットへの変換と解像度の変更を行うとき、特許文献１に記載のように、水平方向を圧縮してから走査線補間を行い、その後で、際時の拡大又は縮小を行うことにより、処理に要するメモリ容量を削減することが可能になる。
【０００４】
【特許文献１】特開２００１−２３０９８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前記トランスポートストリームデータには映像データの外に字幕等のデータ放送データ等が複合されている。トランスポートストリームデータに含まれる映像データは通常インターレースフォーマットであるから、これに字幕等のデータ放送データを重ねるには、最初に映像データに対してインターレースフォーマットからプログレッシブフォーマットへのフォーマット変換が必要になる。アナログＴＶ用の表示システムにおいても近時は液晶ディスプレイに対する表示制御を考慮してテレビ信号の入力段でＩＰ変換を行う。そうすると、ＭＰＥＧデコーダチップの出力をアナログＴＶの表示システムに渡すとき、プログレッシブフォーマットをインターレースフォーマットの戻す処理（ＰＩ変換処理）が必要になる。しかしながら、ＩＰ変換とＰＩ変換の双方を行う場合には、特許文献１の技術を適用しても、全体として、処理に要するメモリ容量を削減することができない。また、アナログＴＶの表示システムに内蔵される半導体集積回路の機能とＭＰＥＧデコーダチップに内蔵される機能は一部で重複し、結果として、相互間で冗長な回路が存在することになる。このように重複した機能の存在も、メモリの帯域や容量を無駄に使用させることになり、システムコストアップの原因になる。
【０００６】
また、システム要求としてデータ放送のグラフィック画像を画質処理(ImageQualityControl)に加えたい場合とそうでない場合が存在するが、アナログＴＶの表示システムに内蔵される半導体集積回路にＭＰＥＧデコーダチップをアド・オンしたシステム構成では、それに対応することはできず、データ放送のグラフィック画像は必ず画質処理の対象にされ、システム構成の自由度がない。
【０００７】
本発明の目的は、入力したストリームデータのデコード、デコードされた映像データのサイズ変換、ＩＰ変換及びブレンド処理を行なって、外部に表示データを出力可能な半導体集積回路において、ストリームデータの処理に伴う外部メモリのデータ帯域（メモリアクセスにより単位時間当たりに必要なデータ量）を小さくすることにある。
【０００８】
更に、そのような半導体集積回路においてシステム構成の自由度を高くすることを可能にすることにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
本発明に係る半導体集積回路は、ストリームデータを入力し、入力したストリームデータをデコードして映像データを生成し、生成した映像データに対するサイズ変換、映像データをインターレース形式からプログレッシブ形式に変換するＩＰ変換及びグラフィックデータとのブレンド処理を行なって、外部の表示装置（２２）に表示データを出力可能なシングルチップの半導体集積回路化され、映像データのフレームを水平方向に縮小する水平縮小部（８）と、前記水平縮小部の出力を入力して前記ＩＰ変換を行うＩＰ変換部（９）と、前記ＩＰ変換部の出力を入力して前記映像データのフレームを垂直方向に縮小する垂直縮小部（１０）とを有する。前記水平縮小部の水平方向の縮小率は、前記半導体集積回路に入力されるストリームデータの水平方向の画素数と、前記半導体集積回路から外部の表示装置に出力されるストリームデータの水平方向の画素数に基づいて決定される。前記垂直縮小部の垂直方向の縮小率は、前記半導体集積回路に入力されるストリームデータの垂直方向の画素数と、前記半導体集積回路から外部の表示装置に出力されるストリームデータの垂直方向の画素数とに基づいて決定される。
【００１２】
上記した手段によれば、ストリームデータのデコード、映像データに対するサイズ変換、映像データのＩＰ変換及びグラフィックデータとのブレンド処理を行なって表示データを出力する機能をシングルチップで実現したから、アナログＴＶの表示システムに内蔵される半導体集積回路にＭＰＥＧデコーダチップをアド・オンしたシステム構成に比べて、重複機能を抑制でき、各処理に利用される外部メモリのデータ帯域を小さくして、コストを低減することが可能になる。
【００１３】
さらに、ＩＰ変換を行った映像データに対してＰＩ変換を行うことを要しないから、映像データのフレームを水平方向に縮小してＩＰ変換を行い、その変換結果に対して映像データのフレームを垂直方向に縮小する処理を採用することにより、外部メモリのデータ帯域を更に小さくすることが可能になる。
【００１４】
水平方向及び垂直方向の映像データの縮小率は表示装置による表示解像度との関係で決定しているから、その後の処理は表示解像度に応じたデータ量で処理を行なうことが可能であり、この点においても、外部メモリのデータ帯域を更に小さくすることが可能になる。
【００１５】
本発明の一つの具体的な形態として、前記半導体集積回路の外部からトランスポートストリームデータを受け、トランスポートストリームデータをエレメンタルストリームデータのパケットに変換するトランスポートストリームデコーダ（５）と、前記トランスポートストリームデコーダから出力されるビデオデータのエレメンタルストリームデータのパケットをデコードして映像データを取得するビデオデコーダ（６）と、を有し、前記ビデオデコーダの出力が前記水平縮小部に入力される。
【００１６】
本発明の更に具体的な形態として、前記トランスポートストリームデコーダから出力されるデータ放送データを受け、前記垂直縮小部から出力される映像データと同じ解像度のグラフィックデータを生成可能なグラフィック制御部（１５）と、前記垂直縮小部から出力された映像データに、前記グラフィック制御部で生成された必要なグラフィックデータをブレンド可能な第１ブレンド制御部（１１）とを有する。
【００１７】
これによれば、グラフィック制御部が生成するグラフィックデータは前記垂直縮小部から出力される映像データと同じ解像度であるから、そのグラフィックデータをフレームバッファに一旦描画し、描画されたデータをフレームバッファから読み出してブレンドすることを考慮すれば、その点においても、外部メモリのデータ帯域を更に小さくすることを可能にする。
【００１８】
本発明の更に具体的な形態として、外部メモリに接続可能にされるメモリコントローラ（１８）を有する。前記メモリコントローラは、前記トランスポートストリームデコーダ、前記ビデオデコーダ、前記ＩＰ変換部、前記グラフィック制御部、及び前記第１ブレンド制御部からのアクセス要求に応答して前記外部メモリの動作を制御する。これによれば、トランスポートストリームデコーダ等に共有される外部メモリのデータ帯域が小さければ、それにより、メモリコントローラと外部メモリをインタフェースする外部端子数が少なくなり、チップサイズの小型化により半導体集積回路のコストを低減可能であることが明らかになる。
【００１９】
本発明の更に具体的な形態として、前記第1ブレンド制御部から出力された映像データに対して必要なコントラスト補正及び色補正等を行うイメージクオリティ制御部（１３）を有する。
【００２０】
本発明の更に具体的な形態として、前記グラフィック制御部はオン・スクリーン・ディスプレイデータを生成し、前記イメージクオリティ制御部により補正された映像データに必要な前記オン・スクリーン・ディスプレイデータをブレンドして前記表示装置に表示データを出力する第２ブレンド制御部（１４）を有する。
【００２１】
本発明の更に具体的な形態として、前記第ブレンド制御部から出力される映像データをＹＣｂＣｒフォーマットからＲＧＢフォーマットに変換して前記イメージクオリティ制御部に出力するフォーマット変換回路（１２）を有する。
【００２２】
本発明の別の具体的な形態として、前記トランスポートストリームデコーダから出力されるデータ放送データを受け、前記垂直縮小部から出力される映像データと同じ解像度のグラフィックデータを生成するグラフィック制御部と、前記水平縮小部から出力された映像データに必要なデータをブレンド可能な第１ブレンド制御部と、前記第1ブレンド制御部から出力された映像データに対して必要なコントラスト補正及び色補正等を行うイメージクオリティ制御部と、前記イメージクオリティ制御部により補正された映像データに必要なデータをブレンドして前記表示装置に表示データを出力する第２ブレンド制御部と、を有し、前記グラフィック制御部はオン・スクリーン・ディスプレイデータを生成する。このとき、前記半導体集積回路はその動作電源の投入に応答して、前記第１ブレンド制御部には前記垂直縮小部から出力された映像データに前記グラフィック制御部で生成された必要なグラフィックデータをブレンドさせ、前記第２ブレンド制御部には前記イメージクオリティ制御部により補正された映像データに必要な前記オン・スクリーン・ディスプレイデータをブレンドして前記表示装置に表示データを出力させる第１状態、又は、前記第１ブレンド制御部によるブレンド動作を抑止し、前記第２ブレンド制御部に、前記イメージクオリティ制御部により補正された映像データに前記グラフィック制御部で生成された必要なグラフィックデータと必要な前記オン・スクリーン・ディスプレイデータをブレンドして前記表示装置に表示データを出力させる第２状態に初期設定される。
【００２３】
これにより、システム要求としてデータ放送のグラフィック画像にイメージクオリティ制御部によるコントラスト補正及び色補正等を行いたい場合とそうでない場合が存在するが、初期設定によって何れかを選択することができ、システム構成の自由度を高くすることが可能になる。
【００２４】
このとき、前記半導体集積回路の全体的な制御を行う中央処理装置を有し、前記初期設定を前記中央処理装置で行うようにしてよい。中央処理装置のプログラムによって前記初期状態を決定することができる。
【００２５】
更に具体的な形態として、外部メモリに接続可能にされるメモリコントローラを有し、前記メモリコントローラは、前記トランスポートストリームデコーダ、前記ビデオデコーダ、前記ＩＰ変換部、前記グラフィック制御部、前記第１ブレンド制御部、及び前記第２ブレンド制御部からのアクセス要求に応答して前記外部メモリの動作を制御する。これによれば、トランスポートストリームデコーダ等に共有される外部メモリのデータ帯域が小さければ、それにより、メモリコントローラと外部メモリをインタフェースする外部端子数が少なくなり、チップサイズの小型化により半導体集積回路のコストを低減可能である。
【発明の効果】
【００２６】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２７】
即ち、入力したストリームデータのデコード、デコードされた映像データのサイズ変換、ＩＰ変換及びブレンド処理を行なって、外部に表示データを出力可能な半導体集積回路において、ストリームデータの処理に伴う外部メモリのデータ帯域を小さくすることができる。
【００２８】
そのような半導体集積回路においてシステム構成の自由度を高くすることが可能である。
【発明を実施するための最良の形態】
【００２９】
図１には本発明に係る半導体集積回路の一例が示される。同図に示される半導体集積回路（ＬＳＩ）１は、ディジタルテレビシステムにおいてテレビチューナからのストリームデータに対するデータ変換と表示制御機能を備えてシステム・オン・チップ化されたシングルチップで構成される。半導体集積回路１は、特に制限されないが、相補型ＭＯＳ集積回路製造技術によって単結晶シリコン等の半導体基板に形成される。
【００３０】
中央処理装置（ＣＰＵ）２はバスコントローラ（ＢＳＣ）３を介してプログラムメモリ（ＲＯＭ）４から命令をフェッチし、フェッチした命令を実行することによって半導体集積回路１を全体的に制御する。ＣＰＵ２及びバスコントローラ３が接続する内部バスＩＢＵＳには、ＴＳデコーダ（ＴＳＤＥＣ）５、ビデオデコーダ（ＶＤＤＥＣ）６、色差フォーマット変換回路（ＣＦＣＮＶ）７、水平縮小部（ＨＳＣＬ）８、ＩＰ変換回路（ＩＰＣＮＶ）９、垂直縮小部（ＶＳＣＬ）１０、第１ブレンダ（ＦＢＬＤ：第１ブレンド制御部）１１、画素フォーマット変換回路（ＰＦＣＮＶ））１２、イメージクオリティ制御部（ＩＱＣ）１３、第２ブレンダ（ＳＢＬＤ：第２ブレンド制御部）１４、グラフィック制御部（ＤＧＵ）１５、オーディオデコーダ（ＡＤＤＥＣ）１６が接続される。前記ＣＰＵ２、ＴＳデコーダ５、ビデオデコーダ６、ＩＰ変換回路９、第１ブレンダ第２ブレンダ１４、グラフィック制御部１５、及びオーディオデコーダ１６はバスマスタとしてメモリバスＭＢＵＳにアクセス要求を発行する。メモリバスＭＢＵＳにはバス調停回路（ＡＲＢ）２０が設けられ、アクセスリクエストの競合を調停する。メモリコントローラ（ＭＣＮＴ）１８に調停回路でアクセスが許容されたアクセスリクエストに従って外部メモリ（ＥＸＭＲＹ）２１のアクセス動作を制御する。メモリアクセスの結果はアクセスレスポンスとしてアクセスリクエストの発行元に返される。ここでは外部メモリ２１は同期クロックの１サイクルに対してダブルデータレートで入出力動作を行うシンクロナスＤＲＡＭ（ＤＤＲ−ＳＤＲＡＭ）によって構成され、メモリコントローラ１８はＤＤＲ−ＳＤＲＡＭインタフェース機能を備えている。第２ブレンダ１４の出力は外部に配置された表示装置（例えば液晶ディスプレイ装置）２２に供給される。ここでは表示装置２２は、ＷＸＧＡ規格（１３６６×７６８画素）の解像度を持ち、プログレッシブ形式の映像データを順次受け取って表示する機能を備える。
【００３１】
ＴＳデコーダ５はディジタルチューナ（ＤＴＵＮ）２３から出力されるＭＰＥＧ２のトランスポートストリームデータ（ＴＳ）のヘッダを解読し、ビデオ画像、音声、字幕等のデータ放送データに応じたエレメンタルストリームデータのパケット（ＰＥＳ）に変換する。音声データや字幕等のデータ放送データは一旦外部メモリ２１に格納される。オーディオデコーダ１６は外部メモリ２１から音声データを読み込み、これをデコードし、音声出力として外部に供給する。ビデオ画像に応ずるエレメンタルストリームデータは例えば1フレームの映像データになる。
【００３２】
ビデオデコーダ６はＴＳデコーダ５から出力されるビデオ画像のエレメンタルストリームデータのパケット（ＰＥＳ）をデコードして映像データを取得する。ここでは１フレームが１９２０×１０８０画素の高精細のインタレースデータがＭＰＥＧ２の仕様によって圧縮されて放送用に送信されるものとする。ビデオデコーダ６は変換した映像データを外部メモリ２１のフレームバッファに格納する。映像データは圧縮に適するＹＣｂＣｒフォーマットのデータとされ、その色差フォーマットは、同じく高圧縮に適する４２０フォーマット（４：２：０フォーマット）とされている。４２０フォーマットは横方向の色差解像度が縦方向に比べて１／４、４２２フォーマット（４：２：２フォーマット）は横方向の色差解像度が縦方向に比べて半分、４４４フォーマット（４：４：４フォーマット）は横方向の色差解像度が縦方向と同じであることを意味する。色差フォーマット変換回路７は後段の画像処理において少なくとも１フレーム毎の処理に適するように、４２０フォーマットを４２２フォーマット、更には４４４フォーマットに変換する。尚、４２２フォーマットから４４４フォーマットへの変換は必ずしもここで行わなくてもよい。外部メモリ２１のアクセスデータ量を極力少なくする観点に従えば、４２２フォーマットから４４４フォーマットへの変換を垂直縮小部１０と第１ブレンダ１１の間で行ってもよい。
【００３３】
水平縮小部８は色差フォーマット変換が行われた映像データのフレームを水平方向に１９２０画素から１３６６画素に縮小する。前記水平縮小部８の水平方向の縮小率は、半導体集積回路１に入力されるトランスポートストリームデータＴＳとして供給される映像データの水平方向の画素数１９２０と、半導体集積回路１から外部の表示装置２２に出力されるストリームデータの水平方向の画素数１３６６に基づいて決定される。
【００３４】
ＩＰ変換部９は前記水平縮小部８の出力を入力して、ＩＰ変換（インターレース形式の映像データをプログレッシブ形式に変換）を行う。ＩＰ変換部９はＩＰ変換を行った映像データを外部メモリ２１のフレームバッファに格納する。水平方向の画素数が既に表示サイズに合わせて縮小されているので、外部メモリ２１に対するアクセスデータ量を少なくすることができる。垂直方向の画素数は縮小されていないので、ＩＰ変換によって画質が劣化することはない。
【００３５】
垂直縮小部１０は、前記ＩＰ変換されたデータを入力して前記映像データのフレームを垂直方向に１０８０画素から７６８画素に縮小する。前記垂直縮小部１０の垂直方向の縮小率は、前記半導体集積回路１に入力されるストリームデータの垂直方向の画素数１０８０と、前記半導体集積回路１から外部の表示装置２２に出力されるストリームデータの垂直方向の画素数７６８とに基づいて決定される。
【００３６】
グラフィック制御部１５は、外部メモリ２１に一旦格納された字幕等のデータ放送データを読み込む。読み込んだデータ放送データのサイズは９６０×５４０画素であり、グラフィック制御部１５は、これを１３６６×７６８の解像度（表示解像度と同じ解像度）に拡大してグラフィックデータを生成し、これを外部メモリ２１の所定のフレームバッファに格納する。
【００３７】
第１ブレンダ１１は前記垂直縮小部１０から出力された映像データを入力すると共に、前記グラフィック制御部１５によって外部メモリ２１に描画された必要なグラフィックデータを読み込んで、双方のデータをブレンド可能な回路である。例えば映像データに字幕を合成したりする処理を行う。
【００３８】
画素フォーマット変換回路１２は第１ブレンダ１１から出力される映像データを、ＹＣｂＣｒフォーマットからＲＧＢフォーマットに変換する。
【００３９】
イメージクオリティ制御部１３は画素フォーマット変換回路１２から出力される映像データに対して、必要なコントラスト補正や色補正等を行う。
【００４０】
第２ブレンダ１４は必要なコントラスト補正や色補正等が行われ映像データを入力すると共に、予め前記グラフィック制御部１５によって外部メモリ２１に描画されたチャネル番号や音量調節画像等のグラフィックデータ（オン・スクリーン・ディスプレイデータ)がある場合にはそれを読み込んで、双方のデータをブレンドする。第２ブレンダ１４が出力する映像データは表示タイミングに従い、表示データとして表示装置２２に出力される。
【００４１】
図２には半導体集積回路１による映像データのデコード及び表示制御動作のフローチャートが例示される。
【００４２】
ディジタルチューナ２３でＴＳ信号（トランスポートストリームデータ）が受信され（Ｓ１）、ＴＳデコーダ５はＴＳ信号のヘッダを解読し、ＴＳ信号を、ビデオデータ、オーディオデータ及びデータ放送データに分離する（Ｓ２）。分離されたオーディオデータ及びデータ放送データの場合には後述するオーディオデータ及びデータ放送データ処理に移行する（Ｓ３）。ビデオデコーダ６はＴＳデコーダから受け取ったビデオ画像のエレメンタルストリームデータのパケット（ＰＥＳ）からビデオ画像のエレメンタルストリームデータを分離し、インターレース形式の映像データを得る。映像データは外部メモリ２２のフレームバッファに書き込まれる（Ｓ４）。次に色差フォーマット変換回路７は外部メモリ２１から読み出された映像データを４２０フォーマットから４２２フォーマットに変換し、次に４４４フォーマットに変換する（Ｓ５）。色差フォーマット変換された映像データに対して水平縮小部８は水平1ライン当たりの画素数が１９２０画素か否かを判定し（Ｓ６）、１９２０画素の場合には水平方向の画素数を１３６６に縮小する（Ｓ７）。ステップＳ６の判定結果が１３６６画素の場合にはステップＳ７の処理は行なわれない。次に水平縮小部８から出力される映像データがインターレース形式か否かの判定が行われ（Ｓ８）、インターレース形式である場合にはＩＰ変換部９によりＩＰ変換が行われる（Ｓ９）。ＩＰ変換結果に対して垂直縮小部１０はその映像データの垂直画素数が１０８０か否かを判定し（Ｓ１０）、１０８０画素の場合には垂直方向画素数を７６８画素に縮小する（Ｓ１１）。前記第１ブレンダ１１は垂直縮小部１０から出力された映像データにデータ放送データを合成するかを判定し（Ｓ１２）、合成する指示がある場合には、垂直縮小部１０から出力された映像データと、外部メモリ２１のフレームバッファからリードしたグラフィック処理後のグラフィックデータの合成を行う（Ｓ１３）。その合成指示はＣＰＵ２から与えられる。第１ブレンダ１１から出力される映像データに対して画素フォーマット変換回路１２はＹＣｒＣｂフォーマットをＲＧＢフォーマットに変換する（Ｓ１４）。その後、イメージクオリティ制御部１３は必要な画質調整を行う（Ｓ１５）。第２ブレンダ１４はＯＳＤ（オン・スクリーン・ディスプレイデータ）を合成する指示があるか否かを判定し（Ｓ１６）、その指示があるときは、映像データに、外部メモリ２１からリードしたＯＳＤグラフィック処理後のＯＳＤデータを合成する（Ｓ１７６）。第２ブレンダ１４からの出力される映像データは表示タイミングに同期された表示データとしてディスプレイ２２に供給される（Ｓ１８）。
【００４３】
図３にはデータ放送データのグラフィック処理フローが示される。ＴＳデコーダ５はＴＳから分離したデータ放送データ（９６０×５４０画素）を外部メモリ２１に格納する（Ｓ２１）。グラフィック制御部１５は外部メモリからデータ放送データをリードし、表示解像度に合わせてリサイズ処理を行なってそのグラフィックデータを外部メモリ２１の所定のフレームバッファに格納する。データ放送データを表示する場合には、第１ブレンダ１１でそのグラフィックデータを外部メモリ２１からリードし、ＶＳＣＬ１０からの映像データに合成する（Ｓ２３）。ステップＳ２３の処理はステップＳ１２、Ｓ１３の処理に対応される。
【００４４】
図４にはＯＳＤのグラフィック処理フローが示される。グラフィック制御部１５はＲＯＭ４から外部メモリ２１に転送されたグラフィックデータをリードし（Ｓ３１）、リードしたグラフィックデータに対して必要な加工を行って外部メモリ２１の所定のフレームバッファに格納する（Ｓ３２）。ＯＳＤを表示する場合、第２ブレンダ１４はＯＳＤを外部メモリ２１からリードし、これを映像データに合成してディスプレイ２２に供給する（Ｓ３３）。ステップＳ３３の処理はステップＳ１６〜Ｓ１８の処理に対応される。
【００４５】
図５にはオーディオデータのオーディオ処理フローが示される。ＴＳデコーダ５はＴＳから分離したオーディオデータＰＥＳを外部メモリ２１に格納する（Ｓ４１）。オーディオデコーダ１６は外部メモリからオーディオデータＰＥＳをリードし、ＥＳ分離を行ってオーディオデータを取り出す（Ｓ４２）。取り出したオーディオデータは外部に出力されて音声に変換される（Ｓ４３）。
【００４６】
図６には図１の半導体集積回路１において主に映像データを処理する回路モジュールとメモリバスを示しているが、映像データ処理系において色差変換回路７と画素変換回路１２については図示を省略してある。
【００４７】
図７には図６の構成に対して第１ブレンダ１１を省略した半導体集積回路１Ａが例示される。データ放送データのグラフィックデータに対して画質補正を行わない構成になっている。グラフィックデータに対して画質補正を必要としないテレビシステムに適用してハードウェアの削減に寄与することができる。
【００４８】
図８には図６の構成に対して第２ブレンダ１４を省略した半導体集積回路１Ｂが例示される。ＯＳＤに対してもデータ放送データのグラフィックデータと一緒に画質補正を行うことを許容するテレビシステムに適用してハードウェアの削減に寄与することができる。ディスプレイ２２にはＩＱＰ１３の出力が表示データとして供給される。
【００４９】
図９には図６の構成に対してグラフィック制御部１５をグラフィック描画制御部１５Ａとスケーラ（ＳＣＬ）１５Ｂに分離し、且つ図７と同様に第１ブレンダ１１を省略した半導体集積回路１Ｃが例示される。グラフィック描画制御部１５Ａとスケーラ（ＳＣＬ）１５Ｂが別々にメモリバスＭＢＵＳを利用することになるので、メモリバスＭＢＵＳのデータ転送量が増えることになる。その意味で、グラフィック描画制御部１５Ａとスケーラ（ＳＣＬ）１５Ｂを図示を省略する専用バスで接続しておくことが得策である。
【００５０】
図１０にはディジタルチューナからのＴＳ入力以外の外部入力にも対応可能な半導体集積回路１Ｄが例示される。図６の構成に対してマルチプレクサ（ＭＰＸ）３０を設けた点が相違する。マルチプレクサ３０の一方の入力にはビデオデコーダ６の出力が供給され、マルチプレクサ３０の他方の入力にはアナログチューナからＮＴＳＣ／ＰＡＬデコーダを経て形成されるアナログビデオ信号が供給される。マルチプレクサ３０による入力の選択はＣＰＵ２によって制御される。尚図１０では第１ブレンダ１１が省略されているが、マルチプレクサ３０を設ける構成は其れに限定されない。
【００５１】
図１において前記図６又は図７の構成を選択可能にしてもよい。例えば、図１１に例示されるように、ＣＰＵは動作電源の投入に応答してリセット信号ＲＥＳにより指示リセット例外処理の一つとして、第１ブレンダ１１の制御レジスタ（ＦＲＥＧ）１１Ａに対する制御データの初期設定と、第２ブレンダ１４の制御レジスタ（ＳＲＥＧ）１４Ａに対する制御データの初期設定とを行う。制御データの内容はＣＰＵ２が実行するリセット例外処理プログラムの内容に従って決定される。リセット例外処理プログラムはＲＯＭ４に格納されている。制御レジスタ１１Ａ，１４Ａに初期設定される制御データに応じて、第１状態又は第２状態を選択可能である。第１状態は、前記第１ブレンダ１１には前記垂直縮小部１０から出力された映像データに前記グラフィック制御部１５で生成された必要なグラフィックデータをブレンドさせ、前記第２ブレンダ１４には前記イメージクオリティ制御部１３により補正された映像データに必要な前記オン・スクリーン・ディスプレイデータをブレンドして前記表示装置２２に表示データを出力させる状態である。第２状態は、第１ブレンダ１１によるブレンド動作を抑止し、前記第２ブレンダ１４に、前記イメージクオリティ制御部１３により補正された映像データに前記グラフィック制御部１５で生成された必要なデータ放送データのグラフィックデータと必要な前記オン・スクリーン・ディスプレイデータをブレンドして前記表示装置２２に表示データを出力させる状態である。制御レジスタ１１Ａ，１４Ａに対する初期設定はモード端子の状態を参照してＣＰＵ２が行ってもよい。これにより、システム要求としてデータ放送のグラフィック画像にイメージクオリティ制御部１３によるコントラスト補正及び色補正等を行いたい場合とそうでない場合が存在するが、初期設定によって何れかを選択することができ、システム構成の自由度を高くすることが可能になる。
【００５２】
図１２には水平縮小部、ＩＰ変換部及ぶ垂直縮小部に動作クロックを供給する構成が例示される。パネルクロック用ＰＬＬ（ＰＬＬ＿Ｐ）３１は液晶ディスプレイ２２のパネルサイズに依存したクロックを出力する。このディスプレイに対する表示タイミングを規定する表示クロックとされる。ビデオクロック用ＰＬＬ（ＰＬＬ＿Ｖ）３２はビデオデコーダ（ＶＤＤＥＣ）６がデコード動作で使用する２７ＭＨｚの逓倍クロックを出力する。２７MHｚのクロックは基準クロック(ＳＴＣ: System Time Clock)と呼ばれる。ディジタル放送ではビデオの同期信号（水平同期信号、垂直同期信号）などが伝送されないため受信機側で２７MHｚを正確に再生して、それを分周して同期信号を生成する必要がある。実際には放送局側と受信機側のＳＴＣをあわせるために、放送局側クロックのリファレンス値（ＰＣＲ: Program Clock Reference)をＴＳに多重して伝送している。受信機側では、ＰＣＲを受け取り内部クロックで同期して放送側のＳＴＣと合わせた受信機側のＳＴＣの再生を行っている。図１２の構成では、ビデオクロック用ＰＬＬ３２の出力５４MHｚと１０８MHzをＩＰ変換部９で使用している。これが可能となったのは水平縮小部でビデオ信号を水平圧縮しているためである。仮に、HD(１９２０×１０８０画素)をそのまま処理した場合、水平１９２０画素／１ラインであるためインターレース処理が５４MHzクロックでは間に合わず、７４．１８ＭＨｚ必要となる。今までの説明ではディスプレイ２２の最大パネルサイズをＷＸＧＡ（１３６６×７６８画素）に限定したことにより、設計上ＰＬＬの個数を減らして、設計を容易にすることが可能となった。すなわちＩＰ変換の前後の周波数は、ＩＰ変換の前後のフィールドレートが変わらないため、プログレッシブの１ラインあたりの処理は、インターレースの1ラインあたりの処理周期の半分である必要がある。そのため、１：２の比を持つ２種類のクロック（５４ＭＨｚと１０８ＭＨｚ）をＩＰ変換部に供給すれば済むからである。水平縮小部８に供給される７４．１８ＭＨｚのクロックの必要性は、ビデオデコーダ６がデコードした最大画像データサイズが１９２０×１０８０であるため、一ライン１９２０画素を最初は処理する必要があるためである。対応可能な最大パネルサイズをＷＸＧＡ（１３６６×７６８画素）に限定したことにより、表示バッファとしてのラインメモリの容量の点において回路規模の削減効果も得ることができる。
【００５３】
図１３にはアナログＴＶの表示制御チップの前段にストリームデータに対するデコードシステム例えばＭＰＥＧデコーダチップを付加してディジタルＴＶシステムに対応させる場合の比較例が示される。表示制御チップとＭＰＥＧデコーダチップを別チップで構成すると、ＰＩコンバートやＩＰコンバータ等の冗長な回路構成が存在し、また、外部メモリも夫々のチップに別々に接続しなければならず、ディジタルテレビシステムのコストアップを招く。
【００５４】
図１に代表される本発明に係る半導体集積回路によれば、ストリームデータのデコード、映像データに対するサイズ変換、映像データのＩＰ変換及びグラフィックデータとのブレンド処理を行なって表示データを出力する機能をシングルチップで実現したから、アナログＴＶの表示システムに内蔵される半導体集積回路にＭＰＥＧデコーダチップをアド・オンしたシステム構成に比べて、重複機能を抑制でき、各処理に利用される外部メモリ２１のデータ帯域を小さくして、コストを低減することが可能になる。さらに、ＩＰ変換を行った映像データに対してＰＩ変換を行うことを要しないから、映像データのフレームを水平方向に縮小してＩＰ変換を行い、その変換結果に対して映像データのフレームを垂直方向に縮小する処理を採用することにより、外部メモリのデータ帯域を更に小さくすることが可能になる。水平方向及び垂直方向の映像データの縮小率は表示装置２２による表示解像度との関係で決定しているから、その後の処理は表示解像度に応じたデータ量で処理を行なうことが可能であり、この点においても、外部メモリ２１のデータ帯域を更に小さくすることが可能になる。
【００５５】
グラフィック制御部１５が生成するグラフィックデータは前記垂直縮小部１０から出力される映像データと同じ解像度であるから、そのグラフィックデータをフレームバッファに一旦描画し、描画されたデータをフレームバッファから読み出してブレンドすることを考慮すれば、その点においても、外部メモリ２１のデータ帯域を更に小さくすることが可能になる。
【００５６】
トランスポートストリームデコーダ５等に共有される外部メモリ２１のデータ帯域を小さくすることができるから、メモリコントローラ１８と外部メモリ２１をインタフェースする外部端子数（特にデータ端子数）を少なくすることができ、チップサイズの小型化により半導体集積回路１のコストを低減可能である。
【００５７】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００５８】
例えば、半導体集積回路のバスは内部バスとメモリバスに分ける構成に限定されず、共通化し、或いは更に細分化してもよい。また、バス構成は、アドレス及びデータ等を伴うリクエストパケットとそれに対するレスポンスパケットを介してバスアクセスを行うスプリットトランザクションバスであってもよいし、また、アドレスバス、データバス及びコントロールバスを排他的に利用可能とする旧来からのバス構成等であってもよい。また、表示画像サイズについては、ＷＸＧＡに限定されず、ＸＧＡ（１０２４×７６８画素）ＳＶＧＡ（８００×６００画素），ＷＶＧＡ（８００×４８０画素）、ＶＧＡ（６４０×４８０画素）等であってもよい。また、ＴＳＤＥＣ５、ＶＤＤＥＣ、ＩＰＣＮＶ９、ＦＢＬＤ１１、ＳＢＬＤ１４において外部メモリ２１の所定のフレームバッファをリード・ライトアクセスするバスマスタ機能は、例えば夫々の回路モジュールがダイレクトメモリアクセス機能を備えることによって実現される。転送元アドレス及び転送先アドレスはＣＰＵ２によって初期設定されればよい。
【図面の簡単な説明】
【００５９】
【図１】本発明に係る半導体集積回路の一例を示すブロック図である。
【図２】半導体集積回路による映像データのデコード及び表示制御動作を示すフローチャートである。
【図３】データ放送データのグラフィック処理を示すフローチャートである。
【図４】ＯＳＤのグラフィック処理を示すフローチャートである。
【図５】オーディオデータのオーディオ処理を示すフローチャートである。
【図６】図１の半導体集積回路において主に映像データを処理する回路モジュールとメモリバスを示した概略ブロック図である。
【図７】図６の構成に対して第１ブレンダを省略した半導体集積回路の概略ブロック図である。
【図８】図６の構成に対して第２ブレンダを省略した半導体集積回路の概略ブロック図である。
【図９】図６の構成に対してグラフィック制御部をグラフィック描画制御部とスケーラに分離し、且つ図７と同様に第１ブレンダを省略した半導体集積回路の概略ブロック図である。
【図１０】ディジタルチューナからのＴＳ入力以外の外部入力にも対応可能な半導体集積回路の概略ブロック図である。
【図１１】図１において図６又は図７の構成を選択可能にした構成を例示するブロック図である。
【図１２】水平縮小部、ＩＰ変換部及ぶ垂直縮小部に動作クロックを供給する構成を例示するブロック図である。
【図１３】アナログＴＶの表示制御チップの前段にＭＰＥＧデコーダチップを付加してディジタルＴＶシステムを構成する比較例を示すブロック図である。
【符号の説明】
【００６０】
１  半導体集積回路
２  中央処理装置（ＣＰＵ）
３  バスコントローラ（ＢＳＣ）
４  プログラムメモリ（ＲＯＭ）
ＩＢＵＳ  内部バス
５  ＴＳデコーダ（ＴＳＤＥＣ）
６  ビデオデコーダ（ＶＤＤＥＣ）
７  色差フォーマット変換回路（ＣＦＣＮＶ）
８  水平縮小部（ＨＳＣＬ）
９  ＩＰ変換回路（ＩＰＣＮＶ）
１０  垂直縮小部（ＶＳＣＬ）
１１  第１ブレンダ（ＦＢＬＤ）
１１Ａ  制御レジスタ
１２  画素フォーマット変換回路（ＰＦＣＮＶ））
１３  イメージクオリティ制御部（ＩＱＣ）
１４  第２ブレンダ（ＳＢＬＤ）
１４Ａ  制御レジスタ
１５  グラフィック制御部（ＤＧＵ）
１６  オーディオデコーダ（ＡＤＤＥＣ）
ＭＢＵＳ  メモリバス
２０  バス調停回路（ＡＲＢ）
１８  メモリコントローラ（ＭＣＮＴ）
２１  外部メモリ（ＥＸＭＲＹ）
２２  表示装置
２３  ディジタルチューナ（ＤＴＵＮ）
ＴＳ  トランスポートストリームデータ
ＰＥＳ  データ放送データに応じたエレメンタルストリームデータのパケット
３０  マルチプレクサ（ＭＰＸ）
３１  パネルクロック用ＰＬＬ（ＰＬＬ＿Ｐ）
３２  ビデオクロック用ＰＬＬ（ＰＬＬ＿Ｖ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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