(57)【要約】【課題】小型・薄型化が可能な半導体装置の提供。【解決手段】絶縁層中に形成された配線パターンと、当該配線パターンの表裏両面に搭載された半導体構成体と、当該絶縁層を貫通して設けられた層間接続用のビアホールとを有する半導体装置；金属箔の一方の面に第一の半導体構成体を搭載する工程と、当該金属箔を回路形成して配線パターンを形成する工程と、当該配線パターンが形成された金属箔の他方の面に第二の半導体構成体を搭載する工程と、当該絶縁層を貫通する層間接続用のビアホールを形成する工程とを有する半導体装置の製造方法。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体構成体を絶縁層中に埋め込み、当該半導体構成体の電極を当該絶縁層の外層に引き出すことによって、当該半導体構成体の電極ピッチよりも広いピッチの電極を外層に形成するようにした半導体装置であって、少なくとも、絶縁層中に形成された配線パターンと、当該配線パターンの表裏両面に搭載された半導体構成体と、当該絶縁層を貫通して設けられた層間接続用のビアホールとを有することを特徴とする半導体装置。
【請求項２】
配線パターンの表裏両面に搭載される半導体構成体の少なくとも一組が、当該配線パターンを挟んで略対称位置に搭載されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
外層に形成される電極が、半導体装置の表裏面で略対称となる位置に形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
半導体構成体を絶縁層中に埋め込み、当該半導体構成体の電極を当該絶縁層の外層に引き出すことによって、当該半導体構成体の電極ピッチよりも広いピッチの電極を外層に形成するようにした半導体装置の製造方法であって、少なくとも、金属箔の一方の面に第一の半導体構成体を搭載する工程と、当該金属箔を回路形成して配線パターンを形成する工程と、当該配線パターンが形成された金属箔の他方の面に第二の半導体構成体を搭載する工程と、当該絶縁層を貫通する層間接続用のビアホールを形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項５】
第一及び第二の半導体構成体を搭載する工程が、金属箔に設けられたアライメントマークを共通の認識マークとして認識し、配線パターンを挟んで略対称位置に搭載する工程からなることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
外層に形成する電極を、半導体装置の表裏面で略対称となる位置に形成することを特徴とする請求項４又は５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体構成体を絶縁層中に埋め込み、当該半導体構成体の電極を絶縁層の外層に引き出すことによって、電極ピッチを広げるようにした半導体装置に関し、特に、小型・薄型化を図った半導体装置とその製造方法に関する。
【背景技術】
【０００２】
近年、機器の小型化が進む中、プリント配線板に実装される半導体装置として、ＣＳＰ（「チップサイズパッケージ」あるいは「チップスケールパッケージ」）と呼ばれる半導体素子と略同じ大きさのものが開発されている。
【０００３】
図６は当該ＣＳＰの概略断面図を示したもので、シリコン基板等からなる半導体素子１７と、当該半導体素子１７に形成された電極１８と、当該電極１８の形成面に酸化シリコン等により形成された絶縁膜１９と、当該絶縁膜１９の上面に形成されたエポキシ樹脂やポリイミド樹脂等からなる保護膜２０と、めっき等により当該電極１８から保護膜２０上に引き出されて形成された再配線２１と、当該再配線２１の所望の位置にめっき等により形成された柱状電極２２と、当該柱状電極２２及び再配線２１を封止するエポキシ樹脂やポリイミド樹脂等からなる封止膜２３とからなり、従来のワイヤーボンディングを用いた半導体装置と比較して大幅に小型化を図ったものである。
【０００４】
しかし、当該ＣＳＰは、半導体素子１７と同じ大きさの面内に電極（柱状電極２２）を形成する構成であるため、電極数が多い場合には電極サイズ及び電極ピッチが極端に小さくなり、その結果、マザーボード等への実装時に電極間で短絡が発生したり、当該ＣＳＰとマザーボード等の実装基板との間で接続不良が発生したりするなどの不具合があった。
【０００５】
そこで、ＣＳＰ（以降これを「半導体構成体Ｈ」と呼ぶことにする：図６参照）を絶縁層中に埋め込み、半導体構成体Ｈに設けられた柱状電極２２を更に絶縁層の外層に引き出して、電極数の増加に対応した半導体装置が既に報告されている（例えば「特許文献１」参照）。
【０００６】
そして更に、「特許文献１」で得られるような半導体装置を積み重ねて高密度実装化を図った半導体装置も既に報告されている（例えば「特許文献２」参照）。
【０００７】
図７は、上記「特許文献２」で示された半導体装置の概略断面図を示したもので、半導体構成体Ｈ（該図においては便宜上、半導体素子１７と柱状電極２２、及び封止膜２３のみを示し、以降も同じように簡略化した図を用いることにする）が絶縁層中に埋め込まれた半導体装置Ｐｄを、半田ボール１６を介して複数積み重ねて構成されている。
【０００８】
しかし、上記構成においては、半田ボール１６を介する分、装置全体の高さが増してしまい、当該半導体装置を搭載した製品を小型化できないという問題があった。
【０００９】
そこで、図８に示したように、二つの半導体装置Ｐａ、Ｐｂを、接着剤３で貼り合せるという構造の半導体装置Ｐｃも既に報告されている（例えば「特許文献３」参照）。この場合、図７に示したような半導体装置間に形成される半田ボール１６を省略することができるため、装置全体の厚さを薄くすることができる。
【００１０】
しかし、上記図８の構成においては、出来上がった二つの半導体装置Ｐａ、Ｐｂを貼り合せる構造であるため、両者の配線パターンを接続する手段として、スルーホール等を形成することができない。従って、半導体装置Ｐａ、Ｐｂの配線パターンを接続する場合には、図９に示したように、フレキシブルプリント配線板Ｆを用いて接続しなければならないため（例えば「特許文献４」参照）、結局、最終的に得られる半導体装置は大きくなってしまい、製造工程も非常に手間のかかるものであった。
【００１１】
また、図１０に示したように、半導体装置Ｐａ、Ｐｂの外層に外部接続用電極１３を含んだ配線パターンを形成する前に、スルーホール８ａを形成するということも可能であるが、この場合も、個別の半導体装置Ｐａ、Ｐｂを接着剤３で貼り合せる構成であるため、両者の配線パターン間の位置合わせ精度が悪く、その結果、両者の配線パターン間を接続するスルーホール８ａの接続信頼性も低下してしまうというものであった。
【００１２】
従って、これを補うために、スルーホール８ａと接続されるランド（図中の外部接続用電極１３に相当）の径として、ずれ量を考慮した大きさにする必要があり、結果、最終的に出来上がる半導体装置Ｐｃが大きくなってしまうというものであった（図１１参照）。因みに該図においては、上記不具合を分かり易くするために、実際のずれ状態よりも誇張して示すようにした。
【００１３】
更に、図１１に示した半導体装置Ｐｃでは、表裏面に形成される外部接続用電極１３（又は半田ボール１６）の位置がずれているため（即ち、表裏面で非対称である）、図１２に示したように、半導体装置Ｐｃを半田ボール１６を介して積み重ねた場合には、横方向へのずれが発生し、半導体装置の実装エリアが大きくなってしまうというものであった。
【特許文献１】特開２００５−１９９３８号公報
【特許文献２】特開２００５−２３５８８１号公報
【特許文献３】特開２００４−９５８３６号公報
【特許文献４】特開２００４−７１９９８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、二つの半導体装置を積み重ねた場合においても、両者の配線パターンを接続する手段としてフレキシブルプリント配線板を用いる必要がなく、また、当該二つの半導体装置を積み重ねた状態の半導体装置を、半田ボールを解して複数積み重ねた場合においても、当該半導体装置の実装エリアを必要最小限にすることができる半導体装置を提供することを課題とする。また、このような半導体装置を容易に得ることができる半導体装置の製造方法を提供することを課題とする。
【課題を解決するための手段】
【００１５】
請求項１に係る本発明は、半導体構成体を絶縁層中に埋め込み、当該半導体構成体の電極を当該絶縁層の外層に引き出すことによって、当該半導体構成体の電極ピッチよりも広いピッチの電極を外層に形成するようにした半導体装置であって、少なくとも、絶縁層中に形成された配線パターンと、当該配線パターンの表裏両面に搭載された半導体構成体と、当該絶縁層を貫通して設けられた層間接続用のビアホールとを有することを特徴とする半導体装置により上記課題を解決したものである。
【００１６】
これにより、層間接続（上下方向の配線パターン間の接続）を貫通スルーホール等のビアホールで接続できるため、フレキシブルプリント配線板で接続する従来のものと比較して半導体装置を小型・薄型化できる。
【００１７】
また、請求項２に係る本発明は、前記配線パターンの表裏両面に搭載される半導体構成体の少なくとも一組が、当該配線パターンを挟んで略対称位置に搭載されていることを特徴としている。
【００１８】
これにより、幅方向の寸法を小さくできるため、半導体装置をより小型化できる。
【００１９】
また、請求項３に係る本発明は、前記外層に形成される電極が、半導体装置の表裏面で略対称となる位置に形成されていることを特徴としている。
【００２０】
これにより、半田ボール等を介して複数の半導体装置を積み重ねた場合においても、横方向へのずれがなくなるため、半導体装置の実装エリアの拡大を防止することができる。また、電極が表裏面で対称位置に形成されるため、半導体装置を積み重ねる際のアライメント性も向上できる。
【００２１】
また、請求項４に係る本発明は、半導体構成体を絶縁層中に埋め込み、当該半導体構成体の電極を当該絶縁層の外層に引き出すことによって、当該半導体構成体の電極ピッチよりも広いピッチの電極を外層に形成するようにした半導体装置の製造方法であって、少なくとも、金属箔の一方の面に第一の半導体構成体を搭載する工程と、当該金属箔を回路形成して配線パターンを形成する工程と、当該配線パターンが形成された金属箔の他方の面に第二の半導体構成体を搭載する工程と、当該絶縁層を貫通する層間接続用のビアホールを形成する工程とを有することを特徴とする半導体装置の製造方法により上記課題を解決したものである。
【００２２】
これにより、小型・薄型化を図った半導体装置を容易に得ることができる。
【００２３】
また、請求項５に係る本発明は、前記第一及び第二の半導体構成体を搭載する工程が、金属箔に設けられたアライメントマークを共通の認識マークとして認識し、配線パターンを挟んで略対称位置に搭載する工程からなることを特徴としている。
【００２４】
これにより、更に小型化を図った半導体装置を容易に得ることができる。
【００２５】
また、請求項６に係る本発明は、前記外層に形成する電極を、半導体装置の表裏面で略対称となる位置に形成することを特徴としている。
【００２６】
これにより、複数の半導体装置を精度良く積み重ねることができる半導体装置を容易に得ることができる。
【発明の効果】
【００２７】
本発明によれば、二つの半導体装置を積み重ねてなる半導体装置の小型・薄型化を図ることができ、また、当該半導体装置を容易に得ることができる。
【発明を実施するための最良の形態】
【００２８】
本発明の実施の形態を、図１を用いて説明する。
【００２９】
図１（ｋ）は、本発明の半導体装置Ｐの概略断面図を示したもので、配線パターン５と、当該配線パターン５の表裏に搭載された第一の半導体構成体Ｈ１（以降これを単に「半導体構成体Ｈ１」と呼ぶことにする）及び第二の半導体構成体Ｈ２（以降これを単に「半導体構成体Ｈ２」と呼ぶことにする）と、当該半導体構成体Ｈ１、Ｈ２を埋め込む側方絶縁層４と、上層絶縁層６を介して形成された上層再配線１４と外部接続用電極１３を含んだ図示しない配線パターンと、当該上層再配線１４と外部接続用電極１３を含んだ図示しない配線パターンを保護するソルダーレジスト１５と、当該ソルダーレジスト１５から露出する外部接続用電極１３上に形成された半田ボール１６とからなり、配線パターン５の表裏両面に半導体構成体Ｈ１、Ｈ２を搭載し、半導体装置Ｐ内に層間接続用のスルーホールを設けることによって、当該半導体装置の小型・薄型化を図ったものである。
【００３０】
続いて、図１（ａ）〜（ｋ）を用いて、本発明の半導体装置Ｐの製造方法について説明する。
【００３１】
まず、図１（ａ）に示したように、銅箔等の金属箔１ａにパンチング、エッチング、レーザ等の穿孔手段によって、アライメントマーク２を形成し、次いで、当該金属箔１ａの一方の面に接着剤３を配置した後、当該アライメントマーク２を利用して、当該接着剤３上に半導体構成体Ｈ１を搭載する（他の製造方法として、半導体構成体の裏面に予め接着剤を設けておいたものを金属箔上に搭載することも可能である）。
【００３２】
次に、図１（ｂ）に示したように、搭載した半導体構成体Ｈ１を埋め込むために、側方絶縁層４（例えば、半導体構成体Ｈ１に対応した開口部を有するプリプレグ等が挙げられる）を形成し、次いで、金属箔１ａに周知の回路形成手段（例えば、フォトエッチング法）によって、配線パターン５を形成する（図１（ｃ）参照）。
【００３３】
次に、図１（ｄ）に示したように、当該配線パターン５（金属箔１ａ）の他方の面に、図１（ａ）〜図１（ｃ）に示したのと同じ要領で、半導体構成体Ｈ２を搭載するとともに側方絶縁層４を形成する（この後、必要により、半導体構成体Ｈ１、Ｈ２の柱状電極２２上にフローした側方絶縁層４の樹脂をバフ研磨等によって除去してもよい）。
【００３４】
ここで、配線パターン５（金属箔１ａ）の表裏に搭載される半導体構成体Ｈ１、Ｈ２の搭載工程は、金属箔１ａに設けられたアライメントマーク２を、共通の認識マークとして読み込んで行われるため、両者の配置位置は、配線パターン５（金属箔１ａ）を挟んで略対称となる位置に搭載することができる。
【００３５】
次に、図１（ｅ）に示したように、両面に上層絶縁層６を介して金属箔１ｂを積層する、あるいは上層絶縁層６の片面に金属箔１ｂが積層された樹脂付き金属箔７を積層し、次いで、配線パターン形成層間を接続するスルーホールやＢＶＨ（ブラインドバイアホール）を形成する位置に、ドリルやレーザ加工等を行うによって貫通孔８及び非貫通孔９を穿孔する（図１（ｆ）参照）。因みに該図における非貫通孔９は、半導体構成体Ｈの柱状電極２２が露出するように穿孔する。
【００３６】
次に、デスミア処理（例えば、過マンガン酸カリウム処理やプラズマ処理等）により孔内のクリーニングを行った後、無電解めっき（例えば、無電解銅めっき）及び電解めっき（例えば、電解銅めっき）処理を行うことによって、第一めっき１０を形成し（図１（ｇ）参照）、次いで、めっきされた貫通孔８内に孔埋め樹脂１１（例えば、非導電性ペーストや導電性ペースト）を充填した後、無電解めっき（例えば、無電解銅めっき）及び電解めっき（例えば、電解銅めっき）処理を行うことによって、当該貫通孔８内の孔埋め樹脂１１を塞ぐ第二めっき１２を形成する（図１（ｈ）参照）。
【００３７】
次に、図１（ｉ）に示したように、周知の回路形成手段（例えば、フォトエッチング法）によって、上層再配線１４と外部接続用電極１３を含んだ配線パターン（上下方向の配線パターン間を接続するスルーホール８ａ、柱状電極２２と上層再配線１４とを接続するＢＶＨ９ａを含む）を形成し、次いで、図１（ｊ）に示したように、外層の配線パターンを保護するソルダーレジスト１５を形成した後、当該ソルダーレジスト１５から露出する外部接続用電極１３に、半田ボール１６を形成することによって、外部接続用電極１３（又は半田ボール１６）が表裏面で略対称となる位置に形成された図１（ｋ）の半導体装置Ｐを得る。
【００３８】
本発明の注目すべき点は、第一に、二つの半導体装置を積み重ねた図８、９に示す従来の半導体装置とは異なり、配線パターンの表裏両面に半導体構成体を搭載し、当該半導体構成体を絶縁層中に埋め込んだ後、層間接続用のビアホール（本実施の形態においては「スルーホール」）を形成するようにした点である。
【００３９】
これにより、層間接続手段としてフレキシブルプリント配線板を用いる従来技術と比較して、半導体装置の中に層間接続用のスルーホール等を設けることができるため、最終的に出来上がる半導体装置を小型・薄型化することができる。
【００４０】
第二に、配線パターンの表裏両面に搭載する半導体構成体を、当該配線パターンを挟んで略対称位置に搭載するようにした点である。
【００４１】
これにより、半導体装置の表裏面に形成される外部接続用電極等の配線パターンの位置ずれも極僅かなものとなる。従って、スルーホールと接続される外部接続用電極（図中の外部接続用電極１３に相当）等の径として、当該スルーホールとの位置ずれを考慮した径（即ち、大径化）にする必要がなくなるため、半導体装置を更に小型化することができる。
【００４２】
また、その他の注目すべき点として、半導体装置の外層に形成される外部接続用電極を、当該半導体装置の表裏面で対称となる位置に設けた点である（このように、外部接続用電極を表裏面で対称となる位置に形成できる理由は、上記したように、表裏面の配線パターン間の位置ずれが極僅かなものとすることができるためである）。
【００４３】
これにより、図１２のように半導体装置を複数積み重ねる構造とした場合でも、横方向へのずれが発生しないため、実装エリアの拡大を防止することができる（因みにこの構成の場合は、図７の構成と比較して、半田ボール形成層の数を削減できる分、装置全体の厚さを薄くすることができる。例えば、４つの半導体装置を積み重ねた場合、本発明においては、少なくとも半田ボール形成層の２層分程度の薄型化が可能である）。
【００４４】
本発明を説明するに当たって、絶縁層中に二つの半導体構成体を埋め込み、配線パターン間の接続手段としてスルーホールを設けた１段ビルドアップ構造の半導体装置を例にして説明したが、構成としてはこの限りでなく、２段（多段）ビルドアップ構造（図２参照）、反りを抑制するために、リジッドなコア材を内蔵する構造（図３参照）、半導体構成体の側方に配線パターンを形成し、当該配線パターン間の接続手段としてＢＶＨを形成する構造（図４参照）、その他、２つ以上の半導体構成体を内蔵したり、他の部品（例えば、チップコンデンサ等の受動部品や半導体チップ）を実装したりする構造（図５参照）など必要に応じて構成を変更することも可能である。
【図面の簡単な説明】
【００４５】
【図１】本発明半導体装置の製造方法を示す概略断面工程説明図。
【図２】ビルドアップ層を多段にした場合の本発明半導体装置例を示す概略断面説明図。
【図３】反りを抑制するために内層にコア材を配置した場合の本発明半導体装置例を示す概略断面説明図。
【図４】半導体構成体の側方に配線パターンを形成し、当該配線パターン間を接続する手段としてＢＶＨを設けた場合の本発明半導体装置例を示す概略断面説明図。
【図５】複数の半導体構成体を内蔵すると共に、他の部品を実装した場合の本発明半導体装置例を示す概略断面説明図。
【図６】従来の半導体装置（ＣＳＰ）の構成を示す概略断面説明図。
【図７】複数の半導体装置を半田ボールを介してスタック状に積み重ねた従来例を示す概略断面説明図。
【図８】二つの半導体装置を接着剤を介して一体化した従来例を示す概略断面説明図。
【図９】図８の半導体装置における表裏の配線パターン間の接続手段として、フレキシブルプリント配線板で接続する従来例を示す概略断面説明図。
【図１０】二つの半導体装置を接着剤を介して一体化したものにスルーホールを形成した例を示す概略断面説明図。
【図１１】スルーホールの位置ずれを考慮した場合に半導体装置が大型化する例を示す概略断面説明図。
【図１２】図１１の半導体装置を半田ボールを介してスタック状に積み重ねた状態を示す概略断面説明図。
【符号の説明】
【００４６】
１ａ，１ｂ：金属箔
２：アライメントマーク
３：接着剤
４：側方絶縁層
５：配線パターン
６：上層絶縁層
７：樹脂付き金属箔
８：貫通孔
８ａ：スルーホール
９：非貫通孔
９ａ：ＢＶＨ
１０：第一めっき
１１：孔埋め樹脂
１２：第二めっき
１３：外部接続用電極
１４：上層再配線
１５：ソルダーレジスト
１６：半田ボール
１７：半導体素子
１８：電極
１９：絶縁層
２０：保護膜
２１：再配線
２２：柱状電極
２３：封止膜
Ｐ、Ｐａ、Ｐｂ、Ｐｃ、Ｐｄ：半導体装置
Ｈ、Ｈ１、Ｈ２：半導体構成体
Ｆ：フレキシブルプリント配線板
【図１】
2008186941.tif 000003
【図２】
2008186941.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2008186941.tif 000011
【図１０】
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【図１１】
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【図１２】
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