(57)【要約】【課題】性能補正を行うための基板バイアスを印加する場合に、チップ面積への影響を最小限に留める。【解決手段】機能ブロックを有する半導体集積回路装置であって、前記機能ブロックは、所定の動作を行う複数のプリミティブセル３１がそれぞれに配置される複数のロー及び前記ロー内に設けられて前記複数のプリミティブセル３１のそれぞれに基板電位を供給する複数の基板コンタクトセル３２を有し、前記複数の基板コンタクトセル３２は、それぞれ、前記基板電位が供給される近隣のプリミティブセル３１に対して一定の距離基準を満たすように設けられ、前記ローと直交する方向に対して直線状に配置される。【選択図】図１
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【特許請求の範囲】
【請求項１】
機能ブロックを有する半導体集積回路装置であって、
前記機能ブロックは、所定の動作を行う複数のプリミティブセルがそれぞれに配置される複数のロー、及び前記ロー内に設けられて前記複数のプリミティブセルのそれぞれに基板電位を供給する複数の基板コンタクトセルを有し、
前記複数の基板コンタクトセルは、それぞれ、前記基板電位が供給される近隣のプリミティブセルに対して一定の距離基準を満たすように設けられ、前記ローと直交する方向に対して直線状に配置されることを特徴とする半導体集積回路装置。
【請求項２】
前記複数のローは、それぞれ、Ｎウェル及びＰウェルをまたぐように配置される請求項１に記載の半導体集積回路装置。
【請求項３】
前記複数の基板コンタクトセルは、それぞれ、前記機能ブロックにおいて、格子状に配置される請求項２に記載の半導体集積回路装置。
【請求項４】
前記複数の基板コンタクトセルは、それぞれ、前記機能ブロックにおいて、千鳥状に配置される請求項２に記載の半導体集積回路装置。
【請求項５】
前記複数のローのうち前記機能ブロックの一端に設けられるローの基板コンタクトセルは、前記機能ブロックの最縁部のウェルに対して一定の距離基準を満たすように設けられる請求項４に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、チップ性能の改善し、チップ面積の増加率を低減する半導体集積回路装置に関する。
【背景技術】
【０００２】
近年、デバイスの微細化に伴い、集積回路の出来上がりの性能のバラツキが大きくなることが問題となっている。今後もデバイスの微細化の要求が進むことを考慮すると、集積回路の規模が増大し、システムが複雑化する。そのため、このようなバラツキを許容する集積回路の設計は非常に困難である。
【０００３】
これに対して、基板バイアスを使ったしきい値補正によるチップ性能改善の技術が知られている。このチップ性能改善の技術では、出来上がったチップの性能を測定し、ターゲットから外れている場合には、基板バイアスを使ってトランジスタのしきい値を調整し、チップ性能をターゲットに近づけるものであり、大規模システムＬＳＩへの搭載もいくつか報告されている。
【０００４】
しかし、そのようなチップ性能改善の技術を用いた場合にはプリミティブセルに設けられた基板（ウェル）を電源に固定するための基板コンタクトに代えて、基板電位を供給するための配線がＶＤＤメタル配線及びＶＳＳメタル配線と分離して設けられるので、チップ性能を改善することはできるが、セルレベルでの面積の増加を招き、チップ面積は大きく増加することになる。
【０００５】
すなわち、従来の半導体集積回路装置では、チップ性能の改善とチップ面積の増加率の低減はトレードオフの関係にあり、両者を同時に達成することはできなかった。
【特許文献１】特開２００３−１３３４１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、性能補正を行うための基板バイアスを印加する場合に、チップ面積への影響を最小限に留めることである。
【課題を解決するための手段】
【０００７】
本発明の第１態様によれば、機能ブロックを有する半導体集積回路装置であって、前記機能ブロックは、所定の動作を行う複数のプリミティブセルがそれぞれに配置される複数のロー及び前記ロー内に設けられて前記複数のプリミティブセルのそれぞれに基板電位を供給する複数の基板コンタクトセルを有し、前記複数の基板コンタクトセルは、それぞれ、前記基板電位が供給される近隣のプリミティブセルに対して一定の距離基準を満たすように設けられ、前記ローと直交する方向に対して直線状に配置されることを特徴とする半導体集積回路装置が提供される。
【発明の効果】
【０００８】
本発明によれば、性能補正を行うための基板バイアスを印加する場合に、チップ面積への影響を最小限に留めることができ、ひいては、チップ性能の改善とチップ面積の増加率の低減を同時に達成することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施例について図面を参照して説明する。なお、以下の実施例は、本発明の実施の一形態であって、本発明の範囲を限定するものではない。
【実施例１】
【００１０】
はじめに、本発明の実施例１について図面を参照して説明する。本発明の実施例１では、基板コンタクトセル３２が近隣のプリミティブセル３１に対して一定の距離基準を満たすように設けられ、ローと直行する方向に対して直線状に配置される例について説明する。
【００１１】
図１は、本発明の実施例１の半導体集積回路の機能ブロックのレイアウトを示す概略図である。
【００１２】
本発明の実施例１の半導体集積回路は、ＰＭＯＳトランジスタの基板であるＮウェル１及びＮＭＯＳトランジスタの基板であるＰウェル２を備える。
【００１３】
ＶＤＤメタル配線１１は、Ｎウェル１内に設けられる。ＶＳＳメタル配線１２は、Ｐウェル２内に設けられる。電源幹線１３及び１４は、Ｎウェル１及びＰウェル２をまたぐように設けられる。ＶＤＤメタル配線１１とＶＳＳメタル配線１２に挟まれた領域には、ローＡ〜Ｇが設けられる。ローＡ〜Ｇには、後述するプリミティブセル３１、基板コンタクトセル３２及び基板バイアス印加回路３３が設けられる。
【００１４】
基板配線ＶＢＰ２１及び基板配線ＶＢＮ２２、並びに基板配線ＶＢＰ２３及び基板配線ＶＢＮ２４は、後述する基板コンタクトセル３２に接続される。
【００１５】
各ローには、半導体集積回路装置のプリミティブセル３１、基板コンタクトセル３２及び基板バイアス印加回路３３が接続される。
【００１６】
プリミティブセル３１は所定の動作を行うセルである。プリミティブセル３１は、各ローにおいて、後述する基板コンタクトセル３２との距離が一定の距離基準（プリミティブセル３１と当該プリミティブセル３１に最も近い基板コンタクトセル３２との間の距離が一定の範囲内であること）を満たすように設けられる。
【００１７】
基板コンタクトセル３２は、Ｎウェル１及びＰウェル２を介して、プリミティブセル３１に基板電位を供給するセルである。基板コンタクトセル３２は、各ローと直行する方向に対して直線状に配置される。すなわち、機能ブロックにおいて、基板コンタクトセル３２は格子状に配置される。なお、本発明の実施例１では、基板コンタクトセル３２の数は、２０個（ロー方向に４列、各ローと直行する方向に５列）であるが、これに限られるものではない。
【００１８】
特に、スタンダードセルが用いられる場合には、スタンダードセルが隣接するローにおいてウェルを共有する（例えば、ローＡ及びＢにおいてＰウェル２を共有する）ように設けられるので、プリミティブセル３１及び基板コンタクトセル３２が設けられるロー（例えば、ローＡ、Ｃ、Ｅ及びＨ）と設けられないロー（Ｂ、Ｄ、Ｆ及びＧ）とが交互に並ぶ。すなわち、機能ブロックにおいて、基板コンタクトセル３２は格子状に配置される。
【００１９】
基板バイアス印加回路３３は、性能補正を行うための基板バイアスをＮウェル１及びＰウェル２に印加するための回路である。基板バイアス印加回路３３は、Ｎウェル１及びＰウェル２の端部のローＡに設けられる。
【００２０】
基板コンタクトセル３２と基板配線ＶＢＰ２１及び基板配線ＶＢＮ２２、並びに基板バイアス印加回路３３と基板配線ＶＢＰ２３及び基板配線ＶＢＮ２４は、図示しない上層の配線層を用いて直線的に接続される。
【００２１】
回路設計においては、基板コンタクトセル３２と基板配線ＶＢＰ２１及び基板配線ＶＢＮ２２の接続、並びに基板バイアス印加回路３３と基板配線ＶＢＰ２３及び基板配線ＶＢＮ２４の接続は、論理回路を構成するプリミティブセル３１の配置及び配線よりも優先的に行われる。
【００２２】
なお、図１には、電源幹線１３と電源幹線１４の間の基板コンタクトセル３１の配置及び配線のレイアウトが示されるが、機能ブロックレベルでは、電源幹線１３及び電源幹線１４が機能ブロック全体に繰り返される。各機能ブロックでは、各電源幹線１３と電源幹線１４との間で適切な基板コンタクト３１の列の本数や間隔を考慮して、基板配線が行われる。
【００２３】
図２は、本発明の実施例１の基板コンタクトセル３２のレイアウトを示す概略図である。
【００２４】
本発明の実施例１の基板コンタクトセル３２は、セル枠３２０内に、Ｎ＋拡散３２１、Ｐ＋拡散３２２、基板コンタクト３２３及びビア３２４を備える。本発明の実施例１の基板コンタクトセル３２には、基板電位を供給するためのＶＤＤメタル配線１１とＶＳＳメタル配線１２とが別々に設けられる。
【００２５】
ＶＤＤメタル配線１１は、Ｎ＋拡散３２１に基板電位を与える。ＶＳＳメタル配線１２は、Ｐ＋拡散３２２に基板電位を与える。基板コンタクト３２３は、Ｎ＋拡散３２１及びＰ＋拡散３２２上に設けられ、Ｎウェル１及びＰウェル２とＶＤＤメタル配線１１及びＶＳＳメタル配線１２とを接続する。
【００２６】
図３は、本発明の実施例１のプリミティブセル３１と基板コンタクトセル３２の間の距離基準を示す概略図である。
【００２７】
本発明の実施例１の基板コンタクトセル３２は、前述のとおり、機能ブロックにおいて格子状に配置される。各基板コンタクトセル３２は、ロー方向に対して所定の間隔（ａ）を隔てて設けられる。プリミティブセル３１は、近隣の基板コンタクトセル３２との間の距離が当該基板コンタクトセル３２の基板コンタクト３２３から一定の距離基準値（ｂ）以下となる領域（カバー領域）に含まれるように設けられる。すなわち、プリミティブセル３１は、基板コンタクトセル３２の基板コンタクト３２３を中心とした同一ウェル内のカバー領域の中に含まれる場合には、距離基準を満たす。
【００２８】
例えば、図３に示されるように、Ｐウェル２内に設けられた基板コンタクトＡのカバー領域Ｂは、基板コンタクトＡを中心にＰウェル２内に描かれる半径ｂの円である。図３に示されるように、プリミティブセルＣ１及びＣ２は、基板コンタクトＡのカバー領域Ｂに含まれるので、基板コンタクトＡに対して距離基準を満たす。
【００２９】
すなわち、基板コンタクトセル３２の間隔（ａ）が基板コンタクト３２３の距離基準値（ｂ）の２倍以下であれば良い。なお、基板コンタクトセル３２の間隔（ａ）は等間隔でなくても良い。
【００３０】
通常では、Ｎウェル１及びＰウェル２へのメタル配線１１、１２に対する基板コンタクト３２３は、ラッチアップを防止してトランジスタ性能を保証するため、トランジスタ領域から一定の距離以内に設けられる必要がある。
【００３１】
本発明の実施例１によれば、基板コンタクトセル３２は、近隣のプリミティブセル３２に対して一定の距離基準を満たすように設けられ、ローと直行する方向に対して直線状に配置されるので、性能補正を行うための基板バイアスを印加するためのレイアウトにおいて、チップ面積への影響を最小限に留めることができ、ひいては、チップ性能の改善とチップ面積の増加率の低減を同時に実現することができる。
【００３２】
また、本発明の実施例１によれば、基板バイアス印加回路３３が機能ブロックの端部のローＡに配置されるので、プリミティブセル３１のレイアウト変更を最小限に留めて基板バイアスを与えることができる。
【００３３】
また、本発明の実施例１によれば、基板コンタクトセル３２が機能ブロックにおいて格子状に配置されるので、基板バイアスを与えるための基板コンタクトセル３２を設けることによる面積増加を低減することができる。
【実施例２】
【００３４】
次に、本発明の実施例２について図面を参照して説明する。本発明の実施例１では、基板コンタクトセル３２が機能ブロックにおいて格子状に配置される例について説明したが、本発明の実施例２では、基板コンタクトセル３２が機能ブロックにおいて千鳥状に配置される例について説明する。なお、本発明の実施例１と同様の内容についての説明は省略する。
【００３５】
図４は、本発明の実施例２の半導体集積回路の機能ブロックのレイアウトを示す概略図である。
【００３６】
機能ブロックの一端に配置されるローＡの基板コンタクトセル３２は、機能ブロックの最縁部のウェルであるＮウェル１に対して一定の距離基準を満たすように設けられる。
【００３７】
ローＡに隣接して配置されるローＢの基板コンタクトセル３２は、基板配線ＶＢＰ２１及び基板配線ＶＢＮ２２に接続される列と接続されない列が交互に並ぶように設けられる。
【００３８】
ローＢに隣接して配置されるローＣの基板コンタクトセル３２は、ローＢの基板コンタクトセル３２が接続されない列の基板配線ＶＢＰ２１及び基板配線ＶＢＮ２２に接続されるように設けられる。
【００３９】
なお、ローＤ及びＦは、ローＢと同様に構成され、ローＥ及びＧは、ローＣと同様に構成される。すなわち、ローＢ〜Ｇでは、基板コンタクトセル３２は、千鳥状に配置される。
【００４０】
本発明の実施例２によれば、実施例１と同様の効果に加えて、基板コンタクトセル３２が機能ブロックにおいて千鳥状に配置されるので、基板コンタクトセル３２の間隔を本発明の実施例１に比べて２倍にすることができ、ひいては、各ローにサイズの大きなプリミティブセル３１を配置するスペースを確保することができる。
【比較例】
【００４１】
次に、本発明の比較例について図面を参照して説明する。本発明の比較例では、基板バイアスを使ったしきい値補正によるチップ性能改善の技術の一例について説明する。
【００４２】
図５は、本発明の比較例の半導体集積回路のレイアウトを示す概略図である。
【００４３】
本発明の比較例では、セル枠３２０内に、Ｎウェル１、Ｐウェル２、ＰＭＯＳトランジスタ３、ＮＭＯＳトランジスタ４、Ｎ＋拡散５、Ｐ＋拡散６、ＶＤＤメタル配線１１、ＶＳＳメタル配線１２、基板配線ＶＢＰ２１、基板配線ＶＢN２２及び基板コンタクト３２３を備えている。
【００４４】
基板電位を供給するための基板配線ＶＢＰ２１及び基板配線ＶＢＮ２２は、ＶＤＤメタル配線１１及びＶＳＳメタル配線１２と分離して設けられる。基板配線ＶＢＰ２１は、Ｎ＋拡散５及び基板コンタクト２１を介してＰＭＯＳトランジスタ３の基板であるＮウェル１に基板電位を与える。基板配線ＶＢＮ２２は、Ｐ＋拡散６及び基板コンタクト２２を介してＮＭＯＳトランジスタ４の基板であるＰウェル２に基板電位を与える。
【００４５】
本発明の比較例の半導体集積回路は、基板電位を供給するための基板配線ＶＢＰ２１及び基板配線ＶＢＮ２２がＶＤＤメタル配線１１及びＶＳＳメタル配線１２と分離して設けられるので、トランジスタのしきい値電圧を基板バイアスにより調整することができ、チップ性能を改善することができる。しかし、本発明の比較例の半導体集積回路は、基板電位を供給するための基板配線ＶＢＰ２１及び基板配線ＶＢＮ２２がＶＤＤメタル配線１１及びＶＳＳメタル配線１２と分離されたことによって、チップ面積が約１５〜２０％も増加する。
【００４６】
これに対して、本発明の実施例１の半導体集積回路では、上記のとおり、基板コンタクトセル３２は、近隣のプリミティブセル３２に対して一定の距離基準を満たすように設けられ、ローと直行する方向に対して直線状（機能ブロックにおいて格子状）に配置されるので、チップ面積の増加率を約１〜２％に低減することができる。
【００４７】
また、本発明の実施例２の半導体集積回路では、上記のとおり、基板コンタクトセル３２は、近隣のプリミティブセル３２に対して一定の距離基準を満たすように設けられ、機能ブロックにおいて千鳥状に配置されるので、チップ面積の増加率を約０．５〜１％に低減することができる。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施例１の半導体集積回路の機能ブロックのレイアウトを示す概略図である。
【図２】本発明の実施例１の基板コンタクトセル３２のレイアウトを示す概略図である。
【図３】本発明の実施例１のプリミティブセル３１と基板コンタクトセル３２の間の距離基準を示す概略図である。
【図４】本発明の実施例２の半導体集積回路の機能ブロックのレイアウトを示す概略図である。
【図５】本発明の比較例の半導体集積回路のレイアウトを示す概略図である。
【符号の説明】
【００４９】
１  Ｎウェル
２  Ｐウェル
１１  ＶＤＤメタル配線
１２  ＶＳＳメタル配線
１３、１４  電源幹線
２１、２３  基板配線ＶＢＰ
２２、２４  基板配線ＶＢＮ
３１  プリミティブセル
３２  基板コンタクトセル
３３  基板バイアス印加回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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