(57)【要約】【課題】本発明は、複数のスキャンドライバＩＣに流れる電流による電源への負荷を低減したプラズマディスプレイ装置を提供することを目的とする。【解決手段】プラズマディスプレイ装置は、複数の第１の電極と複数の第２の電極と複数の第３の電極とを含む表示パネルと、複数の第１の電極を駆動する第１の駆動回路と、複数の第１の電極を順次走査する複数のスキャン回路と、複数の第２の電極を駆動する第２の駆動回路と、複数のスキャン回路が複数の第１の電極を順次走査して第１の駆動回路からの駆動電力を供給する際に複数の第３の電極を駆動する第３の駆動回路と、複数のスキャン回路のうちの少なくとも１つと第１の駆動回路との間を接続する配線に挿入された遅延ユニットを含み、遅延ユニットによる配線上の伝搬遅延に応じて複数のスキャン回路のうちの少なくとも２つは互いに異なるタイミングで第１の駆動回路からの電流を流す。【選択図】図８
2008033035.tif 000002
【特許請求の範囲】
【請求項１】
第１の方向に延びる複数の第１の電極と、該第１の方向に延びる複数の第２の電極と、該第１の方向に実質的に垂直な第２の方向に延びる複数の第３の電極とを含む電極群により少なくとも表示セルの一部が構成された表示パネルと、
該複数の第１の電極を駆動する第１の駆動回路と、
該複数の第１の電極を順次走査する複数のスキャン回路と、
該複数の第２の電極を駆動する第２の駆動回路と、
該複数のスキャン回路が該複数の第１の電極を順次走査して該第１の駆動回路からの駆動電力を供給する際に該複数の第３の電極を駆動する第３の駆動回路と、
該複数のスキャン回路のうちの少なくとも１つと該第１の駆動回路との間を接続する配線に挿入された遅延ユニット
を含み、該遅延ユニットによる該配線上の伝搬遅延に応じて該複数のスキャン回路のうちの少なくとも２つは互いに異なるタイミングで該第１の駆動回路からの電流を流すことを特徴とするプラズマディスプレイ装置。
【請求項２】
該遅延ユニットが挿入される該配線は、該複数のスキャン回路の走査動作の期間を規定する信号を供給する信号線であることを特徴とする請求項１記載のプラズマディスプレイ装置。
【請求項３】
該遅延ユニットが挿入される該配線は、該複数のスキャン回路を介して該複数の第１の電極を駆動する電力を供給する電源線であることを特徴とする請求項１記載のプラズマディスプレイ装置。
【請求項４】
該少なくとも２つのスキャン回路は、該第１の駆動回路からの距離が遠いほどより大きな伝搬遅延を該遅延ユニットにより互いに異なるタイミングで受けることを特徴とする請求項１記載のプラズマディスプレイ装置。
【請求項５】
該少なくとも２つのスキャン回路は、該第１の駆動回路からの距離とは独立した量の伝搬遅延を該遅延ユニットにより互いに異なるタイミングで受けることを特徴とする請求項１記載のプラズマディスプレイ装置。
【請求項６】
該遅延ユニットは容量素子を含み、該容量素子の容量値に応じた伝搬遅延を発生させることを特徴とする請求項１記載のプラズマディスプレイ装置。
【請求項７】
該遅延ユニットは複数の遅延回路を含み、該複数の遅延回路は該配線上で互いに並列に接続されることを特徴とする請求項１記載のプラズマディスプレイ装置。
【請求項８】
該遅延ユニットは複数の遅延回路を含み、該複数の遅延回路は該配線上で互いに直列に接続されることを特徴とする請求項１記載のプラズマディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にプラズマディスプレイ装置に関し、詳しくはプラズマディスプレイ装置におけるスキャンドライバ及びその周辺回路に関する。
【背景技術】
【０００２】
フラットディスプレイパネルを利用したフラットディスプレイ装置は、従来のブラウン管に置き換わり、小型ディスプレイから大型ディスプレイまで広い範囲に渡り実用化が進められている。プラズマディスプレイパネルは、電極が形成された２枚のガラス基板に挟まれた空間に放電用のガスを満たし、電極間に電圧を印加することで放電を発生させ、この放電から発生した紫外線により基板上に形成された蛍光体を励起発光させて表示を行う。大画面化が容易であること、自発光タイプで表示品質が良いこと、応答速度が速いこと等の理由から特に大画面用の表示デバイスとして広く普及している。
【０００３】
図１は、大画面ディスプレイ装置の一例として３電極型面放電ＡＣ−ＰＤＰパネルの断面模式図を示している。
【０００４】
３電極型面放電ＡＣ−ＰＤＰパネルは、前面ガラス基板１５と背面ガラス基板１１の２枚のガラス基板によって構成されており、前面ガラス基板１５には、維持電極のＢＵＳ電極１７と透明電極１６とで構成される共通維持電極（Ｘ電極）及び走査電極（Ｙ電極）が形成される。これらのＸ電極及びＹ電極は交互に配置されている。Ｘ電極及びＹ電極上に誘電体層１８が形成され、誘電体層１８の上にはＭｇＯ等の保護膜１９が形成される。
【０００５】
ＢＵＳ電極１７は高い導電性を有し、透明電極１６の導電性を補うよう機能する。誘電体層１８は壁電荷による放電を維持するよう機能し、低融点ガラスからなる。
【０００６】
背面ガラス基板１１にはＸ電極及びＹ電極と直交する形でアドレス電極１２が形成される。このアドレス電極１２の上に誘電体層１３が形成され、更に誘電体層１３上においてアドレス電極１２の間隙に対応する位置に隔壁１４が形成されている。
【０００７】
隔壁１４間には誘電体層１３及び隔壁側壁を覆うように蛍光体層Ｒ，Ｇ，Ｂが形成される。この蛍光体層Ｒ，Ｇ，Ｂは赤、緑、青の３色に対応する。ＰＤＰ駆動時にはＸ電極とＹ電極との間の放電によって紫外線が生じ、蛍光体層Ｒ，Ｇ，Ｂが紫外線で励起され発光することにより画像表示が行なわれる。
【０００８】
Ｘ電極及びＹ電極が設けられた前面とアドレス電極１２が設けられた背面との間には、ネオンとキセノンの混合ガス等の放電ガスが充填される。Ｘ電極及びＹ電極とアドレス電極とが交差する部分の空間が、１つの放電セル（画素）を構成する。
【０００９】
図２は、従来のプラズマディスプレイ装置の主要部を示すブロック図である。図２に示されるプラズマディスプレイ装置は、プラズマディスプレイパネル１１０、アドレス電極駆動回路１１１、スキャンドライバ回路１１２、Ｙ電極駆動回路１１３、Ｘ電極駆動回路１１４、及び制御回路１１５を含む。スキャンドライバ回路１１２は、複数のスキャンドライバＩＣ１２０を含む。
【００１０】
制御回路１１５は、外部より入力されるクロック信号、表示データ、垂直同期信号、水平同期信号等に応じてパネル駆動を制御するための制御信号を生成する。具体的には、制御回路１１５は表示データを受け取りフレームメモリに格納し、クロックに同期してフレームメモリの表示データに応じたアドレス制御信号を生成する。アドレス制御信号は、アドレス電極駆動回路１１１に供給される。また制御回路１１５は、垂直同期信号及び水平同期信号に同期して、スキャンドライバ回路１１２を制御するための走査ドライバ制御信号を生成する。また制御回路１１５は、垂直同期信号及び水平同期信号に同期して、Ｙ電極駆動回路１１３及びＸ電極駆動回路１１４を駆動する。
【００１１】
アドレス電極駆動回路１１１は、制御回路１１５からのアドレス制御信号に応じて動作し、表示データに対応したアドレス電圧パルスを各アドレス電極Ａ１乃至Ａｍに印加する。スキャンドライバ回路１１２は、制御回路１１５からの走査ドライバ制御信号に応じて動作し、各走査電極（Ｙ電極）Ｙ１乃至Ｙｎを独立して駆動する。スキャンドライバ回路１１２が各走査電極（Ｙ電極）Ｙ１乃至Ｙｎを順次駆動しながら、アドレス電極駆動回路１１１がアドレス電圧パルスを各アドレス電極Ａ１乃至Ａｍに印加することにより、表示するセルを選択して、各セル（画素）１１９（図面の都合上１つのみを図示してある）の発光・非発光（選択／非選択）を制御する。
【００１２】
Ｙ電極駆動回路１１３によりＹ電極Ｙ１乃至Ｙｎに維持電圧パルスを印加し、Ｘ電極駆動回路１１４によりＸ電極Ｘ１乃至Ｘｎに維持電圧パルスを印加する。維持電圧パルスを印加することで、表示セルとして選択されたセルにおいて、Ｘ電極とＹ電極の間に維持放電を発生させる。
【００１３】
図３は、図２に示す駆動回路の基本的な動作の一例を示す図である。ＰＤＰの駆動期間は、リセット期間３１、アドレス期間３２、及びサスティン期間３３とから主に構成される。リセット期間３１において各表示画素の初期化を行い、次のアドレス期間３２において表示する画素を選択し、最後のサスティン期間３３において選択された画素を発光させる。
【００１４】
まずリセット期間３１においては、走査電極であるＹ電極Ｙ１乃至Ｙｎと共通Ｘ電極Ｘ１乃至Ｘｎとに対して、所定の電圧波形を印加することで、全ての表示セルの状態を一斉に初期状態に設定する。即ち、前回発光したセルも発光しなかったセルも、同一の状態に初期化される。
【００１５】
アドレス期間３２においては、走査電極であるＹ電極Ｙ１乃至Ｙｎに走査電圧パルスを順次印加していくことで、Ｙ電極Ｙ１乃至Ｙｎを順次一本ずつ走査する。各Ｙ電極への走査電圧パルスの印加に同期させて、各アドレス電極（Ａ１乃至Ａｍ）に対し、表示データに応じたアドレス電圧パルスを印加する。これにより、各走査ライン上の表示画素の選択を行う。図３においてアドレス期間３２中の斜線は、Ｙ電極Ｙ１乃至Ｙｎの走査タイミングを模式的に示したものである。
【００１６】
図４は、アドレス電極に印加されるアドレス電圧波形及びＹ電極に印加される走査電圧波形を模式的に示す図である。図４（ｂ）は、アドレス期間３２中において、ある一本のＹ電極に印加される走査電圧波形を示す。図示されるように一本のＹ電極には、アドレス期間３２中の所定のタイミングで、負の電圧パルスが印加される。各Ｙ電極の走査駆動タイミングと同期して、アドレス電極Ａ１乃至Ａｍに、データに応じたアドレス電圧パルスが印加される。図４（ａ）には、ある一本のアドレス電極に印加されるアドレス電圧波形を示す。図４では、着目Ｙ電極に負の走査電圧パルスが印加されたタイミングで着目アドレス電極に正のアドレス電圧パルスが印加されているので、この着目Ｙ電極と着目アドレス電極との交点にある表示セルにおいて放電が生じて壁電荷が形成され、発光状態（オン状態）が選択される。図４（ａ）に示すように、アドレス期間３２中の他のタイミングにおいて正のアドレス電圧パルスがこの着目アドレス電極に印加されないとすると、この着目アドレス電極に対応する表示パネル中の垂直線上では、着目Ｙ電極に対応する１つの表示セルのみが発光することになる。
【００１７】
図３に戻り、アドレス期間３２の次のサスティン期間３３においては、全ての走査電極Ｙ１乃至Ｙｎと共通Ｘ電極Ｘ１乃至Ｘｎに対し、共通の電圧レベルのサスティンパルス（維持電圧パルス）を交互に印加する。これにより、アドレス期間で発光状態（オン状態）が選択された画素を発光させ、サスティンパルスを連続印加することにより所定輝度での表示を行なう。
【００１８】
上記のようなプラズマディスプレイ装置においては、各表示セルはオン又はオフの２値の状態しかとれないので、発光強度そのもので濃淡の階調を表現することができない。そこで一般には、各表示セルの発光回数を制御することにより、濃淡の階調表示を行っている。図５は、現在広く採用されているサブフレーム方式による階調表示方式について説明するための図である。
【００１９】
図５には、１０個のサブフレームにより１０２４階調の濃淡表示を行う場合が示される。１つのフレーム（一枚の表示画像）は、１０個のサブフレームＳＦ１乃至ＳＦ１０に分割される。１０個のサブフレームＳＦ１乃至ＳＦ１０の各々は、上述のリセット期間３１、アドレス期間３２、及びサスティン期間３３から構成される。異なるサブフレーム間で、リセット期間とアドレス期間とについては略同一の駆動を行うが、サスティン期間についてはサブフレーム毎にサスティンパルス数が異なるように設定されている。この異なるサスティンパルス数を有するサブフレームの組み合せにより、任意の階調表示を行なう。
【００２０】
１０個のサブフレームにサスティンパルス数を割り当てる方法は様々であるが、一般的には、１０個のサブフレームのサスティンパルス数がそれぞれ２0 ＝１、２1 ＝２、２2 ＝４、・・・、２9 ＝５１２になるように設定する。これらの１０個のサブフレームから選択した任意の組合せのサブフレームで発光表示することにより、最大１０２４階調の濃淡表示が可能である。
【００２１】
図６は、スキャンドライバＩＣ１２０の回路構成の一例を示す図である。図６のスキャンドライバＩＣ１２０は、６４ビット・シフトレジスタ５１、６４ビット・ラッチ５２、出力ドライバ５３−１乃至５３−６４、各出力ドライバに対応して設けられるダイオードＤ１及びＤ２を含む。
【００２２】
スキャンドライバＩＣ１２０の電源端子ＶＨ及びＧＮＤは、Ｙ電極駆動回路１１３に接続されている。また出力制御信号ＯＣもＹ電極駆動回路１１３から供給される。Ｙ電極駆動回路１１３においては、コンデンサにて電圧変動を吸収することで、電源端子ＶＨの電圧は電源端子ＧＮＤの電圧に対して略一定電圧に保持されている。なおここでＧＮＤはスキャンドライバＩＣ１２０のグランド電位側であるが、以下の説明から明らかなように、ＧＮＤは接地電位に固定されているものではなく動作に応じてその電位が変動する。また電源端子ＶＨ及びＧＮＤ間の一定電圧は略５０Ｖ以上の高電圧である。
【００２３】
６４ビット・シフトレジスタ５１は、Ｙ電極の走査駆動タイミングを示す入力データＤＡを受け取り、クロック信号ＣＬＫに同期してデータＤＡを順次シフトする。６４ビット・ラッチ５２は、ラッチイネーブル信号ＬＥに応答して６４ビット・シフトレジスタ５１の６４ビットの出力をラッチする。出力ドライバ５３−１乃至５３−６４は、６４ビット・ラッチ５２の６４個の出力のＨＩＧＨ／ＬＯＷにそれぞれ応じて駆動信号を出力する。なおＹ電極の走査駆動タイミングを示すデータＤＡは、６４ビット・シフトレジスタ５１内部を伝搬後にデータＤＢとしてスキャンドライバＩＣ１２０の外部に出力される。このデータＤＢは、次段のスキャンドライバＩＣ１２０の６４ビット・シフトレジスタ５１に、入力データＤＡとして入力される。
【００２４】
６４個の出力ドライバ５３−１乃至５３−６４のそれぞれの出力ＨＶＯ１乃至ＨＶＯ６４は、６４本のＹ電極に接続される。出力ドライバ５３−１乃至５３−６４は、出力制御信号ＯＣに応じて、出力ＨＶＯ１乃至ＨＶＯ６４の状態を切り替える。例えば出力制御信号ＯＣがＨＩＧＨの時には、６４ビット・ラッチ５２の６４個の出力のＨＩＧＨ／ＬＯＷにそれぞれ応じた電圧を出力ＨＶＯ１乃至ＨＶＯ６４として生成し、出力制御信号ＯＣがＬＯＷの時には、ハイ・インピーダンス（Ｈｉ−Ｚ）状態に出力ＨＶＯ１乃至ＨＶＯ６４を設定する。具体的には、出力ドライバ５３−１乃至５３−６４の出力ＨＶＯ１乃至ＨＶＯ６４は、サスティン期間においてＨｉ−Ｚとなり、アドレス期間において６４ビット・ラッチ５２の６４個の出力のＨＩＧＨ／ＬＯＷに応じた電圧となる。
【００２５】
サスティン期間においては、Ｙ電極駆動回路１１３から電源端子ＧＮＤに交互に正負のサスティン電圧Ｖｓが供給され、出力ドライバ５３−１乃至５３−６４及びダイオードＤ１及びＤ２を介してＹ電極にサスティンパルスが印加される。Ｙ電極駆動回路１１３からＹ電極へ向かう方向に電流が流れる場合には、ダイオードＤ２を通る経路で電流が流れ、Ｙ電極からＹ電極駆動回路１１３へ向かう方向に電流が流れる場合には、ダイオードＤ１及び出力ドライバ５３−１乃至５３−６４を通って電流が流れる。
【００２６】
またアドレス期間においては、Ｙ電極駆動回路１１３から電源端子ＧＮＤに負の走査電圧を供給する。アドレス期間開始時に出力制御信号ＯＣがＨＩＧＨになり、出力ドライバ５３−１乃至５３−６４が起動され、各Ｙ電極は電源端子ＶＨから供給される電圧に設定される。その後、出力制御信号ＯＣがＨＩＧＨに維持される間、６４ビット・シフトレジスタ５１を順次伝搬するデータＤＡに応じて、出力ドライバ５３−１乃至５３−６４がＹ電極を一本ずつ順次駆動する。この際、Ｙ電極は、電源端子ＧＮＤに供給される負の走査電圧に対応した走査電圧パルスで駆動される。アドレス期間終了時には、出力制御信号ＯＣがＬＯＷとなり出力ドライバ５３−１乃至５３−６４を停止する。
【００２７】
図７は、アドレス期間及びサスティン期間におけるスキャンドライバＩＣ１２０の入出力を示す図である。（ａ）にはスキャンドライバＩＣ１２０の出力ドライバ５３−１乃至５３−６４の出力波形を示し、（ｂ）には出力制御信号ＯＣの信号波形を示し、（ｃ）には電源端子ＶＨに流れる電流の波形を示す。なおアドレス期間における（ａ）の出力波形（Ｙ電極の電圧波形）は、例えば６４本ある複数の出力毎に異なるので、Ｙ電極の順次走査を斜線で模式的に示してある。
【００２８】
図７に示すように、アドレス期間において出力制御信号ＯＣがＨＩＧＨになると、電源端子ＶＨに電流が流れる。これは出力制御信号ＯＣのＨＩＧＨに応じて出力ドライバ５３−１乃至５３−６４が起動し、出力ＨＶＯ１乃至ＨＶＯ６４に接続された所定の容量を有するＹ電極に電源端子ＶＨの電圧を供給するためである。
【００２９】
図２のプラズマディスプレイ装置の全体図に示すように、複数のスキャンドライバＩＣ１２０がＹ電極駆動回路１１３に接続されている。アドレス期間の開始時には、これら複数のスキャンドライバＩＣ１２０に印加する出力制御信号ＯＣが全て同時にＨＩＧＨになるので、複数のスキャンドライバＩＣ１２０においてアドレス期間開始時に同時に電流が流れることになる。この結果、Ｙ電極駆動回路１１３側の電源に負荷がかかり、電源ノイズが発生し、ＩＣの破壊や回路制御の誤動作が発生し易くなるという問題がある。また電磁界エネルギーの放射による周囲環境への影響が大きくなり易いという問題もある。なおこの問題は、アドレス期間開始時だけでなくアドレス期間終了時にも起こりえる。
【００３０】
なお特許文献１には、ＬＣＤコントローラを用いて、各ソースドライバＩＣに供給すべき信号を各ソースドライバＩＣに専用の信号線を用いてタイミングをずらして供給することにより、消費電流の集中を避ける技術が開示されている。
【特許文献１】特開２００３−１５６１３号公報
【発明の開示】
【発明が解決しようとする課題】
【００３１】
以上を鑑みて本発明は、複数のスキャンドライバＩＣに流れる電流による電源への負荷を低減したプラズマディスプレイ装置を提供することを目的とする。
【課題を解決するための手段】
【００３２】
プラズマディスプレイ装置は、第１の方向に延びる複数の第１の電極と、該第１の方向に延びる複数の第２の電極と、該第１の方向に実質的に垂直な第２の方向に延びる複数の第３の電極とを含む電極群により少なくとも表示セルの一部が構成された表示パネルと、該複数の第１の電極を駆動する第１の駆動回路と、該複数の第１の電極を順次走査する複数のスキャン回路と、該複数の第２の電極を駆動する第２の駆動回路と、該複数のスキャン回路が該複数の第１の電極を順次走査して該第１の駆動回路からの駆動電力を供給する際に該複数の第３の電極を駆動する第３の駆動回路と、該複数のスキャン回路のうちの少なくとも１つと該第１の駆動回路との間を接続する配線に挿入された遅延ユニットを含み、該遅延ユニットによる該配線上の伝搬遅延に応じて該複数のスキャン回路のうちの少なくとも２つは互いに異なるタイミングで該第１の駆動回路からの電流を流すことを特徴とする。
【発明の効果】
【００３３】
本発明の少なくとも１つの実施例によれば、複数のスキャン回路のうちの少なくとも２つは互いに異なるタイミングでＹ電極駆動回路から供給される電流を流すので、少なくとも２つのスキャン回路では電流が同時に流れることはなく、Ｙ電極駆動回路の電源に対する負荷を低減することができる。従って、電源への負荷により電源ノイズが発生することを避け、ＩＣの破壊や回路制御の誤動作を無くすと共に、不必要な電磁界エネルギーの放射を低減することができる。
【発明を実施するための最良の形態】
【００３４】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００３５】
図８は、本発明によるプラズマディスプレイ装置の主要部を示すブロック図である。図８において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００３６】
図８に示すプラズマディスプレイ装置は、プラズマディスプレイパネル１１０、アドレス電極駆動回路１１１、スキャンドライバ回路１１２、Ｙ電極駆動回路１１３、Ｘ電極駆動回路１１４、及び制御回路１１５を含む。スキャンドライバ回路１１２は、複数のスキャンドライバＩＣ１２０及び遅延ユニット１３０を含む。遅延ユニット１３０は、Ｙ電極駆動回路１１３からスキャンドライバＩＣ１２０へ出力制御信号ＯＣ又は電源電圧ＶＨを供給する経路に挿入されるものであり、スキャンドライバＩＣ１２０に供給される出力制御信号ＯＣの変化タイミング又は電源電圧ＶＨの電流の流れるタイミングを遅延する機能を有する。少なくとも２つのスキャンドライバＩＣ１２０にそれぞれ対応する少なくとも２つの遅延ユニット１３０は、互いに異なる遅延量をもたらすように構成される。従って、上記少なくとも２つのスキャンドライバＩＣ１２０間では、出力制御信号ＯＣの変化タイミング又は電源電圧ＶＨの電流の流れるタイミングが互いに異なることになる。従って、これら２つのスキャンドライバＩＣ１２０では電流が同時に流れることはなく、Ｙ電極駆動回路１１３の電源に対する負荷を低減することができる。
【００３７】
図９は、遅延ユニット１３０による遅延方式の第１の実施例を示す図である。図９に示す第１の実施例においては、遅延ユニット１３０により出力制御信号ＯＣの変化タイミングを遅延させる構成となっている。
【００３８】
図９において、Ｙ電極駆動回路１１３から信号線１４０を介して出力制御信号ＯＣが各スキャンドライバＩＣ１２０に供給される。またＹ電極駆動回路１１３から電源線１４１を介して電源電圧ＶＨが各スキャンドライバＩＣ１２０に供給される。各スキャンドライバＩＣ１２０に一対一に対応して遅延ユニット１３０が信号線１４０に挿入されている。例えば、Ｙ電極駆動回路１１３からスキャンドライバＩＣ１２０迄の信号線１４０の距離が長くなるほど遅延ユニット１３０の遅延を大きくすることにより、スキャンドライバＩＣ１２０に供給される出力制御信号ＯＣの変化タイミングを確実に分散させることができる。
【００３９】
Ｙ電極駆動回路１１３からの距離が長くなるほど遅延量を大きくするのではなく、逆にＹ電極駆動回路１１３からの距離が近くなる程遅延量を大きくする、或いは距離に無関係にランダムに異なる遅延量を割り当てる等の方式でもよい。しかし現実には信号線１４０自体による遅延が多少存在するので、信号線１４０による信号伝搬距離が長い経路ほど遅延量を大きくする方が、容易に且つ確実に変化タイミングを分散させることができる。なお遅延ユニット１３０を各スキャンドライバＩＣ１２０に一対一に設ける必要はなく、一部のスキャンドライバＩＣ１２０にのみ遅延ユニット１３０を設けるようにしてもよい。
【００４０】
遅延ユニット１３０としては例えばＣＲ回路等が考えられる。図１０は、一例として遅延ユニット１３０をＣＲ回路で実現した場合の構成例である。図１０に示されるように、各遅延ユニット１３０は、抵抗Ｒと容量Ｃとを含む。容量Ｃの存在により、信号線１４０上の出力制御信号ＯＣの電圧変化が遅れることになる。
【００４１】
図１１は、容量Ｃの容量値が異なるＣＲ回路（遅延ユニット１３０）により遅延された出力制御信号ＯＣの一例を示す図である。容量Ｃの容量値が最も小さい場合には、出力制御信号ＯＣは立ち上がり波形７１及び立ち下り波形８１を有する。また容量Ｃの容量値が最も大きい場合には、出力制御信号ＯＣは立ち上がり波形７３及び立ち下り波形８３を有する。その中間の容量値の場合には、出力制御信号ＯＣは立ち上がり波形７２及び立ち下り波形８２を有する。このように容量値が大きくなるほど信号の遅延が大きくなる。例えばＹ電極駆動回路１１３からスキャンドライバＩＣ１２０迄の信号線１４０の距離が長くなるほど遅延ユニット１３０のＣＲ回路の容量値を大きくすることにより、スキャンドライバＩＣ１２０に供給される出力制御信号ＯＣの変化タイミングを確実に分散させることができる。
【００４２】
図１２は、遅延ユニット１３０による遅延方式の第２の実施例を示す図である。図１２に示す第２の実施例においては、遅延ユニット１３０により電源電圧ＶＨの電流の流れるタイミングを遅延させる構成となっている。
【００４３】
図１２において、Ｙ電極駆動回路１１３から信号線１４０を介して出力制御信号ＯＣが各スキャンドライバＩＣ１２０に供給される。またＹ電極駆動回路１１３から電源線１４１を介して電源電圧ＶＨが各スキャンドライバＩＣ１２０に供給される。各スキャンドライバＩＣ１２０に一対一に対応して遅延ユニット１３０が電源線１４１に挿入されている。例えば、Ｙ電極駆動回路１１３からスキャンドライバＩＣ１２０迄の信号線１４１の距離が長くなるほど遅延ユニット１３０の遅延を大きくすることにより、スキャンドライバＩＣ１２０に供給される電源電圧ＶＨの電流のタイミングを確実に分散させることができる。なお第１の実施例の場合と同様に、Ｙ電極駆動回路１１３からの距離が長くなるほど遅延量を大きくするのではなく、逆にＹ電極駆動回路１１３からの距離が近くなる程遅延量を大きくする、或いは距離に無関係にランダムに異なる遅延量を割り当てる等の方式でもよい。また遅延ユニット１３０を各スキャンドライバＩＣ１２０に一対一に設ける必要はなく、一部のスキャンドライバＩＣ１２０にのみ遅延ユニット１３０を設けるようにしてもよい。遅延ユニット１３０としては例えばＣＲ回路等が考えられる。この場合、容量性負荷を大きくすることにより、遅延を大きくすることができる。また或いは、遅延ユニット１３０としてはインダクタを用いて遅延を発生させるものであってもよい。
【００４４】
図１３は、遅延ユニット１３０による遅延方式の第３の実施例を示す図である。図１３に示す第３の実施例においては、遅延ユニット１３０により出力制御信号ＯＣの変化タイミングを遅延させる構成となっている。
【００４５】
図１３において、Ｙ電極駆動回路１１３から信号線１４０を介して出力制御信号ＯＣが各スキャンドライバＩＣ１２０に供給される。またＹ電極駆動回路１１３から電源線１４１を介して電源電圧ＶＨが各スキャンドライバＩＣ１２０に供給される。各スキャンドライバＩＣ１２０に一対一に対応して遅延ユニット１３０が信号線１４０に挿入されている。但し、第１の実施例と第２の実施例とでは、遅延ユニット１３０の挿入される位置が異なる。第１の実施例の場合、信号線１４０が分岐して分岐信号線が各スキャンドライバＩＣ１２０に接続される構成において、分岐点とスキャンドライバＩＣ１２０との間の分岐信号線部分に遅延ユニット１３０が挿入されている。それに対して、第３の実施例の場合には、信号線１４０が分岐して分岐信号線が各スキャンドライバＩＣ１２０に接続される構成において、分岐点よりもＹ電極駆動回路１１３に近い側、即ち分岐する元となる基幹信号線の部分に遅延ユニット１３０が挿入されている。即ち、第１の実施例の場合には、遅延ユニット１３０が互いに並列接続される配置となるのに対して、第３の実施例の場合には、遅延ユニット１３０が直列接続される配置となる。
【００４６】
図１３に示すように、遅延ユニット１３０が直列接続される配置の場合、遅延ユニット１３０は全て同一の遅延量を有する同一構成及び同一特性の回路であってよい。複数の遅延ユニット１３０が全て同一の遅延量を有していても、第１の遅延ユニット１３０通過後にはＴ遅延されている信号が、第２の遅延ユニット１３０通過後には更にＴ遅延されて計２Ｔの遅延量の信号となる。従って、直列接続された複数の遅延ユニット１３０の複数の出力を複数のスキャンドライバＩＣ１２０にそれぞれ接続することで、各スキャンドライバＩＣ１２０における信号タイミングを異ならせることができる。これにより、複数のスキャンドライバＩＣ１２０に供給される出力制御信号ＯＣの変化タイミングを確実に分散させることができる。
【００４７】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【図面の簡単な説明】
【００４８】
【図１】プラズマディスプレイパネルの断面模式図である。
【図２】従来のプラズマディスプレイ装置の主要部を示すブロック図である。
【図３】駆動回路の基本的な動作の一例を示す図である。
【図４】アドレス電極に印加されるアドレス電圧波形及びＹ電極に印加される走査電圧波形を模式的に示す図である。
【図５】サブフレーム方式による階調表示方式について説明するための図である。
【図６】スキャンドライバＩＣの回路構成の一例を示す図である。
【図７】アドレス期間及びサスティン期間におけるスキャンドライバＩＣの入出力を示す図である。
【図８】本発明によるプラズマディスプレイ装置の主要部を示すブロック図である。
【図９】遅延ユニットによる遅延方式の第１の実施例を示す図である。
【図１０】遅延ユニットをＣＲ回路で実現した場合の構成例を示す図である。
【図１１】容量値が異なるＣＲ回路により遅延された出力制御信号の一例を示す図である。
【図１２】遅延ユニットによる遅延方式の第２の実施例を示す図である。
【図１３】遅延ユニットによる遅延方式の第３の実施例を示す図である。
【符号の説明】
【００４９】
１１０  プラズマディスプレイパネル
１１１  アドレス電極駆動回路
１１２  スキャンドライバ回路
１１３  Ｙ電極駆動回路
１１４  Ｘ電極駆動回路
１１５  制御回路
１２０  スキャンドライバＩＣ
１３０  遅延ユニット
【図１】
2008033035.tif 000003
【図２】
2008033035.tif 000004
【図３】
2008033035.tif 000005
【図４】
2008033035.tif 000006
【図５】
2008033035.tif 000007
【図６】
2008033035.tif 000008
【図７】
2008033035.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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