(57)【要約】【課題】半導体素子及びその製造方法を提供する。【解決手段】実施の形態の半導体素子は、半導体基板１０上に形成された第１導電型ウェル１５と、前記第１導電型ウェル１５上に形成された第２導電型ウェル１７と、前記第２導電型ウェル１７及び第１導電型ウェル１５の一部が除去されて形成されたトレンチと、前記トレンチにゲート絶縁膜を介在して形成されたゲートと、前記第２導電型ウェル１７上に形成され、前記ゲートの側面を取り囲むように形成された第１導電型ソース領域及び第２導電型ボディー領域７０と、前記ゲートの間に位置し、前記第１導電型ウェル１５に接触される共通ドレイン３５と、を備える。【選択図】図１
2008270806.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１導電型ウェルと、
前記第１導電型ウェル上に形成された第２導電型ウェルと、
前記第２導電型ウェル及び第１導電型ウェルの一部が除去されて形成されたトレンチと、
前記トレンチにゲート絶縁膜を介在して形成されたゲートと、
前記第２導電型ウェル上に形成され、前記ゲートの側面を取り囲むように形成された第１導電型ソース領域及び第２導電型ボディー領域と、
前記ゲートの間に位置し、前記第１導電型ウェルに接触される共通ドレインと、を備える半導体素子。
【請求項２】
前記共通ドレインは、前記第２導電型ウェル及び第１導電型ウェルの一部が除去されて形成されたトレンチに絶縁膜により取り囲まれるように形成され、前記共通ドレインの下部の一部が前記第１導電型ウェルと接触されることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記共通ドレインは、前記第２導電型ウェル及び第１導電型ウェルの一部が除去されて形成されたトレンチに第１絶縁膜、ドレインポリシリコン、第２絶縁膜により取り囲まれるように形成され、前記共通ドレインの下部の一部が前記第１導電型ウェルと接触されることを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記ゲートのゲート絶縁膜と前記共通ドレインの絶縁膜とは、熱酸化膜であることを含む請求項２に記載の半導体素子。
【請求項５】
前記第２絶縁膜は、酸化膜であることを含む請求項３に記載の半導体素子。
【請求項６】
前記共通ドレインは、高濃度の第１導電型物質から形成された請求項１に記載の半導体素子。
【請求項７】
前記半導体基板と前記第１導電型ウェルとの間に形成された高濃度の第１導電型埋没層と、
前記共通ドレインと前記第１導電型埋没層との間に形成された高濃度の第１導電型プラグと、をさらに備える請求項１に記載の半導体素子。
【請求項８】
半導体基板に第１導電型ウェル及び第２導電型ウェルが順次形成されるステップと、
前記第２導電型ウェルと第１導電型ウェルとの一部を除去して形成された複数の第１トレンチと、前記第１トレンチの間に第２トレンチと、が形成されるステップと、
前記第１トレンチにゲートが形成されるステップと、
前記第２トレンチに共通ドレインが形成されるステップと、
前記ゲートと共通ドレインとの間の前記第２導電型ウェルの上に第１導電型ソース領域及び第２導電型ボディー領域が形成されるステップと、を含む半導体素子の製造方法。
【請求項９】
前記第２トレンチは、前記第１トレンチより広い幅を有するように形成される請求項８に記載の半導体素子の製造方法。
【請求項１０】
前記半導体基板と第１導電型ウェルとの間に高濃度の第１導電型埋没層を形成するステップをさらに含む請求項８に記載の半導体素子の製造方法。
【請求項１１】
前記ゲートを形成するステップは、
前記第１トレンチにゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上にポリシリコン膜を形成するステップと、
前記ポリシリコン膜に第１導電型不純物を注入してゲート電極を形成するステップと、を含む請求項８に記載の半導体素子の製造方法。
【請求項１２】
前記共通ドレインを形成するステップは、
前記第２トレンチに絶縁膜を形成するステップと、
前記絶縁膜の一部を除去して、前記第２トレンチの底面を露出させるステップと、
露出した前記第２トレンチの底面に第１導電型不純物を注入するステップと、
前記第２トレンチの内部に第１導電型ポリシリコン膜を蒸着するステップと、を含む請求項８に記載の半導体素子の製造方法。
【請求項１３】
前記共通ドレインを形成するステップは、
前記第２トレンチに第１絶縁膜を形成するステップと、
前記第１絶縁膜上にドレインポリシリコン膜を蒸着するステップと、
前記ドレインポリシリコン膜を選択的にエッチングして、前記第２トレンチの底面に形成された前記第１絶縁膜を露出させるステップと、
前記ドレインポリシリコン膜上に第２絶縁膜を形成するステップと、
前記第２絶縁膜及び第１絶縁膜を選択的に除去して、前記第２トレンチの底面を露出させるステップと、
前記露出した第２トレンチの底面に第１導電型不純物を注入するステップと、
前記第２トレンチの内部に第１導電型ポリシリコン膜を蒸着するステップと、を含む請求項８に記載の半導体素子の製造方法。
【請求項１４】
前記共通ドレインを形成する前に前記第１導電型ウェルに高濃度の第１導電型不純物を注入して、前記第１導電型埋没層と連結する第１導電型プラグを形成するステップをさらに含む請求項１０に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法を開示する。
【背景技術】
【０００２】
トレンチ型ＭＯＳトランジスタは、電力用トランジスタとして使用される。
【０００３】
前記電力用トレンチＭＯＳトランジスタは、ＭＯＳトランジスタと比較したとき、チャネルが水平方向ではない垂直方向に形成されるという点が最も大きな差である。
【０００４】
前記電力用トレンチＭＯＳトランジスタの構造は、垂直方向にチャネルを形成し、ウエハの後面にドレインを設けて出力を取り出す。
【０００５】
このような構造の電力用トレンチ型ＭＯＳトランジスタは、小さな面積で大きな電流を駆動でき、高電圧を駆動するのに適している。高電圧を印加する場合に、濃度の低いドレイン領域（Ｄｒｉｆｔ  ｒｅｇｉｏｎ）を十分に長くしなければならない。
【０００６】
前記電力用トレンチ型ＭＯＳトランジスタは、電子が垂直方向へ移動するので、低濃度を有するドレイン領域が垂直方向に形成されて、耐圧を高めてもチップ面積を増加させずに垂直方向のドーピングプロファイルを調整すれば良いので、小さな面積で高い耐圧と高電流を得ることができる。
【０００７】
前記電力用トレンチ型ＭＯＳトランジスタは、一般に、単一層シリコン基板を使用して製作されるので、単品で使用するのに適した構造を有する。そのため、前記電力用トレンチ型ＭＯＳトランジスタを一般的なＭＯＳトランジスタのようなチップ上に具現するためには、構造を変更しなければならない。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、上述の問題点に鑑みてなされたもので、その目的は、高集積化の可能なトレンチＭＯＳトランジスタが形成された半導体素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記の目的を達成すべく、実施の形態による半導体素子は、半導体基板上に形成された第１導電型ウェルと、前記第１導電型ウェル上に形成された第２導電型ウェルと、前記第２導電型ウェル及び第１導電型ウェルの一部が除去されて形成されたトレンチと、前記トレンチにゲート絶縁膜を介在して形成されたゲートと、前記第２導電型ウェル上に形成され、前記ゲートの側面を取り囲むように形成された第１導電型ソース領域及び第２導電型ボディー領域と、前記ゲートの間に位置し、前記第１導電型ウェルに接触される共通ドレインと、を備える。
【００１０】
また、上記の目的を達成すべく、実施の形態による半導体素子の製造方法は、半導体基板に第１導電型ウェル及び第２導電型ウェルが順次形成されるステップと、前記第２導電型ウェルと第１導電型ウェルとの一部を除去して形成された複数の第１トレンチと、前記第１トレンチの間に第２トレンチと、が形成されるステップと、前記第１トレンチにゲートが形成されるステップと、前記第２トレンチに共通ドレインが形成されるステップと、前記ゲートと共通ドレインとの間の前記第２導電型ウェル上に第１導電型ソース領域及び第２導電型ボディー領域が形成されるステップと、を含む。
【発明の効果】
【００１１】
実施の形態の半導体素子及びその製造方法によると、ＣＭＯＳトランジスタと同じチップ上に具現されるトレンチＭＯＳトランジスタを提供できる。
【００１２】
また、アップドレイン構造の共通ドレインが形成されて、低い出力抵抗と高い周波数特性とを有する。
【００１３】
また、ＣＭＯＳトランジスタのような基板上に少ない費用で具現されることができる。
【００１４】
また、ゲートの間に共通ドレインが形成されるから、少ない面積を使用して電流経路を極めて短く構成できるので、低い出力抵抗を得ることができるという効果がある。
【００１５】
また、ゲートセルが六角形の構造を有し、ゲートの間に共通ドレインの形成された構造を有するので、半導体素子の集積度を向上させることができる。
【発明を実施するための最良の形態】
【００１６】
実施の形態による半導体素子及びその製造方法を、添付された図面を参照して詳細に説明する。
【００１７】
図１は、実施の形態による半導体素子の断面図である。
【００１８】
実施の形態による半導体素子は、半導体基板１０上に形成された第１導電型深いウェル１５と、前記第１導電型深いウェル１５上に形成された第２導電型浅いウェル１７と、前記第２導電型浅いウェル１７及び第１導電型深いウェル１５の一部が除去されて形成された第１トレンチ４１にゲート絶縁膜４２を介在して形成された複数のゲート電極４５と、前記第２導電型浅いウェル１７上に形成され、前記ゲート電極４５の側面を取り囲むように形成されたソース領域６０及び第２導電型ボディー領域７０と、前記ゲート電極４５の間に位置し、前記第１導電型深いウェル１５に接触される共通ドレイン３５と、を備える。
【００１９】
例えば、前記半導体基板１０は、Ｐ型基板であっても良く、前記半導体基板１０上には、Ｐ−エピタキシャル層１１が形成されることができる。
【００２０】
前記第１導電型深いウェル１５は、高濃度のＮ型不純物の注入により形成されることができる。また、前記第２導電型浅いウェル１７は、高濃度のＰ型不純物の注入により形成されることができる。
【００２１】
前記共通ドレイン３５は、前記第２導電型浅いウェル１７及び第１導電型深いウェル１５の一部が除去されて形成された第２トレンチ３１に第１絶縁膜３２により取り囲まれるように形成されることができる。前記共通ドレイン３５の下部の一部が前記第１導電型深いウェル１５と接触されるように形成されることができる。
【００２２】
前記共通ドレイン３５は、前記第２導電型浅いウェル１７及び第１導電型深いウェル１５の一部が除去されて形成された第２トレンチ３１に第１絶縁膜３２、ドレインポリシリコン膜３３、第２絶縁膜３４により取り囲まれるように形成されることができる。また、前記共通ドレイン３５の下部の一部が前記第１導電型深いウェル１５と接触されるように形成されることができる。
【００２３】
前記共通ドレイン３５は、高濃度の第１導電型不純物から形成されることができる。例えば、前記共通ドレイン３５は、ＣＶＤ工程を使用して高濃度のＮ型不純物を蒸着して形成されることができる。
【００２４】
前記ゲート電極４５のゲート絶縁膜４２、前記共通ドレイン３５の第１絶縁膜３２及び第２絶縁膜３４は、同じ物質から形成されることができる。例えば、前記ゲート絶縁膜４２、第１絶縁膜３２及び第２絶縁膜３４は、熱酸化膜から形成されることができる。または、前記第２絶縁膜３４は、酸化膜から形成されることができる。
【００２５】
前記ゲート電極４５は、六角形の形状から形成され、前記ゲート電極４５の間に前記共通ドレイン３５が形成される。
【００２６】
前記半導体基板１０と前記第１導電型深いウェル１５との間には、高濃度の第１導電型埋没層１３が形成されている。
【００２７】
前記共通ドレイン３５と前記第１導電型埋没層１３との間には、高濃度の第１導電型プラグ２０が形成されている。
【００２８】
実施の形態による半導体素子は、アップドレイン構造の共通ドレインが形成されて、低い出力抵抗と高い周波数特性を有する。
【００２９】
また、ゲートの間に共通ドレインが形成されるから、少ない面積を使用して電流経路を極めて短く構成できるので、低い出力抵抗を得ることができるという効果がある。
【００３０】
また、ゲートセルが六角形の構造を有し、ゲートの間に共通ドレインの形成された構造を有するので、半導体素子の集積度を向上させることができる。
【００３１】
図２ないし図９は、実施の形態による半導体素子の製造方法を説明する図である。
【００３２】
図２に示すように、Ｐ−エピタキシャル層１１が形成された半導体基板１０上に高濃度の第１導電型不純物を注入して、第１導電型埋没層１３が形成される。
【００３３】
例えば、前記半導体基板１０は、Ｐ型基板でありうる。前記Ｐ−エピタキシャル層１１は、Ｐ−エピタキシャル層（Ｐ  Ｅｐｉｔａｘｉａｌ  ｌａｙｅｒ）でありうる。以下では、エピタキシャル層をＰ−エピタキシャル層と称する。
【００３４】
前記第１導電型埋没層１３は、Ｎ型埋没層（ＮＢＬ：Ｎ  Ｂａｒｉｅｄ  Ｌａｙｅｒ）でありうる。前記第１導電型埋没層１３は、前記Ｐ−エピタキシャル層１１が成長する前に前記半導体基板１０の内部にＮ型不純物を高濃度でイオン注入して形成できる。以後、前記第１導電型不純物が注入された状態で半導体基板１０を成長させると、前記Ｐ−エピタキシャル層１１の内部に前記第１導電型埋没層１３が挿入された構造を有するようになる。
【００３５】
前記第１導電型埋没層１３は、以後の工程によって形成されるドレインの抵抗を減らすのに効果がある。一方、実施の形態による半導体素子の工程ステップを単純化しようとする場合に、第１導電型埋没層１３は形成されないこともある。
【００３６】
前記第１導電型埋没層１３上に第１導電型深いウェル１５が形成される。前記第１導電型深いウェル１５は、前記第１導電型埋没層１３を備える前記Ｐ−エピタキシャル層１１上に第１導電型不純物を注入して形成できる。例えば、前記第１導電型不純物は、Ｎ型不純物でありうる。前記第１導電型深いウェル１５は、前記Ｎ型不純物を強いエネルギーでイオン注入して形成されることができる。
【００３７】
そして、前記第１導電型深いウェル１５上に第２導電型浅いウェル１７が形成される。前記第２導電型浅いウェル１７は、前記第１導電型深いウェル１５上に第２導電型不純物を注入して形成できる。例えば、前記第２導電型不純物は、Ｐ型不純物でありうる。前記第２導電型浅いウェル１７は、前記第１導電型深いウェル１５を形成するときより弱いエネルギーで前記Ｐ型不純物をイオン注入することによって形成されることができる。
【００３８】
図２に示すように、前記Ｐ−エピタキシャル層１１が形成された半導体基板１０上に第１導電型深いウェル１５及び第２導電型浅いウェル１７が順次積層された構造を有するようになる。
【００３９】
図３に示すように、前記半導体基板１０を選択的に除去して、第１トレンチ４１及び第２トレンチ３１が形成される。前記第１トレンチ４１及び第２トレンチ３１は、前記第２導電型浅いウェル１７と前記第２導電型浅いウェル１７の下部の第１導電型深いウェル１５を選択的にエッチングして形成されることができる。ここで、前記第１トレンチ４１は、ゲートを形成するためのものであり、第２トレンチ３１は、ドレインを形成するためのものである。
【００４０】
特に、前記第１トレンチ４１を複数形成し、前記第１トレンチ４１の間に第２トレンチ３１が形成される構造を有するように形成できる。
【００４１】
例えば、前記第１トレンチ４１は、図１に示すように、平面から見たとき、六角形の構造を有するように形成されることができる。図１に示していないが、前記第１トレンチ４１は、四角形の構造を有するように形成できる。また、前記第２トレンチ３１は、第１トレンチ４１より約１．５〜３倍程度広い幅から形成されることができる。
【００４２】
前記第１トレンチ４１の六角形の形状によって、前記第１トレンチ４１の各面に対応するように第２トレンチ３１が形成されることができる。すると、後続工程によって形成されるゲートと隣接するゲートは、その間に形成された共通ドレイン３５を共有して使用することができる。これによって、半導体素子の集積化が可能となり、またソースと共通ドレイン３５との間の電流経路が短くなって、出力抵抗を減らすことができる。
【００４３】
図４に示すように、前記第１トレンチ４１及び第２トレンチ３１の内部に絶縁膜を蒸着して、ゲート絶縁膜４２及び第１絶縁膜３２を形成する。前記ゲート絶縁膜４２及び第１絶縁膜３２は、熱酸化膜から形成されることができる。また、前記ゲート絶縁膜４２の形成と同時に前記第１絶縁膜３２が形成されることができる。
【００４４】
図５に示すように、前記ゲート絶縁膜４２を含む第１トレンチ４１の内部にポリシリコン膜４３が形成される。前記ポリシリコン膜４３は、ドーピングされないポリシリコンでありうる。例えば、前記ポリシリコン膜４３は、化学的気相蒸着（ＣＶＤ）法によって前記第１トレンチ４１を満たすように形成されることができる。
【００４５】
前記第１トレンチ４１に前記ポリシリコン膜４３を形成する際に前記第２トレンチ３１の内部にもポリシリコンが蒸着されうる。すなわち、前記第１絶縁膜３２を備える前記第２トレンチ３１の内部には、ドレインポリシリコン膜３３が形成される。
【００４６】
このとき、前記第２トレンチ３１は、第１トレンチ４１より広く形成されたため、前記第１トレンチ４１に前記ポリシリコン膜４３が全て満たされても、前記第２トレンチ３１には、両側壁と底にのみドレインポリシリコン膜３３が満たされるようになって、前記第２トレンチ３１の内部は、充分な幅を有する空間が残っているようになる。
【００４７】
そして、第２トレンチ３１の底面に残っているドレインポリシリコン膜３３をイオンエッチング法で除去して、前記第２トレンチ３１の底面の第１絶縁膜３２を露出させる。
【００４８】
図６に示すように、ゲートを形成するために、前記第１トレンチ４１の内部に埋め込まれたポリシリコン膜４３に第１導電型不純物を注入し熱処理して、ゲート電極４５を形成する。例えば、前記第１導電型不純物は、Ｎ型不純物でありうる、すなわち、前記ゲート電極４５は、前記ポリシリコン膜４３にＮ型不純物をイオン注入法により注入して、熱処理して形成できる。
【００４９】
また、前記ゲート電極４５を形成する際に、前記第２トレンチ３１にも同時に第１導電型不純物を注入し熱処理する工程を行うことができる。このとき、前記第２トレンチ３１の底面である第１絶縁膜３２が露出しているから、前記第１導電型不純物は、前記第１導電型深いウェル１５の内部に注入されうる。
【００５０】
したがって、前記第２トレンチ３１の下部である第１導電型深いウェル１５には、第１導電型プラグ２０が形成される。前記第１導電型プラグ２０は、前記第１導電型埋没層１３と連結した状態となる。
【００５１】
前記第１導電型埋没層１３と前記第１導電型プラグ２０との連結によって、以後に前記第１導電型プラグ２０の上部に形成される共通ドレイン３５の出力抵抗を減らすことができる。
【００５２】
図７に示すように、前記第２トレンチ３１の内部に第２絶縁膜３４が形成される。例えば、前記第２絶縁膜３４は、前記半導体基板１０上にシリコンオキサイドをＣＶＤ法で形成する。そして、前記第１導電型プラグ２０が露出するようにイオンエッチング法で除去すると、前記ドレインポリシリコン膜３３の側面にのみ第２絶縁膜３４が形成される。
【００５３】
前記第２絶縁膜３４は、前記第２トレンチ３１に形成される共通ドレイン３５と第２導電型ボディー領域７０との間の寄生キャパシタンスを減らしつつ、高い絶縁電圧を得るためのものである。
【００５４】
特に、前記第２絶縁膜３４を除去するためのイオンエッチング過程において、前記第１絶縁膜３２の一部が除去されて、前記第２トレンチ３１の底面は露出した状態となる。
【００５５】
図８に示すように、前記第２トレンチ３１に共通ドレイン３５が形成される。前記共通ドレイン３５は、高濃度でドーピングされた第１導電型ポリシリコンを前記第２トレンチ３１の内部に蒸着して形成できる。例えば、前記第１導電型ポリシリコンは、高濃度のＮ型ポリシリコンでありうる。
【００５６】
すなわち、前記共通ドレイン３５は、前記Ｎ型ポリシリコンをＣＶＤ法により前記第２トレンチ３１の内部を満たすように蒸着する。そして、前記共通ドレイン３５以外の領域に形成されたポリシリコンは、イオンエッチングまたはＣＭＰ法を使用して除去できる。
【００５７】
上記のように第２トレンチ３１に第１導電型ポリシリコンを満たすことによって、前記ゲート電極４５の間に共通ドレイン３５を形成することができる。また、前記共通ドレイン３５をアップドレイン（ｕｐ−ｄｒａｉｎ）構造に形成できる。
【００５８】
前記共通ドレイン３５をアップドレイン構造に形成するにおいて、トランジスタは、低い出力抵抗と高い周波数特性を有することができる。
【００５９】
図９に示すように、前記半導体基板１０の表面である前記第２導電型浅いウェル１７に第１導電型不純物を注入して、ソース領域６０が形成される。そして、前記ソース領域６０の一側である前記第２導電型浅いウェル１７に第２導電型不純物を注入して第２導電型ボディー領域７０が形成される。
【００６０】
例えば、前記ソース領域６０の前記第１導電型不純物は、Ｎ型不純物でありうる。前記ソース領域６０は、前記ゲート電極４５の周辺を取り囲むように、前記第２導電型浅いウェル１７上にＮ型不純物が注入されて形成できる。
【００６１】
また、前記第２導電型ボディー領域７０の前記第２導電型不純物は、Ｐ型不純物でありうる。前記第２導電型ボディー領域７０は、前記第２導電型浅いウェル１７上にＰ型不純物が注入されて、前記ソース領域６０と共通ドレイン３５の第１絶縁膜３２との間に形成されることができる。
【００６２】
前記でゲートを形成するための第１トレンチ４１が六角形の構造から形成されて、ゲート電極４５は、六角形から形成される。前記ゲート電極４５の周りのソース領域６０、第２導電型ボディー領域７０、第１絶縁膜３２、ドレインポリシリコン膜３３及び第２絶縁膜３４を備えるゲートセルは、六角形の構造を有する。
【００６３】
したがって、前記ゲートセルの各面に対応する領域には、同じ六角形のゲートセルが形成され、前記ゲートセルとゲートセルとの間には、アップドレイン構造の共通ドレイン３５が形成されて、素子の集積化を可能にする。
【００６４】
実施の形態において、第１導電型埋没層１３を形成する工程と第１導電型プラグ２０及び第２導電型浅いウェル１７を形成する工程とは、ＣＭＯＳトランジスタ製造工程で共に形成されることができる。
【００６５】
また、前記ゲート及び共通ドレイン３５を形成するためのトレンチを形成する工程以後の工程も、ＣＭＯＳトランジスタの製造工程で共に形成されることができる。
【００６６】
したがって、実施の形態によるアップドレイン構造の共通ドレインを有するトレンチＭＯＳトランジスタは、単純な工程を追加して形成できる。
【００６７】
また、前記ゲートセルは、互いに隣接するように配列構造からなって、大きな電流駆動能力を有するトランジスタに適用するのに適している。
【００６８】
また、前記ゲートセルは、六角形のトレンチセルに一つのゲート電極のみがあるものと示したが、前記トレンチセルのサイズを大きくしつつ、複数のトレンチゲートを内部に形成することも可能である。
【００６９】
また、前記トレンチＭＯＳトランジスタは、ＣＭＯＳトランジスタ工程の他にバイポーラトランジスタ、Ｅｘｔｅｎｄｅｄ  ＭＯＳＦＥＴ、Ｌａｔｅｒａｌ  ＤＭＯＳを一つ以上混合して同じチップに形成することもできる。
【００７０】
上述した実施の形態は、例示の目的のために開示されたものであり、本発明の属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形、及び変更が可能であり、このような置換、変更などは、特許請求の範囲に属するものである。
【図面の簡単な説明】
【００７１】
【図１】実施の形態の半導体素子を示す図である。
【図２】実施の形態による半導体素子の製造工程を示す図である。
【図３】実施の形態による半導体素子の製造工程を示す図である。
【図４】実施の形態による半導体素子の製造工程を示す図である。
【図５】実施の形態による半導体素子の製造工程を示す図である。
【図６】実施の形態による半導体素子の製造工程を示す図である。
【図７】実施の形態による半導体素子の製造工程を示す図である。
【図８】実施の形態による半導体素子の製造工程を示す図である。
【図９】実施の形態による半導体素子の製造工程を示す図である。
【符号の説明】
【００７２】
１０      半導体基板
１５      第１導電型深いウェル
１７      第２導電型浅いウェル
４１      第１トレンチ
３２      第１絶縁膜
３３      ドレインポリシリコン膜
３４      第２絶縁膜
３５      共通ドレイン
４２      ゲート絶縁膜
４５      ゲート電極
６０      ソース領域
７０      第２導電型ボディー領域  
【図１】
2008270806.tif 000003
【図２】
2008270806.tif 000004
【図３】
2008270806.tif 000005
【図４】
2008270806.tif 000006
【図５】
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【図６】
2008270806.tif 000008
【図７】
2008270806.tif 000009
【図８】
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【図９】
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