(57)【要約】【課題】異常信号が短時間しか出力されないときでも確実に制御装置の備えるＣＰＵをリセットでき、リセット後に当該異常信号に基づくリセット情報を取得することができる安価なリセット装置及び当該リセット装置を備えた画像形成装置を提供する。【解決手段】少なくとも電源投入時及び単一または複数の異常信号入力時にＣＰＵ２０に所定時間のリセット信号を出力するリセット回路２４０と、前記異常信号に基づくリセット情報を記憶するイベント記憶回路２４１とを備えて構成されるリセット装置２４で、前記イベント記憶回路２４１に、前記リセット信号のオン時に前記異常信号に基づいて充電するとともに前記リセット信号のオフ時に放電する充放電回路２４１ａと、前記リセット信号のオフタイミングで前記充放電回路２４１ａの出力レベルを前記リセット情報として記憶するラッチ回路２４１ｂを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
少なくとも電源投入時及び単一または複数の異常信号入力時にＣＰＵに所定時間のリセット信号を出力するリセット回路と、前記異常信号に基づくリセット情報を記憶するイベント記憶回路とを備えて構成されるリセット装置であって、
前記イベント記憶回路が、前記リセット信号のオン時に前記異常信号に基づいて充電するとともに前記リセット信号のオフ時に放電する充放電回路と、前記リセット信号のオフタイミングで前記充放電回路の出力レベルを前記リセット情報として記憶するラッチ回路を備えて構成されているリセット装置。
【請求項２】
請求項１記載のリセット装置を備えたＣＰＵにより制御対象を制御する制御装置であって、
前記イベント記憶回路に記憶されたリセット情報に基づいて異常発生回数を計数して不揮発性メモリに記憶する異常発生回数計数部と、前記不揮発性メモリに記憶された異常発生回数が所定回数に達すると異常報知する異常報知部を備えている制御装置。
【請求項３】
請求項１記載のリセット装置を備えたＣＰＵにより熱定着部を制御する制御装置と、前記熱定着部の異常高温を検出して前記異常信号を出力する異常検出部を備えて構成される画像形成装置であって、
前記制御装置は、前記熱定着部に設けられた温度センサの検出信号に基づいて前記熱定着部が所定温度となるようにヒータを制御するように構成され、前記イベント記憶回路にリセット情報が記憶されていることを検出したときに、前記温度センサの検出信号に基づいて前記熱定着部が所定温度に制御できないと判断すると異常状態を報知する異常報知部を備えている画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、少なくとも電源投入時及び単一または複数の異常信号入力時にＣＰＵに所定時間のリセット信号を出力するリセット回路と、前記異常信号に基づくリセット情報を記憶するイベント記憶回路とを備えて構成されるリセット装置及び当該リセット装置を備えた画像形成装置に関する。
【背景技術】
【０００２】
制御装置に備えられたＣＰＵは、電源投入時やオペレータ操作により作動するリセット回路でリセットされた後に、先頭から実行される制御プログラムに基づいて前記制御装置のメモリや周辺回路を初期化し、被制御装置に対する制御を開始するが、ＣＰＵの暴走等に起因する異常を検出するウォッチドッグ回路等の異常検出部からの異常検出信号がリセット回路に入力されることによりＣＰＵをリセットするように構成されている。
【０００３】
制御装置の信頼性を確保するため、電源投入によるＣＰＵリセット以外のリセット原因をモニタするべく、特許文献１には、被制御装置に異常が検出されたとき、電源投入時以外には記憶した内容がリセットされないイベント記憶回路としてのステータスレジスタにリセット要因データをセットし、自己リセットした後、前記ステータスレジスタにセットしたリセット要因データを中央処理部に報告する制御装置が提案されている。
【特許文献１】特開平７−２８７１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、特許文献１に提案された制御装置では、ステータスレジスタにセットされた内容が電源投入時のリセット信号により消去されるものであり、現実的には、ステータスレジスタとして機能し、異常信号によりセットされパワーオンリセットでリセットされるフリップフロップを備え、異常信号によりＣＰＵがリセットされる、図１２（ａ）に示すような回路で構成されていると想起される。
【０００５】
図１２（ａ）に示す回路構成では、異常信号が直接、ＣＰＵのリセット端子（図中、「ＲＥＳＥＴ」と記載する。）に入力されて前記ＣＰＵがリセットされるが、前記ＣＰＵがリセット信号を検出するには、前記リセット信号のレベルが必要な時間維持される、つまり、リセット信号が前記ＣＰＵの仕様を満たすだけのパルス幅の間、ローレベルに維持される必要がある。異常信号がそのようなパルス幅よりも短いパルス幅の信号である場合にはＣＰＵはリセットされないことになるため、異常信号の仕様がリセット信号の仕様に縛られ、異常検出回路の設計の自由度が阻害されるという問題がある。
【０００６】
そこで、短いパルス幅の異常検出信号であっても、ＣＰＵをリセットすることができるパルス幅のリセット信号を生成するため、図１２（ｂ）に示すように、異常信号をワンショットマルチバイブレータに入力して十分なパルス幅のリセット信号を生成し、その出力とパワーオンリセット回路の出力とが入力されＣＰＵにリセット信号を出力するＡＮＤゲートを備えるように構成することが考えられるが、ワンショットマルチバイブレータから出力されるリセット信号のパルス幅を設定するための外部抵抗とコンデンサによる時定数回路を設ける必要があり全体としてコストが嵩む。
【０００７】
また、図１３（ａ）に示すように、パワーオンリセット回路と手動リセット端子（図中、「ＭＲ」と記載する。）を備えるリセットＩＣを用いて、手動リセット端子に異常信号を入力するように構成すれば、パルス幅の狭い異常信号であっても所定のパルス幅を有したリセット信号を得ることができるが、この場合、リセット信号によりステータスレジスタに記憶されたリセット要因データが消去されてしまう。
【０００８】
そこで、図１３（ｂ）に示すように、パワーオンリセット回路に加えて、手動リセット端子に入力された異常信号によりＣＰＵをリセットする上述のリセットＩＣをさらに追加することにより、ステータスレジスタに記憶されたリセット要因データが消去されることなくＣＰＵをリセットすることが可能となるが、一層部品コストが嵩む。
【０００９】
本発明の目的は、上述の問題に鑑み、被制御装置に生じた異常により出力される異常信号が短時間しか出力されないときでも確実に制御装置の備えるＣＰＵをリセットでき、且つ、リセット後に当該異常信号に基づくリセット情報を取得することができる安価なリセット装置及び当該リセット装置を備えた画像形成装置を提供する点にある。
【課題を解決するための手段】
【００１０】
上述の目的を達成するため、本発明によるリセット装置の特徴構成は、特許請求の範囲の書類の請求項１に記載した通り、少なくとも電源投入時及び単一または複数の異常信号入力時にＣＰＵに所定時間のリセット信号を出力するリセット回路と、前記異常信号に基づくリセット情報を記憶するイベント記憶回路とを備えて構成されるリセット装置であって、前記イベント記憶回路が、前記リセット信号のオン時に前記異常信号に基づいて充電するとともに前記リセット信号のオフ時に放電する充放電回路と、前記リセット信号のオフタイミングで前記充放電回路の出力レベルを前記リセット情報として記憶するラッチ回路を備えて構成されている点にある。
【００１１】
上述の構成によれば、ＣＰＵリセットに必要なパルス幅より狭いパルス幅の異常信号が充放電回路に入力されると、当該異常信号によりリセット回路から出力されるリセット信号のオン時に異常信号電圧が充電され、その充電電圧レベルがリセット信号のオフエッジでラッチ回路にリセット情報として記憶され、リセット信号のオフ時に充電電荷が放電され、次に発生する異常信号に対応できるようになる。このような充放電回路とラッチ回路によるイベント記憶回路は、汎用部品を使用して安価に構成できる。
【００１２】
本発明による制御装置の特徴構成は、同請求項２に記載した通り、請求項１記載のリセット装置を備えたＣＰＵにより制御対象を制御する制御装置であって、前記イベント記憶回路に記憶されたリセット情報に基づいて異常発生回数を計数して不揮発性メモリに記憶する異常発生回数計数部と、前記不揮発性メモリに記憶された異常発生回数が所定回数に達すると異常報知する異常報知部を備えている点にある。
【００１３】
上述の構成によれば、請求項１に記載したリセット装置に記憶されたリセット情報に基づいて、制御対象で発生した異常の回数が計数されて、電源オフでも記憶した内容が消去されない不揮発性メモリに当該異常発生回数が記憶されるため、電源オフ後であっても異常発生回数の累計を把握することができ、前記異常発生回数が所定回数になると異常報知部により異常報知されるため、オペレータは異常発生の多い制御対象を把握して、当該制御対象を交換するなどの対処を行うことができる。
【００１４】
本発明による画像形成装置の特徴構成は、同請求項３に記載した通り、請求項１記載のリセット装置を備えたＣＰＵにより熱定着部を制御する制御装置と、前記熱定着部の異常高温を検出して前記異常信号を出力する異常検出部を備えて構成される画像形成装置であって、前記制御装置は、前記熱定着部に設けられた温度センサの検出信号に基づいて前記熱定着部が所定温度となるようにヒータを制御するように構成され、前記イベント記憶回路にリセット情報が記憶されていることを検出したときに、前記温度センサの検出信号に基づいて前記熱定着部が所定温度に制御できないと判断すると異常状態を報知する異常報知部を備えている点にある。
【００１５】
上述の構成によれば、請求項１に記載のリセット装置を備え、熱定着部の異常高温により異常検出部から出力された異常信号に基づいてリセットされた制御装置が熱定着部を所定温度に制御できないときには、異常報知部により異常状態が報知されるため、オペレータは、当該異常高温は、少なくともＣＰＵの暴走に基づき生じるものでないことが把握でき、前記熱定着部の交換などの必要な対処を行うことができる。
【発明の効果】
【００１６】
以上説明した通り、本発明によれば、被制御装置に生じた異常により出力される異常信号が短時間しか出力されないときでも確実に制御装置の備えるＣＰＵをリセットでき、且つ、リセット後に当該異常信号に基づくリセット情報を取得することができる安価なリセット装置及び当該リセット装置を備えた画像形成装置を提供することができるようになった。
【発明を実施するための最良の形態】
【００１７】
以下に、本発明のリセット装置を備えた画像形成装置の一例である複写機について説明する。
【００１８】
複写機１は、電子写真方式にて画像形成を行なう装置であり、図２に示すように、液晶画面でなる表示部や複写動作等を起動するスタートキー等が配置された操作部１０と、原稿給紙台１１に載置された原稿を順次給紙して原稿画像を光電変換してデジタル画像データとして読み取る画像読取部１２と、前記画像読取部１２で読み取られたデジタル画像データを出力画像データに変換する画像処理部１３と、前記出力画像データに基づいてトナー像を形成し、用紙に転写する画像形成部１４と、用紙上に転写されたトナー像を加熱して定着させる熱定着部１５と、前記画像形成部１４でトナー像が転写される用紙を収容した用紙収容部１６と、用紙収容部１６から給紙された用紙を搬送する搬送機構１７と、前記用紙が排出される排紙部１８と、これらの機能ブロックを制御して複写機１としての処理を実行させるための制御部２とを備えて構成される。制御部２は本発明における制御装置に該当する。
【００１９】
制御部２は、図３及び図４に示すように、ＣＰＵ２０と、ＣＰＵ２０により実行される制御プログラムを格納するＲＯＭと、ＣＰＵの作業領域となるＲＡＭと、各種データを記憶するフラッシュＲＯＭ等からなる不揮発性メモリ２１と、熱定着部１５に設けられたヒータ１５０をオンオフ制御する制御信号などを出力する出力ポートと、前記ヒータ１５０の温度を検出するサーミスタ等の各種センサ等からの信号を受信する入力ポートと、インタフェース回路（図中、「ＩＦ回路」と記載する。）等が内部バスにより接続されて構成される。
【００２０】
さらに、制御部２は、図３、図４に示すように、ＣＰＵ２０の暴走による動作異常を検出するＣＰＵ異常検出部２２と、ＣＰＵ２０の暴走やサーミスタの故障等に起因するヒータ１５０の高温異常を検出するヒータ異常検出部２３と、ＣＰＵ２０にリセット信号を出力するリセット部２４とを備えている。
【００２１】
制御部２は、ＲＯＭに記憶された制御プログラムをＣＰＵ２０が順次実行することにより各機能ブロックを所定のタイミングで駆動制御して画像形成動作を実行させるように構成されている。例えば、熱定着部１５に設けられたサーミスタでなる温度センサ１５１の検出信号に基づいて、熱定着部１５が所定温度となるように熱定着部１５のヒータ１５０をオンオフ制御し、熱定着部１５が所定温度に制御できないような事態が発生するとリレースイッチ１５２を切断してヒータ１５０への通電を強制的に遮断制御する。
【００２２】
ＣＰＵ異常検出部２２は、図５（ａ）に示すように、所定周波数のクロック信号を生成する発振回路２２０と、発振回路２２０からのクロック信号を計数するカウンタ回路２２１等を備えている。
【００２３】
カウンタ回路２２１は、図５（ｂ）に示すように、ＣＰＵ２０からウォッチドッグクリアパルス信号ＷＤＣが入力されると計数値をリセットし、ウォッチドッグクリアパルス信号ＷＤＣが入力されずにその計数値が所定値に達するとＣＰＵ２０が異常状態にあると判断してリセット部２４にハイレベルの異常信号を出力する。
【００２４】
ヒータ異常検出部２３は、図６（ａ）に示すように、コンパレータを備え、ヒータ１５０の温度により抵抗値が変化する温度センサ１５１と抵抗Ｒｈとにより分圧された電圧が反転入力端子（−）に入力される。非反転入力端子（＋）には、ヒータ１５０が高温異常と判断される閾値温度にあるときの温度センサ１５１と抵抗Ｒｈとにより分圧された電圧が入力される。
【００２５】
ヒータ異常検出部２３では、反転入力端子（−）に入力された電圧と非反転入力端子（＋）に入力された電圧とがコンパレータによって比較されており、双方向サイリスタでなるスイッチ１５３をオンオフして、ヒータ１５０のオンオフ制御を行うＣＰＵ２０が、図６（ｂ）に示すように、何らかの要因で暴走してヒータ１５０がオン状態に固定されてヒータ１５０の温度が異常高温になると、コンパレータからリセット部２４にハイレベルの異常信号が出力される。
【００２６】
本発明のリセット装置として機能するリセット部２４は、少なくとも電源投入時及び単一または複数の異常信号入力時にＣＰＵ２０に所定時間のリセット信号を出力するリセット回路２４０と、異常信号に基づくリセット情報を記憶するイベント記憶回路２４１とを備えて構成されている。
【００２７】
リセット回路２４０は、図７（ａ）に示すように、パワーオン時及び電源電圧Ｖｄｄの瞬間的な低下時にローレベルの信号を出力する電源監視回路と、電源監視回路からの出力がベース端子に入力されるトランジスタＱ１と、ＣＰＵ異常検出部２２またはヒータ異常検出部２３からの異常信号が入力されるトランジスタＱ２と、抵抗Ｒ１と、コンデンサＣ１と、リセット信号を出力するシュミットトリガ回路を備えて構成されている。尚、ＣＰＵ２０はリセット端子にローレベルのリセット信号が所定時間継続して入力されるとリセットされる。
【００２８】
図７（ｂ）に示すように、パワーオン時に電源電圧が所定電圧以上に上昇すると電源監視回路からトランジスタＱ１のベース端子へローレベルの信号が印加され、トランジスタＱ１がオフしてコンデンサＣ１が抵抗Ｒ１を介して充電され、Ａ点における電圧が所定のハイレベル閾値電圧より上昇するとシュミットトリガ回路からハイレベルのリセット信号が出力される。つまり、電源投入前に放電されたコンデンサＣ１が所定のハイレベル閾値電圧に到達するまでの所定時間ＣＰＵ２０のリセット端子にローレベルのリセット信号が入力され、その後リセット状態が解除されてＣＰＵ２０が起動される。また、電源電圧が所定の閾値電圧よりも低下したときには、電源監視回路からトランジスタＱ１のベース端子へハイレベルの信号が印加されてコンデンサＣ１の電荷が瞬時に放電され、その後電源監視回路からトランジスタＱ１のベース端子へローレベルの信号が印加されることにより、上述と同様にＣＰＵ２０がリセットされる。
【００２９】
同様に、ハイレベルの異常信号がトランジスタＱ１のベース端子へ印加されるとコンデンサＣ１の電荷が瞬時に放電され、その後異常検出信号がローレベルとなるとトランジスタＱ２がオフされて、上述と同様にＣＰＵ２０がリセットされる。
【００３０】
イベント記憶回路２４１は、リセット信号のオン時に異常信号に基づいて充電するとともにリセット信号のオフ時に放電する充放電回路と、リセット信号のオフタイミングで充放電回路の出力レベルをリセット情報として記憶するラッチ回路を備えて構成されている。
【００３１】
詳述すると、図８（ａ）、図８（ｂ）に示すように、異常信号の入力により充電されるコンデンサＣ２と、リセット信号がベース端子に入力されるとコレクタ−エミッタ間を導通して、コンデンサＣ２に充電された電荷を放電するトランジスタＱ３等を備えた充放電回路２４１ａと、Ｄ型フリップフロップ（以下、「ラッチ回路」とも記す。）でなり、ＣＫ（クロック）端子に入力されたリセット信号のオフタイミング、即ち、入力されるリセット信号のパルスの立上りタイミングに、Ｄ端子に入力される前記充放電回路２４１ａの出力レベルをラッチして保持し、Ｑ端子に出力するラッチ回路２４１ｂとを備えている。
【００３２】
イベント記憶回路２４１は、図１に示すように、ＣＰＵ異常検出部２２とヒータ異常検出部２３から出力される各異常信号に対して、上述の充放電回路２４１ａとラッチ回路２４１ｂの一対を備える。各対はリセット回路２４に対して並列に設置され、ＣＰＵ２０はラッチ回路２４１ｂに記憶された各リセット情報を個別に取得可能に構成される。
【００３３】
以下に、イベント記憶回路２４１のリセット情報の記憶動作を、図１、図８及び図９に基づいて説明する。
【００３４】
リセット回路２４０及びイベント記憶回路２４１にハイレベルの異常信号が入力され（ＳＡ１）、リセット回路２４０から出力されるローレベルのリセット信号が充放電回路２４１ａに入力されると（ＳＡ２）、抵抗Ｒ２とコンデンサＣ２の時定数に基づき充放電回路２４１ａのコンデンサＣ２に異常信号レベルが充電され（ＳＡ３）、異常信号がローレベルに復帰すると（ＳＡ４）、充電が終了する（ＳＡ５）。充電終了後の充放電回路２４１ａの出力レベルは、図８（ｂ）に示すように、自然放電によりゆっくりと低下するが急減に放電されることはない。
【００３５】
リセット信号がオフされ、ハイレベルになると（ＳＡ６）、その立ち上がりタイミングで充放電回路２４１ａの出力レベルがラッチ回路２４１ｂにラッチされてリセット情報として記憶され（ＳＡ７）、その後充放電回路２４１ａのコンデンサＣ２の充電電荷が放電されて次の異常信号に備える（ＳＡ８）。
【００３６】
図４に示すように、制御部２には、さらに、イベント記憶回路２４１に記憶されたリセット情報に基づいて異常発生回数を計数して不揮発性メモリ２１に記憶する異常発生回数計数部２００と、不揮発性メモリ２１に記憶された異常発生回数が所定回数に達すると異常報知する異常報知部２０１とを備えている。
【００３７】
異常発生回数計数部２００は、ＣＰＵ２がリセット信号によりリセットされた後の起動時に各イベント記憶回路２４１のリセット情報を参照してセットされているときに不揮発性メモリ２１に記憶された各リセット情報に対応する累積異常発生回数データを「１」カウントアップして更新記憶する。
【００３８】
異常報知部２０１は、何れかの異常信号に対応する異常発生回数が予め設定した所定回数に達すると、システムの信頼性が損なわれていると判断して、当該異常情報に対応して予め設定されている異常コード及び異常メッセージを操作部１０の表示部に表示してオペレータに報知する。
【００３９】
さらに、異常報知部２０１は、イベント記憶回路２４１にリセット情報が記憶されていることを検出したときに、温度センサの検出信号に基づいて熱定着部が所定温度に制御できないと判断すると、累積回数に拘わらず異常状態を報知するように構成されている。
【００４０】
ヒータ異常検出部２３は、ＣＰＵ２０の暴走やサーミスタの故障、出力回路の故障により、ＣＰＵ２０で制御できない異常を検出するものであり、リセットにより正常復帰したＣＰＵ２０がイベント記憶回路２４１に当該異常に対するリセット情報が記憶されていると判断すると、ヒータに対する制御を開始する前にサーミスタ出力をチェックし、所定時間で正常レベルに復帰しないときや、復帰してヒータ制御を開始した後にサーミスタ出力が変化しないような異常を検出すると、制御不能な異常状態に到ったと判断して、上述のリレースイッチ１５２を切断してヒータ１５０への通電を強制的に遮断制御するとともに、異常状態を報知するのである。
【００４１】
ここに、異常発生回数計数部２００と異常報知部２０１は、ＣＰＵ２０及びＣＰＵ２０により実行される制御プログラムと関連するハードウェアにより構成されるものである。
【００４２】
以下に、制御部２の異常報知動作について、図１０に示すフローチャートを用いて説明する。
【００４３】
ＣＰＵ異常検出部２２またはヒータ異常検出部２３から異常信号が出力されると（ＳＢ１の「Ｙ」）、リセット回路２４０からリセット信号が出力され（ＳＢ２）、ＣＰＵ２０がリセットされるとともに（ＳＢ３）、異常信号が入力される充放電回路２４１ａの充電が開始される（ＳＢ４）。
【００４４】
異常信号がオフされると（ＳＢ５の「Ｙ」）、所定時間経過後、リセット信号がオフされ（ＳＢ６）、そのエッジでラッチ回路２４１ｂに充放電回路２４１ａの出力レベルがリセット情報として記憶される（ＳＢ７）。
【００４５】
リセット信号のオフ後（ＳＢ６）、ＣＰＵ２０が起動して制御プログラムが実行され（ＳＢ８）、周辺回路やメモリの初期化処理の後、ラッチ回路２４１ｂからリセット情報を読み出して、不揮発性メモリ２１に記憶した異常発生回数を更新処理する（ＳＢ９）。
【００４６】
前記異常発生回数が予め設定した所定回数に達すると（ＳＢ１０の「Ｙ」）、操作部１０の表示部にＣＰＵ２０が頻繁に暴走すること、または熱定着部１５が所定温度に制御できないことを操作部１０の表示部に報知する（ＳＢ１１）。
【００４７】
以下に、別実施形態について説明する。
【００４８】
上述の実施形態では、本発明のリセット装置を備えた制御装置が複写機に組み込まれた場合を説明したが、リセット装置は、プリンタ等複写機以外の画像形成装置を含む各種のＯＡ機器、さらには各種の制御機器に組み込まれるＣＰＵを備えた制御装置に適用することが可能であることはいうまでもない。
【００４９】
上述の実施形態では、制御部２はフラッシュＲＯＭ等からなる不揮発性メモリ２１を備え、前記不揮発性メモリ２１に異常発生回数を記憶するものとして説明したが、前記不揮発性メモリ２１は、電源オフされても記憶した情報を保持することが可能に構成された記憶媒体を意図するもので、例えば、電池バックアップされたＲＡＭ等を含む概念である。
【００５０】
上述の実施形態では、リセット回路２４は、図7に示すように、電源電圧Ｖｄｄの瞬間的な低下も監視可能な電源監視回路を備えるものとしたが、図１１に示すように、電源監視機能を備えない抵抗とコンデンサ及び放電用のダイオードを備えた標準的な回路で構成するものであってもよく、何れの構成であっても、ラッチ回路２４は異常信号に基づいてリセット情報を記憶することができる。
【００５１】
異常信号を出力する異常検出部の具体的構成も上述のものに限るものではなく、ＣＰＵが介在して発生する制御対象の異常を検出するものであれば任意である。
【００５２】
尚、上述した実施形態は何れも本発明の一実施例に過ぎず、当該記載により本発明の範囲が限定されるものではなく、各部の具体的構成は本発明による作用効果を奏する範囲において適宜変更設計することができることは言うまでもない。
【図面の簡単な説明】
【００５３】
【図１】制御部の主要な機能ブロック図
【図２】複写機の外観図
【図３】制御部のブロック構成図
【図４】制御部のブロック構成図
【図５】（ａ）ＣＰＵ異常検出部のブロック構成図、（ｂ）ＣＰＵ異常検出部の動作説明図
【図６】（ａ）ヒータ異常検出部のブロック構成図、（ｂ）ヒータ異常検出部の動作説明図
【図７】（ａ）リセット回路の回路構成図、（ｂ）リセット回路の動作説明図
【図８】（ａ）イベント記憶回路の回路構成図、（ｂ）イベント記憶回路の動作説明図
【図９】イベント記憶回路のリセット情報の記憶動作を説明するフローチャート
【図１０】制御部の異常報知動作を説明するフローチャート
【図１１】リセット回路の回路構成図
【図１２】（ａ）制御装置のＣＰＵとステータスレジスタと電源投入時にリセット信号を出力するリセット回路のブロック構成図、（ｂ）制御装置のＣＰＵとステータスレジスタと電源投入時にリセット信号を出力するリセット回路のブロック構成図
【図１３】（ａ）制御装置のＣＰＵとステータスレジスタと電源投入時にリセット信号を出力するリセット回路のブロック構成図、（ｂ）制御装置のＣＰＵとステータスレジスタと電源投入時にリセット信号を出力するリセット回路のブロック構成図
【符号の説明】
【００５４】
２：制御装置
２０：ＣＰＵ
２１：不揮発性メモリ
２２：異常検出部（ＣＰＵ異常検出部）
２３：異常検出部（ヒータ異常検出部）
２４：リセット装置（リセット部）
２００：異常発生回数計数部
２０１：異常報知部
２４０：リセット回路
２４１：イベント記憶回路
２４１ａ：充放電回路
２４１ｂ：ラッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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