(57)【要約】【課題】ＥＯＰ区間からＪステート区間への変化にて、出力信号ＲＣＶと出力信号ＳＥ０を最小のスキューで出力するＵＳＢトランシーバを提供する。【解決手段】データ入力信号ＤＰ，ＤＭを入力し差動コンパレータ２は出力信号ＲＣＶを得る。さらに差動コンパレータ２の出力信号によってデータ入力信号ＤＰ，ＤＭのいずれかをセレクタ回路４は選択出力する。またデータ入力信号ＤＰ，ＤＭをＮＯＲ回路３に入力し、このＮＯＲ回路３の出力をディレイ回路５に入力する。セレクタ回路４の出力とディレイ回路５の出力をＡＮＤ回路６に入力して出力信号ＳＥ０を得る。ディレイ回路５の伝達遅延時間を適切に設定することで、出力信号ＲＣＶと出力信号ＳＥ０を最小のスキューで出力して通信品質を向上できる。【選択図】図１
2008204034.tif 000002
【特許請求の範囲】
【請求項１】
ＵＳＢケーブルの第１の信号と第２の信号の各信号線を接続するＵＳＢトランシーバであって、
前記第１の信号と前記第２の信号を入力として差動状態を出力する差動コンパレータ回路と、前記差動コンパレータ回路の出力により前記第１の信号と第２の信号のいずれかを選択して出力する第１の論理回路と、前記第１の信号と第２の信号のレベルに応じて検出信号を出力する第２の論理回路と、前記第２の論理回路の出力と接続した遅延回路と、前記第１の論理回路の出力と前記遅延回路の出力を接続した第３の論理回路とを有することを特徴とするＵＳＢトランシーバ。
【請求項２】
前記遅延回路は、入力信号の立ち上りおよび立ち下りに対して所定時間信号を遅延させることを特徴とする請求項１記載のＵＳＢトランシーバ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＵＳＢ（ユニバーサル・シリアル・バス）デバイス用のインターフェースに係り、シングルエンド・ゼロ（ＳＥ０）出力と差動コンパレータ（ＲＣＶ）出力を最小のスキュー（タイミングずれ）でコントローラ側に出力するＵＳＢトランシーバに関するものである。
【背景技術】
【０００２】
従来のＵＳＢトランシーバには、例えば特許文献１に記載のようなものがあり、ＵＳＢデバイス・モード・インターフェースの１つの実施形態を示す部分回路を図３に示す。図３において、１ａ，１ｂは入力端子であり、それぞれＵＳＢケーブルから搬送される差動信号のデータ入力信号ＤＰ，ＤＭを入力される。差動コンパレータ２とＮＯＲ回路３はいずれもデータ入力信号ＤＰ，ＤＭを入力され、差動コンパレータ２は信号ＲＣＶを出力し、ＮＯＲ回路３は信号ＳＥ０を出力する。
【０００３】
代表的な従来技術のＵＳＢデバイス・モード・インターフェースの受信モードにおいては、ＵＳＢケーブルによって搬送される差動信号でデータ入力信号ＤＰ，ＤＭがインターフェースによって受信されているか（出力信号ＲＣＶがハイ）、あるいは受信されていないか（出力信号ＲＣＶがロー）を示す論理出力ＲＣＶを提供する。出力信号ＲＣＶの他に、データ入力信号ＤＰ，ＤＭはＮＯＲ回路３に入力される。ＮＯＲ回路３の出力信号ＳＥ０は、データ入力信号ＤＰ，ＤＭが両方ともローである場合にハイであり、一方、差動入力信号の他の組み合わせはすべて出力信号ＳＥ０をローにする。したがって、このインターフェースはＵＳＢ規格のこの部分におけるデバイスに関する状態の存在を測定することができる。
【０００４】
フルスピード（１２Ｍｂｐｓ）通信の場合、各ステート区間は図４のように定義されている。Ｋステート区間はデータ入力信号のＤＰがローで、ＤＭがハイの状態であり、Ｊステート区間はデータ入力信号のＤＰがハイで、ＤＭがローの状態、ＥＯＰ区間はデータ入力信号のＤＰとＤＭが共にローの状態であり、エラー時は図示しないがデータ入力信号のＤＰとＤＭが共にハイ状態を示す。
【特許文献１】特開２００１−３０６１９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、このような従来のＵＳＢトランシーバの回路構成では、図４に示すように、ＥＯＰ区間からＪステート区間に変化するとき、差動コンパレータ２およびＮＯＲ回路３の伝達遅延時間差（Ｔ３１−Ｔ３）により、出力信号ＳＥ０の端子は時刻Ｔ３においてハイからローに変化し、出力信号ＲＣＶの端子は時刻Ｔ３１においてローからハイに変化するためスキューが発生し、通信エラーの原因となるという問題点を有していた。
【０００６】
本発明は前記従来の問題点を解決するものであり、ＥＯＰ区間からＪステート区間への変化において、出力信号ＲＣＶと出力信号ＳＥ０を最小のスキューで出力することができるＵＳＢトランシーバを提供することを目的とする。
【課題を解決するための手段】
【０００７】
前記の目的を達成するために、本発明に係るＵＳＢトランシーバは、ＵＳＢケーブルの第１の信号と第２の信号の各信号線を接続するＵＳＢトランシーバであって、第１の信号と第２の信号を入力とし差動状態を出力する差動コンパレータ回路と、差動コンパレータ回路の出力により第１の信号と第２の信号のいずれかを選択して出力する第１の論理回路と、第１の信号と第２の信号のレベルに応じて検出信号を出力する第２の論理回路と、第２の論理回路の出力と接続した遅延回路と、第１の論理回路の出力と遅延回路の出力を接続した第３の論理回路とを有すること、さらに、遅延回路は、入力信号の立ち上りおよび立ち下りに対して所定時間信号を遅延させることを特徴とする。
【０００８】
前記構成によれば、第１，第２の信号（ＤＰ，ＤＭ）を入力する差動コンパレータ回路の出力変化により、第１の論理回路（セレクタ回路４）で信号（ＤＰ，ＤＭ）のいずれかを選択した出力と、信号（ＤＰ，ＤＭ）を第２の論理回路（ＮＯＲ回路３）および遅延回路（ディレイ回路５）を介した出力とを第３の論理回路（ＡＮＤ回路６）に入力して得ることにより出力信号（ＳＥ０）が変化するため、差動コンパレータ回路の出力信号（ＲＣＶ）と第３の論理回路の出力信号（ＳＥ０）を最小のスキューにより出力でき、通信エラーのないＵＳＢトランシーバを得ることができる。
【発明の効果】
【０００９】
本発明によれば、ＵＳＢトランシーバの区間がＫステート，ＥＯＰ，Ｊステートと変化する場合、特にＥＯＰ区間からＪステート区間の変化において、差動コンパレータの出力変化によって出力信号ＳＥ０の出力が変化するため、出力信号ＲＣＶと出力信号ＳＥ０を最小のスキューにより出力でき、従って、通信エラーがなくなり、通信品質を向上させることができるという効果を奏する。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照して本発明における実施の形態を詳細に説明する。
【００１１】
図１（ａ）は本発明の実施形態におけるＵＳＢトランシーバを示す回路構成図である。図１（ａ）において１ａ，１ｂは入力端子であり、それぞれＵＳＢケーブルから搬送される差動信号のデータ入力信号ＤＰ，ＤＭが入力される。データ入力信号ＤＰ，ＤＭは、差動コンパレータ２に接続されるとともに、ＮＯＲ回路３およびセレクタ回路４に入力されている。さらに、差動コンパレータ２の出力信号ＲＣＶは、セレクタ回路４においてデータ入力信号ＤＰ，ＤＭのどちらかを選択する。
【００１２】
セレクタ回路４は選択された信号を反転して出力し、その出力信号はＡＮＤ回路６に入力される。また、ＮＯＲ回路３の出力信号は、ディレイ回路５を介して、その出力信号はＡＮＤ回路６に入力され、ＡＮＤ回路６は出力信号ＳＥ０（シングルエンド・ゼロ）を出力する。
【００１３】
ここで、図１（ｂ）にセレクタ回路４の具体例を示す。図１（ｂ）に示されているセレクタ回路４はインバータ回路１０，１３、ＮＡＮＤ回路１１，１４、ＮＯＲ回路１２で構成されており、図１（ａ）におけるデータ入力信号ＤＰ，ＤＭ、差動コンパレータ２の出力信号ＲＣＶがそれぞれインバータ回路１０、ＮＯＲ回路１２、ＮＡＮＤ回路１１およびＮＯＲ回路１２に入力されＮＡＮＤ回路１４が出力となっている。差動コンパレータ２の出力信号ＲＣＶがデータ入力信号ＤＰ，ＤＭのどちらかを選択する選択信号であり、差動コンパレータ２の出力信号ＲＣＶがハイの場合はデータ入力信号ＤＰがＮＡＮＤ回路１４から反転して出力され、差動コンパレータ２の出力信号ＲＣＶがローの場合はデータ入力信号ＤＭがＮＡＮＤ回路１４から反転して出力される。
【００１４】
以上のように構成された本実施形態において、図２を用いてその動作について説明をする。図２において、Ｔ１からＴ２までの時間がＫステート区間、Ｔ２からＴ３までの時間がＥＯＰ区間、Ｔ３からＴ４までの時間がＪステート区間である。データ入力信号ＤＰはＫステート区間およびＥＯＰ区間のＴ１からＴ３でローであり、Ｔ３以降ハイとなる。一方、データ入力信号ＤＭは、Ｋステート区間Ｔ１からＴ２でハイであり、Ｔ２以降ローとなる。差動コンパレータ２の出力信号ＲＣＶはＤＰ，ＤＭのデータ入力信号に対して、回路遅延時間（Ｔ２１−Ｔ２＝Ｔ３１−Ｔ３）を有する。
【００１５】
差動コンパレータ２は、Ｋステート区間からＥＯＰ区間でデータ入力信号ＤＭがハイからローに変化しても回路遅延時間後のＴ２１でも出力信号ＲＣＶはローのままである。一方、ＥＯＰ区間からＪステート区間でデータ入力信号ＤＰがローからハイに変化したとき、差動コンパレータ２の出力信号ＲＣＶは回路遅延時間後のＴ３１でハイとなる。
【００１６】
ＮＯＲ回路３は、ＤＰ，ＤＭの２つのデータ入力信号を入力しているため、Ｋステート区間Ｔ１からＴ２まではローを出力、ＥＯＰ区間Ｔ２からＴ３まではハイを出力、Ｊステート区間Ｔ３からＴ４ではローを出力する。また、ディレイ回路５に入力されたＮＯＲ回路３の出力信号は、Ｔ２２−Ｔ２（＝Ｔ３２―Ｔ３）の遅延時間をもってＡＮＤ回路６に入力される。
【００１７】
セレクタ回路４は、差動コンパレータ２の出力信号ＲＣＶがハイの場合はデータ入力信号ＤＰの反転信号、出力信号ＲＣＶがローの場合はデータ入力信号ＤＭの反転信号を出力する。Ｋステート区間からＥＯＰ区間後のＴ３１までは、差動コンパレータ２の出力信号ＲＣＶがローであるため、セレクタ回路４はデータ入力信号ＤＭの反転信号を出力する。このためセレクタ回路４は、Ｔ１からＴ２の区間ではロー、Ｔ２からＴ３１の区間ではハイを出力する。
【００１８】
次に、ＥＯＰ区間からＪステート区間へ移行するときに、データ入力信号ＤＭはローのままであるが、データ入力信号ＤＰはローからハイへと変化をするため、出力信号ＲＣＶは回路遅延時間後のＴ３１にローからハイへと変化をする。そのため、セレクタ回路４はＴ３１でデータ入力信号ＤＰの反転信号を出力するためローとなる。
【００１９】
出力信号ＳＥ０は、ディレイ回路５の出力信号とセレクタ回路４の出力信号の論理積をとるＡＮＤ回路６の出力信号であり、Ｋステート区間Ｔ１からＴ２とＴ２からＴ２２の間はロー、Ｔ２２からＴ３１の間はハイ、Ｔ３１からＴ４ではローとなる。
【００２０】
このように、ＥＯＰ区間からＪステート区間へ移行する時刻Ｔ３で、出力信号ＲＣＶはローであるので、データ入力信号ＤＰはローからハイに変化するがセレクタ回路４はデータ入力信号ＤＭを選択したままである。またデータ入力信号ＤＭはローのままなのでセレクタ回路４の出力はハイを保持する。時刻Ｔ３１で出力信号ＲＣＶがローからハイに変化するとセレクタ回路４はデータ入力信号ＤＰを選択するのでセレクタ回路４の出力はローに変化する。したがって、出力信号ＲＣＶが切り替わるタイミングの時刻Ｔ３１で出力信号ＳＥ０は、ハイからローに切り替わる。
【００２１】
以上のように、本実施形態のＵＳＢトランシーバは、区間がＫステート，ＥＯＰ，Ｊステートと変化する場合、特にＥＯＰ区間からＪステート区間の変化において、差動コンパレータ２の出力信号ＲＶＣの変化によって出力信号ＳＥ０が変化するため、出力信号ＲＣＶと出力信号ＳＥ０を最小のスキューで出力することができる。
【産業上の利用可能性】
【００２２】
本発明に係るＵＳＢトランシーバは、ＥＯＰ区間からＪステート区間の変化において、差動コンパレータの出力変化で出力信号ＳＥ０が変化するため、出力信号ＲＣＶと出力信号ＳＥ０を最小のスキューで出力することが可能となり、通信エラーのない品質を向上した通信ができ、フルスピード通信を行うＵＳＢトランシーバに有用である。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施形態におけるＵＳＢトランシーバの（ａ）は回路構成図、（ｂ）はセレクタ回路の具体例を示す図
【図２】本実施形態におけるＵＳＢトランシーバの動作波形図
【図３】従来のＵＳＢトランシーバを示す回路構成図
【図４】従来のＵＳＢトランシーバの動作波形図
【符号の説明】
【００２４】
１ａ，１ｂ  入力端子
２  差動コンパレータ
３，１２  ＮＯＲ回路
４  セレクタ回路
５  ディレイ回路
６  ＡＮＤ回路
１０，１３  インバータ回路
１１，１４  ＮＡＮＤ回路
【図１】
2008204034.tif 000003
【図２】
2008204034.tif 000004
【図３】
2008204034.tif 000005
【図４】
2008204034.tif 000006