(57)【要約】【課題】応力膜（引張応力膜、圧縮応力膜）の膜厚をコンタクトホールの加工を阻害しない範囲で大きくして、チャネル領域に加える歪みを大きくでき、キャリア移動度の高いトランジスタを得る。キャリアトラップによるトランジスタ特性の劣化を回避する。【解決手段】半導体基板と、ゲート電極と、ゲート絶縁膜と、ＬＤＤ構造のソース／ドレイン領域と、ソース／ドレイン領域上及びゲート電極の側面上に設けられた絶縁膜Ａと、絶縁膜Ａ上に設けられた応力膜と、ゲート電極の側面上に設けられた応力膜と接しないように絶縁膜Ａ及び応力膜内を貫通してソース／ドレイン領域に到達するコンタクトプラグと、を有するＭＯＳＦＥＴを備えたことを特徴とする半導体装置。【選択図】図１
2008192683.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた第１ゲート電極と、
前記半導体基板と第１ゲート電極間に設けられたゲート絶縁膜と、
前記半導体基板内の、前記第１ゲート電極を挟んだ両側に設けられたＬＤＤ構造の第１ソース／ドレイン領域と、
前記第１ソース／ドレイン領域上及び第１ゲート電極の側面上に設けられた絶縁膜Ａと、
前記絶縁膜Ａ上に設けられた、引張応力を有する引張応力膜と、
前記第１ゲート電極の側面上に設けられた引張応力膜と接しないように前記絶縁膜Ａ及び引張応力膜内を貫通して、第１ソース／ドレイン領域に到達するコンタクトプラグと、
を有するｎ型ＭＯＳＦＥＴを備えたことを特徴とする半導体装置。
【請求項２】
前記引張応力膜が、シリコン窒化膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記引張応力膜の厚さが、５０ｎｍ以上であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
半導体基板と、
前記半導体基板上に設けられた第２ゲート電極と、
前記半導体基板と第２ゲート電極間に設けられたゲート絶縁膜と、
前記半導体基板内の、前記第２ゲート電極を挟んだ両側に設けられたＬＤＤ構造の第２ソース／ドレイン領域と、
前記第２ソース／ドレイン領域上及び第２ゲート電極の側面上に設けられた絶縁膜Ａと、
前記絶縁膜Ａ上に設けられた、圧縮応力を有する圧縮応力膜と、
前記第２ゲート電極の側面上に設けられた圧縮応力膜と接しないように前記絶縁膜Ａ及び圧縮応力膜内を貫通して、第２ソース／ドレイン領域に到達するコンタクトプラグと、
を有するｐ型ＭＯＳＦＥＴを備えたことを特徴とする半導体装置。
【請求項５】
前記圧縮応力膜が、シリコン窒化膜又はシリコン窒化膜とシリコン酸化膜の積層膜であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記圧縮応力膜の厚さが、５０ｎｍ以上であることを特徴とする請求項４又は５に記載の半導体装置。
【請求項７】
請求項１〜３の何れか１項に記載の半導体装置と、
請求項４〜６の何れか１項に記載の半導体装置と、
を有することを特徴とする半導体装置。
【請求項８】
ｐ型領域から構成される半導体基板を準備する工程と、
前記半導体基板上に順に、絶縁膜、ゲート電極材料及びマスク材料を堆積させる工程と、
前記絶縁膜、ゲート電極材料及びマスク材料をパターニングすることによって、ゲート絶縁膜、第１ゲート電極及びマスクＡを設ける工程と、
前記マスクＡをマスクに用いて、前記半導体基板内にｎ型の不純物を注入する工程と、
前記半導体基板の表面上及び第１ゲート電極の側面上に絶縁膜Ａを設ける工程と、
前記第１ゲート電極の両側面上に第１ダミーゲートサイドウォールを設ける工程と、
前記マスクＡ及び第１ダミーゲートサイドウォールをマスクに用いて前記半導体基板内にｎ型の不純物を注入することによりＬＤＤ構造の第１ソース／ドレイン領域を形成する工程と、
前記第１ダミーゲートサイドウォールを除去する工程と、
全面に、引張応力を有する引張応力膜を堆積させる工程と、
全面に層間絶縁膜を堆積させる工程と、
前記第１ゲート電極の側面上に設けられた引張応力膜と接しないように前記層間絶縁膜、絶縁膜Ａ及び引張応力膜内を貫通して、第１ソース／ドレイン領域に到達するコンタクトプラグを形成する工程と、
を有することを特徴とするｎ型ＭＯＳＦＥＴを備えた半導体装置の製造方法。
【請求項９】
ｎ型領域から構成される半導体基板を準備する工程と、
前記半導体基板上に順に、絶縁膜、ゲート電極材料及びマスク材料を堆積させる工程と、
前記絶縁膜、ゲート電極材料及びマスク材料をパターニングすることによって、ゲート絶縁膜、第２ゲート電極及びマスクＢを設ける工程と、
前記マスクＢをマスクに用いて、前記半導体基板内にｐ型の不純物を注入する工程と、
前記半導体基板の表面上及び第２ゲート電極の側面上に絶縁膜Ａを設ける工程と、
前記第２ゲート電極の両側面上に第２ダミーゲートサイドウォールを設ける工程と、
前記マスクＢ及び第２ダミーゲートサイドウォールをマスクに用いて前記半導体基板内にｐ型の不純物を注入することによりＬＤＤ構造の第２ソース／ドレイン領域を形成する工程と、
前記第２ダミーゲートサイドウォールを除去する工程と、
全面に、圧縮応力を有する圧縮応力膜を堆積させる工程と、
全面に層間絶縁膜を堆積させる工程と、
前記第２ゲート電極の側面上に設けられた圧縮応力膜と接しないように前記層間絶縁膜、絶縁膜Ａ及び圧縮応力膜内を貫通して、第２ソース／ドレイン領域に到達するコンタクトプラグを形成する工程と、
を有することを特徴とするｐ型ＭＯＳＦＥＴを備えた半導体装置の製造方法。
【請求項１０】
ｎ型領域と、素子分離領域を介して前記ｎ型領域と素子分離されたｐ型領域とを有する半導体基板を準備する工程と、
前記半導体基板のｎ型領域及びｐ型領域上に順に、絶縁膜、ゲート電極材料及びマスク材料を堆積させる工程と、
前記絶縁膜、ゲート電極材料及びマスク材料をパターニングすることによって、前記ｐ型領域上にゲート絶縁膜、第１ゲート電極及びマスクＡ、前記ｎ型領域上にゲート絶縁膜、第２ゲート電極及びマスクＢをそれぞれ設ける工程と、
前記ｎ型領域上にマスクＣを設ける工程と、
前記マスクＡ及びＣをマスクに用いて、前記ｐ型領域内にｎ型の不純物を注入する工程と、
前記ｐ型領域の表面上及び第１ゲート電極の側面上に絶縁膜Ａを設ける工程と、
前記第１ゲート電極の両側面上に第１ダミーゲートサイドウォールを設ける工程と、
前記マスクＡ及びＣ並びに第１ダミーゲートサイドウォールをマスクに用いて、前記ｐ型領域内にｎ型の不純物を注入することによりＬＤＤ構造の第１ソース／ドレイン領域を形成する工程と、
前記第１ダミーゲートサイドウォールを除去する工程と、
前記ｐ型領域上及び第１ゲート電極の側面上に設けた絶縁膜Ａ上に、引張応力を有する引張応力膜を堆積させる工程と、
前記マスクＣを除去する工程と、
前記ｐ型領域上にマスクＤを設ける工程と、
前記マスクＢ及びＤをマスクに用いて、前記ｎ型領域内にｐ型の不純物を注入する工程と、
前記ｎ型領域の表面上及び第２ゲート電極の側面上に絶縁膜Ａを設ける工程と、
前記第２ゲート電極の両側面上に第２ダミーゲートサイドウォールを設ける工程と、
前記マスクＢ及びＤ並びに第２ダミーゲートサイドウォールをマスクに用いて、前記ｎ型領域内にｐ型の不純物を注入することによりＬＤＤ構造の第２ソース／ドレイン領域を形成する工程と、
前記第２ダミーゲートサイドウォールを除去する工程と、
前記ｎ型領域上及び第２ゲート電極の側面上に設けた絶縁膜Ａ上に、圧縮応力を有する圧縮応力膜を堆積させる工程と、
前記マスクＤを除去する工程と、
全面に層間絶縁膜を堆積させる工程と、
前記第１ゲート電極の側面上に設けられた引張応力膜と接しないように前記層間絶縁膜、絶縁膜Ａ及び引張応力膜内を貫通して第１ソース／ドレイン領域に到達するコンタクトプラグと、前記第２ゲート電極の側面上に設けられた圧縮応力膜と接しないように前記層間絶縁膜、絶縁膜Ａ及び圧縮応力膜内を貫通して第２ソース／ドレイン領域に到達するコンタクトプラグと、を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項１１】
前記引張応力膜が、シリコン窒化膜であることを特徴とする請求項８又は１０に記載の半導体装置の製造方法。
【請求項１２】
前記引張応力膜の厚さが、５０ｎｍ以上であることを特徴とする請求項８又は１０に記載の半導体装置の製造方法。
【請求項１３】
前記圧縮応力膜が、シリコン窒化膜又はシリコン窒化膜とシリコン酸化膜の積層膜であることを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
【請求項１４】
前記圧縮応力膜の厚さが、５０ｎｍ以上であることを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲートサイドウォールを有さず、ソース／ドレイン領域上のコンタクトプラグが設けられた以外の部分が応力膜（引張応力膜、圧縮応力膜）で覆われたｎ型ＭＯＳＥＴ、ｐ型ＭＯＳＦＥＴ及びこれら両ＭＯＳＦＥＴを備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来から、シリコン基板上に作成されたＭＯＳＦＥＴにおいて、チャネル領域に歪みを加えることでキャリア移動度が向上することが知られている。ｎ型ＭＯＳＦＥＴ（以下、「ｎＭＯＳ」と記載する場合がある）に対しては引張方向（基板、すなわちチャネル領域が凹状に撓むように）、ｐ型ＭＯＳＦＥＴ（以下、「ｐＭＯＳ」と記載する場合がある）に対しては圧縮方向（基板、すなわちチャネル領域が凸状に撓むように）に歪みを加えることで、ｎＭＯＳ中の電子及びｐＭＯＳ中の正孔の移動度をそれぞれ上げることができる。ここで、ｎＭＯＳ、ｐＭＯＳの歪みの導入方法としては様々なものが考えられている。中でもソース／ドレイン領域の形成後にストレス性シリコン窒化膜を堆積し、ソース・ドレイン領域に歪みを加えることでチャネル領域に歪みを導入する方法は、従来のプロセスから大きな変更なく導入できるため、近年、注目されている。
【０００３】
特許文献１には、コンタクトホール開口の際のストッパー膜として窒化珪素膜を用い、この窒化珪素膜に強い引張応力を持たせることでチャネル領域を歪ませ電子の移動度を向上させたｎＭＯＳが提案されている。また、特許文献２には、ｎＭＯＳは引張応力を有する窒化珪素膜で、ｐＭＯＳは圧縮応力を有する窒化珪素膜で覆い、両キャリアの移動度を向上させてｎＭＯＳとｐＭＯＳの両方のＭＯＳＦＥＴの性能を向上させたものが提案されている。
【０００４】
一方で、近年のＭＯＳトランジスタはドレイン端における電界緩和のため、主に以下の工程により、Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ（ＬＤＤ）構造にすることが一般的である。
・半導体基板内に比較的、低濃度のイオン注入を行う。
・数１０ｎｍ程度のシリコン窒化膜又はシリコン酸化膜を堆積後、エッチバックをすることによりオフセットスペーサ（ゲートサイドウォール）を形成する。
・半導体基板内に高濃度のイオン注入によりソース・ドレイン領域を形成する。
【０００５】
上記のような工程により製造されたＬＤＤ構造は、ゲート電極近傍の低濃度の不純物を浅い領域に注入した低濃度不純物拡散層と、より高濃度の不純物を深い領域まで注入した高濃度不純物拡散層とから構成される。
【特許文献１】特開２００２−１９８３６８号公報
【特許文献２】特開２００３−８６７０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記特許文献１及び２のように、ＬＤＤ構造とストレス性シリコン窒化膜を両立させるためには、ソース／ドレイン領域へ注入するためのオフセットスペーサ形成後にストレス性シリコン窒化膜を堆積する必要がある。
【０００７】
図２は、従来のストレス性窒化膜を備えたＭＯＳＦＥＴを表したものである。図２（ｂ）で表されるように、オフセットスペーサ（ゲートサイドウォール）の幅とストレス性シリコン窒化膜の膜厚の和がゲート電極側面からソース／ドレイン領域のコンタクトホールまでの距離よりも大きい場合、オフセットスペーサとコンタクトホールとが重なることとなってしまう。このため、ストレス性シリコン窒化膜のゲート電極側面上に形成された部分が、コンタクトホールの加工を困難にしていた。
【０００８】
一方、このような加工の困難性を避けるため、図２（ａ）で表されるようにオフセットスペーサの幅とストレス性シリコン窒化膜の膜厚の和を、デザインルールで決定されるゲート電極側面からソース／ドレイン領域のコンタクトホールまでの距離よりも小さくすることが考えられる。しかしながら、このような場合、ストレス性シリコン窒化膜の膜厚が小さくなり、チャネル領域への歪み印加の効果が小さくなって、キャリア移動度を向上させる効果が小さくなってしまうという問題があった。
【０００９】
本発明は以上のような状況に鑑みてなされたものであり、オフセットスペーサ（ゲートサイドウォール）を設けないことによって、ソース／ドレイン領域上のコンタクトホールを設けた部分以外に膜厚の厚い応力膜（引張応力膜、圧縮応力膜）を設けることを目的とする。この結果、チャネル領域に大きな応力を負荷して歪ませ、高い移動度を有するＭＯＳＦＥＴを実現することを目的とする。更に、応力膜と、ゲート電極側面及びソース／ドレイン領との間に、絶縁膜を設けることによってキャリアトラップによるトランジスタ特性の劣化を回避することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題は以下の構成を有することにより、解決することができる。
１．半導体基板と、
前記半導体基板上に設けられた第１ゲート電極と、
前記半導体基板と第１ゲート電極間に設けられたゲート絶縁膜と、
前記半導体基板内の、前記第１ゲート電極を挟んだ両側に設けられたＬＤＤ構造の第１ソース／ドレイン領域と、
前記第１ソース／ドレイン領域上及び第１ゲート電極の側面上に設けられた絶縁膜Ａと、
前記絶縁膜Ａ上に設けられた、引張応力を有する引張応力膜と、
前記第１ゲート電極の側面上に設けられた引張応力膜と接しないように前記絶縁膜Ａ及び引張応力膜内を貫通して、第１ソース／ドレイン領域に到達するコンタクトプラグと、
を有するｎ型ＭＯＳＦＥＴを備えたことを特徴とする半導体装置。
【００１１】
２．前記引張応力膜が、シリコン窒化膜であることを特徴とする上記１に記載の半導体装置。
３．前記引張応力膜の厚さが、５０ｎｍ以上であることを特徴とする上記１又は２に記載の半導体装置。
【００１２】
４．半導体基板と、
前記半導体基板上に設けられた第２ゲート電極と、
前記半導体基板と第２ゲート電極間に設けられたゲート絶縁膜と、
前記半導体基板内の、前記第２ゲート電極を挟んだ両側に設けられたＬＤＤ構造の第２ソース／ドレイン領域と、
前記第２ソース／ドレイン領域上及び第２ゲート電極の側面上に設けられた絶縁膜Ａと、
前記絶縁膜Ａ上に設けられた、圧縮応力を有する圧縮応力膜と、
前記第２ゲート電極の側面上に設けられた圧縮応力膜と接しないように前記絶縁膜Ａ及び圧縮応力膜内を貫通して、第２ソース／ドレイン領域に到達するコンタクトプラグと、
を有するｐ型ＭＯＳＦＥＴを備えたことを特徴とする半導体装置。
【００１３】
５．前記圧縮応力膜が、シリコン窒化膜又はシリコン窒化膜とシリコン酸化膜の積層膜であることを特徴とする上記４に記載の半導体装置。
６．前記圧縮応力膜の厚さが、５０ｎｍ以上であることを特徴とする上記４又は５に記載の半導体装置。
【００１４】
７．上記１〜３の何れか１項に記載の半導体装置と、
上記４〜６の何れか１項に記載の半導体装置と、
を有することを特徴とする半導体装置。
【００１５】
８．ｐ型領域から構成される半導体基板を準備する工程と、
前記半導体基板上に順に、絶縁膜、ゲート電極材料及びマスク材料を堆積させる工程と、
前記絶縁膜、ゲート電極材料及びマスク材料をパターニングすることによって、ゲート絶縁膜、第１ゲート電極及びマスクＡを設ける工程と、
前記マスクＡをマスクに用いて、前記半導体基板内にｎ型の不純物を注入する工程と、
前記半導体基板の表面上及び第１ゲート電極の側面上に絶縁膜Ａを設ける工程と、
前記第１ゲート電極の両側面上に第１ダミーゲートサイドウォールを設ける工程と、
前記マスクＡ及び第１ダミーゲートサイドウォールをマスクに用いて前記半導体基板内にｎ型の不純物を注入することによりＬＤＤ構造の第１ソース／ドレイン領域を形成する工程と、
前記第１ダミーゲートサイドウォールを除去する工程と、
全面に、引張応力を有する引張応力膜を堆積させる工程と、
全面に層間絶縁膜を堆積させる工程と、
前記第１ゲート電極の側面上に設けられた引張応力膜と接しないように前記層間絶縁膜、絶縁膜Ａ及び引張応力膜内を貫通して、第１ソース／ドレイン領域に到達するコンタクトプラグを形成する工程と、
を有することを特徴とするｎ型ＭＯＳＦＥＴを備えた半導体装置の製造方法。
【００１６】
９．ｎ型領域から構成される半導体基板を準備する工程と、
前記半導体基板上に順に、絶縁膜、ゲート電極材料及びマスク材料を堆積させる工程と、
前記絶縁膜、ゲート電極材料及びマスク材料をパターニングすることによって、ゲート絶縁膜、第２ゲート電極及びマスクＢを設ける工程と、
前記マスクＢをマスクに用いて、前記半導体基板内にｐ型の不純物を注入する工程と、
前記半導体基板の表面上及び第２ゲート電極の側面上に絶縁膜Ａを設ける工程と、
前記第２ゲート電極の両側面上に第２ダミーゲートサイドウォールを設ける工程と、
前記マスクＢ及び第２ダミーゲートサイドウォールをマスクに用いて前記半導体基板内にｐ型の不純物を注入することによりＬＤＤ構造の第２ソース／ドレイン領域を形成する工程と、
前記第２ダミーゲートサイドウォールを除去する工程と、
全面に、圧縮応力を有する圧縮応力膜を堆積させる工程と、
全面に層間絶縁膜を堆積させる工程と、
前記第２ゲート電極の側面上に設けられた圧縮応力膜と接しないように前記層間絶縁膜、絶縁膜Ａ及び圧縮応力膜内を貫通して、第２ソース／ドレイン領域に到達するコンタクトプラグを形成する工程と、
を有することを特徴とするｐ型ＭＯＳＦＥＴを備えた半導体装置の製造方法。
【００１７】
１０．ｎ型領域と、素子分離領域を介して前記ｎ型領域と素子分離されたｐ型領域とを有する半導体基板を準備する工程と、
前記半導体基板のｎ型領域及びｐ型領域上に順に、絶縁膜、ゲート電極材料及びマスク材料を堆積させる工程と、
前記絶縁膜、ゲート電極材料及びマスク材料をパターニングすることによって、前記ｐ型領域上にゲート絶縁膜、第１ゲート電極及びマスクＡ、前記ｎ型領域上にゲート絶縁膜、第２ゲート電極及びマスクＢをそれぞれ設ける工程と、
前記ｎ型領域上にマスクＣを設ける工程と、
前記マスクＡ及びＣをマスクに用いて、前記ｐ型領域内にｎ型の不純物を注入する工程と、
前記ｐ型領域の表面上及び第１ゲート電極の側面上に絶縁膜Ａを設ける工程と、
前記第１ゲート電極の両側面上に第１ダミーゲートサイドウォールを設ける工程と、
前記マスクＡ及びＣ並びに第１ダミーゲートサイドウォールをマスクに用いて、前記ｐ型領域内にｎ型の不純物を注入することによりＬＤＤ構造の第１ソース／ドレイン領域を形成する工程と、
前記第１ダミーゲートサイドウォールを除去する工程と、
前記ｐ型領域上及び第１ゲート電極の側面上に設けた絶縁膜Ａ上に、引張応力を有する引張応力膜を堆積させる工程と、
前記マスクＣを除去する工程と、
前記ｐ型領域上にマスクＤを設ける工程と、
前記マスクＢ及びＤをマスクに用いて、前記ｎ型領域内にｐ型の不純物を注入する工程と、
前記ｎ型領域の表面上及び第２ゲート電極の側面上に絶縁膜Ａを設ける工程と、
前記第２ゲート電極の両側面上に第２ダミーゲートサイドウォールを設ける工程と、
前記マスクＢ及びＤ並びに第２ダミーゲートサイドウォールをマスクに用いて、前記ｎ型領域内にｐ型の不純物を注入することによりＬＤＤ構造の第２ソース／ドレイン領域を形成する工程と、
前記第２ダミーゲートサイドウォールを除去する工程と、
前記ｎ型領域上及び第２ゲート電極の側面上に設けた絶縁膜Ａ上に、圧縮応力を有する圧縮応力膜を堆積させる工程と、
前記マスクＤを除去する工程と、
全面に層間絶縁膜を堆積させる工程と、
前記第１ゲート電極の側面上に設けられた引張応力膜と接しないように前記層間絶縁膜、絶縁膜Ａ及び引張応力膜内を貫通して第１ソース／ドレイン領域に到達するコンタクトプラグと、前記第２ゲート電極の側面上に設けられた圧縮応力膜と接しないように前記層間絶縁膜、絶縁膜Ａ及び圧縮応力膜内を貫通して第２ソース／ドレイン領域に到達するコンタクトプラグと、を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００１８】
１１．前記引張応力膜が、シリコン窒化膜であることを特徴とする上記８又は１０に記載の半導体装置の製造方法。
１２．前記引張応力膜の厚さが、５０ｎｍ以上であることを特徴とする上記８又は１０に記載の半導体装置の製造方法。
【００１９】
１３．前記圧縮応力膜が、シリコン窒化膜又はシリコン窒化膜とシリコン酸化膜の積層膜であることを特徴とする上記９又は１０に記載の半導体装置の製造方法。
１４．前記圧縮応力膜の厚さが、５０ｎｍ以上であることを特徴とする上記９又は１０に記載の半導体装置の製造方法。
【００２０】
なお、第１ゲート電極の側面とは、第１ゲート電極の外表面のうち第１ソース／ドレイン領域側に対向する面のことを表す。同様にして、第２ゲート電極の側面とは、第２ゲート電極の外表面のうち第２ソース／ドレイン領域側に対向する面のことを表す。典型的には、この側面はゲート電極が直方体状の形状のとき、半導体基板に対して垂直な面となる。
【発明の効果】
【００２１】
本発明の第１の効果は、応力膜（引張応力膜、圧縮応力膜）の膜厚をコンタクトホールの加工を阻害しない範囲で大きくすることができることである。詳しくは、ソース／ドレイン領域の対向方向のゲート電極側面からコンタクトホールまでの距離から、応力膜の膜厚とコンタクトホールのフォトリソグラフィー時の重ね合わせマージンを引いた分だけの値を、応力膜の最大膜厚とすることができる。このため、チャネル領域に加える歪みを大きくでき、キャリア移動度の高いトランジスタを得ることができる。
本発明の第２の効果は、応力膜とシリコン基板及びゲート電極側面間に絶縁膜が設けられており、応力膜が直接、シリコン基板及びゲート電極側面に触れない構造となっているため、キャリアトラップによるトランジスタ特性の劣化を回避することができることである。
【発明を実施するための最良の形態】
【００２２】
１．半導体装置
本発明の半導体装置は、ｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴ又はｎＭＯＳＦＥＴとｐＭＯＳＦＥＴの両方を備える。以下、各実施形態について説明する。
【００２３】
（ｎ型ＭＯＳＦＥＴを備えた半導体装置）
本発明のｎＭＯＳ（ｎチャネル型ＭＯＳＦＥＴ）は、ｐ型領域（ｐ型ウェル；ｐ型半導体領域）から構成される半導体基板と、半導体基板上に設けられた第１ゲート電極と、半導体基板と第１ゲート電極間に設けられたゲート絶縁膜とを有する。また、半導体基板内の第１ゲート電極を挟んだ両側には、ｎ型不純物が注入されたＬＤＤ構造の第１ソース／ドレイン領域が設けられている。このＬＤＤ構造は、ゲート電極近傍の低濃度の不純物を浅い領域に注入した低濃度不純物拡散層（Ｎ型領域）と、より高濃度の不純物を深い領域まで注入した高濃度不純物拡散層（Ｎ+領域）とから構成されている。
【００２４】
本発明のｎＭＯＳではゲート電極の両側面（すなわち、第１ソース／ドレイン領域を構成する低濃度不純物拡散層上）にゲートサイドウォールが設けられておらず、この第１ゲート電極の側面上及び第１ソース／ドレイン領域上に、絶縁膜Ａを介して引張応力を有する引張応力膜が設けられている。また、この引張応力膜と、第１ゲート電極の側面及び第１ソース／ドレイン領域との間には絶縁膜Ａが設けられているため、キャリアトラップによるトランジスタ特性の劣化を回避することができる。更に、第１ゲート電極の側面上に設けられた引張応力膜と接しないように（上方から見た場合に引張応力膜とコンタクトプラグが重ならないように）、層間絶縁膜、絶縁膜Ａ及び引張応力膜内を貫通して、第１ソース／ドレイン領域に到達するコンタクトプラグが設けられている。これによって、チャネル領域に加える歪みを大きくでき、キャリア移動度の高いｎＭＯＳを得ることができる。
【００２５】
図１は、本発明のｎＭＯＳの一例を示したものである。図１のｎＭＯＳでは低濃度不純物拡散層形成のためのイオン注入時に利用したオフセットスペーサが除去されている。このため、第１ゲート電極１０４の側面には絶縁膜Ａ（シリコン酸化膜１０６、シリコン窒化膜１０８）を介してストレス性シリコン窒化膜（引張応力膜）１１０が形成されている。また、ストレス性シリコン窒化膜１１０の膜厚は、第１ゲート電極１０４の側面から第１ソース／ドレイン領域上のコンタクトホール１１２までの距離にほぼ相当する。更に、シリコン基板１０１表面上には、シリコン酸化膜１０６、シリコン窒化膜１０８を介してストレス性シリコン窒化膜（引張応力膜）１１０が形成されており、シリコン窒化膜が直接、シリコン基板１０１に接触しない構造となっている。
【００２６】
本発明のｎＭＯＳでは、この構造を有することにより、チャネル領域への歪みを導入するためのストレス性シリコン窒化膜の膜厚を最大限に大きくすることができる。また、シリコン窒化膜が基板に直接、触れないためキャリアトラップによるデバイス特性の劣化を回避することができる。
【００２７】
引張応力膜は、シリコン窒化膜から構成されていることが好ましい。引張応力膜がシリコン窒化膜から構成されていることによって、チャネル領域を大きく歪ませ、より高い移動度のｎＭＯＳとすることができる。
【００２８】
また、引張応力膜の厚さは５０ｎｍ以上であることが好ましく、６０〜１２０ｎｍであることがより好ましく、６０〜１００ｎｍであることが更に好ましい。引張応力膜の厚さがこれらの範囲内にあることによって、チャネル領域に大きな引張応力を負荷して、ｎＭＯＳに高い移動度を達成すると共に、装置の微細化を図ることができる。
【００２９】
（ｐ型ＭＯＳＦＥＴを備えた半導体装置）
本発明のｐＭＯＳ（ｐチャネル型ＭＯＳＦＥＴ）は、ｎ型領域（ｎ型ウェル；ｎ型半導体領域）から構成される半導体基板と、半導体基板上に設けられ第２ゲート電極と、半導体基板と第２ゲート電極間に設けられたゲート絶縁膜とを有する。また、半導体基板内の第２ゲート電極を挟んだ両側には、ＬＤＤ構造の第２ソース／ドレイン領域が設けられている。このＬＤＤ構造は、ゲート電極近傍の低濃度の不純物を浅い領域に注入した低濃度不純物拡散層（Ｐ型領域）と、より高濃度の不純物を深い領域まで注入した高濃度不純物拡散層（Ｐ+領域）とから構成されている。
【００３０】
本発明のｐＭＯＳではゲート電極の両側面（すなわち、第２ソース／ドレイン領域を構成する低濃度不純物拡散層上）にゲートサイドウォールが設けられておらず、この第２ゲート電極の側面上及び第２ソース／ドレイン領域上に、絶縁膜Ａを介して圧縮応力を有する圧縮応力膜が設けられている。また、この圧縮応力膜と、第２ゲート電極の側面及び第２ソース／ドレイン領域との間には絶縁膜Ａが設けられているため、キャリアトラップによるトランジスタ特性の劣化を回避することができる。更に、第２ゲート電極の側面上に設けられた圧縮応力膜と接しないように（上方から見た場合に圧縮応力膜とコンタクトプラグが重ならないように）、層間絶縁膜、絶縁膜Ａ及び圧縮応力膜内を貫通して、第２ソース／ドレイン領域に到達するコンタクトプラグが設けられている。これによって、チャネル領域に加える歪みを大きくでき、キャリア移動度の高いｐＭＯＳを得ることができる。
【００３１】
圧縮応力膜は、シリコン窒化膜、シリコン窒化膜／シリコン酸化膜の積層構造とすることが好ましい。圧縮応力膜がこれらの材料から構成されていることによって、チャネル領域を大きく歪ませ、より高い移動度のｐＭＯＳとすることができる。
【００３２】
また、圧縮応力膜の厚さは５０ｎｍ以上であることが好ましく、６０〜１２０ｎｍであることがより好ましく、６０〜１００ｎｍであることが更に好ましい。圧縮応力膜の厚さがこれらの範囲内にあることによって、チャネル領域に大きな圧縮応力を負荷して高い移動度を達成すると共に、装置の微細化を図ることができる。
【００３３】
なお、成膜方法（例えば、熱ＣＶＤやＰＥＣＶＤなど）、成膜条件（例えば、温度、圧力、プラズマパワーなど）や材料組成（例えば、主成分、不純物成分など）などを制御することによって、所望の引張応力膜や圧縮応力膜を成膜することができる。また、ソース／ドレイン領域及びゲート電極の側面上に引張応力膜又は圧縮応力膜を設けた場合、それに応じて基板（チャネル領域など）は撓む。このため、ソース／ドレイン領域及びゲート電極の側面上に設けた膜が引張応力膜又は圧縮応力膜かは、公知の方法によってこの基板の撓みによる反り量を測定することによって確認することができる。
【００３４】
更に、引張応力膜及び圧縮応力膜は、ゲート電極の側面以外の部分（例えば、ゲート電極の上面上）に設けられていても良い。
また、本発明の半導体装置は、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴを備えていても良い。この半導体装置において、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴは別々に作動しても、ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴからＣＭＯＳＦＥＴが構成されていても良い。
【００３５】
本発明のｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴのコンタクトプラグと第１及び第２ソース／ドレイン領域とが接する断面の形状は特に限定されず、例えば、円形、四角形並びに曲線及び直線の少なくとも一方で表される形状とすることができる。
【００３６】
本発明の第１及び第２ゲート電極を構成する材料としては、導電性のポリシリコンやシリサイド等を用いることができる。シリサイドとしては、Ｎｉ，Ｃｒ，Ｃｕ，Ｉｒ，Ｒｈ，Ｔｉ，Ｚｒ，Ｈｆ，Ｖ，Ｔａ，Ｎｂ，Ｍｏ及びＷからなる群から選択された少なくとも一種の元素のシリサイドを用いることができる。具体的なシリサイドとしては例えば、ＮｉＳｉ，Ｎｉ2Ｓｉ，Ｎｉ3Ｓｉ，ＮｉＳｉ2，ＷＳｉ2，ＴｉＳｉ2，ＶＳｉ2，ＣｒＳｉ2，ＺｒＳｉ2，ＮｂＳｉ2，ＭｏＳｉ2，ＴａＳｉ2，ＣｏＳｉ，ＣｏＳｉ2，ＰｔＳｉ，Ｐｔ2Ｓｉ，Ｐｄ2Ｓｉなどを挙げることができる。
【００３７】
本発明のｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴのゲート絶縁膜としては例えば、シリコン酸化膜、シリコン窒化膜、金属酸化物、金属シリケート、金属酸化物もしくは金属シリケートに窒素が導入された高誘電率絶縁膜などを用いることができる。なお、「高誘電率絶縁膜」とは半導体装置においてゲート絶縁膜として広く利用されているＳｉＯ2よりも比誘電率（ＳｉＯ2の場合は約３．６）が大きな絶縁膜のことを表す。典型的には、高誘電率絶縁膜の比誘電率としては数十〜数千のものを挙げることができる。高誘電率絶縁膜としては例えば、ＨｆＳｉＯ，ＨｆＳｉＯＮ，ＨｆＺｒＳｉＯ，ＨｆＺｒＳｉＯＮ，ＺｒＳｉＯ，ＺｒＳｉＯＮ，ＨｆＡｌＯ，ＨｆＡｌＯＮ，ＨｆＺｒＡｌＯ，ＨｆＺｒＡｌＯＮ，ＺｒＡｌＯ，ＺｒＡｌＯＮなどを用いることができる。
【００３８】
絶縁膜Ａとしては例えば、シリコン酸化膜、シリコン窒化膜やこれらの膜の積層構造を用いることができる。なお、シリコン酸化膜、シリコン窒化膜はその成膜方法や材料組成によって内部に応力（引張応力、圧縮応力）を有する場合と、有さない場合とがある。このため、この絶縁膜Ａと応力膜とは、絶縁膜Ａが内部に応力を有さず、応力膜が内部に応力を有する点で区別することができる。
【００３９】
本発明のｎＭＯＳＦＥＴ、ｐＭＯＳＦＥＴのソース／ドレイン領域上には絶縁膜Ａの下部に、更にシリサイド層を設けても良い。このようなシリサイド層を設けることによって、コンタクト抵抗を大きく低減することが可能となる。また、このシリサイド層としては、Ｎｉモノシリサイド、Ｃｏシリサイド、Ｔｉシリサイド等を用いることができる。
【００４０】
２．半導体装置の製造方法
（ｎＭＯＳＦＥＴを備えた半導体装置の製造方法）
本発明のｎＭＯＳＦＥＴを備えた半導体装置の製造方法は以下の工程を有する。
ｐ型領域から構成される半導体基板を準備する工程、
前記半導体基板上に順に、絶縁膜、ゲート電極材料及びマスク材料を堆積させる工程、
前記絶縁膜、ゲート電極材料及びマスク材料をパターニングすることによって、ゲート絶縁膜、第１ゲート電極及びマスクＡを設ける工程、
前記マスクＡをマスクに用いて、前記半導体基板内にｎ型の不純物を注入する工程、
前記半導体基板の表面上及び第１ゲート電極の側面上に絶縁膜Ａを設ける工程、
前記第１ゲート電極の両側面上に第１ダミーゲートサイドウォールを設ける工程、
前記マスクＡ及び第１ダミーゲートサイドウォールをマスクに用いて前記半導体基板内にｎ型の不純物を注入することによりＬＤＤ構造の第１ソース／ドレイン領域を形成する工程、
前記第１ダミーゲートサイドウォールを除去する工程、
全面に、引張応力を有する引張応力膜を堆積させる工程、
全面に層間絶縁膜を堆積させる工程、
前記第１ゲート電極の側面上に設けられた引張応力膜と接しないように前記層間絶縁膜、絶縁膜Ａ及び引張応力膜内を貫通して、第１ソース／ドレイン領域に到達するコンタクトプラグを形成する工程。
【００４１】
上記本発明の半導体装置の製造方法では、イオン注入を行って低濃度不純物拡散層を形成した後、ダミーゲートサイドウォールを形成する。この後、更にイオン注入を行ってＬＤＤ構造の第１ソース／ドレイン領域を形成した後、ダミーゲートサイドウォールを除去する。そして、この後に引張応力膜を堆積させる点に特徴を有する。
【００４２】
このように第１ソース／ドレイン領域の形成後にダミーゲートサイドウォールを除去することによって、第１ソース／ドレイン領域上のコンタクトプラグが設けられた以外の部分である広い領域にわたって、コンタクトプラグに重なることなく膜厚の厚い引張応力膜を堆積させることが可能となる。従って、チャネル領域に加える歪みを大きくでき、キャリア移動度の高いトランジスタを得ることができる。更に、コンタクトホールと引張応力膜とが重ならないため、コンタクトホールの形成が容易となる。
【００４３】
図３に、本発明の製造方法の一例を示す。まず、シリコン基板３０１を準備した後、素子分離領域３０２によって活性領域を分離する。次に、ウェル注入やチャネル注入を行ってシリコン基板３０１内にｐ型領域を形成する。この後、熱酸化によりシリコン基板３０１の全面にシリコン酸化膜（絶縁膜）３０３を形成する（図３（ａ））。なお、シリコン基板３０１上にはこのシリコン酸化膜３０３以外にも、絶縁膜として例えば、窒素、ハフニウム、アルミニウム、チタン、ジルコニウム、タンタルなどを含有する高誘電率絶縁膜、酸化珪素膜、又はこれらの積層構造を形成しても良い。
【００４４】
次に、多結晶シリコン（ゲート電極材料）３０４及びハードマスク（マスク材料）３０５を順に堆積させる。この後、リソグラフィー法を用いてパターニングを行うことにより、シリコン酸化膜３０３及び多結晶シリコン３０４をそれぞれ、ゲート絶縁膜３０３及び第１ゲート電極３０４の形状に加工するとともに、第１ゲート電極３０４上にマスクＡ３０５を設ける（図３（ｂ））。
【００４５】
次に、熱酸化を行うことにより、基板３０１の表面及び第１ゲート電極３０４の側面に例えば、２ｎｍのシリコン酸化膜（絶縁膜Ａ）３０６を形成する。この後、ハードマスク３０５をマスクに用いて、シリコン基板３０１内に低濃度不純物拡散層形成用のｎ型不純物のイオン注入を行う（図３（ｃ））。
【００４６】
この後、ＡＬＤ法により全面に約２ｎｍのシリコン窒化膜（絶縁膜Ａ）３０８を堆積し、更にこの上にシリコン酸化膜（第１ダミーゲートサイドウォール材料）３０９を堆積する（図３（ｄ））。次に、シリコン酸化膜３０９をエッチバックしてオフセットスペーサ（第１ダミーゲートサイドウォール）の形状に加工した後、ハードマスク３０５及びオフセットスペーサ３０９をマスクに用いて、シリコン基板３０１内にｎ型不純物をイオン注入する。この後、アニール処理を行うことにより、ＬＤＤ構造の第１ソース／ドレイン領域３１０を形成する（図４（ａ））。
【００４７】
次に、希フッ酸を用いたウェットエッチングにより、オフセットスペーサ３０９を除去する。この際、シリコン窒化膜３０８がエッチストッパとなる。次に、ストレス性シリコン窒化膜（引張応力膜）３１１を堆積する（図４（ｂ））。このストレス性シリコン窒化膜（引張応力膜）３１１は例えば、プラズマ化学気相成長法によって堆積することができる。
【００４８】
なお、本発明の製造方法では、上記ストレス性シリコン窒化膜（引張応力膜）３１１の堆積の際、第１ソース／ドレイン領域の表面はシリコン窒化膜／シリコン酸化膜の積層構造で覆われているため、ストレス性シリコン窒化膜が第１ソース／ドレイン領域の表面に直接、接触することがない。また、ストレス性シリコン窒化膜の膜厚は最大で、デザインルールで決定されるゲート電極側面から第１ソース／ドレイン領域のコンタクトプラグまでの距離から、ＡＬＤシリコン窒化膜の膜厚とコンタクトプラグのフォトリソグラフィー時の重ね合わせマージンを引いた分だけの厚さとすることができる。
【００４９】
例えば、従来の、第１ゲート電極側面から第１ソース／ドレイン領域のコンタクトプラグまでの距離が１５０ｎｍ、オフセットスペーサの幅が５０ｎｍ、コンタクトプラグのフォトリソグラフィー時の重ね合わせマージンが２０ｎｍのｎＭＯＳの場合、ストレス性シリコン窒化膜の膜厚は１５０ｎｍ−５０ｎｍ−２０ｎｍ＝８０ｎｍとなる。これに対して、本発明の、第１ゲート電極側面から第１ソース／ドレイン領域のコンタクトプラグまでの距離が１５０ｎｍ、コンタクトプラグのフォトリソグラフィー時の重ね合わせマージンが２０ｎｍ、ＡＬＤシリコン窒化膜の膜厚を２ｎｍのｎＭＯＳの場合、ストレス性シリコン窒化膜の膜厚は１５０ｎｍ−２０ｎｍ−２ｎｍ＝１２８ｎｍとなり、従来よりも厚い膜厚とすることができる。この結果、チャネル領域に加わる歪みを大きくすることができる。
【００５０】
次に、全面に層間絶縁膜３１２を形成した後、層間絶縁膜３１２、シリコン酸化膜３０６及びストレス性シリコン窒化膜３１１内を、第１ゲート電極３０４、第１ソース／ドレイン領域３１０まで貫通するようにコンタクトホールを形成する。この後、コンタクトホール内にプラグ材料を充填することによってコンタクトプラグ３１３を設け、ｎＭＯＳＦＥＴを得る（図４（ｃ））。次に、必要に応じて更にコンタクトプラグ３１３上に必要な配線層を形成する。
【００５１】
なお、上記説明では記載しなかったが、第１ソース／ドレイン領域上にシリサイド層を設けても良い。この場合、本発明のｎＭＯＳを備えた半導体装置の製造方法は、以下の通りとなる。
【００５２】
ｐ型領域から構成される半導体基板を準備する工程、
前記半導体基板上に順に、絶縁膜、ゲート電極材料及びマスク材料を堆積させる工程、
前記絶縁膜、ゲート電極材料及びマスク材料をパターニングすることによって、ゲート絶縁膜、第１ゲート電極及びマスクＡを設ける工程、
前記マスクＡをマスクに用いて、前記半導体基板内にｎ型の不純物を注入する工程、
前記第１ゲート電極の両側面上に第１ダミーゲートサイドウォールを設ける工程、
前記マスクＡ及び第１ダミーゲートサイドウォールをマスクに用いて前記半導体基板内にｎ型の不純物を注入することによりＬＤＤ構造の第１ソース／ドレイン領域を形成する工程、
前記第１ダミーゲートサイドウォールを除去する工程、
前記第１ソース／ドレイン領域上にシリサイド層を形成する工程、
前記半導体基板の表面上及び第１ゲート電極の側面上に絶縁膜Ａを設ける工程、
全面に、引張応力を有する引張応力膜を堆積させる工程、
全面に層間絶縁膜を堆積させる工程、
前記第１ゲート電極の側面上に設けられた引張応力膜と接しないように前記層間絶縁膜、絶縁膜Ａ及び引張応力膜内を貫通して、第１ソース／ドレイン領域に到達するコンタクトプラグを形成する工程。
【００５３】
なお、このシリサイド層の形成は、スパッタにより金属膜を全面に堆積した後、サリサイド技術により第１ゲート電極及びＳＴＩ（素子分離領域）をマスクとして、第１ソース／ドレイン領域上のみにシリサイド層を形成する。このシリサイド層としては、Ｎｉモノシリサイド、Ｃｏシリサイド、Ｔｉシリサイド等を用いることができる。
【００５４】
（ｐＭＯＳＦＥＴを備えた半導体装置の製造方法）
本発明のｐＭＯＳＦＥＴを備えた半導体装置の製造方法は以下の工程を有する。
ｎ型領域から構成される半導体基板を準備する工程、
前記半導体基板上に順に、絶縁膜、ゲート電極材料及びマスク材料を堆積させる工程、
前記絶縁膜、ゲート電極材料及びマスク材料をパターニングすることによって、ゲート絶縁膜、第２ゲート電極及びマスクＢを設ける工程、
前記マスクＢをマスクに用いて、前記半導体基板内にｐ型の不純物を注入する工程、
前記半導体基板の表面上及び第２ゲート電極の側面上に絶縁膜Ａを設ける工程、
前記第２ゲート電極の両側面上に第２ダミーゲートサイドウォールを設ける工程、
前記マスクＢ及び第２ダミーゲートサイドウォールをマスクに用いて前記半導体基板内にｐ型の不純物を注入することによりＬＤＤ構造の第２ソース／ドレイン領域を形成する工程、
前記第２ダミーゲートサイドウォールを除去する工程、
全面に、圧縮応力を有する圧縮応力膜を堆積させる工程、
全面に層間絶縁膜を堆積させる工程、
前記第２ゲート電極の側面上に設けられた圧縮応力膜と接しないように前記層間絶縁膜、絶縁膜Ａ及び圧縮応力膜内を貫通して、第２ソース／ドレイン領域に到達するコンタクトプラグを形成する工程。
【００５５】
このｐＭＯＳＦＥＴを備えた半導体装置の製造方法においては、（ａ）最初に準備する半導体基板がｎ型領域から構成される点、（ｂ）ソース／ドレイン領域の形成用に半導体基板内にイオン注入する不純物がｐ型である点、（ｃ）ソース／ドレイン領域及びゲート電極の側面上に圧縮応力膜を設ける点、が上記ｎＭＯＳＦＥＴの製造方法と異なるだけであるので詳細な説明は省略する。
【００５６】
（ｎＯＳＦＥＴ及びｐＭＯＳＦＥＴを備えた半導体装置の製造方法）
本発明のｎＯＳＦＥＴ及びｐＭＯＳＦＥＴを備えた半導体装置の製造方法は以下の工程を有する。
【００５７】
ｎ型領域と、素子分離領域を介して前記ｎ型領域と素子分離されたｐ型領域とを有する半導体基板を準備する工程、
前記半導体基板のｎ型領域及びｐ型領域上に順に、絶縁膜、ゲート電極材料及びマスク材料を堆積させる工程、
前記絶縁膜、ゲート電極材料及びマスク材料をパターニングすることによって、前記ｐ型領域上にゲート絶縁膜、第１ゲート電極及びマスクＡ、前記ｎ型領域上にゲート絶縁膜、第２ゲート電極及びマスクＢをそれぞれ設ける工程、
前記ｎ型領域上にマスクＣを設ける工程、
前記マスクＡ及びＣをマスクに用いて、前記ｐ型領域内にｎ型の不純物を注入する工程、
前記ｐ型領域の表面上及び第１ゲート電極の側面上に絶縁膜Ａを設ける工程、
前記第１ゲート電極の両側面上に第１ダミーゲートサイドウォールを設ける工程、
前記マスクＡ及びＣ並びに第１ダミーゲートサイドウォールをマスクに用いて、前記ｐ型領域内にｎ型の不純物を注入することによりＬＤＤ構造の第１ソース／ドレイン領域を形成する工程、
前記第１ダミーゲートサイドウォールを除去する工程、
前記ｐ型領域上及び第１ゲート電極の側面上に設けた絶縁膜Ａ上に、引張応力を有する引張応力膜を堆積させる工程、
前記マスクＣを除去する工程、
前記ｐ型領域上にマスクＤを設ける工程、
前記マスクＢ及びＤをマスクに用いて、前記ｎ型領域内にｐ型の不純物を注入する工程、
前記ｎ型領域の表面上及び第２ゲート電極の側面上に絶縁膜Ａを設ける工程、
前記第２ゲート電極の両側面上に第２ダミーゲートサイドウォールを設ける工程、
前記マスクＢ及びＤ並びに第２ダミーゲートサイドウォールをマスクに用いて、前記ｎ型領域内にｐ型の不純物を注入することによりＬＤＤ構造の第２ソース／ドレイン領域を形成する工程、
前記第２ダミーゲートサイドウォールを除去する工程、
前記ｎ型領域上及び第２ゲート電極の側面上に設けた絶縁膜Ａ上に、圧縮応力を有する圧縮応力膜を堆積させる工程、
前記マスクＤを除去する工程、
全面に層間絶縁膜を堆積させる工程、
前記第１ゲート電極の側面上に設けられた引張応力膜と接しないように前記層間絶縁膜、絶縁膜Ａ及び引張応力膜内を貫通して第１ソース／ドレイン領域に到達するコンタクトプラグと、前記第２ゲート電極の側面上に設けられた圧縮応力膜と接しないように前記層間絶縁膜、絶縁膜Ａ及び圧縮応力膜内を貫通して第２ソース／ドレイン領域に到達するコンタクトプラグと、を形成する工程。
【００５８】
この半導体装置の製造方法においては、（ａ）最初に準備する半導体基板がｎ型領域及びｐ型領域を有する点、（ｂ）ｎＭＯＳとｐＭＯＳのそれぞれについて、個別に第１及び第２ソース／ドレイン領域の形成用に半導体基板内にイオン注入する工程がある点、（ｃ）ｎＭＯＳとｐＭＯＳのそれぞれについて、個別に引張応力膜と圧縮応力膜を設ける工程がある点、が上記ｎＭＯＳＦＥＴの製造方法と異なるだけであるので詳細な説明は省略する。なお、上記反動装置の製造方法では、一方のＭＯＳのソース／ドレイン領域及び応力膜を形成している際には、他方のＭＯＳ領域上にはマスクＣ又はＤを設ける。
【図面の簡単な説明】
【００５９】
【図１】本発明の半導体装置の一例を示す断面図である。
【図２】従来の半導体装置を示す断面図である。
【図３】本発明の半導体装置の製造方法の一例を示す断面図である。
【図４】本発明の半導体装置の製造方法の一例を示す断面図である。
【符号の説明】
【００６０】
１０１  シリコン基板
１０２  素子分離膜
１０３  ゲート絶縁膜
１０４  ゲート電極
１０５  ハードマスク
１０６  熱酸化膜
１０７  低濃度不純物拡散層
１０８  窒化膜
１０９  ソース／ドレイン領域
１１０  引張応力膜
１１１  層間絶縁膜
１１２  コンタクトプラグ
２０１  シリコン基板
２０２  素子分離膜
２０３  ゲート絶縁膜
２０４  ゲート電極
２０５  ハードマスク
２０６  低濃度不純物拡散層
２０７  ゲートサイドウォール
２０８  ソース／ドレイン領域
２０９  引張応力膜
２１０  層間絶縁膜
２１１  コンタクトプラグ
３０１  シリコン基板
３０２  素子分離膜
３０３  ゲート絶縁膜
３０４  ゲート電極
３０５  ハードマスク
３０６  熱酸化膜
３０７  低濃度不純物拡散層
３０８  窒化膜
３０９  ゲートサイドウォール
３１０  ソース／ドレイン領域
３１１  引張応力膜
３１２  層間絶縁膜
３１３  コンタクトプラグ
【図１】
2008192683.tif 000003
【図２】
2008192683.tif 000004
【図３】
2008192683.tif 000005
【図４】
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