(57)【要約】  【課題】ＳＩＴ構造とノーマリオフ型の利点が得られるＭＯＳＦＥＴ構造との組み合わせ構造としても、オン抵抗を小さくできる炭化珪素絶縁ゲート型半導体装置の提供。  【解決手段】ＳｉＣｎ＋基板１上にｎ−型半導体層３を備え、該層中に埋め込みｐ型ベース領域２６、２７と、前記ｎ−型半導体層３の表面から前記ｐ型ベース領域２６に達する深さのトレンチ１９と、その底部の前記ｐ型ベース領域２６の表面に選択形成されるｎ＋型第一ソース領域３０と、前記トレンチ１９側壁表面に形成され一端が前記第一ソース領域３０に接するｐ型チャネル領域２４と、この領域の前記トレンチ側表面にゲート絶縁膜２５を介して接するゲート電極２２と、そのトレンチ側表面に層間絶縁膜２８を介して接し、且つ前記トレンチ底部に露出する第一ソース領域３０とｐ型ベース領域２６とに接するソース電極２０とを備える。【選択図】        図１
2008186925.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素を主たる半導体材料とし、一導電型高濃度半導体基板上に堆積される一導電型低濃度堆積半導体層を備え、該一導電型低濃度堆積半導体層中に埋め込み形成される他導電型ベース領域と、前記一導電型低濃度堆積半導体層の表面から前記他導電型ベース領域に達する深さのトレンチと、該トレンチ底部の前記他導電型ベース領域の表面層に選択的に形成される一導電型第一ソース領域と、前記トレンチ側壁の前記一導電型低濃度堆積半導体層の表面層に形成され一端が前記一導電型第一ソース領域に接する他導電型チャネル領域と、該他導電型チャネル領域の前記トレンチ側壁表面にゲート絶縁膜を介して接するゲート電極と、該ゲート電極のトレンチ側表面に層間絶縁膜を介して接し、且つ前記トレンチ底部に露出する、一導電型第一ソース領域表面と前記他導電型ベース領域表面とに接するソース電極とを備えることを特徴とする絶縁ゲート型炭化珪素半導体装置。
【請求項２】
該他導電型チャネル領域の前記トレンチ側壁表面にゲート絶縁膜を介して接するゲート電極が前記トレンチ間の前記一導電型低濃度堆積半導体層の上部に延長されていないことを特徴とする請求項１記載の絶縁ゲート型炭化珪素半導体装置。
【請求項３】
前記トレンチ間の前記一導電型低濃度堆積半導体層の表面層に高濃度の一導電型第二ソース領域を備えたことを特徴とする請求項１記載の絶縁ゲート型炭化珪素半導体装置。
【請求項４】
前記他導電型ベース領域が深くて高濃度の第一ベース領域と浅くて低濃度の第二ベース領域との二層構成であることを特徴とする請求項３記載の絶縁ゲート型炭化珪素半導体装置。
【請求項５】
前記トレンチの底部に前記第一ベース領域に達する深さのコンタクト用トレンチを備え、該コンタクト用トレンチ内にソース電極を設けることを特徴とする請求項４記載の絶縁ゲート型炭化珪素半導体装置。
【請求項６】
請求項３記載の絶縁ゲート型炭化珪素半導体装置を製造する際に、前記低濃度堆積半導体層中に埋め込み形成される他導電型ベース領域と前記低濃度堆積半導体層の表面から前記他導電型ベース領域に達する深さのトレンチとをそれぞれ形成し、該トレンチの側壁に斜めイオン注入による他導電型チャネル領域を形成後、前記一導電型第一ソース領域と一導電型第二ソース領域とを同時に形成することを特徴とする絶縁ゲート型炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、炭化珪素（ＳｉＣ）を主たる半導体材料とする、絶縁ゲートで電圧駆動が可能な縦型電力用半導体装置（以下パワーデバイス）に関する。
【背景技術】
【０００２】
従来、大きな電力を扱う、いわゆるパワーデバイスは、主としてシリコン半導体を用いて製造されてきている。パワーデバイスは大電流容量を可能にするため、チップの両主面間の厚さ方向（縦方向）へ電流を流す構造にされることが多い。そのような従来のパワーデバイスのうち、図９は従来の代表的な縦型絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）の断面図である。
【０００３】
一方、図８に示す断面図はよく知られている静電誘導トランジスタ（以降ＳＩＴと略す）と呼ばれるデバイスの基本構造であり、ｎ＋型半導体基板５１上に堆積されたｎ型高抵抗（低濃度）ドリフト層５３内に選択的にｐ＋型領域５４が埋め込まれたゲートを備えている。このゲートに、前記半導体基板５１の裏面に設けられたドレイン５６に対して負バイアスを印加すると、ゲートである前記ｐ＋型領域５４の間に設けられたピンチオフ領域５２に空乏層が広がり、ドレイン５６からピンチオフ領域５２、ｎ＋型ソース領域５７を経てソース５８へ至る電流経路を遮断する。このＳＩＴデバイスの特徴は基本的にはｎ型領域のみを電流が通過するモノポーラ構造であるので、理想に近い小さなオン抵抗が得られやすいという点である。既に、シリコン半導体以外でもＳｉＣ半導体を用いた前記ＳＩＴ構造のデバイスが試作され、優れた特性が得られたとの報告がされている。しかし、前述のＳＩＴデバイスの基本構造ではゲートに無バイアスで導通状態（ノーマリオン）であり、ノイズ等によりゲート駆動回路が故障した場合、ゲート電圧が印加されなくなってデバイスが導通状態のままとなり、最悪の場合、回路の破壊という重大な事故をもたらす惧れがあるなど、ゲートバイアス条件に注意が必要であり、使いにくい面がある。
【０００４】
一方、前記パワーデバイスとしては、前記図９の断面図に示すような絶縁ゲート駆動型デバイスに属する縦型ＭＯＳＦＥＴが汎用されている。図９ではゲート絶縁膜１２４とゲート電極１１１が半導体基板（１００＋１０３）の主面上に平面状に形成される通常のプレーナゲート型ＭＯＳＦＥＴを示している。この図９において、基板表面でｐウエル１１３の両側に位置するゲート絶縁膜１２４直下に設けられているｎ＋表面領域１２１は通常は形成されないことが多い。このパワーデバイスの低オン抵抗化に伴うユニットパターンの微細化とともに、隣接するユニットパターン間でｐウエル１１３に挟まれたゲート絶縁膜１２４直下の領域が狭くなると、ドレイン電極１０６へバイアスを印加する際に広がる空乏層によるピンチオフ抵抗が大きくなる。このピンチオフ抵抗が大きくなってオン抵抗が大きくなることを防止するために、前記高濃度ｎ＋表面領域１２１が設けられるのである。この濃度（不純物濃度）は最大でも１×１０１８ｃｍ−３未満程度である。それ以上の濃度にすると、表面に空乏層が広がらなくなり、耐圧が低下するからである。符号１１１はゲート電極、符号１０４は層間絶縁膜、符号１０５はエミッタ電極、符号１１４はエミッタ領域、符号１１５はコンタクト高濃度ｐ＋領域をそれぞれ示す。
【０００５】
この縦型ＭＯＳＦＥＴでは、前記図８に示すＳＩＴと異なり、素子のオン抵抗として、ｎ型半導体領域（特に高抵抗ドリフト層１０３）の抵抗分以外に、ゲート電極１１１とゲート絶縁膜１２４の直下にあって、前記エミッタ領域１１４と高濃度ｎ＋表面領域１２１とに挟まれるｐウエル１１３の表面に形成されるチャネル領域における抵抗が加算される。一方、ユニットパターン毎に設けられる、このチャネル領域は、ユニットの集合からなる素子全体では並列に構成されるので、素子全体におけるチャネル領域の全抵抗分はユニットパターンを微細化してチャネル密度を上げると、小さくなる。そのため、素子全体のオン抵抗を小さくするためには、ユニットパターンは、できるかぎりチャネル密度が高くなるように構成されることが好ましい。
【０００６】
図１０の断面図は、前述の微細化によるチャネル抵抗分の低下をプレーナゲート型よりさらに進展させることができるように考案された従来のトレンチゲート型のＭＯＳＦＥＴである。ゲート電極２２３、ゲート絶縁膜２２４、トレンチ２３５により示されるトレンチゲート構造部では、トレンチ２３５が主面に垂直に掘り下げられているので、表面でのトレンチ密度を高めることが容易になる。このため、このトレンチゲート構造（２２３、２２４、２３５）はチャネル密度を前記図９のプレーナゲート構造よりさらに高くし易くなる。さらに、このトレンチゲート構造ではｐウエル２２５に挟まれた領域のピンチオフ抵抗が構造的に小さくなることから、ピンチオフ抵抗の観点からもプレーナゲート型ＭＯＳＦＥＴよりも有利になる。符号２２０はｎ＋半導体基板、符号２２２は高抵抗ドリフト層、符号２２８はｎ＋エミッタ領域、符号２２６はｐ＋コンタクト領域、符号２３０は層間絶縁膜、符号２２７はエミッタ電極である。
【０００７】
しかしながら、シリコンパワーデバイスでは、前記チャネル密度は、前記トレンチゲート構造のプロセス技術とＬＳＩの微細加工技術を共に駆使することにより、既に最大限近くまでに高められているので、その半導体特性もほぼ材料限界に近づきつつある。そこで、半導体材料をシリコンからＳｉＣやＧａＮなどのバンドギャップの広いものに変えて、この材料限界をブレークスルーしようという試みがなされだしている。これらの材料は最大破壊電界がシリコンと比較して一桁近く大きいことから、パワーデバイスにその材料を利用すると、素子の抵抗が１００分の１以下になることが期待されている。既に、シリコンと同様な構造のＳｉＣ−ＭＯＳＦＥＴやＳｉＣ−ＳＩＴデバイスの試作が行われており、優れた特性が示されつつある。
【０００８】
さらに、公知文献に記されている、ｎ＋ＳｉＣ基板上に積層されたｎ型高抵抗（低濃度）ドリフト層に埋め込み形成される高濃度ｐゲート層上にさらに形成されるＭＯＳチャネル領域を低濃度のｐ型堆積層とすることにより、オン抵抗を低減する構造のＳｉＣ−ＭＯＳＦＥＴにおいては、このｐ型堆積層をイオン注入により選択的にｎ型ベース領域に変換して電流通路を形成することが必要である。ところが、このｎ型ベース領域の厚さは、実用的にイオン注入可能な深さ（ｐ型堆積層の厚さに等しい）により制限されて厚くできないので、ゲート絶縁膜に高電界がかかり、オフ電圧の向上を図ることができないという問題が生じる。この問題を解決するために、前記低濃度ｐ型堆積膜とＳＩＴの高濃度ゲート層の間に低濃度のｎ型堆積層を介在させ、かつ、イオン注入によってｎ型に変換したベース領域を前記低濃度ｐ型堆積膜内に選択的に形成して、前記高濃度ゲート層と前記低濃度ｐ型堆積膜（チャネル領域）との間のｎ型堆積膜の厚さを大きくする構造とするＳｉＣ−ＭＯＳＦＥＴが発表されている（特許文献１）。
【０００９】
ＳｉＣ半導体については、図１１のＭＯＳＦＥＴの半導体基板の断面図に示すように、ＳｉＣ−ｎ＋基板１上に積層されたｎ−型エピタキシャル層３０２ａの露出表面部からｐ−型ベース領域３０３ａ、３０３ｂの表面部にかけて堆積形成されるｎ＋型チャネル層３０５ａと、ｐ−型ベース領域３０３ａ、３０３ｂ内の表面部分に形成されるｎ＋ソース領域３０４ａ、３０４ｂと、このｎ＋ソース領域３０４ａ、３０４ｂと前記ｎ型チャネル層３０５ａとにより挟まれた、イオン注入によるｐ型チャネル層３０５ｂと、このチャネル層３０５ｂと前記ｎ型チャネル層３０５ａ上にゲート絶縁膜３０７を介して形成されるゲート電極３０８などによって構成されるＭＯＳＦＥＴデバイスが報告されている。このＳｉＣ半導体装置はノーマリオフ機能を有するＭＯＳＦＥＴのチャネル構造を有すると共に、オン時にｐ−型ベース領域３０３ａ、３０３ｂ間に空乏層が広がってもｎ型チャネル層３０５ａを高濃度にすることにより、オン抵抗の低減を図ることができる機能を有する（特許文献２）。
【特許文献１】特開２００６−１４７７８９号公報（要約）
【特許文献２】特開２００１−９４０９７号公報（要約）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
前述したように、炭化珪素半導体からなるＭＯＳＦＥＴはシリコン半導体と比較すると、その絶縁破壊電界が一桁大きいことから優れた耐圧特性が期待されるが、実際には、ゲート絶縁膜としては、シリコン半導体と同様にＳｉＯ２膜が主に使用されることに起因して新たな問題が発生し、大きい耐圧が得られないことが多い。たとえば、特にトレンチ型ＭＯＳＦＥＴにおいてはゲート絶縁膜にコーナー部分が形成され、このコーナー部分に電界集中し過大な電界が印加されるので、ＳｉＣ本来の電界を印加することができずに、はるかに小さな耐圧しか得られない。その結果、従来、炭化珪素半導体においてはゲート絶縁膜の絶縁破壊による低耐圧化問題を回避するため、プレーナゲート型ＭＯＳＦＥＴが試作されることが多い。
【００１１】
ところが、ＳｉＣ半導体はシリコン半導体と比較してＭＯＳＦＥＴのチャネル移動度が低いので、チャネル抵抗を低下させるには、高密度チャネル構造がシリコン半導体よりもいっそう強く望まれるにもかかわらず、前述のようにプレーナゲート型ＭＯＳＦＥＴにせざるを得ないので、チャネルの微細化のレベル限界が低いため、必ずしも充分には行えない。一方、ＳＩＴはゲート絶縁膜を使用していないことから、前述した絶縁膜破壊の問題は発生しないが、ゲートに電圧を印加しない無バイアス状態において、ソース−ドレイン間に導通がある、いわゆるノーマリオンデバイスであることが、実際に回路に適用する際に障害になり、使い難いという問題がある。実用的な回路では、ゲート回路における何らかの障害によりゲートに電圧を印加することができなくなった場合、そのゲートを備えるパワーデバイスが自動的に電流を遮断する状態となる、いわゆるノーマリオフデバイスが安全上好ましいからである。
【００１２】
ＳＩＴ構造を有するパワーデバイスから前記ノーマリオンデバイス現象を排除する方法として、図２の等価回路に示すような複合デバイス構成が提案されている。このデバイスはＳＩＴ１６と直列に低耐圧のノーマリオフデバイスであるＭＯＳＦＥＴ１５をカスコード接続して使用する構造である。ＭＯＳＦＥＴ１５のゲート１８にオフ信号が印加されると、ＭＯＳＦＥＴ１５は遮断状態となりＳＩＴ１６のソース領域の電位が上昇し、ＳＩＴ１６のゲート側に負バイアスが印加されて、ＳＩＴ１６もオフ状態となり、前記ノーマリオンデバイス現象が消えてノーマリオフデバイスとなる。しかしながら、この構成では、ＳＩＴ１６にＭＯＳＦＥＴ１５を追加したオン抵抗の大きいデバイスになり、小さなオン抵抗で面積を小さくできるＳｉＣ半導体装置の利点が奪われてしまう。
【００１３】
本発明は、以上述べた点に鑑みてなされたものであり、本発明の目的は、静電誘導トランジスタ構造の長所を生かしつつ、絶縁ゲート型電界効果トランジスタ構造の特徴とするノーマリオフ型の利点が得られるように両者を組み合わせた構造としても、オン抵抗を小さくできる絶縁ゲート型炭化珪素半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１４】
前述の課題を解決し、本発明の目的を達成するため、特許請求の範囲の請求項１記載の発明によれば、炭化珪素を主たる半導体材料とし、一導電型高濃度半導体基板上に堆積される一導電型低濃度堆積半導体層を備え、該一導電型低濃度堆積半導体層中に埋め込み形成される他導電型ベース領域と、前記一導電型低濃度堆積半導体層の表面から前記他導電型ベース領域に達する深さのトレンチと、該トレンチ底部の前記他導電型ベース領域の表面層に選択的に形成される一導電型第一ソース領域と、前記トレンチ側壁の前記一導電型低濃度堆積半導体層の表面層に形成され一端が前記一導電型第一ソース領域に接する他導電型チャネル領域と、該他導電型チャネル領域の前記トレンチ側壁表面にゲート絶縁膜を介して接するゲート電極と、該ゲート電極のトレンチ側表面に層間絶縁膜を介して接し、且つ前記トレンチ底部に露出する、一導電型第一ソース領域表面と前記他導電型ベース領域表面とに接するソース電極とを備える絶縁ゲート型炭化珪素半導体装置とする。
【００１５】
特許請求の範囲の請求項２記載の発明によれば、該他導電型チャネル領域の前記トレンチ側壁表面にゲート絶縁膜を介して接するゲート電極が前記トレンチ間の前記一導電型低濃度堆積半導体層の上部に延長されていない請求項１記載の絶縁ゲート型炭化珪素半導体装置とする。
特許請求の範囲の請求項３記載の発明によれば、前記トレンチ間の前記一導電型低濃度堆積半導体層の表面層に高濃度の一導電型第二ソース領域を備えた特許請求の範囲の請求項１記載の絶縁ゲート型炭化珪素半導体装置とする。
【００１６】
特許請求の範囲の請求項４記載の発明によれば、前記他導電型ベース領域が深くて高濃度の第一ベース領域と浅くて低濃度の第二ベース領域との二層構成である特許請求の範囲の請求項３記載の絶縁ゲート型炭化珪素半導体装置とする。
特許請求の範囲の請求項５記載の発明によれば、前記トレンチの底部に前記第一ベース領域に達する深さのコンタクト用トレンチを備え、該コンタクト用トレンチ内にソース電極を設ける特許請求の範囲の請求項４記載の絶縁ゲート型炭化珪素半導体装置とする。
【００１７】
特許請求の範囲の請求項６記載の発明によれば、特許請求の範囲の請求項３記載の絶縁ゲート型炭化珪素半導体装置を製造する際に、前記低濃度堆積半導体層中に埋め込み形成される他導電型ベース領域と前記低濃度堆積半導体層の表面から前記他導電型ベース領域に達する深さのトレンチとをそれぞれ形成し、該トレンチの側壁に斜めイオン注入による他導電型チャネル領域を形成後、前記一導電型第一ソース領域と一導電型第二ソース領域とを同時に形成する絶縁ゲート型炭化珪素半導体装置の製造方法とする。
【発明の効果】
【００１８】
本発明によれば、静電誘導トランジスタ構造の長所を生かしつつ、絶縁ゲート型電界効果トランジスタ構造の特徴とするノーマリオフ型の利点が得られるように両者を組み合わせた構造としても、オン抵抗を小さくできる絶縁ゲート型炭化珪素半導体装置およびその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１９】
以下に添付図面を参照して、この発明にかかる絶縁ゲート型炭化珪素半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。なお、以下の実施形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
図１は実施例１にかかる絶縁ゲート型炭化珪素半導体装置の断面図である。図２は実施例１にかかる絶縁ゲート型炭化珪素半導体装置の等価回路図である。図３は実施例１にかかる絶縁ゲート型炭化珪素半導体装置の製造方法を示す断面図である。図４は実施例２にかかる絶縁ゲート型炭化珪素半導体装置の製造方法を示す断面図である。図５は実施例３にかかる絶縁ゲート型炭化珪素半導体装置の断面図である。図６は実施例４にかかる絶縁ゲート型炭化珪素半導体装置の断面図である。図７は実施例５にかかる絶縁ゲート型炭化珪素半導体装置の断面図である。
【実施例１】
【００２０】
図１は、本発明にかかる実施例１を示す絶縁ゲート型炭化珪素半導体装置の断面図である。図において、ＳＩＴ構造はｎ＋領域２３（ソース）、ｐ＋領域２７（ゲート）、ｎ型高抵抗（低濃度）ドリフト層３およびｎ＋基板１（ドレイン）によって構成され、ＳＩＴのゲートはｐ＋領域２７（特許請求の範囲では他導電型ベース領域に含まれるが、ＳＩＴから見るとゲートであるので、以降、ｐ＋ゲート領域と記す）に対応している。図１では、ＳＩＴのソース領域に対応するｎ＋領域２３（以降、ｎ＋第二ソース領域と記す）は電極と直接には接続されずに、トレンチ１９側壁に形成されるＭＯＳＦＥＴ構造のドレイン領域を兼ねることにより、前記ＳＩＴ構造と前記ＭＯＳＦＥＴ構造とがカスコード接続されている。前記ＳＩＴ構造と前記ＭＯＳＦＥＴ構造とのカスコード接続を図２の等価回路に示す。
【００２１】
図１に示す前記ＭＯＳＦＥＴ構造は、表面からｐベース領域２６へ達するように形成されるトレンチ１９の側壁表面に設けられるゲート絶縁膜２５およびゲート電極２２を備える。さらにトレンチ１９側壁のｎ型高抵抗（低濃度）ドリフト層３側の表面層には、この側壁に沿ってｐ型チャネル領域２４がｎ＋第二ソース領域２３とｐベース領域２６およびｎ＋第一ソース領域３０を連結するように形成される。この側壁表面のゲート電極２２に閾値以上のゲート電圧が印加されると前記ｐ型チャネル領域２４の表面にｎ型に反転するチャネルが形成され、ＭＯＳＦＥＴ構造の電流通路となる。ドレイン電極２１、ｎ＋基板１、ｎ型高抵抗（低濃度）ドリフト層３、ｎ＋第二ソース領域２３からなるＳＩＴ構造のソース（ＭＯＳＦＥＴ構造のドレイン）となるｎ＋第二ソース領域２３はこのＭＯＳＦＥＴと直列に接続され、ドレイン端子１０に入力された電流は前記ＳＩＴ構造を経てＭＯＳＦＥＴ構造のドレイン２３、チャネル領域２４、ソース領域３０からソース電極２０を経てソース端子１７によって外部に取り出される。高耐圧を維持する基本部分はＳＩＴと同様であり、ピンチオフ領域３１によってＳＩＴがオフする。
【００２２】
本発明にかかる半導体装置は前記図２の等価回路図に示すように、ＭＯＳＦＥＴのゲート端子１８に電圧を印加することでオンオフすることが可能である。このデバイスは基本的にはＳＩＴ１６にＭＯＳＦＥＴ１５が直列に接続されていることで、ノーマリオフとすることが可能である。また、前述の実施例１で説明した図１に示す半導体装置ではゲート絶縁膜２５のコーナー部分には電界が印加されないことから、十分に大きな電圧がソース−ドレイン間に印加されても、図１０に示す従来のトレンチゲート型ＭＯＳＦＥＴのようにゲート絶縁膜２２４（図１ではゲート絶縁膜２５）の耐圧によって、素子全体の耐圧が制約されることがない。さらに、ＳＩＴと同様に、表面に高濃度のＳＩＴのｎ＋第二ソース領域２３が存在することから、ピンチオフ領域３１を微細化しても高抵抗化を避けることが可能であり、このことからＳＩＴに追加されるＭＯＳＦＥＴが直列に入っていても、素子全体の抵抗を小さく抑えることが可能となる。また微細化に影響を与えるｐベース領域２６、ｐ＋ゲート領域２７の領域は、微細化に伴う特性劣化の要因がなく、微細加工技術が進展すればいくらでも小さくすることが可能であることから、微細化と低抵抗とが両立する構造となっている。このことによって、ＳＩＴとＭＯＳＦＥＴのそれぞれの欠点を補い、両者の優れた特性を生かしたデバイスを提供することが可能となる。
【００２３】
図３は本発明の実施例１にかかる絶縁ゲート型炭化珪素半導体装置の製造方法の一例を示す半導体基板の要部断面図である。高濃度ｎ＋ＳｉＣ単結晶基板（図示せず）の上に、厚さと不純物濃度が制御されたｎ型高抵抗（低濃度）ドリフト層３をエピタキシャル成長により形成したウエハを用いる。図３（ａ）において、ｐ＋ゲート領域を形成することになる領域にフォトマスクによってイオン注入マスク２９ａを開口し、矢印で示すようにｐ型不純物をイオン注入する。通常、ＳｉＣ半導体基板においては、ｐ型不純物としてアルミニウム（Ａｌ）が用いられる。ここでは２種類の深さの異なる領域２６、２７にそれぞれ異なる濃度でＡｌのイオン注入を行う。ＳＩＴのゲートとして、主に動作させるため、深いｐ＋ゲート領域２７にはより高濃度、１×１０１８ｃｍ−３〜１×１０２０ｃｍ−３程度の領域を、より浅いｐベース領域２６には１×１０１７ｃｍ−３〜１×１０１８ｃｍ−３程度の領域を形成する。
【００２４】
図３（ｂ）では、１５００〜１８００℃の高温で熱処理することで、前記イオン注入されたｐ＋ゲート領域２７とｐベース領域２６とを活性化し、その上にさらにｎ型のＳｉＣのエピタキシャル成長を行い、ｎ型高抵抗（低濃度）ドリフト層３ａを形成する。さらに、その後に全面にＳＩＴのソース領域を形成するためイオン注入、またはエピタキシャル成長によって高濃度ｎ＋第二ソース領域２３を形成する。ＳｉＣ半導体ではｎ型不純物として、通常、窒素、リンが使用される。
【００２５】
図３（ｃ）では、絶縁膜などからなるエッチングマスク２９ｂを用いてウエハ表面から垂直にトレンチ１９をｐ＋ベース領域２６に達するように形成する。図３（ｄ）では、ウエハ表面に対して斜めからイオン注入を行って、トレンチ側壁にＭＯＳ構造を形成するためのｐ型チャネル領域２４をつくる。図３（ｅ）では、前記トレンチ１９底部の所定の部分にマスク２９ｃを設けてＭＯＳＦＥＴのソースとなる高濃度ｎ型のイオン注入を行って、前述と同様の１５００℃〜１８００℃の高温熱処理によって活性化し、ｎ＋第一ソース領域３０を形成する。
【００２６】
図３（ｆ）では、熱酸化、またはＣＶＤによって基板表面にゲート絶縁膜２５を形成し、さらにその上にポリシリコンなどのゲート材料を堆積し、ゲート電極２２を形成する。図３（ｇ）ではゲート電極２２にパターニングを施し、さらにその上に層間絶縁膜２８を形成して、コンタクトホールを開口する。その後、図３では示されないが、前記図１に示したソース電極２０とドレイン電極２１を表面側と裏面側にそれぞれ形成することで、図１の構造の絶縁ゲート型炭化珪素半導体装置を得る。ドレイン電極２１、ソース電極２０をＳｉＣ半導体基板面に良好に導電接触させるためのオーミック電極膜としては、Ｎｉ、Ｔｉなどの金属膜が主に用いられ、さらに前記電極膜の最表面ではワイヤボンディング接続を良好に行うため、Ａｌを数ミクロンの厚さに形成する。また、電極膜の最表面には酸化防止やハンダ接合性を上げるためにＡｕ被膜仕上げとすることも好ましい。
【実施例２】
【００２７】
図４は実施例２として、本発明の絶縁ゲート型炭化珪素半導体装置の異なる製造方法を示す半導体基板の要部断面図である。図４で示す製造方法が前記図３で示す製造方法と異なる点としては、前記図３（ｂ）における、図１に示すドレイン電極２１、ｎ＋半導体基板１、ｎ型高抵抗（低濃度）ドリフト層３、ｎ＋第二ソース領域２３などからなるＳＩＴ構造のソースとなるｎ＋第二ソース領域２３をこの図４（ｂ）の段階では形成せず、後工程の図４（ｅ）の工程で、前記ｎ＋第二ソース領域２３とＭＯＳＦＥＴのｎ＋第一ソース領域３０とを同時に形成する製造方法とした点である。このような製造方法とすることで、前記図３に示す製造方法より、工程を少し効率化することが可能である。
【実施例３】
【００２８】
図５は本発明にかかる実施例３を示す絶縁ゲート型炭化珪素半導体装置の断面図である。基本構成は図１と同様であるが、図５では、実施例１を示す図１と異なり、ＳＩＴ構造のソース領域（ｎ＋第二ソース領域）２３の直上には、図１ではゲート絶縁膜２５を介して形成されているゲート電極２２が形成されていない。その理由は、一つはゲート・ソース間容量を低減するためであり、他はゲート絶縁膜２５の総面積を減らすためである。前者は高速スイッチングに適しており、また後者はゲート絶縁膜２５の良品率の向上に効果がある。
【実施例４】
【００２９】
図６は本発明にかかる実施例４を示す絶縁ゲート型炭化珪素半導体装置の断面図である。ここではＳＩＴ構造のソース領域に対応する高濃度領域、つまり、前記図１、図５におけるｎ＋第二ソース領域２３が削除されている。そのため、オン抵抗が上昇するが、耐圧設計が容易になる。すなわち、ＳＩＴではピンチオフ領域３１の幅とトレンチ１９の深さを設計耐圧が得られる寸法とする必要があり、最適値からずれると耐圧が低下する危険性があるが、図６の場合のように高濃度領域（ｎ＋第二ソース領域２３）がなく、通常の縦型ＭＯＳＦＥＴと類似の構造になると、高濃度領域の深さを制御する必要性がなくなり、設計による耐圧の低下のリスクがほとんど無くなる。
【実施例５】
【００３０】
図７は本発明にかかる実施例５を示す絶縁ゲート型炭化珪素半導体装置の断面図である。基本構成は図１と同様であるが、ソース電極２０がｎ＋第一ソース領域３０およびｐベース領域２６とオーミック接触する部分において、ｐ＋ゲート領域２７とのコンタクト形成をトレンチ４０を掘ることによって実現している。これは前記図３や図４で示した製造方法では、トレンチ１９底部でのソース電極２０によるオーミック形成部分で、高濃度のｐ＋ゲート領域２７を露出することが困難であることから、このように部分的に深く掘ってコンタクト用トレンチ４０を形成し、底部の高濃度ｐ＋ゲート領域２７を露出させ、低いオーミック抵抗を得ようとするものである。
【産業上の利用可能性】
【００３１】
本発明にかかる絶縁ゲート型炭化珪素半導体装置はインバータや電力変換装置に好適に利用されている。特に近年では自動車などのモーター駆動への利用も期待されている。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施例１にかかる絶縁ゲート型炭化珪素半導体装置の断面図である。
【図２】本発明にかかる絶縁ゲート型炭化珪素半導体装置の等価回路図である。
【図３】本発明の絶縁ゲート型炭化珪素半導体装置の製造方法を示す断面図である。
【図４】本発明の実施例２にかかる絶縁ゲート型炭化珪素半導体装置の製造方法を示す断面図である。
【図５】本発明の実施例３にかかる絶縁ゲート型炭化珪素半導体装置の断面図である。
【図６】本発明の実施例４にかかる絶縁ゲート型炭化珪素半導体装置の断面図である。
【図７】本発明の実施例５にかかる絶縁ゲート型炭化珪素半導体装置の断面図である。
【図８】従来の静電誘導トランジスタの構造を示す断面図である。
【図９】従来の縦型プレーナゲート型ＭＯＳＦＥＴの構造を示す断面図である。
【図１０】従来の縦型トレンチゲート型ＭＯＳＦＥＴの構造を示す断面図である。
【図１１】従来の絶縁ゲート炭化珪素半導体装置の断面図である。
【符号の説明】
【００３３】
１  高濃度ｎ型炭化珪素半導体基板
３、３ａ  ｎ型高抵抗（低濃度）ドリフト層
１０  ドレイン端子
１５  ＳＩＴ
１６  ＭＯＳＦＥＴ
１７  ソース端子
１８  ゲート端子
２０  ソース電極
２１  ドレイン電極
２２  ゲート電極
２３  ＳＩＴのソース領域、ｎ＋第二ソース領域
２４  ｐチャネル領域
２５  ゲート絶縁膜
２６  ｐベース領域
２７  ｐ＋ゲート領域
２８  層間絶縁膜
２９ａ、２９ｃ  イオン注入マスク
２９ｂ  エッチングマスク
３０  ｎ＋第一ソース領域
３１  ＳＩＴのチャネル領域、ピンチオフ領域。
【図１】
2008186925.tif 000003
【図２】
2008186925.tif 000004
【図３】
2008186925.tif 000005
【図４】
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【図５】
2008186925.tif 000007
【図６】
2008186925.tif 000008
【図７】
2008186925.tif 000009
【図８】
2008186925.tif 000010
【図９】
2008186925.tif 000011
【図１０】
2008186925.tif 000012
【図１１】
2008186925.tif 000013
【手続補正書】
【提出日】平成19年12月6日(2007.12.6)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正の内容】
【０００４】
一方、前記パワーデバイスとしては、前記図９の断面図に示すような絶縁ゲート駆動型デバイスに属する縦型ＭＯＳＦＥＴが汎用されている。図９ではゲート絶縁膜１２４とゲート電極１１１が半導体基板（１００＋１０３）の主面上に平面状に形成される通常のプレーナゲート型ＭＯＳＦＥＴを示している。この図９において、基板表面でｐウエル１１３の両側に位置するゲート絶縁膜１２４直下に設けられているｎ+表面領域１２１は通常は形成されないことが多い。このパワーデバイスの低オン抵抗化に伴うユニットパターンの微細化とともに、隣接するユニットパターン間でｐウエル１１３に挟まれたゲート絶縁膜１２４直下の領域が狭くなると、ドレイン電極１０６へバイアスを印加する際に広がる空乏層によるピンチオフ抵抗が大きくなる。このピンチオフ抵抗が大きくなってオン抵抗が大きくなることを防止するために、前記高濃度ｎ+表面領域１２１が設けられるのである。この濃度（不純物濃度）は最大でも１×１０18ｃｍ-3程度である。それ以上の濃度にすると、表面に空乏層が広がらなくなり、耐圧が低下するからである。符号１１１はゲート電極、符号１０４は層間絶縁膜、符号１０５はエミッタ電極、符号１１４はエミッタ領域、符号１１５はコンタクト高濃度ｐ+領域をそれぞれ示す。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
さらに、公知文献に記されている、ｎ+ＳｉＣ基板上に積層されたｎ型高抵抗（低濃度）ドリフト層に埋め込み形成される高濃度ｐゲート層上にさらに形成されるＭＯＳチャネル領域を低濃度のｐ型堆積層とすることにより、オン抵抗を低減する構造のＳｉＣ−ＭＯＳＦＥＴにおいては、このｐ型堆積層をイオン注入により選択的にｎ型ベース領域に変換して電流通路を形成することが必要である。ところが、このｎ型ベース領域の厚さは、実用的にイオン注入可能な深さ（ｐ型堆積層の厚さに等しい）により制限されて厚くできないので、ゲート絶縁膜に高電界がかかり、オフ電圧の向上を図ることができないという問題が生じる。この問題を解決するために、前記低濃度ｐ型堆積膜と高濃度ゲート層の間に低濃度のｎ型堆積層を介在させ、かつ、イオン注入によってｎ型に変換したベース領域を前記低濃度ｐ型堆積膜内に選択的に形成して、前記高濃度ゲート層と前記低濃度ｐ型堆積膜（チャネル領域）との間のｎ型堆積膜の厚さを大きくする構造とするＳｉＣ−ＭＯＳＦＥＴが発表されている（特許文献１）。