(57)【要約】【課題】ＰＤＰ装置などに係わり、制御回路（波形生成回路部）と不揮発性メモリ（波形ＲＯＭ）との間での処理を含む制御回路の処理の効率化等を実現できる技術を提供する。【解決手段】本ＰＤＰ装置の制御回路では、不揮発性メモリとしてＳＦＭ（シリアルフラッシュメモリ）１３０を用い、ＳＦＭ１３０には、第１の波形として、波形デコードデータ（Ｄ１）５１と、波形デコードアドレスセット（Ｄ２）５２と、が格納される。ＬＳＩ（波形生成回路ＬＳＩ）１２０は、内蔵ＳＲＡＭ部の第１のＳＲＡＭ２１に、波形デコードデータ（Ｄ１）５１からのデータ（ｄ１）を格納し、第２のＳＲＡＭ２２に、波形デコードアドレスセット（Ｄ２）５２から選択した１読み出し周期（例えば１ＳＦ）分のデータ（ｄ２）を格納する。【選択図】図４
2008310112.tif 000002
【特許請求の範囲】
【請求項１】
平面型パネル表示装置に備えられ、パネルを駆動するための波形を生成する波形生成回路部を含んで成る駆動制御回路装置であって、
外付けの不揮発性メモリに、駆動波形及びその発生に関係する波形データが、複数のクロック周期で構成されるサイクル毎に、第１の波形として格納され、前記不揮発性メモリに格納される前記第１の波形を用いて、前記パネルを駆動するための第２の波形を生成するものであり、
パネル駆動制御のために使用するすべての波形データ単位を網羅するデータである駆動波形デコードデータを第１のデータとして格納する、内蔵の第１の揮発性メモリと、
前記駆動波形デコードデータから所望のデータを読み出すためのデコードアドレスのデータを、所定の読み出し周期分のみ、第２のデータとして格納する、内蔵の第２の揮発性メモリと、を備えること、を特徴とする平面型パネル表示装置の駆動制御回路装置。
【請求項２】
請求項１記載の駆動制御回路装置において、
前記不揮発性メモリは、前記第１及び第２の揮発性メモリとシリアルインタフェースで接続される、シリアルフラッシュメモリであること、を特徴とする平面型パネル表示装置の駆動制御回路装置。
【請求項３】
請求項１記載の駆動制御回路装置において、
前記不揮発性メモリに、前記駆動波形デコードデータとして、前記第１の波形の１クロック周期分を１単位として、パネル駆動制御のために使用するすべての波形データ単位を網羅するデータが、あらかじめ格納されること、を特徴とする平面型パネル表示装置の駆動制御回路装置。
【請求項４】
請求項１記載の駆動制御回路装置において、
前記不揮発性メモリに、前記デコードアドレスのデータとして、１読み出し周期分を１セットとして、パネル駆動制御に使用するセット数分のデータが、あらかじめ格納されること、を特徴とする平面型パネル表示装置の駆動制御回路装置。
【請求項５】
請求項３記載の駆動制御回路装置において、
前記不揮発性メモリに格納されている前記駆動波形デコードデータを、本システムの起動直後に、すべて、前記第１の揮発性メモリに前記第１のデータとして格納し、その後は随時、当該第１の揮発性メモリの第１のデータに対しリフレッシュ動作すること、を特徴とする平面型パネル表示装置の駆動制御回路装置。
【請求項６】
請求項１記載の駆動制御回路装置において、
前記不揮発性メモリに、前記駆動波形デコードデータとして、前記第１の波形の１クロック周期分を１単位として、パネル駆動制御のために使用するすべての波形データ単位を網羅するデータが、あらかじめ格納され、
前記不揮発性メモリに、前記デコードアドレスのデータとして、１読み出し周期分を１セットとして、パネル駆動制御に使用するセット数分のデータが、あらかじめ格納され、
前記不揮発性メモリに格納されている前記駆動波形デコードデータを、本システムの起動直後に、すべて、前記第１の揮発性メモリに前記第１のデータとして格納し、その後は随時、当該第１の揮発性メモリの第１のデータに対しリフレッシュ動作し、
前記不揮発性メモリに格納されている前記デコードアドレスの１セット分を、本システムの起動直後に、前記駆動波形デコードデータの格納以後に、前記第２の揮発性メモリに格納すること、を特徴とする平面型パネル表示装置の駆動制御回路装置。
【請求項７】
請求項４記載の駆動制御回路装置において、
前記不揮発性メモリに格納されている前記デコードアドレスの１セット分を、前記読み出し周期の切り替わり時に、前記第２の揮発性メモリに格納すること、を特徴とする平面型パネル表示装置の駆動制御回路装置。
【請求項８】
請求項４記載の駆動制御回路装置において、
前記不揮発性メモリに格納されている前記デコードアドレスの複数のセットから、前記読み出し周期毎に選択したセットを、前記第２の揮発性メモリに格納すること、を特徴とする平面型パネル表示装置の駆動制御回路装置。
【請求項９】
請求項６，７，８のいずれか一項に記載の駆動制御回路装置において、
前記第１及び第２の揮発性メモリに格納した各データをもとに前記第２の波形を生成する前記波形生成回路部において、
前記デコードアドレスの１セット分を前記第２の揮発性メモリに格納する際に、前記デコードアドレスの１クロック周期分を格納した直後から、当該格納したデコードアドレスを読み出し、当該デコードアドレスにより前記第１の揮発性メモリに格納されている前記駆動波形デコードデータを参照して、前記第２の波形を生成すること、を特徴とする平面型パネル表示装置の駆動制御回路装置。
【請求項１０】
請求項６，７，８のいずれか一項に記載の駆動制御回路装置において、
前記デコードアドレスを格納する前記第２の揮発性メモリの回路の書き込み周期を、当該回路に対する前記デコードアドレスの読み出し周期よりもはやくすること、を特徴とする平面型パネル表示装置の駆動制御回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイパネル（ＰＤＰ）を備える表示装置（プラズマディスプレイ装置：ＰＤＰ装置）などのフラットパネルディスプレイ（平面型パネル表示装置）に関し、特に、フラットパネルディスプレイを駆動するための波形などを生成する駆動制御回路装置（ＩＣ等）に関する。
【背景技術】
【０００２】
従来のＰＤＰ装置において、外付け不揮発性メモリを用いたＰＤＰ駆動制御回路（制御回路と略称する）を有する。従来の制御回路では、駆動制御に必要になる波形データ等（第１の波形）が格納される外付け不揮発性メモリ（波形ＲＯＭなどともいう）として、パラレルＩ/Ｆ（インタフェース）を持つパラレルフラッシュメモリ（ＰＦＭと略記する）が採用されていた。制御回路では、ＰＦＭに格納されている駆動波形及びその発生に関係する波形データ（第１の波形）を、常に連続クロックで読み出して、波形生成回路（制御回路内に備える）を通して高圧回路（駆動回路）に出力させることで、ＰＤＰを表示駆動していた。上記第１の波形は、例えば、駆動回路の制御スイッチのオン／オフ制御信号などである。また、制御回路の内部には、バッファＳＲＡＭ（ＰＦＭから読み出した波形データを一時的に格納する揮発性メモリ）を持っていなかった。
【０００３】
なお、制御回路と、パネル（ＰＤＰ）に接続される駆動回路（高圧回路）と、を分けて考える。制御回路からの駆動制御信号（前記第１の波形をもとに生成した信号（第２の波形））により駆動回路を制御し、駆動回路から駆動波形（電圧）をＰＤＰ電極に印加することで、ＰＤＰ表示駆動される。
【０００４】
特開２００４−２５２０１７号公報（特許文献１）には、ＰＤＰ装置等における表示制御部（制御回路）と駆動部（駆動回路）との間での信号・データの伝送の技術例について記載されている。また、特開２００３−２８８０４２号公報（特許文献２）には、ＰＤＰ装置等における制御回路、波形発生回路の技術例（波形データのアドレスをスキップする技術）について記載されている。また、特開２００４−７５４６号公報（特許文献３）には、ＰＤＰ装置等における制御回路、波形発生回路の技術例（波形データの出力期間を延長する技術）について記載されている。
【特許文献１】特開２００４−２５２０１７号公報
【特許文献２】特開２００３−２８８０４２号公報
【特許文献３】特開２００４−７５４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前記背景技術においては、以下のような問題がある。基本的な問題としては、ＰＤＰ駆動制御の精密化などに伴い、駆動波形及びその発生に関係する波形データ（第１の波形）の量が大きくなり、また、その波形データ（第１の波形）の読み出し等の制御の高速化が必要になる。詳しくは以下である。
【０００６】
（１）外付け不揮発性メモリとの間での処理などを含む制御回路（波形生成回路ＬＳＩ等）の処理の速度及び効率が制限されていた。例えば、従来のＰＦＭのデータバスのアクセスタイムとして最小５５ｎｓ（ナノ秒）が必要であるため、ＰＦＭからの読み出しクロックの周波数及び波形生成回路クロックの周波数の高速化が制限されていた。
【０００７】
（２）更に、外付け不揮発性メモリのデータバス，アドレスバスなどに係わり、パラレルＩ/Ｆ（ＰＦＭ）であることから制御端子数が約４０本分必要であり、当該メモリのデータ処理を行うＩＣ（制御回路の一部のメモリ制御ＩＣ）の端子数がその分必要になり、コストアップの要因の１つとなっていた。
【０００８】
（３）また、外付け不揮発性メモリ（ＰＦＭ）に格納する波形データ（第１の波形）の量が大きいことから、大きい容量のＰＦＭの具備が必要になるため、コストアップの要因の１つとなっていた。
【０００９】
本発明は以上のような問題に鑑みてなされたものであり、その目的は、ＰＤＰ装置などのフラットパネルディスプレイにおける外付け不揮発性メモリを用いた制御回路に係わり、（１）制御回路（波形生成回路）と不揮発性メモリ（波形ＲＯＭ）との間での処理を含む制御回路の処理の効率化及びそれによるパネル駆動表示の効率化、（２）制御回路に備えるメモリ制御ＩＣ等の端子数の削減によるコストダウン、（３）外付け不揮発性メモリの容量の低減によるコストダウン、等を実現できる技術を提供することにある。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。前記目的を達成するために、本発明は、ＰＤＰ装置等のフラットパネルディスプレイ（平面型パネル表示装置）に備えるパネル駆動制御回路（制御回路）であって、外付け不揮発性メモリ（波形ＲＯＭ）を用い、当該メモリに格納される駆動波形及びその発生に関係する波形データ（第１の波形）を用いて、少なくともパネルを駆動するための波形（第２の波形）を生成する処理を行うものであり、以下に示す構成を有することを特徴とする。
【００１１】
本発明の制御回路では、外付け不揮発性メモリ（ＲＯＭ）と制御回路（少なくとも上記処理を行う波形生成回路部を含んで成る）とのＩ/Ｆとして、シリアルＩ/Ｆの構成を採用する。即ち、当該メモリとして、従来のＰＦＭに代わり、シリアルフラッシュメモリ（ＳＦＭと略記する）を備える。また本制御回路では、上記シリアルＩ/Ｆ構成に対応して、不揮発性メモリ（ＳＦＭ）には、第１の波形に対応するものとして、駆動波形デコードデータと、その駆動波形デコードデータからデータ（パターン）を所定単位毎に読み出すためのアドレスデータと、が格納される。その上で、本制御回路では、内蔵の揮発性メモリとして、駆動波形デコードデータを第１のデータとして格納する第１の揮発性メモリと、アドレスデータを１読み出し周期を１セットとして所定セット数分のみ格納する第２の揮発性メモリと、を備える。本制御回路（波形生成回路部）では、不揮発性メモリ（ＳＦＭ）から、随時、上記格納データを内蔵の揮発性メモリに読み出して格納しながら、当該メモリに格納されたデータを読み出して、第２の波形を生成して、駆動回路へ出力する。上記構成により、従来のＰＦＭに代わるＳＦＭの採用が可能及び有効になる。
【００１２】
上記構成により、（１）ＳＦＭと制御回路（波形生成回路部）とにおける駆動波形生成クロック等のクロック周波数高速化、（２）シリアルＩ/Ｆ（シリアルデータバス等）による波形生成回路部のメモリ制御ＩＣ等の端子数の削減、（３）ＳＦＭの格納データ（第１の波形）の形式の工夫などによる容量の低減、などを実現する。
【００１３】
本駆動制御回路の構成は例えば以下である。本装置では、不揮発性メモリに、駆動波形及びその発生に関係する波形データが、複数のクロック周期で構成されるサイクル毎に、第１の波形として格納され、不揮発性メモリに格納される第１の波形を用いて（読み出して）、パネルを駆動するための第２の波形を生成するものであり、第１のデータ（ｄ１）として、駆動のためのすべての波形群から所定期間（例えば１クロック周期）毎の波形群のパターンを抽出してなる駆動波形デコードデータ（Ｄ１）を格納する第１の揮発性メモリ（ＳＲＡＭ等）と、第２のデータ（ｄ２）として、駆動波形デコードデータ（Ｄ１）からデータ（パターン（波形群））を読み出すためのデコードアドレスを、所定の１読出し周期（例えば１サブフィールド）分のみデコードアドレスセット（Ｄ２）として格納する、第２の揮発性メモリ（ＳＲＡＭ等）と、を備える。これにより、第２の揮発性メモリのデコードアドレスから第１の揮発性メモリのデコードデータを読み出して、第２の波形を生成し出力する。前記１読み出し周期は、単数または複数の、フィールドまたはサブフィールドまたはサブフィールド内のリセット期間、アドレス期間、サステイン期間などである。
【００１４】
本装置では、例えば、不揮発性メモリに、第１の波形のうちの駆動波形デコードデータ（Ｄ１）として、第１の波形の１クロック周期分を１単位として、パネル駆動制御のために使用するすべての波形データ単位を網羅するデータが、あらかじめ格納される。駆動波形デコードデータ（Ｄ１）は、換言すれば、全波形群から所定期間（例えば１クロック周期）毎の波形群（波形組み合わせ）のパターンを解析及び抽出したものである。なお、上記「１クロック周期分」は、メモリからデコードアドレスを読み出し、駆動波形（第２の波形）を生成し、駆動回路（高圧回路）へ出力する、といった一連の処理を行う周期を指している。また、本装置では、不揮発性メモリに、デコードアドレスとして、１読み出し周期分を１セット（デコードアドレスセット（Ｄ２））として、パネル駆動制御のために使用するセット（種類）数分のデコードアドレスが、あらかじめ格納される。
【００１５】
本装置では、例えば、不揮発性メモリに格納されている駆動波形デコードデータを、本システムの起動直後に、すべて、第１の揮発性メモリに第１のデータとして格納し、その後は随時、当該第１の揮発性メモリの第１のデータに対しリフレッシュ動作する。また本装置では、不揮発性メモリに格納されているデコードアドレスの１読み出し周期分を、システム起動直後、前記デコードデータの格納以後に、第２の揮発性メモリに格納する。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。本発明によれば、ＰＤＰ装置などのフラットパネルディスプレイにおける外付け不揮発性メモリを用いた制御回路に係わり、（１）制御回路と不揮発性メモリとの間での処理を含む制御回路の処理の効率化及びそれによるパネル駆動表示の効率化、（２）制御回路に備えるメモリ制御ＩＣ等の端子数の削減によるコストダウン、（３）外付け不揮発性メモリの容量の低減によるコストダウン、等を実現できる。
【００１７】
特に上記（１）では、クロック周波数高速化などによる制御回路の処理高速化が実現できる。これにより、例えば、サブフィールドのアドレス動作の高速化、及びそのアドレス動作期間短縮により余裕ができた時間分をサステイン動作期間に割り当てることによるＰＤＰ表示高輝度化などが実現できる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部には原則として同一符号を付し、その繰り返しの説明は省略する。
【００１９】
＜前提技術＞
図１６を用いて、本発明の実施の形態をわかりやすく説明するために、本発明の実施の形態に対する従来技術（前提技術）について簡単に説明する。なお、図９〜図１１等の内容も従来技術に関する。
【００２０】
図１６において、従来のＰＤＰ装置の制御回路部９００において、ＬＳＩ（波形生成回路ＬＳＩ）９２０とＰＦＭ９３０がパラレルＩ/Ｆ（例えばパラレルデータバスが１６ビット）で接続されている構成である。ＰＦＭ９３０内には、波形データ（Ｄ）９５０（第１の波形）が格納されている（図８対応）。ＬＳＩ９２０内には、シフトレジスタ（レジスタアレイ）９０、波形生成回路９３を有する。シフトレジスタ９０の動作については前記特許文献１等の従来技術と同様であり説明は省略する。
【００２１】
ＬＳＩ９２０の内部クロックでは、ＰＦＭ９３０内の波形データ（Ｄ）９５０を、１ＳＦ毎に使用する分を選択して、１サイクル（１ステップ）ずつ、シフトレジスタ（レジスタアレイ）９０に読み出して、波形生成回路９３で生成した波形（第２の波形）を各ドライバ（高圧回路）へ出力する。出力された波形（第２の波形）により各ドライバ内の各制御スイッチがオン／オフ制御されることで、ＰＤＰ電極へ駆動波形が出力（印加）される。
【００２２】
上記従来技術では、タイミング制御としては、フィールドの各ＳＦで、常にＰＦＭ９３０にアクセスして波形データ（Ｄ）９５０を読み出している。ＰＦＭ９３０のアクセスタイムは、高速なものでも最小５５ｎｓ程度であった。そのため、上記従来技術では、ＬＳＩ９２０及びパラレルＩ/Ｆの制御におけるクロック速度が制限され、波形データ（Ｄ）９５０の読み出し及び波形生成出力などを高速化するためには、問題となっていた。
【００２３】
従来のＰＦＭ９３０は、例えば、制御端子が４０本（アドレス入力、データ入出力、ライトイネーブル、出力イネーブル、チップイネーブル等）である。ＬＳＩ９２０側のメモリ制御ＩＣ等における端子でも同じく４０本が必要となる。このように端子数が多いことからコストアップ要因となる。
【００２４】
＜本実施の形態＞
上記を踏まえ、図１〜図１５を用いて、本発明の一実施の形態のＰＤＰ装置を説明する。本実施の形態では、図４等に示すように、ＳＦＭ１３０に、波形データ（第１の波形（Ｓ１））が、波形デコードデータ（Ｄ１）５１と、波形デコードアドレスセット（Ｄ２）５２と、に分けた形式で格納され、ＬＳＩ１２０は、ＳＦＭ１３０から随時必要な分の波形データを内蔵ＳＲＡＭ部２０（Ｍ１，Ｍ２）に読み出して格納し、波形生成回路２３から第２の波形（Ｓ２）を生成して出力するものである。
【００２５】
＜ＰＤＰ装置＞
図１において、本実施の形態のＰＤＰ装置の全体の構成を示している。ＰＤＰ装置は、制御回路部１００、駆動回路部（高圧回路部）１５０、及びＰＤＰ１０を備える。制御回路部１００から駆動回路部１５０（１５１〜１５３）を制御する。駆動回路部（高圧回路部）１５０は、Ｘ駆動回路１５１、Ｙ駆動回路１５２、アドレス駆動回路１５３を備える。Ｘ駆動回路１５１は、ＰＤＰ１０のＸ電極（維持電極）３１群を駆動（維持駆動）する。Ｙ駆動回路１５２は、ＰＤＰ１０のＹ電極（走査電極）３２群を駆動（走査駆動及び維持駆動）する。アドレス駆動回路１５３は、ＰＤＰ１０のアドレス電極３３群を駆動（アドレス駆動）する。ＰＤＰ１０は、例えば、横方向に伸びるＸ電極３１及びＹ電極３２の対と、縦方向に伸びるアドレス電極３３との交差により、表示セルが構成される構造である。Ｒ，Ｇ，Ｂの各色の表示セルのセットにより画素が構成される。表示セル（画素）の行列により表示領域（画面）が構成される。
【００２６】
＜フィールド及びサブフィールド＞
図２において、サブフィールド（ＳＦ）法によるＰＤＰ１０の駆動制御の基本として、フィールド及びＳＦ構成（駆動シーケンス）を説明する。フィールド（Ｆ）は、ＰＤＰ１０の表示領域、及び、映像の垂直期間（垂直同期信号：ＶＳ）、並びに映像を構成する画像フレーム等に対して対応付けられる単位である。垂直期間は、例えば１／６０秒である。フィールド（Ｆ）は、階調表現のために時間的に分割される複数（Ｍ）のＳＦ（ＳＦ１〜ＳＦＭ）により構成される。Ｍは、例えば８〜１０である。ＳＦ（ＳＦ１〜ＳＦＭ）は、例えば、順に、リセット期間（Ｔｒ）７１、アドレス期間（Ｔａ）７２、及びサステイン期間（Ｔｓ）７３を有して構成される。フィールド（Ｆ）の各ＳＦは、輝度（Ｔｓ７３）に関する所定の重み付けが与えられる。例えばフィールド（Ｆ）内で重みが下位のＳＦから順に並ぶ構成である。画像フレームの画素の階調は、表示セル毎のＳＦ（ＳＦ１〜ＳＦＭ）のオン／オフの選択的組み合わせのステップによって表現される。
【００２７】
Ｔｒ７１では、ＳＦのセル群の電荷状態を調整するリセット動作を行う。次のＴａ７２では、ＳＦのセル群におけるオン／オフを選択するアドレス動作を行う。次のＴｓ７３では、Ｘ電極３１とＹ電極３２の対に対するサステインパルスの繰り返しの印加により、直前のＴａ７２で選択されたセルで維持放電を発生させて発光表示するサステイン動作を行う。
【００２８】
本実施の形態のシステムで、制御単位となる１読み出し周期は例えば１ＳＦ期間である。
【００２９】
＜制御回路部（全体）＞
図３において、本実施の形態のＰＤＰ装置の制御回路部１００のブロック構成（信号処理回路を含む基本構成）を示している。
【００３０】
制御回路部１００は、信号処理部（信号処理回路）１１０、ＬＳＩ（波形生成回路ＬＳＩ）１２０、ＳＦＭ（シリアルフラッシュメモリ）１３０を含む構成である。特徴部分（波形生成回路部）は、ＬＳＩ（波形生成回路ＬＳＩ）１２０として実装されている。本ＬＳＩ１２０は、シリアルフラッシュメモリ（ＳＦＭ）１３０とシリアルＩ/Ｆで接続されている。ＳＦＭ１３０は、波形生成回路ＬＳＩ１２０に対する外付け不揮発性メモリである。ＬＳＩ１２０に対して、公知の信号処理部１１０などが接続されている。
【００３１】
信号処理部１１０は、タイミング制御部１１１、多階調化処理部１１２、フレームメモリ１１３を含む。多階調化処理部１１２は、入力の映像信号（ＤＡＴＡ）をもとに、Ａ／Ｄ変換、中間調生成処理、ＳＦ変換処理などを行って、表示データ（ＳＦデータ）を生成し、ＬＳＩ１２０等へ出力する。ＳＦデータは、フィールドの各ＳＦの各セルのオン／オフ等を表すデータである。タイミング制御部１１１は、入力のクロック（ＣＬＫ）、垂直同期信号（ＶＳ）、水平同期信号（ＨＳ）などをもとに、ＰＤＰ駆動表示のタイミング制御のための信号（Ｔとする）を生成し、ＬＳＩ１２０や駆動回路部１５０などの各部へ出力する。なお例えば信号処理部１１０と波形生成回路ＬＳＩ１２０とを一体的に構成すること等も可能である。
【００３２】
ＳＦＭ１３０には、駆動波形及びその発生に関係する波形データ（第１の波形：Ｓ１とする）が、波形デコードデータ（Ｄ１）５１及び波形デコードアドレスセット（Ｄ２）５２の形式で、あらかじめ格納されている。ＬＳＩ１２０は、波形生成回路２３と、内蔵ＳＲＡＭ部として、第１のＳＲＡＭ（Ｍ１）２１、第２のＳＲＡＭ（Ｍ２）２２を備える。制御回路部１００は、第１の波形（Ｓ１）をもとに、駆動制御信号（第２の波形：Ｓ２とする）を生成し、駆動回路部１５０へ出力する。駆動回路部１５０は、第２の波形（Ｓ２）に従って駆動波形を生成してＰＤＰ１０の電極（３１，３２，３３）へ出力（印加）する。第２の波形は、例えば、駆動回路に備えるＦＥＴ等のスイッチ素子（例えばＬＣ共振制御スイッチや電圧クランプ制御スイッチなど）をオン／オフ制御する信号である。
【００３３】
ＳＦＭ１３０では、例えば、制御端子が６本（信号データ入力、信号データ出力、シリアルクロック、ホールド信号等）である。これは、従来のＰＦＭ９３０に比べて少ないので、コストダウンが可能になる。
【００３４】
＜制御回路部（特徴部）＞
図４において、本実施の形態で特徴的なシステムである、制御回路部（制御回路）１００の一部のブロック構成を示している。
【００３５】
ＳＦＭ１３０には、波形デコードデータ（Ｄ１）５１と、波形デコードアドレスセット（Ｄ２）５２（Ｎ数分）と、が格納されている。これらのデータ（Ｄ１，Ｄ２）は、あらかじめ、開発・製造等の段階で構成され、ＳＦＭ１３０内に記録される。波形デコードアドレスセット（Ｄ２）５２としては、１読み出し周期分を１セット（デコードアドレスセット）として、駆動制御のために使用するセット数（Ｎ）分のデコードアドレスが、あらかじめ格納される。
【００３６】
ＬＳＩ１２０は、波形生成回路２３を主として構成され、更に内蔵の揮発性メモリである、第１ＳＲＡＭ（Ｍ１）２１、第２ＳＲＡＭ（Ｍ２）２２を備える。第１ＳＲＡＭ（Ｍ１）２１は、波形デコードデータ（Ｄ１）格納用である。第２ＳＲＡＭ（Ｍ２）２２は、波形デコードアドレスセット（Ｄ２）格納用である。各ＳＲＡＭ（Ｍ１，Ｍ２）は、シリアルＩ/Ｆ（シリアルデータバス等）を介してＳＦＭ１３０と接続されている。
【００３７】
第１ＳＲＡＭ（Ｍ１）２１は、動作Ｃのように、ＳＦＭ１３０内の波形デコードデータ（Ｄ１）５１から読み出し転送された波形デコードデータ（第１のデータ：ｄ１）を格納する。第２ＳＲＡＭ（Ｍ２）２２は、動作Ａのように、ＳＦＭ１３０内の波形デコードアドレスセット（Ｄ２）５２から選択して読み出し転送されたアドレスデータ（第２のデータ：ｄ２）を格納する。波形生成回路２３は、各高圧回路（Ｘ駆動回路１５１、Ｙ駆動回路１５２、アドレス駆動回路１５３）と接続されている。波形生成回路２３は、動作Ｂのように、各ＳＲＡＭ（Ｍ１，Ｍ２）の読み出し制御等を行う。
【００３８】
＜システム動作＞
図４において、本システムでの主な動作は以下である。なお１読み出し周期を１ＳＦとした場合である。本システムでは、ＬＳＩ１２０は、動作Ａ，Ｃで、ＳＦＭ１３０内の各データ（Ｄ１，Ｄ２）を、ＬＳＩ１２０内の各ＳＲＡＭ（Ｍ１，Ｍ２）に転送及び格納し、動作Ｂで、波形生成回路２３を通じて駆動制御信号（第２の波形）を生成して、駆動回路部１５０へ出力する。ＬＳＩ１２０は、動作Ｃでは、ＳＦＭ１３０内の波形デコードデータ（Ｄ１）５１を、第１ＳＲＡＭ（Ｍ１）２１に読み出し転送して格納する（Ｍ１に第１のデータ（ｄ１）として格納される）。ＬＳＩ１２０は、動作Ａでは、ＳＦＭ１３０内の波形デコードアドレスセット（Ｄ２）５２を、所定単位（セット）分選択して、第２ＳＲＡＭ（Ｍ２）２２に読み出し転送して格納する（Ｍ２に第２のデータ（ｄ２）として格納される）。また、動作Ｂでは、波形生成回路２３が、各ＳＲＡＭ（Ｍ１，Ｍ２）のデータ（ｄ１，ｄ２）を読み出し、第２の波形を生成して駆動回路部１５０へ出力する。
【００３９】
ＬＳＩ１２０は、システム起動時、駆動開始前に、ＳＦＭ１３０の波形デコードデータ（Ｄ１）５１を、第１ＳＲＡＭ（Ｍ１）２１へ一斉に取り込み、その後は、第１ＳＲＡＭ（Ｍ１）２１に対するリフレッシュ動作（ＳＲＡＭ対応）を行う。また、ＬＳＩ１２０は、波形デコードアドレスセット（Ｄ２）５２については、フィールドの各ＳＦの先頭のタイミングで、所定の１読み出し周期（１ＳＦ）分のデータ（セット）を選択して、第２ＳＲＡＭ（Ｍ２）２２へ取り込む。
【００４０】
＜タイミング＞
図５〜図７において、本システムにおける主な動作タイミングを説明する。
【００４１】
図５において、本システム（ＬＳＩ１２０）での起動直後の動作のタイミングチャート（概略）を示している。図５中のデータ（Ａ〜Ｃ）は、前記図４の各動作（Ａ〜Ｃ）と対応している。上から、ＶＳ（垂直同期信号）、ＳＦ切り替え、Ｔ１：ＳＦＭ−ＬＳＩ（ＳＲＡＭ書き込み）、Ｔ２：ＳＲＡＭ読み出し、といった信号を有する。ＶＳは、フィールドのタイミングを示す。ＳＦ切り替えは、フィールド内の各ＳＦのタイミングを示す。Ｔ１は、ＳＦＭ１３０からＬＳＩ１２０（内蔵ＳＲＡＭ部２０）へのデータ（Ｄ１，Ｄ２）書き込み等のタイミングを示す。Ｔ２は、ＬＳＩ１２０における内蔵ＳＲＡＭ部２０（Ｍ１，Ｍ２）からのデータ（ｄ１，ｄ２）読み出し等のタイミングを示す。各動作主体はＬＳＩ１２０である。
【００４２】
Ｔ１では、システム起動直後に、動作Ｃで、ＳＦＭ１３０から第１ＳＲＡＭ（Ｍ１）２１へ波形デコードデータ（Ｄ１）５１を一斉に読み出してｄ１として格納する。続いて、動作Ａで、ＳＦＭ１３０から第２ＳＲＡＭ（Ｍ２）２２へ波形デコードアドレスセット（Ｄ２）５２を１読み出し周期（１ＳＦ）分のみ読み出してｄ２として格納する。一方、Ｔ２では、動作Ａと並んで、動作Ｂで、波形生成回路２３は、第２ＳＲＡＭ（Ｍ２）２２の波形デコードアドレスセット（ｄ２）を用いて、第１ＳＲＡＭ（Ｍ１）２１の波形デコードデータ（ｄ２）を読み出して入力し、第２の波形を生成及び出力する。詳しく言えば、波形生成回路２３から第２ＳＲＡＭ（Ｍ２）２２のＡ端子へアドレス入力し、及び第２ＳＲＡＭ（Ｍ２）２２のＱ端子からのアドレスデータ出力を第１ＳＲＡＭ（Ｍ１）２１のＡ端子へ入力し、第１ＳＲＡＭ（Ｍ１）２１のＱ端子から対応するデコードデータを読み出して波形生成回路２３へ入力し、入力したデコードデータにより第２の波形を生成及び出力する。
【００４３】
図６において、同様に、本システム（ＬＳＩ１２０）での通常時動作を示している。Ｔ１では、ＬＳＩ１２０は、フィールドの各ＳＦの最初に、動作Ａで、ＳＦＭ１３０から波形デコードアドレスセット（Ｄ２）５２を１読み出し周期（１ＳＦ）分のみ第２ＳＲＡＭ（Ｍ２）２２へ読み出してｄ２として格納し、続いて、動作Ｃでは、ＳＦＭ１３０をリフレッシュ動作する。動作Ｃで転送完了ならば転送しない。また、Ｔ２では、ＬＳＩ１２０は、各ＳＦで、動作Ａと並んで、前述同様に動作Ｂを行う。
【００４４】
図７において、図５，図６の動作Ｂ（データＢ）間のａで示す箇所を含む拡大部を示している。当該箇所では、Ｔ１の動作ＡのＳＲＡＭ書き込み１サイクル（ｃ１）（例えばＳＲＡＭ１アドレス分のデータ書き込みサイクル）完了後以降に、Ｔ２の動作ＢのＳＲＡＭ読み出しを開始するように制御する。ｃ２はＳＲＡＭ読み出し１サイクル（例えばＳＲＡＭ１アドレス分のデータ読み出しサイクル）である。尚、その間のＷＡＩＴ期間では、波形生成回路２３内の、前のＳＦの最後の波形データを出力する。また、Ｔ１，Ｔ２では、書き込みサイクル（ｃ１）を読み出しサイクル（ｃ２）よりも短くするように構成する（ｃ１＜ｃ２）。これにより、Ｔ２の読み出し動作がＴ１の書き込み動作を追い越さないようにする。
【００４５】
＜波形データ＞
図８において、本実施の形態のＳＦＭ１３０に格納される波形データ（Ｄ１，Ｄ２）を、従来のＰＦＭ９３０に格納される波形データ（Ｄ）と比較して示している。従来のＰＦＭ９３０には、駆動波形及びその発生に関する波形データ（Ｄ）９５０が、１読み出し周期（例えば１ＳＦ）分の波形データ毎に順に格納されている。便宜的に１読み出し周期（１ＳＦ）分のデータをＵ（Ｕ１〜Ｕｚ）で示している。例えば、Ｕ１：波形Ａのデータ，Ｕ２：波形Ｂのデータ，……といったように格納されている。１読み出し周期分のデータ（Ｕ）のサイズは、全駆動制御のために必要な波形（制御スイッチ）のビット数をｎ、１読み出し周期（１ＳＦ）におけるクロックサイクル数（ステップ数）をｍとすれば、（ｎ×ｍ）ビットである。ＰＦＭ９３０に格納される波形データ（Ｄ）９５０の合計のサイズは、１読み出し周期分のデータ（Ｕ）の数をｚとすれば、（ｎ×ｍ×ｚ）ビットである。
【００４６】
一方、本ＳＦＭ１３０には、駆動波形及びその発生に関する波形データ（第１の波形）として、波形デコードデータ（Ｄ１）５１と、波形デコードアドレスセット（Ｄ２）５２（Ｎ数分）と、に分けた形式で格納されている。本データ形式は、従来の波形データ（Ｄ）９５０の形式に対して、圧縮して総容量を小さくするデータ形式となっている。上側に、波形デコードデータ（Ｄ１）５１が格納され、続いてその下側に、デコードアドレスセット（Ｄ２）５２として、１セット毎の波形デコードアドレス（ＡＳ）が、順にＡＳ１：波形Ａデコードアドレスデータ、ＡＳ２：波形Ｂデコードアドレスデータといったように格納されている。
【００４７】
波形デコードデータ（Ｄ１）５１は、全駆動制御のために必要な波形から、所定単位（クロックサイクル毎）での波形群のパターン（波形組み合わせ）を解析・抽出したものである。波形デコードデータ（Ｄ１）５１のサイズは、全駆動制御のために必要な波形（制御スイッチ）のビット数をｎとし、ｎにおける１クロックサイクル単位の波形群の単位（換言すればパターン）の数（波形単位数）をｐとすれば、（ｎ×ｐ）ビットである。ｐは、ｍ×ｚにはならずに、ｍに近い数字になる。この理由は、全ＳＦ波形で同じパターンが多いほど合計の波形データ量が圧縮され、実際にＳＦのＴｒ７１，Ｔａ７２，Ｔｓ７３などの主要な工程ごとに同じパターンが存在する確率が高いためである。
【００４８】
波形デコードアドレスセット（Ｄ２）５２（Ｎ数分）は、波形デコードデータ（Ｄ１）５１を参照・読み出すためのアドレスデータである。なお、ＡＳは、所定の１読み出し周期の波形を参照するためのデコードアドレスのセット（波形デコードアドレスセット）を示している。例えばＡＳ１は波形Ａのデコードアドレスセットである。波形デコードアドレスセット（Ｄ２）５２としては、必要な波形（例えば波形Ａ〜波形Ｚ）に対応したセット数（Ｎ）分が格納されている。波形デコードアドレスセット（Ｄ２）５２のサイズは、１セット分（１読み出し周期分）でのクロックサイクル数（ステップ数）をｍ、アドレスのビット数をａとすれば、１セット分（ＡＳ）では、（ｍ×ａ）ビット、全体（Ｎセット）では、（ｍ×ａ×Ｎ）ビットである。ａは、ｐのバイナリ変換後のビット数である。
【００４９】
ＳＦＭ１３０に格納されるデータ（Ｄ１，Ｄ２）の合計のサイズとしては、（ｎ×ｐ）＋（ｍ×ａ×Ｎ）ビットである。これは、ＰＦＭ９３０に格納される波形データ（Ｄ）９５０のサイズ（（ｎ×ｍ×ｚ）ビット）よりも小さくなる。前記理由（ｐがｍに近い数字になる理由）から、本手法が有効である。上記数値例は以下である。制御ビット数ｎが多い場合、例えば、ｎ＝３２，ｍ＝１０２４，ｐ＝ｍ，ａ＝１０，Ｎ＝ｚ＝３２のときに、ＳＦＭ１３０の格納データのサイズは、１３５１６８ビット、ＰＦＭ９３０の格納データのサイズは、３２７６８０ビットとなり、データ圧縮効果が発揮される。
【００５０】
＜ＰＦＭの波形データ（Ｄ）＞
図９〜図１３を用いて、図８の波形データ（Ｄ，Ｄ１，Ｄ２）の構成について補足する。まず図９，図１０で、本実施の形態の波形データ（Ｄ１，Ｄ２）の作成の元になる、従来技術のＰＤＰ装置でＰＦＭ９３０に格納される波形データ（Ｄ）９５０について説明する。従来の制御回路のＬＳＩに対する外付けのＰＦＭ９３０は、波形データ（Ｄ）９５０として、駆動波形及びその発生に関する波形データ（第１の波形）を、複数のクロック周期で構成されるサイクル毎に記憶している。
【００５１】
図９において、従来の必要な波形の一例である波形Ａを示している。波形Ａは、１読み出し周期（１ＳＦの場合）単位である。上から、ＰＡ（アドレス電極３３駆動波形），ＰＸ（Ｘ電極１３駆動波形），ＰＹ（Ｙ電極３２駆動波形）の各駆動波形、続いて、それら各駆動波形の生成用の制御スイッチＳＷの制御の波形（ＳＷ制御信号）である、ＰＡ生成用ＳＷ（ＰＡ-ＳＷ），ＰＹ生成用ＳＷ（ＰＹ-ＳＷ），ＰＸ生成用ＳＷ（ＰＸ-ＳＷ）を示している。波形の１クロックサイクル（１Ｃとする）を縦線の間隔で示している。なお、ＰＡ等の駆動波形は、駆動回路部１５０が出力する第２の波形に対応する。スイッチの制御の波形（ＳＷ制御信号）は、各ＳＷのオン（１）／オフ（０）の切り替えを制御する波形であり、制御回路部１００が出力する第１の波形に対応する。制御スイッチＳＷは、例えば、ＳＷ０〜ＳＷ９の１０個である（ｎ＝１０）。
【００５２】
駆動波形の形は一例であるが、例えば、ＰＡでは、アドレス期間（Ｔａ）７２に印加する複数のアドレスパルス３０１を有する。また、ＰＸ，ＰＹでは、リセット期間（Ｔｒ）７１に印加するリセットパルス３０２、アドレス期間（Ｔａ）７２に印加するスキャンパルス３０３、サステイン期間（Ｔｓ）７３に印加するサステインパルス３０４等を有する。
【００５３】
また同様に、図１０において、従来の波形Ｂを示している。この波形Ｂは、Ｂ１の部分のみが波形Ａの対応箇所（Ａ１）と異なる構成である。
【００５４】
次に図１１（ａ）において、図９の波形Ａに対応した、ＰＦＭ９３０に格納する波形データ（Ｄ）の例を示している。波形Ａに対応する１読み出し周期（１ＳＦ）分のデータが、１Ｃ毎（１行毎）に順に格納される。本例で、列毎のビットが、駆動回路部１５０の制御スイッチＳＷ（ＳＷ０〜ＳＷ９）に対応しており、行毎に、波形Ａの１クロックサイクル（１Ｃ）分のデータを示している。連続する複数の行で、１読み出し周期分（１ＳＦで使用するサイクル（ステップ）分）のデータを格納している。２行目以降のいくつかの行によるＡ１データは、図９のＡ１部分に対応するデータである。
【００５５】
また同様に、図１１（ｂ）において、図１０の波形Ｂに対応した、ＰＦＭ９３０に格納する波形データ（Ｄ）の例を示している。図１１（ａ）と図１１（ｂ）は同じ格納方法によるものである。本例で、２行目以降のいくつかの行によるＢ１データは、図１０のＢ１部分に対応するデータである。Ｂ１データ以外は、図９の波形Ａの格納データと同じである。
【００５６】
上記図９〜図１１で示すように、従来のシステムでは、１読み出し周期（１ＳＦ）分の波形のうち一部のみ異なるような波形（波形Ａ，Ｂ）及び波形データ（Ｄ）が存在する場合でも、それらを別の波形（セット）のデータとして、ＰＦＭ９３０のそれぞれ別のアドレス領域に新たに格納していた。よって、ＰＦＭ９３０での格納データ量及び必要容量が大きかった。
【００５７】
＜ＳＦＭの波形データ（Ｄ１，Ｄ２）＞
上記波形データ（Ｄ）９５０等の構成に対し、次に、図１２，図１３を用いて、本実施の形態のシステムでＳＦＭ１３０に格納される波形データ（Ｄ１，Ｄ２）等について説明する。ＳＦＭ１３０は、波形データ（Ｄ）９５０を元に作成された波形データ（Ｄ１，Ｄ２）を格納している。
【００５８】
本ＰＤＰ装置の開発・製造等の段階において、従来の波形データ（Ｄ）９５０（例：前記波形Ａ，Ｂの波形データ）について、１クロックサイクル（１Ｃ）分を１単位として、駆動制御に使用するすべての波形データ単位を網羅するデコードデータ（Ｄ１に対応する）が作成される。そして、このデコードデータ（Ｄ１）から、１単位（１Ｃ分）、パターン（所定波形）、及び１読み出し周期（１ＳＦ）分の波形等を読み出すためのデコードアドレス（Ｄ２に対応する）が、上記波形の１単位毎に定義する形で作成される。従来のＳＦ毎に定義された波形データ（Ｄ）９５０が、波形デコードアドレスセット（Ｄ２）５２として置き換えられる。
【００５９】
図１２において、本実施の形態では、例えば、前記図９のような従来の波形Ａの波形データと、前記図１０のような従来の波形Ｂの波形データとから、波形Ａ，Ｂ対応分のパターンのデコードデータ（Ｄ１の一部に対応する）が作成される。１行が１Ｃ分のデータ（１単位）である。このデコードデータは、前記Ａ１，Ｂ１部分のデータの両方を構成可能なものとして含んでいる。図１２の各行（１単位）に対応してデコードアドレス（Ａで示す）が付与される。デコードアドレス（Ａ）のビット数（ａ）は、波形の単位の数（行数）に応じたビット数、例えば５ビットである。
【００６０】
また、図１３（ａ），（ｂ）に示すように、図１２のデコードデータ（波形Ａ，Ｂ対応）をもとに、波形Ａデコードアドレスデータ（セット）及び波形Ｂデコードアドレスデータ（セット）が作成される。１行では、波形の１Ｃ分のデコードアドレス（Ａ）のデータを表している。複数の行で、１読み出し周期分（１ＳＦで使用するサイクル数分）即ち１セット分のデータを表している。波形デコードアドレスデータセット（Ｄ２）の構成においては、目的の波形（ＳＦ）を構成するサイクル（ステップ）毎に図１２のデータ群の中から１単位のデータをアドレスで指定して並べればよい。
【００６１】
例えば、１Ｃ（１単位）でのＳＷ０〜ＳＷ９の信号のデータが、１行目（アドレス「０００００」）では、「０，０，０，０，１，０，０，０，０，１」である。波形デコードデータ（Ｄ１）５１内には、これと同じ内容のデータを含まない（同じものは１単位として統合される）。このような単位（波形単位数：ｐ）を、デコードアドレスにより１つ以上使用する（時間軸に並べる）ことで、所定波形（パターン）及び１読み出し周期の波形が構成される。全駆動制御に必要な波形（例えば波形Ａ〜波形Ｚ）で以上と同様に構成することで、前記図８に示すようなＰＦＭ１３０の格納データが構成される。
【００６２】
＜第２の波形（駆動制御信号）＞
図１４，図１５を用いて、第２の波形（駆動制御信号）等について補足する。前記図９等の駆動波形及びその生成用のスイッチ制御の例として、ＰＸのサステインパルス３０４及びＸ駆動回路１５１の場合を説明する。図１４では、Ｘ駆動回路１５１におけるＸサステインパルス生成回路の一構成例を示している。図１５は、図１４に対応したスイッチ制御の例（一部）を示している。
【００６３】
図１４において、Ｘサステインパルス生成回路４００は、ＰＤＰ１０の表示セル（容量Ｃｃ）のＸ電極３１に対して接続され、Ｘ電極３１に対しＸサステインパルスを生成・印加するものである。Ｘサステインパルス生成回路４００は、Ｖｓ（サステイン電圧）クランプ回路４２０を有し、電力回収回路４１０が接続される。電力回収回路４１０は、容量Ｃｃに対して接続されるコイル（Ｌ１，Ｌ２）、ＬＣ共振制御のためのスイッチ（４０１，４０２）を有する。Ｖｓクランプ回路４２０は、Ｖｓクランプ制御のためのスイッチ（４０３，４０４）を有し、Ｖｓ電源（＋Ｖｓ，−Ｖｓ）に接続されている。
【００６４】
ＬＣ共振制御のためのスイッチ（４０１，４０２）は、ＬＣ共振アップ（ＬＵ）制御のための第１のスイッチ（ＳＷ１−１）４０１と、ＬＣ共振ダウン（ＬＤ）制御のための第２のスイッチ（ＳＷ１−２）４０２と、を有する。Ｖｓクランプ制御のためのスイッチ（４０３，４０４）は、Ｖｓクランプアップ（ＣＵ）制御のための第１のスイッチ（ＳＷ２−１）４０３と、Ｖｓクランプダウン（ＣＤ）制御のための第２のスイッチ（ＳＷ２−２）４０４と、を有する。各スイッチ（４０１〜４０４）は、ＦＥＴ等のスイッチ素子（４１１〜４１４）を含んで構成されている。図１４中のＬＵ，ＬＤ，ＣＵ，ＣＤは、各スイッチ素子（４１１〜４１４）への制御入力も示す。
【００６５】
図１５において、ＬＳＩ９２０からＸ駆動回路１５１へ、Ｘサステインパルスの制御のためのスイッチ制御信号、例えばＬＵ共振アップ制御のスイッチ（ＳＷ１−１）４０１への制御入力（ＬＵ）、及びＶｓクランプアップ制御のスイッチ素子（ＳＷ２−１）４０３への制御入力（ＣＵ）を入力する。これにより、Ｘサステインパルス生成回路４００は、対応するスイッチ（４０１，４０２）がオン／オフ制御され、サステインパルス３０４（立ち上がり部分）を出力する。ｔ１，ｔ２はタイミングを示す。ＬＵ及びＣＵのオフ（０）状態から、タイミングｔ１で、ＬＵをオン（１）する。すると、ＬＣ共振作用（コイルＬ１と容量Ｃｃ）により、電圧がなだらかに変化する曲線で波形が立ち上がる。次に、タイミングｔ２で、ＣＵをオン（１）する。すると、Ｖｓクランプ作用により、例えば電圧Ｖｉの状態からＶｓまで、急に波形が立ち上がる。
【００６６】
以上説明したように、本実施の形態によれば、本制御回路部１００では、シリアルＩ/ＦのＳＦＭ１３０の採用、波形デコードデータ（Ｄ１）５１及び波形デコードアドレスセット（Ｄ２）５２の構成（データ圧縮の工夫）、内蔵ＳＲＡＭ部（Ｍ１，Ｍ２）の構成などにより、（１）ＳＦＭ１３０と制御回路部１００（波形生成回路ＬＳＩ１２０）とにおけるクロック周波数高速化、（２）シリアルＩ/Ｆによる波形生成回路ＬＳＩ１２０のメモリ制御ＩＣ等の端子数の削減、（３）ＳＦＭ１３０及び格納データ（Ｄ１，Ｄ２）の容量の低減などの効果を有する。
【００６７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【００６８】
本発明は、ＰＤＰ装置などの平面型パネル表示装置に利用可能である。
【図面の簡単な説明】
【００６９】
【図１】本発明の一実施の形態であるＰＤＰ装置（平面型パネル表示装置）の全体の構成を示す図である。
【図２】本発明の一実施の形態のＰＤＰ装置における、サブフィールド法によるフィールド及びサブフィールド構成（駆動シーケンス）を示す図である。
【図３】本発明の一実施の形態のＰＤＰ装置における、制御回路部の全体のブロック構成を示す図である。
【図４】本発明の一実施の形態のＰＤＰ装置における、制御回路部の特徴部のブロック構成を示す図である。
【図５】本発明の一実施の形態のＰＤＰ装置における、制御回路部のシステム起動直後の動作タイミングを示す図である。
【図６】本発明の一実施の形態のＰＤＰ装置における、制御回路部の通常動作時の動作タイミングを示す図である。
【図７】本発明の一実施の形態のＰＤＰ装置における、制御回路部の動作タイミングのａ箇所の拡大部を示す図である。
【図８】本発明の一実施の形態のＰＤＰ装置における、ＳＦＭに格納される波形データを従来のＰＦＭに格納される波形データと比較して示す図である。
【図９】本発明の一実施の形態のＰＤＰ装置における、波形データを作成する元になる、従来の波形の例（波形Ａ）を示す図である。
【図１０】本発明の一実施の形態のＰＤＰ装置における、波形データを作成する元になる、従来の波形の例（波形Ｂ）を示す図である。
【図１１】本発明の一実施の形態のＰＤＰ装置における、（ａ）は、波形Ａに関する従来のＰＦＭに格納される場合の波形データの例を示す図であり、（ｂ）は、波形Ｂに関する従来のＰＦＭに格納される場合の波形データの例を示す図である。
【図１２】本発明の一実施の形態のＰＤＰ装置における、波形Ａ及び波形Ｂの波形データから作成されるデコードデータの例を示す図である。
【図１３】本発明の一実施の形態のＰＤＰ装置における、（ａ）は、波形Ａのデコードアドレスデータ（セット）の例を示し、（ｂ）は、波形Ｂのデコードアドレスデータ（セット）の例を示す図である。
【図１４】本発明の一実施の形態のＰＤＰ装置における、Ｘ駆動回路のＸサステインパルス生成回路の構成例を示す図である。
【図１５】本発明の一実施の形態のＰＤＰ装置における、Ｘサステインパルス（一部）及びＸサステインパルス生成回路のスイッチ制御例を示す図である。
【図１６】従来技術例のＰＤＰ装置における制御回路部の構成を示す図である。
【符号の説明】
【００７０】
１０…ＰＤＰ、２０…内蔵ＳＲＡＭ部、２１…第１ＳＲＡＭ（Ｍ１）、２２…第２ＳＲＡＭ（Ｍ２）、２３，９３…波形生成回路、３１…Ｘ電極、３２…Ｙ電極、３３…アドレス電極、５１…波形デコードデータ（Ｄ１）、５２…波形デコードアドレスセット（Ｄ２）、９０…シフトレジスタ（レジスタアレイ）、１００，９００…制御回路部、１１０…信号処理部、１１１…タイミング制御部、１１２…多階調化処理部、１１３…フレームメモリ、１２０，９２０…ＬＳＩ（波形生成回路ＬＳＩ）、１３０…シリアルフラッシュメモリ（ＳＦＭ）、１５０…駆動回路部、１５１…Ｘ駆動回路、１５２…Ｙ駆動回路、１５３…アドレス駆動回路、９３０…パラレルフラッシュメモリ（ＰＦＭ）、９５０…波形データ（Ｄ）、Ｓ１…第１の波形（駆動波形及びその発生に関係する波形データ）、Ｓ２…第２の波形（駆動制御信号）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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