(57)【要約】【課題】自動終端回路を提供すること【解決手段】自動終端回路は、それ自体を伝送線路に接続するための出力端子を有する可変終端抵抗デバイスを含み、可変終端抵抗デバイスは、付随する終端抵抗を有する。自動終端回路は、帰還を用いて可変終端抵抗デバイスに付随する終端抵抗を自動的に調整するように動作可能であり、帰還は少なくとも出力端子での出力電圧に基づく。【選択図】図１
2008042901.tif 000002
【特許請求の範囲】
【請求項１】
データ信号源（１０８）と、
前記データ信号源に接続された自動終端回路（１０４）と、
前記自動終端回路の出力を伝送線路に接続するための出力端子（２０２）と
を備えたデバイス（１０２）であって、
前記自動終端回路は、付随する終端抵抗を有する可変終端抵抗デバイスを備え、
前記自動終端回路は、帰還を用いて前記可変終端抵抗デバイスに付随する前記終端抵抗を自動的に調整するように動作可能であり、前記帰還は少なくとも前記出力端子での出力電圧に基づく、デバイス。
【請求項２】
前記自動終端回路と通信可能に結合されたデバイスマネージャ（１０６）をさらに備え、前記デバイスマネージャは、前記自動終端回路の動作を制御するように動作可能である、請求項１に記載のデバイス。
【請求項３】
前記自動終端回路は複数の動作モードをサポートし、前記複数の動作モードの１つでは、前記自動終端回路は、前記帰還を用いて前記可変終端抵抗デバイスに付随する前記終端抵抗を自動的に調整する、請求項１に記載のデバイス。
【請求項４】
前記複数の動作モードの１つでは、前記自動終端回路は、前記終端抵抗を固定抵抗値に設定する、請求項３に記載のデバイス。
【発明の詳細な説明】
【背景技術】
【０００１】
新しい電子部品で用いられるデータ転送速度は向上してきており、さらに向上することが予想される。現在、信号の立ち上がりおよび立ち下がり時間は、１ナノ秒（１×１０−９）より短く、これらの時間は減少し続けると予想される。これらの予想に対応するために、電子部品の設計には、しばしば、電子部品内の各信号ドライバが、対応する単一の負荷ポイント（たとえば、プリント回路基板（ＰＣＢ）のトレース）を有する、「２点間（Ｐｏｉｎｔ−ｔｏ−Ｐｏｉｎｔ）」トポロジーが用いられる。
【０００２】
これらのサブナノ秒の信号エッジに対しては、あらゆるＰＣＢトレースが実質的に伝送線路となる。信号反射、リンギング、および信号のオーバシュートまたはアンダシュートなどのノイズ問題を防止するために、各トレース（すなわち、対応する各負荷ポイント）に終端が必要となることは、珍しいことではない。２点間トポロジーでは、供給源（ドライバ）での直列終端が、回路を終端する理想的な方法である。終端抵抗のインピーダンス値は、関連する電子部品のバッファ技術、信号ドライバ強度、およびＰＣＢトレースのインピーダンスレベルに応じて選択される。信号のドライバ強度は、供給源インピーダンスまたは供給源抵抗によって表すことができる。特に、信号反射は、信号ドライバのインピーダンスが、信号ドライバに接続されたＰＣＢトレースのインピーダンスレベルと実質的に整合しない場合に生じる。信号反射を制限するために、通常、これらの「供給源」終端は、電子部品内の信号ドライバにできるだけ近く配置される。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
通常、電子部品の設計者は、信号反射を抑制するために、限られた数の手法を用いる。シミュレーション解析と回路モデルを利用するある手法では、部品設計の初期段階で、インピーダンス整合の計算が行われる。予備設計の評価は、しばしば実際の動作条件をシミュレートするための実験回路を用いて、実験室環境で手作業の調整によって行われる。特定用途向け集積回路（ＡＳＩＣ）、またはフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）などの一部の部品の構成は通常、製造時（ＡＳＩＣの場合）、スタートアップ、またはリセット動作の際（ＦＰＧＡの場合）に行われ、一般に部品動作時には調整することができない。さらに伝送線路（すなわちＰＣＢトレース）の長さによっては、終端回路の追加は常に必要とされるわけではない。必要ない場合に終端回路が含まれると、終端回路が電子部品の動作に対して不要な負荷となり得るためである。
【課題を解決するための手段】
【０００４】
以下の明細書は、電子データ伝送線路用の自動終端回路に対処する。具体的には一実施形態では、自動終端回路が提供される。自動終端回路は、それ自体を伝送線路に接続するための出力端子を有する可変終端抵抗デバイスを含み、可変終端抵抗デバイスは、付随する終端抵抗を有する。自動終端回路は、帰還を用いて可変終端抵抗デバイスに付随する終端抵抗を自動的に調整するように動作可能であり、帰還は少なくとも出力端子での出力電圧に基づく。
【０００５】
上記その他の特徴、態様、および利点は、以下の説明、添付の特許請求の範囲、および添付の図面に関連して、より良く理解されよう。
様々な図面中の同じ参照番号および名称は、同じ要素を示す。
【発明を実施するための最良の形態】
【０００６】
図１は、少なくとも１つの自動終端回路を組み込んだ、電子回路１００の一実施形態のブロック図である。電子回路１００は、論理デバイス１０２と、負荷ポイント１１０を備える。論理デバイス１０２は、データ信号源１０８、デバイスマネージャ１０６、および自動終端回路（ＡＴＣ）１０４をさらに備える。論理デバイス１０２の限定的でない例としては、ＡＳＩＣ、ＦＰＧＡ、フィールド・プログラマブル・オブジェクト・アレイ（ＦＰＯＡ）などの任意のプログラマブル論理デバイスが含まれる。デバイスマネージャ１０６は、論理デバイス１０２内にあり、論理デバイス１０２の構成および制御を受け持つ。データ信号源１０８は、論理デバイス１０２内にあり、少なくとも１つのデータ供給源を維持する。ＡＴＣ１０４は、デバイスマネージャ１０６およびデータ信号源１０８と通信する。ＡＴＣ１０４については、図２と関連してさらに説明する。
【０００７】
ＡＴＣ１０４は、伝送線路（ＴＬＩＮＥ）１１２によって負荷ポイント１１０に結合される。図１の実施形態の例では、負荷ポイント１１０は、ＴＬＩＮＥ１１２上に、論理デバイス１０２から１つのデータ信号を受け取る。負荷ポイント１１０は、論理デバイス１０２用に、少なくとも１つのコモン・ロジック・レシーバ・ポイントを備える。代替実施形態では、負荷ポイント１１０は、プリント配線組立基板（ＰＷＢＡ、図示せず）上に取り付けられた任意の追加の論理デバイス１０２を含む、複数の電子デバイスからの、任意のタイプの電子信号データを受け取る。
【０００８】
動作時にはデバイスマネージャ１０６は、論理デバイス１０２が使用されているときに、信号反射を制限するために、ＡＴＣ１０４をいつ、どのように構成するかを決定する。トレースの長さおよび／またはＴＬＩＮＥ１１２のインピーダンスに応じて、いくつかのオプションが利用可能である。ＡＴＣ１０４を「自動」モードまたは「オートマティック」モードで動作させると、ＡＴＣ１０４の出力が常に最適な終端抵抗値に設定される。最適な終端抵抗は、ＴＬＩＮＥ１１２の負荷インピーダンスと実質的に整合する。追加のオプションとして、ＴＬＩＮＥ１１２のトレースの長さが顕著な大きさの信号反射を起こすものでない場合は、ＡＴＣ１０４をディスエーブルにすることが含まれる。「コマンド」モードでの動作は、ＡＴＣ１０４を１つまたは複数の固定の終端抵抗値に設定する。「コマンド」モードで動作するオプションとして、ＴＬＩＮＥ１１２の終端の有効性および品質を評価する機会を提供する。
【０００９】
図２は、図１のＡＴＣ１０４の一実施形態のブロック図２００である。ＡＴＣ１０４は、少なくとも１つの出力バッファ２０４、付随する終端抵抗ＲＴＥＲＭを有する可変終端抵抗デバイス２０２、およびバイアス調整回路２０６を備える。少なくとも１つの出力バッファ２０４は信号ドライバとして動作し、信号入力ライン２２０に供給される論理１および０を受け取るための入力を有する。図２の実施形態の例では、少なくとも１つの出力バッファ２０４は、供給源抵抗ＲＳによって正確に表される駆動強度を含む、または有する。ＲＳは、図１のデータ信号源１０８から、ＡＴＣ１０４の入力端子に供給される駆動強度を示す。バイアス調整回路２０６は、構成ロジックブロック２０８と、帰還ロジックブロック２１０を含む。図２の実施形態の例では、可変終端抵抗デバイス２０２は、電界効果トランジスタ（ＦＥＴ）を含む。可変終端抵抗デバイス２０２を実装するために用いられるＦＥＴのソース端子は、少なくとも１つの出力バッファ２０４に結合される。ＦＥＴのドレイン（出力）端子は、伝送線路（ＴＬＩＮＥ）２２２に結合される。図２に示されるように、Ｚ０は、ＴＬＩＮＥ２２２の接地インピーダンスの抵抗である。（可変終端抵抗デバイス２０２を実装するために用いられる）ＦＥＴのゲート端子は、帰還ロジック２１０に接続される。帰還信号ラインは、バイアス調整回路２０６に帰還をもたらすために、可変終端抵抗デバイス２０２の出力端子と帰還ロジックブロック２１０の間に結合される。図２の具体的な実施形態では、このような帰還は、少なくとも可変終端抵抗デバイス２０２の出力端子の出力電圧（すなわち、以下で説明するＶＰＯＲＣＨ）に基づく。構成ロジックブロック２０８は、図１のデバイスマネージャ１０６から、いくつかの入力信号、すなわち、イネーブル入力信号２１２、固定値入力信号２１４、トリガ入力信号２１６、およびモード入力信号２１８を受け取る。
【００１０】
動作時には、少なくとも１つの出力バッファ２０４に、信号入力ライン２２０から論理入力信号（論理ＩＮ）が供給される。バイアス調整回路２０６は、デバイスマネージャ１０６からモード入力信号２１８に供給された少なくとも１つの動作モード命令を受け取る。一実装形態ではバイアス調整回路２０６は、デバイスマネージャ１０６から受け取った少なくとも１つの動作モード命令に応じて、「オート」モード、または「コマンド」モードのいずれかになる。オートモードではトリガ入力２１６は、いつＶＰＯＲＣＨを評価するべきかを特定し、デバイスマネージャ１０６によってセットされる。ＶＰＯＲＣＨは、可変終端抵抗デバイス２０２の出力端子の電圧レベルである。イネーブル入力２１２と、トリガ入力２１６が共にそれぞれアクティブ入力信号を与えるときは、帰還ロジックブロック２１０への帰還信号として、ＶＰＯＲＣＨが評価される。ＶＰＯＲＣＨの値に基づいて、帰還ロジックブロック２１０は、可変終端抵抗デバイス２０２にバイアス電圧値を供給する。一実装形態では帰還ロジックブロック２１０は、帰還増幅器を備える。バイアス電圧値は、可変終端抵抗デバイス２０２のゲート端子に印加される。可変終端抵抗デバイス２０２は、可変終端抵抗デバイス２０２のソースとドレイン端子両端の、ソース・ドレイン間抵抗（ＲＳＤ）を自動的に調整する。トリガ入力信号２１６が非アクティブのときは、可変終端抵抗デバイス２０２は、従前に調整されたＲＴＥＲＭ値を保持する。
【００１１】
バイアス調整回路２０６は、可変終端抵抗デバイス２０２のＲＴＥＲＭ値が調整される量を調節する。一実装形態ではバイアス調整回路２０６は、ＶＰＯＲＣＨが信号入力ライン２２０上の論理ＩＮ信号のほぼ半分になるまでＲＴＥＲＭを調節する。この時点で、ＡＴＣ１０４の出力端子でのインピーダンスレベル（すなわち、ＲＴＥＲＭ＋ＲＳ）は、ＴＬＩＮＥ２２２の負荷ポイント・インピーダンスＺ０にほぼ整合し、ＴＬＩＮＥ２２２は、（図１の負荷ポイント１１０に対して）理想的に終端されているとみなされる。可変終端抵抗デバイス２０２が調節する必要がない場合（すなわち、検出され得るレベルの信号反射がない場合）は、イネーブル入力信号２１２には、図１のデバイスマネージャ１０６からディスエーブル（非アクティブ）コマンドが送出される。イネーブル入力信号２１２が非アクティブのときは、構成ロジック２０８はＲＴＥＲＭを最小値に設定し、ＡＴＣ１０４は「非終端」状態となる。
【００１２】
コマンドモードではデバイスマネージャ１０６は、固定値入力信号２１４として少なくとも１つの固定値ワードを送出する。少なくとも１つの固定値ワードは、ＲＴＥＲＭの少なくとも１つの固定値を表す。一実装形態では構成ロジック２０８は、帰還ロジック２１０に対して、少なくとも１つの固定値ワードを、可変終端抵抗デバイス２０２のゲート端子の対応するバイアス電圧値に変換するように指示する。可変終端抵抗デバイス２０２のソースとドレイン端子両端のソース・ドレイン間抵抗は、ＲＴＥＲＭの少なくとも１つの固定値にほぼ等しくなるように、自動的に調整される。一実装形態では固定値入力信号２１４は、少なくとも３つの入力ラインを備える。少なくとも３つの入力ラインにより、固定値ワードの少なくとも８通りの可能な組合せ（すなわち、ＲＴＥＲＭの固定値の少なくとも８つの異なる選択肢）が得られる。
【００１３】
図３は、電子デバイス内の少なくとも１つの終端回路を構成するための方法３００を示す流れ図である。方法３００の具体的な実施形態について、図１の電子回路１００、および図２のＡＴＣ１０４に関連して説明する（しかし、他の実施形態は、他の方法で実装される）。このような一実施形態の一実装形態では、方法３００の処理の少なくとも一部分は、バイアス調整回路２０６によって行われる。方法３００の主な機能は、モード入力信号２１８によって指示されるように、ＲＴＥＲＭの値を自動的に調整することである。
【００１４】
一実装形態では、方法３００は、イネーブル入力信号２１２に基づいて、ＡＴＣ１０４の現在の状態を確定する（ブロック３０２）。ＡＴＣ１０４がイネーブルでない場合は、可変終端抵抗デバイス２０２は、ブロック３０６でバイパスモードとなる。一実装形態では、可変終端抵抗デバイス２０２のＦＥＴは完全にターンオンされ、それによりＲＴＥＲＭはほぼ０オームに等しくなる。ＡＴＣ１０４がイネーブルである場合は、方法３００は、次いでＡＴＣ１０４の自動モードがイネーブルされているかどうかを決定する（ブロック３０４）。自動モードがイネーブルされている場合は、方法３００は、トリガ事象を待つ（ブロック３１０）。トリガ入力信号２１６がアクティブでありイネーブルされている場合は、方法３００はブロック３１４で続行する。ブロック３１４では、ＶＰＯＲＣＨ（またはそれを示す、ある値）が、バイアス調整回路２０６によって評価される。ブロック３１６では、可変終端抵抗デバイス２０２は、トリガ入力信号２１６がアクティブである間、ＶＰＯＲＣＨが信号入力ライン２２０上にある論理ＩＮ信号のほぼ半分になるまで、ＲＴＥＲＭを自動的に調整する。一実装形態ではバイアス調整回路２０６は、駆動強度インピーダンスＲＳ＋ＲＴＥＲＭが、ＴＬＩＮＥ２２２の負荷ポイント・インピーダンスＺ０にほぼ整合するまで、ＲＴＥＲＭを自動的に調整する。自動モードはイネーブルされているが、トリガ入力信号２１６がアクティブでない場合は、ＲＴＥＲＭは、その前の値を保持する。ブロック３０４で自動モードが選択されなかった場合は、ブロック３０８で、固定値入力信号２１４から固定値が読み出される。ブロック３１２では、ＡＴＣ１０４はコマンドモードにあり、バイアス調整回路２０６は、固定値入力信号２１４から読み出された固定値に基づいて、可変終端抵抗デバイス２０２のＲＴＥＲＭ値を調整する。
【００１５】
上述のように図１〜３はそれぞれ、電子回路１００の一実施形態、ＡＴＣ１０４、および少なくとも１つの関連する方法３００を説明している。他の実施形態は、他の方法で実装されることを理解されたい。図１〜３に示されるＡＴＣ１０４は、多種多様な応用例に適合することができる。たとえば、図４は、電子回路１００の代替実施形態である電子回路４００のブロック図である。図４に示される電子回路４００の実施形態は、３つ以上のＡＴＣ４０４、３つ以上の負荷ポイント４１０、および３つ以上のＴＬＩＮＥ４１２を含む。３つのＡＴＣ４０４は図４では、それぞれＡＴＣ４０４１、４０４２・・・４０４Ｎとして個々に参照される。３つの負荷ポイント４１０は図４では、それぞれ負荷ポイント４１０１（負荷ポイント１）、４１０２（負荷ポイント２）・・・４１０Ｎ（負荷ポイントＮ）として個々に参照される。３つのＴＬＩＮＥ４１２は図４では、それぞれＴＬＩＮＥ４１２１、ＴＬＩＮＥ４１２２・・・ＴＬＩＮＥ４１２Ｎとして個々に参照される。電子回路４００は、任意の適当な数のＡＴＣ４０４、負荷ポイント４１０、およびＴＬＩＮＥ４１２（たとえば、少なくとも３つのＡＴＣ４０４、少なくとも３つの負荷ポイント４１０、および少なくとも３つのＴＬＩＮＥ４１２）を、単一の電子回路４００内に収容できることを理解されたい。
【００１６】
図４に示される実施形態では、電子回路４００は、論理デバイス４０２をさらに備える。論理デバイス４０２は、デバイスマネージャ４０６、および３つ以上のデータ信号源４０８１〜４０８Ｎを含む。電子回路１００と同様に、デバイスマネージャ４０６は、論理デバイス４０２の構成および制御を受け持つ。３つ以上のデータ信号源４０８１〜４０８Ｎのそれぞれは、ＡＴＣ４０４１〜４０４Ｎのそれぞれに対する少なくとも１つのデータ供給源を維持する。ＡＴＣ４０４１〜４０４Ｎのそれぞれは、それぞれＴＬＩＮＥ４１２１〜ＴＬＩＮＥ４１２Ｎによって、負荷ポイント４１０１〜４１０Ｎのそれぞれに結合される。
【００１７】
以上の説明は、例示を目的として述べたものであり、網羅的であることまたは開示された形に限定されることを意図したものではない。変形および修正が可能であり、それらは添付の特許請求の範囲に記載される上述の実施形態の範囲に含まれる。
【図面の簡単な説明】
【００１８】
【図１】少なくとも１つの自動終端回路を組み込んだ電子回路の一実施形態のブロック図である。
【図２】自動終端回路の一実施形態のブロック図である。
【図３】電子デバイス内に少なくとも１つの終端回路を構成するための一実施形態の方法を示す流れ図である。
【図４】少なくとも１つの自動終端回路を組み込んだ電子回路の代替実施形態のブロック図である。
【符号の説明】
【００１９】
１００  電子回路
１０２  論理デバイス
１０４  自動終端回路
１０６  デバイスマネージャ
１０８  データ信号源
１１０  負荷ポイント
１１２  伝送線路
２００  ＡＴＣ  １０４の一実施形態
２０２  可変終端抵抗デバイス
２０４  出力バッファ
２０６  バイアス調整回路
２０８  構成ロジックブロック
２１０  帰還ロジックブロック
２１２  イネーブル入力信号
２１４  固定値入力信号
２１６  トリガ入力信号
２１８  モード入力信号
２２０  論理入力信号
２２２  伝送線路
３００  方法
３０２、３０４、３０６、３０８、３１０、３１２、３１４、３１６  ブロック
４００  電子回路
４０２  論理デバイス
４０４１、４０４２、４０４Ｎ  ＡＴＣ
４０６  デバイスマネージャ
４０８１、４０８２、４０８Ｎ  データ信号源
４１０１、４１０２、４１０Ｎ  負荷ポイント
４１２１、４１２２、４１２Ｎ  伝送線路
【図１】
2008042901.tif 000003
【図２】
2008042901.tif 000004
【図３】
2008042901.tif 000005
【図４】
2008042901.tif 000006
【外国語明細書】
2008042901000001.pdf