(57)【要約】【課題】従来のＭＯＳ構成の差動増幅器に対して直流利得が飛躍的に向上する差動増幅回路を提案し、更にはその差動増幅回路を定電圧回路に利用し、位相設計が比較的容易な差動増幅器１段のみの構成でロードレギュレーションを大幅に向上させることが可能な定電圧回路を提案すること。【解決手段】入力手段となるＮ型トランジスタＱ１およびＱ２、能動負荷を構成するＰ型トランジスタＱ３およびＱ４、定電流源Ｉ０、電圧差検出手段ＤＡから構成されている。電圧差検出手段ＤＡの出力は定電流源Ｉ０の定電流値を制御する制御端子に接続され、トランジスタＱ１とＱ３の接続点の電圧とトランジスタＱ２とＱ４の接続点の電圧の差に応じて定電流源Ｉ０の定電流値を制御する。これにより、広範囲の出力電流条件に対してロードレギュレーションを確保することが可能となる。【選択図】図１
2008186482.tif 000002
【特許請求の範囲】
【請求項１】
夫々のゲートに反転入力および非反転入力が接続される第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタ対と、該第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタのドレインに夫々ドレインが接続された能動負荷を構成する第３のＭＯＳトランジスタおよび第４のＭＯＳトランジスタ対と、前記第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタのソースに共通に接続される定電流源と、前記定電流源の電流値を調整し、前記第３のＭＯＳトランジスタおよび第４のＭＯＳトランジスタ対の各ドレイン電圧を等しくバイアス点に保つ定電流源調整手段とを備えたことを特徴とする差動増幅回路。
【請求項２】
請求項１記載の差動増幅回路であって、
前記定電流源は、第５のＭＯＳトランジスタで構成され、
前記定電流源調整手段は、夫々のゲートに反転入力および非反転入力が接続される第６のＭＯＳトランジスタおよび第７のＭＯＳトランジスタ対と、該第６のＭＯＳトランジスタおよび第７のＭＯＳトランジスタのドレインに夫々ドレインが接続された能動負荷を構成する第８のＭＯＳトランジスタおよび第９のＭＯＳトランジスタ対と、前記第６のＭＯＳトランジスタおよび第７のＭＯＳトランジスタのソースに共通に接続される定電流源で構成され、
前記第６のＭＯＳトランジスタおよび第７のＭＯＳトランジスタのゲートに前記第２のＭＯＳトランジスタおよび第１のＭＯＳトランジスタのドレインが接続され、前記第７のＭＯＳトランジスタのドレインが前記第５のＭＯＳトランジスタのゲートに接続された構成を有することを特徴とする差動増幅回路。
【請求項３】
請求項２記載の差動増幅回路であって、
前記第３のＭＯＳトランジスタおよび第４のＭＯＳトランジスタの両ゲート電圧が、前記第５のトランジスタで構成される定電流源の制御と連動して制御されることを特徴とする差動増幅回路。
【請求項４】
請求項１から３のいずれかに記載の差動増幅回路を備え、出力調整手段によって調整される出力電圧の分圧電圧と基準電圧とを該差動増幅回路の第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタのゲートに入力し、該差動増幅回路の出力に応じて前記出力調整手段を制御するようにしたことを特徴とする定電圧回路。
【請求項５】
請求項４に記載の定電圧回路であって、
前記出力電圧の分圧電圧は、抵抗分圧によって得られたものであることを特徴とする定電圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は差動増幅回路を備えた半導体集積回路技術に係り、特に、ＭＯＳ構成の増幅回路で高い直流利得を得る必要がある差動増幅回路、および多様な負荷条件に対してロードレギュレーション（負荷状態の変化に対して出力電圧の定電圧安定性）を確保する必要のある定電圧回路に関する。
【背景技術】
【０００２】
図９は、差動増幅回路を備えた従来の定電圧回路を示す図である。
図９に示した従来の定電圧回路は、誤差増幅を行う差動増幅器７１、Ｐ型の出力トランジスタＱ１０、抵抗Ｒ１およびＲ２、位相補償用の容量Cから構成され、さらに差動増幅器７１は、入力手段となるＮ型トランジスタＱ１およびＱ２、能動負荷を構成するＰ型トランジスタＱ３およびＱ４、差動増幅器７１に定電流を与えるＮ型トランジスタＱ５から構成される。
【０００３】
トランジスタＱ１およびＱ２のゲートは夫々反転入力端子および非反転入力端子として、各ソースはトランジスタＱ５のドレインに接続されている。また、トランジスタＱ１およびＱ２の各ドレインは、夫々トランジスタＱ３およびＱ４のドレインに接続されると共に、トランジスタＱ１およびＱ３の接続点は差動増幅器７１の出力端子を形成する。
【０００４】
また、トランジスタＱ３およびＱ４は、夫々、ソースが電源Ｖｄｄに接続され、ゲートが共通接続されトランジスタＱ４のドレインに接続されて能動負荷を形成している。また、トランジスタＱ５は、トランジスタＱ１およびＱ２のソースとグランドＶｓｓ間に接続されて定電流源として働く。トランジスタＱ５のゲートには外部からバイアス電圧Ｖｂｉａｓが入力される。
.
【０００５】
一方、出力トランジスタＱ１０のゲートは差動増幅器７１の出力端子に、ソースは電源へ、ドレインは抵抗Ｒ１およびＲ２を介してグランドに接地され、更にゲート、ドレイン間に位相補償容量Cが接続されている。抵抗Ｒ１およびＲ２の接続点は差動増幅器７１の非反転入力端子へ接続される。
【０００６】
以上のような構成において、差動増幅器７１の反転入力端子へ外部より基準電圧Ｖｒｅｆが入力されると、出力電圧の分圧電圧（抵抗Ｒ１とＲ２による）が非反転入力端子（トランジスタＱ２のゲート）に帰還され、基準電圧Ｖｒｅｆとの誤差増幅によりトランジスタＱ１０のゲート電圧を上下させ、出力電圧が基準電圧の（Ｒ１＋Ｒ２）／Ｒ２倍された値に等しく制御される。
【０００７】
図１０および図１１は、特開２０００−６６７４５号公報（特許文献１）で提案された定電圧レギュレータ回路を示す図であり、（ａ）はブロック図、（ｂ）は回路図である。
同図において、４９は演算増幅器で、出力制御部を構成するトランジスタＱ４１，Ｑ４２，誤差増幅部４９ｂを構成するトランジスタＱ４３〜Ｑ４６と定電流源４９ａを有する。４９ｃはトランジスタＱ４１のベース電圧を電流に変換する電圧／電流変換回路である。また、５０は基準電圧発生回路、５１は出力電圧検出回路である。
【０００８】
この構成において、出力電圧検出回路５１で検出された電圧ＶＲと基準電圧Ｖ１とを誤差増幅部４９ｂで比較して得られた誤差信号をトランジスタＱ４１，Ｑ４２からなる出力制御部に入力して、出力電圧を基準電圧に応じた定電圧に制御し、負荷電流が増大するとき誤差増幅部４９ｂの動作電流を増大させ、ロードレギュレーションを確保している。
【０００９】
上記公開公報で提案された定電圧レギュレータ回路では、誤差増幅部４９ｂを駆動する電流量を、出力電流の増大に応じてあらかじめ設定された電流に加算して電流を流すことにより、軽負荷時には消費電流が少なく、また重負荷時には誤差増幅部４９ｂの駆動電流を増大させてロードレギュレーションを確保している。
【００１０】
【特許文献１】特開２０００−６６７４５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
従来の構成の定電圧回路では、出力電流を増していくと、差動増幅器（誤差増幅部）の利得が理想的に大きくないことからロードレギュレーションが悪化し、出力電圧の絶対値が降下していくという問題があった。このような問題に対してこれまでは誤差増幅部を差動増幅段と各種増幅段を組み合わせて誤差増幅部の利得を向上させるという方法があった。しかしこのような場合、利得が向上する反面、位相設計を十分に行わないと正帰還により回路が発振するという困難な面があった。
【００１２】
また、バイポーラトランジスタを用いた従来例、例えば特開２０００−６６７４５号公報に記載されたものでは、出力電流増加に伴う利得の低下に注目し、相互コンダクタンスｇｍを補うために出力電流の増加に応じて差動増幅部の駆動電流を増加させる方法を提案している。
【００１３】
しかしながら、ＭＯＳトランジスタ構成の差動増幅器を用いた定電圧回路では多少事情が異なってくる。出力電圧が降下する原因はＭＯＳトランジスタ構成の単純差動増幅器の利得が、例えばバイポーラ構成のそれに対しても圧倒的に低いことが一因であるが、根本的には差動増幅器の動作点が定電圧回路の出力電流条件によってバイアス点から乖離し理想状態ではなくなることに起因している。言い換えると、たとえ利得が低くとも常にバイアス点で動作していればその利得の低さを補えるのである。
【００１４】
また、後述するようにＭＯＳトランジスタ特有のチャネル長変調効果も利得を下げる要因になっているが、一方、利得と駆動電流という面ではＭＯＳ構成の場合は出力抵抗の面から言えば駆動電流はできるだけ小さな値を選択する方が有利であり、特開２０００−６６７４５号公報で示されているように単純に出力電流に応じて駆動電流を増加させただけでは解決にならない。
【００１５】
本発明の目的は、上記のような問題に鑑み、従来のＭＯＳ構成の差動増幅器に対して直流利得が飛躍的に向上する差動増幅回路（請求項１〜３）を提案し、更にはその差動増幅回路を定電圧回路に利用し、位相設計が比較的容易な差動増幅器１段のみの構成でロードレギュレーションを大幅に向上させることが可能な定電圧回路（請求項４，５）を提案することである。
【課題を解決するための手段】
【００１６】
本発明は、上記目的を達成するために、次の如き構成を採用した。すなわち、
請求項１記載の発明は、夫々のゲートに反転入力および非反転入力が接続される第１のＭＯＳトランジスタ（Ｑ１）および第２のＭＯＳトランジスタ（Ｑ２）対と、該第１のＭＯＳトランジスタ（Ｑ１）および第２のＭＯＳトランジスタ（Ｑ２）のドレインに夫々ドレインが接続された能動負荷を構成する第３のＭＯＳトランジスタ（Ｑ３）および第４のＭＯＳトランジスタ（Ｑ４）対と、前記第１のＭＯＳトランジスタ（Ｑ１）および第２のＭＯＳトランジスタ（Ｑ２）のソースに共通に接続される定電流源（Ｉ０）と、前記定電流源（Ｉ０）の電流値を調整し、前記第３のＭＯＳトランジスタ（Ｑ３）および第４のＭＯＳトランジスタ（Ｑ４）対の各ドレイン電圧を等しくバイアス点に保つ定電流源調整手段（ＤＡ）とを備えたことを特徴としている（図１参照）。
【００１７】
これにより、第３のＭＯＳトランジスタおよび第４のＭＯＳトランジスタのドレイン電圧が常に等しく保たれるようにバイアス点を制御することができ、広範囲の出力電流条件に対してロードレギュレーションを確保することが可能となる。
【００１８】
請求項２記載の発明は、前記定電流源を第５のＭＯＳトランジスタ（Ｑ５）で構成し、前記定電流源調整手段（ＤＡ）を、夫々のゲートに反転入力および非反転入力が接続される第６のＭＯＳトランジスタ（Ｑ６）および第７のＭＯＳトランジスタ（Ｑ７）対と、該第６のＭＯＳトランジスタ（Ｑ６）および第７のＭＯＳトランジスタ（Ｑ７）のドレインに夫々ドレインが接続された能動負荷を構成する第８のＭＯＳトランジスタ（Ｑ８）および第９のＭＯＳトランジスタ（Ｑ９）対と、前記第６のＭＯＳトランジスタ（Ｑ６）および第７のＭＯＳトランジスタ（Ｑ６）のソースに共通に接続される定電流源で構成し、第６のＭＯＳトランジスタ（Ｑ６）および第７のＭＯＳトランジスタ（Ｑ７）のゲートに第２のＭＯＳトランジスタ（Ｑ２）および第１のＭＯＳトランジスタ（Ｑ１）のドレインを接続し、第７のＭＯＳトランジスタのドレインを第５のＭＯＳトランジスタ（Ｑ５）のゲートに接続したことを特徴としている（図２参照）。
【００１９】
請求項３記載の発明は、さらに、第３のＭＯＳトランジスタ（Ｑ３）および第４のＭＯＳトランジスタ（Ｑ４）の両ゲート電圧が、第５のトランジスタ（Ｑ５）で構成される定電流源の制御と連動して制御されることを特徴としている（図７参照）。
【００２０】
請求項４記載の発明は、上記差動増幅回路のいずれかを備え、出力調整手段（Ｑ１０）によって調整される出力電圧の分圧電圧と基準電圧（Ｖｒｅｆ）とを該差動増幅回路の第１のＭＯＳトランジスタ（Ｑ１）および第２のＭＯＳトランジスタ（Ｑ２）のゲートに入力し、該差動増幅回路の出力に応じて出力調整手段（Ｑ１０）を制御するようにしたことを特徴としている（図３参照）。
【００２１】
請求項５記載の発明は、上記出力電圧の分圧電圧を、抵抗分圧によって得ることを特徴としている（図３参照）。
【発明の効果】
【００２２】
以下、本発明の効果を請求項ごとに述べる。
請求項１記載の本発明によれば、従来のＭＯＳ構成の差動増幅回路に比べて飛躍的に直流利得の高い差動増幅回路を実現できる。
請求項２に記載本発明によれば、既存のＭＯＳ技術を使いながら比較的単純な構成でもって直流利得の高い差動増幅回路を実現できる。
請求項３記載の本発明によれば、出力範囲を改善し、消費電流を抑制することができる。
【００２３】
請求項４記載の本発明によれば、差動増幅部での駆動電流を負荷状態に応じて理想的に調整することが可能となり多様な負荷条件に対してロードレギュレーションを確保できる。
請求項５記載の本発明によれば、差動増幅回路の高利得を利用して抵抗の比精度で出力電圧がコントロールされるため、精度の高い定電圧回路を実現できる。
【発明を実施するための最良の形態】
【００２４】
（実施例）
本発明に係る差動増幅回路の動作原理を説明するにあたり、まず、図９に示した従来の差動増幅器７１の動作状況を、図面を用いて詳細に説明する。
図１２および図１３は、差動増幅器７１の入力電圧差と出力電圧の関係を示す図である。
【００２５】
図１２および図１３において、横軸は反転入力端子および非反転入力端子に印加される入力電圧差で、縦軸は出力電圧であり、トランジスタＱ３およびＱ４の各ドレイン電圧を示している。図１２および図１３から明らかなように、ダイオード接続されているトランジスタＱ４のドレイン電圧は殆ど上下しないが、出力となるトランジスタＱ３ドレイン電圧は入力電圧差がゼロ付近を境に急峻に変化し、高い利得を得ている。
【００２６】
ここで、真に入力電圧差がゼロの時には各ドレイン電圧は等しくなり、この時、各トランジスタにはトランジスタＱ５を流れる電流の半分が等しく流れ、ＶｇｓもＶｄｓも等しく、チャネル長変調効果も均等に保たれている。またこの時のＶｄｓはバイアス電流の半分がダイオード結線されたトランジスタＱ４を貫通する電流に等しくなる値、バイアス点で決まることが分る。また同時に出力電圧がバイアス点に等しくない時には入力電圧差が存在することも明らかである。
【００２７】
ここで定電圧回路に話を戻す。
出力電流が大きくなった場合はトランジスタＱ３ドレイン電圧を大きく下げてドライバーであるトランジスタＱ１０のＶｇｓを大きく確保し（図１２のイ）、反対に出力電流が殆ど流れない場合にはトランジスタＱ３ドレインを電源電圧付近まで引き上げてトランジスタＱ１０のＶｇｓをゼロ付近に制御すること（図１２のロ）が求められる。
【００２８】
この時いずれの場合にも動作点がバイアス点から乖離して入力電圧差を許容することになり、設定電圧に等しい電圧が出力されない理由が図１２より説明される。つまり出力電流を増せば増すほど入力電圧差が大きくなり結果的に出力電圧が大きく降下した点でバランスする。またこの時、チャネル長変調効果の影響も出力を更に降下させる一因となっている。
【００２９】
詳細に見ればバイアス点を境に利得の傾斜が変化するが、例えばトランジスタＱ３のＶｄｓがトランジスタＱ４のそれより大きくなる場合、より小さい値で平衡状態となってしまい結果的にドライバーゲートを十分にオンできない。反対に出力電流を引かなければ入力電圧差が負の点でバランスされて出力電圧が上昇する（この場合はチャネル長変調効果によって幾分ズレは軽減される）。
【００３０】
以上のように、設定とおりの出力電圧を得るにはトランジスタＱ１０のＶｇｓが差動回路で決まるバイアス点と等しく制御される点、つまり出力電流条件は一点しか存在しないことが説明される。
【００３１】
一般的に、利得が高ければ高いほど入力電圧差が殆ど等しいとみなせる範囲でトランジスタＱ３ドレイン電圧を上下できるために総合的に出力端子に現れる誤差を低減できる。このため複数の増幅段を組み合わせた増幅器を使う方法があることは先に述べたとおりである。
【００３２】
ここで、従来の差動増幅器ではトランジスタＱ５を定電流源として動作させていたが、その定電流を増すとトランジスタＱ３の軌跡は緩やかになり利得は低下する反面、バイアス点を下げることが可能である。反対に定電流を絞ると利得、バイアス点は共に上昇する。図１３は、入力電圧差と出力電圧の関係を示す図であり、上記定電流を０．１μＡとしたとき（図１２では１μＡ）と定電流を１０μＡにしたときの特性を示している。この時、素子間のバラツキを無視すれば、先に述べているようにトランジスタＱ３ドレインがバイアス点に等しくなる場合には真に入力電圧差がゼロとなる点と一致する。
【００３３】
このことを利用し、トランジスタＱ３およびＱ４のドレイン電圧を逐次比較し、両電圧が常に等しく保たれるようにバイアス点を制御できれば、結果的にドライバーゲートが要求されるＶｇｓに等しくバイアス点を制御することになり、差動増幅回路の両入力電圧が一致、よって広範囲の出力電流条件に対してロードレギュレーションを確保可能な定電圧回路が実現できる。本発明はこの事実に基づいたものである。
【００３４】
以下、本発明の差動増幅回路とそれを具備した定電圧回路の実施例を、図面を用いて説明する。
【００３５】
（第１の実施例）
図１は、本発明に係る差動増幅回路の第１の実施例を示す図である（請求項１）。なお、従来例と同じ機能の素子には同じ符号を使用している。
図１に示した第１の実施例である差動増幅回路は、入力手段となるＮ型トランジスタＱ１およびＱ２、能動負荷を構成するＰ型トランジスタＱ３およびＱ４、定電流源Ｉ０、電圧差検出手段ＤＡから構成されている。Ｎ型トランジスタＱ１およびＱ２、Ｐ型トランジスタＱ３およびＱ４、および定電流源Ｉ０により差動増幅回路を構成している。
【００３６】
トランジスタＱ１およびＱ２のゲートは夫々反転入力端子および非反転入力端子として、各ソースは定電流源Ｉ０に接続されている。トランジスタＱ１およびＱ２の各ドレインは、夫々トランジスタＱ３およびＱ４のドレインに接続されている。また、トランジスタＱ３およびＱ４は、夫々、ソースが電源Ｖｄｄに接続され、ゲートが共通接続されトランジスタＱ４のドレインに接続されて能動負荷を形成している。
【００３７】
トランジスタＱ１とＱ３の接続点およびトランジスタＱ２とＱ４の接続点は電圧差検出手段ＤＡの入力に接続され、電圧差検出手段ＤＡの出力は定電流源Ｉ０の定電流値を制御する制御端子に接続され、トランジスタＱ１とＱ３の接続点の電圧とトランジスタＱ２とＱ４の接続点の電圧の差に応じて定電流源Ｉ０の定電流値を制御する。なお、電圧差検出手段ＤＡは、２つの電圧の差を検出し、その電圧差に応じた信号を出力できるものであれば如何なるものでもよい。
【００３８】
これにより、トランジスタＱ３およびＱ４のドレイン電圧が常に等しく保たれるようにバイアス点を制御することが可能となる。
【００３９】
（第２の実施例）
図２は、本発明に係る差動増幅回路の第２の実施例である（請求項２）。なお、従来例と同じ機能の素子には同じ符号を使用している。図２に示した第２の実施例である差動増幅回路は、図１における定電流源Ｉ０と電圧差検出回路ＤＡの部分を具体化したものである。
【００４０】
図２に示した第２の実施例である差動増幅回路は、上記第１の実施例と同様に、入力手段となるＮ型トランジスタＱ１およびＱ２、能動負荷を構成するＰ型トランジスタＱ３およびＱ４を有している。また、第１の実施例の定電流源Ｉ０としてＮ型トランジスタＱ５を用いている。Ｎ型トランジスタＱ１およびＱ２、Ｐ型トランジスタＱ３およびＱ４，およびＮ型トランジスタＱ５により第１差動増幅部を構成している。
【００４１】
また、第１の実施例における電圧差検出回路ＤＡを、Ｐ型トランジスタＱ６およびＱ７、能動負荷を構成するＮ型トランジスタＱ８およびＱ９、定電流源Ｉ１で構成している。これらで第２差動増幅部を構成している。
【００４２】
さらに詳しく述べると、差動増幅器の入力手段となるN型トランジスタＱ１およびＱ２と能動負荷を構成するP型トランジスタＱ３およびＱ４の接続点電位は第２の差動増幅部の入力手段となるＰ型トランジスタＱ６およびＱ７のゲートに夫々入力され、トランジスタＱ６およびＱ７のソースは共通接続されて定電流源Ｉ１により定電流駆動されている。
【００４３】
またトランジスタＱ６，Ｑ７ドレインは該第２差動増幅部の能動負荷を構成するN型トランジスタＱ８およびＱ９のドレインにそれぞれ接続され、トランジスタＱ８およびＱ９のソースはグランドに、トランジスタＱ８およびＱ９のゲートおよびトランジスタＱ８ドレインは共通接続されて能動負荷を形成している。また、トランジスタＱ７およびＱ９の接続点は第２差動増幅部の出力端子として第１差動増幅部の定電流源トランジスタＱ５のゲートに接続されている。
【００４４】
以上のように、本実施例では、第１差動増幅部を駆動する電流を調整する手段として第２差動増幅部が備えられた構成であって、第２差動増幅部の両入力端子に第１差動増幅部の能動負荷を形成するトランジスタ対の各ドレイン電圧が入力され、該第２差動増幅部の出力が第１差動増幅部の駆動電流を決定する調整手段に接続され、先の両ドレイン電圧がバイアス点に等しくなるように制御される。
【００４５】
（第３の実施例）
図３は、本発明に係る定電圧回路の実施例である（請求項４と５）。なお、従来例と同じ機能の素子には同じ符号を使用している。図３に示した定電圧回路は、図２の差動増幅回路の出力部に、Ｐ型の出力トランジスタＱ１０および抵抗Ｒ１およびＲ２、位相補償用の容量Ｃを接続したものである。
【００４６】
より具体的に述べると、出力トランジスタＱ１０のゲートをＮ型トランジスタＱ１とＰ型トランジスタＱ３の接続点に接続し、出力トランジスタＱ１０のソースは電源に、出力トランジスタＱ１０のドレインは抵抗Ｒ１およびＲ２を介してグランドに接地され、更にゲート、ドレイン間に位相補償容量Cが接続されている。抵抗Ｒ１とＲ２の接続点はＮ型トランジスタＱ２のゲート（非反転入力端子）に接続されている。
【００４７】
以上のような構成において、例えば、重負荷が接続され、第１差動増幅部のトランジスタＱ３ドレイン電圧がトランジスタＱ４ドレイン電圧より低下すると第２差動増幅部が高電位を出力して第１差動増幅部の駆動電流を増大させてバイアス点自身を下げ、反対に第１差動増幅部のトランジスタＱ３ドレイン電圧がトランジスタＱ４ドレイン電圧より上昇すると駆動電流を絞ってバイアス点自身を上昇させる。つまり常にトランジスタＱ１０ゲートを第１差動増幅部のバイアス点で制御するように働く。従って広範囲の出力電流条件に対して差動増幅回路の入力電圧が等しく保たれ、結果的にロードレギュレーションの極めて良好な定電圧回路を実現できる。
【００４８】
図４は、図３に示した本発明の定電圧回路と図９に示した従来の定電圧回路の出力電流（ｍＡ）と出力電圧（Ｖ）および第１差動増幅部の駆動電流（μＡ）の関係を示した図であり、本発明の定電圧回路の方が従来の定電圧回路よりロードレギュレーションが極めて改善されていることがわかる。
【００４９】
ここで、本回路に適用した差動増幅回路を単独で考察する。従来、バイアス点が固定で与えられていた部分を差動対の出力状態に応じてバイアス点自身を制御することにより、従来のＭＯＳ構成の単純差動増幅回路と比較して直流利得を飛躍的に向上させていることがわかる。図５は、入力電圧差とトランジスタＱ３ドレイン電圧およびトランジスタＱ４ドレイン電圧の関係と、消費電流の関係を示した図である。図５に示した本発明における特性と図１２および図１３に示した従来の単純差動増幅回路の特性を比較すると、本発明の差動増幅回路では入力電圧差ゼロ近傍で出力電圧が殆ど垂直に変化しており、従来回路との違いは一目瞭然である。
【００５０】
また、第２差動増幅部の定電流源を１μＡに設定しているから全体の消費電流から概ね１μＡを差し引いた値が第１差動増幅部の駆動電流ということになるが、電流もこの部分を境に垂直に変化している。これは本発明の回路の特徴で、先に述べた図１２および図１３で示されていたように、出力電圧がバイアス点と等しく一致する点では入力電圧差がゼロであることに注目し、そのバイアス点を出力電圧に等しく制御しているからに他ならない。
【００５１】
更に、本発明回路の直流利得−周波数特性について、図２に示した本発明に係る差動増幅回路と、図９に示したＭＯＳ構成の従来例７１および図１１に示したバイポーラ構成の単純差動増幅回路の従来例４９ｂとの比較結果を図６に示した。
この時のバイポーラ構成の駆動電流は１０μＡである。図６から明らかなように図９の従来例７１や図１１のバイポーラ構成の差動増幅回路の従来例４９ｂと比べてもはるかに高利得を実現している。
【００５２】
第２の特徴は本発明の差動増幅回路において、基本的には電流電圧変換は一度しか行われない一段増幅であるため、これほどの高利得を実現しているにもかかわらず、ポールが一点しか存在しないことである。このことは本発明で示した定電圧回路のみならず、帰還制御系に適用する上で大いに有力な点である。
【００５３】
また、本発明の改良として次の事柄が考えられる。図５では出力電圧が電源電圧からトランジスタのスレッショルド電圧分下がった点の間で利得が低下し、またグランドからも幾分上がった点までしか出力範囲が確保できていない。これは第１差動増幅部の能動負荷の片方をダイオード接続していることに起因するが、本差動増幅回路を定電圧回路に適用すると無負荷時にドライバーをフルオフできない関係から利得の低下分だけ僅かながら定電圧出力の上昇を許容してしまうという問題が生じる。
【００５４】
この問題は、簡単には第１差動増幅部の能動負荷および駆動電流を制御するトランジスタに他のトランジスタよりも低スレッショルド電圧のものを用意できれば、スレッショルド電圧の値に応じて出力範囲をほぼ電源電圧範囲まで広げることが可能となる。
【００５５】
また、根本的には、例えば図７に示すように、電源とグランド間にＰ型トランジスタＱ２３とＮ型トランジスタＱ２５を直列に設け、Ｐ型トランジスタＱ２３のゲートとドレインを共通接続してＰ型トランジスタＱ３およびＱ４のゲートに接続し、Ｐ型トランジスタＱ４のドレインとＰ型トランジスタＱ６のゲートを接続し、さらにＮ型トランジスタＱ８およびＱ９の共通ゲートとＮ型トランジスタＱ２５のゲートを接続することによって改善が可能である。
【００５６】
これによると、第１差動増幅部における能動負荷のゲート電圧をＰ型トランジスタＱ２３のドレインの電圧で制御することにより、図８に示すように出力上昇時の利得低下を改善でき、加えて差動増幅回路全体での消費電流をも効果的に抑制できる。これは出力が上昇する時に第２差動増幅部の両入力電圧を電源レベルまで上昇させ、結果的に駆動電流をカットオフ状態に持ち込むことが可能となるためである。
【００５７】
また、グランド側への出力動作領域を大きく確保したい時にはトランジスタＱ５のＷ／Ｌ比を第２差動増幅部、能動負荷のそれよりも適度に大きくすることで改善できる。この時僅かながらのオフセットが生じることとなるが全体の特性から見れば殆ど無視できる範囲である。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１の実施例（請求項１）を示す図である。
【図２】本発明の第２の実施例（請求項２）を示す図である。
【図３】本発明の第３の実施例（請求項４と５）を示す図である。
【図４】本発明の第３の実施例（請求項４と５）のロードレギュレーションを説明するための図である。
【図５】図２に記載の本発明の差動増幅回路の動作の様子を示す図である。
【図６】図２に記載の本発明の差動増幅回路の利得の様子を示す図である。
【図７】出力動作領域を広げる為の図２の改良構成（請求項３）を示す図である。
【図８】図７に記載の本発明の差動増幅回路の動作の様子を示す図である。
【図９】第１従来例の回路構成を示す図である。
【図１０】特開２０００−６６７４５に記載の第２従来例を示す図である（その１）。
【図１１】特開２０００−６６７４５に記載の第２従来例を示す図である（その２）。
【図１２】第１従来例の動作の様子を示す図である（その１）。
【図１３】第１従来例の動作の様子を示す図である（その２）。
【符号の説明】
【００５９】
Ｑ１〜Ｑ１０，Ｑ２３〜Ｑ２４：ＭＯＳトランジスタ、
Ｑ４０〜Ｑ４８：バイポーラトランジスタ、
Ｒ１，Ｒ２：抵抗、
Ｉ０，Ｉ１：定電流源、
４９：演算増幅器、
５０：基準電圧発生回路、
５１：出力電流検出回路、
７１：差動増幅器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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