(57)【要約】【課題】半導体記憶装置において、低電圧用途に関して、ノイズによるデータ反転を防ぎ、センス時にビット線容量を低減することで、センス速度を高速化し、データ読み出しを速くする、シェアードＭＯＳトランジスタ・ゲート電圧の制御技術を提供する。【解決手段】センスアンプとメモリセルアレイを接続するシェアードＭＯＳトランジスタ・ゲート電圧制御回路により、センス時にノイズを考慮した上で、シェアードＭＯＳトランジスタ・ゲート電圧（ＳＨＲ）を２段階で下げ、増幅するビット線容量を低減することで、センス速度を高速化する。これにより、カラム選択信号を起動するタイミングを速くすることができ、結果として、データ読み出し時間を短縮することができる。【選択図】図１９
2008186547.tif 000002
【特許請求の範囲】
【請求項１】
センスアンプと、
複数のメモリセルアレイと、
前記センスアンプの両側に配設された前記メモリセルアレイのうちの一方を選択するためのシェアードＭＯＳトランジスタと、
前記シェアードＭＯＳトランジスタの動作を制御するための制御回路とを有し、
前記制御回路は、前記センスアンプによるセンス動作時に、前記シェアードＭＯＳトランジスタのゲート電圧を、ワード線昇圧電源の第１電位から、第２電位に設定し、所定の時間が経過した後、前記第２電位から、第３電位に設定し、前記メモリセルアレイと前記センスアンプとを再結合する時に前記第３電位から前記第１電位に戻す制御を行うことを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
前記第２電位は、前記第１電位とグランド電位の間に設定されることを特徴とする半導体記憶装置。
【請求項３】
請求項１記載の半導体記憶装置において、
前記第２電位は、前記第１電位と電源電圧の間に設定されることを特徴とする半導体記憶装置。
【請求項４】
請求項１記載の半導体記憶装置において、
前記第３電位は、前記第２電位とグランド電位の間に設定されることを特徴とする半導体記憶装置。
【請求項５】
請求項１記載の半導体記憶装置において、
前記第３電位は、前記第１電位とグランド電位の間に設定されることを特徴とする半導体記憶装置。
【請求項６】
請求項１記載の半導体記憶装置において、
前記第３電位は、前記第１電位と電源電圧の間に設定されることを特徴とする半導体記憶装置。
【請求項７】
請求項１記載の半導体記憶装置において、
前記シェアードＭＯＳトランジスタのゲート電圧が制御されている間に、カラム選択信号により、データが読み出されることを特徴とする半導体記憶装置。
【請求項８】
請求項１記載の半導体記憶装置において、
前記制御回路は、カラム選択信号を用いて、前記シェアードＭＯＳトランジスタのゲート電圧を制御することを特徴とする半導体記憶装置。
【請求項９】
請求項１記載の半導体記憶装置において、
ビット線オーバードライブ方式が用いられることを特徴とする半導体記憶装置。
【請求項１０】
請求項９記載の半導体記憶装置において、
ビット線をオーバードライブしている間に、カラム選択信号により、データが読み出されることを特徴とする半導体記憶装置。
【請求項１１】
請求項９記載の半導体記憶装置において、
前記シェアードＭＯＳトランジスタのゲート電圧制御終了前に、ビット線オーバードライブが終了されることを特徴とする半導体記憶装置。
【請求項１２】
請求項９記載の半導体記憶装置において、
前記シェアードＭＯＳトランジスタのゲート電圧制御終了後に、ビット線オーバードライブが終了されることを特徴とする半導体記憶装置。
【請求項１３】
センスアンプと、
複数のメモリセルアレイと、
前記センスアンプの両側に配設された前記メモリセルアレイのうちの一方を選択するためのシェアードＭＯＳトランジスタと、
前記シェアードＭＯＳトランジスタの動作を制御するための制御回路とを有し、
前記制御回路は、待機状態時に、前記シェアードＭＯＳトランジスタのゲート電圧を、ワード線昇圧電源の第１電位とグランド電位の間の第２電位に設定し、コマンド入力後、非選択メモリセルアレイ側の前記シェアードＭＯＳトランジスタのゲート電圧をグランド電位に設定し、選択メモリセルアレイ側の前記シェアードＭＯＳトランジスタのゲート電圧を、前記メモリセルアレイと前記センスアンプを再結合する時に前記第２電位から前記第１電位に設定し、待機時に、選択側シェアードＭＯＳトランジスタ及び非選択側シェアードＭＯＳトランジスタのゲート電圧を再び前記第２電位に戻す制御をすることを特徴とする半導体記憶装置。
【請求項１４】
請求項１３記載の半導体記憶装置において、
前記第２電位は、電源電圧と前記グランド電位の間に設定されることを特徴とする半導体記憶装置。
【請求項１５】
請求項１３記載の半導体記憶装置において、
前記制御回路は、前記センスアンプの両側に存在する前記シェアードＭＯＳトランジスタのそれぞれのゲート電圧を別々のタイミングで制御することを特徴とする半導体記憶装置。
【請求項１６】
請求項１３記載の半導体記憶装置において、
前記制御回路は、カラム選択信号を用いて、前記シェアードＭＯＳトランジスタのゲート電圧を制御することを特徴とする半導体記憶装置。
【請求項１７】
請求項１３記載の半導体記憶装置において、
ビット線オーバードライブ方式が用いられることを特徴とする半導体記憶装置。
【請求項１８】
請求項１７記載の半導体記憶装置において、
ビット線をオーバードライブしている間にカラム選択信号により、データが読み出されることを特徴とする半導体記憶装置。
【請求項１９】
請求項１７記載の半導体記憶装置において、
前記シェアードＭＯＳトランジスタのゲート電圧制御終了前に、ビット線オーバードライブが終了されることを特徴とする半導体記憶装置。
【請求項２０】
請求項１７記載の半導体記憶装置において、
前記シェアードＭＯＳトランジスタのゲート電圧制御終了後に、ビット線オーバードライブが終了されることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、半導体記憶装置のセルから読み出した信号の増幅を高速化するのに有効な半導体記憶装置の制御技術に関する。
【背景技術】
【０００２】
本発明者が検討したところによれば、半導体記憶装置の制御技術に関しては、以下のようなものが考えられる。
【０００３】
例えば、半導体記憶装置の一つである、ダイナミックランダムアクセスメモリ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ、以下「ＤＲＡＭ」と記す）は、我々が日常利用する様々な電子機器に数多く搭載されている。また、近年の機器の低消費電力化、高性能化のニーズに伴い、搭載されるＤＲＡＭも低電力化、高速化、大容量化等の高性能化が強く求められている。
【０００４】
高性能なＤＲＡＭを実現するための最も有効な手段の一つは、メモリセルの微細化である。加工寸法を微細化することで、メモリセルを小さくできる。その結果、メモリセルに接続される、ワード線、ビット線長が短くなる。すなわち、ワード線、ビット線の寄生容量を低減できるので、低電圧動作が可能となり、低消費電力化が実現できる。また、メモリセルが小さくなるので、メモリの大容量化が可能となり、機器の高性能化が実現できる。このように、加工寸法の微細化はＤＲＡＭの高性能化に大きく寄与する。
【０００５】
しかしながら、半導体プロセスの加工寸法が、６５ｎｍ、４５ｎｍノードと微細化し、ＤＲＡＭが低消費電力化するのに伴い、ＤＲＡＭメモリセルアレイの低電圧動作の要求が年々高まっている。これにより、ＤＲＡＭのビット線にかかる電圧も低くなる。ＤＲＡＭのセンスアンプがハーフプリチャージ方式を用いている場合、ビット線容量に蓄えられた微小なデータを増幅する時、センスアンプのＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのゲートにかかる電圧も減少する。これにより、センスアンプがデータを増幅する時間が増加し、ＤＲＡＭの動作仕様を満たさなくなるおそれがある。このため、センスアンプのそれぞれのＭＯＳトランジスタにかかる電圧の増加、もしくはＭＯＳトランジスタのしきい値電圧を下げ、ゲートにかかる実行電圧を確保できなければ、センスアンプとビット線との間に設けられたシェアードＭＯＳ（以下、「ＳＨＲＭＯＳ」と記す）トランジスタを利用して、センスアンプが増幅するビット線容量を低減することが必要となる。
【０００６】
このようなＳＨＲＭＯＳトランジスタ・ゲート電圧制御技術として、特許文献１のような技術が挙げられる。特許文献１では、ＳＨＲＭＯＳトランジスタ・ゲート電圧を制御して、センス速度を向上する技術が開示されている。ＳＨＲＭＯＳトランジスタ・ゲート電圧を制御することで、センスアンプが増幅するビット線容量を低減し、センス速度を向上させることができる。また、センスアンプとメモリセルアレイの再結合時に、緩慢にＳＨＲＭＯＳトランジスタ・ゲート電圧を上げることで、再結合時のＨｉｇｈレベル側ビット線電圧の低下を抑制することもできる。
【特許文献１】特開平６−２４３６８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、前記のような半導体記憶装置の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００８】
例えば、特許文献１では、ＳＨＲＭＯＳトランジスタの導通を制御して、メモリセルからの読み出しデータの増幅を高速化し、カラム選択信号の活性化タイミングを早くして、データの読み出し動作を高速化する方式が開示されている。特許文献１の方式では、センスアンプでのデータ増幅時間を短縮化する為に、センスアンプ起動後に、ＳＨＲＭＯＳトランジスタをオフし、センスアンプとメモリセルアレイの接続を切断することで、センスアンプで増幅するビット線容量を低減している。
【０００９】
ところが、この方式では、ＳＨＲＭＯＳトランジスタのゲート電圧は、導通を制御するだけである為、センスアンプ内のビット線が周囲から受けるノイズにより、データが反転する問題がある。ＤＲＡＭのセンスアンプの周囲には、隣接ビット線カップリング容量や、ＭＯＳトランジスタのしきい値電圧のばらつきによるクロスカップルオフセット等のノイズ源が大量にあり、センスアンプとメモリセルアレイを完全に切り離すと、センスアンプ内のビット線が受けるノイズ量が増大し、データが破壊されてしまうおそれがある。
【００１０】
そこで、本発明の目的は、この問題を鑑み、センスアンプが周辺から受けるノイズに対して、耐性を持たせつつ、ＳＨＲＭＯＳトランジスタのゲート電圧を制御し、センス速度を向上させるような半導体記憶装置を実現するための制御技術を提供することにある。
【００１１】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
すなわち、本発明による半導体記憶装置は、センスアンプとメモリセルアレイを接続するＳＨＲＭＯＳトランジスタのゲート電圧を、ノイズを考慮して制御するものである。
【００１４】
この制御により、センスアンプの周辺ノイズによるデータ反転を防ぎながらも、センス速度の高速化ができる。すなわち、センスアンプ回路の構成を変えることなく、センス速度を高速化することで、データ読み出し時間を短縮することが可能となる。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００１６】
センス速度低下抑制と耐ノイズ性を両立した半導体記憶装置の実現が可能となる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
また、本発明の実施の形態に示される各ブロックを構成するトランジスタは、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような１個の半導体基板上に形成される。すなわち、ウェルと素子分離領域と酸化膜が形成される工程の後、ゲート電極とソース・ドレイン領域を形成する第１と第２半導体領域とを形成する工程とを含む工程により形成される。
【００１９】
ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の回路記号はゲートに対し、矢印が内向きのものはＮ型ＭＯＳＦＥＴ（ＮＭＯＳ）を表し、ゲートに対し、矢印が外向きのＰ型ＭＯＳＦＥＴ（ＰＭＯＳ）と区別される。以下、ＭＯＳＦＥＴを簡略化して「ＭＯＳ」あるいは「ＭＯＳトランジスタ」と呼ぶことにする。
【００２０】
なお、本発明は金属ゲートと半導体層の間に設けられた酸化膜を含む電界効果トランジスタだけに限定されるわけではなく、絶縁膜を間に含むＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）等の一般的なＦＥＴを用いた回路にも適用される。なお、以下の説明において、ＭＯＳトランジスタにはＭＩＳＦＥＴも含むものとする。
【００２１】
（実施の形態１）
以下、図１から図４、図１９から図２４を用いて、本発明の一実施例となる半導体記憶装置について説明する。
【００２２】
本提案方式は、センスアンプ活性化信号ＳＡＮにより、ＳＨＲＭＯＳトランジスタのゲート電圧をＶＰＰからＶ１、Ｖ２と２段階で中間電位に落とし、カラム選択信号ＹＳのフォールエッジでＳＨＲＭＯＳトランジスタのゲート電圧を再びＶＰＰに戻す動作を行う。これにより、ノイズを低減しつつ、センス速度を高速化し、データの読み出しを速くすることができる。
【００２３】
図１９は、本提案方式採用時の、ＳＨＲＭＯＳトランジスタＳＨＲのゲート電圧（ＳＨＲ）と、ビット線電圧（ＢＬＴ／ＢＬＢ）の動作波形図例である。本方式では、先述のとおり、低ノイズ化とセンス速度高速化の実現のために、ＳＨＲをＶ１（領域Ａ）、Ｖ２（領域Ｂ）と２段階で中間電位に落としている。ここで、それぞれの領域における効果を説明する。
【００２４】
領域Ａでは、従来のＳＨＲＭＯＳトランジスタ・ゲート電圧制御方式の課題であったノイズの問題を解決し、センス速度を高速化する。
【００２５】
従来方式の課題について簡単に説明する。図２０にメモリセルアレイ構成、図２１に隣接ビット線によるデータ反転の波形図例を示す。特許文献１にあるような、ＳＨＲＭＯＳトランジスタ・ゲート電圧をＶＳＳまで下げて、センスアンプとメモリセルアレイを完全に切断してセンス速度を高速化する制御方法は、ノイズ耐性が弱いという課題がある。今、図２０のワード線ＷＬ０が選択されて、ワード線ＷＬ０上のＭＣ０、ＭＣ１、ＭＣ２のセルデータが‘Ｌ’（Ｌｏｗレベル）であるとする。この時、破線で囲まれた着目センスアンプのＢＬＴは‘Ｌ’、ＢＬＢは‘Ｈ’（Ｈｉｇｈレベル）となっており、ＢＬＴの隣接ビット線ＢＬ１のデータは‘Ｈ’、ＢＬＢの隣接ビット線ＢＬ２は‘Ｌ’となっている。次に、図２１に示すように、着目センスアンプに読み出されたデータ‘Ｌ’の信号量が少ない場合、それぞれの隣接ビット線ＢＬ１、ＢＬ２の電位が遷移する際に、図２０に示される隣接ビット線間容量Ｃｂｂにより生じたノイズによって、着目センスアンプのデータが反転する、若しくは、センス速度が極端に遅くなるおそれがある。これは、ＳＨＲによりセンスアンプとメモリセルアレイを切断したことにより、ビット線容量が小さくなり、ノイズ耐性が悪くなったからである。
【００２６】
ここで、簡単にノイズについて説明する。例えば、図２２に示すように、センスアンプ内ビット線容量をＣｓａ、メモリセルアレイ側ビット線容量をＣｂ、隣接ビット線ＢＬ１の電圧変化量をδＶａと仮定すると、ＢＬＴが受けるノイズは次の式で表せる。
【００２７】
｛Ｃｂｂ／（Ｃｓａ＋Ｃｂｂ＋Ｃｂ）｝・δＶａ      （１）
従来方式では、ＳＨＲＭＯＳトランジスタ・ゲート電圧をＶＳＳまで下げてメモリセルアレイを完全に切断しているので、センスアンプから見たメモリセルアレイ側ビット線容量Ｃｂは０となる。そのため、ノイズが大きくなる課題があった。従来は、読み出し信号量も多く問題にならなかったが、低電圧化が進むにつれ、読み出し信号量が減少し、無視できない問題になっている。
【００２８】
図１９の領域Ａでは、このノイズを抑えつつセンス速度を高速化している。従来のように一気にＶＳＳまでＳＨＲＭＯＳトランジスタ・ゲート電圧を落とさず、まず、Ｖ１までで止めておく。ＳＨＲＭＯＳトランジスタＳＨＲのゲート電圧を下げていくと、式（１）のＣｂの項が小さくなっていく。つまり、ノイズが大きくなっていく。ノイズが問題となるのは、センスアンプに読み出した信号量が小さく、ノイズの大きさが読み出し信号量を上回り、データ反転、若しくはセンス速度が遅くなることである。よって、中間電位Ｖ１は、ノイズが読み出し信号量を上回らない所に設定する。これにより、データ反転させることなく、センス速度をある程度高速化することができる。ビット線振幅がノイズ量を上回るまで増幅した後、領域Ａから領域Ｂに移る。
【００２９】
領域Ｂでは、ＳＨＲＭＯＳトランジスタ・ゲート電圧をＶ１からＶ２へと下げ、センス速度を一気に加速させる。領域Ａで既にノイズによりデータ反転しない振幅まで増幅されているので、ＳＨＲＭＯＳトランジスタ・ゲート電圧をトランジスタがぎりぎりオフ状態になるＶ２のレベルまで下げることが可能となる。これにより、センスアンプとメモリセルアレイを切断するので、その分、増幅するビット線容量が軽くなり、センス速度が高速化される。従来方式のようにＶＳＳまで下げず、本実施例では中間電位Ｖ２に設定することで、センスアンプとメモリセルアレイを再結合する時の電力を低減できる。
【００３０】
ここで、センスアンプとメモリセルアレイを再結合する時の電力について簡単に説明する。例えば、１ＢＡＮＫ当たり選択されるＭＡＴ数をＡ、ＭＡＴ内で制御するＳＨＲＭＯＳトランジスタの数をＢ、ＳＨＲＭＯＳトランジスタのゲート電圧制御線の配線負荷容量をＣ、リードサイクルをｔＲＣとすると、消費電流は以下の式で表せる。
【００３１】
Ａ・Ｂ・Ｃ・｛（ＶＰＰ−Ｖ２）／ｔＲＣ｝      （２）
この式から、中間電位Ｖ２が低ければ低いほど、消費電流が増加することが分かる。本発明の方式は、従来方式のようにＳＨＲＭＯＳトランジスタ・ゲート電圧をＶＳＳまで下げず、中間電位Ｖ２までしか下げないため、消費電流を削減することが出来る。
【００３２】
図１は、メモリセルアレイＡＲＹとセンスアンプ列ＳＡＡを示している。メモリセルアレイＡＲＹは複数のメモリセルＭＣからなる。ＤＲＡＭセルは１個のＭＯＳトランジスタおよび１個のキャパシタで構成され、ＭＯＳトランジスタの一方のソース端子又はドレイン端子がビット線に接続され、他方のソース端子又はドレイン端子が蓄積ノードＳＮに接続され、ゲート端子がワード線に接続されている。キャパシタの一方の端子は蓄積ノードＳＮに接続され、キャパシタの他方の端子はグランドに接続される。
【００３３】
センスアンプ列ＳＡＡには複数のセンスアンプＳＡが配置され、両側メモリセルアレイのビット線に接続される。ＳＨＲＭＯＳトランジスタＳＨＲは、センスアンプ列ＳＡＡとメモリセルアレイＡＲＹの接続／非接続を制御するトランジスタである。通常は、前述のように接続／非接続を制御するだけであるが、本提案方式では、ＳＨＲＭＯＳトランジスタ・ゲート電圧制御回路（ＳＨＲ＿ＣＴＲＬ＿Ｕ／ＳＨＲ＿ＣＴＲＬ＿Ｄ）を設置し、ＳＨＲＭＯＳトランジスタ・ゲート電圧の細かな制御をさせている。
【００３４】
プリチャージ回路ＢＬＥＱはプリチャージ信号（ＢＬＥＱ）が活性化されたときに対となるビット線間をイコライズし、ビット線プリチャージレベルにプリチャージする。ビット線プリチャージレベルは通常ビット線振幅電圧ＶＤＬ（チップ外部からの電源電圧ＶＤＤと同レベルかまたはそれを降圧したレベル）の中点ＶＤＬ／２に設定される。
【００３５】
センスアンプ（クロスカップル・アンプ）ＳＡはビット線上にメモリセルからの微小な読出し信号が発生した後に、ＰＭＯＳ側共通ソース線ＰＣＳをＶＤＬに駆動し、ＮＭＯＳ側共通ソース線ＮＣＳをＶＳＳに駆動して、ビット線ＢＬＴとＢＬＢのうち電圧の高い方をＶＤＬに、電圧の低い方をＶＳＳに増幅する回路である。カラム選択信号ＹＳが活性化されたときにローカルＩＯ線ＬＩＯｔ／ｂとビット線対ＢＬＴ／ＢＬＢが接続される。ＬＩＯは非選択センスアンプ列での電流消費を防止するために、待機時にはＶＢＬＲにプリチャージされている。
【００３６】
メモリセルアレイ動作について図２を用いて説明する。図２は、本発明を適用した半導体記憶装置の読出し動作波形図例である。アクティブコマンドＡＣＴがロウアドレスと一緒に入力されると、内部でアドレスのデコードが行われる。それにより、対応するアドレスのセンスアンプ・ブロックにおいて、ビット線プリチャージ信号ＢＬＥＱ＿Ｕ，ＢＬＥＱ＿Ｄが非活性化状態に遷移する。ここでは、プリチャージ回路ＢＬＥＱがＮＭＯＳで構成されているため、活性化状態の高電位レベル例えば、ワード線昇圧電源ＶＰＰあるいは、ビット線振幅電圧ＶＤＬからグランドレベルＶＳＳに遷移する。これによって、対応するメモリセルアレイのビット線のプリチャージが停止する。
【００３７】
次に、入力されたアドレスに対応したワード線ＷＬが選択される。このとき、選択されるワード線は、１つのメモリセルに接続された１つのワード線、例えば、図１のＷＬ１が活性化される。活性化されるワード線ＷＬ１は、ワード線待機時レベルＶＷＬからワード線選択レベル（ワード線昇圧電源ＶＰＰ）に遷移する。これに従って、メモリセルＭＣでは、トランジスタのゲートが選択状態となり、ストレージノードＳＮとビット線が接続され、メモリセルのデータがビット線に読み出される。ここでは、メモリセルストレージノードＳＮに‘Ｈ’のデータが保存されている場合を示している。このときビット線はプリチャージレベルからストレージノードＳＮに蓄積されていた電荷分高い電圧になる。
【００３８】
ワード線が活性化されて所定の期間経過後、ＮＭＯＳセンスアンプ活性化信号ＳＡＮが非選択状態のグランドレベルＶＳＳから活性化状態の高電位ＶＤＬあるいは、ワード線昇圧電源ＶＰＰなどに遷移して、センスアンプＳＡのＮＭＯＳクロスカップルが活性化される。この時、ＳＨＲＭＯＳトランジスタ・ゲート電圧制御回路が動作し、ＳＨＲ電圧をＶＰＰから中間電位Ｖ１に遷移させる。その後、ある時間だけ経過後、Ｖ１からＶ２と遷移させる。これにより、前述のようにノイズ耐性を確保しながら、センス速度が２段階で高速化できる効果がある。
【００３９】
また、ＳＡＮとほぼ同時か、あるいは、遅れてＰＭＯＳセンスアンプ活性化信号ＳＡＰが非選択状態の高電位状態ＶＣＬあるいは、ワード線昇圧電源ＶＰＰから活性化状態のグランドレベルＶＳＳに遷移して、センスアンプＳＡのＰＭＯＳクロスカップルが活性化される。これによって、ビット線に発生していた微小信号電圧がビット線振幅電圧ＶＤＬまで増幅される。この状態でカラムコマンド入力待ち状態になる。実際のカラムコマンドはこのビット線振幅が十分な振幅になるのと同時か、あるいは前に入力可能となる。
【００４０】
ここでは、外部からリードコマンドＲＥＡＤが入力された例を示している。リードコマンドＲＥＡＤと同時に読み出したいカラムアドレスが入力される。リードコマンドが入力されると、同時に入力されたアドレスに従って、カラムデコーダからカラム選択信号ＹＳが待機時状態のグランドレベルＶＳＳから選択状態の高電位ＶＣＬ（ビット線振幅電圧ＶＤＬなど）に遷移して活性化状態となる。これによって、センスアンプＳＡに保持されていたデータがローカルＩＯ線ＬＩＯｔ／ｂに読み出される。また、カラム選択信号ＹＳが選択状態の高電位ＶＣＬ（ビット線振幅電圧ＶＤＬなど）から待機時状態のグランドレベルＶＳＳに遷移した時、ＳＨＲＭＯＳトランジスタ・ゲート電圧制御回路が動作し、ＳＨＲＭＯＳトランジスタ・ゲート電圧を中間電位Ｖ２からＶＰＰへと遷移させる。
【００４１】
その後、図には示していないが、メインアンプ、及び、入出力部を介して外部にデータが出力される。
【００４２】
次に、プリチャージコマンドＰＲＥが入力されたときの動作について説明する。コマンド入力待ち状態のときに、プリチャージコマンドが入力されると、選択されているワード線が非選択状態のワード線待機時レベルＶＷＬに遷移する。これに従って、センスアンプ活性化信号ＳＡＮ，ＳＡＰが非選択状態となる。センスアンプが非活性化状態となった後、ビット線プリチャージ信号ＢＬＥＱ＿Ｕ，  ＢＬＥＱ＿Ｄが活性化状態となり、活性化されていたメモリセルアレイＡＲＹのすべてのビット線とリファレンスビット線がすべてビット線プリチャージレベルに設定される。図２では、ビット線プリチャージレベルは、ビット線振幅電圧の１／２のＶＤＬ／２に設定される。これでプリチャージ動作が完了する。
【００４３】
図３は、ＤＲＡＭのチップ構成全体図である。ＤＲＡＭチップは、全体を大きく、制御回路（Ｘ／Ｙ−Ｐｒｅｄｅｃ、ＣＬＫ／Ｃｍｄ）、メモリーブロック３０１、入出力ＰＡＤ３０２に分けられる。制御回路（Ｘ／Ｙ−Ｐｒｅｄｅｃ、ＣＬＫ／Ｃｍｄ）には、クロック、アドレス、制御信号がチップ外から入力され、チップの動作モードの決定やアドレスのプリデコードが行われる。入出力ＰＡＤ３０２は、チップ外部からライト（書き込み）データが入力され、チップ外部へリード（読み出し）データを出力する。
【００４４】
メモリーブロック３０１の構成を図４に示す。メモリーブロックには複数のアレイ状に配置されたメモリセルアレイＡＲＹが配置され、その周囲にはセンスアンプ列ＳＡＡ、サブワードドライバ列ＳＷＤＡ、クロスエリアＸＰが配置される。またブロックの外周では列デコーダＹＤＥＣ、メインアンプ列ＭＡＡが配置され、サブワードドライバ列ＳＷＤＡと平行に行デコーダＸＤＥＣが配置される。
【００４５】
図５は、ＳＨＲＭＯＳトランジスタ・ゲート電圧制御回路（ＳＨＲ＿ＣＴＲＬ＿Ｕ，ＳＨＲ＿ＣＴＲＬ＿Ｄ）の１例を示す詳細回路ブロック図である。この回路は、セレクタ４段（５０８、５０９、５１０、５１５）、遅延回路５１１、インバートＮＯＲ５１２、ＮＡＮＤ５１３、Ｄフリップフロップ（ＤＦＦ）５１４から構成される。
【００４６】
ノード５０１には、ワード線昇圧電源ＶＰＰが接続され、ノード５０２、５０３には、ＶＰＰとグランドレベルＶＳＳとの間の中間電位（Ｖ１、Ｖ２）が接続される。ノード５０４にはセンスアンプ活性化信号ＳＡＮが入力され、ノード５０５にはカラム選択信号（ＹＳ）が入力され、ノード５０６には、リセット信号（ＲＳＴ）が入力される。
【００４７】
セレクタ５０８は、ＳＡＮにより制御され、ノード５０１とノード５０２を切り替えて出力する。セレクタ５０８の出力が片側の入力となるセレクタ５０９は、ＳＡＮが遅延回路５１１を通過した選択信号ｓ２により制御され、セレクタ５０８の出力とノード５０３を切り替え出力する。セレクタ５０９の出力が片側の入力となるセレクタ５１０は、ＤＦＦ５１４の出力ｓ３により制御され、セレクタ５０９の出力とノード５０１を切り替え出力する。セレクタ５１０の出力が片側の入力となるセレクタ５１５は、ＭＡＴ選択信号（ＭＳ）により制御され、セレクタ５１０の出力とノード５１６を切り替え出力する。また、ＤＦＦ５１４の出力ｓ３は、インバートＮＯＲの片側端子にも接続されている。ＤＦＦ５１４は、ＮＡＮＤ５１３の出力ｎ２がクロックとなり入力され、データを出力する。ＮＡＮＤ５１３は、片側の入力にＳＡＮが入力され、もう片側の入力にはインバートＮＯＲの出力ｎ１が入力される。インバートＮＯＲ５１２の片側の入力には、先述のようにＤＦＦ５１４の出力ｓ３が入力され、もう片側の入力には、ＹＳが入力される。
【００４８】
図５の回路の動作について、図６のタイミングチャートを使って説明する。初め、ノード５０４に入力されるＳＡＮと、ノード５０５に入力されるＹＳはＶＳＳである。このとき、セレクタ５０８の選択信号ｓ１、セレクタ５０９の選択信号ｓ２はＶＳＳであり、セレクタ５０８はノード５０１（ＶＰＰ）側が選択され、セレクタ５０９はセレクタ５０８の出力側が選択されている。
【００４９】
ＲＳＴが入力されることで、初期リセット動作が行われ、ＤＦＦ５１４の出力ｓ３がＶＳＳに決定される。次に、このＤＦＦ５１４の出力ｓ３がセレクタ５１０に入力され、セレクタ５１０は、セレクタ５０９の出力側を選択する。これにより、ノード５０７の出力（ＳＨＲ）の値が決定され、その値はＶＰＰとなる。ＤＦＦ５１４の出力はインバートＮＯＲ５１２の片側端子に入力されており、値はＶＳＳであるため、インバートＮＯＲ５１２の出力ｎ１は、もう片側の入力によって値が遷移する。ＮＡＮＤ５１３の出力ｎ２はＳＡＮと前段のインバートＮＯＲ５１２の出力ｎ１により決定される。ＳＡＮがＶＳＳの時は、ＮＡＮＤ５１３の出力ｎ２は前段のインバートＮＯＲ５１２の出力ｎ１の値に関わらず、ＶＰＰとなる。
【００５０】
初期リセット動作後、ＳＡＮがＶＳＳからＶＰＰに遷移すると、セレクタ５０８の出力はノード５０１（ＶＰＰ）入力側からノード５０２（Ｖ１）入力側に切り替わる。これにより、セレクタ５０９、５１０の出力の値も変わり、ＳＨＲの値はＶＰＰからＶ１に遷移する。また、ＳＡＮはＮＡＮＤ５１３にも入力されており、ＶＳＳからＶＰＰに遷移するのに伴い、ＮＡＮＤ５１３のもう片側の入力である前段のインバートＮＯＲ５１２の出力ｎ１によって、ＮＡＮＤ５１３の出力ｎ２の値は遷移する。
【００５１】
セレクタ５０９の選択信号ｓ２はＳＡＮが遅延回路５１１を通過し、ｔｄだけ遅れて入力される。このｔｄは、信号が遅延回路５１１を通過する際にかかる遅延時間である。ｓ２が入力されると、セレクタ５０９の出力はセレクタ５０８の出力側からノード５０３（Ｖ２）入力側に切り替わる。これにより、セレクタ５１０の出力の値も変わり、ＳＨＲの値はＶ１からＶ２に遷移する。
【００５２】
インバートＮＯＲ５１２に入力されるｓ３の値はＶＳＳであるので、ＹＳが入力されると、出力ｎ１の値は、ある時間だけ遅延して遷移する。次段のＮＡＮＤ５１３に片側の端子に入力されるＳＡＮはＶＰＰであるので、入力ｎ１に対して極性が逆になる信号がある時間だけ遅延して出力（ｎ２）される。ｎ１は、ＹＳが入力されるまでＶＳＳであるため、ｎ２の値は、ＹＳが入力されるまでＶＰＰとなる。このｎ２の値は、ＹＳがＶＳＳからＶＣＬに遷移する時は、ＶＰＰからＶＳＳに遷移する。逆に、ＹＳがＶＣＬからＶＳＳに遷移する時は、ｎ２の値はＶＳＳからＶＰＰに遷移する。この時、ＤＦＦ５１４の出力ｓ３は、ＶＳＳからＶＰＰに遷移し、セレクタ５１０の出力はセレクタ５０９の出力側からＶＰＰ入力側に切り替わり、ＳＨＲの値はＶ２からＶＰＰに遷移する。これら一連の動作をする本提案回路方式によって、ＳＨＲＭＯＳトランジスタ・ゲート電圧４値制御が可能となる。
【００５３】
図５ではセレクタ４段構成としているが、このセレクタの数を増やしてｎ段にすれば、ｎ段階で中間電位に落とすことが可能である。
【００５４】
次に、図７を用いて、書き込み動作の説明をする。アクティブコマンドＡＣＴが入力されてから、センスアンプが活性化されて、カラムコマンドが入力される前までは、ＳＨＲＭＯＳトランジスタ・ゲート電圧がＶＰＰであることを除き、前述の読出し動作と同様である。書き込み動作を行う場合は、カラムコマンド入力待ち状態で、ライトコマンドＷＲＩＴと書き込みアドレスが同時に入力することで行われる。つまり、図７のようにアクティブコマンドのすぐ後に入力される場合や、前述のリードコマンドＲＥＡＤ後に入力される場合もある。書き込みデータは、コマンド、アドレスと同時または、１クロックサイクル時間後の立ち上がり、あるいは立下りクロックのエッジで入力される。書き込みデータは、入出力ピンＤＱから入力され、ローカルＩＯ線ＬＩＯｔ／ｂに転送される。転送されたデータは、ライトコマンドと一緒に入力されたライトアドレスに従って選択されるカラム選択信号ＹＳによって、書き込みセルの接続されているセンスアンプ回路に書きこまれる。センスアンプでは、ローカルＩＯ線ＬＩＯｔ／ｂから書き込まれたデータに従って、ビット線を駆動し、メモリセルのストレージノードにデータを書き込む。図７では、読出しデータが‘Ｌ’のセルに対して、‘Ｈ’データを書き込んだ波形図を示している。プリチャージコマンドが入力されてからの内部動作は前述の読出し動作の際に説明したものと同様である。本動作は、ＤＤＲＳＤＲＡＭの動作の一部を説明しているが、本発明は、通常のＳＤＲＡＭや、ＤＤＲ２−ＳＤＲＡＭに適用することも可能である。
【００５５】
図２３は、本発明において、ビット線をツイストした時のメモリセルアレイＡＲＹとセンスアンプ列ＳＡＡ＿Ｄ（ＳＡＡ＿Ｕ）を示している。ビット線をツイストさせることで、前述のとおり、従来方式、及び本発明で、ＳＨＲＭＯＳトランジスタ・ゲート電圧を下げて、センスアンプとメモリセルアレイを切り離す時に課題となる隣接ビット線（ＢＬ１／ＢＬ２）から受けるノイズを更に低減することが可能となる。図２３では、ノイズ低減効果が最も高くなる、センスアンプ内ビット線のツイスト割合は１：１を仮定し、センスアンプ内のビット線の長さが２等分されることを想定している。この時、センスアンプ内ビット線容量と隣接ビット線間容量は１／２に分けられる。隣接ビット線ＢＬ１（ＢＬ２）から受けるノイズはキャンセルすることができる。ツイスト割合が１：１の場合、隣接ビット線ＢＬ１（ＢＬ２）からセンスアンプ内ビット線ＢＬＢＳ（ＢＬＴＳ）が受けるノイズは等しくなる。センスアンプ内ビット線ＢＬＢＳとＢＬＴＳは極性が反対であるため、隣接ビット線ＢＬ１（ＢＬ２）から受けるノイズは相殺されて”０”となる。つまり、ビット線をツイストすることで、ＳＨＲＭＯＳトランジスタ・ゲート電圧を下げることで問題になる、増幅時に、隣接ビット線間容量を介して受ける隣接ビット線からのノイズを”０”にすることができる。
【００５６】
図２４は、ビット線をツイストした時のセンスアンプ列の平面レイアウト図である。破線部で囲まれた部分を示す記号の一部は、それぞれ図２３のセンスアンプ列ＳＡＡ−Ｄを構成する各回路に対応している。また、破線の大枠は、それぞれＰＷＥＬとＮＷＥＬを示している。破線の大枠だけで示されているのがＰＷＥＬ、破線の大枠内部が斜線で塗られているものがＮＷＥＬである。ＹＳはカラム選択信号を示している。また、図２４における記号の意味は、ゲート電極と第１層の配線層Ｍ１（ビット線）を接続するゲートコンタクトＦＧＣＮＴ、拡散層ＬＮ、ＬＰ、ゲート電極ＦＧ、拡散層ＬＮ、ＬＰと配線層Ｍ１を接続する拡散層コンタクトＬＣＮＴである。このレイアウト図例では、ＮＭＯＳクロスカップルＣＣＮとＹＳＷが同じＰＷＥＬであるが、間にＮＷＥＬを挟み、両者間を分離することで、ＮＭＯＳクロスカップルＣＣＮの基板電位ＶＢＢＳＡ＿Ｎだけを独立に制御できる構成となっている。ところが、このＷＥＬ分離により、レイアウト面積は大きくなってしまう。ＮＭＯＳクロスカップルＣＣＮの基板電位ＶＢＢＳＡ＿Ｎだけを独立に制御する必要が無ければ、このＷＥＬ分離を無くし、レイアウト面積は小さくすることができる。また、センスアンプを構成するＰＭＯＳクロスカップル（ＣＣＰ）とＮＭＯＳクロスカップル（ＣＣＮ）は、他のトランジスタと異なり、ＭＯＳトランジスタの駆動力を確保するため、そして、本発明の課題であるノイズの要因となるＭＯＳトランジスタのしきい値バラつきを抑えるために、所謂リングゲートにより構成されている。
【００５７】
図８は、本実施の形態１の変形例として、ビット線オーバードライブ方式を採用した場合のメモリセルアレイＡＲＹとセンスアンプ列ＳＡＡを示している。メモリセルアレイＡＲＹは複数のメモリセルＭＣからなる。ＤＲＡＭセルは１個のＭＯＳトランジスタおよび１個のキャパシタで構成され、ＭＯＳトランジスタの一方のソース端子又はドレイン端子がビット線に接続され、他方のソース端子又はドレイン端子が蓄積ノードＳＮに接続され、ゲート端子がワード線に接続されている。キャパシタの一方の端子は蓄積ノードＳＮに接続され、キャパシタの他方の端子はグランドに接続される。
【００５８】
センスアンプ列ＳＡＡには複数のセンスアンプＳＡが配置され、両側メモリセルアレイのビット線に接続される。ＳＨＲＭＯＳトランジスタＳＨＲは、センスアンプ列とメモリセルアレイＡＲＹの接続／非接続を制御するトランジスタである。通常は、前述のように接続／非接続を制御するだけであるが、本提案方式では、ＳＨＲＭＯＳトランジスタ・ゲート電圧制御回路（ＳＨＲ＿ＣＴＲＬ＿Ｕ／ＳＨＲ＿ＣＴＲＬ＿Ｄ）を設置し、ＳＨＲＭＯＳトランジスタ・ゲート電圧の細かな制御をさせている。
【００５９】
プリチャージ回路ＢＬＥＱはプリチャージ信号（ＢＬＥＱ）が活性化されたときに対となるビット線間をイコライズし、ビット線プリチャージレベルにプリチャージする。ビット線プリチャージレベルは通常ビット線振幅電圧ＶＤＬ（チップ外部からの電源電圧ＶＤＤと同レベルかまたはそれを降圧したレベル）の中点ＶＤＬ／２に設定される。
【００６０】
センスアンプ（クロスカップル・アンプ）ＳＡはビット線上にメモリセルからの微小な読出し信号が発生した後に、ＰＭＯＳ側共通ソース線ＰＣＳをオーバードライブ信号ＳＡＰ１によりＶＤＤに駆動し、その後、リストア信号ＳＡＰ２によりＶＤＬに駆動し、ＮＭＯＳ側共通ソース線ＮＣＳをＶＳＳに駆動して、ビット線ＢＬＴとＢＬＢのうち電圧の高い方をＶＤＬに電圧の低い方をＶＳＳに増幅する回路である。
【００６１】
カラム選択信号ＹＳが活性化されたときにローカルＩＯ線ＬＩＯｔ／ｂとビット線対が接続される。ＬＩＯは非選択センスアンプ列での電流消費を防止するために、待機時にはＶＢＬＲにプリチャージされている。
【００６２】
メモリセルアレイ動作について図９を用いて説明する。図９は、本発明を適用した半導体記憶装置の読出し動作波形図例である。アクティブコマンドＡＣＴがロウアドレスと一緒に入力されると、内部でアドレスのデコードが行われる。それにより、対応するアドレスのセンスアンプブロックにおいて、ビット線プリチャージ信号ＢＬＥＱ＿Ｕ，  ＢＬＥＱ＿Ｄが非活性化状態に遷移する。ここでは、プリチャージ回路ＢＬＥＱがＮＭＯＳで構成されているため、活性化状態の高電位レベル例えば、ワード線昇圧電源ＶＰＰあるいは、ビット線振幅電圧ＶＤＬからグランドレベルＶＳＳに遷移する。これによって、対応するメモリセルアレイのビット線のプリチャージが停止する。
【００６３】
次に、入力されたアドレスに対応したワード線ＷＬが選択される。このとき、選択されるワード線は、１つのメモリセルに接続された１つのワード線、例えば、図８のＷＬ１が活性化される。活性化されるワード線ＷＬ１は、ワード線待機時レベルＶＷＬからワード線選択レベル（ワード線昇圧電源ＶＰＰ）に遷移する。これに従って、メモリセルＭＣでは、トランジスタのゲートが選択状態となり、ストレージノードＳＮとビット線が接続され、メモリセルのデータがビット線に読み出される。ここでは、メモリセルストレージノードＳＮに‘Ｈ’のデータが保存されている場合を示している。このときビット線はプリチャージレベルからストレージノードＳＮに蓄積されていた電荷分高い電圧になる。
【００６４】
ワード線が活性化されて所定の期間経過後、ＮＭＯＳセンスアンプ活性化信号ＳＡＮが非選択状態のグランドレベルＶＳＳから活性化状態の高電位ＶＣＬあるいは、ワード線昇圧電源ＶＰＰなどに遷移して、センスアンプＳＡのＮＭＯＳクロスカップルが活性化される。この時、ＳＨＲＭＯＳトランジスタ・ゲート電圧制御回路が動作し、ＳＨＲ電圧をＶＰＰからＶＰＰとＶＳＳの間の中間電位Ｖ１に遷移させる。その後、ある時間だけ経過後、Ｖ１からＶ２と遷移させる。これにより、先述のようにノイズ耐性を確保しながら、センス速度が２段階で高速化できる効果がある。
【００６５】
また、ＳＡＮとほぼ同時か、あるいは、遅れてＰＭＯＳセンスアンプ活性化オーバードライブ信号ＳＡＰ１が非選択状態の高電位状態ＶＣＬあるいは、ワード線昇圧電源ＶＰＰから活性化状態のグランドレベルＶＳＳに遷移して、センスアンプＳＡのＰＭＯＳクロスカップルが活性化される。ＰＭＯＳクロスカップル活性化後、オーバードライブ信号ＳＡＰ１によって、ＰＭＯＳ側共通ソース線ＰＣＳはＶＤＤまで駆動されることで、オーバードライブしない場合に比べて、ＰＭＯＳのゲート電圧が増加する。これによって、ビット線に発生していた微小信号電圧がビット線振幅電圧まで増幅しセンス速度が高速化される。この状態でカラムコマンド入力待ち状態になる。実際のカラムコマンドはこのビット線振幅が十分な振幅になるのと同時か、あるいは前に入力可能となる。
【００６６】
ここでは、外部からリードコマンドＲＥＡＤが入力された例を示している。リードコマンドＲＥＡＤと同時に読み出したいカラムアドレスが入力される。リードコマンドが入力されると、同時に入力されたアドレスに従って、カラムデコーダからカラム選択信号ＹＳが待機時状態のグランドレベルＶＳＳから選択状態の高電位ＶＣＬ（ビット線振幅電圧ＶＤＬなど）に遷移して活性化状態となる。これによって、センスアンプＳＡに保持されていたデータがローカルＩＯ線ＬＩＯｔ／ｂに読み出される。
【００６７】
また、カラム選択信号ＹＳが選択状態の高電位ＶＣＬ（ビット線振幅電圧ＶＤＬなど）から待機時状態のグランドレベルＶＳＳに遷移した時、ＳＨＲＭＯＳトランジスタ・ゲート電圧制御回路（ＳＨＲ＿ＣＴＲＬ＿Ｕ，ＳＨＲ＿ＣＴＲＬ＿Ｄ）が動作し、ＳＨＲＭＯＳトランジスタ・ゲート電圧を中間電位Ｖ２からＶＰＰへと遷移させる。この時、メモリセルアレイＡＲＹと、センスアンプ列ＳＡＡが再結合され、センスアンプ内ビット線のＨ側の電荷がメモリセルアレイＡＲＹ側に移動することで、ビット線Ｈ側の電位が一時的に低くなる。このビット線Ｈ側の電位が大きく低下する場合、データ読み出しに失敗する虞がある。そのため、オーバードライブ方式を用いてＳＨＲＭＯＳトランジスタ・ゲート電圧がＶＰＰに戻された後もＰＣＳのオーバードライブを続け、ある程度の時間が経過した後、オーバードライブを終了し、ＰＣＳをＶＤＤからＶＤＬに戻す。これにより、ビット線Ｈ側の電位の低下を極力抑え、データ読み出し動作への影響を抑制可能である。
【００６８】
その後、図には示していないが、メインアンプ、及び、入出力部を介して外部にデータが出力される。
【００６９】
次に、プリチャージコマンドＰＲＥが入力されたときの動作について説明する。コマンド入力待ち状態のときに、プリチャージコマンドが入力されると、選択されているワード線ＷＬ１が非選択状態のワード線待機時レベルＶＷＬに遷移する。これに従って、センスアンプ活性化信号ＳＡＮ，ＳＡＰ２が非選択状態となる。センスアンプが非活性化状態となった後、ビット線プリチャージ信号ＢＬＥＱ＿Ｕ，ＢＬＥＱ＿Ｄが活性化状態となり、活性化されていたメモリセルアレイＡＲＹのすべてのビット線とリファレンスビット線がすべてビット線プリチャージレベルに設定される。図９では、ビット線プリチャージレベルは、ビット線振幅電圧の１／２のＶＤＬ／２に設定される。これでプリチャージ動作が完了する。
【００７０】
（実施の形態２）
本提案方式は、ＳＨＲＭＯＳトランジスタ・ゲート電圧をスタンバイ時に中間電位ＶＣにしておき、ＡＣＴコマンド入力後に、非選択メモリセルアレイ側のＳＨＲＭＯＳトランジスタ・ゲート電圧をＶＳＳに、カラム選択信号のフォールエッジで選択メモリセルアレイ側のＳＨＲＭＯＳトランジスタのゲート電圧をＶＰＰに戻す動作を行う。これにより、ノイズ低減しつつ、センス速度を高速化し、データの読み出しを速くすることが出来る。また、スタンバイ時にＳＨＲＭＯＳトランジスタ・ゲート電圧を中間電位ＶＣにしているので、非選択側ＳＨＲＭＯＳトランジスタのゲート電圧をスタンバイレベルにする場合の消費電流を削減できる。
【００７１】
以下、図１０から図１２を用いて、本発明の一実施例となる半導体記憶装置について説明する。
【００７２】
図１０は、メモリセルアレイＡＲＹとセンスアンプ列ＳＡＡを示している。メモリセルアレイＡＲＹは複数のメモリセルＭＣからなる。ＤＲＡＭセルは１個のＭＯＳトランジスタおよび１個のキャパシタで構成され、ＭＯＳトランジスタの一方のソース端子又はドレイン端子がビット線に接続され、他方のソース端子又はドレイン端子が蓄積ノードＳＮに接続され、ゲート端子がワード線に接続されている。キャパシタの一方の端子は蓄積ノードＳＮに接続され、キャパシタの他方の端子はグランドに接続される。
【００７３】
センスアンプ列には複数のセンスアンプＳＡが配置され、両側メモリセルアレイのビット線に接続される。ＳＨＲＭＯＳトランジスタＳＨＲは、センスアンプ列ＳＡＡとメモリセルアレイＡＲＹの接続／非接続を制御するトランジスタである。通常は、前述のように接続／非接続を制御するだけであるが、本提案方式では、ＳＨＲＭＯＳトランジスタ・ゲート電圧制御回路（ＳＨＲ＿ＣＴＲＬ）を設置し、ＳＨＲＭＯＳトランジスタ・ゲート電圧の細かな制御をさせている。
【００７４】
本方式では、ＳＨＲＭＯＳトランジスタ・ゲート電圧を、スタンバイ時にノイズによってデータが反転しない中間電位ＶＣにして、メモリセルアレイの信号はセンスアンプ内に伝わるが、メモリセルアレイ容量が抵抗を介して繋がるようにすることで、センス速度を高速化している。また、スタンバイ時のレベルをワード線昇圧電源ＶＰＰではなく、中間電位ＶＣにすることで、消費電流を削減することもできる。
【００７５】
ここで、非選択メモリセルアレイ側のＳＨＲＭＯＳトランジスタのゲート電圧をスタンバイ状態に遷移させる時の消費電流について簡単に説明する。例えば、１ＢＡＮＫ当たり選択されるＭＡＴ数をＡ、ＭＡＴ内で制御するＳＨＲＭＯＳトランジスタの数をＢ、ＳＨＲＭＯＳトランジスタのゲート電圧制御線の配線負荷容量をＣ、スタンバイ時のＳＨＲＭＯＳトランジスタ・ゲート電圧をＶＸ、リードサイクルをｔＲＣとすると、消費電流は以下の式で表せる。
【００７６】
Ａ・Ｂ・Ｃ・（ＶＸ−ＶＳＳ）／ｔＲＣ      （３）
この式から、スタンバイ時のＳＨＲＭＯＳトランジスタ・ゲート電圧が高ければ高いほど、消費電流が増加することが分かる。本方式は、従来のＶＰＰスタンバイから、ＶＣスタンバイにしているため、消費電流を削減することが出来る。また、選択メモリセルアレイ側のＳＨＲＭＯＳトランジスタのゲート電圧も、従来のＶＳＳではなく、中間電位ＶＣに設定しているので、消費電流を削減できる。
【００７７】
プリチャージ回路ＢＬＥＱはプリチャージ信号ＢＬＥＱ＿Ｕ，ＢＬＥＱ＿Ｄが活性化されたときに対となるビット線間をイコライズしビット線プリチャージレベルにプリチャージする。ビット線プリチャージレベルは通常ビット線振幅電圧ＶＤＬ（チップ外部からの電源電圧ＶＤＤと同レベルかまたはそれを降圧したレベル）の中点ＶＤＬ／２に設定される。
【００７８】
センスアンプ（クロスカップル・アンプ）ＳＡはビット線上にメモリセルからの微小な読出し信号が発生した後に、ＰＭＯＳ側共通ソース線ＰＣＳをＶＤＬに駆動し、ＮＭＯＳ側共通ソース線ＮＣＳをＶＳＳに駆動して、ビット線ＢＬＴとＢＬＢのうち電圧の高い方をＶＤＬに電圧の低い方をＶＳＳに増幅する回路である。カラム選択信号ＹＳが活性化されたときにローカルＩＯ線ＬＩＯｔ／ｂとビット線対が接続される。ＬＩＯｔ／ｂは非選択センスアンプ列での電流消費を防止するために、待機時にはＶＢＬＲにプリチャージされている。
【００７９】
メモリアレイ動作について図１１を用いて説明する。図１１は、本発明を適用した半導体記憶装置の読出し動作波形図例である。アクティブコマンドＡＣＴがロウアドレスと一緒に入力されると、内部でアドレスのデコードが行われる。それにより、対応するアドレスのセンスアンプブロックにおいて、ビット線プリチャージ信号ＢＬＥＱ＿Ｕ，ＢＬＥＱ＿Ｄが非活性化状態に遷移する。ここでは、プリチャージ回路ＢＬＥＱがＮＭＯＳで構成されているため、活性化状態の高電位レベル例えば、ワード線昇圧電源ＶＰＰあるいは、ビット線振幅電圧ＶＤＬからグランドレベルＶＳＳに遷移する。これによって、対応するメモリセルアレイのビット線のプリチャージが停止する。また、非選択メモリセルアレイＡＲＹとセンスアンプＳＡの接続部のＳＨＲＭＯＳトランジスタＳＨＲ（今回の場合は、下部ＳＨＲＭＯＳトランジスタ）のゲート電圧（ＳＨＲ＿Ｄ）は、ＡＣＴ入力後、スタンバイの中間電位ＶＣからＶＳＳに遷移する。
【００８０】
次に、入力されたアドレスに対応したワード線ＷＬが選択される。このとき、選択されるワード線は、１つのメモリセルに接続された１つのワード線、例えば、図１０のＷＬ１が活性化される。活性化されるワード線ＷＬ１は、ワード線待機時レベルＶＷＬからワード線選択レベル（ワード線昇圧電源ＶＰＰ）に遷移する。これに従って、メモリセルＭＣでは、トランジスタのゲートが選択状態となり、ストレージノードＳＮとビット線が接続され、メモリセルのデータがビット線に読み出される。ここでは、メモリセルストレージノードＳＮに‘Ｈ’のデータが保存されている場合を示している。このときビット線はプリチャージレベルからストレージノードＳＮに蓄積されていた電荷分高い電圧になる。中間電位ＶＣは、センスアンプ内に信号が伝わるように設定する。
【００８１】
ワード線（ＷＬ１）が活性化されて所定の期間経過後、ＮＭＯＳセンスアンプ活性化信号ＳＡＮが非選択状態のグランドレベルＶＳＳから活性化状態の高電位ＶＣＬあるいは、ワード線昇圧電源ＶＰＰなどに遷移して、ＮＭＯＳクロスカップルが活性化される。
【００８２】
また、ＳＡＮとほぼ同時か、あるいは、遅れてＰＭＯＳセンスアンプ活性化信号ＳＡＰが非選択状態の高電位状態ＶＣＬあるいは、ワード線昇圧電源ＶＰＰから活性化状態のグランドレベルＶＳＳに遷移して、ＰＭＯＳクロスカップルが活性化される。これによって、ビット線に発生していた微小信号電圧がビット線振幅電圧まで増幅される。この状態でカラムコマンド入力待ち状態になる。実際のカラムコマンドはこのビット線振幅が十分な振幅になるのと同時か、あるいは前に入力可能となる。
【００８３】
ここでは、外部からリードコマンドＲＥＡＤが入力された例を示している。リードコマンドＲＥＡＤと同時に読み出したいカラムアドレスが入力される。リードコマンドが入力されると、同時に入力されたアドレスに従って、カラムデコーダからカラム選択信号ＹＳが待機時状態のグランドレベルＶＳＳから選択状態の高電位ＶＣＬ（ビット線振幅電圧ＶＤＬなど）に遷移して活性化状態となる。これによって、センスアンプに保持されていたデータがローカルＩＯ線ＬＩＯｔ／ｂに読み出される。また、カラム選択信号ＹＳが選択状態の高電位ＶＣＬ（ビット線振幅電圧ＶＤＬなど）から待機時状態のグランドレベルＶＳＳに遷移した時、ＳＨＲＭＯＳトランジスタ・ゲート電圧制御回路ＳＨＲ＿ＣＴＲＬが動作し、ＳＨＲＭＯＳトランジスタ・ゲート電圧（ＳＨＲ＿Ｕ／Ｄ）を中間電位ＶＣからＶＰＰへと遷移させる。
【００８４】
その後、図には示していないが、メインアンプ、及び、入出力部を介して外部にデータが出力される。
【００８５】
次にプリチャージコマンドＰＲＥが入力されたときの動作について説明する。コマンド入力待ち状態のときに、プリチャージコマンドＰＲＥが入力されると、選択されているワード線が非選択状態のワード線待機時レベルＶＷＬに遷移する。これに従って、センスアンプ活性化信号ＳＡＮ，ＳＡＰが非選択状態となる。センスアンプが非活性化状態となった後、ビット線プリチャージ信号ＢＬＥＱ＿Ｕ，ＢＬＥＱ＿Ｄが活性化状態となり、活性化されていたメモリセルアレイＡＲＹのすべてのビット線とリファレンスビット線がすべてビット線プリチャージレベルに設定される。図１１では、ビット線プリチャージレベルは、ビット線振幅電圧の１／２のＶＤＬ／２に設定される。また、ＳＨＲＭＯＳトランジスタ・ゲート電圧（ＳＨＲ＿Ｕ／Ｄ）は、スタンバイレベルの中間電位ＶＣに設定される。これでプリチャージ動作が完了する。
【００８６】
次に図１２を用いて、書き込み動作の説明をする。アクティブコマンドＡＣＴが入力されると、選択メモリセルアレイ側のＳＨＲＭＯＳトランジスタ・ゲート電圧（ＳＨＲ＿Ｕ）が、スタンバイレベルの中間電位ＶＣからワード線昇圧電源ＶＰＰに遷移し、非選択メモリセルアレイ側のＳＨＲＭＯＳトランジスタ・ゲート電圧（ＳＨＲ＿Ｄ）が、スタンバイレベルの中間電位ＶＣからグランドレベルＶＳＳに遷移する。以下、センスアンプＳＡが活性化されて、カラムコマンドが入力される前までは、前述の読出し動作と同様である。書き込み動作を行う場合は、カラムコマンド入力待ち状態で、ライトコマンドＷＲＩＴと書き込みアドレスが同時に入力することで行われる。つまり、図１２のようにアクティブコマンドのすぐ後に入力される場合や、前述のリードコマンドＲＥＡＤ後に入力される場合もある。書き込みデータは、コマンド、アドレスと同時または、１クロックサイクル時間後の立ち上がり、あるいは立下りクロックのエッジで入力される。書き込みデータは、入出力ピンＤＱから入力され、ローカルＩＯ線ＬＩＯｔ／ｂに転送される。転送されたデータは、ライトコマンドと一緒に入力されたライトアドレスに従って選択されるカラム選択信号ＹＳによって、書き込みセルの接続されているセンスアンプ回路に書きこまれる。センスアンプＳＡでは、ローカルＩＯ線ＬＩＯｔ／ｂから書き込まれたデータに従って、ビット線を駆動し、メモリセルのストレージノードにデータを書き込む。図１２では、読出しデータが‘Ｌ’のセルに対して、‘Ｈ’データを書き込んだ波形図を示している。プリチャージコマンドが入力されてからの内部動作は前述の読出し動作の際に説明したものと同様である。本動作は、ＤＤＲＳＤＲＡＭの動作の一部を説明しているが、本発明のＳＨＲＭＯＳトランジスタ・ゲート電圧制御方式は、通常のＳＤＲＡＭや、ＤＤＲ２−ＳＤＲＡＭに適用することも可能である。
【００８７】
図１３は、本実施の形態２の半導体記憶装置を実現するための、ＳＨＲＭＯＳトランジスタ・ゲート電圧制御回路ＳＨＲ＿ＣＴＲＬの全体ブロック図である。本提案方式は、セレクタ４段（１３０１、１３０２、１３０３、１３０４）、インバートＡＮＤ２段（１３０５、１３０６）、ＮＡＮＤ１段（１３０７）、再結合制御回路２段（１３０８、１３０９）から構成される。
【００８８】
ＮＡＮＤ１３０７には、２つのＳＨＲＭＯＳトランジスタ選択信号（ＳＥＬ１／ＳＥＬ２）が入力される。ＳＨＲＭＯＳトランジスタ選択信号ＳＥＬ１は、セレクタ１３０２の選択信号としても入力され、インバートＡＮＤ１３０５にも入力される。同様に、ＳＨＲＭＯＳトランジスタ選択信号ＳＥＬ２は、セレクタ１３０３の選択信号としても入力され、インバートＡＮＤ１３０６にも入力される。インバートＡＮＤ１３０５の片側端子にはＶＰＰが入力され、その出力は、セレクタ１３０１に接続される。同様に、インバートＡＮＤ１３０６の片側端子にはＶＰＰが入力され、その出力は、セレクタ１３０４に接続される。ＮＡＮＤ１３０７の出力は、セレクタ１３０２、１３０３及び再結合制御回路１３０８、１３０９に接続される。再結合制御回路１３０８の出力はセレクタ１３０２に、再結合制御回路１３０９の出力はセレクタ１３０３に接続される。セレクタ１３０２の出力はセレクタ１３０１に接続され、セレクタ１３０１の２つの入力（ＶＣ／インバートＡＮＤ１３０５からの出力）を切り替える。同様に、セレクタ１３０３の出力はセレクタ１３０４に接続され、セレクタ１３０４の２つの入力（ＶＣ／インバートＡＮＤ１３０６からの出力）を切り替える。セレクタ１３０１の出力がセンスアンプ列ＳＡＡの上部のＳＨＲＭＯＳトランジスタのゲート電圧制御電圧となる。同様にセレクタ１３０４の出力がセンスアンプ列ＳＡＡの下部のＳＨＲＭＯＳトランジスタのゲート電圧制御電圧となる。
【００８９】
図１４は、図１３の再結合制御回路１３０８，１３０９の詳細回路ブロック図である。この回路は、インバートＮＯＲ１４０１、ＮＡＮＤ１４０２、インバートＤＦＦ１４０３から構成される。
【００９０】
インバートＮＯＲ１４０１の片側の入力には、カラム選択信号ＹＳが接続され、もう片側の入力には、インバートＤＦＦ１４０３の出力が接続される。ＮＡＮＤ１４０２の片側の端子には、信号ＩＮが入力され、もう一方の端子にはインバートＮＯＲ１４０１の出力が接続される。インバートＤＦＦ１４０３のクロック端子には、ＮＡＮＤ１４０２の出力が接続され、データ端子には出力ＯＵＴが接続される。インバートＤＦＦ１４０３の出力ＯＵＴが、再結合制御回路の出力となる。
【００９１】
図１３の回路動作について、図１５のタイミングチャートを使って説明する。初め、ＳＨＲＭＯＳトランジスタ選択信号ＳＥＬ１、ＳＥＬ２は共にＶＰＰである。ＮＡＮＤ１３０７の出力ｎ３はＶＳＳとなる。セレクタ１３０２は‘１’側が選択され、セレクタ１３０４は‘１’側が選択されている。セレクタ１３０２及び１３０３の出力ｎ６、ｎ７にはｎ３が出力されるので共にＶＳＳとなる。セレクタ１３０１はｎ６により制御され、セレクタ１３０４はｎ７により制御される。今、ｎ６、ｎ７共にＶＳＳであるので、セレクタ１３０１，１３０４は‘０’側が選択されている。よってセレクタ１３０１，１３０４の出力は、中間電位ＶＣとなる。
【００９２】
ＲＳＴが入力されることで、初期リセット動作が行われ、再結合制御回路１３０８，１３０９の出力ｎ４、ｎ５の出力がＶＳＳに決定される。
【００９３】
初期リセット動作後、ＳＥＬ１がＶＰＰからＶＳＳに遷移すると、セレクタ１３０２の出力は‘１’側（ＮＡＮＤ出力側）から‘０’側（再結合制御回路側）に切り替わるが、セレクタ１３０２の出力の値は変わらない。一方、ＳＥＬ２はＶＰＰのまま遷移しないので、セレクタ１３０３の出力は‘１’側（ＮＡＮＤ出力側）のまま変わらない。ＮＡＮＤ１３０７の出力ｎ３は、ＳＥＬ１がＶＰＰからＶＳＳに遷移するのに伴い、ＶＳＳからＶＰＰに遷移している。よって、セレクタ１３０３の出力ｎ７もＶＳＳからＶＰＰに遷移する。これにより、セレクタ１３０４の出力は‘０’側（ＶＣ側）から‘１’側（インバートＡＮＤ１３０６出力側）に切り替わる。インバートＡＮＤ１３０６の出力ｎ２はＳＥＬ２がＶＰＰであるので、ＶＳＳである。よって、セレクタ１３０４の出力ＳＨＲ＿Ｄの値は、ＶＣからＶＳＳに遷移する。
【００９４】
再結合制御回路１３０８，１３０９に、ＳＥＬ１（またはＳＥＬ２）の値がＶＰＰからＶＳＳに遷移した後で、１回目のＹＳのフォールエッジが入力された時（ＶＣＬからＶＳＳに遷移する時）、出力ｎ４、ｎ５の値がＶＳＳからＶＰＰに遷移する。この時、セレクタ１３０２は‘０’側（再結合制御回路１３０８の出力側）が選択されているので、セレクタ１３０２の出力ｎ６の値もＶＳＳからＶＰＰに遷移する。一方セレクタ１３０３は‘１’側（ＮＡＮＤ１３０７出力ｎ３側）が選択されているので、出力ｎ７の値に変更は無い。
【００９５】
セレクタ１３０２の出力ｎ６がＶＳＳからＶＰＰに遷移するのに伴い、セレクタ１３０１の出力ＳＨＲ＿Ｕは‘０’側（ＶＣ側）から‘１’側（インバートＡＮＤ１３０５の出力ｎ１側）に切り替わる。これにより、セレクタ１３０１の出力ＳＨＲ＿Ｕの値は、ＶＣからＶＰＰに遷移する。これら一連の動作をする本提案回路方式によって、ＳＨＲＭＯＳトランジスタ・ゲート電圧３値制御が可能となる。
【００９６】
図１４の再結合制御回路の動作について、図１６のタイミングチャートを使って説明する。初め、入力ＩＮとＹＳは共にＶＳＳである。インバートＮＯＲ１４０１の出力ｎ１はＶＳＳとなり、ＮＡＮＤ１４０２の出力ｎ２はＶＰＰとなる。
【００９７】
ＲＳＴが入力されることで、初期リセット動作が行われ、再結合制御回路の出力ＯＵＴがＶＳＳに決定される。出力ＯＵＴはインバートＮＯＲ１４０１の片側の入力端子に接続され、インバートＤＦＦ１４０３のデータ端子に接続される。今、出力ＯＵＴはＶＳＳなので、インバートＮＯＲ１４０１は、ＹＳによって出力ｎ１の値が変更される。
【００９８】
初期リセット動作後、ＩＮがＶＳＳからＶＰＰに遷移すると、ＮＡＮＤ１４０２の出力ｎ２の値は、前段のインバートＮＯＲ１４０１の出力ｎ１によって変更される。ｎ１の値はＶＳＳなので、ＮＡＮＤ１４０２の出力ｎ２の値に変更は無い。
【００９９】
ＹＳが入力され１回目のフォールエッジで初めて、インバートＮＯＲ１４０１の出力ｎ１は、ＶＰＰからＶＳＳに遷移する。これに伴い、ＮＡＮＤ１４０２の出力ｎ２はＶＳＳからＶＰＰに遷移する。この出力ｎ２がインバートＤＦＦ１４０３のクロックとして入力されるので、インバートＤＦＦ１４０３の出力はＶＳＳからＶＰＰに遷移する。これら一連の動作をする本提案回路方式によって、再結合タイミングを制御可能となる。
【０１００】
前記実施の形態１と同様、本実施の形態２では、ビット線をツイストすることで、増幅時に隣接ビット線から受けるノイズを０にすることができる。
【０１０１】
図１７は、本実施の形態２の変形例として、ビット線オーバードライブ方式を採用した場合のメモリセルアレイＡＲＹとセンスアンプ列ＳＡＡを示している。メモリセルアレイＡＲＹは複数のメモリセルＭＣからなる。ＤＲＡＭセルは１個のＭＯＳトランジスタおよび１個のキャパシタで構成され、ＭＯＳトランジスタの一方のソース端子又はドレイン端子がビット線に接続され、他方のソース端子又はドレイン端子が蓄積ノードＳＮに接続され、ゲート端子がワード線に接続されている。キャパシタの一方の端子は蓄積ノードＳＮに接続され、キャパシタの他方の端子はグランドに接続される。
【０１０２】
センスアンプ列ＳＡＡには複数のセンスアンプＳＡが配置され、両側メモリセルアレイのビット線に接続される。ＳＨＲＭＯＳトランジスタは、センスアンプ列とメモリセルアレイＡＲＹの接続／非接続を制御するトランジスタである。通常は、先述のように接続／非接続を制御するだけであるが、本提案方式では、ＳＨＲＭＯＳトランジスタ・ゲート電圧制御回路（ＳＨＲ＿ＣＴＲＬ）を設置し、ＳＨＲＭＯＳトランジスタ・ゲート電圧の細かな制御をさせている。
【０１０３】
本方式では、ＳＨＲＭＯＳトランジスタ・ゲート電圧を、スタンバイ時にノイズによってデータが反転しない中間電位ＶＣにして、メモリセルアレイの信号はセンスアンプ内に伝わるが、メモリセルアレイ容量が抵抗を介して繋がるようにすることで、センス速度を高速化している。また、スタンバイ時のレベルをワード線昇圧電源ＶＰＰではなく、中間電位ＶＣにすることで、消費電流を削減することもできる。
【０１０４】
プリチャージ回路はプリチャージ信号ＢＬＥＱが活性化されたときに対となるビット線間をイコライズしビット線プリチャージレベルにプリチャージする。ビット線プリチャージレベルは通常ビット線振幅電圧ＶＤＬ（チップ外部からの電源電圧ＶＤＤと同レベルかまたはそれを降圧したレベル）の中点ＶＤＬ／２に設定される。
【０１０５】
センスアンプ（クロスカップル・アンプ）ＳＡはビット線上にメモリセルからの微小な読出し信号が発生した後に、ＰＭＯＳ側共通ソース線ＰＣＳをオーバードライブ信号ＳＡＰ１によりＶＤＤに駆動し、その後リストア信号ＳＡＰ２によりＶＤＬに駆動し、ＮＭＯＳ側共通ソース線ＮＣＳをＶＳＳに駆動して、ビット線ＢＬＴとＢＬＢのうち電圧の高い方をＶＤＬに電圧の低い方をＶＳＳに増幅する回路である。カラム選択信号ＹＳが活性化されたときにローカルＩＯ線ＬＩＯｔ／ｂとビット線対が接続される。ＬＩＯは非選択センスアンプ列での電流消費を防止するために、待機時にはＶＢＬＲにプリチャージされている。
【０１０６】
メモリセルアレイ動作について図１８を用いて説明する。図１８は、本発明を適用した半導体記憶装置の読出し動作波形図例である。アクティブコマンドＡＣＴがロウアドレスと一緒に入力されると、内部でアドレスのデコードが行われる。それにより、対応するアドレスのセンスアンプブロックにおいて、ビット線プリチャージ信号ＢＬＥＱ＿Ｕ，ＢＬＥＱ＿Ｄが非活性化状態に遷移する。ここでは、プリチャージ回路ＢＬＥＱがＮＭＯＳで構成されているため、活性化状態の高電位レベル例えば、ワード線昇圧電源ＶＰＰあるいは、ビット線振幅電圧ＶＤＬからグランドレベルＶＳＳに遷移する。これによって、対応するメモリセルアレイのビット線のプリチャージが停止する。また、非選択メモリセルアレイとセンスアンプの接続部のＳＨＲＭＯＳトランジスタＳＨＲ（今回の場合は、下部ＳＨＲＭＯＳトランジスタ）のゲート電圧（ＳＨＲ＿Ｄ）は、ＡＣＴ入力後、スタンバイの中間電位ＶＣからＶＳＳに遷移する。
【０１０７】
次に、入力されたアドレスに対応したワード線ＷＬが選択される。このとき、選択されるワード線は、１つのメモリセルに接続された１つのワード線、例えば、図１７のＷＬ１が活性化される。活性化されるワード線ＷＬ１は、ワード線待機時レベルＶＷＬからワード線選択レベル（ワード線昇圧電源ＶＰＰ）に遷移する。これに従って、メモリセルＭＣでは、トランジスタのゲートが選択状態となり、ストレージノードＳＮとビット線が接続され、メモリセルのデータがビット線に読み出される。ここでは、メモリセルストレージノードＳＮに‘Ｈ’のデータが保存されている場合を示している。このときビット線はプリチャージレベルからストレージノードＳＮに蓄積されていた電荷分高い電圧になる。中間電位ＶＣは、センスアンプ内に信号が伝わるように設定する。
【０１０８】
ワード線が活性化されて所定の期間経過後、ＮＭＯＳセンスアンプ活性化信号ＳＡＮが非選択状態のグランドレベルＶＳＳから活性化状態の高電位ＶＣＬあるいは、ワード線昇圧電源ＶＰＰなどに遷移して、ＮＭＯＳクロスカップルが活性化される。
【０１０９】
また、ＳＡＮとほぼ同時か、あるいは、遅れてＰＭＯＳセンスアンプ活性化オーバードライブ信号ＳＡＰ１が非選択状態の高電位状態ＶＣＬあるいは、ワード線昇圧電源ＶＰＰから活性化状態のグランドレベルＶＳＳに遷移して、ＰＭＯＳクロスカップルが活性化される。ＰＭＯＳセンスアンプ活性化オーバードライブ信号ＳＡＰ１によって、ＰＭＯＳ側共通ソース線ＰＣＳはＶＤＤまで駆動されることで、オーバードライブしない場合に比べて、ＰＭＯＳのゲート電圧が増加する。これによって、ビット線に発生していた微小信号電圧がビット線振幅電圧まで増幅しセンス速度が高速化される。この状態でカラムコマンド入力待ち状態になる。実際のカラムコマンドはこのビット線振幅が十分な振幅になるのと同時か、あるいは前に入力可能となる。
【０１１０】
ここでは、外部からリードコマンドＲＥＡＤが入力された例を示している。リードコマンドＲＥＡＤと同時に読み出したいカラムアドレスが入力される。リードコマンドが入力されると、同時に入力されたアドレスに従って、カラムデコーダからカラム選択信号ＹＳが待機時状態のグランドレベルＶＳＳから選択状態の高電位ＶＣＬ（ビット線振幅電圧ＶＤＬなど）に遷移して活性化状態となる。これによって、センスアンプに保持されていたデータがローカルＩＯ線ＬＩＯｔ／ｂに読み出される。また、カラム選択信号ＹＳが選択状態の高電位ＶＣＬ（ビット線振幅電圧ＶＤＬなど）から待機時状態のグランドレベルＶＳＳに遷移した時、ＳＨＲＭＯＳトランジスタ・ゲート電圧制御回路ＳＨＲ＿ＣＴＲＬが動作し、ＳＨＲ電圧を中間電位ＶＣからＶＰＰへと遷移させる。この時、メモリセルアレイＡＲＹと、センスアンプ列ＳＡＡが再結合され、センスアンプ内ビット線のＨ側の電荷がメモリセルアレイＡＲＹ側に移動することで、ビット線Ｈ側の電位が一時的に低くなる。このビット線Ｈ側の電位が大きく低下する場合、データ読み出しに失敗する虞がある。そのため、オーバードライブ方式を用いることで、ビット線Ｈ側の電位の低下を極力抑え、データ読み出し動作への影響を抑制している。
【０１１１】
その後、図には示していないが、メインアンプ、及び、入出力部を介して外部にデータが出力される。
【０１１２】
次にプリチャージコマンドＰＲＥが入力されたときの動作について説明する。コマンド入力待ち状態のときに、プリチャージコマンドが入力されると、選択されているワード線が非選択状態のワード線待機時レベルＶＷＬに遷移する。これに従って、センスアンプ活性化信号ＳＡＮ，ＳＡＰ２が非選択状態となる。センスアンプが非活性化状態となった後、ビット線プリチャージ信号ＢＬＥＱ＿Ｕ，ＢＬＥＱ＿Ｄが活性化状態となり、活性化されていたメモリセルアレイＡＲＹのすべてのビット線とリファレンスビット線がすべてビット線プリチャージレベルに設定される。図１８では、ビット線プリチャージレベルは、ビット線振幅電圧の１／２のＶＤＬ／２に設定される。これでプリチャージ動作が完了する。
【０１１３】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１１４】
本発明は、半導体装置、電子機器等の製造業において利用可能である。
【図面の簡単な説明】
【０１１５】
【図１】本発明の実施の形態１による半導体記憶装置において、ＳＨＲＭＯＳトランジスタ・ゲート電圧４値制御回路の配置例を示す図である。
【図２】本発明の実施の形態１による半導体記憶装置において、ＳＨＲＭＯＳトランジスタ・ゲート電圧４値制御回路を適用したシンクロナスＤＲＡＭの読み出し動作例を示す波形図である。
【図３】本発明の実施の形態１による半導体記憶装置において、ＤＲＡＭチップ全体を示す図である。
【図４】本発明の実施の形態１による半導体記憶装置において、ＤＲＡＭブロックを示す図である。
【図５】本発明の実施の形態１による半導体記憶装置において、ＳＨＲＭＯＳトランジスタ・ゲート電圧４値制御回路を示すブロック図である。
【図６】本発明の実施の形態１による半導体記憶装置において、ＳＨＲＭＯＳトランジスタ・ゲート電圧４値制御回路の動作例を示す波形図である。
【図７】本発明の実施の形態１による半導体記憶装置において、シンクロナスＤＲＡＭの書き込み動作波形例を示す図である。
【図８】本発明の実施の形態１による半導体記憶装置において、ＳＨＲＭＯＳトランジスタ・ゲート電圧４値制御回路にビット線オーバードライブ方式を加えた時の配置例を示す図である。
【図９】本発明の実施の形態１による半導体記憶装置において、ＳＨＲＭＯＳトランジスタ・ゲート電圧４値制御回路とビット線オーバードライブ方式を適用したシンクロナスＤＲＡＭの読み出し動作例を示す波形図である。
【図１０】本発明の実施の形態２による半導体記憶装置において、ＳＨＲＭＯＳトランジスタ・ゲート電圧３値制御回路の配置例を示す図である。
【図１１】本発明の実施の形態２による半導体記憶装置において、ＳＨＲＭＯＳトランジスタ・ゲート電圧３値制御回路を適用したシンクロナスＤＲＡＭの読み出し動作例を示す波形図である。
【図１２】本発明の実施の形態２による半導体記憶装置において、ＳＨＲＭＯＳトランジスタ・ゲート電圧３値制御回路を適用したシンクロナスＤＲＡＭの書き込み動作例を示す波形図である。
【図１３】本発明の実施の形態２による半導体記憶装置において、ＳＨＲＭＯＳトランジスタ・ゲート電圧３値制御回路を示すブロック図である。
【図１４】本発明の実施の形態２による半導体記憶装置において、再結合制御回路を示すブロック図である。
【図１５】本発明の実施の形態２による半導体記憶装置において、ＳＨＲＭＯＳトランジスタ・ゲート電圧３値制御回路の動作例を示す波形図である。
【図１６】再結合制御回路の動作波形図例である。
【図１７】本発明の実施の形態２による半導体記憶装置において、ＳＨＲＭＯＳトランジスタ・ゲート電圧３値制御回路にビット線オーバードライブ方式を加えた時の配置例を示す図である。
【図１８】本発明の実施の形態２による半導体記憶装置において、ＳＨＲＭＯＳトランジスタ・ゲート電圧３値制御回路とビット線オーバードライブ方式を適用したシンクロナスＤＲＡＭの読み出し動作例を示す波形図である。
【図１９】本発明の実施の形態１による半導体記憶装置において、ＳＨＲＭＯＳトランジスタ・ゲート電圧４値制御を適用したＳＨＲＭＯＳトランジスタ・ゲート電圧及びビット線の動作例を示す波形図である。
【図２０】本発明の実施の形態１，２による半導体記憶装置において、メモリセルアレイ構成を示す図である。
【図２１】本発明の実施の形態１，２による半導体記憶装置において、隣接ビット線によるデータ反転の一例を示す波形図である。
【図２２】図２０で示した着目センスアンプ、それに繋がるＳＨＲＭＯＳトランジスタ及びメモリセルの一部を示す図である。
【図２３】本発明の実施の形態１，２による半導体記憶装置において、センスアンプ内ビット線をツイストした時のメモリセルアレイとセンスアンプ列の構成を示す図である。
【図２４】図２３で示したセンスアンプのレイアウトを示す図である。
【符号の説明】
【０１１６】
３０１  メモリーブロック
３０２  入出力ＰＡＤ
５０８，５０９，５１０，５１５，１３０１，１３０２，１３０３，１３０４  セレクタ
５１１  遅延回路
５１２，１４０１  インバートＮＯＲ
５１３  ＮＡＮＤ
５１４  Ｄフリップフロップ（ＤＦＦ）
１３０５，１３０６  インバートＡＮＤ
１３０８，１３０９  再結合制御回路
１４０３  インバートＤＦＦ
ＡＣＴ  アクティブコマンド
ＡＲＹ  メモリセルアレイ
ＢＬ１，ＢＬ２，ＢＬＢＳ，ＢＬＴ，ＢＬＴＳ  ビット線
ＢＬＥＱ  プリチャージ回路
ＣＣＮ  ＮＭＯＳクロスカップル
Ｃｂ  メモリセルアレイ側ビット線容量
Ｃｂｂ  隣接ビット線間容量
ＤＱ  入出力ピン
ＦＧ  ゲート電極
ＦＧＣＮＴ  ゲートコンタクト
ＬＣＮＴ  拡散層コンタクト
ＬＩＯｔ／ｂ  ローカルＩＯ線
ＬＮ  拡散層
Ｍ１  配線層
ＭＡＡ  メインアンプ列
ＭＣ  メモリセル
ＮＣＳ  ＮＭＯＳ側共通ソース線
ＰＣＳ  ＰＭＯＳ側共通ソース線
ＯＵＴ  出力
ＰＲＥ  プリチャージコマンド
ＲＥＡＤ  リードコマンド
ＳＡ  センスアンプ
ＳＡＡ，ＳＡＡ＿Ｄ  センスアンプ列
ＳＨＲ  ＳＨＲＭＯＳトランジスタ
ＳＨＲ＿ＣＴＲＬ  ＳＨＲＭＯＳトランジスタ・ゲート電圧制御回路
ＳＷＤＡ  サブワードドライバ列
Ｖ１，Ｖ２，ＶＣ  中間電位
ＶＢＢＳＡ＿Ｎ  基板電位
ＶＤＤ  電源電圧
ＶＤＬ  ビット線振幅電圧
ＶＰＰ  ワード線昇圧電源
ＶＳＳ  グランドレベル
ＶＷＬ  ワード線待機時レベル
ＷＬ，ＷＬ０，ＷＬ１  ワード線
ＷＲＩＴ  ライトコマンド
ＸＤＥＣ  行デコーダ
ＸＰ  クロスエリア
ＹＤＥＣ  列デコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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