(57)【要約】【課題】短時間でＡＤ変換器を校正することを可能とするＡＤ変換器の校正システムを実現すること。【解決手段】アナログ入力信号をデジタル信号に変換するＡＤ変換部と、このＡＤ変換部の出力を再びアナログ信号に変換するＤＡ変換部と、このＤＡ変換部のアナログ出力を前記アナログ入力信号から減算する減算部とを複数段カスケード接続して構成されるＡＤ変換器を校正する校正システムにおいて、正弦波若しくは三角波のアナログ信号を前記ＡＤ変換器へ出力する信号発生器と、前記ＡＤ変換器の最上位ビット整定出力のハイレベル期間とローレベル期間とが一致するように第１段におけるＡＤ変換部の比較電圧を調整する校正装置、を備えたことを特徴とするＡＤ変換器の校正システム。【選択図】                    図１
2008295016.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号をデジタル信号に変換するＡＤ変換部と、このＡＤ変換部の出力を再びアナログ信号に変換するＤＡ変換部と、このＤＡ変換部のアナログ出力を前記アナログ入力信号から減算する減算部とを複数段カスケード接続して構成されるＡＤ変換器を校正する校正システムにおいて、
正弦波若しくは三角波のアナログ信号を前記ＡＤ変換器へ出力する信号発生器と、
前記ＡＤ変換器の最上位ビット整定出力のハイレベル期間とローレベル期間とが一致するように第１段におけるＡＤ変換部の比較電圧を調整する校正装置、
を備えたことを特徴とするＡＤ変換器の校正システム。
【請求項２】
アナログ入力信号をデジタル信号に変換するＡＤ変換部と、このＡＤ変換部の出力を再びアナログ信号に変換するＤＡ変換部と、このＤＡ変換部のアナログ出力を前記アナログ入力信号から減算する減算部とを複数段カスケード接続して構成されるＡＤ変換器を校正する校正システムにおいて、
正弦波若しくは三角波のアナログ信号を前記ＡＤ変換器へ出力する信号発生器と、
前記ＡＤ変換器の最上位ビット整定出力のハイレベル期間とローレベル期間とが一致するように第１段におけるＡＤ変換部の比較電圧を補正するとともに、次ビット整定出力のハイレベル期間とローレベル期間とが一致するように第２段におけるＡＤ変換部の比較電圧を調整する校正装置、
を備えたことを特徴とするＡＤ変換器の校正システム。
【請求項３】
前記校正装置が、
前記ＡＤ変換器の各ビット出力の立ち上がりエッジ及び立ち下がりエッジをそれぞれ検出する複数のエッジ検出部と、
前記複数のエッジ検出部の検出結果に基づき前記各ビット整定出力がハイレベル及びローレベルとなる期間をそれぞれ測定する複数の時間測定部と、
前記複数の時間測定部の測定結果に基づき前記最上位ビット整定出力のハイレベル期間とローレベル期間とが一致するように前記第１段におけるＡＤ変換部の比較電圧を調整するとともに、次ビット整定出力のハイレベル期間とローレベル期間とが一致するように前記第２段におけるＡＤ変換部の比較電圧を調整する演算制御部と
から構成されることを特徴とする
請求項２記載のＡＤ変換器の校正システム。
【請求項４】
前記校正装置が、
前記ＡＤ変換器の各ビット出力を順次切り替えて出力するマルチプレクサと、
前記マルチプレクサの出力の立ち上がり及び立ち下がりエッジをそれぞれ検出するエッジ検出部と、
前記複数のエッジ検出部の検出結果に基づき前記各ビット整定出力がハイレベル及びローレベルとなる期間をそれぞれ測定する複数の時間測定部と、
前記マルチプレクサを制御して前記最上位ビットを出力させ前記時間測定部の測定結果に基づき前記最上位ビット整定出力のハイレベル期間とローレベル期間とが一致するように前記第１段のＡＤ変換部の比較電圧を調整し、前記マルチプレクサを制御して前記最上位ビット及び次ビットを順次出力させ次ビット整定出力のハイレベル期間とローレベル期間とが一致するように前記第２段のＡＤ変換部の比較電圧を調整する演算制御部と
から構成されることを特徴とする
請求項２記載のＡＤ変換器の校正システム。
【請求項５】
前記校正装置が、
前記ＡＤ変換器の各ビット出力を順次切り替えて出力するマルチプレクサと、
前記ＡＤ変換器と同様にＡＤ変換部とＤＡ変換部と減算部が複数段カスケード接続されアナログ信号をデジタル信号に変換し複数のビットを出力する第２のＡＤ変換器と、
前記第２のＡＤ変換器の最上位ビット整定出力のハイレベル期間、ローレベル期間及び次ビット整定出力のハイレベル期間若しくはローレベル期間の立ち上がりエッジ及び立ち下がりエッジに基づいて求められたエッジ測定期間に従って前記マルチプレクサを制御して前記ＡＤ変換器から出力される前記最上位ビット及び次のビットを切り替えて出力させるマルチプレクサ制御回路と、
前記マルチプレクサの出力の立ち上がり及び立ち下がりエッジをそれぞれ検出するエッジ検出部と、
前記エッジ検出部の検出結果に基づき前記ＡＤ変換器から出力される前記各ビット整定出力がハイレベル及びローレベルとなる期間をそれぞれ測定する複数の時間測定部と、
前記複数の時間測定部の測定結果に基づき前記最上位ビット整定出力のハイレベル期間とローレベル期間とが一致するように前記第１段のＡＤ変換部の比較電圧を調整するとともに、次ビット整定出力のハイレベル期間とローレベル期間とが一致するように前記第２段のＡＤ変換部の比較電圧を調整する演算制御部と
から構成されることを特徴とする
請求項２記載のＡＤ変換器の校正システム。
【請求項６】
アナログ入力信号をデジタル信号に変換するＡＤ変換部と、このＡＤ変換部の出力を再びアナログ信号に変換するＤＡ変換部と、このＤＡ変換部のアナログ出力を前記アナログ入力信号から減算する減算部と、減算部の出力を増幅させる増幅部とを複数段カスケード接続して構成されるＡＤ変換器を校正する校正システムにおいて、
正弦波若しくは三角波のアナログ信号を前記ＡＤ変換器へ出力する信号発生器と、
前記ＡＤ変換器の最上位の次のビットの非整定出力期間と予め求められた基準信号における最上位の次のビットの非整定出力期間とが等しくなるように前記ＡＤ変換器の第２段における増幅部の増幅率を調整する
校正装置と
を備えたことを特徴とするＡＤ変換器の校正システム。
【請求項７】
アナログ入力信号をデジタル信号に変換するＡＤ変換部と、このＡＤ変換部の出力を再びアナログ信号に変換するＤＡ変換部と、このＤＡ変換器のアナログ出力を前記アナログ入力信号から減算する減算部とを複数段カスケード接続して構成されるＡＤ変換器を校正する校正システムにおいて、
正弦波若しくは三角波のアナログ信号を前記ＡＤ変換器へ出力する信号発生器と、
前記ＡＤ変換器の最上位ビット整定出力のハイレベル期間とローレベル期間とが一致するように第１段のＡＤ変換部の比較電圧を調整し、次ビット整定出力のハイレベル期間とローレベル期間とが一致するように第２段のＡＤ変換部の比較電圧を調整するとともに前記次ビットの非整定出力期間と前記基準信号における前記次ビットの非整定出力期間の出力とが等しくなるように前記ＡＤ変換器の第２段における増幅部の増幅率を調整する校正装置と
を備えたことを特徴とするＡＤ変換器の校正システム。
【請求項８】
前記校正装置が、
前記ＡＤ変換器の各ビット出力の立ち上がりエッジ及び立ち下がりエッジをそれぞれ検出する複数のエッジ検出部と、
前記複数のエッジ検出部の検出結果に基づき前記各ビット整定出力のハイレベル期間及びローレベル期間、前記各ビットの非整定出力期間をそれぞれ測定する複数の時間測定部と、
前記複数の時間測定部の測定結果に基づき前記最上位ビット整定出力のハイレベル期間とローレベル期間とが一致するように前記第１段のＡＤ変換部の比較電圧を調整し、次ビット整定出力のハイレベル期間とローレベル期間とが一致するように前記第２段のＡＤ変換部の比較電圧を調整するとともに次ビットの非整定出力期間と前記基準信号における次ビットの非整定出力期間とが一致するように前記ＡＤ変換器の第２段における増幅部の増幅率を調整する演算制御部と
から構成されることを特徴とする
請求項７記載のＡＤ変換器の校正システム。
【請求項９】
前記演算制御部が、
前記複数の時間測定部の測定結果に基づき前記次ビット以降の非整定出力期間と前記基準信号における前記次ビット以降の非整定出力期間が一致するように前記ＡＤ変換器の各段における増幅部の増幅率をそれぞれ調整することを特徴とする
請求項８記載のＡＤ変換器の校正システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＤ変換器の校正システムに関し、特にカスケード型のＡＤ変換器における校正時間の短縮に関する。
【背景技術】
【０００２】
ＡＤ変換器は、アナログ信号をバイナリーコードやグレイコードなどのデジタル信号に変換するものである。
【０００３】
高速ＡＤ変換器の一種に、アナログ入力信号をデジタル信号に変換する比較部を有するＡＤ変換部と、この比較器の出力を再びアナログ信号に変換するＤＡ変換部と、このＤＡ変換部のアナログ出力を前記アナログ入力信号から減算する減算部とを複数段カスケード接続して構成されたカスケード型のＡＤ変換器がある。
【０００４】
このようなカスケード型のＡＤ変換器では、構成回路の素子のばらつき等によりＡＤ変換部を構成する比較部の比較電圧が理想の比較電圧からずれてしまい、正確なアナログ／デジタル変換が行われないことがある。
【０００５】
そこで、校正装置を用い、微分非直線性（アナログ信号をデジタル信号に変換する比較電圧が理想の比較電圧からどれくらいずれているかを示す特性（以下、ＤＮＬ（Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｎｏｎ  Ｌｉｎｅａｒｉｔｙ）））を算出し、ＤＮＬに基づいて比較電圧を調整して正確なアナログ／デジタル変換が行われるように校正を行っている。
【０００６】
また、一般的にＤＮＬを測定する方法として、各出力コードの発生回数をカウントし、このカウント数と比較電圧のずれが無いように校正されたＡＤ変換器から得られる理想の発生回数とを比較してＤＮＬを算出するヒストグラム法がある。
【０００７】
ＡＤ変換器の評価方法に関連する先行技術文献としては次のようなものがある。
【０００８】
【特許文献１】特許２９４５３１７号公報
【特許文献２】特許３８１９５８９号公報
【非特許文献１】Ｍａｘｉｍ  Ｉｎｔｅｇｒａｔｅｄ  Ｐｒｏｄｕｃｔｓ  Ａｐｐｌｉｃａｔｉｏｎ  Ｎｏｔｅ  ２０８５：  Ｈｉｓｔｏｇｒａｍ  Ｔｅｓｔｉｎｇ  Ｄｅｔｅｒｍｉｎｅｓ  ＤＮＬ  ａｎｄ  ＩＮＬ  Ｅｒｒｏｒｓ，Ｍａｙ  ３１，  ２００３
【０００９】
図１５は従来のカスケード型のＡＤ変換器の校正システムの一例を示す構成図である。図１５において、１はアナログ信号を発生する信号発生器、２はアナログ信号をデジタル信号に変換する比較部よりなる１ビットＡＤ変換部と、１ビットＡＤ変換部の出力を再びアナログ信号に変換する１ビットＤＡ変換部と、このＤＡ変換部の出力をアナログ信号から減算する減算部とを複数段にカスケード接続して構成されるＡＤ変換器、３は校正装置である。なお、これら減算部は、減算して得られた残差信号を増幅するアンプをそれぞれ有しているが図示しない。
【００１０】
説明を簡単にするため、ＡＤ変換器２はアナログ信号を４ビットのデジタル信号に変換するものとする。
【００１１】
また、ＡＤ変換器２から出力される４ビットのデジタル信号の最上位ビット（ＭＳＢ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ））をビット３、ＭＳＢの次のビットをビット２、ビット２の次のビットをビット１、最下位ビット（ＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ））をビット０とそれぞれ呼ぶものとする。
【００１２】
図１５に示す正弦波のアナログ信号”ＳＮ１００”は信号発生器１の出力端子からＡＤ変換器２の入力端子に入力される。
【００１３】
ビット３の出力”ＢＩＴ３”はＡＤ変換器２のビット３の出力端子から校正装置３のビット３の入力端子に入力され、ビット２の出力”ＢＩＴ２”はＡＤ変換器２のビット２の出力端子から校正装置３のビット２の入力端子に入力される。
【００１４】
ビット１の出力”ＢＩＴ１”はＡＤ変換器２のビット１の出力端子から校正装置３のビット１の入力端子に入力され、ビット０の出力”ＢＩＴ０”はＡＤ変換器２のビット０の出力端子から校正装置３のビット０の入力端子に入力される。
【００１５】
制御信号”ＣＳ１００”は校正装置３の制御出力端子からＡＤ変換器２の制御端子に入力される。
【００１６】
図１６は図１５に示す従来のＡＤ変換器の詳細な構成図である。図１６において、４、７、１０、１３はそれぞれ比較電圧を有する１ビットＡＤ変換部、５、８、１１は１ビットＤＡ変換部、６、９、１２は減算部である。図１６において２は図１５と同一符号を付してある。
【００１７】
１ビットＡＤ変換部４、１ビットＤＡ変換部５及び減算部６は１ビット（最上位ビット）のＡＤ変換を行う第１ステージ１００を、１ビットＡＤ変換部７、１ビットＤＡ変換部８及び減算部９は１ビットのＡＤ変換を行う第２ステージ１０１を、１ビットＡＤ変換部１０、１ビットＤＡ変換部１１及び減算部１２は１ビットのＡＤ変換を行う第３ステージ１０２を、１ビットＡＤ変換部１３は１ビットのＡＤ変換を行う第４ステージ１０３をそれぞれ構成する。
【００１８】
図１６に示す正弦波のアナログ信号”ＳＮ１００”は１ビットＡＤ変換部４の入力端子及び減算部６の加算入力端子にそれぞれ印加され、１ビットＡＤ変換部４の出力端子からビット３の出力”ＢＩＴ３”が出力されると共に１ビットＤＡ変換部５の入力端子に入力される。１ビットＤＡ変換部５の出力端子は減算部６の減算入力端子に接続される。
【００１９】
減算部６の出力端子は１ビットＡＤ変換部７の入力端子及び減算部９の加算入力端子にそれぞれ接続され、１ビットＡＤ変換部７の出力端子からビット２の出力”ＢＩＴ２”が出力されると共に１ビットＤＡ変換部８の入力端子に入力される。１ビットＤＡ変換部８の出力端子は減算部９の減算入力端子に接続される。
【００２０】
同様に、減算部９の出力端子は１ビットＡＤ変換部１０の入力端子及び減算部１２の加算入力端子にそれぞれ接続され、１ビットＡＤ変換部１０の出力端子からビット１の出力”ＢＩＴ１”が出力されると共に１ビットＤＡ変換部１１の入力端子に入力される。１ビットＤＡ変換部１１の出力端子は減算部１２の減算入力端子に接続される。
【００２１】
そして、減算部１２の出力端子は１ビットＡＤ変換部１３の入力端子に接続され、１ビットＡＤ変換部１３の出力端子からビット０の出力”ＢＩＴ０”が出力される。
【００２２】
図１７及び図１８は従来のＡＤ変換器の校正システムの一例の動作を説明する説明図である。
【００２３】
信号発生器１は、図１５に示す正弦波のアナログ信号”ＳＮ１００”をＡＤ変換器２に出力する。
【００２４】
ＡＤ変換器２の１ビットＡＤ変換部４は、図１６に示す正弦波のアナログ信号”ＳＮ１００”と１ビットＡＤ変換部４の予め設定された比較電圧とを比較し、比較結果に基づいてビット３の出力”ＢＩＴ３”をハイレベル若しくはローレベルとして出力する。
【００２５】
１ビットＤＡ変換部５は、ビット３の出力”ＢＩＴ３”を再びアナログ信号に変換して減算部６に出力する。
【００２６】
減算部６は、図１６に示すアナログ信号”ＳＮ１００”から１ビットＤＡ変換部５から出力されるアナログ信号を減算して第１の残差信号（図示せず）を求めると共に、第２ステージ１０１を構成する１ビットＡＤ変換部７及び減算部９にそれぞれ出力する。
【００２７】
同様に、１ビットＡＤ変換部７は前段の第１ステージ１００から供給される第１の残差信号（図示せず）と１ビットＡＤ変換部７の予め設定された比較電圧とを比較し、比較結果に基づいてビット２の出力”ＢＩＴ２”をハイレベル若しくはローレベルとして出力する。
【００２８】
１ビットＤＡ変換部８は、ビット２の出力”ＢＩＴ２”を再びアナログ信号に変換して減算部９に出力する。
【００２９】
減算部９は、第１の残差信号（図示せず）から１ビットＤＡ変換部８から出力されるアナログ信号を減算して第２の残差信号（図示せず）を求めると共に、第３ステージ１０２を構成する１ビットＡＤ変換部１０及び残差１２アンプにそれぞれ出力する。
【００３０】
また、同様に、１ビットＡＤ変換部１０は前段の第２ステージ１０１から供給される第２の残差信号（図示せず）と１ビットＡＤ変換部１０の予め設定された比較電圧とを比較し、比較結果に基づいてビット１の出力”ＢＩＴ１”をハイレベル若しくはローレベルとして出力する。
【００３１】
１ビットＤＡ変換部１１は、ビット１の出力”ＢＩＴ１”を再びアナログ信号に変換して減算部１２に出力する。
【００３２】
減算部１２は、第２の残差信号（図示せず）から１ビットＤＡ変換部１１から出力されるアナログ信号を減算して第３の残差信号（図示せず）を求めると共に、１ビットＡＤ変換部１３に出力する。
【００３３】
そして、１ビットＡＤ変換部１３は、前段の第３ステージ１０２から供給される第３の残差信号（図示せず）と１ビットＡＤ変換部１３の予め設定された比較電圧とを比較し、比較結果に基づいてビット０の出力”ＢＩＴ０”をハイレベル若しくはローレベルとして出力する。
【００３４】
このように１ビットのＡＤ変換を行うステージを複数段にカスケード接続することにより、アナログ信号を複数ビットのデジタル信号に変換することが可能となる。
【００３５】
言い換えれば、ＡＤ変換器２のビット０〜３の出力は、アナログ信号に応じた電圧と予め設定された複数の比較電圧（図示せず）との比較結果に基づいてそれぞれハイレベル若しくはローレベルとなり校正装置３に出力される。
【００３６】
例えば、図１７に示すように、ＡＤ変換器２のビット０〜３の出力”ＢＩＴ０”、”ＢＩＴ１”、”ＢＩＴ２”及び”ＢＩＴ３”は、アナログ信号に応じた電圧と予め設定された複数の比較電圧（図示せず）との比較結果に基づいて、図１７中”○”に示す各ビットの遷移点でローレベルからハイレベルへ切り替わる。
【００３７】
図１７に示すビット０の遷移点”ＰＴ１００”では、アナログ信号の電圧と予め設定された比較電圧との比較結果に基づいて、ビット０の出力”ＢＩＴ０”はローレベルからハイレベルへ切り替わって校正装置３にそれぞれ出力される。
【００３８】
同様に、図１７に示すビット１の遷移点”ＰＴ１０１”では、アナログ信号の電圧と予め設定された比較電圧との比較結果に基づいて、ビット０の出力”ＢＩＴ０”はハイレベルからローレベルへ、ビット１の出力”ＢＩＴ１”はローレベルからハイレベルへ切り替わって校正装置３にそれぞれ出力される。
【００３９】
このように、ビット０〜３の出力は、アナログ信号の電圧と予め設定された複数の比較電圧との比較結果に基づいて、ハイレベル若しくはローレベルへ切り替わって校正装置３に出力されることになる。
【００４０】
ＡＤ変換器２は、ビット０〜３の出力”ＢＩＴ０”、”ＢＩＴ１”、”ＢＩＴ２”及び”ＢＩＴ３”を組み合わせることで１６種類の出力コード（例えば、０〜１５）を出力する。
【００４１】
例えば、ビット０〜３の出力”ＢＩＴ０”、”ＢＩＴ１”、”ＢＩＴ２”及び”ＢＩＴ３”がそれぞれローレベルである場合にＡＤ変換器２の出力コードは０となり、ビット０〜３の出力”ＢＩＴ０”、”ＢＩＴ１”、”ＢＩＴ２”及び”ＢＩＴ３”がそれぞれハイレベルである場合にＡＤ変換器２の出力コードは１５となる。
【００４２】
校正装置３は、ＡＤ変換器２からの各出力コードの発生回数をそれぞれカウントして、図１８に示すような縦軸が発生回数、横軸が出力コードであるヒストグラムを生成する。
【００４３】
ちなみに、図１８は正弦波のアナログ信号がＡＤ変換器２に入力される場合のヒストグラムである。
【００４４】
次に、校正装置３は生成されたヒストグラムと校正済みで比較電圧のずれが無いＡＤ変換器から得られる理想のヒストグラムとを比較する。
【００４５】
そして、校正装置３は出力コードごとの発生回数と例えば校正済みのＡＤ変換器等から得られる理想の発生回数とをそれぞれ比較し、以下の式（１）によって各出力コードのＤＮＬを算出する。
ＤＮＬ＝（カウント回数／発生回数の期待値）−１・・・（１）
【００４６】
例えば、出力コード”２”では、カウントされた発生回数が８５回、理想の発生回数が８０回とすると、ＤＮＬは”０．０６２５”となる。
【００４７】
また、校正装置３は、出力コードごとにＤＮＬと予め設定されたＤＮＬの基準値とを比較し、ＤＮＬが基準値よりも大きい場合に、図１５に示す制御信号”ＣＳ１００”をＡＤ変換器２に出力する。
【００４８】
例えば、出力コード”２”のＤＮＬ（例えば、０．３）が予め設定されたＤＮＬの基準値（例えば、０．１）よりも大きい場合に、校正装置３は制御信号”ＣＳ１００”をＡＤ変換器２に出力する。
【００４９】
そして、特に図示して説明しないが、ＡＤ変換器２は、制御信号”ＣＳ１００”に基づいて出力コードの発生回数と校正済みのＡＤ変換器から得られる理想の発生回数とが等しくなるように、ビット０〜３の出力を遷移させるＡＤ変換器２内の複数の比較電圧をそれぞれ補正する。
【００５０】
この結果、校正装置が各出力コードの発生回数をそれぞれカウントしてＤＮＬを算出し、ＤＮＬが予め設定された基準値よりも大きい場合に制御信号を出力し、ＡＤ変換器が制御信号に基づいて比較電圧を補正することにより、ＡＤ変換器のアナログ／デジタル変換の校正を行うことが可能となる。
【発明の開示】
【発明が解決しようとする課題】
【００５１】
しかし、校正装置が各出力コードの発生回数をカウントしてヒストグラムを生成しＤＮＬを求める従来の校正方法は、高い精度でＤＮＬを推定しようとする場合に、多くのサンプル数を観測する必要があることにより、非常に長い時間がかかってしまう。
【００５２】
例えば、９９％の信頼度でＤＮＬを求めるためのサンプル数は以下の式（１）によって導くことが出来る。（Ｎ：ビット数）
サンプル数＝π×２Ｎ−１×２．５８２／０．０１・・・（１）
【００５３】
式（１）によれば、４ビットのデジタル信号に変換するＡＤ変換器は、ＤＮＬを９９％の信頼度でＤＮＬを求めるために約１６７２０個のサンプルが必要となる。
【００５４】
また、８ビットのデジタル信号に変換するＡＤ変換器は、９９％の信頼度でＤＮＬを求めるためには約２６８０００個のサンプルが必要となる。
【００５５】
このように、高い精度でＤＮＬを推定するには多くのサンプル数が必要となることにより、ヒストグラム法を用いて高い精度でＤＮＬを求めて校正するためには非常に長い時間がかかってしまうといった問題点があった。
従って、本発明が解決しようとする課題は、短時間でＡＤ変換器を校正することを可能とするＡＤ変換器の校正装置を実現することにある。
【課題を解決するための手段】
【００５６】
上記のような課題を達成するために、本発明のうち請求項１記載の発明は、
アナログ入力信号をデジタル信号に変換するＡＤ変換部と、このＡＤ変換部の出力を再びアナログ信号に変換するＤＡ変換部と、このＤＡ変換部のアナログ出力を前記アナログ入力信号から減算する減算部とを複数段カスケード接続して構成されるＡＤ変換器を校正する校正システムにおいて、
正弦波若しくは三角波のアナログ信号を前記ＡＤ変換器へ出力する信号発生器と、
前記ＡＤ変換器の最上位ビット整定出力のハイレベル期間とローレベル期間とが一致するように第１段におけるＡＤ変換部の比較電圧を調整する校正装置、
を備えたことにより、短時間でＡＤ変換器を校正することが可能となる。
【００５７】
請求項２記載の発明は、
アナログ入力信号をデジタル信号に変換するＡＤ変換部と、このＡＤ変換部の出力を再びアナログ信号に変換するＤＡ変換部と、このＤＡ変換部のアナログ出力を前記アナログ入力信号から減算する減算部とを複数段カスケード接続して構成されるＡＤ変換器を校正する校正システムにおいて、
正弦波若しくは三角波のアナログ信号を前記ＡＤ変換器へ出力する信号発生器と、
前記ＡＤ変換器の最上位ビット整定出力のハイレベル期間とローレベル期間とが一致するように第１段におけるＡＤ変換部の比較電圧を補正するとともに、次ビット整定出力のハイレベル期間とローレベル期間とが一致するように第２段におけるＡＤ変換部の比較電圧を調整する校正装置、
を備えたことにより、短時間でＡＤ変換器を校正することが可能となる。
【００５８】
請求項３記載の発明は、
請求項２記載の発明であるＡＤ変換器の校正システムにおいて、
前記校正装置が、
前記ＡＤ変換器の各ビット出力の立ち上がりエッジ及び立ち下がりエッジをそれぞれ検出する複数のエッジ検出部と、
前記複数のエッジ検出部の検出結果に基づき前記各ビット整定出力がハイレベル及びローレベルとなる期間をそれぞれ測定する複数の時間測定部と、
前記複数の時間測定部の測定結果に基づき前記最上位ビット整定出力のハイレベル期間とローレベル期間期間とが一致するように前記第１段におけるＡＤ変換部の比較電圧を調整するとともに、次ビット整定出力のハイレベル期間とローレベル期間とが一致するように前記第２段におけるＡＤ変換部の比較電圧を調整する演算制御部と
から構成されることにより、短時間でＡＤ変換器を校正することが可能となる。
【００５９】
請求項４記載の発明は、
請求項２記載の発明であるＡＤ変換器の校正システムにおいて、
前記校正装置が、
前記ＡＤ変換器の各ビット出力を順次切り替えて出力するマルチプレクサと、
前記マルチプレクサの出力の立ち上がり及び立ち下がりエッジをそれぞれ検出するエッジ検出部と、
前記複数のエッジ検出部の検出結果に基づき前記各ビット整定出力がハイレベル及びローレベルとなる期間をそれぞれ測定する複数の時間測定部と、
前記マルチプレクサを制御して前記最上位ビットを出力させ前記時間測定部の測定結果に基づき前記最上位ビット整定出力のハイレベル期間とローレベル期間とが一致するように前記第１段のＡＤ変換部の比較電圧を調整し、前記マルチプレクサを制御して前記最上位ビット及び次ビットを順次出力させ次ビット整定出力のハイレベル期間とローレベル期間とが一致するように前記第２段のＡＤ変換部の比較電圧を調整する演算制御部と
から構成されることにより、短時間でＡＤ変換器を校正することが可能となる。
【００６０】
請求項５記載の発明は、
請求項２記載の発明であるＡＤ変換器の校正システムにおいて、
前記校正装置が、
前記ＡＤ変換器の各ビット出力を順次切り替えて出力するマルチプレクサと、
前記ＡＤ変換器と同様にＡＤ変換部とＤＡ変換部と減算部が複数段カスケード接続されアナログ信号をデジタル信号に変換し複数のビットを出力する第２のＡＤ変換器と、
前記第２のＡＤ変換器の最上位ビット整定出力のハイレベル期間、ローレベル期間及び次ビット整定出力のハイレベル期間若しくはローレベル期間の立ち上がりエッジ及び立ち下がりエッジに基づいて求められたエッジ測定期間に従って前記マルチプレクサを制御して前記ＡＤ変換器から出力される前記最上位ビット及び次のビットを切り替えて出力させるマルチプレクサ制御回路と、
前記マルチプレクサの出力の立ち上がり及び立ち下がりエッジをそれぞれ検出するエッジ検出部と、
前記エッジ検出部の検出結果に基づき前記ＡＤ変換器から出力される前記各ビット整定出力がハイレベル及びローレベルとなる期間をそれぞれ測定する複数の時間測定部と、
前記複数の時間測定部の測定結果に基づき前記最上位ビット整定出力のハイレベル期間とローレベル期間とが一致するように前記第１段のＡＤ変換部の比較電圧を調整するとともに、次ビット整定出力のハイレベル期間とローレベル期間とが一致するように前記第２段のＡＤ変換部の比較電圧を調整する演算制御部と
から構成されることにより、短時間でＡＤ変換器を校正することが可能となる。
【００６１】
請求項６記載の発明は、
アナログ入力信号をデジタル信号に変換するＡＤ変換部と、このＡＤ変換部の出力を再びアナログ信号に変換するＤＡ変換部と、このＤＡ変換部のアナログ出力を前記アナログ入力信号から減算する減算部と、減算部の出力を増幅させる増幅部とを複数段カスケード接続して構成されるＡＤ変換器を校正する校正システムにおいて、
正弦波若しくは三角波のアナログ信号を前記ＡＤ変換器へ出力する信号発生器と、
前記ＡＤ変換器の最上位の次のビットの非整定出力期間と予め求められた基準信号における最上位の次のビットの非整定出力期間とが等しくなるように前記ＡＤ変換器の第２段における増幅部の増幅率を調整する
校正装置と
を備えたことにより、短時間でＡＤ変換器を校正することが可能となる。
【００６２】
請求項７記載の発明は、
アナログ入力信号をデジタル信号に変換するＡＤ変換部と、このＡＤ変換部の出力を再びアナログ信号に変換するＤＡ変換部と、このＤＡ変換器のアナログ出力を前記アナログ入力信号から減算する減算部とを複数段カスケード接続して構成されるＡＤ変換器を校正する校正システムにおいて、
正弦波若しくは三角波のアナログ信号を前記ＡＤ変換器へ出力する信号発生器と、
前記ＡＤ変換器の最上位ビット整定出力のハイレベル期間とローレベル期間とが一致するように第１段のＡＤ変換部の比較電圧を調整し、次ビット整定出力のハイレベル期間とローレベル期間とが一致するように第２段のＡＤ変換部の比較電圧を調整するとともに前記次ビットの非整定出力期間と前記基準信号における前記次ビットの非整定出力期間の出力とが等しくなるように前記ＡＤ変換器の第２段における増幅部の増幅率を調整する校正装置と
を備えたことにより、短時間でＡＤ変換器を校正することが可能となる。
【００６３】
請求項８記載の発明は、
請求項７記載の発明であるＡＤ変換器の校正システムにおいて、
前記校正装置が、
前記ＡＤ変換器の各ビット出力の立ち上がりエッジ及び立ち下がりエッジをそれぞれ検出する複数のエッジ検出部と、
前記複数のエッジ検出部の検出結果に基づき前記各ビット整定出力のハイレベル期間及びローレベル期間、前記各ビットの非整定出力期間をそれぞれ測定する複数の時間測定部と、
前記複数の時間測定部の測定結果に基づき前記最上位ビット整定出力のハイレベル期間とローレベル期間とが一致するように前記第１段のＡＤ変換部の比較電圧を調整し、次ビット整定出力のハイレベル期間とローレベル期間とが一致するように前記第２段のＡＤ変換部の比較電圧を調整するとともに次ビットの非整定出力期間と前記基準信号における次ビットの非整定出力期間とが一致するように前記ＡＤ変換器の第２段における増幅部の増幅率を調整する演算制御部と
から構成されることにより、短時間でＡＤ変換器を校正することが可能となる。
【００６４】
請求項９記載の発明は、
請求項８記載の発明であるＡＤ変換器の校正システムにおいて、
前記演算制御部が、
前記複数の時間測定部の測定結果に基づき前記次ビット以降の非整定出力期間と前記基準信号における前記次ビット以降の非整定出力期間が一致するように前記ＡＤ変換器の各段における増幅部の増幅率をそれぞれ調整することにより、短時間でＡＤ変換器を校正することが可能となる。
【発明の効果】
【００６５】
本発明によれば次のような効果がある。
請求項１の発明によれば、校正装置がＡＤ変換器の最上位ビット整定出力のハイレベル期間とローレベル期間とが一致するように第１段におけるＡＤ変換部の比較電圧を調整する制御信号を出力し、ＡＤ変換器が制御信号に基づいて比較電圧を補正することにより、短時間でＡＤ変換器を校正することを可能とする。
【００６６】
請求項２、３、４及び請求項５の発明によれば、複数のエッジ検出部がＡＤ変換器の複数のビットの出力の立ち上がり及び立ち下がりエッジをそれぞれ検出し、時間測定部が前記各ビット整定出力がハイレベル及びローレベルとなる期間をそれぞれ測定し、演算制御部が時間測定部の測定結果に基づき最上位ビット整定出力のハイレベル期間とローレベル期間期間とが一致するように第１段におけるＡＤ変換部の比較電圧を調整する制御信号を出力するとともに、次ビット整定出力のハイレベル期間とローレベル期間とが一致するように第２段におけるＡＤ変換部の比較電圧を調整する制御信号を出力し、ＡＤ変換器が制御信号に基づいて比較電圧を補正することにより、短時間でＡＤ変換器を校正することを可能とする。
【００６７】
請求項６によれば、校正装置がＡＤ変換器の最上位の次のビットの非整定出力期間と予め求められた基準信号における最上位の次のビットの非整定出力期間とが等しくなるようにＡＤ変換器の第２段における増幅部の増幅率を調整する制御信号を出力し、ＡＤ変換器が制御信号に基づいて補正することにより、短時間でＡＤ変換器を校正することを可能とする。
【００６８】
請求項７、８及び請求項９の発明によれば、複数のエッジ検出部がＡＤ変換器の複数のビットの出力の立ち上がり及び立ち下がりエッジをそれぞれ検出し、時間測定部が各ビット整定出力のハイレベル期間及びローレベル期間、各ビットの非整定出力期間をそれぞれ測定し、演算制御部が時間測定部の測定結果に基づき前記最上位ビット整定出力のハイレベル期間とローレベル期間とが一致するように前記第１段のＡＤ変換部の比較電圧を調整させる制御信号を出力し、次ビット整定出力のハイレベル期間とローレベル期間とが一致するように前記第２段のＡＤ変換部の比較電圧を調整するとともに次ビットの非整定出力期間と前記基準信号における次ビットの非整定出力期間とが一致するように前記ＡＤ変換器の第２段における増幅部の増幅率を調整する制御信号を出力し、ＡＤ変換器がこれらの制御信号に基づいて補正することにより、短時間でＡＤ変換器を校正することを可能とする。
【発明を実施するための最良の形態】
【００６９】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係るＡＤ変換器の校正システムの一実施例を示す構成図である。図１において、１４はアナログ信号を発生する信号発生器、１５はアナログ信号をデジタル信号に変換する比較部よりなる１ビットＡＤ変換部と、１ビットＡＤ変換部の出力を再びアナログ信号に変換する１ビットＤＡ変換部と、この１ビットＤＡ変換部の出力をアナログ信号から減算する減算部とを複数段カスケード接続して構成されるＡＤ変換器、１６は校正装置である。
【００７０】
説明を簡単にするため、ＡＤ変換器１５はアナログ信号を４ビットのデジタル信号に変換するものとする。また、ＡＤ変換器１５は、従来例と同様の構成であるのでここでの説明を省略する。
【００７１】
また、ＡＤ変換器１５から出力される４ビットのデジタル信号の最上位ビット（ＭＳＢ）をビット３、ＭＳＢの次のビットをビット２、ビット２の次のビットをビット１、最下位ビット（ＬＳＢ）をビット０とそれぞれ呼ぶものとする。
【００７２】
図１に示す正弦波のアナログ信号”ＳＮ１１０”は信号発生器１４の出力端子からＡＤ変換器１５の入力端子に入力される。
【００７３】
ビット０の出力”ＢＩＴ１０”はＡＤ変換器１５のビット０の出力端子から校正装置１６のビット０の入力端子に入力され、ビット１の出力”ＢＩＴ１１”はＡＤ変換器１５のビット１の出力端子から校正装置１６のビット１の入力端子に入力される。
【００７４】
ビット２の出力”ＢＩＴ１２”はＡＤ変換器１５のビット２の出力端子から校正装置１６のビット２の入力端子に入力され、ビット３の出力”ＢＩＴ１３”はＡＤ変換器１５のビット３の出力端子から校正装置１６のビット０の入力端子に入力される。
【００７５】
制御信号”ＣＳ１１０”は校正装置１６の制御出力端子からＡＤ変換器１５の制御端子に入力される。
【００７６】
図２は図１に示す実施例の校正装置の詳細な構成図である。図２において、１７、１８、１９及び２０はエッジ検出部、２１、２２、２３及び２４は時間測定部、２５は演算制御部である。図２において１４、１５及び１６は図１と同一符号を付してある。
【００７７】
校正装置１６はエッジ検出部１７、１８、１９及び２０、時間測定部２１、２２、２３及び２４、演算制御部２５によって構成される。
【００７８】
図２に示すビット０の出力”ＢＩＴ１０”はＡＤ変換器１５のビット０の出力端子からエッジ検出部１７の入力端子に入力され、ビット１の出力”ＢＩＴ１１”はＡＤ変換器１５のビット１の出力端子からエッジ検出部１８の入力端子に入力される。
【００７９】
ビット２の出力”ＢＩＴ１２”はＡＤ変換器１５のビット２の出力端子からエッジ検出部１９の入力端子に入力され、ビット３の出力”ＢＩＴ１３”はＡＤ変換器１５のビット３の出力端子からエッジ検出部２０の入力端子に入力される。
【００８０】
エッジ検出部１７の出力端子は時間測定部２１の入力端子と接続され、エッジ検出部１８の出力端子は時間測定部２２の入力端子と接続される。
【００８１】
エッジ検出部１９の出力端子は時間測定部２３の入力端子と接続され、エッジ検出部２０の出力端子は時間測定部２４の入力端子と接続される。
【００８２】
時間測定部２１、２２、２３及び２４の出力端子と演算制御部２５の入力端子はそれぞれ接続される。
【００８３】
また、制御信号”ＣＳ１１０”は演算制御部２５の制御出力端子からＡＤ変換器１５の制御端子に入力される。
【００８４】
図３、図４、図５及び図６は本発明に係るＡＤ変換器の校正システムの一実施例の動作を説明する説明図である。また、図３（ａ）及び図４（ａ）はＡＤ変換器の比較電圧の調整がずれている場合の説明図、図３（ｂ）及び図４（ｂ）はＡＤ変換器の校正を行った後の説明図である。
【００８５】
なお、ＡＤ変換器１５の内部の詳細な動作は従来例と同様であるので、ここでの説明を省略する。
【００８６】
さらに、説明を簡単にするため、校正装置１６の演算制御部２５はＡＤ変換器１５を校正するために図２に示すアナログ信号”ＳＮ１１０”に関する電圧及び周期などの諸特性の情報を有しているものとする。
【００８７】
信号発生器１４は、正弦波のアナログ信号”ＳＮ１１０”をＡＤ変換器１５の入力端子に出力する。
【００８８】
ＡＤ変換器１５は、アナログ信号”ＳＮ１１０”に応じた電圧と予め設定された複数の比較電圧（図示せず）との比較結果に基づいて４ビットのデジタル信号に変換し各ビット（ビット０〜３）の出力をエッジ検出部１７、１８、１９及び２０にそれぞれ出力する。
【００８９】
例えば、ＡＤ変換器１５のビット０の出力”ＢＩＴ１０”、ビット１の出力”ＢＩＴ１１”、ビット２の出力”ＢＩＴ１２”及びビット３の出力”ＢＩＴ１３”は、アナログ信号に応じた電圧と予め設定された複数の比較電圧（図示せず）との比較結果に基づいてそれぞれハイレベル若しくはローレベルとなりエッジ検出部１７、１８、１９及び２０それぞれに出力される。
【００９０】
また、エッジ検出部１７、１８、１９及び２０は、ビット０〜３の出力”ＢＩＴ１０”、”ＢＩＴ１１”、”ＢＩＴ１２”及び”ＢＩＴ１３”に示す立ち上がり及び立ち下がりエッジを検出し、検出結果を時間測定部２１、２２、２３及び２４にそれぞれ出力する。
【００９１】
時間測定部２１、２２、２３及び２４は、エッジ検出部１７、１８、１９及び２０からの検出結果に基づき、ビット０〜３の出力”ＢＩＴ１０”、”ＢＩＴ１１”、”ＢＩＴ１２”及び”ＢＩＴ１３”がハイレベルとなる期間及びローレベルとなる期間をそれぞれ測定し演算制御部２５に出力する。
【００９２】
演算制御部２５は、時間測定部２１、２２、２３及び２４の測定結果に基づき、ビット０〜３の出力”ＢＩＴ１０”、”ＢＩＴ１１”、”ＢＩＴ１２”及び”ＢＩＴ１３”のいずれか一つとこのビット出力よりも全ての上位のビットの出力とが同時にハイレベルとなる期間及びローレベルとなる期間をビット０〜３の全てについてそれぞれ求める。
【００９３】
まず、演算制御部２５は、時間測定部２４の測定結果に基づき、ビット３の出力がハイレベルとなる期間及びローレベルとなる期間をそれぞれ求める。
【００９４】
例えば図３に示すように、アナログ信号の電圧がビット３の出力を遷移させる比較電圧”ＰＶ１１０”よりも大きくなりビット３の出力がハイレベルとなる期間”ｔ１”、アナログ信号の電圧がビット３の出力を遷移させる比較電圧”ＰＶ１１０”よりも小さくなりビット３の出力がローレベルとなる期間”ｔ２”をそれぞれ求める。
【００９５】
いいかえれば、演算制御部２５は、ＡＤ変換器の最上位ビットの整定出力（以下、最上位ビット整定出力という）がハイレベルとなる期間（ｔ１）とローレベルとなる期間（ｔ２）を求めることになる。ここで整定出力とは、ＡＤ変換器がハイレベルまたはローレベルの信号を安定に出力している状態をいう。
【００９６】
また、演算制御部２５は、期間”ｔ１”と期間”ｔ２”とを比較し、期間”ｔ１”と期間”ｔ２”とが異なる場合に、図２に示す第１ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正する制御信号”ＣＳ１１０”をＡＤ変換器１５に出力する。
【００９７】
例えば、図３（ａ）に示すように、構成回路の素子のばらつき等でＡＤ変換器１５の比較電圧（０．６Ｖ）が理想の比較電圧（０．５Ｖ）からずれている場合、期間”ｔ１”と期間”ｔ２”とが異なるので、演算制御部２５は図２に示す第１ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正する制御信号”ＣＳ１１０”をＡＤ変換器１５に出力する。
【００９８】
そして、特に図示して説明しないが、ＡＤ変換器１５は、図２に示す制御信号”ＣＳ１１０”に基づいて、期間”ｔ１”と期間”ｔ２”とが等しくなるように、第１ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正する。
【００９９】
すなわち、ＡＤ変換器１５は、ＡＤ変換器の最上位ビット整定出力のハイレベル期間（ｔ１）とローレベル期間（ｔ２）とが一致するように、第１ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正する。
【０１００】
例えば、図３（ｂ）に示すように、ＡＤ変換器１５が第１ステージの１ビットＡＤ変換部（図示せず）の比較電圧を０．５Ｖに補正することにより、ビット３の出力がハイレベルとなる期間”ｔ１ａ”とローレベルとなる期間”ｔ２ａ”とは等しくなる。
【０１０１】
このため、ＡＤ変換器１５が図２に示す制御信号”ＣＳ１１０”に基づいて”ｔ１”と”ｔ２”とが等しくなるように第１ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正することにより、ＡＤ変換器１５は理想の比較電圧でビット３の出力を遷移させることが可能となる。
【０１０２】
次に、演算制御部２５は、期間”ｔ１”及び期間”ｔ２”、時間測定部２３及び２４の測定結果に基づいて、ビット２の出力とビット３の出力とが同時にハイレベルとなる期間及びローレベルとなる期間をそれぞれ求める。
【０１０３】
例えば、図４に示すように、演算制御部２５はビット２の出力とビット３の出力とが同時にハイレベルとなる期間”ｔ３”、ビット２の出力とビット３の出力が同時にローレベルとなる期間”ｔ４”をそれぞれ求める。
【０１０４】
つまり、演算制御部２５は、ＡＤ変換器のビット２の整定出力（以下、ビット２整定出力という）がハイレベルとなる期間（ｔ３）とローレベルとなる期間（ｔ４）を求めることになる。
【０１０５】
また、演算制御部２５は期間”ｔ３”と期間”ｔ４”とを比較し、期間”ｔ３”と期間”ｔ４”とが異なる場合に、第２ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正する制御信号”ＣＳ１１０”をＡＤ変換器１５に出力する。
【０１０６】
例えば、図４（ａ）に示すように、ＡＤ変換器１５の比較電圧（０．７７Ｖ及び０．２７Ｖ）が理想の電圧（０．７５Ｖ及び０．２５Ｖ）からそれぞれずれている場合、期間”ｔ３”と期間”ｔ４”とが異なるので、演算制御部２５は第２ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正する制御信号”ＣＳ１１０”をＡＤ変換器１５に出力する。
【０１０７】
そして、ＡＤ変換器１５は、図２に示す制御信号”ＣＳ１１０”に基づいて、期間”ｔ３”と期間”ｔ４”とが等しくなるように、第２ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正する。
【０１０８】
いいかえれば、ＡＤ変換器１５は、ＡＤ変換器のビット２整定出力のハイレベル期間（ｔ３）とローレベル期間（ｔ４）とが一致するように、第２ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正する。
【０１０９】
また、特に図示して説明しないが、第２ステージの１ビットＡＤ変換部（図示せず）は、前段の第１のステージのアナログ／デジタル変換の結果に基づいて供給される第１の残差信号と予め設定された比較電圧（例えば、０．２５Ｖ）とを比較してアナログ／デジタル変換を行うので、第２ステージの１ビットＡＤ変換部の比較電圧を補正すれば、ビット２を遷移させるための基準となる２つの電圧（以下、基準電圧（例えば、０．２５Ｖ、０．７５Ｖ））はそれぞれ同時に補正されることになる。
【０１１０】
例えば、図４（ｂ）に示すように、ＡＤ変換器１５が第２ステージの１ビットＡＤ変換部（図示せず）の比較電圧を０．２５Ｖに補正することにより、ビット２を遷移させるための２つ基準電圧（０．２５Ｖ、０．７５Ｖ）が同時に補正されることになり、ビット２及びビット３の出力が同時にハイレベルとなる期間”ｔ３ａ”とローレベルとなる期間”ｔ４ａ”とは等しくなる。
【０１１１】
このため、ＡＤ変換器１５が図２に示す制御信号”ＣＳ１１０”に基づいて期間”ｔ３”と期間”ｔ４”とが等しくなるように第２ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正することにより、ＡＤ変換器１５は理想の基準電圧でビット２の出力を遷移させることが可能となる。
【０１１２】
次に、演算制御部２５は、期間”ｔ３”及び期間”ｔ４”、時間測定部２２、２３及び２４の測定結果に基づいて、ビット１の出力とビット２及びビット３の出力とが同時にハイレベルとなる期間及びローレベルとなる期間をそれぞれ求める。
【０１１３】
例えば、図５に示すように、演算制御部２５は、ビット１の出力とビット２及びビット３の出力とが同時にハイレベルとなる期間”ｔ５”と、ビット１の出力とビット２及びビット３の出力とが同時にローレベルとなる期間”ｔ６”とをそれぞれ求める。
【０１１４】
すなわち、演算制御部２５は、ＡＤ変換器のビット１の整定出力（以下、ビット１整定出力という）がハイレベルとなる期間（ｔ５）とローレベルとなる期間（ｔ６）を求めることになる。
【０１１５】
また、演算制御部２５は、期間”ｔ５”と期間”ｔ６”とを比較し、ｔ５”と期間”ｔ６”とが異なる場合に、図２に示す第３ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正する制御信号”ＣＳ１１０”をＡＤ変換器１５に出力する。
【０１１６】
そして、特に図示して説明しないが、ＡＤ変換器１５は、図２に示す制御信号”ＣＳ１１０”に基づいて、期間”ｔ５”と期間”ｔ６”とが等しくなるように、第３ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正する。
【０１１７】
つまり、ＡＤ変換器１５は、ＡＤ変換器のビット１整定出力がハイレベルとなる期間（ｔ５）とローレベルとなる期間（ｔ６）とが一致するように、第３ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正することになる。
【０１１８】
また、特に図示して説明しないが、第３ステージの１ビットＡＤ変換部（図示せず）は、前段の第１及び第２のステージのアナログ／デジタル変換の結果に基づいて供給される第２の残差信号と予め設定された比較電圧（例えば、０．１２５Ｖ）とを比較してアナログ／デジタル変換を行うので、第３ステージの１ビットＡＤ変換部の比較電圧を補正すれば、ビット１を遷移させるための４つの基準電圧（例えば、０．１２５Ｖ、０．３７５Ｖ、０．６２５Ｖ、０．８７５Ｖ）はそれぞれ同時に補正されることになる。
【０１１９】
このため、ＡＤ変換器１５が図２に示す制御信号”ＣＳ１１０”に基づいて期間”ｔ５”と”ｔ６”とが等しくなるように第３ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正することにより、ＡＤ変換器１５は理想の基準電圧でビット１の出力を遷移させることが可能となる。
【０１２０】
次に、演算制御部２５は、期間”ｔ５”及び期間”ｔ６”、時間測定部２１、２２、２３及び２４の測定結果に基づいて、ビット０の出力とビット１、ビット２及びビット３の出力とが同時にハイレベルとなる期間及びローレベルとなる期間をそれぞれ求める。
【０１２１】
例えば、図６に示すように、演算制御部２５は、ビット０の出力とビット１、２及び３の出力とが同時にハイレベルとなる期間”ｔ７”と、ビット０の出力とビット１、２及び３の出力とが同時にローレベルとなる期間”ｔ８”とをそれぞれ求める。
【０１２２】
いいかえれば、演算制御部２５は、ＡＤ変換器のビット０の整定出力（以下、ビット０整定出力という）がハイレベルとなる期間（ｔ５）とローレベルとなる期間（ｔ６）を求めることになる。
【０１２３】
また、演算制御部２５は、期間”ｔ７”と期間”ｔ８”とを比較し、期間”ｔ７”と期間”ｔ８”とが異なる場合に、図２に示す第４ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正する制御信号”ＣＳ１１０”をＡＤ変換器１５に出力する。
【０１２４】
そして、特に図示して説明しないが、ＡＤ変換器１５は、図２に示す制御信号”ＣＳ１１０”に基づいて、期間”ｔ７”と期間”ｔ８”とが等しくなるように、第４ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正する。
【０１２５】
すなわち、ＡＤ変換器１５は、ＡＤ変換器のビット１整定出力のハイレベル期間（ｔ７）とローレベル期間（ｔ８）とが一致するように、第４ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正することになる。
【０１２６】
また、特に図示して説明しないが、第４ステージの１ビットＡＤ変換部（図示せず）は、前段の第１、第２及び第３のステージのアナログ／デジタル変換の結果に基づいて供給される第３の残差信号と予め設定された比較電圧（例えば、０．０６２５Ｖ）とを比較してアナログ／デジタル変換を行うので、第４ステージの１ビットＡＤ変換部の比較電圧を補正すれば、ビット０を遷移させるための８つの基準電圧はそれぞれ補正されることになる。
【０１２７】
このため、ＡＤ変換器１５が図２に示す制御信号”ＣＳ１１０”に基づいて期間”ｔ７”と期間”ｔ８”とが等しくなるように第４ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正することにより、ＡＤ変換器１５は理想の基準電圧でビット０の出力を遷移させることが可能となる。
【０１２８】
この結果、校正装置がＡＤ変換器から出力される最上位ビットの出力がハイレベル及びローレベルとなる期間が等しくなるようにＡＤ変換器の比較電圧を補正し、最上位ビットの出力と次のビットの出力が同時に同じ出力となる期間とが互いに等しくなるようにＡＤ変換器の比較電圧を補正することにより、短時間でＡＤ変換器を校正することを可能とする。
【０１２９】
なお、図１等に示す実施例では、ＡＤ変換器１５がビット０〜３の出力”ＢＩＴ１０”、”ＢＩＴ１１”、”ＢＩＴ１２”及び”ＢＩＴ１３”をエッジ検出部１７、１８、１９及び２０にそれぞれ出力すると例示されているが、特にこれに限定されるものではなく、ＡＤ変換器からの複数のビットの出力がマルチプレクサにそれぞれ出力され、校正装置がマルチプレクサを制御して複数のビットの出力をエッジ検出部に順次出力するものであっても構わない。
【０１３０】
例えば、校正装置がマルチプレクサを制御して複数のビットの出力をエッジ検出部に順次出力する実施例について図７を用いて説明する。図７は本発明に係るＡＤ変換器の校正システムのその他の例を示す構成図である。
【０１３１】
図７において２６はマルチプレクサである。図７において１４、１５、１６、１７、２１及び２５は図２と同一符号を付してある。図７はマルチプレクサ２６以外の構成は図２と同じ構成であるため説明を適宜省略する。
【０１３２】
校正装置１６は、マルチプレクサ２６、エッジ検出部１７、時間測定部２１及び演算制御部２５から構成される。
【０１３３】
図７に示すビット０の出力”ＢＩＴ２０”はＡＤ変換器１５のビット０の出力端子からマルチプレクサ２６のビット０の入力端子に入力され、ビット１の出力”ＢＩＴ２１”はＡＤ変換器１５のビット１の出力端子からマルチプレクサ２６のビット１の入力端子に入力される。
【０１３４】
ビット２の出力”ＢＩＴ２２”はＡＤ変換器１５のビット２の出力端子からマルチプレクサ２６のビット２の入力端子に入力され、ビット３の出力”ＢＩＴ２３”はＡＤ変換器１５のビット３の出力端子からマルチプレクサ２６のビット３の入力端子に入力される。
【０１３５】
マルチプレクサ２６の出力端子はエッジ検出部１７の入力端子に接続され、エッジ検出部１７の出力端子は時間測定部２１の入力端子に接続される。
【０１３６】
時間測定部２１の出力端子は演算制御部２５の入力端子に接続され、演算制御部２５の制御出力端子はマルチプレクサ２６の制御端子に接続される。
【０１３７】
ここで、図７に示す本発明に係るＡＤ変換器の校正システムがマルチプレクサを制御する動作について説明する。また、図７はマルチプレクサ２６以外の動作は図２と同じ動作であるため説明を適宜省略する。
【０１３８】
信号発生器１４は、正弦波のアナログ信号”ＳＮ１２０”をＡＤ変換器１５の入力端子に出力する。
【０１３９】
ＡＤ変換器１５は、アナログ信号”ＳＮ１２０”の電圧と予め設定された比較電圧（図示せず）とに基づいてビット０〜３の出力”ＢＩＴ２０”、”ＢＩＴ２１”、”ＢＩＴ２２”及び”ＢＩＴ２３”をマルチプレクサ２６にそれぞれ出力する。
【０１４０】
まず、演算制御部２５は、マルチプレクサ２６を制御してビット３の出力”ＢＩＴ２３”をエッジ検出部１７に出力させる。
【０１４１】
エッジ検出部１７はビット３の出力”ＢＩＴ２３”の立ち上がり及び立ち下がりエッジを検出し、検出結果を時間測定部２１に出力する。
【０１４２】
また、時間測定部２１は、エッジ検出部１７の検出結果に基づき、ビット３の出力”ＢＩＴ２３”がハイレベルとなる期間及びローレベルとなる期間をそれぞれ測定し、演算制御部２５に出力する。
【０１４３】
演算制御部２５は、図１及び図２の校正装置の動作説明にて述べたように、時間測定部２１の測定結果に基づいて、ビット３の出力がハイレベルとなる期間”ｔ１”及びローレベルとなる期間”ｔ２”をそれぞれ測定すると共に、期間”ｔ１”と期間”ｔ２”とを比較する。
【０１４４】
演算制御部２５は、期間”ｔ１”と期間”ｔ２”とが異なる場合に第１ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正する制御信号”ＣＳ１２０”をＡＤ変換器１５に出力する。
【０１４５】
そして、ＡＤ変換器１５は、比較電圧を補正する制御信号”ＣＳ１２０”に基づいて期間”ｔ１”と期間”ｔ２”とが等しくなるように第１ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正する。
【０１４６】
すなわち、ＡＤ変換器１５は、ＡＤ変換器の最上位ビット整定出力のハイレベル期間（ｔ１）とローレベル期間（ｔ２）とが一致するように、第１ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正することになる。
【０１４７】
次に、演算制御部２５はマルチプレクサ２６を制御してビット２の出力”ＢＩＴ２２”をエッジ検出部１７に出力させる。
【０１４８】
エッジ検出部１７はビット２の出力”ＢＩＴ２２”の立ち上がり及び立ち下がりエッジを検出し、検出結果を時間測定部２１に出力する。
【０１４９】
時間測定部２１は、エッジ検出部１７の検出結果に基づき、ビット２の出力”ＢＩＴ２２”がハイレベルとなる期間及びローレベルとなる期間をそれぞれ測定し、演算制御部２５に出力する。
【０１５０】
演算制御部２５は、図１及び図２の校正装置の動作説明にて述べたように、時間測定部２１の測定結果に基づいて図７に示すビット２とビット３の出力”ＢＩＴ２２”及び”ＢＩＴ２３”が同時にハイレベルとなる期間”ｔ３”及びローレベルとなる期間”ｔ４”をそれぞれ求めると共に、期間”ｔ３”と期間”ｔ４”とを比較する。
【０１５１】
そして、演算制御部２５は、期間”ｔ３”と期間”ｔ４”とが異なる場合に第２ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正する制御信号”ＣＳ１２０”をＡＤ変換器１５に出力する。
【０１５２】
ＡＤ変換器１５は比較電圧を補正する制御信号”ＣＳ１２０”に基づいて期間”ｔ３”と期間”ｔ４”とが等しくなるように第２ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正する。
【０１５３】
いいかえれば、ＡＤ変換器１５は、ＡＤ変換器のビット２整定出力のハイレベル期間（ｔ３）とローレベル期間（ｔ４）とが一致するように、第２ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正することになる。
【０１５４】
次に、演算制御部２５はマルチプレクサ２６を制御してビット１の出力”ＢＩＴ２１”をエッジ検出部１７に出力させ、上記の動作説明にて述べたように、時間測定部２１の測定結果に基づいてビット１とビット２、ビット３の出力”ＢＩＴ２１”、”ＢＩＴ２２”及び”ＢＩＴ２３”が同時にハイレベル及びローレベルとなる期間（期間”ｔ５”、”ｔ６”）とを比較する。
【０１５５】
演算制御部２５は、期間”ｔ５”と期間”ｔ６”とが異なる場合に第３ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正する制御信号”ＣＳ１２０”をＡＤ変換器１５に出力する。
【０１５６】
ＡＤ変換器１５は比較電圧を補正する制御信号”ＣＳ１２０”に基づいて期間”ｔ５”と期間”ｔ６”とが等しくなるように第３ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正する。
【０１５７】
つまり、ＡＤ変換器１５は、ＡＤ変換器のビット１整定出力のハイレベル期間（ｔ５）とローレベル期間（ｔ６）とが一致するように、第３ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正することになる。
【０１５８】
次に、演算制御部２５はマルチプレクサ２６を制御してビット０の出力”ＢＩＴ２０”をエッジ検出部１７に出力させ、上記の動作説明にて述べたように、時間測定部２１の測定結果に基づいてビット０とビット１、ビット２、ビット３の出力”ＢＩＴ２０”、”ＢＩＴ２１”、”ＢＩＴ２２”及び”ＢＩＴ２３”が同時にハイレベル及びローレベルとなる期間（期間”ｔ７”、”ｔ８”）とを比較する。
【０１５９】
演算制御部２５は、期間”ｔ７”と期間”ｔ８”とが異なる場合に第４ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正する制御信号”ＣＳ１２０”をＡＤ変換器１５に出力する。
【０１６０】
ＡＤ変換器１５は比較電圧を補正する制御信号”ＣＳ１２０”に基づいて期間”ｔ７”と期間”ｔ８”とが等しくなるように第４ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正する。
【０１６１】
すなわち、ＡＤ変換器１５は、ＡＤ変換器のビット０整定出力のハイレベル期間（ｔ７）とローレベル期間（ｔ８）とが一致するように、第４ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正することになる。
【０１６２】
このように、演算制御部２５は、マルチプレクサ２６を制御してビット３の出力”ＢＩＴ２３”、ビット２の出力”ＢＩＴ２２”、ビット１の出力”ＢＩＴ２１”及びビット０の出力”ＢＩＴ２０”の順にエッジ検出部１７に出力させると共に、ビット０〜３の出力のいずれか一つとこのビット出力よりも全ての上位のビットの出力とが同時にハイレベルとなる期間及びローレベルとなる期間の比較結果に基づいてＡＤ変換器１５内の比較電圧を補正する制御信号を送信する。
【０１６３】
この結果、演算制御部がマルチプレクサを制御してＡＤ変換器からの複数のビットの出力を順次出力し、演算制御部がマルチプレクサから出力される最上位ビットの出力がハイレベル及びローレベルとなる期間が互いに等しくなるようにＡＤ変換器の比較電圧を補正し、最上位ビットの出力と次のビットの出力とが同時に同じ出力となる期間が互いに等しくなるようにＡＤ変換器の比較電圧を補正することにより、短時間でＡＤ変換器を校正することを可能とする。
【０１６４】
また、図１等に示す実施例では、ＡＤ変換器１５がエッジ検出部１７、１８、１９及び２０にビット０〜３の出力”ＢＩＴ１０”、”ＢＩＴ１１”、”ＢＩＴ１２”及び”ＢＩＴ１３”をそれぞれ出力すると例示されているが、特にこれに限定されるものではなく、演算制御部が調整済みのＡＤ変換器の変換結果に基づきマルチプレクサを制御してＡＤ変換器からの各ビットの出力を選択してそれぞれ出力させるものであっても構わない。
【０１６５】
例えば、演算制御部が調整済みのＡＤ変換器の変換結果に基づきマルチプレクサを制御してＡＤ変換器からの各ビットの出力を選択してそれぞれ出力させる校正装置の実施例について図８を用いて説明する。図８は本発明に係るＡＤ変換器の校正システムの他の一例を示す構成図である。
【０１６６】
図８において２７はアナログ信号をデジタル信号に変換する１ビットＡＤ変換部と、１ビットＡＤ変換部の出力を再びアナログ信号に変換する１ビットＤＡ変換部と、この１ビットＤＡ変換部の出力をアナログ信号から減算する減算部とを複数段カスケード接続して構成され校正済みで比較電圧のずれが無いＡＤ変換器、２８はマルチプレクサ制御回路である。図８において１４、１５、１６、１７、２１、２５及び２６は図７と同一符号を付してある。また、説明を簡単にするために、ＡＤ変換器２７は従来例に示したＡＤ変換器と同様の構成でアナログ信号を４ビットのデジタル信号に変換するものとする。さらに、図８はＡＤ変換器２７及びマルチプレクサ制御回路２８以外の構成は図７と同じ構成であるため説明を適宜省略する。
【０１６７】
校正装置１６は、マルチプレクサ２６、エッジ検出部１７、時間測定部２１、演算制御部２５、ＡＤ変換器２７及びマルチプレクサ制御回路２８から構成される。
【０１６８】
図８に示す正弦波のアナログ信号”ＳＮ１３０”は信号発生器１４の出力端子からＡＤ変換器２７の入力端子に入力される。
【０１６９】
ＡＤ変換器２７の出力端子からビット０〜３の出力（図示せず）がマルチプレクサ制御回路２８の入力端子にそれぞれ入力される。また、マルチプレクサ制御回路２８の制御出力端子はマルチプレクサ２６の制御端子に接続される。
【０１７０】
また、マルチプレクサ制御回路２８には、予めＡＤ変換器２７からのビット０〜３の出力の組み合わせとその立ち上がり及び立ち下がりエッジが出現するタイミングに基づいて、マルチプレクサ２６を制御してＡＤ変換器１５のビット０〜３の出力を選択して切り替えるといったロジックが組み込まれる（例えば、ＡＤ変換器２７のビット０〜３の出力が全てハイレベルとなる期間の立ち上がりエッジが出現するタイミングをマルチプレクサ２６にビット０を出力させるように切り替える、等）。
【０１７１】
ここで、図８に示す演算制御部が校正済みのＡＤ変換器の変換結果に基づきマルチプレクサを制御してＡＤ変換器からの各ビットの出力を選択してそれぞれ出力させる校正装置の動作について図９を用いて説明する。図９は本発明に係る校正装置のマルチプレクサを制御する動作を説明する説明図である。また図８はＡＤ変換器２７及びマルチプレクサ制御回路２８以外の動作は図７と同じ動作であるため説明を適宜省略する。
【０１７２】
信号発生器１４は、図８に示す正弦波のアナログ信号”ＳＮ１３０”をＡＤ変換器１５の入力端子及びＡＤ変換器２７の入力端子にそれぞれ出力する。
【０１７３】
特に図示して説明しないが、ＡＤ変換器２７は、予め補正された比較電圧（図示せず）に基づいて、アナログ信号”ＳＮ１３０”の電圧をデジタル信号に変換し、マルチプレクサ制御回路２８に出力する。
【０１７４】
ちなみに、ＡＤ変換器２７は、予め比較電圧が補正されているので理想のアナログ／デジタル変換が行われ、ビット３の出力がハイレベル及びローレベルとなる期間、ビット０〜２の出力のいずれか一つとこのビット出力よりも全ての上位のビットの出力とが同時にハイレベル若しくはローレベルとなる期間が互いにそれぞれ等しく、且つ、これらの期間の立ち上がり及び立ち下がりエッジのタイミング（以下、遷移時間）は理想のタイミングとなる。
【０１７５】
また、マルチプレクサ制御回路２８は、ＡＤ変換器２７から出力されるビット０〜３の出力の理想の遷移時間に基づいて、ＡＤ変換器２７の理想の遷移時間の近傍をマルチプレクサ２６を制御してビット０〜３の出力を選択して切り替えＡＤ変換器１５の未校正の遷移時間を測定する期間（以下、エッジ測定期間）としてそれぞれ求める。
【０１７６】
例えば、図９に示すように、マルチプレクサ制御回路２８は、ＡＤ変換器２７の出力に基づいて、ビット３の出力”ＢＩＴ３３”がハイレベル及びローレベルに切り換わる理想の遷移時刻”ＴＭ１００”、”ＴＭ１０７”及び”ＴＭ１１４”に基づきビット３のエッジ測定期間”ＩＴ１００”、”ＩＴ１０６”及び”ＩＴ１１２”をそれぞれ求める。
【０１７７】
同様に、マルチプレクサ制御回路２８は、ＡＤ変換器２７の出力に基づいて、ビット２及びビット３の出力”ＢＩＴ３２”及び”ＢＩＴ３３”が全てハイレベル若しくはローレベルに切り換わる理想の遷移時刻”ＴＭ１０１”、”ＴＭ１０６”、”ＴＭ１０８”及び”ＴＭ１１３”に基づきビット２のエッジ測定期間”ＩＴ１０１”、”ＩＴ１０５”、”ＩＴ１０７”及び”ＩＴ１１１”をそれぞれ求める。
【０１７８】
また同様に、マルチプレクサ制御回路２８は、ＡＤ変換器２７の出力に基づいて、ビット１、ビット２及びビット３の出力”ＢＩＴ３１”、”ＢＩＴ３２”及び”ＢＩＴ３３”が全てハイレベル若しくはローレベルに切り換わる理想の遷移時刻”ＴＭ１０２”、”ＴＭ１０５”、”ＴＭ１０９”及び”ＴＭ１１２”に示すビット１の理想の遷移時間に基づきビット１のエッジ測定期間”ＩＴ１０２”、”ＩＴ１０４”、”ＩＴ１０８”及び”ＩＴ１１０”をそれぞれ求める。
【０１７９】
また同じように、マルチプレクサ制御回路２８は、ＡＤ変換器２７の出力に基づいて、ビット０〜３の出力”ＢＩＴ３０”、”ＢＩＴ３１”、”ＢＩＴ３２”及び”ＢＩＴ３３”が全てハイレベル若しくはローレベルに切り換わる理想の遷移時刻”ＴＭ１０３”、”ＴＭ１０４”、”ＴＭ１１０”及び”ＴＭ１１１”に示すビット０の理想の遷移時間に基づきビット０のエッジ測定期間”ＩＴ１０３”及び”ＩＴ１０９”をそれぞれ求める。
【０１８０】
そして、マルチプレクサ制御回路２８は、これらのエッジ測定期間に基づいてマルチプレクサ２６を制御しＡＤ変換器１５からビット０〜３の出力”ＢＩＴ３０”、”ＢＩＴ３１”、”ＢＩＴ３２”及び”ＢＩＴ３３”を切り替えてエッジ検出部１７にそれぞれ出力させる。
【０１８１】
例えば、マルチプレクサ制御回路２８はマルチプレクサ２６を制御して、ビット３のエッジ測定期間”ＩＴ１００”、”ＩＴ１０６”及び”ＩＴ１１２”ではビット３の出力”ＢＩＴ３３”をエッジ検出部１７にそれぞれ出力し、ビット２のエッジ測定期間”ＩＴ１０１”、”ＩＴ１０５”、”ＩＴ１０７”及び”ＩＴ１１１”ではビット２の出力”ＢＩＴ３２”をエッジ検出部１７にそれぞれ出力し、ビット１のエッジ測定期間”ＩＴ１０２”、”ＩＴ１０４”、”ＩＴ１０８”及び”ＩＴ１１０”ではビット１の出力”ＢＩＴ３１”をエッジ検出部１７にそれぞれ出力し、ビット０のエッジ測定期間”ＩＴ１０３”及び”ＩＴ１０９”ではビット０の出力”ＢＩＴ３０”をエッジ検出部１７にそれぞれ出力する。
【０１８２】
このように、マルチプレクサ制御回路２８がビット０〜３のエッジ測定期間に基づきマルチプレクサ２６を制御してＡＤ変換器１５のビット０〜３の出力を選択して切り替えてエッジ検出部１７にそれぞれ出力させるので、ＡＤ変換器１５のビット０〜３の出力”ＢＩＴ３０”、”ＢＩＴ３１”、”ＢＩＴ３２”及び”ＢＩＴ３３”が図９に示す正弦波のアナログ信号”ＳＮ１３０”の１周期内で順次切り替えられて出力されることになる。
【０１８３】
エッジ検出部１７は、マルチプレクサ２６からビット０〜３の出力”ＢＩＴ３０”、”ＢＩＴ３１”、”ＢＩＴ３２”及び”ＢＩＴ３３”の立ち上がり及び立ち下がりエッジをそれぞれ検出し、検出結果を時間測定部２１にそれぞれ出力する。
【０１８４】
時間測定部２１は、エッジ検出部１７の検出結果に基づき、ビット０〜３の出力”ＢＩＴ３０”、”ＢＩＴ３１”、”ＢＩＴ３２”及び”ＢＩＴ３３”のそれぞれがハイレベルとなる期間及びローレベルとなる期間を測定し、演算制御部２５に出力する。
【０１８５】
演算制御部２５は、図１及び図２の校正装置の動作説明にて述べたように、時間測定部２１の測定結果に基づいて、ビット３の出力がハイレベルとなる期間”ｔ１”及びローレベルとなる期間”ｔ２”が互いに等しくなるように比較電圧を補正する制御信号”ＣＳ１３０”をＡＤ変換器１５に出力する。
【０１８６】
そして、ＡＤ変換器１５は、第１ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正する制御信号”ＣＳ１３０”に基づいて期間”ｔ１”と期間”ｔ２”とが等しくなるように第１ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正する。
【０１８７】
すなわち、ＡＤ変換器１５は、ＡＤ変換器の最上位ビット整定出力のハイレベル期間（ｔ１）とローレベル期間（ｔ２）とが一致するように、第１ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正することになる。
【０１８８】
同様に、演算制御部２５は、時間測定部２１の測定結果に基づいてＡＤ変換器１５からのビット０〜２の出力のいずれか一つとこのビット出力よりも全ての上位のビットの出力とが同時にハイレベル及びローレベルとなる期間が互いに等しくなるように図８中”ＣＳ１３０”に示す第２〜４ステージの１ビットＡＤ変換部（図示せず）の比較電圧を補正する制御信号をそれぞれＡＤ変換器１５に出力する。
【０１８９】
ＡＤ変換器１５は、比較電圧を補正する制御信号”ＣＳ１３０”に基づいてビット０〜２の出力の比較電圧をそれぞれ補正する。
【０１９０】
つまり、ＡＤ変換器１５は、ＡＤ変換器のビット２〜０整定出力のハイレベル期間（ｔ３、または、ｔ５、ｔ７）とローレベル期間（ｔ４、または、ｔ６、ｔ８）とが一致するように、第２〜４ステージの１ビットＡＤ変換部（図示せず）の比較電圧をそれぞれ補正することになる。
【０１９１】
この結果、マルチプレクサ制御回路が第１のＡＤ変換器の出力から求められたエッジ測定期間に従いマルチプレクサを制御して第２のＡＤ変換器の複数のビットを選択して切り替えて出力させ、演算制御部が第２のＡＤ変換器の最上位ビットの出力がハイレベル及びローレベルとなる期間が等しくなるように第２のＡＤ変換器の比較電圧を補正し、最上位ビットの出力と次のビットの出力とが同時に同じ出力となる期間が互いに等しくなるように第２のＡＤ変換器の比較電圧を補正することにより、短時間でＡＤ変換器を校正することを可能とする。
【０１９２】
また、マルチプレクサ制御回路がマルチプレクサを制御してエッジ測定期間に基づき第２のＡＤ変換器の複数のビットの出力を順次切り替えて出力させることにより、ＡＤ変換器の複数のビットの出力が正弦波のアナログ信号の１周期内で順次切り替えられて出力されるので、従来の校正システムよりも短時間でＡＤ変換器を校正することが可能となる。
【０１９３】
また、図１等に示す実施例では、ＡＤ変換器１５に正弦波のアナログ信号が入力されると例示されているが、特にこれに限定されるものではなく、アナログ信号は三角波であっても構わない。
【０１９４】
また、図１等に示す実施例では、演算制御部２５は、ＡＤ変換器１５の比較電圧を４ビット全てについてそれぞれ補正すると例示されているが、特にこれに限定されるものではなく、演算制御部２５は最上位ビットのみ比較電圧を補正するものであっても構わない。
【０１９５】
また、図１等に示す実施例では、演算制御部２５は、ＡＤ変換器１５の比較電圧を４ビット全てについてそれぞれ補正すると例示されているが、特にこれに限定されるものではなく、演算制御部２５は最上位ビット及び次のビットの比較電圧を補正するものあっても構わない。
【０１９６】
また、図１等に示す実施例では、ＡＤ変換器１５はアナログ信号を４ビットのデジタル信号に変換すると例示されているが、特にこれに限定されるものではなく、１ビット以上のデジタル信号に変換するものであっても構わない。
【０１９７】
また、図１等に示す実施例では、エッジ検出部１７、１８、１９及び２０が各ビットの出力の立ち上がりエッジ及び立ち下がりエッジをそれぞれ検出すると例示されているが、特にこれに限定されるものではなく、ＡＤ変換器からのビットの出力の立ち上がりエッジ及び立下りエッジをそれぞれ検出できるものであれば１個以上のエッジ検出部から構成されるものであっても構わない。
【０１９８】
言い換えれば、ＡＤ変換器からの出力がＮビットである場合に、Ｎビットの出力のエッジを検出するためにＮ個のエッジ検出部から構成されるものであっても構わないし、また、Ｎビットの出力のエッジをそれぞれ検出できるのであれば、エッジ検出部の個数はＮ個にこだわるものではなく、Ｎ個以上、若しくは、Ｎ個以下のエッジ検出部の個数から構成されるものであっても構わない。
【０１９９】
また、本発明のＡＤ変換器の校正システムは、信号発生器１４からのアナログ信号がＡＤ変換器１５の内部回路に用いられる素子のばらつきなどによりゲイン誤差が発生する場合には、このアナログ信号のゲイン調整ができるものであってもよい。
【０２００】
以下、アナログ信号のゲイン調整が可能なＡＤ変換器の校正システムの説明をする。図１０は本発明に係るＡＤ変換器の校正システムの一実施例を示す構成図である。図１０において２９は既知の基準信号に基づいて、最上位ビットの出力と次のビットの出力が同時に同じ出力とならない期間や、最上位ビットの出力とそれ以降のビットの出力が同時に全て同じ出力とならない期間、すなわち、各ビットにおけるビット出力が整定出力ではない期間（以下、これらの期間を非整定出力期間という）が、既知の基準信号の非整定出力期間と等しくなるようにＡＤ変換器を補正するゲイン調整部である。
【０２０１】
図１０において１４、１５、１６、１７、１８、１９、２０、２１、２２、２３、２４及び２５は図２と同一符号を付してある。図１０はゲイン調整部以外の構成は図２と同じ構成であるため説明を適宜省略する。
【０２０２】
校正装置１６は、エッジ検出部１７〜２０、時間測定部２１、演算制御部２５、ゲイン調整部２９から構成される。なお、図１０のように演算制御部２５はゲイン調整部２９を含むものであってよい。また、校正装置１６のゲイン調整部２９はＡＤ変換器１５を校正するために予め既知の基準信号に関する電圧及び周期などの諸特性や非整定出力期間などの情報を有している。
【０２０３】
図１０に示す正弦波のアナログ信号”ＳＮ１４０”は信号発生器１４の出力端子からＡＤ変換器１５の入力端子に入力される。ＡＤ変換器１５の出力端子からビット０〜３の出力”ＢＩＴ１０”、”ＢＩＴ１１”、”ＢＩＴ１２”及び”ＢＩＴ１３”がエッジ検出部１７〜２０の入力端子にそれぞれ入力される。
【０２０４】
エッジ検出部１７〜２０の出力端子は時間測定部２１〜２４の入力端子とそれぞれ接続される。時間測定部２１〜２４の出力端子と演算制御部２５の入力端子はそれぞれ接続される。また、制御信号”ＣＳ１１０”は演算制御部２５の制御出力端子からＡＤ変換器１５の制御端子に入力される。
【０２０５】
ところで、ＡＤ変換器１５は、従来例で説明したようにステージごとに減算部を備えていて、これら減算部は、減算して得られた残差信号を増幅するアンプをそれぞれ有している。
【０２０６】
図１１は図１０のＡＤ変換器の構成図である。図１１において３０、３１、３２は減算して得られた残差信号を増幅するアンプである。４、５、６、７、８、９、１０、１１、１２、１３は図１５と同一符号を付してある。図１１において２は図１０と同一符号を付してある。図１１はアンプ３０〜３２以外の構成は図１５と同じ構成であるため説明を適宜省略する。
【０２０７】
減算部６の出力端子はアンプ３０を介して１ビットＡＤ変換部７の入力端子及び減算部９の加算入力端子にそれぞれ接続される。減算部９の出力端子はアンプ３１を介して１ビットＡＤ変換部１０の入力端子及び減算部１２の加算入力端子にそれぞれ接続され、減算部１２の出力端子はアンプ３２を介して１ビットＡＤ変換部１３の入力端子にそれぞれ接続される。
【０２０８】
たとえば、減算部６は図１５に示すアナログ信号”ＳＮ１００”から１ビットＤＡ変換部５から出力されるアナログ信号を減算して第１の残差信号（図示せず）を求め、この残差信号はアンプ（図示せず）で増幅されて第２ステージ１０１を構成する１ビットＡＤ変換部７及び減算部９にそれぞれ出力される。
【０２０９】
減算部９は第１の残差信号（図示せず）から１ビットＤＡ変換部８から出力されるアナログ信号を減算して第２の残差信号（図示せず）を求め、この残差信号はアンプ（図示せず）で増幅されて第３ステージ１０２を構成する１ビットＡＤ変換部１０及び減算部１２にそれぞれ出力される。
【０２１０】
減算部１２は第２の残差信号（図示せず）から１ビットＤＡ変換部１１から出力されるアナログ信号を減算して第３の残差信号（図示せず）を求め、この残差信号はアンプ（図示せず）で増幅されて１ビットＡＤ変換部１３に出力される。
【０２１１】
図１２〜図１４はＡＤ変換器に入力するアナログ信号のゲインが変動する場合の校正システムの動作を説明する説明図である。ＡＤ変換器１５の内部の詳細な動作は図２と同様であるので、ここでの説明を省略する。
【０２１２】
信号発生器１４は、図１０に示す正弦波のアナログ信号”ＳＮ１４０”をＡＤ変換器１５の入力端子に出力する。
【０２１３】
この信号発生部１４から入力されるアナログ信号は、ＡＤ変換器１５の内部回路に用いられる素子のばらつきなど（たとえば、アンプの増幅率にばらつきがあるなど）によりゲイン誤差が発生する（電圧の振幅が変動する）ことがある。
【０２１４】
たとえば、図１２に示すように、ＡＤ変換器１５に入力されたアナログ信号”ＳＮ１４１”はＡＤ変換器１５の素子のばらつきによりゲイン誤差が生じ基準信号”ＢＳＮ１００”よりも振幅が小さくなる。
【０２１５】
ＡＤ変換器１５は、アナログ信号”ＳＮ１４０”の電圧と予め設定された比較電圧（図示せず）とに基づいてビット０〜３の出力”ＢＩＴ１０”、”ＢＩＴ１１”、”ＢＩＴ１２”及び”ＢＩＴ１３”をエッジ検出部１７〜２０にそれぞれ出力する。
【０２１６】
また、エッジ検出部１７、１８、１９及び２０は、ビット０〜３の出力”ＢＩＴ１０”、”ＢＩＴ１１”、”ＢＩＴ１２”及び”ＢＩＴ１３”の立ち上がり及び立ち下がりエッジを検出し、検出結果を時間測定部２１、２２、２３及び２４にそれぞれ出力する。
【０２１７】
時間測定部２１、２２、２３及び２４は、エッジ検出部１７、１８、１９及び２０からの検出結果に基づき、ビット０〜３の出力”ＢＩＴ１０”、”ＢＩＴ１１”、”ＢＩＴ１２”及び”ＢＩＴ１３”がハイレベルとなる期間及びローレベルとなる期間をそれぞれ測定し演算制御部２５に出力する。
【０２１８】
演算制御部２５は、時間測定部２１、２２、２３及び２４の測定結果に基づき、図２に示すビット０〜３の出力”ＢＩＴ１０”、”ＢＩＴ１１”、”ＢＩＴ１２”及び”ＢＩＴ１３”のいずれか一つとこのビット出力よりも全ての上位のビットの出力とが同時にハイレベルとなる期間及びローレベルとなる期間をビット０〜３の全てについてそれぞれ求める。
【０２１９】
まず、演算制御部２５は、時間測定部２４の測定結果に基づき、ビット３の出力がハイレベルとなる期間及びローレベルとなる期間をそれぞれ求める。
【０２２０】
例えば、図１２に示すように、演算制御部２５は、アナログ信号の電圧がビット３の出力を遷移させる比較電圧よりも大きくなりビット３の出力がハイレベルとなる期間”ｔ１１”、アナログ信号の電圧がビット３の出力を遷移させる比較電圧よりも小さくなりビット３の出力がローレベルとなる期間”ｔ１２”をそれぞれ求める。
【０２２１】
演算制御部２５は、求められた期間”ｔ１１”と期間”ｔ１２”とを比較し、期間”ｔ１１”と期間”ｔ１２”とが異なる場合に、図１０に示す第１ステージの１ビットＡＤ変換部４の比較電圧を補正する制御信号”ＣＳ１１０”をＡＤ変換器１５に出力する。
【０２２２】
つまり、ＡＤ変換器１５は、ＡＤ変換器の最上位ビット整定出力のハイレベル期間（ｔ１１）とローレベル期間（ｔ１２）とが一致するように、第１ステージの１ビットＡＤ変換部４の比較電圧を補正することになる。
【０２２３】
このため、ＡＤ変換器１５が図１０に示す制御信号”ＣＳ１１０”に基づいて期間”ｔ１１”と期間”ｔ１２”とが等しくなるように第１ステージの１ビットＡＤ変換部４の比較電圧を補正することにより、ＡＤ変換器１５は理想の基準電圧でビット３の出力を遷移させることが可能となる。
【０２２４】
次に、演算制御部２５は、期間”ｔ１１”及び期間”ｔ１２”、時間測定部２３及び２４の測定結果に基づいて、ビット２の出力とビット３の出力とが同時にハイレベルとなる期間及びローレベルとなる期間をそれぞれ求める。
【０２２５】
例えば、図１３に示すように、演算制御部２５はビット２の出力とビット３の出力とが同時にハイレベルとなる期間”ｔ１３”、ビット２の出力とビット３の出力が同時にローレベルとなる期間”ｔ１５”をそれぞれ求める。
【０２２６】
演算制御部２５は、求められた期間”ｔ１３”と期間”ｔ１５”とを比較し、期間”ｔ１３”と期間”ｔ１５”とが異なる場合に、図１０に示す第２ステージの１ビットＡＤ変換部７の比較電圧を補正する制御信号”ＣＳ１１０”をＡＤ変換器１５に出力する。
【０２２７】
いいかえれば、ＡＤ変換器１５は、ＡＤ変換器のビット２整定出力のハイレベル期間（ｔ１３）とローレベル期間（ｔ１５）とが一致するように、第２ステージの１ビットＡＤ変換部７の比較電圧を補正することになる。
【０２２８】
また、ゲイン調整部２９は、期間”ｔ１３”及び期間”ｔ１５”、時間測定部２３及び２４の測定結果に基づいて、ビット２の出力とビット３の出力とが同時にハイレベル及びローレベルとならない期間”ｔ１４”（以下、非整定出力期間という）を求める。
【０２２９】
ゲイン調整部２９は、求められた非整定出力期間”ｔ１４”と予め記憶している既知の基準信号の非整定出力期間（例えば、図１３の期間”ｔ１４ａ”）とを比較し、期間”ｔ１４”と期間”ｔ１４ａ”とが異なる場合に、図１０に示す第１ステージの減算部６に備えられたアンプ３０の増幅率を補正する制御信号”ＣＳ１１０”をＡＤ変換器１５に出力する。
【０２３０】
このため、ＡＤ変換器１５が図１０に示す制御信号”ＣＳ１１０”に基づいて期間”ｔ１３”と期間”ｔ１４”とが等しくなるように第２ステージの１ビットＡＤ変換部７の比較電圧を補正することにより、ＡＤ変換器１５は理想の基準電圧でビット２の出力を遷移させることができる。
【０２３１】
また、ＡＤ変換器１５が図１０に示す制御信号”ＣＳ１１０”に基づいて非整定出力期間”ｔ１４”と既知の基準信号の非整定出力期間”ｔ１４ａ”とが等しくなるように第１ステージの減算部６に備えられたアンプ３０の増幅率を補正することにより、ＡＤ変換器１５に入力するアナログ信号のゲイン調整ができる。
【０２３２】
また、特に図示して説明しないが、演算制御部２５は、期間”ｔ１３”及び期間”ｔ１５”、時間測定部２２及び２３、２４の測定結果に基づいて、ビット１の出力とビット２及びビット３の出力とが同時にハイレベルとなる期間（期間”ｔ１６”）及びローレベルとなる期間（期間”ｔ１８”）をそれぞれ求めて比較し、各期間が互いに異なる場合は、図１０に示す第３ステージの１ビットＡＤ変換部１０の比較電圧を補正する制御信号”ＣＳ１１０”をＡＤ変換器１５に出力する。
【０２３３】
すなわち、ＡＤ変換器１５は、ＡＤ変換器のビット１整定出力のハイレベル期間（ｔ１６）とローレベル期間（ｔ１８）とが一致するように、第３ステージの１ビットＡＤ変換部１０の比較電圧を補正することになる。
【０２３４】
ゲイン調整部２９は、期間”ｔ１６”及び期間”ｔ１８”、時間測定部２２、２３及び２４の測定結果に基づき、ビット１の出力とビット２及びビット３の出力とが同時にハイレベル及びローレベルとならない期間”ｔ１７”（非整定出力期間）を求め、予め記憶している既知の基準信号の非整定出力期間（例えば期間”ｔ１７ａ”）と比較し、各期間が互いに異なる場合は、図１０に示す第２ステージの減算部９に備えられたアンプ３１の増幅率を補正する制御信号”ＣＳ１１０”をＡＤ変換器１５に出力する。
【０２３５】
このため、ＡＤ変換器１５が図１０に示す制御信号”ＣＳ１１０”に基づいて期間”ｔ１６”と期間”ｔ１８”とが等しくなるように第３ステージの１ビットＡＤ変換部１０の比較電圧を補正することにより、ＡＤ変換器１５は理想の基準電圧でビット１の出力を遷移させることができる。
【０２３６】
また、ＡＤ変換器１５が図１０に示す制御信号”ＣＳ１１０”に基づいて非整定出力期間”ｔ１７”と既知の基準信号の非整定出力期間”ｔ１７ａ”とが等しくなるように第２ステージの減算部９に備えられたアンプ３１の増幅率を補正することにより、ＡＤ変換器１５に入力するアナログ信号のゲイン調整ができる。
【０２３７】
さらに、演算制御部２５は、期間”ｔ１６”及び期間”ｔ１８”、時間測定部２１及び２２、２３、２４の測定結果に基づいて、ビット０の出力とビット１及びビット２、ビット３の出力とが同時にハイレベルとなる期間（期間”ｔ１９”）及びローレベルとなる期間（期間”ｔ２１”）をそれぞれ求めて比較し、各期間が互いに異なる場合は、図１０に示す第４ステージの１ビットＡＤ変換部１３の比較電圧を補正する制御信号”ＣＳ１１０”をＡＤ変換器１５に出力する。
【０２３８】
つまり、ＡＤ変換器１５は、ＡＤ変換器のビット０整定出力のハイレベル期間（ｔ１９）とローレベル期間（ｔ２１）とが一致するように、第４ステージの１ビットＡＤ変換部１３の比較電圧を補正することになる。
【０２３９】
ゲイン調整部２９は、期間”ｔ１９”及び期間”ｔ２１”、時間測定部２１、２２、２３及び２４の測定結果に基づいて、ビット０の出力とビット１及びビット２、ビット３の出力とが同時にハイレベル及びローレベルとならない期間”ｔ２０”（非整定出力期間）を求めて、予め記憶している既知の基準信号の非整定出力期間（たとえば期間”ｔ２０ａ”）と比較し、各期間が互いに異なる場合は、図１０に示す第３ステージの減算部１２に備えられたアンプ３２の増幅率を補正する制御信号”ＣＳ１１０”をＡＤ変換器１５に出力する。
【０２４０】
このため、ＡＤ変換器１５が図１０に示す制御信号”ＣＳ１１０”に基づいて期間”ｔ１９”と期間”ｔ２１”とが等しくなるように第４ステージの１ビットＡＤ変換部１３の比較電圧を補正することにより、ＡＤ変換器１５は理想の基準電圧でビット０の出力を遷移させることができる。
【０２４１】
また、ＡＤ変換器１５が図１０に示す制御信号”ＣＳ１１０”に基づいて非整定出力期間”ｔ２０”と既知の基準信号の非整定出力期間”ｔ２０ａ”とが等しくなるように第３ステージの減算部１２に備えられたアンプ３２の増幅率を補正することにより、ＡＤ変換器１５に入力するアナログ信号のゲイン調整ができる。
【０２４２】
一方、図１４に示すように、ＡＤ変換器１５に入力されるアナログ信号”ＳＮ１４２”はＡＤ変換器１５の素子のばらつきによりゲイン誤差が生じ基準信号”ＢＳＮ１００”よりも振幅が大きくなる場合も、上述と同様にゲイン調整部は非整定出力期間と既知の基準基準信号の非整定出力期間とが等しくなるように制御信号をＡＤ変換器１５に出力する。
【０２４３】
たとえば、ゲイン調整部２９は、ビット２の出力とビット３の出力とが同時にハイレベルとならない期間”ｔ１４ｂ”をそれぞれ求め、求められた期間”ｔ１４ｂ”と予め記憶している既知の基準信号の非整定出力期間（期間”ｔ１４ａ”）とを比較し、期間”ｔ１４ｂ”と期間”ｔ１４ａ”とが異なる場合に、図１０に示す第１ステージの減算部６に備えられたアンプ３０の増幅率を補正する制御信号”ＣＳ１１０”をＡＤ変換器１５に出力する。
【０２４４】
このため、ＡＤ変換器１５が図１０に示す制御信号”ＣＳ１１０”に基づいて非整定出力期間”ｔ１４ｂ”と既知の基準信号の非整定出力期間”ｔ１４ａ”とが等しくなるように第１ステージの減算部６に備えられたアンプ３０の増幅率を補正することにより、ＡＤ変換器１５に入力するアナログ信号のゲイン調整ができる。
【０２４５】
この結果、ＡＤ変換器の校正システムは、信号発生器１４からのアナログ信号がＡＤ変換器１５の内部回路に用いられる素子のばらつきなどによりゲイン誤差が発生する場合する場合であってもアナログ信号のゲイン調整ができるとともに、各比較電圧を補正することによって短時間でＡＤ変換器を校正することができる。
【図面の簡単な説明】
【０２４６】
【図１】本発明に係るＡＤ変換器の校正システムの一実施例を示す構成図である。
【図２】本発明に係るＡＤ変換器の校正システムの一実施例の演算手段の詳細な構成図である。
【図３】本発明に係るＡＤ変換器の校正システムの一実施例の動作を説明する説明図である。
【図４】本発明に係るＡＤ変換器の校正システムの一実施例の動作を説明する説明図である。
【図５】本発明に係るＡＤ変換器の校正システムの一実施例の動作を説明する説明図である。
【図６】本発明に係るＡＤ変換器の校正システムの一実施例の動作を説明する説明図である。
【図７】本発明に係るＡＤ変換器の校正システムのその他の例を示す構成図である。
【図８】本発明に係るＡＤ変換器の校正システムの他の一例を示す構成図である。
【図９】本発明に係る校正装置のマルチプレクサを制御する動作を説明する説明図である。
【図１０】本発明に係るＡＤ変換器の校正システムの一実施例を示す構成図である。
【図１１】図１０のＡＤ変換器の構成図である。
【図１２】ＡＤ変換器に入力するアナログ信号のゲインが変動する場合の校正システムの動作を説明する説明図である。
【図１３】ＡＤ変換器に入力するアナログ信号のゲインが変動する場合の校正システムの動作を説明する説明図である。
【図１４】ＡＤ変換器に入力するアナログ信号のゲインが変動する場合の校正システムの動作を説明する説明図である。
【図１５】従来のＡＤ変換器の校正システムの一例を示す構成図である。
【図１６】従来のＡＤ変換器の校正システムの詳細な構成図である。
【図１７】従来のＡＤ変換器の校正システムの一例の動作を説明する説明図である。
【図１８】従来のＡＤ変換器の校正システムの一例の動作を説明する説明図である。
【符号の説明】
【０２４７】
１、１４  信号発生器
２、１５、２７  ＡＤ変換器
３、１６  校正装置
４、７、１０、１３  １ビットＡＤ変換部
５、８、１１  １ビットＤＡ変換部
６、９、１２  減算部
１７、１８、１９、２０  エッジ検出部
２１、２２、２３、２４  時間測定部
２５、２８  演算制御部
２６  マルチプレクサ
２９  ゲイン調整部
３０、３１、３２  アンプ
１００、１０１、１０２、１０３  ステージ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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