(57)【要約】【課題】不揮発性半導体記憶装置において、選択メモリセルのドレイン側で発生した２次電子が隣接する非選択メモリセルへ到達することを抑制し、非選択メモリセルへ２次電子が誤書き込みされることを防止する。【解決手段】不揮発性半導体記憶装置は、ビット線方向に延伸するように形成され、ソース・ドレインとして機能する一対の拡散ビット線１０１と、一対の拡散ビット線１０１間に形成されたゲート絶縁膜１０５と、ゲート絶縁膜１０５上にワード線方向に延伸するように形成され、ゲート電極として機能するワード線１０２とを備える。拡散ビット線１０１の下方に拡散ビット線１０１から離間するように形成され、拡散ビット線１０１の導電型と同一導電型の高濃度埋込層１０３を備える。高濃度埋込層１０３は引き出し電極に接続され、独立に電位制御可能であり、これに正電位を印加することで、発生した２次電子が高濃度埋込層１０３に捕捉される。【選択図】図３
2008270655.tif 000002
【特許請求の範囲】
【請求項１】
基板中にビット線方向に延伸するように形成され、ソース・ドレインとして機能する一対の拡散ビット線と、
前記基板上における前記一対の拡散ビット線間に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上にワード線方向に延伸するように形成され、ゲート電極として機能するワード線とを備えた不揮発性半導体記憶装置であって、
前記基板中における前記拡散ビット線の下方に前記拡散ビット線から離間するように形成され、前記拡散ビット線の導電型と同一導電型の高濃度埋込層を備える、不揮発性半導体記憶装置。
【請求項２】
前記高濃度埋込層は、前記拡散ビット線に平行又は直交するように形成されている、請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記高濃度埋込層は、前記ビット線方向に形成されたビット線方向高濃度埋込層と、前記ワード線方向に形成されたワード線方向高濃度埋込層とからなる、請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記高濃度埋込層は、引き出し電極に接続され、独立に電位制御可能である、請求項１〜３のうちのいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記高濃度埋込層は、正電位が印加される、請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記高濃度埋込層は、不純物濃度が１０１６ｃｍ−３以上であって且つ１０２０ｃｍ−３の以下の範囲内である、請求項１〜５のうちのいずれか１項に記載の不揮発性半導体記憶装置。
【請求項７】
前記基板は、抵抗率が０．０１Ωｃｍ以上であって且つ０．１Ωｃｍ以下である高濃度半導体基板と、前記高濃度半導体基板上に形成された抵抗率が１０Ωｃｍ以上であって且つ２０Ωｃｍ以下であるエピタキシャル層とからなり、
前記高濃度埋込層は、前記高濃度半導体基板と前記エピタキシャル層との界面に形成されている、請求項１〜６のうちのいずれか１項に記載の不揮発性半導体記憶装置。
【請求項８】
基板中にビット線方向に延伸するように形成され、ソース・ドレインとして機能する一対の拡散ビット線と、
前記基板上における前記一対の拡散ビット線間に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上にワード線方向に延伸するように形成され、ゲート電極として機能するワード線とを備えた不揮発性半導体記憶装置であって、
前記基板中における前記拡散ビット線の下方に前記拡散ビット線から離間するように形成され、前記拡散ビット線の導電型と同一導電型の第１の高濃度埋込層と、
前記基板中における前記拡散ビット線の下方に前記拡散ビット線から離間すると共に、前記第１の高濃度埋込層に隣接するように形成され、前記拡散ビット線の導電型と逆導電型の第２の高濃度埋込層とを備える、不揮発性半導体記憶装置。
【請求項９】
前記第１の高濃度埋込層は、前記拡散ビット線に平行又は直交して形成されている、請求項８に記載の不揮発性半導体記憶装置。
【請求項１０】
前記第１の高濃度埋込層は、前記ビット線方向に形成されたビット線方向高濃度埋込層と、前記ワード線方向に形成されたワード線方向高濃度埋込層とからなる、請求項８に記載の不揮発性半導体記憶装置。
【請求項１１】
前記第１の高濃度埋込層は、引き出し電極に接続され、独立に電位制御可能である、請求項８〜１０のうちのいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１２】
前記第１の高濃度埋込層は、正電位が印加される、請求項１１に記載の不揮発性半導体記憶装置。
【請求項１３】
前記第１の高濃度埋込層は、不純物濃度が１０１６ｃｍ−３以上であって且つ１０２０ｃｍ−３以下の範囲内である、請求項８〜１２のうちのいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１４】
前記第２の高濃度埋込層は、不純物濃度が１０１６ｃｍ−３以上であって且つ１０２０ｃｍ−３以下の範囲内である、請求項８〜１３のうちのいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１５】
前記基板は、前記拡散ビット線の導電型と逆導電型の半導体基板と、前記半導体基板上に形成された抵抗率が１０Ωｃｍ以上であって且つ２０Ωｃｍ以下であるエピタキシャル層とからなり、
前記第１及び第２の高濃度埋込層は、前記半導体基板と前記エピタキシャル層との界面に形成されている、請求項８〜１４のうちのいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１６】
前記ゲート絶縁膜は、下方より順に形成された第１のシリコン酸化膜、シリコン窒化膜及び第２のシリコン酸化膜の積層膜からなる、請求項１〜１５のうちのいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１７】
前記引き出し電極は、
前記基板中において前記高濃度埋込層と接続する高濃度拡散層と、
前記高濃度拡散層中に形成された溝部内に埋め込まれた導電膜と、
前記基板上に形成され、前記導電膜と接続するコンタクトプラグとからなる、請求項４に記載の不揮発性半導体記憶装置。
【請求項１８】
前記引き出し電極は、
前記基板中において前記第１の高濃度埋込層と接続する高濃度拡散層と、
前記高濃度拡散層中に形成された溝部に埋め込まれた導電膜と、
前記基板上に形成され、前記導電膜と接続するコンタクトプラグからなる、請求項１１に記載の不揮発性半導体記憶装置。
【請求項１９】
前記高濃度拡散層が、前記拡散ビット線の終端部近傍又は前記ワード線の終端部近傍に形成されている、請求項１７又は１８に記載の不揮発性半導体記憶装置。
【請求項２０】
前記導電膜がポリシリコン膜である、請求項１７〜１９のうちいずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プログラムの際にドレイン側で発生したホットエレクトロンをドレイン近傍のゲート絶縁膜、例えばＯＮＯ膜（Silicon Oxide−Silicon Nitride−Silicon Oxide）へ注入し、電子をシリコン窒化膜中に蓄積することにより、情報の記憶を行う不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
まず、フラッシュメモリの一種であるＭＯＮＯＳ型の従来に係る不揮発性半導体記憶装置の書き込み時における動作について説明する。
【０００３】
ここで、ＭＯＮＯＳ型のメモリセルトランジスタのＯＮＯ膜に注入された電子がシリコン窒化膜に蓄えられた状態を“０”書き込みと定義すると共に、電子が蓄えられていない状態を“１”書き込みと定義する。
【０００４】
書き込み時には、選択メモリセルの基板とソースとをそれぞれ０ｖに固定し、ドレインに例えば４．５ｖを印加する。この状態において、ゲート電極を構成するワード線に所定の書き込み電圧、例えば９ｖの高電圧を印加する。これにより、チャネル領域に反転層が形成され、ソース領域からドレイン領域に向かって電子が加速される。ドレイン電界によりエネルギーを得たチャネルホットエレクトロン（ＣＨＥ）は、ドレイン近傍に到達すると、ゲート電極に印加した高電圧により発生した垂直方向電界によってＯＮＯ膜に注入される。これにより、ＯＮＯ膜中のシリコン窒化膜に電子が捕獲され“０”書き込みが実現される。
【０００５】
しかしながら、このとき、非選択メモリセルのトランジスタのソース領域及びドレイン領域はフローティング電位となっている。このため、選択メモリセルに隣接する非選択メモリセルの例えばソース電位が選択メモリセルのドレイン電位よりも低くなった場合、ドレイン側から非選択メモリセルのソースに向かってリーク電流が流れ、結果として非選択メモリセルに誤書き込みが起きるという問題があった。
【０００６】
この問題に対して、図３６に示す構造を有するＭＯＮＯＳ型の従来に係る不揮発性半導体記憶装置が提案されている。
【０００７】
図３６に示すように、半導体基板１００上の隣接する選択メモリセルＭ０と非選択メモリセルＭ１とは、ビット線拡散層からなるビット線１０１を互いに共有していると共に、ビット線１０１に対して直交するワード線１０２を共有している。選択メモリセルＭ０のソース側は、絶縁膜１２０ａの側面に形成された第１のサイドウォール１２０によってビット線拡散層に対してオフセット領域を備えた構造を有している。一方、選択メモリセルＭ０のドレイン側は、絶縁膜１２１ａの側面に形成された第２のサイドウォール１２１の端面とビット線拡散層の端面とが一致するような構造を有している。このように、メモリセルトランジスタはソース及びドレインが非対称な構造となっている。
【０００８】
この構造によると、図３７に示す図３６の不揮発性半導体記憶装置の断面構造の一部拡大図における上記電子の動きを説明する模式図からも分かるように、ソース領域に第１のサイドウォール１２０を形成してオフセット領域を設けることにより、空乏層の広がりを抑制して誤書き込みを抑制することができる（例えば、特許文献１参照）。
【特許文献１】特開２０００−０９１４５２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述の従来の不揮発性半導体記憶装置においては、ドレイン近傍の高電界によってインパクトイオン化を引き起こし、発生した２次電子のうち隣接する非選択メモリセルまで到達するものがある。非選択メモリセルと選択メモリセルとはワード線が共通であるため、非選択メモリセルにも同様に高電圧が印加されている。このため、このゲート電界による垂直方向電界により、到達した２次電子が非選択メモリセルのＯＮＯ膜にも注入されるため、非選択メモリセルに情報が誤書き込みされるという問題が存在していた。
【００１０】
前記に鑑み、本発明の目的は、選択メモリセルのドレイン側で発生した２次電子が隣接する非選択メモリセルへ到達することを抑制し、非選択メモリセルへ２次電子が誤書き込みされることを防止できる構造を備えた不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１１】
前記の目的を達成するために、本発明の第１の形態に係る不揮発性半導体記憶装置は、基板中にビット線方向に延伸するように形成され、ソース・ドレインとして機能する一対の拡散ビット線と、基板上における一対の拡散ビット線間に形成されたゲート絶縁膜と、ゲート絶縁膜上にワード線方向に延伸するように形成され、ゲート電極として機能するワード線とを備えた不揮発性半導体記憶装置であって、基板中における拡散ビット線の下方に拡散ビット線から離間するように形成され、拡散ビット線の導電型と同一導電型の高濃度埋込層を備える。
【００１２】
本発明の第２の形態に係る不揮発性半導体記憶装置において、高濃度埋込層は、拡散ビット線に平行又は直交するように形成されている。
【００１３】
本発明の第２の形態に係る不揮発性半導体記憶装置において、高濃度埋込層は、ビット線方向に形成されたビット線方向高濃度埋込層と、ワード線方向に形成されたワード線方向高濃度埋込層とからなる。
【００１４】
本発明の第２の形態に係る不揮発性半導体記憶装置において、高濃度埋込層は、引き出し電極に接続され、独立に電位制御可能である。
【００１５】
本発明の第２の形態に係る不揮発性半導体記憶装置において、高濃度埋込層は、正電位が印加される。
【００１６】
本発明の第２の形態に係る不揮発性半導体記憶装置において、高濃度埋込層は、不純物濃度が１０１６ｃｍ−３以上であって且つ１０２０ｃｍ−３の以下の範囲内である。
【００１７】
本発明の第２の形態に係る不揮発性半導体記憶装置において、基板は、抵抗率が０．０１Ωｃｍ以上であって且つ０．１Ωｃｍ以下である高濃度半導体基板と、高濃度半導体基板上に形成された抵抗率が１０Ωｃｍ以上であって且つ２０Ωｃｍ以下であるエピタキシャル層とからなり、高濃度埋込層は、高濃度半導体基板とエピタキシャル層との界面に形成されている。
【００１８】
本発明の第２の形態に係る不揮発性半導体記憶装置は、基板中にビット線方向に延伸するように形成され、ソース・ドレインとして機能する一対の拡散ビット線と、基板上における一対の拡散ビット線間に形成されたゲート絶縁膜と、ゲート絶縁膜上にワード線方向に延伸するように形成され、ゲート電極として機能するワード線とを備えた不揮発性半導体記憶装置であって、基板中における拡散ビット線の下方に拡散ビット線から離間するように形成され、拡散ビット線の導電型と同一導電型の第１の高濃度埋込層と、基板中における拡散ビット線の下方に拡散ビット線から離間すると共に、第１の高濃度埋込層に隣接するように形成された、拡散ビット線の導電型と逆導電型の第２の高濃度埋込層とを備える。
【００１９】
本発明の第２の形態に係る不揮発性半導体記憶装置において、第１の高濃度埋込層は、拡散ビット線に平行又は直交して形成されている。
【００２０】
本発明の第２の形態に係る不揮発性半導体記憶装置において、第１の高濃度埋込層は、ビット線方向に形成されたビット線方向高濃度埋込層と、ワード線方向に形成されたワード線方向高濃度埋込層とからなる。
【００２１】
本発明の第２の形態に係る不揮発性半導体記憶装置において、第１の高濃度埋込層は、引き出し電極に接続され、独立に電位制御可能である。
【００２２】
本発明の第２の形態に係る不揮発性半導体記憶装置において、第１の高濃度埋込層は、正電位が印加される。
【００２３】
本発明の第２の形態に係る不揮発性半導体記憶装置において、第１の高濃度埋込層は、不純物濃度が１０１６ｃｍ−３以上であって且つ１０２０ｃｍ−３以下の範囲内である。
【００２４】
本発明の第２の形態に係る不揮発性半導体記憶装置において、第２の高濃度埋込層は、不純物濃度が１０１６ｃｍ−３以上であって且つ１０２０ｃｍ−３以下の範囲内である。
【００２５】
本発明の第２の形態に係る不揮発性半導体記憶装置において、基板は、拡散ビット線の導電型と逆導電型の半導体基板と、半導体基板上に形成された抵抗率が１０Ωｃｍ以上であって且つ２０Ωｃｍ以下であるエピタキシャル層とからなり、第１及び第２の高濃度埋込層は、半導体基板とエピタキシャル層との界面に形成されている。
【００２６】
本発明の第１又は第２の形態に係る不揮発性半導体記憶装置において、ゲート絶縁膜は、下方より順に形成された第１のシリコン酸化膜、シリコン窒化膜及び第２のシリコン酸化膜の積層膜からなる。
【００２７】
本発明の第１の形態に係る不揮発性半導体記憶装置において、引き出し電極は、基板中において高濃度埋込層と接続する高濃度拡散層と、高濃度拡散層中に形成された溝部内に埋め込まれた導電膜と、基板上に形成され、導電膜と接続するコンタクトプラグとからなる。
【００２８】
本発明の第２の形態に係る不揮発性半導体記憶装置において、引き出し電極は、基板中において第１の高濃度埋込層と接続する高濃度拡散層と、高濃度拡散層中に形成された溝部に埋め込まれた導電膜と、基板上に形成され、導電膜と接続するコンタクトプラグからなる。
【００２９】
この場合、高濃度拡散層が、拡散ビット線の終端部近傍又はワード線の終端部近傍に形成されている。
【００３０】
また、この場合、導電膜がポリシリコン膜である。
【発明の効果】
【００３１】
本発明の第１及び第２の形態に係る不揮発性半導体記憶装置によると、選択メモリセルのドレイン側で発生した２次電子が高濃度埋込層に捕捉されることにより、隣接する非選択メモリセルへ到達することを抑制できるため、非選択メモリセルへ２次電子が誤書き込みされることを防止できる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の各実施形態に係る不揮発性半導体記憶装置について、図面を参照しながら説明する。なお、各図では、共通する部分には同一の符号を付しており、重複する説明は繰り返さない。
【００３３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の構造を示す概略平面図である。
【００３４】
図１に示すように、半導体基板１上において、ビット線方向（列方向）には、ビット線拡散層（後述の図２（ａ）及び（ｂ）参照）からなる一定のピッチで配置されたビット線（拡散ビット線）１０１ａ〜１０１ｃ（１０１）が形成されており、ビット線方向に直交する方向であるワード線方向（行方向）には、一定のピッチで配置されたワード線１０２ａ〜１０２ｃ（１０２）が形成されている。また、ビット線１０１に並行するように、該ビット線１０１の下方における半導体基板１中には、高濃度埋込層１０３が形成されている。また、例えば、ワード線１０２ａをゲート電極、ビット線１０１ａ及び１０１ｂをソース及びドレインとするメモリセルトランジスタの１つが構成されており、これらがアレイ状に配列されてメモリセルアレイを構成している。
【００３５】
図２（ａ）及び（ｂ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の構造を示す概略断面図であり、（ａ）は、図１のIIa-IIa線のワード線方向の断面図であり、（ｂ）は、図１のIIb-IIb線のビット線方向の断面図である。
【００３６】
図２（ａ）及び（ｂ）に示すように、第１導電型の半導体基板、例えばＰ型半導体基板１の上には、Ｐ型エピタキシャル層３（以下の説明においてはＰ型半導体層３と称する）が形成されており、該Ｐ型エピタキシャル層３の表面には、第２導電型のビット線拡散層４（Ｎ＋拡散層）が配置されている。第２導電型のビット線拡散層４は図１にも示したビット線１０１ａ〜１０１ｃ（１０１）を構成する。例えばビット線１０１ａ及びビット線１０１ｂの各々を構成するビット線拡散層４は、メモリセルトランジスタのソース及びドレインに相当し、ビット線１０１ａとビット線１０１ｂとの間は、メモリセルトランジスタのチャネル領域に相当する。該チャネル領域上には、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜から構成されているＯＮＯ膜（ゲート絶縁膜）５が形成されている。
【００３７】
ＯＮＯ膜５の上には、ポリシリコン膜で構成されたゲート電極１１が形成されており、ビット線拡散層４の上に並行して形成されたシリコン酸化膜１０により、隣接するメモリセルは互いに電気的に分離されている。さらに、ポリシリコン膜１１，１２で構成されたゲート電極が、ビット線１０１に対して直交するように形成されており、ワード線１０２を構成している。また、ビット線拡散層４の下方に位置する半導体基板１中には、ビット線拡散層４に並行するように、第２導電型の高濃度埋込層（Ｎ＋高濃度埋込層）１０３が形成されている。
【００３８】
ここで、半導体基板１は、第１導電型（例えばＰ型）の高濃度基板であって、抵抗率が０．０１〜０．１Ω・ｃｍ程度の低抵抗を示す。また、Ｐ型半導体層３の抵抗率は、１０〜２０Ω・ｃｍ程度の高抵抗を示し、半導体基板１に比べて高抵抗である。また、第２導電型の高濃度埋込層（Ｎ＋高濃度埋込層）１０３は、Ｐ型半導体層３の表面から１μｍ程度の深さに形成されている。
【００３９】
以上のように構成された本発明の第１の実施形態に係る不揮発性半導体記憶装置の書き込み動作について、図３及び図４を参照しながら説明する。
【００４０】
図３は、上述の図２に示す断面に対応したワード線方向の概略断面図であって、書き込み状態における半導体基板内部の空乏層の状態を示す模式図である。
【００４１】
今、メモリセルトランジスタＭ０が選択状態にあり、これに隣接するメモリセルトランジスタＭ１が非選択状態にあるとする。メモリセルトランジスタＭ０は、ビット線１０１ａをソース、ビット線１０１ｂをドレイン、ポリシリコン膜１１及びポリシリコン膜１２からなるワード線１０２ａをゲートとするメモリセルトランジスタである。また、メモリセルトランジスタＭ１は、ビット線１０１ｂ及びビット線１０１ｃをドレイン及びソースとし、ポリシリコン膜１１及びポリシリコン膜１２からなるワード線１０２ａをゲートとするメモリセルトランジスタである。したがって、選択状態にあるメモリセルトランジスタＭ０と非選択状態にあるメモリセルトランジスタＭ１は、ワード線１０２ａを共有していると共に、ビット線１０１ｂも共有している。
【００４２】
電圧印加状態としては、例えばビット線１０１ａに対応してソース電位が０ｖ、ビット線１０１ｂに対応してドレイン電位が４．５ｖ、ワード線１０２ａに対応してゲート電位が９ｖ印加されている。さらに、第２導電型の高濃度埋込層（Ｎ＋高濃度埋込層）１０３に例えば独立に０．５ｖを印加する。なお、非選択状態にあるメモリセルトランジスタＭ１を構成するビット線１０１ｃはフローティングである。
【００４３】
このような状態において、チャネル領域に反転層が形成され、電子がソース側からドレインに向かって走行し、ドレイン近傍でチャネルホットエレクトロン（ＣＨＥ）が発生する。このとき発生したホットな電子はゲートに印加された高電圧による垂直方向電界によってＯＮＯ膜５に注入され、ドレイン近傍のシリコン窒化膜に局所的に捕獲される。これにより“０”書き込みが実現されて情報を記憶することができる。
【００４４】
一方、ソースからドレインに到達した電子のうちドレイン電界によりインパクトイオン化を引き起こし、半導体基板１中で衝突電離を繰り返しながらエレクトロン（電子）−ホール（正孔）ペアを発生するものが存在する。このとき発生した２次電子は、第２導電型の高濃度埋込層（Ｎ＋高濃度埋込層）１０３に独立に０．５ｖを印加するように構成しているため、Ｐ型半導体層３に比べてポテンシャルが低下し、Ｎ＋高濃度埋込層１０３とＰ型半導体層３とで構成されるＮ＋／Ｐ接合にかかる電界によってＮ＋高濃度埋込層１０３に捕捉される。また、Ｎ＋高濃度埋込層１０３は正電圧を印加するように構成しているため、空乏層２０ａが拡がる。この空乏層２０ａの幅は、Ｎ＋高濃度埋込層１０３に印加する正電位の大きさによって制御することができるので、ドレイン電圧によるビット線１０１ｂから伸びた空乏層２０ｂとＮ＋高濃度埋込層１０３から垂直方向に伸びた空乏層２０ａとによって、Ｐ型半導体層３における実効的なＰ型半導体基板層としての幅２０ｄを変えることができる。これにより、隣接メモリセルに向かって横方向に移動する電子をブロックすることが可能となり、電子が隣接メモリセルへ到達することを抑制できる。
【００４５】
図４は、書き込み状態におけるドレイン側深さ方向におけるポテンシャル分布を示す模式図であって、図２（ａ）のIII-III線の断面における半導体基板深さ方向のポテンシャル分布を示している。
【００４６】
ここで、図４において、実線が、第２導電型の高濃度埋込層（Ｎ＋高濃度埋込層）１０３を設けていない構成を有する従来の不揮発性半導体記憶装置の場合、点線が、第２導電型の高濃度埋込層（Ｎ＋高濃度埋込層）１０３をビット線拡散層４（ビット線１０１）の下方に相当する半導体基板１中に配置した本実施形態の不揮発性半導体記憶装置の場合におけるポテンシャル分布を示している。
【００４７】
ソースからドレインに到達した電子のうちの一部がドレイン電界によりインパクトイオン化を引き起こし、半導体基板１中で衝突電離を繰り返しながら半導体基板１中を進むが、図４に示すように、このとき発生した２次電子は、Ｎ＋高濃度埋込層１０３に正電位を印加することによってポテンシャルが下がり、Ｎ＋高濃度埋込層１０３による電界によってＮ＋高濃度埋込層１０３に捕捉されることが分かる。
【００４８】
図５（ａ）及び（ｂ）〜図１７（ａ）及び（ｂ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す概略要部断面図であって、各図における（ａ）は図２（ａ）に示したワード線方向の断面に対応しており、各図における（ｂ）は図２（ｂ）に示したビット線方向の断面に対応している。
【００４９】
まず、図５（ａ）及び（ｂ）に示すように、Ｐ型半導体基板１の表面に選択的に高濃度埋込層を形成するためのレジストパターン５０を形成した後、該レジストパターン５０をマスクに用いて、例えばアンチモンなどのＮ型不純物を例えば注入エネルギーが５０ＫｅＶであって５×１０１５ｃｍ−２程度のドーズ量でイオン注入ａ１を行う。なお、Ｐ型半導体基板１として、例えば抵抗率が０．０１〜０．１Ω・ｃｍ程度の低抵抗基板を用いている。
【００５０】
次に、図６（ａ）及び（ｂ）に示すように、Ｐ型半導体層３を約１．０μｍ程度エピタキシャル成長させることにより、半導体基板１中にＮ＋型高濃度埋込層１０３を形成する。ここで、エピタキシャル成長後のＰ型半導体層３の抵抗率は例えば１１〜１４Ω・ｃｍ程度に設定している。
【００５１】
次に、図７（ａ）及び（ｂ）に示すように、半導体基板１の表面を１０００℃、１０秒でＲＴＡ処理することにより４ｎｍの膜厚のシリコン酸化膜を形成する。続いて、ＬＰ−ＣＶＤ法によりシリコン窒化膜を７６０℃で１４ｎｍ堆積する。同様に、ＬＰ−ＣＶＤ法によりシリコン酸化膜を１０ｎｍ堆積する。これにより、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜の積層膜よりなるＯＮＯ膜５が形成される。
【００５２】
次に、図８（ａ）及び（ｂ）に示すように、ＯＮＯ膜５の上に、ポリシリコン膜１１をＬＰ−ＣＶＤ法により６５０℃で５０ｎｍ堆積する。該ポリシリコン膜１１に対して、マスクレスで、例えばリンなどのＮ型の不純物を注入エネルギーが７ＫｅＶであって２〜５×１０１５ｃｍ−２程度のドーズ量でイオン注入を行うことにより、ポリシリコン膜１１を低抵抗化する。注入するイオン種としては、その他に砒素などのＮ型不純物を用いてもよい。続いて、ポリシリコン膜１１の上に、ＬＰ−ＣＶＤ法により、ＴＥＯＳ膜１３を６８０℃で１０ｎｍ、シリコン窒化膜１４を７６０℃で１００ｎｍ順次堆積する。
【００５３】
次に、図９（ａ）及び（ｂ）に示すように、シリコン窒化膜１４の上に、ビット線拡散層を形成するための所望のレジストパターン５１を形成する。該レジストパターン５１をエッチングマスクとして、シリコン窒化膜１４及びＴＥＯＳ膜１３を異方性エッチングにより除去する。
【００５４】
次に、図１０（ａ）及び（ｂ）に示すように、レジストパターン５１をプラズマアッシングにより除去したのち、シリコン窒化膜１４をエッチングマスクとしてポリシリコン膜１１及びＯＮＯ膜５を異方性エッチングにより除去する。
【００５５】
次に、図１１（ａ）及び（ｂ）に示すように、半導体基板１上の表面に、ＬＰ−ＣＶＤ法によりＴＥＯＳ膜を６８０℃で２０〜３０ｎｍ程度堆積し、エッチバックすることによりサイドウォール１５を形成する。その後、ＬＰ−ＣＶＤ法により、ＴＥＯＳ膜（図示せず）を６８０℃で５ｎｍ程度堆積する。
【００５６】
次に、図１２（ａ）及び（ｂ）に示すように、ビット線拡散層を形成するため、マスクレスで、例えば砒素を注入エネルギーが２０ＫｅＶであって２〜５×１０１５ｃｍ-２程度のドーズ量でイオン注入ａ２を行うことにより、ビット線１０１ａ〜１０１ｃを構成するＮ型のビット線拡散層４を形成する。
【００５７】
次に、図１３（ａ）及び（ｂ）に示すように、ＲＴＡ処理を１０５０℃で１０秒行って、ビット線拡散層４に注入した砒素を活性化した後、半導体基板１の表面にＮＳＧ膜１６を４００ｎｍ程度堆積することにより、ビット線拡散層４上に形成されている開口部を完全に埋め込む。
【００５８】
次に、図１４（ａ）及び（ｂ）に示すように、シリコン窒化膜１４をストッパー膜として、ＣＭＰ法によってＮＳＧ膜１６を平坦化して埋め込みシリコン酸化膜１０を形成した後、シリコン窒化膜１４を除去する。
【００５９】
次に、図１５（ａ）及び（ｂ）に示すように、ポリシリコン膜１１が露出するように、ポリシリコン膜１１上のＴＥＯＳ膜１３を例えばフッ酸などにより除去する。その後、半導体基板１の表面に、ＬＰ−ＣＶＤ法により、ポリシリコン膜１２を例えば６３０℃で１５０ｎｍ程度堆積する。これにより、ポリシリコン膜１２はポリシリコン膜１１と接続される。
【００６０】
次に、図１６（ａ）及び（ｂ）に示すように、ポリシリコン膜１２の上に、ワード線を形成するための所望のレジストパターン５２を形成する。
【００６１】
次に、図１７（ａ）及び（ｂ）に示すように、レジストパターン５２をエッチングマスクに用いて、ポリシリコン膜１１及びポリシリコン膜１２を異方性エッチングにより除去することにより、ワード線１０２を形成する。
【００６２】
なお、本実施形態では第１導電型の高濃度の半導体基板１に選択的に第２導電型の高濃度埋込層１０３をイオン注入法により形成した後、第１導電型のＰ型半導体層３をエピタキシャル成長する方法について説明したが、本実施例に限定されるものではなく、第１導電型の半導体基板１に例えば数ＭｅＶの高加速エネルギーで第２導電型の不純物イオンを注入することによって第２導電型の高濃度埋込層１０３を形成しても構わない。以上のような製造工程を経て本発明の第１の実施形態に係る不揮発性半導体記憶装置が得られる。
【００６３】
本発明の第１の実施形態に係る不揮発性半導体記憶装置は、第１導電型の半導体基板１に形成されたメモリセルトランジスタの拡散層で形成されたソース・ドレインの下方に、第２導電型の高濃度埋込層１０３とこれに外部から電位を印加するための電位引出部とを備え、第２導電型の高濃度埋込層１０３は、独立に電位制御が可能となるように構成し、第２導電型の高濃度埋込層１０３には正電位を印加するため、第２導電型の高濃度埋込層（Ｎ＋高濃度埋込層）１０３はＰ型半導体層３に比べてポテンシャルが低下し、Ｎ＋高濃度埋込層１０３とＰ型半導体層３とによって構成されるＮ＋／Ｐ接合にかかる電界によって２次電子はＮ＋高濃度埋込層１０３に捕捉されるので、隣接メモリセルに２次電子が到達することを抑制できる。さらには、Ｎ＋高濃度埋込層１０３によってできる空乏層の幅２０ａは、Ｎ＋高濃度埋込層２に印加する正電位の大きさにより高濃度埋込層１０３から垂直方向に伸びた空乏層２０ａとドレイン電圧による空乏層２０ｂとの間隔、すなわち実効的なＰ型半導体層３の幅２０ｄを制御することになるため、２次電子がＰ型半導体層３を横方向に移動するのをブロックすることが可能となる。その結果、隣接メモリセルに２次電子が到達することを抑制できる。
【００６４】
以上説明したように、非選択メモリセルへの２次電子の到達を抑制することにより、誤書き込みを防止することができる。
【００６５】
また、第１導電型の半導体基板１として抵抗率が０．０１〜０．１Ω・ｃｍ程度の低抵抗基板を用いており、半導体基板１は高濃度の不純物イオンが導入されているので、第２導電型のＮ＋高濃度埋込層１０３に正電位を印加したとしても横方向の空乏層の拡がりは抑えられる。従って、ドレイン側から衝突電離を繰り返しながら発生したホール（正孔）はＮ＋高濃度埋込層１０３の間隙から半導体基板１へ逃げることができるので、ホールが半導体基板１中に蓄積されることによって誘起されるスナップバックを抑制することができる。
【００６６】
（第２の実施形態）
図１８は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の構造を示す概略平面図である。
【００６７】
図１８に示すように、半導体基板１上において、ビット線方向（列方向）には、ビット線拡散層４（図１９（ａ）及び（ｂ）参照）からなる一定のピッチで配置されたビット線（拡散ビット線）１０１ａ〜１０１ｃ（１０１）が形成されており、ビット線方向に直交する方向であるワード線方向（行方向）には、一定のピッチで配置されたワード線１０２ａ〜１０２ｃ（１０２）が形成されている。また、ビット線１０１に並行するように、該ビット線１０１の下方における半導体基板１中には、第２導電型の高濃度埋込層（Ｎ＋高濃度埋込層）１０３が形成されている。さらに、第２導電型の高濃度埋込層（Ｎ＋高濃度埋込層）１０４が、高濃度埋込層１０３に対して直交するように形成されている。例えばワード線１０２ａをゲート電極、ビット線１０１ａ及び１０１ｂをソース及びドレインとするメモリセルトランジスタの１つが構成されており、これらがアレイ状に配列されてメモリセルアレイを構成している。
【００６８】
図１９（ａ）及び（ｂ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の構造を示す概略断面図であり、（ａ）は、図１８のXIXa-XIXa線のワード線方向の断面図であり、（ｂ）は、図１８のXIXb-XIXb線のワード線方向の断面図である。
【００６９】
図１９（ａ）及び（ｂ）に示すように、第１導電型の半導体基板、例えばＰ型半導体基板１と該Ｐ型半導体基板１上に形成されたＰ型エピタキシャル層３（以下の説明においてはＰ型半導体層３と称する）とからなる半導体基板の表面には、第２導電型のビット線拡散層４（Ｎ＋拡散層）が配置されている。ビット線１０１ａ及びビット線１０１ｂの各々を構成するビット線拡散層４は、メモリセルトランジスタのソース及びドレインに相当し、ビット線１０１ａとビット線１０１ｂとの間は、メモリセルトランジスタのチャネル領域に相当する。該チャネル領域上には、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜から構成されているＯＮＯ膜（ゲート絶縁膜）５が形成されている。
【００７０】
ＯＮＯ膜５の上には、ポリシリコン膜１１で構成されたゲート電極が形成されており、ビット線拡散層４の上に並行して形成されたシリコン酸化膜１０により、隣接するメモリセルが互いに電気的に分離されている。さらに、ポリシリコン膜１２で構成されたゲート電極が、ビット線１０１に対して直交するように形成されており、ワード線を構成している。また、ビット線拡散層４の下方に相当する半導体基板１中には、ビット線拡散層４に並行するように、高濃度埋込層１０３が形成されている。さらに、本実施形態においては、第２導電型の高濃度埋込層（Ｎ＋高濃度埋込層）１０４が、高濃度埋込層（Ｎ＋高濃度埋込層）１０３に対して直交するように形成されている。
【００７１】
ここで、半導体基板１は、第１導電型（例えばＰ型）の高濃度基板であって、抵抗率が０．０１〜０．１Ω・ｃｍ程度の低抵抗を示す。また、Ｐ型半導体層３の抵抗率は、１０〜２０Ω・ｃｍ程度の高抵抗を示し、半導体基板１に比べて高抵抗である。また、第２導電型の高濃度埋込層（Ｎ＋高濃度埋込層）１０３及び高濃度埋込層（Ｎ＋高濃度埋込層）１０４は、Ｐ型半導体層３の表面から１μｍ程度の深さに形成されており、電気的に同電位である。
【００７２】
図２０（ａ）及び（ｂ）並びに図２１（ａ）及び（ｂ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す概略要部断面図であって、各図における（ａ）は図１９（ａ）に示したワード線方向の断面に対応しており、各図における（ｂ）は図１８（ｂ）に示したビット線方向の断面に対応している。
【００７３】
まず、図２０（ａ）及び（ｂ）に示すように、Ｐ型半導体基板１の表面に、高濃度埋込層１０３及び高濃度埋込層１０４が互いに直交して同時に形成されるように（図１８参照）レジストパターン５３を形成し、該レジストパターン５３をマスクに用いて、例えばアンチモンなどのＮ型不純物を例えば注入エネルギーが５０ＫｅＶであって５×１０１５ｃｍ−２程度のドーズ量でイオン注入ｂ１を行う。
【００７４】
次に、図２１（ａ）及び（ｂ）に示すように、Ｐ型半導体層３を約１．０μｍ程度エピタキシャル成長させることにより、半導体基板１中に第２導電型の高濃度埋込層（Ｎ＋高濃度埋込層）１０３及び第２導電型の高濃度埋込層（Ｎ＋高濃度埋込層）１０４を形成する。ここで、エピタキシャル成長後のＰ型半導体層３の抵抗率は例えば１１〜１４Ω・ｃｍ程度に設定している。
【００７５】
以降の工程は前述の第１の実施形態で説明した製造工程と同様であって、該製造工程を経ることにより、本発明の第２の実施形態の不揮発性半導体記憶装置が得られる。
【００７６】
また、以上のように構成された不揮発性半導体記憶装置の書き込み動作については、本発明の第１の実施形態の場合と同様に説明できる。
【００７７】
すなわち、今、メモリセルトランジスタＭ０が選択状態にあり、これに隣接するメモリセルトランジスタＭ１が非選択状態にあるとする。メモリセルトランジスタＭ０は、ビット線拡散層１０１ａをソース、ビット線拡散層１０１ｂをドレイン、ポリシリコン膜１１及びポリシリコン膜１２からなるワード線１０２ａをゲートとするメモリセルトランジスタである。また、メモリセルトランジスタＭ１は、ビット線１０１ｂ及びビット線１０１ｃと、ポリシリコン膜１１及びポリシリコン膜１２からなるワード線１０２ａをゲートとするメモリセルトランジスタである。したがって、選択状態にあるメモリセルトランジスタＭ０と非選択状態にあるメモリセルトランジスタＭ１は、ワード線１０２ａを共有していると共に、ビット線１０１ｂも共有している。
【００７８】
電圧印加状態は、例えばビット線１０１ａに対応してソース電位が０ｖ、ビット線１０１ｂに対応してドレイン電位が４．５ｖ、ワード線１０２ａに対応してゲート電位が９ｖ印加されている。さらに、第２導電型の高濃度埋込層（Ｎ＋高濃度埋込層）１０３及び第２導電型の高濃度埋込層（Ｎ＋高濃度埋込層）１０４に例えば独立に０．５ｖを印加する。なお、非選択状態にあるメモリセルトランジスタＭ１を構成するビット線１０１ｃはフローティングである。
【００７９】
このような状態において、チャネル領域に反転層が形成され、電子がソース側からドレインに向かって走行し、ドレイン近傍でチャネルホットエレクトロン（ＣＨＥ）が発生する。このとき発生したホットな電子はゲートに印加された高電圧による垂直方向電界によってＯＮＯ膜５に注入され、ドレイン近傍のシリコン窒化膜に局所的に捕獲される。これにより“０”書き込みが実現されて情報を記憶することができる。
【００８０】
一方、ソースからドレインに到達した電子のうちドレイン電界によりインパクトイオン化を引き起こし、半導体基板１中で衝突電離を繰り返しながらエレクトロン（電子）−ホール（正孔）ペアを発生するものが存在する。このとき発生した２次電子は、第２導電型の高濃度埋込層（Ｎ＋高濃度埋込層）１０３及び第２導電型の高濃度埋込層１０４に独立に０．５ｖを印加するように構成しているため、Ｐ型半導体層３に比べてポテンシャルが低下し、Ｐ型半導体層３と高濃度埋込層１０３又は高濃度埋込層１０４とで構成されるＮ＋／Ｐ接合にかかる電界によって高濃度埋込層１０３又は高濃度埋込層１０４に捕捉される。また、第２導電型の高濃度埋込層１０３及び第２導電型の高濃度埋込層１０４は正電圧を印加するように構成しているため、空乏層２０ａが拡がる。この空乏層２０ａの幅は、高濃度埋込層１０３及び高濃度埋込層１０４に印加する正電位の大きさにより制御することができるので、ドレイン電圧によるビット線１０１ｂから伸びた空乏層２０ｂと高濃度埋込層１０３及び高濃度埋込層１０４から垂直方向に伸びた空乏層２０ａとによって、Ｐ型半導体層３における実効的なＰ型半導体基板層としての幅２０ｄを変えることができる。これにより、隣接メモリセルに向かって横方向に移動する電子をブロックすることが可能となり、電子が隣接メモリセルへ到達することを抑制できる。
【００８１】
さらに、本実施形態によると、第２導電型の高濃度埋込層１０３と第２導電型の高濃度埋込層１０４とが互いに直交するようにメッシュ状に配置されているので、上述した第１の実施形態に係る不揮発性半導体記憶装置に比べて、第２導電型の高濃度埋込層の面積が増加している。このため、発生した２次電子の捕捉効率が高まり、２次電子が隣接する非選択メモリセルへ到達することをより効果的に防止できる。
【００８２】
以上のように、本発明の第２の実施形態に係る不揮発性半導体記憶装置は、第１導電型の半導体基板に形成されたメモリセルトランジスタの拡散層によって構成されるソース・ドレインの下方に、互いに直交するように配置されてなる第２導電型の高濃度埋込層１０３と第２導電型の高濃度埋込層１０４と、第２導電型の高濃度埋込層１０３及び高濃度埋込層１０４に外部から電位を印加するための電位引出部とを備え、第２導電型の高濃度埋込層１０３及び１０４は、独立に電位制御が可能となるように構成し、第２導電型の高濃度埋込層１０３及び１０４には正電位を印加するため、第２導電型の高濃度埋込層（Ｎ＋高濃度埋込層）１０３及び１０４はＰ型半導体層３に比べてポテンシャルが低下し、Ｎ＋高濃度埋込層１０３及び１０４とＰ型半導体層３とによって構成されるＮ＋／Ｐ接合にかかる電界によって２次電子はＮ＋高濃度埋込層１０３及び１０４に捕捉される。さらには、第２導電型の高濃度埋込層１０３及び１０４はメッシュ状に形成されているため、捕捉効率がより高まり、隣接メモリセルに２次電子が到達することをさらに効果的に抑制できる。
【００８３】
以上説明したように、非選択メモリセルに２次電子の到達を抑制することにより、誤書き込みを防止することができる。
【００８４】
また、第１導電型の半導体基板１として抵抗率が０．０１〜０．１Ω・ｃｍ程度の低抵抗基板を用いており、半導体基板１は高濃度の不純物イオンが導入されているので、第２導電型の高濃度埋込層１０３及び１０４をメッシュ状になるように配置して、第２導電型の高濃度埋込層１０３及び１０４に正電位を印加しても、第１導電型の半導体基板１は高濃度であるため、横方向の空乏層の拡がりは抑えられる。従って、ドレイン側から衝突電離を繰り返しながら発生したホール（正孔）は、メッシュ状に配置した第２導電型の高濃度埋込層１０３と高濃度埋込層１０４との間隙から半導体基板１へ逃げることができるので、ホールが半導体基板１中に蓄積されることにより誘起されるスナップバックを抑制することができる。
【００８５】
（第３の実施形態）
図２２（ａ）及び（ｂ）〜図２４（ａ）及び（ｂ）は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す概略要部断面図であって、各図における（ａ）は図２（ａ）に示したワード線方向の断面に対応しており、各図における（ｂ）は図２（ｂ）に示したビット線方向の断面に対応している。なお、本実施形態は、上述した第１の実施形態の変形例であって、主たる構造及び駆動方法は第１の実施形態と同様であるため、その説明は繰り返さない。
【００８６】
まず、図２２（ａ）及び（ｂ）に示すように、Ｐ型半導体基板１の表面に、後工程において形成するビット線拡散層４（例えば図２（ａ）及び（ｂ）参照）に並行する第２導電型の高濃度埋込層１０３を形成するためのレジストパターン５４を形成した後、該レジストパターン５４をマスクに用いて、例えばアンチモンなどのＮ型不純物を例えば注入エネルギーが５０ＫｅＶであって５×１０１５ｃｍ−２程度のドーズ量でイオン注入ｃ１を行う。
【００８７】
次に、図２３（ａ）及び（ｂ）に示すように、Ｐ型半導体基板１の表面に、後工程において形成するビット線拡散層４及び第２導電型の高濃度埋込層１０３に並行する第１導電型の高濃度埋込層９を形成するためのレジストパターン５５を形成した後、該レジストパターン５５をマスクに用いて、例えばボロンなどのＰ型不純物を例えば注入エネルギーが１０ＫｅＶであって５×１０１５ｃｍ−２程度のドーズ量でイオン注入ｃ２を行う。これにより、並列する第２導電型の高濃度埋込層１０３とこれらに隣接して並列する第１導電型の高濃度埋込層９を形成する。
【００８８】
次に、図２４（ａ）及び（ｂ）に示すように、Ｐ型半導体層３を約１．０μｍ程度エピタキシャル成長させることにより、半導体基板１中に第２導電型（Ｎ＋型）の高濃度埋込層１０３と第１導電型（Ｐ＋型）の高濃度埋込層９を形成する。
【００８９】
以降の工程は、前述の第１の実施形態で説明した製造工程と同様の工程（説明を省略する）を経ることで、本発明の第３の実施形態に係る半導体装置が得られる。
【００９０】
本発明の第３の実施形態に係る不揮発性半導体記憶装置は、第１導電型の半導体基板１に形成されたメモリセルトランジスタの拡散層で形成されたソース・ドレインの下方に、第２導電型の高濃度埋込層１０３とこれに外部から電位を印加するための電位引出部とを備え、第２導電型の高濃度埋込層１０３は、独立に電位制御が可能となるように構成し、第２導電型の高濃度埋込層１０３には正電位を印加するため、第２導電型の高濃度埋込層（Ｎ＋高濃度埋込層）１０３はＰ型半導体層３にくらべてポテンシャルが低下し、Ｎ＋高濃度埋込層１０３とＰ型半導体層３とによって構成されるＮ＋／Ｐ接合にかかる電界によって２次電子はＮ＋高濃度埋込層１０３に捕捉されるので、隣接メモリセルに２次電子が到達することを抑制できる。さらには、Ｎ＋高濃度埋込層１０３によってできる空乏層の幅２０ａは、Ｎ＋高濃度埋込層１０３に印加する正電位の大きさによりＮ＋高濃度埋込層１０３から垂直方向に伸びた空乏層２０ａとドレイン電圧による空乏層２０ｂとの間隔、すなわち実効的なＰ型半導体基板層の幅２０ｄを制御することになるので、２次電子がＰ型半導体層３を横方向に移動するのをブロックすることが可能となる。その結果、隣接メモリセルに到達することを抑制できる。
【００９１】
以上説明したように、非選択メモリセルへの２次電子の到達を抑制することにより、誤書き込みを防止することができる。
【００９２】
また、第１導電型の半導体基板１に形成した第２導電型の高濃度埋込層１０３とこれに隣接するように第１導電型の高濃度埋込層９を配置したので、第２導電型の高濃度埋込層１０３に正電位を印加した場合でも横方向の空乏層の拡がりは抑えられる。従って、ドレイン側から衝突電離を繰り返しながら発生したホール（正孔）も第１導電型の高濃度埋込層１０３から半導体基板１へ逃げることができるので、ホールが半導体基板１中に蓄積されることにより誘起されるスナップバックを抑制することができる。
【００９３】
（第４の実施形態）
図２５は、本発明の第４の実施形態における不揮発性半導体記憶装置の構造を示す概略要部平面図であって、特にビット線終端部近傍における第２導電型の高濃度埋込層１０３と外部領域との接続領域１６における構造を示している。
【００９４】
図２５に示すように、半導体基板１上において、ビット線方向（列方向）には、ビット線拡散層４（図２６（ｂ）参照）からなる一定のピッチで配置されたビット線（拡散ビット線）１０１ａ〜１０１ｃ（１０１）が形成されており、ビット線方向に直交する方向であるワード線方向（行方向）には、一定のピッチで配置されたワード線１０２としてのダミーワード線１０２ｄ及びワード線１０２ｅが形成されている。また、ビット線１０１に並行するように第２導電型の高濃度埋込層１０３が形成されている。また、ビット線１０１の終端部にはビット線コンタクト１０５ａが形成されており、ビット線電位はビット線コンタクト１０５ａから給電される。さらにその上方には、第２導電型の高濃度埋込層１０３と外部領域との接続領域１０６が形成されている。第２導電型の高濃度埋込層１０３は第２導電型の高濃度拡散層１６との接続領域１０６に接続するように延在して形成されている。さらに、コンタクト１０５ｂが第２導電型の高濃度拡散層１６との接続用に形成されており、コンタクト１０５ｂを介して第２導電型の高濃度埋込層１０３に電位が給電される。
【００９５】
図２６（ａ）及び（ｂ）は、本発明の第４の実施形態に係る不揮発性半導体記憶装置の構造を示す概略要部断面図であって、（ａ）は図２５のXXVIa-XXVIa線の要部断面図であり、（ｂ）は図２５のXXVIb-XXVIb線の要部断面図である。
【００９６】
図２６（ａ）に示すように、ビット線１０１ａ〜１０１ｃ（図２５参照）は、ＳＴＩ（Shallow Trench Isolation）１７によって互いに電気的に分離されている。ビット線終端部近傍では、第２導電型の高濃度埋込層１０３との接続領域１０６において、配線４０と接続するコンタクト１０５ｂが層間絶縁膜２００中に形成されており、第２導電型の高濃度埋込層１０３に対してＮウエル領域（第２導電型の高濃度拡散層）１６を介して電位が印加される。
【００９７】
また、図２６（ｂ）に示すように、ビット線終端部近傍では、第２導電型の高濃度埋込層１０３との接続領域１０６において、Ｎウエル領域（第２導電型の高濃度拡散層）１６が形成されているため、第２導電型の高濃度埋込層１０３との電気的接続が図られ、コンタクト１０５ｂ及び配線４０を介して半導体基板表面に電位を引き出している。ビット線拡散層４と第２導電型の高濃度埋込層１０３との接続領域１０６とは、第１導電型のＰ型半導体層３によって電気的に分離されている。
【００９８】
図２７は、本発明の第４の実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す概略要部断面図であって、図２６（ｂ）に示したビット線方向の断面に対応している。
【００９９】
まず、上述した第１の実施形態に係る不揮発性半導体記憶装置の製造方法で用いた図５（ａ）及び（ｂ）〜図１７（ａ）及び（ｂ）で示した工程を行った後に、ビット線終端部近傍において、第２導電型の高濃度埋込層１０３との接続領域１０６を開口するためのレジストパターン５６を形成する。続いて、レジストパターン５６を注入マスクに用いて、Ｎ型の不純物イオンである例えばリンを注入エネルギーが６００ＫｅＶであって３×１０１３ｃｍ−２程度のドーズ量でイオン注入ｄ１を行なうことにより、Ｎウエル１６を形成する。これにより、第２導電型の高濃度埋込層１０３と電気的接続を図り、その後形成するコンタクト１０５ｂ（図示せず：図２６（ａ）及び（ｂ）参照）を介して半導体基板表面に電位を引き出すことが可能となる。なお、レジストパターン５６は、例えば周辺ＣＭＯＳ回路のＮウエル注入マスクと同一マスクとすることによって形成することも可能であり、その場合は、新たに専用のマスクを追加する必要はない。
【０１００】
以上説明したように、本発明の第４の実施形態に係る不揮発性半導体記憶装置によると、第２導電型の高濃度埋込層１０３がビット線拡散層４に対して並行する方向に配置される構成であっても、マスクを特別に追加することなく半導体基板表面に電位を引き出すことができ、第２導電型の高濃度埋込層１０３に独立に任意の正電位を印加することが可能となる。
【０１０１】
（第５の実施形態）
図２８は、本発明の第５の実施形態における不揮発性半導体記憶装置の構造を示す概略要部断面図であって、特にビット線終端部近傍における第２導電型の高濃度埋込層１０３と外部領域との接続領域１６における構造を示している。
【０１０２】
図２８に示すように、半導体基板１上において、ビット線方向（列方向）には、ビット線拡散層４（図２９（ｂ）参照）からなる一定のピッチで配置されたビット線（拡散ビット線）１０１ａ〜１０１ｃ（１０１）が形成されており、ビット線方向に直交する方向であるワード線方向（行方向）には、一定のピッチで配置されたワード線１０２としてのダミーワード線１０２ｄ及びワード線１０２ｅが形成されている。また、ビット線１０１に並行するように第２導電型の高濃度埋込層１０３が形成されている。また、ビット線１０１の終端部にはビット線コンタクト１０５ａが形成されており、ビット線電位はビット線コンタクト１０５ａから給電される。さらにその上方には、第２導電型の高濃度埋込層１０３と外部領域との接続領域１０６が配置されている。第２導電型の高濃度埋込層１０３は第２導電型の高濃度拡散層１６との接続領域１０６に接続するように延在して形成されている。第２導電型の高濃度埋込層１０３との接続領域１０６には、Ｎウエル領域（第２導電型の高濃度拡散層）１６が形成されており、その中に接続用パッド電極１０７が形成されている。コンタクト１０５ｂが接続用パッド電極１０７上でコンタクトをとっている。第２導電型の高濃度埋込層１０３への電位は、コンタクト１０５ｂと接続用パッド電極１０７及びＮウエル領域１６を介して給電される。
【０１０３】
図２９（ａ）及び（ｂ）は、本発明の第５の実施形態における不揮発性半導体記憶装置の構造を示す概略要部断面図であって、（ａ）は図２８のXXIXa-XXIXa線の要部断面図であり、（ｂ）は図２８のXXIXb-XXIXb線の要部断面図である。
【０１０４】
図２９（ａ）に示すように、ビット線１０１ａ〜１０１ｃ（図２８参照）は、ビット線終端部で第２導電型の高濃度埋込層１０３との接続領域１０６とＮウエル領域（第２導電型の高濃度拡散層）１６とによって電気的に分離されている。また、第２導電型の高濃度埋込層１０３との接続領域１０６上にパッド電極１０７が形成されており、さらにその上にコンタクト１０５ｂが形成されている。
【０１０５】
また、図２９（ｂ）に示すように、ビット線終端部では、第２導電型の高濃度埋込層１０３との接続領域１０６において、Ｎウエル領域１６とポリシリコン膜の積層膜からなるパッド電極１０７とが形成されているため、第２導電型の高濃度埋込層１０３との電気的接続が図られ、コンタクト１０５ｂ及び配線４０を介して半導体基板表面に電位を引き出している。ビット線拡散層４と第２導電型の高濃度埋込層１０３との接続領域１０６とは、第１導電型のＰ型半導体層３によって電気的に分離されている。
【０１０６】
図３０〜図３３（ａ）及び（ｂ）は、本発明の第５の実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す概略要部断面図であって、図３０、図３１〜図３３における（ａ）は、図２９（ａ）に示したワード線方向の断面に対応しており、図３１〜図３３における（ｂ）は、図２９（ｂ）に示したビット線方向の断面対応している。
【０１０７】
まず、図３０に示すように、上述した第１の実施形態に係る不揮発性半導体記憶装置の製造方法で用いた図５（ａ）及び（ｂ）並びに図６（ａ）及び（ｂ）で示した工程を行った後に、従来と同様の方法でＳＴＩ（Shallow Trench Isolation）１７を形成する。続いて、半導体基板表面にＯＮＯ膜５を形成する。
【０１０８】
次に、図３１（ａ）及び（ｂ）に示すように、第２導電型の高濃度埋込層１０３との接続領域１０６を開口するためのレジストパターン５７を形成する。続いて、レジストパターン５７をエッチングマスクに用いて、ＯＮＯ膜５をフッ酸及び燐酸で除去した後、ＳＴＩ１７に埋め込まれているシリコン酸化膜をフッ酸を用いてエッチングｅ１により除去する。さらに、レジストパターン５７を注入マスクに用いて、Ｎ型不純物として例えばリンを注入エネルギー６００ＫｅＶであって３×１０１３ｃｍ−２程度の注入ドーズ量でイオン注入ｅ２を行うことにより、Ｎウエル１６を形成する。
【０１０９】
次に、図３２（ａ）及び（ｂ）に示すように、上述した第１の実施形態における図８（ａ）及び（ｂ）で示した工程と同様の方法により、ＬＰ−ＣＶＤ法により６５０℃でポリシリコン膜１１を５０ｎｍ堆積し、第２の導電型の高濃度埋込層１０３との接続領域１０６内のＳＴＩ１７内部にポリシリコン膜１１を埋め込む。続いて、ポリシリコン膜１１に対して、Ｎ型不純物として例えばリンなどをマスクレスで注入エネルギー７ＫｅＶであって２〜５×１０１５−２ｃｍ−２程度の注入ドーズ量でイオン注入を行うことにより、ポリシリコン膜１１を低抵抗化する。
【０１１０】
続いて、ＬＰ−ＣＶＤ法により６８０℃でＴＥＯＳ膜１３を１０ｎｍ、７６０℃でシリコン窒化膜１４を１００ｎｍ堆積する。続いて、ビット線拡散層を形成するための所望のレジストパターン５８を半導体基板表面に形成する。このとき、第２導電型の高濃度埋込層１０３との接続領域１０６内のポリシリコン膜１１、ＴＥＯＳ膜１３及びシリコン窒化膜１４はエッチングされずに保護される。
【０１１１】
以降の工程は、第１の実施形態における製造方法と同様の工程を行うが、ポリシリコン膜１２を半導体基板表面に形成する際には、ＴＥＯＳ膜１３及びシリコン窒化膜１４は第１の実施形態と同様の工程を経て除去されるので、ポリシリコン膜１１とポリシリコン膜１２は電気的に接続される。
【０１１２】
次に、図３３（ａ）及び（ｂ）に示すように、ワード線１０２ａ及び１０２ｄ並びにパッド電極１０７を形成するためのレジストパターン５９を形成する。レジストパターン５９をエッチングマスクに用いて、ポリシリコン膜１１及びポリシリコン膜１２を異方性エッチングすることにより、ワード線１０２ａ及び１０２ｄを形成すると同時にパッド電極１０７を形成する。
【０１１３】
以上説明したように、本発明の第５の実施形態に係る不揮発性半導体記憶装置によると、第２導電型の高濃度埋込層１０３がビット線拡散層４に対して並行する方向に配置される構成であっても、マスクを特別に追加することなく半導体基板表面に電極を引き出すことができ、しかも、ワード線形成工程と同一工程を経てパッド電極１０７を形成することができる。
【０１１４】
さらには、パッド電極１０７上のコンタクト１０５ｂの構造はワード線コンタクト１０５ａの構造と同じであって容易に形成可能となるので、メモリセル形成工程との整合性を保持しながら引き出し電極を形成でき、第２導電型の高濃度埋込層１０３に独立に任意の正電位を印加することが可能となる。
【０１１５】
なお、レジストパターン５７は、例えば周辺ＣＭＯＳ回路のＮウエル注入マスクと同一マスクとすることによって形成することも可能であり、その場合は、新たに専用のマスクを追加する必要もない。
【０１１６】
また、ポリシリコン膜１１及びポリシリコン膜１２の形成は、上述した第１の実施形態で使用したレジストマスク５８とレジストマスク５９とを用いて形成することが可能であり、その場合は、新たに専用のマスクを追加する必要はない。
【０１１７】
以上のように、マスクを特別に追加することなく、半導体基板表面に電位を引き出すことができ、第２導電型の高濃度埋込層１０３に独立に任意の正電位を印加することが可能となる。
【０１１８】
（第６の実施形態）
図３４は、本発明の第６の実施形態における不揮発性半導体記憶装置の構造を示す概略要部平面図であって、特にワード線終端部近傍における第２導電型の高濃度埋込層１０３及び１０４と外部領域との接続領域１０６における構造を示している。
【０１１９】
図３４に示すように、半導体基板１上において、ビット線方向（列方向）には、ビット線拡散層４（図３５（ｂ）参照）からなる一定のピッチで配置されたビット線（拡散ビット線）１０１ａ〜１０１ｃ（１０１）が形成されており、ビット線方向に直交する方向であるワード線方向（行方向）には、一定のピッチで配置されたワード線１０２としてのダミーワード線１０２ｄ及びワード線１０２ｅ、１０２ｆが形成されている。また、ビット線１０１に並行するように第２導電型の高濃度埋込層１０３が形成されている。さらに、第２導電型の高濃度埋込層１０３に直交するように第２導電型の高濃度埋込層１０４が形成されている。第２導電型の高濃度埋込層１０３と第２導電型の高濃度埋込層１０４とは、交差領域においてオーバーラップしており、電気的に接続している。ワード線１０２ｄ、１０２ｅの終端部にはワード線コンタクト１０８ａが形成されており、ワード線電位はワード線コンタクト１０８ａから給電される。また、第２導電型の高濃度埋込層１０４との接続領域１０６がワード線終端部近傍に配置されている。さらに、コンタクト１０８ｂが第２導電型の高濃度埋込層１０４との接続用に形成されており、コンタクト１０８ｂを介して第２導電型の高濃度埋込層１０４に電位が給電される。
【０１２０】
図３５（ａ）及び（ｂ）は、本発明の第６の実施形態に係る不揮発性半導体記憶装置の構造を示す概略要部断面図をであって、（ａ）は図３４のXXXVa-XXXVa線の要部断面図であり、（ｂ）は図３４のXXXVa-XXXVa線の要部断面図である。
【０１２１】
図３５（ａ）及び（ｂ）に示すように、第２導電型の高濃度埋込層１０３及び１０４との接続領域１０６にＮウエル１８が形成されている。これにより、第２導電型の高濃度埋込層１０３に直交するように配置された第２の高濃度埋込層１０４と電気的接続が図られている。第２導電型の高濃度埋込層１０３及び１０４との接続領域１０６上の半導体基板表面にはコンタクト１０８ｂが配置されている。これにより、第２導電型の高濃度埋込層１０３及び１０４に所望の電位が給電される。
【０１２２】
また、本発明の第６の実施形態における製造方法は、上述した第４の実施形態と同様に、第２導電型の高濃度埋込層１０３及び１０４との接続領域１０６に対して、接続領域１０６を開口するようなレジストパターンを形成し、該レジストパターンを注入マスクに用いて、Ｎ型不純物である例えばリンを注入エネルギーが６００ＫｅＶであって１×１０１３ｃｍ−２程度のドーズ量でイオン注入を行う。これにより、第２導電型の高濃度埋込層１０４と電気的接続が図られて、コンタクト１０８ｂによって半導体基板表面に電位を引き出すことが可能となる。なお、レジストパターンは例えば周辺ＣＭＯＳ回路のＮウエル注入マスクと同一マスクとすることにより形成することも可能であり、その場合、新たに専用のマスクを追加する必要はない。
【０１２３】
以上説明したように、本発明の第６の実施形態に係る不揮発性半導体記憶装置によると、第２導電型の高濃度埋込層１０４がビット線拡散層４に対して直交する方向に配置される構造であっても、マスクを特別に追加することなく半導体基板表面に電位を引き出すことができ、第２導電型の高濃度埋込層１０４に独立に任意の正電位を印加することが可能となる。
【０１２４】
なお、本発明は以上の各実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。また、本実施形態においては、ＭＯＮＯＳ型不揮発性メモリを例として説明したが、ゲート電極がフローティングゲート、中間絶縁膜およびコントロールゲートからなるスタック構造で構成された不揮発性メモリに本発明を適用しても同様の効果を得ることができる。
【産業上の利用可能性】
【０１２５】
本発明の不揮発性半導体記憶装置は、選択メモリセルのドレイン側で発生した２次電子が隣接する非選択メモリセルへ到達することを抑制し、非選択メモリセルへ２次電子が誤書き込みされることを防止できるものであり、特に、プログラムの際にドレイン側で発生したホットエレクトロンをドレイン近傍のゲート絶縁膜、例えばＯＮＯ膜（Silicon Oxide-Silicon Nitride-Silicon Oxide）へ注入することにより電子をシリコン窒化膜中に蓄積し、情報の記憶を行う不揮発性半導体記憶装置にとって有用である。
【図面の簡単な説明】
【０１２６】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置の構造を示す概略要部平面図である。
【図２】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の構造を示す概略要部断面図であり、（ａ）は、図１のIIa-IIa線のワード線方向の要部断面図であり、（ｂ）は、図１のIIb-IIb線のビット線方向の要部断面図である。
【図３】図２（ａ）に示す断面に対応したワード線方向の概略要部断面図であって、書き込み状態における半導体基板内部の空乏層の状態を示す模式図である。
【図４】書き込み状態におけるドレイン側深さ方向におけるポテンシャル分布を示す模式図であって、図２（ａ）のIII-III線の断面における半導体基板深さ方向のポテンシャル分布を示している。
【図５】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す概略要部断面図であって、（ａ）は図２（ａ）に示したワード線方向の断面に対応しており、（ｂ）は図２（ｂ）に示したビット線方向の断面に対応している。
【図６】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す概略要部断面図であって、（ａ）は図２（ａ）に示したワード線方向の断面に対応しており、（ｂ）は図２（ｂ）に示したビット線方向の断面に対応している。
【図７】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す概略要部断面図であって、（ａ）は図２（ａ）に示したワード線方向の断面に対応しており、各図における（ｂ）は図２（ｂ）に示したビット線方向の断面に対応している。
【図８】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す概略要部断面図であって、（ａ）は図２（ａ）に示したワード線方向の断面に対応しており、各図における（ｂ）は図２（ｂ）に示したビット線方向の断面に対応している。
【図９】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す概略要部断面図であって、（ａ）は図２（ａ）に示したワード線方向の断面に対応しており、各図における（ｂ）は図２（ｂ）に示したビット線方向の断面に対応している。
【図１０】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す概略要部断面図であって、（ａ）は図２（ａ）に示したワード線方向の断面に対応しており、各図における（ｂ）は図２（ｂ）に示したビット線方向の断面に対応している。
【図１１】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す概略要部断面図であって、（ａ）は図２（ａ）に示したワード線方向の断面に対応しており、各図における（ｂ）は図２（ｂ）に示したビット線方向の断面に対応している。
【図１２】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す概略要部断面図であって、（ａ）は図２（ａ）に示したワード線方向の断面に対応しており、各図における（ｂ）は図２（ｂ）に示したビット線方向の断面に対応している。
【図１３】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す概略要部断面図であって、（ａ）は図２（ａ）に示したワード線方向の断面に対応しており、各図における（ｂ）は図２（ｂ）に示したビット線方向の断面に対応している。
【図１４】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す概略要部断面図であって、（ａ）は図２（ａ）に示したワード線方向の断面に対応しており、各図における（ｂ）は図２（ｂ）に示したビット線方向の断面に対応している。
【図１５】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す概略要部断面図であって、（ａ）は図２（ａ）に示したワード線方向の断面に対応しており、各図における（ｂ）は図２（ｂ）に示したビット線方向の断面に対応している。
【図１６】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す概略要部断面図であって、（ａ）は図２（ａ）に示したワード線方向の断面に対応しており、各図における（ｂ）は図２（ｂ）に示したビット線方向の断面に対応している。
【図１７】（ａ）及び（ｂ）は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す概略要部断面図であって、（ａ）は図２（ａ）に示したワード線方向の断面に対応しており、各図における（ｂ）は図２（ｂ）に示したビット線方向の断面に対応している。
【図１８】本発明の第２の実施形態に係る不揮発性半導体記憶装置の構造を示す概略要部平面図である。
【図１９】（ａ）及び（ｂ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の構造を示す概略要部断面図であり、（ａ）は、図１８のXIXa-XIXa線のワード線方向の断面図であり、（ｂ）は、図１８のXIXb-XIXb線のワード線方向の断面図である。
【図２０】（ａ）及び（ｂ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す概略要部断面図であって、（ａ）は図１９（ａ）に示したワード線方向の断面に対応しており、（ｂ）は図１８（ｂ）に示したビット線方向の断面に対応している。
【図２１】（ａ）及び（ｂ）は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す概略要部断面図であって、（ａ）は図１９（ａ）に示したワード線方向の断面に対応しており、（ｂ）は図１８（ｂ）に示したビット線方向の断面に対応している。
【図２２】（ａ）及び（ｂ）は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す概略要部断面図であって、（ａ）は図２（ａ）に示したワード線方向の断面に対応しており、（ｂ）は図２（ｂ）に示したビット線方向の断面に対応している。
【図２３】（ａ）及び（ｂ）は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す概略要部断面図であって、（ａ）は図２（ａ）に示したワード線方向の断面に対応しており、（ｂ）は図２（ｂ）に示したビット線方向の断面に対応している。
【図２４】（ａ）及び（ｂ）は、本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す概略要部断面図であって、（ａ）は図２（ａ）に示したワード線方向の断面に対応しており、（ｂ）は図２（ｂ）に示したビット線方向の断面に対応している。
【図２５】本発明の第４の実施形態における不揮発性半導体記憶装置の構造を示す概略要部平面図である。
【図２６】（ａ）及び（ｂ）は、本発明の第４の実施形態に係る不揮発性半導体記憶装置の構造を示す概略要部断面図であって、（ａ）は図２５のXXVIa-XXVIa線の要部断面図であり、（ｂ）は図２５のXXVIb-XXVIb線の要部断面図である。
【図２７】本発明の第４の実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す概略要部断面図であって、図２６（ｂ）に示したビット線方向の断面に対応している。
【図２８】本発明の第５の実施形態における不揮発性半導体記憶装置の構造を示す概略要部断面図であって、特にビット線終端部近傍における第２導電型の高濃度埋込層と外部領域との接続領域における構造を示している。
【図２９】（ａ）及び（ｂ）は、本発明の第５の実施形態における不揮発性半導体記憶装置の構造を示す概略要部断面図であって、（ａ）は図２８のXXIXa-XXIXa線の要部断面図であり、（ｂ）は図２８のXXIXb-XXIXb線の要部断面図である。
【図３０】本発明の第５の実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す概略要部断面図であって、図２９（ａ）に示したワード線方向の断面に対応している。
【図３１】本発明の第５の実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す概略要部断面図であって、（ａ）は、図２９（ａ）に示したワード線方向の断面に対応しており、（ｂ）は、図２９（ｂ）に示したビット線方向の断面対応している。
【図３２】本発明の第５の実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す概略要部断面図であって、（ａ）は、図２９（ａ）に示したワード線方向の断面に対応しており、（ｂ）は、図２９（ｂ）に示したビット線方向の断面対応している。
【図３３】本発明の第５の実施形態に係る不揮発性半導体記憶装置の製造方法を工程順に示す概略要部断面図であって、（ａ）は、図２９（ａ）に示したワード線方向の断面に対応しており、（ｂ）は、図２９（ｂ）に示したビット線方向の断面対応している。
【図３４】本発明の第６の実施形態における不揮発性半導体記憶装置の構造を示す概略要部平面図であって、特にワード線終端部近傍における第２導電型の高濃度埋込層と外部領域との接続領域における構造を示している。
【図３５】（ａ）及び（ｂ）は、本発明の第６の実施形態に係る不揮発性半導体記憶装置の構造を示す概略要部断面図をであって、（ａ）は図３４のXXXVa-XXXVa線の要部断面図であり、（ｂ）は図３４のXXXVa-XXXVa線の要部断面図である。
【図３６】従来の不揮発性半導体記憶装置の断面構造を示す概略断面図である。
【図３７】従来の半導体記憶装置の書き込み動作における空乏層の状態と２次電子が隣接メモリセルに到達する様子を模式的に示す概略断面図である。
【符号の説明】
【０１２７】
Ｍ０        選択メモリセル
Ｍ１        非選択メモリセル
１０１（１０１ａ、１０２ｂ、１０１ｃ）      ビット線（拡散ビット線）
１０２（１０２ａ、１０２ｂ、１０２ｃ、１０２ｄ、１０２ｅ、１０２ｆ）    ワード線
１０３      高濃度埋込層
１０４      高濃度埋込層
１          Ｐ型半導体基板
２          高濃度埋込層
３          Ｐ型半導体層
４          ビット線拡散層
５          ＯＮＯ膜（ゲート絶縁膜）
２０ａ      ビット線拡散層による空乏層
２０ｂ      高濃度埋込層による空乏層
２０ｄ      幅
１０        埋め込みシリコン酸化膜
１１        ポリシリコン膜
１２        ポリシリコン膜
１３        ＴＥＯＳ膜
１４        シリコン窒化膜
１５        サイドウォール
１６        ＮＳＧ膜
５０〜５９  レジストパターン
１０５ａ、１０５ｂ、１０８ａ、１０８ｂ  コンタクト
１０６      接続領域
【図１】
2008270655.tif 000003
【図２】
2008270655.tif 000004
【図３】
2008270655.tif 000005
【図４】
2008270655.tif 000006
【図５】
2008270655.tif 000007
【図６】
2008270655.tif 000008
【図７】
2008270655.tif 000009
【図８】
2008270655.tif 000010
【図９】
2008270655.tif 000011
【図１０】
2008270655.tif 000012
【図１１】
2008270655.tif 000013
【図１２】
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【図１３】
2008270655.tif 000015
【図１４】
2008270655.tif 000016
【図１５】
2008270655.tif 000017
【図１６】
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【図１７】
2008270655.tif 000019
【図１８】
2008270655.tif 000020
【図１９】
2008270655.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
2008270655.tif 000029
【図２８】
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【図２９】
2008270655.tif 000031
【図３０】
2008270655.tif 000032
【図３１】
2008270655.tif 000033
【図３２】
2008270655.tif 000034
【図３３】
2008270655.tif 000035
【図３４】
2008270655.tif 000036
【図３５】
2008270655.tif 000037
【図３６】
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【図３７】
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