(57)【要約】【課題】微細化してもＭＯＳトランジスタ上に形成されるストレス膜を精度良く形成できる構造の半導体装置を得る。【解決手段】ソース・ドレイン領域１２，３２上に設けられ、ゲート電極１４（３４）と同程度の形成高さに形成した層間絶縁膜２を含む全面に引っ張り性ストレス膜３を凹凸なく平坦に形成する。その後、ＰＭＯＳ形成領域における引っ張り性ストレス膜３を選択的に除去する。そして、層間絶縁膜２を含む全面に圧縮性ストレス膜５を凹凸なく平坦に形成した後、ＮＭＯＳ形成領域の圧縮性ストレス膜５を選択的に除去する。【選択図】図８
2008186989.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成され、ゲート電極及びソース・ドレイン領域を有するＭＯＳトランジスタと、
前記ソース・ドレイン領域上に形成された層間絶縁膜とを備え、前記層間絶縁膜は前記ゲート電極上に形成されず、
前記ＭＯＳトランジスタの前記ゲート電極及び前記層間絶縁膜上に形成されたストレス膜をさらに備え、前記ストレス膜は前記ＭＯＳトランジスタに対し駆動能力を向上させるストレスを与える、
半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記ストレス膜は前記ゲート電極の側面に沿ってさらに形成される、
半導体装置。
【請求項３】
請求項１あるいは請求項２記載の半導体装置であって、
前記ＭＯＳトランジスタは、各々が前記ゲート電極及び前記ソース・ドレイン領域を有するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを含み、前記ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタはＮＭＯＳ形成領域及びＰＭＯＳ形成領域にそれぞれ形成され、
前記ストレス膜は、前記ＮＭＯＳ形成領域に形成される引っ張り性ストレス膜と、前記ＰＭＯＳ形成領域に形成される圧縮性ストレス膜とを含む、
半導体装置。
【請求項４】
請求項３記載の半導体装置であって、
前記ＮＭＯＳトランジスタの前記ゲート電極及びＰＭＯＳトランジスタの前記ゲート電極は、前記ＮＭＯＳトランジスタ及び前記ＰＭＯＳトランジスタで共有される共有ゲート電極を含み、
前記ＮＭＯＳ形成領域及び前記ＰＭＯＳ形成領域のＰＮ境界部の近傍において、前記共有ゲート電極上の一部に、前記引っ張り性ストレス膜及び前記圧縮性ストレス膜が共に形成されない開口部を有し、前記開口部を挟んで前記引っ張り性ストレス膜と前記圧縮性ストレス膜とは前記共有ゲート上で分離形成される、
半導体装置。
【請求項５】
請求項１ないし請求項４のうち、いずれか１項に記載の半導体装置であって、
前記ゲート電極上及び前記層間絶縁膜下に形成される、前記層間絶縁膜と異なる膜種の下層膜をさらに備える、
半導体装置。
【請求項６】
請求項１ないし請求項５のうち、いずれか１項に記載の半導体装置であって、
前記ＭＯＳトランジスタは前記ゲート電極の側面に多層構造のサイドウォール部を有する、
半導体装置。
【請求項７】
請求項１ないし請求項５のうち、いずれか１項に記載の半導体装置であって、
前記ＭＯＳトランジスタは前記ゲート電極の側面に単層構造のサイドウォール部を有する、
半導体装置。
【請求項８】
(a) 半導体基板に、ゲート電極、ソース・ドレイン領域を有するＭＯＳトランジスタを形成するステップと、
(b) 前記ソース・ドレイン領域上に層間絶縁膜を形成するステップとを備え、前記層間絶縁膜は前記ゲート電極上に形成されず、
(c) 前記ゲート電極及び前記層間絶縁膜上にストレス膜を形成するステップをさらに備え、前記ストレス膜は前記ＭＯＳトランジスタに対し駆動能力を向上させるストレスを与える、
半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法であって、
前記ステップ(b) は、
(b-1) 前記ゲート電極、前記ソース・ドレイン領域を覆って層間絶縁下層膜を形成するステップと、
(b-2) 前記層間絶縁下層膜上に前記層間絶縁膜を形成するステップと、
(b-3) 前記ゲート電極側面の前記層間絶縁下層膜を選択的に除去し、前記ゲート電極の側面に沿って側面開口部を設けるステップとを含み、
前記ステップ(c) は、前記ゲート電極及び前記層間絶縁膜上に加えて、前記側面開口部にも前記ストレス膜を形成するステップを含む、
半導体装置の製造方法。
【請求項１０】
請求項８あるいは請求項９記載の半導体装置の製造方法であって、
前記ＭＯＳトランジスタは各々が前記ゲート電極及び前記ソース・ドレイン領域を有するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを含み、前記ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタはＮＭＯＳ形成領域及びＰＭＯＳ形成領域にそれぞれ形成され、
前記ストレス膜は引っ張り性ストレス膜と圧縮性ストレス膜とを含み、
前記ステップ(c) は、
(c-1) 前記ＮＭＯＳ形成領域において、前記引っ張り性ストレス膜を選択的に形成するステップと、
(c-2) 前記ＰＭＯＳ形成領域において、前記引っ張り性ストレス膜を選択的に形成するステップとを含む、
半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法であって、
前記ＮＭＯＳトランジスタの前記ゲート電極及びＰＭＯＳトランジスタの前記ゲート電極は、前記ＮＭＯＳトランジスタ及び前記ＰＭＯＳトランジスタで共有される共有ゲート電極を含み、前記共有ゲート電極は前記ＮＭＯＳ形成領域上から前記ＰＭＯＳ形成領域上にかけて形成され、
前記ステップ(c-1)，(c-2)の実行後に、 前記ＮＭＯＳ形成領域及びＰＭＯＳ形成領域のＰＮ境界部近傍の前記共有ゲート電極上において、前記引っ張り性ストレス膜と前記圧縮性ストレス膜とが重なったストレス膜重複部が形成され、
(d) 前記ストレス膜重複部を覆って全面に平坦化膜を形成した後、前記平坦化膜及び前記ストレス膜重複部に対する平坦化処理を行い、前記ストレス膜重複部を除去するステップ、
をさらに備える半導体装置の製造方法。
【請求項１２】
請求項１０記載の半導体装置の製造方法であって、
前記ＮＭＯＳトランジスタの前記ゲート電極及びＰＭＯＳトランジスタの前記ゲート電極は、前記ＮＭＯＳトランジスタ及び前記ＰＭＯＳトランジスタで共有される共有ゲート電極を含み、前記共有ゲート電極は前記ＮＭＯＳ形成領域上から前記ＰＭＯＳ形成領域上にかけて形成され、
前記ステップ(c-1)，(c-2)の実行後に、 前記ＮＭＯＳ形成領域及びＰＭＯＳ形成領域のＰＮ境界部近傍の前記共有ゲート電極上において、前記引っ張り性ストレス膜と前記圧縮性ストレス膜とが共に形成されない開口部が形成され、前記開口部を挟んで前記引っ張り性ストレス膜と前記圧縮性ストレス膜とは前記共有ゲート上で分離形成され
(d) 前記開口部を埋め込んで全面に平坦化膜を形成した後、前記平坦化膜に対する平坦化処理を行うステップ、
をさらに備える半導体装置の製造方法。
【請求項１３】
請求項８ないし請求項１２のうち、いずれか１項に記載の半導体装置の製造方法であって、
前記ＭＯＳトランジスタは前記ゲート電極の側面に多層構造のサイドウォール部を有する、
半導体装置の製造方法。
【請求項１４】
請求項８ないし請求項１２のうち、いずれか１項に記載の半導体装置の製造方法であって、
前記ＭＯＳトランジスタは前記ゲート電極の側面に単層構造のサイドウォール部を有する、
半導体装置の製造方法。
【請求項１５】
請求項８記載の半導体装置の製造方法であって、
前記ステップ(b) は、
(b-1) 前記ゲート電極、前記ソース・ドレイン領域を覆って下層膜を形成するステップと、
(b-2) 前記下層膜上に前記層間絶縁膜を形成するステップと、
(b-3) 前記下層膜をストッパーとして、前記層間絶縁膜を上方から除去するステップと、
を備える半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＭＯＳトランジスタを含む半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の積層構造に用いられており、Metal-Oxide-Semiconductorの頭文字を採ったものとされている。しかしながら特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と称す）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。
【０００３】
例えばＭＯＳトランジスタにおいては、主としてソース・ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
【０００４】
従って「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。即ち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。
【０００５】
近年のＭＯＳトランジスタを含む半導体装置の製造においては、短チャネル特性やトンネルリークの増大等により、スケーリングによる高性能化が図れなくなってきた。これを補う手法の１つとして、チャネル領域に局所的な歪を印加することによる性能の向上が積極的に行われている。局所歪の印加にはいくつかの方法があるが、代表的なものの１つとして引っ張り性（Tensile）や圧縮性（Compressive）のストレスを持つライナ窒化膜(コンタクト層間の底にあり、コンタクトエッチングのストップ層として働く)等のストレス膜による歪印加がある。ＮＭＯＳトランジスタに対しては引っ張り性ストレス、ＰＭＯＳトランジスタに対しては圧縮性ストレスをもつストレス膜をそれぞれ適用することにより、キャリアの移動度が向上する。上記したストレス膜（ライナ窒化膜）は例えば非特許文献１に開示されている。
【０００６】
【非特許文献１】C.D.Sheraw et al.,「Dual Stress Liner Enhancement in Hybrid Orientation Technology」 2005 Symposium on VLSI Technology Digest of Technical Papers,pp.12-13
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ストレス膜により印可する歪みが大きいとキャリアの移動度向上がより大きくなるため、より高ストレスの膜をより厚く形成し、トランジスタの駆動力アップを図る事が重要となる。加えて、歪みによりアップした駆動力にばらつきが発生すると回路構成上不具合が生じるため、ばらつきを小さくすることが重要となる。つまり、ストレス膜の形成によりトランジスタの駆動力をばらつきなく向上させる必要がある。
【０００８】
一方で、例えばＮＭＯＳトランジスタに対して高ストレスの引っ張り性ストレスのライナシリコン窒化膜を形成する手法としては、まず膜密度の小さい膜をプラズマCVD法を用いて形成する。膜密度が小さい膜は、一般的にカバレッジ（膜の被覆性）が悪い。その後、UV照射等により膜密度を高くし引っ張り性ストレスをさらにアップさせる処理を実施する。このため、SW（サイドウォール）下端でのライナシリコン窒化膜のくびれ部（膜が薄く折れ曲がった箇所）でのストレス集中が大きくなり、膜が厚いとスリットが入ってしまう。このスリットが入る、或いはスリットの入り具合にばらつきが発生すると、駆動力にもばらつきが発生しまうという問題点があった。
【０００９】
図４０は上記問題点を指摘する説明図である。図４０はＮＭＯＳトランジスタを例に挙げている。同図に示すように、Ｐウェル領域１１の上層部に選択的にＮ+ソース・ドレイン領域１２が選択的に形成され、Ｎ+ソース・ドレイン領域１２，１２間のＰウェル領域１１上にゲート酸化膜１３が形成され、ゲート酸化膜１３上にゲート電極１４が形成され、ゲート電極１４上及びＮ+ソース・ドレイン領域１２の一部上にシリサイド膜１７がそれぞれ形成される。
【００１０】
一方、ゲート電極１４（及びシリサイド膜１７）の両側面からＮ+ソース・ドレイン領域１２の一部上にかけてサイドウォールライナー膜１５が形成され、サイドウォールライナー膜１５の側面及び上面にサイドウォール１６が形成される。このような構成のＮＭＯＳトランジスタが複数形成されたＮＭＯＳ形成領域の全面をストレス膜６０が覆って形成される。
【００１１】
このような構成において、ストレス膜６０がＬ字状に折れ曲がる部分及びその周辺のくびれ部５１において、ストレスが集中する。その結果、ＮＭＯＳトランジスタの駆動能力にもバラツキが生じてしまう。
【００１２】
また、引っ張り性ストレスのライナシリコン窒化膜をストレス膜としてＰＭＯＳトランジスタに適用した場合、ＮＭＯＳトランジスタとＰＭＯＳトランジスタではキャリア移動度が向上するストレスの向きが異なり、反対向きのストレスを印加した場合には逆に移動度が低下してしまう（特に<110>チャネルを用いた場合）。例えば、引っ張り性ストレスを有するストレス膜をウエハ全面に使用した場合には、ＮＭＯＳトランジスタの特性（駆動力）は向上するものの、ＰＭＯＳトランジスタの特性（駆動力）が逆に悪化してしまうという問題点があった。
【００１３】
また、これを回避する方法としてはＮＭＯＳトランジスタとＰＭＯＳトランジスタで異なるストレスを持つストレス膜（ライナ窒化膜）を使用するＤＳＬ(Dual Stress Liner)を用いる方策がある。
【００１４】
図４１〜図４６は従来のＤＳＬを用いた半導体装置の製造方法を示す断面図である。これらの図において、(a) はＮＭＯＳ（トランジスタ）形成領域における製造方法、(b) はＰＭＯＳ（トランジスタ）形成領域における製造方法を示している。
【００１５】
まず、図４１の(a) に示すように、図４０と同様な構成の複数のＮＭＯＳトランジスタを得る。同様に同図の(b) に示すように、複数のＰＭＯＳトランジスタを得る。一単位のＰＭＯＳトランジスタの構成は以下の通りである。
【００１６】
Ｎウェル領域３１の上層部に選択的にＰ+ソース・ドレイン領域３２が選択的に形成され、Ｐ+ソース・ドレイン領域３２，２２間のＮウェル領域３１上にゲート酸化膜３３が形成され、ゲート酸化膜３３上にゲート電極３４が形成され、ゲート電極３４上及びＰ+ソース・ドレイン領域３２の一部上にシリサイド膜３７が形成される。
【００１７】
一方、ゲート電極３４（及びシリサイド膜３７）の両側面からＰ+ソース・ドレイン領域３２の一部上にかけてサイドウォールライナー膜３５が形成され、サイドウォールライナー膜３５の側面及び上面にサイドウォール３６が形成される。
【００１８】
そして、図４１に示すように、ＮＭＯＳ形成領域及びＰＭＯＳ形成領域を含む全面に引っ張り性ストレス膜６３を形成する。引っ張り性ストレス膜６３はゲート電極１４（３４）上が凸部となり、ソース・ドレイン領域１２（３２）に形成されるシリサイド膜１７上が凹部となる凹凸上に形成される。
【００１９】
次に、図４２に示すように、ＰＭＯＳ形成領域を覆うことなく、ＮＭＯＳ形成領域のみを覆うようにレジスト２７を形成する。
【００２０】
そして、図４３に示すように、レジスト２７の被覆によってＮＭＯＳ形成領域に形成された引っ張り性ストレス膜６３を保護した状態で、ＰＭＯＳ形成領域における引っ張り性ストレス膜６３を選択的にエッチング除去する。
【００２１】
この際、サイドウォール３６やシリサイド膜３７にダメージを加えることなく、サイドウォール３６と選択比を確保しながら、ＰＭＯＳ形成領域において凹凸状に堆積された引っ張り性ストレス膜６３を制度よく除去する必要がある。
【００２２】
その後、図４４に示すように、レジスト２７を除去し、ＮＭＯＳ形成領域及びＰＭＯＳ形成領域を含む全面に圧縮性ストレス膜６５を引っ張り性ストレス膜６３と同様、凹凸状に堆積する。
【００２３】
そして、図４５に示すように、ＮＭＯＳ形成領域を覆うことなく、ＰＭＯＳ形成領域のみを覆うようにレジスト４７を形成する。
【００２４】
そして、図４６に示すように、レジスト４７の被覆によってＰＭＯＳ形成領域における圧縮性ストレス膜６５を保護した状態で、ＮＭＯＳ形成領域における圧縮性ストレス膜６５を選択的にエッチング除去する。
【００２５】
この際、引っ張り性ストレス膜６３にダメージが加わらないように行う必要がある。また、隣接するＮＭＯＳトランジスタ間は、その距離は微細化に伴い比較的短くなる傾向があるため、ＮＭＯＳ形成領域における圧縮性ストレス膜６５を精度良く除去すること困難となり、図４６の(a) に示すように、残存圧縮性ストレス膜６５ｒが生じる恐れがある。
【００２６】
一方、残存圧縮性ストレス膜６５ｒが生じないように圧縮性ストレス膜６５をエッチングした場合、比較的除去されやすい凸部（ゲート電極１４近傍）の引っ張り性ストレス膜６３までも併せて除去されてしまう恐れがある。したがって、上記傾向（恐れ）を考慮して圧縮性ストレス膜６５を精度よく除去する必要があった。
【００２７】
このように、ＰＭＯＳ形成領域において凹凸状に堆積された引っ張り性ストレス膜６３を選択的に除去すること、ＮＭＯＳ形成領域において凹凸状に堆積された圧縮性ストレス膜６５を選択的に除去することは製造工程上大変困難である。特に、微細化するにつれて、ゲート電極上と活性領域（Ｎ+ソース・ドレイン領域１２，３２）上とを被覆するストレス膜の凹凸形状が顕著になるため、ＮＭＯＳ形成領域及びＰＭＯＳ形成領域に引っ張り性ストレス膜６３及び圧縮性ストレス膜６５を膜厚精度良く形成することが困難となるという問題点があった。
【００２８】
この発明は上記問題点を解決するためになされたもので、微細化してもＭＯＳトランジスタ上に形成されるストレス膜を精度良く形成できる構造の半導体装置及びその製造方法を得ることを目的とする。
【課題を解決するための手段】
【００２９】
本発明の一実施の形態によれば、ＭＯＳトランジスタのソース・ドレイン領域上に層間絶縁膜をゲート電極と同程度の形成高さで形成する。
【００３０】
その後、ゲート電極及び層間絶縁膜上にストレス膜を凹凸なく平坦に形成する。このストレス膜はＭＯＳトランジスタに対し、駆動能力を向上させる引っ張り性あるいは圧縮性のストレスを与える。
【発明の効果】
【００３１】
この一実施の形態によれば、ストレス膜を膜厚精度良く形成してＭＯＳトランジスタに対し高いストレスを与えることにより、ＭＯＳトランジスタの駆動能力を大きく向上させることができる効果を奏する。この際、ＭＯＳトランジスタが複数存在しＭＯＳトランジスタのゲート電極間寸法が短くなってもストレス膜の平坦性は影響を受けないため、装置が微細化しても上記効果を同様に発揮することができる。
【発明を実施するための最良の形態】
【００３２】
＜実施の形態１＞
図１〜図１０はこの発明の実施の形態１である半導体装置の製造方法を示す断面図である。以下、これらの図を参照して、実施の形態１の製造方法を説明する。なお、これらの図において、(a) は複数のＮＭＯＳトランジスタが形成されるＮＭＯＳ形成領域における製造方法、(b) は複数のＰＭＯＳトランジスタが形成されるＰＭＯＳ形成領域における製造方法を示している。
【００３３】
なお、図１に示すように、一単位のＮＭＯＳトランジスタの構成は図４０あるいは図４１(a) で示したＮＭＯＳトランジスタと等価であり、一単位のＰＭＯＳトランジスタの構成は図４１(b) で示したＰＭＯＳトランジスタと等価である。したがって、同様の部分については同一の参照符号を付しその説明を適宜省略する。また、Ｐウェル領域１１，Ｎウェル領域３１は図示しない半導体基板（ＳＯＩ基板等を含む）の上層部に選択的に形成されている。
【００３４】
まず、図１に示すように、ＮＭＯＳ形成領域及びＰＭＯＳ形成領域に下層膜１８及び下層膜３８を形成する。なお、下層膜１８及び下層膜３８として共通の下層膜を形成することが一般的である。
【００３５】
下層膜１８（３８）としては、例えば、熱CVD膜（ＳｉＯ2,SiN,SiON等）が考えられる。下層膜１８（３８）は、後述する層間絶縁膜２を研磨、あるいはエッチバックする時のストッパー膜として利用するため、層間絶縁膜２とは違う膜種とすることが望ましい。例えば、層間絶縁膜２をＳｉＯ2膜とする場合、下層膜１８（３８）はＳｉＮあるいはＳｉＯＮ膜等とする。また、下層膜１８は、ＰＭＯＳ形成領域に形成される引っ張り性ストレス膜を除去する際のストッパー膜としての機能を有する必要もある。
【００３６】
次に、図２に示すように、下層膜１８上を含む全面に埋め込み性の良い層間絶縁膜２を形成し、隣接するＭＯＳトランジスタのゲート電極間である凹部に空洞を発生させることなく埋め込む。
【００３７】
その後、図３に示すように、下層膜１８をストッパー膜として、層間絶縁膜２に対しＣＭＰ研磨処理あるいはエッチバック処理を施すことにより、層間絶縁膜２を平坦化する。
【００３８】
このように、層間絶縁膜２とは異なる膜種の下層膜１８（３８）をゲート電極１４（３４）上及び層間絶縁膜２下に形成し、下層膜１８をストッパーとして、層間絶縁膜２を上方から除去するため、図３で示す工程の実行後の層間絶縁膜の形成高さをゲート電極の形成高さと同程度に形成することができる。
【００３９】
次に、図４に示すように、ゲート電極１４（３４）の直上だけでなく、ゲート電極１４の肩部にもストレス膜を形成できるようにするため、さらに、層間絶縁膜２を上方から除去し、層間絶縁膜２の形成高さを下げる。この方法としては、下層膜１８との選択性の高い薬液を用いたウェット、あるいはドライエッチングによる処理が施される。例えば、希釈ＨＦ溶液を使用したエッチング処理が考えられる。
【００４０】
そして、図５に示すように、層間絶縁膜２を平坦化した全面に引っ張り性ストレス膜３を形成する。引っ張り性ストレス膜３として、例えば、引っ張り性ストレスを持つＳｉＮ膜を形成する。また、必要に応じて上記ＳｉＮ膜にＵＶ照射等を実施し引っ張り性ストレスを増加させる。続けて、後工程で使用する圧縮性ストレス膜５の除去時のストッパーとして機能するストッパー膜４を引っ張り性ストレス膜３上に形成する。ストッパー膜４として、例えば、圧縮性ストレス膜５をＳｉＮ膜で形成する場合、その膜とは違う膜種のＳｉＯ2等が考えられる。
【００４１】
その後、ＮＭＯＳ形成領域をレジスト（図示せず）で被覆した後、図６に示すように、ＰＭＯＳ形成領域における引っ張り性ストレス膜３及びその上に形成したストッパー膜４を除去する。その後、上記レジストを除去する。
【００４２】
引き続き、図７に示すように、全面に圧縮性ストレス膜５を形成する。この時、ＮＭＯＳ形成領域における引っ張り性ストレス膜３の上面とＰＭＯＳ形成領域における圧縮性ストレス膜５の上面とを同一の高さ（面一）とすることは、デバイス（ストレス膜によるストレスが与えられるＭＯＳトランジスタを含む半導体デバイス）構造を容易にできるため、デバイス製造上望ましい。
【００４３】
例えば、ＰＭＯＳ形成領域の圧縮性ストレス膜５の膜厚をＮＭＯＳ形成領域の引っ張り性ストレス膜３の膜厚に比べ厚くしたい場合は、図４で示す工程において、層間絶縁膜２のエッチング量を（ＰＭＯＳ形成領域）＞（ＮＭＯＳ形成領域）となるように、レジストマスクをかけ調整しておくなど考慮しておく。このような調整により、図４で示す工程後において、ＰＭＯＳ形成領域の層間絶縁膜２の形成高さをＮＭＯＳ形成領域の層間絶縁膜２の高さより低くできる。
【００４４】
その結果、ＮＭＯＳ形成領域の引っ張り性ストレス膜３の上面とＰＭＯＳ形成領域における圧縮性ストレス膜５の上面とを面一にした場合、ＮＭＯＳ形成領域とＰＭＯＳ形成領域との間に生じる層間絶縁膜２の形成高さの段差分、圧縮性ストレス膜５の膜厚を引っ張り性ストレス膜３の膜厚より厚くすることができる。
【００４５】
次に、圧縮性ストレス膜５の形成を所望するＰＭＯＳ形成領域をレジスト（図示せず）で被覆した後、図８に示すように、ストッパー膜４をストッパーとしてＮＭＯＳ形成領域の圧縮性ストレス膜５を除去する。その後、ＮＭＯＳ形成領域における引っ張り性ストレス膜３上に形成したストッパー膜４とＰＭＯＳ形成領域における上記レジストを除去する。
【００４６】
そして、図９に示すように、全面にレジスト６を塗布しパターニングした後、パターニングしたレジスト６を用いて、引っ張り性ストレス膜３及び圧縮性ストレス膜５をそれぞれパターニングする。その結果、ＮＭＯＳ形成領域の引っ張り性ストレス膜３に開口部１９が形成されると共に、ＰＭＯＳ形成領域の圧縮性ストレス膜５に開口部３９が形成される。
【００４７】
さらに、図１０に示すように、引き続き、レジスト６をマスクとしてエッチングを行うことにより、層間絶縁膜２及び下層膜１８の一部を貫通させることにより、ＮＭＯＳ形成領域にコンタクトホール２０、ＰＭＯＳ形成領域にコンタクトホール４０をそれぞれ形成する。その後、コンタクトホール２０，４０に配線（プラグ）を形成する等の処理を経て半導体装置は完成する。
【００４８】
（効果）
図１〜図１０で示される実施の形態１の製造方法により得られる効果は以下の通りである。
【００４９】
実施の形態１の半導体装置の製造方法で製造され半導体装置のストレス膜は、ＮＭＯＳトランジスタ（ＰＭＯＳトランジスタ）のゲート電極１４（３４）及び層間絶縁膜２上に成されており、図２〜図４で示す工程により、層間絶縁膜２の形成高さをゲート電極１４の形成高さと同程度にされているため、ストレス膜３（５）を凹凸なく平坦に形成することができる。
【００５０】
その結果、図４及び図７で示す工程において引っ張り性ストレス膜３及び圧縮性ストレス膜５を膜厚精度良く形成して、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタそれぞれに対し高いストレスを与えることにより、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタそれぞれの駆動能力を大きく向上させることができる効果を奏する。
【００５１】
加えて、複数のＮＭＯＳトランジスタ（ＰＭＯＳトランジスタ）におけるゲート電極間寸法が短くなってもストレス膜３（５）の平坦性は影響を受けないため、上記効果を同様に発揮することができる。すなわち、微細化して隣接するＭＯＳトランジスタのゲート電極間寸法が短くなっても、ゲート電極１４（３４）及び層間絶縁膜２上に平坦性良くストレス膜（引っ張り性ストレス膜３，圧縮性ストレス膜５）を所望の膜厚で形成することにより、高ストレスをＭＯＳトランジスタに印加することができる。
【００５２】
また、図５〜図８で示す工程を経て、ＮＭＯＳ形成領域には引っ張り性ストレス膜３、ＰＭＯＳ形成領域には圧縮性ストレス膜５をそれぞれ選択的に形成することができるため、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタそれぞれの駆動能力を高めたデバイス構造の形成が容易となる効果を奏する。
【００５３】
また、実施の形態１では、サイドウォールライナー膜１５及びサイドウォール１６からなる多層構造のサイドウォール部を有するため、サイドウォール部下のソース・ドレイン領域１２（３２）に安定性の高いＬＤＤ領域を形成することができる。
【００５４】
＜実施の形態２＞
図１１〜図２０はこの発明の実施の形態２である半導体装置の製造方法を示す断面図である。以下、これらの図を参照して、実施の形態２の製造方法を説明する。なお、これらの図において、(a) は複数のＮＭＯＳトランジスタが形成されるＮＭＯＳ形成領域における製造方法、(b) は複数のＰＭＯＳトランジスタが形成されるＰＭＯＳ形成領域における製造方法を示している。
【００５５】
なお、一単位のＮＭＯＳトランジスタは図１１(a) に示すような構造を呈している。すなわち、Ｐウェル領域１１の上層部に選択的にＮ+ソース・ドレイン領域１２が形成され、Ｎ+ソース・ドレイン領域１２，１２間のＰウェル領域１１上にゲート酸化膜１３が形成され、ゲート酸化膜１３上にゲート電極１４が形成され、ゲート電極１４上及びＮ+ソース・ドレイン領域１２の一部上にシリサイド膜１７がそれぞれ形成される。そして、ゲート電極１４（及びシリサイド膜１７）の両側面からＮ+ソース・ドレイン領域１２の一部上にかけてサイドウォールライナー膜１５が形成される。
【００５６】
また、一単位のＰＭＯＳトランジスタは図１(b) に示すような構造を呈している。すなわち、Ｎウェル領域３１の上層部に選択的にＰ+ソース・ドレイン領域３２が形成され、Ｐ+ソース・ドレイン領域３２，３２間のＮウェル領域３１上にゲート酸化膜３３が形成され、ゲート酸化膜３３上にゲート電極３４が形成され、ゲート電極３４上及びＰ+ソース・ドレイン領域３２の一部上にシリサイド膜３７がそれぞれ形成される。そして、ゲート電極３４（及びシリサイド膜３７）の両側面からＰ+ソース・ドレイン領域３２の一部上にかけてサイドウォールライナー膜３５が形成される。なお、Ｐウェル領域１１，Ｎウェル領域３１は図示しない半導体基板（ＳＯＩ基板等を含む）の上層部に選択的に形成されている。
【００５７】
上述した構造のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタは、例えば、通常のＣＭＯＳ製造プロセスを用いて、素子分離、ウエル注入及び不純物制御、チャネル注入及び不純物制御、ゲート電極形成、ソース・ドレイン注入、シリサイド形成、並びにサイドウォールライナー膜形成処理を行うことにより得られる。なお、実施の形態２では実施の形態１のサイドウォール１６，３６に相当する構成物は形成されず、サイドウォールライナー膜１５，３５がゲート電極１４，３４の側壁保護膜、ソース・ドレイン領域保護膜として機能する。
【００５８】
まず、図１１に示すように、実施の形態１と同様、ＮＭＯＳ形成領域及びＰＭＯＳ形成領域に下層膜１８及び下層膜３８を形成する。
【００５９】
次に、図１２に示すように、下層膜１８上を含む全面に埋め込み性の良い層間絶縁膜２を形成し、隣接するＭＯＳトランジスタのゲート電極間である凹部に空洞を発生させることなく埋め込む。
【００６０】
その後、図１３に示すように、下層膜１８をストッパー膜として、層間絶縁膜２に対しＣＭＰ研磨処理あるいはエッチバック処理を施すことにより、層間絶縁膜２を平坦化する。
【００６１】
次に、図１４に示すように、実施の形態１と同様、ゲート電極１４（３４）の直上だけでなく、ゲート電極１４の肩部にもストレス膜を形成できるようにするため、層間絶縁膜２の形成高さを下げる。
【００６２】
そして、図１５に示すように、実施の形態１と同様、層間絶縁膜２を平坦化した全面に引っ張り性ストレス膜３を形成し、さらに、引っ張り性ストレス膜３上にストッパー膜４を形成する。
【００６３】
その後、ＮＭＯＳ形成領域をレジスト（図示せず）で被覆した後、図１６に示すように、ＰＭＯＳ形成領域における引っ張り性ストレス膜３及びその上に形成したストッパー膜４を除去する。その後、上記レジストを除去する。
【００６４】
引き続き、図１７に示すように、全面に圧縮性ストレス膜５を形成する。この時、実施の形態１と同様、ＮＭＯＳ形成領域における引っ張り性ストレス膜３の上面とＰＭＯＳ形成領域における圧縮性ストレス膜５の上面とを面一とすることは、デバイス構造を容易にできデバイス製造上望ましい。
【００６５】
例えば、ＰＭＯＳ形成領域の圧縮性ストレス膜５をＮＭＯＳ形成領域の引っ張り性ストレス膜３に比べ厚くしたい場合は、図１４で示す工程において、層間絶縁膜２のエッチング量を（ＰＭＯＳ形成領域）＞（ＮＭＯＳ形成領域）となるように、レジストマスクをかけ調整しておくなど考慮しておく。このような調整により、図１４で示す工程後において、ＰＭＯＳ形成領域の層間絶縁膜２の形成高さをＮＭＯＳ形成領域の層間絶縁膜２の高さより低くできる。
【００６６】
その結果、ＮＭＯＳ形成領域の引っ張り性ストレス膜３の上面とＰＭＯＳ形成領域における圧縮性ストレス膜５の上面とを面一にした場合、ＮＭＯＳ形成領域とＰＭＯＳ形成領域との間に生じる層間絶縁膜２の形成高さの段差分、圧縮性ストレス膜５の膜厚を引っ張り性ストレス膜３の膜厚より厚くすることができる。
【００６７】
次に、圧縮性ストレス膜５の形成を所望するＰＭＯＳ形成領域をレジスト（図示せず）で被覆した後、図１８に示すように、ストッパー膜４をストッパーとしてＮＭＯＳ形成領域の圧縮性ストレス膜５を除去する。その後、ＮＭＯＳ形成領域における引っ張り性ストレス膜３上に形成したストッパー膜４とＰＭＯＳ形成領域における上記レジストを除去する。
【００６８】
そして、図１９に示すように、全面にレジスト６を塗布しパターニングした後、パターニングしたレジスト６を用いて、引っ張り性ストレス膜３及び圧縮性ストレス膜５をそれぞれパターニングする。その結果、ＮＭＯＳ形成領域の引っ張り性ストレス膜３に開口部１９が形成されると共に、ＰＭＯＳ形成領域の圧縮性ストレス膜５に開口部３９が形成される。
【００６９】
さらに、図２０に示すように、引き続き、レジスト６をマスクとしてエッチングを行うことにより、層間絶縁膜２及び下層膜１８の一部を貫通させることにより、ＮＭＯＳ形成領域にコンタクトホール２０、ＰＭＯＳ形成領域にコンタクトホール４０をそれぞれ形成する。その後、コンタクトホール２０，４０に配線（プラグ）を形成する等の処理を経て半導体装置は完成する。
【００７０】
（効果）
図１１〜図２０で示される実施の形態２の製造方法により得られる効果は以下の通りである。
【００７１】
実施の形態１と同様、微細化して隣接するＭＯＳトランジスタのゲート電極間寸法が短くなっても、ゲート電極１４（３４）及び層間絶縁膜２上に平坦性良くストレス膜（引っ張り性ストレス膜３，圧縮性ストレス膜５）を厚く形成することにより高ストレスをＭＯＳトランジスタに印加することができる。
【００７２】
加えて、実施の形態１と同様、ＮＭＯＳ形成領域に引っ張り性ストレス膜３、ＰＭＯＳ形成領域に圧縮性ストレス膜５を選択的に形成することにより、いずれの形成領域においてもバラツキの少ない必要なストレス（ＮＭＯＳトランジスタの場合は引っ張り性ストレス，ＰＭＯＳトランジスタの場合は圧縮性ストレス）を印加することができ、ばらつきの少ない駆動力アップを図ることができる。このように、実施の形態２の製造方法により得られる半導体装置は、実施の形態１と同様な効果が得られる。
【００７３】
さらに、実施の形態２では実施の形態１のサイドウォール１６（３６）相当の構成物を形成しない分、隣接するＭＯＳトランジスタ間のスペースを広くすることができる。このため、ストレス膜の一部となる下地の下層膜１８及び下層膜３８を厚くすることができる。
【００７４】
例えば、下層膜１８を引っ張り性ストレス膜として厚く形成し、下層膜３８は引っ張り性ストレス膜として薄く形成することにより、ＮＭＯＳトランジスタの駆動能力を選択的に大きくすることができる効果を奏する。
【００７５】
下層膜１８と下層膜３８との膜厚に差をつける方法として、図１１で示す工程において、下層膜１８，３８を厚く形成した後、ＮＭＯＳ形成領域のみマスクして、下層膜３８のみを選択的に除去する方法、図１６で示す工程において、引っ張り性ストレス膜３の除去時に、ゲート電極３４（シリサイド膜３７）上の下層膜３８を併せて除去する方法等が考えられる。
【００７６】
＜実施の形態３＞
図２１〜図３０はこの発明の実施の形態３である半導体装置の製造方法を示す断面図である。以下、これらの図を参照して、実施の形態３の製造方法を説明する。なお、これらの図において、(a) は複数のＮＭＯＳトランジスタが形成されるＮＭＯＳ形成領域における製造方法、(b) は複数のＰＭＯＳトランジスタが形成されるＰＭＯＳ形成領域における製造方法を示している。
【００７７】
なお、一単位のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタは、実施の形態２と同様な構造を呈している。したがって、同様の部分については同一の参照符号を付しその説明を適宜省略する。なお、Ｐウェル領域１１，Ｎウェル領域３１は図示しない半導体基板（ＳＯＩ基板等を含む）の上層部に選択的に形成されている。
【００７８】
まず、図２１に示すように、実施の形態１と同様、ＮＭＯＳ形成領域及びＰＭＯＳ形成領域に下層膜１８及び下層膜３８を形成する。
【００７９】
次に、図２２に示すように、下層膜１８上を含む全面に層間絶縁下層膜７を形成する。さらに、層間絶縁下層膜７上に埋め込み性の良い層間絶縁膜８を形成し、隣接するＭＯＳトランジスタのゲート電極間である凹部に空洞を発生させることなく埋め込む。
【００８０】
この際、層間絶縁下層膜７として、下層膜１８及び層間絶縁膜８に対し選択性が高い膜が用いられる。例えば、下層膜１８をＳｉＮ膜、層間絶縁膜８をＳｉＯ2膜で形成する場合、層間絶縁下層膜７をＰドープＳｉＯ2膜で形成する。
【００８１】
また、層間絶縁下層膜７は、活性領域であるＮ+ソース・ドレイン領域１２上に形成したシリサイド膜１７にかかる程度の膜厚とすることが望ましい。そうすると、後工程で埋め込み下層膜７を除去した部分にストレス膜を形成することになって、例えば、このストレス膜をＳｉＮ膜とし層間絶縁膜２に対し、コンタクトエッチング時の選択比をかせぐことで、コンタクトホール形成時のエッチングストッパー膜とすることが可能となるためである。
【００８２】
その後、図２３に示すように、下層膜１８をストッパー膜として、層間絶縁下層膜７及び層間絶縁膜８に対しＣＭＰ研磨処理あるいはエッチバック処理を施すことにより、層間絶縁下層膜７及び層間絶縁膜８を平坦化する。
【００８３】
次に、図２４に示すように、ＰＭＯＳ形成領域のみにレジスト等のマスク材４２を形成し、ＮＭＯＳ形成領域に対し、ゲート電極１４の直上だけでなく、ゲート電極１４の肩部及び側面にもストレス膜を形成できるようにするため、層間絶縁下層膜７の上層部を選択的に除去し、ゲート電極１４の側面方向に沿った領域に溝部２１を設ける。その後、レジスト等のマスク材４２を除去する。
【００８４】
図２４に示す構造を得る方法としては、選択性の高い薬液を用いたウェット、或いはドライエッチを使用する。例えば、ＨＣｌ＋ＨＦ溶液、ＨＦベーパーを使用する。なお、ＰＭＯＳ形成領域はレジスト等のマスク材４２よって層間絶縁下層膜７がマスキングされるため、ＰＭＯＳ形成領域の層間絶縁下層膜７が除去されることはない。
【００８５】
そして、図２５に示すように、ＮＭＯＳ形成領域及びＰＭＯＳ形成領域を含む全面に引っ張り性ストレス膜３を形成する。また、必要に応じUV照射等を実施し引っ張り性ストレス膜３の引っ張り性ストレスを増加させる。続けて、実施の形態１と同様、後工程で使用する圧縮性ストレス膜除去時のストッパー膜４を引っ張り性ストレス膜３上に形成する。
【００８６】
その結果、図２５に示すように、ＮＭＯＳ形成領域においては、溝部２１に引っ張り性ストレス膜３が埋め込まれるため、ゲート電極１４の肩部及び側面に引っ張り性ストレス膜３が形成される。
【００８７】
その後、図２６に示すように、ＮＭＯＳ形成領域においてストッパー膜４上にレジスト等のマスク材２２を形成した後、ＰＭＯＳ形成領域における引っ張り性ストレス膜３及びストッパー膜４を選択的に除去する。
【００８８】
さらに、図２６に示すように、ＰＭＯＳ形成領域に対し、ゲート電極３４の直上だけでなく、ゲート電極３４の肩部及び側面にもストレス膜を形成できるようにするため、層間絶縁下層膜７の上層部を選択的に除去し、ゲート電極３４の側面方向に沿って溝部４１を設ける。その後、レジスト等のマスク材２２を除去する。
【００８９】
図２６に示す構造を得る方法としては、選択性の高い薬液を用いたウェット、或いはドライエッチを使用する。例えば、ＨＣｌ＋ＨＦ溶液、ＨＦベーパーを使用する。なお、ＮＭＯＳ形成領域はレジスト等のマスク材２２よって引っ張り性ストレス膜３がマスキングされるため、ＮＭＯＳ形成領域の引っ張り性ストレス膜３が除去されることはない。
【００９０】
引き続き、図２７に示すように、全面に圧縮性ストレス膜５を形成する。この時、実施の形態１及び実施の形態２と同様、ＮＭＯＳ形成領域における引っ張り性ストレス膜３の上面とＰＭＯＳ形成領域における圧縮性ストレス膜５の上面とを面一とすることは、デバイス構造を容易にできデバイス製造上望ましい。
【００９１】
その結果、図２７に示すように、ＰＭＯＳ形成領域においては、溝部４１に圧縮性ストレス膜５が埋め込まれるため、ゲート電極２４の肩部及び側面にも圧縮性ストレス膜５が形成される。
【００９２】
次に、圧縮性ストレス膜５の形成を所望するＰＭＯＳ形成領域をレジスト（図示せず）で被覆した後、図２８に示すように、ストッパー膜４をストッパーとしてＮＭＯＳ形成領域の圧縮性ストレス膜５を除去する。その後、ＮＭＯＳ形成領域における引っ張り性ストレス膜３上に形成したストッパー膜４とＰＭＯＳ形成領域における上記レジスト等のマスク材を除去する。
【００９３】
そして、図２９に示すように、全面にレジスト６を塗布しパターニングした後、パターニングしたレジスト６を用いて、引っ張り性ストレス膜３及び圧縮性ストレス膜５をそれぞれパターニングする。その結果、ＮＭＯＳ形成領域の引っ張り性ストレス膜３に開口部１９が形成されると共に、ＰＭＯＳ形成領域の圧縮性ストレス膜５に開口部３９が形成される。
【００９４】
さらに、図３０に示すように、引き続き、レジスト６をマスクとしてエッチングを行うことにより、層間絶縁膜８、層間絶縁下層膜７及び下層膜１８の一部を貫通させることにより、ＮＭＯＳ形成領域にコンタクトホール２０、ＰＭＯＳ形成領域にコンタクトホール４０をそれぞれ形成する。その後、コンタクトホール２０，４０に配線（プラグ）を形成する等の処理を経て半導体装置は完成する。
【００９５】
（効果）
図２１〜図３０で示される実施の形態３の製造方法により実施の形態２と同様な効果に加え以下の効果が得られる。
【００９６】
図２２〜図２８で示す工程を経て、ＮＭＯＳ形成領域及びＰＭＯＳ形成領域双方おいて、ゲート電極１４（３４）の側面方向に沿ってストレス膜（引っ張り性ストレス膜３，圧縮性ストレス膜５）を形成することができるため、実施の形態２以上にＭＯＳトランジスタの駆動能力が向上する効果を奏する。
【００９７】
また、下層膜１８と下層膜３８との膜厚に差をつける方法として、実施の形態２で示した方法以外に、図２６で示す工程時において、引っ張り性ストレス膜３の除去時に、ゲート電極３４（シリサイド膜３７）上の下層膜３８に加え、ゲート電極３４側壁に形成される下層膜３８を併せて除去する方法が考えられる。
【００９８】
さらに、ゲート電極の側面方向に沿って形成したストレス膜（引っ張り性ストレス膜３，圧縮性ストレス膜５）をコンタクトホール２０（４０）形成時のストッパー膜として機能させることができるため、デバイス製造をより容易に行うことができる効果を奏する。
【００９９】
＜実施の形態４＞
図３１〜図３４はこの発明の実施の形態４である半導体装置の製造方法を示す断面図である。以下、これらの図を参照して、実施の形態４の製造方法を説明する。
【０１００】
図３９は実施の形態１〜実施の形態５（実施の形態５は後述）で製造されるＣＭＯＳ構造の半導体装置の平面構造を示す平面図である。同図に示すように、互いに隣接してＮＭＯＳ形成領域５２ｎ及びＰＭＯＳ形成領域５２ｐが設けられ、ＮＭＯＳ形成領域５２ｎのＰウェル領域１１内にＮＭＯＳ活性領域２４が形成され、ＰＭＯＳ形成領域５２ｐ内にＰＭＯＳ活性領域４４が形成される。
【０１０１】
そして、ＮＭＯＳ活性領域２４及びＰＭＯＳ活性領域４４を図中縦断して２本の共有ゲート電極１４（３４）が形成される。その結果、共有ゲート電極のゲート電極１４部分により図中左右に分離されたＮＭＯＳ活性領域２４がＮ+ソース・ドレイン領域１２となり、共有ゲート電極のゲート電極３４部分により図中左右に分離されたＰＭＯＳ活性領域４４がＰ+ソース・ドレイン領域３２となる。そして、各Ｎ+ソース・ドレイン領域１２にはコンタクトホール２０が設けられ、各Ｐ+ソース・ドレイン領域３２にはコンタクトホール４０が設けられる。
【０１０２】
実施の形態１〜実施の形態３で示した図１〜図３０の(a) で示す断面は図３９のＡ−Ａ断面に相当し、図１〜図３０の(b) で示す断面は図３９のＢ−Ｂ断面に相当する。また、図３１〜図３４で示す本実施の形態の断面は図３９のＣ−Ｃ断面に相当する。以下、図３１〜図３４を参照して、実施の形態４の半導体装置の製造方法について説明する。
【０１０３】
まず、実施の形態１の図１〜図６で示す工程、実施の形態２の図１１〜図１６で示す工程、あるいは実施の形態３の図２１〜図２６で示す工程を経て、図６，図１６あるいは図２６で示す構造を得る。
【０１０４】
そして、図３１に示すように、全面に圧縮性ストレス膜５を形成する。この時、実施の形態１〜実施の形態３と同様、ＮＭＯＳ形成領域５２ｎにおける引っ張り性ストレス膜３の上面とＰＭＯＳ形成領域５２ｐにおける圧縮性ストレス膜５の上面とを面一とすることにより、デバイス構造を容易にできデバイス製造上望ましい。
【０１０５】
なお、図３１に示すように、ＮＭＯＳ形成領域５２ｎとＰＭＯＳ形成領域５２ｐとは絶縁分離領域５３によって素子分離されている。なお、絶縁分離領域５３として、例えば、ＳＯＩ基板上に形成される場合、埋め込み絶縁層上に形成される半導体層であるＳＯＩ層を貫通して形成される完全分離領域、ＳＯＩ層の一部を残存させて形成される部分分離領域等が考えられる。なお、説明の都合上、図３９には絶縁分離領域５３を図示していない。
【０１０６】
次に、全面にレジスト（図示せず）を塗布した後、ＰＭＯＳ形成領域５２ｐ全てとＰＮ境界部５５近傍のＮＭＯＳ形成領域５２ｎの一部が残存するようにレジストをパターニングし、パターニングしたレジストを用いて圧縮性ストレス膜５の除去を、確実にＮＭＯＳ形成領域５２ｎ上のみで行う。
【０１０７】
その結果、図３２に示すように、ＮＭＯＳ形成領域５２ｎの大半の圧縮性ストレス膜５が除去され開口部２３が形成されるとともに、ＮＭＯＳ形成領域５２ｎのＰＮ境界部５５の近傍領域において、引っ張り性ストレス膜３と圧縮性ストレス膜５とのストレス膜重複部５６が残る。その後、上記レジストを除去する。
【０１０８】
そして、図３３に示すように、ストレス膜重複部５６を平坦化すべく全面に平坦化膜５４を形成する。平坦化膜５４として例えばストレスがほぼないＳｉＮ膜を形成する。
【０１０９】
続いて、図３４に示すように、平坦化膜５４及びストレス膜重複部５６における圧縮性ストレス膜５に対してＣＭＰ研磨処理を施すことにより、ＮＭＯＳ形成領域５２ｎ上のストッパー膜４と、ＰＭＯＳ形成領域５２ｐ上の平坦化膜５４と、ストレス膜重複部５６における圧縮性ストレス膜５とを平坦化する。
【０１１０】
その結果、ＰＮ境界部５５及びその近傍においても、引っ張り性ストレス膜３と圧縮性ストレス膜５との重なりが生じることなく、ＮＭＯＳ形成領域５２ｎのみに引っ張り性ストレス膜３を、ＰＭＯＳ形成領域５２ｐのみに圧縮性ストレス膜５をそれぞれ精度良く形成することができる。
【０１１１】
なお、ストッパー膜４は図３４で示す工程後は除去可能である。ストッパー膜４上にストッパー膜４と同質の膜として酸化膜等の層間絶縁膜を形成する場合は、除去しなくても良い。
【０１１２】
その後、実施の形態１の図９，図１０で示す工程、実施の形態２の図１９，図２０で示す工程、あるいは実施の形態３の図２９，図３０で示す工程を経て、実施の形態４の半導体装置を完成する。
【０１１３】
（効果）
上述した実施の形態４の製造方法により実施の形態１〜実施の形態３と同様な効果に加え以下の効果が得られる。
【０１１４】
実施の形態４の半導体装置の製造方法は、図３３で示す工程でストレス膜重複部５６を覆って全面に平坦化膜５４を形成した後、図３４で示す工程で平坦化膜５４及びストレス膜重複部５６に対する平坦化処理を行い、ストレス膜重複部５６を除去している。
【０１１５】
その結果、共有ゲート電極１４（３４）上において引っ張り性ストレス膜３と圧縮性ストレス膜５とのストレス膜重複部５６が生じない構造を最終的に得ることにより、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの駆動能力にバラツキが生じることはない効果を奏する。
【０１１６】
すなわち、ＰＮ境界部５５及びその近傍においても、引っ張り性ストレス膜３と圧縮性ストレス膜５との重なりが生じることなく、ＮＭＯＳ形成領域５２ｎのみに引っ張り性ストレス膜３を、ＰＭＯＳ形成領域５２ｐのみに圧縮性ストレス膜５を選択的に精度良く形成することができる。このため、ＰＮ境界部５５の近くに位置するＭＯＳトランジスタの駆動力およびそのばらつきを実施の形態１〜実施の形態３以上に改善することができる効果を奏する。
【０１１７】
また、ＰＮ境界部５５及びその近傍においても、引っ張り性ストレス膜３と圧縮性ストレス膜５との重なりが生じることなく平坦性が維持されているため、ＰＮ境界部５５及びその近郷において、ゲート電極１４上にコンタクトを形成する場合、コンタクトパターンの形成、及びその後のエッチング処理が容易となり、デバイス製造をより容易に行うことができる効果を奏する。
【０１１８】
＜実施の形態５＞
図３５〜図３８はこの発明の実施の形態５である半導体装置の製造方法を示す断面図である。以下、これらの図を参照して、実施の形態５の製造方法を説明する。
【０１１９】
なお、図３５〜図３８で示す本実施の形態の断面は図３９のＣ−Ｃ断面に相当する。以下、図３５〜図３８を参照して、実施の形態５の半導体装置の製造方法について説明する。
【０１２０】
まず、実施の形態１の図１〜図６で示す工程、実施の形態２の図１１〜図１６で示す工程、あるいは実施の形態３の図２１〜図２６で示す工程を経て、図６，図１６あるいは図２６で示す構造を得る。
【０１２１】
そして、図３５に示すように、全面に圧縮性ストレス膜５を形成する。この時、実施の形態１〜実施の形態３と同様、ＮＭＯＳ形成領域５２ｎにおける引っ張り性ストレス膜３の上面とＰＭＯＳ形成領域５２ｐにおける圧縮性ストレス膜５の上面とを面一とすることは、デバイス構造を容易にできデバイス製造上望ましい。なお、図３３に示すように、ＮＭＯＳ形成領域５２ｎとＰＭＯＳ形成領域５２ｐとは絶縁分離領域５３によって分離されている。
【０１２２】
次に、全面にレジスト（図示せず）を塗布した後、ＰＮ境界部５５近傍を除くＰＭＯＳ形成領域５２ｐが残存するようにレジストをパターニングし、パターニングしたレジストを用いて圧縮性ストレス膜５の除去を行う。
【０１２３】
その結果、図３６に示すように、ＮＭＯＳ形成領域５２ｎの圧縮性ストレス膜５が全て除去されるとともに、ＰＭＯＳ形成領域５２ｐのＰＮ境界部５５近傍の圧縮性ストレス膜５が除去され開口部４３が設けられる。このように、圧縮性ストレス膜５のパターニングはＮＭＯＳ形成領域５２ｎ上及びＰＭＯＳ形成領域５２ｐの一部で行われる。その後、上記レジストを除去する。
【０１２４】
その後、図３７に示すように、開口部４３を平坦化すべく全面に平坦化膜５４を形成する。平坦化膜５４として例えばストレスがほぼないＳｉＮ膜を形成する。
【０１２５】
続いて、図３８に示すように、平坦化膜５４に対してＣＭＰ研磨処理を施すことにより、ＮＭＯＳ形成領域５２ｎ上のストッパー膜４と、開口部４３を含むＰＭＯＳ形成領域５２ｐ上の平坦化膜５４とを平坦化する。
【０１２６】
その結果、ＰＮ境界部５５及びその近傍においても、引っ張り性ストレス膜３と圧縮性ストレス膜５との重なりが生じることなく、ＮＭＯＳ形成領域５２ｎのみに引っ張り性ストレス膜３を、ＰＭＯＳ形成領域５２ｐのみに圧縮性ストレス膜５を精度良く形成することができる。
【０１２７】
なお、ストッパー膜４は図３８で示す工程後は除去可能である。ストッパー膜４上にストッパー膜４と同質の膜として酸化膜等の層間絶縁膜を形成する場合は、除去しなくても良い。
【０１２８】
その後、実施の形態１の図９，図１０で示す工程、実施の形態２の図１９，図２０で示す工程、あるいは実施の形態３の図２９，図３０で示す工程を経て、実施の形態５の半導体装置を完成する。
【０１２９】
（効果）
上述した実施の形態５の製造方法により実施の形態１〜実施の形態３と同様な効果に加え以下の効果が得られる。
【０１３０】
実施の形態５の製造方法は、図３６で示す工程の実行後は、ＰＮ境界部５５の近傍における共有ゲート電極１４（３４）上の一部に設けられた開口部４３を挟んで引っ張り性ストレス膜３と圧縮性ストレス膜５とが分離形成されている。このため、共有ゲート電極１４（３４）上において引っ張り性ストレス膜４と圧縮性ストレス膜５とのストレス膜重複部が生じない構造を得ることにより、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの駆動能力にバラツキが生じることはない効果を奏する。
【０１３１】
加えて、図３７で示す工程により、開口部４３を埋め込んで全面に平坦化膜５７を形成した後、図３８で示す工程により平坦化膜５７に対する平坦化処理を行うため、引っ張り性ストレス膜３及び圧縮性ストレス膜５の上方に形成される層に、開口部４３の存在が悪影響を与えることはない。
【０１３２】
上述したように、実施の形態５の製造方法で得られる半導体装置は、開口部４３を挟んで引っ張り性ストレス膜３と圧縮性ストレス膜５とが分離形成されており、ＰＮ境界部５５及びその近傍においても、引っ張り性ストレス膜３と圧縮性ストレス膜５との重なりが生じることない。その結果、ＮＭＯＳ形成領域５２ｎのみに引っ張り性ストレス膜３を、ＰＭＯＳ形成領域５２ｐのみに圧縮性ストレス膜５を精度良く形成することができるため、ＰＮ境界部５５の近くに位置するＭＯＳトランジスタの駆動力およびそのばらつきを実施の形態１〜実施の形態３以上に改善することができる効果を奏する。
【０１３３】
また、ＰＮ境界部５５及びその近傍においても、引っ張り性ストレス膜３と圧縮性ストレス膜５との重なりが生じることなく平坦化膜５７により平坦化されているため、レジスト６へのコンタクトホール２０（４０）用のコンタクトパターンの形成、及びレジスト６を用いたエッチング処理が容易となり、デバイス製造をより容易に行うことができる。
【０１３４】
なお、実施の形態４の製造方法と実施の形態５の製造方法とを対比した場合、実施の形態５では、ＰＮ境界部５５の開口部４３にロット間、ウェハ間でバラツキが生じた場合、ＰＭＯＳ形成領域５２ｐに形成される圧縮性ストレス膜５によるＰＭＯＳトランジスタへの影響が、開口部４３のバラツキに応じてバラツク危険性がある。
【０１３５】
一方、実施の形態４の製造方法では、ストレス膜重複部５６の形成寸法がばらついても、最終的には平坦化処理によりストレス膜重複部５６の大部分は除去してしまうので、上述したばらつきの影響を受けることはない。
【図面の簡単な説明】
【０１３６】
【図１】この発明の実施の形態１である半導体装置の製造方法を示す断面図である。
【図２】実施の形態１である半導体装置の製造方法を示す断面図である。
【図３】実施の形態１である半導体装置の製造方法を示す断面図である。
【図４】実施の形態１である半導体装置の製造方法を示す断面図である。
【図５】実施の形態１である半導体装置の製造方法を示す断面図である。
【図６】実施の形態１である半導体装置の製造方法を示す断面図である。
【図７】実施の形態１である半導体装置の製造方法を示す断面図である。
【図８】実施の形態１である半導体装置の製造方法を示す断面図である。
【図９】実施の形態１である半導体装置の製造方法を示す断面図である。
【図１０】実施の形態１である半導体装置の製造方法を示す断面図である。
【図１１】この発明の実施の形態２である半導体装置の製造方法を示す断面図である。
【図１２】実施の形態２である半導体装置の製造方法を示す断面図である。
【図１３】実施の形態２である半導体装置の製造方法を示す断面図である。
【図１４】実施の形態２である半導体装置の製造方法を示す断面図である。
【図１５】実施の形態２である半導体装置の製造方法を示す断面図である。
【図１６】実施の形態２である半導体装置の製造方法を示す断面図である。
【図１７】実施の形態２である半導体装置の製造方法を示す断面図である。
【図１８】実施の形態２である半導体装置の製造方法を示す断面図である。
【図１９】実施の形態２である半導体装置の製造方法を示す断面図である。
【図２０】実施の形態２である半導体装置の製造方法を示す断面図である。
【図２１】この発明の実施の形態３である半導体装置の製造方法を示す断面図である。
【図２２】実施の形態３である半導体装置の製造方法を示す断面図である。
【図２３】実施の形態３である半導体装置の製造方法を示す断面図である。
【図２４】実施の形態３である半導体装置の製造方法を示す断面図である。
【図２５】実施の形態３である半導体装置の製造方法を示す断面図である。
【図２６】実施の形態３である半導体装置の製造方法を示す断面図である。
【図２７】実施の形態３である半導体装置の製造方法を示す断面図である。
【図２８】実施の形態３である半導体装置の製造方法を示す断面図である。
【図２９】実施の形態３である半導体装置の製造方法を示す断面図である。
【図３０】実施の形態３である半導体装置の製造方法を示す断面図である。
【図３１】この発明の実施の形態４である半導体装置の製造方法を示す断面図である。
【図３２】実施の形態４である半導体装置の製造方法を示す断面図である。
【図３３】実施の形態４である半導体装置の製造方法を示す断面図である。
【図３４】実施の形態４である半導体装置の製造方法を示す断面図である。
【図３５】この発明の実施の形態５である半導体装置の製造方法を示す断面図である。
【図３６】実施の形態５である半導体装置の製造方法を示す断面図である。
【図３７】実施の形態５である半導体装置の製造方法を示す断面図である。
【図３８】実施の形態５である半導体装置の製造方法を示す断面図である。
【図３９】実施の形態１〜実施の形態５の製造方法で製造される半導体装置の平面構造を示す平面図である。
【図４０】従来の問題点を指摘する説明図である。
【図４１】従来のＤＳＬを用いた半導体装置の製造方法を示す断面図である。
【図４２】従来のＤＳＬを用いた半導体装置の製造方法を示す断面図である。
【図４３】従来のＤＳＬを用いた半導体装置の製造方法を示す断面図である。
【図４４】従来のＤＳＬを用いた半導体装置の製造方法を示す断面図である。
【図４５】従来のＤＳＬを用いた半導体装置の製造方法を示す断面図である。
【図４６】従来のＤＳＬを用いた半導体装置の製造方法を示す断面図である。
【符号の説明】
【０１３７】
２，８  層間絶縁膜、３  引っ張り性ストレス膜、４  ストッパー膜、５  圧縮性ストレス膜、７  層間絶縁下層膜、１８，３８  下層膜、２０，４０  コンタクトホール、５４，５７  平坦化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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