(57)【要約】【課題】面積階調の設計自由度を大幅に改善し、開口率を向上した表示装置を提供する。【解決手段】１画素を面積の異なる複数のサブ画素で構成し、面積階調で画像を表示する表示装置であって、前記複数のサブ画素の各サブ画素を構成する画素電極と、前記画素電極に映像信号を供給するデータ線と、前記データ線と前記画素電極との間に形成されたシールド電極と、前記データ線と前記シールド電極との間に形成された第１の絶縁膜と、前記画素電極と前記シールド電極との間に形成された第２の絶縁膜とを有し、少なくとも１つの画素電極は、前記データ線によって区画される一方の領域から、前記データ線を跨いで、前記データ線によって区画される他方の領域にまで及ぶ形状を有するとともに、前記画素電極が前記データ線を跨ぐ領域では、前記画素電極と前記データ線との間に、前記シールド電極と、前記第１の絶縁膜と、前記第２の絶縁膜とが、前記画素電極及び前記データ線に重畳して配置されている。【選択図】図１
2008020613.tif 000002
【特許請求の範囲】
【請求項１】
１画素を面積の異なる複数のサブ画素で構成し、面積階調で画像を表示する表示装置であって、
前記複数のサブ画素の各サブ画素を構成する画素電極と、
前記画素電極に映像信号を供給するデータ線と、
前記データ線と前記画素電極との間に形成されたシールド電極と、
前記データ線と前記シールド電極との間に形成された第１の絶縁膜と、
前記画素電極と前記シールド電極との間に形成された第２の絶縁膜とを有し、
少なくとも１つの画素電極は、前記データ線によって区画される一方の領域から、前記データ線を跨いで、前記データ線によって区画される他方の領域にまで及ぶ形状を有するとともに、
前記画素電極が前記データ線を跨ぐ領域では、前記画素電極と前記データ線との間に、前記シールド電極と、前記第１の絶縁膜と、前記第２の絶縁膜とが、前記画素電極及び前記データ線に重畳して配置されていることを特徴とする表示装置。
【請求項２】
請求項１において、
前記シールド電極に所定電位が印加されていることを特徴とする表示装置。
【請求項３】
請求項１または２において、
前記シールド電極は透明電極であることを特徴とする表示装置。
【請求項４】
請求項３において、
前記画素電極は透明電極であり、
前記シールド電極は前記画素電極との間で容量を形成することを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に係り、特に面積階調表示における開口部を拡大し設計自由度を向上したアクティブ・マトリクス型の表示装置に関する。
【背景技術】
【０００２】
アクティブ・マトリクス型の表示装置の典型例である薄膜トランジスタを用いた液晶表示装置では、二次元配置された画素ごとに設けた薄膜トランジスタで画素の点灯と非点灯を制御して画像を表示する。このような液晶表示装置では、ディジタルデータの階調信号をアナログ電圧に変換してから画素電極に印加するディジタル・アナログ・コンバータ方式と、１画素を面積の異なる複数のサブ画素で構成するとともに、表示画像の階調をディジタルデータのままサブ画素に供給することによって、面積で階調を表現する面積階調方式の２種類がある。
【０００３】
図１３は、各色毎に６ビット（６４階調）のディジタル・アナログ・コンバータを内蔵した液晶表示装置の要部構成図である。これは、ディジタル・アナログ・コンバータ方式の一例である。図１３には、画素部（表示領域）ＡＲの外側に配置されるデータ線駆動回路を示す。画素部ＡＲには画素ＰＸを選択するゲート線ＧＬと選択された画素に表示データを供給するデータ線ＤＬが交差配置されている。データ線駆動回路はシフトレジスタＳＲでデータバスＤＢ上を転送されるデータ信号をラッチするラッチメモリＬＭ、階調電圧を選択するディジタル・アナログ・コンバータＤＡＣ、階調電圧を発生する階調電圧発生回路ＳＶＧで構成される。
【０００４】
図１４は、画素の平面図、図１５は、図１４のＡ―Ｂ線に沿った断面図、また、図１６は、１画素の等価回路図である。図１４では、２画素分を図示している。図１５は、保持容量Ｃｓｔの断面と、データ線近傍の断面を図示している。図１４〜図１６において、符号ＳＵＢはガラス基板、ＰＳＩはポリシリコン膜、ＢＦはバッファ層（下地膜）、ＭｏＷとＡＬは保持容量Ｃｓｔを構成するメタル層、ＩＮＳは層間絶縁膜、ＳＤ１はソース電極、ＤＬはデータ線（ドレイン線ともいう）、ＴＨはスルーホール、ＩＴＯは画素電極、ＬＣは液晶、ＳＴはストレージ線を示す。尚、保持容量Ｃｓｔを構成するメタル層ＡＬはソース電極ＳＤ１と一体に形成されている。また、保持容量Ｃｓｔを構成するメタル層ＭｏＷは、ストレージ線ＳＴと一体に形成されている。
【０００５】
６ビットのディジタル・アナログ・コンバータＤＡＣを内臓する場合、階調に応じた液晶透過率を得るために、電圧に対する液晶透過率に合わせ６４の電圧レベルを設定する。ノーマリホワイト表示では、低電圧Ｖ０が白（高透過）表示電圧、Ｖ６３が黒（低透過）表示電圧になる。
【０００６】
図示しない水平走査回路で選択されたゲート線ＧＬに対応した画素に対応し、表示データであるディジタル信号がラッチメモリＬＭに格納される。ラッチメモリＬＭに格納されたディジタル信号はディジタル・アナログ・コンバータＤＡＣ、階調電圧発生回路ＳＶＧでＶ０〜Ｖ６３の階調電圧となって画素に書き込まれる。
【０００７】
一方、他の方式である面積階調に関する文献としては、特許文献１を挙げることができる。また、面積階調方式ではないが、透明なシールド電極で容量を形成するものに関しては特許文献２を挙げることができる。
【特許文献１】特開２００３−３０２９４６号公報
【特許文献２】特開平５−１２７１９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図１３に示した従来のディジタル・アナログ・コンバータ方式では、６ビットの階調の変換に６４×６個の薄膜トランジスタを必要とする。低温ポリシリコン薄膜トランジスタ（ＬＴＰＳ−ＴＦＴ）を用いてディジタル・アナログ・コンバータＤＡＣを内蔵しようとすると、現行加工精度では大きな面積が必要であり、基板の表示領域の周囲に作り込むと表示領域のスペースが縮小されるとともに画素の開口率が低下することになる。また、保持容量Ｃｓｔやストレージ線ＳＴは不透明なメタル層を用いているため、開口率が落ちるという問題もあった。したがって、表示領域のスペースを確保しようとすると、階調数を少なくせざるを得ず、高精細化が困難になる。
【０００９】
さらに、図１５に示したように、画素電極ＩＴＯとデータ線ＤＬとの間の寄生容量ＣＤＳが発生するという問題がある。
【００１０】
特許文献１のような面積階調方式の場合、ディジタル・アナログ・コンバータＤＡＣが不要になるという利点があるものの、不透明な保持容量Ｃｓｔや、寄生容量ＣＤＳの問題が残る。
【００１１】
特許文献２のような透明なシールド電極を用いる場合、透明なシールド電極を用いて透明な保持容量を形成可能である。しかしながら、面積階調については考慮されておらず、ディジタル・アナログ・コンバータＤＡＣが必要である。
【００１２】
以上のように、従来技術では、上記した様々な問題から、画素のレイアウトの設計自由度が制限されているという問題があった。
【００１３】
本発明の目的は、面積階調の設計自由度を大幅に改善し、開口率を向上した表示装置を提供することにある。
【課題を解決するための手段】
【００１４】
本発明は、例えば次のような構成とすることができる。
（１）１画素を面積の異なる複数のサブ画素で構成し、面積階調で画像を表示する表示装置であって、
前記複数のサブ画素の各サブ画素を構成する画素電極と、
前記画素電極に映像信号を供給するデータ線と、
前記データ線と前記画素電極との間に形成されたシールド電極と、
前記データ線と前記シールド電極との間に形成された第１の絶縁膜と、
前記画素電極と前記シールド電極との間に形成された第２の絶縁膜とを有し、
少なくとも１つの画素電極は、前記データ線によって区画される一方の領域から、前記データ線を跨いで、前記データ線によって区画される他方の領域にまで及ぶ形状を有するとともに、
前記画素電極が前記データ線を跨ぐ領域では、前記画素電極と前記データ線との間に、前記シールド電極と、前記第１の絶縁膜と、前記第２の絶縁膜とが、前記画素電極及び前記データ線に重畳して配置されている。
【００１５】
（２）（１）において、
前記シールド電極に所定電位が印加されている構成としても良い。
【００１６】
（３）（１）または（２）において、
前記シールド電極は透明電極である構成としても良い。
【００１７】
（４）（３）において、
前記画素電極は透明電極であり、
前記シールド電極は前記画素電極との間で容量を形成する構成としても良い。
【発明の効果】
【００１８】
本発明により、面積階調を作る面積の作り方の設計自由度が大幅に改善される。
【００１９】
また、透明シールド電極と透明電極の間の容量を利用することで薄膜トランジスタ側の不透明保持容量を削除し、大幅な界効率の向上が図られる。
【００２０】
さらに、ディジタル・アナログ変換が不要となるため、表示領域の周辺回路が大幅に簡略化される。特に、ＬＴＰＳを用いてディジタル処理回路を構成することで電子部品の削減ができ、狭額縁化が可能となる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態について、実施例の図面を参照して詳細に説明する。
【実施例１】
【００２２】
図１は、本発明の実施例１を説明する画素の平面図である。また、図２は、図１のＡ−Ｂ線に沿った断面図である。図３は、本発明の実施例１における１サブ画素の等価回路図である。実施例１では、１画素を面積の異なる複数のサブ画素で構成する面積階調方式を採用しており、図１では面積の異なる２つのサブ画素を図示している。
【００２３】
本実施例では、画素電極ＩＴＯとデータ線ＤＬとの間に、シールド電極ＳＬが形成されている。シールド電極ＳＬとデータ線ＤＬとの間には、層間絶縁膜ＩＮＳ１が形成されている。また、画素電極ＩＴＯとシールド電極ＳＬとの間には、層間絶縁膜ＩＮＳ２が形成されている。このシールド電極ＳＬは、データ線ＤＬ及び画素領域のほぼ全てを覆っている。但し、ソース電極ＳＤ１と画素電極ＩＴＯとの間の電気的接続を取るためのスルーホールＴＨの近傍には形成されておらず、開口部となっている。シールド電極には、所定の電位（例えばコモン電位）が印加されており、データ線ＤＬや画素電極ＩＴＯとは電気的に絶縁されている。
【００２４】
この構造により、データ線ＤＬと画素電極ＩＴＯとの間の寄生容量ＣＤＳはシールド電極ＳＬにより電磁的にシールドされる。そのため、レイアウト上、データ線ＤＬの上に画素電極ＩＴＯを配置しても、画素電極ＩＴＯの電位はデータ線ＤＬの電圧変動（他画素への電圧書き込み等）の影響を受けなくなるので、スメアのようなクロストークと称する画質劣化を生ずることがなくなり、画素電極ＩＴＯのレイアウトをする上で設計の自由度が増す。
【００２５】
面積階調方式では、面積の異なる複数のサブ画素を用意しなければならないが、データ線ＤＬやゲート線ＧＬのピッチなどを変化させることによってサブ画素の面積を調整することには限界がある。よって、サブ画素のレイアウトを設計する上で大きな制約となっていた。
【００２６】
一方、本発明によれば、シールド電極ＳＬがあるので、少なくとも１つの画素電極ＩＴＯを、データ線ＤＬによって区画される一方の領域から、データ線ＤＬを跨いで、データ線ＤＬによって区画される他方の領域にまで及ぶ形状とすることが可能である。その場合、画素電極ＩＴＯがデータ線ＤＬを跨ぐ領域では、画素電極ＩＴＯとデータ線ＤＬとの間に、シールド電極ＤＬと、層間絶縁膜ＩＮＳ１と、層間絶縁膜ＩＮＳ２とが、画素電極ＩＴＯ及びデータ線ＤＬに重畳して配置されている。したがって、データ線ＤＬやゲート線ＧＬの位置にかかわらず、自由にサブ画素の画素電極ＩＴＯの形状や配置をレイアウトすることが可能となり、設計の自由度が大幅に向上する。
【００２７】
シールド電極ＳＬに透明導電膜を用い、画素電極に透明導電膜を用いることが望ましい。層間絶縁膜ＩＮＳ２の厚みや、層間絶縁膜ＩＮＳ２の材料として適当な誘電率をもつ材料を選択することにより、シールド電極ＳＬと画素電極ＩＴＯの層間容量で画素電極の電圧安定化のために必要な保持容量Ｃｓｔをまかなうことができる。しかも、この保持容量Ｃｓｔは透明な材料で構成できる。これにより、従来でよく用いられてきたポリシリコンＰＳＩとストレージ線ＳＴ（メタルＭｏＷ）との間の容量や、メタルＭｏＷとソース電極ＳＤ１（メタルＡＬ）との間の容量を利用した不透明な保持容量Ｃｓｔの面積を削減でき、開口率を大きくできる。
【００２８】
したがって、実施例１では、不透明なストレージ線ＳＴを省略することが可能となっている。
【００２９】
図４は、本発明の実施例１を説明するディジタル入力の表示装置を構成するこの液晶表示パネルの基板上回路レイアウト図である。また、図５は、面積階調方式の画素構造を説明する図である。図４に示したように、液晶表示パネルは、画素部ＡＲ、垂直走査回路ＶＳ、ディジタルバッファＤＢ、ラッチメモリＬＭ、水平走査回路ＨＳから構成される。
【００３０】
画素部ＡＲの１画素は、６ビット面積階調表示をしようとする場合、図５に示されたように、各々○で囲んだ数字（１，２，４，８，１６，３２）で示したような異なる面積をもつサブ画素の画素電極で構成される。この数字は面積比率を示し、ディジタルデータとは各々、１が１ビット目（最下位ビット）、２が２ビット目、４が３ビット目、８が４ビット目、１６が５ビット目、３２が６ビット目に対応し、各々に対応したディジタル信号が入力される。
【００３１】
図６は、各ビットの電極に信号を取り込むためのデータ線と画素の等価回路アレーの説明図である。６ビット面積階調表示では、６個のサブ画素で１画素（単位画素）を構成するが、その配置の仕方には図６の（ａ）〜（ｄ）に点線で囲んで示す４通りが一般的である。単位画素の面積は限られているので、不透明なゲート線ＧＬ、データ線ＤＬの数は少ない方が好ましい。この例では、図６（ｂ）の縦３×横２のサブ画素構成による単位画素について説明する。
【００３２】
図７は、図５に示した画素構造におけるゲート線ＧＬ、データ線ＤＬ、スルーホールＴＨの位置を模式的に示す図である。１画素を構成するサブ画素を構成する画素電極ＩＴＯはドレイン線を越えて隣の領域に及んでいる。この画素電極ＩＴＯとデータ線ＤＬの重畳部分に導電膜からなるシールド電極ＳＬが形成されている。面積階調表示を精度よく実現しようとすると、従来技術ではデータ線ＤＬと画素電極ＩＴＯの寄生容量ＣＤＳを避けるのが難しかったが、本発明の実施例では、図示されたように割り当てられた単位画素の中で、サブ画素は自由にレイアウトできるので、例えば図８に示したような自由なレイアウトも可能となり、面積配分により精度を向上することが容易になる。
【００３３】
図９は、ラッチメモリおよびバッファ部に用いる回路例の説明図である。図１０は、図９で用いたラッチメモリ（データラッチ部）に用いられたシンボルの具体例の説明図である。図１１は、図９の回路動作を行うためのクロックパルスおよび主要部の電位状態を示す図である。図１２は、図４におけるｍ行、ｎ列の画素ＰＸ（ｍ,ｎ）を示す図である。φＦＲＡＭＥはフレームパルス、ＤＡＴＡはデータ、φＳＲＯＵＴｎはｎ列目のラッチメモリ取り込みのためのシフトレジスタ出力、φＴは転送パルス、φＳ１〜φＳ３は選択パルス、ＤＡＴＡ（Ｌ）はラッチデータ、ＤＡＴＡ（Ｓ）はストアデータ、ＤＬｎはｎ列のデータ線電位、Ｖｐｘｎはｎ列の画素電位を示す。
【００３４】
ここでは、図１２の画素ＰＸ（ｍ,ｎ）の３ビット目のサブ画素Ｄ４にデータを書き込む例で説明する。いま、ｎ列目のＤ４のデータ（ＤＡＴＡ）が太線で示したようにハイレベル（ｈｉｇｈ）とする。シフトレジスタ（水平走査回路）の出力であるφｃがハイレベルになると、ｍ行ｎ列のハイレベル電位がラッチメモリに読み込まれ、ラッチデータがハイレベルになる。水平期間のブランキング期間に転送パルスφＴがハイレベルになり、ラッチデータのハイレベルデータがストアメモリに読み込まれ、ストアデータＤＡＴＡ（Ｓ）がハイレベルになる。（ｍ＋１）行目の水平期間に選択パルスφＳ２がハイレベルになったところで、ストアデータＤＡＴＡ（Ｓ）がｎ列目のデータ線に読み出される。図示はしないが、ここでるｍ行ｎ列の画素の３ビット目のサブ画素（Ｄ４）の入力トランジスタのゲートが選択パルスφＳ２と同期してオン・オフすれば、ストアデータＤＡＴＡ（Ｓ）と同じハイレベルが書き込まれることになる。
【００３５】
ここでは、面積階調の各ビット１，２，３，４,５,６に１，２，４，８，１６，３２を対応させたが、本発明はこれに限定されるものではなく、液晶のガンマ特性などを反映した面積比を用いることもできる。
【実施例２】
【００３６】
本発明は、液晶表示装置に限定されず、有機ＥＬ表示装置などの他の形式の表示装置にも適用可能である。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施例１を説明する画素の平面図である。
【図２】図１のＡ−Ｂ線に沿った断面図である。
【図３】本発明の実施例１における１サブ画素の等価回路図である。
【図４】本発明の実施例１を説明するディジタル入力の表示装置を構成するこの液晶表示パネルの基板上回路レイアウト図である。
【図５】面積階調方式の画素構造を説明する図である。
【図６】各ビットの電極に信号を取り込むためのデータ線と画素の等価回路アレーの説明図である。
【図７】図５に示した画素構造におけるゲート線、ドレイン線、スルーホールの位置を模式的に示す図である。
【図８】要素ビット画素の自由レイアウトの一例を示す図である。
【図９】ラッチメモリおよびバッファ部に用いる回路例の説明図である。
【図１０】図９で用いたラッチメモリ（データラッチ部）に用いられたシンボルの具体例の説明図である。
【図１１】図９の回路動作を行うためのクロックパルスおよび主要部の電位状態を示す図である。
【図１２】図４におけるｍ行、ｎ列の画素ＰＸ（ｍ,ｎ）を示す図である。
【図１３】各色毎に６ビット（６４階調）のディジタル・アナログ・コンバータを内蔵した液晶表示装置の要部構成図である。
【図１４】画素の平面図である。
【図１５】図１４のＡ―Ｂ線に沿った断面図である。
【図１６】１画素の等価回路図である。
【符号の説明】
【００３８】
ＩＴＯ・・・画素電極、ＴＨ・・・スルーホール、ＳＬ・・・シールド電極、ＩＮＳ２・・・層間絶縁膜、ＤＬ・・・データ線、ＣＤＳ・・・寄生容量。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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