(57)【要約】【課題】遅延回路（遅延時間）の温度依存性を低減し、遅延回路の特性を向上させる。【解決手段】複数のインバータ回路が直列接続された遅延回路において、第１電位と第２電位との間に直列に接続されたｎ型トランジスタとｐ型トランジスタとを有するインバータ１１ａ〜１１ｃに強誘電体キャパシタ１３ａ〜１３ｃをそれぞれ並列接続する。これによりトランジスタの電流駆動能力の温度依存性によりより高温領域において駆動電流が減少し、インバータ１１ａ〜１１ｃによる反転時間（遅延時間）が長くなっても、このインバータ１１ａ〜１１ｃに並列接続された強誘電体キャパシタ１３ａ〜１３ｃの容量の温度依存性（高温領域において容量が小さくなる）により遅延時間が相殺され、遅延回路の温度依存性を低減することができる。【選択図】図１
2008042340.tif 000002
【特許請求の範囲】
【請求項１】
複数のインバータ回路が直列接続された遅延回路であって、
前記インバータ回路はトランジスタを有し、前記インバータ回路に並列接続された強誘電体キャパシタを有することを特徴とする遅延回路。
【請求項２】
前記遅延回路を構成するインバータ回路は、偶数個であることを特徴とする請求項１記載の遅延回路。
【請求項３】
前記トランジスタは、ｎ型トランジスタであることを特徴とする請求項１又は２記載の遅延回路。
【請求項４】
前記インバータ回路は、第１電位と第２電位との間に直列に接続されたｎ型トランジスタとｐ型トランジスタとを有することを特徴とする請求項１乃至３のいずれか一項に記載の遅延回路。
【請求項５】
前記遅延回路は、前記強誘電体キャパシタを複数有し、前記複数の強誘電体キャパシタは、前記複数のインバータ回路にそれぞれ並列に接続されていることを特徴とする請求項１乃至４のいずれか一項に記載の遅延回路。
【請求項６】
前記インバータ回路には、複数の強誘電体キャパシタがそれぞれ並列に接続されていることを特徴とする請求項１乃至５のいずれか一項に記載の遅延回路。
【請求項７】
前記複数の強誘電体キャパシタと前記インバータ回路との間は、それぞれスイッチング素子を介して接続されていることを特徴とする請求項６記載の遅延回路。
【請求項８】
第１インバータ回路と前記第１インバータ回路と直接に接続された第２インバータ回路と、
前記第１および第２インバータ回路にそれぞれ並列に接続された第１および第２強誘電体キャパシタと、を有し、
前記第１および第２インバータ回路は、その入力部にゲートが接続され、その出力部に一端が接続されたトランジスタをそれぞれ有して構成されることを特徴とする遅延回路。
【請求項９】
前記遅延回路は、さらに、
前記第１強誘電体キャパシタと、前記第１インバータ回路との間にそれぞれ接続された第１および第２スイッチング素子と、
前記第２強誘電体キャパシタと、前記第２インバータ回路との間にそれぞれ接続された第３および第４スイッチング素子と、
を有することを特徴とする請求項８記載の遅延回路。
【請求項１０】
前記遅延回路は、さらに、前記第１および第２インバータ回路にそれぞれ並列に接続された第３および第４強誘電体キャパシタと、
前記第１強誘電体キャパシタと、前記第１インバータ回路との間にそれぞれ接続された第１および第２スイッチング素子と、
前記第２強誘電体キャパシタと、前記第２インバータ回路との間にそれぞれ接続された第３および第４スイッチング素子と、
前記第３強誘電体キャパシタと、前記第１インバータ回路との間にそれぞれ接続された第５および第６スイッチング素子と、
前記第４強誘電体キャパシタと、前記第２インバータ回路との間にそれぞれ接続された第７および第８スイッチング素子と、
を有することを特徴とする請求項８記載の遅延回路。
【請求項１１】
前記第１、第２、第３および第４スイッチング素子は、第１信号で制御され、
前記第５、第６、第７および第８スイッチング素子は、第２信号で制御されることを特徴とする請求項１０記載の遅延回路。
【請求項１２】
入力と出力を有する遅延回路であって、さらに、
前記入力にそのゲートが接続され、前記出力にその一端が接続され、前記ゲートと前記一端との間の電位が異なるトランジスタと、
前記トランジスタのゲートと一端との間に接続された強誘電体キャパシタと、
を有することを特徴とする遅延回路。
【請求項１３】
請求項１乃至１２のいずれか一項記載の遅延回路を有することを特徴とする電子機器。
【請求項１４】
請求項１乃至１３のいずれか一項記載の遅延回路を有することを特徴とする強誘電体記憶装置。
【請求項１５】
請求項１４記載の強誘電体記憶装置を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延回路、特に、強誘電体キャパシタを有する遅延回路等に関するものである。
【背景技術】
【０００２】
半導体集積回路には、種々の回路をタイミングを図りつつ動作させるため、遅延回路が用いられることが多い。この遅延回路には、特開２００１−６７８７３号公報（特許文献１）に開示されたものがあり、インバータチェインを遅延回路として用いている。また、当該特許文献１においては、遅延時間の温度依存性を補正すべく、第１の遅延回路（１０２）の温度依存性の小さい遅延時間と、第２の遅延回路（１０３）の温度依存性の大きい遅延時間との差を解消するように定電圧発生回路（１０６）の出力線電圧（Ｖｉｎｔ）を制御することにより、周辺回路（１０７）の遅延時間を補正する技術が開示されている。なお、括弧内は、当該公報の参照符号である。
【特許文献１】特開２００１−６７８７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明者は、半導体集積回路装置の研究、開発に従事している。前述したように、半導体集積回路には、種々の回路をタイミングを図りつつ動作させるため、遅延回路が用いられる。
【０００４】
しかしながら、後述するように、遅延回路を構成するトランジスタの駆動電流は、温度依存性を有し、本発明者の検討によると、各種電子機器が使用される可能性のある、０℃〜４０℃程度の温度変化において、ｎ型トランジスタおよびｐチャネルトランジスタの双方に駆動電流の低下が見られた（図３参照）。
【０００５】
従って、低温においては、遅延時間が短く、高温では遅延時間が長くなる、即ち、高温では、回路動作が遅くなるという問題があった。
【０００６】
このような問題に対し、上記特許文献に記載の解決方法もあるが、上記文献記載の方法においては、回路構成やその制御がかなり複雑となる。
【０００７】
よって、本発明は、遅延回路（遅延時間）の温度依存性を低減することを目的とする。また、遅延回路の特性を向上させることを目的とする。また、比較的簡単な構成で、遅延回路の温度依存性を低減し、さらには、遅延回路が設けられる半導体集積回路（例えば、記憶装置）や電子機器の特性の向上を図ることを目的とする。
【課題を解決するための手段】
【０００８】
（１）本発明に係る遅延回路は、複数のインバータ回路が直列接続された遅延回路であって、上記インバータ回路はトランジスタを有し、上記インバータ回路に並列接続された強誘電体キャパシタを有することを特徴とする。
【０００９】
かかる構成によれば、トランジスタの電流駆動能力の温度依存性によりより高温領域において駆動電流が減少し、インバータ回路による反転時間（遅延時間）が長くなっても、このインバータ回路に並列接続された強誘電体キャパシタの容量の温度依存性（高温領域において容量が小さくなる）により遅延時間が相殺され、遅延回路の温度依存性を低減することができる。言い換えると、遅延時間の周辺温度（使用温度）の影響を受け難くでき、遅延時間の均一性を向上させることができる。
【００１０】
好ましくは、上記遅延回路を構成するインバータ回路は、偶数個である。かかる構成によれば、入力論理と出力論理が同じとなる。
【００１１】
好ましくは、上記トランジスタは、ｎ型トランジスタである。かかる構成により、ｎ型トランジスタの電流駆動能力の温度依存性による遅延回路の温度依存性を低減することができる。
【００１２】
好ましくは、上記インバータ回路は、第１電位と第２電位との間に直列に接続されたｎ型トランジスタとｐ型トランジスタとを有することを特徴とする。このように、インバータ回路をＣＭＯＳで構成することにより、リーク電流を低減することができる。また、これらのトランジスタの電流駆動能力の温度依存性による遅延回路の温度依存性を低減することができる。
【００１３】
好ましくは、上記遅延回路は、上記強誘電体キャパシタを複数有し、上記複数の強誘電体キャパシタは、上記複数のインバータ回路にそれぞれ並列に接続されている。かかる構成によれば、各インバータ回路に強誘電体キャパシタを並列に接続したので、遅延時間の温度依存性をさらに低減することができる。
【００１４】
好ましくは、上記インバータ回路には、複数の強誘電体キャパシタがそれぞれ並列に接続されている。かかる構成によれば、インバータ回路に接続される強誘電体キャパシタの数（容量）の調整が容易となり、トランジスタの電流駆動能力の強誘電体キャパシタの容量による相殺の程度を大きくでき、さらに、遅延時間の温度依存性を低減することができる。
【００１５】
例えば、上記複数の強誘電体キャパシタと上記インバータ回路との間は、それぞれスイッチング素子を介して接続されている。かかる構成によれば、スイッチング素子により、強誘電体キャパシタとインバータ回路の接続を制御することができる。
【００１６】
（２）本発明に係る遅延回路は、第１インバータ回路と上記第１インバータ回路と直接に接続された第２インバータ回路と、上記第１および第２インバータ回路にそれぞれ並列に接続された第１および第２強誘電体キャパシタと、を有し、上記第１および第２インバータ回路は、その入力部にゲートが接続され、その出力部に一端が接続されたトランジスタをそれぞれ有して構成される。
【００１７】
かかる構成によれば、トランジスタの電流駆動能力の温度依存性により高温領域において駆動電流が減少し、第１および第２インバータ回路による反転時間（遅延時間）が長くなっても、第１および第２インバータ回路にそれぞれ並列に接続された第１および第２強誘電体キャパシタの温度依存性（高温領域において容量が小さくなる）により遅延時間が相殺され、遅延回路の温度依存性を低減することができる。言い換えると、遅延時間の周辺温度（使用温度）の影響を受け難くでき、遅延時間の均一性を向上させることができる。
【００１８】
例えば、上記遅延回路は、さらに、上記第１強誘電体キャパシタと、上記第１インバータ回路との間にそれぞれ接続された第１および第２スイッチング素子と、上記第２強誘電体キャパシタと、上記第２インバータ回路との間にそれぞれ接続された第３および第４スイッチング素子と、を有する。かかる構成によれば、第１および第２スイッチング素子により、第１強誘電体キャパシタと第１インバータ回路の接続を制御することができる。また、第３および第４スイッチング素子により、第２強誘電体キャパシタと第２インバータ回路の接続を制御することができる。
【００１９】
好ましくは、上記遅延回路は、さらに、上記第１および第２インバータ回路にそれぞれ並列に接続された第３および第４強誘電体キャパシタと、上記第１強誘電体キャパシタと、上記第１インバータ回路との間にそれぞれ接続された第１および第２スイッチング素子と、上記第２強誘電体キャパシタと、上記第１インバータ回路との間にそれぞれ接続された第３および第４スイッチング素子と、上記第３強誘電体キャパシタと、上記第２インバータ回路との間にそれぞれ接続された第５および第６スイッチング素子と、上記第４強誘電体キャパシタと、上記第２インバータ回路との間にそれぞれ接続された第７および第８スイッチング素子と、を有する。かかる構成によれば、第１〜第８スイッチング素子により、第１又は第２インバータ回路に接続される強誘電体キャパシタを１又は２にすることができる。よって、インバータ回路に接続される強誘電体キャパシタの容量の調整が容易となり、遅延時間の温度依存性をさらに低減することが可能となる。
【００２０】
好ましくは、上記第１、第２、第３および第４スイッチング素子は、第１信号で制御され、上記第５、第６、第７および第８スイッチング素子は、第２信号で制御される。かかる構成によれば、第１信号および第２信号により第１又は第２インバータ回路に接続される強誘電体キャパシタ数（１又は２）を制御することができる。
【００２１】
（３）本発明に係る遅延回路は、入力と出力を有する遅延回路であって、さらに、上記入力にそのゲートが接続され、上記出力にその一端が接続され、上記ゲートと上記一端との間の電位が異なるトランジスタと、上記トランジスタのゲートと一端との間に接続された強誘電体キャパシタと、を有する。
【００２２】
かかる構成によれば、トランジスタの電流駆動能力の温度依存性によりより高温領域において駆動電流が減少し、遅延時間が長くなっても、このトランジスタ回路に並列接続された強誘電体キャパシタの容量の温度依存性（高温領域において容量が小さくなる）により遅延時間が相殺され、遅延回路の温度依存性を低減することができる。言い換えると、遅延時間の周辺温度（使用温度）の影響を受け難くでき、遅延時間の均一性を向上させることができる。
【００２３】
（４）本発明に係る電子機器は、上記遅延回路を有する。ここで「電子機器」とは、本発明にかかる遅延回路を有する半導体集積回路を備えた一定の機能を奏する機器一般をいい、その構成に特に限定はないが、例えば、半導体集積回路を備えたコンピュータ装置一般、携帯電話、ＰＨＳ、ＰＤＡ、電子手帳、ＩＣカードなど、記憶装置を必要とする装置などが含まれる。かかる構成によれば、遅延回路における遅延時間の温度依存性が低減されているため、これを備えた電子機器を使用する際、周辺温度による動作速度の変化を緩和することができ、例えば、高温状態においても、高速動作が可能となる。
【００２４】
（５）本発明に係る強誘電体記憶装置は、上記遅延回路を有する。かかる構成によれば、強誘電体記憶装置の周辺温度による動作速度の変化を緩和することができ、例えば、高温状態においても、高速動作が可能となる。
【００２５】
（６）本発明に係る電子機器は、上記強誘電体記憶装置を有する。ここで「電子機器」とは、本発明にかかる遅延回路を有する強誘電体記憶装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定はないが、例えば、強誘電体記憶装置を備えたコンピュータ装置一般、携帯電話、ＰＨＳ、ＰＤＡ、電子手帳、ＩＣカードなど、記憶装置を必要とする装置などが含まれる。かかる構成によれば、遅延回路における遅延時間の温度依存性が低減されているため、これを備えた電子機器を使用する際、周辺温度による動作速度の変化を緩和することができ、例えば、高温状態においても、高速動作が可能となる。
【発明を実施するための最良の形態】
【００２６】
以下、図面を参照しつつ、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。
【００２７】
（実施の形態１）
図１は、本実施の形態の遅延回路を示す回路図である。図示するように、遅延回路は、入力ＩＮと出力ＯＵＴとの間に、３つのインバータ（インバータ回路）１１ａ〜１１ｃを有する。このインバータ回路の構成を図２に示す。
【００２８】
インバータ回路は、第１電位（例えば電源電位Ｖｃｃ）と第２電位（例えば接地電位ＧＮＤ）との間に直列に接続されたｐ型トランジスタ（ｐチャネル型トランジスタ、ｐＭＯＳ：Metal Oxide Semiconductor、ｐ型ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）Ｔｐとｎ型トランジスタＴｎとを有する。これらのトランジスタのゲート電極が入力部ｉｎとなりこれらのトランジスタの接続ノードが出力部ｏｕｔとなる。このようなインバータ回路をＣＭＯＳ（Complementary）型インバータ回路という。
【００２９】
本実施の形態の遅延回路は、図１に示すように、３つのインバータ１１ａ〜１１ｃが入力ＩＮと出力ＯＵＴとの間に直列に接続されている。さらに、３つのインバータ１１ａ〜１１ｃに対し、強誘電体キャパシタ１３ａ〜１３ｃがｎチャネル型のスイッチングトランジスタＴ１ａ〜Ｔ１ｃ、Ｔ２ａ〜Ｔ２ｃを介して並列に接続されている。なお、スイッチングトランジスタＴ１ａ〜Ｔ１ｃ、Ｔ２ａ〜Ｔ２ｃはｐチャネル型でもよい。
【００３０】
言い換えれば、インバータ１１ａの入力部は、強誘電体キャパシタ１３ａの一端とスイッチングトランジスタＴ１ａを介して接続され、インバータ１１ａの出力部は、強誘電体キャパシタ１３ａの他端とスイッチングトランジスタＴ２ａを介して接続されている。同様に、インバータ１１ｂの入力部は、強誘電体キャパシタ１３ｂの一端とスイッチングトランジスタＴ１ｂを介して接続され、インバータ１１ｂの出力部は、強誘電体キャパシタ１３ｂの他端とスイッチングトランジスタＴ２ｂを介して接続され、インバータ１１ｃの入力部は、強誘電体キャパシタ１３ｃの一端とスイッチングトランジスタＴ１ｃを介して接続され、インバータ１１ｃの出力部は、強誘電体キャパシタ１３ｃの他端とスイッチングトランジスタＴ２ｃを介して接続されている。
【００３１】
また、スイッチングトランジスタＴ１ａ〜Ｔ１ｃ、Ｔ２ａ〜Ｔ２ｃのゲート電極には信号Ｓが入力されている。言い換えれば、スイッチングトランジスタＴ１ａ〜Ｔ１ｃ、Ｔ２ａ〜Ｔ２ｃの各ゲート電極は信号線Ｓと接続されている。なお、以降の説明において、信号線名と信号名には、同じ符号を用いることとする。これらのスイッチングトランジスタＴ１ａ〜Ｔ１ｃ、Ｔ２ａ〜Ｔ２ｃのオン、オフの制御は、例えば遅延回路の動作タイミングと併せて制御しても良い。即ち、遅延回路の動作中、スイッチングトランジスタＴ１ａ〜Ｔ１ｃ、Ｔ２ａ〜Ｔ２ｃがオン状態となるよう制御する。
【００３２】
ここで、インバータを単に３つ直列に接続した構成の比較回路を検討する。この比較回路においては、その駆動雰囲気（周辺温度、使用温度）が高温になるにつれ、遅延時間が長くなる。
【００３３】
これは、インバータを構成するトランジスタの駆動電流が高温になるにつれ低下することが原因である。図３に、トランジスタの駆動電流（ｏｎ電流）の温度特性を示す。縦軸は、駆動電流Ｉｏｎ〔ｍＡ／μｍ〕、横軸は温度〔℃〕である。グラフ（ａ）は、ｎ型トランジスタの場合を、グラフ（ｂ）は、ｐ型トランジスタの場合を示す。
【００３４】
図３に示すように、ｎ型トランジスタおよびｐ型トランジスタのいずれの場合も、温度上昇に伴い駆動電流が低下している。この駆動電流の低下により各インバータの動作速度（反転速度）が小さくなり、遅延時間が長くなる。
【００３５】
しかしながら、本実施の形態においては、インバータに強誘電体キャパシタを並列接続したので、遅延時間の増加を抑制することができる。図４に、強誘電体キャパシタの温度特性を示す。縦軸は強誘電体キャパシタ容量Ｃｆｅｒｒｏ〔Ｆ〕、横軸は温度〔℃〕である。図示するように、強誘電体キャパシタ容量は、温度上昇に伴い、低下する特性を有する。
【００３６】
よって、駆動電流の低下による遅延時間の延長が、並列接続された強誘電体キャパシタの容量の低下による遅延時間の短縮により相殺され、遅延時間の温度依存性を低減することができる。言い換えれば、トランジスタの電流駆動能力の温度依存性により、より高温領域において駆動電流が減少し、インバータ回路による反転時間（遅延時間）が長くなっても、このインバータ回路に並列接続された強誘電体キャパシタの容量の温度依存性（高温領域において容量が小さくなる）により遅延時間が相殺され、遅延回路の温度依存性を低減することができる。その結果、遅延時間の周辺温度（使用温度）の影響を受け難くでき、遅延時間の均一性を向上させることができる。また、高温領域においても所望の速度の回路動作（高速動作）が可能となる。
【００３７】
さらに、当該遅延回路を有する電子機器を使用する際、周辺温度による動作速度の変化を緩和することができ、例えば、高温状態においても、高速動作が可能となる。
【００３８】
なお、ここでは、遅延回路をスイッチングトランジスタＴ１ａ〜Ｔ１ｃ、Ｔ２ａ〜Ｔ２ｃを用いて構成したが、これらを用いず、インバータと強誘電体キャパシタを直接接続してもよい。
【００３９】
（実施の形態２）
実施の形態１においては、１つのインバータに対し、１つの強誘電体キャパシタを並列に接続したが、１つのインバータに対し、複数の強誘電体キャパシタをスイッチング素子を介し並列に接続してもよい。
【００４０】
図５は、本実施の形態の遅延回路を示す回路図である。図示するように、遅延回路は、入力ＩＮと出力ＯＵＴとの間に、３つのインバータ（インバータ回路）１１ａ〜１１ｃを有する。このインバータ回路の構成は、図２を参照しながら実施の形態１において説明した通りである。
【００４１】
本実施の形態の遅延回路は、図５に示すように、３つのインバータ１１ａ〜１１ｃが入力ＩＮと出力ＯＵＴとの間に直列に接続されている。
【００４２】
（１）さらに、３つのインバータ１１ａ〜１１ｃに対し、強誘電体キャパシタ１３ａ〜１３ｃがスイッチングトランジスタＴ１１ａ〜Ｔ１１ｃ、Ｔ１２ａ〜Ｔ１２ｃを介して並列に接続されている。
【００４３】
言い換えれば、インバータ１１ａの入力部は、強誘電体キャパシタ１３ａの一端とスイッチングトランジスタＴ１１ａを介して接続され、インバータ１１ａの出力部は、強誘電体キャパシタ１３ａの他端とスイッチングトランジスタＴ１２ａを介して接続されている。同様に、インバータ１１ｂの入力部は、強誘電体キャパシタ１３ｂの一端とスイッチングトランジスタＴ１１ｂを介して接続され、インバータ１１ｂの出力部は、強誘電体キャパシタ１３ｂの他端とスイッチングトランジスタＴ１２ｂを介して接続され、インバータ１１ｃの入力部は、強誘電体キャパシタ１３ｃの一端とスイッチングトランジスタＴ１１ｃを介して接続され、インバータ１１ｃの出力部は、強誘電体キャパシタ１３ｃの他端とスイッチングトランジスタＴ１２ｃを介して接続されている。
【００４４】
（２）さらに、３つのインバータ１１ａ〜１１ｃに対し、強誘電体キャパシタ２３ａ〜２３ｃがスイッチングトランジスタＴ１１ａ〜Ｔ１１ｃ、Ｔ１２ａ〜Ｔ１２ｃ、Ｔ２１ａ〜Ｔ２１ｃ、Ｔ２２ａ〜Ｔ２２ｃを介して並列に接続されている。
【００４５】
言い換えれば、インバータ１１ａの入力部は、強誘電体キャパシタ２３ａの一端とスイッチングトランジスタＴ１１ａおよびＴ２１ａを介して接続され、インバータ１１ａの出力部は、強誘電体キャパシタ２３ａの他端とスイッチングトランジスタＴ１２ａおよびＴ２２ａを介して接続されている。同様に、インバータ１１ｂの入力部は、強誘電体キャパシタ２３ｂの一端とスイッチングトランジスタＴ１１ｂおよびＴ２１ｂを介して接続され、インバータ１１ｂの出力部は、強誘電体キャパシタ２３ｂの他端とスイッチングトランジスタＴ１２ｂおよびＴ２２ｂを介して接続され、インバータ１１ｃの入力部は、強誘電体キャパシタ２３ｃの一端とスイッチングトランジスタＴ１１ｃおよびＴ２１ｃを介して接続され、インバータ１１ｃの出力部は、強誘電体キャパシタ２３ｃの他端とスイッチングトランジスタＴ１２ｃおよびＴ２２ｃを介して接続されている。
【００４６】
（３）さらに、３つのインバータ１１ａ〜１１ｃに対し、強誘電体キャパシタ３３ａ〜３３ｃがスイッチングトランジスタＴ１１ａ〜Ｔ１１ｃ、Ｔ１２ａ〜Ｔ１２ｃ、Ｔ２１ａ〜Ｔ２１ｃ、Ｔ２２ａ〜Ｔ２２ｃ、Ｔ３１ａ〜Ｔ３１ｃ、Ｔ３２ａ〜Ｔ３２ｃを介して並列に接続されている。
【００４７】
言い換えれば、インバータ１１ａの入力部は、強誘電体キャパシタ３３ａの一端とスイッチングトランジスタＴ１１ａ、Ｔ２１ａおよびＴ３１ａを介して接続され、インバータ１１ａの出力部は、強誘電体キャパシタ３３ａの他端とスイッチングトランジスタＴ１２ａ、Ｔ２２ａおよびＴ３２ａを介して接続されている。同様に、インバータ１１ｂの入力部は、強誘電体キャパシタ３３ｂの一端とスイッチングトランジスタＴ１１ｂ、Ｔ２１ｂおよびＴ３１ｂを介して接続され、インバータ１１ｂの出力部は、強誘電体キャパシタ３３ｂの他端とスイッチングトランジスタＴ１２ｂ、Ｔ２２ｂおよびＴ３２ｂを介して接続され、インバータ１１ｃの入力部は、強誘電体キャパシタ３３ｃの一端とスイッチングトランジスタＴ１１ｃ、Ｔ２１ｃおよびＴ３１ｃを介して接続され、インバータ１１ｃの出力部は、強誘電体キャパシタ３３ｃの他端とスイッチングトランジスタＴ１２ｃ、Ｔ２２ｃおよびＴ３２ｃを介して接続されている。
【００４８】
また、スイッチングトランジスタＴ１１ａ〜Ｔ１１ｃ、Ｔ１２ａ〜Ｔ１２ｃのゲート電極には信号Ｓ１が入力されている。言い換えれば、スイッチングトランジスタＴ１１ａ〜Ｔ１１ｃ、Ｔ１２ａ〜Ｔ１２ｃの各ゲート電極は信号線Ｓ１と接続されている。また、スイッチングトランジスタＴ２１ａ〜Ｔ２１ｃ、Ｔ２２ａ〜Ｔ２２ｃのゲート電極には信号Ｓ２が入力されている。言い換えれば、スイッチングトランジスタＴ２１ａ〜Ｔ２１ｃ、Ｔ２２ａ〜Ｔ２２ｃの各ゲート電極は信号線Ｓ２と接続されている。また、スイッチングトランジスタＴ３１ａ〜Ｔ３１ｃ、Ｔ３２ａ〜Ｔ３２ｃのゲート電極には信号Ｓ３が入力されている。言い換えれば、スイッチングトランジスタＴ３１ａ〜Ｔ３１ｃ、Ｔ３２ａ〜Ｔ３２ｃの各ゲート電極は信号線Ｓ３と接続されている。
【００４９】
このように、信号Ｓ１、Ｓ２およびＳ３の制御、即ち、スイッチングトランジスタ「Ｔ１１ａ〜Ｔ１１ｃ、Ｔ１２ａ〜Ｔ１２ｃ」、「Ｔ２１ａ〜Ｔ２１ｃ、Ｔ２２ａ〜Ｔ２２ｃ」および「Ｔ３１ａ〜Ｔ３１ｃ、Ｔ３２ａ〜Ｔ３２ｃ」のオン、オフの制御により、インバータ１１ａ、１１ｂおよび１１ｃに接続される強誘電体キャパシタの数を制御することができる。即ち、信号Ｓ１によりスイッチングトランジスタＴ１１ａ〜Ｔ１１ｃ、Ｔ１２ａ〜Ｔ１２ｃのみオン状態とすれば、各インバータに１つの強誘電体キャパシタが並列接続され、信号Ｓ１およびＳ２によりスイッチングトランジスタＴ１１ａ〜Ｔ１１ｃ、Ｔ１２ａ〜Ｔ１２ｃ、Ｔ２１ａ〜Ｔ２１ｃ、Ｔ２２ａ〜Ｔ２２ｃのみオン状態とすれば、各インバータに２つの強誘電体キャパシタが並列接続され、信号Ｓ１、Ｓ２およびＳ３によりスイッチングトランジスタＴ１１ａ〜Ｔ１１ｃ、Ｔ１２ａ〜Ｔ１２ｃ、Ｔ３１ａ〜Ｔ３１ｃ、Ｔ３２ａ〜Ｔ３２ｃのすべてをオン状態とすれば、各インバータに３つの強誘電体キャパシタが並列接続される。なお、各インバータに４以上の強誘電体キャパシタが接続されるよう、さらに、スイッチングトランジスタおよび強誘電体キャパシタを接続してもよい。
【００５０】
このように、本実施の形態によれば、１つのインバータに接続される強誘電体キャパシタの数を信号Ｓ１〜Ｓ３の制御により変化させることができるため、実施の形態１の効果に加え、１つのインバータに加わる強誘電体キャパシタ容量の調整幅が大きくなり、遅延時間の温度依存性をさらに低減することが可能となる。その結果、遅延時間の周辺温度（使用温度）の影響をさらに受け難くでき、遅延時間の均一性をさらに向上させることができる。また、高温領域においても所望の速度の回路動作（高速動作）が可能となる。
【００５１】
また、強誘電体キャパシタやトランジスタなどの製造ばらつきによりこれらの素子の特性が変化した場合においても、信号Ｓ１〜Ｓ３の制御により１つのインバータに加わる強誘電体キャパシタ容量の調整が可能であり、遅延時間の温度依存性を低減することが可能となる。
【００５２】
（実施の形態３）
実施の形態２においては、例えばインバータ１１ａの入力部と、強誘電体キャパシタ３３ａの一端とを３つのスイッチングトランジスタ（Ｔ１１ａ、Ｔ２１ａおよびＴ３１ａ）を介して接続したが、１つのスイッチングトランジスタを用いて接続してもよい。
【００５３】
図６は、本実施の形態の遅延回路を示す回路図である。図示するように、遅延回路は、入力ＩＮと出力ＯＵＴとの間に、３つのインバータ（インバータ回路）１１ａ〜１１ｃを有する。このインバータ回路の構成は、図２を参照しながら実施の形態１において説明した通りである。
【００５４】
本実施の形態の遅延回路は、図６に示すように、３つのインバータ１１ａ〜１１ｃが入力ＩＮと出力ＯＵＴとの間に直列に接続されている。
【００５５】
（１）さらに、３つのインバータ１１ａ〜１１ｃに対し、強誘電体キャパシタ１３ａ〜１３ｃがスイッチングトランジスタＴ３１１ａ〜Ｔ３１１ｃ、Ｔ３１２ａ〜Ｔ３１２ｃを介して並列に接続されている。
【００５６】
言い換えれば、インバータ１１ａの入力部は、強誘電体キャパシタ１３ａの一端とスイッチングトランジスタＴ３１１ａを介して接続され、インバータ１１ａの出力部は、強誘電体キャパシタ１３ａの他端とスイッチングトランジスタＴ３１２ａを介して接続されている。同様に、インバータ１１ｂの入力部は、強誘電体キャパシタ１３ｂの一端とスイッチングトランジスタＴ３１１ｂを介して接続され、インバータ１１ｂの出力部は、強誘電体キャパシタ１３ｂの他端とスイッチングトランジスタＴ３１２ｂを介して接続され、インバータ１１ｃの入力部は、強誘電体キャパシタ１３ｃの一端とスイッチングトランジスタＴ３１１ｃを介して接続され、インバータ１１ｃの出力部は、強誘電体キャパシタ１３ｃの他端とスイッチングトランジスタＴ３１２ｃを介して接続されている。
【００５７】
（２）さらに、３つのインバータ１１ａ〜１１ｃに対し、強誘電体キャパシタ２３ａ〜２３ｃがスイッチングトランジスタＴ３２１ａ〜Ｔ３２１ｃ、Ｔ３２２ａ〜Ｔ３２２ｃを介して並列に接続されている。
【００５８】
言い換えれば、インバータ１１ａの入力部は、強誘電体キャパシタ２３ａの一端とスイッチングトランジスタＴ３２１ａを介して接続され、インバータ１１ａの出力部は、強誘電体キャパシタ２３ａの他端とスイッチングトランジスタＴ３２２ａを介して接続されている。同様に、インバータ１１ｂの入力部は、強誘電体キャパシタ２３ｂの一端とスイッチングトランジスタＴ３２１ｂを介して接続され、インバータ１１ｂの出力部は、強誘電体キャパシタ２３ｂの他端とスイッチングトランジスタＴ３２２ｂを介して接続され、インバータ１１ｃの入力部は、強誘電体キャパシタ２３ｃの一端とスイッチングトランジスタＴ３２１ｃを介して接続され、インバータ１１ｃの出力部は、強誘電体キャパシタ２３ｃの他端とスイッチングトランジスタＴ３２２ｃを介して接続されている。
【００５９】
（３）さらに、３つのインバータ１１ａ〜１１ｃに対し、強誘電体キャパシタ３３ａ〜３３ｃがスイッチングトランジスタＴ３３１ａ〜Ｔ３３１ｃ、Ｔ３３２ａ〜Ｔ３３２ｃを介して並列に接続されている。
【００６０】
言い換えれば、インバータ１１ａの入力部は、強誘電体キャパシタ３３ａの一端とスイッチングトランジスタＴ３３１ａを介して接続され、インバータ１１ａの出力部は、強誘電体キャパシタ３３ａの他端とスイッチングトランジスタＴ３３２ａを介して接続されている。同様に、インバータ１１ｂの入力部は、強誘電体キャパシタ３３ｂの一端とスイッチングトランジスタＴ３３１ｂを介して接続され、インバータ１１ｂの出力部は、強誘電体キャパシタ３３ｂの他端とスイッチングトランジスタＴ３３２ｂを介して接続され、インバータ１１ｃの入力部は、強誘電体キャパシタ３３ｃの一端とスイッチングトランジスタＴ３３１ｃを介して接続され、インバータ１１ｃの出力部は、強誘電体キャパシタ３３ｃの他端とスイッチングトランジスタＴ３３２ｃを介して接続されている。
【００６１】
また、スイッチングトランジスタＴ３１１ａ〜Ｔ３１１ｃ、Ｔ３１２ａ〜Ｔ３１２ｃのゲート電極には信号Ｓ３１が入力されている。言い換えれば、スイッチングトランジスタＴ３１１ａ〜Ｔ３１１ｃ、Ｔ３１２ａ〜Ｔ３１２ｃの各ゲート電極は信号線Ｓ３１と接続されている。また、スイッチングトランジスタＴ３２１ａ〜Ｔ３２１ｃ、Ｔ３２２ａ〜Ｔ３２２ｃのゲート電極には信号Ｓ３２が入力されている。言い換えれば、スイッチングトランジスタＴ３２１ａ〜Ｔ３２１ｃ、Ｔ３２２ａ〜Ｔ３２２ｃの各ゲート電極は信号線Ｓ３２と接続されている。また、スイッチングトランジスタＴ３３１ａ〜Ｔ３３１ｃ、Ｔ３３２ａ〜Ｔ３３２ｃのゲート電極には信号Ｓ３３が入力されている。言い換えれば、スイッチングトランジスタＴ３３１ａ〜Ｔ３３１ｃ、Ｔ３３２ａ〜Ｔ３３２ｃの各ゲート電極は信号線Ｓ３３と接続されている。
【００６２】
このように、信号Ｓ３１、Ｓ３２およびＳ３３の制御、即ち、スイッチングトランジスタ「Ｔ３１１ａ〜Ｔ３１１ｃ、Ｔ３１２ａ〜Ｔ３１２ｃ」、「Ｔ３２１ａ〜Ｔ３２１ｃ、Ｔ３２２ａ〜Ｔ３２２ｃ」および「Ｔ３３１ａ〜Ｔ３３１ｃ、Ｔ３３２ａ〜Ｔ３３２ｃ」のオン、オフの制御により、インバータ１１ａ、１１ｂおよび１１ｃに接続される強誘電体キャパシタの数を制御することができる。即ち、信号Ｓ３１によりスイッチングトランジスタＴ３１１ａ〜Ｔ３１１ｃ、Ｔ３１２ａ〜Ｔ３１２ｃのみオン状態とすれば、各インバータに１つの強誘電体キャパシタが並列接続され、信号Ｓ３１およびＳ３２によりスイッチングトランジスタＴ３１１ａ〜Ｔ３１１ｃ、Ｔ３１２ａ〜Ｔ３１２ｃ、Ｔ３２１ａ〜Ｔ３２１ｃ、Ｔ３２２ａ〜Ｔ３２２ｃのみオン状態とすれば、各インバータに２つの強誘電体キャパシタが並列接続され、信号Ｓ３１、Ｓ３２およびＳ３３によりスイッチングトランジスタＴ３１１ａ〜Ｔ３１１ｃ、Ｔ３１２ａ〜Ｔ３１２ｃ、Ｔ３３１ａ〜Ｔ３３１ｃ、Ｔ３３２ａ〜Ｔ３３２ｃのすべてをオン状態とすれば、各インバータに３つの強誘電体キャパシタが並列接続される。
【００６３】
さらに、本実施の形態によれば、信号Ｓ３２によりスイッチングトランジスタＴ３２１ａ〜Ｔ３２１ｃ、Ｔ３２２ａ〜Ｔ３２２ｃのみオン状態とすることができ、また、信号Ｓ３３によりスイッチングトランジスタＴ３３１ａ〜Ｔ３３１ｃ、Ｔ３３２ａ〜Ｔ３３２ｃのみオン状態とすることができる。
【００６４】
従って、例えば強誘電体キャパシタ１３ａ、２３ａおよび３３ａの容量を、異なるよう設定しておけば、実施の形態２の効果に加え、１つのインバータに接続される強誘電体キャパシタ容量のさらなる微調整が可能となる。もちろん、すべての強誘電体キャパシタの容量を同じとしてもよい。
【００６５】
なお、上記実施の形態１〜３においては、遅延回路中にインバータを３つ用いたが、遅延時間に応じて２つもしくは４つ以上のインバータを用いてもよい。また、１つでもよい。また、インバータの数を偶数個とすれば、入力論理と出力論理が同じとなり便利である。もちろん、異なる論理を出力させたい場合には、奇数個のインバータを用いればよい。
【００６６】
また、上記実施の形態１〜３においては、遅延回路中の３つのインバータのそれぞれに強誘電体キャパシタを並列接続したが、例えば、複数のインバータのうち、１つおきに強誘電体キャパシタを並列接続する等、一部のインバータにのみ強誘電体キャパシタを接続してもよい。また、３つのインバータに対し１つの強誘電体キャパシタを並列に接続してもよい。例えば、図１のインバータ１１ａの入力部とインバータ１１ｃの出力部との間に１つの強誘電体キャパシタを接続してもよい。このように、奇数個のインバータ間に強誘電体キャパシタを並列接続することにより、異なる電位（ＨレベルおよびＬレベル）が強誘電体キャパシタの各電極に印加されることにより、遅延時間の補償を効果的に行なえる。
【００６７】
また、上記実施の形態１〜３においては、強誘電体キャパシタを例に説明したが、強誘電体キャパシタとは、電極間に強誘電体膜を挟み込んだ構造のキャパシタであり、強誘電体膜としては、ＰＺＴ（Ｐｂ（Ｚｒ１−ｘＴｉｘ）Ｏ3等がある。これらの種々の材料について、強誘電体の性質上、同様の特性を有すると考えられる。よって、本発明は、ＰＺＴ以外の強誘電体膜を用いた遅延回路にも広く適用可能である。
【００６８】
また、強誘電体記憶装置は、強誘電体キャパシタを有する装置である。図７に、強誘電体記憶装置のブロック図を示す。図中のメモリセルアレイ１１０には、メモリセルがアレイ状に配置されている。図８は、２Ｔ２Ｃセルの回路図である。図示するように、ワード線ＷＬ（プレート線ＰＬ）とビット線ＢＬ、／ＢＬ交点にメモリセルが配置される。２Ｔ２Ｃセルでは、１つのメモリセルを２つのトランジスタと２つの強誘電体キャパシタで構成することとなる。なお、メモリセル構成は１Ｔ１Ｃ等、他の構成でもよい。
【００６９】
図７に示すように、強誘電体記憶装置は、メモリセルアレイ１１０と、複数のワード線ＷＬと、複数のプレート線ＰＬと、複数のビット線ＢＬと、ワード線制御部１２０、プレート線制御部１３０およびビット線制御部１４０等を有する。このうち、ワード線制御部１２０、プレート線制御部１３０およびビット線制御部１４０等は、周辺回路と呼ばれ、各信号線（ＷＬ、ＰＬ、ＢＬ、／ＢＬ）への電位の印加のタイミングを図るため、種々の遅延回路が用いられる。
【００７０】
従って、強誘電体記憶装置においては、そのメモリセルアレイに強誘電体キャパシタを用いているため、その周辺回路に強誘電体キャパシタを形成することは比較的容易であり、上記実施の形態の遅延回路は強誘電体記憶装置に用いて好適である。この場合、メモリセルアレイの強誘電体キャパシタと周辺回路（遅延回路）の強誘電体キャパシタを同じ工程で形成すれば、製造工程の簡略化を図ることができ、また、形成される強誘電体キャパシタの特性の向上を図り易い。
【００７１】
もちろん、上記実施の形態の遅延回路を他の記憶装置（例えばＤＲＡＭ：Dynamic Random Access Memory）に用いてもよい。また、上記実施の形態の遅延回路を用いた記憶装置を各種電子機器に組み込むことで、これらの電子機器の動作速度の温度依存性を低減することができ、高温領域においても所望の速度での動作が可能となる。よって、当該電子機器の特性を向上させることができる。
【００７２】
なお、上記実施の形態においては、遅延回路としてＣＭＯＳ型インバータ（図２参照）を用いた回路を例に説明したが、インバータとしては例えば抵抗負荷型インバータ等、他の構成のインバータを用いてもよい。抵抗負荷型インバータとは、図２のｐ型トランジスタＴｐを抵抗素子に代替したものである。
【００７３】
また、上記実施の形態においては、遅延回路としてインバータを用いた回路を例に説明したが、その入力にそのゲートが接続され、出力にその一端が接続されるトランジスタを有し、ゲートと一端との間の電位が、その動作時に異なる（ＬレベルおよびＨレベル、もしくはＨレベルおよびＬレベルとなる）遅延回路に広く適用可能である。この場合も、トランジスタのゲートと一端との間に、実施の形態１〜３で説明した強誘電体キャパシタを並列に接続することで、同様の効果が得られる。
【００７４】
上記発明の実施形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。
【図面の簡単な説明】
【００７５】
【図１】実施の形態１の遅延回路を示す回路図である。
【図２】インバータ回路の構成を示す図である。
【図３】トランジスタの駆動電流（ｏｎ電流）の温度特性を示す図である。
【図４】強誘電体キャパシタの温度特性を示す図である。
【図５】実施の形態２の遅延回路を示す回路図である。
【図６】実施の形態３の遅延回路を示す回路図である。
【図７】強誘電体記憶装置のブロック図である。
【図８】２Ｔ２Ｃセルの回路図である。
【符号の説明】
【００７６】
１１ａ〜１１ｃ…インバータ、１３ａ〜１３ｃ…強誘電体キャパシタ、２３ａ〜２３ｃ、３３ａ〜３３ｃ…強誘電体キャパシタ、１１０…メモリセルアレイ、１２０…ワード線制御部、１３０…プレート線制御部、１４０…ビット線制御部、ＢＬ、／ＢＬ…ビット線、ＧＮＤ…接地電位、ｉｎ…入力部、ｏｕｔ…出力部、ＩＮ…入力、ＯＵＴ…出力、ＰＬ…プレート線、Ｓ…信号（信号線）、Ｓ１〜Ｓ３…信号（信号線）、Ｓ３１〜Ｓ３３…信号（信号線）、Ｔ１ａ〜Ｔ１ｃ、Ｔ２ａ〜Ｔ２ｃ…スイッチングトランジスタ、Ｔ１１ａ〜Ｔ１１ｃ、Ｔ１２ａ〜Ｔ１２ｃ、Ｔ２１ａ〜Ｔ２１ｃ、Ｔ２２ａ〜Ｔ２２ｃ、Ｔ３１ａ〜Ｔ３１ｃ、Ｔ３２ａ〜Ｔ３２ｃ…スイッチングトランジスタ、Ｔ３１１ａ〜Ｔ３１１ｃ、Ｔ３１２ａ〜Ｔ３１２ｃ、Ｔ３２１ａ〜Ｔ３２１ｃ、Ｔ３２２ａ〜Ｔ３２２ｃ、Ｔ３３１ａ〜Ｔ３３１ｃ、Ｔ３３２ａ〜Ｔ３３２ｃ…スイッチングトランジスタ、Ｔｐ…ｐ型トランジスタ、Ｔｎ…ｎ型トランジスタ、Ｖｃｃ…電源電位、ＷＬ…ワード線
【図１】
2008042340.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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