(57)【要約】【課題】  電磁波照射等による誤動作誘引を利用した不正解析による被害を効果的に防止できる半導体集積回路を提供する。【解決手段】  内部レジスタＲと比較用レジスタの値が異なる場合に第１異常検出信号Ｓｄ１を出力する第１異常検出回路３１、マイクロデコーダＭの基準入力コードと比較用入力コードが異なる場合に第２異常検出信号Ｓｄ２を出力する第２異常検出回路３２、基準カウンタ回路と比較用カウンタ回路の値が異なる場合に第３異常検出信号Ｓｄ３を出力する第３異常検出回路３３、及び、バス駆動回路と比較用駆動回路の出力が異なる場合に第４異常検出信号Ｓｄ４を出力する第４異常検出回路３４の少なくとも何れか１つを備える異常検出回路３０と、第１〜第４異常検出信号の内の何れか１つが出力された場合に誤動作検出信号Ｓｄを出力する誤動作判定回路４０と、誤動作により誘起される動作を制御する誤動作制御回路５０を備える。【選択図】        図１
2008158826.tif 000002
【特許請求の範囲】
【請求項１】
外部要因によって誘発されるＣＰＵの内部回路及び前記ＣＰＵに接続された周辺回路の誤動作を検出し前記誤動作により誘起される動作を制御する半導体集積回路であって、
前記ＣＰＵ内に設けられた内部レジスタ夫々に対応して設けられた前記内部レジスタと同じ構成の比較用レジスタを備え、前記内部レジスタの出力値と対応する前記比較用レジスタの出力値を比較し、対応する前記比較用レジスタの出力値と異なる出力値を有する前記内部レジスタがある場合に、第１異常検出信号を出力する第１異常検出回路と、
前記ＣＰＵ内に設けられた所定の基準入力コードをデコードするマイクロデコーダの出力コードを再エンコードして前記基準入力コードに対応する比較用入力コードを生成し、前記基準入力コードと前記比較用入力コードを比較し、比較結果が異なる場合に、第２異常検出信号を出力する第２異常検出回路と、
前記ＣＰＵで用いられる基準クロック信号に応じて加算または減算する基準カウンタ回路と、前記基準クロック信号から生成した比較用クロック信号に応じて加算または減算する前記基準カウンタ回路と同じ構成の比較用カウンタ回路と、を備え、前記基準カウンタ回路の値と前記比較用カウンタ回路の値を比較し、比較結果が異なる場合に、第３異常検出信号を出力する第３異常検出回路と、
前記ＣＰＵの内部回路と前記周辺回路の間で信号を伝達するバスのバス駆動回路夫々に対応して、前記バス駆動回路と並列に設けられた比較用駆動回路を備え、前記バス駆動回路の出力値と前記比較用駆動回路の出力値とを比較し、比較結果が異なる場合に、第４異常検出信号を出力する第４異常検出回路の内の少なくとも何れか１つを備えてなる異常検出回路と、
前記異常検出回路から、前記第１異常検出信号、前記第２異常検出信号、前記第３異常検出信号及び前記第４異常検出信号の内の何れか１つが出力された場合に、前記外部要因による誤動作が誘発されたと判定して誤動作検出信号を出力する誤動作判定回路と、
前記誤動作判定回路において前記誤動作検出信号が出力されたときに、前記誤動作により誘起される動作を制御する誤動作制御回路と、を備えることを特徴とする半導体集積回路。
【請求項２】
前記異常検出回路は、前記第１異常検出回路の前記比較用レジスタ、前記第２異常検出回路、前記第３異常検出回路の前記比較用カウンタ回路、及び、前記第４異常検出回路の前記比較用駆動回路の内の少なくとも何れか１つを複数備えて構成されることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記誤動作制御回路は、前記誤動作検出信号を受け付けると、前記半導体集積回路の出力を予め設定された誤動作検出時用出力に切り替えることを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
前記誤動作制御回路は、前記誤動作検出信号を受け付けると、前記半導体集積回路のリセット動作、若しくは、前記半導体集積回路の動作停止を行なうことを特徴とする請求項１または２に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光照射や電磁波照射を用いて誤動作を誘発する等の半導体集積回路の不正解析による被害を防止する半導体集積回路に関する。
【背景技術】
【０００２】
メモリカードやＩＣカード等に搭載される半導体集積回路には、一般的に、不正利用者による暗号鍵等の機密情報の不正取得や、記憶された情報の改竄、メモリカードやＩＣカード等の複製等を防止するために、半導体集積回路の不正解析を防止するための様々な対策が施されている。
【０００３】
半導体集積回路の不正解析には、例えば、半導体集積回路への光照射が挙げられる。光照射による不正解析は、光照射によりトランジスタの誤動作が誘引可能であることを利用して、半導体集積回路に対し、光照射位置、光照射タイミング及び光照射時間を変化させながら繰返し光照射を行い、光照射による半導体集積回路の挙動変化と関連付けて解析を行なうものである。
【０００４】
ここで、図１０は、半導体集積回路の一例として、一般的なノイマン型同期式半導体集積回路におけるＣＰＵ及び命令コード等を格納したメモリの概略構成を示す部分ブロック図である。具体的には、図１０に示すように、半導体集積回路１１００は、メモリ１１２０から回路動作を決定する命令コード及び命令コードの実行の際に用いられる引数データ等を読み出して、読み出した命令コードを実行するＣＰＵ１１１０、及び、命令コード及び引数データ等を格納したメモリ１１２０を備えて構成されており、クロック信号ｃｌｋ、命令コード及び引数データ等により動作が決定される。ＣＰＵ１１１０とメモリ１１２０は、バスＢｕｓ５で接続されている。ＣＰＵ１１１０は、プログラムカウンタ値若しくは命令コードを記憶する複数の内部レジスタＲ１〜Ｒｍ（ｍは整数）、命令コードに基づいてコントロール信号群ｃｔｌを生成するマイクロデコーダＭ、メモリ１１２０とのデータの入出力を行なうＣＰＵバス駆動回路Ｄｃ、及び、クロック信号ｃｌｋを各回路に供給するバッファＢｕｆ１〜Ｂｕｆ５を備えて構成されている。メモリ１１２１は、ＣＰＵ１１１０とのデータの入出力を行なうメモリバス駆動回路Ｄｍ、及び、メモリアレイ１１２１を備えて構成されている。
【０００５】
続いて、図１０に示す半導体集積回路１１００の動作を簡単に説明する。ＣＰＵ１１１０は、例えば、内部レジスタＲ１に格納されたプログラムカウンタ値によって示されるメモリセルアレイ１１２１のデータを読み出し、内部レジスタＲｍに命令コードとして記憶する。引き続き、ＣＰＵ１１１０のマイクロデコーダＭは、内部レジスタＲｍに記憶された命令コードの値に基づいて、コントロール信号群ｃｔｌを生成する。尚、生成されたコントロール信号群ｃｔｌの一部は、メモリバス駆動回路Ｄｍの動作制御に用いられる。バッファＢｕｆ１〜Ｂｕｆ５は、ＣＰＵ１１１０の外部からＣＰＵ１１１０に入力されたクロック信号ｃｌｋを各回路に供給する。バッファＢｕｆ１〜Ｂｕｆ５は、各回路の負荷等に応じて、各回路の間でクロック信号ｃｌｋのタイミングのずれが予め規定された制約範囲内となるようにクロックライン上に配置されている。これによって、ＣＰＵ１１１０の各内部回路は、クロック信号ｃｌｋに応じて相互に同期して動作することが可能となっている。
【０００６】
引き続き、光照射による誤動作の原理について、図１１及び図１２を基に詳細に説明する。尚、光照射による誤動作は、周知の通り、半導体集積回路を構成するトランジスタのＰＮ接合部近傍に特定の波長をもつ光を照射すると、光電効果により光が照射されたＰＮ接合部に逆電流が発生する。照射光が強く、逆電流の大きさがトランジスタの特性によって決まる一定量以上になると、該トランジスタは通常とは異なる動作を行なうこととなり、該トランジスタに係る回路が誤動作することとなる。ここでは、汲み合せ回路及び順序回路夫々における誤動作について説明する。
【０００７】
先ず、汲み合せ回路における誤動作について図１１を基に説明する。ここで、図１１は、組み合せ回路の一例としての反転回路（インバータ）の光照射による誤動作について示す説明図である。
【０００８】
図１１（ａ）に示すように、反転回路１２００は、Ｐチャネル型トランジスタ１２０３とＮチャネル型トランジスタ１２０１を直列に接続して構成され、正常動作時、Ｌレベルの入力信号に対しＨレベルの出力信号を出力し、Ｈレベルの入力信号に対しＬレベルの出力信号を出力するように構成されている。ここで、入力ノードｉｎにＬレベルの入力信号が入力され、Ｈレベルの出力信号が出力されている状態で、図１１（ｂ）に示すように、Ｎチャネル型トランジスタ１２０１のドレインに十分な強度の光が照射されると、光が照射されている間、Ｎチャネルトランジスタ１２０１のドレイン−基板間に構成される寄生ダイオード１２０２ａに逆電流Ｉｒが流れる。同様に、Ｐチャネル型トランジスタ１２０３のＮウェル領域に十分な強度の光が照射されると、光が照射されている間、Ｐチャネル型トランジスタ１２０３のＮウェル領域−基板間に構成される寄生ダイオード１２０２ｂに逆電流Ｉｒが流れる。尚、Ｎチャネル型トランジスタ１２０１のソース側については、ＧＮＤ（接地電位）に接続されているため、回路動作には影響を与えない。照射光により逆電流Ｉｒが流れると、出力ノードｏｕｔの電位が低下する。
【０００９】
ここで、図１１（ｃ）及び図１１（ｄ）は、正常動作時と不正解析時の電圧変化を示している。具体的には、図１１（ｃ）において、破線１２０４は、正常動作時の電圧波形を、実線１２０５は、不正解析により、時間ｔ０〜時間ｔ２の間、光が照射された場合の電圧波形を示している。図１１（ｃ）から分かるように、不正解析時の出力ノードｏｕｔの電圧波形は、時間ｔ１〜時間ｔ３の間、閾値電圧Ｖｔを下回っている。このため、図１１（ｄ）に示すように、出力ノードｏｕｔの値は、正常動作時は、破線１２０６に示すように、常時Ｈレベルであると判定され、不正解析時は、実線１２０７に示すように、時間ｔ１〜時間ｔ３の間、Ｌレベルであると判定されることとなる。つまり、不正解析時、反転回路１２００は、図１１（ｄ）の実線１２０７に示すように、時間ｔ１〜時間ｔ３の間、誤動作することとなり、これが後段の回路に伝播することによって、半導体集積回路が予期しない動作をする可能性がある。
【００１０】
続いて、順序回路における誤動作について図１２を基に説明する。ここで、図１２は、順序回路の一例としてのラッチ回路の光照射による誤動作について示す説明図である。
【００１１】
図１２（ａ）に示すように、ラッチ回路１３００は、クロックドインバータ１３０４、反転回路１３０５、１３０６を備え、クロックドインバータ１３０４の入力端が入力ノードｉｎに、クロックドインバータ１３０４の出力端、反転回路１３０６の出力端及び反転回路１３０５の入力端がノード１３０２に、反転回路１３０５の出力端及び反転回路１３０６の入力端が出力ノードｏｕｔに夫々接続されて構成されている。尚、ここでは、反転回路１３０６の駆動能力は、クロックドインバータ１３０４の駆動能力より小さくなるように調整してある。ラッチ回路１３００は、ノード１３０１にＨレベルの制御信号が入力され、駆動能力の大きいクロックドインバータ１３０４の出力が遮断されていないときは、クロックドインバータ１３０４の出力が優先され、入力ノードｉｎから入力された入力信号が出力ノードｏｕｔまで伝播する。これに対し、ラッチ回路１３００は、ノード１３０１にＬレベルの制御信号が入力されている間は、クロックドインバータ１３０４の出力が遮断されるので、入力ノードｉｎの値に拘わらず、ノード１３０１の制御信号がＨレベルからＬレベルに切り替わった時の値を保持する。図１２（ｂ）は、正常動作時におけるラッチ回路１３００のノード１３０１〜１３０４の電圧波形を示している。ノード１３０１の電圧レベルがＨレベルの期間は、ノード１３０２の信号波形は、入力ノードｉｎの信号波形の反転となっている。ノード１３０１の電圧レベルがＬレベルの期間は、入力ノードｉｎとノード１３０２は遮断されるので、入力ノードｉｎの信号変化はノード１３０２には伝播しない。
【００１２】
ここで、図１２（ｃ）は、クロックドインバータ１３０４の一般的な回路構成を示している。図１２（ｃ）に示すように、クロックドインバータ１３０４は、２つのＰチャネル型トランジスタと、２つのＮチャネル型トランジスタ１３０８ａ、１３０８ｂを直列に接続して構成されている。図１２（ｃ）に示すように、入力ノードｉｎにＬレベルの入力信号が入力され、Ｈレベルの出力信号が出力されている状態で、クロックドインバータ１３０４のＮチャネル型トランジスタ１３０８ａのドレインに十分な強度の光が照射されると、光が照射されている間、Ｎチャネル型トランジスタ１３０８ａのドレイン−基板間に構成される寄生ダイオード１３０７に逆電流Ｉｒが流れる。照射光により逆電流Ｉｒが流れると、出力ノードｏｕｔの電位が低下し、出力信号の電圧レベルがＬレベルに低下する。そして、図１２（ｄ）に示すように、時間ｔ１〜時間ｔ３において光照射が行われた場合、クロックドインバータ１３０４の出力端が接続されるノード１３０２の電圧波形は、実線で示す波形となり、破線で示す正常動作時の波形とは異なる。つまり、光照射により誤動作する。
【００１３】
上述したように、例えば、半導体集積回路の所定の内部回路において、正常動作時ではＨレベルの信号を出力すべき時間に、光照射による光逆電流でＬレベルに改変された信号が出力された場合、当該回路の後段の回路は、Ｌレベルの信号が入力されたものとして動作を行う。このとき、改変されたＬレベルの信号入力による半導体集積回路全体での動作が、本来の動作仕様の範囲を逸脱した場合は誤作動として検出されるが、動作仕様の範囲内であれば誤動作は検出されず処理が継続される。そして、ノイマン型同期式半導体集積回路において、基準クロック信号や命令コード、引数データ等に係る信号が改変された場合、半導体集積回路の提供者が意図した本来の動作ではない動作が引き起こされる場合がある。
【００１４】
即ち、光照射位置、光照射タイミング及び光照射時間を変化させながら繰返し光照射を行い、半導体集積回路に半導体集積回路の提供者の想定外の動作をさせ、光照射による半導体集積回路の挙動変化を関連付けて解析を行うことで、半導体集積回路に記憶された機密情報の不正取得や、記憶された情報の改竄、メモリカードやＩＣカード等の複製等を行なうことが可能になる。当然のことながら、悪意ある不正利用者に、機密情報を不正取得されたり、情報を改竄されたりすることは甚だ不都合である。
【００１５】
このような不正操作を防ぐための技術として、光検出回路の複数を、不正利用者が光検出回路であると認識できないように他の回路に偽装した状態で、複数ヶ所に実装した半導体集積回路がある（例えば、特許文献１参照）。ここで、図１３（ａ）は、特許文献１に記載の半導体集積回路における光検出回路の構成を、図１３（ｂ）は、該半導体集積回路における光検出回路の配置状態を示している。この半導体集積回路では、光検出回路は、光検出回路であることが外観上識別することが困難となるように偽装した状態で、メモリセルアレイ内の複数個所に配置されている。
【００１６】
【特許文献１】特開２００４−２０６６８０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
ところで、上記特許文献１に記載の半導体集積回路では、複数の光検出回路を備える構成であることから、光照射による不正解析を効果的に防止するためには、機密情報を格納したメモリ等の記憶回路やその周辺回路の構成を考慮して、半導体集積回路に光検出回路を適切に配置する必要がある。しかし、光検出回路の配置決定は、半導体集積回路毎に機密情報を格納した記憶回路の配置等の様々な条件に対応して決定しなければならないため、非常に手間がかかる。また、特に、機密情報を格納した記憶回路等が多数設けられている場合には、チップ面積等の制約による光検出回路の個数及び配置箇所の制限のため、これらの回路の全てに対して十分な数の光検出回路を配置し、十分な光検出精度を与えることは困難である。更に、上記特許文献１に記載の半導体集積回路のように、光検出回路を設ける構成の場合、光を照射する角度や半導体集積回路内の金属層間の乱反射等により、光検出回路が照射光を良好に検出することができない可能性がある。従って、光照射箇所及び照射方法によっては、誤動作を十分に防止することができない虞がある。
【００１８】
更に、上記特許文献１に記載の半導体集積回路は、特に、メモリセルアレイ（記憶回路）の一部に、メモリに偽装した光検出回路を設けて構成され、機密情報を格納したメモリセルアレイと、該メモリセルアレイの読み出し・書き込み動作等を行なう周辺回路は、別個に設けられる。このため、周辺回路に光が照射された場合は、光照射を光検出回路が捉えることができず、周辺回路の誤動作が誘発される可能性がある。
【００１９】
本発明は上記の問題に鑑みてなされたものであり、その目的は、光照射（電磁波照射）等による誤動作誘引を利用した不正解析による被害を効果的に防止することができる半導体集積回路を提供する点にある。
【課題を解決するための手段】
【００２０】
上記目的を達成するための本発明に係る半導体集積回路は、外部要因によって誘発されるＣＰＵの内部回路及び前記ＣＰＵに接続された周辺回路の誤動作を検出し前記誤動作により誘起される動作を制御する半導体集積回路であって、前記ＣＰＵ内に設けられた内部レジスタ夫々に対応して設けられた前記内部レジスタと同じ構成の比較用レジスタを備え、前記内部レジスタの出力値と対応する前記比較用レジスタの出力値を比較し、対応する前記比較用レジスタの出力値と異なる出力値を有する前記内部レジスタがある場合に、第１異常検出信号を出力する第１異常検出回路と、前記ＣＰＵ内に設けられた所定の基準入力コードをデコードするマイクロデコーダの出力コードを再エンコードして前記基準入力コードに対応する比較用入力コードを生成し、前記基準入力コードと前記比較用入力コードを比較し、比較結果が異なる場合に、第２異常検出信号を出力する第２異常検出回路と、前記ＣＰＵで用いられる基準クロック信号に応じて加算または減算する基準カウンタ回路と、前記基準クロック信号から生成した比較用クロック信号に応じて加算または減算する前記基準カウンタ回路と同じ構成の比較用カウンタ回路と、を備え、前記基準カウンタ回路の値と前記比較用カウンタ回路の値を比較し、比較結果が異なる場合に、第３異常検出信号を出力する第３異常検出回路と、前記ＣＰＵの内部回路と前記周辺回路の間で信号を伝達するバスのバス駆動回路夫々に対応して、前記バス駆動回路と並列に設けられた比較用駆動回路を備え、前記バス駆動回路の出力値と前記比較用駆動回路の出力値とを比較し、比較結果が異なる場合に、第４異常検出信号を出力する第４異常検出回路の内の少なくとも何れか１つを備えてなる異常検出回路と、前記異常検出回路から、前記第１異常検出信号、前記第２異常検出信号、前記第３異常検出信号及び前記第４異常検出信号の内の何れか１つが出力された場合に、前記外部要因による誤動作が誘発されたと判定して誤動作検出信号を出力する誤動作判定回路と、前記誤動作判定回路において前記誤動作検出信号が出力されたときに、前記誤動作により誘起される動作を制御する誤動作制御回路と、を備えることを第１の特徴とする。
【００２１】
上記特徴の本発明に係る半導体集積回路は、前記異常検出回路が、前記第１異常検出回路の前記比較用レジスタ、前記第２異常検出回路、前記第３異常検出回路の前記比較用カウンタ回路、及び、前記第４異常検出回路の前記比較用駆動回路の内の少なくとも何れか１つを複数備えて構成されることを第２の特徴とする。
【００２２】
上記何れかの特徴の本発明に係る半導体集積回路は、前記誤動作制御回路が、前記誤動作検出信号を受け付けると、前記半導体集積回路の出力を予め設定された誤動作検出時用出力に切り替えることを第３の特徴とする。
【００２３】
上記第１または第２の特徴の本発明に係る半導体集積回路は、前記誤動作制御回路が、前記誤動作検出信号を受け付けると、前記半導体集積回路のリセット動作、若しくは、前記半導体集積回路の動作停止を行なうことを第４の特徴とする。
【発明の効果】
【００２４】
上記特徴の本発明は、比較用レジスタにより内部レジスタの異常検出を行なう第１異常検出回路、比較用入力コードを生成してマイクロデコーダの異常検出を行なう第２異常検出回路、クロック信号のカウント数によりクロック信号の異常検出を行なう第３異常検出回路、及び、比較用駆動回路によりバス駆動回路の異常検出を行なう第４異常検出回路の内の少なくとも何れか１つを備えた異常検出回路を備えて構成されているため、光照射（電磁波照射）等によって誘引された誤動作を、回路構成により検出することができる。尚、光検出回路を設ける場合には、光検出回路の周囲の一定範囲内でのみ誤動作の検出が可能であったが、本発明は、回路構成により誤動作を検出するので、記憶回路やその周辺回路の何れの部分に光照射等による誤動作が発生しても、より確実に検出することができる。言い換えると、本発明は、例えば、光照射による不正解析の場合、光照射の照射箇所や照射方法によらず、精度良く誤動作を検出することが可能になる。これにより、本発明に係る半導体集積回路は、より確実に、暗号鍵等の機密情報の不正取得や、記憶された情報の改竄、メモリカードやＩＣカード等の複製等を防止することが可能になる。
【００２５】
また、上記特徴の本発明において、誤動作制御回路を、誤動作が検出されたときに、誤動作検出時用出力に切り替える構成にすることで、不正利用者による機密情報等の不正取得を困難にし、不正解析をより困難にすることができる。同様に、上記特徴の本発明において、誤動作制御回路を、誤動作が検出されたときに、リセット動作（初期化）、若しくは、クロック信号の停止等による半導体集積回路の動作停止を行なうことで、不正利用者による機密情報等の不正取得を困難にし、不正解析をより困難にすることができる。更に、このように構成すれば、誤動作検出時の対応を簡易な構成で実現できることから、本発明を実現するための半導体集積回路の変更量を少なくすることができ、開発途中における半導体集積回路の仕様変更等にも、他の回路に悪影響を及ぼすことなく容易に対応することが可能になる。
【００２６】
更に、上記特徴の本発明において、異常検出回路を、第１異常検出回路の比較用レジスタ、第２異常検出回路、第３異常検出回路の比較用カウンタ回路、及び、第４異常検出回路の比較用駆動回路の何れかを複数備えて構成すれば、設置する回路数が増えるほど、不正解析による誤動作の検出精度が向上する。
【発明を実施するための最良の形態】
【００２７】
以下、本発明に係る半導体集積回路（以下、適宜「本発明回路」と略称する）の実施形態を図面に基づいて説明する。
【００２８】
本発明回路の実施形態について図１〜図８を基に説明する。ここで、図１は、本発明回路１におけるＣＰＵ１０、及び、メモリ２０等の周辺回路の概略構成例を示す部分ブロック図である。
【００２９】
本発明回路１は、外部要因によって誘発されるＣＰＵ１０の内部回路及びＣＰＵ１０に接続された周辺回路の誤動作を検出し誤動作により誘起される動作を制御する半導体集積回路であって、図１に示すように、メモリ２０から命令コード及び引数データ等を読み出して、読み出した命令コードを実行するＣＰＵ１０、命令コードや引数データを格納したメモリ２０、内部レジスタ異常検出回路（第１異常検出回路に相当）３１、マイクロコード異常検出回路３２、クロック異常検出回路（第３異常検出回路に相当）３３及びバス異常検出回路（第４異常検出回路に相当）３４を備えて構成される異常検出回路３０、異常検出回路３０から、第１異常検出信号Ｓｄ１、第２異常検出信号Ｓｄ２、第３異常検出信号Ｓｄ３及び第４異常検出信号Ｓｄ４の内の何れか１つが出力された場合に、外部要因による誤動作が誘発されたと判定して誤動作検出信号Ｓｄを出力する誤動作判定回路４０、及び、誤動作判定回路４０において誤動作検出信号Ｓｄが出力されたときに、誤動作により誘起される動作を制御する誤動作制御回路５０を備えて構成されている。本実施形態の本発明回路１は、更に、光や電磁波を検出する照射検出センサ６０を備えている。照射検出センサ６０は直接光照射を検出できるので、本発明回路１全体で、誤動作の検出精度を向上させることができる。但し、照射検出センサ６０は、備えない構成としても良いし、複数備える構成としても良い。。
【００３０】
尚、本実施形態では、光（電磁波）照射等の外部要因によって誘発される誤動作として、例えば、ＣＰＵ１０やメモリ２０における規定の動作仕様以外の想定外動作、例えば、機密情報の外部への読み出し動作等を想定しているが、これに限るものではない。
【００３１】
ＣＰＵ１０は、プログラムカウンタ値若しくは命令コードを記憶する内部レジスタＲ１〜Ｒｍ（ｍは整数）、内部レジスタＲ１〜Ｒｍの夫々に対応して内部レジスタＲ夫々と同じ構成の比較用レジスタが設けられたレジスタ保障回路Ｐ１１〜Ｐ１ｎ、・・・、Ｐｍ１〜Ｐｍｎ（ｎは整数）、命令コードに基づいてコントロール信号群ｃｔｌを生成するマイクロデコーダＭ、メモリ２０とのデータの入出力を行なうＣＰＵバス駆動回路Ｄｃ、ＣＰＵバス駆動回路Ｄｃと同じ構成のＣＰＵバス比較用駆動回路Ｄｃ１〜Ｄｃｎを備えるＣＰＵバス保障回路Ｘｃ１〜Ｘｃｎ、及び、クロック信号ｃｌｋ（基準クロック信号に相当）を各回路に供給するバッファＢｕｆ１〜Ｂｕｆ５を備えて構成されている。
【００３２】
メモリ２０は、ＣＰＵ１０とのデータの入出力を行なうメモリバス駆動回路Ｄｍ、メモリバス駆動回路Ｄｍと同じ構成のメモリバス比較用駆動回路Ｄｍ１〜Ｄｍｎを備えるバス保障回路Ｘｍ１〜Ｘｍｎ、及び、メモリセルアレイ２１を備えて構成される。
【００３３】
異常検出回路３０は、本実施形態では、図１に示すように、ＣＰＵ１０内に設けられた内部レジスタＲ１〜Ｒｍ夫々に対応して設けられた内部レジスタと同じ構成の比較用レジスタを備え、内部レジスタＲの出力値と対応する比較用レジスタの出力値を比較し、対応する比較用レジスタの出力値と異なる出力値を有する内部レジスタＲがある場合に、第１異常検出信号Ｓｄ１［ｎ：１］を出力する内部レジスタ異常検出回路３１、ＣＰＵ内に設けられた所定の基準入力コードをデコードするマイクロデコーダの出力コードを再エンコードして基準入力コードに対応する比較用入力コードを生成し、基準入力コードと比較用入力コードを比較し、比較結果が異なる場合に、第２異常検出信号Ｓｄ２［ｎ：１］を出力するマイクロコード異常検出回路３２、ＣＰＵ１０で用いられるクロック信号ｃｌｋ（基準クロック信号に相当）に応じて加算または減算する基準カウンタ回路３３０と、クロック信号ｃｌｋから生成した比較用クロック信号ｃｌｋ１〜ｃｌｋｎに応じて加算または減算する基準カウンタ回路３３０と同じ構成の比較用カウンタ回路３３１〜３３ｎと、を備え、基準カウンタ回路３３０の値と比較用カウンタ回路３３１〜３３ｎ夫々の値を比較し、比較結果が異なる場合に、第３異常検出信号Ｓｄ３［ｎ：１］を出力するクロック異常検出回路３３、及び、ＣＰＵ１０の内部回路と周辺回路の間で信号を伝達するバスのＣＰＵバス駆動回路Ｄｃ（バス駆動回路に相当）夫々に対応して、ＣＰＵバス駆動回路Ｄｃと並列に設けられた比較用駆動回路を備え、ＣＰＵバス駆動回路Ｄｃの出力値と比較用駆動回路の出力値とを比較し、比較結果が異なる場合に、第４異常検出信号Ｓｄ４［ｎ：１］を出力するバス異常検出回路３４の４つの回路を備えて構成されている。
【００３４】
尚、本実施形態の異常検出回路３０は、内部レジスタ異常検出回路（第１異常検出回路に相当）３１、マイクロコード異常検出回路３２及びバス異常検出回路（第４異常検出回路に相当）３４の夫々に、ｎ個の子回路を、クロック異常検出回路（第３異常検出回路に相当）３３に、ｎ個の比較用カウンタ回路を備えて構成している。ここで、ｎは、本発明回路の用途や機能に応じて必要とされる誤動作の検出精度に応じて設定されたセキュリティ度に対応する。具体的には、例えば、同時に実施されると考えられる光照射の数を基に設定する。例えば、２箇所同時に光照射されたときに誤動作を良好に検出するためには、ｎ≧２に設定する。
【００３５】
内部レジスタ異常検出回路３１は、本実施形態では、図１に示すように、内部レジスタＲ夫々に対応してｎ個ずつ設けられたレジスタ保障回路Ｐ、及び、レジスタ保障回路Ｐの出力から第１異常検出信号Ｓｄ１［ｎ：１］を生成する内部レジスタ異常検出子回路３１１〜３１ｎを備えて構成されている。尚、以下、内部レジスタＲの値が４ビットである場合について説明する。
【００３６】
レジスタ保障回路Ｐｉｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）は、図２に示すように、内部レジスタＲｉと実質的に同じ４ビット構成の比較用レジスタＲｃ、内部レジスタからの信号Ｓｒｉ［３：０］の値と比較用レジスタＲｃの値をビット毎に比較する比較回路Ｐｃを備えて構成されている。比較用レジスタＲｃは、４つのＤフリップフロップを備え、各Ｄフリップフロップは、内部バスから信号Ｓｂｉ［３：０］を取り込んで保持し、取り込んだ信号Ｓｂｉ［３：０］を、内部レジスタの値Ｓｒｉ［３：０］と比較可能なタイミングで比較回路Ｐｃに出力する。レジスタ保障回路Ｐｉｊは、内部レジスタの値Ｓｒｉ［３：０］と比較用レジスタＲｃの値が１ビットでも異なる場合に、Ｈレベルの結果信号Ｓｐｉｊを出力し、全てのビットの値が一致している場合は、Ｌレベルの結果信号Ｓｐｉｊを出力する。
【００３７】
内部レジスタ異常検出子回路３１ｊは、図３に示すように、レジスタ保障回路Ｐ１ｊ〜Ｐｍｊから出力される信号Ｓｐ１ｊ〜Ｓｐｍｊを受け付け、信号Ｓｐ１ｊ〜Ｓｐｍｊの少なくとも何れか１つがＨレベルである場合、即ち、レジスタ保障回路Ｐ１ｊ〜Ｐｍｊの少なくとも何れか１つにおいて誤動作が検出された場合に、Ｈレベルの信号Ｓｄ１［ｊ］を出力する。
【００３８】
マイクロコード異常検出回路３２は、図１に示すように、マイクロデコーダ異常検出子回路３２１〜３２ｎ（第２異常検出回路に相当）を備えて構成される。マイクロデコーダ異常検出子回路３２ｊは、図４に示すように、マイクロデコーダＭから出力された制御信号ｃｔｌ［３：０］を再エンコードして基準入力コードＳｍ［１：０］に対応する比較用入力コードＳｅ［１：０］を生成する再エンコード回路と、基準入力コードＳｍ［１：０］と比較用入力コードＳｅ［１：０］を比較する比較回路と、第２異常検出信号Ｓｄ２を出力するラッチ回路を備えて構成されている。より詳細には、再エンコード回路は、ビット単位で設けられている。本実施形態では、基準入力コードＳｍ［１：０］が２ビットの信号である場合を想定しており、２つの再エンコード回路が設けられている。また、比較回路は、ＥＸＯＲ回路（排他的論理和）及びＯＲ回路（論理和）からなり、基準入力コードＳｍ［１：０］と比較用入力コードＳｅ［１：０］を、ビット毎に対応して設けられたＥＸＯＲ回路により、ビット単位で比較し、１ビットでも不一致が検出された場合に、Ｈレベルの信号をラッチ回路に出力する。ラッチ回路は、クロック信号ｃｌｋに応じて第２異常検出信号Ｓｄ２［ｊ］を出力する。
【００３９】
クロック異常検出回路３３は、図１に示すように、ＣＰＵ１０で用いられるクロック信号ｃｌｋに応じて加算する基準カウンタ回路３３０と、クロック信号ｃｌｋから生成した比較用クロック信号ｃｌｋ１〜ｃｌｋｎに応じて加算する基準カウンタ回路３３０と同じ構成の比較用カウンタ回路３３１〜３３ｎを備えて構成されている。尚、本実施形態では、比較用クロック信号ｃｌｋ１〜ｃｌｋｎは、例えば、クロック信号ｃｌｋをＣＰＵの各内部回路に供給するバッファ回路Ｂｕｆ１〜Ｂｕｆ５の出力から生成する。
【００４０】
より具体的には、基準カウンタ回路３３０及び比較用カウンタ回路３３１〜３３ｎは、図５に示すように、夫々、２つのＤフリップフロップを有する２ビットカウンタである。比較用カウンタ回路３３ｊ（ｊ＝１〜ｎ）のＤフリップフロップには、比較用クロック信号ｃｌｋｊが入力され、クロック信号ｃｌｋｊがＬレベルからＨレベルに遷移したときにカウントアップ動作を行う。更に、クロック異常検出回路３３は、基準カウンタ回路３３０の値と比較用カウンタ回路３３ｊの値を、ＥＸＯＲ回路によりビット単位で比較し、１ビットでも不一致が検出された場合に、ＯＲ回路及びラッチ回路を介して、Ｈレベルの第３異常検出信号Ｓｄ３［ｊ］を出力する。
【００４１】
バス異常検出回路３４は、図１に示すように、ＣＰＵバス保障回路Ｘｃ１〜Ｘｃｎ、メモリバス保障回路Ｘｍ１〜Ｘｍｎ、及び、バス異常検出子回路３４１〜３４ｎを備えて構成されている。
【００４２】
より具体的には、ＣＰＵバス保障回路Ｘｃｊ（ｊ＝１〜ｎ）は、図６に示すように、ＣＰＵバス駆動回路Ｄｃと並列に設けられたＣＰＵバス比較用駆動回路Ｄｃｊを備え、ＣＰＵバス駆動回路Ｄｃの出力信号Ｓｃ［３：０］とＣＰＵバス比較用駆動回路Ｄｃｊの出力信号Ｓｃｊ［３：０］を、ＥＸＯＲ回路によりビット単位で比較し、不一致の場合にＨレベルの信号を出力するように構成されている。同様に、メモリバス保障回路Ｘｍｊ（ｊ＝１〜ｎ）は、図６に示すように、メモリバス駆動回路Ｄｍと並列に設けられたメモリバス比較用駆動回路Ｄｍｊを備え、メモリバス駆動回路Ｄｍの出力信号Ｓｍ［３：０］とメモリバス比較用駆動回路Ｄｍｊの出力信号Ｓｍｊ［３：０］を、ＥＸＯＲ回路によりビット単位で比較し、不一致の場合にＨレベルの信号を出力するように構成されている。バス異常検出子回路３４ｊ（ｊ＝１〜ｎ）は、図６に示すように、ＯＲ回路で構成され、ＣＰＵバス保障回路Ｘｃｊの出力とメモリバス保障回路Ｘｍｊの出力の少なくとも何れか一方がＨレベルの場合、即ち、ＣＰＵバス保障回路Ｘｃｊ及びメモリバス保障回路Ｘｍｊの少なくとも何れか一方で不一致が検出された場合に、Ｈレベルの第４異常検出信号Ｓｄ４［ｊ］を出力する。
【００４３】
誤動作判定回路４０は、図７に示すように、ＯＲ回路を備えて構成されており、異常検出回路３０から、第１異常検出信号Ｓｄ１［ｎ：１］、第２異常検出信号Ｓｄ２［ｎ：１］、第３異常検出信号Ｓｄ３［ｎ：１］及び第４異常検出信号Ｓｄ４［ｎ：１］の内の何れか１つが出力された場合に、外部要因による誤動作が誘発されたと判定して誤動作検出信号Ｓｄ［ｎ：１］を出力する。
【００４４】
誤動作制御回路５０は、誤動作判定回路４０から誤動作検出信号Ｓｄ［ｎ：１］が出力されたときに、誤動作により誘起される動作を制御する。具体的には、ここでの誤動作制御回路５０は、誤動作検出信号Ｓｄが出力されたときに本発明回路１をリセット動作させるように構成されている。ここで、図８は、誤動作制御回路５０の一構成例を示す概略回路図である。尚、本実施形態では、誤動作判定回路４０からの誤動作検出信号Ｓｄ［ｎ：１］に加え、光（電磁波）の照射を検出する光検出回路としての照射検出センサ６０からの光検出信号Ｓｘに基づいて、リセット動作を行なう。誤動作検出信号Ｓｄ［ｎ：１］及び光検出信号Ｓｘの何れかがＨレベルになると、対応するＰチャネル型トランジスタが閉状態に、Ｎチャネル型トランジスタが開状態となる。そうすると、該Ｎチャネル型トランジスタを介してノード５００の電荷が放電され、これによって、リセット動作が実行される。尚、誤動作制御回路５０は、セキュリティ度に関わらず、１つだけ実装すれば良い。これは、誤動作制御回路５０が誤動作を起こした場合には、上述したように、誤動作によりＬレベルの信号が出力されるため、リセット動作が実行されることとなるからである。
【００４５】
以下、本発明回路１の動作について、図１を基に簡単に説明する。
【００４６】
先ず、セキュリティ度ｎが１に設定されている場合について説明する。この場合は、セキュリティ度ｎが１に設定されていることから、本発明回路１には、１つのレジスタ保障回路Ｐ１１と、１つの内部レジスタ異常検出子回路３１１が構成される。
【００４７】
この回路において、内部レジスタＲ１の１箇所に十分に強い光が照射され、内部レジスタＲ１の記憶内容が改変されたとする。このとき、図２に示すレジスタ保障回路Ｐ１１の比較用レジスタＲｃには、内部レジスタＲ１の改変前の本来の値が記憶されている。改変された内部レジスタＲ１の値Ｓｒ１［３：０］と比較用レジスタＲｃの値は異なるため、レジスタ保障回路Ｐ１１はＨレベルの信号を出力し、これによって、内部レジスタ異常検出回路３１の第１異常検出信号Ｓｄ１［ｎ：１］の値は全てＨレベルとなる。誤動作判定回路４０は、内部レジスタ異常検出回路３１の第１異常検出信号Ｓｄ１［ｎ：１］の値がＨレベルになると、誤動作が誘発されたと判定してＨレベルの誤動作検出信号Ｓｄ［ｎ：１］を出力する。誤動作制御回路５０は、誤動作判定回路４０からの誤動作検出信号Ｓｄ［ｎ：１］がＨレベルになると、Ｌレベルのリセット信号ｒｓｔを出力し、回路全体をリセット動作させる。また、レジスタ保障回路Ｐ１１に十分に強い光が照射され、レジスタ保障回路Ｐ１１の比較用レジスタＲｃの記憶内容が改変された場合は、該レジスタ保障回路Ｐ１１からＨレベルの信号が出力され、これによって、最終的に、誤動作制御回路５０によりリセット動作が実行される。尚、内部レジスタ異常検出回路３１または誤動作判定回路４０に光が照射された場合は、Ｈレベルの誤動作検出信号Ｓｄ［ｎ：１］が出力されない可能性もあるが、内部レジスタ異常検出回路３１及び誤動作判定回路４０が誤動作した場合は、機密情報の改竄や漏洩は生じない。
【００４８】
従って、光照射が同時に１箇所に対してのみ行なわれる場合には、セキュリティ度ｎは１に設定すれば良いといえる。しかし、内部レジスタＲ１とレジスタ保障回路Ｐ１１の２箇所に同時に光が照射され、内部レジスタＲ１とレジスタ保障回路Ｐ１１の比較用レジスタＲｃの同じビット値が改変された場合には、比較結果が一致するため、レジスタ保障回路Ｐ１１において誤動作を検出することができない。
【００４９】
次に、セキュリティ度ｎが２に設定されている場合について説明する。この場合は、セキュリティ度ｎが２に設定されていることから、本発明回路１には、２つのレジスタ保障回路Ｐ１１、Ｐ１２と、２つの内部レジスタ異常検出子回路３１１、３１２が構成される。この回路において、内部レジスタＲ１とレジスタ保障回路Ｐ１１の２箇所に同時に光が照射され、内部レジスタＲ１とレジスタ保障回路Ｐ１１の比較用レジスタＲｃの同じビット値が改変されたとする。このとき、レジスタ保障回路Ｐ１２の比較用レジスタＲｃには、内部レジスタＲ１の改変前の本来の値が記憶されていることから、レジスタ保障回路Ｐ１２において、誤動作が検出できる。同様に、レジスタ保障回路Ｐ１１及びレジスタ保障回路Ｐ１２に同時に光が照射された場合等にも、誤動作を検出できる。
【００５０】
以上より、本発明回路１は、セキュリティ度ｎの設定に応じて、複数個所に同時に光が照射された場合に対応できる。ところで、光照射による不正解析は、不正利用者が望む動作を半導体装置に実行させることができる照射点を見つけ出すことによって行なわれるので、不正解析にかかる時間は、照射点数を指数とする関数として定義される。よって、セキュリティ度ｎは、２〜３に設定すれば、不正解析防止効果を十分に持たせることが期待できる。同様に、マイクロデコーダ異常検出回路３２、クロック異常検出回路３３、及び、バス異常検出回路３４についても、セキュリティ度ｎは、２〜３に設定すれば、不正解析防止効果を十分に持たせることが期待できる。
【００５１】
〈別実施形態〉
〈１〉上記実施形態において、異常検出回路３０は、内部レジスタ異常検出回路（第１異常検出回路）３１、マイクロコード異常検出回路（第２異常検出回路）３２、クロック異常検出回路（第３異常検出回路）３３、及び、バス異常検出回路（第４異常検出回路）３４を全て備えて構成した場合を想定して説明したが、これに限るものではない。ＣＰＵ１０の構成等に応じて、内部レジスタ異常検出回路３１、マイクロコード異常検出回路３２、クロック異常検出回路３３、及び、バス異常検出回路３４から、適宜必要な回路を選択して備える構成であれば良い。
【００５２】
また、上記実施形態では、異常検出回路３０が、内部レジスタ異常検出回路３１の比較用レジスタＲｃ、マイクロデコーダ異常検出子回路３２１〜３２ｎ、クロック異常検出回路３３の比較用カウンタ回路３３１〜３３ｎ、及び、ＣＰＵバス異常検出回路３４のＣＰＵバス保障回路Ｘｃ１〜Ｘｃｎを夫々ｎ個備える場合について説明したが、これに限るものではない。内部レジスタ異常検出回路３１の比較用レジスタＲｃ、マイクロデコーダ異常検出子回路３２１〜３２ｎ、クロック異常検出回路３３の比較用カウンタ回路３３１〜３３ｎ、及び、ＣＰＵバス異常検出回路３４のＣＰＵバス保障回路Ｘｃ１〜Ｘｃｎの個数は、回路別に、異なる値（１以上の任意の整数）に設定されていても良い。
【００５３】
〈２〉上記実施形態において、内部レジスタ異常検出回路３１は、ＣＰＵ１０の内部と外部に分けて構成したが、これに限るものではなく、内部レジスタ異常検出回路３１を構成する全ての回路をＣＰＵ１０内部に設けても良いし、ＣＰＵ１０外部に設けても良い。同様に、上記実施形態では、バス異常検出回路３４を、ＣＰＵ１０の内部と外部に分けて構成したが、これに限るものではなく、バス異常検出回路３４を構成する全ての回路をＣＰＵ１０内部に設けても良いし、ＣＰＵ１０外部に設けても良い。
【００５４】
〈３〉上記実施形態において、クロック異常検出回路３３の基準カウンタ回路３３０及び比較用カウンタ回路３３１〜３３ｕは、加算器を想定して説明したが、減算器であっても良い。
【００５５】
〈４〉上記実施形態において、誤動作制御回路５０は、誤動作検出時、リセット動作を行なうように構成したが、これに限るものではない。例えば、誤動作制御回路５０は、誤動作検出信号を受け付けると、本発明回路１の出力を予め設定された誤動作検出時用出力に切り替えるように構成しても良い。具体的には、例えば、誤動作制御回路５０は、図９に示すように、本来の出力信号Ｓｏｚ〜Ｓｏ０（ｚは整数）夫々と乱数生成回路５２の出力との排他的論理和を誤動作検出時用出力Ｄｍｙ［ｚ：０］として生成する誤動作検出時用出力生成回路５１を備え、切り替え回路５３により、誤動作検出信号Ｓｄ［ｎ：１］に基づいて誤動作が検出された後は、本発明回路１の出力端子ＯＵＴ０〜ＯＵＴｚの出力を本来の出力信号Ｓｏｚ〜Ｓｏ０から誤動作検出時用出力Ｄｍｙ［ｚ：０］に切り替えるように構成する。尚、誤動作検出時用出力Ｄｍｙ［ｚ：０］の値は、例えば、全てＨレベルまたはＬレベルとなるように構成しても良いし、専用のカウンタ回路からの出力値等としても良く、不正利用者による不正解析をより困難にする構成であることが望ましい。
【００５６】
また、誤動作制御回路５０は、例えば、誤動作検出時、半導体集積回路１のクロック信号を停止するように構成しても良いし、半導体集積回路１の出力を予め設定された誤動作検出時用出力に切り替える動作やリセット動作等と組み合わせて構成しても良い。
【図面の簡単な説明】
【００５７】
【図１】本発明に係る半導体集積回路のＣＰＵとその周辺回路の概略構成例を示す部分ブロック図
【図２】本発明に係る半導体集積回路の第１異常検出回路を構成する保障回路の概略構成例を示す概略ブロック図
【図３】本発明に係る半導体集積回路の第１異常検出回路（内部レジスタ異常検出回路）の一構成例を示す概略ブロック図
【図４】本発明に係る半導体集積回路のマイクロデコーダ及び第２異常検出回路（マイクロデコーダ異常検出回路）の一構成例を示す概略ブロック図
【図５】本発明に係る半導体集積回路の第３異常検出回路（クロック異常検出回路）の一構成例を示す概略ブロック図
【図６】本発明に係る半導体集積回路の第４異常検出回路（バス異常検出回路）の一構成例を示す概略ブロック図
【図７】本発明に係る半導体集積回路の誤動作判定回路の一構成例を示す概略ブロック図
【図８】本発明に係る半導体集積回路の誤動作制御回路の一構成例を示す概略回路図
【図９】本発明に係る半導体集積回路の誤動作制御回路の一構成例を示す概略回路図
【図１０】従来技術に係るノイマン型同期式半導体集積回路の一部回路の概略構成例を示す部分ブロック図
【図１１】従来技術に係るノイマン型同期式半導体集積回路を構成する組み合わせ回路の誤動作を説明する説明図
【図１２】従来技術に係るノイマン型同期式半導体集積回路を構成する順序回路の誤動作を説明する説明図
【図１３】従来技術に係る半導体集積回路の構成を示す概略ブロック図
【符号の説明】
【００５８】
１        本発明に係る半導体集積回路
１０      ＣＰＵ
２０      メモリ
３０      異常検出回路
３１      内部レジスタ異常検出回路（第１異常検出回路）
３２      マイクロコーダ異常検出回路（第２異常検出回路）
３３      クロック異常検出回路（第３異常検出回路）
３４      バス異常検出回路（第４異常検出回路）
４０      誤動作判定回路
５０      誤動作制御回路
５１      誤動作検出時用出力生成回路
５２      乱数生成回路
５３      切り替え回路
６０      照射検出センサ
２００    反転回路（インバータ）
２０１    Ｎチャネル型トランジスタ
２０２ａ  寄生ダイオード
２０２ｂ  寄生ダイオード
２０３    Ｐチャネル型トランジスタ
２０４    信号波形（正常時）
２０５    信号波形（誤動作時）
２０６    信号波形（正常時）
２０７    信号波形（誤動作時）
３００    順序回路（ラッチ回路）
３０１    ノード
３０２    ノード
３０４    クロックドインバータ
３０５    反転回路（インバータ）
３０６    反転回路（インバータ）
３０７    寄生ダイオード
３０８ａ  Ｎチャネル型トランジスタ
３０８ｂ  Ｎチャネル型トランジスタ
１１００  従来技術に係る半導体集積回路
１１１０  ＣＰＵ
１１２０  メモリ
１１２１  メモリアレイ
Ｂｕｆ    バッファ
Ｂｕｓ    バス
ｃｌｋ    クロック信号
ｃｔｌ    コントロール信号群
Ｄｃ      ＣＰＵバス駆動回路
Ｄｍ      メモリバス駆動回路
Ｍ        マイクロデコーダ
Ｐ        レジスタ保障回路
Ｒ        内部レジスタ
Ｒｃ      比較用レジスタ
Ｓｄ      異常検出信号
Ｓｄ１    第１異常検出信号
Ｓｄ２    第２異常検出信号
Ｓｄ３    第３異常検出信号
Ｓｄ４    第４異常検出信号
Ｘ        バス保障回路
【図１】
2008158826.tif 000003
【図２】
2008158826.tif 000004
【図３】
2008158826.tif 000005
【図４】
2008158826.tif 000006
【図５】
2008158826.tif 000007
【図６】
2008158826.tif 000008
【図７】
2008158826.tif 000009
【図８】
2008158826.tif 000010
【図９】
2008158826.tif 000011
【図１０】
2008158826.tif 000012
【図１１】
2008158826.tif 000013
【図１２】
2008158826.tif 000014
【図１３】
2008158826.tif 000015