(57)【要約】【課題】ＢＩＳＴコントローラを備えた半導体集積回路装置の提供。【解決手段】コマンドデコード部は外部コマンドのみならず内部コマンドをも受け付け可能であり、ＢＩＳＴコントローラ６”はコマンド発生部１１とアドレス発生部１２とを有し、コマンドデコード部は外部ＢＩＳＴエントリコマンドをデコードするとチェックを表わす起動命令信号をＢＩＳＴコントローラに送出し、ＢＩＳＴコントローラのコマンド発生部１１は起動命令信号を受けると誤り検出回路にチェックを表わす動作モード信号を送出すると共にアドレス発生部１２に動作モード信号の動作タイミングに応じたアドレスを順次発生させ、メモリアレイに供給する。【選択図】図１２
2008192309.tif 000002
【特許請求の範囲】
【請求項１】
ダイナミック型ＲＡＭを有する半導体集積回路装置であって、前記ダイナミック型ＲＡＭは、メモリアレイと、ＲＡＭコントロール部と、誤り検出回路と、ＢＩＳＴ（BUILT-IN SELF TEST）コントローラとを有し、前記ＲＡＭコントロール部は、前記ダイナミック型ＲＡＭの外部からの外部コマンドを受け付け、当該外部コマンドをデコードするコマンドデコード部を有している前記半導体集積回路装置において、
前記コマンドデコード部は、前記ＢＩＳＴコントローラで発生した内部コマンドをも受け付け可能であり、当該内部コマンドをもデコードすることができるものであり、
前記ＢＩＳＴコントローラは、コマンド発生部と、アドレス発生部とを有し、
前記コマンドデコード部は、前記外部コマンドとしてＢＩＳＴエントリコマンドをデコードすると、チェックを表わす起動命令信号を前記ＢＩＳＴコントローラに送出し、
前記ＢＩＳＴコントローラの前記コマンド発生部は、前記起動命令信号を受けると、前記誤り検出回路に、前記チェックを表わす動作モード信号を送出すると共に、前記ＢＩＳＴコントローラの前記アドレス発生部に、前記動作モード信号の動作タイミングに応じたアドレスを順次発生させ、前記メモリアレイに供給し、
前記誤り検出回路は、前記動作モード信号を受けると、逐次発生したアドレスに応じて書込みデータを生成し、生成した書込みデータを前記メモリアレイの所定領域あるいは全領域へ書込み、続いて、逐次発生したアドレスに応じて期待値データを生成し、メモリアレイから読み出した情報データとを比較し、情報データの誤りを検出し、誤りの検出が終了すると、前記ＢＩＳＴコントローラが終了信号を前記内部コマンドとして前記コマンドデコード部に出力し、
前記コマンドデコード部が前記終了信号を前記内部コマンドとして受け付けデコードしたとき、前記動作モード信号の送出を停止することを特徴とする半導体集積回路装置。
【請求項２】
請求項１に記載の半導体集積回路装置において、
前記ＢＩＳＴエントリコマンドはユーザーによって前記ダイナミック型ＲＡＭに入力されるものであることを特徴とする半導体集積回路装置。
【請求項３】
請求項１に記載の半導体集積回路装置において、
前記ＢＩＳＴコントローラは、更に、レジスタ回路を有し、このレジスタ回路に前記誤りの検出の結果を保持するものであり、
前記ＢＩＳＴコントローラは、前記コマンドデコード部が前記外部コマンドとして読み出し命令を受けると、前記レジスタ回路に前記誤りの検出の結果を外部出力させることを特徴とする半導体集積回路装置。
【請求項４】
請求項１に記載の半導体集積回路装置において、
前記誤り検出回路は、更に、レジスタ回路を有し、このレジスタ回路に前記誤り検出回路の誤り検出信号を誤り検出結果として保持するものであり、
前記誤り検出回路は、前記コマンドデコード部が前記外部コマンドとして読み出し命令を受けると、前記レジスタ回路に前記誤り検出結果を外部出力させることを特徴とする半導体集積回路装置。
【請求項５】
請求項１に記載の半導体集積回路装置において、
前記ＢＩＳＴコントローラは、更に、レジスタ回路を有し、このレジスタ回路に前記ＢＩＳＴコントローラの誤り位置検出命令を誤り検出結果として保持するものであり、
前記ＢＩＳＴコントローラは、前記コマンドデコード部が前記外部コマンドとして読み出し命令を受けると、前記レジスタ回路に前記誤り検出結果を外部出力させることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スーパーセルフリフレッシュ(Super Self-Refresh)モードを有するメモリデバイスを含む半導体集積回路装置に関する。本発明は、ＢＩＳＴ（BUILT-IN SELF TEST：デバイス内蔵の自己診断テスト）モードを有するメモリデバイスを含む半導体集積回路装置にも関する。
【背景技術】
【０００２】
本発明は、基本的には、ＤＲＡＭ(Dynamic Random Access Memory）セルを使用したメモリデバイス（例えば、クロック同期式ＤＲＡＭ：ＳＤＲＡＭ(Synchronous Dynamic Random Access Memory）に関係している。そのようなメモリデバイスにおいては、ＤＲＡＭセルの電荷が消失する前に、その電荷情報を読出して再書き込みするリフレッシュ動作として、通常のセルフリフレッシュ動作よりも、長周期のリフレッシュ動作であるスーパーセルフリフレッシュ(Super Self-Refresh)動作が行われる。
【０００３】
特許文献１には、このようなSuper Self-Refreshモードを組み込んだＳＤＲＡＭの構成が開示されている。特に、その特許文献１の図１には、Super Self-Refreshモードを達成するために、ＳＤＲＡＭの第１乃至第４のバンクに対応して、第１乃至第４のＥＣＣ（Error Correcting Code）−ＣＯＤＥＣ(Coder-Decoder)回路が、第１乃至第４の符号化復号回路として、ＳＤＲＡＭに設けられ、前記第１乃至前記第４のＥＣＣ−ＣＯＤＥＣ回路がＳＤＲＡＭのコントロールロジック(CONTROL LOGIC)（すなわち、コントロール回路）に接続されている例が開示されている。更に、その特許文献１の図２には、Super Self-Refreshモードを達成するために、ＳＤＲＡＭの第１乃至第４のバンクに対して一つの共通のＥＣＣ−ＣＯＤＥＣ回路がＳＤＲＡＭに設けられ、このＥＣＣ−ＣＯＤＥＣ回路がＳＤＲＡＭのコントロールロジック(CONTROL LOGIC)（すなわち、コントロール回路）に接続されている例が開示されている。
【０００４】
更に、その特許文献１の［０００５］及び［０００６］段落には、「ダイナミック型ＲＡＭがデータの保持動作のみを行なう動作モードに入るときに、上記ＥＣＣ−ＣＯＤＥＣ回路を用いて複数のデータに対して誤り検出訂正用の検査ビットを生成して記憶させ、かかる検査ビットを用いた誤り訂正動作によるエラー発生の許容範囲内でリフレッシュ周期を長くしてリフレッシュ動作（すなわち、この長周期のリフレッシュ動作がSuper Self-Refresh動作である）を行ない、上記データ保持動作から通常動作に戻る前に、上記ＥＣＣ−ＣＯＤＥＣ回路により上記データと検査ビットを用いて誤りビットを訂正する。」ことが開示されている。
【０００５】
【特許文献１】特開２００２−０５６６７１号公報（特許請求の範囲、［０００５］及び［０００６］段落等参照）。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献１には、ＳＤＲＡＭのＢＩＳＴ（BUILT-IN SELF TEST：デバイス内蔵の自己診断テスト）動作については開示がない。
【０００７】
それ故、本発明の目的は、ＢＩＳＴコントローラを備えた半導体集積回路装置であって、コマンドデコード部が外部コマンドとしてＢＩＳＴエントリコマンドをデコードすると、チェックを表わす起動命令信号を前記ＢＩＳＴコントローラに送出することにより、自己テスト動作が行えるようにした半導体集積回路装置を提供することにある。
【０００８】
本発明の他の目的は、説明が進むにつれて明らかになろう。
【課題を解決するための手段】
【０００９】
本発明による半導体集積回路装置は、以下のとおりである。
【００１０】
（１）  ダイナミック型ＲＡＭを有する半導体集積回路装置であって、前記ダイナミック型ＲＡＭは、メモリアレイと、ＲＡＭコントロール部と、誤り検出回路と、ＢＩＳＴ（BUILT-IN SELF TEST）コントローラとを有し、前記ＲＡＭコントロール部は、前記ダイナミック型ＲＡＭの外部からの外部コマンドを受け付け、当該外部コマンドをデコードするコマンドデコード部を有している前記半導体集積回路装置において、
前記コマンドデコード部は、前記ＢＩＳＴコントローラで発生した内部コマンドをも受け付け可能であり、当該内部コマンドをもデコードすることができるものであり、
前記ＢＩＳＴコントローラは、コマンド発生部と、アドレス発生部とを有し、
前記コマンドデコード部は、前記外部コマンドとしてＢＩＳＴエントリコマンドをデコードすると、チェックを表わす起動命令信号を前記ＢＩＳＴコントローラに送出し、
前記ＢＩＳＴコントローラの前記コマンド発生部は、前記起動命令信号を受けると、前記誤り検出回路に、前記チェックを表わす動作モード信号を送出すると共に、前記ＢＩＳＴコントローラの前記アドレス発生部に、前記動作モード信号の動作タイミングに応じたアドレスを順次発生させ、前記メモリアレイに供給し、
前記誤り検出回路は、前記動作モード信号を受けると、逐次発生したアドレスに応じて書込みデータを生成し、生成した書込みデータを前記メモリアレイの所定領域あるいは全領域へ書込み、続いて、逐次発生したアドレスに応じて期待値データを生成し、メモリアレイから読み出した情報データとを比較し、情報データの誤りを検出し、誤りの検出が終了すると、前記ＢＩＳＴコントローラが終了信号を前記内部コマンドとして前記コマンドデコード部に出力し、
前記コマンドデコード部が前記終了信号を前記内部コマンドとして受け付けデコードしたとき、前記動作モード信号の送出を停止することを特徴とする半導体集積回路装置。
【００１１】
（２）  上記（１）項に記載の半導体集積回路装置において、
前記ＢＩＳＴエントリコマンドはユーザーによって前記ダイナミック型ＲＡＭに入力されるものであることを特徴とする半導体集積回路装置。
【発明の効果】
【００１２】
本発明によれば、ＢＩＳＴコントローラを備えた半導体集積回路装置であって、コマンドデコード部が外部コマンドとしてＢＩＳＴエントリコマンドをデコードすると、チェックを表わす起動命令信号を前記ＢＩＳＴコントローラに送出することにより、自己テスト動作が行えるようにした半導体集積回路装置を得ることができる。
【発明を実施するための最良の形態】
【００１３】
次に本発明の実施例について図面を参照して説明する。
【００１４】
本発明が対象とするSuper Self-Refresh（長周期のセルフリフレッシュ）動作とは、通常のリフレッシュでは無く、メモリデバイスのリフレッシュ動作に伴う消費電流を徹底的に小さくするため、メモリ動作を行わないで長期停止状態に入った場合（メモリデバイスに対しそのようなコマンドが設定された場合）、メモリデバイスの電源を特定部位（例えばメモリセル容量の対極電位：セルプレート：やリフレッシュ部の制御回路やカウンタなど）を除き０ｖまで落として、無駄な消費電流を防ぐと共に、ＤＲＡＭセルのリフレッシュ間隔を例えば、従来の数十倍（10秒など）に伸ばすことによって、単位期間内のリフレッシュ回数を減らしてリフレッシュ電流を削減したものである。
【００１５】
このSuper Self-Refreshにおいては、単位時間あたりのリフレッシュ回数を減らすことにより、ごく一部のセル（例えば出現確率：0.0037％：程度の落ちこぼれまたは欠陥ビット：Tail-bit：）については、電荷を消失し、セル情報が壊れるものがあるが、このSuper Self-Refreshモードを有するメモリデバイスは、これらのセルに対して、その情報を元に戻す（誤り訂正する）ためのＥＣＣ（Error Correcting Code）−ＣＯＤＥＣ(Coder-Decoder)回路をもっていることを前提としている。
【００１６】
すなわち、Super Self-Refreshとは、このようなＥＣＣ−ＣＯＤＥＣ回路を搭載することによって、長時間のリフレッシュ停止期間を設け、かつリフレッシュ停止期間では、内部電源を０ｖまで落とすことによって、超低消費電流を実現することを特徴としたセルフリフレッシュ制御である。
【００１７】
図１を参照すると、本発明の基となる半導体集積回路装置は、Super Self-Refreshモードを組み込んだ６４ＭｂのＳＤＲＡＭ１０を有する。Super Self-Refreshモードを組み込んだＳＤＲＡＭ１０は、外部入力クロックCLKに同期してデータの出力や入力を行う半導体ダイナミックメモリであり、第１乃至第４のメモリアレイ（第１乃至第４のバンク＃０〜＃３）を持っている。便宜上、第１乃至第４のバンク＃０〜＃３のうち第２及び第３のバンク＃１及び＃２は図示しないが、第２及び第３のバンク＃１及び＃２も第１及び第４のバンク＃０及び＃３と同じ構成である。この半導体集積回路装置は、インタフェースとして、CLK（クロック）、CKE（クロックイネーブル）、CS（チップセレクト）、WE（ライトイネーブル）、CAS（カラムアドレスイネーブル）、RAS（ロウアドレスイネーブル）のクロック端子及び制御系信号端子と、Ａ0−Ａ11（メモリアレイアドレス）、ＢＡ0‐1（バンクアドレス）のアドレス系信号端子と、ＤＱＭ（データマスク信号）、ＤＱ0−7（データ入出力信号）のデータ入出力系信号端子を持っている。
【００１８】
また図示されないが、この半導体集積回路装置は、外部電源の供給端子として、ＶｃｃとＶｓｓ（ＧＮＤ）端子を持つ。
【００１９】
この半導体集積回路装置は、更に、ＳＤＲＡＭ１０のコントロールロジック(CONTROL LOGIC)２０９と、ＳＤＲＡＭ１０の第１乃至第４のバンク＃０〜＃３に対して一つ共通に設けられたＥＣＣ−ＣＯＤＥＣ回路７と、コントロールロジック２０９とＥＣＣ−ＣＯＤＥＣ回路７との間に接続され、コントロールロジック２０９の制御下でＥＣＣ−ＣＯＤＥＣ回路７をコントロールするＥＣＣコントローラ６とを有する。
【００２０】
コントロールロジック２０９は、CS（チップセレクト）、WE（ライトイネーブル）、CAS（カラムアドレスイネーブル）、RAS（ロウアドレスイネーブル）の信号の組合せによる外部からのコマンドを受け付け、当該コマンドをデコードする入力バッファ回路(COMMAND DECODE)８を有する。この入力バッファ回路(COMMAND DECODE)８は、ＥＣＣコントローラ６からの終了信号(READY)や内部オペコマンド２をも内部コマンドとして受け付け可能であり、当該内部コマンドをもデコードすることができる。
【００２１】
ＥＣＣコントローラ６は、コントロールロジック２０９の入力バッファ回路(COMMAND DECODE)８の制御下で、ＥＣＣ−ＣＯＤＥＣ回路７を、以下のように、コントロールし、Super Self-Refresh動作を行う。
【００２２】
図２を参照して、図１の半導体集積回路装置のSuper Self-Refresh動作を簡単に説明する。
【００２３】
この半導体集積回路装置において、ＳＤＲＡＭ１０のコントロールロジック(CONTROL LOGIC)２０９の入力バッファ回路(COMMAND DECODE)８は、CKE、CS、WE、CAS、RASの信号の組合せによる外部からのコマンドをデコードし、Super Self-Refreshエントリコマンド(SSELF：図２の第３ラインのExternal Operation参照）を得ると、起動(START)命令信号（ENCODE)を制御信号１としてＥＣＣコントローラ６に送出する。起動命令信号(ENCODE)は、図２の第４ラインに立ち上がっている部分として示されている。ＳＤＲＡＭ１０は、入力バッファ回路(COMMAND DECODE)８がSuper Self-Refreshエントリコマンド(SSELF）を得た時点で、外部クロック(CLK：図２の第２ライン参照）の供給を停止されている。ＥＣＣコントローラ６は、起動命令信号(ENCODE)を受けると、インターナルクロック（ICLK：図２の第６ライン参照）を供給される。ＥＣＣコントローラ６は、インターナルクロックを供給されて、ＥＣＣ−ＣＯＤＥＣ回路７に、エンコードを動作モード信号４として送出する。
【００２４】
ＥＣＣ−ＣＯＤＥＣ回路７は、エンコードを動作モード信号４として受けると、エンコード動作を開始する。すなわち、ＥＣＣ−ＣＯＤＥＣ回路７は、メモリの各バンクの持つ情報データに基づいて、パリティデータ（誤り検出訂正用の検査ビット）を生成し、生成したデータをメモリの各バンクのパリティメモリ領域（PARITY)へ書き込む（Parity Generation with Refresh：図２の第１０ライン（ラストライン）のInternal Operation参照）。
【００２５】
ＥＣＣ−ＣＯＤＥＣ回路７によるパリティデータの生成と生成したデータのパリティメモリ領域（PARITY)への書き込みが終了すると、ＥＣＣコントローラ６は、終了信号（READY：図２の第９ライン参照）を内部コマンド２として入力バッファ回路(COMMAND DECODE)８に出力する。
【００２６】
入力バッファ回路(COMMAND DECODE)８は、終了信号（READY）を内部コマンド２として受け付けデコードすると、起動命令信号（ENCODE：図２の第４ライン)のＥＣＣコントローラ６への供給を停止する。ＥＣＣコントローラ６は、インターナルクロック（ICLK：図２の第６ライン）の供給も停止される。
【００２７】
入力バッファ回路(COMMAND DECODE)８が終了信号（READY）を内部コマンド２として受け付けデコードしたとき、ＳＤＲＡＭ１０のコントロールロジック(CONTROL LOGIC)２０９のセルフリフレッシュコントロール回路９は、図２の最上部に添え書きされたSuper Self-Refresh動作を開始する。このSuper Self-Refresh動作においては、内部電源OFF（Power OFF：POFF：図２のラストラインのInternal Operation参照）、長期停止状態を維持（例えば10秒）、内部電源ON（Power ON：PON：図２のラストラインのInternal Operation参照）、通常リフレッシュ（Burst-Refresh：図２のラストラインのInternal Operation参照：バーストで全セル行う。パリティデータに基づく誤り訂正は行わない。）、以降、POFF、PON、Burst-Refreshを任意回繰り返す。
【００２８】
その後、ＳＤＲＡＭ１０のコントロールロジック(CONTROL LOGIC)２０９の入力バッファ回路(COMMAND DECODE)８は、CKE、CS、WE、CAS、RASの信号の組合せによる外部からのコマンドをデコードし、Super Self-Refreshエグジットコマンド(SSELFX：図２の第３ラインのExternal Operation参照）を得ると、停止(STOP)命令信号（DECODE)を制御信号１としてＥＣＣコントローラ６に送出する。停止命令信号（DECODE)は、図２の第５ラインに立ち上がっている部分として示されている。ＥＣＣコントローラ６は、停止命令信号（DECODE)を受けると、インターナルクロック（ICLK：図２の第６ライン）を供給される。ＥＣＣコントローラ６は、インターナルクロックを供給されて、ＥＣＣ−ＣＯＤＥＣ回路７に、デコードを動作モード信号４として送出する。
【００２９】
ＥＣＣ−ＣＯＤＥＣ回路７は、デコードを動作モード信号４として受けると、デコード動作を開始する。すなわち、ＥＣＣ−ＣＯＤＥＣ回路７は、パリティデータを読出すと共に、そのデータとメモリの持つ情報データに基づいて、情報データの誤りを訂正し再書込みする（Correct with Refresh：図２のラストラインのInternal Operation参照）。この誤り訂正及び再書き込みをメモリ領域の全セルについて実施する。
【００３０】
ＥＣＣ−ＣＯＤＥＣ回路７による誤り訂正及び再書き込みが終了すると、ＥＣＣコントローラ６は、終了信号（READY）を内部コマンド２として入力バッファ回路(COMMAND DECODE)８に出力する。
【００３１】
入力バッファ回路(COMMAND DECODE)８は、終了信号（READY）を内部コマンド２として受け付けデコードすると、停止命令信号（DECODE：図２の第５ライン)のＥＣＣコントローラ６への供給を停止する。ＥＣＣコントローラ６は、インターナルクロック（ICLK：図２の第６ライン）の供給も停止される。
【００３２】
これにより、Super Self-Refreshモードを抜け出し、通常動作（図示の場合は、通常のSelf-Refresh動作）に戻る。この通常のSelf-Refresh動作も、外部からのSelf-Refreshエグジットコマンド(SELFX：図２の第３ラインのExternal Operation参照）で終了する。
【００３３】
すなわち、この半導体集積回路装置は、Super Self-Refreshエントリコマンド(SSELF)を外部から得た時に、図２の最上部に添え書きされたENTRY-TIMEに入る。このENTRY-TIMEでは、全ビットの読出しを実行しながらパリティビットを生成し、書き込む。続いて、図２の最上部に添え書きされたSuper Self-Refresh（長周期のセルフリフレッシュ）に移行し、そのリフレッシュは通常リフレッシュの実力以上の長周期で行い、発生したエラーは放置する。
【００３４】
さらに、この半導体集積回路装置は、Super Self-Refreshエグジットコマンド(SSELFX)を外部から得た時に、図２の最上部に添え書きされたEXIT-TIMEに入る。このEXIT-TIMEでは、全ビットを読出しながらパリティビットを用い、長周期のリフレッシュの際に発生した誤りデータを訂正し、再書込みする。
【００３５】
図１において、この半導体集積回路装置は、上述したように、Super Self-Refresh動作のため、ＥＣＣコントローラ６及びＥＣＣ−ＣＯＤＥＣ回路（元のメモリデータからパリティビットを生成するCoder回路と、そのパリティビットとメモリからの読出しデータにより、誤り訂正済みメモリデータを生成するDecoder回路とからなる）７をＳＤＲＡＭ１０に単純に追加搭載し、ＤＲＡＭ１０の回路にはほとんど変更を加えない。ＥＣＣコントローラ６は、単独でＳＤＲＡＭ１０への内部コマンド２、内部アドレス３を発行し、入力バッファ回路(COMMAND DECODE)８は、外部コマンド（すなわち、外部命令）のみならず、内部コマンド（すなわち、内部命令）２をも受け付ける構成をとる。ＥＣＣコントローラ６は、ＥＣＣ−ＣＯＤＥＣ回路７への制御命令としてＣＯＤＥＣ動作モード４を発行し、ＥＣＣ−ＣＯＤＥＣ回路７からの誤り検出(ERROR)／誤り位置検出(LOCATION)信号５を受け付け、効率的にパリティビット生成・書き込み、誤り訂正動作を実施する。
【００３６】
図３を参照すると、ＥＣＣコントローラ６は、コマンド発生部(COMMAND-GENERATOR)１１と、アドレス発生部(ADDRESS-GENERATOR)１２と、レジスタ回路１３〜１７とを有する。コマンド発生部１１及びアドレス発生部１２は、いずれも、単相同期回路である。ＥＣＣコントローラ６は、ＳＤＲＡＭ１０（図１）内のコントロールロジック(CONTROL LOGIC)２０９（図１）から発生する制御信号（ENCODE＝起動命令信号、DECODE＝停止命令信号、MODE＝動作モード指定信号）１及びＥＣＣ−ＣＯＤＥＣ回路７から発生する制御信号（ERROR及びLOCATION＝誤り訂正時に使用する誤りの発生とその位置を知らせる信号）５を受け、ＣＯＤＥＣ動作モード信号４を決定し、内部コマンド２、内部アドレス３を発生する。幾つかの信号はレジスタ回路１４〜１７を経て、ＥＣＣコントローラ６外へ出力する。なお、レジスタ回路１３〜１７の各々は、入力端子IN、出力端子OUT、インターナルクロック（ICLK）を供給される端子CLK、リセット信号RSTを供給される端子CLRB等で構成される。
【００３７】
図４（Ａ）に、レジスタ回路１３〜１７の各々として用いられるＦＦ（フリップフロップ）回路を示し、図４（Ｂ）に、そのＦＦ回路の内部構成を示す。
【００３８】
図４（Ａ）において、このＦＦ回路は、入力端子INの信号を受け、クロックCLK及びCLKBにより制御されるスイッチ４１と、スイッチ４１の出力信号を受け、クロックCLK及びCLKBにより制御されるスイッチ４２と、スイッチ４２の出力信号を受け、クロックCLK及びCLKBにより制御されるスイッチ４３と、スイッチ４３の出力信号を受け、クロックCLK及びCLKBにより制御されるスイッチ４４とを有する。スイッチ４４の出力信号は出力端子OUTに送出される。このＦＦ回路は、更に、スイッチ４１の出力信号及び端子CLRBの信号を受けるナンドゲート４５と、ナンドゲート４５の出力信号を反転し、スイッチ４３に入力信号として送出するインバータ４６と、スイッチ４３の出力信号及び端子CLRBの信号を受けるナンドゲート４７と、ナンドゲート４７の出力信号を反転し、出力端子OUTに送出するインバータ４８とを有する。ナンドゲート４７の出力信号は、出力端子OUTBに送出される。
【００３９】
図４（Ａ）及び（Ｂ）において、端子CLKBは、図５から明らかなように、端子CLKのクロックを反転したクロックを供給される端子である。図５にＦＦ回路の動作例を示す。
【００４０】
図３に戻って、ＥＣＣコントローラ６は、出力信号のうち、終了信号(READY)を、ＳＤＲＡＭ１０（図１）内のコントロールロジック(CONTROL LOGIC)２０９（図１）に出力する。終了信号(READY)は、パリティデータの生成及び書き込み（Parity Generation with Refresh：図２のラストライン）が終了した時及びパリティデータを基に情報データの誤りの訂正及び再書込み（Correct with Refresh：図２のラストライン）が終了した時に出力される。
【００４１】
CODECE(CODEC Enable)、SYNDROME、PARITY、CORRECT、INITは、ＣＯＤＥＣ動作モード信号４としてＥＣＣ−ＣＯＤＥＣ回路７で使われ、ＥＣＣに伴う各種動作（CODECやメモリ回路を活性化、パリティデータの生成とその書き込み、誤り訂正データの生成とその書き込み等）を決定する。
【００４２】
IRAS、ICAS、IWEは、内部メモリの制御信号で、ＳＤＲＡＭ１０における、RAS、CAS、WEに相当する。また、図３において、IA(0)〜IA(12)、IA(13)、IBA（0）、及びIBA（1）は、それぞれ内部のRow／Columnアドレス（多重信号）と、バンクアドレスに相当する。図３は、いずれも後に図示する図１７及び図１８に示すような２５６ＭｂＳＤＲＡＭに適用かつパリティビットをRow方向に増設した例であり、IA(13)はパリティビット選択のため増設されたRowアドレス信号である（外部アドレス信号として存在しない）。
【００４３】
図３のＥＣＣコントローラ６について、更に詳細に説明する。
【００４４】
図３において、ＥＣＣコントローラ６は、上述したように、コマンド発生部１１、アドレス発生部１２、出力レジスタ回路（フリップフロップ回路）１３〜１７を有し、ＳＤＲＡＭＴ１０（図１）及びＥＣＣ−ＣＯＤＥＣ回路（符号化復号回路）７（図１）を内部からオペレーションし、Parity-Generation及びCorrect動作（図２参照）を行うことを目的としている。
【００４５】
Super Self-Refreshモードは、前述の特許文献１に説明される通り、外部コマンドによりオペレーション可能な動作である。本発明では、ＥＣＣコントローラ６と称する回路を設け、内部オペレーションにより自己完結的に動作することで、ユーザーはエントリ／イグジットコマンド（図２のSSELF及びSSELFX）のみを制御すればよく、ユーザーの負担を軽減する目的もある。
【００４６】
コマンド発生部１１及びアドレス発生部１２は、NAND、NOR等の組合せ回路とフリップフロップ回路で構成される単相同期の順序回路であり、（現存する、あるいは簡素な）論理合成ツールで設計が可能である。
【００４７】
さらに、コマンド発生部１１及びアドレス発生部１２の出力信号は、出力レジスタ回路１４〜１７を通じてＥＣＣ−ＣＯＤＥＣ回路７やＳＤＲＡＭ１０のコントロールロジック２０９の入力バッファ回路(COMMAND DECODE)８へ出力され、内部同期クロック信号(ICLK)からの遅延時間を極力小さくし、十分な動作マージンを確保した同期動作を実現している。コマンド発生部１１からアドレス発生部１２へ送られる制御信号についても出力レジスタ回路１３を通じて行われ、徹底して動作マージンを確保している。同様なレジスタ回路を通じたデータのやり取りは、他にも行われる。
【００４８】
ＥＣＣ−ＣＯＤＥＣ回路７からコマンド発生部１１へ返信される誤り検出信号(ERROR、 LOCATION)５も出力レジスタ回路（後に図示する図２２の７８）を通じて送信され、さらには、ＭＡ（メインアンプ）出力（出力データ）が出力レジスタ（Data Output Register：図１及び後に図示する図１７及び図１８参照）に一旦、バッファされてからデータ出力バッファ回路（ＤＱ）から外部出力されるのと同様、ＥＣＣ−ＣＯＤＥＣ回路７へ入力される出力データ（ＭＡ出力信号）も一旦、出力レジスタ回路（後に図示する図３０に“FF”で示される）へバッファされる構成をとっている。逆に、データ入力バッファ回路（ＤＱ）からの入力データが入力レジスタ(Data Input Register：図１及び後に図示する図１７及び図１８参照)に一旦、バッファされてから、ＷＢ（ライトバッファ）へ送られるのと同様、ＥＣＣ−ＣＯＤＥＣ回路７から出力されるパリティビットも一旦、出力レジスタ回路にバッファされてからＷＢへ送られメモリセルへ書き込まれても良い（厳密には、レジスタの要否は、クロックの動作スピードに依存し、低速の場合は不要となる。後に図示する図３０及び図３１には無い）。
【００４９】
以下に説明するように、上記のレジスタ回路を入れる意味あいは、回路により多少異なる。
【００５０】
コマンド発生部１１及びアドレス発生部１２は大規模な順序回路となるため、その出力信号には少なからずハザードが発生し、誤動作を引き起こす。また、動作タイミングによってその出力遅延時間は大きく異なってしまう。これらの動作マージン縮小要因を消すために、出力レジスタ回路は挿入されている。
【００５１】
ＥＣＣ−ＣＯＤＥＣ回路７の配置はＥＣＣコントローラ６から遠く、その出力、誤り検出信号(ERROR、 LOCATION)に発生する遅延時間は無視できないものになる。誤りの検出・訂正は内部コマンド発生の停止、誤り訂正書込み動作といった割り込み動作のトリガーになるため、遅延時間は極力小さくなければならない（１クロック内におさめなければならない）が、出力レジスタ回路を挿入しなかった場合、ＥＣＣ−ＣＯＤＥＣ回路７でのSYNDROME演算時間もその遅延時間にみえてしまい、ＥＣＣコントローラ６との同期動作は困難なものになる。つまり、レジスタ回路に一旦、バッファすることで誤り検出信号の遅延を極力小さくするため、出力レジスタ回路が挿入される。
【００５２】
ＤＱの入出力レジスタ回路はCASレイテンシー、バースト動作に対応するため、設けられる（これは既存の構成）が、ＥＣＣ−ＣＯＤＥＣ回路７とＭＡ／ＷＢ間のレジスタ回路も同様である。
【００５３】
ここで、図３のＥＣＣコントローラの入出力信号について以下に説明しておく。
【００５４】
ENCODE  ・・・  Parity-Generation起動／停止信号。コマンド発生部の入力信号ETRIG。
【００５５】
図２に示すように本信号がHIGHになることで、内部同期クロック（ICLK）に同期して、Parity-Generation動作が開始される。LOWになると自らをリセット（初期化）し、動作を停止する。
【００５６】
DECODE  ・・・  Correct動作起動／停止信号。コマンド発生部の入力信号DTRIG。
【００５７】
図２に示すように本信号がHIGHになることで、内部同期クロック（ICLK）に同期して、Correct動作が開始される。LOWになると自らをリセット（初期化）し、動作を停止する。
【００５８】
MODE  ・・・  ＥＣＣコントローラの動作モード信号。例えば、以下のようなものがある。
【００５９】
4B、2B、1B、HB、QB  ・・・  PASR(Partial Array Self-Refresh)モードに対応し、符号化領域（アクセス領域）を変更する。
【００６０】
4B: ４バンク（全ビット）を対象。デフォルト状態。  2B: Bank0、1の２バンクを対象。  1B: Bank0の１バンクを対象。  HB:  Bank0の１／２（Ｘアドレス下位）のみ対象。  QB: Bank0の１／４（Ｘアドレス下位）のみ対象。
【００６１】
PASRモードとは、セルフリフレッシュ領域を絞りデータ保持電流を低減するモード。
【００６２】
SSROP: 内部オペレーションを４バンク同時に行うか、１バンク毎に行うか変更する。図１の構成の場合に（更には、後に図示の図１７の場合も）、IO線毎にＥＣＣ−ＣＯＤＥＣ回路を配置しているため、１バンク毎の動作しか選択できないが、後に図示の図１８の場合のように、各バンクのMA/WB毎にＥＣＣ−ＣＯＤＥＣ回路を配置した場合には選択可能となる。４バンク同時動作は消費電流が大きくなるが、符号化・復号の時間を１／４に短くできる。
【００６３】
CODE1、 CODE2: ２つの符号による積符号であった場合、どちらか一方のみの符号を動作させる。ディフォルトは両符号を動作させるが、プローブテスト(probing test)のときには、あえてどちらか一方のみの動作で訂正能力を下げ、訂正の取りこぼしを効率的に冗長救済できるようする。
【００６４】
ERROR  ・・・  誤り検出信号。  ＥＣＣ−ＣＯＤＥＣでのSYNDROME演算後、誤りがある場合はHIGH、無い場合はLOWとなる。
【００６５】
ERROR=HIGH（誤りあり）の場合、誤り位置検出動作へ移行する。
【００６６】
LOCATION  ・・・  誤り位置検出信号。  誤り位置検出動作で誤り位置にヒットした場合、HIGHとなり、訂正WRITE動作を行う。
【００６７】
ICLK  ・・・  内部同期クロック信号。  Parity-Generation/Correct動作は全て本クロックを基準に動作する。
【００６８】
RST  ・・・  リセット信号。  電源投入時や<MRS>コマンド入力のスタートアップ時にパルス信号が全チップへ発信される。
【００６９】
READY  ・・・  図２に示すように、Parity-Generation/Correct動作が終了するとパルス信号を出力する。
【００７０】
CODECE、 SYNDROME、 PARITY、 CORRECT、 INIT  ・・・  ＥＣＣ−ＣＯＤＥＣ回路の動作モード信号（図６も合わせて参照）。
【００７１】
Parity-Generation/Correctの各動作タイミングに応じてその動作モードを切り替える。
【００７２】
CODECE: 本信号がHIGHのとき、CCLK/CCLK2はICLKをもとにつくられ、ＥＣＣ−ＣＯＤＥＣ回路へ入力される。つまり、本信号がHIGHのとき、ＥＣＣ−ＣＯＤＥＣ回路は巡回シフト動作をすることができる（後に図示する図２５参照）。
【００７３】
SYNDROME: 本信号がHIGHのとき、ＭＡから出力ビットを１ビットずつ逐次取りこみ、シンドローム演算、パリティビット演算を行うことができる（シフトレジスタは順進・巡回シフトを行う）。
【００７４】
PARITY: 本信号がHIGHのとき、演算されたパリティビット（各シフトレジスタのビット）を１ビットずつ逐次、ＷＢへ出力することができる。そのとき、シフトレジスタは逐次リセットされていく（シフトレジスタは順進・巡回シフト）。
【００７５】
CORRECT: 本信号がHIGHのとき、外部とのデータ入出力は一切行わず、シフトレジスタのみで逆進・巡回シフト動作（誤り位置検出動作）を行うことができる。
【００７６】
INIT: 本信号がHIGHのとき、シフトレジスタを巡回シフトしながらリセットする。
【００７７】
IRAS、 ICAS、 IWE  ・・・  内部コマンド信号。仕様は外部コマンドと同じ。内部オペレーションではCSは不要のため無い。
【００７８】
Parity-Generation/Correct動作のタイミングに応じたコマンドが出力される。
【００７９】
IA(0)〜IA(12)、IA(13)、BA(0)、BA(1)  ・・・  内部アドレス、内部バンクアドレス。
【００８０】
Parity-Generation/Correct動作のタイミングに応じたアドレスが出力される。
【００８１】
図６を参照すると、図１の半導体集積回路装置で用いられるＥＣＣ−ＣＯＤＥＣ回路７が示されている。このＥＣＣ−ＣＯＤＥＣ回路７は、Coder回路（符号化器）とDecoder回路（復号器）とが組合わさってできている。
【００８２】
このＥＣＣ−ＣＯＤＥＣ回路７をCoder回路として動作させる場合は、メインアンプMA（或いは、メモリからの読出しデータを格納しているData Output Register）からの読出しデータ（すなわち元のメモリデータ）が、SYNDROME信号で制御されるANDゲート７１とその先のEX-OR（排他的論理和）回路７２を経て、左右シフト型のフィードバックシフトレジスタ（FSR）S0〜S15とEX-OR回路とで構成された循環回路７３に入り、論理演算が施された後、PARITY信号で制御されるスイッチ７４を経て、パリティデータとしてライトバッファWB（或いは、Data Input Register）へデータ出力し、メモリ又はパリティデータの蓄積部へ書きこみデータとして書きこまれる。
【００８３】
図７及び図８を参照すると、図６のＥＣＣ−ＣＯＤＥＣ回路７において行われる、Super Self-Refresh内部動作の例１が示されている。図７は、Super Self-Refresh内部動作の例１のParity-Generation(1)（パリティビット演算）を示しており、図８は、Super Self-Refresh内部動作の例１のParity-Generation(2)（パリティビット書き込み）を示している。デバイス内の内部クロック（Internal CLK）に同期してメモリの活性化（ACTV）と読出し動作（READ）のコマンドが実行される。同時に、Rowアドレス（XA）とColumnアドレス（YA）が取りこまれ、そのアドレスに基づいて、Columnをインクリメントしながら、１０２４ビットのメモリデータをメインアンプMAに読み出すとともにこの読出しデータは、図６の循環回路７３のシフトレジスタ（S0〜S15）に取りこまれ、演算が施された後、元のメモリデータに基づくパリティデータが生成され、続くサイクルでライトバッファWBに逐次１ビットずつ出力する。このとき、デバイス内の内部クロック（Internal CLK）に同期してメモリの活性化（ACTV）と書込み動作（WRIT）のコマンドが実行されると同時に、パリティビット領域に対応したRowアドレス（XA）とColumnアドレス（YA）が取りこまれ、そのアドレスに基づいて、Columnをインクリメントしながら、１６ビットのパリティビットがメモリセルへ書き込まれる（詳述は避けるがハミング符号［1040，1024］に対応。）。
【００８４】
図６において、この読出しデータは、循環回路７３のシフトレジスタ（S0〜S15）に取りこまれ、演算が施された後、元のメモリデータに基づくパリティデータが生成され、ライトバッファWBに出力する。
【００８５】
このＥＣＣ−ＣＯＤＥＣ回路７をDecoder回路として動作させる場合は、メインアンプMAから同様にパリティデータを、SYNDROME信号で制御されるANDゲート７１とその先のEX-OR回路７２を経てシフトレジスタ（S0〜S15）とEX-OR回路で構成された循環回路７３に入れると共に、逆方向にシフトし、論理演算を施すと共に、シフトレジスタ（S0〜S14）の出力のOR論理をとるOR回路７５の出力と、最終段シフトレジスタ（S15）の出力とから、メモリデータの不良の生じている位置（LOCATION）の情報を生成し、位置（LOCATION）の情報とメインアンプMA上の読出したメモリデータとのEX-OR論理をEX-OR回路７６で取り、不良を訂正したデータを生成し、CORRECT信号で制御されるスイッチ７７を経て、誤り訂正済みデータとしてライトバッファWBに出力する。
【００８６】
図９及び図１０を参照すると、図６のＥＣＣ−ＣＯＤＥＣ回路７において行われる、Super Self-Refresh内部動作の例２が示されている。図９は、Super Self-Refresh内部動作の例２のCorrect(1)（シンドローム演算）を示しており、図１０は、Super Self-Refresh内部動作の例２のCorrect(2)（誤り位置検出・訂正書き込み）を示している。デバイス内の内部クロック（Internal CLK）に同期して図７及び図８の要領で、元のメモリデータとパリティデータを読み込む。図６の循環回路７３内で逆方向シフトと論理演算を施し、不具合のアドレスを検出する。不具合のアドレスに基づいて、デバイス内の内部クロック（Internal CLK）に同期してメモリの活性化（ACTV）と読出し動作（READ）のコマンドが実行される。メインアンプＭＡ上に現れたその読出しデータは、誤りの有る情報なので、そのデータを反転し、ライトバッファＷＢ上に出力され、同時に、書き込みコマンド（WRIT）が発生し、訂正済みデータとして前記メモリの該当アドレスに書き込みが実施される。以降同じ動作が繰り返され、誤りデータの訂正処理が、全ビットに対して行われる。
【００８７】
ここで、図２及び図７及び図８を参照して、Super Self-Refreshモード／Parity Generation動作について、より詳細に説明する。
【００８８】
（１）Super Self-Refreshエントリ後、ＳＤＲＡＭ１０のコントロールロジック２０９の入力バッファ回路(COMMAND DECODE)８は、ENCODE信号をHighにセットする。同時に内部同期クロック信号ICLKの発振動作を開始する（ＳＤＲＡＭ１０のスタートアップ動作の段階でＥＣＣコントローラ６内のフリップフロップ回路などは初期化されている。）。
【００８９】
（２）ＥＣＣコントローラ６は、ENCODE信号を受け、Parity-Generation（符号化）の内部オペレーションを開始する。(1040、1024)符号（情報ビット1024、 パリティビット16）を例に以下、説明する。
【００９０】
（３）INIT信号をHIGH（CODEC初期化モード）にした後、CODECE（CODECイネーブル）を１６サイクル分、HIGHとし、ＥＣＣ−ＣＯＤＥＣ回路７内のシフトレジスタ(S0〜S15)を初期化する（図６参照）。終了後、CODECモード信号をLOWに戻す。
【００９１】
（４）SYNDROME信号をHIGH（CODECシンドロームモード）にした後、図７及び図８に示すように、内部オペレーションコマンド<ACTV><READ>・・・<PRE>の発行を繰り返し、バースト長１６あるいは32でＸスキャンをしながら、1024ビットのREAD動作を行う。このとき、読み出しデータの出力タイミングに合わせ、CODECE信号をHIGHにし、シフトレジスタを巡回シフトしながら1024ビットのデータをCODECへ１ビットずつ逐次取りこむ。これにより、情報ビット1024ビットに対するパリティビットが演算され１６ビットのシフトレジスタにその結果が残る。それが１６ビットのパリティビットとなる。終了後、CODECモード信号をLOWに戻す。
【００９２】
（５）PARITY信号をHIGH（CODECパリティモード）にした後、内部オペレーションコマンド<ACTV><WRIT>・・・<PRE>の発行を行い、バースト長１６でメモリセルへ書き込みを行う。このとき、書き込みデータの出力タイミングに合わせ、CODECE信号をHIGHにし、シフトレジスタを巡回シフトしながら16ビットのデータをCODECから１ビットずつ逐次出力する。同時にシフトレジスタは逐次リセットされていく（初期化の手間を省ける回路構成になっている。）。
【００９３】
（６）上記（４）シンドロームモード、（５）パリティモードを繰り返し、全ビットに対してパリティビットの生成を行う。
【００９４】
（７）全ビットのパリティビット生成が終了したら、READY信号（１クロックパルス）を出力し、ＥＣＣコントローラ７の動作は終了する。READY信号を受け、ＳＤＲＡＭ１０のコントロールロジック２０９の入力バッファ回路(COMMAND DECODE)８はENCODE信号をLOWに下げ、長周期セルフリフレッシュ制御へ移行する。
【００９５】
ここで、図２及び図９及び図１０を参照して、Super Self-Refreshモード／Correct動作について、より詳細に説明する。
【００９６】
（１）Super Self-Refresh エグジットコマンド(SSELFX)を受け、ＳＤＲＡＭ１０のコントロールロジック２０９の入力バッファ回路(COMMAND DECODE)８は、DECODE信号をHighにセットする。同時に内部同期クロック信号ICLKの発振動作を開始する。
【００９７】
（２）ＥＣＣコントローラ６は、DECODE信号を受け、Correct（復号）の内部オペレーションを開始する。(1040、1024)符号（情報ビット1024、 パリティビット16）を例に以下、説明する。
【００９８】
（３）INIT信号をHIGH（CODEC初期化モード）にした後、CODECE（CODECイネーブル）を１６サイクル分、HIGHとし、ＥＣＣ−ＣＯＤＥＣ回路７内のシフトレジスタ(S0〜S15)を初期化する（図６参照）。終了後、CODECモード信号をLOWに戻す。
【００９９】
（４）SYNDROME信号をHIGH（CODECシンドロームモード）にした後、図７及び図８に示すように、内部オペレーションコマンド<ACTV><READ>・・・<PRE>の発行を繰り返し、バースト長１６あるいは32でＸスキャンをしながら、情報ビット1024ビットに続けてパリティビット16ビットのREAD動作を行う（符号語1040ビットのREAD動作を行う）。このとき、読み出しデータの出力タイミングに合わせ、CODECE信号をHIGHにし、シフトレジスタを巡回シフトしながら1040ビットのデータをCODECへ１ビットずつ逐次取りこむ。これにより、この符号語に対するシンドロームパターンが演算され１６ビットのシフトレジスタにその結果が残る。終了後、CODECモード信号をLOWに戻す。
【０１００】
（５）シンドロームパターンが全て０であった場合、その符号語には誤りがないと判定され、次の符号語のシンドローム演算を行うため、上記（３）、（４）の動作へ移行する。シンドロームパターンが全て０でない場合、その符号語には誤りがあると判定され、誤り位置の検出動作へ移行する。図６に示すように誤り検出信号ERRORは、シンドロームパターンが全て０であった場合にLOWとなり、それ以外ではHIGHとなり、ＥＣＣコントローラ７へ誤りの有無を送信する。
【０１０１】
（６）CORRECT信号をHIGH（CODECコレクトモード）にした後、図９及び図１０に示すように、内部オペレーションコマンドは発行せずCODECE信号をHIGHにし、シフトレジスタの（逆進）巡回シフトのみを繰り返し実行する。ただし、内部アドレスの発生はシフトレジスタの（逆進）巡回シフトに対応し、シンドローム演算時とは逆進で実行される。このとき、１回目の（逆進）巡回シフトは第１ビット目（最後に取りこんだビット）のシンドロームパターンに対応し、「最上位ビット（S15）のみ１で、残り全てが０」の場合、そのビットが誤っていると判定される。「最上位ビット（S15）のみ１で、残り全てが０」以外の場合は、（逆進）巡回シフトを繰り返す。誤りビットを検出した場合は、CODECEをLOWに下げ、（逆進）巡回シフトは停止状態にし、図９及び図１０に示すように、内部コマンド<ACTV><READ><WRIT><PRE>を発行し、反転（訂正）書き込みが行われる。
【０１０２】
図６に示すように、「最上位ビット（S15）のみ１で、残り全てが０」のとき、誤り位置検出信号LOCATIONはHIGHとなり、それ以外ではLOWとなる。CORRECTモードのとき、LOCATIONがHIGHなら、読み出されたデータの反転データがＷＢへ送られる。
【０１０３】
この割り込み処理が終わると、再び符号語の最後まで（逆進）巡回シフトが行われる。 上記処理が１符号語（1040ビット）に対して終わると、CODECモード信号をLOWに戻し、次の符号語の処理のため、上記（３）へ移行する。
【０１０４】
（７）上記（３）（４）（５）（６）を繰り返し、全ビットに対し、誤り訂正処理を行う。終了したら、READY信号（１クロックパルス）を出力し、ＥＣＣコントローラ７の動作は終了する。READY信号を受け、ＳＤＲＡＭ１０のコントロールロジック２０９の入力バッファ回路(COMMAND DECODE)８は、DECODE信号をLOWに下げ、通常のセルフリフレッシュ制御へ移行する。
【０１０５】
次に、図２、図７、図８、図９、及び図１０を参照して、ＥＣＣコントローラ６の動作を説明する。
【０１０６】
Super Self-Refreshモード中、パリティビット生成や誤り訂正動作を実現するため、ＥＣＣコントローラ６は、ＳＤＲＡＭ１０側への内部コマンド／アドレス、ＥＣＣ−ＣＯＤＥＣ回路７への制御信号を単相同期にて出力する。コントローラ６単独でＳＤＲＡＭ１０をオペレーションする。
【０１０７】
図２の動作については、上述したが、ここではさらに補足する。通常動作から、Super Self-Refreshエントリコマンド（SSELF）が発生し、スーパーセルフリフレッシュモードに入ると、前記ENCODE信号が発生し、パリティデータの生成（メモリ回路への新規データの書き込みに伴う処理）とメモリのパリティデータエリアへのそのデータの書き込み処理（Parity Generation with Refresh）を行う（以上はENTRY-TIMEでの動作）。その後、電源OFF動作を伴って、スーパーセルフリフレッシュが実施されます。内部信号GENOFFに従って、内部の電源（セルアレイ部や、周辺回路部への内部電源発生回路）の大部分がOFF（＝０ｖ）し、長期のPAUSE(内部電源０ｖ停止でウエイト)状態に入る。また内部信号GSTATEが発生し、内部電源が完全に立ちあがっていることを示している。
【０１０８】
Super Self-Refresh期間において、この信号が立ちあがっている時、すなわち再度電源を立上げた時に、全セルのリフレッシュを連続的に行う、Burst-Refresh 動作が行われます。但しこのRefresh 動作では、メモリセルの誤り訂正は実施しない。
【０１０９】
この 内部電源OFF、長期のPAUSE、内部電源ON、Burst-Refresh動作 を任意回繰り返し（以上はSuper Self-Refreshでの動作）た後に、Super Self-Refresh エグジットコマンド（SSELFX）が発生し、Super Self-Refreshが終了すると共に、長期間のリフレッシュ停止の影響で生じたメモリセルデータの誤りを訂正し再書き込み（Correct with Refresh）を実行する（以上はEXIT-TIMEでの動作）。
【０１１０】
最後に、リフレッシュモードを抜け出し（Exit2）、通常動作に戻る。
【０１１１】
上述した本発明の基となる半導体集積回路装置の効果を説明する。
【０１１２】
［１］ 上記の構成をとることで、最適な回路規模で煩雑な回路設計を回避することができる。
【０１１３】
［２］ 出力レジスタ回路により、各ブロックの出力遅延をみえなくし、かつ、ハザードを消すことができる。
【０１１４】
［３］ 単相同期回路の採用、上記［２］の出力整形により、コマンド／アドレス発生部に論理合成ツールを適用できる。
【０１１５】
すなわち、本発明の基となる半導体集積回路装置は、ＥＣＣコントロ−ラ６を有し、このＥＣＣコントロ−ラ６は、ＥＣＣ−ＣＯＤＥＣ回路７とＳＤＲＡＭ１０のコントロールロジック２０９に少なくとも接続している。
【０１１６】
この制御回路は、外部仕様（すなわち外部から入力するコマンド信号：RAS，CAS，WE やコマンド系アドレス信号｛従来のアクセス番地の指定用のアドレスとして働くのではなく、時分割で動作モード決定用のコマンド信号として働くアドレス信号｝の論理レベル）に基づいてデバイス内の動作モードを決定するのと同様の形式で、内部発生のコマンド信号｛図３：IRAS-IWE｝やコマンド系アドレス信号｛図３：IA(0)-IBA(1)｝を生成する。その信号は、外部クロック（又はそれから生じる内部クロック）に単相同期（単相同期：クロックのRise又はFallのどちらか一方に同期すること：）してラッチされ、Super Self-Refresh に関する動作モードを発生させるよう機能する。 好ましくはＳＤＲＡＭの入力バッファの部分で前記外部から入力するコマンド／アドレス信号か前記内部発生のコマンド／アドレス信号を選択的に取り込み、前記のようにデバイス内の動作を決定する。 またＥＣＣコントロ−ラ６は、回路構成的にコマンド発生部１１、アドレス発生部（従来のアドレスとコマンド系アドレスを時分割で発生）１２、出力用レジスタ回路（ラッチ又はＦＦ）１４〜１７を少なくとも含んで構成される。
【０１１７】
このようにＥＣＣコントロ−ラ６を構成し、ＥＣＣ−ＣＯＤＥＣ回路７とＳＤＲＡＭ（のコントロールロジック）に接続して Super Self-Refresh に関する制御を行います。上記［１］に示すように、特に外部コマンド信号、アドレス信号（コマンド系アドレス）をラッチして動作モードを決定する部分で、従来のＳＤＲＡＭに備わっている、「コマンド／アドレス信号を選択的に取り込み、デバイス内の動作を決定」する回路を流用することで、最適な回路規模を実現し、煩雑な回路設計を回避することができる。
【０１１８】
また、図３及び上記［２］に示すように、レジスタ回路１３〜１７を設けて、内部クロックに同期して出力データを発生させることにより、各ブロックの出力遅延をみえなくし、かつ、内部信号の遅延により生じるハザードを消すことができる。
【０１１９】
また、前記の単相同期で処理すれば、制御方式が単純化し、ＥＣＣコントロ−ラ６内のコマンド信号の発生部やアドレス信号の発生部の具体的回路構成を、論理合成ツールを使用して設計することができる効果が有る。
【０１２０】
図１１を参照すると、図１の半導体集積回路装置においてＥＣＣコントロ−ラ６の代りに用いられるＥＣＣコントロ−ラ６’を示している。このＥＣＣコントロ−ラ６’は、図３のＥＣＣコントロ−ラ６のレジスタ回路１６を有していないので、IRAS、ICAS、IWEの信号は、図３のＥＣＣコントロ−ラよりも、１サイクル速く出力される。この点を除けば、このＥＣＣコントロ−ラ６’は、図３のＥＣＣコントロ−ラ６と同じである。
【０１２１】
図１２は、本発明の一実施例による半導体集積回路装置の説明に使用する図であって、図１の半導体集積回路装置においてＥＣＣコントロ−ラ６の代りに用いられるＢＩＳＴ（BUILT-IN SELF TEST：デバイス内蔵の自己診断テスト）コントロ−ラ６”を示している。この本発明の一実施例による半導体集積回路装置の場合、図１の半導体集積回路装置においてＥＣＣ−ＣＯＤＥＣ回路７の代りに誤り検出回路（後に図示）が設けられる。以下、図１のＥＣＣ−ＣＯＤＥＣ回路７を誤り検出回路として説明する。
【０１２２】
このＢＩＳＴコントロ−ラ６”は、図１１のＥＣＣコントロ−ラ６’と同様に、コマンド発生部(COMMAND-GENERATOR)１１と、アドレス発生部(ADDRESS-GENERATOR)１２と、レジスタ回路１３、１４、１５、及び１７とを有するが、図１１のＥＣＣコントロ−ラ６’とは以下に述べる点が異なる。
【０１２３】
すなわち、ＢＩＳＴコントロ−ラ６”は、ＳＤＲＡＭ１０（図１）内のコントロールロジック(CONTROL LOGIC)２０９（図１）から発生する制御信号（CHECK＝起動命令信号、MODE＝動作モード指定信号）１を受け、BIST（BUILT-IN SELF TEST：デバイス内蔵の自己診断テスト）関係の信号（BISTR、 BISTW、 TPH、 DCKE、 ECKE）を、動作モード信号４として（図１のＥＣＣ−ＣＯＤＥＣ回路７の代りとしての）誤り検出回路に出力すると共に、内部アドレスIXA(0)〜IXA(12)、 IYA(0)〜IYA(8)、内部バンクアドレスIBA(0)、IBA(1)を、内部アドレス３として発生する。
【０１２４】
図１３は、図１２のＢＩＳＴコントロ−ラ６”のBIST機能に関する動作シーケンスを示している。
【０１２５】
図１３を参照して、図１の半導体集積回路装置に図１２のＢＩＳＴコントロ−ラ６”を設けた場合の SELF-TEST動作を簡単に説明する。
【０１２６】
この半導体集積回路装置において、ＳＤＲＡＭ１０のコントロールロジック(CONTROL LOGIC)２０９の入力バッファ回路(COMMAND DECODE)８は、CS、WE、CAS、RASの信号の組合せによる外部からのコマンドをデコードし、BISTエントリコマンド(BIST：図１３の第２のラインのExternal Operation参照）を得ると、起動(START)命令信号（CHECK)を制御信号１としてＢＩＳＴコントロ−ラ６”に送出する。起動命令信号（CHECK)は、図１３の第４ラインに立ち上がっている部分として示されている。ＳＤＲＡＭ１０は、入力バッファ回路(COMMAND DECODE)８がBISTエントリコマンド(BIST）を得た時点で、外部クロック(CLK：図１３の第１ライン参照）の供給を停止されている。ＢＩＳＴコントロ−ラ６”は、起動命令信号（CHECK)を受けると、インターナルクロック（ICLK：図１３の第５ライン参照）を供給される。ＢＩＳＴコントロ−ラ６”は、インターナルクロックを供給されて、（図１のＥＣＣ−ＣＯＤＥＣ回路７の代りとしての）誤り検出回路に、チェックを動作モード信号４として送出する。
【０１２７】
（図１のＥＣＣ−ＣＯＤＥＣ回路７の代りとしての）誤り検出回路は、チェックを動作モード信号４として受けると、チェック動作を開始する。すなわち、誤り検出回路は、メモリの各バンクの持つ情報データに基づいて、パリティデータ（誤り検出訂正用の検査ビット）を生成し、生成したデータをメモリの各バンクのパリティメモリ領域へ書き込む（SELF-TEST：図１３の第１１ライン（ラストライン）のInternal Operation参照）。この後、何らかの試験用ディスターブが実施されても良い。
【０１２８】
続いて、誤り検出回路は、パリティデータを読出すと共に、そのデータとメモリの持つ情報データに基づいて、情報データの誤りを検出する（SELF-TEST：図１３のラストラインのInternal Operation参照）。この誤り検出をメモリ領域の全セルについて実施する。
【０１２９】
このように、BISTのコマンドが実行されると、メモリデータの誤りを検出する作業が行われ、誤りが検出されると、ERROR信号（ERROR：図１３の第６ライン参照）が発生すると共に、図示されないが、誤り位置の検出と訂正動作が行われる。
【０１３０】
誤り検出回路において上記したセルフテスト（SELF-TEST)が終了すると、ＢＩＳＴコントロ−ラ６”は、終了信号（READY：図１３の第１０ライン参照）を内部コマンド２として入力バッファ回路(COMMAND DECODE)８に出力する。
【０１３１】
入力バッファ回路(COMMAND DECODE)８は、終了信号（READY）を内部コマンド２として受け付けデコードすると、起動命令信号（CHECK：図１３の第４ライン)のＢＩＳＴコントロ−ラ６”への供給を停止する。ＢＩＳＴコントロ−ラ６”は、インターナルクロック（ICLK：図１３の第５ライン）の供給も停止される。
【０１３２】
これにより、SELF-TEST TIMEを抜け出し、外部からのBISTエグジットコマンド(BISTX：図１３の第２ラインのExternal Operation参照）で終了する。
【０１３３】
ここで、図１２のＢＩＳＴコントロ−ラ６”の入出力信号について以下に説明しておく。
【０１３４】
BISTR、 BISTW、 TPH、 DCKE、 ECKE  ・・・  誤り検出回路（一例を図１４に図示する）の動作モード信号。
【０１３５】
BISTR:  READモード。本信号がHIGHのとき、ＭＡ出力データを取りこみ、動作タイミング（内部アドレス）に応じた期待値との比較（誤り判定）が可能となる。
【０１３６】
BISTW:  WRITEモード。本信号がHIGHのとき、動作タイミング（内部アドレス）に応じた入力データ（期待値）をＷＢへ出力し、メモリセルへ書き込みが行われる。
【０１３７】
TPH:  期待値データ（書込みデータ、読出しデータ）の０／１切り替え。例えば、LOWのとき、０データとなる。
【０１３８】
DCKE:  本信号がHIGHのとき、DCLKがICLKからつくられ、期待値が誤り判定回路へ送られる。
【０１３９】
ECKE:  本信号がHIGHのとき、ECLKがICLKからつくられ、誤り記録回路に判定結果が記録される（常にECLKが動作した場合、誤った判定結果を取りこむことになる。）。
【０１４０】
IXA(0)〜IXA(12)、 IYA(0)〜IYA(8)、IBA(0)、IBA(1)  ・・・  内部アドレス（X/Yそれぞれを出力）、内部バンクアドレス。
【０１４１】
期待値WRITE/READ動作のタイミングに応じたアドレスが出力される。
【０１４２】
図１４を参照すると、本発明の上記実施例による半導体集積回路装置の説明に使用する図であって、図１の半導体集積回路装置においてＥＣＣ−ＣＯＤＥＣ回路７と置き換えて使用できる誤り検出回路７’が示されている。
【０１４３】
この誤り検出回路７’は、EX-OR回路を有するデータスクランブラ２１と、データスクランブラ２１の出力に接続された２段のクロック（ＣＬ）調整用フリップフロップ回路２３と、EX-OR回路を有する誤り判定回路２２と、２段のフリップフロップ回路を有する誤り記録回路２４とを有する。
【０１４４】
誤り判定回路２２において、メモリからの読出しデータ｛DOUT（I）｝ と、フリップフロップ回路２３を２段通して出力する誤り無しデータを比較して、誤りが検出された場合にＨレベルとなるERROR信号が出力する。この信号は、さらに誤り記録回路２４内のフリップフロップ回路を２段通してDC的にHレベルが保持され、エラー状態信号ESTATE（図１３の第９ライン参照）としてスイッチを通して出力する。
【０１４５】
図１５は、図１の半導体集積回路装置においてＥＣＣ−ＣＯＤＥＣ回路７に対して、上述の誤り記録回路２４を追加し、特にERROR信号のHレベル出力をDC的に保持するようにしたものである。Correct動作でＥＣＣ−ＣＯＤＥＣは誤り検出動作を行うため、これをBIST動作に応用した回路である。ECLKは誤り判定サイクル(１符号語のシンドローム演算を終え、誤りの有り無し判定が出力さているサイクル)で１クロックのクロックイング動作を行い、誤り記録回路はERROR信号をETRIG信号として保持する。ETRIG信号はLOWからHIGHへ遷移すると、誤り記録信号ESTATEをHIGHにし、RESET信号が入力されない限り、その状態を保持する。つまり、Correct動作で読み出したデータに１ビットでも誤りがあれば、誤り記録信号ESTATEがHIGHになり、保持される。これを、BIST動作終了時に外部からのBISTエグジットコマンド(BISTX：図１３の第２ライン参照）で誤り記録回路２４からその結果ESTATE（図１３の第９ライン参照）を読み出す。
【０１４６】
図１６は、誤り検出回路をＥＣＣコントローラ６（図３）或いはＥＣＣコントローラ６’（図１１）に追加し、BIST動作に応用した回路を示している。図１６のＥＣＣコントロ−ラ６或いは６’は、誤りを発見すると、誤り位置検出動作へ移行し、ＥＣＣ−ＣＯＤＥＣ回路７へ出力するCORRECT信号がＨレベルになるが、その状態（Ｈレベル）をＤＣ的に保持するための、Ｄ−フリップフロップ回路２５が追加されている。このＤ−フリップフロップ回路２５により、DC的にHレベルが保持され、ＥＣＣ−ＣＯＤＥＣ回路７とＥＣＣコントロ−ラ６’と間のBIST動作に伴うマッチングが良くなる。
【０１４７】
すなわち、ＥＣＣコントロ−ラ６’のCORRECT信号は、Syndrome演算の結果、誤りがある場合のみHIGHになり、その後、誤り位置の検出、訂正へと動作は移行する。この誤りがある場合のみHIGHになる特性を利用し、CORRECT信号が１度でもHIGHになったか否かを検出する例である。この場合には、ＥＣＣ−ＣＯＤＥＣ回路７側の変更は不要となる。
【０１４８】
以上の構成により、特にSuper Self-Refresh 機能に備わる、メモリデータの誤り検出／訂正機能を使用し、それをBIST回路へ応用することによって、BISTエグジットコマンド(BISTX：図１３の第２ライン参照）が実行されると、前記セルフテスト（SELF-TEST：図１３のラストライン参照）によりメモリデータの誤りを検出する作業が行われ、誤りが検出されると、ERROR信号が発生すると共に、図示されないが、誤り位置の検出と訂正動作が行うことができ、自己診断テストを行うことができる。
【０１４９】
ここで、図１に関して、補足すると、ＳＤＲＡＭ１０は、64MbＳＤＲＡＭ、×８（語構成）での例である。Ｘアドレス（バンクアドレス含む）は計１４ビット、Ｙアドレスは計９ビットである。パリティビット格納領域を各バンクのＹ方向へ増設している。パリティビット格納領域へのアクセスのため、Ｙアドレスは９ビットでは足りなくなり、１０（＝９＋１）ビットである。これに合わせ、Ｙアドレスレジスタ、Ｙアドレス配線、Ｙ(COLUMN)デコーダ、センスアンプ(SENSE AMPLIFIERS)等は増設されている。
【０１５０】
ＥＣＣ−ＣＯＤＥＣ回路７内には、ＥＣＣ−ＣＯＤＥＣが、ＩＯ配線毎に配置される。この例では内部Ｉ／Ｏは８ビットであり、ＥＣＣ−ＣＯＤＥＣ回路７内に、８台のＣＯＤＥＣが配置されることになる。パリティビットにSolid不良があった場合には、通常ビットと同様に、冗長救済が実施される。
【０１５１】
ＥＣＣ−ＣＯＤＥＣ回路７の配置場所は、内部ＩＯバス上のどこでもよく、レイアウト上の自由度があり、チップサイズオーバーヘッドをおさえる効果がある。
【０１５２】
図１７を参照すると、本発明の基となる別の半導体集積回路装置が示されている。この半導体集積回路装置においては、ＳＤＲＡＭ１０は、256MbＳＤＲＡＭ、×16（語構成）での例である。Ｘアドレス（バンクアドレス含む）は計１5ビット、Ｙアドレスは計９ビットである。パリティビット格納領域を各バンクのＸ方向へ増設している。パリティビット格納領域へのアクセスのため、Ｘアドレスは１５ビットでは足りなくなり、１６ビット（＝１５＋１）となる。これに合わせ、Ｘアドレスレジスタ、Ｘアドレス配線、Ｘ(ROW)デコーダ、ワードドライバ等は増設されている。
【０１５３】
また、リフレッシュサイクルは、通常８１９２サイクルであるが、８１９２＋Ｐサイクルとなる。例えば、（１０４０、１０２４）符号を適用した場合には、パリティビットは４Ｍビット（８１９２×１２８×４バンク）、リフレッシュサイクルは８３２０（８１９２＋１２８）サイクルとなる。
【０１５４】
ＥＣＣ−ＣＯＤＥＣ回路７内には、ＥＣＣ−ＣＯＤＥＣが、ＩＯ配線毎に配置される。この例では内部Ｉ／Ｏは１６ビットであり、ＥＣＣ−ＣＯＤＥＣ回路７内に、１６台のＣＯＤＥＣが配置されることになる。ＥＣＣ−ＣＯＤＥＣ回路７の配置場所は、内部ＩＯバス上のどこでもよく、レイアウト上の自由度があり、チップサイズオーバーヘッドをおさえる効果がある。
【０１５５】
図１８を参照すると、本発明の基となる更に別の半導体集積回路装置が示されている。この半導体集積回路装置においては、図１７と同じく、256MbＳＤＲＡＭ、×16（語構成）での例であるが、ＥＣＣ−ＣＯＤＥＣ回路７を各メモリバンクのＩ／Ｏ毎に配置した例である。この場合、各ＥＣＣ−ＣＯＤＥＣ回路７内には、１６台のＥＣＣ−ＣＯＤＥＣが配置される。すなわち、１６台／バンク、計６４台のＥＣＣ−ＣＯＤＥＣが配置されることになり、チップサイズオーバーヘッドの点では不利である。レイアウト上の自由度はなく、個々のＭＡ（メインアンプ）、ＷＢ（ライトバッファ）の近くにＥＣＣ−ＣＯＤＥＣを配置しなければならない。
【０１５６】
しかし、４バンク同時のメモリアクセスを行うことで、図１７に比べ１／４の時間で、符号化(Parity-Generation)、復号（Correct）動作の処理ができるメリットがある。符号化(Parity-Generation)、復号（Correct）動作の消費電流という面では、４バンク同時のメモリアクセスは２倍以上にもなりデメリットではあるが、いずれを選択するかは処理時間とのトレードオフで決まる。内部クロックの速度を調節してもよい。符号化(Parity-Generation)の処理時間は、Super Self-RefreshモードへのENTRY時間となるが、この時間はユーザーにはみえない。仮に処理中にEXIT命令が入ってもデータは壊れていないので、何もせずそのまま通常状態へ移行すればよい。つまり、短くする必要がないため、１バンクごとのメモリアクセスでもかまわない。
【０１５７】
逆に、復号（Correct）の処理時間は、Super Self-RefreshモードのEXIT時間であり、この時間はユーザーにみえてしまう。当然、壊れたデータの訂正が終わらなければ、通常状態には復帰できないので、ユーザーは処理が終わるまで待たなければならないことになる。よって、復号時間は短いほど望ましく、４バンク同時のメモリアクセスを行う価値がある。
【０１５８】
本構成は、チップサイズの点では不利であるが、EXIT時間と消費電流を選択できるフレキシビリティがある（実使用では、データ保持状態で待機している時間が圧倒的に長いため、ENTRY/EXITの消費電流はバッテリー寿命に影響しないといってよい。）。
【０１５９】
図１９を参照すると、図１２のＢＩＳＴコントロ−ラ６”のSELF-TEST動作の例１（バースト長１、誤り無し）が示され、図２０を参照すると、図１２のＢＩＳＴコントロ−ラ６”のSELF-TEST動作の例２（バースト動作、誤り有り、結果の読み出し）が示されている。ここで、図１９及び図２０を参照して、図１２のＢＩＳＴコントロ−ラ６”の動作について補足説明しておく。
【０１６０】
図１のＳＤＲＡＭ１０のコントロールロジック(CONTROL LOGIC)２０９の入力バッファ回路(COMMAND DECODE)８は、SELF-TESTエントリコマンド(BIST)を受けると、起動信号CHECKをHIGHとする。図１２のＢＩＳＴコントロ−ラ６”は、起動信号CHECKのHIGHに応答し、図１９及び図２０に示すように、内部オペレーションコマンド、アドレス、期待値の出力を行いながら、全ビットに対してアクセスを行う。ＢＩＳＴコントロ−ラ６”に入るMODE信号により、試験内容が選択され、X-MARCHING(10N)等のアドレスパターン、データパターンが決定される。図１４において、発行される期待値は、データスクランブラ２１、TPHにより、０／１（LOW/HIGH）の選択が行われ、DCLKにより読み出しデータのタイミングと合わせられる（CASレイテンシーへ対応できるようになっている）。
【０１６１】
図１４において、読み出されたデータは、期待値（Expectation-Data→Comparion-Data）と比較され、比較結果ERRORはECLKによりフリップフロップ回路からなる誤り記録回路２４に記録される。また、そのエラー検出記録は、RESET信号により消去されない限り、保持され続ける。
【０１６２】
図１のＳＤＲＡＭ１０のコントロールロジック(CONTROL LOGIC)２０９の入力バッファ回路(COMMAND DECODE)８は、一連のSELF-TESTオペレーションが終了すると、前記RESET信号をパルス出力し、起動信号CHECKをLOWに下げ、外部コマンドの受付けが可能となる。
【０１６３】
図１のＳＤＲＡＭ１０のコントロールロジック(CONTROL LOGIC)２０９の入力バッファ回路(COMMAND DECODE)８がSELF-TESTエグジットコマンド(図１３のBISTX)を受けると、COMOPARE信号がHIGHとなり、図１４において、エラー記録ESTATEが出力バッファから外部出力される。この例では、誤り有りはHIGH、誤り無しはLOWである。
【０１６４】
上記のようなＢＩＳＴの効果は今更言うまでもなく、安価な装置での選別試験を可能にし、大幅なテストコスト削減にある。
【０１６５】
図１９に関して補足すると、WRITE動作のときは、BISTWをHIGHとし、演算された期待値(Expectation-Data)をWB(ライトバッファ)ヘ送り出し、READ動作のときは、BISTRをHIGHとし、読み出しデータを誤り検出回路へ取り込み、期待値と比較しているが、BISTW、 BISTRを同一信号とし、SELF-TEST中は常にHIGHでも動作に支障はない。
【０１６６】
読み出しデータを期待値と比較するが、期待値と一致し、誤りは記録されていない。
【０１６７】
図２０に関して、補足すると、期待値は<READ>コマンドに合わせて発行され、DCLKにより読み出しデータとのタイミング調整が行われている。また、読み出しデータとの比較結果ERRORは、ECLKにより取り込まれ、ETRIG信号となる。ETRIG信号が１度でもHIGHになると、誤り検出記録ESTATEは、HIGHとなり、RESETされない限り消去されない。この例では、読み出しデータの４ビット目で期待値と異なるデータがあったため、ESTATEはHIGH（誤り有り）が記録されている。最後にCOMPARE信号がHIGHとなり、ESTATEが外部へ読み出されている。
【０１６８】
図２１及び図２２を参照すると、図６に示されたＥＣＣ−ＣＯＤＥＣ回路７の具体例が示されている。図２１及び図２２に示されたＥＣＣ−ＣＯＤＥＣ回路７は、図６のＥＣＣ−ＣＯＤＥＣ回路７において説明した循環回路７３やEX-OR回路７６を有する。図２１及び図２２に示されたＥＣＣ−ＣＯＤＥＣ回路７においては、誤り位置検出信号(LOCATION)の出力パスにはレジスタ回路７８が３段、挿入されている。
【０１６９】
図２３（Ａ）、（Ｂ）、及び（Ｃ）には、図２２に示されたＥＣＣ−ＣＯＤＥＣ回路７の循環回路７３中の左右シフト型のシフトレジスタ７３１、７３２、及び７３３がそれぞれ具体的に示されている。
【０１７０】
図２４には、図２２に示されたＥＣＣ−ＣＯＤＥＣ回路７の循環回路７３中のEX-OR回路７３４が具体的に示されている。
【０１７１】
図２１及び図２２に示されたＥＣＣ−ＣＯＤＥＣ回路７では、ＥＣＣコントローラ６（図３）がインターナルクロックICLKによる単相同期回路であること、出力にレジスタ回路を挿入したこと、さらに、誤り位置検出信号(LOCATION)の出力パスにもレジスタ回路７８を１段挿入したことで、リアルタイムの誤り位置検出信号（図２２のL0）に対するレスポンスは３クロック遅延することになる。そのため、前記３段のレジスタ回路７８により、３クロック前の検出結果をストアしておき、誤り訂正動作を行う必要が生じる。
【０１７２】
図２５を参照すると、図２１及び図２２に示されたＥＣＣ−ＣＯＤＥＣ回路７へクロック(CCLK，CCLKB，CCLK2，CCLK2B)を供給する回路（CODEC-CLK GENERATOR回路）が示されている。図２５に図示の回路は、インバータ２段からなる遅延回路ＤＬ１と、インバータ４段からなる遅延回路ＤＬ２とを有し、CCLK,CCLKBのクロック動作とCCLK2,CCLK2Bのクロック動作に遅延を持たせ、図２３に示す左右シフト型のレジスタ回路の動作マージンを確保している。この動作マージンについて、図２３(Ａ)を例に説明する。左右シフト型のレジスタ回路は、左右２つのラッチ回路の開閉をする制御クロックCCLK2,CCLK2Bと、ラッチ回路のデータを隣のラッチ回路へコピーする制御クロックCCLK,CCLKBによりシフト動作を行う。まず、CCLKが先にLOWからHIGHへ遷移すると左右２つのラッチ回路のデータは同じになる。遅れてCCLK2がLOWからHIGHへ遷移しても結果に影響はない。次にCCLKがHIGHからLOWへ戻るとき、遅れてCCLK2がLOWからHIGHへ戻ると、右ラッチ回路は閉じ、左ラッチ回路は開いているため、データは右ラッチ回路から隣のシフトレジスタの左ラッチ回路へコピーされてしまい、データは右から左へ流れてしまう。つまり、順進シフトにならない。先にCCLK2がLOWからHIGHへ戻れば、右ラッチ回路は開き、左ラッチ回路は閉じているため、データは隣のシフトレジスタの左ラッチ回路から右ラッチ回路へコピーされ、順進シフトが行うことができる。逆進シフト動作のときは、CCLK,CCLKBとCCLK2,CCLK2Bを逆相動作させるが、同じようにCCLK2,CCLK2Bのクロック動作を先に行う必要がある。
【０１７３】
図２５において、CODECE(i)は、ＥＣＣコントローラ６（図３）からバンク毎に送信されるCODECイネーブル信号である。なお、ｉはバンクアドレスを意味する(ｉ=0,1,2,3）。
【０１７４】
また、BAE(j)は、図１のＳＤＲＡＭ１０のコントロールロジック(CONTROL LOGIC)２０９の入力バッファ回路(COMMAND DECODE)８から各バンクへ送信されるバンクイネーブル信号である。PASRモードに対応して、活性化可能なバンクはHIGHとなる。ここで、ｊはバンクアドレスを意味する。(ｊ=0,1,2,3)。
【０１７５】
例えば、PASRモードが４バンク（フルバンク、ディフォルト）のときは、BAE(0)〜BAE(3)全てがHIGHとなる。２バンクであれば、BAE(0),BAE(1)のみHIGHとなる。BAE(j)がLOWのとき、ＥＣＣ−ＣＯＤＥＣ回路７（図２１及び図２２）へのCCLKは供給されないことになる。
【０１７６】
本回路は、インターナルクロックICLKからＥＣＣ−ＣＯＤＥＣ回路７（図２１及び図２２）へ供給する４本のクロック信号(CLK，CLKB，CLK2，CLK2B)を生成し、複数のＥＣＣ−ＣＯＤＥＣ回路７に出力する。SYNDROMEモードのとき、CLK、CLK2は同相で動作するが、CORRECTモードのときは、CLK、CLK2は逆相で動作する。この同相・逆相動作の切り替えによりＥＣＣ−ＣＯＤＥＣ回路７（図２１及び図２２）はシフトレジスタの順進・逆進動作を可能にしている。
【０１７７】
図２６を参照すると、図１に示された半導体集積回路装置の別のSuper Self-Refresh動作シーケンス（Entry/Exit Scheme）が示されている。
【０１７８】
図２に示したSuper Self-Refresh動作シーケンスのEntry/Exit方式では、従来からある通常のSelf-Refreshコマンドとは別に“Super Self-Refresh”用のコマンド（Super Self-Refreshエントリコマンド(SSELF)及びSuper Self-Refreshエグジットコマンド(SSELFX））を、図１のＳＤＲＡＭ１０のコントロールロジック(CONTROL LOGIC)２０９の入力バッファ回路(COMMAND DECODE)８に入れるなど、一般的な方式とはいえない。つまり、ユーザーは汎用ＳＤＲＡＭとは別の制御方式（チップセットやソフトウェア）を開発しなければならず、Super Self-Refreshモードを使うために、開発コスト、期間の点で犠牲を払うことなる。
【０１７９】
これに対し、図２６に示されたEntry/Exit方式は、汎用ＳＤＲＡＭのユーザーが対応できるようにした例である。“Super Self-Refresh”用のコマンドは持たず、通常のSelf-Refreshコマンド（Self-Refreshエントリコマンド(SELF：図２６の第３ラインのExternal Operation参照)及びSelf-Refreshエグジットコマンド(SELFX：図２６の第３ラインのExternal Operation参照））をそのまま使用し、Entry/Exit方式は基本的にはSelf-Refreshコマンドと同じとした。
【０１８０】
ただし、Exitコマンド(SELFX）投入後、定義されたEXIT-TIME（Correct動作終了までの時間）の間、一般的に行われる分散リフレッシュオペレーション（256MbSDRAMの場合、リフレッシュサイクルは8kサイクル(8192サイクル)であるため、リフレッシュ規格の64msを満足するため、約7.8μsecの周期で<REF>コマンドを投入する）のみを行うとした。Correct動作中はＥＣＣコントローラから発行される内部コマンドを受け付けるため、外部から投入された<REF>コマンドは無視される。Correct動作が完了したら、Idle状態に復帰するため、外部から投入された<REF>コマンドを受け、リフレッシュ動作を行うことになる。これにより、長周期リフレッシュ動作で生じるポーズ不良のエラー率により変動するCorrect動作時間（EXIT-TIME）を吸収し、訂正されたデータを保持しながら、通常のメモリアクセス動作へ移行することができる。
【０１８１】
図２に示すExit方式では、Correct動作に要する時間が変動し確定しないことから、Correct動作終了後に自動的にSelf-Refreshモードに移行するとしているが、Self-Refreshモードとは前記の分散リフレッシュ動作を内部で自動的に行っている動作にすぎず、図２６も実効的には同じである。いずれの方式を選択するかはユーザーに依存する。
【０１８２】
通常のSelf-Refreshの場合にもEXIT-TIMEは存在し、その時間は100ns程度であるが、この場合にはCorrect動作終了までの時間となるため、数100ms程度となる。一般に、ＳＤＲＡＭを使用する場合には、常に分散リフレッシュオペレーションを行い、その<REF>コマンド間に所望のオペレーションコマンドが投入される。つまり、図２６のExit方式は、EXIT-TIMEが長いものの、何ら特別な動作ではなく、基本的には通常のSelf-Refreshと同じといえる。
【０１８３】
なお、Entry/ExitコマンドはSelf-Refreshコマンドと同じとし、MRSあるいはEMRSの設定により、そのコマンドの意味が“Super Self-Refresh”か、通常のSelf-Refreshか、切り替えるようにしてもよい。
【０１８４】
“Correct動作に要する時間が変動する”と書いたが、図２及び図２６の方式の場合、内部発生のICLKを同期クロックとして動作させているため、その周期の製造ばらつきがあり、ENTRY時間（Parity-Genetationに要する時間）も正確には外部にみえない。あえて図示はしないが、Entry/Exit期間中は、外部からCLKを受け付け、Entry/Exit時間をサイクル数で規定してもよい。
【０１８５】
図２及び図２６の方式に対応した状態遷移図を、図２７及び図２８に示す。これらは、Mobile RAMの状態遷移図をベースにSuper Self-Refreshモードを追加した例である。
【０１８６】
図２７の状態遷移図は、図２の方式に対応し、ユーザーによってSuper Self-Refresh Exit(SSR EXIT)が入力されると、Correct状態(ERROR CORRECTION)に移行し、それが終了すると自動的にSelf-Refresh状態に移行する。ここで、Self-Refresh Exit(SR EXIT)が入力されて、はじめてExit完了する。
【０１８７】
図２８の状態遷移図は、図２６の方式に対応し、“Super Self-Refresh”用のコマンドとして、図２７におけるSuper Self-Refresh Entry(SSR ENTRY)及びSuper Self-Refresh Exit(SSR EXIT)の代りに、Self-Refresh Entry(SR ENTRY)及びSelf-Refresh Exit(SR EXIT)を用いる例である。ユーザーによってSelf-Refresh Exit(SR EXIT)が入力されると、Correct状態(ERROR CORRECTION)に移行し、それが終了すると単純にExitを完了する。
【０１８８】
図２９の状態遷移図は、図２７の状態遷移図と同様に、ユーザーによってSuper Self-Refresh Exit(SSR EXIT)が入力されると、Correct状態(ERROR CORRECTION)に移行する。そのCorrect状態(ERROR CORRECTION)が終了すると、単純にExitを完了する。
【０１８９】
図３０を参照すると、図１８に示す構成のＥＣＣコントローラ６及びＥＣＣ−ＣＯＤＥＣ回路７などの接続関係について詳細に示されている。ＥＣＣコントローラ６からは６４台のＥＣＣ−ＣＯＤＥＣ(図２１及び図２２)へCODEC-MODE信号(INIT,PARITY,SYNDROME,CORRECT,CODECE)が共通に供給され、ICLK-GENERATORからは、ＥＣＣコントローラ６(または図１１の６’)、ＳＤＲＡＭのコントロールロジック(CONTROL LOGIC)２０９へICLK（内部同期クロック信号）が共通に供給されている。ICLK-GENERATORはＳＤＲＡＭのコントロールロジック(CONTROL LOGIC)２０９からの発振開始命令(ICLKONがHIGH)を受け、発振を開始する。逆に発振停止命令(ICLKONがLOW)を受け、発振を停止する。ＥＣＣ−ＣＯＤＥＣへのクロック信号はICLKがCCLK-GENERATOR(図２５)を通じて４本の同期クロック(CCLK,CCLKB,CCLK2,CCLK2B)へ変換され、ＥＣＣ−ＣＯＤＥＣ４台ごとに共通供給されている。つまり、１バンクあたり１６台のＥＣＣ−ＣＯＤＥＣのため、CCLK-GENERATOR(図２５)は４台配置される。ＥＣＣ−ＣＯＤＥＣへのクロック信号は、CODECE(コーデックイネーブル)信号がHIGHのとき出力されるが、各バンクごとに４本あり、それぞれを必要に応じてＥＣＣコントローラ６が制御することで、バンク単位の動作も可能にしている。ＭＡ(メインアンプ)出力は通常パスとＥＣＣ−ＣＯＤＥＣへの出力パスの２系統を持ち、通常モードとSuper Self-Refreshモードに応じて切り替えられる。通常モードで読み出されたデータは通常パスで共通I/O-BUSを通り、DATA-OUTPUT-REGISTERへバッファされ外部出力される。Super Self-RefreshモードのParity-GenerationあるいはCorrect動作で読み出されたデータは、ＥＣＣ−ＣＯＤＥＣへの出力パスを通り、レジスタ回路(図３０のＦＦ)へバッファされた後、ＥＣＣ−ＣＯＤＥＣ内のシフトレジスタへ逐次取り込まれる。ＷＢ(ライトバッファ)にも通常パスとＥＣＣ−ＣＯＤＥＣからの入力パスの２系統があり、通常モードとSuper Self-Refreshモードに応じて切り替えられる。通常モードでは外部入力された書込みデータがDATA-INPUT-REGISTERにバッファされ、共通I/O-BUSを通り、通常パスからＷＢ(ライトバッファ)へ入力される。Super Self-RefreshモードのParity-Generationでは、ＥＣＣ−ＣＯＤＥＣから出力されるパリティビットがＥＣＣ−ＣＯＤＥＣからの入力パスを通り、ＷＢ(ライトバッファ)へ入力される。図３０及び図３１には無いが通常モード同様、パリティビットをレジスタ回路にバッファしてから入力する場合もある。ＥＣＣ−ＣＯＤＥＣからは、誤り位置検出信号LOCATION、誤り検出信号ERRORがＥＣＣコントローラ６へ供給されるが、１バンク１６台のＥＣＣ−ＣＯＤＥＣの出力はＯＲをとられ、最終的にバンク毎の誤り位置検出信号LOCATION、誤り検出信号ERRORとなる。位置検出信号LOCATIONは、単純に４バンクのLOCATION信号のＯＲがとられ、１本のLOCATION信号がＥＣＣコントローラ６へ入力されるが、誤り検出信号ERRORはPASR(パーシャルセルフリフレッシュ)モードに応じて活性化するバンクイネーブル信号BAE(j)とのＡＮＤをとった後、１本のERROR信号となり、ＥＣＣコントローラ６へ入力される。例えば、PASRモードが２バンクのとき、バンクイネーブル信号BAE(0),BAE(1)はHIGH、それ以外はLOWとなり、誤り検出信号ERRORはバンク０、１からのERROR信号のみがＯＲ処理され、ＥＣＣコントローラ６に入力される。これにより、動���保証外のバンク２、３のERROR信号は無視できるため、ＥＣＣコントローラ６はCorrect動作の無駄な内部コマンド発行、オペレーションを省くことができる。
【０１９０】
次に図３２及び図３３を参照して、図９及び図１０のCorrect動作に関して補足する。図３２及び図３３は、図１１に示すＥＣＣコントローラ６’及び図２１及び図２２に示す具体的なＥＣＣ−ＣＯＤＥＣ回路７を用いた場合のSuper Self-Refresh動作におけるシンドローム演算から誤り位置検出までの詳細動作（図９及び図１０のCorrect動作に対応）の左半分及び右半分を示している。
【０１９１】
ＥＣＣコントローラ６’の出力はレジスタ回路１４、１５、及び１７を介して行われるため、コマンド発生部１１及びアドレス発生部１２の出力はレジスタ回路１４、１５、及び１７により１サイクル遅れて出力される。まず、図９に示したシンドローム演算では、データの流れはＥＣＣコントローラからコントロールロジック及びＥＣＣ−ＣＯＤＥＣ回路への１方向であるため、ＥＣＣコントローラの出力がコマンド発生部及びアドレス発生部の出力より１サイクル遅れるだけで、図９と同じである。図２５のクロック供給回路（CCLK-GENERATOR）から供給される４クロックCCLK，CCLKB，CCLK2，CCLK2Bは、遅延回路ＤＬ１（図２５）により、CCLK,CCLKBのクロックのほうをCCLK2,CCLK2Bのクロックより遅く動作するように設定し、ＥＣＣ−ＣＯＤＥＣ回路の巡回シフト動作の動作マージンを確保している。この遅延関係が逆になると、シフトレジスタはデータを破壊してしまう。コマンド発生部はシンドローム演算のコマンド発行を終えてから、誤り検出信号ERRORを受け付ける(ERROR Detect)が、６４台のＥＣＣ−ＣＯＤＥＣ回路出力からＯＲ処理を経てＥＣＣコントローラへ到達する遅延時間に対してマージンをもって待つ。図３２及び図３３の例では最後の<PRE>コマンドを発行してから３サイクル目にERRORを受け付けている。ERRORがHIGHであった場合、ＥＣＣコントローラは次のように誤り位置検出動作に移行する。まず、CORRECT信号をHIGHへ上げ、ICLKと無関係にCCLK,CCLKBを反転出力させる。この動作でシフトレジスタ回路(図２３)に記憶されたデータは、左のラッチ回路に記憶したデータが右のラッチ回路へコピーされ、左右のラッチ回路のデータが同じになる。次の１サイクルでSYNDROME信号をLOWへ下げ、４クロックCCLK,CCLKB,CCLK2,CCLK2Bを反転させると同時にCORRECTBを反転させ、１ビットの逆進・巡回シフトが行われる。ここでも、CCLK,CCLKBのクロックのほうをCCLK2,CCLK2Bのクロックより遅く動作させ、シフト動作の動作マージンを確保している。これは、図２５のクロック供給回路（CCLK-GENERATOR）の遅延回路ＤＬ２により確保される。この遅延関係は、これ以降のクロッキング動作においても、図２５のクロック供給回路（CCLK-GENERATOR）の遅延回路ＤＬ１により常に維持される。また、このSYNDROME,CORRECT信号の制御により、ＥＣＣ−ＣＯＤＥＣ回路はSYNDROMEモードからCORECTモードへ以降する。CCLK,CCLKBとCCLK2,CCLK2Bは逆相クロックとなり、逆進・巡回シフト動作が可能になる。この１ビットシフトによりシンドローム演算の最後にメモリセルから読み出したビットに対するシンドロームパターンがＥＣＣ−ＣＯＤＥＣ内の１６ビットのシフトレジスタに現れる。ここで、最上位ビットのみがHIGH、それ以外のビットはLOWとなったとき、誤り位置検出信号LOCATIONはHIGHとなり、ＥＣＣコントローラは当該ビットが誤りであることを検出する。続く読み出しビットの誤り判定を行うため、CODECE(コーデックイネーブル)信号をHIGHとし図２５のクロック供給回路（CCLK-GENERATOR）から４クロックCCLK，CCLKB，CCLK2，CCLK2Bを供給し、逆進・巡回シフトを行い、続く読み出しビットの誤り判定を行っていく。それに平行してアドレス発生部は内部アドレスの逆進を行うが、CODECE(コーデックイネーブル)信号をHIGHとしてから３サイクル後にアドレスの逆進は開始される。続くシフトレジスタの逆進・巡回シフトの結果、誤り位置検出信号LOCATIONがHIGHになった場合、ＥＣＣコントローラはそれを受け、CODECE信号をLOWに下げ、ＥＣＣ−ＣＯＤＥＣ回路の動作を停止するが、まず、LOCATION信号を受けるとるサイクルで１サイクル巡回シフトが行われてしまう。さらに、コマンド発生部の出力はレジスタ回路を介して出力されるため、ＥＣＣ−ＣＯＤＥＣ回路の停止は１サイクル遅れる。さらに、誤り位置検出信号LOCATIONもレジスタを介して出力されるため、ＥＣＣ−ＣＯＤＥＣ回路から１サイクル遅れて出力されているおり、１ビット前の判定結果をみていることなる。つまり、誤り位置検出は３サイクル遅延することなる。したがって、ＥＣＣ−ＣＯＤＥＣ回路(図２１及び図２２)はLOCATION信号を記憶するレジスタを３つ設け、３サイクル前の値(L3)まで記憶しておき、その値により再書込みデータの反転(図２２の７６)を制御する。前記のアドレス発生部が内部アドレス逆進動作を３サイクル遅延させているのも、このためである。ＥＣＣコントローラは誤り位置検出信号LOCATIONのHIGHを受け付けると、ＥＣＣ−ＣＯＤＥＣ回路、アドレス発生部の逆進を停止、誤りビットの反転再書込みのため、内部コマンドを発行するが、前記の遅延制御により、当該ビットの誤り判定及びアドレスが一致し、正しい誤り訂正動作が可能となる。ＥＣＣコントローラは前記内部コマンドを発行を終え、次の誤り位置検出動作のため、ＥＣＣ−ＣＯＤＥＣ回路の逆進・巡回シフト、アドレス発生部の逆進を開始するが、前記３サイクルの遅延関係は保たれる。
【図面の簡単な説明】
【０１９２】
【図１】本発明の基となる半導体集積回路装置のブロック図である。
【図２】図１に示された半導体集積回路装置のSuper Self-Refresh動作シーケンス（Entry/Exit Scheme）を示した波形図である。
【図３】図１に示された半導体集積回路装置のＥＣＣコントローラのブロック図である。
【図４】（Ａ）は図３に示されたＥＣＣコントローラのレジスタ回路の各々として用いられるＦＦ（フリップフロップ）回路を示す図であり、（Ｂ）はそのＦＦ回路の内部構成を示す図である。
【図５】図４に示されたＦＦ回路の動作例を示す波形図である。
【図６】図１に示された半導体集積回路装置のＥＣＣ−ＣＯＤＥＣ回路のブロック図である。
【図７】図６に示されたＥＣＣ−ＣＯＤＥＣ回路において行われるSuper Self-Refresh内部動作の例１のParity-Generation(1)（パリティビット演算）を示した図である。
【図８】図６に示されたＥＣＣ−ＣＯＤＥＣ回路において行われるSuper Self-Refresh内部動作の例１のParity-Generation(2)（パリティビット書き込み）を示した図である。
【図９】図６に示されたＥＣＣ−ＣＯＤＥＣ回路において行われるSuper Self-Refresh内部動作の例２のCorrect(1)（シンドローム演算）を示した図である。
【図１０】図６に示されたＥＣＣ−ＣＯＤＥＣ回路において行われるSuper Self-Refresh内部動作の例２のCorrect(2)（誤り位置検出・訂正書き込み）を示した図である。
【図１１】図１の半導体集積回路装置においてＥＣＣコントロ−ラ６の代りに用いられるＥＣＣコントロ−ラ６’を示したブロック図である。
【図１２】本発明の一実施例による半導体集積回路装置の説明に使用する図であって、図１の半導体集積回路装置においてＥＣＣコントロ−ラ６の代りに用いられるＢＩＳＴコントロ−ラ６”を示したブロック図である。
【図１３】図１２に示すＢＩＳＴコントロ−ラ６”のBIST機能に関する動作シーケンスを示している。
【図１４】本発明の上記実施例による半導体集積回路装置の説明に使用する図であって、図１の半導体集積回路装置においてＥＣＣ−ＣＯＤＥＣ回路７と置き換えて使用できる誤り検出回路７’を示した図である。
【図１５】図１の半導体集積回路装置においてＥＣＣ−ＣＯＤＥＣ回路７に対して、誤り記録回路２４を追加した例を示したブロック図である。
【図１６】誤り検出回路がＥＣＣコントローラ６或いはＥＣＣコントローラ６’に追加された例を示した図である。
【図１７】本発明の基となる別の半導体集積回路装置のブロック図である。
【図１８】本発明の基となる更に別の半導体集積回路装置のブロック図である。
【図１９】図１２のＢＩＳＴコントロ−ラ６”のSELF-TEST動作の例１（バースト長１、誤り無し）を示した図である。
【図２０】図１２のＢＩＳＴコントロ−ラ６”のSELF-TEST動作の例２（バースト動作、誤り有り、結果の読み出し）を示した図である。
【図２１】図６に示されたＥＣＣ−ＣＯＤＥＣ回路７の具体例の左半分を示した図である。
【図２２】図６に示されたＥＣＣ−ＣＯＤＥＣ回路７の具体例の右半分を示した図である。
【図２３】図２２に示されたＥＣＣ−ＣＯＤＥＣ回路７の循環回路７３中の左右シフト型のシフトレジスタ７３１、７３２、及び７３３を具体的に示した図である。
【図２４】図２２に示されたＥＣＣ−ＣＯＤＥＣ回路７の循環回路７３中のEX-OR回路７３４を具体的に示した図である。
【図２５】図２１及び図２２に示されたＥＣＣ−ＣＯＤＥＣ回路７へクロックを供給する回路を示した図である。
【図２６】図１に示された半導体集積回路装置の別のSuper Self-Refresh動作シーケンス（Entry/Exit Scheme）を示した波形図である。
【図２７】図２の方式に対応した状態遷移図を示した図である。
【図２８】図２６の方式に対応した状態遷移図を示した図である。
【図２９】図２７の状態遷移図と同様の状態遷移図を示した図である。
【図３０】図１８に示す半導体集積回路装置のＥＣＣコントローラ６及びＥＣＣ−ＣＯＤＥＣ回路７等の接続関係の詳細の左半分を示した図である。
【図３１】図１８に示す半導体集積回路装置のＥＣＣコントローラ６及びＥＣＣ−ＣＯＤＥＣ回路７等の接続関係の詳細の右半分を示した図である。
【図３２】図１１に示す具体的なＥＣＣコントローラ６’及び図２１及び図２２に示す具体的なＥＣＣ−ＣＯＤＥＣ回路７を用いた場合のSuper Self-Refresh動作におけるシンドローム演算から誤り位置検出までの詳細動作の左半分を示す図である。
【図３３】図１１に示す具体的なＥＣＣコントローラ６’及び図２１及び図２２に示す具体的なＥＣＣ−ＣＯＤＥＣ回路７を用いた場合のSuper Self-Refresh動作におけるシンドローム演算から誤り位置検出までの詳細動作の右半分を示す図である。
【符号の説明】
【０１９３】
１    制御信号
２    内部コマンド
３    内部アドレス
４    動作モード信号
５    誤り検出／誤り位置検出信号
６    ＥＣＣコントローラ
６’    ＥＣＣコントローラ
６”    ＢＩＳＴコントロ−ラ
７    ＥＣＣ−ＣＯＤＥＣ回路
７’    誤り検出回路
８    入力バッファ回路
９    セルフリフレッシュコントロール回路
１０    ＳＤＲＡＭ
１１    コマンド発生部
１２    アドレス発生部
１３    レジスタ回路
１４    レジスタ回路
１５    レジスタ回路
１６    レジスタ回路
１７    レジスタ回路
２０９    コントロールロジック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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