(57)【要約】【課題】ＭＯＳ構造のＳｉＣ半導体装置において、ゲートリーク不良を防止する。【解決手段】層間絶縁膜９を第１、第２絶縁膜９ａ、９ｂの２層構造とする。このような構造によれば、第１絶縁膜９ａに仮にクラックが発生していたとしても、第１絶縁膜９ａを覆うように形成した第２絶縁膜９ｂによってクラックを覆うことができるため、クラック内にソース電極１０を形成するための各金属が浸入することを防ぐことが可能となる。これにより、ＭＯＳ構造のＳｉＣ半導体装置である縦型パワーＭＯＳＦＥＴにおいて、ゲートリーク不良を防止することが可能となる。【選択図】図１
2008192691.tif 000002
【特許請求の範囲】
【請求項１】
炭化珪素からなる基板（１）と、
前記基板（１）上に形成された炭化珪素からなるチャネル領域（５）と、
前記チャネル領域（５）を電流経路として、該電流経路の上下流に配置された第１導電型不純物領域（２）および第２不純物領域（４）と、
前記チャネル領域（５）の表面に備えたゲート絶縁膜（７）と、
前記ゲート絶縁膜（７）の上に形成されたゲート電極（８）と、
前記ゲート電極（８）を覆うように配置された層間絶縁膜（９）と、
前記層間絶縁膜（９）に形成されたコンタクトホールを通じて、前記第２不純物領域（４）に対して電気的に接続される上層電極（１０）とを有し、
前記ゲート電極（８）への印加電圧を制御することで前記チャネル領域（５）に形成されるチャネルを制御し、前記第１不純物領域（２）および前記第２不純物領域（４）の間に流れる電流を制御するように構成される炭化珪素半導体装置であって、
前記層間絶縁膜（９）は、第１絶縁膜（９ａ）および該第１絶縁膜（９ａ）の上層に配置された第２絶縁膜（９ｂ）を備えて構成されていることを特徴とする炭化珪素半導体装置。
【請求項２】
前記第２絶縁膜（９ｂ）は、ＢＰＳＧ、ＳｉＯ2、ＳｉＮのいずれかから構成されていることを特徴とする請求項１に記載の炭化珪素半導体装置。
【請求項３】
前記第２絶縁膜（９ｂ）は、前記第２不純物領域（４）における前記チャネル領域側の端部を中心として５μｍ以内の領域において前記第１絶縁膜（９ａ）を覆うように配置されていることを特徴とする請求項１または２に記載の炭化珪素半導体装置。
【請求項４】
前記第２絶縁膜（９ｂ）を構成する材料の融点が前記第１絶縁膜（９ａ）を構成する材料の融点よりも低くなっていることを特徴とする請求項１ないし３のいずれか１つに記載の炭化珪素半導体装置。
【請求項５】
炭化珪素からなる基板（１）と、
前記基板（１）上に形成された炭化珪素からなるチャネル領域（５）と、
前記チャネル領域（５）を電流経路として、該電流経路の上下流に配置された第１導電型不純物領域（２）および第２不純物領域（４）と、
前記チャネル領域（５）の表面に備えたゲート絶縁膜（７）と、
前記ゲート絶縁膜（７）の上に形成されたゲート電極（８）と、
前記ゲート電極（８）を覆うように配置された層間絶縁膜（９）と、
前記層間絶縁膜（９）に形成されたコンタクトホールを通じて、前記第２不純物領域（４）に対して電気的に接続される上層電極（１０）とを有し、
前記ゲート電極（８）への印加電圧を制御することで前記チャネル領域（５）に形成されるチャネルを制御し、前記第１不純物領域（２）および前記第２不純物領域（４）の間に流れる電流を制御するように構成される炭化珪素半導体装置であって、
前記ゲート電極（８）と前記層間絶縁膜（９）の間には、前記ゲート電極（８）の上部を覆う絶縁膜（３０）が配置されていることを特徴とする炭化珪素半導体装置。
【請求項６】
前記ゲート電極（８）の上部および側壁を覆う絶縁膜（３０）は、ノンドープのＰｏｌｙ−Ｓｉ、ＢＰＳＧ、ＳｉＯ2、ＳｉＮのいずれかから構成されていることを特徴とする請求項５に記載の炭化珪素半導体装置。
【請求項７】
前記ゲート電極（８）の上部および側壁を覆う絶縁膜（３０）は、前記第２不純物領域（４）における前記チャネル領域側の端部を中心として５μｍ以内の領域において前記ゲート電極（８）を覆うように配置されていることを特徴とする請求項５または６に記載の炭化珪素半導体装置。
【請求項８】
炭化珪素からなる基板（１）と、
前記基板（１）に形成された炭化珪素からなるチャネル領域（５）と、
前記チャネル領域（５）を電流経路として、該電流経路の上下流に配置された第１導電型不純物領域（２）および第２不純物領域（４）と、
前記チャネル領域（５）の表面に備えたゲート絶縁膜（７）と、
前記ゲート絶縁膜（７）の上に形成されたゲート電極（８）と、
前記ゲート電極（８）を覆うように配置された層間絶縁膜（９）と、
前記層間絶縁膜（９）に形成されたコンタクトホールを通じて、前記第２不純物領域（４）に対して電気的に接続される上層電極（１０）とを有し、
前記ゲート電極（８）への印加電圧を制御することで前記チャネル領域（５）に形成されるチャネルを制御し、前記第１不純物領域（２）および前記第２不純物領域（４）の間に流れる電流を制御するように構成される炭化珪素半導体装置の製造方法であって、
前記前記ゲート電極（８）を覆うように前記層間絶縁膜（９）のうちの一部を構成する第１絶縁膜（９ａ）を成膜したのち、熱処理を行う工程と、
前記熱処理後に、前記第１絶縁膜（９ａ）の上層に第２絶縁膜（９ｂ）を成膜する工程と、を含んでいることを特徴とする炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素（以下、ＳｉＣという）を用いたＭＯＳ構造のＳｉＣ半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来、特許文献１等において、ＳｉＣ基板を用いたＭＯＳ構造のＳｉＣ半導体装置として、縦型パワーＭＯＳＦＥＴが提案されている。図１５は、この縦型パワーＭＯＳＦＥＴの断面図である。
【０００３】
図１５に示すように、ｎ+型基板１の上面を主表面１ａとし、主表面１ａの反対面である下面を裏面１ｂとして、ｎ+型基板１の主表面１ａ上に基板１よりも低いドーパント濃度を有する炭化珪素からなるｎ-型エピタキシャル層（以下、ｎ-型エピ層という）２が積層されている。ｎ-型エピ層２の表層部にはｐ型ベース領域３が形成されている。ｐ型ベース領域３の中央部分（図１中の左右両端位置）は、部分的にｐ型不純物濃度が高くされ、コンタクト領域３ａとして機能する。この部分は、他の領域よりも深く形成されていても良く、その場合、ディープベース領域としても機能することになる。
【０００４】
また、ｐ型ベース領域３の表層部には、ｐ型ベース領域３よりも浅いｎ+型ソース領域４が形成され、ｎ+型ソース領域４とｎ-型エピ層２とを繋ぐように、ｐ型ベース領域３の表面部にチャネル領域を構成するｎ-型の表面チャネル層５が延設されている。表面チャネル層５の上面およびｎ+型ソース領域４の上面には熱酸化にてゲート酸化膜７が形成され、このゲート酸化膜７の上にドープドＰｏｌｙ−Ｓｉで構成されたゲート電極８が形成されている。ゲート電極８は、ＬＴＯ（Low Temperature Oxide）で構成された層間絶縁膜９で覆われ、この層間絶縁膜９の上にｎ+型ソース領域４およびｐ型ベース領域３と電気的に接続された上層電極に相当するソース電極１０が形成されている。ソース電極１０は、ｐ型電極１０ａとｎ型電極１０ｂおよび上層部１０ｃにて構成されている。そして、ｎ+型基板１の裏面１ｂにドレイン電極１１が形成され、縦型パワーＭＯＳＦＥＴが構成されている。
【０００５】
このように構成された縦型パワーＭＯＳＦＥＴは、ゲート電極８への印加電圧を制御することで表面チャネル層５に形成されるチャネルを制御し、チャネルの上下流に相当する第１不純物領域としてのｎ-型エピ層２および第２不純物領域としてのｎ+型ソース領域４の間に流れる電流を制御する。
【特許文献１】特開平１１−１４５２７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記のような構造の縦型パワーＭＯＳＦＥＴを製造するに当たり、ゲートリーク不良が発生することが確認された。
【０００７】
本発明は上記点に鑑みて、ＭＯＳ構造のＳｉＣ半導体装置において、ゲートリーク不良を防止することを目的とする。
【課題を解決するための手段】
【０００８】
本発明者らは、上記目的を達成するために、ゲートリーク不良に関して鋭意検討を行った。図１６は、ゲートリーク不良部分の拡大断面図を示したものである。この図は、図１５中の左半分の拡大図に相当する。
【０００９】
この図に示されるゲートリーク不良部分の断面を観察すると、ゲート電極８を構成するＰｏｌｙ−Ｓｉの異常や、層間絶縁膜９を構成するＬＴＯのクラックが確認された。ＬＴＯのクラックに関しては、クラック内部がＰｏｌｙ−Ｓｉで満たされており、Ｐｏｌｙ−Ｓｉがソース電極１０まで到達しているものもあった。また、ＥＤＸ（Energy Dispersive X-ray Spectoroscopy）分析を行ったところ、ゲート電極８中のＰｏｌｙ−Ｓｉ内にＮｉやＡｌのようなソース電極１０に含まれる金属が確認された。
【００１０】
このため、本発明者らは、ＬＴＯのクラックおよびクラック内部がＰｏｌｙ−Ｓｉで満たされるという現象の発生メカニズムの推察を行った。図１７および図１８を参照して、この発生メカニズムについて説明する。
【００１１】
図１７は、発生メカニズムの推察の為に実際に縦型パワーＭＯＳＦＥＴを２つの手法により製造したときの製造工程を示した断面図である。なお、縦型パワーＭＯＳＦＥＴのうちの半導体領域、つまりゲート電極８や層間絶縁膜９等の上層部以外に関しては、半導体基板２０として省略してあるが、実際には、図１５に示したように、半導体基板２０は、ｎ+型基板１の主表面１ａにｎ-型エピ層２が形成され、かつ、ｐ型ベース領域３、ｎ+型ソース領域４および表面チャネル層５を形成したものとされている。
【００１２】
まず、図１７に基づいて、第１の手法により縦型パワーＭＯＳＦＥＴの製造したときの様子について説明する。
【００１３】
図１７（ａ）に示す工程では、半導体基板２０の上、つまりｎ-型エピ層２や図示しないｐ型ベース領域３、ｎ+型ソース領域４および表面チャネル層５の上にゲート酸化膜７およびゲート電極８を形成したのち、ゲート電極８を覆うようにＬＴＯからなる層間絶縁膜９を成膜した。続いて、図１７（ｂ）に示す工程では、１０００℃で３０分間の熱処理を行うことで、層間絶縁膜９を構成するＬＴＯの緻密化（デンシファイ）を行った。このとき、層間絶縁膜９にクラックが生じていることが確認された。これは、緻密化の際に発生する熱応力によるものと考えられる。
【００１４】
次に、図１７（ｃ）に示す工程では、層間絶縁膜９に対してｐ型ベース領域３およびｎ+型ソース領域４に繋がるコンタクトホールを形成した。そして、図１７（ｄ）に示す工程では、ｐ型半導体層に対してオーミック接触が行える金属としてＡｌを蒸着したのち、これをウェットエッチングにてパターニングし、ソース電極１０のうちのｐ型電極１０ａを形成した。このとき、先程確認されたクラックにＡｌの浸入が確認された。
【００１５】
図１７（ｅ）に示す工程では、ｎ型半導体層に対してオーミック接触が行える金属としてＮｉを蒸着することによりソース電極１０のうちのｎ型電極１０ｂを形成し、その後、図１７（ｆ）に示す工程では、半導体基板２０の裏面、つまりｎ+型基板１の裏面１ｂにｎ型半導体層に対してオーミック接触が行える金属としてＮｉを蒸着することによりドレイン電極１１を形成した。そして、１０００℃で１０分間の熱処理を行うことで、電極シンタリングを行った。このとき、クラックに浸入したＡｌがゲート電極８を構成するＰｏｌｙ−Ｓｉと反応して、変形を引き起こしていることが確認された。
【００１６】
この後、図１７（ｇ）に示す工程では、ソース電極１０のうちのｎ型電極１０ｂの不要部分をウェットエッチングにより除去して、コンタクトホール内にのみ残したのち、さらにＴｉ／Ａｌを蒸着し、４５０℃で３０分間の熱処理を行うことで、電極シンタリングを行った。これにより、ソース電極１０の上層部１０ｃを形成し、ソース電極１０を完成させた。このとき、クラック内にＮｉが浸入し、クラックに浸入したＮｉおよび既に浸入していたＡｌがＰｏｌｙ−Ｓｉと反応して変形を引き起こしていることが確認された。なお、この後は、図示しないしないが、後プロセスとして保護膜形成工程等を行った。
【００１７】
このように、本製造方法により縦型パワーＭＯＳＦＥＴを製造した場合には、熱応力によるクラック発生、電極エッチングによるクラック内への金属の浸入、熱処理による金属との反応に起因するＰｏｌｙ−Ｓｉの異常という一連の流れが上記現象の発生メカニズムになっていると推察される。
【００１８】
次に、第２の手法により縦型パワーＭＯＳＦＥＴの製造したときの様子について説明する。なお、本製造方法は、第１の手法に対して、層間絶縁膜９をＢＰＳＧに変更したことが主な相違点であり、製造中の断面図も図１７と同様であるため、異なる部分について主に説明する。
【００１９】
図１７（ａ）に示す工程では、ゲート電極８を覆うようにＢＰＳＧからなる層間絶縁膜９を成膜した。続いて、図１７（ｂ）に示す工程では、９３０℃で２０分間の熱処理を行うことで、層間絶縁膜９を構成するＢＰＳＧをリフローした。このとき、層間絶縁膜９にクラックが生じていることが確認された。これは、リフローの際に発生する熱応力によるものと考えられる。
【００２０】
次に、図１７（ｃ）に示す工程では、層間絶縁膜９に対してコンタクトホールを形成したのち、再び９００℃で１０分間の熱処理を行うことで、層間絶縁膜９を構成するＢＰＳＧをリフローした。図１７（ｄ）に示す工程では、Ａｌの蒸着およびウェットエッチングによるパターニングを行い、ソース電極１０のうちのｐ型電極１０ａを形成する。このとき、先程確認されたクラックにＡｌの浸入が確認された。
【００２１】
図１７（ｅ）に示す工程では、Ｎｉの蒸着によりソース電極１０のうちのｎ型電極１０ｂを形成し、図１７（ｆ）に示す工程では、半導体基板２０の裏面にＮｉを蒸着した。そして、１０００℃で１０分間の熱処理を行うことで、電極シンタリングを行う。このとき、クラックに浸入したＡｌがゲート電極８を構成するＰｏｌｙ−Ｓｉと反応して、変形を引き起こしていることが確認された。
【００２２】
この後、図１７（ｇ）に示す工程では、ｎ型電極１０ｂの不要部分の除去、Ｔｉ／Ａｌの蒸着および４５０℃で３０分間の熱処理による電極シンタリングを行い、ソース電極１０の上層部１０ｃを形成して、ソース電極１０を完成させた。このとき、クラック内にＮｉが浸入し、クラックに浸入したＮｉおよび既に浸入していたＡｌがＰｏｌｙ−Ｓｉと反応して変形を引き起こしていることが確認された。なお、この後は、図示しないしないが、後プロセスとして保護膜形成工程等を行った。
【００２３】
このように、本製造方法により縦型パワーＭＯＳＦＥＴを製造した場合にも、熱応力によるクラック発生、電極エッチングによるクラック内への金属の浸入、熱処理による金属との反応に起因するＰｏｌｙ−Ｓｉの異常という一連の流れが上記現象の発生メカニズムになっていると推察される。
【００２４】
続いて、上記２つの手法におけるクラックの発生原因について検討を行った。図１８は、上記の手法によって製造した縦型パワーＭＯＳＦＥＴのゲート電極８の端部近傍の拡大断面図である。
【００２５】
この図に示すように、ｎ+型ソース領域４と表面チャネル層５の上では、ゲート酸化膜７の膜厚が異なっていることが分かる。これは、イオン注入時のダメージにより、ゲート酸化膜７を形成する際の熱酸化時にｎ+型ソース領域４での酸化レートが大きくなる増速酸化が行われ、ゲート酸化膜７の膜厚が厚くなるためである。
【００２６】
このようなゲート酸化膜７の膜厚の相違により、図中領域Ｒで示したようなくびれ部が発生し、ＬＴＯの緻密化やＢＰＳＧのリフローのための熱処理時にくびれ部に応力が集中し、ゲート電極８を構成するＰｏｌｙ−Ｓｉを介してＬＴＯもしくはＢＰＳＧで構成された層間絶縁膜９を押し上げるために、クラックが発生していると推察される。
【００２７】
このようにしてクラックが発生していると推察されるため、ＭＯＳ構造のＳｉＣ半導体装置においてゲートリーク不良を防止するためには、層間絶縁膜９をクラックの発生し難いものとするか、クラックを覆うもしくは埋める等により無くすか、もしくは、ゲート電極８を金属の浸入に耐え得る構造にすることが必要になる。
【００２８】
そこで、本発明では、層間絶縁膜（９）が、第１絶縁膜（９ａ）および該第１絶縁膜（９ａ）の上層に配置された第２絶縁膜（９ｂ）を備えた構成とされるようにすることを第１の特徴としている。
【００２９】
このように、層間絶縁膜（９）を第１、第２絶縁膜（９ａ、９ｂ）の２層構造としている。このため、第１絶縁膜（９ａ）に仮にクラックが発生していたとしても、第１絶縁膜（９ａ）を覆うように形成した第２絶縁膜（９ｂ）によってクラックを覆うことができるため、クラック内に上層電極（１０）を形成するための各金属が浸入することを防ぐことが可能となる。これにより、ＭＯＳ構造のＳｉＣ半導体装置において、ゲートリーク不良を防止することが可能となる。
【００３０】
例えば、第２絶縁膜（９ｂ）をＢＰＳＧ、ＳｉＯ2、ＳｉＮのいずれかにより構成することができる。
【００３１】
このような第２絶縁膜（９ｂ）は、第２不純物領域（４）におけるチャネル領域側の端部を中心として５μｍ以内の領域において第１絶縁膜（９ａ）を覆うように配置されていれば良い。すなわち、第１絶縁膜（９ａ）のうちクラックが発生し易い部位がこの領域であるため、少なくともこの領域に第２絶縁膜（９ｂ）が形成されていれば良い。
【００３２】
また、第２絶縁膜（９ｂ）を構成する材料の融点が第１絶縁膜（９ａ）を構成する材料の融点よりも低くなるようにすると好ましい。このようにすれば、第１絶縁膜（９ａ）と比べて第２絶縁膜（９ｂ）のリフロー性が高い関係にできるため、第１絶縁膜（９ａ）にクラックが発生しても、第２絶縁膜（９ｂ）にクラックが入り難い構造にすること、もしくは、溶融した第２絶縁膜（９ｂ）によりクラックを埋めることができる。
【００３３】
なお、このような第２絶縁膜（９ｂ）は、ゲート電極（８）を覆うように層間絶縁膜（９）のうちの一部を構成する第１絶縁膜（９ａ）を成膜したのちに行う、熱処理工程の後に形成されるようにすると好ましい。このようにすれば、第２絶縁膜（９ｂ）が熱処理の影響を受けないようにすることが可能となる。
【００３４】
また、本発明では、ゲート電極（８）と層間絶縁膜（９）の間に、ゲート電極（８）の上部を覆う絶縁膜（３０）を配置していることを第２の特徴としている。
【００３５】
このように、ゲート電極（８）の上部を覆うように絶縁膜（３０）を形成することにより、クラック内に上層電極（１０）を構成する各金属が浸入してきても、その金属とゲート電極（８）を構成するドープドＰｏｌｙ−Ｓｉとが反応してしまうことを防止することが可能となる。これにより、ＭＯＳ構造のＳｉＣ半導体装置である縦型パワーＭＯＳＦＥＴにおいて、ゲートリーク不良を防止することが可能となる。なお、少なくともゲート電極（８）の上部に絶縁膜（３０）を形成すれば良いが、ゲート電極（８）の側壁に形成されるようにしても良い。
【００３６】
例えば、ゲート電極（８）の上部および側壁を覆う絶縁膜（３０）をノンドープのＰｏｌｙ−Ｓｉ、ＢＰＳＧ、ＳｉＯ2、ＳｉＮのいずれかで構成することができる。
【００３７】
このようなゲート電極（８）の上部および側壁を覆う絶縁膜（３０）は、第２不純物領域（４）におけるチャネル領域側の端部を中心として５μｍ以内の領域においてゲート電極（８）を覆うように配置されていれば良い。すなわち、層間絶縁膜（９）のうちクラックが発生し易い部位がこの領域であるため、少なくともこの領域に絶縁膜（３０）が形成されていれば良い。
【００３８】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００３９】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００４０】
（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかるノーマリオフとなる蓄積型のｎチャネルタイププレーナ型ＭＯＳＦＥＴで構成された縦型パワーＭＯＳＦＥＴの断面図である。本デバイスは、例えば、インバータや車両用オルタネータのレクチファイヤに適用すると好適なものである。図１に基づいて縦型パワーＭＯＳＦＥＴの構造について説明する。
【００４１】
ＳｉＣからなるｎ+型基板１は、上面を主表面１ａとし、主表面１ａの反対面である下面を裏面１ｂとしている。このｎ+型基板１の主表面１ａ上には、基板１よりも低いドーパント濃度を有するＳｉＣからなるｎ-型エピ層２が積層されている。
【００４２】
ｎ-型エピ層２の表層部にはｐ型ベース領域３が形成されている。このｐ型ベース領域３は、Ｂ、Ａｌ若しくはＧｅをドーパントとして形成されており、約１×１０17ｃｍ-3以上の濃度となっている。また、ｐ型ベース領域３の中央部分（図１中の左右両端位置）は、部分的にＰ型不純物濃度が高くされ、コンタクト領域３ａとして機能する。この部分は、他の領域よりも深く形成されていても良く、その場合、ディープベース領域としても機能することになる。
【００４３】
また、ｐ型ベース領域３の表層部には、ｐ型ベース領域３よりも浅いｎ+型ソース領域４が形成されている。そして、ｎ+型ソース領域４とｎ-型エピ層２とを繋ぐように、ｐ型ベース領域３の表面部にはｎ-型の表面チャネル層５が延設されている。このｎ-型ＳｉＣ層５は、エピタキシャル成長にて形成されたものであり、デバイスの動作時にチャネル形成層として機能する。
【００４４】
表面チャネル層５の上面およびｎ+型ソース領域４の上面には熱酸化にてゲート酸化膜７が形成され、このゲート酸化膜７の上にゲート電極８が形成されている。ゲート電極８は、ＬＴＯ等のＳｉＯ2、ＳｉＮｘもしくはＢＰＳＧ等で構成された層間絶縁膜９で覆われている。層間絶縁膜９は、第１絶縁膜９ａと第２絶縁膜９ｂの２層構造で構成されている。このうちの第２絶縁膜９ｂが第１絶縁膜９ａにクラックが発生した場合に、そのクラックを覆う役割を果たすものである。
【００４５】
また、層間絶縁膜９の上には、ｎ+型ソース領域４およびｐ型ベース領域３と電気的に接続されたソース電極１０が形成されている。そして、ｎ+型基板１の裏面１ｂにドレイン電極１１が形成され、縦型パワーＭＯＳＦＥＴが構成されている。
【００４６】
次に、図１に示す縦型パワーＭＯＳＦＥＴの製造工程を、図２および図３に示す縦型パワーＭＯＳＦＥＴの製造工程中の断面図を用いて説明する。なお、縦型パワーＭＯＳＦＥＴのうちの半導体領域、つまりゲート電極８や層間絶縁膜９等の上層部以外に関しては、半導体基板２０として省略してあるが、実際には、図１に示したように、半導体基板２０は、ｎ+型基板１の主表面１ａにｎ-型エピ層２が形成され、かつ、ｐ型ベース領域３、ｎ+型ソース領域４および表面チャネル層５を形成したものとされている。
【００４７】
〔図２（ａ）に示す工程〕
半導体基板２０の上に素子を形成するプロセス、つまりｎ-型エピ層２や図示しないｐ型ベース領域３、ｎ+型ソース領域４および表面チャネル層５の上にゲート酸化膜７およびゲート電極８を形成するプロセスを経たのち、ゲート電極８を覆うようにＬＴＯ、ＢＰＳＧもしくはＳｉＮからなる第１絶縁膜９ａを成膜する。
【００４８】
〔図２（ｂ）に示す工程〕
第１絶縁膜９ａをＬＴＯにて構成する場合には、１０００℃で３０分間の熱処理を行うことで、第１絶縁膜９ａを構成するＬＴＯの緻密化（デンシファイ）を行う。また、第１絶縁膜９ａをＢＰＳＧで構成する場合には、９３０℃で２０分間の熱処理を行うことで、第１絶縁膜９ａを構成するＢＰＳＧをリフローする。このとき、緻密化もしくはリフローの際に発生する熱応力により、第１絶縁膜９ａにクラックが生じる可能性がある。
【００４９】
〔図２（ｃ）に示す工程〕
第１絶縁膜９ａの表面に、ＢＰＳＧ、ＳｉＯ2、ＳｉＮのいずれかからなる第２絶縁膜９ｂを成膜する。このように、第２絶縁膜９ｂにて第１絶縁膜９ａを覆うことで、第１絶縁膜９ａにクラックが生じたとしても、この後に第２絶縁膜９ｂ上に形成されるソース電極１０を構成する各金属がクラック内に浸入しようとしても、第２絶縁膜９ｂに遮られ、浸入できないようにすることが可能となる。また、ここでは第２絶縁膜９ｂを第１絶縁膜９ａを構成するＬＴＯの緻密化もしくはＢＰＳＧのリフローのための熱処理を行った後に形成しているため、第２絶縁膜９ｂがその熱処理の影響を受けないようにできる。
【００５０】
〔図２（ｄ）に示す工程〕
第１、第２絶縁膜９ａ、９ｂにて構成された層間絶縁膜９に対して、所定のマスクを用いた異方性エッチングを行うことで、ｐ型ベース領域３およびｎ+型ソース領域４に繋がるコンタクトホールを形成する。
【００５１】
〔図３（ａ）に示す工程〕
ｐ型半導体層に対してオーミック接触が行える金属としてＡｌを蒸着したのち、これをウェットエッチングにてパターニングし、ソース電極１０のうちのｐ型電極１０ａを形成する。このとき、上述したように、仮に第１絶縁膜９ａにクラックが発生していたとしても、そのクラック内にＡｌが浸入しないようにすることが可能となる。
【００５２】
〔図３（ｂ）に示す工程〕
ｎ型半導体層に対してオーミック接触が行える金属としてＮｉを蒸着することにより、ソース電極１０のうちのｎ型電極１０ｂを形成する。
【００５３】
〔図３（ｃ）に示す工程〕
半導体基板２０の裏面、つまりｎ+型基板１の裏面１ｂにｎ型半導体層に対してオーミック接触が行える金属としてＮｉを蒸着することにより、ドレイン電極１１を形成する。そして、１０００℃で１０分間の熱処理を行うことで、電極シンタリングを行う。このとき、上述したように、クラック内にＡｌが浸入しないようにできるため、従来のようにクラックに浸入したＡｌがゲート電極８を構成するＰｏｌｙ−Ｓｉと反応することもなく、それによりＰｏｌｙ−Ｓｉの変形を引き起こすことも無い。
【００５４】
〔図３（ｄ）に示す工程〕
この後、ソース電極１０のうちのｎ型電極１０ｂの不要部分をウェットエッチングにより除去して、コンタクトホール内にのみ残したのち、さらにＴｉ／Ａｌを蒸着し、４５０℃で３０分間の熱処理を行うことで、電極シンタリングを行う。これにより、ソース電極１０の上層部１０ｃが形成され、ソース電極１０が完成する。このときにも、クラック内にＮｉが浸入することもなく、それによりＰｏｌｙ−Ｓｉの変形を引き起こすことも無い。なお、この後は、図示しないしないが、後プロセスとして保護膜形成工程等を行う。
【００５５】
以上説明したように、本実施形態の縦型パワーＭＯＳＦＥＴでは、層間絶縁膜９を第１、第２絶縁膜９ａ、９ｂの２層構造としている。このため、第１絶縁膜９ａに仮にクラックが発生していたとしても、第１絶縁膜９ａを覆うように形成した第２絶縁膜９ｂによってクラックを覆うことができるため、クラック内にソース電極１０を形成するための各金属が浸入することを防ぐことが可能となる。これにより、ＭＯＳ構造のＳｉＣ半導体装置である縦型パワーＭＯＳＦＥＴにおいて、ゲートリーク不良を防止することが可能となる。
【００５６】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態の縦型パワーＭＯＳＦＥＴは、第１実施形態に対して第２絶縁膜９ｂの構成を変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００５７】
図４は、本実施形態の縦型パワーＭＯＳＦＥＴの製造途中におけるゲート電極８の端部近傍の部分拡大断面図であり、図２（ｃ）の工程途中の図に相当する。
【００５８】
この図に示すように、第２絶縁膜９ｂを部分的に形成したものとしている。具体的には、第２絶縁膜９ｂを第１絶縁膜９ａのクラックが発生し易い部位、すなわちくびれ部となるｎ+型ソース領域４のチャネル領域側の端部を中心として５μｍ以内の範囲に第２絶縁膜９ｂを形成している。
【００５９】
このように、第２絶縁膜９ｂを第１絶縁膜９ａのうちクラックが発生し易い部位にのみ形成するようにしても良い。
【００６０】
（第１、第２実施形態の変形例）
上記第１、第２実施形態では、第１、第２絶縁膜９ａ、９ｂをＬＴＯ等のＳｉＯ2、ＳｉＮｘもしくはＢＰＳＧ等で構成した場合について説明したが、第１、第２絶縁膜９ａ、９ｂを構成する材料の組み合わせを、その材料の融点に基づいて決定すると好ましい。
【００６１】
具体的には、第１絶縁膜９ａを構成する材料の融点よりも、第２絶縁膜９ｂを構成する材料の融点の方が低くなるようにする。例えば、第１絶縁膜９ａをＬＴＯ等のＳｉＯ2、ＳｉＮｘで構成する場合には、第２絶縁膜９ｂをＢＰＳＧで構成する。また、第１絶縁膜９ａをＢＰＳＧで構成する場合には、第２絶縁膜９ｂを高濃度のＢＰＳＧで構成する。
【００６２】
このような組み合わせにすると、第１絶縁膜９ａと比べて第２絶縁膜９ｂのリフロー性が高い関係にできるため、第１絶縁膜９ａにクラックが発生しても、第２絶縁膜９ｂにクラックが入り難い構造にすること、もしくは、溶融した第２絶縁膜９ｂによりクラックを埋めることができる。
【００６３】
なお、上記第１、第２実施形態では、第２絶縁膜９ｂを第１絶縁膜９ａを構成するＬＴＯの緻密化もしくはＢＰＳＧのリフローのための熱処理を行った後に形成することにより、第２絶縁膜９ｂがその熱処理の影響を受けないようにしているが、本実施形態のような組み合わせによれば、熱処理の影響を抑制できるため、熱処理前に第２絶縁膜９ｂを形成しても構わない。
【００６４】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態では、第１実施形態とは異なり、層間絶縁膜９を多層構造にするのではなく、ゲート電極８を構成するＰｏｌｙ−Ｓｉを金属の浸入に耐え得る構造にするものであるが、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００６５】
図５は、本実施形態にかかる縦型パワーＭＯＳＦＥＴの断面図である。この図に示すように、ゲート電極８の上部および側壁の双方を覆うように、新たに絶縁膜３０を形成してある。この絶縁膜３０は、ノンドープのＰｏｌｙ−Ｓｉ、ＳｉＯ2、ＳｉＮもしくはＢＰＳＧにより構成されている。
【００６６】
このような絶縁膜３０を形成しておくことにより、仮に層間絶縁膜９にクラックが発生し、そのクラックを通じてソース電極１０を構成する各金属が浸入してきても、その金属とゲート電極８を構成するドープドＰｏｌｙ−Ｓｉとが反応してしまうことを防止することが可能となる。
【００６７】
このような縦型パワーＭＯＳＦＥＴは、ほぼ第１実施形態に示した図２、図３の製造工程により製造できるが、図２（ａ）〜（ｃ）に示した第１、第２絶縁膜９ａ、９ｂの製造工程を単なる層間絶縁膜９の製造工程に代え、かつ、層間絶縁膜９の形成工程の前に絶縁膜３０の形成工程を行うことにより製造できる。
【００６８】
図６は、図２（ａ）〜（ｃ）の代わりに行う工程の様子を示した断面図である。この図に示すように、ゲート電極８を形成した後、ノンドープのＰｏｌｙ−Ｓｉ、ＳｉＯ2、ＳｉＮもしくはＢＰＳＧを成膜するか、熱酸化によりゲート電極８の周囲にＳｉＯ2を形成することで絶縁膜３０を形成した後、ゲート電極８の周囲以外の部分において絶縁膜３０を除去する。その後、層間絶縁膜９を成膜し、この後は、図２（ｄ）および図３（ａ）〜（ｄ）に示す工程を経て、本実施形態の縦型パワーＭＯＳＦＥＴが完成する。
【００６９】
以上説明したように、ゲート電極８の上部および側壁を覆うように絶縁膜３０を形成することにより、クラック内にソース電極１０を構成する各金属が浸入してきても、その金属とゲート電極８を構成するドープドＰｏｌｙ−Ｓｉとが反応してしまうことを防止することが可能となる。これにより、ＭＯＳ構造のＳｉＣ半導体装置である縦型パワーＭＯＳＦＥＴにおいて、ゲートリーク不良を防止することが可能となる。
【００７０】
なお、ここではゲート電極８の上部および側壁の双方を覆うように新たに絶縁膜３０を形成した例を示したが、少なくともクラックと繋がり易いゲート電極８の上部に形成されていてば良い。
【００７１】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態の縦型パワーＭＯＳＦＥＴは、第３実施形態に対して絶縁膜３０の構成を変更したものであり、その他に関しては第３実施形態と同様であるため、異なる部分についてのみ説明する。
【００７２】
図７は、本実施形態の縦型パワーＭＯＳＦＥＴの製造途中におけるゲート電極８の端部近傍の部分拡大断面図であり、図２（ａ）〜（ｃ）の工程の代わりに行う工程を示した図に相当する。
【００７３】
この図に示すように、絶縁膜３０を部分的に形成したものとしている。具体的には、絶縁膜３０を層間絶縁膜９のクラックが発生し易い部位、すなわちくびれ部となるｎ+型ソース領域４のチャネル領域側の端部を中心として５μｍ以内の範囲に絶縁膜３０を形成している。
【００７４】
このように、絶縁膜３０を層間絶縁膜９のうちクラックが発生し易い部位にのみ形成するようにしても良い。
【００７５】
（第３、第４実施形態の変形例）
上記第３、第４実施形態では、絶縁膜３０をノンドープのＰｏｌｙ−Ｓｉ、ＳｉＯ2もしくはＳｉＮで構成した場合について説明したが、絶縁膜３０を構成する材料と層間絶縁膜９を構成する材料の組み合わせを、それらの材料の融点に基づいて決定すると好ましい。
【００７６】
具体的には、層間絶縁膜９を構成する材料の融点よりも、絶縁膜３０を構成する材料の融点の方が低くなるようにする。例えば、層間絶縁膜をノンドープのＰｏｌｙ−Ｓｉ、ＳｉＯ2で構成する場合には、絶縁膜３０をＢＰＳＧで構成する。また、層間絶縁膜９をＢＰＳＧで構成する場合には、絶縁膜３０を高濃度のＢＰＳＧで構成する。
【００７７】
このような組み合わせにすると、層間絶縁膜９と比べて絶縁膜３０のリフロー性が高い関係にできるため、層間絶縁膜９にクラックが発生しても、絶縁膜３０にクラックが入り難い構造にすること、もしくは、溶融した絶縁膜３０によりクラックを埋めることができる。
【００７８】
（他の実施形態）
上記第１〜第４実施形態では、ゲート酸化膜７をパターニングしてからゲート電極８や層間絶縁膜９の形成を行ったが、下地となるゲート酸化膜７を残した状態でゲート電極８や層間絶縁膜９を形成しても良い。また、絶縁膜３０に関しても同様のことが言える。これらについて、図８から図１４を参照して説明する。
【００７９】
図８は、第１実施形態に対してゲート酸化膜７のパターニング工程を変更したときの製造工程を示した断面図である。この工程は、上述した図２に代えて行われる。図８（ａ）に示すように、ゲート酸化膜７を成膜したのち、その上にゲート電極８をパターニングする。その後、図８（ｂ）、（ｃ）に示す工程において、図２（ｂ）、（ｃ）と同様の工程を行い、図８（ｄ）に示す工程において、ゲート酸化膜７と層間絶縁膜９の双方を貫通するコンタクトホールを形成する。このようにしても、第１実施形態と同様の効果を得ることができる。なお、この後は、図３と同様の工程を経ることで、縦型パワーＭＯＳＦＥＴが完成する。
【００８０】
図９は、第３実施形態に対してゲート酸化膜７のパターニング工程を変更した場合の製造工程中の断面図であり、図１０は、完成後の縦型パワーＭＯＳＦＥＴの断面図である。これらの図に示すように、ゲート酸化膜７をパターニングせずに残したままゲート電極８を形成し、ゲート酸化膜７と層間絶縁膜９を貫通するようにコンタクトホールを形成するようにしても良い。
【００８１】
図１１は、第３実施形態に対してゲート酸化膜７に加え、さらに絶縁膜３０のパターニング工程を変更した場合の製造工程中の断面図であり、図１２は、完成後の縦型パワーＭＯＳＦＥＴの断面図である。これらの図に示すように、絶縁膜３０を成膜した後に、これをパターニングしないままこの上に層間絶縁膜９を積み、ゲート酸化膜７、絶縁膜３０および層間絶縁膜９を貫通するようにコンタクトホールを形成しても良い。
【００８２】
図１３および図１４は、第４実施形態に対して、ゲート酸化膜７のパターニング工程を変更した場合の製造工程中の断面図である。上記と同様、図１３に示すように、ゲート酸化膜７をパターニングせずに残したままゲート電極８を形成しても良い。また、図１４に示すように、ｎ+型ソース領域４のチャネル領域側の端部から５μｍ以内となるようにすれば、絶縁膜３０がｎ+型ソース領域４の上にも残っていても良い。
【００８３】
上記第１、第２実施形態では、層間絶縁膜９を第１、第２絶縁膜９ａ、９ｂの２層構造とし、第３、第４実施形態では、ゲート電極８を覆うように絶縁膜３０を備えたが、これらを組み合わせても良い。
【００８４】
また、上記第１、第２実施形態では、層間絶縁膜９を第１、第２絶縁膜９ａ、９ｂの２層構造としたが、これは少なくとも２層という意味であり、３層構造以上としても構わない。
【００８５】
上記実施形態では、ＭＯＳ構造のＳｉＣ半導体装置として、ノーマリオフの蓄積型のｎチャネルタイププレーナ型ＭＯＳＦＥＴを例に挙げて説明したが、ノーマリオンでも良いし、反転型でも良い。また、プレーナ型ＭＯＳＦＥＴに限らず、ラテラルＭＯＳＦＥＴであっても良い。すなわち、これらはＭＯＳ構造の半導体装置の一例を示したものに過ぎない。また、ＩＧＢＴに対しても本発明を適用することが可能であるし、溝ゲート型のＭＯＳＦＥＴに対しても本発明を適用することができる。要するに、どのようなＭＯＳ構造のＳｉＣ半導体装置に関しても本発明を適用することが可能である。また、上記実施形態では、ｎチャネルタイプについて説明したが、導電型を逆転させたｐチャネルタイプのものとしても構わない。
【図面の簡単な説明】
【００８６】
【図１】本発明の第１実施形態にかかる縦型パワーＭＯＳＦＥＴの断面構成を示す図である。
【図２】図１に示す縦型パワーＭＯＳＦＥＴの製造工程を示した断面図である。
【図３】図２に続く縦型パワーＭＯＳＦＥＴの製造工程を示した断面図である。
【図４】本発明の第２実施形態にかかる縦型パワーＭＯＳＦＥＴの製造工程途中の断面図である。
【図５】本発明の第３実施形態にかかる縦型パワーＭＯＳＦＥＴの断面構成を示す図である。
【図６】図１に示す縦型パワーＭＯＳＦＥＴの製造工程を示した断面図である。
【図７】本発明の第２実施形態にかかる縦型パワーＭＯＳＦＥＴの製造工程途中の断面図である。
【図８】他の実施形態に示す縦型パワーＭＯＳＦＥＴの製造工程を示した断面図である。
【図９】他の実施形態に示す縦型パワーＭＯＳＦＥＴの製造工程を示した断面図である。
【図１０】他の実施形態に示す完成後の縦型パワーＭＯＳＦＥＴの断面図である。
【図１１】他の実施形態に示す縦型パワーＭＯＳＦＥＴの製造工程を示した断面図である。
【図１２】他の実施形態に示す完成後の縦型パワーＭＯＳＦＥＴの断面図である。
【図１３】他の実施形態に示す縦型パワーＭＯＳＦＥＴの製造工程を示した断面図である。
【図１４】他の実施形態に示す縦型パワーＭＯＳＦＥＴの製造工程を示した断面図である。
【図１５】従来の縦型パワーＭＯＳＦＥＴの断面図である。
【図１６】ゲートリーク不良部分の拡大断面図である。
【図１７】発生メカニズムの推察の為に実際に縦型パワーＭＯＳＦＥＴを製造したときの製造工程を示した断面図である。
【図１８】図１７に示す製造工程により製造した縦型パワーＭＯＳＦＥＴのゲート電極の端部近傍の拡大断面図である。
【符号の説明】
【００８７】
１…ｎ+型基板、１ａ…主表面、１ｂ…裏面、２…ｎー型エピ層、
３…ｐー型ベース領域、３ａ…コンタクト領域、４…ｎ+型ソース領域、
５…表面チャネル層、７…ゲート酸化膜、８…ゲート電極、９…層間絶縁膜、
９ａ…第１絶縁膜、９ｂ…第２絶縁膜、１０…ソース電極、１１…ドレイン電極、
２０…基板、３０…絶縁膜。
【図１】
2008192691.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2008192691.tif 000017
【図１６】
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【図１７】
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【図１８】
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