(57)【要約】【課題】ＣＰＵによる不揮発性メモリの書き込み及び消去コマンドシーケンスの実行から不揮発性メモリの書き込み及び消去動作の開始の間に、ＣＰＵの命令サイクルの挿入及び実行を可能にする。【解決手段】フラッシュメモリ内蔵マイクロコンピュータ３０には、ＣＰＵ１、フラッシュメモリ２、メモリ（ＲＡＭ）３、Ｉ／Ｏ４、アドレスデコーダ５、命令サイクル検出部６、カウンタ７、レジスタ８、及び比較器９が設けられる。コマンド制御入力回路１０は、フラッシュメモリ２から出力されるコマンド検出信号Ｓ２５を入力し、セクタ消去と書き込みコマンドシーケンスの最終バイト書き込みサイクルをラッチし、比較器９から一致検出信号Ｓ１９が出力されるまでフラッシュメモリへの最終バイト書き込みサイクルの発生を禁止し、比較器９から一致検出信号Ｓ１９が出力されるとラッチされた最終バイト書き込みサイクルをフラッシュメモリに出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ＣＰＵと、
前記ＣＰＵの指令にもとづいて、コマンドシーケンスの実行によりプログラム或いはデータの書き込み及び消去を行う不揮発性メモリと、
前記コマンドシーケンスの実行後に、前記不揮発性メモリが実行する前記プログラム或いはデータの書き込み又は消去の開始を、前記ＣＰＵの命令サイクル単位で遅延させるコマンド入力制御回路と、
を具備することを特徴とする情報処理装置。
【請求項２】
ＣＰＵと、
前記ＣＰＵの指令にもとづいて、コマンドシーケンスの実行によりプログラム或いはデータの書き込み及び消去を行い、前記プログラム或いはデータの書き込み及び消去を実行する第１のプログラムを書き込む不揮発性メモリと、
前記ＣＰＵの指令にもとづいて、前記不揮発性メモリに書き込まれたプログラム或いはデータを書き込むメモリと、
前記ＣＰＵの指令にもとづいて、前記第１のプログラムが前記不揮発性メモリから前記メモリにロードされ、前記コマンドシーケンスの実行後に、前記不揮発性メモリが実行する前記プログラム或いはデータの書き込み又は消去の開始を、前記ＣＰＵの命令サイクル単位で遅延させるコマンド入力制御回路と、
を具備することを特徴とする情報処理装置。
【請求項３】
前記コマンドシーケンスの実行と前記プログラム或いはデータの書き込み又は消去の間に、別のイベントプログラムが前記不揮発性メモリに書き込まれることを特徴とする請求項１又は２に記載の情報処理装置。
【請求項４】
セクタ或いはブロックの消去又は書き込みコマンドシーケンスを実行中に挿入される前記ＣＰＵの命令サイクル数を設定するレジスタと、前記セクタ或いはブロックの消去又は書き込みコマンド時に、前記フラッシュメモリから出力されるコマンド検出信号をアップカウントするカウンタと、前記レジスタから出力されるレジスタ出力信号と前記カウンタから出力されるカウンタ出力信号とを入力し、前記レジスタ出力信号と前記カウンタ出力信号とが一致した場合に一致信号を出力する比較器を有し、
前記一致信号が前記コマンド入力制御回路に入力後、前記プログラム或いはデータの自動書き込み又は自動消去を前記不揮発性メモリが実行することを特徴とする請求項１乃至３のいずれか１項に記載の情報処理装置。
【請求項５】
ＣＰＵ、不揮発性メモリ、メモリ、及びコマンド入力制御回路を有する情報処理装置の制御方法であって、
前記ＣＰＵが実行する第１のプログラムと、前記メモリ上にセクタ或いはブロックの消去及び書き込みを実行するための第２のプログラムとを前記不揮発性メモリに書き込むステップと、
前記第２のプログラムを前記不揮発性メモリから前記メモリにロードするステップと、
前記不揮発性メモリのセクタ或いはブロックを消去するためのコマンドを実行するステップと、
前記メモリに展開される第２のプログラムへのジャンプ及びプログラム命令を実行するステップと、
前記メモリから前記不揮発性メモリへのプログラム復帰を行うステップと、
前記不揮発性メモリに別のイベントプログラムを書き込むコマンドシーケンスを実行するステップと、
前記メモリ上の前記第２のプログラムへ復帰ジャンプするステップと、
消去された前記不揮発性メモリの前記セクタ或いはブロックに第３のプログラムを書き込むコマンドシーケンスを実行するステップと、
前記ＣＰＵの命令サイクル数が所定の数に達すると、これまでラッチされていた最終書き込みサイクルを前記不揮発性メモリに出力するステップと、
書き込みステータス後、前記不揮発性メモリ上の第４のプログラムへ復帰ジャンプするステップと、
を具備することを特徴とする情報処理装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリを内蔵した情報処理装置に関する。
【背景技術】
【０００２】
不揮発性メモリとしてのフラッシュメモリは、ＥＰＲＯＭ（Erasable  Programmable  Read  Only  Memory）などとは異なり、データの書き込み／消去とも電気的に実行できるので、一度書き込んだプログラム／データ類の変更が容易にできるなどの利点がある。このため、従来のＥＰＲＯＭやマスクＲＯＭの代わりにデータ格納用として使用する、フラッシュメモリ内蔵マイクロコンピュータなどのフラッシュメモリ内蔵情報処理装置が急速に市場を拡大している（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されるフラッシュメモリ内蔵マイクロコンピュータでは、フラッシュメモリの書き換えのために、内蔵メモリ（ＲＡＭなど）に展開及び実行するためだけの書き込み及び消去プログラムをフラッシュメモリ上に書き込み、そのプログラムを展開及び実行するために必要な容量の内蔵メモリ（ＲＡＭなど）を配置する必要がある。また、フラッシュメモリの書き換え中に処理が必要になるイベントが発生する場合、その処理プログラムを書き込み及び消去プログラムに含ませる必要がある。このため、フラッシュメモリ内蔵マイクロコンピュータを使用した製品を制御するために必要なプログラム容量及び内蔵メモリ（ＲＡＭなど）容量以上のメモリを搭載する必要があり、フラッシュメモリ内蔵マイクロコンピュータのコストアップになるという問題点がある。また、フラッシュメモリを内蔵したという利点が低下するという問題点がある。
【特許文献１】特開２００１−３５０７８号公報（頁１５、図８）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、ＣＰＵによる不揮発性メモリの書き込み及び消去コマンドシーケンスの実行から不揮発性メモリの書き込み及び消去動作の開始の間に、ＣＰＵの命令サイクルの挿入及び実行ができ、メモリ容量を低減し、データ書き換えの時間を短縮した情報処理装置及びその制御方法を提供することにある。
【課題を解決するための手段】
【０００５】
本発明の一態様の情報処理装置は、ＣＰＵと、前記ＣＰＵの指令にもとづいて、コマンドシーケンスの実行によりプログラム或いはデータの書き込み及び消去を行う不揮発性メモリと、前記コマンドシーケンスの実行後に、前記不揮発性メモリが実行する前記プログラム或いはデータの書き込み又は消去の開始を、前記ＣＰＵの命令サイクル単位で遅延させるコマンド入力制御回路とを具備することを特徴とする。
【０００６】
更に、本発明の一態様の情報処理装の制御方法は、ＣＰＵ、不揮発性メモリ、メモリ、及びコマンド入力制御回路を有する情報処理装置の制御方法であって、前記ＣＰＵが実行する第１のプログラムと、前記メモリ上にセクタ或いはブロックの消去及び書き込みを実行するための第２のプログラムとを前記不揮発性メモリに書き込むステップと、前記第２のプログラムを前記不揮発性メモリから前記メモリにロードするステップと、前記不揮発性メモリのセクタ或いはブロックを消去するためのコマンドを実行するステップと、前記メモリに展開される第２のプログラムへのジャンプ及びプログラム命令を実行するステップと、前記メモリから前記不揮発性メモリへのプログラム復帰を行うステップと、前記不揮発性メモリに別のイベントプログラムを書き込むコマンドシーケンスを実行するステップと、前記メモリ上の前記第２のプログラムへ復帰ジャンプするステップと、消去された前記不揮発性メモリの前記セクタ或いはブロックに第３のプログラムを書き込むコマンドシーケンスを実行するステップと、前記ＣＰＵの命令サイクル数が所定の数に達すると、これまでラッチされていた最終書き込みサイクルを前記不揮発性メモリに出力するステップと、書き込みステータス後、前記不揮発性メモリ上の第４のプログラムへ復帰ジャンプするステップとを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、ＣＰＵによる不揮発性メモリの書き込み及び消去コマンドシーケンスの実行から不揮発性メモリの書き込み及び消去動作の開始の間に、ＣＰＵの命令サイクルの挿入及び実行ができる情報処理装置及びその制御方法を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る情報処理装置及びその制御方法について、図面を参照して説明する。図１は情報処理装置としてのフラッシュメモリ内蔵マイクロコンピュータの構成を示すブロック図、図２はフラッシュメモリのセクタの構成を示す図、図３はコマンドシーケンス表を示す図である。本実施例では、フラッシュメモリ内蔵マイクロコンピュータにフラッシュメモリのコマンド入力を制御するコマンド入力制御回路が設けられる。
【００１０】
図１に示すように、情報処理装置としてのフラッシュメモリ内蔵マイクロコンピュータ３０には、ＣＰＵ（Central  Processing  Unit）１、フラッシュメモリ２、メモリ（ＲＡＭ）３、Ｉ／Ｏ４、アドレスデコーダ５、命令サイクル検出部６、カウンタ７、レジスタ８、及び比較器９が設けられる。
【００１１】
アドレスバス１１は、ＣＰＵ１、フラッシュメモリ２、メモリ（ＲＡＭ）３、Ｉ／Ｏ４、及びアドレスデコーダ５を接続し、アドレス情報の受け渡しを行う。データバス１２は、ＣＰＵ１、フラッシュメモリ２、メモリ（ＲＡＭ）３、Ｉ／Ｏ４、及びアドレスデコーダ５を接続し、データ情報の受け渡しを行う。
【００１２】
ＣＰＵ１は、種々のレジスタや各種の制御信号を生成する制御装置などを有し、マイクロコンピュータ３０全体を指揮・統括し、所定の命令にもとづいて、解読、計算、読み出しなどの演算処理を行う。そして、ＣＰＵ１は、制御信号Ｓ１２をメモリ（ＲＡＭ）３、Ｉ／Ｏ４、レジスタ８、及びコマンド入力制御回路１０に出力する。例えば、制御信号Ｓ１２ａをメモリ（ＲＡＭ）３に、制御信号Ｓ１２ｂをコマンド入力制御回路１０に、制御信号Ｓ１２ｃをレジスタ８に、制御信号Ｓ１２ｄをＩ／Ｏ４にそれぞれ出力する。そして、ＣＰＵ１は、命令サイクル検出部６にバスステータスを示すバスステータス信号Ｓ１５を出力する。
【００１３】
アドレスデコーダ５は、ＣＰＵ１とメモリ（ＲＡＭ）３、Ｉ／Ｏ４、レジスタ８、及びコマンド入力制御回路１０の間に設けられ、入力されるアドレス情報をデコードしたアドレス情報信号Ｓ１１をメモリ（ＲＡＭ）３、Ｉ／Ｏ４、レジスタ８、及びコマンド入力制御回路１０に出力する。例えば、アドレス情報信号Ｓ１１ａをメモリ（ＲＡＭ）３に、アドレス情報信号Ｓ１１ｂをコマンド入力制御回路１０に、アドレス情報信号Ｓ１１ｃをレジスタ８に、アドレス情報信号Ｓ１１ｄをＩ／Ｏ４にそれぞれ出力する。
【００１４】
メモリ（ＲＡＭ）３には、各種情報が記憶・格納され、例えば、予めフラッシュメモリ２に書き込まれたプログラムなどの情報が書き込まれる。
【００１５】
コマンド制御入力回路１０は、アドレスデコーダ５から出力されるアドレス情報信号Ｓ１１ｂ、ＣＰＵ１から出力される制御信号Ｓ１２ｂ、比較器９から出力される一致検出信号Ｓ１９、フラッシュメモリ２から出力されるコマンド検出信号Ｓ２５を入力し、アドレス情報信号Ｓ２１、アドレス情報信号Ｓ２２、及び制御信号Ｓ２４をフラッシュメモリ２に出力し、カウントクリア解除信号Ｓ２０をカウンタ７に出力する。
【００１６】
コマンド制御入力回路１０は、コマンド入力が直接フラッシュメモリ２に入力しないように設けられたものであり、フラッシュメモリ２へのコマンド入力を制御する。そして、コマンド制御入力回路１０は、フラッシュメモリ２から出力されるコマンド検出信号を入力し、セクタ消去と書き込みコマンドシーケンスの最終バイト書き込みサイクルをラッチし、比較器９から一致検出信号Ｓ１９を入力するまで、フラッシュメモリへの最終バイト書き込みサイクルの発生を禁止し、一致検出信号Ｓ１９を入力するとラッチされた最終バイト書き込みサイクルをフラッシュメモリ２に出力する。
【００１７】
なお、アドレス情報信号Ｓ２１はコマンド入力制御回路１０に入力されるアドレス情報信号Ｓ１１ｂにもとづく信号であり、アドレス情報信号Ｓ２２はアドレスバス１１を介してコマンド入力制御回路１０に入力されるアドレス情報信号である。
【００１８】
フラッシュメモリ２は、コマンド入力制御回路１０から出力されるアドレス情報信号Ｓ２１、アドレス情報信号Ｓ２２、及び制御信号Ｓ２４を入力し、コマンド検出信号Ｓ２５をコマンド入力制御回路１０に出力する。フラッシュメモリ２は、コマンド入力制御回路１０を介してプログラムやデータ類などを書き込み、消去、読み出し等を実行し、コマンド入力制御回路１０とのデータ情報のやりとりをデータ情報信号Ｓ２３で行う。ここで、フラッシュメモリ２は、ＮＯＲ型フラッシュメモリを用いているがＮＡＮＤ型やＡＮＤ型のフラッシュメモリ、フラッシュメモリ以外の不揮発性メモリなどを用いてもよい。
【００１９】
命令サイクル検出部６は、ＣＰＵ１とカウンタ７の間に設けられ、ＣＰＵ１から出力されるバスステータス信号Ｓ１５を入力し、各命令サイクルの終了を検出してカウンタ制御信号Ｓ１６をカウンタ７に出力する。
【００２０】
カウンタ７は、命令サイクル検出部６及びコマンド入力制御回路１０と比較器９の間に設けられ、命令サイクル検出部６から出力されるカウンタ制御信号Ｓ１６とコマンド入力制御回路１０から出力されるカウントクリア解除信号Ｓ２０とを入力し、カウンタ出力信号Ｓ１７を比較器９に出力する。ここで、カウンタ制御信号Ｓ１６がイネーブルのとき、カウントアップした信号であるカウンタ出力信号Ｓ１７を比較器９に出力し、カウントクリア解除信号Ｓ２０がイネーブルのとき、カウントクリアされたカウンタ出力信号Ｓ１７を比較器９に出力する。
【００２１】
レジスタ８は、データバス１２に接続され、アドレスデコーダ５から出力されるアドレス情報信号Ｓ１１ｃ、アドレスバス１１からアドレス情報信号Ｓ１３、及びＣＰＵ１から出力される制御信号Ｓ１２ｃを入力し、ＣＰＵ１の命令サイクル数を設定する信号であるカウンタ出力信号Ｓ１８を比較器９に出力する。
【００２２】
比較器９は、カウンタ７及びレジスタ８とコマンド入力制御回路１０の間に設けられ、カウンタ７から出力されるカウンタ出力信号Ｓ１７とレジスタ８から出力されるレジスタ出力信号Ｓ１８とを入力し、カウンタ出力信号Ｓ１７とレジスタ出力信号Ｓ１８の値を比較し、一致した場合に一致検出信号Ｓ１９をコマンド入力制御回路１０に出力する。
【００２３】
Ｉ／Ｏ４は、外部データバス１３により外部に接続され、外部から入力される情報を入力し、マイクロコンピュータ３０で処理される情報を外部に出力する。
【００２４】
図２に示すように、フラッシュメモリのセクタには、例えばｎ個のセクタが設けられ、セクタアドレスＳＡ０には００００ｈから０ＦＦＦｈのアドレスが設定され、セクタアドレスＳＡ１には１０００ｈから１ＦＦＦｈのアドレスが設定され、セクタアドレスＳＡｎにはｎ０００ｈからｎＦＦＦｈのアドレスが設定される。
【００２５】
図３に示すように、フラッシュメモリ内蔵マイクロコンピュータ３０では、複数バイトから構成されるコマンドシーケンスをフラッシュメモリ２に書き込むことで、コマンドとして受け付けられる。
【００２６】
ここで、例えば、１ｓｔバスサイクルから３ｒｄバスサイクルの間にライトサイクル（書き込みサイクル）が行われ、４ｔｈバスサイクルから６ｔｈバスサイクルの間にライトサイクル或いはリードサイクル（読み出しサイクル）が行われる。バイト書き込みシーケンスは、バスサイクル数が４回実行され、プログラムアドレス（ＰＡ）及びプログラムデータ（ＰＤ）が書き込まれる。セクタ消去シーケンスは、バスサイクル数が６回実行され、セクタの消去が行われる。チップ消去シーケンスは、バスサイクル数が６回実行され、チップ消去が行われる。なお、読み出し動作、製品識別、セクタＧｒ．保護情報、或いは製品識別Ｅｘｉｔなどについては説明を省略する。
【００２７】
次に、フラッシュメモリのセクタの消去及び書き込み動作について図４を参照して説明する。図４はセクタの消去及び書き込み動作を示すフローチャートである。ここでは、セクタ単位で消去及び書き込み動作を行っているが、ブロック単位で消去及び書き込み動作を行ってもよい。
【００２８】
図４に示すように、まず、フラッシュメモリ２にＣＰＵ１が実行するプログラムが書き込まれ、メモリ（ＲＡＭ）３上でセクタ消去及び書き込みを実行するためのプログラムブロック（このプログラムブロックをこれ以降プログラムブロックＡと呼称する）も書き込まれる。セクタ消去及び書き込みを実行するとき、プログラムブロックＡがフラッシュメモリ２からメモリ（ＲＡＭ）３にロードされる（ステップＳ１）。
【００２９】
次に、フラッシュメモリ・コマンドシーケンスを実行している途中で確定するコマンド類からセクタ消去及び書き込みコマンドのとき、フラッシュメモリ２からコマンド検出信号Ｓ２５がコマンド入力制御回路１０に出力される。このコマンド検出信号Ｓ２５は、コマンド入力制御回路１０からカウンタ７のカウントクリアするカウントクリア信号Ｓ２０としてカウンタ７に出力される。セクタ消去コマンドと書き込みコマンドのときだけ、カウンタ７から比較器９にカウントアップされたカウンタ出力信号Ｓ１７が出力される。ここで、比較器９から出力される一致検出信号Ｓ１９がコマンド入力制御回路１０に入力されるまでは、コマンド入力制御回路１０によりフラッシュメモリ２への最終バイト書き込みサイクルの発生が禁止される（ステップＳ２）。
【００３０】
続いて、メモリ（ＲＡＭ）３に展開されるプログラムブロックＡの先頭番地へのジャンプ、及びプログラム命令が実行される（ステップＳ３）。
【００３１】
そして、フラッシュメモリ２のセクタを自動消去するためのコマンドシーケンスが実行される（ステップＳ４）。次に、消去ステータスの終了判定を行う消去終了を示すステータスが確認されない場合、ステップ４に戻り作業が繰り返される。消去終了を示すステータスが確認されると消去作業が終了される（ステップＳ５）。
【００３２】
次に、メモリ（ＲＡＭ）からフラッシュメモリへのプログラム復帰が行われる（ステップＳ６）。ここで、ステップＳ４からステップＳ６までが、メモリ（ＲＡＭ）３上に展開及び実行が必要なプログラム（Ｉ）に対応する。
【００３３】
続いて、ＣＰＵ１から出力される制御信号Ｓ１２にもとづいて、フラッシュメモリ３に別のイベントプログラムを書き込むコマンドシーケンスが実行される（ステップＳ７）。そして、メモリ（ＲＡＭ）３上のプログラムへ復帰ジャンプされる(ステップＳ８)。
【００３４】
次に、消去されたフラッシュメモリ３のセクタに新しいプログラムを書き込むコマンドシーケンスが実行される（ステップＳ９）。続いて、次に、書き込みステータスの終了判定を行う書き込み終了を示すステータスが確認されない場合、ステップ４に戻り作業が繰り返される。書き込み終了を示すステータスが確認されると書き込み作業が終了する（ステップＳ１０）。
【００３５】
続いて、書き込みステータス後、フラッシュメモリ３上のプログラムへ復帰ジャンプする。ここで、ステップＳ９からステップＳ１０までが、メモリ（ＲＡＭ）３上に展開及び実行が必要なプログラム（ＩＩ）に対応する（ステップＳ１１）。
【００３６】
上述したように、本実施例の情報処理装置情報処理装置及びその制御方法では、ＣＰＵ１、フラッシュメモリ２、メモリ（ＲＡＭ）３、Ｉ／Ｏ４、アドレスデコーダ５、命令サイクル検出部６、カウンタ７、レジスタ８、及び比較器９が設けられる。コマンド制御入力回路１０は、フラッシュメモリ２から出力されるコマンド検出信号Ｓ２５を入力し、セクタ消去と書き込みコマンドシーケンスの最終バイト書き込みサイクルをラッチし、比較器９から一致検出信号Ｓ１９が出力されるまでフラッシュメモリへの最終バイト書き込みサイクルの発生を禁止し、比較器９から一致検出信号Ｓ１９が出力されるとラッチされた最終バイト書き込みサイクルをフラッシュメモリに出力する。このため、ＣＰＵ１にフラッシュメモリ２の書き込み及び消去コマンドシーケンスの実行からフラッシュメモリの書き込み及び消去の動作を開始するまでのタイミングが制御され、その間にＣＰＵ１の命令サイクルの挿入及び実行が可能となる構成となっている。
【００３７】
したがって、メモリ（ＲＡＭ）に展開される書き換えプログラムサイズを、例えば従来４７バイトの場合と比較して１／８の６バイトに低減することができる。また、空いたメモリ（ＲＡＭ）領域に、書き換え中も必要なイベント処理、例えば時計カウントなどを組み込むことができる。更に、書き込みデータ用のバッファとして使用する場合、バッファサイズを拡大でき、書き込みデータの取り込みのオーバーヘッド時間を低減でき、書き換えのトータル時間を短縮することができる。
【００３８】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００３９】
例えば、本実施例では、情報処理装置をマイクロコンピュータにしているが、情報処理装置をプロセッサや移動体通信などの端末装置などにしてもよい。また、情報処理装置としてのマクロコンピュータにＲＯＭなどのメモリを追加してもよい。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施例１に係る情報処理装置としてのフラッシュメモリ内蔵マイクロコンピュータの構成を示すブロック図。
【図２】本発明の実施例１に係るフラッシュメモリのセクタの構成を示す図。
【図３】本発明の実施例１に係るコマンドシーケンス表を示す図。
【図４】本発明の実施例１に係るセクタの消去及び書き込み動作を示すフローチャート。
【符号の説明】
【００４１】
１  ＣＰＵ
２  フラッシュメモリ
３  メモリ（ＲＡＭ）
４  Ｉ／Ｏ
５  アドレスデコーダ
６  命令サイクル検出
７  カウンタ
８  レジスタ
９  比較器
１０  コマンド入力制御回路
１１  アドレスバス
１２  データバス
１３  外部データバス
３０  マイクロコンピュータ
Ｓ１１（Ｓ１１ａ〜ｄ）、Ｓ１３、Ｓ２１、Ｓ２２  アドレス情報信号
Ｓ１２（Ｓ１２ａ〜ｄ）、Ｓ２４  読み出し・書き込み信号
Ｓ１４、Ｓ２３  データ情報信号
Ｓ１５  バスステータス信号
Ｓ１６  カウンタ制御信号
Ｓ１７  カウンタ出力信号
Ｓ１８  レジスタ出力信号
Ｓ１９  一致検出信号
Ｓ２０  カウントクリア解除信号
Ｓ２５  コマンド検出信号
ＰＡ  書き込みアドレス
ＰＤ  書き込みデータ
ＳＡ  消去セクタ・アドレス
【図１】
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【図２】
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【図３】
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【図４】
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