(57)【要約】【課題】半導体装置におけるＩＲ−Ｄｒｏｐを抑制するとともに、消費電力の増大、及びアセンブリ歩留まりの低下を抑制した、半導体装置における電極の配置方法を提供する。【解決手段】半導体チップのコア周辺に設ける電源パッドの数に応じて、前記半導体チップ上に電極パッドを形成する際に、前記半導体チップのＩＲ−Ｄｒｏｐと、前記電源パッド、前記電極パッド、前記電源パッド及び前記電極パッドを接続するボンディングワイヤ、並びに前記電極パッドに電気的に接続された前記半導体チップ内の電源配線に起因した抵抗値と、前記半導体装置のアセンブリ制約とを考慮して、少なくとも１回以上シミュレートし、前記半導体チップ上における前記電極パッドの配置位置を決定する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体装置の電極配置方法であって、
半導体チップのコア周辺に設ける電源パッドの数に応じて、前記半導体チップ上に電極パッドを形成する際に、
前記半導体チップのＩＲ−Ｄｒｏｐと、前記電源パッド、前記電極パッド、前記電源パッド及び前記電極パッドを接続するボンディングワイヤ、並びに前記電極パッドに電気的に接続された、前記半導体チップ内の電源配線に起因した抵抗値と、前記半導体装置のアセンブリ制約とを考慮して、少なくとも１回以上シミュレートし、前記半導体チップ上における前記電極パッドの配置位置を決定することを特徴とする、半導体装置の電極配置方法。
【請求項２】
半導体装置の電極配置方法であって、
半導体チップのコア周辺に設けた電源パッドに対して、前記半導体チップ上に電極パッドを形成する際に、
前記半導体チップのＩＲ−Ｄｒｏｐと、前記電源パッド、前記電極パッド、前記電源パッド及び前記電極パッドを接続するボンディングワイヤ、並びに前記電極パッドに電気的に接続された、前記半導体チップ内の電源配線に起因した抵抗値と、前記半導体装置のアセンブリ制約とを考慮して、少なくとも１回以上シミュレートし、前記電源パッドの配置数並びに前記半導体チップ上における前記電極パッドの配置位置及び配置数を決定することを特徴とする、半導体装置の電極配置方法。
【請求項３】
前記半導体チップのＩＲ−Ｄｒｏｐと、前記電源パッド、前記電極パッド、前記電源パッド及び前記電極パッドを接続するボンディングワイヤ、並びに前記電極パッドに電気的に接続された前記半導体チップ内の電源配線に起因した抵抗値と、前記半導体装置のアセンブリ制約とを点数化し、その合計点数が所定の点数に達した時点で前記シミュレートを終了することを特徴とする、請求項１又は２に記載の半導体装置の電極配置方法。
【請求項４】
前記シミュレートの最大ループ数を予め決定しておき、前記シミュレートの数が前記最大ループ数に達した時点で前記シミュレートを終了することを特徴とする、請求項１又は２に記載の半導体装置の電極配置方法。
【請求項５】
前記アセンブリ制約は、少なくともボンディングワイヤ長、ボンディングワイヤの最大及び最小ルール値、及び前記ボンディングワイヤの平面配置角度を含むことを特徴とする、請求項１〜４のいずれか一に記載の電極配置方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の電極配置方法に関し、特には、前記半導体装置における半導体チップのコア周辺に配置する電源パッド、及び前記半導体チップ上に配置する電極パッドの配置方法に関する。
【背景技術】
【０００２】
従来、ワイヤーボンディング方式を用いて半導体チップを実装する半導体装置では、所定の基板上に前記半導体チップを搭載するとともに、前記半導体チップのコア周辺に電源パッドを配置し、さらに前記基板上にボンディングリード（ボンディングフィンガー）を配置して、前記ボンディングリード及び前記電源パッド間、並びに前記電源パッド及び前記半導体チップ上に形成した電極パッド間をワイヤーボンディングで電気的に接続し、前記半導体チップへは、前記ボンディングリード及び前記電源パッドを介して電源電圧が印加されるような構成となっていた。
【０００３】
上述のような従来の半導体装置では、特に半導体チップのコアにおける消費電力が増大してしまうため、前記半導体チップのコアにおける電源電圧が、前記半導体チップの外周部における電源電圧よりも低くなる、いわゆるＩＲ−Ｄｒｏｐと呼ばれる現象が生じていた。半導体装置においてＩＲ−Ｄｒｏｐが生じると、前記半導体チップ、特にコアに対して十分な電源電圧が印加されず、コア、すなわち回路部が安定に動作できないという問題が生じる。
【０００４】
このような問題に対処するためには、前記半導体チップのＩＲ−Ｄｒｏｐが顕著に生じる部分、例えばコアに相当する部分上により多くの電極パッドを形成し、十分な電源電圧が印加されるようにする必要がある。しかしながら、無造作に形成すべき電極パッド数を増大させると、ボンディングワイヤー数も増大し、アセンブリ歩留まりの低下や組み立てコストの増大を招くという問題を生じる。
【０００５】
特許文献１には、半導体チップ上に電極パッドを格子状に複数配置するとともに、これらパッド間をワイヤーボンディングによって電気的に接続するという技術が開示されている。しかしながら、このような技術でも、形成すべき電極パッド数を過剰に増大させてしまう傾向があり、上述したようなボンディングワイヤー数の増大による、アセンブリ歩留まりの低下や組み立てコストの増大を招くという問題を生じる。
【０００６】
さらに、特許文献２では、半導体チップ上におけるＩＲ−Ｄｒｏｐに関連した電位分布をシミュレートし、得られた電位分布に応じて前記半導体チップ上に配置すべき電極パッドの数及び位置を決定するという技術が開示されている。しかしながら、この技術ではシミュレートして得た電位分布に対して配置すべき電極パッドの数及び位置を決定するので、この場合においても、形成すべき電極パッド数を過剰に増大させてしまうという問題があった。
【０００７】
一方、半導体装置の全体を考慮した場合、単に上記ＩＲ−Ｄｒｏｐのみを考慮した電極パッドの配置を行うと、装置全体としての抵抗値増大の問題や、アセンブリ制約などを無視することになり、半導体装置全体の消費電力の増大、及びアセンブリ歩留まりの低下などの問題を招くなどの問題を生じていた。
【特許文献１】特開２００５−８５８２９号
【特許文献２】特開２００６−３３９２５２号
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、半導体装置におけるＩＲ−Ｄｒｏｐを抑制するとともに、消費電力の増大、及びアセンブリ歩留まりの低下を抑制した、半導体装置における電極の配置方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成すべく、本発明の一態様は、半導体装置の電極配置方法であって、
半導体チップのコア周辺に設ける電源パッドの数に応じて、前記半導体チップ上に電極パッドを形成する際に、前記半導体チップのＩＲ−Ｄｒｏｐと、前記電源パッド、前記電極パッド、前記電源パッド及び前記電極パッドを接続するボンディングワイヤ、並びに前記電極パッドに電気的に接続された、前記半導体チップ内の電源配線に起因した抵抗値と、前記半導体装置のアセンブリ制約とを考慮して、少なくとも１回以上シミュレートし、前記半導体チップ上における前記電極パッドの配置位置を決定することを特徴とする、半導体装置の電極配置方法に関する。
【００１０】
また、本発明の一態様は、半導体装置の電極配置方法であって、半導体チップのコア周辺に設けた電源パッドに対して、前記半導体チップ上に電極パッドを形成する際に、前記半導体チップのＩＲ−Ｄｒｏｐと、前記電源パッド、前記電極パッド、前記電源パッド及び前記電極パッドを接続するボンディングワイヤ、並びに前記電極パッドに電気的に接続された、前記半導体チップ内の電源配線に起因した抵抗値と、前記半導体装置のアセンブリ制約とを考慮して、少なくとも１回以上シミュレートし、前記電源パッドの配置数並びに前記半導体チップ上における前記電極パッドの配置位置及び配置数を決定することを特徴とする、半導体装置の電極配置方法に関する。
【発明の効果】
【００１１】
上記態様によれば、半導体装置におけるＩＲ−Ｄｒｏｐを抑制するとともに、消費電力の増大、及びアセンブリ歩留まりの低下を抑制した、半導体装置における電極の配置方法を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の具体的な実施形態について説明する。
【００１３】
（第１の実施形態）
図１は、第１の実施形態における半導体装置の電極配置方法のステップを示すフローチャートであり、図２は、本実施形態で使用する電極配置算出装置の一例を示す構成図である。また、図３〜１３は、前記電極配置方法の各ステップに対する説明図である。
【００１４】
最初に、初期設定として、ボンディングパッド位置を算出するために必要な情報を入力する。この情報は、半導体チップのサイズ及び前記半導体チップの周辺に配置する電源パッド位置及び配置個数などを含む。さらに、以下に詳述する終了条件（点数及びシミュレートループ数）、限界ＩＲ−Ｄｒｏｐ値、アセンブリ制約及び入れ替え確率などの諸条件を必要に応じて適宜含むことができる。さらに限界ＩＲ−Ｄｒｏｐ値及びアセンブリ制約などに対する重要度数をも適宜入力することができる（ステップＳ１１）。
【００１５】
なお、上記ステップは、図２に示す装置の入力装置１１にて行われる。
【００１６】
次いで、図３のように半導体チップ中央部をメッシュ状に分割し（ステップＳ１２）、縦、横の線が交差した位置をボンディングパッド配置の候補点とし、予め定められた数の電極パッドを一義的にランダム配置する（ステップＳ１３）。この場合のメッシュの間隔は、パラメータによる固定値でも良いし、作業者が個別に指定する値でも良い。
【００１７】
また、この際に、図４のようにアセンブリ制約（特にボンディングワイヤ長）を考慮してある程度の範囲を絞り込んでボンディングパッド配置位置を限定することもできる。すなわち、図４に示す電源パッドに対してボンディングワイヤ長を考慮することによって、半導体チップ上において電極パッドを配置できる領域を太線枠で囲まれた領域内に予め限定することができる。
【００１８】
また、図５のようにボンディングワイヤの最大・最小ルール値およびワイヤの平面配置角度などのアセンブリ制約を入力することで各電源パッドからボンディングワイヤを張ることができる範囲（概ね扇状になる）に限定することで、半導体チップ上において電極パッドを配置できる領域を前記扇状の枠で囲まれた領域内に予め限定することができる。なお、ワイヤの平面配置角度を入力するのは、チップ周辺に近い場所に内部ボンディングパッドを配置してもＩＲ−Ｄｒｏｐの改善効果は少ないので、おおよそ９０度くらいの角度を範囲とすることで、候補点とすることができる。このように候補点をあらかじめ絞り込むことは、処理時間の短縮につながる利点もある。
【００１９】
次いで、現時点でのボンディングパッド位置における電圧降下の情報をＩＲ−Ｄｒｏｐ解析ツールを使用して計算を行う(ステップＳ１４)。このＩＲ−Ｄｒｏｐ解析ツールは市販されており、例えば上記特許文献２にもこのようなＩＲ−Ｄｒｏｐ解析ツールを用いた解析方法が開示されている。
【００２０】
なお、特許文献２に記載の方法では、ＩＲ−Ｄｒｏｐ解析ツールによって半導体チップ上の電位分布を算出した後、電極パッドを配置するが、本実施形態では、予め所定数の電極パッドを半導体チップ上に配置した状態で、ＩＲ−Ｄｒｏｐ解析ツールによって半導体チップ上の電位分布を算出する。したがって、その後の電極パッドの配置変更に際して最初に配置した電極パッドの形態を参照することができ、前記電極パッドの配置変更を簡易に行うことができるようになる。
【００２１】
次いで、前記ＩＲ−Ｄｒｏｐ解析ツールによって得た半導体チップ上の電圧降下の最大値や平均値の情報を図６の点数計算グラフに基づく計算式を使って点数化を行う。あらかじめ入力されたＩＲ−Ｄｒｏｐ限界値を超えた場合は、その電極パッド位置が採用されないように１００点を１００倍くらいしたような大きな値となるようにする。最大値、平均値の点数は、あらかじめ入力された重要度数を掛けたものを各項目の点数とする(ステップＳ１５)。
【００２２】
次いで、図７のように、半導体チップ周辺部の電源パッドから、ボンディングワイヤとチップ内電源配線を経由する測定点までの経路と、半導体チップ中央部の電極パッドからチップ内電源配線のみを経由する測定点までの経路とにおける抵抗値を前記測定点において計算する(ステップＳ１６)。抵抗値は、単位長さ当たりの抵抗値をボンディングワイヤ、チップ内配線のそれぞれをライブラリとして用意し、前記単位長さ当たりの抵抗値にボンディングワイヤ長やチップ内配線長（直線距離）を掛けて計算する。
【００２３】
測定点での計算結果より抵抗値の平均値、最大値の情報を図８の点数計算グラフに基づく計算式を使って点数化を行う。最大値、平均値の点数は、あらかじめ入力された重要度数を掛けたものを各項目の点数とする(ステップＳ１７)。
【００２４】
次に現時点でのボンディングパッド位置の状態で、周辺の電源パッドとチップ中央部の電極パッド間をボンディングワイヤで接続し、アセンブリ制約に関するルール判定を行う。判定内容の例としては、図９のようにボンディングワイヤ長やボンディングワイヤ間距離などについて判定を行う(ステップＳ１８)。ボンディングワイヤ長は、周辺パッド側の電源パッドの中心から、チップ内部パッドの中心までの直線距離を計算する。ボンディングワイヤ間距離は、チップ周辺パッドからチップ内部パッドへのボンディングワイヤの最短距離を計算する。
【００２５】
次いで、ボンディングワイヤ長の結果をルール値にあてはめ、図１０の点数計算グラフに基づく計算式を使って点数化を行う（ステップＳ１９）。アセンブリ制約の項目では、ルール値の範囲外でのアセンブリは不可能であるので、１００点を１００倍くらいしたような大きな値となるようにする。また、図１０ではルール範囲内は配点を”０”点としているが、図１１の点数計算グラフのようにルールの限界に近づくほど点数が高くなるような配点にすることも可能である。
【００２６】
同様に、ボンディングワイヤ間距離の結果をルール値にあてはめ、図１２の点数計算グラフに基づく計算式を使って点数化を行う(ステップＳ１９)。ワイヤ間距離は、間隔が近い場合のみアセンブリ不可能となるため測定結果がルール値以下の場合は、１００点を１００倍くらいしたような大きな値となるようにする。また、図１２ではルール範囲内は配点を”０”点としているが、図１３の点数計算グラフのようにルールの限界に近づくほど点数が高くなるような配点にすることも可能である。
【００２７】
ボンディングワイヤ長、ボンディングワイヤ間隔についても最大値、平均値の点数は、あらかじめ入力された重要度数を掛けたものを各項目の点数とする。ＩＲ−Ｄｒｏｐ、抵抗値、アセンブリ制約の各項目で計算した点数を合計し、総合点数を算出する(ステップＳ１９)。この総合点数は、例えば図１４に示すような点数表として表すことができる。
【００２８】
図１４に示す総合点数がステップＳ１１で入力された点数に到達した場合は、処理を終了し、上述したシミュレーションによって得た結果に基づいて電極パッドを半導体チップ上に配置する（ステップＳ２３）。一方、図１４に示す総合点数がステップＳ１１に入力された点数に到達していない場合は、ステップＳ１２に戻って再度電極パッドを再配列し、同様にステップＳ１３からＳ２０までの操作を行う。この場合、２回目以降で計算された点数が、前回のものと比較して改善されていればボンディングパッドの位置を確定し、そうでなければ入れ替えたボンディングパッド位置を元に戻すようにする(ステップＳ２１)。
【００２９】
総合点数が小さいほど良い結果であると言えるので、前回の結果より小さい点数であれば現在のパッド位置および総合点数を記憶し、そうでなければ前回のパッド位置に戻すようにする。あらかじめ入れ替え確率が指定されている場合は、点数が改善されていない場合であっても指定された確率で現在のパッド位置と総合点数を記憶する。入れ替え確率を０%にすることで、改善されない場合は必ずパッド位置を元に戻すようにすることも可能である。点数があらかじめ入力された終了点数に達した場合は、そのパッド位置を最終結果として出力する。
【００３０】
また、終了点数の指定によっては、永遠に点数未達で上記の繰り返しのシミュレーションが無限ループになってしまう可能性もあるので、終了条件として最大ループ数も指定できるようにする。ループ回数が指定ループ数に達した場合は、処理を終了し、一番点数が良かった（小さかった）ボンディングパッド位置を最終結果として出力する(ステップＳ２３)。
【００３１】
なお、ステップＳ１２〜Ｓ２０は、図２に示す装置の演算装置１２によって主として行われ、その際に得られたデータ、例えば図６に示すような点数グラフなどは、適宜記憶装置１３内に記憶されるとともに、必要に応じて表示装置１４に表示されるようになっている。また、ステップＳ２３を経て最終的に得たデータ（電極パッドの配置形態）は、出力装置１４を介して出力される（ステップＳ２４）。
【００３２】
なお、本実施形態では、半導体チップのＩＲ−Ｄｒｏｐと、電源パッド、電極パッド、前記電源パッド及び前記電極パッドを接続するボンディングワイヤ、並びに前記電極パッドに電気的に接続された前記半導体チップ内の電源配線に起因した抵抗値と、前記半導体装置のアセンブリ制約とをこの順に評価解析し、点数化しているが、前記評価解析の順序は適宜に変化させることもできる。例えば、抵抗値の評価解析の後にＩＲ−Ｄｒｏｐの評価解析を行い、アセンブリ制約の評価解析を行うこともできる。さらには、アセンブリ制約の評価解析の後に、ＩＲ−Ｄｒｏｐの評価解析及び抵抗値の評価解析を行うこともできる。
【００３３】
(第２の実施形態)
図１５は、第２の実施形態における半導体装置の電極配置方法のステップを示すフローチャートであり、図１６〜１７は、前記電極配置方法の各ステップに対する説明図である。
【００３４】
本実施形態におけるステップフローは、半導体チップの周辺に配置する電源パッド数及び半導体チップ上に配置する電極パッド数を可変にした点を除き、基本的には第１の実施形態におけるステップフローと同じである。したがって、本実施形態では、上記第１の実施形態と異なるステップを中心にして説明する。
【００３５】
最初に、実施形態１と同様にしてステップＳ１１としての初期設定を行う。次いで、半導体チップの周辺に配置される電源パッドを各辺の中央に１つずつ自動追加（初期配置）する（ステップＳ３１）。この初期配置する電源パッドの情報は、自動追加ではなくあらかじめ利用者が任意の位置に追加しておくことも可能である。次いで、第１の実施形態と同様に、ステップＳ１２〜Ｓ２０までを順に実施して、図１４に示すような総合点数を算出する。
【００３６】
本実施形態でも、総合点数が小さいほど良い結果であると言えるので、前回の結果より小さい点数であれば現在のパッド位置および総合点数を記憶し、そうでなければ前回のパッド位置に戻すようにする。あらかじめ入れ替え確率が指定されている場合は、点数が改善されていない場合であっても指定された確率で現在のパッド位置と総合点数を記憶する。入れ替え確率を０%にすることで、改善されない場合は必ずパッド位置を元に戻すようにすることも可能である。点数があらかじめ入力された終了点数に達した場合は、そのパッド位置を最終結果として出力する。
【００３７】
一方、上述したシミュレーションを繰り返した結果、終了条件の点数に未達の場合で、限界ループ数を超えた場合は、周辺の電源パッドおよび半導体チップ上に配置するボンディングパッドを１つずつ増やし、点数化処理を繰り返す。このときの電源パッドを追加する位置の決め方は、図１６または図１７のようにチップを分割し、ＩＲ−Ｄｒｏｐの最大値を記録した測定点がどの領域に属しているかで電源パッドを追加すべき領域を判断する。チップコーナー部の領域が選択された場合は、各チップ辺の周辺パッド数をカウントして、少ない方の辺に追加する。これにより、チップ辺ごとの周辺パッド数のバラツキを抑えられる効果がある。
【００３８】
なお、本実施形態においても、半導体チップのＩＲ−Ｄｒｏｐと、電源パッド、電極パッド、前記電源パッド及び前記電極パッドを接続するボンディングワイヤ、並びに前記電極パッドに電気的に接続された前記半導体チップ内の電源配線に起因した抵抗値と、前記半導体装置のアセンブリ制約とをこの順に評価解析し、点数化しているが、前記評価解析の順序は適宜に変化させることもできる。
【００３９】
また、ステップＳ１１は、図２に示す装置の入力装置１１によって行われ、ステップＳ１２〜Ｓ２０は、図２に示す装置の演算装置１２によって主として行われ、その際に得られたデータ、例えば図６に示すような点数グラフなどは、適宜記憶装置１３内に記憶されるとともに、必要に応じて表示装置１４に表示されるようになっている。また、ステップＳ２０を経て最終的に得たデータ（電極パッドの配置形態）は、出力装置１４を介して出力される（ステップＳ２４）
【００４０】
以上、本発明を上記具体例に基づいて詳細に説明したが、本発明は上記具体例に限定されるものではなく、本発明の範疇を逸脱しない限りにおいてあらゆる変形や変更が可能である。
【図面の簡単な説明】
【００４１】
【図１】第１の実施形態における半導体装置の電極配置方法のステップを示すフローチャートである。
【図２】本実施形態で使用する電極配置算出装置の一例を示す構成図である。
【図３】半導体チップ中央部をメッシュ分割した状態を示す図である。
【図４】アセンブリ制約を考慮したボンディングパッド配置可能領域を示す図である。
【図５】同じく、アセンブリ制約を考慮したボンディングパッド配置可能領域を示す図である。
【図６】ＩＲ−Ｄｒｏｐの点数計算グラフを示す図である。
【図７】半導体装置の抵抗値測定を示す概念図である。
【図８】半導体装置の抵抗値の点数計算グラフを示す図である。
【図９】アセンブリ制約の判定項目を概略的に示す図である。
【図１０】アセンブリ制約（ワイヤ長）の点数計算グラフを示す図である。
【図１１】同じく、アセンブリ制約（ワイヤ長）の点数計算グラフを示す図である。
【図１２】アセンブリ制約（ワイヤ間距離）の点数計算グラフを示す図である。
【図１３】同じく、アセンブリ制約（ワイヤ間距離）の点数計算グラフを示す図である。
【図１４】ＩＲ−Ｄｒｏｐ、抵抗値、アセンブリ制約の各項目で計算した点数を合計して得た総合点数を示す表である。
【図１５】第２の実施形態における半導体装置の電極配置方法のステップを示すフローチャートである。
【図１６】電源パッド追加位置を決めるためのチップ分割イメージを示す図である。
【図１７】同じく、電源パッド追加位置を決めるためのチップ分割イメージを示す図である。
【符号の説明】
【００４２】
１１  入力装置
１２  演算装置
１３  記憶装置
１４  表示装置
１５  出力装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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