(57)【要約】【課題】静電気の帯電によって影響を受けるスイッチ素子の第１および第２の素子電極の誤動作を防止する機構デバイスを提供する。【解決手段】機構デバイスは、上面に形成された第１の素子電極１１と第２の素子電極１２、これら素子電極１１、１２の両端にそれぞれ電気的に接続されたスルーホール１３ａ、１３ｂ、および各スルーホール１３ａ、１３ｂにそれぞれ電気的に接続さて回路基板３０に接合された外部接続用端子１４ａ、１４ｂを有する素子形成基板１０と、この素子形成基板１０に第１の素子電極１１と第２の素子電極１２を覆うように固着され、一方のスルーホール１３ａに接合された金属膜４０を表面に有する素子保護用基板２０とを備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
上面にスイッチ素子が形成され、さらに、そのスイッチ素子と回路基板とを接続する電路が形成された素子形成基板と、
該素子形成基板にスイッチ素子を覆うように固着された素子保護用基板とを備え、
前記素子保護用基板の表面に、前記素子形成基板の電路と電気的に接合された金属膜が施されていることを特徴とする機構デバイス。
【請求項２】
前記素子形成基板の電路は、前記スイッチ素子の両端にそれぞれ電気的に接続されたスルーホール、および各スルーホールにそれぞれ電気的に接続さて前記回路基板に接合された外部接続用端子からなり、
前記素子保護用基板の金属膜は、片側のスルーホールに電気的に接合されていることを特徴とする請求項１記載の機構デバイス。
【請求項３】
上面にスイッチ素子が形成され、さらに、そのスイッチ素子と回路基板とを接続する電路が形成された素子形成基板と、
該素子形成基板にスイッチ素子を覆うように固着された素子保護用基板とを備え、
前記素子保護用基板は、内部抵抗率１０10Ω・ｍ以下の材料よりなり、前記素子形成基板の電路に電気的に接合されていることを特徴とする機構デバイス。
【請求項４】
前記素子形成基板の電路は、前記スイッチ素子の両端にそれぞれ電気的に接続されたスルーホール、および各スルーホールにそれぞれ電気的に接続さて前記回路基板に接合された外部接続用端子からなり、
前記素子保護用基板は、片側あるいは両側のスルーホールに電気的に接合されていることを特徴とする請求項３記載の機構デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パッケージ化された機構デバイスに係わり、さらに詳しくは、パッケージに帯電する静電気を除去する機構デバイスに関するものである。
【背景技術】
【０００２】
従来の機構デバイスは、回路基板と、この基板上に形成された下部電極および上部電極とを備え、そして、上部電極には、下部電極との電気的接触がなされるように、下部電極側に突出する梁部が形成されている。外部磁界により下部電極と上部電極とが磁化されると、上部電極の梁部が下部電極側に引き寄せられ、梁部の先端部が下部電極に接触してスイッチＯＮ状態となる。外部磁界が消滅した場合は、磁気吸引力で下部電極に接触している梁部が自身の弾性力によって元の位置に復帰しスイッチＯＦＦ状態となる（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開２００３−３１１６９９号公報（第３−４頁、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、機構デバイスは、下部電極と上部電極を保護する目的として、パッケージ化されているが、パッケージ表面に静電気が生じた場合、静電気が溜まり、パッケージが帯電することがある。この静電気の帯電によって、パッケージ内部の上部電極の梁部が外力を受け、動作に影響を及ぼすことがあった。
【課題を解決するための手段】
【０００５】
本発明に係る機構デバイスは、上面にスイッチ素子が形成され、さらに、そのスイッチ素子と回路基板とを接続する電路が形成された素子形成基板と、この素子形成基板にスイッチ素子を覆うように固着された素子保護用基板とを備え、素子保護用基板の表面に、素子形成基板の電路と電気的に接合された金属膜が施されている。
【発明の効果】
【０００６】
本発明においては、素子保護用基板の表面に施された金属膜が素子形成基板のスイッチと回路基板を接続する電路に接合されているので、素子保護用基板に静電気が発生しても除去することができ、このため、静電気に起因する外力によるスイッチ素子の誤動作を防止できる。
【発明を実施するための最良の形態】
【０００７】
実施の形態１．
図１は本発明の実施の形態１を示す機構デバイスの断面図である。
素子形成基板１０は、ガラス基材からなり、上面に形成されたスイッチ素子の第１の素子電極１１および第２の素子電極１２と、これら素子電極１１、１２の並び方向の両側面に厚み方向に形成された２つの溝状のスルーホール１３ａ、１３ｂと、その両側面の下面に第１及び第２の素子電極１１、１２の並び方向と直交する方向に延びて形成された２つの長方形状の外部接続用端子１４ａ、１４ｂとを備えている。
【０００８】
第１の素子電極１１は第２の素子電極１２側に延びて形成された梁部１１ａを有し、この梁部１１ａの内部にニッケルなどで構成された磁性体１１ｂが組み込まれている。第２の素子電極１２の内部には、梁部１１ａと同様にニッケルの磁性体１２ａが組み込まれている。外部接続用端子１４ａ、１４ｂは、回路基板３０に形成された配線パターン３０ａに電気的に接合されている。
【０００９】
前述した第１の素子電極１１（梁部１１ａ含む）、第２の素子電極１２、スルーホール１３ａ、１３ｂおよび外部接続用端子１４ａ、１４ｂは、例えばフォトリソグラフィ法および電界メッキ法を用いて形成されたものであり、それぞれの表面には例えば金（Ａｕ）で構成された金属膜が張り付けられている。この金属膜により、第１の素子電極１１と一方の外部接続用端子１４ａとがスルーホール１３ａを介在して電気的に接続され、第２の素子電極１２と他方の外部接続用端子１４ｂとがスルーホール１３ｂを介在して電気的に接続された状態になっている。
【００１０】
素子保護用基板２０は、素子形成基板１０と同様にガラス基材よりなり、中央部に第１の素子電極１１と第２の素子電極１２とを覆うためのザグリ部２０ａが形成され、絶縁性接着剤により素子形成基板１０に固着されている。この素子保護用基板２０は、素子形成基板１０の上面に形成された第１および第２の素子電極１１、１２を外部環境から保護するためのものである。
【００１１】
素子保護用基板２０の上面およびスルーホール１３ｂ側の側面を除く３つの側面には金属膜４０が張り付けられ、これら３つの側面のうちスルーホール１３ａ側の側面の金属膜４０は、そのスルーホール１３ａの表面に張り付けられた金属膜と接合されている。つまり、素子保護用基板２０の４つの面に張り付けられた金属膜４０は、スルーホール１３ａの金属膜および外部接続用端子１４ａを介して回路基板３０の配線パターン３０ａと電気的に接続されている。
【００１２】
前記のように構成された機構デバイスにおいて、例えば、第１の素子電極１１の梁部１１ａに組み込まれた磁性体１１ｂの先端部がＳ極、第２の素子電極１２に組み込まれた磁性体１２ｂの先端部がＮ極となるように、外部から磁界６０を発生させると、両磁性体１１ｂ、１２ｂが磁化され、この磁化による磁気吸引力によって、梁部１１ａが第２の素子電極１２に向かって撓み、梁部１１ａと第２の素子電極１２とが接触してスイッチＯＮ状態となる。この時、図中に示すように電源７０が外部接続用端子１４ａ、１４ｂ間に印加されていた場合、電源７０からの電流が外部接続用端子１４ｂ→スルーホール１３ｂ→第２の素子電極１２→第１の素子電極１１→スルーホール１３ａ→外部接続用端子１４ａの経路を順に経て流れる。
【００１３】
第１の素子電極１１の梁部１１ａと第２の素子電極１２とが接触しているときに、外部磁界６０が除去されると、梁部１１ａの磁性体１１ｂと第２の素子電極１２の磁性体１２ｂとの間に作用していた磁気吸引力が消滅する。この場合、梁部１１ａが自身の弾性力により元の位置に戻ってスイッチＯＦＦ状態となり、電源７０からの電流を遮断する。
【００１４】
一方、素子保護用基板２０に静電気５０が発生した場合、その静電気５０は、素子保護用基板２０の金属膜４０からスルーホール１３ａを通って外部接続用端子１４ａに至り、回路基板３０の配線パターン３０ａを経てアース側に移動し除去される。
【００１５】
以上のように実施の形態１によれば、素子保護用基板２０の４つの面に金属膜４０を張り付け、この金属膜４０をスルーホール１３ａの金属膜および外部接続用端子１４ａを介して回路基板３０の配線パターン３０ａと電気的に接続しているので、素子保護用基板２０に静電気５０が発生しても除去することができ、このため、静電気５０に起因する外力による梁部１１ａの誤動作を防止できる。
【００１６】
実施の形態２．
図２は本発明の実施の形態２を示す機構デバイスの断面図である。なお、図１で説明した実施の形態１と同一又は相当部分には同じ符号を付し説明を省略する。
図中に示す素子保護用基板２１は、例えば、内部抵抗率が１０10Ω・ｍ以下で、表面抵抗率の低いガラス基材よりなっている。このガラス基材の抵抗率は、一般的に電子部品で使用されているパイレックス（登録商標）、石英など品質の優れたガラス（内部抵抗率：１０12Ω・ｍ〜１０17Ω・ｍ、表面抵抗率：１０12Ω／□〜１０15Ω／□）よりも低い。そのガラス基材の内部抵抗率を低減させる方法として、例えば、イオン性元素を含有することで可能になり、ソーダガラスでは内部抵抗率を１０9 Ω・ｍまで下げることができる。
【００１７】
この素子保護用基板２１は、図中に示すように、スルーホール１３ａ、１３ｂの上端に形成された縁部１３ａａ、１３ｂｂに接触しており、そのスルーホール１３ａ、１３ｂの表面に張り付けられた金属膜（図示せず）を介して外部接続用端子１４ａ、１４ｂと電気的に接続された状態になっている。
【００１８】
前記のように構成された機構デバイスにおいて、素子保護用基板２１に静電気５０が発生した場合、その静電気５０は、素子保護用基板２１に接合されたスルーホール１３ａの金属膜を通って外部接続用端子１４ａに至り、回路基板３０の配線パターン３０ａを経てアース側に移動し除去される。なお、本デバイスに外部磁界６０を発生させた場合の動作、および外部磁界６０を除いたときの動作は、前述した実施の形態１と同様である。
【００１９】
以上のように実施の形態２によれば、素子保護用基板２１に内部抵抗率１０10Ω・ｍ以下のガラス基材を使用しているので、素子保護用基板２１に静電気５０が発生しても除去することができ、このため、静電気５０に起因する外力による梁部１１ａの誤動作を防止できる。
【００２０】
なお、実施の形態２では、素子保護用基板２１に、内部抵抗率１０10Ω・ｍ以下のガラス基材を用いたことを述べたが、導電性を有するプラスティック材を使用しても良い。例えば、プラスティック材である導電性ポリプロピレンの場合、内部抵抗率は１〜１０10Ω・ｍであるが、内部抵抗率を１０10Ω・ｍと調整したものを用いる。また、内部抵抗率１０10Ω・ｍ、表面抵抗率１０11Ω／□程度まで下げたＰＣ／ＡＢＳポリマーアロイを用いてもよい。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施の形態１を示す機構デバイスの断面図である。
【図２】本発明の実施の形態２を示す機構デバイスの断面図である。
【符号の説明】
【００２２】
１０  素子形成基板、１１  第１の素子電極、１１ａ  梁部、１１ｂ  磁性体、
１２  第２の素子電極、１２ｂ  磁性体、１３ａ，１３ｂ  スルーホール、１４ａ，１４ｂ  外部接続用端子、２０  素子保護用基板、２０ａ  ザグリ部、３０  回路基板、３０ａ  配線パターン、４０  金属膜、５０  静電気、６０  外部磁界。
【図１】
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【図２】
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