(57)【要約】【課題】高速のデジタル信号を２本のペアとなる信号線路で伝送する場合において、レシーバ回路の直前での同相雑音印加にも強い差動信号伝送システムを提供することにある。【解決手段】本発明は、差動信号を送信するドライバ回路１０と前記差動信号を受信するレシーバ回路４０とを設け、前記ドライバ回路から送信される差動信号と前記レシーバ回路で受信される差動信号とを少なくとも２つの信号線路３０を用いて接続して構成した差動信号伝送システムであって、前記ドライバ回路において、前記差動信号の一方の信号と他方の信号との間に任意の時間差をつけて送信するように構成したことを特徴とする。【選択図】図１
2008042316.tif 000002
【特許請求の範囲】
【請求項１】
差動信号を送信するドライバ回路と前記差動信号を受信するレシーバ回路とを設け、前記ドライバ回路から送信される差動信号と前記レシーバ回路で受信される差動信号とを少なくとも２つの信号線路を用いて接続して構成した差動信号伝送システムであって、
前記ドライバ回路において、前記差動信号の一方の信号と他方の信号との間に任意の時間差をつけて送信するように構成したことを特徴とする差動信号伝送システム。
【請求項２】
前記ドライバ回路は、さらに、前記差動信号の一方の信号と他方の信号との間に前記任意の時間差をつける遅延回路と、該遅延回路で前記任意の時間差がつけられた差動信号の各々を増幅して送信する２つの増幅回路とを備えて構成したことを特徴とする信号請求項１に記載の差動信号伝送システム。
【請求項３】
前記ドライバ回路は、さらに、任意の位相のクロックを入力することにより前記差動信号の一方の信号と他方の信号との間に前記任意の時間差をつけて出力するフリップフロップ回路と、該フリップフロップ回路で前記任意の時間差がつけられた差動信号の各々を増幅して送信する２つの増幅回路とを備えて構成したことを特徴とする請求項１に記載の差動信号伝送システム。
【請求項４】
前記ドライバ回路は、さらに、前記任意の時間差をつけて出力される差動信号の各々を、前記少なくとも２つの信号線路の各々に対して単独で出力して送信するように構成したことを特徴とする請求項１乃至３の何れか一つに記載の差動信号伝送システム。
【請求項５】
前記レシーバ回路は、さらに、前記受信した差動信号を増幅する差動増幅器と、２相以上のクロックを発生させるＰＬＬ回路と、前記差動増幅器で増幅した差動信号と前記ＰＬＬ回路のクロックの位相とを位相比較器で比較し、前記ＰＬＬ回路のクロックをセレクタで選択するクロック・信号再生回路と、該選択したＰＬＬのクロックの位相を保持するレジスタとを備えて構成したことを特徴とする請求項１乃至４の何れか一つに記載の差動信号伝送システム。
【請求項６】
前記レシーバ回路は、さらに、前記受信した差動信号を増幅する差動増幅器と、該差動増幅器の２つの入力の各々を個別に信号の中点電圧に固定するショート回路と、２相以上のクロックを発生させるＰＬＬ回路と、前記差動増幅器で増幅した差動信号と前記ＰＬＬ回路のクロックとの位相を位相比較器で比較し、前記ＰＬＬのクロックをセレクタで選択するクロック・信号再生回路と、該選択したＰＬＬ回路のクロックの位相を保持するレジスタとを備えて構成したことを特徴とする請求項１乃至４の何れか一つに記載の差動信号伝送システム。
【請求項７】
前記レシーバ回路は、さらに、前記受信した２つの信号の差を増幅することと、各々の信号を増幅することの２つの機能を持つ増幅回路と、２相以上のクロックを発生させるＰＬＬ回路と、前記増幅回路で増幅した信号と前記ＰＬＬ回路のクロックとの位相を位相比較器で比較し、前記ＰＬＬ回路のクロックをセレクタで選択するクロック・信号再生回路と、該選択したＰＬＬ回路のクロックの位相を保持するレジスタとを備えたことを特徴とする請求項１乃至４の何れか一つに記載の差動信号伝送システム。
【請求項８】
請求項５乃至７の何れか一つに記載の差動信号伝送システムにおいて、信号線路のスキュー調整方法であって、
最初に前記ドライバ回路から送信して前記レシーバ回路で受信した２つの信号の片側の信号に対するレシーバ回路での再生クロックの位相を前記クロック・信号再生回路で選択して前記レジスタに記憶する第１のステップと、
次に、前記信号とは逆位相の信号に対するレシーバ回路での再生クロックの位相を前記クロック・信号再生回路で選択して前記レジスタに記憶する第２のステップと、
次に、前記第１のステップ及び第２のステップで前記レジスタに記憶された差動信号の一方の信号と他方の信号との再生クロックの位相の違いを時間に変換する第３のステップとを有し、
該第３のステップにおいて変換された時間を前記ドライバ回路においてつける前記任意の時間差とすることを特徴とする差動信号伝送システムにおける信号線路のスキュー調整方法。
【請求項９】
少なくとも２つの信号線路を有するケーブルまたは信号配線で接続した送信側コネクタと受信側コネクタとを有して構成されるコネクタ付きケーブルにおいて、
請求項１乃至７の何れか一つに記載の差動信号伝送システムを有することを特徴とするコネクタ付きケーブル。
【請求項１０】
種々の処理機能を持つドータ基板間を少なくとも２つの信号線路を有するケーブルまたは信号配線で接続して構成した情報処理装置において、
請求項１乃至７の何れか一つに記載の差動信号伝送システムを有することを特徴とする情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号振幅の小さい数百Ｍｂｐｓ以上の高速伝送に用いられる、差動信号による送受信を行うドライバ回路とレシーバ回路とを少なくとも２つの信号線路で接続した差動信号伝送システム及びその信号線路のスキュー調整方法並びに差動信号伝送システムを備えたコネクタ付きケーブル及び情報処理装置に関するものである。
【背景技術】
【０００２】
２本の信号線路を用いて差動の信号を送受信することは、雑音、特に同相雑音に強いことから、信号振幅の小さい数百Ｍｂｐｓ以上の高速伝送で一般的に用いられている。
【０００３】
しかし差動信号による伝送は、伝送速度が速くなるにつれ２本の信号線の伝播遅延時間の差（スキュー）の影響が大きくなるという課題がある。例えば図２に示すようなツイステッドペアケーブルでは１ｍあたりのスキューが１０ｐｓ以上となることがある。伝送速度が１０Ｇｐｂｓでは信号の時間幅が１００ｐｓのため、長さ５ｍで一方の信号と他方の信号が信号時間幅の半分ずれてしまい、レシーバ回路での信号受信が困難となる。
【０００４】
特開２００２−３７４３１２号公報（特許文献１）では、レシーバ回路の差動増幅器の前に可変遅延回路を設けることで上記の課題を解決しようとしている。
【０００５】
【特許文献１】特開２００２−３７４３１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１では、レシーバ回路の差動増幅器の前にスキューの調整のための可変遅延回路を持つためレシーバ回路の直前で加えられた同相雑音は、可変遅延回路により差動雑音に変換されてしまい、差動増幅器による同相雑音除去の効果が薄れてしまう。特にレシーバ回路直前は、ケーブルや基板の損失により信号振幅が減少しているため雑音の影響を受けやすく、信号／雑音比が悪くなってしまうという課題があった。
【０００７】
本発明の目的は、上記課題を解決すべく、信号振幅の小さい数百Ｍｂｐｓ以上の高速のデジタル信号を２本のペアとなる信号線路で伝送する場合において、レシーバ回路の直前での同相雑音印加にも強い差動信号伝送システム並びにそのシステムを備えたコネクタ付きケーブル、情報処理装置を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明は、差動信号を送信するドライバ回路と前記差動信号を受信するレシーバ回路とを設け、前記ドライバ回路から送信される差動信号と前記レシーバ回路で受信される差動信号とを少なくとも２つの信号線路を用いて接続して構成した差動信号伝送システムであって、前記ドライバ回路において、前記差動信号の一方の信号と他方の信号との間に任意の時間差をつけて送信するように構成したことを特徴とする。
【０００９】
また、本発明は、前記ドライバ回路は、さらに、前記差動信号の一方の信号と他方の信号との間に前記任意の時間差をつける１つまたは２つの遅延回路と、該遅延回路で前記任意の時間差がつけられた差動信号の各々を増幅して送信する２つの増幅回路とを備えて構成したことを特徴とする。
【００１０】
また、本発明は、前記ドライバ回路は、さらに、任意の位相のクロックを入力することにより前記差動信号の一方の信号と他方の信号との間に前記任意の時間差をつける出力するフリップフロップ回路と、該フリップフロップ回路で前記任意の時間差がつけられた差動信号の各々を増幅して送信する２つの増幅回路とを備えて構成したことを特徴とする。
【００１１】
また、本発明は、前記ドライバ回路は、さらに、前記任意の時間差をつけて出力される差動信号の各々を、前記少なくとも２つの信号線路の各々に対して単独で出力して送信するように構成したことを特徴とする。
【００１２】
また、本発明は、前記レシーバ回路は、さらに、前記受信した差動信号を増幅する差動増幅器と、２相以上のクロックを発生させるＰＬＬ回路と、前記差動増幅器で増幅した差動信号と前記ＰＬＬ回路のクロックの位相とを位相比較器で比較し、前記ＰＬＬ回路のクロックをセレクタで選択するクロック・信号再生回路と、該選択したＰＬＬのクロックの位相を保持するレジスタとを備えて構成したことを特徴とする。
【００１３】
また、本発明は、前記レシーバ回路は、さらに、前記受信した差動信号を増幅する差動増幅器と、該差動増幅器の２つの入力の各々を個別に信号の中点電圧に固定するショート回路と、２相以上のクロックを発生させるＰＬＬ回路と、前記差動増幅器で増幅した差動信号と前記ＰＬＬ回路のクロックとの位相を位相比較器で比較し、前記ＰＬＬのクロックをセレクタで選択するクロック・信号再生回路と、該選択したＰＬＬ回路のクロックの位相を保持するレジスタとを備えて構成したことを特徴とする。
【００１４】
また、本発明は、前記レシーバ回路は、さらに、前記受信した２つの信号の差を増幅することと、各々の信号を増幅することの２つの機能を持つ増幅回路と、２相以上のクロックを発生させるＰＬＬ回路と、前記増幅回路で増幅した信号と前記ＰＬＬ回路のクロックとの位相を位相比較器で比較し、前記ＰＬＬ回路のクロックをセレクタで選択するクロック・信号再生回路と、該選択したＰＬＬ回路のクロックの位相を保持するレジスタとを備えたことを特徴とする。
【００１５】
また、本発明は、前記差動信号伝送システムにおいて、信号線路のスキュー調整方法であって、最初に前記ドライバ回路から送信して前記レシーバ回路で受信した２つの信号の片側の信号に対するレシーバ回路での再生クロックの位相を前記クロック・信号再生回路で選択して前記レジスタに記憶する第１のステップと、次に、前記信号とは逆位相の信号に対するレシーバ回路での再生クロックの位相を前記クロック・信号再生回路で選択して前記レジスタに記憶する第２のステップと、次に、前記第１のステップ及び第２のステップで前記レジスタに記憶された差動信号の一方の信号と他方の信号との再生クロックの位相の違いを時間に変換する第３のステップとを有し、該第３のステップにおいて変換された時間を前記ドライバ回路においてつける前記任意の時間差とすることを特徴とする。
【００１６】
また、本発明は、少なくとも２つの信号線路を有するケーブルまたは信号配線で接続した送信側コネクタと受信側コネクタとを有して構成されるコネクタ付きケーブルにおいて、前記差動信号伝送システムを有することを特徴とする。
【００１７】
また、本発明は、種々の処理機能を持つドータ基板間を少なくとも２つの信号線路を有するケーブルまたは信号配線で接続して構成した情報処理装置において、前記差動信号伝送システムを有することを特徴とする。
【発明の効果】
【００１８】
本発明によれば、ドライバ回路から差動の一方の信号と他方の信号とにあらかじめスキューを補償する時間差をつけて送信するため、レシーバ回路の入力では差動の一方の信号と他方の信号とのスキューを小さくすることができ、その結果レシーバ回路が備える差動増幅器により効果的に同相雑音を除去することができる。
【発明を実施するための最良の形態】
【００１９】
本発明に係る差動信号による送受信を行うドライバ回路及びレシーバ回路を有する差動信号伝送システム並びにそれを備えたコネクタ付きケーブル及び情報処理装置の実施の形態について図面を用いて説明する。
【００２０】
［第１の実施の形態］
図１は本発明に係るコネクタ付きケーブルや情報処理装置等を構成するドライバ回路及びレシーバ回路を有する差動信号伝送システムの第１の実施の形態を示す回路図である。
【００２１】
第１の実施の形態におけるドライバ回路１０ａは、直流電圧と接地との間に直列に接続したＰＭＯＳトランジスタ１７及びＮＭＯＳトランジスタ１８、並びに該直列に接続したＰＭＯＳトランジスタ１７のドレイン及びＮＭＯＳトランジスタ１８のドレインと出力ピン３１との間に直列に接続したスイッチ２１及び終端抵抗２３からなる出力バッファ１５と、同様に直流電圧と接地との間に直列に接続したＰＭＯＳトランジスタ１９及びＮＭＯＳトランジスタ２０、該直列に接続したＰＭＯＳトランジスタ１９のドレイン及びＮＭＯＳトランジスタ２０のドレインと出力ピン３２との間に直列に接続したスイッチ２２及び終端抵抗２４からなる出力バッファ１６と、出力バッファ１５を駆動するプリアンプ１３と、出力バッファ１６を駆動するプリアンプ１４と、可変ディレイ回路２５、２６と、ＤＡＴＡおよびＣＬＫが入力され、出力１１ａと出力１１ａを反転した出力１１ｂを持つフリップフロップ（ＦＦ）回路１１とを備えて構成される。即ち、ドライバ回路１０ａは、差動信号の一方の信号と他方の信号の各々に任意の時間差をつける２つの遅延回路２５、２６と、差動信号の一方の信号と他方の信号の各々を増幅する２つの増幅回路１３、１５；１４、１６とを備え、一方の信号と他方の信号の各々を、直列に接続したＰＭＯＳトランジスタ１７のソース及びＮＭＯＳトランジスタ１８のドレイン並びに直列に接続したＰＭＯＳトランジスタ１９のソース及びＮＭＯＳトランジスタ２０のドレインの各々から終端抵抗２３、２４の各々を介して出力ピン３１、３２の各々へと単独に出力する機能を有する。
【００２２】
第１の実施の形態におけるレシーバ回路４０ａは、入力ピン３３及びＮＭＯＳトランジスタ４８のゲートと直流電圧との間に接続した終端抵抗４２、入力ピン３４及びＮＭＯＳトランジスタ４９のゲートと直流電圧との間に接続した終端抵抗４３、差動増幅器を構成するようにソース同士を接続したＮＭＯＳトランジスタ４８及び４９、ＮＭＯＳトランジスタ４８及び４９の各々のドレインと直流電圧との間に接続された抵抗４６及び４７、及びＮＭＯＳトランジスタ４８及び４９のソースと接地との間に設けた定電流源を構成するＮＭＯＳトランジスタ５０からなる差動増幅回路４５と、フェーズ・ロックド・ループ（ＰＬＬ）回路５３と、該フェーズ・ロックド・ループ（ＰＬＬ）回路５３から出力されるｎ個の異なる位相のクロックとレシーバに入力された信号とを位相比較（ＰＤ）回路で比較し、位相の合った信号をセレクタ（ＳＥＬ）回路で選択するクロック・データリカバリ（ＣＤＲ）回路５１と、該ＣＤＲ回路５１が選択した位相を記憶しておくレジスタ回路５２とを備えて構成される。即ち、レシーバ回路４０ａは、入力ピン３３、３４の各々から受信した信号を増幅する差動増幅器４５と、２相以上のクロックを発生させるＰＬＬ回路５３と、受信した信号とＰＬＬのクロックの位相を位相比較器で比較しＰＬＬのクロックをセレクタで選択するクロック・信号再生回路５１と、選択したＰＬＬのクロックの位相を保持するレジスタ回路５２を備えて構成される。
【００２３】
第１の実施の形態において、更に、ドライバ回路１０ａの出力ピン３１、３２の各々とレシーバ回路４０ａの入力ピン３３、３４の各々とは、２本のペアとなる信号線路を持つケーブルまたは基板上の配線３０で、差動の信号を送受する。
【００２４】
ケーブルとしては、図２に示す芯線１４１、１４３の周りを誘電体１４０、１４２で被覆した撚り対線、または図３に示す芯線１５１、１５３の周りを誘電体１５０、１５２で被覆し、さらに２本の信号線の周りにシールド１５５、ドレン線１５４、保護用被覆１５６を設うけた差動シールドケーブル、または図４に示す芯線１６１、１６５の周りを誘電体１６０、１６３で被覆し、その周りを個々にシールド１６２、１６４でシールドした同軸ペアケーブルなどがあげられる。
【００２５】
本発明において、差動信号を送受するケーブル又は配線としては、図２、図３、図４に制限されるものではなく、２本のペアとなる信号線路を持つケーブルまたは基板上の配線であればよい。
【００２６】
ところで、２本の信号線路には誘電体の製造ばらつきによる誘電率の差などにより、信号線路を進む速度に差が生じて、信号伝達時間の差（スキュー）が生じる。２本のペアとなる信号線路の間にスキューが生じると、信号に歪が生じ信号の伝達が不可能となる。このことを図５の波形図を用いて説明する。
【００２７】
図５に示す波形図は、信号波形を１信号時間ごとに重ね書きしたもので、アイパターンと呼ばれる。アイの部分が広いほど信号の雑音に強く、信号を確実に伝送できる。
【００２８】
図５（ａ１）にはドライバ回路の出力ピン３１の波形３１ａ、図５（ａ１）’にはドライバ回路の出力ピン３２の波形３２ａを示し、図５（ａ２）にはその差（３１ａ−３２ａ）を表す差動波形３５ａを示す。さらに、図５（ｂ１）にはレシーバ回路の入力ピン３３の波形３３ａ、図５（ｂ１）’にはレシーバ回路の入力ピン３４の波形３４ａを示し、図５（ｂ２）にはその差３３ａ−３４ａを表す差動波形３６ａを示す。
【００２９】
ところで、信号線路にスキューが生じるとレシーバ回路の入力ピン３３、３４の波形は図５（ｃ１）に示すように３３ｂ、３４ｂのようにずれが生じ、差動波形は図５（ｃ２）に示すように３６ｂのようにアイは閉じてしまい信号の伝送が不可能となる。
【００３０】
しかしながら、本発明に係るドライバ回路およびレシーバ回路の第１乃至第５の実施の形態を用いると、ドライバ回路１０（１０ａ〜１０ｄ）の可変ディレイ回路（２つの可変遅延回路）２５、２６又はフリップフロップ（ＦＦ）回路１１、１２により信号線路のスキューを打消すように出力ピン３１、３２の波形に時間差をつけることができるため、レシーバ回路４０（４０ａ〜４０ｃ）の入力ピン３３、３４での波形は図５（ｄ１）に示すように３３ｃ、３４ｃのように揃い、図５（ｄ２）に示すように差動波形３６ｃのアイを開けることができる。また、レシーバ回路４０（４０ａ〜４０ｃ）の入力ピン３３、３４での波形は揃っているので、レシーバの差動増幅回路４５の同相雑音除去特性を生かすことができ、ケーブルや基板の損失で信号振幅が減少することによる信号／雑音比の劣化を抑えることが可能となる。
【００３１】
次に、本発明に係る第１の実施の形態におけるドライバ回路１０ａおよびレシーバ回路４０ａを用いたスキューの調整方法の第１の実施例について図６を用いて説明する。
【００３２】
最初にドライバ回路１０ａのスイッチ（ＳＷ１）２１をＯＮに、スイッチ（ＳＷ２）２２をＯＦＦにする（Ｓ６１）。そしてデータの切替えのあるランダム信号をドライバ回路１０ａからある程度の時間出力し（Ｓ６２）、レシーバ回路４０ａのＣＤＲ回路５１がロックしたら（Ｓ６３）その時の位相φＡをレジスタ５２に記録する（Ｓ６４）。
【００３３】
次にドライバ回路１０ａのスイッチ（ＳＷ１）２１をＯＦＦに、スイッチ（ＳＷ２）２２をＯＮにする（Ｓ６５）。そしてデータの切替えのあるランダム信号をドライバ回路１０ａからある程度の時間出力し（Ｓ６６）、レシーバ回路４０ａのＣＤＲ回路５１がロックしたら（Ｓ６７）その時の位相φＢをレジスタ５２に記録する（Ｓ６８）。
【００３４】
そして、２本のペアとなる信号線路３０の間の信号伝達時間の差（スキュー）である位相φ１と位相φ２の差（φＡ−φＢ）を時間に直し、例えばドライバ回路１０ａのディレイ回路２５、２６の時間差として設定する（Ｓ６９）。
【００３５】
このようにすることにより、ドライバ回路１０ａの出力ピン３１、３２の波形の時間差をちょうど２本のペアとなる信号線路３０の間のスキューを打消すように設定することが可能となり、その結果レシーバ回路４０（４０ａ〜４０ｃ）の入力ピン３３、３４での波形は図５（ｄ１）に示すように揃い、図５（ｄ２）に示すように差動波形のアイを開けることができ、差動信号を伝送することが可能となり、しかもレシーバ回路４０（４０ａ〜４０ｃ）の入力ピン３３、３４での波形は揃っているので、レシーバの差動増幅回路４５、９０の同相雑音除去特性を生かすことができ、ケーブルや基板の損失で信号振幅が減少することによる信号／雑音比の劣化を抑えることが可能となる。
【００３６】
調整時の信号はＣＤＲ５１がロックできればよいのでランダム波形に限らず、ある固定のパターンまたは１と０の繰り返しパターンでもよい。また、第１の実施の形態の場合、スキュー調整時にスイッチ２１、２２の各々のＯＮ、ＯＦＦの指示をレシーバ回路４０ａからドライバ回路１０ａに送信する必要がある。
【００３７】
以上説明したスキューの調整方法の第１の実施例は、後述するドライバ回路およびレシーバ回路の他の実施の形態に対しても同様に適用することは可能である。
【００３８】
なお、通常の信号伝送時は、図１に示すドライバ回路１０ａおよびレシーバ回路４０ａを用いた場合にはスイッチ２１、２２共にＯＮとする。
【００３９】
［第２の実施の形態］
図７は本発明に係るコネクタ付きケーブルや情報処理装置等を構成するドライバ回路及びレシーバ回路を有する差動信号伝送システムの第２の実施の形態を示す回路図である。
【００４０】
第２の実施の形態におけるドライバ回路１０ｂは、ソース同士を接続したＮＭＯＳトランジスタ７３、７４、ＮＭＯＳトランジスタ７３、７４の各々のドレインと直流電圧との間に接続した抵抗７１、７２、定電流源となるＮＭＯＳトランジスタ７５、並びにＮＭＯＳトランジスタ７５のゲートの電圧を切替えるスイッチ７６からなる差動出力バッファ７０と、ソース同士を接続したＮＭＯＳトランジスタ８３、８４、ＮＭＯＳトランジスタ８３、８４の各々のドレインと直流電圧との間に接続した抵抗８１、８２、定電流源となるＮＭＯＳトランジスタ８５、並びにＮＭＯＳトランジスタ８５のゲートの電圧を切替えるスイッチ８６からなる差動出力バッファ８０と、出力バッファ７０を駆動するプリアンプ１３と、出力バッファ８０を駆動するプリアンプ１４と、可変ディレイ回路（可変遅延回路）２５、２６と、ＤＡＴＡおよびＣＬＫが入力され、出力１１ａ、１１ｂに反転した信号を出力するフリップフロップ（ＦＦ）回路１１とを備えて構成される。即ち、ドライバ回路１０ｂは、差動信号の一方の信号と他方の信号の各々に任意の時間差をつける２つの遅延回路２５、２６と、差動信号の一方の信号と他方の信号の各々を増幅する２つの増幅回路１３、７０；１４、８０とを備え、一方の信号と他方の信号の各々を、ゲートにプリアンプ１３の出力が接続されたＮＭＯＳトランジスタ７３のドレイン並びにゲートにプリアンプ１４の出力が接続されたＮＭＯＳトランジスタ８３のドレインの各々から出力ピン３１、３２の各々へと単独に出力する機能を有する。
【００４１】
以上説明したように、第２の実施の形態であるドライバ回路１０ｂにおいて、第１の実施の形態と相違する点は、出力バッファ１５、１６の代わりに、差動出力バッファ７０、８０にしたことにある。そして、定電流源となるＮＭＯＳトランジスタ７５、８５の各々のゲートの電圧を切替えるスイッチ７６、８６を設け、該スイッチ７６、８６の各々をＯＮ、ＯＦＦすることによって２本のペアとなる信号線路３０の間の信号伝達時間の差（スキュー）を調整することになる。
【００４２】
第２の実施の形態におけるレシーバ回路４０ａは、第１の実施の形態と同様に構成される。即ち、レシーバ回路４０ａは、入力ピン３３、３４の各々から受信した信号を増幅する差動増幅器４５と、２相以上のクロックを発生させるＰＬＬ回路５３と、受信した信号とＰＬＬのクロックの位相を位相比較器で比較しＰＬＬのクロックをセレクタで選択するクロック・信号再生回路５１と、選択したＰＬＬのクロックの位相を保持するレジスタ回路５２を備えて構成される。
【００４３】
スキューの調整時にはスイッチ７６をＯＮ、スイッチ８６をＯＦＦの状態と、スイッチ７６をＯＦＦ、スイッチ８６をＯＮの状態を使う。また、第２の実施の形態の場合、スキュー調整時にスイッチ７６、８６の各々のＯＮ、ＯＦＦの指示をレシーバ回路４０ａからドライバ回路１０ｂに送信する必要がある。
【００４４】
以上説明したように、本第２の実施の形態によれば、スキュー調整時に使用するスイッチ７６、８６を、ドライバ回路１０ｂの出力波形の特性を劣化させることのない定電流源となるＮＭＯＳトランジスタ７５、８５のゲートに接続することが可能となる。
【００４５】
なお、通常の信号伝送時は、スイッチ７６、８６共にＯＮとする。
【００４６】
［第３の実施の形態］
図８は本発明に係るコネクタ付きケーブルや情報処理装置等を構成するドライバ回路及びレシーバ回路を有する差動信号伝送システムの第３の実施の形態を示す回路図である。
【００４７】
第３の実施の形態におけるドライバ回路１０ｃは、直列に接続されたＰＭＯＳトランジスタ１７及びＮＭＯＳトランジスタ１８、並びに終端抵抗２３からなる出力バッファ１５と、直列に接続されたＰＭＯＳトランジスタ１９及びＮＭＯＳトランジスタ２０、並びに終端抵抗２４からなる出力バッファ１６と、出力バッファ１５を駆動するプリアンプ１３と、出力バッファ１４を駆動するプリアンプ１４と、可変ディレイ回路２５、２６と、ＤＡＴＡおよびＣＬＫが入力され、出力１１ａ、１１ｂに反転した信号を出力するフリップフロップ（ＦＦ）回路１１とを備えて構成される。なお、第３の実施の形態におけるドライバ回路１０ｃの出力バッファ１５、１６は、図７に示したスイッチ７６、８６のない差動出力バッファ７０、８０を用いて構成してもよい。
【００４８】
即ち、第３の実施の形態におけるドライバ回路１０ｃにおいて、第１及び第２の実施の形態のドライバ回路１０ａ、１０ｂとの相違点は、スキュー調整時に使用するスイッチ２１、２２；７６、８６を無くしたことにある。
【００４９】
このようにドライバ回路においてスキュー調整時に使用するスイッチを無くしたため、第３の実施の形態におけるレシーバ回路４０ｂは、第１の実施の形態におけるレシーバ回路４０ａにおいて、終端抵抗４２、４３の各々の両端を接続するためのスイッチ５４、５５の各々を設け、スキュー調整時に使用するように構成したことにある。即ち、スイッチ５４、５５の各々は、終端抵抗４２、４３の各々に対して並列に接続されて構成される。
【００５０】
そして、スキューの調整時にはスイッチ５４をＯＮ、スイッチ５５をＯＦＦの状態と、スイッチ５４をＯＦＦ、スイッチ５５をＯＮの状態を使う。
【００５１】
以上説明したように、本第３の実施の形態によれば、スキュー調整時にスイッチ５４、５５の各々のＯＮ、ＯＦＦの指示をレシーバ回路４０ｂからドライバ回路１０ｃに送信しなくてすむので、ドライバ回路１０とレシーバ回路４０の制御のための通信回数を減らすことができる。
【００５２】
なお、通常の信号伝送時には、スイッチ５４、５５共にＯＦＦとする。
【００５３】
[第４の実施の形態]
図９は本発明に係るコネクタ付きケーブルや情報処理装置等を構成するドライバ回路及びレシーバ回路を有する差動信号伝送システムの第４の実施の形態を示す回路図である。
【００５４】
第４の実施の形態のドライバ回路１０ｃは、第３の実施の形態におけるドライバ回路と同様に、即ちスキュー調整時に使用するスイッチを無くした第１及び第２の実施の形態のドライバ回路で構成する。
【００５５】
このようにドライバ回路においてスキュー調整時に使用するスイッチを無くしたため、第４の実施の形態におけるレシーバ回路４０ｃは、入力ピン３３及びＮＭＯＳトランジスタ９３のゲートと直流電圧との間に接続された終端抵抗４２、入力ピン３４及びＮＭＯＳトランジスタ９６のゲートと直流電圧との間に接続された終端抵抗４３と、第１の差動増幅器を構成するソース同士を接続したＮＭＯＳトランジスタ９３、９４と、第２の差動増幅器を構成するソース同士を接続したＮＭＯＳトランジスタ９５、９６と、ＮＭＯＳトランジスタ９４及び９５のゲートに接続された直流電圧（第１及び第２の差動増幅器の各々への２つの入力の各々を個別に信号の中点電圧に固定するショート回路）と、ＮＭＯＳトランジスタ９３、９５のドレインに接続された抵抗９１と、ＮＭＯＳトランジスタ９４、９６のドレインに接続された抵抗９２と、定電流源となるＮＭＯＳトランジスタ９７と、ＮＭＯＳトランジスタ９７のゲートの電圧を切替えるスイッチ９９と、定電流源となるＮＭＯＳトランジスタ９８と、ＮＭＯＳトランジスタ９８のゲートの電圧を切替えるスイッチ１００からなる差動増幅回路９０と、フェーズ・ロックド・ループ（ＰＬＬ）回路５３と、フェーズ・ロックド・ループ（ＰＬＬ）回路５３から出力されるｎ個の異なる位相のクロックとＮＭＯＳトランジスタ９３、９５のドレインから得られるレシーバに入力された信号とを位相比較（ＰＤ）回路で比較し、位相の合った信号をセレクタ（ＳＥＬ）回路で選択するクロック・データリカバリ（ＣＤＲ）回路５１と、ＣＤＲ回路５１が選択した位相を記憶しておくレジスタ回路５２とを備えて構成される。即ち、第４の実施の形態におけるレシーバ回路４０ｃは、第１の実施の形態のレシーバ回路４０ａにおいて、差動増幅回路４５の代わりに、終端抵抗４２、４３と、第１の差動増幅器を構成するソース同士を接続したＮＭＯＳトランジスタ９３、９４と、第２の差動増幅器を構成するソース同士を接続したＮＭＯＳトランジスタ９５、９６と、ＮＭＯＳトランジスタ９３、９５のドレインに接続された抵抗９１と、ＮＭＯＳトランジスタ９４、９６のドレインに接続された抵抗９２と、定電流源となるＮＭＯＳトランジスタ９７と定電流源となるＮＭＯＳトランジスタ９８とから差動増幅回路９０を備え、スキュー調整時に使用するスイッチ９９、１００を設けたことにある。そして、スキューの調整時にはスイッチ９９をＯＮ、スイッチ１００をＯＦＦの状態と、スイッチ９９をＯＦＦ、スイッチ１００をＯＮの状態を使う。
【００５６】
以上説明したように、本第４の実施の形態によれば、スキュー調整時にも２本の信号線路はドライバ側、レシーバ側共に終端されているため、スキュー調整時に出力する信号や、クロストークによりもう一方の線路に誘起された信号が反射し、スキュー調整の精度を劣化させることがない。
【００５７】
なお、通常の信号伝送時にはスイッチ９９、１００共にＯＮとする。
【００５８】
[第５の実施の形態]
図１０は本発明に係るコネクタ付きケーブルや情報処理装置等を構成するドライバ回路及びレシーバ回路を有する差動信号伝送システムの第５の実施の形態を示す回路図である。
【００５９】
第５の実施の形態におけるドライバ回路１０ｄは、ＰＭＯＳトランジスタ１７、ＮＭＯＳトランジスタ１８、スイッチ２１と終端抵抗２３からなる出力バッファ１５と、ＰＭＯＳトランジスタ１９、ＮＭＯＳトランジスタ２０、スイッチ２２と終端抵抗２４からなる出力バッファ１６と、出力バッファ１５を駆動するプリアンプ１３と、出力バッファ１４を駆動するプリアンプ１４と、ＤＡＴＡおよびＣＬＫが入力されるフリップフロップ（ＦＦ）回路１１と、フリップ回路１１のＤＡＴＡを反転した信号／ＤＡＴＡ、およびＣＬＫと任意の時間ΔｔだけずれたＣＬＫ’が入力されるフリップフロップ（ＦＦ）回路１２とを備えて構成される。即ち、第５の実施の形態におけるドライバ回路１０ｄにおいて、第１の実施の形態におけるドライバ回路１０ａとの相違点は、可変ディレイ回路２５、２６を無くし、その代わりに、ＤＡＴＡおよびＣＬＫが入力されるフリップフロップ（ＦＦ）回路１１と、フリップ回路１１のＤＡＴＡを反転した信号／ＤＡＴＡ、およびＣＬＫと任意の時間ΔｔだけずれたＣＬＫ’が入力されるフリップフロップ（ＦＦ）回路（遅延回路）１２とを備え、ＣＬＫに対して任意の時間ΔｔだけずれたＣＬＫ’をＦＦ回路１２に入力することによって、ＦＦ回路１２はＦＦ回路１１に対して遅延機能を持たせ、差動信号の一方の信号と他方の信号の各々に任意の時間差をつけるように構成したことにある。なお、第５の実施の形態におけるドライバ回路１０ｄの出力バッファ１５、１６は、図７に示した差動出力バッファ７０、８０を用いてもよい。
【００６０】
さらに、第５の実施の形態におけるレシーバ回路４０ａは、例えば第１の実施の形態と同様に構成される。また、第５の実施の形態におけるレシーバ回路４０ａとしては、図８または図９に示したもの４０ｂ、４０ｃを用いてもよい。
【００６１】
以上説明したように、本第５の実施の形態によれば、ＦＦ回路１１に入力するＣＬＫとＦＦ回路１２に入力するＣＬＫ’を、ドライバ回路１０ｄにあるフェーズ・ロックド・ループ（ＰＬＬ）回路の多相クロック信号から生成することにより時間精度を向上することができる。
【００６２】
[第６の実施の形態]
本発明に係るコネクタ付きケーブルの実施の形態について図１１を用いて説明する。図１１は本発明に係るコネクタ付きケーブルを示す構成図である。
【００６３】
本発明に係るコネクタ付きケーブル（メタルトランシーバー）は、ドライバ回路１１１（１０）及び該ドライバ回路１１１（１０）を搭載した基板１１２とＩＣ回路（処理論理）１１６を搭載した基板１１５とを取り外し可能に接続するコネクタ１１３を有し、信号の伝送側の基板１１５に搭載される送信側コネクタ１１０と、レシーバ回路１２１（４０）及び該レシーバ回路１２１（４０）を搭載した基板１２２とＩＣ回路（処理論理）１２６を搭載した基板１２５とを取り外し可能に接続するコネクタ１２３を有し、信号の受信側の基板１２５に搭載される受信側コネクタ１２０と、送信側コネクタ１１０と受信側コネクタ１２０との間を結ぶ図２、図３、図４に示すような２本のペアとなる信号線路を持つケーブル１３０（３０）とを備えて構成される。なお、送信側コネクタ１１０とケーブル１３０（３０）との間、受信側コネクタ１２０とケーブル１３０（３０）との間ははんだ等を用いて接続される。そして、ドライバ回路１１１（１０）およびレシーバ回路１２１（４０）は第１乃至第５の実施の形態で説明したスキュー補正機能を持つ。
【００６４】
なお、本発明に係るコネクタ付きケーブルは、ドライバ回路１１１（１０）、レシーバ回路１２１（４０）、及び２本のペアとなるケーブル１３０（３０）の各々を複数で構成してもよい。
【００６５】
また、本発明に係るコネクタ付きケーブルは、ペアとなる信号線路を持つケーブル１３０（３０）を２本持ち、一方のケーブルはドライバ回路１１１（１０）とレシーバ回路１２１（４０）とを接続し、他方のケーブルは一方のケーブルのドライバ回路側に設けられたレシーバ回路１２１（４０）とレシーバ側に設けられたドライバ回路１１１（１０）とを接続し、１つのコネクタ付きケーブルで送受の機能を有するように構成させてもよい。
【００６６】
[第７の実施の形態]
本発明に係る情報処理装置の実施の形態について図１２及び図１３を用いて説明する。図１２は本発明に係る情報処理装置の一実施の形態を示す構成図である。
【００６７】
本発明に係る情報処理装置の一実施の形態は、ドライバ回路１０及びレシーバ回路４０を含む様々な機能を持つ複数のＩＣ１３０が搭載されたドータ基板１３１、１３２と、複数のドータ基板に電源を供給したり、ドータ基板間を信号線路１３４で接続するためのマザー基板１３３と、ドータ基板１３１、１３２とマザー基板１３３を接続するためのコネクタ１３５とを備えて構成される。
【００６８】
ＩＣ１３０は、図１３に示すように、ＩＣ内部のクロック（ＣＬＫ）を生成するフェーズ・ロックド・ループ（ＰＬＬ）回路２０１（５３）と、送信するパラレル信号をシリアルデータ（ＤＡＴＡ）に変換するパラレル／シリアル変換回路（Ｐ／Ｓ回路）２０６と、シリアルデータを差動信号としてペアとなる信号線路を持つケーブル１３４（３０）へ送信するドライバ回路２０３（１０）と、ケーブル１３４（３０）を介して差動信号を受信するレシーバ回路２０４（４０）及びＣＤＲ回路２０５（５１）と、受信シリアルデータをパラレル信号に変換するシリアル／パラレル変換回路（Ｓ／Ｐ回路）２０８とで構成されたトランシーバ回路２０２を複数備えて構成される。なお、上記パラレル／シリアル変換回路２０６で変換された送信シリアルデータ（ＤＡＴＡ）をドライバ回路２０３（１０）の例えばＦＦ回路１１にＤＡＴＡとして入力すると共にＰＬＬ回路２０１（５３）で生成したクロック（ＣＬＫ）をドライバ回路２０３（１０）の例えばＦＦ回路１１に入力し、例えばＦＦ回路１１からは差動信号が出力されることになる。そして、例えば可変ディレイ回路（遅延回路）２５、２６のそれぞれで、またはＦＦ回路１１とＦＦ回路１２との間のＣＬＫとＣＬＫ’とのそれぞれで、２本のペアとなる信号線路３０の間の信号伝達時間の差（スキュー）である位相φ１と位相φ２の差（φＡ−φＢ）を時間差に直して設定されているため、送信されたレシーバ回路２０４（４０）の入力ピン３３、３４での差動波形は図５（ｄ１）に示すように揃い、図５（ｄ２）に示すように差動波形３６ｃのアイを開けることができ、その結果データとしての差動信号をレシーバ回路２０４（４０）に確実に伝送することが可能となると共に、レシーバ回路２０４（４０）の入力ピン３３、３４での波形は揃っているので、レシーバの差動増幅回路４５、９０の同相雑音除去特性を生かすことができ、ケーブルや基板の損失で信号振幅が減少することによる信号／雑音比の劣化を抑えることが可能となる。即ち、本発明に係る情報処理装置の一実施の形態を構成するドータ基板１３１、１３２に搭載されたＩＣ１３０内に設けられたドライバ回路２０３（１０）及びレシーバ回路２０４（４０）は、第１乃至第５の実施の形態で説明したスキュー補正機能を持つ。
【００６９】
以上説明したように、本発明に係る情報処理装置の一実施の形態によれば、２本のペアとなる基板上の信号配線やコネクタの配線１３７でスキューが生じてもデータとしての差動信号をドータ基板からドータ基板へと確実に伝送することが可能となる。
【００７０】
また、本発明に係る情報処理装置の一実施の形態によれば、２本のペアとなる基板上の信号配線やコネクタの配線１３７の長さを厳密に揃える必要がなくなるので装置のコストを低減することができる。
【００７１】
[第８の実施の形態]
本発明に係る情報処理装置の他の実施の形態について図１４及び図１３を用いて説明する。図１４は本発明に係る情報処理装置の他の一実施の形態を示す構成図である。
【００７２】
本発明に係る情報処理装置の他の一実施の形態は、ドライバ回路１０及びレシーバ回路４０を含む様々な機能を持つ複数のＩＣ１３０が搭載されたドータ基板１３１、１３２と、ドータ基板間を接続するための図２、図３、図４に示すような２本のペアとなる信号線路を持つ複数のケーブル１３７と、ケーブル１３７とドータ基板１３１、１３２の各々とを接続するためのコネクタ１３６とを備えて構成される。
【００７３】
なお、ドータ基板１３１、１３２の各々に搭載されるＩＣ１３０は、図１３に示すように構成される。そして、本発明に係る情報処理装置の他の一実施の形態を構成するドータ基板１３１、１３２に搭載されたＩＣ１３０内に設けられたドライバ回路２０３（１０）及びレシーバ回路２０４（４０）は、第１乃至第５の実施の形態で説明したスキュー補正機能を持つ。
【００７４】
以上説明したように本発明に係る情報処理装置の他の一実施の形態によれば、図１２に示す実施の形態と同様に、２本のペアとなる信号線路１３７でスキューが生じてもデータとして差動信号をドータ基板からドータ基板へと確実に伝送することが可能となる。
【産業上の利用可能性】
【００７５】
本発明は、２本のペアとなる信号線路を用いて信号を伝送するためのＩＣ、およびそれらを用いたコネクタ付きケーブルや情報処理装置に適用できる。
【図面の簡単な説明】
【００７６】
【図１】本発明に係るコネクタ付ケーブルや情報処理装置等に使用されるドライバ回路及びレシーバ回路を有する差動信号伝送システムの第１の実施の形態を示すブロック図である。
【図２】本発明に係る２本の信号線路を持つケーブルの一実施例を示す図である。
【図３】本発明に係る２本の信号線路を持つケーブルの他の一実施例を示す図である。
【図４】本発明に係る２本の信号線路を持つケーブルの更に他の一実施例を示す図である。
【図５】本発明の作用効果を説明するための波形図である。
【図６】本発明に係るスキュー調整方法を示すフローチャートである。
【図７】本発明に係るコネクタ付ケーブルや情報処理装置等に使用されるドライバ回路及びレシーバ回路を有する差動信号伝送システムの第２の実施の形態を示すブロック図である。
【図８】本発明に係るコネクタ付ケーブルや情報処理装置等に使用されるドライバ回路及びレシーバ回路を有する差動信号伝送システムの第３の実施の形態を示すブロック図である。
【図９】本発明に係るコネクタ付ケーブルや情報処理装置等に使用されるドライバ回路及びレシーバ回路を有する差動信号伝送システムの第４の実施の形態を示すブロック図である。
【図１０】本発明に係るコネクタ付ケーブルや情報処理装置等に使用されるドライバ回路及びレシーバ回路を有する差動信号伝送システムの第５の実施の形態を示すブロック図である。
【図１１】本発明に係るコネクタ付ケーブルの一実施の形態を示す構成図である。
【図１２】本発明に係る情報処理装置の一実施の形態を示す構成図である。
【図１３】本発明に係る情報処理装置等に搭載されるＩＣを示すブロック図である。
【図１４】本発明に係る情報処理装置の他の一実施の形態を示す構成図である。
【符号の説明】
【００７７】
１０、１０ａ〜１０ｄ、１１１、２０３…ドライバ回路、１１…フィリップフロップ（ＦＦ）回路、１２…フィリップフロップ（ＦＦ）回路（遅延回路）、１３、１４…プリアンプ、１５、１６…出力バッファ（増幅回路）、１７、１９…ＰＭＯＳトランジスタ、１８、２０、４８、４９、５０…ＮＭＯＳトランジスタ、２１、２２…スイッチ、２３、２４…終端抵抗、２５、２６…可変ディレイ回路（可変遅延回路）、３１、３２…出力ピン、３０、１３０、１３４、１３７…２本の信号線路を持つケーブル又は配線、３３、３４…入力ピン、４０、４０ａ〜４０ｃ、１２１、２０４…レシーバ回路、４２、４３…終端抵抗、４５、９０…差動増幅回路、４６、４７…抵抗、５１、２０５…クロック・データリカバリ（ＣＤＲ）回路（クロック・信号再生回路）、５２…レジスタ回路、５３、２０１…フェーズ・ロックド・ループ（ＰＬＬ）回路、５４、５５…スイッチ、７０、８０…差動出力バッファ（増幅回路）、７１、７２、８１、８２、９１、９２…抵抗、７３、７４、７５、８３、８４、８５、９３〜９８…ＮＭＯＳトランジスタ、７６、８６、９９、１００…スイッチ、１１０…送信側コネクタ、１２０…受信側コネクタ、１１２、１２２…基板、１１５、１２５…基板、１１６、１２６…ＩＣ回路、１３０…ＩＣ、１３１、１３２…ドータ基板、１３３…マザー基板、１３５、１３６…コネクタ、１４１、１４３、１５１、１５３、１６１、１６５…芯線、１４０、１４２、１５０、１５２、１６０、１６３…誘電体、１５５、１６２、１６４…シールド、１５４…ドレン線、１５６…保護用被覆、２０２…トランシーバ回路、２０６…パラレル／シリアル変換（Ｐ／Ｓ）回路、２０７…クロック乗せ変え回路、２０８…シリアル／パラレル変換（Ｓ／Ｐ）回路。
【図１】
2008042316.tif 000003
【図２】
2008042316.tif 000004
【図３】
2008042316.tif 000005
【図４】
2008042316.tif 000006
【図５】
2008042316.tif 000007
【図６】
2008042316.tif 000008
【図７】
2008042316.tif 000009
【図８】
2008042316.tif 000010
【図９】
2008042316.tif 000011
【図１０】
2008042316.tif 000012
【図１１】
2008042316.tif 000013
【図１２】
2008042316.tif 000014
【図１３】
2008042316.tif 000015
【図１４】
2008042316.tif 000016