(57)【要約】【課題】  半導体装置のＩ／Ｏ回路閾値試験を簡易な回路構成で効率よく実施する。【解決手段】  半導体装置においてＩ／Ｏ回路の閾値電圧の試験用に設けられる閾値試験回路は、サンプル／ホールド回路およびサンプリング制御回路を備えて構成される。サンプル／ホールド回路は、Ｉ／Ｏ回路のアナログ入力信号をサンプリング対象信号として受ける。サンプリング制御回路は、Ｉ／Ｏ回路のディジタル出力信号の遷移に伴ってサンプル／ホールド回路をサンプリング状態からホールド状態に遷移させる。【選択図】    図３
2008232794.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号の電圧と閾値電圧との大小関係に応じてディジタル出力信号を生成するＩ／Ｏ回路を備えた半導体装置において前記Ｉ／Ｏ回路の閾値電圧の試験用に設けられる閾値試験回路であって、
前記Ｉ／Ｏ回路のアナログ入力信号をサンプリング対象信号として受けるサンプル／ホールド回路と、
前記Ｉ／Ｏ回路のディジタル出力信号の遷移に伴って前記サンプル／ホールド回路をサンプリング状態からホールド状態に遷移させるサンプリング制御回路と
を備えることを特徴とする閾値試験回路。
【請求項２】
請求項１に記載の閾値試験回路において、
前記Ｉ／Ｏ回路のアナログ入力信号の電圧を制御するために設けられ、Ｄ／Ａ変換を実施して得られるアナログ出力信号を前記Ｉ／Ｏ回路のアナログ入力信号として供給するＤ／Ａ変換器と、
前記サンプル／ホールド回路により保持された電圧のＡ／Ｄ変換を実施するＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器のＡ／Ｄ変換結果を格納する格納回路と
を備えることを特徴とする閾値試験回路。
【請求項３】
請求項２に記載の閾値試験回路において、
複数個設けられた前記Ｉ／Ｏ回路の中から試験対象Ｉ／Ｏ回路を順次選択し、前記Ｄ／Ａ変換器のアナログ出力信号を前記試験対象Ｉ／Ｏ回路のアナログ入力信号として供給する第１選択回路と、
複数個設けられた前記Ｉ／Ｏ回路の中から試験対象Ｉ／Ｏ回路を順次選択し、前記試験対象Ｉ／Ｏ回路のディジタル出力信号を前記サンプル／ホールド回路のサンプリング対象信号として供給する第２選択回路と
を備えることを特徴とする閾値試験回路。
【請求項４】
アナログ入力信号の電圧と閾値電圧との大小関係に応じてディジタル出力信号を生成するＩ／Ｏ回路と、
前記Ｉ／Ｏ回路の閾値電圧の試験用に設けられる閾値試験回路と
を備え、
前記閾値試験回路は、
前記Ｉ／Ｏ回路のアナログ入力信号をサンプリング対象信号として受けるサンプル／ホールド回路と、
前記Ｉ／Ｏ回路のディジタル出力信号の遷移に伴って前記サンプル／ホールド回路をサンプリング状態からホールド状態に遷移させるサンプリング制御回路と
を備えることを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記閾値試験回路は、
前記Ｉ／Ｏ回路のアナログ入力信号の電圧を制御するために設けられ、Ｄ／Ａ変換を実施して得られるアナログ出力信号を前記Ｉ／Ｏ回路のアナログ入力信号として供給するＤ／Ａ変換器と、
前記サンプル／ホールド回路により保持された電圧のＡ／Ｄ変換を実施するＡ／Ｄ変換器と、
前記Ａ／Ｄ変換器のＡ／Ｄ変換結果を格納する格納回路と
を備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の試験技術に関し、特に、アナログ入力信号の電圧と閾値電圧との大小関係に応じてディジタル出力信号を生成するＩ／Ｏ回路を備えた半導体装置においてＩ／Ｏ回路の閾値電圧の試験用に設けられる閾値試験回路および半導体装置に関する。
【背景技術】
【０００２】
近時、マイクロコントローラ等のＬＳＩ（Large Scale Integration）においては、多機能化および高機能化が強く要求されており、この要求に応えるために回路構成が複雑化している。これに伴って、試験工程の複雑化や試験時間の増加が問題になるため、試験効率の向上を図るべくＬＳＩに試験専用回路が搭載される場合がある。また、ＬＳＩに対しては、製品コストの低減を目的としてチップ面積の縮小も要求されている。ＬＳＩへの試験専用回路の搭載はチップ面積の増大に繋がるため、ＬＳＩに試験専用回路を搭載する場合には、試験専用回路を簡易な回路構成で具現する必要がある。
【０００３】
一般に、ＬＳＩの試験工程では、アナログ入力信号の電圧と閾値電圧との大小関係に応じてディジタル出力信号を生成するＩ／Ｏ回路に関して閾値電圧が規格範囲内であるか否かを判定するＩ／Ｏ回路閾値試験が実施される。図１０は、従来技術におけるＩ／Ｏ回路閾値試験を示している。従来技術におけるＩ／Ｏ回路閾値試験では、ＬＳＩ１において、ＬＳＩテスタ６から供給される外部入力信号ＳＥＬ＿ＴＳに応じてＩ／Ｏ回路群２の中から試験対象Ｉ／Ｏ回路が選択され、ＬＳＩテスタ６から供給される外部入力電圧Ｖｔｓが試験対象Ｉ／Ｏ回路に対応する外部端子に印加される。また、ＣＰＵ（Central Processing Unit）３がメモリ４に格納された試験用プログラムに従って動作することにより、試験対象Ｉ／Ｏ回路のディジタル出力信号の論理値Ｄｏｕｔが読み出されて出力ポート５を介してＬＳＩテスタ６に供給される。
【０００４】
ＬＳＩテスタ６は、外部入力信号ＳＥＬ＿ＴＳを介してＩ／Ｏ回路群２の中から試験対象Ｉ／Ｏ回路を選択した状態で外部入力電圧Ｖｔｓを微小電圧単位で徐々に上昇／下降させる。また、ＬＳＩテスタ６は、外部入力電圧Ｖｔｓを微小電圧だけ変化させる度に、ＬＳＩ１（出力ポート５）から供給される試験対象Ｉ／Ｏ回路のディジタル出力信号の論理値Ｄｏｕｔが“０”または“１”のいずれであるのかを判定する。ＬＳＩテスタ６は、ＬＳＩ１から供給される試験対象Ｉ／Ｏ回路のディジタル出力信号の論理値Ｄｏｕｔが遷移した際の外部入力電圧Ｖｔｓを試験対象Ｉ／Ｏ回路の閾値電圧として取得する。ＬＳＩテスタ６は、このような一連の動作をＩ／Ｏ回路群２における全てのＩ／Ｏ回路について実施する。そして、ＬＳＩテスタ６は、Ｉ／Ｏ回路群２における全てのＩ／Ｏ回路の閾値電圧が規格範囲内である場合にＬＳＩ１は良品であると判定し、Ｉ／Ｏ回路群２における少なくとも１つのＩ／Ｏ回路の閾値電圧が規格範囲外である場合にＬＳＩ１は不良品であると判定する。
【０００５】
また、特許文献１には、閾値試験に関して試験結果の精度向上および試験時間の短縮を実現するための閾値試験回路が開示されている。
【特許文献１】特開２０００−１２１６８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来技術におけるＩ／Ｏ回路閾値試験においては、ＬＳＩテスタ６は、外部入力電圧Ｖｔｓを微小電圧だけ変化させる度に、ＬＳＩ１から供給される試験対象Ｉ／Ｏ回路のディジタル出力信号の論理値Ｄｏｕｔが“０”または“１”のいずれであるのかを判定する必要がある。このため、試験時間が長くなり、試験コストが増大するという問題があった。
本発明の目的は、半導体装置のＩ／Ｏ回路閾値試験を簡易な回路構成で効率よく実施する技術を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一形態では、半導体装置は、Ｉ／Ｏ回路および閾値試験回路を備えて構成される。Ｉ／Ｏ回路は、アナログ入力信号の電圧と閾値電圧との大小関係に応じてディジタル出力信号を生成する。閾値試験回路は、Ｉ／Ｏ回路の閾値電圧の試験用に設けられ、サンプル／ホールド回路およびサンプリング制御回路を備えて構成される。サンプル／ホールド回路は、Ｉ／Ｏ回路のアナログ入力信号をサンプリング対象信号として受ける。サンプリング制御回路は、Ｉ／Ｏ回路のディジタル出力信号の遷移に伴ってサンプル／ホールド回路をサンプリング状態からホールド状態に遷移させる。
【０００８】
このような半導体装置のＩ／Ｏ回路閾値試験を実施する場合、外部試験装置は、Ｉ／Ｏ回路のディジタル出力信号の論理値判定を逐次実施する必要はなく、サンプル／ホールド回路により保持された電圧を取得するだけで、Ｉ／Ｏ回路のディジタル出力信号が遷移した際のＩ／Ｏ回路のアナログ入力信号の電圧（即ち、Ｉ／Ｏ回路の閾値電圧）を認識することができる。従って、試験工程を簡易化することができ、試験時間の短縮が可能になる。この結果、試験コストの低減に大きく寄与できる。
【０００９】
本発明の一形態における好ましい例では、閾値試験回路は、Ｄ／Ａ変換器、Ａ／Ｄ変換器および格納回路を更に備えて構成される。Ｄ／Ａ変換器は、Ｉ／Ｏ回路のアナログ入力信号の電圧を制御するために設けられ、Ｄ／Ａ変換を実施して得られるアナログ出力信号をＩ／Ｏ回路のアナログ入力信号として供給する。Ａ／Ｄ変換器は、サンプル／ホールド回路により保持された電圧のＡ／Ｄ変換を実施する。格納回路は、Ａ／Ｄ変換器のＡ／Ｄ変換結果を格納する。Ｉ／Ｏ回路のアナログ入力信号の電圧がＤ／Ａ変換器により制御され、サンプル／ホールド回路により保持された電圧がＡ／Ｄ変換器によりディジタル値に変換されて格納回路に格納されるため、チップレベルでのＩ／Ｏ回路閾値試験が可能になり、試験工程の更なる簡易化を実現できる。
【００１０】
また、半導体装置が複数のＩ／Ｏ回路を備えて構成される場合、閾値試験回路は、第１および第２選択回路を更に備えて構成される。第１選択回路は、複数のＩ／Ｏ回路の中から試験対象Ｉ／Ｏ回路を順次選択し、Ｄ／Ａ変換器のアナログ出力信号を試験対象Ｉ／Ｏ回路のアナログ入力信号として供給する。第２選択回路は、複数のＩ／Ｏ回路の中から試験対象Ｉ／Ｏ回路を順次選択し、試験対象Ｉ／Ｏ回路のディジタル出力信号をサンプル／ホールド回路のサンプリング対象信号として供給する。半導体装置が複数のＩ／Ｏ回路を備えて構成される場合でも、第１および第２選択回路を設けることで、複数のＩ／Ｏ回路の各々についてＤ／Ａ変換器、サンプリング制御回路、サンプル／ホールド回路およびＡ／Ｄ変換器を設ける必要がなくなり、チップ面積の縮小に寄与できる。
【発明の効果】
【００１１】
本発明によれば、半導体装置のＩ／Ｏ回路閾値試験を簡易な回路構成で効率よく実施できる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態について図面を用いて説明する。図１は、本発明の一実施形態を示している。図２は、試験対象選択回路の内部構成を示している。図３は、閾値測定回路の内部構成を示している。図４は、測定結果格納回路の内部レジスタを示している。図５は、閾値試験制御回路の内部レジスタを示している。
本発明が適用されたＬＳＩ１０は、図１に示すように、Ｄ／Ａ変換器２０、試験対象選択回路３０、閾値測定回路４０、Ａ／Ｄ変換器５０、測定結果格納回路６０および閾値試験制御回路７０を備えて構成されている。なお、図示を省略しているが、ＬＳＩ１０にはＣＰＵやメモリ等も搭載されている。Ｄ／Ａ変換器２０は、Ｄ／Ａ変換開始信号ＤＡＳＴの立ち上がり遷移に応答してディジタル値Ｄａｄ（１６ビット）を出力電圧Ｖｄａに変換する。
【００１３】
試験対象選択回路３０は、図２に示すように、Ｉ／Ｏ回路３１−０〜３１−ｎ、出力信号選択回路３２、外部端子選択回路３３およびスイッチ回路３４を備えて構成されている。Ｉ／Ｏ回路３１−０（３１−１〜３１−ｎ）は、上昇側閾値電圧Ｖｔｈｒおよび下降側閾値電圧Ｖｔｈｐを有している。Ｉ／Ｏ回路３１−０（３１−１〜３１−ｎ）は、外部端子Ｐ０（Ｐ１〜Ｐｎ）の電圧Ｖｐ０（Ｖｐ１〜Ｖｐｎ）が上昇して上昇側閾値電圧Ｖｔｈｒより高くなるのに伴って出力信号を“０”から“１”に遷移させ、外部端子Ｐ０（Ｐ１〜Ｐｎ）の電圧Ｖｐ０（Ｖｐ１〜Ｖｐｎ）が下降して下降側閾値電圧Ｖｔｈｆより低くなるのに伴って出力信号を“１”から“０”に遷移させる。
【００１４】
出力信号選択回路３２は、試験対象選択信号ＳＥＬ（８ビット）に応じてＩ／Ｏ回路３１−０〜３１−ｎの出力信号のいずれかを選択して試験対象出力信号Ｄｔｏとして出力する。外部端子選択回路３３は、試験対象選択信号ＳＥＬに応じて外部端子Ｐ０〜Ｐｎのいずれかを選択して試験対象入力電圧Ｖｔｉの供給線に接続する。スイッチ回路３４は、モード信号ＭＯＤＥが“１”に設定されている場合にオンしてＤ／Ａ変換器２０の出力電圧Ｖｄａの供給線を試験対象入力電圧Ｖｔｉの供給線に接続し、モード信号ＭＯＤＥが“０”に設定されている場合にオフしてＤ／Ａ変換器２０の出力電圧Ｖｄａの供給線を試験対象入力電圧Ｖｔｉの供給線から切り離す。
【００１５】
閾値測定回路４０は、図３に示すように、サンプリング制御回路４１およびＳ／Ｈ回路（サンプル／ホールド回路）４２を備えて構成されている。サンプリング制御回路４１は、測定開始信号ＳＴＡＲＴが“０”に設定されている場合、スイッチ制御信号ＳＷＣを“１”に設定する。サンプリング制御回路４１は、測定開始信号ＳＴＡＲＴが“１”に設定されている場合、遷移方向信号ＲＩＳＥが“１”に設定されていれば試験対象出力信号Ｄｔｏの立ち上がり遷移に応答してスイッチ制御信号ＳＷＣを“１”から“０”に遷移させ、遷移方向信号ＲＩＳＥが“０”に設定されていれば試験対象出力信号Ｄｔｏの立ち下がり遷移に応答してスイッチ制御信号ＳＷＣを“１”から“０”に遷移させる。
【００１６】
Ｓ／Ｈ回路４２は、スイッチ回路４３およびコンデンサ４４を備えて構成されている。スイッチ回路４３は、スイッチ制御信号ＳＷＣが“１”である場合にオンして試験対象入力電圧Ｖｔｉの供給線を測定電圧Ｖｍｓの供給線に接続する。スイッチ回路４３は、スイッチ制御信号ＳＷＣが“０”である場合にオフして試験対象入力電圧Ｖｔｉの供給線を測定電圧Ｖｍｓの供給線から切り離する。コンデンサ４４は、測定電圧Ｖｍｓの供給線と接地線との間に設けられている。このような構成により、Ｓ／Ｈ回路４２は、スイッチ制御信号ＳＷＣの立ち下がり遷移に応答してサンプリング状態からホールド状態に遷移し、スイッチ制御信号ＳＷＣの立ち上がり遷移に応答してホールド状態からサンプリング状態に遷移する。
【００１７】
Ａ／Ｄ変換器５０は、Ａ／Ｄ変換開始信号ＡＤＳＴの立ち上がり遷移に応答して測定電圧Ｖｍｓをディジタル値Ｄａｄ（１６ビット）に変換する。測定結果格納回路６０は、レジスタライト信号ＲＧＷＲおよびレジスタアドレス信号ＲＧＡＤに応じてＡ／Ｄ変換器５０のＡ／Ｄ変換結果（ディジタル値Ｄａｄ）を内部レジスタに格納する。例えば、レジスタアドレス信号ＲＧＡＤは、試験対象選択信号ＳＥＬ（８ビット）および遷移方向信号ＲＩＳＥ（１ビット）を組み合わせて構成されている。
【００１８】
測定結果格納回路６０には、図４に示すような３２ビットの閾値格納レジスタ６１−０〜６１−ｎが設けられている。閾値格納レジスタ６１−０〜６１−ｎは、外部端子Ｐ０〜Ｐｎ（Ｉ／Ｏ回路３１−０〜３１−ｎ）にそれぞれ対応している。閾値格納レジスタ６１−０（６１−１〜６１−ｎ）の下位１６ビット（第０〜第１５ビット）は、Ｉ／Ｏ回路３１−０（３１−１〜３１−ｎ）の下降側閾値電圧Ｖｔｈｆに対応するＡ／Ｄ変換器５０のＡ／Ｄ変換結果を格納するためのビットＶＴＨＦ［１５：０］である。閾値格納レジスタ６１−０（６１−１〜６１−ｎ）の上位１６ビット（第１６〜第３１ビット）は、Ｉ／Ｏ回路３１−０（３１−１〜３１−ｎ）の上昇側閾値電圧Ｖｔｈｒに対応するＡ／Ｄ変換器５０のＡ／Ｄ変換結果を格納するためのビットＶＴＨＲ［１５：０］である。
【００１９】
測定結果格納回路６０は、レジスタライト信号ＲＧＷＲの立ち上がり遷移に応答して、レジスタアドレス信号ＲＧＡＤにおける試験対象選択信号ＳＥＬの対応部分に応じてレジスタ６１−０〜６１−ｎのいずれかを格納対象レジスタとして選択し、レジスタアドレス信号ＲＧＡＤにおける遷移方向信号ＲＩＳＥの対応部分が“１”に設定されていれば格納対象レジスタの上位側（ビットＶＴＨＲ［１５：０］）にディジタル値Ｄａｄを格納し、レジスタアドレス信号ＲＧＡＤにおける遷移方向信号ＲＩＳＥの対応部分が“０”に設定されていれば格納対象レジスタの下位側（ビットＶＴＨＦ［１５：０］）にディジタル値Ｄａｄを格納する。
【００２０】
閾値試験制御回路７０は、内部レジスタの設定状態に応じてＤ／Ａ変換器２０、試験対象選択回路３０、閾値測定回路４０、Ａ／Ｄ変換器５０および測定結果格納回路６０を制御する。閾値試験制御回路７０には、図５に示すような３２ビットの制御レジスタ７１、７２が設けられている。
制御レジスタ７１の第０ビットは、Ｉ／Ｏ回路閾値試験の開始を指示するためのビットＳＴである。ビットＳＴは、Ｉ／Ｏ回路閾値試験の開始要求に伴って“１”に設定される。制御レジスタ７１の第１ビットは、試験対象入力電圧Ｖｔｉの遷移方向（上昇／下降）を指示するためのビットＲＳである。制御レジスタ７１の第２〜第１４ビットは、予約ビットである。制御レジスタ７１の第１５ビットは、Ｉ／Ｏ回路閾値試験のモードを指示するためのビットＭＤである。ＬＳＩ１０には、Ｉ／Ｏ回路閾値試験に関して、試験対象Ｉ／Ｏ回路に対応する外部端子への印加電圧として外部入力電圧を利用する第１モードと、試験対象Ｉ／Ｏ回路に対応する外部端子への印加電圧としてＤ／Ａ変換器２０の出力電圧Ｖｄａを利用する第２モードとが設けられている。ビットＭＤは、第１モードでのＩ／Ｏ回路閾値試験を選択する場合に“０”に設定され、第２モードでのＩ／Ｏ回路閾値試験を選択する場合に“１”に設定される。制御レジスタ７１の第１６〜第２３ビットは、第２モードでのＩ／Ｏ回路閾値試験において最初に選択される外部端子（Ｉ／Ｏ回路）を指定するためのビットＰＳ［７：０］である。制御レジスタ７１の第２４〜第３１ビットは、第２モードでのＩ／Ｏ回路閾値試験において最後に選択される外部端子（Ｉ／Ｏ回路）を指定するためのビットＰＥ［７：０］である。
【００２１】
制御レジスタ７２の第０〜第１５ビットは、第２モードでのＩ／Ｏ回路閾値試験における試験対象入力電圧Ｖｔｉの最低電位Ｖｍｉｎを指定するためのビットＶＭＩＮ［１５：０］である。制御レジスタ７２の第１６〜第３１ビットは、第２モードでのＩ／Ｏ回路閾値試験における試験対象入力電圧Ｖｔｉの最高電位Ｖｍａｘを指定するためのビットＶＭＡＸ［１５：０］である。
【００２２】
図６は、第１モードでのＩ／Ｏ回路閾値試験を示している。閾値試験制御回路７０は、モード信号ＭＯＤＥを制御レジスタ７１のビットＭＤの論理値に設定する。閾値試験制御回路７０は、制御レジスタ７１のビットＭＤが“０”に設定されている場合、制御レジスタ７１のビットＳＴが“１”に設定されるのに伴って測定開始信号ＳＴＡＲＴを“１”に設定する。閾値試験制御回路７０は、制御レジスタ７１のビットＭＤが“０”に設定されている場合、制御レジスタ７１のビットＳＴが“１”に設定されると、外部入力信号ＳＥＬ＿ＥＸ（８ビット）を試験選択信号ＳＥＬ（８ビット）として試験対象選択回路３０に供給するとともに、外部入力信号ＲＩＳＥ＿ＥＸを遷移方向信号ＲＩＳＥとして閾値測定回路４０に供給する。閾値試験制御回路７０は、制御レジスタ７１のビットＭＤが“０”に設定されている場合、Ｄ／Ａ変換器２０、Ａ／Ｄ変換５０および測定結果格納回路６０に対する制御動作は実施しない。
【００２３】
第１モードでのＩ／Ｏ回路閾値試験では、ＬＳＩ１０において、ＬＳＩテスタ８０から供給される外部入力信号ＳＥＬ＿ＥＸに応じてＩ／Ｏ回路３１−０〜３１−ｎの中から試験対象Ｉ／Ｏ回路が選択され、ＬＳＩテスタ８０から供給される外部入力電圧Ｖｅｘが試験対象Ｉ／Ｏ回路に対応する外部端子に印加される。
ＬＳＩテスタ８０は、外部入力信号ＳＥＬ＿ＥＸを介してＩ／Ｏ回路３１−０〜３１−ｎの中から試験対象Ｉ／Ｏ回路を選択した状態で外部入力電圧Ｖｅｘを最低電位Ｖｍｉｎから最高電位Ｖｍａｘまで上昇させた後に最高電位Ｖｍａｘから最低電位Ｖｍｉｎまで下降させる。ＬＳＩテスタ８０は、外部入力電圧Ｖｅｘを最高電位Ｖｍａｘまで上昇させた時点で測定電圧Ｖｍｓを試験対象Ｉ／Ｏ回路の上昇側閾値電圧Ｖｔｈｒとして取得し、外部入力電圧Ｖｅｘを最低電位Ｖｍｉｎまで下降させた時点で測定電圧Ｖｍｓを試験対象Ｉ／Ｏ回路の下降側閾値電圧Ｖｔｈｆとして取得する。ＬＳＩテスタ８０は、このような一連の動作をＩ／Ｏ回路３１−０〜３１−ｎの全てについて実施する。そして、ＬＳＩテスタ８０は、Ｉ／Ｏ回路３１−０〜３１−ｎの全てについて上昇側閾値電圧Ｖｔｈｒおよび下降側閾値電圧Ｖｔｈｆが規格範囲内である場合にＬＳＩ１０は良品であると判定し、Ｉ／Ｏ回路３１−０〜３１−ｎの少なくとも１つについて上昇側閾値電圧Ｖｔｈｒまたは下降側閾値電圧Ｖｔｈｆが規格範囲外である場合にＬＳＩ１０は不良品であると判定する。
【００２４】
図７および図８は、第２モードでのＩ／Ｏ回路閾値試験における閾値試験制御回路７０の動作フローを示している。制御レジスタ７１においてビットＭＤが“１”に設定された状態でビットＳＴが“１”に設定されると、閾値試験制御回路７０の動作はステップＳ１００に移行する。
ステップＳ１００において、閾値試験制御回路７０は、測定開始信号ＳＴＡＲＴを“０”に初期化するとともに、制御レジスタ７１のビットＲＳを“０”に初期化することで遷移方向信号ＲＩＳＥを“０”に初期化する。この後、閾値試験制御回路７０の動作はステップＳ２００に移行する。
【００２５】
ステップＳ２００において、閾値試験制御回路７０は、試験対象選択信号ＳＥＬ（８ビット）を制御レジスタ７１のビットＰＳ（８ビット）の論理値に設定する。この後、閾値試験制御回路７０の動作はステップＳ３００に移行する。
ステップＳ３００において、閾値試験制御回路７０は、閾値測定用制御動作（試験対象Ｉ／Ｏ回路の上昇側閾値電圧Ｖｔｈｒおよび下降側閾値電圧Ｖｔｈｆを測定するための制御動作）を実施する。閾値測定用制御動作は、ステップＳ３０１〜Ｓ３１４（図８）で構成されている。
【００２６】
ステップＳ３０１において、閾値試験制御回路７０は、制御レジスタ７１のビットＲＳを“１”に設定することで遷移方向信号ＲＩＳＥを“１”に設定する。また、閾値試験制御回路７０は、Ｄ／Ａ変換器２０に供給されるディジタル値Ｄｄａ（１６ビット）をレジスタ７２のビットＶＭＩＮ（１６ビット）の論理値に設定する。そして、閾値試験制御回路７０は、測定開始信号ＳＴＡＲＴを“１”に設定する。この後、閾値試験制御回路７０の動作はステップＳ３０２に移行する。
【００２７】
ステップＳ３０２において、閾値試験制御回路７０は、Ｄ／Ａ変換開始信号ＤＡＳＴを“１”に設定する。これにより、Ｄ／Ａ変換器２０において、ディジタル値Ｄｄａが出力電圧Ｖｄａに変換される。この後、閾値試験制御回路７０の動作はステップＳ３０３に移行する。
ステップＳ３０３において、閾値試験制御回路７０は、Ｄ／Ａ変換開始信号ＤＡＳＴを“０”に設定する。そして、閾値試験制御回路７０は、Ｄ／Ａ変換器２０に供給されるディジタル値Ｄｄａに所定値ΔＤを加算する。この後、閾値試験制御回路７０の動作はステップＳ３０４に移行する。
【００２８】
ステップＳ３０４において、閾値試験制御回路７０は、Ｄ／Ａ変換器２０に供給されるディジタル値Ｄｄａ（１６ビット）の設定値が制御レジスタ７２のビットＶＭＡＸ（１６ビット）の設定値より大きいか否かを判定する。ディジタル値Ｄｄａの設定値が制御レジスタ７２のビットＶＭＡＸの設定値より大きい場合、閾値試験制御回路７０の動作はステップＳ３０５に移行する。一方、ディジタル値Ｄｄａの設定値が制御レジスタ７２のビットＶＭＡＸの設定値より大きくない場合、閾値試験制御回路７０の動作はステップＳ３０２に再度移行する。
【００２９】
ステップＳ３０５において、閾値試験制御回路７０は、Ａ／Ｄ変換開始信号ＡＤＳＴを“１”に設定する。これにより、Ａ／Ｄ変換器５０において、測定電圧Ｖｍｓがディジタル値Ｄａｄに変換される。この後、閾値試験制御回路７０はステップＳ３０６に移行する。
ステップＳ３０６において、閾値試験制御回路７０は、レジスタライト信号ＲＧＷＲを“１”に設定する。これにより、測定結果格納回路６０において、Ａ／Ｄ変換器５０のＡ／Ｄ変換結果（ディジタル値Ｄａｄ）が試験対象Ｉ／Ｏ回路に対応する閾値格納レジスタの上位側に格納される。この後、閾値試験制御回路７０の動作はステップＳ３０７に移行する。
【００３０】
ステップＳ３０７において、閾値試験制御部７０は、Ａ／Ｄ変換開始信号ＡＤＳＴを“０”に設定するとともに、レジスタライト信号ＲＧＷＲを“０”に設定する。そして、閾値試験制御部７０は、測定開始信号ＳＴＡＲＴを“０”に設定する。この後、閾値試験制御回路７０の動作はステップＳ３０８に移行する。
ステップＳ３０８において、閾値試験制御回路７０は、制御レジスタ７１のビットＲＳを“０”に設定することで遷移方向信号ＲＩＳＥを“０”に設定する。また、閾値試験制御回路７０は、Ｄ／Ａ変換器２０に供給されるディジタル値Ｄｄａ（１６ビット）をレジスタ７２のビットＶＭＡＸ（１６ビット）の論理値に設定する。そして、閾値試験制御回路７０は、測定開始信号ＳＴＡＲＴを“１”に設定する。この後、閾値試験制御回路７０の動作はステップＳ３０９に移行する。
【００３１】
ステップＳ３０９において、閾値試験制御回路７０は、Ｄ／Ａ変換開始信号ＤＡＳＴを“１”に設定する。これにより、Ｄ／Ａ変換器２０において、ディジタル値Ｄｄａが出力電圧Ｖｄａに変換される。この後、閾値試験制御回路７０の動作はステップＳ３１０に移行する。
ステップＳ３１０において、閾値試験制御回路７０は、Ｄ／Ａ変換開始信号ＤＡＳＴを“０”に設定する。そして、閾値試験制御回路７０は、Ｄ／Ａ変換器２０に供給されるディジタル値Ｄｄａに所定値ΔＤを加算する。この後、閾値試験制御回路７０の動作はステップＳ３１１に移行する。
【００３２】
ステップＳ３１１において、閾値試験制御回路７０は、Ｄ／Ａ変換器２０に供給されるディジタル値Ｄｄａ（１６ビット）の設定値が制御レジスタ７２のビットＶＭＩＮ（１６ビット）の設定値より小さいか否かを判定する。ディジタル値Ｄｄａの設定値が制御レジスタ７２のビットＶＭＡＸの設定値より小さい場合、閾値試験制御回路７０の動作はステップＳ３１２に移行する。一方、ディジタル値Ｄｄａの設定値が制御レジスタ７２のビットＶＭＡＸの設定値より小さくない場合、閾値試験制御回路７０の動作はステップＳ３０９に再度移行する。
【００３３】
ステップＳ３１２において、閾値試験制御回路７０は、Ａ／Ｄ変換開始信号ＡＤＳＴを“１”に設定する。これにより、Ａ／Ｄ変換器５０において、測定電圧Ｖｍｓがディジタル値Ｄａｄに変換される。この後、閾値試験制御回路７０はステップＳ３１３に移行する。
ステップＳ３１３において、閾値試験制御回路７０は、レジスタライト信号ＲＧＷＲを“１”に設定する。これにより、測定結果格納回路６０において、Ａ／Ｄ変換器５０のＡ／Ｄ変換結果（ディジタル値Ｄａｄ）が試験対象Ｉ／Ｏ回路に対応する閾値格納レジスタの下位側に格納される。この後、閾値試験制御回路７０の動作はステップＳ３１４に移行する。
【００３４】
ステップＳ３１４において、閾値試験制御部７０は、Ａ／Ｄ変換開始信号ＡＤＳＴを“０”に設定するとともに、レジスタライト信号ＲＧＷＲを“０”に設定する。そして、閾値試験制御部７０は、測定開始信号ＳＴＡＲＴを“０”に設定する。これにより、閾値測定用制御動作が完了し、閾値試験制御回路７０の動作はステップＳ４００に移行する。
ステップＳ４００において、閾値試験制御回路７０は、試験対象選択信号ＳＥＬの設定値をインクリメントする。この後、閾値試験制御回路７０の動作はステップＳ５００に移行する。
【００３５】
ステップＳ５００において、閾値試験制御回路７０は、試験対象選択信号ＳＥＬ（８ビット）の設定値が制御レジスタ７１のビットＰＥ（８ビット）の設定値より大きいか否かを判定する。試験対象選択信号ＳＥＬの設定値が制御レジスタのビットＰＥの設定値より大きくない場合、閾値試験制御回路７０の動作はステップＳ３００（閾値測定用制御動作）に再度移行する。一方、試験対象選択信号ＳＥＬの設定値が制御レジスタ７１のビットＰＥの設定値より大きい場合、第２モードでのＩ／Ｏ回路閾値試験における閾値試験制御回路７０の動作は完了する。この後、例えば、ＬＳＩ１０内のＣＰＵにより、閾値格納レジスタ６１−０〜６１―ｎについて上位側格納値および下位側格納値が規格範囲内である場合にＬＳＩ１０は良品であると判定され、閾値格納レジスタ６１−０〜６１―ｎの少なくとも１つについて上位側格納値および下位側格納値が規格範囲外である場合にＬＳＩ１０は不良品であると判定される。
【００３６】
図９は、第２モードでのＩ／Ｏ回路閾値試験における閾値測定シーケンスを示している。この例では、試験対象入力電圧Ｖｔｉ（即ち、Ｄ／Ａ変換器２０の出力電圧Ｖｄａ）は、時刻ｔ１から時刻ｔ３までの期間において最低電位Ｖｍｉｎから最高電位Ｖｍａｘまで上昇し、時刻ｔ３から時刻５までの期間において最高電位Ｖｍａｘから最低電位Ｖｍｉｎまで下降する。
【００３７】
時刻ｔ１から時刻ｔ２までの期間において、Ｓ／Ｈ回路４２がサンプリング状態（ＳＭＰＬ）であるため、測定電圧ｍｓが試験対象入力電圧Ｖｔｉと同様に上昇する。時刻ｔ２において、試験対象入力電圧Ｖｔｉが試験対象Ｉ／Ｏ回路の上昇側閾値電位Ｖｔｈｒまで上昇すると、試験対象出力信号Ｄｏの立ち上がり遷移が発生し、これに伴って、Ｓ／Ｈ回路４２がサンプリング状態（ＳＭＰＬ）からホールド状態（ＨＬＤ）に遷移する。このため、時刻ｔ２から時刻ｔ３までの期間において、試験対象入力電圧Ｖｔｉが上昇しても、測定電圧Ｖｍｓが上昇することはない。時刻ｔ３において、試験対象入力電圧Ｖｔｉが最高電位Ｖｍａｘまで上昇すると、Ａ／Ｄ変換器５０において測定電圧Ｖｍｓがディジタル値Ｄａｄに変換され、測定結果格納回路６０においてディジタル値Ｄａｄが試験対象Ｉ／Ｏ回路に対応する閾値格納レジスタの上位側に格納される。そして、Ｓ／Ｈ回路４２がホールド状態（ＨＬＤ）からサンプリング状態（ＳＭＰＬ）に遷移する。
【００３８】
時刻ｔ３から時刻ｔ４までの期間において、Ｓ／Ｈ回路４２がサンプリング状態（ＳＭＰＬ）であるため、測定電圧ｍｓが試験対象入力電圧Ｖｔｉと同様に下降する。時刻ｔ４において、試験対象入力電圧Ｖｔｉが試験対象Ｉ／Ｏ回路の下降側閾値電位Ｖｔｈｆまで下降すると、試験対象出力信号Ｄｔｏの立ち下がり遷移が発生し、これに伴って、Ｓ／Ｈ回路４２がサンプリング状態（ＳＭＰＬ）からホールド状態（ＨＬＤ）に遷移する。このため、時刻ｔ４から時刻ｔ５までの期間において、試験対象入力電圧Ｖｔｉが下降しても、測定電圧Ｖｍｓが下降することはない。時刻ｔ５において、試験対象入力電圧Ｖｔｉが最低電位Ｖｍｉｎまで下降すると、Ａ／Ｄ変換器５０において測定電圧Ｖｍｓがディジタル値Ｄａｄに変換され、測定結果格納回路６０においてディジタル値Ｄａｄが試験対象Ｉ／Ｏ回路に対応する閾値格納レジスタの下位側に格納される。
【００３９】
以上のような本発明の一実施形態では、第１モードでのＩ／Ｏ回路閾値試験において、ＬＳＩテスタ８０は、試験対象出力信号Ｄｔｏの論理値判定を逐次実施する必要はなく、測定電圧Ｖｍｓを取得するだけで、試験対象出力信号Ｄｔｏが遷移した際の試験対象入力電圧Ｖｔｉ（即ち、試験対象Ｉ／Ｏ回路の上昇側閾値電圧Ｖｔｈｒおよび下降側閾値電圧Ｖｔｈｆ）を認識することができる。従って、試験工程の簡易化および試験時間の短縮を実現でき、試験コストの低減に大きく寄与できる。
【００４０】
また、第２モードでのＩ／Ｏ回路閾値試験において、試験対象入力電圧ＶｔｉがＤ／Ａ変換器２０により制御され、測定電圧ＶｍｓがＡ／Ｄ変換器４０によりディジタル値Ｄａｄに変換されて測定結果格納回路６０の内部レジスタに格納されるため、チップレベルでのＩ／Ｏ回路閾値試験が可能になり、試験工程の更なる簡易化を実現できる。更に、出力信号選択回路３２および外部端子選択回路３３を設けることで、Ｄ／Ａ変換器２０と、閾値測定回路４０（サンプリング制御回路４１およびＳ／Ｈ回路４２）と、Ａ／Ｄ変換器５０とをＩ／Ｏ回路３１−０〜３１−ｎに共通して設けることができ、チップ面積の縮小に寄与できる。
【００４１】
なお、本発明の一実施形態では、Ｉ／Ｏ回路閾値試験の際に、試験対象Ｉ／Ｏ回路を選択した状態で試験対象入力電圧Ｖｔｉを最低電位Ｖｍｉｎから最高電位Ｖｍａｘまで上昇させた後に最高電位Ｖｍａｘから最低電位Ｖｍｉｎまで下降させる例について述べたが、本発明はかかる実施形態に限定されるものではない。試験対象Ｉ／Ｏ回路を選択した状態で試験対象入力電圧Ｖｔｉを最高電位Ｖｍａｘから最低電位Ｖｍｉｎまで下降させた後に最低電位Ｖｍｉｎから最高電位Ｖｍａｘまで上昇させるようにしてもよいことは言うまでもない。
【００４２】
以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【図面の簡単な説明】
【００４３】
【図１】本発明の一実施形態を示す説明図である。
【図２】試験対象選択回路の内部構成を示す説明図である。
【図３】閾値測定回路の内部構成を示す説明図である。
【図４】測定結果格納回路の内部レジスタを示す説明図である。
【図５】閾値試験制御回路の内部レジスタを示す説明図である。
【図６】第１モードでのＩ／Ｏ回路閾値試験を示す説明図である。
【図７】第２モードでのＩ／Ｏ回路閾値試験における閾値試験制御回路の動作フローを示す説明図（その１）である。
【図８】第２モードでのＩ／Ｏ回路閾値試験における閾値試験制御回路の動作フローを示す説明図（その２）である。
【図９】第２モードでのＩ／Ｏ回路閾値試験における閾値測定シーケンスを示す説明図である。
【図１０】従来技術におけるＩ／Ｏ回路閾値試験を示す説明図である。
【符号の説明】
【００４４】
１０‥ＬＳＩ；２０‥Ｄ／Ａ変換器；３０‥試験対象選択回路；３１−０〜３１−ｎ‥Ｉ／Ｏ回路；３２‥出力信号選択回路；３３‥外部端子選択回路；３４‥スイッチ回路；４０‥閾値測定回路；４１‥サンプリング制御回路；４２‥Ｓ／Ｈ回路；４３‥スイッチ回路；４４‥コンデンサ；５０‥Ａ／Ｄ変換器；６０‥測定結果格納回路；６１−０〜６１−ｎ‥閾値格納レジスタ；７０‥閾値試験制御回路；７１、７２‥制御レジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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