(57)【要約】【課題】不揮発性メモリ装置、それを含むメモリシステム、そのプログラム方法及び読み出し方法を提供する。【解決手段】不揮発性メモリ装置の読み出し方法であって、インデックスセルの初期しきい電圧値が格納されたしきい電圧情報セルから初期しきい電圧値を読み出すステップと、インデックスセルから現在のしきい電圧値を読み出すステップと、初期しきい電圧値と現在のしきい電圧値とを比較し、インデックスセルのしきい電圧の変更程度を計算するステップと、変更されたしきい電圧程度で読み出し電圧を変更してユーザデータを読み出すステップと、を含む。【選択図】図１
2008310948.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリ装置の読み出し方法であって、
インデックスセルの初期しきい電圧値が格納されたしきい電圧情報セルから前記初期しきい電圧値を読み出すステップと、
前記インデックスセルから現在のしきい電圧値を読み出すステップと、
前記初期しきい電圧値と前記現在のしきい電圧値とを比較し、前記インデックスセルのしきい電圧の変更程度を計算するステップと、
前記変更されたしきい電圧程度で読み出し電圧を変更してユーザデータを読み出すステップと、を含むことを特徴とする読み出し方法。
【請求項２】
前記不揮発性メモリ装置は、しきい電圧の変更程度を知らせるためのインデックスセル及び前記初期しきい電圧値を格納するしきい電圧情報セルを有するインデックス領域を含むことを特徴とする請求項１に記載の読み出し方法。
【請求項３】
前記インデックス領域は、メモリブロックごとに存在することを特徴とする請求項２に記載の読み出し方法。
【請求項４】
前記インデックス領域は、ページごとに存在することを特徴とする請求項２に記載の読み出し方法。
【請求項５】
前記不揮発性メモリ装置は、メモリセルアレイでプログラムするデータまたは前記メモリセルアレイから感知されたデータを一時格納するページバッファを含み、
前記ページバッファは前記インデックス領域に該当する別途のインデックスページバッファを備えることを特徴とする請求項４に記載の読み出し方法。
【請求項６】
前記インデックス領域は各々のページごとに２つ以上のインデックスセルを有することを特徴とする請求項４に記載の読み出し方法。
【請求項７】
前記インデックスセルからしきい電圧値を読み出すステップは、前記インデックスセルが連結されたワードラインに段階的に増加される読み出し電圧を提供しつつ前記インデックスセルのデータを感知してしきい電圧値を見つけることを特徴とする請求項１に記載の読み出し方法。
【請求項８】
不揮発性メモリ装置のプログラム方法であって、
ユーザデータをプログラムするステップと、
しきい電圧の変更を知るためのインデックスビットをインデックスセルにプログラムするステップと、
前記インデックスセルの初期しきい電圧値を読み出すステップと、
前記初期しきい電圧値に該当するデータをしきい電圧情報セルにプログラムするステップとを含み、
前記インデックスセルと前記しきい電圧情報セルとは第１ワードラインに連結されていることを特徴とするプログラム方法。
【請求項９】
前記不揮発性メモリ装置は前記ユーザデータをプログラムする複数のメモリセルをさらに有し、
前記複数のメモリセルは第２ワードラインに連結され、
前記第１ワードラインと前記第２ワードラインとは互いに異なることを特徴とする請求項８に記載のプログラム方法。
【請求項１０】
前記不揮発性メモリ装置は前記ユーザデータをプログラムする複数のメモリセルを有し、
前記複数のメモリセルは前記第１ワードラインに連結されていることを特徴とする請求項８に記載のプログラム方法。
【請求項１１】
前記インデックスセルに前記インデックスビットをプログラムするステップは、前記第１ワードラインで段階的に増加されるプログラム電圧を提供し、前記プログラム電圧がターゲット電圧に到達すると、前記インデックスセルに対するプログラム動作が完了することを特徴とする請求項１０に記載のプログラム方法。
【請求項１２】
前記インデックスセルの初期しきい電圧値を読み出すステップは、前記第１ワードラインで段階的に増加される読み出し電圧を提供しつつ前記インデックスセルのデータを感知してしきい電圧値を見つけることを特徴とする請求項１１に記載のプログラム方法。
【請求項１３】
複数のワードラインと複数のビットラインとが交差する領域に配列されたメモリセルを有するメイン領域と、前記複数のワードラインと複数のインデックスビットラインとが交差する領域に配列されたメモリセルを有するインデックス領域とを含み、前記メイン領域はユーザデータビットが格納されるメモリセルを有し、前記インデックス領域はしきい電圧の変更を知らせるインデックスビットを格納するインデックスセル及び前記インデックスセルの初期しきい電圧値に対するデータビットを格納するしきい電圧情報セルを有するメモリセルアレイと、
アドレスを入力し前記複数のワードラインのうち、何れか一つのワードラインを選択するローデコーダと、
ステップコードに応じて前記選択されたワードラインにワードライン電圧を提供するワードライン電圧発生器と、
前記メイン領域にプログラムされる前記ユーザデータビットを一時格納し、または前記メイン領域から前記複数のビットラインを通して感知されたデータビットを一時格納し、前記インデックス領域にプログラムされる前記インデックスビット及び前記初期しきい電圧値に対するデータビットを一時格納し、または前記インデックス領域から前記複数のインデックスビットラインを通して感知された前記インデックスビット及び前記初期しきい電圧値に対するデータビットを一時格納するページバッファと、
前記ワードライン電圧発生器及び前記ページバッファを制御し、前記ワードライン電圧発生器に印加される前記ステップコードを生成する制御ロジックと、を含むことを特徴とする不揮発性メモリ装置。
【請求項１４】
前記ページバッファは、
前記メイン領域から感知された又はプログラムされるデータビットを一時格納するメインページバッファと、
前記インデックス領域から感知された又はプログラムされるデータビットを一時格納するインデックスページバッファと、を含むことを特徴とする請求項１３に記載の不揮発性メモリ装置。
【請求項１５】
プログラム動作時、前記制御ロジックは前記インデックスセルに前記インデックスビットをプログラムし、前記インデックスセルの初期しきい電圧値を読み出し、前記初期しきい電圧値に該当するデータを前記しきい電圧情報セルにプログラムするように、前記インデックスページバッファを制御し、
前記インデックスセル及び前記しきい電圧情報セルはユーザデータをプログラムするメモリセルが連結したワードラインに連結されていることを特徴とする請求項１４に記載の不揮発性メモリ装置。
【請求項１６】
読み出し動作時、前記制御ロジックは前記しきい電圧情報セルから前記初期しきい電圧値に該当するデータを読み出すように、そして前記インデックスセルから現在のしきい電圧値を読み出すように前記インデックスページバッファ及び前記ワードライン電圧発生器を制御し、前記初期しきい電圧値と前記現在のしきい電圧値とを比較してしきい電圧の変更程度を見つけ、前記しきい電圧の変更程度で読み出し電圧レベルを変更することを特徴とする請求項１５に記載の不揮発性メモリ装置。
【請求項１７】
前記不揮発性メモリ装置はＮＡＮＤフラッシュメモリ装置であることを特徴とする請求項１３に記載の不揮発性メモリ装置。
【請求項１８】
不揮発性メモリ装置と、
前記不揮発性メモリ装置を制御するメモリ制御器とを含み、
前記不揮発性メモリ装置は請求項１３に記載された不揮発性メモリ装置を含むことを特徴とするメモリシステム。
【請求項１９】
前記メモリシステムは読み出し動作時補正読み出し動作を行うか否かを判断し、
前記補正読み出し動作は、前記しきい電圧の変更による読み出し電圧レベルを変更して読み出すことを特徴とする請求項１８に記載のメモリシステム。
【請求項２０】
前記メモリ制御器はユーザデータのエラービットを検出するエラー検出器を含み、
読み出し動作時、前記検出されたエラービットの数が予め決まった値以上であれば、前記補正読み出し動作が行われることを特徴とする請求項１９に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ装置に係り、より具体的に不揮発性メモリ装置のプログラム及び読み出し方法に関する。
【背景技術】
【０００２】
不揮発性メモリ装置の場合、電源を消してもデータが消失されず保存される。不揮発性メモリ装置の種類には、製造者によって工場でプログラムされるＭａｓｋ  ＲＯＭ (Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ)や電気的なプログラミングと消去とが反復的に可能なＥＥＰＲＯＭ(Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ−Ｏｎｌｙ  Ｍｅｍｏｒｙ)などがある。
【０００３】
フラッシュメモリ(Ｆｌａｓｈ  Ｍｅｍｏｒｙ)装置は、既存のＥＥＰＲＯＭの構成と動作とを変形したもので、その名称は１９８４年東芝がＦｌａｓｈ  ＥＥＰＲＯＭという名称で論文を発表したことに由来する。フラッシュメモリ装置は、所望のブロックＢｌｏｃｋ、セクタ(Ｓｅｃｔｏｒ)または全体チップ(Ｃｈｉｐ)単位で電気的消去動作を行う。また、フラッシュメモリ装置は、プログラムが一つのビット単位にも行うことができるようにアーキテクチャ(Ａｒｃｈｉｔｅｃｔｕｒｅ)を構成している。フラッシュメモリ装置は、記憶単位がセクタで分割されてフォーマット(Ｆｏｒｍａｔ)されるディスク形補助記憶装置と類似の構造を有する。
【０００４】
フラッシュメモリ装置のアーキテクチャは、大きくは、ビットラインと接地ラインとの間にセルが並列に配置されたＮＯＲ型構造と、ビットラインと接地ラインとの間にセルが直列に配置されたＮＡＮＤ型構造とに区分される。ＮＯＲ型構造は、周辺回路が簡単で、リ―ドアクセスタイム(Ｒｅａｄ  Ａｃｃｅｓｓ  Ｔｉｍｅ）が短いという長所がある。しかしながら、各セルごとにビットラインの接触電極を必要とするため、ＮＡＮＤ型構造に比べてセル面積が大きくなるという短所がある。ＮＡＮＤ型構造の場合、読み出し動作の前に、該当ブロックを選択しなければならならず、各セルが直列に連結されて動作抵抗が大きい。従って、ＮＡＮＤ型構造は、読み出し速度が相対的に遅いという短所を有する。
【０００５】
フラッシュメモリ装置で、プログラムされたメモリセルのしきい電圧は、ＩＳＳＰ増加分、フローティングゲートカップリング及び電荷損失など種々の理由で変化する。これは読み出し動作時の信頼性を悪化させる原因になる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、しきい電圧が変化しても読み出し動作の信頼性を向上させることのできる不揮発性メモリ装置、それを含むメモリシステム、そのプログラム方法及び読み出し方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明による不揮発性メモリ装置の読み出し方法は、インデックスセルの初期しきい電圧値が格納されたしきい電圧情報セルから前記初期しきい電圧値を読み出すステップと、前記インデックスセルから現在のしきい電圧値を読み出すステップと、前記初期しきい電圧値と前記現在のしきい電圧値とを比較し、前記インデックスセルのしきい電圧の変更程度を計算するステップと、前記変更されたしきい電圧程度で読み出し電圧を変更してユーザデータを読み出すステップとを含む。
【０００８】
実施形態において、前記不揮発性メモリ装置はしきい電圧の変更程度を知らせるためのインデックスセル及び前記初期しきい電圧値を格納するしきい電圧情報セルを有するインデックス領域を含む。
実施形態において、前記インデックス領域はメモリブロックごとに存在する。
実施形態において、前記インデックス領域はページごとに存在する。
実施形態において、前記不揮発性メモリ装置はメモリセルアレイでプログラムするデータまたは前記メモリセルアレイから感知されたデータを一時格納するページバッファを含み、前記ページバッファは前記インデックス領域に該当する別途のインデックスページバッファを備える。
【０００９】
実施形態において、前記インデックス領域は各々のページごとに２つ以上のインデックスセルを有する。
実施形態において、前記インデックスセルからしきい電圧値を読み出すステップは前記インデックスセルが連結されたワードラインに段階的に増加される読み出し電圧を提供しつつ前記インデックスセルのデータを感知してしきい電圧値を見つける。
【００１０】
本発明による不揮発性メモリ装置のプログラム方法であって、ユーザデータをプログラムするステップと、しきい電圧の変更を知るためのインデックスビットをインデックスセルにプログラムするステップと、前記インデックスセルの初期しきい電圧値を読み出すステップと、前記初期しきい電圧値に該当するデータをしきい電圧情報セルにプログラムするステップとを含み、前記インデックスセルと前記しきい電圧情報セルとは第１ワードラインに連結されている。
【００１１】
実施形態において、前記不揮発性メモリ装置は前記ユーザデータをプログラムする複数のメモリセルをさらに有し、前記複数のメモリセルは第２ワードラインに連結され、前記第１ワードラインと前記第２ワードラインとは互いに異なる。
実施形態において、前記不揮発性メモリ装置は前記ユーザデータをプログラムする複数のメモリセルを有し、前記複数のメモリセルは前記第１ワードラインに連結されている。
【００１２】
実施形態において、前記インデックスセルに前記インデックスビットをプログラムするステップは、前記第１ワードラインで段階的に増加されるプログラム電圧を提供し、前記プログラム電圧がターゲット電圧に到達すると、前記インデックスセルに対するプログラム動作が完了する 。
実施形態において、前記インデックスセルの初期しきい電圧値を読み出すステップは、前記第１ワードラインで段階的に増加される読み出し電圧を提供しつつ前記インデックスセルのデータを感知してしきい電圧値を見つける。
【００１３】
実施形態において、複数のワードラインと複数のビットラインとが交差する領域に配列されたメモリセルを有するメイン領域と、前記複数のワードラインと複数のインデックスビットラインとが交差する領域に配列されたメモリセルを有するインデックス領域とを含み、前記メイン領域はユーザデータビットが格納されるメモリセルを有し、前記インデックス領域はしきい電圧の変更を知らせるインデックスビットを格納するインデックスセル及び前記インデックスセルの初期しきい電圧値に対するデータビットを格納するしきい電圧情報セルを有するメモリセルアレイと、アドレスを入力し前記複数のワードラインのうち、何れか一つのワードラインを選択するローデコーダと、ステップコードに応じて前記選択されたワードラインにワードライン電圧を提供するワードライン電圧発生器と、前記メイン領域にプログラムされる前記ユーザデータビットを一時格納し、または前記メイン領域から前記複数のビットラインを通して感知されたデータビットを一時格納し、前記インデックス領域にプログラムされる前記インデックスビット及び前記初期しきい電圧値に対するデータビットを一時格納し、または前記インデックス領域から前記複数のインデックスビットラインを通して感知された前記インデックスビット及び前記初期しきい電圧値に対するデータビットを一時格納するページバッファと、前記ワードライン電圧発生器及び前記ページバッファを制御し、前記ワードライン電圧発生器に印加される前記ステップコードを生成する制御ロジックと、を含む。
【００１４】
実施形態において、前記ページバッファは、前記メイン領域から感知された又はプログラムされるデータビットを一時格納するメインページバッファと、前記インデックス領域から感知された又はプログラムされるデータビットを一時格納するインデックスページバッファと、を含む。
実施形態において、プログラム動作時、前記制御ロジックは前記インデックスセルに前記インデックスビットをプログラムし、前記インデックスセルの初期しきい電圧値を読み出し、前記初期しきい電圧値に該当するデータを前記しきい電圧情報セルにプログラムするように、前記インデックスページバッファを制御し、前記インデックスセル及び前記しきい電圧情報セルはユーザデータをプログラムするメモリセルが連結したワードラインに連結されている。
【００１５】
実施形態において、読み出し動作時、前記制御ロジックは前記しきい電圧情報セルから前記初期しきい電圧値に該当するデータを読み出すように、そして前記インデックスセルから現在のしきい電圧値を読み出すように前記インデックスページバッファ及び前記ワードライン電圧発生器を制御し、前記初期しきい電圧値と前記現在のしきい電圧値とを比較してしきい電圧の変更程度を見つけ、前記しきい電圧の変更程度で読み出し電圧レベルを変更する。
実施形態において、前記不揮発性メモリ装置はＮＡＮＤフラッシュメモリ装置である。
【００１６】
本発明によるメモリシステムは、不揮発性メモリ装置と、前記不揮発性メモリ装置を制御するメモリ制御器を含み、前記不揮発性メモリ装置はアドレスを入力されて前記複数のワードラインのうち、何れか一つのワードラインを選択するローデコーダと、ステップコードに応じて前記選択されたワードラインにワードライン電圧を提供するワードライン電圧発生器と、前記メイン領域にプログラムされる前記ユーザデータビットを一時格納し、または前記メイン領域から前記複数のビットラインを通して感知されたデータビットを一時格納し、前記インデックス領域にプログラムされる前記インデックスビット及び前記初期しきい電圧値に対するデータビットを一時格納し、または前記インデックス領域から前記複数のインデックスビットラインを通して感知された前記インデックスビット及び前記初期しきい電圧値に対するデータビットを一時格納するページバッファと、前記ワードライン電圧発生器及び前記ページバッファを制御し、前記ワードライン電圧発生器に印加される前記ステップコードを生成する制御ロジックと、を含む。
【００１７】
実施形態において、前記メモリシステムは読み出し動作時補正読み出し動作を行うか否かを判断し、前記補正読み出し動作は、前記しきい電圧の変更による読み出し電圧レベルを変更して読み出す。
前記メモリ 実施形態において、制御器はユーザデータのエラービットを検出するエラー検出器を含み、読み出し動作時前記検出されたエラービットの数が予め決まった値以上であれば、前記補正読み出し動作が行われる。
【発明の効果】
【００１８】
本発明によると、不揮発性メモリ装置は、プログラム動作時インデックスセルの初期しきい電圧情報を格納し、読み出し動作時初期しきい電圧情報を用いてしきい電圧の変更を見つけて読み出し動作に反映する。従って、本発明による不揮発性メモリ装置は、しきい電圧変更によって発生する読み出し動作誤謬が減少する。
【発明を実施するための最良の形態】
【００１９】
以下、本発明が属する技術分野において通常の知識を有する者が本発明の技術的思想を容易に実施できるように本発明の実施形態を添付された図面を参照して説明する。
本発明による不揮発性メモリ装置は、しきい電圧変更を知るためのインデックス領域(Ｉｎｄｅｘ  Ａｒｅａ）を含んでいる。ここで、インデックス領域は、インデックスビット(Ｉｎｄｅｘ  ｂｉｔ)を格納するインデックスセル(Ｉｎｄｅｘ  Ｃｅｌｌ)及びインデックスセルの初期しきい電圧を格納するしきい電圧情報セルを有する。本発明の不揮発性メモリ装置は、読み出し動作時しきい電圧情報セルに格納された初期しきい電圧とインデックスセルの現在しきい電圧との差を検出し、検出結果を読み出し動作に反映する。これに従い、本発明の不揮発性メモリ装置は、プログラムされたメモリセルのしきい電圧が変更されても読み出し動作時の信頼性を向上させることができる。
【００２０】
図１は、本発明による不揮発性メモリ装置１０を示している。図１に示された不揮発性メモリ装置１０は、フラッシュメモリ装置である。しかしながら、本発明がＭＲＯＭ、ＰＲＯＭ、ＦＲＡＭなどのようなメモリ装置にも適用できることは、この分野の通常の知識を習得した者において自明である。
【００２１】
図１に示すように、不揮発性メモリ装置１０は、メモリセルアレイ１００、ローデコーダ２００、ワードライン電圧発生器３００、ページバッファ４００及び制御ロジック５００を含んでいる。不揮発性メモリ装置１０は、インデックス領域１４０に格納されたインデックスセルの初期しきい電圧を用いてしきい電圧の変更程度を把握し、把握された結果を読み出し動作に反映する。
【００２２】
メモリセルアレイ１００は、ユーザデータを格納するメイン領域１２０及びしきい電圧の変更を知らせるインデックス領域１４０を含んでいる。図１に示すように、各々のワードラインにメイン領域１２０のメモリセルとインデックス領域１４０のメモリセルとが共に連結されている。例えば、ワードラインＷＬ２９には、メイン領域１２０の複数のメモリセル１２１〜１２５及びインデックス領域１４０の複数のメモリセル１４１〜１４５が連結されている。ここで、インデックス領域１４０のメモリセルは各々インデックスビット(Ｉｎｄｅｘ  Ｂｉｔ)が格納されるインデックスセル１４１及びプログラムされたインデックスセル１４１の初期しきい電圧値に該当するデータが格納されるしきい電圧情報セル１４２〜１４５に区分される。
【００２３】
メイン領域１２０は、複数のワードラインＷＬ０〜ＷＬ３１及び複数のビットラインＢＬ０〜ＢＬｍ-１の交差領域に配列されたメモリセルを含んでいる。メイン領域１２０は、複数のブロック(図示せず）を含んでいる。各々のブロックは、対応するビットラインに各々連結した複数のセルストリング(ｃｅｌｌｓｔｒｉｎｇｓ）を含んでいる。よく知られているように、各々のセルストリングは対応するビットラインに連結したストリング選択トランジスタ(図示せず)、共通ソースラインに連結するグラウンド選択トランジスタ(図示せず)及びストリング及びグラウンド選択トランジスタの間に直列連結するメモリセルで構成される。
【００２４】
インデックス領域１４０は、複数のワードラインＷＬ０〜ＷＬ３１及び複数のインデックスビットラインＩＢＬ０〜ＩＢＬ４の交差領域に配列されたメモリセルを含んでいる。より詳細には、インデックスビットラインＩＢＬ０に連結されたメモリセルは、インデックスビットがプログラムされるインデックスセルである。図１においては、各ワードラインごとにインデックスセルを一つのみ有しているが、必ずしもここに限定される必要はない。各々のワードラインは、複数のインデックスセルを有する。インデックスセルの代表性を高めるために、インデックスセルは、二つ以上で設定される。
【００２５】
一方、インデックスビットラインＩＢＬ１〜ＩＢＬ４に連結したメモリセルは、各々のインデックスセルの初期しきい電圧値に対応するデータ値がプログラムされるしきい電圧情報セルである。より詳細には図３で説明する。
ローデコーダ２００は、アドレスバッファ(図示せず)から提供されているローアドレスをデコーディングしてワードラインを選択する。選択されたワードラインで動作モードによってワードライン電圧ＶＷＬが提供されている。ここでワードライン電圧ＶＷＬは、ワードライン電圧発生器３００から提供される。
【００２６】
ワードライン電圧発生器３００は、制御ロジック５００のステップコードＳＴＥＰｉに応じてワードライン電圧ＶＷＬを発生させる。具体的に、ステップコードＳＴＥＰｉによってワードライン電圧ＶＷＬの電圧レベルが決定される。ここでワードライン電圧ＶＷＬには，プログラム電圧、読み出し電圧、消去電圧などがある。プログラム電圧の電圧レベルは、段階的に増加されて選択されたワードラインで提供される。特に、読み出し電圧の電圧レベルは、しきい電圧の変更程度によって可変される。例えば、インデックスセルのしきい電圧が０．２Ｖ低くなったと判断されると、制御ロジック５００は、通常の読み出し動作の読み出し電圧レベルより０．２Ｖだけ低くして読み出し動作を行うようにワードライン電圧発生器３００を制御する。これは図２及び図３を参照して詳細に説明する。
【００２７】
ページバッファ４００は、メモリセルアレイ１００からデータを感知して一時格納し、またはプログラムされるデータを一時格納する。ページバッファ４００は、動作モードによって感知増幅器(ｓｅｎｓｅ    ａｍｐｌｉｆｉｅｒ)として、または記入ドライバ(ｗｒｉｔｅ  ｄｒｉｖｅｒ)として動作するように制御ロジック５００によって制御される。本発明のページバッファ４００は、メイン領域１２０に関わるデータを一時格納するメインページバッファ４２０及びインデックス領域１４０に関わる データを一時格納するインデックスページバッファ４４０を含む。ページバッファ４００は、複数のラッチ４２１〜４２５、４４１〜４４５を含む。一般にプログラム動作時ラッチに格納されたデータ値によってプログラムセルまたはプログラム禁止セルが決定される。例えば、ラッチにデータ‘０’が格納されていると、該当ラッチに連結したメモリセルは、プログラムされ、ラッチにデータ‘１’が格納されていると、該当ラッチに連結されたメモリセルはプログラムされない。
【００２８】
メインページバッファ４２０は、複数のビットラインＢＬ０〜ＢＬｍ-１に連結された複数のラッチ４２１〜４２５を有する。複数のラッチ４２１〜４２５には、複数のビットラインＢＬ０〜ＢＬｍ-１を通して感知されたデータビット及びプログラムされるデータビットが一時格納される。読み出し動作時に感知されたデータは、データ入出力回路(図示せず)を通して外部に出力される。検証動作時に感知されたデータは、パス/フェイルチェック回路(図示せず)に出力される。
【００２９】
インデックスページバッファ４４０は、複数のインデックスビットラインＩＢＬ０〜ＩＢＬ４に連結した複数のラッチ４４１〜４４５を有する。ここでラッチ４４１には、インデックスビットデータが一時格納される。例えば、プログラム動作時インデックスセル１４１にインデックスビットをプログラムしようとする場合、制御ロジック５００の制御によってラッチ４４１にはデータ‘０’が格納される。インデックスセル１４１にインデックスビットがプログラムされた後には、インデックスセルの初期しきい電圧値を測定するために制御ロジック５００の制御によってラッチ４４１にはデータ‘１’が格納される。
【００３０】
しかしながら、しきい電圧情報セルに連結したラッチ４４２〜４４５には、インデックスセルの初期しきい電圧に関わデータが一時格納される。例えば、しきい電圧情報セル１４２〜１４５にプログラムされるデータが‘０’、‘１’、 ‘０’、‘１’であれば、ラッチ４４２〜４４５には各々制御ロジック５００の制御によってデータ‘０’、‘１’、 ‘０’、‘１’が一時格納される。その後、読み出し動作時ラッチ４４２〜４４５には、しきい電圧情報セルから読み出すデータ‘０’、‘１’、 ‘０’、‘１’が一時格納され、格納されたデータ‘０’、‘１’、 ‘０’、‘１’は、制御ロジック５００に伝達される。
【００３１】
制御ロジック５００は、プログラム/消去/読み出し動作のためのフラッシュメモリ装置１０の全般的な動作を制御する。制御ロジック５００は、入力された命令及びアドレスによってワードライン電圧発生器３００及びページバッファ４００を制御してプログラム/消去/読み出し動作を行う。
プログラム動作時、制御ロジック５００は、プログラム命令に応じてメイン領域１２０に格納されたユーザデータをプログラムし、インデックスセル１４１にインデックスビットをプログラムするようにワードライン電圧発生器３００及びページバッファ４００を制御する。これは図２を参照して詳細に説明する。
【００３２】
読み出し動作時、制御ロジック５００は、読み出し命令に応じてインデックス領域１４０のしきい電圧情報セル１４２〜１４５から初期しきい電圧値に対するデータを読み出すようにワードライン電圧発生器３００及びページバッファ４００を制御する。一方、制御ロジック５００は、読み出し命令に応じてインデックスセル１４１の現在しきい電圧値を見つけるためにワードライン電圧ＶＷＬを所定のレベルだけ増加させつつ読み出し動作を行うように電圧発生器３００及びページバッファ４００を制御する。これは図３を参照して詳細に説明する。制御ロジック５００は、インデックスセル１４１の初期しきい電圧値と現在しきい電圧値とを比較してしきい電圧の差を検出し、検出結果変更されたしきい電圧差をメイン領域１２０のデータを読み出すことに反映する。すなわち、読み出し動作時選択されたワードラインに提供されるワードライン電圧ＶＷＬのレベルが変更されたしきい電圧レベルだけ変更される。
【００３３】
一方、制御ロジック５００は、プログラム/消去/読み出し動作時ステップコードＳＴＥＰｉを生成するデコーダ５２０を含んでいる。ここでデコーダ５２０は、制御ロジック５００がメインページバッファ４２０を制御する時とインデックスページバッファ４４０を制御する時とで異なって動作する。
【００３４】
まず、制御ロジック５００がメーンページバッファ４２０を制御する場合、プログラム/検証動作時デコーダ５２０は次の通り動作する。制御ロジック５００は、パス/フェイルチェック回路(図示せず)を通してメインページバッファ４２０から出力されたデータビットがパスデータビットと一致するか否かを判別し、判別した結果、一致しない場合、プログラムループカウントを増加させる。デコーダ５２０は、増加されたプログラムループカウントに対応するステップコードＳＴＥＰｉを生成してワードライン電圧発生器３００に伝達する。ここでプログラムループカウントの出力値が増加されることによって、ステップコードＳＴＥＰｉも順次に変わる。順次に変化したステップコードＳＴＥＰｉによってプログラムループが段階的に増加され、これに従い、段階的にワードライン電圧ＶＷＬも増加される。
【００３５】
しかしながら、制御ロジック５００がインデックスページバッファ４４０を制御する場合、デコーダ５２０はインデックスビットを格納したインデックスセル１４１のしきい電圧を読み出すために次の通り動作する。制御ロジック５００は、インデックスページバッファ４４０のラッチ４４１から出力されたデータが‘０’になるか否かを判別し、判別した結果、一致しない場合、ステップカウントを増加させる。デコーダ５２０は、増加されたステップカウント(Ｓｔｅｐ  Ｃｏｕｎｔ)に対応するステップコードＳＴＥＰｉを生成してワードライン電圧発生器３００に伝達する。もし、判別結果一致する場合、デコーダ５２０はステップカウントに対応するデータをインデックスページバッファ４４０のラッチ４４２〜４４５に格納する。
【００３６】
本発明の不揮発性メモリ装置１０は、しきい電圧が変更されたか否かを把握し、読み出し動作時変更されたしきい電圧差だけ読み出し電圧を調整し、調整された読み出し電圧を用いて読み出し動作を行う。不揮発性メモリ装置１０は、しきい電圧が変更されても読み出し動作の誤謬を減らす。ここでしきい電圧の変更は、電荷損失、カップリング効果などの色々な原因で発生する。読み出し動作の誤謬が減る理由については図１０で詳細に説明する。
【００３７】
図２は、インデックスセル１４１にインデックスビットがプログラムされる過程を示す。制御ロジック５００は、インデックスセル１４１にインデックスビットをプログラムするために、ワードライン電圧発生器３００及びページバッファ４００を制御する。図１及び図２に示すように、制御ロジック５００は、インデックスセル１４１が連結されたワードラインで開始レベルのワードライン電圧を提供するようにワードライン電圧発生器３００を制御し、インデックスビットラインＩＢＬ０に連結されたラッチ４４１にデータ‘０’が格納されるようにページバッファ３００を制御する。制御ロジック５００は、所定のレベル(例えば０．１Ｖ)だけワードライン電圧ＶＷＬを増加させるようにワードライン電圧発生器３００を制御する。制御ロジック５００は、プログラムラム電圧が提供された後、ターゲット電圧レベル３Ｖで検証動作を行う。インデックスセル１４１のしきい電圧がターゲット電圧レベル３Ｖより高くなると、インデックスセル１４１に対したプログラム動作が完了する。プログラム動作が完了すると、インデックスセル１４１と関係するラッチ４４１には制御ロジック５００の制御によってデータ‘１’が格納される。
【００３８】
図３は、インデックスセルのしきい電圧を読み出す過程を示す。初期しきい電圧Ｖｔｈｉｎｉ値を読み出す過程を下記に説明する。より易しく説明するために、図２でインデックスセル１４１にインデックスビットをプログラムした結果、初期しきい電圧Ｖｔｈｉｎｉ値が３．２Ｖになったと仮定する。また、読み出し電圧のレベルは２．７Ｖから始めて０．１Ｖずつ増加されると仮定する。図３に示すように、本発明は、インデックスセル１４１のしきい電圧値を読み出すために２．７Ｖより０．１ずつ増加させながら読み出し動作を行っている。
【００３９】
具体的に初期しきい電圧Ｖｔｈｉｎｉ値を読み出す過程は次の通りである。制御ロジック５００は、インデックスセル１４１が連結されたワードラインで開始レベル２．７Ｖのワードライン電圧ＶＷＬが提供されるようにワードライン電圧発生器３００を制御し、インデックスビットラインＩＢＬ０を通してインデックスセル１４１に格納されたデータを感知するようにページバッファ４００を制御する。開始レベルのワードライン電圧ＶＷＬによる読み出し動作が完了した後、制御ロジック５００は、検証動作を通してインデックスセルと関わったラッチ４４１に感知されたデータが‘０’であるかを判断する。
【００４０】
判断結果データが‘０’であると、インデックスセル１４１の初期しきい電圧値は２．７Ｖである。しかしながら、判断結果データが‘１’であると、制御ロジック５００はインデックスセル１４１に連結したワードラインで０．１Ｖだけ増加された２．８Ｖのワードライン電圧ＶＷＬが提供されるようにワードライン電圧発生器３００を制御し、インデックスビットラインＩＢＬ０を通してインデックスセル１４１に格納されたデータを感知するようにページバッファ４００を制御する。増加されたレベルのワードライン電圧ＶＷＬによる読み出し動作が完了した後、制御ロジック５００は、検証動作を通してインデックスセルに関わったラッチ４４１に感知されたデータが‘０’なのかを判断する。
【００４１】
判断結果データが‘０’であると、インデックスセル１４１の初期しきい電圧値は２．８Ｖである。しかしながら、判断結果データが‘１’であると、制御ロジック５００は、インデックスセル１４１に連結したワードラインでまた０．１だけ増加された２．９Ｖワードライン電圧ＶＷＬが提供されるようにワードライン電圧発生器３００を制御し、インデックスビットラインＩＢＬ０を通してインデックスセル１４１に感知されたデータを感知するようにページバッファ４００を制御する。増加されたレベルのワードライン電圧ＶＷＬによる読み出し動作が完了した後、制御ロジック５００は、検証動作を通してインデックスセルに関わったラッチ４４１に感知されたデータが‘０’であるかを判断する。
【００４２】
ワードライン電圧ＶＷＬのレベルが初期しきい電圧Ｖｔｈｉｎｉ値になる時まで上記過程が繰り返される。もし、ワードライン電圧ＶＷＬのレベルが初期しきい電圧値、すなわち、３．２Ｖになったと仮定すると、インデックスページバッファ４４０のラッチ４４１には感知されたデータ‘０’が格納される。従って、制御ロジック５００は、ラッチ４４１にデータ‘０’が格納されたことを確認してインデックスセルに対するしきい電圧読み出し動作を完了する。
上記のように、初期しきい電圧Ｖｔｈｉｎｉを読み出す過程に対して説明したが、変更されたしきい電圧Ｖｔｈを読み出す過程も詳述した通りである。
【００４３】
本発明の不揮発性メモリ装置１０においては、制御ロジック５００に伝達されたステップコードＳＴＥＰｉによってワードライン電圧ＶＷＬの電圧レベルが決定される。すなわち、制御ロジック５００のデコーダ５２０は、ワードライン電圧ＶＷＬの電圧レベルによって対応するステップコードＳＴＥＰｉを発生させる。初期しきい電圧値に該当するデータを格納するために、読み出し動作時インデックスセル１４１の初期しきい電圧値に対応するステップコードＳＴＥＰｉは、デコーダ５２０によってデコーディングされる。制御ロジック５００は、初期しきい電圧値に該当するデコーディングされたデータビットをインデックスページバッファ４４０に伝達する。インデックスページバッファ４４０に伝達された初期しきい電圧値に該当するデータビットは、しきい電圧情報セルにプログラムされる。
【００４４】
図４は、しきい電圧情報セル１４２〜１４５に格納されたデータビットと対応するしきい電圧値に対する実施形態を示している。図４に示すように、しきい電圧情報セル１４２〜１４５に各々データ‘０’、‘０’、‘０’、‘０’が格納されていると、インデックスセル１４１の初期しきい電圧Ｖｔｈｉｎｉ値は２．７Ｖである。一方、プログラム動作時、図２に示されたように、もしインデックスセル１４１の初期しきい電圧Ｖｔｈｉｎｉ値が３．２Ｖであれば、しきい電圧情報セル１４２〜１４５には各々データ‘０’、‘１’、‘０’、‘１’がプログラムされる。
【００４５】
図５は、本発明による不揮発性メモリ装置のプログラム方法を示している。図１及び図５に示すように、プログラム方法は次の通りである。
Ｓ１１０ステップにおいては、ユーザデータをプログラムする。ユーザデータは、メイン領域１２０にプログラムされる。具体的に、不揮発性メモリ装置１０でプログラム命令、アドレス及びユーザデータが入力される時、制御ロジック５００は入出力バッファ(図示せず)に格納されたユーザデータをページバッファ４００のメインページバッファ４２０に伝達するように制御し、アドレスによって選択されたワードラインにプログラム電圧が提供するようにワードライン電圧発生器３００を制御する。
【００４６】
Ｓ１２０ステップにおいては、選択されたワードラインに連結したインデックスセル１４１にインデックスビットがプログラムされる。制御ロジック５００は、選択されたワードラインにプログラム電圧が提供されるようにワードライン電圧発生器３００を制御する。ここで制御ロジック５００は、段階的に増加されるプログラム電圧を提供することによってプログラム動作を行う。この時プログラム動作は、検証電圧を基準で感知されたデータが‘０’になる時完了する。ここで検証電圧は、ターゲット電圧である。すなわち、インデックスセル１４１のプログラム動作時、しきい電圧がターゲット電圧を越える場合、プログラム動作は完了する。一方、制御ロジック５００は、インデックスセル１４１が連結したインデックスビットラインＩＢＬ０にプログラム電圧が提供されるようにインデックスページバッファ４４０を制御する。詳細なプログラム動作は図２で説明した通りである。
【００４７】
Ｓ１３０ステップにおいては、インデックスセル１４１の初期しきい電圧値を把握するための読み出し動作が行われる。制御ロジック５００は、読み出し電圧の電圧レベルを段階的に増加させつつ読み出し動作を行ってインデックスセル１４１の初期しきい電圧を見つける。詳細な説明は図３で説明した通りである。
Ｓ１４０ステップにおいては、インデックスセル１４１の初期しきい電圧値に該当するデータがしきい電圧情報セル１４２〜１４５にプログラムされる。制御ロジック５００は、インデックスセルの初期しきい電圧を見つけ、これに該当するデータでコーディングしてしきい電圧情報セル１４２〜１４５にプログラムさせる。しきい電圧値と対応するデータに対するコーディングは、図４で説明した通りである。
【００４８】
本発明の不揮発性メモリ装置１０は、プログラム動作時ユーザデータのみならず、インデックスセル１４１の初期しきい電圧値に該当するデータを共にプログラムさせる。ここでプログラムされたインデックスセル１４１の初期しきい電圧値は、しきい電圧の変更を知るための指標となる。
【００４９】
図６は、本発明による不揮発性メモリ装置１０の読み出し方法を示している。図１及び図６に示すように、不揮発性メモリ装置の読み出し方法は、次の通りである。
Ｓ２１０ステップで読み出し命令及びアドレスを入力されると、制御ロジック５００は、アドレスによって選択されたワードラインに連結したしきい電圧情報セル１４２〜１４５からインデックスセルの初期しきい電圧に対するデータを読み出すようにワードライン電圧発生器３００及びインデックスページバッファ４４０を制御する。具体的に、ワードライン電圧発生器３００は、ステップコードＳＴＥＰｉよって選択されたワードラインに供給される読み出し電圧を発生する。ここでステップコードＳＴＥＰｉは、制御ロジック５００のデコーダ５２０で生成される。一方、インデックスページバッファ４４０は、インデックスビットラインＩＢＬ１〜ＩＢＬ４を通して各々にしきい電圧情報セル１４２〜１４５に格納されたデータを感知し、感知されたデータをラッチ４４２〜４４５に格納する。制御ロジック５００は、ラッチ４４２〜４４５に格納されたデータを読み出して初期しきい電圧値を把握する。
【００５０】
Ｓ２２０ステップでインデックスセルの現在しきい電圧を見つける読み出し動作が行われる。例えば、制御ロジック５００は、ワードライン電圧ＶＷＬを２．７Ｖから０．１Ｖだけ段階的に増加させつつインデックスセル１４１のしきい電圧値を見つけるようにワードライン電圧発生器３００及びインデックスページバッファ４４０を制御する。詳細な説明は、図３で説明した通りである。
【００５１】
Ｓ２３０ステップで制御ロジック５００は、インデックスセル１４１の現在しきい電圧と初期しきい電圧とを比較してしきい電圧の変更程度を計算する。
Ｓ２４０ステップにおいては、制御ロジック５００はしきい電圧の変更だけ読み出し電圧のレベルを変更し、ユーザデータを読み出すようにワードライン電圧発生器３００及びページバッファ４００を制御する。
【００５２】
本発明の不揮発性メモリ装置１０は、読み出し動作時しきい電圧の変更を反映して読み出し動作を行う。これに従い、本発明の不揮発性メモリ装置は、読み出し動作時しきい電圧の変更によって発生する誤謬が減少する。
【００５３】
図１に示すように、インデックス領域は、各々のワードラインごとに存在する。しかしながら、インデックス領域が各々のワードラインごとに存在すると限定する必要はない。インデックス領域は、メモリブロックごとに存在することもある。図７は、各々のメモリブロックごとにインデックス領域１５０、１５１、１５２が存在するメモリセルアレイ１０１を示している。図７に示すように、メモリブロック１１０、１１１、１１２は、各々インデックス領域１５０、１５１、１５２を有するインデックスワードラインを含む。ここでインデックスワードラインは、第１メモリブロック１１０の場合ワードラインＷＬ１であり、第２メモリブロック１１１の場合ワードラインＷＬ２５であり、第３メモリブロック１１２の場合ワードラインＷＬ０である。制御ロジック５００には各々のメモリブロックに該当するインデックスワードラインに対する情報が格納される。制御ロジック５００は、プログラム動作時または読み出し動作時インデックスワードラインを先にアクセスして初期しきい電圧に関わる情報を格納し、または読み出す。
【００５４】
インデックスセルが他のメモリセルに対して代表性を有するように、メモリブロック１１０、１１１、１１２の各々のインデックスワードラインは変更できる。例えば、メモリブロックに対するウェアレベリング(Ｗｅａｒ  Ｌｅｖｅｌｉｎｇ）が行われる時、メモリブロックの平均摩耗度を表すワードラインは、インデックスワードラインで選択される。ここで新しく選択されたインデックスワードラインに対する情報は、制御ロジック５００に格納される。
【００５５】
一方、インデックスセルが代表性を有するということは、インデックスセルが代表するメイン領域のセルと同一のプログラム又は消去カウント値を有するという意味である。ところが、一般的に消去動作は、メモリブロック単位からなる。メモリブロック内のプログラムされないページに消去動作が行われる場合がある。この場合、インデックスセルがメモリブロックの平均的なプログラム又は消去カウント値を代表すると見ることができない。従って、インデックスセルの代表性を高めるために、本発明はメモリブロックの消去動作時メモリブロック内にプログラムされないページがあるかを見つけ、プログラムされないページには、一旦プログラムを行った後消去動作を行う。結局、同一のメモリブロックのページは、プログラム又は消去カウント値が同一になる。すなわち、インデックスセル及びメイン領域のメモリセルは、同じ耐久性(ｅｎｄｕｒａｎｃｅ)を受ける。
【００５６】
図１に示された不揮発性メモリ装置１０は、プログラム動作時インデックスビットの初期しきい電圧をプログラムし、読み出し動作時プログラムされた初期しきい電圧からインデックスセルのしきい電圧の変更程度を見つけ、見つけたしきい電圧の変更程度を読み出し動作に反映する。しかしながら、本発明の読み出し動作は、必ずしもこれに限定される必要はない。
【００５７】
図８は、本発明によるメモリシステム１を示している。図８に示すように、メモリシステム１は、不揮発性メモリ装置１１及びメモリ制御器２０を含んでいる。本発明のメモリ制御器２０は、しきい電圧変更程度を反映する補正読み出し動作を行うか否かを判断する。補正読み出し動作を行うべきであると判断すると、メモリ制御器２０は、補正読み出し命令(Ｃｏｍｐｅｎｓａｔｉｎｇ  Ｒｅａｄ）を生成して不揮発性メモリ装置１１に伝達する。正常読み出し命令(Ｎｏｒｍａｌ  Ｒｅａｄ)時エラービット数が決まった値以上である時、メモリ制御器２０は、補正読み出し命令(Ｃｏｍｐｅｎｓａｔｉｎｇ  Ｒｅａｄ）を生成して不揮発性メモリ装置１１に伝達する。
【００５８】
不揮発性メモリ装置１１でメモリセルアレイ１００、ローデコーダ２００、ワードライン電圧発生器３００及びページバッファ４３０は、図１に示された不揮発性メモリ装置のものと同一である。プログラム動作時、制御ロジック５０１に対してした説明は、図２に示された制御ロジック５００に対するものと同一であるため省略する。
【００５９】
読み出し動作時制御ロジック５０１は、メモリ制御器２０から入力された読み出し命令によって各々異なって動作する。正常読み出し命令(Ｎｏｒｍａｌ  Ｒｅａｄ）を入力されると、制御ロジック５０１は、読み出し電圧レベルの変更無しに読み出し動作を行うようにワードライン電圧発生器３００及びページバッファ４００を制御する。しかしながら、補正読み出し命令(Ｃｏｍｐｅｎｓａｔｉｎｇ  Ｒｅａｄ）を入力されると、制御ロジック５０１は、しきい電圧の変更程度を見つけ、読み出し電圧のレベルを変更して読み出し動作を行うようにワードライン電圧発生器３００及びページバッファ４００を制御する。
【００６０】
図８に示すように、メモリ制御器２０は、読み出し動作時データエラーを検出するエラー検出器２２及び読み出し命令発生器２４を含んでいる。エラー検出器２２は、正常読み出し動作時データエラーを検出する。正常読み出し命令(Ｎｏｒｍａｌ  Ｒｅａｄ)に応じて読み出し動作を行った結果、エラー検出器３１０から検出されたエラービットの数が決まった値以上である時、読み出し命令発生器２４は、補正読み出し命令(Ｃｏｍｐｅｎｓａｔｉｏｎ  Ｒｅａｄ）を生成して不揮発性メモリ装置２００に伝達する。
【００６１】
本発明のメモリシステム１は，プログラム動作時インデックスセルの初期しきい電圧に該当するデータを格納しておいて、読み出し動作時しきい電圧の変更を反映する補正読み出し動作を行うか否かを判断して読み出し動作を行う。
【００６２】
図９は、図８に示されたメモリシステム１の読み出し方法に対する実施形態である。図８及び図９に示すように、メモリシステム１の読み出し方法は次の通りである。Ｓ３１０ステップにおいては、正常読み出し命令(Ｎｏｒｍａｌ  Ｒｅａｄ)に応じて不揮発性メモリ装置１１は読み出し動作を行う。外部のホスト(図示せず)によって読み出し命令がメモリ制御器２０に伝達されると、メモリ制御器２０の読み出し命令発生器２４は正常読み出し命令(Ｎｏｒｍａｌ  Ｒｅａｄ）を生成して不揮発性メモリ装置１１に伝達する。不揮発性メモリ装置１１の制御ロジック５０１は、アドレスによって選択されたワードラインに連結したメモリセルからデータを感知するようにワードライン電圧発生器３００及びページバッファ４００を制御する。一方、ページバッファ４００のメーンページバッファ４２０に感知されたデータは、メモリ制御器２０で出力される。メモリ制御器２０のエラー検出器２２は、読み出し動作を行った結果、出力されたデータからエラーを検出する。
【００６３】
Ｓ３２０ステップにおいては、メモリ制御器２０は、エラー検出器２２で検出されたエラービット数が予め決まった値以上であるか判別する。判別結果、エラービット数が予め決まった値を越えないと、読み出し動作が完了する。しかしながら、エラービット数が予め決まった値を越えると、Ｓ３３０ステップが進行される。
Ｓ３３０ステップにおいては、メモリ制御器２０の読み出し命令発生器２４は、補正読み出し命令(Ｃｏｍｐｅｎｓａｔｉｏｎ  Ｒｅａｄ）を生成して不揮発性メモリ装置１１に伝達する。不揮発性メモリ装置１１の制御ロジック５０１は、選択されたワードラインに連結したしきい電圧情報セル１４２〜１４５からインデックスセル１４１の初期しきい電圧値に該当するデータを読み出す。初期しきい電圧値に該当するデータを読み出す過程は、図３で説明した通りである。
【００６４】
Ｓ３４０ステップにおいては、制御ロジック５０１は、インデックスセル１４１の現在しきい電圧値を読み出す。例えば、制御ロジック５０１は、ワードライン電圧ＶＷＬを２．７Ｖから０．１Ｖだけ段階的に増加させつつインデックスセル１４１のしきい電圧値を見つけるようにワードライン電圧発生器３００及びインデックスページバッファ４４０を制御する。詳細な説明は、図３で説明した通りである。
Ｓ３５０ステップにおいては、制御ロジック５０１は、インデックスセル１４１の現在しきい電圧値と初期しきい電圧値を比較してしきい電圧の変更程度を計算する。
Ｓ３６０ステップにおいては、制御ロジック５０１はしきい電圧の変更だけ読み出し電圧のレベルを変更して選択されたワードラインに提供してユーザデータを読み出すようにする。これによって、補正読み出し動作が完了する。
【００６５】
本発明によるメモリシステムの読み出し方法は、正常読み出し動作時、多くの誤謬が発生するとき、しきい電圧に対する変更を反映した補正読み出し動作を行う。
図１０は、本発明の不揮発性メモリ装置１０がしきい電圧変更に対するエラーをどのように減らすか概念的に示している。図１０においては、より易しく説明するために、高温ストレス(Ｈｏｔ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｓｔｒｅｓｓ：ＨＴＳ）に起因した電荷損失に対するしきい電圧の変更に対して限定している。一般的に、高温ストレス(ＨＴＳ）とは、不揮発性メモリセルのしきい電圧が時間が経つことによって低くなることをいう。すなわち、高温ストレス(ＨＴＳ）とは、プログラムされたメモリセルのフローティングゲートに蓄積された電荷が基板に漏れることをいう。
【００６６】
図１０Ａは、高温ストレス(ＨＴＳ）前のしきい電圧の分布を示している。図１０Ｂは、高温ストレス(ＨＴＳ）によって変更されたしきい電圧の分布を示している。図１０Ｂに示すように、プログラムされたメモリセルに格納された電荷は、高温ストレス(ＨＴＳ）によって放電する。これによってしきい電圧が変更されて読み出し動作時エラー領域が存在する。図１０Ｃは、本発明によって変更されたしきい電圧差異だけ読み出し電圧レベルを変更して読み出し動作時エラーを減らすことを示している。図１０に示すように、本発明の不揮発性メモリ装置１００は、読み出し動作時高温ストレス(ＨＴＳ）によってしきい電圧が変更されても読み出し電圧レベルを変更して読み出し動作時誤謬を減らす。
【００６７】
フラッシュメモリ装置は、戦力が遮断されても格納されたデータを維持できる不揮発性メモリ装置である。セルラーフォン、ＰＤＡデジタルカメラ、ポータブルゲームコンソール、そしてＭＰ３Ｐのようなモバイル装置の使用増加によって、フラッシュメモリ装置は、データストリジのみならず、コードストリジとしてより広く使用される。フラッシュメモリ装置は、また、ＨＤＴＶ、ＤＶＤ、ルータ、そしてＧＰＳのようなホームアプリケーションに使用される。
【００６８】
本発明によるフラッシュメモリ装置及びメモリ制御器を含むコンピュータシステムが図１１に概略的に示されている。本発明によるコンピュータシステム２は、バス３１に電気的に連結されたマイクロプロセッサ３２、ユーザインタフェス３３、ベースバンドチップセット(ｂａｓｅｂａｎｄ  ｃｈｉｐｓｅｔ))))のようなモデム３５、メモリ制御器３６及びフラッシュメモリ装置３７を含む。フラッシュメモリ装置３７は、図１に示されたことと実質的に同一に構成される。フラッシュメモリ装置３７には、マイクロプロセッサ３２によって処理された又は処理されるＮ-ビットデータ(Ｎは、１またはそれより大きい整数)がメモリ制御器３６を通して格納される。
【００６９】
本発明によるコンピュータシステムがモバイル装置である場合、コンピュータシステムの動作電圧を供給するためのバッテリ３４が追加的に提供される。たとえ、図面には示されないが、本発明によるコンピュータシステムには応用チップセット(ａｐｐｌｉｃａｔｉｏｎ  ｃｈｉｐｓｅｔ)、カメライメージプロセッサ(Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｐｒｅｃｅｓｓｏｒ：ＣＩＳ）、モバイルＤＲＡＭ、などがさらに提供できることは、この分野の通常的な知識を有する者に自明である。メモリコントローラとフラッシュメモリ装置は、例えば、データを格納するに不揮発性メモリを使用するＳＳＤＳｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ／Ｄｉｓｋ)を構成できる。
【００７０】
本発明によるフラッシュメモリ装置そして/またはメモリコントローラは、多様な形態のパッケージを用いて実装される。例えば、本発明によるフラッシュメモリ装置そして/またはメモリコントローラは、ＰｏＰ(Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ)、Ｂａｌｌ  Ｇｒｉｄ  ａｒｒａｙｓ(ＢＧＡｓ)、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅ(ＣＳＰｓ)、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ(ＰＬＣＣ)、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ-Ｌｉｎｅ  Ｐａｃｋａｇｅ(ＰＤＩＰ)、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、 Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ(ＣＯＢ)、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ(ＣＥＲＤＩＰ)、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ(ＭＱＦＰ)、Ｔｈｉｎ  Ｑｗａｄ  Ｆｌａｔｐａｃｋ(ＴＱＦＰ)、Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ(ＳＯＩＣ)、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ(ＳＳＯＰ)、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ(ＴＳＯＰ)、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ(ＴＱＦＰ)、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ(ＳＩＰ)、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ(ＭＣＰ)、Ｗｑｆｅｒ-Ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ(ＷＦＰ)、Ｗａｆｅｒ-Ｌｅｂｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ(ＷＳＰ)、などのようなパッケージを用いて実装する。
【００７１】
一方、本発明の詳細な説明においては、具体的な実施形態に関して説明したが、本発明の範囲から外れない限度内で色々と変形できる。従って、本発明の範囲は、詳述した実施形態に限定して決められてはならず、特許請求の範囲のみならず、この発明の特許請求の範囲と均等なものによって決まらなければならない。
【図面の簡単な説明】
【００７２】
【図１】本発明による不揮発性メモリ装置を示している。
【図２】インデックスセルにインデックスビットがプログラムされる過程を示している。
【図３】インデックスセルのしきい電圧値を読み出す過程を示している。
【図４】しきい電圧情報セルに格納されたデータと対応されるしきい電圧値に対する実施形態を示している。
【図５】本発明による不揮発性メモリ装置のプログラム方法を示している。
【図６】本発明による不揮発性メモリ装置の読み出し方法を示している。
【図７】各々のメモリブロックごとにインデックス領域が存在するメモリセルアレイを示している。
【図８】本発明によるメモリシステムを示している。
【図９】図８に示されたメモリシステムの読み出し方法に対する実施形態である。
【図１０】本発明の不揮発性メモリ装置がしきい電圧変更対するエラーをどのように減らすかを概念的に示している。
【図１１】本発明によるフラッシュメモリ装置及びメモリ制御器を含んだコンピュータシステムを概略的に示している。
【符号の説明】
【００７３】
１、２  メモリシステム
１０、１１  不揮発性メモリ装置
２０  メモリ制御器
１００  メモリセルアレイ
１２０  メイン領域
１４０  インデックス領域
２００  ローデコーダ
３００  ワードライン電圧発生器
４００  ページバッファ
４２０  メインページバッファ
４４０  インデックスページバッファ
４２１〜４２５、４４１〜４４５  ラッチ
５００  制御ロジック
５２０  デコーダ
２２  エラー検出器
２４  読み出し命令発生器
【図１】
2008310948.tif 000003
【図２】
2008310948.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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