(57)【要約】【課題】小型化可能なリング・レーザ・ジャイロ用デジタル・ディザ除去回路と、そのディザ除去回路を用いたリング・レーザ・ジャイロ装置を提供する。【解決手段】この発明によるリング・レーザ・ジャイロ用デジタル・ディザ除去回路は、リング・レーザ・ジャイロのＣＷジャイロ・パルス信号２ａとＣＣＷジャイロ・パルス信号２ｂをアップ・ダウン・カウンタでアップ／ダウン・カウントして得られたリード・アウト信号から、ピックオフ信号を用いてディザ成分の除去を行うものであり、信号選択遅延手段と閉ループ回路とで構成される。信号選択遅延手段は、信号遅延部とスイッチング部と遅延制御部とからなる。閉ループ回路は、同期クロック発生部と同期検波部と積分手段と増幅手段と乗算手段と減算手段とからなる。【選択図】図１
2008232692.tif 000002
【特許請求の範囲】
【請求項１】
リング・レーザ・ジャイロのＣＷジャイロ・パルス信号とＣＣＷジャイロ・パルス信号をアップ・ダウン・カウンタでアップ／ダウン・カウントして得られたリード・アウト信号から、デジタル・ディザ・ピックオフ信号を用いてディザ成分の除去を行うデジタル・ディザ除去回路において、
上記リード・アウト信号または上記デジタル・ディザ・ピックオフ信号のいずれか一方の信号を遅延させる信号遅延部と、
上記リード・アウト信号または上記デジタル・ディザ・ピックオフ信号のいずれか一方の選択した信号経路に上記信号遅延部を挿入し、他方の信号はそのまま出力するスイッチング部と、
上記リード・アウト信号と上記デジタル・ディザ・ピックオフ信号のうち、位相が先行する一方の信号を選択する選択信号と上記信号遅延部の遅延時間を制御する遅延時間情報とを出力する遅延制御部と、からなる信号選択遅延手段と、
上記信号選択遅延手段を介した上記デジタル・ディザ・ピックオフ信号からディザ同期クロックを生成する同期クロック発生部と、
上記ディザ同期クロックを参照してジャイロ出力信号を同期検波する同期検波部と、
上記同期検波部の出力信号を積分する積分手段と、
上記積分手段の出力信号を増幅する増幅手段と、
上記増幅手段の出力信号と上記信号選択遅延手段を介した上記デジタル・ディザ・ピックオフ信号とを乗算してディザ角速度信号を生成する乗算手段と、
上記信号選択遅延手段を介した上記リード・アウト信号から上記ディザ角速度情報を減算して上記ジャイロ出力信号を出力する減算手段と、からなる閉ループ回路と、
を備え、
上記信号遅延部が、信号遅延部への入力データのデジタルサンプリング周期毎の差分を演算し、その差分を取り出す冗長度圧縮部と、上記冗長度圧縮部で圧縮されたデータを記憶し、上記制御された遅延時間だけ遅延させて出力するストレージ部と、上記ストレージ部より出力される圧縮データを元のデータに復元する伸張部と、
を具備することを特徴とするリング・レーザ・ジャイロ用デジタル・ディザ除去回路。
【請求項２】
請求項１に記載のリング・レーザ・ジャイロ用デジタル・ディザ除去回路において、
上記選択信号と、上記遅延時間情報とが上記リング・レーザ・ジャイロの特性に合わせて予め決められていることを特徴とするリング・レーザ・ジャイロ用デジタル・ディザ除去回路。
【請求項３】
請求項１に記載のリング・レーザ・ジャイロ用デジタル・ディザ除去回路において、
上記ディザ角速度信号と上記リード・アウト信号とが入力され上記遅延制御部へ位相補償信号を出力する位相補償回路を、
具備することを特徴とするリング・レーザ・ジャイロ用デジタル・ディザ除去回路。
【請求項４】
請求項３に記載のリング・レーザ・ジャイロ用デジタル・ディザ除去回路において、
上記位相補償信号は、その極性で上記遅延制御部が出力する選択信号を制御し、その大きさで上記遅延時間情報を制御する信号であることを特徴とするリング・レーザ・ジャイロ用デジタル・ディザ除去回路。
【請求項５】
請求項１乃至４の何れかに記載のリング・レーザ・ジャイロ用デジタル・ディザ除去回路において、
上記信号選択遅延手段を介した上記デジタル・ディザ・ピックオフ信号の信号経路に設けられ、角速度情報を角度情報に変換するローパスフィルタと、
上記角度情報を角速度情報に変換して上記閉ループ回路に入力する微分手段と、
を具備することを特徴とするリング・レーザ・ジャイロ用デジタル・ディザ除去回路。
【請求項６】
請求項１乃至５の何れかに記載のリング・レーザ・ジャイロ用デジタル・ディザ除去回路において、
上記信号遅延部の上記伸張部の出力データに対して、直線近似による線形補間を行う補間手段を備えることを特徴とするリング・レーザ・ジャイロ用デジタル・ディザ除去回路。
【請求項７】
請求項１乃至６の何れかに記載のリング・レーザ・ジャイロ用デジタル・ディザ除去回路を備えることを特徴とするリング・レーザ・ジャイロ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、リング・レーザ・ジャイロ装置におけるディザの除去に用いるアナログ電子回路をデジタル化したデジタル・ディザ除去回路と、そのデジタル・ディザ除去回路を用いたリング・レーザ・ジャイロ装置に関する。
【背景技術】
【０００２】
図９を参照してリング・レーザ・ジャイロを簡単に説明する。図９はリング・レーザ・ジャイロ９０の入力軸線と垂直な断面で切った断面図である。リング・レーザ・ジャイロ９０は、当業者にはよく知られているように、ガラスブロック９２に取り付けられた陽極９５ａおよび陽極９５ｂと陰極９６との間に高電圧を印加してガラスブロック９２内に封入したレーザ媒質に絶縁破壊を起こし、続く放電により励起された気体分子の発光を部分透過ミラー９７と、可動ミラー９８ａおよび可動ミラー９８ｂで閉ループ状に挟み込み、上記ミラー間を反射する光を増幅することによりレーザ発振させるものである。
【０００３】
そのレーザ発振により互いに反対方向に伝播するＣＷ回転光（Clock Wise）とＣＣＷ回転光（Counter Clock Wise）の２つのレーザ光によりリング状光路９４を形成する。レーザ光の一部は、部分透過ミラー９７を透過してデュアル・フォト・ディテクタ９９に導入され、そこで干渉パターン（以降、干渉縞と称する）を結ぶ。ここで、リング状光路９４に、回転光の軸心廻りの角速度が入力されると、それに従いサニャック（Sagnac）効果によって、干渉縞が変化する。その干渉縞の明暗の変化を、デュアル・フォト・ディテクタ９９で検出し、ＣＷジャイロ・パルス信号とＣＣＷジャイロ・パルス信号の電気信号に変換して角速度を出力する。ＣＷジャイロ・パルス信号とＣＣＷジャイロ・パルス信号とをまとめてリード・アウト信号２という。
【０００４】
ところで、当業者にはよく知られているように、リング・レーザ・ジャイロ９０には、低角速度入力時において、角速度を検出できない状態（ジャイロの不感帯）になるロックイン現象がある。ロックイン現象は、ミラー表面での散乱光により片方の光が他方の光に重畳してしまう相互干渉のために発生する。ロックイン現象を回避するために、リング・レーザ・ジャイロ９０に対して、ガラスブロック９２の入力軸廻りに機械的にディザ角振動を与えることで、低角速度を検出できるようにする方法がある。
例えば図示しない圧電素子等のアクチュエータが取り付けられたディザ・スプリング９３ａおよびディザ・スプリング９３ｂをガラスブロック９２の中心貫通孔の内周面に放射状に取り付けてディザ機構を構成し、このディザ機構をディザ駆動信号６で駆動することにより、ガラスブロック９２ごとリング状光路９４に対してディザ（Dither）角振動を与え、この角振動によりロックイン現象が発生しないようにしている。
【０００５】
したがって、リング・レーザ・ジャイロの外部から加わる角速度を得るには、検出される角速度からディザ機構による角速度を差し引く必要がある。
図１０に特許文献１に開示された従来のディザ除去回路５００を示す。ディザ除去回路５００は、信号結合手段２００と信号訂正手段３００とが閉ループ回路を形成して構成される。信号訂正手段３００は、誤差検出手段３０６と、信号特徴付け手段３０８とで構成される。
ディザ除去回路５００には、リング・レーザ・ジャイロ９０のディザ成分を含む角加速度出力信号であるＣＷジャイロ・パルス信号２ａとＣＣＷジャイロ・パルス信号２ｂとからなるリード・アウト信号２と、ディザ・スプリング９３ｃの変位を取り出したディザ・ピックオフ信号４とが入力される。
【０００６】
ディザ除去回路５００は、ディザ成分を含んだリード・アウト信号２と、信号訂正手段３００から求めたディザ角速度信号３１０とを信号結合手段２００で演算処理して、ディザが除去されたＣＷジャイロ・パルス信号３１２ａとＣＣＷジャイロ・パルス信号３１２ｂとからなるジャイロ出力信号３１２を出力する。
ディザ除去回路５００のより具体的な機能構成例を図１１に示す。
信号訂正手段３００を構成する信号特徴付け手段３０８は、ディザ・ピックオフ信号４が入力される入力バッファ３１４と、位相制御回路３１６と、加算器３１８と、乗算器３２０とからなり、誤差検出手段３０６にディザ信号３２２を出力する。
【０００７】
位相制御回路３１６は、抵抗器３３６とコンデンサ３３８による積分回路３４０と、積分回路３４０の出力信号と、誤差検出手段３０６を構成する位相制御信号発生回路３３０の出力信号をＤ/Ａ変換器３３４でアナログ信号に変換した信号が入力される乗算器３４２とで構成される。入力バッファ３１４の出力と、位相制御回路３１６の出力信号は、加算器３１８に入力される。
加算器３１８は、入力バッファ３１４の出力信号と、位相制御回路３１６の出力信号を加算してディザ・ピックオフ信号４の位相を制御したディザ信号３２２を出力する。位相制御されたディザ信号３２２は、乗算器３２０に入力される。乗算器３２０では、ディザ信号３２２に誤差検出手段３０６からの利得制御信号３４４を乗算してディザ信号３２２の振幅を制御する。信号特徴付け手段３０８は、リード・アウト信号２に含まれるディザ成分の位相と振幅と同じになるように制御されたディザ角速度信号３１０を生成し、信号結合手段２００に出力する。
【０００８】
誤差検出手段３０６は、自乗回路３２４と、ＰＬＬ回路３２６と、利得制御信号発生回路３２８と、Ｄ/Ａ変換器３３２と、位相制御信号発生回路３３０と、Ｄ/Ａ変換器３３４とからなる。自乗回路３２４は、信号特徴付け手段３０８の出力信号であるディザ信号３２２を自乗する。自乗回路３２４の出力信号は、ＰＬＬ回路３２６へ入力される。ＰＬＬ回路３２６の９０°出力信号は、利得制御信号発生回路３２８に入力される。ＰＬＬ回路３２６の０°出力信号は、位相制御信号発生回路３３０に入力される。利得制御信号発生回路３２８の出力信号は、Ｄ/Ａ変換器３３２でアナログ信号に変換され、信号特徴付け手段３０８の乗算器３２０に入力される。
【０００９】
利得制御信号発生回路３２８は、同期検波手段と積分器からなる。利得制御信号発生回路３２８は、信号結合手段２００のジャイロ出力信号３１２を入力とし、ＰＬＬ回路３２６の９０°出力信号を参照して同期検波を行い、その同期検波出力を積分して、ディザ角速度信号３１０の振幅を制御する信号を生成する。
位相制御信号発生回路３３０は、同期検波手段と積分器からなる。位相制御信号発生回路３３０は、信号結合手段２００のジャイロ出力信号３１２を入力として、ＰＬＬ回路３２６の０°出力信号を参照して同期検波を行い、その同期検波出力を積分して、ディザ信号３２２の位相を制御する信号を生成する。位相制御信号発生回路３３０の出力信号は、Ｄ/Ａ変換器３３４でアナログ信号に変換され、信号特徴付け手段３０８の位相制御回路３１６に入力される。
【００１０】
信号結合手段２００は、リング・レーザ・ジャイロ９０からのディザ成分を含んだリード・アウト信号２と、振幅と位相が制御されたディザ角速度信号３１０とを演算処理してディザ成分が除去されたジャイロ出力信号３１２を出力する。
特許文献１に示された技術は、ＣＷジャイロ・パルス信号２ａとＣＣＷジャイロ・パルス信号２ｂそれぞれからディザ成分を除去し、その後にＣＷジャイロ・パルス信号３１２ａとＣＣＷジャイロ・パルス信号３１２ｂを図示しないアップ・ダウン・カウンタでアップ／ダウン・カウントするものである。一方、ディザ成分を除去する前のＣＷジャイロ・パルス信号２ａとＣＣＷジャイロ・パルス信号２ｂをアップ／ダウン・カウントした後の信号からディザ成分を除去する方法もある。そのどちらの方法においても、ディザ・ピックオフ信号４の振幅と位相を制御して、ディザ成分を含むリード・アウト信号２からディザ成分を除去する閉ループ回路を構成する点で同じである。
【特許文献１】特表昭６２−５０２９１６号
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、従来のディザ除去回路では、位相制御と振幅制御のためにアナログ回路が使用され、乗算器３２０と３４２、自乗回路３２４、ＰＬＬ回路３２６、Ｄ/Ａ変換器３３２と３３４の使用が回路の小型化を妨げていた。
回路の小型化のためには、アナログ回路をデジタル化し、マイクロ・プロセッサを使用すること、或いはプログラミングすることができるＬＳＩ（Field Programmable Gate Array、以降、ＦＰＧＡと称す）を使用することが一般的である。しかしながら、デジタル回路でリング・レーザ・ジャイロ装置の高精度化を達成するためには、ディザ除去回路に高ビット・レート化した信号処理が要求される。信号処理にマイクロ・プロセッサを用いる場合、高い分解能と高速サンプリングのために大容量の記憶手段を、マイクロ・プロセッサ内部または外部に用意する必要があり、そのため、ディザ除去回路をデジタル化したリング・レーザ・ジャイロ装置の高精度化と信号処理回路の小型化が困難であった。
【００１２】
また、ＦＰＧＡを用いてもリング・レーザ・ジャイロ装置の種々の回路機能実現のために多くのロジックを割くことになる。さらに、リング・レーザ・ジャイロ装置の高精度化を達成するためのディザ除去回路の高ビット・レート化によりロジック使用量が増加するためＦＰＧＡによる小型化も困難であった。
この発明は、このような点に鑑みてなされたものであり、小型化可能なリング・レーザ・ジャイロ用デジタル・ディザ除去回路と、そのデジタル・ディザ除去回路を用いたリング・レーザ・ジャイロ装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
この発明によるリング・レーザ・ジャイロ用デジタル・ディザ除去回路は、リング・レーザ・ジャイロのＣＷジャイロ・パルス信号とＣＣＷジャイロ・パルス信号をアップ・ダウン・カウンタでアップ／ダウン・カウントして得られたリード・アウト信号から、デジタル・ディザ・ピックオフ信号を用いてディザ成分の除去を行うものであり、信号選択遅延手段と閉ループ回路とで構成される。
信号選択遅延手段は、スイッチング部と信号遅延部と遅延制御部とからなり、リード・アウト信号に含まれるディザ成分の位相とデジタル・ディザ・ピックオフ信号のディザ成分の位相を合わせるためにリード・アウト信号またはデジタル・ディザ・ピックオフ信号のいずれか一方の信号を遅延させる。
【００１４】
スイッチング部は、リード・アウト信号またはデジタル・ディザ・ピックオフ信号のいずれか一方の選択した信号経路に信号遅延部を挿入してリード・アウト信号またはデジタル・ディザ・ピックオフ信号の一方の信号を遅延させ、他方の信号はそのままとして、その両者の信号を閉ループ回路に出力する。
信号遅延部は、信号遅延部への入力データのサンプリング周期毎の差分を演算して、その差分を取り出して圧縮する冗長度圧縮部と、冗長度圧縮部で圧縮されたデータを記憶し、上記制御された遅延時間だけ入力データを遅延させて出力するストレージ部と、ストレージ部より出力される圧縮データを元のデータに復元する伸張部とで構成される。
【００１５】
遅延制御部は、リード・アウト信号とデジタル・ディザ・ピックオフ信号の、位相が先行する一方の信号を選択する選択信号と、信号遅延部の遅延時間を制御する遅延時間情報とを出力する。
以上の信号選択遅延手段によって、リード・アウト信号とデジタル・ディザ・ピックオフ信号の位相が先行する一方の信号が遅延され、両者の信号の位相が合わせられる位相制御が行われる。
閉ループ回路は、同期クロック発生部と、同期検波部と、積分手段と、増幅手段と、乗算手段と、減算手段とからなり、ディザ成分に相当するディザ角速度信号を生成し、リード・アウト信号からこのディザ角速度信号を減算してディザ成分が除去されたジャイロ出力信号を出力する。
【００１６】
同期クロック発生部は、信号選択遅延手段を介したデジタル・ディザ・ピックオフ信号からディザ同期クロックを生成する。同期検波部は、ディザ同期クロックを参照してジャイロ出力信号を同期検波する。積分手段は、同期検波部の出力信号を積分する。増幅手段は積分手段の出力信号を増幅する。乗算手段は、増幅手段の出力信号と信号選択遅延手段を介したデジタル・ディザ・ピックオフ信号とを乗算してディザ角速度信号を生成する。減算手段は、リード・アウト信号からディザ角速度信号を減算する。
以上の閉ループ回路の構成によって、リード・アウト信号に重畳するディザ成分の振幅にディザ角速度信号の振幅を会わせる振幅制御が行われ、リード・アウト信号からディザ角速度信号を減算することで、リード・アウト信号からディザ成分が除去されたジャイロ出力信号が得られる。
【発明の効果】
【００１７】
この発明によるリング・レーザ・ジャイロ用デジタル・ディザ除去回路によれば、位相制御と振幅制御のための構成が全てデジタル回路化出来る。従って、これら全体をデジタル信号処理手段としてマイクロ・プロセッサやＦＰＧＡ等で１チップ化することが容易である。つまり、簡単に小型化が可能である。
更に、信号選択遅延手段において、ストレージ部の前段に入力データの差分を取り出して圧縮する冗長度圧縮部と、ストレージ部の後段に冗長度圧縮部で圧縮した圧縮データを元のデータに復元する伸張部とを備えることにより、ストレージ部の記憶容量の削減を可能にする。その結果リング・レーザ・ジャイロ用デジタル・ディザ除去回路全体として回路規模を更に削減することができる。
【発明を実施するための最良の形態】
【００１８】
以下に、この発明の実施の形態を図面を参照して説明する。複数の図面中同一のものには同じ参照符号を付し、説明は繰り返さない。
【実施例１】
【００１９】
図１にこの発明によるリング・レーザ・ジャイロ用デジタル・ディザ除去回路１００（以降、デジタル・ディザ除去回路１００と称する）の実施例１の機能構成例を示す。デジタル・ディザ除去回路１００は、信号選択遅延手段１０と閉ループ回路３０とからなる。
信号選択遅延手段１０には、ＣＷジャイロ・パルス信号２ａとＣＣＷジャイロ・パルス信号２ｂをアップ・ダウン・カウンタ１８で計数して得られたリード・アウト信号２０と、ディザ・ピックオフ信号４を図示しないＡ/Ｄ変換器でデジタル化したデジタル・ディザ・ピックオフ信号２２と、が入力される。Ａ/Ｄ変換は例えば１００ｋＨｚサンプリング，データ長１６bitで行われる。アップ・ダウン・カウンタ１８の出力信号であるリード・アウト信号２０も１００ｋＨｚサンプリング，データ長１６bitのデジタル・データとされる。
【００２０】
信号選択遅延手段１０は、入力されたリード・アウト信号２０とデジタル・ディザ・ピックオフ信号２２の一方を遅延させて出力させるスイッチング部１２と、スイッチング部１２で選択された信号に遅延を与える信号遅延部１４と、スイッチング部１２における信号の選択と信号遅延部１４の遅延時間を制御する遅延制御部１６とから構成される。
スイッチング部１２は、例えば４個の単極双投（Single Pole Double Throw、以下ＳＰＤＴと称す）スイッチ１２１，１２２，１２３，１２４からなる。
リード・アウト信号２０とデジタル・ディザ・ピックオフ信号２２は、スイッチング部１２を構成する一方の２個のＳＰＤＴスイッチ１２１，１２２の極１２１ｐと極１２２ｐにそれぞれ入力される。
【００２１】
ＳＰＤＴスイッチ１２１，１２２の双投端子の一方１２１ｂと１２２ｂは共通に接続されて、信号遅延部１４の一端が接続される。信号遅延部１４の他端には他方の２個のＳＰＤＴスイッチ１２３，１２４の双投端子の一方の端子１２３ｂと１２４ｂが共通に接続される。一方の２個のＳＰＤＴスイッチの双投端子の他方の端子１２１ａ，１２２ａと、他方の２個のＳＰＤＴスイッチの双投端子の他方の端子１２３ａ，１２４ａ同士が接続される。
遅延制御部１６は、スイッチング部１２の２個ずつのＳＰＤＴスイッチの組１２１，１２２と１２３，１２４の双投端子ａ，ｂを切り替える選択信号と、信号遅延部１４の遅延時間を制御する遅延時間情報とを出力する。信号遅延部１４は、スイッチング部１２で選択された信号を遅延制御部１６が出力する遅延時間情報に基づいて遅延させる。リード・アウト信号２０とデジタル・ディザ・ピックオフ信号２２のどちらの位相が先行するかは、リング・レーザ・ジャイロ９０の設計によって定まり、遅延制御部１６にジャイロに合わせて予め選択情報と遅延時間情報とを設定して置く。選択情報と遅延時間情報の設定は、例えば図示しないレジスタに記憶させても良い。
【００２２】
スイッチング部１２の出力側（他方）のＳＰＤＴスイッチ１２３の極１２３ｐには、入力されたリード・アウト信号２０そのままか、若しくは信号遅延部１４で遅延させられたリード・アウト信号が出力される。この信号は、ＳＰＤＴスイッチ１２３の極１２３ｐの出力信号であるから、以降、この信号をリード・アウト信号１２３ｐと称する。
スイッチング部１２の出力側のもう１つのＳＰＤＴスイッチ１２４の極１２４ｐには、入力されたデジタル・ディザ・ピックオフ信号２２そのままか、若しくは信号遅延部１４で遅延させられたデジタル・ディザ・ピックオフ信号が出力される。この極１２４ｐの出力信号を、以降ピックオフ信号１２４ｐと称する。
【００２３】
以上の動作によって、リード・アウト信号２０とデジタル・ディザ・ピックオフ信号２２の何れか一方の位相の先行する信号が、スイッチング部１２により選択され、信号遅延部１４で遅延されることにより、位相が合わせられたリード・アウト信号１２３ｐとピックオフ信号１２４ｐとが生成される。
ピックオフ信号１２４ｐは、閉ループ回路３０の乗算手段３２と同期クロック発生部３４に入力される。リード・アウト信号１２３ｐは、閉ループ回路３０の減算手段３６の＋端子に接続される。
【００２４】
閉ループ回路３０は、同期クロック発生部３４と、同期検波部３８と、積分手段３９と、増幅手段３７と、乗算手段３２と、減算手段３６とで構成される。
同期クロック発生部３４は、ピックオフ信号１２４ｐを入力として、ディザ同期クロック信号αを生成して同期検波部３８に出力する。同期検波部３８は、ディザ同期クロック信号αを参照して、閉ループ回路３０自身の出力信号であるジャイロ出力信号２４を同期検波する。同期検波部３８の出力信号は、積分手段３９で積分された後に増幅手段３７で増幅され、乗算手段３２に入力される。
【００２５】
乗算手段３２は、増幅手段３７の出力信号とピックオフ信号１２４ｐとを乗算して振幅がディザ成分と同じになるように制御されるディザ角速度信号βを生成し、減算手段３６に出力する。減算手段３６は、リード・アウト信号１２３ｐからディザ角速度信号βを減算して、ディザ成分が除去されたジャイロ出力信号２４を出力する。
ジャイロ出力信号２４は、同期検波部３８と積分手段３９と増幅手段３７と乗算手段３２を介して減算手段３６に負帰還される。この負帰還によって、ディザ角速度信号βの振幅はリード・アウト信号２０に重畳したディザ成分の振幅と等しくなるように追従する。したがって、リード・アウト信号２０からディザ角速度信号βを減算することでディザ成分が除去されたジャイロ出力信号２４が出力されることとなる。
【００２６】
実施例１の各部の具体的な機能構成例を示し、更に詳しく説明する。
〔信号遅延部１４〕
図２に信号遅延部１４の具体的な機能構成例を示す。信号遅延部１４は、入力されるデジタル・データを圧縮する冗長度圧縮部１４０と、その圧縮されたデジタル・データを記憶し、遅延制御部１６からの遅延時間情報分だけの時間を遅延させるストレージ部１４２と、圧縮したデジタル・データを元に戻す伸張部１４４と、ストレージ部１４２へのデータの書き込みを制御する書込制御部１４６と、ストレージ部１４２からデータの読み出しを制御する読出制御部１４８とからなる。
【００２７】
冗長度圧縮部１４０は、スイッチング部１２から入力されるリード・アウト信号２０又はデジタル・ディザ・ピックオフ信号２２のどちらかの信号（入力データ２３と称す）に対して、図示しないクロック信号の１クロック分の時間遅らせた１サンプル遅れデータ２５を生成する１サンプル遅延器１４０ａと、入力データ２３から１サンプル遅れデータ２５を減算して差分データ２６を生成する減算部１４０ｂと、差分データ２６の上位ビットの冗長部分を切り捨ててビット数が削減された差分圧縮データ２７を出力するビット・カット部１４０ｃと、で構成される。
【００２８】
ストレージ部１４２は、信号遅延のために差分圧縮データ２７を記憶するものであり、ＲＡＭあるいはＦＩＦＯ（First In First Out）メモリ、あるいはシフトレジスタで構成される。例えば、ストレージ部１４２がＲＡＭの場合、書込制御部１４６は１サンプル遅れデータ２５を生成する図示しないクロック信号に同期して１ずつ累新される書込アドレス信号を生成する。読出制御部１４８は、累進された書込アドレスから、遅延制御部１６からの遅延時間情報で指定されるクロック信号数だけ時間を遡った読出アドレスを生成する。
【００２９】
また、ストレージ部１４２がシフトレジタの場合、書込制御部１４６は差分圧縮データ２７が生成される度に、差分圧縮データ２７をシフトさせて記憶するようにシフトレジスタを制御する。読出制御部１４８は、遅延制御部１６からの遅延時間情報分だけシフトした差分圧縮データ２７が読み出されるようにシフトレジスタを制御する。
伸張部１４４は、ストレージ部１４２から読み出された圧縮差分遅延データ２８を積算することにより差分積算データ２９を得る演算部１４４ａと、入力データ２３から差分積算データ２９を差し引くことにより遅延制御部１６の遅延時間情報分の時間遡った入力データ２３を生成する減算部１４４ｂとから構成される。
【００３０】
信号遅延部１４の動作を説明する。入力データ２３は、１サンプル遅延器１４０ａでサンプリング時間の１クロック分の時間遅らされて１サンプル遅れデータ２５となる。
次に減算部１４０ｂで、入力データ２３から１サンプル遅れデータ２５が減算されて差分データ２６が生成される。差分データ２６の上位ビットは、冗長部分がビット・カット部１４０ｃで切り捨てられ、差分圧縮データ２７となる。ビット・カット部１４０ｃでどの程度ビット圧縮が出来るかについては、後述する。
差分圧縮データ２７は、ストレージ部１４２に入力され、読出制御部１４８の制御信号に従って、差分圧縮データ２７を遅延させて伸張部１４４へ出力する。
【００３１】
遅延時間分の差分圧縮データ２７がストレージ部１４２に記憶されると、伸張部１４４の演算部１４４ａは、ストレージ部１４２に記憶されている全ての差分圧縮データ２７を積算して差分積算データ２９を生成する。差分積算データ２９は、減算部１４４ｂで、最新の入力データ２３から引き算され、遅延時間分遡った時刻の入力データ２３が復元される。
この実施例１の信号遅延部１４の処理は、式（１）で表わされる。入力データ２３は例えば１００ｋＨｚでサンプリングされたものであり、サンプリング番号をｎ、遅延時間に相当するクロック数をＤで表わし、入力データ２３をＸｎ、遅延された入力データ２３をＸｎ−Ｄとする。（添え字ｉは、サンプリング番号ｎを基点に何クロック目のデータかを示す）
【００３２】
【数１】
2008232692.tif 000003
伸張部１４４の出力端に補間手段１４９を設けることで、より高い位相分解能を持つことが可能である。式（１）の計算結果に対して補間手段１４９で、式（２）に示す処理を行うことで補間遅延データＸｄ（ｎ−Ｄ）を得る。
【００３３】
【数２】
2008232692.tif 000004
ここでＤｄは遅延時間情報の少数部分を表わし、１クロック内を分割した線形補間を用いて近似データを生成するための値である。これにより、１クロック以下の時間刻みで入力データの遅延を近似的に行うことが出来る。この方法によれば、分解能を高めるために単純にサンプリング周波数を高める方法に比べれば、少ない回路規模で高分解能化が実現出来る。
【００３４】
〔ビット・カット部１４０ｃにおけるビット圧縮の一例〕
入力データ２３を例えばサンプリングクロック１００ｋＨｚでデータ長が１６bitのデジタル・データと仮定する。その入力データ２３の時間的な変化の一例を図３に示す。
そして信号遅延部１４の遅延時間を例えば１６０μｓと仮定すると、入力データ２３を圧縮しない場合、ストレージ部１４２は１６bitのデータを１６個記憶する必要がある。この場合、１６×１６＝２５６bitの記憶容量が必要である。
そこで、時間的に隣り合う入力データ２３の差分を取る（σｎ＝Ｘｎ−Ｘｎ−１）と、入力データ２３は凡そ正弦波で変化する値であるので、差分データ２６の上位ビットに冗長ビットが発生する。図３に示す例では、上位２ビット目から上位６ビット目に冗長ビットが発生する。
【００３５】
Ｘｎ-1５−Ｘｎ-1６＝δｎ-15（“0000001100010111”）の上位２ビット目から上位６ビット目が冗長ビットである。最上位ビットは符号を現す符号ビットであり、この例の場合その値“０”は＋を意味している。
この冗長ビットを切り捨てて差分圧縮データ２７とすることで、ストレージ部１４２の記憶容量は、１１/１６つまり２５６bitから１７６bitに削減することが出来る。このようにストレージ部１４２の記憶容量の削減を可能にすることで、デジタル・ディザ除去回路全体として回路規模を削減することが出来る。
【００３６】
〔同期クロック発生部３４〕
閉ループ回路３０内の同期クロック発生部３４の具体的な機能構成例を図４（ａ）に、その動作タイミングを図４（ｂ）に示す。信号選択遅延手段１０を介して閉ループ回路３０の同期クロック発生部３４に入力されるピックオフ信号１２４ｐは、例えば１００ｋＨｚサンプリング，データ長１６bitのデータであるが、理解し易いようにアナログ値を連続させた曲線として表わすと、模式的に図４（ｂ）に示すように凡そ正弦波の信号である。
【００３７】
このピックオフ信号１２４ｐの位相は、信号選択遅延手段１０によってリード・アウト信号２０の位相に合わせられている。
ピックオフ信号１２４ｐは、同期クロック発生部３４の引き算回路５１２の一方の入力端子に入力される。引き算回路５１２の他方の入力端子には、マルチプレクサ５１４を介したデジタル閾値Ｈｙｓ．１と閾値Ｈｙｓ．２（以降、閾値Ｈｙｓ．１とＨｙｓ．２と称す）が入力される。
引き算回路５１２は、ピックオフ信号１２４ｐから閾値Ｈｙｓ．１又は閾値Ｈｙｓ．２を引き算し、その結果が＋であれば“１”（“１”、“０”は論理レベルを意味する）を出力し、−であれば“０”を出力するものである。つまり、引き算結果の極性ビットを出力するものである。閾値Ｈｙｓ．１、閾値Ｈｙｓ．２は、例えば１６bitのデータであり、それぞれレジスタ５１６と５１８に記憶されている。
【００３８】
マルチプレクサ５１４は、閾値Ｈｙｓ．１とＨｙｓ．２を引き算回路５１２の出力信号で切り替える選択回路である。マルチプレクサ５１４は、引き算回路５１２の出力信号であるディザ同期クロック信号αが“１”の時に閾値Ｈｙｓ.１を、ディザ同期クロック信号αが“０”の時に閾値Ｈｙｓ.２を選択して引き算回路５１２の他方の入力端子に入力する。
ディザ同期クロック信号α＝“０”の時、閾値Ｈｙｓ.２よりもピックオフ信号１２４ｐのデジタル・データの値が大きくなるとディザ同期クロック信号αは“１”になり、マルチプレクサ５１４を閾値Ｈｙｓ.１に切り替える。
【００３９】
その後、閾値Ｈｙｓ.１よりもピックオフ信号１２４ｐの値が大の時間は、ディザ同期クロック信号αは“１”を維持する。そして、ピックオフ信号１２４ｐの値が閾値Ｈｙｓ.１の値よりも小さくなると、ディザ同期クロック信号αは“０”に変化する。このように同期クロック発生部３４にヒステリシス特性を持たせて、ピックオフ信号１２４ｐからディザ同期クロック信号αを生成する。
この閾値Ｈｙｓ.１と閾値Ｈｙｓ.２の値を、ピックオフ信号１２４ｐの中央値よりも大きく離れた値にすると、信号選択遅延手段１０で折角合わせた位相が変化してしまい、ディザ除去動作に悪影響を与えてしまう。そこで、閾値Ｈｙｓ.１，閾値Ｈｙｓ.２は、ピックオフ信号１２４ｐの振幅の１/２００〜１/５００程度の値に設定される。例えば、閾値Ｈｙｓ.１，閾値Ｈｙｓ.２との間隔はデジタル的に設定し易い、ピックオフ信号１２４ｐの振幅の１/２５６に設定される。
【００４０】
〔同期検波部３８〕
同期検波部３８の具体的な機能構成例を図５（ａ）に、同期検波部３８の入力信号であるジャイロ出力信号２４とディザ同期クロック信号αを図５（ｂ）に示す。図５（ｂ）の横方向は時間、縦方向は振幅を表わす。
ディザ同期クロック信号αは、ピックオフ信号１２４Ｐを入力して同期クロック発生部３４で生成された出力信号であり、“１”と“０”を繰り返す周期信号である。同期検波部３８の動作は、ジャイロ出力信号２４とディザ同期クロック信号αを入力して、ディザ同期クロック信号αが“１”であれば、スイッチ３８６をジャイロ出力信号２４側としてジャイロ出力信号２４を出力する。また、ディザ同期クロック信号αが“０”であれば、スイッチ３８６をゲインが−１倍の増幅器３８４の出力に切換えて、ジャイロ出力信号２４を−１倍した信号を出力する。この様子を図５（ａ）、図５（ｂ）に示す。
【００４１】
ジャイロ出力信号２４がディザ同期クロック信号αと同相の場合、同期検波部３８の出力は図５（ｃ）に示されるように負の部分が正に折り返された全波整流の波形と同じとなる。またジャイロ出力信号２４がディザ同期クロック信号αと逆相の場合、同期検波部３８の出力は図５（ｄ）に示されたように正の部分が負に折り返された全波整流の波形と同じとなる。
【００４２】
〔閉ループ回路３０における振幅制御〕
同期検波部３８の出力信号は、積分手段３９でデジタル値として累積加算される。この積分手段３９の出力信号は、増幅手段３７で増幅され乗算手段３２でピックオフ信号１２４ｐと乗算される。乗算手段３２で乗算された信号は、ディザ角速度信号βである。ディザ角速度信号βが減算手段３６でリード・アウト信号１２３ｐから引き算される。
【００４３】
ここで増幅手段３７の増幅率が大きいと、閉ループ回路３０でディザ角速度信号βの振幅調整を行う収束時間が短くなる。但し、増幅手段３７の増幅率を大きくし過ぎるとディザ角速度信号βが収束しなくなることがある。通常、ディザ成分の振幅調整に要する時間は３０秒程度とされ、その収束時間になるように増幅手段３７の増幅率が決められる。増幅手段３７の増幅率は、通常２乃至６倍程度である。
このように、閉ループ回路３０でディザ角速度信号βの振幅調整が行なわれる。位相調整は、信号選択遅延手段１０で行なわれているので、その信号選択遅延手段１０と閉ループ回路３０との構成によりディザ成分が除去される。
【実施例２】
【００４４】
実施例１では、リード・アウト信号２０とデジタル・ディザ・ピックオフ信号２２のどちらの信号の位相が先行するかが、予め分かっていて、信号遅延部１４のレジスタに選択信号と遅延時間情報とが予め設定されている例を示した。
どちらの信号の位相が先行しても、信号選択遅延手段１０の信号選択と位相調整を自動で行なう実施例２の機能構成例を図６に示す。実施例２では、位相補償回路７０が設けられ、かつスイッチング部１２と信号遅延部１４を制御する。実施例１に対して、遅延制御部７９が、位相補償回路７０の出力する位相補償信号７１で制御されるように構成されている点が異なる。
【００４５】
位相補償回路７０は、同期クロック発生部７２と微分手段７４と同期検波部７６と積分手段７８とからなる。同期クロック発生部７２は、実施例１の閉ループ回路３０で説明済みの同期クロック発生部３４と同じ構成である。また、同期検波部７６と積分手段７８も、実施例１の閉ループ回路３０の同期検波部３８と積分手段３９と同じ構成である。微分手段７４は、例えばサンプリングクロックの１周期分の時間、リード・アウト信号１２３ｐを遅延させたデータと、現在のリード・アウト信号１２３ｐとの差を計算するものである。
【００４６】
信号選択遅延手段１０の出力信号であるリード・アウト信号１２３ｐが、位相補償回路７０の微分手段７４に入力される。位相補償回路７０の同期クロック発生部７２には、ディザ角速度信号βが入力される。
今、リード・アウト信号１２３ｐとディザ角速度信号βの位相が合っていると仮定すると、リード・アウト信号１２３ｐは正弦波状信号であるから微分手段７４の出力信号は、ディザ角速度信号βに対して位相が９０°進んだ信号となる。ディザ角速度信号βと微分手段７４の出力信号の位相関係を理解し易いようにアナログ波形として図７（ａ）に示す。図７（ａ）の横方向は時間の経過を、縦方向は振幅を表わす。
【００４７】
同期クロック発生部７２の出力するディザ同期クロック信号δは、ディザ角速度信号βに基づいて生成される。したがって、微分手段７４の出力信号の位相は、ディザ同期クロック信号δに対して９０°進む。この微分手段７４の出力信号をディザ同期クロック信号δで同期検波すると、図５（ａ），（ｂ）を参照して説明した動作と同様な動作が行なわれ、同期検波部７６の出力信号は、図７（ｂ）の上から３段目に示す様に振幅の中央値を中心にしてプラス部分とマイナス部分の面積が等しい波形となって積分手段７８に入力される。
【００４８】
つまり、リード・アウト信号１２３ｐとディザ角速度信号βの位相が合っている時の積分手段７８の出力は０になる。リード・アウト信号１２３ｐがディザ角速度信号βより進むと、積分手段７８の出力値はマイナスに、その逆にリード・アウト信号１２３ｐがディザ角速度信号βより遅れると積分手段７８の出力値はプラスになる。位相の進み遅れを積分手段７８の出力信号の極性で判別することが出来る。また、その位相差の絶対値は、積分手段７８の出力の大きさから求めることが出来る。
このような積分手段７８の出力信号が位相補償信号７１として遅延制御部７９に入力される。遅延制御部７９は、位相補償信号７１の極性によってリード・アウト信号２０とデジタル・ディザ・ピックオフ信号２２の信号経路のどちらかに信号遅延部１４を挿入するスイッチング部１２を制御し、位相補償信号７１の値に基づいて信号遅延部１４の遅延時間情報を設定する。
【００４９】
以上のように構成することで、信号選択遅延手段１０の信号選択と位相調整を自動で行なうことが出来る。
【実施例３】
【００５０】
実施例１あるいは実施例２においてディザ角速度信号βを生成する際に、ピックオフ信号１２４ｐのＤＣオフセットがジャイロ出力２４の誤差となり、問題になることがある。ＤＣオフセットは、例えばディザ・ピックオフ信号４をＡ/Ｄ変換する時のＡ/Ｄ変換器の０点とアナログ回路の０点との不一致などが原因で発生する。このＤＣオフセットを除去することができる実施例３を、図１及び図６に破線で構成要素を追記して示す。
実施例３は、実施例１と２に対して、信号選択遅延手段１０の出力信号であるピックオフ信号１２４ｐをローパスフィルタ８０と微分手段８２を介して閉ループ回路３０に入力する点が異なる。微分手段８２は、上記した微分手段７４と同じ構成のものである。
【００５１】
ピックオフ信号１２４ｐからＤＣオフセットを削除する為には、ピックオフ信号１２４ｐを微分すれば良い。しかし、それだけでは、ピックオフ信号１２４ｐの次元が角速度から角度に変わってしまう。したがって、微分手段８２の手前にローパスフィルタ８０を設けることで、閉ループ回路３０に入力されるピックオフ信号１２４ｐの次元が角速度となるようにしている。
ローパスフィルタ８０はデジタル・フィルタであり、その遮断周波数はディザ周波数より低い周波数に設定される。ディザ周波数は自励発振回路の発振周波数であり、その周波数のバラツキは比較的大きい。したがって、ディザ周波数のバラツキの最も低い周波数を考慮してローパスフィルタ８０の遮断周波数が設定される。
〔応用例〕
以上説明したデジタル・ディザ除去回路を利用したリング・レーザ・ジャイロ装置を図８に示す。図８に示すリング・レーザ・ジャイロは、背景技術の説明において図９に示したリング・レーザ・ジャイロ９０と全く同じものである。デュアル・フォト・ディテクタ９９で検出された信号は、波形整形回路９００に入力される。波形整形回路９００は、ＣＷジャイロ・パルス信号２ａとＣＣＷジャイロ・パルス信号２ｂを生成する。
【００５２】
ＣＷジャイロ・パルス信号２ａとＣＣＷジャイロ・パルス信号２ｂは、アップ・ダウン・カウンタ９０１を介してデジタル・ディザ除去回路１００に入力される。ディザ・スプリング９３ｃの変位はディザ・ピックオフ信号４として取り出され、増幅回路９０２で増幅された後に、Ａ/Ｄ変換器９０４でデジタル・ディザ・ピックオフ信号２２に変換されデジタル・ディザ除去回路１００に入力される。デジタル・ディザ除去回路１００は、ディザ成分が除去されたジャイロ出力信号２４を出力する。
デジタル・ディザ・ピックオフ信号２２は、ディザ制御回路９０６に入力される。ディザ制御回路９０６は、ディザ駆動信号を、Ｄ/Ａ変換器９０５とディザ駆動回路９０３を介して、ディザ・スプリング９３ａ，９３ｂに取り付けられた図示しないアクチュエータに供給することでディザ制御を行う。
【００５３】
リング・レーザ発振を最大効率で持続するために、リング状光路９４のレーザ光の強度をモノフォトディテクタ４１で検出する。その信号は、増幅回路９０８で増幅された後に、Ａ/Ｄ変換器９１０でデジタル信号に変換され、ミラー制御回路９１３に入力される。ミラー制御回路９１３は、リング・レーザ発振を最大効率で持続するミラー・トランスデューサ駆動信号を生成し、Ｄ/Ａ変換器９２０，９２２とミラー・トランスデューサ駆動回路９２４を介してミラー・トランスデューサ９９ａと９９ｂを駆動する。
放電電流差電流制御駆動回路９１２は、ＣＷとＣＣＷのレーザ光が等しくなるように、陽極９５ａと陰極９６との間、及び陽極９５ｂと陰極９６との間に印加する各高圧電圧を制御する。放電電流差電流制御駆動回路９１２の出力信号は、Ａ/Ｄ変換器９１４でデジタル信号に変換される。その信号を基に放電電流制御回路９１６がパルス幅変調回路（Pulse Width Modulate回路）９１５，９１７を介して陽極側の高圧電源９１８と陰極側の高圧電源９１９とをＰＷＭ制御することで高圧電圧が生成される。
【００５４】
以上述べたこの発明によるデジタル・ディザ除去回路１００を始め、ディザ制御回路９０６、ミラー制御回路９１３、放電電流制御回路９１６は、全てデジタル回路で構成される。したがって、これら全体をデジタル信号処理手段４４としてＦＰＧＡやマイクロ・プロセッサ等の１チップで構成させることが可能である。Ａ/Ｄ変換器やＤ/Ａコンバータも１チップに内蔵することも可能である。
このように、この発明のディザ除去回路は、小型化に有利である。また、この発明によるデジタル・ディザ除去回路によれば、信号選択遅延手段において、ストレージ部の前段に入力データの差分を取り出して圧縮する冗長度圧縮部と、ストレージ部の後段に冗長度圧縮部で圧縮した圧縮データを元のデータに復元する伸張部とを備えることにより、ストレージ部の記憶容量の削減が出来るので、更に小型化することが出来る。
【図面の簡単な説明】
【００５５】
【図１】この発明によるリング・レーザ・ジャイロ用デジタル・ディザ除去回路１００の実施例１の機能構成例を示す図。
【図２】信号遅延部１４の具体的な機能構成例を示す図。
【図３】入力データ２３の時間的な変化の一例を示す図。
【図４】同期クロック発生部３４の具体例を示す図、図４（ａ）は機能構成例を示す図、図４（ｂ）はその動作タイミングを示す図である。
【図５】同期検波部３８の具体例を示す図、図５（ａ）は機能構成例を示す図、図５（ｂ）は入力信号であるジャイロ出力信号２４と、ディザ同期クロック信号αを示す図、図５（ｃ）はリード・アウト信号２０とディザ同期クロック信号αの位相が同相であるときの同期検波部３８の出力波形例を示す図、図５（ｄ）はリード・アウト信号２０とディザ同期クロック信号αの位相が逆相であるときの同期検波部３８の出力波形例を示す図である。
【図６】この発明によるリング・レーザ・ジャイロ用デジタル・ディザ除去回路１５０の実施例２の機能構成例を示す図。
【図７】位相補償回路７０の同期検波部７６の動作を説明する図、図７（ａ）は微分手段７４の出力波形を示す図、図７（ｂ）は位相が制御されている時の同期検波部７６の出力波形を示す図である。
【図８】この発明のデジタル・ディザ除去回路を利用したリング・レーザ・ジャイロ装置を示す図。
【図９】リング・レーザ・ジャイロを示す図、リング・レーザ・ジャイロ９０の入力軸線と垂直な断面で切った断面図を示す。
【図１０】特許文献１に開示された従来のディザ除去回路５００を示す図。
【図１１】従来のディザ除去回路５００のより具体的な機能構成例を示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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