(57)【要約】【課題】  リークパスを生じることなく、また、ＳＴＩ酸化膜の埋め込み性を確保しながらも、少ない工数で製造できるトレンチゲート型半導体装置を提供する。【解決手段】  シリコン基板１と、ＳＴＩ用溝部１７内に形成されたＳＴＩ（酸化膜９）と、シリコン基板１の活性領域の表面に形成されたゲートトレンチ３にゲート絶縁膜４を介して形成されたゲート電極とを有している。ＳＴＩ用溝部１７は、シリコン基板１の表面からの深さがゲートトレンチ３の深さ以上の深さであり、側面（側面上部１７１）が実質的に垂直形状を呈する第１の領域と、第１の領域に連なり、側面（側面下部１７２）が順テーパ形状を呈する第２の領域とを有している。【選択図】  図３
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【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板の表面に形成されたＳＴＩ用溝部内に形成されたＳＴＩと、前記半導体基板のうちの活性領域の表面に形成されたゲートトレンチにゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極に隣接するように形成されたソース領域およびドレイン領域とを有する半導体装置において、
前記ＳＴＩ用溝部は、前記半導体基板の前記表面からの深さが前記ゲートトレンチの深さ以上の深さであり、側面が実質的に垂直形状を呈する第１の領域と、前記第１の領域に連なり、側面が順テーパ形状を呈する第２の領域とを有することを特徴とする半導体装置。
【請求項２】
前記第２の領域は、前記ＳＴＩ用溝部の前記半導体基板表面からの深さ全長に対して２５％以上の範囲に亘っている請求項１に記載の半導体装置。
【請求項３】
前記ＳＴＩ用溝部の前記半導体基板表面からの深さは、２００〜４００ｎｍであり、
前記ゲートトレンチの前記半導体基板表面からの深さは、５０〜１５０ｎｍである請求項１または２に記載の半導体装置。
【請求項４】
前記第１の領域は、側面のテーパ角が８９〜９０度である請求項１乃至３のいずれか１つに記載の半導体装置。
【請求項５】
前記第２の領域は、側面のテーパ角が７０〜８５度である請求項１乃至４のいずれか１つに記載の半導体装置。
【請求項６】
半導体基板の表面にＳＴＩ用溝部を形成する工程と、前記ＳＴＩ用溝内にＳＴＩを形成する工程と、前記半導体基板のうちの前記ＳＴＩ用溝部に囲まれた活性領域の表面にゲートトレンチを形成する工程と、前記ゲートトレンチにゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極に隣接してソース領域およびドレイン領域を前記活性領域に形成する工程とを有する半導体装置の製造方法において、
前記ＳＴＩ用溝部形成工程は、
前記半導体基板の前記表面からの深さが前記ゲートトレンチの深さ以上の深さであり、側面が実質的に垂直形状を呈する第１の領域を形成する第１工程と、
前記第１の領域に連なり、側面が順テーパ形状を呈する第２の領域を形成する第２工程とを含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記第２の領域は、前記ＳＴＩ用溝部の前記半導体基板表面からの深さ全長に対して２５％以上の範囲に亘っている請求項６に記載の半導体装置の製造方法。
【請求項８】
前記ＳＴＩ用溝部の前記半導体基板表面からの深さは、２００〜４００ｎｍであり、
前記ゲートトレンチの前記半導体基板表面からの深さは、５０〜１５０ｎｍの角度範囲にある請求項６または７に記載の半導体装置の製造方法。
【請求項９】
前記第１の領域は、側面のテーパ角が８９〜９０度である請求項６乃至８のいずれか１つに記載の半導体装置の製造方法。
【請求項１０】
前記第２の領域は、側面のテーパ角が７０〜８５度である請求項６乃至９のいずれか１つに記載の半導体装置の製造方法。
【請求項１１】
前記ＳＴＩ用溝部形成工程は、Ｃｌ２とＯ２との混合ガスを用いてドライエッチングを行うものであり、
Ｃｌ２＋Ｏ２の流量に対するＯ２の流量を、前記第１工程においては１０％とし、前記第２工程においては２０％とする請求項６乃至１０のいずれか１つに記載の半導体装置の製造方法。
【請求項１２】
前記ＳＴＩ用溝部形成工程は、Ｃｌ２とＯ２との混合ガスを用いてドライエッチングを行うものであり、
エッチングチャンバ内の圧力を、前記第１工程においては３〜５Ｐａとし、前記第２工程においては０．５〜２Ｐａとする請求項６乃至１１のいずれか１つに記載の半導体装置の製造方法。
【請求項１３】
前記ＳＴＩ用溝部形成工程は、Ｃｌ２とＯ２との混合ガスを用いてドライエッチングを行うものであり、
ＲＦバイアスパワーを、前記第１工程においては１００〜２００Ｗとし、前記第２工程においては２００〜４００Ｗとする請求項６乃至１２のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート型半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年の半導体装置の小型化および高密度化に伴い、ソース−ドレイン間のチャネル長を短くする必要がある。チャネル長が短いと、ゲートのしきい値圧低下による短チャネル効果の発生や、ソース−ドレイン間の耐圧低下によるリーク電流の発生が問題となる。
【０００３】
このような問題を改善するために、半導体基板の表面に形成したゲートトレンチにゲート絶縁膜を介してゲート電極を形成したトレンチゲート型半導体装置が提案ならびに実用されている。トレンチゲート型半導体装置は、例えば、特許文献１、２に開示されている。
【０００４】
トレンチゲート型半導体装置は、限られた占有面積であっても、チャネル長を長くすることができる。この結果、しきい値電圧の確保と、ソース−ドレイン間のリーク電流の抑制を実現できる。
【０００５】
従来のトレンチゲート型半導体装置の製造方法として、図１（ａ）〜（ｅ）ならびに図２（ａ）〜（ｇ）に示すような製造方法がある。
【０００６】
まず、図１（ａ）に示されるように、シリコン基板１上に形成された窒化膜７と酸化膜１０を、フォトレジスト８をマスクとして用いてエッチングする。この後、フォトレジスト８を図１（ｂ）に示されるように除去する。
【０００７】
次に、シリコン基板１を、窒化膜７をマスクとして用い、Ｃｌ２とＯ２との混合ガスを用いてドライエッチングを行い、図１（ｃ）に示されるように、ＳＴＩ（Shallow Trench Isolation）用溝部１３を形成する。ＳＴＩ用溝部１３の深さは、素子間分離の耐圧を確保するために、例えば、２００〜４００ｎｍ程度である。ＳＴＩ用溝部１３の側面は、順テーパ形状を呈している。ＳＴＩ用溝部１３の側面を順テーパ形状とする理由は、ＳＴＩ用溝部１３内に次工程で酸化膜を成膜する際に、その埋め込み性を確保するためである。
【０００８】
図１（ｄ）に示されるように、酸化膜９を成膜する。ＳＴＩ用溝部１３内の酸化膜９は、ＳＴＩとして機能する。
【０００９】
この後、酸化膜９の上層部およびマスク窒化膜７をエッチバックし、図１（ｅ）に示される状態にする。
【００１０】
次に、ゲートトレンチを形成する。まず、窒化膜１４を成膜した後、図示しないレジストをマスクとして用いて窒化膜１４をエッチングし、レジストを除去し、図２（ａ）に示される構造を作る。同図におけるパターン状の窒化膜１４は、ゲートトレンチを形成するエッチング用のマスクとして用いられる。
【００１１】
次に、図２（ｂ）のように、窒化膜１４をマスクとして用いてシリコン基板１をエッチングすることにより、図２（ｂ）中紙面に垂直な方向に延在するゲートトレンチ３を形成する。この際、図２（ｃ）に示されるように、ゲートトレンチ３の延在方向の両端部には、Ｓｉ残存部１６が残る。このようなＳｉ残存部は、リークパスなどの原因となるため、除去する必要がある。
【００１２】
Ｓｉ残存部１６を除去するため、犠牲酸化を行い、ＳＴＩ構造の側面に残っているＳｉ残存部１６を酸化させる。この犠牲酸化によって、図２（ｄ）および（ｅ）のように、犠牲酸化膜１５が形成される。
【００１３】
次に、マスクとして用いた窒化膜１４を除去する。さらに、犠牲酸化膜１５を除去する。以上のようにして、図２（ｆ）および（ｇ）に示されるように、トレンチゲートを有する半導体構造が製造される。尚、実際にはこの後、活性領域に拡散層を形成したり、ゲートトレンチ３にゲート絶縁膜を介してポリシリコン部とメタル層とから成るゲート電極を形成し、トレンチゲート型半導体装置が製造される。
【００１４】
図１（ｃ）に示されたＳＴＩ用溝部の形成工程に類するものとして、特許文献３には、Ｃｌ２とＯ２との混合ガスを用いて、ＳＴＩ用溝部や容量素子用トレンチを半導体基板に形成する方法が開示されている。この文献に開示された方法は、底面や側面に荒れやサブトレンチが発生することのない適正な形状のトレンチ類を形成することを目的としている。この文献の実施例においては、トレンチ類の形成過程においてドライエッチングの条件を変化させる例が記載されている。
【００１５】
図１（ｃ）に示されたＳＴＩ用溝部の形成工程に類するものとしてはまた、特許文献４に、深いトレンチを形成する際にオープン不良が発生することを防止すべく、トレンチの深さ方向の領域に応じてエッチング条件を変化させることにより、キャパシタートレンチの側面のテーパ角を三段階に変化させる技術が開示されている。
【００１６】
【特許文献１】特開２００５−１５０５６５号公報
【特許文献２】特開２００５−１９５４８号公報
【特許文献３】特開昭６３−３１６４４０号公報
【特許文献４】特開２００５−１４２４３０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
図１（ａ）〜（ｅ）ならびに図２（ａ）〜（ｇ）に示された例をも含め、従来のトレンチゲート型半導体装置は、その製造方法において、ＳＴＩ形成時にＳＴＩ用溝部へのＳＴＩ酸化膜の埋め込み性を確保するために、ＳＴＩ用溝部の側面を順テーパ形状にしている。このため、その後の製造工程において形成されたゲートトレンチの延在方向の両端部にＳｉ残存部が発生することが不可避である。この結果、従来のトレンチゲート型半導体装置の製造方法においては、Ｓｉ残存部を除去する工程、即ち、犠牲酸化膜の形成工程と、この犠牲酸化膜の除去工程とが必要であり、製造の工数が多い。
【００１８】
それ故、本発明の課題は、リークパスを生じることなく、また、ＳＴＩ酸化膜の埋め込み性を確保しながらも、少ない工数で製造できるトレンチゲート型半導体装置を提供することである。
【００１９】
本発明の他の課題は、リークパスを生じることのないトレンチゲート型半導体装置を、ＳＴＩ酸化膜の埋め込み性を確保しながら少ない工数で製造できる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００２０】
本発明によれば、半導体基板と、前記半導体基板の表面に形成されたＳＴＩ用溝部内に形成されたＳＴＩと、前記半導体基板のうちの活性領域の表面に形成されたゲートトレンチにゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極に隣接するように形成されたソース領域およびドレイン領域とを有する半導体装置において、前記ＳＴＩ用溝部は、前記半導体基板の前記表面からの深さが前記ゲートトレンチの深さ以上の深さであり、側面が実質的に垂直形状を呈する第１の領域と、前記第１の領域に連らなり、側面が順テーパ形状を呈する第２の領域とを有することを特徴とする半導体装置が得られる。
【００２１】
本発明によればまた、半導体基板の表面にＳＴＩ用溝部を形成する工程と、前記ＳＴＩ用溝内にＳＴＩを形成する工程と、前記半導体基板のうちの前記ＳＴＩ用溝部に囲まれた活性領域の表面にゲートトレンチを形成する工程と、前記ゲートトレンチにゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極に隣接してソース領域およびドレイン領域を前記活性領域に形成する工程とを有する半導体装置の製造方法において、前記ＳＴＩ用溝部形成工程は、前記半導体基板の前記表面からの深さが前記ゲートトレンチの深さ以上の深さであり、側面が実質的に垂直形状を呈する第１の領域を形成する第１工程と、前記第１の領域に連なり、側面が順テーパ形状を呈する第２の領域を形成する第２工程とを含むことを特徴とする半導体装置の製造方法が得られる。
【発明の効果】
【００２２】
本発明による半導体装置は、リークパスを生じることなく、また、ＳＴＩ酸化膜の埋め込み性を確保しながらも、少ない工数で製造できる。
【発明を実施するための最良の形態】
【００２３】
本発明による半導体装置は、半導体基板と、半導体基板の表面に形成されたＳＴＩ用溝部内に形成されたＳＴＩと、半導体基板のうちの活性領域の表面に形成されたゲートトレンチにゲート絶縁膜を介して形成されたゲート電極と、ゲート電極に隣接するように形成されたソース領域およびドレイン領域とを有している。
【００２４】
本半導体装置は特に、ＳＴＩ用溝部が、半導体基板の表面からの深さがゲートトレンチの深さ以上であり、側面が実質的に垂直形状を呈する第１の領域と、第１の領域に連なり、側面が順テーパ形状を呈する第２の領域とを有している。
【００２５】
本発明においては、第１の領域の側面が実質的に垂直形状を呈しているため、その製造工程において、ゲートトレンチを形成したときに、その延在方向の端部においてＳｉ残存部が生じることがない。その結果、従来は必要であったＳｉ残存部を除去する工程が不要である。
【００２６】
しかも、本発明においては、ＳＴＩ用溝部のゲートトレンチよりも深い第２の領域の側面が順テーパ形状を呈しているため、ＳＴＩ用溝部内へのＳＴＩ酸化膜の埋め込み性も確保される。
【実施例】
【００２７】
以下、図面を参照して、本発明の実施例による半導体装置およびその製造方法について詳細に説明する。
【００２８】
図３（ａ）は、本発明の実施例による半導体記憶装置の断面図である。図３（ｂ）は、図３（ａ）中の切断線Ｓ３ｂ−Ｓ３ｂに沿った断面図である。
【００２９】
図３（ａ）および（ｂ）を参照すると、本実施例による半導体装置は、シリコン基板１と、シリコン基板１に形成された平面視枠状のＳＴＩと、ＳＴＩで囲まれた活性領域とを有している。ＳＴＩは、シリコン基板１の表面に形成されたＳＴＩ用溝部１７内に形成された酸化膜によって構成されている。活性領域には、図３（ａ）中紙面に垂直な方向（図３（ｂ）中左右方向）に延びる２本のゲートトレンチ３が形成されている。ゲートトレンチ３にはそれぞれゲート絶縁膜４を介してポリシリコン部１１およびメタル層１２が形成され、ゲート電極を構成している。シリコン基板１上に突出したポリシリコン部１１およびメタル層１２には、側面酸化膜１８が形成されている。活性領域にはまた、拡散層２が形成されており、ソースまたはドレイン領域となっている。
【００３０】
本半導体装置においては特に、ＳＴＩ用溝部１７の側面のうちのシリコン基板１の表面からの深さがゲートトレンチ３の深さと同じ深さである第１の領域の側面（側面上部１７１）が、実質的に垂直形状を呈している。また、ＳＴＩ用溝部１７の側面のうちの第１の領域に連なる第２の領域の側面（側面下部１７２）が、順テーパ形状を呈している。
【００３１】
尚、ＳＴＩ用溝部１７のシリコン基板１の表面からの深さは、通常２００〜４００ｎｍ程度であるが、本例では、３００ｎｍである。一方、ゲートトレンチ３のシリコン基板１の表面からの深さは、通常５０〜１５０ｎｍ程度であるが、本例では、１５０ｎｍである。
【００３２】
また、本発明において、ＳＴＩ用溝部の側面が実質的に垂直形状を呈する第１の領域の深さは、ゲートトレンチを形成したときに、そのチャネル幅方向の端部においてＳｉ残存部を生じさせないという目的上、ゲートトレンチの深さと同じ深さか、あるいは、それ以上の深さであるべきである。
【００３３】
一方、本発明において、第１の領域に連なるＳＴＩ用溝部の側面が順テーパ形状を呈する第２の領域の深さは、ＳＴＩ酸化膜の埋め込み性の確保の目的上、ＳＴＩ用溝部の深さ全長の２５％以上であることが好ましい。
【００３４】
また、第１の領域の側面（側面上部１７１）のテーパ角は、ゲートトレンチを形成したときに、その延在方向の端部においてＳｉ残存部が生じないようにするという目的上、８９〜９０度の角度範囲にあることが好ましく、８９．５〜９０度の角度範囲がより好ましい。
【００３５】
一方、第２の領域の側面（側面下部１７２）のテーパ角は、ＳＴＩ酸化膜の埋め込み性の確保の目的上は８５度以下であることが好ましく、かつ、ＳＴＩ用溝部の深さや幅が実際上減少してしまうことのないようにする目的上は７０度以上の角度範囲にあることが好ましい。第２の領域の側面（側面下部１７２）のテーパ角は、即ち、７０〜８５度の角度範囲が好ましい。より好ましいのは、７０〜８０度の角度範囲である。
【００３６】
次に、図３（ａ）および（ｂ）に示された本発明の実施例によるトレンチゲート型半導体装置の要部の製造方法を、図４（ａ）〜（ｆ）ならびに図５（ａ）〜（ｅ）を参照して説明する。
【００３７】
まず、図４（ａ）に示されるように、シリコン基板１上に形成された窒化膜７と酸化膜１０を、フォトレジスト８をマスクとして用いてエッチングする。この後、フォトレジスト８を図４（ｂ）に示されるように除去する。
【００３８】
次に、シリコン基板１を、窒化膜７をマスクとして用いてエッチングする。
【００３９】
まず、第１のステップで、窒化膜７をマスクとして用いて、図４（ｃ）に示されるごとくＳＴＩ用溝部１７が垂直な側面上部１７１を有するように、シリコン基板１をエッチングする。より具体的には、例えばＣｌ２とＯ２との混合ガスを用いてドライエッチングする場合には、Ｏ２の流量をＣｌ２＋Ｏ２の流量に対して１０％程度とし、３〜５Ｐａのエッチングチャンバ内の圧力、１００〜２００Ｗ範囲内のＲＦバイアスパワーで、第１の領域のエッチングを行い、実質的に垂直（例えば、９０度）な側面上部１７１を形成する。尚、第１の領域は、後の工程で形成されるゲートトレンチのシリコン基板１の表面からの深さと同じか、それ以上の深さの領域のことを言い、本例では、シリコン基板１の表面からの深さ０〜１５０ｎｍの範囲に亘っている。
【００４０】
次いで、第２のステップで、窒化膜７をマスクとして用いて、図４（ｄ）に示されるごとくＳＴＩ用溝部１７が順テーパ形状の側面下部１７２を有するように、シリコン基板１をエッチングする。より具体的には、例えばＣｌ２とＯ２との混合ガスを用いてドライエッチングする場合には、Ｏ２の流量をＣｌ２＋Ｏ２の流量に対して２０％程度とし、０．５〜２Ｐａのエッチングチャンバ内の圧力、２００〜４００Ｗ範囲内のＲＦバイアスパワーで、前記第１の領域に連なる第２の領域のエッチングを行い、順テーパ（例えば、８０度）の側面下部１７２を形成する。第２の領域は、本例では、シリコン基板１の表面からの深さ１５０ｎｍ〜３００ｎｍの範囲に亘っている。
【００４１】
次に、図４（ｅ）に示されるように、酸化膜９を成膜する。ＳＴＩ用溝部１３内の酸化膜９は、ＳＴＩとして機能する。
【００４２】
この後、酸化膜９の上層部およびマスク窒化膜７をエッチバックし、図４（ｆ）に示される状態にする。
【００４３】
次に、ゲートトレンチを形成する。まず、窒化膜１４を成膜した後、図示しないレジストをマスクとして用いて窒化膜１４をエッチングし、レジストを除去し、図５（ａ）に示される構造を作る。同図におけるパターン状の窒化膜１４は、ゲートトレンチを形成するエッチング用のマスクとして用いられる。
【００４４】
次に、図５（ｂ）のように、窒化膜１４をマスクとして用いてシリコン基板１をエッチングすることにより、図５（ｂ）中紙面に垂直な方法に延在する深さ１５０ｎｍのゲートトレンチ３を形成する。この際、図５（ｃ）に示されるように、ゲートトレンチ３の延在方向の端部にＳｉ残存部が生じることがない。
【００４５】
次に、マスクとして用いた窒化膜１４を除去する。以上のようにして、図５（ｄ）および（ｅ）に示されるように、トレンチゲートを有する半導体構造が製造される。
【００４６】
この後、活性領域に拡散層を形成したり、ゲートトレンチ３にゲート絶縁膜を介してポリシリコン部とメタル層とから成るゲート電極等を形成し、図３（ａ）および（ｂ）に示されたトレンチゲート型半導体装置が製造される。
【産業上の利用可能性】
【００４７】
以上説明した実施例に限定されることなく、本発明は、当該特許請求の範囲に記載された技術範囲内であれば、種々の変形が可能であることは云うまでもない。
【図面の簡単な説明】
【００４８】
【図１】（ａ）〜（ｅ）は、従来のトレンチゲート型半導体装置の要部の製造方法を説明するための断面図である。
【図２】（ａ）〜（ｇ）は、従来のトレンチゲート型半導体装置の要部の製造方法を説明するための断面図である。
【図３】（ａ）および（ｂ）は、本発明の実施例によるトレンチゲート型半導体装置を示す断面図である。
【図４】（ａ）〜（ｆ）は、図３（ａ）および（ｂ）に示されたトレンチゲート型半導体装置の要部の製造方法を説明するための断面図である。
【図５】（ａ）〜（ｅ）は、図３（ａ）および（ｂ）に示されたトレンチゲート型半導体装置の要部の製造方法を説明するための断面図である。
【符号の説明】
【００４９】
１    シリコン基板
２    拡散層
３    ゲートトレンチ
４    ゲート絶縁膜
７、１４    窒化膜
８    フォトレジスト
９、１０    酸化膜
１１    ポリシリコン部
１２    メタル層
１３、１７    ＳＴＩ用溝部
１７１  側面上部
１７２  側面下部
１５    犠牲酸化膜
１６    Ｓｉ残存部
１８    側面酸化膜
【図１】
2008186979.tif 000003
【図２】
2008186979.tif 000004
【図３】
2008186979.tif 000005
【図４】
2008186979.tif 000006
【図５】
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