(57)【要約】【課題】複数の半導体素子を有する半導体装置において、半導体素子のスイッチング時に発生する熱を半導体装置全体に分散し、半導体装置全体の温度上昇を均一にすることを目的とする。【解決手段】互いに並行に並び、それぞれの内部に半導体素子が構成されるセル１３−１〜１３−４と、単一の駆動信号で各セルの半導体素子を同時に駆動するための駆動信号配線３と、を備えて半導体装置１２を構成し、駆動信号配線３は、各セルの並ぶ方向に延びる配線部３−１と、配線部３−１に対向する位置に配線部３−１と同方向に延びる配線部３−２と、配線部３−１、３−２とを電気的に接続する配線部３−３と、を備えており、平行に並ぶ複数のセルのゲート電極１１は、交互に配線部３−１、３−２と接続することで駆動信号配線３に電気的に接続されている。【選択図】図１
2008270642.tif 000002
【特許請求の範囲】
【請求項１】
互いに並行に並び、それぞれの内部に半導体素子が構成される複数のセルと、
前記複数のセルの周囲に形成される、単一の駆動信号で前記各セルの半導体素子を同時に駆動するための駆動信号配線と、
を備え、
前記各セルの半導体素子は、それぞれ、第１導電型の半導体層と、その半導体層の表面に形成される前記第１導電型と異なる第２導電型の第１の半導体領域と、その第１の半導体領域の表面に選択的に形成される前記第１導電型の第２の半導体領域と、その第２の半導体領域の表面から前記半導体層まで形成されるストライプ状のトレンチと、そのトレンチ内に絶縁膜を介して形成されるストライプ状の第１の電極と、前記第１及び第２の半導体領域のそれぞれの表面に接続される第２の電極と、前記半導体層の裏面側に接続される第３の電極とを備えており、
前記駆動信号配線は、前記複数のセルの並ぶ方向に延びる第１配線部と、前記複数のセルを挟んで前記第１配線部に対向する位置に前記第１配線部と同方向に延びる第２配線部と、前記第１配線部と前記第２配線部とを電気的に接続するとともに駆動信号が入力される第３配線部と、を備えており、
前記各セルにおける前記第１の電極は、前記第１配線部から前記第２配線部に向かって延び、且つ、前記第１配線部又は前記第２配線部のどちらか一方の配線部と接続することで前記駆動信号配線に電気的に接続されており、
前記複数のセルは、前記第１の電極が前記第１配線部に接続された前記セルと、前記第１の電極が前記第２配線部に接続された前記セルとが隣り合う配置となるように構成されている
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
図２（ａ）は、従来の半導体装置を上から見た図である。図２（ｂ）は、図２（ａ）に示す半導体装置のＡ−Ａ断面図である。
図２（ａ）及び図２（ｂ）に示す半導体装置１は、互いに並行に並び、それぞれの内部に半導体素子が構成されるセル２−１〜２−４と、セル２−１〜２−４全体を囲む枠状に形成された駆動信号配線３と、を備えて構成されている。
【０００３】
セル２−１〜２−４に構成される各半導体素子は、それぞれ、ｎ型の半導体層６と、その半導体層６の表面に形成されるｐ型の半導体領域７と、その半導体領域７の表面に選択的に形成されるｎ型の半導体領域８と、その半導体領域８の表面から半導体層６まで形成されるトレンチ９と、そのトレンチ９内に絶縁膜１０を介して形成されるゲート電極１１（１１−１〜１１−４）と、半導体領域７、８のそれぞれの表面に接続される不図示のソース電極と、半導体層６の裏面側に接続される不図示のドレイン電極とを備えている。ゲート電極１１−１〜１１−４のそれぞれの両端は駆動信号配線３に接続されている。（例えば、特許文献１参照）
【特許文献１】特開平１０−２５６５４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記半導体装置１では、ゲート電極１１−１〜１１−４において、中央部が駆動信号配線３に接続されている端部に比して、駆動信号配線３から見た抵抗値が大きくなるため、セル２−１〜２−４の各半導体素子において中央部（図２（ａ）の破線枠Ｂ内に示す部分）の素子部が端部（図２（ａ）の破線枠Ｃ内に示す部分）の素子部よりもスイッチング速度が遅くなる。そのため、セル２−１〜２−４において中央部は端部に比べて半導体素子のスイッチング時の発熱量が多くなるため、半導体装置１の中央部に熱が集中してしまうという問題があった。半導体装置１の安全動作領域を広げるためには、発熱量の多い部分を半導体装置１全体に分散させて、半導体装置１の中に熱の集中する部分を形成しないようにする必要がある。
【０００５】
そこで、本発明では、複数の半導体素子を有する半導体装置において、半導体素子のスイッチング時に発生する熱を半導体装置全体に分散し、半導体装置全体の温度上昇を均一にすることを目的とする。
【課題を解決するための手段】
【０００６】
上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明の半導体装置は、互いに並行に並び、それぞれの内部に半導体素子が構成される複数のセルと、前記複数のセルの周囲に形成される、単一の駆動信号で前記各セルの半導体素子を同時に駆動するための駆動信号配線と、を備え、前記各セルの半導体素子は、それぞれ、第１導電型の半導体層と、その半導体層の表面に形成される前記第１導電型と異なる第２導電型の第１の半導体領域と、その第１の半導体領域の表面に選択的に形成される前記第１導電型の第２の半導体領域と、その第２の半導体領域の表面から前記半導体層まで形成されるストライプ状のトレンチと、そのトレンチ内に絶縁膜を介して形成されるストライプ状の第１の電極と、前記第１及び第２の半導体領域のそれぞれの表面に接続される第２の電極と、前記半導体層の裏面側に接続される第３の電極とを備えており、前記駆動信号配線は、前記複数のセルの並ぶ方向に延びる第１配線部と、前記複数のセルを挟んで前記第１配線部に対向する位置に前記第１配線部と同方向に延びる第２配線部と、前記第１配線部と前記第２配線部とを電気的に接続するとともに駆動信号が入力される第３配線部と、を備えており、前記各セルにおける前記第１の電極は、前記第１配線部から前記第２配線部に向かって延び、且つ、前記第１配線部又は前記第２配線部のどちらか一方の配線部と接続することで前記駆動信号配線に電気的に接続されており、前記複数のセルは、前記第１の電極が前記第１配線部に接続された前記セルと、前記第１の電極が前記第２配線部に接続された前記セルとが隣り合う配置となるように構成されている。
【０００７】
本発明の半導体装置では、あるセルの内部に構成される半導体素子のうち第１の電極と駆動信号配線との接続部に近い素子部ほどスイッチング速度が速くなり、第１の電極と駆動信号配線との接続部から遠い素子部ほどスイッチング速度が遅くなるため、隣接するセル間においてスイッチング速度が速い部分とスイッチング速度が遅い部分とが隣り合うことになる。そのため、発熱量の多い部分と発熱量の少ない部分とが隣接するため、それら隣り合うセル間において温度上昇が補償されるので、半導体装置全体において温度上昇を均一にすることができる。
【発明の効果】
【０００８】
本発明によれば、半導体装置を構成する複数の半導体素子のスイッチング時に発生する熱を分散することができ、半導体装置全体において発熱量を均一にすることができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を用いて本発明の実施形態を説明する。
図１（ａ）は、本発明の実施形態の半導体装置を上から見た図である。図１（ｂ）は、図１（ａ）に示す半導体装置のＤ−Ｄ断面図である。なお、図２（ａ）または図２（ｂ）に示す構成と同じ構成には同じ符号を付している。
【００１０】
図１に示す半導体装置１２は、互いに並行に並び、それぞれの内部に半導体素子が構成されるセル１３−１〜１３−４と、セル１３−１〜１３−４全体を囲む枠状に形成された駆動信号配線３と、を備えて構成されている。駆動信号配線３は、同一材料で形成される、セル１３−１〜１３−４の並ぶ方向に延びる配線部３−１（第１配線部）と、セル１３−１〜１３−４を挟んで配線部３−１に対向する位置に配線部３−１と同方向に延びる配線部３−２（第２配線部）と、配線部３−１と配線部３−２とを電気的に接続するとともに駆動信号が入力される配線部３−３（第３配線部）と、配線部３−３に対向する位置に形成されると共に配線部３−１と配線部３−２とを電気的に接続する配線部３−４と、を備えて構成されている。
【００１１】
セル１３−１〜１３−４に構成される各半導体素子は、それぞれ、半導体層６と、半導体領域７（第１の半導体領域）と、半導体領域８（第２の半導体領域）と、トレンチ９と、ストライプ状のゲート電極１１（１１−１〜１１−４）（第１の電極）と、半導体領域７、８のそれぞれの表面に接続される不図示のソース電極（第２の電極）と、半導体層６の裏面側に接続される不図示のドレイン電極（第３の電極）とを備えている。なお、駆動信号配線３は、半導体層６上に絶縁膜１４を介して形成されている。
【００１２】
また、ゲート電極１１−１〜１１−４のうち１つおきに並ぶゲート電極１１−１、１１−３のそれぞれの一方端が駆動信号配線３−２に接続され、残りのゲート電極１１−２、１１−４のそれぞれの一方端が駆動信号配線３−１に接続されている。すなわち、半導体装置１２を構成する複数のセルは、ゲート電極が配線部３−１に接続されたセルと、ゲート電極が配線部３−２に接続されたセルとが隣り合う配置となっている。なお、上記半導体素子は、ｎチャネルの縦型のＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）であるが、ｐチャネルの縦型のＭＯＳＦＥＴとして構成してもよい。このように構成する場合、半導体層６をｐ型にし、半導体領域７をｎ型にし、半導体領域８をｐ型にする。
【００１３】
本実施形態の半導体装置１２では、あるセルの内部に構成される半導体素子のうちゲート電極１１と駆動信号配線３との接続部に近い素子部ほどスイッチング速度が速くなり、ゲート電極１１と駆動信号配線３との接続部から遠い素子部ほどスイッチング速度が遅くなるため、隣接するセル間においてスイッチング速度が速い部分（例えば、図１（ａ）の破線枠Ｅ内に構成される半導体素子）とスイッチング速度が遅い部分（例えば、図１（ａ）の破線枠Ｆ内に構成される半導体素子）とが隣り合う。そのため、発熱量の多いセル端部と発熱量の少ないセル端部とが隣り合い、隣接するセル間において温度上昇が補償されるので、半導体装置１２全体において温度上昇を均一にすることができる。これにより、半導体装置１２において安全動作領域を広げることができる。
【００１４】
また、上記実施形態では、セルの内部に構成される半導体素子が縦型のＭＯＳＦＥＴであるが、セルの内部に構成される半導体素子を縦型のＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）として構成してもよい。半導体素子をｎチャネルのＩＧＢＴとして構成する場合は、半導体層６の裏面にｐ型の半導体層を形成してその半導体層の表面にコレクタ電極を接続する。半導体素子をｐチャネルのＩＧＢＴとして構成する場合は、半導体層６の裏面にｎ型の半導体層を形成してその半導体層の表面にコレクタ電極を接続する。
【図面の簡単な説明】
【００１５】
【図１】本発明の実施形態の半導体装置を示す図である。
【図２】従来の半導体装置を示す図である。
【符号の説明】
【００１６】
１  半導体装置
２−１〜２−４  セル
３  駆動信号配線
３−１〜３−４  配線部
６  半導体層
７、８  半導体領域
９  トレンチ
１０  絶縁膜
１１−１〜１１−４  ゲート電極
１２  半導体装置
１３−１〜１３−４  セル
１４  絶縁膜
【図１】
2008270642.tif 000003
【図２】
2008270642.tif 000004