(57)【要約】【課題】超高速アニールプロセスにおける加熱応力によるウェハ破壊の頻度を抑圧することが可能な半導体装置の製造方法を提供すること。【解決手段】半導体装置の製造方法は、半導体基板31の主表面の面積よりも小さい領域を該主表面の裏面から補助加熱する補助加熱源を用いて、前記半導体基板31の中心部より外周部がより高い温度となるように補助加熱した状態で、前記半導体基板31の前記主表面に０．１m秒以上１００m秒以下のパルス幅を有するフラッシュランプ光を照射し、その照射エネルギーによって熱処理する。【選択図】      図５
2008192924.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面の面積よりも小さい領域を該主表面の裏面から補助加熱する補助加熱源を用いて、前記半導体基板の中心部より外周部がより高い温度となるように補助加熱した状態で、前記半導体基板の前記主表面に０．１m秒以上１００m秒以下のパルス幅を有するフラッシュランプ光を照射し、その照射エネルギーによって熱処理する
ことを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板を補助加熱した状態で、０．１m秒以上１００m秒以下のパルス幅を有するフラッシュランプ光を照射する複数のフラッシュランプを用いて、前記半導体基板の中心部より外周側に照射される光強度を高めるように前記複数のフラッシュランプを制御して前記半導体基板の補助加熱される面とは反対側の面にフラッシュランプ光を照射する
ことを特徴とする半導体装置の製造方法。
【請求項３】
前記フラッシュランプ光を照射したときに、前記半導体基板の直径の１〜５％に相当する幅を有する外周部の非素子領域が、中心部より１〜１０％高温になる
ことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
直径の１〜５％に相当する幅を有する外周部の非素子領域に、カーボン膜、酸化膜、窒化膜、多層絶縁膜、或いは中心部よりも素子寸法が密なダミーパターンが形成されていることにより、０．１m秒以上１００m秒以下のパルス幅を有するフラッシュランプ光に対する吸収率が中心部より１〜１０％高くなるような膜構造が主表面に形成されている半導体基板を、該主表面の裏面から補助加熱した状態で、前記半導体基板の前記主表面に前記フラッシュランプ光を照射する
ことを特徴とする半導体装置の製造方法。
【請求項５】
補助加熱されている半導体基板の補助加熱されている面とは反対側の面に０．１m秒以上１００m秒以下のパルス幅を有するフラッシュランプ光を照射し、その照射エネルギーによって熱処理する工程を、
前記半導体基板の補助加熱されている面の面積をＷＳ、該面と接触するサセプタと該面との接触面積をＣＳとすると、気圧値Ｐが
０．０１−０．００５（ＣＳ／ＷＳ）≦Ｐ≦０．４−０．２（ＣＳ／ＷＳ）（kgf/cm２）
の関係を満たす減圧状態下で実行する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造工程における熱処理方法に係り、特に光加熱装置を用いて不純物の拡散領域等を形成する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
ＬＳＩの性能向上は、集積度の向上、すなわちＬＳＩを構成する素子の微細化により達成されてきている。素子寸法が縮小化されるに伴い、寄生抵抗及びショートチャネル効果は大きくなる。そのため、低抵抗かつ浅いpn接合の形成はその重要性を増してきている。
【０００３】
浅い不純物拡散領域を形成する方法は、低加速エネルギーでのイオン注入と、その後に行なわれるアニール工程を最適化することにより可能となる。一方で、不純物拡散領域の拡散層抵抗を下げるためには、不純物を活性化させるためのアニールを高温で行うことが必要である。
【０００４】
イオン注入される不純物としてはボロン（Ｂ）、リン（Ｐ）あるいは砒素（Ａｓ）が用いられている。しかしながら、これら不純物はシリコン（Ｓｉ）中での拡散係数が大きいため、ハロゲンランプを用いたＲＴＡ（Rapid Thermal Anneal）処理では、不純物イオンの内方拡散及び外方拡散が生じ、浅い不純物拡散層を形成することが次第に困難になってきている。
【０００５】
上記内方拡散および外方拡散は、アニール温度を下げることにより、抑制することができる。しかしながら、アニール温度を下げると、不純物の活性化率が大きく低下する。ハロゲンランプのアニ−ル時間を短縮するのには限界があるため、従来のハロゲンランプを用いたＲＴＡ処理では、低抵抗かつ浅い接合（１５nm以下）を有する不純物拡散層を形成することは困難であった。
【０００６】
そこで近年になって、これらの課題に対して、活性化に必要なエネルギーを瞬時に供給する手法として、キセノン（Ｘｅ）等の希ガスが封入されたフラッシュランプを用いたアニール法が検討されている。フラッシュランプは、１００m（ミリ）秒以下、短いものでサブミリ秒のパルス幅で発光させることができる。したがって、ウェハ表面に注入された不純物イオンの分布をほとんど変化させずに、不純物イオンを活性化させることが可能である。
【０００７】
この場合、フラッシュランプのみで不純物イオンを活性化させるまで昇温させるのは不可能なので、フラッシュランプによる基板の加熱に先立って、補助加熱手段によって基板を加熱することが一般に行われている（例えば、特許文献１参照。）。
【０００８】
しかし一方で、従来のフラッシュランプアニール法には、以下のような問題がある。即ち、この方法によって十分に不純物を活性化させるためには、２０J/cm2以上の大きな照射エネルギーが必要となる。これだけのエネルギーを１００m秒以下のパルス幅で照射すると、ウェハ表面には急激な温度上昇が生じ、ウェハ表面温度は瞬間で１２００℃以上にも及ぶ。そのため、ウェハの中心と外周部との間及び表面側と裏面側との間に温度差が発生し、ウェハ内部では熱応力が発生することになる。
【０００９】
このため、大面積を有するウェハに対しては、発生する総熱応力量が増すため、スリップ等のダメージが誘発されやすくなり、最悪の場合にはウェハが割れてしまうなど、生産歩留まりの低下を招いている。すなわち、現状のフラッシュランプアニール法では、プロセスウィンドウが狭く、ウェハにダメージを与えることなく、浅い不純物拡散領域を形成することは困難な状況にある。
【００１０】
従来、ハロゲンランプ等、秒オーダー時間で昇温させるアニールを実行する場合において、ウェハ外周部の温度を高める試みはなされてきたが、フラッシュランプアニール法のような１００ミリ秒以下のパルス幅での加熱によってウェハ内に発生する熱応力に着目したものではなかった（例えば、特許文献２、３参照。）。
【特許文献１】特開２００３−１３３２５０号公報
【特許文献２】特公昭６２−４４８４７
【特許文献３】特公平２−５２９５
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、超高速アニールプロセスにおける加熱応力によるウェハ破壊の頻度を抑圧することが可能な半導体装置の製造方法を提供する。
【課題を解決するための手段】
【００１２】
この発明の第１の態様に係る半導体装置の製造方法は、半導体基板の主表面の面積よりも小さい領域を該主表面の裏面から補助加熱する補助加熱源を用いて、前記半導体基板の中心部より外周部がより高い温度となるように補助加熱した状態で、前記半導体基板の前記主表面に０．１m秒以上１００m秒以下のパルス幅を有するフラッシュランプ光を照射し、その照射エネルギーによって熱処理する。
【００１３】
この発明の第２の態様に係る半導体装置の製造方法は、半導体基板を補助加熱した状態で、０．１m秒以上１００m秒以下のパルス幅を有するフラッシュランプ光を照射する複数のフラッシュランプを用いて、前記半導体基板の中心部より外周側に照射される光強度を高めるように前記複数のフラッシュランプを制御して前記半導体基板の補助加熱される面とは反対側の面にフラッシュランプ光を照射する。
【００１４】
この発明の第３の態様に係る半導体装置の製造方法は、直径の１〜５％に相当する幅を有する外周部の非素子領域に、カーボン膜、酸化膜、窒化膜、多層絶縁膜、或いは中心部よりも素子寸法が密なダミーパターンが形成されていることにより、０．１m秒以上１００m秒以下のパルス幅を有するフラッシュランプ光に対する吸収率が中心部より１〜１０％高くなるような膜構造が主表面に形成されている半導体基板を、該主表面の裏面から補助加熱した状態で、前記半導体基板の前記主表面に前記フラッシュランプ光を照射する。
【００１５】
この発明の第４の態様に係る半導体装置の製造方法は、補助加熱されている半導体基板の補助加熱されている面とは反対側の面に０．１m秒以上１００m秒以下のパルス幅を有するフラッシュランプ光を照射し、その照射エネルギーによって熱処理する工程を、前記半導体基板の補助加熱されている面の面積をＷＳ、該面と接触するサセプタと該面との接触面積をＣＳとすると、気圧値Ｐが０．０１−０．００５（ＣＳ／ＷＳ）≦Ｐ≦０．４−０．２（ＣＳ／ＷＳ）（kgf/cm２）の関係を満たす減圧状態下で実行する。
【発明の効果】
【００１６】
本発明によれば、超高速アニールプロセスにおける加熱応力によるウェハ破壊の頻度を抑圧することが可能な半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して本発明の実施形態について詳細に説明する。図面において、対応する部分には対応する符号を付し、同一又は類似の部分には同一又は類似の符号で示している。
【００１８】
（第１の実施形態）
本発明の第１の実施形態に係る熱処理装置１００の構成を図１に示す。本実施形態においては、半導体基板の裏面を補助加熱する複数の補助加熱源を用いて、半導体基板の中心部より外周部がより高い温度となるように補助加熱した状態で、フラッシュランプ光を照射して活性化熱処理を行う。
【００１９】
熱処理装置１００は、処理室１、処理室１に接続されたガス供給系２、処理室１に上部からフラッシュランプ光を照射する光源３、光源３を電源９を介して制御する制御装置４を備えている。処理室１の上部には透明窓５が取り付けられており、その上に備えられている光源３からのフラッシュランプ光が透明窓５を透過して処理室１の内部に配置された半導体基板３１を照射加熱できるようになっている。処理室1内の底部には、半導体基板３１を載置する基板ステージ７が配置されている。
【００２０】
処理室1は、例えばステンレススチール等の金属製であり、Ｓｉウェハ等の半導体基板３１に注入された不純物を活性化するための熱処理が行われる。基板ステージ７の材料としては、アルミニウムナイトライド（ＡｌＮ）、シリコンカーバイド（ＳｉＣ）、石英等が用いられる。
【００２１】
基板ステージ７の内部には、半導体基板３１を補助加熱するための、各々が半導体基板３１の全体の面積よりも小さい複数の補助加熱源８が設けられている。光源３からのフラッシュランプ光が半導体基板３１の表面に照射されるときに、補助加熱領域の温度バランスを可変させるように補助加熱源８を点灯させることができる。それにより、半導体基板３１の面内を領域毎に温度を変えてアニールすることが可能となる。補助加熱源８としては、ニクロム線等の埋め込み金属ヒーターやハロゲンランプの赤外加熱ランプ等が用いられる。制御装置４は複数の補助加熱源８を制御することにより、半導体基板３１の温度を制御する。
【００２２】
フラッシュランプ等の光源３は、合成石英等の透明窓５を介して、半導体基板３１表面をパルス状に光照射して加熱する。パルス電源等の電源９は、フラッシュランプ等からなる光源３を約０．１m秒〜１００m秒の極短パルス幅で駆動する。
【００２３】
電源９は、制御装置４により、光源３の出射光のパルス幅及び照射エネルギーを制御する。光源３の照射エネルギー密度は、例えば、１５J/cm２〜４０J/cm２の範囲、望ましくは２０J/cm２〜３４J/cm２の範囲である。なお、透明窓５は、半導体基板３１を照射する光源３の出射光を透過させると共に、処理室１を光源３から隔離して気密性を保持する役割も有している。
【００２４】
図２に、光源３に用いられるＸｅフラッシュランプによる加熱による時間を横軸とした温度変化の様子を示す。例えば、図２に示されるように、Ｘｅフラッシュランプによる加熱では、最高到達温度が約１３００℃で、半値幅が約１m秒の温度プロファイルが得られる。Ｘｅフラッシュランプでは、従来のＲＴＡで使用されるハロゲンランプ等の赤外線ランプに比べて急峻な温度上昇と温度降下が実現できる。なお、半導体基板３１の表面温度は、高速パイロメータにより測定している。
【００２５】
一般に、フラッシュランプ光では、４５０℃〜１３００℃間の昇降温時間は、０．１m秒〜１００m秒、望ましくは０．５m秒〜５０m秒の間である。それに対して、例えば、ハロゲンランプ光では、４５０℃〜１３００℃間の昇降温時間は１０秒以上、例えば約１５秒である。その上、９００℃〜１３００℃の１００℃間の昇降温時間が２〜３秒必要である。
【００２６】
本実施形態に係る半導体装置の製造方法を、半導体装置のＬＳI素子となるＣＭＯＳトランジスタ３００の製造工程を例にして説明する。
【００２７】
まず、図３（ａ）に示すように、ｐ型シリコン（Ｓｉ）基板３１のｎＭＯＳ領域内にｐウェル（well）層３２を形成し、ｐＭＯＳ領域内にｎウェル層３３を形成する。ｐウェル層３２の周囲とｎウェル層３３の周囲に素子分離領域３４を形成する。そして、シリコン基板３１の表面にゲート絶縁膜３５になるシリコン酸化膜を形成する。
【００２８】
次に、図３（ｂ）に示すように、ゲート絶縁膜３５上にゲート電極３６となる多結晶シリコン膜を成膜する。そして、多結晶シリコン膜を反応性イオンエッチング（ＲＩＥ）法によって選択的にエッチングし、ゲート電極３６を形成する。
【００２９】
次に、図３（ｃ）に示すように、ゲート電極３６をマスクとして、活性層イオン注入工程が実施される。まず、右側のpＭＯＳ領域をフォトレジスト膜でマスクする（図示せず）。そして、ｎＭＯＳ領域の半導体基板３１が露出した表面にイオン注入法により、ｎ型不純物となるＶ族原子、例えばＡｓが注入される。Ａｓのイオン注入の条件は、例えば加速エネルギーが２keVで、ドーズ量が１×１０１５cm−２である。
【００３０】
次にｐＭＯＳ領域のフォトレジスト膜を除去して、ｎＭＯＳ領域をフォトレジスト膜でマスクする（図示せず）。そして、ｐＭＯＳ領域の半導体基板３１が露出した表面にイオン注入法により、p型不純物となるIII族原子、例えばＢが注入される。Ｂのイオン注入の条件は、例えば加速エネルギーが０．５keVで、ドーズ量が１×１０１５cm−２である。そしてｎＭＯＳ領域のフォトレジスト膜を除去する。
【００３１】
以上の２度のイオン注入の結果、ゲート絶縁膜３５の両端及び素子分離領域３４の間に、図３（ｃ）に示されるように、半導体基板３１の表面から約１５nmの深さの不純物注入層３７が形成される。
【００３２】
その後、半導体基板３１を、図１に示した熱処理装置の基板ステージ７に載置する。これから行う活性化熱処理において、半導体基板３１は、基板ステージ７の複数の補助加熱源８を制御装置４が制御することによって中心部と外周部で温度差を有するように裏面側から補助加熱される。
【００３３】
具体的には、例えば半導体基板３１の中心が４５０℃、外周部が４６０℃〜５８０℃となるように補助加熱される。この外周部は、半導体基板３１の直径の１〜５％に相当する幅を有する外縁部のドーナッツ状の非素子領域である。上記補助加熱によって外周部は、フラッシュランプによる半導体基板３１の最高到達温度である約１３００℃の１〜１０％に相当する約１０℃〜１３０℃だけ中心部より高温に加熱される。
【００３４】
活性化熱処理における補助加熱では、半導体基板３１は、一般には例えば、中心部の温度が３００℃〜７００℃、望ましくは４００℃〜６００℃の範囲で補助加熱されている。補助加熱時間は、例えば１０秒〜１２０秒程度が望ましい。補助加熱は、半導体基板３１にダメージが誘起されない温度と時間に設定される。
【００３５】
補助加熱温度が３００℃より低いと、フラッシュランプ光による加熱時に最高到達温度が９００℃未満となる場合がある。また、補助加熱温度が７００℃を超えると、到達温度が１４００℃より高くなる場合がある。いずれの場合も以下に述べるように問題がある。
【００３６】
半導体基板３１に対して、上述した中心と外周部で温度差を有する補助加熱温度を維持した状態で、光源３のフラッシュランプ光が半導体基板３１の表面側から、例えばパルス幅が１ms及び照射エネルギーが３０J/cm２の条件で照射されて、活性化熱処理が実行される。
【００３７】
イオン注入された不純物の活性化熱処理において、光源３のフラッシュランプ光による昇降温時間が０．１m秒未満であれば、最高到達温度が９００℃未満となり、半導体基板３１に注入された不純物の活性化が不十分となる。また、昇降温時間が１００ｍ秒を超えると、到達温度が１４００℃を超えてしまったり、１０００℃以上の高温に曝されている時間が長くなってしまう。その結果、半導体基板３１に注入された不純物の拡散のために、半導体基板３１の表面近傍に浅いpn接合を形成することが困難となる。
【００３８】
本実施形態で光源３に用いられるＸｅフラッシュランプでは、図２に示したように、４５０℃〜１３００℃間の昇降温時間は、約３m秒である。また、９００℃〜１３００℃間の昇降温時間は、例えば約１m秒である。本実施形態によれば、半導体基板３１に注入された不純物の活性化熱処理を、例えば９００℃以上の高温で極短時間で実施することができる。したがって、活性化熱処理による不純物の拡散長を５nm以下に抑制して、浅いpn接合の形成が可能になる。
【００３９】
しかし、９００℃以上の高温で極短時間の昇降温サイクルでは、半導体基板３１に熱応力起因のスリップや転位等の結晶欠陥が発生しやすい。さらに、光源３のＸｅフラッシュランプの発光スペクトルは白色光に近く、図４に示すように、主な強度ピーク波長は、４００nm〜５００nmである。フラッシュランプ光の強度ピークを含む波長の範囲、例えば１μm以下の範囲の光は、半導体基板３１の表面から約０．１μmの深さの範囲の領域で吸収される。従って、半導体基板３１表面から数１０μmの深さの範囲の領域では局所的に急激な温度上昇が生じる。その結果、半導体基板３１の内部では熱応力が増加し、半導体基板３１にスリップあるいは転位等のダメージが助長され、半導体基板３１の破損に繋がる。このように、光源３による極短時間の加熱処理では、基板内部に発生する熱応力が大きいため、半導体基板３１の割れ耐性を確保することが困難となる。
【００４０】
本実施形態におけるイオン注入不純物の活性化熱処理では、図５に示すように、半導体基板３１の外周部を中心部よりも温度が高くなるように基板ステージ７内の補助加熱源８（図５では示さず）を制御させた状態で、フラッシュランプ３を点灯させて超高速アニールを実施した。なお図５において、処理室1及び透明窓５の記載は省いてある。
【００４１】
このときの、ダメージの発生を抑制しかつ所望の活性化率を達成するための条件は、半導体基板３１の中心部の補助加熱温度に依存したフラッシュランプ光の照射エネルギー密度の熱処理条件領域として、図６の「プロセス条件領域」として示される。
【００４２】
すなわち、フラッシュランプ光の照射エネルギー密度が「プロセス条件領域」の下限以下では不純物の活性化が不十分となり、イオン注入欠陥のない良質な低抵抗層を形成することができない。逆に、照射エネルギー密度が「プロセス条件領域」の上限以上では半導体基板３１にスリップ、転位、破損等のダメージが発生してしまう。
【００４３】
本実施形態においては、図５に示されるように半導体基板３１の外周部が中心部よりも高温になるように、予め補助加熱されている。そのため、基板上面側に配置されている複数のフラッシュランプ３を同じ温度バランスに設定していたとしても、熱は半導体基板３１の外周部から逃げにくく、中心部よりも高温になることが期待される。
【００４４】
本実施形態の条件でアニールした場合の半導体基板のシート抵抗分布を図７に示す。図７からわかるように、ウェハの中央部７０１ではシート抵抗が高く、実効アニール温度が低くなっているが、基板の直径の１〜５％に相当する幅を有する外周部７０２の非素子領域においてはシート抵抗が低く、実効アニール温度が高くなっていることが示唆される。
【００４５】
すなわち、応力の観点からみると、本実施形態においては中心部が低温で外周部が高温となるために、半導体基板の外周部では圧縮（compressive）の応力が働くことになり、基板の破損は免れると考えられる。このように、本実施形態によれば、図６に示すように、超高速アニールプロセスにおけるプロセスウィンドウ（照射エネルギー密度の許容幅）が拡大し、安定かつ高性能な半導体装置の製造が実現できる。
【００４６】
以上説明した活性化熱処理により、不純物注入層３７に注入されたＡｓとＢが格子位置に置換して取り込まれて活性化する。その結果、図３（ｄ）に示すように、ゲート絶縁膜３５の両端及び素子分離領域３４の間にｎ型及びp型の活性層３８が形成される。
【００４７】
次に、酸化シリコン（ＳｉＯ２）膜３９及び窒化シリコン（Ｓｉ３Ｎ４）膜６０を減圧気相成長（ＬＰＣＶＤ：Low Pressure Chemical Vapor Deposition）法により順次堆積する。ＲＩＥ法により、ＳｉＯ２膜３９及びＳｉ３Ｎ４膜６０をエッチングし、ゲート電極３６とゲート絶縁膜３５の側面に選択的に残置させる。このことにより、図３（ｅ）に示すようなＳｉＯ２膜及びＳｉ３Ｎ４膜からなる側壁スペーサ３９、６０が形成される。
【００４８】
次に、図３（ｆ）に示すように、ゲート電極３６と側壁スペーサ３９、６０をマスクとして、ｐウェル層３２の表面にｎ型不純物となるＶ族原子、例えばＰをイオン注入する。Ｐのイオン注入条件は、例えば加速エネルギーが７keVで、ドーズ量が３×１０１５cm−２である。次にｎウェル層３３の表面にp型不純物となるIII族原子、例えばＢをイオン注入する。Ｂのイオン注入の条件は、例えば加速エネルギーが２keVで、ドーズ量が３×１０１５cm−２である。
【００４９】
以上のイオン注入により、図３（ｆ）に示すようなゲート電極３６の端部から離間し素子分離領域３４に接したソース・ドレイン不純物領域６１が形成される。また、これらのイオン注入により、ゲート電極３６の中にも対応する不純物イオンが注入される。
【００５０】
そして再び、半導体基板３１を、図１に示した熱処理装置の基板ステージ７に載置する。ここで行う活性化熱処理も、図３（ｄ）で行った活性化熱処理と条件は同じである。基板ステージ７の複数の補助加熱源８により半導体基板３１が裏面側から、例えば中心部が４５０℃、外周部が４６０℃〜５８０℃となるように補助加熱される。半導体基板３１に対してこの補助加熱状態を維持しながら、光源３のフラッシュランプ光が半導体基板３１の表面側から、例えばパルス幅が１ms及び照射エネルギーが３０J/cm２の条件で照射される。
【００５１】
この活性化熱処理により、不純物注入層６１に注入されたＰとＢが格子位置に置換して取り込まれ、活性化する。その結果、図３（ｇ）に示すように、ゲート絶縁膜３５の両端及び素子分離領域３４の間にｎ型及びp型の活性層６２が形成される。
【００５２】
この後引き続き、図示しない層間絶縁膜形成工程により、半導体基板３１の表面に、例えばＳｉＯ２等の層間絶縁膜を堆積する。そして、ゲート電極３６、及びソース・ドレイン領域に対応するｎ型及びp型の活性層６２の上の層間絶縁膜に、コンタクトホールがそれぞれ開口される。それぞれのコンタクトホールを介して、ゲート電極３６、及びｎ型及びｐ型の活性層６２に配線が接続される。このようにして半導体装置３００が製造される。
【００５３】
本実施形態との比較のため、図８に示すように、半導体基板３１の面内温度分布が均一になるように補助加熱源８を制御させた状態で、フラッシュランプ３を本実施形態同様に点灯させて超高速アニールを実施した比較例の場合について、以下に説明する。
【００５４】
比較例では、超高速アニールの実施後に半導体基板３１が破損し、また半導体基板３１の外周部を観察すると、スリップが高密度に発生していることが分かった。さらに、実験を継続して、スリップ等基板ダメージ発生の観点から、半導体基板３１の中心部の基板補助加熱温度と照射エネルギーとの関係について調査した結果、図９に示すように、「プロセス条件領域」のプロセスウィンドウ（照射エネルギー密度の許容幅）が１／２以下に縮小していることが分かった。
【００５５】
比較例においては、補助加熱源８によっては、半導体基板３１の面内温度分布は均一になるように保持されている。しかし、半導体基板３１の上面からのフラッシュランプ３による加熱においては、半導体基板の中心部と外周部とではフラッシュランプを望む立体角が異なるため中心部の方が高温になりやすく、外周部は外気に曝されていることもあり熱が逃げやすい。従って、同じ温度バランスで補助加熱温度が設定されていた場合には、上面からのフラッシュランプ３による加熱と組み合わせると、中心部よりも外周部が低温になる。
【００５６】
比較例の方法でアニールした場合の基板のシート抵抗分布を図１０に示す。図１０より、ウェハの中央部１００１ではシート抵抗が低く、実効アニール温度が高くなっているが、外周部１００２ではシート抵抗が高く、実効アニール温度が低くなっていることが示唆される。
【００５７】
すなわち、応力の観点からみると、比較例のようなアニール方法では中心部が高温で外周部が低温となるために、半導体基板の外周部では引っ張り（tensile）の応力が働くことになる。その結果、半導体基板は外周部にスリップ、転位を誘発しやすくなり、ついには亀裂の進展に至ると考えられる。一般に、半導体基板は、外周部から割れやすいことが、高速カメラの撮影で実証されており、基板の割れは引っ張りの応力をトリガーにして起こると考えられる。
【００５８】
上記において本実施形態は、例えばｎ型不純物としてはリン（Ｐ）あるいは砒素（Ａｓ）、ｐ型不純物としてはボロン（Ｂ）等のイオン注入された不純物の活性化熱処理工程を用いて説明した。しかしながら、上に説明した熱処理工程としては、不純物の活性化熱処理工程に限定されない。例えば、酸化膜、窒化膜等の絶縁膜形成やアモルファスＳｉあるいはポリ（poly）-Ｓｉ結晶の単結晶化あるいは大型化等の熱処理工程に適用できることはいうまでもない。
【００５９】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置の製造方法においては、図1に示した熱処理装置１００により熱処理を行う際に、第１の実施形態とは異なり半導体基板の補助加熱側ではなく、複数からなるフラッシュランプ側で熱処理条件の温度バランスを調整して、半導体基板の中心部より外周部がより高い温度となるようにする。
【００６０】
即ち、図１における光源３が、図１１に示すように、複数のフラッシュランプ１１１及び１１２で構成されている。図１１は、半導体基板３１から光源３をみた様子を示している。各々のフラッシュランプ１１１及び１１２は０．１m秒以上１００m秒以下のパルス幅を有するフラッシュランプ光を照射する。
【００６１】
本実施形態においては、外側のフラッシュランプ１１２が照射する光強度を、内側のフラッシュランプ１１１が照射する光強度よりも高めるように制御する。これにより、第１の実施形態と同様に半導体基板３１の直径の１〜５％に相当する幅を有する外周部の非素子領域が、中心部より１〜１０％高温に加熱することが可能となる。この場合、補助加熱源８は複数ある必要はなく、基板の面積と同様な大きさの単一の補助加熱源８によって、半導体基板３１の裏面を均一に加熱していてかまわない。
【００６２】
また、本実施形態の変形例としては、図１２に示すように、フラッシュランプ３の半導体基板３１側とは反対側の背後に存在してフラッシュランプ光を半導体基板３１側に反射させるためのランプリフレクタ（反射板）１２の反射率を面内で変更してもよい。
【００６３】
具体的には、半導体基板３１の中央部に反射光を到達させるランプリフレクタ１２の領域に、反射率を低下させる材料を貼り付けたり、研磨等によりその部分の光沢を下げたりすることにより、中央部に向かう光より外周側に向かう光の反射率が高くなるように設計してある。
【００６４】
さらにまた、本実施形態の他の変形例としては、図１３に示すように、光源３を構成する並列した複数のフラッシュランプの内、両外側のフラッシュランプが照射する光強度を、内側のフラッシュランプが照射する光強度よりも高める。さらに半導体基板３１の裏面側の補助加熱源を複数のフラッシュランプの並列方向とは垂直方向に並んでいる複数のハロゲンランプに置き換え、複数のハロゲンランプの内、両外側のハロゲンランプが照射する光強度を、内側のハロゲンランプが照射する光強度よりも高める。このように半導体基板３１の表裏の両面から外周部を選択的に高温に加熱しても良い。
【００６５】
（第３の実施形態）
本発明の第３の実施形態に係る半導体装置の製造方法においては、第１及び第２の実施形態とは異なり、装置側でアニール条件を制御することなく、半導体基板側で外周部におけるフラッシュランプ光に対する吸収率を向上させる点に特徴がある。
【００６６】
一般に、半導体基板の主表面中央部にはパターン素子部が形成されるが、外周部は無パターン部となるか、寸法の粗いダミーパターンが形成されるに留まる。さらに、フラッシュランプのような可視光領域に光源をもつスペクトルでは、装置側で同一アニール条件に設定しても、パターンがより密集した領域で実効温度は高くなるため、基板外周部では温度が低くなる傾向にある。すなわち、これまでの半導体装置の製造方法では、必然的に半導体基板がフラッシュアニール時に割れやすいようなアニール方法になっていた。
【００６７】
そこで、本実施形態においては、図１４に示されるように、半導体基板の製品となるパターン素子部が形成されない外周部１４０に、０．１m秒以上１００m秒以下のパルス幅を有するフラッシュランプ光に対する吸収率が高くなるような膜を成膜することによって温度を高め、基板の破損を抑制することが可能になる。
【００６８】
パターン素子部が形成された半導体基板の中央部の吸収率は概ね８０〜８５％に対し、
例えば、直径の１〜５％に相当する幅を有する非素子領域である外周部１４０にカーボン（carbon）膜を成膜することで、その領域の吸収率は９０％になる。
【００６９】
また、別の方法として外周部１４０に、酸化膜（ＳｉＯ２）、窒化膜（Ｓｉ３Ｎ４）、またこれらを組み合わせた積層膜である多層酸化窒化膜等の多層絶縁膜を形成しても吸収率を向上させることができる。例えば、図１５に示すように、屈折率ｎ＝４〜５の半導体基板１５０の上にｎ＝２のＳｉ３Ｎ４膜１５１を４０nm、ｎ＝１．４のＳｉＯ２膜１５２を６０nm順次積層させることによって、フラッシュランプ光に対する吸収率は８８％になる。
【００７０】
一般に、フラッシュランプ光の波長λと膜の屈折率ｎとの比を単位とした膜厚と反射率との関係は図１６に示したようになる。従って、図１７に示したように、半導体基板１７０の上に、屈折率ｎ２で膜厚ｄ２の第２の膜１７１及び屈折率ｎ１で膜厚ｄ１の第１の膜１７２を順次形成した構造の場合、フラッシュランプ光の最大強度の波長をλとすると、反射率を低くして吸収率を高めることができる多層絶縁膜の膜厚と屈折率の関係は以下のようなものとなる。
【００７１】
ｎａｉｒ＜ｎ１＜ｎ２＜ｎＳｉ
(2j-1)λ/(4ｎ１)-λ/(8ｎ１)＜ｄ１＜(2j-1)λ/(4ｎ１)+λ/(8ｎ１)
(2k-1)λ/(4ｎ１)-λ/(8ｎ１)＜ｄ２＜(2k-1)λ/(4ｎ１)+λ/(8ｎ１)        （１）
ここで、ｎａｉｒは大気の屈折率、ｎＳｉはシリコン基板の屈折率、ｊ、ｋは正の整数である。
【００７２】
さらに、半導体基板の吸収率を向上させる手段としては、中央部のパターン素子部よりも素子寸法が密なダミーパターンを外周部に形成する方法もある。実験結果によると、パターン密度を１．５倍上げることで吸収率は約４％向上することが確認できている。
【００７３】
以上、本実施形態によれば、製品として必要なパターン素子領域内のシート抵抗の面内分布の標準偏差σを１％未満に抑えたまま、外周部の所望な領域に限定してアニール温度を高くすることができる。そのため、製品として必要なパターン素子部での熱処理温度の面内均一性の向上を図りながらフラッシュアニール時の基板破損を回避することが可能となる。したがって、半導体装置の電気的特性のばらつきを抑制しつつ、熱処理工程の歩留まりを向上させることができる。
【００７４】
また、以上説明した第１乃至第３の実施形態において、高温にすべき外周部は、直径の１〜５％の幅に相当する外縁部のドーナッツ状の領域で、中心部より１〜１０％高温にすることで、半導体基板の破損が抑制できることが実験結果に基づいて分かっている。
【００７５】
即ち、直径よりも１％未満の幅の領域では、小面積ゆえに中心部よりも高温にしても効果がない。他方、５％以上の幅の領域では、逆に面積増加に伴う熱応力量の増加により、割れ耐性の確保は困難になり、その上、外周部に近い製品ほどその品質に悪影響を受けることが分かっている。
【００７６】
さらに、外周部の温度が中央部の温度より高い比率が、１％未満だと引っ張り（tensile）の応力成分が消失し始めた段階であるため、プロセスウィンドウを十分に確保できない。一方、１０％以上だと外周部にかかるのは圧縮（compressive）の応力であるが、温度差の開きが大きくなることで、スリップと転位が多発し、外周部により近い製品の品質ほど悪影響を受けることが分かった。
【００７７】
以上説明したように、本実施形態においては、図1の光源３としてＸｅフラッシュランプを用いている。しかし、光源３はＸｅフラッシュランプに限定されるものではなく、例えば、他の希ガス、水銀、及び水素を用いたフラッシュランプ、エキシマレーザー、ＹＡＧレーザー、一酸化炭素ガス（ＣＯ）レーザー、及び二酸化炭素（ＣＯ２）レーザー等のレーザー、あるいはＸｅアーク放電ランプ等のような高輝度発光が可能な光源であっても良い。また、フラッシュランプとして、複数のランプエレメントを有する構造で説明しているが、フラッシュランプの構造は限定されない。例えば、シングルエンド型のフラッシュランプであっても良い。
【００７８】
以上説明したように、第１乃至第３の実施形態に係る半導体装置の製造方法においては、半導体基板の外周部をより高温に加熱することで、外周部の引っ張り（tensile）応力が低減し、ウェハ割れ耐性の向上に繋がる。また、製品部以外の外周部にフラッシュランプ光に対する吸収率を向上させる膜、或いは中心の製品部よりも素子寸法が密なダミーパターンを形成することで、製品部の面内均一性を損なわずに、ウェハ全面を加熱することができる。
【００７９】
従って、大面積を有する基板に対して、急激な温度上昇に対する基板の熱応力耐性が向上するため、プロセスウィンドウが広がり、プロセスの安定化に繋がる。さらに、半導体素子の電気特性の面内均一性が改善されることに加え、微細化が容易になるため高性能なＭＯＳトランジスタを製造することが可能となる。
【００８０】
（第４の実施形態）
本発明の第４の実施形態に係る半導体装置の製造方法を以下に説明する。
【００８１】
本実施形態においては、半導体基板を配置するチャンバー内を減圧にした状態で、半導体基板にフラッシュランプ光を照射して活性化熱処理を行う。
【００８２】
ここでは、エクステンション領域を後作りするＣＭＯＳトランジスタ４００の製造工程を例にして説明する。
【００８３】
まず、図１８（ａ）に示すように、ｐ型シリコン（Ｓｉ）基板４１のｎＭＯＳ領域内にｐウェル（well）層４２を形成し、ｐＭＯＳ領域内にｎウェル層４３を形成する。ｐウェル層４２の周囲とｎウェル層４３の周囲に素子分離領域４４を形成する。そして、シリコン基板４１の表面にゲート絶縁膜４５になるシリコン酸化膜を形成する。
【００８４】
次に、図１８（ｂ）に示すように、ゲート絶縁膜４５上に多結晶シリコン膜からなるゲート電極４６を成膜する。そして、多結晶シリコン膜を反応性イオンエッチング（ＲＩＥ）法によって選択的にエッチングし、ゲート電極４６を形成する。
【００８５】
次に、窒化シリコン（Ｓｉ３Ｎ４）膜４７を減圧気相成長（ＬＰＣＶＤ：Low Pressure Chemical Vapor Deposition）法により順次堆積する。ＲＩＥ法により、窒化シリコン膜４７をエッチングし、ゲート電極４６とゲート絶縁膜４５の側面に選択的に残置させる。このことにより、図１８（ｃ）に示すような窒化シリコン膜からなる側壁スペーサ４７が形成される。
【００８６】
次に、ｎ型ウェル層４３の表面をフォトレジスト膜でマスクする（図示せず）。そして、ゲート電極４６と側壁スペーサ４７をマスクとして、p型ウェル層４２の表面にn型不純物となるＶ族原子、例えば砒素（Ａｓ）をイオン注入することによりソース・ドレイン不純物領域４８を形成する（図１８（ｄ））。イオン注入の条件は、加速エネルギー２０keV、ドーズ５×１０１５cm−２である。
【００８７】
フォトレジスト膜を除去した後、今度は、p型ウェル層４２の表面を同様にフォトレジスト膜でマスクする（図示せず）。そして、ゲート電極４６と側壁スペーサ４７をマスクとして、n型ウェル層４３の表面にp型不純物となるIII族原子、例えば硼素（Ｂ）をイオン注入することによりソース・ドレイン不純物領域４９を形成する。イオン注入の条件は、加速エネルギー３keV、ドーズ５×１０１５cm−２である。
【００８８】
以上のプロセスにより、図１８（ｄ）に示すように、ゲート電極４６の端部から離間し素子分離領域４４に接したソース・ドレイン不純物領域４８及び４９が、シリコン基板４１内に形成される。また、これらのイオン注入により、ゲート電極４６の中にも対応する不純物イオンが注入される。
【００８９】
次に、ハロゲンランプを熱源として、シリコン基板４１の活性化熱処理であるスパイクＲＴＡ（spike ＲＴＡ）を行う（図示せず）。スパイクＲＴＡ処理の条件は、１０５０℃とする。この活性化熱処理により、ゲート電極４６に注入された不純物をゲート絶縁膜４５の界面まで拡散させることができ、イオン注入でシリコン基板４１に発生した結晶欠陥を消滅させることができる。
【００９０】
次に、図１８（ｅ）に示すように、熱燐酸を用いて窒化シリコンからなる側壁スペーサ４７を除去する。
【００９１】
次に、ｐＭＯＳ領域をフォトレジスト膜でマスクする（図示せず）。そして、ｎＭＯＳ領域のゲート電極４６をマスクとして、シリコン基板４１の表面のｐ型ウェル層４２の表面にｎ型不純物となるＶ族原子、例えば砒素（Ａｓ）をイオン注入することによりソース・ドレインエクステンション不純物領域５０を形成する（図１８（ｆ））。イオン注入の条件は、加速エネルギー２keV，ドーズ１×１０１５cm−２である。
【００９２】
フォトレジスト膜を除去した後、今度は、p型ウェル層４２の表面を同様にフォトレジスト膜でマスクする（図示せず）。そして、ゲート電極４６をマスクとして、ｎ型ウェル層４３の表面にp型不純物となるIII族原子、例えば硼素（Ｂ）をイオン注入することによりソース・ドレインエクステンション不純物領域５１を形成する。イオン注入の条件は、加速エネルギー０．５keV，ドーズ１×１０１５cm−２である。
【００９３】
以上のプロセスにより、図１８（ｆ）に示すようなゲート電極４６と素子分離領域４４に隣接した浅いソース・ドレインエクステンション不純物領域５０及び５１が、シリコン基板４１内に形成される。
【００９４】
次に、図１８（ｇ）に示すように、フラッシュランプを熱源として、活性化熱処理を行う。このアニール処理は、図１９に示すように、シリコン基板４１をホットプレート１９１上のサセプタ１９２に載せて裏面側から補助加熱し、その状態でフラッシュランプ光源３から放射された光によって、シリコン基板４１の表面側から加熱することにより実行される。活性化熱処理が行われるチャンバー１９０の上部には透明窓５が取り付けられており、その上に備えられている光源３からのフラッシュランプ光が透明窓５を透過してシリコン基板４１を照射加熱できるようになっている。フラッシュランプ光源３から放射された光は、０．１ミリ秒以上１００ミリ秒以下のパルス幅を有する閃光であり、この光源３により超高速アニ−ルが実行される。
【００９５】
本実施形態においては、活性化熱処理を行うチャンバー１９０内を０．１kgf/cm２の減圧にして、シリコン基板４１を５００℃で補助加熱している間に、パルス幅１msを有する光を３０J/cm２のエネルギー密度で照射した。
【００９６】
この場合、シリコン基板４１の補助加熱温度は、概ね２００℃から９００℃までの範囲であることが好ましく、より望ましくは、４００℃から６００℃であることが好ましい。
【００９７】
補助加熱温度が低すぎると、表面から高い光強度で加熱する必要がある。従って、シリコン基板４１の内部に発生する熱応力が増大し、スリップや転位等の結晶欠陥を誘発してしまうので好ましくない。逆に、補助加熱温度が高すぎると、不純物が拡散してしまうため、これもまた好ましくない。
【００９８】
また、補助加熱により、シリコン基板４１の内部にスリップ、転位等のダメージが発生する可能性は少ないが、補助加熱では、シリコン基板４１が変形しないように、昇温速度を極力遅くした方が良く、例えば、２０℃/s以下であることが望ましい。これよりも、昇温速度が速いと、シリコン基板４１に反りが発生しやすく、反った状態でフラッシュランプ光を照射すると、シリコン基板４１が破損しやすくなるためである。
【００９９】
補助加熱手段としては、ホットプレートの代わりに、赤外線ランプの一つであるハロゲンランプ等の他の加熱手段を使用することもできる。
【０１００】
シリコン基板４１の表面の上方から照射されたキセノンフラッシュランプ光は、図１８（ｇ）において、ゲート電極４６とシリコン基板４１内のエクステンション領域５０及び５１とソース・ドレイン領域４８及び４９で吸収される。キセノンフラッシュランプ光を吸収したゲート電極４６とエクステンション領域５０及び５１、ソース・ドレイン領域４８及び４９は昇温して、瞬間的に１１００℃を超えると考えられる。
【０１０１】
この温度まで昇温されることにより、ゲート電極４６とエクステンション領域５０及び５１、ソース・ドレイン領域４８及び４９に注入された不純物は電気的に活性化される。この活性化によって、ゲート電極４６、エクステンション領域５０及び５１、ソース・ドレイン領域４８及び４９は低抵抗化される。
【０１０２】
次に、図１８（ｈ）に示すように、成膜温度６００℃以下の減圧気相成長（ＬＰＣＶＤ）法によって、窒化シリコン（Ｓｉ３Ｎ４）膜あるいは酸化シリコン（ＳｉＯ２）膜５２を堆積する。
【０１０３】
次に、図１８（ｉ）に示すように、ＲＩＥ法により窒化シリコン膜あるいは酸化シリコン膜５２をエッチングし、ゲート電極４６とゲート絶縁膜４５の側面に選択的に残置させる。このことにより、窒化シリコン膜あるいは酸化シリコン膜からなる側壁スペーサ５２が形成される。この側壁スペーサ５２は、後工程のＮｉシリサイド反応防止の役目を果たす。
【０１０４】
図１８（ｉ）以降の製造工程については特に図示しない。その後、更にゲート電極４６とソース・ドレイン領域４８及び４９の上にＮｉを成膜してＲＴＡによりシリサイド化させ、硫酸加水で未反応のＮｉを除去した後、層間絶縁膜となるシリコン酸化膜を堆積し、コンタクトホールを開口する。コンタクトホールを介してゲート電極４６及びソース・ドレイン領域４８及び４９に配線を接続する。
【０１０５】
以上のようにして、２０nm以下の浅いエクステンション不純物領域を有するＭＯＳ構造を含む半導体装置４００を完成させる。
【０１０６】
この後、エクステンション領域５０及び５１のシート抵抗値を測定すると、本実施形態においてこれらは十分低くなっており、不純物領域の活性化が十分進行していることが確認された。シリコン基板４１に配置された複数の素子におけるこれらシート抵抗の面内ばらつきσも1%未満に抑えられていた。
【０１０７】
さらに、エクステンション領域５０及び５１の深さ方向の不純物プロファイルを、二次イオン質量分析法（ＳＩＭＳ:Secondary Ion Mass Spectroscopy）にて測定した。その結果、接合深さ１５nmの浅い拡散層が形成できており、不純物の拡散が抑制されていることが分かった。
【０１０８】
また、エクステンション領域５０及び５１の結晶状態、主としてアニール処理後における結晶欠陥、転位の有無を、透過型電子顕微鏡（ＴＥＭ:Transmission Electron Microscope）を用いて観察した。その結果、アニール処理後のエクステンション領域５０及び５１には、結晶欠陥、転位などは観察されなかった。
【０１０９】
本実施形態と比較するために、図１８（ｇ）で行う活性化熱処理を、チャンバー内の圧力Ｐのみ変えて、Ｐ＝１kgf/cm２の常圧下（比較例１）及びＰ＝０．００１kgf/cm２の減圧下（比較例２）で行った。他の条件は本実施形態と同じである。
【０１１０】
この結果、比較例１及び比較例２によるアニール方法に比べて本実施形態のアニ−ル方法によって活性化熱処理を行った方が、被処理半導体基板は割れにくくなる傾向があることが判明した。
【０１１１】
具体的には、本実施形態によるアニール方法では、処理枚数１００枚の中で1枚もウェハが割れずに処理することができた。それに対し、比較例1によるアニール方法では、処理枚数１００枚の中で２３枚のウェハが１cm角程度の欠片にまで粉砕された。さらに、粉砕されずに原型を留めたウェハにおいても、５０％以上の割合でウェハが大きく反ったり、あるいは半導体層にスリップ転位が観測されるなど、ダメージを受けていることが分かった。また、比較例２によるアニール方法でも、処理枚数１００枚の中で８枚のウェハ割れが観測されたが、比較例１の粉砕状態とは異なり、ウェハが大きく２〜５片程度に割れるという状況であった。
【０１１２】
以上の結果等に基づいて、横軸に基板補助加熱温度Ｔ（℃）、縦軸に照射エネルギー密度Ｅ（J/cm２）をとって、ウェハがダメージ（破損、スリップ転位）を受ける頻度が１％以下になる境界線を、本実施形態の場合、比較例１及び２の場合について示したのが、図２０である。境界線より上側でダメージを受ける頻度が１％より大きくなる。
【０１１３】
また、一緒に示される点線は、エクステンション領域５０及び５１の注入欠陥が十分回復したかどうかの境界線を示す。この境界線の上側は、５００nm×５００nm内の視野に２次欠陥が１個もないアニ−ル条件となっている。一方、境界線の下側は、注入欠陥の回復が不十分な領域である。
【０１１４】
従って、点線と実線との間の領域が、許容されるプロセス条件の領域、即ち、プロセス条件領域（プロセスウィンドウ）である。図２０からわかるように、比較例のチャンバー内圧力で半導体装置を製造する場合のプロセス条件領域は、本実施形態のチャンバー内圧力でのプロセス条件領域より狭くなっている。
【０１１５】
上述の場合、半導体装置を製造するにあたっては、本実施形態、比較例１及び２で共通に補助加熱温度５００℃、照射エネルギー密度３０J/cm２というプロセス条件２０でアニ−ルを実行した。このプロセス条件２０は、図２０に示されるように、比較例１及び２の圧力下でのプロセス条件領域の外になるが、本実施形態の圧力下でのプロセス条件領域の中に入っていることがわかる。
【０１１６】
本実施形態と比較例１及び２の場合に得られた以上の結果の違いについて、以下で考察する。図２１乃至図２３は、本実施形態、比較例１及び２の各々の場合におけるフラッシュランプ照射後のウェハの状態変化を示す模式図を示す。いずれの場合も、サセプタ１９２の下に補助加熱用のヒーター１９１（ホットプレート等）が接しており、サセプタ１９２上にシリコン基板４１がセットされている。ヒーター１９１からの熱は熱伝導でシリコン基板４１に伝えられる。
【０１１７】
本実施形態、比較例１及び２のいずれの場合においても、フラッシュランプ照射後、シリコン基板４１の表面温度は急上昇し、約１msec後に最大１３００℃まで到達する。この時、シリコン基板４１の裏面側にはフラッシュランプ光による熱は届かないため、ヒーター１９１による補助加熱温度に支配され、表面側と裏面側とで８００℃近い温度差が発生する。シリコン基板４１の表面側のみ高温に加熱されているため、フラッシュランプ照射直後は、図２１乃至図２３に示されるように、シリコン基板４１の表面は膨張し凸型に変形する。
【０１１８】
本実施形態及び比較例１の場合を示した図２１及び図２２に示されるように、シリコン基板４１の裏面とサセプタ１９２の表面は当初密着しているが、シリコン基板４１が凸型になった瞬間、シリコン基板４１の裏面とサセプタ１９２の表面との間には真空層ができる。同時に、シリコン基板４１の上面側では瞬間的に高温に加熱されることにより、爆発的に雰囲気ガスが膨張し、ウェハ表面に圧力として加えられる。
【０１１９】
この時、比較例1の場合チャンバー内は常圧であるため、本実施形態の減圧下の場合に比べ、シリコン基板４１の上面側から与えられる圧力は大きくなる。その圧力は、フラッシュランプの照射エネルギーに左右されるが、同一照射エネルギーの下では、減圧下である本実施形態の場合の方が小さい。
【０１２０】
仮に、口径３００mmφのウェハで計算すると、比較例1の常圧下では、約１６００kgfの加重がシリコン基板４１にかかるのに対して、本実施形態の場合の減圧下では、その１／１０の約１６０kgfの荷重に留まることが予想される。これらの場合、裏面には真空層が形成されているので、裏面からの圧力は０である。
【０１２１】
シリコン基板４１に与えられる荷重が少なくなれば、シリコン基板４１が受けるダメージも少なくなる。すなわち、シリコン基板４１の表裏に与えられる圧力差の大小で、シリコン基板４１のダメージ度（割れ頻度）が左右されると考えられる。従って、減圧下で超高速アニールを実行する本実施形態の場合は、比較例１の場合に比べてシリコン基板４１の脆性破壊の頻度を抑圧することが可能となる。
【０１２２】
ところで、比較例２の場合は本実施形態よりも減圧下の状態にあり、シリコン基板４１の表面にかかる荷重は２kgfにも満たないと予想されるにも関らず、ウェハ割れ頻度が高くなっている。高速カメラによる検証から、この場合は、シリコン基板４１の上面からの荷重が少ない分だけ、シリコン基板４１が凸型に変形した際の反動を抑えられず、次の瞬間にシリコン基板４１が浮揚し、上面のチャンバー窓に激突することで割れていることが判明している。
【０１２３】
すなわち、ウェハ割れを防止する減圧状態にも下限があり、あまりにも低く設定しすぎてしまうと、シリコン基板４１の変形に伴う反動を抑制することができずに、障害物と衝突し割れてしまう。シリコン基板４１の浮揚を抑制するためには、ウェハ上面からの適度な荷重が必要になることが分かる。
【０１２４】
図２４は、実験から得られたチャンバー内圧とウェハ割れ頻度との関係の特性図を示す。実験条件は、半導体層を５００℃で補助加熱している間に、パルス幅１msを有する光を３０J/cm２のエネルギー密度で照射したものである。実験から、チャンバー内圧Ｐ＝０．００５〜０．２kgf/cm２において、ウェハ割れ頻度が１％以下になることが分かった。
【０１２５】
（第５の実施形態）
本発明の第５の実施形態に係る半導体装置の製造方法を以下に説明する。
【０１２６】
本実施形態においては、図１８(ｇ)で行う活性化熱処理において、第４の実施形態の図２１とは異なって、図２５に示すように、シリコン基板４１の裏面とサセプタ１９２表面との間に空気層（隙間、孔等）２５０を設けて、減圧下でフラッシュランプ光を照射して活性化熱処理を行う。サセプタ１９２には、例えば数箇所ウェハ支持部が設けられており、それにシリコン基板４１が載せられることによりサセプタ１９２との間に空気層２５０ができる。この場合、シリコン基板４１とサセプタ１９２との接触面積は殆ど０である。
【０１２７】
図２５の場合は、チャンバー内圧Ｐ＝０．２kgf/cm２の減圧下で超高速アニ−ルを行う場合を示しているが、空気層を設けるだけで、ウェハ表裏の圧力差をさらに低減することが可能になる。図２６は、比較のため、空気層２５０を設けた上常圧下で超高速アニ−ルを行った場合のウェハの状態変化を示す。シリコン基板４１の補助加熱温度は、概ね２００℃から９００℃までの範囲であることが好ましく、より望ましくは、４００℃から６００℃であることが好ましい。
【０１２８】
図２７は、本実施形態のようにウェハ裏面とサセプタ表面との間に空気層を設けた場合について、実験から得られたチャンバー内圧とウェハ割れ頻度との関係の特性図を示す。実験条件は、半導体層を５００℃で補助加熱している間に、パルス幅１msを有する光を３０J/cm２のエネルギー密度で照射したものである。
【０１２９】
図２７に示されるように、本実施形態においては、チャンバー内が軽い減圧下でもウェハ割れ頻度を減少させることが出来るため、ハード的な負担も軽くなり、プロセスの安定稼働を図ることができる。
【０１３０】
これは、ウェハ裏面とサセプタ表面との間の空気層の存在が、ウェハ表裏の圧力差ΔＰを小さくする働きをするからであると考えられる。図２７より、チャンバー内圧Ｐ＝０．０１〜０．４kgf/cm２において、ウェハ割れ頻度が１％以下になることが分かる。
【０１３１】
従って、第４の実施形態の結果とあわせると、ウェハ面積をＷＳ、ウェハとサセプタとの接触面積をＣＳとすると、サセプタの形状によらず、チャンバー内圧Ｐを
０．０１−０．００５（ＣＳ／ＷＳ）≦Ｐ≦０．４−０．２（ＣＳ／ＷＳ）（kgf/cm２）
になるようにすれば、ウェハ割れ頻度を１％以下に抑えることが可能となり、スリップ転位についても抑制できることが分かった。これによりウェハの割れ耐性を確保することができる。
【０１３２】
以上説明した、第４及び第５の実施形態においても、超高速アニールプロセスによってウェハに生じ得る脆性破壊に対する耐性を確保できるので、プロセスウィンドウが広がり、プロセスを安定化させることが可能である。さらに、浅い低抵抗拡散層をスリップ転位、破壊等のダメージを伴わずに形成することが可能となり、微細化が容易となって、高性能なＭＯＳトランジスタを製造することができる
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。更に、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【０１３３】
【図１】本発明の第１の実施形態に係る熱処理装置の構成を示す図。
【図２】第１の実施形態に係る熱処理装置の光源の加熱特性の一例を示す図。
【図３】第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図。
【図４】第１の実施形態に係る熱処理装置の光源の発光スペクトルの一例を示す図。
【図５】第１の実施形態に係る半導体装置の製造方法における活性化熱処理方法を示す図。
【図６】第１の実施形態に係る熱処理装置におけるプロセス条件領域を示す図。
【図７】第１の実施形態の条件で活性化熱処理した場合の半導体基板の面内シート抵抗分布を示す図。
【図８】比較例における活性化熱処理方法を示す図。
【図９】比較例におけるプロセス条件領域を示す図。
【図１０】比較例の条件で活性化熱処理した場合の半導体基板の面内シート抵抗分布を示す図。
【図１１】本発明の第２の実施形態に係る熱処理装置におけるフラッシュランプの構成を示す図。
【図１２】第２の実施形態に係る別のフラッシュランプの構成を示す図。
【図１３】第２の実施形態に係る別の熱処理装置の構成を示す図。
【図１４】本発明の第３の実施形態に係る半導体装置の製造方法における半導体基板の構成を示す図。
【図１５】第３の実施形態に係る半導体基板の外周部の膜構成を示す図。
【図１６】フラッシュランプ光の波長λと膜の屈折率ｎとの比を単位とした膜厚と反射率との関係を示す図。
【図１７】第３の実施形態に係る半導体基板の外周部の膜構成を示す図。
【図１８】本発明の第４の実施形態に係わる半導体装置の製造方法の各工程を示す断面図。
【図１９】第４の実施形態に係る熱処理装置の構成を示す図。
【図２０】第４の実施形態と比較例１及び２の場合の、補助加熱温度と照射エネルギー密度についてのプロセス条件領域を示す図。
【図２１】第４の実施形態におけるフラッシュランプ照射後のウェハの状態変化を示す模式図。
【図２２】比較例１におけるフラッシュランプ照射後のウェハの状態変化を示す模式図。
【図２３】比較例２におけるフラッシュランプ照射後のウェハの状態変化を示す模式図。
【図２４】第４の実施形態の場合における補助加熱温度５００℃、光パルス幅１ms、光照射エネルギー密度３０J/cm２の条件下でのチャンバー内圧力とウェハ割れ頻度との関係を示す図。
【図２５】本発明の第５の実施形態におけるフラッシュランプ照射後のウェハの状態変化を示す模式図。
【図２６】空気層がある場合の、常圧下におけるフラッシュランプ照射後のウェハの状態変化を示す模式図。
【図２７】第５の実施形態の場合（空気層有り）における補助加熱温度５００℃、光パルス幅１ms、光照射エネルギー密度３０J/cm２の条件下でのチャンバー内圧力とウェハ割れ頻度との関係を示す図。
【符号の説明】
【０１３４】
１…処理室、２…ガス供給系、３…フラッシュランプ光源、４…制御装置、５…透明窓、
７…基板ステージ、８…補助加熱源、９…電源、１２…ランプリフレクタ、
２０…プロセス条件、３１、１５０、１７０…半導体基板、
３２、４２…ｐウェル（well）層、３３、４３…ｎウェル層、３４、４４…素子分離領域、
３５、４５…ゲート絶縁膜（シリコン酸化膜）、
３６、４６…ゲート電極（多結晶シリコン膜）、３７…不純物注入層、
３８、６２…ｎ型及びp型活性層、３９…酸化シリコン膜、
４１…ｐ型シリコン（Ｓｉ）基板、４７…窒化シリコン（Ｓｉ３Ｎ４）膜（側壁スペーサ）、４８、４９…ソース・ドレイン領域、５０、５１…エクステンション領域、
５２…側壁スペーサ、６０…窒化シリコン膜、６１…ソース・ドレイン不純物領域、
１００…熱処理装置、１１１…フラッシュランプ、１１２…フラッシュランプ、
１４０、７０２、１００２…外周部、１５１…Ｓｉ３Ｎ４膜、１５２…ＳｉＯ２膜、
１７１…第２の膜、１７２…第１の膜、１９０…チャンバー、
１９１…ヒーター（ホットプレート）、１９２…サセプタ、２５０…空気層、
３００、４００…ＣＭＯＳトランジスタ（半導体装置）、
７０１、１００１…ウェハの中央部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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