(57)【要約】【課題】製造工程数を削減すると共に生産性を向上させる。【解決手段】ＴＦＴアレイ基板１１は、絶縁基板２１を備えている。絶縁基板２１上には、一部にポリシリコン層２２が形成されている。このポリシリコン層２２は、ＴＦＴ素子１４を構成する、チャネル領域２２ａ、ソース領域２２ｂ及びドレイン領域２２ｃを有している。ポリシリコン層２２上には、ソース領域２２ｂ及びドレイン領域２２ｃのそれぞれ一部を覆うように配線層２３が形成されている。配線層２３並びに配線層２３が積層されていないポリシリコン層２２には、両者の表面を覆うようにゲート絶縁膜２４が形成されている。ゲート絶縁膜２４上には、ゲート絶縁膜２４を介してチャネル領域２２ａに対向する位置にゲート電極層２５が形成されている。ゲート絶縁膜２４表面の一部には、キャパシタ上部電極層２６が形成されている。【選択図】  図３
2008270241.tif 000002
【特許請求の範囲】
【請求項１】
互いに交差する複数の走査線と複数のデータ線が配置され、前記走査線と前記データ線によって囲まれた領域に一つの画素が形成され、前記画素毎に対応して、前記走査線及び前記データ線の交点毎に、前記走査線及び前記データ線と接続された薄膜トランジスタを有するアクティブマトリクス表示装置であって、
前記薄膜トランジスタのソース領域、ドレイン領域、及び前記ソース領域と前記ドレイン領域の間に形成されたチャネル領域を有するシリコン層と、
前記シリコン層の上に形成され前記ソース領域に接続された第１の配線層、及び前記シリコン層の上に形成され前記ドレイン領域に接続された第２の配線層と、
前記第１及び第２の配線層の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成されたゲート電極層と、を有し、
前記第１の配線層の前記チャネル領域から遠方側の側面、及び前記第２の配線層の前記チャネル領域から遠方側の側面は、前記シリコン層が有する側面よりもはみ出さない
ことを特徴とするアクティブマトリクス表示装置。
【請求項２】
前記第２の配線層を下部電極として、
前記ゲート絶縁膜上に形成されたキャパシタ上部電極層と、
前記ゲート電極層及び前記キャパシタ上部電極層上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、前記第２の配線層に接続された画素電極と、
を更に備えたことを特徴とする請求項１記載のアクティブマトリクス表示装置。
【請求項３】
前記画素電極は、前記ゲート絶縁膜及び前記層間絶縁膜に形成されたコンタクトホールを介して前記第２の配線層に接続されることを特徴とする請求項２記載のアクティブマトリクス表示装置。
【請求項４】
前記画素電極は、前記第２の配線層の端部を含む領域に接続されることを特徴とする請求項２記載のアクティブマトリクス表示装置。
【請求項５】
前記第１の配線層又は前記第２の配線層のうち少なくとも一方は、その底面に導電性を有する下敷シリコン層を備え、前記ソース領域又は前記ドレイン領域を介して前記チャネル領域と電気的に接続されていることを特徴とする請求項１乃至４のうちいずれか１項に記載のアクティブマトリクス表示装置。
【請求項６】
前記第２の配線層は、前記アクティブマトリクス表示装置の表示面側からの入射光を反射させて表示に寄与する反射電極としての機能を有することを特徴とする請求項２乃至５のうちいずれか１項に記載のアクティブマトリクス表示装置。
【請求項７】
前記第１の配線層及び前記第２の配線層は、Ｔｉ、Ｃｒ、Ｔａ、Ｗ、Ｍｏ、ＴｉＮ、ＺｒＮ、ＷＮ及びＶＮのうち少なくとも１つを含むことを特徴とする請求項１乃至６のうちいずれか1項に記載のアクティブマトリクス表示装置。
【請求項８】
複数の走査線、複数のデータ線、及び前記走査線と前記データ線に接続された薄膜トランジスタを有するアクティブマトリクス表示装置の製造方法であって、
絶縁基板の一主面上にシリコン層を形成し、
前記シリコン層の全面に配線層を形成し、
前記配線層上に膜厚の異なる第１及び第２の領域を有する第１のレジストを形成し、
前記第１のレジスト以外の領域の前記配線層及び前記シリコン層を除去し、
前記第１のレジストの前記第１の領域の膜厚分のレジストを除去することにより前記第２の領域を有する第２のレジストを形成し、
前記第２のレジスト以外の領域の前記配線層を除去し、
前記第２のレジストを除去し、
前記シリコン層及び前記配線層上にゲート絶縁膜を形成する
ことを特徴とするアクティブマトリクス表示装置の製造方法。
【請求項９】
前記ゲート絶縁膜上に、ゲート電極層及びキャパシタ上部電極層を同時に形成し、
前記ゲート電極層及び前記キャパシタ上部電極層を覆う層間絶縁膜を形成し、
前記層間絶縁膜上に画素電極を形成する
ことを特徴とする請求項８記載のアクティブマトリクス表示装置の製造方法。
【請求項１０】
前記第１及び第２の領域は、透光部、遮光部、及び半透光部を有するマスクパターンを介して露光することにより形成されることを特徴とする請求項８又は９記載のアクティブマトリクス表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス表示装置及びその製造方法に関する。
【背景技術】
【０００２】
従来より、データ線と走査線との交点毎に画素を駆動する薄膜トランジスタ（ＴＦＴ）素子を備えたアクティブマトリクス表示装置が知られている。このアクティブマトリクス表示装置は、画素内に能動素子を持たないパッシブマトリクス表示装置に比べ、画質が優れ、高画質の有機ＥＬ表示装置や液晶表示装置の主流となっている。
【０００３】
このアクティブマトリクス表示装置のＴＦＴ素子の材料としては、ポリシリコンやアルファモスシリコンを用いることができる。ポリシリコンは、アルファモスシリコンに比べてＴＦＴの駆動能力が高く、より高性能なアクティブマトリクス表示装置を実現することができる。
【０００４】
低温ポリシリコンのＴＦＴ素子（ＬＴＰＳ−ＴＦＴ）は、表示装置の周辺回路としてガラス基板などの絶縁基板上に作りこむことにより、表示装置周辺を簡略化することができ、表示装置の狭額縁化を図ると共に高信頼性を実現することができる。液晶表示装置にＬＴＰＳ−ＴＦＴを用いれば、画素毎に配されるスイッチングトランジスタの容量が小さくなり、スイッチングトランジスタのドレイン側に接続されるキャパシタの面積が縮小する。これにより、高解像度及び高開口率を有する高輝度の液晶表示装置（ＬＣＤ）を実現することができる。現在では、ＬＴＰＳ−ＴＦＴを用いた液晶表示装置は、携帯電話用の小型パネルの大きさでＱＶＧＡ（画素数；２４０×３２０）やＶＧＡ(画素数；４８０×６４０)の高解像度を実現している。
【０００５】
ＬＴＰＳ−ＴＦＴは、一般に、製造工程が多く生産性が低い。この問題点を解決するために、ソース配線及びドレイン配線をゲート絶縁膜の下に配し、このソース配線及びドレイン配線をシリコン層のソース領域及びドレイン領域に直接接続する構成が知られている（特許文献１〜４）。このような構成では、ソース配線及びドレイン配線がキャパシタの下部電極としても機能し、従来、配線層とシリコン層との間に形成されていた下部電極用ポリシリコンの形成を省略することができる。
【特許文献１】特開平６−１９４６８９号公報
【特許文献２】特開２００３−１３１２６０号公報
【特許文献３】特開平１０−１７７１６３号公報
【特許文献４】特開平１０−２５４３８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前述したアクティブマトリクス表示装置では、金属からなる配線層上にシリコン層が形成されている。通常のＬＴＰＳ−ＴＦＴの製造工程では、アルファモスシリコン層の表面をレーザで局部加熱することにより、アルファモスシリコン層を結晶化させシリコン層を形成する。この加熱時にシリコン層の下層に形成された配線層からシリコン層へ金属が拡散する。この結果、シリコン層に形成されるＴＦＴ素子の接合が劣化し、リーク電流が増大するという問題点を有する。
【０００７】
端部に金属配線をもつソース・ドレイン領域は、レーザアニーリングが、通常、線状の加熱領域を有するため、垂直と平行の各方向で結晶構造が異なる。この結晶構造の違いは、ある一つの表示装置内の各画素におけるＴＦＴの特性の違いを引き起こす。これらの不具合から、アクティブマトリクス表示装置をＬＴＰＳ−ＴＦＴに適用した場合は、ＴＦＴの特性のバラツキ及びリークが生じ、信頼性が低下する。
【課題を解決するための手段】
【０００８】
本発明に係るアクティブマトリクス表示装置は、複数の走査線と、前記走査線に交差する複数のデータ線が配置され、前記走査線と前記データ線によって囲まれた領域に一つの画素が形成され、前記画素毎に対応して、前記走査線及び前記データ線の交点毎に、前記走査線及び前記データ線と接続された少なくとも１つの薄膜トランジスタを有するアクティブマトリクス表示装置であって、前記薄膜トランジスタのソース領域、ドレイン領域、及び前記ソース領域と前記ドレイン領域の間に形成されたチャネル領域を有するシリコン層と、前記シリコン層の上に形成され前記ソース領域に接続された第１の配線層、及び前記シリコン層の上に形成され前記ドレイン領域に接続された第２の配線層と、前記第１及び第２の配線層の上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極層と、を有し、前記第１の配線層の前記チャネル領域とは離隔する側の側面、及び前記第２の配線層の前記チャネル領域とは離隔する側の側面は、前記シリコン層が有する側面よりもはみ出さないことを特徴とする。
【発明の効果】
【０００９】
本発明は、上記のような問題に対してなされたものであり、製造工程を簡略化すると共に、信頼性及び生産性を向上させる効果がある。
【発明を実施するための最良の形態】
【００１０】
以下、添付した図面を参照して本発明の実施の形態について説明する。
第１の実施形態．
図１は、本発明の第１の実施形態に係るアクティブマトリクス表示装置の構成を、液晶表示装置の例として示す平面図である。このアクティブマトリクス表示装置は、ＴＦＴアレイ基板１１と、対向基板１２との間に液晶層（図示せず）を挟んだ構成を有している。
【００１１】
図１に示すように、ＴＦＴアレイ基板１１は、複数の走査線ＧＬと複数のデータ線ＤＬを備えている。走査線ＧＬとデータ線ＤＬに囲まれる領域には、画素電極１３がそれぞれ配されている。１つの画素電極１３には、少なくとも１つのＴＦＴ素子１４が接続されている。このＴＦＴ素子１４は、ソースがデータＤＬに接続され、ゲートが走査線ＧＬに接続され、ドレインが画素電極１３に接続されている。画素電極１３には、対向基板１２に形成された対向電極（図示せず）が対向配置されている。対向電極には共通電位が供給されており、これにより、ＴＦＴ素子１４が画素電極１３と対向電極との間の液晶層に印加する電界を制御する。ＴＦＴ素子１４のドレインと画素電極１３との間には、キャパシタ１０が接続されている。キャパシタ１０は、画素電極１３に入力される信号の電荷を蓄積するよう構成されている。
【００１２】
ＴＦＴアレイ基板１１は、走査線ＧＬを駆動する走査線駆動回路１５とデータ線ＤＬを駆動するデータ線駆動回路１６を備えている。走査線駆動回路１５及びデータ線駆動回路１６は、外部から制御信号を入力し、この制御信号に基づいて走査線ＧＬ及びデータ線ＤＬを選択駆動する。この実施形態では、走査線駆動回路１５及びデータ線駆動回路１６がＴＦＴアレイ基板１１の内部に形成されているが、走査線駆動回路１５及びデータ線駆動回路１６は、ＴＦＴアレイ基板１１の外部に設けられていてもよい。
【００１３】
図２は、ＴＦＴアレイ基板１１の走査線ＧＬとデータ線ＤＬとの交点付近を示し、１画素分のＴＦＴが一つの場合の平面図である。図３は、図２のＸ−Ｙ断面図である。このＴＦＴアレイ基板１１は、絶縁基板２１を備えて構成されている。この絶縁基板２１は、ガラス基板の上に保護絶縁層が形成されていることが好ましい。導電性基板の上に保護絶縁層が形成されている場合であっても、本発明の効果は得られる。絶縁基板２１の上には、ポリシリコン層２２が形成されている。このポリシリコン層２２は、ＴＦＴ素子１４を構成する、チャネル領域２２ａ、ソース領域２２ｂ及びドレイン領域２２ｃを有している。チャネル領域２２ａは、ソース領域２２ｂとドレイン領域２２ｃに両側を挟まれた領域に形成されている。
【００１４】
ポリシリコン層２２の上には、ソース領域２２ｂ及びドレイン領域２２ｃのそれぞれ一部を覆うように配線層２３が形成されている。この配線層２３は、下から下敷シリコン層２３ｃ、金属層２３ａ、界面導電膜２３ｂの順に積層された導電性材料によって形成されている。金属層２３ａの表面には、界面導電膜２３ｂが、金属層２３ａの底面には、下敷シリコン層２３ｃが形成されている。配線層２３のチャネル領域２２ａから遠方側の側面は、ポリシリコン層が有する側面よりも内側に形成されている。
【００１５】
配線層２３は、製造工程の高温熱処理に耐えうるよう高融点及び導電性を有する金属によって構成されることが好ましい。金属層２３ａ及び界面導電膜２３ｂは、Ｔｉ、Ｃｒ、Ｚｒ、Ｔａ、Ｗ、Ｍｏ、ＴｉＮ、ＺｒＮ、ＴａＮ、ＷＮ及びＶＮのうち少なくとも１つを含んでいることが好ましい。配線層２３の抵抗はＴＦＴアレイ基板１１の性能に大きく影響するため、更に低抵抗化を要する場合には、金属層２３ａをＡｌ又はＣｕを主成分として構成することが好ましい。金属層２３ａから下層のポリシリコン層２２への金属汚染を低減させるために、金属層２３ａとポリシリコン層２２との間に更に界面導電膜を備えてもよい。下敷シリコン層２３ｃは、配線層２３とポリシリコン層２２との界面での低抵抗化を図るために、アルファモス又はマイクロクリスタルシリコンによって構成され、下層のポリシリコン層２２の有するソース領域２２ｂ及びドレイン領域２２ｃと同じ導電型を有する不純物を含むよう構成されている。
【００１６】
ゲート絶縁膜２４は、配線層２３及びチャネル領域２２ａとなるポリシリコン層２２の表面を覆うように形成されている。ゲート絶縁膜２４の上には、ゲート絶縁膜２４を介してチャネル領域２２ａに対向する位置にゲート電極層２５が形成されている。ゲート電極層２５は、チャネル領域２２ａ、ソース領域２２ｂ及びドレイン領域２２ｃを有するポリシリコン層２２と共にＴＦＴ素子１４を構成している。このゲート電極層２５は、図２の紙面縦方向に延び、アクティブマトリクス表示装置の走査線ＧＬを構成している。ゲート絶縁膜２４表面の一部には、キャパシタ上部電極層２６が形成されている。このキャパシタ上部電極層２６は、ゲート電極層２５と平行に図２の紙面縦方向に延び、共通電位配線を構成している。この共通電位配線は、キャパシタ上部電極層２６を兼ね、下層に配された配線層２３との間でキャパシタ１０を構成し、画素に入力された信号の電荷を蓄積する。
【００１７】
キャパシタ１０の容量を変更したい場合には、ゲート絶縁膜２４の膜厚や膜種などを部分的に変更することも可能である。ゲート電極層２５及びキャパシタ上部電極層２６は、金属層２５ａ、２６ａの表面に、界面導電膜２５ｂ、２６ｂが形成されている。ゲート電極層２５及びキャパシタ上部電極層２６の上には、層間絶縁膜２７が形成されている。この層間絶縁膜２７の上には、画素電極１３が形成されている。画素電極１３は、ゲート絶縁膜２４及び層間絶縁膜２７に形成されたコンタクトホール２８を介して、下層の配線層２３に接続されている。
【００１８】
次に、このように構成されたアクティブマトリクス表示装置の製造方法について説明する。図４は、第１の実施形態に係るＴＦＴアレイ基板の第１工程図である。はじめに、絶縁基板２１上に、プラズマＣＶＤ（Chemical Vapor Deposition）を用いてアルファモスシリコン膜を形成する。アモルファモスシリコン膜には、ＸｅＣｌエキシマレーザ（波長：３０８ｎｍ）又は、ＹＡＧ２ωレーザ（Yttrium Aluminum Garnet）（波長：５３２ｎｍ）を照射することにより、非結晶であるアルファモスシリコン膜を多結晶のポリシリコン膜に転換する。これにより、ポリシリコン層２２０を形成する。
【００１９】
次に、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）によりｐ型又はｎ型不純物が導入されたアルファモスシリコン膜又はマイクロクリスタルシリコン膜を堆積する。ここで、ｐ型不純物を導入する場合にはジボラン（Ｂ２Ｈ６）気体中において、ｎ型不純物を導入する場合にはホスフィン（ＰＨ３）とシラン（ＳｉＨ４）の混合気体中においてＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）を行う。これにより、ｐ型又はｎ型不純物が導入された下敷シリコン層２３０ｃを形成する。下敷シリコン層２３０ｃに導入される導電性不純物の濃度は、ジボラン（Ｂ２Ｈ６）やホスフィン（ＰＨ３）の濃度によって決まるため、ジボラン（Ｂ２Ｈ６）やホスフィン（ＰＨ３）は、予め水素などで希釈して用いることが好ましい。ｎ型不純物を導入する場合には、シラン（ＳｉＨ４）に代えて四フッ化ケイ素（ＳｉＦ４）を用いることもできる。形成された下敷シリコン層２３０ｃの上には、スパッタ法を用いて金属層２３０ａを堆積する。金属層２３０ａの表面は界面導電膜２３０ｂで被覆する。これにより、配線層２３０が形成され、図４に示すＴＦＴアレイ基板１１Ａが得られる。
【００２０】
配線層２３０の上には、第１レジスト層３１を堆積する。その後、透光部、半透光部及び遮光部を有するマスクパターン（図示せず）を介して露光すると、図５に示すように、第１レジスト層３１が所望の膜厚に形成される。例えば、第１レジスト層３１がポジ型であれば、除去しない領域Ａに遮光部を配し、ある程度除去する領域Ｂに半透光部を配し、完全に除去する領域Ｃに透光部を配する。領域Ａでは第１レジスト層３１が残り、領域Ｂでは第１レジスト層３１が透過された光量に応じて残り、領域Ｃでは第１レジスト層３１が除去される。これにより、膜厚が異なる第１レジスト層３１が形成される。領域Ａを第２の領域とし、領域Ｂを第１の領域とすると、第１レジスト層３１は、第１の領域及び第２の領域を有している。
【００２１】
マスクパターンの半透光部としては、通常の露光に用いられるｇ線光、ｉ線光に対して透光率が低い膜か、若しくは解像限界以下の遮光パターンが形成された膜を用いることができる。通常のリソグラフィで用いられる解像限界は、以下のＲａｙｌｅｉｇｈの式により得ることができる。
（式１）Ｒ＝ｋ*λ／ＮＡ
（Ｒ；解像限界寸法、ｋ；転写プロセスによる係数、ＮＡ；プロジェクション光学系の開口数、λ；露光波長）
通常のＬＣＤ製造に用いられるｇ線の投影リソグラフィでは、ｋ＝０．７、ＮＡ＝０．１、λ＝０．４３７[μｍ]であることから、解像限界寸法Ｒ＝３[μｍ]を得る。そのため、半透光部には、この解像限界寸法よりも十分に小さい２[μｍ]以下の線幅間隔を有する遮光パターンを形成すればよい。図６は、通常用いられるポジ形レジストにおける露光量と残膜量との関係を示す図である。半透光部を透過する露光量は、この図より、例えば残膜量が３０〜５０％程度となる露光量となるように設定すればよい。
【００２２】
このように所定の形状に形成された第１レジスト層３１をマスクとして、領域Ｃの配線層２３０及びポリシリコン層２２０をエッチングして除去する。すなわち、第１及び第２の領域以外の領域（領域Ｃ）に位置する配線層２３０及びポリシリコン層２２０が除去される。これにより、ポリシリコン層２２１と、下敷シリコン層２３１ｃ、金属層２３１a及び界面導電膜２３１ｂを有する配線層２３１を有する図５に示すＴＦＴアレイ基板１１Ｂが得られる。
配線層２３０及びポリシリコン層２２０のエッチングは、エッチングガス及び条件の異なるエッチングで形状を形成することができる。配線層２３０のエッチングには、ウェットエッチングを用いてもよい。次に、エッチングにより、第１レジスト層３１の膜厚を削減する。このエッチングは、領域Ｂにおいて配線層２３が露出する深さまで行う。このように、第１レジスト層３１をエッチングし、第１の領域を除去することにより、第２の領域を有する第２レジスト層３２を形成する。エッチングには、Ｏ２ガスによるＲＩＥ（Reactive Ion Etching）を用いることができる。Ｏ２ガスによるＲＩＥを行う際には、ＣＦ４、ＳＦ６等をＯ２ガスに混合すると、エッチングが安定すると共にエッチング速度が速くなる。
【００２３】
次に、図７に示すように、第２レジスト層３２をマスクとして、領域Ｂの配線層２３１をエッチングにより除去する。エッチング時のサイドエッチによって、配線層２３の側面は、ポリシリコン層２２１の側面よりも内側に形成されることがある。第２レジスト層３２は、第２の領域（領域Ａ）にのみ形成されているため、第２の領域以外の配線層２３１が除去される。これにより、下敷シリコン層２３ｃ、金属層２３a及び界面導電膜２３ｂを有する配線層２３が形成され、ＴＦＴアレイ基板１１Ｃを得る。下敷シリコン層２３１ｃのエッチングには、ドライエッチングを用いることが好ましい。下敷シリコン層２３１ｃをドライエッチングする際には、ドライエッチングの条件を下層のポリシリコン層２２１のエッチングの特性を十分に考慮して決める必要がある。第２レジスト層３２を除去すると、図８に示すＴＦＴアレイ基板１１Ｄが得られる。
【００２４】
次に、図９に示すように、配線層２３及びポリシリコン層２２の表面にゲート絶縁膜２４を形成する。このゲート絶縁膜２４は、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）を含む材料ガスを用いて、ＰＥＣＶＤによりＳｉＯ２膜を成膜することができる。ゲート絶縁膜２４の上には、スパッタによってＡｌ又はＡｌ合金を堆積し、フォトエッチングにより、ゲート電極層２５及びキャパシタ上部電極層２６を同時に形成する。ゲート電極層２５及びキャパシタ上部電極層２６には、画素電極１３と電気的接合性のよい材料を選択する必要がある。例えば、画素電極１３にＩＴＯ（Indium Tin Oxide）を用いる場合、ゲート電極層２５及びキャパシタ上部電極層２６を構成する２層（又は積層）として、金属層２５ａ、２６ａの表面に、ＩＴＯとの接合性がよいＴｉＮ等の界面導電膜２５ｂ、２６ｂをスパッタにより堆積することが好ましい。これにより、図９に示すＴＦＴアレイ基板１１Ｅが得られる。
【００２５】
次に、図１０に示すように、ゲート電極層２５をマスクとしてイオン注入を行い、ソース領域２２２ｂ及びドレイン領域２２２ｃを形成する。これにより、ソース領域２２２ｂとドレイン領域２２２ｃの間のチャネル領域２２２ａ、ソース領域２２２ｂ、ドレイン領域２２２ｃを有するポリシリコン層２２２が形成され、図１０に示すようなＴＦＴアレイ基板１１Ｆが得られる。マスクとしては、ゲート電極層２５に加えゲート電極層２５上に形成されるレジスト（図示せず）の両方を用いることもできる。
【００２６】
次に、熱処理等により、下敷シリコン層２３ｃからポリシリコン層２２２側へ不純物を拡散させ、図１１に示すように、チャネル領域２２ａ、ソース領域２２ｂ及びドレイン領域２２ｃを有するポリシリコン層２２を形成する。このように不純物を拡散することで、下敷シリコン層２３ｃと、ソース領域２２ｂ、ドレイン領域２２ｃとのコンタクト面積を広げ、配線層２３とソース領域２２ｂ、ドレイン領域２２ｃとの電気的接続を安定化させる。次に、ゲート絶縁膜２４、ゲート電極層２５、及びキャパシタ上部電極層２６を覆うよう層間絶縁膜２７を形成する。コンタクトホール２８は、フォトエッチングにより形成され、層間絶縁膜２７及びゲート絶縁膜２４を貫通する。このフォトエッチングには、ドライエッチングを用いることが望ましい。これにより、図１１に示すようなＴＦＴアレイ基板１１Ｇを得る。
【００２７】
次に、層間絶縁膜２７上及びコンタクトホール２８内に画素電極１３を形成する。これにより、図３に示すＴＦＴアレイ基板１１を得る。透過型ＬＣＤを製造する場合には、画素電極１３は、ＩＴＯ（Indium Tin Oxide）、ＩＺＯ（Indium Zinc Oxide）、ＩＴＺＯ（Indium Tin Zinc Oxide）等の透明導電性の膜をスパッタにより堆積することで形成することができる。反射型ＬＣＤを製造する場合には、画素電極１３は、ＡｌやＡｇ等の反射電極を用いる。
【００２８】
このように構成されたアクティブマトリクス表示装置では、配線層２３がチャネル領域２２ａ以外のポリシリコン層２２上にも形成され、かつ、多階調露光技術を用いるため、ポリシリコン層２２と配線層２３のパターニングが１回の写真製版工程でできることにより、製造工程が削減される。本実施形態によれば、レーザ照射によってアモルファスシリコン膜を結晶化する際にアモルファスシリコン膜がメタルと接触しないので結晶化が均一におこなわれ、メタルと接触している場合に発生する結晶化の不均一によるＴＦＴ特性のばらつきは発生しない。
【００２９】
一般に、ゲート絶縁膜２４を構成するシリコン酸化膜やシリコン窒化膜と、ポリシリコン層２２とのエッチングの選択性は低く、コンタクトホール２８の開口時にポリシリコン層２２を突き抜ける。しかしながら、本実施形態では、コンタクトホール２８が形成されるゲート絶縁膜２４とポリシリコン層２２との間にエッチングの選択性の高い配線層２３が介在しているため、突き抜けが起りにくい。これにより、安定してコンタクトホール２８を形成でき、アクティブマトリクス表示装置の生産性を向上させることができる。なお、配線層２３がキャパシタ１０の下部電極として機能するため、従来の下部電極用ポリシリコン層は不要である。
【００３０】
第２の実施形態．
図１２は、本発明の第２の実施形態に係るＴＦＴアレイ基板の一部断面図である。全体構成については、第１の実施形態において説明した図１と同様である。以下、略同一の構成要素については同一符号を付すことによりその説明を省略する。第２の実施形態のＴＦＴアレイ基板の特徴は、画素電極１３が第１の実施形態よりも広い面積で配線層２３と接続されている点にある。
【００３１】
図１２に示すように、このＴＦＴアレイ基板は、第１の実施形態と同様に、絶縁基板２１、ポリシリコン層２２、配線層２３、ゲート絶縁膜２４、ゲート電極層２５、キャパシタ上部電極層２６及び層間絶縁膜２７を備えて構成されている。層間絶縁膜２７上に形成される画素電極１３は、画素内所定部の層間絶縁膜２７及びその下層のゲート絶縁膜２４をエッチング除去後、配線層２３の一部の露出部表面に接するよう形成される。
【００３２】
このように構成されたＴＦＴアレイ基板は、配線層２３と画素電極１３を広いコンタクト面積で接続できるため、コンタクト不良による画素の欠陥が生じにくい。また、画素電極１３の材料として、透明導電性膜を使い、透過型の液晶表示デバイスを形成した場合には、透過領域となる場所に層間絶縁膜２７及びゲート絶縁膜２４が無いので、これらの絶縁膜によるバックライトの光量が低下しない。
【００３３】
第２の実施形態を半透過型のＬＣＤに適用する場合には、配線層２３を反射電極とし、画素電極１３を透明電極として構成することができる。この場合には、反射電極（配線層２３）の上に位置する透明電極（画素電極１３）をできるだけ除去することが好ましい。これにより、反射電極（配線層２３）の反射率を向上させることができる。反射電極（配線層２３）の上の界面導電膜２３ｂを除去すれば、更に反射率を増大することができる。
【００３４】
第３の実施形態．
図１３は、本発明の第３の実施形態に係るＴＦＴアレイ基板の一部断面図である。全体構成については、第１の実施形態において説明した図１と同様である。第３の実施形態の特徴は、第１の実施形態における下敷シリコン層２３ｃが設けられていない点にある。下敷シリコン層２３ｃには、導電性不純物が含まれているので、ｎチャネル型又はＰチャネル型ＴＦＴのどちらか一方のみで構成されるアクティブマトリクス表示装置には有利である。しかし、ｎチャネル型及びＰチャネル型ＴＦＴの双方により形成される相補型の回路構成を含むアクティブマトリクス表示装置では、下敷シリコン層２３ｃの導電型を区別するためのパターニング工程が必要となる。第３の実施形態は、下敷シリコン２３ｃがなく、このようなパターニング工程がない。但し、配線層２３を介してポリシリコン層へ導電性不純物イオンをドーピングする工夫が必要となる。
【００３５】
金属層２３ａの底面には、界面導電膜２３ｄが形成されている。ソース領域２２ｂ及びドレイン領域２２ｃは、配線層２３をパターン形成後、又は配線層２３のパターン形成前に、この配線層２３を介して導電性不純物のドーピングを行うことにより形成する。なお、他の構成は第１の実施形態と略同一であるためその説明を省略する。
【００３６】
ゲート電極層２５とチャネル領域２２ａを自己整合させるには、ゲート電極層２５を形成後、ゲート電極層２５をマスクにして、ソース領域２２ｂおよびドレイン領域２２ｃを選択イオン注入により形成することが望ましい。この選択イオン注入の際、ソース領域２２ｂ、ドレイン領域２２ｃのポリシリコン層２２上の配線層２３はイオン注入の障害となる。イオン注入時はイオン注入部のゲート絶縁膜２４の膜厚の削減や配線層２３の膜厚の削減等の工夫が必要である。金属層２３ａおよび界面導電膜２３ｂ、２２ｄには比較的イオンストッピングパワーの低い材質が望ましい。イオン注入のシミュレーションソフトウェアであるＳＲＩＭ (非特許文献１)によれば、イオンエネルギー１００〜２００[keV]におけるイオンストッピングパワーの順位は次のようになる。
【非特許文献１】James F. Ziegler, "The Stopping and Range of Ions in Matter",[online], [平成１９年４月２日検索], インターネット＜URL:http://www.srim.org/＞
【００３７】
リンイオンにおけるストッピングパワー順位  ；Ｓｉ＜Ａｌ＜Ｔｉ＜Ｚｒ≦Ｓｎ＜Ｃｕ
ボロンイオンにおけるストッピングパワー順位  ；Ｓｉ＜Ａｌ＜Ｔｉ≦Ｚｒ＜Ｓｎ＜Ｃｕ
上記の順位から配線層２３ａはＡｌ膜、界面導電膜２３ｂ、２３ｃはＴｉ、Ｚｒおよび導電性のＴｉ、Ｚｒ化合物を含む膜とすることが望ましい。もしくは配線層２３をＴｉ、Ｚｒおよび導電性のＴｉ、Ｚｒ化合物を含む単層膜とすることが望ましい。但し、配線抵抗からみれば、Ａｌと界面導電膜の組み合わせが好ましい。
【００３８】
非特許文献１によれば、リンイオンの注入深さはボロンイオンの注入深さの約１/３であるため、リンイオンはボロンイオンに比較して注入が困難である。ｎ型領域を形成するリンイオンは、ｐ型領域を形成するボロンイオンに対し、約３倍の注入エネルギーを要する。
【００３９】
非特許文献１によれば、ゲート絶縁膜２４を膜厚３００Åのシリコン酸化膜、配線層２３を膜厚６５０ÅのＡｌ膜、界面導電膜２３ｂ、２３ｄを膜厚２００ÅのＴｉ膜としたとき、リンイオンをポリシリコン層２２へ注入するためのエネルギーは、１００[keV]以上必要となる。Ａｌによって形成された配線層２３の膜厚のみ１６００Åに変更した場合には、注入エネルギーは２００[keV]以上必要となる。
【００４０】
同様に非特許文献１によれば、ゲート絶縁膜２４を膜厚３００Åのシリコン酸化膜、配線層２３を膜厚２１００ÅのＡｌ膜、界面導電膜２３ｂ、２３ｄを膜厚２００ÅのＴｉ膜としたとき、ボロンイオンをポリシリコン層２２へ注入するためのエネルギーは、１００[keV]以上必要となる。リンイオン注入の条件と比較すれば、ボロンイオン注入がはるかに容易である事が分かる。
【００４１】
このように構成されたＴＦＴアレイ基板は、ｎチャネル型及びｐチャネル型ＴＦＴのトランジスタの双方により形成される相補型の回路構成を含むアクティブマトリクス表示装置に適用すると、下層のポリシリコン層２２の導電型に応じて下敷シリコン層２３ｃのパターニングを行う必要がない。これにより、アクティブマトリクス表示装置の製造工程を簡略化し、生産性を向上させることができる。なお、第３の実施形態において、第２の実施形態を実施し、画素電極１３を第１の実施形態よりも広い面積で配線層２３と接続することも可能である。
【００４２】
第４の実施形態．
図１４は、本発明の第４の実施形態に係るＴＦＴアレイ基板の一部断面図である。全体構成については第１の実施形態において説明した図１と同様である。第４の実施形態の特徴は、第１の実施形態においてソース領域２２ｂ上方に形成された配線層２３がチャネル領域２２ａに一部で接している点にある。ここで、配線層２３には、下敷シリコン層２３ｃが形成されているため、金属層２３ａとチャネル領域２２ａは接続されずショートしない。ゲート電極層２５は、第１の実施形態よりもソース領域２２ｂ側に形成されている。このＴＦＴアレイ基板の製造方法は、第１の実施形態において、ゲート電極層２５をソース領域２２ｂ上の配線層２３に重なるように形成する。
【００４３】
このように、ソース領域２２ｂの配線層２３と重ならない領域を削減することにより、ＴＦＴ素子１４の有する寄生抵抗のうち大きな割合を占めるソース領域２２ｂの抵抗を低減することができる。第４の実施形態を、ＬＤＤ（Lightly Doped Drain）構造やＧＯＬＤ（Gate Overlapped Lightly Doped Drain）構造を有するＴＦＴアレイ基板に適用すると、ソース側の抵抗を更に低減することができる。ただし、第４の実施形態では、配線層２３の開口精度が悪くなるため、第１の実施形態に比べてゲート長にバラつきが生じる場合がある。
【００４４】
第５の実施形態．
図１５は、本発明の第５の実施形態に係るＴＦＴアレイ基板の一部断面図である。全体構成については、第１の実施形態において説明した図１と同様である。第５の実施形態の特徴は、配線層２３がチャネル領域２２ａ表面の両側で接している点にある。配線層２３には下敷シリコン層２３ｃが形成されているため下敷シリコン層２３ｃがソース領域２２ｂ、ドレイン領域２２ｃを構成し、金属層２３ａは、チャネル領域２２ａに対し電気的にショートすることはない。このＴＦＴアレイ基板の製造方法は、第１の実施形態において、ゲート電極層２５をソース領域２２ｂ、ドレイン領域２２ｃ上の配線層２３に重なるように形成すればよい。
【００４５】
この構造により、ソース領域２２ｂ、ドレイン領域２２ｃは配線層２３に直接接続するため、ソース領域２２ｂ、ドレイン領域２２ｃの抵抗は低減し、ＴＦＴ素子１４の寄生抵抗が大きく減少する。ソース領域２２ｂ及びドレイン領域２２ｃの表面は、配線層２３によって覆われているため、イオン注入工程を省略することができる。下敷シリコン層２３ｃには、ｎ型又はｐ型の不純物がドープされているが、この不純物濃度を制御することで、チャネル領域２２ａとドレイン領域２２ｃとの界面の電界強度を低減させホットエレクトロン効果を低減することができる。第５の実施形態では、配線層２３の開口精度が悪くなるため、第１の実施形態に比べてゲート長にバラつきが生じる場合がある。
【００４６】
第１〜第５の実施形態では、レーザアニーリングにより形成される低温ポリシリコンをＴＦＴ素子１４としたアクティブマトリクス表示装置を例としている。このような低温ポリシリコンの代わりに、他の方法により形成される低温ポリシリコンや、他の様々な方法によって形成される結晶性シリコンを用いることでも本発明の効果を奏することができる。例えば、マイクロクリスタルシリコンをＴＦＴ素子としたアクティブマトリクス表示装置においても本発明を実施することができる。
【００４７】
本発明の生産性及び信頼性向上の効果は、結晶性シリコンだけでなく、非晶質シリコンを用いることでも奏する。非晶質シリコンを用いる場合はシリコン層２２と導電性不純物を含む下敷シリコン層２３ｃは連続して形成することができ、生産性は更に向上する。
【００４８】
第１〜第５の実施形態では、ＳＡ（Self Aligned）ＴＦＴについて説明したが、ＬＤＤやＧＯＬＤ構造のＴＦＴについても本発明を適用することができる。なお、第１〜第５の実施形態では、ＬＣＤを例としているが、本発明はＬＣＤに限定されるものではなく、アクティブマトリクス型有機ＥＬなど他のアクティブマトリクス表示装置にも適用することができる。ボトムエミッション型の有機ＥＬに本発明を適用する場合には、透過型ＬＣＤと同様に、画素電極１３をＩＴＯ、ＩＺＯ、ＩＺＴＯ等の透明電極を用いる。トップエミッション型の有機ＥＬに本発明を適用する場合には、画素電極１３としてＩＴＯ、ＩＺＯ、ＩＺＴＯ等の透明電極と、ＡｌやＡｇ等の高反射材を積層させた反射電極を用いる。これにより、種種のアクティブマトリクス表示装置において上記したＬＣＤと同様の効果を奏することができる。
【図面の簡単な説明】
【００４９】
【図１】第１の実施形態に係るアクティブマトリクス表示装置の平面図である。
【図２】第１の実施形態に係るＴＦＴアレイ基板を示す平面図である。
【図３】図２のＸ−Ｙ断面図である。
【図４】第１の実施形態に係るＴＦＴアレイ基板の第１工程図である。
【図５】第１の実施形態に係るＴＦＴアレイ基板の第２工程図である。
【図６】露光量と残膜量との関係を示す図である。
【図７】第１の実施形態に係るＴＦＴアレイ基板の第３工程図である。
【図８】第１の実施形態に係るＴＦＴアレイ基板の第４工程図である。
【図９】第１の実施形態に係るＴＦＴアレイ基板の第５工程図である。
【図１０】第１の実施形態に係るＴＦＴアレイ基板の第６工程図である。
【図１１】第１の実施形態に係るＴＦＴアレイ基板の第７工程図である。
【図１２】第２の実施形態に係るＴＦＴアレイ基板の一部断面図である。
【図１３】第３の実施形態に係るＴＦＴアレイ基板の一部断面図である。
【図１４】第４の実施形態に係るＴＦＴアレイ基板の一部断面図である。
【図１５】第５の実施形態に係るＴＦＴアレイ基板の一部断面図である。
【符号の説明】
【００５０】
１０...キャパシタ
１３...画素電極
２１...絶縁基板
２２...ポリシリコン層
２２ａ...チャネル領域
２２ｂ...ソース領域
２２ｃ...ドレイン領域
２３...配線層
２４...ゲート絶縁膜
２５...ゲート電極層
２６...キャパシタ上部電極層
２７...層間絶縁膜
２８...コンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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