(57)【要約】【課題】ＲＦＩＣへの電力供給を停止してシステムの省電力化を図ることができる受信装置および受信制御方法を提供する。【解決手段】待ち受け時における報知情報信号を受信しない時には、ＲＦＩＣ部１２への電力供給を停止させ、待ち受け時における報知情報を受信する時には、ＲＦＩＣ部１２への電力供給を行うように制御する。ＲＦＩＣ部１２への電力供給が開始されると、ＥＥＰＲＯＭ２４に保持されている制御用データがＳＩ２（データ入力）信号線に出力される。ＳＩ２（データ入力）信号線に出力された制御用データは、ＳＷ１およびＳＷ２がＯＦＦ、ＳＷ３がＯＮとなると、ＳＯ（データ送出）信号線を介して、ラッチ回路（シリアル／パラレル変換回路）４１に出力され、レジスタ４２に保存される。【選択図】図２
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【特許請求の範囲】
【請求項１】
相手側通信装置からの信号を受信する受信手段と、当該受信手段で受信された信号を処理する信号処理手段と、を備えた受信装置において、
前記受信手段の受信に要する制御用データを出力する制御用データ出力手段と、
電源がＯＦＦ状態からＯＮ状態になった場合には、前記制御用データ出力手段から前記制御用データを出力させる第１の制御用データ出力制御手段と、
前記受信手段に設けられ、前記制御用データ出力手段から出力された制御用データを保持する第１の制御用データ保持手段と、
前記制御用データ出力手段から出力された前記制御用データを前記第１の制御用データ保持手段とは異なる箇所で保持する第２の制御用データ保持手段と、
間欠受信における停止時には、前記受信手段への電力供給を停止させ、間欠受信における受信時には、前記受信手段への電力供給を行うように制御する電力制御手段と、
間欠受信における受信時に、前記第２の制御用データ保持手段に保持された制御用データを、第１の制御用データ保持手段へ出力させる第２の制御用データ出力制御手段と、
を備えることを特徴とする受信装置。
【請求項２】
前記第１の制御用データ出力制御手段は、間欠受信における受信時には、前記制御用データ出力手段からの前記制御用データの出力を停止させる、ことを特徴とする請求項１に記載の受信装置。
【請求項３】
前記第２の制御用データ保持手段は、不揮発性メモリである、ことを特徴とする請求項１または２に記載の受信装置。
【請求項４】
相手側通信装置からの信号を受信する受信手段と、当該受信手段で受信された信号を処理する信号処理手段と、を備えた受信装置における受信制御方法において、
電源がＯＦＦ状態からＯＮ状態になった場合に、前記受信手段の受信に要する制御用データを前記信号処理手段側から出力させる制御用データ出力ステップと、
出力された前記制御用データを前記受信手段において保持する第１の制御用データ保持ステップと、
前記信号処理手段側から出力される前記制御用データを前記第１の制御用データ保持ステップで保持される箇所とは異なる箇所で保持する第２の制御用データ保持ステップと、
間欠受信における停止時には、前記受信手段への電力供給を停止させ、間欠受信における受信時には、前記受信手段への電力供給を行うように制御する電力制御ステップと、
間欠受信における受信時には、前記第２の制御用データ保持ステップにおいて保持された制御用データを、前記受信手段に出力するステップと、
前記受信手段に出力された前記制御用データを前記受信手段において保持するステップと、を具備することを特徴とする受信制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、間欠受信動作を行う受信装置およびその受信装置における受信制御方法に関する。
【背景技術】
【０００２】
携帯電話機等の携帯端末装置では、待ち受け時（間欠受信時）において、報知情報信号を受信しない時には、各半導体メーカーが提供するＬＳＩのスタンバイモードまたはシャットダウンモードを使い、さらにそのＬＳＩの仕様の機能を使ってシステムの省電力化を図ってきた（例えば、特許文献１参照）。また、システム制御にからむ制御用データを保持する部品に関しては、電源を落とした状態にせずに、常に電力を供給する状態にして使用し、データを保持しなくても良い部品のみ、電力供給を停止することによって省電力化を図ることも行われている。また、携帯電話機の送受信部に用いられるＲＦＩＣ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）についても、待ち受け時における報知情報信号を受信しない時には、制御用データを内部に保持しないタイプのＲＦＩＣを用いる場合のみ、ＲＦＩＣへの電力供給を停止することも行われている。なお、前記ＲＦＩＣは、携帯電話機の送受信部に用いられる各種のＲＦ制御部品（ＩＣ部品）を総称したものである。
【特許文献１】特開２００６−２１１４３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、制御用データを内部に保持するタイプのＲＦＩＣを用いる場合においては、ＲＦＩＣへの電力供給を停止する処理は行っていない。このようなタイプのＲＦＩＣについても、システム上は、電力供給を停止して、できるだけ省電力化を図ることが望ましいが、消費電力を減らすためにＲＦＩＣの電力供給を停止すると、全ての制御用データが消滅してしまい、待ち受け時における報知情報信号の受信時に、ＲＦＩＣに再び電力を供給したときに、制御用データを電力供給の停止前の状態に復帰できなくなるという問題がある。
【０００４】
本発明は、このような問題点に鑑みてなされたものであり、本発明の目的は、制御用データを内部に保持するタイプのＲＦＩＣを用いる場合において、ＲＦＩＣへの電力供給を停止してシステムの省電力化を図ることができる受信装置および受信制御方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、本発明は、相手側通信装置からの信号を受信する受信手段と、当該受信手段で受信された信号を処理する信号処理手段とを備えた受信装置において、前記受信手段の受信に要する制御用データを出力する制御用データ出力手段と、電源がＯＦＦ状態からＯＮ状態になった場合には、前記制御用データ出力手段から前記制御用データを出力させる第１の制御用データ出力制御手段と、前記受信手段に設けられ、前記制御用データ出力手段から出力された制御用データを保持する第１の制御用データ保持手段と、前記制御用データ出力手段から出力された前記制御用データを前記第１の制御用データ保持手段とは異なる箇所で保持する第２の制御用データ保持手段と、間欠受信における停止時には、前記受信手段への電力供給を停止させ、間欠受信における受信時には、前記受信手段への電力供給を行うように制御する電力制御手段と、間欠受信における受信時に、前記第２の制御用データ保持手段に保持された制御用データを、第１の制御用データ保持手段へ出力させる第２の制御用データ出力制御手段とを備えることを特徴とする。
【０００６】
前記第１の制御用データ出力制御手段は、間欠受信における受信時には、前記制御用データ出力手段からの前記制御用データの出力を停止させることが好ましく、前記第２の制御用データ保持手段は、不揮発性メモリであることが好ましい。
【０００７】
また、本発明は、相手側通信装置からの信号を受信する受信手段と、当該受信手段で受信された信号を処理する信号処理手段とを備えた受信装置における受信制御方法において、電源がＯＦＦ状態からＯＮ状態になった場合に、前記受信手段の受信に要する制御用データを前記信号処理手段側から出力させる制御用データ出力ステップと、出力された前記制御用データを前記受信手段において保持する第１の制御用データ保持ステップと、前記信号処理手段側から出力される前記制御用データを前記第１の制御用データ保持ステップで保持される箇所とは異なる箇所で保持する第２の制御用データ保持ステップと、間欠受信における停止時には、前記受信手段への電力供給を停止させ、間欠受信における受信時には、前記受信手段への電力供給を行うように制御する電力制御ステップと、間欠受信における受信時には、前記第２の制御用データ保持ステップにおいて保持された制御用データを、前記受信手段に出力するステップと、前記受信手段に出力された前記制御用データを前記受信手段において保持するステップとを具備することを特徴とする。
【発明の効果】
【０００８】
本発明は、ＲＦＩＣへの電力供給の停止により制御用データが消滅しても、待ち受け時における報知情報信号の受信する時に、ＲＦＩＣに再び電力を供給したときに、制御用データを電力供給の停止前の状態に復帰できるので、待ち受け時における報知情報信号を受信しない時に、ＲＦＩＣへの電力供給を停止することが可能となり、システムの省電力化を図ることができる。
【発明を実施するための最良の形態】
【０００９】
本発明の実施の形態について図面を参照して説明する。図１は、本発明の受信装置を示すシステム構成図である。なお、本実施の形態では、受信装置として携帯電話機を例示して説明する。図１において、携帯電話機は、アンテナ１１を介して相手側通信装置と信号の送受信を行うＲＦＩＣ部（受信手段）１２と、ＲＦＩＣ部１２で送受信される信号を処理するＡＳＩＣ部１７を備えている。ＡＳＩＣ部１７は、内部に、信号の変復調を行うベースバンド部１３と、ＣＰＵ１５と、ＲＦＩＣ部１２の送受信に要する制御用データを出力するＳＰＩ（Ｓｅｒｉａｌ  Ｐｅｒｉｐｈｅｒａｌ  Ｉｎｔｅｒｆａｃｅ）制御部（制御用データ出力手段）１６を備えている。
【００１０】
また、ＲＦＩＣ部１２は、内部に、ＲＦ制御部３１と、４チャンネルアナログデジタルコンバータ（４ＣＨＡＮ  ＡＤＣ）３２と、ＰＬＬデジタルアナログコンバータ（ＰＬＬ  ＤＡＣ）３３と、電源がＯＮ状態の場合にＳＰＩ制御部１６から出力された制御用データを保持する制御レジスタ（第１制御用データ保持手段）３４とを備えている。
【００１１】
また、図１に示す携帯電話機は、さらに、ＳＰＩ制御部１６から出力された制御用データを保持するＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）（第２制御用データ保持手段）２４と、プログラムを格納するメモリ２５と、液晶表示部（ＬＣＤ）１４と、音声信号のＡ−Ｄ、Ｄ−Ａ変換を行うコーデック部１８と、電話機スピーカ２２と、電話機マイク２３と、ユーザからの入力情報をＣＰＵ１５に与えるキー入力部１９を備えている。
【００１２】
ＲＦＩＣ部１２の制御レジスタ３４とＡＳＩＣ部１７とＥＥＰＲＯＭ２４との間のインターフェースにはＳＰＩ（Ｓｅｒｉａｌ  Ｐｅｒｉｐｈｅｒａｌ  Ｉｎｔｅｒｆａｃｅ）を用いる。また、４チャンネルアナログデジタルコンバータ３２と、ＰＬＬデジタルアナログコンバータ３３もそのインターフェースとしてＳＰＩを用いる。パラレルインターフェースでも良いが、転送量が少ない場合は、ＳＰＩが有効である。
【００１３】
ＣＰＵ１５は、電力制御手段として、待ち受け時において報知情報信号を受信しない時（間欠受信における停止時）には、ＲＦＩＣ部１２への電力供給を停止させ、待ち受け時において報知情報を受信する時（間欠受信における受信時）には、ＲＦＩＣ部１２への電力供給を行うように制御する。また、ＣＰＵ１５は、第１の制御用データ出力制御手段として、電源がＯＦＦ状態からＯＮ状態になった場合には、ＳＰＩ制御部１６から制御用データを出力させ、また、第２の制御用データ出力制御手段として、間欠受信における受信時に、ＥＥＰＲＯＭ２４に保持された制御用データを、制御レジスタ３４へ出力させる。
【００１４】
図２は、ＲＦＩＣ部とＡＳＩＣ部とＥＥＰＲＯＭの外部接続構成例を示す図である。ＲＦＩＣ部１２は、ラッチ回路４１（「シリアル／パラレル変換回路」に相当する回路）およびレジスタ４２からなる制御レジスタ３４を備える。ＡＳＩＣ部１７とＲＦＩＣ部１２とＥＥＰＲＯＭ２４との間の通信は、ＳＣＬＫ（クロック）信号、ＳＯ（データ送出）信号、ＳＩ（データ入力）信号、ＣＳ／（チップセレクト）信号およびＧＰＩＯ（Ｇｅｎｅｒａｌ  Ｐｕｒｐｏｓｅ  Ｉ／Ｏ：汎用入出力）信号を使う。
【００１５】
図２において、ＲＦＩＣ部１２に電力が供給されている状態では、ＳＷ２がＯＮであり、ＳＯ（データ送出）信号線を介して、ＳＰＩ制御部１６からラッチ回路４１およびＥＥＰＲＯＭ２４に、制御用データが出力され、レジスタ４２およびＥＥＰＲＯＭ２４に制御用データが保存される。間欠受信における停止時に、ＲＦＩＣ部１２への電力供給が停止すると、レジスタ４２に保存されている制御用データは消滅する。間欠受信における受信時に、ＲＦＩＣ部１２への電力供給が開始されると、ＥＥＰＲＯＭ２４に保持されている制御用データがＳＩ２（データ入力）信号線に出力される。ＳＩ２（データ入力）信号線に出力された制御用データは、ＳＷ１およびＳＷ２がＯＦＦ、ＳＷ３がＯＮとなると、ＳＯ（データ送出）信号線を介して、ラッチ回路４１に出力され、レジスタ４２に保存される。ＳＷ１およびＳＷ２をＯＦＦとするのは、ＡＳＩＣ部１７のＳＰＩ制御部１６およびＲＦＩＣ部１２のレジスタ４２から出力されたデータと、ＥＥＰＲＯＭ２４から出力された制御用データとの衝突を確実に回避させるためである。
【００１６】
図３は、ＲＦＩＣ部とＡＳＩＣ部とＥＥＰＲＯＭの他の外部接続構成例を示す図である。ＳＰＩ制御部１６からのＣＮＴＬ（制御）信号（Ｒ（リード）／Ｗ（ライト）識別信号（ソフトによるＧＰＩＯ（Ｇｅｎｅｒａｌ  Ｐｕｒｐｏｓｅ  Ｉ／Ｏ：汎用入出力）信号あるいはＳＰＩ制御部の制御出力信号のどちらでも良い。））は、レジスタ４２およびＥＥＰＲＯＭ２４から出力される制御データの信号を制御するものである。ＣＮＴＬ（制御）信号は、通常は“Ｌｏｗ”であるが、ＥＥＰＲＯＭ２４から制御データを出力させるときは“Ｈｉｇｈ”となる。図３において、ＲＦＩＣ部１２に電力が供給されている状態では、ＳＷ２がＯＮとなり、ＳＯ（データ送出）信号線を介して、ＳＰＩ制御部１６からラッチ回路４１およびＥＥＰＲＯＭ２４に、制御用データが出力され、レジスタ４２およびＥＥＰＲＯＭ２４に制御用データが保存される。間欠受信における停止時に、ＲＦＩＣ部１２への電力供給が停止すると、レジスタ４２に保存されている制御用データは消滅する。間欠受信における受信時に、ＲＦＩＣ部１２への電力供給が開始されると、ＳＷ１がＯＮ、ＳＷ２がＯＦＦとなり、ＣＮＴＬ（制御）信号が“Ｈｉｇｈ”となると、レジスタ４２からのデータ出力が停止されるとともに、ＥＥＰＲＯＭ２４に保持されている制御用データがＳＩ（データ入力）信号線に出力される。ＳＩ（データ入力）信号線に出力された制御用データは、ＳＷ１がＯＮとなっているので、ＳＯ（データ送出）信号線を介して、ラッチ回路４１に出力され、レジスタ４２に保存される。ＳＷ２をＯＦＦとするのは、ＡＳＩＣ部１７のＳＰＩ制御部１６から出力されたデータと、ＥＥＰＲＯＭ２４から出力された制御用データとの衝突を確実に回避させるためである。
【００１７】
図４は、ＳＰＩ制御部周辺のブロック図である。ＳＰＩ制御部１６は、ＡＨＢ（Ａｄｖａｎｃｅｄ  Ｈｉｇｈ−ｐｅｒｆｏｒｍａｎｃｅ  Ｂｕｓ）インターフェース２０を用いてＣＰＵ１５に接続されている。ＳＷ１、ＳＷ２は、ＳＯ（データ送出）信号とＳＩ（データ入力）信号を切り替える信号切り替え部である。この信号切り替え部ＳＷ１、ＳＷ２の制御は、ＳＰＩ制御部１６を介してＣＰＵ１５が行う。なお、ＣＮＴＬ（制御）信号とＳＩ２（データ入力）信号は、ＧＰＩＯ信号でも良い。図５は、ＳＰＩ制御部のデータ入出力側の回路の一例を示す図である。
【００１８】
上述した図２および図３では、ＥＥＰＲＯＭをＲＦＩＣ部の外部に備える場合の外部接続構成例について説明したが、ＥＥＰＲＯＭはＲＦＩＣ部に内蔵されても良い。図６は、シリアルＩ／Ｆを備えたＥＥＰＲＯＭを内蔵したＲＦＩＣ部を用いたときのＲＦＩＣ部とＡＳＩＣ部の外部接続構成例を示す図であり、また、図７は、ＥＥＰＲＯＭを内蔵するＲＦＩＣ部の回路の一例を示す図である。
【００１９】
図６において、ＲＦＩＣ部１２に電力が供給されている状態では、マルチプレクサ（ＭＵＸ）４５においてＳＰＩ制御部１６からの信号線が選択され、ＳＰＩ制御部１６から制御用データが、ＳＯ（データ送出）信号線を介してレジスタ４２およびＥＥＰＲＯＭ２４に出力され、レジスタ４２およびＥＥＰＲＯＭ２４に制御用データが保存される。間欠受信における停止時に、ＲＦＩＣ部１２への電力供給が停止すると、レジスタ４２に保存されている制御用データは消滅する。間欠受信における受信時に、ＲＦＩＣ部１２への電力供給が開始されると、ＳＰＩ制御部１６からＷＡＫＥ  ＵＰ信号がＲＦ制御部３１およびマルチプレクサ（ＭＵＸ）４５に出力される。ＲＦ制御部３１は、ＷＡＫＥ  ＵＰ信号を受け取ると、ＥＥＰＲＯＭ２４からの信号線を選択するようにマルチプレクサ（ＭＵＸ）４６を制御する。また、マルチプレクサ（ＭＵＸ）４５は、ＷＡＫＥ  ＵＰ信号により、ＳＩ（データ入力）信号線からの信号線を選択する。したがって、間欠受信における受信時には、ＥＥＰＲＯＭ２４に保持されている制御用データは、マルチプレクサ（ＭＵＸ）４６を介してＳＩ（データ入力）信号線に出力され、マルチプレクサ（ＭＵＸ）４５を介してＳＯ（データ送出）信号線に出力されてレジスタ４２に保存される。なお、図６および図７では、ＥＥＰＲＯＭを内蔵したＲＦＩＣ部について説明しているが、もちろん、ＲＦＩＣ部内でデータを送受することも可能である。その場合は、ＲＦ制御部で処理・制御を管理し、コマンド信号により自動復帰させるようにする。
【００２０】
また、図８は、ＥＥＰＲＯＭを用いない場合のＡＳＩＣ部とＥＥＰＲＯＭの外部接続構成例を示す図である。ＡＳＩＣ部１７は、内部に制御用データを保持するレジスタ４９を備えている。ＲＦＩＣ部１２への電力供給を停止したためにレジスタ４２に保存されていた制御用データが消滅したときにおいて、間欠受信における受信時に、ＲＦＩＣ部１２への電力供給が開始されると、ＷＡＫＥ  ＵＰ信号またはＷＡＫＥ  ＵＰコマンドにより、ＡＳＩＣ部１７のレジスタ４９に保持されていた制御用データがＳＯ（データ送出）信号線を介して、レジスタ４２に保存される。このようにして、一括転送が実行される。
【００２１】
本発明は、上述したように、ＲＦＩＣへの電力供給の停止により制御用データが消滅しても、待ち受け時における報知情報信号の受信する時に、ＲＦＩＣに再び電力を供給したときに、制御用データを電力供給の停止前の状態に復帰できるので、待ち受け時における報知情報信号を受信しない時に、ＲＦＩＣへの電力供給を停止することが可能となり、システムの省電力化を図ることができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の受信装置を示すシステム構成図である。
【図２】ＲＦＩＣ部とＡＳＩＣ部とＥＥＰＲＯＭの外部接続構成例を示す図である。
【図３】ＲＦＩＣ部とＡＳＩＣ部とＥＥＰＲＯＭの他の外部接続構成例を示す図である。
【図４】ＳＰＩ制御部周辺のブロック図である。
【図５】ＳＰＩ制御部のデータ入出力側の回路の一例を示す図である。
【図６】ＥＥＰＲＯＭを内蔵したＲＦＩＣ部とＡＳＩＣ部の外部接続構成例を示す図である。
【図７】ＥＥＰＲＯＭを内蔵するＲＦＩＣ部の回路の一例を示す図である。
【図８】ＥＥＰＲＯＭを用いない場合のＡＳＩＣ部とＥＥＰＲＯＭの外部接続構成例を示す図である。
【符号の説明】
【００２３】
１１  アンテナ
１２  ＲＦＩＣ部
１３  ベースバンド部
１４  液晶表示部
１５  ＣＰＵ  
１６  ＳＰＩ制御部
１７  ＡＳＩＣ部
１８  コーデック部
１９  キー入力部
２０  ＡＨＢインターフェース
２２  スピーカ
２３  マイク
２４  ＥＥＰＲＯＭ
３１  ＲＦ制御部
３２  ４チャンネルアナログデジタルコンバータ
３３  ＰＬＬデジタルアナログコンバータ
３４  制御レジスタ
４１  ラッチ回路
４２，４９  レジスタ
４５，４６  マルチプレクサ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2008186245.tif 000008
【図７】
2008186245.tif 000009
【図８】
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