(57)【要約】【課題】シリサイド層上に抵抗値の上昇が抑制されたコンタクトを備え、高い信頼性を有する半導体装置およびその製造方法を提供する。【解決手段】半導体装置は、半導体基板１０と、半導体基板１０内に形成された活性領域５０と、活性領域５０の上面に形成されたシリサイド層４５と、半導体基板１０およびシリサイド層４５の上に形成された第１の層間絶縁膜１５と、シリサイド層４５上に形成され、第１の層間絶縁膜１５を貫通するコンタクトプラグ６０とを備えている。コンタクトプラグ１個当たりのシリサイド層４５の面積は、コンタクトプラグの面積以上、且つ、１００μｍ２以下である。【選択図】図１
2008270663.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内に形成された活性領域と、
前記活性領域の上面に形成されたシリサイド層と、
前記半導体基板および前記シリサイド層の上に形成された第１の層間絶縁膜と、
前記シリサイド層上に形成され、前記第１の層間絶縁膜を貫通するコンタクトプラグとを備えており、
前記コンタクトプラグ１個当たりの前記シリサイド層の面積は、前記コンタクトプラグの底面積以上、且つ、１００μｍ２以下である半導体装置。
【請求項２】
前記半導体基板と前記第１の層間絶縁膜との間および前記シリサイド層と前記第１の層間絶縁膜との間に形成され、前記コンタクトプラグの底部を囲み、水素を含む第１のエッチングストップ膜をさらに備えており、
前記コンタクトプラグは、前記第１のエッチングストップ膜を貫通する請求項１に記載の半導体装置。
【請求項３】
前記コンタクトプラグ上に形成された下部電極と、前記下部電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とを有するキャパシタと、
前記第１の層間絶縁膜上に形成され、前記キャパシタの底部を囲み、水素を含む第２のエッチングストップ膜とをさらに備えている請求項１または２に記載の半導体装置。
【請求項４】
前記コンタクトプラグは、前記シリサイド層上に複数個設けられており、前記コンタクトプラグ１個当たりの前記シリサイド層の面積は、１０μｍ２以下である請求項３に記載の半導体装置。
【請求項５】
前記コンタクトプラグ上に形成された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを有する強誘電体キャパシタと、
前記強誘電体キャパシタの側面および上面を覆う第２の層間絶縁膜と、
前記第１の層間絶縁膜と前記第２の層間絶縁膜との間に形成され、前記強誘電体キャパシタの底部を囲み、水素を含む第１の保護膜と、
前記第２の層間絶縁膜の側面上および上面上に形成され、水素を含む第２の保護膜とをさらに備えている請求項１または２に記載の半導体装置。
【請求項６】
前記コンタクトプラグは、前記シリサイド層上に複数個設けられており、前記コンタクトプラグ１個当たりの前記シリサイド層の面積は、１０μｍ２以下である請求項５に記載の半導体装置。
【請求項７】
前記シリサイド層は、Ｃｏ、Ｎｉ、Ｆｅ、Ｖ、Ｎｂ、Ｍｏ、およびＲｅのうち少なくともいずれか１つをさらに含む請求項１〜６のうちいずれか１つに記載の半導体装置。
【請求項８】
半導体基板内に活性領域を形成した後、前記活性領域の上面上にシリサイド層を形成する工程（ａ）と、
前記半導体基板上に第１の層間絶縁膜を形成した後、前記第１の層間絶縁膜を貫通し、前記シリサイド層の上面に達するコンタクトホールを形成する工程（ｂ）と、
前記コンタクトホールに導電膜を埋め込むことにより、コンタクトプラグを形成する工程（ｃ）とを備えており、
前記コンタクトプラグ１個当たりの前記シリサイド層の面積は、前記コンタクトプラグの底面積以上、且つ、１００μｍ２以下である半導体装置の製造方法。
【請求項９】
前記工程（ｃ）の後、前記半導体基板を５００℃以上の温度で加熱する工程（ｄ）をさらに備えている請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記工程（ａ）の後、且つ、前記工程（ｂ）の前に、前記半導体基板上に、水素を含む第１のエッチングストップ膜を形成する工程（ｅ）をさらに備えており、
前記工程（ｂ）では、前記第１の層間絶縁膜および前記第１のエッチングストップ膜を貫通する前記コンタクトホールを形成し、
前記工程（ｅ）において、前記第１のエッチングストップ膜中の水素の含有量は、６Ｘ１０２１個／ｃｍ３以上１Ｘ１０２２個／ｃｍ３以下である請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記工程（ｃ）の後、且つ、前記工程（ｄ）の前に、前記コンタクトプラグおよび前記第１の層間絶縁膜の上に、水素を含む第２のエッチングストップ膜を形成する工程（ｆ）と、
前記工程（ｆ）の後、且つ、前記工程（ｄ）の前に、前記第２のエッチングストップ膜を貫通して前記コンタクトプラグに接続され、下部電極と容量絶縁膜と上部電極とを有するキャパシタを形成する工程（ｇ）とをさらに備えており、
前記工程（ｆ）において、前記第２のエッチングストップ膜中の水素の含有量は、６Ｘ１０２１個／ｃｍ３以上１Ｘ１０２２個／ｃｍ３以下である請求項９または１０に記載の半導体装置の製造方法。
【請求項１２】
前記工程（ｃ）の後、且つ、前記工程（ｄ）の前に、前記コンタクトプラグおよび前記第１の層間絶縁膜の上に、水素を含む第１の保護膜を形成する工程（ｈ）と、
前記工程（ｈ）の後、且つ、前記工程（ｄ）の前に、前記第１の保護膜を貫通して前記コンタクトプラグに接続され、下部電極と強誘電体膜と上部電極とを有する強誘電体キャパシタを形成する工程（ｉ）と、
前記工程（ｉ）の後、且つ、前記工程（ｄ）の前に、前記第１の保護膜の上に、前記強誘電体キャパシタの側面および上面を覆う第２の層間絶縁膜を形成した後、前記第２の層間絶縁膜の側面上および上面上に、水素を含む第２の保護膜を形成する工程（ｊ）とをさらに備えており、
前記工程（ｈ）における前記第１の保護膜中の水素の含有量および前記工程（ｊ）における前記第２の保護膜中の水素の含有量は、それぞれ６Ｘ１０２１個／ｃｍ３以上１Ｘ１０２２個／ｃｍ３以下である請求項９または１０に記載の半導体装置の製造方法。
【請求項１３】
前記工程（ｃ）は、ロングスロースパッタ法により、前記コンタクトホールの内面上に密着層を形成する工程をさらに含んでいる請求項８〜１２のうちいずれか１つに記載の半導体装置の製造方法。
【請求項１４】
前記工程（ｂ）は、イオン注入法により、前記コンタクトホールの底面に設けられた前記シリサイド層へ水素イオンを注入する工程をさらに含んでいる請求項８〜１３のうちいずれか１つに記載の半導体装置の製造方法。
【請求項１５】
前記工程（ｂ）では、加速電圧を５ｋｅＶ以上３０ｋｅＶ以下とし、ドーズ量を１×１０１２ｃｍ−２以上１×１０１５ｃｍ−２以下として、水素イオンを注入する請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記工程（ｂ）は、前記コンタクトホールを形成した後、水素雰囲気中で前記半導体基板をアニール処理する工程をさらに含んでいる請求項８〜１３のうちいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばシリサイド層を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年の半導体装置の微細化に伴い、コンタクト抵抗を下げることを主な目的として、シリサイド技術が採用されている。ところが、素子分離領域により囲まれた活性領域の表面に、シリコン中の拡散係数が大きい金属を用いてシリサイド層を形成した場合、素子分離領域と活性領域との接合領域では、過剰なシリサイド反応が起こることで接合リークが発生するという課題が従来から指摘されていた。ここで、シリサイド層を有する従来の半導体装置について、図１０（ａ）、（ｂ）を用いて説明する。最初に、図１０（ａ）、（ｂ）は、従来の半導体装置の構成を示す上面図である。
【０００３】
図１０（ａ）に示すように、従来の半導体装置において、素子分離領域２０により囲まれた活性領域（図示せず）の表面上に、大きな面積を有するシリサイド領域４０が形成されている場合、シリサイド領域４０中の金属元素が、シリサイド工程処理時に未反応のままシリコン基板中を拡散してしまうことがある。これにより、活性領域と素子分離領域２０との接合領域に未反応の金属元素が集中する結果、この金属元素が接合領域で過剰なシリサイド反応を起こし、ソース・ドレイン領域として機能する不純物拡散層において接合リークが発生するという不具合があった。
【０００４】
このような不具合に対して、シリサイド領域４０中の金属元素がシリサイド工程処理時にシリコン基板中を拡散する特性を勘案して、図１０（ｂ）に示すように、シリサイド領域４０を複数の小さな領域に分割する方法が提案されている。ここで、図１０（ａ）と図１０（ｂ）を比べると、図１０（ａ）に示す半導体装置の場合には、シリサイド領域４０の面積が大きく、周囲長も長いため、活性領域と素子分離領域２０との接合領域には、シリサイド領域４０から拡散した未反応の金属元素が過剰に集中する。
【０００５】
一方、図１０（ｂ）に示す半導体装置の場合には、例えば図１０（ｂ）の中心付近に位置するシリサイド領域４０ｂに注目すると、図１０（ａ）に示す半導体装置に比べて、シリサイド領域４０ｂの面積は小さく、その周囲長も短い。そのため、活性領域と素子分離領域２０ｂとの接合領域に未反応の金属元素が集中しても、その金属元素の量は比較的少ないと言える。また、各シリサイド領域４０ｂは、素子分離領域２０ｂによって分離されているため、隣接する他のシリサイド領域４０ｂからの金属元素が、活性領域と素子分離領域２０との接合領域に集中することはない。以上の方法により、従来の半導体装置では、活性領域と素子分離領域との接合領域に未反応の金属元素が過剰に集中するのを抑え、接合リークの発生を抑制している（特許文献１参照）。
【特許文献１】特開２００５−１５０３７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ここで、活性領域の表面上に形成されたシリサイド領域４０の上には、コンタクトが形成される場合が多い。これは、上述したように、半導体装置の微細化に伴い、コンタクト抵抗を下げるために、コンタクトの下にシリサイド領域を形成することによる。しかしながら、従来の半導体装置では、シリサイド領域上にコンタクトを形成する場合、上述のように、シリサイド領域の面積と接合リークとの関連性については検討されているものの、シリサイド領域の面積とコンタクト抵抗の関係については明らかにされていない。
【０００７】
また、シリサイド領域上にコンタクトを形成した後に５００℃以上の熱処理を加えると、シリサイド領域の面積によっては、コンタクト抵抗が上昇して、信頼性の低下を招くという不具合も生じるおそれがある。さらに、近年、半導体装置の微細化に伴いプロセス全般の低温化が図られているが、比較的低温で形成可能なプラズマ系絶縁膜の成膜などにおいても、プラズマ放電中にウエハ基板温度が５００℃以上に上昇することがあり、シリサイド領域上での安定したコンタクト形成は困難なものであった。
【０００８】
本発明の目的は、上記課題に鑑みてなされたものであり、シリサイド層上に抵抗値の上昇が抑制されたコンタクトを備え、高い信頼性を有する半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記の課題を解決するために、本発明の半導体装置は、半導体基板と、前記半導体基板内に形成された活性領域と、前記活性領域の上面に形成されたシリサイド層と、前記半導体基板および前記シリサイド層の上に形成された第１の層間絶縁膜と、前記シリサイド層上に形成され、前記第１の層間絶縁膜を貫通するコンタクトプラグとを備えており、前記コンタクトプラグ１個当たりの前記シリサイド層の面積は、前記コンタクトプラグの底面積以上、且つ、１００μｍ２以下である。
【００１０】
この構成によれば、シリサイド層の面積を所定の範囲にすることで、コンタクトプラグの底部に加わる構造的ストレスを低減させることができるため、シリサイド層からコンタクトプラグの底部へ酸素が集中するのを抑制することができる。その結果、酸素による絶縁物の発生を抑えることができ、低抵抗なコンタクトプラグを備えた信頼性の高い半導体装置を実現することができる。
【００１１】
なお、前記半導体基板と前記第１の層間絶縁膜との間および前記シリサイド層と前記第１の層間絶縁膜との間に形成され、前記コンタクトプラグの底部を囲み、水素を含む第１のエッチングストップ膜をさらに備えており、前記コンタクトプラグは、前記第１のエッチングストップ膜を貫通していてもよい。
【００１２】
また、前記コンタクトプラグ上に形成された下部電極と、前記下部電極上に形成された容量絶縁膜と、前記容量絶縁膜上に形成された上部電極とを有するキャパシタと、前記第１の層間絶縁膜上に形成され、前記キャパシタの底部を囲み、水素を含む第２のエッチングストップ膜とをさらに備えていてもよい。
【００１３】
また、前記コンタクトプラグ上に形成された下部電極と、前記下部電極上に形成された強誘電体膜と、前記強誘電体膜上に形成された上部電極とを有する強誘電体キャパシタと、前記強誘電体キャパシタの側面および上面を覆う第２の層間絶縁膜と、前記第１の層間絶縁膜と前記第２の層間絶縁膜との間に形成され、前記強誘電体キャパシタの底部を囲み、水素を含む第１の保護膜と、前記第２の層間絶縁膜の側面上および上面上に形成され、水素を含む第２の保護膜とをさらに備えていてもよい。
【００１４】
これらの構成によれば、第１のエッチングストップ膜、第２のエッチングストップ膜、並びに、第１の保護膜および第２の保護膜がそれぞれ水素を含んでいるため、シリサイド層から酸素が拡散してコンタクトプラグの底部に絶縁物が発生するのをさらに抑制することができる。その結果、より低抵抗化されたコンタクトプラグを備え、信頼性の高い半導体装置を実現することができる。
【００１５】
また、本実施形態の半導体装置の製造方法は、半導体基板内に活性領域を形成した後、前記活性領域の上面上にシリサイド層を形成する工程（ａ）と、前記半導体基板上に第１の層間絶縁膜を形成した後、前記第１の層間絶縁膜を貫通し、前記シリサイド層の上面に達するコンタクトホールを形成する工程（ｂ）と、前記コンタクトホールに導電膜を埋め込むことにより、コンタクトプラグを形成する工程（ｃ）とを備えており、前記コンタクトプラグ１個当たりの前記シリサイド層の面積は、前記コンタクトプラグの底面積以上、且つ、１００μｍ２以下である。なお、前記工程（ｃ）の後、前記半導体基板を５００℃以上の温度で加熱する工程（ｄ）をさらに備えていてもよい。
【００１６】
この方法によれば、シリサイド層の面積を所定の範囲にすることで、シリサイド層から拡散する酸素量を低減させることができるため、コンタクトプラグの底部で酸素の凝集により絶縁物が発生するのを抑制できる。従って、本発明の半導体装置の製造方法を用いれば、例えばコンタクトプラグを形成した後、工程（ｄ）のように５００℃以上の熱処理が施される場合でも、コンタクトプラグの抵抗値の上昇を防ぐことができ、低抵抗なコンタクトプラグを備え、信頼性の高い半導体装置を製造することができる。
【発明の効果】
【００１７】
本発明の半導体装置およびその製造方法によれば、コンタクトプラグの底部に酸素が凝集するのを効果的に抑制することができるため、シリサイド層上に低抵抗なコンタクトプラグを備えた信頼性の高い半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１８】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について、図面を用いて説明する。図１（ａ）は、本実施形態の半導体装置に係る評価パターンを示す上面図であり、図１（ｂ）は、本実施形態の半導体装置の構成を示す断面図である。最初に、本実施形態の半導体装置の構成を説明する。
【００１９】
図１（ｂ）の右図に示すように、本実施形態の半導体装置は、半導体基板１０と、半導体基板１０内に形成された活性領域５０と、活性領域５０の上面上に形成され、ＣｏＳｉなどからなるシリサイド層４５と、シリサイド層４５および半導体基板１０の上に形成され、プラズマＴＥＯＳ（Tetra Ethyl Ortho Silicate）膜などからなる第１の層間絶縁膜１５と、第１の層間絶縁膜１５を貫通してシリサイド層４５に接続されるコンタクトプラグ６０と、コンタクトプラグ６０および第１の層間絶縁膜１５の上に形成され、Ａｌ等からなる配線層７００と、第１の層間絶縁膜１５および配線層７００の上に形成された第２の層間絶縁膜１６とを備えている。なお、コンタクトプラグ６０は、コンタクトホールの内面に設けられた密着層７０と、密着層７０上に設けられ、Ｗ（タングステン）などからなり、コンタクトホールを埋める導電膜８０とから構成されている。なお、活性領域５０は、素子分離領域２０によって取り囲まれている。
【００２０】
ここで、本実施形態の半導体装置では、コンタクトプラグ１個当たりに対する面積が、コンタクトプラグの底面積以上、且つ、１００μｍ２以下となるように、シリサイド層４５が設けられている。このようにシリサイド層４５の面積を上記の範囲に設定する理由について、以下に説明する。
【００２１】
一般的に、シリサイド層上の中央付近にコンタクトプラグを形成した場合、コンタクトプラグの底部に構造的ストレスが加わることで、このストレスをドライビングフォースとして、シリサイド層の円周方向からコンタクトプラグの底部に向かって、シリサイド層中の酸素が拡散してくると言われている。本願発明者は、コンタクトプラグの底部に酸素が集まることにより、シリサイド層中のＳｉが酸化されるため絶縁物が発生したり、シリサイドの凝集が加速したりするなど、シリサイド層とコンタクトプラグとの間に異常が生じると考えた。
【００２２】
そこで、図１（ａ）に示すように、コンタクトプラグ６０が中心に設けられたシリサイド層４５を有する評価パターンを基に、コンタクトプラグ６０の中心からシリサイド層４５と素子分離領域２０との境界までの最大距離１００を変化させて、コンタクトプラグ６０の抵抗値を測定した。なお、最大距離１００を変化させて、例えば図１（ｂ）の左図に示す面積の小さいシリサイド層４５や、図１（ｂ）の右図に示す面積の大きいシリサイド層４５を形成することで、コンタクトプラグ６０の抵抗評価を行った。評価結果を図１（ｃ）に示す。
【００２３】
図１（ｃ）は、シリサイド層４５（シリサイド領域）の面積に対するコンタクトプラグ６０の抵抗値を示す図である。なお、横軸はコンタクトプラグ１個当たりのシリサイド層４５の面積を示している。図１（ｃ）に示すように、シリサイド層４５の面積が１μｍ２から１００μｍ２に増加するに従って、コンタクトプラグの抵抗値も大きくなっている。ここで、シリサイド層４５の面積が１００μｍ２の時、コンタクトプラグ６０の抵抗値は１μｍ２の時と比べて２０％程度高くなっている。これは、シリサイド層４５の面積が増加するに連れて、コンタクトプラグ６０の底部に酸素が凝集する結果、絶縁物が形成され、コンタクトプラグ６０の抵抗値が上昇することを示している。なお、シリサイド層４５の面積が１００μｍ２時のコンタクトプラグの抵抗値は実用可能な範囲である。
【００２４】
しかしながら、シリサイド層４５の面積が１００μｍ２を超えると、コンタクトプラグ６０の抵抗値が急激に増加していることがわかる。具体的には、シリサイド層４５の面積が１００μｍ２より大きい場合の抵抗値は、シリサイド層４５の面積が１μｍ２である場合の抵抗値に対して２倍以上も大きくなり、実用可能な範囲を超えてしまう。
【００２５】
従って、正方形のシリサイド層４５の面積が１００μｍ２以下となるように、言い換えれば、コンタクトプラグ６０の中心から活性領域５０と素子分離領域２０との境界までの最大距離１００（図１（ａ）参照）が７μｍ以下となるように、シリサイド層４５の面積を調節すれば、該シリサイド層４５上に設けられたコンタクトプラグ６０の抵抗値を実用可能な範囲に設定することができる。
【００２６】
以上説明したように、本実施形態の半導体装置では、コンタクトプラグ１個当たりのシリサイド層４５の面積をコンタクトプラグの底面積以上、且つ、１００μｍ２以下に規定することで、従来の半導体装置に比べて、シリサイド層４５中から拡散する酸素量を低減させることができるため、絶縁物の発生が抑制される。従って、比較的低抵抗なコンタクトプラグを備え、信頼性の高い半導体装置を実現することができる。
【００２７】
（第２の実施形態）
以下、本発明の第２の実施形態では、例えば上述の第１の実施形態の半導体装置に熱処理を施した半導体装置およびその製造方法について、図面を用いて説明する。図２（ａ）は、本実施形態の半導体装置の構成を示す断面図である。
【００２８】
図２（ａ）の左図に示すように、本実施形態の半導体装置の構成は、上述の第１の半導体装置と同様である。ここで、本実施形態の半導体装置の製造方法について図２（ｂ）〜（ｄ）を用いて説明する。図２（ｂ）〜（ｄ）は、本実施形態の半導体装置の製造方法を示す断面図である。
【００２９】
まず、図２（ｂ）に示すように、例えばＳｉからなる半導体基板１０内に活性領域５０およびＳｉＯ２などからなる素子分離層（図示せず）を形成する。次に、半導体素子（図示せず）が設けられた半導体基板１０上に、例えばＣｏ膜を５〜３０ｎｍの膜厚で堆積する。続いて、３００℃〜５００℃の熱処理を加えることで、半導体基板１０内に形成された活性領域５０の上面上でＣｏとＳｉとが反応して、ＣｏＳｉが生成される。ここで、半導体基板１０内に形成された素子分離層の上面上では、ＣｏとＳｉＯ２との反応は起こらないため、未反応のＣｏ膜が残存する。従って、熱処理後は、硫過水で洗浄することにより、素子分離上に残存した未反応のＣｏ膜を除去する。次に、再度３００℃〜５００℃の熱処理を加えることにより、活性領域５０の所望の上面上に、ＣｏＳｉからなるシリサイド層４５を形成する。
【００３０】
次に、図２（ｃ）に示すように、半導体基板１０の全面上に、例えば４００〜１２００ｎｍの膜厚で、プラズマＴＥＯＳなどからなる第１の層間絶縁膜１５を堆積する。次に、リソグラフィー技術によりレジストパターンを形成した後、ドライエッチング法を用いて、第１の層間絶縁膜１５を貫通し、シリサイド層４５の上面に達するコンタクトホールを形成する。続いて、コンタクトホールの内面上に、例えばＣＶＤ（Chemical Vapor Deposition）法により、５〜３０ｎｍの膜厚でＴｉＮなどからなる密着層７０を形成する。次に、半導体基板１０の全面上にＷなどからなる導電膜８０を堆積して、コンタクトホールに埋め込む。その後、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、導電膜８０のうち、コンタクトホール内部以外に形成された部分を除去する。これにより、シリサイド層４５上に、密着層７０と導電膜８０とから構成されるコンタクトプラグ６０を形成することができる。
【００３１】
次に、図２（ｄ）に示すように、半導体基板１０の全面上に、例えばＡｌを主成分とする導電膜を堆積する。その後、半導体基板１０の所望の領域に、リソグラフィー技術によりレジストパターンを形成した後、ドライエッチング法を用いて、導電膜の一部を除去することで、コンタクトプラグ６０に接続される配線層７００を形成する。続いて、第１の層間絶縁膜１５および配線層７００の上に、例えば膜厚が３００〜７００ｎｍでＨＤＰ−ＮＳＧ（High Density Plasma−Non Silicate Glass）膜からなる第２の層間絶縁膜１６を堆積する。以降、所定の工程を経て、本実施形態の半導体装置を製造することができる。なお、所定の工程の中には、５００℃以上の高温での熱処理工程が含まれる。ここで、本実施形態の半導体装置の製造方法では、図２（ｂ）で示す工程で形成されるシリサイド層４５の面積を５μｍ２以下にすることが好ましい。以下、シリサイド層４５の面積を上記の範囲内に設定する理由を説明する。図２（ｅ）は、本実施形態の半導体装置に係る評価パターンを示す上面図である。
【００３２】
図２（ｅ）に示すように、シリサイド層４５に対して熱処理が及ぼす影響を検討するために、コンタクトプラグ６０が中心に設けられた正方形のシリサイド層４５が複数個配置された評価パターンを作製した。ここで、本実施形態では、シリサイド層４５が例えば４個設けられているが、各シリサイド層４５の面積の合計は、上述の図１（ａ）に示す単一のシリサイド層４５の面積と等しくなっている。なお、コンタクトプラグ６０の中心からシリサイド層４５と素子分離領域２０との境界までの最大距離１００を変化させることで、シリサイド層４５の面積とコンタクトプラグ６０の抵抗値との関係を調べた。なお、最大距離１００を変化させて、例えば図２（ａ）の左図に示す面積の小さいシリサイド層４５や、図２（ａ）の右図に示す面積の大きいシリサイド層４５を形成することで、コンタクトプラグ６０の抵抗評価を行った。評価結果を図２（ｆ）に示す。
【００３３】
図２（ｆ）は、シリサイド層４５の面積に対するコンタクトプラグ６０の抵抗値を示す図である。なお、横軸に示すシリサイド層４５の面積は、各シリサイド層４５の面積の合計をコンタクトプラグの個数で割ることにより、コンタクトプラグ１個当たりのシリサイド層４５の面積を表している。図２（ｆ）に示すように、熱処理の有無にかかわらず、シリサイド層４５の面積が１μｍ２から５０μｍ２に増加するに連れ、抵抗値の上昇が見られる。ここで、５００℃以上の熱処理がある場合と無い場合を比較すると、熱処理がある場合の抵抗値は、シリサイド層４５の面積が増加するに伴い、著しく増大することがわかる。
【００３４】
ここで、コンタクトプラグ６０の形成後に例えば５００℃以上の熱処理を行うと、コンタクトプラグ６０の底部に加わる構造的ストレスの影響が小さくても、コンタクトプラグ６０の底部に集中する酸素の拡散速度が急激に加速され、シリサイド層４５とコンタクトプラグ６０の間に異常が生じてしまう。その結果、コンタクトプラグ６０を形成した後に、５００℃以上の熱処理を行う場合は、シリサイド層４５の面積を十分に小さくしなければ、比較的低抵抗なコンタクトプラグを得ることができない。具体的には、図２（ｆ）に示すように、コンタクトプラグ１個当たりのシリサイド層４５の面積を５μｍ２以下になるように調節することで、実用可能な範囲の抵抗値を有するコンタクトプラグを形成することができる。
【００３５】
以上、本実施形態の半導体装置およびその製造方法では、コンタクトプラグ１個当たりのシリサイド層４５の面積を５μｍ２以下に規定することで、５００℃以上の熱処理が施されても、シリサイド層４５中から拡散する酸素量を低減させることができるため、酸素の凝集による絶縁物の発生が抑制される。従って、比較的低抵抗なコンタクトプラグを備え、信頼性の高い半導体装置を実現することができる。
【００３６】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置およびその製造方法について、図面を用いて説明する。なお、本実施形態の半導体装置として、強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）を例に挙げる。図３（ａ）は、本実施形態の半導体装置の構成を示す断面図である。
【００３７】
図３（ａ）に示すように、本実施形態の半導体装置は、半導体基板１０と、半導体基板１０内に形成され、ＳｉＯ２などからなる素子分離領域２０と、素子分離領域２０によって取り囲まれ、ソース・ドレイン領域（図示せず）が設けられた活性領域５０と、ソース・ドレイン領域の上面上にそれぞれ形成され、ＣｏＳｉなどからなるシリサイド層４５ａ、４５ｂと、半導体基板１０の内、平面的に見てシリサイド層４５ａとシリサイド層４５ｂとの間に位置する領域上に形成されたゲート酸化膜２０９およびゲート電極２１０と、ゲート酸化膜２０９およびゲート電極２１０の側面上に形成されたサイドウォール２０８と、半導体基板１０およびゲート電極２１０の上に形成され、プラズマＴＥＯＳなどからなる第１の層間絶縁膜１５と、第１の層間絶縁膜１５を貫通し、シリサイド層４５ａ、４５ｂにそれぞれ接続されるコンタクトプラグ６０ａ、６０ｂとを備えている。
【００３８】
さらに、本実施形態の半導体装置は、コンタクトプラグ６０ａ上に形成され、酸素バリア膜２４０、下部電極２５０、強誘電体膜２７０、および上部電極２８０を有する強誘電体キャパシタと、例えばＴｉＮからなり、第１の層間絶縁膜１５の一部上に設けられ、強誘電体キャパシタの底部を囲む第１の水素バリア膜３００と、第１の水素バリア膜３００上に設けられ、強誘電体キャパシタの側面および上面を覆う第２の層間絶縁膜１６と、第２の層間絶縁膜１６の側面上および上面上に形成され、例えばＴｉＮからなる第２の水素バリア膜３１０と、第１の層間絶縁膜１５上に形成され、コンタクトプラグ６０ｂに接続されるビット線２３０と、第１の層間絶縁膜１５およびビット線２３０の上に形成された第３の層間絶縁膜１７とを備えている。
【００３９】
なお、コンタクトプラグ６０ａ、６０ｂは、コンタクトホールの内面に設けられた密着層７０と、密着層７０上に設けられ、Ｗなどからなり、コンタクトホールを埋める導電膜８０とからそれぞれ構成されている。
【００４０】
次に、本実施形態に係る強誘電体メモリの製造方法について、図３（ｂ）〜（ｄ）を用いて説明する。図３（ｂ）〜（ｄ）は、本実施形態の半導体装置の製造方法を示す断面図である。
【００４１】
まず、図３（ｂ）に示すように、例えばＳｉからなる半導体基板１０内に活性領域５０およびＳｉＯ２などからなる素子分離層（図示せず）を形成する。次に、半導体素子（図示せず）が設けられた半導体基板１０上に、例えばＣｏ膜を５〜３０ｎｍの膜厚で堆積する。続いて、３００℃〜５００℃の熱処理を加えることで、半導体基板１０内に形成されたソース・ドレイン領域の上面上でＣｏとＳｉとが反応して、ＣｏＳｉが生成される。ここで、半導体基板１０内に形成された素子分離領域２０の上面上では、ＣｏとＳｉＯ２との反応は起こらないため、未反応のＣｏ膜が残存する。従って、熱処理後は、硫過水で洗浄することにより、素子分離上に残存した未反応のＣｏ膜を除去する。次に、再度３００℃〜５００℃の熱処理を加えることにより、ソース・ドレイン領域の上面上に、ＣｏＳｉからなるシリサイド層４５ａ、４５ｂをそれぞれ形成する。
【００４２】
次に、半導体基板１０の所定の領域上に、ゲート酸化膜２０９およびゲート電極２１０を形成した後、ゲート酸化膜２０９およびゲート電極２１０の側面上にサイドウォール２０８を形成する。続いて、半導体基板１０の全面上に、例えば４００〜１２００ｎｍの膜厚でプラズマＴＥＯＳからなる第１の層間絶縁膜１５を堆積する。
【００４３】
次に、リソグラフィー技術によりレジストパターンを形成した後、ドライエッチング法を用いて、第１の層間絶縁膜１５を貫通し、シリサイド層４５ａ、４５ｂの上面に達するコンタクトホールをそれぞれ形成する。続いて、コンタクトホールの内面上に、例えばＣＶＤ法により、５〜３０ｎｍの膜厚でＴｉＮなどからなる密着層７０を形成する。次に、半導体基板１０の全面上にＷなどからなる導電膜８０を堆積して、コンタクトホールに埋め込む。その後、ＣＭＰ法を用いて、導電膜８０のうちコンタクトホール内部の領域以外に形成された部分を除去する。これにより、シリサイド層４５ａ、４５ｂ上に、密着層７０と導電膜８０とから構成されるコンタクトプラグ６０ａ、６０ｂをそれぞれ形成することができる。 
【００４４】
続いて、図３（ｃ）に示すように、半導体基板１０の全面上に、例えば窒化シリコン（ＳｉＮ）膜を膜厚が２０〜２００ｎｍで堆積する。次に、リソグラフィー技術により、ＳｉＮ膜の内、コンタクトプラグ６０ａの上面および第１の層間絶縁膜１５の一部上に形成された部分の上にレジストを形成し、該レジストをマスクとしてＳｉＮ膜をエッチングすることで、第１の水素バリア膜３００を形成する。次に、第１の層間絶縁膜１５の上に、コンタクトプラグ６０ｂに接続され、膜厚が５０〜２００ｎｍで例えばＷからなるビット線２３０を形成する。
【００４５】
続いて、図３（ｄ）に示すように、リソグラフィー技術によるレジストパターンを用いて、第１の水素バリア膜３００の内、コンタクトプラグ６０ａの上面上および第１の層間絶縁膜１５の一部上に形成された部分をドライエッチング法により除去する。次に、コンタクトプラグ６０ａの上面、第１の層間絶縁膜１５の一部、および第１の水素バリア膜３００の上に、酸素バリア膜２４０、下部電極２５０、強誘電体膜２７０、および上部電極２８０を順次堆積させる。その後、リソグラフィー技術により形成したレジストパターンをマスクとして、酸素バリア膜２４０、下部電極２５０、強誘電体膜２７０、および上部電極２８０を所定の形状にパターニングする。これにより、酸素バリア膜２４０、下部電極２５０、強誘電体膜２７０、および上部電極２８０を有し、コンタクトプラグ６０ａを介して、シリサイド層４５ａを有するソース・ドレイン領域のいずれか一方に接続される強誘電体キャパシタを形成することができる。ここで、酸素バリア膜２４０として、例えば膜厚が３０〜１００ｎｍのＩｒＯｘ膜を用い、下部電極２５０として、例えば膜厚が２０〜２００ｎｍのＰｔ膜を用いる。また、強誘電体膜２７０として、例えば膜厚が３０〜２００ｎｍのＳＢＴ（ＳｒＢｉ２Ｔａ２Ｏ９）膜を用い、上部電極２８０として、例えば膜厚が２０〜２００ｎｍのＰｔ膜を用いる。
【００４６】
上述の工程では、強誘電体膜２７０としてＳＢＴを用いたが、これに限定されるものではなく、他にＰＺＴ、ＢＬＴ、ＢｉＴ、ＢａＴｉＯｘなどの材料でも構わない。また、上部電極２８０および下部電極２５０としてＰｔを用いたが、これに限定されるものではなく、他にＩｒ、ＩｒＯｘ、Ｔａ、ＴａＯｘ、Ｔｉ、ＴｉＯｘ、Ｒｕ、ＲｕＯｘ、Ｗ、ＴｉＮ、Ｎｉ、Ｃｏなどの材料でも同様の効果が得られる。
【００４７】
次に、半導体基板１０の全面上に、例えば膜厚が４００〜８００ｎｍのプラズマＴＥＯＳからなる第２の層間絶縁膜１６を堆積する。続いて、リソグラフィー技術により形成したレジストパターンをマスクとして、第１の水素バリア膜３００およびキャパシタの上に設けられた部分を残して、第２の層間絶縁膜１６を除去する。次に、半導体基板１０の全面上に、例えば膜厚が１０〜２００ｎｍのＳｉＮ膜を堆積する。その後、第２の層間絶縁膜１６の上面および側面上に設けられた部分を残して、ＣＭＰ法によりＳｉＮ膜を除去することで、第２の水素バリア膜３１０を形成する。続いて、第１の層間絶縁膜１５およびビット線２３０の上に、例えばＨＤＰ−ＮＳＧ膜からなる第３の層間絶縁膜１７を形成する。その後、強誘電体膜２７０の強誘電体特性を発現させるため、高温（例えば５００℃〜８００℃）での熱処理工程などを経て、本実施形態の強誘電体メモリを製造することができる。
【００４８】
ここで、本実施形態の半導体装置の製造方法においては、第１の水素バリア膜３００および第２の水素バリア膜３１０として、枚葉式のＬＰ−ＣＶＤ（Low Pressure−Vapor Deposition）装置を用いて成膜したＳｉＮ膜を使用することが好ましい。この理由を以下に説明する。図４（ａ）は、各種の成膜方法で形成したＳｉＮ膜の水素含有量を示す図である。ここで、プラズマＳｉＮ膜１およびプラズマＳｉＮ膜２は、４００〜６００Ｔｏｒｒの減圧状態で、プラズマエネルギーにより原料を分解して成膜する枚葉式の装置を用いて形成されたＣＶＤ膜である。また、ＬＰ−ＳｉＮ膜１、ＬＰ−ＳｉＮ膜２、およびＬＰ−ＳｉＮ膜３は、３００〜６００Ｔｏｒｒの減圧下で、熱分解反応により原料を分解して成膜する枚葉式の装置を用いて形成されたＬＰ−ＣＶＤ膜である。さらに、ＬＰ−ＳｉＮ膜４およびＬＰ−ＳｉＮ膜５は、一般的に用いられているバッチ式処理の装置を用いて形成されたＬＰ−ＣＶＤ膜である。図４（ａ）に示すように、ＬＰ−ＳｉＮ膜１、ＬＰ−ＳｉＮ膜２、およびＬＰ−ＳｉＮ膜３の水素含有量は、他の方法で成膜したＳｉＮ膜よりも少なく、６×１０２１個／ｃｍ３以上１×１０２２個／ｃｍ３以下の範囲内である。ここで、水素含有量が少ない膜ほど、強誘電体膜が水素劣化するのを抑制することができ、水素バリア性能が高い。従って、ＬＰ−ＳｉＮ膜１、ＬＰ−ＳｉＮ膜２、およびＬＰ−ＳｉＮ膜３は、水素バリア性能の高い材料であると言える。
【００４９】
一方、図４（ｂ）は、水素劣化を起こしていないデバイスに設けられた水素バリア膜中の水素含有量を示す図である。なお、水素バリア膜を深さ方向においてＳＩＭＳ（Secondary Ionization Mass Spectrometer）分析することにより、水素バリア膜の深さに対する水素含有量を表している。図４（ａ）および図４（ｂ）に示す結果を合わせて考えると、水素含有量が６×１０２１個／ｃｍ３以上１×１０２２個／ｃｍ３以下の範囲である水素バリア膜は、強誘電体膜に対する水素劣化の抑制効果を有することがわかる。 
【００５０】
さらに、本実施形態の半導体装置では、水素含有量が６×１０２１個／ｃｍ３以上１×１０２２個／ｃｍ３以下の範囲である水素バリア膜を用いることで、熱処理によりコンタクトプラグ６０ａの抵抗値が上昇するのを抑制することができる。以下、その理由について、図４（ｃ）、（ｄ）を用いて説明する。図４（ｃ）は、本実施形態の半導体装置に係る評価パターンを示す上面図である。
【００５１】
図４（ｃ）に示すように、水素バリア膜の効果を検討するために、コンタクトプラグ６０ａが中心に設けられた正方形のシリサイド層４５ａが複数個配置された評価パターンを作製した。ここで、本実施形態では、シリサイド層４５ａが例えば４個設けられているが、各シリサイド層４５ａの面積の合計は、上述の図１（ａ）に示す単一のシリサイド層４５の面積と等しくなっている。なお、コンタクトプラグ６０ａの中心からシリサイド層４５ａと素子分離領域２０との境界までの最大距離１００を変化させることで、シリサイド層４５ａの面積とコンタクトプラグ６０ａの抵抗値との関係を調べた。
【００５２】
図４（ｄ）は、シリサイド層４５ａ（シリサイド領域）の面積に対するコンタクトプラグ６０ａの抵抗値を示す図である。なお、横軸に示すシリサイド層４５ａの面積は、各シリサイド層４５ａの面積の合計をコンタクトプラグの個数で割ることにより、コンタクトプラグ１個当たりのシリサイド層の面積を表している。図４（ｄ）に示すように、水素バリア膜の有無にかかわらず、シリサイド層４５の面積が１μｍ２〜５０μｍ２に増加するに連れ、抵抗値の上昇が見られる。ここで、水素バリア膜がある場合と無い場合を比較すると、水素バリア膜が無い場合の抵抗値は、シリサイド層４５ａの面積が増加するに伴い、著しく増大することがわかる。
【００５３】
ここで、第２の実施形態の半導体装置と同様にして、コンタクトプラグ６０ａの形成後に例えば５００℃以上の熱処理を行うと、コンタクトプラグ６０ａの底部に加わる構造的ストレスの影響が小さくても、コンタクトプラグ６０ａの底部に集中する酸素の拡散速度が急激に加速され、シリサイド層４５ａとコンタクトプラグ６０ａの間に異常が生じてしまう。一方、本実施形態の半導体装置のように、水素を含有する水素バリア膜を備えていると、熱処理時に水素バリア膜中の水素が多量にシリサイド層４５ａの表面に供給される。その結果、コンタクトプラグ６０ａの底部に酸素が集中するのを抑制することができ、酸素が凝集して絶縁物が形成されるのを防止することができる。ここで、第１の水素バリア膜３００および第２の水素バリア膜３１０の水素含有量がそれぞれ６Ｘ１０２１個／ｃｍ３以上１Ｘ１０２２個／ｃｍ３以下であると、強誘電体膜の水素劣化を抑制しつつ、コンタクトプラグ６０ａの底部に水素を供給することができるため、良好な強誘電体特性を維持し、コンタクトプラグ６０ａの抵抗値の上昇を抑制できる。なお、図４（ｄ）に示すように、コンタクトプラグ１個当たりのシリサイド層４５ａの面積を１０μｍ２以下となるように調節すれば、コンタクトプラグ６０ａの抵抗値が実用可能な範囲となるため好ましい。
【００５４】
以上説明したように、本実施形態の半導体装置およびその製造方法の特徴は、水素を含有する水素バリア膜（第１の水素バリア膜３００および第２の水素バリア膜３１０）を備えており、その水素含有量が６Ｘ１０２１個／ｃｍ３以上１Ｘ１０２２個／ｃｍ３以下の範囲内であることである。これにより、強誘電体膜の焼結工程など、コンタクトプラグ６０ａを形成した後、半導体基板１０に熱処理が施されても、水素バリア膜から水素が拡散されることで、シリサイド層４５中から拡散する酸素が凝集するのを抑制することができる。その結果、強誘電体キャパシタなどに接続されるコンタクトプラグ６０ａの底部において絶縁物の発生が抑制されるため、コンタクトプラグ６０ａの抵抗が上昇するのを抑えることができる。また、水素バリア膜の水素含有量を所定の範囲内にすることで、強誘電体キャパシタの水素劣化を抑制できる。従って、本実施形態の半導体装置の製造方法では、比較的低抵抗なコンタクトプラグを備え、良好な強誘電体特性などを示す信頼性の高い半導体装置を実現することが可能となる。
【００５５】
また、水素バリア膜の効果により、コンタクトプラグ１個当たりのシリサイド層４５ａの面積を比較的大きくしても、熱処理時の抵抗値の上昇を抑えることができる。従って、本実施形態の半導体装置では、第２の実施形態の半導体装置に比べて大きな面積を有するシリサイド層４５ａを備えることができるため、該シリサイド層４５ａ上により安定にコンタクトプラグ６０ａを形成することができる。
【００５６】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置およびその製造方法について、図面を用いて説明する。なお、本実施形態の半導体装置として、ＤＲＡＭ（Dynamic Random Access Memory）を例に挙げる。図５（ａ）は、本実施形態の半導体装置の構成を示す断面図である。
【００５７】
図５（ａ）に示すように、本実施形態の半導体装置は、半導体基板１０と、半導体基板１０内に形成され、ＳｉＯ２などからなる素子分離領域２０と、素子分離領域２０によって取り囲まれ、ソース・ドレイン領域（図示せず）が設けられた活性領域５０と、ソース・ドレイン領域の上面上にそれぞれ形成され、ＣｏＳｉなどからなるシリサイド層４５ａ、４５ｂと、半導体基板１０の内、平面的に見てシリサイド層４５ａとシリサイド層４５ｂと間に位置する領域上に形成されたゲート酸化膜２０９およびゲート電極２１０と、ゲート酸化膜２０９およびゲート電極２１０の側面上に形成されたサイドウォール２０８と、半導体基板１０およびゲート電極２１０の上に形成され、プラズマＴＥＯＳなどからなる第１の層間絶縁膜１５と、第１の層間絶縁膜１５を貫通し、シリサイド層４５ａ、４５ｂにそれぞれ接続されるコンタクトプラグ６０ａ、６０ｂとを備えている。
【００５８】
さらに、本実施形態の半導体装置は、第１の層間絶縁膜１５上に形成され、ＳｉＮなどからなるエッチングストップ膜４５０と、コンタクトプラグ６０ａ上に形成された下部電極４００と、下部電極４００の側面上および上面上に形成された容量絶縁膜４１０と、容量絶縁膜４１０の側面上および上面上に形成された上部電極４２０と、上部電極４２０およびエッチングストップ膜４５０の上に形成され、例えばＢＰＳＧ（Borophosphosilicate Glass）膜からなる第２の層間絶縁膜１６と、第２の層間絶縁膜１６を貫通し、コンタクトプラグ６０ｂの上面に接続されるコンタクトプラグ６０ｃと、コンタクトプラグ６０ｃに接続されるビット線２３０と、第２の層間絶縁膜１６およびビット線２３０の上に形成された第３の層間絶縁膜１７とを備えている。なお、下部電極４００、容量絶縁膜４１０、および上部電極４２０からＤＲＡＭのキャパシタが構成されている。
【００５９】
また、コンタクトプラグ６０ａ、６０ｂ、６０ｃは、コンタクトホールの内面に設けられた密着層７０と、Ｗなどからなり、コンタクトホールを埋める導電膜８０とからそれぞれ構成されている。
【００６０】
次に、図５（ｂ）〜（ｄ）を用いて、本実施形態に係るＤＲＡＭの製造方法について説明する。図５（ｂ）〜（ｄ）は、本実施形態の半導体装置の製造方法を示す断面図である。
【００６１】
まず、図５（ｂ）に示すように、例えばＳｉからなる半導体基板１０内に活性領域５０およびＳｉＯ２などからなる素子分離層（図示せず）を形成する。次に、半導体素子（図示せず）が設けられた半導体基板１０上に、例えばＣｏ膜を５〜３０ｎｍの膜厚で堆積する。続いて、３００℃〜５００℃の熱処理を加えることで、半導体基板１０内に形成されたソース・ドレイン領域の上面上でＣｏとＳｉとが反応して、ＣｏＳｉが生成される。ここで、半導体基板１０内に形成された素子分離領域２０の上面上では、ＣｏとＳｉＯ２との反応は起こらないため、未反応のＣｏ膜が残存する。従って、熱処理後は、硫過水で洗浄することにより、素子分離上に残存した未反応のＣｏ膜を除去する。次に、再度３００℃〜５００℃の熱処理を加えることにより、ソース・ドレイン領域の上面上に、ＣｏＳｉからなるシリサイド層４５ａ、４５ｂをそれぞれ形成する。
【００６２】
次に、半導体基板１０の所定の領域上に、ゲート酸化膜２０９およびゲート電極２１０を形成した後、ゲート酸化膜２０９およびゲート電極２１０の側面上にサイドウォール２０８を形成する。続いて、半導体基板１０の全面上に、例えば４００〜１２００ｎｍの膜厚でプラズマＴＥＯＳからなる第１の層間絶縁膜１５を堆積する。
【００６３】
次に、リソグラフィー技術によりレジストパターンを形成した後、ドライエッチング法を用いて、第１の層間絶縁膜１５を貫通し、シリサイド層４５ａ、４５ｂの上面に達するコンタクトホールをそれぞれ形成する。続いて、コンタクトホールの内面上に、ＣＶＤ法により、例えば５〜３０ｎｍの膜厚で、ＴｉＮなどからなる密着層７０を形成する。次に、半導体基板１０の全面上にＷなどからなる導電膜８０を堆積して、コンタクトホールに埋め込む。その後、ＣＭＰ法を用いて、導電膜８０のうちコンタクトホール内部の領域以外に形成された部分を除去する。これにより、シリサイド層４５ａ、４５ｂ上に、密着層７０と導電膜８０とから構成されるコンタクトプラグ６０ａ、６０ｂをそれぞれ形成することができる。 
【００６４】
続いて、図５（ｃ）に示すように、半導体基板１０の全面上に、枚様式のＬＰ−ＣＶＤ装置を用いて、例えば膜厚が２０〜２００ｎｍのＳｉＮ膜などからなるエッチングストップ膜４５０を堆積する。ここで、エッチングストップ膜４５０として、６Ｘ１０２１個／ｃｍ３以上１Ｘ１０２２個／ｃｍ３以下の水素を含有していることが好ましい。なお、次に、リソグラフィー技術とドライエッチング法を用いて、エッチングストップ膜４５０の内、コンタクトプラグ６０ａ上に形成された部分を除去し、コンタクトプラグ６０ａの上面を露出させる。
【００６５】
次に、半導体基板１０の全面上に、例えば膜厚が２００〜４００ｎｍでポリシリコン膜を堆積する。その後、リソグラフィー技術とドライエッチング法を用いて、ポリシリコン膜の内、コンタクトプラグ６０ａの上面に形成された部分以外を除去することで、下部電極４００を形成する。次いで、例えば膜厚が２０〜５０ｎｍのＴａＯｘなどからなる容量絶縁膜４１０を堆積した後、容量絶縁膜４１０上に例えば膜厚が２００〜４００ｎｍのポリシリコン膜を堆積する。その後、リソグラフィー技術とドライエッチング法を用いて、下部電極４００の側面上および上面上に形成された部分を残して、容量絶縁膜４１０およびポリシリコン膜を除去することで、下部電極４００と容量絶縁膜４１０と上部電極４２０とから構成されるキャパシタを形成することができる。なお、エッチングストップ膜４５０が設けられているため、容量絶縁膜４１０およびポリシリコン膜を除去する際に、第１の層間絶縁膜１５がエッチングされるのを防止することができる。
【００６６】
次に、図５（ｄ）に示すように、エッチングストップ膜４５０およびキャパシタの上に例えば膜厚が４００〜１２００ｎｍのＢＰＳＧ（Borophosphosilicate Glass）膜からなる第２の層間絶縁膜１６を堆積する。その後、第２の層間絶縁膜１６を平坦化するために、半導体基板１０を例えば５００℃以上の高温で熱処理を行う。次に、リソグラフィー技術とドライエッチング法を用いて、第２の層間絶縁膜１６を貫通し、コンタクトプラグ６０ｂの上面に達するコンタクトホールを形成する。次いで、コンタクトホールの内面上に、例えばＣＶＤ法により、密着層７０を形成する。続いて、半導体基板１０の全面上に例えばＷからなる導電膜８０を堆積し、コンタクトホールに埋め込むことで、密着層７０と導電膜８０とから構成されるコンタクトプラグ６０ｃを形成する。
【００６７】
次に、リソグラフィー技術とドライエッチング法を用いて、例えば膜厚が５０〜２００ｎｍでＷからなり、コンタクトプラグ６０ｃの上面を覆うビット線２３０を形成する。その後、第２の層間絶縁膜１６およびビット線２３０の上に、第３の層間絶縁膜１７を形成する。以降、所定の工程を経て、本実施形態に係るＤＲＡＭを製造することができる。
【００６８】
ここで、本実施形態の半導体装置の製造方法では、半導体装置としてＤＲＡＭを一例として挙げたが、第３の実施形態の半導体装置と同様に、水素含有量が６Ｘ１０２１個／ｃｍ３以上１Ｘ１０２２個／ｃｍ３以下の範囲内であるエッチングストップ膜４５０が備えられている。このため、シリサイド層上に形成したコンタクトプラグの抵抗値とシリサイド層の面積とは、上述の図４（ｄ）に示す結果と同様な関係が得られる。
【００６９】
従って、例えば第２の層間絶縁膜１６を平坦化するための熱処理のように、コンタクトプラグを形成した後に、５００℃以上の高温で熱処理が施されても、水素含有量が６×１０２１個／ｃｍ３以上１×１０２２個／ｃｍ３以下の範囲内であるエッチングストップ膜４５０を用いることで、該エッチングストップ膜４５０から多量の水素がシリサイド層の表面へ供給されるため、シリサイド層の表面に酸素が集中するのを抑制することができる。その結果、絶縁物の発生によるコンタクトプラグの抵抗値の上昇が抑えられ、比較的低抵抗なコンタクトを備え、信頼性の高い半導体装置を実現することができる。
【００７０】
なお、本実施形態の半導体装置およびその製造方法において、エッチングストップ膜４５０の材料としてＳｉＮを用いたが、これに限定されるものではなく、水素を６×１０２１個／ｃｍ３以上１×１０２２個／ｃｍ３以下の範囲で含む他の材料を用いてもよい。
【００７１】
また、本実施形態の製造方法において、容量絶縁膜４１０の材料としてＴａＯｘを用いた場合、ＴａＯｘ膜の表面を酸化するために６００℃以上の熱処理を行う。さらに、下部電極４００および上部電極４２０のを形成する際に、減圧ＣＶＤ法を用いてポリシリコン膜を堆積する場合も、６００℃以上の熱処理を行う。このような熱処理工程を行う場合においても、水素を所定の範囲内で含有するエッチングストップ膜４５０を備えていることで、上述と同様な効果が得られる。
【００７２】
（第５の実施形態）
以下、本発明の第５の実施形態に係る半導体装置およびその製造方法について、図面を用いて説明する。図６（ａ）は、本実施形態の半導体装置の構成を示す断面図である。
【００７３】
図６（ａ）に示すように、本実施形態の半導体装置は、半導体基板１０と、半導体基板１０内に形成され、ＳｉＯ２などからなる素子分離領域２０と、素子分離領域２０によって取り囲まれ、ソース・ドレイン領域（図示せず）が設けられた活性領域５０と、ソース・ドレイン領域の上面上にそれぞれ形成され、ＣｏＳｉなどからなるシリサイド層４５ａ、４５ｂと、シリサイド層４５ａ上に形成されたゲート酸化膜２０９およびゲート電極２１０と、ゲート酸化膜２０９およびゲート電極２１０の側面上に形成されたサイドウォール２０８と、半導体基板１０の上面上およびサイドウォール２０８の側面上に形成され、ＳｉＮなどからなるエッチングストップ膜４５０と、エッチングストップ膜４５０の上に設けられ、ＢＰＳＧ膜などからなる層間絶縁膜６００と、ゲート電極２１０上に設けられ、層間絶縁膜６００およびエッチングストップ膜４５０を貫通するコンタクトプラグ６０ａと、シリサイド層４５ｂ上に形成され、層間絶縁膜６００およびエッチングストップ膜４５０を貫通するコンタクトプラグ６０ｂと、コンタクトプラグ６０ａ、６０ｂの上面上に形成された配線層７００とを備えている。
【００７４】
次に、本実施形態の半導体装置の製造方法について、図６（ｂ）〜（ｄ）は、本実施形態の半導体装置の製造方法を示す断面図である。なお、図６（ｂ）に示すシリサイド層４５ａ、４５ｂを形成する工程は、上述の第２の実施形態の製造方法と同様であるため、簡単に説明する。
【００７５】
まず、図６（ａ）に示すように、例えばＳｉからなる半導体基板１０内に、活性領域５０および素子分離層（図示せず）を形成した後、半導体基板１０上に、例えばＣｏ膜を５〜３０ｎｍの膜厚で堆積する。続いて、３００℃〜５００℃の熱処理を複数回行うことで、半導体基板１０内に形成されたソース・ドレイン領域の上面上にシリサイド層４５ａ、４５ｂをそれぞれ形成する。なお、素子分離領域２０の上面上に残存した未反応のＣｏ膜は、硫過水で洗浄することにより除去される。
【００７６】
次に、シリサイド層４５ａ上に、ゲート酸化膜２０９およびゲート電極２１０を形成した後、ゲート酸化膜２０９およびゲート電極２１０の側面上に、サイドウォール２０８を形成する。続いて、半導体基板１０、ゲート電極２１０、およびサイドウォール２０８の上面を覆うように、例えば膜厚が３０〜１００ｎｍで、ＳｉＮからなるエッチングストップ膜４５０を形成する。ここで、エッチングストップ膜４５０は、６×１０２１個／ｃｍ３以上１×１０２２個／ｃｍ３以下の範囲内の水素を含有していることが好ましい。
【００７７】
次に、図６（ｃ）に示すように、エッチングストップ膜４５０上に、例えば膜厚が４００〜１２００ｎｍのＢＰＳＧ膜からなる層間絶縁膜６００を堆積する。その後、層間絶縁膜６０を平坦化するために、５００℃以上の熱処理を行う。続いて、リソグラフィー技術をドライエッチング法を用いて、半導体基板１０およびエッチングストップ膜４５０を貫通し、それぞれコンタクトプラグ６０ａ、６０ｂの上面に達する２つのコンタクトホールを形成する。続いて、２つのコンタクトホールの内面上に、例えばＴｉＮからなる密着層７０を形成した後、Ｗなどからなる導電膜８０をコンタクトホールに埋め込むことで、密着層７０と導電膜８０とから構成されるコンタクトプラグ６０ａ、６０ｂを同時に形成することができる。
【００７８】
続いて、図６（ｄ）に示すように、半導体基板１０の全面上に、例えば膜厚が５０〜２００ｎｍのＷ膜を堆積し、リソグラフィー技術とドライエッチング法を用いて、コンタクトプラグ６０ａ、６０ｂに接続される配線層７００をそれぞれ形成する。その後、所定の工程を経て、本実施形態の半導体装置を製造することができる。なお、所定の工程の中には、５００℃以上の高温での熱処理工程が含まれる。
【００７９】
本実施形態の半導体装置およびその製造方法の特徴は、水素含有量が６×１０２１個／ｃｍ３以上１×１０２２個／ｃｍ３以下の範囲内であるエッチングストップ膜４５０を備えていることにある。このため、シリサイド層４５ｂ上に形成したコンタクトプラグ６０の抵抗値とシリサイド層４５ｂの面積とは、上述の図４（ｄ）に示す結果と同様な関係が得られる。従って、本実施形態の半導体装置の製造方法を用いれば、コンタクトプラグの形成後に、例えば５００℃以上の高温での熱処理が施されても、エッチングストップ膜４５０からシリサイド層４５の表面に水素が供給されることで、シリサイド層の表面に酸素が集中するのを抑制することができる。その結果、絶縁物の発生によるコンタクトプラグの抵抗値の上昇が抑えられ、比較的低抵抗なコンタクトを備え、信頼性の高い半導体装置を実現することができる。なお、図４（ｄ）より、コンタクトプラグ１個当たりのシリサイド層４５の面積は、１０μｍ２以下であれば、コンタクトプラグの抵抗値が実用可能な範囲となるため好ましい。
【００８０】
また、本実施形態の半導体装置の製造方法では、層間絶縁膜６００の下にエッチングストップ膜４５０を備えていることで、本実施形態の半導体装置のように、ゲート電極２１０上に設けられるコンタクトプラグ６０ａとシリサイド層４５ｂ上に設けられるコンタクトプラグ６０ｂの各コンタクトホールの深さが異なる場合でも、同時に各コンタクトホールを形成することが可能となる。従って、低抵抗なコンタクトプラグを備えた半導体装置をより容易に製造することができる。
【００８１】
また、本実施形態の半導体装置では、エッチングストップ膜４５０の材料としてＳｉＮ膜を用いたが、これに限定されるものではなく、水素を６×１０２１個／ｃｍ３以上１×１０２２個／ｃｍ３以下の範囲内で含んでいる材料であれば、効果的に使用できる。
【００８２】
（第６の実施形態）
以下、本発明の第６の実施形態に係る半導体装置およびその製造方法について、図面を用いて説明する。図７（ａ）は、本実施形態の半導体装置の構成を示す断面図である。
【００８３】
図７（ａ）の右図に示すように、本実施形態の半導体装置は、半導体基板１０と、半導体基板１０内に形成された活性領域５０と、活性領域５０の上面上に形成され、ＣｏＳｉなどからなるシリサイド層４５と、シリサイド層４５および半導体基板１０の上に形成され、プラズマＴＥＯＳ膜などからなる第１の層間絶縁膜１５と、第１の層間絶縁膜１５を貫通してシリサイド層４５に接続されるコンタクトプラグ６０と、コンタクトプラグ６０および第１の層間絶縁膜１５の上に形成された第２の層間絶縁膜１６とを備えている。なお、コンタクトプラグ６０は、コンタクトホールの内面に設けられた密着層７０と、密着層７０上に設けられ、Ｗなどからなり、コンタクトホールを埋める導電膜８０とから構成されている。なお、図示はしていないが、活性領域５０は、素子分離領域２０により取り囲まれている。また、図７（ａ）の左図には、上記の半導体装置よりも面積が小さいシリサイド層４５ｂを備えた半導体装置の一例を示している。
【００８４】
次に、本実施形態の半導体装置の製造方法について、図７（ｂ）〜（ｄ）を用いて説明する。
【００８５】
まず、図７（ｂ）に示すように、例えばＳｉからなる半導体基板１０内に、活性領域５０および素子分離層（図示せず）を形成した後、半導体基板１０上に、例えばＣｏ膜を５〜３０ｎｍの膜厚で堆積する。続いて、３００℃〜５００℃の熱処理を複数回行うことで、半導体基板１０内に形成されたソース・ドレイン領域の上面上にシリサイド層４５を形成する。なお、素子分離領域２０の上面上に残存した未反応のＣｏ膜は、硫過水で洗浄することにより除去される。
【００８６】
次に、図７（ｃ）に示すように、半導体基板１０の全面上に、例えば４００〜１２００ｎｍの膜厚でプラズマＴＥＯＳからなる第１の層間絶縁膜１５を堆積する。続いて、リソグラフィー技術とドライエッチング法により、第１の層間絶縁膜１５を貫通し、シリサイド層４５の上面に達するコンタクトホールを形成する。次に、コンタクトホールの内面上に、ロングスロースパッタ法により、膜厚が５〜３０ｎｍのＴｉＮ膜からなる密着層７０を形成する。その後、半導体基板１０上にＷ膜を形成し、コンタクトホールに埋め込む。      
【００８７】
次に、図７（ｄ）に示すように、第１の層間絶縁膜１５およびコンタクトプラグ６０の上に、例えば膜厚が３００〜７００ｎｍで、ＨＤＰ−ＮＳＧ膜からなる第２の層間絶縁膜１６を形成する。以降、所定の工程を経て、本実施形態の半導体装置を製造することができる。
【００８８】
ここで、一般的に、微細な半導体装置のプロセスでは、コンタクトプラグ６０の密着層７０を形成する際は、コンタクトホールの内面上での密着層７０の良好なカバレッジを得るために、ＣＶＤ法を用いられることが多い。ところが、ＣＶＤ法では、成膜の過程でシリサイド層へ不純物が混入し、該不純物の影響によりコンタクト底部で酸素が凝集する結果、コンタクト抵抗が上昇する不具合を引き起こすことがあった。そこで、ＣＶＤ法の代わりに、スパッタ法により密着層７０を成膜するための検討を行い、スパッタ法の中でもロングスロースパッタ法が最適であることがわかった。ここで、通常のスパッタ法では、基板表面に対して斜めに入射するスパッタ粒子が含まれるため、コンタクトホールの底部まで十分に膜が堆積する前に、コンタクトホールの入り口付近を成膜物質が塞いでしまい、カバレッジ良く成膜することが難しい場合があった。一方、ロングスロースパッタ法は、通常のスパッタ法よりもガス圧を下げて、半導体基板と成膜を行うターゲットとを、プロセス圧力時の原子や分子の平均自由工程に相当する距離分だけ離して成膜する方法である。この方法を用いることで、微細化に伴ってアスペクト比の高いコンタクトホールを用いた場合でも、カバレッジ良く、コンタクトホールの内面上に密着層７０を形成することができる。
【００８９】
また、スパッタを行う装置を用い、基板にバイアスをかけてイオン化した原子を基板表面に対して真っ直ぐに導入することで、カバレッジ性を向上させる方法においても、上記と同様の効果を得ることができる。 
【００９０】
このように、本実施形態の半導体装置およびその製造方法の特徴は、コンタクトプラグ６０を構成する密着層７０をコンタクトホールの内面上に形成する際に、ロングスロースパッタ法を用いることにある。この方法では、コンタクトホールの底部に露出するシリサイド層４５が反応性ガスに晒されるのを防止することができるため、不純物が混入するのを抑制しつつ、カバレッジ良く密着層７０を形成することができる。その結果、不純物の影響によるコンタクトプラグの上昇を抑制することができ、微細化されても低抵抗なコンタクトプラグを備え、信頼性の高い半導体装置を実現することができる。
【００９１】
また、図７（ａ）の右図に示すように、シリサイド層４５の面積が比較的大きく、コンタクトプラグの底部にかかる構造的ストレスが大きくなる場合でも、ロングスロースパッタ法の効果により、コンタクトプラグの底部に酸素が凝集するのを抑制することができる。従って、比較的面積の大きいシリサイド層４５上にコンタクトプラグを形成することが可能となり、微細化されても歩留まり良く安定にコンタクトプラグを形成できる。
【００９２】
なお、上述の第２〜第５の実施形態の半導体装置の製造方法においては、密着層７０の形成方法として、ＣＶＤ法を例に挙げたが、これに限定されるものではなく、本実施形態の半導体装置の製造方法にように、ロングスロースパッタ法を用いてもよい。この場合、コンタクトプラグの抵抗値の上昇をより抑制することが可能となる。
【００９３】
（第７の実施形態）
以下、本発明の第７の実施形態に係る半導体装置の製造方法について、図面を用いて説明する。本実施形態の半導体装置の製造方法では、上述の第２の〜第６の半導体装置の製造方法におけるコンタクトプラグの形成工程の変形例を示している。図８（ａ）、（ｂ）は、本実施形態の半導体装置の製造方法を示す断面図である。なお、図８（ａ）、（ｂ）の右には、比較的面積が大きいシリサイド層４５を備えている場合の製造方法の例を示している。一方、同図の左には、比較的面積が小さいシリサイド層４５ｂを備えている半導体装置の製造方法を示している。
【００９４】
まず、図８（ａ）に示すように、例えばＳｉからなる半導体基板１０内に、活性領域５０および素子分離層（図示せず）を形成した後、半導体基板１０上に、例えばＣｏ膜を５〜３０ｎｍの膜厚で堆積する。続いて、３００℃〜５００℃の熱処理を複数回行うことで、半導体基板１０内に形成されたソース・ドレイン領域の上面上にシリサイド層４５を形成する。なお、素子分離領域２０の上面上に残存した未反応のＣｏ膜は、硫過水で洗浄することにより除去される。
【００９５】
次に、図８（ｂ）に示すように、半導体基板１０の全面上に、例えば４００〜１２００ｎｍの膜厚でプラズマＴＥＯＳからなる第１の層間絶縁膜１５を堆積する。続いて、リソグラフィー技術とドライエッチング法により、第１の層間絶縁膜１５を貫通し、シリサイド層４５の上面に達するコンタクトホールを形成する。次に、半導体基板１０の上方から、加速電圧を５ｋｅＶ以上３０ｋｅＶ以下とし、ドーズ量を１×１０１２ｃｍ−２以上１×１０１５ｃｍ−２以下として、イオン注入法により水素イオン（Ｈ＋）を打ち込む。これにより、コンタクトホールの底部に露出したシリサイド層４５中に水素イオン（Ｈ＋）が供給される。以降、上述の実施形態のコンタクトプラグの形成工程と同様にして、コンタクトホールに密着層および導電膜を埋め込むことで、シリサイド層４５上にコンタクトプラグを形成することができる。
【００９６】
本実施形態の半導体装置の製造方法の特徴は、コンタクトプラグを形成する工程で、コンタクトホールの底部に露出したシリサイド層４５へ、イオン注入法により所定の条件で水素イオンを導入することにある。この方法によれば、コンタクトプラグの底部にかかる構造的ストレスが大きくなっても、シリサイド層４５中に水素が存在するために、シリサイド層４５中からコンタクトプラグの底部へと拡散される酸素量を低減させることができる。そのため、絶縁物の発生によるコンタクトプラグの抵抗値の上昇を抑制でき、比較的低抵抗なコンタクトプラグを備え、半導体装置の信頼性を向上させることができる。
【００９７】
（第８の実施形態）
以下、本発明の第８の実施形態に係る半導体装置の製造方法について、図面を用いて説明する。本実施形態の半導体装置の製造方法では、上述の第２の〜第６の半導体装置の製造方法おけるコンタクトプラグの形成工程の変形例を示している。図９（ａ）、（ｂ）は、本実施形態の半導体装置の製造方法を示す断面図である。なお、図９（ａ）、（ｂ）の右には、比較的面積が大きいシリサイド層４５を備えている場合の工程例を示している。一方、同図の左には、比較的面積が小さいシリサイド層４５ｂを備えている半導体装置の製造方法を示している。
【００９８】
まず、図９（ａ）に示すように、例えばＳｉからなる半導体基板１０内に、活性領域５０および素子分離層（図示せず）を形成した後、半導体基板１０上に、例えばＣｏ膜を５〜３０ｎｍの膜厚で堆積する。続いて、３００℃〜５００℃の熱処理を複数回行うことで、半導体基板１０内に形成されたソース・ドレイン領域の上面上にシリサイド層４５を形成する。なお、素子分離領域２０の上面上に残存した未反応のＣｏ膜は、硫過水で洗浄することにより除去される。
【００９９】
次に、図９（ｂ）に示すように、半導体基板１０の全面上に、例えば４００〜１２００ｎｍの膜厚でプラズマＴＥＯＳからなる第１の層間絶縁膜１５を堆積する。続いて、リソグラフィー技術とドライエッチング法により、第１の層間絶縁膜１５を貫通し、シリサイド層４５の上面に達するコンタクトホールを形成する。次に、水素の占める割合が例えば９５％以上である水素雰囲気中で、３００〜５００℃の温度を加えて、２〜３０分のアニール処理を行う。以降、上述の実施形態のコンタクトプラグの形成工程と同様にして、コンタクトホールに密着層および導電膜を埋め込むことで、シリサイド層４５上にコンタクトプラグを形成することができる。
【０１００】
本実施形態の半導体装置の製造方法の特徴は、コンタクトプラグ６０を形成する工程で、コンタクトホールの底部に露出したシリサイド層４５に対して、水素雰囲気中でアニール処理することで、シリサイド層４５中に水素イオンを供給することにある。この方法により、シリサイド層４５中からコンタクト底部へと拡散される酸素量を低減させることができるため、絶縁物の発生によるコンタクトプラグの抵抗値の上昇を抑制できる。その結果、比較的低抵抗なコンタクトプラグを備え、信頼性の高い半導体装置を実現することができる。
【０１０１】
また、図９（ａ）の右図に示すように、シリサイド層４５の面積が比較的大きく、コンタクトプラグの底部にかかる構造的ストレスが大きくなる場合でも、シリサイド層４５中に水素イオンが存在することで、コンタクトプラグの底部に酸素が凝集しにくくなる。従って、比較的面積の大きいシリサイド層４５上にコンタクトプラグを形成することが可能となり、微細化されても歩留まり良く安定にコンタクトプラグを形成できる。
【０１０２】
なお、上述の本発明の各実施形態に係る半導体装置およびその製造方法において、シリサイド層４５の材料としては、ＣｏＳｉ以外に、Ｎｉ、Ｆｅ、Ｖ、Ｎｂ、Ｍｏ、およびＲｅのうちいずれか１つの金属と、シリコンとの化合物から構成されていてもよい。
【産業上の利用可能性】
【０１０３】
本発明の半導体装置およびその製造方法は、ＤＲＡＭやＦｅＲＡＭなどの半導体装置の微細化に有用である。
【図面の簡単な説明】
【０１０４】
【図１】（ａ）は、第１の実施形態の半導体装置に係る評価パターンを示す上面図であり、（ｂ）は、第１の実施形態の半導体装置の構成を示す断面図であり、（ｃ）は、シリサイド層の面積に対するコンタクトプラグの抵抗値を示す図である。
【図２】（ａ）は、第２の実施形態の半導体装置の構成を示す断面図であり、（ｂ）〜（ｄ）は、第２の実施形態の半導体装置の製造方法を示す断面図である。図２（ｅ）は、第２の実施形態の半導体装置に係る評価パターンを示す上面図であり、（ｆ）は、第２の実施形態の半導体装置に係るコンタクトプラグの抵抗値を示す図である。
【図３】（ａ）は、第３の実施形態の半導体装置の構成を示す断面図であり、（ｂ）〜（ｄ）は、第３の実施形態の半導体装置の製造方法を示す断面図である。
【図４】（ａ）、（ｂ）は、第３の実施形態の半導体装置に係る水素含有量を示す図であり、（ｃ）は、第３の実施形態の半導体装置に係る評価パターンを示す図であり、（ｄ）は、第３の実施形態の半導体装置に係るコンタクトプラグの抵抗値を示す図である。
【図５】（ａ）は、第４の実施形態の半導体装置の構成を示す断面図であり、（ｂ）〜（ｄ）は、第４の実施形態の半導体装置の製造方法を示す断面図である。
【図６】（ａ）は、第５の実施形態の半導体装置の構成を示す断面図であり、（ｂ）〜（ｄ）は、第５の実施形態の半導体装置の製造方法を示す断面図である。
【図７】（ａ）は、第６の実施形態の半導体装置の構成を示す断面図であり、（ｂ）〜（ｄ）は、第６の実施形態の半導体装置の製造方法を示す断面図である。
【図８】（ａ）、（ｂ）は、第７の実施形態の半導体装置の製造方法を示す断面図である。
【図９】（ａ）、（ｂ）は、第８の実施形態の半導体装置の製造方法を示す断面図である。
【図１０】（ａ）、（ｂ）は、従来の半導体装置の構成を示す上面図である。
【符号の説明】
【０１０５】
１０      半導体基板 
１５      第１の層間絶縁膜 
１６      第２の層間絶縁膜 
１７      第３の層間絶縁膜 
２０、２０ｂ      素子分離領域 
４０、４０ｂ      シリサイド領域 
４５、４５ａ、４５ｂ    シリサイド層 
５０      活性領域 
６０、６０ａ、６０ｂ、６０ｃ    コンタクトプラグ 
７０      密着層 
８０      導電膜 
１００      最大距離 
２０８      サイドウォール 
２０９      ゲート酸化膜 
２１０      ゲート電極 
２３０      ビット線 
２４０      酸素バリア膜 
２５０      下部電極 
２７０      強誘電体膜 
２８０      上部電極 
３００      第１の水素バリア膜 
３１０      第２の水素バリア膜 
４００      下部電極 
４１０      容量絶縁膜 
４２０      上部電極 
４５０      エッチングストップ膜 
６００      層間絶縁膜 
７００      配線層 
【図１】
2008270663.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2008270663.tif 000008
【図７】
2008270663.tif 000009
【図８】
2008270663.tif 000010
【図９】
2008270663.tif 000011
【図１０】
2008270663.tif 000012