(57)【要約】【課題】サンプリング周波数によらず消費電力を低減することができる並列型Ａ／Ｄ変換器を提供する。【解決手段】並列型Ａ／Ｄ変換器１は、複数の参照電圧を生成する参照電圧生成回路８と、参照電圧の各々とアナログ入力電圧との電位差を増幅する複数のプリアンプ回路２０１〜２０Ｍと、プリアンプの各々により電位差が増幅された参照電圧およびアナログ入力電圧の大小を比較する複数のコンパレータ回路３０１〜３０Ｍと、複数のコンパレータによる比較結果をバイナリコードに変換するエンコーダ回路４０と、複数のプリアンプ回路の利得および複数のコンパレータ回路の直流オフセット電圧を制御する制御回路５０と、を備える。【選択図】図１
2008131583.tif 000002
【特許請求の範囲】
【請求項１】
複数の参照電圧を生成する参照電圧生成回路と、
前記参照電圧の各々とアナログ入力電圧との電位差を増幅する複数のプリアンプ回路と、
前記プリアンプの各々により電位差が増幅された前記参照電圧および前記アナログ入力電圧の大小を比較する複数のコンパレータ回路と、
前記複数のコンパレータによる比較結果をバイナリコードに変換するエンコーダ回路と、
前記複数のプリアンプ回路の利得および前記複数のコンパレータ回路の直流オフセット電圧を制御する制御回路と、
を備えることを特徴とする並列型Ａ／Ｄ変換器。
【請求項２】
前記制御回路は、前記Ａ／Ｄ変換器に供給される動作クロックに基づいて、前記Ａ／Ｄ変換器の消費電力を低減するように、前記複数のプリアンプ回路の利得および前記複数のコンパレータ回路の直流オフセット電圧を制御することを特徴とする請求項１に記載の並列型Ａ／Ｄ変換器。
【請求項３】
前記制御回路は、前記Ａ／Ｄ変換器に供給される動作クロックの低下に応じて、前記プリアンプ回路の利得を増加させるとともに、前記コンパレータ回路の直流オフセット電圧を増加させることを特徴とする請求項２に記載の並列型Ａ／Ｄ変換器。
【請求項４】
前記制御回路は、前記Ａ／Ｄ変換器に供給される動作クロックの周波数が１／Ｎに低下するのに応じて、前記プリアンプ回路の帯域を１／Ｎ倍にし、前記プリアンプ回路の利得をＮ倍にし、前記コンパレータ回路の直流オフセット電圧をＮ倍にすることを特徴とする請求項２に記載の並列型Ａ／Ｄ変換器。
【請求項５】
前記Ａ／Ｄ変換器に供給される動作クロックは、ディスク状記憶媒体からのデータ読み取り速度の上昇に応じて周波数が大きくなり、ディスク状記憶媒体からのデータ読み取り速度の低下に応じて周波数が小さくなることを特徴とする請求項２に記載の並列型Ａ／Ｄ変換器。
【請求項６】
前記制御回路は、前記複数のプリアンプ回路の利得および前記複数のコンパレータ回路の直流オフセット電圧を制御するために、前記Ａ／Ｄ変換器に供給される動作クロックの周波数の大きさに相当する少なくとも１つのコントロール信号を生成して出力することを特徴とする請求項１に記載の並列型Ａ／Ｄ変換器。
【請求項７】
前記制御回路は、
前記動作クロックの周波数を低減して、周波数が低減されたクロック出力する第１分周回路と、
前記動作クロックとは別のクロックの周波数を低減して、周波数が低減されたクロックを出力する第２分周回路と、
前記第１分周回路および第２分周回路が共にクロックを出力した場合に、論理高電位を出力するアンド回路と、
前記アンド回路が論理高電位を出力した場合にカウント値が増加するカウンタと、
前記カウンタからのカウント値を保持するとともに、前記少なくとも１つのコントロール信号として当該カウント値を出力するレジスタと、
を有することを特徴とする請求項６に記載の並列型Ａ／Ｄ変換器。
【請求項８】
前記コンパレータ回路の各々は、
入力信号線および出力信号線の間に並列接続された複数のコンパレータ要素であって、各々が前記入力信号線の入力電位を比較して比較結果を前記出力信号線に出力する複数のコンパレータ要素と、
前記コンパレータ要素の各々を前記入力電位の比較を行う動作状態または前記入力電位の比較を行わない非動作状態の一方に設定可能であり、前記動作状態に設定されたコンパレータ要素の個数を切り替える切替え回路と、
を有することを特徴とする請求項１に記載の並列型Ａ／Ｄ変換器。
【請求項９】
前記コンパレータ要素の各々は、前記入力信号線の入力電位を比較する動作を行う回路本体を含み、
回路本体は、
第１のＰチャネル型トランジスタと、第２のＰチャネル型トランジスタと、第１のＮチャネル型トランジスタと、第２のＮチャネル型トランジスタとを有し、
第１のＰチャネル型トランジスタのソースと第２のＰチャネル型トランジスタのソースとが互いに接続されており
第１のＰチャネル型トランジスタのドレインと第２のＰチャネル型トランジスタのゲートとが互いに接続されると共に、第２のＰチャネル型トランジスタのドレインと第１のＰチャネル型トランジスタのゲートとが互いに接続されており、
第１のＰチャネル型トランジスタのドレインと第１のＮチャネル型トランジスタのドレインとが互いに接続されると共に、第２のＰチャネル型トランジスタのドレインと第２のＮチャネル型トランジスタのドレインとが互いに接続されており、
第１の入力信号線と第１の出力信号線とが第１のＰチャネル型トランジスタのドレインに接続されると共に、第２の入力信号線と第２の出力信号線とが第２のＰチャネル型トランジスタのドレインに接続されており、
第１のＮチャネル型トランジスタのドレインと第２のＮチャネル型トランジスタのゲートとが互いに接続されると共に、第２のＮチャネル型トランジスタのドレインと第１のＮチャネル型トランジスタのゲートとが互いに接続されており、
第１のＮチャネル型トランジスタのソースと第２のＮチャネル型トランジスタのソースとが互いに接続されていることを特徴とする請求項８に記載の並列型Ａ／Ｄ変換器
【請求項１０】
前記コンパレータ要素の各々は、
前記回路本体と前記入力信号線との間に配設された入力用スイッチと、
前記回路本体と前記接地電位との間に配設された接地用スイッチと、
前記動作状態に設定された場合に、論理高電位のクロック信号に応じて前記入力用スイッチを接続状態に設定すると共に前記接地用スイッチを非接続状態に設定し、論理低電位のクロック信号に応じて前記入力用スイッチを非接続状態に設定すると共に前記接地用スイッチを接続状態に設定するスイッチ設定手段と、
を含むことを特徴とする請求項９に記載の並列型Ａ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ入力電圧を取り込んで、当該アナログ入力電圧をバイナリコードに変換する並列型Ａ／Ｄ変換器に関する。
【背景技術】
【０００２】
従来文献（特許文献１）には、アナログ入力電圧を取り込んで、当該アナログ入力電圧をバイナリコードに変換する並列型Ａ／Ｄ変換器の一例が示されている。この並列型Ａ／Ｄ変換器は、並列接続された複数のコンパレータ回路と、それらの後段に設けられたエンコーダとを含んで構成されており、コンパレータ回路による比較結果をエンコーダがバイナリコードに変換している。
【特許文献１】特開２００３‐１８８７２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
一般的に、従来技術の並列型Ａ／Ｄ変換器では、そのサンプリング周波数が高いときに最適な動作をするように、プリアンプの利得やコンパレータのＤＣオフセット電圧などのパラメータが決定されている。そのため、サンプリング周波数が低いときには、並列型Ａ／Ｄ変換器は必ずしも最適化されておらず、無駄な電力を消費している。
【０００４】
本発明は、上記の課題を解決するためになされたもので、サンプリング周波数によらず消費電力を低減することができる並列型Ａ／Ｄ変換器を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上述した目的を達成するために、本発明の並列型Ａ／Ｄ変換器は、複数の参照電圧を生成する参照電圧生成回路と、参照電圧の各々とアナログ入力電圧との電位差を増幅する複数のプリアンプ回路と、プリアンプの各々により電位差が増幅された参照電圧およびアナログ入力電圧の大小を比較する複数のコンパレータ回路と、複数のコンパレータによる比較結果をバイナリコードに変換するエンコーダ回路と、複数のプリアンプ回路の利得および複数のコンパレータ回路の直流オフセット電圧を制御する制御回路と、を備えることを特徴とする。
【発明の効果】
【０００６】
本発明によれば、サンプリング周波数によらず消費電力を低減することができる並列型Ａ／Ｄ変換器を提供することができる。
【発明を実施するための最良の形態】
【０００７】
以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。
【０００８】
図１には、本発明の実施形態に係る並列型Ａ／Ｄ変換器（アナログ‐デジタル変換器）１の回路図が示されている。本実施形態の並列型Ａ／Ｄ変換器１は、ディスク状の記録媒体から読み出されたアナログ信号を動作クロックに応じてサンプリングし、ｎビットのデジタル信号に変換して出力するものである。ここで、ディスク状の記憶媒体としては、例えば、ＤＶＤ（Digital Versatile Disk）、ＣＤ（Compact Disk）などの光ディスクである。
【０００９】
並列型Ａ／Ｄ変換器１は、並列型Ａ／Ｄ変換器１は、複数の抵抗１０１，１０２，１０３，・・・，１０Ｍ−１，１０Ｍからなる参照電圧生成回路８と、並列接続された複数のプリアンプ回路２０１，２０２，２０３，・・・，２０Ｍ−１，２０Ｍと、並列接続された複数のコンパレータ回路３０１，３０２，３０３，・・・，３０Ｍ−１，３０Ｍと、エンコーダ回路４０と、制御回路５０と、を含んで構成されている。並列型Ａ／Ｄ変換器１には、外部より、正側基準電圧、負側基準電圧、アナログ入力電圧、および動作クロックが供給される。なお、動作クロックは、ディスク状記憶媒体からのデータ読み取り速度の上昇に応じて周波数が大きくなり、ディスク状記憶媒体からのデータ読み取り速度の低下に応じて周波数が小さくなる。
【００１０】
参照電圧生成回路８は、抵抗値のほぼ等しい複数の抵抗１０１〜１０Ｍが直列接続されて構成されており、その直列接続された抵抗群１０１〜１０Ｍの一端には正側基準電圧が印加され、他端には負側基準電圧が印加されている。二つの抵抗１０１および１０２，１０２および１０３，・・・，１０Ｍ−１および１０Ｍ間の電圧は、負側基準電圧から正側基準電圧までの間で一定電圧間隔の複数の参照電圧となっている。
【００１１】
複数のプリアンプ回路２０１〜２０Ｍは、抵抗１０１〜１０Ｍと同数だけ（他の実施形態では同数でない場合もある）設けられており、１つのプリアンプ回路２０１〜２０Ｍが１つの抵抗１０１〜１０Ｍに対応している。各プリアンプ回路２０１〜２０Ｍは、その対応する抵抗１０１〜１０Ｍの上端の参照電圧を取り込むとともに、外部からのアナログ入力電圧を取り込んで、参照電圧とアナログ入力電圧との差分を所定の利得で増幅してから出力する。また、各プリアンプ回路２０１〜２０Ｍは、外部から入力されるコントロール信号ＣＴＲＬに応じて帯域および利得を調節するための回路を内部に含んでいる。全てのプリアンプ回路２０１〜２０Ｍには共通する１つのコントロール信号が入力されているため、全てのプリアンプ回路２０１〜２０Ｍの利得は互いに等しくなっている。各プリアンプ回路２０１〜２０Ｍは、アナログ入力電圧をサンプリングし、上述した電位差の増幅処理を行うように構成されている。なお、プリアンプ回路２０１〜２０Ｍは、その利得によってコンパレータ回路３０１〜３０ＭのＤＣオフセット電圧に対する要求を軽減させ、また、プリアンプ回路２０１〜２０Ｍはキックバックノイズの低減にも大きく寄与するため、重要な回路要素である。
【００１２】
複数のコンパレータ回路３０１〜３０Ｍは、抵抗１０１〜１０Ｍおよびプリアンプ回路２０１〜２０Ｍと同数だけ（他の実施形態では同数でない場合もある）設けられており、１つのコンパレータ回路３０１〜３０Ｍが１つの抵抗１０１〜１０Ｍおよび１つのプリアンプ回路２０１〜２０Ｍに対応している。各コンパレータ回路３０１〜３０Ｍは、その対応するプリアンプ回路２０１〜２０Ｍにより増幅された電位差を取り込んで、その電位差に基づいて参照電圧とアナログ入力電圧との大小を比較し、その比較結果を論理レベルまで増幅する。各プリアンプ回路２０１〜２０Ｍは、外部から入力されるコントロール信号ＣＴＲＬに応じてＤＣ（直流）オフセット電圧を調節するための回路を内部に含んでいる。全てのコンパレータ回路３０１〜３０Ｍには共通する１つのコントロール信号が入力されているため、全てのコンパレータ回路３０１〜３０ＭのＤＣオフセット電圧のばらつきは統計的に等しくなっている。各コンパレータ回路３０１〜３０Ｍは、外部から供給される動作クロックを取り込むごとに、上述した電位差の比較処理を行うように構成されている。なお、各コンパレータ回路３０１〜３０Ｍの詳細については、図２および図３を参照して後に詳述する。
【００１３】
エンコーダ回路４０は、全てのコンパレータ回路３０１〜３０Ｍの比較出力を取り込んで、全ての比較出力に基づいてｎビットのバイナリコードを生成し、そのバイナリコードを出力する。ここで、エンコーダ回路４０により生成されるバイナリコードは、アナログ入力電圧の電圧値を表している。エンコーダ回路４０は、外部から供給される動作クロックを取り込むごとに、上述したバイナリコードの生成処理を行うように構成されている。ちなみに、アナログ入力電圧が上昇していくと、コンパレータ回路３０１〜３０Ｍの比較出力は下側のコンパレータ回路３０１〜３０Ｍから０から１に変化し、温度計の目盛りのような振る舞いをする。このような振る舞いに因んで、エンコーダ回路４０は「温度計エンコーダ」と呼ばれている。
【００１４】
制御回路５０は、コントロール信号ＣＴＲＬを生成し、複数のプリアンプ回路２０１〜２０Ｍおよび複数のコンパレータ回路３０１〜３０Ｍにコントロール信号ＣＴＲＬを供給する。このコントロール信号ＣＴＲＬは、複数のプリアンプ回路２０１〜２０Ｍの利得を制御するための信号であるとともに、複数のコンパレータ回路３０１〜３０ＭのＤＣオフセット電圧を制御するための信号である。なお、本実施形態では、制御回路５０は、複数のプリアンプ回路２０１〜２０Ｍおよび複数のコンパレータ回路３０１〜３０Ｍに共通する１つのコントロール信号ＣＴＲＬを供給しているが、他の実施形態では、制御回路５０は、複数のプリアンプ回路２０１〜２０Ｍに１つのコントロール信号ＣＴＲＬを供給し、複数のコンパレータ回路３０１〜３０Ｍに別の１つのコントロール信号ＣＴＲＬを供給するように構成することもできる。
【００１５】
図２には、上述した並列型Ａ／Ｄ変換器１の一部であるコンパレータ回路３０１〜３０Ｍの各々の回路図が示されている。コンパレータ回路３０１〜３０Ｍは、並列接続された多数のコンパレータ要素３２１，３２２，３２３，・・・，３２Ｎ２−１，３２Ｎ２と、コンパレータ要素３２１〜３２Ｎ２の各々を動作状態または非動作状態のいずれか一方に設定する切替え回路３４とを備えている。複数のコンパレータ要素３２１〜３２Ｎ２は、入力信号線Ｌｉｎおよび出力信号線Ｌｏｕｔの間で並列接続されている。また、複数のコンパレータ要素３２１〜３２Ｎ２の各々は、切替え回路３４に接続されている。なお、本実施形態では、説明の便宜のためにコンパレータ要素の個数を整数Ｎの二乗としているが、コンパレータ要素の個数は整数の二乗でない任意の整数とすることができる。
【００１６】
コンパレータ要素３２１〜３２Ｎ２の各々は、２本の入力信号線Ｌｉｎを介して、プリアンプ回路２０１〜２０Ｍにて電位差を増幅後のアナログ入力電圧Ｖｉｎｐ（以下、入力電位Ｖｉｎｐと呼ぶ）およびプリアンプ回路２０１〜２０Ｍにて電位差を増幅後の参照電圧Ｖｉｎｎ（以下、入力電位Ｖｉｎｎと呼ぶ）を取り込むと、２つの入力電位Ｖｉｎｐ，Ｖｉｎｎの大きさを比較する。そして、コンパレータ要素３２１〜３２Ｎ２の各々は、２つの入力電位Ｖｉｎｐ，Ｖｉｎｎの比較結果を、２本の出力信号線Ｌｏｕｔを介して２つの出力電位Ｖｏｕｔｐ，Ｖｏｕｔｎとして出力する。すなわち、入力電位Ｖｉｎｐが入力電位Ｖｉｎｎよりも大きい場合には、出力電位Ｖｏｕｔｐとして論理高電位（言い換えれば、電源電位ＶＤＤまたは１）を出力すると共に、出力電位Ｖｏｕｔｎとして論理低電位（言い換えれば、接地電位ＶＳＳまたは０）を出力する。一方、入力電位Ｖｉｎｐが入力電位Ｖｉｎｎよりも小さい場合には、出力電位Ｖｏｕｔｐとして論理低電位を出力すると共に、出力電位Ｖｏｕｔｎとして論理高電位を出力する。
【００１７】
切替え回路３４は、動作状態に設定されたコンパレータ要素３２１〜３２Ｎ２の個数を切り替える手段である。すなわち、切替え回路３４は、コンパレータ要素３２１〜３２Ｎ２の各々に接続されており、コンパレータ要素３２１〜３２Ｎ２の各々に対してコントロール信号ＣＴＲＬ［１］〜ＣＴＲＬ［Ｎ２］を出力する。コントロール信号ＣＴＲＬ［１］〜ＣＴＲＬ［Ｎ２］は、コンパレータ要素３２１〜３２Ｎ２を動作状態または非動作状態のいずれか一方に設定するための信号である。コントロール信号ＣＴＲＬ［１］〜ＣＴＲＬ［Ｎ２］が０である場合にコンパレータ要素３２１〜３２Ｎ２が動作状態となり、コントロール信号ＣＴＲＬ［１］〜ＣＴＲＬ［Ｎ２］が１である場合にコンパレータ要素３２１〜３２Ｎ２が非動作状態となるように設定されている。なお、コントロール信号ＣＴＲＬ［１］〜ＣＴＲＬ［Ｎ２］が１である場合にコンパレータ要素３２１〜３２Ｎ２が動作状態となり、コントロール信号ＣＴＲＬ［１］〜ＣＴＲＬ［Ｎ２］が０である場合にコンパレータ要素３２１〜３２Ｎ２が非動作状態となるように設定されてもよい。
【００１８】
切替え回路３４は、制御回路５０からのコントロール信号ＣＴＲＬを取り込んで、このコントロール信号ＣＴＲＬに基づいて動作状態に設定されるコンパレータ要素３２１〜３２Ｎ２の個数を決定している。すなわち、切替え回路３４は、コントロール信号ＣＴＲＬに基づいてコンパレータ要素３２１〜３２Ｎ２の各々に出力するコントロール信号ＣＴＲＬ［１］〜ＣＴＲＬ［Ｎ２］の各々を０または１のいずれにするかを決定している。このようなコントロール信号ＣＴＲＬは、コンパレータ回路３０１〜３０Ｍに要求される比較精度（言い換えれば、ＤＣオフセット電圧）を指令する信号である。なお、切替え回路３４は、コントロール信号ＣＴＲＬ［１］〜ＣＴＲＬ［Ｎ２］を出力する処理を行う専用回路を用いて実現すればよい。
【００１９】
上述したように、複数のコンパレータ要素３２１〜３２Ｎ２を並列接続してコンパレータ回路３０１〜３０Ｍを構成した場合には、コンパレータ回路３０１〜３０Ｍの比較精度を向上することができる。すなわち、コンパレータ回路３０１〜３０Ｍの比較精度は、コンパレータ要素３２１〜３２Ｎ２に内在するＤＣオフセット電圧により制限されるが、並列接続されたコンパレータ要素群３２１〜３２Ｎ２のＤＣオフセット電圧ＶOS_N2は、１つのコンパレータ要素のＤＣオフセット電圧ＶOS_1の１／Ｎに相当する。よって、複数のコンパレータ要素３２１〜３２Ｎ２を並列接続してコンパレータ回路３０１〜３０Ｍを構成することにより、コンパレータ回路３０１〜３０Ｍの比較精度を向上することができる。
【００２０】
コンパレータ要素の各々のＤＣオフセット電圧は正側および負側にランダムにばらつくため、動作状態に設定されたコンパレータ要素３２１〜３２Ｎ２を増やすほど、コンパレータ要素３２１〜３２Ｎ２の各々のＤＣオフセットは相殺し合い、コンパレータ回路３０１〜３０Ｍ全体としてＤＣオフセット電圧は小さくなる。その反面で、動作状態に設定されたコンパレータ要素３２１〜３２Ｎ２を少なくするほど、コンパレータ回路３０１〜３０Ｍ全体としてＤＣセットは大きくなる。すなわち、本実施形態のコンパレータ回路３０１〜３０Ｍでは、コンパレータ回路３０１〜３０Ｍ全体としてＤＣオフセット電圧ＶOS_N2（＝ＶOS_1／Ｎ）を調節することができ、コンパレータ回路３０１〜３０Ｍによる比較精度を調節することができる。
【００２１】
図３には、コンパレータ要素３２１〜３２Ｎ２の各々の回路図が示されている。上述したコンパレータ回路３０１〜３０Ｍの一部である各コンパレータ要素３２１〜３２Ｎ２の回路図が示されている。コンパレータ要素３２１〜３２Ｎ２において、トランジスタＭ３のドレインとトランジスタＭ５のドレインとが互いに接続されており、トランジスタＭ３およびＭ５によりインバータが形成されている。同様に、トランジスタＭ４のドレインとトランジスタＭ６のドレインとが互いに接続されており、トランジスタＭ４およびＭ６により別のインバータが形成されている。なお、本実施形態において、トランジスタＭ３およびＭ４はＮチャネル型トランジスタであり、トランジスタＭ５およびＭ６はＰチャネル型トランジスタである。
【００２２】
２つのインバータは、クロスカップル接続されている。すなわち、トランジスタＭ３のゲートとトランジスタＭ４のドレインとが互いに接続されており、トランジスタＭ４のゲートとトランジスタＭ３のドレインとが互いに接続されている。トランジスタＭ５のゲートとトランジスタＭ６のドレインとが互いに接続されており、トランジスタＭ６のゲートとトランジスタＭ５のドレインとが互いに接続されている。
【００２３】
トランジスタＭ３のソースとトランジスタＭ４のソースとが互いに接続されており、トランジスタＭ５のソースとトランジスタＭ６のソースとが互いに接続されている。ここで、トランジスタＭ３およびＭ４はＮ−チャネル差動増幅器として機能し、トランジスタＭ５およびＭ６はＰ−チャネル差動増幅器として機能する。トランジスタＭ３〜Ｍ６により形成される回路が、入力電位Ｖｉｎｐ，Ｖｉｎｎを比較する動作を行う回路本体である。
【００２４】
トランジスタＭ３のドレインおよびトランジスタＭ５のドレインは、入力電位Ｖｉｎｐを入力するための入力端に接続されている。トランジスタＭ４のドレインおよびトランジスタＭ６のドレインは、入力電位Ｖｏｕｔｐを出力するための入力端に接続されている。また、トランジスタＭ３のドレインおよびトランジスタＭ５のドレインは、出力電位Ｖｏｕｔｎを出力するための出力端に接続されている。トランジスタＭ４のドレインおよびトランジスタＭ６のドレインは、出力電位Ｖｏｕｔｐを出力するための出力端に接続されている。
【００２５】
２つの出力端から出力される出力電位Ｖｏｕｔｐ，Ｖｏｕｔｎは、２つの入力電位Ｖｉｎｐ，Ｖｉｎｎの大小を比較した結果を示す信号である。すなわち、入力電位Ｖｉｎｐが入力電位Ｖｉｎｎより大きい場合には、出力電位Ｖｏｕｔｐが論理高電位ＶＤＤとなると共に、出力電位Ｖｏｕｔｎが論理低電位ＶＳＳとなる。一方、入力電位Ｖｉｎｐが入力電位Ｖｉｎｎより小さい場合には、出力電位Ｖｏｕｔｐが論理低電位ＶＳＳとなると共に、出力電位Ｖｏｕｔｎが論理高電位ＶＤＤとなる。
【００２６】
トランジスタＭ８は、トランジスタＭ５およびトランジスタＭ６のソースと論理高電位ＶＤＤとの間に配設された給電用スイッチであり、ゲートに０が付与されると接続状態となって論理高電位ＶＤＤを回路本体Ｍ３〜Ｍ６に供給し、ゲートに１が付与されると非接続状態となって論理高電位ＶＤＤから回路本体Ｍ３〜Ｍ６を切り離す。また、トランジスタＭ７は、トランジスタＭ３およびトランジスタＭ４のソースと論理低電位ＶＳＳとの間に配設された接地用スイッチであり、ゲートに１が付与されると接続状態となって回路本体Ｍ３〜Ｍ６を接地し、ゲートに０が付与されると非接続状態となって論理低電位ＶＳＳから回路本体Ｍ３〜Ｍ６を切り離す。なお、本実施形態において、トランジスタＭ７はＮチャネル型トランジスタであり、トランジスタＭ８はＰチャネル型トランジスタである。  
【００２７】
トランジスタＭ１は、入力電位Ｖｉｎｐが入力される入力端とトランジスタＭ３およびＭ５のドレインとの間に配設された入力用スイッチであり、ゲートに０が付与されると接続状態となって入力電位Ｖｉｎｐを回路本体Ｍ３〜Ｍ６に供給し、ゲートに１が付与されると非接続状態となって入力電位Ｖｉｎｎを入力するための入力端を回路本体Ｍ３〜Ｍ６から切り離す。また、トランジスタＭ２は、入力電位Ｖｉｎｎが入力される入力端とトランジスタＭ４およびＭ６のドレインとの間に配設された入力用スイッチであり、ゲートに０が付与されると接続状態となって入力電位Ｖｉｎｎを回路本体Ｍ３〜Ｍ６に供給し、ゲートに１が付与されると入力電位Ｖｉｎｎを入力するための入力端を回路本体Ｍ３〜Ｍ６から切り離す。なお、本実施形態において、トランジスタＭ１およびＭ２はＰチャネル型トランジスタである。
【００２８】
ＮＡＮＤ回路３６は、コントロール信号ＣＴＲＬ［１］〜ＣＴＲＬ［Ｎ２］およびクロックＣＬＫを取り込んで、１または０のいずれか一方をトランジスタＭ１およびＭ２のゲートに出力し、トランジスタＭ１およびＭ２を駆動する。また、ＮＡＮＤ回路３７は、コントロール信号ＣＴＲＬ［１］〜ＣＴＲＬ［Ｎ２］およびクロック信号ＣＬＫを取り込んで、１または０のいずれか一方をトランジスタＭ８のゲートに出力し、トランジスタＭ８を駆動する。また、ＡＮＤ回路３８は、コントロール信号ＣＴＲＬ［１］〜ＣＴＲＬ［Ｎ２］およびクロック信号ＣＬＫを取り込んで、１または０のいずれか一方をトランジスタＭ７のゲートに出力し、トランジスタＭ７を駆動する。コントロール信号ＣＴＲＬ［１］〜ＣＴＲＬ［Ｎ２］およびクロック信号ＣＬＫに対応する２つのＮＡＮＤ回路３６，３７およびＡＮＤ回路３８の出力信号の対応表を、図４に示す。なお、ＮＡＮＤ回路３６，ＮＡＮＤ回路３７，ＡＮＤ回路３８の各々は、本発明におけるスイッチ設定手段に相当する。
【００２９】
次に、上述したコンパレータ要素３２１〜３２Ｎ２の動作を説明する。コントロール信号ＣＴＲＬ［１］〜ＣＴＲＬ［Ｎ２］が０である場合には、コンパレータ要素３２１〜３２Ｎ２は動作状態に設定されている。ここで、クロック信号ＣＬＫが０である場合には、２つの入力電位Ｖｉｎｐ，Ｖｉｎｎを回路本体Ｍ３〜Ｍ６に取り込むための２つのトランジスタＭ１およびＭ２は接続状態となるため、２つの入力電位Ｖｉｎｐ，Ｖｉｎｎは回路本体Ｍ３〜Ｍ６に供給される。一方、論理高電位ＶＤＤおよび論理低電位ＶＳＳに接続するための２つのトランジスタＭ７およびＭ８は非接続状態となるため、論理高電位ＶＤＤおよび論理低電位ＶＳＳは回路本体Ｍ３〜Ｍ６に供給されず、２つの入力電位Ｖｉｎｐ，Ｖｉｎｎの比較は行なわれない。
【００３０】
上述した状態においてクロック信号ＣＬＫが０から１に変化すると、２つの入力電位Ｖｉｎｐ，Ｖｉｎｎを回路本体Ｍ３〜Ｍ６に取り込むための２つのトランジスタＭ１およびＭ２は接続状態から非接続状態に変化するため、２つの入力電位Ｖｉｎｐ，Ｖｉｎｎの入力端は回路本体Ｍ３〜Ｍ６から切り離される。一方、論理高電位ＶＤＤおよび論理低電位ＶＳＳに接続するための２つのトランジスタＭ７およびＭ８は非接続状態から接続状態に変化するため、既に回路本体Ｍ３〜Ｍ６に供給された２つの入力電位Ｖｉｎｐ，Ｖｉｎｎの差分が増幅されて、比較結果が出力電位Ｖｏｕｔｐ，Ｖｏｕｔｎとして出力端から出力される。
【００３１】
ここで、トランジスタＭ３〜Ｍ６はラッチとして機能する。すなわち、トランジスタＭ３〜Ｍ６は、出力電位Ｖｏｕｔｐ，Ｖｏｕｔｎの一方が論理高電位ＶＤＤであり、他方が論理低電位ＶＳＳである状態を保持し続ける。そして、クロック信号ＣＬＫが再び１から０に戻ると、論理高電位ＶＤＤおよび論理低電位ＶＳＳに接続するための２つのトランジスタＭ７およびＭ８は非接続状態となるため、出力電位Ｖｏｕｔｐ，Ｖｏｕｔｎの保持が終了する。なお、クロック信号ＣＬＫが再び１から０に戻ると、２つの入力電位Ｖｉｎｐ，Ｖｉｎｎを回路本体Ｍ３〜Ｍ６に取り込むための２つのトランジスタＭ１およびＭ２は接続状態となるため、２つの入力電位Ｖｉｎｐ，Ｖｉｎｎがそのまま出力電位Ｖｏｕｔｐ，Ｖｏｕｔｎとして出力端から出力される。
【００３２】
コントロール信号ＣＴＲＬ［１］〜ＣＴＲＬ［Ｎ２］が１である場合には、コンパレータ要素３２１〜３２Ｎ２は非動作状態に設定されている。ここで、クロック信号ＣＬＫが０または１のいずれである場合にも、２つの入力電位Ｖｉｎｐ，Ｖｉｎｎを回路本体Ｍ３〜Ｍ６に取り込むための２つのトランジスタＭ１およびＭ２は非接続状態となるため、２つの入力電位Ｖｉｎｐ，Ｖｉｎｎは回路本体Ｍ３〜Ｍ６に供給されない。また、論理高電位ＶＤＤおよび論理低電位ＶＳＳに接続するための２つのトランジスタＭ７およびＭ８は共に非接続状態となるため、回路本体Ｍ３〜Ｍ６は論理高電位ＶＤＤおよび論理低電位ＶＳＳから切り離された状態となる。
【００３３】
上述したコンパレータ回路３０１〜３０Ｍでは、切替え回路３４がコンパレータ要素３２１〜３２Ｎ２を非動作状態に設定すると共に、ＮＡＮＤ回路３７がトランジスタＭ８を非接続状態にして回路本体Ｍ３〜Ｍ６を論理高電位ＶＤＤから電気的に切り離している。仮に、コンパレータ要素３２１〜３２Ｎ２が非動作状態に設定された際に、回路本体Ｍ３〜Ｍ６が論理高電位ＶＤＤに接続されていると、論理高電位ＶＤＤに接続された差動増幅器Ｍ５，Ｍ６が動作してしまい回路全体の時定数が変化するため、コンパレータ回路３０１〜３０Ｍの比較精度が損なわれてしまう。これに対して、本実施形態のように、コンパレータ要素３２１〜３２Ｎ２が非動作状態に設定された際に、トランジスタＭ８をハイインピーダンスとして、コンパレータ要素３２１〜３２Ｎ２の回路本体Ｍ３〜Ｍ６を論理高電位ＶＤＤから電気的に切り離すことにより、非動作状態に設定されたコンパレータ要素３２１〜３２Ｎ２が他のコンパレータ要素３２１〜３２Ｎ２の比較動作に影響を与えることがないため、コンパレータ回路３０１〜３０Ｍ全体としての比較精度を維持することができる。
【００３４】
次に、図５および図６を参照して、上述したコンパレータ回路３０１〜３０Ｍの比較精度および消費電力に関する特性について説明する。図５は、１つのコンパレータ回路３０１〜３０Ｍの入力換算ＤＣオフセット電圧がＶｏｓである場合、言い換えれば、コントロール信号ＣＴＲＬでコンパレータ要素３２１〜３２Ｎ２を１個のみを動作させている場合のタイミングチャートである。図６は、１つのコンパレータ回路３０１〜３０Ｍの入力換算ＤＣオフセット電圧がＶｏｓ／Ｎである場合、言い換えれば、コントロール信号ＣＴＲＬでコンパレータ要素３２１〜３２Ｎ２をＮ２個を動作させている場合のタイミングチャートである。
【００３５】
図５のタイミングチャートでは、時刻ｔ１から時刻ｔ２の間では、入力電位の差分Ｖｉｎｐ−Ｖｉｎｎが０以上であることに応じて、出力電位の差分Ｖｏｕｔｐ−ＶｏｕｔｎがＶＤＤ−ＶＳＳとなっており、コンパレータ回路３０１〜３０Ｍは正常に判定している。時刻ｔ３から時刻ｔ４の間では、入力電位の差分Ｖｉｎｐ−Ｖｉｎｎが０以下であるにも拘らず、入力換算オフセット電圧ＶＯＳの絶対値が大きいために、出力電位の差分Ｖｏｕｔｐ−ＶｏｕｔｎがＶＤＤ−ＶＳＳとなっており、コンパレータ回路３０１〜３０Ｍは誤判定している。また、動作状態にあるコンパレータ要素３２１〜３２Ｎ２の個数が少ないため、消費される電流ＩＤＤが少ない。このように、コンパレータ回路３０１〜３０Ｍの入力換算ＤＣオフセット電圧が大きい場合には、比較精度が悪いものの消費電力が低減されるという特性がある。
【００３６】
一方、図６のタイミングチャートでは、時刻ｔ１から時刻ｔ２の間では、入力電位の差分Ｖｉｎｐ−Ｖｉｎｎが０以上であることに応じて、出力電位の差分Ｖｏｕｔｐ−ＶｏｕｔｎがＶＤＤ−ＶＳＳとなっており、コンパレータ回路３０１〜３０Ｍは正常に判定している。また、時刻ｔ３から時刻ｔ４の間においても、入力換算オフセット電圧ＶＯＳ／Ｎの絶対値が小さいために、入力電位の差分Ｖｉｎｐ−Ｖｉｎｎが０以下であることに応じて、出力電位の差分Ｖｏｕｔｐ−Ｖｏｕｔｎを−ＶＤＤ＋ＶＳＳとすることができ、ＤＣオフセット電圧に起因する誤判定が防止されている。但し、動作状態にあるコンパレータ要素３２１〜３２Ｎ２の個数が多いため、消費される電流ＩＤＤが多い。このように、コンパレータ回路３０１〜３０Ｍの入力換算ＤＣオフセット電圧が小さい場合には、比較精度が良いものの消費電力が増加するという特性がある。
【００３７】
上記に説明したように、コンパレータ回路３０１〜３０Ｍの素子のばらつきに起因するＤＣオフセット電圧は、その比較精度を制限しており、したがって、並列型Ａ／Ｄ変換器１の変換精度を制限する要因になっている。また、プリアンプ回路２０１〜２０Ｍの素子のばらつきに起因するＤＣオフセット電圧も、同様に、並列型Ａ／Ｄ変換器１の変換精度を制限する要因の１つになる。並列型Ａ／Ｄ変換器１全体の入力換算ＤＣオフセット電圧ＶｏｓＡＤＣは、コンパレータ回路３０１〜３０Ｍの入力換算ＤＣオフセット電圧ＶｏｓＣＭＰおよびプリアンプ回路２０１〜２０Ｍの入力換算ＤＣオフセット電圧ＶｏｓＰＲＥＡＭＰおよび利得ＡｖＰＲＥＡＭＰに基づいて、次の数式（１）により表される。
【００３８】
【数１】
2008131583.tif 000003
【００３９】
本実施形態の並列型Ａ／Ｄ変換器１では、上述したコンパレータ回路３０１〜３０Ｍの特性を利用して、並列型Ａ／Ｄ変換器１の変換精度および消費電力を考慮しつつ、サンプリング周波数に応じてプリアンプ回路２０１〜２０Ｍおよびコンパレータ回路３０１〜３０Ｍを制御している。以下に、図７、図８および図９を参照して、本実施形態の並列型Ａ／Ｄ変換器１におけるプリアンプ回路２０１〜２０Ｍおよびコンパレータ回路３０１〜３０Ｍの制御方法について説明する。
【００４０】
図７の一覧表には、（Ｉ）プリアンプ回路２０１〜２０Ｍのサンプリング周波数、帯域、利得、および消費電力、（ＩＩ）コンパレータ回路３０１〜３０Ｍの動作状態にあるコンパレータ要素３２１〜３２Ｎ２の個数、ＤＣオフセット電圧、および消費電力、（ＩＩＩ）並列型Ａ／Ｄ変換器１のＤＣオフセット電圧が示されている。そして、プリアンプ回路２０１〜２０Ｍおよびコンパレータ回路３０１〜３０Ｍを制御した場合に、これらの各パラメータが変化する様子が示されている。
【００４１】
並列型Ａ／Ｄ変換器１では、サンプリング周波数が高いときに最適な動作をするように、プリアンプ回路２０１〜２０Ｍの帯域および利得やコンパレータ回路３０１〜３０Ｍのコンパレータ要素３２１〜３２Ｎ２の個数などのパラメータを決定している。例えば、図７の最右列に示されるように、サンプリング周波数がＮ＊ｆｓであるときに最適な動作をするように、プリアンプ回路２０１〜２０Ｍの帯域をＮ＊ｆｃＰＲＥＡＭＰに設定するとともに、利得をＡｖＰＲＥＡＭＰ／Ｎに設定している。また、コンパレータ要素３２１〜３２Ｎ２の最大個数をＮ２に設定し、コンパレータ回路３０１〜３０Ｍの最小ＤＣオフセット電圧をＶｏｓＣＭＰ／Ｎに設定している。
【００４２】
サンプリング周波数がＮ＊ｆｓからｆｓへと１／Ｎ倍に変化した場合には、並列型Ａ／Ｄ変換器１の制御回路５０は、コントロール信号ＣＴＲＬを調節して、（ｉ）プリアンプ回路２０１〜２０Ｍの帯域を１／Ｎ倍、利得をＮ倍にするように制御するとともに、（ｉｉ）動作状態にあるコンパレータ要素３２１〜３２Ｎ２の個数をＮ２個から１個に減少させて、コンパレータ回路３０１〜３０ＭのＤＣオフセット電圧をＮ倍にするように制御する。このような制御方法を採る理由を、以下に説明する。
【００４３】
（ｉ）プリアンプ回路２０１〜２０Ｍの帯域を１／Ｎ倍、利得をＮ倍にするように制御する理由について説明する。一般的に、プリアンプ回路２０１〜２０Ｍの帯域不足による位相シフトはＡ／Ｄ変換器１の歪み特性を劣化させるため、プリアンプ回路２０１〜２０Ｍの帯域はＡ／Ｄ変換器１のナイキスト周波数と比較して十分に大きくする必要がある。サンプリング周波数が１／Ｎ倍に変化する場合には、ナイキスト周波数が１／Ｎ倍に変化するため、プリアンプ回路２０１〜２０Ｍの帯域をＮ＊ｆｃＰＲＥＡＭＰからｆｃＰＲＥＡＭＰへと１／Ｎ倍にしても、Ａ／Ｄ変換器１の歪み特性が劣化する問題は生じない。そのため、コントロール信号ＣＴＲＬを調節することにより、プリアンプ回路２０１〜２０Ｍの帯域を１／Ｎ倍、利得をＮ倍にするような制御を行い、コンパレータ回路３０１〜３０ＭのＤＣオフセット電圧ＶｏｓＣＭＰに対する要求を軽減させる。なお、図８に示されるサンプリング周波数と利得との関係から理解されるように、コントロール信号ＣＴＲＬの調節の前後において、プリアンプ回路２０１〜２０Ｍの利得帯域幅積は一定である。このため、プリアンプ回路２０１〜２０Ｍの消費電力ＰｄＰＲＥＡＭＰは一定になっている。
【００４４】
（ｉｉ）コンパレータ回路３０１〜３０ＭのＤＣオフセット電圧をＮ倍にするように制御する理由について説明する。上記の数式（１）を参照すると、プリアンプ回路２０１〜２０Ｍの利得がＮ倍になると、コンパレータ回路３０１〜３０ＭのＤＣオフセット電圧がＮ倍まで変化しても、Ａ／Ｄ変換器１の変換精度が維持されることが理解できる。このため、コントロール信号ＣＴＲＬを調節することで、動作状態にあるコンパレータ要素３２１〜３２Ｎ２の個数をＮ２個から１個に減少させて、コンパレータ回路３０１〜３０ＭのＤＣオフセット電圧がＮ倍にするように制御しても、Ａ／Ｄ変換器１の変換精度は変化せず、一定に維持される。このとき、サンプリング周波数が１／Ｎ倍になって回路の動作回数が１／Ｎに変化するとともに、動作状態にあるコンパレータ要素３２１〜３２Ｎ２の個数が１／Ｎ２倍になるので、コンパレータ回路３０１〜３０Ｍの消費電力ＰｄＣＭＰは１／Ｎ３まで削減される。
【００４５】
上述した制御方法では、並列型Ａ／Ｄ変換器１は、サンプリング周波数が低くなったときに、Ａ／Ｄ変換器１の変換精度を一定に維持したまま、その消費電力を１／Ｎ３まで大幅に削減することができる。例えば、図９に示されるように、サンプリング周波数が１／Ｎ倍に変化しても、動作状態にあるコンパレータ要素３２１〜３２Ｎ２の個数を減少させない場合には、コンパレータ回路３０１〜３０Ｍの消費電力は１／Ｎに削減されるのみであり、消費電力の削減効果は小さい（直線Ａ）。これに対して、上述した制御方法により、サンプリング周波数が１／Ｎ倍に変化した時に、動作状態にあるコンパレータ要素３２１〜３２Ｎ２の個数が１／Ｎ２倍に減少させる場合には、コンパレータ回路３０１〜３０Ｍの消費電力は１／Ｎ３に削減されるため、消費電力の削減効果は極めて大きい（曲線Ｂ）。
【００４６】
なお、上述した実施形態では、Ａ／Ｄ変換器１の変換精度を維持するために、サンプリング周波数が１／Ｎに変化した時に、コントロール信号ＣＴＲＬを調節することにより、プリアンプ回路２０１〜２０Ｍの帯域を１／Ｎ倍、利得をＮ倍にするような制御を行うとともに、コンパレータ回路３０１〜３０ＭのＤＣオフセット電圧がＮ倍にするような制御を行っている。但し、プリアンプ回路２０１〜２０Ｍの帯域および利得、コンパレータ回路３０１〜３０ＭのＤＣオフセット電圧の制御方法は、Ａ／Ｄ変換器１の消費電力を低減できるものであれば、これに限らない。例えば、サンプリング周波数の低下に応じて、プリアンプ回路２０１〜２０Ｍの利得を増加させるとともに、コンパレータ回路３０１〜３０ＭのＤＣオフセット電圧を増加させる制御を行うものでもよい。
【００４７】
次に、上述した実施形態の変形例について説明する。図１０には、変形例に係る並列型Ａ／Ｄ変換器３の回路図が示されている。変形例に係る並列型Ａ／Ｄ変換器３では、制御回路５０は、動作クロックの周波数を計測して出力する周波数カウンタであり、例えば、分周比Ａの分周回路５５と、分周比Ｂの分周回路５６と、アンド回路５７と、カウンタ５８と、Ｄ型フリップフロップ５９とを備えている。
【００４８】
分周回路５５は、一定周期Ｃの動作クロックを取り込んで、分周比Ａで調節された一定周期Ｃ／Ａのクロック信号を生成して出力する。分周回路５６は、一定周期Ｇのクロック信号であるゲート信号を取り込んで、分周比Ｂで調節された周期Ｇ／Ｂのクロック信号を生成して出力する。アンド回路５７は、２つの分周回路５５，５６の出力信号を取り込んで、２つの出力信号がともに論理高電位となったときに論理高電位を出力し、それ以外の場合に論理低電位を出力する。
【００４９】
カウンタ５８は、アンド回路５７の出力信号を取り込んで、一定時間の間にアンド回路５７の出力信号が論理高電位となった回数を計数し、そのカウント値を出力する。レジスタであるＤ型フリップフロップ５９は、分周回路５６からのクロック信号が論理高電位となるタイミングごとに、カウンタ５８からのカウント値の出力信号を取り込んで、そのカウント値を保持するとともに、プリアンプ回路２０１〜２０Ｍおよびコンパレータ回路３０１〜３０Ｍにコントロール信号ＣＴＲＬとしてそのカウント値を出力する。
【００５０】
制御回路５０から出力されるコントロール信号ＣＴＲＬは、動作クロックの周波数に比例する値であり、動作クロックの周波数を表している。すなわち、動作クロックの周波数が速くなるほど、コントロール信号ＣＴＲＬは大きな値となり、動作クロックの周波数が低くなるほど、コントロール信号ＣＴＲＬは小さな値となる。
【００５１】
上述した変形例に係る並列型Ａ／Ｄ変換器３によれば、動作クロックが速くなるのに応じて、プリアンプ回路２０１〜２０Ｍのサンプリング周波数が速くなると、コントロール信号ＣＴＲＬが大きな値となる。これにより、プリアンプ回路２０１〜２０Ｍの帯域が増加するとともに、利得が低下する。また、動作状態にあるコンパレータ要素３２１〜３２Ｎ２の個数が増加して、コンパレータ回路３０１〜３０ＭのＤＣオフセット電圧が低下する。このような制御により、並列型Ａ／Ｄ変換器３が高速動作状態に適応する。
【００５２】
一方、上述した変形例に係る並列型Ａ／Ｄ変換器３によれば、動作クロックが遅くなるのに応じて、プリアンプ回路２０１〜２０Ｍのサンプリング周波数が遅くなると、コントロール信号ＣＴＲＬが小さな値となる。これにより、プリアンプ回路２０１〜２０Ｍの帯域が減少するとともに、利得を増加する。また、動作状態にあるコンパレータ要素３２１〜３２Ｎ２の個数が減少して、コンパレータ回路３０１〜３０ＭのＤＣオフセット電圧が増加する。このような制御により、並列型Ａ／Ｄ変換器３が低速動作状態に適応し、消費電力が大幅に削減される。
【００５３】
なお、カウンタ５８の動作周波数は、分周回路５５，５６の分周比Ａ，Ｂを適切に変更することにより調整することができる。例えば、プリアンプ回路２０１〜２０Ｍおよびコンパレータ回路３０１〜３０Ｍの動作が低速でよい場合は、分周比Ａ、Ｂを大きくしてカウンタ５８を低速で動作させることにより、カウンタ５８を追加したことによる消費電力の増加を抑えることができる。
【００５４】
なお、上述した実施形態の並列型Ａ／Ｄ変換器１，３は、光ディスクから読み出されたアナログ信号をデジタル信号に変換するものであったが、並列型Ａ／Ｄ変換器１，３は、他の種類の記憶媒体から読み出されたアナログ信号をデジタル信号に変換してもよい。他の種類の記憶媒体としては、例えば、ＨＤ（Hard Disk）、ＦＤ（Floppy Disk）（登録商標）などの磁気ディスク、ＭＯ（Magneto-Optical Disk）などの光磁気ディスクなどである。また、並列型Ａ／Ｄ変換器１，３は、アナログ信号からデジタル信号への変換以外の他の用途に用いてもよい。
【図面の簡単な説明】
【００５５】
【図１】本発明の実施形態に係る並列型Ａ／Ｄ変換器の回路図である。
【図２】コンパレータ回路の各々の回路図である。
【図３】コンパレータ要素の各々の回路図である。
【図４】ＮＡＮＤ回路およびＡＮＤ回路の出力信号を示す対応表である。
【図５】１個のコンパレータ要素を動作させている場合のタイミングチャートである。
【図６】Ｎ２個のコンパレータ要素を動作させている場合のタイミングチャートである。
【図７】Ａ／Ｄ変換器の制御時における複数のパラメータの変化を示す一覧表である。
【図８】サンプリング周波数と利得との関係を示すグラフである。
【図９】サンプリング周波数と消費電力との関係を示すグラフである。
【図１０】変形例に係る並列型Ａ／Ｄ変換器の回路図である。
【符号の説明】
【００５６】
１，３…並列型Ａ／Ｄ変換器、８…参照電圧生成回路、１０１‐１０Ｍ…抵抗、２０１‐２０Ｍ…プリアンプ回路、３０１‐３０Ｍ…コンパレータ回路、３２１‐３２Ｎ２…コンパレータ要素３４…切替え回路、３６…ＮＡＮＤ回路、３７…ＮＡＮＤ回路、３８…ＡＮＤ回路、４０…エンコーダ回路、５０…制御回路、５５，５６…分周回路、５７…アンド回路、５８…カウンタ、５９…Ｄ型フリップフロップ。
【図１】
2008131583.tif 000004
【図２】
2008131583.tif 000005
【図３】
2008131583.tif 000006
【図４】
2008131583.tif 000007
【図５】
2008131583.tif 000008
【図６】
2008131583.tif 000009
【図７】
2008131583.tif 000010
【図８】
2008131583.tif 000011
【図９】
2008131583.tif 000012
【図１０】
2008131583.tif 000013