(57)【要約】【課題】２層ゲート構造と１層ゲート構造を有する半導体記憶装置において１層ゲート構造を有する回路素子のゲート電極と基板間の電気的短絡を防止する。【解決手段】本発明は、１層ゲート構造を有する選択ゲートトランジスタ及びＭＯＳトランジスタの下層ゲート電極層２３ｂ、２３ｃの膜厚をメモリセルトランジスタの浮遊ゲート電極層２３ａの膜厚より厚くすることにより、第２電極間絶縁層２４ｂ、２４ｃに開口部２８ｂ、２８ｃを形成する際のエッチングにより下層ゲート電極層２３ｂ、２３ｃを貫通しゲート絶縁層２２ｂ、２２ｃの上面が露出されることを防止する。従って、後の下層ゲート電極層２３ｂ、２３ｃの露出表面に形成された自然酸化膜を除去する際にゲート絶縁層２２ｂ、２２ｃが同時に除去されることがなく、選択ゲートトランジスタ及びＭＯＳトランジスタのゲート電極ＳＧ、ＴＧと半導体基板２１との電気的ショートを防止することができる。【選択図】      図２
2008270260.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上面を加工して、第１上面領域と前記第１上面領域よりも下方の平面上に上面が位置する第２上面領域とを形成する工程と、
前記第１上面領域及び前記第２上面領域上に、前記第１及び第２上面領域における絶縁層の膜厚が同じになるようにゲート絶縁層を形成する工程と、
前記ゲート絶縁層上に、前記第１及び第２上面領域における電極層の膜厚が同じになるようにゲート電極層を形成し、且つ前記第１上面領域における第１ゲート電極層の上面を前記第２上面領域における前記第１ゲート電極層の上面よりも上方の平面上に位置させる工程と、
前記第１上面領域における前記第１ゲート電極層の上面と前記第２上面領域における前記第１ゲート電極層の上面とを同一平面上に位置させる工程と、
前記第１ゲート電極層上に電極間絶縁層を形成する工程と、
前記第２上面領域における前記電極間絶縁層に前記第１ゲート電極層の一部表面を露出する開口部を形成する工程と、
前記第１ゲート電極層の前記露出表面に形成された自然酸化膜を除去する工程と、
前記第１ゲート電極層の前記露出表面及び前記電極間絶縁層上に第２ゲート電極層を形成する工程と、
前記第１及び第２上面領域上の前記第２ゲート電極層、前記電極間絶縁層、前記第１ゲート電極層及び前記ゲート絶縁層とを選択的に除去してゲート電極を形成する工程と、
を具備することを特徴とする半導体記憶装置の製造方法。
【請求項２】
半導体基板の第１上面領域上に第２上面領域上よりもゲート絶縁層の膜厚を厚く形成する工程と、
前記ゲート絶縁層上に、前記第１及び第２上面領域における電極層の膜厚が同じになるように第１ゲート電極層を形成し、且つ前記第１上面領域における第１ゲート電極層の上面を前記第２上面領域における前記第１ゲート電極層の上面よりも上方の平面上に位置させる工程と、
且つ前記第１上面領域における前記第１ゲート電極層の上面と前記第２上面領域における前記第１ゲート電極層の上面とを同一平面上に位置させる工程と、
前記第１ゲート電極層上に電極間絶縁層を形成する工程と、
前記第２上面領域における前記電極間絶縁層に前記第１ゲート電極層の一部表面を露出する開口部を形成する工程と、
前記第１ゲート電極層の前記露出表面に形成された自然酸化膜を除去する工程と、
前記第１ゲート電極層の前記露出表面及び前記電極間絶縁層上に第２ゲート電極層を形成する工程と、
前記第１及び第２上面領域上の前記第２ゲート電極層、前記電極間絶縁層、前記第１ゲート電極層及び前記第１ゲート絶縁層とを選択的に除去してゲート電極を形成する工程と、
を具備することを特徴とする半導体記憶装置の製造方法。
【請求項３】
前記第１上面領域と前記第２上面領域における前記第１ゲート電極層の上面を同一平面上に位置させる工程は、ＣＭＰを用いて前記第１上面領域上の前記第１ゲート電極層の上部を除去することにより行なうことを特徴とする請求項１または請求項２に記載の半導体記憶装置の製造方法。
【請求項４】
前記第１上面領域と前記第２上面領域における前記第１ゲート電極層の上面を同一平面上に位置させる工程は、
前記第１上面領域における前記第１ゲート電極層の上部を、前記第１及び第２上面領域における第１ゲート電極層の高さの差分に相当する酸化膜に置換させる工程と、
前記酸化膜を取り除く工程と、
を含むことを特徴とする請求項１または請求項２に記載の半導体記憶装置の製造方法。
【請求項５】
第１上面領域と前記第１上面領域よりも下方の平面上に上面が位置する第２上面領域とを備えた半導体基板と、
前記第１及び第２上面領域上に設けられたゲート絶縁層と、
前記第１上面領域上に前記ゲート絶縁層を介して設けられた浮遊ゲート電極層と、
前記浮遊ゲート電極層上に設けられた第１電極間絶縁層と、
前記第１電極間絶縁層上に設けられた制御ゲート電極層と、
前記第２上面領域に前記ゲート絶縁層を介して設けられ、且つ上面が前記浮遊ゲート電極層の上面と同じ平面上に位置する下層ゲート電極層と、
前記下層ゲート電極層上に設けられ、且つ前記下層ゲート電極層の一部上面を露出するための開口部を有する第２電極間絶縁層と、
前記下層ゲート電極層の前記露出表面及び前記第２電極間絶縁層上に設けられた上層ゲート電極層とを具備し、
前記浮遊ゲート電極層の膜厚が、前記下層ゲート電極層の膜厚よりも薄いことを特徴とする半導体記憶装置。
【請求項６】
同一平面上に第１上面領域と第２上面領域を有する半導体基板と、
前記第１上面領域上に設けられ、且つ前記第２上面領域に設けられた第２ゲート絶縁層よりも膜厚の厚い第１ゲート絶縁層と、
前記第１上面領域上に前記ゲート絶縁層を介して設けられた浮遊ゲート電極層と、前記浮遊ゲート電極層上に設けられた第１電極間絶縁層と、前記第１電極間絶縁層上に設けられた制御ゲート電極層と、
前記第２上面領域に前記ゲート絶縁層を介して設けられ、且つ上面が前記浮遊ゲート電極層の上面と同じ平面上に位置する下層ゲート電極層と、前記下層ゲート電極層上に設けられ、且つ前記下層ゲート電極層の一部上面を露出するための開口部を有する第２電極間絶縁層と、前記下層ゲート電極層の前記露出表面及び前記第２電極間絶縁層上に設けられた上層ゲート電極層とを具備し、
前記浮遊ゲート電極層の膜厚が、前記下層ゲート電極層の膜厚よりも薄いことを特徴とする半導体記憶装置。
【請求項７】
前記電極間絶縁層の前記開口部は、前記下層ゲート電極層の上面の片側を露出する形状であることを特徴とする請求項５または請求項６に記載のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に係わり、特に１層ゲート構造を有する選択ゲートトランジスタと、２層ゲート構造を有するメモリセルトランジスタとを同一半導体基板上に搭載したＮＡＮＤ型不揮発性メモリのゲート構造に関する。
【背景技術】
【０００２】
ＮＡＮＤ型不揮発性メモリは、半導体基板の素子領域上に形成されたメモリセルトランジスタが複数個直列に接続されて、その両側に選択ゲートトランジスタが配置された構造を有する。このＮＡＮＤ型不揮発性メモリの製造においては、製造工程を簡素化するために、メモリセルトランジスタと選択ゲートトランジスタの加工を同時に行っている。
【０００３】
すなわち、メモリセルトランジスタ領域及び選択ゲートトランジスタ領域における半導体基板上にゲート絶縁膜を介して第１ゲート電極層を形成する。この第１ゲート電極層上に電極間絶縁層を形成した後に、エッチングにより選択ゲートトランジスタ領域の電極間絶縁層に第１ゲート電極層の一部表面を露出するための開口部を形成する。次に、第１ゲート電極層の露出表面及び電極間絶縁層上に第２ゲート電極層を形成した後、ゲート電極加工を行って、メモリセルトランジスタ領域においては浮遊ゲート電極層（第１ゲート電極そう）と制御ゲート電極層（第２ゲート電極層）からなる２層ゲート構造のメモリセルゲート電極を、また選択ゲートトランジスタ領域においては開口部を介して下層ゲート電極層（第１ゲート電極層）と上層ゲート電極層（第２ゲート電極層）が導通した１層ゲート構造の選択ゲート電極を形成する（例えば、特許文献１参照。）。
【０００４】
この製造方法では、選択ゲートトランジスタ領域において、電極間絶縁層に開口部を形成する際のエッチングにより、下層ゲート電極層の上部もエッチングされる。また、開口部を形成した後に、下層ゲート電極層の露出表面に形成された自然酸化膜により、上層ゲート電極層と下層ゲート電極層との間で導通不良が生じる恐れがあるため、自然酸化膜をフッ酸洗浄によって除去するが、このエッチングにより上層ゲート電極層及びゲート絶縁層を貫いて半導体基板表面を露出してしまい、上層ゲート電極層が半導体基板と接触する恐れあるため、下層ゲート電極層を厚く形成する必要がある。
【０００５】
一方、ＮＡＮＤ型不揮発性メモリにおいては、微細化によりセル間干渉が問題になってきているが、このセル間干渉を小さくするためにメモリセルトランジスタの浮遊ゲート電極層の膜厚を薄くすることが有効であることが知られている（例えば、非特許文献１参照。）。
【０００６】
しかし、メモリセルトランジスタの浮遊ゲート電極層と選択ゲートトランジスタの下層ゲート電極層は一体的に形成されているため、浮遊ゲート電極層の膜厚を薄くすると下層ゲート電極層の膜厚も薄くなり、また、逆に、下層ゲート電極層を厚くすると、浮遊ゲート電極層が厚くなるため、選択ゲートトランジスタのゲート電極と半導体基板との電気的ショートと、メモリセルトランジスタのセル間干渉を同時に改善することは困難である。
【特許文献１】特開２００２−１７６１１４号公報
【非特許文献１】ＩＥＥＥ  Ｎｏｎ−Ｖｏｌａｔｉｌｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｍｅｍｏｒｙ  Ｗｏｒｋｓｈｏｐ  ２００６  ページ９乃至１１
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は上記点に鑑み、選択ゲートトランジスタのゲート電極と半導体基板との電気的ショートとメモリセルトランジスタのセル間干渉を同時に改善することが可能となる半導体記憶装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様の半導体記憶装置の製造方法は、半導体基板の上面を加工して、第１上面領域と前記第1上面領域よりも下方の平面上に上面が位置する第２上面領域を形成する工程と、前記第１上面領域及び前記第２上面領域上に、前記第１及び第２上面領域における絶縁層の膜厚が同じになるようにゲート絶縁層を形成する工程と、前記ゲート絶縁層上に、前記第１及び第２上面領域における電極層の膜厚が同じになるように第１ゲート電極層を形成し、且つ前記第１上面領域における第１ゲート電極層の上面を前記第２上面領域における前記第１ゲート電極層の上面よりも上方の平面上に位置させる工程と、前記第１上面領域における前記第１ゲート電極層の上面と前記第２上面領域における前記第１ゲート電極層の上面とを同一平面上に位置させる工程と、前記第１ゲート電極層上に電極間絶縁層を形成する工程と、前記第２上面領域における前記電極間絶縁層に前記第１ゲート電極層の一部表面を露出する開口部を形成する工程と、前記第１ゲート電極層の前記露出表面に形成された自然酸化膜を除去する工程と、前記第１ゲート電極層の前記露出表面及び前記電極間絶縁層上に第２ゲート電極層を形成する工程と、前記第１及び第２上面領域上の前記第２ゲート電極層、前記電極間絶縁層、前記第１ゲート電極層及び前記ゲート絶縁層とを選択的に除去してゲート電極を形成する工程とを具備することを特徴としている。
【０００９】
本発明の別態様の半導体記憶装置の製造方法は、半導体基板の第１上面領域上に第２上面領域よりもゲート絶縁層の膜厚を厚く形成する工程と、前記ゲート絶縁層上に、前記第１及び第２上面領域における電極層の膜厚が同じになるように第１ゲート電極層を形成し、且つ前記第１上面領域における第１ゲート電極層の上面を前記第２上面領域における前記第１ゲート電極層の上面よりも上方の平面上に位置させる工程と、前記第１上面領域における前記第１ゲート電極層の上面と前記第２上面領域における前記第１ゲート電極層の上面とを同一平面上に位置させる工程と、前記第１ゲート電極層上に電極間絶縁層を形成する工程と、前記第２上面領域における前記電極間絶縁層に前記第１ゲート電極層の一部表面を露出する開口部を形成する工程と、前記第１ゲート電極層の前記露出表面に形成された自然酸化膜を除去する工程と、前記第１ゲート電極層の前記露出表面及び前記電極間絶縁層上に第２ゲート電極層を形成する工程と、前記第１及び第２上面領域上の前記第２ゲート電極層、前記電極間絶縁層、前記第１ゲート電極層及び前記ゲート絶縁層とを選択的に除去してゲート電極を形成する工程とを具備することを特徴としている。
【００１０】
本発明の更に別様態の半導体記憶装置は、第１上面領域と前記第１上面領域よりも下方の平面上に上面が位置する第２上面領域とを備えた半導体基板と、前記第１及び第２上面領域上に設けられたゲート絶縁層と、前記第１上面領域上に前記ゲート絶縁層を介して設けられた浮遊ゲート電極層と、前記浮遊ゲート電極層上に設けられた第１電極間絶縁層と、前記第１電極間絶縁層上に設けられた制御ゲート電極層と、前記第２上面領域に前記ゲート絶縁層を介して設けられ、且つ上面が前記浮遊ゲート電極層の上面と同じ平面上に位置する下層ゲート電極層と、前記下層ゲート電極層上に設けられ、且つ前記下層ゲート電極層の一部を露出するための開口部を有する第２電極間絶縁層と、前記下層ゲート電極層の前記露出表面及び前記第２電極間絶縁層上に設けられた上層ゲート電極層とを具備し、前記浮遊ゲート電極層の膜厚が、前記下層ゲート電極層の膜厚よりも薄いことを特徴としている。
【００１１】
本発明の更に別態様の半導体記憶装置は、同一平面上に第１上面領域と第２上面領域を有する半導体基板と、前記第１上面領域上に設けられ、且つ前記第２上面領域に設けられた第２ゲート絶縁層よりも膜厚の厚い第１ゲート絶縁層と、前記第１上面領域上に前記第1ゲート絶縁層を介して設けられた浮遊ゲート電極層と、前記浮遊ゲート電極層上に設けられた第１電極間絶縁層と、前記第１電極間絶縁層上に設けられた制御ゲート電極層と、前記第２上面領域に前記第２ゲート絶縁層を介して設けられ、且つ上面が前記浮遊ゲート電極層の上面と同じ平面上に位置する下層ゲート電極層と、前記下層ゲート電極層上に設けられ、且つ前記下層ゲート電極層の一部上面を露出するための開口部を有する第２電極間絶縁層と、前記下層ゲート電極層の前記露出表面及び前記第２電極間絶縁層上に設けられた上層ゲート電極層とを具備し、前記浮遊ゲート電極層の膜厚が、前記下層ゲート電極層の膜厚よりも薄いことを特徴としている。
【発明の効果】
【００１２】
本発明によれば、選択ゲートトランジスタのゲート電極と半導体基板との電気的ショートとメモリセルトランジスタのセル間干渉を同時に改善することが可能である。
【発明を実施するための最良の形態】
【００１３】
以下に図面を参照して、本発明の実施の形態を説明する。以下の図面において、同一またはは類似の部分には同一または類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１４】
［第１の実施形態］
図１は本発明の第１の実施形態に係る半導体記憶装置であるＮＡＮＤ型不揮発性メモリを模式的に示す平面図で、図２は図１のＡ−Ａ線に沿う断面図である。この実施形態のＮＡＮＤ型不揮発性メモリでは、半導体基板に第１上面領域とこの第１上面領域よりも下方の平面上に上面が位置する第２上面領域とを設け、第１上面領域上にメモリセルトランジスタの浮遊ゲート電極層を設け、第２上面領域上に選択ゲートトランジスタの下層ゲート電極層を設けることにより、浮遊ゲート電極層と下層ゲート電極層との上面が同一平面をなし、且つ浮遊ゲート電極層が薄く、下層ゲート電極層が浮遊ゲート電極層よりも厚い構造にしたことを特徴としている。
【００１５】
図１に示すように、メモリセル領域１１には、図中Ｙ方向に素子形成領域であるアクティブエリア１３が素子分離絶縁膜１４を介して帯状に複数本並列して形成され、図中Ｙ方向と直交する図中Ｘ方向にワードラインＷＬ１、ＷＬ２、・・・、ＷＬ８が帯状に複数本並列して形成されている。このアクティブエリア１３とワードラインＷＬ１、ＷＬ２、・・・、ＷＬ８の交差部分にはそれぞれメモリセルトランジスタＭＴが形成されている。ワードラインＷＬ１の外側及びワードラインＷＬ８の外側には選択ゲートラインＳＧＬが形成され、アクティブエリア１３と選択ゲートラインＳＧＬの交差部分にはそれぞれアクセスするメモリセルブロックを指定するための選択ゲートトランジスタＳＴが配置されている。ここで、「メモリセルブロック」は任意の選択ゲートラインＳＧＬで挟まれたメモリセルトランジスタＭＴを含む領域である。選択ゲートラインＳＧＬにはこの選択ゲートラインＳＧＬのライン幅より狭い幅を有し、選択ゲートラインＳＧＬの全長に亘って後述の開口部２８ｂを有する電極間絶縁層が設けられている。ここで、メモリセル領域１１のうち、メモリセルトランジスタＭＴが配置されている領域をメモリセルトランジスタ領域１１ａと称し、選択ゲートトランジスタＳＴが配置されている領域を選択ゲートトランジスタ領域１１ｂと称す。また、選択ゲートトランジスタ領域１１ｂにおいて選択ゲートラインＳＧＬに挟まれた領域のアクティブエリア１３上にメモリセルトランジスタＭＴのデータをビットライン（図示せず）に接続するためのコンタクト電極１７が配置されている。なお、本実施形態ではメモリブロック毎のワードライン数が８本の構成であるが、１６本、３２本等更に多い構成であってもよい。同様にアクティブエリア１３の本数も６本であるが更に多い構成であってもよい。
【００１６】
また、メモリセル領域１１の外側には、素子分離絶縁膜１４で囲まれた１つのアクティブエリア１３と、このアクティブエリア１３上に設けられ図中Ｘ方向にアクティブエリア１３を横断するように伸び、素子分離絶縁膜１４上にまで至る１つのゲート電極ＴＧが形成されている。ゲート電極ＴＧを挟むように図中Ｙ方向の上下領域のアクティブエリア１３上にはそれぞれ上層メタル配線（図示せず）と電気的に接続され、ゲート電極ＴＧの伸延方向と平行に配置された複数のコンタクト電極１７が形成されている。ゲート電極ＴＧには素子分離絶縁膜１４上に上層配線（図示せず）に接続されたゲートコンタクト電極１８が形成されている。ゲート電極ＴＧ中のアクティブエリア１３上には後述の開口部２８ｃを有する電極間絶縁層が設けられている。このアクティブエリア１３とゲート電極ＴＧの交差部分にはメモリセルトランジスタＭＴや選択ゲートトランジスタＳＴを駆動する、周辺回路トランジスタであるＭＯＳトランジスタＴＲが形成されている。このＭＯＳトランジスタＴＲが形成される領域を周辺回路領域１２と称する。なお、ゲート電極ＴＧは１つしか配置されていないが複数であってもよく、コンタクト電極１７の数やゲートコンタクト電極１８の数も本実施形態の数と異なっていてもよい。また、電極間絶縁層はゲート電極ＴＧ中に複数形成されていても構わない。
【００１７】
図２に示すように、半導体基板２１は、上面が互いに異なる平面上に位置する第1上面領域と第２上面領域とを有している。ここでは、上方の位置に上面を有する第１上面領域がメモリセルトランジスタ領域１１ａ、下方の位置に上面を有する第２上面領域が選択ゲートトランジスタ領域１１ｂ及び周辺回路領域１２となる。この半導体基板２１のメモリセルトランジスタ領域１１ａ、選択ゲートトランジスタ領域１１ｂ及び周辺回路領域１２の上面には、同じ膜厚を有するゲート絶縁層２２ａ、２２ｂ、２２ｃが形成されている。
【００１８】
メモリセルトランジスタＭＴ１、ＭＴ２、ＭＴ３のゲート電極ＭＧ１、ＭＧ２、ＭＧ３はゲート絶縁層２２ａ上に所定間隔をもって形成されている。このゲート電極ＭＧ１、ＭＧ２、ＭＧ３は、それぞれゲート絶縁層２２ａを介して設けられた浮遊ゲート電極層２３ａと、この浮遊ゲート電極層２３ａ上に形成された第１電極間絶縁層２４ａと、この第１電極間絶縁層２４ａの上に形成された制御ゲート電極層下部２５ａとこの制御ゲート電極層下部２５ａ上に形成された制御ゲート電極層上部２６ａとで構成される制御ゲート電極層２７ａと、この制御ゲート電極層２７ａ上に形成されたメタル層２９ａとから構成されている。この構成により、メモリセルトランジスタＭＴ１、ＭＴ２、ＭＴ３のゲート電極ＭＧ１、ＭＧ２、ＭＧ３は、浮遊ゲート電極層２３ａと制御ゲート電極層２７ａが第１電極間絶縁層２４ａで電気的に分断された２層ゲート構造となっている。また、メモリセルトランジスタＭＴ１、ＭＴ２、ＭＴ３のゲート電極ＭＧ１、ＭＧ２、ＭＧ３を挟むように半導体基板２１の表面付近には、ソース／ドレイン領域としての不純物拡散層２０が形成されている。
【００１９】
選択ゲートトランジスタＳＴのゲート電極ＳＧはゲート絶縁層２２ｂ上に形成されている。このゲート電極ＳＧはゲート絶縁層２２ｂを介して設けられ、浮遊ゲート電極層２３ａの上面と同じ平面上に位置する下層ゲート電極層２３ｂと、この下層ゲート電極層２３ｂ上に形成された第２電極間絶縁層２４ｂと、この第２電極間絶縁層２４ｂの上面に第２電極間絶縁層２４ｂを貫通して下層ゲート電極層２３ｂ中に底部を有する開口部２８ｂと、第２電極間絶縁層２４ｂの上面に形成された上層ゲート電極層下部２５ｂとこの上層ゲート電極層下部２５ｂ上及び開口部２８ｂ内に形成され、下層ゲート電極層２３ｂと電気的接続される上層ゲート電極層上部２６ｂとで構成される上層ゲート電極層２７ｂと、この上層ゲート電極層２７ｂ上に形成されたメタル層２９ｂから構成されている。この構成により、選択ゲートトランジスタＳＴのゲート電極ＳＧは、下層ゲート電極層２３ｂと上層ゲート電極層２７ｂとが電気的接続された１層ゲート構造となっている。また、ゲート電極ＳＧを挟むように半導体基板２１の表面付近には、ソース／ドレイン領域としての不純物拡散層２０が形成されている。
【００２０】
ＭＯＳトランジスタＴＲのゲート電極ＴＧはゲート絶縁層２２ｃ上に形成されている。このゲート電極ＴＧはゲート絶縁層２２ｃを介して設けられ、浮遊ゲート電極層２３ａの上面と同じ平面上に位置する下層ゲート電極層２３ｃと、この下層ゲート電極層２３ｃ上に形成された第２電極間絶縁層２４ｃと、この第２電極間絶縁層２４ｃの上面に第２電極間絶縁層２４ｃを貫通して下層ゲート電極層２３ｃ中に底部を有する開口部２８ｃと、第２電極間絶縁層２４ｃの上面に形成された上層ゲート電極層下部２５ｃとこの上層ゲート電極層下部２５ｃ及び開口部２８ｃ内に形成され、下層ゲート電極層２３ｃと電気的接続される上層ゲート電極層上部２６ｃとで構成される上層ゲート電極層２７ｃと、この上層ゲート電極層２７ｃ上に形成されたメタル層２９ｃから構成されている。この構成により、ＭＯＳトランジスタＴＲのゲート電極ＴＧは、下層ゲート電極層２３ｃと上層ゲート電極層２７ｃとが電気的接続された１層ゲート構造となっている。また、ゲート電極ＴＧを挟むように半導体基板２１の表面付近には、ソース／ドレイン領域としての不純物拡散層２０が形成されている。
【００２１】
なお、ここで言う「同じ平面上」とは、完全に同じ平面上であることに限定されるものではなく、製造ばらつきの範囲内において、平面が異なるものは、同じ平面上にあるもとする。
【００２２】
次に、この第１の実施形態に係るＮＡＮＤ型不揮発性メモリの製造方法を図３乃至図１３を用いて説明する。
【００２３】
図３乃至図１３は、第１の実施形態に係るＮＡＮＤ型不揮発性メモリの製造工程を模式的に示す図面で、各図は図１中におけるＡ−Ａ線に沿う断面図である。
【００２４】
まず、図３に示すように、メモリセルトランジスタ領域１１ａにおける半導体基板２１の上面を、例えばフォトレジストからなる第１マスク材３０ａで覆い、エッチングにて選択ゲートトランジスタ領域１１ｂ及び周辺回路領域１２の半導体基板２１の上面を除去する。この除去工程により第２上面領域である選択ゲートトランジスタ領域１１ｂ及び周辺回路領域１２の上面は、第１上面領域であるメモリセルトランジスタ領域１１ａの上面よりも下方の平面上に位置する。ここで、メモリセルトランジスタ領域１１ａ上面と選択ゲートトランジスタ領域１１ｂ及び周辺回路領域１２上面の高さの差（以下、段差と称する）Ｈ１は、２０ｎｍ以上に形成する。なお、この段差Ｈ１の上限値に関しては後述する。ここで言う「高さ」とは、半導体基板２１の上面からの高さを意味する。
【００２５】
次に、図４に示すように、第１マスク材３０ａを取り除き、メモリセルトランジスタ領域１１ａ、選択ゲートトランジスタ領域１１ｂ及び周辺回路領域１２における半導体基板２１上に共通に、例えばシリコン酸化膜（ＳｉＯ２）またはシリコンチッ化膜（ＳｉＮ）からなるゲート絶縁層２２を同じ膜厚、例えば５０Åから１００Å程度に形成する。ここで、ゲート絶縁層２２の膜厚はメモリセルトランジスタ領域１１ａ、選択ゲートトランジスタ領域１１ｂ及び周辺回路領域１２において同じになっている。
【００２６】
次に、図５に示すように、メモリセルトランジスタ領域１１ａ、選択ゲートトランジスタ領域１１ｂ及び周辺回路領域１２におけるゲート絶縁層２２上に共通に、例えば多結晶シリコンからなる、後に浮遊ゲート電極層または下層ゲート電極層となる第１ゲート電極層２３を同じ膜厚、例えば７０ｎｍから１００ｎｍ程度に形成する。ここで、メモリセルトランジスタ領域１１ａにおける第１ゲート電極層２３の上面は選択ゲートトランジスタ領域１１ｂ及び周辺回路領域１２における第１ゲート電極層２３の上面よりも段差Ｈ１だけ上方に位置している。なお、第１ゲート電極層２３の多結晶シリコンに、例えばリンまたはヒ素またはボロンなどの不純物をドープすることも可能である。
【００２７】
なお、ここで言う「同じ膜厚」とは、完全に同じ膜厚に限定されるべきものではなく、製造ばらつきの範囲内（本実施形態においては１０％程度のばらつき）において異なる膜厚については、同じ膜厚の範疇に含まれるものとする。
【００２８】
次に、図６に示すように、メモリセルトランジスタ領域１１ａにおける第１ゲート電極層２３の上部を除去し、メモリセルトランジスタ領域１１ａと選択ゲートトランジスタ領域１１ｂ及び周辺回路領域１２の第１ゲート電極層２３の上面とを同一平面上に位置させる。この除去工程には、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）による平坦化が用いられる。このＣＭＰ工程によりメモリセルトランジスタ領域１１ａにおける第１ゲート電極層２３の上部だけでなく、選択ゲートトランジスタ領域１１ｂ及び周辺回路領域１２における第１ゲート電極層２３の上部も多少、除去されるため、メモリセルトランジスタ領域１１ａにおける第１ゲート電極層２３の膜厚は３０ｎｍ程度に、選択ゲートトランジスタ領域１１ｂ及び周辺回路領域１２における第１ゲート電極層２３の膜厚は５０ｎｍ以上に形成される。また、ＣＭＰによる平坦化を行わず、選択ゲートトランジスタ領域１１ｂ及び周辺回路領域１２の第１ゲート電極層２３上にＣＶＤ法により多結晶シリコンを形成し、メモリセルトランジスタ領域１１ａと選択ゲートトランジスタ領域１１ｂ及び周辺回路領域１２の第１ゲート電極層２３の上面とを同一平面上に位置させることも可能である。
【００２９】
なお、ここで言う「同一平面上に位置する」とは、完全に同一平面にあることに限定されるべきものではなく、製造ばらつきの範囲内（本実施形態においては１５ｎｍ程度）において異なる平面である場合には同一平面の範疇に含まれるものとする。
【００３０】
次に、例えばシリコンチッ化膜からなる第２マスク材（図示せず）を第１ゲート電極層２３上に形成し、この第２マスク材をマスクとして第１ゲート電極層２３、ゲート絶縁層２２、及び半導体基板２１をエッチングして半導体基板２１内に達する素子分離溝（図示せず）を形成し、この素子分離溝内に、例えばシリコン酸化膜（ＳｉＯ２）を埋め込んで素子分離絶縁膜（図示せず）を形成する。次に、素子分離絶縁膜の上面を第１ゲート電極層２３の上面にほぼ一致させた後、第２マスク材を除去する。この工程により素子分離絶縁膜１４が形成される。なお、メモリセル領域１１における素子分離絶縁膜１４の半導体基板２１の表面からの高さを周辺回路領域１２における高さより低くすることも可能である。また、この素子分離絶縁膜１４を形成してから、ゲート絶縁層２２を形成する、いわゆるゲート後作りプロセスでも可能である。
【００３１】
次に、図７に示すように、第１ゲート電極層２３上に、例えばＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜からなる電極間絶縁層２４を膜厚１２ｎｍから１７ｎｍ程度に形成し、さらにこの電極間絶縁層２４上に、例えば多結晶シリコンからなる、後に制御ゲート電極層下部または上層ゲート電極層下部となる第２ゲート電極層下部２５を膜厚３０ｎｍから６０ｎｍ程度に形成する。この第２ゲート電極層下部２５は電極間絶縁層２４の電気的な特性変動を防止する保護膜として用いられるものであり、動作上この電気的な特性変動を許容することができれば、第２ゲート電極層下部２５は形成しなくてもよい。
【００３２】
次に、図８に示すように、例えばフォトレジストからなる第３マスク材３０ｂを第２ゲート電極層下部２５上に形成する。この第３マスク材３０ｂは、図２に示した第２電極間絶縁層２４ｂ、２４ｃの開口部２８ｂ、２８ｃを形成するための開口３１を有する。なお、第３マスク材３０ｂは、例えばシリコンチッ化膜やＢＳＧ（Ｂｏｒｏｎ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）やＴＥＯＳ（ＴｅｔｒａＥｔｈｙｌ  ＯｒｔｈｏＳｉｌｉｃａｔｅ）からなるハードマスクとすることも可能である。
【００３３】
次に、図９に示すように、第３マスク材３０ｂをマスクとしてエッチングにより、第３マスク材３０ｂの開口３１内における第２ゲート電極層下部２５と電極間絶縁層２４を除去し、第１ゲート電極層２３の表面を露出する開口部２８ｂ、２８ｃを形成する。ここで、開口部２８ｂ、２８ｃの形成においては、第１ゲート電極層２３の表面を確実に露出するため、オーバーエッチングをおこなう。そのため、電極間絶縁層２４内における第１ゲート電極層２３の上部が４０ｎｍ程度削られてしまう。しかし、選択ゲートトランジスタ領域１１ｂ及び周辺回路領域１２における第１ゲート電極層２３の膜厚は５０ｎｍ以上に形成されているため、第１ゲート電極層２３を貫通してゲート絶縁層２２の表面に達することはなく、開口部２８ｂ、２８ｃの底部は第１ゲート電極層２３中に位置する。その後、開口部２８ｂ、２８ｃ内の第１ゲート電極層２３の露出表面に形成されたＳｉＯ２からなる自然酸化膜（図示せず）を除去するため、例えばフッ化水素または希釈フッ酸などのフッ酸系の薬液を用いて洗浄を行なう。なお、この洗浄において、第１ゲート電極層２３の表面に形成された自然酸化膜とゲート絶縁層２２とが除去できる薬液であれば、フッ酸系の薬液以外でも可能である。
【００３４】
次に、図１０に示すように、開口部２８ｂ、２８ｃ内を埋めるように、第２ゲート電極層下部２５上に、例えば多結晶シリコンからなる、後に制御ゲート電極層上部または上層ゲート電極層上部となる第２ゲート電極層上部２６を膜厚６０ｎｍから１５０ｎｍ程度に形成する。次に、図１１に示すように、第２ゲート電極層上部２６上に、例えばタングステンからなるメタル層２９を膜厚２０ｎｍから６０ｎｍ程度に形成する。また、メタル層２９に代え、例えばチタンやコバルトやニッケルを第２ゲート電極層上部２６上に堆積させ、高温で反応させるサリサイドプロセスによりシリサイド層を形成するとも可能である。
【００３５】
次に、図１２に示すように、例えばフォトレジストからなる第４マスク材３０ｃをメタル層２９上に形成する。この第４マスク材３０ｃは、後にゲート電極ＭＴ、ＳＧ、ＴＧとなる部分を覆う。また、第４マスク材３０ｃはフォトレジストに代え、例えばシリコンチッ化膜やＢＳＧやＴＥＯＳからなるハードマスクを用いて加工することも可能である。
【００３６】
次に、図１３に示すように、第４マスク材３０ｃをマスクとして異方性エッチングによりメタル層２９、第２ゲート電極層上部２６、第２ゲート電極層下部２５、及び電極間絶縁層２４を除去する。次に、メモリセルトランジスタ領域１１ａにおける第１ゲート電極層２３の膜厚（図中のＨ２）分だけエッチングを進める。この時、ゲート絶縁層２２はメモリセルトランジスタ領域１１ａ、選択ゲートトランジスタ領域１１ｂ及び周辺回路領域１２において同じ膜厚であるため、選択ゲートトランジスタ領域１１ｂ及び周辺回路領域１２における第４マスク材３０ｃでマスクされていない部分には、メモリセルトランジスタ領域１１ａの上面と選択ゲートトランジスタ領域１１ｂ及び周辺回路領域１２の上面との段差Ｈ１に等しい膜厚Ｈ１の第１ゲート電極層２３が残存することになる。
【００３７】
次に、図１４に示すように、さらにエッチングを進め、選択ゲートトランジスタ領域１１ｂ及び周辺回路領域１２に残存する第１ゲート電極層２３をゲート絶縁層２２が露出するまで除去する。この時、メモリセルトランジスタ領域１１ａにおける第４マスク材３０ｃでマスクされていない部分のゲート絶縁層２２ｄも同時にエッチングされて膜厚が図中のＨ３から図中のＨ４まで薄くなる。ここで、選択ゲートトランジスタ領域１１ｂ及び周辺回路領域１２における第１ゲート電極層２３を全て取り除くまでにゲート絶縁層２２ｄが全て削られてしまうと、ゲート絶縁層２２下の半導体基板２１が削られメモリセルトランジスタＭＴの電気的特性が変動してしまう。ゆえに、ゲート絶縁層２２に対する第１ゲート電極層２３と選択比により図中の段差Ｈ１の上限値が決まる。具体的には、段差Ｈ１はゲート絶縁層２２の膜厚であるＨ３とゲート絶縁層２２に対する第１ゲート電極層２３のエッチング選択比の積より低くする必要がある。このエッチング工程により、第１ゲート電極層２３は浮遊ゲート電極層２３ａ及び下層ゲート電極層２３ｂ、２３ｃに、電極間絶縁層２４は第１電極間絶縁層２４ａ及び第２電極間絶縁層２４ｂ、２４ｃに、第２ゲート電極層下部２５と第２ゲート電極層上部２６からなる第２ゲート電極層２７は制御ゲート電極層２７ａ及び上層ゲート電極層２７ｂ、２７ｃに、またメタル層２９はメタル層２９ａ、２９ｂ、２９ｃにそれぞれ分断される。
【００３８】
次に、図１５に示すように、第４マスク材３０ｃをマスクとしてゲート絶縁層２２を除去し、その後、第４マスク材３０ｃを除去することにより、ゲート電極ＭＧ１、ＭＧ２、ＭＧ３、ＳＧ、ＴＧが形成される。その後、イオンインプランテーション法によりゲート電極ＭＧ１、ＭＧ２、ＭＧ３、ＳＧ、ＴＧをマスクとして不純物拡散層２０を形成する。また、選択ゲートトランジスタＳＴとメモリセルトランジスタＭＴ１間における半導体基板２１の表面の段差による不純物拡散層２０の分断を防ぐために不純物イオンの入射方向を半導体基板２１と垂直方向から斜めに傾けることも可能である。また、第４マスク材３０ｃはゲート電極ＭＧ１、ＭＧ２、ＭＧ３、ＳＧ、ＴＧの形成時における異方性エッチングにより全て取り除かれる場合もある。また、ゲート絶縁層２２のエッチングはゲート電極ＭＧ１、ＭＧ２、ＭＧ３、ＳＧ、ＴＧをマスクとして行なうことも可能である。
【００３９】
その後、ゲート電極ＭＧ１、ＭＧ２、ＭＧ３、ＳＧ、ＴＧを覆うようにゲート電極間絶縁膜（図示せず）が埋め込まれ、さらにこのゲート電極間絶縁膜上に層間絶縁層が形成される。その後、このゲート電極間絶縁層及び層間絶縁層を貫通し、不純物拡散層２０に達するコンタクト電極１７及びコンタメタル層２９に達するゲートコンタクト電極１８がそれぞれ形成され、さらにコンタクト電極１７及びゲートコンタクト電極１８とそれぞれ電気的接続された上層メタル配線（図示せず）が層間絶縁層上にそれぞれ形成される。
【００４０】
また、図１５に示した第４マスク材３０ｃをマスクとしてメモリセル領域１１ａにおけるゲート絶縁層２２を除去する工程を行なわず、前述した層間絶縁層、コンタクト電極１７、ゲートコンタクト電極１８及び上層メタル配線を形成することも可能である。
【００４１】
以上の工程により、図１及び図２に示すＮＡＮＤ型不揮発性メモリが得られる。
【００４２】
本実施形態のＮＡＮＤ型不揮発性メモリによれば、半導体基板２１の選択ゲートトランジスタ領域１１ｂの上面及び周辺回路領域１２の上面がメモリセルトランジスタ領域１１ａの上面よりも下方に位置する平面上に設けられ、メモリセルトランジスタＭＴの浮遊ゲート電極層２３ａが、また第２上面領域である選択ゲートトランジスタ領域１１ｂ及び周辺回路領域１２に選択ゲートトランジスタＳＴ及びＭＯＳトランジスタＴＲの下層ゲート電極層２３ｂ、２３ｃが、それぞれ上面が同一平面上に位置するように設けられている。そのため、メモリセルトランジスタＭＴの浮遊ゲート電極層２３ａは薄い膜厚に形成され、一方、選択ゲートトランジスタＳＴ及びＭＯＳトランジスタＴＲの下層ゲート電極層２３ｂ、２３ｃはメモリセルトランジスタＭＴの浮遊ゲート電極層２３ａよりも厚い膜厚に形成されており、選択ゲートトランジスタＳＴ及びＭＯＳトランジスタＴＲの電極間絶縁層２４の開口部２８ｂ、２８ｃの低部は下層ゲート電極層２３ｂ、２３ｃ中に位置する。従って、メモリセルトランジスタのセル間干渉を低減できると共に選択ゲートトランジスタのゲート電極ＳＧと半導体基板２１との電気的ショートを防止することが可能となる。
【００４３】
また、本実施形態のＮＡＮＤ型不揮発性メモリの製造方法によれば、半導体基板２１の上面にメモリセルトランジスタ領域１１ａと、メモリセルトランジスタ領域１１ａよりも下方の平面上に上面が位置する選択ゲートトランジスタ領域１１ｂ及び周辺回路領域１２を形成し、ゲート絶縁層２２ａ、２２ｂ、２２ｃを介してメモリセルトランジスタ領域１１ａ上に浮遊ゲート電極層２３ａを、また選択ゲートトランジスタ領域１１ｂ上及び周辺回路領域１２上に下層ゲート電極層２３ｂ、２３ｃを、それらの上面が同一平面上に位置するように形成することにより、浮遊ゲート電極層２３ａの膜厚を薄く、一方、下層ゲート電極層２３ｂ、２３ｃの膜厚を浮遊ゲート電極層２３ａの膜厚より厚くすることができる。つまり、メモリセルトランジスタ領域１１ａの上面と選択ゲートトランジスタ領域１１ｂ及び周辺回路領域１２の上面との段差Ｈ１を調整することにより、浮遊ゲート電極層２３ａを薄膜化しても、下層ゲート電極層２３ｂ、２３ｃの膜厚を第２電極間絶縁層２４ｂ、２４ｃに開口部２８ｂ、２８ｃを形成する際のエッチングにより下層ゲート電極層２３ｂ、２３ｃを貫通してゲート絶縁層２２ｂ、２２ｃの上面が露出されないように十分に厚くすることができる。従って、後の下層ゲート電極層２３ｂ、２３ｃの露出表面に形成された自然酸化膜を除去する際に、ゲート絶縁層２２ｂ、２２ｃが同時に除去されることがなく、選択ゲートトランジスタＳＴ及びＭＯＳトランジスタＴＲのゲート電極ＳＧ、ＴＧと半導体基板２１との電気的ショートを防止することが可能となると共に、メモリセルトランジスタのセル間干渉を低減するこが可能なＮＡＮＤ型不揮発性メモリを容易に得ることができる。
【００４４】
また、メモリセルトランジスタＭＴ、選択ゲートトランジスタＳＴ及びＭＯＳトランジスタＴＲのゲート電極ＭＧ１、ＭＧ２、ＭＧ３、ＳＧ、ＴＧの上面が同一平面上に位置する。従って、ゲート電極ＭＧ１、ＭＧ２、ＭＧ３、ＳＧ、ＴＧをストッパとしたＣＭＰの平坦性が向上する。
【００４５】
なお、本実施形態において、周辺回路領域１２に複数のアクティブエリア１３を配置し、複数のＭＯＳトランジスタＴＲを形成することも可能であり、複数のＭＯＳトランジスタＴＲを１つのアクティブエリア１３上に形成することも可能であり、ＭＯＳトランジスタＴＲがＮ型ＭＯＳトランジスタであってもＰ型ＭＯＳトランジスタであっても本実施形態と同様の効果が得られる。
【００４６】
［第１の実施形態の製造方法の変形例］
図１６乃至図１８は、本発明の第１の実施形態の製造方法の変形例に係るＮＡＮＤ型不揮発性メモリの製造工程を模式的に示す工程断面図で、各図は、図１中におけるＡ−Ａ線に沿う断面図である。以下、説明の便宜上、上述の第１の実施形態と同じ、または類似の部分については同じ符号を付記し、上述の実施形態と異なる部分を中心に説明する。
【００４７】
まず、上述の第１の実施形態と同様の工程を経て、半導体基板２１の上面に第１ゲート電極層２３を形成する。次に、図１６に示すように、選択ゲートトランジスタ領域１１ｂ及び周辺回路領域１２における第１ゲート電極層２３上に、例えばフォトレジストからなる第５マスク材３０ｄを形成する。次に、図１７に示すように、選択ゲートトランジスタ領域１１ｂ及び周辺回路領域１２上の第１ゲート電極層２３の上面より上方に突出するメモリセルトランジスタ領域１１ａ上の第１ゲート電極層２３の上部、すなわちメモリセルトランジスタ領域１１ａと選択ゲートトランジスタ領域１１ｂ及び周辺回路領域１２における第１ゲート電極層２３の高さの差分に相当する膜厚分を熱酸化によりシリコン酸化膜２３ｄに置換させる。
【００４８】
次に、図１８に示すように、例えば弗化水素を用いたエッチングによりシリコン酸化膜２３ｄを除去する。その後、第５マスク材３０ｄを除去することにより、選択ゲートトランジスタ領域１１ｂ及び周辺回路領域１２とメモリセルトランジスタ領域１１ａにおける第１ゲート電極層２３の上面を同じ平面上に位置させる。なお、シリコン酸化膜２３ｄのエッチングには、例えばジフルオロカーボン（ＣＦ２）によるドライエッチングを用いることも可能である。また、メモリセルトランジスタ領域１１ａにおける第１ゲート電極層２３中に不純物をドーピングすることによりメモリセルトランジスタ領域１１ａにおける第１ゲート電極層２３の酸化レートを早くすることも可能である。以降の工程からは上述の第１の実施形態と同様であるため説明を省略する。
【００４９】
上記変形例においても、メモリセルトランジスタ領域１１ａ上の浮遊ゲート電極層２３ａを薄い膜厚に、また選択ゲートトランジスタ領域１１ｂ及び周辺回路領域１２上の下層ゲート電極層２３ｂ、２３ｃを厚い膜厚にそれぞれ形成することができる。従って、上述の第１の実施形態と同様の効果を有するＮＡＮＤ型不揮発性メモリが製造できる。
【００５０】
また、選択ゲートトランジスタ領域１１ｂ及び周辺回路領域１２の第１ゲート電極層２３の上面をＣＭＰ等で削ることなく、選択ゲートトランジスタ領域１１ｂ及び周辺回路領域１２とメモリセルトランジスタ領域１１ａにおける第１ゲート電極層２３の上面の高さを等しくしているため、ゲート電極ＭＧ、ＴＧの半導体基板２１の上面からの高さのばらつきが少ない。
【００５１】
［第１の実施形態の不揮発性メモリの変形例］
図１９、図２０は本発明の第１の実施形態に係るＮＡＮＤ型不揮発性メモリの変形例の模式的な断面図で、図１９は第１の実施形態に係るＮＡＮＤ型不揮発性メモリの変形例の平面図で、図２０は図１９のＡ−Ａ線に沿う断面図である。この変形例が上述の第１の実施形態と異なる点は、選択ゲートトランジスタにおける第２電極間絶縁層の開口部が下層ゲート電極層上面の幅方向の片側半分を露出する構造であること、ＭＯＳトランジスタのゲート電極が第２電極間絶縁層及び下層ゲート電極層を持たない構造となっていることである。以下、説明の便宜上、上述の第１の実施形態と同じ、または類似の部分には同じ符号を付記し、上述の第１の実施形態と異なる部分を中心に説明する。
【００５２】
図１９に示すように、選択ゲートトランジスタ領域１１ｂにおいては、第２電極間絶縁層２４ｂの開口部２８ｂは選択ゲートラインＳＧＬ１、ＳＧＬ２、ＳＧＬ３のライン幅の中央から幅方向の端縁にまで至る幅を有し、図中のＸ方向に伸びている。周辺回路領域１２においては、電極間絶縁層の開口部２８ｃはアクティブエリア１３とゲート電極ＴＧの交差部分に形成されたＭＯＳトランジスタＴＲを包含するように設けられている。
【００５３】
図２０に示されるように、選択ゲートトランジスタＳＴのゲート電極ＳＧでは、第２電極間絶縁層２４ｂの開口部２８ｂは、下層ゲート電極層２３ｂの上面中心より幅方向の端縁に至る領域に設けられ、下層ゲート電極層２３ｂ上面の片側半分を露出する構造となっている。また、ＭＯＳトランジスタＴＲのゲート電極ＴＧでは、第２電極間絶縁層及び下層ゲート電極層は設けられておらず、ゲート電極ＴＧは、ゲート絶縁層２２ｃ上に設けられた上層ゲート電極層下部２５ｃとこの上層ゲート電極層下部２５ｃ上に設けられた上層ゲート電極層上部２６ｃとからなる第２ゲート電極層２７の単層構造に構成されている。上述以外の構造は第１の実施形態と同じであるため説明を省略する。
【００５４】
図２１乃至図２３は、第１の実施形態に係るＮＡＮＤ型不揮発性メモリの変形例の製造工程を模式的に示した図面である。各図は、図１９中におけるＡ−Ａ線に沿う断面図である。
【００５５】
まず、電極間絶縁層２４上に第２ゲート電極層下部２５を形成する工程までは上述の第１の実施形態と同様であるため説明を省略する。次に、図２１に示すように、例えばフォトレジストからなる第３マスク材３０ｂを第２ゲート電極層下部２５上に形成する。この第３マスク材３０ｂは、図２０に示す電極間絶縁膜の開口部２８ｂ、２８ｃを形成するための開口３１を有する。
【００５６】
次に、図２２に示すように、第３マスク材３０ｂをマスクとしてエッチングにより第２ゲート電極層下部２５と電極間絶縁層２４を除去し、第１ゲート電極層２３の表面を露出する開口部２８ｂ、２８ｃを形成する。ここで、選択ゲートトランジスタ領域１１ｂ及び周辺回路領域１２における第１ゲート電極層２３の膜厚は５０ｎｍ以上に形成されているため、第１ゲート電極層２３を貫通してゲート絶縁層２２の表面は露出されず、開口部２８ｂ、２８ｃの底部は第１ゲート電極層２３中に形成される。以降の工程から第２ゲート電極層上部２６上にメタル層２９を形成する工程までは上述の第１の実施形態と同様であるため説明を省略する。
【００５７】
次に、図２３に示すように、メタル層２９上に、後にゲート電極ＭＧ１、ＭＧ２、ＭＧ３、ＳＧ、ＴＧとなる部分以外を覆った、例えばフォトレジストからなる第４マスク材３０ｃを形成する。その後、第４マスク材３０ｃをマスクとして異方性エッチングによりメタル層２９、第２ゲート電極層上部２６、第２ゲート電極層下部２５、電極間絶縁層２４、及び第１ゲート電極層２３を除去する。この時、選択ゲートトランジスタＳＴのゲート電極ＳＧでは、第２電極間絶縁層２４ｂの開口部２８ｂは、下層ゲート電極層２３ｂの上面の片側半分を露出する構造となり、ＭＯＳトランジスタＴＲのゲート電極ＴＧでは、第２電極間絶縁層及び第１ゲート電極層を持たない構造となる。以降の工程からは第１の実施形態と同様であるため説明を省略する。
【００５８】
本実施形態のように、選択ゲートトランジスタＳＴの第２電極間絶縁層２４ｂの開口部２８ｂが下層ゲート電極層２３ｂの上面の片側半分を露出する構造であっても、メモリセルトランジスタＭＴの浮遊ゲート電極層２３ａの膜厚を薄く、一方、選択トランジスタＳＴ及びＭＯＳトランジスタＴＲの下層ゲート電極層２３ｂの膜厚を浮遊ゲート電極層２３ａの膜厚より厚くすることができる。従って、第１の実施形態と同様の効果が得られる。
【００５９】
また、選択ゲートトランジスタＳＴのゲート電極ＳＧでは、第２電極間絶縁層２４ｂの開口部２８ｂは下層ゲート電極層２３ｂの幅方向の上面の片側半分を露出し、下層ゲート電極層２３ｂと第２ゲート電極層２７とを電気的接続しているため、ゲート電極ＳＧの電気抵抗を下げることができる。また、ＭＯＳトランジスタＴＲのゲート電極ＴＧでは、第２電極間絶縁層が存在しない構造になっているため電気抵抗をさらに下げることができる。
【００６０】
また、メモリセル領域１１においてメモリセルトランジスタＭＴ１のゲート電極ＭＧと選択ゲートトランジスタＳＴのゲート電極ＳＧの開口部２８ｂの端との間の距離を広くすることができるため、第３マスク材３０ｂに開口３１を形成する際のリソグラフィーの合せマージンが向上する。
【００６１】
なお、本実施形態において、選択ゲートトランジスタ領域１１ｂにおける選択ゲートトランジスタＳＴのゲート電極ＳＧをＭＯＳトランジスタＴＲのゲート電極ＴＧと同様に第２電極間絶縁層と第１ゲート電極層を有さない構造にすることも可能であり、周辺回路領域１２におけるＭＯＳトランジスタＴＲのゲート電極ＴＧに、選択ゲートトランジスタＳＴのゲート電極ＳＧと同様の構造を有する開口部２８ｃを有する第２電極間絶縁層２４ｃを設けることも可能である。
【００６２】
また、周辺回路領域１２における電極間絶縁層の開口部２８ｃはＭＯＳトランジスタＴＲの一部とアクティブエリア１３にまたがる構造、例えば図中Ｘ方向における領域がアクティブエリア１３に包含される構造であっても構わなく、ゲート電極ＴＧを包含するように設けられていても構わない。
【００６３】
［第２の実施形態］
図２４は第２の実施形態に係るＮＡＮＤ型不揮発性メモリの模式的な図面で、図１のＡ−Ａ線に沿う断面図である。この実施形態が上述の第１の実施形態と異なる点は、周辺回路領域におけるＭＯＳトランジスタＴＲの第２ゲート絶縁層の膜厚を、メモリセルトランジスタＭＴ及び選択ゲートトランジスタＳＴの第１ゲート絶縁層の膜厚より厚くしたこと、また第２ゲート絶縁層の膜厚が厚くなったことにより下層ゲート電極層の膜厚が選択ゲートトランジスタＳＴの下層ゲート電極層の膜厚に比べて薄くなっていることにある。以下、説明の便宜上、上述の第１の実施形態と同じ、または類似の部分には同じ符号を付記し、本実施形態の特徴部分を中心に説明する。
【００６４】
図２４に示すように、本実施形態では、メモリセルトランジスタＭＴの第１ゲート絶縁層２２ａと選択ゲートトランジスタＳＴの第１ゲート絶縁層２２ｂを同じ膜厚に形成しているが、ＭＯＳトランジスタＴＲの第２ゲート絶縁層３２ｃの膜厚をメモリセルトランジスタＭＴ及び選択ゲートトランジスタＳＴの第１ゲート絶縁層２２ａ、２２ｂの膜厚より厚く形成している。またＭＯＳトランジスタＴＲの下層ゲート電極層２３ｃの膜厚が、第２ゲート絶縁層３２ｃの膜厚が厚くなったことにより、選択ゲートトランジスタＳＴの下層ゲート電極層２３ｂの膜厚に比べて薄くなっている。上述以外の構造は第１の実施形態と同じであるため説明を省略する。
【００６５】
次に、この第２の実施形態に係るＮＡＮＤ型不揮発性メモリの製造方法を図２５乃至図２９を用いて説明する。
【００６６】
図２５乃至図２９は、第２の実施形態に係るＮＡＮＤ型不揮発性メモリの製造工程を模式的に示した図面で、各図は、図１中におけるＡ−Ａ線に沿う断面図である。
【００６７】
まず、半導体基板２１の上面に、第１上面領域であるメモリセルトランジスタ領域１１ａとこの第１上面領域より下方の平面上に上面が位置する第２上面領域である選択ゲートトランジスタ領域１１ｂ及び周辺回路領域１２とを形成する工程までは、上述の第１の実施形態と同様であるため説明を省略する。
【００６８】
次に、図２５に示すように、メモリセルトランジスタ領域１１ａ、選択ゲートトランジスタ領域１１ｂ及び周辺回路領域１２に共通に、例えばシリコン酸化膜（ＳｉＯ２）またはシリコンチッ化膜（ＳｉＮ）からなる第２ゲート絶縁層３２を膜厚３００Åから４００Å程度に形成する。ここで、第２ゲート絶縁層３２の膜厚は、メモリセルトランジスタ領域１１ａ、選択ゲートトランジスタ領域１１ｂ及び周辺回路領域１２において同じになっている。ここで、半導体基板２１のメモリセルトランジスタ領域１１ａの上面と選択ゲートトランジスタ領域１１ｂ及び周辺回路領域１２の上面の高さの差、すなわち段差Ｈ５は、６０ｎｍ以上に形成する。なお、段差Ｈ５の上限値に関しては後述する。
【００６９】
次に、図２６に示すように、周辺回路領域１２における第２ゲート絶縁層３２上に、例えばフォトレジストからなる第１マスク材３３を形成する。次に、図２７に示すように、第１マスク材３３をマスクとして、例えば弗化水素またはフッ酸によるウエットエッチングにより周辺回路領域１２以外の領域における第２ゲート絶縁層３２を除去する。また、第２ゲート絶縁層３２のエッチングには、例えばジフルオロカーボン（ＣＦ２）によるドライエッチングを用いることも可能である。
【００７０】
次に、図２８に示すように、選択ゲートトランジスタ領域１１ｂ及びメモリセルトランジスタ領域１１ａにおける半導体基板２１の上面に、例えば熱酸化によりシリコン酸化膜からなる第１ゲート絶縁層２２を膜厚５０Åから１００Å程度に形成する。このとき、周辺回路領域１２も同時に熱酸化されるため、周辺回路領域１２における第２ゲート絶縁層３２の膜厚が３５０Åから５００Å程度になる。
【００７１】
これらの工程を用いることにより、周辺回路領域１２にメモリセル領域１１より膜厚が厚い第２ゲート絶縁層３２を形成することができる。また、第１及び第２ゲート絶縁層２２、３２はＣＶＤ法によっても形成することが可能であり、第１及び第２ゲート絶縁層２２、３２は、窒素雰囲気中で加熱することによりシリコンチッ化膜にすることも可能である。
【００７２】
以降の工程からゲート電極ＭＧ１、ＭＧ２、ＭＧ３、ＳＧ、ＴＧを形成する工程までは上述の第１の実施形態と同様であるため説明を省略する。次に、図２９に示すように、第４マスク材３０ｃをマスクとして異方性エッチングによりメタル層２９、第２ゲート電極層上部２６と第２ゲート電極層下部２５からなる第２ゲート電極層２７、及び電極間絶縁層２４を除去する。次に、メモリセルトランジスタ領域１１ａにおける第１ゲート電極層２３の膜厚（図中のＨ２）分だけエッチングを進める。この時、第４マスク材３０ｃでマスクされていない部分の第１ゲート電極層２３の膜厚は、選択ゲートトランジスタ領域１１ｂでは図中のＨ５となり、周辺回路領域１２ではＨ５より第２ゲート絶縁層３２と第１ゲート絶縁層２２の膜厚の差分だけ小さい、図中のＨ６となる。ゆえに、第１ゲート絶縁層２２に対する第１ゲート電極層２３と選択比により図中のＨ５の上限値が決まる。具体的には、Ｈ５は第１ゲート絶縁層２２の膜厚であるＨ３と第１ゲート電極層２３に対する第１ゲート電極層２３のエッチング選択比の積より低くする必要がある。以降の工程からは上述の第１の実施形態と同様であるため説明を省略する。
【００７３】
本実施形態おいても、第１の実施形態と同様の効果が得られる。また、ＭＯＳトランジスタＴＲのゲート絶縁層２２ｃの膜厚を、選択ゲートトランジスタＳＴのゲート絶縁層２２ｂの膜厚よりも厚くしているため、ＭＯＳトランジスタＴＲを高耐圧のトランジスタにし、選択ゲートトランジスタＳＴを動作速度の速いトランジスタに作り分けることができる。
【００７４】
［第３の実施形態］
図３０は第３の実施形態に係るＮＡＮＤ型不揮発性メモリの模式的な図面で、図１のＡ−Ａ線に沿う断面図である。この第３の実施形態のＮＡＮＤ型不揮発性メモリでは、同一平面を有する半導体基板の第１上面領域上に厚い膜厚の第１ゲート絶縁層を設け、第２上面領域に第１ゲート絶縁層よりも薄い膜厚の第２ゲート絶縁層を設けることにより第２ゲート絶縁の上面を第１ゲート絶縁層の上面よりも下方の平面上に位置させ、第１ゲート絶縁層上にメモリセルトランジスタの浮遊ゲート電極層を設け、第２ゲート絶縁層上に選択ゲートトランジスタの下層ゲート電極層を設けることにより、浮遊ゲート電極層と下層ゲート電極層との上面が同一平面をなし、且つ浮遊ゲート電極層が薄く、下層ゲート電極層が浮遊ゲート電極層よりも厚い構造にしたことを特徴としている。なお、説明の便宜上上述の第１の実施形態と同じ、または類似の部分には同じ符号を付記し、本実施形態の特徴部分を中心に説明する。
【００７５】
図３０に示されるように、本実施形態のＮＡＮＤ型不揮発性メモリでは、半導体基板２１の第１上面領域であるメモリセルトランジスタ領域１１ａの上面と第２上面領域である選択ゲートトランジスタ領域１１ｂ及び周辺回路領域１２の上面とは同一平面上に位置している。また、メモリセルトランジスタＭＴの第１ゲート絶縁層４１の膜厚は、選択ゲートトランジスタＳＴ及びＭＯＳトランジスタＴＲの第２ゲート絶縁層４２ｂ、４２ｃの膜厚に比べて厚くなっている。さらに、メモリセルトランジスタＭＴの浮遊ゲート電極層２３ａの上面と選択ゲートトランジスタＳＴ及び周辺回路のＭＯＳトランジスタＴＲの下層ゲート電極層２３ｂ、２３ｃの上面は同じ平面上に位置するように設けられており、この構成により、メモリセルトランジスタＭＴの浮遊ゲート電極層２３ａの膜厚は薄く、選択ゲートトランジスタＳＴ及び周辺回路のＭＯＳトランジスタＴＲの下層ゲート電極層２３ｂ、２３ｃの膜厚は、浮遊ゲート電極層２３ａの膜厚より厚くなっている。上述以外の構造は第１の実施形態と同じであるため説明を省略する。
【００７６】
次に、この第３の実施形態に係るＮＡＮＤ型不揮発性メモリの製造方法を図３１乃至図３４を用いて説明する。
【００７７】
図３１乃至図３４は、第３の実施形態に係るＮＡＮＤ型不揮発性メモリの製造工程を模式的に示した図面で、各図は図１中におけるＡ−Ａ線に沿う断面図である。
【００７８】
まず、図３１に示すように、半導体基板２１上に、例えばシリコン酸化膜（ＳｉＯ２）またはシリコンチッ化膜（ＳｉＮ）からなる第１ゲート絶縁層４１を膜厚４００Åから８００Å程度に形成する。次に、メモリセルトランジスタ領域１１ａにおける第１ゲート絶縁層４１上に、例えばフォトレジストからなる第１マスク材４９を形成する。その後、図３２に示すように、マスク材４９をマスクとして例えば弗化水素またはフッ酸によるウエットエッチングによりメモリセルトランジスタ領域１１ａ以外の領域における第１ゲート絶縁層４１を除去する。また、このエッチングには、例えばジフルオロカーボン（ＣＦ２）によるドライエッチングを用いることも可能である。
【００７９】
次に、図３３に示すように、第１マスク材４９を取り除いた後に、例えば熱酸化により選択ゲートトランジスタ領域１１ｂ及び周辺回路領域１２における半導体基板２１の上面に第２ゲート絶縁層４２を、第１ゲート絶縁層４１よりも薄い膜厚３０Åから５０Å程度に形成する。このとき、メモリセルトランジスタ領域１１ａも同時に熱酸化されるため、メモリセルトランジスタ領域１１ａにおける第１ゲート絶縁層４１の膜厚が５０Åから１００Å程度になる。これらの工程を用いることにより、半導体基板２１のメモリセルトランジスタ領域１１ａには膜厚が厚い第１ゲート絶縁層４１が形成され、選択ゲートトランジスタ領域１１ｂ及び周辺回路領域１２には第１ゲート絶縁層４１よりも膜厚が薄い第２ゲート絶縁層４２が形成され、第２ゲート絶縁層４２の上面を第１ゲート絶縁層４１の上面よりも下方の平面上に位置させることができる。
【００８０】
ここで、開口部２８ｂ、２８ｃを形成する際に第２ゲート絶縁層４２の上面が露出されないように、図中のＨ７で示した第１ゲート絶縁層４１の膜厚と第２ゲート絶縁層４２の膜厚の差は２０ｎｍ以上に形成する。また、第１及び第２ゲート絶縁層４１、４２はＣＶＤ法によっても形成することが可能であるし、第１及び第２ゲート絶縁層４１、４２の材質は窒素雰囲気中で加熱することによりシリコンチッ化膜にすることも可能である。
【００８１】
以降の工程からゲート電極ＭＧ１、ＭＧ２、ＭＧ３、ＳＧ、ＴＧを形成する工程までは第１の実施形態と同様であるため説明を省略する。次に、図３４に示すように、第４マスク材３０ｃをマスクとして異方性エッチングによりメタル層２９、第２ゲート電極層上部２６と第２ゲート電極層下部２５とからなる第２ゲート電極層２７、及び電極間絶縁層２４と除去した後に、メモリセルトランジスタ領域１１ａにおける第１ゲート電極層２３の膜厚（図中のＨ２）分だけエッチングを進める。この時、選択ゲートトランジスタ領域１１ｂ及び周辺回路領域１２における第４マスク材３０ｃでマスクされていない部分の第１ゲート電極層２３の膜厚は、第２ゲート絶縁層４２と第１ゲート絶縁層２２の膜厚の差である図中のＨ７と等しくなる。従って、膜厚の差Ｈ７は第１ゲート絶縁層２２の膜厚であるＨ３と第１ゲート絶縁層２２に対する第１ゲート電極層２３のエッチング選択比の積より低くする必要がある。以降の工程からは第１の実施形態と同様であるため説明を省略する。
【００８２】
本実施形態によれば、半導体基板２１上面のメモリセルトランジスタ領域１１ａの上面に膜厚の厚い第１ゲート絶縁層４１を設け、選択ゲートトランジスタ領域１１ｂの上面及び周辺回路領域１２の上面に第１ゲート絶縁層４１の膜厚よりも薄い第２ゲート絶縁層４２を設けることにより、選択ゲートトランジスタ領域１１ｂの上面及び周辺回路領域１２の上面の第２ゲート絶縁層４２の上面を、メモリセルトランジスタ領域１１ａの第１ゲート絶縁層４１の上面よりも下方の平面上に位置させ、第１ゲート絶縁層４１の上面にメモリセルトランジスタＭＴの浮遊ゲート電極層２３ａを、また第２ゲート絶縁層４２の上面に選択ゲートトランジスタＳＴ及びＭＯＳトランジスタＴＲの下層ゲート電極層２３ｂ、２３ｃを、それぞれ上面が同一平面上に位置するように設ける。
【００８３】
そのため、メモリセルトランジスタＭＴの浮遊ゲート電極層２３ａは薄い膜厚に形成され、一方、選択ゲートトランジスタＳＴ及びＭＯＳトランジスタＴＲの下層ゲート電極層２３ｂ、２３ｃはメモリセルトランジスタＭＴの浮遊ゲート電極層２３ａよりも厚い膜厚に形成されており、選択ゲートトランジスタＳＴ及びＭＯＳトランジスタＴＲの電極間絶縁層２４の開口部２８ｂ、２８ｃの低部は下層ゲート電極層２３ｂ、２３ｃ中に位置する。従って、第１の実施形態と同様の効果が得られる。
【００８４】
また、選択ゲートトランジスタＳＴとＭＯＳトランジスタＴＲの第２ゲート絶縁層４２ｂ、４２ｃを薄くすることができるため、スイッチング速度が上昇しＤＡＴＡの転送速度の速いＮＡＮＤ型フラッシュメモリが提供できる。
【００８５】
また、本実施形態において、浮遊ゲート電極層２３ａの膜厚より薄い範囲で第２ゲート絶縁層４２ｂ、４２ｃの膜厚を異ならしめることも可能であり、周辺回路領域１２に複数のＭＯＳトランジスタＴＲを配置した場合においてこの複数のＭＯＳトランジスタＴＲの第２ゲート絶縁層４２ｃの膜厚を異ならしめることも可能である。
【００８６】
［第４の実施形態］
第４の実施形態は本発明をＮＯＲ型不揮発性メモリに適用した場合の１例である。
【００８７】
図３５は本発明の第４の実施形態に係るＮＯＲ型不揮発性メモリを模式的に示す平面図で、図３６は図３５のＡ−Ａ線に沿う断面図である。説明の便宜上、上述の第１の実施形態と同じ、または類似の部分には同じ符号を付記し、本実施形態の特徴部分を説明する。
【００８８】
図３５に示すように、メモリセル領域１１には、図中Ｙ方向に素子形成領域であるアクティブエリア１３が素子分離絶縁膜１４を介して帯状に複数本並列して形成され、図中Ｙ方向に直交する図中Ｘ方向にワードラインＷＬ１、ＷＬ２、・・・、ＷＬ４が帯状に複数本並列して形成されている。さらにこの複数のアクティブエリア１３はワード線ＷＬ２とＷＬ３の間で図中Ｘ方向に伸びるアクティブエリアで結合されており、この複数のアクティブエリア１３が結合している部分をソース領域としての不純物拡散層５３と称する。このアクティブエリア１３とワードラインＷＬ１、ＷＬ２、・・・、ＷＬ４の交差部分にそれぞれメモリセルトランジスタＭＴが形成されている。なお、この不純物拡散層５３はＷＬ２、ＷＬ３とアクティブエリア１３の交差部分に形成されたメモリセルトランジスタＭＴ２ａ、ＭＴ２ｂ、ＭＴ３ａ、ＭＴ３ｂの共通ソースとしての機能を有する。ワード線ＷＬ１とＷＬ２の間及びＷＬ３とＷＬ４の間にはメモリセルトランジスタＭＴのデータをビットライン（図示せず）に接続するためのコンタクト電極１７が配置されている。ここで、第１の実施形態と異なりメモリセル領域１１には選択ゲートトランジスタＳＴが配置されていない。なお、本実施形態ではメモリブロック毎のワードライン数が４本の構成であるが、１６本、３２本等更に多い構成であってもよい。同様にアクティブエリア１３の本数も２本であるが更に多い構成であってもよい。また、メモリセル領域１１の外側に配置された周辺回路領域１２の構造は第１の実施形態と同じであるため説明を省略する。
【００８９】
図３６に示すように、第１の実施形態と異なりメモリセル領域１１には選択ゲートトランジスタＳＴが配置されていないこと以外は第１の実施形態と同じである。また、このＮＯＲ型不揮発性メモリの製造方法は第１の実施形態に係るＮＡＮＤ型不揮発性メモリと同様のため説明を省略する。
【００９０】
本実施形態おいても、第１の実施形態と同様の効果が得られる。また、ＮＯＲ型不揮発性メモリと同様にＡＮＤ型やＤｉＮＯＲ型などの不揮発性メモリにも適用できる。
【００９１】
また、本実施形態を第２及び第３の実施形態のように変形することも可能である。
【００９２】
［第５の実施形態］
第５の実施形態は、ＮＡＮＤ型不揮発性メモリにおいて、周辺回路領域に第２ゲート電極と第２上層ゲート電極を抵抗体とした抵抗素子として配置したものである。
【００９３】
図３７は第５の実施形態に係るＮＡＮＤ型不揮発性メモリの構造の模式的な平面図である。なお、説明の便宜上、上述の第１の実施形態と同じ、または類似の部分には同じ符号を付記し、本実施形態の特徴部分を説明する。
【００９４】
図３７に示されるように、メモリセル領域１１の外側には素子分離絶縁膜６４で囲まれた１つのアクティブエリア６３と、このアクティブエリア６３上に設けられ、図中Ｘ方向に伸びアクティブエリア６３を横断し、素子分離絶縁膜６４上にまで至る１つのゲート電極ＲＧが形成されている。このゲート電極ＲＧはアクティブエリア６３により左右に隔てられ、アクティブエリア６３の左側に突出した素子分離絶縁膜６４上のゲート電極ＲＧに第１ゲートコンタクト電極６８ａが形成され、アクティブエリア６３の右側に突出した素子分離絶縁膜６４上のゲート電極ＲＧに第２ゲートコンタクト電極６８ｂが形成されている。この第１及び第２ゲートコンタクト電極６８ａ、６８ｂはそれぞれ電気的に分離された上層配線（図示せず）に接続されている。ゲート電極ＲＧ中のアクティブエリア６３上には、開口部２８ｃを有する第２電極間絶縁層２４ｃが設けられている。このゲート電極ＲＧは、例えば第１ゲートコンタクト電極６８ａに電圧を加え第２ゲートコンタクト電極６８ｂをグランドに接続することによりゲート電極ＲＧの電気抵抗を用いた抵抗素子ＲＥとして機能する。なお、アクティブエリア６３は１つ以上配置されていてもよいし、ゲート電極ＲＧは１つしか配置されていないが複数であってもよいし、１つのアクティブエリア６３上に複数のゲート電極ＲＧが配置されていてもよい。
【００９５】
また、断面構造及び製造方法については、ＮＡＮＤ型不揮発性メモリの製造方法は第１の実施形態に係るＮＡＮＤ型不揮発性メモリと同様のため説明を省略する。
【００９６】
本実施形態おいても第１の実施形態と同様の効果が得られる。また、第１及び第２ゲートコンタクト電極６８ａ、６８ｂ間の距離の変更及び数の変更や、下層ゲート電極層２３ｃ上または上層ゲート電極層２７ｃの膜厚の厚さの変更や、第２電極間絶縁層２４ｃの開口部２８ｃの形状及び数の変更や、ゲート電極ＲＧの形状を変更することで容易に抵抗素子ＲＥの抵抗値を変化させることが可能である。また、抵抗素子ＲＥを複数個、直列配置、または並列配置して上層メタル配線で接続することによりさまざまな抵抗素子をつくることも可能である。
【００９７】
また、第２電極間絶縁層２４ｃの開口部２８ｃの形状は長方形以外の形、例えば楕円形または切り掛け形状にすることも可能であり、第１及び第２ゲートコンタクト電極６８ａ、６８ｂを包含する形状であってもよく、ゲート電極ＲＧを包含する形状であってもよい。また、第１及び第２ゲートコンタクト電極６８ａ、６８ｂはアクティブエリア６３上のゲート電極ＲＧに配置することも可能である。また、本実施形態を第２及び第３の実施形態のように変形することも可能である。
【００９８】
［第６の実施形態］
第６の実施形態は、ＮＡＮＤ型不揮発性メモリにおいて、周辺回路領域に第２ゲート絶縁層を電荷蓄積層としたキャパシター素子を配置したものである。
【００９９】
図３８は第６の実施形態に係るＮＡＮＤ型不揮発性メモリの構造の模式的な平面図である。なお、説明の便宜上、上述の第１の実施形態と同じ、または類似の部分には同じ符号を付記し、本実施形態の特徴部分を説明する。
【０１００】
図３８に示されるように、メモリセル領域１１の外側には、素子分離絶縁膜７４で囲まれた１つのアクティブエリア７３と、このアクティブエリア７３上に設けられたゲート電極ＣＧとコンタクト電極７７が形成されている。このゲート電極ＧＣ上にはゲートコンタクト電極７８が形成され、ゲート電極ＣＧ中のアクティブエリア７３上には、２つの開口部７６を有する第２電極間絶縁層２４ｃが設けられている。コンタクト電極７７とゲートコンタクト電極７８はそれぞれ電気的に分離された上層メタル配線（図示せず）と電気的に接続されている。このゲート電極ＣＧは、例えばゲートコンタクト電極７８に電圧を加えコンタクト電極７７をグランドに接続することによりゲート電極ＣＧのゲート絶縁層２２ｃ電荷蓄積層としたキャパシター素子ＣＰとして機能する。なお、アクティブエリア７３は１つ以上配置されてもよく、ゲート電極ＣＧも複数、配置されてもよく、１つのアクティブエリア７３上に複数のゲート電極ＣＧが配置されていてもよい。
【０１０１】
また、断面構造及び製造方法については、ＮＡＮＤ型不揮発性メモリの製造方法は第１の実施形態にかかわるＮＡＮＤ型不揮発性メモリと同様のため説明を省略する。
【０１０２】
本実施形態おいても第１の実施形態と同様の効果が得られる。また、ゲート電極ＣＧとアクティブエリア７３との接する面積を変更することにより容易にキャパシター素子ＣＰの容量を変化させることが可能である。また、キャパシター素子ＣＰを複数個、直列配置、または並列配置し、上層メタル配線で接続することによりさまざまな容量をつくることも可能である。また、ゲートコンタクト電極７８の数の変更及びコンタクト電極７７の数の変更をすることも可能である。
【０１０３】
また、第２電極間絶縁層２４ｃの開口部７６の形状は長方形以外の形、例えば楕円形または切り掛け形状にすることも可能であり、ゲートコンタクト電極７８を包含する形状であってもよく、ゲート電極ＣＧを包含する形状であってもよい。また、ゲート電極ＣＧはアクティブエリア７３を突出し素子分離絶縁膜７４上に形成することも可能であり、この場合において素子分離絶縁膜７４上に突出したゲート電極上にゲートコンタクト電極７８を配置することも可能であり、この素子分離絶縁膜７４上に突出したゲート電極上に開口部７６を有する電極間絶縁層を設けることも可能である。また、本実施形態を第２及び第３の実施形態のように変形することも可能である。
【０１０４】
なお、本発明は上記実施形態のＮＡＮＤ型及びＮＯＲ型等の不揮発性メモリに限らず、１層ゲート構造と２層ゲート構造を同一半導体基板上に有する半導体記憶装置全てに適用できる。例えば、メモリセルトランジスタに１層ゲート構造のＭＯＳトランジスタを使用するＤＲＡＭやＳＲＡＭであっても、周辺回路領域１２に２層ゲート構造を有する抵抗素子又はキャパシター素子を配置する場合には適用できる。また、周辺回路領域に配置される回路素子はＭＯＳトランジスタ、抵抗素子及びキャパシター素子に限らず、ゲート電極の粗密差を一定に保つためのダミーパターンや、本体動作に用いられないオプション回路中に配置されたＭＯＳトランジスタ、抵抗素子及びキャパシター素子にも適用できる。例えば、ダストによるパターン崩れにより本体動作に使用するＭＯＳトランジスタと電気的に接続と電気的に接続してしまった場合には、第１の実施形態と同様の効果が得られる。
【図面の簡単な説明】
【０１０５】
【図１】図１は本発明の第１の実施形態におけるＮＡＮＤ型不揮発性メモリのセル領域と周辺回路領域の構造を模式的に示した平面図である。
【図２】図２は図１のＡ-Ａ線に沿う断面図である。
【図３】図３は本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図４】図４は図３に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図５】図５は図４に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図６】図６は図５に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図７】図７は図６に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図８】図８は図７に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図９】図８は図７に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図１０】図１０は図９に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図１１】図１１は図１０に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図１２】図１２は'図１１に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図１３】図１３は図１２に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図１４】図１４は図１３に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図１５】図１５は図１４に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図１６】図１６は本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造方法の変形例の製造工程を示す模式的な断面図である。
【図１７】図１７は図１６に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造方法の変形例の製造工程を示す模式的な断面図である。
【図１８】図１８は図１７に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造方法の変形例の製造工程を示す模式的な断面図である。
【図１９】図１９は本発明の第１の実施形態におけるＮＡＮＤ型不揮発性メモリの変形例のセル領域と周辺回路領域の構造を模式的に示した平面図である。
【図２０】図２０は図１９のＡ-Ａ線に沿う断面図である。
【図２１】図２１は本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの変形例の製造工程を示す模式的な断面図である。
【図２２】図２２は図２１に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの変形例の製造工程を示す模式的な断面図である。
【図２３】図２３は図２２に続く、本発明の第１の実施形態に係わるＮＡＮＤ型不揮発性メモリの変形例の製造工程を示す模式的な断面図である。
【図２４】図２４は本発明の第２の実施形態におけるＮＡＮＤ型フラッシュメモリの模式的な断面図である。
【図２５】図２５は本発明の第２の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図２６】図２６は図２５に続く、本発明の第２の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図２７】図２７は図２６に続く、本発明の第２の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図２８】図２８は図２７に続く、本発明の第２の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図２９】図２９は図２８に続く、本発明の第２の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図３０】図３０は本発明の第３の実施形態におけるＮＡＮＤ型フラッシュメモリの模式的な断面図である。
【図３１】図３１は本発明の第３の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図３２】図３２は図３１に続く、本発明の第３の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図３３】図３３は図３２に続く、本発明の第３の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図３４】図３４は図３３に続く、本発明の第３の実施形態に係わるＮＡＮＤ型不揮発性メモリの製造工程を示す模式的な断面図である。
【図３５】図３５は本発明の第６の実施形態におけるＮＯＲ型不揮発性メモリのセル領域と周辺回路領域の構造を模式的に示した平面図である。
【図３６】図３６は図３５のＡ-Ａ線に沿う断面図である。
【図３７】図３７は本発明の第５の実施形態におけるＮＡＮＤ型不揮発性メモリのセル領域と周辺回路領域の構造を模式的に示した平面図である。
【図３８】図３８は本発明の第６の実施形態におけるＮＡＮＤ型不揮発性メモリのセル領域と周辺回路領域の構造を模式的に示した平面図である。
【符号の説明】
【０１０６】
１１…メモリセル領域、１１ａ…メモリセルトランジスタ領域、１１ｂ…選択ゲートトランジスタ領域、１２…周辺回路領域、１３、６３、７３…アクティブエリア、１４、６４、７４…素子分離絶縁膜、１７、７７…コンタクト電極、１８、７８…ゲートコンタクト電極、２０…不純物拡散層、２１…半導体基板、２２、２２ａ、２２ｂ、２２ｃ、２２ｄ…ゲート絶縁層、２３…第１ゲート電極層、２３ａ…浮遊ゲート電極層、２３ｂ、２３ｃ…下層ゲート電極層、２３ｄ…シリコン酸化膜、２４…電極間絶縁層、２４ａ…第１電極間絶縁層、２４ｂ、２４ｃ…第２電極間絶縁層、２５…第２ゲート電極層下部、２５ａ…制御ゲート電極層下部、２５ｂ、２５ｃ…上層ゲート電極層下部、２６…第２ゲート電極層上部、２６ａ…制御ゲート電極層上部、２６ｂ、２６ｃ…上層ゲート電極層上部、２７…第２ゲート電極層、２７ａ…制御ゲート電極層、２７ｂ、２７ｃ…上層ゲート電極層、２８ｂ、２８ｃ…開口部、２９、２９ａ、２９ｂ、２９ｃ…メタル層、３０ａ、３３…第１マスク材、３０ｂ…第３マスク材、３０ｃ…第４マスク材、３０ｄ…第５マスク材、３１…開口、３２…第２ゲート絶縁層、４１…第１ゲート絶縁層、４２…第２ゲート絶縁層、４２ｂ、４２ｃ…第２ゲート絶縁層、４９…マスク材、５３…不純物拡散層、６８ａ…第１ゲートコンタクト電極、６８ｂ…第２ゲートコンタクト電極、７６…開口部
【図１】
2008270260.tif 000003
【図２】
2008270260.tif 000004
【図３】
2008270260.tif 000005
【図４】
2008270260.tif 000006
【図５】
2008270260.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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