(57)【要約】【課題】側壁残しプロセスを適用して形成される微細なパターンを効率良く、かつ、容易に作成することができるパターン作成方法を提供する。【解決手段】複数本の集積回路パターン３のうち最端に位置するパターン３ａを選ぶ。最端パターン３ａに最近接する第１の最近接パターン３ｂを各集積回路パターン３から抽出する。最端パターン３ａおよび第１の最近接パターン３ｂの両パターンに外接するパターン４を発生させる。外接パターン４から最端パターン３ａおよび第１の最近接パターン３ｂと重なる部分を除いた非重複パターン５を発生させる。各集積回路パターン３のうち非重複パターン５に最近接する第２の最近接パターン６を抽出する。第１の最近接パターン３ｂを第２のレイヤーから抽出する工程から第２の最近接パターン６を抽出する工程までを、各集積回路パターン３の全てのデータについて施すまで繰り返し行う。【選択図】      図４
2008233383.tif 000002
【特許請求の範囲】
【請求項１】
被処理基板上に複数本並べられて形成される集積回路パターンの基礎となる複数本の基礎パターンのそれぞれの側壁部を囲んで複数本の側壁パターンを形成するとともに、これら各側壁パターンをマスクとしてその下方の部材を加工するか、または前記各側壁パターン同士の間に設けられるスペース側壁パターンおよび前記各基礎パターンをマスクとしてその下方の部材を加工することにより前記被処理基板上に前記各集積回路パターンを形成するパターン作成方法であって、
前記各集積回路パターンのうち最端に位置するパターンのデータを第１のレイヤーにレイアウトするとともに、前記最端パターン以外の前記各集積回路パターンのデータを第２のレイヤーにレイアウトし、
前記最端パターン以外の前記各集積回路パターンのうち前記最端パターンに最近接するパターンのデータを前記第２のレイヤーから抽出するとともに、この抽出されたパターンのデータを前記第２のレイヤーから第３のレイヤーに変換し、
前記第３のレイヤーにデータを変換されたパターンおよび前記最端パターンの両パターンに外接するパターンのデータを第４のレイヤーに発生させ、
前記第４のレイヤーにデータを発生させられたパターンから前記最端パターンおよび前記第３のレイヤーにデータを変換されたパターンと重なる部分を除いたパターンのデータを第５のレイヤーに発生させ、
前記第２のレイヤーにデータをレイアウトされた前記各集積回路パターンのうち前記第５のレイヤーにデータを発生させられたパターンに最近接するパターンのデータを抽出するとともに、この抽出されたパターンのデータを前記第２のレイヤーから前記第１のレイヤーに変換し、
前記最端パターン以外の前記各集積回路パターンのうち前記最端パターンに最近接するパターンのデータを前記第２のレイヤーから抽出する工程から、前記第５のレイヤーにデータを発生させられたパターンに最近接するパターンのデータを抽出して前記第２のレイヤーから前記第１のレイヤーに変換する工程までを、前記各集積回路パターンの全てのデータについて施すまで繰り返し行うことを特徴とするパターン作成方法。
【請求項２】
被処理基板上に複数本並べられて形成される集積回路パターンの基礎となる複数本の基礎パターンのうち少なくとも一部の基礎パターンの側壁部を囲んで側壁パターンを形成するとともに、この側壁パターンをマスクとしてその下方の部材を加工するか、または前記側壁パターンに隣接して設けられるスペース側壁パターンおよび前記各基礎パターンをマスクとしてその下方の部材を加工することにより前記被処理基板上に前記各集積回路パターンを形成するパターン作成方法であって、
前記各集積回路パターンのうち前記側壁パターンを用いて形成する集積回路パターンのデータを前記各集積回路パターンのデータから抽出するとともに、この抽出された前記データに対応する前記側壁パターンのデータを請求項１に記載のパターン作成方法を用いて生成し、
生成された前記データに対応する前記側壁パターンのうち前記集積回路パターンの並べられる方向に沿って一方の側から他方の側へ向かうに連れて長く延びるか短く縮む階段形状に形成されて前記被処理基板上に残される部分、およびこれら階段形状に形成されて前記被処理基板上に残される部分に囲まれた前記基礎パターンを覆って、一部を階段形状に形成されるカバーパターンのデータを生成し、
前記カバーパターンのうち前記階段形状部の各角部を含む複数の辺のデータを抽出するとともに、これら抽出された前記各データに対応する前記各辺のうち互いに隣接し合う２辺を含むとともに前記階段形状部に外接する三角形状のパターン、互いに隣接し合う前記２辺のうち短い方の辺を１辺とするとともに前記階段形状部に外接する二等辺三角形状のパターン、および互いに隣接し合う前記２辺のうち短い方の辺を１辺とするとともに前記階段形状部に内接する二等辺三角形状のパターンのいずれかのデータを生成し、
生成された前記階段形状部に外接する前記三角形状のパターンのデータと前記カバーパターンのデータとの論理和、生成された前記階段形状部に外接する前記二等辺正三角形状のパターンのデータと前記カバーパターンのデータとの論理和、および生成された前記階段形状部に内接する前記二等辺正三角形状のパターンのデータと前記カバーパターンのデータとの論理差のいずれかをとる、
ことを特徴とするパターン作成方法。
【請求項３】
請求項１または２に記載のパターン作成方法をコンピュータに実行させることを特徴とするパターン作成プログラム。
【請求項４】
請求項１に記載のパターン作成方法、請求項２に記載のパターン作成方法、および請求項３に記載のパターン作成プログラムのうち少なくとも１つを用いて作成されたパターンデータに基づくパターンをマスクに形成することを特徴とするマスクの製造方法。
【請求項５】
請求項４に記載のマスクの製造方法により製造されたマスクを用いて集積回路パターンが形成された半導体基板を用いることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に係り、特に側壁残しプロセスと称される技術を用いて行われるリソグラフィー工程に適用されるパターン作成方法およびパターン作成プログラム、ならびにこれらを用いるマスクの製造方法および半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩをはじめとする各種半導体装置の微細化および高集積化が著しく進んでいる。これに伴って、半導体回路パターンに必要とされる最小寸法が、現在のリソグラフィー技術により得られる解像限界寸法と同程度の大きさに近づきつつある。特に、最先端の開発用回路パターンにおいては、その最小寸法が現状の解像限界寸法を下回る場合も生じている。このような事態に対処するために、解像力の向上が図られた様々なプロセスの適用が提案されている。
【０００３】
例えば、ＡＳＩＣ等のロジックデバイスにおける微細化されたゲートパターンを形成するための手法としては、次に述べるような手法が一般的に良く知られている。第１に、透過する光の位相がゲート部に対応する箇所を間に挟んで０度および１８０度となるような開口部が形成されたレベンソン型位相シフトマスクを用いてゲート部に対応する暗部を生成することによりポジレジストパターンを形成して、微細ラインを形成する手法。第２に、リソグラフィー工程後のレジストパターンに対してスリミングプロセスを適用して、仕上がり段階におけるゲート長を細くする手法（レジストスリミング）。第３に、リソグラフィー工程後のレジストパターンをハードマスクにパターン転写してハードマスクをスリミングした後、ゲートパターン材を加工する手法（ハードマスクスリミング）。
【０００４】
また、微細ホールを形成する技術としては、レジストパターン形成後、レジスト膜に加熱処理を施して可塑変形を起こさせることによってホール径を縮める手法（サーマルフロープロセス）がある。さらには、加熱処理によってレジスト樹脂とミキシングを起こすようなコーティング材をレジストパターン形成後にレジストパターン上に塗布した後、加熱工程を適用して所定のパターン間のスペースを縮める手法（ＲＥＬＡＣＳＴＭプロセス）もある。
【０００５】
しかし、これらのいずれの手法を用いたとしても、限界解像ピッチは適用する露光装置の光学系のスペックにより規定される。すなわち、露光装置の露光波長をλμｍ、投影光学系の開口数をＮＡとすると、限界解像ピッチＰcritical は、Ｐcritical ＝０．５×λ／ＮＡとなる。そして、メモリデバイスなどの高密度の繰り返しパターンを必要とする半導体デバイスにおいては、上記限界解像ピッチが集積度を律則することとなる。ところが、近年、飛躍的な発展を遂げているフラッシュメモリデバイスの分野では、市場からの大規模化の要求を達成するために光リソグラフィー技術の解像限界値を超えた寸法値でパターンを形成しなければならなくなりつつある。すなわち、フラッシュメモリデバイスの分野では、従来の光リソグラフィー技術による微細化ではもはや市場からの要求に追従することができなくなっており、新規の微細化プロセスの導入が必須となっている。そこで、従来の光リソグラフィー技術の解像力限界を超えた超微細なパターンを形成するために、例えばパターンを複数のグループに分解して露光工程および加工工程を複数回繰り返す手法や、あるいは二光子吸収レジスト等を使用して複数回露光を行う手法などの、新規の手法が幾つか提案されている。
【０００６】
これらの新規なパターン形成プロセスのうち有望視されている手法の１つとして、いわゆる側壁残しプロセスと呼ばれる手法がある。そして、この側壁残しプロセスは、主にライン側壁残しプロセスまたはスペース側壁残しプロセスの２種類のプロセスに大別される。以下、これらライン側壁残しプロセスまたはスペース側壁残しプロセスを適用して、ゲート層のように設計パターン部の断面形状が凸型になるパターンを形成する場合について簡潔に説明する。先ず、図２６を参照しつつライン側壁残しプロセスによりパターン形成する場合について説明する。
【０００７】
先ず、図２６（ａ）に示すように、後に集積回路パターンとなる被加工膜１０３、犠牲膜としての第１のハードマスクの材料１０４、およびレジスト膜１０５が基板本体１０２の上に順次積層して設けられた半導体基板１０１を用意する。そして、通常のリソグラフィー工程によりマスク１０６上に形成されているマスクパターン１０７をレジスト膜１０５に露光転写した後、レジスト膜１０５を現像する。これにより、マスクパターン１０７と同形状のレジストパターン１０８が第１のハードマスク１０４上に形成される。このレジストパターン１０８は、凸型パターンを形成すべき所望の位置に隣接する、最終的に凹型になるパターン形成領域に形成される。
【０００８】
次に、図２６（ｂ）に示すように、レジストパターン１０８をマスクとして第１のハードマスクをエッチングすることにより第１のハードマスクパターン１０９を被加工膜１０３上に形成する。この際、レジストパターン１０８もしくは第１のハードマスクパターン１０９にスリミングプロセスを適用して、第１のハードマスクパターン１０９をリソグラフィープロセスの解像度の限界以下の微細なパターンに整形する。続けて、微細なパターンに整形された第１のハードマスクパターン１０９上のレジスト膜１０５を剥離して除去する。なお、レジストパターン１０８と同様に、第１のハードマスクパターン１０９も凹型パターン形成領域に形成される。
【０００９】
次に、第１のハードマスクパターン１０９を覆ってライン側壁パターンとなる膜１１０を被加工膜１０３の上に堆積させる。続けて、膜１１０をＣＭＰ法等によって各第１のハードマスクパターン１０９と同程度の高さまで削った後、膜１１０をＲＩＥ法等によってパターニングする。これにより、図２６（ｃ）に示すように、第１のハードマスクパターン１０９の側壁部を囲んでライン側壁パターン１１０が形成される。
【００１０】
次に、ライン側壁パターン１１０に対してはエッチング耐性が大きく、かつ、第１のハードマスクパターン１０９に対してはエッチング耐性が小さい条件でエッチングを行うことにより、被加工膜１０３上の第１のハードマスクパターン１０９のみを除去する。これにより、図２６（ｄ）に示すように、被加工膜１０３の上に所望のライン側壁パターン１１０のみが残される。
【００１１】
次に、被加工膜１０３上に残されたライン側壁パターン１１０をマスクとして下地膜としての被加工膜１０３をエッチングする。これにより、図２６（ｅ）に示すように、半導体基板１０１の本体１０２の上に被加工膜１０３からなる所望の集積回路パターン１１１が形成される。集積回路パターン１１１を形成した後、被加工膜１０３上のライン側壁パターン１１０を剥離して除去する。ライン側壁残しプロセスを用いる場合には、このような工程を経ることにより、集積回路パターンとしての断面形状が凸型のゲート電極用配線パターン１１１を基板本体１０２上に形成することができる。それとともに、このライン側壁残しプロセスを適用する場合には、リソグラフィー工程で形成するレジストパターンの側壁パターンが設計パターンとなる。
【００１２】
次に、図２７を参照しつつスペース側壁残しプロセスによりパターン形成する場合について説明する。なお、前述したライン側壁残しプロセスと同一部分には同一符号を付して、それらの詳しい説明を省略する。
【００１３】
先ず、図２７（ａ）および（ｂ）に示すように、ライン側壁残しプロセスと同様の工程により、リソグラフィープロセスの解像度の限界以下の微細な第１のハードマスクパターン１０９を被加工膜１０３上に形成する。
【００１４】
次に、図２７（ｃ）に示すように、ライン側壁残しプロセスと同様の工程により、第１のハードマスクパターン１０９の側壁部を囲んでライン側壁パターン１１０を形成する。
【００１５】
次に、第１のハードマスクパターン１０９およびライン側壁パターン１１０を覆って第２のハードマスクの材料１１２を被加工膜１０３の上に堆積させる。続けて、第２のハードマスクの材料１１２をＣＭＰ法等によって第１のハードマスクパターン１０９およびライン側壁パターン１１０と同程度の高さまで削る。これにより、図２７（ｄ）に示すように、各ライン側壁パターン１１０同士の間のスペース部に第２のハードマスクの材料１１２を埋め込む。
【００１６】
次に、第１のハードマスクパターン１０９および第２のハードマスクの材料１１２に対してはエッチング耐性が大きく、かつ、ライン側壁パターン１１０に対してはエッチング耐性が小さい条件でエッチングを行うことにより、被加工膜１０３上のライン側壁パターン１１０のみを除去する。これにより、図２７（ｅ）に示すように、被加工膜１０３上に第１のハードマスクパターン１０９および第２のハードマスクパターン１１２からなるハードマスクパターン１１３が形成される。第２のハードマスクパターン１１２は、スペース側壁パターンと称される。
【００１７】
次に、被加工膜１０３の上に残されたハードマスクパターン１１３をマスクとして下地膜としての被加工膜１０３をエッチングする。これにより、図２７（ｆ）に示すように、半導体基板１０１の本体１０２の上に被加工膜１０３からなる所望の集積回路パターン１１４が形成される。集積回路パターン１１４を形成した後、被加工膜１０３上のハードマスクパターン１１３を剥離して除去する。スペース側壁残しプロセスを用いる場合には、このような工程を経ることにより、集積回路パターンとしての断面形状が凸型のゲート電極用配線パターン１１４を基板本体１０２上に形成することができる。それとともに、このスペース側壁残しプロセスを適用する場合には、リソグラフィー工程で形成するレジストパターンの側壁部に接するスペースが設計パターンのスペースとなる。
【００１８】
このように、ライン側壁残しプロセスおよびスペース側壁残しプロセスの別に拘わらず、側壁残しプロセスを用いる場合には、設計パターンとリソグラフィー工程で形成するレジストパターンとが必然的に異なっている。すなわち、側壁残しプロセスに用いるフォトマスクのマスクパターンと側壁残しプロセスにより最終的に形成されるパターンとが異なっている。したがって、側壁残しプロセスを行う場合には、先ず設計パターンのデータに基づいて所望のレジストパターンのデータを作成した後、そのレジストパターンのデータをリソグラフィー工程に用いるフォトマスクのマスクパターンのデータに変換する必要がある。ところが、このようなデータ変換を迅速かつ容易に行うことができる手法は、これまでのところ報告されていない。
【００１９】
また、側壁残しプロセスには、得られるパターンに必ず不要部が発生したり、１回のプロセスで大面積のパターンを形成することができなかったりするなどの不具合も残っている。このため、側壁残しプロセスを用いる場合には、基礎となるパターンを形成した後にパターン形成に用いたマスクとは異なる他のマスクを用いて不要部を除去したり、大面積のパターン転写を行ったりする必要がある。さらには、側壁残しプロセスにより不規則なパターンを形成する場合、不要パターン除去用データを作成するために、側壁残しプロセスで形成するパターンのデータをデバイス設計者に予め作成してもらわなければならない。このため、データハンドリング上の問題が生じる。また、デバイス設計者に作成してもらうデータについても問題が生じる。
【００２０】
例えば、微細なライン・アンド・スペースパターンを、ラインパターンの長さが一方の側から他方の側に向かうにつれて順番に長くなったり、あるいは短くなったりする階段形状に形成するとする。この場合、側壁残しプロセスを適用すると不要パターンが必ず生じるので、その不要パターンを除去するためのマスク露光を側壁残しプロセスの後に必ず行わなければならない。この際、階段形状のラインパターンでは、不要パターン除去露光と側壁パターン露光との合わせずれ許容量（Tol）をラインパターンの最小線幅の半分以下の値に設定する必要がある。この合わせずれ許容量をラインパターンの最小線幅の半分よりも大きい値に設定すると、合わせずれが発生した際に所望のラインパターンの最小線幅よりも極端に細いラインパターンがウェーハ上に形成される可能性がある。そして、このような極端に細いラインパターンは欠陥発生の要因となる可能性が高い。
【００２１】
これに対して、例えば特許文献１に開示されているように、斜めパターンを用いて不要パターンを除去する手法では、不要パターン除去露光と側壁パターン露光との合わせずれ許容量を所望のラインパターンの最小線幅の半分よりも大きい値に設定することができるという利点がある。ところが、この斜めパターンを用いる手法では、所望のラインパターンのデータを設計する際に併せて斜めパターンのデータも予め設計しておかなければならない。このため、斜めパターンを用いる方法は、前述したようにデータハンドリング上の負荷が大きい。したがって、斜めパターンを用いる方法については、例えばパターンの設計データのテープアウト後に斜めパターンを用いて不要パターンを除去できるようになることが実用上望まれる。
【特許文献１】特開２００６−１８６１０４号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
本発明では、いわゆる側壁残しプロセスを適用して形成される微細なパターンを効率良く、かつ、容易に作成することができるパターン作成方法を提供する。また、このパターン作成方法をコンピュータに実行させて側壁残しプロセスを適用して形成される微細なパターンを効率良く、かつ、容易に作成することができるパターン作成プログラムを提供する。また、側壁残しプロセスを適用して形成される微細なパターンを効率良く、かつ、容易に形成することができるマスクの製造方法を提供する。さらには、側壁残しプロセスを適用して微細なパターンが形成された半導体基板を備える半導体装置を効率良く製造することができる半導体装置の製造方法を提供する。
【課題を解決するための手段】
【００２３】
本発明の一態様に係るパターン作成方法は、被処理基板上に複数本並べられて形成される集積回路パターンの基礎となる複数本の基礎パターンのそれぞれの側壁部を囲んで複数本の側壁パターンを形成するとともに、これら各側壁パターンをマスクとしてその下方の部材を加工するか、または前記各側壁パターン同士の間に設けられるスペース側壁パターンおよび前記各基礎パターンをマスクとしてその下方の部材を加工することにより前記被処理基板上に前記各集積回路パターンを形成するパターン作成方法であって、前記各集積回路パターンのうち最端に位置するパターンのデータを第１のレイヤーにレイアウトするとともに、前記最端パターン以外の前記各集積回路パターンのデータを第２のレイヤーにレイアウトし、前記最端パターン以外の前記各集積回路パターンのうち前記最端パターンに最近接するパターンのデータを前記第２のレイヤーから抽出するとともに、この抽出されたパターンのデータを前記第２のレイヤーから第３のレイヤーに変換し、前記第３のレイヤーにデータを変換されたパターンおよび前記最端パターンの両パターンに外接するパターンのデータを第４のレイヤーに発生させ、前記第４のレイヤーにデータを発生させられたパターンから前記最端パターンおよび前記第３のレイヤーにデータを変換されたパターンと重なる部分を除いたパターンのデータを第５のレイヤーに発生させ、前記第２のレイヤーにデータをレイアウトされた前記各集積回路パターンのうち前記第５のレイヤーにデータを発生させられたパターンに最近接するパターンのデータを抽出するとともに、この抽出されたパターンのデータを前記第２のレイヤーから前記第１のレイヤーに変換し、前記最端パターン以外の前記各集積回路パターンのうち前記最端パターンに最近接するパターンのデータを前記第２のレイヤーから抽出する工程から、前記第５のレイヤーにデータを発生させられたパターンに最近接するパターンのデータを抽出して前記第２のレイヤーから前記第１のレイヤーに変換する工程までを、前記各集積回路パターンの全てのデータについて施すまで繰り返し行うことを特徴とするものである。
【００２４】
また、本発明の他の態様に係るパターン作成方法は、被処理基板上に複数本並べられて形成される集積回路パターンの基礎となる複数本の基礎パターンのうち少なくとも一部の基礎パターンの側壁部を囲んで側壁パターンを形成するとともに、この側壁パターンをマスクとしてその下方の部材を加工するか、または前記側壁パターンに隣接して設けられるスペース側壁パターンおよび前記各基礎パターンをマスクとしてその下方の部材を加工することにより前記被処理基板上に前記各集積回路パターンを形成するパターン作成方法であって、前記各集積回路パターンのうち前記側壁パターンを用いて形成する集積回路パターンのデータを前記各集積回路パターンのデータから抽出するとともに、この抽出された前記データに対応する前記側壁パターンのデータを請求項１に記載のパターン作成方法を用いて生成し、生成された前記データに対応する前記側壁パターンのうち前記集積回路パターンの並べられる方向に沿って一方の側から他方の側へ向かうに連れて長く延びるか短く縮む階段形状に形成されて前記被処理基板上に残される部分、およびこれら階段形状に形成されて前記被処理基板上に残される部分に囲まれた前記基礎パターンを覆って、一部を階段形状に形成されるカバーパターンのデータを生成し、前記カバーパターンのうち前記階段形状部の各角部を含む複数の辺のデータを抽出するとともに、これら抽出された前記各データに対応する前記各辺のうち互いに隣接し合う２辺を含むとともに前記階段形状部に外接する三角形状のパターン、互いに隣接し合う前記２辺のうち短い方の辺を１辺とするとともに前記階段形状部に外接する二等辺三角形状のパターン、および互いに隣接し合う前記２辺のうち短い方の辺を１辺とするとともに前記階段形状部に内接する二等辺三角形状のパターンのいずれかのデータを生成し、生成された前記階段形状部に外接する前記三角形状のパターンのデータと前記カバーパターンのデータとの論理和、生成された前記階段形状部に外接する前記二等辺正三角形状のパターンのデータと前記カバーパターンのデータとの論理和、および生成された前記階段形状部に内接する前記二等辺正三角形状のパターンのデータと前記カバーパターンのデータとの論理差のいずれかをとる、ことを特徴とするものである。
【００２５】
また、本発明のまた他の態様に係るパターン作成プログラムは、本発明に係るパターン作成方法をコンピュータに実行させることを特徴とするものである。
【００２６】
また、本発明のまた他の態様に係るマスクの製造方法は、本発明に係るパターン作成方法およびパターン作成プログラムのうち少なくとも１つを用いて作成されたパターンデータに基づくパターンをマスクに形成することを特徴とするものである。
【００２７】
さらに、本発明のさらに他の態様に係る半導体装置の製造方法は、本発明に係るマスクの製造方法により製造されたマスクを用いて集積回路パターンが形成された半導体基板を用いることを特徴とするものである。
【発明の効果】
【００２８】
本発明の一態様に係るパターン作成方法によれば、いわゆる側壁残しプロセスを適用して形成される微細なパターンを効率良く、かつ、容易に作成することができる。
【００２９】
また、本発明の他の態様に係るパターン作成プログラムによれば、本発明に係るパターン作成方法をコンピュータに実行させて側壁残しプロセスを適用して形成される微細なパターンを効率良く、かつ、容易に作成することができる。
【００３０】
また、本発明のまた他の態様に係るマスクの製造方法によれば、側壁残しプロセスを適用して形成される微細なパターンを効率良く、かつ、容易に形成することができるマスクを製造することができる。
【００３１】
さらに、本発明のさらに他の態様に係る半導体装置の製造方法によれば、側壁残しプロセスを適用して微細なパターンが形成された半導体基板を備える半導体装置を効率良く製造することができる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明に係る各実施形態を図面を参照しつつ説明する。
【００３３】
（第１の実施の形態）
先ず、本発明に係る第１実施形態について図１〜図６を参照しつつ説明する。
【００３４】
本実施形態においては、ライン側壁残しプロセスまたはスペース側壁残しプロセスに大別される側壁残しプロセスのうちライン側壁残しプロセスを用いてパターン形成を行うリソグラフィープロセスにおいて、リソグラフィーマスクデータを効率良く、かつ、容易に作成するリソグラフィーマスクデータ処理方法について説明する。ライン側壁残しプロセスを用いる場合、実際のリソグラフィー工程において形成されるレジストパターンの側壁パターンが設計段階におけるパターンとなる。すなわち、ライン側壁残しプロセスにおいては、設計パターンとレジストパターンとが異なっているのが一般的である。
【００３５】
例えば、図１の上段に示す大きさ、形状、および配置状態からなる設計パターン１を設計したとする。すると、この設計パターン１に基づいてライン側壁残しプロセスを用いて形成されるレジストパターン２ａは、図１の中段に示す大きさ、形状、および配置状態となる。あるいは、レジストパターン形成後のスリミング工程において削られることを予め考慮して形成される場合のレジストパターン２ｂは、図１の下段に示すようにレジストパターン２ａをスリミング工程において削られる分だけ太らせた形状となる。したがって、ライン側壁残しプロセスを用いる場合、所望の集積回路パターンのデータを作成するためには、設計パターン１のデータに基づいてレジストパターン２ａ，２ｂのデータを作成した後、レジストパターン２ａ，２ｂのデータを図示しないリソグラフィーフォトマスクのパターンのデータに変換する必要がある。ところが、そのようなデータ変換を簡単に行うことができる手法はこれまでのところ報告されていない。
【００３６】
そこで本実施形態では、形状計測技術を用いる集積回路パターンの検証手法を応用するパターン作成技術を提供する。すなわち、本実施形態では、レジストパターン２ａのデータから所望の集積回路パターンとなるマスクパターンのデータを作成する際のデータ変換を工夫することにより、マスクパターンのデータを効率良く、かつ、容易に作成する技術について説明する。先ず、図２および図４〜図６を参照しつつ、本実施形態に係るパターン作成方法について説明する。
【００３７】
先ず、図４（ａ）に示すように、図示しない被処理基板としての半導体基板上に複数本並べられて形成される集積回路パターン３の設計レイアウト段階において、それら各集積回路パターン３の最端に位置するパターン３ａのデータをＬ１として第１のレイヤーにレイアウトする。それとともに、最端パターン３ａ以外の各集積回路パターン３のデータをＬ２として第２のレイヤーにレイアウトする。
【００３８】
次に、図４（ｂ）に示すように、最端パターン３ａ以外の各集積回路パターン３のうち最端パターン３ａに最近接する第１のパターン３ｂのデータを第２のレイヤーから抽出する。この工程を図２中にステップ１（ＳＴＥＰ１）として示す。続けて、この抽出した第１の最近接パターン３ｂのデータを第２のレイヤーから第３のレイヤーに変換してＬ３とする。この工程を図２中にステップ２（ＳＴＥＰ２）として示す。
【００３９】
次に、図４（ｃ）に示すように、最端パターン３ａおよび第１の最近接パターン３ｂの両パターンに外接するパターン４のデータをＬ４として第４のレイヤーに発生させる。この工程を図２中にステップ３（ＳＴＥＰ３）として示す。
【００４０】
次に、図４（ｄ）に示すように、外接パターン４から最端パターン３ａおよび第１の最近接パターン３ｂと重なる部分を除いたパターン５のデータをＬ５として第５のレイヤーに発生させる。このデータＬ５に対応する非重複パターン５が所望のレジストパターンとなる。この工程を図２中にステップ４（ＳＴＥＰ４）として示す。
【００４１】
次に、図２中にステップ５（ＳＴＥＰ５）として示すように、第２のレイヤーにデータをＬ２としてレイアウトされた各集積回路パターン３のうち非重複パターン５に最近接する第２のパターン６があるか否かについて判断する。非重複パターン５に最近接する第２パターン６がある場合には、図４（ｅ）に示すように、その第２の最近接パターン６のデータＬ２を第２のレイヤーにレイアウトされた各集積回路パターン３のデータＬ２の中から抽出する。そして、この抽出した第２の最近接パターン６のデータＬ２をＬ１として第２のレイヤーから第１のレイヤーに変換する。この工程を図２中にステップ６（ＳＴＥＰ６）として示す。
【００４２】
この後、図２中ＳＴＥＰ６からＳＴＥＰ１に向かう矢印で示すように、前述したステップ１からステップ６までの各工程を、各集積回路パターン３の全てのデータＬ２について順次施すまで繰り返し行う。この際、各サイクルのステップ１においては、データＬ１を第１のレイヤーに変換された第２の最近接パターン６を最端パターン３ａとみなせばよい。
【００４３】
また、前述したステップ６において、図５（ａ）および（ｂ）中矢印の左側に示すように、データＬ１を第１のレイヤーに変換された第２の最近接パターン６はあるが、この第２の最近接パターン６に隣接する集積回路パターン３のデータＬ２が第２のレイヤーからなくなったとする。この場合の第１の対処方法としては、例えば図５（ａ）中矢印の右側に示すように、第２の最近接パターン６に隣接するように、集積回路パターン３のダミーパターン７のデータをＬ２として第２のレイヤーに擬似的に発生させる。この後、前述したステップ２からステップ４を実行して、非重複パターン５のデータをＬ５として第５のレイヤーに発生させる。あるいは、第２の対処方法として、例えば図５（ｂ）中矢印の右側に示すように、第２の最近接パターン６がこれに近接する非重複パターン５とは反対側において非重複パターン５と同じ大きさおよび形状となるように第２の最近接パターン６にリサイズ処理を施す。そして、このリサイズ処理が施された第２の最近接パターン８のデータＬ１をＬ５として第５のレイヤーに発生させる。
【００４４】
さらに、前述したステップ４において、図６中矢印の左側に示すように、外接パターンを発生させるステップ３を実行するに際して、データＬ１を第１のレイヤーにレイアウトされた最端パターン３ａとデータＬ３を第３のレイヤーにレイアウトされた第１の最近接パターン３ｂとで端部の位置や長さが異なっているとする。この場合には、図６中矢印の右側に示すように、より大きい図形である第１の最近接パターン３ｂを全て内包しつつ最端パターン３ａおよび第１の最近接パターン３ｂの両パターンに外接するパターン９のデータをＬ４として第４のレイヤーに発生させればよい。そして、図６中矢印の右側に示すように、外接パターン９から最端パターン３ａおよび第１の最近接パターン３ｂと重なる部分を除いたパターン１０のデータＬ５を第５のレイヤーに発生させる。このデータＬ５に対応する非重複パターン１０が所望のレジストパターンとなる。
【００４５】
これまでの工程により、第２のレイヤーにレイアウトされている各集積回路パターン３の全てのデータＬ２について前述したステップ１からステップ６までの各工程が施される。各集積回路パターン３の全てのデータＬ２が無くなると、本実施形態に係るパターン作成方法は終了となる。この結果、図４（ｆ）に示すように、第５のレイヤーにレイアウトされた複数の非重複パターン５のデータＬ５のみからなるリソグラフィーターゲットデータが生成される。そして、各非重複パターン５が、各非重複パターン５にライン側壁パターンを形成する前のリソグラフィー工程において形成する所望のレジストパターンとなる。この各非重複パターン５からなるレジストパターンのデータＬ５に例えば光近接効果補正等の所定の補正を施すことにより、所望のマスクパターンのデータを作成することができる。
【００４６】
次に、図３を参照しつつ、本実施形態に係るパターン作成装置１１およびパターン作成プログラムについて説明する。本実施形態に係るパターン作成装置１１は、前述したパターン作成方法を実行するために用いられる。また、本実施形態に係るパターン作成プログラムは、パターン作成装置１１を作動させることにより、前述したパターン作成方法を実行するものである。
【００４７】
先ず、図３に示すように、コンピュータとしてのパターン作成装置１１は、第１のデータ記憶装置１２、データ抽出部１３、データ変換装置１４、データ判定部１５、および第２のデータ記憶装置１６などから構成されている。記憶部としての第１のデータ記憶装置１２は、パターン作成装置１１の入力部としても機能する。また、データ抽出部１３、データ変換装置１４、およびデータ判定部１５は、ＣＰＵとしてのパターン作成装置１１の演算部１７の一部を構成する。また、第１のデータ記憶装置１２と同様に、記憶部としての第２のデータ記憶装置１６は、パターン作成装置１１の出力部としても機能する。
【００４８】
第１のデータ記憶装置１２は、例えばハードディスクなどからなる。そして、第１のデータ記憶装置１２には、最端パターン３ａを含む図４（ａ）に示す設計段階における全ての集積回路パターン３のデータＬ１，Ｌ２が入力されて記憶される。それとともに、第１のデータ記憶装置１２には、本実施形態に係るパターン作成プログラムが入力されて記憶される。これらのデータＬ１，Ｌ２およびパターン作成プログラムは、通常、例えば磁気ディスクや光ディスク、あるいは半導体メモリ等の入力用記録媒体１８に記録されている。したがって、入力用記録媒体１８をパターン作成装置１１が有する図示しない入力装置にかけることにより、入力用記録媒体１８に記録されているデータＬ１，Ｌ２およびパターン作成プログラムは、パターン作成装置１１の入力部としての第１のデータ記憶装置１２に入力される。そして、第１のデータ記憶装置１２に記憶されたパターン作成プログラムは、演算部１７により第１のデータ記憶装置１２から随時読み出され、前述したパターン作成方法を実行するようにパターン作成装置１１を作動させる。
【００４９】
パターン作成プログラムは、先ず、演算部１７により各集積回路パターン３のうちの最端パターン３ａのデータをＬ１として第１のレイヤーにレイアウトさせる。それとともに、最端パターン３ａ以外の各集積回路パターン３のデータをＬ２として第２のレイヤーにレイアウトさせる。次に、パターン作成プログラムは、最端パターン３ａ以外の各集積回路パターン３のうち最端パターン３ａに最近接する第１のパターン３ｂのデータを第２のレイヤーから抽出する、ステップ１を演算部１７のデータ抽出部１３に実行させる。続けて、パターン作成プログラムは、抽出した第１の最近接パターン３ｂのデータを第２のレイヤーから第３のレイヤーに変換してＬ３とする、ステップ２を演算部１７のデータ変換装置１４に実行させる。次に、パターン作成プログラムは、最端パターン３ａおよび第１の最近接パターン３ｂの両パターンに外接するパターン４のデータをＬ４として第４のレイヤーに発生させる、ステップ３を演算部１７に実行させる。次に、パターン作成プログラムは、外接パターン４から最端パターン３ａおよび第１の最近接パターン３ｂと重なる部分を除いた非重複パターン５のデータＬ５を第５のレイヤーに発生させる、ステップ４を演算部１７に実行させる。
【００５０】
次に、パターン作成プログラムは、第２のレイヤーにデータＬ２をレイアウトされた各集積回路パターン３のうち非重複パターン５に最近接する第２の最近接パターン６があるか否かを判定する、ステップ５を演算部１７のデータ判定部１５に実行させる。非重複パターン５に最近接する第２パターン６があるとデータ判定部１５が判定した場合には、パターン作成プログラムは、図３に示すように、その第２の最近接パターン６のデータＬ２を第２のレイヤーにレイアウトされた各集積回路パターン３のデータＬ２の中から抽出する工程を、演算部１７のデータ抽出部１３に実行させる。そして、パターン作成プログラムは、この抽出された第２の最近接パターン６のデータＬ２をＬ１として第２のレイヤーから第１のレイヤーに変換する、ステップ６を、演算部１７のデータ変換装置１４に実行させる。
【００５１】
この後、パターン作成プログラムは、前述したステップ１からステップ６までの各工程を、各集積回路パターン３の全てのデータＬ２について順次施すまでパターン作成装置１１に繰り返し実行させる。この結果、図４（ｆ）に示すように、第５のレイヤーにレイアウトされた複数の非重複パターン５のデータＬ５のみからなるリソグラフィーターゲットデータが生成される。これらの非重複パターン５のデータＬ５は、演算部１７から第２のデータ記憶装置１６に入力されて格納される。そして、第２のデータ記憶装置１６に格納された各非重複パターン５のデータＬ５は、各非重複パターン５に側壁パターンを形成する前のリソグラフィー工程において形成される所望のレジストパターンのデータとなる。パターン作成プログラムは、各非重複パターン５からなるレジストパターンのデータＬ５に、演算部１７により光近接効果補正等の所定の補正を施させる。これにより、所望のマスクパターンのデータが作成される。
【００５２】
この後、作成されたマスクパターンのデータは、例えばパターン作成装置１１の出力部としての第２のデータ記憶装置１６から、パターン作成装置１１が有する図示しない出力装置を介してパターン作成装置１１の外部に出力される。例えば、マスクパターンデータは出力用記録媒体１９に記録される。マスクパターンのデータを出力した後、パターン作成プログラムはパターン作成装置１１を停止させて、本実施形態に係るパターン作成方法は終了となる。なお、パターン作成装置１１は、パターン作成システムとも称される。
【００５３】
なお、入力用データとしてのデータＬ１，Ｌ２およびパターン作成プログラムは、必ずしも入力用記録媒体１８に記録されている必要は無い。図示は省略するが、データＬ１，Ｌ２およびパターン作成プログラムは、例えばインターネットやＬＡＮ等の各種電気通信回線およびネットワークインターフェース等の入力装置を介して必要なときに第１のデータ記憶装置１２にダウンロードされる設定としも構わない。この場合、データＬ１，Ｌ２およびパターン作成プログラムは、各種電気通信回線を介してパターン作成装置１１に接続されている外部の各種コンピュータや記憶装置等に保存されていれば良い。また、データＬ１，Ｌ２およびパターン作成プログラムは、コンピュータであるパターン作成装置１１に読み取り可能あるいは実行可能な状態で記録されていれば、その記録状態や記録形式は問われない。例えば、データＬ１，Ｌ２およびパターン作成プログラムを記録する入力用記録媒体１８としては、フレキシブルディスクやハードディスク等の磁気ディスク、ＣＤ、ＤＶＤ、およびＭＯ等の光ディスク、あるいは半導体メモリ等を用いることができる。これは、出力用データとしてのマスクパターンデータ、およびこのマスクパターンデータが記録される出力用記録媒体１９についても同様である。
【００５４】
また、第１および第２の各データ記憶装置１２，１６も、前述したハードディスクには限られない。第１および第２の各データ記憶装置１２，１６としては、例えばフレキシブルディスク等の磁気ディスク、ＣＤ、ＤＶＤ、およびＭＯ等の光ディスク、あるいは半導体メモリ等、その内部に記録するデータやプログラムを適宜書き替え可能な記録媒体や記憶装置を用いればよい。さらに、電気通信回線は、有線あるいは無線の別を問わない。
【００５５】
以上説明したように、この第１実施形態によれば、側壁残しプロセスを利用して集積回路パターンを形成する場合に、従来は困難であった設計パターンのデータからフォトマスクパターンのデータへの変換を迅速かつ容易に行うことができる。したがって、本実施形態によれば、側壁残しプロセスを適用して形成される微細なパターンを効率良く、かつ、容易に作成することができる。
【００５６】
（第２の実施の形態）
次に、本発明に係る第２実施形態について図７を参照しつつ説明する。なお、前述した第１実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。
【００５７】
本実施形態においては、第１実施形態で考慮しなかったレジストパターンのスリミングを考慮したレジストパターン２ｂのデータを作成し、そのレジストパターンデータに基づいてリソグラフィーフォトマスクのパターンのデータを効率良く、かつ、容易に作成する方法について説明する。
【００５８】
先ず、第１実施形態と同様に、図２〜図６を参照しつつ説明した各工程を実行する。これにより、集積回路パターン３の全てのデータＬ１，Ｌ２に基づく複数の非重複パターン５のデータＬ５のみからなるリソグラフィーターゲットデータを生成する。ところが、この工程により生成される各非重複パターン５は、図４（ｆ）に示すように、ライン部の幅を１とするとスペース部の幅が約３となる、約１：３のライン・アンド・スペースパターンとなる。このような形状および配置からなるライン・アンド・スペースパターンに基づいてリソグラフィー工程のみでレジストパターンを形成しようとすると、露光マージンが不足するおそれがある。
【００５９】
そこで本実施形態では、リソグラフィー工程における露光マージンを十分に確保できるように、各非重複パターン５のデータＬ５に所定のバイアス量を付加する。具体的には、図７に示すように、ライン部の幅とスペース部の幅とが約１：１のライン・アンド・スペースパターンとなるように各非重複パターン５のデータＬ５をリサイズする。この際、ライン部の幅とスペース部の幅とを、必ずしも正確に１：１に設定する必要は無い。ライン部の幅に対するスペース部の幅は、１：１±２０％の範囲であればよい。
【００６０】
このような設定に基づいてリソグラフィー工程により形成される各レジストパターン２１は、図４（ｆ）に示す側壁パターンをつける前の第１実施形態のレジストパターン５よりも太いパターンとなる。ただし、後工程において各レジストパターン２１にレジストスリミング処理を施すことにより、側壁パターンをつける前の第１実施形態のレジストパターン５と同様の太さに修正することができる。
【００６１】
本実施形態では、ライン部の幅とスペース部の幅とが約１：１のライン・アンド・スペースパターンとなるようにリサイズされたレジストパターンデータとしての各非重複パターン２１のデータＬ５に対して、第１実施形態と同様に光近接効果補正等の所定の補正を施す。これにより、スリミング工程を考慮したリソグラフィーフォトマスクのパターン２１のデータを作成することができる。
【００６２】
以上説明したように、この第２実施形態によれば、スリミング工程を考慮したリソグラフィーフォトマスクのパターン２１のデータを作成する場合においても、前述した第１実施形態と同様に設計パターンのデータからフォトマスクパターンのデータへの変換を迅速かつ容易に行うことができる。したがって、本実施形態によれば、スリミング工程を考慮する場合においても、ライン側壁残しプロセスを適用して形成される微細なパターンを効率良く、かつ、容易に作成することができる。
【００６３】
また、この第２実施形態に係るパターン作成方法は、前述した第１実施形態と同様にパターン作成装置１１をパターン作成プログラムにより作動させることにより実行することができる。本実施形態に係るパターン作成プログラムが第１実施形態のパターン作成プログラムと異なっている点は、前述した各非重複パターン５を各非重複パターン２１にリサイズするデータ変換工程をパターン作成装置１１が備える演算部１７のデータ変換装置１４に実行させる工程を含んでいる点だけである。
【００６４】
（第３の実施の形態）
次に、本発明に係る第３実施形態について図１１〜図１６を参照しつつ説明する。なお、前述した第１および第２の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。
【００６５】
本実施形態においても、前述した第１および第２の各実施形態と同様に、ライン側壁残しプロセスを用いる半導体デバイス製造工程に用いられるレジストパターン作成用露光マスクのマスクパターンのデータの作成方法について説明する。より具体的には、多重露光によりレジストパターン形成する際に残る不要パターンを除去するためのトリミングパターンのデータを効率良く、かつ、容易に作成する方法について説明する。
【００６６】
ここで、本実施形態に係るパターン作成方法について説明するのに先立って、図８〜図１０を参照しつつ、ライン側壁残しプロセスを用いる一般的なパターン作成方法について簡潔に説明する。ここでは、集積回路パターンとして、微細なライン・アンド・スペースパターンを形成する。それとともに、集積回路パターンを、そのライン部の並べられる方向に沿って一方の側から他方の側へ向かうに連れて長く延びるか短く縮む階段形状に形成する。
【００６７】
先ず、図８（ａ）に示すように、被処理基板としての半導体基板３６上に複数本並べられて形成される集積回路パターンの基礎となる、複数本の基礎パターン３１を形成する。各基礎パターン３１は、図８（ａ）中Ａで示す互いに隣接し合う基礎パターン３１同士の間隔を、後述する間隔Ｂの２倍に設定されて形成される。続けて、図８（ｂ）に示すように、これら各基礎パターン３１の側壁部を囲んで側壁パターン３２を形成する。ここで、図８（ｂ）中Ｂで示す各基礎パターン３１とそれらの隣の基礎パターン３１を囲む側壁パターン３２との間隔を、１ピッチと定義する。また、集積回路パターンを前述した階段形状に形成して半導体基板３６上に残すためには、各基礎パターン３１および各側壁パターン３２も集積回路パターンの形状に合わせた階段形状に形成する必要がある。このためには、各基礎パターン３１および各側壁パターン３２の図８（ｂ）中破線で囲む部分Ｃが不要となる。したがって、各基礎パターン３１および各側壁パターン３２の不要部分Ｃである不要パターンを除去するためのトリミングパターンを次工程で形成する。
【００６８】
次に、図８（ｃ）に示すように、前述した各基礎パターン３１および各側壁パターン３２の不要部分Ｃを除去するためのトリミングパターン３３を形成する。トリミングパターン３３は、階段形状に形成されて半導体基板３６上に残される各基礎パターン３１および各側壁パターン３２を覆うカバーパターンとして形成される。当然、トリミングパターン３３は、その一部を各基礎パターン３１および各側壁パターン３２の階段形状部に対応する階段形状に形成される。続けて、トリミングパターン３３から露出している各基礎パターン３１および各側壁パターン３２の不要部分Ｃをエッチングして除去する。続けて、半導体基板３６上に残された各基礎パターン３１および各側壁パターン３２の上からトリミングパターン３３をエッチングして除去する。この後、半導体基板３６上に残された各基礎パターン３１および各側壁パターン３２のうち、各基礎パターン３１をエッチングして半導体基板３６上から除去する。これにより、図８（ｄ）に示すように、所望の階段形状に形成された複数本の側壁パターン３２からなる集積回路パターン３４が半導体基板３６上に形成される。
【００６９】
このように、ライン側壁残しプロセスを適用して集積回路パターン３４を階段形状からなる微細なライン・アンド・スペースパターンとして形成する場合、不要パターンが必ず生じてしまう。このため、前述したように、不要パターンを除去するためのトリミングパターン３３を必ず作成しなければならない。それとともに、トリミングパターン３３を用いるマスク露光を必ず行わなければならない。この際、一般的には、不要パターンを適正に除去して所望の形状からなる集積回路パターン３４を得るためには、１st ＰＥＰとしての側壁パターン形成露光と２nd ＰＥＰとしての不要パターン除去露光との合わせずれ許容量（Tol）を側壁パターン３２の最小線幅の半分以下に設定する必要がある。
【００７０】
図９（ａ）には、合わせずれ許容量（Tol）の一例を示す。具体的には、図９（ａ）に示すように、ライン側壁パターン３２の最小線幅をＷ１とする。そして、図９（ａ）中実線で囲んで示す部分Ｄに着目する。この部分Ｄのうち、側壁パターン３２の長手方向に沿った内側壁面とこの内側壁面に平行に対向しているトリミングパターン３３の階段形状部３５の一辺との間隔をＥとする。すると、この間隔Ｅが、各基礎パターン３１および各側壁パターン３２とトリミングパターン３３との間における様々な合わせずれ許容量（Tol）のうち集積回路パターン３４のライン部３２の並べられる方向に沿った合わせずれ許容量（Tol）となる。したがって、前述した不要パターンを除去するためのトリミング露光を適正に行うためには、間隔ＥをＷ１の１／２以下に抑える必要がある。なお、合わせずれ許容量（Tol）は、合わせ余裕とも称される。
【００７１】
図９（ｂ）には、各基礎パターン３１および各側壁パターン３２に対する合わせずれが生じていない場合と合わせずれが生じている場合との、それぞれのトリミングパターン３３の形成位置を示す。具体的には、各基礎パターン３１および各側壁パターン３２に対して前述した合わせずれ許容量（Tol）範囲内の適正な位置に形成された、合わせずれが生じていないトリミングパターン３３ａを図９（ｂ）中に一点鎖線で示す。これに対して、各基礎パターン３１および各側壁パターン３２に対して合わせずれ許容量（Tol）範囲外の不正な位置に形成された、合わせずれが生じているトリミングパターン３３ｂを図９（ｂ）中に実線で示す。不正なトリミングパターン３３ｂは、図９（ｂ）中実線矢印で示すように、適正なトリミングパターン３３ａに対して左方向にずれて各基礎パターン３１および各側壁パターン３２の上に重ねられている。
【００７２】
図１０（ａ），（ｂ）には、トリミング露光を行う際のトリミングパターン３３と基礎パターン３１および側壁パターン３２との位置関係を部分的に拡大して示す。具体的には、基礎パターン３１および側壁パターン３２に対するトリミングパターン３３の重ね合わせ位置について、特に図９（ａ），（ｂ）中実線で囲んで示す部分Ｄとその付近における状態を拡大して図１０（ａ），（ｂ）に示す。
【００７３】
図１０（ａ），（ｂ）においては、基礎パターン３１を、その幅方向に沿った大きさが最小線幅Ｗ１となるように形成する。それとともに、側壁パターン３２を、その基礎パターン３１の長側面に接する部分の幅が最小線幅Ｗ１となるように形成する。すなわち、基礎パターン３１と側壁パターン３２とは、それらの幅が１：１の大きさに形成される。さらに、トリミングパターン３３の階段形状部３５を構成する複数の辺のうち図１０（ａ），（ｂ）中Ｆで示す部分の長さを、基礎パターン３１および側壁パターン３２のそれぞれの最小線幅Ｗ１の２倍の大きさに設定する。すなわち、トリミングパターン３３の階段形状部３５を構成する複数の辺のうち、基礎パターン３１および側壁パターン３２の長手方向と直行する方向に沿った辺３５ａの長さＦを２Ｗ１に形成する。
【００７４】
また、図１０（ａ），（ｂ）中ＧおよびＨで示す、側壁パターン３２のうち最終的に半導体基板３６上に残される２本の集積回路パターン３４となる部分の長手方向両端部と基礎パターン３１の長手方向両端部との間隔が、ともに合わせずれ許容量（Tol）の２倍よりも大きくなるように設定する。すなわち、間隔ＧおよびＨが、ともにＷ１よりも大きくなるように側壁パターン３２をトリミングする。なお、間隔Ｇは、集積回路パターン３４の長手方向両端部と基礎パターン３１の長手方向両端部との間隔のうち、端面の位置を揃えられて非階段形状に形成される側の各集積回路パターン３４の端部と基礎パターン３１の端部との間隔である。これに対して、間隔Ｈは、端面の位置が不揃いの階段形状に形成される側の各集積回路パターン３４の端部と基礎パターン３１の端部との間隔のうち、より長い方の集積回路パターン３４の端部と基礎パターン３１の端部との間隔である。
【００７５】
そして、前述した設定の下でトリミング露光を行うために、図１０（ａ），（ｂ）中ＩおよびＪで示す、各集積回路パターン３４のうちより短い方の集積回路パターン３４の長手方向両端部と各集積回路パターン３４の長手方向に沿ったトリミングパターン３３の両端部との間隔が、ともに合わせずれ許容量（Tol）と略等しくなるように設定する。すなわち、間隔ＩおよびＪが、ともにＷ１と略等しくなるようにトリミングパターン３３を形成して配置する。なお、間隔Ｉは、より短い方の集積回路パターン３４の長手方向両端部とトリミングパターン３３の両端部との間隔のうち、集積回路パターン３４が非階段形状に形成される側の集積回路パターン３４の端部とトリミングパターン３３の端部との間隔である。これに対して、間隔Ｊは、より短い方の集積回路パターン３４の長手方向両端部とトリミングパターン３３の両端部との間隔のうち、集積回路パターン３４が階段形状に形成される側の集積回路パターン３４の端部とトリミングパターン３３の端部との間隔である。
【００７６】
また、図１０（ａ）中Ｋで示す、最端の集積回路パターン３４の側面とトリミングパターン３３の側面との間隔も、合わせずれ許容量（Tol）と略等しくなるように設定する。すなわち、より短い方の集積回路パターン３４の長側面とこの長側面に対向するトリミングパターン３３の側面との間隔Ｋも、Ｗ１と略等しくなるようにトリミングパターン３３を形成して配置する。さらに、最終的に半導体基板３６上に残される集積回路パターン３４となる互いに隣接し合う２本の側壁パターン３２の長さの差がＬとなるように、側壁パターン３２をトリミングする。
【００７７】
このような設定において、基礎パターン３１および側壁パターン３２に対するトリミングパターン３３の合わせずれ許容量（Tol）の下限を、Ｗ１の半分よりも大きい値に設定して２nd ＰＥＰとしてのトリミング露光を実行する。この際、図１０（ａ）に示すように、基礎パターン３１および側壁パターン３２とトリミングパターン３３との間に合わせずれが起きていない場合には、基礎パターン３１および側壁パターン３２のうちトリミングパターン３３により覆われて半導体基板３６上に残される部分が、所定通りトリミングパターン３３に覆われた状態で適正なトリミング露光を実行することができる。
【００７８】
これに対して、図１０（ｂ）中実線矢印で示すように、トリミングパターン３３が図１０（ａ）に示す適正な位置から右方向にずれて、基礎パターン３１および側壁パターン３２とトリミングパターン３３との間に合わせずれが起きたとする。すると、図１０（ｂ）中打点部３２ａで示すように、側壁パターン３２のうち本来トリミングパターン３３から露出されて除去されるべき部分がトリミングパターン３３により覆われてしまうおそれがある。ひいては、トリミング露光工程後にＷ１に比べて極端に細いパターン３２ａが半導体基板３６上に形成されるおそれがある。そして、このような不要なパターン３２ａが半導体基板３６上に残ると、短絡や断線等の欠陥発生の要因となるおそれが高い。なお、図１０（ｂ）中Ｋの範囲を示す破線は、トリミングパターン３３が図１０（ａ）に示すように基礎パターン３１および側壁パターン３２に対して適性に重ねられた場合のトリミングパターン３３の縁部の位置を示す。
【００７９】
このように、一般的な側壁残しプロセスを適用して微細かつ階段形状のライン・アンド・スペースパターンからなる集積回路パターン３４を形成する場合、集積回路パターン３４の形状に応じて形成された通常の階段形状のトリミングパターン３３は、その合わせずれ許容量が小さい。すなわち、一般的な側壁残しプロセスを適用して微細かつ階段形状の集積回路パターン３４を形成するためには、厳しい条件でトリミング露光を行わざるを得なかった。この結果、短絡や断線等の原因となる不良パターンが形成され易く、半導体装置に不良品が発生する割合が高くなり易かった。また、不良パターンが形成され難くするために基礎パターン３１および側壁パターン３２とトリミングパターン３３との間の重ね合わせ工程に時間が掛かり、半導体装置の生産効率が低下し易かった。すなわち、製品となる半導体装置の性能、品質、信頼性、および歩留まりなどが低下し易かった。
【００８０】
そこで、このような階段形状のトリミングパターン３３を用いて不要パターンを除去する側壁残しプロセスに生じ易い問題点を克服するために、例えば特開２００６−１８６１０４号公報には、斜め形状のトリミングパターンを用いて不要パターンを除去する側壁残しプロセスが開示されている。斜め形状のトリミングパターンを用いると、合わせずれ許容量（Tol）の下限をＷ１の半分よりも大きい値に設定しても、先に図１０（ｂ）を参照して説明した不具合が起こり難くなる、という利点がある。ただし、これまでの斜め形状のトリミングパターンを用いる方法では、集積回路パターン３４のデータを設計する際に、併せて斜め形状のトリミングパターンのデータを設計しておかなければならなかった。このため、これまでの斜め形状のトリミングパターンを用いる方法では、データハンドリング上の負荷が大きかった。データハンドリング上の負荷を軽減するためには、例えば集積回路パターン３４の設計データをテープアウトして出力した後に、斜め形状のトリミングパターンのデータを設計できるようになることが望ましいと考えられる。
【００８１】
以下、前述した側壁残しプロセスを用いる超解像プロセス技術において形成される不要パターンを除去するためのマスクパターンのデータを、集積回路パターンの設計とは独立に集積回路パターンの設計データのみに基づいて自動的に発生することができる本実施形態に係る技術について説明する。
【００８２】
先ず、図１１に示すように、予め設計された集積回路パターン３４としての半導体回路設計パターンのうち、あるプロセスにおいて必要な物理レイアウトを回路パターンとして設定する。これをステップ１１（ＳＴＥＰ１１）とする。この回路パターンには、例えば素子分離領域形成用パターンやゲート層形成用パターンなどが該当する。
【００８３】
次に、図１１に示すように、ステップ１１において設定された回路パターンのデータの中から、前述した側壁残しプロセスを適用して形成するパターンのデータを抽出する。これをステップ１２（ＳＴＥＰ１２）とする。このステップ１２における抽出法としては、例えば次に述べる幾つかの方法が挙げられる。第１の抽出法としては、先ず、側壁残しプロセス適用パターンと側壁残しプロセス非適用パターンとをデータの種類として予め区別しておく。その後、区別されたデータを利用して、側壁残しプロセス適用パターンと側壁残しプロセス非適用パターンとを区別しつつ回路パターンのデータの中から側壁残しプロセス適用パターンのみを抽出すればよい。また、第２の抽出法としては、回路パターン全体のうち所定の領域を指定してその領域内から側壁残しプロセスを適用するパターンを抽出したり、側壁残しプロセスを非適用とするパターンを非抽出としたりする区別を行ってもよい。さらに、第３の抽出法としては、例えばパターンの線幅が設定線幅（Ｗ１）以下か否かに応じて、側壁残しプロセス適用パターンを回路パターンの中から自動的に抽出する抽出ルールを設定することも可能である。
【００８４】
図１２（ａ）には、ステップ１２において抽出されたデータに対応する側壁残しプロセス適用パターン４１と、この側壁残しプロセス適用パターン４１に近接する側壁残しプロセス非適用パターン４２とを併せて示す。これら側壁残しプロセス適用パターン４１および側壁残しプロセス非適用パターン４２は、ともにステップ１１において設定された回路パターン４３の一部を構成する。側壁残しプロセス適用パターン４１は、図１２（ａ）に示すように、幅がＷ１の大きさからなる複数本のライン部４１ａが互いに間隔を幅の大きさと同じＷ１だけ空けられて並べられるとともに、その並べられる方向に沿って一方の側から他方の側へ向かうに連れて長く延びるか短く縮む階段形状に形成される。すなわち、側壁残しプロセス適用パターン４１は、ライン部４１ａの幅とスペース部４１ｂの幅とが１：１である階段形状のライン・アンド・スペースパターンである。
【００８５】
次に、図１１に示すように、ステップ１２において抽出された側壁残しプロセス適用パターン４１のデータに対して、側壁残しプロセス用の側壁パターンとなる倍周期パターンを形成するためのデータ処理を施す。これをステップ１３（ＳＴＥＰ１３）とする。このステップ１３におけるデータ処理は、前述した第１および第２の各実施形態のうちのいずれかのパターン作成方法を適用して行われる。
【００８６】
図１２（ａ）には、ステップ１３におけるデータ処理が施された側壁残しプロセス適用パターン４１と側壁残しプロセス非適用パターン４２とを併せて示す。ステップ１３におけるデータ処理が施された後の側壁残しプロセス適用パターン４１の各ライン部４１ａは、複数本の基礎パターン４４のそれぞれの側部を囲む側壁パターン４５の一部として形成されている。
【００８７】
次に、図１１に示すように、ステップ１３におけるデータ処理が施された側壁残しプロセス適用パターン４１のデータに基づいて、各側壁パターン４５を形成するための第１の露光用マスクのマスクパターンのデザインを固定する。これをステップ１４（ＳＴＥＰ１４）とする。このステップ１４を経ることにより、側壁パターン形成用のマスクパターンが形成される。
【００８８】
また、前述したように、ステップ１３において形成された倍周期パターンとしての側壁パターン４５に基づいて側壁残しプロセス適用して露光工程を行うと、各側壁パターン４５の両端部に必ず不要パターンからなる閉ループが形成される。この閉ループを除去するために、図１１に示すように、閉ループ除去用パターンのデータを発生させる。これをステップ１５（ＳＴＥＰ１５）とする。各側壁パターン４５の端部には色々なデザインが混在することが多いため、閉ループは自動処理にて消去されることが望ましい。以下に、本実施形態に係る閉ループを除去するための閉ループ除去用パターンのデータを作成する方法について説明する。
【００８９】
先ず、図１３（ａ）に示すように、各側壁パターン４５のうち側壁残しプロセス適用パターン４１の各ライン部４１ａとなる部分、および各基礎パターン４４のうちそれら各ライン部４１ａに挟まれた部分を覆うカバーパターン４６のデータを生成する。このカバーパターン４６が後述する本実施形態の閉ループ除去用パターン５０としてのトリミングパターンの主要部となる。カバーパターン４６のデータは、図１１に示すように、側壁残しプロセス適用パターン４１として抽出された各ラインパターン４１ａのデータを所定の正のバイアス量ΔＷでリサイズすることにより作成することができる。なお、ここで挙げた正のバイアス量ΔＷは、少なくとも１st ＰＥＰとしての側壁パターン形成用露光に対する２nd ＰＥＰとしての閉ループ除去用露光の重ね合わせ精度（Overlay 精度：Tol）よりも大きいことが必要である。それとともに、正のバイアス量ΔＷは、ステップ１２において抽出された側壁残しプロセス適用パターン４１をカバーパターン４６が略全面的に覆うことができるリサイズ量であることが望ましいのはもちろんである。
【００９０】
ただし、この段階においては、カバーパターン４６は、前述した通常のトリミングパターン３３と同様に、その一部を側壁残しプロセス適用パターン４１の各ライン部４１ａに応じた階段形状に形成されたままである。したがって、この段階のカバーパターン４６をそのままの形状で閉ループ除去用パターン５０として用いて閉ループ除去用露光を行うと、側壁パターン形成用露光と閉ループ除去用露光との間で合わせずれが発生した際に、前述したように不要な微細パターンが加工終了後のウェーハ上に形成されるおそれが残っている。したがって、本実施形態においては、そのような不要な微細パターンの発生を抑制するために、カバーパターン４６のデータに対して次に述べる設計データ調整法を更に適用する。これにより、カバーパターン４６のデザインを調整する。これをステップ１６（ＳＴＥＰ１６）とする。
【００９１】
先ず、図１３（ｂ）中太い実線で示すように、カバーパターン４６の階段形状部４７を構成する複数のエッジ部４６ａ，４６ｂ，４６ｃ，４６ｄ，４６ｅ，４６ｆ，４６ｇ，４６ｈ，４６ｉ，４６ｊ，４６ｋのデータを所定のデザインルールチェック（ＤＲＣ）に基づいて抽出する。ここでは、各エッジ部４６ａ〜４６ｋを、予め定められた所定のエッジ長ごとに区切って、この区切りごとに各エッジ部４６ｂ〜４６ｋのデータを抽出する。ただし、この区切りの単位となるエッジ長は、設計ルールの最小寸法を満たしている必要がある。それとともに、この区切りの単位となるエッジ長は、設計ルールの最小寸法に比例して設定される。具体的には、先ず図１３（ｂ）中矢印Ｍで示す互いに隣接し合う各エッジ部４６ａ〜４６ｋ同士の対角線の長さであるパターン外側対向辺間隔が、予め定められているＷouter_check 量以下の大きさとなるように階段形状部４７を区切る。そして、この区切りごとにエッジ部４６ａを除く各エッジ部４６ａ〜４６ｋのデータを抽出する。なお、このデータ抽出工程は、通常の半導体回路設計工程に用いられる一般的なデザインルールチェッカー等のツールを用いて実行することができる。
【００９２】
次に、図１４（ａ）中打点部で示すように、前述した工程により抽出された各エッジ部４６ｂ〜４６ｋについて、それら各エッジ部４６ｂ〜４６ｋの端部の位置を共有する２本のエッジ部を接続してなる２辺を含む多角形のデータを発生させる。ここでは、各エッジ部４６ｂ〜４６ｋのうち互いに隣接し合う２本のエッジ部を２辺とするとともに、カバーパターン４６の階段形状部４７に外接する複数の三角形状のパターン４８ａ，４８ｂ，４８ｃ，４８ｄ，４８ｅのデータを発生させる。具体的には、先ず、各エッジ部４６ｂ〜４６ｋのデータについて、互いに直交してカバーパターン４６の外側に直角の角部を形成する連続するような２本のエッジ部の組み合わせごとに区切る。すなわち、各エッジ部４６ｂ〜４６ｋを、エッジ部４６ｂおよびエッジ部４６ｃ、エッジ部４６ｄおよびエッジ部４６ｅ、エッジ部４６ｆおよびエッジ部４６ｇ、エッジ部４６ｈおよびエッジ部４６ｉ、エッジ部４６ｊおよびエッジ部４６ｋの各組み合わせごとに区切る。そして、このような組み合わせで区切られた各エッジ部４６ｂ〜４６ｋを２辺とするとともにこの２辺を結ぶ斜辺を有し、かつ、カバーパターン４６の階段形状部４７に外接する複数の直角三角形状のパターン４８ａ〜４８ｅのデータを発生させる。
【００９３】
次に、図１４（ｂ）に示すように、前述した工程により作成された各直角三角形状のパターン４８ａ〜４８ｅをカバーパターン４６に一体化させる。具体的には、各直角三角形状パターン４８ａ〜４８ｅの群のデータとカバーパターン４６のデータとの論理和をとる。これにより、不要パターンからなる閉ループを除去するための不要部除去用エッジとして滑らかな斜め形状に形成された斜めエッジ部４９を有する、本実施形態に係る閉ループ除去用パターン５０が形成される。すなわち、図１４（ｂ）に示す閉ループ除去用パターン５０が本実施形態に係るトリミングパターンとなる。
【００９４】
次に、図１１に示すように、ステップ１６においてカバーパターン４６に対してデザイン調整が施されることにより形成された閉ループ除去用パターン５０のデザインを固定する。これをステップ１７（ＳＴＥＰ１７）とする。
【００９５】
また、前述したように、ステップ１２において側壁残しプロセス適用パターン４１のデータが抽出された回路パターン４３のデータの中には、側壁残しプロセス非適用パターン４２のデータが残っている。この側壁残しプロセス非適用パターン４２のデータを、図１１に示すように、回路パターン４３のデータの中から抽出する。これをステップ１８（ＳＴＥＰ１８）とする。
【００９６】
次に、図１１に示すように、ステップ１７においてパターンデザインが固定された閉ループ除去用パターン５０のデータと、ステップ１８において抽出された側壁残しプロセス非適用パターン４２のデータとを合成する。これをステップ１９（ＳＴＥＰ１９）とする。
【００９７】
次に、図１１に示すように、ステップ１９においてデータが合成された閉ループ除去用パターン５０および側壁残しプロセス非適用パターン４２の合成データに基づいて、閉ループ除去用露光を行うための第２の露光用マスクのマスクパターンのデザインを固定する。これをステップ２０（ＳＴＥＰ２０）とする。このステップ２０を経ることにより、不要部除去用のマスクパターンが形成される。以上で、本実施形態に係るパターン作成方法は終了となる。
【００９８】
図１５には、各基礎パターン４４および各側壁パターン４５に対する合わせずれが生じていない場合と合わせずれが生じている場合との、それぞれの閉ループ除去用パターン５０の形成位置を示す。具体的には、各基礎パターン４４および各側壁パターン４５に対して前述した合わせずれ許容量（Tol）範囲内の適正な位置に形成された、合わせずれが生じていない閉ループ除去用パターン５０ａを図１５中に一点鎖線で示す。これに対して、各基礎パターン４４および各側壁パターン４５に対して合わせずれ許容量（Tol）範囲外の不正な位置に形成された、合わせずれが生じている閉ループ除去用パターン５０ｂを図１５中に実線で示す。不正な閉ループ除去用パターン５０ｂは、図１５中実線矢印で示すように、適正な閉ループ除去用パターン５０ａに対して左方向にずれて各基礎パターン４４および各側壁パターン４５の上に重ねられている。
【００９９】
図１６（ａ），（ｂ）には、トリミング露光を行う際の閉ループ除去用パターン５０と基礎パターン４４および側壁パターン４５との位置関係を部分的に拡大して示す。具体的には、基礎パターン４４および側壁パターン４５に対する閉ループ除去用パターン５０の重ね合わせ位置について、特に図１５中実線で囲んで示す部分Ｎとその付近における状態を拡大して図１６（ａ），（ｂ）に示す。
【０１００】
図１６（ａ），（ｂ）においては、基礎パターン４４を、その幅方向に沿った大きさが最小線幅Ｗ１となるように形成する。それとともに、側壁パターン４５を、その基礎パターン４４の長側面に接する部分の幅が最小線幅Ｗ１となるように形成する。すなわち、基礎パターン４４と側壁パターン４５とは、それらの幅が１：１の大きさに形成される。さらに、閉ループ除去用パターン５０の斜めエッジ部４９を構成する辺のうち図１６（ａ），（ｂ）中Ｐで示す部分の長さを、基礎パターン４４および側壁パターン４５のそれぞれの最小線幅Ｗ１の２倍の大きさに設定する。すなわち、閉ループ除去用パターン５０の斜めエッジ部４９を構成する辺のうち、側壁残しプロセス適用パターン４１のライン部４１ａを１本だけ斜めに横切る範囲の辺４９ａの長さＰを２Ｗ１に形成する。
【０１０１】
また、図１６（ａ），（ｂ）中ＱおよびＲで示す、側壁パターン４５のうちの側壁残しプロセス適用パターン４１の各ライン部４１ａとなる部分の長手方向両端部と基礎パターン４４の長手方向両端部との間隔が、ともに合わせずれ許容量（Tol）の２倍よりも大きくなるように設定する。すなわち、間隔ＱおよびＲが、ともにＷ１よりも大きくなるように側壁パターン４５をトリミングする。なお、間隔Ｑは、各ライン部４１ａの長手方向両端部と基礎パターン４４の長手方向両端部との間隔のうち、端面の位置を揃えられて非階段形状に形成される側の各ライン部４１ａの端部と基礎パターン４４の端部との間隔である。これに対して、間隔Ｒは、端面の位置が不揃いの階段形状に形成される側の各ライン部４１ａの端部と基礎パターン４４の端部との間隔のうち、より長い方のライン部４１ａの端部と基礎パターン４４の端部との間隔である。
【０１０２】
そして、前述した設定の下で不要パターンからなる閉ループの除去露光を行うために、図１６（ａ），（ｂ）中ＳおよびＴで示す、各ライン部４１ａのうちより短い方のライン部４１ａの長手方向両端部と各ライン部４１ａの長手方向に沿った閉ループ除去用パターン５０の両端部との間隔が、ともに合わせずれ許容量（Tol）と略等しくなるように設定する。すなわち、間隔ＳおよびＴが、ともにＷ１と略等しくなるように閉ループ除去用パターン５０を形成して配置する。なお、間隔Ｓは、より短い方のライン部４１ａの長手方向両端部と閉ループ除去用パターン５０の両端部との間隔のうち、ライン部４１ａが非階段形状に形成される側のライン部４１ａの端部と閉ループ除去用パターン５０の端部との間隔である。これに対して、間隔Ｔは、より短い方のライン部４１ａの長手方向両端部と閉ループ除去用パターン５０の両端部との間隔のうち、ライン部４１ａが階段形状に形成される側のライン部４１ａの端部と閉ループ除去用パターン５０の端部との間隔である。
【０１０３】
また、図１６（ａ）中Ｕで示す、最端のライン部４１ａの側面と閉ループ除去用パターン５０の側面との間隔も、合わせずれ許容量（Tol）と略等しくなるように設定する。すなわち、より短い方のライン部４１ａの長側面とこの長側面に対向する閉ループ除去用パターン５０の側面との間隔Ｕも、Ｗ１と略等しくなるように閉ループ除去用パターン５０を形成して配置する。さらに、最終的に半導体基板上に残されるライン部４１ａとなる互いに隣接し合う２本のライン部４１ａの長さの差がＶとなるように、側壁パターン４５をトリミングする。
【０１０４】
このような設定において、基礎パターン４４および側壁パターン４５に対する閉ループ除去用パターン５０の合わせずれ許容量（Tol）の下限を、Ｗ１の半分よりも大きい値に設定して２nd ＰＥＰとしての閉ループ除去用露光を実行する。この際、図１６（ａ）に示すように、基礎パターン４４および側壁パターン４５と閉ループ除去用パターン５０との間に合わせずれが起きていない場合には、基礎パターン４４および側壁パターン４５のうち閉ループ除去用パターン５０により覆われて半導体基板上に残される部分が、所定通り閉ループ除去用パターン５０に覆われた状態で適正なトリミング露光を実行することができる。
【０１０５】
これに対して、図１６（ｂ）中実線矢印で示すように、閉ループ除去用パターン５０が図１６（ａ）に示す適正な位置から左方向にずれて、基礎パターン４４および側壁パターン４５と閉ループ除去用パターン５０との間に合わせずれが起きたとする。しかし、このような場合でも、階段形状部３５を有する一般的なトリミングパターン３３と異なり、階段形状部３５に相当する部分が一直線状の斜めエッジ部４９として形成された本実施形態の閉ループ除去用パターン５０では、先に図１０（ｂ）を参照しつつ説明した場合とは結果が異なる。
【０１０６】
具体的には、本実施形態によれば、たとえ基礎パターン４４および側壁パターン４５と閉ループ除去用パターン５０との間に合わせずれが起きたとしても、図１６（ａ）に示すように、側壁パターン４５のうち本来閉ループ除去用パターン５０から露出されて除去されるべき部分が閉ループ除去用パターン５０により覆われてしまうおそれは殆どない。すなわち、閉ループ除去用露光後にＷ１に比べて極端に細いパターンが半導体基板上に残るおそれが殆どない。ひいては、不要パターンが半導体基板上に残ること起因する短絡や断線等の欠陥が発生するおそれが殆どない。なお、図１６（ｂ）中Ｕの範囲を示す破線は、閉ループ除去用パターン５０が図１６（ａ）に示すように基礎パターン４４および側壁パターン４５に対して適性に重ねられた場合の閉ループ除去用パターン５０の縁部の位置を示す。
【０１０７】
このように、側壁残しプロセスを適用して微細かつ階段形状のライン・アンド・スペースパターンからなる集積回路パターン４１を形成する場合、トリミングパターンとして斜めエッジ部４９を有する本実施形態の閉ループ除去用パターン５０を用いることにより、基礎パターン４４および側壁パターン４５に対する閉ループ除去用パターン５０の合わせずれ許容量を拡大することができる。具体的には、基礎パターン４４および側壁パターン４５に対する閉ループ除去用パターン５０の合わせずれ許容量（Tol）の下限を、Ｗ１の半分よりも大きい値に設定することができる。この結果、側壁残しプロセスを適用して微細かつ階段形状の集積回路パターン４１を形成する場合でも、より緩やかな条件でトリミング露光を行うことができる。これにより、短絡や断線等の原因となる不良パターンを形成し難くして、半導体装置に不良品が発生する割合を低減させることができる。また、基礎パターン４４および側壁パターン４５と閉ループ除去用パターン５０との間の重ね合わせ工程に要する時間を短縮させて、半導体装置の生産効率を容易に向上させることができる。すなわち、製品となる半導体装置の性能、品質、信頼性、および歩留まりなどを向上させることができる。
【０１０８】
また、前述したように、特開２００６−１８６１０４号公報に開示されている斜め形状のトリミングパターンを用いる方法では、集積回路パターンのデータを設計する際に、併せて斜め形状のトリミングパターンのデータを設計しておかなければならなかった。このため、データハンドリング上の負荷が大きかった。これに対して、本実施形態によれば、前述したように、集積回路パターン４１のデータを設計した後に、斜めエッジ部４９を有する閉ループ除去用パターン５０のデータを設計すればよい。したがって、本実施形態は、従来に比べてデータハンドリング上の負荷が軽減されている。
【０１０９】
以上説明したように、この第３実施形態によれば、前述した第１および第２の各実施形態と同様の効果を得ることができる。また、本実施形態によれば、側壁残しプロセスを用いる超解像プロセス技術において形成される不要パターンを除去するためのトリミング用のマスクパターン５０のデータを、集積回路パターン４１の設計とは独立に集積回路パターン４１の設計データのみに基づいて自動的に発生することができる。また、図示を伴う詳細かつ具体的な説明は省略するが、本実施形態に係るパターン作成方法は、前述した第１および第２の各実施形態と同様に、本実施形態に係るパターン作成方法を実行することができる構成からなるパターン作成装置を、本実施形態に係るパターン作成方法をそのパターン作成装置に実行させることができるパターン作成プログラムにより作動させることにより適正に実行することができる。
【０１１０】
（第４の実施の形態）
次に、本発明に係る第４実施形態について図１７および図１８を参照しつつ説明する。なお、前述した第１〜第３の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。
【０１１１】
本実施形態においては、第３実施形態において説明した斜めエッジ部４９を作成する際に、所定の制約条件を与える場合について説明する。
【０１１２】
本実施形態では、図１７（ａ）に示すように、カバーパターン４６の階段形状部４７を構成している各エッジ部４６ａ〜４６ｋのうち、各ライン部４１ａの並べられている方向に沿う各エッジ部４６ａ，４６ｃ，４６ｅ，４６ｇ，４６ｉ，４６ｋの長さをＸとする。ここでは、この長さＸを各ライン部４１ａの最小線幅Ｗ１の２倍の大きさに設定する。すなわち、カバーパターン４６の階段形状部４７の高さ方向に沿う各エッジ部４６ａ，４６ｃ，４６ｅ，４６ｇ，４６ｉ，４６ｋの長さをＸとする。また、カバーパターン４６の階段形状部４７を構成している各エッジ部４６ａ〜４６ｋのうち、各エッジ部４６ａ〜４６ｋのうち各ライン部４１ａの長手方向に沿う各エッジ部４６ｂ，４６ｄ，４６ｆ，４６ｈ，４６ｊの長さをＹとする。すなわち、カバーパターン４６の階段形状部４７の幅方向に沿う各エッジ部４６ｂ，４６ｄ，４６ｆ，４６ｈ，４６ｊの長さをＹとする。それとともに、ＹはＸよりも小さい値とする。そして、前述した第３実施形態と同様に、各エッジ部４６ａ〜４６ｋを所定の範囲で区切り、この区切りごとにエッジ部４６ａを除く各エッジ部４６ａ〜４６ｋのデータを抽出する。
【０１１３】
具体的には、先ず図１７（ａ）中太い実線で示すように、互いに隣接し合う各エッジ部４６ａ〜４６ｋ同士の中から、２辺の対角線がＷouter_check 量以下の大きさとなるように互いに直交する同じ長さの２辺のデータを抽出する。本実施形態では、図１７（ａ）中矢印Ｚで示すＷouter_check 量を、階段形状部４７の一段ごとの幅Ｘと高さＹのうちの小さい方の√２倍と定義する。したがって、本実施形態のＷouter_check 量は、階段形状部４７の一段ごとの高さである各エッジ部４６ｂ，４６ｄ，４６ｆ，４６ｈ，４６ｊの長さＹの√２倍の大きさとなる。なお、この√２倍という大きさは、設計ルールの最小寸法に対する比例係数である。
【０１１４】
次に、図１７（ｂ）中打点部で示すように、前述した工程により抽出された各辺について、端部の位置を共有する２辺を接続してなるとともにカバーパターン４６の階段形状部４７に外接する複数の三角形状のパターン５１ａ，５１ｂ，５１ｃ，５１ｄ，５１ｅのデータを発生させる。前述した設定によれば、本実施形態で発生される三角形状のパターン５１ａ，５１ｂ，５１ｃ，５１ｄ，５１ｅは、各エッジ部４６ｂ，４６ｄ，４６ｆ，４６ｈ，４６ｊを１辺に有する。そして、これら各エッジ部４６ｂ，４６ｄ，４６ｆ，４６ｈ，４６ｊの長さＹと同じ長さを有するとともに、各エッジ部４６ｂ，４６ｄ，４６ｆ，４６ｈ，４６ｊと直交する辺を他の１辺として有する。さらに、各エッジ部４６ｂ，４６ｄ，４６ｆ，４６ｈ，４６ｊの長さＹの√２倍の長さからなるとともに、各ライン部４１ａの長手方向を４５°の角度で斜めに横切る辺を残りの１辺として有する。したがって、本実施形態の三角形状のパターン５１ａ，５１ｂ，５１ｃ，５１ｄ，５１ｅは、直角二等辺三角形となる。なお、これら各直角二等辺三角形パターン５１ａ，５１ｂ，５１ｃ，５１ｄ，５１ｅの３辺のうち、図１７（ｂ）中Ｚで示す各ライン部４１ａの長手方向を４５°の角度で斜めに横切る斜辺の長さは、２Ｗ１よりも小さい値とする。
【０１１５】
次に、図１８に示すように、前述した工程により作成された各直角二等辺三角形パターン５１ａ〜５１ｅをカバーパターン４６に一体化させる。具体的には、各直角二等辺三角形パターン５１ａ〜５１ｅの群のデータとカバーパターン４６のデータとの論理和をとる。これにより、一部が各ライン部４１ａの長手方向を４５°の角度で斜めに横切る斜めエッジ部５２を有する、本実施形態に係る閉ループ除去用パターン５３が形成される。すなわち、図１８に示す閉ループ除去用パターン５３が本実施形態に係るトリミングパターンとなる。これ以降の工程は、前述した第３実施形態と同様である。
【０１１６】
以上説明したように、この第４実施形態によれば、前述した第１〜第３の各実施形態と同様の効果を得ることができる。また、可変成形ビーム（Variable Shaped Beam：ＶＳＢ）を用いてパターン描画を行う電子線描画装置によりマスクパターンを作製する場合には、角度が４５°以外の斜線データは、一般的には最小グリッドでの階段データとして扱われる。このため、マスクパターンの中に角度が４５°以外の斜線部を含ませるとデータ量が膨大になるおそれが高くなる。本実施形態では、前述したように斜めエッジ部５２の斜め部分の角度を４５°に設定している。これにより、パターン全体のデータ量は第３実施形態に比べて多少増大するが、ＶＳＢ描画用のデータ量は第３実施形態に比べて大幅に圧縮することが可能となる。これにより、パターンの作成効率、ひいては半導体装置の製造効率をより向上させることができる。
【０１１７】
また、図示を伴う詳細かつ具体的な説明は省略するが、本実施形態に係るパターン作成方法は、前述した第１および第２の各実施形態と同様に、本実施形態に係るパターン作成方法を実行することができる構成からなるパターン作成装置を、本実施形態に係るパターン作成方法をそのパターン作成装置に実行させることができるパターン作成プログラムにより作動させることにより適正に実行することができる。
【０１１８】
（第５の実施の形態）
次に、本発明に係る第５実施形態について図１９および図２０を参照しつつ説明する。なお、前述した第１〜第４の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。
【０１１９】
本実施形態においては、第３および第４の各実施形態と異なり、カバーパターンの階段形状部を主とするカバーパターンの角部から所定の形状のパターンを削ることにより、斜めエッジ部を作成する技術について説明する。
【０１２０】
先ず、図１９に示すように、カバーパターン４６の階段形状部４７の各角部６１ａ，６１ｂ，６１ｃ，６１ｄ，６１ｅ，６１ｆをはじめとして、カバーパターン４６が有する全ての角部６１ａ，６１ｂ，６１ｃ，６１ｄ，６１ｅ，６１ｆ，６１ｇ，６１ｈ，６１ｉについてルールチェックを行う。本実施形態においては、第３および第４の各実施形態で用いたＷouter_check の代わりに図１９中矢印Ｚinで示すＷinner_check を用いてルールチェックを行う。具体的には、図１９中太い実線で示すように、各エッジ部４６ａ〜４６ｋをはじめとする各角部６１ａ〜６１ｉを間に挟むカバーパターン４６の全てのエッジ部から、２辺の対角線がＷinner_check 量以下の大きさとなるように互いに直交する同じ長さの２辺のデータを抽出する。本実施形態のＷinner_check 量も、第４実施形態のＷouter_check 量と同様に、階段形状部４７の一段ごとの高さである各エッジ部４６ｂ，４６ｄ，４６ｆ，４６ｈ，４６ｊの長さＹの√２倍の大きさに設定する。
【０１２１】
次に、図２０（ａ）中打点部で示すように、前述した工程により抽出された各辺について、端部の位置を共有する２辺を接続してなるとともに、階段形状部４７の各角部６１ａ〜６１ｆをはじめとするカバーパターン４６の全ての角部６１ａ〜６１ｉに内接する複数の三角形状のパターン６２ａ，６２ｂ，６２ｃ，６２ｄ，６２ｅ，６２ｆ，６２ｇ，６２ｈ，６２ｉのデータを抽出する。前述した設定によれば、本実施形態で抽出される三角形状のパターン６２ａ〜６２ｉは、各エッジ部４６ｂ，４６ｄ，４６ｆ，４６ｈ，４６ｊと同じ長さからなるとともに、直角の各角部６１ａ〜６１ｉを間に挟む２辺を有する。そして、それら２辺の√２倍の長さからなるとともに、各ライン部４１ａの長手方向を４５°の角度で斜めに横切る辺を残りの１辺として有する。
【０１２２】
したがって、本実施形態の三角形状のパターン６２ａ，６２ｂ，６２ｃ，６２ｄ，６２ｅ，６２ｆ，６２ｇ，６２ｈ，６２ｉは、第４実施形態の三角形パターン５１ａ〜５１ｅと同様の大きさおよび形状からなる直角二等辺三角形となる。また、第４実施形態の三角形パターン５１ａ〜５１ｅと同様に、それら各直角二等辺三角形パターン６２ａ〜６２ｉの３辺のうち、図１９および図２０中Ｚinで示す各ライン部４１ａの長手方向を４５°の角度で斜めに横切る斜辺の長さは、２Ｗ１よりも小さい値とする。
【０１２３】
次に、図２０（ｂ）に示すように、前述した工程により作成された各直角二等辺三角形パターン６２ａ〜６２ｉをカバーパターン４６から差し引く。具体的には、各直角二等辺三角形パターン６２ａ〜６２ｉの群のデータとカバーパターン４６のデータとの論理差をとる。これにより、一部が各ライン部４１ａの長手方向を４５°の角度で斜めに横切る斜めエッジ部６３を有する、本実施形態に係る閉ループ除去用パターン６４が形成される。すなわち、図２０（ｂ）に示す閉ループ除去用パターン６４が本実施形態に係るトリミングパターンとなる。これ以降の工程は、前述した第３実施形態と同様である。
【０１２４】
以上説明したように、この第５実施形態によれば、前述した第１〜第４の各実施形態と同様の効果を得ることができる。また、カバーパターン４６をより大きくして斜めエッジ部４９，５２を形成する第３および第４の各実施形態と異なり、本実施形態ではカバーパターン４６をより小さくして斜めエッジ部６３を形成する。第３および第４の各実施形態の斜めエッジ部形成処理は、重ね合わせ余裕の観点においては過剰設定である面も若干含まれる。これに対して、本実施形態の斜めエッジ部形成処理では、前述したようにWinner_check により形成される各直角二等辺三角形パターン６２ａ〜６２ｉを元のカバーパターン４６から引き算処理することによって閉ループ除去用パターン６４を形成する。したがって、本実施形態によれば、第３および第４の各実施形態に比べて取り扱うデータ量を低減することができる。これにより、パターンの作成効率、ひいては半導体装置の製造効率をさらに向上させることができる。
【０１２５】
また、図示を伴う詳細かつ具体的な説明は省略するが、本実施形態に係るパターン作成方法は、前述した第１および第２の各実施形態と同様に、本実施形態に係るパターン作成方法を実行することができる構成からなるパターン作成装置を、本実施形態に係るパターン作成方法をそのパターン作成装置に実行させることができるパターン作成プログラムにより作動させることにより適正に実行することができる。
【０１２６】
（第６の実施の形態）
次に、本発明に係る第６実施形態について図示を省略して説明する。なお、前述した第１〜第５の各実施形態と同一部分には同一符号を付したまま説明するとともに、それらの詳しい説明を省略する。
【０１２７】
本実施形態においては、前述した第１〜第５の各実施形態のうちの少なくとも一形態に係る技術を用いて作成されたパターンの設計データに基づいて露光マスクを作成する技術について説明する。
【０１２８】
先ず、前述した第１〜第５の各実施形態のうちの少なくとも一形態を用いて、半導体回路等の所望の集積回路パターン３，４１の設計データを作成する。続けて、この設計データに基づいて図示しない露光マスクにマスクパターンを形成する。この露光マスクは、露光波長に対しておよそ透明な基板上に、その基板よりも露光波長に対する透過率が小さい膜を形成して作成されたマスク原版である。そして、集積回路パターン３，４１の設計データに基づいてマスクパターンを前記膜に描画することにより、マスクパターンが露光マスクに形成される。これにより、所望のマスクパターンを備える露光マスクを形成することができる。
【０１２９】
以上説明したように、この第６実施形態によれば、前述した第１〜第５の各実施形態のうち少なくとも１つの実施形態に係る技術を利用する。これにより、側壁残しプロセスを用いて形成される各種半導体素子や配線等の微細な集積回路パターン３，４１を高い精度で効率良く、かつ、容易に露光マスクに形成することができる。このため、精度、信頼性、および品質等が向上された側壁残しプロセス用の露光マスクを効率良く、かつ、容易に製造することができる。
【０１３０】
（第７の実施の形態）
次に、本発明に係る第７実施形態について図２１を参照しつつ説明する。なお、前述した第１〜第６の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。
【０１３１】
本実施形態においては、前述した第６実施形態に係る技術を用いて製造された露光マスクを用いて半導体装置を製造する技術について説明する。具体的には、第６実施形態に係る露光マスクを用いて、不揮発性半導体記憶装置の一種であるＮＡＮＤ型フラッシュメモリのゲート電極付近を形成する技術について説明する。
【０１３２】
先ず、図２１（ａ）に示すように、被処理基板としての半導体基板７１の表面および半導体基板７１の表層部に形成された素子分離領域としてのＳＴＩ領域７２を覆って、第１の下層材料としてのゲート絶縁膜７３を設ける。半導体基板７１は、例えばシリコンウェーハからなる。続けて、ゲート絶縁膜７３の上に第２の下層材料としてのハードマスク７４を設ける。ハードマスク７４は、例えばシリコン窒化膜（ＳｉＮ）からなる。続けて、ハードマスク７４の上に基礎パターン４４となる犠牲膜７５を設ける。犠牲膜７５は、例えばアモルファスシリコン（ａ−Ｓｉ）からなる。
【０１３３】
次に、図示は省略するが、犠牲膜７５を覆ってレジスト膜としての感光性樹脂膜を塗布法により設ける。続けて、図示しない露光装置および第６実施形態に係る露光マスクを用いて露光処理を行い、この露光マスクに形成されている半導体回路原版のパターンとしてのマスクパターンを感光性樹脂膜に転写する。続けて、マスクパターンが転写された感光性樹脂膜を現像することにより、マスクパターンに対応するレジストパターンを感光性樹脂膜に形成する。これまでの工程により、所望の半導体回路原版のパターンがレジスト膜に形成される。
【０１３４】
次に、レジスト膜に形成された半導体回路原版のパターンに基づいて犠牲膜７５をエッチングして所定の形状にパターニングする。続けて、パターニングされた犠牲膜７５の側壁部を囲んで側壁パターン４５となる側壁材料７６を設ける。側壁材料７６は、例えばＴＥＯＳ膜からなる。続けて、側壁材料７６を、例えばＲＩＥ法により所定の形状にパターニングする。続けて、ハードマスク７４の上から犠牲膜７５を剥離させて除去する。続けて、ハードマスク７４上に残った側壁パターン４５となる側壁材料７６をマスクとして、例えばＲＩＥ法によりハードマスク７４を所定の形状にパターニングする。続けて、パターニングされたハードマスク７４を、例えばリン酸（Ｈ3ＰＯ4 ）を用いてスリミングする。続けて、スリミングされたハードマスク７４および側壁材料７６をマスクとして、例えばＲＩＥ法によりゲート絶縁膜７３を所定の形状にパターニングする。これにより、所望の構造からなるゲート電極の主要パターンを形成する。続けて、半導体基板７１の表面上から側壁材料７６およびハードマスク７４を剥離させて除去する。
【０１３５】
これまでの工程により、図２１（ｂ）に示すように、パターニングされたゲート絶縁膜７３が所望の構造からなるゲート電極の主要パターンとして残される。これら各ゲート絶縁膜７３は、側壁パターンと同じパターンに形成されている。この後、ゲート電極の電極材料等を設けることにより、ＮＡＮＤ型フラッシュメモリを製造することができる。
【０１３６】
以上説明したように、この第７実施形態によれば、第６実施形態に係る側壁残しプロセス用の露光マスクを用いてパターン露光を行う。これにより、側壁残しプロセスを適用して形成する微細な半導体集積回路のパターンを高い精度で効率良く、かつ、容易に半導体基板７１上に転写することができる。ひいては、各種半導体素子や配線等を含む微細な半導体集積回路のパターンを側壁残しプロセスを適用して高い精度で効率良く、かつ、容易に半導体基板７１上に形成することができる。すなわち、側壁残しプロセスを適用されて微細な半導体集積回路のパターンが高い精度で形成された半導体基板を備えているとともに、性能、信頼性、品質、および歩留まり等が向上された高品質な半導体装置を効率良く、かつ、容易に製造することができる。
【０１３７】
また、ゲート電極付近の寸法は、一般的にはリソグラフィー工程の加工寸法によらず、殆ど側壁材料７６の膜厚によってのみ決定される。このため、本実施形態のパターン形成方法は通常よりも寸法制御性が高い。ひいては、本実施形態によれば、ゲート電極パターンをはじめとする各種パターンの線幅の寸法のばらつき指数であるＬＷＲ（Line Width Roughness）を低くすることもできる。
【０１３８】
なお、本発明に係るパターン作成方法、パターン作成プログラム、マスクの製造方法、および半導体装置の製造方法は、前述した第１〜第７の各実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。
【０１３９】
例えば、第３〜第５の各実施形態において作成した三角形状パターン４８ａ〜４８ｅ，５１ａ〜５１ｅ，６１ａ〜６１ｅの斜辺の角度は、必ずしも４５°に設定される必要は無い。それら各三角形状パターン４８ａ〜４８ｅ，５１ａ〜５１ｅ，６１ａ〜６１ｅの斜辺の角度は、例えば６０°や３０°に設定されても構わない。
【０１４０】
また、前述した第１〜第７の各実施形態においては、ライン側壁残しプロセスおよびスペース側壁残しプロセスの２種類の側壁残しプロセスのうちライン側壁残しプロセスを用いる場合について説明した。しかし、第１〜第７の各実施形態において、ライン側壁残しプロセスに代えてスペース側壁残しプロセスを適用しても構わないのはもちろんである。特に、第３〜第５の各実施形態のトリミング工程において、ライン側壁残しプロセスに代えてスペース側壁残しプロセスを用いて生成された不要パターンのデータを対象としてトリミングパターンのデータを生成しても何ら差し支えはない。以下、図２２〜図２５を参照しつつ、スペース側壁残しプロセスを適用してパターンを発生させるとともに、このパターンから不要なパターンをトリミングして除去する技術について簡潔に説明する。
【０１４１】
先ず、後に集積回路パターンとなる被加工膜、および第１のハードマスクの材料を半導体基板上に順次堆積させる。続けて、図２２の上段に示すように、第１のハードマスクの材料の上にレジスト膜を設けるとともに、リソグラフィー工程によりレジスト膜に複数のレジストパターン８１を形成する。各レジストパターン８１を形成した後、図２２の下段に示すように、各レジストパターン８１をマスクとして第１のハードマスクをエッチングすることにより複数の第１のハードマスクパターン８２を形成する。この際、図２２中白抜き矢印で示すように、各レジストパターン８２もしくは各第１のハードマスクパターン８２にスリミングプロセスを適用して、各第１のハードマスクパターン８２をリソグラフィープロセスの解像度の限界以下の微細なパターンに整形する。続けて、微細なパターンに整形された各第１のハードマスクパターン８２の上からレジストパターンとしてのレジスト膜８１を剥離する。
【０１４２】
次に、各第１のハードマスクパターン８２を覆って側壁パターンとなる膜８３を被加工膜８５の上に堆積させる。続けて、膜８３をＣＭＰ法等によって各第１のハードマスクパターン８２と同程度の高さまで削った後、膜８３をＲＩＥ法等によってパターニングする。これにより、図２３（ａ）に示すように、各第１のハードマスクパターン８２の側壁部を囲んで複数の側壁パターン８３を形成する。
【０１４３】
次に、各第１のハードマスクパターン８２および各側壁パターン８３を覆って第２のハードマスクの材料８４を被加工膜８５の上に堆積させる。続けて、第２のハードマスクの材料８４をＣＭＰ法等によって各第１のハードマスクパターン８２および各側壁パターン８３と同程度の高さまで削る。これにより、図２３（ｂ）に示すように、各側壁パターン８３の周囲に第２のハードマスクの材料８４を残すとともに、各側壁パターン８３同士の間のスペース部に第２のハードマスクの材料８４を埋め込む。
【０１４４】
次に、図２４に示すように、被加工膜８５上の側壁パターン８３を剥離して、被加工膜８５の上に各第１のハードマスクパターン８２および第２のハードマスクの材料８４を残す。被加工膜８５の上に残された第２のハードマスクの材料８４は第２のハードマスクパターンとなる。特に、各側壁パターン８３同士の間のスペース部に残された第２のハードマスクの材料８４はスペース側壁パターンと称される。このように、各側壁パターン８３同士の間のスペース部にスペース側壁パターン８４を残す方法はスペース側壁残しプロセスと称される。そして、このスペース側壁残しプロセスにおいては、リソグラフィー工程で形成するレジストパターンの側壁部に接するスペースが設計パターンのスペースとなる。
【０１４５】
次に、図２５に示すように、被加工膜８５の上に残された各第１のハードマスクパターン８２および第２のハードマスクパターン８４のうち最終的に基板上に残す部分８７を覆ってトリミングパターン８６を設ける。続けて、図示は省略するが、各第１のハードマスクパターン８２および第２のハードマスクパターン８４のうちトリミングパターン８６から露出された不要パターン８８をエッチング等によって被加工膜８５の上から除去する。続けて、前述したトリミング工程により不要パターン８８を除去された各第１のハードマスクパターン８２および第２のハードマスクパターン８４をマスクとして下地膜としての被加工膜８５をエッチングする。図示は省略するが、これまでの工程により、半導体基板上に被加工膜８５からなる所望の集積回路パターンが形成される。集積回路パターンを形成した後、被加工膜８５上の各第１のハードマスクパターン８２および第２のハードマスクパターン８４を剥離して除去する。
【０１４６】
このように、第３〜第５の各実施形態のトリミング工程においては、ライン側壁残しプロセスに代えてスペース側壁残しプロセスを用いて生成された不要パターンのデータを対象としてトリミングパターンのデータを生成しても何ら差し支えはない。また、以上説明したスペース側壁残しプロセスを用いる方法は、ライン側壁残しプロセスを用いる第３〜第５の各実施形態と同様に、そのままマスクパターンのデータ作成工程に置き換えることができるのはもちろんである。
【図面の簡単な説明】
【０１４７】
【図１】側壁残しプロセスにおけるパターンの対応関係を示す平面図。
【図２】第１実施形態に係るパターン作成方法をフローチャートにして示す図。
【図３】第１実施形態に係るパターン作成装置を示す模式的に示すブロック図。
【図４】第１実施形態に係るパターン作成方法により形成されるパターンを工程ごとに示す平面図。
【図５】第１実施形態に係るパターン作成方法におけるパターン作成工程を示す平面図。
【図６】第１実施形態に係るパターン作成方法におけるパターン作成工程を示す平面図。
【図７】第２実施形態に係るパターン作成方法におけるパターン作成工程を示す平面図。
【図８】一般的な側壁残しプロセスを用いるパターン作成工程の概略を示す平面図。
【図９】図８に示すパターン作成工程における合わせずれを示す平面図。
【図１０】図９に示す合わせずれをより具体的に示す平面図。
【図１１】第３実施形態に係るパターン作成方法をフローチャートにして示す図。
【図１２】第３実施形態に係るパターン作成方法におけるパターン作成工程を示す平面図。
【図１３】第３実施形態に係るパターン作成方法におけるパターン作成工程を示す平面図。
【図１４】第３実施形態に係るパターン作成方法におけるパターン作成工程を示す平面図。
【図１５】第３実施形態に係るパターン作成方法における合わせずれを示す平面図。
【図１６】図１５に示す合わせずれをより具体的に示す平面図。
【図１７】第４実施形態に係るパターン作成方法におけるパターン作成工程を示す平面図。
【図１８】第４実施形態に係るパターン作成方法におけるパターン作成工程を示す平面図。
【図１９】第５実施形態に係るパターン作成方法におけるパターン作成工程を示す平面図。
【図２０】第５実施形態に係るパターン作成方法におけるパターン作成工程を示す平面図。
【図２１】第７実施形態に係る半導体装置の製造方法を示す工程断面図。
【図２２】第３実施形態に係るパターン作成方法の変形例におけるパターン作成工程を示す平面図。
【図２３】第３実施形態に係るパターン作成方法の変形例におけるパターン作成工程を示す平面図。
【図２４】第３実施形態に係るパターン作成方法の変形例におけるパターン作成工程を示す平面図。
【図２５】第３実施形態に係るパターン作成方法の変形例におけるパターン作成工程を示す平面図。
【図２６】背景技術に係るライン側壁残しプロセスにおけるパターン作成工程を示す平面図。
【図２７】背景技術に係るスペース側壁残しプロセスにおけるパターン作成工程を示す平面図。
【符号の説明】
【０１４８】
３…集積回路パターン、３ａ…最端パターン（集積回路パターンのうち最端に位置するパターン、ライン側壁パターン）、３ｂ…第１の最近接パターン（集積回路パターンのうち最端パターンに最近接するパターン、ライン側壁パターン）、４…外接パターン（最端パターンおよび最近接パターンの両パターンに外接するパターン）、５，９，２１…非重複パターン（外接パターンから最端パターンおよび最近接パターンの両パターンと重なる部分を除いたパターン、集積回路パターンの基礎パターン）、６…第２の最近接パターン（集積回路パターンのうち非重複パターンに最近接するパターン、ライン側壁パターン）、３２…ライン側壁パターン、３６…半導体基板（被処理基板）、４１…側壁残しプロセス適用パターン（集積回路パターンのうち側壁パターンを用いて形成する集積回路パターン）、４１ａ…ライン部（側壁残しプロセス適用パターンのうち階段形状に形成される部分）、４４…基礎パターン、４５…ライン側壁パターン、４６…カバーパターン、４７…カバーパターンの階段形状部、６１ａ，６１ｂ，６１ｃ，６１ｄ，６１ｅ，６１ｆ…カバーパターンの階段形状部の各角部、４６ａ，４６ｂ，４６ｃ，４６ｄ，４６ｅ，４６ｆ，４６ｇ，４６ｈ，４６ｉ，４６ｊ，４６ｋ…エッジ部（カバーパターンの階段形状部の各角部を含む辺）、４８ａ，４８ｂ，４８ｃ，４８ｄ，４８ｅ…（カバーパターンの階段形状部に外接する三角形状のパターン）、５１ａ，５１ｂ，５１ｃ，５１ｄ，５１ｅ…（カバーパターンの階段形状部に外接する二等辺三角形状のパターン）、６２ａ，６２ｂ，６２ｃ，６２ｄ，６２ｅ…（カバーパターンの階段形状部に内接する二等辺三角形状のパターン）、７１…シリコンウェーハ（半導体基板、被処理基板）、７３…ゲート絶縁膜（第１の下層材料、側壁パターンの下方の部材）、７４…ハードマスク（第２の下層材料、側壁パターンの下方の部材）、８２…第１のハードマスクパターン（集積回路パターンの基礎パターン）、８３…側壁パターン、８４…第２のハードマスクパターン（スペース側壁パターン、側壁パターン同士の間に設けられるスペースパターン）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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